(57)【特許請求の範囲】
【請求項１】
複数のビット線対及び複数のワード線によってマトリクス状にアドレス付けされた複数のメモリセルを備え、与えられた照合データに基づくデータを出力するメモリ回路において、
与えられた選択信号に基づき、前記複数のビット線対をそれぞれ、照合対象又は照合対象外に設定するマスク設定手段と、
このマスク設定手段が照合対象に設定したビット線対に与えられた照合データが、この照合対象に設定したビット線対に対応するメモリセルに記憶されたデータと合致する場合、この合致したメモリセルの物理アドレスを出力するデータ照合手段と、
このデータ照合手段が出力する物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された、全部又は一部のデータを出力するデータ出力手段と、
前記マスク設定手段が照合対象外に設定したビット線対に対応するメモリセルであって、前記データ照合手段が出力する物理アドレスにより直接的又は間接的に定まるメモリセルの特定部に、与えられたデータを書き込むデータ書き込み手段と
を有することを特徴とするメモリ回路。
【請求項２】
前記マスク設定手段は、
選択信号に基づいて前記複数のビット線対をそれぞれ、照合対象にするか又は照合対象外にするかを示すマスクパターンを記憶するマスクパターン記憶部と、
このマスクパターンと与えられた選択信号とに基づき、前記複数のビット線対をそれぞれ、照合対象又は照合対象外に設定するマスク設定部と
を有することを特徴とする請求項１に記載のメモリ回路。
【請求項３】
与えられたマスクパターン登録指令及び又はマスクパターン削除指令に基づき、前記マスクパターン記憶部のマスクパターンを登録及び又は削除するマスクパターン制御手段を有する
ことを特徴とする請求項２に記載のメモリ回路。
【請求項４】
与えられたデータ登録指令及び又はデータ削除指令に基づき、前記メモリ回路のデータを登録及び又は削除するデータ制御手段を有する
ことを特徴とする請求項１〜３のいずれかに記載のメモリ回路。
【請求項５】
前記マスク設定手段が設定した前記複数のビット線対には、照合対象と照合対象外とを交互に繰り返すもの、及び又は、常に照合対象外になるものを有する
ことを特徴とする請求項１〜４のいずれかに記載のメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ回路及びアドレス変換装置に関し、例えば、パケット単位での交換処理を行う装置に適用し得るものである。
【０００２】
【従来の技術】
文献１：『特開平３−２７３７３８号公報』
パケット単位での交換処理を行う従来のアドレス変換装置としては前記文献１に開示されたものがあり、図２はその構成を示すブロック図である。以下、図２における各構成ブロックについて説明する。
【０００３】
論理チャネル番号出力回路２は、通信回線１上のパケットから論理チャネル番号を抽出するものである。
【０００４】
連想記憶メモリ回路３は、パケットの論理チャネル番号と、それに対応するメモリのアドレス番号を格納し、前記論理チャネル番号出力回路２の抽出した論理チャネル番号により照合動作を実行し、対応するアドレス番号を出力するものである。なお、以後、連想記憶メモリ回路を「ＣＡＭ」と称する。
【０００５】
メモリ回路４は、前記ＣＡＭ３が出力するアドレス番号から、パケットの新論理チャネル番号と出力線番号を出力するものである。なお、以後、メモリ回路を「ＲＡＭ」と称する。
【０００６】
論理チャネル番号更新回路５は、前記ＲＡＭ４より読み出された新論理チャネル番号を通信回線１上のパケットに付与して通信回線７に出力するものである。
【０００７】
パケットスイッチ８は、前記ＲＡＭ４より読み出された出力線番号により交換機能を実現するものである。
【０００８】
プロセッサインタフェース回路６は、前記ＲＡＭ４および前記ＣＡＭ３に、前記論理チャネル番号、前記新論理チャネル番号および前記出力線番号の登録・削除を実行するものである。
【０００９】
また、以上のような構成ブロックを有するアドレス変換装置の動作について、図２および図３を参照しながら説明する。
【００１０】
通信回線１上のパケット９から抽出された論理チャネル番号１０は、ＣＡＭ３の照合動作によりＲＡＭ４のアドレス信号１１に変換され、前記アドレス信号１１をＲＡＭ４に入力することにより、前記論理チャネル番号に対応する新論理チャネル番号１２と出力線番号１３をＲＡＭ４より読み出し、これをパケット９に付与してパケット１４を生成することによりパケットの交換機能が実行される。ＣＡＭ３とＲＡＭ４に格納される論理チャネル番号、新論理チャネル番号および出力線番号の登録・削除はプロセッサインタフェース回路６を介して実行される。
【００１１】
なお、ＣＡＭ３は、通常のＲＡＭが備えている書き込み・読み出し機能に加えてデータの照合機能を備えたメモリ回路である。通常のＲＡＭが有するワード線・ビット線に加えて、照合結果を出力するためのマッチ線を有するものである。また、ＣＡＭ３は、データの一部を照合対象から除外する手段を備えていることが一般的である。
【００１２】
パケットから論理チャネル番号を抽出し、それに対応する新たな論理チャネル番号をパケットに付与するアドレス変換処理は、前記文献１のように通信回線からスイッチの方向へパケットが送出される際にも必要であるが、逆に、スイッチから出力されたパケットを通信回線に送出する際にも必要なものである。ここでは、スイッチへパケットを送出する方向の通信回線を「上り」、逆にスイッチからパケットを送出する方向の通信回線を「下り」と称する。
【００１３】
図４は、上り・下り双方の通信回線を扱う、上り・下り一体型のインタフェース回路を従来技術により構成した例を示すものである。ここで、図４において、図２と同様な構成部分は同一符号を付し、その部分は前述したとおりであり説明を省略する。なお、上りの通信回線の構成部分と下りの通信回線の構成部分とを区別するために、上りの通信回線の構成部分には「Ｕ」を、下りの通信回線の構成部分には「Ｄ」を符号の後ろに付している。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記構成のアドレス変換装置では、上り・下りの通信回線で同一の論理チャネル番号が用いられる場合には、上り・下りにＣＡＭおよびＲＡＭをそれぞれ設け、同一のデータを（格納先は異なるが）重複して入力しておく必要がある。
【００１５】
すなわち、上り側の処理を行う回路においてＣＡＭに格納されるデータは、下り側の処理を行う回路においてＲＡＭに格納されるデータと同一であり、また、下り側の処理を行う回路においてＣＡＭに格納されるデータは、上り側の処理を行う回路においてＲＡＭに格納されるデータと同一である。
【００１６】
このように、従来のアドレス変換装置には、１つのインタフェース装置において同一のデータを格納したＣＡＭとＲＡＭを２組使用することになり、装置の小型化・低消費電力化の妨げになるという課題があった。
【００１７】
そのため、データを重複して格納しないアドレス変換装置が求められていた。また、このようなアドレス変換装置に適用して好適なメモリ回路が求められていた。
【００１８】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明は、複数のビット線対及び複数のワード線によってマトリクス状にアドレス付けされた複数のメモリセルを備え、与えられた照合データに基づくデータを出力するメモリ回路において、以下のようにすることを特徴とする。
【００１９】
すなわち、（１）与えられた選択信号に基づき、複数のビット線対をそれぞれ、照合対象又は照合対象外に設定するマスク設定手段と、（２）このマスク設定手段が照合対象に設定したビット線対に与えられた照合データが、この照合対象に設定したビット線対に対応するメモリセルに記憶されたデータと合致する場合、この合致したメモリセルの物理アドレスを出力するデータ照合手段と、（３）このデータ照合手段が出力する物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された、全部又は一部のデータを出力するデータ出力手段とを有することを特徴とする。
【００２０】
また、第２の本発明は、上り回線上の伝送情報のアドレスを抽出し、抽出した第１のアドレスに対応した第２のアドレスを第１のメモリ装置から出力させ、上り回線上の前記伝送情報のアドレスを前記第２のアドレスに変換すると共に、下り回線上の伝送情報のアドレスを抽出し、抽出した第３のアドレスに対応した第４のアドレスを第２のメモリ装置から出力させ、下り回線上の前記伝送情報のアドレスを前記第４のアドレスに変換するアドレス変換装置において、以下のようにすることを特徴とする。
【００２１】
すなわち、（１）上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づき、選択信号を生成する選択信号生成手段を有し、（２）請求項１〜５のいずれかに記載のメモリ回路を、前記第１のメモリ装置及び前記第２のメモリ装置を融合したものとして適用することを特徴とする。
【００２２】
第１及び第２の本発明のアドレス変換装置においては、上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づき複数のビット線対をそれぞれ照合対象又は照合対象外に設定し、照合対象に設定したビット線対に与えられたアドレスが、照合対象に設定したビット線対に対応するメモリセルに記憶されたアドレスと合致する場合、この合致したメモリセルの物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された変換アドレスを出力することにより、メモリ回路が従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づいてＣＡＭとＲＡＭの領域を反転させることをができ、データを重複して格納することがなくなる。
【００２３】
また、第１の本発明のメモリ回路においては、第２の本発明のアドレス変換装置に適用して好適であり、すなわち、選択信号に基づき複数のビット線対をそれぞれ照合対象又は照合対象外に設定し、照合対象に設定したビット線対に与えられた照合データが、照合対象に設定したビット線対に対応するメモリセルに記憶されたデータと合致する場合、この合致したメモリセルの物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された全部又は一部のデータを出力することにより、従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、選択信号に基づいてＣＡＭとＲＡＭの領域を反転させることをができ、データを重複して格納することがなくなる。
【００２４】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明によるメモリ回路及びアドレス変換装置を、パケット単位での交換処理を双方向の通信回線に対して行う装置に適用した第１の実施形態について、図面を参照しながら詳述する。
【００２５】
図１は、この第１の実施形態のアドレス変換装置の構成を示すブロック図である。図１において、この第１の実施形態形態のアドレス変換装置は、上りの通信回線１Ｕ（論理チャネル番号を変換する前の通信回線）及び７Ｕ（論理チャネル番号を変換した後の通信回線）と、下りの通信回線１Ｄ（論理チャネル番号を変換した後の通信回線）及び７Ｄ（論理チャネル番号を変換する前の通信回線）と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインタフェース回路６と、メモリ回路１００とを有する。
【００２６】
ここで、メモリ回路１００は、本発明によるメモリ回路に対応する構成部分である。また、図１において、従来のアドレス変換装置の構成を示した図４と同様な構成部分は同一符号で示し、その部分の説明は省略する。したがって、以下、メモリ回路１００について説明する。
【００２７】
この第１の実施形態のメモリ回路１００は、照合機能を備えたｍビット＊ｎワードの記憶素子と、照合機能の実施時に一部のビットが照合対象から除外されるようにする手段と、照合対象から除外されるビットと照合対象となるビットを反転させる手段とを有し、照合の結果、照合データと一致するデータが格納されていたアドレスのデータを読み出す機能を備えている。なお、以降「照合対象からの除外」ということを「マスク」と称することもある。
【００２８】
また、この第１の実施形態の場合、メモリ回路１００は、論理チャネルの格納に必要なビット数の２倍のビット幅を有し、照合対象のビット／照合対象外のビットが当分に分割されているものとする。説明の便宣上、照合対象／照合対象外の反転は、プロセッサインタフェース回路６から出力される選択信号に基づいて行うものとし、選択信号が”Ｌ”レベルのときに照合対象となる領域をＣＡＭ−Ａ、選択信号が”Ｈ”レベルのときに照合対象となる領域をＣＡＭ−Ｂと称する。
【００２９】
なお、メモリ回路１００のビット数は論理チャネルに必要なビット数の２倍より多くてもよいが、その場合は、論理チャネルの格納に使用される以外のビットが常に照合対象から除外されるようにする手段を備えることが必要である。また、照合対象／照合対象外の反転のためには他の手段を採っても構わない。
【００３０】
上り側の通信回線１Ｕは、論理チャネル番号更新回路５Ｕの第１のデータ入力端子と、論理チャネル番号出力回路２Ｕとに接続される。論理チャネル番号出力回路２Ｕの出力は、メモリ回路１００のＣＡＭ−Ａのデータ入力端子に接続され、ＣＡＭ−Ａのデータ出力端子は下り側の論理チャネル番号更新回路５Ｄの第２のデータ入力端子に接続される。
【００３１】
一方、下り側の通信回線１Ｄは、論理チャネル番号更新回路５Ｄの第１のデータ入力端子と、論理チャネル番号出力回路２Ｄとに接続される。論理チャネル番号出力回路２Ｄの出力は、メモリ回路１００のＣＡＭ−Ｂのデータ入力端子に接続され、ＣＡＭ−Ｂのデータ出力端子は上り側の論理チャネル番号更新回路５Ｕの第２のデータ入力端子に接続される。
【００３２】
さらに、メモリ回路１００の詳細構成について、図５を参照しながら説明する。なお、以降、相補の関係にある負論理の信号線を、符号末尾に「／」を付与することにより表す。
【００３３】
図５は、メモリ回路１００の１ビット＊１ワードの回路図を示したものである。このメモリ回路１００は、ＣＡＭセル１１０と、アドレス切替用ロジック回路１２０と、マスク設定用ロジック回路１３０又は１３０’と、書き込み回路１４０とを備えている。
【００３４】
なお、図５では、センスアンプ等データの読み出しに必要な回路は省略して記載されている。また、図５では、便宣上、１ビット＊１ワードの構成で記載されているが、実際は、ワード数分のＣＡＭセル１１０がビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセルが並列となるように接続されており、アドレス切替用ロジック回路１２０は全てのワードに同様に備えられている。また、ワード数分のＣＡＭセル１１０と書き込み回路１４０は、全てのビットに同様に備えられている。また、マスク設定用ロジック回路１３０と１３０’は選択信号ＭＳＫ＿ＳＥＬにより選択される信号が逆である以外は共通な回路であり、ビット列の半数にはマスク設定用ロジック回路１３０が、残りの半数にはマスク設定用ロジック回路１３０’が設けられており、これらへ接続される選択信号ＭＳＫ＿ＳＥＬと設定イネーブル信号ＭＳＫ＿ＥＮは全ビット共通である。
【００３５】
ＣＡＭセル１１０は、互いに相補の関係にある信号を、記憶、照合および出力するものであり、９個のＭＯＳ型ＦＥＴが５図に示すように接続された構成を有するものである。
【００３６】
ＰチャネルＭＯＳ型ＦＥＴ（以降、符号の先頭に「Ｐ」を付して表し、名称は省略する）１８及びＰ１９と、ＮチャネルＭＯＳ型ＦＥＴ（以降、符号の先頭に「Ｎ」を付し、名称は省略する）１１及びＮ１２は、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに与えられた、互いに相補の関係にある信号を保持するものである。例えば、Ｐ１８及びＮ１１の接続点に”Ｈ”レベルが、Ｐ１９及びＮ１２の接続点に”Ｌ”レベルが与えられると、Ｐ１８及びＮ１２が開き（ここで「開く」とは、ＦＥＴのドレイン−ソース間が導通することを意味し、以後同様に用いる）、Ｐ１９及びＮ１１が閉じる（ここで、「閉じる」とは、ＦＥＴのドレイン−ソース間が導通しないことを意味し、以後同様に用いる）ので、与えられた論理レベルが保持されることになる。
【００３７】
ここで、アドレス切替用ロジック１２０によりワード線ＷＬに”Ｈ”レベルが与えられた場合、Ｎ１３及びＮ１４が開くので、ビット線ＢＬ及びＢＬ／に信号が与えられていないときは、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに保持された論理レベルがそれぞれ、ビット線ＢＬとＢＬ／とに与えられる。一方、ビット線ＢＬ及びＢＬ／に相補の関係にある信号が与えられているときは、ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに与えられて、その論理レベルが保持される。
【００３８】
また、ワード線ＷＬが”Ｌ”レベルの状態で、ビット線ＢＬ及びＢＬ／に信号が与えられた場合、ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに保持された論理レベルと一致しないときは、”Ｈ”レベルのビット線ＢＬ又はＢＬ／に接続されたＮ１５又はＮ１６が開き、Ｎ１５及びＮ１６の接続点が”Ｈ”レベルになり、その結果Ｎ１７が開くので、マッチ線ＭＬが”Ｌ”レベルになる。一方、ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに保持された論理レベルと一致するときは、”Ｈ”レベルのビット線ＢＬ又はＢＬ／に接続されたＮ１５又はＮ１６が閉じているので、予めＮ１５及びＮ１６の接続点が”Ｌ”レベルで、マッチ線ＭＬが”Ｈ”レベルであれば、Ｎ１７は閉じたままであり、マッチ線ＭＬも”Ｈ”レベルのまま保持される。
【００３９】
アドレス切替用ロジック回路１２０は、メモリ回路１００が実施する機能に応じてワード線ＷＬへの接続を切り替える回路である。アドレス指示信号ＡＤＲには、別に設けた、未使用アドレスを選択する手段が接続されており、未使用アドレスの中の１ワードを選択し、その１ワードのみのアドレス信号ＡＤＲが”Ｈ”レベルに、残りのワードのアドレス信号ＡＤＲは”Ｌ”レベルに設定される。
【００４０】
イネーブル信号ＡＤＲ＿ＥＮが”Ｌ”レベルのとき、選択素子（以降、符号の先頭に「Ｓ」を付し、名称は省略する）２１によりワード線ＷＬは”Ｌ”レベルに設定される。イネーブル信号ＡＤＲ＿ＥＮが”Ｈ”レベルのときは、Ｓ２１によりＳ２２からの論理レベルがワード線ＷＬに設定される。Ｓ２２では、選択信号ＡＤＲ＿ＳＥＬにより、アドレス指示信号ＡＤＲと、マッチ線ＭＬの値を格納したレジスタＲＧ２３の出力とのいずれかが選択されてＳ２１に与えられる。
【００４１】
マスク設定用ロジック回路１３０では、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、Ｓ３１により信号線ＭＳＫ／が常に”Ｈ”レベルに設定される。また、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｈ”レベルのときは、Ｓ３１によりＳ３２からの論理レベルが信号線ＭＳＫ／に設定される。Ｓ３２では、プロセッサインタフェース回路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのとき”Ｌ”レベルが、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのとき”Ｈ”レベルがＳ３１に与えられる。
【００４２】
マスク設定用ロジック回路１３０’も前記マスク設定用ロジック回路１３０と同様である。しかしながら、マスク設定用ロジック回路１３０’では、Ｓ３２’が、プロセッサインタフェース回路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのとき”Ｈ”レベルを、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのとき”Ｌ”レベルをＳ３１’に与えるものである。
【００４３】
書き込み回路１４０では、信号線ＭＳＫ／が”Ｌ”レベルのとき、ＮＡＮＤ素子（以降、符号の先頭に「ＮＤ」を付し、名称は省略する）４５及びＮＤ４６が”Ｈ”レベルを出力し、インバータ（以降、符号の先頭に「ＩＶ」を付し、名称は省略する）４３及びＩＶ４４が”Ｌ”レベルを出力してトランスファゲート（以降、符号の先頭に「ＴＧ」を付し、名称は省略する）４１及びＴＧ４２に与える。一方、信号線ＭＳＫが”Ｈ”レベルのときは、データ入力端子ＤＩＮに与えられた論理レベルを、ＮＤ４５及びＮＤ４６とＩＶ４３及びＩＶ４４とを介して、ＴＧ４１及びＴＧ４２に与える。
【００４４】
また、書き込み回路１４０では、書き込み信号ＷＥが”Ｈ”レベルのとき、ＴＧ４１及びＴＧ４２により、ＩＶ４３及びＩＶ４４からの論理レベルがビット線ＢＬ及びＢＬ／に設定される。一方、書き込み信号ＷＥが”Ｌ”レベルのときは、ビット線ＢＬ及びＢＬ／の設定は行われない。
【００４５】
以上が、この第１の実施形態の構成ついての説明である。そこで、次に、以上のような構成を有するアドレス変換装置の動作について、図１を参照しながら説明する。
【００４６】
メモリ回路１００への論理チャネル番号の登録・削除は、プロセッサインタフェース回路６よりプロセッサバス１５を介して指示される。
【００４７】
プロセッサインタフェース回路６は、プロセッサバス１６より入力される論理チャネル番号の登録要求に応じて、対応する２つの論理チャネル番号をメモリ回路１００の未使用アドレスのひとつに書き込む。メモリ回路１００のアドレスの使用状況の管理と、登録先の未使用アドレスの選択を行う手段は、メモリ回路１００にあっても、プロセッサインタフェース回路６にあっても構わない。
【００４８】
また、プロセッサインタフェース回路６は、プロセッサバス１５より入力される論理チャネル番号の削除要求に応じて、指定された論理チャネル番号が登録されていたアドレスを未使用アドレスとする。
【００４９】
通信回線（上り）の論理チャネル番号の更新を行う場合、プロセッサインタフェース回路６はＭＳＫ＿ＳＥＬを”Ｌ”レベルにする。
【００５０】
上り側の論理チャネル番号出力回路２Ｕは、通信回線（上り）１Ｕ上のパケットより、パケットに付与された論理チャネル番号を抽出し、メモリ回路１００のＣＡＭ−Ａの入力端子に入力する。メモリ回路１００は抽出された論理チャネル番号を用いて照合動作を実行する。このとき、ＣＡＭ−Ｂに格納されたデータは照合の対象外となっている。
【００５１】
ＣＡＭ−Ａのあるアドレスに、抽出された論理チャネル番号と同一のデータが格納されていれば、ＣＡＭ−Ｂの同一アドレスからのデータの読み出しが可能になる。ＣＡＭ−Ｂの前記アドレスには更新される論理チャネル番号が格納されており、論理チャネル番号はＣＡＭ−Ｂの出力端子より読み出されて論理チャネル番号更新回路５Ｕに入力される。論理チャネル番号更新回路５Ｕは、入力された論理チャネル番号を通信回線（上り）１Ｕより入力されたパケットに付与して、通信回線（上り）７Ｕに出力する。
【００５２】
通信回線（下り）の論理チャネル番号の更新を行う場合、プロセッサインタフェース回路６はＭＳＫ＿ＳＥＬを”Ｈ”レベルにする。
【００５３】
下り側の論理チャネル番号出力回路２Ｄは、通信回線（下り）１Ｄ上のパケットより、パケットに付与された論理チャネル番号を抽出し、メモリ回路１００のＣＡＭ−Ｂの入力端子に入力する。メモリ回路１００は抽出された論理チャネル番号を用いて照合動作を実行する。このとき、ＣＡＭ−Ａの入力端子には上り側の論理チャネル番号出力回路２Ｕの出力信号が入力されているが、ＣＡＭ−Ａに格納されたデータは照合の対象外となっている。
【００５４】
ＣＡＭ−Ｂのあるアドレスに、抽出された論理チャネル番号と同一のデータが格納されていれば、ＣＡＭ−Ａの同一アドレスからのデータの読み出しが可能になる。ＣＡＭ−Ａの前記アドレスには更新される論理チャネル番号が格納されており、論理チャネル番号はＣＡＭ−Ａの出力端子より読み出されて論理チャネル番号更新回路５Ｄに入力される。論理チャネル番号更新回路５Ｄは入力された論理チャネル番号を通信回線（下り）１Ｄより入力されたパケットに付与して、通信回線（下り）７Ｄに出力する。
【００５５】
さらに、この第１の実施形態のメモリ回路１００の詳細動作について、図５を参照しながら説明する。
【００５６】
（Ａ−ａ）ＣＡＭセル１１０への書き込み
ＣＡＭセル１１０への書き込み動作を説明する。この動作は、メモリ回路１００へデータ（対応する２つの論理チャネル番号）を登録するときに発生する。
【００５７】
書き込み時は、書き込み信号ＷＥを”Ｈ”レベルに、設定イネーブル信号ＭＳＫ＿ＥＮを”Ｌ”レベルにする。そのため全ビットの信号線ＭＳＫ／は”Ｈ”レベルになり、データ入力端子に入力されたデータとその反転信号がビット線対ＢＬ及びＢＬ／に印加される。
【００５８】
このとき、未使用アドレスのうち１アドレスがあらかじめ選択され、該当アドレスのみアドレス指示信号ＡＤＲが”Ｈ”レベルになっている。イネーブル信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ＿ＳＥＬは、アドレス指示信号ＡＤＲを選択するように設定されており、当該アドレスのみワード線ＷＬが”Ｈ”レベルとなるので、当該アドレスのＣＡＭセルへの書き込みが行われる。
【００５９】
書き込み動作が完了した後、書き込み信号ＷＥは再び、”Ｌ”レベルに設定される。
【００６０】
（Ａ−ｂ）照合動作
ビット列の照合動作について説明する。照合動作は、以下の手順により行われる。なお、ここでは選択信号ＭＳＫ＿ＳＥＬは”Ｌ”レベルに設定されているものとする。
【００６１】
手順１：初期状態は、照合されるデータに一致するデータがメモリ回路１００に既に書き込まれていて、イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにすることによりワード線ＷＬは”Ｌ”レベルに設定され、また、書き込み信号ＷＥは”Ｌ”に設定され、イネーブル信号ＭＳＫ＿ＥＮは”Ｈ”レベルに設定されている。
【００６２】
手順２：ビット線ＢＬ及びＢＬ／をディスチャージ（”Ｌ”レベルに）する。
【００６３】
手順３：マッチ線ＭＬをプリチャージ（”Ｈ”レベルに）する。
【００６４】
手順４：データ入力ＤＩＮに照合するめの照合データを入力する。
【００６５】
手順５：書き込み信号ＷＥを”Ｌ”から”Ｈ”に遷移させる。
【００６６】
このとき、マスク設定用ロジック回路１３０を備えるビットではＭＳＫ／は”Ｈ”レベルになるので、照合データの情報がビット線ＢＬ及びＢＬ／に伝わる。照合データと不一致の情報を持つＣＡＭセルは、Ｎ１７が開き、マッチ線が”Ｌ”レベルに引き落とされる。また、照合データと一致した情報を持つＣＡＭセルは、Ｎ１７が閉じたままで、他のビット列により、マッチ線が引き落とされない限り、マッチ線ＭＬは、”Ｈ”レベルを保つ。故に、照合動作後のマッチ線ＭＬのレベルにより照合結果が判定する。
【００６７】
一方、マスク選択回路１３０’を備えるビットではＭＳＫ／は”Ｌ”レベルになるので、ビット線ＢＬ及びＢＬ／は”Ｌ”レベルに固定されたままである。照合データと不一致した情報を持つＣＡＭセルも、また、照合データと一致した情報を持つＣＡＭセルも、それぞれのＮ１７は閉じたままで、このビット列により、マッチ線ＭＬを引き落とすことはない。すなわち、このビット列は照合対象から除外されるようになっている。
【００６８】
（Ａ−ｃ）読み出し動作
照合動作終了後、照合データと一致したデータを持つアドレスからデータを読み出す動作を説明する。この動作は、メモリ回路１００から、照合データに対応するデータ列（新しい論理チャネル番号）を取り出すときに発生する。
【００６９】
照合動作終了後、照合データと一致したデータを持つアドレスのみマッチ線ＭＬは”Ｈ”レベルを保っている。
【００７０】
読み出し時、センスアンプ回路の動作の際にビット線対ＢＬ及びＢＬ／は共に一旦プリチャージ（”Ｈ”レベルに）され、その結果マッチ線ＭＬは”Ｌ”レベルとなるので、その前にマッチ線ＭＬの値をアドレス切替用ロジック回路１２０のレジスタに格納する。
【００７１】
次に、イネーブル信号ＡＤＲ＿ＥＮと選択信号ＡＤＲ＿ＳＥＬにより前記レジスタの出力をワード線ＷＬに接続する。照合データと一致したデータを持つアドレスのみＣＡＭセル１１０のＮ１３およびＮ１４が開くので、当該アドレスのデータがビット線対ＢＬ及びＢＬ／に伝わり、センスアンプ回路を経由して出力される。
【００７２】
このように、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルに設定されているとき、マスク選択回路１３０を備えるビット列は図１におけるＣＡＭ＿Ａとして、マスク選択回路１３０’を備えるビット列は図１におけるＣＡＭ＿Ｂとして機能する。逆に、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルに設定されているとき、マスク選択回路１３０を備えるビット列は図１におけるＣＡＭ＿Ｂとして、マスク選択回路１３０’を備えるビット列は図１におけるＣＡＭ＿Ａとして機能する。
【００７３】
以上のように、この第１の実施形態によれば、メモリ回路において、（１）選択信号に基づき、照合対象から除外されるビットと照合対象となるビットとを設定するマスク設定用ロジック回路と、（２）照合の結果、照合データと一致するデータが格納されたアドレスと同一アドレスにおいて、照合対象から除外されたビットに格納されたデータを出力させるアドレス切替用ロジック回路とを設けるので、従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づいてＣＡＭとＲＡＭの領域を反転させることをができ、データを重複して格納することがなくなる。
【００７４】
また、この第１の実施形態によれば、図４に示した従来技術による構成例と比較して、上り・下りにそれぞれ配置されていたＣＡＭおよびＲＡＭをひとつのメモリ回路で代用することができ、回路規模の減少による消費電力の低減・集積度の向上という効果が得られる。
【００７５】
さらに、この第１の実施形態によれば、図２に示した従来技術による構成例と比較しても、ＣＡＭおよびＲＡＭをひとつのメモリ回路で代用することができ、集積度の向上という効果が得られる。
【００７６】
（Ｂ）第２の実施形態
以下、本発明によるメモリ回路及びアドレス変換装置を、パケット単位での交換処理を双方向の通信回線に対して行う装置に適用した第２の実施形態について、図面を参照しながら詳述する。
【００７７】
前記第１の実施形態では、メモリ回路のビット幅はある論理チャネルの格納に必要なビット数の２倍であり、照合対象のビット／照合対象外のビットは固定的に設定されている場合について説明した。
【００７８】
しかしながら、論理チャネルの格納に必要なビット数は通信システムによって異なるため、メモリ回路を集積回路もしくは集積回路用のマクロセルとして提供する場合、前記第１の実施形態のメモリ回路ではそれぞれの通信システムに応じて設計しなければならず、その結果、装置開発のコスト面で好ましくない。
【００７９】
この第２の実施形態では、論理チャネルの格納に必要なビット数が異なる複数の通信システムに対応して使用できるメモリ回路を用いている。
【００８０】
図６は、この第２の実施形態のアドレス変換装置の構成を示すブロック図である。図６において、この第２の実施形態形態のアドレス変換装置は、上りの通信回線１Ｕ及び７Ｕと、下りの通信回線１Ｄ及び７Ｄと、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインタフェース回路６と、メモリ回路１００とを有する。
【００８１】
ここで、メモリ回路１００は、本発明によるメモリ回路に対応する構成部分である。また、図６において、前記第１の実施形態におけるアドレス変換装置の構成を示した図１と同様の構成部分は同一符号で示している。しかしながら、この第２の実施形態では、上述したようにメモリ回路１００が、前記第１の実施形態とは若干異なっている。したがって、以降、この第２の実施形態のメモリ回路１００について説明する。
【００８２】
この第２の実施形態のメモリ回路１００は、照合機能を備えたｍビット＊ｎワードの記憶素子と、照合機能の実施時に一部のビットが照合対象から除外されるようにする手段と、照合対象から除外されるビットを（１）常に除外されるビット（２）選択信号が”Ｌ”レベルのときに除外されるビット（３）選択信号が”Ｈ”レベルのときに除外されるビットの３通りに設定する手段とを有し、照合の結果、照合データと一致するデータが格納されていたアドレスのデータを読み出す機能を有する。なお、以降、照合対象となるか照合対象から除外されるかを”１”、”０”で表したデータ列を「マスクパターン」と称する。
【００８３】
また、この第２の実施形態の場合、メモリ回路１００は、論理チャネルの格納に必要なビット数の２倍以上のビット幅を有し、論理チャネルの格納に使用しないビットは常に照合対象から除外されるように設定されており、残りのビットは選択信号が”Ｌ”レベルのときに照合対象外となるビットと、選択信号が”Ｈ”レベルのときに照合対象外となるビットとに当分されているものとする。説明の便宣上、選択信号が”Ｌ”レベルのときに照合対象となる領域をＣＡＭ−Ａ、選択信号が”Ｈ”レベルのときに照合対象となる領域をＣＡＭ−Ｂと称する。
【００８４】
さらに、この第２の実施形態のメモリ回路１００の詳細構成について、図７を参照しながら説明する。
【００８５】
図７は、メモリ回路１００の１ビット＊１ワードの回路図を示したものである。このメモリ回路１００は、ＣＡＭセル１１０と、アドレス切替用ロジック回路１２０と、マスク設定用ロジック回路１３１と、書き込み回路１４０と、マスク設定用レジスタ回路１５０及び１５１とを備えている。
【００８６】
ここで、図７において、前記第１の実施形態のメモリ回路の構成を示した図５と同様の構成部分は同一符号で示し、その部分の説明は省略する。したがって、以下、マスク設定用ロジック回路１３１とマスク設定用レジスタ回路１５０及び１５１とについて説明する。
【００８７】
なお、図７では、センスアンプ等データの読み出しに必要な回路は省略して記載されている。また、図７では、便宣上、１ビット＊１ワードの構成で記載されているが、実際は、ワード数分のＣＡＭセル１１０、がビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセルが並列となるように接続されており、アドレス切替用ロジック回路１２０は全てのワードに同様に備えられている。また、ワード数分のＣＡＭセル１１０と書き込み回路１４０とマスク設定用ロジック回路１３１とマスク設定用レジスタ回路１５０及び１５１とは、全てのビットに同様に備えられている。
【００８８】
マスク設定用レジスタ回路１５０及び１５１は、データを保持するレジスタ回路であり、６個のＭＯＳ型ＦＥＴが図７に示すように接続された構成を有するものである。なお、図が繁雑になるためマスク設定用レジスタ回路１５１の詳細構成は省略しているが、マスク設定用レジスタ回路１５０と同様の構成を有するものである。したがって、以降、マスク設定用レジスタ回路１５０の詳細構成について説明し、マスク設定用レジスタ回路１５１については説明を省略する。
【００８９】
Ｐ５５及びＰ５６とＮ５１及びＮ５２は、Ｐ５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点とに与えられた、互いに相補の関係にある信号を保持するものである。例えば、Ｐ５５及びＮ５１の接続点に”Ｈ”レベルが、Ｐ５６及びＮ５２の接続点に”Ｌ”レベルが与えられると、Ｐ５５及びＮ５２が開き、Ｐ５６及びＮ５１が閉じるので、与えられた論理レベルが保持されることになる。
【００９０】
ここで、ワード線ＷＬ２に”Ｈ”レベルが与えられた場合、Ｎ５３及びＮ５４が開くので、ビット線ＢＬ及びＢＬ／に信号が与えられていないときは、Ｐ５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点とに保持された論理レベルがそれぞれ、ビット線ＢＬとＢＬ／とに与えられる。一方、ビット線ＢＬ及びＢＬ／に相補の関係にある信号が与えられているときは、ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点とに与えられて、その論理レベルを保持する。
【００９１】
なお、図７では、上述したように、マスク設定用レジスタ回路１５０及び１５１に、素子数の少ないＳＲＡＭを用いて形成したものを示したが、相補の出力を持つレジスタであれば、ラッチ回路、フリップフロップ回路でも形成できる。また、図６では、メモリ回路１００の入力端子を削減するために、マスクパターンの入力とデータの入力が同じ入力端子から行えるようになっているが、マスクパターンとデータの入力のために独立した入力端子を設けてもよい。
【００９２】
マスク設定用レジスタ回路１５０に保持されているデータは相補の出力線Ｑ及びＱ／により、マスク設定用レジスタ回路１５１に保持されているデータは、出力線Ｑにより、マスク設定用ロジック回路１３１に保持情報が伝わるようにしている。
【００９３】
マスク設定用ロジック回路１３１では、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、Ｓ３３により信号線ＭＳＫ／が常に”Ｈ”レベルに設定される。また、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｈ”レベルのときは、Ｓ３３によりＮＯＲ素子（以降、符号の先頭に「ＮＲ」を付し、名称は省略する）３５からの論理レベルが信号線ＭＳＫ／に設定される。ＮＲ３５では、Ｓ３４からの論理とマスク設定用レジスタ１５１からの論理とを反転論理和したものがＳ３３に与えられる。また、Ｓ３４では、プロセッサインタフェース回路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのときマスク設定用レジスタ回路１５０の保持データ出力Ｑが、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのときマスク設定用レジスタ回路１５０の保持データ出力Ｑ／がＮＲ３５に与えられる。なお、マスク設定用ロジック回路１３１は、同様の論理動作が行えれば他の回路構成をとっても構わない。
【００９４】
さらにまた、図８は、図７におけるマスク設定用ロジック回路１３１を、マスク設定用ロジック回路１３２に置き換えた構成を有する、この第２の実施形態のメモリ回路１００の第２の詳細構成を示すものである。したがって、マスク設定用ロジック回路１３２以外の他の構成部分は図７と同様であり、説明は省略する。
【００９５】
マスク設定用ロジック回路１３２では、設定イネーブル信号ＭＳＫ＿ＥＮの論理とＳ３６からの論理とを反転論理積したものが、ＮＤ３７によりＭＳＫ／に設定される。Ｓ３６では、プロセッサインタフェース回路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのとき、マスク設定用レジスタ回路５０からの保持データ出力ＱがＮＤ３７に与えられ、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのとき、マスク設定用レジスタ回路５１からの保持データ出力ＱがＮＤ３７に与えられる。なお、マスク設定用ロジック回路１３２は、同様の論理動作が行えれば他の回路構成をとっても構わない。
【００９６】
以上が、この第２の実施形態の構成ついての説明である。そこで、以上のような構成を有するアドレス変換装置の動作についてであるが、前記第１の実施形態と同様であるので、説明を説明する。したがって、次に、この第２の実施形態のメモリ回路１００の詳細動作について、図７および図８を参照しながら説明する。
【００９７】
（Ｂ−ａ）マスクパターンの設定
まず、図７の構成のメモリ回路１００について、図面を参照しながら説明する。
【００９８】
図７の１ビット列を、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルの時に照合対象から除外されるようにするためには、マスク設定用レジスタ回路１５０の出力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるようにマスク設定用レジスタ回路１５０にデータを書き込む。また、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルの時に照合対象から除外されるようにするためには、マスク設定用レジスタ回路１５０の出力Ｑが”Ｌ”レベル、出力Ｑ／が”Ｈ”レベルになるようにマスク設定用レジスタ回路１５０にデータを書き込む。このデータの書き込みは、書き込み信号ＷＥを”Ｈ”レベルに設定し、”Ｈ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｌ”レベルにして、マスク設定用レジスタ回路１５０のワード線ＷＬ２を”Ｈ”レベルにする。書き込み動作が完了した後、ワード線ＷＬ２は”Ｌ”レベルにする。
【００９９】
同様に、常に照合対象から除外されるようにするためには、マスク設定用レジスタ回路１５１の出力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるようにマスク設定用レジスタ回路にデータを書き込む。このデータの書き込みは、書き込み信号ＷＥを”Ｈ”レベルに設定し、”Ｈ”を書き込むビットは書き込み回路４０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み回路４０のデータ入力ＤＩＮを”Ｌ”レベルにして、マスク設定用レジスタ回路１５１のワード線ＷＬ３を”Ｈ”レベルにする。書き込み動作が完了した後、ワード線ＷＬ３は”Ｌ”レベルにする。
【０１００】
次に、図８の構成のメモリ回路１００について、図面を参照しながら説明する。
【０１０１】
図５の１ビット列を、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルの時に照合対象から除外されるためには、マスク設定用レジスタ回路の出力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるようにマスク設定用レジスタ回路にデータを書き込む。このデータの書き込みは、書き込み信号ＷＥを”Ｈ”レベルに、”Ｈ”を書き込むビットは書き込み回路４０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み回路４０のデータ入力ＤＩＮを”Ｌ”レベルにして、マスク設定用レジスタ回路のワード線ＷＬ２を”Ｈ”レベルにする。書き込み動作が完了した後、ワード線ＷＬ２は”Ｌ”レベルにする。
【０１０２】
同様に、１ビット列を、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルの時に照合対象から除外されるようにするためには、マスタ設定用レジスタ回路の出力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるようにマスク設定用レジスタ回路にデータを書き込む。このデータの書き込みは、書き込み信号ＷＥを”Ｈ”レベルに設定し、”Ｈ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｌ”レベルにして、マスク設定用レジスタ回路１５１のワード線ＷＬ３を”Ｈ”レベルにする。書き込み動作が完了した後、ワード線ＷＬ３は”Ｌ”レベルにする。
【０１０３】
ここで、マスク設定用レジスタ回路１５０及び１５１の双方の出力Ｑが”Ｈ”レベルになるように書き込まれたビット列は、常に照合対象から除外される。
【０１０４】
（Ｂ−ｂ）ＣＡＭセルへの書き込み
ＣＡＭセルへの書き込み動作は、図７及び図８のメモリ回路１００の双方とも、前記第１の実施形態と同様であるので説明を省略する。
【０１０５】
（Ｂ−ｃ）照合動作
図７及び図８のメモリ回路１００のビット列の照合動作について説明する。照合動作は、以下の手順により行われる。
【０１０６】
手順１：初期状態は、照合されるデータに一致するデータがメモリ回路に既に書き込まれていて、イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにすることによりワード線ＷＬは”Ｌ”レベルに設定され、また、書き込み信号ＷＥは”Ｌ”レベルに設定され、イネーブル信号ＭＳＫ＿ＥＮは”Ｌ”レベルに設定されている。
【０１０７】
手順２：ビット線ＢＬ及びＢＬ／をディスチャージ（”Ｌ”レベルに）する。
【０１０８】
手順３：マッチ線ＭＬをプリチャージ（”Ｈ”レベルに）する。
【０１０９】
手順４：データ入力ＤＩＮに照合するための照合データを入力する。
【０１１０】
手順５：書き込み信号ＷＥを”Ｌ”から”Ｈ”に遷移させる。
【０１１１】
このとき、ＭＳＫ／が”Ｈ”レベルになっているビットでは、照合データの情報がビット線ＢＬ及びＢＬ／に伝わる。照合データと不一致の情報を持つＣＡＭセルは、Ｎ１７が開き、マッチ線が”Ｌ”レベルに引き落とされる。また、照合データと一致した情報を持つＣＡＭセルは、Ｎ１７が閉じたままで、他のビット列により、マッチ線が引き落とされない限り、マッチ線ＭＬは”Ｈ”レベルを保つ。すなわち、このビット列は照合対象となっている。
【０１１２】
逆に、ＭＳＫ／が”Ｌ”レベルになっているビットでは、ビット線ＢＬ及びＢＬ／は”Ｌ”レベルに固定されたままである。照合データと不一致した情報をもるＣＡＭセルも、また、照合データと一致した情報を持つＣＡＭセルも、それぞれのＮ１７は閉じたままで、このビット列より、マッチ線ＭＬを引き落とすことはない。すなわち、このビット列は照合対象から除外されるようになっている。
【０１１３】
以降、図７のメモリ回路の場合について説明する。
【０１１４】
選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルに設定されているとき、マスク設定用レジスタ回路１５０及び１５１の出力Ｑが共に”Ｌ”レベルであるビットはＭＳＫ／が”Ｈ”レベルになるので、照合対象となる。一方、マスク設定用レジスタ回路１５０及び１５１の出力Ｑのいずれかが”Ｈ”レベルであるビットは、ＭＳＫ／が”Ｌ”レベルになるので、照合対象から除外される。
【０１１５】
選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルに設定されているとき、マスク設定用レジスタ回路１５０の出力Ｑが”Ｈ”レベル（出力Ｑ／が”Ｌ”レベル）であり、レジスタ回路１５１の出力Ｑが”Ｌ”レベルであるビットは、ＭＳＫ／が”Ｈ”レベルになるので、照合対象となる。一方、マスク設定用レジスタ回路１５０の出力Ｑが”Ｌ”レベル（出力Ｑ／が”Ｈ”レベル）であるか、レジスタ回路１５１の出力Ｑが”Ｈ”レベルであるビットは、ＭＳＫ／が”Ｌ”レベルになるので、照合対象から除外される。
【０１１６】
したがって、マスク設定用レジスタ回路１５１の出力Ｑが”Ｈ”レベルであるビットは常に照合対象から除外される。
【０１１７】
以降、図８のメモリ回路の場合について説明する。
【０１１８】
選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルに設定されているとき、マスク設定用レジスタ回路１５０の出力Ｑが”Ｌ”レベルであるビットでは、ＭＳＫ／が”Ｈ”レベルになるので、照合対象となる。一方、マスク設定用レジスタ回路５０の出力Ｑが”Ｈ”レベルであるビットでは、ＭＳＫ／が”Ｌ”レベルになるので、照合対象から除外される。
【０１１９】
逆に、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルに設定されているとき、マスク設定用レジスタ回路１５１の出力Ｑが”Ｌ”レベルであるビットでは、ＭＳＫ／は”Ｈ”レベルになるので、照合対象となる。一方、マスク設定用レジスタ回路１５１の出力Ｑが”Ｈ”レベルであるビットでは、ＭＳＫ／が”Ｌ”レベルになるので、照合対象から除外される。
【０１２０】
したがって、マスク設定用レジスタ回路１５０及び１５１の双方の出力Ｑが”Ｈ”レベルであるビットは常に照合対象から除外される。
【０１２１】
（Ｂ−ｄ）読み出し動作
照合動作終了後、照合データと一致したデータを持つアドレスからデータを読み出す動作は、前記第１の実施形態と同様であるので説明を省略する。
【０１２２】
このように、図７のメモリ回路の場合、マスク設定用レジスタ回路１５１に”Ｈ”が書き込まれたビット列は、図６におけるＣＡＭ＿Ｃとして、マスク設定用レジスタ回路１５０に”Ｌ”が書き込まれたビット列は図６におけるＣＡＭ＿Ａとして、マスク設定用レジスタ回路１５０に”Ｈ”が書き込まれたビット列は図６におけるＣＡＭ＿Ｂとして、それぞれ機能する。
【０１２３】
また、図８のメモリ回路の場合、マスク設定用レジスタ回路１５０及び１５１の双方に”Ｈ”が書き込まれたビット列は図６におけるＣＡＭ＿Ｃとして、マスク設定用レジスタ回路１５１に”Ｌ”が書き込まれたビット列は図６におけるＣＡＭ＿Ａとして、マスク設定用レジスタ回路５０に”Ｈ”が書き込まれたビット列は図６におけるＣＡＭ＿Ｂとして、それぞれ機能する。
【０１２４】
以上のように、この第２の実施形態によれば、メモリ回路において、（１）常に照合対象から除外されるビットと、選択信号が一方の論理レベルのときに照合対象から除外されるビットと、選択信号が他方の論理レベルのときに照合対象から除外されるビットとを示したマスクパターンを格納するマスク設定用レジスタ回路と、（２）このマスクパターンと選択信号とに基づいて、照合対象から除外されるビットと照合対象となるビットとを設定するマスク設定用ロジック回路と、（３）照合の結果、照合データと一致するデータが格納されたアドレスと同一アドレスの照合対象から除外されたビットに格納されたデータを出力させるアドレス切替用ロジック回路とを設けるので、前記第１の実施形態と同様の機能と効果が得られる。
【０１２５】
また、この第２の実施形態によれば、扱える論理チャネルのビット数が可変であるため、複数の通信システムに対応して使用でき、装置のコストを低減することができる。
【０１２６】
（Ｃ）第３の実施形態
以下、本発明によるメモリ回路及びアドレス変換装置を、パケット単位での交換処理を双方向の通信回線に対して行う装置に適用した第３の実施形態について、図面を参照しながら詳述する。
【０１２７】
一般的にＣＡＭは、従来技術として示したアドレス変換装置のように、照合データに一致するデータが格納されているアドレスを出力し、そのアドレスを別途設けたＲＡＭに入力することにより、照合データに対応するデータへのアクセスを可能にするために使用される。
【０１２８】
したがって、通常のアドレス変換装置では、ＲＡＭはデータ（論理チャネル番号）の読み出しのみに使用されるが、ＣＡＭとＲＡＭを使用する装置の中には、ＲＡＭに他のデータの書き込みを行う装置もある。
【０１２９】
前記第１及び第２の実施形態のメモリ回路は、照合動作の後にデータの書き込みを行うと、照合に使用されたデータ（ＣＡＭ側のデータ）に上書きされる可能性があるため、上述のような装置には好ましくない。
【０１３０】
この第３の実施形態では、ＣＡＭとＲＡＭを使用する装置におけるＣＡＭとＲＡＭに代替して使用できるメモリ回路であり、前記第２の実施形態のアドレス変換装置にも、ＲＡＭ側（照合の対象外となるビット列）に他のデータの書き込みを行う装置にも汎用的に使用できるメモリ回路を用いている。
【０１３１】
図示は省略するが、この第３の実施形態のアドレス変換装置も、前記第１及び第２の実施形態と同様の構成を有する。しかしながら、この第３の実施形態では、上述したようにメモリ回路が、前記第１及び第２の実施形態とは若干異なっている。したがって、以降、この異なる部分について説明する。
【０１３２】
この第３の実施形態のメモリ回路は、照合機能を備えたｍビット＊ｎワードの記憶素子のうち、ａビット＊ｎワードがＣＡＭとして、（ｍ−ａ）ビット＊ｎワードがＲＡＭとして、分割して機能するように設定する手段と、前記の設定を反転させる手段とを有する。なお、「分割して機能する」とは、（１）照合機能の実施時に、ＲＡＭとして機能する側のデータは照合対象から除外されること、（２）照合の結果、ＣＡＭとして機能する側のあるアドレスに、照合データに一致するデータが格納されていた場合、ＲＡＭとして機能する側の当該アドレスに対して、データの書き込みおよびデータの読み出しが行えること、（３）前記のデータの書き込みの際、ＣＡＭとして機能する側に格納されているデータは保持されることである。
【０１３３】
さらに、この第３の実施形態のメモリ回路の詳細構成について、図９を参照しながら説明する。
【０１３４】
図９は、このメモリ回路の１ビット＊１ワードの回路図を示したものである。このメモリ回路は、ＣＡＭセル１１０と、アドレス切替用ロジック回路１２０と、書き込み回路１４０と、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０と、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０とを備えている。
【０１３５】
ここで、図９において、前記第１の実施形態のメモリ回路の構成を示した図５と同様の構成部分は同一符号で示し、その部分の説明は省略する。したがって、以下、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０とＣＡＭ／ＲＡＭ設定用ロジック回路１７０とについて説明する。
【０１３６】
なお、図９では、センスアンプ等、データの読み出しに必要な回路は省略して記載されている。また、図６では、便宣上、１ビット＊１ワードの構成で記載されているが、実際は、ワード数分のＣＡＭセル１１０、ビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセル１１０が並列となるように接続されており、アドレス切替用ロジック回路１２０は全てのワードに同様に備えられている。また、ワード数分のＣＡＭセル１１０と書き込み回路１４０とＣＡＭ／ＲＡＭ設定用レジスタ回路１６０とＣＡＭ／ＲＡＭ設定用ロジック回路１７０とは、全てのビットに同様に備えられている。
【０１３７】
ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０は、データを保持するレジスタ回路であり、６個のＭＯＳ型ＦＥＴが図９に示すように接続された構成を有するものである。
【０１３８】
Ｐ６５及びＰ６６とＮ６１及びＮ６２は、Ｐ６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点とに与えられた、互いに相補の関係にある信号を保持するものである。例えば、Ｐ６５及びＮ６１の接続点に”Ｈ”レベルが、Ｐ６６及びＮ６２の接続点に”Ｌ”レベルが与えられると、Ｐ６５及びＮ６２が開き、Ｐ６６及びＮ６１が閉じるので、与えられた論理レベルが保持されることになる。
【０１３９】
ここで、ワード線ＷＬ２に”Ｈ”レベルが与えられた場合、Ｎ６３及びＮ６４が開くので、ビット線ＢＬ及びＢＬ／に信号が与えられていないときは、Ｐ６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点とに保持された論理レベルがそれぞれ、ビット線ＢＬとＢＬ／とに与えられる。一方、ビット線ＢＬ及びＢＬ／に相補の関係にある信号が与えられているときは、ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点とに与えられて、その論理レベルを保持する。
【０１４０】
なお、図９では、上述したように、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０に、素子数の少ないＳＲＡＭを用いて形成したものを示したが、相補の出力を持つレジスタであれば、ラッチ回路、フリップフロップ回路でも形成できる。
【０１４１】
ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０に保持されているデータは相補の出力線Ｑ及びＱ／により、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０に保持情報が伝わるようにしている。
【０１４２】
ＣＡＭ／ＲＡＭ設定用ロジック回路１７０では、反転信号ＲＶＳが”Ｌ”レベルのとき、Ｓ７１によりＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力線Ｑからの論理レベルがＮＤ７２に与えられ、反転信号ＲＶＳが”Ｈ”レベルのとき、Ｓ７１によりＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力線Ｑ／からの論理レベルがＮＤ７２に与えられる。ＮＤ７２では、設定イネーブル信号ＳＥＴの論理とＳ７１からの論理とを反転論理積したものがＮＤ７３に与えられる。また、ＮＤ７３では、書き込み信号ＷＥの論理とＮＤ７２からの論理とを反転論理積したものがＩＶ７４に与えられる。さらに、ＩＮ７４では、ＮＤ７３からの論理を反転したものが書き込み回路１４のＴＧ４１及びＴＧ４２へ与えられる。なお、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０は、同様の論理動作が行えれば他の回路構成をとっても構わない。
【０１４３】
図９では、マスク信号ＭＳＫ／が”Ｌ”レベルに設定されたビットは、ＣＡＭ／ＲＡＭの設定に関係なく照合対象から除外されるようになっている。
【０１４４】
また、図１０は、図９のメモリ回路の変形例であり、ＣＡＭ／ＲＡＭの設定に関係なく、照合対象から除外されるビットを任意に設定できるように、マスク設定用レジスタ回路１５０とマスク設定用ロジック回路１３３とを追加構成したものである。ここで、マスク設定用レジスタ回路１５０は、前記第２の実施形態のメモリ回路を構成するマスク設定用レジスタ回路と同様であり、説明を省略する。
【０１４５】
マスク設定用ロジック回路１３３では、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、Ｓ３８により”Ｈ”レベルがＭＳＫ／に設定される。また、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｈ”レベルのとき、Ｓ３８によりマスク設定用レジスタ回路１５０の出力Ｑからの論理レベルがＭＳＫ／に設定される。なお、マスク設定用ロジック回路１３３は、同様の論理動作が行えれば他の回路構成をとっても構わない。
【０１４６】
以上が、この第３の実施形態の構成ついての説明である。そこで、以上のような構成を有するアドレス変換装置の動作についてであるが、前記第１の実施形態と同様であるので、説明を省略する。したがって、次に、この第３の実施形態のメモリ回路の詳細動作について説明する。
【０１４７】
（Ｃ−ａ）ＣＡＭ／ＲＡＭの設定
図９のメモリ回路の１ビット列をＣＡＭとして使用するか、ＲＡＭとして使用するかを設定する。
【０１４８】
ＣＡＭとして使用する場合は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑが”Ｌ”レベル、出力Ｑ／が”Ｈ”レベルになるようにＣＡＭ／ＲＡＭ設定用レジスタ回路１６０にデータを書き込む。また、ＲＡＭとして使用する場合は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるようにＣＡＭ／ＲＡＭ設定用レジスタ回路１６０にデータを書き込む。
【０１４９】
このデータの書き込みは、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０の設定イネーブル信号ＳＥＴを”Ｌ”レベル、書き込み信号ＷＥを”Ｈ”レベルに設定し、”Ｈ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み回路１４０のデータ入力ＤＩＮを”Ｌ”レベルにして、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０のワード線ＷＬ２を”Ｈ”レベルにする。書き込み動作が完了した後、ワード線ＷＬ２は”Ｌ”レベルにする。
【０１５０】
（Ｃ−ｂ）ＣＡＭ側およびＲＡＭ側のＣＡＭセル１０への書き込み
図９のメモリ回路の１ビット列に対して、ＣＡＭ側／ＲＡＭ側の設定にかかわらずＣＡＭセルへデータを書き込む動作を説明する。この動作は、メモリ回路のＣＡＭ側へ照合データと、ＲＡＭ側へ照合データに対応するデータを、同時に登録するときに発生する。
【０１５１】
ＣＡＭ側およびＲＡＭ側への書き込み時は、書き込み信号ＷＥを”Ｈ”レベルに、設定イネーブル信号ＳＥＴを”Ｌ”レベルにする。すると、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力および反転信号ＲＶＳに関係なく、書き込み回路１４０のＴＧ４１およびＴＧ４２が開き、データ入力端子ＤＩＮに入力されたデータとその反転信号がビット線対ＢＬ及びＢＬ／に印加される。
【０１５２】
このとき、未使用アドレスのうちの１アドレスがあらかじめ選択され、当該アドレスのみアドレス指示信号ＡＤＲが”Ｈ”レベルになっている。イネーブル信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ＿ＳＥＬは、アドレス指示信号ＡＤＲを選択するように設定されており、当該アドレスのみワード線ＷＬが”Ｈ”レベルとなるので、当該アドレスのＣＡＭセルへの書き込みが行われる。
【０１５３】
書き込み動作が完了した後、書き込み信号ＷＥは再び、”Ｌ”レベルにする。
【０１５４】
（Ｃ−ｃ）ＣＡＭ側のＣＡＭセルへの書き込み
図９のメモリ回路の１ビット列がＣＡＭとして設定されている場合の、ＣＡＭセルへの書き込み動作を説明する。この動作は、メモリ回路のＣＡＭ側へ照合データを登録するときに発生する。
【０１５５】
ＣＡＭ／ＲＡＭ設定用ロジック回路１７０の反転信号ＲＶＳを”Ｌ”レベル、設定イネーブル信号ＳＥＴを”Ｈ”レベルに、書き込み信号ＷＥを”Ｈ”レベルにする。
【０１５６】
このとき、ＣＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑは”Ｌ”レベルであるため、書き込み回路１４０のＴＧ４１及びＴＧ４２が開き、データ入力端子ＤＩＮに入力されたデータとその反転信号がビット線対ＢＬ及びＢＬ／に印加される。一方、ＲＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑは”Ｈ”レベルであるため、書き込み回路１４０のＴＧ４１およびＴＧ４２は開かず、ビット線ＢＬおよびＢＬ／は共に”Ｌ”レベルに固定されたままである。
【０１５７】
このとき、未使用アドレスのうちの１アドレスがあらかじめ選択され、当該アドレスのみアドレス指示信号ＡＤＲが”Ｈ”レベルになっている。イネーブル信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ＿ＳＥＬは、アドレス指示信号ＡＤＲを選択するように設定されており、当該アドレスのみワード線ＷＬが”Ｈ”レベルとなるので、当該アドレスの、ＣＡＭとして設定されているビット列のＣＡＭセルへの書き込みが行われる。
【０１５８】
書き込み動作が完了した後、書き込み信号ＷＥは再び、”Ｌ”レベルにする。
【０１５９】
（Ｃ−ｄ）照合動作
図９のメモリ回路のビット列の照合動作について説明する。照合動作は、以下の手順で行われる。
【０１６０】
手順１：初期状態は、照合されるデータに一致するデータがメモリ回路に既に書き込まれていて、イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにすることによりワード線ＷＬは”Ｌ”レベルに設定され、また、下記恋しのぐＷＥは”Ｌ”レベルに、イネーブル信号ＳＥＴは”Ｈ”レベルに、端点信号ＲＶＳは”Ｌ”レベルに、それぞれ設定されている。
【０１６１】
手順２：ビット線ＢＬ及びＢＬ／をディスチャージ（”Ｌ”レベルに）する。
【０１６２】
手順３：マッチ線ＭＬをプリチャージ（”Ｈ”レベルに）する。
【０１６３】
手順４：データ入力ＤＩＮに照合するための照合データを入力する。
【０１６４】
手順５：書き込み信号ＷＥを”Ｌ”から”Ｈ”に遷移させる。
【０１６５】
このとき、ＣＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑは”Ｌ”レベルであるため、書き込み回路１４０のＴＧ４１およびＴＧ４２が開き、データ入力端子ＤＩＮに入力されたデータとその反転信号がビット線対ＢＬ及びＢＬ／に印加される。
【０１６６】
照合データと不一致の情報を持つＣＡＭセルは、Ｎ１７が開き、マッチ線が”Ｌ”レベルに引き落とされる。また、照合データと一致した情報を持つＣＡＭセルは、Ｎ１７が閉じたままで、他のビット列により、マッチ線が引き落とされない限り、マッチ線ＭＬは”Ｈ”レベルを保つ。すなわち、このビット列は照合対象となっている。
【０１６７】
一方、ＲＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑは”Ｈ”レベルであるため、書き込み回路１４０のＴＧ４１およびＴＧ４２は開かず、ビット線ＢＬおよびＢＬ／は共に”Ｌ”レベルに固定されたままである。
【０１６８】
また、反転信号ＲＶＳが”Ｈ”レベルに設定されていた場合、照合対象となるビット列と、照合対象から除外されるビット列が反転する。
【０１６９】
（Ｃ−ｅ）ＲＡＭ側のＣＡＭセル１０への書き込み
このメモリ回路の１ビット列がＲＡＭとして設定されている場合のＣＡＭセル１０への書き込み動作を説明する。この動作は、メモリ回路のＣＡＭ側に対して行われた照合動作の結果、照合データと一致したデータを持つアドレスのＲＡＭ側への書き込みのときに発生する。
【０１７０】
書き込み信号ＷＥは”Ｌ”レベルに、イネーブル信号ＳＥＴは”Ｈ”レベルに、反転信号ＲＶＳは”Ｈ”レベルに、それぞれ設定されている。
【０１７１】
このとき、ＲＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑ／は”Ｌ”レベルであるため、書き込み回路１４０のＴＧ４１およびＴＧ４２が開き、データ入力端子ＤＩＮに入力されたデータとその反転信号がビット線対ＢＬおよびＢＬ／に印加される。一方、ＣＡＭとして設定されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力Ｑ／は”Ｈ”レベルであるため、書き込み回路１４０のＴＧ４１およびＴＧ４２は開かず、ビット線ＢＬおよびＢＬ／は共に”Ｌ”レベルに固定されたままである。
【０１７２】
このとき、ＣＡＭ側に対して行われた照合動作の結果、照合データと一致したデータを持つアドレスのみマッチ線ＭＬは”Ｈ”レベルであり、マッチ線ＭＬの値はアドレス切替ロジック回路１２０のレジスタに格納されている。
【０１７３】
また、イネーブル信号ＡＤＲ＿ＥＮと選択信号ＡＤＲ＿ＳＥＬにより前記レジスタの出力がワード線ＷＬに接続されているので、照合データと一致したデータを持つアドレスの、ＲＡＭとして設定されているビット列にあるＣＡＭセルへの書き込みが行われる。
【０１７４】
書き込み動作が完了した後、書き込み信号ＷＥは再び、”Ｌ”レベルにする。
【０１７５】
（Ｃ−ｆ）読み出し動作
ＣＡＭ側に対して行われた照合動作の結果、照合データと一致したデータを持つアドレスからデータを読み出す動作は、前記第１の実施形態と同様であるので説明を省略する。
【０１７６】
以上、述べたように、この図９のメモリ回路は、設定によりＣＡＭ側／ＲＡＭ側に分割して使用することができる。
【０１７７】
また、以上の説明ではＣＡＭ／ＲＡＭ設定用レジスタに”Ｈ”が入力されたビット列をＲＡＭ側と定義したが、反転信号ＲＶＳを、以上の説明の場合とは逆の値をとらせることにより、ＣＡＭ／ＲＡＭ設定用レジスタに”Ｌ”が入力されたビット列をＲＡＭ側と定義することもできる。
【０１７８】
すなわち、ＣＡＭ側／ＲＡＭ側の分割は反転させることができるので、前記第１の実施形態のアドレス変換装置で扱う論理チャネルの格納に必要な２倍のビット幅を設け、ＣＡＭ側／ＲＡＭ側に等分に分割されたメモリ回路は、前記第１の実施形態のアドレス変換装置に使用することができる。
【０１７９】
また、図７のメモリ回路では、前記第２の実施形態の場合と同様の方法でマスク設定用レジスタ回路１５０に”Ｈ”または”Ｌ”を書き込むことにより、マスク設定用レジスタ回路１５０に”Ｈ”が書き込まれたビット列は常に照合対象から除外されるので、前記第２の実施形態のメモリ回路と同様に、論理チャネルの格納に必要なビット数が異なる複数の通信システムに対応してアドレス変換装置に使用することができる。
【０１８０】
以上のように、第３の実施形態によれば、メモリ回路において、（１）反転信号が一方の論理レベルのときにＲＡＭとなるビットと、反転信号が他方の論理レベルのときにＲＡＭとなるビットとを示したビットパターンを格納するＣＡＭ／ＲＡＭ設定用レジスタ回路と、（２）このビットパターンと反転信号とに基づいて、照合動作時にＲＡＭ側のビットを照合対象から除外すると共に、照合動作後、ＲＡＭ側のビットを書き込み可能な状態にするＣＡＭ／ＲＡＭ設定用ロジック回路と、（３）常に照合対象から除外されるビットを示したマスクパターンを格納するマスク設定用レジスタ回路と、（４）このマスクパターンに基づいて、常に照合対象から除外するビットを設定するマスク設定用ロジック回路と、（５）ＣＡＭ側の照合の結果、照合データと一致するデータが格納されたアドレスと同一アドレスのＲＡＭ側のビットに格納されたデータを出力させるアドレス切替用ロジック回路とを設けるので、前記第１及び第２の実施形態と同様の機能と効果が得られる。
【０１８１】
また、第３の実施形態によれば、ＣＡＭとＲＡＭを必要とし、ＲＡＭにデータの書き込みを行う装置においても、ＣＡＭとＲＡＭに代替して使用することもできるため、汎用性が高く、装置開発のコストを低減することができる。
【０１８２】
（Ｄ）他の実施形態
なお、前記各実施形態では、パケット単位での交換処理を行うアドレス変換装置に本発明を適用したものを示したが、他の同様な装置（例えば、メッセージ単位での交換処理を行う装置）に本発明を適用できることは勿論である。
【０１８３】
また、前記各実施形態では、照合データと一致するデータが格納されたアドレスと同一アドレスからデータを出力するものを示したが、同一アドレスに限定することなく、照合データと一致するデータが格納されたアドレスにより直接的又は間接的に定まるメモリセルからデータを出力するものであっても同様に本発明に適用できる。
【０１８４】
さらに、前記各実施形態では、照合データと一致するデータが格納されたアドレスと同一アドレスにおいて、照合対象から除外されたビットに格納されたデータを出力するものを示したが、照合対象から除外されたビットに限定することなく、同一アドレスに格納された全部又は一部のデータを適当に出力するものであれば、適用システムに応じた様々な変換後データを出力することができる。
【０１８５】
さらにまた、前記各実施形態では、選択信号が”Ｌ”又は”Ｈ”レベルの２通りのものを示したが、選択信号が２以上の複数とおりあり、この選択信号に基づいて照合対象から除外されるビットと照合対象となるビットとを適当に設定するものであれば、適用システムに応じた複数の変換を行うことができる。
【０１８６】
また、前記各実施形態では、変換前データと変換後データのビット数が同じものを示したが、それぞれ異なるビット数であっても、照合対象から除外されるビットと照合対象となるビットとを適当に設定すれば、同様に本発明に適用できる。
【０１８７】
【発明の効果】
以上のように、第１及び第２の本発明のアドレス変換装置によれば、上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づき複数のビット線対をそれぞれ照合対象又は照合対象外に設定し、照合対象に設定したビット線対に与えられたアドレスが、照合対象に設定したビット線対に対応するメモリセルに記憶されたアドレスと合致する場合、この合致したメモリセルの物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された変換アドレスを出力するので、メモリ回路が従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、上り回線のアドレス変換を行う場合と下り回線のアドレス変換を行う場合とに基づいてＣＡＭとＲＡＭの領域を反転させることをができ、データを重複して格納することがなくなる。
【０１８８】
また、第１の本発明のメモリ回路によれば、第２の本発明のアドレス変換装置に適用して好適であり、すなわち、選択信号に基づき複数のビット線対をそれぞれ照合対象又は照合対象外に設定し、照合対象に設定したビット線対に与えられた照合データが、照合対象に設定したビット線対に対応するメモリセルに記憶されたデータと合致する場合、この合致したメモリセルの物理アドレスにより直接的又は間接的に定まるメモリセルに記憶された全部又は一部のデータを出力するので、従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、選択信号に基づいてＣＡＭとＲＡＭの領域を反転させることをができ、データを重複して格納することがなくなる。
【図面の簡単な説明】
【図１】第１の実施形態のアドレス変換装置の構成を示すブロック図である。
【図２】従来のアドレス変換装置の構成を示すブロック図である。
【図３】従来のアドレス変換装置の動作を説明するためのイメージ図である。
【図４】従来の双方向の通信回線を扱うアドレス変換装置の構成を示すブロック図である。
【図５】第１の実施形態のメモリ回路の詳細構成を示すブロック図である。
【図６】第２の実施形態のアドレス変換装置の構成を示すブロック図である。
【図７】第２の実施形態のメモリ回路の第１の詳細構成を示すブロック図である。
【図８】第２の実施形態のメモリ回路の第２の詳細構成を示すブロック図である。
【図９】第３の実施形態のメモリ回路の第１の詳細構成を示すブロック図である。
【図１０】第３の実施形態のメモリ回路の第２の詳細構成を示すブロック図である。
【符号の説明】
１Ｕ、７Ｕ…上りの通信回線、１Ｄ、７Ｄ…下りの通信回線、２Ｕ、２Ｄ…論値チャネル番号出力回路、５Ｕ、５Ｄ…論理チャネル番号更新回路、６…プロセッサインタフェース回路、１００…メモリ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003815881.tif 000008
【図８】
0003815881.tif 000009
【図９】
0003815881.tif 000010
【図１０】
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