(57)【特許請求の範囲】
【請求項１】
一対のトランジスタと、この一対のトランジスタにそれぞれ接続されるコレクタ抵抗およびエミッタ抵抗と、前記エミッタ抵抗を介して前記一対のトランジスタに共通に接続される定電流源からなる差動増幅回路と、
コレクタが前記一対の一方のトランジスタのベースに接続されると共にベースが前記一方のトランジスタのエミッタに接続された第1のトランジスタと、
コレクタが前記一対の他方のトランジスタのベースに接続されると共にベースが前記他方のトランジスタのエミッタに接続された第２のトランジスタと、
前記第１および第２のトランジスタのコレクタに接続されそれぞれ電流を供給する一対の定電流源と、
前記第１および第２のトランジスタの各エミッタに接続され、差動入力信号を増幅する一対の初段のトランジスタ
を具備し、前記差動増幅回路の一対のトランジスタのコレクタより前記差動入力信号に対応した出力が得られるように構成したことを特徴とする差動増幅器。
【請求項２】
前記一対の初段のトランジスタとして、デプレッションタイプのＰチャネルＭＯＳＦＥＴまたはＰチャネルＪＦＥＴまたはＰＮＰタイプのバイポーラ接合トランジスタを使用したことを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記第１および第２のトランジスタのコレクタにそれぞれ接続される一対の定電流源は、デプレッションタイプのＰチャネルＭＯＳＦＥＴまたはＰチャネルＪＦＥＴまたはＰＮＰタイプのバイポーラ接合トランジスタと、抵抗より構成されたことを特徴とする請求項１記載の差動増幅器。
【請求項４】
前記第１および第２のトランジスタのエミッタ間に逆並列接続された一対のダイオードを備えたことを特徴とする請求項１ないし３記載の差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器に関し、特に過大入力時の出力の位相反転をなくし、復帰時間を短くするための改善に関するものである。
【０００２】
【従来の技術】
測定器の入力回路等に用いられる従来の差動増幅器の一例を図２に示す。この差動増幅器は、大別して、ＮＰＮトランジスタＱ１とＱ２および定電流源Ｉ1からなる部分と、ＮＰＮトランジスタＱ４とＱ５、抵抗Ｒ２〜Ｒ５および定電流源Ｉ2からなる部分と、ＮＰＮトランジスタＱ６とＱ７および定電流源Ｉ3からなる部分から構成され、これら各部分はそれぞれ差動増幅回路となっている。
なお、これら差動増幅回路には電源電圧（高圧側はＶCC、低圧側はＶEE）が印加されている。
【０００３】
そして、デプレッションタイプのＰチャネルMOSFETＱ３と抵抗Ｒ１とで構成される定電流源がトランジスタＱ２の負荷となり、他方デプレッションタイプのＰチャネルMOSFETＱ８と抵抗Ｒ６とで構成される定電流源がトランジスタＱ６の負荷となっている。
【０００４】
また、差動入力電圧Ｖi1とＶi2がトランジスタＱ１とＱ７の各ベースに印加され、差動出力Ｖ01とＶ02がトランジスタＱ４とＱ５の各コレクタから取り出される。
【０００５】
トランジスタＱ４のベースはトランジスタＱ１，Ｑ２で構成される差動増幅回路のトランジスタＱ２のコレクタに接続され、かつＱ４のエミッタは同じトランジスタＱ２のベースに接続されるため、負帰還がかかることになる。このため、トランジスタＱ１のベースに印加された信号に対しての直線性が改善される。
【０００６】
これと同様のことがトランジスタＱ５にも言え、このためトランジスタＱ４とＱ５は等価的に相互コンダクタンス（ｇｍ）が大きくなり、この回路の利得は、Ｒ２＝Ｒ４およびＲ３＝Ｒ５とすると、Ｒ２／Ｒ３となる。
【０００７】
【発明が解決しようとする課題】
ところで、このような構成の差動増幅器を測定器の入力回路等に用いた場合、過大入力に対して次のような課題があった。
（１）トランジスタＱ１とＱ７のベース電位が回路の電源ＶCC付近まで高くなると、トランジスタＱ４とＱ５が飽和してしまい増幅器の出力の位相が反転してしまう。
（２）バイポーラ素子は飽和状態から能動状態に復帰するのに時間がかかる。
【０００８】
本発明の目的は、上記の課題を解決するもので、上記のような出力の位相反転を起こすことなく、しかも飽和状態から能動状態に復帰する復帰時間も短い差動増幅器を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために請求項１の発明は、
一対のトランジスタと、この一対のトランジスタにそれぞれ接続されるコレクタ抵抗およびエミッタ抵抗と、前記エミッタ抵抗を介して前記一対のトランジスタに共通に接続される定電流源からなる差動増幅回路と、
コレクタが前記一対の一方のトランジスタのベースに接続されると共にベースが前記一方のトランジスタのエミッタに接続された第1のトランジスタと、
コレクタが前記一対の他方のトランジスタのベースに接続されると共にベースが前記他方のトランジスタのエミッタに接続された第２のトランジスタと、
前記第１および第２のトランジスタのコレクタに接続されそれぞれ電流を供給する一対の定電流源と、
前記第１および第２のトランジスタの各エミッタに接続され、差動入力信号を増幅する一対の初段のトランジスタ
を具備したことを特徴とする。
【００１０】
このような構成により、差動入力に過大電圧が印加されてもバイポーラトランジスタＱ４，Ｑ５が飽和しないようにすることができる。
【００１１】
この場合、請求項２のように、前記一対の初段のトランジスタとしては、デプレッションタイプのＰチャネルＭＯＳＦＥＴまたはＰチャネルＪＦＥＴまたはＰＮＰタイプのバイポーラ接合トランジスタを使用することができる。
【００１２】
また、請求項３のように、前記第１および第２のトランジスタのコレクタにそれぞれ接続される一対の定電流源は、デプレッションタイプのＰチャネルＭＯＳＦＥＴまたはＰチャネルＪＦＥＴと、抵抗より構成することができる。
【００１３】
更に、請求項４のように、前記第１および第２のトランジスタのエミッタ間に一対のダイオードを逆並列接続することにより、差動入力電圧が過大になったときに初段のトランジスタを保護することができる。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係る差動増幅器の一実施例を示す構成図である。図において、図２と同等部分には同一符号を付し、その接続関係等についての説明は省略する。なお、図２と異なるところは、トランジスタＱ１とＱ７および定電流源Ｉ1とＩ3が削除され、Ｑ１０とＱ１１およびＤ１とＤ２が追加された点である。
【００１５】
Ｑ１０およびＱ１１はデプレッションタイプのＰチャネルMOSFETであり、Ｑ１０はトランジスタＱ２（ここでは便宜上トランジスタＱ２を第１のトランジスタと呼ぶ）のエミッタと低圧側電源の間に接続され、Ｑ１１はトランジスタＱ６（ここでは便宜上トランジスタＱ６を第２のトランジスタと呼ぶ）のエミッタと低圧側電源の間に接続されている。
Ｑ１０とＱ１１のゲートには差動入力電圧Ｖi1とＶi2がそれぞれ印加されている。
なお、Ｄ１，Ｄ２は差動入力電圧が過大になったときにオン状態となる保護ダイオードであり、Ｑ２とＱ６のエミッタ間に逆並列接続されている。
【００１６】
ＮＰＮトランジスタＱ４とＱ５、４つの抵抗Ｒ２〜Ｒ５および定電流源Ｉ２よりなる部分が図２と同様に差動増幅回路を構成している。そして、MOSFETＱ１０はソースフォロワになっており、ＮＰＮトランジスタＱ２は一種のベース接地回路であり、MOSFETＱ１０の出力をトランジスタＱ４に渡すと共にＱ４に対して負帰還をかけ、直線性を改善している。
【００１７】
また、デプレッションタイプのＰチャネルMOSFETＱ１１も同様にソースフォロワになっており、ＮＰＮトランジスタＱ６が一種のベース接地回路であり、MOSFETＱ１１の出力をトランジスタＱ５に渡すと共にトランジスタＱ５に対して負帰還をかけ、直線性を改善している。
【００１８】
トランジスタＱ４，Ｑ５に対してはそれぞれトランジスタＱ２，Ｑ６が負帰還をかけているので、Ｑ４，Ｑ５は等価的に相互コンダクタンス（ｇｍ）が大きくなる。したがって、この回路の利得は、Ｒ２＝Ｒ４およびＲ３＝Ｒ５とすると、Ｒ２／Ｒ３となる。
【００１９】
このような構成において、過大入力が印加されてMOSFETＱ１０のゲート電位がＶCCに近づいた場合は次のようになる。
Ｑ１０はデプレッションタイプのＰチャネルMOSFETであるためゲート電位に対してソース電位は低くなり、この場合Ｑ１０のソース電位はＶCC電圧よりも、抵抗Ｒ１での電圧降下と、Ｑ３のドレイン・ソース間電圧と、Ｑ２とＱ４のベース・エミッタ間電圧Ｖｂｅとの和の分だけ低い電圧に保たれるので、Ｑ４は飽和しない。
【００２０】
Ｑ１１もデプレッションタイプのＰチャネルMOSFETであるため上記と同じ理由によりトランジスタＱ５は飽和しない。
【００２１】
また、MOSFETＱ１０のゲート電位がＶEEに近づいた場合は、Ｑ１０はカットオフするが、ダイオードＤ１がオン状態になり、Ｑ３とＲ１からなる定電流源の電流をＱ１１に流すためＱ２とＱ４は飽和しない。
同様にＱ１１のゲート電位がＶEEに近づいた場合もＱ５とＱ６は飽和しない。
【００２２】
なお、本発明は上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００２３】
例えば、定電流源を構成するＱ３，Ｑ８はＰチャネルMOSFETに限らず、ＰチャネルＪＦＥＴあるいはＰＮＰタイプのバイポーラ接合型トランジスタ（ＢＪＴ）であっても構わない。
また、初段のＱ１０，Ｑ１１についても同様にＰチャネルＪＦＥＴあるいはＰＮＰタイプのＢＪＴのようなトランジスタでも構わない。
【００２４】
【発明の効果】
以上説明したように本発明によれば、過大入力に対してバイポーラ素子が飽和せず、したがって出力の位相反転も起こさず、また復帰時間も短い差動増幅器を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明に係る差動増幅器の一実施例を示す構成図である。
【図２】従来の差動増幅器の一例を示す構成図である。
【符号の説明】
Ｑ２，Ｑ４，Ｑ５，Ｑ６  トランジスタ
Ｑ３，Ｑ８，Ｑ１０，Ｑ１１  MOSFET
Ｒ１〜Ｒ６  抵抗
Ｄ１，Ｄ２  ダイオード
Ｉ2  定電流源
【図１】
0003791319.tif 000002
【図２】
0003791319.tif 000003