(57)【特許請求の範囲】
【請求項１】
外部ライン同期信号を元にライン単位でデータの転送を行うメモリ手段を備えるラインメモリ装置において、
外部ライン同期信号のタイミングのずれを検出する手段；
疑似ライン同期信号を発生する手段；および、
前記検出手段のずれの検出に応答して前記メモリ手段に、外部ライン同期信号に代えて疑似ライン同期信号を与えるライン同期信号選択手段；
を備えることを特徴とするラインメモリ装置。
【請求項２】
装置は更に、ずれの検出に応答して前記メモリ手段への書込みデ−タの遮断又は前ラインデ−タへの置換をするための書込みデ−タ制御手段；を備える請求項１記載のラインメモリ装置。
【請求項３】
装置は更に、ずれの検出に応答して前記メモリ手段からの読出しデ−タの遮断又は前ラインデ−タへの置換をするための読出しデ−タ制御手段；を備える請求項１又は請求項２記載のラインメモリ装置。
【請求項４】
前記ずれを検出する手段は、外部ライン同期信号の周期を計測して周期メモリに保持する周期値との差が設定値を越えるときにずれ有りと検出し；前記疑似ライン同期信号発生手段は、該周期メモリに保持する周期値の疑似ライン同期信号を発生し；ライン同期信号選択手段はこの疑似ライン同期信号を前記メモリ手段に与える；請求項１記載のラインメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データをライン単位で制御するラインメモリ装置に関する。このメモリ装置は例えば、数ライン分の画像デ−タを順次更新しつつ並行出力しうるラインバッファメモリとして使用される。
【０００２】
【従来の技術】
従来、デジタル画像処理装置において、外部ライン同期信号を元にライン単位でデータ転送を行うラインメモリ装置がシステム内で使用されている。例えば画像デ−タ処理には、一次元分布（主走査方向ｘ）で隣り合う画素の画像デ−タの内容を参照するばかりでなく、副走査方向ｙで隣り合馬画素の画像デ−タも参照する場合があり、隣り合う数ライン分の画像デ−タを一時的に格納しそれらを順送りで順次更新しつつ並行出力するラインバッファメモリに、例えばＦＩＦＯメモリが用いられる。
【０００３】
外部からメモリに、画像デ−タと共に与えられるライン同期信号（外部ライン同期信号）にノイズが混入して、外部ライン同期信号にタイミングずれを生じて１ライン周期が長くなったり短くなったりした場合には、黒スジや乱れた異常画像となったりシステムが停止したりシステムエラーになる場合もあった。
【０００４】
特開平５−３２４２６７号公報には、１ライン内の画素（ピクセル）同期クロックＣＬＫに、ノイズにより増減がある場合に、その影響が次ラインに及ぶのを防止するために、画素同期クロックが過剰のときにはライン同期信号ＬＳＹＮＣが発生するまでゲ−トを閉じてデ−タを遮断し、画素同期クロックが不足のときには内部クロックによって固定デ−タを補完する技術が説明されている。
【０００５】
【発明が解決しようとする課題】
上記技術は、ライン同期信号ＬＳＹＮＣの信頼性が高いことが前提となる。仮にライン同期信号ＬＳＹＮＣの周期がノイズ等で一時的に乱れると、画素同期クロックが安定で信頼性が高い場合でも、見掛け上は、画素同期クロックが増減したことになり、例えばライン同期信号ＬＳＹＮＣの周期が短いエラ−のときには内部クロックによって固定デ−タが補完されて時系列では画像デ−タが過剰に集密化し、ライン同期信号ＬＳＹＮＣの周期が長いエラ−のときには１ライン分の画素同期クロックが発生した後ライン同期信号ＬＳＹＮＣが発生するまでゲ−トが閉じられて、画像デ−タが遮断され過疎化してしまい、下流工程で画像乱れを生じ、また画像処理システムの安定動作が損なわれる可能性がある。
【０００６】
本発明は、外部から与えられるライン同期信号のタイミングずれに対してデ−タ転送の信頼性を確保することを第１の目的とし、ライン同期信号の周期がノイズ等で一時的に乱れた場合でも画像デ−タ処理システムへの悪影響や画像デ−タの乱れやを最小限にとどめることを第２の目的とし、ノイズに強い安定なラインメモリを構築することを第３の目的とする。
【０００７】
【課題を解決するための手段】
（１）外部ライン同期信号(LSYNC1)を元にライン単位でデータの転送を行うメモリ手段(10)を備えるラインメモリ装置において、
外部ライン同期信号(LSYNC1)のタイミングのずれを検出する手段(BK1)；
疑似ライン同期信号(LSYNC2)を発生する手段(BK2)；および、
前記検出手段(BK1)のずれの検出に応答して前記メモリ手段(10)に、外部ライン同期信号(LSYNC1)に代えて疑似ライン同期信号(LSYNC2)を与えるライン同期信号選択手段(BK4)；
を備えることを特徴とするラインメモリ装置。なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素又は対応事項の符号を、参考までに付記した。以下も同様である。
【０００８】
これによれば、ノイズ等の原因で外部から入力されるライン同期信号(LSYNC1)の周期(RP)が一時的に乱れても、内部的に発生する疑似ライン周期信号(LSYNC2)に切り替えることが可能なので、ノイズに強い安定なラインメモリを構築することが出来る。
【０００９】
【発明の実施の形態】
（２）装置は更に、ずれの検出に応答して前記メモリ手段(10)への書込みデ−タの遮断又は前ラインデ−タへの置換をするための書込みデ−タ制御手段(41〜43)；を備える。これによれば、ラインメモリ装置の安定動作と書込み画像デ−タの乱れを最小限にとどめることが出来る。
（３）装置は更に、ずれの検出に応答して前記メモリ手段(10)からの読出しデ−タの遮断又は前ラインデ−タへの置換をするための読出しデ−タ制御手段(44〜46)；を備える。これによれば、下流の画像デ−タ処理システムとそれに与えられる画像デ−タの乱れを最小限にとどめることが出来る。
（４）前記ずれを検出する手段(BK1)は、外部ライン同期信号(LSYNC1)の周期(RP)を計測して周期メモリ(BK2)に保持する周期値(RPP)との差が設定値(α)を越えるときにずれ有りと検出し(図3の35/図4の57〜59)；前記疑似ライン同期信号発生手段(BK2)は、該周期メモリ(BK2)に保持する周期値(RPP)の疑似ライン同期信号(LSYNC2)を発生し；ライン同期信号選択手段(BK4)はこの疑似ライン同期信号(LSYNC2)を前記メモリ手段(10)に与える。
（５）前記ずれを検出する手段(BK1)は、外部よりの指示(DTMOD)に応答して、外部ライン同期信号(LSYNC1)の周期(RP)を複数サイクルに渡って計測し、設定数(N))の連続するサイクルにおいて計測値のばらつきが設定値(α)以下であったときの計測した周期値(RPP)を周期メモリ(BK2)にセ−ブする(図3の23/図4の60,61,53,54)、上記（４）記載のラインメモリ装置。
（６）前記タイミングのずれを検出する手段(BK1)は、外部ライン同期信号(LSYNC1)の周期(RP)の増大(RP＞RPP＋α)を検出する手段(55,58)を含み；
装置は更に、周期の増大の検出に応答して前記メモリ手段(10)への外部デ−タの注入を断つデ−タ制御手段(40;41〜43)；を備える、上記（１）記載のラインメモリ装置。
（７）前記デ−タ制御手段(40;41〜43)は、周期の増大の検出に応答してメモリ手段(10)への外部デ−タの注入を断ち代りに前ラインデ−タを注入する、上記（６）記載のラインメモリ装置。
（８）前記デ−タ制御手段(40;44〜46)は、周期の増大の検出に応答して前記メモリ手段(10)から外部へのデ−タ送出を止めあるいは送出デ−タを前ラインデ−タに切換える、上記（６）又は（７）記載のラインメモリ装置。
（９）前記タイミングのずれを検出する手段(BK1)は、外部ライン同期信号(LSYNC1)の周期(RP)の縮減(RPP＞Rp＋α)を検出する手段(56,57)を含み；
装置は更に、周期の縮減の検出に応答して外部から前記メモリ手段(10)へのデ−タの読込みの不足分を前ラインデータから補足するデ−タ制御手段(40;41〜43)；を備える、上記（１）記載のラインメモリ装置。
（１０）前記デ−タ制御手段(40;44〜46)は、周期の縮減の検出に応答して前記メモリ手段(10)から外部へのデ−タ送出を止めあるいは送出デ−タを前ラインデ−タに切換える、上記（９）記載のラインメモリ装置。
【００１０】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００１１】
【実施例】
図１に、本発明の一実施態様の機能構成を示す。この実施態様は、モ−ド指定信号ＤＴMODによって、外部ライン同期信号ＬSYNC１（より正確には、それをクロックＣＬＫに同期する立上り，立下りに整形した信号ＤLSY)を常にラインメモリ１０に与える通常(標準）モ−ドと、外部ライン同期信号ＬSYNC１のタイミングずれをその周期の増，減を監視して検出し、タイミングずれがあるときには、同期信号コントロ−ラ５０の、ＬSYNC２生成 ＢＫ３が発生する疑似ライン同期信号ＬSYNC２を、外部ライン同期信号ＬSYNC１（ＤLSY）に代えてラインメモリ１０に与えるライン同期信号制御モ−ドを指定するものであり、モ−ド指定信号ＤＴMODの高レベルＨ（以下単にＨ又は”１”と表記）が「通常モ−ド」を、低レベルＬ（以下単にＬ又は”０”と表記）が「ライン同期信号制御モ−ド」を指定する。
【００１２】
なお、同期信号コントロ−ラ５０の、ＬSYNC３生成 ＢＫ４は、信号選択機能であり、周期検出 ＢＫ１が与える同期信号指定信号に対応してそれが外部同期信号を指定すると、ラインメモリ１０のリ−ド／ライト コントロ−ラＢＫ５に与えるライン同期信号ＬSYNC３（同期信号コントロ−ラ５０の出力信号）を、外部ライン同期信号ＬSYNC１（ＤLSY）とし、周期検出 ＢＫ１が与える同期信号指定信号が内部同期信号を指定すると、リ−ド／ライト コントロ−ラＢＫ５に与えるライン同期信号ＬSYNC３を、ＬSYNC２生成 ＢＫ３が発生する疑似ライン同期信号ＬSYNC２とする。
【００１３】
先ず、モ−ド指定信号ＤＴMODがＨで通常モ−ドが指定されているときの、画像デ−タの転送について述べる。外部ライン同期信号ＬSYNC１は、周期検出 ＢＫ１に与えられる。周期検出 ＢＫ１は、外部ライン同期信号ＬSYNC１をシステムクロックＣＬＫ(画素同期信号)でサンプリングし、アサート期間を改めて設定し直し内部処理がし易いように、立上りおよび立下りがクロックＣＬＫに同期したパルスに整形処理して、ＤLSYN信号としてＬSYNC３生成 ＢＫ４に出力する。ＬSYNC３生成 ＢＫ４では、ＤLSYN（ＬSYNC１）をそのまま出力信号ＬSYNC３に選択（設定）し、ラインメモリ１０のリ−ド／ライトコントロ−ラＢＫ５に出力する。
【００１４】
リ−ド／ライトコントロ−ラＢＫ５は、ＦIFO １〜３への書込制御信号（ＷＥ，ＷＲＥＳ，ＷＣＫ）及び読み出し信号（ＲＥ，ＲＲＥＳ，ＲＣＫ）を生成してＦIFO １〜３を、シリアル入力／パラレル出力の、ラインバッファメモリとして制御する。ＦIFO １〜３から読み出されたデータは、破線（セレクト：ＳＡ，ＳＣ）のルートを通過して、Ｌ１ＤＡＴ，Ｌ２ＤＡＴ，Ｌ３ＤＡＴとして、下流のデータ処理機能２０に転送される。なお、選択信号ＧＡＳがＨのとき、デ−タセレクタ４１〜４６は破線で示すように入力ポ−トＳＡ，ＳＣのデ−タを出力するが、選択信号ＧＡＳがＬのときは、入力ポ−トＳＢ，ＳＤのデ−タを出力する。
【００１５】
次に、モ−ド指定信号ＤＴMODがＬでライン同期信号制御モ−ドが指定されているときの、画像デ−タの転送について述べる。モ−ド指定信号ＤＴMODがＨからＬに切換わると、周期検出 ＢＫ１が、外部ライン同期信号ＬSYNC１の周期を計測する。すなわち、外部ライン同期信号ＬSYNC１（Ｌアクティブ）の、立下り（ＨからＬへの変化）の間のシステムクロックＣＬＫの発生数をカウントする。周期値ＲＰCLK（毎ラインのカウント値）を得る度に、前回の周期値ＲＰＰCLK（前ラインのカウント値）と比較し、その差がある範囲内αに有る場合のみカウント検出動作を続ける。途中で一度でもカウント値差がαを越えた場合はエラーとしてそこまでのライン周期検出動作をクリアし、再度検出動作を実行する。規定のライン数（Ｎ）の間連続してカウント値差がα以下であったら、そのときのカウント値を周期記憶ＢＫ２に記憶する。これが完了するまで、選択信号ＧＡＳはＨに留められるので、デ−タセレクタ４１〜４６は、入力ポ−トＳＡ，ＳＣのデ−タを出力する。
【００１６】
その後はモ−ド指定信号ＤＴMODがＨになるまで、周期記憶ＢＫ２に該カウント値を保持し、ＬSYNC２生成 ＢＫ３が、該カウント値を周期値とする疑似ライン同期信号ＬSYNC２を発生する。周期検出 ＢＫ１は、継続して外部ライン同期信号ＬSYNC１の周期を計測し、それが周期記憶ＢＫ２のカウント値からαを越えるずれを生じたかを監視する。すなわち外部ライン同期信号ＬSYNC１がタイミングずれを生じたかを監視する。そして、α以下のずれである間は、タイミングずれは無いとして、周期検出 ＢＫ１は、同期信号指定信号にてＬSYNC３生成 ＢＫ４に、外部ライン同期信号ＬSYNC１（ＤLSYN）の出力を指示し、ＬSYNC３生成 ＢＫ４が、ラインメモリ１０のリ−ド／ライト コントロ−ラＢＫ５に与えるライン同期信号ＬSYNC３を、外部ライン同期信号ＬSYNC１（ＤLSYN）とする。選択信号ＧＡＳはＨとし、デ−タセレクタ４１〜４６は、入力ポ−トＳＡ，ＳＣのデ−タを出力する。
【００１７】
外部ライン同期信号ＬSYNC１がαを越えるずれになると、タイミングずれがあるとして、周期検出 ＢＫ１は、同期信号指定信号にてＬSYNC３生成 ＢＫ４に、内部生成信号の出力を指示し、ＬSYNC３生成 ＢＫ４が、ラインメモリ１０のリ−ド／ライト コントロ−ラＢＫ５に与えるライン同期信号ＬSYNC３を、ＬSYNC２生成ＢＫ３が発生する疑似ライン同期信号ＬSYNC２とする。選択信号ＧＡＳはＬに切換え、これによりデ−タセレクタ４１〜４６は、入力ポ−トＳＢ，ＳＤのデ−タ（前ラインのデ−タ）を出力する。
【００１８】
上述のように、モ−ド指定信号ＤＴMODを、Ｈ（通常モ−ドの指定）からＬ（ライン同期信号制御モ−ドの指定）に切換えることにより、自動的に外部ライン同期信号ＬSYNC１の周期が計測されてメモリに記憶され、そして、外部ライン同期信号ＬSYNC１にタイミングずれが無いときには外部ライン同期信号ＬSYNC１（ＤLSYN）が、タイミングずれを生ずると疑似ライン同期信号ＬSYNC２が、ライン同期信号ＬSYNC３として、同期信号コントロ−ラ５０からリ−ド／ライトコントロ−ラＢＫ５に、自動的かつ選択的に供給される。これにより、ラインメモリ１０の読み書き制御が安定する。
【００１９】
外部ライン同期信号ＬSYNC１（ＤLSYN）を選択中にその周期がノイズ等で一時的に長くなった場合には、ＬSYNC３生成ＢＫ４において、ＬSYNC２信号を選択してＬSYNC３として出力する。この際、入力データが正常な値が期待できる場合にはデ−タセレクタ４１〜４６によるＦIFO １〜３のデータの選択は破線のままであるが、外部ライン同期信号の乱れとともに入力データ（ＩＮＤＡＴ）もノイズの影響を受ける場合には、選択信号ＧＡＳをＬとして、デ−タセレクタ４４〜４６を入力ポ−トＳＤを出力に定めて前ラインの画像データをデータ処理２０に転送する。同時にデ−タセレクタ４１〜４３も入力ポ−トＳＢを出力に選択して、ＦIFO １〜３のデータが更新されないようにする。外部ライン同期信号ＬSYNC１（ＤLSYN）の周期が正常に戻った場合には、データセレクタ４１〜４６を破線で示したＳＣ，ＳＡに各々戻す。これによって外部ライン同期信号ＬSYNC１の周期がノイズ等で一時的に長くなっても安定なラインメモリ制御を行うことが可能となる。
【００２０】
外部ライン同期信号ＬSYNC１（ＤLSYN）を選択中にその周期がノイズ等で一時的に短くなった場合には、ＬSYNC３生成ＢＫ４において、ＬSYNC２信号を選択してＬSYNC３として出力する。この際、入力データが正常な値が期待できる場合には、デ−タセレクタ４１〜４６によるＦIFO １〜３のデータの選択は破線のままであるが、外部ライン同期信号ＬSYNC１の乱れとともに入力データ（ＩＮＤＡＴ）もノイズの影響を受ける場合には、選択信号ＧＡＳをＬとして、デ−タセレクタ４４〜４６を入力ポ−トＳＤを出力に定めて前ラインの画像データをデータ処理２０に転送する。同時にデ−タセレクタ４１〜４３も入力ポ−トＳＢを出力に選択して、ＦIFO １〜３のデータが更新されないようにする。外部ライン同期信号ＬSYNC１（ＤLSYN）の周期が正常に戻った場合には、データセレクタ４１〜４６を破線で示したＳＣ，ＳＡに各々戻す。これによって外部ライン同期信号の周期がノイズ等で一時的に短くなっても安定なラインメモリ制御を行うことが可能となる。
【００２１】
−第１実施例−
第１実施例は、図１に示す同期信号コントロ−ラ５０をＣＰＵで構成したものである。ライン同期信号制御モ−ドの指定があるときのその制御機能を、図２および図３に示す。コントロ−ラ５０は、モ−ド指定信号ＤＴMODがＨ（通常モ−ドの指定）の間は、制御信号ＧＡＳをＨとしてデ−タセレクタ４１〜４６を破線の接続とし、外部ライン同期信号ＬSYNC１（Ｌアクティブ）の到来を監視して、それが到来すると、それをクロックＣＬＫに同期した立下り，立上りのパルスを整形したライン同期信号ＤLSYNとし、リ−ド／ライトコントロ−ラＢＫ５に与える。
【００２２】
まず図２を参照する。モ−ド指定信号ＤＴMODがＨからＬ（ライン同期信号制御モ−ドの指定）に切換わるとコントロ−ラ５０は、ライン同期信号制御モ−ドを開始したことを表わす１をレジスタＲＣＲに書込み（ステップ１−３−４）、周期計測回数ｎ，周期カウンタＲＣountCLK，今回計測値レジスタＲＰCLKおよび前回計測値レジスタＲＰＰCLKをクリアし（ステップ５〜８）、リ−ド／ライトコントロ−ラＢＫ５へのライン同期信号ＬSYNC３を、通常モ−ドのときと同様に外部ライン同期信号ＬSYNC１を整形したライン同期信号ＤLSYNとし、制御信号ＧＡＳをＨとしてデ−タセレクタ４１〜４６を破線の接続とする（ステップ９）。なお、以下においては、カッコ内には、ステップという語を省略して、ステップＮｏ．のみを記す。
【００２３】
次にコントロ−ラ５０は、外部ライン同期信号ＬSYNC１が到来する（ＨからＬに立下る）のを待ち、到来すると、到来を認知したことを示す１をレジスタＲＳＲに書込み（１０−１２−１３）、計測回数ｎを１インクレメントして（１４）、今回計測値レジスタＲＰCLKのデ−タを前回計測値レジスタＲＰＰCLKに書込み、外部ライン同期信号ＬSYNC１の周期カウント値ＲＣountCLKを今回計測値レジスタＲＰCLKに書込み（１５，１６）、周期カウント値ＲＣountCLKをクリアして（１７）、クロックパルスＣＬＫのカウントを開始する（１８）。すなわち、周期カウントを開始する。そして、計測回数ｎが３以上であるか、すなわち、今回計測値レジスタＲＰCLKおよび前回計測値レジスタＲＰＰCLKともに、実際の計測値になったか、をチェックして（１９）、ｎが３未満であると、計測値が整っていないので、外部ライン同期信号ＬSYNC１が到来するのを待つ（１０）。
【００２４】
計測回数ｎが３以上になると、今回得た周期（今回計測値レジスタＲＰCLKのデ−タ）と前回得た周期（前回計測値レジスタＲＰＰCLK）との差、すなわち周期のばらつき、が設定値αを越えるかをチェックする（２０）。αを越えていると、計測回数を１に戻し、繰返し計測を振り出しに戻す（２１）。
【００２５】
図３を参照する。設定値α以下であると、コントロ−ラ５０は、計測回数ｎが設定値Ｎ（Ｎ≧３）であるか、すなわち、連続Ｎ回の計測値のばらつきがいずれも設定値α以下であった（外部ライン同期信号ＬSYNC１が、タイミングずれが無く安定している）かをチェックして（２２）、そうであると、そのときの今回計測値レジスタＲＰCLKの計測値（周期）を内部信号周期レジスタＲＤＰに書込み（２３）、プログラムタイマを使用するパルス生成をスタ−トする（２４）。すなわち、設定時間の間Ｌ、そして「ＲＤＰ−該設定時間」の間Ｈ、その次の設定時間の間Ｌ、・・・の疑似ライン同期パルスＬSYNC２の生成のためのプログラムタイマによるタイマ割込処理を開始する。ただし、実際にＬ，Ｈとレベル変化する疑似ライン同期パルスＬSYNC２は、この段階では出力せず、外部ライン同期信号ＬSYNC１を整形したライン同期パルスＤLSYNの出力を継続する。
【００２６】
次にコントロ−ラ５０は、デ−タ送出元への報知信号ＡＣMODをＬ（ライン同期信号制御中）に切換える（２５）。その後は、ステップ２６〜３２にて、ステップ１０〜１８と同様に、外部ライン同期信号ＬSYNC１の周期を計測して、計測値ＲＰCLKの、内部信号周期レジスタＲＤＰに書込んだ値ＲＤＰからの差が設定値αを越えるかをチェックして（３３）、設定値α以下のときは、外部ライン同期信号ＬSYNC１を整形したライン同期パルスＤLSYNを、リ−ド／ライトコントロ−ラＢＫ５への出力信号ＬSYNC３とする（３４）。設定値αを越えると、ステップ２４で生成を開始した疑似ライン同期パルスＬSYNC２を、実際にリ−ド／ライトコントロ−ラＢＫ５に出力する設定とし、制御信号ＧＡＳをＬにする（３５）。すなわち、リ−ド／ライトコントロ−ラＢＫ５への出力信号ＬSYNC３を、ライン同期パルスＤLSYNから疑似ライン同期パルスＬSYNC２に切換え、しかもデ−タセレクタ４１〜４６を、入力ポ−トＳＢ，ＳＤのデ−タを出力する設定に切換える。
【００２７】
制御指令（ＤＴMOD＝Ｌ）が継続している間、ステップ２６以下を繰返す。制御指令が無くなると、すなわち制御信号ＤＴMODがＬからＨに切換わると、コントロ−ラ５０は、ライン同期信号制御（ステップ２６〜３５）を停止し、出力信号ＬSYNC３を外部ライン同期信号ＬSYNC１を整形したライン同期パルスＤLSYNに固定し、制御信号ＧＡＳをＨに固定する。そして、制御信号ＤＴMODがＬに切換わるのを待つ（３６−１−２）。
【００２８】
−第２実施例−
図４に、図１に示す同期信号コントロ−ラ５０の第２実施例を示す。これはディスクリ−ト論理素子で構成した論理回路である。この回路に電源が投入されたとき、図示しない電源オンリセット回路がリセットパルスを発生し、このリセットパルスによって、カウンタ５２，６０，ラッチＢＫ２およびフリップフロップ５３，６５がリセットされる。その後制御信号ＤＴMODがＨ（通常モ−ド指定）である限り、ＬSYNC３生成ＢＫ４のアンドゲ−ト６６ｂがオンで、波形整形回路６９が外部ライン同期信号ＬSYNC１をクロックＣＬＫに同期して整形したライン同期信号ＤLSYNが、アンドゲ−ト６６ｂおよびオアゲ−ト６８を通して、出力ライン同期信号ＬSYNC３として、リ−ド／ライトコントロ−ラＢＫ５に与えられる。
【００２９】
制御信号ＤＴMODがＨ（通常モ−ドの指定）からＬ（ライン同期信号制御モ−ドの指定）に切換わると、その立下りでフリップフロップ５３がリセットされて、そのＱバ−出力がＨになり、アンドゲ−ト５４の３入力端の１つに、ゲ−トオン指示のＨが加わる。カウンタ５２のカウントデ−タ（カウント値）ＲPおよびラッチＢＫ２のラッチデ−タＲPP共に、リセットにより零になっていると、比較器５７の出力がＬ（ＲP＋α≧ＲPPを意味する）および比較器５８の出力もＬ（ＲPP＋α≧ＲPを意味する）であり、オアゲ−ト５９の出力はＬである。しかし、カウンタ５２がクロックパルスをカウントアップすると、これによりＲPがαを越えたときからＲPP＋α＜ＲPとなり、比較器５８の出力がＨ（ＲPP＋α＜ＲPを意味する）となってオアゲ−ト５９の出力がＨとなって、アンドゲ−ト５４の３入力端のもう１つ（合せて２つ）がＨとなり、アンドゲ−ト５４は、残りの１入力端（丸印のインバ−タ付き）にＬ（インバ−タの入力側）が来ると、その反転信Ｈを出力しうる。
【００３０】
外部ライン同期信号ＬSYNC１（Ｌアクティブ）が到来すると、すなわち信号ＬSYNC１がＨからＬの立下ると、立下り検知回路５１が１パルス（Ｌアクティブ）を発生し、この立下り検知パルス（Ｌ）を反転した正パルスをアンドゲ−ト５４が出力し、この正パルスの立上り点でラッチＢＫ２がカウントデ−タＲPをラッチしかつカウンタ６０がクリアされる。立下り検知パルス（Ｌ）の立上り点でカウンタ５２がクリアされてカウンタ６０が１カウントアップする。すなわち、立下り検知回路５１が発生する立下り検知パルス（Ｌ）の、ＨからＬへの立下り点でラッチＢＫ２にカウンタ５２のカウントデ−タＲPがラッチされ、そしてＬからＨへの立上り点でカウンタ５２がクリアされカウンタ６０が１カウントアップする。カウンタ５２はまた０からクロックパルスＣＬＫのカウントアップを開始する。
【００３１】
ラッチＢＫ２にラッチされた、外部ライン同期信号ＬSYNC１の今回計測した周期値ＲPは、以後は前回周期値ＲPPと名称が変わる。ラッチＢＫ２に第１回の周期計測値ＲPをラッチし、それをラッチ出力ＲPPとした後は、このＲPPとαが加算器５５に与えられて加算器５５が「ＲPP＋α」を出力する。一方、カウンタ５２のカウントデ−タ（ＣＬＫが１パルス到来する毎に増大する）ＲPとαが加算器５６に与えられて加算器５６が「ＲP＋α」を出力する。比較器５７は、ＲP＋α＜ＲPPのときＨを、ＲP＋α≧ＲPPのときはＬを、オアゲ−ト５９に出力し、比較器５８は、ＲPP＋α＜ＲPのときＨを、ＲPP＋α≧ＲPのときはＬを、オアゲ−ト５９に出力する。これにより、−α≦┃ＲPP−ＲP┃≦αのとき、つまり、前回周期と今回周期の差がα以内（外部ライン同期信号ＬSYNC１にタイミングずれが無い）ときにはオアゲ−ト５９の出力がＬとなって、アンドゲ−ト５４が閉じられる。外部ライン同期信号ＬSYNC１が到来したときに、このようにオアゲ−ト５９の出力がＬになっていると、立下り検出パルス（５１の出力パルスＬ）はアンドゲ−ト５４を通過しないので、ラッチＢＫ２はカウントデ−タを更新ラッチせず、前にラッチしたデ−タを保持し、カウンタ６０はクリアされず、タイミングずれが無いとの判定の連続回数ｎをクリアしない。立下り検出パルスの終点（ＬからＨへの立上り）でカウンタ５２がクリアされて、新たな周期計測を開始すると共に、カウンタ６０がタイミングずれが無いとの判定の連続回数ｎを１インクレメントする。
【００３２】
このようにして、タイミングずれが無いとの判定の連続回数ｎ（カウンタ６０のカウントデ−タ）が設定値Ｎに達すると、比較器６１がｎ≧Ｎを表わすＨを出力し、その立上り点でフリップフロップ５３がセットされ、そのＱバ−出力ＡＣMODがＬ（ライン同期信号制御中）となる。フリップフロップ５３のＱバ−出力がアンドゲ−ト５４のゲ−ト入力端に印加されるので、アンドゲ−ト５４はゲ−トオフとなり、ラッチＢＫ２のデ−タ更新を拘止する。その後は、外部ライン同期信号ＬSYNC１が到来したとき（立下り検知パルスが発生したとき）に
−α≦┃ＲPP−ＲP┃≦α
であると、フリップフロップ６５がリセットされて、ＬSYNC３生成ＢＫ４は、外部ライン同期信号ＬSYNC１をＣＬＫに同期して整形したライン同期信号ＤLSYNを、リ−ド／ライトコントロ−ラＢＫ５に出力する。外部ライン同期信号ＬSYNC１が到来したときに
ＲP＋α＜ＲPP（ＬSYNC１の周期が短くずれた）、又は、
ＲPP＋α＜ＲP（ＬSYNC１の周期が長くずれた）
であると、フリップフロップ６５がセットされて、ＬSYNC３生成ＢＫ４は、ラッチＢＫ２のラッチデ−タに基づいてＬSYNC２生成ＢＫ３が発生する、ラッチＢＫ２のラッチデ−タが表わす周期の疑似ライン同期信号ＬSYNC２を、リ−ド／ライトコントロ−ラＢＫ５に出力する。
【００３３】
その後、制御信号ＤＴMODがＬ（ライン同期信号制御モ−ドの指定）からＨ（通常モ−ドの指定）に切換わると、アンドゲ−ト６７が閉じられ、アンドゲ−ト６６ｂが開かれて、このアンドゲ−ト６６ｂを通して、外部ライン同期信号ＬSYNC１をＣＬＫに同期して整形したライン同期信号ＤLSYNを、リ−ド／ライトコントロ−ラＢＫ５に出力する。
【図面の簡単な説明】
【図１】  本発明の一実施態様の機能構成の概要を示すブロック図である。
【図２】  図１に示す同期信号コントロ−ラ５０をＣＰＵで構成した本発明の第１実施例の、該ＣＰＵのライン同期信号制御の内容の一部を示すフロ−チャ−トである。
【図３】  第１実施例のＣＰＵのライン同期信号制御の内容の残部を示すフロ−チャ−トである。
【図４】  図１に示す同期信号コントロ−ラ５０を、論理素子で構成した本発明の第２実施例の、論理回路を示すブロック図である。
【符号の説明】
ＬSYNC１：外部ライン同期信号      ＬSYNC２：疑似ライン同期信号
ＬSYNC３：出力のライン同期信号    ＣＬＫ：システムクロック
ＤＴMOD：制御信号                 ｌＮＤＡＴ：入力画像データ
Ｌ１ＤＡＴ：現ライン画像データ    Ｌ２ＤＡＴ：前ライン画データ
Ｌ３ＤＡＴ：前々ライン画データ    ＣＮＴ１：周期検出データ
ＣＮＴ２：周期記憶データ          ＷＥ：ライトイネーブル
ＷＲＥＳ：ライトカウンタリセット  ＷＣＫ：ライトクロック
ＲＥ：リードイネーブル            ＲＲＥＳ：リードカウンタリセット
ＲＣＫ：リードクロック
【図１】
0003794850.tif 000002
【図２】
0003794850.tif 000003
【図３】
0003794850.tif 000004
【図４】
0003794850.tif 000005