(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の電気光学素子を駆動する電気光学素子駆動回路であって、
前記各電気光学素子を駆動するためのディジタル駆動信号をディジタル／アナログ変換することにより前記ディジタル駆動信号に含まれるディジタル値に対応するアナログ駆動信号を生成し、該アナログ駆動信号を前記各電気光学素子に印加することにより当該各電気光学素子を駆動する複数のディジタル／アナログ変換手段を有し、
前記各ディジタル／アナログ変換手段は、アナログスイッチ及び容量回路によりそれぞれ構成されるスイッチ−容量型ディジタル／アナログ変換手段であり、
前記各容量回路は、前記ディジタル値にそれぞれ対応する相互に異なった大きさの容量を有する複数の容量素子によりそれぞれ構成されると共に、基板上において前記複数の電気光学素子が配置された素子部よりも基板端部側に配置され、
前記複数の容量素子は、当該容量素子のうち、最も大きい容量を有する容量素子が最も前記素子部に近い位置に配置されていると共に、前記素子部から遠ざかるに従って、容量が小さくなるように配置されていることを特徴とする電気光学素子駆動回路。
【請求項２】
請求の範囲第１項において、
前記各ディジタル／アナログ変換手段は、基板上において、前記アナログ駆動信号を前記電気光学素子にそれぞれ供給するための信号線に対して垂直な方向における当該電気光学素子の間隔と等しい距離の領域内に配置されていることを特徴とする電気光学素子駆動回路。
【請求項３】
請求の範囲第１項または第２項において、
更に前記ディジタル駆動信号の電圧を昇圧する複数の昇圧手段を有し、
前記各昇圧手段は、前記素子部との間に前記各ディジタル／アナログ変換手段を挟むように配置されていることを特徴とする電気光学素子駆動回路。
【請求項４】
請求の範囲第１項乃至第３項のいずれかにおいて、
ｎを自然数としたときに、前記複数の容量素子のうち、前記ディジタル値のｎビット（ｎは自然数）目に対応する容量素子は、２n-1個の同じ単位セルにより構成されていることを特徴とする電気光学素子駆動回路。
【請求項５】
請求の範囲第１項乃至第４項のいずれかにおいて、
前記の各アナログスイッチは、薄膜トランジスタにより構成されていると共に、
前記ディジタル値のｎビット目に対応する当該アナログスイッチのチャンネル幅は、予め設定されている単位チャンネル幅の２n-1倍のチャンネル幅を有していることを特徴とする電気光学素子駆動回路。
【請求項６】
請求の範囲第１項乃至第５項のいずれかにおいて、
前記の各容量素子の容量は、当該容量素子が他の前記基板上の配線から受ける配線間容量の分だけ、前記ディジタル値に対応して有するべき容量よりも小さいことを特徴とする電気光学素子駆動回路。
【請求項７】
請求の範囲第２項乃至第６項のいずれかにおいて、
前記基板上で、前記各アナログスイッチ並びに前記各容量回路をそれぞれ構成する複数の素子が、前記信号線の配設されている方向に前記各ビット毎に並んで配置され、
更に、前記各素子間を接続する複数の配線のうち前記信号線に平行な配線は、前記基板上で平面的に相互に分離されていることを特徴とする電気光学素子駆動回路。
【請求項８】
請求の範囲第７項において、
前記信号線に平行な複数の前記配線のうち、多層配線における異なる層間に形成されている配線は、当該信号線に垂直な方向に交互に並んで形成されていることを特徴とする電気光学素子駆動回路。
【請求項９】
請求の範囲第１項乃至第８項のいずれかに記載の電気光学素子駆動回路と、
複数の前記電気光学素子がマトリクス状に配置された前記素子部とを備えることを特徴とする電気光学装置。
【請求項１０】
請求の範囲第９項において、
前記電気光学素子は、液晶表示素子であることを特徴とする電気光学装置。
【請求項１１】
請求の範囲第１０項に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
技術分野
本発明は、液晶などの電気光学物質を用いた表示装置に代表される電気光学装置において電気光学素子を駆動する電気光学素子駆動回路、この駆動回路を用いた電気光学装置並びに電気機器に関するものである。さらに詳しくは、電気光学装置内において電気光学素子と一体的に同一の基板上に形成された電気光学素子駆動回路に関するものである。
背景技術
液晶等を用いて表示等の処理を行う電気光学装置が一般に知られている。この種の電気光学装置においては、従来、表示等の処理を実際に行う電気光学素子を含む素子部と、これを駆動する電気光学素子駆動回路とは、それぞれ別個に製造されたものが最終工程において相互に接続されて一つの電気光学装置が形成されるのが通常である。しかしながら、このような構成の電気光学装置においては、素子部とこれを駆動する駆動回路とを別個に製造した後、改めて別の工程で組み立てる必要があるので、製造工程の複雑化、それに伴う高価化、及び電気光学装置全体としての大型化を招くという問題点があった。
そこで、これらを一体的に製造することが考えられるが、このような一体化構造では、電気光学素子数が増加して素子部が微細構造化すると、配線幅が狭くなる。また、配線の引き回しも複雑になる。このため、消費電力が増大すると共に、電気光学装置全体として大型化してしまうという問題点がある。
また、駆動回路はディジタル的に構成することが望まれるが、電気光学素子はアナログ的に駆動される場合が多い。従って、駆動回路と素子部とを一体的に形成するとディジタル的な処理を行う回路から発生した雑音がアナログ的に処理を行う回路に漏れ込んで精度よく電気光学素子を駆動することができないという問題点もある。
以上の問題点に鑑みて、本発明の課題は、複数の電気光学素子を含む素子部と、当該電気光学素子をそれぞれ駆動する駆動回路とを一体的に形成することにより製造工程の簡略化、電気光学装置の低価化、及び装置全体としての小型化を図っても、低消費電力化及び雑音の低減を達成することのできる電気光学素子駆動回路、この電気光学素子駆動回路を備えた電気光学装置並びに電子機器を提供することにある。
発明の開示
上記の課題を解決するために、本発明は、マトリクス状に配置された複数の電気光学素子を駆動する電気光学素子駆動回路であって、前記の各電気光学素子を駆動するためのディジタル駆動信号における各ビットに対応すると共に、当該ディジタル駆動信号に対して予め設定されたディジタル処理を施すことにより処理ディジタル駆動信号を生成する複数のディジタル処理手段と、前記処理ディジタル駆動信号の電圧を昇圧して昇圧ディジタル駆動信号を生成する複数の昇圧手段と、前記昇圧ディジタル駆動信号をディジタル／アナログ変換することにより前記ディジタル駆動信号に含まれるディジタル値に対応するアナログ駆動信号を生成し、該アナログ駆動信号を前記の各電気光学素子に印加することにより当該各電気光学素子を駆動する複数のディジタル／アナログ変換手段とを有していることを特徴とする。
本発明では、ディジタル駆動信号の各ビットに対応する複数のディジタル処理手段は、ディジタル駆動信号に対して予め設定されたディジタル処理を施し、処理ディジタル駆動信号を生成する。次に、複数の昇圧手段は、処理ディジタル駆動信号の電圧を昇圧し、昇圧ディジタル駆動信号を生成する。そして、複数のディジタル／アナログ変換手段は、昇圧ディジタル駆動信号をディジタル／アナログ変換し、ディジタル駆動信号に含まれるディジタル値に対応するアナログ駆動信号を生成し、各電気光学素子に印加して当該各電気光学素子を駆動する。よって、入力されたディジタル駆動信号に対するディジタル的な処理における処理電圧をアナログ駆動信号の電圧よりも低くすることができるので、ディジタル的な雑音を低減することができると共に、電気光学素子駆動回路全体として低消費電力化が図ることができる。
本発明において、前記の各ディジタル処理手段及び前記の各昇圧手段はそれぞれ、基板上において前記複数の電気光学素子が配置された素子部との間に前記の各ディジタル／アナログ変換手段を挟むように配置され、前記の各ディジタル処理手段、前記の各昇圧手段及び前記の各ディジタル／アナログ変換手段は、前記アナログ駆動信号を前記電気光学素子にそれぞれ供給するための信号線に対して垂直な方向における当該電気光学素子の間隔と等しい距離の領域内に配置され、更に、前記ディジタル／アナログ変換手段は、アナログスイッチ及び容量回路によりそれぞれ構成されるスイッチ−容量型ディジタル／アナログ変換手段であり、前記ディジタル処理手段、前記昇圧手段及び前記容量回路のうち、当該容量回路が前記素子部に最も近い位置に配置されていることが好ましい。
このように構成すると、ディジタル的な処理を行う回路とアナログ的な処理を行う回路とが離隔していると共に、信号線に垂直な方向における電気光学素子の間隔と等しい距離の領域内に全ての回路が配置されているので、アナログ的な処理を行う回路に対してディジタル的な処理を行う回路からの雑音が漏れ込むことを低減できる。
本発明において、前記の各容量回路は、前記ディジタル値にそれぞれ対応する相互に異なった大きさの容量を有する複数の容量素子によりそれぞれ構成されていると共に、前記複数の容量素子は、当該容量素子のうち、最も大きい容量を有する容量素子が最も前記素子部に近い位置に配置されていると共に、前記素子部から遠ざかるに従って、容量が小さくように配置されていることが好ましい。
このように構成すると、最も占有面積の大きい容量素子が最も配線数が少なくなる領域に配置されているので、基板上の領域を無駄なく効率的に活用して各素子を配置できる。
本発明において、ｎを自然数としたときに、前記複数の容量素子のうち、前記ディジタル値のｎビット（ｎは自然数）目に対応する容量素子は、２n-1個の同じ単位セルにより構成されていることが好ましい。
このように構成すると、大面積の容量回路を製造する際の工程上のばらつきを考慮してディジタル駆動信号の各ビットに対応するディジタル／アナログ変換手段の精度低減を防止できる。
本発明において、前記の各アナログスイッチは、薄膜トランジスタにより構成され、前記ディジタル値のｎビット目に対応する当該アナログスイッチのチャンネル幅は、予め設定されている単位チャンネル幅の２n-1倍のチャンネル幅を有していることが好ましい。
このように構成すると、各ビット毎に容量素子の容量とアナログスイッチのチャンネル幅と比が一定となるので、いわゆる突き抜け電圧を一定としてアナログ駆動信号の精度を向上させることができる。
本発明において、前記の各容量素子の容量は、当該容量素子が他の前記基板上の配線から受ける配線間容量の分だけ、前記ディジタル値に対応して有するべき容量よりも小さいことが好ましい。
このように構成すると、各容量素子の容量が、当該各容量素子が他の基板上の配線から受ける配線間容量の分だけ、ディジタル値に対応して本来有するべき容量よりも小さいので、当該配線間容量の影響により各容量素子の容量が見かけ上増加してアナログ駆動信号の精度が低下することを防止できる。
本発明において、前記基板上で、前記の各ディジタル処理手段、前記の各昇圧手段、前記の各アナログスイッチ並びに前記の各容量回路をそれぞれ構成する複数の素子が、前記信号線が配設されている方向に前記の各ビット毎に並んで配置され、更に、前記の各素子間を接続する複数の配線のうち前記信号線に平行な配線は、前記基板上で平面的に相互に分離されていることが好ましい。
このように構成すると、いわゆる配線のクロスオーバ面積が最小になるので、配線間に容量が寄生しない。従って、低消費電力化が図れると共に、製造工程中における短絡を防止して歩留まりを向上させることができる。
本発明において、前記信号線に平行な複数の前記配線のうち、多層配線における異なる層間に形成されている配線は、当該信号線に垂直な方向に交互に並んで形成されていることが好ましい。すなわち、各配線を異なる層間絶縁膜の間を通す際には、平行な配線同士を平面的に重ならないように形成することが好ましい。
このように構成すると、平行に延びる配線同士が層間絶縁膜を挟んで上下に重なるということがないので、所定の領域内に各素子を最密配置しても、これらの配線間に寄生容量が生じるのを防止することができる。それ故、更なる低消費電力化を達成できる。
本発明を適用した電気光学素子駆動回路を用いて、複数の電気光学素子がマトリクス状に配置された素子部を備えた電気光学光学装置を構成すると、電気光学装置として小型化、精度の向上及び低消費電力化することができる。
本発明においては、前記電気光学素子として液晶表示素子を用いることによって、液晶装置の小型化、精度の向上及び低消費電力化を図ることができる。
このような電気光学装置は、それを電子機器に搭載することによって、電子機器の小型化、精度の向上及び低消費電力化を図ることができる。
【図面の簡単な説明】
第１図は、本発明を適用した電気光学装置を対向基板の側からみたときの平面図である。
第２図は、第１図に示す電気光学装置を第１図のＨ−Ｈ′線で切断したときの断面図である。
第３図（ａ）は、第１図に示す電気光学装置に用いたアクティブマトリクス基板において、マトリクス状に形成された画素の一部を示す平面図、第３図（ｂ）は、第３図（ａ）のＣ−Ｃ′線における断面図である。
第４図は、第１図に示す電気光学装置の概略構成を示すブロック図である。
第５図は、第４図に示すデータ線駆動回路の概略構成を示す回路図である。
第６図は、第５図に示すデータ線駆動回路で処理される駆動信号波形の一例を示す説明図である。
第７図（ａ）、（ｂ）はいずれも、第５図に示すデータ線駆動回路に含まれるＤ／Ａコンバータの電源波形の一例を示す説明図である。
第８図は、第５図に示すデータ線駆動回路における画像信号のディジタル値とデータ信号の電圧の関係を示す図である。
第９図は、第５図に示すデータ線駆動回路を構成する各要素の平面的なレイアウトを示すブロック図である。
第１０図は、第９図に示すデータ線駆動回路の前段部分（入力側）を拡大して各要素の平面的なレイアウトを示すブロック図である。
第１１図は、第９図に示すデータ線駆動回路の後段部分（出力側）を拡大して各要素の平面的なレイアウトを示すブロック図である。
第１２図は、第１１図に示すデータ線駆動回路に含まれるＤ／Ａコンバータを構成する容量素子、スイッチ素子及び配線パターンの平面図である。
第１３図（ａ）は、第１２図のＡ−Ａ′線における断面図、第１３図（ｂ）は、第１２図のＢ−Ｂ′線における断面図である。
第１４図は、第１１図に示すデータ線駆動回路の後段部分の変更例における各要素の平面的なレイアウトを示すブロック図である。
第１５図（ａ）ないし（ｃ）は、図１に示す電気光学装置の製造工程のうち、データ線駆動回路の容量素子及びスイッチ素子を形成する工程を示す工程断面図である。
第１６図は、本発明を適用した電気光学装置を搭載した電子機器の概略構成を示すブロック図である。
第１７図は、本発明を適用した電気光学装置を搭載した電子機器電子機器の一例としての投射型表示装置（液晶プロジェクタ）の構成を示す断面図である。
第１８図は、本発明を適用した電気光学装置を搭載した電子機器電子機器の一例としてのパーソナルコンピュータの外観を示す正面図である。
第１９図は、本発明を適用した電気光学装置を搭載した電子機器電子機器の一例としてのページャの構成を示す分解斜視図である。
第２０図は、本発明を適用した電気光学装置の一例としてのＴＣＰを用いた電気光学装置の外観を示す斜視図である。
（符号の説明）
１  素子部
２  奇数データ線駆動回路（電気光学素子駆動回路）
３  偶数データ線駆動回路（電気光学素子駆動回路）
４  奇数データ線検査専用回路
５  偶数データ線検査専用回路
６、７  スイッチ開閉制御回路
１０、１０ａ、１５  シフトレジスタ
１１、１６  第１ラッチ
１２、１７  第２ラッチ
１３、１８  Ｄ／Ａコンバータ
１３ａ  アナログスイッチ
１３ｂ  インバータ
１３ｃ  スイッチ回路
１３ｄ、１３ｄ１、１３ｄ２、１３ｄ３、１３ｄ４、１３ｄ５、１３ｄ６  容量素子
１４、１９  伝送ゲート
２０  ロジック部
２１、２１ａ  レベルシフタ
２２  走査線駆動回路
３０  画素スイッチング用の薄膜トランジスタ
３１  蓄積容量
３２  液晶
３３  対向電極
４０、４１、４２  信号線
４３  ソース電極線
５０  Ｎチャンネル型の駆動回路用の薄膜トランジスタ
６０  Ｐチャンネル型の駆動回路用の薄膜トランジスタ
７２ａ  容量素子の下部電極
７３  容量素子の上部電極
１００  電気光学装置
Ｄ1T、Ｄ2T、ＤuT、Ｄ1B、Ｄ2B、ＤuB、Ｄ1T、Ｄ2T、Ｄ3T、Ｄ4T、Ｄ5T、Ｄ6T  データ入力線
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓm-1、Ｓm、１３ａ  アナログスイッチ
Ｇ  画素
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘm-1、Ｘm、Ｘ１Ｒ、Ｘ１Ｇ、Ｘ１Ｂ  データ線
Ｙ１、Ｙ２、Ｙn  走査線
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ１Ｒ、Ａ２Ｒ、Ａ３Ｒ、Ａ４Ｒ、Ａ５Ｒ、Ａ６Ｒ、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ１Ｒ、Ｂ２Ｒ、Ｂ３Ｒ、Ｂ４Ｒ、Ｂ５Ｒ、Ｂ６Ｒ  ラッチ回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１Ｒ、Ｒ２Ｒ、Ｒ３Ｒ、Ｒ４Ｒ、Ｒ５Ｒ、Ｒ６Ｒ  論理回路
Ｖ０  容量リセット電源
Ｖc  信号線リセット電源
ＲＳ１、ＲＳ２  リセットパルス
ＬＰ  ラッチパルス
発明を実施するための最良の形態
次に、本発明に好適な実施の形態について、図面に基づいて説明する。
（電気光学装置の全体構成）
第１図は、本発明を適用した電気光学装置を対向基板の側からみた平面図である。第２図は、第１図のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
第１図及び第２図に示すように、投射型表示装置などに用いられる電気光学装置１００は、石英ガラスや耐熱ガラスなどの基板１３０の表面に画素電極１０８がマトリクス状に形成されたアクティブマトリクス基板１０３と、同じく石英ガラスや耐熱ガラスなどの基板１３１の表面に対向電極３３が形成された対向基板１０４と、これらの基板間に電気光学物質として封入、挟持されている液晶３２とから概略構成されている。本形態では、電気光学装置１００を透過型として構成することを目的に、画素電極１０８としてＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等といった透明電極が用いられているが、画素電極１０８をアルミニウム膜などの金属膜で形成すれば、電気光学装置１００を反射型に形成できる。
本形態の電気光学装置１００において、アクティブマトリクス基板１０３と対向基板１０４とは、対向基板１０４の外周縁に沿って形成されたギャップ材含有のシール材１５９によって所定の間隙を介して貼り合わされている。また、アクティブマトリクス基板１０３と対向基板１０４との間にはシール材１５９によって液晶封入領域１４０が区画形成され、この液晶封入領域１４０内に液晶３２が封入されている。
対向基板１０４はアクティブマトリクス基板１０３よりも小さく、アクティブマトリクス基板１０３の周辺部分は、対向基板１０４の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板１０３の駆動回路（走査線駆動回路２２、奇数データ線駆動回路２、偶数データ線駆動回路３）や入出力端子１４５は対向基板１０４から露出した状態にある。シール材１５９は部分的に途切れているので、この途切れ部分によって、液晶導入口２４１が構成されている。このため、対向基板１０４とアクティブマトリクス基板１０３とを貼り合わせた後、シール材１５９の内側領域を減圧状態にすれば、液晶導入口２４１から液晶３２を減圧導入でき、液晶３２を封入した後、液晶導入口２４１を封止剤２４２で塞げばよい。なお、アクティブマトリクス基板１０３には、シール材５９の形成領域の内側において、画面表示領域１０７を見切りするための遮光膜１５５が形成されている。また、対向基板１０４には、アクティブマトリクス基板１０３の各画素電極１０８の境界領域に対応する領域に遮光膜１０６が形成されている。
このように構成した電気光学装置１００において、アクティブマトリクス基板１０３では、データ線（図示せず。）及び画素スイッチング用の薄膜トランジスタ（図示せず。）を介して画素電極１０８に印加した駆動信号によって、画素電極１０８と対向電極３３との間において液晶３２の配向状態を画素毎に制御し、所定の画像を表示する。従って、アクティブマトリクス基板１０３では、データ線及び画素スイッチング用の薄膜トランジスタを介して画素電極１０８に駆動信号を供給するとともに、対向電極３３にも所定の電位を印加する必要がある。そこで、電気光学装置１００では、アクティブマトリクス基板１０３の表面のうち、対向基板１０４の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜からなる上下導通用の電極１４７が形成され、対向基板４の各コーナー部には、対向電極１０４の形成プロセスを援用してＩＴＯ膜からなる上下導通用の電極１４８が形成されている。さらに、これらの上下導通用の電極１４７、１４８とは、エポキシ樹脂系の接着剤成分に銀粉や金めっきファイバーなどの導電粒子が配合された導通材１５６によって電気的に導通している。それ故、電気光学装置１００では、アクティブマトリクス基板１０３及び対向基板１０４のそれぞれにフレキシブル配線基板などを接続しなくても、アクティブマトリクス基板１０３のみにフレキシブル配線基板１９９を接続するだけで、アクティブマトリクス基板１０３及び対向基板１０４の双方に所定の信号や電位を入力することができる。
ここに示す例において、走査線駆動回路２２は、画像表示領域１０７の辺に沿って片側にのみ形成してあるが、画像表示領域１０７の相対向する２辺に沿って画像表示領域１０７の両側に形成してもよい。また、データ線駆動回路は画面表示領域１０７の相対向する２辺に沿って両側に奇数データ線駆動回路２及び偶数データ線駆動回路３として形成されているが、画面表示領域１０７の辺に沿って片側にのみ形成してもよい。
（画素部の構成）
電気光学装置１００に用いたアクティブマトリクス基板１０３の画像表示領域１０７に相当する部分には、複数の画素がマトリクス状に形成されており、その画素の構造を第３図（ａ）、（ｂ）を参照して説明する。第３図（ａ）は、画像表示領域１０７に形成されている一つの画素及びそれに隣接する画素の平面図であり、第３図（ｂ）は、画素を第３図（ａ）のＣ−Ｃ′線で切断した様子を模式的に示す断面図である。
第３図（ａ）、（ｂ）に示すように、電気光学装置１００の画像表示領域１０７では、一方向に伸びているデータ線Ｘ１、Ｘ２、Ｘ３・・・と、これらのデータ線Ｘ１、Ｘ２、Ｘ３・・・と交差する方向に延びている走査線Ｙ１、Ｙ２、Ｙ３・・・とが格子状に形成され、これらの信号線の間には、例えば５０μｍ×５５μｍの寸法で画素２ａａ、２ａｂ、２ｂａ、・・・が形成されている。これらの画素２ａａ、２ａｂ、２ｂａ、・・・には、画素スイッチング用の薄膜トランジスタ３０と、この薄膜トランジスタ３０に接続された画素電極１０８と、蓄積容量３１とが形成されている。
薄膜トランジスタ３０のゲート電極３０８は、対応する走査線Ｙ１、Ｙ２、Ｙ３・・の一部である。ソース領域３１０は、対応するデータ線Ｘ１、Ｘ２、Ｘ３・・・に接続されている。ドレイン領域３１２は、画素電極１０８に接続されている。ドレイン領域３１２は蓄積容量３１の接続部３１６を介して下部電極３１８に接続されている。ソース領域３１０、ドレイン領域３１２、およびドレイン領域３１２と接続部３１６との間の境界領域３１７には、Ｎ型の不純物が導入されている。また、下部電極３１８及び接続部３１６にも、ドレイン領域３１２と導電型は同一であるが、濃度の異なる不純物が導入されている。従って、ドレイン領域３１２と下部電極３１８との間の境界領域３１７には、同一の導電型の不純物が２度、導入された状態にある。ここに示す例では、蓄積容量３１の上部電極３３６は、この薄膜トランジスタ３０に接続する走査線の前段の走査線により構成されているが、蓄積容量３１は、図４を参照して説明するように、蓄積容量３１のための専用の容量線を上部電極３３６として用いてもよい。
また、画素２ａａでは、ほぼ全面に渡ってＩＴＯからなる画素電極１０８が形成され、この画素電極１０８はコンタクトホールを介して薄膜トランジスタ３０のドレイン領域３１２に接続している。
このように構成した電気光学装置１００では、走査線Ｙ１、Ｙ２、Ｙ３・・・を介してゲート電極３０８に印加される走査信号により、薄膜トランジスタ３０がオン状態となっている時にデータ線Ｘ１、Ｘ２、Ｘ３・・を介してソース領域３１０に印加される駆動信号（表示すべき画像に対応するデータ信号）がゲート電極３０８直下に形成されているチャンネル領域３１４を介してドレイン領域３１２へ伝送され、この駆動信号がドレイン領域３１２から画素電極１０８に印加される。
また、ドレイン領域３１２に伝送された駆動信号は接続部３１６を介して下部電極３１８を含む蓄積容量３１内に伝送され、これにより蓄積容量３１内に電荷が蓄積される。そして、駆動信号の印加が終了した後も、この蓄積された電荷が画素電極１０８に印加され続けることにより画素部２ａａに対応する液晶の駆動が継続される。
（電気光学装置の全体構造）
第４図を参照して、本形態の電気光学装置の全体構成を説明する。
第４図に示すように、本形態の電気光学装置１００は、ｍ個×ｎ個のマトリクス状に配置された画素Ｇ（図３（ａ）における画素２ａａ、２ａｂ・・）を含む素子部１と、奇数データ線駆動回路２と、偶数データ線駆動回路３と、奇数データ線検査専用回路４と、偶数データ線検査専用回路５と、シフトレジスタからなる走査線駆動回路２２とにより構成されている。
素子部１は、データ線Ｘ１、Ｘ２、Ｘ３、…、Ｘmと、走査線Ｙ１、Ｙ２、…、Ｙnと、各データ線と走査線する点に対応して形成された上記画素Ｇとにより構成されている。
各画素Ｇは、前述したように、画素スイッチング用の薄膜トランジスタ３０と、蓄積容量３１と、電気光学物質としての液晶３２と、対向電極３３とにより構成されている。ここで、薄膜トランジスタ３０のゲート、ソース、ドレインはそれぞれ、対応する走査線Ｙ１〜Ｙｎ、対応するデータ線Ｘ１〜Ｘｎ、画素電極（図示せず。）にそれぞれ接続されている。また、画素スイッチング用の薄膜トランジスタ３０のドレインは、対応する蓄積容量３１にも接続されている。このようにして、本形態では、電気光学素子（液晶表示素子）が構成され、これらの電気光学素子は、以下に説明する奇数データ線駆動回路２及び偶数データ線駆動回路３からなる電気光学素子駆動回路によって駆動される。
（電気光学素子駆動回路の構成）
電気光学素子駆動回路において、奇数データ線駆動回路２は、ディジタル処理手段としてのシフトレジスタ１０と、ｕビットのデータ入力線Ｄ1T〜ＤuTと、データ入力線Ｄ1T〜ＤuTにそれぞれ接続された伝送ゲート１４と、第１ラッチ１１と、第２ラッチ１２と、ディジタル／アナログ（以下、単にＤ／Ａと称する。）変換手段としてのＤ／Ａコンバータ１３とにより構成されている。このＤ／Ａコンバータ１３は、奇数データ線検査専用回路４における検査処理のために、いわゆる出力オフ機能（その出力端をハイインピーダンス状態に維持する機能）を有している。
偶数データ線駆動回路３は、ディジタル処理手段としてのシフトレジスタ１５と、ｕビットのデータ入力線Ｄ1B〜ＤuBと、データ入力線Ｄ1B〜ＤuBにそれぞれ接続された伝送ゲート１９と、第１ラッチ１６と、第２ラッチ１７と、D／Ａ変換手段としてのＤ／Ａコンバータ１８とにより構成されている。このＤ／Ａコンバータ１８は、偶数データ線検査専用回路５における検査処理のために、前記の出力オフ機能を有している。
ここで、奇数データ線駆動回路２は、奇数番目のデータ数Ｘ１、Ｘ３、…Ｘm-1に対してデータ信号を供給するための駆動回路である。偶数データ線駆動回路３は、偶数番目のデータ線Ｘ２、Ｘ４、…Ｘmに対してデータ信号を供給するための駆動回路である。
奇数データ線検査専用回路４は、奇数番目の各データ線に対応するスイッチ開閉制御回路７と、アナログスイッチＳ１、Ｓ３、…、Ｓm-1とを備えている。
偶数データ線検査専用回路５は、偶数番目の各データ線に対応するスイッチ開閉制御回路６と、アナログスイッチＳ２、Ｓ４、…、Ｓmとを備えている。
（駆動回路の動作の概要）
このように構成した駆動回路の動作の概要動作を説明する。なお、偶数データ線駆動回路３の動作は奇数データ線駆動回路２と基本的に同一であり、また、偶数データ線検査専用回路５の動作も奇数データ線駆動検査専用回路４と基本的に同一であるので、以下の説明では、奇数データ線駆動回路２及び奇数データ線検査専用回路４の動作について説明する。
先ず、シフトレジスタからなる走査線駆動回路２２は、外部から入力される電源電圧及びクロック信号に基づいて、予め設定された所定のタイミングで各走査線Ｙ１、Ｙ２…Ｙnに対して順次、走査信号を印加する。
一方、奇数データ線駆動回路２は、外部から入力される電源電圧及びクロック信号に基づいて、データ入力線Ｄ1TないしＤuTを介して外部から入力される表示すべき画像に対応する画像信号（ディジタル駆動信号）に対して後述するディジタル処理を施し、上記走査信号が各走査線Ｙ１,Ｙ２…Ｙnに印加されるタイミングに対応して奇数番目のデータ線Ｘ１、Ｘ３…Ｘm-1に対して当該画像信号に対応するデータ信号（アナログ駆動信号）を印加する。
そして、走査信号及びデータ信号がそれぞれ印加されている奇数番目のデータ線Ｘ１、Ｘ２…Ｘm-1に対応する画素Ｇ内の画素スイッチング用の薄膜トランジスタ３０は、走査信号がそのゲート電極に印加されている期間オン状態となり、当該期間にデータ信号がソース電極に印加されると、印加されているデータ信号をドレイン電極を介して画素電極１０８（図３を参照）及び蓄積容量３１に印加し、対応する液晶３２を駆動して当該データ信号に対応する画像を表示する。
このとき、対向電極３３には、図示しない駆動回路から一定の電圧が印加されている。
また、奇数データ線検査専用回路４は、電気光学装置１００の製造時等において、スイッチ開閉制御回路７及びアナログスイッチＳ１、Ｓ３、…、Ｓm-1により外部から入力される検査信号を奇数番目のデータ線Ｘ１、Ｘ２…Ｘm-1に印加する。
以上説明した動作において、奇数データ線駆動回路２内のシフトレジスタ１０は、外部から入力されるクロック信号に基づいて、画像信号を各データ線Ｘ１、Ｘ３…Ｘm-1毎にサンプリングすべく、各伝送ゲート１４に対してサンプリング駆動信号を出力する。
そして、各伝送ゲート１４は、各データ線Ｘ１、Ｘ３…Ｘm-1毎に上記画像信号をサンプリングし、処理ディジタル駆動信号としてそれぞれ第１ラッチ１１に出力する。
次に、第１ラッチ１１は、画素行一行分のサンプリングされた画像信号をラッチし、後述するラッチパルスにより第２ラッチ１２へ出力する。
その後、第２ラッチ１２は、画像信号を再度ラッチし、所定のタイミングでＤ／Ａコンバータ１３に出力する
そして、Ｄ／Ａコンバータ１３は、各画像信号を、そのディジタル値に対応する電圧を有するアナログ信号であるデータ信号（アナログ駆動信号）に変換し、それぞれにデータ線Ｘ１、Ｘ３…Ｘm-1に出力する。
このようにして、データ信号と走査信号により各画素Ｇ内の薄膜トランジスタ３０を介して、対応する液晶３２が駆動され、画像信号に対応する画像の表示が実行される。
なお、偶数データ線駆動回路３の動作は、上述した奇数データ線駆動回路２の動作と同一の動作を行い、入力された画像信号に対応するデータ信号を偶数番目のデータ線Ｘ２、Ｘ４…Ｘmに印加する。
（駆動回路の詳細説明）
次に、本発明に係る奇数データ線駆動回路２の細部構成について、第５図を用いて説明する。
第５図は、第４図に示すデータ線駆動回路の構成例の概略を示す回路図であり、奇数データ線駆動回路２のうち、データ線一本（例えば、データ線Ｘ１）に対応する部分を拡大した回路図である。
第５図に示す回路は、外部から６ビットの画像信号が入力され、これに対応するデータ信号をデータ線Ｘ１に出力するための６ビットの奇数データ線駆動回路２である。偶数データ線駆動回路３の細部構成は奇数データ線駆動回路２の細部構成と同様であるので、細部の説明は省略する。
第５図に示すように、奇数データ線駆動回路２は、シフトレジスタ１０のうち、データ線Ｘ１に対応するシフトレジスタ１０ａと、画像信号の各ビットに対応する６本のデータ入力線Ｄ1TないしＤ6Tと、画像信号の各ビットに対応する６組のラッチ回路Ａ１ないしＡ６（上記伝送ゲート１４に代わるクロックドゲートを含む）を含む第１ラッチ１１と、画像信号の各ビットに対応する６個のラッチ回路Ｂ１ないしＢ６を含む第２ラッチ１２と、画像信号の各ビットに対応する６個の論理回路Ｒ１ないしＲ６を含むロジック部２０と、ラッチ回路１２からの出力信号の電圧レベル（例えば、５Ｖ）を、例えば１２Ｖに昇圧してＤ／Ａコンバータ１３に出力する昇圧手段としてレベルシフタ２１と、画像信号の各ビットにそれぞれ対応するアナログスイッチ１３ａ、スイッチ回路１３ｃ、容量回路としての容量素子１３ｄ及びインバータ１３ｂを６組含むＤ／Ａコンバータ１３とにより構成されている。
第５図、後述する第９図及び第１０図においては、第４図で示した伝送ゲート１４をクロックゲートに置換しているので、第５図、第９図及び第１０図には、伝送ゲート１４が表わされていない。
ここで、各容量素子１３ｄについては、その容量が画像信号の各ビットに対応しており、当該画像信号の第１ビットに対応する容量素子１３ｄの容量をＣとすると、画像信号の第２ビットに対応する容量素子１３ｄの容量は２Ｃとされ、画像信号の第３ビットに対応する容量素子１３ｄの容量は４Ｃとされ、画像信号の第４ビットに対応する容量素子１３ｄの容量は８Ｃとされ、画像信号の第５ビットに対応する容量素子１３ｄの容量は１６Ｃとされ、画像信号の第６ビットに対応する容量素子１３ｄの容量は３２Ｃとされている。
ここで、各容量素子１３ｄの容量は、各容量素子１３ｄが他の配線から受ける配線間容量を考慮し、配線間容量の分だけ画像信号の各ビットに対応して本来有するべき各容量よりも小さく設定してある。
更に、各容量素子１３ｄについては、図１２を参照して詳述するように、画像信号の第ｎ（１≦ｎ≦６）ビットに対応する容量素子１３ｄは２ｎ−１個の単位セルが組み合わされて構成されている。
このように構成した駆動回路において、各回路に対して上記６ビットの画像信号が入力されると、画像信号は、シフトレジスタ１０ａからのサンプリング駆動信号に基づいて所定のタイミングでクロックドゲートによりサンプリングされる。次に、サンプリングされた信号は、第１ラッチ１１によりラッチされた後、ラッチパルスＬＰにより第２ラッチ１２へ転送され、更に第２ラッチ１２によりリセット信号ＲＳ１に基づいてリセットされつつラッチされた後、レベルシフタ２１により昇圧され、Ｄ／Ａコンバータ１３により当該画像信号におけるディジタル値に対応する電圧を有するデータ信号が生成されてデータ線Ｘ１へ出力されることとなる。
より具体的に説明する。まず、画像信号において、第２ビットと第４ビットが「ＨＩＧＨ」であったとすると、後述するように、容量線リセット電源Ｖ０の絶対値が信号線リセット電源Ｖcの絶対値よりも大きい時は、対応するアナログスイッチ１３ａから、第１ビットに対応するアナログスイッチ１３ａから出力される電圧値の１０倍の電圧値を有するデータ信号が生成されてデータ線Ｘ１に供給される。
このとき、Ｄ／Ａコンバータ１３のリセットはリセットパルスＲＳ２により容量リセット電源Ｖ０を用いて実行され、データ線Ｘ１のリセットは信号線リセット電源Ｖｃを用いて実行される。
また、各アナログスイッチ１３ａについては、相補的に形成された薄膜トランジスタにより構成されている。このアナログスイッチ１３ａを構成する薄膜トランジスタでは、図１２を参照して後述するように、画像信号における第ｎビット目のディジタル値に対応するアナログスイッチ１３ａのチャンネル幅が予め設定されている単位チャンネル幅の２n-1倍のチャンネル幅を有している。
次に、奇数データ線駆動回路２の動作例について、第６図に示すタイミングチャートを用いて説明する。第６図は、第５図に示すデータ線駆動回路で処理される駆動信号波形の一例を示す説明図である。
今、第４図に示す電気光学装置１００において、第５図に示す奇数データ線駆動回路２でデータ信号を生成すると、すなわち、奇数番目のデータ線Ｘ１、Ｘ３…Ｘm-1に対して奇数データ線駆動回路２を用い、偶数番目のデータ線Ｘ２、Ｘ４…Ｘmに対して偶数データ線駆動回路３を用いて、それぞれ同時に上下から各データ線に対してデータ信号を印加すると、素子部１が６４０個×４８０個の画素Ｇにより構成されていた場合には、一画素分のデータ信号は、第６図に示すように約８０nsec毎にサンプリングされていくこととなる。
そして、このタイミングで一行分の画素Ｇについてサンプリングして第１ラッチ１１によりラッチした後、ラッチパルスＬＰが入力されたタイミングで第２ラッチ１２へ転送される。
第７図及び第８図を参照して、上記Ｄ／Ａコンバータ１３の電源の印加方法を説明する。第７図（ａ）、（ｂ）はいずれも、第５図に示すデータ線駆動回路に含まれるＤ／Ａコンバータの電源波形の一例を示す説明図である。第８図は、第５図に示すデータ線駆動回路における画像信号のディジタル値とデータ信号の電圧の関係を示す図である。
上述したように、Ｄ／Ａコンバータ１３の動作のための電源は、信号線リセット電源Ｖcと容量線リセット電源Ｖ０とによって供給されるが、それぞれのリセット電源の供給方法には二通りある。
すなわち、容量線リセット電源Ｖ０が一定の場合又は信号線リセット電源Ｖcの絶対値が容量線リセット電源Ｖ０の絶対値よりも大きいときには、第７図（ａ）に示すような波形及びタイミングで信号線リセット電源Ｖcが印加される。そして、この時の実際のＤ／Ａコンバータ１３からの出力電圧は、画像信号における各ビットの値に応じて、例えば、第７図（ａ）中両矢印で示される範囲の電圧値が出力されることとなる。
この時の実際の出力電圧の変化としては、例えば、第８図に白丸で示すように、画像信号におけるディジタル値に対応して、当該ディジタル値が大きくなるほど低い電圧値を有するデータ信号が出力されることとなる。
一方、容量線リセット電源Ｖ０の絶対値が信号線リセット電源Ｖcの絶対値よりも大きいときには、第７図（ｂ）に示すような波形及びタイミングで信号線リセット電源Ｖc及び容量線リセット電源Ｖ０が印加される。この時の実際のＤ／Ａコンバータ１３からの出力電圧は、画像信号における各ビットの値に応じて、例えば、第７図（ｂ）中両矢印で示される範囲の電圧値が出力されることとなる。
この時の実際の出力電圧の変化としては、例えば、第８図に黒丸で示すように、画像信号におけるディジタル値に対応して、当該ディジタル値が大きくなるほど高い電圧値を有するデータ信号が出力されることとなる。
（駆動回路のレイアウト）
次に、上述した奇数データ線駆動回路２を実際に素子部１と同一の基板上に形成した場合の各素子の配置例について、第９図ないし第１３図を用いて説明する。
第９図は、素子部１を囲む一の領域に形成された奇数データ線駆動回路２のレイアウトの概略ブロック図である。第１０図は、第９図に示す概略ブロック図のうち、各データ入力線（第９図では、これらのデータ入力線をデータ線群と記載）、第１ラッチ１１、第２ラッチ１２及びロジック部２０までの構成図であり、第１１図は、第９図の概略ブロック図のうち、レベルシフタ２１及びＤ／Ａコンバータ１３の構成図である。第１２図は、これらの駆動回路における容量素子、スイッチング素子及びこれらの素子に対する配線の平面図である。また、第１３図は、第１１図に示すレイアウトの変形例を示す構成図である。
なお、第９図ないし第１１図により説明するのは、各画素Ｇをそれぞれ赤画素、緑画素及び青画素にグループ分けすることによりカラー表示可能とした電気光学装置１００において、奇数データ線駆動回路２を６ビットの画像信号により動作させる場合の１画素分の構成である。
先ず第９図を用いて全体配置から説明する。なお、第９図において、図面に向かって下方向が素子部１の方向であり、図面に向かった上方向が電気光学装置１００の縁方向である。
第９図に示すように、本形態の奇数データ線駆動回路２では、素子部１から離れた位置から、シフトレジスタ１０ａ、各ビット毎のデータ入力線Ｒ０ないしＲ５、Ｇ０ないしＧ５及びＢ０ないしＢ５、各ビット毎のクロックドゲートを含む各ビット毎の第１ラッチ１１、各ビット毎の第２ラッチ１２、各ビット毎のロジック部２０、各ビット毎のレベルシフタ２１及び各ビット毎のＤ／Ａコンバータ１３の順に、縦長に各素子が配置されている。
ここで、第９図中、符号「Ｌ１Ｒ」で示す範囲内に赤色用の画素を駆動するための各素子が形成され、符号「Ｌ１Ｇ」で示す範囲内には緑色用の画素を駆動するための各素子が形成され、符号「Ｌ１Ｂ」で示す範囲内には青色用の画素を駆動するための各素子が形成されている。
赤色用の画素を駆動するための素子により生成された赤データ信号（赤色の６４階調を示すデータ信号）はデータ線Ｘ１Ｒに出力され、緑色用の画素を駆動するための素子により生成された緑データ信号（緑色の６４階調を示すデータ信号）はデータ線Ｘ１Ｇに出力され、青色用の画素を駆動するための素子により生成された青データ信号（青色の６４階調を示すデータ信号）はデータ線Ｘ１Ｂに出力される。
次に、第１０図を用いて、各データ入力線、第１ラッチ１１、第２ラッチ１２及びロジック部２０の配置について説明する。なお、緑色用のデータ線Ｘ１Ｇに係る部分の配置及び青色用のデータ線Ｘ１Ｂに係る部分の配置は、赤色用のデータ線Ｘ１Ｒに係る部分の配置と同様であるので、以下の説明では、特に赤色用のデータ線Ｘ１Ｒに係る部分について説明する。
第１０図に示すように、データ入力線Ｒ０ないしＲ５、Ｇ０ないしＧ５、及びＢ０ないしＢ５は、それぞれデータ線Ｘ１Ｒ、Ｘ１Ｇ又はＸ１Ｂに垂直に配置されており、それぞれに独立に各クロックドゲートを介して第１ラッチ１１に接続されている。
ここで、第１ラッチ１１を構成する各ラッチ回路Ａ１ＲないしＡ６Ｒはそれぞれ、データ線Ｘ１Ｒに平行に配置され、それぞれのラッチ回路Ａ１ＲないしＡ６Ｒに対する入出力線のうち、データ線Ｘ１Ｒに平行な部分の信号線４０は、異なる配線層に形成されている信号線が平面的に相互に重ならないように配置されている。
次に、第１ラッチ１１からの各出力線は、ラッチパルスＬＰが入力される信号線と交差するように第２ラッチ１２に接続されている。
このとき、当該第２ラッチ１２を構成する各ラッチ回路Ｂ１ＲないしＢ６Ｒもそれぞれにデータ線Ｘ１Ｒに平行に配置されており、更にそれぞれのラッチ回路Ｂ１ＲないしＢ６Ｒに対する入出力線のうちデータ線Ｘ１Ｒに平行な部分の信号線４１は、異なる配線層に形成されている信号線が平面的に相互に重ならないように配置されている。
次に、第２ラッチ１２からの各出力線は、リセットパルスＲＳ１が入力される信号線と交差するようにロジック部２０に接続されている。
ここで、当該ロジック部２０を構成する各ロジック回路Ｒ１Ｒ、Ｒ２Ｒ、Ｒ３Ｒ、Ｒ４Ｒ、Ｒ５Ｒ及びＲ６Ｒもそれぞれデータ線Ｘ１Ｒに平行に配置されており、更にそれぞれのロジック回路Ｒ１ＲないしＲ６Ｒに対する入出力線のうちデータ線Ｘ１Ｒに平行な部分の信号線４２も、異なる配線層に形成されている信号線が平面的に相互に重ならないように配置されている。すなわち、信号線４２が通る領域では、配線が密に形成されているので、多層配線を利用して信号線４２を通している。この場合でも、信号線４２のうち、多層配線における異なる層間に形成されている配線同士は、信号線に垂直な方向に平面的にずらして交互に並べてあるので、平行に延びる信号線４２同士が層間絶縁膜を挟んで上下に重なるということがない。
なお、第９図及び第１０図のロジック部２０においては、第１０図に示すナンドゲートを補助して後述する各レベルシフタ２１ａを駆動するために、各ロジック回路毎に当該ナンドゲート（第５図中符号Ｒ１ないしＲ６で示す。）に加えて二つのインバータを含んでいる。
次に、第１１図及び図１２を用いて、レベルシフタ２１及びＤ／Ａコンバータ１３内の各素子の配置について説明する。なお、以下の説明では、第１０図と同様に、特に赤色用のデータ線Ｘ１Ｒに係る部分について説明する。
第１１図に示すように、ロジック部２０からの各出力線はそれぞれに、レベルシフタ２０を構成する各ビット毎のレベルシフタ回路２１ａに接続されている。
ここで、各ビット毎のレベルシフタ回路２１ａは、赤色用のデータ線Ｘ１Ｒに対してやや斜めに配置され、それぞれには、やはり斜めに配置された各ビット毎のアナログスイッチ１３ａのゲート電極に接続されている。
各アナログスイッチ１３ａのソース電極線４３は、リセットパルスＲＳ２が入力される信号線及び信号線リセット電源Ｖcが入力される信号線と交差するようにそれぞれ赤色用のデータ線Ｘ１Ｒに平行に配置され、それぞれに対して、各ビット毎のスイッチ回路１３ｃ及び容量素子１３ｄの一端に接続されている。
そして、これらの容量素子１３ｄの他端はそれぞれ、アナログスイッチ１３ａ及びスイッチ回路１３ｃを介して赤色用のデータ線Ｘ１Ｒに接続されている。
また、各アナログスイッチ１３ａはリセットパルスＲＳ２によりそのオン／オフが制御されつつ、各容量素子からの電圧を赤色用のデータ線Ｘ１Ｒに供給する。
なお、緑色用の画素及び青色用の画素に対応する各素子についても、対応する各データ線Ｘ１Ｇ又はＸ１Ｂに平行に、上述した赤画素に対応する場合と全く同様に配置されている。
ここで、第１０図又は第１１図において、符号「Ｌ１Ｒ」、「Ｌ１Ｇ」又は「Ｌ１Ｂ」で示される各領域の幅は、例えば、素子部１における各画素（赤画素、緑画素又は青画素）のピッチと同じとしてもよいし、あるいは本形態のように素子部１内の各画素Ｇを奇数データ線駆動回路２と偶数データ線駆動回路３とで同時駆動する場合は、その幅は、素子部１における各画素の２倍のピッチとすることができる。
（Ｄ／Ａコンバータの詳細説明）
次に、図１１及び図１２を参照して、Ｄ／Ａコンバータ１３内の各容量素子１３ｄの配置について説明する。
図１１及び図１２に示すように、Ｄ／Ａコンバータ１３内には、アナログスイッチ１３ａ、容量素子１３ｄとスイッチ回路１３ｃとが形成されており、容量素子１３ｄのうちの１つまたは２つ以上の容量素子１３ｄのいずれに充電するかの組合わせにより、ディジタル信号をアナログ信号に変換してアナログスイッチ１３ａから出力する。
図１１および図１２に示すアナログスイッチ１３ａ及びスイッチ回路１３ｃはいずれも、相補的に接続されたＮチャンネル型の薄膜トランジスタとＰチャンネル型の薄膜トランジスタとから構成されているが、図１２及び図１３（ａ）、（ｂ）には、容量素子１３ａとともに、スイッチ回路１３ｃを構成するＮチャンネル型の薄膜トランジスタ５０及びＰチャンネル型の薄膜トランジスタ６０を示してある。
これらの薄膜トランジスタ５０、６０は、図１２及び図１３（ａ）、（ｂ）からわかるように、いずれも画素部１が形成されているガラス基板１３０の上に、画素スイッチング用の薄膜トランジスタと略同様な断面構造をもって形成されている。すなわち、基板としてのガラス基板１３０上にはバッファ層としてのシリコン酸化膜（ＳｉＯ2）等によりなる下地保護膜１３２が形成され、その表面には、薄膜トランジスタ５０、６０のチャンネル領域５４、６４、ドレイン領域５３、６３及びソース領域５２、６２を備えたポリシリコン等よりなる半導体膜が形成されている。チャンネル領域５４、６４上には、シリコン酸化膜（ＳｉＯ2）等よりなるゲート絶縁膜７５を間に挟んでゲート電極５１、６１が形成されている。これらの薄膜トランジスタ５０、６０において、ソース領域５２、６２には、ゲート絶縁膜７５及びＳｉＯ2等よりなる第１層間絶縁膜１３６を貫通するコンタクトホールを介して配線９４が接続されている。ドレイン領域１２には、同じくゲート絶縁膜７５及び第１層間絶縁膜１３６を貫通するコンタクトホールを介して配線９９が接続されている。また、容量素子１３ｄは、下地保護膜１３２の表面に下部電極７２ａが形成され、この下部電極７２ａの表面側に、ゲート絶縁膜７５と同一膜からなる誘電体膜、及びゲート電極５１、６１と同一膜からなる上部電極７３がこの順に形成されている。ここで、下部電極７２ａは前記の半導体層と同一の材料からなる。このようにして、容量素子１３ｄは、ゲート絶縁膜７５を誘電体膜として下部電極７２ａと上部電極７３により形成されている。容量素子１３ｄの下部電極７２ａと、薄膜トランジスタ５０、６０のドレイン領域５３、６３とは接続部７６及び配線９９を介して接続されている。
このように構成したＤ／Ａコンバータ１３において、Ｄ／Ａコンバータ１３においては、画像信号の第６ビット目に対応する容量素子１３ｄ６の容量が最も大きく、占有面積も最も大きい。そこで、画像信号の第６ビット目に対応する容量素子１３ｄは、最も素子部１に近くて配線密度の低い領域に配置されている。これに対して、画像信号の第１ビット目に対応する容量素子１３ｄ１の容量が最も小さく、占有面積も最も小さい。そこで、画像信号の第１ビット目に対応する容量素子１３ｄは、素子部１から最も遠くて配線密度が高い領域、すなわち、レベルシフタ回路２１ａに最も近い領域に配置されている。
そして、占有面積の大きい順に、素子部１側から、画像信号の第５ビットに対応する容量素子１３ｄ５、画像信号の第４ビットに対応する容量素子１３ｄ４、画像信号の第３ビットに対応する容量素子１３ｄ３、画像信号の第２ビットに対応する容量素子１３ｄ２が配置されている。このとき、占有面積の大きさは、
１３ｄ１＜１３ｄ２＜１３ｄ３＜１３ｄ４＜１３ｄ５＜１３ｄ６の順になっている。
また、図１２から明らかなように、各容量素子１３ｄについては、画像信号の第ｎ（１≦ｎ≦６）ビット目に対応する容量素子１３ｄは、いずれも２n-1個の単位セルが組み合わされて構成されている。
例えば、画像信号の第１ビット目に対応する容量素子１３ｄ１では、略矩形の上部電極７２ａが１つだけ用いられているのに対して、画像信号の第２ビット目に対応する容量素子１３ｄ２では、容量素子１３ｄ１の下部電極７２ａの２倍の長さ寸法を備えた下部電極７２ａと、容量素子１３ｄ１の上部電極７３と同一形状、同一サイズの矩形電極を２つ繋げた形状の上部電極７３が用いられている。従って、容量素子１３ｄ２では、下部電極７２ａと上部電極７３との対向面積が容量素子１３ｄ１の２倍である。但し、容量素子１３ｄ２の上部電極７３には、下部電極７２ａと重なる位置にスリットが形成されているため、容量素子１３ｄ２では、下部電極７２ａ及び上部電極７３のうち、一方の電極の縁部分が他方の電極と対向する寸法の合計も２倍である。従って、画像信号の第１ビット目に対応する容量素子１３ｄ１を単位セルとした場合に、画像信号の第２ビット目に対応する容量素子１３ｄ２では、この単位セル（端子容量素子１３ｄ１）を２つ分、有する構造になっている。それ故、加工寸法に基板間のばらつきがあっても、同一条件で加工された基板内においては、容量素子１３ｄ２の容量は、正確に容量素子１３ｄ１の容量の２倍である。
また、画像信号の第３ビット目に対応する容量素子１３ｄ３では、容量素子１３ｄ１の下部電極７２ａの２倍の長さ寸法を備えた下部電極７２ａを２列分と、容量素子１３ｄ１の上部電極７３と同一形状、同一サイズの矩形電極を４つ繋げた形状の上部電極７３が用いられている。従って、容量素子１３ｄ３では、下部電極７２ａと上部電極７３との対向面積が容量素子１３ｄ１の４倍である。但し、容量素子１３ｄ３の上部電極７３には、下部電極７２ａと重なる位置にスリットが形成されているため、容量素子１３ｄ３では、下部電極７２ａ及び上部電極７３のうち、一方の電極の縁部分が他方の電極と対向する寸法の合計も４倍である。従って、画像信号の第１ビット目に対応する容量素子１３ｄ１を単位セルとした場合に、画像信号の第２ビット目に対応する容量素子１３ｄ３では、この単位セル（端子容量素子１３ｄ１）を４つ分、有する構造になっている。それ故、加工寸法に基板間のばらつきがあっても、同一条件で加工された基板内においては、容量素子１３ｄ３の容量は、正確に容量素子１３ｄ１の容量の４倍である。
さらに、画像信号の第４ビット目に対応する容量素子１３ｄ４では、容量素子１３ｄ１の下部電極７２ａの２倍の長さ寸法を備えた下部電極７２ａを１列分と、容量素子１３ｄ１の上部電極７２ａの３倍の長さ寸法を備えた下部電極７２ａを２列分と、容量素子１３ｄ１の上部電極７３と同一形状、同一サイズの矩形電極を８つ繋げた形状の上部電極７３が用いられている。従って、容量素子１３ｄ４では、下部電極７２ａと上部電極７３との対向面積が容量素子１３ｄ１の８倍である。但し、容量素子１３ｄ４の上部電極７３には、下部電極７２ａと重なる位置にスリットが形成されているため、容量素子１３ｄ４では、下部電極７２ａ及び上部電極７３のうち、一方の電極の縁部分が他方の電極と対向する寸法の合計も８倍である。従って、画像信号の第１ビット目に対応する容量素子１３ｄ１を単位セルとした場合に、画像信号の第４ビット目に対応する容量素子１３ｄ４では、この単位セル（端子容量素子１３ｄ１）を８つ分、有する構造になっている。それ故、加工寸法に基板間のばらつきがあっても、同一条件で加工された基板内においては、容量素子１３ｄ４の容量は、正確に容量素子１３ｄ１の容量の８倍である。
その他の容量素子１３ｄ５や容量素子１３ｄ６も、基本的には同様な設計ルールに基づいて形成されているため、各容量素子１３ｄの容量をねらい値どおり、１：２：４・・・の比に高い精度で設定できる。
なお、加工寸法の精度がある程度、高い場合には、上部電極７３に対するスリットの形成を省略することにより、各容量素子１３ｄにおいて上部電極７３が占める面積を小さくしてもよい。
また、スイッチ回路１３ｃは、Ｎチャンネル型の薄膜トランジスタ５０と、Ｐチャンネル型の薄膜トランジスタ６０とが相補的に接続されているが、本形態では、このような薄膜トランジスタ５０、６０のいずれにおいても、ダブルゲート型の薄膜トランジスタが用いられている。但し、Ｐチャンネル型の薄膜トランジスタ６０のゲート電極６１のチャネル長方向における幅寸法は、Ｎチャンネル型の薄膜トランジスタ５０のゲート電極５１のチャネル長方向における幅寸法よりも短めに設定してある。従って、Ｐチャンネル型の薄膜トランジスタ６０では、オン電流が相対的に大きくなるように構成されているので、Ｐチャンネル型の薄膜トランジスタ６０とＮチャンネル型の薄膜トランジスタ５０との間ではオン電流のバランスがとれている。
さらに、スイッチ回路１３ｃにおいては、画像信号のいずれのビットに対応するかによって、チャンネル幅を変えてある。すなわち、スイッチ回路１３ｃのうち、画像信号の第１ビットに対応するスイッチ回路１３ｃ１では薄膜トランジスタ５０、６０のチャンネル幅がかなり狭く、画像信号の第２ビットに対応するスイッチ回路１３ｃ２では、薄膜トランジスタ５０、６０のチャンネル幅をスイッチ回路１３ｃ１に用いた薄膜トランジスタ５０、６０のチャンネル幅の２倍に設定してある。また、画像信号の第３ビットに対応するスイッチ回路１３ｃ３では、薄膜トランジスタ５０、６０のチャンネル幅をスイッチ回路１３ｃ１の薄膜トランジスタ５０、６０のチャンネル幅の４倍に設定してある。従って、スイッチ回路１３ｃでは、チャンネル幅に対応して増加する寄生容量などの大きさも、対応する容量素子の容量の比に従って増大する関係にあるので、スイッチ回路１３ｃの寄生容量も容量素子と一体の容量素子と見なしたときに、各ビットに対応する容量を高い精度で設定できる。
さらに、本形態では、図示を省略するが、アナログスイッチ１３ａにおいても、スイッチ回路１３ｃと同様、Ｐチャンネル型の薄膜トランジスタのゲート電極のチャネル長方向における幅寸法は、Ｎチャンネル型の薄膜トランジスタのゲート電極のチャネル長方向における幅寸法よりも短めに設定してある。従って、Ｐチャンネル型の薄膜トランジスタでは、オン電流が相対的に大きくなるように構成されているので、Ｐチャンネル型の薄膜トランジスタとＮチャンネル型の薄膜トランジスタとの間ではオン電流のバランスがとれている。また、アナログスイッチ１３ａにおいても、スイッチ回路１３ｃと同様な関係をもって、画像信号のいずれのビットに対応するかによってチャンネル幅を変えてある。すなわち、容量が大きな容量素子１３ｄに対応するアナログスイッチ１３ａほど、それを構成する薄膜トランジスタ５０、６０のチャネル幅が広い。従って、容量素子１３ｄから放電された電流がアナログスイッチ１３ａを通って出力されるときに、電流波形がアナログスイッチ１３ａで歪むとしても、その度合いは各アナログスイッチ１３ａ間で同等であるので、所望の波形を有するアナログ駆動信号が出力されることになる。
なお、偶数データ線駆動回路３の構成は、上述した奇数データ線駆動回路２の構成を上下逆にしたものと同様であるので、細部の説明は省略する。
また、第１１図に示すレイアウトでは、Ｄ／Ａコンバータ１３が形成されている領域の略中央をリセットパルスＲＳや信号線リセット電源を供給する配線が通っているが、第１４図に示すように、リセットパルスＲＳや信号線リセット電源を供給する配線がＤ／Ａコンバータ１３が形成されている領域を通らずに、Ｄ／Ａコンバータ１３が形成されている領域と画素部１との間を通るような構成であっても、本発明を適用することができる。
（本形態の主な効果）
以上説明したように、本形態の電気光学装置１００に構成した各信号線駆動データドライバの構成によれば、入力された画像信号に対するディジタル的な処理における処理電圧をデータ信号の電圧よりも低く設定するので、ディジタル的な雑音を低減することができると共に、電気光学装置１００全体として低消費電力化が図れる。
また、各クロックドゲート、第１ラッチ１１、第２ラッチ１２及びロジック部２０並びにレベルシフタ２１が、Ｄ／Ａコンバータ１３を挟んで素子部１と反対側に配置されていると共に、当該各クロックドゲート、第１ラッチ１１、第２ラッチ１２、ロジック部２０及びレベルシフタ２１並びにＤ／Ａコンバータ１３がデータ線Ｘ１、Ｘ２、…、Ｘｍに垂直な方向における画素Ｇの間隔と等しい距離の領域内に配置されている。更に、容量素子１３ｄが素子部１に最も近い位置に配置されているので、ディジタル的な処理を行う回路とアナログ的な処理を行う回路とは、互いに離隔された状態にあるので、アナログ的な処理を行う回路に対してディジタル的な処理を行う回路からの雑音が漏れ込むことを低減できる。
更に、画像信号の各ビットに対応する各容量素子１３ｄのうち、最も容量が大きい容量素子１３ｄ６が最も素子部１に近い位置に配置されていると共に、素子部１から遠ざかるに従って、順にそれぞれの容量が小さくなるように各容量素子１３ｄが配置されている。このため、最も占有面積の大きい容量素子１３ｄを最も配線数が少なくなる位置に配置することにより、電気光学装置１００の基板上の領域を無駄なく効率的に活用して各素子を配置できる。
更にまた、各容量素子１３ｄのうち、ｎビット目の画像信号に対応する容量素子１３ｄは、個の同じ単位セルにより構成されているので、大面積の容量素子を製造する際の工程上のばらつきを考慮してＤ／Ａコンバータ１３の精度低減を防止できる。
また、各アナログスイッチ１３ａが相補的な薄膜トランジスタにより構成されていると共に、画像信号における第ｎビット目のディジタル値に対応する当該アナログスイッチ１３ａのチャンネル幅が単位チャンネル幅の２n-1倍のチャンネル幅を有しているので、上記各ビット毎に容量素子１３ｄの容量とアナログスイッチ１３ａのチャンネル幅と比が一定となる。それ故、いわゆる突き抜け電圧を一定にすることができるので、データ信号の精度を向上させることができる。
更に、各容量素子１３ｄの容量を、当該各容量素子１３ｄが他の配線から受ける配線間容量の分だけ本来有するべき容量よりも小さくしてあるので、当該配線間容量の影響により各容量素子１３ｄの容量が見かけ上増加してデータ信号の精度が低下することを防止できる。
更にまた、上記ラッチ回路Ａ１ＲないしＡ６Ｒ又はＢ１ＲないしＢ６Ｒ、論理回路Ｒ１ＲないしＲ６Ｒ、各レベルシフタ２１ａ、各アナログスイッチ１３ａ又は各容量素子１３ｄが、上記データ線Ｘ１Ｒが配設されている方向に各ビット毎に並んで配置されていると共に、各素子間を接続する信号線のうち信号線４０等のようにデータ線Ｘ１Ｒに平行な配線が平面的に相互に分離されているので、いわゆる配線のクロスオーバ面積が最小になり、低消費電力化が図れると共に、製造工程中における短絡を防止して歩留まりを向上させることができる。
更に、異なる配線層中に形成されている信号線４２がデータ線Ｘ１Ｒに垂直な方向に交互に並んで形成されているので、多層配線を利用して信号線４２を通した場合でも、異なる層間に形成されている配線同士は、層間絶縁膜を挟んで上下に重なるということがない。従って、所定の領域内に各素子を最密充填しても、これらの配線間に寄生容量が生じるのを防止することができるので、更なる低消費電力化を達成できる。
これらにより、電気光学装置１００として小型化、精度の向上及び低消費電力化することができる。
（電気光学装置の製造方法）
第１５図を参照して、本発明を適用した電気光学装置の製造工程のうち、アクティブマトリクス基板の製造方法の一例を説明する。
第１５図は、電気光学装置の製造工程を示す工程断面図である。
ここに示す製造方法は、６００℃以下の低温でガラス基板等に薄膜トランジスタを形成するポリシリコン薄膜トランジスタの製造工程を示すものである。なお、本形態の電気光学装置のアクティブマトリクス基板１０３を製造する際には、画素部１及び駆動回路が互いに工程を共有して形成される。また、画素部１に形成される画素スイッチング用の薄膜トランジスタ３０と、駆動回路用の薄膜トランジスタ６０、７０とは基本的な構造が共通し、かつ、画素部１に形成される蓄積容量３１と駆動回路の容量素子１３ｄも基本的な構造が共通する。そこで、以下の説明では、駆動回路に対して、スイッチング回路を構成するＮチャンネル型の薄膜トランジスタ５０、Ｐチャンネル型の薄膜トランジスタ６０、及び容量素子１３ｄを製造する工程のうち、特徴的な部分を説明していく。
本形態の電気光学装置１００用いるアクティブマトリクス基板１０３を製造するには、まず、第１５図（ａ）に示すように、ガラス基板１３０に下地保護膜１３２を形成し、その上に、アモルファスのシリコン膜を積層する。その後、シリコン膜に対して、例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン膜を再結晶させ、結晶性のポリシリコン膜を形成する。次に、ポリシリコン膜をパターニングし、島状のポリシリコン膜７１、７２を同時に形成する。次に、その上にゲート絶縁膜７５を積層する。
次に、接続部７６及び容量素子１３ｄの下部電極７２ａとなるべき領域以外の領域にレジスト９１を形成し、この状態で、ドナーとしてのＰＨ3／Ｈ2イオンをゲート絶縁膜７５を介してポリシリコン膜７２にドーピングする。このときのドーピング条件は、例えば、３１Ｐのドーズ量が３ｅ14〜５ｅ14／ｃｍ2程度であり、エネルギ−としては、８０ｋｅＶ程度が必要とされる。この工程により、接続部７６及び下部電極７２ａが形成される。しかる後に、レジストマスク９１を除去する。
次に、第１５図（ｂ）に示すように、ゲート電極５１、６１と一体の配線９６、容量素子１３ｄの上部電極７３と一体の配線９７、走査線Ｙ１、Ｙ２、Ｙ３・・などを形成する。これらの配線の形成には、例えば、レジスト上に当該ゲート電極等のパターンを形成した後、タンタル等の金属をスパッタ又は真空蒸着した後、当該レジストを剥離する等の方法を用いる。
このようにして、ゲート電極５１、６１などを形成した後、薄膜トランジスタ６０や容量素子１３ｄとなる領域にレジストマスク９２を形成し、この状態で、再度、ＰＨ3／Ｈ2イオンをドーピングする。このときのドーピング条件は、例えば、３１Ｐのドース量が５ｅ１０14〜７×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｅＶ程度必要とされる。このにより、薄膜トランジスタ５０のソース領域５２、ドレイン領域５３、及びチャンネル領域５４が形成される。ここで、接続領域７６の一部には、先に行った２回のイオンドーピングのそれぞれにおいて不純物が導入される。従って、接続領域７６では、二回に渡ってイオンが導入された高濃度濃度が形成される。従って、この高濃度領域を含む領域にコンタクトホールを形成すれば、低抵抗な接続を行うことができる。
次に、レジストマスク９２を除去した後、図１５（ｃ）に示すように、薄膜トランジスタ６０を形成する領域を除く全ての領域にレジストマスク９３を形成した状態で、アクセプタとしてのＢ2Ｈ6／Ｈ2イオンをドーピングする。このときのドーピング条件は、例えば、１１Ｂのドース量が５ｅ14／ｃｍ2以上必要であり、エネルギーとしては、２５ｋｅＶ〜３０ｋｅＶ程度必要とされる。その結果、薄膜トランジスタ６０のソース領域６２、ドレイン領域６３及びチャンネル領域６４が形成される。しかる後に、レジストマスク９３を除去する。
最後に第１３図に示すように、レジスト９３を剥離した後、第１層間絶縁膜１３６を形成する。次に、コンタクトホールを形成し、アルミニウム等の金属電極からなる電極やデータ線Ｘ１、Ｘ２、Ｘ３・・・を形成する。
次に、第２層間絶縁膜１３７を積層する。なお、画素部１の側では、画素スイッチング用の薄膜トランジシスタ３０のドレイン領域３１２に相当する位置にコンタクトホールを形成し、しかる後に、画素電極１０８を形成する。
このような製造方法によれば、容量素子１３ｄの下部電極７２ａと配線９５との接続部分では、下部電極７２ａと一体の接続領域７６に二度に渡ってＰＨ3／Ｈ2イオンが導入された高濃度領域７７が形成され、この高濃度領域７７を含むようにコンタクトホールが形成されている。従って、この領域に欠陥が多い場合でも、二つの領域を確実に接続することができる。
また、第３工程において、ゲート絶縁膜７５の形成後にＰＨ3／Ｈ2イオンを導入するので、シリコン膜７１、７２がイオン導入時に破損することが少なく、更に高いエネルギーでイオン導入を行うので短時間で不純物の導入を行うことができる。
（その他の実施の形態）
なお、上述の実施形態は、電気光学物質として液晶を用いた電気光学装置１００に対して本発明を適用した例であるが、これ以外に、例えば、電流駆動型の自発光素子を画素内に有する表示装置に対して本発明を適用することも可能である。
（電子機器の構成例）
次に、以上詳細に説明した電気光学装置１００を備えた電子機器の実施の形態について第１６図から第２０図を参照して説明する。
先ず第１６図に、このように電気光学装置１００を備えた電子機器の概略構成を示す。
第１６図において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、前述した走査線駆動回路２２及び奇数データ線駆動回路２並びに偶数データ線駆動回路３を含む表示駆動回路１００４、素子部１を含む液晶装置１００６、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。
ここで、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含んで構成され、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。
そして、表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック発生回路１００８からのクロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に表示駆動回路１００４に出力する。
その後、表示駆動回路１００４は、走査線駆動回路２２並びに奇数データ線駆動回路２及び偶数データ線駆動回路３によって前述の駆動方法により液晶装置１００６を駆動する。
このとき、電源回路１０１０は、上述の各回路に所定電源を供給する。
なお、電気光学装置１００（第１６図においては１００６）を構成するにあたっては、アクティブマトリクス基板の上に、表示駆動回路１００４に加えて、表示情報処理回路１００２などを形成してもよい。
このような構成の電子機器として、第１７図に示す液晶プロジェクタ、第１８図に示すマルチメディア対応のパーソナルコンピユータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテーブレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
次に第１７図から第１９図に、このように構成された電子機器の具体例をそれぞれ示す。
第１７図において、電子機器の一例たる液晶プロジェクタは、投射型の液晶プロジェクタであり、光源１１００と、ダイクロイックミラー１１０６、１１０８と、反射ミラー１１１０、１１１２、１１１４と、入射レンズ１１１６、リレーレンズ１１１８、出射レンズ１１２０と、液晶ライトバルブ１１２４、１１２６、１１２８、クロスダイクロイックプリズム１１３０と、投射レンズ１１３２とを備えて構成されている。
このとき、液晶ライトバルブ１１２４、１１２６、１１２８は、上述した表示駆動回路１００４が薄膜トランジスタアレイ基板上に搭載された液晶装置１００６を含む液晶モジュールを３個用意し、それぞれ液晶ライトバルブとして用いたものである。
また、光源１１００はメタルハライド等のランプ１１０２とランプ１１０２の光を反射するリフレクタ１１０４とからなる。
このにように構成した液晶プロジェクタにおいて、青色光・緑色光反射のダイクロイックミラー１１０６は、光源１１００からの白色光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。そして、透過した赤色光は反射ミラー１１１４で反射されて、赤色光用液晶ライトバルブ１１２４に入射される。
一方、ダイクロイックミラー１１０６で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー１１０８によって反射され、緑色光用液晶ライトバルブ１１２６に入射される。
また、青色光はダイクロイックミラー１１０８も透過する。この青色光に対しては、長い光路による光損失を防ぐため、入射レンズ１１１６、リレーレンズ１１１８、出射レンズ１１２０を含むリレーレンズ系からなる導光手段１１２２が設けられ、これを介して青色光が青色光用液晶ライトバルブ１１２８に入射される。
そして、各ライトバルブにより変調された３つの色光はクロスダイクロイックプリズム１１３０に入射する。このクロスダイクロイックプリズム１１３０は４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。
その後、合成された光は、投射光学系である投射レンズ１１３２によってスクリーン１１３４上に投射され、画像が拡大されて表示される。
第１８図において、電子機器の他の例たるラップトップ型のパーソナルコンピュータ１２００は、上述した液晶装置１００６がトップカバーケース内に備えられた液晶ディスプレイ１２０６と、ＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体部１２０４とを有する。
また、第１９図に示すように、液晶を２枚の透明基板１３０４ａ、１３０４ｂの間に封入し、上述した表示駆動回路１００４を薄膜トランジスタアレイ基板上に搭載した液晶装置用基板１３０４を備え、当該液晶装置用基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテーブ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Tape Carrier Package）１３２０（第２０図参照）を接続して、電子機器用の一部品である液晶装置として生産、販売、使用することもできる。
以上、第１７図から第２０図を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダー型またはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等が第１６図に示した電子機器の例として挙げられる。
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶装置の駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置にも適用可能である。
本実施形態によれば、小型で安定した画像表示が可能な電気光学装置１００を備えた各種の電子機器を実現できる。
産業上の利用可能性
以上説明したように、本発明では、ディジタル処理手段は、ディジタル駆動信号に対して予め設定されたディジタル処理を施して処理ディジタル駆動信号を生成した後、昇圧手段は処理ディジタル駆動信号の電圧を昇圧して昇圧ディジタル駆動信号を生成し、しかる後に、ディジタル／アナログ変換手段は、昇圧ディジタル駆動信号をディジタル／アナログ変換してアナログ駆動信号を生成し、各電気光学素子に印加する。よって、入力されたディジタル駆動信号に対するディジタル的な処理における処理電圧をアナログ駆動信号の電圧よりも低くすることができるので、電気光学装置及び電子機器において、ディジタル的な雑音を低減することができると共に、電気光学素子駆動回路全体として低消費電力化が図ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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