(57)【特許請求の範囲】
【請求項１】
第１の伝達信号を入力し、第２の伝達信号を出力する第１のタイミング制御回路と、
上記第２の伝達信号を入力し、第３の伝達信号を出力する第２のタイミング制御回路と、
上記第３の伝達信号を入力し、第４の伝達信号を出力するクロックドライバ回路と、
上記第１のタイミング制御回路と上記第２のタイミング制御回路との間で第５の伝達信号を伝達する変換回路とを有し、
上記第１のタイミング制御回路は、上記第４の伝達信号を帰還して上記第１の伝達信号と上記第４の伝達信号の位相が第１の精度で同期するように上記第２の伝達信号を生成し、
上記第２のタイミング制御回路は、上記第１の伝達信号と上記第４の伝達信号の位相とが上記第１の精度よりも高精度な第２の精度で同期するように上記第３の伝達信号を生成し、
上記第１のタイミング制御回路は、上記第４の伝達信号と上記第３の伝達信号との間の第１の位相差を検出して上記第１の位相差により第１の制御信号を発生する第１の遅延回路列と、上記第１の制御信号により上記第１の伝達信号の遅延時間を変えることができる第２の遅延回路列とを有し、
上記第２のタイミング制御回路は、上記第５の伝達信号と上記第３の伝達信号との間の第２の位相差を検出して上記第２の位相差により第２の制御信号を発生する第３の遅延回路列と、上記第２の制御信号により上記第２の伝達信号の遅延時間を変えることができる第４の遅延回路列とを有し、
上記変換回路は上記第５の伝達信号を上記第１のタイミング制御回路から上記第２のタイミング制御回路に伝達可能にされて成り、
上記第１の遅延回路列は、上記第４の伝達信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にする第１のフォワード遅延回路と、上記第１のフォワード遅延回路から出力される個々の遅延信号と上記第３の伝達信号との位相差に応じた複数の第１の制御信号を生成し、生成された第１の制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す第１の制御回路とを備え、
上記第２の遅延回路列は、上記複数の第１の制御信号を入力し、上記第１の制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記第１のフォワード遅延回路上での上記第４の伝達信号の遅延時間に応答する遅延を上記第１の伝達信号に与えて上記第２の伝達信号を生成するものであり、
上記第３の遅延回路列は、上記第５の伝達信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にする第２のフォワード遅延回路と、上記第２のフォワード遅延回路から出力される個々の遅延信号と上記第３の伝達信号との位相差に応じた複数の第２の制御信号を生成し、生成された第２の制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す第２の制御回路とを備え、
上記第４の遅延回路列は、上記複数の第２の制御信号を入力し、上記第２の制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記第２のフォワード遅延回路上での上記第５の伝達信号の遅延時間に応答する遅延を上記第２の伝達信号に与えて上記第３の伝達信号を生成するものである、タイミング制御回路装置。
【請求項２】
請求項１において、
上記第１及び第２のフォワード遅延回路は、それぞれインバータあるいはAND回路あるいはOR回路から構成され、
上記第１及び第２の検出回路は、それぞれインバータとNOR回路とフリップフロップ回路から構成され、
上記第２及び第４の遅延回路列は、それぞれインバータ及びNAND回路あるいはAND回路及びNAND回路あるいはOR回路及びNOR回路から構成され、
上記変換回路は、MOSトランジスタによるスイッチで構成されるタイミング制御回路装置。
【請求項３】
請求項１または２において、
上記第１の伝達信号及び上記第４の伝達信号が一定の周期を有する同期信号のパルスからなり、上記第４の伝達信号が上記第１の伝達信号より所望のパルス数遅れて位相が同期しているタイミング制御回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
上記第３の伝達信号が上記クロックドライバ回路を経由して上記第４の伝達信号として上記第１のタイミング制御回路へ帰還し、上記クロックドライバ回路の負荷が静的あるいは動的に変化しそれに伴い上記第３の伝達信号と上記第４の伝達信号との遅延時間が変化しても、上記第１の伝達信号と上記第４の伝達信号の位相が同期するタイミング制御回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
上記第１の伝達信号と上記第４の伝達信号の位相が所望のパルス数後に同期するタイミング制御回路装置。
【請求項６】
請求項２において、
上記第３の遅延回路列内の上記第２のフォワード遅延回路を構成する遅延素子の遅延量が上記第１の遅延回路列内の上記第１のフォワード遅延回路を構成する遅延素子の遅延量よりも小さいタイミング制御回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
上記変換回路がトライステートバッファ回路で構成されることを特徴とするタイミング制御回路装置。
【請求項８】
請求項２において、
上記第１及び第３の遅延回路列のそれぞれにおいて、上記制御信号記憶回路で生成される記憶信号が上記フォワード遅延回路に与えられ、上記フォワード遅延回路を構成する遅延素子は任意の位置より後段では伝達信号の伝達が停止するタイミング制御回路装置。
【請求項９】
請求項２において、
上記第１及び第３の遅延回路列内で、上記制御信号記憶回路で生成される記憶信号が任意の１ヶ所でのみ選択信号を出力し、それ以外では非選択信号を出力するタイミング制御回路装置。
【請求項１０】
請求項１において、
上記クロックドライバ回路の負荷が静的あるいは動的に変化しそれに伴い上記第３の伝達信号と上記第４の伝達信号との遅延時間が変化し、上記第２の遅延回路列内で選択される遅延素子の位置が変化する際に、上記第４の遅延回路列内で選択される遅延素子の位置が任意の位置に決定されるタイミング制御回路装置。
【請求項１１】
請求項１において、
上記第２及び第４の遅延回路列がインバータとトライステートバッファあるいはAND回路とトライステートバッファあるいはOR回路とトライステートバッファ回路から構成されるタイミング制御回路装置。
【請求項１２】
請求項１において、
上記第２及び第４の遅延回路列において、上記第１及び第２の伝達信号がインバータあるいはAND回路あるいはOR回路で構成される遅延列に入力され、NAND回路あるいはNOR回路あるいはトライステートバッファ回路で構成されるセレクタを経由して第２及び第３のクロック信号として出力されるタイミング制御回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特に同期信号の発生、伝達または分配を行うタイミング制御回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、クロックを生成する装置として主に、位相同期ループ（PLL）、ディレー・ロックド・ループ（DLL）が用いられている。1995インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（1995年）第112頁から第113頁（1995 International Solid-State Circuits Conference、 Digest of Technical Papers、 pp.112-113）に述べられているようにPLLは、クロック信号が同期して安定した信号出力を発生するまでにかかるセットリング時間に長時間（数10μ秒程度）を必要とする。同様に、1998インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（1998年）第158頁から第159頁（1998 International Solid-State Circuits Conference、 Digest of Technical Papers、 pp.158-159）で述べられているように、DLLではセットリング時間（ロッキング時間）がクロック100周期程度と長い。通常、半導体集積回路装置を用いたシステムがスタンドバイ状態になる時、PLLあるいはDLLを停止し、PLL、DLLで消費する電力を削減する。しかし、前述したようにPLLやDLLをスタンドバイ状態から動作状態へ復帰させるには、長いセットリング時間を必要とする。このためシステムによっては、この長いセットリング時間を避けるために、待機時でもPLLあるいはDLLを停止させないようなスリープモードを設けているものもある。このスリープモードでは、PLLあるいはDLLで電力を消費してしまう。
【０００３】
以上のPLL、DLLに特有の欠点を解決する方法として、1997シンポジウム・オン・ヴィエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（1997年）第109頁から第110頁（1997 Symposium on VLSI Circuits、 Digest of Technical Papers、 pp.109-110）では、シンクロナス・ミラー・ディレー（SMD）が提案されている。SMDは、セットリング時間がクロック2周期と短い。SMDでは、出力の負荷を模擬したダミー遅延回路を用意し、これを用いてクロック信号を同期させる。そのため、出力の負荷が未知である場合や、変化する場合には、対応できない。このSMDの欠点を解決する策として、プロシーディングス・オブ・ザ・1998・カスタム・インテグレーティッド・サーキッツ・コンファレンス（1998年）第511頁から第514頁（Proceedings of the 1998 Custom Integrated Circuits Conference、 pp.511-514）においてダイレクトSMD（D-SMD）が提案された。しかしながら、どちらのSMDにおいても、出力クロック信号のデューティ比が1/10程度という極端な信号しか得られず、クロック信号の立ち上がりと立ち下がりの両方を利用するシステムにおいては、使用することができない。
【０００４】
【発明が解決しようとする課題】
出願人らは、特願平10-250728において、以上のPLL、DLL、SMD、D-SMDに存在する欠点をすべて克服するタイミング制御回路装置を開発した。この装置では、セットリング時間がクロック信号2〜3周期と短く、出力負荷の変化に関わらずクロック信号の同期をとることができ、また出力クロック信号のデューティ比を1/1にそろえることができる。
【０００５】
図3または図4は、出願人らが特願平10-250728で提案したタイミング制御回路装置の構成を示している。入力クロック信号clkin31はバッファ回路BUF31、遅延制御回路列DCL31を経由して遅延クロック信号dclk31として出力され、クロックドライバDRV31や容量性負荷LD31を経て出力クロック信号clkout31となりシステム等にクロック信号を供給する。入力クロック信号clkin31の周期をTin、クロックドライバDRV31の遅延時間をTdrvとすると、フォワード遅延回路列FDA31及び制御回路MCC31及び制御信号記憶回路REG31は遅延クロック信号dclk31と出力クロック信号clkout31の位相差を検出して、Tfda＝Tin−Tdrvとなるフォワード遅延回路列FDA31内の遅延素子位置を決定する。この位置は、遅延制御回路列DCL31に伝えられ、DCL31内で遅延時間がTdcl＝Tfda＝Tin−Tdrvとなる位置が選択される。すると、入力クロック信号clkin31から出力クロック信号clkout31までの遅延時間はTout＝Tdcl＋Tdrv＝Tinとなり、入力に対してちょうど1周期遅れたクロック信号が出力される事になる。
【０００６】
このようにして、クロック信号の同期をとるタイミング制御回路では、セットリングタイムが2〜3周期と短く、また出力の負荷（ここではDRV31やLD31）が変化しても同期信号を生成でき、またデューティ比に関しては、入力クロック信号のデューティ比をそのまま伝える事ができる。あるいは、遅延素子DEL31を調整する事により任意のデューティ比を持った信号を出力できる。さて、このタイミング制御回路装置の動作可能な最低クロック周波数は、Fmin＝1 /（n×Tdel）で与える事ができる。また、この装置の発生するクロック信号が示す入力信号とのスキューの最大値は、Smax＝Tdelとなる。ここで、nは遅延制御回路列DCL31内にある遅延素子DEL31の段数、Tdelは1段あたりの遅延素子DEL31が有する遅延時間である。これらの関係からわかる通り、このタイミング制御回路装置では、動作最低周波数Fminを変えずにスキューSmaxを小さくするためには1段の遅延素子あたりの遅延時間Tdelを小さくする必要があり、その場合遅延素子の段数nが増加してしまう。逆に、動作最低周波数Fminを変えずに遅延素子の段数nを減らそうとするとスキューSmaxが大きくなってしまう。回路の面積や消費電力は遅延素子の段数nに依存するので、装置の性能を表すスキューと、面積・消費電力がトレードオフの関係になる。
【０００７】
本発明の課題は、上記の特願平10-250728で提案したタイミング制御回路装置をさらに優れたものとし、低スキューでかつ面積・消費電力の少ないタイミング制御回路装置を提供する事にある。
【０００８】
すなわち、タイミング制御回路装置において、セットリング時間が短く、クロックバッファ等の負荷が変化しても同期が可能であり、出力クロック信号のデューティ比を調節でき、さらに、出力クロック信号のスキューと面積・消費電力を同時に低減することのできるタイミング制御回路装置を提供する事にある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、タイミング制御回路装置には基準クロック信号が入力され、これを用いて内部クロック信号を生成し、さらにクロックドライバ回路等の負荷回路を経由して出力クロック信号を生成する。この時、タイミング制御回路装置には出力クロック信号を帰還して入力し、出力クロック信号と基準クロック信号が同相になるように内部クロック信号を生成する。
【００１０】
また、タイミング制御回路内装置には、内部クロックと出力クロックの位相差を検出する回路と遅延量が制御可能な遅延回路があり、遅延回路は前記検出された位相差により遅延量を変えられるようになっている。その結果、出力クロック信号と基準クロック信号を同相にできる。
【００１１】
タイミング制御回路装置は粗調タイミング制御回路と微調タイミング制御回路から構成され、粗調タイミング制御回路で低い精度で出力クロック信号と基準クロック信号の位相を同期させ、微調タイミング制御回路では高い精度で出力クロック信号と基準クロック信号の位相を同期させる。生成される出力クロック信号のスキューは、微調タイミング制御回路内の遅延素子で決定され、遅延素子1段あたりの遅延量を小さくする事でスキューを小さくできる。タイミング制御回路の回路規模は粗調タイミング制御回路内の遅延素子と微調タイミング制御回路内の遅延素子の遅延量の比によって任意に増減でき、最適な比を用いる事で回路規模、面積、消費電力を削減できる。
【００１２】
本発明の実施例によると、クロック信号出力が安定するセットリング時間が短く、その結果半導体回路装置内で必要な時にのみ動作させることにより低電力化が可能となり、また電源電圧の低下等による出力信号の制御精度劣化を抑制でき、また、クロック出力の負荷回路における負荷変化に対応できるという、特願平10-250728のタイミング制御回路装置の特性を持ち、さらに、低スキュー、低面積、低消費電力を同時に実現できるタイミング制御回路装置を提供できる。
【００１３】
【発明の実施の形態】
以下、図を参照して本発明の実施例を説明する。
【００１４】
図2は、本発明の実施例を示す図である。
【００１５】
以下の説明では、バッファ回路、オフセット回路、n入力NOR回路、分周回路が持つ遅延時間は、他の構成要素が持つ遅延時間と比べて小さい事と、説明の都合上、無視できるものと仮定して説明する。
【００１６】
入力クロック信号clkin21は粗調タイミング制御回路CDLL21に入力され、遅延クロック信号dclk23と制御信号cntsig21、cntsig22を生成する。粗調微調変換回路CONV21は粗調タイミング制御回路CDLL21から出力される制御信号cntsig21、cntsig22を受け取り、微調タイミング制御回路のための遅延クロック信号dclk22を生成して伝える。微調タイミング制御回路FDLL21は、遅延クロック信号dclk22とdclk23を受け取り、遅延クロック信号dclk21を新たに生成して出力する。クロックドライバDRV21は遅延クロック信号dclk21を受け、出力クロック信号clkout21として容量性負荷LD21へクロック信号を分配する。出力クロック信号clkout21は再び粗調タイミング制御回路CDLL21に帰還する。粗調タイミング制御回路CDLL21は、遅延制御回路列DCL22、フォワード遅延回路列FDA22、制御回路MCC22、制御信号記憶回路REG22と、さらにバッファ回路BUF21、BUF24、BUF25、n入力NOR回路NNOR22、分周回路DIV22、オフセット調整回路offset21で構成されている。クロックドライバの遅延時間をTdrvとすると、遅延クロック信号dclk21と出力クロック信号clkout21の信号間の遅延時間はTdrvとなる。粗調タイミング制御回路CDLL21では、出力クロック信号clkout21をオフセット回路offsett21が受けた後にフォワード遅延回路列FDA22に入力し、遅延クロック信号dclk21をバッファ回路BUF25が受けた後に制御回路MCC22に入力する。入力クロック信号clkin21のクロック周期をTinとする時、制御回路MCC22はフォワード遅延回路列FDA22の遅延クロック信号が、遅延時間Tfda＝Tin−Tdrvとなる位置を検出する。制御信号記憶回路REG22は、制御回路MCC22が検出した位置を記憶する。
【００１７】
記憶を行うタイミングは、分周回路DIV22によって遅延クロック信号dclk21が分周されたタイミングによる。分周回路DIV22は内部クロック信号inclk22を生成し、バッファ回路BUF24を経て制御信号記憶回路REG22へ信号を与え、制御回路MCC22の検出位置を記憶させる。この記憶された制御信号cntsig22は遅延制御回路列DCL22の遅延伝達位置を決定し、バッファ回路BUF21を経て入力される入力クロック信号clkin21をTdcl＝Tfda＝Tin−Tdrvの遅延時間だけ送らせて遅延信号dclk23として出力する。この遅延信号dclk23が、微調タイミング制御回路FDLL21内の遅延制御回路列DCL21を遅延を持たずに素通りすると、出力クロック信号clkout21の遅延時間は、Tout＝Tdcl＋Tdrv＝Tinとなり、ちょうど入力クロック信号clkin21と1周期遅れた信号が伝わる事になり、入力信号と出力信号の位相が同期する。n入力NOR回路NNOR22によって、回路起動時などで、遅延位置がどこも選択されなかった場合に、遅延制御回路列を経由しないで入力クロック信号clkin21を遅延クロック信号dclk23として伝える事ができる。また、オフセット回路offset21はタイミング制御回路装置内部に存在する自己遅延を保証するための遅延素子である。
【００１８】
しかし、実際に遅延制御回路列DCL22で選ばれる遅延時間は不連続なディジタル量であり、遅延制御回路列DCL22を構成する遅延素子1段あたりの遅延時間が、入出力信号間の位相誤差（スキュー）として残る。そこで、この位相誤差分を微調タイミング制御回路FDLL21で調整する。粗調微調変換回路CONV21はフォワード遅延回路列FDA22で選択された位置まで伝達した遅延クロック信号を制御信号cntsig21として受け取り、微調タイミング制御回路FDLL21内のフォワード遅延回路列FDA21へ遅延クロック信号dclk22として伝える。
【００１９】
また、入力クロック信号clkin21が遅延制御回路列DCL22によって粗調整された遅延信号dclk23も同様に、微調タイミング制御回路FDLL21内の遅延制御回路列DCL21に伝達される。微調タイミング制御回路FDLL21内では粗調タイミング制御回路CDLL21と同様のタイミング制御が行われ、微調整された遅延信号dclk21を出力する。以上の操作により、入力クロック信号clkin21と出力クロック信号clkout21は、微調タイミング制御回路FDLL21内の遅延制御回路列DCL21を構成する遅延素子1段の持つ遅延時間以内で同期をとることができる。
【００２０】
例えば、入力クロック信号の周期が10ns（周波数100MHz）とする。微調タイミング制御回路CDLL21内の遅延制御回路列DCL22を構成する遅延素子1段の遅延時間が1nsだとすると、この入力クロック信号に対して負荷回路やクロックドライバによらずに同期を取るためには、10段の遅延素子が必要となり、この時の最大スキューSmax＝1nsとなる。微調タイミング制御回路FDLL21では、遅延制御回路列DCL21を構成する遅延素子1段の遅延時間を100psだとすると、やはり10段の遅延素子が必要となり、最大スキューSmax＝100psとなる。遅延素子の段数は、合計20段で構成できる。これに対して、特願平10-250728のタイミング制御回路装置で10nsの入力クロック信号を同期させようとした場合、遅延素子の段数を20段で構成しようとすると、最大スキューSmax＝500psと増加する。あるいは、最大スキューSmax＝100psを実現しようとすると、遅延素子の段数が100段必要となり、回路規模、面積や消費電力が増大する事になる。従って、本実施例にある回路を用いると、特願平10-250728のタイミング制御回路装置と同じ特徴を維持しながら、さらにスキュー低減と回路規模、面積、消費電力の削減を同時に行う事ができる。
【００２１】
図1は本発明の詳細な実施例を示す図である。
【００２２】
フォワード遅延回路列FDA11、12は、AND回路で形成することができる。制御回路MCC11、12はRS型フリップフロップ回路RSFF11とインバータ回路、NOR回路で構成される。制御信号記憶回路REG11、12はD型フリップフロップ回路DFF11で構成される。遅延制御回路列DCL11、12はAND回路とNAND回路で構成される。また、粗調微調変換回路CONV11はMOSトランジスタを用いたスイッチで構成することができる。また、図5にバッファ回路BUF11、12、13、14、15の実施例を、図6にn入力NOR回路NNOR11、12の実施例を、図7にD型フリップフロップ回路DFF11の実施例を、図8にRS型フリップフロップ回路RSFF11の実施例を、図9に分周回路DIV11、12の実施例を、図10にオフセット回路offset11の実施例をそれぞれ示す。ここで、上記粗調タイミング制御回路CDLL11，CDLL21が本発明における第１のタイミング制御回路の一例とされ、微調タイミング制御回路FDLL11，FDLL21が本発明における第２のタイミング制御回路の一例とされる。上記クロックドライバ回路DRV11，DRV21が本発明におけるクロックドライバ回路の一例とされ、上記粗調微調変換回路CONV11，CONV21が本発明における変換回路の一例とされる。上記フォワード遅延回路列FDA12，22、上記制御回路MCC12，MCC22を含んで本発明における第１遅延回路列が形成される。上記遅延制御回路列DCL12，DCL22が本発明における第２の遅延回路列の一例とされる。上記フォワード遅延回路列FDA11，21、上記制御回路MCC11，MCC21を含んで本発明における第３遅延回路列が形成される。上記遅延制御回路列DCL11，DCL21が本発明における第４の遅延回路列の一例とされる。上記フォワード遅延回路列FDA12，22が本発明における第１のフォワード遅延回路の一例とされ、上記フォワード遅延回路列FDA11，21が本発明における第２のフォワード遅延回路の一例とされ、上記制御回路MCC12，MCC22が本発明における第１の制御回路の一例とされ、上記制御回路MCC11，MCC21が本発明における第２の制御回路の一例とされる。
【００２３】
図11は本発明の別の実施例を示す図である。
【００２４】
粗調タイミング制御回路及び微調タイミング制御回路内に存在するn入力NOR回路は図11のNNOR111のようにも構成できる。この場合、n入力NORとして遅延時間は増加するが、制御信号記憶回路の各出力にOR回路を配置することができ、レイアウト設計の際に配置が簡易となり、レイアウト面積を減らすこともできる。
【００２５】
図13は本発明の別の実施例を示す図である。
【００２６】
粗調微調変換回路は図12のCONV121のようにMOSトランジスタのスイッチで構成できるが、図13のCONV131のようにトライステートバッファ回路を用いて構成すると、フォワード遅延回路からの遅延クロック信号fda131〜136にかかる負荷を減らす事ができる。図14にトライステートバッファ回路TSB141の実施例を示す。
【００２７】
図15は本発明の別の実施例を示す図である。
【００２８】
制御信号記憶回路REG151を構成するD型フリップフロップ回路の/Q出力cntsig151を、フォワード遅延回路列FDA151を構成するAND回路の入力とつなぐと、制御信号記憶回路REG151が選択した位置より後段（図では左段）のフォワード遅延回路列FDA151内AND回路へはクロック信号が伝わらなくなる。これにより、動作電力を低減することができる。
【００２９】
図16は本発明の別の実施例を示す図である。
【００３０】
制御信号記憶回路REG161を構成するD型フリップフロップ回路の出力に図のようにAND回路を構成すると、任意の1個所のD型フリップフロップが選択された際に、そこよりも後段（図では左段）のD型フリップフロップはすべて選択されなくなる。すなわち、制御信号記憶回路REG161が同時に2個所を選択することがない。同時に2個所が選択されると、遅延制御回路列で2個所の位置が選択され、同期がはずれるとともに貫通電流が流れる可能性があり、これを防止する。
【００３１】
図17は本発明の別の実施例を示す図である。
【００３２】
タイミング制御回路装置において、粗調タイミング制御回路CDLL171内の遅延制御回路列DCL172が遅延素子m段で構成され、微調タイミング制御回路FDLL171内の遅延制御回路列DCL171が遅延素子j段で構成されているとする。はじめに、装置の動作中、同期を取るための組み合わせとして、遅延制御回路列DCL172のk段目と遅延制御回路列DCL171の1段目が選択されているとする。動作中に、温度上昇などによりクロックドライバ等の負荷回路の遅延時間が変化し、遅延制御回路列DCL171中で選択される遅延素子の位置が1段目から2段目、3段目と増加している場合、j段目まで移動し、さらに移動するためには遅延制御回路列DCL172の選択位置をk段目からk＋1段目に移す必要がある。この時、遅延制御回路列DCL171で選択されている位置がj段目のままだと、遅延時間の大きい遅延制御回路列DCL172の遅延素子1段分の遅延時間がスキューとして現れてしまう。これを防ぐため、DCL172の遅延素子選択位置が変化した時には、DCL171の遅延素子選択位置を強制的に決定するようにする。例えば、DCL172の遅延素子がk段目からk＋1段目に増えた時、DCL171では強制的に1段目の遅延素子が選ばれる。図22、23、24のFMDEとCMD、CMDH回路に、この機能を実現する回路の実施例が示されている。FMDE、CMD、CMDHで生成されるfdmax、fdmin、fixの各信号により、DCL172の遅延素子（図22ではCMD内の遅延素子）が変化する際に、DCL171の遅延素子（図22ではFMD内の遅延素子）選択位置を強制的に決定する。
【００３３】
図18は本発明の別の実施例を示す図である。
【００３４】
図1に示す遅延制御回路列DCL11は、AND回路の遅延列とNAND回路のセレクタで構成されている。このようにセレクタがNAND回路で構成されていると、遅延選択位置が変化する際にハザードを生じる可能性がある。図19に各クロック信号の関係を示すタイミングチャートを示す。図19(a)のチャートのように、入力クロック信号clkin191がハイ期間中に、内部クロックinclk191の立上りエッジが生じると、ここで遅延選択位置が変化した時に、出力クロック信号clkout191にハザードができる。図19(b)のように、入力クロック信号clkout192がロー期間中に内部クロックinclk192の立上りエッジが生じた時はハザードができない。図18に示すように、セレクタ回路をトライステートバッファ回路TSB181で構成すると、図19(c)、(d)に示すようにハザードは発生しなくなる。
【００３５】
図21は本発明の別の実施例を示す図である。
【００３６】
図20の構成によるタイミング制御回路装置では、入力クロック信号clk201はバッファ回路BUF201を経た後まず、遅延制御回路列DCL201内のトライステートバッファ回路からなるセレクタSEL201を経て、DCL201のANDからなる遅延素子列を伝わり遅延信号dclk201となる。この信号は、分周回路DIV201により分周されて、内部クロック信号inclk201となる。この場合、セレクタSEL201を伝わるクロック信号のタイミングと内部クロック信号inclk201により制御信号記憶回路REG201の出力が確定するタイミングとの関係は、セレクタSEL201の選択位置に応じて変化するため、タイミング関係が不確定となり、図19に示したことと同様にハザード等の問題を生じる可能性がある。この問題を解決するためには、図21のように遅延制御回路列DCL211を構成すればよい。DCL211では、入力クロック信号clkin211をはじめにAND回路による遅延列が受け取り、選択位置まで伝達して、トライステートバッファ回路によるセレクタSEL211を経て遅延信号dclk211を出力する。この場合、セレクタSEL211の選択位置から分周回路DIV211が信号を生成するまでのタイミングにほとんどずれはないため、タイミング関係を確定することができる。
【００３７】
図22は本発明の別の実施例を示す図である。
【００３８】
図22に示すタイミング制御回路装置は、以上述べてきた実施例をすべて取り入れた回路構成となっている。この回路によって、低スキューかつ低消費電力であるクロック同期回路を実現できる。図22を構成する要素については、図23にFMDH、FMD、FMDE回路の実施例を、図24にCMDH、CMD回路の実施例を、図25にCG回路の実施例を、図26にSC、SCE回路の実施例を、図27にFF回路の実施例を、図28にDV2回路の実施例を、それぞれ示す。
【００３９】
【発明の効果】
以上説明したように、本発明によると次の効果がある。すなわち、入力クロック信号と同期した出力クロック信号を発生するタイミング制御回路装置において、同期クロック信号を短時間で安定に発生し、かつクロック信号の出力バッファ等の負荷に依存せずに同期信号を供給できる。従って、クロック分配バッファ回路が未知であっても設計が可能であり、設計後のクロック分配バッファ等の負荷が変更しても対応でき、製造プロセスばらつき・温度変化等による負荷回路の特性変化にも適応可能である。さらに、粗調タイミング制御回路と微調タイミング制御回路内の遅延素子の遅延量を最適に構成する事により、生成されるクロック信号のスキューを低減しつつ、回路規模、面積、消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の構成図。
【図２】本発明の実施例の構成図。
【図３】特願平10-250728で開発されたタイミング制御回路装置の構成図。
【図４】特願平10-250728で開発されたタイミング制御回路装置の構成図。
【図５】バッファ回路図。
【図６】  n入力NOR回路図。
【図７】  D型フリップフロップ回路図。
【図８】  RS型フリップフロップ回路図。
【図９】分周回路図。
【図１０】オフセット回路図。
【図１１】  n入力NOR回路図。
【図１２】粗調微調変換回路図。
【図１３】粗調微調変換回路図。
【図１４】トライステートバッファ回路図。
【図１５】本発明の他の実施例の構成図。
【図１６】本発明の他の実施例の構成図。
【図１７】本発明の他の実施例の動作関係図。
【図１８】本発明の他の実施例の構成図。
【図１９】本発明の他の実施例の動作波形。
【図２０】本発明の他の実施例の構成図。
【図２１】本発明の他の実施例の構成図。
【図２２】本発明の他の実施例の構成図。
【図２３】  FMDH、FMD、FMDE回路の実施例の構成図。
【図２４】  CMDH、CMD回路の実施例の構成図。
【図２５】  CG回路の実施例の構成図。
【図２６】  SC、SCE回路の実施例の構成図。
【図２７】  FF回路の実施例の構成図。
【図２８】  DV2回路の実施例の構成図。
【符号の説明】
BUF11、BUF12、BUF13、BUF14、BUF15、BUF21、BUF22、BUF23、BUF24、BUF25、BUF31、BUF32、BUF33、BUF41、BUF42、BUF43、BUF51、BUF201、BUF202、BUF203、BUF211、BUF212、BUF213：バッファ回路
CDLL11、CDLL21、CDLL171、CDLL221：粗調タイミング制御回路
CONV11、CONV21、CONV121、CONV131：粗調微調変換回路
DCL11、DCL12、DCL21、DCL22、DCL31、DCL41、DCL171、DCL172、DCL181、DCL201、DCL211：遅延制御回路列
DFF11、DFF31、DFF71：D型フリップフロップ回路
DIV11、DIV12、DIV21、DIV22、DIV31、DIV41、DIV91：分周回路
DRV11、DRV21、DRV31、DRV41、DRV201、DRV211、DRV221：クロックドライバ回路
FDA11、FDA12、FDA21、FDA22、FDA31、FDA41、FDA151、FDA201、FDA211：フォワード遅延回路列
FDLL11、FDLL21、FDLL171、FDLL221：微調タイミング制御回路
LD11、LD21、LD31、LD41、LD201、LD211：容量性負荷
MCC11、MCC12、MCC21、MCC22、MCC31、MCC41、MCC151、MCC201、MCC211：制御回路
NNOR11、NNOR12、NNOR21、NNOR22、NNOR31、NNOR41、NNOR61、NNOR111：n入力NOR回路
offset11、 offset21、 offset31、 offset41、offset101：オフセット回路
REG11、REG12、REG21、REG22、REG31、REG41、REG151、REG161、REG171、REG172、REG181、REG201、REG211：制御信号記憶回路
RSFF11、RSFF31、RSFF81：RS型フリップフロップ回路
SEL201、SEL211：セレクタ
TSB131、TSB141、TSB181：トライステートバッファ
cntsig21、 cntsig22、 cntsig151：制御信号
clkin11、 clkin21、 clkin31、 clkin41、 clkin191、 clkin192、 clkin193、 clkin194、 clkin201、 clkin221、clkin221：入力クロック信号
clkout11、clkout21、clkout31、clkout41、clkout191、clkout192、clkout193、clkout194、clkout221：出力クロック信号
dclk11、dclk12、dclk13、dclk21、dclk22、dclk23、dclk31、dclk41、dclk151、dclk221：遅延クロック信号
fda121、 fda122、 fda123、 fda124、 fda125、 fda126、 fda131、 fda132、 fda133、 fda134、 fda135、 fda136：フォワード遅延回路列出力信号
inclk11、inclk21、inclk22、inclk191、 inclk192、 inclk193、 inclk194：内部クロック信号
reg121、 reg122、 reg123、 reg124、 reg125、 reg126、 reg131、 reg132、 reg133、 reg134、 reg135、 reg136：制御信号記憶回路出力信号
CG、CMD、CMDH、FMD、FMDE、FMDH、FF、DIV2、SC、SCE：図22の実施例を構成する回路要素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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