(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に画定されたひとつの素子領域において、該基板表面に形成された逆導電型のソース層と、該ソース層表面に形成された一導電型半導体層と、該一導電型の半導体層表面に形成されたドレイン層と、該ドレイン層と該一導電型の半導体層とをいずれも貫通し、該基板表面に垂直な側壁を有する該ソース層に達する溝と、該溝の内壁を覆うように形成された第１絶縁層と、該溝内において該第１絶縁層表面を覆うように形成された第１導体層と、該溝内において該第１導体層表面を覆うように形成された第２絶縁層と、該溝内において該第２絶縁層を覆うように形成された第２導体層とを有し、該溝の少なくとも該ドレイン層上面での開口部の周辺長が、該溝の該ソース層上面での開口部の周辺長より大であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記半導体基板の前記表面は互いに交叉する境界線により分割された複数の区画を含み、前記素子領域の各々が該区画の各々を占有し、該交叉する境界線の第１の方向に平行な境界線上に、前記ドレイン層上面から前記ソース層下面より深い位置にまで達する連続した絶縁分離層を有し、隣り合う一対の該絶縁分離層に挟まれた領域内に、互いに隣接して並ぶ第１グループに属する一連の複数の素子領域にわたり前記ソース層が連続して延在し、該第１グループに属する一連の複数の素子領域毎の少なくも１個所に、該延在するソース層から前記表面絶縁層上面に達する導出電極とを有し、該導出電極にソース配線層が電気的に接続され、更に、該挟まれた領域に並ぶ第２グループに属する一連の複数の素子領域にわたり前記第２導体層が連続して延在し、該第２グループに属する一連の複数の素子領域毎の少なくも１個所に、ワード配線層が電気的に接続され、該第１の方向と交叉する第２の方向に並ぶ第３グループに属する一連の複数の素子領域にわたりビット配線層が連続して延在し、該第３グループに属する各素子領域の前記ドレイン層毎に、該ビット配線層が各々電気的に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、前記ソース層と前記ドレイン層との間の前記一導電型の半導体層にあって、前記第１絶縁層で覆われた前記溝の内壁をチャネル領域とし、前記第１絶縁層をゲート絶縁層、前記第１導体層をフローティングゲート電極、前記第２絶縁層をフローティングゲート・コントロールゲート電極間絶縁層、前記第２導体層をコントロールゲート電極とすることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、前記コントロールゲート電極と前記フローティングゲート電極間の静電容量をＣ２とし、前記フローティングゲート電極と前記ソース層間の静電容量をＣ４とするとき、Ｃ２≫Ｃ４なる関係が成立することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、前記溝の底面が前記ソース層の下面より下に位置していることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、前記溝の前記ドレイン層の下面での開口部の周辺長が上面での開口部の周辺長より小であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項３記載の不揮発性半導体記憶装置において、前記ゲート絶縁層は、前記ソース配線層、前記ビット配線、前記ワード配線層の各配線層に与える電圧値の所定の組み合せにより、所定の前記素子領域のドレイン層と隣接する前記一導電型の半導体層間のアバランシェブレークダウン（Avalanche breakdown)によって発生したホットエレクトロン(Hot-electron)が透過して前記フローティングゲート電極に蓄積し、また該電圧値の他の所定の組み合せにより、ファウラー・ノードハイム型トンネリング（Fowler-Nordheim tunneling)により、該フローティングゲート電極から蓄積電荷をソース層に引き抜くことが可能な膜厚を有することを特徴とする不揮発性半導体記憶装置。
【請求項８】
一導電型の半導体基板表面に、第１逆導電型半導体層を形成する工程と、該第１逆導電型半導体層上に一導電型の半導体層を形成する工程と、該一導電型の半導体層表面から該第１逆導電型半導体層の底面より深い位置にまで達する絶縁分離層を互いに平行で等間隔に形成する工程と、該絶縁分離層に挟まれた該一導電型の半導体層表面に、該絶縁分離層に平行な方向に等間隔で互いに離間し、且つ該第１逆導電型半導体層上面より上方に所定距離離間した複数の第２逆導電型半導体層を形成する工程と、該第２逆導電型半導体層の各々の略中央に、該第１逆導電型半導体層より浅い第１の溝を形成する工程と、該第１の溝の底部略中央に、開口部の周辺長が、該第２逆導電型半導体層の上面での該第１の溝の開口部の周辺長より小なる開口を有し、少なくも該第１逆導電型半導体層の上面に達する第２の溝を形成する工程と、少なくも該第１及び第２の溝内の表面を覆うように、膜厚が略均一な第１絶縁層を形成する工程と、少なくも該第１及び第２の溝内の該第１の絶縁層の表面を覆い、且つ、該第２逆導電型半導体層領域毎に少なくも該絶縁分離層に平行な方向に関しては互いに分離された第１導体層を形成する工程と、該第１導体層の表面上に、該第１及び第２の溝内の表面を覆うように、膜厚が略均一な第２絶縁層を形成する工程と、該第２の絶縁層表面を含む該半導体基板表面に、該第１及び第２の溝を埋め戻し、且つ上面が略平坦な第２導体層を形成する工程と、該第２導体層、該第２絶縁層、及び該第１の導体層を形成する工程と、該第２の導体層の少なくも該第２の溝の開口の上部を覆い、該絶縁分離層に垂直な方向に関しては互いに分離され、且つ該絶縁分離層に平行な方向に連続する該第２の導体層の領域を残し、他の領域を除去する工程と、該残された第２導体層の領域直下の該第２の絶縁層及び該第１の導体層を残し、他の領域の該第２の絶縁層及び該第１の導体層を除去する工程と、少なくも該残された第２の導体層及び該第１導体層の露出表面に酸化膜を形成する工程と、続いて全表面に層間絶縁層を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８記載の不揮発性半導体記憶装置の製造方法において、前記第１の溝を形成後、前記表面に、前記第１の溝の側面上と底面上での膜厚が略均一なシリコン酸化膜を形成する工程と、前記第１の溝の側面上に該シリコン酸化膜を残し、前記表面の平面上の該シリコン酸化膜及び前記第１の溝の底面上の該シリコン酸化膜の平坦部を除去する工程と、前記第１の溝の側面上に残された該シリコン酸化膜をマスクとして、前記第１の溝の露出された底面の半導体層に垂直方向に異方性エッチングを行い、前記第２の溝を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置の製造方法において、前記第１の溝を形成する工程において、前記第２逆導電型半導体層形成後、前記第２逆導電型半導体層の略中央に、開口を有する窒化膜を形成する工程と該窒化膜をマスクとして、下層の半導体層に等方性エッチングを行い、前記第１の溝を形成する工程と、該マスクを再度用いて垂直方向に異方性エッチングを行い、前記第２の溝を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に、電気的に書き込み及び消去可能なＭＯＳ型半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
図２１は、従来のＮＯＲ型フラッシュメモリのメモリセルの断面構造を示す。１はp-型シリコン半導体基板、２は素子分離の400nm 〜800nm 程度の厚さの酸化膜、３は不揮発性メモリの第１ゲート絶縁膜として、シリコン半導体基板を熱酸化してできる法により形成した10nm程度の厚さの酸化膜、４は第１多結晶シリコン膜からなるフローティングゲート、５は厚さ20nm程度の第２ゲート絶縁膜、６は第２多結晶シリコン膜からなるコントロールゲート、７はソース拡散層を高耐圧にするための基板と逆導電型の不純物拡散層、８と９は各々ソースとドレインの n+ 拡散層、１０はゲート電極の側壁絶縁膜、１１は層間絶縁膜、１２、１３及び１４は各々ソース、ドレイン及びコントロールゲートの導出電極用の金属配線である。このような構造の不揮発性半導体記憶装置の動作特性としては、書き込み時にはコントロールゲート電極１４とドレイン電極１３の間に電圧を印加し、ドレイン９と基板１間にアバランシェホットエレクトロン（Avalanche Hot-electron) を発生させ、フローティングゲート４にエレクトロンを注入する。また消去時にはコントロールゲート電極１４とソース電極１２の間に電圧を印加し、ファウラー・ノードハイム型トンネリング(Fowler-Nordheim tunneling  又は
F-Nトンネル) 電流によりフローティングゲート４からソース８にエレクトロンを引き抜いている。
【０００３】
【発明が解決しようとする課題】
従来例の構造では、メモリの大容量化に伴うＭＯＳトランジスタのスケーリングに際し、次のような不都合が生じる。（１）F-N トンネル電流を利用するメモリセルでは、トンネル酸化膜の薄膜限界が約８nmと言われており、それ以下の膜厚の薄膜では、スケーリング則（微細化の際の素子寸法と印加電圧との比例縮小則）が成り立たなくなる、（２）微細化に伴い、実効チャネル長を狭くしていくと、パンチスルー耐圧やリーク電流の制御が困難になる、（３）フローティングゲートに結合する静電容量の減少に伴い消去や書き込み特性の劣化が起きる。下記に上記第３項の問題をより詳しく述べる。
【０００４】
図１は、フローティング型半導体メモリセルの静電容量モデルを示す。これを用いて、書き込み時及び消去時における各々のフローティングゲート電圧Ｖfg（Ｗ）及びＶfg（Ｅ）は次式で表せる。
【０００５】
書き込み：
【０００６】
【数１】
0003743189.tif 000002
消去：
【０００７】
【数２】
0003743189.tif 000003
ここでＣ1 ，Ｃ2 ，Ｃ3 及びＣ4 は各々フローティングゲート４と基板１間の静電容量、コントロールゲート６とフローティングゲート４間の静電容量、フローティングゲート４とドレイン拡散９間の静電容量、及びフローティングゲート４とソース拡散８間の静電容量、また、Ｖcg，Ｖs 及びＶd は各々コントロールゲート電圧、ソース電圧及びドレイン電圧である。
【０００８】
一般に、書き込み効率を向上させるには、Ｖcg及びＶd は共に正なので、式（１）において、Ｃ2 及びＣ3 の静電容量値を大きく取れば、フローティングゲートにかかる実効的な電圧  Ｖfg（Ｗ）が高くなり、アバランシェホットエレクトロンのフローティングゲート注入効率、即ち、書き込み効率が向上し、その結果、書き込み時間が早くなる。
【０００９】
一方、消去時には、Ｖcgは負又は零、Ｖs は正であるから、式（２）において、Ｃ2 ≫Ｃ4 なる静電容量値の関係が最適条件であり、この条件の時フローティングゲートにかかる実効的な電圧Ｖfg（Ｅ）が高くなる。従って、Ｆ−Ｎトンネル電流によるフローティングゲート からソースへのエレクトロンの引き抜き効率、即ち、消去効率が向上し、その結果、消去時間が早くなる。
【００１０】
以上の理由から、ＭＯＳトランジスタの形状を変えずにスケーリング則のみに従って微細化を進めると、上記静電容量値の選択の余地が狭まってしまうという不都合が生じる。そこで、微細化に際し、このような不都合が生じ難い不揮発性半導体記憶装置が望まれていた。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板に対し深さ方向に形成した半導体基板表面に垂直な側壁を有する溝の内壁面を素子形成領域とし、チャネル領域が深さ方向に形成されるようにソースとドレイン拡散層、フローティングゲート電極及びコントロールゲート電極を配置した不揮発性半導体記憶装置であって、しかも溝底面を狭く、またドレイン拡散層とフローティングゲートとをオーバーラップさせて溝上部の周辺長を長くとり、併せて長い周辺長をとり囲むことによりフローティングゲートとコントロールゲートの重なりも大きくなるように溝を形成することにより構成される。このような溝構造により、ＭＯＳトランジスタのスケーリングに対して、Ｃ２及びＣ３の静電容量値を大きく取り、且つＣ２≫Ｃ４ となるような不揮発性半導体記憶装置が実現される。
【００１２】
【発明の実施の形態】
図２は、メモリセルが、交叉するビットライン(BL)とワードライン(WL)の各交点に配置され、ソース（S)を共通とするフローティング型半導体メモリセル(Tr)で構成されるＮＯＲ接続型フラッシュメモリセルアレイの等価回路の４ビット分を示す。
図３は、図２に対応する部分の本発明によるメモリセルアレイのレイアウト図を示す。半導体素子領域は、ワードライン(WL)方向に連続し、且つビットライン(BL)方向には等間隔で配置された溝型絶縁分離層（トレンチアイソレーション）２６で絶縁分離される。その溝型絶縁分離層間の半導体素子領域全面にワードライン(WL)方向に連続した埋め込みソース拡散層が形成され、埋め込みソース拡散層上部のエピタキシャル層２５の表面には、各メモリセル毎に孤立したドレイン拡散層２８で形成され、エピタキシャル層２５の両拡散層間に上下に挟まれた部分を貫通する第１及び第２の溝３０と３２とが形成され、その側壁にチャネルが形成されるようにフローティング型半導体メモリセル(Tr)が構成される。ビットライン(BL)４０は、ドレイン導出電極４１によってドレイン拡散層２８と接続し、ワードライン(WL)４３は溝を埋めるフローティングゲート電極に接続している。Ａ−Ａ’とＢ−Ｂ’は、ビットライン(BL)４０とワードライン(WL)４３の各々に沿っての切断面を表し、以下で示す工程の断面図で参照される。
【００１３】
実施例１
図４−図６は、本発明の不揮発性半導体記憶装置の第１の実施の形態で、図４は各々の製造工程毎に途中の装置断面を示す装置断面図、図５は図４の工程途中での断面斜視図、図６は図４の最終工程での断面図である。
【００１４】
図4(a)参照： P型半導体基板21上のイオン注入時のダメージ及びコンタミネーション防止のためのスルー(through）膜として、酸化膜22を１0nm 程度形成し、その上からヒ素イオン(As+）23を加速電圧 60keV, ドーズ量 3.0 x1015dose/cm2 でイオン注入し、900℃のアニールで活性化を行い、ソース領域になりうるn+ 拡散層24を形成し、その後で酸化膜22を除去する。
【００１５】
図4(b)参照：P 型半導体基板に設けた n+ 拡散層24上に P型エピタキシャル層25を１μｍ成長する。この P型エピタキシャル層25は縦形ＭＯＳトランジスタのチャネルが形成される領域であるから、不純物濃度や膜厚は、ＭＯＳトランジスタのソース・ドレイン間耐圧やチャネル長などに合わせて選択される。
【００１６】
図4(c)参照：エピタキシャル層25上全面に窒化膜（膜厚200nm Si3N4)などの絶縁膜を成長し、フォトリソグラフィ技術でワードライン（図３の43）に平行な素子分離領域上にのみに狭い窓を持つパターンを形成し（図３の26の位置）、これをマスクにして、シリコン（Si）を垂直にエッチングし、素子分離領域に深さ1.5 μｍの溝を形成する。引き続いて図4(c)を参照する。溝の深さは埋没した n+ 拡散層24の下部より深く、完全に n+ 拡散層24を分断する。次に、通常の方法で溝を酸化膜で埋め戻し、溝型絶縁分離層（トレンチアイソレーション）26を形成し、ソースn+拡散層24は帯状に分離される。尚、溝を酸化膜で埋め戻す前に、斜め方向からのイオン注入で、溝の側壁及び底面に溝型絶縁分離層26の接する P型エピタキシャル層25及び P型基板21の界面に、チャネルカット用のP + 拡散層が形成される( 図示せず) 。
【００１７】
図4(d)参照：フォトリソグラフィー技術でレジスト等のマスクにパターンを設け、P 型エピタキシャル層25表面に選択的にヒ素イオン(As+）27をイオン注入し、各素子毎に分離したドレイン領域（図３の28）を形成する。ワードライン方向に隣り合うドレイン領域間に、ボロンイオン（Ｂ+ ) の注入を行い寄生チャネルを防止するチャネルカットを形成する。
【００１８】
図5(e)参照：窒化膜（膜厚150nm Si3N4)などの絶縁膜29をマスクにして各素子領域のほぼ中央に異方性エッチングにより、ドレインn+拡散層28より深い第１の溝30を形成し、全面に酸化膜（膜厚150nm CVD SiO2) を堆積した後、異方性エッチングにより、その酸化膜の平坦部分を除去し第１の溝30の側壁部にのみサイドウォール(側壁絶縁膜）31を残す。
【００１９】
図5(f)参照：このサイドウォール31と絶縁膜29をマスクにして、第１の溝30の中央に再度異方性エッチングにより、ソースn+拡散層24に達する第２の溝32を形成する。
【００２０】
図5(g)参照：サイドウォール31と絶縁膜29を除去し, 露出したシリコン（Si）表面を熱酸化により、トンネル酸化膜33（膜厚10nmの SiO2)を成長し、その上にフローティングゲート電極になるリンをドープした多結晶シリコン膜34（膜厚100nm のpoly-Si)を堆積し、フォトリソグラフィー技術で、第２の溝32の上部を覆い、ワードライン(WL)方向には各素子領域毎で分離し、且つビットライン(BL)方向には連続した帯状パターンを形成する。
【００２１】
図6(h)参照：帯状多結晶シリコン膜34上に熱酸化により層間絶縁膜36  （膜厚20nmの SiO2 又は SiO2 とSi3N4 の積層膜) を成長し、続いて、コントロールゲート電極となるリンをドープした多結晶シリコン膜37（又は高融点メタル、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等、或いは、これらの高融点メタルシリサイド、例えば、タングステンシリサイド（WSi2）、コバルトシリサイド（CoSi2 ）、タンタルシリサイド(TaSi2）, モリブデンシリサイド(MoSi2）, チタンシリサイド(TiSi2）等、或いは、リンをドープした多結晶シリコン膜とメタルシリサイド膜の２層構造等、或いは、リンをドープした多結晶シリコン膜と高融点メタル間にチタンナイトライド（TiN)等のバリアメタルを挟んだサンドウイッチ構造等でもよい) を溝部が平坦化するように形成する。
【００２２】
図6(i)参照：フォトリソグラフィー技術で、第２の溝32の上部を覆い、ビットライン(BL)方向には各素子領域毎で上下多結晶シリコン膜34及び37と層間絶縁膜36を切断分離し、且つワードライン(WL)方向には多結晶シリコン膜37が連続した帯状パターンを形成する。この状態は図5 の断面斜視図に示す。
【００２３】
図8(j)参照：露出したシリコン表面に酸化膜(SiO2 :100nm）と第１の層間絶縁膜(BPSG:900nm等)39 を形成した後、ドレイン拡散層28のコンタクト41とビットライン(BL)40のパターニングと、第２の層間絶縁膜44を堆積し、更に、コントロールゲートの抵抗を低減させるための金属配線43を形成する。 図６は、ワードライン(WL)４３の各々に沿った切断面（Ｂ−Ｂ’）での断面図を表し、コントロールゲート38の導出電極42とソース拡散の導出電極45が各々形成されることを示す。図示されてないが、更に、パッシベーション用のカバー膜をウエーハ全面に堆積し、ボンディングパッド用のコンタクトホールを形成しウエーハプロセスが完成する。
【００２４】
実施例２
本発明の実施例２について図７−９を参照して説明する。
先ず、ウエーハプロセス工程の最初から第２の溝のエッチングによる形成直前までは、実施例１の図４(a)-(d),図５(e)-(f) と全く同じであるので、説明と図面を省略する。実施例１の図５(f)では第２の溝32は埋め込みソース拡散層24に達した位置で止めてあるが、実施例２の図１０(g)では、第２の溝32は埋め込みソース拡散層24を貫通し、その下の半導体基板21にまで達している。この点が実施例１との構造上の違いである。製造方法としては、シリコンの異方性エッチングの時間を溝32の深い分だけ長くすればよい。第２の溝32の形成後の工程は実施例１と本質的に同じであり、図１０(h) −図１２は図６(h) −図９に各々対応させて理解することができる。デバイス特性上では、実施例１と２とどちらが有利かは、主にソース拡散層24と第１のゲート酸化膜33との重なりの面積による静電容量Ｃ4 の大小関係と、半導体基板21と第１のゲート酸化膜33との重なりの面積による静電容量Ｃ1 の増加分とを勘案して決められる。
【００２５】
実施例３
本発明の実施例３について図14−18を参照して説明する。
先ず、ウエーハプロセス工程の最初から第１の溝のエッチングによる形成直前までは、実施例１の図４(a)-(d) と本質的には同じであるので、説明と図面を省略する。実施例１の図５(e) では第１の溝30は、シリコンの異方性エッチングによって、垂直な側壁が作られているのに対し、図14(e) では第１の溝50は、シリコンの等方性エッチングによって、溝50の側壁は曲面をなしている点が構造的に異なる。等方性エッチングでは、エッチングマスク（絶縁膜）29の端にオーバーハングが生ずるので、エッチングマスク(絶縁膜)29の開口は、出来上がった第１の溝50の開口部より小さめに設計しなければならないことは当然である。図14(f) では、エッチングマスクを再度用いて, シリコンの異方性エッチングを行い、垂直な側壁を持った第２の溝52を形成する。第２の溝52は底面は埋め込みソース拡散層24に達した位置で止めてある。第１の溝の等方性エッチング後、同一のエッチングマスクで直ちに異方性エッチングを行い、第２の溝52を形成できるので、工程の簡略化の点で利がある。第２の溝52を形成以降の工程は、実施例１の場合本質的に同じであるので、説明を繰り返すのを省略する。
【００２６】
実施例４
本発明の実施例４について図19を参照して説明する。
構造に関しては、第１の溝は、実施例３と同様に、等方性エッチングによって、溝の側壁は曲面をなし、第２の溝は、実施例３と同様に、第２の溝は埋め込みソース拡散層24を貫通し、その下の半導体基板21にまで達している。従って、製造工程に関しては、第１の溝のエッチングによる形成直前までは、実施例１の図４(a)-(d) と本質的には同じであり、第１の溝の形成は実施例３と本質的には同じであり、第２の溝の形成は実施例２と本質的には同じであるので、説明と工程途中の図面を省略する。
【００２７】
実施例１から実施例４では、何れも、第１の溝の深さがドレイン拡散層28より深く形成されているが、これは発明の必要条件ではない。ただ素子の微細化に伴って、一般に、浅いドレイン拡散層の形成技術は成熟しているが、それよりもさらに浅い第２の溝の形成は必ずしも容易とは言えない。従って、ドレイン拡散層が極端に浅い場合には、第２の溝の深さはそれより深くなるように設計しておいた方が、素子特性のバラ付きを狭く押さえる観点から有利である。
【００２８】
実施例５
本発明の実施例５について図20を参照して説明する。
【００２９】
構造上の特徴は、第１の溝の深さがドレイン拡散層28より浅く形成されている点である。工程上は、上述の様に、ドレイン拡散層が極端に浅い場合には、第１の溝の深さがドレイン拡散層より深くならぬように、細心の注意が必要である。素子特性上では、第1 と第２の溝の開口エリアをS1とS2とすると、実施例１の場合と比較して、両開口に挟まれたエリア（S1−S2）に対応してドレインとフローティングゲート間の静電容量Ｃ3 が増大し、逆に、(S1−S2）のエリアに対応してチャネルが形成される領域エピタキシャル層25とフローティングゲート間の静電容量Ｃ1 が減少する。また付随的に、Ｃ2 ＞Ｃ1 も可能になる。これらの傾向は、上述した高速の書き込みと読み出しが可能なフローティング型半導体メモリセルに対する技術的要請である「Ｃ2 とＣ3 が共に大で、Ｃ2 ＞＞Ｃ4 」の上からも望ましいと言える。
【００３０】
【発明の効果】
本発明によれば、メモリセル構造を半導体基板表面に対し縦方向に形成することにより、半導体素子のスケーリング則に拘束されないメモリセルの形成が可能となる。フローティングゲート電極とコントロールゲート電極の対向面積を縦型溝の側壁部全表面も含むように形成することにより、コントロールゲートとフローティングゲート電極間の静電容量Ｃ2 を一般的な従来型のメモリセル構造に比べ大きく取ることができ、縦型溝の開口周囲長を上部ドレイン領域で広く、下部ソース領域で狭く形成することで静電容量Ｃ3 を大きくし、下部ソースでの静電容量Ｃ4 を小さくすることができ、Ｃ2 ＞＞Ｃ4 が可能となる。これらのことからフローティングゲートにかかる実効的なＶfgが高くなり、結果として、書き込み時間の短縮と消去時間の短縮とが可能となる。また、n+ソース拡散層を絶縁分離層で挟まれた全領域に広げることにより、低抵抗な埋め込みソースラインの形成が可能となった。これも消去効率の向上に寄与している。言い換えれば、素子性能を維持したまま、高集積な不揮発性半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】  フローティング型半導体メモリセルの静電容量モデル
【図２】  本発明の実施例１−５によるフローティング型半導体メモリセルアレイの等価回路
【図３】  図２に対応したレイアウト図
【図４】  実施例１のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その１）
【図５】  実施例１のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その２）
【図６】  実施例１のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その３）
【図７】  実施例１の図６の工程（ｉ）における、図３のＡ−Ａ’に示す線で切断した断面斜視図
【図８】  実施例１のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その４）
【図９】  実施例１の図８の工程（ｊ）における、図３のＢ−Ｂ’に示す線で切断した断面図
【図１０】    実施例２のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その１）
【図１１】  実施例２の図７の工程（ｉ）における、図３のＡ−Ａ’に示す線で切断した断面斜視図
【図１２】  実施例２のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その２）
【図１３】  実施例２の図１２の工程（ｊ）における、図３のＢ−Ｂ’に示す線で切断した断面図
【図１４】  実施例３のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その１）
【図１５】  実施例３のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その２）
【図１６】  実施例３の図１６の工程（ｉ）における、図３のＡ−Ａ’に示す線で切断した断面斜視図
【図１７】  実施例３のフローティング型半導体メモリセルアレイの製造工程を示し、図３のＡ−Ａ’に示す線で切断した断面図（その３）
【図１８】  実施例３の図１７の工程（ｊ）における、図３のＢ−Ｂ’に示す線で切断した断面図
【図１９】  実施例４の、図３のＡ−Ａ’に示す線で切断した断面図であり、実施例３の図１５の工程（ｉ）に対応する工程
【図２０】  実施例５の、図３のＡ−Ａ’に示す線で切断した断面斜視図
【図２１】  従来のＭＯＳ型不揮発性半導体記憶装置のメモリセルの断面図
【符号の説明】
１、２１  半導体基板
２  素子分離の酸化膜
３、３３、５３  第１ゲート酸化膜
４、フローティングゲート
５、３６、５６  第２ゲート酸化膜
６、３８、５８  コントロールゲート
７  低濃度ソース不純物拡散層
８、２４  高濃度ソース不純物拡散層
９、２８  ドレイン不純物拡散層
１０、３１サイドウォール（側壁絶縁膜）
１１、３９、４４  層間絶縁膜
１２、４５  ソース導出電極
１３、４１  ドレイン導出電極
１４、４２  コントロールゲート導出電極
Ｃ1   フローティングゲートと半導体基板間の静電容量
Ｃ2   コントロールゲートとフローティングゲート間の静電容量
Ｃ3   フローティングゲートとドレイン不純物拡散層間の静電容量
Ｃ4   フローティングゲートとソース不純物拡散層間の静電容量
ＢＬ、４０  ビットライン
ＷＬ、４３  ワードライン
Ｔｒ  トランジスタ
Ｓ、    ソースライン
２２  酸化膜
２３、２７  イオン注入
２５  エピタキシャル層
２６  溝型絶縁分離層
２９  絶縁膜（エッチングマスク）
３０、５０  第１の溝
３２、５２  第２の溝
３４、３７、５４、５７  多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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