(57)【特許請求の範囲】
【請求項１】
複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、
上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオフ開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、
この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、
上記蓄積素子に蓄積された電荷をターンオフ時に放電抵抗を介して放電させ、この放電信号が所定値以上の時には、上記放電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路と
を備えたことを特徴とする半導体装置。
【請求項２】
複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、
上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオン開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、
この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、
上記蓄積素子に蓄積された電荷をターンオン時に抵抗を介して充電素子に充電し、この充電信号が所定値以上の時には、上記充電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路と
を備えたことを特徴とする半導体装置。
【請求項３】
パルス成形回路は、信号保持回路に保持された信号を、複数回のスイッチングに１回の割合で取り込む論理回路を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
信号保持回路は、過電圧保護装置からの信号を保持する第１の蓄積素子と、パルス成形回路に出力する信号を保持する第２の蓄積素子と、上記各蓄積素子間に接続されたスイッチング素子または電流を制限するインピーダンス素子とで構成され、第２の蓄積素子の容量が第１の蓄積素子の容量よりも小さいことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
パルス成形回路は、信号保持回路からの信号を入力し、入力信号が基準値以上の信号を出力する比較器と、上記比較器へ入力する基準値を変化させる可変手段を備えたことを特徴とする請求項１または２記載の半導体装置。
【請求項６】
所定のスイッチング制御信号により制御される複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に過電圧保護装置が接続された半導体装置において、上記過電圧保護回路を上記自己消弧形半導体素子より切り離すスイッチと、上記スイッチング制御信号がターンオンすると上記スイッチにオフ信号を出力する論理回路と、上記自己消弧形半導体素子がターンオンする所定時間前に上記オフ信号が位置するように、上記自己消弧形半導体素子を制御する上記スイッチング制御信号を所定時間遅らせるディレイ回路とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に直列接続した自己消弧形半導体素子のスイッチングタイミングのずれを補正するゲートドライブ回路に関するものである。
【０００２】
【従来の技術】
図１５は特開平１１−２６２２４３号公報に記載された従来の半導体装置を示す回路構成図であり、直列接続したＭＯＳゲート入力型自己消弧形半導体素子に対する従来のゲートドライブ回路を示す図である。図において、５０−１，５０−２，５０−３は自己消弧形半導体素子であり、直列接続されている。各自己消弧形半導体素子５０−１、５０−２、５０−３へは、ゲート抵抗５１、スイッチ素子５２，５３、直流電源５４，５５、スイッチ素子信号制御信号５６により、通常のスイッチング信号が与えられる。
複数の自己消弧形半導体素子を直列接続する場合、自己消弧形半導体素子やその駆動装置の特性に経時変化が生じた場合や、スイッチングパターンが変化して装置の温度が変化し特性に差が生じた場合、自己消弧形半導体素子のスイッチングタイミングがばらつき、過渡的な電圧分担に差が生じる。このようなスイッチングタイミンクのずれは以下のようにして補正する。
【０００３】
直列接続された自己消弧形半導体素子のターンオフ時のスイッチングタイミングのずれは、ゲート抵抗５７、スイッチ素子５８、直流電源５９、駆動回路６０、電流検出器６１、ロジック処理回路６２により補正される。即ち、直列接続した上下のスナバ回路７０に流れる電流の差を電流検出器６１で検出してターンオフ時のスイッチングタイミングずれを検知し、これを基にミラー時間幅を制御してタイミングずれを補正している。
【０００４】
また、直列接続された自己消弧形半導体素子のターンオン時のスイッチングタイミングのずれは、ゲート抵抗５７、スイッチ素子６３、直流電源６４、抵抗６５、基準電源６６、コンパレータ６７、駆動回路６８、ロジック処理回路６２により補正される。即ち、ミラー期間に大きな電流をゲート端子に流すようにしてターンオン速度を上げ、ターンオン時のスイッチングタイミングのずれを小さくしている。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されており、ターンオン速度を速くすることでターンオン時のタイミングずれを小さくしているため、電流変化率が高くなり、このときに別アームの還流ダイオードで起こるリカバリサージ電圧が大きくなる。タイミングばらつきを小さくするほど上記サージ電圧は高くなり、サージ電圧が還流ダイオードの定格内に収まる程度までしか、ターンオン速度を速くすることはできないため、ターンオン時のタイミングずれを十分小さくすることができないという問題があった。
【０００６】
また、ターンオフ時のタイミングずれは、直列接続にした上下のスナバ回路に流れる電流の差を基に補正している。そのため、例えば、ターンオフ時のタイミングが早い素子が３つ続き、その上にターンオフが遅い素子が接続されている場合、ターンオフのタイミングが早い素子の内の一番上の素子のみがターンオフが遅くなるように補正され、残り２つのターンオフが早い素子に対してはターンオフ時のタイミングは補正されず、正確なタイミングずれの補正ができないという問題があった。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、スイッチングタイミングのずれを適切に調整することが可能なゲートドライブ回路を備えた半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオフ開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、上記蓄積素子に蓄積された電荷をターンオフ時に放電抵抗を介して放電させ、この放電信号が所定値以上の時には、上記放電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路とを備えたものである。
【０００９】
また、本発明の半導体装置は、複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオン開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、上記蓄積素子に蓄積された電荷をターンオン時に抵抗を介して充電素子に充電し、この充電信号が所定値以上の時には、上記充電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路とを備えたものである。
【００１４】
また、本発明の半導体装置は、所定のスイッチング制御信号により制御される複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に過電圧保護装置が接続された半導体装置において、上記過電圧保護回路を上記自己消弧形半導体素子より切り離すスイッチと、上記スイッチング制御信号がターンオンすると上記スイッチにオフ信号を出力する論理回路と、上記自己消弧形半導体素子がターンオンする所定時間前に上記オフ信号が位置するように、上記自己消弧形半導体素子を制御する上記スイッチング制御信号を所定時間遅らせるディレイ回路とを備えたものである。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、本発明の実施の形態１を図１および図２を用いて説明する。図１はターンオフ時のスイッチングタイミングのずれを補正する回路構成を示し、図２はその動作を説明するためのタイムチャートである。
図１において、１は自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器、２は自己消弧形半導体素子（以後説明にはＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒを用いるが、他の自己消弧形半導体素子でも良い）、４０は制御信号発生器１とＩＧＢＴ２の制御端子との間に設けられたゲートドライブ回路であり、本実施の形態におけるゲートドライブ回路４０は、ＩＧＢＴ２にかかる過電圧を検出してＩＧＢＴ２を保護する過電圧保護装置６を備えている。また、制御信号発生器１と、ＩＧＢＴ２を駆動するゲートアンプ５との間には、入力判定回路７ａ、信号保持回路１３ａ、およびパルス成形回路１６ａからなるスイッチングタイミング調整器３６ａが接続されている。入力判定回路７ａはディレイ回路１１、ＮＯＴ回路１０、およびＯＲ回路９からなるスイッチング過渡状態検出器８ａとＰＮＰトランジスタ１２とで構成され、制御信号発生器１からの信号と過電圧保護装置６から出力される信号（過電圧保護装置の動作電圧Ｅ１を超える過電圧に対応する信号）とを入力し、過電圧保護装置６から出力される上記信号が、ターンオフ時のスイッチングタイミングずれによってＩＧＢＴ２に過電圧が発生し、出力された信号であることを判定する。即ち、本実施の形態におけるスイッチング過渡状態検出器８ａは、制御信号発生器１からの信号がターンオフ開始してからディレイ回路１１で定めた時間のみＰＮＰトランジスタ１２を駆動することにより、上記時間に過電圧保護装置６が動作した場合に、過電圧保護装置６から出力される信号を出力してスイッチングタイミングずれによって過電圧が発生したことを判定する。信号保持回路１３ａはコンデンサ（蓄積素子）１５と入力抵抗１４とで構成され、入力判定回路７ａからの信号（ターンオフ時のスイッチングタイミングずれによって発生する過電圧に対応する信号）を保持する。パルス成形回路１６ａは論理回路１８とＰＮＰトランジスタ１７と抵抗１９とディレイ回路２０とＯＲ回路２１とで構成され、信号保持回路１３ａのコンデンサ１５に蓄えられた電荷を、複数回のスイッチングに１回の割合でターンオフ時に放電させるとともに、この放電信号と制御信号発生器１からのスイッチング制御信号とにより補正されたスイッチング制御信号を成形する。即ち、ＯＲ回路２１では入力される放電電圧がしきい値以上の時、オン信号が出力され、最終的には制御信号発生器１からのスイッチング制御信号にこのオン信号が加算されて出力される。なお、スイッチング制御信号はディレイ回路２０で後述のように所定時間遅延された信号となって加算される。４はゲート抵抗、３は還流ダイオードである。
【００１６】
図３は、複数の（ここでは２個）のＩＧＢＴ２を直列接続するとともに、個々のＩＧＢＴ２と還流ダイオード３とを直列接続し、さらに各ＩＧＢＴ２に上記のような構成のゲートドライブ回路４０を接続し、半導体スイッチ４１を構成した図である。また、図４は上記半導体スイッチ４１を用いて３相２レベルインバータを構成した図である。上記半導体スイッチ４１は２レベルインバータに限らず、全ての半導体装置に用いることが可能である。
【００１７】
次に本実施の形態の動作を説明する。
図２において、（ａ）は信号保持回路１３ａのコンデンサ１５の電圧、（ｂ）はＰＮＰトランジスタ１７の導通状態、（ｃ）はＯＲ回路２１の入力電圧Ａ、（ｄ）はＩＧＢＴ２のスイッチング状態、（ｅ）はＩＧＢＴ２のコレクタ−エミッタ間電圧を示す。図２は２つのＩＧＢＴ２を直列接続した場合の波形を示しており、（ｅ）はターンオフが早いＩＧＢＴと遅いＩＧＢＴとの両方の電圧波形を示している。また（ａ）〜（ｄ）は早くターンオフするＩＧＢＴに対する波形である。
【００１８】
入力判定回路７ａは、制御信号発生器１からのスイッチング制御信号がターンオフ開始してからディレイ回路１１で定められた期間だけ、過電圧保護装置６からの信号を通過させる。これにより、早くターンオフしたＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護回路６の動作電圧Ｅ１を超えた時刻（ｔ１）から、ＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護回路６の動作電圧Ｅ１より下がった時刻（ｔ２）まで、コンデンサ１５の電圧は上昇する。コンデンサ１５の電圧は過電圧保護装置６の動作量、即ち動作電圧Ｅ１以上の過電圧のレベル、および過電圧が印加されている時間に応じて上昇する。論理回路１８は制御信号発生器１からのターンオフ信号の複数回に１回の割合（ここでは２回に１回の割合）でＰＮＰトランジスタ１７を駆動する。ＰＮＰトランジスタ１７がオンしたとき（ｔ３）、コンデンサ１５の電圧はコンデンサ１５と抵抗１９の放電回路で放電し低下する。ＯＲ回路２１の入力電圧はコンデンサ１５の電圧とほぼ等しくなり、ＯＲ回路２１の入力電圧がＯＲ回路２１の入力しきい電圧Ａ１より大きい期間（ｔ３〜ｔ４）、ＩＧＢＴ２のオンは続きスイッチングのタイミングずれは小さくなる。なお、この際、ディレイ回路２０によって、ＰＮＰトランジスタ１７および論理回路１８の時間遅れが補償され、制御信号発生器１からのスイッチング信号と信号保持回路１３ａからの信号（スイッチングタイミングずれ補正信号）の同期が取られる。
【００１９】
以上のように、本実施の形態においては、過電圧保護装置６の動作量に応じてスイッチングタイミングを調整しているため、ＩＧＢＴ２やゲートドライブ回路４０の特性に経時変化が生じた場合や、ＩＧＢＴ２の冷却構造やＩＧＢＴ２のスイッチングパターンが影響し、連続運転時に直列接続したＩＧＢＴ間に温度差が生じ、特性が変化した場合でも、個々のＩＧＢＴ毎に、自動的、かつ適切にスイッチングタイミングが調整され、手動でスイッチングタイミングを調整する必要が無い。
また、定常的にスイッチングタイミングのずれが生じることによって過電圧保護装置や自己消弧形半導体素子において生じる損失を減らすことができる。
また、過電圧保護装置の動作回数を減らすことができるので、過電圧保護装置の信頼性も向上する。
【００２０】
なお、上記実施の形態において、過電圧保護回路６はＩＧＢＴ２のコレクタ端子とゲート端子の間、もしくはコレクタ端子とエミッタ端子の間に接続しても良い。
【００２１】
また、上記実施の形態において、信号保持回路１３ａはコンデンサ（蓄積素子）１５と入力抵抗１４とで構成されるものを示したが、例えばメモリを使って入力判定回路７ａからの信号をデジタル信号として離散的に保持するようにしてもよい。
【００２２】
実施の形態２．
実施の形態２による半導体装置を図５、図６により説明する。
図５はターンオン時のスイッチングタイミングずれを補正する構成を示し、図６はその動作を説明するためのタイムチャートである。
図５において、既に実施の形態１で説明したものは図１と同じ番号を使っており、説明は省略する。制御信号発生器１と、ＩＧＢＴ２を駆動するゲートアンプ５との間に、入力判定回路７ｂ、信号保持回路１３ｂ、およびパルス成形回路１６ｂからなるスイッチングタイミング調整器３６ｂを接続する。入力判定回路７ｂはディレイ回路２３、ＮＯＴ回路２２、ＯＲ回路９からなるスイッチング過渡状態検出器８ｂとＰＮＰトランジスタ１２とで構成され、制御信号発生器１からの信号と過電圧保護装置６から出力される信号（過電圧保護装置の動作電圧Ｅ１を超える過電圧に対応する信号）とを入力し、過電圧保護装置６から出力される上記信号が、ターンオン時のスイッチングタイミングずれによってＩＧＢＴ２に過電圧が発生し、出力された信号であることを判定する。即ち、本実施の形態２におけるスイッチング過渡状態検出器８ｂは、制御信号発生器１からの信号がターンオン開始してからディレイ回路２３で定めた時間のみＰＮＰトランジスタ１２を駆動することにより、上記時間に過電圧保護装置６が動作した場合に、過電圧保護装置６から出力される信号を出力してスイッチングタイミングずれによって過電圧が発生したことを判定する。信号保持回路１３ｂはコンデンサ（蓄積素子）１５と、入力抵抗１４と、放電抵抗２４とで構成され、入力判定回路７ｂからの信号（ターンオン時のスイッチングタイミングずれによって発生する過電圧に対応する信号）を保持する。パルス成形回路１６ｂは論理回路１８と、ＰＮＰトランジスタ１７と、抵抗２５と、放電抵抗２７と、コンデンサ（充電素子）２６と、ディレイ回路２０と、ＯＲ回路２１とで構成され、信号保持回路１３ｂのコンデンサ１５に蓄えられた電荷を、複数回のスイッチングに１回の割合でターンオン時にコンデンサ２６に充電させるとともに、この充電信号と制御信号発生器１からのスイッチング制御信号とにより補正されたスイッチング制御信号を成形する。即ち、ＯＲ回路２１では入力される充電電圧がしきい値以上の時、オン信号が出力され、最終的には制御信号発生器１からのスイッチング制御信号にこのオン信号が加算されて出力される。なお、スイッチング制御信号はディレイ回路２０で後述のように所定時間遅延された信号となって加算される。
【００２３】
実施の形態２の信号保持回路１３ｂは実施の形態１の信号保持回路１３ａと同じ構成にすると、パルス成形回路１６ｂにコンデンサ１５の放電経路が無いため、放電抵抗２４が必要になるが、コンデンサ１５と放電抵抗２４の放電時定数はＰＮＰトランジスタ１７が数回オンする時間に選ぶ。また、ＰＮＰトランジスタ１７がオンした時、コンデンサ１５の電圧が大きく低下しないようにコンデンサ１５の容量とコンデンサ２６の容量ではコンデンサ１５の容量を大きくする。コンデンサ２６と放電抵抗２７の時定数は、ＰＮＰトランジスタ１７がオンしコンデンサ２６が充電された後、次にＰＮＰトランジスタ１７がオンするまでに放電されるような時定数に設定する。
【００２４】
次に本実施の形態の動作を説明する。
図６において、（ａ）は信号保持回路１３ｂのコンデンサ１５の電圧、（ｂ）はＰＮＰトランジスタ１７の導通状態、（ｃ）はＯＲ回路２１の入力電圧Ａ、（ｄ）はＩＧＢＴ２のスイッチング状態、（ｅ）はＩＧＢＴ２のコレクタ−エミッタ間電圧を示す。図６は２つのＩＧＢＴを直列接続した場合の波形を示しており、（ｅ）はターンオンが早いＩＧＢＴと遅いＩＧＢＴとの両方の電圧波形を示している。また（ａ）〜（ｄ）は遅くターンオンするＩＧＢＴの波形である。
【００２５】
入力判定回路７ｂは、制御信号発生器１からのスイッチング制御信号がターンオン開始してからディレイ回路２３で定められた期間だけ、過電圧保護装置６からの信号を通過させる。これにより遅くターンオンしたＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護装置６の動作電圧Ｅ１を超えた時刻（ｔ１）から、ＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護回路６の動作電圧Ｅ１より下がった時刻（ｔ２）まで、コンデンサ１５の電圧は上昇する。コンデンサ１５の電圧は過電圧保護装置６の動作量に応じて上昇する。論理回路１８は制御信号発生器１からのターンオン信号の複数回に一回の割合（ここでは２回に１回の割合）でＰＮＰトランジスタ１７を駆動する。ＰＮＰトランジスタ１７がオンしたとき（ｔ３）、ＯＲ回路２１の入力電圧Ａは、コンデンサ１５の容量がコンデンサ２６の容量よりも十分大きいため、抵抗２５とコンデンサ２６の時定数でコンデンサ１５の電圧まで上昇する。ＯＲ回路２１の入力電圧Ａが入力しきい電圧Ａ２を超えたところ（ｔ４）でＩＧＢＴ２はターンオンし始める。なお、この際、ディレイ回路２０によって、ＰＮＰトランジスタ１７、論理回路１８の時間遅れが補償され、制御信号発生器１からのスイッチング信号と信号保持回路１３ｂからの信号（スイッチングタイミングずれ補正信号）の同期が取られる。
【００２６】
以上のように、本実施の形態２においては、実施の形態１と同様、過電圧保護装置６の動作量に応じて、スイッチングタイミングを調整しているため、ＩＧＢＴ２やゲートドライブ回路の特性に経時変化が生じた場合や、ＩＧＢＴ２の冷却構造やＩＧＢＴ２のスイッチングパターンが影響し、連続運転時に直列接続したＩＧＢＴ間に温度差が生じ、特性が変化した場合でも、個々のＩＧＢＴ毎に、自動的、かつ適切にスイッチングタイミングが調整され、手動でスイッチングタイミングを調整する必要が無い。
また、定常的にスイッチングタイミングのずれが生じることによって過電圧保護装置や自己消弧形半導体素子において生じる損失を減らすことができる。
また、過電圧保護装置の動作回数を減らすことができるので、過電圧保護装置の信頼性も向上する。
【００２７】
実施の形態３．
実施の形態３による半導体装置を図７により説明する。
図７はターンオフ時およびターンオン時のスイッチングタイミングずれを補正する構成である。図７において、３６はスイッチングタイミング調整器であり、実施の形態１で述べたターンオフ時のスイッチングタイミングを調整するスイッチングタイミング調整器３６ａと、実施の形態２で述べたターンオン時のスイッチングタイミングを調整するスイッチングタイミング調整器３６ｂと、ＯＲ回路４２とで構成されている。スイッチングタイミング調整器３６ａとスイッチングタイミング調整器３６ｂとは、制御信号発生器１と過電圧保護装置６とからの入力に対して並列に接続され、スイッチングタイミング調整器３６ａおよびスイッチングタイミング調整器３６ｂの出力をＯＲ回路４２に入力する。ＯＲ回路４２の出力はゲートアンプ５へ入力する。
【００２８】
スイッチングタイミング調整器３６ａおよびスイッチングタイミング調整器３６ｂはそれぞれ実施の形態１および実施の形態２で述べた動作をし、スイッチングタイミング調整器３６ａはターンオフ時のスイッチングタイミングを調整した信号、スイッチングタイミング調整器３６ｂはターンオン時のスイッチングタイミングを調整した信号を出力する。それらの信号をＯＲ回路４２で足し合わせることで、ターンオフ、ターンオンのどちらともスイッチングタイミングを調整した信号をゲートアンプ５へ送ることができる。
【００２９】
実施の形態４．
実施の形態４による半導体装置を図８、図９により説明する。
図８はターンオフ時のスイッチングタイミングずれを補正する構成を示し、図９はその動作を説明するためのタイムチャートである。
本実施の形態４における信号保持回路１３ａは、複数の蓄積素子を備えており、入力抵抗１４、コンデンサ（第１の蓄積素子）１５、放電抵抗２４、ＮＰＮトランジスタ２８、ベース抵抗２９、コンデンサ（第２の蓄積素子）３０からなる。パルス成形回路１６ａは抵抗１９、ＰＮＰトランジスタ１７、ベース抵抗３１、ディレイ回路２０、ＯＲ回路２１で構成され、信号保持回路１３ａのコンデンサ３０に蓄えられた電荷を、ターンオフ毎に放電させるとともに、この放電信号と制御信号発生器１からのスイッチング制御信号とにより補正されたスイッチング制御信号を成形する。即ち、ＯＲ回路２１では入力される放電電圧がしきい値以上の時、オン信号が出力され、最終的には制御信号発生器１からのスイッチング制御信号にこのオン信号が加算されて出力される。なお、スイッチング制御信号はディレイ回路２０で所定時間遅延された信号となって加算される。
【００３０】
次に本実施の形態の動作を説明する。
図９において、（ａ）はコンデンサ（第１の蓄積素子）１５の電圧、（ｂ）はコンデンサ（第２の蓄積素子）３０の電圧、（ｃ）はＰＮＰトランジスタ１７の導通状態、（ｄ）はＯＲ回路２１の入力電圧Ａ、（ｅ）はＩＧＢＴ２のスイッチング状態、（ｆ）はＩＧＢＴ２のコレクタ−エミッタ間電圧を示す。図９は２つのＩＧＢＴを直列接続した場合の波形を示しており、（ｆ）はターンオフが早いＩＧＢＴと遅いＩＧＢＴとの両方の電圧波形を示している。また（ａ）〜（ｅ）はターンオフが早いＩＧＢＴの波形である。
【００３１】
入力判定回路７ａは実施の形態１と同様の動作をする。信号保持回路１３ａにおいて、ターンオフが早いＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護回路６の動作電圧Ｅ１を超えている期間（ｔ１−ｔ２）、コンデンサ１５の電圧は上昇する。コンデンサ１５の電圧は過電圧保護装置６の動作量に応じて上昇する。その後、ＩＧＢＴ２のオン時（ｔ３）にコンデンサ１５の電荷がコンデンサ３０に移動し、コンデンサ３０の電圧がコンデンサ１５の電圧とほぼ同じ程度まで上昇する。そのときに、コンデンサ１５の電圧が大きく低下することの無いように、コンデンサ１５の容量はコンデンサ３０と比較して大きくする。ｔ４でＰＮＰトランジスタ１７はオン状態になり、コンデンサ３０に貯められた電荷は抵抗１９を通って放電される。コンデンサ３０の電圧がＯＲ回路２１の入力電圧Ａとなり、ＯＲ回路２１の入力しきい電圧Ａ１を超えている期間（ｔ５−ｔ６）だけ、ＩＧＢＴ２のターンオフが遅らせられ、ターンオフのスイッチングタイミングずれが小さくなる。ディレイ回路２０はＰＮＰトランジスタ１７の遅れ時間を補償し、信号保持回路１３ａからの信号（スイッチングタイミング補正信号）と制御信号発生器１からのスイッチング信号を同期させる。
【００３２】
このように、実施の形態１では論理回路１８を用いて複数回に１回の割合でターンオフ時のスイッチングタイミングのずれを補正していたが、本実施の形態ではコンデンサ１５に蓄えられた電荷をターンオフのたびにコンデンサ３０に移して利用するので、ターンオフのたびに連続してスイッチングのタイミングずれを補正することが可能である。
また、スイッチング信号のタイミングでＰＮＰトランジスタ１７を駆動することが可能なので、実施の形態１および実施の形態２で用いていた論理回路１８が不要となる。
また、複数のコンデンサ（蓄積素子）間に、スイッチング素子、もしくは電流を制限するインピーダンスの大きなインピーダンス素子を接続し、信号保持回路に蓄えられた情報をパルス成形回路に出力するときに、過電圧保護装置からの情報が流れないようにすることで、過電圧保護装置からの情報がそのままパルス成形回路に流れ、ＩＧＢＴのオン状態が続く、もしくはスイッチングタイミングずれを補正できない状態を防ぐことができる。
【００３３】
実施の形態５．
実施の形態５による半導体装置を図１０、図１１により説明する。
図１０はターンオン時のスイッチングタイミングずれを補正する構成を示し、図１１はその動作を説明するためのタイムチャートである。
本実施の形態５における信号保持回路１３ｂは、複数の蓄積素子を備えており、入力抵抗１４、コンデンサ１５（第１の蓄積素子）、放電抵抗２４、ＰＮＰトランジスタ４５、ベース抵抗２９、コンデンサ（第２の蓄積素子）４３、放電抵抗４４からなる。パルス成形回路１６ｂは抵抗２５、ＮＰＮトランジスタ４６、ベース抵抗３１、コンデンサ（充電素子）２６、放電抵抗２７、ディレイ回路２０、ＯＲ回路２１で構成され、信号保持回路１３ｂのコンデンサ４３に蓄えられた電荷を、ターンオン毎にコンデンサ２６に充電させるとともに、この充電信号と制御信号発生器１からのスイッチング制御信号とにより補正されたスイッチング制御信号を成形する。即ち、ＯＲ回路２１では入力される充電電圧がしきい値以上の時、オン信号が出力され、最終的には制御信号発生器１からのスイッチング制御信号にこのオン信号が加算されて出力される。なお、スイッチング制御信号はディレイ回路２０で所定時間遅延された信号となって加算される。
【００３４】
次に本実施の形態の動作を説明する。
図１１において、（ａ）はコンデンサ（第１の蓄積素子）１５の電圧、（ｂ）はコンデンサ（第２の蓄積素子）４３の電圧、（ｃ）はＮＰＮトランジスタ４６の導通状態、（ｄ）はＯＲ回路２１の入力電圧Ａ、（ｅ）はＩＧＢＴ２のスイッチング状態、（ｆ）はＩＧＢＴ２のコレクタ−エミッタ間電圧を示す。図１１は２つのＩＧＢＴを直列接続した場合の波形を示しており、（ｆ）はターンオンが早いＩＧＢＴと遅いＩＧＢＴとの両方の電圧波形を示している。また（ａ）〜（ｅ）はターンオンが遅いＩＧＢＴの各波形である。
【００３５】
入力判定回路７ｂは実施の形態２と同様の動作をする。信号保持回路１３ｂにおいて、ターンオンが遅いＩＧＢＴのコレクタ−エミッタ間電圧が過電圧保護回路６の動作電圧Ｅ１を超えている期間（ｔ１〜ｔ２）、コンデンサ１５の電圧は上昇する。コンデンサ１５の電圧は過電圧保護装置６の動作量に応じて上昇する。制御信号発生器１からオフ信号が発せられるとＰＮＰトランジスタ４５がオンし、コンデンサ４３の電圧がほぼコンデンサ１５の電圧まで上昇する。このとき、コンデンサ１５の電圧が大きく低下することの無いように、コンデンサ１５の容量はコンデンサ４３の容量よりも大きくする。その後、制御信号発生器１からオン信号が発せられると、ＮＰＮトランジスタ４６がオンし、コンデンサ２６の電圧はコンデンサ２６と抵抗２５の時定数で、コンデンサ４３の電圧まで上昇する。このとき、コンデンサ４３の電圧が大きく低下することの無いように、コンデンサ４３の容量はコンデンサ２６の容量よりも大きくする。コンデンサ２６の電圧がＯＲ回路２１の入力しきい電圧Ａ２よりも大きくなると（ｔ５）、ＩＧＢＴ２はオンする。制御信号発生器１からのＩＧＢＴ２への指令は予め、ディレイ回路２０で遅らせているため、信号保持回路１３ｂからの信号（スイッチングタイミング補正信号）がある場合は、早くオンさせてスイッチングずれを小さくすることが可能となる。コンデンサ４３とコンデンサ２６の電荷が、制御信号発生器１から発せられるオンオフ信号のオンからオフになる前にしきい値より下がるように、それぞれの容量および放電抵抗の値を設定する。コンデンサ１５の放電時定数はそれよりも長く、数周期〜数十周期程度で放電されるようにコンデンサの容量、放電抵抗の抵抗値を設定する。
【００３６】
このように、実施の形態２では論理回路１８を用いて複数回に１回の割合でターンオン時のスイッチングタイミングのずれを補正していたが、本実施の形態ではコンデンサ１５に蓄えられた電荷をターンオンのたびにコンデンサ４３に移して利用するので、ターンオンのたびに連続してスイッチングのタイミングずれを補正することが可能である。
また、スイッチング信号のタイミングでＰＮＰトランジスタ１７を駆動することが可能なので、実施の形態１および実施の形態２で用いていた論理回路１８が不要となる。
また、複数のコンデンサ（蓄積素子）間に、スイッチング素子、もしくは電流を制限するインピーダンスの大きなインピーダンス素子を接続し、信号保持回路に蓄えられた情報をパルス成形回路に出力するときに、過電圧保護装置からの情報が流れないようにすることで、過電圧保護装置からの情報がそのままパルス成形回路に流れ、ＩＧＢＴのオン状態が続く、もしくはスイッチングタイミングずれを補正できない状態を防ぐことができる。
【００３７】
実施の形態６．
実施の形態６による半導体装置を図１２により説明する。
図１２はターンオフ時のスイッチングタイミングずれを補正する構成であり、入力判定回路７ａおよびパルス成形回路１６ａは実施の形態４と同様である。信号保持回路１３ａはオペアンプ３２よりなるバッファ、抵抗３３、コンデンサ３０、入力抵抗１４、コンデンサ１５、放電抵抗２４からなる。実施の形態４とは信号保持回路１３ａ中のＮＰＮトランジスタ２８、ベース抵抗２９から成る回路をオペアンプ３２、抵抗３３に変更した点が異なる。
なお、ＰＮＰトランジスタ１７がオンのとき、オペアンプ３２の出力電流で、ＯＲ回路２１の入力電圧Ａが入力しきい電圧Ａ１を超えることを防ぐために、抵抗３３、１９はその値を適切に選ぶ。
【００３８】
本実施の形態ではバッファを用いているため、コンデンサ１５の電荷を失うことなくスイッチングタイミングずれを小さくすることができる。
【００３９】
なお、本実施の形態では実施の形態４のものに対して、バッファを用いるようにしたが、実施の形態５に対して、同様の構成としてもよい。
【００４０】
実施の形態７．
実施の形態７による半導体装置を図１３により説明する。
図１３はターンオフ時のスイッチングタイミングずれを補正する構成であり、入力判定回路７ａおよび信号保持回路１３ａは実施の形態１と同様である。本実施の形態のパルス成形回路１６ａは、実施の形態１のパルス成形回路１６ａにおけるＯＲ回路２１の入力Ａの前に、コンパレータ３４と、その基準電圧を入力する可変電圧源（可変手段）３５とを持つ。可変電圧源３５により基準電圧を変化させることで、等価的にＯＲ回路２１の入力しきい電圧を変えることができ、過電圧保護装置６の動作量に対するスイッチングタイミング補正時間を任意に定めることができる。
【００４１】
なお、本実施の形態では実施の形態１のものに対して、基準電圧を可変にできるようにしたが、他の実施の形態に対しても、コンパレータ（比較器）と可変電圧源を用いて、基準電圧を変化させてもよい。
【００４２】
実施の形態８．
実施の形態８による半導体装置を図１４により説明する。
図１４はターンオン時のスイッチングタイミングずれを補正する構成である。図１４において、３７は過電圧保護装置６をゲートアンプ５から切り離し、ＩＧＢＴ２のスイッチングへの影響を無くすスイッチである。３８は制御信号発生器１のターンオン信号を受け、それから任意の時間、スイッチ３７にオフ指令を送る論理回路である。３９はスイッチング信号を遅らせることで、論理回路３８によるスイッチ３７へのオフ指令をＩＧＢＴ２へのターンオン信号の前に位置させるディレイ回路である。この実施の形態ではスイッチングタイミング調整器３６は必ずしも必要ではない。ゲート電圧を制御する方式の過電圧保護装置６の場合、ターンオン直前に過電圧保護装置６が動作すると、直列接続したＩＧＢＴ２間でゲート電圧がばらつく。そのため、オン時間も直列接続したＩＧＢＴ間で差が生じる。その結果、オンが遅れたＩＧＢＴには他のＩＧＢＴ分の電圧が印加される。過電圧は過電圧保護装置６で抑えられるが、損失はターンオンのタイミングがずれた分増加する。本実施の形態では、ターンオンの一定時間前に過電圧保護装置６を切り離すことで、直列接続したＩＧＢＴ２間のゲート電圧を確実に等しくし、過電圧保護装置６によるターンオンのスイッチングタイミングずれを防ぐことができる。即ち、ゲート電圧がＩＧＢＴオフ時の電圧まで低下し、かつＩＧＢＴの電圧がその定格電圧以上に上昇しない所定時間前に過電圧保護装置６を切り離すとよい。
【００４３】
【発明の効果】
以上のように、本発明の半導体装置は、複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオフ開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、上記蓄積素子に蓄積された電荷をターンオフ時に放電抵抗を介して放電させ、この放電信号が所定値以上の時には、上記放電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路とを備えたので、ターンオフ時に、直列接続された自己消弧形半導体素子間にスイッチングタイミングずれがある場合、過電圧保護装置からスイッチングタイミングずれの情報を検知し、個々の自己消弧形半導体素子毎に適切にスイッチングタイミングずれを小さくすることが可能となる。
また、本発明の半導体装置は、複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に、上記自己消弧形半導体素子に過電圧が発生した際に上記自己消弧形半導体素子を保護する過電圧保護装置が接続された半導体装置において、上記各自己消弧形半導体素子の制御端子と上記自己消弧形半導体素子を制御する所定のスイッチング制御信号を発生する制御信号発生器との間にスイッチングタイミング調整器を備え、上記スイッチングタイミング調整器は、上記制御信号発生器からのスイッチング制御信号と上記過電圧保護装置から出力される上記過電圧に対応する信号とを入力し、上記制御信号発生器からのスイッチング制御信号がターンオン開始してからディレイ回路で定めた時間のみ、上記過電圧に対応する信号を出力する入力判定回路と、この入力判定回路から出力される上記過電圧に対応する信号を蓄積する蓄積素子を有する信号保持回路と、上記蓄積素子に蓄積された電荷をターンオン時に抵抗を介して充電素子に充電し、この充電信号が所定値以上の時には、上記充電信号と上記制御信号発生器からのスイッチング制御信号とを、ディレイ回路により同期をとって加算し、補正したスイッチング制御信号を成形するパルス成形回路とを備えたので、ターンオン時に、直列接続された自己消弧形半導体素子間にスイッチングタイミングずれがある場合、過電圧保護装置からスイッチングタイミングずれの情報を検知し、個々の自己消弧形半導体素子毎に適切にスイッチングタイミングずれを小さくすることが可能となる。
【００４４】
また、本発明の半導体装置は、上記半導体装置において、パルス成形回路が、信号保持回路に保持された信号を、複数回のスイッチングに１回の割合で取り込む論理回路を有するので、複数回のスイッチングに１回の割合でスイッチングタイミングのずれを小さくすることができる。
【００４５】
また、本発明の半導体装置は、上記半導体装置において、信号保持回路が、過電圧保護装置からの信号を保持する第１の蓄積素子と、パルス成形回路に出力する信号を保持する第２の蓄積素子と、上記各蓄積素子間に接続されたスイッチング素子または電流を制限するインピーダンス素子とで構成され、第２の蓄積素子の容量が第１の蓄積素子の容量よりも小さいので、スイッチングのタイミング毎に連続してタイミングずれを小さくすることができる。また、各蓄積素子間にスイッチング素子または電流を制限するインピーダンス素子を接続することにより、過電圧保護装置からの情報がそのままパルス成形回路に流れ、自己消弧形半導体素子のオンが続く、もしくはスイッチングタイミングずれを補正できない状態を防ぐことができる。
【００４８】
また、本発明の半導体装置は、上記半導体装置において、パルス成形回路が、信号保持回路からの信号を入力し、入力信号が基準値以上の信号を出力する比較器と、上記比較器へ入力する基準値を変化させる可変手段を備えたので、スイッチングタイミングずれ補正時間を調整することができる。
【００４９】
また、本発明の半導体装置は、所定のスイッチング制御信号により制御される複数の自己消弧形半導体素子が直列接続されるとともに、上記各自己消弧形半導体素子に過電圧保護装置が接続された半導体装置において、上記過電圧保護回路を上記自己消弧形半導体素子より切り離すスイッチと、上記スイッチング制御信号がターンオンすると上記スイッチにオフ信号を出力する論理回路と、上記自己消弧形半導体素子がターンオンする所定時間前に上記オフ信号が位置するように、上記自己消弧形半導体素子を制御する上記スイッチング制御信号を所定時間遅らせるディレイ回路とを備えたので、直列接続された自己消弧形半導体素子間のターンオン前のゲート電圧が等しくなり、ターンオン時間が過電圧保護装置によって乱され、スイッチングタイミングがずれることが無くなる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１による半導体装置の主要部を示す回路構成図である。
【図２】  本発明の実施の形態１による半導体装置の動作を説明するタイムチャートである。
【図３】  本発明の実施の形態１に係わるゲートドライブ回路を用いた半導体スイッチを示す回路構成図である。
【図４】  本発明の実施の形態１による半導体装置を用いた３相２レベルインバータを示す回路構成図である。
【図５】  本発明の実施の形態２による半導体装置の主要部を示す回路構成図である。
【図６】  本発明の実施の形態２による半導体装置の動作を説明するタイムチャートである。
【図７】  本発明の実施の形態３による半導体装置の主要部を示す回路構成図である。
【図８】  本発明の実施の形態４による半導体装置の主要部を示す回路構成図である。
【図９】  本発明の実施の形態４による半導体装置の動作を説明するタイムチャートである。
【図１０】  本発明の実施の形態５による半導体装置の主要部を示す回路構成図である。
【図１１】  本発明の実施の形態５による半導体装置の動作を説明するタイムチャートである。
【図１２】  本発明の実施の形態６による半導体装置の主要部を示す回路構成図である。
【図１３】  本発明の実施の形態７による半導体装置の主要部を示す回路構成図である。
【図１４】  本発明の実施の形態８による半導体装置の主要部を示す回路構成図である。
【図１５】  従来の半導体装置を示す回路構成図である。
【符号の説明】
１  制御信号発生器、２  ＩＧＢＴ、３  還流ダイオード、４  ゲート抵抗、５  ゲートアンプ、６  過電圧保護装置、７ａ，７ｂ  入力判定回路、８ａ，８ｂ  スイッチング過渡状態検出器、９，２１，４２  ＯＲ回路、１０，２２  ＮＯＴ回路、１１，２０，２３，３９  ディレイ回路、１２，１７，４５  ＰＮＰトランジスタ、１３ａ，１３ｂ  信号保持回路、１４  入力抵抗、１５，２６，３０，４３  コンデンサ、１６ａ，１６ｂ  パルス成形回路、１８，３８  論理回路、１９，２５，３３  抵抗、２４，２７，４４  放電抵抗、２８，４６  ＮＰＮトランジスタ、２９，３１  ベース抵抗、３２  オペアンプ、３４  コンパレータ、３５  可変電圧源、３６，３６ａ，３６ｂ  スイッチングタイミング調整器、３７  スイッチ、４０  ゲートドライブ回路、４１  半導体スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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