(57)【特許請求の範囲】
【請求項１】
高濃度の一導電型の半導体基板の表層に、エピタキシャル成長により一導電型の共通ドレイン層を形成したのちに、前記共通ドレイン層の表層全面に逆導電型の不純物を拡散してチャネル層を形成する工程と、
前記チャネル層上に第１の導電体層，第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜上にフォトレジストを形成し、フォトマスクを用いて選択的に前記フォトレジストを露光したのちにパターニングして、後にゲート電極を形成するべき領域を選択的に形成する工程と、
前記パターニングされたフォトレジストをマスクにして、前記第１の絶縁膜及び前記第１の導電体層をエッチングによりパターニングして第１の導電体層からなるソース電極を形成する工程と、
前記第１の絶縁膜及び前記ソース電極をマスクにして前記チャネル層の表面に一導電型の不純物を拡散してソース領域を形成する工程と、
前記ソース電極の側壁及び上面を被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクにして前記チャネル層及び前記共通ドレイン層をエッチングし、前記ソース電極の形成領域以外の領域に溝を形成する工程と、
前記溝の表面に第３の絶縁膜を形成する工程と、
前記溝を充填し、かつ前記第２の絶縁膜を被覆する第２の導電体層を全面にわたって形成してゲート電極とする工程と、
前記第２の導電体層の上に、配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電体層を形成する工程ではポリシリコン若しくはポリサイド層を形成し、前記第１の絶縁膜を形成する工程では前記第１の導電体層を酸化させたシリコン酸化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ソース電極の側壁及び上面を被覆する第２の絶縁膜を形成する工程では、全面を酸化してシリコン酸化膜を形成したのちに、全面をエッチングして前記ソース領域に形成された前記シリコン酸化膜を除去し、前記ソース領域の少なくとも一部を露出させる工程を含むことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第３の絶縁膜を形成する工程では、前記溝の表面を酸化して、シリコン酸化膜からなる第３の絶縁膜を形成することを特徴とする請求項１，請求項２又は請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくいえば、トレンチ型のパワーＭＯＳＦＥＴの製造方法の改善に関する。
【０００２】
【従来の技術】
以下で従来例に係る半導体装置について図９を参照しながら説明する。図９は、いわゆるトレンチ構造のパワーＭＯＳＦＥＴの構造を示す断面図である。
このパワーＭＯＳＦＥＴにおいては、図９に示すようにＮ+ 型の半導体基板８の表層にＮ- 型の共通ドレイン層１がエピタキシャル成長法によって形成され、この共通ドレイン層１の表層に、Ｐ+ 型の不純物が拡散されることでチャネル層２が形成されている。またチャネル層２の表層の一部には、Ｎ+ 型の不純物が拡散されることによりソース領域５が形成されており、これらを貫通するように溝（トレンチ）が設けられている。このトレンチの表層にはゲート絶縁膜３が形成され、ゲート絶縁膜３上にはこのトレンチを充填するようにポリシリコンゲート４が形成されている。
【０００３】
ポリシリコンゲート４上にはこれを被覆するように層間絶縁膜６が形成されている。ソース領域５の形成領域の層間絶縁膜６にはコンタクトホールが形成されており、ソース領域５とコンタクトをとる配線層７が形成されている。
【０００４】
【発明が解決しようとする課題】
このような構造のパワーＭＯＳＦＥＴを形成するには、従来の製法では、（１）ガードリングの形成工程、（２）素子分離の工程、（３）素子領域にチャネル層を形成する工程、（４）ボディ領域形成の工程、（５）ソース領域形成の際の不純物拡散工程、（６）トレンチ形成の工程、（７）ゲート電極形成工程、（８）層間絶縁膜にソース領域とのコンタクトホールを形成する工程、（９）配線層のパターニング工程において各々にパターニングのためのフォトリソ工程に必須のフォトマスクが必要であって、合計９枚ものフォトマスクが必要になっていた。
【０００５】
このため、マスク工程やこれに付随する工程が非常に多くなり、製造工程が繁雑になり、製造コストが高くなってしまうという問題が生じていた。
【０００６】
【課題を解決するための手段】
本発明は上記従来の欠点に鑑み成されたもので、図１に示すように、一導電型の半導体基板の表層に、一導電型の共通ドレイン層を形成したのちに、前記共通ドレイン層の表層全面に逆導電型の不純物を拡散してチャネル層を形成する工程と、前記チャネル層上に第１の導電体層，第１の絶縁膜を順次形成する工程と、前記第１の絶縁膜上にフォトレジストを形成し、フォトマスクを用いて選択的に前記フォトレジストを露光したのちにパターニングして、後にゲート電極を形成するべき領域に選択的に形成する工程と、前記パターニングされたフォトレジストをマスクにして、前記第１の絶縁膜及び前記第１の導電体層をエッチングによりパターニングして第１の導電体層からなるソース電極を形成する工程と、前記第１の絶縁膜及び前記ソース電極をマスクにして前記チャネル層の表面に一導電型の不純物を拡散してソース領域を形成する工程と、前記ソース電極の側壁及び上面を被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマスクにして前記チャネル層及び前記共通ドレイン層をエッチングし、前記ソース電極の形成領域以外の領域に溝を形成する工程と、前記溝の表面に第３の絶縁膜を形成する工程と、前記溝を充填し、かつ前記第２の絶縁膜を被覆する第２の導電体層を全面にわたって形成してゲート電極とする工程と、前記第２の導電体層の上に、配線層を形成する工程とを有することを特徴とする半導体装置の製造方法により、上記課題を解決するものである。
【０００７】
【発明の実施の形態】
以下で、本発明の実施形態に係るトレンチ構造のパワーＭＯＳＦＥＴについて図面を参照しながら説明する。
最初にこのパワーＭＯＳＦＥＴの構造について説明する。図１は本実施形態に係るパワーＭＯＳＦＥＴの構造を示す断面図である。
【０００８】
このパワーＭＯＳＦＥＴにおいては、図１に示すように、Ｎ+ 型シリコンからなる半導体基板１０上に、エピタキシャル成長で形成されたＮ- 型の共通ドレイン層１１が形成されている。そしてこの共通ドレイン層１１の表層に、Ｐ+ 型不純物拡散層からなるチャネル層１２が形成されている。この半導体基板１１にはチャネル層１２を貫通して内部まで達するトレンチが複数形成されており、トレンチの表面には膜厚５００Å程度のシリコン酸化膜からなるゲート絶縁膜１８が形成されている。
【０００９】
トレンチによって複数に分離されたチャネル層１２の表層の一部にはＮ+ 型不純物拡散層からなるソース領域１５が形成されており、チャネル層１２上にはソース領域１５と接触するように厚さ５０００Å程度のポリシリコン層からなるソース電極１３が形成されている。
また、ソース電極１３を被覆するように膜厚５０００Å程度のシリコン酸化膜からなる絶縁膜１６が形成されており、トレンチを充填して絶縁膜１６を被覆するように全面にポリシリコンからなるゲート電極１９が形成されている。さらに、ゲート電極１９上には膜厚１μｍ程度のアルミニウムからなる配線層２０が形成されている。
【００１０】
以下で、その製造方法について図面を参照しながら説明する。なお、図２〜図８においては、半導体基板１０については図示していない。
まず、Ｎ+ 型の半導体基板１０の表層にエピタキシャル成長法によってＮ- 型の共通ドレイン層１１を形成した後に、図２に示すように共通ドレイン層１１の表層の全面にＰ+ 型不純物であるＢ+を例えば、ドーズ量５×１０13ｃｍ-2程度の条件で注入して拡散することでチャネル層１２を形成し、その上面にＣＶＤ法によりポリシリコン層１３Ａを５０００Å程度の厚さに形成する。その後、ポリシリコン層１３Ａを酸化してその上面に膜厚５０００Å程度の酸化膜１４を形成する。その後上面にフォトレジストＰＲを１μｍ程度の厚さに塗布し、フォトマスクＰＭを用いて、後にソース電極を形成する領域以外の領域のフォトレジストＰＲを選択的に露光する。
【００１１】
次に、フォトレジストＰＲを現像し、露光領域を除去した後に、後にソース電極を形成する領域に残存するフォトレジストＰＲ′をマスクにして、酸化膜１４，ポリシリコン層１３Ａを順次エッチング・除去してソース電極１３を形成する（図３）。
次いで、図４に示すように、パターニングされた酸化膜１４，ソース電極１３をマスクにして、Ｎ+ 型不純物であるＡSをドーズ量１×１０16ｃｍ-2の条件でチャネル層１２の表層に注入・拡散して、ソース領域１５を形成する。
【００１２】
次に、全面を酸化して膜厚８０００Å程度のシリコン酸化膜を形成した後に、全面をドライエッチングしてソース領域１５の形成領域のシリコン酸化膜をエッチング・除去してソース領域１５を露出し、ソース電極１３の側壁スペーサとともにソース電極１３の上面にある酸化膜１４と一体化してソース電極を被覆する絶縁膜１６を形成する（図５）。
【００１３】
次いで、図６に示すように絶縁膜１６をマスクにしてチャネル層１２及び共通ドレイン層１１をドライエッチングし、これらを貫通する深さ３μｍ程度のトレンチ１７を形成する。その後、トレンチ１７の表面を熱酸化することにより、膜厚５００Å程度のゲート絶縁膜１８を形成する。なお、この５００Åという値は、３０Ｖ系のパワーＭＯＳＦＥＴの際の値であって、この膜厚はパワーＭＯＳＦＥＴの耐圧などにより左右される。
【００１４】
次に、図７に示すようにＣＶＤ法などにより全面にポリシリコン層を積層して、トレンチを充填し、かつ絶縁膜１６を全面被覆するゲート電極１９を形成する。
次いで、図８に示すようにスパッタ法などで膜厚１μｍ程度のアルミニウムからなる配線層２０を積層する。
【００１５】
その後、配線層２０上に不図示のフォトレジストを塗布して、２枚めのフォトマスクを使ったフォトリソグラフィ法によって、このフォトレジストをパターニングし、このパターニングされたレジストをマスクにして配線層２０及びゲート電極１９をエッチング・除去してパターニングすることにより、図１に示すようなパワーＭＯＳＦＥＴが完成する。
【００１６】
以上説明したように、本実施形態に係るパワーＭＯＳＦＥＴによれば、図１に示すような構造を有し、図３に示すように１枚のフォトマスクＰＭを用いてパターニングされたフォトレジストＰＲをマスクにして酸化膜１４及びポリシリコン層１３Ａをパターニングしてソース電極１３を形成した後には、これらをマスクにして図４のソース領域１５の形成工程、図６のトレンチ１７の形成工程など、殆どの工程をセルフアラインで実施する事ができる。
【００１７】
よって、配線層２０のパターニング工程に用いるフォトマスクを含めても、２枚のフォトマスクしか必要としないので、９枚ものフォトマスクを製造に用いていた従来の製造方法に比して、マスク工程やこれに付随する工程の大幅な削減が可能になり、製造工程の省力化、製造コストの大幅な削減が可能になる。
なお、本実施形態では素子分離に係る工程が一切説明されていないが、上記の工程で製造した後に、ダイシングによって素子ごとに切り出して分離するので、素子分離の際にはフォトマスクは一切不要である。
【００１８】
上記した実施形態では、ＮｃｈＭＯＳＦＥＴについて説明したが、本発明はＮｃｈＭＯＳＦＥＴに限られるものではなく、ＰｃｈＭＯＳＦＥＴにも適用できることは説明するまでもない。
また、本実施形態では、ソース電極１３及びゲート電極１９をポリシリコンで形成しているが、本発明はこれに限らず、例えばポリサイドや、金属を用いてもよい。
【００１９】
さらに、種々の膜厚その他の条件についても、上記の数値に限られるものでないことはいうまでもない。
【００２０】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、１枚のフォトマスクを用いてパターニングされたフォトレジストをマスクにして第１の絶縁膜及び第１の導電体層をパターニングした後には、これをマスクにしてソース領域の形成、溝の形成ができ、その後の工程においては配線層のパターニング工程までフォトマスクを必要とせず、殆どの工程がセルフアラインで実施することができる。
【００２１】
これにより、配線層のパターニング工程まで含めても２枚のフォトマスクしか必要としないので、９枚ものフォトマスクを製造に用いていた従来の製造方法に比して、マスク工程やこれに付随する工程の大幅な削減が可能になり、製造工程の省力化、製造コストの大幅な削減が可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るトレンチ型のパワーＭＯＳＦＥＴの構造を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する第１の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する第２の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する第３の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する第４の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する第５の断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する第６の断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する第７の断面図である。
【図９】従来のトレンチ型のパワーＭＯＳＦＥＴの構造を説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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