(57)【特許請求の範囲】
【請求項１】
入力される２値信号のエッジ位置を検出するエッジ検出手段と、
上記２値信号のＮ倍（Ｎ＝２，３，…）の周波数を有するクロックをカウントするＮ進のカウンタと、
上記エッジ検出手段により検出された上記エッジ位置において与えられた入力値を保持値として保持する保持手段と、
上記カウンタのカウント値から上記保持手段の保持値を減算して得られた差出力であって、収束時において、該差出力は鋸歯状の信号であり、該差出力が「０」となるタイミングが上記２値信号のエッジタイミングに同期したタイミングである該差出力を上記２値信号の同期信号として出力する減算手段と、
この減算手段の差出力を一定の割合で制限する制限手段と、
この制限手段の出力と上記保持手段の保持値とを加算し、その和出力を上記保持手段に上記入力値として与える加算手段と
を具備したことを特徴とするビット同期回路。
【請求項２】
上記減算手段の出力する同期信号としての差出力を波形整形して上記２値信号の所望のサンプリング位置に同期した信号を得る波形整形手段をさらに具備したことを特徴とする請求項１記載のビット同期回路。
【請求項３】
上記エッジ検出手段によるエッジ位置の検出の有無によって上記加算手段への上記保持手段の保持値の供給及び上記制限手段への上記減算手段の差出力の供給を制御するゲート制御手段をさらに具備したことを特徴とする請求項１記載のビット同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばページング受信機で使用されるビット同期パルスを発生するビット同期回路に関する。
【０００２】
【従来の技術】
ページング受信機では、受信したＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：周波数偏移変調）信号をＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）の２値信号に変換し、さらにこの２値信号のレベルでハイであるかローであるかを読取ることによりデジタルデータに変換している。
【０００３】
このデジタルデータへの変換、すなわちデータ復調を正確に行なうためには、上記復調信号のレベル判定を、各ビット期間の中央付近で行なうことが望ましく、そのためにページング受信機には受信データとのビット同期をとるためのビット同期回路が設けられている。ビット同期パルスを発生するビット同期回路として、従来は図４に示すような構成のものが用いられていた。
【０００４】
同図で、入力信号（例えばＮＲＺ信号）はまずエッジ検出器１１に入力され、ここで信号波形のエッジ位置に応じたエッジパルスが検出信号として出力されてエッジ数カウンタ１３に送られる。
【０００５】
エッジ数カウンタ１２は、エッジ検出器１１からのエッジパルスにより入力信号の１データビット長に対応する１フレーム内に入ったエッジの数をカウントし、そのカウント値（エッジ数）を増減判定回路１４へ出力する。
【０００６】
またエッジ数カウンタ１２は、加算器とレジスタとで構成される加算累積器１５と一体にしてＬＳＩ化されるものであり、この加算累積器１５は後述するアップダウンカウンタ１７のカウント値を累積保持して、保持した累積値を上記増減判定回路１４へ出力する。
【０００７】
エッジ数カウンタ１３もエッジ数カウンタ１２と同様であり、エッジ検出器１１からのエッジパルスにより入力信号の１データビット長に対応する１フレーム内に入ったエッジの数をカウントし、そのカウント値（エッジ数）を増減判定回路１４へ出力する。
【０００８】
このエッジ数カウンタ１３は、同じく加算器とレジスタとで構成される加算累積器１６と一体にしてＬＳＩ化されるものであり、この加算累積器１６は後述するアップダウンカウンタ１７のカウント値を累積保持して、保持した累積値を上記増減判定回路１４へ出力する。
【０００９】
増減判定回路１４は、エッジ数カウンタ１２からのエッジ数と加算累積器１５からの累積値、エッジ数カウンタ１３からのエッジ数と加算累積器１６からの累積値によりビット同期ずれを判定するもので、その判定結果に応じたアップ信号またはダウン信号をアップダウンカウンタ１７へ送出する。
【００１０】
アップダウンカウンタ１７は、入力信号のビットレートの整数倍（例えば１６倍）のクロックで１ずつカウントアップする通常のカウント動作に対して、増減判定回路１４からのアップ／ダウン信号に応じて例えばさらに１カウントアップするアップカウント動作及び例えばカウントアップ動作を１回抜くダウンカウント動作を実行する。
【００１１】
しかるに、このアップダウンカウンタ１７のカウント値が上述した如く加算累積器１５，１６へ送出されると共に、当該カウント値がフルカウント値（例えば１６）の半分に達した時出力されるハーフキャリー信号（ＨＣＹ）が増減判定回路１４にリセット信号として、加算累積器１６にクリア信号としてそれぞれ供給される他、同期パルス信号として次段の図示しないデータ復調回路及び図示しない他の内部回路で使用され、またこのハーフキャリー信号と該カウント値がフルカウント値に達した時に出力されるフルキャリー信号（ＦＣＹ）が増減判定回路１４にリセット信号として、加算累積器１５にクリア信号としてそれぞれ供給される他、図示しない内部回路で使用される。
【００１２】
なお、１８は上記各回路１１〜１７の信号バスを制御するためのバス制御部である。
【００１３】
【発明が解決しようとする課題】
上記のような回路構成にあっては、特にエッジ数カウンタ１２，１３と加算累積器１５，１６を２系統必要としたため、結果として回路全体の規模が大きくなってしまう上、アップダウンカウンタ１７が増減判定回路１４からのアップ／ダウン信号によってのみ動作するために引込み動作が遅く、同期収束動作が遅いと共に、回路設計上の自由度が低いという不具合があった。
【００１４】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、でき得る限り回路規模を縮小しながらも、同期収束動作が早く、安定性が高く、且つ回路の自由度を向上させることが可能なビット同期回路を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１記載の発明は、入力される２値信号のエッジ位置を検出するエッジ検出手段と、上記２値信号のＮ倍（Ｎ＝２，３，…）の周波数を有するクロックをカウントするＮ進のカウンタと、上記エッジ検出手段により検出された上記エッジ位置において与えられた入力値を保持値として保持する保持手段と、上記カウンタのカウント値から上記保持手段の保持値を減算して得られた差出力であって、収束時において、該差出力は鋸歯状の信号であり、該差出力が「０」となるタイミングが上記２値信号のエッジタイミングに同期したタイミングである該差出力を上記２値信号の同期信号として出力する減算手段と、この減算手段の差出力を一定の割合で制限する制限手段と、この制限手段の出力と上記保持手段の保持値とを加算し、その和出力を上記保持手段に上記入力値として与える加算手段とを具備したことを特徴とする。
【００１６】
このような構成とすれば、回路規模を縮小し、電力消費も低減しながら、同期収束動作が早く、且つ安定性が高い上、独立して設けた制限手段の制限特性を変えることで容易に収束特性を選択することができ、さらに直接クロック信号を受けて動作する回路部の構成が少ないために回路の自由度を向上させることが可能となる。
【００１７】
請求項２記載の発明は、上記請求項１記載の発明において、上記減算手段の出力する同期信号としての差出力を波形整形して上記２値信号の所望のサンプリング位置に同期した信号を得る波形整形手段をさらに具備したことを特徴とする。
【００１８】
このような構成とすれば、上記請求項１記載の発明の作用に加えて、入力される２値信号に、より正確に同期した信号を得ることができる。
【００１９】
請求項３記載の発明は、上記請求項１記載の発明において、上記エッジ検出手段によるエッジ位置の検出の有無によって上記加算手段への上記保持手段の保持値の供給及び上記制限手段への上記減算手段の差出力の供給を制御するゲート制御手段をさらに具備したことを特徴とする。
【００２０】
このような構成とすれば、上記請求項１記載の発明の作用に加えて、より消費電力を低減させることができる。
【００２１】
【発明の実施の形態】
以下本発明をページング受信機の受信回路に用いられるビット同期回路に適用した場合の実施の一形態について図面を参照して説明する。
【００２２】
図１はその回路構成を示すもので、入力信号すなわち受信したＦＳＫ信号から得られたＮＲＺ信号はまずエッジ検出器２１に入力され、ここで信号波形のエッジ位置に応じたパルスが検出信号として生成されて、ｎ＋ｍビットレジスタ２２に送られる。
【００２３】
ｎ＋ｍビットレジスタ２２は、エッジ検出器２１からのエッジパルスａをラッチパルスとして、後に詳述する加算器２３から送られてくる（ｎ＋ｍ）ビットの和出力ｆを保持し、その保持内容ｂを再び加算器２３へ、またそのうちの上位ｎビットを減算器２４へそれぞれ送出する。
【００２４】
また、図中の２５は、外部から与えられる上記ＮＲＺ信号のＮ倍（「Ｎ＝２，３，…」で且つ「Ｎ≦２n（ｎ＝１，２，…）」）の周波数を有するクロックをカウントするＮ進数用のフリーランカウンタであり、そのｎビットのカウント値ｃは上記減算器２４へ送出される。
【００２５】
減算器２４は、フリーランカウンタ２５からのカウント値ｃに対してｎ＋ｍビットレジスタ２２の保持内容ｂの上位ｎビットを減数として減算を行ない、（ｎ＋１）ビットの差出力ｄをリミッタ２６及び出力波形生成器２７へ送出する。
【００２６】
リミッタ２６は、減算器２４からの「−（Ｎ／２）」〜「＋（Ｎ／２）−１」の範囲をとる差出力ｄを制限してｐビットとするもので、その制限範囲は±α（２α≦２p ）であり、制限後のｐビットの差出力信号ｅは上記加算器２３へ送出される。
【００２７】
加算器２３は、ｎ＋ｍビットレジスタ２２からの（ｎ＋ｍ）ビットの保持内容ｂとリミッタ２６を介して制限されたｐビットの差出力信号ｅとを加算し、その最上位キャリーを除いた（ｎ＋ｍ）ビットの和出力ｆを上述した如くｎ＋ｍビットレジスタ２２へ送出して保持させる。
【００２８】
しかして、出力波形生成器２７が減算器２４からの差出力ｄを波形整形して入力信号のビット期間中の位置に正確に同期したビット同期パルスを生成し、出力するようになる。
【００２９】
上記のような回路構成にあって、信号入力がない場合、あるいは信号入力があってもそのレベルに変化がない場合には、エッジ検出器２１からのエッジパルスａが入力されないためにｎ＋ｍビットレジスタ２２の保持内容ｂは変化しない。そのため、減算器２４の出力する差出力ｄ、すなわちフリーランカウンタ２５のカウント値ｃから変化しないｎ＋ｍビットレジスタ２２の保持内容ｂの上位ｎビットを減算した値が出力波形生成器２７で波形整形されてビット同期パルスとして出力されることになる。
【００３０】
また、信号が入力され、そのレベルの変化によりエッジ検出器２１からエッジパルスａがｎ＋ｍビットレジスタ２２へ出力されると、ｎ＋ｍビットレジスタ２２ではこのエッジパルスａの入力毎に加算器２３の和出力ｆをラッチして保持内容ｂとして出力するするため、その値は次第にフリーランカウンタ２５の値に対するエッジの位置に追従して収束することとなる。
【００３１】
図２（ａ），（ｂ）は共に、円で示したフリーランカウンタ２５のカウント値に対するエッジの位置とｎ＋ｍビットレジスタ２２の保持値との関係を例示したものであり、図中に黒丸で示すのがフリーランカウンタ２５のカウント値に対するエッジの位置、白丸で示すのがレジスタ２２の保持値である。
【００３２】
図示する如く、いずれもレジスタ２２の保持値がフリーランカウンタ２５のカウント値に対するエッジの位置に追従して収束するもので、ここではリミッタ２６を入力値である減算器２４の差出力ｄに対する１／２回路とした動作させた場合について示しており、上記収束は１次フィルタを用いた場合と同様の動作となる。
【００３３】
しかるに、上記収束の様子を数学的に検証すると、以下の通りとなる。
【００３４】
すなわち、レジスタ２２の保持値とフリーランカウンタ２５の値に対するエッジの位置との位相のずれの初期値がδであった時、エッジを１回検出する毎に次の演算
δ′＝ｆ（ｑ）                                              …(1)
（但し、ｆ（ｑ）：リミッタ関数。）
を行なう。先の例では、リミッタ２６を１／２回路としたから、リミッタ関数
ｆ（ｘ）＝ｘ／２                                            …(2)
である。
【００３５】
上記式（１），（２）より
δ′＝（δ）／２                                              …(3)
となり、エッジパルスａの入力ｔをパラメータとすると、
δ（ｔ）＝δ0 ・（１／２）t                                   …(4)
（但し、δ0 ：位相差の初期値。）
となる。この式（４）から上記図１に示した構成が一次フィルタとして動作していることがわかる。
【００３６】
一般に、１／ｋ回路（１＜ｋ）を用いたリミッタ回路に対する収束は次式
δ（ｔ）＝δ0 ・（１−（１／ｋ））t                           …(5)
で表わされ、リミッタとして定数（±γ）を選択した場合、収束は
δ′＝δ−γ，または
δ′＝δ＋γ                                                  …(6)
となる。ここで上記パラメータｔを用いると、
δ（ｔ）＝δ0 −γ・ｔ，または
δ（ｔ）＝δ0 ＋γ・ｔ
となり、一次式で表わすことができるものである。
【００３７】
以上の動作により、回路系が収束した後には減算器２４の差出力ｄはエッジパルスａ入力時に常に「０（ゼロ）」となり、ｎ＋ｍビットレジスタ２２の保持内容ｂの値の変化がなくなる。
【００３８】
このような構成とすれば、上記図４に示したアップダウンカウンタ１７に代えて、クロック信号により単純に循環的なカウント動作を行なうフリーランカウンタ２５を用い、またその他の構成に関しても上記図４で示したものに比して大幅に回路規模を縮小し、消費電力も低減しながら、同期収束動作が早く、且つ安定性を向上させることができる。
【００３９】
またに、リミッタ２６を独立して設け、その制限特性を変えることで容易に収束特性を選択することができる。
【００４０】
なお、上記リミッタ２６は例えば１／２回路で実現するものとして説明したように、定数で減算器２４の差出力ｄを制限するものとしたが、これに限らず、多次関数を用いたもの、あるいはメモリによるテーブルピックアップ形式としたもの等、種々の構成例を考えることができる。
【００４１】
なお、エッジ検出器２１に入力信号であるＮＲＺ信号が入力されない場合には、上記加算器２３へのｎ＋ｍビットレジスタ２２の保持内容ｂ及びリミッタ２６への減算器２４の差出力ｄの供給をそれぞれ一時的に絶つことで、回路全体でのゲート動作率を下げ、無駄な電力消費を下げることができる。
【００４２】
図３はそのような本発明の実施の一形態の他の回路構成を例示するもので、基本的には上記図１で示したものと同様であるので、同一部分には同一符号を付してその説明は省略するものとする。
【００４３】
しかして、入力信号の信号波形のエッジ位置に応じたエッジパルスａを検出信号として生成するエッジ検出器２１′は、このエッジパルスａとパルスの中央位置が同期しており、且つパルス幅が充分大きいゲートパルスｘを別に生成し、生成したゲートパルスｘをゲート回路３１，３２にそれぞれ送出する。
【００４４】
ゲート回路３１は加算器２３に供給されるｎ＋ｍビットレジスタ２２の保持内容ｂを、エッジ検出器２１′からのゲートパルスｘの入力がないときに絶つものである。
【００４５】
同様に、ゲート回路３２はリミッタ２６に供給される減算器２４の差出力ｄを、エッジ検出器２１′からのゲートパルスｘの入力がないときに絶つものである。
【００４６】
このように、エッジ検出器２１′が入力信号からエッジを検出することができない場合、すなわち信号入力がない場合か、あるいは信号入力があってもそのレベルに変化がない場合には、加算器２３及びリミッタ２６への入力を絶つことで各回路内のゲート動作率が減少し、結果として回路全体でのゲート動作率を下げて、より電力消費を低減させることができる。
【００４７】
なお、上記実施の形態はページング受信機の受信回路に用いられるビット同期回路について説明したが、本発明はこれに限ることなく、入力信号とのビット同期をとりビット同期パルスを発生する回路であれば、他にも適用可能であることはいうまでもない。
【００４８】
その他、本発明はその要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【００４９】
【発明の効果】
請求項１記載の発明によれば、回路規模を縮小し、電力消費も低減しながら、同期収束動作が早く、且つ安定性が高い上、独立して設けた制限手段の制限特性を変えることで容易に収束特性を選択することができ、さらに直接クロック信号を受けて動作する回路部の構成が少ないために回路の自由度を向上させることが可能となる。
【００５０】
請求項２記載の発明によれば、上記請求項１記載の発明の効果に加えて、入力される２値信号に、より正確に同期した信号を得ることができる。
【００５１】
請求項３記載の発明によれば、上記請求項１記載の発明の効果に加えて、より消費電力を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る回路構成を示すブロック図。
【図２】同実施の形態に係る動作を説明するための図。
【図３】同実施の形態に係る他の回路構成を示すブロック図。
【図４】従来のビット同期回路の構成を示すブロック図。
【符号の説明】
１１…エッジ検出器
１２，１３…エッジ数カウンタ
１４…増減判定回路
１５，１６…加算累積器
１７…アップダウンカウンタ
１８…バス制御部
２１，２１′…エッジ検出器
２２…ｎ＋ｍビットレジスタ
２３…加算器
２４…減算器
２５…フリーランカウンタ
２６…リミッタ
２７…出力波形生成器
３１，３２…ゲート回路
【図１】
0003826530.tif 000002
【図２】
0003826530.tif 000003
【図３】
0003826530.tif 000004
【図４】
0003826530.tif 000005