(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域となる半導体基体と、前記半導体基体の第１主面表面に形成された第２導電型のベース領域と、前記ベース領域表面に形成された第１導電型のソース領域および第２導電型のベースコンタクト領域と、前記ソース領域と前記ベース領域を貫通して形成されたＵ字型溝の底面および側面に酸化膜が形成され、かつ前記Ｕ字型溝に導電物質を埋め込んで形成されたＵ字型ゲート電極と、前記ソース領域と前記ベースコンタクト領域とに接続されたソース電極と、前記半導体基体に接続されたドレイン電極と、を有し、かつ、平面形状において多角形のソース領域が所定の間隔でセル状に配置され、前記所定の間隔でセル状に配置された各ソース領域間に前記Ｕ字型ゲート電極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴであって、
前記ベースコンタクト領域が、相互に隣合う複数個のソース領域の角部に跨って形成され、かつ、前記Ｕ字型ゲート電極は前記ベースコンタクト領域が形成された部分を除いて網目状に配置されていることを特徴とする半導体装置。
【請求項２】
第１導電型のドレイン領域となる半導体基体と、前記半導体基体の第１主面表面に形成された第２導電型のベース領域と、前記ベース領域表面に形成された第１導電型のソース領域および第２導電型のベースコンタクト領域と、前記ソース領域と前記ベース領域を貫通して形成されたＵ字型溝の底面および側面に酸化膜が形成され、かつ前記Ｕ字型溝に導電物質を埋め込んで形成されたＵ字型ゲート電極と、前記ソース領域と前記ベースコンタクト領域とに接続されたソース電極と、前記半導体基体に接続されたドレイン電極と、を有し、かつ、平面形状において多角形のソース領域が所定の間隔でセル状に配置され、前記所定の間隔でセル状に配置された各ソース領域間に前記Ｕ字型ゲート電極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴであって、
前記各ソース領域の各角部のみに前記ベースコンタクト領域を形成したことを特徴とする半導体装置。
【請求項３】
前記Ｕ字型ゲートＭＯＳＦＥＴは、ソース電極とドレイン電極が半導体基板の同一の面側に形成された横型ＵＭＯＳＦＥＴであることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記Ｕ字型ゲート電極の側面は半導体材料の結晶方位が｛１００｝面になるように形成されたことを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳＦＥＴと呼ぶ）に関するものである。
【０００２】
【従来の技術】
図８は従来の技術のＵＭＯＳＦＥＴのパターン配置を示す平面図、図９は図８中に示したＤ−Ｄ’断面図である。
まず、図８に示すパターン配置を説明する。Ｕ字型ゲート電極２００が網目状に配置されている。このＵ字型ゲート電極２００で囲まれた四角形の各区画内には高濃度ｎ型ソース領域２０１がＵ字型ゲート電極２００に接するように形成され、その中心に高濃度ｐ型ベースコンタクト領域２０２が形成される。このＵ字型ゲート電極２００に囲まれた各領域をソースセル２０３と呼ぶことにする。
【０００３】
また、図９の断面図に示すように、Ｕ字型ゲート電極２００は、高濃度ｎ型ソース領域２０１およびｐ型ベース領域２０４を貫通するように設けられたＵ字型溝の中に、酸化膜２０５、２０７によって外部と絶縁された多結晶シリコン２０６によって構成されている。
【０００４】
以下、図９に基づいて、上記従来のＵＭＯＳＦＥＴの動作を説明する。ソース電極２０８を０電位に、ドレイン電極２１１を正電位にする。この状態でＵ字型ゲート電極２００にしきい値以上の正電位を印加すると、ｐ型ベース領域２０４のＵ字型ゲート電極２００近傍に反転層が形成される。そして電流がドレイン電極２１１から高濃度ｎ型半導体基板２１０、低濃度ｎ型エピタキシャル層２０９、上記の形成された反転層、および高濃度ｎ型ソース領域２０１を経由して、ソース電極２０８まで流れる。これがＵＭＯＳＦＥＴがオンする場合である。
【０００５】
一方、ＵＭＯＳＦＥＴがオフする場合は、Ｕ字型ゲート電極２００にしきい値以下の電位を印加する。すると反転層が形成されず、オフ状態になる。
このようなＵＭＯＳＦＥＴの構造では、ゲート電極が平面状に形成されたＭＯＳＦＥＴの持つＪＦＥＴ抵抗が存在しないことから素子の微細化が可能であり、ひいてはオン抵抗を低減することができる。
なお、上記の例は、ドレイン電極がソース電極と反対の面側にある縦型ＵＭＯＳＦＥＴについて説明したが、ドレイン電極がソース電極と同一の面側にある横型ＵＭＯＳＦＥＴについても同様に考えることができる。
【０００６】
【発明が解決しようとする課題】
しかし、上記のごとき従来装置においては、図８の平面構造から判るように、各ソースセル２０３において、高濃度ｎ型ソース領域２０１の真中に高濃度ｐ型ベースコンタクト領域２０２があり、コンタクト抵抗を増大させないためには、この面積を小さくすることが困難である。そのため各ソースセルの大きさを小さくするには限度があり、そのため微細化が制限されて、オン抵抗の低減にも制限がある、という問題があった。
【０００７】
本発明は、上記のごとき従来の技術の問題を解決するためになされたものであり、パワーＭＯＳＦＥＴの特性上重要な課題である、オン抵抗をさらに低減することの出来る半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明においては、特許請求の範囲に記載するような構成をとる。すなわち、請求項１においては、平面形状において多角形の複数のソース領域が所定の間隔でセル状に配置され、前記所定の間隔でセル状に配置された各ソース領域間に前記Ｕ字型ゲート電極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴについて、前記ベースコンタクト領域が、相互に隣合う複数個のソース領域の角部に跨って形成され、かつ、前記Ｕ字型ゲート電極は前記ベースコンタクト領域が形成された部分を除いて網目状に配置されるように構成したものである。
【０００９】
上記の相互に隣合う複数個のソース領域の角部に跨ってベースコンタクト領域を形成するとは、例えば、後記図１に示すように、相互に隣合う四角形の４個のソース領域の角部に跨って共通の１個のベースコンタクト領域を設けることである。なお、図１の一番端の部分においては、２個のソース領域に跨って共通の１個のベースコンタクト領域が設けられる場合もある。また、ソース領域の平面形状は三角形や六角形等、他の多角形でもよい。また、基本的には１個のソース領域について１個所にベースコンタクト領域を設ければよいので、図１においては、ソース領域４個について１個のベースコンタクト領域を設けており、１個のソース領域について重複してベースコンタクト領域を設けてはいない。ただし、隣接する全てのソース領域の角部に跨って重複して設けることもできる。
上記の構成は、例えば後記第１の実施の形態に相当する。
【００１０】
また、請求項２においては、上記と同様のＵ字型ゲートＭＯＳＦＥＴであって、多角形の各ソース領域の各角部のみにベースコンタクト領域を形成したものである。各ソース領域の各角部のみにベースコンタクト領域を形成するとは、例えば後記図５に示すように、ベースコンタクト領域が全てのソース領域の四つの角部分にのみ形成され、Ｕ字型ゲート電極が完全に網目状に形成されたものである。なお、ソース領域の形状に応じて角の数は異なってくる。
上記の構成は、例えば後記第２の実施の形態に相当する。
【００１１】
また、請求項３においては、本発明をソース電極とドレイン電極が半導体基板の同一の面側に形成された横型ＵＭＯＳＦＥＴに適用したものである。
上記の構成は、例えば後記図３および図４に相当する。
【００１２】
また、請求項４においては、Ｕ字型ゲート電極の側面は、半導体材料の結晶方位が｛１００｝面になるように形成したものである。
【００１３】
上記のように構成したことにより、本発明の構造では、複数個のソースセルの各角部に共通のベースコンタクト領域を設けるので、単位面積当たりのチャネル幅を大きくすることが出来る。そのため、同一面積の素子で比較すれば、素子全体としてのチャネル幅が大きくなり、それによってオン抵抗をさらに低減することが出来る。
【００１４】
また、ソースセルの角部付近は、製造技術上、円弧状となるので、Ｕ字型ゲート電極の側面を｛１００｝面になるように形成した四角形のソースセルの場合、その角部付近では電子の移動度が小さくなり、チャネルの電流経路としてはあまり有効ではない。本発明ではこの部分にコンタクト領域を設けるので、チャネルとして効果の少ない部分を有効に活用することが出来、それによって各ソースセルをさらに微細化することが出来る。
【００１５】
また、本発明の構造では、ベースコンタクト領域がＵ字型ゲート電極近傍に形成されていることから、サージ電圧印加時にベース抵抗が低減されるので、サージ電圧が印加された場合にベース領域の電位が上昇しにくく、したがって寄生バイポーラトランジスタがオンしにくい構造であるため、耐サージ性が向上する。
【００１６】
また、Ｕ字型ゲート電極の側面が｛１００｝面になるようにＵ字型ゲート電極を形成することにより、電子の移動度が大きい方向にチャネル電流が流れるようにＵ字型ゲート電極を形成することができ、それによってオン抵抗を低くすることが出来る。
【００１７】
【発明の効果】
本発明によれば、ＵＭＯＳＦＥＴの単位面積当たりのチャネル幅が増大することにより、素子全体としてのオン抵抗を低減することが出来る。
また、ソースセルが四角形でＵ字型ゲート電極の側面が｛１００｝面の場合、電流経路としてあまり有効でない領域をベースコンタクト領域として用いることで面積を有効利用することが出来るので、さらに素子の微細化が可能となる。
また、高濃度ｐ型ベースコンタクト領域がＵ字型ゲート電極近傍に形成されていることから、寄生バイポーラトランジスタがオンしにくい構造であるため、サージ耐量を向上させることができる、等の効果が得られる。
【００１８】
【発明の実施の形態】
以下、本発明を実施の形態を図面に基づいて説明する。
図１は本発明の第１の実施の形態であるＵＭＯＳＦＥＴのパターン配置を示す平面図、図２は図１中に示されたＡ−Ａ’−Ａ”面での断面図である。なお、この実施の形態は請求項１に相当する。
【００１９】
まず図１に示す平面図について説明する。四角形のソースセル１０３が図示のように正方形状に所定間隔で規則正しく配置されている。隣り合うソースセル１０３の間にはＵ字型ゲート電極１００が形成されている。また、高濃度ｐ型ベースコンタクト領域１０２は隣合うソースセル１０３の角部に跨って形成されている。すなわち、四角形の４個のソースセルの角部に跨って共通の１個のベースコンタクト領域が設けられている。なお、図１の一番端の部分においては、２個のソースセルに跨って共通の１個のベースコンタクト領域が設けられる場合もある。また、三角形や六角形等のソースセルの場合にも同様に、相互に隣合う複数のソースセルの角部に跨って共通のベースコンタクト領域を設ければよい。また、基本的には１個のソースセルについて１個所にベースコンタクト領域を設ければよいので、図１においては、ソースセル４個について１個のベースコンタクト領域を設けており、１個のソースセルについて重複してベースコンタクト領域を設けてはいない。ただし、隣接する全てのソースセルの角部に跨って重複して設けることもできる。
【００２０】
次に、図２に示す断面図について説明する。高濃度ｎ型半導体基板１１０の第１主面表面に低濃度ｎ型エピタキシャル層１０９が形成される。この低濃度ｎ型エピタキシャル層１０９表面にはｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の表面には高濃度ｎ型ソース領域１０１および高濃度ｐ型ベースコンタクト領域１０２が形成される。また、高濃度ｎ型ソース領域１０１とｐ型ベース領域１０４を貫通するようにＵ字型溝が形成され、Ｕ字型溝の底面および側面に酸化膜１０５が形成され、さらにＵ字型溝内には多結晶シリコン１０６（他の導電物質でも可）が埋め込まれている。そして多結晶シリコン１０６の上面には酸化膜１０７が形成されている。これらの酸化膜１０５、１０７および多結晶シリコン１０６によってＵ字型ゲート電極１００が形成される。また、ｎ型ソース領域１０１とｐ型ベースコンタクト領域１０２にはソース電極１０８が接続される。また、高濃度ｎ型半導体基板１１０の第２主面（裏面側）にはドレイン電極１１１が形成される。
【００２１】
上記の構成により以下のような効果がある。
まず、第１の効果は、従来の技術のように各ソースセルの中心部に高濃度ｐ型ベースコンタクト領域を形成する場合よりも単位面積当たりのチャネル幅を大きくすることが出来ることである。
【００２２】
その詳細を以下に説明する。まず、前記図８に示した従来のパターン配置図において、高濃度ｐ型ベースコンタクト領域２０２の幅をａ、高濃度ｎ型ソース領域２０１の幅をｂ、Ｕ字型ゲート電極２００の幅をｃとすると、ソースセル１個当たりのチャネル幅Ｗ1、面積Ｓ1（ソースセルとＵ字型ゲート電極の面積の和）はそれぞれ下記のように示される。
【００２３】
チャネル幅Ｗ1＝４（ａ＋２ｂ）
面積Ｓ1＝（ａ＋２ｂ＋ｃ）2
したがって単位面積当たりのチャネル幅と面積との比（Ｗ1／Ｓ1）は、下記（数１）式に示すようになる。
Ｗ1／Ｓ1＝４（ａ＋２ｂ）／（ａ＋２ｂ＋ｃ）2    …（数１）
一方、図１に示した本発明の第１の実施の形態のパターン配置において、上記のサイズを対応させると、ソースセル４個当たりのチャネル幅Ｗ2、面積Ｓ2は、それぞれ下記のようになる。
【００２４】
チャネル幅Ｗ2＝４（ｃ＋８ｂ−ａ）
面積Ｓ2＝４（２ｂ＋ｃ）2
したがって、単位面積当たりのチャネル幅と面積との比（Ｗ2／Ｓ2）は、下記（数２）式に示すようになる。
【００２５】
Ｗ2／Ｓ2＝（ｃ＋８ｂ−ａ）／（２ｂ＋ｃ）2      …（数２）
上記（数１）式と（数２）式において、例えば、ａ＝１.５μｍ、ｂ＝１.５μｍ、ｃ＝１.０μｍの場合における単位面積当たりのチャネル幅は、
従来のパターン：０.５９５μｍ
本発明のパターン：０.７１９μｍ
となる。両者を比較すると、
〔（０.７１９−０.５９５）／０.５９５〕×１００％＝２０.８％
となり、本発明においては、単位面積当たりのチャネル幅が従来に比べて約２０％増加することになる。したがって、同一面積で比較すれば、素子全体のオン抵抗を上記の分だけ低減することが出来る。
【００２６】
第２の効果は、本発明のパターン配置では面積を有効に利用することが出来ることである。通常ＵＭＯＳＦＥＴでは、オン抵抗を低くするために、電子の移動度が大きい方向にチャネル電流が流れるようにＵ字型ゲート電極を形成する。つまりＵ字型ゲート電極の側面が｛１００｝面になるようにＵ字型ゲート電極を形成する。しかし、ソースセル角部は製造上、円弧状になるため、電子の移動度が小さくなってしまう。つまりこの領域はチャネルの電流経路としてはあまり有効ではない。本発明ではこの部分にコンタクト領域を設けるので、チャネルとして効果の少ない部分を有効に活用することが出来、それによって各ソースセルをさらに微細化することが出来る。
【００２７】
さらに第３の効果は、本発明により耐サージ性の向上が可能になることである。図２の構造では、ドレイン電極１１１−高濃度ｎ型半導体基板１１０−低濃度ｎ型エピタキシャル層１０９−ｐ型ベース領域１０４−高濃度ｎ型ソース領域１０１で形成される寄生バイポーラトランジスタが存在する。そしてｐ型ベース領域１０４の電位がこの寄生バイポーラトランジスタのベース電位となる。したがってドレイン領域にサージが印加された場合、ベース抵抗が大きいと寄生バイポーラトランジスタがオンしてしまい、大電流が流れ、素子が破壊されてしまう可能性がある。
【００２８】
図７は、サージが印加された場合における本発明と従来装置との比較を示す図であり、（ａ）は本発明のＵＭＯＳＦＥＴの断面図（後記図６に相当）、（ｂ）は従来のＵＭＯＳＦＥＴの断面図（図９に相当）を示す。
【００２９】
どちらの場合もドレイン領域にサージが印加された場合、Ｕ字型ゲート電極近傍には蓄積層が形成される。（ｂ）に示す従来装置の場合には、サージ電流はこの蓄積層を通り、ｐ型ベース領域２０９を経由して高濃度ｐ型ベースコンタクト領域２０２、ソース電極２０８へ流れる。一方、（ａ）に示す本発明の場合には、高濃度ｐ型ベースコンタクト領域１２２がＵ字型ゲート電極１２０に接しており、サージ電流はｐ型ベース領域内に形成された蓄積層から高濃度ｐ型ベースコンタクト領域１２２を通ってソース電極１２８へ流れる。したがってベース領域の電位は、ベース領域の抵抗分が加算される（ｂ）の場合よりも（ａ）の場合の方が低くなり、すなわち寄生バイポーラトランジスタがオンしにくくなるので、素子が破壊されにくい。
【００３０】
なお、図７（ａ）においては、図示の都合上、後述する本発明第２の実施の形態を示す図６に相当する図を用いているが、図２の場合においても上記と同様である。すなわち、図２においては、断面の位置の都合上、高濃度ｐ型ベースコンタクト領域１０２がＵ字型ゲート電極１００から離れた位置に示されているが、図１から判るように、実際上は高濃度ｐ型ベースコンタクト領域１０２がＵ字型ゲート電極１００の近傍に配置されており、作用効果は上記した図６の場合と同様である。
【００３１】
また、上記のように本発明第１の実施の形態では、ソース電極とドレイン電極が半導体基板の反対の面側に形成された縦型ＵＭＯＳＦＥＴについて説明したが、図３および図４に示すようなソース電極とドレイン電極が半導体基板の同一の面側に形成された横型ＵＭＯＳＦＥＴについても同様の効果がある。
【００３２】
以下、図３と図４について簡単に説明する。
図３は本発明を適用した横型のＵＭＯＳＦＥＴの平面図、図４は図３のＢ−Ｂ’−Ｂ”−Ｂ"'断面図である。図３においては、ドレインセルが設けられている点のみが図１と異なり、他は同じである。また、図４においては、低濃度ｎ型ドレイン領域１１２、高濃度ｎ型埋込み領域１１３、ｐ型半導体基板１１４、ドレイン電極１１５、高濃度ｎ型ドレイン引き出し領域１１６、高濃度ｎ型ドレインコンタクト領域１１７の部分以外は図２とほぼ同様である。
【００３３】
次に、図５は本発明第２の実施の形態のパターン配置を示す平面図、図６は図５中のＣ−Ｃ’−Ｃ”断面図である。第１の実施の形態の構成と異なる点は、高濃度ｐ型ベースコンタクト領域１２２が全てのソースセルの四角部分にのみ形成されており、Ｕ字型ゲート電極１２０が完全に網目状に形成されている点である。なお、図５および図６において、各符号は下記のものを示す。すなわち、１２０はＵ字型ゲート電極、１２１は高濃度ｎ型ソース領域、１２２は高濃度ｐ型ベースコンタクト領域、１２３はソースセル、１２４はｐ型ベース領域、１２５はゲート酸化膜、１２６は多結晶シリコン層、１２７は酸化膜、１２８はソース電極、１２９は低濃度ｎ型ドレイン領域、１３０は高濃度ｎ型半導体基板、１３１はドレイン電極である。
【００３４】
なお、図５においては、ソースセルが四角形であり、その四つの角にベースコンタクト領域を設けた場合を例示したが、ソースセルの形状が三角形や六角形の場合にもその各角に設ければよい。
【００３５】
この本発明第２の実施の形態も、第１の実施の形態と同様に、従来の技術と比較して単位面積当たりのチャネル幅を大きくとることができるとともに、ソースセルが四角形でＵ字型ゲート電極の側面が｛１００｝面の場合は、電子の移動度の低い領域をベースコンタクト領域として用いており、面積を有効に用いていることから、オン抵抗の低減が可能である。また高濃度ｐ型ベースコンタクト領域がＵ字型ゲート電極に接するように形成されていることから、ベース抵抗を低減することができ、サージ耐量を向上させることができる。
【００３６】
また、上記本発明第２の実施の形態においても、本発明第１の実施の形態の場合と同じく、横型ＵＭＯＳＦＥＴに適用しても同様の効果がある。
【図面の簡単な説明】
【図１】本発明第１の実施の形態のパターン配置を示す平面図。
【図２】図１におけるＡ−Ａ’−Ａ”断面図。
【図３】横型ＵＭＯＳＦＥＴに第１の実施の形態を適用した場合のパターン配置を示す平面図。
【図４】図３のＢ−Ｂ’−Ｂ”−Ｂ"'断面図。
【図５】本発明第２の実施の形態のパターン配置を示す平面図。
【図６】図５のＣ−Ｃ’−Ｃ”断面図。
【図７】サージ電圧印加時のＵ字型ゲート電極近傍の電流経路を示す断面図。
【図８】従来技術におけるパターン配置を示す平面図。
【図９】図８のＤ−Ｄ’断面図。
【符号の説明】
１００…Ｕ字型ゲート電極          １０１…高濃度ｎ型ソース領域
１０２…高濃度ｐ型ベースコンタクト領域
１０３…ソースセル                １０４…ｐ型ベース領域
１０５…ゲート酸化膜              １０６…多結晶シリコン層
１０７…酸化膜                    １０８…ソース電極
１０９…低濃度ｎ型ドレイン領域    １１０…高濃度ｎ型半導体基板
１１１…ドレイン電極              １１２…低濃度ｎ型ドレイン領域
１１３…高濃度ｎ型埋込み領域      １１４…ｐ型半導体基板
１１５…ドレイン電極              １１６…高濃度ｎ型ドレイン引き出し領域１１７…高濃度ｎ型ドレインコンタクト領域
１２０…Ｕ字型ゲート電極          １２１…高濃度ｎ型ソース領域
１２２…高濃度ｐ型ベースコンタクト領域
１２３…ソースセル                １２４…ｐ型ベース領域
１２５…ゲート酸化膜              １２６…多結晶シリコン層
１２７…酸化膜                    １２８…ソース電極
１２９…低濃度ｎ型ドレイン領域    １３０…高濃度ｎ型半導体基板
１３１…ドレイン電極              ２００…Ｕ字型ゲート電極
２０１…高濃度ｎ型ソース領域      ２０２…高濃度ｐ型ベースコンタクト領域２０３…ソースセル                ２０４…ｐ型ベース領域
２０５…ゲート酸化膜              ２０６…多結晶シリコン層
２０７…酸化膜                    ２０８…ソース電極
２０９…低濃度ｎ型ドレイン領域    ２１０…高濃度ｎ型半導体基板
２１１…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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