(57)【特許請求の範囲】
【請求項１】
デジタルデータを入力して臨時貯蔵し、貯蔵された信号を出力する外部入力手段と、
前記外部入力手段から出力される前記デジタルデータを入力して特定入力であるかを感知し、感知された結果を出力する特定信号感知手段と、
前記外部入力手段から前記感知された結果に応答して入力した前記デジタルデータを出力する内部入力手段と、
前記内部入力手段から出力されるデータを入力して演算する演算手段と、
臨時貯蔵した前記演算手段の出力や、前記特定入力に該当する値を前記感知された結果に応答して選択的に前記デジタルデータの演算された結果値として出力する外部出力手段と、
を具備し、前記外部入力手段は、イネーブル信号とクロック信号とを論理積して出力する第１論理積手段と、前記第１論理積手段の出力をクロック入力し、前記デジタルデータをデータ入力し、正出力として前記デジタルデータを出力するＤフリップフロップとを具備し、前記特定信号感知手段は、各々前記外部入力手段から入力した前記デジタルデータを前記第１論理積手段の出力に応答して非同期方式でN(ここで、Nは1以上の整数）個の前記特定入力中、該当する特定入力に相応する論理組合を行い、論理組合せた結果を第１〜第N感知された結果のうち１つ及び第１〜第N感知終了信号のうち１つとして出力する第１〜第N副特定信号感知手段と、前記第１〜第N感知終了信号を論理積して出力する第２論理積手段と、前記第１〜第N感知された結果を前記第２論理積手段の出力に応答して前記非同期方式で論理組合せ、論理組合せた結果を第N+1感知された結果として出力する第N+1副特定信号感知手段とを具備し、前記第１〜第N+1感知された結果は前記感知された結果として前記外部出力手段に出力され、前記第N+1感知された結果は前記感知された結果として前記内部入力手段に出力されることを特徴とするデジタル信号処理のための低電力消費型演算装置。
【請求項２】
前記外部出力手段は、
前記特定入力に該当する値のビット数だけのフリップフロップを具備し、
前記各フリップフロップのセットまたはリセット端子は前記特定入力に該当する値に相応して前記第１〜第N+1感知された結果のうち１つに連結され、前記各フリップフロップは前記演算手段の出力をデータ入力し、前記第１論理積手段の出力をクロック入力し、前記フリップフロップから出力される信号は前記デジタルデータの演算された結果であることを特徴とする、請求項１に記載のデジタル信号処理のための低電力消費型演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は演算装置に係り、特にデジタル信号処理分野において、入力されるデジタル信号の確率分布を用いて電力消費を省いたデジタル信号処理のための低電力消費型演算装置に関する。
【０００２】
【従来の技術】
マルチメディア時代に入り、デジタル信号処理分野では消費電力が非常に重要な項目として登場することになった。これは熱発生とシステムの安全性にも非常に重要なことである。そして、システムの大きさは日々に増加して乗算器が数百個に達するシステムも多くある。そして、電子機器の移動性及び携帯化により、このようなデジタル信号処理システムは低消費電力で動作し、１つの乾電池でさらに長時間使用できることが要求されている。移動通信のような所では低消費電力が何よりも重要な項目となる。
【０００３】
従来の演算装置はデジタル入力をクロック信号に応答して貯蔵し、これをそのまま計算した。しかし、これはデジタル入力信号の確率分布を全然考慮しなかったため、特定デジタル入力パターンが多用されるシステムでは同じ入力に対して同じ動作を毎度行うことにより電力が浪費され、演算遂行速度が遅くなる問題点があった。
【０００４】
また、従来の演算装置は入力と出力部との同期のために同期化回路を用いるため、演算装置の動作が要らない場合に入力が変わると、入力回路の一部が動作して電力を無駄に消費することになる問題点がある。同期化回路に対してはさらに詳しく後述される。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、演算するデジタル入力信号を分析して確率的頻度数の高い特定信号であるかを感知し、特定信号の場合予め計算した値を出力するデジタル信号処理のための低電力消費型演算装置を提供するにある。
【０００６】
本発明が解決しようとする他の技術的課題は、パイプライン構造を有するデジタル信号処理のための低電力消費型演算装置を提供するにある。
【０００７】
【課題を解決するための手段】
前記課題を達成するために本発明によるデジタル信号処理のための低電力消費型演算装置は、デジタルデータを入力して臨時貯蔵し、貯蔵された信号を出力する外部入力手段と、前記外部入力手段から出力される前記デジタルデータを入力して特定入力であるかを感知し、感知された結果を出力する特定信号感知手段と、前記外部入力手段から前記感知された結果に応答して入力した前記デジタルデータを出力する内部入力手段と、前記内部入力手段から出力されるデータを入力して演算する演算手段と、臨時貯蔵した前記演算手段の出力や、前記特定入力に該当する値を前記感知された結果に応答して選択的に前記デジタルデータの演算された結果値として出力する外部出力手段とで構成されることが望ましい。
【０００８】
前記他の課題を達成するために本発明によるデジタル信号処理のための低電力消費型演算装置は、デジタルデータを入力して臨時貯蔵し、貯蔵された信号を出力する外部入力手段と、前記外部入力手段から出力される前記デジタルデータを入力して特定入力であるかを感知し、感知された結果を出力する特定信号感知手段と、前記外部入力手段から前記感知された結果に応答して入力した前記デジタルデータを出力する第1 内部入力手段と、前記第1 内部入力手段から出力されるデータを入力して演算する第1 演算手段と、前記感知された結果を遅延後に出力する第1 遅延手段と、第2 〜N （ここで、N は2 以上の陽の整数）内部入力手段と、第2 〜N 遅延手段と、第2 〜N 演算手段と、前記第N 演算手段から入力したデータや、前記特定入力に該当する値を前記第N 遅延手段の出力に応答して選択的に前記デジタルデータの演算された結果値として出力する外部出力手段で構成され、前記第N 内部入力手段は第N-1 演算手段から第N-1 遅延手段の出力に応答して入力したデータを出力し、前記第N 演算手段は第N 内部入力手段から出力されるデータを入力して演算し、前記第N 遅延手段は第N-1 遅延手段の出力を遅延後に出力することが望ましい。
【０００９】
【発明の実施の形態】
以下、本発明によるデジタル信号処理のための低電力消費型演算装置の構成及び動作を添付した図面に基づき次のように説明する。
図1 は本発明による演算装置のブロック図であって、外部入力部10、特定信号感知部12、内部入力部14、演算部16及び外部出力部18で構成される。
【００１０】
図1 に示した外部入力部10は入力端子INを通してデジタルデータを入力して臨時貯蔵し、貯蔵された信号を特定信号感知部12及び内部入力部14に出力する。特定信号感知部12は外部入力部10から入力したデジタルデータが特定入力であるかを感知し、感知された結果を内部入力部14及び外部出力部18の制御信号として出力する。内部入力部14は外部入力部10から感知された結果に応答して入力したデジタルデータを演算部16に出力したり、前の出力値をそのまま保つことになる。即ち、内部入力部14により演算部16に出力されるデータの値が感知された結果に応答して変化することになる。
【００１１】
演算部16は内部入力部14から入力したデータを演算し、演算された値を外部出力部18に出力する。外部出力部18は演算部16から入力した演算された値や、特定入力に該当する予め計算された値を感知された結果に応答して選択的にデジタルデータの演算された結果値として出力端子OUT を通して出力する。
例えば、MPEG(Moving Picture Expert Group) のような画像信号再生分野のIDCT(Inverse Discrete Consine Transform)では多くの行列乗算が行われる。ここで、多くの演算が' ０' を乗算することであるが、従来の乗算器を用いてこのような演算を行うと、多くの回路ノードが動作を行うことになり、電力の過消費を引起こす問題点があった。
【００１２】
しかし、本発明による演算装置によりこのような乗算動作を行う場合を次のように説明する。
図1 に示された特定信号感知部12は外部入力部10に臨時貯蔵されたデータを入力して特定入力（例えば、IDCTの場合には特定入力が'0' である）なのかを感知し、もし、特定入力の場合、内部入力部14から演算部16に出力されるデータが変わらないように内部入力部14を制御する一方、特定入力に該当する予め計算された結果値が出力端子OUT を通して出力されるように外部出力部18を制御する。したがって、演算部16における動的消費電力は全然なくなる。
【００１３】
MPEGの場合、実際にIDCTの入力を調査すると、30% 以上特定入力' ０' を有しており、多い場合には50% に至る時もあるので、本発明による演算装置を利用すれば電力消費を相当減らしうる。例えば、演算部16の信号線の値が変わらないので、もし演算部16がCMOSで構成されている時、電力消耗を相当省けることになる。なぜなら、CMOS回路の電力消費は信号の値が変化される時発生する動的消費電力が大部を占めるからである。また、特定入力を感知して該当する出力を早く発生させるのでシステムの平均遂行速度が向上される。
【００１４】
図2 は従来の外部入力部10の回路図であって、従来には同期式方法を用いて入力端子INを通してデジタルデータを入力した。即ち、入力端子INを通して入力したデータとＤフリップフロップ22の出力を演算が必要な場合" ハイ" 論理レベルでイネーブルされるイネーブル信号(ENABLE)に応答して選択的に出力するMUX20 及びクロック信号(CLOCK) をクロック入力し、MUX20 から出力される信号をデータD 入力して正出力Q をMUX20 及び出力端子OUT を通して出力するＤフリップフロップ22で構成される。
【００１５】
従って、実際に演算が不要な時点、即ちイネーブル信号ENABLEが" ロー" 論理レベルの時点でもクロックが多数のノード値を変化させるので電力消費が発生することになる。また、MUX20 による入力部分のキャパシタンスが増加して電力消費が増加することになる。
図3 は本発明による外部入力部10の望ましい一実施例の回路図であって、演算が必要な場合" ハイ" 論理レベルにイネーブルされるイネーブル信号(ENABLE)とクロック信号(CLOCK) とを論理積して出力するAND ゲート40及びAND ゲート40の出力をクロック入力し、入力端子INを通して入力されるデジタルデータをデータ入力し、正出力Q を出力端子OUT を通して特定信号感知部12及び内部入力部14に出力するＤフリップフロップ42で構成される。
【００１６】
図3 に示されたゲートによるクロック(gated clock) 方式を採択した外部入力部10を使用する場合、Ｄフリップフロップ42のクロック信号は常にイネーブル信号ENABLEが'1' の場合にのみ入力されるので、演算が不要な時点で電流をさらに少なく流し、消費電力を省くと同時にMUX20 が不要となるので回路の大きさは縮まる。
【００１７】
以下、本発明による2 段パイプライン構造を有する低電力消費型演算装置の動作及び構成を添付した図面に基づき次のように説明する。
図4 は2 段パイプライン構造を有する本発明による演算装置のブロック図であって、外部入力部60、特定信号感知部62、第1 内部入力部64、第1 演算部66、第1 遅延部68、第2 内部入力部70、第2 演算部72、第2 遅延部74及び外部出力部76で構成される。
【００１８】
図4 に示された外部入力部60は入力端子INを通してデジタルデータを入力して臨時貯蔵し、貯蔵された信号を特定信号感知部62及び第1 内部入力部64に出力する。特定信号感知部62は図1 に示された特定信号感知部12と同じ動作を行って感知された結果を第1 内部入力部64及び第1 遅延部68に出力する。
第1 内部入力部64は外部入力部60から感知された結果に応答して入力したデジタルデータを第1 演算部66に出力し、第1 演算部66は第1 内部入力部64から出力されるデータを入力して演算する機能を行う。
【００１９】
一方、第1 遅延部68は感知された結果を所定クロック周期だけ遅延後に第2 内部入力部70及び第2 遅延部74に出力し、第2 遅延部74は遅延された、感知された結果を再び所定クロック周期だけ遅延後に外部出力部76に出力する。この際、各遅延部の所定クロック周期だけの遅延時間は各演算部の演算時間より少なくとも大きくなければならない。
【００２０】
第2 内部入力部70は第1 遅延部68の出力に応答して入力した第1 演算部66で演算されたデータを第2 演算部72に出力し、第2 演算部72は入力したデータを演算して外部出力部76に出力する。
外部出力部76は図1 に示された外部出力部18と同じ動作を行う。即ち、第2 演算部72から入力したデータや、特定入力に該当する値を第2 遅延部74で所定クロック周期だけ遅延された感知された結果に応答して選択的にデジタルデータの演算された結果値として出力端子OUT を通して出力する。
【００２１】
以上、2 段パイプライン構造を有する低電力消費型演算装置を説明したが、本発明による低電力消費型演算装置は多段パイプライン構造で具現することもできる。例えば、3 段パイプライン構造を有する低電力消費型演算装置は第3 内部入力部（図示せず）及び第3 演算部（図示せず）が第2 演算部72と外部出力部76の間に直列連結され、第3 遅延部（図示せず）が第2 遅延部74と外部出力部76との間に連結されうる。
【００２２】
図5 はIDCTに用いられる従来のパイプライン16ビット乗算器の回路図であって4 段パイプライン構造よりなり、入力部80を構成する多数個のマルチプレクサ及び多数個のＤフリップフロップと、演算部84、出力部86を構成する多数個のＤフリップフロップ及び状態信号発生部88を構成する5 個のフリップフロップで構成される。
【００２３】
図5 に示された乗算器は入力端子INA 及びINB を通して入力したデータを乗算して出力端子OUT1を通して出力する機能をする。このために、入力部80の各マルチプレクサは入力端子INA またはINB を通して入力されたデータ及び該当Ｄフリップフロップから入力したデータをイネーブル信号に応答して選択的に該当Ｄフリップフロップに出力する。入力部はデータを入力して演算部84に出力し、演算部84は入力部から入力したデータを乗算する。乗算が行われたデータは出力部86の該当フリップフロップに出力され、該当フリップフロップに貯蔵されたデータは出力端子OUT1を通して出力される。この際、状態信号発生部88は出力端子OUT1を通して出力されるデータが演算された最終結果値なのかを示す状態信号を出力端子OUT2を通して出力する。
【００２４】
図6 は乗算を行う本発明による低電力消費型演算装置の望ましい一実施例の回路図であって、4 段パイプライン構造よりなり、外部入力部100 を構成する多数個のフリップフロップとゲート、特定信号感知部102 を構成するゲートとフリップフロップ、第1 、2 、3 及び4 遅延部103 、104 、106 、110 、内部入力部( 図示せず) を含む演算部108 及び外部出力部112 を構成するゲートとフリップフロップで構成される。ここで、演算部108 は少なくとも１つの内部入力部及びそれだけの演算器を含んでいる。また、レジスターの形態はラッチでないフリップフロップを利用した。そして、最大100Mhz以上で動作できるようにステージ数を4 にした。
【００２５】
図6 に示された演算装置は特定入力' ０' を感知するパイプライン乗算器であり、外部入力部100 に入力される２つのデータのうち１つでも'0' なら、乗算の結果は' ０' となる。その外部入力部100 はイネーブル信号及びクロック信号が全て'1' の場合、入力端子INA 及びINB を通して乗算する２つの数を各々入力する。特定信号感知部102 は入力した２つのデータのうち１つでも'0' なら、" ロー" 論理レベルの制御信号を演算部108 の内部入力部（図示せず）に出力し、演算器が演算を行わないようにする。演算部108 内に、演算器の入力値が変わらないので、演算器は動作しなく、その結果電力消費が低減され、外部出力部112 では特定入力に対する出力信号の' ０' が出力端子OUT1を通して出力される。このために、図6 に示されたように、特定信号感知部102 の出力が外部出力部112 の該当フリップフロップのリセット端子に連結されている。一方、出力端子OUT1を通して出力される信号が有効な信号か否かを示す有効信号(validity signal) が出力端子OUT2を通して出力される。図6 に示された演算装置は図5 に示された演算装置とは異なり、ゲートされたクロック(gated clock) を用いており、特定入力' ０' を感知する特定信号感知部102 がある。
【００２６】
図5 に示された演算装置と図6 に示された演算装置との各内部演算部の構成及び動作が相等しい時、２つの演算装置を比較すると、回路の大きさにおいて、図5 に示された演算装置より図6 に示された本発明による演算装置が小さく、これはゲートされたクロック方式を採択して入力部分のマルチプレクサ部分が簡単化されたからである。
【００２７】
また、次のようにデータが入力される4 種別に２つの乗算器を比較する。
▲１▼  ２つの入力データのうち' ０' のない場合、従来の演算装置及び本発明による演算装置は両方とも同一に動作し、消費電力も似ている。即ち、本発明による乗算機能を行う演算装置は制御部分で約2%の微小な電力増加を示す。しかし、これは無視できるほどのことであり、一般的にIDCTで一度も' ０' の入力されない場合はほとんどない。
▲２▼  ２つの入力データのうち' ０' は１つもないが、演算の必要な場合と不要な場合、本発明による演算装置はゲートクロック方式を使用したので、約15% の消費電力の減少があった。これは約80% ほどの演算装置が動作する場合を実験した場合であるが、大部の場合に演算装置の動作時間はシステム動作時間に比べて10% ほどもならない。したがって、実際の場合にさらに高い消費電力の減少を期待しうる。
▲３▼  ２つの入力データのうち少なくとも１つが'0' の確率が100%の場合、本発明による演算装置の消費電力が従来の演算装置に比べて消費電力が約80% ほど減少されることを示した。即ち、２つの入力データのうち少なくとも１つが'0' の場合にはそうでない場合に比べて80% の消費電力を低減しうる。
▲４▼  ２つの入力データのうち少なくとも１つが'0' の確率が26% 程度の場合、本発明による演算装置は26% 程度の消費電力が減少された。▲３▼の結果80% に26% をかけると、約20% の消費電力の減少が予想されるが、入力部分のゲートされたクロック方式等により26% の消費電力が減少される。
【００２８】
以上、説明した消費電力の減少はMPEGやその他、画像圧縮応用(image compression application) 分野におけるIDCTの場合、入力データの40% あまりが'0' であることを考慮すればさらに多く減少すると予想される。
本出願人は次のような条件下で表1 のように図5 に示された演算装置と図6 に示された演算装置とを比較した。
【００２９】
条件として、使用した演算装置は4 段パイプライン構造よりなる16ビット×16ビット乗算器であり、シミュレーション周波数は50MHz 、動作条件は5 ボルト、設計ライブラリーはTGC2000(Texas Instrument 0.65 μm CMOS GateArray) を使用し、シミュレーション方法はゲートレベルシミュレーション方法を採択した。
【００３０】
【表１】
0003803895.tif 000002
【００３１】
ここで、備考は本発明の演算装置の該当値を従来の演算装置の該当値で割った百分率を示す。
一方、図1 に示された特定信号感知部12は外部入力部10から入力したデジタル入力信号が特定信号であるかを非同期式(self-timed)方法により次のように感知しうる。
【００３２】
図７は非同期式特定信号感知部を使用する低電力消耗形演算装置の本発明による望ましい一実施例のブロック図であって、AND ゲート160 及びD フリップフロップ162 で構成される外部入力部140 、第1 〜第N+1 副特定信号感知部164 、166 、．．．170 及びAND ゲート168 で構成される特定信号感知部142 、内部入力部144 、演算部146 、外部出力部148 及びAND ゲート150 で構成される。
【００３３】
図7 に示された外部入力部140 は図3 に示された回路の集合体である。即ち、AND ゲート40に該当するAND ゲート160 とＤフリップフロップ42に該当するＤフリップフロップ162 で構成されてゲートされた方式によりデジタルデータを入力する。
特定信号感知部142 の第1 〜第N （ここで、N は1 以上の整数）副特定信号感知部164 、．．．166 のうち第X （１≦Ｘ≦Ｎ）副特定信号感知部は外部入力部140 から入力したデジタルデータをAND ゲート160 の出力に応答して非同期方式で該当する特定入力に相応する論理組合せ、論理組合せた結果を第X 感知された結果Ax及び第X 感知終了信号Cxとして出力する。ここで、第X 感知された結果は感知したデジタルデータが特定信号であるかを示すが、特定信号でなければ' １' となり、特定信号か、または感知終了が行われなかった時'0' の値を有する。第X 感知終了信号はデジタルデータが特定信号であるかを感知することが終了されたかを示す。
【００３４】
この際、第1 〜第N 副特定信号感知部164 、．．．166 から出力される第1 〜第N 感知された結果は外部出力部148 に出力される。一方、AND ゲート168 は第1 〜第N 感知終了信号を論理積し、論理積した結果を第N+1 副特定信号感知部170 に出力する。第N+1 副特定信号感知部170 は第1 〜第N 感知された結果をAND ゲート168 の出力に応答して非同期方式で論理組合せ、論理組合せた結果を第N+1 感知された結果AN+1として内部入力部144 及び外部出力部148 に出力する。この際、内部入力部144 は外部入力部140 から出力されるデジタルデータを第N+1 感知された結果AN+1に応答して入力し、入力したデータを演算部146 に出力する。従って、誤動作により特定信号感知部142 から感知された結果が誤出力されて内部入力部144 が外部入力部140 からデジタルデータを受取らない状況で受取ることを防止しうる。
【００３５】
一方、外部出力部148 は演算部146 から演算された結果または特定入力に相応する演算値を第1 〜第N+1 感知された結果A1、．．．AN及びAN+1に応答して出力端子OUT を通して選択的に出力する。
前述したように、感知すべき特定信号が多数個あり、多数個の特定信号各々に対する演算値が全て異なる時、図7 に示されたように特定信号感知部142 に多数個の副特定信号感知部が存在する。しかし、感知すべき特定信号が多数個あっても多数個の特定信号に対する演算値が同一か、または感知すべき特定信号が１つのみあると、特定信号感知部142 には副特定信号感知部が１つのみ存在する。この際、１つの副特定信号感知部は外部入力部140 から入力したデジタルデータをAND ゲート160 の出力に応答して非同期方式で特定入力に相応する論理組合せ、論理組合せた結果を感知された結果として内部入力部144 及び外部出力部148 に出力する。
【００３６】
図8 は図7 に示された第X 副特定信号感知部の本発明による望ましい一実施例の回路図であって、PMOSトランジスタP1、P2、NMOSトランジスタN1、NANDゲート188 、第1 及び第2 論理組合部184 、186 で構成される差動直列電圧スイッチ論理部(DCVSL：Differential Cascode Voltage Switch Logic)180 及びAND ゲート182 で構成される。
【００３７】
図8 に示されたDCVSL はスタンフォード大学の'Teresa H．Meng' により'SYNCHRONIZATION DESIGN FOR DIGITAL SYSTEMS'という題目で出刊された本のP26 乃至28に説明されている。
即ち、図8 に示されたPMOSトランジスタP1、P2は図7 に示されたAND ゲート160 の出力のイネーブル信号ENA に応答してオン/ オフされ、NMOSトランジスタN1は初期状態で" ロー" 論理レベルに入力されるイネーブル信号ENA に応答してPMOSトランジスタP1、P2がオン/ オフされる時オフ/ オンされる。NANDゲート188 は第1 及び第2 論理組合部184 、186 の出力を反転論理積し、反転論理積した結果を第X 感知終了信号Cxとして出力する。AND ゲート182 は第1 論理組合部184 の出力を反転した値と第2 論理組合部186 の出力を論理積して第X 感知された結果Axとして出力する。一方、第1 及び第2 論理組合部184 、186 はイネーブル信号ENA に応答してイネーブルされ、図7 に示された外部入力部140 から出力されるn ビットのデジタルデータDn．．．D1を該当する特定信号に相応する論理組合せ、論理組合せた結果を出力する。ここで、第1 論理組合部184 と第2 論理組合部186 の論理組合結果は相互補数関係にある。
【００３８】
一方、図1 または図7 に示された外部出力部18または148 は特定信号感知部12または142 の制御下で予め計算された値を出力したり、演算部16または146 から入力した演算された値を感知された結果に応答して出力するために後述される例のように非同期式でセット(set) 、或いはリセット(reset) されるフリップフロップを用いる。
【００３９】
例えば、図7 に示された装置が適応形差動パルスコード変調(ADPCM：Adaptive Differential Pulse Code Modulation ）の逆量子化部(Inverse Quantizer) に使われると仮定して本発明による演算装置の動作を次のように説明する。
図9 はADPCM の逆量子化部に用いられる図1 または図7 に示された外部出力部18または148 の本発明による望ましい一実施例の回路図であって、論理積190 及び第1 〜P （ここで、P は特定入力に対する演算値のビット数）フリップフロップ192 、194 、．．．、196 、198 、200 及び202 で構成される。
【００４０】
図10はADPCM のための逆量子化部（図示せず）の入/ 出力値及び入力値の確率分布を示す図面であって、I は入力値を示し、DQS 及びDQLNは出力値であって差分量子化符号ビット(DQS：sign bit of quantized difference signal)と差分量子化ログ値(DQLN ：Normalized quantized difference signal) を各々示す。
図10に示されたI はADPCM の適応形量子化部(adaptive quantizer)から出力される信号であり、DQS 及びDQLNはADPCM の適応形予測部(adaptive predictor)に出力される信号である。ここで、DQS は入力I の最上位ビットから直ちに求められ、DQLNは図7 に示された演算装置を用いて求めることができる。このために、図7 に示された演算装置の特定信号感知部142 はデジタル入力I のうち確率頻度の高いデジタルデータ'0001'、'1110'及び'1111'が入力されるかを感知する。この際、特定信号'0001'または'1110'の演算値が同一なので、１つの副特定信号感知部で感知される。即ち、第1 副特定信号感知部164 は外部入力部140 から入力したデジタルデータが'0001'または'1110'であるかを感知するために次の数学式1 のような論理演算を図8 に示された回路を用いて非同期式で行う。
【００４１】
【数１】
0003803895.tif 000003
【００４２】
ここで、f1は第1 副特定信号感知部164 の論理組合式であって図8 に示された第1 論理組合部184 で行われ、abcdは入力I の各ビットを示し、' は補数を示す。デジタルデータが特定信号ならf1は' １' となり、それとも' ０' となる。そして、第1 感知された結果A1は特定信号でなければ' １' となり、その他には' ０' となる。
【００４３】
同様に、第2 副特定信号感知部はデジタルデータが'1111'であるかを感知するために次の数学式2 のような論理演算を非同期式で行う。
【００４４】
【数２】
0003803895.tif 000004
【００４５】
ここで、f2は第2 副特定信号感知部の論理組合式を示す。
また、第3 副特定信号感知部は第1 及び第2 副特定信号感知部の出力の第1 及び第2 感知された結果A1、A2が'1' なのかを感知するためには数学式1 及び数学式2 とは異なる次の数学式3 のような論理演算を非同期式で行う。
【００４６】
【数３】
0003803895.tif 000005
【００４７】
ここで、f3は第3 副特定信号感知部の論理組合式を示す。数学式3 を見ると、特定信号でない時、即ちA1A2が'1' の時f3値が' ０' となり、前の感知が終わってf3が' ０' となるとA3は' １' となる。
結局、前述した論理式により第1 、第2 及び第3 感知された結果A1、A2、A3が特定信号感知部142 から外部出力部148 及び内部入力部144 に出力される。次いで、デジタルデータが特定信号の場合、図9 に示された外部出力部は第1 、2 または第3 感知された結果A1、A2またはA3に応答してセットまたはリセットされた各フリップフロップの正出力を特定入力に該当する演算値として出力端子OUT を通して出力する。したがって、図7 に示された装置が'1111'のデジタルデータを入力すると図9 に示された外部出力部は'1000 ＿0000＿0000' のDQLNを出力端子OUT を通して出力し、'0001'または'1110'のデジタルデータを入力すると'0000 ＿0000＿0100' のDQLNを出力端子OUT を通して出力する。
【００４８】
しかし、デジタルデータが特定信号でなければ、図9 に示された外部出力部のフリップフロップはデータ入力端子D を通して入力した演算部16または146 から演算された結果をAND ゲート190 の出力に応答して出力端子OUT を通して出力する。ここで、AND ゲート190 は図7 に示されたAND ゲート150 を示し、クロック信号と出力イネーブル信号とを論理積し、論理積した結果を各フリップフロップのクロック信号として出力する。
【００４９】
【発明の効果】
以上、説明したように本発明によるデジタル信号処理のための低電力消費型演算装置は使用するシステムやアルゴリズムの入力信号を分析して多く入力される特定信号の値を予め計算しておき、この特定信号が入力される時、予め計算された値を出力して演算装置の動作を不要にすることにより、電力消費を最小化し、特定入力を感知して直ちに出力しうるのでシステムの平均遂行速度を向上させ、入力の確率が高いほど平均遂行速度が速く、非同期方式で特定信号を感知するので特定信号感知部から発生する追加的な遅延を最小化してインパルス性ノイズによる誤動作を防止しうる。
【図面の簡単な説明】
【図１】本発明による演算装置のブロック図である。
【図２】従来の外部入力部の回路図である。
【図３】本発明による外部入力部の望ましい一実施例の回路図である。
【図４】  2 段パイプライン構造を有する本発明による演算装置のブロック図である。
【図５】  IDCTに用いられる従来のパイプライン16ビット乗算器の回路図である。
【図６】乗算を行う本発明による低電力消費型演算装置の望ましい一実施例の回路図である。
【図７】非同期式特定信号感知部を使用する低電力消耗形演算装置の本発明による望ましい一実施例のブロック図である。
【図８】図7 に示された第X 副特定信号感知部の本発明による望ましい一実施例の回路図である。
【図９】  ADPCM の逆量子化に用いられる図1 または図7 に示された外部出力部の本発明による望ましい一実施例の回路図である。
【図１０】  ADPCM のための逆量子化部の入力値、出力値及び入力値の確率分布を示す図面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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