(57)【特許請求の範囲】
【請求項１】
印加する電圧を制御して記憶素子のしきい値を変化させデータを記憶させるように構成された不揮発性半導体メモリにおいて、同一記憶素子に対する書込み電圧の印加回数に応じてベリファイの条件を緩くした電圧で読出しを行なって書込みの終了を判定するように構成されていることを特徴とする不揮発性半導体メモリ。
【請求項２】
基準となる電圧が非反転入力端子に印加された差動増幅回路と、該差動増幅回路の出力端子と接地点との間に直列形態に接続された抵抗ラダーと、この抵抗ラダー内のノードと上記差動増幅回路の反転入力端子との間に並列形態に接続された複数のスイッチ手段とにより構成され、これらのスイッチ手段の制御端子にベリファイ電圧の切替え信号が印加されてなるベリファイ電圧切替回路が設けられてなることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
上記書込み電圧印加回数を計数する手段を備え、該計数手段の計数値が所定数に達したときに上記ベリファイ電圧の切替え信号により上記ベリファイ電圧切替回路が切り替えられるように構成されてなることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項４】
上記ベリファイ電圧切替回路を制御する切替え制御レジスタを備え、該レジスタの設定により上記ベリファイ電圧の切替え信号が生成されるように構成されていることを特徴とする請求項３に記載の不揮発性半導体メモリ。
【請求項５】
請求項１または２に記載の不揮発性半導体メモリと、該不揮発性半導体メモリを制御して書込みおよびベリファイ動作を行なわせる制御回路とを内蔵してなることを特徴とする半導体集積回路。
【請求項６】
上記制御回路はプログラム制御方式の回路で構成されるとともに、該制御回路は、上記記憶素子への書込みパルス印加回数をプログラムに従って計数するように構成されていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
上記制御回路は、上記ベリファイ電圧切替回路を制御する切替え制御レジスタを備え、上記制御回路は、上記記憶素子への書込みパルス印加回数が所定数に達したときに上記レジスタを書き換えて上記ベリファイ電圧切替え信号を生成するように構成されていることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
印加する電圧を制御して記憶素子のしきい値を変化させデータを記憶させるように構成された不揮発性半導体メモリにおいて、同一記憶素子に対する書込み電圧の印加回数に応じて読出し信号の増幅回路の感度を緩くして読出し動作を行なって書込みの終了を判定するように構成されていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書込み消去可能な不揮発性半導体メモリにおける書込みベリファイ方式に適用して有効な技術に関し、例えばブロック単位で一括してデータの消去が可能なフラッシュメモリチップを内蔵したマイクロコンピュータに利用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。かかるフラッシュメモリにおいては、書き込み動作では、図１４（Ｂ）に示すように不揮発性記憶素子のドレイン領域Ｄの電圧を例えば６．０Ｖ（ボルト）にし、コントロールゲートＣ−ＧＡＴＥが接続されたワード線を例えば−１０．０Ｖにすることにより、フローティングゲートＦ−ＧＡＴＥから電荷をドレイン領域Ｄへ引き抜いて、しきい値電圧を低い状態（論理“０”）にする。また、消去動作では、図１４（Ｃ）に示すように、ソース領域Ｓおよび基体Ｐ−ＳＵＢを例えば−１０．０Ｖにし、コントローゲートＣ−ＧＡＴＥを１０．０Ｖのような高電圧にしてフローティングゲートＦ−ＧＡＴＥに負電荷を注入してしきい値を高い状態（論理“１”）にする。これにより１つの記憶素子に１ビットのデータを記憶させるようにしている。
【０００３】
なお、フラッシュメモリにおいては、一般に書込みは例えばセクタ単位すなわちワード線を共通にする１行分のメモリセルに対して同時に行なわれ、消去はブロック単位すなわちウェル領域を共通にする複数のセクタに対して同時に行なわれるようになっており、本発明の実施例においても特に言及しない限りそのように構成されているものとする。
【０００４】
【発明が解決しようとする課題】
フラッシュメモリにおいては、上述のように、フローティングゲートへ電荷を注入もしくはフローティングゲートから電荷を放出させることでしきい値を変化させる書込み動作および消去動作を行なう。かかる動作で過剰な書込みが行なわれると、しきい値が０Ｖ以下のいわゆるデプリート不良と呼ばれるビット（非選択状態で電流が流れるビット）が発生してしまう。そこで、図１６に示されているようなフローに従って、ワード線に高電圧の比較的短い書込みパルスを複数回に分けて印加することで、図１５に示すように徐々にしきい値を変化させる。そして、書込みパルス印加後にそれぞれベリファイのための読出し動作を行なって、所定のしきい値（例えば２．０Ｖ）に達したビットに対してはそれ以上書込みパルスを印加しないように制御することが行なわれている。
【０００５】
しかしながら、フラッシュメモリにおけるベリファイ読出し動作は、記憶素子の微小なしきい値の変化をセンスアンプで検出するものであるため、増幅率の高いセンスアンプを使用する必要がある。その結果、センスアンプのノイズに対する感度が高くなり、記憶素子のしきい値がベリファイ電圧に近いあたりでは、僅かなノイズで図１５に点線で示すように見かけ上のしきい値がずれることがあり、誤判定を起こしやすい。そのため、一旦書込み終了と判定されたビットであっても次のベリファイ動作のときに書込み未完了と判定されることがあり、その結果トータルの書込み回数が多くなって書込み所要時間が増大するという課題があることが明らかとなった。
【０００６】
この発明の目的は、書込み所要時間を短縮可能な不揮発性半導体メモリおよびそれを内蔵したマイクロコンピュータ等の半導体集積回路を提供することにある。
【０００７】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【０００９】
すなわち、記憶素子のしきい値を印加する電圧を制御して変化させデータを記憶させるように構成された不揮発性半導体メモリもしくはそれを内蔵した半導体集積回路において、同一記憶素子に対する書込み電圧の印加回数に応じてベリファイの条件を緩くした電圧で読出しを行なって書込みの終了を判定するようにしたものである。
【００１０】
上記した手段によれば、ベリファイの条件を緩くする電圧で読出しを行なうことで読出し回路（センスアンプ）にノイズが入っても読出しデータの誤判定が回避されるため、トータルの書込み回数が少なくなって書込み所要時間を短縮することができる。
【００１１】
なお、上記書込み回数を計数する手段としては、例えば記憶素子のゲートが接続されたワード線への書込み電圧の印加回数を計数するカウンタが考えられる。このカウンタは、書込み制御を行なうプログラムによって更新されるソフトカウンタが望ましいが、信号によって動作するカウンタ回路であっても良い。ただし、ソフトウェアで構成するようにした方がハードウェアの量を減らし、チップサイズを小さくすることができるという利点がある。
【００１２】
書込み電圧印加後にベリファイの条件を緩くした電圧で読出しを行なう代わりに、読出し回路（センスアンプ）の感度を下げるようにしてもよい。
【００１３】
また、基準となる電圧が非反転入力端子に印加された差動増幅回路と、該差動増幅回路の出力端子と接地点との間に直列形態に接続された抵抗ラダーと、この抵抗ラダー内のノードと上記差動増幅回路の反転入力端子との間に並列形態に接続された一対のスイッチ手段とにより構成され、これらのスイッチ手段の制御端子にベリファイ電圧の切替え信号が印加されてなるベリファイ電圧切替回路を設けるようにする。これにより、比較的容易にベリファイ電圧を切り替える回路を構成することができる。
【００１４】
さらに、上記書込み電圧印加回数を計数する手段を設け、該計数手段の計数値が所定数に達したときに上記ベリファイ電圧の切替え信号により上記ベリファイ電圧切替回路が切り替えられるように構成する。これにより、比較的正確にベリファイ電圧を切り替えることができるとともに、ベリファイ電圧を切り替える書込み電圧印加回数をメモリに応じて変更することが可能となる。
【００１５】
また、上記ベリファイ電圧切替回路を制御する切替え制御レジスタを設け、該レジスタの設定により上記ベリファイ電圧の切替え信号が生成されるように構成する。これにより、メモリ自身に書込み電圧印加回数を計数する回路を設けることなく、外部の制御装置等からのレジスタへの設定でベリファイ電圧を切り替えることができるようになり、メモリの負担が軽減されるという利点がある。
【００１６】
さらに、上記のような構成された不揮発性半導体メモリと、該不揮発性半導体メモリを制御して書込みおよびベリファイ動作を行なわせる制御回路とを内蔵してなる半導体集積回路を構成する。これにより、システムの構成が簡略化されるとともに、ユーザーの負担も軽減される。
【００１７】
この場合、上記制御回路はプログラム制御方式の回路で構成されるとともに、該制御回路は、上記記憶素子への書込みパルス印加回数をプログラムに従って計数するように構成されるのが望ましい。これにより、ハードウェアの量すなわち回路規模を縮小することができる。
【００１８】
また、上記制御回路には、上記ベリファイ電圧切替回路を制御する切替え制御レジスタを設け、上記制御回路は、上記記憶素子への書込みパルス印加回数が所定数に達したときに上記レジスタを書き換えて上記ベリファイ電圧切替え信号を生成するように構成する。これにより、ベリファイ電圧切替え信号の生成をソフトウェアで行なうことができ、システムの柔軟性が向上するようになる。
【００１９】
【発明の実施の形態】
以下、本発明を、フラッシュメモリを内蔵したマイクロコンピュータ（以下、フラッシュマイコンと称する）に適用した場合の実施例を、図面を用いて説明する。図１には、本発明を適用したフラッシュマイコンの概略構成が示されている。特に制限されないが、図１に示されている各回路ブロックは、単結晶シリコンのような１個の半導体チップ上に形成されている。
【００２０】
図１において、ＦＬＡＳＨは図１４に示されているようなフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子としてのメモリセルがマトリックス状に配置されたメモリアレイおよびメモリセル選択用のアドレスデコーダ、アドレス及びデータのラッチ回路、データ増幅用のセンスアンプ、データの書込み，消去，読出しに必要とされる電圧を発生する電源回路等の周辺回路からなるフラッシュメモリ回路、ＦＬＣは該フラッシュメモリ回路ＦＬＡＳＨに対する書込みや消去、読出し（ベリファイ読出しを含む）等の制御を行なうフラッシュコントローラ、ＣＰＵはチップ全体の制御を司る中央処理装置、ＲＡＭはデータを一時記憶したり中央処理装置ＣＰＵの作業領域を提供する高速のランダムアクセスメモリ、ＢＵＳは上記中央処理装置ＣＰＵとフラッシュメモリ回路ＦＬＡＳＨ、フラッシュコントローラＦＬＣ、高速メモリＲＡＭ間を接続するバス、ＢＳＣはこのバスの占有権の制御等を行なうバスコントローラである。
【００２１】
なお、図１には示されていないが、シングルチップマイコンのようなマイクロコンピュータの場合には、上記回路ブロックの他に、内部のメモリと外部のメモリ等との間のＤＭＡ（ダイレクトメモリアクセス）転送を制御するＤＭＡ転送制御回路や、ＣＰＵに対する割込み要求の発生および優先度を判定して割り込みをかける割込み制御回路、外部装置との間でシリアル通信を行なうシリアルコミュニケーションインタフェース回路、各種タイマ回路、アナログ信号とディジタル信号の変換を行なうＡ／Ｄ変換回路、システム監視用のウォッチドッグタイマ、システムの動作に必要なクロック信号を発生する発振器などが必要に応じて設けられる。
【００２２】
図２には、上記フラッシュメモリ回路ＦＬＡＳＨの概略構成が示されている。図２において、１１は図１４に示されているようなフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子としてのメモリセルがマトリックス状に配置されたメモリアレイ、１２は外部から入力された書込みデータを保持するデータレジスタ、１３はこのデータレジスタ１２に保持されたデータに基づいて上記メモリアレイ１１に対して書込みを行なう書込み回路である。
【００２３】
また、１４はアドレス信号を保持するアドレスレジスタ、１５はメモリアレイ１１内のワード線の中から上記アドレスレジスタ１４に取り込まれたＸアドレスに対応した１本のワード線を選択するＸデコーダ、１６はアドレスレジスタ１４に取り込まれたＹアドレスをデコードして１セクタ内の１バイト（あるいは１ワード）のデータを選択するＹデコーダ、１７は消去の際にブロック（マット）の選択等を行なう消去制御回路、１８はメモリセルアレイ１１より読み出されたデータを増幅して出力するセンスアンプである。
【００２４】
さらに、この実施例のフラッシュメモリ回路には、上記各回路ブロックの他、外部からの制御信号をフラッシュメモリ各回路への制御信号に変換する制御回路２７、アドレス信号やデータ信号の入出力を行なうＩ／Ｏバッファ回路２３、チャージポンプのような昇圧および降圧手段を備え外部から供給される電源電圧Ｖccに基づいて書込み電圧Ｖｗ、消去電圧Ｖｅ、読出し電圧Ｖｒ、ベリファイ電圧Ｖwv，Ｖer等チップ内部で必要とされる電圧を生成する電源回路２５、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してメモリアレイ１１に供給する電源切替回路２６等が設けられている。
【００２５】
なお、特に制限されないが、この実施例のフラッシュメモリ回路では、記憶素子のコントロールゲートＣ-ＧＡＴＥ、ソースＳ、ドレインＤおよび基体（基板もしくはウェル領域）Ｐ-ＳＵＢに対して、図１４（Ａ）〜（Ｅ）に示すような電圧をそれぞれ印加することによって、読出し動作（Ａ）、書込み動作（Ｂ）、消去動作（Ｃ）、書込みベリファイ動作（Ｄ）、消去ベリファイ動作（Ｅ）がそれぞれ行なわれる。図１４（Ａ），（Ｄ）に示されているように、通常の読出し動作時にゲート（ワード線）に印加される電圧Ｖｒは３．８Ｖであるのに対し、ベリファイ動作時にゲート（ワード線）に印加されるベリファイ電圧ＶwvはＶｒよりも低い２．０Ｖである。
【００２６】
フラッシュコントローラＦＬＣの詳細な構成の説明は省略するが、この実施例のフラッシュコントローラＦＬＣは複数のコントロールレジスタを備え、ＣＰＵがＲＡＭ内に格納されたプログラムに従って、上記コントロールレジスタに書込みを行なうと、フラッシュコントローラＦＬＣがコントロールレジスタのビット状態に応じてフラッシュメモリ回路ＦＬＡＳＨに対する制御信号を形成して書込みや消去、読出し、ベリファイ等の動作を行なわせるように構成されている。
【００２７】
図３には、上記コントロールレジスタのうち書込み、消去制御用のコントロールレジスタＣＮＴＲの構成例が示されている。この実施例のレジスタは、不用意に書込み、消去動作が行われないようにプロテクトをかけるためのビットＦＷＥと、電源回路２５に対する電源オンを指示するビットＳＷＥ、デコーダの出力の極性や電源切替え等メモリアレイおよびその周辺回路を書込み準備状態にさせる書込みセットアップビットＰＳＵ、書込みパルスを与えるように指示するビットＰ、メモリアレイおよびその周辺回路を消去準備状態にさせる消去セットアップビットＥＳＵ、消去パルスを与えるように指示するビットＥ、消去ベリファイを行なうように指示するビットＥＶ、書込みベリファイを行なうように指示するビットＰＶなどから構成されている。
【００２８】
フラッシュコントローラＦＬＣには、上記書込み消去制御用のコントロールレジスタＣＮＴＲの他に、消去時にメモリアレイ内の複数のブロックのうち消去ブロックを選択するための消去選択レジスタ、メモリアレイ内の欠陥ビットを含むメモリ列を予備のメモリ列に置き換えるための救済情報を保持するレジスタが設けられている。
【００２９】
一般的なメモリの中には、外部のＣＰＵ等から与えられるコマンドをデコードしてそのデコード結果に基づいて当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）を備え、その制御回路は、例えばマイクロプログラム方式のＣＰＵの制御部と同様に、コマンド（命令）を実行するのに必要な一連のマイクロ命令郡が格納されたＲＯＭ（リードオンリメモリ）からなるものがあるが、この実施例では、フラッシュコントローラＦＬＣが上記のようなコントロールレジスタＣＮＴＲを備え、ＣＰＵがＲＡＭ内に格納されたプログラムに従って、上記コントロールレジスタに書込みを行なうとフラッシュコントローラＦＬＣがコントロールレジスタＣＮＴＲのビット状態に応じてフラッシュメモリ回路ＦＬＡＳＨに対する制御信号を形成して書込みや消去、読出し、ベリファイ等の動作を行なわせるように構成されているため、一般的なコマンド方式のコントローラに比べてハードウェアの規模を小さくすることができるという利点がある。
【００３０】
図４には、本発明を適用したフラッシュメモリ内蔵マイコンにおけるフラッシュコントローラＦＬＣによる書込みおよびそのベリファイ制御の一実施例の手順が示されている。この実施例では、ワード線に印加される書込みベリファイ電圧として、予め設計値に基づいて設定された所定レベル（例えば２．０Ｖ）のベリファイ電圧Ｖwv1の他にこの電圧に余裕値を持たせて若干高いレベルに設定したベリファイ電圧Ｖwv2（例えば２．０５Ｖ）を生成可能な回路とそれらの電圧を切替え可能にする回路をフラッシュメモリＦＬＡＳＨ内に設けておくとともに、フラッシュコントローラＦＬＣのソフトウェアとして、書込みパルス印加回数を計数するカウンタを作業用メモリＲＡＭ内に用意しておく。なお、上記ベリファイ電圧Ｖwv2のＶwv1に対する余裕値は、センスアンプ１８のノイズによる誤作動を回避できる範囲でできるだけ小さな値が望ましい。
【００３１】
そして、書込みに際しては、まずそのカウンタの値ｎを「０」に設定して（ステップＳ１）から、書込みデータをメモリＲＡＭからロードしてフラッシュメモリＦＬＡＳＨ内のデータラッチ１２に格納する（ステップＳ２）。次に、データラッチ１２に格納された書込みデータに従って書き込み回路１３によって書込みパルスを生成させ選択されているメモリセルに印加させる（ステップＳ３）とともに、上記書込みパルス印加回数カウンタをインクリメント（＋１）する（ステップＳ４）。
【００３２】
それから、このカウンタの値を調べて偶数か否か判定する（ステップＳ５）。そして、偶数のときは、所定レベルのベリファイ電圧Ｖwv1を選択するように切替え回路の制御を行なって（ステップＳ６）、そのベリファイ電圧をワード線に印加して読み出しを行なう（ステップＳ８）。一方、書込みパルス印加回数カウンタの値が奇数のときは、所定レベルよりも若干高いベリファイ電圧Ｖwv2を選択するように切替え回路の制御を行なって（ステップＳ７）そのベリファイ電圧をワード線に印加して読み出しを行なう（ステップＳ８）。
【００３３】
続いて、読み出されたデータとメモリＲＡＭに格納されている書込みデータとを比較して例えばデータ“０”に対応するビットがすべてしきい値の低い状態にされたか否か判定することで書込みの終了を判定する（ステップＳ９，Ｓ１０）。そして、読み出されたデータと書込みデータとに基づいて書込みが未終了のビットにのみ“０”に設定された再書込みデータを生成し（ステップＳ１１）、ステップＳ２へ戻ってこの再書込みデータに基づいた書込みを繰り返す。
【００３４】
図６（Ａ）には、この実施例のフローチャートに従って書込みベリファイ制御を行なった場合のベリファイ電圧の切替えとしきい値の分布の変化の様子が示されている。同図より、本実施例に従うと、書込みパルスの奇数回目の印加後に行なわれるベリファイの電圧Ｖwv2が偶数回目の印加後に行なわれるベリファイの電圧Ｖwv1よりも高いため、例えば本発明を適用しないで偶数回目のベリファイ電圧のみで読出しを行なう場合には平均５回目で書込みが終了するならば、本実施例を適用することで例えセンスアンプにノイズが入ってもほとんどの場合に５回の書込みパルスの印加で書込みを終了させることができる。ただし、偶数回目のベリファイ電圧を奇数回目のベリファイ電圧よりも若干高く設定するようにしてもよい。
【００３５】
また、書込みパルス印加回数を計数するカウンタは、上記のようなソフトカウンタのみならず、書込み制御信号を計数するカウンタ回路であってもよい。さらに、カウンタの代わり奇数回目と偶数回目とを区別してベリファイ電圧の切替え信号を形成し出力するフリップフロップのような回路を用いることも可能である。その場合、フラッシュコントローラによる書込みベリファイ制御は、図１６に示す一般的なフラッシュメモリにおける書込みベリファイ制御フローと同様のフローチャートに従って行なうことができ、プログラムの変更が不要になるという利点がある。
【００３６】
図５には、本発明を適用したフラッシュメモリ内蔵マイコンにおけるフラッシュコントローラＦＬＣによる書込みおよびそのベリファイ制御の第２の実施例の手順が示されている。この実施例においても、ワード線に印加される書込みベリファイ電圧として、予め設計値に基づいて設定された所定レベル（例えば２．０Ｖ）のベリファイ電圧Ｖwv1の他にこの電圧に余裕値を持たせて若干高いレベルに設定したベリファイ電圧Ｖwv2（例えば２．０５Ｖ）を生成可能な回路とそれらの電圧を切替え可能にする回路をフラッシュメモリＦＬＡＳＨ内に設けておくとともに、フラッシュコントローラＦＬＣのソフトウェアとして、書込みパルス印加回数を計数するカウンタを作業用メモリＲＡＭ内に用意しておく。
【００３７】
この実施例が図４の実施例と異なる点は、書込みを終了させたい書込みパルス印加回数Ｎ（例えば５回）を予め設定してメモリＲＡＭ内に所定回数として記憶させておく点と、ステップＳ５でパルス印加回数を計数するカウンタの値が所定回数以上になった否か判定してベリファイ電圧をＶwv1からＶwv2へ切替えるようにしている点にある。
【００３８】
図６（Ｂ）には、この第2の実施例のフローチャートに従って書込みベリファイ制御を行なった場合のベリファイ電圧の切替えとしきい値の分布の変化の様子が示されている。同図より、本実施例に従うと、書込みパルスの所定回目（5回目）の印加後に行なわれるベリファイの電圧Ｖwv2がそれまでのベリファイの電圧Ｖwv1よりも高いため、ほとんどの場合に所定回数（５回）の書込みパルスの印加で書込みを終了させることができる。ただし、ベリファイ電圧を切替える書込みパルスの印加回数は5回に限定されず、予め全記憶素子の平均的なパルス印加回数をテストによって調べることで決定するようにするのが望ましい。
【００３９】
図７および図８には、ベリファイ電圧切替え信号を生成する回路の具体例およびその動作タイミングチャートが示されている。この実施例のベリファイ電圧切替え信号生成回路は、図２における制御回路２７から出力されるベリファイ読出し信号ＶＲとその反転信号をクロックとするラッチ回路ＬＴ１およびＬＴ２からなり、ラッチ回路ＬＴ１の出力がラッチ回路ＬＴ２の入力端子に供給され、ラッチ回路ＬＴ２の出力がインバータＩＮＶ１を介してラッチ回路ＬＴ１の入力端子に供給されるように接続されることにより、ベリファイ読出し信号ＶＲが入る度に出力がハイからロウあるいはロウからハイに変化するフリップフロップとして動作する。そして、その出力がベリファイ電圧切替え信号ＶＣとして、後述のベリファイ電圧切替え回路に供給される。
【００４０】
この実施例のベリファイ電圧切替え信号生成回路は、図８に示すように、書込みパルスＰｗの印加後にベリファイ読出し信号ＶＲがハイレベルにされる度に、出力であるベリファイ電圧切替え信号ＶＣがハイレベルとロウレベルに変化される。このベリファイ電圧切替え信号ＶＣがベリファイ電圧切替え回路に供給されると、選択ワード線ＷＬに、ベリファイ電圧切替え信号ＶＣがロウレベルのときは所定のベリファイ電圧Ｖｗｖが、またＶＣがハイレベルのときは所定のベリファイ電圧Ｖｗｖよりも余裕値分高い電圧がそれぞれ印加される。
【００４１】
なお、特に制限されないが、この実施例のラッチ回路ＬＴ１およびＬＴ２の出力部にはそれぞれＮＯＲゲートＧ１とＮＡＮＤゲートＧ２とが設けられ、これらのゲートＧ１，Ｇ２の一方の入力端子にモード制御信号ＭＤとこれをインバータＩＮＶ２で反転した信号が入力されるように構成されており、モード制御信号ＭＤがロウレベルにされている場合にのみ回路が有効化され、モード制御信号ＭＤがハイレベルにされた場合はベリファイ読出し信号ＶＲの入力の有無にかかわらず、回路は動作しない。つまり、出力であるベリファイ電圧切替え信号ＶＣは変化されないようにされている。これによって、必要に応じて本発明の機能を発揮させたり、禁止したりすることができ、システムの柔軟性が高くなる。本発明の機能を禁止状態にすれば、書込み所要時間は多少長くなるものの、より高精度に書込み後のしきい値分布を制御することができる。
【００４２】
図９には、ベリファイ電圧切替え回路の具体例が示されている。この実施例のベリファイ電圧切替え回路は、図示しない基準電圧発生回路で発生された基準電圧Ｖrefが非反転入力端子に印加されたオペアンプＯＰと、該オペアンプＯＰの出力端子と接地点との間に直列形態に接続された抵抗ラダーＲＬＤと、この抵抗ラダーＲＬＤ内の適当なノードｎ１，ｎ２と上記オペアンプＯＰの反転入力端子との間に並列形態に接続された一対のスイッチＭＯＳＦＥＴ  Ｑ１，Ｑ２とにより構成され、Ｑ1，Ｑ2のゲート端子にベリファイ電圧の切替え信号ＶＣとそれをインバータＩＮＶ３で反転した信号／ＶＣが印加されている。
【００４３】
この実施例の回路は、抵抗ラダーＲＬＤがオペアンプＯＰの出力電圧を抵抗分割し、その抵抗分割されたノードｎ１またはｎ２の電位がスイッチＭＯＳＦＥＴＱ1，Ｑ2のいずれかオンされている方を介してオペアンプＯＰの反転入力端子にフィードバックされると、オペアンプＯＰはノードｎ１またはｎ２の電位が非反転入力端子の基準電圧Ｖｒｅｆと等しくなるような電圧を出力する。
【００４４】
具体的には、ベリファイ電圧切替え信号ＶＣがロウレベルにされると、ＭＯＳＦＥＴ  Ｑ1がオン状態にされて、ノードｎ１の電位がオペアンプＯＰの反転入力端子にフィードバックされ、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０Ｖのような電位とされ、これがベリファイ電圧Ｖwv1として選択ワード線に供給される。また、ベリファイ電圧切替え信号ＶＣがハイレベルにされると、ＭＯＳＦＥＴ  Ｑ２がオン状態にされてノードｎ２の電位がオペアンプＯＰの反転入力端子にフィードバックされ、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０５Ｖのような電位とされ、これがベリファイ電圧Ｖwv2として選択ワード線に供給される。
【００４５】
逆に言えば、ＭＯＳＦＥＴ  Ｑ1がオン状態にされてノードｎ１の電位がオペアンプＯＰの反転入力端子にフィードバックされたときにオペアンプＯＰの出力電圧Ｖｏｕｔが２．０Ｖのような電位となり、また、ＭＯＳＦＥＴ  Ｑ２がオン状態にされてノードｎ２の電位がオペアンプＯＰの反転入力端子にフィードバックされたときにオペアンプＯＰの出力電圧Ｖｏｕｔが２．０５Ｖのような電位となるように、抵抗ラダーＲＬＤを構成する各抵抗の比が決定されている。
【００４６】
図１０には、ベリファイ電圧切替え回路の他の具体例が示されている。この実施例のベリファイ電圧切替え回路は、図９の実施例の回路と同様に、図示しない基準電圧発生回路で発生された基準電圧Ｖrefが非反転入力端子に印加されたオペアンプＯＰと、該オペアンプＯＰの出力端子と接地点との間に直列形態に接続された抵抗ラダーＲＬＤとにより構成されている。ただし、図９とは異なり、この実施例では抵抗ラダーＲＬＤ内の適当なノードｎ１の電位が上記オペアンプＯＰの反転入力端子にフィードバックされるとともに、抵抗ラダーＲＬＤ内のいずれか一つまたは複数の抵抗と並列形態にスイッチＭＯＳＦＥＴ  Ｑ１が接続され、このＭＯＳＦＥＴ  Ｑ1のゲート端子にベリファイ電圧の切替え信号ＶＣが印加されている。
【００４７】
この実施例の回路は、抵抗ラダーＲＬＤがオペアンプＯＰの出力電圧を抵抗分割し、その抵抗分割されたノードｎ１の電位がオペアンプＯＰの反転入力端子にフィードバックされると、オペアンプＯＰはノードｎ１の電位が非反転入力端子の基準電圧Ｖｒｅｆと等しくなるような電圧を出力する。
【００４８】
具体的には、ベリファイ電圧切替え信号ＶＣがロウレベルにされていると、ＭＯＳＦＥＴ  Ｑ1がオフ状態にされて、ノードｎ１の電位が相対的に高くされてオペアンプＯＰの反転入力端子にフィードバックされ、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０Ｖのような電位とされ、これがベリファイ電圧Ｖwv1として選択ワード線に供給される。一方、ベリファイ電圧切替え信号ＶＣがハイレベルにされると、ＭＯＳＦＥＴ  Ｑ１がオン状態にされてノードｎ１の電位が相対的に低くされてオペアンプＯＰの反転入力端子にフィードバックされ、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０５Ｖのような電位とされ、これがベリファイ電圧Ｖwv2として選択ワード線に供給される。
【００４９】
図１１には、ベリファイ電圧切替え回路の他の具体例が示されている。この実施例のベリファイ電圧切替え回路は、オペアンプＯＰの出力端子側に設けられている抵抗ラダーＲＬＤにスイッチＭＯＳＦＥＴを設けて、ベリファイ電圧の切替え信号ＶＣによりフィードバック電圧を切替えることで発生される電圧を切り替える代わりに、オペアンプＯＰの前段に基準電圧発生回路から供給される基準電圧Ｖｒｅｆを抵抗分割する抵抗ラダーＲＬＤ０を設けると共に、この抵抗ラダーＲＬＤ０内の適当なノードｎ１１，ｎ１２の電位をスイッチＭＯＳＦＥＴ  Ｑ１１，Ｑ１２を介して上記オペアンプＯＰの非反転入力端子に選択的に供給することで発生する電圧を切り替えるように構成されている。
【００５０】
この実施例の回路も、図１０の回路と同様に、抵抗ラダーＲＬＤがオペアンプＯＰの出力電圧を抵抗分割し、その抵抗分割されたノードｎ１の電位がオペアンプＯＰの反転入力端子にフィードバックされると、オペアンプＯＰはノードｎ１の電位が非反転入力端子の基準電圧Ｖｒｅｆと等しくなるような電圧を出力する。
【００５１】
しかるに、この実施例では、ベリファイ電圧切替え信号ＶＣがロウレベルにされていると、ＭＯＳＦＥＴ  Ｑ１1がオン状態にされて、ノードｎ１１の電位がオペアンプＯＰの非反転入力端子に供給され、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０Ｖのような電位とされ、これがベリファイ電圧Ｖwv1として選択ワード線に供給される。また、ベリファイ電圧切替え信号ＶＣがハイレベルにされると、ＭＯＳＦＥＴ  Ｑ１２がオン状態にされてノードｎ１１の電位よりも高いノードｎ１２の電位がオペアンプＯＰの非反転入力端子に供給され、オペアンプＯＰの出力電圧Ｖｏｕｔが２．０５Ｖのような電位とされ、これがベリファイ電圧Ｖwv2として選択ワード線に供給される。
【００５２】
つまり、ＭＯＳＦＥＴ  Ｑ１1がオン状態にされてノードｎ１１の低い電位がオペアンプＯＰの非反転入力端子に供給されたときにオペアンプＯＰの出力電圧Ｖｏｕｔが２．０Ｖのような電位となり、また、ＭＯＳＦＥＴ  Ｑ１２がオン状態にされてノードｎ１２の高い電位がオペアンプＯＰの非反転入力端子に供給されたときにオペアンプＯＰの出力電圧Ｖｏｕｔが２．０５Ｖのような電位となるように、抵抗ラダーＲＬＤ０を構成する各抵抗の比が決定されている。
【００５３】
図１２には、ベリファイ電圧切替え信号を生成する回路の他の具体例を示す。図７の実施例のベリファイ電圧切替え信号生成回路は、ベリファイ読出し信号に基づいて書込みパルスの印加回数が奇数回目と偶数回目とでレベルが変化するベリファイ電圧切替え信号を形成する完全なハードウェア方式の回路を設けているのに対し、この実施例は、ベリファイ電圧の切替え状態を設定するレジスタＣＣＲを設け、このレジスタＣＣＲのビット信号で図９と同様に構成されたベリファイ電圧切替え回路を制御するとともに、いずれのベリファイ電圧をワード線に供給するかレジスタＣＣＲに対する設定をフラッシュコントローラＦＬＣが書込み制御プログラムに従って行なうようにしたものである。なお、このベリファイ電圧切替え制御レジスタＣＣＲは、フラッシュコントローラＦＬＣ内に設けることも可能である。
【００５４】
図７の実施例のベリファイ電圧切替え信号生成回路は、書込みパルスの印加回数が奇数回目と偶数回目とでベリファイ電圧切替える図４のフローに従った制御を行なう場合にのみ有効であるのに対し、図１２の実施例回路は、そのような制御の場合はもちろん、書込みパルスの印加回数が所定回数になったときにベリファイ電圧を切り替える図５のフローに従った制御を行なう場合にも利用できるものである。
【００５５】
図１３には、書込みパルスの印加回数に応じてベリファイ電圧を切り替える代わりに、書込みパルスの印加回数に応じてセンスアンプの感度を切替え信号によって切り替えるようにした別の実施例を示す。
【００５６】
すなわち、この実施例は、センスアンプとしてのインバータＳＡの入力端子と電源電圧端子Ｖｃｃとの間に２個のｐチャネルＭＯＳＦＥＴ  Ｑ２１，Ｑ２２を並列形態に接続し、一方のＭＯＳＦＥＴ  Ｑ２１のゲートにセンスアンプ感度切替え信号ＳＣを、またＱ２２のゲートにそれをインバータＩＮＶ４で反転した信号／ＳＣを印加するように構成されている。具体的には、ＭＯＳＦＥＴ  Ｑ２１のＷ1／Ｌ1（ゲート幅Ｗとゲート長Ｌとの比）がＱ２２のＷ2／Ｌ2よりも大きくなる（Ｗ1／Ｌ1＞Ｗ2／Ｌ2）ようにそれぞれのＭＯＳＦＥＴのゲート幅とゲート長が設計されている。
【００５７】
従って、この実施例の回路は、センスアンプ感度切替え信号ＳＣがロウレベルのときは比較的小さなオン抵抗を有するＭＯＳＦＥＴ  Ｑ２１がオン状態にされているのに対し、センスアンプ感度切替え信号ＳＣがハイレベルに変化されると、Ｑ２１がオフされてそれよりもオン抵抗の大きなＭＯＳＦＥＴ  Ｑ２２がオン状態にされる。そのため、センスアンプとしてのインバータＳＡは、ＭＯＳＦＥＴ  Ｑ２２がオンされている状態では感度が高くされ、前記実施例でワード線のベリファイ電圧を高くしたのと同様に作用することとなる。
【００５８】
この実施例の回路を制御するセンスアンプ感度切替え信号ＳＣは、図７の実施例のベリファイ電圧切替え信号生成回路と同様な回路で形成された信号または図１２に示されているレジスタＣＣＲから供給される信号を用いることができる。
【００５９】
なお、図１３において、ＭＣ１，ＭＣ２はメモリセルとしての記憶素子、ＢＬはメモリセルを構成する素子のドレインが接続されたビット線、ＷＬはメモリセルを構成する素子のコントロールゲートが接続されベリファイ電圧が印加されるワード線、Ｃ-ＳＷはカラムデコーダ（図示省略）からのデコード信号に基づいてメモリアレイ内の任意のビット線をセンスアンプＳＡに選択的に接続するカラムスイッチ回路である。
【００６０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、消去動作によって記憶素子のしきい値を高くし書込みによって記憶素子のしきい値を低くする形式のフラッシュメモリについて説明したが、この発明はそれに限定されず、消去によってしきい値を下げ書込みによって記憶素子のしきい値を高くする形式のフラッシュメモリおよびそれを内蔵した半導体集積回路においても同様に適用することができる。
【００６１】
また、実施例では、書込みパルス印加回数をプログラムで計数して書込みベリファイ電圧を切り替えるようにしているが、書込みパルス印加回数を計数するカウンタ回路を設け、プログラムがそのカウンタを参照して書込みパルス印加回数を判定して書込みベリファイ電圧を切り替えるようにしても良い。切り替えるベリファイ電圧も実施例のように２段階でなく3段階以上であってもよい。
【００６２】
さらに、上記実施例では、書込みパルス印加回数を計数して書込みベリファイ電圧を切り替える場合を説明したが、消去パルス印加回数を計数して消去ベリファイ電圧も消去回数に応じて余裕を与える方向へ切り替える場合にも適用することができる。
【００６３】
また、所定の電圧に対して、ベリファイの条件を緩くした電圧に切り替えて判定する構成で説明したが、これとは逆に、所定より厳しい電圧でベリファイを行い、所定の電圧に戻した条件に切り替えて判定する構成でも良い。
【００６４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを内蔵したマイクロコンピュータに適用した場合について説明したが、この発明はそれに限定されるものでなく、図１に示されているフラッシュメモリ回路ＦＬＡＳＨとフラッシュコントローラＦＬＣと同様な構成を有する不揮発性記憶メモリおよびそれを内蔵した半導体集積回路に広く利用することができる。
【００６５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６６】
すなわち、この発明に従うと、不揮発性半導体メモリおよびそれを内蔵したマイクロコンピュータ等の半導体集積回路における書込み所要時間を短縮することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明を適用したフラッシュメモリを内蔵したマイクロコンピュータの一実施例の概略を示す全体ブロック図である。
【図２】フラッシュメモリ回路部の構成例を示すブロック図である。
【図３】フラッシュコントローラ内の制御用レジスタの構成例を示す説明図である。
【図４】フラッシュコントローラによる書込みおよびそのベリファイ制御の一実施例の手順を示すフローチャートである。
【図５】フラッシュコントローラによる書込みおよびそのベリファイ制御の第２の実施例の手順を示すフローチャートである。
【図６】実施例の書込みベリファイ動作手順に従って書込みベリファイ制御を行なった場合のベリファイ電圧の切替えとしきい値の分布の変化の様子を示す説明図である。
【図７】ベリファイ電圧切替え信号を生成する回路の一実施例を示す回路構成図である。
【図８】図７のベリファイ電圧切替え信号生成回路の動作タイミングを示すタイミングチャートである。
【図９】ベリファイ電圧切替え回路の一実施例を示す回路構成図である。
【図１０】ベリファイ電圧切替え回路の他の実施例を示す回路構成図である。
【図１１】ベリファイ電圧切替回路の他の方式を示す回路構成図である。
【図１２】ベリファイ電圧切替回路の他の方式を示す回路構成図である。
【図１３】ベリファイ電圧切替の代わりに、センスアップの感度を変えた一実施例を示す回路構成図である。
【図１４】フラッシュメモリの記憶素子の代表的な構造とそれぞれの動作モードでの印加電圧の一例を示す断面説明図である。
【図１５】一般的な書込みベリファイ動作手順に従って書込みベリファイ制御を行なった場合のベリファイ電圧の切替えとしきい値の分布の変化の様子を示す説明図である。
【図１６】一般的なフラッシュメモリにおける書き込み動作手順を示すフローチャートである。
【符号の説明】
１１  メモリアレイ
１２  データレジスタ
１３  書込み回路
１４  アドレスレジスタ
１５  Ｘデコーダ
１６  Ｙデコーダ
２５  電源回路
２６  電源切替回路
ＦＬＣ  フラッシュコントローラ
ＣＮＴＲ  コントロールレジスタ
ＣＣＲ    切替え制御レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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