(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、
前記ダミー膜を所定形状に加工する工程と、
前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、
前記半導体基板上に前記ダミー膜を覆うように第２の絶縁膜を形成する工程と、
第２の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第２の絶縁膜からなる溝を形成する工程と、
前記半導体基板上に、その上面が前記第２の絶縁膜の上面と同一のレベルとなるように前記溝を埋める強誘電体膜を堆積する工程と、
前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の第１の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、
前記ダミー膜を所定形状に加工する工程と、
前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、
前記半導体基板上に前記ダミー膜を覆うように第２の絶縁膜を形成する工程と、
第２の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第２の絶縁膜からなる溝を形成する工程と、
前記半導体基板上に前記溝を埋め込むように強誘電体膜を堆積する工程と、
前記強誘電体膜の表面を後退させ、前記溝内に表面が第２の絶縁膜より低い強誘電体膜を形成する工程と、
前記溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上の絶縁膜に第１の溝を形成する工程と、
前記絶縁膜上に第１の溝の表面に沿って、下部電極材を堆積する工程と、
第１の溝内にダミー膜を埋め込み形成する工程と、
前記下部電極材をエッチングし、第１の溝の底部に選択的に下部電極を形成する工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、内側側面が前記絶縁膜で、内側下部が前記下部電極からなる第２の溝を形成する工程と、
第２の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、
前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上の絶縁膜に第１の溝を形成する工程と、
前記絶縁膜上に第１の溝の表面に沿って、下部電極材を堆積する工程と、
第１の溝内にダミー膜を埋め込み形成する工程と、
前記下部電極材をエッチングし、第１の溝の底部に選択的に下部電極を形成する工程と、
前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が前記絶縁膜からなる第２の溝を形成する工程と、
第２の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、
前記強誘電体膜の表面を後退させ、内側側面が前記絶縁層で、下部が前記強誘電体膜からなる第３の溝を形成する工程と、
第３の溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜をキャパシタの絶縁膜に用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高速な読み出し、書込みができるＲＡＭとして、キャパシタ絶縁膜に強誘電体膜を用いたＦＲＡＭが注目されている。
【０００３】
従来、キャパシタ絶縁膜であるのＰｂ（Ｚｒ，Ｔｉ）Ｏ3 等の強誘電体膜の加工にはＡｒ，Ｃｌ2 を用いたドライエッチングにより行っている。ところが、このドライエッチングにより強誘電体膜へダメージが入り、強誘電体膜の誘電特性が劣化するという問題があった。結果として、ＦＲＡＭの書込み回数が減少してしまうという問題があった。
【０００４】
【発明が解決しようとする課題】
上述したように、キャパシタ絶縁膜である強誘電体膜をドライエッチング法を用いて加工を行うと、強誘電体膜にダメージが入り、強誘電体膜の誘電特性が劣化するという問題があった。
【０００５】
本発明の目的は、キャパシタ絶縁膜である強誘電体膜の加工時に、強誘電体膜にダメージが入ることを抑制し、強誘電体膜の誘電特性の劣化を抑制し得る半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１４】
本発明は、半導体基板上の第１の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、前記ダミー膜を所定形状に加工する工程と、前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、前記半導体基板上に前記ダミー膜を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第２の絶縁膜からなる溝を形成する工程と、前記半導体基板上に、その上面が前記第２の絶縁膜の上面と同一のレベルとなるように前記溝を埋める強誘電体膜を堆積する工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１５】
本発明は、半導体基板上の第１の絶縁膜上に下部電極材及びダミー膜を順次堆積する工程と、前記ダミー膜を所定形状に加工する工程と、前記ダミー膜をマスクに前記下部電極材をエッチングし、下部電極を形成する工程と、前記半導体基板上に前記ダミー膜を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の表面を後退させて、前記ダミー膜の表面を露出させる工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が第２の絶縁膜からなる溝を形成する工程と、前記半導体基板上に前記溝を埋め込むように強誘電体膜を堆積する工程と、前記強誘電体膜の表面を後退させ、前記溝内に表面が第２の絶縁膜より低い強誘電体膜を形成する工程と、前記溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１６】
本発明は、半導体基板上の絶縁膜に第１の溝を形成する工程と、前記絶縁膜上に第１の溝の表面に沿って、下部電極材を堆積する工程と、第１の溝内にダミー膜を埋め込み形成する工程と、前記下部電極材をエッチングし、第１の溝の底部に選択的に下部電極を形成する工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、内側側面が前記絶縁膜で、内側下部が前記下部電極からなる第２の溝を形成する工程と、
第２の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１７】
本発明は、半導体基板上の絶縁膜に第１の溝を形成する工程と、前記絶縁膜上に第１の溝の表面に沿って、下部電極材を堆積する工程と、第１の溝内にダミー膜を埋め込み形成する工程と、前記下部電極材をエッチングし、第１の溝の底部に選択的に下部電極を形成する工程と、前記ダミー膜を除去して前記下部電極を露出させると共に、側壁が前記絶縁膜からなる第２の溝を形成する工程と、第２の溝内に強誘電体膜を埋め込み、平坦な構造を得る工程と、前記強誘電体膜の表面を後退させ、内側側面が前記絶縁層で、下部が前記強誘電体膜からなる第３の溝を形成する工程と、第３の溝内に上部電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１８】
前記絶縁膜は、単層或いは復層の絶縁膜から構成されていることが好ましい。
【００１９】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００２０】
本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【００２１】
また、溝内に強誘電体膜を埋め込んだ後に、上部電極の成膜及びパターニングを行うことによって、強誘電体膜がプラズマ雰囲気にさらされることがないので、強誘電体膜にダメージが与えられず、強誘電体膜の特性が変化することがない。
【００２２】
また、前記強誘電体膜は、前記下部電極及び上部電極の面積より小さい、或いは前記下部電極、前記強誘電体膜、前記上部電極の順に面積が大きくなっていることによって、上部電極と下部電極の距離を遠くすることができ、強誘電体膜周辺からのリーク電流を抑制することができ、誘電特性の向上を図ることができる
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２３】
［第１実施形態］
図１は、本発明の第１実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２４】
先ず、図１（ａ）に示すように、層間絶縁膜１１中に形成されたＷプラグ１２を選択的にエッチングした後、ＴｉＮ膜の堆積，ＣＭＰを行い、Ｗプラグ１２上にＴｉＮバリア層１３を形成する。そして、隣接する下部電極を絶縁する絶縁層となるＴｉＯ2 膜１４を５０ｎｍ堆積する。
【００２５】
次いで、図１（ｂ）に示すように、下部電極に対応する図示されないレジストパターンを形成した後、ＴｉＯ2 膜１４に対してＲＩＥを行って溝１５を形成し、レジストパターンを除去する。
【００２６】
次いで、図１（ｃ）に示すように、スパッタ法によりＳｒＲｕＯ3 膜を７０ｎｍ成膜した後、ＴｉＯ2 膜１４をストッパとしてＣＭＰを行うことによりＴｉＯ2 膜１４上の余分なＳｒＲｕＯ3 膜を除去し、溝１５内にＳｒＲｕＯ3 膜からなる下部電極１６を形成する。
【００２７】
次いで、図１（ｄ）に示すように、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜１７を１００ｎｍ，及び上部電極となるＳｒＲｕＯ3 膜１８を１００ｎｍ順次堆積する。
【００２８】
次いで、図１（ｅ）に示すように、複数の下部電極１６を含む領域に形成された上部電極を形成するために、ＳｉＯ2 膜の堆積・パターニングを行った後、Ｏ3 水によるＳｒＲｕＯ3 膜１８のエッチング、ＨＣｌ溶液又はＡｒ，Ｃｌ2 を用いたＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜１７のドライエッチングを行って上部電極１８を形成した後、ＳｉＯ2 膜を除去し、キャパシタを形成する。
【００２９】
なお、上部電極１８及びＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜１７は、複数の下部電極１６上に形成されている。しかし、通常、通常の下部電極毎に上部電極が形成されている場合でも、上部電極はアースに接続され、それぞれの上部電極は電気的に接続されているので、本実施形態のキャパシタのように、上部電極が複数の下部電極上に形成されていても良い。
【００３０】
本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【００３１】
［第２実施形態］
図２の工程断面図を用いて、本発明の第２実施形態に係わる半導体装置の製造工程を説明する。
【００３２】
先ず、図２（ａ）に示すように、半導体基板（不図示）上に半導体素子を形成した後、半導体基板上に層間絶縁膜３１を形成し、層間絶縁膜３１にヴィアホールを形成した後、ヴィアホール内にＷプラグ３２を埋め込み形成する。
【００３３】
次いで、図２（ｂ）に示すように、層間絶縁膜３１上にリソグラフィ技術を用いてＷプラグ３２が露出するレジストパターン３３を形成した後、層間絶縁膜３１及びＷプラグ３２をエッチングして凹部３４を形成する。
【００３４】
次いで、図２（ｃ）に示すように、レジストパターン３３を除去し、凹部３４を埋め込むようにＴｉＮ膜を堆積した後、層間絶縁膜３１をストッパにＣＭＰを行うことにより、凹部３４にＷプラグ３２のバリア層となるＴｉＮバリア層３５を埋め込み形成する。なお、半導体基板の主面に平行なＴｉＮバリア層３５の断面は、Ｗプラグ３２の断面より大きくなっている。
【００３５】
次いで、図２（ｄ）に示すように、下部電極となる膜厚５０ｎｍのＳｒＲｕＯ3 膜３６及び膜厚３０ｎｍのＳｉＯ2 膜（ダミー強誘電体膜）３７を順次堆積する。次いで、図２（ｅ）に示すように、ＳｉＯ2 膜３７をリソグラフィ技術及びＲＩＥを用いてパターニングした後、ＳｉＯ2 膜３７をマスクとしてＳｒＲｕＯ3 膜３６をＯ3 水によりエッチングし、下部電極３６を形成する。このウエットエッチングにおいて、ＳｒＲｕＯ3 膜３６は、上面の面積が下面より小さくなっているが、エッチングの条件によっては面積が変わらない場合もある。
【００３６】
次いで、図２（ｆ）に示すように、全面にＳｉＯ2 膜３７を覆うようにＴｉＯ2 膜或いはＳｉ3Ｎ4膜からなる絶縁膜３８を堆積する。次いで、図２（ｇ）に示すように、絶縁膜３８をストッパとしてＣＭＰを行う。次いで、図２（ｈ）に示すように、ＨＦによりＳｉＯ2 膜３７を選択的にエッチング除去し、下部電極３６が露出する溝３９を形成する。
【００３７】
次いで、図２（ｉ）に示すように、全面にキャパシタ絶縁膜となるＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０をスパッタ法により膜厚１００ｎｍ堆積する。そして、上部電極となるＳｒＲｕＯ3 膜４１を１００ｎｍを堆積させる。
【００３８】
その後、第１実施形態と同様に、複数の下部電極を含むようにＳｒＲｕＯ3 膜４１を加工するために、ＳｉＯ2 膜を成膜加工し、ＳｉＯ2 膜をマスクとしてＳｒＲｕＯ3 膜４１をＯ3 水によりエッチングして上部電極４１を形成し、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０をＨＣｌ溶液又はＡｒ及びＣｌ2 の混合ガスを用いてドライエッチングすることによって強誘電体キャパシタを形成する。
【００３９】
上記製造工程を経て形成されたキャパシタのＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０は、プラズマ雰囲気にさらされることがないので、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０にダメージが入り、キャパシタの誘電特性の劣化が生じることがない。
【００４０】
また、形成されたキャパシタの構造は、下部電極３６が絶縁膜３８に形成された溝３９の底面に形成され、（Ｂａ，Ｓｒ）ＴｉＯ3 膜４０が溝３９を埋め込むと共に絶縁膜３８上に形成されている。そのため、上部電極４１と下部電極３６との距離が遠くなり、（Ｂａ，Ｓｒ）ＴｉＯ3 膜４０からのリーク電流を抑制することができ、誘電特性の向上を図ることができる。
【００４１】
また、半導体基板の主面に平行なＷプラグの断面積よりＴｉＮ層の断面積が広くなっている。そのため、ＴｉＮ膜上のＳｒＲｕＯ3 膜とＴｉＮ層との界面を通しての酸素の拡散を抑制することができ、Ｗプラグの酸化を防止することができる。
【００４２】
なお、図３に示すように、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０及び上部電極４１をパターニングし、一つの下部電極３６対してそれぞれＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０及び上部電極４１が形成されている構造でも良い。Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０及び上部電極４１をパターニングしても、キャパシタに係わる領域のＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０はプラズマ雰囲気にさらされないので、誘電特性の劣化が生じることがない。
【００４３】
また、上述したＳｒＲｕＯ3 膜３６のＯ3 水を用いたパターニングと異なる手法を用いた製造工程について、図４に示す工程断面図を参照して説明する。なお、図４において図２と同一な部分は同一符号を付し、その説明を省略する。
【００４４】
図２（ａ）〜図２（ｄ）に示した工程と同様な工程を行うことによって、図４（ａ）に示す構造を形成する。次いで、図４（ｂ）に示すように、ＳｉＯ2 膜３７をリソグラフィ技術及びＲＩＥを用いてパターニングする。そして、ＳｉＯ2 膜３７をマスクにＳｒＲｕＯ3 膜３６をＡｒ及びＣｌ2 を含む反応ガスを用いてドライエッチングする。
【００４５】
次いで、絶縁膜３８を堆積した後（図４（ｃ））、ＳｉＯ2 膜をストッパにしてＣＭＰを行う（図４（ｄ））。そして更に、ＳｉＯ2 膜３７を除去して溝５１を形成した後（図４（ｅ））、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０及びＳｒＲｕＯ3 膜４１を順次堆積して、キャパシタを形成する（図４（ｆ））。
【００４６】
［第３実施形態］
本実施形態では、前述したバリアメタル及びキャパシタの絶縁膜の製造手法と異なる手法を用いた製造工程について、図５，６を用いて説明する。図５，６は、本発明の第３実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００４７】
先ず、図５（ａ）に示すように、半導体基板（不図示）上に半導体素子を形成した後、半導体基板上に半導体素子を覆うように第１の層間絶縁膜３１を形成する。そして、第１の層間絶縁膜３１にヴィアホールを形成した後、ヴィアホール内にＷプラグ３２を埋め込み形成する。
【００４８】
次いで、図５（ｂ）に示すように、第２の層間絶縁膜６１を形成した後、第２の層間絶縁膜６１にＷプラグ３２が露出する溝６２を形成する。次いで、図５（ｃ）に示すように、全面にＴｉＮ膜を堆積した後、第２の層間絶縁膜６１をストッパに用いてＣＭＰを行い、溝６２にＴｉＮバリア層３５を埋め込み形成する。
【００４９】
第２実施形態と同様に、ＳｒＲｕＯ3 膜３６及びＳｉＯ2 膜３７を順次堆積し（図５（ｄ））、ＳｉＯ2 膜３７をパターニングした後、ＳｉＯ2 膜３７をマスクとしてＳｒＲｕＯ3 膜３６をＯ3 水によりエッチングし、下部電極３６を形成する（図５（ｅ））。そして、絶縁膜３８を堆積した後（図５（ｆ））、ＳｉＯ2 膜をストッパにしてＣＭＰを行う（図５（ｇ））。そして更に、ＳｉＯ2 膜３７を除去し下部電極３６が露出する溝６３を形成する（図５（ｈ））。
【００５０】
次いで、図５（ｉ）に示すように、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０をスパッタ法により成膜し、熱処理を行ってＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜を結晶化させる。次いで、図５（ｊ）に示すように、絶縁膜３８をストッパにＣＭＰを行い、溝６３にＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０を埋め込み形成する。
【００５１】
次いで、図６（ｋ）に示すように、上部電極となるＳｒＲｕＯ3 膜を堆積した後、上部電極パターンに対応したレジストパターン６４を形成し、レジストパターン６４をマスクにＳｒＲｕＯ3 膜をエッチングして、上部電極４１を形成する。
【００５２】
次いで、図６（ｌ）に示すように、レジストパターン６４を除去した後、パッシベーション膜６５を堆積し、キャパシタを形成する。この後、パッシベーション膜６５に、上部電極４１が露出する開口部を形成し、開口部で上部電極と接続する電極を形成する。
【００５３】
本実施形態によれば、（Ｂａ，Ｓｒ）ＴｉＯ3 膜４０を堆積して、ＣＭＰにより溝６３内に（Ｂａ，Ｓｒ）ＴｉＯ3 膜４０を埋め込み形成した後、上部電極の堆積を行い（Ｂａ，Ｓｒ）ＴｉＯ3 膜４０含む広い領域をパターニングして上部電極を形成することによって、（Ｂａ，Ｓｒ）ＴｉＯ3 膜は全くプラズマエッチング雰囲気にさらされる事がないので、（Ｂａ，Ｓｒ）ＴｉＯ3 膜の劣化をより抑制することができる。
【００５４】
また、ウエットエッチングにより下部電極の側面は（Ｂａ，Ｓｒ）ＴｉＯ3 膜の側面より後退すると共に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜が溝内に埋め込み形成されて、下部電極（Ｂａ，Ｓｒ）ＴｉＯ3 膜、上部電極の順で面積が大きくなっているので、上部電極と下部電極との距離が離れ、リーク電流が抑制される。
【００５５】
また、上述したＳｒＲｕＯ3 膜３６のＯ3 水を用いたパターニングと異なる
手法を用いた製造工程について、図７の工程断面図を参照して説明する。なお、図７において図５，７と同一な部分は同一号を付し、その説明を省略する。
【００５６】
図５（ａ）〜図５（ｄ）に示す同様な工程を行うことによって、図７（ａ）に示す構造を形成する。次いで、図７（ｂ）に示すように、ＳｉＯ2 膜３７をリソグラフィ技術及びＲＩＥを用いてパターニングする。そして、ＳｉＯ2 膜３７をマスクにＳｒＲｕＯ3 膜３６をＡｒ及びＣｌ2 を含む反応ガスを用いてドライエッチングする。
【００５７】
次いで、絶縁膜３８を堆積した後（図７（ｃ））、ＳｉＯ2 膜をストッパにしてＣＭＰを行う（図７（ｄ））。そして更に、ＳｉＯ2 膜３７を除去して溝８１を形成した後（図７（ｅ））、溝８１にＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜４０を埋め込み形成し（図７（ｆ））、上部電極４１及びパッシベーション膜６５を形成してキャパシタを形成する（図７（ｇ））。
【００５８】
以上の工程で作成されたキャパシタは、ドライエッチングで下部電極の加工を行うことにより、ダミー強誘電体膜であるＳｉＯ2 膜もエッチングされ、下部電極より（Ｂａ，Ｓｒ）ＴｉＯ3 膜の面積が小さくなる。そのため、（Ｂａ，Ｓｒ）ＴｉＯ3 膜は下部電極及び上部電極の面積よりも小さくなっている。そのため、上部電極と下部電極との距離が離れ、リーク電流を抑制することができる。
【００５９】
［第４実施形態］
図８に示す工程断面図を用いて、本発明の第４実施形態に係わる半導体装置の製造工程を説明する。
【００６０】
先ず、図８（ａ）に示すように、半導体基板（不図示）上に半導体素子を形成した後、半導体基板上に半導体素子を覆うように層間絶縁膜３１を形成し、層間絶縁膜３１にヴィアホールを形成した後、ヴィアホール内にＷプラグ３２を埋め込み形成する。そして、Ｗプラグ３２の表面をエッチングして後退させた後、ＴｉＮバリア層３５を埋め込み形成する。そして、全面に第２の絶縁膜９１を堆積した後、第２の絶縁膜６１上にキャパシタに対応するレジストパターン（不図示）を形成する。ＲＩＥ等の異方性エッチングにより第２の絶縁膜６１をエッチングし、第２の絶縁膜６１にキャパシタが形成される溝９２を形成し、レジストパターンを除去する。
【００６１】
次いで、図８（ｂ）に示すように、全面にキャパシタの下部電極としてＳｒＲｕＯ3 膜９３をスパッタ法により形成する。次いで、図８（ｃ）に示すように、シリコン窒化膜或いは金属チタンからなるダミー強誘電体膜９４を溝９２を埋めるように形成する。次いで、図８（ｄ）に示すように、ＳｒＲｕＯ3 膜９３をストッパにＣＭＰを行い、溝９２内以外のダミー強誘電体膜９４を除去する。
【００６２】
次いで、図８（ｅ）に示すように、露出するＳｒＲｕＯ3 膜９３をＯ3 水などを用いてウエットエッチングし、溝９２の底面にのみＳｒＲｕＯ3 膜９３を残存させて下部電極９３を形成する。なお、ＳｒＲｕＯ3 膜９３は少なくとも溝９２の底面に残存している必要があるが、ＳｒＲｕＯ3 膜９３が除去された部分と最初に形成されたＳｒＲｕＯ3 膜９３の膜厚とが必ずしも同一である必要はない。
【００６３】
次いで、図８（ｆ）に示すように、ダミー強誘電体膜９４をウエットエッチングすることにより、溝９２の底面に下部電極９３を露出させる。なお、ダミー強誘電体膜がシリコン窒化膜の場合は燐酸などを用いて除去し、金属チタン膜の場合には塩酸などの酸を用いて除去する。
【００６４】
次いで、図８（ｇ）に示すように、強誘電体としてＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜を堆積した後、ＣＭＰやエッチバック行って溝９２内にキャパシタの強誘電体膜となるＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜９５を埋め込み形成する。
【００６５】
次いで、図８（ｈ）に示すように、ＳｒＲｕＯ3 膜を堆積した後、Ｏ3 水を用いたウエットエッチングを用いてＳｒＲｕＯ3 膜を成形することにより上部電極９６を形成し、キャパシタを完成させる。
【００６６】
なお、ダミー強誘電体膜としては、ジルコニウムやコバルト、ニッケルといった酸に可溶な金属、タングステンなどの酸化力を持った酸（例えば過酸化水素水と塩酸との混合液）に可溶な金属、又はこれらに可溶な酸化チタンなどの金属酸化物、或いは金属窒化物も用いることができる。また、アルミニウムや銅などの良性の金属もエッチャントとしてアンモニア水などの塩基性の溶液を用いることで、ダミー強誘電体膜として用いることができる。
【００６７】
なお、絶縁膜としては１層ではなく２層以上の絶縁膜を用いることが可能である。次に、多層の層間絶縁膜の製造工程を図９の工程断面図を用いて説明する。
【００６８】
先ず、図９（ａ）に示すように、第５実施形態と同様に、層間絶縁膜３１に形成されたヴィアホールにＷプラグ３２及びＴｉＮバリア層３５を形成する。そして、全面に第１の絶縁膜９１及び第２の絶縁膜１０１を順次堆積した後、第２の絶縁膜１０１上にキャパシタに対応するレジストパターン（不図示）を形成する。ＲＩＥ等の異方性エッチングにより第２の絶縁膜１０１及び第１の絶縁膜９１を順次エッチングし、キャパシタが形成される溝９２を形成し、レジストパターンを除去する。
【００６９】
次いで、前の製造工程と同様に、キャパシタの下部電極としてＳｒＲｕＯ3 膜９３をスパッタ法により形成し（図９（ｂ））、溝９２にダミー強誘電体膜９４を埋め込み形成する（図９（ｃ））。次いで、露出するＳｒＲｕＯ3 膜９３をＯ3 水などを用いてウエットエッチングする（図９（ｄ））。
【００７０】
次いで、図９（ｅ）に示すように、ダミー強誘電体膜９４をウエットエッチングして、溝９２の底面に下部電極９３を露出させた後、溝９２内にキャパシタの強誘電体膜となるＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜９５を埋め込み形成する。そして、ＳｒＲｕＯ3 膜を堆積した後、Ｏ3 水を用いたウエットエッチングを用いてＳｒＲｕＯ3 膜を成形することにより上部電極９６を形成し、キャパシタを完成させる。
【００７１】
上述したキャパシタの上部電極と異なる構造を有する半導体装置の製造方法を図１０の工程断面図を参照して説明する。
図１０（ａ）に示すように、上記製造工程と同様な工程を経て、全面に（Ｂａ，Ｓｒ）ＴｉＯ3 膜９５を堆積し溝９２内を埋め込んだ後、（Ｂａ，Ｓｒ）ＴｉＯ3 膜９５を塩酸・フッ酸の混合液を用いてエッチバックする。この時、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜９５の上面の高さを第２の絶縁膜１０１の上面より低くし、溝１１１を形成する。
【００７２】
次いで、図１０（ｂ）に示すように、ＳｒＲｕＯ3 膜を堆積した後、絶縁膜をストッパにＣＭＰを行うことで溝内に上部電極を埋め込み形成する。上部電極を加工するためのパターニング工程を省略できる。また、上部電極が絶縁膜上にはみ出して形成されていないので、キャパシタ面積も小さくすることができる。
【００７３】
なお、本発明は、上記実施形態に限定されるものではない。例えば、強誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜を用いたが、他の強誘電体膜を用いることができる。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００７４】
【発明の効果】
以上説明したように本発明によれば、複数の下部電極上に連続した強誘電体膜及び上部電極が形成されているので、キャパシタの特性に関係しない部分で上部電極及び強誘電体膜のパターニングを行うことができるので、キャパシタに係わる領域で強誘電体膜の誘電特性の劣化が生じることがない。
【００７５】
また、別の本発明によれば、溝内に強誘電体膜を埋め込んだ後に、上部電極の成膜及びパターニングを行うことによって、強誘電体膜がプラズマ雰囲気にさらされることがないので、強誘電体膜にダメージが与えられず、強誘電体膜の特性が変化することがない。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第２実施形態に係わる半導体装置の構成を示す断面図。
【図４】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第３実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第３実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第３実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第４実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第４実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第４実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
１１…層間絶縁膜
１２…Ｗプラグ
１３…ＴｉＮバリア層
１４…ＴｉＯ2 膜
１５…溝
１６…下部電極（ＳｒＲｕＯ3 膜）
１７…（Ｂａ，Ｓｒ）ＴｉＯ3 膜（強誘電体膜）
１８…上部電極（ＳｒＲｕＯ3 膜）
３１…（第１の）層間絶縁膜
３２…Ｗプラグ
３３…レジストパターン
３４…凹部
３５…ＴｉＮバリア層
３６…下部電極（ＳｒＲｕＯ3 膜）
３７…ＳｉＯ2 膜
３８…絶縁膜
３９…凹部
４０…（Ｂａ，Ｓｒ）ＴｉＯ3 膜
４１…上部電極（ＳｒＲｕＯ3 膜）
５１…溝
６１…第２の層間絶縁膜
６２…溝
６３…溝
６４…レジストパターン
６５…パッシベーション膜
８１…溝
９１…（第１の）絶縁膜
９２…溝
９３…膜
９３…下部電極
９４…ダミー誘電体膜
９５…膜
９６…上部電極
１０１…第２の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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