(57)【特許請求の範囲】
【請求項１】
ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源とで構成されることを特徴とするエミッタフォロワ回路。
【請求項２】
ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源と、エミッタが電源端子に接続され、コレクタがＧＮＤに接続され、ベースが上記第３のトランジスタのベースに接続されたＰＮＰ型の第４のトランジスタとで構成されることを特徴とするエミッタフォロワ回路。
【請求項３】
上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成である請求項１に記載のエミッタフォロワ回路。
【請求項４】
上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタと上記ＰＮＰ型の第４のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成である請求項２に記載のエミッタフォロワ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低い電源電圧で動作する高い入力インピーダンスを備えたエミッタフォロワ回路に関するものである。
【０００２】
【従来の技術】
従来、入力インピーダンスの高いエミッタフォロワ回路としては、ダーリントン接続された二つのトランジスタを用いた、図５の回路が考えられる。
【０００３】
図５は、従来のダーリントン接続されたエミッタフォロワ回路の回路図である。図５に示すように、この回路は、ＮＰＮ型の第１のトランジスタ５１と、ＮＰＮ型の第２のトランジスタ５２と、電流源２１とから構成されている。第１のトランジスタ５１は、コレクタが電源端子Ｖccに接続され、ベースが入力端子１００に接続されている。第２のトランジスタ５２は、コレクタが電源端子Ｖccに接続され、エミッタが出力端子１０１に接続され、ベースが第１のトランジスタ５１のエミッタに接続されている。電流源２１は、第２のトランジスタ５２のエミッタと出力端子１０１との間に接続されている。
【０００４】
このように、図５に示す回路では、第１のトランジスタ５１と、第２のトランジスタ５２とが、ダーリントン接続されている。ここで、第１、第２のトランジスタ５１，５２の電流増幅率を共にｈFEとすると、ダーリントン接続されたこのエミッタフォロワ回路の電流増幅率は（ｈFE）2 となる。よって、入力端子１００における入力インピーダンスは、出力端子１０１における出力インピーダンスの（ｈFE）2 倍となり、高入力インピーダンスを備えるエミッタフォロワ回路として動作する。
【０００５】
また、他の高入力インピーダンスを備えるエミッタフォロワ回路の従来例として、特開平７−３３６１５９号公報のエミッタフォロワ回路の回路図を図６に示す。図６のエミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタ６１と、ＰＮＰ型の第２のトランジスタ６２と、電流源２１とから構成されている。第１のトランジスタ６１は、ベースが入力端子１００に接続され、エミッタが出力端子１０１に接続されている。第２のトランジスタ６２は、エミッタが電源端子Ｖccに接続され、コレクタが出力端子１０１に接続され、ベースが第１のトランジスタ６１のコレクタに接続されている。電流源２１は、第１のトランジスタ６１のエミッタと、第２のトランジスタ６２のコレクタと、出力端子１０１とに接続されている。
【０００６】
図６に示した回路において、第１、第２のトランジスタ６１，６２の電流増幅率をｈFEとし、第１のトランジスタ６１のベース電流をｉB1とすると、第１のトランジスタ６１のエミッタ電流がｉB1・（１＋ｈFE）となり、第２のトランジスタ６２のコレクタ電流がｉB1・（ｈFE）2 となる。よって、第１のトランジスタ６１と第２のトランジスタ６２とを一つのＮＰＮ型のトランジスタとして扱うと、等価的に電流増幅率は、
（ｈFE）2 ＋（１＋ｈFE）
となる。ここで、ｈFEは一般に１よりも、２桁近く異なる大きな値であるので、近似して、
（ｈFE）2 ＋（１＋ｈFE）≒（ｈFE）2 
と表すことができる。よって、図６に示した回路についても、入力端子１００における入力インピーダンスが、出力端子１０１における出力インピーダンスの約（ｈFE）2 倍となり、高入力インピーダンスを備えるエミッタフォロワ回路として動作する。
【０００７】
【発明が解決しようとする課題】
ところが、このような従来の高入力インピーダンスを備えるエミッタフォロワ回路においては、以下に示す解決すべき課題が存在した。
【０００８】
図５に示した回路においては、回路を動作させるための入力電圧の下限値は、電流源２１の最低動作電圧と、第１のトランジスタ５１のベースエミッタ間電圧（Ｖbe1 ）と、第２のトランジスタ５２のベースエミッタ間電圧（Ｖbe2 ）との和の電圧値となる。第１のトランジスタ５１と第２のトランジスタ５２とが同じ特性を備えているので、Ｖbe1 ＝Ｖbe2 （＝Ｖbe）となる。また、電流源２１を複数のトランジスタからなるカレントミラー回路で構成することにより、電流源の最低動作電圧は、トランジスタの飽和電圧Ｖce(sat) となる。よって、入力電圧の下限値は、Ｖce(sat) ＋２・Ｖbeとなる。一方、入力電圧の上限値は電源電圧Ｖccとなる。したがって、電源電圧Ｖccが、Ｖce(sat) ＋２・Ｖbeまで低下すると、入力電圧範囲が無くなってしまうため、低い電源電圧仕様の装置には適用することが難しい。
【０００９】
また、図６に示した回路においては、回路を動作させるための入力電圧の下限値は、電流源２１の最低動作電圧と第１のトランジスタ６１のベースエミッタ間電圧（Ｖbe1 ）との和の電圧値となる。この電流源２１についても前述の場合と同様に、カレントミラー回路で構成すると、入力電圧の下限値は、Ｖce(sat) ＋Ｖbe1 （＝Ｖbe）となる。一方、電源電圧をＶcc、第２のトランジスタ６２のベースエミッタ間電圧をＶbe2 （＝Ｖbe）とすると、入力電圧の上限値は、
Ｖcc−Ｖbe2 −Ｖce(sat) ＋Ｖbe1
となり、Ｖbe1 ＝Ｖbe2 であるので、
Ｖcc−Ｖbe2 −Ｖce(sat) ＋Ｖbe1 ＝Ｖcc−Ｖce(sat)
となり、図５に示した回路より、入力電圧範囲は広くなる。
ところで、図６に示した回路における出力電圧範囲は、入力電圧よりＶbe分低い電圧となるため、下限値がＶce(sat) となり、上限値がＶcc−Ｖce(sat) −Ｖbeとなる。このように、入力端子１００と出力端子１０１との間には、電源電圧に依らず、常にＶbeの電位差が生じ、電源電圧が低くなると、Ｖbeの電位は相対的に大きくなる。よって、出力端子１０１に接続される回路ブロックの入力電圧範囲は、入力端子１００に接続される回路ブロックの出力電圧範囲よりも、Ｖbe分、低くして設計しなければ、ダイナミックレンジを広く取ることができない。
【００１０】
そこで、本発明は上記の問題点を解決すべるために創作されたものであり、その目的は、入力電圧範囲と出力電圧範囲との差を無くすことにより、他の回路ブロックとの接続性を高め、高入力インピーダンスを備え、低電源電圧で作動するエミッタフォロワ回路を構成することにある。
【００１１】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
(1) ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源とで構成されることを特徴とする。
【００１２】
この構成では、エミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタおよび第１のトランジスタのエミッタに接続された第１の電流源からなるＮＰＮ型の第１のエミッタフォロワ回路と、ＰＮＰ型の第２のトランジスタおよび第３のトランジスタからなる第２のＰＮＰ型のエミッタフォロワ回路とで構成されている。したがって、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することが可能である。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んている。したがって、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。
【００１３】
(2) ベースが入力端子に接続されたＮＰＮ型の第１のトランジスタと、該第１のトランジスタのエミッタに接続された第１の電流源と、ベースが上記第１のトランジスタのエミッタに接続され、コレクタがＧＮＤに接続され、エミッタが出力端子に接続されたＰＮＰ型の第２のトランジスタと、エミッタが電源端子に接続され、コレクタが出力端子に接続されたＰＮＰ型の第３のトランジスタと、該第３のトランジスタのベースに接続された第２の電流源と、エミッタが電源端子に接続され、コレクタがＧＮＤに接続され、ベースが上記第３のトランジスタのベースに接続されたＰＮＰ型の第４のトランジスタとで構成されることを特徴とする。
【００１４】
この構成では、エミッタフォロワ回路は、ＮＰＮ型の第１のトランジスタおよび該第１のトランジスタのエミッタに接続された第１の電流源からなる第１のＮＰＮ型のエミッタフォロワ回路と、ＰＮＰ型の第２、第３、第４のトランジスタからなる第２のＰＮＰ型のエミッタフォロワ回路とから構成されている。したがって、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することが可能である。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んている。したがって、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。また、このエミッタフォロア回路は、特定のトランジスタエミッタ面積を小さくし、このトランジスタに発生する寄生容量を低減する。したがって、高周波回路にも適用することが可能である。
【００１５】
(1) の第１の電流源と、(2) の第１の電流源とでは電流量が異なる。共に、それぞれのエミッタフォロワ回路を作動させるだけの電流量を発生すればよい。そこで、(2) のエミッタフォロワ回路では、第４のトランジスタが挿入されていることにより、第２のトランジスタのベース電流が低減され、第１の電流源の電流量が低くても作動させることができる。よって、第１の電流源をカレントミラー回路で構成すれば、これを構成するトランジスタのエミッタ面積を低減することが可能である。
【００１６】
(3)  上記(1)の構成であって、上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換え、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタとをそれぞれＮＰＮ型のトランジスタに置き換え、上記ＧＮＤと上記電源端子とが入れ替わった回路構成であることを特徴とする。
【００１７】
この構成では、エミッタフォロワ回路は、(1) の構成のＰＮＰ型トランジスタとＮＰＮ型トランジスタとを入れ替え、ＧＮＤと電源端子とを入れ替えて構成されている。したがって、(1) の場合と同様に、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備えることが可能となる。
【００１８】
(4)  上記(2)の構成であって、上記ＮＰＮ型の第１のトランジスタをＰＮＰ型のトランジスタに置き換えて、上記ＰＮＰ型の第２のトランジスタと上記ＰＮＰ型の第３のトランジスタと上記ＰＮＰ型の第４のトランジスタとをＮＰＮ型のトランジスタに置き換えて、上記ＧＮＤと上記電源端子とが入れ替わった回路構成であることを特徴とする。
【００１９】
この構成では、エミッタフォロワ回路は、(2) の構成のＰＮＰ型トランジスタとＮＰＮ型トランジスタとを入れ替え、ＧＮＤと電源端子とを入れ替えて構成されている。したがって、(2) の場合と同様に、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備え、高周波回路にも適用することが可能となる。
【００２０】
【発明の実施の形態】
本発明の第１の実施形態に係るエミッタフォロワ回路を、図１に示す。
ＮＰＮ型の第７のトランジスタ７と、第７のトランジスタ７と同じエミッタ面積を備えるＮＰＮ型の第６のトランジスタ６と、第７のトランジスタ７のエミッタ面積に対して２倍のエミッタ面積を備えるＮＰＮ型の第５のトランジスタ５とが、それぞれのベースで接続されている。第５、第６、第７のトランジスタ５，６，７のエミッタは、ＧＮＤに接続されている。このように接続することにより、カレントミラー回路を構成している。このカレントミラー回路の入力点となる、第７のトランジスタ７のベースとコレクタとの接続点には、電流源２１が接続されている。
【００２１】
ＮＰＮ型の第１のトランジスタ１は、ベースが入力端子１００に接続され、コレクタが電源端子Ｖccに接続され、エミッタが第５のトランジスタ５のコレクタに接続されている。また、このエミッタはＰＮＰ型の第２のトランジスタ２のベースに接続されている。第２のトランジスタ２は、エミッタが出力端子１０１に接続され、コレクタがＧＮＤに接続されている。また、ＰＮＰ型の第３のトランジスタ３は、ベースが第６のトランジスタ６のコレクタに接続され、コレクタが出力端子１０１に接続され、エミッタが電源端子Ｖccに接続されている。第５，第６，第７のトランジスタ５，６，７がカレントミラー回路を構成していることから、第１のトランジスタ１から第５のトランジスタ５のコレクタ側をみると、等価的に電流源（第１の電流源）とみなすことができる。同様に、第３のトランジスタ３から、第６のトランジスタ６のコレクタ側をみると、等価的に電流源（第２の電流源）としてみなすことができる。
【００２２】
このような構造により、第１のトランジスタ１と第５のトランジスタ５とが、入力が入力端子１００で、出力が第２のトランジスタ２のベースである、ＮＰＮ型の第１のエミッタフォロワ回路を構成している。また、第２のトランジスタ２と第３のトランジスタ３とが、入力が第２のトランジスタ２のベースで、出力が出力端子１０１である、ＰＮＰ型の第２のエミッタフォロワ回路を構成している。
【００２３】
図１の回路で、第１、第２、第３のトランジスタ１，２，３の電流増幅率をｈFEとして、第７のトランジスタ７に接続される電流源２１の電流値をｉとする。ここで、第５，第６，第７のトランジスタ５，６，７のベース電流が極微少であるので無視できる。よって、第５，第６，第７のトランジスタ５，６，７がカレントミラー回路を構成しているので、第５のトランジスタのコレクタ電流は２ｉとなり、第６のトランジスタ６のコレクタ電流はｉとなる。第６のトランジスタ６のコレクタ電流がｉであるので、第３のトランジスタ３のコレクタ電流はｉ・ｈFEとなる。
【００２４】
ここで、第２のエミッタフォロワ回路に、出力端子１０１から流れ込む電流をｉ０とすると、第２のトランジスタ２のエミッタ電流は、ｉ・ｈFE＋ｉ０となり、ｈFEが１よりも十分大きい値であるので、ベース電流は、
（ｉ・ｈFE＋ｉ０）／（１＋ｈFE）≒ｉ＋ｉ０／ｈFE
となる。よって、第１のトランジスタのベース電流は、
（ｉ＋ｉ０／ｈFE）／（１＋ｈFE）≒（ｉ・ｈFE−ｉ０）／（（ｈFE）2   ）
となる。
【００２５】
したがって、図１に示した２段のエミッタフォロワ回路の入力端子１００の入力インピーダンスは、出力端子１０１の出力インピーダンスの
（ｈFE）2 ・（ｉ・ｈFE＋ｉ０）／（ｉ・ｈFE−ｉ０）
倍となり、ｉ０がｉ・ｈFEより十分小さければ、（ｈFE）2 倍となる。よって、高い入力インピーダンスを備えることができる。
【００２６】
また、このエミッタフォロワ回路を動作させるための入力電圧の下限値は、電流源（カレントミラー回路）の最低動作電圧（Ｖce(sat) ）と、第１のトランジスタ１のベースエミッタ間電圧（Ｖbe）との和の電圧値となる。一方、上限値は、電源電圧Ｖccと、第１のトランジスタ１のベースエミッタ間電圧（Ｖbe）と、第２のトランジスタ２のベースエミッタ間電圧（Ｖbe）と、第３のトランジスタ３の飽和電圧（Ｖce(sat) ）との和となり、
Ｖcc＋Ｖbe−Ｖbe−Ｖce(sat) ＝Ｖcc−Ｖce(sat)
と表される。この値は、従来の図６に示した回路の入力電圧の上限値、下限値と同じである。
【００２７】
ところが、出力電圧の下限値および上限値は、第１のトランジスタ１がＮＰＮ型であり、第２のトランジスタがＰＮＰ型であることから、それぞれのベースエミッタ間電圧が相殺されるとともに、それぞれがエミッタフォロワ回路を構成しているため、入力電圧の下限値、上限値と同じ値を取ることができる。すなわち、入力端子１００に接続される回路ブロックと、出力端子１０１に接続される回路ブロックとを、同じ電圧範囲に設定することができる。
【００２８】
しかし、図１に示したエミッタフォロワ回路では、第５のトランジスタ５のエミッタ面積を、第６，第７のトランジスタ６，７のエミッタ面積の２倍としているため、コレクタに接続される寄生容量が、第６，第７のトランジスタ６，７の略２倍になる可能性が生じる。また、コレクタ電流は、エミッタフォロワ回路の出力電流の１／ｈFE倍程度の電流でしかないので、高周波回路に適用することが難しい。この問題点を解決する回路構成が図２に示すエミッタフォロワ回路である。
【００２９】
次に、本発明の第２の実施形態に係るエミッタフォロワ回路を図２に示す。
図２に示すエミッタフォロワ回路では、第５のトランジスタ５のエミッタ面積が、第６、第７のトランジスタ６，７のエミッタ面積と同じである。また、ベースが第３のトランジスタ３のベースに接続され、エミッタが電源端子に接続され、コレクタがＧＮＤに接続された、ＰＮＰ型の第４のトランジスタ４が付加されており、他の構成は、図１に示した回路と同じである。これにより、ＰＮＰ型の第２のエミッタフォロワ回路が、第２，第３，第４のトランジスタ２，３，４から構成される。
【００３０】
図１の回路で、第１、第２、第３のトランジスタ１，２，３の電流増幅率をｈFEとして、第７のトランジスタ７に接続される電流源２１の電流値をｉとする。前述のように、第５，第６，第７のトランジスタ５，６，７のベース電流が極微少であるので無視できる。
第６のトランジスタ６のコレクタは、第３のトランジスタ３のベースと第４のトランジスタ４のベースとに接続しているので、第６のトランジスタ６のコレクタ電流は、第３のトランジスタ３のベース電流と第４のトランジスタ４のベース電流との和になる。第３、第４のトランジスタ３，４のエミッタとベースとは共通であるので、それぞれのベース電流は同じになる。第６のトランジスタ６のコレクタ電流がｉでありので、第３、第４のトランジスタ３，４のそれぞれのベース電流はｉ／２となる。この第２のエミッタフォロワ回路に出力端子１０１から流れ込む電流をｉ０とすると、第２のトランジスタ２のエミッタ電流は、
ｉ・ｈFE／２＋ｉ０となり、ベース電流は、
（ｉ・ｈFE／２＋ｉ０）／（１＋ｈFE）≒ｉ／２＋ｉ０／ｈFE
となる。よって、第１のトランジスタ１のベース電流は、
（ｉ／２＋ｉ０／ｈFE）／（１＋ｈFE）
≒（ｉ・ｈFE／２−ｉ０）／（（ｈFE）2   ）
となる。したがって、図２に示すエミッタフォロワ回路の入力端子１００の入力インピーダンスは、出力端子１０１の出力インピーダンスの
（ｈFE）2 ・（ｉ・ｈFE／２＋ｉ０）／（ｉ・ｈFE／２−ｉ０）
倍となり、ｉ０がｉ・ｈFE／２より十分小さければ、（ｈFE）2 倍となる。よって、高い入力インピーダンスを備えることができる。
【００３１】
また、第５のトランジスタ５のエミッタ面積が、図１に示した場合と比較して略半分まで小さくしたことにより、第５のトランジスタ５のコレクタに接続する寄生容量を減少することができる。よって、図１に示したエミッタフォロワ回路よりも、略２倍の高周波の信号まで動作することができる。
【００３２】
次に、本発明の第３の実施形態に係るエミッタフォロワ回路を図３に示す。
ＰＮＰ型の第７のトランジスタ１７と、第７のトランジスタ１７と同じエミッタ面積を備えるＰＮＰ型の第６のトランジスタ１６と、第７のトランジスタ１７のエミッタ面積に対して２倍のエミッタ面積を備えるＰＮＰ型の第５のトランジスタ１５とが、それぞれのベースで接続されている。第５、第６、第７のトランジスタ１５，１６，１７のエミッタは、電源端子Ｖccに接続されている。このように接続することにより、カレントミラー回路を構成している。このカレントミラー回路の入力点となる、第７のトランジスタ１７のベースとコレクタとの接続点には、電流源２１が接続されている。
【００３３】
ＰＮＰ型の第１のトランジスタ１１は、ベースが入力端子１００に接続され、コレクタがＧＮＤに接続され、エミッタが第５のトランジスタ１５のコレクタに接続されている。また、このエミッタはＮＰＮ型の第２のトランジスタ１２のベースに接続されている。第２のトランジスタ１２は、エミッタが出力端子１０１に接続され、コレクタが電源端子Ｖccに接続されている。また、ＮＰＮ型の第３のトランジスタ１３は、ベースが第６のトランジスタ１６のコレクタに接続され、コレクタが出力端子１０１に接続され、エミッタがＧＮＤに接続されている。
【００３４】
このような構造により、第１のトランジスタ１１と第５のトランジスタ１５とが、入力が入力端子１００で、出力が第２のトランジスタ１２のベースである、ＰＮＰ型の第１のエミッタフォロワ回路を構成している。また、第２のトランジスタ１２と第３のトランジスタ１３とが、入力が第２のトランジスタ１２のベースで、出力が出力端子１０１である、ＮＰＮ型の第２のエミッタフォロワ回路を構成している。
【００３５】
このエミッタフォロワ回路は、第１の実施形態で示した図１のエミッタフォロワ回路におけるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを入れ替え、電源端子ＶccとＧＮＤとを入れ替えたものであり、動作原理は同じとなる。
【００３６】
次に、本発明の第４の実施形態に係るエミッタフォロワ回路を図４に示す。
図４に示すエミッタフォロワ回路では、第５のトランジスタ１５のエミッタ面積が、第６、第７のトランジスタ１６，１７のエミッタ面積と同じである。また、ベースが第３のトランジスタ１３のベースに接続され、エミッタがＧＮＤに接続され、コレクタが電源端子Ｖccに接続された、ＮＰＮ型の第４のトランジスタ１４が付加されており、他の構成は、図３に示した回路と同じである。これにより、ＮＰＮ型の第２のエミッタフォロワ回路が、第２，第３，第４のトランジスタ１２，１３，１４から構成される。
【００３７】
このエミッタフォロワ回路は、第２の実施形態で示した図２のエミッタフォロワ回路におけるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを入れ替え、電源端子ＶccとＧＮＤとを入れ替えたものであり、動作原理は同じとなる。
【００３８】
【発明の効果】
この発明によれば、以下の効果が得られる。
【００３９】
(1) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することができる。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込み、低い電源電圧に適し、高入力インピーダンスを備えることができる。
【００４０】
(2) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善することができる。また、このエミッタフォロア回路は、入力インピーダンスを高くするため、初段のエミッタフォロワ回路のバイアス電流を、次段のエミッタフォロワ回路を駆動できる範囲で電流を絞り込んで、低い電源電圧に適し、高入力インピーダンスを備えることができる。また、このエミッタフォロア回路は、特定のトランジスタエミッタ面積を小さくし、このトランジスタに発生する寄生容量を低減し、高周波回路にも適用することができる。
【００４１】
(3) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備えることができる。
【００４２】
(4) このエミッタフォロワ回路は、入力電圧範囲と出力電圧範囲との差を無くして、これらに接続する他の回路ブロックとの接続性を改善するとともに、低い電源電圧に適し、高入力インピーダンスを備え、高周波回路にも適用することができる。
【図面の簡単な説明】
【図１】本発明の請求項１の一実施例を示す図
【図２】本発明の請求項２の一実施例を示す図
【図３】本発明の請求項３の一実施例を示す図
【図４】本発明の請求項４の一実施例を示す図
【図５】従来例を示す図
【図６】他の従来例を示す図
【符号の説明】
１，５，６，７，１２，１３，１４，５１，５２，６１−ＮＰＮ型トランジスタ
２，３，４，１１，１５，１６，１７，６２−ＰＮＰ型トランジスタ
２１−電流源
１００−入力端子
１０１−出力端子
【図１】
0003862550.tif 000002
【図２】
0003862550.tif 000003
【図３】
0003862550.tif 000004
【図４】
0003862550.tif 000005
【図５】
0003862550.tif 000006
【図６】
0003862550.tif 000007