(57)【特許請求の範囲】
【請求項１】
書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力するようにした不揮発性半導体記憶装置であって、
前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させるようにする遅延手段を設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
アドレス指定されたメモリセルのデータをセンスアンプで検出し、検出されたデータを出力バッファを介して出力するとともに、前記出力バッファの動作を出力制御信号により制御するようにした半導体記憶装置であって、
外部から入力されるアドレスの変化を検出するとともに、アドレスの変化を検出してからセンスアンプによるデータ・センス動作が終了するまで、出力するアドレス変化検出信号を活性化するアドレス変化検出手段と、
前記出力制御信号により前記出力バッファが動作するのを、前記データ・センス動作が終了する時点まで前記アドレス検出信号により遅延させる遅延手段とを設け、
前記遅延手段は、制御入力ラッチ手段と、この制御入力ラッチ手段の一端に接続され、前記データ・センス動作が終了する時点でオン動作する第２のスイッチング手段と、前記制御入力ラッチ手段の他端に接続され、前記センスアンプのセンス期間においてオン動作する第３のスイッチング手段と、前記第３のスイッチング手段と接地との間に接続され、前記出力バッファがイネーブル状態にある間オフ動作する第４のスイッチング手段と、前記制御入力ラッチ手段の前記一端の出力と前記出力制御信号とが入力されその出力が前記出力バッファに与えられる論理和手段とを備えていることを特徴とする半導体記憶装置。
【請求項３】
書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力するようにした不揮発性半導体記憶装置における出力信号の制御方法であって、
前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させることを特徴とする不揮発性半導体記憶装置における出力信号の制御方法。
【請求項４】
不揮発性半導体記憶装置の書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力する出力信号制御回路であって、
前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させる遅延手段を設けたことを特徴とする出力信号制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路に係わり、特に、半導体記憶装置における出力ノイズの発生を防止するために用いて好適なものである。
【０００２】
【従来の技術】
一般に、不揮発性半導体メモリを含む半導体記憶装置においては、データの読み出し時には、メモリセルより流れる微小電流をセンスアンプにより増幅し、前記メモリセルに記憶されているデータを、電気的に“Ｈ”レベルまたは“Ｌ”レベルの信号として出力バッファから出力するようにしている。
【０００３】
図１０は、センスアンプから出力された信号の出力バッファへの伝達を制御する出力制御回路の第１の従来例を示す回路のブロック図である。図１０に示したように、メモリセルに接続されたビットラインｂｉｔ＿ｌｉｎｅからセンスアンプ１を介して出力された信号は、スイッチングトランジスタ２を介して、インバータ３及び４よりなる、出力ラッチ手段を構成するラッチ回路５に与えられる。
【０００４】
そして、前記ラッチ回路５にラッチされた信号がデータＤＡＴＡとして出力バッファ６に与えられ、出力バッファ６がイネーブル状態において出力信号ＯＵＴとして、ＰチャンネルトランジスタとＮチャンネルトランジスタとからなるＣＭＯＳインバータ７を介して出力される。
【０００５】
制御信号入力端子／ＯＥ＿ｐｉｎを介して与えられる外部入力の出力制御信号／ＯＥが制御入力バッファ１１を介して、出力バッファ・コントロール信号ＯＥＢとして出力バッファ６に与えられており、これが“Ｌ”レベルのときに出力バッファ６はイネーブル状態となるようになされている。
【０００６】
次に、前述のように構成された従来の出力信号制御回路の動作を、図１１のタイミングチャートを参照しながら説明する。
図１１に示したように、アドレスＡｄｄｒｅｓｓが変化すると、その変化は図示しないアドレスチェンジ検出回路によって検出され、アドレス変化検出信号ＡＴＤが所定の期間“Ｈ”レベルとなり、ビットラインｂｉｔ＿ｌｉｎｅに接続されている新たなアドレスに対応するセルの出力がセンスされる。前記アドレス変化検出信号ＡＴＤが“Ｈ”レベルとなると、センスアンプ１に与えられているセンスアンプ動作信号ＰＤが“Ｈ”レベルから“Ｌ”レベルに変化して、センスアンプ１がデータ・センス動作を行う。
【０００７】
そして、アドレス変化検出信号ＡＴＤが“Ｌ”レベルになると、アドレスチェンジ検出回路からセンス・データ取り込み信号ＬＴが出力され、スイッチングトランジスタ２に与えられるとともに、センスアンプ動作信号ＰＤが“Ｈ”レベルに変化する。
【０００８】
センス・データ取り込み信号ＬＴが与えられると、スイッチングトランジスタ２がオン動作して、センスアンプ１のセンス・データＤＡＴＡがラッチ回路５に取り込まれ、これが出力バッファ６に与えられる。前記出力バッファ６に与えられたセンス・データＤＡＴＡは出力信号ＯＵＴとして、ＣＭＯＳインバータ７を介して外部に出力される。
【０００９】
前述したように、出力バッファ６は、その制御入力端子に与えられている出力バッファ・コントロール信号ＯＥＢの論理レベルが“Ｌ”レベルのときにイネーブル状態となるようになされている。
【００１０】
前記出力バッファ６に与えられている出力バッファ・コントロール信号ＯＥＢは、制御信号入力端子／ＯＥ＿ｐｉｎから与えられる外部入力の出力制御信号／ＯＥと同相の信号である。したがって、図１１に示したように、出力制御信号／ＯＥが外部から与えられるタイミングによっては、センスアンプ１がデータ・センスを行っている最中（アドレス変化検出信号ＡＴＤが“Ｈ”レベルの期間）に出力バッファ６がイネーブル状態となる。
【００１１】
【発明が解決しようとする課題】
前記の出力信号制御回路では、出力バッファ６を構成しているトランジスタは、外部負荷を駆動するために駆動能力が大きく形成されているので、出力信号ＯＵＴのレベルが反転すると電源電位が変動する。したがって、センスアンプ１がデータ・センス中に出力信号ＯＵＴが反転して電源電位が変動すると大きな出力ノイズが発生し、これによってセンスアンプ１の誤動作等によりセンスデータが破壊され、本来とは異なるデータをラッチ回路５にラッチしてしまう不都合があった。
【００１２】
また、書き込みまたは消去の自動アルゴリズム動作を有するフラッシュメモリにおいては、自動アルゴリズムの動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプ１のデータ・センス中にポーリング・データとリード・データの切り替え動作を行うと、電源電位の変動による出力ノイズが発生する。
【００１３】
図１２は、第２の従来例を示す回路のブロック図であり、フラッシュメモリにおける出力信号制御回路の構成を示すブロックである。なお、図１２において、図１０と同一の構成については同一の符号を付して詳細な説明を省略する。
【００１４】
図１２の回路は、ラッチ回路５と出力バッファ６との間に第２のスイッチングトランジスタ７０を介設している。また、前記第２のスイッチングトランジスタ７０と出力バッファ６との間に、トランジスタ６８を介してポーリング・データｐｏｌｌｉｎｇ＿ｄａｔａを供給するようにしている。そして、前記トランジスタ６８のゲートに動作切り替え信号ＰＯＬＬが与えられるとともに、インバータ６９を介して第２のスイッチングトランジスタ７０のゲートに動作切り替え信号ＰＯＬＬの反転信号が与えられるようになされている。
【００１５】
このような構成により、図１２の回路は、図１３のタイミングチャートに示すように、前記アドレス変化検出信号ＡＴＤが“Ｈ”レベルでセンスアンプ１がデータ・センス中に動作切り替え信号ＰＯＬＬが“Ｌ”レベルに立ち下がると、トランジスタ６８がオフとなってポーリング・データｐｏｌｌｉｎｇ＿ｄａｔａが出力されなくなり、第２のスイッチングトランジスタ７０がオン動作してセンスアンプ１の出力が出力バッファ６与えられるようになる切り替えが行われる。これにより、第１の従来例で説明した場合と同様に、センスアンプ１がデータ・センス中に出力信号ＯＵＴが反転して電源電位が変動することにより出力ノイズが発生し、それによって誤ったデータをラッチしてしまう不都合が発生することがあった。
【００１６】
何れにしても、従来の回路はセンスアンプ１のセンス中に出力バッファ６の出力信号ＯＵＴのレベルが変動してしまうと、それにより電源電圧が変動することで発生する出力ノイズにより、センスアンプ１のセンス・データＤＡＴＡが破壊されてしまう問題があった。
【００１７】
センスアンプ１が前述のような出力ノイズの影響によって誤動作するのを防止するために、例えば、特開平５−５４６８１号公報、特開平８−６３９７０号公報、及び特開平１−１７３３８７号公報に示されるような技術が従来より提案されている。
【００１８】
前記特開平５−５４６８１号公報にて提案されている「半導体メモリ装置」は、アドレス切替え時における誤りデータ出力を防止するために、電源とセンスアンプ回路の出力点との間に、アドレスの変化に対応する一定時間の間オフ状態に設定されるトランジスタを設け、アドレス切り替え時に前記センスアンプ回路の出力レベルを低減させることにより、メモリセルの誤選択が発生する事態においても、誤りデータの出力を抑制するようにしている。
【００１９】
また、特開平８−６３９７０号公報にて提案されている「半導体メモリ装置」は、センスアンプの出力データが変化するときに、出力バッファの出力が反転する前に前記センスアンプの出力を遮断し、センスアンプの出力が安定した後で前記出力バッファの出力を反転させるようにすることにより、前記出力バッファの反転動作によって生じる電源電位の変動が前記センスアンプの動作に影響を与えにくくして、出力バッファの反転動作の影響でセンスアンプが誤動作するのを防止するようにしている。
【００２０】
また、特開平１−１７３３８７号公報にて提案されている「半導体集積回路」は、アドレスが変化した後でメモリセルが新たに選択されてデータが出力バッファから出力されるまでの間は、センスアンプから出力バッファにデータを出力する時間を短くし、それ以外のときは長く設定することで、データが出力バッファから出力される際に発生する電源ノイズの影響でセンスアンプ或いはアドレスバッファが誤動作しても、誤ったデータが出力されないようにしている。
【００２１】
前記各公報にて提案されている従来の技術は、センスアンプから出力バッファに伝達するデータを所定の時間だけ遅延させることにより、センスアンプがデータ・センス中に出力信号が反転して発生する出力ノイズの影響を受けにくくしているものである。
【００２２】
すなわち、前述の従来技術はセンスアンプがセンスしている最中に、出力バッファの出力が変化したときに発生する出力ノイズのために前記センスアンプが誤動作しないようにするものであった。したがって、外部から外部入力の出力制御信号／ＯＥが供給されるタイミング、或いは動作切り替え信号ＰＯＬＬが出力されるタイミングによっては、センスアンプがデータ・センスを行っているときに、電源電圧が変動する可能性は依然として存在しており、電源電圧の変動により発生するセンスアンプの誤動作を根本的に防止するものではなかった。
【００２３】
本発明は前述の問題点にかんがみ、センスアンプがデータ・センスを行っているときには出力バッファから出力される信号のレベルが変動しないようにして、センスアンプがデータ・センスを行っているときに、電源電位の変動による出力ノイズが発生することにより誤ったデータが出力されてしまうのを確実に防止できるようにすることを目的とする。
【００２４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力するようにした不揮発性半導体記憶装置であって、前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させるようにする遅延手段を設けたことを特徴とする。
また、本発明の不揮発性半導体記憶装置は、アドレス指定されたメモリセルのデータをセンスアンプで検出し、検出されたデータを出力バッファを介して出力するとともに、前記出力バッファの動作を出力制御信号により制御するようにした半導体記憶装置であって、外部から入力されるアドレスの変化を検出するとともに、アドレスの変化を検出してからセンスアンプによるデータ・センス動作が終了するまで、出力するアドレス変化検出信号を活性化するアドレス変化検出手段と、前記出力制御信号により前記出力バッファが動作するのを、前記データ・センス動作が終了する時点まで前記アドレス検出信号により遅延させる遅延手段とを設け、前記遅延手段は、制御入力ラッチ手段と、この制御入力ラッチ手段の一端に接続され、前記データ・センス動作が終了する時点でオン動作する第２のスイッチング手段と、前記制御入力ラッチ手段の他端に接続され、前記センスアンプのセンス期間においてオン動作する第３のスイッチング手段と、前記第３のスイッチング手段と接地との間に接続され、前記出力バッファがイネーブル状態にある間オフ動作する第４のスイッチング手段と、前記制御入力ラッチ手段の前記一端の出力と前記出力制御信号とが入力されその出力が前記出力バッファに与えられる論理和手段とを備えていることを特徴とする。
【００２５】
本発明の不揮発性半導体記憶装置における出力信号の制御方法は、書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力するようにした不揮発性半導体記憶装置における出力信号の制御方法であって、前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させることを特徴とする。
【００２６】
本発明の出力信号制御回路は、不揮発性半導体記憶装置の書き込みまたは消去の自動アルゴリズム動作時に、ポーリング信号によりポーリング・データとリード・データとを選択的に切り替えて出力バッファを介して出力する出力信号制御回路であって、前記自動アルゴリズムで動作中に行われるサスペンド・リードで、或るブロックから他のブロックへのアドレス切り替えにより前記出力バッファに送るデータをポーリング・データからリード・データに切り替える際に、センスアンプがデータのセンス動作を行っている間は該センス動作期間を制御する信号により前記ポーリング信号の伝達を抑止し、ポーリング・データからリード・データへの切り替えを遅延させる遅延手段を設けたことを特徴とする。
【００２７】
【作用】
本発明は前述のように構成されているので、センスアンプによるデータ・センス動作が終了するまで出力バッファから出力される信号の論理レベルが変化することがなくなり、センスアンプのセンス中に電源電圧が変動することがなくなる。これにより、前記電源電圧の変動による出力ノイズが前記センスアンプのデータ・センス中に発生する不都合が確実に防止されるので、センスアンプが誤データを出力し、それがデータラッチ回路にラッチされてしまう不都合を根本的に防止することが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路の実施の形態を図面を参照して説明する。
図１は、本発明の半導体記憶装置に用いる出力信号制御回路の第１の実施の形態を示すブロック図である。なお、図１において、図１０に示した構成と同じ構成部分については同一の符号を付して詳細な説明を省略する。
【００２９】
図１に示したように、本実施の形態の出力信号制御回路は、センスアンプ１、スイッチングトランジスタ２、インバータ３及び４よりなるラッチ回路（出力ラッチ手段）５、出力バッファ６、ＣＭＯＳインバータ７、制御入力バッファ１１を有している。
【００３０】
また、制御入力バッファ１１と出力バッファ６との間には、第１のスイッチング手段を構成するスイッチングトランジスタ１３が介設され、このスイッチングトランジスタ１３のゲートには、アドレス変化検出信号ＡＴＤを伝達する回路としてインバータ８、ノア回路９、ノア回路９の出力を反転するインバータ１０が接続されている。前記ノア回路９の入力端子には、インバータ８の出力信号と、出力バッファ６へ入力される出力バッファ・コントロール信号ＯＥＢをインバータ１０２で反転した信号ＯＥとが入力されている。
【００３１】
また、制御信号入力端子／ＯＥ＿ｐｉｎを介して与えられる外部入力の出力制御信号／ＯＥをバッファする制御入力バッファ１１の出力を反転するインバータ１２、前述したスイッチングトランジスタ１３の出力をラッチするインバータ１４及び１５からなり、制御入力ラッチ手段を構成するラッチ回路１６を有している。
【００３２】
そして、前記インバータ８、ノア回路９、インバータ１０、１０２によりスイッチング制御手段１０１が構成されている。また、スイッチング制御手段１０１、インバータ１２、スイッチングトランジスタ１３、ラッチ回路１６により遅延手段（すなわち、出力バッファ６の機能抑止手段）１００が構成されている。
【００３３】
次に、前述のように構成された第１の実施の形態の出力信号制御回路の動作を、図２のタイミングチャートを参照しながら説明する。
図２に示したように、アドレスＡｄｄｒｅｓｓが切り替わると、後述するアドレスチェンジ検出回路５５によってそれが検出され、アドレス変化検出信号ＡＴＤが所定の期間“Ｈ”レベルとなる。なお、このアドレス変化検出信号ＡＴＤが“Ｈ”レベルとなる期間は、センスアンプ１のセンス動作が終了するまでの期間である。
【００３４】
アドレス変化検出信号ＡＴＤが“Ｈ”レベルとなると、センスアンプ１に与えられているセンスアンプ動作信号ＰＤが“Ｌ”レベルとなり、センスアンプ１がビットラインｂｉｔ＿ｌｉｎｅに接続されている新たなアドレスに対応するセルの出力をセンスする。
【００３５】
そして、アドレス変化検出信号ＡＴＤが“Ｌ”レベルになるタイミングにおいて、アドレスチェンジ検出回路５５からセンス・データ取り込み信号ＬＴが出力され、スイッチングトランジスタ２に与えられる。このときに、センスアンプ動作信号ＰＤが“Ｈ”レベルに変化する。
【００３６】
センス・データ取り込み信号ＬＴが与えられると、スイッチングトランジスタ２がオン動作して、センスアンプ１のセンス・データＤＡＴＡが、出力ラッチ手段を構成するラッチ回路５に取り込まれ、これがセンス・データＤＡＴＡとして出力バッファ６に与えられる。前記出力バッファ６に与えられたセンス・データＤＡＴＡは出力信号ＯＵＴとして、ＣＭＯＳインバータ７を介して外部に出力される。
【００３７】
前記出力バッファ６は、その制御入力端子に与えられている出力バッファ・コントロール信号ＯＥＢの論理レベルが“Ｌ”レベルのときにイネーブル状態となるようになされている。
【００３８】
従来は、センスアンプ１がデータ・センスを行っているときに、制御信号入力端子／ＯＥ＿ｐｉｎから外部入力の出力制御信号／ＯＥが入力されると、その入力タイミングによっては、センスアンプ１がデータ・センス動作中に出力バッファ６がイネーブル状態となり、出力信号ＯＵＴが反転することがあった。
【００３９】
前記出力バッファ６を構成しているトランジスタは、外部負荷を駆動するために駆動能力が大きなものが用いられているので、出力信号ＯＵＴが反転すると電源電位が大きく変動して大きな出力ノイズが発生する。このため、センスアンプ１によってセンスされたデータが破壊され、誤ったデータをラッチ回路５にラッチしてしまう不都合があった。
【００４０】
本実施の形態においては、このような不都合を防止するために、前述したように、制御入力バッファ１１と出力バッファ６との間に遅延手段１００を設け、センスアンプ１がデータ・センスを行っている期間においては、制御信号入力端子／ＯＥ＿ｐｉｎから出力制御信号／ＯＥが入力されても、出力バッファ６をイネーブル状態にならないようにしている。
【００４１】
すなわち、ノア回路９の一方の入力端子にはアドレス変化検出信号ＡＴＤをインバータ８で反転して入力し、他方の入力端子には出力バッファ・コントロール信号ＯＥＢをインバータ１０２で反転した信号ＯＥを入力している。さらに、そのノア回路９の出力をインバータ１０で反転して、スイッチングトランジスタ１３のゲートに入力している。これにより、出力バッファ・コントロール信号ＯＥＢが“Ｈ”レベル（信号ＯＥが“Ｌ”レベル）で、かつアドレス変化検出信号ＡＴＤの“Ｈ”レベル期間はスイッチングトランジスタ１３はオン動作しないので、制御入力バッファ１１の出力はラッチ回路１６に伝達されない。
【００４２】
したがって、外部入力の出力制御信号／ＯＥが入力されるタイミングに関わらず、アドレスチェンジが行われた後の所定の期間内において、センスアンプ１がデータ・センスを行っている間は出力バッファ・コントロール信号ＯＥＢが“Ｌ”レベルになって出力バッファ６がイネーブル状態となることが禁止される。
【００４３】
すなわち、図２において、センスアンプ動作信号ＰＤが“Ｌ”レベルとなってセンスアンプ１がデータセンス動作を行っているときに、出力制御信号／ＯＥが図示したように立ち下がっても、出力バッファ・コントロール信号ＯＥＢの立ち下がりタイミングはアドレス変化検出信号ＡＴＤが“Ｌ”レベルになるまで強制的に遅延されるので、センスアンプ１のデータ・センス中は出力バッファ６がイネーブル状態になることがない。
【００４４】
本実施の形態の出力信号制御回路は、アドレスが切り替わってから出力制御信号／ＯＥが入力されるまでの経過時間が短いときは出力制御信号／ＯＥが入力されてから出力バッファ・コントロール信号ＯＥＢが出力されるまでの遅延時間を長くし、前記経過時間が長いときは遅延時間を短くしている。
【００４５】
そして、アドレスが変化してから所定時間が経過してアドレス変化検出信号ＡＴＤが“Ｌ”レベルになると、スイッチングトランジスタ１３のゲートに印加される電圧レベルが“Ｈ”レベルとなるので、スイッチングトランジスタ１３がオン動作する。これにより、制御入力バッファ１１の出力がラッチ回路１６に伝達されてラッチされ、出力バッファ・コントロール信号ＯＥＢが“Ｌ”レベルとなり、出力バッファ６がイネーブル状態となる。
【００４６】
また、図２のタイミングチャートから明らかなように、出力バッファ・コントロール信号ＯＥＢが“Ｌ”レベルである場合には、スイッチングトランジスタ１３はオン動作している。このような状態において、制御信号入力端子／ＯＥ＿ｐｉｎから入力される出力制御信号／ＯＥの論理レベルが“Ｈ”となると、スイッチングトランジスタ１３がオン状態であるので、出力バッファ・コントロール信号ＯＥＢが瞬時に“Ｈ”レベルとなって出力バッファ６がディセーブル状態（機能抑止状態）となるので、オフ状態への遷移には遅延することなく瞬時に対応することができる。
【００４７】
なお、前述した実施の形態においては、ノア回路９の他方の入力端子に供給する信号ＯＥとして、出力バッファ・コントロール信号ＯＥＢをインバータ１０２で反転した信号を供給するようにした例を示したが、ラッチ回路１６の入力点に入力される信号ＯＥを供給するようにしてもよい。この場合は、インバータ１０２を省略することができる。
【００４８】
次に、本発明の出力信号制御回路の第２の実施の形態について説明する。
図３は、第２の実施の形態を示す出力信号制御回路の構成を示すブロック図である。なお、図３において、図１、図１０と同じ構成部分については同一の符号を付して詳細な説明を省略する。
【００４９】
本実施の形態では、制御入力バッファ１１と出力バッファ６との間に、論理和手段３０１を構成するノア回路１７及びインバータ１８を介設し、ノア回路１７の一方の入力端子には制御入力バッファ１１の出力を供給している。また、ノア回路１７の他方の入力端子にはインバータ２０及び２１よりなり、制御入力ラッチ手段を構成するラッチ回路２２の出力を供給している。
【００５０】
前記ラッチ回路２２の一側は第２のスイッチング手段を構成するスイッチングトランジスタ１９を介して接地されており、このスイッチングトランジスタ１９のゲートにセンス・データ取り込み信号ＬＴが供給されている。
【００５１】
また、ラッチ回路２２の他側は、第３のスイッチング手段を構成するスイッチングトランジスタ２３を介して接地されており、スイッチングトランジスタ２３のゲートにアドレス変化検出信号ＡＴＤが供給されている。前記ノア回路１７、インバータ１８、ラッチ回路２２、スイッチングトランジスタ１９及びスイッチングトランジスタ２３により、遅延手段３００が構成されている。
【００５２】
このような構成により、本実施の形態の出力信号制御回路においては、図４のタイミングチャートに示すように、アドレスが変化してアドレス変化検出信号ＡＴＤが“Ｈ”レベルになるとラッチ回路２２は他側が接地されることにより“Ｈ”レベルを保持する。これにより、出力バッファ・コントロール信号ＯＥＢは“Ｈ”レベルとなり、出力バッファ６は強制的にディセーブル状態となる。その後、センスアンプ１によるセンス動作が終了し、アドレス変化検出信号ＡＴＤが“Ｌ”レベルとなって、センス・データ取り込み信号ＬＴが“Ｈ”レベルになると、ラッチ回路２２の保持レベルが“Ｌ”レベルとなることにより、制御入力バッファ１１の出力が出力バッファ６に送られるようになる。
【００５３】
したがって、この出力信号制御回路の第２の実施の形態の場合でも、アドレス変化検出信号ＡＴＤが“Ｈ”レベルとなってセンスアンプ１がデータ・センス中に出力制御信号／ＯＥが“Ｌ”レベルになっても、出力バッファ６の出力信号ＯＵＴが反転することが良好に防止され、出力ノイズの発生を抑制することができる。
【００５４】
図３の第２の実施の形態では、使用態様によっては、次のような誤動作が起こる可能性がある。
すなわち、図４のタイミングチャートにおいて、出力信号ＯＵＴが出力された後に、アドレス変化検出信号ＡＴＤに、図４にＮＺで示したような何らかのノイズが乗った場合、スイッチングトランジスタ２３がオンするから、ラッチ回路２２のラッチ信号が反転し、ノア回路１７の他方の入力端子（下側の入力端子）には、ラッチ回路２２にラッチされた“Ｈ”レベルの信号が入力する。
【００５５】
すると、出力バッファ・コントロール信号ＯＥＢが“Ｈ”レベルとなり、出力バッファ６はディセーブル状態（不活性状態）となり、出力信号ＯＵＴは不定となってしまう。特に、出力信号ＯＵＴが出力された直後にアドレス変化検出信号ＡＴＤにノイズが乗ると、外部機器が出力信号ＯＵＴを読めなくなってしまうという不都合が生じる。
【００５６】
このような不都合を改善した第３の実施の形態を図５に示す。
図５に示した回路では、前記図３の第３のスイッチング手段であるスイッチングトランジスタ２３と接地との間に、前記出力バッファ６がイネーブル状態（活性状態）にある間オフ動作するスイッチングトランジスタ（第４のスイッチング手段）２４を設けている。これにより、出力バッファ・コントロール信号ＯＥＢが“Ｌ”レベルである限り、スイッチングトランジスタ２４はオフしているから、アドレス変化検出信号ＡＴＤにノイズが乗っても、ラッチ回路２２のラッチ信号が反転することはない。つまり、出力バッファ・コントロール信号ＯＥＢが“Ｌ”レベルで、出力バッファ６がイネーブル状態にあるときに、アドレス変化検出信号ＡＴＤにノイズＮＺが乗っても、出力バッファ６がディセーブル状態に陥いることはなくなり、前述した不都合が発生するのを有効に防止することができる。
【００５７】
図６は、図１、図３または図５に示した出力信号制御回路５０を適用した半導体記憶装置の要部構成を示すブロック図である。図から明らかなように、この半導体記憶装置は、出力信号制御回路５０、アドレスバッファ５１、Ｘデコーダ５２、Ｙデコーダ５３、メモリセルアレイ５４、アドレスチェンジ検出回路５５等により構成されている。また、前記出力信号制御回路５０には、制御信号入力端子／ＯＥ＿ｐｉｎ（図示せず）から外部入力の出力制御信号／ＯＥが入力されるようになされている。
【００５８】
このような構成により、外部から読み出しアドレスＡＤが入力されると、それがアドレスバッファ５１を介してＸデコーダ５２及びＹデコーダ５３に与えられるとともに、アドレスチェンジ検出回路５５に与えられる。そして、前記Ｘデコーダ５２及びＹデコーダ５３によって復号され、入力されたアドレスＡＤに基いてメモリセルアレイ５４中の特定のセルが順次選択される。
【００５９】
そして、前記選択されたセルに格納されているデータＤＱがビットラインｂｉｔ＿ｌｉｎｅに読み出され、センスアンプ１によって増幅されてデータ検出が行われる。
【００６０】
一方、アドレスＡＤが変化すると、アドレスチェンジ検出回路５５によりセンス・データ取り込み信号ＬＴ、アドレス変化検出信号ＡＴＤ及びセンスアンプ動作信号ＰＤが生成されて出力信号制御回路５０に供給される。これらの信号により、出力信号制御回路５０は前述したような出力信号制御を行って、センスアンプ１がデータ・センスを行っているときに電源電圧が変動して出力ノイズが発生するのを確実に防止している。
【００６１】
前述したようにして、外部入力の出力制御信号／ＯＥを遅延させるので、本実施の形態の半導体記憶装置においては、センスアンプ１がデータ・センスを行っているときには出力バッファ６から出力される出力信号ＯＵＴのレベルが変動しないようにすることができる。したがって、センスアンプ１がデータ・センスを行っているときに、電源電位の変動による出力ノイズによりセンスアンプ１の誤動作等が発生し、誤ったデータが出力されてしまうのを確実に防止することができる。
【００６２】
次に、図７のブロック図を参照しながら本発明の出力信号制御回路の第４の実施の形態を説明する。
本実施の形態の場合には、フラッシュメモリにおいてセンスアンプ１がデータ・センス中に、ポーリング・データとリード・データとの切り換えが行われて出力信号ＯＵＴが変化することを禁止するようにしている。なお、図７は図１２の出力信号制御回路に本発明を適用したものであり、図１２と同一の構成については同じ符号を付して詳細な説明を省略する。
【００６３】
本実施の形態においては、ポーリング・データとリード・データとの切り換えを行うための動作切り替え信号ＰＯＬＬをトランジスタ６８のゲートに伝達する回路中にインバータ６４、スイッチングトランジスタ６３、インバータ６５及び６６よりなるラッチ回路６７を設けている。また、トランジスタ６８のゲートとトランジスタ７０のゲートとの間にインバータ６９を介設している。
【００６４】
また、前記スイッチングトランジスタ６３のゲートには、インバータ６２を接続し、さらに、このインバータ６２にノア回路６１を接続している。前記ノア回路６１の一方の入力端子にはインバータ６０を介してアドレス変化検出信号ＡＴＤを入力し、他方の入力端子には、インバータ６９から出力され、トランジスタ７０へ入力されている信号ＰＯＬＬＢを入力している。前述したインバータ６０〜ラッチ回路６７によって、遅延手段６００が構成されている。
【００６５】
このような構成により、本実施の形態の出力信号制御回路においては、図８のタイミングチャートに示すように、フラッシュメモリにおける書き込みまたは消去の自動アルゴリズム動作のサスペンド・リードにおいて、ポーリング・データとリード・データとの切替え信号ＰＯＬＬに対して、アドレスＡｄｄｒｅｓｓが変化してから所定の時間が経過していない間、すなわち、センスアンプ１におけるリード・データのセンス中（アドレス変化検出信号ＡＴＤの“Ｈ”レベルの期間）には、動作切り替え信号ＰＯＬＬが“Ｌ”レベルになっても、信号ＰＯＬＬＢはアドレス変化検出信号ＡＴＤが“Ｌ”レベルになるまで遅延させられるので、ポーリング・データからリード・データへの切り替わりを禁止することができる。
【００６６】
すなわち、本実施の形態においては、アドレス変化検出信号ＡＴＤの“Ｈ”レベルの期間では、ゲートに印加される電圧が“Ｌ”レベルなのでスイッチングトランジスタ６３がオフとなっているので切替え信号ＰＯＬＬは伝達されず、アドレス変化検出信号ＡＴＤの“Ｌ”レベルの期間では、ゲートに印加される電圧が“Ｈ”レベルなのでスイッチングトランジスタ６３がオンしていて切替え信号ＰＯＬＬは伝達される。これにより、センスアンプ１により行われるデータ・センス中に切替え信号ＰＯＬＬが“Ｌ”レベルになっても、ポーリング・データとリード・データとの切替えが行われて出力信号ＯＵＴが変化し、それによって生じる出力ノイズの影響で誤ったデータをラッチしてしまう不都合を確実に防止することができる。
【００６７】
図９は、図７に示した出力信号制御回路８８を適用したフラッシュメモリの概略構成を示すブロック図である。図９に示すように、このフラッシュメモリには、コマンドレジスタを有する制御回路８０、アドレスチェンジ検出回路８１、アドレスラッチ回路８２、Ｙデコーダ８３、Ｘデコーダ８４、イネーブル論理回路８５、メモリセルアレイ８６、Ｙゲート回路８７、出力信号制御回路８８等が設けられている。
【００６８】
そして、前記制御回路８０は、フラッシュメモリにおける書き込みまたは消去動作を制御するものであり、リセット信号ＲＥＳＥＴ、ライトイネーブル信号ＷＥ、チップイネーブル信号ＣＥ等が入力され、ストローブ信号ＳＴＢ、動作切り替え信号ＰＯＬＬ及びポーリング・データｐｏｌｌｉｎｇ＿ｄａｔａ等が出力される。なお、制御回路８は、データの書き込み及び消去の自動アルゴリズムのプログラムに基づき、メモリセルアレイ８６へのデータの書き込み及び消去動作の制御を行う。
【００６９】
アドレスチェンジ検出回路８１にはアドレスＡＤが入力される。アドレスチェンジ検出回路８１は入力されたアドレスＡＤの変化を検出して、センスアンプ動作信号ＰＤ、アドレス変化検出信号ＡＴＤ及びセンス・データ取り込み信号ＬＴ等を生成して出力する。
【００７０】
アドレスラッチ回路８２は、入力されたアドレスＡＤをラッチして、ストローブ信号ＳＴＢに応じてアドレスＡＤをＹデコーダ８３及びＸデコーダ８４に出力する。
【００７１】
イネーブル論理回路８５には、チップイネーブル信号ＣＥ及び出力制御信号ＯＥが入力されており、これらの信号に基いて出力バッファ・コントロール信号ＯＥＢを生成して出力制御回路８８に出力するとともに、イネーブル信号をＹデコーダ８３に出力して、これらの回路をイネーブル状態とする。
【００７２】
メモリセルアレイ８６においては、Ｘデコーダ８４によってＸ方向の１つのワードラインに接続された複数のセルが選択され、これらのセルの出力の１つがＹデコーダ８３により選択されたＹゲート回路８７によって順次ゲートされることにより、選択されたセルに格納されているデータＤＱがビットラインｂｉｔ＿ｌｉｎｅ上に読みだされ、出力制御回路８８において前述したようなセンス動作が行われる。
【００７３】
前述の実施の形態によれば、フラッシュメモリにおいてブロック（セクター）イレーズを行っている最中に、イレーズを行わないセクターを読みに行く動作への切替え、すなわち、ポーリング・データからリード・データへの出力切替えは、センスアンプ１がデータ・センスを行っている間は禁止される。これにより、動作切り替え信号ＰＯＬＬが立ち下がるタイミングによっては誤ったデータをセンスしてしまうことによる誤動作を有効に防止することができる。
【００７４】
なお、前述した実施の形態においては、外部入力の出力制御信号／ＯＥに対する遅延制御、及び動作切り替え信号ＰＯＬＬに対する遅延制御を別々に適用した例を示したが、これらの制御を両方共一つの半導体記憶装置に適用するようにしてもよい。
【００７５】
なお、本発明はＤＲＡＭ、フラッシュメモリその他の各種の半導体記憶装置に適用することができる。
【００７６】
【発明の効果】
本発明によれば、アドレスが切り替えられてからセンスアンプによるデータ・センス動作が終了するまでの期間は、出力バッファを動作状態にする出力制御信号が外部から入力されても、前記出力バッファを非動作状態にしておくことができ、センスアンプがデータ・センスを行っているときに出力バッファがイネーブル状態となることにより出力信号の論理レベルが変化するのを確実に防止することができる。これにより、センスアンプのセンス中に電源電圧が変動することによる出力ノイズが前記センスアンプのデータ・センス中に発生し、前記センスアンプが誤動作等により誤データをセンスしてしまい、それがデータラッチ回路にラッチされてしまう不都合を根本的に防止することができる。
【００７７】
また、本発明の他の特徴によれば、書き込みまたは消去の自動アルゴリズム動作時におけるポーリング信号に基づくデータの切り替えを、センスアンプによるデータ・センス動作が終了するまで遅延させるようにしたので、センスアンプがデータ・センスを行っている間は、ポーリング・データからリード・データへの切り替えを禁止することができ、自動アルゴリズム動作中に行われる出力切り替えに起因する誤動作を有効に防止することができる。
【図面の簡単な説明】
【図１】出力信号制御回路の第１の実施の形態を示すブロック図である。
【図２】第１の実施の形態の出力信号制御回路の動作を説明するタイミングチャートである。
【図３】出力信号制御回路の第２の実施の形態を示すブロック図である。
【図４】第２の実施の形態の出力信号制御回路の動作を説明するタイミングチャートである。
【図５】出力信号制御回路の第３の実施の形態を示すブロック図である。
【図６】半導体記憶装置の第１の実施の形態を示すブロック図である。
【図７】出力信号制御回路の第４の実施の形態を示すブロック図である。
【図８】第４の実施の形態の出力信号制御回路の動作を説明するタイミングチャートである。
【図９】半導体記憶装置の第２の実施の形態を示すブロック図である。
【図１０】出力信号制御回路の第１の従来例を示すブロック図である。
【図１１】第１の従来例の出力信号制御回路の動作を示すタイミングチャートである。
【図１２】出力信号制御回路の第２の従来例を示すブロック図である。
【図１３】第２の従来例の出力信号制御回路の動作を示すタイミングチャートである。
【符号の説明】
１  センスアンプ
２  スイッチングトランジスタ
３  インバータ
４  インバータ
５  ラッチ回路
６  出力バッファ
７  ＣＭＯＳインバータ
８  インバータ
９  ノア回路
１０  インバータ
１１  制御入力バッファ
１２  インバータ
１３  スイッチングトランジスタ
１４  インバータ
１５  インバータ
１６  ラッチ回路
ＡＴＤ  アドレス変化検出信号
ＯＥＢ  出力バッファ・コントロール信号
ＬＴ  センス・データ取り込み信号
ＰＤ  センスアンプ動作信号
ＤＡＴＡ  センス・データ
ＯＵＴ  出力信号
／ＯＥ＿ｐｉｎ  制御信号入力端子
【図１】
0003762558.tif 000002
【図２】
0003762558.tif 000003
【図３】
0003762558.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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