(57)【特許請求の範囲】
【請求項１】
複数のデータ入出力ピンと、前記データ入出力ピンのうち対応するデータ入出力ピンを通じて入力されるデータをマスキングするための複数のデータマスキングピンと、前記データ入出力ピンに対応する複数の入出力ラインの組とを備える半導体メモリ装置において、
前記データマスキングピンの中いずれか一つを通じて入力されるデータマスキング信号に応答してパルス信号を発生するパルス信号発生回路と、
前記パルス信号に応答して前記入出力ラインの組を全て等しくする複数の等化器と、
前記パルス信号に応答して前記入出力ラインの組を全てプリチャージする複数の第１プリチャージ回路と、
前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答し、前記入出力ラインの組のうち対応する入出力ラインの組のみを同一の電圧でプリチャージする複数の第２プリチャージ回路とを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記各々の入出力ラインの組を駆動する複数の入出力ラインドライバーをさらに備え、
前記入出力ラインドライバーは前記パルス信号に応答して前記パルス信号のパルス区間中に全てターンオフされ、前記パルス区間が終わった後からは前記対応する入出力ラインの組を駆動するための入出力ラインドライバーを除外した残りの入出力ラインドライバーが全てターンオンされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記パルス信号発生回路は、
前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答して各々のパルス信号を自動的に発生する複数の自動パルス信号発生器と、
前記自動パルス信号発生器の出力信号を受けて論理積動作を遂行して前記パルス信号を出力する ANDゲートとを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記各等化器は、
前記入出力ラインの組のうち対応する入出力ラインの組の間に接続されてゲートに前記パルス信号のバッファリングされた信号が印加されるPMOSトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記各第１プリチャージ回路は、
前記入出力ラインの組のうち対応する入出力ラインの組の間に直列に接続されて各々のゲートに前記パルス信号のバッファリングされた信号が印加される第１及び第２PMOSトランジスタを備え、
前記第１及び第２PMOSトランジスタの接続点に電源電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記各第２プリチャージ回路は、
前記入出力ラインの組のうち対応する入出力ラインの組の間に直列に接続されて各々のゲートに前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号の反転バッファリングされた信号が印加される第１及び第２PMOSトランジスタと、
前記対応する入出力ラインの組の間に接続されてゲートに前記データマスキング信号の反転バッファリングされた信号が印加される第３PMOSトランジスタとを備え、
前記第１及び第２PMOSトランジスタの接続点に電源電圧が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
複数のデータ入出力ピンと、前記データ入出力ピンのうち対応するデータ入出力ピンを通じて入力されるデータをマスキングするための複数のデータマスキングピンと、前記データ入出力ピンに対応する複数の入出力ラインの組と、前記各々の入出力ラインの組を駆動する複数の入出力ラインドライバーとを備える半導体メモリ装置の書込みデータマスキング方法において、
前記データマスキングピンの中いずれか一つを通じて入力されるデータマスキング信号に応答してパルス信号を発生する段階と、
前記パルス信号に応答して前記入出力ラインの組を全て等しくする段階と、
前記パルス信号に応答して前記入出力ラインの組を全てプリチャージする段階と、
前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答し、前記入出力ラインの組のうち対応する入出力ラインの組のみを同一の電圧でプリチャージする段階とを備えることを特徴とする書込みデータマスキング方法。
【請求項８】
前記パルス信号に応答して前記パルス信号のパルス区間中に前記入出力ラインドライバーを全てターンオフさせ、前記パルス区間が経った後からは前記対応する入出力ラインの組を駆動するための入出力ドライバーを除外した余り入出力ラインドライバーを全てターンオンさせる段階をさらに備えることを特徴とする請求項７に記載の書込みデータマスキング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に同期式ダイナミックRAMのデータマスキングに関する。
【０００２】
【従来の技術】
同期式ダイナミックRAMは主にシステムの主メモリとして使用されており、近年はグラフィック分野にも使用されている。特にグラフィック分野にはバイトワイド(Byte-Wide)、即ち×１６以上の帯域幅を有する同期式ダイナミックRAMが使用されている。×１６というのは同時に入出力されるデータのビット数を意味する。一方、同期式ダイナミックRAMには外部でデータ入出力ピン（通常DQピンという）を通じて入力されるデータをマスキングできる機能、即ちデータマスキング機能があり、データマスキング機能は通常、８ビット単位で遂行される。
【０００３】
例えば、×１６の帯域幅を有する同期式ダイナミックRAMの場合、各々のデータマスキング信号が入力される２本のデータマスキングピン(通常DQMピンという)が存在し、これらは下位データマスキングピン(通常Lower DQM,LDQMという)と上位データマスキングピン(通常Upper DQM,UDQMという)とに大別される。前記下位データマスキングピンLDQMは１６本のデータ入出力ピンDQ０-DQ１５を通じて入力される１６ビットのデータの中下位８ビット、即ちデータ入出力ピンDQ０-DQ７を通じて入力されるデータをマスキングする。又、前記上位データマスキングピンUDQMは上位８ビット、即ちデータ入出力ピンDQ８-DQ１５を通じて入力されるデータをマスキングする。
【０００４】
一方、×３２の帯域幅を有する同期式ダイナミックRAMの場合、各々のデータマスキング信号が入力される４本のデータマスキングピンDQM０-DQM３が存在する。前記データマスキングピンDQM０は３２本のデータ入出力ピンDQ０-DQ３１を通じて入力される３２ビットのデータの中８ビット、即ちデータ入出力ピンDQ０-DQ７を通じて入力されるデータをマスキングする。又、前記データマスキングピンDQM１はデータ入出力ピンDQ８-DQ１５を通じて入力される８ビットをマスキングし、前記データマスキングピンDQM２はデータ入出力ピンDQ１６-DQ２３を通じて入力される８ビットをマスキングし、前記データマスキングピンDQM３はデータ入出力ピンDQ２４-DQ３１を通じて入力される８ビットをマスキングする。
【０００５】
図１は通常の２M(Mega)×３２ダイナミックRAMでのDQ割当及びバンク割当を示すブロック図である。
図１を参照すると、２M×３２ダイナミックRAMは４個のバンク、即ちAバンク乃至Dバンクに大別されており、１６Mブロックが一つのバンクを構成する。これにより１本のカラム選択ライン(Column Select Line,CSL)(図示せず)には４本のデータマスキングピンにより制御される３２本のDQが全て割り当てられている。
【０００６】
前記のような構造の高集積ダイナミックRAMでは、読み出しデータマスキング動作時いずれか一つのデータマスキングピンにデータマスキング信号が入力されるとそれに対応する８本のデータ入出力ピンに接続されている出力バッファがディスエ−ブルされることにより読み出しデータがマスキングされる。一方、書込みデータマスキング動作時にはいずれか一つのデータマスキングピンにデータマスキング信号が入力されるとそれに対応する８本のデータ入出力ピンに接続されている ８本の入出力ラインの組がプリチャージされて前記入出力ラインの組を駆動する入出力ラインドライバーがターンオフされることにより書込みデータがマスキングされる。
【０００７】
ところで、前記のような構造の高集積ダイナミックRAMでは、通常、前記入出力ラインの組が製造工程時ターングステンで形成されるのでチップが徐々に小型化されることにより前記入出力ラインの組の抵抗が大きくなり、これにより書込みデータマスキング動作時前記入出力ラインの組が十分にプリチャージされない問題点がある。これにより書込みデータマスキング動作が正常に遂行されないことがある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、×３２以上の構造で入出力ラインの組の抵抗が大きくても書込みデータマスキング動作時入出力ラインの組が十分にプリチャージされて書込みデータマスキング動作が安定的に遂行される半導体メモリ装置を提供することにある。
本発明の他の目的は、×３２以上の構造を有する半導体メモリ装置で入出力ラインの組の抵抗が大きくても書込みデータマスキング動作時入出力ラインの組が十分にプリチャージできる書込みデータマスキング方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明に係る半導体メモリ装置は、複数のデータマスキングピンの中いずれか一つにデータマスキング信号が入力される場合これに応答してパルス信号を発生するパルス信号発生回路を備えることを特徴とする。
【００１０】
前記本発明に係る半導体メモリ装置は、前記パルス信号に応答して複数のデータ入出力ピンに対応する複数の入出力ラインの組を全て等しくする複数の等化器、及び前記パルス信号に応答して前記入出力ラインの組を全てプリチャージする複数の第１プリチャージ回路をさらに備えることを特徴とする。又、前記本発明に係る半導体メモリ装置は、前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答して前記入出力ラインの組のうち対応する入出力ラインの組のみを等しくしてプリチャージする複数の第２プリチャージ回路をさらに備えることを特徴とする。又、前記本発明に係る半導体メモリ装置は前記各々の入出力ラインの組を駆動する複数の入出力ラインドライバーをさらに備え、前記入出力ラインドライバーは前記パルス信号に応答して前記パルス信号のパルス区間中に全てターンオフされ、前記パルス区間が終わった後からは前記対応する入出力ラインの組を駆動するための入出力ドライバーを除外した残りの入出力ラインドライバーが全てターンオンされることを特徴とする。
【００１１】
望ましい実施形態によると、前記パルス信号発生回路は、前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答して各々のパルス信号を自動に発生する複数の自動パルス信号発生器と、前記自動パルス信号発生器の出力信号を受けて論理積動作を遂行して前記パルス信号を出力するANDゲートとを備える。
【００１２】
前記他の目的を達成するための本発明に係る書込みデータマスキング方法は、複数のデータマスキングピンの中いずれか一つでデータマスキング信号が入力される場合、これに応答してパルス信号を発生する段階と、前記パルス信号に応答して複数のデータ入出力ピンに対応する複数の入出力ラインの組を全て等しくする段階と、前記パルス信号に応答して前記入出力ラインの組を全てプリチャージする段階と、前記データマスキングピンのうち対応するピンを通じて入力されるデータマスキング信号に応答して前記入出力ラインの組のうち対応する入出力ラインの組のみを等しくしてプリチャージする段階とを備えることを特徴とする。
【００１３】
又、本発明に係る書込みデータマスキング方法は、前記パルス信号に応答して前記パルス信号のパルス区間中に前記入出力ラインドライバーを全てターンオフさせて前記パルス区間が終わった後からは前記対応する入出力ラインの組を駆動するための入出力ドライバーを除外した残りの入出力ラインドライバーを全てターンオンさせる段階をさらに備えることを特徴とする。
【００１４】
従って、前記書込みデータマスキング方法により動作される前記本発明に係る半導体メモリ装置では、マスキングしようとするデータ入出力ピンに対応する入出力ラインの組が前記パルス信号のパルス区間中には前記第１及び第２プリチャージ回路により同時にプリチャージされ、前記パルス区間が終わった後からは前記第２プリチャージ回路により続けてプリチャージされる。これにより×３２以上の構造で入出力ラインの組の抵抗が大きくても書込みデータマスキング動作時入出力ラインの組が十分にプリチャージでき、これにより書込みデータマスキング動作が安定的に遂行される。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は色々異なる形態で変形でき、本発明の範囲が後述する実施形態に限られると解釈してはいけない。本発明の実施形態は当業界で平均的な知識を持つ者に本発明をより完全に説明するために提供されるものである。図面上で同一な符号及び番号は同一な要素を指称する。
【００１６】
図２は本発明に係る半導体メモリ装置の等化器とプリチャージ回路を含む入出力MUX３１-３７を示す図面である。ここでは図１に示されたような×３２ダイナミックRAMの場合が示されており、この場合には４本のデータマスキングピンDQM０-DQM３(図示せず)と３２本のデータ入出力ピンDQ０-DQ３１(図示せず)、及び前記データ入出力ピンDQ０-DQ３１に対応する３２本の入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) が存在する（信号n(IO0)は、信号IO0の論理を反転したものであり信号名にアッパーラインを付したものと同じである。以下同）。
【００１７】
図２を参照すると、前記入出力MUX３１-３７の等化器E０-E７は信号Aに応答して前記３２本のデータ入出力ピンに対応する前記３２本の入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) を全て等しくする。前記等化器E０-E７は各々前記入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) のうち対応する入出力ラインの組の間に接続されてゲートに前記信号Aが印加されるPMOSトランジスタで構成される。
【００１８】
又前記入出力MUX３１-３７の第１プリチャージ回路L０-L７は信号Bに応答して前記３２本の入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) を全てプリチャージする。前記第１プリチャージ回路L０-L７は各々前記入出力ラインの組 IO０/n(IO0) -IO３１/n(IO31) のうち対応する入出力ラインの組の間に直列に接続されて各々のゲートに前記信号Bが印加されるPMOSトランジスタLX１,LX２を備える。前記PMOSトランジスタLX１,LX２の接続点には電源電圧VDDが印加される。
【００１９】
一方、前記入出力MUX３１-３７の第２プリチャージ回路P０-P７は前記入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) のうち対応する入出力ラインの組のみを等しくしてプリチャージする。即ち前記入出力MUX３１の第２プリチャージ回路P０-P７は信号D１に応答して前記入出力ラインの組IO０/n(IO0) -IO７/n(IO7) を等化させてプリチャージする。前記入出力MUX３３の第２プリチャージ回路P０-P７は信号D２に応答して前記入出力ラインの組IO８/n(IO8) -IO１５/n(IO15) を等化させてプリチャージする。前記入出力MUX３５の第２プリチャージ回路P０-P７は信号D３に応答して前記入出力ラインの組IO１６/n(IO16) -IO２３/n(IO23) を等しくしてプリチャージする。
【００２０】
又、前記入出力MUX３７の第２プリチャージ回路P０-P７は信号D４に応答して前記入出力ラインの組IO２４/n(IO24) -IO３１/n(IO31) を等化させてプリチャージする。前記入出力MUX３１-３７の第２プリチャージ回路P０-P７は各々、前記入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) のうち対応する入出力ラインの組の間に直列に接続されて各々のゲートに前記信号D１,D２,D３,D４のうち対応する信号が印加されるPMOSトランジスタPX１,PX２、及び前記対応する入出力ラインの組の間に接続されてゲートに前記信号 D１,D２,D３,D４のうち対応する信号が印加されるPMOSトランジスタPX３を備える。前記PMOSトランジスタPX１,PX２の接続点には電源電圧VDDが印加される。
【００２１】
前記入出力MUX３１-３７のスイッチング回路C０-C７は信号Cに応答して前記入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) をデータ入出力ラインの組DIO０/n(DIO0) -DIO３１/n(DIO31) に連結する。前記スイッチング回路C０-C７は前記入出力ラインIO０- IO３１のうち対応するものと前記データ入出力ラインDIO０-DIO３１のうち対応するものとの間に接続されるPMOSスイッチングトランジスタCX１、前記相補入出力ラインIO0-IO31のうち対応するものと前記相補データ入出力ラインn(IO0)-n(IO31)のうち対応するものの間に接続されるPMOSスイッチングトランジスタCX２を備える。前記PMOSスイッチングトランジスタCX１,CX２のゲートには前記信号Cが印加される。
【００２２】
図２で信号IOPR及び信号LANGは書込みデータマスキング動作と無関係の信号であり、書込みデータマスキング動作時前記信号IOPRは論理"ロ−"であり、前記信号LANGは論理"ハイ"である。従って書込みデータマスキング動作時パルス信号PDQMMUXがNANDゲートND３１、インバータI３２,I３３、及びNANDゲートND３２を通じてバッファリングされて前記信号Aで出力される。前記パルス信号PDQMMUXは前記４本のデータマスキングピンDQM０-DQM３の中いずれか一つでデータマスキング信号が入力される場合これに応答して発生される信号である。即ち前記パルス信号PDQMMUXは図３に示したようにデータマスキング信号PDQMW０-PDQMW３の中いずれか一つが論理"ハイ"になる時発生するネガティブパルス信号である。
【００２３】
前記データマスキング信号PDQMW０は前記データマスキングピンDQM０を通じて入力される信号であり、前記データ入出力ピンDQ０-DQ７を通じて入力されるデータをマスキングするための信号である。前記データマスキング信号PDQMW１は前記データマスキングピンDQM１を通じて入力される信号であり、前記データ入出力ピンDQ８-DQ１５を通じて入力されるデータをマスキングするための信号である。前記データマスキング信号PDQMW２は前記データマスキングピンDQM２を通じて入力される信号であり、前記データ入出力ピンDQ１６-DQ２３を通じて入力されるデータをマスキングするための信号である。又前記データマスキング信号PDQMW３は前記データマスキングピンDQM３を通じて入力される信号であり、前記データ入出力ピンDQ２４-DQ３１を通じて入力されるデータをマスキングするための信号である。
【００２４】
又信号BLSijはバンク内の所定のブロックが選択される時論理"ハイ"になるブロック選択信号である。従って書込みデータマスキング動作時信号PDTがインバータI３４、及びNANDゲートND３５を通じてバッファリングされて前記信号Bで出力される。前記信号PDTは図４に示したように書込みデータマスキング動作時前記パルス信号PDQMMUXがバッファリングされて出力される信号PDTA,PDTBの中一つである。
【００２５】
又信号n(PDQMW0)は前記データマスキング信号PDQMW０の反転信号であり、前記信号n(PDQMW0)がNANDゲートND３３,ND３４を通じてバッファリングされて前記信号D１で出力される。信号n(PDQMW1)は前記データマスキング信号PDQMW１の反転信号であり、前記信号n(PDQMW1)がNANDゲートND３７,ND３８を通じてバッファリングされて前記信号D２で出力される。信号n(PDQMW2)は前記データマスキング信号PDQMW２の反転信号であり、前記信号n(PDQMW2)がNANDゲートND３９,ND４０を通じてバッファリングされて前記信号D３で出力される。信号n(PDQMW3)は前記データマスキング信号PDQMW３の反転信号であり、前記信号n(PDQMW3)がNANDゲートND４１,ND４２を通じてバッファリングされて前記信号D４で出力される。
【００２６】
又、信号PWRDは書込み動作時論理"ロ−"になる書込み制御信号である。従って書込みデータマスキング動作時前記信号PWRDは論理"ロ−"であり、前記信号BLSijは論理"ハイ"なので前記PMOSスイッチングトランジスタCX１,CX２のゲートに印加される前記信号Cは論理"ロ−"になる。
図３は本発明に係る半導体メモリ装置のパルス信号発生回路である。
図３を参照すれば、前記パルス信号発生回路は、４個の自動パルス信号発生器４１,４３,４５,４７、NANDゲートND４３、及びインバータI２１を備える。
【００２７】
前記自動パルス信号発生器４１は奇数個のインバータI１-I５で構成される反転遅延器とNANDゲートND１とを含み、前記データマスキング信号PDQMW０が論理"ハイ"になる時ネガティブパルス信号を自動に発生する。前記自動パルス信号発生器４３は奇数個のインバータI６-I１０で構成される反転遅延器とNANDゲートND２ととを含み、前記データマスキング信号PDQMW１が論理"ハイ"になる時ネガティブパルス信号を自動的に発生する。
【００２８】
前記自動パルス信号発生器４５は奇数個のインバータI１１-I１５で構成される反転遅延器とNANDゲートND３とを含み、前記データマスキング信号PDQMW２が論理"ハイ"になる時ネガティブパルス信号を自動的に発生する。又、前記自動パルス信号発生器４７は奇数個のインバータI１６-I２０で構成される反転遅延器とNANDゲートND４とを含み、前記データマスキング信号PDQMW３が論理"ハイ"になる時ネガティブパルス信号を自動的に発生する。前記NANDゲートND４３は前記自動パルス信号発生器４１,４３,４５,４７の出力信号を受けて否定積動作を遂行し、前記インバータI２１は前記NANDゲートND４３の出力を反転させて前記パルス信号PDQMMUXを出力する。
【００２９】
従って、前記４本のデータマスキングピンDQM０-DQM３の中いずれか一つにデータマスキング信号が入力される場合、即ち、データマスキング信号PDQMW０-PDQMW３の中いずれか一つが論理 "ハイ"になる時ネガティブパルスを有する前記パルス信号PDQMMUXが発生する。
図４は図２での信号PDTを発生する回路の回路図である。
【００３０】
図４を参照すれば、前記回路は、NANDゲートND５１-ND５４、NORゲートNR５１,NR５２、及びインバータI５１-I５８を備える。
書込みデータマスキング動作時、信号PWRは論理"ハイ"の信号であり、信号PWIは論理"ロ−"の信号である。従って、書込みデータマスキング動作時、信号n(CA12)、CA１１B_ABに応答して前記パルス信号PDQMMUXがNANDゲートND５２とインバータI５５とを通じてバッファリングされて信号PDTAで出力され、n(CA12)、CA１１B_ABに応答して前記パルス信号PDQMMUXがNANDゲートND５４とインバータI５８を通じてバッファリングされて信号PDTBで出力される。図２の信号PDTは前記信号PDTA,PDTBの中一つを示す。前記信号PDTAはAバンクに対することを意味し、前記信号PDTBはBバンクに対することを意味する。
【００３１】
図５は本発明に係る半導体メモリ装置の入出力ラインドライバーの回路図である。ここでは前記入出力ラインの組IO０/n(IO0) -IO７/n(IO7) を駆動する入出力ラインドライバーのみが示されている。
図５を参照すれば、前記入出力ラインドライバー６０-６７はNORゲートNR６１、NANDゲートND６１、インバータI６１,I６２,I６３、PMOSプルアップトランジスタP６１,P６２、及びNMOSプルダウントランジスタN６１,N６２を備える。又前記入出力ラインドライバー６０-６７は前記ブロック選択信号BLSij、前記データマスキング信号PDQMW０の反転信号n(PDQMW0)、及び前記信号PDTを入力とするNANDゲートND６３の出力により制御される。
【００３２】
従って、前記データマスキング信号PDQMW０が論理"ハイ"になる時、即ち前記反転信号n(PDQMW0)が論理"ロ−"になる時前記PMOSプルアップトランジスタP６１,P６２及び前記NMOSプルダウントランジスタN６１,N６２がターンオフされる。言い換えれば、前記８本の入出力ラインの組IO０/n(IO0) -IO７/n(IO7) を駆動する８本の入出力ラインドライバー６０-６７がターンオフされる。
【００３３】
又、データマスキング信号PDQMW１が論理"ハイ"になる時は、前記８本の入出力ラインの組IO８/n(IO8) -IO１５/n(IO15) を駆動する８本の入出力ラインドライバー(図示せず)がターンオフされる。又、データマスキング信号PDQMW２が論理"ハイ"になる時は、前記８本の入出力ラインの組IO１６/n(IO16) -IO２３/n(IO23) を駆動する８本の入出力ラインドライバー(図示せず)がターンオフされる。又、データマスキング信号PDQMW３が論理"ハイ"になる時は、前記８本の入出力ラインの組IO２４/n(IO24) -IO３１/n(IO31) を駆動する８本の入出力ラインドライバー(図示せず)がターンオフされる。
【００３４】
一方、前記パルス信号PDQMMUXがバッファリングされた前記信号PDTのネガティブパルス区間中にも前記PMOSプルアップトランジスタP６１,P６２及び前記NMOSプルダウントランジスタN６１,N６２がターンオフされる。即ち前記信号PDTのネガティブパルス区間中前記入出力ラインドライバー６０-６７が全てターンオフされる。言い換えれば、書込みデータマスキング動作時前記信号PDTのネガティブパルス区間中には３２本の入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) を駆動する３２本の入出力ラインドライバーが全てターンオフされる。
【００３５】
以下、図２乃至図５を参照して本発明に係る半導体メモリ装置の書込みデータマスキング動作をさらに説明する。ここでは前記データマスキングピンDQM０を通じて前記データマスキング信号PDQMW０が論理"ハイ"で入力される場合を説明する。
【００３６】
前記データマスキング信号PDQMW０が論理"ハイ"になる時図３でネガティブパルスを有する前記パルス信号PDQMMUXが発生する。これにより図２で前記パルス信号PDQMMUXがバッファリングされて前記信号Aで出力され、前記入出力MUX３１-３７の等化器E０-E７によりパルス信号PDQMMUXのネガティブパルス区間中全ての入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) が等しくされる。又、図４で前記パルス信号PDQMMUXがバッファリングされて前記信号PDTで出力され、図２で前記信号PDTがバッファリングされて前記信号Bで出力される。
【００３７】
これにより前記入出力MUX３１-３７の第１プリチャージ回路L０-L７により前記パルス信号PDQMMUXのネガティブパルス区間中全ての入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) が電源電圧VDDでプリチャージされる。この際、図５で前記信号PDTのネガティブパルス区間中、即ち前記パルス信号PDQMMUXのネガティブパルス区間中に入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) を駆動する３２本の全ての入出力ラインドライバーがターンオフされることにより、前記入出力ラインドライバーと前記入出力MUX３１-３７とのDCパスが防止される。
【００３８】
一方、前記データマスキング信号PDQMW０が論理"ハイ"になると、前記データマスキング信号の反転信号n(PDQMW0) が論理"ロ−"になり、図５で前記８本の入出力ラインの組IO０/n(IO0) -IO７/n(IO7) を駆動する８本の入出力ラインドライバー６０-６７がターンオフされる。又、図２で信号D１-D４の中信号D１のみが論理"ロ−"になり、前記入出力MUX３１の第２プリチャージ回路P０-P７により前記入出力ラインの組IO０/n(IO0) -IO７/n(IO7) のみが等しくされて電源電圧VDDでプリチャージされる。即ち、前記データ入出力ピンDQ０-DQ７に対応する入出力ラインの組IO０/n(IO0) -IO７/n(IO7) のみが等しくされて電源電圧VDDでプリチャージされる。
【００３９】
さらに説明すると、本発明に係る半導体メモリ装置では書込みデータマスキング動作時、前記パルス信号PDQMMUXのネガティブパルス区間中全ての入出力ラインの組IO０/n(IO0) -IO３１/n(IO31) が等化されて全ての入出力ラインの組IO０/IO０ -IO３１/IO３１が電源電圧VDDでプリチャージされる。又、前記データマスキング信号PDQMW０に対応する、即ち前記データ入出力ピンDQ０-DQ７に対応する入出力ラインの組IO０/n(IO0) -IO７/n(IO7) のみが再び等しくされて電源電圧VDDでプリチャージされる。
【００４０】
その後、前記パルス信号PDQMMUXがポジティブ、即ち論理"ハイ"になる時点からは前記入出力MUX３１-３７の等化器E０-E７と第１プリチャージ回路L０-L７が全てターンオフされる。又、前記８本の入出力ラインの組IO０/n(IO0) -IO７/n(IO7) を駆動する８本の入出力ラインドライバー６０-６７を除外した全ての入出力ラインドライバーがターンオンされる。これにより前記データマスキング信号PDQMW０に対応する、即ち前記データ入出力ピンDQ０-DQ７に対応する前記８本の入出力ラインの組IO０/n(IO0) -IO７/n(IO7) のみがプリチャージ状態に保ち続けられ、残り入出力ラインの組IO８/n(IO8) -IO３１/n(IO31) に対するプリチャージは終了する。
【００４１】
従って、入出力ドライバー６０−６７がターンオフされているので前記データ入出力ピンDQ０-DQ７を通じて入力されるデータはマスキングされ、前記データ入出力ピンDQ８-DQ３１を通じて入力されるデータは前記入出力ラインの組IO８/n(IO8) -IO３１/n(IO31)を通じてメモリセルアレイに書込まれる。
【００４２】
【発明の効果】
前述したように、本発明に係る半導体メモリ装置では、マスキングしようとするデータ入出力ピンに対応する入出力ラインの組が、パルス信号のネガティブパルス区間中には前記第１及び第２プリチャージ回路により同時にプリチャージされ、前記パルス区間が終わった後からは前記第２プリチャージ回路により続けてプリチャージされる。従って、×３２以上の構造で入出力ラインの組の抵抗が高くても書込みデータマスキング動作時入出力ラインの組が十分にプリチャージでき、これにより書込みデータマスキング動作が安定的に遂行される効果がある。
【図面の簡単な説明】
【図１】  通常の２M×３２ダイナミックRAMでのDQ割当及びバンク割当を示すブロック図である。
【図２】  本発明に係る半導体メモリ装置の等化器及びプリチャージ回路を含む入出力MUXを示す図面である。
【図３】  本発明に係る半導体メモリ装置のパルス信号発生回路の回路図である。
【図４】  図２での信号PDTを発生する回路の回路図である。
【図５】  本発明に係る半導体メモリ装置の入出力ラインドライバーの回路図である。
【符号の説明】
３１-３７  入出力MUX
４１,４３,４５,４７  自動パルス信号発生器
６０-６７  入出力ラインドライバー
A,B,BLSij,C, ,CA１１B_AB,CA１２,CA１１B_AB,D１,D２,D３,D４,IOPR,
LANG,PDT,PDTA,PDTB,PWI,PWR,PWRD  信号
C０-C７  スイッチング回路
CSL  カラム選択ライン
CX１,CX２  PMOSスイッチングトランジスタ
DIO０-DIO３１  データ入出力ライン
DIO０/n(DIO0) -DIO３１/n(DIO31)   データ入出力ラインの組
DQ０-DQ３１  データ入出力ピン
DQM０-DQM３  データマスキングピン
E０-E７  等化器
I１-I５,I６-I１０,I１１-I１５,I１６-I２０,I２１,I３２,I３３,I３４,
I５１-I５８,I６１-I６３  インバータ
IO０ -IO３１  入出力ライン
IO０/n(IO0) -DIO３１/n(IO31)   入出力ラインの組
L０-L７  第１プリチャージ回路
LDQM  下位データマスキングピン
LX１,LX２,PX１,PX２  PMOSトランジスタ
N６１,N６２  NMOSプルダウントランジスタ
ND１,ND２,ND３,ND４,ND３１,ND３２,ND３３,ND３４,ND３５,ND３７,ND３８,ND３９,ND４０,ND４１,ND４２,ND４３,ND５１-ND５４,ND６１,ND６３  NANDゲート
NR５１,NR５２,NR６１  NORゲート
P０-P７  第２プリチャージ回路
P６１,P６２  PMOSプルアップトランジスタ
PDQMMUX  パルス信号
PDQMW０-PDQMW３  データマスキング信号
UDQM  上位データマスキングピン
VDD  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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