(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
パターニングされた前記絶縁層をエッチングマスクとして、前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
酸素（Ｏ２）ガスの流量比が相対的に大きい塩素（Ｃｌ２）ガスと酸素ガスとの混合ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記多結晶シリコン層が前記エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにする
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにする
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
パターニングされた前記絶縁層をエッチングマスクとして、前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
酸素（Ｏ２）ガスの流量比が相対的に大きい塩素（Ｃｌ２）ガスと酸素ガスとの混合ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記混合ガス中の酸素ガスの流量比を減らすことで、前記多結晶シリコン層に前記タングステンシリサイド層と同量の側面エッチングが生じるように制御する
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
エッチングチャンバ内に石英系の構成材を配置しつつ、パターニングされた前記絶縁層をエッチングマスクとして前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
前記石英系の構成材をスパッタすることによって活性度の大きい酸素ラジカルをプラズマ中に供給しつつ、塩素ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
塩素（Ｃｌ２）ガスと臭化水素（ＨＢｒ）ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記多結晶シリコン層が前記エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにする
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにする
ことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己整合コンタクト構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＶＬＳＩ（Very Large Scale Integration) 等の半導体装置の分野においては、高集積化および高性能化の進展に伴い、酸化シリコン（ＳｉＯ2 ）系の材料層のドライエッチング処理についての技術的要求がますます厳しくなっている。
【０００３】
このような状況の中、コンタクトホール工程における位置合わせのためのマスク上の設計余裕を不要にできる自己整合コンタクト（Self Aligned Contact；以下、ＳＡＣと呼ぶ。）技術が注目されている。このＳＡＣ技術の開発は、特に０．２５μｍルール以降の世代の半導体装置の製造分野で活発化している。
【０００４】
このＳＡＣ技術が注目される要因の一つは、露光機（ステッパ）の性能上の制限があることにあり、もう一つは、ＳＡＣの使用によりチップやセルの面積をより縮めることができることにある。特に前者の要因に関して具体的にいうと、現在入手可能な０．２５μｍルール半導体装置用量産向け露光機では、配線層のより一層の微細化を図ることが困難になっているという問題がある。これは、ステッパの位置合わせのばらつきが十分に改善されていないことによるもので、この位置合わせのばらつきが大きいために位置合わせの設計余裕度を大きくする必要が生じる。その結果、配線幅を太くしたり、あるいはコンタクトホール径が小さくなりすぎて開口できない等の問題が発生する。
【０００５】
図１１は、従来の半導体装置におけるコンタクトホール形成部分の構造を表すものである。この半導体装置は、シリコン基板２０１上に形成されたゲート酸化膜２０２と、ゲート酸化膜２０２上に積層された多結晶シリコン層２０３およびタングステンシリサイド（ＷＳｉX ）層２０４からなるゲート電極２０５ａ，２０５ｂとを備えている。ゲート電極２０５ａおよびゲート電極２０５ｂは、所定の水平距離を隔てるようにしてパターニングされている。ＷＳｉX 層２０４の上にはオフセット酸化膜２０９が形成され、また、ゲート電極２０５ａ，２０５ｂおよびオフセット酸化膜２０９の両側には絶縁膜からなるサイドウォール膜２０６が形成されている。これらの構造を覆うようにして、層間絶縁膜２０７が形成されている。
【０００６】
このような半導体装置の製造過程において、ゲート電極２０５ａとゲート電極２０５ｂとの間に、シリコン基板２０１に達するコンタクトホールを形成するには、このコンタクトホール形成領域に開口を有するようにパターニングしたフォトレジスト膜２０８を形成し、このフォトレジスト膜２０８をエッチングマスクとして層間絶縁膜２０７をエッチングして除去する。
【０００７】
このとき、上記のようにステッパの位置合わせのばらつきが大きいと、シリコン基板２０１との間を確実に接続し得るコンタクトを加工するために、フォトレジスト膜２０８のコンタクトホール用開口径を大きく形成しなければならない。その際、ゲート電極間隔が微細化されていると、図１１のように、エッチングにより形成されるコンタクトホールがゲート電極２０５ａおよび２０５ｂの一部にまで掛かってくる。ここで、コンタクトホールの形成のために行う層間絶縁膜２０７のエッチングが層間絶縁膜２０７の厚さ分のみ行われるのであれば、本来のＳＡＣ構造が形成可能になる。しかしながら、実際には、シリコン基板２０１を十分露出させるために、図に示したようにオーバエッチングが必要になる。このため、最もスパッタリング効率の高いコーナー部（ＷＳｉX 層２０４の一方の角の部分）が削られ、最悪の場合、その部分（配線ショート部２１１）が露出する。このため、その後にコンタクトホールに埋め込まれる配線とゲート電極２０５ａまたは２０５ｂとの間にショートが発生してしまう。したがって、素子間の微細化を行う場合においては、この問題を解決していくことが不可欠になるわけである。
【０００８】
この位置合わせの設計余裕を不要にできるといわれている技術がＳＡＣである。このＳＡＣ構造を形成するにはいくつかの方法があり、いずれも従来の露光だけを行う方法に比べるとプロセスが多少複雑になるという欠点がある。しかしながら、今後も続くと思われる微細化の流れを考慮すれば、このＳＡＣ技術の採用は不可避であると考えられる。
【０００９】
このようなＳＡＣ形成法の中で、コンタクトホールの形成の際のエッチングストッパ膜としてシリコンナイトライド（Ｓｉ3 Ｎ4 ）膜を使う方法が活発に検討されている。この方法では露光工程が増えないため、コスト上昇が比較的少ないという点で有利である。その他、エッチングストッパ膜として金属膜を使う方法もあるが、露光工程が余分に必要になり製造工程が複雑化する。
【００１０】
図１２はエッチングストッパ膜としてＳｉ3 Ｎ4 膜を用いた半導体装置の製造方法を表すものである。この半導体装置では、ゲート電極２０５ａ，２０５ｂ、オフセット酸化膜２０９およびサイドウォール膜２０６を形成した後、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜２１０を成膜してから層間絶縁膜２０７を成膜する。この半導体装置では、層間絶縁膜２０７を構成するＳｉＯ2 に対して高い選択比を有するＳｉ3 Ｎ4 膜（エッチングストッパ膜２１０）によってゲート電極２０５ａ，２０５ｂの両側のサイドウォール膜２０６が守られているため、ゲート電極２０５ａと２０５ｂとの中間にコンタクトホールを開口する際にサイドウォール膜２０６がエッチングされることが回避される。そして、コンタクトホール形成後に、コンタクト底部のエッチングストッパ膜２１０（Ｓｉ3 Ｎ4 ）を除去することで、自己整合形のコンタクトホールができあがる。このように、エッチングストッパ膜としてＳｉ3 Ｎ4 を用いたＳＡＣ構造を採用することによって、位置合わせ余裕が不要になる。
【００１１】
但し、Ｓｉ3 Ｎ4 膜を用いたＳＡＣを実用化する方法においては、難度の高いエッチング技術の開発が必須である。具体的には、薄いＳｉ3 Ｎ4 膜（エッチングストッパ膜２１０）上でエッチングを停止させることができるようにするために、ＳｉＯ2 膜（層間絶縁膜２０７）のエッチング時にＳｉ3 Ｎ4 に対する選択比を大きくする試みがなされている。Ｓｉ3 Ｎ4 膜に対する選択比を高くするためのプロセスとしては、装置の放電方式によってもやや異なるが、基本的にはＣＦ（フッ化炭素）系保護膜を使い、ＳｉＯ2 膜のエッチング速度の劣化を高密度プラズマを使って防ぐ方法が有力である。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＳＡＣ技術は総合的に見るとまだ課題が多く、例えば、エッチングストッパ膜であるＳｉ3 Ｎ4 膜に対して高い選択比でＳｉＯ2 膜のエッチングを行った後に、そのＳｉ3 Ｎ4 膜のエッチング工程を行う必要があるが、この後工程をも含めたＳＡＣ技術は完成度は未だ不十分である。これは、一般に、Ｓｉ3 Ｎ4 膜のエッチングにおいてはＳｉＯ2 膜のエッチングと類似の条件が用いられるため、Ｓｉ3 Ｎ4 膜に対する選択比を相当高くして層間絶縁膜（ＳｉＯ2 膜）のエッチングを行ったとしても、最もスパッタリング効率の高いコーナー部（ゲート電極２０５ａ，２０５ｂの角の部分）のサイドウォール膜２０６はある程度削られ、薄くなってしまうからであり、さらに、その後にＳｉ3 Ｎ4 膜の除去のためのエッチングを行う際に、やはりコーナー部のエッチングが最も早く進行するからである。このため、最悪の場合には、図１２に示したように、ゲート電極２０５ａとゲート電極２０５ｂの角部が露出して配線ショート部２１１を生じてしまう。
【００１３】
このような配線ショートの発生を回避するためには、ゲート電極２０５ａ，２０５ｂを覆うオフセット酸化膜２０９の膜厚を十分厚くして縦方向の寸法マージンを確保するという方法を取らざるを得ないのが実情である。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、縦方向の寸法等の構造に負担をかけずにゲート電極と配線とのショートを防止することができる自己整合コンタクト構造を有する半導体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、酸素（Ｏ２）ガスの流量比が相対的に大きい塩素（Ｃｌ２）ガスと酸素ガスとの混合ガスを用いてタングステンシリサイド層をエッチングする工程と、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、多結晶シリコン層がエッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにしたものである。この場合において、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにしてもよい。
また、本発明に係る第２の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、酸素（Ｏ２）ガスの流量比が相対的に大きい塩素（Ｃｌ２）ガスと酸素ガスとの混合ガスを用いてタングステンシリサイド層をエッチングする工程と、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、上記混合ガス中の酸素ガスの流量比を減らすことで多結晶シリコン層にタングステンシリサイド層と同量の側面エッチングが生じるように制御するようにしたものである。
また、本発明に係る第３の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド（ＷＳｉｘ）層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、エッチングチャンバ内に石英系の構成材を配置しつつ、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、上記石英系の構成材をスパッタすることによって活性度の大きい酸素ラジカルをプラズマ中に供給しつつ塩素ガスを用いてタングステンシリサイド層をエッチングする工程と、塩素（Ｃｌ２）ガスと臭化水素（ＨＢｒ）ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、多結晶シリコン層がエッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにしたものである。この場合において、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにしてもよい。
【００１７】
本発明に係る半導体装置の製造方法では、絶縁層がゲート電極の一部であるタングステンシリサイド層よりも外側に張り出すように構成しているため、その後に形成される層間絶縁膜にコンタクトホールを形成する際のエッチングによってゲート電極の肩部（コーナー部）を覆う絶縁層が極度に薄くなるのを回避できる。
特に、本発明に係る第１および第２の半導体装置の製造方法では、タングステンシリサイド層をエッチングする際に、酸素ガスの流量比が相対的に大きい塩素ガスと酸素ガスとの混合ガスが用いられるため、タングステンシリサイド層の側面エッチングが促進される。
また、本発明に係る第１の半導体製造方法では、多結晶シリコン層をエッチングする際に、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスが用いられるため、多結晶シリコン層に対して側面エッチングは行われず、エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされる。
また、本発明に係る第２の半導体装置の製造方法では、多結晶シリコン層をエッチングする際に、塩素ガスと酸素ガスとの混合ガス中における酸素ガスの流量比が減るように制御がなされるため、多結晶シリコン層に、タングステンシリサイド層と同量の側面エッチングが生じる。
また、本発明に係る第３の半導体装置の製造方法では、ゲート電極層をエッチングする際に石英系の構成材がスパッタされるため、プラズマ中に酸素ラジカルが供給され、タングステンシリサイド層の側面エッチングが促進される。また、多結晶シリコン層をエッチングする際に塩素ガスと臭化水素ガスとの混合ガスが用いられるため、多結晶シリコン層に対して側面エッチングは行われず、エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
まず、本発明に係る半導体装置の製造に用いるプラズマ処理装置の例として、高密度プラズマを発生できるエッチング装置について説明する。
【００２０】
図８は、ＲＦ（高周波）バイアス印加型ＥＣＲ(Electron Cyclotron Resonance)プラズマエッチング装置の概略構造を表すものである。この装置は、マグネトロン１１で発生したマイクロ波が導波管１２を通ってチャンバ１９内に至り、さらに石英ベルジャ１３を介してウェハステージ１７上のウェハ１５に到達する構成になっている。チャンバ１９の周囲にはソレノイドコイル１４が配設されている。ウェハステージ１７上のウェハ１５は、クランプ１６によって固定されている。ウェハステージ１７は、高周波電源１８に接続され、所定の周波数の高周波電圧が印加されるようになっている。
【００２１】
図９は、ＭＣＲ（磁場封込型リアクタ）タイプのエッチング装置の要部構造を表すものである。この装置は、石英製の側壁電極３０に高周波電源２１より１３．５６ＭＨｚのＲＦを印加し、上部電極２９をアノードとして放電した後、上部電極２９またはチャンバ側壁に巻設したマルチポール磁石（図示せず）によって磁場封じ込めを行い、比較的高密度のプラズマを形成できる機構となっている。また、ウェハステージ２７には高周波電源２８から基板バイアス４５０ｋＨｚが印加されるようになっており、これにより入射イオンエネルギの独立制御が可能になっている。
【００２２】
図１０は、ＩＣＰ（誘導結合プラズマ）タイプのエッチング装置の要部構造を表すものである。この装置は、ウェハステージ３７の上方に設けた石英板３２上に渦巻き状に巻設された誘導結合コイル３１に高周波電源３３から１３．５６ＭＨｚのＲＦを印加し、高密度プラズマを形成する機構となっている。ウェハステージ３７上にはクランプ３６によってクランプされたウェハ３５が載置され、高周波電源３８から高周波電圧が印加されるようになっている。
【００２３】
なお、図示していないが、上記図８〜図１０のいずれの装置においても、高周波電源１８，２８，３８に接続されたウェハステージ１７，２７，３７は、温度制御用の冷媒（例えば商品名フロリナート）が循環する構造となっており、さらに単極式静電チャックが設置されている。
【００２４】
次に、以上のような装置を用いて自己整合コンタクトを有する半導体装置を製造する方法を説明する。
【００２５】
図１および図２は、本発明の一実施の形態に係る半導体装置の製造方法を表すものである。本実施の形態は、エッチングストッパを用いずに自己整合コンタクト構造を形成する場合に適用するものである。
【００２６】
まず、図１（ａ）に示したように、シリコン基板１０１上に、ゲート酸化膜１０２を熱酸化法により形成した後、例えば減圧ＣＶＤ（Chemical Vapor Deposition ）法により多結晶シリコン層１０３を１００ｎｍ程度の膜厚に形成し、さらにその上に例えばプラズマＣＶＤ法によりＷＳｉX 層１０４を１００ｎｍ程度の膜厚に形成する。次に、例えば常圧ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ程度の膜厚に形成した後、ｉ線ストッパと通常のＳｉＯ2 膜エッチング装置を用いて上記ＳｉＯ2 膜を０．３５μｍ幅の所望のゲートパターンに加工し、これをオフセット酸化膜１０５とする。
【００２７】
次に、図１（ｂ）に示したように、例えば図８に示したＥＣＲタイプのエッチング装置を用い、オフセット酸化膜１０５をエッチングマスクとしてＷＳｉX 層１０４をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ
容器内圧力：０．４Ｐａ
マイクロ波出力：１２００Ｗ
ＲＦバイアス：７０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：２０％
【００２８】
このように、ＷＳｉX 層１０４のエッチング時においては、Ｏ2 の流量比を高めると共にマイクロ波出力も高めてＷＳｉX 層１０４のサイドエッチングを促進したため、図１（ｂ）のようにオフセット酸化膜１０５の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜１０５がＷＳｉX 層１０４の上にオーバーハングした形となる。
【００２９】
次に、図１（ｃ）に示したように、同じくＥＣＲタイプのエッチング装置（図８）を用い、オフセット酸化膜１０５をエッチングマスクとして多結晶シリコン層１０３をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／５ｓｃｃｍ
容器内圧力：０．４Ｐａ
マイクロ波出力：９００Ｗ
ＲＦバイアス：３０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：４０％
【００３０】
このように、多結晶シリコン層１０３のエッチング時においては通常の異方性条件を用いているため、多結晶シリコン層１０３はサイドエッチングが行われず、図１（ｃ）に示したように、オフセット酸化膜１０５とほぼ同じ幅で垂直にエッチングされる。
【００３１】
このようにして、微細間隔を隔てて配置された２つのゲート電極１１０ａ，１１０ｂが形成される。
【００３２】
次に、図２（ａ）に示したように、例えば常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エッチング装置によって異方性エッチバックを行い、ＬＤＤ（Lightly Doped Drain)構造形成用のサイドウォール膜１０６を形成する。さらに、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を３００ｎｍ程度の膜厚に形成した後、フォトレジスト膜１０８を塗布形成し、ｉ線ステッパを用いてフォトレジスト１０８に０．４５μｍ径のコンタクトホールパターンを形成する。
【００３３】
次に、図２（ｂ）に示したように、ＥＣＲタイプのＳｉＯ2 エッチング装置（図８）を用い、フォトレジスト膜１０８をエッチングマスクとして層間絶縁膜１０７をエッチングし、コンタクトホールを形成する。このときのエッチング条件は例えば次のように設定する。
放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2 
＝３５／１５ｓｃｃｍ
容器内圧力：０．２７Ｐａ
マイクロ波出力：１２００Ｗ
ＲＦバイアス：１５０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：３０％
【００３４】
このように十分なオーバーエッチングを行っているにもかかわらず、ゲート電極１１０ａ，１１０ｂのＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜（サイドウォール１０６）の膜厚が十分確保される。
【００３５】
次に、図２（ｃ）に示したように、フォトレジスト１０８をアッシングにより完全に除去したのち、例えば減圧ＣＶＤ法により多結晶シリコンからなる配線層１０９を形成し、これをパターニングする。その際、ゲート電極１１０ａ，１１０ｂと配線層１０９との間には、エッチング後においても十分な膜厚が残っているサイドウォール膜１０６によって十分な距離が確保されているため、十分な耐圧特性（降伏電圧５０Ｖ以上）を得ることができる。
【００３６】
このように、本実施の形態では、エッチングストッパを用いずに良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【００３７】
次に、本発明の他の実施の形態を説明する。
【００３８】
本実施の形態は、上記実施の形態と同様に、エッチングストッパを用いないで自己整合コンタクトを形成するものである。まず、図３（ａ）に示したように、シリコン基板１０１上に、ゲート酸化膜１０２を熱酸化法により形成した後、例えば減圧ＣＶＤ法により多結晶シリコン層１０３を１００ｎｍ程度の膜厚に形成し、さらにその上に例えばプラズマＣＶＤ法によりＷＳｉX 層１０４を１００ｎｍ程度の膜厚に形成する。次に、例えば常圧ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ程度の膜厚に形成した後、ｉ線ストッパと通常のＳｉＯ2 膜エッチング装置を用いて上記ＳｉＯ2 膜を０．３５μｍ幅の所望のゲートパターンに加工し、これをオフセット酸化膜１０５とする。
【００３９】
次に、図３（ｂ）に示したように、ＥＣＲタイプのエッチング装置（図８）を用い、オフセット酸化膜１０５をエッチングマスクとしてＷＳｉX 層１０４をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ
容器内圧力：０．４Ｐａ
マイクロ波出力：１２００Ｗ
ＲＦバイアス：７０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：２０％
【００４０】
このように、ＷＳｉX 層１０４のエッチング時においては、Ｏ2 の流量比を高めると共にマイクロ波出力も高めてＷＳｉX 層１０４のサイドエッチングを促進したため、図３（ｂ）に示したようにオフセット酸化膜１０５の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜１０５がＷＳｉX 層１０４の上にオーバーハングした形状が得られる。
【００４１】
ここまでは、上記の実施の形態（図１（ａ），（ｂ））と同様である。
【００４２】
次に、図３（ｃ）に示したように、同じくＥＣＲタイプのエッチング装置（図８）を用い、オフセット酸化膜１０５をエッチングマスクとして多結晶シリコン層１０３をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ
容器内圧力：０．４Ｐａ
マイクロ波出力：１２００Ｗ
ＲＦバイアス：３０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：４０％
【００４３】
このように、本実施の形態では、多結晶シリコン層１０３のエッチング時において、上記実施の形態（図１（ｃ））の場合よりもＯ2 の流量比を減らし、ＷＳｉX 層１０４の場合と同量のサイドエッチングが生じるように制御するようにしたので、図３（ｃ）に示したように、ＷＳｉX 層１０４のみならず多結晶シリコン層１０３までもがオフセット酸化膜１０５より小さい幅で垂直にエッチングされる。すなわち、エッチングマスクであるオフセット酸化膜１０５より小さい幅寸法を有し、かつ垂直形状の側面を有するゲート電極１１０ａ′，１１０ｂ′が得られる。
【００４４】
このようにして、微細間隔を隔てて配置された２つのゲート電極１１０ａ′，１１０ｂ′が形成される。
【００４５】
次に、図４（ａ）に示したように、例えば常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エッチング装置によって異方性エッチバックを行い、ＬＤＤ構造形成用のサイドウォール膜１０６を形成する。さらに、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を３００ｎｍ程度の膜厚に形成した後、フォトレジスト膜１０８を塗布形成し、ｉ線ステッパを用いてフォトレジスト１０８に０．４５μｍ径のコンタクトホールパターンを形成する。そして、ＥＣＲタイプのＳｉＯ2 エッチング装置（図８）を用い、フォトレジスト膜１０８をエッチングマスクとして層間絶縁膜１０７のエッチングを行う。このときのエッチング条件は例えば次のように設定する。
放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2 ＝３５／１５ｓｃｃｍ
容器内圧力：０．２７Ｐａ
μ波出力：１２００Ｗ
ＲＦバイアス：１５０Ｗ（８００ｋＨｚ）
ウェハ温度：２０℃
オーバエッチング：３０％
【００４６】
このように十分なオーバーエッチングを行ったにもかかわらず、図４（ａ）に示したように、ゲート電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜（サイドウォール１０６）の膜厚が十分確保される。
【００４７】
次に、図４（ｂ）に示したように、フォトレジスト１０８をアッシングにより完全に除去したのち、例えば減圧ＣＶＤ法により、多結晶シリコンからなる配線層１０９を形成し、所定の形状にパターニングする。その際、ゲート電極１１０ａ′，１１０ｂ′と配線層との間には、エッチング後においても十分な膜厚をもつサイドウォール膜１０６によって十分な距離が確保されているため、十分な耐圧特性（降伏電圧５０Ｖ以上）が得られる。
【００４８】
このように、本実施の形態においてもエッチングストッパを用いずに良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【００４９】
次に、図１、図５および図６を参照して、本発明の他の実施の形態を説明する。
【００５０】
本実施の形態は、エッチングストッパを用いて自己整合コンタクトを形成するものである。ここで当初の数工程は上記の実施の形態（図１）と類似なので、図１を用いて説明する。
【００５１】
まず、図１（ａ）に示したように、シリコン基板１０１上に、ゲート酸化膜１０２を熱酸化法により形成した後、例えば減圧ＣＶＤ法により多結晶シリコン層１０３を１００ｎｍ程度の膜厚に形成し、さらにその上に例えばプラズマＣＶＤ法によりＷＳｉX 層１０４を１００ｎｍ程度の膜厚に形成する。次に、例えば常圧ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ程度の膜厚に形成した後、ｉ線ストッパと通常のＳｉＯ2 膜エッチング装置を用いて上記ＳｉＯ2 膜を０．３５μｍ幅の所望のゲートパターンに加工し、これをオフセット酸化膜１０５とする。
【００５２】
次に、図１（ｂ）に示したように、図９のＭＣＲタイプのエッチング装置を用い、オフセット酸化膜１０５をエッチングマスクとしてＷＳｉX 層１０４をエッチングする。このときのエッチング条件は例えば次のように設定する。
【００５３】
放電ガス：Ｃｌ2 ＝６０ｓｃｃｍ
容器内圧力：０．４Ｐａ
ソース出力：１２００Ｗ
ＲＦバイアス：５０Ｗ（４５０ｋＨｚ）
ウェハ温度：７０℃
オーバエッチング：２０％
【００５４】
このように、ＷＳｉX 層１０４のエッチング時においては、ソース出力を高めて側壁電極２０のスパッタ量を大きくすることにより、側壁電極２０を構成する石英表面からプラズマ中への酸素ラジカル（活性度の高い遊離酸素原子Ｏ* ）の供給を多くし、ＷＳｉX 層１０４のサイドエッチングを促進するようにしたため、図１（ｂ）のようにオフセット酸化膜１０５の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜１０５がＷＳｉX 層１０４の上にオーバーハングした形状が得られる。
【００５５】
次に、図１（ｃ）に示したように、同じくＭＣＲタイプのエッチング装置（図８）を用い、オフセット酸化膜１０５をエッチングマスクとして多結晶シリコン層１０３をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃｌ2 ／ＨＢｒ＝４０／４０ｓｃｃｍ
容器内圧力：０．４Ｐａ
マイクロ波出力：９００Ｗ
ＲＦバイアス：２０Ｗ（４５０ｋＨｚ）
ウェハ温度：７０℃
オーバエッチング：４０％
【００５６】
このように、多結晶シリコン層１０３のエッチングにおいては、通常の異方性条件を用いているので、多結晶シリコン層１０３はサイドエッチングが行われず、図１（ｃ）に示したように、オフセット酸化膜１０５とほぼ同じ幅で垂直にエッチングされる。
【００５７】
次に、図５（ａ）に示したように、例えば常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エッチング装置によって異方性エッチバックを行い、ＬＤＤ構造形成用のサイドウォール膜１０６を形成する。さらに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を５００ｎｍ程度の膜厚に形成し、これをリフロー法によって平坦化する。次に、フォトレジスト膜１０８を塗布形成し、ｉ線ステッパを用いてフォトレジスト膜１０８に０．４５μｍ径のコンタクトホールパターンを形成する。
【００５８】
次に、図５（ｂ）に示したように、通常のマグネトロンタイプのＳｉＯ2 エッチング装置を用い、フォトレジスト膜１０８をエッチングマスクとして層間絶縁膜１０７のエッチングを行う。このときのエッチング条件は例えば次のように設定する。
放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ
＝１０／２００／３００ｓｃｃｍ
容器内圧力：６．０Ｐａ
ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：５０％
【００５９】
次に、図６（ａ）に示したように、同じくマグネトロンタイプのＳｉＯ2 膜エッチング装置を用い、フォトレジスト膜１０８をエッチングマスクとしてエッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチング除去する。このときのエッチング条件は例えば次のように設定する。
放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ
容器内圧力：６．０Ｐａ
ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：３０％
【００６０】
このように、本実施の形態では、２つのエッチングステップ（層間絶縁膜１０７およびエッチングストッパ膜１１１のエッチング）を合わせると、上記の実施の形態（図２）以上に十分なオーバエッチングを行っているにもかかわらず、図６（ａ）に示したように、ゲート電極１１０ａ，１１０ｂのＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜の膜厚が十分確保される。
【００６１】
次に、図６（ｂ）に示したように、フォトレジスト１０８をアッシングにより完全に除去したのち、例えば減圧ＣＶＤ法により、多結晶シリコンからなる配線層１０９を形成し、所定の形状にパターニングする。その際、ゲート電極１１０ａ′，１１０ｂ′と配線層１０９との間には、エッチング後においても十分な膜厚が残っているサイドウォール膜１０６によって十分な距離が確保されているため、十分な耐圧特性（降伏電圧５０Ｖ以上）を得ることができる。
【００６２】
このように、本実施の形態では、エッチングストッパを用いた場合にも良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【００６３】
次に、図３および図７を参照して、本発明の他の実施の形態を説明する。
【００６４】
本実施の形態は、上記の実施の形態と同様のエッチングストッパを用いて自己整合コンタクトを形成するものである。ここで当初の数工程は上記の実施の形態（図３（ａ））と同様であるので説明を省略する。
【００６５】
本実施の形態では、まず、上記の実施の形態（図３（ａ））で説明した内容と同様の工程および条件により、図３（ａ）に示したような構造を得る。
【００６６】
次に、図３（ｂ）に示したように、例えば図１０のＩＣＰタイプのエッチング装置を用いてＷＳｉX 層１０４をエッチングする。このときのエッチング条件は、例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／１５ｓｃｃｍ
容器内圧力：０．４Ｐａ
ソース出力：２５００Ｗ
ＲＦバイアス：９０Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：２０％
【００６７】
このように、ＷＳｉX 層１０４のエッチング時においては、Ｏ2 の流量比を高めると共に、ソース出力も高めてＷＳｉX 層１０４のサイドエッチングを促進したため、図３（ｂ）に示したように、オフセット酸化膜１０５直下にアンダーカット形状が生じ、結果としてオフセット酸化膜１０５がＷＳｉX 層１０４の上にオーバーハングした形となる。
【００６８】
次に、図３（ｃ）に示したように、図１０のＩＣＰタイプのエッチング装置を用いて多結晶シリコン層１０３をエッチングする。このときのエッチング条件は、例えば次のように設定する。
放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／２ｓｃｃｍ
容器内圧力：０．２Ｐａ
マイクロ波出力：９００Ｗ
ＲＦバイアス：３０Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：４０％
【００６９】
このように、多結晶シリコン層１０３のエッチング時においては、Ｏ2 の流量比を減らしてＷＳｉX １０４と同量のサイドエッチングが生じるように制御したので、図３（ｃ）に示したように、ＷＳｉX 層１０４のみならず多結晶シリコン層１０３までもがオフセット酸化膜１０５より小さい幅で垂直にエッチングされ、エッチングマスクであるオフセット酸化膜１０５より小さい幅寸法を有し、かつ垂直形状の側面を有するゲート電極１１０ａ′，１１０ｂ′が得られる。
【００７０】
次に、図７（ａ）に示したように、例えば常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エッチング装置によって異方性エッチバックを行い、ＬＤＤ構造形成用のサイドウォール膜１０６を形成する。さらに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を５００ｎｍ程度の膜厚に形成し、これをリフロー法によって平坦化する。次に、フォトレジスト膜１０８を塗布形成し、ｉ線ステッパを用いてフォトレジスト１０８に０．４５μｍ径のコンタクトホールパターンを形成する。そして、通常のマグネトロンタイプのＳｉＯ2 エッチング装置を用い、フォトレジスト膜１０８をエッチングマスクとして層間絶縁膜１０７のエッチングを行う。このときのエッチング条件は図６（ａ）の場合と同様に例えば次のように設定する。
放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ
＝１０／２００／３００ｓｃｃｍ
容器内圧力：６．０Ｐａ
ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：５０％
【００７１】
次に、同じく図７（ａ）に示したように、マグネトロンタイプのＳｉＯ2 膜エッチング装置を用い、フォトレジスト膜１０８をエッチングマスクとしてエッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチング除去する。このときのエッチング条件は図６（ａ）の場合と同様に例えば次のように設定する。
放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ
容器内圧力：６．０Ｐａ
ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ）
ウェハ温度：２０℃
オーバエッチング：３０％
【００７２】
このように、本実施の形態では、２つのエッチングステップ（層間絶縁膜１０７およびエッチングストッパ膜１１１のエッチング）を合わせると、上記の実施の形態（図２）以上に十分なオーバエッチングを行っているにもかかわらず、図７（ａ）に示したように、ゲート電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜の膜厚が十分確保される。
【００７３】
次に、図７（ｂ）に示したように、フォトレジスト膜１０８をアッシングにより完全に除去したのち、例えば減圧ＣＶＤ法により、多結晶シリコンからなる配線層１０９を形成する。その際、ゲート電極１１０ａ′，１１０ｂ′と配線層１０９との間には、エッチング後においても十分な膜厚をもつサイドウォール膜１０６によって十分な距離が確保されているため、十分な耐圧特性（降伏電圧５０Ｖ以上）を得ることができる。
【００７４】
このように、本実施の形態でも、エッチングストッパを用いて良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【００７５】
以上、種々の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記の各実施の形態で示したスパッタ等の条件（温度，ガス流量，ガス流量比等）はあくまで一例に過ぎず、適宜の値に設定することができる。また、エッチングプラズマ源や装置構成、サンプル構造およびエッチング等のプロセス条件についても、本発明の主旨を逸脱しない範囲で適宜選択可能である。
【００７６】
【発明の効果】
以上説明したように本発明に係る半導体装置の製造方法によれば、ゲート電極の上の絶縁層がこのゲート電極の一部であるタングステンシリサイド層よりも外側に張り出すようにしたので、その後に形成される層間絶縁膜にコンタクトホールを形成する際のエッチングによってゲート電極の肩部（コーナー部）を覆う絶縁層が極度に薄くなりあるいは露出するのを回避できる。このため、自己整合コンタクトの形成時においてゲート電極と配線との間の十分な絶縁性を確保することができる。
特に、本発明に係る第１および第２の半導体装置の製造方法によれば、タングステンシリサイド層をエッチングする際に、酸素ガスの流量比が相対的に大きい塩素ガスと酸素ガスとの混合ガスを用いるようにしたので、タングステンシリサイド層の側面エッチングを促進させることができる。
また、本発明に係る第３の半導体装置の製造方法によれば、ゲート電極層をエッチングする際に、石英系の構成材をスパッタしてプラズマ中に酸素ラジカルを供給するようにしたので、タングステンシリサイド層の側面エッチングを促進させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法の各工程を表す素子断面図である。
【図２】図１に続く各工程を表す素子断面図である。
【図３】本発明の他の実施の形態に係る半導体装置の製造方法の各工程を表す素子断面図である。
【図４】図３に続く各工程を表す素子断面図である。
【図５】本発明のさらに他の実施の形態に係る半導体装置の製造方法の後半工程を表す素子断面図である。
【図６】図５に続く各工程を表す素子断面図である。
【図７】本発明のさらに他の実施の形態に係る半導体装置の製造方法の後半工程を表す素子断面図である。
【図８】本発明に係る半導体装置の製造方法において使用するＲＦバイアス印加型ＥＣＲ高密度プラズマエッチング装置の構成を示す概略断面図である。
【図９】本発明に係る半導体装置の製造方法において使用するＭＣＲタイプの高密度プラズマエッチング装置の構成を示す概略断面図である。
【図１０】本発明に係る半導体装置の製造方法において使用するＩＣＰタイプの高密度プラズマエッチング装置の構成を示す概略断面図である。
【図１１】従来の自己整合コンタクトを有する半導体装置の構造を表す断面図である。
【図１２】従来の自己整合コンタクトを有する他の半導体装置の構造を表す断面図である。
【符号の説明】
１１…マグネトロン、１２…導波管、１３…石英ベルジャ、１４…ソレノイドコイル、１５，２５，３５…ウェハ、１７，２７，３７…ウェハステージ、１８，２１，２８，３３，３８…高周波電源、２９…上部電極、３０…側壁電極、３１…誘導結合コイル、３２…石英板、１０１…シリコン基板、１０２…ゲート酸化膜、１０３…多結晶シリコン層、１０４…ＷＳｉX 層、１０５…オフセット酸化膜、１０６…サイドウォール膜、１０７…層間絶縁膜、１０８…フォトレジスト膜、１０９…配線層、１１０ａ，１１０ａ′，１１０ｂ，１１０ｂ…ゲート電極、１１１…エッチングストッパ膜
【図１】
0003862035.tif 000002
【図２】
0003862035.tif 000003
【図３】
0003862035.tif 000004
【図４】
0003862035.tif 000005
【図５】
0003862035.tif 000006
【図６】
0003862035.tif 000007
【図７】
0003862035.tif 000008
【図８】
0003862035.tif 000009
【図９】
0003862035.tif 000010
【図１０】
0003862035.tif 000011
【図１１】
0003862035.tif 000012
【図１２】
0003862035.tif 000013