(57)【特許請求の範囲】
【請求項１】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、
前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、
前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、
前記信号処理手段は、前記演算処理手段による演算処理が終了してから、前記２以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせることを特徴とするディジタル信号処理装置。
【請求項２】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、
前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、
前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、
前記信号処理手段は、前記演算処理手段による演算処理が終了してから、前記３以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせることを特徴とするディジタル信号処理装置。
【請求項３】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、
前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、
前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、
前記信号処理手段は、前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値にするために、絶対値がほぼ同一値で逆符号の連続する少なくとも２サンプルからなる信号を入力から加えて前記入力ディジタル信号をスルーさせることを特徴とするディジタル信号処理装置。
【請求項４】
前記信号処理手段は、絶対値がほぼ同一値で逆符号の連続する少なくとも２サンプルからなる信号をオーディオ帯域の成分が充分に抑えられた信号として入力に加えるタイミング点として、前記演算処理手段による演算処理が終了してから、前記量子化による誤差信号が連続する３サンプル以上にわたって、ほぼ等間隔で遷移する点を検出することを特徴とする請求項３記載のディジタル信号処理装置。
【請求項５】
前記信号処理手段は、前記遅延器が３個であるとき、絶対値がほぼ同一値で逆符号の連続する２サンプルからなる信号として、前記演算処理手段による演算処理が終了してから前記量子化による誤差信号が連続する３サンプルにわたってほぼ等間隔で遷移する前記検出した点での３サンプルの量子化誤差信号のうち、先ず中央のサンプルに対する後ろのサンプルとの第１の差分値と、次に中央のサンプルに対する前のサンプルとの第２の差分値とを用いることを特徴とする請求項４記載のディジタル信号処理装置。
【請求項６】
前記量子化による誤差信号が連続する３サンプルにわたってほぼ等間隔で遷移する点を検出する検出手段と、前記演算手段による演算終了を通知されると前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を発生し、前記検出手段による前記遷移する点を検出したとの検出結果を受けると前記オフセット信号の発生を停止するとともに前記第１の差分値を発生し、次のサンプリング周期で前記第２の差分値を発生する加算データ発生手段とを備えることを特徴とする請求項５記載のディジタル信号処理装置。
【請求項７】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理方法において、
前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理工程と、
前記演算処理工程による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理工程による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理工程とを備えてなり、
前記信号処理工程は、前記演算処理工程による演算処理が終了してから、前記２以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせることを特徴とするディジタル信号処理方法。
【請求項８】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理方法において、
前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理工程と、
前記演算処理工程による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理工程による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理工程とを備えてなり、
前記信号処理工程は、前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値にするために、絶対値がほぼ同一値で逆符号の連続する少なくとも２サンプルからなる信号を入力から加えて前記入力ディジタル信号をスルーさせることを特徴とするディジタル信号処理方法。
【請求項９】
複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に、入力ディジタル信号のレベルを可変する演算処理、及び前記演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理による演算処理が終了したときには前記入力ディジタル信号をスルーさせる信号処理を施すディジタル信号処理方法において、
前記演算処理を行う演算処理工程は、レベル係数を徐々に変化させるレベル係数変化工程と、
レベル係数が所定の値になったか否かを判定する判定工程とを備え、
前記信号処理を行う信号処理工程は、
前記判定工程からの判定結果を受けて前記入力ディジタル信号より充分小さいオフセット信号を発生させて前記入力ディジタル信号に加算するオフセット信号加算工程と、
前記量子化による量子化誤差信号の過去２サンプルにわたる比較を行い、差分値が２回連続してほぼ一致した点を検出する検出工程と、
前記検出工程の結果に基づいて前記オフセット信号の発生を停止してから、３サンプルにわたってほぼ等間隔で遷移する点での３サンプルの量子化誤差信号のうち中央のサンプルに対する後ろのサンプルとの第１の差分値を発生させて前記入力ディジタル信号に加算し、次のサンプリング周期で中央のサンプルに対する前のサンプルとの第２の差分値を発生させて前記入力ディジタル信号に加算させる差分値加算工程とを備えることを特徴とするディジタル信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理装置及びディジタル信号処理方法に関し、例えば複数ビット長からなるΔΣ変調されたディジタルオーディオ信号に演算処理及び信号処理を施すディジタル信号処理装置及びディジタル信号処理方法に関する。
【０００２】
【従来の技術】
デルタシグマ（ΔΣ）変調された高速１ビット・オーディオ信号は、従来のディジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数４４.１kHz、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が４４.１kHzの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
ΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
ΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００５】
【発明が解決しようとする課題】
ところで、ΔΣ変調された信号は、通常１ビットの信号に変換されるが、必ずしも１ビットに限られたものではなく、複数ビット長にすることにより、よりＳ／Ｎの高い特性を実現することができる。Ａ／Ｄコンバータの中には、ΔΣ変調された高速サンプリング複数ビット長のオーディオ信号を生成するものも存在するため、この信号を直接記録することが可能な装置が望まれている。
【０００６】
一方、オーディオ信号を記録再生する装置では、そのスタートとストップ時にノイズを発生させないために、信号に対してフェード処理が施されている。フェード処理では、入力信号に対してレベル係数の乗算処理を行うために、入力信号のビット長が拡張する。ΔΣ変調された複数ビット長の信号の場合、この拡張したビット長を元のビット長にもどすためには、ΔΣ変調器等によってビット長の変換を行う必要があるが、このような処理を行うと、ゲインが1.0、又は0.0となり、フェード処理によるビット長の拡張がなくなっても処理が継続され、元の信号に対して影響を与えることになる。このため、ゲインが1.0、又は0.0となった時には、このΔΣ変調器等をバイパスし、入力信号がダイレクトに出力されるように切り替え処理を行う必要がある。
【０００７】
１ビットオーディオ信号が入力信号の場合の切り替え手法については、本件出願人による特開平９−３０７４５２号公報により開示している。これは１ビットの入力信号に対する手法で、複数ビット長の入力信号には対応していない。複数ビット長信号を直接切り替えたときに、その切り換え点で発生するノイズを防ぐという課題を解決するものではない。
【０００８】
本発明は、前記実情に鑑みてなされたものであり、複数ビット長のディジタル信号のレベルを可変する演算処理を行う際に、ゲインが1.0、又は0.0となった時には、複数ビット長の入力ディジタル信号を、量子化による誤差信号を防いで、ダイレクトに出力することを可能にするディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るディジタル信号処理装置は、前記課題を解決するために、複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、前記信号処理手段は、前記演算処理手段による演算処理が終了してから、前記２以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせる。
このように、ディジタル信号処理装置では、演算処理手段による演算処理が終了すると、前記信号処理手段は前記遅延器と量子化手段を用いた量子化による誤差信号を零にし、前記入力ディジタル信号をバイパスする。本発明に係るディジタル信号処理装置は、演算処理手段による、ゲインが1.0 又は0.0となったとき、入力に聴感上ノイズとならない信号を適切なタイミングで加える。これによって、複数の遅延器に蓄えられているデータの値をすべて同一値にする。このため、ノイズを発生させることなく、入力ディジタル信号をバイパスさせることが可能となる。これにより、複数ビット長のΔΣ変調されたディジタル信号を、例えばフェード処理して記録再生することが可能となる。
【００１０】
また、本発明に係るディジタル信号処理装置は、前記課題を解決するために、複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、前記信号処理手段は、前記演算処理手段による演算処理が終了してから、前記３以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせる。
【００１１】
本発明に係るディジタル信号処理装置は、前記課題を解決するために、複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理装置において、前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理手段と、前記演算処理手段による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理手段による演算処理が終了したときには前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理手段とを備えてなり、前記信号処理手段は、前記３以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値にするために、絶対値がほぼ同一値で逆符号の連続する少なくとも２サンプルからなる信号を入力から加えて前記入力ディジタル信号をスルーさせる。
【００１２】
本発明に係るディジタル信号処理方法は、前記課題を解決するために、本発明に係るディジタル信号処理装置は、前記課題を解決するために、複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理方法において、前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理工程と、前記演算処理工程による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理工程による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理工程とを備えてなり、前記信号処理工程は、前記演算処理工程による演算処理が終了してから、前記２以上の整数であるｎ個の遅延器に蓄えられている前記量子化による誤差信号値をすべて同一値にするまでの間に、前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を加えて前記入力ディジタル信号をスルーさせる。
【００１３】
本発明に係るディジタル信号処理方法は、前記課題を解決するために、複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施すディジタル信号処理方法において、前記入力ディジタル信号のレベルを可変する演算処理を行う演算処理工程と、前記演算処理工程による演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは２以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理工程による演算処理が終了したときには前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値に制御してから前記入力ディジタル信号をスルーさせる信号処理工程とを備えてなり、前記信号処理工程は、前記２以上の整数であるｎ個の遅延器と量子化手段を用いた量子化による誤差信号値をすべて同一値にするために、絶対値がほぼ同一値で逆符号の連続する少なくとも２サンプルからなる信号を入力から加えて前記入力ディジタル信号をスルーさせる。
【００１４】
本発明に係るディジタル信号処理方法は、前記課題を解決するために複数ビット長ｍ（ｍは２以上の整数）からなる入力ディジタル信号に、入力ディジタル信号のレベルを可変する演算処理、及び前記演算処理が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ（ｎは３以上の整数）個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻し、前記演算処理による演算処理が終了したときには前記入力ディジタル信号をスルーさせる信号処理を施すディジタル信号処理方法において、前記演算処理を行う演算処理工程は、レベル係数を徐々に変化させるレベル係数変化工程と、レベル係数が所定の値になったか否かを判定する判定工程とを備え、前記信号処理を行う信号処理工程は、前記判定工程からの判定結果を受けて前記入力ディジタル信号より充分小さいオフセット信号を発生させて前記入力ディジタル信号に加算するオフセット信号加算工程と、前記量子化による量子化誤差信号の過去２サンプルにわたる比較を行い、差分値が２回連続してほぼ一致した点を検出する検出工程と、前記検出工程の結果に基づいて前記オフセット信号の発生を停止してから、３サンプルにわたってほぼ等間隔で遷移する点での３サンプルの量子化誤差信号のうち中央のサンプルに対する後ろのサンプルとの第１の差分値を発生させて前記入力ディジタル信号に加算し、次のサンプリング周期で中央のサンプルに対する前のサンプルとの第２の差分値を発生させて前記入力ディジタル信号に加算させる差分値加算工程とを備える。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
この実施の形態は、ΔΣ変調によって生成された、ｍビット（ｍは２以上の整数）からなる入力ディジタル信号に演算処理及び信号処理を施す、図１に構成を示す、ディジタル信号処理装置１である。
【００１６】
このディジタル信号処理装置１は、入力端子２から供給されるｍビットの入力ディジタル信号のレベルを可変する演算処理を行う演算処理部３と、演算処理部３からの演算処理出力に信号処理を施す信号処理部４とを備え、信号処理部４による信号処理出力を出力端子５に接続される外部機器に供給する。
【００１７】
また、ディジタル信号処理装置１は、ユーザによる、例えばスタート操作、ストップ操作が行われるスタートキー、ストップキーを備えたキー操作部６と、このキー操作部６を用いたユーザによるキー操作に対応したスタートコマンド、ストップコマンドを生成し、演算処理部３に供給するシステムコントローラ７とを備える。
【００１８】
演算処理部３は、前記入力ディジタル信号に、フェードイン処理、フェードアウト処理又はクロスフェード処理を施す。
【００１９】
信号処理部４は、演算処理部３による演算が行われている期間に演算出力信号の下位方向に拡張したビット長をｎ個の遅延器と量子化手段を用いて演算処理前の複数ビット長ｍに戻すと共に、演算処理部３による演算処理が終了したときには前記入力ディジタル信号をスルーさせる。
【００２０】
特に、信号処理部４は、演算処理部３による演算処理が終了すると、複数ｎ個の遅延器に蓄えられている量子化誤差信号の値をすべて同一値にして、前記入力ディジタル信号をスルーさせる。
【００２１】
このため、信号処理部４は、前記ｎ個の遅延器と量子化手段を有するｎ次のノイズシェーパー１２と、ｎ次のノイズシェーパー１２内の前記量子化による誤差信号がほぼ等間隔で遷移する点を検出すると共に後述の加算データ発生器１０を制御する検出＆制御部１３と、演算処理部３による演算終了が通知されると前記入力ディジタル信号に対してレベルが充分小さいオフセット信号を発生し、検出＆制御部１３による前記遷移する点を検出したとの検出結果を受けると前記オフセット信号の発生を停止するとともに第１の差分値を発生し、次のサンプリング周期で第２の差分値を発生する加算データ発生器１０と、加算データ発生器１０からの前記オフセット信号、第１の差分値、又は第２の差分値を演算処理部３の演算処理出力に加算する加算器１１とを備える。
【００２２】
先ず、信号処理部４の加算データ発生器１０は、演算処理部３による演算処理が終了すると、レベルが充分小さいオフセット信号を発生し、加算器１１を介して前記入力ディジタル信号に加える。
【００２３】
次に、信号処理部４の検出＆制御部１３がｎ次のノイズシェーパー１２内の前記量子化による誤差信号がほぼ等間隔で遷移する点を検出すると、加算データ発生器１０は前記オフセット信号を停止するとともに、第１の差分値を発生して加算器１１を介して前記入力ディジタル信号に加算し、次のサンプリング周期で第２の差分値を発生して加算器１１を介して前記入力ディジタル信号に加算する。
【００２４】
これにより、図１に示した、ディジタル信号処理装置１は、ｎ次のノイズシェーパ１２内の量子化誤差データが連続する３サンプルにわたって、ほぼ等間隔で遷移するタイミングを検出＆制御部１３で検出し、その検出点より連続して２サンプルにわたり、中央のサンプルに対する後ろのサンプルとの第１の差分値と、中央のサンプルに対する前のサンプルとの第２の差分値とを加算データ発生器１０が発生し、加算器１１を介して１回ずつ交互に入力に加えるので、ｎ段の遅延器に蓄えられている値をすべて同一値にすることが可能となり、この結果ノイズシェーパー１２へのｍビット入力データがそのまま出力データとして出力端子５に得られようになり、ノイズシェーパーをバイパスさせることができる。
【００２５】
次に、ディジタル信号処理装置１の具体例について図２〜図７を用いて説明する。
この具体例は、ΔΣ変調により得られた４ビット（bit）オーディオデータの記録をユーザのスタート命令に応じてフェードイン処理の後に開始するΔΣオーディオデータ記録システム２０に適用される、ディジタル信号処理装置１である。
【００２６】
ΔΣオーディオデータ記録システム２０は、入力端子２１から供給されるアナログオーディオ信号１００にΔΣ変調処理を施して４ビットのΔΣオーディオ信号１０１を生成するＡ／Ｄコンバータ２２と、このＡ／Ｄコンバータ２２からの４ビットのΔΣオーディオ信号１０１にフェードイン処理及び信号処理を施すディジタル信号処理装置１と、ディジタル信号処理装置１から出力された４ビットのΔΣオーディオ信号出力１０６を記録する信号記録装置５０とから構成される。
【００２７】
このΔΣオーディオデータ記録システム２０内のディジタル信号処理装置１を構成する演算処理部３は、前述したように、フェードイン処理を行うものであり、システムコントローラ７からの指令を受けたレベル係数発生器３２により、レベル係数１０２を0.0から1.0へと変化させて、乗算器３１を介して前記４ビットのΔΣオーディオ信号１０１に乗算し、そのレベルを可変する。このフェードイン処理の間、４ビットだったΔΣオーディオ信号１０１は、ビット長が下位に拡張したディジタル信号１０３となる。
【００２８】
ディジタル信号処理装置１内の信号処理部４は、演算処理部３でのフェードイン処理に関する演算処理によってビット長が下位に拡張されたディジタル信号１０３のビット長を元の４ビットに戻すための信号処理を行う。このため、信号処理部４は、加算データ発生器１１と、加算器１１と、３次のノイズシェーパー１２と、３次のノイズシェーパー１２の内部状態をコントロールすることになる検出＆制御部１３とを備える。
【００２９】
３次のノイズシェーパー１２は、加算器１１の加算出力と後述の３つの係数乗算器からの乗算出力とを加算する加算器４１と、この加算器４１の加算出力を４ビット量子化する４ビット量子化器４２と、４ビット量子化器４２の入力と出力との差である量子化誤差データ１０５を算出する演算器４３と、量子化誤差データ１０５に対して３段の遅延処理を施す３つの遅延器４４１，４４２及び４４３と、これら３つの遅延器４４１，４４２及び４４３による各段の値をそれぞれＫ１，Ｋ２およびＫ３倍した乗算出力を前記加算器４１に供給する係数乗算器４５１，４５２及び４５３とを備える。ここで、係数乗算器４５１，４５２及び４５３の係数値は、それぞれＫ１＝−３、Ｋ２＝３、Ｋ３＝−１で、これにより（１−ｚ−１）３の特性を実現している。
【００３０】
信号記録装置５０は、ディジタル信号処理装置１から出力された４ビットのΔΣオーディオ信号出力１０６を例えばテープ状記録媒体や、ハードディスク，光ディスク，光磁気ディスクなどのディスク状記録媒体、さらには半導体メモリ等に記録する。
【００３１】
次に、ΔΣオーディオデータ記録システム２０の動作について、図３のタイミングチャートを参照して説明する。
先ず、キー操作部６内のスタートキーがユーザによって押されると、システムコントローラ７はスタート制御信号（スタート指令信号）を生成して演算処理部３のレベル係数発生器３２に供給する。
【００３２】
演算処理部３のレベル係数発生器３２は、システムコントローラ７からのスタート指令信号を受けとり、レベル係数１０２を0.0から1.0へと徐々に上げ、フェードイン処理を行う。このとき、レベル係数１０２はＡ／Ｄコンバータ２２からの４ビットのΔΣオーディオ信号１０１に乗じられるので、信号処理部４内のノイズシェーパー１２への入力語長はビット長拡張している。
【００３３】
そこで、ノイズシェーパー１２は、４ビット量子化器４２での量子化誤差データ１０５を、３段の遅延器４４１，４４２及び４４３によって遅延し、各段の値を係数乗算器４５１，４５２及び４５３によってそれぞれＫ１，Ｋ２およびＫ３倍し、加算器４１を介して入力にフィードバックしながら、演算処理前の４ビットに戻している。
【００３４】
ここでレベル係数１０２が1.0に達すると、演算処理部３でのビット長の拡張はなくなり、４ビット長のＡ／Ｄコンバータ出力信号（４ビットのΔΣオーディオ信号）１０１が直接ノイズシェーパー１２に加えられるようになる。しかしノイズシェーパー１２の３つの遅延器４４１，４４２及び４４３には、これまでの量子化誤差データが蓄積しており、この成分がフィードバックループを循環し、出力データに影響を及ぼす。このため、ノイズシェーパー１２への入力が４ビットになっても、出力の４ビットデータとは一致しない。
【００３５】
そこで、信号処理装置４の加算データ発生器１０は、演算処理部３のレベル係数発生器３２からレベル係数１０２が1.0に達してフェードイン処理が終了したことを示す信号を受けると、ノイズシェーパー１２に向かう４ビットのΔΣオーディオ信号１０１に対して充分小さな値のオフセット信号を加算データ１０４として発生し、このオフセット信号分の加算データ１０４を前記入力信号１０１に加算する。これにより、出力が固定パターン化することを回避している。
【００３６】
その後、信号処理部４の検出＆制御部１３は、量子化誤差データ１０５および遅延器４４１，４４２及び４４３の出力から、過去２サンプルにわたる量子化誤差データ値の比較を行い、その差分値が２回連続してほぼ一致する点を検出する。そして、検出＆制御部１３は、前記差分値の２回連続してのほぼ一致点を検出すると、検出したことを示す信号を加算データ発生器１０に送る。
【００３７】
すると、信号処理部４の加算データ発生器１０は、これまで加算器１１を介して前記入力信号に加算していたオフセット信号を停止するとともに、検出点での３サンプルの量子化誤差データのうち、先ず中央のサンプルに対する後ろのサンプルとの第１の差分値のデータを発生し、これを加算器１１を介して入力信号に加算する。そして次のサンプリング周期で、中央のサンプルに対する前のサンプルとの第２の差分値のデータを発生し、これを加算器１１を介して入力信号に加算する。またこれ以降、加算データ発生器１０は、出力を停止する。
【００３８】
信号処理部４が以上の処理を行うことにより、３段の遅延器４４１，４４２及び４４３に蓄えられている値はすべて同一値となり、この結果ノイズシェーパー１２への４ビットのΔΣオーディオ信号１０１はそのまま出力として得られ、ノイズシェーパー１２はバイパスされる。
【００３９】
次に、ディジタル信号処理装置１内部で行われるディジタル信号処理方法の具体例について説明する。このディジタル信号処理方法の具体例は、ディジタル信号処理装置１の演算処理部３で行われる演算処理方法と、信号処理部４で行われる信号処理方法とからなる。
【００４０】
先ず、演算処理方法について図４の処理手順を参照して説明する。なお、ここでは、キー操作部６内のスタートキーがユーザによって押されて始まるフェードイン処理と、ストップキーが押されて始まるフェードアウト処理にかかわる処理手順を説明する。
【００４１】
ステップＳ１にてシステムコントローラ７からスタート指令信号を受けたか否かをチェックし、受けたと判定すると、ステップＳ２に進んでレベル係数１０２を0.0から1.0へと徐々に上げ、フェードイン処理を行う。
【００４２】
そして、ステップＳ３にてレベル係数が1.0に達したのを判定すると、ステップＳ４に進み、加算データ発生器１０にレベル係数が1.0に達した旨を知らせ、1.0を継続する。このレベル係数1.0は、ステップＳ５にてシステムコントローラからストップ指令信号を受けたと判断するまで継続する。
【００４３】
ステップＳ５にてストップ指令信号を受けたと判定すると、ステップＳ６にすすみ、レベル係数を1.0から0.0に徐々に下げ、フェードアウト処理を行う。
【００４４】
ステップＳ７にてレベル係数が0.0に達したのを判定すると、ステップＳ８に進み、加算データ発生器１０にレベル係数が0.0に達した旨を知らせる。
【００４５】
次に、信号処理方法について図５の処理手順を参照して説明する。
先ず、ステップＳ１１にて加算データ発生器１０がレベル係数が1.0に達した旨の知らせを受けたか否かをチェックする。前記知らせを受けていない、つまりレベル係数が1.0に達していない状態では、ステップＳ１２にてフェードイン処理により下位方向に拡張したビット長を演算処理前の４ビットに戻す処理を行う。
【００４６】
一方、ステップＳ１１にて前記知らせを受けたと判定すれば、ステップＳ１３に進んで、加算データ発生器１０に入力信号より充分小さいオフセット信号を発生させ、加算器１１を介して入力信号に加算させる。
【００４７】
そして、ステップＳ１４にて量子化誤差データ１０５および遅延器４４１，４４２及び４４３の出力から、過去２サンプルにわたる量子化誤差データ値の比較を行い、その差分値が２回連続してほぼ一致する点を検出したか否かをチェックする。ここで、前記差分値が２回連続してほぼ一致する点を検出したと判定すれば、ステップＳ１５にて加算データ発生器１０にオフセット信号の発生を停止させてから、ステップＳ１６にて前記検出点での３サンプルの量子化誤差データのうち、中央のサンプルに対する後ろのサンプルとの第１の差分値のデータを発生させ、これを加算器１１を介して入力信号に加算させる。
【００４８】
ステップＳ１７にて次のサンプリング周期になったと判定すると、ステップＳ１８に進み、加算データ発生器１０に中央のサンプルに対する前のサンプルとの第２の差分値のデータを発生させ、これを加算器１１を介して入力信号に加算させる。その後、ステップＳ１９にて加算データ発生器１０からの出力を停止する。
【００４９】
次に、信号処理部４の動作について図６及び図７を参照して詳細に説明する。図６は信号処理部４内部の量子化誤差データ１０５と、加算データ１０４の時刻に対する変化を示した図である。図７は図６における各時刻でのノイズシェーパー１２の内部状態を、量子化誤差データに着目して書き出した図である。図中、過去２サンプルにわたる量子化誤差データは、量子化誤差データ１０５、及び初段と２段目の遅延器４４１，４４２の出力の値によって知ることができる。
【００５０】
今、図７の（1）に示すように、時刻ｔ3における過去２サンプルにわたる量子化誤差データをＡ、Ｂ、Ｃとし、これらのデータ間の差分値（Ｂ−Ａ）および（Ｃ−Ｂ）が、図６（１）に示すように、ほぼ一致する関係にあると、（（Ｂ−Ａ）≒（Ｃ−Ｂ）の時、検出＆制御部１３は、加算データ発生器１０に対して図６（２）に示すように、中央のサンプル値Ｂに対する後ろのサンプル値Ｃとの差分値のデータ（Ｃ−Ｂ）を加算データ１０４として発生させ、これがノイズシェーパー１２への入力信号に加算される。これにより、図７（２）及び図６（１）に示すように、今回の量子化誤差データ１０５は、Ｃ−（Ｃ−Ｂ）より初段の遅延器４４１の値と同じ値のＢとなる。
【００５１】
この結果、次のサンプリング周期ｔ４では、図７（３）に示すように、初段と２段目の遅延器４４１，４４２のデータ値が同一値のＢとなる。ここで係数乗算器４５１及び４５２の係数Ｋ１及びＫ２は、それぞれＫ１＝−３、Ｋ２＝３のため、これらによるフィードバック成分３Ｂと−３Ｂは、打ち消され、０になる。従って、Ｋ３＝−１のため、フィードバックデータは、３段目の遅延器４４３のデータによるフィードバック成分−Ａのみが入力に加算されることになり、量子化誤差データ１０５はＡとなる。このとき、加算データ発生器１０は図６（２）に示すように、前のサンプリング周期で検出した、中央のサンプル値Ｂに対する前のサンプル値Ａとの差分データ（Ａ−Ｂ）を加算データ１０４として発生させ、これがノイズシェーパー１２への入力信号に加算される。これにより、図７（４）及び図６（１）に示すように、今回の量子化誤差データ１０５は、Ａ−（Ａ−Ｂ）より初段の遅延器４４１の値と同じ値のＢとなる。
【００５２】
この結果、次のサンプリング周期ｔ５では、図７（５）に示すように、３段の遅延器４４１，４４２，４４３すべてが同一値Ｂとなる。またこれ以降は、遅延器のデータＢがそのまま量子化誤差データ１０５としてフィードバックされるため、以降、遅延器の値は常に一定値Ｂが循環することになる。
【００５３】
このように、信号処理部４は、量子化誤差データ１０５が連続する３サンプルにわたって、ほぼ等間隔で遷移するタイミングを検出＆制御部１３で検出し、その検出点より連続して２サンプルにわたり、中央のサンプルに対する後ろのサンプルとの第１の差分値と、中央のサンプルに対する前のサンプルとの第２の差分値を加算データ発生器１０により発生し、加算器１１を介して１回ずつ交互に入力に加えることにより、３段の遅延器４４１，４４２，４４３に蓄えられている値をすべて同一値にすることが実現できる。この結果ノイズシェーパー１２への４ビット入力データは常にそのまま出力データとして得られる。すなわち、入力データをスルーするようにノイズシェーパー１２をバイパスさせることが実現可能となる。
【００５４】
なおこの処理によって、入力からは連続する２サンプルにわたって、差分データ（Ｃ−Ｂ）と（Ａ−Ｂ）が加えられることになるが、ここで各データ間の差分値（Ｂ−Ａ）および（Ｃ−Ｂ）は、ほぼ一致する点を検出しているために、Ａ，Ｂ，Ｃの間には、（Ｂ−Ａ）≒（Ｃ−Ｂ）がなりたち、この結果入力より加えられるデータは（Ｃ−Ｂ）と（Ａ−Ｂ）≒−（Ｃ−Ｂ）となり、ほぼ同一振幅で逆符号のデータが１サンプルづつ隣接した信号となる。このため、その低域成分（オーディオ帯域成分）はお互い打ち消しあい、充分に減衰される。よってこの信号による出力への影響はほとんどない。また、検出＆制御部１３にて差分一致検出されるまでの間、加算データ発生器１０によりオフセット信号を加えているが、この信号も十分小さな値であるため、この信号による出力への影響もほとんどない。
【００５５】
なお、量子化誤差データは、入力データの最下位１ビット以下の範囲で遷移するが、差分値を算出する際、最大値は最小値に繋がって循環するものとして算出してよい。たとえば、最下位１ビットを1.0とすると、四捨五入の場合、量子化誤差データは-0.5〜0.5の間を遷移するが、この場合、0.5は-0.5と繋がっているとし、たとえば0.4と-0.4の差分は0.2と算出してよい。
【００５６】
以上より、図２に構成を示したΔΣオーディオデータ記録システム２０は、出力にノイズを発生させることなくノイズシェーパー１２をバイパスさせ、４ビットのＡ／Ｄコンバータ２２の出力をダイレクトに４ビットの記録再生装置５０に記録させることが実現可能となる。
【００５７】
なお、ここではキー操作部６にてスタートキーが押され、レベル係数１０２が1.0になった時にＡ／Ｄコンバータ出力信号をダイレクトに出力する場合について示したが、キー操作部６にてストップキーが押された場合についても、レベル係数１０２が0.0になった後、同様の処理を行うことによって、０データをダイレクトに出力させることが出来る。前記図４に処理手順を示した演算処理方法のステップＳ５〜ステップＳ８と、図５に処理手順を示した信号処理方法のステップＳ１１〜ステップＳ１９の該当部を準用することにより可能となる。
【００５８】
また、図２にはディジタル信号処理装置１の適用例として、ディジタル信号処理装置１の出力するΔΣオーディオデータを信号記録装置５０にて記録するシステムを挙げたが、ディジタル信号処理装置１の出力する複数ビット長のΔΣオーディオデータを伝送するシステムを適用例として挙げることもできるのはもちろんである。
【００５９】
また、前記ディジタル信号処理装置１では、演算処理部３がフェードイン処理やフェードアウト処理を行として説明をしたが、たとえばクロスフェード処理を行わせてもよい。この場合、クロスフェードのレベル係数が1.0または0.0になった時に、上述したのと同様の処理を行うことによって、クロスフェードした複数ビット長の信号をダイレクトに出力させることが出来る。さらにクロスフェードする信号の一方にミュートパターン信号を用いることにより、ミュートパターン信号との切り換えを行っても良い。
【００６０】
また、ノイズシェーパとしては、遅延器を３（ｎ＝３）個用いた３次のノイズシェーパーを例に挙げたが、遅延器は１個以上であれば２，４，５，６，７・・・個もちいてもよい。
【００６１】
例えば、遅延器が１個（ｎ＝１）の１次のノイズシェーパでもよく、この場合ノイズシェーパによってｍビットに戻す構成をとるだけで、あえて制御をするまでもなく、すなわちオフセット信号を加えることもなく、入力のビット長がｍビットになると、入力ディジタル信号をバイパスさせることができる。
【００６２】
また、遅延器を２個（ｎ＝２）とすると、レベルが充分小さいオフセット信号を加えることによって、前記誤差信号値をすべて同一値にすることができる。この場合、オーディオ帯域の成分が充分抑えられた信号とは、レベルが充分小さいオフセット信号となる。
【００６３】
また、Ａ／Ｄコンバータ２２は４ビットのΔΣオーディオデータを生成するとして説明を進めたが、２ビット以上の複数ビット、例えば、３，５，６，７，８，・・・・・等の複数ビット長を生成してもよいのはもちろんである。
【００６４】
また、本発明では、ｍビットからなる入力ディジタル信号を、ΔΣ変調によって生成された信号としたが、ＰＣＭ、ＰＮＭ、ＰＷＭ、ＰＰＭ、ＰＡＭ等の変調方式によって得られたｍビット信号としてもよいのはもちろんである。
【００６５】
【発明の効果】
本発明に係るディジタル信号処理装置によれば、複数ビット長のディジタル信号のレベルを可変する演算処理を行う際に、ゲインが1.0、又は0.0となった時には、複数ビット長の入力ディジタル信号を、量子化による誤差信号を防いで、ダイレクトに出力することを可能にする。
【００６６】
本発明に係るディジタル信号処理方法によれば、複数ビット長のディジタル信号のレベルを可変する演算処理を行う際に、ゲインが1.0、又は0.0となった時には、複数ビット長の入力ディジタル信号を、量子化による誤差信号を防いで、ダイレクトに出力することを可能にする。
【図面の簡単な説明】
【図１】本発明の実施の形態となる、ディジタル信号処理装置の構成を示すブロック図である。
【図２】前記ディジタル信号処理装置の具体例が適用されるΔΣオーディオデータ記録システムの構成を示す図である。
【図３】前記ΔΣオーディオデータ記録システムの動作を説明するためのタイミングチャートである。
【図４】本発明に係るディジタル信号処理方法の演算処理方法の処理手順を示すフローチャートである。
【図５】前記ディジタル信号処理方法の信号処理方法の処理手順を示すフローチャートである。
【図６】信号処理部内部の量子化誤差データと、加算データの時刻に対する変化を示した図である。
【図７】前記図６における各時刻でのノイズシェーパーの内部状態を、量子化誤差データに着目して書き出した図である。
【符号の説明】
１  ディジタル信号処理装置、３  演算処理部、４  信号処理部、６  キー操作部、７  システムコントローラ、１０  加算データ発生器、１１  加算器、１２  ｎ次ノイズシェーパー、１３  検出＆制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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