(57)【特許請求の範囲】
【請求項１】
トリプルＰウェルが形成されたＰ型基板と、
前記トリプルＰウェル内に順次形成された第１〜第８Ｎ+接合部、Ｐ+接合部及び第９〜第１４Ｎ+接合部と、
前記トリプルＰウェル上に形成された第１〜第６フローティングゲートと、
前記第２Ｎ+接合部に連結されたソース端子と、
前記第２Ｎ+接合部を中心として両側にそれぞれ形成された第１及び第２ソースセレクトラインと、
前記第７及び第１１Ｎ+接合部のそれぞれに配線で連結されたビットラインと、前記第７Ｎ+接合部の一側に形成された第１ドレインセレクトライン、及び前記第１１Ｎ+接合部の一側に形成された第２ドレインセレクトラインと、
前記第２ソースセレクトラインと前記第１ドレインセレクトラインとの間にそれぞれ形成された第１パスゲート、第１セルゲート及び第２パスゲートと、
第２ドレインセレクトライン側の前記トリプルＰウェル上にそれぞれ形成された第３パスゲート、第２セルゲート及び第４パスゲートと、
前記第８Ｎ+接合部、前記Ｐ+接合部及び前記第９Ｎ+接合部のそれぞれを連結する相互連結配線と、
前記第７Ｎ+接合部と前記第８Ｎ+接合部との間に形成されたプログラムウェルセレクトゲートと、
前記第９Ｎ+接合部と前記第１１Ｎ+接合部間の前記第１０Ｎ+接合部に連結されたｐウェル端子と、
前記第９Ｎ+接合部と前記第１０Ｎ+接合部との間に形成されたトリプルＰウェルセレクトゲートとを基本構成とし、この基本構成が一定に配列されてなることを特徴とするＮＡＮＤ型メモリアレイ。
【請求項２】
前記トリプルＰウェルはトリプルＮウェル内に形成されることを特徴とする請求項１記載のＮＡＮＤ型メモリアレイ。
【請求項３】
前記パスゲート及び前記セルゲートは前記フローティングゲートのそれぞれに重畳したことを特徴とする請求項１記載のＮＡＮＤ型メモリアレイ。
【請求項４】
前記セルゲートはその両側に前記パスゲートがそれぞれ位置することを特徴とする請求項１記載のＮＡＮＤ型メモリアレイ。
【請求項５】
前記ソース端子、前記ソースセレクトライン、前記ドレインセレクトライン、前記パスゲート及び前記セルゲートのそれぞれは前記トリプルＰウェルと交差する方向に形成されたことを特徴とする請求項１記載のＮＡＮＤ型メモリアレイ。
【請求項６】
前記ビットラインは前記トリプルＰウェルの方向に形成されたことを特徴とする請求項１記載のＮＡＮＤ型メモリアレイ。
【請求項７】
請求項１記載のＮＡＮＤ型メモリアレイ構造において、
ビットラインに０〜１Ｖの電圧を印加し、Ｐウェル端子に０〜１Ｖの電圧を印加し、ソース端子に３Ｖの電圧を印加し、ドレインセレクトラインに５Ｖの電圧を印加し、ソースセレクトラインに５Ｖの電圧を印加し、プログラムウェルセレクトゲートに０Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに３Ｖの電圧を印加して行われることを特徴とするＮＡＮＤ型メモリアレイの読出方法。
【請求項８】
請求項１記載のＮＡＮＤ型メモリアレイ構造において、
ビットラインに−９Ｖの電圧を印加し、Ｐウェル端子に０Ｖの電圧を印加し、ソース端子に０Ｖの電圧を印加し、ドレインセレクトラインに０Ｖの電圧を印加し、ソースセレクトラインに０Ｖの電圧を印加し、プログラムウェルセレクトゲートに３Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに−９Ｖの電圧を印加して行われることを特徴とするＮＡＮＤ型メモリアレイのプログラム方法。
【請求項９】
請求項１記載のＮＡＮＤ型メモリアレイ構造において、
ビットラインに９Ｖの電圧を印加し、Ｐウェル端子に９Ｖの電圧を印加し、ソース端子をフローティングさせ、ドレインセレクトラインをフローティングさせ、ソースセレクトラインをフローティングさせ、プログラムウェルセレクトゲートに０Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに１２Ｖの電圧を印加して行われることを特徴とするＮＡＮＤ型メモリアレイの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型メモリアレイ及びこれを用いた読出方法、プログラム方法及び消去方法に係り、特にウェルとビットラインとを分離させ、読出時の速度低下を防止することが可能なＮＡＮＤ型メモリアレイ及びこれを用いた読出方法、プログラム方法及び消去方法に関する。
【０００２】
【従来の技術】
一般に、ディープトレンチアイソレーション(deep trench isolation；ＤＴＩ)方式を用いるＮＡＮＤ型メモリアレイでは、独立したウェル(Well)を使用するので、読出、プログラム及び消去時に全てのウェルバイアスをビットラインを介して印加する。
【０００３】
図１（ａ）及び図１（ｂ）は従来の技術によるＮＡＮＤ型メモリアレイの断面図である。図１（ａ）はアレイのワードライン方向に切断した断面を示し、図１（ｂ）はアレイのビットライン方向に切断した断面を示す。
【０００４】
図１（ａ）及び図１（ｂ）を参照して従来のＮＡＮＤ型メモリアレイの構成を説明する。図１（ａ）を参照すると、Ｐ型基板１１にトリプルＮウェル１２が形成され、トリプルＮウェル１２内に含まれるようにトリプルＰウェル１３が形成される。トリプルＰウェル１３は多数のディープトレンチ素子分離膜１４によって独立的に多数個に分離される。それぞれのトリプルＰウェル１３上にはフローティングゲート１７が形成される。それぞれのフローティングゲート１７に重畳してワードライン２０が通る。
【０００５】
図１（ｂ）を参照すると、第１〜第１１Ｎ+接合部（１５ａ〜１５ｋ）とＰ+接合部１６は孤立してトリプルＰウェル１３内に形成される。第１〜第６フローティングゲート１７ａ〜１７ｆは孤立してトリプルＰウェル１３上に形成される。ソース端子(source node)１９は第２Ｎ+接合部１５ｂに連結される。第１及び第２ソースセレクトライン（１８ａ及び１８ｂ）のそれぞれは第２Ｎ+接合部１５ｂを中心として両側に形成される。ビットライン２３はＰ+接合部１６と、該Ｐ+接合部１６の両側に形成された第７及び第８Ｎ+接合部（１５ｇ及び１５ｈ）のそれぞれに配線で連結される。第１ドレインセレクトライン２２ａは第７Ｎ+接合部１５ｇの一側に形成され、第２ドレインセレクトライン２２ｂは第８Ｎ+接合部１５ｈの一側に形成される。第２ソースセレクトライン１８ｂと第１ドレインセレクトライン２２ａとの間で、第１パスゲート２０ａは第１フローティングゲート１７ａに重畳して形成され、第１セルゲート２１ａは第１フローティングゲート１７ｂに重畳して形成され、第２パスゲート２０ｂは第３フローティングゲート１７ｃに重畳して形成される。ここで、第１セルゲート２１ａは第１パスゲート２０ａと第２パスゲート２０ｂとの間に位置する。第２ドレインセレクトライン２２ｂ側にも、前述と同様に、第３パスゲート２０ｃは第４フローティングゲート１７ｄに重畳して形成され、第２セルゲート２１ｂは第５フローティングゲート１７ｅに重畳して形成され、第４パスゲート２０ｄは第６フローティングゲート１７ｆに重畳して形成される。
【０００６】
前述において、ソース端子１９、ソースセレクトライン（１８ａ及び１８ｂ）、ドレインセレクトライン（２２ａ及び２２ｂ）、パスゲート（２０ａ〜２０ｄ）、及びセルゲート（２１ａ及び２１ｂ）のそれぞれはトリプルＰウェル１３と交差する方向に形成され、ビットライン２３はトリプルＰウェル１３の方向に形成される。
【０００７】
ＮＡＮＤ型メモリアレイは前記の構成を基本とし、このような基本構成が一定に配列されてなる。
【０００８】
次に、上述した従来のＮＡＮＤ型メモリアレイの読出、プログラム及び消去動作を、ＮＡＮＤ型メモリアレイのノードバイアス状態(node bias condition)を示す図２を参照して説明する。
【０００９】
まず、読出動作は、ビットライン２３に０〜１Ｖの電圧を印加し、トリプルＰウェル１３に０Ｖの電圧を印加し、ソース端子１９に３Ｖの電圧を印加し、ドレインセレクトライン２２ａ、２２ｂに５Ｖの電圧を印加し、ソースセレクトライン１８ａ、１８ｂに５Ｖの電圧を印加し、セルゲート２１ａ、２１ｂに３Ｖの電圧を印加し、トリプルＮウェル１２に３Ｖの電圧を印加して行われる。
【００１０】
プログラム動作は、ビットライン２３に−９Ｖの電圧を印加し、トリプルＰウェル１３に−９Ｖの電圧を印加し、ソース端子１９に０Ｖの電圧を印加し、ドレインセレクトライン２２ａ、２２ｂに０Ｖの電圧を印加し、ソースセレクトライン１８ａ、１８ｂに−９Ｖの電圧を印加し、セルゲート２１ａ、２１ｂに９Ｖの電圧を印加し、トリプルＮウェル１２に０Ｖの電圧を印加して行われる。
【００１１】
消去動作は、ビットライン２３に９Ｖの電圧を印加し、トリプルＰウェル１３に９Ｖの電圧を印加し、ソース端子１９をフローティングさせ、ドレインセレクトライン２２ａ、２２ｂをフローティングさせ、ソースセレクトライン１８ａ、１８ｂをフローティングさせ、セルゲート２１ａ、２１ｂに−９Ｖの電圧を印加し、トリプルＮウェル１２に９Ｖの電圧を印加して行われる。
【００１２】
前述した従来のＮＡＮＤ型メモリアレイは、構造上、ディープトレンチ素子分離膜１４によってトリプルＰウェル１３が独立して存在するため、読出、プログラム及び消去動作時に全てのウェルバイアスをビットライン２３を介して印加する他はない。
【００１３】
このような方法は、プログラム及び消去時にはウェルにバイアスを印加しなければならないので仕方ないが、読出時にはウェルローディング(well loading)によって読出速度が低下する。言い換えれば、読出の際にソース端子１９に３Ｖの電圧が印加され、セルゲート２１ａ、２１ｂに３Ｖが印加された場合、ビットライン２３にはセルを通過するバイアスがかかり、これはＰ+接合部１６を介してウェルをチャージする。このように読出の際にトリプルＰウェル１３のローディングが現れることにより、読出時の速度遅延(speed delay)を誘発させる。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は、ウェルとビットラインを分離させて読出時の速度遅延を防止することが可能なＮＡＮＤ型メモリアレイ及びこれを用いた読出方法、プログラム方法及び消去方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明のＮＡＮＤ型メモリアレイは、トリプルＰウェルが形成されたＰ型基板と、前記トリプルＰウェル内に順次形成された第１〜第８Ｎ+接合部、Ｐ+接合部及び第９〜第１４Ｎ+接合部と、前記トリプルＰウェル上に形成された第１〜第６フローティングゲートと、前記第２Ｎ+接合部に連結されたソース端子と、前記第２Ｎ+接合部を中心として両側にそれぞれ形成された第１及び第２ソースセレクトラインと、前記第７及び第１１Ｎ+接合部のそれぞれに配線で連結されたビットラインと、前記第７Ｎ+接合部の一側に形成された第１ドレインセレクトライン、及び前記第１１Ｎ+接合部の一側に形成された第２ドレインセレクトラインと、前記第２ソースセレクトラインと前記第１ドレインセレクトラインとの間にそれぞれ形成された第１パスゲート、第１セルゲート及び第２パスゲートと、第２ドレインセレクトライン側の前記トリプルＰウェル上にそれぞれ形成された第３パスゲート、第２セルゲート及び第４パスゲートと、前記第８Ｎ+接合部、前記Ｐ+接合部及び前記第９Ｎ+接合部のそれぞれを連結する相互連結配線と、前記第７Ｎ+接合部と前記第８Ｎ+接合部との間に形成されたプログラムウェルセレクトゲートと、前記第９Ｎ+接合部と前記第１１Ｎ+接合部間の前記第１０Ｎ+接合部に連結されたＰウェル端子と、前記第９Ｎ+接合部と前記第１０Ｎ+接合部との間に形成されたトリプルＰウェルセレクトゲートとを基本構成とし、この基本構成が一定に配列されてなることを特徴とする。
【００１６】
前記において、前記トリプルＰウェルはトリプルＮウェル内に形成され、前記パスゲート及び前記セルゲートは前記フローティングゲートのそれぞれに重畳し、前記セルゲートはその両側に前記パスゲートがそれぞれ位置する。
【００１７】
前記ソース端子、前記ソースセレクトライン、前記ドレインセレクトライン、前記パスゲート、及び前記セルゲートのそれぞれは前記トリプルＰウェルと交差する方向に形成され、前記ビットラインは前記トリプルＰウェルの方向に形成される。
【００１８】
本発明のＮＡＮＤ型メモリアレイにおいて、読出方法は、ビットラインに０〜１Ｖの電圧を印加し、Ｐウェル端子に０〜１Ｖの電圧を印加し、ソース端子に３Ｖの電圧を印加し、ドレインセレクトラインに５Ｖの電圧を印加し、ソースセレクトラインに５Ｖの電圧を印加し、プログラムウェルセレクトゲートに０Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに３Ｖの電圧を印加して行われることを特徴とする。
【００１９】
本発明のＮＡＮＤ型メモリアレイにおいて、プログラム方法は、ビットラインに−９Ｖの電圧を印加し、Ｐウェル端子に０Ｖの電圧を印加し、ソース端子に０Ｖの電圧を印加し、ドレインセレクトラインに０Ｖの電圧を印加し、ソースセレクトラインに０Ｖの電圧を印加し、プログラムウェルセレクトゲートに３Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに−９Ｖの電圧を印加して行われることを特徴とする。
【００２０】
本発明のＮＡＮＤ型メモリアレイにおいて、消去方法は、ビットラインに９Ｖの電圧を印加し、Ｐウェル端子に９Ｖの電圧を印加し、ソース端子をフローティングさせ、ドレインセレクトラインをフローティングさせ、ソースセレクトラインをフローティングさせ、プログラムウェルセレクトゲートに０Ｖの電圧を印加し、トリプルＰウェルセレクトゲートに１２Ｖの電圧を印加して行われることを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【００２２】
図３及び図４は本発明の実施例によるＮＡＮＤ型メモリアレイの断面図、図３はアレイのワードライン方向に切断した断面を示し、図４はアレイのビットライン方向に切断した断面を示す。
【００２３】
図３及び図４を参照して本発明のＮＡＮＤ型メモリアレイの構成を説明する。図３を参照すると、Ｐ型基板３１にトリプルＮウェル３２が形成され、トリプルＮウェル３２内に含まれるようにトリプルＰウェル３３が形成される。トリプルＰウェル３３は多数のディープトレンチ素子分離膜３４によって独立的に多数個に分離される。それぞれのトリプルＰウェル３３上にはフローティングゲート３７が形成される。それぞれのフローティングゲート３７に重畳してワードライン４０が通る。
【００２４】
図４を参照すると、第１〜第８Ｎ+接合部（３５ａ〜３５ｈ）、Ｐ+接合部３６及び第９〜第１４Ｎ+接合部（３５ｉ〜３５ｎ）は、孤立してトリプルＰウェル３３内に順次形成される。第１〜第６フローティングゲート（３７ａ〜３７ｆ）は、孤立してトリプルＰウェル３３上に順次形成される。ソース端子(source node)３９は第２Ｎ+接合部３５ｂに連結される。第１及び第２ソースセレクトライン（３８ａ及び３８ｂ）のそれぞれは第２Ｎ+接合部３５ｂを中心として両側に形成される。ビットライン４３は第７及び第１１Ｎ+接合部（３５ｇ及び３５ｋ）のそれぞれに配線で連結される。第１ドレインセレクトライン４２ａは第７Ｎ+接合部３５ｇの一側に形成され、第２ドレインセレクトライン４２ｂは第１１Ｎ+接合部３５ｋの一側に形成される。第２ソースセレクトライン３８ｂ及び第１ドレインセレクトライン４２ａとの間において、第１パスゲート４０ａは第１フローティングゲート３７ａに重畳して形成され、第１セルゲート４１ａは第２フローティングゲート３７ｂに重畳して形成され、第２パスゲート４０ｂは第３フローティングゲート３７ｃに重畳して形成される。ここで、第１セルゲート４１ａは第１パスゲート４０ａと第２パスゲート４０ｂとの間に位置する。第２ドレインセレクトライン４２ｂ側にも、前述と同様に、第３パスゲート４０ｃは第４フローティングゲート３７ｄに重畳して形成され、第２セルゲート４１ｂは第５フローティングゲート３７ｅに重畳して形成され、第４パスゲート４０ｄは第６フローティングゲート３７ｆに重畳して形成される。
【００２５】
前述において、ソース端子３９、ソースセレクトライン（３８ａ及び３８ｂ）、ドレインセレクトライン（４２ａ及び４２ｂ）、パスゲート（４０ａ〜４０ｄ）、及びセルゲート（４１ａ及び４１ｂ）のそれぞれはトリプルＰウェル３３と交差する方向に形成され、ビットライン４３はトリプルＰウェル３３の方向に形成される。
【００２６】
本発明は読出動作時にウェルローディングを防止するため前述の構成に次の新しい構成が追加される。
【００２７】
前記構造において、ビットライン４３は第７及び第１１Ｎ+接合部３５ｇ及び３５ｋのそれぞれに配線で連結されるが、第７及び第１１Ｎ+接合部（３５ｇ及び３５ｋ）の間で、第８Ｎ+接合部３５ｈ、Ｐ+接合部３６及び第９Ｎ+接合部３５ｉのそれぞれは相互連結配線(interconnection line)１００で連結され、プログラムウェルセレクトゲート２００はビットライン４３に連結された第７Ｎ+接合部３５ｇと相互連結配線１００に連結された第８Ｎ+接合部３５ｈとの間に形成され、Ｐウェル端子３００はビットライン４３に連結された第１１Ｎ+接合部３５ｋと相互連結配線１００に連結された第９Ｎ+接合部３５ｉとの間の第１０Ｎ+接合部３５ｊに連結されて形成され、トリプルＰウェルセレクトゲート４００は第９Ｎ+接合部３５ｉと第１０Ｎ+接合部３５ｊとの間に形成される。
【００２８】
前記において、Ｐウェル端子３００は消去と読出時にウェルのバイアスを印加するためのもので、トリプルＰウェルセレクトゲート４００はＰウェル端子３００を選択するためのもので、プログラムウェルセレクトゲート２００はプログラム時にウェルにビットライン４３を介してバイアスを印加できるようにするためのものである。
【００２９】
本発明のＮＡＮＤ型メモリアレイは、前記構成を基本とし、このような基本構成が一定に配列されてなる。
【００３０】
次に、上述した本発明のＮＡＮＤ型メモリアレイの読出、プログラム及び消去動作をＮＡＮＤ型メモリアレイのノードバイアス状態を示す図５に基づいて説明する。
【００３１】
まず、読出動作は、ビットライン４３に０〜１Ｖの電圧を印加し、Ｐウェル端子３００に０〜１Ｖの電圧を印加し、ソース端子３９に３Ｖの電圧を印加し、ドレインセレクトライン４２ａ、４２ｂに５Ｖの電圧を印加し、ソースセレクトライン３８ａ、３８ｂに５Ｖの電圧を印加し、プログラムウェルセレクトゲート２００に０Ｖの電圧を印加し、トリプルＰウェルセレクトゲート４００に３Ｖの電圧を印加して行われる。
【００３２】
前記において、読出の際、セルのソース端子３９に３Ｖが印加され、ソースセレクトライン３８ａ、３８ｂに５Ｖ、パスゲート４０ａ〜４０ｄに５Ｖ、セルゲート４１ａ、４１ｂに３Ｖ、ドレインセレクトライン４２ａ、４２ｂに５Ｖを印加すると、ソースの電圧がセルストリング(cell string)を通過してビットライン４３に伝達されるので、これを読み出す。この際、プログラムウェルセレクトゲート２００が０Ｖなので、ビットラインバイアスはウェルに伝達されず、その代わりＰウェル端子３００のバイアスがトリプルＰウェルセレクトゲート４００の３ＶによってＰウェルに印加される。
【００３３】
プログラム動作は、ビットライン４３に−９Ｖの電圧を印加し、Ｐウェル端子３００に０Ｖの電圧を印加し、ソース端子３９に０Ｖの電圧を印加し、ドレインセレクトライン４２ａ、４２ｂに０Ｖの電圧を印加し、ソースセレクトライン３８ａ、３８ｂに０Ｖの電圧を印加し、プログラムウェルセレクトゲート２００に３Ｖの電圧を印加し、トリプルＰウェルセレクトゲート４００に−９Ｖの電圧を印加して行われる。
【００３４】
ここで、プログラム時にはビットプログラムが可能である。プログラムするビットライン４３には負電圧が印加され、そうでないビットライン４３には０Ｖが印加される。プログラムする場合、ビットライン４３の負バイアス(negative bias)は連結されたＮ+接合部に印加され、トリプルＰウェル３３とＮ+接合部のダイオードターンオンがされるので、トリプルＰウェル３３のバイアスは負(negative)になり、プログラムウェルセレクトゲート２００が３Ｖなので、Ｐ+接合部３６を介してトリプルＰウェル３３のバイアスはビットライン４３のバイアスと同一になる。この際、セルゲート４１ａ、４１ｂに正バイアスが印加されると、チャネルＦ-Ｎトンネリングによりプログラムされる。
【００３５】
消去動作は、ビットライン４３に９Ｖの電圧を印加し、Ｐウェル端子３００に９Ｖの電圧を印加し、ソース端子３９をフローティングさせ、ドレインセレクトライン４２ａ、４２ｂをフローティングさせ、ソースセレクトライン３８ａ、３８ｂをフローティングさせ、プログラムウェルセレクトゲート２００に０Ｖの電圧を印加し、トリプルＰウェルセレクトゲート４００に１２Ｖの電圧を印加して行われる。
【００３６】
ここで、消去時にはウェル全体に正バイアスを印加し、選択されたセルゲート４１ａ、４１ｂに負バイアスを印加することにより、チャネルＦ-Ｎトンネリングにより消去を行うが、Ｐウェル端子３００に正バイアスを印加し、トリプルＰウェルセレクトゲート４００にＰウェル端子３００より高いバイアスを印加すると、Ｐウェル端子３００のバイアスはＰ+接合部３６を介して分離されている全体Ｐウェルに正バイアスが印加され、セルゲート４１ａ、４１ｂに負バイアスを印加すると、セルは消去される。
【００３７】
【発明の効果】
上述したように、本発明は、消去と読出時にウェルのバイアスを印加するウェル端子、これをセレクトするためのトリプルウェルセレクトゲート、及びプログラム時にウェルにビットラインを介してバイアスを印加できるようにするためのプログラムウェルセレクトゲートをさらに構成させ、ウェルとビットラインとを分離させるので、読出時の速度低下を防止することができ、これにより読出速度の速い素子を実現することができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は従来の技術によるＮＡＮＤ型メモリアレイの断面図である。
【図２】従来の技術によるＮＡＮＤ型メモリアレイのノードバイアス状態を示す図である。
【図３】本発明によるＮＡＮＤ型メモリアレイをワードライン方向に切断して示す断面図である。
【図４】本発明によるＮＡＮＤ型メモリアレイをビットライン方向に切断して示す断面図である。
【図５】本発明の実施例によるＮＡＮＤ型メモリアレイのノードバイアス状態を示す図である。
【符号の説明】
１１，３１  Ｐ型基板
１２，３２  トリプルＮウェル
１３，３３  トリプルＰウェル
１４，３４  素子分離膜
１５，２５  Ｎ+接合部
１６，３６  Ｐ+接合部
１７，３７  フローティングゲート
１８，３８  ソースセレクトライン
１９，３９  ソース端子
２０，４０  パスゲート
２１，４１  セルゲート
２２，４２  ドレインセレクトライン
２３，４３  ビットライン
１００  相互連結配線
２００  プログラムウェルセレクトゲート
３００  Ｐウェル端子
４００  トリプルＰウェルセレクトゲート
【図１】
0003789095.tif 000002
【図２】
0003789095.tif 000003
【図３】
0003789095.tif 000004
【図４】
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【図５】
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