(57)【特許請求の範囲】
【請求項１】
信号が入力される信号入力部と；
前記信号入力部の後段に接続され、前記信号に所定の処理を施して出力する第１回路と；
ゲートが第１のノードにドレインが第２のノードに接続された第１のトランジスタと、ゲートが前記第１のノードにソースが前記第２のノードに接続された第２のトランジスタと、前記第１及び第２のトランジスタとはチャネル型が異なっており、ゲートが前記第１のノードにソース又はドレインのいずれか一方が所定の第１電圧に他方が前記第２のノードに接続された第３のトランジスタと、を有するとともに、
前記第１のノードには前記第１回路の出力が帰還され、前記第１のトランジスタのソースには所定の第２電圧が入力され、前記第２のトランジスタのドレインは前記信号入力部と前記第１回路との間に接続されている第２回路と；を備え、
前記第１回路の出力をメモリセルに供給することを特徴とするトランジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ（Large Scale Integrated circuit）等のトランジスタ回路に関し、特にＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に電源を供給するための回路等のように高電圧を扱うトランジスタ回路に関する。
【０００２】
【従来の技術】
従来の高電圧を扱うトランジスタ回路の例としてＥＥＰＲＯＭに電源を供給する回路を図１及び図４に示す。図３及び図４はともにレベルシフト回路で、信号ＩＮの入力に基づいてレベルシフトを行って信号ＯＵＴを出力し、信号ＯＵＴをＥＥＰＲＯＭの各メモリセルに供給する回路である。
【０００３】
図３において、信号ＩＮはＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ５１を介してＰチャネル型ＭＯＳトランジスタ５３及びＮチャネル型ＭＯＳトランジスタ５４の各ゲートに入力される。ＭＯＳトランジスタ５１のゲートには定電圧Ｖｃｃが印加される。
【０００４】
ＭＯＳトランジスタ５３のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ５４のソースにはグランドレベルが印加される。そして、ＭＯＳトランジスタ５３のドレインとＭＯＳトランジスタ５４のドレインは接続され、その接続中点より信号ＯＵＴが出力される。
【０００５】
信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ５２のゲートに印加され、ＭＯＳトランジスタ５２のソースには電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ５２のドレインはＭＯＳトランジスタ５３、５４の両ゲートに接続されている。
【０００６】
まず、電圧ＶＰＰが定電圧Ｖｃｃと同じ電圧であるときにハイレベルかロウレベルの信号ＩＮが入力される。信号ＩＮはロウレベルが０Ｖで、ハイレベルがＶｃｃの信号である。定電圧Ｖｃｃは５Ｖであり、信号ＩＮはＭＯＳトランジスタ５１を介してそのままＭＯＳトランジスタ５３、５４の両ゲートに入力される。
【０００７】
ＥＥＰＲＯＭにデータの書き込み又は消去を行う場合には、信号ＩＮの入力が確定された後に電圧Ｖｐｐを１５〜１７Ｖまで昇圧する。これに対して、データの読み出しを行う場合には、Ｖｐｐ＝Ｖｃｃのままである。以下、電圧Ｖｐｐを１５〜１７Ｖまで昇圧する場合について説明する。
【０００８】
ＭＯＳトランジスタ５３、５４はインバータを構成しており、信号ＩＮがロウレベルであるときには信号ＯＵＴは電圧Ｖｐｐによって１５〜１７Ｖとなる。そして、高電圧状態となった信号ＯＵＴによってＭＯＳトランジスタ５２はオフする。一方、信号ＩＮがハイレベルであるときには信号ＯＵＴはグランドレベルとなる。そして、信号ＯＵＴがグランドレベルであるときにはＭＯＳトランジスタ５２がオンするため、ＭＯＳトランジスタ５３、５４から成るインバータの入力側は電圧Ｖｐｐによって１５〜１７Ｖの高電圧に保たれる。なお、ＭＯＳトランジスタ５１は前記高電圧を遮断して信号ＩＮの入力側に伝わらないようにするために挿入されている。これにより、レベルシフト回路は信号ＩＮに基づいて信号ＯＵＴを出力する。
【０００９】
図４は一旦電圧Ｖｐｐを１５〜１７Ｖに昇圧した後であっても信号ＩＮの変更により信号ＯＵＴの変更を可能とした回路である。前者の図３に示す回路においては電圧Ｖｐｐが１５〜１７Ｖに昇圧した後では、ＭＯＳトランジスタ５３、５４から成るインバータのスレッショルドが電圧Ｖｐｐによって大きく上昇し、信号ＩＮのレベルである０Ｖ又は５Ｖではインバータとして正常に動作しなくなっていた。
【００１０】
図４に示す回路では、信号ＩＮはインバータ６５に入力される。インバータ６５の出力側はＮチャネル型ＭＯＳトランジスタ６２のゲート及びインバータ６６の入力側に接続されている。インバータ６６の出力側はＮチャネル型ＭＯＳトランジスタ６４のゲートに接続されている。
【００１１】
ＭＯＳトランジスタ６２のソースにはグランドレベルが印加される。ＭＯＳトランジスタ６２のドレインはＰチャネル型ＭＯＳトランジスタ６１のドレイン及びＰチャネル型ＭＯＳトランジスタ６３のゲートに接続されている。ＭＯＳトランジスタ６４のソースにはグランドレベルが印加される。ＭＯＳトランジスタ６４のドレインはＰチャネル型ＭＯＳトランジスタ６３のドレイン及びＭＯＳトランジスタ６１のゲートに接続されている。ＭＯＳトランジスタ６１、６３のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ６３、６４の接続中点より信号ＯＵＴが出力される。
【００１２】
インバータ６５、６６は定電圧Ｖｃｃで動作しており、電圧Ｖｐｐが１５〜１７Ｖに昇圧されていても信号ＩＮを変更しても正しく動作する。そのため、信号ＩＮのレベルの変更により信号ＯＵＴを変更することが可能である。
【００１３】
すなわち、すでに電圧Ｖｐｐが１５〜１７Ｖに昇圧されている場合に信号ＩＮがハイレベルからロウレベルとなれば、インバータ６５の出力はハイレベルとなり、ＭＯＳトランジスタ６２はオンする。また、インバータ６５の出力はインバータ６６を介することによりロウレベルとなるため、ＭＯＳトランジスタ６４はオフする。これにより、ＭＯＳトランジスタ６３はオンし、信号ＯＵＴは電圧Ｖｐｐによって１５〜１７Ｖとなり、ＭＯＳトランジスタ６１はオフ状態となる。
【００１４】
一方、信号ＩＮがロウレベルからハイレベルとなれば、インバータ６５の出力はロウレベルとなり、ＭＯＳトランジスタ６２はオフする。また、インバータ６５の出力はインバータ６６を介することによりハイレベルとなるため、ＭＯＳトランジスタ６４はオンする。これにより、信号ＯＵＴはグランドレベルとなり、ＭＯＳトランジスタ６１はオンし、ＭＯＳトランジスタ６３はオフする。したがって、電圧Ｖｐｐが１５〜１７Ｖまで昇圧された後でも信号ＩＮを変更することにより信号ＯＵＴの状態を変更することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の回路では電圧Ｖｐｐが１５〜１７Ｖの高電圧となると、図３においてはＰチャネル型ＭＯＳトランジスタ５２、５３のいずれか一方に、図４においてはＰチャネル型ＭＯＳトランジスタ６１、６３のいずれか一方に、１５〜１７Ｖの高電圧がソース・ドレイン間に印加されるため、ＬＳＩのプロセス等で規定される耐圧以上の高電圧を扱うことができなかった。
【００１６】
また、逆に言えば、前記耐圧以上の高電圧がＰチャネル型ＭＯＳトランジスタのソース・ドレイン間に印加されると、ブレークダウンが生じるため回路が機能しなくなるという問題があった。
【００１７】
本発明は上記課題を解決し、１個のトランジスタのソース・ドレイン間の耐圧以上の電圧を扱うことが可能なトランジスタ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために本発明では、信号が入力される信号入力部と；前記信号入力部の後段に接続され、前記信号に所定の処理を施して出力する第１回路と；ゲートが第１のノードにドレインが第２のノードに接続された第１のトランジスタと、ゲートが前記第１のノードにソースが前記第２のノードに接続された第２のトランジスタと、前記第１及び第２のトランジスタとはチャネル型が異なっており、ゲートが前記第１のノードにソース又はドレインのいずれか一方が所定の第１電圧に他方が前記第２のノードに接続された第３のトランジスタと、を有するとともに、前記第１のノードには前記第１回路の出力が帰還され、前記第１のトランジスタのソースには所定の第２電圧が入力され、前記第２のトランジスタのドレインは前記信号入力部と前記第１回路との間に接続されている第２回路と；を備え、前記第１回路の出力をメモリセルに供給するようにしている。
【００１９】
このような構成によると、ＥＥＰＲＯＭにデータの書き込みや消去を行うための高電圧を扱うトランジスタ回路等において、該トランジスタ回路は、例えばＰチャネル型の第１及び第２のＭＯＳトランジスタとＮチャネル型の第３のＭＯＳトランジスタを備え、これらのトランジスタの各ゲートは第１のノードに接続され、第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのソースと第３のＭＯＳトランジスタのソースは第２のノードに接続されるような接続関係となっている。第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのソースの両端に例えば１５〜１７Ｖの高電圧が印加され、第１のノードがその高電圧に保たれている場合でも、第３のＭＯＳトランジスタのドレインが例えば５Ｖの定電圧に接続されているために第３のＭＯＳトランジスタがオンし、第２のノードが前記定電圧−Ｖｔｈ（ただし、１個のＭＯＳトランジスタのスレッショルド電圧）となるため、第１のＭＯＳトランジスタのソース・ドレイン間には１０〜１２Ｖの電圧が印加され、一方、第２のＭＯＳトランジスタのソース・ドレイン間には５Ｖの電圧が印加される。このように、第１及び第２のＭＯＳトランジスタのそれぞれには前記高電圧が緩和された状態で印加されるので、該トランジスタ回路は単独のＰチャネル型ＭＯＳトランジスタのソース・ドレイン間の耐圧以上の高電圧を扱うことが可能となっている。
【００２０】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態について説明する。図１は本発明の第１の実施形態であるレベルシフト回路とこのレベルシフト回路より出力される信号ＯＵＴを受けるＥＥＰＲＯＭのメモリセル２３の回路図である。図１ではメモリセル２３としてトランジスタ２０及びＥＥＰＲＯＭ２１により構成された１ビット分のみを示しているが、実際の回路には図示していないが、ワードラインＷＬ及びセンスラインＳＬで特定される位置に８ビット分のメモリセルが設けられ、さらに、この８ビット分のメモリセルが複数のワードラインＷＬ及びセンスラインＳＬごとに平面的に設けられた構造をしている。そして、各ワードラインＷＬにそれぞれレベルシフト回路が接続されるような構成となっている。
【００２１】
信号ＩＮはＮチャネル型ＭＯＳトランジスタ８を介してＰチャネル型ＭＯＳトランジスタ４、５及びＮチャネル型ＭＯＳトランジスタ６、７の各ゲートに入力される。ＭＯＳトランジスタ８のゲートには定電圧Ｖｃｃが印加される。ＭＯＳトランジスタ４のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ７のソースにはグランドレベルが印加される。ＭＯＳトランジスタ６のドレインには定電圧Ｖｃｃが印加される。
【００２２】
ＭＯＳトランジスタ４のドレインとＭＯＳトランジスタ５のソースは接続され、その接続中点にはＭＯＳトランジスタ６のソースが接続されている。また、ＭＯＳトランジスタ５のＮバックのゲートはＭＯＳトランジスタ４のドレインに接続されている。さらに、ＭＯＳトランジスタ５のドレインとＭＯＳトランジスタ７のドレインは接続され、その接続中点より信号ＯＵＴが出力される。
【００２３】
信号ＯＵＴはＰチャネル型ＭＯＳトランジスタ１、２及びＮチャネル型ＭＯＳトランジスタ３の各ゲートに入力される。ＭＯＳトランジスタ１のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ３のドレインには定電圧Ｖｃｃが印加される。ＭＯＳトランジスタ１のドレインとＭＯＳトランジスタ２のソースは接続され、その接続中点にはＭＯＳトランジスタ３のソースが接続されている。また、ＭＯＳトランジスタ２のＮバックのゲートはＭＯＳトランジスタ１のドレインに接続されている。ＭＯＳトランジスタ２のドレインはＭＯＳトランジスタ４、５、６、７の各ゲートに接続されている。
【００２４】
そして、信号ＯＵＴがワードラインＷＬに供給され、メモリセル２３ごとに設けられているＭＯＳトランジスタ２０と、センスラインＳＬのスイッチ制御用のＭＯＳトランジスタ２２のゲートに入力される。ＭＯＳトランジスタ２２がオンしているときにセンスラインＳＬの信号がＥＥＰＲＯＭ２１のコントロールゲートに送られ、データの書き込みや読み出し等を行う。
【００２５】
本実施形態では、ＭＯＳトランジスタ１、２、３から構成される回路１０と、ＭＯＳトランジスタ４、５、６から構成される回路１１は、上記従来のレベルシフト回路（図３参照）における単独のＰチャネル型ＭＯＳトランジスタ５２、５３にそれぞれ対応しており、同様の内部構成となっている。
【００２６】
例えば回路１１に着目すると、ゲートが第１のノード１２にドレインが第２のノード１３に接続された第１のトランジスタ４と、ゲートが第１のノード１２にソースが第２のノード１３に接続された第２のトランジスタ５と、トランジスタ４、５とはチャネル型が異なっており、ゲートが第２のノード１３にドレインが所定の電圧Ｖｃｃにソースが前記ノード１３に接続された第３のトランジスタ６とを有している。本実施形態では定電圧Ｖｃｃは５Ｖである。
【００２７】
回路の動作について説明すると、まず、すべてのレベルシフト回路の電圧ＶｐｐをＶｃｃとしてそれぞれのレベルシフト回路にハイレベルかロウレベルの信号ＩＮを入力する。その後、データの書き込み又は消去を行う場合には電圧Ｖｐｐを１５〜１７Ｖまで昇圧し、一方、データの読み出しを行う場合には電圧ＶｐｐはＶｃｃと等しいままである。なお、信号ＩＮはロウレベルであるときには０Ｖであり、ハイレベルであるときには５Ｖである。以下、電圧Ｖｐｐを１５〜１７Ｖまで昇圧する場合について説明する。
【００２８】
信号ＩＮがロウレベルであるときには、ＭＯＳトランジスタ６、７はオフとなり、ＭＯＳトランジスタ４、５はオンするので、信号ＯＵＴは電圧Ｖｐｐによって１５〜１７Ｖとなる。そして、１５〜１７Ｖとなった信号ＯＵＴによってＭＯＳトランジスタ３はオンし、ＭＯＳトランジスタ１、２はオフする。
【００２９】
そのため、回路１０では、ＭＯＳトランジスタ１のソースとＭＯＳトランジスタ２のドレインの両端には１５〜１７Ｖの高電圧が印加されるが、ＭＯＳトランジスタ３がオンしているためにＭＯＳトランジスタ１のソース・ドレイン間には１０〜１２Ｖの電圧が印加され、ＭＯＳトランジスタ２のソース・ドレイン間にはＶ−Ｖｔｈの電圧が印加される。したがって、ＭＯＳトランジスタ１、２では電圧Ｖｐｐによる高電圧１５〜１７Ｖが緩和された状態でソース・ドレイン間に与えられている。
【００３０】
一方、信号ＩＮがハイレベルであるときには、ＭＯＳトランジスタ６、７はオンし、ＭＯＳトランジスタ４、５はオフするので、信号ＯＵＴはグランドレベルとなる。そして、ＭＯＳトランジスタ３はオフし、ＭＯＳトランジスタ１、２はオンするので、トランジスタ４、５、６、７のゲートには電圧Ｖｐｐが印加される。また、ＭＯＳトランジスタ８によって１５〜１７Ｖの高電圧が遮断され、信号ＩＮの入力側に伝わらないようになっている。
【００３１】
回路１１では、ＭＯＳトランジスタ４のソースとＭＯＳトランジスタ５のドレインの両端に前記高電圧が印加されるが、回路１１の内部においては回路１０と同様の構成となっているので、前記高電圧が緩和された状態でＭＯＳトランジスタ４、５のそれぞれのソース・ドレイン間に印加される。
【００３２】
このように本実施形態によれば、レベルシフト回路は電圧Ｖｐｐが各ＭＯＳトランジスタのソース・ドレイン間の耐圧以上であったとしても扱うことが可能となっている。
【００３３】
なお、図１に示す回路は本発明の一実施形態であり、一般に高電圧を扱うトランジスタ回路において、高電圧が印加されるＰチャネル型ＭＯＳトランジスタの部分に回路１０、１１と同様の構成を備えるようにすることにより、高電圧が緩和されるため、単独のＭＯＳトランジスタのソース・ドレイン間の耐圧以上の電圧を扱うことが可能となる。
【００３４】
また、Ｎチャネル型ＭＯＳトランジスタでソース・ドレイン間の耐圧以上の高電圧が印加される場合には、図示しないがその部分を、ゲートが第１のノードにドレインが第２のノードに接続された第１のＮチャネル型ＭＯＳトランジスタと、ゲートが前記第１のノードにソースが前記第１のノードに接続された第２のＮチャネル型ＭＯＳトランジスタと、ゲートが前記第２のノードにソースが所定の電圧にドレインが前記第２のノードに接続された第３のＰチャネル型ＭＯＳトランジスタとを有する構成とすることにより、トランジスタ回路は前記高電圧を扱うことが可能となる。
【００３５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図２は第２の実施形態であるレベルシフト回路の回路図であり、また、上記第１の実施形態（図１）では電圧Ｖｐｐを１５〜１７Ｖに昇圧した後では回路１１とＭＯＳトランジスタ７から成るインバータのスレッショルドが上昇し、信号ＩＮを変更しても正常に回路が動作しなくなるが、本実施形態では電圧Ｖｐｐを１５〜１７Ｖの高電圧と昇圧した後でも信号ＩＮの変更により信号ＯＵＴの変更が可能である。
【００３６】
図２において、信号ＩＮはインバータ３６に入力されるインバータ３６の出力側はＮチャネル型ＭＯＳトランジスタ３７のゲート及びインバータ３８の入力側に接続されている。インバータ３８の出力側はＮチャネル型ＭＯＳトランジスタ３９のゲートに接続されている。
【００３７】
ＭＯＳトランジスタ３７、３９の各ソースにはグランドレベルが印加される。ＭＯＳトランジスタ３７のドレインはＰチャネル型ＭＯＳトランジスタ３２のドレインと、Ｐチャネル型ＭＯＳトランジスタ３３、３４の各ゲートと、Ｎチャネル型ＭＯＳトランジスタ３５のゲートに接続されている。
【００３８】
ＭＯＳトランジスタ３９のドレインはＭＯＳトランジスタ３４のドレインと、Ｐチャネル型ＭＯＳトランジスタ３１、３２の各ゲートと、Ｎチャネル型ＭＯＳトランジスタ３０のゲートに接続されている。ＭＯＳトランジスタ３０、３５の各ドレインには定電圧Ｖｃｃが印加される。ＭＯＳトランジスタ３１、３３の各ソースには電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ３４、３９の接続中点より信号ＯＵＴが出力される。
【００３９】
ＭＯＳトランジスタ３０、３１、３２から成る回路４０と、ＭＯＳトランジスタ３３、３４、３５から成る回路４１は、図１における回路１０、１１と同様の構成であり、図４に示す従来のレベルシフト回路におけるＰチャネル型ＭＯＳトランジスタ６１、６３にそれぞれ対応して設けられている。
【００４０】
したがって、インバータ３６、３８は定電圧ＭＶｃｃで動作しているので電圧Ｖｐｐが１５〜１７Ｖの高電圧であっても、信号ＩＮがロウレベルであるときには、ＭＯＳトランジスタ３０はオン、ＭＯＳトランジスタ３１、３２はオフ、ＭＯＳトランジスタ３３、３４はオン、ＭＯＳトランジスタ３５はオフ、ＭＯＳトランジスタ３７はオン、ＭＯＳトランジスタ３９はオフの状態となり、レベルシフト回路は１５〜１７Ｖの信号ＯＵＴを出力する。このとき、回路４０では高電圧が両端に印加されるが、ＭＯＳトランジスタ３０がオンしているため高電圧が緩和された状態でＭＯＳトランジスタ３１、３２に与えられる。
【００４１】
一方、信号ＩＮがハイレベルであるときには、上記各ＭＯＳトランジスタのオン／オフ関係が逆転するので、レベルシフト回路はグランドレベルの信号ＯＵＴを出力する。このとき、回路４１では高電圧が印加されるが、ＭＯＳトランジスタ３５がオンしているため高電圧が緩和された状態でＭＯＳトランジスタ３３、３４に与えられる。
【００４２】
このように、本実施形態ではインバータ３６、３８は定電圧Ｖｃｃで動作するので、電圧Ｖｐｐを１５〜１７Ｖに昇圧した後でも信号ＩＮを変更することによって信号ＯＵＴを変更することが可能となっている。
【００４３】
【発明の効果】
以上説明したように本発明によれば、第３のトランジスタによって第１及び第２のトランジスタの両端に印加される電圧が緩和された状態で各トランジスタのソース・ドレイン間に印加されるので、各トランジスタのソース・ドレイン間の耐圧以上の高電圧をトランジスタ回路で扱うことが可能となる。また、このような高電圧がトランジスタ回路に印加されたとしてもブレークダウンによる誤動作が生じることがないようになっている。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態であるレベルシフト回路とＥＥＰＲＯＭのメモリセルの回路図。
【図２】  本発明の第２の実施形態であるレベルシフト回路の回路図。
【図３】  従来のレベルシフト回路の一例の回路図。
【図４】  従来のレベルシフト回路の別例の回路図。
【符号の説明】
１、２    Ｐチャネル型ＭＯＳトランジスタ
３    Ｎチャネル型ＭＯＳトランジスタ
４、５    Ｐチャネル型ＭＯＳトランジスタ
６    Ｎチャネル型ＭＯＳトランジスタ
１２    第１のノード
１３    第２のノード
２１    ＥＥＰＲＯＭ
２３    メモリセル
【図１】
0003797788.tif 000002
【図２】
0003797788.tif 000003
【図３】
0003797788.tif 000004
【図４】
0003797788.tif 000005