(57)【特許請求の範囲】
【請求項１】
ＳＯＩ用絶縁層と、
該ＳＯＩ用絶縁層に、素子間分離領域を研磨ストッパとして選択研磨で形成された半導体層と、
該半導体層に形成された、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する薄膜の第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された複数の第１ゲート電極と、
前記第１ゲート電極の間の領域における前記半導体層の上から前記第１ゲート電極の上まで延在して形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記半導体層の上に形成された部分と、前記第２ゲート絶縁膜を介して前記第１ゲート電極の上の重複して延在して形成された部分とが連続している、複数の第２ゲート電極と、
を有し、
前記第１ゲート電極が、中央部と、前記中央部にゲート長方向両側に隣接してなり、前記中央部より膜厚が薄い両側部を有し、
前記第１ゲート電極の中央部の両側壁、及び、両側部の上面に連続してサイドウォールが形成されており、
前記複数の第１ゲート電極と前記複数の第２ゲート電極とのそれぞれは、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の上に交互に、かつ、複数のＮＡＮＤ型不揮発性メモリを構成するように配置され、
前記第１ゲート絶縁膜中に電荷を蓄積して情報を記憶する、
ＮＡＮＤ型メモリセル構造を有するＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項２】
前記第２ゲート絶縁膜は、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する
請求項１記載のＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項３】
前記サイドウォールがポリシリコンで形成されている、
請求項１に記載のＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項４】
第１絶縁層と、
該第１絶縁層に形成された半導体層と、
該半導体層に形成された、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する薄膜の第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に形成された複数の第１ゲート電極と、
前記第１ゲート電極の間の領域における前記半導体層の上から前記第１ゲート電極の上まで延在して形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記半導体層の上に形成された部分と、前記第２ゲート絶縁膜を介して前記第１ゲート電極の上の重複して延在して形成された部分とが連続している、複数の第２ゲート電極と、
を有し、
前記第１ゲート電極が、中央部と、前記中央部にゲート長方向両側に隣接してなり、前記中央部より膜厚が薄い両側部を有し、
前記第１ゲート電極の中央部の両側壁、及び、両側部の上面に連続してサイドウォールが形成されており、
前記複数の第１ゲート電極と前記複数の第２ゲート電極とのそれぞれは、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の上に交互に、かつ、複数のＮＡＮＤ型不揮発性メモリを構成するように配置され、
前記第１ゲート絶縁膜中に電荷を蓄積して情報を記憶する、
ＮＡＮＤ型メモリセル構造を有するＮＡＮＤ型不揮発性半導体メモリ装置。
【請求項５】
ＮＡＮＤ型不揮発性半導体メモリ装置を製造する方法であって、
張り合わせ研磨ＳＯＩ法で、支持基板に上にＢＰＳＧ層と、該ＢＰＳＧ層の上にポリシリコン層と、該ポリシリコン層の上にＳＯＩ用絶縁層と、該ＳＯＩ用絶縁層の上にシリコン半導体層を積層する工程であって、前記半導体層は素子間分離領域を研磨ストッパとして選択研磨で形成される工程と、
前記半導体層に、電荷が蓄積されて情報の書き込みが可能な第１トンネル酸化膜と、第１窒化酸化膜と、第１シリコン酸化膜を積層して第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の上に第１導電層を形成する工程と、
該第１導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第１パターンの第１レジスト膜を形成し、該第１レジスト膜を用いてエッチング処理することにより前記第１ゲート絶縁膜を保護する厚さを残して前記第１導電層を加工し、前記第１導電層に、第１ゲート電極の中央部となる領域と、前記中央部にゲート長方向両側に隣接してなり、前記中央部よりも膜厚が薄い両側部となる領域とを形成する工程と、
前記第１レジスト膜を除去する工程と、
前記第１ゲート絶縁膜を保護する厚さを残した前記第１導電層の上にサイドウォール形成層を形成する工程と、
該サイドウォール形成層を全面エッチバックして、前記第１導電層の前記中央部となる領域それぞれの両側壁、及び、前記第１導電層の両側部となる領域の上面に連続する絶縁用サイドウォールを形成するとともに、前記第１導電層の両側部となる領域、及び、前記第１ゲート絶縁膜を除去することにより、所定間隔で離間した複数の第１ゲート電極を形成する工程と、
前記第１ゲート絶縁膜が除去されて露出した前記半導体層と前記第１ゲート電極の上に、電荷が蓄積されて情報の書き込みが可能な第２トンネル酸化膜と、第２窒化酸化膜と、第２シリコン酸化膜を積層して第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の上に第２導電層を形成する工程と、
該第２導電層の表面に、前記ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第２パターンの第２レジスト膜を形成し、該第２レジスト膜を用いてエッチング処理することにより、前記第２導電層を加工し、前記第１ゲート電極が存在しない部分において前記第２ゲート絶縁膜に接触し、かつ、前記隣接する第１ゲート電極および前記サイドウォールの上に前記第２ゲート絶縁膜を介して部分的に重複して延在する複数の第２ゲート電極であって、所定間隔で離間している第２ゲート電極を形成する工程と、
を有するＮＡＮＤ型不揮発性半導体メモリ装置の製造方法。
【請求項６】
ＮＡＮＤ型不揮発性半導体メモリ装置の製造方法であって、
半導体基板上に、電荷が蓄積されて情報の書き込みが可能な第１トンネル酸化膜と、第１窒化酸化膜と、第１シリコン酸化膜を積層して第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の上に第１導電層を形成する工程と、
該第１導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第１パターンの第１レジスト膜を形成し、前記第１ゲート絶縁膜を保護する厚さを残して該第１レジスト膜を用いてエッチング処理することにより第１導電層を加工し、前記第１導電層に、第１ゲート電極の中央部となる領域と、前記中央部にゲート長方向両側に隣接してなり、前記中央部よりも膜厚が薄い両側部となる領域とを形成する工程と、
前記第１レジスト膜を除去する工程と、
前記第１ゲート絶縁膜を保護する厚さを残した前記第１導電層の上にサイドウォール形成層を形成する工程と、
該サイドウォール形成層を全面エッチバックして、前記第１導電層の前記中央部となる領域それぞれの両側壁、及び、前記第１導電層の両側部となる領域の上面に連続する絶縁用サイドウォールを形成するとともに、前記第１導電層の両側部となる領域を除去することにより、所定間隔で離間した複数の第１ゲート電極を形成する工程と、
下層側のメモリトランジスタとなる部分以外の前記第１ゲート絶縁膜を除去する工程と、
前記サイドウォールおよび前記第１ゲート電極が形成された半導体基板の全面に、電荷が蓄積されて情報の書き込みが可能な第２トンネル酸化膜と、第２窒化酸化膜と、第２シリコン酸化膜を積層して第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の上に第２導電層を形成する工程と、
該第２導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第２パターンの第２レジスト膜を形成し、該第２レジスト膜を用いてエッチング処理することにより前記第２導電層を加工し、所定間隔で離間した複数の第２ゲート電極を形成する工程と、
を有するＮＡＮＤ型不揮発性半導体メモリ装置の製造方法。
【請求項７】
前記第１ゲート電極の個々により形成される第１チャネル長と、前記第２ゲート電極の個々により形成される第２チャネル長とが実質的に同一になるように、前記第１ゲート電極をパターン加工するための前記第１レジスト膜のパターンを、プラズマ処理により細らせる
請求項６に記載のＮＡＮＤ型不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法に係り、さらに詳しくは、フローティングゲートを有する不揮発性半導体メモリ装置に比較してセル面積を大幅に縮小することができるＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
電気的に情報の書き込み消去が可能な不揮発性半導体メモリ装置として、図１７（Ａ），（Ｂ）に示すように、フローティングゲートを有するＮＯＲ型Ｅ2 ＰＲＯＭが知られている。ＮＯＲ型Ｅ2 ＰＲＯＭでは、半導体基板２の表面に、ゲート絶縁膜４、フローティングゲート６、中間絶縁膜８およびコントロールゲート１０が積層してある。半導体基板２の表面には、素子間分離領域（ＬＯＣＯＳ）１５が形成してあり、ＬＯＣＯＳ１５で囲まれた半導体基板２の表面には、コントロールゲート１０に対して自己整合的にドレイン拡散領域１１およびソース拡散領域１３が形成してある。ドレイン拡散領域１１およびソース拡散領域１３は、ｎ++の拡散層で構成される。
【０００３】
コントロールゲート１０の上には、酸化シリコンなどで構成される層間絶縁層１２が堆積してある。層間絶縁層１２には、ドレイン拡散領域１１に対してコンタクトするためのコンタクトホール１４が形成してある。このコンタクトホール１４を通じてビット線１６が、ドレイン拡散領域１１に対して接続される。
【０００４】
ＮＯＲ型では、図１７（Ｂ）に示すように、メモリセル毎の情報を取り出すために、二つのメモリセル用トランジスタの間に形成されたドレイン拡散領域１１に対して、ビット線１６のコンタクトが形成される。すなわち、ＮＯＲ型では、二ビットに一個のビット線コンタクトが必要である。したがって、ＮＯＲ型では、一つのビット線コンタクトを形成するために必要とされる面積は、二つのメモリセルに振り分けられる。
【０００５】
ＮＯＲ型不揮発性半導体メモリ装置に比較して、さらにセル面積の縮小が可能な不揮発性半導体メモリ装置として、ＮＡＮＤ型Ｅ2 ＰＲＯＭが知られている。  ＮＡＮＤ型Ｅ2ＰＲＯＭは、図１８，１９に示すように、半導体基板２の表面に、ゲート絶縁膜４、フローティングゲート６、中間絶縁膜８およびコントロールゲート１０が積層され、セルトランジスタＭＴが複数個（図示では８ビット）毎に直列に接続配置されている。複数個毎にグループ化されたセルトランジスタＭＴの両端部には、選択トランジスタＳＴが配置される。セルトランジスタＭＴおよび選択トランジスタＳＴの両側に位置する半導体基板２の表面には、図１９（Ａ）に示すＮＡＮＤ型のメモリセル構造を有するように、ソース・ドレイン拡散領域２０，２２ａ，２２ｂが形成してある。これら拡散領域２０，２２ａ，２２ｂは、ｎ++拡散層で構成される。
【０００６】
なお、図１９において、Ｗ１〜Ｗ８は、図１８に示すコントロールゲート１０となるワード線を示し、Ｓ１，Ｓ２は、選択トランジスタＳＴのゲート電極と成るワード線を示す。また、図１９（Ａ）において、Ｂ１，Ｂ２は、ビット線１６に相当する。
【０００７】
このようなＮＡＮＤ型のＥ2 ＰＲＯＭの場合には、ビット線１６のコンタクトは、図１８（Ａ）に示すように、層間絶縁層１２に形成されたコンタクトホールを通じて、一方の選択トランジスタＳＴの拡散領域２２ａに対して行われ、各セルトランジスタＭＴ毎には行わない。すなわち、ＮＡＮＤ型のＥ2 ＰＲＯＭの場合には、二つの選択トランジスタＳＴを必要とするが、これらの占有面積は、グループ化されたセルトランジスタＳＴの個数（ビット数、図示では８ビット）に振り分けられる。最近のＮＡＮＤ型メモリでは、１６ビット構成になっているので、ＮＯＲ型メモリに比較し、ますます１ビット当りのセル面積を小さくすることができる。
【０００８】
【発明が解決しようとする課題】
ところが、ＮＡＮＤ型メモリでも、次に示すような構造上のいくつかの改善点を有している。
第１に、図１８（Ｂ），図１９（Ｂ）に示すように、フローティングゲート６は、容量に関するカップリングレシオを上げるために、ＬＯＣＯＳ１５上に、オーバラップ長ｌだけ延在させて形成している。すなわち、このオーバラップ長ｌの分だけセル面積が、ワード線（コントロールゲート１０）方向に大きくなっている。
【０００９】
第２に、通常ＬＯＣＯＳ１５を形成すると、ＬＯＣＯＳ１５の端部でバーズビークが発生し、このバーズビーク長ψを考慮してトランジスタ幅を設計しなければならない。そのため、このバーズビーク長ψの長さに相当する分だけセル面積が大きくなっている。
【００１０】
第３に、通常ＬＯＣＯＳ１５を利用したプロセスにおいて、コンタクトホール１４ａ（図１８（Ａ）参照）を形成する際に、コンタクトホール１４ａのエッヂが、ＬＯＣＯＳ１５上に乗らないようにするため、マージンμが必要であり、このマージンμが、メモリセルを大きくする要因となっている。
【００１１】
第４に、ＮＡＮＤ型のメモリの場合には、ソース・ドレイン領域２０，２２ａ，２２ｂに相当するｎ++層の働きは、メモリセルの記憶状態”１”，”０”を判定するために電流を流すことにある。したがって、信号電流を流すためのｎ++層の存在が、セル面積を大きくしている。
【００１２】
本発明は、このような実状に鑑みてなされ、フローティングゲートを有する不揮発性半導体メモリ装置に比較してセル面積を大幅に縮小することができるＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の観点によれば、ＳＯＩ用絶縁層と、該ＳＯＩ用絶縁層に、素子間分離領域を研磨ストッパとして選択研磨で形成された半導体層と、該半導体層に形成された、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する薄膜の第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に形成された複数の第１ゲート電極と、前記第１ゲート電極の間の領域における前記半導体層の上から前記第１ゲート電極の上まで延在して形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記半導体層の上に形成された部分と、前記第２ゲート絶縁膜を介して前記第１ゲート電極の上の重複して延在して形成された部分とが連続している、複数の第２ゲート電極と、を有し、
前記第１ゲート電極が、中央部と、前記中央部にゲート長方向両側に隣接してなり、前記中央部より膜厚が薄い両側部を有し、
前記第１ゲート電極の中央部の両側壁、及び、両側部の上面に連続してサイドウォールが形成されており、
前記複数の第１ゲート電極と前記複数の第２ゲート電極とのそれぞれは、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の上に交互に、かつ、複数のＮＡＮＤ型不揮発性メモリを構成するように配置され、
前記第１ゲート絶縁膜中に電荷を蓄積して情報を記憶する、ＮＡＮＤ型メモリセル構造を有するＮＡＮＤ型不揮発性半導体メモリ装置が提供される。
【００１４】
好ましくは、前記第２ゲート絶縁膜は、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する。
【００１５】
本発明の第２の観点によれば、第１絶縁層と、該第１絶縁層に形成された半導体層と、該半導体層に形成された、トンネル酸化膜と、窒化膜と、酸化膜とからなり、電子トラップ作用を有する薄膜の第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に形成された複数の第１ゲート電極と、前記第１ゲート電極の間の領域における前記半導体層の上から前記第１ゲート電極の上まで延在して形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記半導体層の上に形成された部分と、前記第２ゲート絶縁膜を介して前記第１ゲート電極の上の重複して延在して形成された部分とが連続している、複数の第２ゲート電極と、を有し、
前記第１ゲート電極が、中央部と、前記中央部にゲート長方向両側に隣接してなり、前記中央部より膜厚が薄い両側部を有し、
前記第１ゲート電極の中央部の両側壁、及び、両側部の上面に連続してサイドウォールが形成されており、
前記複数の第１ゲート電極と前記複数の第２ゲート電極とのそれぞれは、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の上に交互に、かつ、複数のＮＡＮＤ型不揮発性メモリを構成するように配置され、
前記第１ゲート絶縁膜中に電荷を蓄積して情報を記憶する、ＮＡＮＤ型メモリセル構造を有するＮＡＮＤ型不揮発性半導体メモリ装置が提供される。
【００１６】
本発明の第３の観点によれば、ＮＡＮＤ型不揮発性半導体メモリ装置を製造する方法であって、
張り合わせ研磨ＳＯＩ法で、支持基板に上にＢＰＳＧ層と、該ＢＰＳＧ層の上にポリシリコン層と、該ポリシリコン層の上にＳＯＩ用絶縁層と、該ＳＯＩ用絶縁層の上にシリコン半導体層を積層する工程であって、前記半導体層は素子間分離領域を研磨ストッパとして選択研磨で形成される工程と、
前記半導体層に、電荷が蓄積されて情報の書き込みが可能な第１トンネル酸化膜と、第１窒化酸化膜と、第１シリコン酸化膜を積層して第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の上に第１導電層を形成する工程と、
該第１導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第１パターンの第１レジスト膜を形成し、該第１レジスト膜を用いてエッチング処理することにより前記第１ゲート絶縁膜を保護する厚さを残して前記第１導電層を加工し、前記第１導電層に、第１ゲート電極の中央部となる領域と、前記中央部にゲート長方向両側に隣接してなり、前記中央部よりも膜厚が薄い両側部となる領域とを形成する工程と、
前記第１レジスト膜を除去する工程と、
前記第１ゲート絶縁膜を保護する厚さを残した前記第１導電層の上にサイドウォール形成層を形成する工程と、
該サイドウォール形成層を全面エッチバックして、前記第１導電層の前記中央部となる領域それぞれの両側壁、及び、前記第１導電層の両側部となる領域の上面に連続する絶縁用サイドウォールを形成するとともに、前記第１導電層の両側部となる領域、及び、前記第１ゲート絶縁膜を除去することにより、所定間隔で離間した複数の第１ゲート電極を形成する工程と、
前記第１ゲート絶縁膜が除去されて露出した前記半導体層と前記第１ゲート電極の上に、電荷が蓄積されて情報の書き込みが可能な第２トンネル酸化膜と、第２窒化酸化膜と、第２シリコン酸化膜を積層して第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の上に第２導電層を形成する工程と、
該第２導電層の表面に、前記ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第２パターンの第２レジスト膜を形成し、該第２レジスト膜を用いてエッチング処理することにより、前記第２導電層を加工し、前記第１ゲート電極が存在しない部分において前記第２ゲート絶縁膜に接触し、かつ、前記隣接する第１ゲート電極および前記サイドウォールの上に前記第２ゲート絶縁膜を介して部分的に重複して延在する複数の第２ゲート電極であって、所定間隔で離間している第２ゲート電極を形成する工程と、
を有するＮＡＮＤ型不揮発性半導体メモリ装置の製造方法が提供される。
【００１７】
本発明の第４の観点によれば、ＮＡＮＤ型不揮発性半導体メモリ装置の製造方法であって、
半導体基板上に、電荷が蓄積されて情報の書き込みが可能な第１トンネル酸化膜と、第１窒化酸化膜と、第１シリコン酸化膜を積層して第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の上に第１導電層を形成する工程と、
該第１導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第１パターンの第１レジスト膜を形成し、前記第１ゲート絶縁膜を保護する厚さを残して該第１レジスト膜を用いてエッチング処理することにより第１導電層を加工し、前記第１導電層に、第１ゲート電極の中央部となる領域と、前記中央部にゲート長方向両側に隣接してなり、前記中央部よりも膜厚が薄い両側部となる領域とを形成する工程と、
前記第１レジスト膜を除去する工程と、
前記第１ゲート絶縁膜を保護する厚さを残した前記第１導電層の上にサイドウォール形成層を形成する工程と、
該サイドウォール形成層を全面エッチバックして、前記第１導電層の前記中央部となる領域それぞれの両側壁、及び、前記第１導電層の両側部となる領域の上面に連続する絶縁用サイドウォールを形成するとともに、前記第１導電層の両側部となる領域を除去することにより、所定間隔で離間した複数の第１ゲート電極を形成する工程と、
下層側のメモリトランジスタとなる部分以外の前記第１ゲート絶縁膜を除去する工程と、
前記サイドウォールおよび前記第１ゲート電極が形成された半導体基板の全面に、電荷が蓄積されて情報の書き込みが可能な第２トンネル酸化膜と、第２窒化酸化膜と、第２シリコン酸化膜を積層して第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜の上に第２導電層を形成する工程と、
該第２導電層の表面に、ＮＡＮＤ型不揮発性半導体メモリ装置を形成するための第２パターンの第２レジスト膜を形成し、該第２レジスト膜を用いてエッチング処理することにより前記第２導電層を加工し、所定間隔で離間した複数の第２ゲート電極を形成する工程と、
を有するＮＡＮＤ型不揮発性半導体メモリ装置の製造方法が提供される。
【００１８】
【作用】
本発明のＮＡＮＤ型不揮発性半導体メモリ装置では、ゲート絶縁膜中に電荷を蓄積して情報を記憶するセルトランジスタをＮＡＮＤ型に配列し、ゲート電極を近接して配置させることで、通常のフローティングゲートを有するＮＡＮＤ型メモリに比較し、セルトランジスタ間にソース・ドレイン領域のための拡散層を形成する必要がなくなる。なぜなら、ソース・ドレイン領域のための拡散層は、単に信号電流を流すための導電層であるので、メモリ効果を有するゲート絶縁膜上にゲート電極を近接して配置すれば、ＮＡＮＤ型の回路を構成することができ、拡散層は不要となるからである。したがって、本発明では、この拡散層がなくなった分だけ、メモリセルを縮小することができる。
【００１９】
ゲート電極を近接して配置することは、第１層のゲート電極間に、第２層のゲート電極を絶縁膜を介してオーバラップして配置することにより、容易に実現することができる。  また、本発明では、フローティングゲートを有さない構造なので、フローティングゲートと素子間分離領域とのオーバラップがなくなり、この点でもセル面積の縮小が可能である。
【００２０】
さらに本発明では、フローティングゲートを有する不揮発性半導体メモリ装置に比較し、低電圧で情報の書き込みが可能であると共に、書き込み・消去繰り返し回数も従来構造と同等またはそれ以上にすることができる。
さらにまた、本発明では、ゲート絶縁膜を窒化シリコン膜とトンネル酸化膜とを含む多層膜で構成し、トンネル酸化膜の膜厚を２．６〜３．０ｎｍとすることで、情報読み出し時のディスターブ現象を問題ないレベルにまで低下させることができる。
【００２１】
本発明では、ゲート絶縁層を、ＳＯＩ用絶縁層の上に形成された半導体層の上に形成し、素子間分離領域を、ＳＯＩ技術により形成することにより、バーズビークがなくなり、バーズビークによるセル面積の増大を防止することができる。  また、ＳＯＩ構造にすることで、ビット線コンタクトのためのコンタクトホールを形成する際に、仮にコンタクトホールが半導体層から多少位置ズレしたとしても、半導体層の下層にはＳＯＩ用絶縁層が形成してあるので、ビット線が、半導体基板に対して導通するような事態を防止することができる。
【００２２】
特に本発明の不揮発性半導体メモリ装置では、第１層のゲート電極を、レジスト膜の合わせズレを考慮することなく、最小加工寸法で加工することが可能になり、メモリセルの面積をさらに縮小することができる。また、第１ゲート電極それぞれの両側壁および該両側部の上部と連続する前記各第１ゲート電極の上部隅部に形成されたサイドウォールの上を、第２層のゲート電極のためのゲート絶縁膜が覆う構造となるので、第１層のゲート電極と第２層のゲート電極との耐圧が向上する。
【００２３】
【実施例】
以下、本発明に係るＮＡＮＤ型不揮発性半導体メモリ装置を、図面に示す実施例に基づき、詳細に説明する。
図１は本発明の第１実施例に係る不揮発性半導体メモリ装置の要部断面図、図２（Ａ）は同実施例の不揮発性半導体メモリ装置の要部平面図、図２（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う要部断面図、図３（Ａ）は同実施例の不揮発性半導体メモリ装置のビット線方向の縮小化を示す要部断面図、図３（Ｂ）は同図（Ａ）に対する従来例を示す要部断面図、図４（Ａ）は同実施例の不揮発性半導体メモリ装置のワード線方向の縮小化を示す要部断面図、図４（Ｂ）は同図（Ａ）に対する従来例を示す要部断面図である。
【００２４】
図２（Ｂ）に示すように、本実施例に係る不揮発性半導体メモリ装置３０は、半導体基板３２の上に、素子間分離領域（ＬＯＣＯＳ）３３が形成してある。ＬＯＣＯＳ３３は、窒化シリコン膜を用いた選択酸化法により形成される酸化シリコン膜で構成される。
【００２５】
ＬＯＣＯＳ３３で囲まれる半導体基板３２の表面には、ゲート絶縁膜３４が成膜してある。ゲート絶縁膜３４の上には、図１に示すように、第１層のゲート電極３６と第２層のゲート電極３８とが、交互に近接して並列に配置してある。第１層のゲート電極３６と第２層のゲート電極３８とは、それぞれ第１層ポリシリコン層、第２層ポリシリコン層で構成される。これらゲート電極３６，３８の配線構造はＣＣＤの配線構造に類似している。これらゲート電極３６，３８が、図２（Ａ）に示すように、選択トランジスタＳＴ１，ＳＴ２のワード線Ｓ１，Ｓ２およびセルトランジスタＭＴ１〜ＭＴ８のワード線Ｗ１〜Ｗ８となる。
【００２６】
本実施例では、ゲート絶縁膜３４は、電荷を蓄積して情報を記憶するメモリ効果を有する薄膜、すなわち、電子トラップ作用を有する薄膜層で構成され、具体的には、窒化シリコン膜とトンネル酸化膜とを含むＯＮＯ膜（窒化シリコン膜を酸化シリコン膜で挟み込んだ多層膜）で構成される。すなわち、本実施例では、ＭＯＮＯＳのセルトランジスタＭＴ１〜ＭＴ８が、８ビット構成でＮＡＮＤ型に配列され、その両側にそれぞれ選択トランジスタＳＴ１，ＳＴ２が配置される。
【００２７】
セルトランジスタＭＴ１〜ＭＴ８および選択トランジスタＳＴ１，ＳＴ２のゲート電極３６，３８は、第１層のポリシリコン層の間に第２層のポリシリコン層を入り込ませることにより容易に形成することができる。本実施例では、セルトランジスタＭＴ１〜ＭＴ８間には、不純物拡散層が形成されず、選択トランジスタＳＴ１，ＳＴ２の片側にのみ不純物拡散層４０，４２を形成している。不純物拡散層は、ｎ++拡散層で構成してある。
【００２８】
ゲート電極３６，３８の上には、層間絶縁層４３が積層してある。層間絶縁層４３には、コンタクトホール４４が形成してある。層間絶縁層４３は、たとえば酸化シリコン層で構成してある。層間絶縁層４３の上には、ビット線４６が所定のパターンで形成してあり、コンタクトホール４４を通して、一方の不純物拡散層４０に対して、ビット線４６が接続してある。ビット線４６は、たとえばアルミニウム金属などで構成してある。
【００２９】
本実施例では、図３（Ａ）に示すように、通常のフローティングゲート６を有するＮＡＮＤ型メモリ（図３（Ｂ））に比較し、セルトランジスタ間にソース・ドレイン領域のためのＮ++拡散層２０を形成する必要がなくなる。なぜなら、ソース・ドレイン領域のためのＮ++拡散層２０は、単に信号電流を流すための導電層であるので、メモリ効果を有するゲート絶縁膜３４上にゲート電極３６，３８を近接して配置すれば、ＮＡＮＤ型の回路を構成することができ、拡散層は不要となるからである。したがって、本発明では、この拡散層がなくなった分だけ、メモリセルをビット線方向に縮小することができる。
【００３０】
具体的には、図３に示すように、従来構造では４ビット当り４．０μｍ必要としていたのに対し、本実施例の構造では、２．９μｍとなり、ビット線方向に約７２．５％の縮小が可能である。なお、図３（Ｂ）中、図１８に示す部材と共通する部材には同一符号を付しその説明は省略する。
【００３１】
また、図４（Ａ）に示すように、通常のフローティングゲート６を有するＮＡＮＤ型メモリ（図４（Ｂ））に比較し、ワード線方向にも、約６４％の縮小が可能である。なお、図４（Ｂ）において、図１８（Ｂ）に示す部材と共通する部材には同一符号を付し、その説明は省略する。
【００３２】
図３に示すビット線方向の縮小と、図４に示すワード線方向の縮小とを合わせると、約４６．４％のセル面積の縮小になり、従来構造の約半分以下の縮小が可能になる。
次に、本発明の第２の実施例に係る不揮発性半導体メモリ装置について説明する。
【００３３】
図５は本発明の第２実施例に係る不揮発性半導体メモリ装置の要部断面図、図６〜図１１は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図、図１２（Ａ），（Ｂ）はＳＯＩ構造によるビット線コンタクトの要部を示す断面図、図１３（Ａ），（Ｂ）は従来構造のビット線コンタクトによる問題点を示す要部断面図、図１４（Ａ），（Ｂ）はその他の従来構造のビット線コンタクトによる問題点を示す要部断面図である。
【００３４】
図５に示すように、本実施例に係る不揮発性半導体メモリ装置５０では、いわゆるＳＯＩ構造の半導体基板上にＮＡＮＤ型メモリが形成してある。すなわち、本実施例では、半導体層５２が、ＣＶＤ酸化シリコンなどで構成されるＳＯＩ用絶縁層５３上に形成してある。絶縁層５３の下層には、ポリシリコン層５４、ＢＰＳＧ層５５および支持基板５６が積層してある。このようなＳＯＩ構造は、たとえば張り合わせ研磨ＳＯＩ技術により製造される。
【００３５】
半導体層５２の上には、第１ゲート絶縁膜５８および第２ゲート絶縁膜５９が形成してあり、それぞれのゲート絶縁膜５８，５９の上に、第１層のゲート電極６０および第２層のゲート電極６２が積層してある。第１，第２ゲート絶縁膜５８，５９は、メモリ効果を有するＯＮＯ膜で構成してある。第１，第２層のゲート電極６０，６２は、それぞれ第１，第２ポリシリコン層で構成してある。第２層のゲート電極６２は、第１層のゲート電極６０間に入り込むように形成してある。
【００３６】
これらゲート電極６０，６２の上には、層間絶縁層６４が形成してある。この層間絶縁層６４は、たとえば酸化シリコンで構成してある。層間絶縁層６４には、コンタクトホール６６が形成してある。層間絶縁層６４の上には、ビット線６８が所定のパターンで形成してあり、コンタクトホール６６を通して、半導体層５２に形成された不純物拡散層７０に対して、ビット線６８が接続してある。ビット線６８は、たとえばアルミニウム金属などで構成してある。
【００３７】
本実施例では、セルトランジスタＭＴ１〜ＭＴ８（図５では、ＭＴ１〜ＭＴ６のみ図示）間には、不純物拡散層が形成されず、選択トランジスタＳＴ１，ＳＴ２（図示では選択トランジスタＳＴ１のみ図示）の片側にのみ不純物拡散層７０を形成している。不純物拡散層７０は、ｎ++拡散層で構成してある。
【００３８】
次に、本実施例の不揮発性半導体メモリ装置５０の製造方法について説明する。
まず、図６（Ａ），（Ｂ）に示すように、ＳＯＩ構造の半導体基板を得る。ＳＯＩ構造の半導体基板は、たとえば張り合わせ研磨ＳＯＩ法により製造され、支持基板５６上に、ＢＰＳＧ層５５、ポリシリコン層５４、ＳＯＩ用絶縁層５３および半導体層５２が積層してある。
半導体層５２は、図６（Ｂ）に示すように、素子間分離絶縁層５７により素子分離してある。素子間分離絶縁層５７は、その下の絶縁層５３と一体に形成される。
半導体層５２は、素子間分離絶縁層５７を研磨ストッパとする選択研磨により形成される。したがって、素子間分離絶縁層５７には、バーズビークが生じず、この点でもメモリセルの縮小に寄与する。
【００３９】
次に、図７（Ａ），（Ｂ）に示すように、半導体層５２の表面を洗浄し、その表面に、第１ゲート絶縁膜５８を成膜する。第１ゲート絶縁膜５８は、本実施例ではＯＮＯ膜で構成してある。ＯＮＯ膜は、８５０°Ｃの希釈酸化により約２ｎｍ程度のトンネル酸化膜（ＳｉＯ2 ）を形成した後、７５０°Ｃの熱窒化またはＣＶＤ法により約４ｎｍ程度の窒化シリコン膜（Ｓｉ3 Ｎ4 ）を成膜し、洗浄後、約３ｎｍ程度の酸化シリコン膜（ＳｉＯ2
）をＣＶＤ法により成膜することにより得られる。
次に、第１ゲート絶縁膜５８の表面を洗浄後、第１層のゲート電極６０を形成する。第１層のゲート電極６０は、約１００ｎｍの第１層ポリシリコンをＣＶＤ法により成膜し、６００°Ｃの温度で成長させることにより得られる。洗浄後、この第１層ポリシリコンにリンをドーピングする。リンのドーピングは、ＰＯＣｌ3 ガスを用いた８００°Ｃおよび６０分の熱処理により行う。
【００４０】
その後、第１層ポリシリコンの上にレジスト膜を成膜し、ホトリソグラフィ後、ＲＩＥを行い、第１層ポリシリコンを所定パターンに加工し、第１層のゲート電極６０を得る。
その後、レジスト膜を除去した後、表面を洗浄する。
次に、図８（Ａ），（Ｂ）に示すように、第１層のゲート電極６０下部以外の第１ゲート絶縁膜５８をエッチングにより除去する。第１ゲート絶縁膜５８の上層側酸化シリコン層および下層側トンネル酸化膜は、フッ酸を用いたエッチング処理で除去し、中間層の窒化シリコン層は、プラズマエッチング、または、リアクティブ・イオン・エッチング（ＲＩＥ）により除去する。
【００４１】
次に、表面を洗浄後、図９（Ａ），（Ｂ）に示すように、第１層のゲート電極６０の上から、第２ゲート絶縁膜５９を成膜する。第２ゲート絶縁膜５９は、本実施例ではＯＮＯ膜で構成してある。ＯＮＯ膜は、８５０°Ｃの希釈酸化により約２ｎｍ程度のトンネル酸化膜（ＳｉＯ2 ）を形成した後、７５０°Ｃの熱窒化またはＣＶＤ法により約４ｎｍ程度の窒化シリコン膜（Ｓｉ3 Ｎ4 ）を成膜し、洗浄後、約３ｎｍ程度の酸化シリコン膜（ＳｉＯ2 ）をＣＶＤ法により成膜することにより得られる。
【００４２】
次に、第２ゲート絶縁膜５９の表面を洗浄後、第２層のゲート電極６２を形成する。第２層のゲート電極６２は、約１００ｎｍの第２層ポリシリコンをＣＶＤ法により成膜し、６００°Ｃの温度で成長させることにより得られる。その後、この第２層ポリシリコンにリンをドーピングする。リンのドーピングは、ＰＯＣｌ3 ガスを用いた８００°Ｃおよび６０分の熱処理により行う。
【００４３】
その後、第２層ポリシリコンの上にレジスト膜を成膜し、ホトリソグラフィ後、ＲＩＥを行い、第２層ポリシリコンを所定パターンに加工し、第２層のゲート電極６２を得る。  その後、レジスト膜を除去した後、表面を洗浄する。次に、図１０（Ａ），（Ｂ）に示すように、層間絶縁層６４を成膜する。層間絶縁層６４は、８００°Ｃおよび１０分のＣＶＤ法により得られる酸化シリコン層で構成される。次に、表面を洗浄後、層間絶縁層６４の上にレジスト膜を成膜し、ホトリソグラフィ後、層間絶縁層６４をＲＩＥなどでエッチング処理し、図１１（Ａ），（Ｂ）に示すように、ビット線コンタクトのためのコンタクトホール６６を形成する。
【００４４】
その後、レジスト膜を除去し、層間絶縁層６４の上に、ビット線６８となるアルミニウム金属層をスパッタリングにより形成する。その際に、コンタクトホール６６内にアルミニウム配線層が埋め込まれる。ビット線６８となるアルミニウム配線層の膜厚は、たとえば０．５μｍである。次に、アルミニウム配線層の上に、レジスト膜を成膜し、ホトリソグラフィ後、アルミニウム配線層をＲＩＥエッチング処理し、ビット線のパターンに加工し、ビット線６８を得る。
【００４５】
次に、レジスト膜を除去し、表面を洗浄後、４００°Ｃおよび６０分のシンター処理し、セルトランジスタＭＴ１〜ＭＴ８および選択トランジスタＳＴ１，ＳＴ２を有する不揮発性半導体メモリ装置を得る。
本実施例の不揮発性半導体メモリ装置５０によれば、図１〜４に示す実施例と同様な作用を有すると共に、ＳＯＩ構造の半導体基板上にＮＡＮＤ型メモリセルを形成することから、以下に示すように、ビットコンタクトに関連するデザインルールを小さくすることができる。
【００４６】
すなわち、図１２（Ａ），（Ｂ）に示すように、層間絶縁層６４の上部に、レジスト膜７２を成膜し、レジスト膜７２にビットコンタクト用開口部７４を形成した後、層間絶縁層６４にコンタクトホール６６をＲＩＥで形成する。このコンタクトホール６６の形成の際に、半導体層に形成された不純物拡散層７０とのマスクズレにより、素子間分離絶縁層５７およびその下層の絶縁層５３に溝７６を形成することがある。本実施例では、溝７６が形成されたとしても、コンタクトホール６６に入り込むビット線６８が、不純物拡散層７０以外の部分と導通することはない。
【００４７】
これに対し、図１３（Ａ），（Ｂ）に示すように、従来構造のＬＯＣＯＳ１５を用いたメモリセルにおいて、ビット線コンタクトを得るために、層間絶縁層１２の上にレジスト膜７８を成膜し、ホトリソグラフィにより開口部８０を形成し、層間絶縁層１２にコンタクトホール１４ａを形成する場合には、次のような課題を有している。すなわち、図１３（Ｂ）に示すように、コンタクトホール１４ａと不純物拡散層２２ａとの合わせズレにより、半導体基板２の表面に溝８２が形成され、ビット線１６が半導体基板２と導通してしまうという課題を有している。なお、図１３中、符号７７はチャネルストッパ領域である。
【００４８】
また、図１４（Ａ），（Ｂ）に示すように、半導体基板２の表面にトレンチ型素子間分離領域８４を形成した場合にも、図１３に示す従来例と同様な課題を有している。この従来例では、層間絶縁層８７の上に、レジスト膜８８を成膜し、ホトリソグラフィ法により開口部８９を形成し、このレジスト膜８８を用いたＲＩＥにより層間絶縁層８７にコンタクトホール８９を形成する。その際に、マスクの合わせズレが発生する可能性があり、これにより、トレンチ型素子間分離領域８４に溝９０が形成される。この溝９０により、ビット線１６が、不純物拡散層８６下部の半導体基板２の表面と導通してしまう。
【００４９】
図１３，１４に示すように、従来構造では、マスクの合わせズレにより、ビット線１６と半導体基板２とが導通してしまう可能性があり、コンタクトに関するデザインマージンを大きくとる必要があった。
これに対し、本実施例では、図１２に示すように、仮にマスクズレが生じて溝７６が形成されても、コンタクトホール６６に入り込むビット線６８が、不純物拡散層７０以外の部分と導通することはない。したがって、ＳＯＩ構造を採用した本実施例では、ビット線コンタクトに関するデザインルールを小さくすることができ、この点でもセル面積の縮小化に寄与する。
【００５０】
次に、本発明の第３の実施例について説明する。
図１５（Ａ）は本発明の第３実施例に係る不揮発性半導体メモリ装置の要部断面図、図１５（Ｂ）は（Ａ）の比較例を示す要部断面図、図１６（Ａ）〜（Ｅ）は図１５（Ａ）に示す不揮発性半導体メモリ装置の製造方法を示す要部断面図である。
【００５１】
図１５（Ａ）に示すように、本発明の第３の実施例に係る不揮発性半導体メモリ装置９２は、上記第１，第２実施例の改良に関する。
図１５（Ａ）に示すように、本実施例の不揮発性半導体メモリ装置９２は、半導体基板９４の表面に、第１ゲート絶縁膜９６を介して第１層のゲート電極９８を積層し、第１層のゲート電極９８間に、第２ゲート絶縁膜１０１を介して第２層のゲート電極１０２を積層させている。しかも、本実施例では、第１層のゲート電極９８それぞれの両側壁および該両側部の上部と連続する前記各第１ゲート電極の上部隅部に、サイドウォール１００を形成してある。
【００５２】
半導体基板９４は、たとえばＰ型シリコン基板で構成されるが、ＳＯＩ構造の半導体層であっても良い。
第１ゲート絶縁膜９６および第２ゲート絶縁膜１０１は、たとえばメモリ機能を有するＯＮＯ膜で構成される。
第１層のゲート電極９８および第２層のゲート電極１０２は、それぞれ第１層ポリシリコン、第２層ポリシリコンで構成してある。
サイドウォール１００は、ポリシリコン層のような導電層により構成されるが、酸化シリコンなどの絶縁層で構成してもよい。
【００５３】
次に、本実施例の不揮発性半導体メモリ装置９２の製造方法について説明する。
図１６（Ａ）に示すように、半導体基板９４の表面に、前記第１，第２実施例と同様にして、ＯＮＯ膜で構成される第１ゲート絶縁膜９６を形成する。その上に、第１層のゲート電極９８が形成される第１層ポリシリコン１０４をＣＶＤ法で堆積する。第１層ポリシリコン１０４には、導電性を向上させるために、リンをドーピングする。
【００５４】
次に、第１層ポリシリコン１０４の上に、レジスト膜１０６を形成する。このレジスト膜１０６を、ホトリソグラフィの最小線幅Ｍおよび最小スペースＬを有するように加工する。このレジスト膜１０６を用いて、図１６（Ｂ）に示すように、第１層のゲート電極９８が形成される第１層ポリシリコン１０４をＲＩＥでエッチング加工して第１層のゲート電極９８を形成する。この第１層のゲート電極９８を形成する時に、サイドウォール１００の下に位置する第１ゲート絶縁膜９６を保護するために、第１層のゲート電極９８として形成される部分の間に位置する第１層ポリシリコン１０４を、約５０ｎｍ程度残存させ、保護層１０４ａを形成する。その後、レジスト膜１０６を除去する。
【００５５】
次に、図１６（Ｃ）に示すように、サイドウォール形成層１０８を第１層のゲート電極９８および保護層１０４ａの上に形成する。サイドウォール形成層１０８は、製造の容易性の観点からはポリシリコンで構成することが好ましい。また、第１層のゲート電極９８と第２層のゲート電極１０２との絶縁性を高める観点からは、サイドウォール形成層１０８は、酸化シリコンなどの絶縁物質で構成することが好ましい。サイドウォール形成層１０８をＣＶＤ法により堆積されるポリシリコンで構成した場合には、このポリシリコンに対し、リンをドープする。
【００５６】
なお、第１層のゲート電極９８とサイドウォール形成層１０８とのコンタクト性をよくする目的で、サイドウォール形成層１０８の堆積前に、フッ酸処理を行い自然酸化膜の除去を行うが、第１ゲート絶縁膜９６は、保護層１０４ａで覆われているので、ダメージを受けない。
【００５７】
次に、図１６（Ｄ）に示すように、ＲＩＥを用いて、サイドウォール形成層１０８の全面エッチバックを行い、第１ゲート電極９８それぞれの両側壁および該両側部の上部と連続する前記各第１ゲート電極の上部隅部にサイドウォール１００を形成する。この時、サイドウォール１００下部以外の保護層１０４ａおよび第１ゲート絶縁膜９６もエッチング除去する。また、サイドウォール１００の形成に際しては、サイドウォール１００の幅βがマスクの合わせズレマージンα以上になるようにする。その後、下層側のメモリセルトランジスタとなる部分以外の第１ゲート絶縁膜９６をエッチング除去する。
【００５８】
その後、図１６（Ｅ）に示すように、第１ゲート電極９８およびサイドウォール１００が形成された半導体基板９４の全面に、第２ゲート絶縁膜１０１を成膜する。第２ゲート絶縁膜１０１は、ＯＮＯ膜で構成される。その後、第２層ポリシリコンを堆積し、この第２層ポリシリコンをエッチング加工することで、第２層のゲート電極１０２を、サイドウォール１００が両側部に形成された隣接する第１層のゲート電極９８間で、かつ、隣接するサイドウォール１００の上部に、第２ゲート絶縁膜１０１を介して、形成することができる。
【００５９】
本実施例では、第１層のゲート電極９８の両側壁および該両側部の上部と連続する前記第１のゲート電極の上部隅部にサイドウォール１００を形成することで、次に示すような作用を有する。
第１に、第１ゲート電極９８の上部隅部から両側壁部分（肩部）の断面形状をサイドウォール１００によりなだらかにすることで、その上に第２ゲート絶縁膜１０１を介して積層される第２層のゲート電極１０２との耐圧を向上させることができる。
【００６０】
第２に、図１５（Ａ）に示すように、第１層のゲート電極９８の加工幅Ｍを最小線幅にすることができ、サイドウォール１００部分を除く隣接する第１層のゲート電極９８間の間隔をＬとすると、１ビット当りのメモリセルのサイズを（Ｌ＋Ｍ）／２とすることができ、メモリセルの縮小を図ることができる。
【００６１】
これに対し、図１５（Ｂ）に示すように、前記第１，第２実施例の不揮発性半導体メモリ装置では、第１層のゲート電極６０の幅は、最小線幅Ｍ＋２×合わせマージンαとしなければならなかった。第１層のゲート電極６０間および第２層のゲート電極６２間のスペースを最小スペースＬとすると、１ビット当りのセルサイズは、（（Ｍ＋２×α）＋Ｌ）／２＝α＋（Ｍ＋Ｌ）／２であった。
【００６２】
第１層のゲート電極の幅をＭ＋２×αとしなければならなかったのは、２×αの余裕を持たないと、マスクの合わせズレにより、第２層のゲート電極６２が、第１層のゲート電極６０に対して、オーバーラップされずに形成されるおそれがあるからである。なお、図１５（Ｂ）中、符号５２は半導体層、符号５８は第１ゲート絶縁膜、符号５９は第２ゲート絶縁膜を示す。
【００６３】
これに対し、本実施例では、図１５（Ａ）に示すように、両側のサイドウォール１００の間の第１層のゲート電極９８の幅は、最小線幅Ｍで加工することができ、しかも、マスクの合わせズレマージンをサイドウォール１００の幅β（β≧α）が代用しているので、問題はない。しかも、本実施例では、１ビット当りのセルサイズが、前述したように、（Ｍ＋Ｌ）／２となるので、図１５（Ｂ）に示す比較例に比較し、セルサイズの縮小が可能である。
【００６４】
０．３５μｍルールで設計した場合に、どの程度セルサイズの縮小が可能かについて検討する。
Ｍ＝０．３５μｍ、Ｌ＝０．４μｍ、α＝０．１５μｍとすると、図１５（Ｂ）に示す比較例の場合の１ビット当りのセルサイズが、（０．３５＋０．４）／２＋０．１５＝０．５２５μｍとなる。
【００６５】
これに対し、図１５（Ａ）に示す実施例では、１ビット当りのセルサイズが、（０．３５＋０．４）／２＝０．３７５μｍとなる。したがって、本実施例では、比較例に対し、（０．３７５／０．５２５）×１００＝７１．４％の縮小が可能である。
【００６６】
なお、上記０．３５μｍルールでは、第１層のゲート電極９８によるチャネル長Ｃ1（図１６（Ｅ）参照）は、２×０．１５＋０．３５＝０．６５μｍとなり、第２層のゲート電極によるチャネル長Ｃ2（図１６（Ｅ）参照）は、０．４−２×０．１５＝０．１０μｍとなり、チャネル長のばらつきが生じる。ただし、この計算では、ゲート絶縁膜９６，１０１の膜厚を無視している。
【００６７】
これら二つのセルトランジスタの特性を近づけるためには、図１６（Ａ）に示す工程後、酸素プラズマで、レジスト１０６を等方的にエッチングし、レジスト膜１０６を細らせ（レジストアッシング）、第１層ポリシリコン１０４をエッチングして得られる第１層の電極９８の電極幅を最小線幅Ｍ以下に細らせれば良い。
【００６８】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、上記実施例では、ゲート絶縁膜としてＯＮＯ膜を用い、ＭＯＮＯＳ構造のセルトランジスタを用いたが、ゲート絶縁膜は、メモリ機能を有する薄膜層を含んでおれば良く、窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との積層膜、酸化アルミニウムと酸化シリコン膜との積層膜などで構成することもできる。すなわち、ＭＮＳ、ＭＮＯＳ、ＭＡＯＳ構造のセルトランジスタを用いることもできる。
【００６９】
【発明の効果】
以上説明してきたように、本発明によれば、通常のフローティングゲートを有するＮＡＮＤ型メモリに比較し、セルトランジスタ間にソース・ドレイン領域のための拡散層を形成する必要がなくなる。したがって、本発明では、この拡散層がなくなった分だけ、メモリセルを縮小することができる。
【００７０】
ゲート電極を近接して配置することは、第１層のゲート電極間に、第２層のゲート電極がオーバラップして配置することにより、容易に実現することができる。
また、本発明では、フローティングゲートを有さない構造なので、フローティングゲートと素子間分離領域とのオーバラップがなくなり、この点でもセル面積の縮小が可能である。
【００７１】
さらに本発明では、フローティングゲートを有する不揮発性半導体メモリ装置に比較し、低電圧で情報の書き込みが可能であると共に、書き込み・消去繰り返し回数も従来構造と同等またはそれ以上にすることができる。
さらにまた、本発明では、ゲート絶縁膜を窒化シリコン膜とトンネル酸化膜とを含む多層膜で構成し、トンネル酸化膜の膜厚を２．６〜３．０ｎｍとすることで、情報読み出し時のディスターブ現象を問題ないレベルにまで低下させることができる。
本発明では、ゲート絶縁層を、ＳＯＩ用絶縁層の上に形成された半導体層の上に形成し、素子間分離領域を、ＳＯＩ技術により形成することにより、バーズビークがなくなり、バーズビークによるセル面積の増大を防止することができる。
【００７２】
また、ＳＯＩ構造にすることで、ビット線コンタクトのためのコンタクトホールを形成する際に、仮にコンタクトホールが半導体層から多少位置ズレしたとしても、半導体層の下層にはＳＯＩ用絶縁層が形成してあるので、ビット線が、半導体基板に対して導通するような事態を防止することができる。
【００７３】
特に、第１層のゲート電極それぞれの両側壁および該両側部の上部と連続する前記各第１ゲート電極の上部隅部にサイドウォールを形成した本発明の不揮発性半導体メモリ装置では、第１層のゲート電極を、レジスト膜の合わせズレを考慮することなく、最小加工寸法で加工することが可能になり、メモリセルの面積をさらに縮小することができる。また、サイドウォールの上を、第２層のゲート電極のためのゲート絶縁膜が覆う構造となるので、第１層のゲート電極と第２層のゲート電極との耐圧が向上する。
【図面の簡単な説明】
【図１】  図１は本発明の第１実施例に係る不揮発性半導体メモリ装置の要部断面図である。
【図２】  図２（Ａ）は同実施例の不揮発性半導体メモリ装置の要部平面図、図２（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う要部断面図である。
【図３】  図３（Ａ）は同実施例の不揮発性半導体メモリ装置のビット線方向の縮小化を示す要部断面図、図３（Ｂ）は同図（Ａ）に対する従来例を示す要部断面図である。
【図４】  図４（Ａ）は同実施例の不揮発性半導体メモリ装置のワード線方向の縮小化を示す要部断面図、図４（Ｂ）は同図（Ａ）に対する従来例を示す要部断面図である。
【図５】  図５は本発明の第２実施例に係る不揮発性半導体メモリ装置の要部断面図である。
【図６】  図６は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図７】  図７は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図８】  図８は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図９】  図９は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図１０】  図１０は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図１１】  図１１は図５に示す不揮発性半導体メモリ装置の製造過程を示し、（Ａ）はビット線方向に沿った要部断面図、（Ｂ）はワード線方向に沿った要部断面図である。
【図１２】  図１２（Ａ），（Ｂ）はＳＯＩ構造によるビット線コンタクトの要部を示す断面図である。
【図１３】  図１３（Ａ），（Ｂ）は従来構造のビット線コンタクトによる問題点を示す要部断面図である。
【図１４】  図１４（Ａ），（Ｂ）はその他の従来構造のビット線コンタクトによる問題点を示す要部断面図である。
【図１５】  図１５（Ａ）は本発明の第３実施例に係る不揮発性半導体メモリ装置の要部断面図、図１５（Ｂ）は（Ａ）の比較例を示す要部断面図である。
【図１６】  図１６（Ａ）〜（Ｅ）は図１５（Ａ）に示す不揮発性半導体メモリ装置の製造方法を示す要部断面図である。
【図１７】  図１７（Ａ）は従来例に係るＮＯＲ型不揮発性半導体メモリ装置の平面図、図１７（Ｂ）は（Ａ）のＢ−Ｂ線に沿う要部断面図である。
【図１８】  図１８（Ａ）は従来例に係るＮＡＮＤ型不揮発性半導体メモリ装置のビット線方向要部断面図、同図（Ｂ）は（Ａ）のＢ−Ｂ線に沿う要部断面図である。
【図１９】  図１９（Ａ）はＮＡＮＤ型メモリセルの等価回路を示す回路図、同図（Ｂ）はＮＡＮＤ型メモリセルの平面図である。
【符号の説明】
３０…  不揮発性半導体メモリ装置
３２…  半導体基板
３３…  ＬＯＣＯＳ
３４…  ゲート絶縁膜
３６…  第１層のゲート電極
３８…  第２層のゲート電極
４０，４２…  不純物拡散層
４３…  層間絶縁層
４４…  コンタクトホール
４６…  ビット線
５２…  半導体層
５３…  絶縁層
５７…  素子間分離絶縁層
５８…  第１ゲート絶縁層
５９…  第２ゲート絶縁層
６０…  第１層のゲート電極
６２…  第２層のゲート電極
６４…  層間絶縁層
６６…  コンタクトホール
６８…  ビット線
９２…  不揮発性半導体メモリ装置
９４…  半導体基板
９６…  第１ゲート絶縁膜
９８…  第１層のゲート電極
１００…  サイドウォール
１０１…  第２ゲート絶縁膜
１０２…  第２層のゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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