(57)【特許請求の範囲】
【請求項１】
半導体基板の上に形成され、それぞれが、下部電極と、該下部電極の上に形成された強誘電体からなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極とにより構成された複数の容量素子と、前記容量素子と電気的に接続するコンタクトプラグとを含むメモリセル配置領域において、
前記各下部電極の間に埋込絶縁膜を備え、前記埋込絶縁膜の上面は前記下部電極の上面と平坦になっており、
前記各下部電極の上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有し、
前記メモリセル配置領域の面積に対する前記コンタクトプラグの総面積の比の値は、約０．３以下であり、
前記各下部電極には、その側面上にのみ前記下部電極を保護する保護膜が形成されていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記メモリセル配置領域の周辺部には、電気的に動作をしない下部電極を含むダミー容量素子を有するダミーメモリセルが配置されており、
前記ダミー容量素子の下部電極の下側には、該下部電極と接続し、且つ、その形状及び材料が前記容量素子のコンタクトプラグとほぼ同等のコンタクトプラグが形成されていることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記下部電極は、白金、イリジウム、ルテニウム、これらのうち少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物からなることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
半導体基板の上のメモリセル配置領域に複数のコンタクトプラグを形成する工程と、
前記複数のコンタクトプラグの上に下部電極形成膜を形成する工程と、
前記下部電極形成膜をパターニングして、上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有する複数の下部電極を形成する第１の工程と、
前記半導体基板の上に前記複数の下部電極を覆うように全面にわたって埋込絶縁膜を堆積する第２の工程と、
前記下部電極の上面が露出するまで前記埋込絶縁膜を除去する第３の工程と、
露出した前記複数の下部電極及び前記埋込絶縁膜の上面を平坦化する第４の工程と、
平坦化した前記複数の下部電極及び前記埋込絶縁膜の上に、強誘電体からなる容量絶縁膜形成膜を形成する第５の工程と、
前記容量絶縁膜形成膜の上に上部電極形成膜を形成する第６の工程と、
前記容量絶縁膜形成膜をパターニングして、容量絶縁膜を形成する第７の工程と、
前記上部電極形成膜をパターニングして、前記複数の下部電極にそれぞれ対向する複数の上部電極を形成する第８の工程とを備え、
前記メモリセル配置領域の面積に対する前記コンタクトプラグの総面積の比の値は、約０．３以下であり、
前記第１の工程と前記第２の工程との間に、
前記複数の下部電極の側面上にのみ、前記下部電極を保護する保護膜を形成する工程をさらに備えていることを特徴とする強誘電体メモリ装置の製造方法。
【請求項５】
前記保護膜は、前記半導体基板上に前記複数の下部電極を含む全面に保護膜形成膜を堆積した後、前記保護膜形成膜をエッチングすることにより形成することを特徴とする請求項４に記載の強誘電体メモリ装置の製造方法。
【請求項６】
半導体基板の上のメモリセル配置領域に複数のコンタクトプラグを形成する工程と、
前記複数のコンタクトプラグの上に下部電極形成膜を形成する工程と、
前記下部電極形成膜をパターニングして、上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有する複数の下部電極を形成する第１の工程と、
前記半導体基板の上に前記複数の下部電極を覆うように全面にわたって埋込絶縁膜を堆積する第２の工程と、
前記下部電極の上面が露出するまで前記埋込絶縁膜を除去する第３の工程と、
露出した前記複数の下部電極及び前記埋込絶縁膜の上面を平坦化する第４の工程と、
平坦化した前記複数の下部電極及び前記埋込絶縁膜の上に、強誘電体からなる容量絶縁膜形成膜を形成する第５の工程と、
前記容量絶縁膜形成膜の上に上部電極形成膜を形成する第６の工程と、
前記容量絶縁膜形成膜をパターニングして、容量絶縁膜を形成する第７の工程と、
前記上部電極形成膜をパターニングして、前記複数の下部電極にそれぞれ対向する複数の上部電極を形成する第８の工程とを備え、
前記メモリセル配置領域の面積に対する前記コンタクトプラグの総面積の比の値は、約０．３以下であり、
前記第１の工程は、前記パターニングによって生じる生成物を前記複数の下部電極の側面上にのみ堆積する工程を含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項７】
前記第５の工程は、スピンコート法を用いることを特徴とする請求項４〜６のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法。
【請求項８】
前記メモリセル配置領域の周辺部に配置された前記コンタクトプラグは電気的に動作をしないことを特徴とする請求項４〜７のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記第４の工程と前記第５の工程との間に、
前記複数の下部電極の上面に対して前記埋込絶縁膜用のエッチャントによるエッチングを行なう工程をさらに備えていることを特徴とする請求項４〜８のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法。
【請求項１０】
前記下部電極形成膜は、白金、イリジウム、ルテニウム、これらのうち少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物からなることを特徴とする請求項４〜９のうちのいずれか１項に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量絶縁膜に強誘電体を用いた容量素子を有する強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ装置は、当初、下部電極が上部電極よりも大きいプレーナ型構造を用いた１ｋｂｉｔ〜６４ｋｂｉｔ程度の小容量のものから量産され始め、最近では、下部電極が上部電極よりも小さいか同等の大きさであるスタック型構造を用いた２５６ｋｂｉｔ〜４Ｍｂｉｔ程度の大容量の装置が開発の中心となってきている。このスタック型構造の強誘電体メモリ装置を実現することにより、集積度が大幅に向上すると共に不揮発性メモリ装置の信頼性が大きく向上することが期待されている。
【０００３】
従来のスタック型構造の強誘電体メモリ装置は、例えば特開２０００−１３８３４９号公報に開示されている。
【０００４】
その容量素子部分は、図１１（ａ）に示すように、上部に不純物拡散層１０１ａが形成され、上面が層間絶縁膜１０２により覆われた半導体基板１０１上に形成されており、該層間絶縁膜１０２には、不純物拡散層１０１ａと電気的に接続される複数のコンタクトプラグ１０３が形成されている。層間絶縁膜１０２上には、コンタクトプラグ１０３と電気的に接続された複数の下部電極１０４が埋込絶縁膜１０５によって埋め込まれている。下部電極１０４は、強誘電体からなる容量絶縁膜形成膜１０６及び上部電極形成膜１０７により覆われている。容量絶縁膜形成膜１０６及び上部電極形成膜１０７は、この後、下部電極１０４と対向するようにパターニングされる。
【０００５】
従来例に係る製造方法の特徴は、下地層である層間絶縁膜１０２及び下部電極１０４の上面の凹凸形状に影響されることなく容量絶縁膜形成膜１０６を形成するために、化学機械的研磨（ＣＭＰ）法により下部電極１０４を埋込絶縁膜１０５に埋め込んで両者の上面の平坦化を図っている。これにより、下部電極１０４の上面と埋込絶縁膜１０５との間に段差がある場合に、容量絶縁膜形成膜１０６をスピンコート法により塗布する際に生じる膜厚のばらつきを防ぐことができ、信頼性が高い強誘電体メモリ装置の実現を図っている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の強誘電体メモリ装置は以下に示すような種々の問題を有している。
【０００７】
まず、複数の下部電極１０４を覆うように堆積された埋込絶縁膜１０５をＣＭＰ法により研磨する際に、メモリセル形成領域の全面にわたって下部電極１０４を一様に露出させることは困難であり、下部電極１０４の一部又はメモリセル形成領域の一部に研磨残りが発生するという第１の問題がある。
【０００８】
そこで、第１の問題を解決するために、埋込絶縁膜１０５をさらに研磨するオーバ研磨を行なうと、図１１（ａ）に示すように、研磨時の圧力によって、隣接する部材同士の組成が、ここでは埋込絶縁膜１０５と下部電極１０４との組成が互いに異なることにより生じるエロージョン(erosion）現象によって、研磨対象でない下部電極１０４の上面の周縁部も物理的に削られてしまう。このように、一度平坦化された下部電極１０４の周縁部が下部電極１０４を埋め込む埋込絶縁膜１０５と共に研磨されることにより、下部電極１０４の上面に傾斜が発生し、その結果、下部電極の上面の中央部と周縁部との間に高低差ｄを持つ、いわゆるリセスが生じるため、複数の下部電極１０４同士の上面には凹凸が発生してしまうという第２の問題が生じる。
【０００９】
また、下部電極１０４に対してその上面に凹凸が発生したままオーバ研磨を行なうと、下部電極１０４自体が埋込絶縁膜１０５から剥がれてしまうという第３の問題も生じる。
【００１０】
ところで、複数のメモリセルは、一般に半導体基板上に行列状に配置されるが、その周辺部はプロセス上、歩留まりが低下しやすいため、その外周部にダミー電極１０４ａが設けられる。図１１（ｂ）に示すように、下部電極１０４の前工程においては、コンタクトプラグ１０３の製造工程においてもＣＭＰ法が用いられる。このとき、コンタクトプラグ１０３及び層間絶縁膜１０２に対してＣＭＰ処理を行なうと、これらコンタクトプラグ１０３及び層間絶縁膜１０２の部材は互いに組成が異なるため、オーバ研磨時には、前述したようにエロージョン現象が発生し、コンタクトプラグ１０３が形成されるメモリセル本体領域Ａにおいては、層間絶縁膜１０２の膜厚が小さくなる。すなわち、コンタクトプラグ１０３の有無により下部電極１０４及びダミー電極１０４ａにおける半導体基板からの高さが異なり、下部電極１０４及びダミー電極１０４ａを平坦化する際に下部電極１０４の一部が剥がれたり、研磨残りが生じたりするという第４の問題がある。このような、下部電極１０４の膜剥がれ又は研磨残りは、強誘電体メモリ装置におけるビット不良の原因となる。また、強誘電体メモリ装置は、データを所定期間保持し、必要に応じて読み出される不揮発性メモリ装置であることから、すべてのビットにおいて容量素子が均一に形成されている必要がある。
【００１１】
以上説明したように、下部電極１０４のリセス、及びコンタクトプラグ１０３のエロージョン現象による層間絶縁膜１０２の膜厚のばらつきは、必然的に容量絶縁膜１０６の膜厚のばらつきを誘発するため、メモリセルごとのデータの保持能力が一様でなくなるので、メモリ装置としての信頼性の低下を引き起こす。
【００１２】
本発明は、前記従来の問題を解決し、その目的は、強誘電体からなる容量絶縁膜を持つ容量素子の形成時であって、特にＣＭＰ法により下部電極を形成する際に所定形状の下部電極を確実に得られるようにすることにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、強誘電体メモリ装置を、コンタクトプラグ又は下部電極の形成工程においてＣＭＰ処理を行なう際に生じるエロージョン現象を積極的に利用できる構成とする。
【００１４】
具体的に、本発明に係る第１の強誘電体メモリ装置は、半導体基板の上に形成され、それぞれが、下部電極と、該下部電極の上に形成された強誘電体からなる容量絶縁膜と、該容量絶縁膜の上に形成された上部電極とにより構成された複数の容量素子を備え、各下部電極は、それぞれの上面が埋込絶縁膜によって該埋込絶縁膜の上面と平坦化されるように埋め込まれ且つ各上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有している。
【００１５】
第１の強誘電体メモリ装置によると、各下部電極は、それぞれの上面が埋込絶縁膜によってその上面と平坦化されるように埋め込まれ且つ各上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有している。一例として、各下部電極の平面形状が単純な円形状である場合には、その半径が０．６μｍ以下に設定されている。このように、下部電極がその上面における任意の位置から最も近い端部までの距離が０．６μｍ以下となる平面形状を有していると、後述するエロージョン現象によって、該下部電極はその上面にリセスを生じることなく平坦化される。これにより、各下部電極に所定の形状を得ることができるため、埋込絶縁膜の研磨残りの発生が防止され、さらに、下部電極の膜剥がれや容量絶縁膜の膜厚のばらつきが防止されるので、各メモリセルにおけるデータの保持特性を向上させることができる。
【００１６】
第１の強誘電体メモリ装置において、各下部電極の側面上には、下部電極をそれぞれ保護する保護膜が形成されていることが好ましい。このようにすると、下部電極がより剥がれにくくなる。
【００１７】
第１の強誘電体メモリ装置において、各容量素子が、下部電極の下側に形成され、下部電極と電気的に接続されたコンタクトプラグをそれぞれ有していることが好ましい。このようにすると、容量素子を下部電極が上部電極よりも小さいか同等の大きさを持つスタック型構造を実現することができる。
【００１８】
この場合に、複数の容量素子が配置されてなるメモリセル配置領域における周辺部には、電気的に動作をしない下部電極を含むダミー容量素子を有するダミーメモリセルが配置されており、ダミー容量素子の下部電極の下側には、該下部電極と接続し、且つ、その形状及び材料が容量素子のコンタクトプラグとほぼ同等のコンタクトプラグが形成されていることが好ましい。このようにすると、コンタクトプラグが例えばＣＭＰ法により形成された際に、ダミーセルを設ける領域もメモリセル本体領域と同様にエロージョン現象によって膜厚が一様に減るため、下部電極及び埋込絶縁膜の平坦化を確実に行なえるようになる。
【００１９】
さらに、この場合に、メモリセル配置領域の面積に対するコンタクトプラグの総面積の比の値が約０．３以下であることが好ましい。このようにすると、コンタクトプラグにおけるエロージョンの発生量をメモリ装置の性能に影響を与えない程度の値に抑制することができる。
【００２０】
第１の強誘電体メモリ装置において、下部電極が、白金、イリジウム、ルテニウム、これらのうちの少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物からなることが好ましい。容量絶縁膜を構成する強誘電体は一般に金属酸化物であるため、下部電極材料には、白金のように耐酸化性を有する材料、又は酸素バリア性を有するイリジウム若しくはルテニウムが適しており、また、イリジウム又はルテニウムの酸化物も導電性を有するため適している。
【００２１】
本発明に係る強誘電体メモリ装置の製造方法は、半導体基板の上に下部電極形成膜を形成した後、形成した下部電極形成膜に対して、それぞれエロージョン現象によりリセスを生じない程度の外形寸法にパターニングを行なうことにより、下部電極形成膜から複数の下部電極を形成する第１の工程と、半導体基板の上に複数の下部電極を覆うように全面にわたって埋込絶縁膜を堆積する第２の工程と、化学機械研磨法により、埋込絶縁膜に対して下部電極が露出するまで研磨を行なう第３の工程と、露出した複数の下部電極及び埋込絶縁膜に対してオーバ研磨を行なうことにより、複数の下部電極及び埋込絶縁膜の上面を平坦化する第４の工程と、平坦化した複数の下部電極及び埋込絶縁膜の上に、強誘電体からなる容量絶縁膜形成膜を形成する第５の工程と、容量絶縁膜の上に上部電極形成膜を形成する第６の工程と、容量絶縁膜に対して複数の下部電極とそれぞれ対向するようにパターニングを行なうことにより、容量絶縁膜形成膜から複数の容量絶縁膜を形成する第７の工程と、上部電極形成膜に対して複数の容量絶縁膜とそれぞれ対向するようにパターニングを行なうことにより、上部電極形成膜から複数の上部電極を形成する第８の工程とを備えている。
【００２２】
本発明の強誘電体メモリ装置の製造方法によると、複数の下部電極を、それぞれエロージョン現象によりリセスを生じない程度の外形寸法にパターニングを行ない、その後、露出した複数の下部電極及び埋込絶縁膜に対してオーバ研磨を行なうため、各下部電極の上面に埋込絶縁膜の研磨残りが生じることがない。その上、各下部電極はエロージョン現象によりリセスを生じない程度の外形寸法を有しているため、下部電極の上面を確実に平坦化することができる。
【００２３】
本発明の強誘電体メモリ装置の製造方法において、第５の工程における容量絶縁膜形成膜はスピンコート法により成膜することが好ましい。このようにすると、強誘電体からなる容量絶縁膜形成膜を、平坦化された下部電極及び埋込絶縁膜の上に均一に塗布することができる。
【００２４】
本発明の強誘電体メモリ装置の製造方法は、第１の工程よりも前に、化学機械的研磨法により、複数の下部電極の下側に該下部電極とそれぞれ電気的に接続される複数のコンタクトプラグを形成する工程をさらに備え、複数のコンタクトプラグが配置されたメモリセル配置領域における周辺部に配置されたコンタクトプラグは電気的に動作をしないダミーセルであることが好ましい。このようにすると、コンタクトプラグをＣＭＰ法により形成する際に、ダミーセルを設ける領域もメモリセル本体領域と同様にエロージョン現象によって膜厚が一様に減るため、下部電極及び埋込絶縁膜の平坦化を確実に行なえるようになる。
【００２５】
本発明の強誘電体メモリ装置の製造方法は、第１の工程と第２の工程との間に、複数の下部電極の側面上に下部電極を保護する保護膜を形成する工程をさらに備えていることが好ましい。このようにすると、下部電極の膜剥がれをより確実に防止することができる。
【００２６】
この場合の保護膜を、半導体基板上に複数の下部電極を含む全面に保護膜形成膜を堆積した後、堆積した保護膜形成膜に対してエッチバックを行なうことにより形成することが好ましい。このようにすると、保護膜を下部電極の側面上に確実に形成することができる。
【００２７】
または、保護膜を下部電極形成膜に対してパターニングを行なう際に生じる生成物により形成することが好ましい。このようにすると、保護膜の形成工程をわざわざ設ける必要がなくなるため、製造プロセスを簡略化することができる。
【００２８】
本発明の強誘電体メモリ装置の製造方法は、第４の工程と第５の工程との間に、形成された複数の下部電極の上面に対して埋込絶縁膜用のエッチャントによるエッチングを行なう工程をさらに備えていることが好ましい。このようにすると、下部電極の上面が断面凹部（ディッシュ）状となって、該凹部に埋込絶縁膜の残滓があっても、確実に除去することができる。
【００２９】
本発明の強誘電体メモリ装置の製造方法において、第１の工程における下部電極形成膜が、白金、イリジウム、ルテニウム、これらのうちの少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物からなることが好ましい。
【００３０】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３１】
図１は本発明の第１の実施形態に係る強誘電体メモリ装置であって、そのメモリセル部の断面構成を模式的に示している。
【００３２】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１１の上部には、例えばＳＴＩ構造を持つ複数の素子分離絶縁膜１２が互いに間隔をおいて形成されており、各素子分離絶縁膜１２の間の領域にはＭＯＳＦＥＴからなるメモリセルトランジスタのソース領域又はドレイン領域となる高濃度不純物拡散層１１ａが形成されている。
【００３３】
半導体基板１１の上面は、酸化シリコン（ＳｉＯ2 ）等からなる層間絶縁膜１３により覆われており、該層間絶縁膜１３には、各高濃度不純物拡散層１１ａとそれぞれ電気的に接続され、ポリシリコン（Ｓｉ）又はタングステン（Ｗ）からなる複数のコンタクトプラグ１４が形成されている。
【００３４】
層間絶縁膜１３上には、各コンタクトプラグ１４と電気的に接続され、１辺が１．０μｍ程度の方形状を有する複数の下部電極１５が、例えば酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3Ｎ4）又は酸化窒化シリコン（ＳｉＯＮ）からなる埋込絶縁膜１６によって埋め込まれるように形成されている。
【００３５】
各下部電極１５上には強誘電体からなる容量絶縁膜１７がそれぞれ形成され、該容量絶縁膜１７の上には上部電極１８がそれぞれ形成されている。これら下部電極１５、容量絶縁膜１７及び上部電極１８により１つの容量素子３０が形成される。
【００３６】
ここで、下部電極１５及び上部電極１８には、耐酸化性が大きい白金（Ｐｔ）又は酸素バリア性を有するイリジウム（Ｉｒ）若しくはルテニウム（Ｒｕ）を用いることが好ましく、さらには、導電性を有する酸化物である酸化イリジウム（ＩｒＯ2 ）又は酸化ルテニウム（ＲｕＯ2 ）を用いてもよい。また、白金、イリジウム及びルテニウムのうちの少なくとも１つを含む合金を用いてもよい。
【００３７】
また、下部電極１５の堆積時の膜厚は約３００ｎｍとしているが、埋込絶縁膜１６に対する平坦化処理によって、約２５０ｎｍの膜厚となっている。
【００３８】
容量絶縁膜１７に用いる強誘電体には、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3 ）（但し、ｘは０≦ｘ≦１とする。）、又はＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9 ）を用いることが好ましく、これらの強誘電体を用いると、スピンコート法により成膜しても、膜厚のばらつきをほとんど生じることがない。
【００３９】
図２は第１の実施形態に係る強誘電体メモリ装置におけるメモリセル部の本体領域の端部であって、下部電極１５のパターニング直後の断面構成を示している。図２に示すように、第１の実施形態の特徴として、半導体基板１１上の、容量素子が行列状に配置されてなるメモリセル本体領域Ａの周辺部に設けられたダミーセルＢにもコンタクトプラグ１４が形成されている。このようにすると、層間絶縁膜１３とコンタクトプラグ１４との間で生じるエロージョン現象によって、層間絶縁膜１３におけるメモリセル本体領域ＡとダミーセルＢとの上面の高さがほぼ同等となるため、下部電極１５の膜剥がれを防止することができる。
【００４０】
図３はコンタクトプラグのパターン密度γ2 をパラメータとする研磨時間とエロージョン発生量との関係を示している。図３から分かるように、パターン密度γ2 の値を０．３０以下とすれば、エロージョン発生量を下部電極１５の平坦化処理として影響が出ない程度の５０ｎｍ以下に抑えることができる。
【００４１】
そこで、第１の実施形態においては、ダミーセルＢを含むコンタクトプラグ１４のパターン密度γ2 を０．２５としており、このときのエロージョン発生量は５０ｎｍ以下となる。
【００４２】
以下、前記のように構成された強誘電体メモリ装置の製造方法について図面を参照しながら説明する。
【００４３】
図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は第１の実施形態に係る強誘電体メモリ装置の製造方法の工程順の断面構成を示している。
【００４４】
まず、図４（ａ）に示すように、半導体基板１１上に、例えばＳＴＩ構造の素子分離絶縁膜１２を選択的に形成し、その後、ｎ型不純物層の場合は砒素（Ａｓ）イオン又は燐（Ｐ）イオンを注入することにより、メモリセルトランジスタのソース領域又はドレイン領域となる高濃度不純物拡散層１１ａを形成する。続いて、例えばＣＶＤ法により、半導体基板１１上に素子分離絶縁膜１２を含む全面にわたって層間絶縁膜１３を堆積する。その後、リソグラフィ法及びエッチング法により、堆積した層間絶縁膜１３に各高濃度不純物拡散層１１ａを露出するコンタクトホールをそれぞれ形成する。続いて、形成したコンタクトホールに、例えばＣＶＤ法によりポリシリコン又はタングステンを充填してコンタクトプラグ１４を形成する。このとき、ＣＭＰ法により、コンタクトプラグ形成用の導体膜及び層間絶縁膜１３に対して平坦化処理を行なう。その後、例えばスパッタ法を用いて、層間絶縁膜１３上にコンタクトプラグ１４を含む全面に膜厚が約３００ｎｍの白金を堆積して下部電極形成膜１５Ａを形成する。ここで、下部電極形成膜１５Ａの材料は、白金に代えて、イリジウム又はルテニウムでもよく、また、これらと白金のうちの少なくとも１つを含む合金又はイリジウム若しくはルテニウムの酸化物であってもよい。
【００４５】
次に、図４（ｂ）に示すように、リソグラフィ法及びエッチング法を用いて、下部電極形成膜１５Ａに対して各コンタクトプラグ１４と接続されるようにパターニングを行なうことにより、下部電極形成膜１５Ａから下部電極１５を形成する。
【００４６】
次に、図４（ｃ）に示すように、例えばＣＶＤ法により、層間絶縁膜１３上に下部電極１５を含む全面にわたって膜厚が４００ｎｍ程度の酸化シリコン又は窒化シリコン等からなる埋込絶縁膜形成膜１６Ａを堆積する。
【００４７】
次に、図５（ａ）に示すように、ＣＭＰ法により、埋込絶縁膜形成膜１６Ａに対して下部電極１５が露出するまで平坦化処理を行なって、埋込絶縁膜形成膜１６Ａから埋込絶縁膜１６を形成する。さらに、図５（ｂ）に示すように、露出した下部電極１５と埋込絶縁膜１６とに対してエロージョン現象を積極的に利用して、各下部電極１５の膜厚が２５０ｎｍ程度となるまでオーバ研磨を行なう。
【００４８】
後述するように、各下部電極１５は、その上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有していると、エロージョン現象により下部電極１５と埋込絶縁膜１６とが同時に研磨されるので、下部電極１５の上面に埋込絶縁膜１６が残る、いわゆる研磨残りを防止することができると共に、下部電極１５の周縁部にリセスを発生させないようにすることができる。
【００４９】
なお、このオーバ研磨工程の後に、下部電極１５と埋込絶縁膜１６の全面にウェットエッチ又はドライエッチによるエッチバックを行なうことにより、たとえ下部電極１５の上面にＣＭＰ装置の研磨パッドが追従するのが困難な凹部が存在したとしても、該凹部に残る埋込絶縁膜１６を確実に除去することができる。
【００５０】
次に、図５（ｃ）に示すように、下部電極１５及び埋込絶縁膜１６上に、強誘電体の組成比を調整しやすく且つ安定した成膜が可能なスピンコート法により、強誘電体からなる容量絶縁膜形成膜１７Ａを成膜する。続いて、スパッタ法等を用いて、容量絶縁膜形成膜１７Ａの上に、膜厚が５０ｎｍ〜２００ｎｍ程度の白金等からなる上部電極形成膜１８Ａを堆積する。
【００５１】
この後は、リソグラフィ法及びエッチング法により、上部電極形成膜１８Ａ及び容量絶縁膜形成膜１７Ａに対して、各下部電極１５を覆うようにパターニングを行なうことにより、上部電極形成膜１８Ａから上部電極１８を形成すると共に、容量絶縁膜形成膜１７Ａから容量絶縁膜１７を形成して、図１に示す強誘電体メモリ装置を得る。なお、ここでは上部電極１８と容量絶縁膜１７とを同時にパターニングしたが別々に行なってもよい。
【００５２】
また、第１の実施形態においては、白金、イリジウム、ルテニウム、これらのうちの少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物を下部電極１５に用いているため、金属酸化物である強誘電体からなる容量絶縁膜１７に対して高温の熱処理を行なっても、該下部電極１５は金属酸化物に含まれる酸素との反応を起こしにくく、安定である。
【００５３】
以上の製造工程により、下部電極１５はその周囲が埋込絶縁膜１６に埋め込まれて確実に平坦化されるため、容量絶縁膜形成膜１７Ａをスピンコート法により成膜しても膜厚が均一となる。このため、成膜形状に起因する容量絶縁膜１７の電気特性にばらつきがなくなるので、信頼性が高い強誘電体メモリ装置を実現することができる。
【００５４】
以下、白金のように化学的に安定で且つ反応しにくい材料からなる下部電極１５に対するエロージョン現象について図面を参照しながら説明する。
【００５５】
通常、ＣＭＰ法によるオーバ研磨時に、埋込絶縁膜１６から下部電極１５が露出しても、露出した下部電極１５とスラリーとは反応せず化学的研磨は起こらない。しかしながら、研磨領域に、例えば酸化シリコンからなる埋込絶縁膜１６と白金からなる下部電極１５との互いに組成が異なる部材が存在する場合に、いわゆるエロージョン現象によって非研磨対象である、白金等からなる下部電極１５が、研磨圧力により物理的に削られる。
【００５６】
図６（ａ）及び図６（ｂ）はこの様子を模式的に示しており、図６（ａ）は下部電極１５が埋込絶縁膜１６から露出した直後の断面構成を示し、図６（ｂ）は下部電極１５に対して十分なオーバ研磨を行なった後の断面構成を示している。なお、実験用の構成であり、コンタクトプラグ１４は省略している。
【００５７】
本願出願人らは、容量素子の下部電極１５に対してオーバ研磨を行なった場合の下部電極１５の大きさ（平面寸法）とリセス発生量との関係を種々検討した結果、以下のような知見を得ている。
【００５８】
すなわち、下部電極１５の平面寸法が相対的に大きい場合には、エロージョン現象によって該下部電極１５の周縁部とその中央部との間に発生するリセス量ｄが大きくなり、一度は平坦化された下部電極１５の上面が凹凸状になる。
【００５９】
しかしながら、各下部電極１５のそれぞれが十分に小さく且つ高密度に配置されている場合には、エロージョン現象によって下部電極１５の中央部分までが研磨され、これにより、下部電極１５の上面の凹凸がなくなって平坦度が増すことを見いだしている。
【００６０】
すなわち、下部電極１５の平面寸法を相対的に小さくすることにより、エロージョン現象を積極的に利用することにより、リセスの発生を防止でき、従って、平坦度を維持しながら下部電極１５のオーバ研磨を実現できるので、埋込絶縁膜１６の研磨残りをも防止することができるようになる。
【００６１】
図６（ｃ）に、オーバ研磨を十分に行なった場合の下部電極１５の平面寸法に対するリセス発生量の関係を示す。ここでは、下部電極１５に白金を用い、埋込絶縁膜１６に酸化シリコン（ＳｉＯ2 ）を用いている。また、研磨条件として、シリカ（ＳｉＯ2 ）を主成分とするスラリーを用い、研磨用の定盤（プラテン）の回転数を３００ｒｐｍ程度とし、キャリアの回転数を約１７ｒｐｍとし、キャリアの定盤に対する圧力を約３．８×１０4 Ｐａとしている。
【００６２】
図６（ｃ）は、下部電極１５の平面寸法が１．２μｍ以下の場合は、リセスの発生量が２０ｎｍ程度と少なく、エロージョン現象によって白金からなる下部電極１５も研磨されることを示している。すなわち、下部電極１５上の任意の位置から端部への最短距離が０．６μｍ以下であれば、リセスの発生量が無視できる程度となり、平坦性が良好となる。一方、下部電極１５の平面寸法が１．５μｍよりも大きい場合にはリセスの発生量も容量素子の動作特性に影響を与える程に大きくなって、エロージョン現象を利用した平坦化を得られないことが分かる。
【００６３】
以上説明したように、スラリーと反応しにくい材料からなる下部電極１５を、該下部電極１５上の任意の位置から端部への最短距離が０．６μｍ以下となるように形成すると、オーバ研磨時にも下部電極１５がその周辺部に位置する埋込絶縁膜１６と同等に削られるため、リセスの発生を防止することができる。
【００６４】
なお、下部電極１５におけるリセスの発生量は、白金に限らず、イリジウムやその酸化物等であっても同等であり、すなわち、ＣＭＰにより研磨されにくく且つ物理的にしか研磨されない材料であれば同等の結果を得られる。
【００６５】
また、下部電極１５の平面形状が図７（ａ）に示す正方形状の場合には、該正方形の中心位置から各辺への垂線が最短距離ｌとなり、最短距離ｌを得る位置は１つとなる。また、図７（ｂ）に示す下部電極１５Ｂのように、その平面形状が例えば長円形の場合には、最短距離ｌを得る位置は多数となる。
【００６６】
また、下部電極１５は単層に限られず、コンタクトプラグ１４の酸化防止作用を有するチタンを含む第１の導体膜と化学的に安定な白金等の材料からなる第２の導体膜との積層体としてもよい。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６８】
図８は本発明の第２の実施形態に係る強誘電体メモリ装置であって、そのメモリセル部の断面構成を模式的に示している。なお、図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６９】
図８に示すように、第２の実施形態に係る強誘電体メモリ装置は、下部電極２２が、コンタクトプラグ１４側から順次形成された反応防止膜２０と電極本体膜２１とから構成されており、さらに、下部電極２２の側面には該下部電極２２が平坦化される際に生じる膜剥がれをより確実に防止する保護膜２３が形成されていることを特徴とする。
【００７０】
第２の実施形態においては、容量素子３０は、反応防止膜２０及び電極本体膜２１からなる下部電極２２と容量絶縁膜１７と上部電極１８とにより構成されている。
【００７１】
電極本体膜２１とコンタクトプラグ１４との間に設けられた反応防止膜２０には、電極本体膜２１を構成する白金等の金属又は酸化イリジウム等の導電性酸化物と、コンタクトプラグ１４を構成するタングステン又はポリシリコンとの反応を防止できる導電性材料、例えば、窒化チタン（ＴｉＮ）、酸素の組成が小さい酸化窒化チタン（ＴｉＯＮ）又はＴｉを含む合金を用いることが好ましい。
【００７２】
下部電極２２の側面を保護する保護膜２３は、絶縁性であっても導電性であっても良く、例えば絶縁性材料には酸化シリコン（ＳｉＯ2 ）、窒化シリコン（ＳｉＮx ）又は酸化窒化シリコン（ＳｉＯＮ）を用いれば良く、導電性材料には、下部電極２２に対して例えばアルゴン（Ａｒ）及び塩素（Ｃｌ）の混合ガスを用いたドライエッチングによるパターニングの際に下部電極２２の側面に付着するデポ物（副生成物）をそのまま用いると良い。このようにすると、保護膜２３を形成するための成膜工程及びパターニング（エッチング）工程を省略することができる。
【００７３】
以下、前記のように構成された強誘電体メモリ装置の製造方法について図面を参照しながら説明する。
【００７４】
図９（ａ）〜図９（ｃ）並びに図１０（ａ）及び（ｂ）は第２の実施形態に係る強誘電体メモリ装置の製造方法の工程順の断面構成を示している。
【００７５】
まず、図９（ａ）に示すように、半導体基板１１上にＳＴＩ構造を持つ素子分離絶縁膜１２を選択的に形成し、その後、ｎ型不純物層の場合は砒素イオン又は燐イオンを注入することにより、メモリセルトランジスタのソース領域又はドレイン領域となる高濃度不純物拡散層１１ａを形成する。続いて、例えばＣＶＤ法により、半導体基板１１上に素子分離絶縁膜１２を含む全面にわたって層間絶縁膜１３を堆積する。その後、リソグラフィ法及びエッチング法により、堆積した層間絶縁膜１３に各高濃度不純物拡散層１１ａを露出するコンタクトホールをそれぞれ形成する。続いて、形成したコンタクトホールに、例えばＣＶＤ法によりポリシリコン又はタングステンを充填してコンタクトプラグ１４を形成する。このとき、ＣＭＰ法により、コンタクトプラグ形成用の導体膜及び層間絶縁膜１３に対して平坦化処理を行なう。その後、例えばスパッタ法により層間絶縁膜１３上にコンタクトプラグ１４を含む全面に、膜厚が約５０ｎｍの窒化チタンからなる反応防止膜形成膜２０Ａを堆積する。続いて、スパッタ法を用いて、層間絶縁膜１３上にコンタクトプラグ１４を含む全面に、膜厚が約２５０ｎｍの例えば白金を堆積して電極本体形成膜２１Ａを形成する。ここで、電極本体形成膜２１Ａの材料は、白金に代えて、イリジウム又はルテニウムでもよく、また、これらと白金のうちの少なくとも１つを含む合金又はイリジウム若しくはルテニウムの酸化物であってもよい。
【００７６】
次に、図９（ｂ）に示すように、リソグラフィ法及びドライエッチング法を用いて、電極本体形成膜２１Ａ及び反応防止膜形成膜２０Ａに対して各コンタクトプラグ１４と接続されるようにパターニングを行なって、電極本体形成膜２１Ａから電極本体膜２１を形成すると共に、反応防止膜形成膜２０Ａから反応防止膜２０を形成することにより、電極本体膜２１及び反応防止膜２０からなる下部電極２２を形成する。その後、例えばＣＶＤ法により、層間絶縁膜１３上に下部電極２２を含む全面にわたって膜厚が１００ｎｍ程度の窒化シリコンからなる保護膜形成膜を堆積し、堆積した保護膜形成膜に対してエッチバックを行なって、下部電極２２の側面上に保護膜形成膜からなる保護膜２３を形成する。
【００７７】
ここで、保護膜形成膜からエッチバックによるサイドウォール状の保護膜２３を形成する代わりに、電極本体形成膜２１Ａ及び反応防止膜形成膜２０Ａに対するアルゴン及び塩素の混合ガスを用いたドライエッチングによって保護膜２３を形成しても良い。このようにすると、エッチング時の副生成物からなり、下部電極２２と同一の組成を持つ保護膜２３を形成できるため、下部電極２２と保護膜２３との密着性が良好となる上に、工程数も削減できるので好ましい。
【００７８】
次に、図９（ｃ）に示すように、例えばＣＶＤ法により、層間絶縁膜１３上に下部電極２２及び保護膜２３を含む全面にわたって膜厚が４００ｎｍ程度の酸化シリコン又は窒化シリコン等からなる埋込絶縁膜形成膜１６Ａを堆積する。
【００７９】
次に、図１０（ａ）に示すように、ＣＭＰ法により、埋込絶縁膜形成膜１６Ａに対して下部電極２２が露出するまで平坦化処理を行なって、埋込絶縁膜形成膜１６Ａから埋込絶縁膜１６を形成する。さらに、露出した下部電極２２と埋込絶縁膜１６とに対してエロージョン現象を積極的に利用して、各下部電極２２の膜厚が２５０ｎｍ程度となるまでオーバ研磨を行なう。
【００８０】
前述したように、各下部電極２２の電極本体膜２１は、その上面における任意の位置からそれぞれ最も近い端部までの距離が０．６μｍ以下となる平面形状を有しているため、エロージョン現象により電極本体膜２１と埋込絶縁膜１６とが同時に研磨されるので、下部電極２２の上面に埋込絶縁膜１６が残る、いわゆる研磨残りを防止することができると共に、下部電極２２の周縁部にリセスを発生させないようにすることができる。
【００８１】
その上、下部電極２２の側面上に保護膜を設けることにより、反応防止膜２０及び電極本体膜２１の側面が露出されないので、研磨パッドよる膜剥がれを確実に防止することができる。また、このオーバ研磨工程の後に、下部電極２２と埋込絶縁膜１６の全面にウェットエッチ又はドライエッチによるエッチバックを行なうことにより、たとえ下部電極２２の上面に研磨パッドが追従するのが困難な凹部が存在したとしても、該凹部に残る埋込絶縁膜１６を確実に除去することができる。
【００８２】
次に、図１０（ｂ）に示すように、下部電極２２及び埋込絶縁膜１６上に、スピンコート法により、強誘電体からなる容量絶縁膜形成膜１７Ａを成膜する。続いて、スパッタ法等を用いて、容量絶縁膜形成膜１７Ａの上に、膜厚が５０ｎｍ〜２００ｎｍ程度の白金等からなる上部電極形成膜１８Ａを堆積する。
【００８３】
この後は、リソグラフィ法及びエッチング法により、上部電極形成膜１８Ａ及び容量絶縁膜形成膜１７Ａに対して、各下部電極２２を覆うようにパターニングを行なうことにより、上部電極形成膜１８Ａから上部電極１８を形成すると共に、容量絶縁膜形成膜１７Ａから容量絶縁膜１７を形成して、図８に示す強誘電体メモリ装置を得る。なお、ここでは上部電極１８と容量絶縁膜１７とを同時にパターニングしたが別々に行なってもよい。
【００８４】
また、第２の実施形態においても、白金、イリジウム、ルテニウム、これらのうちの少なくとも１つを含む合金、又はイリジウム若しくはルテニウムの酸化物を下部電極２２の電極本体膜２１に用いているため、金属酸化物である強誘電体からなる容量絶縁膜１７に対して高温の熱処理を行なっても、該下部電極２２は金属酸化物に含まれる酸素との反応を起こしにくい。
【００８５】
その上、第２の実施形態においては、コンタクトプラグ１４と電極本体膜２１との間に窒化チタン等のチタンを含む反応防止膜２０を設けているため、下部電極２２の電極本体膜２１はより確実に安定化する。
【００８６】
以上の工程により、下部電極２２はその周囲が保護膜２３及び埋込絶縁膜１６に埋め込まれて確実に平坦化されているため、容量絶縁膜形成膜１７Ａをスピンコート法により成膜しても膜厚が均一となる。このため、成膜形状に起因する強誘電体の特性にばらつきがなくなるので、信頼性が高い強誘電体メモリ装置を実現することができる。
【００８７】
また、下部電極２２における電極本体膜２１を構成する白金等は、一般にエッチングすることが困難な材料であるため、例えば、アルゴンをエッチングガスの主成分としてエッチングを行なうと、エッチング時の副生成物が下部電極２２の側面上に形成され、この副生成物をそのまま保護膜２３として用いると導電性を有する保護膜２３の形成が容易となる。この副生成物は除去が困難であり、その結果、逆に下部電極２２のＣＭＰ法による平坦化処理時に生じる膜剥がれを確実に防止することができる。
【００８８】
なお、下部電極２２の下部に設けた反応防止膜２０は必ずしも必要ではなく、電極本体膜２１のみで構成してもよい。
【００８９】
【発明の効果】
本発明に係る強誘電体メモリ装置及びその製造方法によると、下部電極の平面寸法をエロージョン現象を利用できる程度に設定することにより、該下部電極はその上面にリセスを生じることなく平坦化され、下部電極に所定形状を得ることができるため、埋込絶縁膜の研磨残りの発生を防止できる。また、平坦化によりリセスを生じないため、下部電極の膜剥がれや容量絶縁膜の膜厚のばらつきを防止することができるので、メモリセルにおけるデータの保持信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置のダミーセルを含む領域を示す模式的な断面図である。
【図３】本発明の第１の実施形態に係る強誘電体メモリ装置におけるコンタクトプラグのパターン密度をパラメータとする研磨時間とエロージョン発生量との関係を示すグラフである。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す工程順の断面図である。
【図６】本発明の第１の実施形態に係る強誘電体メモリ装置における下部電極を示し、（ａ）は下部電極が露出した直後の断面図であり、（ｂ）は下部電極に対して十分なオーバ研磨を行なった後の断面図であり、（ｃ）はオーバ研磨を十分に行なった場合の下部電極の平面寸法に対するリセス発生量の関係を示すグラフである。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に係る強誘電体メモリ装置における下部電極を示す平面図である。
【図８】本発明の第２の実施形態に係る強誘電体メモリ装置を示す模式的な断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）及び（ｂ）は本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を示す工程順の断面図である。
【図１１】従来の強誘電体メモリ装置を示し、（ａ）はオーバ研磨によりリセスが生じた下部電極を示す模式的な断面図であり、（ｂ）はダミーセルを含む領域を示す模式的な断面図である。
【符号の説明】
Ａ      メモリセル本体領域
Ｂ      ダミーセル
１１    半導体基板
１１ａ  高濃度不純物拡散層
１２    素子分離絶縁膜
１３    層間絶縁膜
１４    コンタクトプラグ
１５    下部電極
１５Ｂ  下部電極
１６    埋込絶縁膜
１７    容量絶縁膜
１７Ａ  容量絶縁膜形成膜
１８    上部電極
１８Ａ  上部電極形成膜
２０    反応防止膜
２０Ａ  反応防止膜形成膜
２１    電極本体膜
２１Ａ  電極本体形成膜
２２    下部電極
２３    保護膜
２３Ａ  保護膜形成膜
３０    容量素子
【図１】
0003853163.tif 000002
【図２】
0003853163.tif 000003
【図３】
0003853163.tif 000004
【図４】
0003853163.tif 000005
【図５】
0003853163.tif 000006
【図６】
0003853163.tif 000007
【図７】
0003853163.tif 000008
【図８】
0003853163.tif 000009
【図９】
0003853163.tif 000010
【図１０】
0003853163.tif 000011
【図１１】
0003853163.tif 000012