(57)【特許請求の範囲】
【請求項１】
半導体基板に複数のフィールド絶縁膜を形成する工程と、
前記半導体基板にマスクを使用せず、第１エネルギで第１導電型の第１不純物領域を形成する工程と、
前記フィールド絶縁膜の間の前記半導体基板にマスクを使用せず、前記第１エネルギより低い第２エネルギで第２導電型の第１不純物領域を形成する工程と、
第１マスクパタンーを利用したイオン注入工程で、前記第１導電型の前記第１不純物領域の一部分を、第２導電型の第２不純物領域に形成する工程と、
第２マスクパタンーを利用したイオン注入工程で、前記第２導電型の第２不純物領域と隣り合う前記第２導電型の前記第１不純物領域の一部分を第１導電型の第２不純物領域に形成する工程と、
前記第１導電型の第１不純物領域と前記第１導電型の第２不純物領域を各々連結し、前記第１導電型の第１及び第２ウェルを各々形成し、前記第１導電型の第１不純物領域上部の前記第２導電型の前記第１不純物領域に、第２導電型の第１ウェルを形成し、前記第２導電型の第１不純物領域と前記第２導電型の第２不純物領域を連結して第２導電型の第２ウェルを形成するために前記不純物領域を拡散させるドライブイン工程と、
を備えることを特徴とする半導体装置のウェル形成方法。
【請求項２】
前記第１導電型の第１不純物領域は高エネルギーにてマスクを使用せずリンをイオン注入して形成することを特徴とする請求項１に記載の半導体装置のウェル形成方法。
【請求項３】
前記第２導電型の第１不純物領域はマスクを使用せず低エネルギーにてボロンイオンを含有したイオン注入して形成することを特徴とする請求項１に記載の半導体装置のウェル形成方法。
【請求項４】
前記第２導電型の第２不純物領域は高エネルギーにて前記第１導電型の第１不純物領域より高い濃度のイオンを注入して形成することを特徴とする請求項１に記載の半導体装置のウェル形成方法。
【請求項５】
前記第１導電型の第２不純物領域は低エネルギーにて前記第２導電型の第１不純物領域より高濃度のリンをイオン注入して形成することを特徴とする請求項１に記載の半導体装置のウェル形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の基板にウェルを形成させる方法に係り、特に工程を単純化し、セルと周辺部との段差を小さくすることができる半導体装置のウェル形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置の動作特性を向上させるために、半導体基板に素子を直接に形成せず、基板内に基板と反対導電型の不純物イオンを注入してウェルを形成した後に素子を形成するのが一般的になっている。このようなウェルは、その形成方法に基づいて様々な種類に分けられる。まず、素子隔離工程を行うのに先立って基板の全面又は部分的にイオン注入及び拡散工程を行って単一ウェル又はツインウェル又はトリプルウェルを形成する拡散ウェルがあり、素子隔離工程を施した後にイオン注入エネルギーの大きさを調節してそれぞれ異なる導電型のウェルを形成するリトログレードウェルがあり、またＢＩＬＬＩ(Buried Implanted Layer for Lateral Isolation)構造のリトログレードウェルがある。
【０００３】
上記拡散ウェル中、単一ウェルやツインウェルは不純物イオンを注入後所望の深さまで拡散によって形成する。しかし、このような拡散は方向に無関係にいずれの方向にも進むため、ウェルの形状を調節するのが難しく、且つ工程マージンも少ない。そのため、最近では、単一ウェルやツインウェルよりはトリプルウェルを形成して使用することが多くなっている。しかし、トリプルウェルを形成するためには、工程が複雑であって生産性が低下するという短所がある。したがって、現在、工程を単純化して生産性を高めうるトリプルウェル工程に対する研究が行われている。
【０００４】
以下、図１、２に基づいて従来の半導体装置のウェル形成方法を説明する。
まず、図１ａに示すように、半導体基板１にＣＶＤ法で第１酸化膜２と第１窒化膜３を堆積する。
図１ｂに示すように、半導体基板１に感光膜４を塗布した後、露光及び現像工程で所定領域、すなわちセル領域を選択的に除去する。その感光膜４をマスクに用いて感光膜を除去した部分の第１窒化膜３を除去する。そして、Ｐイオンを５００ＫｅＶの高エネルギーで注入して半導体基板１の所定の深さの位置にＮシールド領域５を形成する。この感光膜４は、高エネルギーのＰイオンが半導体基板１に注入されるのを防止できるように、４μｍ程度の厚さに塗布する。
【０００５】
感光膜４を除去し、図１ｃに示すように、半導体基板１に熱工程で第２酸化膜６を形成する。この第２酸化膜６はセル領域と周辺領域とを区分するためのアラインキーとして使われる。
第１窒化膜３、第１酸化膜２、第２酸化膜６を除去した後、図１ｄに示すように、半導体基板１にＣＶＤ法で第３酸化膜７と第２窒化膜８を堆積する。第２酸化膜６は厚く形成されているので、それが除去された半導体基板１の部分には段差が発生する。すなわち、セル領域と周辺領域との境になる箇所に段差が形成される。
【０００６】
図２ｅに示すように、半導体基板１に感光膜９を塗布した後、露光及び現像工程でセル領域ではＮシールド領域５の先端部付近にそのＮシールド領域の上側に重なるように、また周辺領域ではＮシールド領域の先端から離れた箇所、すなわちＮウェルを形成するための領域を選択的に除去してパターニングする。そのパターニングされた感光膜９をマスクに用いて露出された部分の第２窒化膜８と第３酸化膜７を除去する。この後、この部分に低エネルギーにてＰイオンを注入して第１Ｎウェル１０ａと第２Ｎウェル１０ｂを形成する。ここで、第１、第２Ｎウェル１０ａ、１０ｂは前記Ｎシールド領域５より浅い深さとなるように形成する。第１Ｎウェル１０ａはＮシール領域５の上側にオーバラップするように形成され、第２Ｎウェル１０ｂはＮシールド領域の形成されていない周辺領域に形成する。
【０００７】
図２ｆに示すように、同じ感光膜９をマスクに用いて、半導体基板１の表面が露出した部分に第４酸化膜１１を厚く形成する。そして、第２窒化膜８と感光膜９を除去した後、Ｐ型のボロンを含有したＢまたはＢＦ2 イオンを注入して、セルフアライン工程で厚く第４酸化膜が形成された部分以外の箇所に第１Ｐウェル１２ａと第２Ｐウェル１２ｂを形成する。このとき、第１、第２Ｐウェル１２ａ、１２ｂは、前記第１、第２Ｎウェル１０ａ、１０ｂと同じ深さを有するように形成する。従って、図示のように、基板の表面部近くに第１Ｐウェル１２ａ、第１Ｎウェル１０ａ、第２Ｐウェル１２ｂ、第２Ｎウェル１０ｂが並んだ状態に形成される。その際、第１Ｐウェル１２ａと第１Ｎウェル１０ａはＮシールド領域５の上側にあり、第２Ｐウェル１２ｂと第２Ｎウェル１０ｂとはＮシールド領域外、すなわち周辺領域に形成される。
【０００８】
図２ｇに示すように、第４酸化膜１１を除去し、全てのウェルをドライブインで拡散させる。それによって、第１Ｐウェル１２ａはＮシールド領域５まで拡散され、第１Ｎウェル１０ａはＮシールド領域５まで拡散されて一体化する。また、第２Ｎウェル１０ｂは第１Ｎウェル１０ａと同じ深さに拡散される。そして、第２Ｐウェル１２ｂは第１Ｎウェル１０ａと第２Ｎウェル１０ｂとの間に同じ深さに拡散されて形成される。このように形成することにより、セル領域の第１Ｐウェル１２ａと周辺領域の第２Ｐウェル１２ｂとが隔離される。
【０００９】
【発明が解決しようとする課題】
上記のように製造された従来の半導体装置のウェル形成方法においては、以下の問題点があった。
第１に、ＣＶＤ法で様々な物質を何度も積層させる必要があるので、工程が複雑になって生産性が低下する。
第２に、ＣＶＤ法でセル領域と周辺領域とを区分するとき、セル領域の第１Ｎウェルと周辺領域の第２Ｐウェルとの間に段差が生じるようになる。
【００１０】
本発明は、上記の問題点を解決するためになされたもので、工程を単純化し、セル領域と周辺領域との間の段差を小さくすることができる半導体装置のウェル形成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置のウェル形成方法は、半導体基板に複数のフィールド絶縁膜を形成する工程と、半導体基板の所定の深さの位置に第１導電型の第１不純物領域を形成する工程と、半導体基板の各フィールド絶縁膜の間の表面部に第２導電型の第１不純物領域を形成する工程と、第１導電型の第１不純物領域の内の隣接するある２つのフィールド絶縁膜の間にある部分に第２導電型の第２不純物領域を形成する工程と、第２導電型の第１不純物領域の内の前記第２導電型の第２不純物領域を形成させたフィールド絶縁膜の間の両側のフィールド絶縁膜の間の部分に第１導電型の第２不純物領域を形成する工程と、各不純物領域をドライブインで拡散して、第１導電型のシールド領域、その上側に形成させた第２導電型の第１ウェル、前記第１導電型のシールド領域とその上の第２導電型の第１ウェルとの積層体に隣接した第１導電型の第１ウェル、さらにその隣の第２導電型の第２ウェル、及びさらにその隣の第１導電型の第２ウェルを形成する工程とを備える
【００１２】
【発明の実施の形態】
以下、添付図面に基づき半導体装置のウェル形成方法を実施形態をもとに説明する。
図３〜図４は、本実施形態のウェル形成方法を示す工程断面図である。
本ウェル形成方法は、図３ａに示すように、半導体基板３１に複数のフィールド酸化膜３２をある間隔を置いて形成する。
半導体基板３１にバッファ酸化膜３３を堆積した後、図３ｂに示すように、マスクを使用せず、５００ＫｅＶの高エネルギーで半導体基板３１内の所定の深さの位置にＮシールド領域３４を形成する。
【００１３】
図３ｃに示すように、マスクを使用せず、半導体基板３１に低エネルギーにてＢまたはＢＦ2 を注入して第１Ｐウェル３５を形成する。この第１Ｐウェル３５は低エネルギーで注入されるので、半導体基板の表面部にとどまり、その底部はフィールド酸化膜３２のほぼ底の位置にある。
半導体基板３１に感光膜３６を塗布して露光及び現像工程で、図４ｄに示すように、選択的に所定の領域をパターニングする。この所定の領域は周辺領域の一部であるフィールド酸化膜の間の位置である。そして、パターニングされた感光膜３６をマスクに用いて、その所定の領域に高エネルギーでＢまたはＢＦ2 をＮシールド領域３４にまでカウンタ注入して、Ｎシールド領域を切断するように第２Ｐウェル３７を形成する。この第２Ｐウェル３７は高濃度で注入する。その後、感光膜３６を除去する。
【００１４】
図４ｅに示すように、半導体基板３１に新たに感光膜３８を塗布した後、露光及び現像工程で第２Ｐウェル３７を形成させたフィールド酸化膜の間の両隣のフィールド酸化膜の間の半導体基板３１が露出されるように選択的に感光膜３８をパターニングする。そのパターニングされた感光膜３８をマスクに用いて、第１Ｐウェル３５が形成されている部分にＮ型不純物カウンタイオン注入して第１Ｎウェル３９ａと第２Ｎウェル３９ｂを形成する。
【００１５】
図４ｆに示すように、全てのウェルをドライブイン工程で拡散させる。このよ拡散工程により、半導体基板３１内に所定の深さに形成されているＮシールド領域３４の上に第１Ｐウェル３５が形成され、第１Ｐウェル３５とＮシールド３４の積層体の一側面に第１Ｎウェル３９ａが形成され、その隣に第２Ｐウェル３７が、さらにその隣に第２Ｎウェル３９ｂが形成される。これにより、セル領域に形成される第１Ｐウェル３５と、周辺領域に形成される第２Ｐウェル３７とを隔離させるためのトリプルウェルが形成される。これにより、本発明の半導体装置のウェル形成工程を完了する。
【００１６】
【発明の効果】
上述したように、本発明の半導体装置のウェル形成方法は、ＣＶＤ法を一切使用しないので、工程時間が短縮できて生産性を向上させることができる。
また、基板表面にフィールド酸化膜を形成させる以外、表面を加工することがないので、セル領域と周辺領域との間に段差が生じない。
【図面の簡単な説明】
【図１】  半導体装置の従来のウェル形成方法を示す工程断面図。
【図２】  半導体装置の従来のウェル形成方法を示す工程断面図。
【図３】  本発明実施形態のウェル形成方法を示す工程断面図。
【図４】  本発明実施形態のウェル形成方法を示す工程断面図。
【符号の説明】
３１    半導体基板
３２    フィールド酸化膜
３３    バッファ酸化膜
３４    Ｎシールド領域
３５    第１Ｐウェル
３６、３８    感光膜
３７    第２Ｐウェル
３９ａ    第１Ｎウェル
３９ｂ    第２Ｎウェル
【図１】
0003850965.tif 000002
【図２】
0003850965.tif 000003
【図３】
0003850965.tif 000004
【図４】
0003850965.tif 000005