(57)【特許請求の範囲】
【請求項１】
制御部に備えたＣＰＵがＲＯＭに記憶された設計動作プログラムを読み出して、入力部から入力された線の種類、座標データ、配線幅、配線間隔を含む入力データが入力されると、制御部が設計動作プログラムに基づいて演算処理を行って仮想平面上に配線設計データを画面表示するＣＡＤシステムを用いて、半導体チップに接続されるパッド部と該パッド部の周囲にビア部とを仮想平面上に仮想配置し、前記パッド部とビア部とを結線する配線パターンを形成する半導体パッケージの配線方法において、
入力部からの入力操作により、前記パッド部に近い最内周側から最外周側に至る第１列〜第ｎ列の端子列を順次特定すると、設計動作プログラムに基づく制御部の演算処理により前記パッド部と当該特定した端子列に存在する所定のビア部とを線分で結んで当該ビア部間を均等な間隔で線分が通過するように端子列毎に配線ルートを決定した仮想平面上で、前記パッド部から最外周側のビア部に至るまで結線された配線ルートを用いて、入力部から設計ルールに基づくクリアランスを入力すると、設計動作プログラムに基づく制御部の演算処理により入力されたクリアランスで各ビア部の周囲に同心状に円弧を描いて、互いに交差する円弧どうしの間の交点を結ぶ線分を描き、配線ルートを示す線分と交差する円弧どうしの間で接線を描き、円弧と当該円弧が交差するビア部中心との間で接線を描いて配線パターンに成形化することを特徴とする半導体パッケージの配線方法。
【請求項２】
各ビア部間を通過する配線パターンに偏りが生じている場合に、設計動作プログラムに基づく制御部の演算処理により当該ビア部間の距離の均等点を形成して修正円の中心座標を演算により求め、元の円弧を削除し接点と均等点との間を演算により求めた中心座標を中心とする修正円弧で結ぶことを特徴とする請求項１記載の半導体パッケージの配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する利用分野】
本発明は半導体チップに接続されるパッド部と該パッド部の周囲にビア部とを仮想平面上に配置し、パッド部とビア部とを接続する配線パターンを形成するＣＡＤシステムを用いた半導体パッケージの配線方法に関する。
【０００２】
【従来の技術】
ＣＡＤシステムを用いて、ＰＢＧＡやＥＢＧＡなどの半導体パッケージの配線設計をする場合、仮想メモリ（仮想平面）上で半導体チップの電極端子と電気的に接続されるパッド部（例えばワイヤボンディングパッド）とその周囲に設けられたビア部（ランド部）との間或いはビア部どうしの間を、配線パターンにより個々に接続するように設計される。
【０００３】
一般に、プリント配線基板（ＰＣＢ）用の配線は基板の多層配線構造とあいまって直線が主体であり、配線の引き回しはある配線部分に対し９０度引き回し配線或いは４５度引き回し配線によるものが主流である。これに対し半導体パッケージの場合には、基板中央部に設けられたダイパッド部から周辺部に設けられたビア部（ランド部）などの比較的不規則に配置されたビア部に向かって放射状に配線され、しかも１対１で接続されるため、プリント配線基板（ＰＣＢ）用の配線理論をそのまま適用するのは設計ルール（ライン＆スペース）に適合しない場合が多い。特にPBGAでは基板上に半導体チップを樹脂封止するためのゲート部が設けられることが多いため、ビア部（ランド部）の位置が不規則になり易い。
【０００４】
ここで、ＣＡＤシステムを用いて半導体パッケージの配線設計を行う場合の一般的な手順について説明する。半導体パッケージ用の基板が単層配線若しくは多層配線の場合にも各レイヤーごとに配線設計が行われる。具体的には、設計者はＣＡＤシステムを用いてその仮想平面上で半導体パッケージの外形を決め、接続端子が形成されるランド部（ビア部）の配置を決める。次に、半導体チップを搭載するダイパッドの外形を形成し、その周囲にボンディングパッドを直線状、ジグザグ状若しくは円弧状など任意に配置する。次に、ボンディングパッドと半導体チップのチップパッドとを結線する。
【０００５】
次に、ボンディングパッドとビア部（ランド部）、或いはビア部とビア部との間へ配線どうしが交差しないように配線ルートを決めながら配線する（フリップチップ接続の場合にはチップ端子接続部とビア部（ランド部）との間を配線する）。このとき、ビア部（ランド部）間のライン＆スペースを計算して設計ルールを満たすように配線ルートを決めながら全てのボンディングパッドからビア部（ランド部）に対して一旦配線を行った後、配線の偏りやビア部（ランド部）の位置の偏りを修正すべく、再度配線設計をし直す必要も生じていた。
【０００６】
また、半導体パッケージ用の配線設計を行うために開発された方法として、いわゆるＥｖｅｎ・Ｓｐａｃｅと呼ばれる方法がある。これは、例えばＣＡＤシステム上で円弧と線分を用いて自動配線を行った後、線分の幅を太らせたり、ビア部間の配線間隔（ライン＆スペース）をある程度均等に修正する方法である。これは、例えばビア部の周囲に等間隔に同心円を描いて特定の同心円どうしで接線を引いて隣接するビア部間の配線経路を自動的に決定する。この自動配線の結果として生じた配線の偏り及び集中を後で是正するように開発された方法である。
【０００７】
【発明が解決しようとする課題】
設計者が一通りボンディングパッドとビア部（ランド部）へ仮想配線してから、配線間隔やビア部（ランド部）位置の偏りを修正するとしても、ランド部の位置は無制限に変更できないことから、実質的に配線位置の変更が困難になり、設計のやり直しを迫られる場合が生じていた。また、配線ルートの決定と配線間隔が設計ルールに見合っているか否かを同時にチェックして実現しようとすると、システムが複雑化し、システムの拡張や変更がし難くなり、良い配線結果が得られ難いという課題があった。
【０００８】
また、Ｅｖｅｎ・Ｓｐａｃｅという方法は、半導体パッケージ用の基板に形成されるビア部（ランド部）が規則正しく等間隔に形成されている場合には比較的有用であるが、該ビア部はパッケージによって様々であり不規則な配置形態を取ることが多い。特に、ビア部の周囲に余分な空きスペースが形成されている場合には、配線が冗長になったり配線経路に偏りが生じ易い。
この場合、配線間隔が過密なビア部の同心円の半径を大きく形成して配線し直したり、円弧を切断して配線をつなぎ直したり、他のスペースに移動させたりする必要があり、修正工程に手間がかかり自動配線のメリットが反映されない上に、配線の接続ミスも生じ易い。
【０００９】
本発明の目的は、上記従来技術の課題を解決し、配線ルートのみを決めるラフ配線処理と該ラフ配線処理された配線ルートに基づいて設計ルールに適合するよう配線を形成して成形化する配線成形化処理に分けて行うことにより半導体パッケージの配線設計を省力化、高速化して行える半導体パッケージの配線方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は次の構成を備える。
即ち、制御部に備えたＣＰＵがＲＯＭに記憶された設計動作プログラムを読み出して、入力部から入力された線の種類、座標データ、配線幅、配線間隔を含む入力データが入力されると、制御部が設計動作プログラムに基づいて演算処理を行って仮想平面上に配線設計データを画面表示するＣＡＤシステムを用いて、半導体チップに接続されるパッド部と該パッド部の周囲にビア部とを仮想平面上に仮想配置し、前記パッド部とビア部とを結線する配線パターンを形成する半導体パッケージの配線方法において、入力部からの入力操作により、前記パッド部に近い最内周側から最外周側に至る第１列〜第ｎ列の端子列を順次特定すると、設計動作プログラムに基づく制御部の演算処理により前記パッド部と当該特定した端子列に存在する所定のビア部とを線分で結んで当該ビア部間を均等な間隔で線分が通過するように端子列毎に配線ルートを決定した仮想平面上で、前記パッド部から最外周側のビア部に至るまで結線された配線ルートを用いて、入力部から設計ルールに基づくクリアランスを入力すると、設計動作プログラムに基づく制御部の演算処理により入力されたクリアランスで各ビア部の周囲に同心状に円弧を描いて、互いに交差する円弧どうしの間の交点を結ぶ線分を描き、配線ルートを示す線分と交差する円弧どうしの間で接線を描き、円弧と当該円弧が交差するビア部中心との間で接線を描いて配線パターンに成形化することを特徴とする。
また、各ビア部間を通過する配線パターンに偏りが生じている場合に、設計動作プログラムに基づく制御部の演算処理により当該ビア部間の距離の均等点を形成して修正円の中心座標を演算により求め、元の円弧を削除し接点と均等点との間を演算により求めた中心座標を中心とする修正円弧で結ぶことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面と共に詳述する。本実施例では、ＣＡＤシステムを用いて仮想平面上に描かれた半導体パッケージの外形内に、半導体チップが搭載されるダイパッド部と、該ダイパッド部の周囲に半導体チップの電極端子（チップパッド）とワイヤボンディング接続されるボンディングパッド部と、該ボンディングパッド部の周囲にビア部（ランド部）が配置され、ボンディングパッド部とビア部間とを接続する配線パターンを設計する場合の配線方法について説明する。尚、ビア部はランド部の直上に形成される場合が多く、本実施例ではビア部と言うときは、ランド部の位置をも指し示すものとする。また、多層配線の場合、レイヤーによってはビア部とビア部とを配線する場合も同様の手法が用いられるものとする。図１〜図８はラフ配線工程の一例を示す各状態の画面説明図、図９は配線成形化工程を示すフローチャート、図１０〜図１７は配線成形化工程の一例を示す状態毎の画面説明図、図１８はＣＡＤシステムの構成を示すブロック図である。
【００１２】
先ず、半導体パッケージ用の配線設計を行うＣＡＤシステムの概略構成について図１８に示すブロック図を参照して説明する。１はＣＡＤシステムであり、以下に述べる構成を有する。２は制御部であるＣＰＵであり、入力情報に応じてＣＡＤシステム１の各部に命令を発信してシステム全体の動作を制御する。３はＲＯＭであり、ＣＡＤシステムの設計動作プログラムが格納されている。４はＲＡＭであり、各種データを一時記憶したりＣＰＵ２のワークエリアとして用いられる。５は入力部であり、キーボード、マウスなどを供えており、線の種類、座標データ、配線幅、配線間隔（クリアランス）など各種入力データが入力される。６はディスプレイであり、パッケージの設計データを画面表示する。７はハードディスク（ＨＤ）であり、各レイヤー毎に配線設計されたデータなどをファイル等に格納して管理する。８はドライブ装置であり、内蔵されたハードディスク７を駆動するほかにフロッピーディスク（ＦＤ）９などの外部記憶媒体を駆動する。１０は入出力インターフェース（Ｉ／Ｏ）であり、制御部と入力部５や各種出力部との命令やデータの交換が行われる。入出力インターフェース１０には、ＨＤやＦＤ増設用のドライブ装置を接続したり、プリンターなどを接続しても良い。
【００１３】
ＣＰＵ２は、ＲＯＭ３に記憶された設計動作プログラムをＲＡＭ４に読み出し、入力部５から入力された入力情報に応じて仮想平面上で配線設計を行い、その結果をディスプレイ６に表示する。また、配線設計データは、ハードディスク７やフロッピーディスク９などに格納される。
【００１４】
次に、パッケージの自動配線方法について図１〜図１７を参照して説明する。
先ず前提として、設計者はＣＡＤシステム１上でパッケージの外形を決め、接続端子が形成されるランド部（ビア部）の位置を仮想配置する。次に、半導体チップを搭載するダイパッド部の外形を形成し、その周囲にボンディングパッド部を直線状、ジグザグ状若しくは円弧状など任意に仮想配置する。次にボンディングパッド部とチップパッドとを結線する。
次に、ボンディングパッド部からビア部（ランド部）へ配線どうしが交差しないようにラフ配線して線分により配線ルートを決め、次いで配線成形化により設計ルールに見合った配線パターンを形成する。以下、各工程について説明する。
【００１５】
ラフ配線工程は、ボンディングパッド部に近い最内周側から最外周側に至る第１列〜第ｎ列の端子列を順次特定し、ボンディングパッド部と当該特定した端子列に存在する所定のビア部とを線分により結ぶと共にビア部間を均等に配線パターンが通過できるように線分により配線ルートを決定する。
具体的には、図１において、仮想点Ｐを両側に設けて該仮想点Ｐを含むようにボンディングパッド部１１に近い最内周側の第１列目の端子列（ｎ＝１）を特定する。そして、ボンディングパッド部１１と所定のビア部１２とを線分１３により結ぶ。ボンディングパッド部１１と結線されるビア部１２は、予め指定されているか或いはボンディングパッド部１１と最も近い位置のビア部１２が結線される。
【００１６】
次に、図２において残ったボンディングパッド部１１からビア部１２間に均等な間隔で交差することなく線分１３を描いて配線ルートを形成する。このとき、ビア部１２間に仮想配置される線分１３の端点は、第１列目の端子列（ｎ＝１）において隣接する線分どうしのライン＆スペースを見ながら均等配置される。
【００１７】
図３及び図４は第２列目の端子列（ｎ＝２）に対して図１及び図２と同様にして線分１３を形成した状態を示す。また、図５及び図６は第３列目の端子列（ｎ＝３）に対して図１及び図２と同様にして線分１３を形成した状態を示す。また、図７及び図８は第４列目の端子列（ｎ＝４）に対して図１及び図２と同様にして線分１３を形成した状態を示す。
【００１８】
このとき、例えば、図６において第３列目の線分１３を形成した結果、第３列目の端子列に属する端点の配置に偏りがある場合に、該当するビア部１２（図７の矢印参照）の位置を移動修正してライン＆スペースが均等になるように修正する。
【００１９】
以上の作業を、第ｎ列目までの端子列を順次特定して当該端子列に存在するビア部１２に対して同様に線分により配線ルートを形成し偏りがある場合にこれを修正する工程を繰り返し行い、ボンディングパッド部１１から最外周側のビア部１２に至る配線ルートを線分１３により決定する。
この状態では、各端子列に属する線分１３の隣接する端点間のライン＆スペースは均等に配置されているが、各端子列間を結ぶ線分どうしは狭かったり広かったりしてばらつきがある（図１０参照）。
【００２０】
そこで、以下に述べる配線成形化工程が行われる。配線成形化工程は、ラフ配線工程で決定された配線ルートに基づいてボンディングパッド部１１から最外周側のビア部１２に至る配線パターン１４を設計ルールに基づいて形成し各ビア部１２間を均等に通過するよう成形化する。
【００２１】
以下、配線成形化工程について、図９に示すフローチャートに基づいて各状態毎に図１０〜図１７を参照しながら説明する。ボンディングパッド部１１から最外周側のビア部１２に至るまでの配線ルートのみが決定されたラフ配線図を用いる。図９のステップＳ１において、先ず設計者がクリアランス（ライン＆スペース）を設定する。クリアランスの設定値はキーボードなどの入力部５より入力する。次に、ステップＳ２において各ビア部１２の周囲に上記設定されたクリアランスで円弧１４を同心状に描く（図１１参照）。そして、ステップＳ３において、円弧１４がビア部１２（ランド部）と交差するか否か判定する。円弧１４がビア部１２（ランド部）と交差する場合には、ステップＳ４においてビア部１２（ランド部）の中心から該当する円弧（配線円弧）１４に対して接線（配線線分）１５を引く。また、円弧１４がビア部１２（ランド部）と交差しない場合には、ステップＳ５において線分１３が交差する円弧（配線円弧）１４どうしの間で接線（配線線分）１６を引き、円弧１４どうしが交差する場合にも円弧（配線円弧）１４どうしの間で共通接線（配線線分）１７を引く（図１２参照）。このようにして、予め設定されたライン＆スペース幅を持った配線パターン１８が形成される（図１２参照）。
【００２２】
次に、ステップＳ６において、各ビア部１２間を通過している配線パターン１８の間隔は適切か否か判定する。即ち、図１３のビア部１２ａ−１２ｂ間のエリアＡを通過している配線パターン１８のライン＆スペースに偏りが生じている。この場合に、当該ビア部１２ａ−１２ｂ間のクリアランスを考慮した修正円弧を描いて各接線と接続するように再配線し直す。以下、一例としてエリアAについて再配線する場合について説明する。
【００２３】
ステップＳ７に進行して、ビア部１２ａ−１２ｂ間を均等に振り分けた均等点Ｄを形成する。次にステップＳ８に進行して、各均等点Ｄと接点Ｃ（円弧１４と接線１６、１７との交点）を通る修正円弧１９を描く（図１４参照）。尚、修正円弧１９でなく修正楕円でも良いが、ＣＡＤシステム１で楕円が描けないため修正円弧１９にて近似させている。また、修正円弧１９を描く場合の修正円の中心Ｏ´の決め方について説明すると、元の円弧１４の接点Ｃと端点Ｂ及び該円弧１４の円の中心Ｏにより定義される二等辺三角形ＯＣＢにおいて頂点Ｏから辺ＣＢに下ろした垂直二等分線をＯＭとする。辺ＣＢは円弧１４の弦であるからその垂直二等分線であるＯＭは円の中心Ｏを通過する。よって、この二等辺三角形ＯＣＢと相似する二等辺三角形Ｏ´ＣＤの頂点Ｏ´の位置を求めれば良い。この場合、頂点Ｏ´から辺ＣＤに下ろした垂直二等分線をＯ´Ｍ´とすると、ＯＭ：ＣＢ＝Ｏ´Ｍ´：ＣＤよりＯ´Ｍ´の長さが求まるため、Ｍ´の座標に対してＯ´の座標が容易に求まる（図１４参照）。
【００２４】
次に、ステップＳ９において、元の円弧１４を削除すると共に各接点Ｃと対応する均等点Ｄとを修正円弧（修正円弧配線）１９により結ぶ（図１５参照）。また、ステップＳ６において、ビア部１２間に形成された配線パターン１８のライン＆スペースが適切な場合にはステップＳ１０に進行する。接線１６、１７と修正円弧１９との接続部２０は、くの字状に折れ曲がって形成される場合がある（図１５参照）。ステップＳ１０において、配線パターン１８の接続部２０の補正が必要か否か判断する。補正の必要がない場合には、配線成形化工程を終了するが、補正の必要がある場合にはステップＳ１１に進行する。ステップＳ１１において、修正円弧１９側を経験則に基づいて配線幅の１〜３倍程度の長さの修正線分２１にて置き換えて修正する。具体的には、設計者が補正する修正線分２１の長さを入力部５より設定する。そして、ステップＳ１２において、接線１６、１７と修正円弧１９との接続部２０を修正線分２１に置き換えて補正する。尚、接点Cがビア部１２から引いた接線１５と修正円弧１９との交点の場合には、修正線分２１にて置き換えを行った後、修正円弧１９は削除する（図１６参照）。
最終的にボンディングパッド部１１とビア部１２との間に各々形成された修正配線パターン２２を図１７に示す。
【００２５】
以上のような、ラフ配線工程と配線成形化工程を各レイヤー毎に繰り返して設計することで全体として半導体パッケージの配線設計が行われる。
【００２６】
本願発明に係る半導体パッケージの配線方法によれば、ラフ配線工程により配線ルートのみを先行して決めておき、次いで配線成形工程により実際の設計ルールに照らし合わせて、ライン＆スペースを見ながら均等に自動配線できるので、配線ルートと設計ルールを同時に考慮した複雑な数学的な演算処理を減らし、配線全体の設計のやり直しなどの無駄を省いて、省力化、高速化して配線設計が可能になった。また、配線成形工程において、一旦仮想配置した配線パターンを修正しながら最終的に偏りなく均等に設計できしかも配線長を最短で形成できるので配線効率が良く、不良品の発生を抑えて半導体パッケージの歩留まりを向上させることができる。
【００２７】
以上、本発明の好適な実施例について種々述べてきたが、本発明は上述した各実施例に限定されるのものではなく、ラフ配線工程の端子列の決め方は、必ずしもダイパッド部の外形に沿わなくても、任意の端子列を取って配線することも可能である。また、ビア部１２（ランド部）はドリル穴形状が円形に形成されるため、配線形状も線分と円弧を中心に形成したが、該ビア部の形状が変わればこれに添う形で配線形状も変更可能である。また、上記実施例は半導体チップを基板にワイヤボンディング接続する場合について説明したが、フリップチップ接続する場合に用いても良く、多層配線にも適用できる等、発明の精神を逸脱しない範囲で多くの改変を施し得るのはもちろんである。
【００２８】
【発明の効果】
本発明に係る半導体パッケージの配線方法を用いると、ラフ配線工程により配線ルートのみを先行して決めておき、次いで配線成形工程により実際の設計ルールに照らし合わせて、ライン＆スペースを見ながら均等に配線できるので、配線ルートと設計ルールを同時に考慮した複雑な数学的な演算処理を減らし、配線全体の設計のやり直しなどの無駄を省いて、省力化、高速化して配線設計が可能になった。また、配線成形工程において、一旦仮想配置した配線パターンを修正しながら最終的に偏りなく均等に設計できしかも配線長を最短で形成できるので配線効率が良く、不良品の発生を抑えて半導体パッケージの歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】ラフ配線工程の一例を示す画面説明図である。
【図２】ラフ配線工程の一例を示す画面説明図である。
【図３】ラフ配線工程の一例を示す画面説明図である。
【図４】ラフ配線工程の一例を示す画面説明図である。
【図５】ラフ配線工程の一例を示す画面説明図である。
【図６】ラフ配線工程の一例を示す画面説明図である。
【図７】ラフ配線工程の一例を示す画面説明図である。
【図８】ラフ配線工程の一例を示す画面説明図である。
【図９】配線成形化工程を示すフローチャートである。
【図１０】配線成形化工程の一例を示す画面説明図である。
【図１１】配線成形化工程の一例を示す画面説明図である。
【図１２】配線成形化工程の一例を示す画面説明図である。
【図１３】配線成形化工程の一例を示す画面説明図である。
【図１４】配線成形化工程の一例を示す画面説明図である。
【図１５】配線成形化工程の一例を示す画面説明図である。
【図１６】配線成形化工程の一例を示す画面説明図である。
【図１７】配線成形化工程の一例を示す画面説明図である。
【図１８】  CADシステムの構成を示すブロック図である。
【符号の説明】
１ ＣＡＤシステム
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ 入力部
６ ディスプレイ
７ ハードディスク
８ ドライブ装置
９ フロッピーディスク
１０  入出力インターフェース
１１  ボンディングパッド部
１２  ビア部
１３  線分
１４  円弧
１５、１６、１７  接線
１８  配線パターン
１９  修正円弧
２０  接続部
２１  修正線分
２２  修正配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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