(57)【特許請求の範囲】
【請求項１】
複数のセル領域に分割されるメモリセルアレイと；
前記メモリセルアレイの上部に配列した複数の第１感知増幅器、及び前記メモリセルアレイの下部に配列した複数の第２感知増幅器から構成された感知増幅部と；
それぞれが前記複数の感知増幅器に連結され、複数のビット線セグメント対に分割される複数のビット線対と；
分割されたビット線セグメント対のそれぞれを、制御信号対により該感知増幅器と連結或いは遮断するための複数の連結手段と、
複数のセル領域のうちの対応する一つのセル領域を選択するための複数のセル領域選択信号が入力され、前記連結手段に対し複数の制御信号対を発生するための制御回路とを備え、
前記制御回路は、複数のセル領域のうちの対応する一つのセル領域を選択するためのセル領域選択信号が入力され、前記連結手段の各手段に対し前記制御信号対を発生するための複数の制御手段を備え、
前記複数の制御手段の最終制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と接地信号を二入力とし、最終制御信号対のうちの第１制御信号を発生するための第１ノアゲートと；前記第１ノアゲートの出力を反転させて最終制御信号対のうちの第２制御信号を発生するための第１反転ゲートとを備え、
前記複数の制御手段の残りの制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と次の制御手段から発生した第１制御信号とを二入力とし、第１制御信号を発生する第２ノアゲートと；前記第２ノアゲートの出力を反転させて第２制御信号を発生するための第２反転ゲートとを備えることを特徴とする感知電流の消耗を低減しうる半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は共用感知増幅（ｓｈａｒｅｄ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）方式を採用した半導体メモリ素子すなわちメモリ装置に関し、より詳しくは、感知時の電流消耗を低減しうるメモリセルアレイの配列構造を有する半導体メモリ素子すなわちメモリ装置に関する。
【０００２】
【従来の技術】
図１は従来のメモリセルブロックと感知増幅器の配列状態を示すものである。同図を参照して、メモリセルブロックは多数のメモリセルアレイＭＣＡ０〜ＭＣＡ２を備え、隣接するメモリセルアレイ（ＭＣＡ０、ＭＣＡ１）、（ＭＣＡ１、ＭＣＡ２）間には、ビット線対ＢＬ、／ＢＬに連結された感知増幅器１０が配列される。各メモリセルアレイＭＣＡ０〜ＭＣＡ２には多数のワード線ＷＬ０、ＷＬｉが配列され、前記ワード線ＷＬ０、ＷＬｉとビット線ＢＬ、／ＢＬが交差する部分に多数のメモリセル（図示せず）がそれぞれ配列される。
【０００３】
このとき、前記感知増幅器１０は、隣接するメモリセルアレイ（ＭＣＡ０、ＭＣＡ１）、（ＭＣＡ１、ＭＣＡ２）に共通に連結されたビット線対ＢＬ、／ＢＬの電圧差を利用して、データの感知または復元（ｒｅｓｔｏｒｅ）機能を持つ折返しビット線（Ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ）構造からなる。
【０００４】
図１に示すように、従来の感知増幅器１０は、メモリセルアレイ間の分割（ｓｈａｒｉｎｇ）及びセンスアンプのレイアウトピッチ（Ｌａｙｏｕｔ  ｐｉｔｃｈ）確保のために、センスアンプをメモリセルアレイＭＣＡ０〜ＭＣＡ２の上下にそれぞれ配列する共用感知増幅方式を採択している。
【０００５】
前述した様な構造を持つ感知増幅器の動作について説明する。ビット線対ＢＬ、／ＢＬが、その初期には、ビット線プリチャージ電圧Ｖｂｌｐ値（０＜Ｖｂｌｐ＜Ｖｃｃ、一般にＶｃｃ／２）を有し、ワード線ＷＬがイネーブル（ｅｎａｂｌｅ）されると、選択したセルに連結されたビット線対ＢＬ、／ＢＬ間にだけΔｖ分の電位変化が生ずる。
【０００６】
以後、前記セルに連結された感知増幅器がイネーブルされると、ビット線対ＢＬ、／ＢＬのうち、高電位の線はＶｃｃに、低電位の線は０Ｖに転移することにより、選択されたセルのデータを書き込み、セルのデータもＶｃｃあるいは０Ｖとなるリフレッシュ機能を行う。
【０００７】
【発明が解決しようとする課題】
このとき、セルの記憶容量（ｓｔｏｒａｇｅ  ｃａｐ＝Ｃｓ）とビット線対ＢＬ、／ＢＬの記憶容量Ｃｂを見れば、Ｃｓ＜＜Ｃｂ（一般に、Ｃｓ＝１０Ｃｂ）であって、感知増幅器で必要とされる電流のほとんどは、ビット線対ＢＬ、／ＢＬの駆動によって消耗される。
【０００８】
従って、感知増幅器の感知電流を低減する一つの方法として、感知動作時に駆動されるビット線対のキャパシタンスを低減する方法が研究されている。
【０００９】
このように、本発明の目的は、あるメモリセルアレイでのビット線対を多数のセグメントに分割し、ビット線対のキャパシタンスを低減することにより感知電流を低減させることにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明に係る感知電流の消耗を低減しうる半導体メモリ装置は、複数のセル領域に分割されるメモリセルアレイと；前記メモリセルアレイの上部に配列した複数の第１感知増幅器、及び前記メモリセルアレイの下部に配列した複数の第２感知増幅器から構成された感知増幅部と；それぞれが前記複数の感知増幅器に連結され、複数のビット線セグメント対に分割される複数のビット線対と；分割されたビット線セグメント対のそれぞれを、制御信号対により該感知増幅器と連結或いは遮断するための複数の連結手段と、複数のセル領域のうちの対応する一つのセル領域を選択するための複数のセル領域選択信号が入力され、前記連結手段に対し複数の制御信号対を発生するための制御回路とを備え、前記制御回路は、複数のセル領域のうちの対応する一つのセル領域を選択するためのセル領域選択信号が入力され、前記連結手段の各手段に対し前記制御信号対を発生するための複数の制御手段を備え、前記複数の制御手段の最終制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と接地信号を二入力とし、最終制御信号対のうちの第１制御信号を発生するための第１ノアゲートと；前記第１ノアゲートの出力を反転させて最終制御信号対のうちの第２制御信号を発生するための第１反転ゲートとを備え、前記複数の制御手段の残りの制御手段は、複数のセル領域選択信号のうちの該当セル領域選択信号と次の制御手段から発生した第１制御信号とを二入力とし、第１制御信号を発生する第２ノアゲートと；前記第２ノアゲートの出力を反転させて第２制御信号を発生するための第２反転ゲートとを備えることを特徴とする。
【００１１】
上述した本発明の目的及び新規な特長は、本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【発明の実施の形態】
以下、添付図面に基づき本発明の好適実施例を詳細に説明する。図２は、本発明に係るメモリ素子におけるメモリセルアレイと感知増幅器の配列構造を示したものである。同図を参照すれば、メモリセルアレイ２３は２個のセル領域２３−１、２３−２に分割された例を示している。
【００１３】
メモリセルアレイ２３の上下にそれぞれ感知増幅器２１−１、２１−２が４ビット線ピッチ（４ｂｉｔｌｉｎｅ  ｐｉｔｃｈ）で配列される。さらに各ビット線対ＢＬ、／ＢＬは２個のビット線セグメント（２４−１、２４−２）、（／２４−１、／２４−２）と（２５−１、２５−２）、（／２５−１、／２５−２）に分割され、この分割されたセグメントをセル領域２３−１、２３−２の選択による制御信号対ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１に沿って連結するための連結手段２６を備える。
【００１４】
連結手段２６は、各ビット線対ＢＬ、／ＢＬの分割されたセグメント対（２４−１、２４−２）、（／２４−１、／２４−２）と（２５−１、２５−２）、（／２５−１、／２５−２）を、それぞれ制御信号対ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１に沿って連結するためのパストランジスタ対（Ｎ２４−１、Ｎ２４−２）と（Ｎ２５−１、Ｎ２５−２）を備える。
【００１５】
又、本発明のメモリ素子は、前記連結手段２６のパストランジスタ対（Ｎ２４−１、Ｎ２４−２）と（Ｎ２５−１、Ｎ２５−２）を制御するための制御回路２２をさらに備える。
【００１６】
本発明の実施例に係る制御回路２２は、メモリセルアレイの多数のセル領域のうちの該セル領域を選択するための選択信号を利用して、第１制御信号ｃｏｎｔｒｏｌ＿１と、前記第１制御信号ｃｏｎｔｒｏｌ＿１の反転信号の第２制御信号／ｃｏｎｔｒｏｌ＿１を発生する。
【００１７】
前記の様な構造を持つメモリ素子の動作を、図３のタイミング図に基づき説明する。ローデコーダ（図示せず）を通してローアドレスがデコードされて第１セル領域２３−１を選択する場合、制御回路２２は、前記第１セル領域２３−１を選択するための信号によって、各々ロー及びワード線イネーブル電位Ｖｐｐのハイ状態となった第１及び第２制御信号ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１を発生する。
【００１８】
したがって、パストランジスタ対のＮＭＯＳトランジスタＮ２４−１、Ｎ２４−２はターンオフし、ＮＭＯＳトランジスタＮ２５−１、Ｎ２５−２はターンオンする。
【００１９】
そして、セル領域２３−１が選択されると、セル領域２３−１に配列されたワード線ＷＬ０〜ＷＬｊのうちの該ワード線がイネーブルされて、メモリセルアレイ２３の第１セル領域２３−１のメモリセルから読出されるデータは、前記ビット線対２４、／２４に連結されたメモリセルから読出されるデータビット線セグメント対２４−１、／２４−１を通してメモりセルアレイ２３の上部に配列された感知増幅器２１−１に提供される。
【００２０】
一方、パストランジスタ対Ｎ２５−１、／Ｎ２５−２がターンオンしてデータ伝達パスが形成されるので、ビット線対２５、／２５に連結されたメモリセルから読出されるデータが、連結手段２６のパストランジスタ対Ｎ２５−１、Ｎ２５−２及びビット線セグメント対２５−１、／２５−１と２５−２、／２５−２を通してメモリセルアレイ２３の下部に配列された感知増幅器２１−２に提供される。
【００２１】
このとき、ビット線セグメント対２４−２、／２４−２は、パストランジスタ対Ｎ２４−１、Ｎ２４−２がターンオフし、前記感知増幅器２１−１に連結されないことにより、感知には関与しなくなる。
【００２２】
以後、感知増幅器２１−１、２１−２がイネーブルされてデータの感知動作を行うと、感知増幅器２１−１、２１−２に連結されたビット線対２４、／２４と２５、／２５に載せたデータが感知されてメモリセルのデータが読出される。
【００２３】
この時、感知増幅器２１−２に連結したビット線対２５、／２５は、従来と同様にＣｂのビット線キャパシタンスを持ってＶｃｃと０Ｖで駆動される。しかし、感知増幅器２１−１に連結したビット線対２４、／２４は、ビット線セグメント対２４−１、／２４−１だけが感知動作に関与するため、１／２Ｃｂのキャパシタンスを持ってＶｃｃと０Ｖで駆動されるので、従来に比べて電流消耗の低減が可能となる。
【００２４】
本発明の実施例に係るメモリ素子のデータの感知動作時に消耗される感知電流量と従来のものを比較すれば次の通りである。基本的に、メモリセルアレイ２３には複数の感知増幅器がアレイの上下にそれぞれ１／２ずつ分かれて配列され、メモリセルアレイ２３のコラム数をＮｏ＿ｃｏｌとすれば、感知時に消耗されるチャージ量は次の式のようになる。
【００２５】
制御信号対ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１により制御される連結手段２６のパストランジスタ対（Ｎ２４−１、Ｎ２４−２）と（Ｎ２５−１、Ｎ２５−２）が、各ビット線対（２４、／２４）と（２５、／２５）の中央に位置し、各ビット線セグメント対（２４−１、２４−２）、（／２４−１、／２４−２）、（２５−１、２５−２）、（／２５−１、／２５−３）の長さが同一で、ビット線プリチャージ電圧ＶｂｌｐがＶｃｃ／２と仮定する。
【００２６】
ビット線対ＢＬ、／ＢＬにチャージされる総電荷量Ｃは下記の式と同様である。
チャージ量Ｃ＝メモリセルアレイ２３の上部に配列された感知増幅器の数＊電位変化量＊ローディングキャパシタンス＋メモリセルアレイ２３の下部に配列された感知増幅器の数＊電位変化量＊ローディングキャパシタンス
【００２７】
したがって、本発明のメモリ素子において、ビット線対ＢＬ、／ＢＬにチャージされる電荷量Ｃ１は下記の式（１）と同様である。
Ｃ１＝Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ／２＋Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ＝３／８＊（Ｎｏ＿ｃｏｌ＊Ｖｃｃ＊Ｃｂ）．．（１）
【００２８】
従来のメモリ素子において、ビット線対ＢＬ、／ＢＬにチャージされる電荷量Ｃ２は下記の式（２）と同様である。
Ｃ２＝Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ＋Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ＝１／２＊（Ｎｏ＿ｃｏｌ＊Ｖｃｃ＊Ｃｂ）．．（２）
前記式（１）と（２）のように、本発明のメモリ素子は従来のものに比べて感知電流を低減させることができる。
【００２９】
したがって、本発明はメモリセルアレイ２３を２個のセル領域に分割し、これにより、ビット線対を２個のビット線セグメント対に分割した後、メモリセルアレイの中央に制御信号対により制御されるパス用トランジスタ対を配列することで、感知電流が従来の３／４で低減することが分かる。
【００３０】
図４は本発明の他の実施例に係るメモリ素子において、メモリセルアレイと感知増幅器の配列状態を示すものである。図を参照して、本発明の他の実施例に係るメモリ素子は、メモリセルアレイ３３をｎ個のセル領域３３−１〜３３−ｎに分割した一例を示す。
【００３１】
このメモリ素子は、メモリセルアレイ２３の上下のそれぞれに感知増幅器３１−１、３１−２が４ビット線ピッチで配列される。さらに各ビット線対ＢＬ、／ＢＬは、ｎ個のビット線セグメント対（３４−１〜３４−ｎ）、（／３４−１〜／３４−ｎ）と、（３５−１〜３５−ｎ）、（／３５−１〜／３５−ｎ）に分割され、この分割されたビット線セグメント対をセル領域３３−１〜３３−ｋの選択による制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）に沿って連結するための連結手段３６を備える。
【００３２】
連結手段３６は、各ビット線対ＢＬ、／ＢＬの分割されたセグメント（３４−１〜３４−ｎ）、（／３４−１〜／３４−ｎ）と、（３５−１〜３５−ｎ）、（／３５−１〜／３５−ｎ）のうちの隣接するビット線セグメント対を、それぞれ制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）に沿って連結するための複数の手段３６−１〜３６−ｎを備える。
【００３３】
連結手段３６の複数の手段３６−１〜３６−ｎは、それぞれ制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）に沿って前記隣接するビット線セグメント対を連結するためのパストランジスタ対からなる。
【００３４】
各パストランジスタ対は、それぞれ制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）のうち、第１制御信号ｃｏｎｔｒｏｌ＿１〜／ｃｏｎｔｒｏｌ＿ｎにより、前記ビット線対（ＢＬ、／ＢＬ）、（３４、／３４）、（３５、／３５）の前記メモリセルアレイ３３の上部に配列された感知増幅器３１−１に連結されるビット線対３４、／３４の隣接するビット線セグメントを連結するための第１パストランジスタ対（Ｎ３１、Ｎ４１）〜（Ｎ３ｎ〜Ｎ４ｎ）と、第２制御信号／ｃｏｎｔｒｏｌ＿１〜／ｃｏｎｔｒｏｌ＿ｎ）により、前記メモリセルアレイ３３の下部に配列された感知増幅器３１−２に連結するビット線対３５、／３５の隣接するビット線セグメントを連結するための第２パストランジスタ対（Ｎ５１、Ｎ６１）〜（Ｎ５ｎ〜Ｎ６ｎ）とからなる。
【００３５】
また、本発明の他の実施例に係るメモリ素子は、前記連結手段３６のパストランジスタ対（Ｎ３１〜Ｎ４１）〜（Ｎ３ｎ〜Ｎ４ｎ）、（Ｎ５１〜Ｎ６１）〜（Ｎ５ｎ〜Ｎ６ｎ）を制御するための多数の制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）を発生するための制御回路３２をさらに備える。
【００３６】
本発明の他の実施例に係る制御信号３２は、図５に示すように、メモリセルアレイ３３の多数のセル領域３３−１〜３３−ｎのうちの該セル領域を選択するための信号ＣＲＳ２〜ＣＲＳｎ＋１を入力とし、それぞれ制御信号対を連結手段３６の各手段３６−１〜３６−ｎに発生する多数の制御手段３２−１〜３２−ｎ＋１を備える。
【００３７】
前記制御手段３２−１〜３２−ｎ＋１のうち、ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎを発生するための制御手段３２−ｎ＋１は、最終セル領域３３−ｎを選択するための信号ＣＲＳｎ＋１と０Ｖの接地信号を二入力とし、制御信号対のうちの第１制御信号ｃｏｎｔｒｏｌ＿ｎを発生するノアゲートＮ３ｎ＋１と、前記ノアゲートＮ３ｎ＋１の出力を反転させて第２制御信号／ｃｏｎｔｒｏｌ＿ｎを発生する反転ゲートＩ３ｎ＋１とを備える。
【００３８】
前記制御手段３２−１〜３２−ｎ＋１のうち、（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ−１、／ｃｏｎｔｒｏｌ＿ｎ−１）を発生するための残りの制御手段３２−１〜３２−ｎは、該セル領域を選択するための信号と、その次の制御手段３２−２〜３２−ｎ＋１からの制御信号対のうちの第１制御信号（ｃｏｎｔｒｏｌ＿２、／ｃｏｎｔｒｏｌ＿２）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）とを入力とし、該セル領域を選択するための制御信号対のうちの第１制御信号ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿ｎ−１を発生するためのノアゲートＮ３２〜Ｎ３ｎと、前記ノアゲートＮ３２〜Ｎ３ｎの出力を反転させて第２制御信号／ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿ｎ−１を発生する反転ゲートＩ３２〜Ｉ３ｎ＋１とを備える。
【００３９】
前記の様な構造を持つメモリ素子の動作について説明する。前記セル領域を選択するための信号は、基本的にメモリセルアレイがｍ個のセル領域に分かれると、ローアドレスの上位ｉ個を利用して２ｉ＝ｍになるようにｉを設定することになる。
【００４０】
ｉ個のローアドレスを利用してデコードすると、すべて２ｉのデコードされた信号が形成され、この２ｉ＝ｍ個がセル領域を選択するための信号として用いられる。
【００４１】
セル領域ｋ（３３−ｋ）でワード線がイネーブルされると、セル領域ｋ（３３−ｋ）を選択するための信号ＣＲＳｋだけハイ状態となり、残りのセル領域選択信号（ＣＲＳ２〜ＣＲＳｋ−１）、（ＣＲＳｋ＋１〜ＣＲＳｎ＋１）はロー状態となる。
【００４２】
これにより、複数の制御信号対（ｃｏｎｔｒｏｌ＿１、／ｃｏｎｔｒｏｌ＿１）〜（ｃｏｎｔｒｏｌ＿ｎ、／ｃｏｎｔｒｏｌ＿ｎ）のうち、第１制御信号ｃｏｎｔｒｏｌ＿１〜ｃｏｎｔｒｏｌ＿ｋはハイ状態、残りの第１制御信号ｃｏｎｔｒｏｌ＿ｋ＋１〜ｃｏｎｔｒｏｌ＿ｎはロー状態となる。また、第２制御信号／ｃｏｎｔｒｏｌ＿１〜／ｃｏｎｔｒｏｌ＿ｋはロー状態、残りの第２制御信号／ｃｏｎｔｒｏｌ＿ｋ＋１〜／ｃｏｎｔｒｏｌ＿ｎはＶｐｐのハイ状態となる。
【００４３】
したがって、連結手段３６−１〜３６−ｋのパストランジスタ対のうち、前記メモリセルアレイ３３の上部に配列された感知増幅器３１−１に連結するビット線対３４、／３４のビット線セグメント対（３４−１〜３４−ｋ−１）、（／３４−１〜／３４−ｋ−１）を連結するためのパストランジスタ対（Ｎ３１、Ｎ４１）〜（Ｎ３ｋ、Ｎ４ｋ）は、第１制御信号（ｃｏｎｔｒｏｌ＿１〜ｃｏｎｔｒｏｌ＿ｋ−１）によりターンオンし、ビット線セグメント対（３４−ｋ〜３４−ｎ）、（／３４−ｋ〜／３４−ｎ）を連結するためのパストランジスタ対（Ｎ３ｋ＋１、Ｎ４ｋ＋１）〜（Ｎ３ｎ−ｌ、Ｎ４ｎ−１）は、第１制御信号（ｃｏｎｔｒｏｌ＿ｋ〜ｃｏｎｔｒｏｌ＿ｎ）によりターンオフする。一方、連結手段３６−１〜３６−ｋのパストランジスタ対のうち、前記メモリセルアレイ３３の下部に配列された感知増幅器３１−２に連結するビット線対３５、／３５のビット線セグメント対（３５−１〜３５−ｋ）、（／３５−１〜／３５−ｋ）を連結するためのパストランジスタ（Ｎ５１、Ｎ６１）〜（Ｎ５ｋ、Ｎ６ｋ）は、第２制御信号（／ｃｏｎｔｒｏｌ＿１〜／ｃｏｎｔｒｏｌ＿ｋ）によりターンオフし、ビット線セグメント（３５−ｋ〜３５−ｎ）、（／３５−ｋ〜３５−ｎ）を連結するためのパストランジスタ対（Ｎ５ｋ＋１、Ｎ６ｋ＋１）〜（Ｎ５ｎ−ｌ、Ｎ６ｎ−１）は、第２制御信号（／ｃｏｎｔｒｏｌ＿ｋ〜／ｃｏｎｔｒｏｌ＿ｎ）によりターンオンする。
【００４４】
したがって、パストランジスタ対のうち、前記メモリセルアレイ３３の上部に配列された感知増幅器３１−１に連結するビット線対３４、／３４のための第１制御信号ｃｏｎｔｒｏｌ＿１〜ｃｏｎｔｒｏｌ＿ｋ−１にはＶｐｐ、その次の第２制御信号ｃｏｎｔｒｏｌ＿ｋ〜ｃｏｎｔｒｏｌ＿ｎには０Ｖの電圧が印加され、下部センスアンプ３１−２が連結したビット線対３５、／３５のための制御信号／ｃｏｎｔｒｏｌ＿１〜／ｃｏｎｔｒｏｌ＿ｋ−１には０Ｖ、その次制御信号／ｃｏｎｔｒｏｌ＿ｋ〜／ｃｏｎｔｒｏｌ＿ｎにはＶｐｐの電圧が印加される。
【００４５】
このようにして、上部センスアンプに連結したビット線３４、／３４を分けるＮＭＯＳパストランジスタ対のうち、Ｎ３１、Ｎ４１〜Ｎ３ｋ−１、Ｎ４ｋ−１はターン−オンし、Ｎ３ｋ、Ｎ４ｋ〜Ｎ３ｎ−１、Ｎ４ｎ−１はターン−オフし、下部センスアンプ３１−２に連結したビット線３５、／３５を分けるＮＭＯＳパストランジスタ対のうち、Ｎ５１、Ｎ６１〜Ｎ５ｋ−１、Ｎ６ｋ−１はターン−オフし、Ｎ５ｋ、Ｎ６ｋ〜Ｎ５ｎ−１、Ｎ６ｎ−１はターン−オンする。
【００４６】
この様に形成されたパスを通してデータが感知される場合、必要なチャージ量を見ると、Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ＊ｋ／（ｎ＋１）＋Ｎｏ＿ｃｏｌ／２＊Ｖｃｃ／２＊Ｃｂ＊（ｎ−ｋ＋２）／（ｎ＋１）
前記のように、本発明は従来のメモリセルアレイ配列方法に比べて、感知電流が（ｎ＋２）／（２ｎ＋２）で低減することが分かる。
【００４７】
参考までに、イネーブルされた領域で各センスアンプにデータが入力される通路を見れば、上部のセンスアンプに入力されるデータは、イネーブルされたセル領域からその上のセル領域まで読出されるもので、下部のセンスアンプに入力されるデータはイネーブルされた領域からその下の領域までである。
【００４８】
【発明の効果】
以上、詳細に説明したように、本発明は、メモリセルアレイでビット線を上下に分け、感知に関与しない部分にセンスアンプへのパスを形成するようにし、ビット線キャパシタンスを低減させることにより、感知時に消耗される感知電流を低減することができるという効果がある。
【００４９】
なお、本発明は前記実施例に限定されず、本発明の技術的要旨から逸脱しない範囲内で多様に変形・実施が可能であるのは言うまでもない。
【図面の簡単な説明】
【図１】  従来のメモリ素子において、メモリセルアレイと感知増幅器の配列構造を示す図である。
【図２】  本発明の一実施例に係るメモリ素子において、ビット線対を２個のビット線セグメントに分割した場合メモリセルアレイと感知増幅器の配列構造を示す図である。
【図３】  図２のメモリ素子の動作のためのタイミング図である。
【図４】  本発明の他の実施例に係るメモリ素子において、ビット線対を多数のセグメントに分割した場合の感知増幅器とメモリセルアレイの配列構造を示す図である。
【図５】  図４のメモリ素子において、制御回路の詳細図である。
【符号の説明】
２３      メモリセルアレイ
２３−１、２３−２    セル領域
２１−１、２１−２    感知増幅器
ＢＬ、／ＢＬ    ビット線
２４−１、２４−２、／２４−１、／２４−２、２５−１、２５−２、／２５−１、／２５−２    ビット線セグメント
２６      連結手段
【図１】
0003803691.tif 000002
【図２】
0003803691.tif 000003
【図３】
0003803691.tif 000004
【図４】
0003803691.tif 000005
【図５】
0003803691.tif 000006