(57)【特許請求の範囲】
【請求項１】
所定のタイミングで異なった電位レベルの電圧が供給される第１のノードと、
第１のクロック信号に応答して前記第１のノードに基準電源電圧を供給する第１の回路手段と、
第２のクロック信号に応答して前記第１のノードに前記基準電源電圧より電位レベルの高い第１の電源電圧を供給する第２の回路手段と、
第３のクロック信号に応答して前記第１のノードに前記第１の電源電圧よりも電位レベルの高い第２の電源電圧を供給する第３の回路手段とを具備した半導体装置において、
前記第２の回路手段は、
ドレインが前記第１のノードに接続され、ソースが第２のノードに接続され、ゲートに前記第２のクロック信号が供給され、基板バイアスに前記第２の電源電圧が供給されるＰＭＯＳトランジスタと、
負荷手段とを含み、
前記負荷手段は、ドレインが第３のノードを介して前記第１の電源電圧に接続され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されて、電位降下により前記第２のノードに供給される電圧を前記基板に供給される電圧よりも低く保ち、前記第２のノードと前記基板との間のＰ−Ｎ接合を常に逆方向バイアスに維持することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記負荷手段が、ドレインに前記第１の電源電圧が供給され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されるＮＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
外部の電源電圧の供給を受け、前記第１の電源電圧を発生する内部供給電圧発生回路を含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１の電源電圧の供給を受け、前記第２の電源電圧を発生する昇圧電圧発生回路を含むことを特徴とする半導体装置。
【請求項５】
所定のタイミングで基準電源電圧、第１の電源電圧および第２の電源電圧が供給される第１のノードと、
外部の電源電圧の供給を受け、前記基準電源電圧より電位レベルの高い前記第１の電源電圧を発生する内部供給電圧発生回路と、
前記第１の電源電圧の供給を受け、前記第１の電源電圧より電位レベルの高い前記第２の電源電圧を発生する昇圧電圧発生回路と、
第１のクロック信号に応答して前記第１のノードに前記基準電源電圧を供給する第１の回路手段と、
第２のクロック信号に応答して前記第１のノードに前記第１の電源電圧を供給する第２の回路手段であって、ドレインが前記第１のノードに接続され、ソースが第２のノードに接続され、ゲートに前記第２のクロック信号が供給され、基板に前記第２の電源電圧が供給されるＰＭＯＳトランジスタと、負荷手段とからなる前記第２の回路手段と、
第３のクロック信号に応答して前記第１のノードに前記第２の電源電圧を供給する第３の回路手段とを設け、
前記負荷手段は、ドレインが第３のノードを介して前記第１の電源電圧に接続され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されて、電位降下により前記第２のノードに供給される電圧を前記基板に供給される電圧よりも低く保ち、前記第２のノードと前記基板との間のＰ−Ｎ接合を常に逆方向バイアスに維持することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記負荷手段が、ドレインに前記第１の電源電圧が供給され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されるＮＭＯＳトランジスタであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にチップ中に昇圧電圧発生回路を内蔵する半導体メモリ装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭやＤＲＡＭのような半導体メモリ装置においては、温度変化や雑音等の影響を受けることなく正の電圧ＶCCと基準グラウンド電圧ＶSSとが安定に供給されることが必要である。
【０００３】
図５は半導体装置の内部構成を示すブロック図で、特に内部電源供給部の構成を示した図である。通常、安定な電源電圧ＩＶCCは、図５に示すように、素子の内部（オン−チップ）に内蔵された内部供給電圧発生器１０により供給される。チップの外から供給される（オフ−チップ）外部供給電圧ＶCCがこの内部供給電圧発生器１０に印加されると、安定した電圧、たとえば５Ｖ，３．３Ｖ，２．８Ｖ等の電位レベルを持つＤＣ電圧が内部供給電圧ＩＶCCとして出力される。
【０００４】
半導体メモリ装置内の一部の回路では、この内部供給電圧ＩＶCCよりも高い電源電圧ＶPPを必要とする。たとえば、ワードラインドライバでは、貯蔵するトランジスタのゲートに内部供給電圧ＩＶCCからスレッショルド電圧の２倍程度まで上昇された昇圧電圧を供給しなければならない。また、データバッファとメモリセルブロックとをビットラインセンス増幅器と絶縁させるためにも、昇圧電圧が必要となる。このため、図５に示すように、チップ内に内部供給電圧ＩＶCCの供給を受けて昇圧電圧ＶPPを発生させるための昇圧電圧発生器２０が内蔵されている。
【０００５】
このようにして、チップの外から供給される外部供給電圧ＶCC、内部供給電圧発生器１０により発生される内部供給電圧ＩＶCC、及び昇圧電圧発生器２０により発生される昇圧電圧ＶPPが、それぞれ制御回路３０に供給されるような構成となっている。このように、昇圧電圧ＶPPを必要とするような制御回路３０では、チャージポンピングキャパシティを利用して昇圧電圧を得るよりも、昇圧電圧発生器２０を備えて、この昇圧電圧発生器２０から昇圧電圧ＶPPを供給するように構成すれば、半導体装置の占有面積を減少させ、しかも、低電流で動作速度の速い装置が得られるという利点がある。
【０００６】
図６は、従来のＣＭＯＳ半導体メモリ装置のチャージアップ／ダウン回路の詳細構成を示した回路図である。ノード１０１には、所定のタイミングで異なった電位レベルの電圧ＶN が供給される。そして、このノード１０１の電圧ＶN が昇圧電圧ＶPPになったとき、トランジスタＭＮ１がＯＮして、ノード１０２と１０３とが接続される。また、トランジスタＭＰ１はクロック信号φＡに応答してＯＮ／ＯＦＦし、内部供給電圧ＩＶCCをノード１０１に供給する。また、トランジスタＭＰ２はクロック信号φＢに応答して昇圧電圧ＶPPをノード１０１に供給する。さらに、トランジスタＭＮ２はクロック信号φＣに応答して基準電源電圧ＶSSをノード１０１に供給する。
【０００７】
図７は、図６の回路に供給される各種のクロック信号とノード１０１の電圧ＶN との関係を示すタイミングチャートである。なお、図６の回路において、トランジスタＭＮ１，ＭＮ２はそれぞれＮＭＯＳトランジスタであり、トランジスタＭＰ１，ＭＰ２はＰＭＯＳトランジスタである。ＰＭＯＳトランジスタＭＰ１，ＭＰ２の基板には、それぞれ昇圧電圧ＶPPが供給される。
【０００８】
このような回路構成と図７に示すようなタイミングチャートにより、図６の回路がプリチャージモードにある場合には、クロック信号φＡがロウレベルＶSSになり、トランジスタＭＰ１がターンオンして、ノード１０１に内部供給電圧ＩＶCCが供給される。また、活性モードに入ったときには、クロック信号φＢがロウレベルＶSSとなり、トランジスタＭＰ２がターンオンされるため、ノード１０１の電圧ＶN は内部供給電圧ＩＶCCから昇圧電圧ＶPPの電位レベルまで上昇する。そして、ノード１０１の電圧ＶN が内部供給電圧ＩＶCCの電位レベルから昇圧電圧ＶPPの電位レベルまで上昇したとき、トランジスタＭＮ１がターンオンし、ノード１０２と１０３とが電気的に接続される。一方、ノード１０１の電圧ＶN が、内部供給電圧ＩＶCCの電位レベルから基準電源電圧ＶSSの電位レベルに下降したときには、二つのノード１０２，１０３は、電気的に絶縁される。
【０００９】
図７のタイミングチャートから明らかなように、マスタークロックはＴ１〜Ｔ５の位相（ｐｈａｓｅ）に分かれており、プリチャージモードである位相Ｔ１では、マスタークロックは電圧ＩＶCCの電位レベルを維持し、クロック信号φＡは電圧ＶSSのままである。このとき、クロック信号φＢとφＣとは、それぞれ電圧ＶPPと電圧ＶSSに維持されている。したがって、トランジスタＭＰ１がターンオンされ、トランジスタＭＰ２とＭＮ２とはターンオフされて、ノード１０１の電圧ＶN は電圧ＩＶCCの電位レベルまで上昇する。トランジスタＭＮ１は、そのゲートに電圧ＩＶCCが供給されるため、この電圧ＩＶCC以下の電位を持つノード１０２と１０３とは、トランジスタＭＮ１がターンオンされることにより、電気的に接続される。
【００１０】
回路が位相Ｔ２の活性モードに入ると、クロック信号φＡは電圧ＶPPの電位レベルとなり、クロック信号φＢは電圧ＶSSの電位レベルに変化する。したがって、昇圧電圧ＶPPが、トランジスタＭＰ２を介してノード１０１に供給される。
【００１１】
２次プリチャージモードを示す位相Ｔ３と、２次活性モードを示す位相Ｔ４においては、トランジスタＭＮ２がターンオンするため、ノード１０１の電圧ＶN はＶPPからＶSSまで下降する。これは、トランジスタＭＮ２のゲートに供給されるクロック信号φＣがハイレベルとなるためである。
【００１２】
次いで、位相Ｔ５のプリチャージモードでは、クロック信号φＢがハイレベルを維持する反面、クロック信号φＣはロウレベルを維持するため、トランジスタＭＰ２及びＭＮ２はターンオフ状態となる。一方、クロック信号φＡがロウレベルとなれば、トランジスタＭＰ１はターンオン状態となり、ノード１０２の電圧ＶN はＶSSからＩＶCCまで上昇する。
【００１３】
このような電源供給回路において、ＰＭＯＳトランジスタＭＰ１の役割は非常に重要である。すなわち、トランジスタＭＮ１を制御するノード１０１が電圧ＩＶCCから電圧ＶPPにプリチャージされたとき、図５に示す昇圧電圧発生器２０は、これに対応するため大きな電源供給能力を持たなければならない。このためには、昇圧電圧発生器を構成するトランジスタの面積を増加させる必要があり、このためチップサイズは増大する。
【００１４】
このような問題点を解決するためには、ＰＭＯＳトランジスタＭＰ１を利用してノード１０１の電圧ＶN をあらかじめ電圧ＩＶCCまでプリチャージしておけばよい。
【００１５】
図８は、図６で使用されるトランジスタＭＰ１の構造を示す断面図である。トランジスタＭＰ１は、Ｐ型シリコン基板内に形成されたＮ−ウェル上に形成される。トランジスタＭＰ１のゲート電極にはクロック信号φＡが供給され、Ｐ+ ソース領域には電圧ＩＶCCが供給され、高濃度Ｐ+ ドレイン領域にはノード１０１から電圧ＶN が供給される。Ｎ−ウェルには、基板バイアスとして昇圧電圧ＶPPが供給される。
【００１６】
図９は、半導体メモリチップに所定の電源電圧を供給して、一定時間後に所定の電位レベルに上昇させるパワーアップ時の各電源電圧のセットアップ特性を示したものである。図中のＥＶCCは、外部供給電圧を示す。
【００１７】
パワーセットアップ時には、内部供給電圧ＩＶCCと昇圧電圧ＶPPとは、外部供給電圧ＥＶCCの電圧上昇に応じて、図９に示すような電圧上昇カーブを有している。時刻ｔ１において内部供給電圧ＩＶCCはセットアップが開始され、時刻ｔ２において昇圧電圧ＶPPのセットアップが開始される。図から明らかなように、電圧ＶPPのセットアップは、電圧ＩＶCCのセットアップが始まった後、一定時間が経過してから開始されるため、パワーアップの初期、すなわち時刻ｔ３以前ではノード１０４、すなわちトランジスタＭＰ１のソースに電気的に接続されたノードでは、そこに印加される電圧ＩＶCCがトランジスタＭＰ１のウェルバイアスノード１０５、すなわちトランジスタＭＰ１のバルクと電気的に接続されたノードに印加される電圧ＶPPよりも高くなる。これは、図５に示すように、昇圧電圧ＶPPは、内部供給電圧発生器１０から供給される電圧ＩＶCCにより昇圧電圧ＶPPを発生する構成となっているためである。
【００１８】
したがって、パワーアップの初期においては、電圧ＩＶCCと電圧ＶPPとの間に電圧差が発生し、トランジスタＭＰ１のソースとウェルバイアスノード１０５との間において、Ｐ−Ｎ接合を順方向バイアスする方向に電位差が発生する。したがって、ノード１０４からノード１０５にクロック信号φＡの印加に関係なく電流が流れる、いわゆるラッチアップが発生し、トランジスタの作動欠陥となる。
【００１９】
【発明が解決しようとする課題】
本発明は、上述したパワーアップ時に発生するラッチアップを防止し、回路を安定に作動させることのできる半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の半導体装置は、所定のタイミングで異なった電位レベルの電圧が供給される第１のノードと、第１のクロック信号に応答して前記第１のノードに基準電源電圧を供給する第１の回路手段と、第２のクロック信号に応答して前記第１のノードに前記基準電源電圧より電位レベルの高い第１の電源電圧を供給する第２の回路手段と、第３のクロック信号に応答して前記第１のノードに前記第１の電源電圧よりも電位レベルの高い第２の電源電圧を供給する第３の回路手段とを具備した半導体装置において、前記第２の回路手段は、ドレインが前記第１のノードに接続され、ソースが第２のノードに接続され、ゲートに前記第２のクロック信号が供給され、基板に前記第２の電源電圧が供給されるＰＭＯＳトランジスタと、負荷手段とを含む構成とし、前記負荷手段は、ドレインが第３のノードを介して前記第１の電源電圧に接続され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されて、電位降下により前記第２のノードに供給される電圧を前記基板に供給される電圧よりも低く保ち、前記第２のノードと前記基板との間のＰ−Ｎ接合を常に逆方向バイアスに維持する。
【００２１】
また、本発明の半導体装置は、所定のタイミングで基準電源電圧、第１の電源電圧および第２の電源電圧が供給される第１のノードと、外部の電源電圧の供給を受け、前記基準電源電圧より電位レベルの高い前記第１の電源電圧を発生する内部供給電圧発生回路と、前記第１の電源電圧の供給を受け、前記第１の電源電圧より電位レベルの高い前記第２の電源電圧を発生する昇圧電圧発生回路と、第１のクロック信号に応答して前記第１のノードに前記基準電源電圧を供給する第１の回路手段と、第２のクロック信号に応答して前記第１のノードに前記第１の電源電圧を供給する第２の回路手段であって、ドレインが前記第１のノードに接続され、ソースが第２のノードに接続され、ゲートに前記第２のクロック信号が供給され、基板に前記第２の電源電圧が供給されるＰＭＯＳトランジスタと、負荷手段とからなる前記第２の回路手段と、第３のクロック信号に応答して前記第１のノードに前記第２の電源電圧を供給する第３の回路手段とを設け、前記負荷手段は、ドレインが第３のノードを介して前記第１の電源電圧に接続され、ソースが前記第２のノードに接続され、ゲートに前記第２の電源電圧が供給されて、電位降下により前記第２のノードに供給される電圧を前記基板に供給される電圧よりも低く保ち、前記第２のノードと前記基板との間のＰ−Ｎ接合を常に逆方向バイアスに維持する。
【００２２】
【発明の実施の形態】
図１は、本発明の半導体装置の電源供給部の構成を示した回路図で、図６に示す従来の回路と同一部分には同一符号を付し、その詳細説明は省略する。
【００２３】
本発明では、パワーアップ初期にトランジスタＭＰ１がラッチアップするのを防止するため、ＰＭＯＳトランジスタＭＰ１のソースと内部供給電圧ＩＶCC供給ノード１０６との間に、負荷手段を設けている。図１に示す実施の形態では、ＮＭＯＳトランジスタＭＮ３を負荷手段として用いている。トランジスタＭＮ３のソースはトランジスタＭＰ１のソースに接続され、ドレインはノード１０６を介して内部供給電圧ＩＶCCに接続される。また、ゲートには、昇圧電圧ＶPPが供給される。他の構成は、図６に示す従来の回路構成と同様である。
【００２４】
この新たに付加した負荷手段トランジスタＭＮ３は、パワーアップ時に、図２に示すような電圧ＩＶCCの特性を有する。すなわち、パワーアップ時に電圧ＶPPに対してΔＶだけ低い電位を保ちながら、図２に示すような立ち上がり特性を示す。図中において、ＶTNは、負荷手段であるＮＭＯＳトランジスタＭＮ３のスレッショルド電圧を示す。
【００２５】
図２に示すセットアップ特性から明らかなように、昇圧電圧ＶPPと内部供給電圧ＩＶCCとがそれぞれ飽和領域に達するまでのパワーアップ時において、内部供給電圧ＩＶCCは常に昇圧電圧ＶPPよりも所定の電位レベルだけ低い電位レベルを保ちながら上昇する。
【００２６】
図３は、図１に示す回路のトランジスタＭＰ１とトランジスタＭＮ３とで構成される回路部分を示すＣＭＯＳ素子の断面図である。パワーアップ初期にトランジスタＭＮ３のゲートに昇圧電圧ＶPPが印加され、トランジスタＭＰ１のソースに連結されたノード１０４の電圧Ｖsourceは、トランジスタＭＮ３によって電位降下があるため、ＶPP−ＶTNとなる。したがって、ノード１０４とウェルバイアスノード１０５との間のＰ−Ｎ接合は、常に逆方向バイアスを維持する。したがって、ラッチアップが発生することは防止できる。
【００２７】
電圧ＶPPが、ＩＶCC＋２ＶTNに達して完全にセットアップ、すなわち、電圧ＶPPが飽和領域に入ると、トランジスタＭＮ３によりスレッショルド電圧降下はそれ以上は発生しないため、図２に示すように、ノード１０４のソース電圧Ｖsourceは電圧ＩＶCCの飽和レベルと同一になる。したがって、クロック信号φＡがロウレベルに変化すると、電圧ＩＶCCはトランジスタＭＰ１を介してノード１０１に供給される。
【００２８】
なお、図１に示す実施の形態の回路では、トランジスタＭＰ１のソースに単一のＮＭＯＳトランジスタＭＮ３を使用しているが、複数のＮＭＯＳトランジスタを直列接続して、ノード１０６とノード１０４との間に接続するようにすることもできる。また、ＰＭＯＳトランジスタＭＰ１として並列接続された複数のトランジスタを、ノード１０４とノード１０１との間に接続するようにしてもよい。
【００２９】
このように、ＰＭＯＳトランジスタＭＰ１のソース電圧Ｖsourceが昇圧電圧ＶPPのセットアップより所定の時間だけ遅れるため、セットアップ中は、昇圧電圧ＶPPと内部供給電圧ＩＶCCとの間に、ＮＭＯＳトランジスタＭＮ３のスレッショルド電圧ＶTNよりももっと大きな電圧差ΔＶが発生するため、従来のように、パワーアップの際にＰＭＯＳトランジスタにラッチアップが発生することはない。
【００３０】
図４は、特定のノードが電圧ＶSS，ＩＶCC，ＶPPの動作電圧範囲を有する半導体メモリ装置に、本発明が適用された例を示している。図中、ＭＰ１１〜１７はＰＭＯＳトランジスタを、ＭＮ１１〜１９はＮＭＯＳトランジスタを、Ｃはキャパシティを、Ｉ１〜５はインバーターを、Ｎ１はノアゲートを、それぞれ表わしている。なお、図中の各シンボル中にＰが記された構成部品は、電源電圧として昇圧電圧ＶPPを使用していることを表わしている。
【００３１】
ＮＭＯＳトランジスタＭＮ１２，ＭＮ１６，ＭＮ１９は、各々ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４，ＭＰ１７にそれぞれ一つずつ連結され、負荷手段として動作する。
【００３２】
図４に示す回路では、プリチャージモードにおいて、クロック信号φＥがロウレベルとなり、クロック信号φＦがハイレベルに上昇すると、トランジスタＭＮ１１とＭＮ１３とはターンオフし、トランジスタＭＰ１３はターンオンするため、トランジスタＭＮ１４が導通し、ノード２０１はロウレベルとなる。ロウレベルに変化したノード２０１が、二つのインバーターＩ３とＩ４とを介して、トランジスタＭＰ１８のゲートに、基準電源電圧ＶSSを印加すると、トランジスタＭＮ１８がターンオフする。一方、クロック信号φＦは、プリチャージ以降もハイレベルを続けて維持するため、ノード２０２はロウレベルとなり、ノード２０３はハイレベルになって、トランジスタＭＰ１５，ＭＰ１６はターンオフされる。したがって、二つの入力端子がロウレベルのノード２０１と２０２とに接続されたノアゲートＮ１が、インバーターＩ５の入力端子にハイレベルを印加すると、トランジスタＭＰ１７がターンオンする。その結果、出力ノード２０４はハイレベル電圧ＩＶCCとなる。
【００３３】
次に、回路が活性モードに入り、クロック信号φＦがロウレベルになると、ノード２０２はハイレベルとなり、ノード２０３はロウレベルになる。その結果、トランジスタＭＰ１５とＭＰ１６とがターンオンし、トランジスタＭＰ１７はターンオフして、ノード２０４は昇圧電圧ＶPPレベルに上昇する。
【００３４】
次いで、プリチャージモードに入り、クロック信号φＦが再びハイレベルに変化すれば、トランジスタＭＰ１５とＭＰ１６とはターンオフし、トランジスタＭＰ１７はターンオンされる。その結果、ノード２０４はプリチャージされ、電圧ＩＶCCレベルとなる。
【００３５】
他の動作モードにおいて、クロック信号φＥとφＦとが全てハイレベルになると、ノード２０１はハイレベルとなり、ノード２０２はロウレベルとなり、トランジスタＭＰ１６とＭＰ１７とは全てターンオフされる。すると、ノード２０１にハイレベル電圧が印加され、トランジスタＭＮ１８は導通状態となり、ノード２０４は電位ＶSSのレベル、すなわちロウレベルとなる。
【００３６】
次に、再び、プリチャージモードとなり、クロック信号φＥがロウレベルになると、ノード２０１はロウレベルとなり、トランジスタＭＮ１８はターンオフされる。この時、ノード２０２はロウレベルを引き続き維持するため、トランジスタＭＰ１７はノアゲートＮ１とインバーターＩ５とによりターンオフされる。したがって、ノード２０４は電圧ＶSSから電圧ＩＶCCレベルに変化する。
【００３７】
【発明の効果】
以上詳細に説明したように、本発明では、内部供給電圧発生回路を構成するＰＭＯＳトランジスタに負荷手段を設けて、パワーアップ時の内部供給電圧と昇圧電圧との立ち上がり特性を制御するようにしたため、ＰＭＯＳトランジスタのラッチアップを防止することができる。したがって、動作の安定した半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す半導体装置の電源供給部の回路構成を示す回路図。
【図２】図１の回路動作を説明するための特性図。
【図３】図１に示すトランジスタの断面構造を示す図。
【図４】本発明が適用された回路の構成を示す回路図。
【図５】電源供給回路を有する半導体装置の概略構成を示すブロック図。
【図６】従来の半導体装置の電源供給部の構成を示す回路図。
【図７】図６に供給される各種信号のタイミング図。
【図８】図６に示す回路に使用されるＰＭＯＳトランジスタの断面構造を示す図。
【図９】図６に示す回路の電源セットアップ時の回路動作を示す特性図。
【符号の説明】
ＭＰ１，ＭＰ２    ＰＭＯＳトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３    ＮＭＯＳトランジスタ
ＩＶCC    内部供給電圧
ＶPP    昇圧電圧
ＥＶCC，ＶCC    外部供給電圧
１０    内部供給電圧発生器
２０    昇圧電圧発生器
３０    制御回路
１０１〜１０６    ノード
【図１】
0003807799.tif 000002
【図２】
0003807799.tif 000003
【図３】
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【図４】
0003807799.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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