(57)【特許請求の範囲】
【請求項１】
化合物半導体基板のチャネル層上にゲート電極をパターン形成する工程と、
前記化合物半導体基板上で前記ゲート電極の側方部位の少なくとも一方を覆うように所定金属膜を形成する工程と、
前記化合物半導体と前記所定金属とを固相反応させ、前記化合物半導体基板に固相反応層を形成する工程と、
未反応の前記所定金属膜をエッチングにより除去し、同時に当該エッチングにより前記ゲート電極のゲート長を短縮する工程とを有し、
ソース又はドレインの少なくとも一方を前記固相反応層で構成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極上から前記側方部位にかけて覆うように前記所定金属膜を形成し、前記ゲート電極に対して自己整合的に前記固相反応層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記所定金属膜を、前記ゲート電極を含む領域における膜厚に比して当該領域の周縁部位における膜厚が大きくなるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴ等に適用して好適である。
【０００２】
【従来の技術】
ＧａＡｓまたはＩｎＰ等の化合物半導体を用いた半導体装置であるＭＥＳＦＥＴやＨＥＭＴは、高周波における増幅素子、あるいは、超高速集積回路を構成する素子として用いられている。現在、更なる素子動作の高速化を図るためにゲート長の短縮化が進み、それに伴って、ソース抵抗の低減やショートチャネル効果の抑制が要求される。
【０００３】
例えば、図１９に示すように、ＧａＡｓ系のＭＥＳＦＥＴでは、ソース／ドレインとなる導電体層の形成にイオン注入法を用いるが、ソース抵抗の低減のために、ソース／ドレイン領域１０１，１０２へのイオン注入に加えて、ゲート電極１０３の近傍領域に、ゲート電極１０３に自己整合的に浅い注入領域１０４，１０５を形成する方法が採られる。
【０００４】
【発明が解決しようとする課題】
図１９に示したＧａＡｓ系のＭＥＳＦＥＴの場合、低抵抗層の形成のため、イオン注入後のキャリア活性化を図るためのアニール処理に７００℃〜８００℃程度の高温処理を必要とする。そのため、ゲート電極１０３とＧａＡｓ基板１１１との間で、熱拡散によるゲート特性の劣化が生じるという問題がある。また、イオン注入法により形成される導電体層が十分に浅くないため、ゲート長を短縮した場合、ショートチャネル効果が現れ、デバイス特性が劣化するという問題も無視できない。
【０００５】
そこで本発明は、前記課題に鑑みて、化合物半導体を用いた半導体装置において、イオン注入を用いることなく極めて容易にソース／ドレイン（の少なくとも一方）を浅い接合深さに形成し、ゲート長を短縮して素子の微細化を図る際にショートチャネル効果の発生を抑止してデバイス特性に優れた半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、化合物半導体基板のチャネル層上にゲート電極をパターン形成する工程と、前記化合物半導体基板上で前記ゲート電極の側方部位の少なくとも一方を覆うように所定金属膜を形成する工程と、前記化合物半導体と前記所定金属とを固相反応させ、前記化合物半導体基板に固相反応層を形成する工程と、未反応の前記所定金属膜をエッチングにより除去し、同時に当該エッチングにより前記ゲート電極のゲート長を短縮する工程とを有し、ソース又はドレインの少なくとも一方を前記固相反応層で構成する。
【０００９】
本発明の半導体装置の製造方法の一態様は、前記ゲート電極上から前記側方部位にかけて覆うように前記所定金属膜を形成し、前記ゲート電極に対して自己整合的に前記固相反応層を形成する。
【００１０】
本発明の半導体装置の製造方法の一態様は、前記所定金属膜の厚みを調節することにより、前記固相反応層の深さを制御する。
【００１２】
本発明の半導体装置の製造方法の一態様は、前記所定金属膜を、前記ゲート電極を含む領域における膜厚に比して当該領域の周縁部位における膜厚が大きくなるように形成する。
【００１４】
【作用】
本発明では、ソース及び／又はドレインとなる導電体層の形成を、イオン注入法に替わり、化合物半導体と所定金属とを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さは所定金属膜の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース及び／又はドレインを形成することができる。
【００１５】
【発明の実施の形態】
以下、本発明を適用した好適な諸実施形態について図面を参照しながら詳細に説明する。なお便宜上、各実施形態においては、化合物半導体を用いた半導体装置の構成をその製造方法と共に説明する。
【００１６】
（第１の実施形態）
本実施形態では、半導体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示し、初めにその主要工程を援用した原理的説明をする。
【００１７】
図１は、本発明を説明するための工程要所におけるＭＥＳＦＥＴを表す要部断面図である。
先ず、チャネル層２を有する化合物半導体基板であるＧａＡｓ基板１上に断面矩形状のゲート電極３をパターン形成し、続いて、所定金属（例えばＴｉ膜１１）を蒸着し、熱処理によりゲート電極３に対して自己整合的にソース／ドレインとなる固相反応層４を形成する（図１（ａ））。次に、未反応のＴｉ膜１１を除去する。このとき、ゲート電極材料もエッチングされる条件で行なうことにより、ゲート長を短縮することが可能である。しかる後、蒸着法及びリフトオフ法を用いて固相反応層４と導通する各電極５，６（ソース電極５，ドレイン電極６）を形成する（図１（ｂ））。
【００１８】
前記固相反応は、例えば、金属がチタン（Ｔｉ）、化合物半導体がガリウム砒素（ＧａＡｓ）である場合、Ｔｉ膜１１の膜厚は４ｎｍ以上を要し、固相反応を確実に行なうことを考慮して熱処理温度を３５０℃〜６５０℃の範囲内に規定することが好適である。これは、イオン注入法に伴うアニール処理の適温である７００℃〜８００℃に比して極めて低温である。また、熱処理時にはＴｉ膜１１上に２０ｎｍ以上の厚みの絶縁膜を形成するか、又は熱処理を１０-5Ｔｏｒｒ以下の高真空中で行う必要がある。なお、前記金属としては、Ｔｉの代わりにＣｏ，Ｎｉ，Ｐｄ，Ｍｏから選ばれた１種としてもよい。
【００１９】
固相反応層４の厚みはＴｉ膜１１の膜厚に依存するため、この膜厚を調節することにより制御可能である。図２に示すように、固相反応層４の厚みはＴｉ膜１１の膜厚に比例して増加し、シート抵抗は反比例して減少する。このように、固相反応からソース／ドレインを形成することにより、イオン注入法では形成困難である１０ｎｍ〜３０ｎｍ程度の浅い接合深さのソース／ドレインが実現する。
【００２０】
前記固相反応からソース／ドレインを形成することにより、イオン注入法に比べて処理温度が低温となり、ゲート電極からの熱拡散による劣化の無い高性能トランジスタの作製が可能となる。また、ソース／ドレインとなる固相反応層４を浅く制御できるため、ゲート長を短縮化した場合のショートチャネル効果の抑制が可能である。
【００２１】
以上を踏まえ、第１の実施形態の具体的態様について説明する。
図３及び図４は、本発明の第１の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【００２２】
先ず、図３（ａ）に示すように、化合物半導体基板としてＧａＡｓ基板１を用意し、このＧａＡｓ基板１に対してイオン注入法によりＳｉイオンの打ち込みを行う。イオン注入条件としては、加速エネルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とする。その後、活性化アニール処理を７００℃〜８５０℃の温度で行うことによってＧａＡｓ基板１の表層にチャネル層（ｎ層）２を形成する。
【００２３】
続いて、図３（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、チャネル層２上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。ここで、ゲート電極材料としては、ＷＳｉの替わりにＡｌ，ＴｉＷＮその他の金属を用いてもよい（以下で示す各実施形態でも同様である。）。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【００２４】
続いて、図３（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【００２５】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図３（ｄ）に示すように、固相反応のための金属材料としてＴｉを用い、ＷＳｉ膜１２上を含むチャネル層２上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。ここで、前記金属としては、Ｃｏ，Ｎｉ，Ｐｄ，Ｍｏ等、Ｔｉ以外のものでも化合物半導体と反応して低抵抗層を形成する金属であれば使用可能である（以下で示す各実施形態でも同様である。）。そして、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応を惹起する熱処理を行い、ソース／ドレインとなる固相反応層４を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００２６】
続いて、図４（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【００２７】
続いて、図４（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をＧａＡｓ基板１の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外の固相反応層４を除去する。この場合、例えば、緩衝フッ酸溶液によるウエットエッチングを用いて除去工程を行なう。
【００２８】
続いて、図４（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００２９】
しかる後、図４（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層４と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。ここで、オーミック電極材料としてＮｉ，Ｔｉ，ＷＳｉ，ＴｉＷＮ他の金属を用い、同様にオーミック接触を得るようにしても好適である（以下で示す各実施形態でも同様である。）。
【００３０】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００３１】
以上説明したように、本実施形態では、ＭＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層４内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース／ドレインを形成することができる。従って、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【００３２】
（第２の実施形態）
本実施形態では、下地基板としてＧａＡｓ基板上にエピタキシャル成長したヘテロ接合構造を用いる半導体装置であるＨＥＭＴを例示する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００３３】
図５及び図６は、本実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図５（ａ）に示すように、例えばＭＯＣＶＤ法を適用することにより、半絶縁性のＧａＡｓ基板２１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ程度）を順次積層形成したヘテロ接合構造基板２６を用いる。
【００３４】
続いて、図５（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャップ層２５上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【００３５】
続いて、図５（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【００３６】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図５（ｄ）に示すように、固相反応のための金属材料としてＴｉを用い、ＷＳｉ膜１２上を含むｉ−ＧａＡｓキャップ層２５上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。そして、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１とヘテロ接合構造基板２６との固相反応を惹起する熱処理を行い、ソース／ドレインとなる固相反応層２７を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００３７】
続いて、図６（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【００３８】
続いて、図６（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をヘテロ接合構造基板２６の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャップ層２５を除去する。この場合、例えば、フッ酸溶液、過酸化水素水及び水の混合溶液によるウエットエッチングを用いて除去工程を行なう。
【００３９】
続いて、図６（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００４０】
しかる後、図６（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層２７と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。
【００４１】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００４２】
以上説明したように、本実施形態では、ＨＥＭＴにおいて、ソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層２７内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース／ドレインを形成することができる。従って、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【００４３】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、半導体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示するが、チャネル層の形成方法が異なる点で相違する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００４４】
図７及び図８は、本実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
本実施形態では、チャネル層もまた所定金属と化合物半導体との固相反応により形成する。即ち、先ず図７（ａ）に示すように、化合物半導体基板としてＧａＡｓ基板１を用意し、ＧａＡｓ基板１上に固相反応のための金属材料としてＴｉを用いて蒸着法により膜厚７ｎｍ程度のＴｉ膜３１を堆積形成する。
【００４５】
次に、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜３１上に例えばＳｉＮ絶縁膜３３をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜３１とＧａＡｓ基板１との固相反応を惹起する熱処理を行い、ＧａＡｓ基板１の表層にチャネル層３２を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００４６】
続いて、ＳｉＮ絶縁膜３３及び未反応のＴｉ膜３１をドライエッチングにより除去した後、図７（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、チャネル層３２上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。ここで、ゲート電極材料としては、ＷＳｉの替わりにＡｌ，ＴｉＷＮその他の金属を用いてもよい。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【００４７】
続いて、図７（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【００４８】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図７（ｄ）に示すように、固相反応のための金属材料としてＴｉを用い、ＷＳｉ膜１２上を含むチャネル層３２上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。そして、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応を惹起する熱処理を行い、ソース／ドレインとなる固相反応層４を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下で行う場合、キャップ層は無くても良い。
【００４９】
続いて、図８（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【００５０】
続いて、図８（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をＧａＡｓ基板１の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外の固相反応層４を除去する。この場合、例えば、緩衝フッ酸溶液によるウエットエッチングを用いて除去工程を行なう。
【００５１】
続いて、図８（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００５２】
しかる後、図８（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層４と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。
【００５３】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００５４】
以上説明したように、本実施形態では、ＭＥＳＦＥＴにおいて、チャネル層の形成及びソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、ソース／ドレインについては、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層４内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース／ドレインを形成することができる。また、チャネル層については、同様に固相反応時の熱処理温度がイオン注入後のアニール処理温度に比して低温でよく、Ｔｉ膜３１の厚み調整によりチャネル層厚を高い精度で制御できる。従って、ショートチャネル効果の発生等を抑止してデバイス特性に優れたトランジスタを実現することができる。
【００５５】
（第４の実施形態）
本実施形態では、第１の実施形態と同様に、半導体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示するが、ソース／ドレインの形態が異なる点で相違する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００５６】
図９及び図１０は、本発明の第４の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図９（ａ）に示すように、化合物半導体基板としてＧａＡｓ基板１を用意し、このＧａＡｓ基板１に対してイオン注入法によりＳｉイオンの打ち込みを行う。イオン注入条件としては、加速エネルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とする。その後、活性化アニール処理を７００℃〜８５０℃の温度で行うことによってＧａＡｓ基板１の表層にチャネル層（ｎ層）２を形成する。
【００５７】
続いて、図９（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、チャネル層２上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【００５８】
続いて、図９（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【００５９】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図９（ｄ）に示すように、全面にフォトレジスト４１を塗布し、フォトリソグラフィーによりＷＳｉ膜１２及びその周辺部位を含む領域に開口４２を有する形状にフォトレジスト４１を加工する。
【００６０】
そして、浅い接合のための第１の金属材料を堆積形成する。即ち、固相反応のための金属材料としてＴｉを用い、開口４２内を含むフォトレジスト４１上を覆うように蒸着法により第１の金属膜として膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。このとき、ＷＳｉ膜１２に対してオフセットをかけることもできる。
【００６１】
続いて、マスクとして用いたフォトレジスト４１及びその上に存するＴｉ膜１１を除去した後、全面にフォトレジスト４３を塗布し、フォトリソグラフィーにより今度はＷＳｉ膜１２及びその周辺部位を含む領域、即ちＴｉ膜１１が形成された領域のみに残る形状にフォトレジスト４３を加工する。
【００６２】
そして、深い接合のための第２の金属材料を堆積形成する。即ち、固相反応のための金属材料としてＴｉを用い、フォトレジスト４３上を含むチャネル層２上のを覆うように蒸着法により第２の金属膜としてＴｉ層１１より大きい膜厚、ここでは膜厚１５ｎｍ程度のＴｉ膜４４を堆積形成する。
【００６３】
続いて、マスクとして用いたフォトレジスト４３及びその上に存するＴｉ膜４４を除去する。このとき、図１０（ａ）に示すように、ＷＳｉ膜１２上及びその周辺部位を含む領域上にはＴｉ層１１が、その他の部位上にはＴｉ層４４が形成され、両者が連接された状態とされている。
【００６４】
そして、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜１１，４４１上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１，４４とＧａＡｓ基板１との固相反応を惹起する熱処理を行い、Ｔｉ膜１１，４４の各膜厚に応じて、ＷＳｉ膜１２の近傍では浅く、その他の部位ではこれに比して深くなるソース／ドレインである固相反応層４５を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００６５】
続いて、図１０（ｂ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１，４４を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【００６６】
続いて、図１０（ｃ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をＧａＡｓ基板１の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外の固相反応層４５を除去する。この場合、例えば、緩衝フッ酸溶液によるウエットエッチングを用いて除去工程を行なう。
【００６７】
続いて、図１０（ｄ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００６８】
しかる後、図１０（ｅ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層４５と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。
【００６９】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００７０】
以上説明したように、本実施形態では、ＭＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、ソース／ドレインの固相反応層４５は、ゲート電極３の近傍では浅く、その他の部位ではこれに比して深くなる形状に形成される。固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層４５内のキャリアの余分な熱拡散を抑え、ゲート電極３の近傍では極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１，４４の各厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く異なる接合深さを有するようにソース／ドレインを形成することができる。従って、ゲート電極３の高耐圧を確保し、ショートチャネル効果の発生を更に抑止してデバイス特性に優れたトランジスタを実現することができる。
【００７１】
（参考例１）
参考例１では、第２の実施形態と同様に、下地基板としてＧａＡｓ基板上にエピタキシャル成長したヘテロ接合構造を用いる半導体装置であるＨＥＭＴを例示するが、固相反応層の形成部位の規制方法が異なる点で相違する。なお、第２の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００７２】
図１１及び図１２は、参考例１のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図１１（ａ）に示すように、例えばＭＯＣＶＤ法を適用することにより、半絶縁性のＧａＡｓ基板２１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−ＧａＡｓ層２５（膜厚：１０ｎｍ程度）、ｐ−ＧａＡｓ層５１（膜厚：２０ｎｍ程度、ｐ型不純物濃度：２×１０18／ｃｍ3 ）を順次積層形成したヘテロ接合構造基板５２を用いる。
【００７３】
続いて、図１１（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、ｐ−ＧａＡｓ層５１上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト５３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位を含む若干幅広にフォトレジスト５３を残す。
【００７４】
続いて、図１１（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト５３をマスクとして当該フォトレジスト５３下以外のＷＳｉ膜１２を除去する。更に、例えば塩素系ガスを用いたドライエッチング法を適用することにより、フォトレジスト５３をマスクとして当該フォトレジスト５３下以外のｐ−ＧａＡｓ層５１を除去する。このときのエッチング条件としては、サイドエッチングによりＷＳｉ膜１２及びｐ−ＧａＡｓ層５１マスク長より短縮されるような条件とする。これにより、フォトレジスト５３に比して幅狭のｐ−ＧａＡｓ層５１上にこれと同幅のゲート電極３が形成される。
【００７５】
続いて、図１１（ｄ）に示すように、固相反応のための金属材料としてＴｉを用い、フォトレジスト５３上を含むｐ−ＧａＡｓ層５１上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。このとき、フォトレジスト５３により、ｉ−ＧａＡｓ層２５上では、ｐ−ＧａＡｓ層５１（ゲート電極３）の両側近傍を除く部位にＴｉ膜１１が形成されることになる。
【００７６】
続いて、図１１（ｅ）に示すように、リフトオフによりフォトレジスト５３及びその上のＴｉ膜１１を除去した後、熱処理を要する固相反応のためのキャップ層として、全面に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１とヘテロ接合構造基板５２との固相反応を惹起する熱処理を行い、ソース／ドレインとなる固相反応層２７を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００７７】
固相反応層２７は、ｉ−ＧａＡｓ層２５上において、フォトレジスト５３によりゲート電極３から両側近傍の領域だけ離れた部位にＴｉ膜１１が形成されていたことから、フォトレジスト５３に規制されたＴｉ膜１１により当該両側近傍の領域だけ離れた部位に形成される。これにより、所望のチャネル長を確保することが可能となる。
【００７８】
続いて、図１２（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にゲート電極３を横方向からエッチングして幅を短縮するようにしてもよい。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【００７９】
続いて、図１２（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をヘテロ接合構造基板５２の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓ層２５を除去する。この場合、例えば、フッ酸溶液、過酸化水素水及び水の混合溶液によるウエットエッチングを用いて除去工程を行なう。
【００８０】
続いて、図１２（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００８１】
しかる後、図１２（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層２７と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。
【００８２】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００８３】
以上説明したように、参考例１では、ＨＥＭＴにおいて、ソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層２７内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース／ドレインを形成することができる。従って、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【００８４】
（参考例２）
参考例２では、第１の実施形態と同様に、半導体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示するが、固相反応層の形成部位の規制方法が異なる点で相違する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００８５】
図１３及び図１４は、参考例２のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図１３（ａ）に示すように、化合物半導体基板としてＧａＡｓ基板１を用意し、このＧａＡｓ基板１に対してイオン注入法によりＳｉイオンの打ち込みを行う。イオン注入条件としては、加速エネルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とする。その後、活性化アニール処理を７００℃〜８５０℃の温度で行うことによってＧａＡｓ基板１の表層にチャネル層（ｎ層）２を形成する。
【００８６】
続いて、図１３（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、チャネル層２上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【００８７】
続いて、図１３（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去し、ゲート電極３を形成する。
【００８８】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図１３（ｄ）に示すように、プラズマＣＶＤ法によりゲート電極３を覆うように全面にＳｉＯ2 膜６１を膜厚３００ｎｍ程度に堆積形成する。なお、ＳｉＯ2 膜６１の代わりにＳｉＯＮ膜、ＳｉＮ膜等を形成するようにしてもよい。
【００８９】
続いて、図１３（ｅ）に示すように、ＳｉＯ2 膜６１の全面を異方性ドライエッチングし、ゲート電極３の両側面のみにＳｉＯ2 膜６１を残してサイドウォール６２を形成する。
【００９０】
続いて、図１４（ａ）に示すように、固相反応のための金属材料としてＴｉを用い、ゲート電極３及びサイドウォール６２上を含むチャネル層２上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成する。そして、熱処理を要する固相反応のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応を惹起する熱処理を行い、ソース／ドレインとなる固相反応層４を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【００９１】
固相反応層４は、サイドウォール６２によりチャネル層２上ではゲート電極３からサイドウォール６２の幅だけ離れた部位にＴｉ膜１１が形成されていたことから、サイドウォール６２に規制されたＴｉ膜１１により当該幅の領域だけ離れた部位に形成される。これにより、所望のチャネル長を確保することが可能となる。
【００９２】
続いて、図１４（ｂ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去する。
【００９３】
続いて、図１４（ｃ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をＧａＡｓ基板１の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外の固相反応層４を除去する。この場合、例えば、緩衝フッ酸溶液によるウエットエッチングを用いて除去工程を行なう。
【００９４】
続いて、図１４（ｄ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【００９５】
しかる後、図１４（ｅ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソース／ドレインである各固相反応層４と導通するオーミック電極５，６（ソース電極５，ドレイン電極６）を形成する。
【００９６】
または、オーミック電極材料としてＡｕ（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、ノンアロイ法によりオーミック接触を得るようにしてもよい。
【００９７】
以上説明したように、参考例２では、ＭＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層４内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＴｉ膜１１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソース／ドレインを形成することができる。従って、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【００９８】
（第５の実施形態）
本実施形態では、第２の実施形態と同様に、下地基板としてＧａＡｓ基板上にエピタキシャル成長したヘテロ接合構造を用いる半導体装置であるＨＥＭＴを例示するが、固相反応層の形成部位が限定される点で相違する。なお、第２の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【００９９】
図１５及び図１６は、本実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図１５（ａ）に示すように、例えばＭＯＣＶＤ法を適用することにより、半絶縁性のＧａＡｓ基板２１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ程度）を順次積層形成したヘテロ接合構造基板２６を用いる。
【０１００】
続いて、図１５（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャップ層２５上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【０１０１】
続いて、図１５（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【０１０２】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図１５（ｄ）に示すように、フォトレジスト７１を塗布し、ＷＳｉ膜１２の片側領域、ここではＷＳｉ膜１２上の一部位からドレインの形成領域にかけて覆う形状にフォトリソグラフィーによりフォトレジスト７１を加工する。そして、フォトレジスト７１をマスクとして蒸着法により所定金属、ここではニッケル（Ｎｉ）膜７２を膜厚１０ｎｍ程度に形成する。
【０１０３】
続いて、マスクとして用いたフォトレジスト７１及びその上に存するＮｉ膜７２を除去した後、図１５（ｅ）に示すように、熱処理を要する固相反応のためのキャップ層として、Ｎｉ膜７２上を含む全面に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｎｉ膜７２とヘテロ接合構造基板２６との固相反応を惹起する熱処理を行い、ソースとなる固相反応層７３を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【０１０４】
続いて、図１６（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＮｉ膜７２を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程は硝酸系のウエットエッチング法を用いても可能である。
【０１０５】
続いて、図１６（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をヘテロ接合構造基板２６の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャップ層２５を除去する。この場合、例えば、フッ酸溶液、過酸化水素水及び水の混合溶液によるウエットエッチングを用いて除去工程を行なう。
【０１０６】
続いて、図１６（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【０１０７】
しかる後、図１６（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ソースである固相反応層７３と導通するオーミック電極（ソース電極５）と、前記アロイ法により形成されたドレインと導通するオーミック電極（ドレイン電極６）を形成する。ここで、例えばｉ−ＧａＡｓキャップ層２５の替わりにｎ−ＧａＡｓ層を形成し、前記アロイ法によらずにトンネル効果を利用してドレインコンタクトを確保するようにしてもよい。
【０１０８】
以上説明したように、本実施形態では、ＨＥＭＴにおいて、ソースとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＮｉを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層７３内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＮｉ膜７１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにソースを形成することができる。更に、この固相反応層７３をソース領域にのみ形成して低抵抗化を図ることにより、ゲート−ドレイン間の十分な耐圧を確保することが可能となる。従って、十分なゲート耐圧を保持しつつも、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【０１０９】
（第６の実施形態）
本実施形態では、第２の実施形態と同様に、下地基板としてＧａＡｓ基板上にエピタキシャル成長したヘテロ接合構造を用いる半導体装置であるＨＥＭＴを例示するが、固相反応層の形成部位が限定される点で相違する。なお、第２の実施形態のＭＥＳＦＥＴの構成部材等と同様のものについては同符号を付して説明を省略する。
【０１１０】
図１７及び図１８は、本実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
先ず、図１７（ａ）に示すように、例えばＭＯＣＶＤ法を適用することにより、半絶縁性のＧａＡｓ基板２１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ程度）を順次積層形成したヘテロ接合構造基板２６を用いる。
【０１１１】
続いて、図１７（ｂ）に示すように、ゲート電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャップ層２５上にスパッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フォトリソグラフィーによりゲート電極形成予定部位にフォトレジスト１３を残す。
【０１１２】
続いて、図１７（ｃ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、フォトレジスト１３をマスクとしてゲート電極形成予定部位以外の領域のＷＳｉ膜１２を除去する。
【０１１３】
続いて、マスクとして用いたフォトレジスト１３を灰化処理等により除去した後、図１７（ｄ）に示すように、フォトレジスト８１を塗布し、ＷＳｉ膜１２の片側領域、ここではＷＳｉ膜１２上の一部位からソースの形成領域にかけて覆う形状にフォトリソグラフィーによりフォトレジスト８１を加工する。そして、フォトレジスト８１をマスクとして蒸着法により所定金属、ここではパラジウム（Ｐｄ）膜８２を膜厚７ｎｍ程度に形成する。
【０１１４】
続いて、マスクとして用いたフォトレジスト８１及びその上に存するＰｄ膜８２を除去した後、図１７（ｅ）に示すように、熱処理を要する固相反応のためのキャップ層として、Ｐｄ膜８２上を含む全面に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キャップ層としては、主に窒化膜が用いられる。その後、Ｐｄ膜８２とヘテロ接合構造基板２６との固相反応を惹起する熱処理を行い、ドレインとなる固相反応層８３を形成する。処理条件は、例えば６００℃において３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は無くても良い。
【０１１５】
続いて、図１８（ａ）に示すように、ＳＦ6 ガスを用いたドライエッチング法を適用することにより、ＳｉＮ絶縁膜１４及び未反応のＰｄ膜８２を除去する。このとき、ドライエッチングを比較的等方性の強い条件により行なうことにより、同時にＷＳｉ膜１２を横方向からエッチングして幅が短縮され、所定のゲート長とされたゲート電極３が形成される。なお、この工程はフッ酸系のウエットエッチング法を用いても可能である。
【０１１６】
続いて、図１８（ｂ）に示すように、フォトレジスト１５を塗布し、フォトリソグラフィーによりフォトレジスト１５をヘテロ接合構造基板２６の素子領域部分に残す。そして、フォトレジスト１５をマスクとして素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャップ層２５を除去する。この場合、例えば、フッ酸溶液、過酸化水素水及び水の混合溶液によるウエットエッチングを用いて除去工程を行なう。
【０１１７】
続いて、図１８（ｃ）に示すように、マスクとして用いたフォトレジスト１５を灰化処理等により除去した後、再度、フォトリソグラフィーを適用することにより、オーミック電極の形成予定部位に開口１７をもつフォトレジスト１６を形成する。
【０１１８】
しかる後、図１８（ｄ）に示すように、オーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフし、アロイ法によりオーミック接触を得て、ドレインである固相反応層８３と導通するオーミック電極６（ドレイン電極６）と、前記アロイ法により形成されたソースと導通するオーミック電極５（ソース電極５）を形成する。ここで、例えばｉ−ＧａＡｓキャップ層２５の替わりにｎ−ＧａＡｓ層を形成し、前記アロイ法によらずにトンネル効果を利用してソースコンタクトを確保するようにしてもよい。
【０１１９】
以上説明したように、本実施形態では、ＨＥＭＴにおいて、ソースとなる導電体層の形成を、イオン注入法に替わり、ＧａＡｓとＰｄを固相反応させることにより行なう。この場合、固相反応時の熱処理温度はイオン注入後のアニール処理温度に比して低温で足りるため、固相反応層８３内のキャリアの余分な熱拡散を抑え、極めて浅い接合を形成することが可能となる。この接合深さはＰｄ膜８１の厚みを調整することで高い精度で制御され、ゲート長の短縮化に対応して精度良く所望の接合深さにドレインを形成することができる。従って、ショートチャネル効果の発生を抑止してデバイス特性に優れたトランジスタを実現することができる。
【０１２０】
【発明の効果】
本発明によれば、化合物半導体を用いた半導体装置において、イオン注入を用いることなく極めて容易にソース／ドレイン（の少なくとも一方）を浅い接合深さに形成し、ゲート長を短縮して素子の微細化を図る際にショートチャネル効果の発生を抑止してデバイス特性に優れた半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明を説明するための工程要所におけるＭＥＳＦＥＴを表す要部断面図である。
【図２】Ｔｉ膜の厚みと固相反応層の厚み及び固相反応層のシート抵抗との関係を示す特性図である。
【図３】本発明の第１の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図４】図３に引き続き、第１の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図５】本発明の第２の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図６】図５に引き続き、第２の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図７】本発明の第３の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図８】図７に引き続き、第３の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図９】本発明の第４の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図１０】図９に引き続き、第４の実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図１１】  参考例１のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１２】  図１１に引き続き、参考例１のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１３】  参考例２のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図１４】  図１３に引き続き、参考例２のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要部断面図である。
【図１５】  本発明の第５の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１６】  図１５に引き続き、本発明の第５の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１７】  本発明の第６の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１８】  図１７に引き続き、本発明の第６の実施形態のＨＥＭＴの製造方法を工程順に模式的に示す要部断面図である。
【図１９】従来のＭＥＳＦＥＴの構造の一例を示す要部断面図である。
【符号の説明】
１，２１  ＧａＡｓ基板
２，３２  チャネル層
３  ゲート電極
４，２７，４５，７３，８３  固相反応層
５  ソース電極
６  ドレイン電極
１１，３１，４４  Ｔｉ膜
１２  ＷＳｉ膜
１３，１５，１６，４１，４３，５３，７１，８１  フォトレジスト
１４，３３  ＳｉＮ絶縁膜
１７，４２  開口
２２  ｉ−ＧａＡｓバッファ層
２３  ｉ−ＩｎＧａＡｓチャネル層２３
２４  ＧａＡｓ電子供給層２４
２５  ｉ−ＧａＡｓ（キャップ）層２５
２６，５２  ヘテロ接合構造基板
５１  ｐ−ＧａＡｓ層
６１  ＳｉＯ2 膜
６２  サイドウォール
７２  Ｎｉ膜
８２  Ｐｄ膜
【図１】
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【図２】
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【図３】
0003762588.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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