(57)【特許請求の範囲】
【請求項１】
回路の周期出力信号を前記回路の周期入力信号に位相ロックするための装置であって、前記入力および出力信号の間の位相関係が前記回路に供給される制御信号の大きさによって決定されるように成してあり、
調節可能な第１の遅延時間だけ前記入力信号を遅延させて第１の基準信号を発生するための手段と、
調節可能な第２の遅延時間だけ前記出力信号を遅延させて第２の基準信号を発生するための手段と、
前記第２の基準信号を前記第１の基準信号に実質的に位相ロックするように前記制御信号の大きさを調節するための手段と、
前記出力信号を前記入力信号に位相ロックするように前記第１と第２の遅延時間を調節するための手段と、
を含むことを特徴とする装置。
【請求項２】
入力として供給される第１の制御信号の大きさで決定される第１の遅延時間だけ第１の周期基準信号を遅延させることにより第１の周期出力信号を発生する第１の遅延回路のために、入力制御データを受信して、前記第１の出力信号を前記第１の基準信号と位相ロックするように前記第１の制御信号の大きさを調節する位相ロック制御回路であって、前記位相ロック制御回路は、
入力として供給される第２の制御信号の大きさで決定される第２の遅延時間だけ前記第１の周期基準信号を遅延させることにより第２の周期基準信号を発生するための第２の遅延回路と、
入力として供給される第３の制御信号の大きさで決定される第３の遅延時間だけ前記第１の周期出力信号を遅延させることによって第３の周期基準信号を発生するための第３の遅延回路と、
前記第２と第３の基準信号を受信し前記第３の基準信号を前記第２の基準信号と実質的に位相ロックするように前記第１の制御信号の大きさを調節するための第１の制御手段と、
前記入力制御データを受信し前記入力制御データにしたがって前記第２と第３の制御信号の大きさを調節するための第２の制御手段と、
を含むことを特徴とする位相ロック制御回路。
【請求項３】
前記第２と第３の遅延時間の和が定数であり前記第２と第３の遅延時間の比が前記入力制御データで変化することを特徴とする請求項２に記載の位相ロック制御回路。
【請求項４】
前記第２の制御手段が
第２と第３のノードと、
複数の第１の電流を発生するための手段と、
前記第１の電流の各々を前記入力制御データにしたがって前記第２と第３のノードの一方へ選択的に転送し、これによって転送された第１の電流和となる前記第２のノードでの第２の電流と、転送された第１の電流の和となる前記第３のノードでの第３の電流とを発生し、前記第２と第３の電流の和が定数となりまた前記第１と第２の電流の比が前記入力データで変化するようにしてあるスイッチ手段と、
前記第２と第３の電流に比例して各々前記第２と第３の制御信号の大きさを調節するための手段と、
を含むことを特徴とする請求項２に記載の位相ロック制御回路。
【請求項５】
位相的に一様に分散した複数の周期タイミング信号を生成するためのタイミングバーニアであって、
調節可能な第１の遅延時間だけ第１の周期基準信号を遅延させることにより連続した出力信号の第１の出力信号を発生するための手段と、
前記調節可能な第１の遅延時間だけ前記連続の先行出力信号を遅延させることにより前記第１の出力信号以外で前記連続の各々の連続した出力信号を発生するための手段と、
調節可能な第２の遅延時間だけ前記第１の基準信号を遅延させることにより第２の周期基準信号を発生するための手段と、
調節可能な第３の遅延時間だけ前記連続の最後の出力信号を遅延させることにより第３の周期基準信号を発生するための手段と、
前記第３の基準信号と前記第２の基準信号を実質的に位相ロックするように前記第１の遅延時間を調節するための手段と、
前記最後の出力信号と前記第１の基準信号とを位相ロックするように前記第２と第３の遅延時間を調節するための手段と、
を含むことを特徴とするタイミングバーニア。
【請求項６】
前記出力信号の別個の信号に応答して前記タイミング信号の各々を生成するための手段を更に含むことを特徴とする請求項５に記載のタイミングバーニア。
【請求項７】
第１の周期基準信号と入力制御データに応答して位相的に一様に分散した複数の周期タイミング信号を生成するためのタイミングバーニアであって、
入力として供給された第１の制御信号の大きさで決定される第１の遅延時間だけ前記第１の基準信号を遅延させることにより周期出力信号を発生する第１の遅延回路と、
入力として供給された第２の制御信号の大きさで決定される第２の遅延時間だけ前記第１の周期基準信号を遅延させることにより第２の周期基準信号を発生する第２の遅延回路と、
入力として供給された第３の制御信号の大きさで決定される第３の遅延時間だけ前記周期出力信号を遅延させることにより第３の周期基準信号を発生する第３の遅延回路と、
前記第２と第３の基準信号を受信し、前記第１の遅延回路へ前記第１の制御信号を供給し、前記第３の基準信号と前記第２の基準信号とを実質的に位相ロックするように前記第１の制御信号の大きさを調節するための第１の制御手段と、
前記入力制御データを受信して前記入力制御データにしたがって前記第２と第３の制御信号の大きさを調節するための第２の制御手段と、
を含むことを特徴とするタイミングバーニア。
【請求項８】
和が一定で前記第２と第３の遅延時間の比が前記入力制御データで変化するように前記第２の制御手段が前記第２と第３の遅延時間を調節することを特徴とする請求項７に記載のタイミングバーニア。
【請求項９】
前記第２の制御手段が、
第２と第３のノードと、
複数の第１の電流を発生するための手段と、
前記第１の電流の各々を前記入力制御データにしたがって前記第２と第３のノードの一方へ選択的に転送し、これによって前記第２のノードに転送された第１の電流の和となる第２の電流と、前記第３のノードに転送された第１の電流の和となる第３の電流とを発生し、前記第２と第３の電流の和が定数となり前記第１と第２の電流の比が前記入力制御データで変化するようにしてあるスイッチ手段と、
前記第２と第３の電流に各々比例した大きさを有する前記第２と第３の制御信号を発生するための手段と、
を含むことを特徴とする請求項７に記載のタイミングバーニア。
【請求項１０】
前記第１の遅延回路は出力として前記タイミング信号の別個の１つを各々に発生する一連の遅延素子を形成するように接続された複数の遅延素子を含み、前記一連の第１の遅延素子は前記第１の基準信号を受信して遅延し前記タイミング信号の第１の信号を発生し、前記一連の各々の後続の遅延素子は前記一連の先行する遅延素子で発生した出力タイミング信号を受信して遅延することにより出力タイミング信号を発生し、前記周期出力信号は前記一連の最後の遅延素子で発生したタイミング素子から取り出されることを特徴とする請求項７に記載のタイミングバーニア。
【請求項１１】
前記第１の制御信号の大きさで前記一連の前記遅延素子の各々の遅延量を制御することを特徴とする請求項１０に記載のタイミングバーニア。
【請求項１２】
前記第１の基準信号が微分信号であり、
前記第１の遅延回路には
一連の遅延素子を形成するように接続され、前記一連の第１の遅延素子が前記第１の基準信号を受信し遅延して微分出力信号を発生し、前記一連の後続の遅延素子の各々が前記一連の先行する遅延素子の出力信号を受信し遅延することにより別個の微分出力信号を発生するようにしてある複数の微分遅延素子と、
前記遅延素子で発生した微分出力信号から前記タイミング信号を発生するためと前記一連の最後の遅延素子の微分出力から前記第１の遅延回路出力信号を生成するための手段と、
を含むことを特徴とする請求項７に記載のタイミングバーニア。
【請求項１３】
前記第１の制御手段には
前記第２と第３の基準信号の間の位相関係を表わす大きさの信号を生成するための位相比較手段と、
前記指示信号の時間積分で大きさが変化する第４の制御信号を生成するための積分手段と、
前記第４の制御信号の大きさで大きさの決定される前記第１の制御信号を発生するための手段と、
を含むことを特徴とする請求項１２に記載のタイミングバーニア。
【請求項１４】
回路へ入力として供給された第１の基準信号に前記回路の周期出力信号を位相ロックするための方法であって、前記出力信号と前記第１の基準信号の間の位相関係が前記回路に供給される制御信号の大きさによって決定されるようにしてあり、
第１の調節可能な遅延時間だけ前記第１の基準信号を遅延させて第２の基準信号を発生するステップと、
第２の調節可能な遅延時間だけ前記回路出力信号を遅延させて第３の基準信号を発生するステップと、
前記第３の基準信号を前記第２の基準信号に実質的に位相ロックするように前記制御信号の大きさを調節するステップと、
前記回路出力信号を前記第１の基準信号に位相ロックするように前記第１と第２の遅延時間を調節するステップと、
を含むことを特徴とする方法。
【請求項１５】
位相的に一様に分散した複数の周期タイミング信号を生成するための方法であって、
調節可能な第１の遅延時間だけ第１の周期基準信号を遅延させることによって発生する連続した出力信号の第１の信号を発生するステップと、
前記第１の遅延時間だけ前記出力信号の先行する信号を遅延させることにより前記第１の出力信号以外の前記出力信号の各々連続する信号を発生するステップと、
調節可能な第２の遅延時間だけ前記第１の基準信号を遅延させることによって第２の周期基準信号を発生するステップと、
調節可能な第３の遅延時間だけ前記連続の最後の出力信号を遅延させることによって第３の周期基準信号を発生するステップと、
前記第３の基準信号を前記第２の基準信号と実質的に位相ロックするように前記第１の遅延時間を調節するステップと、
前記最後の出力信号と前記第１の基準信号を位相ロックするように前記第２と第３の遅延時間を調節するステップと、
を含むことを特徴とする方法。
【請求項１６】
回路の周期出力信号を前記回路の周期入力信号に位相ロックするための装置であって、前記入力および出力信号の間の位相関係が前記回路に供給される第1の制御信号の大きさによって決定され、
調節可能な遅延時間だけ前記出力信号を遅延させて基準信号を発生する第１の手段を含み、前記調節可能な遅延時間が前記第１の手段に供給される第２の制御信号の大きさによって設定され、
前記入力信号を前記基準信号に実質的に位相ロックするように前記第１の制御信号の大きさを調節する第２の手段と、
前記出力信号を前記入力信号に位相ロックするように前記第２の制御信号の大きさを調整して前記調整可能な遅延時間を設定する第３の手段を含み、前記第２と第３の手段は互いに独立して前記第１の制御信号と前記第２の制御信号を調整する
ことを特徴とする装置。
【発明の詳細な説明】
発明の背景
発明の分野
本発明は一般にタイミング信号ジェネレータに関し、さらに詳しくは基準クロック信号に対して位相的に均等に分散している一組のタイミング信号を生成するためのタイミングバーニアに関する。
従来技術の説明
集積回路テスターは集積回路に試験信号を送信し、正確に制御された時刻に集積回路で発生した出力信号をサンプリングする。テスターは通常、全システムモジュールに分散される汎用クロック信号に対して信号の生成およびサンプリングのタイミングを取る。タイミング制御に高解像度が必要とされるところでは、テスターは高周波基準クロック信号を全モジュールへ送信する。しかし高周波信号送信に関連する問題を回避するため、比較的周波数が低い基準クロック信号を各モジュール内部のタイミングバーニアへ送信する。タイミングバーニアは、基準クロック信号から位相的に均等にシフトした一組のタイミング信号を発生して、基準クロックの周期を幾つかの時間スロットへ分割できるようにする。
「高性能ＣＭＯＳ版ＶＬＳＩテスター：タイミングの制御と補償」と題するジム・チャップマンの論文（Chapman,Jim:″High-Performance CMOS-Based VLSItesters:Timing Control and Compensation″）では、タイミングバーニアについての代替設計を議論している。
本明細書の図１０に示すような１つのタイミングバーニア設計では、リング発振回路１００がループを形成するように直列接続してある一組のインバータによって形成される。タイミング信号Ｔ１〜ＴＮはループ内の各インバータの出力で生成され、均等に位相シフトされる。フェーズロック制御装置１０１は発振回路１００の周波数を制御するための出力信号ＶＰＬＬを発生して基準クロックの周波数（クロック）と一致するようにさせる。制御回路１０１は発振回路１００出力タップの１つを基準クロック信号と比較するための位相検出器１０２を含む。検出器１０２はタップが基準クロック信号より遅延している場合に出力信号ＰＵをアサートし、タップが基準クロック信号より先行している場合に出力信号ＰＤをアサートする。電荷ポンプ１０３はＰＵがアサートされた時にコンデンサ１０４を充電し、ＰＤがアサートされた時にはコンデンサを放電する。単位利得増幅器１０５はコンデンサ１０４両端にかかる電圧を増幅してＶＰＬＬ制御電圧を発生する。位相ジッタ（発振回路周波数の変動）を最小限に抑えるため、コンデンサ１０４は比較的大型にしなければならず、タイミングバーニアの他の部分と一緒に集積回路に組み込むには大きすぎることもある。
チャップマンの論文では図１１に示すような別のタイミングバーニア設計についても議論しており、基準クロック信号はインバータ列１１０を通過する。ここでも、タイミング信号Ｔ１〜ＴＮはインバータ出力で生成されている。位相ロック制御回路１１１（図１０の制御回路１０１と同様の回路）は、最後のインバータ列出力信号ＴＮを基準クロック（クロック）に位相ロックするように、インバータ１１０のスイッチング速度を制御するための出力信号ＶＤＬＬを発生する。基準クロック信号は基準クロックの１サイクルでインバータ列１１０を通過しなければならないため、タイミング信号は位相的に均等に分散している。この回路は図１０の回路よりも位相ジッタが少なく、集積回路内に実装できるもっと小さいフィルタ容量で同様の結果を得ることが出来る。しかし、図１１の回路が不正確な原因は主に、制御回路１１１がインバータ列出力を基準クロックに正確に位相ロックさせる能力が不足しているところにある。何らかの位相ロックエラーによってタイミング信号における不均等な位相分布が発生する。
発明の要約
タイミングバーニアは入力基準クロック信号を一連の遅延段に通し、各段で同様の信号遅延を発生させることにより同様の周波数で均等に分散した一組のタイミング信号を発生する。別個のタイミング信号の１つづつが各遅延段の出力に発生する。基準クロック信号と最後の遅延段のタイミング信号出力は別個に調節可能な第１と第２の遅延回路を経由して位相ロック制御回路への入力として供給される。位相ロック制御回路は全段の遅延量を制御するので最後の段のタイミング信号出力は基準クロックに位相ロックするようになる。本発明によれば第１と第２の遅延回路の遅延量を調節して制御回路位相ロック誤差を補償できる。
したがって本発明の目的は、位相的に均等に分散しており基準クロック信号の周期を数個の間隔へ均等に分割するような一組のタイミング信号を発生するためのタイミングバーニアを提供することにある。
本明細書の結論部分では本発明の主題を指摘し明確に請求している。添付の図面を参照して明細書の残りの部分を熟読することにより、本発明の動作の構成ならびに方法はこれの更なる利点および目的と併せて当業者には最も良く理解できるであろう。なお、同添付図面において同様の参照符号は、図中の同等要素を示すものである。
【図面の簡単な説明】
図１は本発明によるタイミングバーニアを示すブロック図である。
図２は図１の位相ロック制御回路を示す更に詳細なブロック図である。
図３は図１の代表的な遅延段を示す模式図である。
図４は図１の遅延制御回路を示す更に詳細なブロック図である。
図５は本発明によるタイミングバーニアの別の実施例を示すブロック図である。
図６は図５の代表的な遅延段を示す模式図である。
図７は図５の位相ロック制御回路をブロック図と模式図の組合せで示す。
図８は図７の積分増幅器を示す模式図である。
図９は図７のＰバイアスジェネレータ回路を示す模式図である。
図１０と図１１は従来技術のタイミングバーニアを示す。
図１２と図１３は本発明によるタイミングバーニアの別の実施例を示す。
好適実施例の詳細な説明
図１は本発明によるタイミングバーニア１０を示す。タイミングバーニア１０はシングルエンド型基準クロック信号と同一周波数だが位相的に均等に分散している一組Ｎ個のシングルエンド型タイミング信号Ｔ１〜ＴＮを発生する。さらに詳しく説明すると、タイミング信号Ｔ１〜ＴＮの前端は基準クロック信号の周期をＮ個の間隔に均等に分割している。
基準クロック信号ＣＬＫは一組Ｎ個の直列接続遅延段Ｓ１〜ＳＮから構成される遅延回路列へ入力として印加される。段Ｓ１は入力として基準クロック信号ＣＬＫを受信して出力として基準クロック信号を遅延させたタイミング信号Ｔ１を発生する。後続の各段Ｓ２〜ＳＮは先行する遅延段のタイミング信号出力Ｔ１−Ｔ（Ｎ−１）を遅延させて対応する出力タイミング信号Ｔ２〜ＴＮを発生する。各遅延段Ｓ１〜ＳＮは等しい時間量だけ入力信号を遅延させる。位相ロック制御回路１４は全段に印加される制御信号Ｃ１で遅延時間を調節する。各段Ｓ１〜ＳＮは、たとえば、インバータ電源として作用するＣ１の大きさでスイッチング速度を制御できるインバータまたはその他の論理素子でも良い。
位相ロック制御回路１４は調節可能な遅延回路１６により発生する基準クロック信号ＣＬＫを遅延させた信号ＣＬＫ＿Ｄを受信する。位相ロック制御回路１４は別の調節可能な遅延回路１８を経由して段ＳＮのＴＮタイミング信号出力の遅延させた信号ＴＮ＿Ｄも受信する。位相ロック制御回路１４はＣ１信号を調節してタイミング信号ＴＮ＿Ｄが基準クロック信号ＣＬＫ＿Ｄに対して実質的に位相ロックされるようにする。ＣＬＫがＴＮ＿Ｄより先行している場合、位相ロック制御回路１４はＣ１を変更して段Ｓ１〜ＳＮでの遅延量を減少させる。ＴＮ＿Ｄ信号がＣＬＫ＿Ｄより先行している場合、位相ロック制御回路１４はＣ１を変更して段Ｓ１〜ＳＮでの遅延量を増加させる。遅延回路１６および１８での遅延量が同様な場合、またＴＮ＿ＤがＣＬＫ＿Ｄに対して正確に位相ロックされている場合には、ＴＮはＣＬＫに対して位相ロックされる。このような場合タイミング信号Ｔ１〜ＴＮは位相的に均等に分散することになり、信号Ｔ１〜ＴＮの前端は基準クロック信号の周期をＮ個の間隔に均等に分割する。
しかし、位相ロック制御回路１４が「実質的に」ＴＮ＿ＤをＣＬＫ＿Ｄに位相ロックしたとしても、ＴＮ＿ＤをＣＬＫ＿Ｄに「正確に」位相ロックするものではない。位相ロック制御回路は一般的に変動する量の位相ロック誤差を示す。安定状態の位相ロック誤差は、回路１６および１８が同じ遅延量を提供した時にＣ１が安定した値に達した後のＴＮとＣＬＫの間の位相差として定義される。本発明によれば、調節可能な遅延回路１６および１８を提供して位相ロック制御回路１４の位相ロックエラーを補償し、これによってＣＬＫとＴＮの間の位相ロックを改善する。
ユーザは入力データ（エラー）を遅延制御回路２０に供給することにより遅延回路１６および１８により提供される遅延量を調節できる。遅延制御回路２０は遅延回路１６および１８の遅延量を各々制御する出力信号Ｃ２とＣ３の大きさを調節することによりエラーデータに応答する。エラーの中点の値で、Ｃ２とＣ３は等しい大きさとなり遅延回路１６と１８は同様の遅延量を提供する。エラーの値が増加した場合、遅延制御回路２０はＣ２とＣ３を調節して遅延回路１８によって提供される遅延量を増加させ、同時に遅延回路１６によって提供される遅延量を減少させる。逆に、エラーの値が減少した場合、遅延制御回路２０は遅延回路１８によって提供される遅延量を減少させ遅延回路１６によって提供される遅延量を増加させるようにＣ２とＣ３の値を調節する。つまりユーザがたとえばオシロスコープを使用してＣＬＫとＴＮの位相を比較することで、位相ロックエラーによりＣＬＫとＴＮの間の何らかの位相差を減少又は排除するようにエラーデータを調節することにより、遅延回路１６と遅延回路１８によって提供される相対遅延量を調節できる。
図２は位相ロック制御回路１４として使用するのに適した回路を示している。ＩＶ型位相検出器３０はＣＬＫ＿ＤとＴＮ＿Ｄの位相を比較し、ＣＬＫ＿ＤがＴＮ＿Ｄより先行している場合には「プルアップ」信号ＰＵをアサートし、またＣＬＫ＿ＤがＴＮ＿Ｄより遅れている場合には「プルダウン」信号ＰＤをアサートする。電荷ポンプ３２はＰＵおよびＰＤ信号を受信する。電荷ポンプ３２は電荷を連続供給してＰＵがアサートされた場合にはコンデンサ３４にかかる電圧を増加させ、ＰＤがアサートされている間はコンデンサ３４を連続放電してコンデンサ３４にかかる電圧を減少させる。単位利得増幅器３６はコンデンサ３４にかかる電圧を増幅してＣ１を発生する。つまりＣ１の大きさはＣＬＫ＿ＤとＴＮ＿Ｄの間の位相差の時間積分に比例する。
図３は更に詳細なブロック図で遅延回路１６の好適な実装を示している（遅延回路１８も同様である）。遅延回路１６はｐＭＯＳトランジスタＴ１と２個のｎＭＯＳトランジスタＴ２およびＴ３を含む。抵抗４４はＴ１のソースを電源ＶＤＤに接続する。トランジスタＴ１のドレインはトランジスタＴ２のドレインに接続してあり、トランジスタＴ２のソースはＴ３のドレインに接続してある。トランジスタＴ３のソースは接地してある。基準クロック信号ＣＬＫはトランジスタＴ１とＴ２のゲートを駆動し、同時にＣ２信号がトランジスタＴ３のゲートを駆動する。ＣＬＫ＿Ｄ信号はトランジスタＴ１のドレインに現われる。Ｃ２の大きさで電流供給トランジスタＴ３によって取り出される電流、すなわちインバータのスイッチング速度（または遅延時間）を制御している。大きな遅延範囲が要求される場合、更にインバータ段を遅延回路１６および１８に追加することが出来る。
図４は図１の遅延制御回路２０を更に詳細なブロック図で示している。遅延制御回路２０は大きさＩの電流Ｉ１を受信して、大きさＩ／２、１／４、Ｉ／８、Ｉ／１６、Ｉ／３２の５個からなる一組の出力電流を発生する電流ミラー回路４６を含む。電流ミラー回路４６の５個の出力電流は各々がスイッチ５０〜５４の１つによってダイオード接続トランジスタＴ４およびＴ５の選択した一方のドレインに別々に接続される。トランジスタＴ４に向けられた電流の和が出力電流Ｉ２を形成しトランジスタＴ５に向けられた電流の和が出力電流Ｉ３を形成する。トランジスタＴ４とトランジスタＴ５のソースは接地されている。Ｃ２信号はトランジスタＴ４のドレインに現われＣ３信号はトランジスタＴ５のドレインに現われる。Ｉ２とＩ３の和は（３１／３２）Ｉ１に等しい定数である。
Ｉ２とＩ３の比はレジスタ４８に記憶されるユーザから供給されたエラーデータで決定する。５ビットエラーデータの各ビットがスイッチ５０〜５４の別個の１つのスイッチング状態を制御する。トランジスタＴ４は図３の遅延回路１６のトランジスタＴ３と同様であるから、電流供給トランジスタＴ３によって引き出される電流はＩ２である。つまり遅延回路１６の遅延量はエラーデータで決定されるＩ２に比例する。図１の遅延回路１８内部の同様な電流供給トランジスタがＣ３によって制御され電流Ｉ３を取り出す。つまり図１の遅延回路１８によって提供される遅延量もエラーデータによって制御される。
図５は本発明の別の実施例を示したものであり、基準クロック信号ＣＬＫ／ＣＬＫ＿は微分信号であり遅延段Ａ１〜ＡＮは微分遅延素子である。図５に示した本発明の微分回路は、特に多数の遅延素子を使用する場合に、図１のシングルエンド型より信号劣化の影響を受けにくい。微分型は電源および閾値電圧の変化に対しても感度が低く処理の変動に対して感度が低い。
図５の実施例でＮ個の遅延段の組Ａ１〜ＡＮは直列接続してあり、各段が微分入力信号を遅延させることによって微分出力信号を発生している。段Ａ１は入力として微分基準クロック信号ＣＬＫ／ＣＬＫ＿を受信する。一組のバッファＢ１〜ＢＮを設けてＡ１〜ＡＮ段の微分出力をシングルエンド型タイミング信号Ｔ１〜ＴＮへ変換する。追加のバッファＢ０は微分クロック信号ＣＬＫ／ＣＬＫ＿をシングルエンド型基準クロック信号ＣＬＫに変換する。遅延回路６６は基準クロック信号ＣＬＫ信号を遅延させてＣＬＫ＿Ｄ出力信号を発生し、一方で遅延回路６８はＴＮを遅延させてＴＮ＿Ｄ出力信号を発生する。図５の遅延回路６６と遅延回路６８は図２に詳解した図１の遅延回路１６および遅延回路１８と同様の回路であり、段Ａ１〜ＡＮの遅延量を制御信号Ｎバイアスで制御する位相ロック制御回路６４の位相ロック誤差を補償するように調節することも出来る。Ｐバイアス出力信号は段Ａ１〜ＡＮの論理レベルを制御する。遅延回路６６の遅延量は入力制御信号Ｃ２で制御され、遅延回路６７の遅延量は入力制御信号Ｃ３で制御される。図４の遅延制御回路２０と同様の遅延制御回路６０が入力エラーデータにしたがってＣ２とＣ３の電圧を調節して遅延回路６６および遅延回路６８の遅延量を調節する。
図６は図５の微分遅延段Ａ２の好適実施例を更に詳細に示した図である。段Ａ１およびＡ３〜ＡＮも同様である。図６を参照すると、段Ａ２はｐＭＯＳトランジスタＱ１およびＱ２とｎＭＯＳトランジスタＱ３〜Ｑ５から構成される微分素子である。トランジスタＱ１とＱ２はソースが電源ＶＤＤに接続してある。電流供給トランジスタＱ５はソースが接地電源に接続してある。トランジスタＱ３およびＱ４のソースはトランジスタＱ５のドレインに接続してある。トランジスタＱ３のドレインはトランジスタＱ１のドレインにノード７０で接続してあり、トランジスタＱ４のドレインはノード７２でトランジスタＱ２のドレインに接続してある。微分段出力信号アウト／アウト＿（ＯＵＴ／ＯＵＴ＿）はノード７０と７２の間に現われる。微分段入力信号イン／イン＿（ＩＮ／ＩＮ＿）はトランジスタＱ３およびＱ４のゲート間に印加する。トランジスタＱ１およびＱ２のゲートに接続される信号Ｐバイアスがそれらのインピーダンスを制御する。電流供給トランジスタＱ５のゲートに接続されたＮバイアス信号が取り出される電流を制御する。インが高値かつイン＿が低値になると、アウトが高値かつアウト＿は低値になる。インが低値に振れイン＿が高値に振れると、アウトが低値にまたアウト＿が高値になる。後述するように、Ｎバイアスの大きさで段のスイッチング速度を制御しているので、段の遅延量が制御される。Ｎバイアスが増加すると、トランジスタＱ１〜Ｑ５を通る電流が増加する。イン／イン＿が状態変化した後で固有回路容量を充電するために利用できる電流が多くなると、アウト／アウト＿が更に高速に状態変化する。つまりＮバイアスが増加するにつれ段の遅延量が減少する。
図７は図５の位相ロック制御回路６４を示す。遅延回路６６のＣＬＫ＿Ｄ出力はＤ型フリップフロップ８０のクロック入力を制御し、遅延回路６８のＴＮ＿Ｄ出力がＤ入力を制御する。Ｄ型フリップフロップ８０のＱ出力はＣＬＫ＿Ｄが最後にフリップフロップ８０をクロックした時のＴＮ＿Ｄの状態によって高値と低値論理レベルの間で発振する指示信号ＤＩＲを発生する。ＤＩＲ信号は積分増幅器８２に供給され、積分増幅器８２が出力電流信号Ｃ４を発生する。Ｃ４はＤＩＲが低値の場合には一様に増加し、ＤＩＲが高値の場合には一様に減少する。増幅器８２の出力はダイオード接続ｐＭＯＳトランジスタＱ６のドレインとソースおよびｐＭＯＳトランジスタＱ７のゲートへ、また定電流供給源８３へ接続されている。定電流源はノード８５と接地の間に流れる電流Ｃ５を伝送する。電流Ｃ５はＣ４出力電流と加算されてこの電流和がトランジスタＱ６を流れる。トランジスタＱ６およびＱ７のソースはどちらもＶＤＤに接続されている。Ｑ６とＱ７のゲートは相互に接続してある。つまり、Ｑ６の電流はＱ７にミラーされる。Ｑ７のドレインはダイオード接続ｎＭＯＳトランジスタＱ８のドレインとゲートに接続してある。トランジスタＱ８は図６のトランジスタＱ５とサイズが同様である。図５の各遅延段Ａ１〜ＡＮで提供される遅延量はＮバイアスに比例する。Ｎバイアスは電流Ｃ４で振幅する。電流Ｃ５は公称条件にＮバイアスをバイアスするように調節される。図７の位相ロック制御回路６４はＣＬＫ＿ＤがＴＮ＿Ｄと同相になるようにＮバイアスを調節する。Ｎバイアス信号も「Ｐバイアス」ジェネレータ回路８４に供給されて図５の遅延段Ａ１〜ＡＮに対するＰバイアス信号入力を発生する。後述するように、Ｐバイアスは段の出力信号の電圧振幅を制御する。回路６４で提供されるフィードバック・ループがシステム起動後に平衡に達すると、制御回路はＴＮ＿ＤとＣＬＫ＿Ｄを実質的に同相にし（位相ロックエラーが現われる）ＴＮ＿Ｄの位相がＣＬＫ＿Ｄの位相より僅かに振幅するようにする。Ｃ４、Ｎバイアス、Ｐバイアス信号は実質的に一定に保持される。
図８は図７の積分増幅器８２を示す。ＤＩＲ信号はドレインを相互接続してあるｐＭＯＳトランジスタＱ９のゲートとｎＭＯＳトランジスタＱ１０のゲートを駆動する。電流供給源９０はトランジスタＱ９のソースとＶＤＤを接続し、同様の電流供給源９１がトランジスタＱ１０のソースと接地を接続する。トランジスタＱ９とＱ１０は同様のチャンネル幅を有する。トランジスタＱ９とＱ１０のドレインの間の接続部に現われる信号ＤＩＲ’はＤＩＲの状態変化に応答して凡そＶＤＤ／２振幅する。ＤＩＲ’とＶＤＤ／２に等しい電圧が微分増幅器９２の反転および非反転入力を駆動する。微分増幅器９２は反転入力を電圧ＶＤＤ／２に維持するために用いる。信号ＤＩＲが高値の場合、Ｑ９がオフになり、Ｑ１０がオンになって電流供給源９１からの電流がコンデンサ９３を充電する。これによってコンデンサ９３両端にかかる電圧ＶＩＮＴを増加させる。信号ＤＩＲが低値の場合、Ｑ９がオン、Ｑ１０がオフになって、電流供給源９０からの電流がコンデンサ９３を放電させる。これによってコンデンサ９３両端にかかる電圧ＶＩＮＴを減少させる。トランスコンダクタンス増幅器９４はＶＩＮＴを増幅して出力電流Ｃ４を発生する。ＴＮ＿ＤはＤＩＲの時間積分がＶＤＤ／２に等しい場合にＣＬＫ＿Ｄと実質的に同相である。ＴＮ＿ＤがＣＬＫ＿Ｄより先行し始めた場合、ＤＩＲの時間積分はＶＤＤ／２より低下し電流供給源９０からの放電電流が電流供給源９１からの充電電流を上回るようになり、コンデンサ９３の両端にかかる電圧ＶＩＮＴと電流Ｃ４の両方とも減少する。減少したＣ４電流によってＴＮ＿Ｄの周期を増加しＣＬＫ＿Ｄと実質的に同相になるように遅延段遅延量を減少させる。
図９は図７のＰバイアスジェネレータ回路８４を模式的に示してある。回路８４は図６のトランジスタＱ１およびＱ２とサイズ的に同様のｐＭＯＳトランジスタＱ１１、図６のトランジスタＱ３およびＱ４とサイズ的に同様のｎＭＯＳトランジスタＱ１２、図６のトランジスタＱ５と同様のｎＭＯＳトランジスタＱ１３を含む。トランジスタＱ１１のソースはＶＤＤに接続してあり、トランジスタＱ１１のドレインはトランジスタＱ１２のゲートとドレインに接続してある。トランジスタＱ１２のソースはトランジスタＱ１３のドレインに接続してあり、トランジスタＱ１３のソースは接地に接続されている。Ｎバイアス信号はトランジスタＱ１３のゲートを制御する。ＶＤＤの３／４に等しい大きさの基準電圧が増幅器９５の反転入力に供給される。トランジスタＱ１２のドレインは増幅器９５の非反転入力に接続してある。増幅器９５の出力はＰバイアス信号を発生しトランジスタＱ１１のゲートも駆動する。増幅器９５はトランジスタＱ１３によって取り出される電流とは無関係にトランジスタＱ１１のドレインで電圧をＶＤＤの３／４となるように保持する。図６および図９を参照すると、トランジスタＱ５とＱ１３は同様でどちらもＮバイアスによって制御されているので、同様の電流を取り出している。トランジスタＱ３とＱ４のどちらか一方がイン／イン＿の状態によってオンになることが出来る。トランジスタＱ３がオンになった場合、トランジスタＱ５によって取り出される電流がトランジスタＱ１によって供給される。トランジスタＱ１１とＱ１は同様で同じ信号Ｐバイアスにより制御されている。トランジスタＱ１２とＱ３はサイズ的に同様でどちらもオンになっている。またトランジスタＱ１３とＱ５はサイズ的に同様でどちらもＮバイアスによって制御される。つまりトランジスタＱ１１両端の電圧降下は１／４ＶＤＤであり、トランジスタＱ１の両端での電圧降下も１／４ＶＤＤであり、アウト＿は３／４ＶＤＤである。作動中のトランジスタＱ２はアウトをＶＤＤ付近まで引き下げる。イン／イン＿が状態変化した場合、トランジスタＱ４がオンになりトランジスタＱ３がオフになる。アウトは３／４ＶＤＤに低下するがアウト＿はＶＤＤ付近まで上昇する。
図１２と図１３は本発明によるタイミングバーニアの別の実施例を示している。図１２および図１３は一般に図１と同様であり、同様の素子が同様の参照番号によって識別されている。しかし図１２では遅延回路１８が排除され図１３では遅延回路１６が排除されている。図１２と図１３の回路では位相ロックエラーは残りの遅延回路１６または１８を調節することによって減少できる。
以上、本発明による補償形遅延ロックループ・タイミングバーニアを説明した。前述の説明では本発明の好適実施例を説明したが、当業者は本発明からその広い態様において逸脱することなく好適実施例に多くの変更をなすことが出来よう。したがって添付の請求項はこれらのあらゆる変更が本発明の範囲および趣旨に収まるものとすることを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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