(57)【特許請求の範囲】
【請求項１】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、前記出力変換回路を経た相補クロック信号を入力する第１論理段と、前記第１論理段の出力を入力する第２論理段とを有し、
前記第１論理段は、第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し、前記第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行い、
前記第２論理段は、前記第１論理段から出力される相補クロック信号を入力し、第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し、デューティー比が大凡５０％の相補クロック信号に対しては論理値反転を行なって出力するものである、ことを特徴とする半導体集積回路。
【請求項２】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、相互に一方のナンドゲートの出力が他方のナンドゲートの入力に帰還接続され夫々のナンドゲートの他方の入力に前記位相差が大凡半周期の相補クロック信号が供給される第１のラッチ回路と、相互に一方のナンドゲートの出力が他方のナンドゲートの入力に帰還接続され夫々のナンドゲートの他方の入力に前記第１のラッチ回路の夫々のナンドゲートの出力が供給される第２のラッチ回路とを有して成るものであることを特徴とする半導体集積回路。
【請求項３】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、相互に一方のノアゲートの出力が他方のノアゲートの入力に帰還接続され夫々のノアゲートの他方の入力に前記位相差が大凡半周期の相補クロック信号が供給される第１のラッチ回路と、相互に一方のノアゲートの出力が他方のノアゲートの入力に帰還接続され夫々のノアゲートの他方の入力に前記第１のラッチ回路の夫々のノアゲートの出力が供給される第２のラッチ回路とを有して成るものであることを特徴とする半導体集積回路。
【請求項４】
前記第２のラッチ回路の夫々の出力に論理閾値電圧が電源電圧の中間レベルよりも高く設定されたインバータを接続して成るものであることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記第１及び第２のラッチ回路のナンドゲートは論理閾値電圧が電源電圧の中間レベルよりも低く設定されて成るものであることを特徴とする請求項２記載の半導体集積回路。
【請求項６】
前記第１及び第２のラッチ回路のノアゲートは論理閾値電圧が電源電圧の中間レベルよりも高く設定されて成るものであることを特徴とする請求項３記載の半導体集積回路。
【請求項７】
前記第１のラッチ回路の入力には夫々クロック制御論理回路を介して前記位相差が大凡半周期の相補クロック信号が供給されるものであることを特徴とする請求項２又は３記載の半導体集積回路。
【請求項８】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、前記相補クロック信号のデューティー比を判定し、第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも短くされるデューティー比の相補クロック信号に対してはおよそ５０％のデューティー比より第１の論理値の期間を短く維持し、前記第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行う第１論理段と、前記第１論理段から出力される相補クロック信号を入力しデューティー比を大凡５０％とする補正を行って出力する第２論理段とを含んで成るものであることを特徴とする半導体集積回路。
【請求項９】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、位相差が大凡半周期の相補クロック信号の一方と他方の反転信号とを入力する第１のナンドゲートと、前記位相差が大凡半周期の相補クロック信号の前記他方と前記一方の反転信号とを入力する第２のナンドゲートと、前記第１のナンドゲートの出力によってスイッチ制御され電源電圧と出力端子に接続された第１導電型の第１のトランジスタと、前記第２のナンドゲートの出力の反転信号によってスイッチ制御され回路の接地電圧と前記出力端子に接続された第２導電型の第２のトランジスタとを有し、前記出力端子に容量が接続されて成るものであることを特徴とする半導体集積回路。
【請求項１０】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、位相差が大凡半周期の相補クロック信号の一方と他方の反転信号とを入力する第１のナンドゲートと、前記位相差が大凡半周期の相補クロック信号の前記他方と前記一方の反転信号とを入力する第２のナンドゲートと、相互に一方のナンドゲートの出力が他方のナンドゲートの入力に帰還接続され夫々のナンドゲートの他方の入力に前記第１及び第２のナンドゲートの出力信号が供給されるラッチ回路と、を有して成るものであることを特徴とする半導体集積回路。
【請求項１１】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、位相差が大凡半周期の相補クロック信号をそれぞれ２分周するフリップフロップと、前記フリップフロップの出力を２入力とし、２入力の一致、不一致毎にクロック信号を状態変化させて出力する論理ゲート回路とを含んで成るものであることを特徴とする半導体集積回路。
【請求項１２】
前記発振回路はＰＬＬ回路の電圧制御発振器であることを特徴とする請求項１乃至１１の何れか１項記載の半導体集積回路。
【請求項１３】
位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有し、
前記論理回路部は、少なくとも前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含み、
前記デューティー補正回路は、前記出力変換回路を経た相補クロック信号を入力する第１論理段と、前記第１論理段の出力を入力する第２論理段を有し、
前記第１論理段は、前記相補クロック信号のデューティー比を判定し、第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し或いは大凡５０％のデューティー比より第１の論理値の期間を短く維持し、前記第１の論理値の期間が大凡５０％のデューティー比におけるその期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行い、
前記第２論理段は、前記第１論理段から出力される相補クロック信号を入力しデューティー比を大凡５０％にして出力するものである、ことを特徴とする半導体集積回路。
【請求項１４】
前記第２のラッチ回路の夫々の出力に論理閾値電圧が電源電圧の中間レベルよりも低く設定されたインバータを接続して成るものであることを特徴とする請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期動作される論理回路部においてクロック信号のデューティーを望ましいデューティーに再生する技術に関し、半導体集積回路に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
順序回路と組合せ回路から成る論理回路では、一般的に順序回路をクロック信号に同期させてラッチ動作させる。論理回路の多くの用途において、前記クロック信号にはデューティー比５０％（ハイレベル及びローレベル期間に対するハイレベル期間の割合）が望ましいとされる。例えば、高速動作ロジックＩＣにおいて、ＰＬＬあるいは周波数プログラマブル等の発振回路を内部に持ちそこからクロックが供給されるもので、ＶＣＯ／ＩＣＯ等の発振回路が差動形式の回路を用いることにより、位相差／デューティ比ともに５０％の相補クロック信号を発生させることができる。しかしながら、その後段の、ロジックレベル変換回路や、ロジック部内でのクロック選択回路等の組合せ論理において、クロック信号の立ち上がり伝播遅延時間ｔｐＬＨと立ち下がり伝播遅延時間ｔｐＨＬとの差に起因するデューティずれが生ずる。
【０００３】
上記デューティーずれは論理回路の動作速度に影響を与える。すなわち、一般に、高速動作論理回路における高速化の限界は、第１に、フリップフロップのクロック信号入力端子から、フリップフロップのデータ出力、後段の組合せ論理、及び次段フリップフロップのデータ入力端子までの遅延時間と、次段側フリップフロップのデータ入力のセットアップ時間と、クロックスキューと、を加算（加減算）した値が論理回路内において最大となるパス（いわゆるクリティカルパス）に対し、その遅延時間等の合計で決まる。この値はクロックパルスの周期に対して最小値（動作周波数としては最大値）が決まる。
【０００４】
それに加えて第２に、各フリップフロップのクロック入力波形の“Ｈ（ハイレベル）”幅、“Ｌ（ローレベル）”幅にそれぞれ動作可能な最小値があり、クロックのデューティ比が５０％からずれている場合は、クロック幅の観点で先に高速動作限界が決まることもある。この値はクロックパルスの周期ではなく、“Ｈ”幅、“Ｌ”幅それぞれに対して最小値が決まっている。
【０００５】
クロック信号のデューティ比は、クロック発生回路の構成、およびクロック発生回路後段の論理回路内におけるｔｐＬＨとｔｐＨＬのずれの両方で決まる。
【０００６】
高速動作マージンを採る、もしくは最高動作周波数を上げるためには、クロックのデューティ比は５０％に近いことが望ましい。また、あるノードでデューティ比５０％になっていた場合、その後段ではｔｐＬＨとｔｐＨＬの差ができるだけないことが望ましく、換言すれば、できるだけ後段すなわちフリップフロップのクロック入力端子に近いノードでデューティ比５０％を達成できることが望ましい、という点が本発明者によって明らかにされた。
【０００７】
【発明が解決しようとする課題】
デューティー比５０％を極力達成するには、例えば発振周波数を２倍とし、これを後段のロジック回路で２分周することも考えられるが、ＨＤＤ（ハード・ディスク・ドライブ）やＤＶＤ（ディジタル・ビデオ・ディスク）などのリードチャンネルＬＳＩのような高速動作される応用では、発振周波数を更に２倍にするのは、現実的に困難であり、また、消費電力やＥＭＩ（電磁波妨害）の観点からも望ましくない。
【０００８】
本発明者は本願発明を完成させた後、第１乃至第３の公開公報の存在を認識した。第１の公開公報である特開平７−３０３８０号公報には２相クロック信号で制御されるマスタラッチとスレーブラッチ間でデータを誤って伝送されないようにするラッチ技術が記載される。第２の公開公報である特開平８−８８５４５号公報にはバッファに入ったパルス信号をデューティー比を崩さずに後段に伝送する技術が記載され、エッジ検出回路とラッチ回路の直列接続回路によってデューティー比補正回路を構成している。第３の公開公報である特開平７−２１２２２４号公報にはデューティー比５０％の出力を形成する電圧制御発振器について記載されている。
【０００９】
特に、第３の公開公報には、差動のアナログ入力端子に結合された容量素子の充放電によって得られる差動の周波数信号をコンパレートして相補アナログ信号を形成し、これを、一対のナンドゲートを交差結合させたラッチ回路を直列２段用いて波形整形する。波形整形された相補クロック信号の間にはゲート１段分の遅延がある。波形整形した相補クロック信号は２入力ナンドゲートに入力され、前記２入力ナンドゲートの出力に、前記入力された相補クロック信号相互間のゲート遅延に相当する幅の狭いクロックを形成し、これを２分周して、デューティー比５０％のクロック信号を形成するものである。更に、直列２段の前記ラッチ回路の終段からの相補出力は、前記容量素子を充放電させるためのスイッチ回路を相補的に動作させるために帰還されている。この構成において、直列２段で配置されたナンドゲートによるラッチ回路は、コンパレータのアナログ出力を受け、このアナログ出力に対する波形整形を目的とし、さらに、波形整形された相補出力はコンパレータの入力側に配置された容量素子の充放電用電流スイッチ回路の相補スイッチ制御信号として帰還されるから、この直列２段のナンドラッチ回路は、前記帰還系から分離して把握できる構成要素にはなり得ない。
【００１０】
以下の説明から明らかなように、本願発明は上記公開公報に記載の発明とは技術的思想を異にし、また、それらの記載に基づいて容易に考えられるものでもないと、確信する。
【００１１】
本発明の目的は、相補クロック信号を入力して論理動作を行う論理回路部においてクロック信号のデューティー比が崩れても順序回路の近傍でクロック信号のデューティー比を望ましい状態であるデューティー比大凡５０％に回復することが容易なデューティー回復技術、そしてこれを適用した半導体集積回路を提供することにある。
【００１２】
本発明の目的は、クロック信号のデューティー比が大凡５０％から大きくなっても小さくなってもそのデューティー比を望ましい大凡５０％の状態に回復することが容易なデューティー回復技術、そしてこれを適用した半導体集積回路を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
〔１〕本発明の第１の観点はデューティー補正に直列２段のスタティックラッチを用いる。即ち、半導体集積回路は、位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路（２）と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路（３）と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部（４）とを有する。前記論理回路部は、少なくとも出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路（５）を含む。デューティー補正回路は、前記出力変換回路を経た相補クロック信号を入力する第１論理段（４４，５４）と、前記第１論理段の出力を入力する第２論理段（４５，５５）を有する。第１論理段は、第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し、前記第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行う。第２論理段は、前記第１論理段から出力される相補クロック信号を入力し、第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し、デューティー比が大凡５０％の相補クロック信号に対しては論理値反転を行なって出力する。
【００１６】
ナンドゲートを利用する場合、図１に例示されるように、第１論理段は、相互に一方のナンドゲートの出力が他方のナンドゲートの入力に帰還接続され夫々のナンドゲートの他方の入力に前記位相差が大凡半周期の相補クロック信号が供給される第１のナンドラッチ回路（４４）として構成し、第２論理段は、相互に一方のナンドゲートの出力が他方のナンドゲートの入力に帰還接続され夫々のナンドゲートの他方の入力に前記第１のナンドラッチ回路の夫々のナンドゲートの出力が供給される第２のナンドラッチ回路（４５）として構成してよい。この構成によれば、図１３に例示されるように、“Ｈ”期間が長い相補クロック信号に対して、第１のナンドラッチ回路はラッチ動作を行なうことによって、相補入力クロック信号のデューティー比を大凡５０％に回復する。大凡デューティー比５０％に回復された相補クロック信号に対して第２のナンドラッチ回路はインバータとして作用し、第２のナンドラッチ回路から、デューティー５０％に回復された相補クロック信号が得られる。一方、図１４に例示されるように“Ｌ”期間が長い相補クロック信号に対して第１のナンドラッチ回路は、インバータ動作を行なうことになり、これによって入力相補クロック信号の極性が反転される。第１のナンドラッチ回路で極性反転された相補クロック信号を入力する第２のナンドラッチ回路は、“Ｈ”期間の長い相補クロック信号に対するラッチ動作を行なうことにより、前述と同様に、相補クロック信号のデューティーを大凡５０％に回復する。このように、“Ｈ”期間が長い状態或いは“Ｌ”期間が長い状態の何れの状態にデューティーがずれてもデューティーを大凡５０％に回復することができる。しかも内部の小さい遅延による微分波形相当の細いパルスを出すことなく、入力相補クロック信号のレベルとタイミングからの組合せ回路による論理動作だけで比較的簡単にデューティーを回復させることができる。
【００１７】
ノアゲートを利用する場合、図１５に例示されるように、第１論理段は、相互に一方のノアゲートの出力が他方のノアゲートの入力に帰還接続され夫々のノアゲートの他方の入力に前記位相差が大凡半周期の相補クロック信号が供給される第１のノアラッチ回路（５４）として構成し、第２論理段は、相互に一方のノアゲートの出力が他方のノアゲートの入力に帰還接続され夫々のノアゲートの他方の入力に前記第１のノアラッチ回路の夫々のノアゲートの出力が供給される第２のノアラッチ回路（５５）として構成してよい。この構成によれば、ノアラッチ回路は、“Ｌ”期間が長い相補クロック信号に対してラッチ動作を行ない、“Ｈ”期間が長い相補クロック信号に対してインバータ動作を行ない、ナンドラッチ回路の場合とは極性が逆になるが、結果として、相補入力クロック信号のデューティーを大凡５０％に回復する。
【００１８】
前記ナンドラッチ回路又はノアラッチ回路はスタティックラッチ形態を有しているからゲート１段分の遅延に相当するデューティーずれを生ずることになる。このデューティーずれを極力小さくする手段として、前記第２のラッチ回路（第２のナンドラッチ回路、第２のノアラッチ回路）の夫々の出力に、ナンドラッチ回路の場合は論理閾値電圧が電源電圧の中間レベルよりも高く設定されたインバータを接続し、ノアラッチ回路の場合は論理閾値電圧が電源電圧の中間レベルよりも低く設定されたインバータを接続するとよい。或いは、前記第１及び第２のラッチ回路（４４，４５）のナンドゲートの論理閾値電圧を電源電圧の中間レベルよりも低く設定すればよい。また、前記第１及び第２のラッチ回路（５４，５５）のノアゲートの論理閾値電圧を電源電圧の中間レベルよりも高く設定すればよい。
【００１９】
デューティーずれはクロック選択やクロック供給停止などを制御するクロック制御論理回路でも生ずる。これによるデューティーずれも回復対象とする場合には、前記第１のラッチ回路（４４，５４）の入力には夫々クロック制御論理回路（５６Ａ，５６Ｂ）を介して前記位相差が大凡半周期の相補クロック信号が供給されるようにすればよい。要するに、論理回路部のフリップフロップに近付けてデューティー補正回路を配置する。
【００２０】
〔２〕本発明の第２の観点は相補クロック信号における短い方の“Ｈ”期間の抽出又は短い方の“Ｌ”期間の抽出及び反転を行なって、或いはその逆に短い方の“Ｌ”の抽出又は短い方の“Ｈ”期間の抽出及び反転を行なって、大凡デューティー５０％の回復を図ろうとするものである。即ち、半導体集積回路は、位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有する。前記論理回路部は、前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含む。前記デューティー補正回路は、図２７に例示されるように、前記相補クロック信号のデューティー比を判定し、第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く維持し、前記第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行う第１論理段（１１０）と、前記第１論理段から出力される相補クロック信号を入力しデューティー比を大凡５０％とする補正を行って出力する第２論理段（１１１）とを含む。
【００２１】
前記デューティー補正回路の具体的な態様によれば、位相差が大凡半周期の相補クロック信号の一方と他方の反転信号とを入力する第１のナンドゲート（７０）と、前記位相差が大凡半周期の相補クロック信号の前記他方と前記一方の反転信号とを入力する第２のナンドゲート（７１）と、によって第１の論理段を構成する。前記第１のナンドゲートの出力によってスイッチ制御され電源電圧と出力端子に接続された第１導電型の第１のトランジスタ（７２）と、前記第２のナンドゲートの出力の反転信号によってスイッチ制御され回路の接地電圧と前記出力端子に接続された第２導電型の第２のトランジスタ（７３）とによって第２の論理段を構成する。前記出力端子には容量（７４）が接続される。容量（７４）は、寄生容量のみを用いて半導体集積回路のレイアウト上で明示的に素子をレイアウトしないこともあるが、明示的に容量を設けた場合と動作は同じである。
【００２２】
前記第２の論理段には、図３０に例示されるように、相互に一方のナンドゲート（７８）の出力が他方のナンドゲート（７９）の入力に帰還接続され夫々のナンドゲートの他方の入力に前記第及び第２のナンドゲートの出力信号が供給されるナンドラッチ回路を採用してもよい。このとき、容量は必須ではない。
【００２３】
〔３〕本発明による第３の観点の半導体集積回路は、位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有する。前記論理回路部は、前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含む。前記デューティー補正回路は、図３２に例示されるように、位相差が大凡半周期の相補クロック信号をそれぞれ２分周するフリップフロップ（８０，８１）と、前記フリップフロップの出力を２入力とし、２入力の一致、不一致毎にクロック信号を状態変化させて出力する論理ゲート回路（８２）とを含んで成る。前記発振回路は例えばＰＬＬ回路の電圧制御発振器である。
【００２４】
〔４〕前記第１及び第２の観点を共に含む上位概念的に把握した発明によれば、半導体集積回路は、位相差が大凡半周期でデューティー比が大凡５０％の相補周期信号を発生する発振回路と、前記発振回路から出力される相補周期信号を所定の論理レベルに変換して位相差が大凡半周期の相補クロック信号を出力する出力変換回路と、前記出力変換回路から出力される相補クロック信号を入力して論理動作を行う論理回路部とを有する。前記論理回路部は、前記出力変換回路で生ずる相補クロック信号のデューティーずれを補正して大凡５０％に回復するデューティー補正回路を含む。前記デューティー補正回路は、前記出力変換回路を経た相補クロック信号を入力する第１論理段と、前記第１論理段の出力を入力する第２論理段を有する。前記第１論理段は、前記相補クロック信号のデューティー比を判定し、第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比へ補正し或いは大凡５０％のデューティー比より第１の論理値の期間を短く維持し、前記第１の論理値の期間が大凡５０％のデューティー比における第１の論理値の期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より第１の論理値の期間を短く補正する論理動作を行う。前記第２論理段は、前記第１論理段から出力される相補クロック信号を入力しデューティー比を大凡５０％にして出力する。
【００２５】
【発明の実施の形態】
図１には本発明に係る半導体集積回路におけるクロック系が例示される。半導体集積回路１は、発振回路２、出力変換回路３、及び論理回路４を有する。発振回路２は、位相差が大凡半周期（単に位相差１８０°とも称する）でデューティー比が大凡５０％の相補周期信号（単に差動信号とも称する）を発生する。相補周期信号はアナログ信号である。出力変換回路３は前記発振回路２から出力される差動信号を所定の論理レベルに変換して位相差１８０°の相補クロック信号を出力する。論理回路４は、前記出力変換回路３から出力される相補クロック信号を入力して論理動作を行う。前記論理回路４は出力変換回路３から出力される位相差１８０°の相補クロック信号のデューティー比が大凡５０％からずれていてもこれを大凡５０％に回復するデューティー補正回路５と、代表的に示されたＤラッチのようなフリップフロップ６及び組合せ回路７とを有する。デューティー補正回路５から出力されるクロック信号は例えばフリップフロップ６のクロック端子ＣＫに供給される。デューティー補正回路５の詳細は後述する。
【００２６】
前記発振回路２は例えば周波数可変の電圧制御発振器（ＶＣＯ）又は電流制御発振器（ＩＣＯ）である。このような発振回路２及び出力変換回路３は例えばＰＬＬ回路１０に含まれる。ＰＬＬ回路１０は図２に例示されるように、発振回路２の発振出力が位相比較回路１１に帰還され、帰還された発振出力と入力信号との位相が比較され、位相差の情報がループフィルタ１２を通して発振回路２に与えられる。位相比較器１１への帰還信号は図２の発振回路２から直接でなくても良く、図３のように出力変換回路３の出力、或いは更に後段の論理回路部４から帰還させてもよい。また、発振回路２の発振周波数は入力信号周波数と等倍に限らず、図３のように、帰還経路に分周比ｎの分周器１３を入れて発振回路２の発振周波数を入力信号周波数のｎ逓倍にすることも可能である。
【００２７】
図４には発振回路２の一例が示される。同図に示される発振回路２は、帰還接続した３段の差動回路１５を用いてリングオシレータとして構成される。各差動回路１５は、電源電圧Ｖｃｃからの電流Ｉ０の電流源１６に差動入力ＭＯＳトランジスタ１７，１８のソースが共通接続され、夫々のＭＯＳトランジスタ１７，１８のドレインには電流Ｉ０／２の電流源１９，２０を介して回路の接地電位ＧＮＤに接続される。夫々のＭＯＳトランジスタ１７，１８のドレインには、遅延成分としての容量成分２１，２２が結合され、また、ハイ側クランプ電圧ＶＨとロー側クランプ電圧ＶＬが印加される。
【００２８】
差動回路１５を更に多段にすることにより、クランプ電圧ＶＨ、ＶＬでとどまる時間が長くなり発振動作の安定性は改善される。その段数の短い３段は最高発振周波数が最も高くなる。図４では差動入力ＭＯＳトランジスタ１７，１８にｐチャンネル型ＭＯＳトランジスタを用いた構成としたが、ｎチャンネル型ＭＯＳトランジスタを用いる構成、バイポーラトランジスタ（ＮＰＮ、ＰＮＰ）を用いる構成にしてもよい。前記容量成分２１，２２は、寄生容量のみを用いて半導体集積回路のレイアウト上で明示的に素子をレイアウトしないこともあるが、明示的に容量を設けた場合と動作は同じである。
【００２９】
前記電流源１９，２０をｎチャンネル型ＭＯＳトランジスタによるカレントミラー回路で構成すると、その各ｎチャンネル型ＭＯＳトランジスタのドレイン電流がゼロのときのＶＤＳ（ドレイン・ソース間電圧）がほぼゼロ電圧になり、ペア性も良いから、これに着目すれば、ロウ側クランプ電圧ＶＬの生成回路を省略しても、同様に動作する。図４の構成に対しＭＯＳトランジスタの導電型と電源の極性を入換えた場合には、ハイ側クランプ電圧ＶＨの生成回路を省略してよい。
【００３０】
図４の構成において、電流源１６の電流Ｉ０と電流源１９，２０の電流Ｉ０／２とを連動して変化させることにより発振回路２を可変周波数発振回路（ＩＣＯ）として構成することができる。また、図４の構成において、ハイ側クランプ電圧ＶＨ或いはロー側クランプ電圧ＶＬ、又はその両方を変化させれば発振回路２をＶＣＯとして動作させることができるが、この回路構成では電流を変化させた方が動作レンジが広くなる。
【００３１】
図５には図４の発振回路２の動作波形が例示される。図４の回路構成において動作レンジは、通常、電流を変化させた場合の方が広い。この回路では、各差動段１５の左右に示されている素子１７，２１，１９と素子１８，２２，２０とのペア性が確保されることにより、ノードＮａ，Ｎｂに得られる相補クロック信号は大凡５０％のデューティ比になっている。デューティー比の崩れは前記素子のペア性のずれに起因する僅かな分だけである。発振回路２のノードＮａ，Ｎｂに得られる相補クロック信号の位相差は１８０°にされる。
【００３２】
図６には前記出力変換回路３の一例が示される。出力変換回路３は、定電流源２５にソースが結合されたｐチャンネル型差動入力ＭＯＳトランジスタ２６，２７のゲートに前記発振回路２のノードＮａ，Ｎｂから相補クロック信号が供給される。差動入力ＭＯＳトランジスタ２６，２７のドレインはｎチャンネル型差動入力ＭＯＳトランジスタ２８，２９のゲートに接続され、当該差動入力ＭＯＳトランジスタ２８，２９にはｐチャンネル型カレントミラー負荷ＭＯＳトランジスタ３０，３１が設けられる。同様に、前記差動入力ＭＯＳトランジスタ２６，２７のドレインはｎチャンネル型差動入力ＭＯＳトランジスタ３２，３３のゲートに接続され、当該差動入力ＭＯＳトランジスタ３２，３３にはｐチャンネル型カレントミラー負荷ＭＯＳトランジスタ３４，３５が設けられる。負荷ＭＯＳトランジスタ３１、３５に流されるミラー電流の作用により、Ｎａ電位がＮｂ電位より高い時刻においては前段の負荷ＭＯＳトランジスタ３１のドレイン電圧は次段の負荷ＭＯＳトランジスタ３５のドレイン電圧に比べて高くされ、またＮａ電位がＮｂ電位より低い時刻においてはその逆に負荷ＭＯＳトランジスタ３１のドレイン電圧は次段の負荷ＭＯＳトランジスタ３５のドレイン電圧に比べて低くされ、その結果負荷ＭＯＳトランジスタ３１、３５のドレイン電圧を入力とするＣＭＯＳインバータ３６，３７によって、ノードＮｇ，ＮｈにＣＭＯＳレベルの相補クロック信号が出力される。ＣＭＯＳインバータ３６，３７の動作電源は電源電圧Ｖｄｄ，回路の接地電圧Ｖｓｓである。尚、３８，３９で示されるトランジスタは前記差動入力ＭＯＳトランジスタ２６，２７のドレインに結合されたｎチャンネル型のダイオード接続ＭＯＳトランジスタである。
【００３３】
この出力変換回路３により、発振回路の発振振幅の相補クロック信号のレベルがＣＭＯＳロジックレベルに変換される。ここで、相補クロック信号が出力変換回路３を通るとき、ｔｐＬＨとｔｐＨＬに相違を生じ、ノードＮｇ，Ｎｈに得られる相補クロック信号のデューティー比が大凡５０％からずれることが多くなる。ｔｐＬＨとｔｐＨＬの相違は、信号がハイレベルからローレベルに変化するときと、ローレベルからハイレベルに変化するときの各電流経路における電流比が相違していたり、ＣＭＯＳインバータの論理閾値電圧が中心からずれているようなことに起因して生ずる。図７には例えば前者の要因によってデューティー比が５０％からずれるときに様子が示される。（Ａ）はデューティー比５０％であるが、（Ｂ）はｔｐＬＨとｔｐＨＬの差によりデューティー比は５０％からずれている。
【００３４】
《ナンドラッチ直列２段のデューティー補正回路》
図１にはデューティー補正回路５の第１の例が示される。同図に示されるデューティー補正回路５はナンドゲート４０，４１から成る第１のナンドラッチ回路４４と、ナンドゲート４２，４３から成る第２のナンドラッチ回路４５との直列回路によって構成される。第１のナンドラッチ回路４４は相互に一方のナンドゲート４０，４１の出力が他方のナンドゲート４１，４０の第１入力に帰還接続され夫々のナンドゲート４０，４１の第２入力に前記出力変換回路３からの位相差１８０°の相補クロック信号が供給される。第２のナンドラッチ回路４５は、相互に一方のナンドゲート４２，４３の出力が他方のナンドゲート４３，４２の第１入力に帰還接続され夫々のナンドゲート４２，４３の第２入力に前記第１のラッチ回路の夫々のナンドゲート４０，４１の出力が供給される。
【００３５】
図１のデューティー補正回路の作用を理解し易くするために、先ず、ナンドラッチ回路の機能説明を行なう。図８にはナンドラッチ回路とその真理値表が示される。図８の真理値表の＊部分に示されるように、（入力１，入力２）＝（“Ｌ”，“Ｌ”）については、出力１、出力２がＨとなるが、この後、入力１，２が“Ｈ”変化される時刻の順序によって出力が変わり、双方に入力が同時に“Ｈ”に変化しようとする場合には出力は不定になるから、ラッチとして動作させたい場合は、（入力１，入力２）＝（“Ｌ”，“Ｌ”）の状態に入ることは一般に推奨されていない。またこのため通常は使用されていない。
【００３６】
従ってラッチとして動作する場合は、図９に例示されるように、（入力１，入力２）＝（“Ｈ”，“Ｈ”）をベース状態とし、動作中にどちらか一方の入力のみが（比較的短い時間だけ）Ｌになるような入力の組合せに対して動作する。
【００３７】
一方、（入力１，入力２）＝（“Ｌ”，“Ｌ”）をベースとしたの場合はどのような動作をするかは、入力信号の順序やそもそもの入力信号“Ｈ”／“Ｌ”や出力信号“Ｈ”／“Ｌ”にアプリケーション上どのような意味を与えるかによって変わってくるが、動作の一例として比較的意味が単純な、一方の入力を“Ｌ”に固定した場合の動作が図１０に示される。図１０において、入力２＝“Ｌ”固定されているので、出力２は“Ｈ”固定となり、出力１は入力１のインバート動作となる。
【００３８】
上記の点をタイミング的に考えてみると、図９のラッチ動作の場合は、たとえば入力２が“Ｈ”→“Ｌ”（時刻ｔｉ）の場合で見ると、（入力１，入力２，それまでの出力１，それまでの出力２）＝（“Ｈ”，“Ｈ”（→“Ｌ”），“Ｈ”，“Ｌ”）の組合せの場合に限り、入力２のタイミングエッジ信号が出力１、出力２の両方に伝達されていることがわかる。同様に、入力１が“Ｈ”→“Ｌ”（時刻ｔｊ）の場合で見ると、（入力１，入力２，それまでの出力１，それまでの出力２）＝（“Ｈ” （→“Ｌ”），“Ｈ”，“Ｌ”，“Ｈ”）の組合せの場合に限り、入力１のタイミングエッジ信号が出力１、出力２の両方に伝達されていることがわかる。
【００３９】
一方で、図１０のインバート動作の場合は、入力１のタイミングエッジ信号は“Ｈ”→“Ｌ”、“Ｌ”→“Ｈ”、ともに出力１に伝達されていることがわかる。
【００４０】
ＶＣＯ（ＩＣＯ）は差動形式のアナログ動作をしているので、発振回路２においては、２つのノードＮａ，Ｎｂには、相互間の位相差が１８０度の関係を満たし、デューティー比も大凡５０％の相補クロック信号が得られる。すなわち、一方のノードＮａの出力の“Ｈ”→“Ｌ”のタイミングと、もう一方のノードＮｂの出力の“Ｈ”→“Ｌ”のタイミングの関係は位相差の１８０度で大凡デューティ５０％関係を満たしている。デューティー比が大凡５０％とは、例えば、デューティー５０％に対してデューティー補正回路５におけるゲート１段分の遅延による誤差が含まれているような状態を意味する。
【００４１】
デューティー比を大凡５０％とする相補クロック信号が、ＶＣＯ２から出力変換回路３及び論理回路部４のロジック回路に入力されて伝播されると、“Ｌ”→“Ｈ”と“Ｈ”→“Ｌ”の遷移において回路内の各デバイスの動作が違うため、ｔｐＬＨとｔｐＨＬが相違することによってデューティー比が大凡５０％のクロック信号に更にデューティずれを生ずる。デューティー補正回路５は、そのようにデューティーずれを生じていても実質的に１８０°の位相差を有する相補クロック信号の夫々の信号の入力の“Ｈ”→“Ｌ”のタイミングを一つの信号に合成して、大凡５０％のデューティ比を回復するものである。“Ｌ”→“Ｈ”のタイミングを一つの信号に合成しても同じである。
【００４２】
ここで上記の、図９のラッチ動作と図１０のインバート動作を組合せることにより、前記合成結果を出力とした場合、図１１に例示されるように、出力１の“Ｈ”→“Ｌ”のタイミングを入力２の“Ｈ”→“Ｌ”で得て、同じく出力１の今度は“Ｌ”→“Ｈ”のタイミングを入力１の“Ｈ”→“Ｌ”から得れば、合成後の出力１には大凡デューティ比５０％が回復可能である。出力２に関しては、出力２の“Ｈ”→“Ｌ”のタイミングを入力１の“Ｈ”→“Ｌ”で得て、同じく出力２の今度は“Ｌ”→“Ｈ”のタイミングを入力２の“Ｈ”→“Ｌ”から得られる。
【００４３】
図１１の動作は、入力される相補信号の位相差が大凡１８０度（デューティ５０％が得られる関係）にあって、２つの信号それぞれがデューティ比として“Ｈ”の期間が“Ｌ”の期間よりも長い場合に成り立つ。この入出力条件だけの組合せであればラッチと同様の動作であるが、入力としての相補クロック信号は常に“Ｈ”に期間が長いように制御されている必要がある。これに対して“Ｌ”の期間の方が長い場合の動作例が図１２に示される。”Ｌ”が長い場合は、例えば入力１→出力１に着目すると、入力２が”Ｌ”のとき、入力１→出力１がインバータとして動作する部分が５０％を超え（入力”Ｌ”が長いため）、かつ残りの期間は今度は入力１が”Ｌ”になっている（従って出力１＝Ｈ）ので、結局入力１→出力１は全期間でインバータとして動作する。入力２→出力２も同様であり、このような入力条件では入力１／入力２→出力１／出力２はインバータと同様な波形にされる。
【００４４】
ナンドラッチ１段の作用を基礎として、今度は直列２段のナンドラッチ回路４４，４５によるデューティー補正作用を図１３及び図１４に基づいて説明する。出力変換回路３からデューティー補正回路５に入るクロック信号は、差動クロック信号（相補クロック信号）であって、２つの信号間は位相差１８０°にあるが、デューティー比は大凡５０％からずれれば、差動関係にある相補クロック信号の一方で“Ｈ”期間が長ければ、相補クロック信号の他方でも同様に“Ｈ”期間が長くなっている。図１３に例示されるように、“Ｈ”期間が長い場合は、ＩＮ１／ＩＮ２→ＮＤ１／ＮＤ２で図１１と同様に大凡デューティ比５０％が回復できる。一旦デューティ５０％になればＮＤ１／ＮＤ２→ＯＵＴ１／ＯＵＴ２のような第２段目のナンドラッチ回路４５を通しても、インバータとして動作して極性が反転するのみで大凡デューティ比５０％の関係は維持される。
【００４５】
一方、図１４に例示されるように、“Ｌ”期間が長い場合は、図１２の動作と同様に、ＩＮ１／ＩＮ２→ＮＤ１／ＮＤ２においてたとえばＩＮ１→ＮＤ１に着目すると、ＩＮ２が“Ｌ”でＩＮ１→ＮＤ１がインバータとして動作する部分が５０％を超え（入力“Ｌ”が長いため）、かつ残りの期間は今度はＩＮ１が”Ｌ”になっている（従ってＮＤ１＝“Ｈ”）ので、結局ＩＮ１→ＮＤ１は全期間でインバータとして動作する。ＩＮ２→ＮＤ２も同様であり、このような入力条件ではＩＮ１／ＩＮ２→ＮＤ１／ＮＤＡ２はインバータと同様な波形がＮＤ１／ＮＤ２に出力される。ＮＤ１／ＮＤ２では極性が逆になり、今度は”Ｈ”が長い波形になり、かつ差動の２つの信号間は位相差１８０度にある。従って、“Ｌ”期間が短くなるような入力条件でも、図１４に例示される如く、大凡デューティ比５０％が回復できる。
【００４６】
図１３の出力ＯＵＴ１，ＯＵＴ２と図１４の出力ＯＵＴ１，ＯＵＴ２は入力ＩＮ１，ＩＮ２のエッジ変化に対して逆エッジになっている。逆エッジであっても、ここで再生若しくは補正されるクロック信号が論理回路部における基準クロックのような用い方をされるから何ら支障ない。また、図３のように発振回路２がＰＬＬ回路を構成するとき、デューティー補正回路５の出力ＯＵＴ１をＰＬＬ回路の位相比較回路１１に帰還し、かつそれと同相または反転の一定のクロック信号を後段の論理回路部に送ることにより、デューティー補正回路５の出力の位相が基準信号と一定の位相関係で固定するようなクロック信号を論理回路部に供給可能になる。
【００４７】
発振回路２から供給される相補クロック信号のデューティ比が元々ほとんど５０％近くにされていて、ジッタやノイズで図１３と図１４の動作が途中で切替るような場合を想定しても、位相差が１８０°であるからどちらでも出力波形は同等になり、従って出力のデューティ比はこの場合でも発振回路２からのジッタやノイズによる位相差の僅かなずれ分以上には劣化しない。
【００４８】
《ノアラッチ直列２段のデューティー補正回路》
図１５にはデューティー補正回路５の第２の例が示される。デューティー補正回路５はノアゲートラッチで構成することも可能である。同図に示されるデューティー補正回路５はノアゲート５０，５１から成る第１のノアラッチ回路５４と、ノアゲート５２，５３から成る第２のノアラッチ回路５５との直列回路によって構成される。第１のノアラッチ回路５４は相互に一方のノアゲート５０，５１の出力が他方のノアゲート５１，５０の第１入力に帰還接続され夫々のノアゲート５０，５１の第２入力に前記出力変換回路３からの位相差１８０°の相補クロック信号が供給される。第２のノアラッチ回路５５は、相互に一方のノアゲート５２，５３の出力が他方のノアゲート５３，５２の第１入力に帰還接続され夫々のノアゲート５２，５３の第２入力に前記第１のノアラッチ回路の夫々のノアゲート５０，５１の出力が供給される。
【００４９】
夫々のノアラッチ回路５４，５５の作用は、ナンドラッチ回路の説明から容易に類推され得るように、差動入力信号のデューティの”Ｌ”期間が長い場合には、図１６に例示されるようなラッチ動作（図１１の説明に類似）とされる。逆に、差動入力信号のデューティの“Ｈ”期間が長い場合には、特に図示はしないが、図１２の説明と同様にインバータとして機能される。これより、図１５のデューティー補正回路は、特に図示はしないが、“Ｌ”期間が長い相補クロック信号に対して、図１３で説明したのと同様に、第１段目のノアラッチ回路５４で大凡デューティー比５０％に、次段ノアラッチ回路５５で反転され、位相差１８０°が保たれた大凡デューティー比５０％の相補クロック信号が再生される。また、図１５のデューティー補正回路５は、特に図示はしないが、“Ｈ”期間が長い相補クロック信号に対して、図１４で説明したのと同様に、第１段目のノアラッチ回路５４で相補クロック信号を反転し、次段ノアラッチ回路５５で大凡デューティー比５０％の相補クロック信号が再生する。
【００５０】
デューティー補正回路５をノアラッチ回路で構成しても、ナンドラッチ回路を用いた回路に比べて対応する極性が逆になる点が相違するだけであるから、それと同様のデューティー補正機能を実現することができる。
【００５１】
《クロック制御論理の前置》
通常、半導体集積回路においては、クロック信号は後段の論理回路部の各フリップフロップのクロック入力端子に供給される前に適宜の組合せ回路を通る場合が多い。例えば、クロック信号の選択や停止／印加の制御、或いは分周比を変える選択制御、また、通常クロック信号とテスト時のテストクロック信号の選択、内部発振クロック信号と外部入力クロック信号の選択、などを行なう組合せ回路が介在される。クロック信号がそのような組合せ回路を通るとき、ｔｐＬＨとｔｐＨＬの値が異なると、後段の論理回路に伝達されるクロック信号はその分だけ更にデューティ比がずれる。
【００５２】
図１７にはクロック制御論理がデューティー補正回路に前置される例が示される。図１７の例では、出力変換回路３から出力される相補クロック信号の各信号経路に、クロック制御論理回路５６Ａ，５６Ｂを差動化すなわちデュアル化して夫々介在させ、一対のクロック制御論理回路５６Ａ，５６Ｂから得られる相補クロック信号を前記デューティー補正回路５に供給する。
【００５３】
ここでクロック制御論理回路５６Ａにおいて、出力変換回路３からの入力クロック信号とデューティー補正回路５への出力クロック信号との間におけるｔｐＬＨ１とｔｐＨＬ１とのずれはデューティ補正回路５により補正可能である。同様に他方のクロック信号に関するｔｐＬＨ２とｔｐＨＬ２とのずれも補正可能である。これらのずれは、回路内において動作する素子の特性や動作条件の相違、例えば、一方の信号遷移ではｐチャンネル型ＭＯＳトランジスタがオンなら、他方の信号遷移ではｎチャンネル型ＭＯＳトランジスタがオン、あるいはその逆、又は、電圧条件も一方の信号遷移が“Ｈ”側なら、他方の信号遷移では“Ｌ”側、あるいはその逆、などによる相違に起因するから、回路の設計段階において中心値を合わせるときに工夫が必要であり、またばらつきも大きくなる。従ってデューティ補正回路５のデューティ補正の効果は大きい。
【００５４】
ｔｐＬＨ１とｔｐＬＨ２のずれは補正できず出力のデューティずれになる。ｔｐＨＬ１とｔｐＨＬ２のずれも補正できず出力のデューティずれになる。但し、これらはいわゆるｔｐｄの回路による差であり、たとえば回路を同等にしてレイアウトで同じ形状で近接配置するなど配線を含めてペア性が満たされるような設計を行なえば、ＩＣ内素子のペア性によりこれらの差は十分小さくすることができる。
【００５５】
図１７の例では×１倍クロックと×１／２分周クロックから後段へ出力するクロックを選択する組合せ論理のｔｐＬＨとｔｐＨＬの差によるデューティずれを補正する回路の例が示される。クロック制御論理回路５６Ａ，５６Ｂにおいて、アンドゲート５７，５８、オアゲート５９、及びインバータ６０は２入力セレクタを構成する。フリップフロップ６１は分周回路を構成する。図１７の回路では、クロック制御論理回路５６Ａ，５６Ｂの中にフリップフロップ６１が入っているが、発振回路２からデューティ補正回路５までの×１倍のメインのパス（図中太線で表示される経路）にはフリップフロップはなく、この×１倍のメインのパスのクロック信号に関しては組合せ論理のｔｐＬＨとｔｐＨＬの差によるデューティずれの補正が可能である。
【００５６】
図１８に例示されるようにデューティー補正回路５の後段にクロック制御論理回路５６を配置すると、このクロック制御論理回路５６によりｔｐＬＨとｔｐＨＬの値が異なってクロック信号にデューティずれが残ってしまう。
【００５７】
図１９には通常クロック信号とテストクロック信号と択一的に選択するセレクタの一例が示される。このセレクタは前記クロック制御論理回路５６Ａ，５６Ｂ，５６の別の例である。
【００５８】
《ゲート遅延によるデューティーずれ対策》
以上説明したナンドラッチやノアラッチ形態のデューティー補正回路５では、ゲートの帰還接続に起因して、実際には１ゲートの遅延分だけデューティ比５０％からのずれがある。
【００５９】
図２０には、図１の回路において“Ｈ”が長いような位相差１８０度の相補クロック信号を入力したとき、ゲート遅延も考慮したときの信号波形が示される。ここではｔｐＬＨ、ｔｐＨＬをほぼ同じ、ＶＬＴ（ロジックスレッショルド電圧）を回路内ではＶＨとＶＬの中央付近（ＶＬＴ＝（ＶＨ＋ＶＬ）／２）とし、さらにこの出力を受け取る後段のロジックの入力ノードのＶＬＴもＶＬＴ＝（ＶＨ＋ＶＬ）／２とした場合について示す。同図に示されるデューティずれ分はデューティー５０％に対して１ゲート分の遅延時間に相当する。
【００６０】
図２１には図1の回路において“Ｌ”の期間が長いような位相差１８０度の差動クロックを入力した場合の例であり、ここでも同様に１ゲート分の遅延時間に相当するデューティずれを生ずる。
【００６１】
このずれ分による性能劣化は、相補クロック信号周波数がある程度以上に高くなる場合に顕在化される。デューティ比５０％をできるだけ確保するには、ＶＣＯ／ＩＣＯを２倍の周波数で発振させ、その発振出力を２分周することも考えられるが、実際には２分周回路も同様に１ゲートの遅延分だけデューティずれがあるから、実質的な意味はないと考えられる。また、回路構成や回路方式、回路定数設計、（ロジックの）レイアウト、で工夫して、デューティーずれを小さくすることも可能であるが、限界がある。また、そのようなデューティーずれを検出して対処しようとする場合には、何らかの検出手段が必要であり、その場合の問題点は、その検出手段の中央値がデューティ比５０％ちょうどに対応しているか、或いはずれている場合にはどの程度かを認識しなければならない。
【００６２】
図２２にはデューティー補正回路に１ゲート遅延分のデューティずれ対策を施した回路の第１の例が示される。この例に示される１ゲート遅延分のデューティずれ対策は、１ゲートのｔｐｄの設計中心値がデューティずれ分の設計中心値であり、１ゲートのｔｐｄのばらつき最大値（と各差動部分のペア性）がデューティずれの最大値を決めるファクタになるという点に着目している。ここで閾値の異なるラッチ４５とインバータ６５を接続することにより、デューティずれ分の設計中心値をよりゼロに近づけ、ひいてはそのばらつきの最大値に対しても５０％からのずれがより小さくされる。即ち、前記デューティ補正回路５の次段に、ＶＬＴ（論理閾値電圧）を高めに設定したインバータ６５を設ける。図２２の例で前記インバータ６５の出力をＣＭＯＳインバータ６６で増幅してから相補クロック信号として後段に供給するようになっている。図２３にはこのときの波形図が例示され、インバータ６５の論理閾値電圧が高めに設定されることにより、例えば時刻ｔｉにＮＥ２がナンドゲートの論理閾値電圧を超えてＮＥ１の変化が開始されるが、ＮＥ２がＮＦ２へ接続されるインバータ６５の論理閾値電圧を超えるのはそれよりも後の時刻であり、その後、時刻ｔｊでＮＥ１がＮＦ１へ接続されるインバータ６５の論理閾値電圧を超え、かつＮＥ２がＮＦ２へ接続されるインバータ６５の論理閾値電圧を超える時刻がほぼｔｊに一致するようにインバータ６５（２ヶ）の論理閾値電圧を設定することにより、デューティ比５０％からのずれが小さくされる。
【００６３】
論理閾値電圧を標準的な値から高めにするには、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタの夫々の閾値電圧を変更し、あるいは複数の閾値電圧のデバイスを予め用意しておき後から何れかを選択できるようにしてもよい。あるいはデバイス特性を同じとしてもｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのサイズ比を変えることによっても実現できる。例えば、図２４の（Ａ）において、接続はＣＭＯＳインバータと同じであるが、通常のインバータにおけるｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタのサイズ比よりも、○で囲んだｐチャンネル型ＭＯＳトランジスタをより大きく構成する。また、図２４の（Ｂ）に例示されるように、多入力ナンドゲートたとえば３入力ナンドゲートの入力を短絡させて実効的にトランジスタサイズ比を変えたと同様の効果を得ることも可能である。
【００６４】
前記論理閾値電圧の変更は、図のインバータ６５に対してだけ実施すればよく、どの程度の変更が良いかは個別の製造プロセス等に依存する。また、こういった意識的にトランジスタサイズ比を変えた論理ゲートはｔｐＬＨとｔｐＨＬの差が変わってきて、かつ負荷によりその遅延あるいは遅延時間差の変動が大きくなる傾向にある。したがって、このような追加をする場合は、図２２に例示されるように、そのゲート６５の次段に、近接してたとえばインバータ６６を１ヶのみ接続し、後段への出力ＯＵＴ１，ＯＵＴ２はその後から取り出すようにすれば、ゲート６５の負荷が小さくかつ回路／レイアウトが変わっても、ＯＵＴ１，ＯＵＴ２に遅延時間差の変化がないようにすることが可能になる。
【００６５】
図２５にはデューティー補正回路に１ゲート遅延分のデューティずれ対策を施した回路の第２の例が示される。この例に示される１ゲート遅延分のデューティずれ対策は、ナンドランチ回路４４，４５を構成するナンドゲート４０Ａ〜４３Ａの論理閾値電圧を低めにして実現するものである。論理閾値電圧を低めにするには、前述の高めにする場合に対して特性的に反対のことを実施すればよい。但し、ナンドゲートは図２４の（Ｂ）から類推できるように論理閾値電圧は本来高めになりがちなので、注意が必要である。
【００６６】
図２５の例でも、論理閾値電圧をずらしたナンドゲートはｔｐＬＨとｔｐＨＬの差が変わり、特に負荷に依存して大きくなる傾向があるので、前の例と同様に、ナンドゲート４２Ａ，４３Ａの出力ＮＥ１，ＮＥ２をＣＭＯＳインバータ６６で受けてそこから後段に送るというようにするとよい。図２６にはこのときの波形図が例示され、ナンドゲート４０Ａ〜４３Ａの論理閾値電圧が高めに設定されることにより、デューティーずれが小さくされる。
【００６７】
以上ではナンドゲートによるデューティ補正回路５について、１ゲートの遅延時間分のデューティずれの補正方法を説明したが、たとえば図１５に示されるようなノアゲートによるデューティ補正回路５についても、極性および論理閾値電圧の高低をそれぞれ逆にすることにより、同様の効果が得られることは明らかである。
【００６８】
《短い方のパルス期間抽出を用いたデューティー補正回路》
図２７にはトランスファゲートを用いたデューティー補正回路が例示される。同図に示されるデューティー補正回路５は、位相差１８０°の相補クロック信号の一方ＩＮ１と他方ＩＮ２の反転信号とを入力する第１のナンドゲート７０と、前記位相差１８０°の相補クロック信号の他方ＩＮ２と一方ＩＮ１の反転信号とを入力する第２のナンドゲート７１と、前記第１のナンドゲート７０の出力によってスイッチ制御され電源電圧Ｖｄｄと出力端子ＯＵＴ１に接続されたｐチャンネル型のＭＯＳトランジスタ７２と、前記第２のナンドゲート７１の出力の反転信号によってスイッチ制御され回路の接地電圧Ｖｓｓと前記出力端子ＯＵＴ１に接続された第２導電型の第２のトランジスタ７３とを有する。前記出力端子ＯＵＴ１には容量７４が接続される。容量７４は、配線の寄生容量或いは次段インバータ７５の入力ゲートであってよい。出力端子ＯＵＴ１の信号はインバータ７５で増幅されて反転信号ＯＵＴ２とされる。７６，７７，８３はインバータである。
【００６９】
図２７のデューティー補正回路は第１の論理段１１０と第２の論理段１１１として把握することができる。第１の論理段１１０は、前記相補クロック信号ＩＮ１，ＩＮ２のデューティー比を判定し、“Ｌ”期間が大凡５０％のデューティー比における“Ｌ”期間よりも短くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より“Ｌ”期間を短く維持し、前記“Ｌ”期間が大凡５０％のデューティー比における“Ｌ”期間よりも長くされるデューティー比の相補クロック信号に対しては大凡５０％のデューティー比より“Ｌ”期間を短く補正する論理動作を行う。第２論理段１１１は、前記第１論理段１１０から出力される相補クロック信号を入力しデューティー比を大凡５０％とする補正を行って出力する。
【００７０】
図２８には図２７のデューティー補正回路５に“Ｈ”期間の長い相補クロック信号が供給されたときの動作波形が示される。図２９には図２７のデューティー補正回路５に“Ｌ”期間の長い相補クロック信号が供給されたときの動作波形が示される。それら動作波形からも明らかなように、同図に示されるデューティー補正回路５は、ナンドゲート７０，７１により、相補クロック信号ＩＮ１，ＩＮ２の短い方の期間を“Ｌ”期間とする信号をノードＮＤ１，ＮＤ２に出力する。これによって、オン動作期間が重なることなくトランジスタ７２，７３が交互にスイッチ制御される。２個のトランジスタ７２，７３がいずれもオフの期間があるが、容量（寄生を含む）７４で出力状態の保持が可能であり、これによって、大凡デューティー比５０％のクロック信号ＯＵＴ２が得られる。特に、この例では、次段の負荷を考慮して、出力ＯＵＴ１をインバータ７５で増幅している。
【００７１】
図３０には短い方のパルス期間抽出でデューティー補正を行なう別の回路が示される。同図に示されるデューティー補正回路は、図２７のＭＯＳトランジスタ７２，７３をナンドラッチ回路に置き換えて構成される。ナンドゲートラッチ回路は、２入力ナンドゲート７８，７９の相互に一方の入力を他方の出力に交差結合して構成される。この構成においても、ナンドゲート７０，７１により、相補クロック信号ＩＮ１，ＩＮ２の短い方の期間を“Ｌ”期間とする信号をノードＮＤ１，ＮＤ２に出力する。この出力はナンドゲート７８，７９によるナンドラッチ回路でラッチされて、出力ＯＵＴ１，ＯＵＴ２が形成される。出力波形は図２８及び図２９と同じである。
【００７２】
尚、図２７及び図３０の構成は、図１、図１５のデューティー補正回路と比較すると、回路規模がやや大きく、また入力段にあるインバータ７６，７７の分だけＮＤ１，ＮＤ２のパルス幅が細くなる。よって、最大動作周波数という点では、図１、図１５のデューティー補正回路の方が優れていると考えられる。
【００７３】
《その他のデューティー補正回路》
以上説明したデューティー補正回路５は図３１の概念的な構成に含まれる具体例として位置づけることができる。即ち、発振回路は、差動構成により、位相差大凡１８０°、デューティ比大凡５０％となっている。出力変換回路の出力波形ＩＮ１，ＩＮ２はディジタル信号である。ＩＮ１，ＩＮ２の波形は差動出力でディジタルであり、位相差は大凡１８０°が保たれているが、デューティ比は出力変換回路３により大凡５０％からずれていることがある。デューティ補正回路５は、位相差１８０°の差動信号ＩＮ１，ＩＮ２の同一遷移方向エッジから、１本の出力ＯＵＴ１にデューティ大凡５０％信号を出する。出力の態様は、（１）ＩＮ１の立上りエッジでＯＵＴ１が立上り、かつ、ＩＮ２の同じ立上りエッジでＯＵＴ１が立下る。（２）ＩＮ１の立下りエッジでＯＵＴ１が立上り、かつ、ＩＮ２の同じ立下りエッジでＯＵＴ１が立下る。（３）ＩＮ１の立上りエッジでＯＵＴ１が立下り、かつ、ＩＮ２の同じ立上りエッジでＯＵＴ１が立上る。（４）ＩＮ１の立下りエッジでＯＵＴ１が立下り、かつ、ＩＮ２の同じ立下りエッジでＯＵＴ１が立上る。この何れかの態様でデューティー補正動作を行なう。そして、ＩＮ１，ＩＮ２のデューティが５０％以上であっても以下であってもデューティー補正動作を行なう。このとき、ＩＮ１，ＩＮ２のエッジで内部の小さい遅延による微分波形相当の細いパルスを出すことなく、ＩＮ１，ＩＮ２入力からのレベル、タイミングからの論理動作のみでデューティー補正動作を行なう。第１論理段ＬＯＧ１は、デューティが長いかどうかを判定し、長い場合にそれを５０％またはそれ以下に変換する。第２論理段は、５０％以下の波形からデューティ５０％を出力する。
【００７４】
ここでＩＮ１，ＩＮ２のデューティが“長い”かどうかは、後段の第２論理段ＬＯＧ２が、図１のようにナンドゲート主体の構成のように“Ｌ”への遷移で動作が始まる場合は「“Ｌ”が長い」かどうかを意味する。後段の第２論理段ＬＯＧ２が図１５のようにノアゲート主体の構成のように“Ｈ”への遷移で動作が始まる場合は「“Ｈ”が長い」かどうかを意味する。トランスファーゲートを用いる構成についても、“Ｌ”でアクティブとなるｐチャンネル型ＭＯＳトランジスタに対しては「“Ｌ”が長い」かどうかを意味し、“Ｈ”でアクティブとなるｎチャンネル型ＭＯＳトランジスタに対しては「“Ｈ”が長い」かどうかを意味する。
【００７５】
この第１論理段ＬＯＧ１及び第２論理段ＬＯＧ２によって構成されるデューティー補正回路５は、前記ナンドラッチ回路の直列２段構成に代表される前述の構成以外によっても実現可能であることは言うまでもない。
【００７６】
図３２には更に別のデューティー補正回路の例が示される。同図に示されるデューイー補正回路５は、Ｄ型のフリップフロップ回路８０，８１と排他的オア・ノアゲート（排他的論理和・負論理和）８２によって構成される。ラッチ回路８０，８１のクロック端子ＣＫに相補クロック信号ＩＮ１，ＩＮ２が供給され、立ち下がりエッジに同期して、入力ＩＮ１，ＩＮ２の２分周信号をデータ端子Ｑ、ＱからノードＮＤ１，ＮＤ２に出力する。ノードＮＤ１，ＮＤ２の信号は排他的オア・ノアゲート８２で一致・不一致が判定され、出力ＯＵＴ１には不一致で“Ｈ”、一致で“Ｌ”を出力し、出力ＯＵＴ２には不一致で“Ｌ”、一致で“Ｈ”を出力する。図３３には図３２のデューティー補正回路の動作波形が例示される。この波形図からも明らかなように、デューティーずれのある入力ＩＮ１，ＩＮ２に対して大凡デューティー比５０％の出力ＯＵＴ１，ＯＵＴ２を得ることができる。但し、２個のフリップフロップ８０，８１を用いるので、図１で説明した直列２段のナンドラッチ回路を用いる構成に比べるて回路規模も大きく、一対のフリップフロップの内部動作遅延の差によってデューティずれが比較的大きく残る虞も高い。
【００７７】
《デューティー補正回路の適用システム》
図３４には光ディスク装置のブロック図が概略的に示される。ディスク８５の記録情報はピックアップ８６で読取られ、読取られた信号はリード・ライトアンプ８７で増幅され、高周波信号としてリードチャネル８８に供給される。リードチャネル８８で復号されたデータはコントローラ８９を介してホストシステムに与えられる。また書込み可能な光ディスク装置においては、ホストシステムからコントローラ８９に与えられた書込みデータはリードチャネル８８で符号化され、リード・ライトアンプ８７でピックアップ８６を駆動してディスク８５に書き込まれる。コントローラ８９は、ホストシステムから与えられるリードコマンドに応答して読み出し動作を制御し、ホストシステムから与えられるライトコマンドに応答して書込み動作を制御する。モータドライバ９０はディスク８５の回転駆動、ピックアップ８６のトラッキング駆動を行なう。
【００７８】
図３５にはリードチャンネル８８の一例が示される。リード・ライトアンプ８７からの高周波信号はオートゲインコントローラ（ＡＧＣ）９３でゲイン調整されイコライザ９６で等化され、判定回路９７でデータの"１"、"０"判定が行われる。判定回路９７の１／０検出方式には、応用により、レベル検出、ピーク検出、ビタビ復号、などいくつかの方式がある。その判定結果に対してデコーダ９８で記録情報の復号が行なわれる。復号されたデータはホストシステムに供給される。ホストシステムから供給された書込みデータはエンコーダ９９で所定のフォーマットに符号化され、リード・ライトアンプ８７に供給される。リードチャンネル８８は例えば１個の半導体基板に形成されて半導体集積回路化されている。リードチャネル８８の内部動作はクロック信号に同期され、そのクロック信号を生成するＰＬＬ回路１０が設けられている。ＰＬＬ回路１０はイコライザ９６の出力を入力して同期クロック信号を再生する。このＰＬＬ回路１０は例えば図３６に例示される構成を有し、ＰＬＬ回路１０の終段には前記出力変換回路３が配置され、それによるデューティーずれを補正するために前記デューティー補正回路５が配置され、このデューティー補正回路５から出力されるクロック信号を基準クロック信号としてリードチャンネル８８が動作される。
【００７９】
ＰＬＬ回路１０における帰還信号は図２等で説明したように、回路構成に応じてＶＣＯの出力、或いは出力変換回路３の出力などにされるが、本発明のデューティ補正回路５を適用した半導体集積回路においては、図３６に例示されるように、デューティー補正回路５の出力を位相比較回路１１に帰還させる構成とするのが通常である。あるいはデューティ補正回路５の後段で論理処理を行なった後で位相比較回路１１に帰還させることも可能である。
【００８０】
光ディスク装置はＤＶＤ（ディジタル・ビデオ・ディスク）装置、ＣＤ−ＲＯＭ（コンパクト・ディスク−ＲＯＭ）装置等であってよい。更に、ＨＤＤ（ハードディスクドライブ）装置のような磁気ディスク装置にも図３４乃至図３６の構成を採用することができる。ＨＤＤ装置では近年ピーク検出に代えてビタビ復号処理で"１"、"０"判定を行なう、いわゆるＰＲＭＬ方式が主流であり、ここでイコライザ９６の前段にＡＤ変換回路（図示せず）を配置し、イコライザ９６をディジタル回路にて実施することが多い。高速ＬＡＮ（ローカルネットワーク）等のデータ通信でも同様に適用可能である。また、デューティー補正回路はリードチャンネルだけに限らず、ＣＰＵ（中央処理装置）、ＭＰＵ（マイクロプロセッサユニット）、ＤＳＰ（ディジタルシグナルプロセッサ）にも適用可能である。
【００８１】
光ディスク装置や磁気ディスク装置ではデータ読取り速度の高速化のために信号周波数若しくは動作周波数が高く、そのような適用分野では相補クロック信号の５０％からのデューティーずれを小さくできることは、データ再生動作などの動作の信頼性を向上させ、また、一層の高速化への対応を可能にするという効果を得ることができる。
【００８２】
ＶＣＯのような発振回路２は図４のような構成に限定されない。図３７に例示されるように、発振器１０１へ直接には帰還系を持たない回路構成によって実現することも可能である。図３７の発振回路２は、発振器１０１、多相化回路１０２、及び位相セレクタ１０３によって構成される。多相化回路１０２が８相の場合、各相（０）（１）・・・（７）の位相差は、相数がｎ相の場合、１相あたり３６０／ｎ°となり、図３８に例示される多相クロック信号を生成する。図３８の例では、位相（７）の次は位相（０）になる。また、位相（４）（５）（６）（７）は、回路が差動構成になっている場合は、位相（０）（１）（２）（３）の逆相を出力すればよい。たとえば図３８の（Ａ）に例示されるように、位相（０）の信号を出し続ければ、周波数はｆ０のままである。他の（１）〜（７）の各相でも、同じ位相を出し続ければ周波数は同じくｆ０のままになる。また、図３８の（Ｂ）に例示されるように、位相が、（０）（０）,（１）（１）,・・・（７）（７）,（０）（０）・・・の順序になるようにクロック信号を出力し続けた場合、周波数はｆ０／（１＋１／（２＊ｎ））［ｎ＝８］となる。記号＊は乗算器号である。出し続ける順序が定常的であれば周波数も一定である。但し、３６０／ｎ°のピーク・ツーピークのジッタを持つ。位相の量子化に起因するものである。
【００８３】
図３７の構成は、位相選択をリアルタイムで制御することにより、ＶＣＯとしての機能を持つ。ジッタはどの場合でも量子化に起因する３６０／ｎ°のピーク・ツー・ピークのジッタ成分があり、その他にＰＬＬループ特性に起因するジッタ成分がある。逆に発振回路の制御電圧入力に対する過渡応答は定常時はほとんどないという利点を有する。図１等で説明される発振回路２（ＶＣＯを含む）を図３７のような構成とした場合であっても図１等で説明されるデューテイ補正回路５は同様に有効である。
【００８４】
以上説明したデューティー補正回路を適用したＨＤＤ、ＤＶＤにおける高速リードチャネルＬＳＩ等で、２倍周波数でのＶＣＯ発振が難しい場合、デューティー補正回路は、発振回路２のアナログ出力をディジタルへレベル変換する回路出力変換回路３におけるデューティ比大凡５０％からのずれをディジタルにに入ったところ、或いは順序回路に入る直前でデューティ比大凡５０％に回復でき、その後のｔｐＬＨ、ｔｐＨＬによるデューティずれに対するマージンを広げることができ、ひいてはより高速な動作を可能にすることができる。
【００８５】
また、ＰＬＬ回路を用い、その出力クロック信号がデューティ比大凡５０％となるようにＶＣＯ発振周波数を２倍としてディジタルに入ったところで２分周している高速のロジックＬＳＩに対し、ＶＣＯ発振周波数を１倍にして前記デューティー補正回路を追加することにより、ＶＣＯ発振周波数を下げることができ、その分、より高速、より低消費電力、より低ＥＭＩ輻射、等を可能にすることができる。
【００８６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、デューティー補正回路を構成するスタティックラッチ形態のナンドゲートやノアゲートは２入力に限定されず、３入力以上であってもよく、クロックイネーブル信号等を入力してクロック制御ゲートを兼ねるようにしてもよい。
【００８８】
また、ＰＬＬ回路などのクロック源を半導体集積回路内のブロック毎に配置する構成にも適用することができる。また、本発明は、ＨＤＤやＤＶＤなどのストレージメディア用途のリードチャネルだけでなく、通信用或いはＬＡＮ用の受信ＬＳＩ、マイクロコンピュータやＤＳＰなどのデータ処理ＬＳＩにも広く適用可能である。
【００８９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９０】
本発明に係るデューティー補正の手段により、相補クロック信号を入力して論理動作を行う論理回路部においてクロック信号のデューティー比が崩れても順序回路の近傍でクロック信号のデューティー比を望ましい状態であるデューティー比大凡５０％に回復することが容易になる。また、クロック信号のデューティー比が大凡５０％から大きくなっても小さくなってもそのデューティー比を望ましい大凡５０％の状態に回復することが容易になる。
【００９１】
デューティー補正回路を適用したＨＤＤ、ＤＶＤにおける高速リードチャネルＬＳＩ等で、２倍周波数でのＶＣＯ発振が難しい場合、デューティー補正回路は、アナログ発振回路のアナログ出力をディジタル信号に変換する回路出力変換回路で生ずるデューティ比大凡５０％からのずれを、順序回路に入る直前等の後段部分でデューティ比大凡５０％に回復でき、その後のｔｐＬＨ、ｔｐＨＬによるデューティずれに対するマージンを広げることができ、ひいてはより高速な動作を可能にすることができる。また、ＰＬＬ回路などにおいてＶＣＯ発振周波数を２倍とし後段で２分周するような手段を用いる必要はなく、ＶＣＯ発振周波数を１倍にして前記デューティー補正回路を追加することにより、ＶＣＯ発振周波数を下げることができ、その分、より高速、より低消費電力、より低ＥＭＩ輻射、等を可能にすることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路におけるクロック系を代表的に例示した説明図である。
【図２】ＰＬＬ回路の一例を示すブロック図である。
【図３】ＰＬＬ回路の別の例を示すブロック図である。
【図４】発振回路の一例を示す回路図である。
【図５】図４の発振回路の動作波形を例示する波形図である。
【図６】出力変換回路の一例を示す回路図である。
【図７】ｔｐＬＨ，ｔｐＨＬによるデューティーずれの様子を例示する波形図である。
【図８】ナンドラッチ回路の機能説明図である。
【図９】ナンドラッチ回路のラッチ動作タイミングを例示する波形図である。
【図１０】ナンドラッチ回路のインバータ動作タイミングを例示する波形図である。
【図１１】ナンドラッチ回路にデューティ比として“Ｈ”の期間が“Ｌ”の期間よりも長い相補クロック信号が入力されたときの動作波形図である。
【図１２】ナンドラッチ回路にデューティ比として“Ｌ”の期間が“Ｈ”の期間よりも長い相補クロック信号が入力されたときの動作波形図である。
【図１３】ナンドラッチ回路２段によるデューティー補正作用を“Ｈ”期間が長い場合について示す波形図である。
【図１４】ナンドラッチ回路２段によるデューティー補正作用を“Ｌ”期間が長い場合について示す波形図である。
【図１５】直列２段のノアラッチ回路でデューティー補正回路を構成した例を示す論理回路図である。
【図１６】図１５のデューティー補正回路におけるデューティの”Ｌ”期間が長い場合の動作波形図である。
【図１７】クロック制御論理回路がデューティー補正回路に前置される例を示す論理回路図である。
【図１８】デューティー補正回路の後段にクロック制御論理回路を配置したときの状態を示す論理回路図である。
【図１９】クロック制御論理の一例であるセレクタを示す論理回路図である。
【図２０】図１の回路において“Ｈ”が長いような位相差１８０度の相補クロック信号を入力したとき、ゲート遅延も考慮したときのデューティー補正回路の動作信号波形図である。
【図２１】図１の回路において“Ｌ”が長いような位相差１８０度の相補クロック信号を入力したとき、ゲート遅延も考慮したときのデューティー補正回路の動作信号波形図である。
【図２２】デューティー補正回路に１ゲート遅延分のデューティずれ対策を施した回路の第１の例を示す論理回路図である。
【図２３】図２２の回路の動作波形図である。
【図２４】論理閾値電圧を標準的な値から高めに設定したインバータを例示する回路図である。
【図２５】デューティー補正回路に１ゲート遅延分のデューティずれ対策を施した回路の第２の例を示す論理回路図である。
【図２６】図２５の回路の動作波形図である。
【図２７】トランスファゲートを用いたデューティー補正回路を例示する回路図である。
【図２８】図２７のデューティー補正回路に“Ｈ”期間の長い相補クロック信号が供給されたときの動作波形図である。
【図２９】図２７のデューティー補正回路に“Ｌ”期間の長い相補クロック信号が供給されたときの動作波形図である。
【図３０】図２２のトランスファゲートに代えてナンドラッチ回路を採用したデューティー補正回路の論理回路図である。
【図３１】デューティー補正回路の構成を上位概念的に示すブロック図である。
【図３２】デューティー補正回路の更に別の回路を示す論理回路図である。
【図３３】図３２のデューティー補正回路の動作波形図である。
【図３４】光ディスク装置のブロック図である。
【図３５】リードチャンネルの一例を示すブロック図である。
【図３６】デューティー補正回路の出力を位相比較回路に帰還させる形式のＰＬＬ回路を示すブロック図である。
【図３７】多相クロック信号を選択的に出力する機能によってＶＣＯに代替し得る発振回路を例示するブロック図である。
【図３８】多相クロック信号を例示する波形図である。
【符号の説明】
１  半導体集積回路
２  発振回路
３  出力変換回路
４  論理回路部
５  デューティー補正回路
６  フリップフロップ
７  組合せ論理
１０  ＰＬＬ回路
１１  位相比較回路
１２  ループフィルタ
１5  差動回路
１７，１８  差動入力ＭＯＳトランジスタ
１６，１９，２０  電流源
２６，２７  差動入力トランジスタ
２８，２９  差動入力トランジスタ
３０，３１  カレントミラー負荷トランジスタ
３２，３３  差動入力トランジスタ
３４，３５  カレントミラー負荷トランジスタ
４０〜４３  ナンドゲート
４４，４５  ナンドラッチ回路
５０〜５３  ノアゲート
５４，５５  ノアラッチ回路
５６Ａ，５６Ｂ  クロック制御論理回路
６５  論理閾値電圧が高くされたインバータ
４０Ａ〜４３Ａ  論理閾値電圧が低くされたナンドゲート
７０，７１  ナンドゲート
７２  ｐチャンネル型ＭＯＳトランジスタ
７３  ｎチャンネル型ＭＯＳトランジスタ
７４  容量成分
７５  インバータ
７８，７９  ナンドゲート
ＬＯＧ１  第１論理段
ＬＯＧ２  第２論理段
８０，８１  Ｄ型フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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