(57)【特許請求の範囲】
【請求項１】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記基準電圧線と前記一対の局所配線とを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項２】
前記基準電圧線と前記一対の局所配線との間の絶縁膜を窒化シリコン膜で構成したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記基準電圧線を、メモリセルのほぼ全域を覆うように配置したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
ＳＯＩ基板上にＳＲＡＭを形成したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記電源電圧線と前記一対の局所配線とを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項６】
前記電源電圧線と前記一対の局所配線との間の絶縁膜を窒化シリコン膜で構成したことを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記基準電圧線と前記一対の局所配線および前記電源電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項８】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記電源電圧線と前記一対の局所配線および前記基準電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項９】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記基準電圧線と前記一対の局所配線とを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項１０】
駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続される一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導体集積回路装置であって、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域を前記半導体基板の主面に形成し、前記第１導電膜より上の層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第１導電膜より上の層に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのドレイン領域と前記負荷用ＭＩＳＦＥＴのドレイン領域とを接続する一対の局所配線を構成し、前記第１導電膜より上の層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第１、第２および第３導電膜を層間絶縁膜を介して互いに別層に形成し、前記基準電圧線と前記一対の局所配線および前記電源電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置したことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜請求項１０のいずれか１項に記載の半導体集積回路装置であって、前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴの分離領域の対角線上のフィールド絶縁膜を後退させ、前記第１導電膜で構成されたゲート電極と前記半導体基板との間にゲート容量を形成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ(Static Random Access Memory) を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体記憶装置としてのＳＲＡＭは、相補性データ線とワード線との交差部にフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) とで構成されたメモリセルを備えている。
【０００３】
上記メモリセルのフリップフロップ回路は、情報蓄積部として構成され、１ビットの情報を記憶する。このフリップフロップ回路は、一例として一対のＣＭＯＳインバータで構成される。ＣＭＯＳインバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成される。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成される。
【０００４】
上記のような６個のＭＩＳＦＥＴで構成されたＳＲＡＭのメモリセルの等価回路図を図３６に示す。
【０００５】
図示のように、一方のＣＭＯＳインバータ（ＩＮＶ1)は、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 とで構成され、他方のＣＭＯＳインバータ（ＩＮＶ2)は、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 とで構成される。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)の相互の入出力端子間は、一対の配線（以下、局所配線という）Ｌ1,Ｌ2 を介して交差結合し、フリップフロップ回路を構成する。フリップフロップ回路の一端は電源電圧（ＶCC) に接続され、他端は基準電圧（ＶSS) に接続される。
【０００６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータ（ＩＮＶ1)の出力ノード（Ａ）が高電位（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2 がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)の出力ノード（Ｂ）が低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、出力ノード（Ａ）の高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)を交差接合させたラッチ回路によって相互のノードの状態が保持され、電源電圧が印加されている間、情報が保存される。
【０００７】
転送用ＭＩＳＦＥＴＱｔ1 のソース領域、ドレイン領域の一方は上記フリップフロップ回路の一方（ＣＭＯＳインバータ（ＩＮＶ1)) の入出力端子に接続され、他方は相補性データ線の一方（第１データ線Ｄ1)に接続される。転送用ＭＩＳＦＥＴＱｔ2 のソース領域、ドレイン領域の一方はフリップフロップ回路の他方（ＣＭＯＳインバータ（ＩＮＶ2)) の入出力端子に接続され、他方は相補性データ線の他方（第２データ線Ｄ2)に接続される。
【０００８】
上記２個の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線とが電気的に接続されるので、ノード（Ａ）とノード（Ｂ）の電位状態（“Ｈ”または“Ｌ”）が相補性データ線に現れ、メモリセルの情報として読み出される。また、これとは逆に相補性データ線の電位を強制的にノード（Ａ）とノード（Ｂ）に与えることもできる。
【０００９】
図３７は、上記等価回路図で示されるＳＲＡＭのメモリセルの平面構造（パターンレイアウト）の１例である。
【００１０】
メモリセルを構成する６個のＭＩＳＦＥＴ、すなわち転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のうち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワード線ＷＬと一体に構成された共通のゲート電極５０を有している。このゲート電極５０（ワード線ＷＬ）は、通常、多結晶シリコン膜（または多結晶シリコン膜と高融点金属シリサイド膜との積層膜であるポリサイド膜）で構成される。
【００１１】
フリップフロップ回路の一方のＣＭＯＳインバータ（ＩＮＶ1)を構成する駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極５１を有している。また、他方のＣＭＯＳインバータ（ＩＮＶ2)を構成する駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 は、共通のゲート電極５２を有している。これらのゲート電極５１，５２と、前記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極５０（ワード線ＷＬ）とは、同一の工程で形成した同一の多結晶シリコン膜（またはポリサイド膜）で構成される。
【００１２】
上記ゲート電極５０，５１，５２の上層には、電源電圧線５３、基準電圧線５４および一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)の相互の入出力端子間を接続する一対の局所配線Ｌ1,Ｌ2 が配置される。電源電圧線５３、基準電圧線５４および一対の局所配線Ｌ1,Ｌ2 は、同一の工程で形成した同一の金属膜（アルミニウム合金、タングステンなど）で構成される。
【００１３】
上記電源電圧線５３は、接続孔５５，５５を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域に接続され、基準電圧線５４は、接続孔５６，５６を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域に接続される。一方の局所配線Ｌ2 の一端は、接続孔５７を通じて負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域に接続され、他端は接続孔５８を通じて駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (転送用ＭＩＳＦＥＴＱｔ2 のソース領域、ドレイン領域の一方）と駆動用ＭＩＳＦＥＴＱｄ1(負荷用ＭＩＳＦＥＴＱｐ1)のゲート電極５１とにそれぞれ接続される。また、他方の局所配線Ｌ1 の一端は、接続孔５９を通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域と駆動用ＭＩＳＦＥＴＱｄ2(負荷用ＭＩＳＦＥＴＱｐ2)のゲート電極５２とにそれぞれ接続され、他端は接続孔６０を通じて駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域 (転送用ＭＩＳＦＥＴＱｔ1 のソース領域、ドレイン領域の一方）に接続される。
【００１４】
上記電源電圧線５３、基準電圧線５４および局所配線Ｌ1,Ｌ2 の上層には、第２層目の金属膜（アルミニウム合金、タングステンなど）で構成された一対の相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)が配置される。第１データ線Ｄ1 は、接続孔６１およびパッド層６２のそれぞれを介して転送用ＭＩＳＦＥＴＱｔ1 のソース領域、ドレイン領域の他方に接続され、第２データ線Ｄ2 は、接続孔６３およびパッド層６２のそれぞれを介して転送用ＭＩＳＦＥＴＱｔ2 のソース領域、ドレイン領域の他方に接続される。なお、パッド層６２は、前記電源電圧線５３、基準電圧線５４および局所配線Ｌ1,Ｌ2 と同じ第１層目の金属膜で構成される。
【００１５】
このように、上記ＳＲＡＭは、メモリセルを構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極を半導体基板上に形成した第１層目の多結晶シリコン膜（またはポリサイド膜）で構成し、電源電圧線、基準電圧線および一対の局所配線をこの多結晶シリコン膜（またはポリサイド膜）上に形成した第１層目の金属膜で構成し、一対の相補性データ線をこの金属膜上に形成した第２層目の金属膜で構成している。
【００１６】
【発明が解決しようとする課題】
本発明者の検討によれば、前述したＳＲＡＭは、メモリセルの高集積化を促進する上で限界がある。
【００１７】
すなわち、前記ＳＲＡＭのメモリセルは、電源電圧線、基準電圧線および局所配線のそれぞれを同一の導電層（第１層目の金属膜）で構成している。そのため、メモリセルの高集積化を図ろうとすると、その時点での微細加工技術の限界までしかこれらのレイアウト間隔（図３７に示すｔ1,ｔ2,ｔ3)を縮小することができないので、この間隔（ｔ1,ｔ2,ｔ3)によってメモリセルの微細化が規定されてしまうという問題がある。
【００１８】
また、前記のＳＲＡＭは、メモリセルの高集積化と動作信頼性の確保とを両立させることが困難である。
【００１９】
一般に、ＳＲＡＭのメモリセルは、その情報を一対のＣＭＯＳインバータのそれぞれの出力ノードに蓄積するので、情報を安定に保持し、動作信頼性を確保する観点からは、出力ノードに付加される容量（Ｃｓ）を大きくして蓄積電荷量の増大を図ることが不可欠であり、特に、前述したＳＲＡＭの場合は、出力ノードに接続される局所配線とその上下の導電層との間に形成される容量が問題となる。
【００２０】
ところが、前記ＳＲＡＭの場合、局所配線との間で容量を形成し得る他の導電層は駆動用ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴ）のゲート電極のみであるため、容量の増大を図るためには、局所配線と交差する領域（図３８の網掛けパターンで示す領域）のゲート電極（５１，５２）の面積を大きくしなければならない。しかし、ゲート電極の面積増大は、すなわちメモリセルの面積増大を意味するため、前記ＳＲＡＭは、メモリセルの微細化と容量の増大とを両立させることができない。
【００２１】
本発明の目的は、ＳＲＡＭのメモリセルの高集積化を実現することのできる技術を提供することにある。
【００２２】
本発明の他の目的は、ＳＲＡＭのメモリセルの高集積化と動作信頼性の確保とを両立させることのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、下記の通りである。
【００２５】
請求項１記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第３導電膜の上層に形成した第４導電膜で一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記基準電圧線と前記一対の局所配線とを互いに交差するように配置する。
【００２６】
請求項５記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第３導電膜の上層に形成した第４導電膜で一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記電源電圧線と前記一対の局所配線とを互いに交差するように配置する。
【００２７】
請求項７記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記基準電圧線と前記一対の局所配線および前記電源電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置する。
【００２８】
請求項８記載のＳＲＡＭは、半導体基板の主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電膜の上層に形成した第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記第２導電膜の上層に形成した第３導電膜で一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第３導電膜の上層に形成した第４導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記電源電圧線と前記一対の局所配線および前記基準電圧線と前記一対の局所配線のそれぞれを互いに交差するように配置する。
【００２９】
請求項１１記載のＳＲＡＭは、前記各請求項記載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴの分離領域の対角線上のフィールド絶縁膜を後退させ、前記第１導電膜で構成されたゲート電極と前記半導体基板との間にゲート容量を形成する。
【００３０】
【作用】
上記した手段によれば、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成することにより、メモリセルの寸法は、主としてゲート電極、素子形成領域および素子形成領域間の分離幅のみによって制約され、電源電圧線、基準電圧線、局所配線のそれぞれの寸法には制約されなくなる。従って、メモリセルの面積を大幅に縮小することができる。
【００３１】
また、局所配線を電源電圧線または基準電圧線もしくはそれらの双方と交差して配置することにより、これらの交差領域に容量が形成される。本発明では、前記のように電源電圧線、基準電圧線、局所配線のそれぞれの寸法がメモリセルの面積を制約する主な要因ではないので、メモリセルの面積を縮小してもこの交差領域の面積を大きくすることができる。すなわち、上記の容量を大きくして蓄積電荷量の増大を図ることができるので、メモリセルを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００３２】
また、上記した手段によれば、駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの分離領域の対角線上のフィールド絶縁膜を後退させることにより、メモリセルの面積を大きくすることなくゲート容量を形成することができる。これにより、メモリセルを微細化した場合でも、ラッチアップ耐性を劣化させることなく蓄積電荷量を増大することができるので、情報を安定に保持し、動作信頼性を確保することができる。
【００３３】
【実施例】
以下、実施例を用いて本発明を詳述する。なお、実施例を説明するための全図において同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。
【００３４】
（実施例１）
図１６は、本発明の一実施例であるＳＲＡＭの全体の概略構成（チップレイアウト）図である。
【００３５】
長方形の半導体チップ（基板）１の主面には、例えば４メガビット〔Mbit〕以上の記憶容量を有するＳＲＡＭが形成されている。このＳＲＡＭのメモリセル領域は、４個のメモリセルアレイで構成されている。これらのメモリセルアレイのそれぞれには、後述する６個のＭＩＳＦＥＴで構成されたメモリセルがマトリクス状に多数配置されている。メモリセルアレイへのアドレス入力は、入力バッファ、Ｘ系デコーダ、ワードドライバなどの周辺回路を通じて行われる。また、メモリセルアレイからのデータ出力は、Ｙデコーダ、センスアンプ、出力バッファなどの周辺回路を通じて行われる。これらの周辺回路は、ＣＭＯＳ回路あるいはＭＩＳＦＥＴとバイポーラトランジスタとを組み合わせた回路（バイポーラ−ＣＭＯＳ回路）で構成され、メモリセルアレイの周囲に配置される。
【００３６】
次に、本実施例のＳＲＡＭのメモリセルの構造を具体的に説明する。図１はメモリセルＭＣを構成する導電層のレイアウトを示す平面図、図２は図１のII−II線における半導体チップ（基板）１の断面図、図３はメモリセルＭＣの等価回路図、図４〜図８は、図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【００３７】
図１および図３に示すように、ＳＲＡＭのメモリセルＭＣは、６個のＭＩＳＦＥＴ、すなわち転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 で構成される。駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 はＣＭＯＳインバータ（ＩＮＶ1)を構成し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 はＣＭＯＳインバータ（ＩＮＶ2)を構成する。そして、この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)でフリップフロップ回路が構成される。このフリップフロップ回路の一端は電源電圧（ＶCC) に接続され、他端は基準電圧（ＶSS) に接続される。電源電圧（ＶCC) は、例えば５Ｖであり、基準電圧（ＶSS) は、例えば０Ｖ（ＧＮＤ電位）である。
【００３８】
図１、図２および図４に示すように、上記６個のＭＩＳＦＥＴは、ｐ- 型シリコン単結晶からなる半導体基板１のフィールド絶縁膜２で囲まれた活性領域（図４の網掛けパターンで示す領域）に形成される。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、ｐ型ウエル３の活性領域に形成される。負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成され、ｎ型ウエル４の活性領域に形成される。
【００３９】
図１、図２および図５に示すように、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワード線ＷＬと一体に構成された共通のゲート電極７を有している。このゲート電極７（ワード線ＷＬ）は、第１層目の多結晶シリコン膜（またはポリサイド膜）で構成される。前記フリップフロップ回路の一方のＣＭＯＳインバータ（ＩＮＶ1)を構成する駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極８を有し、他方のＣＭＯＳインバータ（ＩＮＶ2)を構成する駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 は、共通のゲート電極９を有している。これらのゲート電極８，９は、前記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極７（ワード線ＷＬ）と同じ第１層目の多結晶シリコン膜（またはポリサイド膜）で構成される。ゲート電極７，８，９を構成するこの多結晶シリコン膜には、ｎ型の不純物（例えばＰ）が導入される。
【００４０】
図１、図２および図６に示すように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴのゲート電極７，８，９の上層には、酸化シリコンの絶縁膜２６，４１を介して電源電圧線１０が形成される。この電源電圧線１０は、接続孔１１，１１を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域（ｐ型半導体領域１２）に接続される。電源電圧線１０は、第２層目の多結晶シリコン膜（またはポリサイド膜）で構成される。電源電圧線１０は、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域１２，１２に接続されるので、この多結晶シリコン膜には、ｐ型の不純物（例えばホウ素（Ｂ））が導入される。
【００４１】
図１、図２および図７に示すように、上記電源電圧線１０の上層には、酸化シリコンの絶縁膜４２を介して基準電圧線１３が形成される。この基準電圧線１３は、接続孔１４，１４を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域（ｎ型半導体領域１５）に接続される。基準電圧線１３は、第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で構成される。基準電圧線１３は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域１５，１５に接続されるので、この多結晶シリコン膜には、ｎ型の不純物（例えばＰ）が導入される。
【００４２】
図１、図２および図８に示すように、上記基準電圧線１３の上層には、酸化シリコンの絶縁膜４３を介して局所配線Ｌ1,Ｌ2 が形成される。これらの局所配線Ｌ1,Ｌ2 とその下層の基準電圧線１３とは、メモリセルＭＣの上で互いに交差するように配置される。
【００４３】
上記局所配線Ｌ1 の一端は、接続孔１６を通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型半導体領域１２）および駆動用ＭＩＳＦＥＴＱｄ2(負荷用ＭＩＳＦＥＴＱｐ2)のゲート電極９にそれぞれ接続され、他端は接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域 (ｎ型半導体領域１５）に接続される。また、局所配線Ｌ2 の一端は、接続孔１８を通じて負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体領域１２）に接続され、他端は接続孔１９を通じて駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (ｎ型半導体領域１５）および駆動用ＭＩＳＦＥＴＱｄ1(負荷用ＭＩＳＦＥＴＱｐ1)のゲート電極８にそれぞれ接続される。局所配線Ｌ1,Ｌ2 は第１層目の金属膜（アルミニウム合金あるいはタングステンなどの高融点金属）で構成される。
【００４４】
図１および図２に示すように、上記局所配線Ｌ1,Ｌ2 の上層には、スピンオングラス膜と酸化シリコン膜との積層膜で構成された層間絶縁膜４４を介して一対の相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)が形成される。第１データ線Ｄ1 は、接続孔２０を通じて転送用ＭＩＳＦＥＴＱｔ1 のソース領域、ドレイン領域の一方（ｎ型半導体領域１５）の上に形成されたパッド層２３に接続され、第２データ線Ｄ2 は、接続孔２１を通じて転送用ＭＩＳＦＥＴＱｔ2 のソース領域、ドレイン領域の一方（ｎ型半導体領域１５）の上に形成されたパッド層２３に接続される。パッド層２３，２３は、前記基準電圧線１３と同じ第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で構成される。また、相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)は、第２層目の金属膜（アルミニウム合金あるいはタングステンなど）で構成される。
【００４５】
本実施例のメモリセルＭＣの導電層を構成する前記ゲート電極７，８，９、電源電圧線１０、基準電圧線１３、局所配線Ｌ1,Ｌ2 および相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)の階層構造を図９に示す。また、このメモリセルＭＣ４個分の導電層のレイアウトを図１０に示す。
【００４６】
このように、本実施例のＳＲＡＭのメモリセルＭＣは、従来技術が同一の導電層に形成していた電源電圧線１０、基準電圧線１３、局所配線Ｌ1,Ｌ2 のそれぞれを異なる導電層に形成する。これにより、これらのレイアウト間隔によってメモリセルＭＣの微細化が制約されなくなるので、メモリセルＭＣの面積を大幅に縮小することができる。すなわち、本実施例によれば、図７、図８に示したように、従来技術で必要とされていた間隔（前記図３０に示すｔ1,ｔ2)による制約が無くなるので、それに相当する分、メモリセルＭＣの面積を縮小することができる。また、図６、図１０に示したように、従来技術で必要とされていた間隔（前記図３０に示すｔ3)による制約が無くなるので、それに相当する分、メモリセルＭＣの面積を縮小することができる。具体的には、図１０に示すように、隣接するメモリセルＭＣの間隔（ｔ4)を従来技術に比べて縮小することができる。
【００４７】
また、本実施例のメモリセルＭＣは、情報が蓄積されるＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)の出力ノードに接続される局所配線Ｌ1,Ｌ2 とその下層の基準電圧線１３とを互いに交差するように配置する。これにより、この局所配線Ｌ1,Ｌ2 とその下層の導電層（本実施例では基準電圧線１３）とが重なる領域（図１１の網掛けパターンで示す領域）に形成される容量（Ｃｓ）を大きくして蓄積電荷量の増大を図ることができるので、メモリセルＭＣを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００４８】
なお、本実施例のメモリセルＭＣは、上記の構成に限定されない。例えば周辺回路の一部をバイポーラ−ＣＭＯＳ回路で構成する場合には、図１２に示すように、半導体基板１のｐ型ウエル３の下部にｐ+ 型埋込み層５を形成し、ｎ型ウエル４の下部にｎ+ 型埋込み層６を形成してもよい。この場合、周辺回路には一例として図１３に示すｎｐｎ型バイポーラトランジスタＱｂが形成される。
【００４９】
同図において、３０はコレクタ取出し領域を構成するｎ+ 型半導体領域、３１はベース領域を構成するｐ+ 型半導体領域、３２はエミッタ領域を構成するｎ+ 型半導体領域である。このｎ+ 型半導体領域３２には接続孔３３を通じてエミッタ引出し電極３４が接続される。このエミッタ引出し電極３４は、前記メモリセルＭＣの基準電圧線１３と同じ第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で構成される。また、コレクタ取出し領域３０、ベース領域３１、エミッタ引出し電極３４のそれぞれには、接続孔３５，３６，３７を通じて配線３８，３９，４０が接続される。これらの配線３８，３９，４０は、前記メモリセルＭＣの相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)と同じ第２層目の金属膜で構成される。
【００５０】
また、周辺回路の一部をバイポーラ−ＣＭＯＳ回路で構成する場合には、図１４に示すように、ｐ型ウエル３とｎ型ウエル４との境界部のフィールド絶縁膜２に半導体基板１に達する素子分離用のＵ溝２４を形成してもよい。このＵ溝２４の内部には酸化シリコンなどの絶縁膜が埋め込まれる。この場合は、Ｕ溝２４によってウエルおよび埋込み層の分離が確実に行われるので、ｐ型ウエル３の下部にｐ+ 型埋込み層５を形成する必要はない。すなわち、ｐ型ウエル３の下部にはｎ型ウエル４の下部と同じｎ+ 型埋込み層６を形成すればよいので、ｐ+ 型埋込み層５を形成する工程が不要となり、ＳＲＡＭの製造工程を短縮することができる。
【００５１】
また、図１５に示すように、ｎ+ 型埋込み層６と半導体基板１との間に酸化シリコンなどの絶縁層２５を設けた、いわゆるＳＯＩ(Silicon On Insulator)基板上に本実施例のＳＲＡＭを形成してもよい。この場合は、基板容量を低減することができるので、ＳＲＡＭの動作速度を向上させることができる。また、ＣＭＯＳ回路のラッチアップ耐性を向上させ、メモリセルＭＣのα線ソフトエラー耐性を向上させることができる。
【００５２】
（実施例２）
図１７は本実施例のメモリセルＭＣを構成する導電層のレイアウトを示す平面図、図１８は図１７のＸＶIII −ＸＶIII 線における半導体チップ（基板）１の断面図、図１９は導電層の階層構造を示す図である。
【００５３】
前記実施例１のメモリセルＭＣは、電源電圧線１０の上層に基準電圧線１３を形成し、さらにその上層に局所配線Ｌ1,Ｌ2 を形成したが、本実施例のメモリセルＭＣは、基準電圧線１３の上層に電源電圧線１０を形成し、さらにその上層に局所配線Ｌ1,Ｌ2 を形成する。
【００５４】
すなわち、本実施例のメモリセルＭＣは、図１７〜１９に示すように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴのゲート電極７，８，９の上層に第２層目の多結晶シリコン膜（またはポリサイド膜）で基準電圧線１３を形成し、この基準電圧線１３の上層に第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で電源電圧線１０を形成し、この電源電圧線１０の上層に第１層目の金属膜で局所配線Ｌ1,Ｌ2 を形成する。そして、この一対の局所配線Ｌ1,Ｌ2 とその下層の電源電圧線１０とをメモリセルＭＣの上で互いに交差するように配置する。
【００５５】
上記のように構成された本実施例によれば、基準電圧線１３、電源電圧線１０、局所配線Ｌ1,Ｌ2 のそれぞれを異なる導電層に形成するので、これらのレイアウト間隔によってメモリセルＭＣの微細化が制約されなくなり、メモリセルＭＣの面積を大幅に縮小することができる。
【００５６】
また、本実施例によれば、局所配線Ｌ1,Ｌ2 とその下層の電源電圧線１０とを互いに交差するように配置するので、両者が重なる領域（図２０の網掛けパターンで示す領域）に形成される容量（Ｃｓ）を大きくして蓄積電荷量の増大を図ることができ、メモリセルＭＣを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００５７】
（実施例３）
図２１は本実施例のメモリセルＭＣを構成する導電層のレイアウトを示す平面図、図２２は図２１のＸＸII−ＸＸII線における半導体チップ（基板）１の断面図、図２３は導電層の階層構造を示す図である。
【００５８】
図２１〜図２３に示すように、本実施例のメモリセルＭＣは、メモリセルＭＣを構成する６個のＭＩＳＦＥＴのゲート電極７，８，９の上層に第２層目の多結晶シリコン膜（またはポリサイド膜）で電源電圧線１０を形成し、この電源電圧線１０の上層に第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で局所配線Ｌ1,Ｌ2 を形成し、この局所配線Ｌ1,Ｌ2 の上層に第１層目の金属膜で基準電圧線１３を形成する。また、このとき電源電圧線１０と局所配線Ｌ1,Ｌ2 および基準電圧線１３と局所配線Ｌ1,Ｌ2 のそれぞれをメモリセルＭＣの上で互いに交差するように配置する。
【００５９】
上記のように構成された本実施例によれば、電源電圧線１０、局所配線Ｌ1,Ｌ2 、基準電圧線１３のそれぞれを異なる導電層に形成するので、これらのレイアウト間隔によってメモリセルＭＣの微細化が制約されなくなり、メモリセルＭＣの面積を大幅に縮小することができる。
【００６０】
また、本実施例によれば、局所配線Ｌ1,Ｌ2 とその下層の電源電圧線１０との間に容量（Ｃｓ）を形成すると共に、局所配線Ｌ1,Ｌ2 とその上層の基準電圧線１３との間にも容量（Ｃｓ）を形成するので、メモリセルＭＣの蓄積電荷量を大幅に増大させることができ、メモリセルＭＣを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００６１】
なお、電源電圧線１０と基準電圧線１３とを上記とは逆の配置にした場合でも本実施例と同様の効果を得ることができる。すなわち、ゲート電極７，８，９の上層に第２層目の多結晶シリコン膜（またはポリサイド膜）で基準電圧線１３を形成し、この基準電圧線１３の上層に第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で局所配線Ｌ1,Ｌ2 を形成し、この局所配線Ｌ1,Ｌ2 の上層に第１層目の金属膜で電源電圧線１０を形成し、電源電圧線１０と局所配線Ｌ1,Ｌ2 および基準電圧線１３と局所配線Ｌ1,Ｌ2 のそれぞれをメモリセルＭＣの上で互いに交差するように配置してもよい。
【００６２】
（実施例４）
図２４は本実施例のメモリセルＭＣを構成する導電層のレイアウトを示す平面図、図２５は図２４のＸＸＶ−ＸＸＶ線における半導体チップ（基板）１の断面図である。
【００６３】
本実施例のメモリセルＭＣは、前記実施例１と同様、ゲート電極７，８，９の上層に電源電圧線１０を形成し、電源電圧線１０の上層に基準電圧線１３を形成し、さらに基準電圧線１３の上層にこの基準電圧線１３と交差して局所配線Ｌ1,Ｌ2 を形成する。このとき、本実施例では、基準電圧線１３上の酸化シリコンで構成された絶縁膜４３に接続孔４６を形成し、この絶縁膜４３の上に窒化シリコン膜（または窒化シリコン膜と酸化シリコン膜との積層膜）４５を薄く堆積する。このようにすると、接続孔４６の内部では基準電圧線１３の上に窒化シリコン膜４５を介して局所配線Ｌ1,Ｌ2 が形成されることになる。
【００６４】
上記のように構成された本実施例によれば、基準電圧線１３と局所配線Ｌ1,Ｌ2 との間の絶縁膜を酸化シリコン膜よりも誘電率の高い材料である窒化シリコン膜４５で構成することにより、基準電圧線１３と局所配線Ｌ1,Ｌ2 との間に形成される容量（Ｃｓ）を前記実施例１のメモリセルＭＣに比べて大きくすることができる。従って、メモリセルＭＣの蓄積電荷量を大幅に増大させることができ、メモリセルＭＣを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００６５】
なお、前記実施例２のように、局所配線Ｌ1,Ｌ2 と電源電圧線１０との間に容量（Ｃｓ）を形成する場合には、電源電圧線１０上の酸化シリコンで構成された絶縁膜４３に接続孔４６を形成し、この絶縁膜４３の上に窒化シリコン膜４５を薄く堆積することにより、本実施例と同様の効果を得ることができる。
【００６６】
（実施例５）
図２６は本実施例のメモリセルＭＣを構成する導電層のレイアウトを示す平面図、図２７は図２６のＸＸＶII−ＸＸＶII線における半導体チップ（基板）１の断面図、図２８、図２９は、図２６に示す導電層のレイアウトを階層毎に分けて示す平面図である。なお、第１導電膜よりも上層の構成は、前記実施例１〜実施例４で説明した構成と同一であるため、その図示は省略する。
【００６７】
図２６〜図２９に示すように、本実施例のメモリセルＭＣは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の分離領域の対角線上のフィールド絶縁膜２を後退させ、ゲート電極８とｐ型ウエル３との間にゲート容量Ｃｇ1 を形成し、ゲート電極９とｎ型ウエル４との間にゲート容量Ｃｇ2 を形成する。
【００６８】
前記実施例１〜実施例４のメモリセルＭＣは、ｎチャネル型の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 をｐ型ウエル３の主面に形成し、ｐチャネル型の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 をｎ型ウエル４の主面に形成する。このとき、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域１５と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ型半導体領域１２とは、ラッチアップを防止するために、図３０に示すようにフィールド絶縁膜２からなる分離領域によって所定の距離（Ｌ')だけ電気的に遮断される。
【００６９】
しかしながら、前記のように構成された本実施例の場合は、対角線上のフィールド絶縁膜２を後退させても、図３１に示すように、ゲート電極９によってｐ型半導体領域１２の位置を規制できるので、ｎ型半導体領域１５とｐ型半導体領域１２との距離（Ｌ）を実施例１〜実施例４の場合と同じ（Ｌ＝Ｌ')にすることができる。すなわち、本実施例によれば、メモリセルＭＣの面積を大きくすることなくゲート容量Ｃｇ2 を形成することができる。これは、ゲート電極８とｐ型ウエル３との間に形成されるゲート容量Ｃｇ1 の場合も同様である。
【００７０】
このように、本実施例によれば、メモリセルＭＣを微細化した場合でも、ラッチアップ耐性を劣化させることなく蓄積電荷量を増大することができるので、情報を安定に保持し、動作信頼性を確保することができる。
【００７１】
また、図３２に示すように、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の分離領域のフィールド絶縁膜２にＵ溝２４を設けることにより、ラッチアップの発生をほぼ完全に防止することができるので、メモリセルＭＣの微細化を一層促進することができる。
【００７２】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば前記実施例１のように、基準電圧線１３と局所配線Ｌ1,Ｌ2 との間で容量（Ｃｓ）を形成する場合には、図３３に示すように、電源電圧線１０の面積を縮小してメモリセルＭＣの端部に配置してもよい。
【００７４】
また、図３４に示すように、第２層目の多結晶シリコン膜（またはポリサイド膜）で基準電圧線１３を形成し、第３層目のポリサイド膜（または多結晶シリコン膜と高融点金属膜との積層膜）で局所配線Ｌ1,Ｌ2 を形成し、この局所配線Ｌ1,Ｌ2 の上層の第１層目の金属膜で電源電圧線１０を形成し、基準電圧線１３と局所配線Ｌ1,Ｌ2 との間で容量（Ｃｓ）を形成する場合にも、電源電圧線１０の面積を縮小してメモリセルＭＣの端部に配置してもよい。なお、図３４において、４７は電源電圧線１０と同じ第１層目の金属膜で形成された中間導電層である。この中間導電層４７は、接続孔４８を通じて相補性データ線（第１データ線Ｄ1 および第２データ線Ｄ2)と接続される。
【００７５】
また、図３５に示すように、接続孔１６〜２１の形成領域を除くメモリセルＭＣのほぼ全面を基準電圧線１３で覆うようにしてもよい。このようにすると、基準電圧線１３の抵抗値を低減することができるので、ＳＲＡＭの高速化を図ることができる。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７７】
(1).本発明によれば、電源電圧線、基準電圧線、局所配線のそれぞれを異なる導電層に形成することにより、メモリセルの寸法が電源電圧線、基準電圧線、局所配線のそれぞれの寸法によって制約されなくなるので、ＳＲＡＭのメモリセルの面積を大幅に縮小することができる。
【００７８】
(2).本発明によれば、メモリセルの面積を縮小しても、局所配線と電源電圧線（または局所配線と基準電圧線）との交差領域の面積を大きくすることができるので、これらの交差領域に形成される容量を大きくして蓄積電荷量の増大を図ることができ、メモリセルを微細化した場合でも、情報を安定に保持し、動作信頼性を確保することができる。
【００７９】
(3).本発明によれば、メモリセルの面積を大きくすることなくゲート容量を形成することができるので、メモリセルを微細化した場合でも、ラッチアップ耐性を劣化させることなく蓄積電荷量を増大することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図２】図１のII−II線における半導体チップ（基板）の断面図である。
【図３】本発明の一実施例であるＳＲＡＭのメモリセルの等価回路図である。
【図４】図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図５】図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図６】図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図７】図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図８】図１に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図９】本発明の一実施例であるＳＲＡＭのメモリセルを構成する導電層の階層構造を示す図である。
【図１０】本発明の一実施例であるＳＲＡＭのメモリセル４個分の導電層のレイアウトを示す平面図である。
【図１１】本発明の一実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図１２】本発明の他の実施例であるＳＲＡＭのメモリセルを示す半導体チップ（基板）の断面図である。
【図１３】本発明の他の実施例であるＳＲＡＭの周辺回路の一部を示す半導体チップ（基板）の断面図である。
【図１４】本発明の他の実施例であるＳＲＡＭのメモリセルを示す半導体チップ（基板）の断面図である。
【図１５】本発明の他の実施例であるＳＲＡＭのメモリセルを示す半導体チップ（基板）の断面図である。
【図１６】本発明の一実施例であるＳＲＡＭの全体の概略構成（チップレイアウト）図である。
【図１７】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図１８】図１７のＸＶIII −ＸＶIII 線における半導体チップ（基板）の断面図である。
【図１９】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層の階層構造を示す図である。
【図２０】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図２１】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図２２】図２１のＸＸII−ＸＸII線における半導体チップ（基板）の断面図である。
【図２３】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層の階層構造を示す図である。
【図２４】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線における半導体チップ（基板）の断面図である。
【図２６】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図２７】図２６のＸＸＶII−ＸＸＶII線における半導体チップ（基板）の断面図である。
【図２８】図２６に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図２９】図２６に示す導電層のレイアウトを階層毎に分けて示す平面図である。
【図３０】駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの分離領域を示す半導体チップ（基板）の断面図である。
【図３１】駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの分離領域を示す半導体チップ（基板）の断面図である。
【図３２】本発明の他の実施例であるＳＲＡＭのメモリセルを示す半導体チップ（基板）の平面図である。
【図３３】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図３４】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図３５】本発明の他の実施例であるＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図３６】従来のＳＲＡＭのメモリセルの等価回路図である。
【図３７】従来のＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【図３８】従来のＳＲＡＭのメモリセルを構成する導電層のレイアウトを示す平面図である。
【符号の説明】
１  半導体基板（チップ）
２  フィールド絶縁膜
３  ｐ型ウエル
４  ｎ型ウエル
５  ｐ+ 型埋込み層
６  ｎ+ 型埋込み層
７  ゲート電極
８  ゲート電極
９  ゲート電極
１０  電源電圧線
１１  接続孔
１２  ｐ型半導体領域
１３  基準電圧線
１４  接続孔
１５  ｎ型半導体領域
１６  接続孔
１７  接続孔
１８  接続孔
１９  接続孔
２０  接続孔
２１  接続孔
２３  パッド層
２４  Ｕ溝
２５  絶縁層
２６  絶縁膜
３０  ｎ+ 型半導体領域（コレクタ領域）
３１  ｐ+ 型半導体領域（ベース領域）
３２  ｎ+ 型半導体領域（エミッタ領域）
３３  接続孔
３４  エミッタ引出し電極
３５  接続孔
３６  接続孔
３７  接続孔
３８  配線
３９  配線
４０  配線
４１  絶縁膜
４２  絶縁膜
４３  絶縁膜
４４  層間絶縁膜
４５  窒化シリコン膜
４６  接続孔
４７  中間導電層
４８  接続孔
５０  ゲート電極
５１  ゲート電極
５２  ゲート電極
５３  電源電圧線
５４  基準電圧線
５５  接続孔
５６  接続孔
５７  接続孔
５８  接続孔
５９  接続孔
６０  接続孔
６１  接続孔
６２  パッド層
６３  接続孔
Ｄ1   第１データ線
Ｄ2   第２データ線
Ｌ1   局所配線
Ｌ2   局所配線
ＭＣ  メモリセル
Ｑｄ1 駆動用ＭＩＳＦＥＴ
Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｐ1 負荷用ＭＩＳＦＥＴ
Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1 転送用ＭＩＳＦＥＴ
Ｑｔ2 転送用ＭＩＳＦＥＴ
Ｑｂ  ｎｐｎ型バイポーラトランジスタ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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