(57)【特許請求の範囲】
【請求項１】
第１・第２入力信号の差電圧を増幅して電流を出力で引き込むトランスコンダクタンスアンプと、電源の一方に接続される定電流源と、この定電流源出力をソースに接続し，前記第１または第２入力信号のいずれかをゲートに接続し，ドレインを前記トランスコンダクタンスアンプ出力側に接続するトランジスタMpと、このトランジスタMpのドレインを出力とする出力手段と、を備える、ことを特徴とするコンパレータ回路。
【請求項２】
請求項１に記載のコンパレータ回路において、  トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 からなるカレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに前記第１入力信号を接続しこのドレインをグランドに接続し、前記PMOSトランジスタM4のゲートに前記第２入力信号を接続しこのドレインより増幅された電流を出力し、カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡して前記トランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートを前記トランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから前記第１・第２入力信号の差電圧を増幅した電流を出力し、定電流源を構成する回路は、PMOSトランジスタM0,M1,M2とバイアス回路とを有し、トランジスタM0,M1,M2のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM1,M2 のドレインから予め定められた倍率の定電流を出力し、出力手段は、前記PMOSトランジスタMp(=M5、以下M5で表示する) と、インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを前記定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインを前記カレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、前記インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続して前記トランジスタM7のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成する、ことを特徴とするコンパレータ回路。
【請求項３】
請求項２に記載のコンパレータ回路において、
トランスコンダクタンスアンプの差動増幅回路を構成するPMOSトランジスタM3のドレイン回路に、ドレイン・ゲート間を短絡しソースをグランドに接続するNMOSトランジスタM8を挿入する、
ことを特徴とするコンパレータ回路。
【請求項４】
第１・第２入力信号の差電圧を増幅して互いに反転した電流を引き込む２つの出力を有するトランスコンダクタンスアンプと、電源の一方に接続される第１・第２定電流源と、第１定電流源出力をソースに接続し，前記第１入力信号をゲートに接続し，ドレインを前記トランスコンダクタンスアンプの一方の出力側に接続するトランジスタMp1 と、第２定電流源出力をソースに接続し，前記第２入力信号をゲートに接続し，ドレインを前記トランスコンダクタンスアンプの他方の出力側に接続するトランジスタMp2 と、この両トランジスタMp1,Mp2 のドレインを出力とする第１・第２出力手段と、を備える、
ことを特徴とするコンパレータ回路。
【請求項５】
請求項４に記載のコンパレータ回路において、トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 およびM8,M9 からなる第１・第２カレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに前記第１入力信号を接続し、前記PMOSトランジスタM4のゲートに前記第２入力信号を接続し、トランジスタM3,M4 のドレインより増幅された電流を出力し、第１カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡して前記トランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートを前記トランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから前記第１・第２入力信号の差電圧を増幅した一方の電流を出力し、第２カレントミラー回路は、トランジスタM8のドレイン・ゲート間を短絡して前記トランジスタM3のドレインと接続し, トランジスタM8のソースをグランドに接続し、トランジスタM9のゲートを前記トランジスタM8のゲートに接続しこのソースをグランドに接続してトランジスタM9のドレインから前記第１・第２入力信号の差電圧を増幅した他方の電流を出力し、第１・第２定電流源を構成する回路は、PMOSトランジスタM0,M1,M2,M10とバイアス回路とを有し、トランジスタM0,M1,M2,M10のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM2のドレインから第１定電流を、PMOSトランジスタM10 のドレインから第２定電流を出力し、
第１出力手段は、前記PMOSトランジスタMp1(=M5)と、第１インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを前記第１定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインを前記第１カレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、前記第１インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続して前記トランジスタM7のドレインと接続し、ドレインを共通に接続して第１出力とし、ソースをそれぞれ電源およびグランドに接続して構成し、第２出力手段は、前記PMOSトランジスタMp2(=M11、以下M5で表示する) と、第２インバータ路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM11 のソースを前記定電流を出力するトランジスタM10 のドレインに接続し，トランジスタM11 のドレインを前記第２カレントミラー回路を構成するトランジスタM9のドレインと接続し，トランジスタM11 のゲートに第２入力信号を入力し、前記第２インバータ回路を構成するトランジスタMinv3,Minv4 は、ゲートを共通に接続して前記トランジスタM9のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成する、
ことを特徴とするコンパレータ回路。
【請求項６】
請求項５に記載のコンパレータ回路において、
ソースをグランドに接続するNMOSトランジスタM12,M13 を備え、前記NMOSトランジスタM6のゲートにNMOSトランジスタM12 のゲートおよびNMOSトランジスタM13 のドレインを接続し、前記NMOSトランジスタM8のゲートにNMOSトランジスタM13 のゲートおよびNMOSトランジスタM12 のドレインを接続する、ことを特徴とするコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に用いる２つのアナログ入力信号を比較するコンパレータ回路に関わり、特に、コンパレータ動作の伝搬遅延時間を等しくするコンパレータ回路に関する。
【０００２】
【従来の技術】
図８は従来技術によるコンパレータ回路の概略図であり、このコンパレータ回路を具体的に図示したのが図９の回路である。図８において、コンパレータ回路は、電源Vdd に接続した定電流源24と、入力信号Vin1,Vin2 をゲート接続したPMOSトランジスタMp1 とMp2 があり、このPMOSトランジスタMp1,Mp2 のソースを共通にして定電流源24と接続した回路部分がトランスコンダクタンスアンプ1Cを構成する。そして、このトランスコンダクタンスアンプ1Cの出力であるPMOSトランジスタMp1,Mp2 のドレインとグランド間にそれぞれバイアス電流源Ibias1,Ibias2 を接続して構成される。また、PMOSトランジスタMp1,Mp2 のドレインにインバータInv1,Inv2 を接続してコンパレータ回路を構成する。尚ここで、インバータはバッファ回路に置き換えて構成してもよい。
【０００３】
動作を説明する。トランスコンダクタンスアンプ1Cにおいて、定電流Irefは、２つの入力信号Vin1，Vin2の電圧によってPMOSトランジスタMp1,Mp2 のドレイン電流が分配される。入力信号Vin1が入力信号Vin2よりはるかに大きい場合、PMOSトランジスタMp1 のドレイン電流は０となり、PMOSトランジスタMp2 のドレイン電流がIrefとなる。逆に、入力信号Vin2が入力信号Vin1よりはるかに大きい場合、PMOSトランジスタMp1 のドレイン電流がIrefとなり、PMOSトランジスタMp2 のドレイン電流は０となる。そして入力信号Vin1とVin2がほぼ等しいとき、PMOSトランジスタMp1,Mp2 のドレイン電流は(1),(2) 式で表すことができる。
【０００４】
【数１】
0003826279.tif 000002
【０００５】
【数２】
0003826279.tif 000003
【０００６】
ここで、Idp1,Idp2 はPMOSトランジスタMp1,Mp2 のそれぞれのドレイン電流であり、βはPMOSトランジスタMp1,Mp2 のサイズと製造プロセスで定まるトランスコンダクタンスパラメータである。尚ここでVin1＞Vin2のとき、Iref/2の後の符号は (1)式ではマイナス(-), (2)式ではプラス(+) となり、Vin1＜Vin2のとき、Iref/2の後の符号は(1) 式ではプラス(+), (2)式ではマイナス(-) となる。
【０００７】
そして、PMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より小さいとき、PMOSトランジスタMp1 のドレイン電圧はグランドに近い電圧となり、出力Vout1 はハイレベルの電圧を出力し、逆に、PMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より大きいとき、PMOSトランジスタMp1 のドレイン電圧は電源電圧Vdd に近い電圧となり、出力Vout1 はローレベルの電圧を出力する。同様にして、PMOSトランジスタMp2 のドレイン電流Idp2がバイアス電流Ibias2より大きいとき、PMOSトランジスタMp2 のドレイン電圧は電源電圧Vdd に近い電圧となり、出力Vout2 はローレベルの電圧を出力し、逆に、PMOSトランジスタMp2 のドレイン電流Idp2がバイアス電流Ibias2より小さいとき、PMOSトランジスタMp2 のドレイン電圧はグランドに近い電圧となり、出力Vout2 はハイレベルの電圧を出力する。
【０００８】
図９において、PMOSトランジスタM1は図１の定電流源24に相当しており、バイアス回路23を介して予め定められた電流I0をPMOSトランジスタM0に流すことにより電流値I1(=Iref) を決定することができる。また、図１のバイアス電流源Ibias1，Ibias2に相当する部分はNMOSトランジスタMn1,Mn2 のカレントミラー回路で構成することができる。今、NMOSトランジスタMn1 とMn2 のトランジスタサイズを同一とする。入力信号がVin1＞Vin2のとき、PMOSトランジスタMp1 のドレイン電流Idp1よりPMOSトランジスタMp2 のドレイン電流Idp2の方が大きくなる。PMOSトランジスタMp1 のドレイン電流Idp1はNMOSトランジスタMn1 に流れ、カレントミラー回路の動作によりNMOSトランジスタMn2 にIdp1(=Idn2) と同じ電流が流れようとする。ここでドレイン電流はIdp1＜Idp2であるため、PMOSトランジスタMp2 のドレイン電圧は電源電圧Vdd に近い電圧となり，出力Voutはローレベルの電圧を出力する。
【０００９】
尚、以降ドレイン電流の表示は、必要に応じてIdpxで表し、Idはドレイン電流を意味し、p(n)はPMOSトランジスタあるいはNMOSトランジスタを表示した方が理解し易いときこの添え字を付加し、最後の数字x は回路上のトランジスタの部材番号の数値を表すものとする。
また、入力信号がVin1＜Vin2のときは、PMOSトランジスタMp1 のドレイン電流Idp1はPMOSトランジスタMp2 のドレイン電流Idp2より大きくなる。そして、NMOSトランジスタMn1,Mn2 のカレントミラー回路動作によりNMOSトランジスタMn2 が流そうとするドレイン電流Idn2(=Idp1) がIdp2より大きくなるので、PMOSトランジスタMp2 のドレイン電圧はグランドに近い電圧になり、出力Voutはハイレベルの電圧を出力する。
【００１０】
次に、入力信号Vin1あるいはVin2が変化して出力の電圧Voutが変化するまでの時間について図８、図９のそれぞれのコンパレータ回路に対して説明する。図８に図示する従来技術のコンパレータ回路では、PMOSトランジスタMp1 のドレインとグランドの間およびPMOSトランジスタMp2 のドレインとグランドの間に等価的に点線で図示する寄生容量(Cp)が存在する。入力信号Vin1が入力信号Vin2より高いとき、PMOSトランジスタMp1 のドレイン電圧はグランドに近い電圧になる。
【００１１】
ここで入力信号がVin1＜Vin2に変化すると、PMOSトランジスタMp1 のドレイン電流Idp1が増加し、この増加した電流Idp1がバイアス電流Ibias1と等しくなると、PMOSトランジスタMp1 の寄生容量Cpに(Idp1-Ibias1) の電流で充電し始め、ドレイン電圧が上昇し始める。最終的にPMOSトランジスタMp2 がオフするので、PMOSトランジスタMp1 のドレイン電流Idp1は定電流Irefと同じになり、寄生容量Cpへの充電電流は(Iref-Ibias1) となる。この寄生容量Cpへの充電は、PMOSトランジスタMp1 のドレイン電流Idp1が定電流源IrefやPMOSトランジスタMp1 の特性で決定する電源電圧Vdd に近い電圧に達したとき終了する。
【００１２】
次に、入力信号がVin1＞Vin2に変化すると、PMOSトランジスタMp1 はオン状態からオフ状態に、PMOSトランジスタMp2 はオフ状態からオン状態に変化するので、PMOSトランジスタMp1 のドレイン電流Idp1は流れなくなり、定電流IrefはPMOSトランジスタMp2 のドレインに流れる。そのため、PMOSトランジスタMp1 のドレインと繋がっている寄生容量(Cp)はPMOSトランジスタMp1 のドレイン電流Idp1がバイアス電流Ibias1より小さくなったとき放電を開始して、最終的にバイアス電流Ibias1で放電し、このPMOSトランジスタMp1 のドレイン電圧がグランドに近い電圧になったとき放電は終了する。PMOSトランジスタMp2 のドレインに繋がっている寄生容量(Cp)でも同様な動作となる。従って、PMOSトランジスタMp1 のドレインの立上り時、立下り時で寄生容量(Cp)への充放電電流や充放電のタイミングが異なってくるので、Vin1＝Vin2となってからPMOSトランジスタMp1 のドレイン電圧が変化し終わるまでの遅延時間trd,tfd は、PMOSトランジスタMp1 のドレインの立上り(trd),立下り(tfd) で異なってくる。従って、コンパレータの出力Voutも立上り時と, 立下り時で遅延時間(trd2),(tfd2) が異なってくる。
【００１３】
図９のコンパレータ回路1Cでは、PMOSトランジスタMp2 のドレイン電流Idp2とNMOSトランジスタMn2 のドレイン電流Idn2の大きさによってPMOSトランジスタMp2 のドレイン電圧が決まり出力Voutのレベルが決まる。またドレイン電流Idp2とIdn2の総和はPMOSトランジスタM1からの定電流I1(=Iref) となる。
入力信号がVin1＜Vin2からVin1＞Vin2となると、ドレイン電流Idp2は増加し、ドレイン電流Idn2は減少してPMOSトランジスタMp2 のドレイン電圧がグランドに近い電圧から電源電圧Vdd に近い電圧に変化し、出力Voutがハイレベルからローレベルに変化するが、NMOSトランジスタMn1 とMn2 で構成しているカレントミラー回路においてNMOSトランジスタMn1 のゲートとグランドの間にある寄生容量(Cp)のため、ドレイン電流Idn2が減少するタイミングはドレイン電流Idp2が増加するタイミングより遅れる。
【００１４】
逆に入力信号がVin1＞Vin2からVin1＜Vin1になると、ドレイン電流Idp2は減少しドレイン電流Idn2が増加するが、カレントミラー回路にある寄生容量(Cp)のためにドレイン電流Idn2が増加するタイミングが、ドレイン電流Idp2が減少するタイミングより遅れる。そしてドレイン電流Idn2が増加してから、PMOSトランジスタMp2 のドレイン電圧が電源電圧Vdd に近い電圧からグランドに近い電圧に変化し、出力Voutがローレベルからハイレベルに変化する。従って、入力信号が変化してVin1=Vin2 となる閾値を超えてから出力Voutが変化し終わるまでの遅延時間(trd2),(tfd2) は、出力Voutがハイレベルからローレベルに変化する立下り時(tfd2)より、ローレベルからハイレベルに変化する立上り時(trd2)の方が長くなってしまう。
【００１５】
図10において、横軸に時間軸をとり、縦軸に入力信号Vin1,Vin2 および出力電圧Voutをとる。図示例は、電源電圧Vdd=2.2Vで構成し、入力信号Vin1として0.8Vから1.4Vの三角波を、入力信号Vin2=1,1V の定電圧でコンパレートして、ON-OFF比率50％のパルス信号を形成したときのシュミレーション特性である。
【００１６】
【発明が解決しようとする課題】
従来技術で述べた様に、 MOSトランジスタのドレインの立上り時、立下り時で寄生容量(Cp)の充放電電流や充放電のタイミングが異なってくるため、入力信号Vin1＝Vin2となってから MOSトランジスタのドレイン電圧が変化し終わるまでの遅延時間は、 MOSトランジスタのドレインの立上り、立下りで異なってくる。従って、コンパレータの出力特性も立上り時と立下り時で遅延時間(trd),(tfd) が異なる。
【００１７】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、従来技術のコンパレータ回路で入力信号がVin1=Vin2 となってから出力の電圧変化が終了するまでの遅延時間を出力の立上り時と立下り時でほぼ等しい遅延時間を有するコンパレータ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題は本発明によれば、第１・第２入力信号の差電圧を増幅して電流を出力で引き込むトランスコンダクタンスアンプと、電源の一方に接続される定電流源と、この定電流源出力をソースに接続し，第１または第２入力信号のいずれかをゲートに接続し，ドレインをトランスコンダクタンスアンプ出力側に接続するトランジスタMpと、このトランジスタMpのドレインを出力とする出力手段と、を備えるものとする。
【００１９】
かかる構成により、第１・第２入力信号の差電圧を増幅して出力電流を制御するトランスコンダクタンスアンプ出力と、定電流源と直列に接続されるトランジスタMpに流れる電流との差によりコンパレータ回路の出力を制御し、入力信号が等しくなってから出力の電圧変化が終了するまでの遅延時間は、トランスコンダクタンスアンプの遅れ特性がこの遅延時間に与える影響の大きい方を補償すべく, 第１または第２入力信号のいずれかをトランジスタMpのゲートに接続し，このトランジスタMpのドレイン電流を入力信号で直接制御してトランスコンダクタンスアンプの遅れ特性を補償して、コンパレータ出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２０】
また、トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 からなるカレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号を接続しこのドレインをグランドに接続し、PMOSトランジスタM4のゲートに第２入力信号を接続しこのドレインより増幅された電流を出力し、カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから第１・第２入力信号の差電圧を増幅した電流を出力し、定電流源を構成する回路は、PMOSトランジスタM0,M1,M2とバイアス回路とを有し、トランジスタM0,M1,M2のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM1,M2 のドレインから予め定められた倍率の定電流を出力し、出力手段は、PMOSトランジスタMp(=M5、以下M5で表示する) と、インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインをカレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成することができる。
【００２１】
かかる構成により、トランスコンダクタンスアンプの遅れ特性は、第１入力信号が第２入力信号より小さい状態から大きい状態に移行するにつれ、PMOSトランジスタM4のドレイン電流は０の状態から最大値に増加する。しかし、NMOSトランジスタM6とNMOSトランジスタM7でカレントミラー回路を構成するゲート電位は、NMOSトランジスタM6のドレイン・ソース間容量とゲート・ソース間容量およびNMOSトランジスタM7のゲート・ソース間容量に上記PMOSトランジスタM4のドレイン電流が充電して電位が上昇するまで遅れて、NMOSトランジスタM7のドレイン電流が上昇してくる。従って、このトランスコンダクタンスアンプの遅れ特性を補償すべく、PMOSトランジスタM5(Mp)のゲートに第１入力信号を接続することにより、PMOSトランジスタM5のドレイン電流が下降してNMOSトランジスタM7のドレイン電流の上昇遅れを補償することができ、コンパレータ出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２２】
また、トランスコンダクタンスアンプの差動増幅回路を構成するPMOSトランジスタM3のドレイン回路に、ドレイン・ゲート間を短絡しソースをグランドに接続するNMOSトランジスタM8を挿入することができる。
かかる構成により、トランスコンダクタンスアンプの差動増幅回路の負荷を対称に回路バランスをとって構成することができる。この結果、入力信号Vin1,Vin2 のコンパレート時の閾値誤差を少なくすることができる。
【００２３】
また、第１・第２入力信号の差電圧を増幅して互いに反転した電流を引き込む２つの出力を有するトランスコンダクタンスアンプと、電源の一方に接続される第１・第２定電流源と、第１定電流源出力をソースに接続し，第１入力信号をゲートに接続し，ドレインをトランスコンダクタンスアンプの一方の出力側に接続するトランジスタMp1 と、第２定電流源出力をソースに接続し，第２入力信号をゲートに接続し，ドレインをトランスコンダクタンスアンプの他方の出力側に接続するトランジスタMp2 と、この両トランジスタMp1,Mp2 のドレインを出力とする第１・第２出力手段と、を備えるものとする。
【００２４】
かかる構成により、第１・第２入力信号のコンパレート出力として、入力信号Vin1＞Vin2でハイレベル出力と、入力信号Vin1＜Vin2でハイレベル出力と、の２出力を有するコンパレータ回路を構成することができる。
また、トランスコンダクタンスアンプは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 およびM8,M9 からなる第１・第２カレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号を接続し、PMOSトランジスタM4のゲートに第２入力信号を接続し、トランジスタM3,M4 のドレインより増幅された電流を出力し、第１カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドに接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドに接続してトランジスタM7のドレインから第１・第２入力信号の差電圧を増幅した一方の電流を出力し、第２カレントミラー回路は、トランジスタM8のドレイン・ゲート間を短絡してトランジスタM3のドレインと接続し, トランジスタM8のソースをグランドに接続し、トランジスタM9のゲートをトランジスタM8のゲートに接続しこのソースをグランドに接続してトランジスタM9のドレインから第１・第２入力信号の差電圧を増幅した他方の電流を出力し、第１・第２定電流源を構成する回路は、PMOSトランジスタM0,M1,M2,M10とバイアス回路とを有し、トランジスタM0,M1,M2,M10のソースを電源に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドにバイアス回路を介して予め定められた電流I0を流してPMOSトランジスタM2のドレインから第１定電流を、PMOSトランジスタM10 のドレインから第２定電流を出力し、第１出力手段は、PMOSトランジスタMp1(=M5)と、第１インバータ回路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM5のソースを第１定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインを第１カレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号を入力し、第１インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して第１出力とし、ソースをそれぞれ電源およびグランドに接続して構成し、第２出力手段は、PMOSトランジスタMp2(=M11、以下M11 で表示する) と、第２インバータ路を構成するPMOSトランジスタおよびNMOSトランジスタと、を有し、トランジスタM11 のソースを定電流を出力するトランジスタM10 のドレインに接続し，トランジスタM11 のドレインを第２カレントミラー回路を構成するトランジスタM9のドレインと接続し，トランジスタM11 のゲートに第２入力信号を入力し、第２インバータ回路を構成するトランジスタMinv3,Minv4 は、ゲートを共通に接続してトランジスタM9のドレインと接続し、ドレインを共通に接続して出力とし、ソースをそれぞれ電源およびグランドに接続して構成することができる。
【００２５】
かかる構成により、入力信号がVin1＞Vin2でハイレベル出力と、入力信号がVin1＜Vin2でハイレベル出力と、の２出力を有するコンパレータ回路においても、PMOSトランジスタM5およびPMOSトランジスタM11 のドレイン電流を入力信号Vin1,Vin2 で直接制御してトランスコンダクタンスアンプの遅れ特性を補償して、２出力を有するコンパレータ回路のそれぞれの出力の立上がりおよび立下がり遅延時間をほぼ等しくすることができる。
【００２６】
また、ソースをグランドに接続するNMOSトランジスタM12,M13 を備え、NMOSトランジスタM6のゲートにNMOSトランジスタM12 のゲートおよびNMOSトランジスタM13 のドレインを接続し、NMOSトランジスタM8のゲートにNMOSトランジスタM13 のゲートおよびNMOSトランジスタM12 のドレインを接続して構成することができる。
【００２７】
かかる構成により、２出力を有するコンパレート回路のコンパレート特性にヒステリシス特性を賦与することができる。
【００２８】
【発明の実施の形態】
図１は本発明によるコンパレータ回路の第１基本構成図、図２はこの第１基本構成図の一実施例によるコンパレータ回路図、図３は他の実施例によるコンパレータ回路図、図４は本発明によるコンパレータ回路の第２基本構成図、図５は第２基本構成図の一実施例によるコンパレータ回路図、図６はヒステリシス特性を有する他の実施例によるコンパレータ回路図、図７はコンパレータ特性図であり、図８〜図10に対応する同一部材には同じ符号が付してある。
（実施形態１）
図１において、本発明による第１基本構成のコンパレータ回路は、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して電流Icを出力するトランスコンダクタンスアンプ1Aと、電源の一方Vdd に接続される定電流源21と、この定電流源21の出力をソースに接続し，第１または第２入力信号 (Vin1またはVin2) のいずれかをゲートに接続し，ドレインをトランスコンダクタンスアンプ1Aの出力側に接続するトランジスタMpと、このトランジスタMpのドレインを出力とする出力手段と、を備えて構成することができる。
【００２９】
かかる構成により、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して出力電流Icを制御するトランスコンダクタンスアンプ1Aの出力Icと、定電流源21と直列に接続されるトランジスタMpに流れる電流Idとの差(Id-Ic) によりコンパレータ回路の出力Vout1 を制御し、入力信号(Vin1=Vin2) が等しくなってから出力Vout1 の電圧変化が終了するまでの遅延時間(trd,tfd) は、トランスコンダクタンスアンプ1Aの遅れ特性がこの遅延時間(trd,tfd) に与える影響の大きい方を補償すべく, 第１または第２入力信号のいずれか (Vin1またはVin2) をトランジスタ(Mp)のゲートに接続し，このトランジスタ(Mp)のドレイン電流Idを入力信号 (Vin1またはVin2) で直接制御してトランスコンダクタンスアンプ1Aの遅れ特性を補償して、コンパレータ出力の立上がりおよび立下がり遅延時間(trd≒tfd)をほぼ等しくすることができる。
【００３０】
即ち、入力信号がVin1＞Vin2である場合には、トランスコンダクタンスアンプ1Aの出力は電流Icを引き込み、またPMOSトランジスタMpのドレインには定電流Irefかまたはそれ以下のドレイン電流Idが流れ、トランスコンダクタンスアンプ1Aの出力電流IcがPMOSトランジスタMpのドレイン電流Idより大きくなったとき、出力Voutはグランドに近い電圧になる。また、入力信号がVin1＜Vin2である場合には、トランスコンダクタンスアンプ1Aの出力からの電流Icは、Vin1＞Vin2のときより小さい電流となるかIc=0となり、PMOSトランジスタMpのドレイン電流Idは定電流Irefと同じになって出力Voutは電源電圧Vdd に近い電圧となる。尚、このとき、トランスコンダクタンスアンプ1Aの出力電流Ic＜Irefとなるようにする。
（実施形態２）
図４において、第１・第２入力信号Vin1,Vin2 の差電圧を増幅して互いに反転した電流Ic1,Ic2 を出力する２つの出力を有するトランスコンダクタンスアンプ1Bと、電源の一方Vdd に接続される第１・第２定電流源21,22 と、第１定電流源21の出力Iref1 をソースに接続し，第１入力信号Vin1をゲートに接続し，ドレインをトランスコンダクタンスアンプ1Bの一方の出力Ic1 側に接続するトランジスタMp1 と、第２定電流源22の出力Iref2 をソースに接続し，第２入力信号Vin2をゲートに接続し，ドレインをトランスコンダクタンスアンプ1Bの他方の出力Ic2 側に接続するトランジスタMp2 と、この両トランジスタMp1,Mp2 のドレインを出力とする出力手段と、を備えて構成することができる。
【００３１】
かかる構成により、実施形態１を拡張して同様に第１・第２入力信号のコンパレート出力として、入力信号Vin1＞Vin2でハイレベル出力Vout1 と、入力信号Vin1＜Vin2でハイレベル出力Vout2 と、の２出力を有するコンパレータ回路を構成することができる。
即ち、このコンパレータ回路は、定電流Iref1 の定電流21とPMOSトランジスタMp1 とで構成する側と、定電流Iref2 の定電流22とPMOSトランジスタMp2 とで構成する側のそれぞれの動作は、上記実施形態１で述べたコンパレータ回路と同様であるが、トランスコンダクタンスアンプ1Bの出力で引き込む電流Ic1,Ic2 を入力信号がVin1＞Vin2のときは Ic1＞Ic2 となり、また、入力信号がVin1＜Vin2のときは Ic1＜Ic2 となるようにトランスコンダクタンスアンプ1Bを動作させるようにする。このようにすると、入力信号がVin1＞Vin2の場合には、出力Vout1 はグランドに近い電圧で、出力Vout2 は電源電圧Vdd に近い電圧となる。
【００３２】
逆に入力信号がVin1＜Vin2の場合には、出力Vout1 は電源電圧Vdd に近い電圧で、出力Vout2 はグランドに近い電圧となる。
【００３３】
【実施例】
（実施例１）
図２は本発明の図１のコンパレータ回路を具体的に構成した回路である。図２において、一実施例によるトランスコンダクタンスアンプ1Aは、PMOSトランジスタM1,M3,M4からなる差動増幅回路と, NMOSトランジスタM6,M7 からなるカレントミラー回路と, を備え、差動増幅回路は、トランジスタM1のソースを電源Vdd に接続しこのドレインをトランジスタM3,M4 の共通に接続されたソースと接続し、トランジスタM3のゲートに第１入力信号Vin1を接続しこのドレインをグランドGND に接続し、PMOSトランジスタM4のゲートに第２入力信号Vin2を接続しこのドレインより増幅された電流Idp4を出力し、カレントミラー回路は、トランジスタM6のドレイン・ゲート間を短絡してトランジスタM4のドレインと接続し, トランジスタM6のソースをグランドGND に接続し、トランジスタM7のゲートをトランジスタM6のゲートに接続しこのソースをグランドGND に接続してトランジスタM7のドレインから第１・第２入力信号Vin1,Vin2 の差電圧を増幅した電流Icを出力し、定電流源Idp1,Iref を構成する回路は、PMOSトランジスタM0,M1,M2とバイアス回路23とを有し、トランジスタM0,M1,M2のソースを電源Vdd に接続し、ゲートを共通に接続してトランジスタM0のドレインに接続し、このPMOSトランジスタM0のドレインからグランドGND にバイアス回路23を介して予め定められた電流I0を流してPMOSトランジスタM1,M2 のドレインから予め定められた倍率の定電流Idp1,Iref を出力し、出力手段は、PMOSトランジスタMp(=M5) と、インバータ回路を構成するPMOSトランジスタMinv1 およびNMOSトランジスタMinv2 と、を有し、トランジスタM5のソースを定電流を出力するトランジスタM2のドレインに接続し，トランジスタM5のドレインをカレントミラー回路を構成するトランジスタM7のドレインと接続し，トランジスタM5のゲートに第１入力信号Vin1を入力し、インバータ回路を構成するトランジスタMinv1,Minv2 は、ゲートを共通に接続してトランジスタM7のドレインと接続し、ドレインを共通に接続して出力Vout1 とし、ソースをそれぞれ電源Vdd およびグランドGND に接続して構成することができる。
【００３４】
即ち、要約すると、PMOSトランジスタM1,M3,M4とNMOSトランジスタM6,M7 とで構成する部分がトランスコンダクタンスアンプ1Aである。PMOSトランジスタM1は定電流源の機能を有して、PMOSトランジスタM3,M4 は入力信号Vin1,Vin2 の電圧によりPMOSトランジスタM1からの電流Idp1を分けてそれぞれのドレインに電流Idp3,Idp4 を流す。PMOSトランジスタM4のドレインにはNMOSトランジスタM6,M7 で構成したカレントミラー回路が接続される。この構成により、PMOSトランジスタM4のドレイン電流Idp4に比例した電流Idn7(=Ic) がNMOSトランジスタM7より出力することができる。
【００３５】
PMOSトランジスタM2は、定電流Irefを構成する定電流回路21に相当する部分であり、ゲート・ドレインを短絡したPMOSトランジスタM0にバイアス回路23で電流I0を流す。このPMOSトランジスタM0とゲート・ソースを並列に接続してなるPMOSトランジスタM1、M2はカレントミラー回路を構成し、電流I0に比例した電流Idp1,Idp2(=Iref)をそれぞれのドレイン回路に流すことができる。
【００３６】
PMOSトランジスタM5は図１のPMOSトランジスタMpに相当する。PMOSトランジスタM5のドレインにはPMOSトランジスタMinv1 とNMOSトランジスタMinv2 で構成するインバータを接続してコンパレータ回路の出力Vout1 を得るようにしている。ここで、PMOSトランジスタM5にはインバータに限らずバッファなどの論理回路を接続してもよい。
【００３７】
次に動作について説明する。入力信号がVin1＞Vin2である場合、PMOSトランジスタM3,M4 のドレイン電流Idp3,Idp4 はIdp3＜Idp4となるか、またはPMOSトランジスタM3がオフすることによりPMOSトランジスタM1の電流Idp1がすべてPMOSトランジスタM4に流れ、Idp4=Idp1 かつIdp3=0となる。なお、常にIdp3+Idp4=Idp1を保つ。そしてNMOSトランジスタM7ではカレントミラー回路の動作によりPMOSトランジスタのドレイン電流Idp4と比例したドレイン電流Id7 を流そうとする。
【００３８】
入力信号Vin1が、電源電圧Vdd からPMOSトランジスタM2の最小飽和電圧Vsat2 と, PMOSトランジスタM5のゲート・ソース間電圧Vgs5と, の和を引いた電圧より低いときには、PMOSトランジスタM5のドレイン電流Idp5(=Id) はPMOSトランジスタM2のドレイン電流Idp2(=Iref) と等しくなるが、高いときには電流Idp5は電流Idp2(=Iref) より小さくなる。NMOSトランジスタM7が流そうとする電流Idn7がPMOSトランジスタM5のドレイン電流Idp5より大きくなるとPMOSトランジスタM5のドレインはグランドに近い電圧となり出力Vout1 はハイレベル (電源電圧Vdd)を出力する。
【００３９】
次に、入力信号がVin1＜Vin2である場合、PMOSトランジスタM3,M4 のドレイン電流Idp3,Idp4 はIdp3＞Idp4となるか、またはPMOSトランジスタM4がオフすることによりPMOSランジスタM1の電流Idp1がすべてPMOSトランジスタM3に流れて、Idp3=Idp1 かつIdp4=0となる。NMOSトランジスタM7より流そうとする電流Idn7はVin1＞Vin2のときより小さくなるので、PMOSトランジスタM5のドレイン電流Idp5(=Id) が電流Idn7(=Ic) より大きくなるとPMOSトランジスタM5のドレインは電源電圧Vdd に近い電圧となって出力Vout1 はローレベル (グランド) を出力する。この回路構成において、PMOSトランジスタM2のドレイン電流Idp2(=Iref) とNMOSトランジスタM6,M7 のカレントミラー比によるドレイン電流Idn7は任意に調整可能なので出力Vout1 の立上り時、立下り時の遅延時間(trd,tfd) を均等にすることができ、遅延時間(trd,tfd) を短くすることができる。
【００４０】
またPMOSトランジスタM5は、ドレイン電流Idn7(=Ic) が増えるときにはドレイン電流Idp5(=Id) を減らし、ドレイン電流Idn7(=Ic) が減るときにはドレイン電流Idp5(=Id) を増やすように動作するので、PMOSトランジスタM2,M5 のトランジスタサイズの設定により、入力信号Vin1,Vin2 が変化して出力Vout1 のレベルが変わる以外はPMOSトランジスタM2,M5,NMOSトランジスタM7のラインに電流を流さないようにして低消費電流化を図ることができる。
【００４１】
図３は、図２のトランスコンダクタンス1AにおけるPMOSトランジスタM3のドレインにNMOSトランジスタM6と同様なゲートとドレインを接続したNMOSトランジスタM8を加えたコンパレータ回路である。NMOSトランジスタM8を加えることにより、入力信号がVin1=Vin2 のときドレイン電流Idp1がドレイン電流Idp3,Idp4 に精度よく２等分することができ、Vin1=Vin2 をコンパレータ回路の閾値とする場合に閾値の精度を高めることができる。
【００４２】
図７において、横軸に時間軸をとり、縦軸に入力信号Vin1,Vin2 および出力電圧Voutをとる。図示例のコンパレータ回路は、図２で説明した回路構成であり、電源電圧Vdd=2.2Vで構成し、入力信号Vin1として500kHzの0.8Vから1.4Vの三角波を入力し、入力信号Vin2=1,1V の定電圧でコンパレートして、ON-OFF比率50％のパルス信号を形成したときのシュミレーション特性である。
【００４３】
このコンパレータ回路の応答特性は、従来技術の応答特性と同一条件で比較して、出力Voutがローレベルからハイレベルへの立上がり時で、従来技術の遅延時間trd2＝0.18μsec が本発明では遅延時間trd1＝0.10μsec に改善することができ、出力Voutがハイレベルからローレベルへの立下がり時の遅延時間tfd1＝0.10μsec と同じにすることができた。
（実施例２）
図５は、本発明の図４のコンパレータ回路を具体的に構成した回路である。この構成は図２のコンパレータ回路が基本となっており、実施例１で説明したコンパレータ回路に対して、トランスコンダクタンスアンプ1Bの差異は、第２カレントミラー回路(M8,M9) と, 第２定電流源(M10) と, トランジスタM11(=Mp2) および第２インバータ回路(Minv3,Minv4) が追加されて、２出力回路Vout1,Vout2 を構成した点であるので、詳細説明は省略する。
【００４４】
即ち要約すると、PMOSトランジスタM3のドレインにNMOSトランジスタM8,M9 で構成した第２カレントミラー回路を接続して、PMOSトランジスタM1,M3,M4およびNMOSトランジスタM6,M7,M8,M9 でトランスコンダクタンスアンプ1Bを構成している。さらに、第２定電流源としたPMOSトランジスタM10 と入力信号Vin2をゲート入力とするPMOSトランジスタM11 を設けて、PMOSトランジスタM11 のドレインとトランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM9のドレインを接続し、またPMOSトランジスタM11 のドレインにPMOSトランジスタMinv3 とNMOSトランジスタMinv4 で構成したインバータを接続して、コンパレータ回路の第２の出力Vout2 を得るようにしている。ここで、インバータに限らずバッファなどの論理を接続してもよい。
【００４５】
この動作は基本的に図２のコンパレータ回路と同じであり、追加したPMOSトランジスタM11 の部分はPMOSトランジスタM5と同様な動作となる。対象的であるPMOSトランジスタM2,M4,M5およびNMOSトランジスタM6,M7 の部分と、PMOSトランジスタM10,M11,M3およびNMOSトランジスタM8,M9 の部分と、のそれぞれ対応するトランジスタのサイズを等しくした場合の動作を以下説明する。
【００４６】
入力信号がVin1＞Vin2の場合、PMOSトランジスタM3,M4 のドレイン電流はIdp3＜Idp4となるか、またはPMOSトランジスタM3がオフとなってIdp3=0かつIdp4=Idp1 となり、トランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM7,M9 が流そうとするドレイン電流はIdn7＞Idn9となる。PMOSトランジスタM5ではドレイン電流Idp5がIdp5＜Idn7の関係になり、PMOSトランジスタM5のドレイン電圧がグランドに近い電圧となってコンパレータの出力Vout1 はハイレベル (電源電圧Vdd)を出力する。他方のPMOSトランジスタM11 ではドレイン電流Idp11 が Idp11＞Idn9の関係となり、PMOSトランジスタM11 のドレイン電圧が電源電圧Vdd に近い電圧となってコンパレータ回路の出力Vout2 はローレベル (グランド) を出力する。
【００４７】
入力信号がVin1＜Vin2の場合、PMOSトランジスタM3,M4 のドレイン電流はIdp3＞Idp4となるか、またはPMOSトランジスタM4がオフとなってIdp3=Idp1 かつIdp4=0となり、トランスコンダクタンスアンプ1Bの出力であるNMOSトランジスタM7,M9 の流そうとするドレイン電流はIdn7＜Idn9となる。PMOSトランジスタM5ではドレイン電流Idp5がIdp5＞Idn7の関係になり、PMOSトランジスタM5のドレイン電圧が電源電圧Vdd に近い電圧となってコンパレータの出力Vout1 はローレベル (グランド) を出力する。他方のPMOSトランジスタM11 ではドレイン電流Idp11 が Idp11＜Idn9の関係となり、PMOSトランジスタM11 のドレイン電圧がグランドに近い電圧となってコンパレータ回路の出力Vout2 はハイレベル (電源電圧Vdd)を出力する。
【００４８】
次に、図６において、図６のコンパレータ回路は図５を拡張した回路であり、入力信号Vin1,Vin2 に対してヒステリシス特性をもつ出力Vout1,Vout2 を得る特性を備えている。図６は、図５のコンパレータ回路に対してNMOSトランジスタM6,M7 で構成するカレントミラー回路にNMOSトランジスタM12 を付け加えてNMOSトランジスタM12 のドレインは他方のNMOSトランジスタM8,M9 で構成するカレントミラー回路のNMOSトランジスタM8のゲートに接続し、またNMOSトランジスタM8, M9で構成するカレントミラー回路にNMOSトランジスタM13 を加えてNMOSトランジスタM13 のドレインはNMOSトランジスタM6,M7 で構成するカレントミラー回路のNMOSトランジスタM6のゲートに接続して構成している。
【００４９】
動作を説明する。NMOSトランジスタM6とM12 のサイズ比、およびNMOSトランジスタM8とM13 のサイズ比を次のようにする。
【００５０】
【数３】
0003826279.tif 000004
【００５１】
ここで、Ｗは MOSトランジスタのゲート幅でありＬは MOSトランジスタのゲート長である。
入力信号がVin1＜Vin2でありPMOSトランジスタM4がオフしている状態では、NMOSトランジスタM6,M7,M12 はオフしている。またPMOSトランジスタM5のドレインは電源電圧に近い電圧となっており、コンパレータ回路の出力Vout1 はローレベル (グランド) になっている。この状態から入力信号Vin1がVin2に対して上昇すると、PMOSトランジスタM3のドレイン電流Idp3は減少し、PMOSトランジスタM4のドレイン電流Idp4が増加する。ドレイン電流Idp3はNMOSトランジスタM8のドレインに流れており、NMOSトランジスタM13 のドレイン電流Idn13 はIdn13= n×Idp3となる。
【００５２】
入力信号がVin1＞Vin2のときで、PMOSトランジスタM4のドレイン電流Idp4がIdp4=n×Idp3まで増加し、さらにドレイン電流Idp4が増加すると、NMOSトランジスタM6に電流が流れ始めてNMOSトランジスタM6,M7,M12 はオンする。NMOSトランジスタM7のドレイン電流Idn7がPMOSトランジスタM5のドレイン電流Idp5より大きくなると、NMOSトランジスタM5のドレインはグランドに近い電圧となり出力Vout1 はハイレベル (電源電圧) に変わる。
【００５３】
また、ドレイン電流Idp3がNMOSトランジスタM12 のドレイン電流Idn12 と等しくなり、さらにドレイン電流Idp3が減少するとNMOSトランジスタM8,M9,M13 はオフしてドレイン電流Idp4はすべてNMOSトランジスタM6のドレインに流れる。次に、この状態から入力信号Vin1がVin2に対して下降するとドレイン電流Idp3は増加してドレイン電流Idp4は減少する。このとき、NMOSトランジスタM12 のドレイン電流Idn12 はIdn12= n×Idp4となる。入力信号がVin1＜Vin2のときでドレイン電流Idp3がIdp3=n×Idp4まで増加しさらにドレイン電流Idp3が増加するとNMOSトランジスタM8に電流が流れてNMOSトランジスタM8,M9,M13 はオンする。ドレイン電流Idp4がドレイン電流Idn13 と等しくなり、さらにドレイン電流Idp4が減少するとNMOSトランジスタM6,M7,M12 はオフする。PMOSトランジスタM5のドレイン電圧は電源電圧Vdd 近くになり出力Vout1 はローレベル (グランド) に変わる。このように、入力信号がVin1＞Vin2のとき出力Vout1 はローレベル (グランド) からハイレベル (電源電圧Vdd)に変化し、Vin1＜Vin2のとき出力Vout1 はハイレベル (電源電圧VDD)からローレベル (グランド) に変化してヒステリシス特性を持たせることができる。
【００５４】
【発明の効果】
以上述べたように本発明によるコンパレータ回路は、２つの入力信号Vin1,Vin2 が変化して、例えば、Vin1=Vin2 というような閾値を超えてから出力Voutが変化し終わるまでの遅延時間を出力Voutの立上り時、立下り時で均等に設定でき、さらに遅延時間を短くすることが可能なコンパレータ回路を提供できる。また、MOS トランジスタのサイズの設定によっては、消費電流がトランスコンダクタンスアンプのみとなって低消費電流化にすることができる
【図面の簡単な説明】
【図１】本発明によるコンパレータ回路の第１基本構成図
【図２】第１基本構成図の一実施例によるコンパレータ回路図
【図３】他の実施例によるコンパレータ回路図
【図４】本発明によるコンパレータ回路の第２基本構成図
【図５】第２基本構成図の一実施例によるコンパレータ回路図
【図６】ヒステリシス特性を有する他の実施例によるコンパレータ回路図
【図７】コンパレータ特性図
【図８】従来技術によるコンパレータ回路図
【図９】従来技術による他のコンパレータ回路図
【図１０】従来技術によるコンパレータ特性図
【符号の説明】
1A,1B,1C    トランスコンダクタンスアンプ
21,22,23,24     定電流源
Ibias1,Ibias2     バイアス電流
Ic,Ic1,Ic2    トランスコンダクタンスアンプ出力
Id    ドレイン電流
I0      バイアス電流
Iref,Iref1,Iref2  定電流
Inv,Inv1,Inv2     インバータ
M0〜M5,M10,M11,Minv1,Minv3,Mp,Mp1,Mp2    PMOS トランジスタ
M6〜M9,M12,M13,Minv2,Minv4      NMOSトランジスタ
trd,tfd     遅延時間
Vdd     電源電圧
Vin1,Vin2   コンパレータ回路の入力信号
Vout,Vout1,Vout2    コンパレータ回路の出力
【図１】
0003826279.tif 000005
【図２】
0003826279.tif 000006
【図３】
0003826279.tif 000007
【図４】
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【図５】
0003826279.tif 000009
【図６】
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【図７】
0003826279.tif 000011
【図８】
0003826279.tif 000012
【図９】
0003826279.tif 000013
【図１０】
0003826279.tif 000014