(57)【特許請求の範囲】
【請求項１】
ある周期で繰り返す連続した転送クロック信号を出力するクロック出力回路と、上記転送クロック信号を入力する１個または複数個のクロック入力回路と、上記クロック出力回路と上記クロック入力回路を接続するクロックラインとで構成されたクロック信号分配装置において、上記クロック出力回路には、上記各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロック発生回路が発生した基本クロックをｎ分の１（ｎは２以上の自然数）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路と、このｎ分の１クロック分周回路が変換したｎ分の１分周クロックを順次遅延させｎ個の半整数倍周期遅延クロックにするｎ個の半整数倍周期遅延回路と、これらの半整数倍周期遅延回路がそれぞれ出力する上記ｎ個の半整数倍周期遅延クロックを上記クロック出力回路から転送クロック信号として外部へ出力するｎ個の出力ドライバ回路を備え、上記クロック入力回路には、転送クロック信号である上記ｎ個の半整数倍周期遅延クロックをそれぞれ入力するｎ個の入力レシーバ回路と、これらのｎ個の入力レシーバ回路が入力した上記ｎ個の半整数倍周期遅延クロックを基に上記基本クロック発生回路が発生する基本クロックを再合成する基本クロック合成回路を備え、上記クロック出力回路と上記クロック入力回路を接続するクロックラインを上記ｎ個の半整数倍周期遅延クロックに対応させ独立にｎ本またはｎ組で構成したことを特徴とするクロック信号分配装置。
【請求項２】
上記クロック出力回路の内部に、上記出力ドライバ回路が外部へ出力する上記ｎ個の半整数倍周期遅延クロックの遅延を微調整するｎ個の出力遅延微調回路を、上記ｎ個の半整数倍周期遅延クロックにそれぞれ独立に対応させて備えたことを特徴とする請求項１記載のクロック信号分配装置。
【請求項３】
上記クロック入力回路の内部に、入力レシーバ回路が入力した上記ｎ個の半整数倍周期遅延クロックの遅延を微調整するｎ個の入力遅延微調回路を、上記ｎ個の半整数倍周期遅延クロックにそれぞれ独立に対応させて備えたことを特徴とする請求項１もしくは請求項２に記載のクロック信号分配装置。
【請求項４】
ある周期で繰り返す連続した転送クロック信号を出力するクロック出力回路と、上記転送クロック信号を入力する１個または複数個のクロック入力回路と、上記クロック出力回路と上記クロック入力回路を接続するクロックラインとで構成されたクロック信号分配装置において、上記クロック出力回路には、上記各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロック発生回路が発生した基本クロックの立上がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．０の半整数倍周期遅延クロックである０．０倍周期遅延クロックを発生する立上がり反転回路と、同様に上記基本クロック発生回路が発生した基本クロックの立下がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．５の半整数倍周期遅延クロックである０．５倍周期遅延クロックを発生する立下がり反転回路と、上記２個の半整数倍周期遅延クロックを上記クロック出力回路から転送クロック信号として外部へ出力する２個の出力ドライバ回路を備え、上記クロック入力回路には、転送クロック信号である上記２個の半整数倍周期遅延クロックをそれぞれ入力する２個の入力レシーバ回路と、これらの２個の入力レシーバ回路が入力した上記２個の半整数倍周期遅延クロックを基に上記基本クロック発生回路が発生する基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、上記クロック出力回路と上記クロック入力回路を接続するクロックラインを上記２個の半整数倍周期遅延クロックに対応させ独立に２本または２組で構成したことを特徴とするクロック信号分配装置。
【請求項５】
ある周期で繰り返す連続した転送クロック信号を出力するクロック出力回路と、上記転送クロック信号を入力する１個または複数個のクロック入力回路と、上記クロック出力回路と上記クロック入力回路を接続するクロックラインとで構成されたクロック信号分配装置において、上記クロック出力回路には、上記各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、入力されたクロックの立上がりに同期して出力を反転する立上がり反転回路と立下がりに同期して出力を反転する立下がり反転回路の組をトーナメント的にｍ段（ｍは２以上の自然数）で構成し、クロック周波数が基本クロックの２のｍ乗分の１である２のｍ乗個の半整数倍周期遅延クロックを発生する回路と、上記２のｍ乗個の半整数倍周期遅延クロックを上記クロック出力回路から転送クロック信号として外部へ出力する２のｍ乗個の出力ドライバ回路を備え、上記クロック入力回路には、転送クロック信号である上記２のｍ乗個の半整数倍周期遅延クロックをそれぞれ入力する２のｍ乗個の入力レシーバ回路と、これらの２のｍ乗個の入力レシーバ回路が入力した上記２のｍ乗個の半整数倍周期遅延クロックを基に上記基本クロック発生回路が発生する基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、上記クロック出力回路と上記クロック入力回路を接続するクロックラインを上記２のｍ乗個の半整数倍周期遅延クロックに対応させ独立に２のｍ乗本または２のｍ乗組で構成したことを特徴とするクロック信号分配装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、転送クロック信号を出力するクロック出力回路と、この転送クロック信号を入力するクロック入力回路と、これらのクロック出力回路とクロック入力回路を接続するクロックラインから構成されるクロック信号分配装置に関するものである。
【０００２】
【従来の技術】
図９は、フェーズドアレーアンテナや計算機応用装置をはじめとする電子機器等で使用される従来のクロック信号分配装置の構成図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、２ａ、２ｂは、クロック出力回路１が出力した転送クロック信号を入力するクロック入力回路、３は、クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４は、基本クロックを転送クロック信号として外部へ直接出力する出力ドライバ回路、５は、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１とクロック入力回路２ａ、２ｂとを接続するクロックライン、６ａ、６ｂは、転送クロック信号である基本クロックを外部から直接入力する入力レシーバ回路である。
【０００３】
図１０は、クロック出力回路１が出力する転送クロック信号の波形図である。図において、７は、転送クロック信号の１周期を示す転送クロック信号周期である。
【０００４】
次に動作について説明する。クロック出力回路１から出力される転送クロック信号は、転送クロック信号周期７での繰り返しの連続した信号であり、そのクロック周波数ｆは、転送クロック信号周期７の逆数である。例えば、特許公報  特公平６−１１１４６によれば、ディジタル信号を伝送する線路とディジタル信号を出力する出力回路とそのディジタル信号を入力する入力回路についての記述がある。ここではディジタル信号をクロック信号としているが、クロック出力回路１は、基本クロック発生回路３が発生するクロック周波数ｆの基本クロックを転送クロック信号として出力ドライバ回路４を介して出力する。出力された転送クロック信号は、クロック出力回路１とクロック入力回路２ａ、２ｂとを接続する線材やケーブルやプリント基板のパターンなどにより構成されたクロックライン５を経由して１個または複数個のクロック入力回路２ａ、２ｂに分配される。クロック入力回路２ａ、２ｂでは、入力レシーバ回路６ａ、６ｂを介してクロックライン５で分配された転送クロック信号を入力する。
【０００５】
【発明が解決しようとする課題】
従来のクロック信号分配装置は、以上のように構成されているので、図には示していないが、出力ドライバ回路４の出力部と入力レシーバ回路６ａ、６ｂの入力部とクロックライン５で構成される系の浮遊容量とラインインダクタンスとライン抵抗により転送クロック信号の立ち上がり時間と立ち下がり時間が物理的に決まってしまう。つまり、出力ドライバ回路４の出力部と入力レシーバ回路６ａ、６ｂの入力部とクロックライン５で構成される系の分配できる最大のクロック周波数ｆmax が物理的に決まってしまい、この最大のクロック周波数ｆmax よりも大きいクロック周波数の転送クロック信号をクロック出力回路１からクロック入力回路２ａ、２ｂへクロックライン５を経由して分配することができないという課題があった。
【０００６】
この発明は、かかる課題を解決するためになされたものであり、出力ドライバ回路４の出力部と入力レシーバ回路６ａ、６ｂの入力部とクロックライン５で構成される系の分配できる最大のクロック周波数ｆmax よりも大きいクロック周波数である基本クロックをクロック出力回路１からクロック入力回路２ａ、２ｂへ分配することができるクロック信号分配装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
第１の発明のクロック信号分配装置は、クロック出力回路には、各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロックをｎ分の１（ｎは２以上の自然数）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路と、このｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させｎ個の半整数倍周期遅延クロックにするｎ個の半整数倍周期遅延回路と、これらのｎ個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力するｎ個の出力ドライバ回路を備え、クロック入力回路には、転送クロック信号であるｎ個の半整数倍周期遅延クロックをそれぞれ入力するｎ個の入力レシーバ回路と、入力したｎ個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインをｎ個の半整数倍周期遅延クロックに対応させ独立にｎ本またはｎ組で構成している。
【０００８】
また、第２の発明のクロック信号分配装置は、クロック出力回路には、各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロックをｎ分の１（ｎは２以上の自然数）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路と、このｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させｎ個の半整数倍周期遅延クロックにするｎ個の半整数倍周期遅延回路と、これらのｎ個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力するｎ個の出力ドライバ回路と、さらに、ｎ個の半整数倍周期遅延クロックの遅延を微調整するｎ個の出力遅延微調回路を備え、クロック入力回路には、転送クロック信号であるｎ個の半整数倍周期遅延クロックをそれぞれ入力するｎ個の入力レシーバ回路と、入力したｎ個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインをｎ個の半整数倍周期遅延クロックに対応させ独立にｎ本またはｎ組で構成している。
【０００９】
また、第３の発明のクロック信号分配装置は、クロック出力回路には、各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロックをｎ分の１（ｎは２以上の自然数）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路と、このｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させｎ個の半整数倍周期遅延クロックにするｎ個の半整数倍周期遅延回路と、これらのｎ個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力するｎ個の出力ドライバ回路と、さらに、ｎ個の半整数倍周期遅延クロックの遅延を微調整するｎ個の出力遅延微調回路を備え、クロック入力回路には、転送クロック信号であるｎ個の半整数倍周期遅延クロックをそれぞれ入力するｎ個の入力レシーバ回路と、入力したｎ個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路と、また、入力したｎ個の半整数倍周期遅延クロックの遅延を微調整するｎ個の入力遅延微調回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインをｎ個の半整数倍周期遅延クロックに対応させ独立にｎ本またはｎ組で構成している。
【００１０】
また、第４の発明のクロック信号分配装置は、クロック出力回路には、各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロック発生回路が発生した基本クロックの立上がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．０である半整数倍周期遅延クロックを発生する立上がり反転回路と、同様にこの基本クロック発生回路が発生した基本クロックの立下がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．５である半整数倍周期遅延クロックを発生する立下がり反転回路と、これらの２個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力する２個の出力ドライバ回路を備え、クロック入力回路には、転送クロック信号である２個の半整数倍周期遅延クロックをそれぞれ入力する２個の入力レシーバ回路と、入力した２個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインを２個の半整数倍周期遅延クロックに対応させ独立に２本または２組で構成している。
【００１１】
また、第５の発明のクロック信号分配装置は、クロック出力回路には、各クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、入力されたクロックの立上がりに同期して出力を反転する立上がり反転回路と立下がりに同期して出力を反転する立下がり反転回路の組をトーナメント的にｍ段（ｍは２以上の自然数）で構成し、クロック周波数が基本クロックの２のｍ乗分の１である２のｍ乗個の半整数倍周期遅延クロックを発生する回路と、これらの２のｍ乗個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力する２のｍ乗個の出力ドライバ回路を備え、クロック入力回路には、転送クロック信号である２のｍ乗個の半整数倍周期遅延クロックをそれぞれ入力する２のｍ乗個の入力レシーバ回路と、入力した２のｍ乗個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインを２のｍ乗個の半整数倍周期遅延クロックに対応させ独立に２のｍ乗本または２のｍ乗組で構成している。
【００１２】
【発明の実施の形態】
実施の形態１
図１は、この発明の実施の形態１の構成図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、２ａ、２ｂは、クロック出力回路１が出力した転送クロック信号を入力するクロック入力回路、３は、各クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４ａ〜４ｃは、転送クロック信号を外部へ直接出力する出力ドライバ回路、５ａ〜５ｃは、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１とクロック入力回路２ａ、２ｂとを接続するそれぞれ独立したクロックライン、６ａ〜６ｆは、クロックライン５ａ〜５ｃを経由して分配された転送クロック信号を外部から直接入力する入力レシーバ回路、８は、基本クロック発生回路３が発生した基本クロックをｎ分の１（ｎは２以上の自然数、図ではｎが３の場合）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路、９ａ〜９ｃは、ｎ分の１クロック分周回路８が変換したｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させ転送クロック信号となるｎ個の半整数倍周期遅延クロックに変換する半整数倍周期遅延回路、１０ａ、１０ｂは、クロック入力回路２ａ、２ｂの入力レシーバ回路６ａ〜６ｆが入力した転送クロック信号であるｎ個の半整数倍周期遅延クロックを基に基本クロック発生回路３が発生する基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路である。
【００１３】
図２は、この発明の実施の形態１の各クロックの波形図である。この波形図では、クロック出力回路１からクロックライン５ａ〜５ｃを経由しクロック入力回路２ａ、２ｂへの各系に共通に発生する信号遅延は無視している。図において、１１は、基本クロック発生回路３が発生する基本クロックの１周期を示す基本クロック周期、１２は、ｎ分の１クロック分周回路８が変換した基本クロックのｎ分の１のクロック周波数であるｎ分の１分周クロックの１周期を示すｎ分の１分周クロック周期、１３は、半整数倍周期遅延回路９ａが変換した半整数が０．０の半整数倍周期遅延クロックである０．０倍周期遅延クロックの基本クロックからの遅延時間を示す０．０倍周期遅延、１４は、半整数倍周期遅延回路９ｂが変換した半整数が０．５の半整数倍周期遅延クロックである０．５倍周期遅延クロックの基本クロックからの遅延時間を示す０．５倍周期遅延、１５は、半整数倍周期遅延回路９ｃが変換した半整数が１．０の半整数倍周期遅延クロックである１．０倍周期遅延クロックの基本クロックからの遅延時間を示す１．０倍周期遅延、１６は、入力レシーバ回路６ａ〜６ｆが入力した０．０倍周期遅延クロックと０．５倍周期遅延クロックと１．０倍周期遅延クロックつまり分配された転送クロック信号であるｎ個の半整数倍周期遅延クロックを基に基本クロック合成回路１０ａ、１０ｂが再合成した合成クロックの１周期を示す合成クロック周期である。
【００１４】
図３は、この発明の実施の形態１のｎ分の１クロック分周回路８のｎが３の場合の構成図とその各回路の出力の波形図である。図において、１７は、基本クロック発生回路３が発生する基本クロックの３周期ごとにパルスを発生する３進カウンタ回路、１８は、基本クロックの立下がりに同期して入力信号を保持出力する一時保持回路、１９は、３進カウンタ回路１７の出力と一時保持回路１８の出力の論理和を取り出力する論理和回路である。
【００１５】
次に動作について説明する。図には示していないが、出力ドライバ回路４ａの出力部と入力レシーバ回路６ａ、６ｄの入力部とクロックライン５ａで構成される系も、出力ドライバ回路４ｂの出力部と入力レシーバ回路６ｂ、６ｅの入力部とクロックライン５ｂで構成される系も、出力ドライバ回路４ｃの出力部と入力レシーバ回路６ｃ、６ｆの入力部とクロックライン５ｃで構成される系も、それぞれの系の浮遊容量とラインインダクタンスとライン抵抗により転送クロック信号の立上がり時間と立下がり時間が物理的に決まってしまう。これは、従来の装置と同様である。つまり、それぞれの系の分配できる転送クロック信号の最大のクロック周波数をｆmax 、基本クロック発生回路３が発生する各クロック入力回路２ａ、２ｂに分配すべき基本クロックのクロック周波数をｆbaseとした時、ｆbaseが、ｆmax よりも大きい場合には、基本クロックをそのままクロック出力回路１から転送クロック信号として出力しても転送クロック信号をクロック入力回路２ａ、２ｂに分配することはできない。
【００１６】
そこで、基本クロックのクロック周波数ｆbaseを２以上の自然数ｎで割って、その割った値がｆmax よりも小さい値になるｎで本発明のクロック信号分配装置を構成する。説明上、以下はｎが３の場合について説明する。
【００１７】
基本クロック発生回路３で発生する各クロック入力回路２ａ、２ｂに分配すべき基本クロックは、図２の基本クロックの波形のように基本クロック周期１１での繰り返しの連続した信号であり、そのクロック周波数ｆbaseは、基本クロック周期１１の逆数である。ｆmax よりも大きい値のクロック周波数である基本クロックは、ｎ分の１クロック分周回路８においてｆmax よりも小さい値のクロック周波数であるｎ分の１分周クロックに変換される。例えば、図３の３進カウンタ回路１７と一時保持回路１８と論理和回路１９で構成されるｎ分の１クロック分周回路８においては、図３の波形図のように、３進カウンタ回路１７の出力波形と一時保持回路１８の出力波形を論理和回路１９で論理和を取ることにより、論理和回路１９の出力波形のようにｎが３であるｎ分の１分周クロックに変換することができる。これにより、図２のｎ分の１分周クロックの波形のようにｎが３の場合、ｎ分の１分周クロック周期１２は基本クロック周期１１の３倍になる。逆に、このｎ分の１分周クロックのクロック周波数は、基本クロックのクロック周波数ｆbaseの３分の１になり、ｆmax よりも小さくなる。したがって、クロック出力回路１からクロック入力回路２ａ、２ｂへクロックライン５ａ〜５ｃを経由して分配することができる。
【００１８】
また、ｎ分の１クロック分周回路８が変換したｎ分の１分周クロックは、半整数倍周期遅延回路９ａ〜９ｃで基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延されｎ個の半整数倍周期遅延クロックになる。つまり、半整数倍周期遅延回路９ａでは、ｎ分の１分周クロックを基本クロックから図２の０．０倍周期遅延１３の遅延をかけ０．０倍周期遅延クロックにし、半整数倍周期遅延回路９ｂでは、ｎ分の１分周クロックを基本クロックから図２の０．５倍周期遅延１４の遅延をかけ０．５倍周期遅延クロックにし、半整数倍周期遅延回路９ｃでは、ｎ分の１分周クロックを基本クロックから図２の１．０倍周期遅延１５の遅延をかけ１．０倍周期遅延クロックにする。ここで、０．０倍周期遅延クロックは、遅延が０．０倍周期遅延１３、つまり、遅延無しであるので、ｎ分の１分周クロックと同じタイミングのものである。また、０．０倍周期遅延クロックも０．５倍周期遅延クロックも１．０倍周期遅延クロックもその周期はｎ分の１分周クロック周期１２と同じであるから、その逆数であるクロック周波数もｎ分の１分周クロックと同じである。したがって、０．０倍周期遅延クロックと０．５倍周期遅延クロックと１．０倍周期遅延クロックのクロック周波数は、ｆmax よりも小さいため、クロック出力回路１からクロック入力回路２ａ、２ｂへクロックライン５ａ〜５ｃを経由して分配することができる。
【００１９】
よって、０．０倍周期遅延クロックを出力ドライバ回路４ａからクロック出力回路１の外部へ出力し、クロックライン５ａを経由してクロック入力回路２ａ、２ｂの入力レシーバ回路６ａ、６ｄへ分配し、０．５倍周期遅延クロックを出力トライバ回路４ｂからクロック出力回路１の外部へ出力し、クロックライン５ｂを経由してクロック入力回路２ａ、２ｂの入力レシーバ回路６ｂ、６ｅへ分配し、１．０倍周期遅延クロックを出力ドライバ回路４ｃからクロック出力回路１の外部へ出力し、クロックライン５ｃを経由してクロック入力回路２ａ、２ｂの入力レシーバ回路６ｃ、６ｆへ分配する。クロック入力回路２ａ、２ｂの内部の基本クロック合成回路１０ａ、１０ｂでは、入力レシーバ回路６ａ〜６ｆが入力した０．０倍周期遅延クロックと０．５倍周期遅延クロックと１．０倍周期遅延クロックの排他的論理和をとることにより図２の合成クロックを得ることができる。この合成クロックの合成クロック周期１６は、図２からも明らかなように基本クロックの基本クロック周期１１と同じである。つまり、上記、出力ドライバ回路４ａ〜４ｃの出力部と入力レシーバ回路６ａ〜６ｆの入力部とクロックライン５ａ〜５ｃで構成されるそれぞれの系の分配できるクロック信号の最大のクロック周波数ｆmax よりも大きいクロック周波数ｆbaseである基本クロックをクロック出力回路１からクロック入力回路２ａ、２ｂへ分配することができるという効果が得られる。
【００２０】
実施の形態２
図４は、この発明の実施の形態２の構成図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、２ａ、２ｂは、クロック出力回路１が出力した転送クロック信号を入力するクロック入力回路、３は、各クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４ａ〜４ｃは、転送クロック信号を外部へ直接出力する出力ドライバ回路、５ａ〜５ｃは、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１とクロック入力回路２ａ、２ｂとを接続するそれぞれ独立したクロックライン、６ａ〜６ｆは、クロックライン５ａ〜５ｃを経由して分配された転送クロック信号を外部から直接入力する入力レシーバ回路、８は、基本クロック発生回路３が発生した基本クロックをｎ分の１（ｎは２以上の自然数、図ではｎが３の場合）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路、９ａ〜９ｃは、ｎ分の１クロック分周回路８が変換したｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させ転送クロック信号となるｎ個の半整数倍周期遅延クロックに変換する半整数倍周期遅延回路、１０ａ、１０ｂは、クロック入力回路２ａ、２ｂの入力レシーバ回路６ａ〜６ｆが入力した転送クロック信号であるｎ個の半整数倍周期遅延クロックを基に基本クロック発生回路３が発生する基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路、２０ａ〜２０ｃは、各出力ドライバ回路４ａ〜４ｃから出力する転送クロック信号であるｎ個の半整数倍周期遅延クロック間の半整数倍周期遅延回路９ａ〜９ｃや出力ドライバ回路４ａ〜４ｃなどの特性のばらつきによる所望遅延からの遅延のばらつきをｎ個の半整数倍周期遅延クロックにそれぞれ独立に微調整できる出力遅延微調回路である。
【００２１】
次に動作について説明する。半整数倍周期遅延回路９ａ〜９ｃや出力ドライバ回路４ａ〜４ｃの特性のばらつきと、クロック出力回路１内部のｎ分の１クロック分周回路８と半整数倍周期遅延回路９ａ〜９ｃの接続ラインや半整数倍周期遅延回路９ａ〜９ｃと出力ドライバ回路４ａ〜４ｃの接続ライン、さらに、出力ドライバ回路４ａ〜４ｃから外部への接続ラインの長さを含めた特性のばらつきによって、０．０倍周期遅延クロックの０．０倍周期遅延１３と０．５倍周期遅延クロックの０．５倍周期遅延１４と１．０倍周期遅延クロックの１．０倍周期遅延１５が図２のような所望の遅延からずれてしまう。この場合、基本クロック合成回路１０ａ、１０ｂが出力する合成クロックのハイレベルとローレベルの割合が基本クロックのものと異なってしまう。これに対して、出力遅延微調回路２０ａ〜２０ｃを備えることにより上記のクロック出力回路１における各回路と各ラインの特性のばらつきによる０．０倍周期遅延クロックと０．５倍周期遅延クロックと１．０倍周期遅延クロックをはじめとする基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させたｎ個の半整数倍周期遅延クロックの所望遅延からの遅延のばらつきをより小さくすることができる。つまり、クロック入力回路２ａ、２ｂ内部の基本クロック合成回路１０ａ、１０ｂが出力する合成クロックをより基本クロックに近づけることができるという効果が得られる。
【００２２】
実施の形態３
図５は、この発明の実施の形態３の構成図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、２ａ、２ｂは、クロック出力回路１が出力した転送クロック信号を入力するクロック入力回路、３は、各クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４ａ〜４ｃは、転送クロック信号を外部へ直接出力する出力ドライバ回路、５ａ〜５ｃは、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１とクロック入力回路２ａ、２ｂとを接続するそれぞれ独立したクロックライン、６ａ〜６ｆは、クロックライン５ａ〜５ｃを経由して分配された転送クロック信号を外部から直接入力する入力レシーバ回路、８は、基本クロック発生回路３が発生した基本クロックをｎ分の１（ｎは２以上の自然数、図ではｎが３の場合）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路、９ａ〜９ｃは、ｎ分の１クロック分周回路８が変換したｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させ転送クロック信号となるｎ個の半整数倍周期遅延クロックに変換する半整数倍周期遅延回路、１０ａ、１０ｂは、クロック入力回路２ａ、２ｂの入力レシーバ回路６ａ〜６ｆが入力した転送クロック信号であるｎ個の半整数倍周期遅延クロックを基に基本クロック発生回路３が発生する基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路、２０ａ〜２０ｃは、各出力ドライバ回路４ａ〜４ｃから出力する転送クロック信号であるｎ個の半整数倍周期遅延クロック間の半整数倍周期遅延回路９ａ〜９ｃや出力ドライバ回路４ａ〜４ｃなどの特性のばらつきによる所望遅延からの遅延のばらつきをｎ個の半整数倍周期遅延クロックにそれぞれ独立に微調整できる出力遅延微調回路、２１ａ〜２１ｆは、各入力レシーバ回路６ａ〜６ｆが入力した転送クロック信号であるｎ個の半整数倍周期遅延クロック同士間の、入力レシーバ回路６ａ〜６ｆなどの特性のばらつきにより発生する所望遅延からの遅延のばらつきをｎ個の半整数倍周期遅延クロックにそれぞれ独立に微調整できる入力遅延微調回路である。
【００２３】
次に動作について説明する。入力レシーバ回路６ａ〜６ｆなどの特性のばらつきと、クロック入力回路２ａ、２ｂ内部の入力レシーバ回路６ａ〜６ｆと基本クロック合成回路１０ａ、１０ｂの接続ラインやクロックライン５ａ〜５ｃの長さを含めた特性のばらつきによって、０．０倍周期遅延クロックの０．０倍周期遅延１３と０．５倍周期遅延クロックの０．５倍周期遅延１４と１．０倍周期遅延クロックの１．０倍周期遅延１５が図２のような所望の遅延からずれてしまう。この場合、基本クロック合成回路１０ａ、１０ｂが出力する合成クロックのハイレベルとローレベルの割合が基本クロックのものと異なってしまう。これに対して、入力遅延微調回路２１ａ〜２１ｆを備えることにより上記のクロック入力回路２ａ、２ｂにおける入力レシーバ回路６ａ〜６ｆと各接続ラインの特性のばらつき、および、クロックライン５ａ〜５ｃの長さを含めた特性のばらつきによる０．０倍周期遅延クロックと０．５倍周期遅延クロックと１．０倍周期遅延クロックをはじめとする基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させたｎ個の半整数倍周期遅延クロックの所望遅延からの遅延のばらつきをより小さくすることができる。つまり、クロック入力回路２ａ、２ｂ内部の基本クロック合成回路１０ａ、１０ｂが出力する合成クロックをより基本クロックに近づけることができるという効果が得られる。
【００２４】
実施の形態４
図６は、この発明の実施の形態４のクロック出力回路の構成図と各回路の出力の波形図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、３は、各クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４ａ、４ｂは、転送クロック信号を外部へ直接出力する出力ドライバ回路、５ａ、５ｂは、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１と外部とを接続するそれぞれ独立したクロックライン、１１は、基本クロック発生回路３が発生する基本クロックの１周期を示す基本クロック周期、１２は、ｎが２の場合のｎ分の１分周クロックの１周期を示すｎ分の１分周クロック周期、１３は、半整数が０．０の半整数倍周期遅延クロックである０．０倍周期遅延クロックの基本クロックからの遅延時間を示す０．０倍周期遅延、１４は、半整数が０．５の半整数倍周期遅延クロックである０．５倍周期遅延クロックの基本クロックからの遅延時間を示す０．５倍周期遅延、２２は、基本クロック発生回路３が発生した基本クロックの立上がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．０の半整数倍周期遅延クロックである０．０倍周期遅延クロックを発生する立上がり反転回路、２３は、基本クロック発生回路３が発生した基本クロックの立下がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．５の半整数倍周期遅延クロックである０．５倍周期遅延クロックを発生する立下がり反転回路である。
【００２５】
次に動作について説明する。図６のように、立上がり反転回路２２の出力波形は、基本クロックが立上がるたびに出力が反転し、立下がり反転回路２３の出力波形は、基本クロックが立下がるたびに出力が反転する。これらの出力波形の周期は、図６から明らかなように、基本クロック発生回路３が発生した基本クロックの基本クロック周期１１の２倍になり、これはｎが２の場合のｎ分の１分周クロックの周期であるｎ分の１分周クロック周期１２と一致する。また、立上がり反転回路２２の出力波形の基本クロックとの遅延は、０．０倍周期遅延１３と一致し、立下がり反転回路２３の出力波形の基本クロックとの遅延は、０．５倍周期遅延１４と一致する。つまり、立上がり反転回路２２の出力波形は、ｎが２の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する０．０倍周期遅延クロックと一致し、立下がり反転回路２３の出力波形は、ｎが２の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する０．５倍周期遅延クロックと一致する。したがって、ｎが２の場合、実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９に代わって、立上がり反転回路２２と立下がり反転回路２３の単純な回路で２個の半整数倍周期遅延クロックを発生することができ、クロック出力回路１を小型化することができるという効果が得られる。
【００２６】
実施の形態５
図７は、この発明の実施の形態５のクロック出力回路の構成図である。図において、１は、クロック信号分配装置が分配する転送クロック信号を出力するクロック出力回路、３は、各クロック入力回路２ａ、２ｂに分配すべき基本クロックを発生する基本クロック発生回路、４ａ〜４ｄは、転送クロック信号を外部へ直接出力する出力ドライバ回路、５ａ〜５ｄは、線材やケーブルやプリント基板のパターンなどにより構成された、クロック出力回路１と外部とを接続するそれぞれ独立したクロックライン、２２ａ〜２２ｃは、入力されたクロックの立上がりに同期して出力を反転する立上がり反転回路、２３ａ〜２３ｃは、入力されたクロックの立下がりに同期して出力を反転する立下がり反転回路である。また、図８は、各回路の出力の波形図である。
【００２７】
次に動作について説明する。図７のように、立上がり反転回路２２ａ〜２２ｃと立下がり反転回路２３ａ〜２３ｃの組がトーナメント的にｍ段（ｍは２以上の自然数）で構成されているため、ｍ段目の立上がり反転回路２２ａ〜２２ｃと立下がり反転回路２３ａ〜２３ｃの出力波形の周期は基本クロックの周期の２のｍ乗倍になる。図７の場合はｍが２であるから、２段目の立上がり反転回路２２ｂ、２２ｃと立下がり反転回路２３ｂ、２３ｃの出力波形の周期は、図８からも明らかなように基本クロックの周期の４倍になる。また、ｍ段目の立上がり反転回路２２ａ〜２２ｃと立下がり反転回路２３ａ〜２３ｃの出力波形は、図８から明らかなように、並び換えることにより基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延した波形になる。つまり、図７、図８では、２段目の立上がり反転回路２２ｂの出力波形は、ｎが４の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する０．０倍周期遅延クロックと一致し、２段目の立上がり反転回路２２ｃの出力波形は、ｎが４の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する０．５倍周期遅延クロックと一致し、２段目の立下がり反転回路２３ｂの出力波形は、ｎが４の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する１．０倍周期遅延クロックと一致し、２段目の立下がり反転回路２３ｃの出力波形は、ｎが４の場合の実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９で変換する１．５倍周期遅延クロックと一致する。したがって、ｎが２のｍ乗の場合、実施の形態１〜３のｎ分の１クロック分周回路８と半整数倍周期遅延回路９に代わって、立上がり反転回路２２ａ〜２２ｃと立下がり反転回路２３ａ〜２３ｃの組をトーナメント的にｍ段で構成する単純な回路で２のｍ乗個の半整数倍周期遅延クロックを発生することができ、クロック出力回路１を小型化することができるという効果が得られる。
【００２８】
実施の形態６
また、上記の実施の形態１〜３では、クロック入力回路２ａ、２ｂが２個の場合について説明したが、任意の数のクロック入力回路２ａ、２ｂの場合にも同様の効果が得られる。
【００２９】
実施の形態７
また、上記の実施の形態１〜３および６では、ｎが３の場合について説明したが、２以上の任意の自然数のｎの場合にも同様の効果が得られる。
【００３０】
実施の形態８
また、上記の実施の形態５では、ｍが２つまりｎが４の場合について説明したが、２以上の任意の自然数のｍの場合にも同様の効果が得られる。
【００３１】
実施の形態９
また、上記の実施の形態４、５および８では、クロック出力回路１のみについて説明したが、それに接続されるクロック入力回路２ａ、２ｂの数やクロックライン５ａ〜５ｄの数が任意の数の場合にも同様の効果が得られる。
【００３２】
実施の形態１０
また、上記の実施の形態４、５、８および９では、実施の形態２、３の出力遅延微調回路２０ａ〜２０ｃと入力遅延微調回路２１ａ〜２１ｆが無い場合について説明したが、これらを付加した場合でも同様の効果が得られる。
【００３３】
実施の形態１１
また、上記の実施の形態１〜１０では、各クロックライン５ａ〜５ｄが１本のラインにより構成された場合について説明したが、１本または複数本の線材やケーブルやプリント基板のパターンなどにより構成された場合や、光ファイバの場合や、今後開発される接続手段により構成された場合にも同様の効果が得られる。
【００３４】
【発明の効果】
第１の発明によれば、クロック出力回路には、クロック入力回路に分配すべき基本クロックを発生する基本クロック発生回路と、この基本クロックをｎ分の１（ｎは２以上の自然数）のクロック周波数であるｎ分の１分周クロックに変換するｎ分の１クロック分周回路と、このｎ分の１分周クロックを基本クロックの０．０倍周期から０．５倍周期ごとに順次遅延させｎ個の半整数倍周期遅延クロックにするｎ個の半整数倍周期遅延回路と、これらのｎ個の半整数倍周期遅延クロックをクロック出力回路から転送クロック信号として外部へ出力するｎ個の出力ドライバ回路を備え、クロック入力回路には、転送クロック信号であるｎ個の半整数倍周期遅延クロックをそれぞれ入力するｎ個の入力レシーバ回路と、入力したｎ個の半整数倍周期遅延クロックを基に基本クロックを再合成する主に排他的論理和回路から成る基本クロック合成回路を備え、クロック出力回路とクロック入力回路を接続するクロックラインをｎ個の半整数倍周期遅延クロックに対応させ独立にｎ本またはｎ組で構成しているので、クロック周波数が基本クロックのｎ分の１であるｎ個の半整数倍周期遅延クロックをクロックライン経由してクロック出力回路からクロック入力回路ヘ分配することができ、クロック入力回路内部で基本クロックを再合成できる。よって、出力ドライバ回路の出力部と入力レシーバ回路の入力部とクロックラインで構成されるそれぞれの系の分配できる転送クロック信号の最大のクロック周波数ｆmax よりも大きいクロック周波数ｆbaseである基本クロックをクロック出力回路からクロック入力回路へ分配することができるという効果が得られる。
【００３５】
また、第２の発明によれば、クロック出力回路に、ｎ個（ｎは２以上の自然数）の半整数倍周期遅延クロックの遅延を微調整するｎ個の出力遅延微調回路を備えているので、クロック出力回路における各回路と各ラインの特性のばらつきによる０．０倍周期から０．５倍周期ごとに順次遅延させたｎ個の半整数倍周期遅延クロックの所望遅延からの遅延のばらつきをより小さくすることができる。よって、クロック入力回路内部の基本クロック合成回路が出力する合成クロックをより基本クロックに近づけることができるという効果が得られる。
【００３６】
また、第３の発明によれば、クロック入力回路に、入力したｎ個（ｎは２以上の自然数）の半整数倍周期遅延クロックの遅延を微調整するｎ個の入力遅延微調回路を備えているので、クロック入力回路における入力レシーバ回路と各接続ラインの特性のばらつき、および、クロックラインの長さを含めた特性のばらつきによる０．０倍周期から０．５倍周期ごとに順次遅延させたｎ個の半整数倍周期遅延クロックの所望遅延からの遅延のばらつきをより小さくすることができる。よって、クロック入力回路内部の基本クロック合成回路が出力する合成クロックをより基本クロックに近づけることができるという効果が得られる。
【００３７】
また、第４の発明によれば、クロック出力回路に、基本クロック発生回路が発生した基本クロックの立上がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．０である半整数倍周期遅延クロックを発生する立上がり反転回路と、同様にこの基本クロックの立下がりに同期して出力を反転することによりクロック周波数が基本クロックの２分の１であり半整数が０．５である半整数倍周期遅延クロックを発生する立下がり反転回路を備えたので、ｎが２の場合、ｎ分の１クロック分周回路と半整数倍周期遅延回路に代わって、立上がり反転回路と立下がり反転回路の単純な回路で２個の半整数倍周期遅延クロックを発生することができる。よって、クロック出力回路を小型化することができるという効果が得られる。
【００３８】
また、第５の発明によれば、クロック出力回路に、入力されたクロックの立上がりに同期して出力を反転する立上がり反転回路と立下がりに同期して出力を反転する立下がり反転回路の組をトーナメント的にｍ段（ｍは２以上の自然数）で構成したので、ｍ段目の立上がり反転回路と立下がり反転回路の出力波形の周期は基本クロックの周期の２のｍ乗倍になり、また、これらの出力波形は、０．０倍周期から０．５倍周期ごとに順次遅延した波形になる。したがって、ｎが２のｍ乗の場合、ｎ分の１クロック分周回路と半整数倍周期遅延回路に代わって、立上がり反転回路と立下がり反転回路の組をトーナメント的にｍ段で構成する単純な回路で２のｍ乗個の半整数倍周期遅延クロックを発生することができる。よって、クロック出力回路を小型化することができるという効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の構成図である。
【図２】  この発明の実施の形態１の各クロックの波形図である。
【図３】  この発明の実施の形態１のｎ分の１クロック分周回路の構成図と各回路の出力の波形図である。
【図４】  この発明の実施の形態２の構成図である。
【図５】  この発明の実施の形態３の構成図である。
【図６】  この発明の実施の形態４のクロック出力回路の構成図と各回路の出力波形図である。
【図７】  この発明の実施の形態５のクロック出力回路の構成図である。
【図８】  この発明の実施の形態５の各回路の出力の波形図である。
【図９】  従来のクロック信号分配装置の構成図である。
【図１０】  従来のクロック信号分配装置のクロック信号の波形図である。
【符号の説明】
１  クロック出力回路、２  クロック入力回路、３  基本クロック発生回路、４  出力ドライバ回路、５  クロックライン、６  入力レシーバ回路、８  ｎ分の１クロック分周回路、９  半整数倍周期遅延回路、１０  基本クロック合成回路、２０  出力遅延微調回路、２１  入力遅延微調回路、２２  立上がり反転回路、２３  立下がり反転回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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