(57)【特許請求の範囲】
【請求項１】
エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラ型のトランジスタを作製するトランジスタの製造方法であって、
半導体基板上に上記エミッタオーミック接合電極とベースオーミック接合電極を形成した後、
半導体基板上に給電用導電性膜を形成する工程と、
第１のフォトリソグラフィを行って、上記導電性膜上に、配線領域に対応した第１開口を有する第１マスクレジストを形成する工程と、
上記導電性膜を陰極として第１の電解メッキを行って、上記第１開口内に金属を析出させて第１配線層を形成する工程と、
熱処理を行って、上記第１マスクレジストを硬化させてフォトリソグラフィ用の溶剤に対して不溶化する工程と、
第２のフォトリソグラフィを行って、上記第１マスクレジストの第１開口に少なくとも一部が重なる領域に第２開口を有する第２マスクレジストを形成する工程と、
上記導電性膜を陰極として第２の電解メッキを行って、上記第２マスクレジストの第２開口内に金属を析出させて第２配線層を形成する工程と
を設けて、上記エミッタオーミック接合電極、ベースオーミック接合電極と外部端子とをつなぐエミッタ配線、ベース配線を形成するとともに、
上記エミッタ配線またはベース配線のうち一方の配線をなす第１配線層の境界位置よりも上記一方の配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線またはベース配線のうち他方の配線に対して離間させることを特徴とするトランジスタの製造方法。
【請求項２】
請求項１に記載のトランジスタの製造方法において、
剥離剤を用いて上記各マスクレジストを除去する工程と、
上記導電性膜のうち配線領域以外の領域に存する部分を除去する工程を有することを特徴とするトランジスタの製造方法。
【請求項３】
請求項１または２に記載のトランジスタの製造方法において、
上記第１マスクレジストをネガ型のレジスト材料で形成して、上記第１の配線層形成後第２フォトリソグラフィ前の熱処理工程を省略したことを特徴とするトランジスタの製造方法。
【請求項４】
請求項１、２または３に記載のトランジスタの製造方法において、
上記第２マスクレジストの第２開口を定める境界の少なくとも一部が、上記第１マスクレジストの第１開口が占める領域内にあることを特徴とするトランジスタの製造方法。
【請求項５】
請求項１乃至４のいずれか一つに記載のトランジスタの製造方法において、
上記第２マスクレジストの第２開口を定める境界の少なくとも一部が、上記第１マスクレジストの第１開口が占める領域外にあることを特徴とするトランジスタの製造方法。
【請求項６】
請求項１乃至５のいずれか一つに記載のトランジスタの製造方法において、
上記第１マスクレジストの厚みを薄くする一方、上記第２マスクレジストの厚みを厚くしたことを特徴とするトランジスタの製造方法。
【請求項７】
請求項１乃至６のいずれか一つに記載のトランジスタの製造方法において、
上記ベース配線をなす第１配線層の境界位置よりも上記ベース配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線に対して離間させる一方、上記エミッタ配線をなす第１配線層の境界位置よりも上記エミッタ配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記ベース配線に対して接近させることを特徴とするトランジスタの製造方法。
【請求項８】
請求項１乃至７のいずれか一つに記載のトランジスタの製造方法を用いて製造されたことを特徴とするトランジスタ。
【請求項９】
請求項１乃至７のいずれか一つに記載のトランジスタの製造方法を用いて製造されたことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はトランジスタの製造方法に関する。また、この発明はそのような製造方法により作製されるトランジスタおよび集積回路に関する。
【０００２】
【従来の技術】
ミリ波帯やマイクロ波帯の高周波信号を扱う半導体装置では、配線の抵抗成分を低減して高周波信号の伝送損失を低減する観点から、配線として低抵抗な金（Ａｕ）、銅（Ｃｕ）等の金属からなる厚膜配線が広く用いられている。
【０００３】
そのような配線は、例えば次のような方法により形成されている（特開平３−２１１７３２号公報）。すなわち、図１３（ａ）に示すように、基板３０１上にフォトレジストを塗布し、露光、現像を行って、配線を形成すべき領域（以下「配線領域」という。）に対応した開口３１０を有する保護レジスト３０２を形成する。次に、基板３０１上の全域に、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）の順に金属膜を蒸着法あるいはスパッタ法により堆積して、１００〜２００ｎｍ程度の厚さの給電用導電性膜３０３を形成する。次に、図１３（ｂ）に示すように、基板３０１上の全域に厚膜レジスト３０４を塗布した上、配線領域に対応した開口３１１を有する絶縁膜３０５を形成する。次に、図１３（ｃ）に示すように、絶縁膜３０５をマスクとして異方性ドライエッチングを行って、厚膜レジスト３０４に開口３１２を設ける。絶縁膜３０５をマスクとしている理由は、開口３１２の寸法精度をできるだけ高めるためである。次に、この開口３１２を有する厚膜レジスト３０４をメッキ用マスクとし、導線性膜３０３を陰電極として電解メッキを行うことにより厚膜レジスト３０４の開口３１２内に金属を析出させて配線電極３０６を形成する。この後、図１３（ｄ）に示すように、絶縁膜３０５と厚膜レジスト３０４を除去する。さらに、配線電極３０６をマスクとして導電性膜３０３に対してイオンミリングを行って、導電性膜３０３のうち配線電極３０６の外側に露出している部分を除去する。最後に、酸素アッシングを行って保護レジスト３０２を除去する。
【０００４】
【発明が解決しようとする課題】
ところで、素子を高性能化、微細化するためには、配線をより微細な寸法に加工し、かつ配線同士を近接させる必要がある。
【０００５】
しかし、上記方法では、厚膜レジスト（メッキ用マスク）３０４の厚みを、形成すべき配線３０６の厚さより厚く設定しなければならない。このため、形成すべき配線３０６が細い場合は、レジスト３０４の厚みと開口３１２の幅（図１３における横方向の幅）との比（アスペクト比）が大きくなる。この結果、開口３１２が均一な寸法に形成されず、配線３０６が断線する場合がある。また、形成すべき配線３０６同士の間隔が狭い場合、レジスト３０４の厚みとレジスト３０４の幅（図１３における横方向の幅）との比（アスペクト比）が大きくなる。この結果、レジスト３０４が均一な寸法に形成されなかったり、形成されてもストレスにより変形や割れが生じたりして、隣り合う配線３０６同士が電気的に短絡する場合がある。この結果、作製されるトランジスタや集積回路の歩留りが低下する。
【０００６】
そこで、この発明の目的は、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、断線や短絡が生じないように配線を精度良く形成でき、歩留りを高めることができるトランジスタの製造方法を提供することにある。
【０００７】
また、この発明の目的は、歩留り良く作製され、高周波における性能が高いトランジスタおよび集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明のトランジスタの製造方法は、エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラ型のトランジスタを作製するトランジスタの製造方法であって、
半導体基板上に上記エミッタオーミック接合電極とベースオーミック接合電極を形成した後、
半導体基板上に給電用導電性膜を形成する工程と、
第１のフォトリソグラフィを行って、上記導電性膜上に、配線領域に対応した第１開口を有する第１マスクレジストを形成する工程と、
上記導電性膜を陰極として第１の電解メッキを行って、上記第１開口内に金属を析出させて第１配線層を形成する工程と、
熱処理を行って、上記第１マスクレジストを硬化させてフォトリソグラフィ用の溶剤に対して不溶化する工程と、
第２のフォトリソグラフィを行って、上記第１マスクレジストの第１開口に少なくとも一部が重なる領域に第２開口を有する第２マスクレジストを形成する工程と、
上記導電性膜を陰極として第２の電解メッキを行って、上記第２マスクレジストの第２開口内に金属を析出させて第２配線層を形成する工程と
を設けて、上記エミッタオーミック接合電極、ベースオーミック接合電極と外部端子とをつなぐエミッタ配線、ベース配線を形成するとともに、
上記エミッタ配線またはベース配線のうち一方の配線をなす第１配線層の境界位置よりも上記一方の配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線またはベース配線のうち他方の配線に対して離間させることを特徴とする。
【０００９】
なお、「配線領域」とは、配線を形成すべき領域、または配線が既に形成された領域を意味する。
【００１０】
この発明のトランジスタの製造方法では、第１マスクレジストの第１開口と上記第２マスクレジストの第２開口とが少なくとも一部重なっているので、第１開口内に形成される第１配線層と第２開口内に形成される第２配線層とがオーバラップした状態となり、上記基板上に残された導電性膜と併せて配線を構成する。この発明では、２回のフォトリソグラフィと２回の電解メッキで配線を形成しているので、所定の厚みの配線を形成する場合、従来（１回のフォトリソグラフィと１回の電解メッキで配線を形成する場合）に比して、各フォトリソグラフィでのマスクレジストの厚みを薄くすることができる。この結果、各フォトリソグラフィでレジストの厚みと開口の幅との比（アスペクト比）や、レジストの厚みとレジストの幅との比（アスペクト比）を小さくすることができる。したがって、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、配線を精度良く形成でき、配線の断線や隣り合う配線同士の間の短絡を防止できる。
また、この発明のトランジスタの製造方法によれば、エミッタ配線の第２配線層とベース配線の第２配線層との間の距離が広がるので、隣り合う配線同士の間の短絡を防止でき、さらにトランジスタの歩留りを高めることができる。
【００１１】
一実施形態のトランジスタの製造方法は、さらに、剥離剤を用いて上記各マスクレジストを除去する工程と、上記導電性膜のうち配線領域以外の領域に存する部分を除去する工程を有することを特徴とする。
【００１２】
この一実施形態のトランジスタの製造方法によれば、上記基板上に残された導電性膜、第１配線層および第２配線層からなる配線同士が電気的に分離される。
【００１３】
一実施形態のトランジスタの製造方法は、上記第１マスクレジストをネガ型のレジスト材料で形成して、上記第１の配線層形成後第２フォトリソグラフィ前の熱処理工程を省略したことを特徴とする。
【００１４】
この一実施形態のトランジスタの製造方法では、第１マスクレジストをネガ型のレジスト材料で形成しているので、第２のフォトリソグラフィにおける露光時に第１マスクレジストの第１開口近傍部分が露光されたとしても、第２のフォトリソグラフィにおける現像時に第１マスクレジストのその部分が溶解することはない。したがって、上記第１の配線層形成後第２のフォトリソグラフィ前の熱処理工程を省略しても支障がなく、それによって配線形成のためのプロセスを簡素化できる。なお、第２マスクレジストの材料は、ポジ型とネガ型のいずれのレジスト材料であっても良い。
【００１５】
一実施形態のトランジスタの製造方法は、上記第２マスクレジストの第２開口を定める境界の少なくとも一部が、上記第１マスクレジストの第１開口が占める領域内にあることを特徴とする。
【００１６】
この一実施形態のトランジスタの製造方法によれば、第２配線層のレイアウトの自由度が大きくなる。
【００１７】
一実施形態のトランジスタの製造方法は、上記第２マスクレジストの第２開口を定める境界の少なくとも一部が、上記第１マスクレジストの第１開口が占める領域外にあることを特徴とする。
【００１８】
この一実施形態のトランジスタの製造方法によれば、第２配線層のレイアウトの自由度が大きくなる。
【００１９】
一実施形態のトランジスタの製造方法は、上記第１マスクレジストの厚みを薄くする一方、上記第２マスクレジストの厚みを厚くしたことを特徴とする。
【００２０】
この一実施形態のトランジスタの製造方法では、第１マスクレジストの厚みを薄くしているので、第１のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、第１配線層を精度良く形成できる。なお、上記第２マスクレジストの厚みを厚くしているため、第２のフォトリソグラフィでのアスペクト比が相対的に大きくなる（ただし、それでも従来のアスペクト比よりは小さい。）。しかし、上述のように、第２配線層のレイアウトの自由度が大きくなっているので、第２配線層の幅を若干広げたり、第２配線層同士の間隔を若干広げることができる。これにより、第２配線層の断線や隣り合う第２配線層同士の間の短絡を防止できる。
【００２１】
一実施形態のトランジスタの製造方法は、上記ベース配線をなす第１配線層の境界位置よりも上記ベース配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記エミッタ配線に対して離間させる一方、上記エミッタ配線をなす第１配線層の境界位置よりも上記エミッタ配線をなす第２配線層の境界位置を、上記エミッタオーミック接合電極とベースオーミック接合電極とが対向する領域で上記ベース配線に対して接近させることを特徴とする。
【００２２】
この一実施形態のトランジスタの製造方法によれば、エミッタ配線の第２配線層とベース配線の第２配線層との間の距離を短くすることなく、エミッタ配線の幅を広げることができる。したがって、エミッタ配線の抵抗を低減することができ、トランジスタの高周波における性能を高めることができる。
【００２３】
この発明のトランジスタは、上記トランジスタの製造方法を用いて製造されたことを特徴とする。
【００２４】
この発明のトランジスタは、歩留り良く作製され、また、高周波における性能が高いものとなる。
【００２５】
この集積回路は、上記トランジスタの製造方法を用いて製造されたことを特徴とする。
【００２６】
この発明の集積回路は、歩留り良く作製され、また、高周波における性能が高いものとなる。
【００２７】
【発明の実施の形態】
以下、この発明を、図面を参照しながら実施の形態により詳細に説明する。
【００２８】
（第１実施形態）
図１〜図９を参照して、第１実施形態の、エミッタオーミック接合電極とベースオーミック接合電極を有するヘテロ接合バイポーラトランジスタの製造方法、およびそのようなヘテロ接合バイポーラトランジスタを含む集積回路の製造方法を説明する。
【００２９】
まず、図１の断面図に示すように、ヘテロ接合バイポーラトランジスタのオーミック電極までを形成する。具体的には、ＧａＡｓよりなる半絶縁性基板１０１上に、厚さ１．０μｍのｎ型ＧａＡｓサブコレクタ層１０２と、厚さ０．８μｍのｎ型ＧａＡｓコレクタ層１０３と、厚さ０．１μｍのｐ型ＧａＡｓベース層１０４と、このベース層側よりｎ型ＡｌＧａＡｓ、ｎ型ＧａＡｓ、ｎ型ＩｎＧａＡｓを順次積層してなる合計厚さ０．４μｍのエミッタ層１０５とを、この順にエピタキシャル成長してなるウエハを用意する。上記各エピタキシャル層に対し順次フォトレジストマスクを形成し、順次エッチングを行って、エミッタ層１０５からなり所定パターンを有するエミッタメサ部と、ベース層１０４およびコレクタ層１０３からなりエミッタメサ部よりも広いパターンを有するベースメサ部と、サブコレクタ層１０２からなりベースメサ部よりも広いパターンを有するコレクタメサ部とを形成する。なお、各材料層と同じ符号を用いて、エミッタメサ部を符号１０５、ベースメサ部を符号１０４，１０３、コレクタメサ部を符号１０２で表すものとする。エミッタメサ部１０５、ベースメサ部１０４，１０３、コレクタメサ部１０２の境界は、それぞれエミッタメサ段差１１１、ベースメサ段差１１０、コレクタメサ段差１０９で定められている。
【００３０】
次に、エミッタメサ部１０５の表面、ベースメサ部１０４の表面、サブコレクタ層１０２の表面に、それぞれエミッタオーミック電極１０６、一対のベースオーミック電極１０７、一対のコレクタオーミック電極１０８を形成する。
【００３１】
図２の平面図に示すように、エミッタメサ部１０５およびその表面のエミッタオーミック電極１０６のパターンは、一方向（図２における縦方向）に細長い矩形状のものとされている。ベースメサ部１０４のパターンはエミッタメサ部１０５のパターンよりも幅広の矩形状のものとされ、さらに、コレクタメサ部１０２のパターンはベースメサ部１０４よりも幅広の矩形状のものとされている。ベースオーミック電極１０７のパターンは、ベースメサ部１０４のうちエミッタメサ部１０５の両側にはみ出した部分の表面を、それぞれエミッタオーミック電極１０６と平行に延びる細長い矩形状のものとされている。コレクタオーミック電極１０８のパターンは、サブコレクタ層１０２のうちベースメサ部１０４の両側にはみ出した部分の表面を、それぞれベースオーミック電極１０７と平行に延びる幅広の矩形状のものとされている。
【００３２】
この後、エミッタオーミック電極１０６、ベースオーミック電極１０７と素子周辺の外部端子（図示せず）とをつなぐエミッタ配線、ベース配線を、以下の手順で形成する。
【００３３】
まず、基板１０１上にフォトレジストを塗布し、露光、現像、２００℃で１０分の熱処理を行うことで、図３中に示すように、保護レジスト１１７を形成する。この保護レジスト１１７のパターンは、エミッタオーミック電極１０６、ベースオーミック電極１０７上にそれぞれ開口１１６ａ，１１６ｂを有し、残りの領域全域を被覆するものである。熱処理の過程で、保護レジスト１１７は、粘性が低下して丸みを帯びた断面形状になり、ベースメサ段差１１０、コレクタメサ段差１０９を滑らかに確実に被覆する。なお、図２中に示すように、保護レジスト１１７の開口１１６ａ，１１６ｂは、エミッタオーミック電極１０６、ベースオーミック電極１０７の長辺方向の実質的に全長にわたって延びている。
【００３４】
続いて図３中に示すように、この上に全域に、蒸着法またはスパッタ法によりチタン、金を順次蒸着して、厚さ１００ｎｍ〜２００ｎｍの給電用導電性膜１１８を形成する。このとき保護レジスト１１７が熱処理によって丸みを帯びた形状となっているので、導電性薄膜１１８が断線することなく全面を均一に被覆することができる。
【００３５】
次に、導電性薄膜１１８上にフォトレジストを塗布し、露光、現像を含む第１のフォトリソグラフィを行って、図４に示すように、エミッタ配線領域、ベース配線領域に対応した第１開口１２０ａ，１２０ｂを有する厚さ２．０μｍの第１マスクレジスト１１９を形成する。この例では、第１マスクレジスト１１９の材料としてポジ型のフォトレジストを用いるものとする。
【００３６】
次に、導電性膜１１８を陰極として第１の電解メッキを行って、第１開口１２０ａ，１２０ｂ内にそれぞれ厚さ１．５μｍの金を析出させて第１配線層１２２，１２３を形成する。第１配線層１２２はエミッタ配線の一部をなし、第１配線層１２３はベース配線の一部をなす。
【００３７】
次に、１９０℃で１０分の熱処理を行って、図５に示すように、第１マスクレジスト１１９を硬化させて、フォトリソグラフィ用の溶剤（特に現像剤）に対して不溶化する。なお、この熱処理の過程で、第１マスクレジスト１１９は、粘性が低下して丸みを帯びた断面形状になる。
【００３８】
次に、この上にフォトレジストを塗布し、露光、現像を含む第２のフォトリソグラフィを行って、エミッタ配線領域、ベース配線領域に対応した第２開口１２５ａ，１２５ｂを有する厚さ４μｍの第２マスクレジスト１２６を形成する。この例では、第２マスクレジスト１２６の材料はポジ型、ネガ型のいずれであっても良い。
【００３９】
この例では、第２マスクレジスト１２６の第２開口１２５ａ，１２５ｂは、それぞれ第１マスクレジスト１１９の第１開口１２０ａ，１２０ｂに一部が重なるパターンになっている。詳しくは、エミッタ配線領域では、第２マスクレジスト１２６の第２開口１２５ａを定める境界１２７は第１マスクレジスト１１９の第１開口１２０ａが占める領域外にある。また、ベース配線領域では、第２マスクレジスト１２６の第２開口１２５ｂを定める境界のうちエミッタ配線側の部分１２８ｉが、第１マスクレジスト１１９の第１開口１２０ｂが占める領域内にある。一方、第２マスクレジスト１２６の第２開口１２５ｂを定める境界のうち反対側の部分１２８ｏが、第１マスクレジスト１１９の第１開口１２０ｂが占める領域外にある。
【００４０】
次に、図６に示すように、導電性膜１１８を陰極として第２の電解メッキを行って、第２マスクレジスト１２６の第２開口１２５ａ，１２５ｂ内にそれぞれ厚さ３．５μｍの金を析出させて第２配線層１３１，１３２を形成する。第２マスクレジスト１２６の第２開口１２５ａ，１２５ｂと第１マスクレジスト１１９の第１開口１２０ａ，１２０ｂとがそれぞれ一部重なっているので、第２配線層１３１，１３２はそれぞれ第１配線層１２２，１２３とオーバラップした状態になる。したがって、第２配線層１３１は第１配線層１２２と導通してエミッタ配線１５１の一部をなし、第２配線層１３２は第１配線層１２３と導通してベース配線１５２の一部をなす。
【００４１】
次に、図７に示すように、第２マスクレジスト１２６及び不溶化した第１マスクレジスト１１９を、例えば剥離用の溶剤によって溶解して除去する。なお、第２マスクレジスト１２６及び不溶化した第１マスクレジスト１１９の除去は、酸素を含むプラズマによるアッシング（灰化）によって行うこともできる。
【００４２】
次に、図８に示すように、溶液を用いたウエットエッチング又はドライエッチングを行って、導電性膜１１８のうち配線領域以外の領域に存する部分（図７中に斜線を施して示す不要な部分）１３３を除去する。これにより、基板１０１上に残された導電性膜１１８ａ、第１配線層１２２、第２配線層１３１からなるエミッタ配線１５１と、基板１０１上に残された導電性膜１１８ｂ、第１配線層１２３、第２配線層１３２からなるベース配線１５２とを互いに電気的に分離する。
【００４３】
このとき、導電性膜１１８を構成する金層のエッチング時には、電解メッキで析出した第１配線層１２２，１２３、第２配線層１３１，１３２をもエッチングすることになるが、金層の厚みはそれらの配線層の厚みよりも十分に薄いので、それらの配線層の形状は殆ど変化しない。一方、導電性膜１１８を構成するチタン層のエッチング時には、実質上マスクとなる第１配線層１２２，１２３の端部のところからチタン層に幾分サイドエッチングが生じて、導電性膜１１８の幅が細くなる。しかし、エッチングの終点を適切に管理することによって、そのサイドエッチングの量を抑えることができる。
【００４４】
また、この導電性膜１１８のエッチング時に、保護レジスト１１７（図７中に示す）は、半導体基板１０１やこの半導体基板１０１上に既に形成されているメサ部１０５，１０４，１０３，１０２、オーミック電極１０６，１０７，１０８などを保護して、それらが損傷を受けるのを防ぐ。したがって、マスクとなる第１配線層１２２，１２３の幅（つまり第１開口１２０ａ，１２０ｂの幅）をそれぞれ保護レジスト１１７の開口１１６ａ，１１６ｂ（図２、図３参照）の幅よりも広くして、導電性膜１１８のエッチングが必ず保護レジスト１１７上でなされるようにするのが望ましい。前述のように導電性膜１１８にサイドエッチングが生ずることを考慮すると、そのサイドエッチングが保護レジスト１１７の開口１１６ａ，１１６ｂまで及ばないように、第１開口１２０ａ，１２０ｂの幅をそれぞれ保護レジスト１１７の開口１１６ａ，１１６ｂ（図２、図３参照）の幅よりも片側０．２μｍ以上、より好ましくは片側０．４μｍ以上広げておくのが好ましい。
【００４５】
最後に、保護レジスト１１７を、例えば剥離用の溶剤によって溶解して除去する。なお、保護レジスト１１７の除去は、酸素を含むプラズマによるアッシング（灰化）によって行うこともできる。
【００４６】
このようにして、エミッタオーミック電極１０６、ベースオーミック電極１０７と素子周辺の外部端子（図示せず）とをつなぐエミッタ配線１５１、ベース配線１５２を形成する。
【００４７】
以上の工程により、エミッタ配線１５１、ベース配線１５２の最終的な厚みは、実質上、第１配線層１２２，１２３の厚み１．５μｍと第２配線層１３１，１３２の厚み３．５μｍとの合計５．０μｍとなる。
【００４８】
この製造方法では、２回のフォトリソグラフィと２回の電解メッキでエミッタ配線１５１、ベース配線１５２を形成しているので、所定の厚みの配線を形成する場合、従来（１回のフォトリソグラフィと１回の電解メッキで配線を形成する場合）に比して、各フォトリソグラフィでのマスクレジスト１１９，１２６の厚みを薄くすることができる。すなわち、従来の製造方法では厚み５．０μｍの配線を形成する場合、マスクレジストの厚みは５．０μｍ以上であることが必要とされる。これに対して、この製造方法では、第１マスクレジスト１１９の厚みは２．０μｍ、第２マスクレジスト１２６の厚みは４．０μｍであり、ともに５．０μｍよりも薄い。この結果、各フォトリソグラフィでレジスト１１９，１２６の厚みと開口１２０ａ，１２０ｂ；１２５ａ，１２５ｂの幅との比（アスペクト比）や、レジスト１１９，１２６の厚みとレジスト１１９，１２６の幅１３５との比（アスペクト比）を小さくすることができる。したがって、形成すべき配線１５１，１５２が細い場合や配線１５１，１５２同士の間隔が狭い場合でも、配線１５１，１５２を精度良く形成できる。この結果、配線１５１，１５２の断線や隣り合う配線１５１，１５２同士の間の短絡を防止できる。
【００４９】
特に、この実施形態では、図５によって良く分かるように、第１マスクレジスト１１９の厚みを薄くする一方、第２マスクレジスト１２６の厚みを厚くしている。第１マスクレジスト１１９の厚みを薄くしているので、第１のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線１５１，１５２が細い場合や配線１５１，１５２同士の間隔が狭い場合でも、第１配線層１２２，１２３を精度良く形成できる。また、第１マスクレジストの開口１２０ａを大きくしながらも、ベースメサ部１０４のうちエミッタメサ部１０５の側方へはみ出した部分（これを「外部ベース部分」と呼ぶ。）の表面に、保護レジスト１１７の開口１１６ａ，１１６ｂ（図２、図３参照）や第１マスクレジスト１１９の第１開口１２０ａ，１２０ｂ（図４参照）を、それらの間に位置合わせ誤差を加味して配置できる。
【００５０】
なお、第２マスクレジスト１２６の厚みを厚くしているため、第２のフォトリソグラフィでのアスペクト比が相対的に大きくなる（ただし、それでも従来のアスペクト比よりは小さい。）が、第２配線層１３１，１３２のレイアウトの自由度が大きくなっているので、第２配線層１３１，１３２の幅を若干広げたり、第２配線層１３１，１３２同士の間隔を若干広げることができる。これにより、第２配線層１３１，１３２の断線や隣り合う第２配線層１３１，１３２同士の間の短絡を防止できる。
【００５１】
この例では、エミッタ配線領域では、第２マスクレジスト１２６の第２開口１２５ａを定める境界１２７（図５参照）は第１マスクレジスト１１９の第１開口１２０ａが占める領域外にあり、第１配線層１２２の幅よりも第２配線層１３１の幅が広くなっている。したがって、全体としてエミッタ配線１５１の幅１３６を広げることができ、エミッタ配線１５１の抵抗を低減できる。
【００５２】
また、ベース配線領域では、第２マスクレジスト１２６の第２開口１２５ｂを定める境界のうちエミッタ配線側の部分１２８ｉ（図５参照）が、第１マスクレジスト１１９の第１開口１２０ｂが占める領域内にある。したがって、エミッタ配線１５１の一部をなす第２配線層１３１とベース配線１５２の一部をなす第２配線層１３２との間の間隔を広げることができる。したがって、上記のようにエミッタ配線１５１の第２配線層１３１の幅を広げた場合でも、エミッタ配線１５１とベース配線１５２との間の短絡や静電容量増大を防止できる。
【００５３】
さらに、第２マスクレジスト１２６の第２開口１２５ｂを定める境界のうちエミッタ配線側の部分１２８ｉを、エミッタ配線１５１の第２配線層１３１の幅を広げた分（寸法）以上に第１開口１２０ｂの内側に位置させれば、第２マスクレジスト１２６のうちエミッタ配線とベース配線の間に相当する部分の幅１３５を、第１マスクレジスト１１９の幅より広げることができる。そのようにした場合、第２マスクレジスト１２６の厚さを厚くした場合でも第２マスクレジスト１２６を精度良く形成できる。この結果、配線１５１，１５２の断線や隣り合う配線１５１，１５２同士の間の短絡をさらに有効に防止できる。
【００５４】
一方、第２マスクレジスト１２６の第２開口１２５ｂを定める境界のうち反対側の部分１２８ｏが、第１マスクレジスト１１９の第１開口１２０ｂが占める領域外にある。したがって、ベース配線１５２の一部をなす第２配線層１３２の幅を広げて、全体としてベース配線１５２の幅を広げることができ、ベース配線１５２の抵抗を低減できる。
【００５５】
図９は、このようにして作製されたヘテロ接合バイポーラトランジスタから素子周辺部へ延びるエミッタ配線１５１、ベース配線１５２の平面パターンレイアウトを示している。この図９では、メサ段差１１１，１１０，１０９、オーミック電極１０６，１０７等のエミッタ配線１５１、ベース配線１５２に隠れた部分は破線で示されている。
【００５６】
エミッタ配線１５１は、エミッタオーミック電極１０６の長手方向に関して実質上全領域を覆い、エミッタメサ部１０５の幅よりも広い一定の幅で図９における上方向に連続して延びて、素子周辺部１４２に至っている。ベース配線１５２は、各ベースオーミック電極１０７の長手方向に関して実質上全領域を覆い、それぞれベースメサ部１０４上からコレクタオーミック電極１０８上までの一定の幅で図９における下方向に連続して延びて、素子周辺部１４３に至っている。エミッタ配線１５１のうちメサ段差１１０，１０９を越える部分１５１ａ、ベース配線１５２のうちメサ段差１１０，１０８，１０９を越える部分１５２ａは、それぞれ下地から浮いたエアブリッジ構造となっている。
【００５７】
なお、コレクタオーミック電極につながる配線は、図示を省略されている。
【００５８】
素子周辺部１４２，１４３では、エミッタ配線１５１、ベース配線１５２の幅を広げて、そのままヘテロ接合バイポーラトランジスタ（素子）をパッケージに実装する際のワイヤボンド接続部、またはフリップチップ実装用バンプの形成部として用いることができる。
【００５９】
あるいは、エミッタ配線１５１、ベース配線１５２を素子周辺部１４２，１４３から延長して集積回路の配線へ接続しても良い。これにより、このヘテロ接合バイポーラトランジスタを、その性能を劣化させることなく、集積回路の要素として用いることができる。
【００６０】
知られているように、ヘテロ接合バイポーラトランジスタの高周波における性能を高めるためには、エミッタ幅（エミッタメサ部の幅）１３７と外部ベース幅（外部ベース部分の幅）１３８（図８参照）を狭く設定すべきである。この理由は、第１に、エミッタ幅１３７が狭いほど、エミッタメサ部１０５の直下の真性トランジスタ部分に対してベースオーミック電極１０７を近接でき、ベース抵抗を低減できるからである。第２に、外部ベース幅１３８が狭いほど、寄生ベースコレクタ容量を低減でき、高周波における性能を向上できるからである。
【００６１】
この実施形態では、素子の性能を高めるためにエミッタ幅１３７を１．５μｍ、外部ベース幅１３８を２μｍに設定したが、心配されたエミッタ配線１５１、ベース配線１５２の断線や、エミッタ配線１５１とベース配線１５２との間の短絡が生じることはなく、素子の歩留りが低下することはなかった。なお、従来の製造方法では、エミッタオーミック電極１０６上、ベースオーミック電極１０７上の配線形状の精度が良くないため、配線の断線や配線同士の間の短絡が生じて、素子の歩留りを低下させることになる。
【００６２】
なお、図３中に示した保護レジスト１１７を形成する際の熱処理工程は、後の工程の熱処理で保護レジスト１１７に変形や発泡を生じさせないために必要とされる。したがって、保護レジスト１１７を形成する際の熱処理の温度は、後の熱処理の温度と同じか又はそれよりも高いのが好ましい。
【００６３】
この実施形態では、保護レジスト１１７の材料として、ノボラックを主体としたポジレジストを使用した。このレジストは、熱処理の高温時に軟化し、丸みを帯びるので、給電用導電性膜１０４を全面で断線することなく形成できる。
【００６４】
また、第１マスクレジスト１１９を不溶化するための熱処理工程は、第２のフォトリソグラフィ工程におけるレジスト材料の塗布時、露光、現像時に、第１マスクレジスト１１９が溶解しないようにするために必要とされる。つまり、第１マスクレジスト１１９をフォトリソグラフィ用の溶剤に対して不溶化しておくことによって、第２マスクレジスト１２６の第２開口１２５ａ，１２５ｂ内に第１マスクレジスト１１９が露出しても、第１マスクレジスト１１９がフォトリソグラフィ用の溶剤に溶けるのを防止できる。これにより配線の精度を高めることができる。特に、この実施形態では、エミッタ配線１５１の第１配線層１２２の幅よりも第２配線層１３１の幅を広くするために第２マスクレジスト１２６の第２開口１２５ａを定める境界１２７（図５参照）を第１マスクレジスト１１９の第１開口１２０ａが占める領域外に設定しているので、第１マスクレジスト１１９を不溶化している意義が大きい。
【００６５】
第１マスクレジスト１１９を不溶化するための熱処理工程では、その熱処理のせいで保護レジスト１１７が変形、発泡して、給電用導電性膜１１８に亀裂が生じるおそれがある。そのため、保護レジスト１１７が変形、発泡しないよう、第１マスクレジスト１１９を不溶化するための熱処理の温度を、保護レジスト１１７を形成した際の熱処理の温度よりも低く設定するのが好ましい。
【００６６】
この実施形態では、第１マスクレジスト１１９の材料として保護レジスト１１７の材料と同じノボラックを主体としたポジレジストを使用したため、熱処理の過程で第１マスクレジスト１１９が軟化し、丸みを帯びるとともに、熱処理後に、フォトリソグラフィ用の溶剤への溶解性が減少することとなった。
【００６７】
また、第２の電解メッキ工程によって第２配線層１３１，１３２を析出させた後、熱処理を行って第２マスクレジスト１２６を不溶化し、更に、第３のマスクレジストを形成し、第３の電解メッキを行うといった具合に、本発明の工程を繰り返すことで配線の厚みを更に厚くすることも可能である。
【００６８】
本発明は、微細なエミッタオーミック電極、あるいはベースオーミック電極に接続する配線の形成を主とした発明であるため、上述のＧａＡｓ基板上に形成したＡｌＧａＡｓ／ＧａＡｓ系のヘテロ接合バイポーラトランジスタに限らず、全てのヘテロ接合バイポーラトランジスタに適用が可能である。
【００６９】
例えば、ＧａＡｓ基板上であっても、エミッタ層の一部にＧａＩｎＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ等、Ｉｎや燐を含む材料を用いる場合もある。
【００７０】
また、ベース層にＡｌＧａＡｓ、ＩｎＧａＡｓ、あるいはそのＡｌやＩｎの組成を傾斜（グレーディッド）したものを用いる場合もある。
【００７１】
また、ベース層とコレクタ層の組成をかえて、エミッタベース間とベースコレクタ間との両方をヘテロ接合にする場合もある。
【００７２】
ＧａＡｓ基板以外では、ＩｎＰ基板上で、エピタキシャル層にＩｎＧａＡｓ、ＩｎＡｌＡｓや、ＩｎＰ等を主として用いることも可能である。
【００７３】
あるいは、ＧａＮ、ＡｌＧａＮ等の窒化物系の材料、Ｓｉ、ＳｉＧｅ等の材料を用いることも可能である。
【００７４】
また、電解メッキにより析出させる金属としては金（Ａｕ）の例を示したが、銅（Ｃｕ）等、その他の金属を析出させても良い。
【００７５】
また、上記製造方法中では、露出した半導体表面部分を被覆する絶縁膜の形成については説明をしていない。しかし、実際には、工程中も含めて必要以上の半導体表面の露出を避けることが好ましい場合が多く、必要に応じて各工程の間で絶縁膜を形成することが好ましい。その場合は、絶縁膜を部分的にエッチングして、電極などの各材料が相互に接するコンタクトホールを形成する。
【００７６】
（第２実施形態）
第１実施形態の説明に用いたのと同じ図を参照しながら、第２実施形態のヘテロ接合バイポーラトランジスタの製造方法について説明する。
【００７７】
図１に示したメサ部１０５，１０４，１０３，１０２の形成工程から図３に示した給電用導電性膜１１８の形成工程までは、第１実施形態と同様に進める。
【００７８】
次に、導電性薄膜１１８上にフォトレジストを塗布し、露光、現像を含む第１のフォトリソグラフィを行って、図４に示すように、エミッタ配線領域、ベース配線領域に対応した第１開口１２０ａ，１２０ｂを有する厚さ２．０μｍの第１マスクレジスト１１９を形成する。この例では、第１マスクレジスト１１９の材料としてネガ型のフォトレジストを用いるものとする。
【００７９】
次に、導電性膜１１８を陰極として第１の電解メッキを行って、第１開口１２０ａ，１２０ｂ内にそれぞれ厚さ１．５μｍの金を析出させて第１配線層１２２，１２３を形成する。第１配線層１２２はエミッタ配線の一部をなし、第１配線層１２３はベース配線の一部をなす。
【００８０】
次に、第１実施形態で行った第１の配線層形成後第２のフォトリソグラフィ前の熱処理工程を省略して、この上にフォトレジストを塗布し、露光、現像を含む第２のフォトリソグラフィを行って、エミッタ配線領域、ベース配線領域に対応した第２開口１２５ａ，１２５ｂを有する厚さ４μｍの第２マスクレジスト１２６を形成する。この例では、第２マスクレジスト１２６の材料はポジ型、ネガ型のいずれであっても良い。
【００８１】
この第２実施形態では、第１マスクレジスト１１９の材料としてネガ型のフォトレジストを用いているので、第２のフォトリソグラフィにおける露光時に第１マスクレジスト１１９の第１開口１２０ａ，１２０ｂ近傍部分が露光されたとしても、第２のフォトリソグラフィにおける現像時に第１マスクレジスト１１９のその部分が溶解することはない。したがって、上記熱処理工程を省略しても支障がなく、それによって配線形成のためのプロセスを簡素化できる。
【００８２】
次に、図６に示すように、導電性膜１１８を陰極として第２の電解メッキを行って、第２開口１２５ａ，１２５ｂ内にそれぞれ厚さ３．５μｍの金を析出させて第２配線層１３１，１３２を形成する。
【００８３】
以降の工程は、第１実施形態と同様に進めて、ヘテロ接合バイポーラトランジスタを作製する。
【００８４】
この第２実施形態によれば、第１実施形態と同様の作用効果を奏することができる。すなわち、２回のフォトリソグラフィと２回の電解メッキでエミッタ配線１５１、ベース配線１５２を形成しているので、所定の厚みの配線を形成する場合、従来（１回のフォトリソグラフィと１回の電解メッキで配線を形成する場合）に比して、各フォトリソグラフィでのマスクレジスト１１９，１２６の厚みを薄くすることができる。この結果、各フォトリソグラフィでレジスト１１９，１２６の厚みと開口１２０ａ，１２０ｂ；１２５ａ，１２５ｂの幅との比（アスペクト比）や、レジスト１１９，１２６の厚みとレジスト１１９，１２６の幅１３５との比（アスペクト比）を小さくすることができる。したがって、形成すべき配線１５１，１５２が細い場合や配線１５１，１５２同士の間隔が狭い場合でも、配線１５１，１５２を精度良く形成できる。この結果、配線１５１，１５２の断線や隣り合う配線１５１，１５２同士の間の短絡を防止できる。したがって、エミッタ幅１３７と外部ベース幅１３８が狭く設定された高性能のヘテロ接合バイポーラトランジスタを、歩留りを低下させることなく作製することができる。
【００８５】
（第３実施形態）
図１０〜図１２を参照して、第３実施形態の電界効果トランジスタの製造方法、およびそのような電界効果トランジスタを含む集積回路の製造方法を説明する。
【００８６】
まず、図１０の断面図に示すように、ＧａＡｓよりなる半絶縁性基板２０１上に、厚さ０．０５μｍのｎ型ＧａＡｓ層チャンネル層２０２をエピタキシャル成長し、フォトリソグラフィおよびエッチングを行って、チャンネル層２０２からなるメサ部を形成する。なお、このメサ部をチャンネル層と同じ符号２０２で表すものとする。
【００８７】
次に、この上にオーミック接合を形成するための材料を蒸着し、熱処理を行って、メサ部２０２の表面上で互いに離間した領域にソースオーミック電極２０３、ドレインオーミック電極２０５を形成する。さらに、ショットキー接合を形成するための材料を蒸着し、ソースオーミック電極２０３とドレインオーミック電極２０５との間の領域に、公知の手法によって断面略Ｔ字状のショットキーゲート電極２０４を形成する。
【００８８】
次に、ソースオーミック電極２０３、ショットキーゲート電極２０４、ドレインオーミック電極２０５と素子周辺の外部端子（図示せず）へをつなぐソース配線、ゲート配線、ドレイン配線を、以下の手順で形成する。なお、各工程での作製条件は、第１実施形態の対応する工程のものと同じである。
【００８９】
まず、図１０中に示すように、保護レジスト２１７を形成する。この保護レジスト２１７のパターンは、ソースオーミック電極２０３、ショットキーゲート電極２０４、ドレインオーミック電極２０５上にそれぞれ開口２１６ａ，２１６ｂ，２１６ｃを有し、残りの領域全域を被覆するものである。保護レジスト２１７は、丸みを帯びた断面形状を有し、メサ段差２０９を滑らかに確実に被覆する。
【００９０】
続いて、この上に全域に、給電用導電性膜２１８を形成する。このとき保護レジスト２１７が丸みを帯びた形状となっているので、導電性薄膜２１８が断線することなく全面を均一に被覆することができる。
【００９１】
次に、図１１に示すように、第１のフォトリソグラフィを行って、導電性膜２１８上に、ソース配線領域、ゲート配線領域、ドレイン配線領域に対応した第１開口２２０ａ，２２０ｂ，２２０ｃを有する厚さ２．０μｍの第１マスクレジスト２１９を形成する。この例では、第１マスクレジスト２１９の材料としてポジ型のフォトレジストを用いるものとする。
【００９２】
次に、導電性膜２１８を陰極として第１の電解メッキを行って、第１開口２２０ａ，２２０ｂ，２２０ｃ内にそれぞれ厚さ１．５μｍの金を析出させて第１配線層２２１，２２２，２２３を形成する。第１配線層２２１ソース配線の一部をなし、第１配線層２２２はゲート配線の一部をなし、第１配線層２２３はドレイン配線の一部をなす。
【００９３】
次に、熱処理を行って、図１１中に示すように、第１マスクレジスト２１９を硬化させて、フォトリソグラフィ用の溶剤（特に現像剤）に対して不溶化する。なお、この熱処理の過程で、第１マスクレジスト２１９は、粘性が低下して丸みを帯びた断面形状になる。
【００９４】
次に、第２のフォトリソグラフィを行って、ソース配線領域、ゲート配線領域、ドレイン配線領域に対応した第２開口２２５ａ，２２５ｂ，２２５ｃを有する厚さ４μｍの第２マスクレジスト２２６を形成する。この例では、第２マスクレジスト２２６の材料はポジ型、ネガ型のいずれであっても良い。
【００９５】
この例では、第２マスクレジスト２２６の第２開口２２５ａ，２２５ｂ，２２５ｃは、それぞれ第１マスクレジスト２１９の第１開口２２０ａ，２２０ｂ，２２０ｃに一部が重なるパターンになっている。詳しくは、ゲート配線領域では、第２マスクレジスト２２６の第２開口２２５ｂを定める境界は第１マスクレジスト２１９の第１開口２２０ｂが占める領域外にある。また、ソース配線領域、ドレイン配線領域では、それぞれ第２マスクレジスト２２６の第２開口２２５ａ，２２５ｃを定める境界のうちゲート配線側の部分２２５ｉが、第１マスクレジスト２１９の第１開口２２０ａ，２２０ｃが占める領域内にある。一方、第２マスクレジスト２２６の第２開口２２５ａ，２２５ｃを定める境界のうち反対側の部分２２５ｉが、第１マスクレジスト２１９の第１開口２２０ａ，２２０ｃが占める領域外にある。
【００９６】
次に、導電性膜２１８を陰極として第２の電解メッキを行って、第２マスクレジスト２２６の第２開口２２５ａ，２２５ｂ，２２５ｃ内にそれぞれ厚さ３．５μｍの金を析出させて第２配線層２３１，２３２，２３３を形成する。第２マスクレジスト２２６の第２開口２２５ａ，２２５ｂ，２２５ｃと第１マスクレジスト２１９の第１開口２２０ａ，２２０ｂ，２２０ｃとがそれぞれ一部重なっているので、第２配線層２３１，２３２，２３３はそれぞれ第１配線層２２１，２２２，２２３とオーバラップした状態になる。したがって、第２配線層２３１は第１配線層２２１と導通してソース配線２５１の一部をなし、第２配線層２３２は第１配線層２２２と導通してゲート配線２５２の一部をなし、第２配線層２３３は第１配線層２２３と導通してドレイン配線２５３の一部をなす。
【００９７】
次に、図１２に示すように、第２マスクレジスト２２６及び不溶化した第１マスクレジスト２１９を、例えば剥離用の溶剤によって溶解して、または酸素を含むプラズマによるアッシング（灰化）によって除去する。
【００９８】
次に、溶液を用いたウエットエッチング又はドライエッチングを行って、導電性膜２１８のうち配線領域以外の領域に存する部分を除去する。これにより、基板２０１上に残された導電性膜２１８ａ、第１配線層２２１、第２配線層２３１からなるソース配線２５１と、基板１０１上に残された導電性膜２１８ｂ、第１配線層２２２、第２配線層２３２からなるゲート配線２５２と、基板１０１上に残された導電性膜２１８ｃ、第１配線層２２３、第２配線層２３３からなるドレイン配線２５３とを互いに電気的に分離する。
【００９９】
最後に、保護レジスト２１７を、例えば剥離用の溶剤によって溶解して、または酸素を含むプラズマによるアッシング（灰化）によって除去する。
【０１００】
このようにして、ソースオーミック電極２０３、ショットキーゲート電極２０４、ドレインオーミック電極２０５と素子周辺の外部端子（図示せず）をつなぐソース配線２５１、ゲート配線２５２、ドレイン配線２５３を形成して、電界効果トランジスタを作製する。
【０１０１】
以上の工程により、ソース配線２５１、ゲート配線２５２、ドレイン配線２５３の最終的な厚みは、実質上第１実施形態と同様に、第１配線層２２１，２２２，２２３の厚み１．５μｍと第２配線層２３１，２３２，２３３の厚み３．５μｍとの合計５．０μｍとなる。
【０１０２】
この製造方法では、２回のフォトリソグラフィと２回の電解メッキでソース配線２５１、ゲート配線２５２、ドレイン配線２５３を形成しているので、所定の厚みの配線を形成する場合、従来（１回のフォトリソグラフィと１回の電解メッキで配線を形成する場合）に比して、各フォトリソグラフィでのマスクレジスト２１９，２２６の厚みを薄くすることができる。この結果、各フォトリソグラフィでレジスト２１９，２２６の厚みと開口２２０ａ，１２０ｂ，２２０ｃ；２２５ａ，２２５ｂ，２２５ｃの幅との比（アスペクト比）や、レジスト２１９，２２６の厚みとレジスト２１９，２２６の幅との比（アスペクト比）を小さくすることができる。したがって、形成すべき配線２５１，２５２，２５３が細い場合や配線２５１，２５２，２５３同士の間隔が狭い場合でも、配線２５１，２５２，２５３を精度良く形成できる。この結果、配線２５１，２５２，２５３の断線や隣り合う配線２５１，２５２，２５３同士の間の短絡を防止できる。
【０１０３】
また、この実施形態では、第１実施形態と同様に、第１マスクレジスト２１９の厚みを薄くする一方、第２マスクレジスト２２６の厚みを厚くしている。第１マスクレジスト２１９の厚みを薄くしているので、第１のフォトリソグラフィでアスペクト比をさらに小さくすることができる。したがって、形成すべき配線２５１，２５２，２５３が細い場合や配線２５１，２５２，２５３同士の間隔が狭い場合でも、第１配線層２２１，２２２，２２３を精度良く形成できる。
【０１０４】
なお、第２マスクレジスト２２６の厚みを厚くしているため、第２のフォトリソグラフィでのアスペクト比が相対的に大きくなる（ただし、それでも従来のアスペクト比よりは小さい。）が、第２配線層２３１，２３２，２３３のレイアウトの自由度が大きくなっているので、第２配線層２３１，２３２，２３３の幅を若干広げたり、第２配線層２３１，２３２，２３３同士の間隔を若干広げることができる。これにより、第２配線層２３１，２３２，２３３の断線や隣り合う第２配線層２３１，２３２，２３３同士の間の短絡を防止できる。
【０１０５】
この例では、ゲート配線領域では、第２マスクレジスト２２６の第２開口２２５ｂを定める境界２２７（図１１参照）は第１マスクレジスト２１９の第１開口２２０ｂが占める領域外にあり、第１配線層２２２の幅よりも第２配線層２３２の幅が広くなっている。したがって、全体としてゲート配線配線２５２の幅を広げることができ、ゲート配線２５２の抵抗を低減できる。
【０１０６】
また、ソース配線領域、ドレイン配線配線では、第２マスクレジスト２２６の第２開口２２５ａ，２２５ｃを定める境界のうちゲート配線側の部分２２５ｉが、第１マスクレジスト２１９の第１開口２２０ａ，２２０ｃが占める領域内にある。したがって、ゲート配線２５２の一部をなす第２配線層２３２とソース配線２５１、ドレイン配線２５３の一部をなす第２配線層２３１，２３３との間の間隔を広げることができる。したがって、上記のようにゲート配線２５２の第２配線層２３２の幅を広げた場合でも、ゲート配線２５２とソース配線２５１、ドレイン配線２５３との間の短絡や静電容量増大を防止できる。
【０１０７】
知られているように、電界効果トランジスタの高周波における性能を高めるためには、ゲート長２３７を短くするとともにソースオーミック電極２０３、ドレインオーミック電極２０５とショットキーゲート電極２０４との間の距離２３８を短くすべきである。
【０１０８】
この実施形態では、素子の性能を高めるために、図１２中に示すゲート長２３７を０．１μｍ、ソースオーミック電極２０３、ドレインオーミック電極２０５とショットキーゲート電極２０４との間の距離２３８を１μｍに設定した。また、平面的には、ソース配線２５１、ゲート配線２５２、ドレイン配線２５３は、それぞれソースオーミック電極２０３、ショットキーゲート電極２０４、ドレインオーミック電極２０５の長手方向に関して実質上全領域を覆い、それぞれ下地のオーミック電極の幅よりも広い一定の幅で連続して素子周辺部まで延在するものとした。しかし、心配されたソース配線２５１、ゲート配線２５２、ドレイン配線２５３の断線や、それらの配線２５１，２５２，２５３の間の短絡が生じることはなく、素子の歩留りが低下することはなかった。なお、従来の製造方法では、ソースオーミック電極２０３上、ショットキーゲート電極２０４上、ドレインオーミック電極２０５上の配線形状の精度が良くないため、配線の断線や配線同士の間の短絡が生じて、素子の歩留りを低下させることになる。
【０１０９】
また、第１実施形態と同様に、素子周辺部では、ソース配線２５１、ゲート配線２５２、ドレイン配線２５３の幅を広げて、電界効果トランジスタ（素子）をパッケージに実装する際のワイヤボンド接続部、またはフリップチップ実装用バンプの形成部として用いることができる。
【０１１０】
あるいは、ソース配線２５１、ゲート配線２５２、ドレイン配線２５３を素子周辺部から延長して集積回路の配線へ接続しても良い。これにより、この電界効果トランジスタを、その性能を劣化させることなく、集積回路の要素として用いることができる。
【０１１１】
また、第１マスクレジスト２１９の材料としてネガ型のフォトレジストを用いることによって、第２実施形態と同様に、第１の配線層形成後第２のフォトリソグラフィ前の熱処理工程（第１マスクレジスト２１９をフォトリソグラフィ用の溶剤に対して不溶化するための熱処理工程）を省略することができる。それにより、配線形成のためのプロセスを簡素化できる。
【０１１２】
この実施形態では、ＧａＡｓチャンネルによるショットキー接合型のゲート電極を有する電界効果トランジスタを製造する例を示したが、これに限られるものではない。この発明は、チャンネル層、あるいはショットキー電極が接する半導体層の近傍にヘテロ接合を有するヘテロ接合型の電界効果トランジスタや、チャンネルとゲート電極の間に絶縁膜を用いた構造の電界効果トランジスタを製造する場合にも同様に適用することができる。
【０１１３】
【発明の効果】
以上より明らかなように、この発明のトランジスタの製造方法によれば、形成すべき配線が細い場合や配線同士の間隔が狭い場合でも、断線や短絡が生じないように配線を精度良く形成できる。これにより、トランジスタの歩留りを高めることができる。
【０１１４】
また、この発明のトランジスタおよび集積回路は、歩留り良く作製され、高周波における性能が高いものとなる。
【図面の簡単な説明】
【図１】  この発明の第１実施形態のヘテロ接合バイポーラトランジスタの製造方法における、メサ部とオーミック電極の形成工程を示す断面図である。
【図２】  図１のものを上方から見たところを示す平面図である。
【図３】  上記製造方法における保護レジストと給電用導電性膜の形成工程を示す断面図である。
【図４】  上記製造方法における第１マスクレジストと第１配線層の形成工程を示す断面図である。
【図５】  上記製造方法における第２マスクレジストの形成工程を示す断面図である。
【図６】  上記製造方法における第２配線層の形成工程を示す断面図である。
【図７】  上記製造方法におけるマスクレジストと導電性膜の除去工程を示す断面図である。
【図８】  上記製造方法によって形成された配線を示す断面図である。
【図９】  上記製造方法によって形成された配線を示す平面図である。
【図１０】  この発明の第２実施形態の電界効果トランジスタの製造方法における、メサ部、オーミック電極、保護レジスト、給電用導電性膜の形成工程を示す断面図である。
【図１１】  上記製造方法における第１マスクレジスト、第１配線層、第２マスクレジスト、第２配線層の形成工程を示す断面図である。
【図１２】  上記製造方法によって形成された配線を示す断面図である。
【図１３】  従来の配線の形成方法を説明する図である。
【符号の説明】
１０１，２０１  半導体基板
１１８，２１８  給電用導電性膜
１１９，２１９  第１マスクレジスト
１２０ａ，１２０ｂ，２２０ａ，２２０ｂ，２２０ｃ  第１開口
１２２，１２３  第１配線層
１２６，２２６  第２マスクレジスト
１２５ａ，１２５ｂ，２２５ａ，２２５ｂ，２２５ｃ  第２開口
１３１，１３２，２３１，２３２，２３３  第２配線層
１５１  エミッタ配線
１５２  ベース配線
２５１  ソース配線
２５２  ゲート配線
２５３  ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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