(57)【特許請求の範囲】
【請求項１】
固体撮像デバイスを駆動する第１のタイミング信号に応動して該固体撮像デバイスから出力される出力信号を受けて、該出力信号の１画素単位でフィードスルー信号および画素信号を抽出し、該画素信号からノイズを除去して、画素単位で連続する映像信号を出力するノイズ除去手段を含む固体撮像デバイス用の出力回路において、該回路は、
第１のタイミング信号が入力され、第１のタイミング信号と同期して電圧の増減を繰り返す第１のアナログ信号を生成し、第１のアナログ信号を第１のアナログ信号と交差する第１の複数の基準電圧と比較し、前記フィードスルー信号および画素信号を抽出するための所定のタイミングを有する少なくとも１つの第２のタイミング信号を発生して、第２のタイミング信号を前記ノイズ除去手段に供給する第１のパルス信号発生手段を含み、
第１のタイミング信号は、前記固体撮像デバイスを駆動する水平転送パルス、および該固体撮像デバイスにおける信号電荷をリセットするリセットパルスを含み、
第１のパルス発生手段は、該リセットパルスおよび水平転送パルスのうちの少なくとも一方に応動して第１のアナログ信号を生成することを特徴とする固体撮像デバイス用の出力回路。
【請求項２】
請求項１に記載の回路において、
該回路はさらに、第２のパルス信号発生手段を含み、第２のパルス信号発生手段は、第２のタイミング信号が入力され、第２のタイミング信号と同期して電圧の増減を繰り返す第２のアナログ信号を生成し、第２のアナログ信号を第２のアナログ信号と交差する第２の複数の基準電圧と比較し、前記フィードスルー信号および画素信号を抽出するための所定のタイミングを有する少なくとも１つの第３のタイミング信号を発生して、第３のタイミング信号を前記ノイズ除去手段に供給することを特徴とする固体撮像デバイス用の出力回路。
【請求項３】
請求項１に記載の回路において、第１のアナログ信号は、三角波形信号および充放電による波形信号を含むことを特徴とする固体撮像デバイス用の出力回路。
【請求項４】
請求項１に記載の回路において、前記ノイズ除去手段は、相関二重サンプリング方式であることを特徴とする固体撮像デバイス用の出力回路。
【請求項５】
請求項１に記載の回路において、前記ノイズ除去手段は、積分型相関二重サンプリング方式であることを特徴とする固体撮像デバイス用の出力回路。
【請求項６】
請求項５に記載の回路において、
少なくとも前記ノイズ除去手段は、集積回路チップ上に形成され、前記映像信号の出力回路は、ゲインに集積回路抵抗の誤差係数を逆相に含み、
該回路はさらに、前記誤差係数を相殺する補正手段を含み、
該補正手段は、
前記集積回路チップ上に形成された帰還抵抗と、
前記集積回路チップ上に形成され、前記帰還抵抗に接続され入出力端子を有して、ゲインに該帰還抵抗の誤差係数を含むオペアンプと、
該オペアンプの入力に直列に接続され、前記集積回路チップの外部にある基準抵抗とを含み、
該基準抵抗に前記映像信号が入力され、これによって前記誤差係数を相殺することを特徴とする固体撮像デバイス用の出力回路。
【請求項７】
請求項５に記載の回路において、
前記ノイズ除去手段および第１のパルス信号発生手段は、互いに共通の集積回路チップ上に形成され、
これによって、第１のパルス信号発生手段のゲインに含まれる集積回路抵抗およびコンデンサ容量の逆相の誤差係数は、第２のタイミング信号の積分期間における前記集積回路抵抗およびコンデンサ容量の誤差係数により相殺されることを特徴とする固体撮像デバイス用の出力回路。
【請求項８】
固体撮像デバイスを駆動する水平転送パルス、および該固体撮デバイスにおける信号電荷をリセットするリセットパルスに応動して画像を表わす出力信号を出力する固体撮像デバイスと、該出力信号を受けて、該出力信号の１画素単位でフィードスルー信号および画素信号を抽出し、該画素信号からノイズを除去して、画素単位で連続する映像信号を出力するノイズ除去手段とを含む固体撮像装置において、該装置は、
前記リセットパルスおよび前記水平転送パルスを生成するタイミング信号生成手段と、
該リセットパルスおよび該水平転送パルスのうちの少なくとも一方に同期して電圧の増減を繰り返すアナログ信号を生成し、該アナログ信号を該アナログ信号と交差する複数の基準電圧と比較し、前記フィードスルー信号および画素信号を抽出するための所定のタイミングを有する少なくとも１つのタイミング信号を発生して、該タイミング信号を前記ノイズ除去手段に供給するパルス信号発生手段とを含むことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷結合デバイス(CCD) などの固体撮像デバイスより読み出された出力信号が入力され、ノイズを除去して映像信号とする固体撮像デバイス用の出力回路に関するものである。
【０００２】
【従来の技術】
固体撮像デバイス、たとえば電荷結合デバイスは、周知のように、撮像セルアレイを水平走査すると、１画素期間がリセット成分、フィードスルー信号および画素信号よりなるCCD 出力信号を、たとえば9 〜14MHZ の信号レートで出力する。このCCD 出力信号が入力されノイズの最小化された映像信号を出力する固体撮像デバイス用の出力回路には、画素信号が含むフィードスルー信号に相関するノイズを除去した映像信号を出力する相関二重サンプリング(CDS) 方式、積分方式により高域ノイズを除いて映像信号を出力する積分型CDS 方式があった。相関二重サンプリング方式の出力回路に関しては、例えば、本出願の出願人と同じ出願人による特許出願、特願平06ー137296 、特願平07ー123482 および特願平07ー214297 がある。
【０００３】
【発明が解決しようとする課題】
CDS 方式では、固体撮像デバイス用の出力回路は、固体撮像デバイスの出力信号よりフィードスルー信号と画素信号を抽出するために２種類のサンプリングパルスを要する。また、積分型CDS 方式では、これらのサンプリングパルスにさらに、積分波形の生成と、これの信号抽出のためのサンプリングパルスが加わり、４種類のパルスを要する。いずれのパルスも、タイミングは高精度を必要とし、固体撮像デバイスの出力信号と同一周期を有し、かつこれに対して一定の遅延時間で遅延したパルスでなければならない。したがって、従来の固体撮像デバイス用の出力回路では、厳密なタイミング調整を必要としていた。
【０００４】
このため従来方式によれば、自走する水晶発振子より発生するシステムクロックから形成したクロックパルスのクロックラインに挿入した抵抗と寄生容量とで、この抵抗を調整的に選定することによって、CDS 方式の微妙なタイミングに調整して、精度を得ていた。また、個々の固体撮像デバイス用の出力回路の系に適合したタイミング発生回路を特別に作成することで、このように微妙なタイミング調整を達成することもあった。さらに、水晶発振子より発生するクロックパルスは、パルス幅が一定であって、その逓倍に等しいパルス幅のぱするしか得られない。これに対して、積分型CDS 方式でCCD 出力信号から信号を抽出するためのパルスは、様々なパルス幅を必要とするので、多様なパルス幅と厳密なタイミング精度を必要とする積分型CDS 方式については、高精度のタイミングが得られない欠点があった。
【０００５】
また、積分型CDS 方式の固体撮像デバイス用の出力回路を集積回路(IC)化すると、製造プロセスにおける抵抗やコンデンサなどの回路素子の値が個々の製品の間でバラつく。このバラツキが直接、出力映像信号のゲイン変動となって現れる。ゲインは、積分回路のコンデンサの容量および積分パルスの幅に比例し、抵抗に反比例する。例えば、抵抗値の±20% の誤差により、出力映像信号のゲイン変動は-17 % 〜＋25% となる。これは、積分型CDS 方式に固有の欠点であった。
【０００６】
本発明はこのような従来技術の欠点を解消し、タイミング精度が高くパルス幅を任意に設定できるタイミングパルスを発生する固体撮像デバイス用の出力回路を提供することを目的とする。
【０００７】
本発明はまた、IC製造プロセスによる回路素子の誤差の影響を最小化し、ゲインの安定した固体撮像デバイス用の出力回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、固体撮像デバイスを駆動する第１のタイミング信号に応動して固体撮像デバイスから出力される出力信号を受けて、この出力信号の１画素単位でフィードスルー信号および画素信号を抽出し、画素信号からノイズを除去して、画素単位で連続する映像信号を出力するノイズ除去手段を含む固体撮像デバイス用の出力回路は、第１のタイミング信号が入力され、第１のタイミング信号と同期して電圧の増減を繰り返す第１のアナログ信号を生成し、第１のアナログ信号を第１のアナログ信号と交差する第１の複数の基準電圧と比較し、フィードスルー信号および画素信号を抽出するための所定のタイミングを有する少なくとも１つの第２のタイミング信号を発生して、第２のタイミング信号をノイズ除去手段に供給する第１のパルス信号発生手段を含む。
【０００９】
また、少なくともノイズ除去手段は集積回路チップ上に形成され、その映像信号の出力回路は、ゲインに集積回路抵抗の誤差係数を逆相に含み、さらに、この集積回路チップ上に形成された帰還抵抗と、同集積回路チップ上に形成され、帰還抵抗に接続され入出力端子を有して、ゲインに該帰還抵抗の誤差係数を含むオペアンプと、このオペアンプの入力に直列に接続され、集積回路チップの外部にある基準抵抗とを含み、誤差係数を相殺する補正手段が設けられ、基準抵抗に前記映像信号が入力されるようにしてもよい。
【００１０】
さらに、ノイズ除去手段および第１のパルス信号発生手段は、互いに共通の集積回路チップ上に形成してもよい。これによって、第１のパルス信号発生手段のゲインに含まれる集積回路抵抗およびコンデンサ容量の逆相の誤差係数は、第２のタイミング信号の積分期間における集積回路抵抗およびコンデンサ容量の誤差係数により相殺される。
【００１１】
これによって本発明では、固体撮像デバイス用の出力回路おいて、第２のタイミングパルスを所望のタイミングに連続的に可変調節でき、高精度のパルスが得られる。集積回路化された積分型固体撮像デバイス用の出力回路では、集積回路抵抗およびコンデンサの誤差係数によるゲインのバラツキが補正手段によりキャンセルされる。
【００１２】
【発明の実施の形態】
次に添付図面を参照して、本発明による固体撮像デバイス用の出力回路の実施例を詳細に説明する。まず図３を参照すると、本発明による固体撮像デバイス用の出力回路を電荷結合デバイス(CCD) に適用した実施例は、電荷結合デバイス10で被写界を撮像して得られる出力信号 102からCCD プリアンプ12によってノイズを除去し、これを映像信号 103として出力する固体撮像システムである。電荷結合デバイス10は、タイミング発生回路(TG) 11 よりリセットパルス100 および水平転送パルス101 などの駆動パルスが入力され、その撮像セルアレイを水平走査すると、１画素期間Ｔがリセット成分ａ、フィードスルー信号ｂおよび画素信号ｃ（図２）よりなるCCD 出力信号102 を連続出力する固体撮像装置である。CCD 出力信号102 が入力されるCCD プリアンプ12は、パルス発生回路13の発生する制御パルス(CP)に応動して、CCD 出力信号102 を相関二重サンプリング(CDS) 方式または積分型CDS 方式で処理してノイズを最小化し、１画素単位の映像信号103 を連続して出力するノイズ除去回路である。CDS 方式または積分型CDS 方式によるノイズ除去の詳細は、本発明の理解に直接関係ないので、説明を割愛する。詳細は、前述の３件の特許出願を参照されたい。
【００１３】
図１は、パルス発生回路13の実施例を示し、図２はこの実施例のパルス発生回路13のタイムチャートである。電荷結合デバイス10は、タイミング発生回路11の発生するリセットパルス100 および水平転送パルス101 などで駆動される。したがって、電荷結合デバイス10からのCCD 出力信号102 はリセットパルス100 と同一の周期Ｔを有する。パルス発生回路13は、プリアンプ12とともにCCD 出力回路を構成し、サンプルホールドパルスSP1 およびSP2 を発生する回路である。サンプルホールドパルスSP1 およびSP2 は、CCD 出力信号102 よりフィードスルー信号ｂおよび画素信号ｃを抽出するために、図２に示すように、１画素期間Ｔの開始時点からそれぞれパルスd1およびd2の立上りまで正確な遅延時間t1およびt2を有し、またそれらのパルスは、正確なパルス幅d1およびd2を有する。
【００１４】
図１に示すように、パルス発生回路13は２つの比較器16および17を有し、それらの非反転入力(+) には、コンデンサ(C) 14、定電流源(S) 15およびリセット回路80が接続されている。リセット回路80は、タイミング発生回路11の発生するリセットパルス100 に応動してその電圧V7をコンデンサ14に接続する。これによってコンデンサ14は、リセットパルス100 のオフタイムｔで定電流源15から電圧V0に充電され、オンタイムで急速に放電して、図２に示すようなアナログ信号の三角波110 を発生する。この三角波 110の充放電の勾配は、コンデンサ14の容量Ｃ、定電流源15の特性、および充放電回路系の時定数に依存する。定電流源15の構成例は、図16に示す。これについては、後に詳述する。
【００１５】
一方の比較器16は、非反転入力(+) に入力される三角波信号110 をその反転入力(-) の基準電圧V1と比較して図示のようなパルスPV1 を出力する矩形波形成回路である。他方の比較器17は、同様に、非反転入力(+) に入力される三角波信号110 をその反転入力(-) の基準電圧V2と比較して、図示のようなパルスPV2 を出力する矩形波形成回路である。これらの出力PV1 およびPV2 は、図示のように演算回路(LC) 18 の入力に接続されている。
【００１６】
演算回路18は、２つのパルスPV1 およびPV2 と、やはりリセットパルス100 とが入力され、以下の演算によりサンプルホールドパルスSP1 およびSP2 を出力する論理演算回路である。すなわち、
SP1=PV1 AND 〜PV2 AND 〜100、
SP2=PV2 AND 〜100
である。但し、記号「〜」は信号の反転を表す。これからわかるように、コンデンサ14と基準電圧V1およびV2の値を選択することにより、それぞれ所望のパルス幅d1およびd2、ならびに遅延時間t1およびt2を有するサンプルホールドパルスSP1 およびSP2 が得られる。より詳細には、サンプルホールドパルスSP1 およびSP2 の特性は、アナログ信号の三角波110 と基準電圧V1およびV2のクロスポイントで設定されるから、本実施例では、一般にデジタル信号では困難なタイミングの連続的に可変な調節ができ、高いタイミング精度のサンプルホールドパルスを生成することができる。
【００１７】
本実施例では、三角波 110を発生するタイミングパルスとして電荷結合デバイス10をリセットするためのリセットパルス 100を用いた。しかし本発明は、これのみに限定されず、電荷結合デバイス10からの出力信号 102と同期している信号であれば、どのような信号を用いてもよい。この三角波 110と２つの閾値電圧V1およびV2から中間パルスPV1 およびPV2 を生成し、これらとタイミングパルス 100とで２つのサンプルホールドパルスSP1 およびSP2 が生成される。
【００１８】
サンプルホールドパルスSP1 およびSP2 の特性、たとえば遅延時間t1およびt2、ならびにパルス幅d1およびd2は、基準電圧V1およびV2の値により調整することができる。また、基本パルスであるタイミングパルス、たとえばリセットパルス 100のタイミングを調整する必要があれば、図14に示すような微調整回路を用いてもよい。この微調整回路82は、サンプルホールドパルスSP1 の微調整回路の構成例を示す。この回路は、オペアンプ130 の非反転入力(+) にコンデンサＣと調整抵抗Ｒが図示のように接続され、その反転入力(-) には、基準電圧Vrefが接続されている。そのタイムチャート図15からわかるように、リセットパルス 100が回路82に入力されると、抵抗ＲおよびコンデンサＣからなる低域フィルタによってリセットパルス 100が図示の波形 180のようになり、オペアンプ 130の非反転入力(+) に入力される。オペアンプ 130は、その入力信号 180を基準電圧Vrefと比較し、パルス 100の立上りから波形 180のレベルが基準電圧Vrefを超えるまで遅延時間ｄだけ遅延したパルス 100a を出力する。このパルス 100a が充電回路80および演算回路18に与えられる。これによっても、結果として図２のサンプルホールドパルスSP1 およびSP2 の遅延時間t1およびt2、ならびにパルス幅d1およびd2の微調整が可能である。
【００１９】
図４はCCD プリアンプ12をCDS 方式で実現した実施例の要部を示し、図５はそのタイムチャートである。CCD 出力信号102 が入力されるCCD プリアンプ12は、図１のパルス発生回路13よりサンプルホールドパルスSP1 およびSP2 が供給される。サンプルホールドパルスSP1 およびSP2 は、所定のタイミングすなわち遅延時間t1およびt2、ならびにパルス幅d1およびd2を有し、CCD 出力信号102 のリセット成分ａに続くフィードスルー信号ｂおよび画素信号Ｃを抽出するためのパルスである。このプリアンプ12は、３つのサンプルホールド回路(SH)21、22および23を有し、サンプルホールド回路21および23には、アンプ20を通してCCD 出力信号102 が入力される。
【００２０】
図５に示すように、サンプルホールド回路21は、パルスSP1 に応動してフィードスルー信号ｂを抽出して保持し、これに続くサンプルホールド回路22は、この信号ｂをパルスSP2 に応動して保持する。また、サンプルホールド回路23はパルスSP2 に応動して画素信号Ｃを保持する。サンプルホールド回路22および23の出力は、それぞれ差動アンプ24の非反転入力(+) および反転入力(-) に接続されている。差動アンプ24は、サンプルホールド回路23よりの画素信号Ｃに含まれるリセットノイズをサンプルホールド回路22よりの同じリセットノイズが含まれたフィードスルー信号ｂで除き、１画素分の映像信号103 を順次出力する。
【００２１】
図６はCCD プリアンプ12を積分型CDS 方式で実現した出力回路の要部を示し、図７はその各部に現れる信号波形を示す。この積分型CDS 方式のCCD プリアンプ12は、CCD 出力信号102 がアンプ31を通してゲート回路(GT)32および33に入力される。一方のゲート回路32は、ゲートパルスGP1 によりフィードスルー信号ｂを抽出して差動アンプ34の非反転入力(+) に出力し、他方のゲート回路33はゲートパルスGP2 により画素信号Ｃを抽出して差動アンプ34の反転入力(-) に出力する。差動アンプ34は、１画素単位の画素信号300 （図７）を基準レベルＬで積分回路30へ出力する。積分回路30は、抵抗35、 オペアンプ36、 コンデンサ37および積分リセットスイッチ38が図示のように接続されて構成されいる。スイッチ38は、後述の積分リセットパルス100bに応動し、そのオフタイムｔで開いて入力の画素信号300 から高域ノイズを除き、画素信号の積分出力信号301 を出力する。積分出力信号 301はサンプルホールド回路39に入力され、サンプルホールド回路39は、別のサンプルホールドパルスSPにより積分出力信号301 の映像部分を抽出する。このサンプルホールドパルスSPは、後述のパルス発生回路13にて生成することができる。この抽出された映像部分は、アンプ40に入力され、アンプ40は映像信号103 を出力する。
【００２２】
図８はパルス発生回路13の他の実施例を示し、これは、図６に示す積分型CDS 方式のプリアンプ12に有利に適用される。以降の図において、これまでの説明における構成要素と同様の要素は、同じ参照符号で示す。この実施例のパルス発生回路13は図６の積分型CCD プリアンプ12のゲートパルスGP1 、GP2 およびサンプルホールドパルスSPを発生する。図９は図８に示すパルス発生回路13のタイムチャートである。図８に示す実施例のパルス発生回路13は、図１のパルス発生回路13と同様にコンデンサ14、電圧V0の定電圧電源15、およびリセット回路80を有し、これらより発生する三角波形110 は、比較器43、44および45の非反転入力(+) に入力される。比較器43、44および45は、それぞれの反転入力(-) に基準電圧V3、V4およびV5が接続され、これらの基準電圧V3、V4およびV5と比較した結果のパルスPV3 、PV4 およびPV5 を演算回路46に出力する。演算回路46は、パルスPV3 〜PV5 およびリセットパルス100 が入力され、以下の演算によりゲートパルスGP1 、GP2 、サンプルホールドパルスSPと積分リセットパルス100bを出力する。すなわち、
SP1 =PV3 AND〜PV4 AND 〜100
SP2 =PV3 AND〜100
SP3 =PV5 AND〜100
100b=100
但し、記号「〜」は信号の反転を表す。リセットパルス100bは、積分回路30のスイッチ38を駆動する。これからわかるように、コンデンサ14と基準電圧V3、V4およびV5の値を選択することにより、それぞれ所望のパルス幅および遅延時間を有するゲートパルスGP1 、GP2 およびサンプルホールドパルスSPが得られる。
【００２３】
本実施例でも、三角波 110を発生するタイミングパルスは、電荷結合デバイス10からの出力信号 102と同期している信号であれば、どのような信号でもよい。この三角波 110と３つの閾値電圧V3、V4およびV5から中間パルスPV3 、PV4 およびPV5 を生成し、これらとタイミングパルス 100とで４つのプリアンプ駆動パルスGP1 、GP2 、SPおよび100bが生成される。
【００２４】
積分方式によるCCD 読出信号の出力回路のプリアンプでは、様々なパルス幅の駆動パルスが必要である。これらのパルスは、従来方式のパルス発生装置では、システムクロックのパルス幅より狭いものさえ必要であった。しかも、積分終了、サンプルホールド、積分リセットと、パルスの前後関係が厳しく管理される必要がある。しかし本実施例では、このように１種類の三角波から厳密にタイミング調整された駆動パルスを形成することができる。
【００２５】
以上の図１および図８に示す実施例のパルス発生回路13では、基準電圧を２つまたは３つ設定したが、さらに多くの種類の基準電圧を設ければ、きめ細かいタイミング調整が可能となる。また三角波以外に、単純な抵抗とコンデンサによる充放電の時定数曲線を用いることもできる。さらに、このようにして三角波とバイアス電圧により生成したパルスを利用して、別な三角波を発生し、これらと更なる閾値電圧とから１群の駆動パルスを生成することもできる。つまり、パルス発生回路13を順次、カスケード状に接続して複数の駆動パルスを生成することができる。これらの１群の駆動パルスは、たとえばカラー映像信号の３原色成分信号に対応して配設されたプリアンプ12と同様の複数のプリアンプ（図示せず）をそれぞれ駆動するための駆動パルスとして用いることができる。
【００２６】
また、プリアンプ12の出力 103にアナログ・ディジタル(A/D) 変換器を配設する適用例では、A/D 変換器の駆動に必要な駆動パルスやサンプルホールド回路の駆動用パルスも、上述の三角波から厳密なタイミングで生成することができる。
【００２７】
このように本発明の実施例によれば、固体撮像デバイス用の出力回路の様々な駆動パルスを固体撮像デバイスの出力信号の読出しに同期した１種類のタイミングパルスから生成している。したがって、システムの構成が簡素化される。また、このような単一種類のタイミングパルスから三角波等の同期波形を生成し、これと閾値電圧の設定値からクロスポイントを調整してプリアンプ駆動パルスを生成するので、多種多様なタイミングの駆動パルスを形成することができる。また、複数の駆動パルスを単一種類のタイミングパルスから生成するので、タイミング精度の厳しいパルスでも、容易に形成することができる。
【００２８】
さらに、タイミングの調整は、閾値の簡単なレベル調整で実現される。したがって、従来のように、集積回路の外付け抵抗と寄生容量とで遅延時間を調整したり、タイミング発生器の出力タイミングを調整するなどの、煩雑な作業を行なう必要がない。また、固体撮像デバイスの出力信号に同期した基準パルス、たとえばCCD のリセットパルスなどを用いて様々な駆動パルスを生成すれば、生成されたパルスはCCD 出力信号と厳密に同期しているので、ジッタによるノイズの混入を最小化することができる。
【００２９】
図10は、図６に示す積分型CCD プリアンプ12において、画素信号の積分経路を概念的に示すブロック図である。プリアンプ12を集積回路化した場合、製造プロセスにおいて抵抗ＲやコンデンサＣ等の回路素子の定数の値がバラつき、積分型プリアンプのゲインC/R*t の変動が大きくなる。ここで＊は乗算を、またｔは積分パルスの幅すなわち積分時間を表わす。図11は、図10に示すプリアンプ12の各部に現れる信号波形である。同図において、点線183 〜186 はゲイン変動を示すものである。
【００３０】
図12は、シングル出力の集積回路化積分型プリアンプの構成例を概念的に示す。概念的に一点鎖線で示す集積回路(IC)チップ50は、積分型プリアンプ51と、補正回路52とを含む。積分型プリアンプ51は、たとえば図６に示す積分型CDS 方式のプリアンプ12と、図８に示すパルス発生回路13などの周辺回路を含むものである。補正回路52は、オペアンプ53に集積回路抵抗R1とチップ外の基準抵抗R2とを含む。集積回路抵抗として形成される帰還抵抗R1が集積回路の製造プロセスで生ずるバラツキは、集積回路全体で一様である。つまり、同じ集積回路チップに形成された回路素子については、同じ方向にバラつく（絶対バラツキ）。そこで、集積回路全体の誤差を基準値に対する比として誤差係数αで表わすことができる。この値αは、例えば 0.8〜 1.2程度である。積分型プリアンプ51は、センタゲインＧのアンプ、抵抗およびコンデンサよりなり、そのゲインは1/α・G で表すことができる。また、補正回路52では、オペアンプ53と抵抗R1およびR2は逆相増幅器を形成している。そこで、オペアンプ53を含む補正回路52の最終ゲインは -α*R1/R2である。
【００３１】
より詳細には、集積回路チップ50に入力するCCD 出力信号102 の電圧viと補正回路52の出力信号voの関係は次のようになる。
【００３２】
0003850932.tif 000002
したがって、
vo/vi= -G*R1/R2
このように、積分型プリアンプ51の出力に対して補正回路52のゲインは逆相にαを含むから、補正回路52をプリアンプ51に直列に接続して誤差係数αを排除して、つまり抵抗のバラツキによる変動が相殺される。所定のゲインを得ることができる。
【００３３】
図13は差動出力の集積回路化積分型プリアンプの構成例を示す。集積回路チップ60は、差動出力の積分型プリアンプ61と、オペアンプ62、チップ外の基準抵抗R1およびR3、ならびに集積回路抵抗R3およびR4を含む補正回路64とを含む。これらのアンプ間の差動入出力は、混入する電源ノイズなどのノイズを打ち消す効果がある。この実施例においても、図12に示した実施例と同様に、同じ集積回路チップ上に形成されたプリアンプ61および補正回路63は、集積回路全体で一様の抵抗ばらつきを有する。集積回路チップ60に入力するCCD 出力信号102 の電圧viと補正出力voには以下の関係がある。
【００３４】
【数１】
0003850932.tif 000003
ただし、vp= 1/α*G*vi 、vn=-1/α*G*vi
したがって vo/vi=2*G*R4/R3となり、抵抗のバラツキαを排除した所定ゲインを得る。
【００３５】
このように本実施例によれば、抵抗のプロセスバラツキによる積分方式プリアンプのゲイン変動を最小化することができる。本方式によれば、補正のための新たな端子の増設や補正回路等の新たな付加回路の必要がなく、単に抵抗の外付けで簡単に実現できる。これにともない、回路の低消費電力化、および小規模化が図れる。さらに、ゲイン調整段がオペアンプを含むアンプ形式をとっているので、回路の安定化および高速動作化が実現される。また、積分方式のプリアンプのゲインの温度特性の方向性を考慮して、温度依存性を持った外付けの基準抵抗を選択すれば、系のゲインの温度依存性も同時に相殺することができる。
【００３６】
ところで、たとえば図６に示す積分方式のCCD プリアンプ12の場合、図８に示すパルス発生回路13をCCD プリアンプ12と共通の集積回路チップ（図示せず）上に形成することによって、それらに含まれる集積回路抵抗およびコンデンサ容量の製造プロセスのバラツキに起因する制御パルスGP1 、GP2 およびSPのタイミングのバラツキを効果的に相殺することができる。以下、その例を具体的に説明する。
【００３７】
図16は図１に示すパルス発生回路13における定電流回路15の構成例を示す。定電流回路15は、トランジスタ71のベースにオペアンプ72の出力が図示のように接続されて構成されている。オペアンプの非反転入力(+) には基準電圧Vrが接続され、反転入力(-) およびトランジスタのエミッタは、抵抗Rcを通して他の基準電圧Vcc に接続されている。出力電流Icは、トランジスタ71のコレクタから得られる。三角波 110の傾きは、定電流回路15に依存するが、定電流回路15の出力電流Icは、定電流回路15に含まれる抵抗Rcのバラツキの影響を直接受ける。そこで、この定電流回路15の出力電流Icの変動を説明するために、図１のパルス発生回路13を単純化して図18に示す。図19は、その制御パルス発生回路13の各部に現れる信号波形を示すタイムチャートである。
【００３８】
図18に示す制御パルス発生回路13は演算回路70を有し、演算回路70は、リセット回路80、コンデンサ14および定電流回路15より生成された三角波形110 を比較器16および17でそれぞれ基準電圧V1およびV2と比較した結果の出力を演算して、図19に示すようなCCD 出力信号102 の画素信号の積分のための積分パルス641 を発生する。
【００３９】
図17は定電流回路15の抵抗Rcのバラツキにより発生する、図19の三角波信号110 および積分パルス641 のバラツキを点線191 〜194 で示したものである。点線 191および 192は、抵抗が正方向にバラついた場合を、また点線 193および 194は、負方向にバラついた場合を示す。トランジスタ71とオペアンプ72より、定電流の出力
Ic= (Vcc-Vr)/(α*Rc)= 1/α*Icoを得る。
ただし、Ico=(Vcc-Vr)/Rc
図17に示す積分パルス641 の積分期間すなわちパルス幅Ｔは次のようになる。
【００４０】
0003850932.tif 000004
ただし、To= C*(V2-V1)/Ico である。
【００４１】
さらにここで、積分方式プリアンプ13のゲインは1/α*Gで表すことができ、ゲインは積分期間Ｔに比例するので、バラツキ係数αは両者によりキャンセルされる。したがって、抵抗Rcのバラツキの影響を受けない系が実現できる。
【００４２】
集積回路化においては、抵抗のバラツキと同様にコンデンサの容量Ｃのバラツキも存在する。コンデンサの容量Ｃのバラツキ係数をβとすると、積分方式のプリアンプ13の全体のゲインは、 1/(α* β)*G で表すことができる。積分時間Ｔは、
0003850932.tif 000005
ただし、To= C*(V2-V1)/Ico である。
こうして、定電流回路15についても同様に、バラツキ係数αおよびβが相殺され、抵抗およびコンデンサ容量のバラツキの影響を受けない系が実現できる。以上の効果は、積分方式プリアンプ12と積分パルス発生回路13が同一の集積回路チップ上に形成され、これによりバラツキ係数αおよびβのバラッキの方向と大きさが同一であるという性質を利用して、可能となっているのは言うまでもない。
【００４３】
この実施例ではこのように、プロセスバラツキによる積分方式のプリアンプのゲイン変動を押えることができる。とくに抵抗およびコンデンサの両方のバラツキを完全に最小化することができる。また、積分方式のプリアンプの温度特性の方向性を考慮して、積分パルスの幅に温度依存性を持たせるようにパルス生成回路を構成してもよい。そのようにすれば、系のゲインの温度依存性も同時に相殺することができる。
【００４４】
本発明によれば、積分方式プリアンプに限らず、集積回路における抵抗のプロセスバラツキに起因するゲイン変動を補正するあらゆる適用例に適用することができる。また、集積回路の適用例のみならず、抵抗や容量のバラツキに起因するゲインバラツキのあるあらゆるシステムの補正が可能である。
【００４５】
【発明の効果】
このように本発明によれば、固体撮像デバイス用の出力回路において、固体撮像デバイスの出力信号に同期するタイミングパルスから生成したアナログ信号の電圧傾斜と基準電圧のクロスポイントは、連続的に可変であるので、プリアンプ駆動パルスの所望のタイミングを高精度で設定できる。したがって、特別のパルス発生器が必要なく、従来のようにステムクロックから生成したディジタルパルスが不得手とする微小なタイミング調整を、本発明では容易に実現することがである。また、固体撮像デバイスの出力信号と同期したタイミングパルスを用いるので、ジッタによるノイズ混入も防止できる。集積回路化された積分型CCD プリアンプでは、集積回路抵抗およびコンデンサの誤差係数によるゲイン変動を、補正回路を組み込むことにより補正できる。
【図面の簡単な説明】
【図１】本発明をCDS 方式のCCD プリアンプに適用した実施例におけるパルス発生回路の構成例を示す機能回路図である。
【図２】図１に示す実施例のパルス発生回路の各部に現れる信号波形を示すタイムチャートである。
【図３】同実施例のCCD プリアンプとその関連回路の構成例を示す機能ブロック図である。
【図４】  CDS 方式のCCD プリアンプの構成例を示す機能ブロック図である。
【図５】図４に示すCCD プリアンプの各部に現れる信号波形を示すタイムチャートである。
【図６】積分型CDS 方式のCCD プリアンプの回路例を示す機能回路図である。
【図７】図６に示すCCD プリアンプの各部に現れる信号波形を示すタイムチャートである。
【図８】本発明の積分型CDS 方式に適用した実施例におけるパルス発生回路の構成例を示す機能回路図である。
【図９】図８に示す実施例の各部に現れる信号波形を示すタイムチャートである。
【図１０】図６に示す積分型CCD プリアンプの積分経路を概念的に示すブロック図である。
【図１１】図10のプリアンプの各部に現れる信号波形のゲイン変動を説明するための波形図である。
【図１２】本発明をシングル出力の集積回路化積分型プリアンプに適用した実施例を示す機能構成図である。
【図１３】本発明を差動出力の集積回路化積分型プリアンプに適用した実施例を示す機能構成図である。
【図１４】図１に示す実施例におけるタイミングパルスを微調整する回路の例を示す機能回路図である。
【図１５】図14に示す微調整回路の各部に現れる信号波形を示すタイミングチャートである。
【図１６】図１に示す実施例おける定電流回路の構成例を示す機能回路図である。
【図１７】図16に示す定電流回路における抵抗のバラツキにより発生する三角波信号の変動の例を示した波形図である。
【図１８】図16に示す定電流回路における抵抗のバラツキを補正する補正回路の理解に有用な積分パルス発生回路の概念的構成を示す機能回路図である。
【図１９】図18に示す積分パルス発生回路の各部に現れる信号波形を示すタイムチャートである。
【符号の説明】
10  電荷結合デバイス
11  タイミング発生回路
12  CCD プリアンプ
13  パルス発生回路
15  定電流回路
【図１】
0003850932.tif 000006
【図２】
0003850932.tif 000007
【図３】
0003850932.tif 000008
【図４】
0003850932.tif 000009
【図５】
0003850932.tif 000010
【図６】
0003850932.tif 000011
【図７】
0003850932.tif 000012
【図８】
0003850932.tif 000013
【図９】
0003850932.tif 000014
【図１０】
0003850932.tif 000015
【図１１】
0003850932.tif 000016
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0003850932.tif 000022
【図１８】
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【図１９】
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