(57)【特許請求の範囲】
【請求項１】
強誘電体ＲＡＭメモリ（１０）における半導体回路であって、
ビット線（１）と、
プレート線（２）と、
該ビット線（１）と該プレート線（２）との間に設けられた電圧補正トランジスタ（５）と
を備え、
該半導体回路が通常動作モードである場合には、該ビット線（１）上のビット線電圧とプレート線（２）上のプレート線電圧とを高いレベルに維持する間、該電圧補正トランジスタ（５）は、制御信号（６）によって低オームに切換可能であり、それによって該ビット線（１）と該プレート線（２）との間の電圧差を補正し、
該制御信号（６）は、反転したテストモード信号（ＴＥＳＴＭＯＤＥ−Ｃ）である、半導体回路。
【請求項２】
前記電圧補正トランジスタ（５）は、ソースとドレインとゲートとを有するＭＯＳトランジスタであり、該ＭＯＳトランジスタのソースおよびドレインは、前記ビット線（１）および前記プレート線（２）にそれぞれ接続されており、前記制御信号（６）は、該ＭＯＳトランジスタのゲートに印加される、請求項１に記載の半導体回路。
【請求項３】
前記半導体回路がテストモードである場合には、前記電圧補正トランジスタ（５）は、前記制御信号（６）によって高オームに切換可能である、請求項１に記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体ＲＡＭメモリにおけるビット線上の高レベルのビット線電圧と、プレート線上の高レベルのプレート線電圧との間の差異を補正する回路構造に関する。
【０００２】
【従来の技術】
従来、強誘電体ＲＡＭメモリのプレート線およびビット線における書込み電圧および読出し電圧は、プレート線およびビット線に等分に供給を行う発生器システムによって生成されている。
【０００３】
このような電圧発生器がただ１つの出力電圧を生成する場合、分離しているビット線およびプレート線を介して複数のメモリバンクまたはメモリセグメントに分配される電圧が、ある特定の点で、あるいはメモリ回路が特定の作動状態のとき、異なるレベルを有しているという事態が高い確率で生じ得る。これは例えばテストモードで検知することができる。
【０００４】
ＤＥ６９１１９６７９Ｔ２には、半導体メモリ向けのセンス増幅器の出力回路が記載されている。この場合、等化パルスが現われたときでも、すなわち信号に不確実性が生じたときでも、半導体メモリの出力信号は一時的に設定レベルに安定して保たれるようになる。
【０００５】
この目的のため、公知の出力回線では２つの逆相の出力信号回線の間に、短時間のあいだ伝導性になるトランスファーゲートが介在する。公知の出力回路の前述した両方の出力信号回線は、通常、相補的につながれた２つの差増幅器によって生成される、原則として常に反対の電位を通す。したがって公知の出力回路では、何らかの差異を有している可能性のある２つの名目上等しい電圧レベルを補正しようとするのではなく、２つの逆相の出力信号の中間の電位を一時的に生成しようとしていることになる。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、半導体集積回路における各回線区間の異なる電圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベルのビット線電圧と高レベルのプレート線電圧との差異を補正する回路構造であって、異なる電圧（特に書込み電圧および読出し電圧）が標準動作で補正され、しかもテストモードで互いに独立して判定させることができるものを提供することである。
【０００７】
【課題を解決するための手段】
この課題は、本発明によれば、ビット線とプレート線との間に電圧補正トランジスタが設けられることによって解決される。この電圧補正トランジスタは、半導体回路の通常動作のときに、ビット線上およびプレート線上の書込み電圧および読出し電圧がともに、高いレベルにある間、制御信号によって低オームに切換可能であり、それによってビット線とプレート線との間の電圧差を補正する。
【０００８】
本発明は、以下を提供する。
【０００９】
１つの局面において、本発明は、強誘電体ＲＡＭメモリ（１０）のビット線（１）上の高レベルのビット線電圧（ＶＢＬ＿Ｈ）と、プレート線（２）上の高レベルのプレート線電圧（ＶＰＬ＿Ｈ）との差異を補正する回路配置物を提供する。ここで、上記ビット線（１）と上記プレート線（２）との間に電圧補正トランジスタ（５）が設けられており、上記電圧補正トランジスタは、半導体回路の通常動作のときに、ビット線（１）上およびプレート線（２）上の書込み電圧および読出し電圧がともに高いレベルにある間、制御信号（６）によって、低オームに切換可能であり、それによって上記ビット線（１）と上記プレート線（２）との間の電圧差を補正することを特徴とする。
【００１０】
１つの実施形態において、上記電圧補正トランジスタ（５）は、ＭＯＳトランジスタであり、上記ＭＯＳトランジスタは、そのソース接続部およびそのドレイン接続部がそれぞれ上記ビット線（１）および上記プレート線（２）に接続されていて、そして上記ＭＯＳトランジスタのゲート接続部に上記制御信号（６）を印加し得る。
【００１１】
別の実施形態において、強誘電体ＲＡＭメモリの場合において、上記制御信号（６）が反転したテストモード信号（ＴＥＳＴＭＯＤＥ−Ｃ）であり得る。
【００１２】
別の実施形態において、上記電圧補正トランジスタ（５）が、テストモードのとき、通常動作を行っていない場合に、真のテストモード信号によって高オームに切換可能であり得る。
【００１３】
【発明を実施する形態】
電圧補正トランジスタは、強誘電体ＲＡＭメモリにおいてビット線上およびプレート線上の異なる電圧レベルを補償し、そしてテストモードのときに高オームに切り換えることができることから、プレート線電圧およびビット線電圧を別々に検知することが可能である。
【００１４】
好ましくは、電圧補正トランジスタは、そのソース接続部およびドレイン接続部がそれぞれビット線およびプレート線に接続されていて、そのゲート接続部上に制御信号、すなわち標準動作のときの反転したテストモード信号を印加可能な、ＭＯＳトランジスタである。
【００１５】
このように、テストモードのときに電圧補正トランジスタを高オームに切換可能なことから、テストモードにおいてプレート線電圧およびビット線電圧の分離が達成される。したがって強誘電体ＲＡＭメモリにおいて、強誘電体メモリセルのより良好な特徴付けが可能となる。
【００１６】
【実施例】
次に、本発明による回路構造の実施例について、図１を参照しながら詳しく説明する。
【００１７】
図１は、部分的にブロック回路図の形で、集積化された強誘電体ＲＡＭメモリ１０に設けられた本発明の回路構造を示している。ビット線１を介して分配されるべき高レベルのビット線電圧ＶＢＬ＿Ｈ、およびプレート線２を介して分配されるべき高いレベルのプレート線電圧ＶＰＬ＿Ｈは、ＶＢＬ＿Ｈ発生器３およびこれとは別個のＶＰＬ発生器４によって別個に生成される。ＶＢＬ＿Ｈ発生器３およびＶＰＬ発生器４は、外部の電圧部Ｖext７および８から電圧供給を受ける。
【００１８】
本発明によれば、電圧補正トランジスタ５が設けられており、この電圧補正トランジスタは、通常動作のときに、低オームのブリッジをビット線１とプレート線２との間に形成し、テストモードのときに、その制御接続部６に供給される信号ＴＥＳＴＭＯＤＥによって高オームに切換可能であることから、テストモードのときにはプレート線電圧とビット線電圧とが分離されている。それにより、プレート線電圧とビット線電圧とを別々に検知することができ、したがってビット線およびプレート線と接続された強誘電体メモリセル（この図には示さず）をより良好に特徴付けることができる。
【００１９】
この実施例における電圧補正トランジスタは、図１に示されているようにそのソース接続部およびドレイン接続部がそれぞれビット線１およびプレート線２に接続されたＭＯＳトランジスタ５である。このＭＯＳトランジスタ５は、通常動作のとき、ゲート接続部で反転したテストモード信号ＴＥＳＴＭＯＤＥ−Ｃを受け取り、それによって低オームに切り換えられる。
【００２０】
【発明の効果】
（半導体集積回路における各回線区間の異なる電圧を補正する回路構造）
本発明は、半導体集積回路における各回線区間の異なる電圧を補正する回路配置物に関する。この回路配置物において、ビット線とプレート線との間に電圧補正トランジスタが設けられており、この電圧補正トランジスタは、半導体回路の通常動作のときには制御信号によって低オームに切換可能であり、それによって各回線上の異なる電圧を補正する。
【図面の簡単な説明】
【図１】図１は、本発明の１実施形態の回路構成物を示す。
【符号の説明】
１  ビット線
２  プレート線
３  ＶＢＬ＿Ｈ発生器
４  ＶＰＬ発生器
５  電圧補正トランジスタ
６  制御信号ＴＥＳＴＭＯＤＥ−Ｃ
７、８  外部の電圧部Ｖext
１０  強誘電体ＲＡＭメモリ
ＶＢＬ＿Ｈ  高レベルのビット線電圧
ＶＰＬ＿Ｈ  高レベルのプレート線電圧
【図１】
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