(57)【特許請求の範囲】
【請求項１】
センサーによる検出信号をその信号レベルに応じた時間幅をもつパルス信号である時間幅パルス信号に変換し、
クロック信号を前記時間幅パルス信号が指示する時間幅に制限してカウントすることによりＡ／Ｄ変換を行うように構成されたＡ／Ｄ変換回路であって、
カウントの分解能に対応する基準周期よりも小さい短縮化された周期の基本クロック信号を用い、
この基本クロック信号を前記基準周期に相当する周期の分周クロック信号とするように分周を行うようにし、かつ、前記時間幅パルス信号の開始タイミングに同期させて前記基本クロック信号に対する分周動作を開始させるように構成してあることを特徴とするＡ／Ｄ変換回路。
【請求項２】
センサーによる検出信号をその信号レベルに応じた時間幅をもつパルス信号である時間幅パルス信号に変換する信号変換手段と、
カウントの分解能に対応する基準周期よりも小さい短縮化された周期の基本クロック信号と前記信号変換手段に対して前記時間幅パルス信号の開始タイミングを定めるための制御信号との論理積をとって被分周クロック信号を生成する第１の論理積手段と、
前記制御信号に同期して分周動作がリスタートされるとともに前記第１の論理積手段からの被分周クロック信号を入力して分周を行って分周クロック信号を生成する分周手段と、
前記信号変換手段からの時間幅パルス信号と前記分周手段からの分周クロック信号との論理積をとってゲート通過クロック信号を生成する第２の論理積手段と、
前記第２の論理積手段からのゲート通過クロック信号をカウントするカウンタ手段とを備えていることを特徴とするＡ／Ｄ変換回路。
【請求項３】
前記センサーを温度センサーとなし、前記信号変換手段を二重積分回路となしてあることを特徴とする請求項２に記載の温調用のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センサーとマイクロプロセッサ（ＣＰＵなど）との間に介挿されて、センサーによって検出されるアナログ信号をマイクロプロセッサでの処理に適合したディジタル信号に変換するためのＡ／Ｄ変換回路にかかわり、特には、Ａ／Ｄ変換の最終段階でのカウント値データのふらつきを抑制することにおいて有効な技術に関する。
【０００２】
【従来の技術】
図１０は従来の技術におけるＡ／Ｄ変換回路の構成を示すブロック回路図である。図１０において、符号の１１は熱電対などの温度センサー、１２は温度センサー１１による検出温度信号Ｓ1 を増幅する増幅回路、１３は増幅された温度信号Ｓ2 のレベルに対応した時間幅Ｔdis の時間幅パルス信号Ｓ4 を出力する二重積分回路、１４はＡＮＤゲート、１５はカウンタＩＣ、１６はＣＰＵ（中央演算処理装置）、１７は表示駆動部、１８は表示部である。
【０００３】
二重積分回路１３は、次のように動作する。充放電切換制御信号Ｓ3 の“Ｌ”レベルである充電期間において、第１のスイッチをオンにして温度信号Ｓ2 を入力し、積分コンデンサに充電を行う。充電期間は一定であるので、その一定の充電期間に蓄積される電荷の量は温度信号Ｓ2 のレベルに応じたものとなる。充放電切換制御信号Ｓ3 は、充電期間が経過すると、急峻に立ち上がって放電期間となり、第１のスイッチをオフにして増幅回路１２から二重積分回路１３への温度信号Ｓ2 の入力をカットすると同時に、第２のスイッチをオンにして時間幅パルス信号Ｓ4 を立ち上げるとともに、積分コンデンサからの放電を開始する。
【０００４】
充放電切換制御信号Ｓ3 の“Ｈ”レベルである放電期間としては、もしも積分コンデンサが飽和しても、その飽和した電荷のすべてを放電し切るに足りる充分な長さに設定されている。また、積分コンデンサは、温度信号Ｓ2 のレベルが想定される充分に大きなレベルとなっても、飽和しないように、その静電容量が設定されている。
【０００５】
以下、図１１に示すタイミングチャートに基づいて動作を説明する。充放電切換制御信号Ｓ3 が立ち上がって放電期間に入ると積分コンデンサからの放電が開始される。積分コンデンサに蓄積されていた電荷の放電に伴って積分コンデンサの端子電圧がある時定数のもとに低下していくが、放電開始時点から端子電圧が所定のしきい値以下となるまで、二重積分回路１３は時間幅パルス信号Ｓ4 を出力する。この時間幅パルス信号Ｓ4 の時間幅Ｔdis は、一定の充電期間に積分コンデンサに充電された電荷量に対応しており、結局、温度センサー１１が出力する検出温度信号Ｓ1 のレベルに対応している。
【０００６】
ＡＮＤゲート１４は、二重積分回路１３から出力される時間幅パルス信号Ｓ4 をゲート通過信号として基本クロック信号Ｓ5 を通過させる。これがゲート通過クロック信号Ｓ6 である。カウンタＩＣ１５は、ゲート通過クロック信号Ｓ6 をカウントし、そのカウント値データをＣＰＵ１６に送出する。ＣＰＵ１６は、読み込んだカウント値データに基づいて所要の温度調整制御処理を実行するとともに、表示駆動部１７を駆動してカウント値データを表示部１８に表示する。
【０００７】
【発明が解決しようとする課題】
上記のように構成された従来技術のＡ／Ｄ変換回路においては、充放電切換制御信号Ｓ3 の立ち上がりタイミングと時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupとの間は同期的な関係があるが、充放電切換制御信号Ｓ3 と基本クロック信号Ｓ5 との間には同期関係として確定的なものがないため、結果的に、時間幅パルス信号Ｓ4 をゲート通過信号とする状態で基本クロック信号Ｓ5 がＡＮＤゲート１４を通過したゲート通過クロック信号Ｓ6 と、それのもとになった時間幅パルス信号Ｓ4 との間には確定的な同期関係が成り立っていないということになる。
【０００８】
上記のように、時間幅パルス信号Ｓ4 とゲート通過クロック信号Ｓ6 との間に確定的な同期関係が成立していないために、時間幅パルス信号Ｓ4 の時間幅Ｔdis によって、カウンタＩＣ１５によるゲート通過クロック信号Ｓ6 のカウント値がＬＳＢ（最小量子化ビット）でプラスマイナス１（±１）のずれを生じることになる。すなわち、カウンタＩＣ１５がＣＰＵ１６に与えるカウント値データにふらつきが生じている可能性があり、結果として、ＣＰＵ１６がカウント値データをエンコードして表示駆動部１７を介して表示部１８に表示させる温度値の最下位桁において表示のふらつきを発生させるとともに、ＣＰＵ１６による温度調整制御処理の精度が悪いという問題を内在している。
【０００９】
以下、この点を図１２を用いて説明する。図１２（ａ），（ｂ）は、一定の時間幅Ｔdis の時間幅パルス信号Ｓ4 に対するタイミングが互いにずれた２つのゲート通過クロック信号Ｓ6 を示している。ここで、カウンタＩＣ１５は、ゲート通過クロック信号Ｓ6 の立ち下がりエッジ（下向き矢印）をカウントするものとする。
【００１０】
図１２（ａ）の場合は、ゲート通過クロック信号Ｓ6 の最初の立ち下がりが時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupより、基本クロック信号Ｓ5 の周期Ｔ0 の約１／４ほど遅れている。ゲート通過クロック信号Ｓ6 の１００番目の立ち下がりエッジは時間幅パルス信号Ｓ4 の立ち下がりタイミングｔdnよりも先行しており、１０１番目の立ち下がりエッジは立ち下がりタイミングｔdnより遅れているため、結果として、ゲート通過信号としての時間幅パルス信号Ｓ4 の時間幅Ｔdis 内でゲート通過クロック信号Ｓ6 の立ち下がりエッジが通過する個数は、１００個となる。なお、上記のＴ0 ／４の遅れは一例であり、Ｔ0 ／２や３・Ｔ0 ／４の遅れでも同じことであり、その遅れとして一般的には、０以上でＴ0 未満と考えてよい。
【００１１】
図１２（ｂ）の場合は、ゲート通過クロック信号Ｓ6 の最初の立ち下がりが時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupと一致しているとともに、ゲート通過クロック信号Ｓ6 の１０１番目の立ち下がりエッジが時間幅パルス信号Ｓ4 の立ち下がりタイミングｔdnと一致している。その結果として、時間幅Ｔdis 内でゲート通過クロック信号Ｓ6 の立ち下がりエッジが通過する個数は、１０１個となる。
【００１２】
図１３は、図１２よりも時間幅Ｔdis がやや小さい時間幅パルス信号Ｓ4 の場合を示している。図１３（ａ）の場合は、ゲート通過クロック信号Ｓ6 の最初の立ち下がりエッジが時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupと一致しているとともに、ゲート通過クロック信号Ｓ6 の１００番目の立ち下がりエッジが時間幅パルス信号Ｓ4 の立ち下がりタイミングｔdnと一致している。その結果として、時間幅Ｔdis 内でゲート通過クロック信号Ｓ6 の立ち下がりエッジが通過する個数は、１００個となる。
【００１３】
図１３（ｂ）の場合は、ゲート通過クロック信号Ｓ6 の最初の立ち下がりエッジが時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupより、基本クロック信号Ｓ5 の周期Ｔ0 の約１／４ほど遅れている。ゲート通過クロック信号Ｓ6 の９９番目の立ち下がりエッジは時間幅パルス信号Ｓ4 の立ち下がりタイミングｔdnよりも先行しており、１００番目の立ち下がりエッジは立ち下がりタイミングｔdnより遅れているため、結果として、時間幅Ｔdis 内でゲート通過クロック信号Ｓ6 の立ち下がりエッジが通過する個数は、９９個となる。なお、上記のＴ0 ／４の遅れは一例であり、その遅れとして一般的には、０以上でＴ0 未満と考えてよい。
【００１４】
以上の図１２、図１３の説明を総合すると、カウント値が“１００”の状態を基準にすると、それは、基本クロック信号Ｓ5 の位相によっては、“１０１”に振れたり、“９９”に振れたりする。すなわち、プラスマイナス１（±１）のふらつきを生じるということである。
【００１５】
さらに、一般化すると、次のようにいうことができる。カウント値のふらつきがどのようになるかは、時間幅パルス信号Ｓ4 とゲート通過クロック信号Ｓ6 との位相ずれに関係しているとともに、時間幅パルス信号Ｓ4 の時間幅Ｔdis すなわち検出温度信号Ｓ1 のレベルの大小変化にも関係している。時間幅Ｔdis の大小変化とカウント値のふらつきとの関係を図１４に示す。
【００１６】
図１４はカウント値が“１００”を示すときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲を考察するためのものである。
【００１７】
図１４（ａ）〜（ｂ）の場合は、時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupに対してカウント開始におけるカウント値“１”に相当するゲート通過クロック信号Ｓ6 の最初の立ち下がりエッジが一致した場合の様子を示す。このとき、カウント値“１００”に相当するゲート通過クロック信号Ｓ6 の立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したＡ1 の範囲である。
【００１８】
これに対して、図１４（ｃ）〜（ｄ）の場合は、時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupに対してカウント開始におけるカウント値“１”に相当するゲート通過クロック信号Ｓ6 の最初の立ち下がりエッジが、基本クロック信号Ｓ5 の周期をＴ0 として、ほぼ周期Ｔ0 だけ（ただしＴ0 未満）ずれた場合の様子を示す。このとき、カウント値“１００”に相当するゲート通過クロック信号Ｓ6 の立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したＡ2 の範囲である。
【００１９】
上記の２つのケースでのカウント値が“１００”となり得るときの時間幅パルス信号Ｓ4 の占めるトータルな範囲をまとめたのが図１４（ｅ）で網点で示したＡ3 の範囲である。その範囲Ａ3 の時間幅は、２・Ｔ0 となっている。また、このときの範囲Ａ3 を図１６に転記してある。
【００２０】
また、図１５はカウント値が“９９”を示すときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲を考察するためのものである。
【００２１】
図１５（ａ）〜（ｂ）は、上記の図１４（ａ）〜（ｂ）を時間幅Ｔdis が短い方に周期Ｔ0 だけシフトさせたものに相当し、カウント値“９９”に相当するゲート通過クロック信号Ｓ6 の立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したＢ1 の範囲である。
【００２２】
これに対して、図１５（ｃ）〜（ｄ）は、上記の図１４（ｃ）〜（ｄ）を時間幅Ｔdis の短い方に周期Ｔ0 だけシフトさせたものに相当し、カウント値“９９”に相当するゲート通過クロック信号Ｓ6 の立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したＢ2 の範囲である。
【００２３】
上記の２つのケースでのカウント値が“９９”となり得るときの時間幅パルス信号Ｓ4 の占めるトータルな範囲をまとめたのが図１５（ｅ）で網点で示したＢ3 の範囲である。その範囲Ｂ3 の時間幅は、２・Ｔ0 となっている。また、このときの範囲Ｂ3 を図１６に転記してある。
【００２４】
以上と同様にして、カウント値が“１０１”，“１０２”，“１０３”となり得るときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲Ｃ3 ，Ｄ3 ，Ｅ3 はそれぞれ図１６のようになる。
【００２５】
この図１６から明らかなように、カウント値“１００”の領域Ａ3 の半分はカウント値“９９”の領域Ｂ3 の半分と重なっており、カウント値“１００”の領域Ａ3 の残りの半分はカウント値“１０１”の領域Ｃ3 の半分と重なっている。すなわち、カウント値“１００”の領域Ａ3 と隣接するカウント値“９９”および“１０１”の領域Ｂ3 ，Ｃ3 との重なりを検討すると、カウント値“１００”の領域Ａ3 の全体が隣接する領域Ｂ3 ，Ｃ3 に対して全面オーバーラップの状態となっており、隣接領域に対する非オーバーラップ部分がまったく存在しておらず、したがって、カウント値“１００”は、必ず、カウント値“９９”とカウント値“１０１”との間でふらつくことになっている。換言すれば、プラスマイナス１（±１）のずれが発生することが避けられない状態となっている。
【００２６】
カウンタＩＣ１５におけるカウント値データがふらつきを生じると、このカウント値データに基づいてＣＰＵ１６が処理する各種の制御においても精度が劣化する。例えば、表示駆動部１７を介して表示部１８に検出温度を表示させる場合に、上記のカウント値カウント値“９９”が例えば“２０．３４℃に対応し、“１００”が例えば“２０．３５℃”に対応し、カウント値“１０１”が例えば“２０．３６℃”に対応しているとすると、カウント値データのふらつきは、温度表示において、“２０．３４℃”と“２０．３５℃”と“２０．３６℃”との間でふらつくようになってしまう。つまり、小数第１位までは正しいが、小数第２位は不正確なものとなっている。その他の温度調整制御処理においても同様なふらつき制御を生じることになる。
【００２７】
さらに詳しく説明すると、時間幅パルス信号Ｓ4 の時間幅Ｔdis はアットランダムに変動し、また、時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupとゲート通過クロック信号Ｓ6 につきカウント値“１”に相当する立ち下がりタイミングとのずれΔＴ0 もアットランダムに変動する。このことに起因して、ある条件で被測定温度“２０．３５℃”に対して、カウント値“１００”で表示の検出温度がそのまま“２０．３５℃”に安定することはなく、カウント値“９９”に対応する“２０．３４℃”となってみたり、あるいは、カウント値“１０１”に対応する“２０．３６℃”となってみたりというようにふらついて、温度表示において正確な表示ができず、また、各部の制御についても精度を欠くおそれがあった。
【００２８】
カウンタＩＣ１５の分解能を１桁増やせば、上記の例の場合では、小数第２位の表示まで正確になるが、それでもやはり小数第３位の表示は不正確であり、増やした分解能を生かせない上に、分解能の増加は大幅なコストアップを招く要因となってしまう。
【００２９】
本発明は上記した課題の解決を図るべく創作したものであって、なるべく簡単な構成要素付加において、カウント値データのふらつきを効果的に抑制できるＡ／Ｄ変換回路を提供することを目的としている。
【００３０】
【課題を解決するための手段】
Ａ／Ｄ変換回路についての本発明は、次のような手段を講じることにより、上記の課題を解決するものである。
【００３１】
第１の発明のＡ／Ｄ変換回路は、次のように構成されたものとなっている。
【００３２】
前提的な構成要件として、センサーによる検出信号をその信号レベルに応じた時間幅をもつパルス信号である時間幅パルス信号に変換するとともに、クロック信号を前記の時間幅パルス信号が指示する時間幅に制限してカウントすることによりＡ／Ｄ変換を行うように構成されている。
【００３３】
以上の前提において、さらに、次のように構成してある。前記のカウントの分解能に対応する基準周期（Ｔ0 ）よりも小さい短縮化された周期（Ｔck）の基本クロック信号を用いるという構成を新たに付加する。そして、この短縮化された周期（Ｔck）をもつ基本クロック信号を分周して、前記の基準周期に相当する周期（Ｔ0 ）の分周クロック信号を生成するという構成と、併せて、その分周について、前記の時間幅パルス信号の開始タイミングに同期させて前記基本クロック信号に対する分周動作を開始させるという構成を新たに付加する。
【００３４】
以上のように構成してある第１の発明による作用は次のとおりである。基準周期をＴ0 とし、基本クロック信号の短縮化された周期をＴckとする。ｎを２以上の自然数として、Ｔck＝Ｔ0 ／ｎと表現できる。短縮化された周期Ｔckの基本クロック信号を分周して、基準周期Ｔ0 と同じ周期の分周クロック信号を生成し、この分周クロック信号をカウントするので、カウンタ手段そのものとしては、特別により分解能の高いものを用いなければならない、といった制限性を緩和することが可能となる。
【００３５】
ただし、単にその分周クロック信号をカウントするだけであれば、周期が基準周期Ｔ0 と同じであるので、カウント値のふらつきは従来技術の場合と同様になってしまうことになる。
【００３６】
そこで、本発明においては、カウントの直接の対象である分周クロック信号の周期Ｔ0 よりも小さい短縮化された周期Ｔckの基本クロック信号を用意し、この基本クロック信号を分周するに際して、短縮化された周期Ｔckのもとで時間幅パルス信号の開始タイミングに同期させて分周動作を開始させるように構成してあるので、分周動作の開始点が時間幅パルス信号の開始タイミングからずれるずれ時間は高々短縮化された周期Ｔck相当分となり、それは、従来技術の場合のｎ分の１ですむ。すなわち、従来技術の場合のずれ時間は最大でＴ0 であり、Ｔ0 ＝ｎ・Ｔckであるので、本発明によれば、ずれ時間の最大値はｎ分の１に減少する。
【００３７】
このように時間幅パルス信号の開始タイミングからのずれ時間の最大値をｎ分の１と短縮化しておいてから、１／ｎ分周の分周動作を開始させるので、分周クロック信号の周期がＴ0 と元に戻ったとしても、その分周クロック信号の実質的なずれ時間を高々ｎ分の１に制限することとなり、かつ、分周クロック信号の周期をＴ0 と元に戻すことにより、特別に分解能の高いカウンタ手段を用いなくても、カウント値のふらつきを従来技術の場合に比べて大幅に低減することが可能となっている。
【００３８】
第２の発明のＡ／Ｄ変換回路は、次のように構成されたものとなっている。この第２の発明は、上記の第１の発明をより具体的レベルで記述したものに相当している。
【００３９】
構成要素として、信号変換手段と、第１および第２の論理積手段と、分周手段と、カウンタ手段とを備えている。信号変換手段は、センサーの測定によって得られた検出信号を、その信号レベルに応じた時間幅をもつパルス信号としての時間幅パルス信号に変換する手段である。この信号変換手段に対しては、時間幅パルス信号の開始タイミングを定めるための制御信号が与えられる。信号変換手段が生成した時間幅パルス信号は第２の論理積手段に与えられる。第１の論理積手段は、前記の制御信号と基本クロック信号との論理積をとって被分周クロック信号を生成する手段である。その基本クロック信号は、カウンタ手段によるカウントの分解能に対応する基準周期Ｔ0 よりも小さい短縮化された周期Ｔckをもつクロック信号である。第１の論理積手段が生成した被分周クロック信号は分周手段に与えられる。分周手段は、前記の信号変換手段に与えられて時間幅パルス信号の開始タイミングを定めるところの制御信号に同期してクリアされてリスタートされるように構成されている。そして、この分周手段は、前記の第１の論理積手段からの被分周クロック信号を入力して分周を行って分周クロック信号を生成するものである。すなわち、この分周手段は、その分周動作を時間幅パルス信号の開始タイミングに同期してリスタートするとともに、分周の元のクロック信号として、カウンタ手段によるカウントの分解能に対応する基準周期Ｔ0 よりも小さい短縮化された周期Ｔckの基本クロック信号を取り扱うものとして構成されている。分周手段は、その分周動作の結果として分周クロック信号を第２の論理積手段に与える。第２の論理積手段は、前記の信号変換手段からの時間幅パルス信号と前記の分周手段からの分周クロック信号との論理積をとってゲート通過クロック信号を生成する。すなわち、時間幅パルス信号が指示する時間幅に限定して分周クロック信号を通過させ、ゲート通過クロック信号としてカウンタ手段に与える。カウンタ手段は、第２の論理積手段からのゲート通過クロック信号をカウントすることによりＡ／Ｄ変換を行う手段である。
【００４０】
なお、ここで、参考までに後述する実施の形態における構成要素との対照を行っておくと、信号変換手段の一例が二重積分回路に相当し、第１の論理積手段の一例が第１のＡＮＤゲートに相当し、分周手段の一例が分周器に相当し、第２の論理積手段の一例が第２のＡＮＤゲート（これは従来技術のＡＮＤゲートに相当）に相当している。もっとも、そのようなものに限定される必要性はなく、所期の機能を発揮するのであれば、上記の例示以外の任意のものの採用が可能であるものとする。
【００４１】
上記の構成におけるＡ／Ｄ変換回路の動作は次のようになる。信号変換手段は、センサーからの検出信号を入力するとともに、変換のタイミングを司る制御信号を入力して、検出信号をその信号レベルに応じた時間幅の時間幅パルス信号に変換する。信号変換手段に入力される制御信号が分周手段にも入力され、分周手段をクリアしてリスタートする。したがって、分周手段における分周手段の開始点は、時間幅パルス信号の開始タイミングと同期したものとなる。第１の論理積手段は、前記の制御信号と基本クロック信号との論理積によって被分周クロック信号を生成し、分周手段において被分周クロック信号を分周する。ここで、基本クロック信号ひいては被分周クロック信号として、その周期Ｔckがカウンタ手段における分解能に対応する基準周期Ｔ0 よりも小さい短縮化された周期となしてある。換言すれば、基本クロック信号は従来技術の場合に比べてより周波数の高いものとなっている。したがって、前記のリスタートにおいて時間幅パルス信号の開始タイミングと分周動作の開始点とのずれ時間は、高々短縮化された周期Ｔck相当分となり、被分周クロック信号ひいては分周の結果の分周クロック信号と時間幅パルス信号との同期の精度を高いものとなすことが可能となっている。しかも、分周によって生成される分周クロック信号はその周期をカウンタ手段の分解能に対応する基準周期Ｔ0 に戻されているので、カウンタ手段として分解能のより高いものは必ずしも必要とせず、それでいてふらつきの抑制されたＡ／Ｄ変換を実現することが可能となっている。
【００４２】
なお、温調の場合には、前記のセンサーを温度センサーとなすのであるが、前記の信号変換手段を二重積分回路となす場合には、好ましい結果が期待される。二重積分回路は、構成が比較的簡単で安価な割に、リニアリティ特性にすぐれているからである。
【００４３】
【発明の実施の形態】
以下、本発明のＡ／Ｄ変換回路の実施の形態について、図面を用いて詳細に説明する。
【００４４】
〔実施の形態１〕
図１は本発明の実施の形態１のＡ／Ｄ変換回路の構成を示すブロック回路図である。このＡ／Ｄ変換回路は、次のように構成されている。熱電対（サーモカップル）などの温度センサー１１が検出した検出温度信号Ｓ1 を増幅回路１２によって増幅し、その増幅された温度信号Ｓ2 を二重積分回路１３に導くように構成してある。二重積分回路１３は、前述の信号変換手段の一例である。二重積分回路１３は、充放電切換制御信号Ｓ3 によって充電期間と放電期間とをサイクリックに切り換える制御が行われ、そのうちの充放電切換制御信号Ｓ3 の“Ｌ”レベルである充電期間において、第１のスイッチをオンにして温度信号Ｓ2 を入力し、積分コンデンサに充電を行うとともに、充放電切換制御信号Ｓ3 の“Ｈ”レベルである放電期間において、第１のスイッチをオフにして増幅回路１２から二重積分回路１３への温度信号Ｓ2 の入力をカットすると同時に、第２のスイッチをオンにして出力信号を立ち上げるとともに、積分コンデンサからの放電を行うことにより、結局、増幅された温度信号Ｓ2 のレベルに比例した時間幅Ｔdis をもつ時間幅パルス信号Ｓ4 を出力するように構成されている。二重積分回路１３は、信号レベルを時間幅に変換する信号変換手段として、比較的安価でありながら、リニアリティ特性が高いものとなっている。
【００４５】
二重積分回路１３から出力される時間幅パルス信号Ｓ4 は第２のＡＮＤゲート１４の一方の入力端子に供給されるが、第２のＡＮＤゲート１４の他方の入力端子には、次のような制御回路２０が設けられている。この制御回路２０は、３つの要素から構成されている。すなわち、第１のＡＮＤゲート２１とインバータ２２と分周器２３とを備える状態に構成されている。第１のＡＮＤゲート２１の一方の入力端子には基本クロック信号Ｓ7 が入力され、他方の入力端子には充放電切換制御信号Ｓ3 が入力され、第１のＡＮＤゲート２１の出力端子は分周器２３のクロック入力端子（／ＣＫ）に接続されている。充放電切換制御信号Ｓ3 はインバータ２２の入力端子に入力され、インバータ２２の出力端子は分周器２３のクリア端子（／ＣＬＲ）に接続されている。なお、クロック入力端子（／ＣＫ）およびクリア端子（／ＣＬＲ）はローアクティブのものとなっている。
【００４６】
上記において、ＡＮＤゲートとして、出力端子が分周器２３のクロック入力端子（／ＣＫ）に接続されたものと、入力端子が分周器２３の出力端子に接続され出力端子がカウンタＩＣ１５に接続されたものとがあり、前者の方が前段にあるので、符号２１で指示される前者を第１のＡＮＤゲートと称し、符号１４で指示される従来技術と共通な後者を第２のＡＮＤゲートと称している。そして、第１のＡＮＤゲート２１が特許請求の範囲にいう第１の論理積手段に相当し、第２のＡＮＤゲート１４が第２の論理積手段に相当している。
【００４７】
本実施の形態１における基本クロック信号Ｓ7 は、従来技術の場合の基本クロック信号Ｓ5 よりも高い周波数のものとして生成されるようになっている。ここでは、便宜的に、基本クロック信号Ｓ7 の周波数を従来技術の基本クロック信号Ｓ5 の周波数のｎ倍であるとする。なお、ｎとしては、任意の２以上の自然数をとることが可能である。
【００４８】
第１のＡＮＤゲート２１は、充放電切換制御信号Ｓ3 の“Ｈ”レベルである放電期間において基本クロック信号Ｓ7 を通過させ、それを被分周クロック信号Ｓ8 として分周器２３のクロック入力端子（／ＣＫ）に出力するように構成されている。インバータ２２は、充放電切換制御信号Ｓ3 の反転信号を分周器２３のクリア端子（／ＣＬＲ）に出力するように構成されている。分周器２３は、クリア端子（／ＣＬＲ）にローアクティブの立ち下がりエッジが入力されたときに内部状態がゼロクリア（リセット）され、そのゼロクリアタイミングからクロック入力端子（／ＣＫ）に入力されてくる立ち下がりエッジのカウントを再開するように、すなわち分周動作をリスタートするように構成されている。分周器２３の出力端子から第２のＡＮＤゲート１４に対して分周クロック信号Ｓ9 が出力されるように構成されている。
【００４９】
第２のＡＮＤゲート１４の一方の入力端子には二重積分回路１３からの時間幅パルス信号Ｓ4 が入力されるが、この第２のＡＮＤゲート１４の他方の入力端子に分周器２３による１／ｎ分周された分周クロック信号Ｓ9 が入力されるように結線されている。
【００５０】
第２のＡＮＤゲート１４の出力端子がカウンタＩＣ１５の入力端子に接続され、カウンタＩＣ１５の出力端子はＣＰＵ１６の入力ポートに接続されている。ＣＰＵ１６には、表示駆動部１７を介してＬＥＤアレイなどの表示部１８が接続されているとともに、制御されるべき各部が接続されている。なお、二重積分回路１３および制御回路２０に与える充放電切換制御信号Ｓ3 はＣＰＵ１６によって生成されるように構成されている。
【００５１】
次に、上記のように構成された本実施の形態１のＡ／Ｄ変換回路の動作を図２に示すタイミングチャートに基づいて説明する。
【００５２】
温度センサー１１が生成した検出温度信号Ｓ1 は増幅回路１２によって増幅され、増幅された温度信号Ｓ2 として二重積分回路１３に入力される。二重積分回路１３には、内部の積分コンデンサに対する充放電をサイクリックに切り換えるための充放電切換制御信号Ｓ3 が入力されている。充放電切換制御信号Ｓ3 の“Ｌ”レベルである一定に定められた充電期間において、第１のスイッチをオンにして温度信号Ｓ2 を入力し、積分コンデンサに充電を行う。この一定の充電期間に蓄積される電荷の量は温度信号Ｓ2 のレベルに応じたものとなる。充電期間が経過すると充放電切換制御信号Ｓ3 は急峻に立ち上がって放電期間となり、第１のスイッチをオフにして増幅回路１２から二重積分回路１３への温度信号Ｓ2 の入力をカットすると同時に、第２のスイッチをオンにして、出力信号である時間幅パルス信号Ｓ4 を立ち上げるとともに、積分コンデンサからの放電を開始する。
【００５３】
放電期間に入ると積分コンデンサに蓄積されていた電荷の放電に伴って積分コンデンサの端子電圧がある時定数のもとに低下する。二重積分回路１３は、放電開始時点から端子電圧が所定のしきい値以下となるまで、“Ｈ”レベルの時間幅パルス信号Ｓ4 を出力し、所定のしきい値以下となると立ち下がる。時間幅パルス信号Ｓ4 の時間幅Ｔdis は、一定の充電期間に積分コンデンサに充電された電荷量、ひいては温度センサー１１が出力する検出温度信号Ｓ1 のレベルに対応している。この時間幅パルス信号Ｓ4 が第２のＡＮＤゲート１４に出力される。
【００５４】
上記で説明した動作は、基本的には従来技術の場合と同様である。
【００５５】
本実施の形態１においては、以下に説明する制御回路２０の動作に特徴がある。分周器２３のクリア端子（／ＣＬＲ）はローアクティブとなっているから、インバータ２２の出力が“Ｈ”から“Ｌ”に切り換わるとき、換言すれば、インバータ２２に対する入力が“Ｌ”から“Ｈ”に切り換わるときに限ってゼロクリアされる。すなわち、二重積分回路１３が放電期間に入ったタイミングつまりは充放電切換制御信号Ｓ3 が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングにおいてインバータ２２の出力が“Ｈ”から“Ｌ”に切り換わり、分周器２３の内部状態がゼロクリアされ、リスタートを行う。
【００５６】
分周器２３がリスタートを行う起因は上記のように、充放電切換制御信号Ｓ3 の立ち上がりタイミングにあるが、このタイミングは前述のように、時間幅パルス信号Ｓ4 の立ち上がりに対応している。したがって、分周器２３のリスタートは時間幅パルス信号Ｓ4 の立ち上がりに対応することになる。この点が本発明の特徴の１つであるといってよい。
【００５７】
また、第１のＡＮＤゲート２１が基本クロック信号Ｓ7 を通過させるのは、充放電切換制御信号Ｓ3 が立ち上がって“Ｈ”レベルとなる放電期間である。この放電期間において、第１のＡＮＤゲート２１からは、位相および周波数が基本クロック信号Ｓ7 に一致する被分周クロック信号Ｓ8 が分周器２３のクロック入力端子（／ＣＫ）に出力される。
【００５８】
元の基本クロック信号Ｓ7 は従来技術の場合の基本クロック信号Ｓ5 に比べて周波数が高いものとなっている。これが、本発明のもうひとつの特徴であるといってよい。ここでは、ｎ＝４として、４倍の周波数をもつものとする。すなわち、本実施の形態１の場合の基本クロック信号Ｓ7 の周波数をｆckとし、従来技術の場合の基本クロック信号Ｓ5 の周波数をｆ0 とすると、ｆck＝４・ｆ0 である。従来技術の場合の基本クロック信号Ｓ5 の周期である基準周期をＴ0 とし、本実施の形態１の場合の基本クロック信号Ｓ7 の周期をＴckとすると、Ｔck＝Ｔ0 ／４である。
【００５９】
制御回路２０における分周器２３の入力についての以上の動作をまとめると、分周器２３は、充放電切換制御信号Ｓ3 の立ち上がりタイミングでゼロクリアされてリスタートし、かつ、より高い周波数ｆck（＝４・ｆ0 ）の基本クロック信号Ｓ7 を被分周クロック信号Ｓ8 として分周を開始するということである。
【００６０】
分周器２３が被分周クロック信号Ｓ8 を入力して分周動作を行うのは、放電期間の全期間にわたることになる。この放電期間は、時間幅パルス信号Ｓ4 の時間幅Ｔdis について想定される最大の時間幅よりも充分に長く設定されている。
【００６１】
分周器２３は、リスタートすると、被分周クロック信号Ｓ8 の立ち下がりエッジを２つ入力するごとにレベル反転を繰り返す。すなわち、分周器２３が出力する分周クロック信号Ｓ9 は、２つ目の立ち下がりエッジで立ち上がり、４つ目の立ち下がりエッジで立ち下がり、６つ目の立ち下がりエッジで立ち上がり、８つ目の立ち下がりエッジで立ち下がる。すなわち、分周クロック信号Ｓ9 の周波数ｆd ＝ｆck／４＝ｆ0 であり、また、周期Ｔd ＝４・Ｔck＝Ｔ0 であり、従来技術の場合の基本クロック信号Ｓ5 の周波数、周期と等しくなる。
【００６２】
カウンタＩＣ１５の前段の第２のＡＮＤゲート１４に対しては、二重積分回路１３からの時間幅パルス信号Ｓ4 と分周器２３からの分周クロック信号Ｓ9 とが入力されている。この第２のＡＮＤゲート１４は、時間幅パルス信号Ｓ4 をゲート通過信号として分周クロック信号Ｓ9 を通過させる。これがゲート通過クロック信号Ｓ10である。カウンタＩＣ１５は、ゲート通過クロック信号Ｓ10をカウントし、そのカウント値データをＣＰＵ１６に送出する。ＣＰＵ１６は、読み込んだカウント値データに基づいて所要の温度調整制御処理を実行するとともに、表示駆動部１７を駆動してカウント値データを表示部１８に表示する。
【００６３】
（１）時間幅パルス信号Ｓ4 の立ち上がりに対応して分周器２３をリスタートさせることによる作用
分周器２３は周波数ｆck（周期Ｔck）の被分周クロック信号Ｓ8 を１／４分周して分周クロック信号Ｓ9 を出力するものであるが、その分周クロック信号Ｓ9 の立ち下がりタイミングについては、分周器２３の内部状態の相違に応じて、図３に示すように、４つのパターンが起こり得る。図３（ａ）は被分周クロック信号Ｓ8 を示す。図３（ｂ）は分周器２３のある内部状態に対応した１／２分周信号の波形図、図３（ｃ）は図３（ｂ）に対応した１／４分周信号である。１／４分周信号のタイミングについては、図３（ｃ）〜（ｆ）の４つのパターンがあり、被分周クロック信号Ｓ8 （基本クロック信号Ｓ7 ）の周期であるＴckずつずれている。すなわち、分周器２３の内部状態を任意とすると、分周器２３が出力する分周クロック信号Ｓ9 としては、図３（ｃ）〜（ｆ）の４つのパターンのいずれでもあり得るということである。分周器２３は、その内部状態を、図３の左半分に示すままの状態で遷移させるのであれば、出力する分周クロック信号Ｓ9 のタイミングが図３（ｃ）〜（ｆ）のいずれであるか確定しない不安定な状態となってしまう。
【００６４】
そこで、所要のタイミングで分周器２３をゼロクリアしてリスタートすると、分周器２３の内部状態として、その１／２分周信号は、図３（ｂ）の右半分に示すように、リスタートタイミングにおいて強制的に立ち下がることになり、これに応じて、１／４分周信号は、図３（ｃ）〜（ｆ）の右半分に示すように、いずれの場合も、リスタートタイミングにおいて強制的に立ち下がるものとなる。すなわち、分周器２３から出力される分周クロック信号Ｓ9 の立ち下がりタイミングを一律に確定することができる。
【００６５】
この分周器２３のリスタートタイミングは、インバータ２２を介してクリア端子（／ＣＬＲ）に入力されてくる充放電切換制御信号Ｓ3 の立ち上がりタイミングに対応し、この充放電切換制御信号Ｓ3 の立ち上がりタイミングは二重積分回路１３から出力される時間幅パルス信号Ｓ4 の立ち上がりタイミングに対応している。したがって、上記のリスタートタイミングに対応して立ち下がりタイミングが一律に確定された分周クロック信号Ｓ9 は、時間幅パルス信号Ｓ4 の立ち上がりタイミングに同期したものとなる。
【００６６】
（２）基本クロック信号Ｓ7 の周波数ｆck（＝４・ｆ0 ）を高くしたことによる作用
図４は時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupと分周クロック信号Ｓ9 の立ち下がりタイミングとの関係を示している。図４（ａ）は時間幅パルス信号Ｓ4 を示し、図４（ｃ）は分周クロック信号Ｓ9 の立ち下がりタイミングが最も早い場合の分周クロック信号Ｓ9 を示し、図４（ｂ）は図４（ｃ）の分周クロック信号Ｓ9 の基礎となった被分周クロック信号Ｓ8 を示す。被分周クロック信号Ｓ8 の立ち下がりタイミング▲１▼は時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupの微小時間直後となっている。被分周クロック信号Ｓ8 の立ち下がりタイミング▲５▼に対応して分周クロック信号Ｓ9 が次に立ち下がっている。
【００６７】
図４（ｅ）は分周クロック信号Ｓ9 の立ち下がりタイミングが最も遅い場合の分周クロック信号Ｓ9 を示し、図４（ｄ）は図４（ｅ）の分周クロック信号Ｓ9 の基礎となった被分周クロック信号Ｓ8 を示す。被分周クロック信号Ｓ8 の立ち下がりタイミング▲１▼の１つ前の立ち下がりタイミング▲９▼は時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupの微小時間直前となっている。
【００６８】
図４（ｃ）の分周クロック信号Ｓ9 の立ち下がりタイミングと図４（ｅ）の立ち下がりタイミングとのずれ時間ΔＴは、最大で被分周クロック信号Ｓ8 （基本クロック信号Ｓ7 ）の周期Ｔckと同じである。このずれ時間ΔＴ（＝Ｔck）は、従来技術の場合の最大のずれ時間ΔＴ0 の１／４となっている。すなわち、アットランダムに変動し得る分周クロック信号Ｓ9 の立ち下がりタイミングのずれを従来技術の場合の１／４にも減少することができている。
【００６９】
上記のようにして生成された分周クロック信号Ｓ9 を第２のＡＮＤゲート１４において時間幅パルス信号Ｓ4 の期間だけ通過させることにより、図２（ｆ）に示すゲート通過クロック信号Ｓ10が得られ、このゲート通過クロック信号Ｓ10をカウンタＩＣ１５によってカウントする。そのときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の大小変化とカウント値のふらつきとの関係を図５、図６に示す。
【００７０】
図５はカウント値が“１００”を示すときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲を考察するためのものである。
【００７１】
図５（ａ）〜（ｃ）が１つの考察対象であり、図５（ｄ）〜（ｆ）がもう１つの考察対象である。図５（ａ）〜（ｃ）の場合は、時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupに対して分周器２３のリスタートタイミングでの最初の被分周クロック信号Ｓ8 の立ち下がりエッジが一致した場合の様子を示す。周期４・Ｔckのゲート通過クロック信号Ｓ10（分周クロック信号Ｓ9 ）についてのカウント値“１００”に相当する周期Ｔckの被分周クロック信号Ｓ8 のカウント値は、“４００”，“４０１”，“４０２”，“４０３”である。このとき、ゲート通過クロック信号Ｓ10についてのカウント値“１００”に相当する立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したａ1 の範囲である。
【００７２】
これに対して、図５（ｄ）〜（ｆ）の場合は、時間幅パルス信号Ｓ4 の立ち上がりタイミングｔupに対して分周器２３のリスタートタイミングでの最初の被分周クロック信号Ｓ8 の立ち下がりエッジがほぼ周期Ｔckだけずれた場合の様子を示す。このとき、ゲート通過クロック信号Ｓ10（分周クロック信号Ｓ9 ）についてのカウント値“１００”に相当する立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したａ2 の範囲である。
【００７３】
上記の２つのケースでのカウント値が“１００”となり得るときの時間幅パルス信号Ｓ4 の占めるトータルな範囲をまとめたのが図５（ｇ）で網点で示したａ3 の範囲である。その範囲ａ3 の時間幅は、５・Ｔckとなっている。また、このときの範囲ａ3 を図７に転記してある。
【００７４】
また、図６はカウント値が“９９”を示すときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲を考察するためのものである。
【００７５】
図６（ａ）〜（ｃ）は、上記の図５（ａ）〜（ｃ）を時間幅Ｔdis が短い方に周期４・Ｔckだけシフトさせたものに相当し、カウント値“９９”に相当する周期Ｔckの被分周クロック信号Ｓ8 のカウント値は、“３９６”，“３９７”，“３９８”，“３９９”である。このとき、ゲート通過クロック信号Ｓ10（分周クロック信号Ｓ9 ）についてのカウント値“９９”に相当する立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したｂ1 の範囲である。
【００７６】
これに対して、図６（ｄ）〜（ｆ）は、上記の図５（ｄ）〜（ｆ）を時間幅Ｔdis の短い方に周期４・Ｔckだけシフトさせたものに相当し、ゲート通過クロック信号Ｓ10（分周クロック信号Ｓ9 ）についてのカウント値“９９”に相当する立ち下がりエッジをカバーする時間幅パルス信号Ｓ4 の範囲は、ハッチングで示したｂ2 の範囲である。
【００７７】
上記の２つのケースでのカウント値が“９９”となり得るときの時間幅パルス信号Ｓ4 の占めるトータルな範囲をまとめたのが図６（ｇ）で網点で示したｂ3 の範囲である。その範囲ｂ3 の時間幅は、５・Ｔckとなっている。また、このときの範囲ｂ3 を図７に転記してある。
【００７８】
以上と同様にして、カウント値が“１０１”，“１０２”，“１０３”となり得るときの時間幅パルス信号Ｓ4 の時間幅Ｔdis の範囲ｃ3 ，ｄ3 ，ｅ3 はそれぞれ図７のようになる。
【００７９】
この図７から明らかなように、カウント値“１００”の領域ａ3 の一部はカウント値“９９”の領域ｂ3 の一部と重なり、また、カウント値“１００”の領域ａ3 の別の一部はカウント値“１０１”の領域ｃ3 の一部と重なりはするが、そして、この点が重要なことであるが、カウント値“１００”の領域ａ3 のうちには、隣接する２つのカウント値“９９”および“１０１”の領域ｂ3 ，ｃ3 とは重ならない部分を有している。このことは、カウント値“１００”についてだけでなく、すべてのカウント値の領域について該当する。すなわち、各領域について下側のＴck分と上側のＴck分とは隣接領域にオーバーラップするが、中間の３・Ｔckの範囲で非オーバーラップ部分を確実に確保することができている。したがって、図１６に示す従来技術の場合のように全面オーバーラップの場合に比べて、誤カウントする確率を大幅に低減することが可能となっている。
【００８０】
以上の結果として、ＣＰＵ１６がカウント値データをエンコードして表示駆動部１７を介して表示部１８に表示させる温度値の最下位桁における表示のふらつきの発生頻度を大幅に低減させることができるとともに、ＣＰＵ１６による温度調整制御処理の精度を大幅に改善することができている。そのための構成は、第１のＡＮＤゲート２１とインバータ２２と分周器２３とからなる制御回路２０を追加しただけの簡単な改良でよく、カウンタＩＣ１５としては従来技術の場合と同じ分解能のものをそのまま踏襲しても、実質的に１桁高い分解能を得ることができている。さらにいうと、図１６に示す従来技術の場合においては、隣接するカウント値領域どうしでは（例えば“１００”の領域と“１０１”の領域とでは）、非オーバーラップ部分が全くないので、分解能が実質的に機能していない、機能するのは２つ離れた領域どうし（例えば“１００”の領域と“１０２”の領域と）であるのに対して、本実施の形態１では、図７のように、必ず非オーバーラップ部分が存在するので、分解能が機能するようになっている。
【００８１】
〔実施の形態２〕
図８は本発明の実施の形態２のＡ／Ｄ変換回路の構成を示すブロック回路図である。これは、分周器２３の形態を実施の形態１の場合とは別形態としたものである。実施の形態１の場合は、インバータ２２の出力端子が接続されている分周器２３の端子をローアクティブのクリア端子としたが、本実施の形態２においては、ハイアクティブのリセット端子（ＲＳＴ）としてある。機能的には実施の形態１と実施の形態２とでまったく同じと考えてよい。
【００８２】
図８に示す本実施の形態２のＡ／Ｄ変換回路の動作について、その特徴部分のみを説明する。タイミングチャートについては、実施の形態１の場合の図２と同様のものとなる。充放電切換制御信号Ｓ3 の充電期間を示す“Ｌ”レベルの状態では、これを入力するインバータ２２の出力レベルは反転されて“Ｈ”レベルとなっている。したがって、その“Ｈ”レベルをリセット端子（ＲＳＴ）に入力する分周器２３は充電期間ではリセット状態に保たれ、分周クロック信号Ｓ9 の出力を停止している。充放電切換制御信号Ｓ3 が放電期間に入って“Ｈ”レベルとなると、インバータ２２の出力が“Ｈ”から“Ｌ”に切り換わり、分周器２３に対するリセットが解除され、分周器２３はリスタートを行う。すなわち、二重積分回路１３が放電期間に入ったタイミングつまりは充放電切換制御信号Ｓ3 が“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングにおいて、分周器２３はリスタートを行う。したがって、分周器２３の機能は実施の形態１の場合と同様のものとなる。
【００８３】
なお、実施の形態１について記述した事項のうち、上記の相違点を除くすべての記述が本実施の形態２においても当てはまるものとする。
【００８４】
〔実施の形態３〕
上記の実施の形態１および実施の形態２の説明では、１／ｎ分周の分周動作を行う分周器２３についてのｎを、ｎ＝４としたが、このｎとしては任意であり、例えばｎ＝１６とすると、図９のようになる。この図９において、Ｔckは、Ｔck＝Ｔ0 ／１６である。各カウント値の領域が隣接する領域とオーバーラップするのは両端それぞれで高々Ｔckであり、１５・Ｔckもの非オーバーラップ部分を有している。図７と比較して図９の場合には、非オーバーラップ部分が拡大されており、より高い分解能を発揮し、カウント値データのふらつきの抑制効果が非常に高いものとなる。
【００８５】
一般的に、分周器２３の分周を１／ｎ分周とすると、Ｔck＝Ｔ0 ／ｎとして、（ｎ−１）・Ｔck＝Ｔ0 ・（ｎ−１）／ｎの非オーバーラップ部分を確保することが可能である。
【００８６】
以上、１つの実施の形態について詳しく説明してきたが、本発明は次のように構成したものも含み得るものとする。
【００８７】
（１）上記の各実施の形態においては、信号変換手段として二重積分回路を採用したが、必ずしもそれにとらわれる必要性はなく、検出信号レベルを時間幅パルス信号に変換するものであれば、どのようなものでもよく、例えば、電圧を周波数に変換するＶＦコンバータの採用が考えられる。
【００８８】
（２）上記の各実施の形態においては、分周器２３およびカウンタＩＣ１５が立ち下がりエッジをカウントするものとして構成されているが、必ずしもそれにとらわれる必要性はなく、いずれか一方または双方を立ち上がりエッジをカウントするものとして構成してもよい。それに応じて、分周器２３のクリア端子（／ＣＬＲ）やクロック入力端子（／ＣＫ）の形態も調整するものとする。
【００８９】
（３）上記の各実施の形態においては、第２のＡＮＤゲート１４の前段において付加した制御回路２０が第１のＡＮＤゲート２１とインバータ２２と分周器２３とで構成されているが、必ずしもそれにとらわれる必要性はなく、この制御回路２０としては、所期の機能を発揮するものであればどのように構成されたものでもよい。さらには、充放電切換制御信号Ｓ3 としても、上記実施の形態のパターンのものに限定する必要性はなく、所期の機能を発揮するものであればどのようなパターンのものであってもよい。また、第２のＡＮＤゲート１４についても、他の論理構成を採用してよい。
【００９０】
（４）上記の各実施の形態においては、温調について説明したが、必ずしもそれにとらわれる必要性はなく、任意の態様の制御に適用することが可能である。
【００９１】
上記の（１）〜（４）は互いに独立した事項であり、これらのうち任意の事項を任意数適当に組み合わせてもよきものとする。
【００９２】
【発明の効果】
本発明のＡ／Ｄ変換回路によれば、複数要素の合理的な組み合わせにより、特別に分解能の高いカウンタ手段を用いなくても、カウント値のふらつきを大幅に低減する状態でＡ／Ｄ変換を行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のＡ／Ｄ変換回路の構成を示すブロック回路図
【図２】  本発明の実施の形態１のＡ／Ｄ変換回路の動作を説明するためのタイミングチャート
【図３】  本発明の実施の形態１のＡ／Ｄ変換回路における分周器の動作を説明するためのタイミングチャート
【図４】  本発明の実施の形態１のＡ／Ｄ変換回路における分周器の動作を説明するためのタイミングチャート
【図５】  本発明の実施の形態１のＡ／Ｄ変換回路におけるカウント値が“１００”を示すときの時間幅パルス信号の時間幅の範囲についての考察図
【図６】  本発明の実施の形態１のＡ／Ｄ変換回路におけるカウント値が“９９”を示すときの時間幅パルス信号の時間幅の範囲についての考察図
【図７】  本発明の実施の形態１のＡ／Ｄ変換回路（１／４分周）における分解能の説明図
【図８】  本発明の実施の形態２のＡ／Ｄ変換回路の構成を示すブロック回路図
【図９】  本発明の実施の形態３のＡ／Ｄ変換回路（１／１６分周）における分解能の説明図
【図１０】  従来の技術におけるＡ／Ｄ変換回路の構成を示すブロック回路図
【図１１】  従来の技術のＡ／Ｄ変換回路の動作を説明するためのタイミングチャート
【図１２】  従来の技術のＡ／Ｄ変換回路におけるカウント値ふらつきの原因の説明図
【図１３】  従来の技術のＡ／Ｄ変換回路におけるカウント値ふらつきの原因の説明図
【図１４】  従来の技術のＡ／Ｄ変換回路におけるカウント値が“１００”を示すときの時間幅パルス信号の時間幅の範囲についての考察図
【図１５】  従来の技術のＡ／Ｄ変換回路におけるカウント値が“９９”を示すときの時間幅パルス信号の時間幅の範囲についての考察図
【図１６】  従来の技術のＡ／Ｄ変換回路における分解能の説明図
【符号の説明】
１１…温度センサー
１２…増幅回路
１３…二重積分回路（信号変換手段）
１４…第２のＡＮＤゲート（第２の論理積手段）
１５…カウンタＩＣ（カウンタ手段）
１６…ＣＰＵ（中央演算処理装置）
１７…表示駆動部
１８…表示部
２０…制御回路
２１…第１のＡＮＤゲート（第１の論理積手段）
２２…インバータ
２３…分周器（分周手段）
Ｓ1 …検出温度信号
Ｓ2 …増幅された温度信号
Ｓ3 …充放電切換制御信号（制御信号）
Ｓ4 …時間幅パルス信号
Ｓ7 …基本クロック信号
Ｓ8 …被分周クロック信号
Ｓ9 …分周クロック信号
Ｓ10…ゲート通過クロック信号
Ｔdis …時間幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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