(57)【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板中に設けられ、電荷蓄積領域を有するトレンチキャパシタと、
前記半導体基板上にゲート絶縁膜を介して設けられた第１のゲート電極を有する第１のＭＯＳＦＥＴと、
前記第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記第１のゲート電極の両端の前記半導体基板中に設けられ、第２導電型を有する前記第１のＭＯＳＦＥＴのドレイン領域およびソース領域と、
前記第１のＭＯＳＦＥＴのドレイン領域を共有し、前記第１のゲート電極と隣り合う第２のゲート電極を有する第２のＭＯＳＦＥＴと、
前記トレンチキャパシタに隣接して前記電荷蓄積領域の上面を覆うように前記半導体基板に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜上に設けられ、前記第１のゲート電極と前記第２のゲート電極の間隔よりも、前記第１のゲート電極との間隔が狭く、前記第１のゲート電極と隣り合う第３のゲート電極を有する第３のＭＯＳＦＥＴと、
前記半導体基板において前記電荷蓄積領域の上部を前記第１のＭＯＳＦＥＴのソース領域と電気的に接続するように設けられ、前記第２導電型を有する埋め込みストラップ領域と、
前記第１のＭＯＳＦＥＴのドレイン及びソース領域下にあって、前記第１導電型を有するポケットインプラ領域とを具備し、
前記第１のＭＯＳＦＥＴのソース領域下のポケットインプラ領域は前記ストラップ領域から離間して設けられていることを特徴とする半導体装置。
【請求項２】
前記トレンチキャパシタと埋め込みストラップ領域とMOSFETからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のＭＯＳＦＥＴのソース領域下のポケットインプラ領域は、前記埋め込みストラップ領域と前記半導体基板との接合部から離れた領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１のＭＯＳＦＥＴのソース領域下のポケットインプラ領域は、前記第１のＭＯＳＦＥＴのソース領域のチャネル側一端の下部に形成されていることを特徴とする請求項１乃至３のいずれか１記載の半導体装置。
【請求項５】
前記ポケットインプラ領域の不純物濃度は前記半導体基板のそれよりも高いことを特徴とする請求項１乃至４のいずれか１記載の半導体装置。
【請求項６】
前記素子分離絶縁膜における前記電荷蓄積領域の上面を覆う部分が前記第１のＭＯＳＦＥＴのソース領域の方へさらに延伸していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記セルアレイは、
前記複数個のトレンチセルが行列状に配列され、列方向に隣り合う２個単位で前記素子分離領域により分離されており、
前記セルアレイの同一行のセルのMOSFETの各ゲート電極に共通に連なるように複数のワード線が形成されており、前記セルアレイの同一列のセルのMOSFETの各ドレイン領域に共通に連なる複数のビット線が前記複数のワード線に対して直交する方向に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記半導体装置は、DRAMデバイスおよびDRAM/Logic混載デバイスから選択された１つであることを特徴とする請求項１乃至７のいずれか１記載の半導体装置。
【請求項９】
第１導電型を有する半導体基板にトレンチキャパシタ、素子分離領域、前記第２導電型を有する埋め込みストラップ領域、およびゲート絶縁膜を順次形成し、
前記ゲート絶縁膜上にポリシリコン膜を被着して、第１のＭＯＳＦＥＴの第１のゲート電極にそれぞれ隣り合う第２及び第３のＭＯＳＦＥＴにおける第２及び第３のゲート電極であって、前記第３のゲート電極が前記素子分離領域上に位置すると共に、前記第１のゲート電極と前記第２のゲート電極の間隔よりも前記第１のゲート電極との間隔が狭くなるように、前記各ゲート電極となる複数のポリシリコンゲートを形成し、
前記複数のポリシリコンゲートの側面に側壁絶縁膜を形成する前に、前記複数のポリシリコンゲートをマスクとして用い、前記半導体基板に垂直な方向に対して０°以上の角度を有する少なくとも２方向から順次に前記第１導電型の不純物を前記半導体基板にイオン注入して、ソース領域下のポケットインプラ領域が前記埋め込みストラップ領域から離間するように、前記第１のＭＯＳＦＥＴのソース領域およびドレイン領域下に相当する領域にそれぞれ前記第１導電型を有するポケットインプラ領域を形成し、
前記複数のポリシリコンゲートをマスクとして、前記半導体基板に第２導電型を有する前記各ＭＯＳＦＥＴのソース及びドレイン領域を形成する
工程を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
隣接する前記複数のポリシリコンゲートを利用したシャドーイング効果によって、前記ポケットインプラ領域を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ポケットインプラ領域の不純物濃度は前記半導体基板のそれよりも高いことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記複数のポリシリコンゲートは、
前記埋め込みストラップ領域と接合するソース領域を有する第１のＭＯＳＦＥＴの第１のポリシリコンゲートと、
この第１のポリシリコンゲートと隣り合い、前記第１のＭＯＳＦＥＴのドレイン領域を共有する第２のＭＯＳＦＥＴの第２のポリシリコンゲートと、
前記第１のポリシリコンゲートと隣り合い、前記素子分離領域上に形成され、前記第１のポリシリコンゲートと前記第２のポリシリコンゲートの間隔よりも前記第１のポリシリコンゲートとの間隔が狭い第３のＭＯＳＦＥＴの第３のポリシリコンゲートとを少なくとも備え、
前記第１のＭＯＳＦＥＴのソース領域下に相当する領域に形成する前記ポケットインプラ領域は前記埋め込みストラップ領域から離間するように形成することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にトレンチキャパシタとMOSFETとを拡散層で接続したメモリセルの構造およびその形成方法に関するもので、例えばダイナミック型半導体メモリ(DRAM)やDRAM／ロジック(Logic) 混載デバイスに適用される。
【０００２】
【従来の技術】
近年、情報通信の発達に伴い、半導体デバイスの技術分野では、各種デバイスの高速化、高集積化が要求されており、異なった機能を持つ回路を一つのチップに集積させるSOC(System On a Chip) 化が急速に進んでいる。その中でも、DRAMとLogic 回路を１チップ化したDRAM/Logic混載デバイスは、大容量メモリと高速なデータ転送速度を実現可能であり、その需要は大きくなっている。
【０００３】
図８は、従来のDRAM/Logic混載デバイスの構造の一例を示す断面図である。
【０００４】
図８において、半導体基板70上には、埋め込みストラップ(Buried Strap)タイプのトレンチセルのアレイが形成されたDRAMアレイ領域(DRAM Array Region) と、ゲート／ソース／ドレインにサリサイド構造を有するMOSFETが形成されたLogic回路領域(Logic Region)が形成されている。
【０００５】
図８中に示すDRAMアレイ領域において、トレンチキャパシタTCは、半導体基板70の表面に選択的に形成された深いトレンチ(DT)の内面に形成された不純物拡散層（キャパシタプレート電極に相当する）71上に酸化膜（キャパシタ絶縁膜に相当する）72を介してドープト・ポリシリコン（電荷蓄積領域に相当する）73が埋め込まれてなる。上記トレンチの側面上部では、後述する埋め込みストラップ74に電荷蓄積領域73が連なるように、酸化膜72の一部が欠除されている。
【０００６】
素子分離用のSTI 領域75は、トレンチキャパシタTCに隣接して半導体基板70の表面に選択的に形成された浅いトレンチ内に絶縁物が埋め込まれるとともに、トレンチキャパシタTCのトレンチ内で電荷蓄積領域73の上面を絶縁物が覆うように形成されている。
【０００７】
MOSFETのゲート電極76は、半導体基板70の表面上にゲート絶縁膜77を介して形成されたドープト・ポリシリコンゲートからなり、セルアレイの同一行のセルのMOSFETのゲートに共通に接続されるワード線WLに連なっている。
【０００８】
上記ポリシリコンゲート電極76の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜78が形成されており、さらに、その上に例えば窒化シリコン膜SiN からなる厚い側壁絶縁膜79が形成されており、さらにその表面を覆うようにプラズマ窒化シリコン膜P-SiN からなるコンタクトバリア膜80が形成されている。
【０００９】
MOSFETのドレイン領域81およびソース領域82は、ゲート保護絶縁膜形成後のゲート電極76に対して自己整列的に半導体基板70の表面に選択的に形成された不純物拡散層からなり、セルアレイ内で隣り合う２個のMOSFETでドレイン領域81が共有されている。
【００１０】
さらに、前記側壁絶縁膜79に対して自己整列的にドレイン領域81の表面中央部に深い接合と高い不純物濃度を有する不純物拡散領域（コンタクトドーピング領域）83が形成されている。そして、この不純物拡散領域83および前記ゲート電極76の上面にはメタルシリサイド層84が形成されている。
【００１１】
前記埋め込みストラップ領域(BEST)74は、前記トレンチキャパシタTCのSTI 領域75とは反対側で、MOSFETのソース領域82と電荷蓄積領域73の上部に連なるように半導体基板70内に形成されている。
【００１２】
上記したように素子が形成された半導体基板70上を覆うようにBPSG膜からなる層間絶縁膜85が形成され、前記ドレイン領域81の上面のメタルシリサイド層84の中央部上で層間絶縁膜85に開口されたコンタクトホールに例えばタングステンWからなるセルコンタクトプラグ(CS)86が埋め込まれている。さらに、層間絶縁膜85上にAlを主成分とする金属配線層が堆積されてパターニングされることによりビット線(BL)87が形成されており、これは前記セルコンタクトプラグ86に接続されている。
【００１３】
一方、Logic 回路領域において、91はMOSFETのゲート電極、92はゲート絶縁膜、93は薄いゲート保護絶縁膜、94は例えば窒化シリコン膜SiN からなる厚い側壁絶縁膜、95はプラズマ窒化シリコン膜P-SiN からなるコンタクトバリア膜である。96および97はMOSFETのドレイン領域およびソース領域、98はメタルシリサイド層、99は例えばタングステンW からなるセルコンタクトプラグ、100 はAlを主成分とするメタル配線(M1)である。
【００１４】
上記したようにLogic 回路領域においては、MOSFETのゲート電極／ドレイン領域／ソース領域の上面にメタルシリサイド層が形成されたサリサイド構造を採用し、MOSFETのゲート酸化膜に薄膜を用いて高性能化を実現している。
【００１５】
ところで、DRAMアレイ領域でも、高集積化と高速化を実現するために、セルのMOSFETのゲートポリシリコンをできるだけ縮小化（シュリンク）してセルサイズを縮小化することが必須であるが、単純に縮小化すると、MOSFETのショートチャネル効果によりセルの性能が劣化してしまう。
【００１６】
【発明が解決しようとする課題】
上記したように従来のDRAM/Logic混載デバイスは、DRAMアレイ領域の高集積化と高速化を実現するためにセルのMOSFETのゲートポリシリコンを単純に縮小化すると、MOSFETのショートチャネル効果によりセルの性能が劣化してしまうという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、埋め込みストラップを有するトレンチセルのMOSFETのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止し、トレンチセルのMOSFETのゲートポリシリコンを縮小化してセルサイズの縮小化を実現することが容易になる半導体装置とその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の表面に選択的に形成されたトレンチに電荷蓄積領域が埋め込まれたトレンチキャパシタと、半導体基板の表面上にゲート絶縁膜を介して形成されたMOSFETのゲート電極と、前記ゲート電極の側面に形成されたゲート側壁絶縁膜と、前記ゲート電極に対して自己整列的に半導体基板の表面に選択的に形成された低濃度の不純物拡散層からなるMOSFETのドレイン領域およびソース領域と、前記トレンチキャパシタに隣接して半導体基板の表面に選択的に形成されかつ前記電荷蓄積領域の上面を覆うように絶縁物が埋め込まれた素子分離用のSTI 領域と、前記半導体基板の表面で前記電荷蓄積領域の上部を前記MOSFETのソース領域と電気的に接続するように形成された不純物拡散層からなる埋め込みストラップ領域と、前記MOSFETのドレイン領域／ソース領域下に形成され、前記半導体基板と同じ導電型の高濃度不純物からなるポケットインプラ領域とを具備し、前記トレンチキャパシタと埋め込みストラップ領域とMOSFETからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを有することを特徴とする。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上に埋め込みストラップを有するトレンチセルを形成する際、トレンチセルの電荷蓄積用のトレンチキャパシタ、STI 領域および埋め込みストラップ領域を形成した後、トレンチセルのトランスファゲート用のMOSFETのポリシリコンゲートの加工を行い、さらに、ゲート保護絶縁膜を形成する工程と、次に、前記半導体基板に垂直な方向に対して０°以上の角度を有する方向、かつ、ワード線の両側の少なくとも２方向から順次に前記半導体基板と同じ導電型の不純物を打ち込む斜めイオン注入を行うことにより、前記MOSFETのドレイン領域／ソース領域下に相当する領域にポケットインプラ領域を形成する工程と、この後、前記MOSFETのドレイン領域／ソース領域を形成する工程と、前記MOSFETのドレイン領域にビット線を接続させるように形成する配線工程とを具備することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
第１の実施形態のDRAM/Logic混載デバイスは、Logic デバイスの分野で一般的に知られているポケットインプラ技術に着目し、この技術を埋め込みストラップタイプのトレンチセル構造を有するDRAMアレイ領域におけるトレンチセルのMOSFETに適用したものである。
【００２２】
ポケットインプラ技術は、MOSFETのドレイン領域／ソース領域下に基板と同じ導電型の不純物のイオンをインプラして高濃度のポケットインプラ領域を形成することによってショートチャネル効果を抑制しようとする技術である。
【００２３】
図１は、本発明の半導体装置の第１の実施形態に係るDRAM/Logic混載デバイスの構造の一例を概略的に示す断面図である。
【００２４】
図２は、図１中のDRAMアレイ領域を取り出して、トレンチセル領域、ワード線WLおよびビット線BLの配置関係の一例を概略的に示す平面図である。図２中のＡ−Ａ線に沿う断面構造が図１中に示すDRAMアレイ領域に対応する。
【００２５】
図１中に示すDRAMアレイ領域は、電荷蓄積用のトレンチキャパシタTCと埋め込みストラップ領域BSとトランスファゲート用のMOSFETからなる埋め込みストラップタイプのトレンチセルの複数個が例えば行列状に配列されるとともに、列方向に隣り合う２個のトレンチセルを単位としてSTI 領域により素子分離されている。
【００２６】
そして、セルアレイの同一行のセルのMOSFETの各ゲート電極に共通に連なる複数のワード線WLが形成されている。さらに、セルアレイの同一列のセルのMOSFETの各ドレイン領域D に共通に連なる複数のビット線BLが複数のワード線WLに対して直交する方向に形成されている。なお、S はMOSFETのソース領域、BCはビット線コンタクト部である。
【００２７】
図２において、トレンチキャパシタTCは、半導体基板10の表面に形成された深いトレンチ(DT)の内面に不純物拡散層（キャパシタプレート電極）11が形成され、この不純物拡散層11の表面に酸化膜（キャパシタ絶縁膜）12を介してトレンチ内部にドープト・ポリシリコンからなる電荷蓄積領域13が埋め込まれている。この場合、トレンチ側面上部は、後述する埋め込みストラップ領域(BS)14を形成するために、酸化膜12の一部が欠除されている。
【００２８】
素子分離用のSTI 領域15は、トレンチキャパシタTCに隣接して半導体基板10の表面に選択的に形成された浅いトレンチ内およびトレンチキャパシタTCの電荷蓄積領域13の上面を覆うように絶縁物が埋め込まれている。
【００２９】
埋め込みストラップ領域14は、上記STI 領域15を形成する際の熱処理により、後述するMOSFETのソース領域22に電気的に接続されるように、電荷蓄積領域13の上部から酸化膜12の欠除部を経て半導体基板10内に拡散することにより形成される。
【００３０】
MOSFETのゲート電極（ドープト・ポリシリコンからなる）16は、半導体基板10の表面上にゲート絶縁膜17を介して形成されており、このゲート電極16はセルアレイの同一行のセルのMOSFETに共通に接続されるワード線WL（図２参照）に連なっている。
【００３１】
ここで、図２において、図１中のセルのMOSFETのゲート電極に接続されるワード線を転送ワード線Xfer-WL 、トレンチキャパシタTC上を通過して図示しないセルのMOSFETのゲート電極に接続されるワード線をパスワード線Pass-WL と称する。
【００３２】
図１中のゲート電極16の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜18が形成され、さらにその上に例えば窒化シリコン膜(SiN) からなる厚い側壁絶縁膜19が形成され、さらにその表面を覆うようにプラズマ窒化シリコン膜(P-SiN) からなるコンタクトバリア膜20が形成されている。
【００３３】
21および22はゲート保護絶縁膜形成後のゲート電極16に対して自己整列的に半導体基板の表面に選択的に形成された不純物拡散層からなるMOSFETのドレイン領域(D) およびソース領域(S) である。この場合、セルアレイ内で隣り合う２個のMOSFETのでドレイン領域21が共有されており、ソース領域22は前記埋め込みストラップ領域14に連なっている。なお、ドレイン領域21は、LDD(lightly Doped Drain)構造を有するように形成されており、側壁絶縁膜19に対して自己整列的にドレイン領域21の表面中央部に深い接合と基板とは逆導電型の高い不純物濃度を有する不純物拡散層（N+層）が形成されている。この不純物拡散層および前記ゲート電極16の上面にはメタル（例えばCo）シリサイド層25が形成されている。
【００３４】
23はセルのMOSFETのドレイン領域21／ソース領域22下に形成された基板と同じ導電型の高濃度不純物（例えばボロンＢ）からなるポケットインプラ領域である。ここで、ソース領域22下に形成されたポケットインプラ領域23は、埋め込みストラップ領域14とソース領域22との接合部から離れた領域に形成されている。
【００３５】
さらに、上記したように素子が形成された半導体基板上を覆うようにBPSG膜からなる層間絶縁膜26が形成され、この層間絶縁膜26には前記ドレイン領域21の不純物拡散層の中央部上でコンタクトホールが開口されて例えばタングステンW からなるセルコンタクトプラグ(CS)27が埋め込まれている。そして、このセルコンタクトプラグ27に接続するように層間絶縁膜26上に例えばAlを主成分とする金属膜が堆積されてパターニングされたビット線(BL)28が、前記ワード線WLに直交する方向に形成されている。
【００３６】
なお、図１中のLogic 回路領域は、図８中を参照して前述したLogic 回路領域と同様に形成されている。即ち、91はMOSFETのゲート電極、92はゲート絶縁膜、93は薄いゲート保護絶縁膜、94は例えば窒化シリコン膜SiN からなる厚い側壁絶縁膜、95はプラズマ窒化シリコン膜P-SiN からなるコンタクトバリア膜である。96および97はMOSFETのドレイン領域およびソース領域、98はメタルシリサイド層、99は例えばタングステンW からなるセルコンタクトプラグ(CS)、100 はAlを主成分とするメタル配線(M1)である。
【００３７】
図３乃至図５は、図２に示したDRAMアレイ領域の形成工程順における断面構造の一例を概略的に示す。
【００３８】
まず、図３に示すように、Ｐ型シリコン基板10上に従来と同様の工程を用いてトレンチキャパシタTC、STI 領域15、埋め込みストラップ領域14、ゲート絶縁膜17を形成し、ポリシリコンゲート16を加工し、後酸化によりゲート保護絶縁膜を形成する。
【００３９】
次に、図４に示すように、基板10と同じ導電型の不純物（Ｐ型不純物なら、例えばBF2 ）のイオンを基板10に垂直な方向に対して０°以上の角度θを有する方向、かつ、ワード線WLの両側の少なくとも２方向から順次に打ち込む（斜めイオン注入を行う）。この際、ドーズ量、加速エネルギー、注入角度を適切に設定することにより、セルのMOSFETのドレイン領域21／ソース領域22下に相当する領域にポケットインプラ領域23を形成する。
【００４０】
上記ポケットインプラ領域23を形成するための斜めイオン注入(Pocket I/I)を行う際、トレンチ領域上を通過するパスワード線Pass-WL の一方の側面の上縁部から転送ワード線Xfer-WL の一方の側面の下縁部に向かう方向に平行にイオンのインプラを行うことにより、パスワード線Pass-WL を利用したシャドーイング効果によって、自己整合的に、かつ、ソース領域22下で埋め込みストラップ領域14とソース領域22との接合部から極力離してポケットインプラ領域23を形成することが可能である。上記シャドーイング効果は、転送ワード線Xfer-WL とパスワード線Pass-WL との間隔が狭くなるほど有効である。
【００４１】
なお、この時、トレンチ領域を挟んでポケットインプラ領域23とは反対側にもイオンのインプラが行われるが、その部分にはSTI 領域15の厚い酸化膜が存在するので、デバイス特性に対しては影響はない。また、隣り合う転送ワード線Xfer-WL の間隔は広いので、ドレイン領域21下に相当する領域には全面的にポケットインプラ領域23が形成される。
【００４２】
この後、図５（ａ）に示すように、従来と同様の工程を用いて、MOSFETのドレイン領域21および埋め込みストラップ領域14に連なるソース領域22を形成し、MOSFETのドレイン領域21にビット線BLを接続させるように配線工程を行う。
【００４３】
図５（ｂ）は、図５（ａ）に示したトレンチセルの埋め込みストラップ領域14からMOSFETのドレイン領域21下の領域における基板と同じ導電型（Ｐ型）の不純物濃度のプロファイルの一例を示す。
【００４４】
上記した実施形態のDRAMアレイ領域においては、埋め込みストラップ領域14を有するトレンチセルのMOSFETのドレイン領域21／ソース領域22下に基板20と同じ導電型の高濃度不純物からなるポケットインプラ領域23が形成されている。この場合、ソース領域22下のポケットインプラ領域23は、特に、空乏層の広がりがショートチャネルを劣化させる要因になるチャネル側一端の下部で、埋め込みストラップ領域14とソース領域22との接合部から離れた領域に形成されていることが望ましい。
【００４５】
これにより、トレンチセルのMOSFETのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができる。しかも、ポケットインプラ領域23の濃度をより高く形成することにより、ショートチャネル効果をより抑制することが可能になる。
【００４６】
したがって、トレンチセルのMOSFETのゲートポリシリコンの幅（MOSFETのチャネル長L ）を縮小化してセルサイズの縮小化を実現することが容易になる。
【００４７】
＜第２の実施形態＞
図６は、第２の実施形態に係るDRAM/Logic混載デバイスのDRAMアレイ領域におけるトレンチセル構造の一例を簡略的に示す。
【００４８】
このトレンチセル構造は、STI 領域の絶縁膜15a が電荷蓄積領域13の上部を覆うとともにセルのMOSFETのソース領域22の方へ延びる長さが、図５（ａ）を参照して前述したトレンチセル構造と比べて長くなっている点が異なり、その他は図２のトレンチセル構造と同じであるので図５（ａ）中と同一符号を付している。
【００４９】
このような構造によれば、ポケットインプラ領域23を形成する際、基板10にほぼ垂直な方向からイオンインプラを行うことにより、ソース領域22の方へ延びている絶縁膜15a の先端側、つまり、埋め込みストラップ領域14の接合部から離れた領域にポケットインプラ領域23を形成することが可能になる。
【００５０】
なお、ソース領域22の方へ延びているSTI 領域の絶縁膜15a を形成するには、例えばトレンチ内部に電荷蓄積領域13用のドープト・ポリシリコンを埋め込んだ後にその上部を掘り下げる際に、その掘り下げ領域をソース領域22の方へ延ばしておけば、その後にSTI 領域の絶縁膜15a を埋め込む際に同時にソース領域22の方へ延びるように絶縁膜15a を埋め込むことが可能になる。
【００５１】
このようなトレンチセル構造は、図２に示したトレンチセル構造とほぼ同様の効果が得られる。
【００５２】
＜第３の実施形態＞
図７は、第３の実施形態に係るDRAM/Logic混載デバイスのDRAMアレイ領域におけるトレンチセル構造の一例を簡略的に示す。
【００５３】
このトレンチセル構造は、図２に示したトレンチセル構造と比べて、セルのMOSFETのゲート電極16をマスクとして単純にポケットインプラ技術を適用してセルのMOSFETのソース領域21・ドレイン領域22下にポケットインプラ層23を形成した点が異なり、その他は同じであるので図２中と同一符号を付している。
【００５４】
このようなトレンチセル構造は、図２に示したトレンチセル構造とほぼ同様の効果が得られるが、ポケットインプラ領域23と埋め込みストラップ領域14とが接合すると、この接合部において不純物濃度が高くなり、ジャンクションリーク電流が増加し、DRAMセルの電荷保持特性が劣化するおそれがある。そこで、ポケットインプラ領域23を埋め込みストラップ領域14からなるべく離して形成することが望ましい。
【００５５】
なお、上記各実施形態は、本発明をDRAM/Logic混載デバイスに適用した場合について説明したが、本発明はDRAM LSIに適用できることはいうまでもない。
【００５６】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、埋め込みストラップを有するトレンチセルのMOSFETのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができるので、トレンチセルのMOSFETのゲートポリシリコンを縮小化してセルサイズの縮小化を実現することが容易になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るDRAM/Logic混載デバイスの構造の一例を示す断面図。
【図２】図１中のDRAMアレイ領域を取り出して、トレンチセル領域、ワード線WLおよびビット線BLの配置関係の一例を概略的に示す平面図。
【図３】図２に示したDRAMアレイ領域の形成工程の一例について一部を概略的に示す断面図。
【図４】図３に示した工程に続く工程を概略的に示す断面図。
【図５】図４に示した工程に続く工程を概略的に示す断面図およびトレンチセルの埋め込みストラップ領域からMOSFETのドレイン領域下の領域における基板と同じ導電型の不純物濃度のプロファイルの一例を示す図。
【図６】本発明の第２の実施形態に係るDRAM/Logic混載デバイスのDRAMアレイ領域におけるトレンチセル構造の一例を簡略的に示す断面図。
【図７】本発明の第３の実施形態に係るDRAM/Logic混載デバイスのDRAMアレイ領域におけるトレンチセル構造の一例を簡略的に示す断面図。
【図８】従来のDRAM/Logic混載デバイスの構造の一例を示す断面図。
【符号の説明】
10…半導体基板、
11…キャパシタプレート電極（不純物拡散層）、
12…キャパシタ絶縁膜、
13…電荷蓄積領域、
TC…トレンチキャパシタ、
14…埋め込みストラップ領域(BS)、
15…素子分離用のSTI 領域、
16…MOSFETのゲート電極、
17…ゲート絶縁膜、
18…薄いゲート保護絶縁膜、
19…厚い側壁絶縁膜、
20…コンタクトバリア膜、
21…MOSFETのドレイン領域、
22…MOSFETのソース領域、
23…ポケットインプラ領域、
24…不純物拡散層（N+層）、
25…メタルシリサイド層、
26…層間絶縁膜、
27…セルコンタクトプラグ(CS)、
28…ビット線(BL)。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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