(57)【特許請求の範囲】
【請求項１】
制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力端子に出力する出力トランジスタと、
該出力端子の電圧検出を行う出力電圧検出部と、
該出力電圧検出部で検出された電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタから出力された電流の検出を行い、該出力トランジスタから出力された電流の増加に応じて上記出力端子の電圧を上昇させる補正を行う出力電圧補正部と、
を備え、
上記出力電圧補正部は、
上記出力端子と出力電圧検出部との間に設けられた出力電圧補正用抵抗と、
制御信号入力端が上記出力トランジスタの制御信号入力端に接続され、上記出力電圧制御部から出力された上記制御信号に応じて、出力トランジスタから出力される電流に比例した比例電流を生成して出力する第１トランジスタと、
該第１トランジスタから出力された電流に比例した電流を生成して上記出力電圧補正用抵抗に供給するカレントミラー回路と、
を備えることを特徴とする安定化電源回路。
【請求項２】
上記出力電圧補正用抵抗は、可変抵抗であることを特徴とする請求項１記載の安定化電源回路。
【請求項３】
上記出力電圧補正用抵抗は、トリミング抵抗であることを特徴とする請求項２記載の安定化電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、安定化電源回路に関し、特に電源ＩＣに使用される安定化電源回路に関する。
【０００２】
【従来の技術】
図４は、従来の安定化電源回路の例を示した回路図である。図４の安定化電源回路１００において、基準電圧回路１０１で生成された基準電圧Ｖｒｅｆ並びに抵抗１０２及び１０３の出力電圧検出回路１０４で分圧して得られた電圧Ｖｆｂは、差動増幅回路１０５で差動増幅される。該差動増幅回路１０５は、差動増幅を行って得られた信号を用いてＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）の出力トランジスタ１０６を制御する。また、出力電圧検出回路１０４及び出力トランジスタ１０６は出力回路１０７を形成し、出力電圧検出回路１０４と並列に負荷抵抗ＲＬが接続される。
【０００３】
差動増幅回路１０５は、差動動作を行う一対のＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２１及び１２２、並びに該各ＮＭＯＳトランジスタ１２１及び１２２の負荷をなすカレントミラー回路を形成するＰＭＯＳトランジスタ１２３及び１２４からなる差動増幅器１１１と、該差動増幅器１１１に電流を供給する定電流源をなすＮＭＯＳトランジスタ１１２と、差動増幅器１１１の出力に応じて出力トランジスタ１０６をドライブする出力部１１３とで構成されている。
【０００４】
このような構成において、出力電圧検出回路１０４からの電圧Ｖｆｂは、差動増幅器１１１のＮＭＯＳトランジスタ１２２のゲートに出力される。このことから、差動増幅回路１０５は、抵抗１０３の両端電圧が基準電圧Ｖｒｅｆに一致するように動作して出力電圧検出回路１０４の両端にレギュレーションされた出力電圧Ｖｏが発生する。すなわち、出力端子１０８から出力される電圧Ｖｏは、下記（ａ）式のようになる。
Ｖｏ＝Ｖｒｅｆ×(Ｒ１０２＋Ｒ１０３)／Ｒ１０３………………（ａ）
なお、上記（ａ）式において、Ｒ１０２は抵抗１０２の抵抗値を、Ｒ１０３は抵抗１０２の抵抗値を示している。
【０００５】
【発明が解決しようとする課題】
しかし、このような安定化電源回路１００では、図５に示すように出力端子１０８から出力される出力電流Ｉｏの増加に応じて出力電圧Ｖｏが低下する。これは、差動増幅器１１１のＮＭＯＳトランジスタ１２１及び１２２の動作電流がアンバランスになり、ＮＭＯＳトランジスタ１２１及び１２２のゲート・ソース間電圧Ｖｇｓにオフセットが生じるからである。一方、出力トランジスタ１０６のゲートサイズを大きくして、出力トランジスタ１０６の電流出力能力を大きくすることにより、出力電流Ｉｏ増加時における出力電圧Ｖｏの低下を防止することができる。しかし、出力トランジスタ１０６のゲートサイズを大きくすることによって半導体チップの大きさが増大するという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、出力トランジスタのゲートサイズを増大させることなく、出力電流Ｉｏが大きくなってもレギュレーション電圧の低下を抑制することができる安定化電源回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る安定化電源回路は、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力端子に出力する出力トランジスタと、
該出力端子の電圧検出を行う出力電圧検出部と、
該出力電圧検出部で検出された電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタから出力された電流の検出を行い、該出力トランジスタから出力された電流の増加に応じて上記出力端子の電圧を上昇させる補正を行う出力電圧補正部と、
を備え、
上記出力電圧補正部は、
上記出力端子と出力電圧検出部との間に設けられた出力電圧補正用抵抗と、
制御信号入力端が上記出力トランジスタの制御信号入力端に接続され、上記出力電圧制御部から出力された上記制御信号に応じて、出力トランジスタから出力される電流に比例した比例電流を生成して出力する第１トランジスタと、
該第１トランジスタから出力された電流に比例した電流を生成して上記出力電圧補正用抵抗に供給するカレントミラー回路と、
を備えるものである。
【００１０】
また、上記出力電圧補正用抵抗に可変抵抗を使用するようにしてもよい。
【００１１】
具体的には、上記出力電圧補正用抵抗にトリミング抵抗を使用するようにしてもよい。
【００１２】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における安定化電源回路の例を示した回路図である。
図１において、安定化電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、差動増幅回路３と、出力回路４とで構成されている。差動増幅回路３は、差動増幅器１１、該差動増幅器１１に電流を供給するための定電流源をなすＮＭＯＳトランジスタ１２及び出力部１３で構成されている。
【００１３】
差動増幅器１１は、差動動作を行う一対のＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２１及び２２、並びに該各ＮＭＯＳトランジスタ２１及び２２の負荷をなすカレントミラー回路を形成するＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２３及び２４で形成されている。また、出力部１３は、ＰＭＯＳトランジスタ２５と抵抗２６との直列回路で形成されている。
【００１４】
一方、出力回路４は、差動増幅回路３によって動作制御されるＰＭＯＳトランジスタの出力トランジスタ１５、出力端子５１から出力される出力電圧Ｖｏの補正を行う出力電圧補正部１６、並びに抵抗３１及び３２の直列回路で形成された出力電圧検出部１７で構成されている。更に、出力電圧補正部１６は、出力トランジスタ１５と出力電圧検出部１７との間に設けられ出力電圧Ｖｏの補正を行うために使用される抵抗４１、出力トランジスタ１５から出力される出力電流Ｉｏに応じた電流を出力するＰＭＯＳトランジスタ４２、及び該ＰＭＯＳトランジスタ４２から出力される電流に応じた電流を抵抗４１に流すためのカレントミラー回路を形成するＮＭＯＳトランジスタ４３，４４で構成されている。また、安定化電源回路１には、出力電圧検出部１７と抵抗４１の直列回路に並列に負荷抵抗ＲＬが接続される。
【００１５】
電源電圧ＶＤＤが印加される電源端子５２と接地されるＧＮＤ端子５３との間に基準電圧発生回路２が接続され、基準電圧発生回路２の出力端は、ＮＭＯＳトランジスタ１２及び２１の各ゲートにそれぞれ接続されている。一方、差動増幅回路３において、ＰＭＯＳトランジスタ２３及び２４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ２３のドレインに接続されている。ＰＭＯＳトランジスタ２３及び２４の各ソースは、電源端子５２にそれぞれ接続され、ＰＭＯＳトランジスタ２３のドレインはＮＭＯＳトランジスタ２１のドレインに接続されている。
【００１６】
また、ＰＭＯＳトランジスタ２４のドレインはＮＭＯＳトランジスタ２２のドレインに接続され、該接続部は差動増幅器１１の出力端をなし、ＰＭＯＳトランジスタ２５のゲートに接続されている。ＮＭＯＳトランジスタ２１及び２２の各ソースは接続され、該接続部とＧＮＤ端子５３との間にはＮＭＯＳトランジスタ１２が接続されている。また、出力部１３において、電源端子５２とＧＮＤ端子５３との間に、ＰＭＯＳトランジスタ２５と抵抗２６との直列回路が接続されており、ＰＭＯＳトランジスタ２５と抵抗２６との接続部は、出力トランジスタ１５及びＰＭＯＳトランジスタ４２の各ゲートに接続されている。
【００１７】
次に、出力回路４において、電源端子５２とＧＮＤ端子５３との間に、出力トランジスタ１５、抵抗４１及び出力電圧検出部１７の直列回路が接続され、出力トランジスタ１５と抵抗４１との接続部が出力端子５１に接続されている。また、ＮＭＯＳトランジスタ４３及び４４はカレントミラー回路を形成しており、電源端子５２とＧＮＤ端子５３との間に、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３の直列回路が接続されている。
【００１８】
ＮＭＯＳトランジスタ４３及び４４の各ゲートは接続されると共に、該接続部はＮＭＯＳトランジスタ４３のドレインに接続され、ＮＭＯＳトランジスタ４３及び４４の各ソースはＧＮＤ端子５３に接続されている。ＮＭＯＳトランジスタ４４のドレインは、抵抗４１と抵抗３１との接続部に接続され、抵抗３１と抵抗３２との接続部は、差動増幅器１１のＮＭＯＳトランジスタ２２のゲートに接続されている。
【００１９】
このような構成において、差動増幅器１１は、基準電圧発生回路２からの基準電圧Ｖｒｅｆ、及び出力回路４の抵抗３１と抵抗３２との接続部の電圧であるフィードバック電圧Ｖｆｂの差動増幅を行い、該差動増幅を行って得られた信号を出力部１３のＰＭＯＳトランジスタ２５のゲートに出力する。該ＰＭＯＳトランジスタ２５は、差動増幅器１１から入力された信号に基づいて出力トランジスタ１５の動作制御を行う。
【００２０】
ここで、出力回路４において、出力トランジスタ１５とＰＭＯＳトランジスタ４２のゲート幅を所定の比、例えば１０００：１になるように形成する。このようにすることによって、出力トランジスタ１５から出力される出力電流Ｉｄｓが１００ｍＡであるとすると、ＰＭＯＳトランジスタ４２は１００μＡの電流を出力する。更に、ＮＭＯＳトランジスタ４３及び４４は、ゲート幅が所定の比、例えば２：１になるように形成されている場合、ＮＭＯＳトランジスタ４３に１００μＡの電流が流れると、ＮＭＯＳトランジスタ４４に流れる電流は５０μＡとなる。
【００２１】
また、出力電圧検出部１７に１０μＡの電流が流れるとすると、抵抗４１に流れる電流Ｉｒは６０μＡとなる。このとき、抵抗３１の抵抗値Ｒ３１と抵抗３２の抵抗値Ｒ３２が、Ｒ３１：Ｒ３２＝２：１であるとすると、抵抗４１と抵抗３１との接続部の電圧は３Ｖｆｂとなり、出力電圧Ｖｏは、下記（１）式のようになる。
Ｖｏ＝３×Ｖｆｂ＋Ｉｒ×Ｒ４１………………（１）
なお、上記（１）式において、Ｒ４１は抵抗４１の抵抗値を示している。
【００２２】
このことから、出力回路４を、出力電圧補正部１６がなく抵抗４１を短絡して出力トランジスタ１５に出力電圧検出部１７が接続された従来の構成と比較して、抵抗４１の両端に発生する電圧（Ｉｒ×Ｒ４１）だけ、出力電圧Ｖｏを上昇させることができる。例えば、Ｒ４１＝２００Ω、Ｉｒ＝６０μＡとすると、出力電圧Ｖｏは、設定値、すなわち上記（１）式の（３×Ｖｆｂ）よりも１２ｍＶ高くなるように制御される。
【００２３】
このため、負荷電流Ｉｏによる出力電圧Ｖｏの低下を相殺する結果となり、負荷電流Ｉｏが大きくなっても出力電圧Ｖｏにおけるレギュレーション電圧の低下を抑制することができる。このようにして、出力電圧Ｖｏが低下することなく出力電流Ｉｏを増加させることができ、出力電流Ｉｏが電流制限を行う値に達すると出力電圧が０Ｖとなる図２のような出力特性を得ることができる。
【００２４】
なお、プロセスの変動による各ＭＯＳトランジスタのドライブ能力の変化、抵抗値のばらつき等から、負荷電流Ｉｏの値に対する出力電圧Ｖｏの低下の度合いが変わる場合がある。このようなことから、図３で示すように、抵抗４１にトリミング抵抗を使用してもよく、製造時に安定化電源回路１に接続する負荷抵抗ＲＬに応じて抵抗４１をトリミングすることにより、出力電圧Ｖｏの低下を抑制し、より精度のよいレギュレーション電圧が得られる。また、抵抗４１をトリミング抵抗の代わりに抵抗値の調整を行うことができる可変抵抗を使用してもよい。
【００２５】
このように、本実施の形態における安定化電源回路は、出力トランジスタ１５と、出力電圧Ｖｏに応じたフィードバック電圧Ｖｆｂを生成する出力電圧検出部１７との間に、出力電流Ｉｏの電流値に応じた電流を抵抗４１に流して出力電圧Ｖｏの低下を相殺して補正する出力電圧補正部１６を備えるようにした。このことから、出力トランジスタのゲートサイズを増大させることなく、負荷電流が大きくなっても出力電圧の低下を抑制することができ、出力電圧のレギュレーション精度を良くすることができる。また、抵抗４１にトリミング抵抗等の可変抵抗を使用することにより、プロセス変動による出力電圧の変動を補正することができ、出力電圧のレギュレーション精度を更に良くすることができる。
【００２６】
【発明の効果】
上記の説明から明らかなように、本発明の安定化電源回路によれば、出力トランジスタから出力された電流の検出を行い、検出した出力電流に応じて出力端子から出力される電圧の補正を行うようにした。このことから、出力トランジスタのゲートサイズを増大させることなく、出力端子から出力される負荷電流の増加に伴った出力電圧の低下を抑制することができ、出力電圧のレギュレーション精度を良くすることができる。
【００２７】
具体的には、出力トランジスタから出力された電流の増加に応じて出力端子から出力される電圧を上昇させて補正を行うようにした。このことから、負荷電流の増加に伴った出力電圧の低下をより確実に抑制することができ、出力電圧のレギュレーション精度を良くすることができる。
【００２８】
また、出力端子と出力電圧検出部との間に出力電圧補正用抵抗を設け、該抵抗に出力トランジスタから出力された電流に応じた電流を流すようにしてもよい。このことから、負荷電流の増加に伴った出力電圧の低下をより確実に抑制することができる。
【００２９】
一方、出力電圧補正用抵抗に可変抵抗を使用することにより、プロセス変動による出力電圧の変動を補正することができ、出力電圧のレギュレーション精度を更に良くすることができる。
【００３０】
また、出力電圧補正用抵抗にトリミング抵抗を使用してもよく、このようにすることによって、プロセス変動による出力電圧の変動を容易に補正することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における安定化電源回路の例を示した回路図である。
【図２】  図１で示した安定化電源回路の出力電圧−電流特性を示した図である。
【図３】  本発明の実施の形態における安定化電源回路の他の例を示した回路図である。
【図４】  安定化電源回路の従来例を示した回路図である。
【図５】  図４で示した安定化電源回路の出力電圧−電流特性を示した図である。
【符号の説明】
１  安定化電源回路
２  基準電圧発生回路
３  差動増幅回路
４  出力回路
１１  差動増幅器
１３  出力部
１５  出力トランジスタ
１６  出力電圧補正部
１７  出力電圧検出部
５１  出力端子
５２  電源端子
５３  ＧＮＤ端子
【図１】
0003839651.tif 000002
【図２】
0003839651.tif 000003
【図３】
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【図４】
0003839651.tif 000005
【図５】
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