(57)【特許請求の範囲】
【請求項１】
低抵抗電子走行層の表面に形成された２つのオーミック電極の間の前記低抵抗電子走行層の直上に高抵抗半導体層を設け、当該高抵抗半導体層の直上にゲート電極を備えた電界効果型半導体素子において、
前記高抵抗半導体層の一部若しくは全体を前記低抵抗電子走行層よりも電子親和力の小さい半導体層とし、
前記高抵抗半導体層の直上のうち前記オーミック電極とゲート電極との間の領域に低抵抗半導体層が形成されており、
前記オーミック電極と前記低抵抗半導体層とが空間を介して離間しており、
前記ゲート電極とオーミック電極の間の領域において、表面準位による空乏層を、もっとも表面近くに位置する低抵抗半導体層の内部で終端させていることを特徴とする電界効果型半導体素子。
【請求項２】
前記ゲート電極とオーミック電極の間のいずれの導電経路にも高抵抗半導体層が介在していることを特徴とする、請求項１に記載の電界効果型半導体素子。
【請求項３】
前記高抵抗半導体層の表面に設けられた前記低抵抗半導体層を選択的に除去することによってリセスを形成し、当該リセス内に露出した前記高抵抗半導体層の上にゲート電極を形成したことを特徴とする、請求項１又は２に記載の電界効果型半導体素子。
【請求項４】
前記低抵抗半導体層は、ゲート電極と離間していることを特徴とする、請求項１ないし３のいずれかに記載の電界効果型半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果型半導体素子、特に電界効果トランジスタに関する。
【０００２】
【従来の技術】
電界効果トランジスタの性能（特に、高速動作性能など）の向上を図るには、ゲート・ソース間の入力抵抗等の寄生抵抗を減らすことが重要である。ゲート・ソース間に大きな寄生抵抗が発生する原因としては、ゲート・ソース間のチャンネル層（電子走行層）が表面に露出しているために表面空乏層が発生し、この表面空乏層がチャンネル層の内部に伸びてキャリアの通路を狭めて高抵抗化することがある。
【０００３】
例えば、従来より用いられているセルフアライン注入構造の電界効果トランジスタ１を図１に示す。これは、半導体基板２の上方に設けられたチャンネル層（ｎ型低抵抗層）３の表面にＴ字形断面をしたゲート電極４を形成し、ゲート電極４をマスクとして、その両脇にチャンネル層３から半導体基板２までイオン注入してｎ+型注入領域（ソース領域、ドレイン電極）５，６を自己整合的に形成したものである。このような電界効果トランジスタ１では、ゲート電極４とｎ+注入領域５，６との間の目空き部分３ａでチャンネル層３が表面に露出しているので、その表面準位のためにチャンネル層３内に表面空乏層Ｖが伸びる。このためチャンネル層３の電流通路が狭くなってゲート・ソース間の入力抵抗が増大し、また飽和電流値も制限される。
【０００４】
図２は表面空乏層Ｖが小さくなるようにした従来例であって、リセスエッチング構造を有する電界効果トランジスタ７である。この構造の電界効果トランジスタ７にあっては、半導体基板２の上方に形成されたチャンネル層（ｎ型低抵抗層）３の上面に、ｎ+型の表面低抵抗層８を形成し、この表面低抵抗層８の一部をリセスエッチングし、リセス９内に露出したチャンネル層３の上面にゲート電極４を形成し、表面低抵抗層８の上にソース電極１０及びドレイン電極１１を形成したものである。この電界効果トランジスタ７にあっては、ゲート電極４とソース電極１０又はドレイン電極１１の間の目空き領域において表面低抵抗層８が露出しているので、表面低抵抗層８から表面準位にキャリア（電子）が供給される結果、表面空乏層が収縮してゲート・ソース間の入力抵抗が小さくなる。しかし、この電界効果トランジスタ７では、ゲート電極４とソース電極１０又はドレイン電極１１とがチャンネル層（ｎ型層）３及び表面低抵抗層（ｎ+型層）８を通して電気的に導通しているので、表面に露出している表面低抵抗層８の表面準位により電界効果トランジスタ７の耐圧が劣化するという問題がある。
【０００５】
一方、図３に示す埋め込みチャンネル構造の電界効果トランジスタ１２のように、チャンネル層（ｎ型低抵抗層）３を絶縁層（ｉ型高抵抗層）１３の下に形成し、絶縁層１３の上にゲート電極４を形成した場合には、ゲート電極４とｎ+注入領域５，６との間に絶縁層１３が存在しているため、耐圧劣化を防ぐことができる。しかしながら、表面が絶縁層１３であるため、ゲート電極４の両脇の目空き部分１３ａにおいて表面空乏層Ｖがチャンネル層３まで伸び、ゲート・ソース間が高抵抗化するという問題がある。
【０００６】
【発明が解決しようとする課題】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、チャンネル層の空乏化を避けて寄生抵抗を小さくすると同時に、高耐圧化を図ることができる電界効果型半導体素子を提供することにある。
【０００７】
請求項１に記載の電界効果型半導体素子は、低抵抗電子走行層の表面に形成された２つのオーミック電極の間の前記低抵抗電子走行層の直上に高抵抗半導体層を設け、当該高抵抗半導体層の直上にゲート電極を備えた電界効果型半導体素子において、前記高抵抗半導体層の一部若しくは全体を前記低抵抗電子走行層よりも電子親和力の小さい半導体層とし、前記高抵抗半導体層の直上のうち少なくとも前記オーミック電極とゲート電極との間の領域に低抵抗半導体層が形成されており、前記オーミック電極と前記低抵抗半導体層とが空間を介して離間しており、前記ゲート電極とオーミック電極の間の領域において、表面準位による空乏層を、もっとも表面近くに位置する低抵抗半導体層の内部で終端させていることを特徴としている。
【０００８】
本発明の電界効果型半導体素子にあっては、ゲート電極及びオーミック電極間の領域（以下、目空き部分という）において、電子走行層の上方に低抵抗半導体層が形成されているので、目空き部分における表面準位には低抵抗半導体層からキャリアが供給され、表面空乏層を収縮させることができる。従って、目空き部分において表面空乏層が電子走行層まで伸びて電流通路を狭めるのを防止することができ、ゲート・ソース間の入力抵抗等の寄生抵抗を小さくすることができる。しかも、電子走行層は高抵抗半導体層の下方に埋め込まれているので、ゲート電極とオーミック電極の間の素子耐圧を高くすることができる。また、低抵抗半導体層をオーミック電極と空間を介して離間させておけば、ゲート電極とオーミック電極が短絡するのを防止し、耐圧を確保できる。
【０００９】
例えば、前記ゲート電極とオーミック電極の間のいずれの導電経路にも高抵抗半導体層を介在させておけば（請求項２）、電界効果型半導体素子の耐圧を向上させることができる。
【００１０】
より具体的に言うと、請求項３のように、前記高抵抗半導体層の表面に設けられた前記低抵抗半導体層を選択的に除去することによってリセスを形成し、当該リセス内に露出した前記高抵抗半導体層の上にゲート電極を形成すれば（請求項３）、ゲート電極の両側に設けられたオーミック電極との目空き部分では、表面の低抵抗半導体層によって表面空乏層が電子走行層まで伸びるのを防ぐことができる。また、ゲート電極は高抵抗半導体層の上に形成されているので、高抵抗半導体層によってゲート電極とオーミック電極の間を絶縁することができ、素子の高耐圧化を図ることができる。
【００１１】
従って、本発明の電界効果型半導体素子によれば、チャンネル層の空乏化を避けて寄生抵抗を小さくすると同時に、高耐圧化を図ることができる。
【００１２】
また、請求項４に記載のように、低抵抗半導体層を、ゲート電極と離間させておいてもよい。
【００１４】
例えば、低抵抗半導体層の膜厚とキャリア濃度との間に一定の関係を持たせることにより、低抵抗半導体層の内部で表面空乏層を終端させることができ、電子走行層に表面空乏層が侵入しないようにできる。
【００１５】
そして、本発明の電界効果型半導体素子においては、高抵抗半導体層の一部もしくは全体を電子走行層よりも電子親和力の小さい半導体層としているので、電子は電子親和力の大きな電子走行層に閉じ込められるので、素子の耐圧を高め、ピンチオフ特性を良好にすることができる。また、短チャンネル効果も防止することができる。
【００１６】
【発明の実施の形態】
（第１の実施形態）
図４は本発明の一実施形態による電界効果トランジスタ２１の概略断面図である。この電界効果トランジスタ２１は、半導体基板２２の上にチャンネル層（ｎ型低抵抗層）２３、高抵抗層（ｉ型層）２４及びｎ型又はｎ＋型の表面低抵抗層２５を積層し、表面低抵抗層２５に設けたリセス３０の両側において表面低抵抗層２５から半導体基板２２までｎ型不純物をイオン注入してｎ＋注入領域（ソース領域、ドレイン領域）２６，２７を形成し、このｎ＋注入領域２６，２７の上面にそれぞれソース電極２８とドレイン電極２９を形成し、リセス３０内において、高抵抗層２４の上にゲート電極３１を形成したものである。ここで、ゲート電極３１の側面と表面低抵抗層２５の側端との間には、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）が短絡しないよう、ギャップを設ける必要があるが、このギャップはできるだけ狭くすることが好ましい。
【００１７】
この電界効果トランジスタ２１の製造手順を図５（ａ）〜（ｈ）により説明する。まず、半絶縁性ＧａＡｓ基板やＳｉ基板などの半導体基板２２の上に、ｎ型低抵抗層（キャリア濃度ｎ＝１０17〜１０19ｃｍ-3、膜厚５〜１００ｎｍ）からなるチャンネル層２３、ほぼｉ型の高抵抗層２４（キャリア濃度ｎ＜１０16ｃｍ-3またはｐ＜１０16ｃｍ-3、膜厚５〜１００ｎｍ）、ｎ型の表面低抵抗層２５（ｎ＝１０17〜１０19ｃｍ-3、膜厚５〜１００ｎｍ）をエピタキシャル成長法やイオン注入法などによって順次積層する［図５（ａ）］。
【００１８】
この後、ソース領域やドレイン領域となる領域を除いて表面低抵抗層２５をレジスト膜３２によって覆い、このレジスト膜３２をマスクとして半導体基板２２に達する深さまでＳｉイオンを注入してｎ+注入領域２６，２７を形成する［図５（ｂ）］。さらに、このレジスト膜３２の上からオーミック電極用の金属材料３３を真空蒸着させ［図５（ｃ）］、リフトオフ法によりｎ+注入領域２６，２７の表面にオーミック接触するソース電極２８及びドレイン電極２９を形成する［図５（ｄ）］。
【００１９】
次に、ソース電極２８及びドレイン電極２９を覆うようにしてゲート電極形成用のフォトレジスト膜３４を作製し、フォトレジスト膜３４にゲート電極形成用の窓３５を開口する［図５（ｅ）］。このフォトレジスト膜３４を用いて表面低抵抗層２５を選択的にウエットエッチングし、ゲート電極形成部に窓３５よりも若干幅の広いリセス３０を形成し、リセス３０内に高抵抗層２４を露出させる［図５（ｆ）］。
【００２０】
ついで、このフォトレジスト膜３４の上から、ショットキー電極用の金属材料３６（例えば、Ｔｉ／Ｐｔ／Ａｕ）を真空蒸着等によって堆積させ［図５（ｇ）］、フォトレジスト膜３４を除去すると、リフトオフ法によって、高抵抗層２４とショットキー接合するゲート電極３１がリセス３０内に形成される［図５（ｈ）］。
【００２１】
こうして完成された電界効果トランジスタ２１のキャリア濃度プロファイルを図６（ａ）（ｂ）（ｃ）又は図７（ａ）（ｂ）（ｃ）に示す。図６（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４及び表面低抵抗層２５をエピタキシャル成長法によって作製した場合のキャリア濃度プロファイル、図７（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４及び表面低抵抗層２５をイオン注入法によって作製した場合のキャリア濃度プロファイルであって、図６（ａ）及び図７（ａ）はいずれもゲート電極３１の直下における深さ方向に沿ってのキャリア濃度プロファイルを示し、図６（ｂ）及び図７（ｂ）はソース電極２８又はドレイン電極２９の直下でのキャリア濃度プロファイルを示し、図６（ｃ）及び図７（ｃ）はゲート電極３１とソース電極２８（又は、ドレイン電極２９）の間の目空き部分３７におけるキャリア濃度プロファイルを示している。
【００２２】
このような構造の電界効果トランジスタ２１によれば、図４に示されているように、ゲート電極３１及びソース電極２８（又は、ドレイン電極２９）の間の目空き部分３７が表面低抵抗層２５によって覆われているので、目空き部分３７で表面低抵抗層２５に生じている表面準位には、表面低抵抗層２５からキャリアを供給することができ、目空き部分３７における表面空乏層を消失もしくは収縮させることができる。従って、目空き部分３７における表面空乏層がチャンネル層２３にまで伸びてゲート・ソース間の入力抵抗等の寄生抵抗が大きくなるのを防止することができる。
【００２３】
一方、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）との導電経路には高抵抗層２４が存在しているので、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）の間の耐圧が向上する。従って、このような構造の電界効果トランジスタ２１によれば、チャンネル層２３の空乏化を避けて寄生抵抗を小さくすると同時に、高耐圧化を図ることができる。
【００２４】
（第２の実施形態）
図８は本発明の別な実施形態による電界効果トランジスタ４１の構造を示す概略断面図、図９（ａ）（ｂ）はその製造工程の一部を示す図である。この電界効果トランジスタ４１を製造手順に沿って説明する。
【００２５】
まず、第１の実施形態の場合と同様にして、半導体基板２２の上にｎ型低抵抗層からなるチャンネル層２３、ほぼｉ型の高抵抗層２４及びｎ型又はｎ+型の表面低抵抗層２５をエピタキシャル成長法により、あるいはイオン注入法により形成する。この後、表面低抵抗層２５の上にレジスト膜４２を成膜し、レジスト膜４２のソース電極及びドレイン電極を形成しようとする領域を開口する。ついで、このレジスト膜４２をマスクとして表面低抵抗層２５及び高抵抗層２４をエッチング除去し、チャンネル層２３を露出させ［図９（ａ）］、露出したチャンネル層２３の表面にオーミック金属を蒸着させてソース電極２８及びドレイン電極２９を形成する。
【００２６】
次に、チャンネル層２３の上に形成されたメサ型をした部分の中央部にゲート電極形成用の窓４４を開口されたフォトレジスト膜４３で覆い、このフォトレジスト膜４３をマスクとして表面低抵抗層２５を選択的にリセスエッチングすることにより、表面低抵抗層２５にリセス３０を形成すると共にリセス３０内に高抵抗層２４を露出させる。ついで、リセス３０内において高抵抗層２４の表面にショットキー電極用金属材料（例えば、Ｔｉ／Ｐｔ／Ａｕ）を堆積させ、高抵抗層２４にショットキー接合したゲート電極３１を形成し、図８のような電界効果トランジスタ４１を完成する。
【００２７】
こうして完成された電界効果トランジスタ４１のキャリア濃度プロファイルを図１０（ａ）（ｂ）（ｃ）又は図１１（ａ）（ｂ）（ｃ）に示す。図１０（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４及び表面低抵抗層２５をエピタキシャル成長法によって作製した場合のキャリア濃度プロファイル、図１１（ａ）（ｂ）（ｃ）はチャンネル層２３、高抵抗層２４及び表面低抵抗層２５をイオン注入法によって作製した場合のキャリア濃度プロファイルであって、図１０（ａ）及び図１１（ａ）はいずれもゲート電極３１の直下における深さ方向に沿ってのキャリア濃度プロファイルを示し、図１０（ｂ）及び図１１（ｂ）はソース電極２８又はドレイン電極２９の直下でのキャリア濃度プロファイルを示し、図１０（ｃ）及び図１１（ｃ）はゲート電極３１とソース電極２８（又は、ドレイン電極２９）の間の目空き部分３７におけるキャリア濃度プロファイルを示している。
【００２８】
このような構造の電界効果トランジスタでも、図８に示されているように、ゲート電極３１及びソース電極２８（又は、ドレイン電極２９）の間の目空き部分３７は表面低抵抗層２５によって覆われているので、目空き部分３７で表面低抵抗層２５に生じている表面準位には、表面低抵抗層２５からキャリアを供給することができ、目空き部分３７における表面空乏層を消失もしくは収縮させることができる。従って、目空き部分３７における表面空乏層がチャンネル層２３にまで伸びてゲート・ソース間の入力抵抗等の寄生抵抗が大きくなるのを防止することができる。
【００２９】
一方、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）との導電経路には高抵抗層２４が存在しているので、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）の間の耐圧が向上する。従って、このような構造の電界効果トランジスタ４１によれば、チャンネル層２３の空乏化を避けて寄生抵抗を小さくすると同時に、高耐圧化を図ることができる。
【００３０】
（第３の実施形態）
図１２は本発明のさらに別な実施形態による電界効果トランジスタ５１の概略断面図である。この電界効果トランジスタ５１にあっては、半導体基板２２の上にチャンネル層（ｎ型低抵抗層）２３、高抵抗層（ｉ型層）２４及びｎ型又はｎ+型の表面低抵抗層２５を積層し、表面低抵抗層２５に設けたリセス３０内において高抵抗層２４の上にゲート電極３１を形成している。さらに、リセス３０の両側において表面低抵抗層２５をエッチング除去して高抵抗層２４を露出させ、露出した高抵抗層２４から半導体基板２２までｎ型不純物をイオン注入してｎ+注入領域（ソース領域、ドレイン領域）２６，２７を形成し、このｎ+注入領域２６，２７の上面にそれぞれソース電極２８とドレイン電極２９を形成している。ゲート電極３１とソース電極２８及びドレイン電極２９の間の目空き部分５２は表面低抵抗層２５によって覆われている。但し、ゲート電極３１及び表面低抵抗層２５の間とソース電極２８及び表面低抵抗層２５の間の少なくとも一方には耐圧を考慮したギャップを設けてあり、ゲート電極３１及び表面低抵抗層２５の間とドレイン電極２９及び表面低抵抗層２５の間の少なくとも一方にも耐圧を考慮したギャップを設けてある。
【００３１】
このような構造の電界効果トランジスタ５１にあっても、チャンネル層２２の空乏化を避けて寄生抵抗を小さくすると同時に、高耐圧化を図ることができることは明らかである。
【００３２】
なお、第１〜第３の実施形態では、リセス構造として高抵抗層２４の上にゲート電極３１を設けているが、リセス構造とすることなく表面低抵抗層２５の上にゲート電極３１を設けても差し支えない。
【００３３】
（第４の実施形態）
目空き部分に発生する表面空乏層は、寄生抵抗を増大させない程度であれば、高抵抗層やチャンネル層まで伸びていても差し支えないが、表面空乏層はできるだけ表面低抵抗層の内部で終端していることが望ましい。
【００３４】
図１３は表面低抵抗層２５におけるキャリア濃度と表面空乏層厚（表面空乏層の深さ）との関係を示している。従って、あるキャリア濃度の表面低抵抗層２５に対しては、図１３により当該キャリア濃度に対応する表面空乏層厚を求め、その表面空乏層厚よりも表面低抵抗層２５の膜厚を大きくすればよい。あるいは、ある膜厚の表面低抵抗層２５に対しては、図１３により当該膜厚と等しい表面空乏層厚に対応するキャリア濃度を求め、求めたキャリア濃度よりも大きなキャリア濃度とすればよい。例えば、表面低抵抗層２５のキャリア濃度が１×１０19ｃｍ-3であれば、表面低抵抗層２５の膜厚は１０ｎｍ以上にすればよく、逆に、表面低抵抗層２５の膜厚が１００ｎｍであれば、表面低抵抗層２５のキャリア濃度を１×１０17ｃｍ-3以上にすればよい。
【００３５】
（第５の実施形態）
図１４は本発明のさらに別な実施形態による電界効果トランジスタ６１の構造を示す概略断面図である。この電界効果トランジスタ６１にあっては、半導体基板２２の上にチャンネル層（ｎ型）２３、高抵抗層（ｉ型）２４及び表面高抵抗層（ｉ型）６２を積層した後、デルタドーピング法やパルスドーピング法等の手法により表面高抵抗層６２の内部（例えば、中央部）にキャリアドーピング層６３を薄く形成し、表面高抵抗層６２に形成したリセス３０内において高抵抗層２４の上にゲート電極３１を形成したものである。なお、図１４では、ソース電極２８及びドレイン電極２９は、表面に露出させたチャンネル層２３の上に形成しているが、表面に露出させた高抵抗層２４から半導体基板２２までイオン注入して形成されたｎ+注入領域の上に形成してもよい（図１２参照）。
【００３６】
このような構造の電界効果トランジスタ６１の目空き部分６４におけるキャリア濃度プロファイルを図１５又は図１６に示す。図１５はチャンネル層２３、高抵抗層２４及び表面高抵抗層６２をエピタキシャル成長法によって作製し、パルスドーピング法によってキャリアドーピング層６３を形成した場合のキャリア濃度プロファイル、図１６はチャンネル層２３、高抵抗層２４及び表面高抵抗層６２をイオン注入法によって作製し、デルタドーピング法によってキャリアドーピング層６３を形成した場合のキャリア濃度プロファイルであって、図１５及び図１６はいずれも目空き部分６４におけるキャリア濃度プロファイルを示している。
【００３７】
このような構造の電界効果トランジスタ６１にあっても、表面準位には表面高抵抗層６２内のキャリアドーピング層６３からキャリアが供給されるので、目空き部分６４においてチャンネル層２３に表面空乏層が伸びるのを防止でき、寄生抵抗が大きくなるのを避けることができる。また、ゲート電極３１とソース電極２８（又は、ドレイン電極２９）との間の導電経路には、高抵抗層２４が介在しているので、耐圧も大きくなる。
【００３８】
ここで、表面空乏層がチャンネル層２３まで伸びず、表面高抵抗層６２の内部で終端するようにするためには、図１３によってキャリアドーピング層６３のキャリア濃度から決まる表面空乏層厚よりもキャリアドーピング層６３の膜厚が大きくなるようにしておけばよい。
【００３９】
（第６の実施形態）
図１７は本発明のさらに別な実施形態による電界効果トランジスタ６５の構造を示す概略断面図であって、第５の実施形態の変形例である。この電界効果トランジスタ６５にあっては、半導体基板２２の上にチャンネル層（ｎ型）２３及び高抵抗層（ｉ型）２４を積層した後、デルタドーピング法やパルスドーピング法等によって高抵抗層２４の内部にキャリアドーピング層６３を薄く形成し、高抵抗層２４の上にゲート電極３１を形成したものである。このような構造の電界効果トランジスタ６５にあっても、キャリアドーピング層６３によって表面空乏層を収縮させて寄生抵抗を小さくし、高抵抗層２４によって素子耐圧を高めることができる。もっとも、素子動作の信頼性からは、図１４に示した第５の実施例のような構造が好ましい。
【００４０】
（第７の実施形態）
図１８は本発明のさらに別な実施形態による電界効果トランジスタ６６の構造を示す概略断面図である。この電界効果トランジスタ６６にあっては、半導体基板２２の上にチャンネル層（ｎ型）２３、高抵抗層（ｉ型）２４、低抵抗層（ｎ型、ｎ+型）６７及び高抵抗層（ｉ型）６８を積層し、高抵抗層６８の上にゲート電極３１を形成したものである。このような構造の電界効果トランジスタ６６にあっても、低抵抗層６７によって表面空乏層を収縮させて寄生抵抗を小さくし、高抵抗層２４，６８によって耐圧を高めることができる。もっとも、素子動作の信頼性からは、図４に示した第１の実施例のような構造が好ましい。
【００４１】
（第８の実施形態）
次に、本発明のさらに別な実施形態による電界効果トランジスタを説明する。この実施形態は、例えば図４に示したような構造の電界効果トランジスタ２１において、高抵抗層２４の一部または全部をチャンネル層２３よりも電子親和力の小さい半導体層とするものである。例えば、チャンネル層２３をＧａＡｓ又はＩｎＧａＡｓによって形成し、高抵抗層２４をＡｌＧａＡｓ又はＩｎＧａＰによって形成することによって、チャンネル層２３の電子親和力φ23を大きくし、高抵抗層２４の電子親和力φ24を小さくすることができる。あるいは、チャンネル層２３をＩｎＧａＡｓによって形成し、高抵抗層２４をＧａＡｓによって形成することによって、チャンネル層２３の電子親和力φ23を大きくし、高抵抗層２４の電子親和力φ24を小さくすることもできる。
【００４２】
図１９は当該実施形態におけるチャンネル層２３と高抵抗層２４の電子親和力φ23，φ24を示すエネルギー準位図であって、電子親和力とは、真空準位と伝導帯下端とのエネルギー差である。高抵抗層２４における電子親和力φ24よりもチャンネル層２３における電子親和力φ23が大きく、電子は電子親和力の大きなチャンネル層２３に閉じ込められるので、素子の耐圧を高め、ピンチオフ特性を良好にすることができる。また、短チャンネル効果も防止することができる。
【図面の簡単な説明】
【図１】従来のセルフアラインイオン注入構造の電界効果トランジスタを示す概略断面図である。
【図２】従来のリセスエッチング構造の電界効果トランジスタを示す概略断面図である。
【図３】従来の埋込チャンネル構造の電界効果トランジスタを示す概略断面図である。
【図４】本発明の一実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図５】（ａ）〜（ｈ）は同上の電界効果トランジスタの製造方法を説明する図である。
【図６】（ａ）（ｂ）（ｃ）はエピタキシャル成長法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図７】（ａ）（ｂ）（ｃ）はイオン注入法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図８】本発明の別な実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図９】（ａ）（ｂ）は同上の電界効果トランジスタの製造方法の一部を示す図である。
【図１０】（ａ）（ｂ）（ｃ）はエピタキシャル成長法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図１１】（ａ）（ｂ）（ｃ）はイオン注入法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図１２】本発明のさらに別な実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図１３】本発明のさらに別な実施形態を説明するための図である。
【図１４】本発明のさらに別な実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図１５】エピタキシャル成長法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図１６】イオン注入法により製作された同上の電界効果トランジスタのキャリア濃度プロファイルを示す図である。
【図１７】本発明のさらに別な実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図１８】本発明のさらに別な実施形態による電界効果トランジスタの構造を示す概略断面図である。
【図１９】本発明のさらに別な実施形態による電界効果トランジスタを説明するエネルギー準位図である。
【符号の説明】
２２  半導体基板
２３  チャンネル層
２４  高抵抗層
２５  表面低抵抗層
２６，２７  ｎ+注入領域
２８  ソース電極
２９  ドレイン電極
３１  ゲート電極
６２  表面高抵抗層
６３  キャリアドーピング層
【図１】
0003767759.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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