(57)【特許請求の範囲】
【請求項１】
単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層の上にチタン金属膜を形成する工程と、
該チタン金属膜上にコバルト保護膜を形成する工程と、
該コバルト保護膜、該チタン金属膜及び該単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層を熱処理することにより、該単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層と該チタン金属膜とを反応させてシリサイド化する工程と、を具備し、
上記保護膜の厚さは、上記金属膜の厚さより薄いことを特徴とするチタンシリサイド膜を備えた半導体装置の製造方法。
【請求項２】
上記単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層が、シリコン基板上に形成されたポリシリコンからなるゲート電極又はシリコン基板に形成された不純物層であることを特徴とする請求項１記載のチタンシリサイド膜を備えた半導体装置の製造方法。
【請求項３】
上記チタン金属膜を形成する工程の前に上記単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層の表面をプリアモルファス化しておかないことを特徴とする請求項１又は２記載のチタンシリサイド膜を備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チタンシリサイド膜を備えた半導体装置及びその製造方法に関するものである。特には、半導体装置のゲート電極及びシリコン基板不純物等、単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層上にチタンシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高速化及び高集積化のための手段として、いわゆるサリサイド（Self-Aligned-Silicide）技術が用いられている。これは例えば、図９（ｂ）に示すようなＭＯＳ型半導体装置におけるゲート電極２２の表面上及びシリコン基板２０に形成した不純物領域２４の上に自己整合的に金属シリサイド層２６を形成するものである。このような金属シリサイド層２６の抵抗を低く抑えることが、回路の高速化に望ましい。
【０００３】
従来、この金属シリサイド膜としては、図９（ａ）に示すような窒化チタン膜を保護膜２５として製造されたチタンシリサイド膜２６が用いられてきた。この製造方法は次の通りである。図９（ａ）に示すように、ゲート電極２２、不純物領域２４及びフィールド酸化膜２７の全面上にチタン膜２３を形成し、この後連続して、チタン膜２３の上に窒化チタンからなる保護膜２５を形成する。次に、チタン膜２３、保護膜２５、不純物領域２４及びゲート電極２２を熱処理することにより、ゲート電極２２及び不純物領域２４それぞれの表面にチタンシリサイド膜２６を形成する。
【０００４】
【発明が解決しようとする課題】
しかし、上記のチタンシリサイド膜を利用する手法では、配線を細くした場合に、細線効果と呼ばれる問題が生ずることが判明してきている。
【０００５】
すなわち、高集積化を図るためにゲート電極の幅などを細くしていくと、チタンシリサイド層における抵抗のばらつきが大きくなること、及び、抵抗の平均値が大きくなること、という２つの問題が発生する。
【０００６】
この原因は次のようなものと考えられる。チタンシリサイドには高抵抗（１００Ω・ｃｍ程度）の結晶構造（Ｃ４９）と、低抵抗（１５Ω・ｃｍ程度）の結晶構造（Ｃ５４）の２つがある。通常、配線幅が１μｍ程度の場合に、高抵抗の結晶構造（Ｃ４９）が４００℃程度の低温で形成され、低抵抗の結晶構造（Ｃ５４）が７００℃程度の高温で形成される。これに対して、配線が細線化するにつれて高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構造（Ｃ５４）への層転移温度が上昇する。配線幅が例えば０．２５μｍの場合では、この層転移温度が８００℃程度となる。このように、配線が細線化するにしたがって高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害され高抵抗結晶の比率が高くなってしまう。また、配線が細線化するにしたがって低抵抗結晶と高抵抗結晶の比率のばらつきが大きくなってしまう。このような事から、上記の問題が発生すると考えられる。
【０００７】
また、チタンシリサイド層において高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害される原因として、チタンシリサイド膜中への酸素の混入の影響が考えられる。つまり、チタンシリサイド膜中に酸素が混入すると、それによって上記層転移が阻害されることが考えられる。
【０００８】
そこで、チタンシリサイド膜中への酸素の混入を避けるために以下のような製造方法が考えられていた。この製造方法について図８を参照しつつ説明する。
【０００９】
図８に示すように、シリコン基板１１０上にフィールド酸化膜１１９を形成し、フィールド酸化膜１１９の相互間のシリコン基板１１０上にゲート酸化膜１１２を形成する。ゲート酸化膜１１２の上にポリシリコンからなるゲート電極１１４を形成し、このゲート電極１１４をマスクとしてシリコン基板１１０に不純物イオンを注入する。これにより、シリコン基板１１０には自己整合的に低濃度不純物層１１７が形成される。
【００１０】
この後、ゲート電極１１４の側壁にシリコン酸化膜又はシリコン窒化膜からなる側壁材１１６を形成し、この側壁材１１６及びゲート電極１１４をマスクとしてシリコン基板１１０に不純物イオンを注入する。これにより、シリコン基板１１０には自己整合的に高濃度不純物層１１８が形成される。次に、不純物層１１７，１１８を適当な接合深さとするために熱処理を施す。このようにしてＭＯＳトランジスタのＬＤＤ構造が形成される。
【００１１】
次に、ゲート電極１１４、側壁材１１６、不純物層１１７，１１８及びフィールド酸化膜１１９の全面上にチタンをスパッタリングして金属膜１１１を形成する。この後、金属膜１１１の上に窒素雰囲気中でチタンをスパッタリングして窒化チタン膜からなる保護膜（Ｃａｐ）１１５を形成する。次に、加熱処理を行い、不純物層１１８及びゲート電極１１４中のシリコンと金属膜１１１中のチタンが反応することにより、ゲート電極１１４及び不純物層１１８それぞれの表面にチタンシリサイド膜１１３を形成する。この後、シリサイド化されていない不要な保護膜、金属膜をエッチングにより除去する。
【００１２】
しかしながら、このような手法によって製造した半導体装置では、窒化チタンからなる保護膜１１５がチタンシリサイド膜中への酸素の混入を完全に避けることができない。このため、ゲート電極などの配線幅がおよそ０．３μｍ以下ではチタンシリサイド層における抵抗のばらつきが大きくなること、及び、抵抗の平均値が大きくなること、という２つの問題を充分に解決することができない。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート電極などの配線幅がおよそ０．３μｍより細くなっても抵抗のばらつきが小さく、かつ、抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。また、本発明の目的は、ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のチタンシリサイド膜を備えた半導体装置の製造方法は、単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層の上にチタン金属膜を形成する工程と、 該チタン金属膜上にコバルト保護膜を形成する工程と、 該コバルト保護膜、該チタン金属膜及び該単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層を熱処理することにより、該単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層と該チタン金属膜とを反応させてシリサイド化する工程と、を具備し、上記保護膜の厚さは、上記金属膜の厚さより薄いことを特徴とする。
これにより、細線効果の発生を確実に抑制することができる。
【００１５】
本発明のチタンシリサイド膜を備えた半導体装置の製造方法は、前記チタンシリサイド膜を備えた半導体装置の製造方法において、上記単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層が、シリコン基板上に形成されたポリシリコンからなるゲート電極又はシリコン基板に形成された不純物層であることを特徴とする。
【００１６】
本発明のチタンシリサイド膜を備えた半導体装置の製造方法は、上記チタン金属膜を形成する工程の前に上記単結晶シリコン層、多結晶シリコン層又はアモルファスシリコン層の表面をプリアモルファス化しておかないことを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００３０】
図１〜図６は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。
【００３１】
まず、図１に示すように、シリコン基板１０上にフィールド酸化膜１９を形成し、フィールド酸化膜１９の相互間のシリコン基板１０上にゲート酸化膜１２を形成する。ゲート酸化膜１２の上にポリシリコンからなるゲート電極１４を形成し、このゲート電極１４をマスクとしてシリコン基板１０に不純物イオンを注入する。これにより、シリコン基板１０には自己整合的に低濃度不純物層１７が形成される。
【００３２】
この後、ゲート電極１４の側壁にシリコン酸化膜又はシリコン窒化膜からなる側壁材１６を形成し、この側壁材１６及びゲート電極１４をマスクとしてシリコン基板１０に不純物イオンを注入する。これにより、シリコン基板１０には自己整合的に高濃度不純物層１８が形成される。次に、不純物層１７，１８を適当な接合深さとするために熱処理を施す。このようにしてＭＯＳトランジスタのＬＤＤ構造が形成される。
【００３３】
次に、図２に示すように、ゲート電極１４、側壁材１６、不純物層１８及びフィールド酸化膜１９の全面上にチタンをスパッタリングして金属膜１１を形成する。この際、金属膜１１の厚さは例えば３０ｎｍ程度である。この金属膜１１の厚さは、所望するチタンシリサイド膜の厚さをある定数で除すことにより算出できる。本実施の形態では、この定数は２．５程度である。なお、ゲート電極１４及び不純物層１８の上の自然酸化膜は、上記チタンをスパッタリングする前に予め完全に除去しておく。
【００３４】
この後連続して、図３に示すように、金属膜１１の上にコバルトをスパッタリングして保護膜（Ｃａｐ）１５を形成する。この際、保護膜１５の厚さは、金属膜１１より薄くすることが好ましく、例えば２０ｎｍである。
【００３５】
次に、図４に示すように、金属膜１１、保護膜１５、不純物層１８及びゲート電極１４を例えば５００℃で３０秒間加熱処理する。この熱処理によって不純物層１８及びゲート電極１４中のシリコンと金属膜１１中のチタンが反応することにより、ゲート電極１４及び不純物層１８それぞれの表面には厚さが７５ｎｍ程度のチタンシリサイド膜１３が形成される。
【００３６】
この後、図５に示すように、フィールド酸化膜１９及び側壁１６の上にシリサイド化されずに残留する金属膜１１、保護膜１５をエッチングにより除去する。この際、例えばアンモニア水に過酸化水素水を加えたエッチング液が用いられる。次に、チタンシリサイド膜１３に例えば８００℃〜９００℃で３０秒間程度加熱するアニール処理を行う。これは、半導体素子の活性化を図り、チタンシリサイド膜１３を高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構造（Ｃ５４）に層転移させるためである。
【００３７】
次に、図６に示すように、半導体素子としての配線やパッシベーションと呼ばれる保護膜などの形成を行うが、これについては公知の技術を利用できる。すなわち、チタンシリサイド膜１３、フィールド酸化膜１９及び側壁１６の全面上にＳｉＯ2からなる層間絶縁膜８を形成する。次に、この層間絶縁膜８にチタンシリサイド膜１３上に位置するコンタクトホールを形成し、コンタクトホール内にチタンシリサイド膜１３と電気的に接続するためのＡｌ配線９を形成する。
【００３８】
上記実施の形態によれば、シリサイド化させる際、保護膜（Ｃａｐ）１５として窒化チタンではなくコバルトを用いることにより、チタンシリサイド膜１３中への酸素の混入を抑えることができる。窒化チタンに比べるとコバルトは純金属なのでコバルト保護膜は緻密な膜となるため、酸素ブロック性も窒化チタンより高くなるからである。これにより、高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構造（Ｃ５４）への層転移が起こりやすくなる。このため、ゲート長又は配線を細くしても細線効果が生じることを抑制することができる。その結果、半導体装置（特にＭＯＳ型半導体装置）の高速化及び高集積化を図ることができる。
【００３９】
図７は、上記の製造方法により製造されたチタンシリサイド膜の配線幅（又はゲート長）Ｌとチタンシリサイド膜のシート抵抗Ｒとの関係を示すグラフである。即ち、２種類のチタンシリサイド膜を用いて種々の幅の配線を形成し、これらの配線のシート抵抗を測定した結果を示すものであり、シート抵抗の配線幅依存性を示すグラフである。
【００４０】
ここで、２種類のチタンシリサイド膜は、厚さ２０ｎｍのチタン金属膜と厚さ１０ｎｍのコバルト保護膜により形成されたチタンシリサイド膜、厚さ２５ｎｍのチタン金属膜と厚さ５０ｎｍの窒化チタン保護膜により形成されたチタンシリサイド膜である。
【００４１】
図７から、保護膜として窒化チタンを用いたチタンシリサイド膜は配線幅Ｌが０．２５μｍ以下になると急激にシート抵抗が上昇することが分かる。これに対して、保護膜として厚さ１０ｎｍのコバルトを用いたチタンシリサイド膜は配線幅Ｌが０．１８μｍ以下でもシート抵抗を低くすることができた。
【００４２】
このような結果から、前述したような本実施の形態の効果、即ちゲート長又は配線を細くしても細線効果が生じることを抑制できるという効果の存在を確認できた。
【００４３】
また、ゲート電極及び不純物層の表面をプリアモルファス化しても、従来考えられていたようなシリサイドを低抵抗化できるという効果は得られないことが確認された。
【００４４】
すなわち、図２に示す工程で金属膜１１を形成する前に、ゲート電極１４及び不純物層１８それぞれの表面にＡｒスパッタを施すことにより、該表面を予めアモルファス化しておいた後、該表面にシリサイド膜１３を形成すると、シリサイド膜を低抵抗化できると従来は考えられていた。
【００４５】
しかし、ＰＲＡ−ＩＯＮ有り（プリアモルファス化有り）でコバルト保護膜を用いて形成したチタンシリサイド膜からなる配線のシート抵抗を、ＰＲＡ−ＩＯＮ無しでコバルト保護膜を用いて形成したチタンシリサイド膜からなる配線のシート抵抗と比較すると、その抵抗値はほぼ同じであることが分かった。この結果により、ゲート電極１４及び不純物層１８の表面をアモルファス化するため、該表面にＡｒスパッタを施す工程は不要であることを確認できた。
【００４６】
尚、上記実施の形態は、本発明を限定するものではなく、本発明の原理を逸脱しない範囲で他の実施態様を採用することも可能である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極などの配線幅がおよそ０．３μｍより細くなっても抵抗のばらつきが小さく、かつ、抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。
【００４８】
また、本発明によれば、コバルト保護膜を用いて不純物含有層をシリサイド化させている。したがって、ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】本発明の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【図４】本発明の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】本発明の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】本発明の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】本発明の実施の形態による製造方法により製造されたチタンシリサイド膜の配線幅Ｌとチタンシリサイド膜のシート抵抗Ｒとの関係を示すグラフである。
【図８】従来の半導体装置の製造方法を説明する断面図である。
【図９】図９（ａ），（ｂ）は、従来のチタンシリサイド膜を有する半導体装置の製造方法を示す断面図である。
【符号の説明】
８  層間絶縁膜                       ９  Ａｌ配線
１０  シリコン基板                   １１  金属膜
１２  ゲート酸化膜                   １３  チタンシリサイド膜
１４  ゲート電極                     １５  保護膜
１６  側壁材                         １７  低濃度不純物層
１８  高濃度不純物層                 １９  フィールド酸化膜
２０  シリコン基板                   ２２  ゲート電極
２３  チタン膜                       ２４  不純物領域
２５  保護膜
２６  金属シリサイド層（チタンシリサイド膜）
２７  フィールド酸化膜             １１０  シリコン基板
１１１  金属膜                       １１２  ゲート酸化膜
１１３  チタンシリサイド膜           １１４  ゲート電極
１１５  保護膜                       １１７  低濃度不純物層
１１８  高濃度不純物層               １１９  フィールド酸化膜
【図１】
0003807132.tif 000002
【図２】
0003807132.tif 000003
【図３】
0003807132.tif 000004
【図４】
0003807132.tif 000005
【図５】
0003807132.tif 000006
【図６】
0003807132.tif 000007
【図７】
0003807132.tif 000008
【図８】
0003807132.tif 000009
【図９】
0003807132.tif 000010