(57)【特許請求の範囲】
【請求項１】
一方向に配列されたメモリセルを複数含む第１のメモリセル群と、前記一方向に配列されたメモリセルを複数含む第２のメモリセル群と、相互に交差するように配線された領域を有する第１、第２及び第３のビット線であって、前記第１のメモリセル群に含まれる各メモリセルと前記第２のメモリセル群に含まれる各メモリセルとにいずれか一つずつが接続されている第１、第２及び第３のビット線と、前記第１、第２及び第３のビット線に接続され、このうち、前記メモリセルのなかで読み出すべきメモリセルに接続されたものと、ダミービット線として用いるものとを選択するビット線セレクタと、前記第１、第２及び第３のビット線のうち、前記ビット線セレクタにより選択された二つのものの電位を比較した結果を出力するセンスアンプと、を備えたことを特徴とするスタティックＲＡＭ。
【請求項２】
読み出しポートがｎ（ｎは１以上の正数）個設けられており、第１の読み出しポートが、第１のメモリセル及び第２のメモリセルと、前記第１のメモリセルに接続され、前記第１のメモリセルが格納するデータに応じた第１の電位を出力する第１のビット線と、前記第２のメモリセルに接続され、前記第２のメモリセルが格納するデータに応じた第２の電位を出力する第２のビット線と、ダミー電位を出力する第１のダミービット線と、前記第１及び第２のビット線と前記第１のダミービット線とに接続され、前記第１及び第２のメモリセルのうち読み出すべきものに接続されたものを選択する第１のビット線セレクタと、前記第１及び第２のビット線のうち前記第１のビット線セレクタにより選択されたものの電位と前記第１のダミービット線の電位とを比較した結果を出力する第１のセンスアンプと、を有し、第２の読み出しポートが、前記第２のメモリセル及び第３のメモリセルと、前記２のメモリセルに接続され、前記第２のメモリセルが格納するデータに応じた第２の電位を出力する第３のビット線と、前記第３のメモリセルに接続され、前記第３のメモリセルが格納するデータに応じた第３の電位を出力する第４のビット線と、ダミー電位を出力する第２のダミービット線と、前記第２及び第３ビット線と前記第２のダミービット線とに接続され、前記第２及び第３のメモリセルのうち読み出すべきものに接続されたものを選択する第２のビット線セレクタと、前記第２及び第３のビット線のうち前記第２のビット線セレクタにより選択されたものの電位と前記第２のダミービット線の電位とを比較した結果を出力する第２のセンスアンプと、を有し、… …第ｎの読み出しポートが、前記第ｎのメモリセル及び第ｎ＋１のメモリセルと、前記第ｎのメモリセルに接続され、前記第ｎのメモリセルが格納するデータに応じた第２ｎ−１の電位を出力する第２ｎ−１のビット線と、前記第ｎ＋１のメモリセルに接続され、前記第ｎ＋１のメモリセルが格納するデータに応じた第２ｎの電位を出力する第２ｎのビット線と、ダミー電位を出力する第ｎのダミービット線と、前記第２ｎ−１及び第２ｎのビット線と前記第ｎのダミービット線とに接続され、前記第ｎ及び第ｎ＋１のメモリセルのうち読み出すべきものに接続されたものを選択する第ｎのビット線セレクタと、前記第２ｎ−１及び第２ｎのビット線のうち前記第ｎのビット線セレクタにより選択されたものの電位と前記第ｎのダミービット線の電位とを比較した結果を出力する第ｎのセンスアンプと、を有することを特徴とするスタティックＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティックＲＡＭ（Static Random Access Memory、以下ＳＲＡＭという）に係わり、特に読み出しポート数を２以上備えるマルチポートＳＲＡＭに好適なものに関する。
【０００２】
【従来の技術】
従来のマルチポートＳＲＡＭには、オープンビット線を用いたものと、フォールデットビット線を用いたものとが存在した。
【０００３】
図８に、オープンビット線を用いたマルチポートＳＲＡＭの概略構成を示す。メモリセルＭＣ１及びＭＣ２が配置され、その間にセンスアンプＳ／Ａが配置されている。メモリセルＭＣ１とメモリセルＭＣ２とは相互に等価な回路構成を有する。メモりセルＭＣ１を例にとると、書き込み用ワード線ＷＷを立ち上げてデータの書き込みを行い、０系読み出し用ワード線Ｒ０Ｗ又は１系読み出し用ワード線Ｒ１Ｗを立ち上げてビット線ＢＬ１にデータを読み出す。
【０００４】
この場合、メモリセルＭＣ１及びＭＣ２のうち、いずれか一方をメモリセル、他方をダミーセルとして使用し、ビット線ＢＬ１の電位とビット線ＢＬ２の電位とをセンスアンプＳ／Ａにおいて比較増幅し、データを出力する。
【０００５】
この方式では、メモリセルＭＣ１及びＭＣ２に対し、いずれをメモリセルとして使用し他方をダミーセルして使用するかという設定を、自在に行うことができる。よって、素子面積の効率が高いという長所が存在する。
【０００６】
しかし、例えばメモリセルＭＣ１に接続されたビット線ＢＬ１とメモリセルＭＣ２に接続されたビット線ＢＬ２とは距離を隔てて配線されているので、相互間に容量結合が存在しない。よって、一方に雑音が発生した場合にも他方にはその影響が及ばない。従って、ビット線ＢＬのうち片方にのみ雑音が発生して誤まったデータの読み出しを行いやすいという問題があった。
【０００７】
また、フォールデットビット線を用いたマルチポートＳＲＡＭは、図９に示されたような構成を有していた。上述のオープンビット線を有するＳＲＡＭと異なり、メモリセルＭＣ１とメモリセルＭＣ２とが隣接するように配置され、それぞれに専用のダミービット線ＤＢＬ１とダミービット線ＤＢＬ２とが設けられている。そして、メモリセルＭＣ１に接続されたビット線ＢＬ１とダミービット線ＤＢＬ１、同様にメモリセルＭＣ２に接続されたビット線ＢＬ２とダミービット線ＤＢＬ２とが隣接した状態で同方向に配線され、途中で交差した後センスアンプＳ／Ａ１及びＳ／Ａ２にそれぞれ接続されている。
【０００８】
この方式によれば、ビット線ＢＬ１とダミービット線ＤＢＬ１、ビット線ＢＬ２とダミービット線ＤＢＬ２とは相互に隣接しているので、容量結合により一方に雑音が発生すると他方にも発生し、相殺されて誤動作が防止される。しかし、隣接するメモリセルＭＣ１とＭＣ２とで１本ずつ専用のダミービット線ＤＢＬ１とＤＢＬ２とを備えるため、面積効率が低く集積度の向上の妨げとなるという問題があった。
【０００９】
【発明が解決しようとする課題】
上述のように、従来のマルチポートＳＲＡＭには２つの方式が存在したが、オープンビット線を用いるものは雑音に対するマージンが低く、フォールデットビット線を用いるものは高い集積度が得られないという問題があった。
【００１０】
本発明は上記事情に鑑みてなされたもので、雑音耐性及び集積度を共に向上させることが可能なＳＲＡＭを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のＳＲＡＭは、一方向に配列されたメモリセルを複数含む第１のメモリセル群と、前記一方向に配列されたメモリセルを複数含む第２のメモリセル群と、相互に交差するように配線された領域を有する第１、第２及び第３のビット線であって、前記第１のメモリセル群に含まれる各メモリセルと前記第２のメモリセル群に含まれる各メモリセルとにいずれか一つずつが接続されている第１、第２及び第３のビット線と、前記第１、第２及び第３のビット線に接続され、このうち、前記メモリセルのなかで読み出すべきメモリセルに接続されたものと、ダミービット線として用いるものとを選択するビット線セレクタと、前記第１、第２及び第３のビット線のうち、前記ビット線セレクタにより選択された二つのものの電位を比較した結果を出力するセンスアンプとを備えたことを特徴とする。
【００１３】
あるいは本発明のＳＲＡＭは、読み出しポートがｎ個設けられており、第１の読み出しポートが、第１のメモリセル及び第２のメモリセルと、前記第１のメモリセルに接続され、前記第１のメモリセルが格納するデータに応じた第１の電位を出力する第１のビット線と、前記第２のメモリセルに接続され、前記第２のメモリセルが格納するデータに応じた第２の電位を出力するた第２のビット線と、ダミー電位を出力する第１のダミービット線と、前記第１及び第２のビット線と前記第１のダミービット線とに接続され、前記第１及び第２のメモリセルのうち読み出すべきものに接続されたものを選択する第１のビット線セレクタと、前記第１及び第２のビット線のうち前記第１のビット線セレクタにより選択されたものの電位と前記第１のダミービット線の電位とを比較した結果を出力する第１のセンスアンプとを有し、第２の読み出しポートが、前記第２のメモリセル及び第３のメモリセルと、前記２のメモリセルに接続され、前記第２のメモリセルが格納するデータに応じた第２の電位を出力する第３のビット線と、前記第３のメモリセルに接続され、前記第３のメモリセルが格納するデータに応じた第３の電位を出力するた第４のビット線と、ダミー電位を出力する第２のダミービット線と、
前記第２及び第３ビット線と前記第２のダミービット線とに接続され、前記第２及び第３のメモリセルのうち読み出すべきものに接続されたものを選択する第２のビット線セレクタと、前記第２及び第３のビット線のうち前記第２のビット線セレクタにより選択されたものの電位と前記第２のダミービット線の電位とを比較した結果を出力する第２のセンスアンプとを有し、 …  …  第ｎの読み出しポートが、前記第ｎのメモリセル及び第ｎ＋１のメモリセルと、前記第ｎのメモリセルに接続され、前記第ｎのメモリセルが格納するデータに応じた第２ｎ−１の電位を出力する第２ｎ−１のビット線と、前記第ｎ＋１のメモリセルに接続され、前記第ｎ＋１のメモリセルが格納するデータに応じた第２ｎの電位を出力する第２ｎのビット線と、ダミー電位を出力する第ｎのダミービット線と、前記第２ｎ−１及び第２ｎのビット線と前記第ｎのダミービット線とに接続され、前記第ｎ及び第ｎ＋１のメモリセルのうち読み出すべきものに接続されたものを選択する第ｎのビット線セレクタと、前記第２ｎ−１及び第２ｎのビット線のうち前記第ｎのビット線セレクタにより選択されたものの電位と前記第ｎのダミービット線の電位とを比較した結果を出力する第ｎのセンスアンプとを有することを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１５】
図１に、本発明の第１の実施の形態によるＳＲＡＭの構成を示す。図中縦方向に配列されたメモリセルＭＣ１１、…ＭＣ１ｎ（ｎは１以上の正数）と、メモリセルＭＣ２１、…ＭＣ２ｎとが相互に隣接して配置され、メモリセルＭＣ１１、…ＭＣ１ｎにビット線ＢＬ１が接続され、メモリセルＭＣ２１、…ＭＣ２ｎにビット線ＢＬ２が接続されている。また、ビット線ＢＬ１とビット線ＢＬ２との間には、ダミービット線ＤＢＬが配線されている。
【００１６】
ビット線ＢＬ１及びダミービット線ＤＢＬがセンスアンプＳ／Ａ１に接続され、ビット線ＢＬ２及びダミービット線ＤＢＬがセンスアンプＳ／Ａ２に接続されている。図示されていないセレクタにより、メモリセルＭＣ１１、…、ＭＣ１ｎ、あるいはメモリセルＭＣ２１、…、ＭＣ２ｎのいずれかが選択される。選択されたメモリセルＭＣに接続されたビット線ＢＬ１又はＢＬ２の電位とダミービット線ＤＢＬとの電位がセンスアンプＳ／Ａ１又はＳ／Ａ２において比較され、当該メモリセルＭＣから読み出されたデータとして出力される。
【００１７】
このような構成を備えた本実施の形態によれば、隣接して配置された二列のメモリセルＭＣ１１、…、ＭＣ１ｎと、メモリセルＭＣ２１、…、ＭＣ２との間で１本のダミービット線ＤＢＬが共有されるので、素子面積が縮小される。さらに、ビット線ＢＬ１とダミービット線ＤＢＬ、ビット線ＢＬ２とダミービット線ＤＢＬとがそれぞれ近接して同方向に配線されていることで、一方の信号線に雑音が発生した場合は他方にも同様な雑音が発生し、雑音の耐性が向上する。
図２に、本実施の形態におけるメモリセルＭＣ１ｎ及びＭＣ２ｎの具体的な構成を示す。メモリセルＭＣ１ｎ、ＭＣ２ｎは、それぞれトランジスタＴ１１、Ｔ１２を有する。トランジスタＴ１１及びＴ１２は共にゲートがワード線ＷＬに接続され、ソースが共に接地され、ドレインがそれぞれビット線ＢＬ１、ＢＬ２に接続されている。この場合にも、上述したように素子面積の縮小化及び雑音耐性の向上を共に達成することができる。
【００１８】
本発明の第２の実施の形態は、図３に示されるような構成を備えている。上記第１の実施の形態では、３本の信号線がビット線ＢＬ１及びＢＬ２とダミービット線ＤＢＬとに区別された状態で、交差することなく平行に配線されている。これに対し、本実施の形態では３本のビット線ＢＬ０、ＢＬ１及びＢＬ２のうちいずれの１本がダミービット線になるかはアクセスされるメモリセルによって異なり、さらに図中縦方向のメモリセルＭＣ１１とＭＣ１２、…、ＭＣ１n-1とＭＣ１ｎ、同様にメモリセルＭＣ２１とＭＣ２２、…、ＭＣ２n-1とＭＣ２ｎとのそれぞれの境界において交差するように配線されている。
【００１９】
図中縦方向一列に配置されたメモリセルＭＣ１１、ＭＣ１２、…、ＭＣ１ｎ、さらにＭＣ２１、ＭＣ２２、…、ＭＣ２ｎのそれぞれは、ビット線ＢＬ０、ＢＬ１、ＢＬ２のいずれかに接続されている。ビット線ＢＬ０、ＢＬ１、ＢＬ２はビット線セレクタＢＳの３本の入力端子に接続され、ビット線セレクタＢＳの出力端子は読み出しビット線ＲＢＬ及びダミービット線ＤＢＬに接続されている。センスアンプＳ／Ａの入力端子は、読み出しビット線ＲＢＬ及びダミービット線ＤＢＬに接続されている。
【００２０】
上記構成を備えた本実施の形態は、次のように動作する。図示されていないセレクタにより、メモリセルＭＣ１１、…、ＭＣ１ｎ、あるいはメモリセルＭＣ２１、…、ＭＣ２ｎのいずれかが選択される。ビット線セレクタＢＳにおいて、選択されたメモリセルＭＣに接続されたいずれかのビット線ＢＬの電位が読み出しビット線ＲＢＬから出力され、ダミービット線として選択され動作する他のいずれか一方のビット線ＢＬの電位がダミービット線ＤＢＬから出力される。センスアンプＳ／Ａにおいて両者の電位が比較増幅され、当該メモリセルＭＣから読み出されたデータとして出力される。
【００２１】
本実施の形態によれば、隣接して配置された二列のメモリセルＭＣ１１、…、ＭＣ１ｎと、メモリセルＭＣ２１、…、ＭＣ２ｎとの間で、各々の１本のビット線ＢＬとダミービット線として機能する１本のビット線ＢＬとを共有するので、素子面積が縮小される。さらに、３本のビット線ＢＬ０〜ＢＬ２がそれぞれ隣接して同方向に配線されており、一方の信号線に雑音が発生した場合は他の２本のビット線にも同様な雑音が発生するので、雑音の耐性が向上する。
さらに本実施の形態によれば、ビット線ＢＬ０、ＢＬ１及びＢＬ２が交差するように配線されていることで、３本の信号線に寄生する容量の大きさがほぼ同等であり、より高い雑音耐性が得られる。
【００２２】
上記第２の実施の形態におけるメモリセルＭＣ１ｎ、ＭＣ２ｎの具体的な回路構成を図４に示す。メモリセルＭＣ１ｎを例にとると、入出力端子を相互に接続されたインバータＩＮ１及びＩＮ２でメモリセルを構成し、メモリセルの一方の端子が書き込み用トランジスタＴ１を介して書き込み用データ線ＷＬ１に接続され、他方の端子が書き込み用トランジスタＴ２を介して書き込み用データ線／ＷＬ１に接続されている。トランジスタＴ１及びＴ２のゲートは、書き込み用ワード線ＷＷに接続されている。さらに、メモリセルの他方の端子には、読み出し用トランジスタＴ３のゲートが接続されており、トランジスタＴ３のソースは接地され、ドレインはトランジスタＴ４を介して、ビット線ＢＬ０〜ＢＬ２のうちの一本に接続されている。トランジスタＴ４のゲートは読み出し用ワード線ＲＷに接続されている。
【００２３】
書き込み時には、書き込み用ワード線ＷＷが立ち上がり、トランジスタＴ１及びＴ２が導通する。書き込み用データ線対ＷＬ１及び／ＷＬ１からデータがメモリセルに与えられ、インバータＩＮ１及びＩＮ２により保持される。
【００２４】
読み出し時には、読み出し用ワード線ＲＷが立ち上がり、トランジスタＴ４が導通する。インバータＩＮ１及びＩＮ２に保持されたデータがトランジスタＴ３のゲートに与えられ、トランジスタＴ３のオン又はオフに応じた電位がトランジスタＴ４を介してビット線ＢＬ１に出力される。
【００２５】
上記第２の実施の形態におけるビット線セレクタＢＳと、ビット線セレクタＢＳに供給するセレクト信号を生成するビット線セレクト信号生成回路ＢＳＧにおける具体的な回路構成と、メモリセルＭＣの選択を行うローデコーダＲＤとを図５に示す。
【００２６】
ローデコーダＲＤは、ローアドレス信号を与えられ、図中縦方向（ロー方向）にそれぞれ配列されたメモリセルＭＣ１１〜ＭＣ１ｎ、メモリセルＭＣ２１〜ＭＣ２ｎのうち、該当するローに配置されたメモリセルを１組選択する。
【００２７】
ビット線セレクタＢＳは、２ビットのローアドレスバスに接続されており、インバータＩＮ２は一方のローアドレス信号線ＲＡ１に接続され、インバータＩＮ３は他方のローアドレス信号線ＲＡ２に接続されている。ＮＡＮＤ回路ＮＡ１はローアドレス信号線ＲＡ１及びＲＡ２に接続され、ＮＡＮＤ回路ＮＡ２はインバータＩＮ２の出力端子とアドレス信号線ＲＡ２とに接続され、インバータＩＮ１はインバータＩＮ３の出力端子に接続されている。このＮＡＮＤ回路ＮＡ１及びＮＡ２、インバータＩＮ１の出力は、ビット線セレクト信号としてビット線セレクタＢＳに与えられる。
【００２８】
ビット線セレクタＢＳは、トランジスタＴ２１〜Ｔ２６と、ダミー負荷ＤＬと、読み出し負荷ＲＬとを有する。トランジスタＴ２１及びＴ２２、トランジスタＴ２３及びＴ２４、トランジスタＴ２５及びＴ２６は、それぞれソースがビット線ＢＬ０、ＢＬ１、ＢＬ２に接続されている。トランジスタＴ２１、Ｔ２３、Ｔ２５はドレインがダミー負荷ＤＬ及びセンスアンプＳ／Ａに接続され、トランジスタＴ２２、Ｔ２４、Ｔ２６はドレインが読み出し負荷ＲＬ及びセンスアンプＳ／Ａに接続されている。さらに、トランジスタＴ２１〜Ｔ２６はゲートにビット線セレクト信号を入力される。
【００２９】
ビット線セレクト信号がトランジスタＴ２１〜Ｔ２６のゲートに与えられると、二つのトランジスタがオンする。一方のトランジスタに接続されたビット線ＢＬとセンスアンプＳ／Ａとが導通し、他方のトランジスタに接続されたビット線ＢＬとセンスアンプＳ／Ａとが導通し、それぞれダミー負荷ＤＬ、読み出し負荷ＲＬの影響を受けた電位となり、センスアンプＳ／Ａにおいて比較増幅されデータが読み出される。
【００３０】
本発明の第３の実施の形態によるＳＲＡＭについて、図６を参照して説明する。本実施の形態は、読み出しポートＲ０〜Ｒ（ｎ−１）がｎ個存在する。読み出しポートＲ０において、メモリセルＭＣ０及びＭＣ１が隣接して設けられ、このメモリセルＭＣ０及びＭＣ１にビット線対ＢＬ０及び／ＢＬ０が接続され、メモリセルＭＣ０とＭＣ１との間にダミービット線Ｒ０ＤＢＬが配線されている。
【００３１】
ビット線対ＢＬ０及びＢＬ１とダミービット線Ｒ０ＤＢＬとがＲ０ポートビット線セレクタＢＳ０の入力端子に接続され、セレクタＢＳ０の出力側の読み出しビット線ＲＢＬ０とダミービット線ＤＢＬ０とはセンスアンプＳ／Ａに接続されている。同様な構成が、読み出しポートＲ１〜Ｒ（ｎ−１）においても設けられている。
【００３２】
メモリセルＭＣ０又はＭＣ１のいずれか一方から読み出されたデータがビット線対ＢＬ０又は／ＢＬ０に出力され、ダミービット線Ｒ０ＤＢＬの電位と共にＲ０ポートビット線セレクタＢＳ０に与えられる。セレクタＢＳ０において、ビット線対ＢＬ０及び／ＢＬ０のうち読み出すべきメモリセルに接続されたものが選択され、その電位が読み出しビット線ＲＢＬ０から出力される。ダミービット線ＤＢＬ０の電位と共にセンスアンプＳ／Ａ０に与えられ、比較結果が出力される。他の読み出しポートＲ１〜Ｒ（ｎ−１）においても同様に動作する。
【００３３】
本実施の形態によれば、各々の読み出しポートにおいて１本のダミービット線Ｒ０ＤＢＬ〜Ｒ（ｎ−１）ＤＢＬを共有しているので、素子面積の縮小に寄与する。また、各々の読み出しポートにおいてビット線対ＢＬ及び／ＢＬとダミービット線ＤＢＬとが隣接して配線されているので、容量結合により雑音が相殺され、雑音に対する耐性が向上する。
【００３４】
本実施の形態における二つの読み出しポートＲ０及びＲ１に配置されたメモリセルＭＣ１及びＭＣ２の具体的な構成を、図７に示す。メモリセルＭＣ１を例にとると、トランジスタＴ３１〜Ｔ３６とインバータＩＮ３１及びＩＮ３２を有している。
【００３５】
入出力端子を相互に接続されたインバータＩＮ３１及びＩＮ３２でメモリセルを構成し、このメモリセルの一方の端子が書き込み用トランジスタＴ３１を介して書き込み用データ線Ｗ１に接続され、他方の端子が書き込み用トランジスタＴ３２を介して書き込み用データ線／Ｗ１に接続されている。トランジスタＴ３１及びＴ３２のゲートは、書き込み用ワード線ＷＷに接続されている。さらに、メモリセルの一方の端子には読み出し用トランジスタＴ３４のゲートが接続されており、他方の端子には、読み出し用トランジスタＴ３６のゲートが接続されており、トランジスタＴ３４及びＴ３６のソースは接地され、トランジスタＴ３４のドレインはトランジスタＴ３３を介してビット線／ＢＬ０に接続され、トランジスタＴ３６のドレインはトランジスタＴ３５を介してビット線ＢＬ１に接続されている。トランジスタＴ３３のゲートは読み出し用ワード線Ｒ０Ｗに接続され、トランジスタＴ３５のゲートは読み出し用ワード線Ｒ１Ｗに接続されている。
【００３６】
書き込み時には、書き込み用ワード線ＷＷが立ち上がり、トランジスタＴ３１及びＴ３２が導通する。書き込み用データ線対ＷＬ１及び／ＷＬ１からデータがメモリセルに与えられ、インバータＩＮ３１及びＩＮ３２により保持される。
【００３７】
読み出しポートＲ０から読み出しを行う時は、読み出し用ワード線Ｒ０Ｗが立ち上がり、トランジスタＴ３３が導通する。インバータＩＮ３１及びＩＮ３２に保持されたデータがトランジスタＴ３４のゲートに与えられ、トランジスタＴ３４のオン又はオフに応じた電位がトランジスタＴ３３を介してビット線／ＢＬ０に出力される。読み出しポートＲ１から読み出しを行う時は、読み出し用ワード線Ｒ１Ｗが立ち上がり、トランジスタＴ３５が導通する。インバータＩＮ３１及びＩＮ３２の保持データがトランジスタＴ３６のゲートに与えられてオン又はオフし、これに応じた電位がトランジスタＴ３５を介してビット線ＢＬ１に出力される。
【００３８】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、図１、図２に示された第１の実施の形態、あるいは図３、図４、図５に示された第２の実施の形態では図中縦方向にメモリセルが配列されたメモリセル群が二列示されている。しかし、図６、図７に示された第３の実施の形態と同様に、三列以上のメモリセル群を備えるように構成することも可能である。また、各実施の形態において示したメモリセルやセレクタ等の具体的な回路構成は一例であって、必要に応じて変形が可能である。
【００３９】
【発明の効果】
以上説明したように、本発明のＳＲＡＭによれば、隣接するメモリセル間でダミービット線を共有しており、素子面積の縮小化に寄与すると共に、ダミービット線と各メモリセルにそれぞれ接続されたビット線とが隣接して配線されている領域を有することにより、容量結合されて雑音の影響が相殺され、雑音に対する耐性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＳＲＡＭの構成を示した回路図。
【図２】同ＳＲＡＭにおけるメモリセルの具体的な構成を示した回路図。
【図３】本発明の第２の実施の形態によるＳＲＡＭの構成を示した回路図。
【図４】同ＳＲＡＭにおけるメモリセルの具体的な構成を示した回路図。
【図５】同ＳＲＡＭにおけるビット線セレクタ及びビット線セレクト信号生成回路の具体的な構成を示した回路図。
【図６】本発明の第３の実施の形態によるＳＲＡＭの構成を示した回路図。
【図７】同ＳＲＡＭにおけるメモリセルの具体的な構成を示した回路図。
【図８】従来のオープンビット線を用いたＳＲＡＭの構成を示した回路図。
【図９】従来のフォールデットビット線を用いたＳＲＡＭの構成を示した回路図。
【符号の説明】
ＭＣ１１〜ＭＣ２ｎ  メモリセル
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
ＤＢＬ  ダミービット線
Ｓ／Ａ１、Ｓ／Ａ２  センスアンプ
Ｔ１、Ｔ２、Ｔ１１、Ｔ１２、Ｔ３１〜Ｔ３６  トランジスタ
ＲＢＬ  読み出し用ビット線
ＤＢＬ  ダミービット線
ＢＳ  ビット線セレクタ
ＷＷ  書き込み用ワード線
ＲＷ  読み出し用ワード線
ＷＬ１、／ＷＬ１、ＷＬ２、／ＷＬ２  ワード線
ＩＮ１、ＩＮ２、ＩＮ３１、ＩＮ３２  インバータ
ＲＤ  ローデコーダ
ＢＳＧ  ビット線セレクト信号生成回路
ＮＡ１、ＮＡ２  ＮＡＮＤ回路
ＲＡ１、ＲＡ２  ローアドレス線
ＤＬ  ダミー負荷
ＲＬ  読み出し負荷
Ｒ０〜Ｒ（ｎ−１）  読み出しポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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