(57)【特許請求の範囲】
【請求項１】
メインワード線とサブワード線とからなる階層形ワード線構成の半導体記憶装置であって、
サブワードドライバは１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとからなり、前記メインワード線のＬｏｗレベルを負電圧とし、前記サブワード線の出力レベルは非選択時には０Ｖ、選択時にはＨｉｇｈレベルであり、
前記メインワード線のＨｉｇｈレベルから負電圧によるＬｏｗレベルへの変化の過程は、いったん０Ｖに変化させ、次いで負電圧へと２段階の過程を経て変化させ、
前記メインワード線の負電圧によるＬｏｗレベルは基板電圧とし、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとのゲートは共通に前記メインワード線に接続され、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとのドレインは共通に前記サブワード線に接続され、前記ＰＭＯＳトランジスタのソースはプリデコーダ線に接続され、かつ前記ＮＭＯＳトランジスタのソースは０Ｖに接続され、
前記メインワード線を負電圧の第１電圧と正電圧の第２電圧とし、前記プリデコーダ線を０Ｖの第３電圧と前記第２電圧とし、前記サブワード線の出力レベルは非選択時には前記第３電圧、選択時には前記第２電圧であることを特徴とする半導体記憶装置。
【請求項２】
メインワード線とサブワード線とからなる階層形ワード線構成の半導体記憶装置であって、
サブワードドライバは１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとからなり、前記メインワード線のＬｏｗレベルを負電圧とし、前記サブワード線の出力レベルは非選択時には０Ｖ、選択時にはＨｉｇｈレベルであり、
前記メインワード線のＨｉｇｈレベルから負電圧によるＬｏｗレベルへの変化の過程は、いったん０Ｖに変化させ、次いで負電圧へと２段階の過程を経て変化させ、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとのゲートは共通に前記メインワード線に接続され、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとのドレインは共通に前記サブワード線に接続され、前記ＰＭＯＳトランジスタのソースはプリデコーダ線に接続され、かつ前記ＮＭＯＳトランジスタのソースは０Ｖに接続され、
前記メインワード線を負電圧の第１電圧と正電圧の第２電圧とし、前記プリデコーダ線を０Ｖの第３電圧と前記第２電圧とし、前記サブワード線の出力レベルは非選択時には前記第３電圧、選択時には前記第２電圧であることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置であって、
前記プリデコーダ線をメモリセルサブアレー上に直接配置し、メインワードドライバ付近のＦＸドライバから前記サブワードドライバを直接駆動することを特徴とする半導体記憶装置。
【請求項４】
請求項１、２または３記載の半導体記憶装置であって、
前記半導体記憶装置は、大容量のＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置技術に関し、特に階層形ワード線方式の利点を維持しながら、この低面積化、具体的にはサブワードドライバを単純化し、その面積低減を図ることが可能な半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、半導体記憶装置の一例としてのＤＲＡＭにおいては、ワードドライバ自身を高速化するためにＣＭＯＳ構造を採用し、さらにワード線自身の製造歩留まりを向上させ、配線遅延を低減するために、比較的高抵抗のポリシリコンまたはポリサイド層からなるワード線をメタル配線で裏打ちして抵抗を下げる、いわゆるワード線シャント方式に代わり、いわゆる階層形ワード線方式が実用化されてきている。
【０００３】
すなわち、ワード線シャント方式は、近年の６４Ｍビット、２５６Ｍビットなどの高集積大容量化の傾向に対して、細くて長いアルミニウム配線の遅延が増大し、高速化の妨げとなっており、これを抜本的に解決するための技術として、階層形ワード線方式が採用されてきている。この階層形ワード線方式は、ワード線を多分割にしてサブワード線とし、１組の行デコーダとワードドライバを複数のサブワード線で共有することにより、金属配線ピッチ（メインワード線、プリデコーダ線）をメモリセルのピッチより緩和し、金属配線の製造歩留まりを高めるものである。
【０００４】
なお、このような階層形ワード線方式を含む半導体記憶装置に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」Ｐ１５１〜Ｐ１６１などに記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
本発明者は、前記のような階層形ワード線方式による半導体記憶装置において、階層形ワード線方式の利点を維持しながら、この低面積化を図ることに着目して、特にサブワードドライバの構造について検討した。以下において本発明者によって検討された内容を図６および図７を用いて説明する。
【０００６】
図６は、階層形ワード線方式でのワード線構造を示すものであり、メインローデコーダ領域１１、メインワードドライバ領域１２、メモリセルサブアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などが図示されている。メインワード線ＭＷＢ（ＢはＭＷ（真：ツルー）の反転（バー）表記、以後同様）とプリデコーダ線ＦＸＢは金属配線層（たとえばアルミニウム層）、サブワード線ＳＷはポリシリコンまたはポリサイド層で構成する。サブワード線ＳＷがメモリセルのトランジスタを駆動するので、サブワード線ＳＷの繰り返しピッチはメモリセルの繰り返しピッチと等しく微細である。
【０００７】
たとえば、図６のメモリセルサブアレー１５が２５６本のサブワード線ＳＷからなるとき、メインワード線ＭＷＢが３２本、プリデコーダ線ＦＸＢが８本で、サブワードドライバで論理動作を行い、２５６本のサブワード線ＳＷから１本を選択する。金属配線層はメインワード線ＭＷＢが３２本、プリデコーダ線ＦＸＢが８本で済むので、その繰り返しピッチはメモリセルの繰り返しピッチに比べて２５６／（３２＋８）＝6.４倍に緩和される。サブワード線ＳＷはメモリセルサブアレー１５の両側のサブワードドライバから交互に出力される。
【０００８】
また、センスアンプ領域１６とサブワードドライバ領域１７の交差領域１８にはＦＸドライバが置かれ、プリデコーダ線ＦＸＢの入力から整形されたプリデコーダ線ＦＸの出力を作り、サブワードドライバに供給する。この交差領域１８にはセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も置かれる。この図６において、Ｍは金属配線層を示しており、メタル２層Ｍ２、メタル３層Ｍ３で表し、また後述の図７に示すＦＧはＭＯＳトランジスタのゲート層を表している。
【０００９】
図７は、代表的なサブワードドライバの回路構成と動作波形である。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の３個のトランジスタからなり、面積が大きくなるという欠点がある。図７(b) に動作波形図を示す。ここでＶＰＰとはワード線の選択電圧となるチップ内昇圧電圧である。
【００１０】
たとえば、メインワード線ＭＷＢがＬｏｗ、プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ線ＦＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベル（ＶＰＰ）の選択状態となる。ＮＭＯＳトランジスタＭＮ２が必要な理由はメインワード線が選択、プリデコーダ線が非選択（ＭＷＢがＬｏｗ、ＦＸＢがＨｉｇｈ、ＦＸがＬｏｗ）のとき、サブワード線ＳＷをＶＳＳレベル（０Ｖ）に固定するためである。このＮＭＯＳトランジスタＭＮ２がないと、この入力状態ではサブワード線ＳＷはＰＭＯＳトランジスタＭＰ１のスレッショルド電圧Ｖｔｈ以下には下げられず、また信号間の誘導雑音によって非選択であるにもかかわらず容易に電位が浮き上がってしまい、メモリセルトランジスタにリーク電流が流れ、メモリセル情報が破壊される。
【００１１】
このように階層形ワード線方式は周知のワード線シャント方式に比べてワード線ピッチの緩和（図６では6.４倍）による製造歩留まりの向上が得られる反面、多数のサブワードドライバによりチップ面積が大きくなるという欠点がある。
【００１２】
そこで、本発明の目的は、階層形ワード線方式の利点を維持しながら、この欠点であるサブワードドライバの面積を小さくし、さらに高速化も図ることができる半導体記憶装置を提供するものである。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明による半導体記憶装置は、階層形ワード線構成の半導体記憶装置に適用されるものであり、サブワードドライバは１個のＰＭＯＳトランジスタ（ＭＰ１）と１個のＮＭＯＳトランジスタ（ＭＮ１）とからなり、メインワード線（ＭＷＢ）のＬｏｗレベルを負電圧とし、サブワード線（ＳＷ）の出力レベルは非選択時には０Ｖ、選択時にはＨｉｇｈレベルとするものである。
【００１６】
これにより、サブワードドライバの素子数を３個から２個のＭＯＳトランジスタに低減してサブワードドライバを縮小し、チップ面積の縮小を図ることができる。
【００１７】
特に、メインワード線の負電圧Ｌｏｗレベルは基板電圧と同じ電圧とすることもできる。これにより、基板電圧発生回路の出力電圧を利用することができるので、新たに特別な負電圧発生回路を設ける必要はない。他の結果として、メインワード線の負電圧によりＰＭＯＳトランジスタのゲート・ソース間電圧が大きくなるので、サブワード線の負荷駆動能力も上がり、高速化の効果も期待できる。
【００１８】
さらに、メインワード線のＨｉｇｈレベルから負電圧Ｌｏｗレベルへの変化の過程は、いったん０Ｖに変化させ、次いで負電圧へと２段階に変化させるようにしたものである。これにより、メインワード線の負電圧利用による高速化を図り、さらにメインワード線の放電電流の大部分を０Ｖに流し、負電圧発生回路の電流供給負担を軽減して消費電流の増加を抑えることができる。
【００１９】
また、本発明による半導体記憶装置は、プリデコーダ線（ＦＸ）をメモリセルサブアレー上に直接配置し、メインワードドライバ付近のＦＸドライバからサブワードドライバを直接駆動するようにしたものである。これにより、プリデコーダ線の負荷を減少して高速化を図ることができる。
【００２０】
具体的に、サブワードドライバは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲートは共通にメインワード線、ドレインは共通にサブワード線にそれぞれ接続され、ＰＭＯＳトランジスタのソースはプリデコーダ線、ＮＭＯＳトランジスタのソースは０Ｖにそれぞれ接続されて構成されるものである。
【００２１】
この際に、メインワード線を負電圧の第１電圧と正電圧の第２電圧とし、プリデコーダ線を０Ｖの第３電圧と第２電圧とし、サブワード線の出力レベルは非選択時には第３電圧、選択時には第２電圧とするようにしたものである。
【００２２】
特に、半導体記憶装置としては、大容量のＤＲＡＭ、たとえば６４Ｍ、２５６Ｍ以上のＤＲＡＭ、シンクロナスＤＲＡＭなどに適用するようにしたものである。
【００２３】
よって、前記半導体記憶装置によれば、たとえば大容量化の傾向にあるＤＲＡＭ、シンクロナスＤＲＡＭなどのメモリセル占有率向上の上でネックとなっているサブワードドライバの面積を縮小してチップ面積を低減し、さらにメインワード線の負電圧利用、サブワード線の負荷駆動能力の向上、プリデコーダ線の負荷を減少して高速化を実現することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１(a),(b) は本発明の一実施の形態である半導体記憶装置を示すレイアウト図と部分拡大図、図２(a),(b) は本実施の形態におけるサブワードドライバを示す回路図と動作波形図、図３(a),(b) はメインワードドライバと、それに関連するメインローデコーダ、ＦＸＢドライバを示す回路図と動作波形図、図４(a),(b) はサブワードドライバを示すレイアウト図と断面図、図５は負電圧ＶＢＢ発生回路を示す回路図である。
【００２６】
まず、図１により本実施の形態の半導体記憶装置の構成を説明する。
【００２７】
本実施の形態の半導体記憶装置は、たとえば階層形ワード線構成を用いた６４Ｍビットあるいは２５６ＭビットＤＲＡＭとされ、このメモリチップ１０には、メインローデコーダ領域１１、メインワードドライバ領域１２、カラムデコーダ領域１３、周辺回路／ボンディングパッド領域１４、メモリセルサブアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などが周知の半導体製造技術によって１個の半導体チップ上に形成されている。この図１においては、水平方向が行方向（ワード線方向）、垂直方向が列方向（ビット線方向）である。
【００２８】
このＤＲＡＭにおいては、たとえば図１に示すように、メモリチップ１０の行方向における左側と右側、列方向における上側と下側にメモリセルサブアレー１５などからなるメモリ領域が分割して配置される。この左側と右側とに配置されたメモリ領域は、それぞれのメモリ領域に対応するメインワードドライバ領域１２を介して中央に配置されたメインローデコーダ領域１１を挟んで対で配置されている。
【００２９】
また、上側と下側に配置されたメモリ領域の中央側には、それぞれのメモリ領域に対応するカラムデコーダ領域１３が配置されている。さらに、その中央部には、周辺回路／ボンディングパッド領域１４として、ローアドレスバッファ、カラムアドレスバッファ、プリデコーダ、タイミング発生回路、データ入出力回路などが配置され、さらに外部接続用のボンディングパッドが設けられている。
【００３０】
メモリ領域は、メモリセルサブアレー１５の列方向にセンスアンプ領域１６が配置され、また行方向にサブワードドライバ領域１７が配置され、このセンスアンプ領域１６とサブワードドライバ領域１７との交差領域１８にはＦＸドライバ、さらにセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も配置されている。このメモリセルサブアレー１５に対して、ワード線は行方向、ビット線は列方向としている。これとは逆の配置でも本発明を用いることができることは自明である。
【００３１】
以上のように構成される階層形ワード線構成においては、行方向に並ぶサブワード線はサブワードドライバの出力であり、サブワードドライバにはメインワードドライバから出力されたメインワード線と別のプリデコーダ線が入力され、論理動作を行う。ある特定のサブワードドライバは、その入力であるメインワード線が選択され、さらに列方向のプリデコーダ線が選択されると、サブワード線にＨｉｇｈレベルの電圧が出力され、そのサブワード線に接続される全てのメモリセルの読み出し動作、書き込み動作などが開始される。
【００３２】
図２は、本発明の実施の形態におけるサブワードドライバの一例の回路図と動作波形図である。
【００３３】
本実施の形態においては、サブワードドライバが１個のＰＭＯＳトランジスタＭＰ１と、１個のＮＭＯＳトランジスタＭＮ１との２個のＭＯＳトランジスタからなる。さらに、メインワード線ＭＷＢのＬｏｗレベル電位を負電圧とすることが特徴である。
【００３４】
具体的には、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とのゲートが共通にメインワード線ＭＷＢに接続され、ドレインが共通にサブワード線ＳＷに接続され、ＰＭＯＳトランジスタＭＰ１のソースがプリデコーダ線ＦＸに接続され、かつＮＭＯＳトランジスタＭＮ１のソースが０Ｖに接続されて構成されている。この場合に、メインワード線ＭＷＢのＬｏｗレベルは負電圧、Ｈｉｇｈレベルは電圧ＶＰＰとし、プリデコーダ線ＦＸを０Ｖと電圧ＶＰＰとする。
【００３５】
たとえば、メインワード線ＭＷＢが選択のＬｏｗレベル、プリデコーダ線ＦＸが非選択の０Ｖであっても、ＰＭＯＳトランジスタＭＰ１のゲートへの−｜Ｖｔｈ｜以下の負電圧印加により、サブワード線ＳＷは０Ｖに固定され、前記図７のところで説明したように非選択レベルが０Ｖ以上に浮き上がることはない。この回路の単純化によりサブワードドライバの専有面積を約１５％縮小（ワード線方向の長さが４０μｍから３５μｍに縮小）できる。
【００３６】
メインワード線ＭＷＢの負電圧は、もともとＤＲＡＭで必要な基板バイアス発生回路の出力電圧を利用すれば、特に新たに特別な負電圧発生回路を設ける必要はない。本発明の付随した効果では、メインワード線ＭＷＢの負電圧によりＰＭＯＳトランジスタＭＰ１のゲート・ソース間電圧が大きくなるので、ＰＭＯＳトランジスタＭＰ１のサブワード線ＳＷに対する負荷駆動能力も上がり、高速化の効果も期待できる。
【００３７】
プリデコーダ線ＦＸの駆動方法としては、前記図６のようにプリデコーダ線ＦＸＢをメモリセルサブアレー上に配置し、交差領域内のＦＸドライバで整形されたプリデコーダ線ＦＸの信号を作り、サブワードドライバに供給する方法がある。あるいはプリデコーダ線ＦＸＢの信号は図２のサブワードドライバにはもはや不要なので、これと交差領域上のＦＸドライバを廃止し、代わりにプリデコーダ線ＦＸをメモリセルサブアレー上に直接配置し、メインワードドライバ付近のＦＸドライバからサブワードドライバを直接駆動してもよい。
【００３８】
図３は、本発明の実施の形態におけるメインワードドライバと、それに関連するメインローデコーダ、ＦＸＢドライバの回路図と動作波形図である。
【００３９】
ここで、ＶＰＰとはワード線の選択電位となるチップ内昇圧電圧である。ＶＤＤとは、たとえば3.３Ｖあるいは５Ｖの外部印加の電源電圧である。ＤＲＡＭの種類によっては、消費電力を下げるために内部降圧方式をとり、電圧ＶＤＤより低い電圧ＶＬで大部分の周辺回路を動作させる場合がある。そのときは電圧ＶＤＤのレベルでなく、電圧ＶＬのレベルの信号を印加するのは当然である。
【００４０】
このメインワードドライバは、ＶＰＰ振幅のプリチャージ信号ＸＤＰＨｋ、ＶＤＤ振幅のプリデコーダ入力ＡＸ３ｉ，ＡＸ６ｊ，ＭＳＢｋから電圧ＶＰＰの振幅への通常のレベル変換回路に加え、破線で囲んだ負電圧変換部を具備している。破線部はメインワード線ＭＷＢのＬｏｗ電位として負電圧を供給する回路である。
【００４１】
この回路の特徴は、メインワード線ＭＷＢのＨｉｇｈ（ＶＰＰ）レベルからＬｏｗレベルへの変化時に、まず０Ｖまでは図において左側のＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータでグランドに向けて放電し、その後、破線部の回路の動作により最終的には電圧ＶＢＢのレベルまで引き下げる。これはメインワード線ＭＷＢの放電電流の大部分を電圧ＶＳＳに流すことで、負電圧ＶＢＢ発生回路の負担を軽減し、消費電流の増加を抑えるためである。
【００４２】
周知のように、負電圧ＶＢＢ発生回路はチャージポンピング動作により負電圧を発生するので、エネルギー効率が悪く、電圧ＶＢＢに流れ込む電流はできるだけ抑えることが必要である。これらメインワード線ＭＷＢを引き下げるためのＮＭＯＳを形成するところのＰＷＥＬＬ電圧は図示のように電圧ＶＢＢに引くべきである。同一チップ内にＮＭＯＳのＰＷＥＬＬ電圧が電圧ＶＢＢと０Ｖといった２種類を実現するにはトリプルウェル構造が必要である。この構造も近年の高集積ＤＲＡＭでは他の理由（雑音防止、ＭＯＳ高性能化など）から必須の構造であるのでそれを利用すればよい。
【００４３】
本実施の形態のような６４Ｍビットあるいは２５６ＭビットＤＲＡＭ、またはシンクロナスＤＲＡＭを想定した場合、メインローデコーダの入力信号のうち、ＸＤＰＨｋはデコーダのプリチャージ信号、ＡＸ３ｉはＡ３〜Ａ５から作る８本のプリデコーダ信号のうちの１本、ＡＸ６ｊはＡ６，Ａ７から作る４本のプリデコーダ信号のうちの１本、ＭＳＢｋはＡ８〜Ａ１１から作る１６本のマット選択信号のうちの１本である。ＦＸＢドライバではＡ０〜Ａ２のアドレス情報とＭＳＢｋのマット選択情報より電圧ＶＰＰのレベルのプリデコーダ線ＦＸＢの信号を作る。こちらは負電圧は不要である。
【００４４】
厳密にいえば、前記図７のサブワードドライバではプリデコーダ線ＦＸＢのＨｉｇｈレベルは電圧ＶＤＤのレベルでよいが、プリデコーダ線ＦＸのＨｉｇｈレベルには電圧ＶＰＰのレベルが必要で、狭い交差領域で電圧ＶＰＰへのレベル変換回路を設けることは不可能であるので、面積にゆとりのあるＦＸＢドライバで電圧ＶＰＰのレベルに変換しておく。
【００４５】
図４は、図２のサブワードドライバ回路を実現するための平面レイアウト図と、ゲート下部の断面構造図で、いずれも概略図である。
【００４６】
このレイアウトでは、８本のサブワード線ＳＷ０〜ＳＷ１４（偶数番号）が出力されていることを示すが、図示しない左右隣接のサブワードドライバからも交互に８本のサブワード線ＳＷ１〜ＳＷ１５（奇数番号）が配線されるので、合わせて１６本のサブワード線ＳＷ０〜ＳＷ１５がこの図において縦寸法の中に配置される。
【００４７】
横方向にメタル２層Ｍ２のメインワード線ＭＷＢとポリサイド層のサブワード線ＳＷが走り、縦方向にはメタル３層Ｍ３のプリデコーダ線ＦＸと電源線（ＶＰＰ，ＶＳＳ）が置かれる。サブワードドライバ内のソース／ドレインの取り出しはメタル１層Ｍ１で行う。ビット線層を素子間接続に使えばメタルは３層でなく、２層でも可能である。サブワードドライバの左右両端でサブワード線ＳＷの出力はメタル１層Ｍ１からゲート層ＦＧに変換し、メモリセルサブアレーに送られる。
【００４８】
図５は、周知の負電圧ＶＢＢ発生回路の一例を示す回路図である。
【００４９】
負電圧ＶＢＢ発生回路は、チャージポンピング動作により負電圧を発生する。従来よりＤＲＡＭでは基板電圧に印加するためにこの回路はあるが、本実施の形態においてはメインワードドライバにも印加し、図３のようにメインワード線ＭＷＢの負電圧発生のためにも使用する。このため負電圧ＶＢＢ発生回路の電流供給能力は従来よりやや強化する必要があるが、図３で述べたようにメインワード線ＭＷＢを２段階で引き下げる方式では電圧ＶＢＢの電流負担はそれほど増加しない。
【００５０】
この負電圧ＶＢＢ発生回路（図５）は、２個のＣＭＯＳチャージポンプ回路を並列接続したものであり、たとえば常に動作する低電力ポンプ回路と、大きな供給電流を必要な場合にだけ高速に動作する高電力ポンプ回路とを組み合わせた回路構成となっている。高電力ポンプ回路は、チップ外部からアクセスされる毎（ＲＡＳＢのＬｏｗレベルの印加）に動作し、アクセス時に発生する電流の大きさに見合った大きな供給電流を発生することができる。
【００５１】
ここで、ＤＲＡＭの代表的な動作モードである読み出し動作、書き込み動作、リフレッシュ動作、高速カラムモードをとりあげ、それぞれの概要を簡単に説明する。
【００５２】
(1).読み出し動作
この読み出し動作において、たとえばアドレスマルチプレクスではアドレス信号は時分割で入力するため、ローアドレスストローブ信号ＲＡＳＢとカラムアドレスストローブ信号ＣＡＳＢの２つの同期信号が必要である。ＲＡＳＢがＨｉｇｈレベルの期間は、行系回路がプリチャージされる期間で、この間はチップ内部ではいかなるメモリ動作も行われない。一方、ＣＡＳＢがＨｉｇｈレベルの期間中は、データ出力バッファやデータ入力バッファなどの列系回路がプリチャージされる期間で、この間はチップ外部との読み出し動作、書き込み動作は行われない。
【００５３】
ＲＡＳＢがＬｏｗレベルになると行系回路が活性化され、メモリ動作が始まる。続いて、ＣＡＳＢがＬｏｗレベルになると読み出し動作あるいは書き込み動作が始まり、チップ外部とのデータの授受が行われる。このようにＤＲＡＭでは、プリチャージ期間と活性期間が交互に繰り返される。通常、ＲＡＳＢのサイクル時間がチップのサイクル時間となる。
【００５４】
読み出し動作の指定は、書き込み制御信号ＷＥＢをＣＡＳＢの立ち下がり時点よりも前にＨｉｇｈレベルにして、ＣＡＳＢが立ち上がるまでそれを保持することにより行う。データがいったん出力されると、ＣＡＳＢが立ち上がるまでデータを保持する。このアクセス時間には３種類あって、ＲＡＳＢおよびＣＡＳＢの立ち下がり時点からデータ出力端子にデータが出力されるまでの時間を、それぞれＲＡＳＢアクセス時間、ＣＡＳＢアクセス時間と呼び、列アドレスが確定された時点からデータが出力されるまでの時間をアドレスアクセス時間と呼ぶ。
【００５５】
(2).書き込み動作
この書き込み動作において、アドレス信号とＲＡＳＢ，ＣＡＳＢとの関係は、読み出し動作と同じなので省略する。またサイクル時間などのＲＡＳＢ，ＣＡＳＢのタイミング規格も読み出し動作と全く同じである。ただし、ライトイネーブル信号ＷＥＢをＣＡＳＢの立ち下がり時点よりも前にＬｏｗレベルにすることによって書き込み動作を指定する。このサイクル中はデータ出力端子は高インピーダンス（Ｈｉｇｈ−Ｚ）状態に保持される。なお、ＲＡＳＢをＬｏｗレベルのままの状態で、いったんチップ外部に読み出したデータを外部で変更して再び同じメモリセルに書き込むという、Ｒｅａｄ  Ｍｏｄｉｆｙ  Ｗｒｉｔｅ動作の仕様もある。
【００５６】
(3).リフレッシュ動作
このリフレッシュ動作においては、読み出し・書き込みといったランダムアクセス動作中に割り込んで行うリフレッシュ動作と、電池バックアップ期間中のようにチップ内の記憶情報を保持するためだけに行うリフレッシュ動作がある。前者では、ＲＡＳＢ  ｏｎｌｙ  リフレッシュと、ＣＢＲ（ＣＡＳＢ  ｂｅｆｏｒｅ  ＲＡＳＢ）リフレッシュが、また後者ではセルフリフレッシュが標準になっている。その他、データを出力しながらリフレッシュを行うヒドン（ｈｉｄｄｅｎ）リフレッシュもある。
【００５７】
たとえば、ＲＡＳＢ  ｏｎｌｙ  リフレッシュにおいては、読み出し・書き込み動作と同じタイミング規格のＲＡＳＢ  １サイクル中に、１行（ワード線）の全メモリセルが同時にリフレッシュされる。ただし、ＣＡＳＢをＨｉｇｈレベルにしてチップ外部からリフレッシュアドレスを与えなければならない。最大リフレッシュ時間の期間内にアドレス信号の組み合わせでワード線を順次選択してリフレッシュしなければならない。
【００５８】
このリフレッシュのしかたには集中リフレッシュと分散リフレッシュがある。集中リフレッシュは、最小サイクルでリフレッシュを繰り返し、この期間はチップ外部からメモリアクセスはできないが、残りの全期間は、リフレッシュを割り込ませず外部からメモリアクセスを受け付ける方法である。分散リフレッシュは、リフレッシュ動作の１サイクルを最大リフレッシュ時間の期間中に等しく分散したものである。実際には分散リフレッシュが多用されるので、リフレッシュ動作の１サイクルが通常の読み出し・書き込み動作のサイクルに割り込んだタイミングとなる。
【００５９】
また、ＣＢＲリフレッシュにおいては、ＣＡＳＢをＲＡＳＢに先行させてＬｏｗレベルにすることによって、リフレッシュ動作であることを内部で判定する。この判定パルスによって内部のリフレッシュアドレスカウンタからアドレスが発生し、ワード線が選ばれリフレッシュされる。従って、外部からアドレス信号を与える必要はない。
【００６０】
さらに、セルフリフレッシュにおいては、通常のメモリサイクル終了後、ＣＢＲタイミングにしてＲＡＳＢのパルス幅を、たとえば１００μｓ以上に設定する。内部ではこの時間以上になるとリフレッシュアドレスカウンタとリフレッシュタイマーを用いたリフレッシュ動作が始まり、ＣＡＳＢ，ＲＡＳＢがともにＬｏｗレベルである限りセルフリフレッシュが続く。リフレッシュされる頻度が少ないほどチップの消費電力は低くなるが、この頻度はチップ内の温度を検出するタイマーによって自動的に調整される。なお、セルフリフレッシュから通常サイクルに移る場合には、ＲＡＳＢのプリチャージ期間が必要である。
【００６１】
(4).高速列アクセス動作
キャッシュメモリを採用したシステムや画像メモリなどでは、行アドレスは固定したままで、列アドレスの異なる、それも連続した列アドレスの多数ビットをアクセスする場合が多い。列アクセスモードは、メモリセルサブアレーの超並列でアクセス可能な構造上の特徴を利用したものである。列アドレスの多数ビットのデータを高速に処理できるので、前記した用途に近年注目されている。
【００６２】
この動作では、まず行アドレスによって行（ワード）線を選択し、ワード線上の全てのメモリセルを、センスアンプで増幅した状態でいったんそれぞれのデータ線に読み出しておく。次に、列アドレスによってあるデータ線の読み出し情報をチップの外部に取り出し、次に他の列アドレスによって他のデータ線の情報を取り出すというように列アドレスを順次変えていけば、ワード線上の全てのセル情報を連続して取り出すことができ、この動作は高速である。
【００６３】
この場合のアクセス時間は、列アドレスが入力してデータが出力するまでの時間、すなわち前記したアドレスアクセス時間そのものであり、長時間を要する行系回路の動作時間、たとえばワード線の駆動時間やセンス時間を考慮する必要がないためである。サイクル時間もこの分だけ速くなる。
【００６４】
書き込み動作についても、データ線に読み出されているセル信号増幅データを、外部から与えた書き込みデータで順次置き換えていくだけなので高速である。所望のデータ線の全てに書き込みデータ電圧を印加した後に、ワード線をオフにすることで列アクセスモードの書き込みは完了する。このように、行アドレスは同じままで、列アドレスのみを切り換える列アクセスモードは種々提案されているが、ここでは代表的な高速ページモード、ニブルモード、スタティックカラムモードの動作タイミングを説明する。
【００６５】
たとえば、高速ページモードの読み出しタイミングにおいては、列アドレスの選択はランダムであり、サイクル時間はたとえば４０ｎｓである。チップ内部ではＡＴＤ（Address Transition Detector)回路によって主な列系回路はサイクル毎にプリチャージされ、列アドレスで選ばれたデータ線の読み出しデータが、データ出力バッファ近くでＣＡＳＢで制御されて出力される。ＣＡＳＢとのアドレスセットアップ時間、アドレスホールド時間などの規格のために、チップとしての高速化には限界がある。
【００６６】
また、ニブルモードの読み出しタイミングにおいては、たとえば４ビットのシフトレジスタ単位でデータが入出力される。ただし、２ビットのアドレス信号を用いて４ビットの中の先頭ビットだけはランダムに指定できる。すなわち最初の１ビット目は通常の読み出しあるいは書き込み動作であるが、それに続く３ビットはＣＡＳＢのクロックパルスだけで連続出力する。先頭ビット以外は列アドレスの指定は不要である。
【００６７】
このモードでは、データ出力端子近くに４個のデータラッチ回路と、その出力を入力とする４ビットのデコード機能付きリングカウンタ形シフトレジスタが設けられている。４個のメモリセルサブアレーから並列に入力して４個のデータラッチ回路にいったん蓄えられた読み出しデータは、シフトレジスタで直列に変換されてＣＡＳＢに同期して連続に外部出力される。このシフトレジスタはもともと高速なので、ニブルモードサイクルはＣＡＳＢサイクルで決まり、たとえば３５ｎｓと比較的速い。
【００６８】
さらに、スタティックカラムモードの読み出しタイミングにおいては、同じ行アドレスのもとで列アドレスを換えて、データ線に読み出されている増幅データの読み出し・書き込みを行うというものである。連続サイクル中はＣＡＳＢはＬｏｗレベルのままで、アドレス信号はｄｏｎ’ｔ  ｃａｒｅの部分がない。ＣＡＳＢで列アドレスをラッチできないためである。列アドレスの指定はランダムであり、サイクル時間はアドレスの切り換えだけで決まる。ＡＴＤ回路と列アドレスバッファの動作だけで列系回路の選択動作が行われる。
【００６９】
以上のようにして、ＤＲＡＭのメモリセルに対する読み出し動作、書き込み動作、リフレッシュ動作、高速列アクセス動作が行われる。なお、ＤＲＡＭはＲＡＳＢ、ＣＡＳＢ、ＷＥＢの制御信号の立ち上がり／下がりで制御されるのに対して、シンクロナスＤＲＡＭの場合はコマンドにより制御され、このコマンドはチップセレクト信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの組み合わせにより定義される。
【００７０】
従って、本実施の形態の半導体記憶装置によれば、サブワードドライバが１個のＰＭＯＳトランジスタＭＰ１と１個のＮＭＯＳトランジスタＭＮ１との２個のＭＯＳトランジスタからなり、さらにメインワード線ＭＷＢのＬｏｗレベル電位を負電圧とすることにより、レイアウトの面においてサブワードドライバの小型化によるチップ面積の低減を可能とし、さらに動作性能の面における高速化を実現することができる。
【００７１】
また、本実施の形態においては、プリデコーダ線ＦＸＢの信号は不要なので、代わりにプリデコーダ線ＦＸをメモリセルサブアレー上に直接配置し、メインワードドライバ付近のＦＸドライバからサブワードドライバを直接駆動し、プリデコーダ線ＦＸＢの負荷減少による高速化を実現することができる。
【００７２】
さらに、メインワード線ＭＷＢを、電圧ＶＰＰから０Ｖにして放電し、その後、電圧ＶＢＢのレベルまで引き下げることにより、メインワード線ＭＷＢの放電電流の大部分をグランドに流すことで、負電圧ＶＢＢ発生回路の負担を軽減し、消費電流の増加を抑えることができる。
【００７３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
以上の説明では、主として本発明者によってなされた発明をその属する技術分野であるＤＲＡＭによる半導体記憶装置に適用した場合について説明したが、これに限定されるものではなく、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記憶装置についても広く適用可能である。
【００７５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７６】
(1).サブワードドライバを２個のＭＯＳトランジスから構成することで、ＭＯＳトランジスタ数を低減することができるので、サブワードドライバを縮小することが可能となる。この結果、チップレイアウトにおいて、チップ面積の縮小を可能とすることができる。
【００７７】
(2).メインワード線のＬｏｗレベルを負電圧とし、サブワード線の出力レベルは非選択時には０Ｖ、選択時にはＨｉｇｈレベルとすることで、メインワード線の負電圧利用によって高速化を図ることが可能となる。さらにメインワード線の負電圧によりＰＭＯＳトランジスタのゲート・ソース間電圧が大きくなるので、サブワード線の負荷駆動能力が上がり、高速化の効果も期待することが可能となる。
【００７８】
(3).メインワード線のＬｏｗレベルを基板電圧とすることで、基板電圧発生回路の出力電圧を利用することができるので、新たな負電圧発生回路を設ける必要はない。
【００７９】
(4).メインワード線のＨｉｇｈレベルからＬｏｗレベルへの変化の過程を、０Ｖ、負電圧へと２段階に変化させて行うことで、メインワード線の放電電流の大部分を０Ｖに流すことができるので、負電圧発生回路の負担を軽減して消費電流の増加を抑えることが可能となる。
【００８０】
(5).プリデコーダ線をメモリセルサブアレー上に直接配置し、メインワードドライバ付近のＦＸドライバからサブワードドライバを直接駆動することで、プリデコーダ線の負荷を減少して高速化を図ることが可能となる。
【００８１】
(6).前記(1) 〜(5) により、大容量化の傾向にあるＤＲＡＭ、シンクロナスＤＲＡＭなどの階層形ワード線構成の半導体記憶装置において、この階層形ワード線方式のワード線ピッチの緩和による製造歩留まりの向上が得られる利点を維持しながら、サブワードドライバを縮小してチップ面積の増大を抑制するとともに、メインワード線の負電圧利用、サブワード線の負荷駆動能力の向上、プリデコーダ線の負荷の減少によって高速化を実現することが可能となる。
【図面の簡単な説明】
【図１】  (a),(b) は本発明の一実施の形態である半導体記憶装置を示すレイアウト図と部分拡大図である。
【図２】  (a),(b) は本発明の一実施の形態におけるサブワードドライバを示す回路図と動作波形図である。
【図３】  (a),(b) は本発明の一実施の形態におけるメインワードドライバと、それに関連するメインローデコーダ、ＦＸＢドライバを示す回路図と動作波形図である。
【図４】  (a),(b) は本発明の一実施の形態におけるサブワードドライバを示すレイアウト図と断面図である。
【図５】本発明の一実施の形態における負電圧ＶＢＢ発生回路を示す回路図である。
【図６】  (a),(b) は本発明の前提となる半導体記憶装置における階層形ワード線構成を示すレイアウト図と部分拡大図である。
【図７】  (a),(b) は本発明の前提となる半導体記憶装置におけるサブワードドライバを示す回路図と動作波形図である。
【符号の説明】
１０  メモリチップ
１１  メインローデコーダ領域
１２  メインワードドライバ領域
１３  カラムデコーダ領域
１４  周辺回路／ボンディングパッド領域
１５  メモリセルサブアレー
１６  センスアンプ領域
１７  サブワードドライバ領域
１８  交差領域
ＭＷＢ  メインワード線（反転）
ＦＸＢ  プリデコーダ線（反転）
ＦＸ  プリデコーダ線
ＳＷ  サブワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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