(57)【特許請求の範囲】
【請求項１】
（Ａ）基板（１１）上に導電性ストリップ（１７）を形成するステップと、ここで前記（Ａ）ステップは、
（Ａ１）導電性金属ペースト（１３）を、前記基板（１１）上に形成するステップと、  （Ａ２）前記導電性金属ペースト（１３）を焼き付けて、“長さ方向に異なる幅Ｗ１及びＷ２”を有する導電性ストリップ（１７）を形成するステップと、を有し、
（Ｂ）前記導電性ストリップ及び前記基板上にブラケット金属層（３１）を堆積させるステップと、
（Ｃ）リソグラフマスク（４１）を用いて、前記ブラケット金属層（３１）の露出部を残すように前期ブラケット金属層（４１）の選択された部分をマスクするステップと、
（Ｄ）前記ブラケット金属層（３１）の前記露出部をエッチングして金属製トリムストリップ（４２）を形成するステップとを有する、ここで、前記金属製トリムストリップ（４２）はＷ３＞Ｗ１及びＷ３＞Ｗ２である幅Ｗ３を有し、エッジＥ１上及び基板の一部上に伸び及びエッジＥ２上及び基板の一部上に伸びる、
ことを特徴とする導電性ストリップの形成方法。
【請求項２】
前記導電性ストリップは、１０〜５００μｍの範囲の幅を有する
ことを特徴とする請求項１記載の方法。
【請求項３】
前記金属製トリムストリップの厚さは、１〜５０μｍの範囲である
ことを特徴とする請求項２記載の方法。
【請求項４】
前記導電性金属ペースト（１３）は、Ｃｕ、Ａｇ、Ａｕ、Ｗペーストからなるグループから選択された材料である。
ことを特徴とする請求項１記載の方法。
【請求項５】
前記金属製トリムストリップ（６２）の金属は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、ＴｉＮ、ＴａＮ、Ｔａからなるグループから選択された金属である
ことを特徴とする請求項４記載の方法。
【請求項６】
（Ａ）基板（１１）上に導電性ストリップ（１７）を形成するステップと、ここで前記（Ａ）ステップは、
（Ａ１）導電性金属ペースト（１３）を、前記基板（１１）上に形成するステップと、
（Ａ２）前記導電性金属ペースト（１３）を焼き付けて、導電性ストリップ（１７）を形成するステップと、を有し、
（Ｂ）前記導電性ストリップ及び前記基板上にブラケット金属層（３１）を堆積させるステップと、
（Ｃ）リソグラフマスク（４１）を用いて、前記ブラケット金属層（３１）の露出部を残すように前期ブラケット金属層（４１）の選択された部分をマスクするステップと、
（Ｄ）前記ブラケット金属層（３１）の前記露出部をエッチングして、前記導電性ストリップのエッジＥ１上及び基板の一部上に伸びる第１の金属製トリムストリップ、及び前記導電性ストリップのエッジＥ２上及び基板の一部上に伸びる第２の金属製トリムストリップを形成する、
ことを特徴とする導電性ストリップの形成方法。
【請求項７】
前記導電性ストリップは、１０〜５００μｍの範囲の幅を有する
ことを特徴とする請求項６記載の方法。
【請求項８】
前記金属層は、１〜５０μｍの範囲である
ことを特徴とする請求項７記載の方法。
【請求項９】
前記導電性金属ペースト（１３）は、Ｃｕ、Ａｇ、Ａｕ、Ｗペーストからなるグループから選択された材料である。
ことを特徴とする請求項６記載の方法。
【請求項１０】
前記金属製トリムストリップ（４２）の金属は、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、ＴｉＮ、ＴａＮ、Ｔａからなるグループから選択された金属である
ことを特徴とする請求項９記載の方法。
【請求項１１】
前記金属製トリムストリップ（４２）は、
（Ｃ）前記導電性ストリップ（１７）の表面と前記基板（１１）の表面に金属層（３１）を堆積するステップと、
（Ｄ）前記金属トリムストリップ（４２）を形成するために、前記金属層（３１）の一部を選択的に除去するステップ
により形成される
ことを特徴とする請求項６記載の方法。
【請求項１２】
前記金属層の一部は、光リソグラフ技術を用いて選択的に除去される
ことを特徴とする請求項１１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波ＲＦ回路用の高Ｑ（クオリティ係数）素子の製造方法に関し、特に均一な電気的性能を生成するために、ストリップラインの寸法と他のＲＦ素子の寸法を制御する方法に関する。
【０００２】
【従来の技術】
ワイヤレス、インターネットアクセス、ＬＡＮ装置等の携帯用の通信機器の市場が劇的に成長したために、バンド幅に対する膨大な需要が存在する。１ＧＨｚ以下のバンド幅はすでに飽和状態にあり、新たな機器は１〜３０ＧＨｚで動作する必要があり、さらには最大１００ＧＨｚで動作するような将来のシステムもすでに計画されている。これらの高周波の需要は、既存のデバイスの製造技術に対し過大な需要を創設しある場合には新たな技術／設計を開発する必要がある。
【０００３】
マイクロウェーブデバイスの基本的構成素子は、マイクロストリップラインである。マイクロストリップラインにおける電力損失は、デバイスの全Ｑ係数を決定する。低損失はデバイスの性能を向上させ、システム全体のコストを低下させさらに電力消費を低下させる。この電力消費の低減は携帯用機器にとって不可欠な事項である。
【０００４】
マイクロストリップラインの損失は、電送媒体の伝送効率に依存する。これは、マイクロストリップ材料のＱの関数として表れる。しかし多くの場合には他のファクタも支配的である。例えば薄膜のマイクロストリップは、基板とマイクロストリップとの間の接着性を改善するために、バッファ層を介して基板上にスパッタリングで形成される。このバッファ層とマイクロストリップラインとの間のインタフェースは損失の主要因であり、この損失は周波数の増加とともに劇的に増加する。厚膜のマイクロストリップにおいては、材料のＱ係数は通常高いが、マイクロストリップの端部の形成の制御はあまり行われておらず、厚膜のマイクロストリップは、粗い表面を通常有している。このような表面の粗さと、エッジの形成は、低周波においては比較的小さな損失要素であるが、高周波になるとその損失は大幅なものとなる。
【０００５】
ポリマー製のストリップラインがこのような欠点の一部を解決するものであるが、高価であり低損失のポリマー材料はその入手が困難である。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ストリップラインの新たな製造方法を提供することであり、薄膜技術を制御することにより、厚膜のストリップラインのバルク特性を得ることである。
【０００７】
【課題を解決するための手段】
本発明は、上記の特性を有する金属製のストリップラインを製造するための、ハイブリッドの（組み合わせた）厚膜のフィルムを製造する方法を提供する。ストリップラインのバルクは、厚膜フィルムの方法を用いて得られる。ストリップの微細な形状を得るために薄膜のトリムストリップが厚いフィルムストリップの端部を覆うように形成される。このラインの電気的特性は、厚膜フィルム材料のバルク特性により主に規定されるが、ラインの形状は薄膜フィルムトリムストリップにより規定される。
【０００８】
【発明の実施の形態】
図１において、基板上に導電性ペーストのストリップ導体をプリントするために、ステンシルマスク１２を具備した基板１１が示されている。この基板１１は、通常セラミック製またはエポキシガラス製で、相互接続用基板あるいはマイクロウェブストリップまたはマイクロウェブ位相シフターのようなマイクロウェブ素子用のセラミック基板である。
【０００９】
図２において、導電性ペースト１３がステンシルマスク１２にアプリケータ１５による標準の技術を用いて形成される。この技術は、導電性ペースト１３を基板１１に選択的に形成するための、様々な方法のうちの１つの方法を示すものである。導電性インクを用いてスクリーンプリントすなわちパターン化されたパッドを有するプリント技術により形成してもよい。これらの技術及び導電体を形成するのに用いられる材料は当業者に公知である。これらは接着性の技術とも称する。これらは導電性粒子がキャリア内に懸濁される共通の特徴を有し、所望のパターンで基板上に適宜形成され、その後この基板を加熱してキャリアを拡散させ、そして導電性粒子を固体上の導電性ストリップに合体させるように焼き付けられる。加熱し焼き付けられた後の導電性ストリップを、図３の厚膜導電層１７として示す。
【００１０】
導電性ペーストで生成されたラインは、加熱され焼き付けられると通常収縮する。これを図３に示し、同図において点線１８が元のペーストの形状を表す。収縮は通常均一には行われない。これは導体が複数の巻回を有するようなパターンの場合特に当てはまる。この結果得られたパターンの導電ラインのライン幅は均一ではなく図４に示すように大きく歪んでいる。図４はセラミック基板２２の上の通常マイクロストリップラインパターン２１の平面図である。この図は、１枚の大きな基板から、数枚の基板が形成されるようなバッチプロセスが用いられるのを示すための数枚の基板を示している。個々の基板はライン２４に沿ってに分割される。
【００１１】
通常ペースト材料は、有機バインダと混合した金属製のパウダー（粉末）である。このパウダーは、様々な導電性材料例えば銀、銅、金、タングステンから選択されたものである。厚膜技術と称するが、最新のペースト技術では、１０〜２５μｍもの狭いライン幅の導体を形成することができ、これは導電体の厚さに匹敵するものである。最新の技術においては、図３の厚膜導電層１７は、１０〜５００μｍの幅と、８〜２０μｍの厚さを有する。
【００１２】
図４に示すようなライン幅２１の大幅な変動は、ＲＦ回路に大きな損失を導入してしまう。幅の変動は周波数応答を変化させてしまう。この問題を解決するために、本発明によれば薄膜技術を用いて導電性ストリップのエッジをトリミングする（整える）。次に、図５を参照すると金属製薄フィルム３１が図３に示す構造体（すなわち基板１１と厚膜導電層１７）の上にブランケット堆積される。図５は実際のスケール通りには描いていない。
【００１３】
本発明は、いわゆる厚膜方法と薄膜方法の使用を意図するものであるが、これらの各方法により用いられる実際の層は、その厚さはほぼ等しい。しかし、本発明の主目的である、エッジの鋭角性（edge acuity）が、金属製薄フィルム３１を厚膜導電層１７よりもより薄くすることによりもっとも機能する。かくして金属製薄フィルム３１の厚さは、１〜５０μｍの範囲である。金属製薄フィルム３１の材料は、例えば、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｔａ、ＴａＮ、ＴｉＮ等の金属である。金属製薄フィルム３１が厚膜導電層１７の材料とは異なる金属あるいは金属合金を有するのが好ましい。これにより金属製薄フィルム３１をパターン化する間層間のエッチング選択性が増し、厚膜導電層１７をアンダーカットしたりオーバーエッチングする危険性がなくなる。
【００１４】
その後、金属製薄フィルム３１をリソグラフ技術によりパターン化してトリムストリップを形成する。図６において、リソグラフマスク４１は、厚膜導電層１７のエッジに沿って金属製薄フィルム３１の部分をカバーする。このリソグラフマスク４１は、従来の手段例えばフォトレジスト層をスピンオンして、トリムストリップパターンを具備するフォトマスクを介して露光し現像することにより形成される。リソグラフマスク４１を配置し金属製薄フィルム３１の露出部分をエッチングで除去すると、図７に示す構造体が得られる。この図７の構造体では、薄膜トリムストリップライン４２が金属製薄フィルム３１から形成されている。薄膜トリムストリップライン４２の効果は図８の平面図からより理解でき、この図８は、トリムストリップを形成する前の図４に相当する。ストリップ導体５１のエッジの鋭角さが改善されているのが分かる。
【００１５】
本発明の目的は、厚膜のストリップ導体のエッジをトリミングすることであり、この目的を達成するためのアプローチは、図５〜７に示すストリップ導体１７のエッジにトリムストリップ４２を形成することである。しかし、ストリップ導体１７上全体にのびた薄膜フィルムを有することが好ましい場合もある。図８においては、トリムストリップの外側エッジが示されているが、内側エッジは省略されている。これは、上記した実施例を示したもので、薄膜導体、即ちトリムストリップは、厚膜導体全体にわたってのびている。
【００１６】
図９と１０は、フォトレジスト層６１が図９の厚膜ストリップ（導電層）１７全体をカバーし、フォトレジスト層６１をエッチングして除去した後、薄い膜の薄膜トリムストリップライン６２が厚膜導電層１７全体をカバーしている実施例を示している。このアプローチを用いることにより、薄膜をパターン化処理している間、厚膜導電層１７をオーバーエッチングする可能性が減る。さらにまたリソグラフマスク４１の不整合に対するガードともなる。さらに厚膜ストリップの表面粗さに起因する損失も低減する。
【００１７】
【発明の効果】
上記した本発明は、導電性金属ペーストを基板上に形成しこの導電性金属ペーストを焼き付けて導電性ストリップを形成することにより、導電性ストリップの主要部分を形成するものである。図１１に示されるように、その結果得られた導電性ストリップは、その長さ方向に、エッジＥ1、エッジＥ2により囲まれる導電性ストリップ１７として規定され、その長さ方向の一部であるエッジＥ1、エッジＥ2間の幅をＷ1とし、別の部分のエッジＥ1、エッジＥ2間の幅をＷ2とし、そしてこの幅Ｗ1、Ｗ2は等しくはない。これらの寸法は、図１１の本発明の構造体において示される。この幅の歪みは誇張して画いている。本発明のトリムストリップは、導電性ストリップの上に金属層を堆積することにより形成され、そしてこの金属層は、幅Ｗ3を有する。Ｗ3＞Ｗ1かつＷ3＞Ｗ2である。そして金属層がエッジＥ1、Ｅ2の上にのびる。図５〜７に示した実施例においては、このトリムストリップは、２つの金属層を有し、その１つの層はエッジＥ1をカバーし、他の層はエッジエッジＥ2をカバーする。図８〜１１に示された実施例においては、トリムストリップは、導電性ストリップをほぼカバーする。
【００１８】
本発明を実行するプロセスでは、厚膜の導電性ストリップは、最終ストリップラインから故意に５〜２５％収縮させ、それによりトリムストリップが使用されるようになる。所望のストリップラインのデザイン幅は、トリムストリップの幅、すなわち図１１の幅Ｗ3である。
【図面の簡単な説明】
【図１】薄膜形成技術を用いてストリップ導体を形成する第１ステップを表す図。
【図２】薄膜形成技術を用いてストリップ導体を形成する第２ステップを表す図。
【図３】薄膜形成技術を用いてストリップ導体を形成する第３ステップを表す図。
【図４】図１〜３の薄膜形成技術を用いて形成した、ストリップ導体群の上面図。
【図５】本発明の一実施例による金属層を形成する第１ステップを表す図。
【図６】本発明の一実施例による金属層を形成する第２ステップを表す図。
【図７】  本発明の一実施例による金属層を形成する第３ステップを表す図。
【図８】本発明の方法により製造されたストリップを有する基板の上面図。
【図９】本発明の他の実施例による図６に相当する図。
【図１０】  本発明の他の実施例による図７に相当する図。
【図１１】本発明の特徴を示すのに用いられた、導電性フィルムの上面図。
【符号の説明】
１１  基板
１２  ステンシルマスク
１３  導電性ペースト
１５  アプリケータ
１７  厚膜導電層
１８  元のペーストの形状
２１  マイクロウェーブストリップラインパターン
２２  セラミック基板
３１  金属製薄フィルム
４１  リソグラフマスク
４２  薄膜トリムストリップライン
ストリップ導体５１
６１  フォトレジスト層
６２  薄膜トリムストリップライン
Ｅ１、Ｅ２  エッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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