(57)【特許請求の範囲】
【請求項１】
信号伝送路を介して伝送される信号をレシーバ回路に伝達するインターフェース回路において、
上記信号伝送路とレシーバ回路の間に配置されたヒステリシス特性を有するコンパレータ回路と、
上記信号伝送路からの信号を上記コンパレータ回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記コンパレータ回路の第２の入力とする第２の経路を備え、
上記第２の経路は、少なくとも一つのボルテージフォロワ回路により構成されている遅延回路を備えたインターフェース回路。
【請求項２】
前記遅延回路の遅延量を可変としたことを特徴とする請求項１記載のインターフェース回路
【請求項３】
信号伝送路を介して伝送される差動信号をレシーバ回路に伝達するインターフェース回路において、
上記信号伝送路とレシーバ回路の間に配置された第１及び第２のコンパレータ回路と、
上記信号伝送路からの信号を上記第１のコンパレータ回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記第１のコンパレータ回路の第２の入力とする、ボルテージフォロワ回路を備えた第２の経路と、
上記信号伝送路からの信号を上記第２のコンパレータ回路の第１の入力とする第３の経路と、
上記信号伝送路からの信号を上記第２のコンパレータ回路の第２の入力とする、ボルテージフォロワ回路を備えた第４の経路と、
上記第１及び第２のコンパレータの出力を入力とする、ヒステリシス特性を有する第３のコンパレータ回路と、
を有するインターフェース回路。
【請求項４】
信号伝送路を介して伝送される信号をレシーバ回路に伝達するインーフェース回路において、
上記信号伝送路とレシーバ回路の間に配置された積和回路と、
上記信号伝送路からの信号を上記積和回路の第１の入力とする第１の経路と、
上記信号伝送路からの信号を上記積和回路の第２の入力とする、遅延回路を備えた第２の経路を備えた第２の経路とを有し、
前記遅延回路は、少なくとも一つのボルテージフォロワ回路により構成されていることを特徴とするインターフェース回路。
【請求項５】
前記遅延回路の遅延量を可変としたことを特徴とする請求項４記載のインターフェース回路。
【請求項６】
前記積和回路は、
上記第１の経路からの信号を第１の倍率で増幅する第１の乗算回路と、
上記第１及び第２の乗算回路からの信号を加算する換算回路を有する請求項４記載のインターフェース回路。
【請求項７】
前記積和回路は、
上記第２の経路からの信号を第２の倍率で増幅する第２の乗算回路を有する請求項６記載のインターフェース回路。
【請求項８】
前記インターフェース回路は、信号伝送路を介して伝達される差動信号をその入力とすることを特徴とする請求項４乃至７のうちのいずれかに記載のインターフェース回路。
【発明の詳細な説明】
技術分野
本発明は、ＬＳＩ間及びＬＳＩ内の信号を伝送する方法に係り、特に信号伝送の高速化による信号の波形の歪みが大きい場合に、その歪んだ信号をディジタル信号に復元することで、正常な伝送を実現する技術に関する。
背景技術
情報処理装置内の信号伝送において、信号伝送を高速化すると、信号伝送路の周波数特性や表皮効果の影響が顕著となり、伝送されるディジタル信号の波形が歪むという問題が生じる。
図１５にその様子を示す。図１５（ａ）で、信号伝送路の抵抗、寄生容量により、信号１５０１が、信号１５０２で示した立ち上がり部分がなまっている波形となってしまう。さらに、信号伝送が高速化した場合について、図１５（ｂ）を用いて説明する。図１５（ｂ）は、信号が１５０１の周期よりも短い信号１５０３であり、信号１５０３が信号伝送の高速化により、信号が反転する時間も短くなり、信号伝送路での表皮効果の影響で波形の歪みが顕著になる。その結果、図１５（ｂ）で示されるように、振幅Ｖ１である信号１５０３が信号伝送路を伝達することで、信号１５０４の振幅がＶ１より小さいＶ２となり、波形の歪みが進んでくる。
そのため、波形が歪んだ信号をディジタル信号に復元するような回路が必要となる。この従来技術として、例えば特開昭５６−６５５２３号公報に展示された技術がある。
図１２は、従来技術である、波形が歪んだ信号を方形波（ディジタル）信号に復元する回路の一例を示した図である。１２０１は入力バッファ回路、１２０２はアナログ信号１２１１を遅延させて遅延信号１２１２をつくる遅延回路、１２０３はアナログ信号１２１１と遅延信号１２１２とを比較する比較器であり、アナログ信号１２１１と遅延信号１２１２とが交差するごとに出力が反転するものである。遅延回路１２０２は、多数のスイッチ１２３１〜１２３５と、コンデンサ１２２１〜１２２５とで構成され、多数のスイッチ１２３１〜１２３５が交互にオンオフを繰り返すことにより、各コンデンサの端子電圧が左方から右方へ順次、等間隔の時間で伝播することを利用している。
また、波形が歪んだ信号をディジタル信号に復元する回路の他の従来例として、例えば特開平５−２６０１０８公報に示されているような、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｎｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタ回路がある。
図２８にこのＦＩＲフィルタ回路の従来例を示す。この図で、２８０１はＦＩＲフィルタ回路、２８０２はアナログ／デジタル変換回路、２８０３はデジタル／アナログ変換回路である。Ｓｉｇ１は伝送路等で波形が歪んだ信号であり、アナログ／デジタル変換回路２８０１でその波形情報がｎビット（ｎは１以上の整数）のデジタル信号Ｓｉｇ２に変換され、ＦＩＲフィルタ回路２８０１に入力される。ＦＩＲフィルタ回路２８０１は、遅延時間が（Ｚ−１）であるｍ個（ｍは０以上の整数）の遅延素子２８０４、２８０５、２８０６と、（ｍ＋１）個の乗算回路２８０６、２８０７、２８０８、２８０９、２８１０、２８１１と、ｍ個の加算回路２８１２、２８１３、２８１４、２８１５とからなる。図では遅延素子、乗算回路、加算回路の一部を省略して示している。入力されたｎビットのデジタル信号Ｓｉｇ２は、遅延素子で０、（１×Ｚ−１）、（２×Ｚ−１）、・・・｛（ｍ−１）×Ｚ−１｝、（ｍ×Ｚ−１）だけ遅延し、それぞれ乗算回路に入力される。乗算回路は上記遅延された各ｎビットのデジタル信号をそれぞれｈ０倍、ｈ１、倍、ｈ２倍、・・・ｈｍ−１倍、ｈｍ倍して出力する。乗算回路から出力されたｎビット×（ｍ＋１）個のデジタル信号は加算回路で順次加算され、Ｓｉｇ３として出力される。このｎビットのデジタル信号Ｓｉｇ３をデジタル／アナログ変換回路２８０３で変換すると、波形の歪みが修正されたデジタル信号Ｓｉｇ４を得ることができる。
発明の開示
図１３に、図１２の技術をＬＳＩ間の信号伝送に適用した場合の回路図を示す。信号は、送信側ＬＳＩ１３０１上にあるドライバ回路１３０３から、信号伝送路１３０４を介して、遅延回路１２０２と比較器１２０３とを備えたインターフェース回路１２０４によりディジタル信号に復元され、受信側ＬＳＩ１３０２上にあるレシーバ回路１３０５で受信される。
図１４には、図１３で構成された回路にて、信号を復元する動作について示したものである。図１４では、遅延回路１２０２の遅延時間がＴｄ２の場合を例に示してある。ディジタル信号１３１０の波形が歪んだ信号１２１１を従来技術の回路を用いて復元する場合、信号１２１１と、信号１２１１を遅延させた遅延信号１２１２とのレベルが一致した箇所（図１４で示した斜線の領域）が生じる。その結果、比較器１２０３の出力するレベルがＨ，Ｌレベルの他に、Ｈ，Ｌの中間値のレベルを持つこととなる。そのため、従来技術の回路を用いて復元した信号は、図１４の最下部に示した３値を持つ方形波（ディジタル）信号となり、従来技術では、ディジタル信号に復元することができなくなる場合が生じてくる。
また、上記遅延回路１２０２のコンデンサ１２３１〜１２３５は個別素子として使用されるため、コンデンサ１２３１〜１２３５の容量を等しくしても、製造ばらつきにより各コンデンサの容量に差が生じてしまう。このばらつきにより、各コンデンサの端子電圧の左方から右方への伝播時間が等間隔で行うことができないため、精度良くディジタル信号に復元することが難しくなる。
また、図２８の従来技術では、波形歪みを修正するＦＩＲフィルタ回路２８０１にデジタル回路を用いているため、遅延素子２８０４、２８０５、２８０６はｎビット分×ｍ個必要であり、回路構成の複雑なｎビットの乗算回路が（ｍ＋１）個、ｎビットの加算回路がｍ個必要である。すなわち従来技術では、ＦＩＲ回路を構成するために多数のデジタル回路が必要であり、回路規模が大きくなってしまうと言う問題があった。
本発明の目的は、この従来技術の課題を解決し、ＬＳＩ内およびＬＳＩ間の信号伝送においても、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元し、正常な信号伝送を実現する方式を提供することであり、かつそれを小規模な回路で実現することである。
本願発明のインターフェイス回路は、信号伝送路とレシーバ回路の間に配置されたヒステリシス特性を有するコンパレータ回路と、信号伝送路からの信号を上記コンパレータ回路の第１の入力とする第１の経路と、信号伝送路からの信号を上記コンパレータ回路の第２の入力とする、遅延回路を備えた第２の経路とを有する。
コンパレータ回路は、伝送信号と、伝送信号を遅延させた信号を比較することで、信号の時間的な変化分を検出し、ディジタル信号に復元する。
ヒステリシス特性を有するコンパレータ回路は、伝送信号の時間的な変化が生じていないときにも、その時点より以前でかつ最新のＨレベルあるいはＬレベルの確定された信号のレベルを保持するものであり、好適な２値信号の復元を可能とする。
また、本願発明の他のインターフェイス回路は、信号伝送路とレシーバ回路の間に配置された積和回路と、信号伝送路からの信号を積和回路の第１の入力とする第１の経路と、信号伝送路からの信号を積和回路の第２の入力とする、遅延回路を備えた第２の経路とを有する。
積和回路の具体的な構成としては、第１の経路からの信号を第１の倍率で増幅する第１の乗算回路と、第１及び第２の乗算回路からの信号を加算する加算回路を有する。さらに、積和回路は第２の経路からの信号を第２の倍率で増幅する第２の乗算回路を有することとしてもよい。また、３以上の経路に遅延回路、乗算回路を配置して、所望の演算を行うこともできる。
好適な態様においては、遅延回路は少なくとも一つのボルテージフォロワ回路により構成されている。あるいは、遅延回路はアンプ回路により構成されている。ボルテージフォロワもしくはアンプ回路の利得はほぼ１とすることが好適である。遅延回路の遅延量は可変とすることもできる。
アナログ波形を遅延させる方法として、キャパシタや抵抗（ＣＲ）あるいは、伝送線による遅延（ＬＣ）を用いることが知られているが、集積化が困難である。集積回路で信号遅延を行う方法としては、ゲート遅延が知られているが、この方法ではアナログ信号が伝送できない。上記好適な態様においては、ボルテージフォロア回路あるいは増幅器を信号遅延のために用いることにより、回路をオンチップで高集積度をもって実現可能である。
なお、伝送路を介して伝送される信号を差動信号とし、差動回路構成とすることもできる。
具体例としては、信号伝送路を介して伝送される差動信号をレシーバ回路に伝達するインターフェース回路において、信号伝送路とレシーバ回路の間に配置された第１及び第２のコンパレータ回路と、信号伝送路からの信号を第１のコンパレータ回路の第１の入力とする第１の経路と、信号伝送路からの信号を第１のコンパレータ回路の第２の入力とする、遅延回路を備えた第２の経路と、信号伝送路からの信号を第２のコンパレータ回路の第１の入力とする第３の経路と、信号伝送路からの信号を第２のコンパレータ回路の第２の入力とする、遅延回路を備えた第４の経路と、第１及び第２のコンパレータの出力を入力とする、ヒステリシス特性を有する第３のコンパレータ回路とを有することを特徴とする。
また、上記の第２の経路だけでなく、第１の経路にも遅延回路を設けてもよい。要するに、第１の経路と第２の経路に適切な遅延量の差があれば、本発明の効果を得ることができる。
さらに本願発明の特徴を以下に列挙する。
（１）  ドライバ側論理回路に設けたドライバ回路から信号伝送路を介して、レシーバ側論理回路のレシーバ回路へ信号を伝送するインターフェース回路において、信号伝送路と前記レシーバ回路との間に、遅延回路とヒステリシス特性を有したコンパレータ回路を備え、信号伝送路の出力に到達した信号の時間的変化分を検出することを利用して、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とするインターフェース回路が、提供される。
（２）  上記（１）に記載のインターフェース回路において、前記遅延回路は、前記遅延回路を流れる信号のレベルを保持するための、１つあるいは複数のボルテージフォロワにより構成されていることを特徴とするインターフェース回路が、提供される。
（３）  上記（２）に記載のインターフェース回路において、前記遅延回路を構成している各ボルテージフォロワの電流経路を変更させる遅延量制御回路を備えることで、前記遅延回路の遅延量を可変としたことを特徴とするインターフェース回路が、提供される。
（４）  ドライバ側論理回路に設けた差動ドライバ回路から信号伝送路を介して、レシーバ側論理回路の差動レシーバ回路へ差動信号を伝送するインターフェース回路において、差動の入力信号を受け取る、上記（１）〜（３）のいずれか１つに記載のインターフェース回路と前記インターフェース回路の出力信号を差動増幅するコンパレータ回路を備え、信号伝送路の出力に到達した信号の時間的変化分を検出することを利用して、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とするインターフェース回路が、提供される。
（５）  信号を送信する側の論理回路に設けたドライバ回路から、信号伝送路を介して、信号を受信する側の論理回路に設けたレシーバ回路へ信号伝送を行なうインターフェース回路において、伝送路とレシーバ回路との間に、信号遅延回路と信号波形演算回路を備え、前記伝送路の出力端に到達した信号波形を変化させることにより、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とする、インターフェース回路が提供される。
（６）  信号を送信する側の論理回路に設けた差動ドライバ回路から、差動信号伝送路を介して、信号を受信する側の論理回路に設けたレシーバ回路へ信号伝送を行なうインターフェース回路において、伝送路とレシーバ回路との間に、信号遅延回路と信号波形演算回路を備え、前記伝送路の出力端に到達した差動信号波形を変化させることにより、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することを特徴とする、インターフェース回路が提供される。
（７）  上記（５）および（６）に記載のインターフェース回路において、前記信号遅延回路は、入力信号と出力信号の振幅比、すなわち増幅率がほぼ１の増幅回路を、１つあるいは複数個接続してなることを特徴とする、インターフェース回路が提供される。
（８）  上記（５）および（６）に記載のインターフェース回路において、前記信号遅延回路を構成するトランジスタのサイズもしくは使用数を変化させることで流れる電流値を変化させ、信号が伝達するのに要する遅延時間を可変としたことを特徴とする、インターフェース回路が提供される。
（９）  上記（８）に記載のインターフェース回路において、前記信号遅延回路を構成するトランジスタのサイズもしくは使用数の変化を制御し流れる電流値を制御する、遅延量制御回路を備えることを特徴とする、インターフェース回路が提供される。
（１０）上記（７）から（９）に記載のインターフェース回路において、前記増幅回路は、差動増幅回路の正相入力端子に入力信号を接続し、逆相入力端子にその差動増幅回路自身の出力信号を接続した、ボルテージフォロワ回路からなることを特徴とする、インターフェース回路が提供される。
（１１）上記（５）および（６）に記載のインターフェース回路において、前記信号波形演算回路は、入力信号の電位変化に応じて出力電流値が変化する複数の電圧電流変換回路と、それら出力された電流を加算する加算回路とからなることを特徴とする、インターフェース回路が提供される。
（１２）上記（１１）に記載のインターフェース回路において、前記信号波形演算回路が、入力信号の電位上昇に応じて出力電流値が増加する構成の一つもしくは複数の電圧電流変換回路と、入力信号の電位上昇に応じて出力電流値が減少する構成の一つもしくは複数の電圧電流変換回路とを有し、それら出力された電流を加算回路で加算することで、電流の加減算を行なうことを特徴とする、インターフェース回路が提供される。
（１３）上記（１１）および（１２）に記載のインターフェース回路において、前記電圧電流変換回路を構成するトランジスタのサイズもしくは使用数を変化させることで、入力信号の電位変化分と出力電流値の変化分との比率を可変としたことを特徴とする、インターフェース回路が提供される。
（１４）上記（１３）に記載のインターフェース回路において、前記電圧電流変換回路を構成するトランジスタのサイズもしくは使用数の変化を制御する、変換制御回路を備えることを特徴とする、インターフェース回路が提供される。
発明を実施するための最良の形態
以下、本発明の実施形態を、例を用いて図面により詳細に説明する。
図１は、ＬＳＩ内の信号伝送における、本発明でのＬＳＩに集積したインターフェース回路の基本構成図である。この図で、１０１はドライバ回路、１０２は信号伝送路、１０６はレシーバ回路であり、この図では、信号がドライバ回路１０１から信号伝送路１０２を介して、レシーバ回路１０６へ伝送する場合を例に示してある。
本発明の特徴であるインターフェース回路１０３は、遅延回路１０４とコンパレータ回路１０５とからなる。コンパレータ回路１０５は、信号伝送路１０２の出力に到達した信号１１１と、その信号１１１を、遅延回路１０４を介して伝達した信号１０８とを比較することで、信号１１１の時間的な変化分を検出し、ディジタル信号に復元する。
更に、本発明では、コンパレータ回路１０５に図２に示すようなヒステリシス特性を有することで、信号１１１の時間的な変化が生じていないときにも、その時点より以前でかつ最新のＨレベルあるいはＬレベルの確定された信号のレベルを保持することが可能である。
図２では、図１の構成時の例を用いて説明する。図２で、横軸は、入力信号１１１と１１２との電圧の差分、縦軸は出力信号Ｖｏの電圧を示しており、一定の電圧範囲で出力が反転しないような不感帯がＶＨの場合を示している。そのとき、出力信号が反転する閾値電圧（以後、閾値電圧は、入力信号１１１と１１２の電圧の差に換算した値を用い、入力信号１１１の電圧が入力信号１１２の電圧より大きい場合を正の値とする）は、出力がＶＳＳからＶＤＤに切り替わる場合では、ＶＨ／２、出力がＶＤＤからＶＳＳに切り替わる場合では、−ＶＨ／２となる。その結果、コンパレータ回路１０５の入力信号１１１と１１２との電圧差が生じなかった場合において、図２の白抜き丸印、黒塗り丸印で示されているように、出力信号が反転すること無く、ＶＤＤあるいはＶＳＳと確定した値を保持している。
図３は、ヒステリシス特性を有するコンパレータ回路１０５の回路図の一例である。図３に示されるように、ヒステリシス特性を有するコンパレータ回路１０５は、それぞれＰＭＯＳトランジスタ３０２〜３０４、ＮＭＯＳトランジスタ３０５〜３０７により構成されている。ここで、トランジスタ３０３、３０４はゲートにそれぞれ入力信号Ｖｉｎ１、Ｖｉｎ２を供給し、入力信号Ｖｉｎ１とＶｉｎ２とを比較する差動増幅の機能を果たしており、トランジスタ３０５〜３０７は、差動増幅の負荷として機能している。トランジスタ３０２は、バイアス電圧Ｖｃｐが印加され電流源として機能するようになっている。そして、トランジスタ３０５〜３０７のゲート幅Ｗ３０５、Ｗ３０６、Ｗ３０７を下の数式に示す条件で設計することにより、コンパレータ回路にヒステリシス特性が組み込まれるようになっている。
（条件）
Ｗ３０５＞Ｗ３０７＞Ｗ３０６  ・・・
図４でヒステリシス特性を有するコンパレータ回路１０５を備えた図１のインターフェース回路１０３を用いた場合の信号伝送において、信号伝送の高速化により波形が歪んだ信号を復元する動作について、説明する。図４は、ドライバ回路１０１から信号伝送路１０２までの信号伝送に要する遅延時間がＴｄ１、信号伝送路１０２から遅延回路１０４までの信号伝送に要する遅延時間がＴｄ２の場合の図である。図４で、信号１１０は、ドライバ回路１０１の出力信号である。また、信号１１１は、信号伝送路１０２の出力信号であり、コンパレータ回路１０５の入力信号の１つに受信される。信号１１２は、信号１１１をＴｄ２位相を遅らせた結果である遅延回路１０４の出力信号であり、コンパレータ回路１０５の入力信号の１つに受信される。信号１１３は、信号１１１と信号１１２とを比較するコンパレータ回路の出力信号である。
図４のように、信号伝送の高速化により、信号伝送路１０２を介して伝達した信号１１１に波形の歪みが生じる。そこで、信号１１１と、遅延回路１０４により位相がＴｄ２分だけ遅れさせた信号１１２とをコンパレータ回路１０５にて比較する。すなわち、コンパレータ回路１０５は、信号１１１とＴｄ２時間前の信号１１１を比較することで、信号１１１の時間的な変化分を検出している。その結果として、コンパレータ回路１０５の出力信号は、信号１１１のレベルが時間の経過とともに増加しているときには、Ｈレベルとなり逆に、信号１１１のレベルが時間の経過とともに減少しているときには、Ｌレベルとなる。以上のような方法で、信号１１１の時間的な変化分が増減している場合は、波形が歪んだ信号をディジタル信号に復元することが可能となる。
一方、信号１１１の時間的な変化分が生じていない場合には、例えばヒステリシス特性が備わっていないコンパレータ回路のような、信号１１１と信号１１２とを単純に比較する回路を用いると、出力として図４に示すようなＨレベルとＬレベルの中間の値、（以後、中間の値をＭレベルと呼ぶ）を持つことになる。その結果、ディジタル信号に復元することができない。
そこで、不感帯ＶＨをもつヒステリシス特性を備えたコンパレータ回路を用いることで、
（ｉ）信号１１１と信号１１２とのレベルの差がＨからＬレベルへ減少する場合に、Ｍ−ＶＨ／２レベルを下回らないと、出力がＬレベルに反転しない。
（ｉｉ）逆に、信号１１１と信号１１２とのレベルの差がＬからＨレベルへ増加する場合には、Ｍ＋ＶＨ／２レベルを上回らなければ出力がＨレベルに反転しない。
（ｉｉｉ）そして、信号１１１と信号１１２とのレベルの差が（Ｍ±ＶＨ／２）の間にある時は、出力として以前の確定されたＨあるいはＬレベルの値を保持している。
すなわち、信号１１１のレベルが時間の経過とともに増加しているときは、前記（ｉ）と対応し、出力はＨレベルとなる。信号１１１のレベルが時間の経過とともに減小しているときは、前記（ｉｉ）と対応し、出力はＬレベルとなる。そして、信号１１１のレベルが時間の経過とともに変化しない場合は、前記（ｉｉｉ）と対応し、出力は以前の確定された信号レベルとなる。
以上のような方法で、信号１１１の時間的な変化分の増減あるいは変化無しという情報を基にして、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することが可能となる。
すなわち、本発明によれば、信号伝送の高速化により波形が歪んだ信号を、ディジタル信号に復元する回路をＬＳＩに集積することで、ＬＳＩ内の信号伝送において、正常に信号伝送を実現することが可能である。
図５は、ＬＳＩ間の信号伝送に適用したときの、本発明の構成例の１つである。送信側ＬＳＩ５０１にドライブ回路１０１が、受信側ＬＳＩ５０２に入力バッファ回路５０４と、インターフェース回路１０３と、レシーバ回路１０６とが備わっている。ドライブ回路１０１から伝送路５０３を介して伝送された信号は、入力バッファ回路５０４を介して、インターフェース回路１０３によりディジタル信号に復元され、レシーバ回路１０６で受信される。入力バッファ回路５０４を、受信側ＬＳＩの入力端に備えることで、インターフェース回路１０３に使用されるトランジスタのサイズを、小さくすることが可能である。そのため、インターフェース回路１０３の面積が小さくなり、ＬＳＩ面積も節約できる。
以上のことから、本発明によれば、信号伝送の高速化により波形が歪んだ信号を、ディジタル信号に復元する回路をＬＳＩに集積することで、ＬＳＩ間の信号伝送においても、正常に信号伝送を実現することが可能である。
図６に、図１の本発明の、インターフェース回路１０３の具体構成例の１つを示す。遅延回路１０４として、ボルテージフォロワ６０１を１つあるいは複数、縦列に接続している回路を使用する。図６では、その一例として、ボルテージフォロワ６０１が３個縦列に接続している回路である。遅延回路１０４をボルテージフォロワにより構成することで、信号１１２のレベルを低下させることなく、位相のみ変化させることが可能となる。その結果、高精度に信号１１２の時間的な変化分を検出することが可能となる。
図７にインターフェース回路に用いられる遅延回路の遅延量を可変にしたときの構成例を示す。遅延回路７０１は、可変遅延回路７０２と、遅延量制御回路７０３とからなる。遅延量制御回路７０３により所望の遅延量を設定し、可変遅延回路７０２を介して伝達する信号を、設定された遅延量分遅延させている。以上のように遅延回路７０１の遅延量を可変にすることで、伝達する信号の周波数の高低や信号の減衰の大小に関わらず、精度良く伝送する信号の時間的な変化分を検出することが可能となる。
図８に図７の具体的な回路図の一例を示す。図８は、遅延回路が、ボルテージフォロワが１個により構成されている場合である。遅延量制御回路７０３は、フリップフロップ８０１とインバータ回路８０２で構成されている。また、可変遅延回路７０２は、ＰＭＯＳトランジスタ８０３、８０４とＮＭＯＳトランジスタ８０５〜８０８で構成されているボルテージフォロワ回路である。遅延量制御回路７０３から出力される信号がＰＭＯＳトランジスタ８０３のゲートに接続されている。遅延量制御回路７０２のフリップフロップ８０１に記憶している“１”の値によって、ボルテージフォロワ回路に流す電流経路を変更させ、電流値を二段階に切り替えている。詳細に説明すると、フリップフロップ８０１に記憶している情報が“０”の場合、ＰＭＯＳトランジスタ８０３はオフしているため、ＶＤＤからボルテージフォロワ回路に流れる電流の経路はＰＭＯＳトランジスタ８０４を経由するルートのみ存在する。一方“１”の場合、ＰＭＯＳトランジスタ８０３がオンするため、ＶＤＤ側からボルテージフォロワ回路に流れる電流の経路、ＰＭＯＳトランジスタ８０３と８０４を経由するルート合わせて２つのルートが存在する。その結果、フリップフロップ８０１に記憶している情報が“０”の場合に比べ、“１”の場合の方が、電流値が大きいため、ボルテージフォロワ回路の遅延量が少なくなる。このことを利用して、可変遅延回路の遅延量を制御することが可能である。
遅延量の制御方法として、波形のなまりが大きい信号の場合は、電圧の経時変化が緩やかであるため、遅延量を大きくする必要がある。逆に、波形のなまりが小さい信号の場合は、電圧の経時変化が急であるため、遅延量を小さくする必要がある。
以上のように、遅延量を可変にすることで、波形のなまりの大小に関わらず、いかなる波形の信号でも、精度良く信号を復元することが可能である。
図９は、ＬＳＩ内の信号伝送において、伝送する信号が差動信号の場合に適用したときの、本発明の第２の構成例である。この図で、ドライバ側の差動ドライバ回路９０１から、伝送路９０２を介して伝送された差動信号は、レシーバ側のレシーバ回路９０３に設けられた差動増幅器により差動増幅されるようになっている。レシーバ回路９０３は、インターフェース回路９０４、９０５とヒステリシス特性を有するコンパレータ回路９０６とからなり、インターフェース回路９０４を介して伝達した信号９１４は、コンパレータ回路９０６の非反転入力端子（＋）側に、インターフェース回路９０５を介して伝達した信号９１５は、コンパレータ回路９０６の反転入力端子（−）側に、それぞれ伝達される。インターフェース回路９０４は、遅延回路９０７がコンパレータ回路９０８の非反転入力端子（＋）側に、逆にインターフェース回路９０５は、遅延回路９０９が、コンパレータ回路９１０の反転入力端子（−）側に設置されている。上記のように設置することで、伝送路９０２を介した差動信号９１２、９１３の時間的変化分を検出している。ヒステリシス特性を有するコンパレータ回路９０６は、信号９１４と信号９１５の差分を増幅するので、その結果、差動信号９１２、９１３の時間的な変化分の増減あるいは変化なしという情報を基に、ディジタル信号に復元する。
図１０で、図９の回路において、伝送する信号が差動信号のときに、ディジタル信号に復元する動作について、説明する。図１０では、図２と同様に、差動ドライバ回路９０１から信号伝送路９０２までの信号伝送に要する遅延時間がＴｄ１、遅延回路９０７、９０９の遅延時間がどちらもＴｄ２の場合を例として用いる。各インターフェース回路９０４、９０５を介して伝達された信号９１４、９１５への復元動作については、図１０のとおりである。コンパレータ回路９０６は信号９１４と信号９１５の差分を増幅するが、ヒステリシス特性が備わっていないコンパレータ回路のような、信号９１４と信号９１５とを単純に比較する回路を用いると、出力として図１０に示すようなＨレベルとＬレベルの中間の値、（以後、中間の値をＭレベルと呼ぶ）を持つことになる。しかし、不感帯ＶＨをもつヒステリシス特性を備えたコンパレータ回路９０６を用いることで、差動信号を伝送する場合についても、差動信号９１２、９１３の時間的な変化分の増減あるいは変化無しという情報を基にして、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することが可能となる。また、差動信号により信号を伝達すると、図１０の一番下に示した信号９１６は、信号９１１と比較して、振幅が大きくなるため、ノイズに強いという利点がある。
図１１は、伝送する信号が差動信号の場合に、ＬＳＩ間の信号伝送に適用したときの、本発明の構成例の１つである。送信側ＬＳＩ１１０１にドライブ回路９０１が、受信側ＬＳＩ１１０２に入力バッファ回路１１０４と、レシーバ回路９０３とが備わっている。図５の場合と同様に、信号伝送路とレシーバ回路との間の送信側ＬＳＩ上に、入力バッファ回路を備えることで、レシーバ回路のサイズを小さくすることができ、ＬＳＩチップ面積の節約が可能である。
図１６は、本発明をＬＳＩ間の信号伝送に適用したときの、他の構成例の１つである。この図で、１６０１は信号を送信する側の論理回路、１６０２は信号伝送路、１６０４は信号を受信する側の論理回路である。１６０５は、信号伝送路１６０２に信号を送出するドライバ回路であり、１６０７は、信号伝送路１６０２を経て伝送された信号を受信するレシーバ回路である。この信号伝送路１６０２とレシーバ回路１６０７との間に、信号遅延回路１６０８と信号波形演算回路１６１０とからなるＦＩＲフィルタ回路１６０６を設けることが、本発明の特徴である。
図１７でこの本発明のＦＩＲフィルタ回路が、信号伝送の高速化により歪んだ信号をディジタル信号に復元する動作を、説明する。図１７（ａ）は、本発明のＦＩＲフィルタ回路の一構成例である。信号遅延回路１６０６は遅延時間（Ｚ−１）の１つの遅延回路１７０１からなり、信号波形演算回路１６１０は、入力端子Ｉ１７−１からの入力信号をＡ倍に増幅する乗算回路１７０２と、入力端子Ｉ１７−２からの入力信号をＢ倍に増幅する乗算回路１７０３と、それら乗算回路からの出力信号を加算して出力端子Ｏ１７−１に出力する加算回路１７０４とからなる。他の構成は図１６と同様である。また、図１７（ｂ）は、図１７（ａ）の回路各部の信号波形を示した図であり、図１７（ｂ）（１）は、ドライバ回路１６０５の出力信号、図１７（ｂ）（２）は、信号伝送路１６０２の出力信号、図１７（ｂ）（３）はＦＩＲフィルタ回路１６０６の出力信号である。また、図１７（ｃ）は、信号伝送路１６０２およびＦＩＲフィルタ回路１６０６の周波数特性を、横軸に周波数、縦軸に信号振幅の相対値を採って示した図であり、図１７（ｃ）（１）が信号伝送路１６０２の、図１７（ｃ）（２）がＦＩＲフィルタ回路の、それぞれ周波数特性である。
図１７（ｃ）（１）に示すように、信号伝送路１６０２は一般に、信号が伝送する配線導体の表皮効果や、配線導体を取り囲む絶縁体の誘電体損失によって、高周波数成分の振幅減衰が低周波数成分の振幅減衰より大きいという特性を持つ。このため、通過する信号波形は図１７（ｂ）（２）のように、信号の立ち上がり、立ち下がり部分が歪むという現象が生ずる。これを補正し図１７（ｂ）（３）のように正しいデジタル信号に復元するには、図１７（ｃ）（２）のように、ＦＩＲフィルタ回路１６０６で高周波数成分の増幅率を低周波数成分の増幅率より大きく設定すればよい。このためには、例えば図１７（ａ）の例では、遅延回路１７０１の遅延時間を１００ｐｓ、乗算回路１７０２の増幅率Ａを２倍、乗算回路１７０３の増幅率Ｂを−１倍（振幅が同じで位相が１８０度逆）に設定すればよい。これにより、図１７（ｃ）（２）のように、増幅率のピーク値が３倍、ピークとなる周波数が５ＧＨｚのＦＩＲフィルタ回路を得ることができる。
このような構成を採ることにより、図１７（ｂ）（２）のように信号伝送路１６０２で歪んだ波形を、図１７（ｂ）（３）のように復元することが可能となり、正常なデジタル信号伝送が可能なインターフェース回路を提供することができる。実際には、信号伝送路１６０２の周波数特性に応じてＦＩＲフィルタ１６０６の特性を決定する必要があるが、これは、信号遅延回路１６０６を構成する遅延回路１７０１の遅延時間（Ｚ−１）や、信号波形演算回路１６１０を構成する乗算回路１７０２の増幅率Ａ、乗算回路１７０３の増幅率Ｂを所望の値に設定することで可能となる。その具体的実現方法は後述する。また、上記説明では信号遅延回路１６０６は遅延回路１７０１一つで、かつ信号波形演算回路１６１０は乗算回路１７０２、１７０３の２つと加算回路１つで構成する例を示したが、信号遅延回路１６０６の遅延回路を複数個にし、かつ信号波形演算回路の乗算回路の個数を２つ以上に増やすことによって、より複雑な周波数特性を実現することも可能である。
図１８は本発明のＦＩＲフィルタ回路に用いる信号遅延回路の構成例である。この本発明のＦＩＲフィルタ回路１６０６に用いる信号遅延回路１６０８は、図１８に示すように、遅延時間（Ｚ−１）の遅延回路１８０１、１８０２、１８０３をｎ個（ｎは１以上の整数）接続して構成する。図では一部の回路を省略して示している。遅延回路１８０１、１８０２、１８０３はそれぞれ、入力信号と出力信号の振幅比、すなわち回路の増幅率が、ほぼ１の増幅回路であることが本発明の特徴である。このような構成を採ることによって、信号遅延回路１６０８の入力端子Ｉ１８−１から入力された信号は、遅延回路１８０１によりその振幅はほとんど変化することなく遅延時間（Ｚ−１）だけその位相が遅れる。すなわち、入力端子Ｉ１８−１に入力された信号と波形がほぼ等しく、位相が時間（Ｚ−１）だけ遅れた信号が出力端子Ｏ１８−１に出力される。同様に、遅延回路１８０２により、波形は入力信号とほぼ等しく位相が更に時間（Ｚ−１）だけ遅れ、合計して位相が入力信号より時間（２Ｚ−１）だけ遅れた信号が出力端子Ｏ１８−２に出力される。同様の構成を繰り返すことによって、波形が入力信号とほぼ等しく、位相が入力信号より任意の時間（ｎＺ−１）だけ遅れた信号が出力Ｏ１８−ｎにそれぞれ出力される。
図１９に本発明の遅延回路１８０１の具体構成例を示す。ここでは、正相入力端子Ｉ１９−１と、逆相入力端子Ｉ１９−２と、出力端子Ｏ１９−１とを持つ差動増幅回路を用い、かつ出力端子Ｏ１９−１と逆相入力端子Ｉ１９−２とを接続して出力信号をネガティブフィードバックし、ボルテージフォロア回路として用いる場合を例に示している。この図で、１９０１、１９０２はｐＭＯＳトランジスタ、１９０３、１９０４、１９０５はｎＭＯＳトランジスタである。なお、他の遅延回路１８０２、１８０３も同様の構成で実現できる。
このような構成を採ることによって、遅延回路１８０１では、入力端子Ｉ１９−１に与える信号とほぼ等しい振幅の信号が出力端子Ｏ１９−１に出力される。またその際に入力端子Ｉ１９−１から出力端子Ｏ１９−１まで信号が伝達するのに要する時間、すなわち遅延回路１８０１の遅延時間（Ｚ−１）は、トランジスタ１９０１、１９０２、１９０３、１９０４、１９０５のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても、同様に遅延時間（Ｚ−１）の設定が任意に可能である。
また本発明では、信号遅延回路１６０８の遅延量を、論理信号で制御する構成を採ることも可能である。これにより、ＦＩＲフィルタの周波数特性をより柔軟に変更する事が可能となる。
図２０にその基本構成を示す。この図で、信号遅延回路１６０８は、遅延時間（Ｚ−１）の遅延回路２００１、２００２、２００３をｎ個（ｎは１以上の整数）接続して構成する。図では一部の回路を省略して示している。遅延回路２００１、２００２、２００３が、増幅率ほぼ１の増幅回路であることは先の説明と同様である。本構成ではそれに加えて、遅延回路２００１、２００２、２００３が、その遅延量（Ｚ−１）を変化させるための論理信号入力端子Ｉ２０−１、Ｉ２０−２、Ｉ２０−３、Ｉ２０−４、Ｉ２０−５、Ｉ２０−６を有すること、およびそれらの論理信号を制御する遅延時間制御回路２００４を有することが特徴である。この図では各遅延回路に入力端子が２つある場合を例に示しているが、１つ以上任意の個数でも構成可能である。なお、遅延時間制御回路２００４は、通常の論理回路を用いた組み合わせ回路、または順序回路であり、任意の制御方法が構成可能である。
図２１に本発明の遅延回路２００１の具体構成例を示す。ここでは、図１８と同様に差動増幅回路を用い、出力信号をネガティブフィードバックし、ボルテージフォロア回路として用いる場合を例に示している。この図で、２１０１、２１０２はｐＭＯＳトランジスタ、２１０３、２１０４、２１０５、２１０６はｎＭＯＳトランジスタである。なお、他の遅延回路２００２、２００３も同様の構成で実現できる。この構成では、回路に流れる電流量を決めるトランジスタを２１０５と２１０６の２つ用意し、それらのゲート電圧を制御することで、ボルテージフォロア回路の電流量を変化させ、その遅延時間を可変とするところが特徴である。図２１では電流量を決めるトランジスタが２つの場合を例に示したが、１つ以上任意の個数でも構成可能である。このような構成を採ることによって、遅延回路の遅延時間（Ｚ−１）を論理信号によって任意に設定することが可能となる。
図２２は本発明のＦＩＲフィルタ回路に用いる信号波形演算回路の構成例である。本発明のＦＩＲフィルタ回路１６０６に用いる信号波形演算回路１６１０は、図２２に示すように、入力信号振幅と出力電流値の比、すなわち回路の電圧電流変換率が、それぞれＡ０、Ａ１、Ａ２、・・・Ａｎである電圧電流変換回路２２００、２２０１、２２０２、２２０３が（ｎ＋１）個（ｎは１以上の整数）と、それらの出力電流Ｉ０、Ｉ１、Ｉ２、・・・Ｉｎの総和を求め、電流電圧変換率Ｂ０で出力信号Ｖｏｕｔに変換し出力する加算回路２２０４とから構成する。図では一部の回路を省略して示している。このような構成を採ることによって、信号波形演算回路１６１０では、以下の数式１から数式５の式が成り立つ。まず、電圧電流変換回路２２００、２２０１、２２０２、２２０３では、
0003815437.tif 000002
である。よって加算回路２２０４では、
0003815437.tif 000003
である。
これらの式から、図１６のＦＩＲフィルタ回路１６０６の入力に、信号Ｘ（ｔ）を与えたときに出力される信号Ｙ（ｔ）は、
0003815437.tif 000004
となる。よってＦＩＲフィルタ回路１６０６の周波数特性Ｈ（Ｚ）は、
0003815437.tif 000005
である。
上記数式５から分かるように、本発明では、信号波形演算回路１６１０中の電圧電流変換回路の個数ｎおよび電圧電流変換率Ａ０、Ａ１、Ａ２、・・・Ａｎを所望の値に設定することで、ＦＩＲフィルタ回路１６０６の周波数特性Ｈ（Ｚ）を任意に設定することが可能である。例えば図１７（ｃ）（２）に示した特性を得るためには、ｎ＝１、Ａ０＝２、Ａ１＝−１、Ｂ０＝１となるよう設計すればよい。
図２３に本発明の信号波形演算回路１６１０の具体構成例を示す。ここでは、電流電圧変換回路の回路数が２つ（ｎ＝１）の場合を例に示してある。電圧電流変換回路２２００、２２０１には差動回路を用い、かつ加算回路２２０４にはｐＭＯＳトランジスタとインバータ回路を用いている。この図で、２３０１、２３０２はｐＭＯＳトランジスタ、２３０３、２３０４、２３０５、２３０６、２３０７、２３０８、２３０９はｎＭＯＳトランジスタである。この例では、電圧電流変換回路２２００は入力信号Ｖ０の電位が上昇すると出力電流１０の電流量が増加する構成を、２２０１は入力信号Ｖ１の電位が上昇すると出力電流Ｉ１の電流量が減少する構成を、それぞれ示してある。
このような構成を採ることによって、電圧電流変換回路２２００では、入力端子Ｉ２２−０に与える信号Ｖ０の電位上昇に応じて増加する電流Ｉ０が出力端子Ｏ２３−０に出力される。２２０１では、入力端子Ｉ２２−１に与える信号Ｖ１の電位上昇に応じて減少する電流Ｉ１が出力端子Ｏ２３−１に出力される。また加算回路２２０４では、入力端子Ｉ２３−０、Ｉ２３−１から入力された電流Ｉ０、Ｉ１が加算され、その合計値に応じた出力信号Ｖｏｕｔが出力端子Ｏ２２−１に出力される。この結果、電圧電流変換回路２２００の変換率をＡ０、２２０１の変換率をＡ１、および加算回路２２０４の電流電圧変換率をＢ０とすると、前記数式３より、
0003815437.tif 000006
なる信号Ｖｏｕｔがが出力端子Ｏ２２−１に出力される。すなわち本発明では、図２３のような構成を採ることによって、加算回路２２０４で入力信号の加減算が実現できる。また、電圧電流変換回路２２００と同様の回路の数を増やすことによって加算する項の数を、２２０１と同様の回路の数を増やすことによって減算する項の数を、それぞれ任意に増やすことができる。
また本発明では、電圧電流変換回路２２００の変換率Ａ０、２２０１の変換率Ａ１、および加算回路２２０４の電流電圧変換率Ｂ０は、トランジスタ２３０１から２３０９のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても、同様にＡ０、Ａ１、Ｂ０の設定が任意に可能である。例えば図１７（ｃ）（２）に示した特性を得るためには、図２３に示したように入力信号Ｖ０を入力端子Ｉ２２−０に、入力信号Ｖ１を入力端子Ｉ２２−２にそれぞれ接続し、かつ電圧電流変換回路２２００の各ｎＭＯＳトランジスタのサイズを、２２０１のトランジスタサイズの２倍の大きさに設定すればよい。
また本発明では、信号波形演算回路１６１０を構成する電圧電流変換回路の変換率を、論理信号で制御する構成を採ることも可能である。これにより、ＦＩＲフィルタの周波数特性をより柔軟に変更する事が可能となる。
図２４は本発明のＦＩＲフィルタ回路に用いる、信号波形演算を論理信号で制御可能な信号波形演算回路の構成例である。この図で、信号波形演算回路１６１０は、電圧電流変換率がそれぞれＡ０、Ａ１、Ａ２、・・・Ａｎである電圧電流変換回路２４００、２４０１、２４０２、２４０３が（ｎ＋１）個（ｎは１以上の整数）と、それらの出力電流Ｉ０、Ｉ１、Ｉ２、・・・Ｉｎの総和を求め、電流電圧変換率Ｂ０で出力信号Ｖｏｕｔに変換し出力する加算回路２４０４とから構成する。図では一部の回路を省略して示している。本構成では、電圧電流変換回路２４００、２４０１、２４０２、２４０３が、その変換率Ａ０、Ａ１、Ａ２、Ａ３を変化させるための論理信号入力端子Ｉ２４−０１、Ｉ２４−０２、Ｉ２４−１１、Ｉ２４−１２、Ｉ２４−２１、Ｉ２４−２２、Ｉ２４−ｎ１、Ｉ２４−ｎ２を有すること、およびそれらの論理信号を制御する変換制御回路２４０５を有することが特徴である。この図では各電圧電流変換回路に入力端子が２つある場合を例に示しているが、１つ以上任意の個数でも構成可能である。なお、変換制御回路２４０５は、通常の論理回路を用いた組み合わせ回路、または順序回路であり、任意の制御方法が構成可能である。
図２５に本発明の信号波形演算回路１６１０の具体構成例を示す。ここでは、図２３と同様に、電圧電流変換回路２４００、２４０１には差動回路を用い、かつ加算回路２４０４にはｐＭＯＳトランジスタとインバータ回路を用いる場合を例に示している。この図で、２５０１、２５０２はｐＭＯＳトランジスタ、２５０３、２５０４、２５０５、２５０６、２５０７、２５０８、２５０９、２５１０、２５１１はｎＭＯＳトランジスタである。この構成では、差動回路２４００に流れる電流量を決めるトランジスタを２５０７と２５１０の２つ用意し、かつ、差動回路２４０１に流れる電流量を決めるトランジスタを２５０８と２５１１の２つ用意する。それらのゲート電圧を制御することで、各差動回路の電流量を可変とするところが特徴である。図２５では電流量を決めるトランジスタが２つの場合を例に示したが、１つ以上任意の個数でも構成可能である。このような構成を採ることによって、電圧電流変換回路の電圧電流変換率Ａｎ（ｎは０以上の整数）を論理信号によって任意に設定することが可能となる。
図２６は、本発明をＬＳＩ間の差動信号伝送に適用したときの、他の構成例の１つである。この図で、２６０１は信号を送信する側の論理回路、２６０２、２６０３は差動信号伝送路、２６０４は信号を受信する側の論理回路である。２６０５は、差動信号伝送路２６０２、２６０３に差動信号を送出するドライバ回路であり、２６０７は、差動信号伝送路２６０２、２６０３を経て伝送された信号を受信するレシーバ回路である。この差動信号伝送路２６０２、２６０３とレシーバ回路２６０７との間に、信号遅延回路２６０８、２６０９と信号波形演算回路２６１０とからなるＦＩＲフィルタ回路２６０６を設けることが、本発明の特徴である。なお、ＦＩＲフィルタ回路２６０６からレシーバ回路２６０７への信号伝送は、差動信号又は片極信号いずれも可能であるが、図２６では片極信号の場合を例に示している。
本構成の信号遅延回路２６０８、２６０９は、図１８や図２０で説明した信号遅延回路１６０８と同様に、１つもしくは複数の遅延回路から構成する。具体的には、例えば図１９や図２１で示したボルテージフォロア回路を１つもしくは複数個接続して構成することができる。
また、本構成の信号波形演算回路２６１０は、図２２や図２４で説明した信号波形演算回路１６１０と同様に、複数の電圧電流変換回路と加算回路とで構成する。
図２７はその具体構成例である。ここでは、電流電圧変換回路の回路数が２つ（ｎ＝１）の場合を例に示してある。電圧電流変換回路２７１０、２７１１には差動回路を用い、かつ加算回路２７１２にはｐＭＯＳトランジスタからなる電流ミラー回路を用いている。この図で、２７０１、２７０２はｐＭＯＳトランジスタ、２７０３、２７０４、２７０５、２７０６、２７０７、２７０８はｎＭＯＳトランジスタである。この例では、電圧電流変換回路２７１０は、差動入力信号Ｖ０Ｐの電位が上昇しＶ０Ｎの電位が下降すると、出力電流Ｉ０Ｐの電流量が増加しＩ０Ｎの電流量が減少する構成を示してある。また、電圧電流変換回路２７１１は、差動入力信号Ｖ１Ｐの電位が上昇しＶ１Ｎの電位が下降すると、出力電流Ｉ１Ｐの電流量が減少しＩ１Ｎの電流量が増加する構成を、それぞれ示してある。
このような構成を採ることによって、電圧電流変換回路２７１０では、先に説明した電圧電流変換回路１６１０と同様の動作が可能となる。すなわち、入力端子Ｉ２７−０ＰとＩ２７−０Ｎとの間に与える差動信号振幅をＶ０、入力端子Ｉ２２−１ＰとＩ２２−１Ｎとの間に与える差動信号振幅をＶ１、電圧電流変換回路２７１０の変換率をＡ０、２７１１の変換率をＡ１、および加算回路２７１２の電流電圧変換率をＢ０とすると、前記数６の式と同様に、
0003815437.tif 000007
なる信号Ｖｏｕｔがが出力端子Ｏ２７−１に出力される。すなわち本発明では、図２７のような構成でも、加算回路２７１２で信号の加減算が実現できる。また、電圧電流変換回路２７１０と同様の回路の数を増やすことによって加算する項の数を、２７１１と同様の回路の数を増やすことによって減算する項の数を、それぞれ任意に増やすことができる。
またこの構成でも、電圧電流変換回路２７１０の変換率Ａ０、２７１１の変換率Ａ１、および加算回路２７１２の電流電圧変換率Ｂ０は、トランジスタ２７０１から２７０８のゲート長やゲート幅のサイズを変えることで、任意に設定可能である。また、トランジスタを並列に接続して使用し、その個数を変えることによっても同様である。また更に、信号波形演算回路２６１０を構成する電圧電流変換回路の変換率を、論理信号で制御する構成を採ることも、図２４、図２５で説明した例と同様に可能である。
このような構成を採ることにより、図１６および図１７で説明した片極信号伝送の場合と同様に、差動信号を用いて伝送する場合においても、信号伝送の高速化により歪んだ信号をディジタル信号に復元することが可能となる。すなわち、図２６の本構成例においても、信号遅延回路２６０８、２６０９の遅延時間（Ｚ−１）や、信号波形演算回路２６１０を構成する電流電圧変換回路の電流電圧変換率Ａ０−Ａｎ、加算回路の電圧電流変換率Ｂ０を任意に設定することが可能であり、ＦＩＲフィルタ回路２６０６の周波数特性を所望の値に設定することができる。例えば図１７（ｃ）（２）のように設定することで、差動信号伝送路の特性が図１７（ｃ）（２）のような場合にも、その伝送路により歪んだ信号をディジタル信号に復元することが可能である。
すなわち、本発明によれば、伝送する信号がいかなるパターンであっても、また、差動信号により伝送する場合においても、信号伝送の高速化により波形が歪んだ信号をディジタル信号に復元することで、正常に信号伝送を実現することが可能である。
産業上の利用の可能性
以上、本発明によれば、信号伝送の高速化による信号波形の歪みが大きい場合においても、ディジタル信号に復元することができ、正常でかつ高速な信号伝送が実現できる。
【図面の簡単な説明】
図１はＬＳＩ内信号伝送における本発明を施したインターフェース回路を用いた信号伝送の基本構成例ブロック図である。
図２はヒステリシス特性を有するコンパレータ回路のＤＣ特性のグラフ図である。
図３は図２のコンパレータ回路図の具体例回路図である。
図４は図１の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図５はＬＳＩ間信号伝送における本発明を施したインターフェース回路を用いた信号伝送の基本構成例ブロック図である。
図６は図１のインターフェース回路に使用されている遅延回路の具体例ブロック図である。
図７は図１のインターフェース回路に使用されている遅延回路の基本構成例ブロック図である。
図８は図７の遅延回路の具体例回路図である。
図９は図１のＬＳＩ内信号伝送において差動信号を伝送する場合の基本構成例ブロック図である。
図１０は図９の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図１１は図５のＬＳＩ間信号伝送において差動信号を伝送する場合の基本構成例ブロック図である。
図１２は従来のディジタル信号への復元回路の構成例ブロック図である。
図１３は図１２の回路を用いた場合でのＬＳＩ間信号伝送の例ブロック図である。
図１４は従来技術を用いた図１３の信号伝送における各部の信号のタイミング関係を示したグラフ図である。
図１５は信号伝送の高速化による信号波形の歪みの様子を示すグラフ図である。
図１６は本発明をＬＳＩ間の信号伝送に適用したときの構成例ブロック図である。
図１７は図１６の本発明のＦＩＲフィルタ回路の一構成例、およびその動作原理を説明したブロック図とグラフ図である。
図１８は本発明のＦＩＲフィルタ回路に用いる信号遅延回路の構成例ブロック図である。
図１９は図１９の信号遅延回路に用いる本発明の遅延回路の具体構成例回路図である。
図２０は本発明のＦＩＲフィルタ回路に用いる、遅延量を論理信号で制御可能な信号遅延回路の構成例ブロック図である。
図２１は図２０の信号遅延回路に用いる本発明の遅延回路の具体構成例回路図である。
図２２は本発明のＦＩＲフィルタ回路に用いる信号波形演算回路の構成例ブロック図である。
図２３は図２２の信号波形演算回路の具体構成例回路図である。
図２４は本発明のＦＩＲフィルタ回路に用いる、信号波形演算を論理信号で制御可能な信号波形演算回路の構成例ブロック図である。
図２５は図２４の信号波形演算回路の具体構成例回路図である。
図２６は本発明をＬＳＩ間の差動信号伝送に適用したときの構成例ブロック図である。
図２７は図２４の本発明の信号波形演算回路の具体構成例回路図である。
図２８は信号の高速化により歪んだ波形をディジタル信号へ復元する回路の、従来技術の構成例ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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