(57)【特許請求の範囲】
【請求項１】
第１位置に配置され、システムクロック信号を発生するクロック発生部と、
第２位置に配置され、第１クロック信号を少なくとも１つのメモリ素子へ分配し、前記第１クロック信号に対応して第２クロック信号を発生するクロック分配部と、
前記クロック発生部と前記クロック分配部との間の中間位置まで前記クロック発生部から出力されるシステムクロック信号を伝送するための所定の信号遅延特性を有する第１クロック伝送ラインと、
前記クロック分配部と前記クロック発生部との間の中間位置まで前記クロック分配部から出力される前記第２クロック信号を伝送するための所定の信号遅延特性を有する第２クロック伝送ラインと、
前記中間位置に配置され、前記第１クロック伝送ラインを通して伝送されたシステムクロック信号と前記第２クロック伝送ラインを通して伝送された第２クロック信号とを入力して第２クロック信号の位相にロックされた前記第１クロック信号を発生する同期手段と、
前記同期手段から出力される第１クロック信号を前記クロック分配部まで伝送するための所定の時間遅延特性を有する第３クロック伝送ラインと、
を備えることを特徴とするクロック供給装置。
【請求項２】
前記同期手段は遅延同期ル−プまたは位相同期ル−プで具現できることを特徴とする請求項１に記載のクロック供給装置。
【請求項３】
前記第１クロック伝送ラインと前記第２クロック伝送ラインは同一な信号遅延特性を有することを特徴とする請求項１に記載のクロック供給装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック供給装置に係り、特にシステムから入力されるクロック信号がメモリ内部の複数のチップに分配されるまでクロック信号の信号遅延特性を最小化するためにＤＬＬ(Delayed Lock Loop; 遅延同期ループ）またはＰＬＬ
(Phase Lock Loop；位相同期ループ）が内蔵された回路においてクロック信号のスキュ−(skew)を減らすクロック供給装置に関する。
【０００２】
【従来の技術】
従来のクロック供給装置はシステムから供されるＴＴＬレベルのクロック信号がメモリチップの内部に収められてバッファを経てからＣＭＯＳレベルに変換した後に使われるので、システムから入力されるソースクロック信号がメモリ内部の複数の素子に分配され、スイッチングされるまで所定の信号遅延特性を有する。
【０００３】
したがって、システムから入力されるクロック信号に同期して動作する同期式メモリ装置において、クロック供給装置はシステムクロック信号をメモリの内部素子に正確に供給するためにＤＬＬまたはＰＬＬを回路に内蔵して使う。
【０００４】
このようなＰＬＬ回路をクロック位相調整手段として使用する半導体集積回路が特開平８ー３１２７７３号公報（以下、第１公報という）により開示されている。
この第１公報では、ＰＬＬ回路の参照入力端子の前にディレイ幅調整可能の可変遅延回路を設け、最終段のラッチ回路に入力されるクロック信号を二つの可変遅延回路を介してＰＬＬ回路に戻すようにして、電源電圧、温度、プロセス条件の変動時でもクロックスキューを低減できるようにしている。
しかし、この第１公報の場合には、ＰＬＬ回路の出力側とクロック分配系との間に信号遅延特性を有するクロック伝送部がなく、このクロック伝送部でのクロック信号の遅延を推定してその遅延量を補償することができず、ジッタが生じる。しがたって、電源電圧、温度、プロセス変動時に完全に対処できない。
【０００５】
また、特開平８ー２１１９６３号公報（以下、第２公報という）には、クロック分配系と位相補正回路間に遅延機能をもたせたクロックスキュー低減回路が開示されている。
すなわち、システムクロック信号が複数の位相補正回路を通して、複数のペア導線に位相補償して加え、さらに各ペア導線の先端のクロック接続ノードからそれぞれ負荷デバイスにシステムクロックを分配する。
クロック接続ノードから各ペア導線の他方を位相補正回路にフィードバックさせ、各ぺア導線の経路長を等しくて伝送遅延を得るようにしている。
この第２公報の場合には、位相補正回路に入力されるシステムクロックと各ペア導線の他方を通してフィードバックされるクロックの遅延を等しくしていないから、ジッタの完全抑制が困難である。
【０００６】
さらに、特開平０７ー０５８６１１号公報（以下、第３公報という）には、ＰＬＬ回路を含む内部クロック信号生成回路に外部クロック信号を入力して、外部クロック信号に基づいて位相の異なる第１〜第３の内部クロック信号を生成して第１〜第３の内部回路ブロックに供給し、第２の内部クロック信号を内部クロック信号生成回路に帰還して、そのＰＬＬ回路により、外部クロック信号と同期させる。
第１〜第３の内部クロック信号の位相が異なるため、内部クロック信号生成回路と第１〜第３の内部回路ブロックとの間の信号の遅延が異なっても、第１〜第３の内部回路ブロックに到着される第１〜第３の内部クロック信号の位相を一致させることができることを開示している。
しかし、この第３公報の場合には、内部クロック信号生成回路に入力される外部クロック信号の遅延と内部クロック信号との遅延に関しては、無関係のものである。
【０００７】
加えて、特開平０６ー２６６４６４号公報（以下、第４公報という）には、クロック信号をＰＬＬ回路に入力して制御可能な遅延信号をグローバルクロックドライバに送出して、グローバルクロック信号を長さ等化器に出力し、長さ等化器から複数の長さの異なるクロック線と区域バッファを介してマイクロプロセッサの各機能単位に転送する際に、各機能単位に同時にグローバルクロック信号が入力できるように、長さ等化器でクロック線の長さの違いによるグローバルクロックの伝達遅延時間を等化する。
また、長さ等化器からからダミークロック線を介してダミー区域バッファとダミー入力バッファを介してＰＬＬにグローバルクロックを、クロック入力の遅延と等しく遅延させてフィードバックさせることにより、プロセス、温度、電源電圧の各変化に影響しないようにすることが開示されている。
この第４公報では、グローバルクロック信号をＰＬＬにフィードバックしても、フィードバックの系とＰＬＬの入力クロックとの遅延を等しくしていないから、やはりジッタの完全解消が困難である。
【０００８】
一方、上記第２公報に開示された技術思想の上位概念の範疇に属すものとして、図３に示すようなクロック供給装置を挙げることができる。
この図３は従来の遅延同期ループ（ＤＬＬ）を用いてメモリの内部素子でクロック信号を分配するためのクロック供給装置を示した回路図であって、メモリ内部の第１位置に配置されシステムのソースクロック信号を発生するクロック発生部１０と、メモリ内部の第２位置に配置され、クロック信号を分配するクロック分配部２０と、前記クロック発生部１０によるシステムのソースクロック信号にロックされたクロック信号を発生するＤＬＬ１４と、前記ＤＬＬ１４からクロック分配部２０までクロック信号を伝送するために所定の信号遅延特性を有するクロック伝送部１８と、前記クロック伝送部１８を通して伝送されたクロック信号が所定の信号遅延特性を有することを補償するクロック伝送補償部１６とからなる。
【０００９】
このように構成されたクロック供給装置はメモリ内部の第１位置に配置されたクロック発生部１０でシステムのソースクロック信号が発生される。
前記ソースクロック信号はＤＬＬ１４に印加され、位相検波器１１を通して遅延したクロック信号を検波して前記位相検波器１１で検出されたクロック遅延を制御する充電ポンプ１２を通過し、前記充電ポンプ１２で制御されたクロック遅延を発振させソースクロック信号にロックさせる遅延セル１３を通してクロック信号が出力される。
【００１０】
前記ＤＬＬ１４を通してクロック信号がソースクロック信号にロックされても実際にメモリ内部の第２位置に配置されているクロック分配部２０までバスラインを通して所定の信号遅延が発生されるので、前記クロック伝送部１８から伝播する所定のクロック遅延を予め推定して前記ＤＬＬ１４から出力されたクロック信号をフィードバックし、フィードバックされたクロック信号がクロック伝送補償部１６を通して所定のクロック遅延が補償されてＤＬＬ１４に印加される。前記ＤＬＬ１４を通して出力されるクロック信号はソースクロック信号とロックされてクロック分配部２０に出力される。
【００１１】
図４は従来の位相同期ループ（ＰＬＬ）を用いてメモリの内部素子にクロック信号を分配するためのクロック供給装置を示した回路図であって、メモリ内部の第１位置に配置され、システムのソースクロック信号を発生するクロック発生部２２と、メモリ内部の第２位置に配置され、クロック信号を分配するクロック分配部３２と、前記クロック発生部２２によるシステムクロック信号の位相にロックされたクロック信号を発生するＰＬＬ２６と、前記ＰＬＬ２６からクロック分配部３２までクロック信号を伝送するために所定の信号遅延特性を有するクロック伝送部３０と、前記クロック伝送部３０を通して伝送されたクロック信号が所定の信号遅延特性を有することを補償するクロック伝送補償部２８とからなる。
【００１２】
同図において、未説明符号２５は電圧制御発振器である。
このように構成されたクロック供給装置は図３のＤＬＬで具現したクロック供給装置において、前記ＤＬＬをＰＬＬに置き換えただけ、二つの回路の動作特性は類似しているので、図４の動作の説明は省く。
【００１３】
【発明が解決しようとする課題】
前述した従来のクロック供給装置は図３ないし図４に示したように、クロック伝送補償部１６、２８が周辺環境と工程変化または温度などの変化に敏感に変わるとか、あるいは別にクロック伝送部１８、３０も変わるので、クロック発生部１０、２２のソースクロック信号にクロック分配部２０、３２のクロック信号をロックし難い課題があった。
したがって、システムから入力されたクロック信号がメモリ内部の素子に印加されスイッチングされるまで各メモリ素子のバスラインに沿ってクロック信号のスキュー幅が変わりやすいので、メモリ内部のチップに正確にソースクロック信号の位相が同期されず、ジッタ（Jitter: パルスが位相変化を起こすこと）を発生する問題点があった。
【００１４】
本発明は前述した従来の課題を解決するために案出されたもので、その目的はクロック発生部からクロック分配部までクロック信号を伝送するために発生する所定のクロック遅延のためメモリ素子間の動作命令が食い違うことを防止するために、入力信号に出力信号をロックさせるＤＬＬまたはＰＬＬをクロック発生部とクロック分配部の中間地点に配置させることによりクロック信号のスキューを減少させうるクロック供給装置を提供することである。
【００１５】
【課題を解決するための手段】
前述した目的を達成するために本発明のクロック供給装置は、第１位置にクロック発生部を配置してシステムクロック信号を発生する。
第２位置にクロック分配部を配置して第１クロック信号を入力して、第２クロック信号を発生する。
所定の信号遅延特性を有する第１クロック伝送ラインによりクロック発生部とクロック分配部との間の中間位置までクロック発生部で発生されたシステムクロック信号を伝送する。
所定の信号遅延特性を有する第２クロック伝送ラインによりクロック分配部とクロック発生部との間の中間位置まで第２クロック信号を伝送する。
第１クロック伝送ラインと第２クロック伝送ラインとの間に同期手段を配置して第１クロック伝送ラインを通して伝送された第２クロック信号とに応じて第２クロック信号の位相にロックした第１クロック信号を発生する。
所定の信号遅延特性を有する第３クロック伝送ラインにより、同期手段から出力される第１クロック信号をクロック分配部まで伝送することを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい一実施の形態をさらに詳しく説明する。
図１は本発明によるＤＬＬ（遅延同期ループ）を用いてメモリ内部チップにクロック信号を分配するためのクロック供給装置の一実施の形態による回路図である。
同図において、第１位置に配置してシステムのソースクロック信号を発生するクロック発生部３４と、第２位置に配置され第１クロック信号をメモリ素子に入力して第２クロック信号を発生するクロック分配部４４と、前記クロック発生部３４とクロック分配部４４との間の中間位置までシステムのソースクロック信号を伝送するための所定の信号遅延特性を有する第１クロック伝送ライン３６と、前記クロック発生部３４とクロック分配部４４との間の中間位置までメモリ素子から発生する第２クロック信号を伝送するための第１クロック伝送ライン３６と同一な信号遅延特性を有する第２クロック伝送ライン４６と、前記クロック発生部３４とクロック分配部４４の中間位置に配置して前記第１クロック伝送ラインを通して伝送されたシステムクロック信号と前記第２クロック伝送ラインを通して伝送された第２クロック信号を入力して第２クロック信号の位相にロックされた前記第１クロック信号を発生するＤＬＬ４０と、前記ＤＬＬ４０から出力される第１クロック信号を前記クロック分配部４４に伝送するための所定の時間遅延特性を有する第３クロック伝送ライン４２とから構成される。
【００１７】
このように構成された本発明によるクロック供給装置の動作は次の通りである。
クロック供給装置のクロック発生部３４から発生されるシステムのソースクロック信号が第１クロック伝送ライン３６を通して所定のクロック遅延を有してＤＬＬ４０に伝送される。
前記所定のクロック遅延を有するクロック信号が位相検波器３７を通して遅延したクロック信号の位相が検波され、検出されたクロック信号の位相を充電ポンプ３８で制御してソースクロック信号にロックさせる遅延セル３９を通して第１クロック信号が発生する。
そして、メモリ内部の第２位置に配置されたクロック分配部４４まで第１クロック信号が第３クロック伝送ライン４２を通して所定の時間遅延を有して伝送されるので、クロック分配部４４を通して各メモリ素子に第１クロック信号が分配されて供給される。
【００１８】
しかし、この際、各メモリ素子の位置は相異しているので、各メモリ素子に供給され、スイッチングされる第１クロック信号のクロック遅延は相異するようになるため、前記クロック分配部４４の出力部をフィードバックして発生された第２クロック信号がＤＬＬ４０まで伝送されるが、第１クロック伝送ライン３６と同一な所定のクロック遅延を有して伝送されることにより、第２クロック伝送ライン４６を通してメモリ素子間に発生される所定のクロック遅延を補償する第２クロック信号が前記ＤＬＬ４０に入力され、第１クロック信号とロックされ、出力される。
【００１９】
図２は本発明によるＰＬＬ（位相同期ループ）を用いてメモリ内部にクロック信号を分配するためのクロック供給装置の別の実施の形態による回路図である。
【００２０】
同図において、第１位置に配置されてシステムのソースクロック信号を発生するクロック発生部４８と、第２位置に配置され第１クロック信号を入力して第２クロック信号をメモリ素子に発生するクロック分配部５８と、前記クロック発生部４８とクロック分配部５８との間の中間位置まで前記システムのソースクロック信号を伝送するための所定の信号遅延特性を有する第１クロック伝送ライン５０と、前記クロック分配部４８とクロック分配部５８との間の中間位置まで前記クロック分配部４８から出力される第２クロック信号を伝送するための前記第１クロック伝送ライン５０と同一な信号遅延特性を有する第２クロック伝送ライン６０と、前記中間位置に配置して前記第１クロック伝送ライン５０を通して伝送されたシステムクロック信号と前記第２クロック伝送ライン６０を通して伝送された第２クロック信号を入力して第２クロック信号の周波数にロックされた前記第１クロック信号を発生するＰＬＬ５４と、前記ＰＬＬ５４から出力される第１クロック信号を前記クロック分配部５８まで伝送するための所定の時間遅延特性を有する第３クロック伝送ライン５６とから構成される。
【００２１】
このように構成された回路の動作はクロック供給装置のクロック発生部４８から発生されるシステムのソースクロック信号が前記第１クロック伝送ライン５０を通して所定のクロック遅延を有してＰＬＬ５４に伝送される。
前記所定のクロック遅延を有するソースクロック信号がＰＬＬ５４に印加されると、遅延したクロック信号の位相を検波する位相検波器５１を通過して検出されたクロック信号の位相を制御する充電ポンプ５２を通過し、前記充電ポンプ５２により制御された位相遅延をソースクロック信号にロックするように可変的に発振周波数を与える電圧制御発振器５３を通してソースクロック信号とロックされた第１クロック信号を発生する。
そして、前記第１クロック信号がメモリ内部のクロック分配部５８まで伝送するに際して、第３クロック伝送ライン５６を通した所定の位相遅延が発生することにより、前記所定の位相遅延を有する第１クロック信号がクロック分配部５８に入力され、各メモリ素子に分配される。
【００２２】
しかし、この際、メモリ内部の各素子の位置が相異しているので各メモリ素子に供給され、スイッチングされる第１クロック信号のクロック遅延も相異なるようになるため、クロック分配部４４から出力されるクロック信号をフィードバックし、この際発生される第２クロック信号が前記ＤＬＬ４０に伝送するに際して、第１クロック伝送ライン３６と同一な所定の位相遅延を有することにより、前記ＤＬＬ４０を通して出力される第１クロック信号は第２クロック信号とロックされる。
【００２３】
したがって、本発明によるクロック供給装置において、クロック発生部３４、４８とクロック分配部４４、５８の中間位置にＤＬＬ４０とＰＬＬ５４を配置するので、第１クロック伝送ライン３６、５０と第２クロック伝送ライン４６、６０から伝播するクロック遅延は同一な値を有することになって、つまりソースクロック信号とクロック分配部４４、５８から出力されるクロック信号間のスキュー幅は減少される。
【００２４】
【発明の効果】
以上述べたように、本発明はクロック発生部とクロック分配部の中間位置に同期手段を配置して第１クロック伝送ラインと第２クロック伝送ラインを通して伝播するクロック遅延が同一になるので、クロック信号のスキューが減少され、正確なクロック信号が供給できてクロック信号に同期され動作する同期式メモリ装置の高速命令を行える効果を奏する。
【図面の簡単な説明】
【図１】本発明による遅延同期ループを用いたクロック供給装置を示した回路図。
【図２】本発明による位相同期ループを用いたクロック供給装置を示した回路図。
【図３】従来の遅延同期ループを用いたクロック供給装置を示した回路図。
【図４】従来の位相同期ループを用いたクロック供給装置を示した回路図。
【符号の説明】
３４、４８  クロック発生部
４４、５８  クロック分配部
４０  ＤＬＬ
５４  ＰＬＬ
３６、５０  第１クロック伝送ライン
４２、５６  第３クロック伝送ライン
４６、６０  第２クロック伝送ライン
【図１】
0003797749.tif 000002
【図２】
0003797749.tif 000003
【図３】
0003797749.tif 000004
【図４】
0003797749.tif 000005