(57)【特許請求の範囲】
【請求項１】
クロック信号供給源によって生成されたグローバル・クロック信号に応答して分散同期論理システムの複数のモジュールの各々で別々にローカル・クロック信号を発生するための方法であって、前記ローカル・クロック信号は互いに実質的に同位相であり、
前記クロック信号供給源から第１と第２の伝送線経由で各モジュールへ前記グローバル・クロック信号を伝送する工程であって、前記第１と第２の伝送線が前記クロック信号供給源と各モジュールの間で実質的に長さが等しいが実質的に異なる信号伝播速度を有するものと、
前記クロック信号供給源と各モジュールの間の前記第１と第２の伝送線の長さを検出する工程と、
前記第１と第２の伝送線の一方において各モジュールに到着する際に、そのモジュールと前記クロック信号供給源の間の前記検出した伝送線長の関数である遅延時間だけ前記グローバル・クロック信号を遅延することによって各モジュールで別々のローカル・クロック信号を発生するようにする工程と
から成ることを特徴とする方法。
【請求項２】
前記遅延時間が前記検出した伝送線長に逆比例することを特徴とする請求の範囲第１項に記載の方法。
【請求項３】
前記クロック信号供給源と各々のモジュールの間で前記第１と第２の伝送線の長さを検出する前記工程が前記第１の伝送線経由で前記各モジュールへ到着する時の前記グローバル・クロック信号の位相を前記第２の伝送線経由で前記各モジュールに到着する時の前記グローバル・クロック信号の位相と比較することを特徴とする請求の範囲第１項に記載の方法。
【請求項４】
前記第１と第２の伝送線の長さを検出する工程と前記グローバル・クロック信号を遅延する工程が、
前記第１の伝送線経由で各モジュールに到着する時の前記グローバル・クロック信号の位相を前記第２の伝送線経由で前記モジュールに到着する時の前記グローバル・クロック信号の位相と比較して前記長さを表わす大きさの第１の信号を発生するサブ工程と、
前記第１の信号に応答して第２の信号を生成し、前記第２の信号の大きさが前記第１の信号の大きさの所定の関数となるようにするサブ工程と、
前記グローバル・クロック信号を遅延回路に通して前記第１と第２の伝送線の一方を経由して前記グローバル・クロック信号が前記モジュールに到着した後で前記ローカル・クロック信号を発生し、前記遅延回路が前記遅延時間だけ前記グローバル・クロック信号を遅延し、前記遅延時間が前記遅延回路への制御入力として提供される前記第２の信号の大きさにしたがって制御されるようにするサブ工程と
から成ることを特徴とする請求の範囲第１項に記載の方法。
【請求項５】
前記第２の信号を生成する工程が、
アドレス可能なメモリーの別々のアドレスにデータ値を格納するサブ工程と、
前記アドレス可能なメモリーが前記格納しているデータ値の１つを読み出すように前記第１の信号の大きさにしたがって前記アドレス可能なメモリーをアドレスするサブ工程と、
前記読み出したデータ値にしたがって前記第２の信号の大きさを発生するサブ工程と
から成ることを特徴とする請求の範囲第４項に記載の方法。
【請求項６】
クロック信号供給源によって生成されたグローバル・クロック信号に応答して同期論理システムの複数のモジュールの各々で別々のローカル・クロック信号を発生する方法であって、
前記クロック信号供給源から各モジュールへ第１と第２の伝送線の各々を経由して前記グローバル・クロック信号を伝送する工程と、
前記第１の伝送線経由で各モジュールに到着する際に調節可能な第１の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記モジュールで第１のローカル・クロック信号を発生する工程と、
前記第２の伝送線経由で各モジュールに到着する際に調節可能な第２の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記モジュールで第２のローカル・クロック信号を発生する工程と、
各々のモジュールで前記第１と第２の遅延時間を調節して各モジュールで発生した前記第１と第２のローカル・クロック信号の間の所定の位相関係を提供する工程とから成り、
前記第１と第２の伝送線が前記クロック信号供給源と各モジュールの間が実質的に長さが等しいが前記第１の伝送線のグローバル・クロック信号伝播速度が前記第２の伝送線のグローバル・クロック信号伝播速度のＭ倍（Ｍは１以外の数）であることを特徴とする方法。
【請求項７】
前記第２の遅延時間の前記第１の遅延時間に対する比が各モジュールについて実質的にＭに等しいことを特徴とする請求の範囲第６項に記載の方法。
【請求項８】
クロック信号供給源によって生成されたグローバル・クロック信号に応答して同期論理システムの複数のモジュールに別々のローカル・クロック信号を発生するための装置であって、前記ローカル・クロック信号が互いに実質的に同位相であり、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第１の伝送線と、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第２の伝送線と、
各モジュールに付属し、前記クロック信号供給源とこれに関係するモジュールの間で前記第１と第２の伝送線の長さを検出して前記第１と第２の伝送線の一方で関連するモジュールに到着する時に前記検出した伝送線長の関数である遅延時間だけ前記グローバル・クロック信号を遅延するためのデスキュー手段とを含み、
前記第１と第２の伝送線が前記クロック信号供給源と各モジュールの間が実質的に等しい長さだが実質的に異なるグローバル・クロック信号伝播速度を有することを特徴とする装置。
【請求項９】
前記遅延時間が前記検出した伝送線長に逆比例することを特徴とする請求の範囲第８項に記載の装置。
【請求項１０】
前記デスキュー手段が前記第１の伝送線経由で前記付属するモジュールに到着する時の前記グローバル・クロック信号の位相と前記第２の伝送線経由で前記付属するモジュールに到着する時の前記グローバル・クロック信号の位相とを比較するための手段とから成ることを特徴とする請求の範囲第８項に記載の装置。
【請求項１１】
前記デスキュー手段が、
前記第１の伝送線経由で前記付属するモジュールに到着する時の前記グローバル・クロック信号の位相と前記第２の伝送線経由で前記付属するモジュールに到着する時の前記グローバル・クロック信号の位相とを比較して前記長さを表わす大きさの第１の信号を発生するための手段と、
前記第１の信号に応答して第２の信号を生成し、前記第２の信号の大きさが前記第１の信号の大きさの所定の関数となるようにするための手段と、
前記第１と第２の伝送線の一方を経由して前記モジュールに前記グローバル・クロック信号が到着した後で前記遅延時間だけ前記グローバル・クロック信号を遅延して前記ローカル・クロック信号を発生し、前記遅延時間が前記遅延手段への入力として供給された前記第２の信号の大きさにしたがって制御されるようにする遅延手段と
とから成ることを特徴とする請求の範囲第８項に記載の装置。
【請求項１２】
前記第２の信号を発生するための前記手段が、
別々のアドレスにデータ値を格納するためのアドレス可能なメモリーと、
前記第１の信号の大きさにしたがって前記アドレス可能なメモリーをアドレスして前記アドレス可能なメモリーが前記格納してあるデータ値のアドレスされた１つを読み出すようにするための手段と、
前記読み出したデータ値にしたがって前記第２の信号の大きさを発生するための手段と
から成ることを特徴とする請求の範囲第１１項に記載の装置。
【請求項１３】
クロック信号供給源によって生成されたグローバル・クロック信号に応答して同期論理システムの複数のモジュールの各々で別々のローカル・クロック信号を発生するための装置であって、前記ローカル・クロック信号が互いに実質的に同位相であり、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第１の伝送線と、
各モジュールに付随して、前記第１の伝送線経由で各モジュールに到着する時に調節可能な第１の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記付随するモジュールのための第１のローカル・クロック信号を発生するための第１の遅延手段と、
各モジュールに付随して、前記第２の伝送線経由で各モジュールに到着する時に調節可能な第２の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記モジュールで第２のローカル・クロック信号を発生するための第２の遅延手段と、
各モジュールに付随して、前記モジュールの付随する前記第１と第２の遅延手段の前記第１と第２の遅延時間を調節して前記付随するモジュールの前記第１と第２のローカル・クロック信号の間に所定の位相関係を提供するための手段とから成り、
前記第１の伝送線のグローバル・クロック信号伝播速度が前記第２の伝送線のグローバル・クロック信号伝播速度のＭ倍（Ｍは実質的に１から変化する数）であることを特徴とする装置。
【請求項１４】
前記第２の遅延手段の前記第２の遅延時間の前記第１の遅延手段の前記第１の遅延時間に対する比が実質的にＭに等しいことを特徴とする請求の範囲第１３項に記載の装置。
【請求項１５】
ホスト・ユニットと前記ホスト・ユニットから離れた複数の論理モジュールとを含み、前記ホスト・ユニットがグローバル・クロック信号を生成するクロック信号供給源を含む同期論理システムにおいて、各モジュールで別々のローカル・クロック信号を発生するためと前記ホスト・ユニットと各モジュールの間でデータ信号を伝送するための方法であって、
伝送線経由で前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送する工程と、
前記クロック信号供給源と各モジュールの間で前記伝送線の長さを検出する工程と、
前記伝送線経由で各モジュールに到着する時に前記クロック信号供給源と前記モジュールの間の前記検出した伝送線長の関数である遅延時間だけ前記グローバル・クロック信号を遅延することによってそのモジュールで前記ローカル・クロック信号を発生する工程と、
前記ホスト・ユニットと前記モジュールの各々の間でデータ線経由でデータ信号を伝送する工程と、
前記クロック信号供給源と前記モジュールの間の前記検出した伝送線長の関数である前記遅延時間だけ前記モジュールの各々で前記データ信号を遅延する工程と
から成ることを特徴とする方法。
【請求項１６】
同期論理システムの複数のモジュールにおいて前記同期論理システムのホスト・ユニット内部のクロック信号供給源によって生成されたグローバル・クロック信号に応答して別々のローカル・クロック信号を発生するためと、前記ホスト・ユニットと前記モジュールの間にデータ信号を伝送するための装置であって、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第１の伝送線と、
前記クロック信号供給源から各モジュールと前記第１と第２の伝送線へ前記グローバル・クロック信号を伝送するための第２の伝送線と、
前記ホスト・ユニットと前記モジュールの各々の間に前記データ信号を伝送するためのデータ線と、
各モジュールに付属して、前記第１と第２の伝送線で前記付属するモジュールに到着する前記グローバル・クロック信号の間の位相差を検出し、
前記検出した位相差の関数である遅延時間だけ前記付随するモジュールで前記第１と第２の伝送線の一方に到着する前記グローバル・クロック信号を遅延することにより、前記付随するモジュールでローカル・クロック信号を発生するためと、前記データ線と前記付随するモジュールの間で前記遅延時間に等しい遅延量で前記データ信号を伝送するためのデスキュー手段と
から成ることを特徴とする装置。
【請求項１７】
前記第１と第２の伝送線と前記データ線は前記クロック信号供給源と各モジュールの間で実質的に等しい長さだが、前記第１の伝送線のグローバル・クロック信号伝播速度が前記第２の伝送線のグローバル・クロック信号伝播速度のＭ倍（Ｍは１以外の数）であり、前記データ線のデータ信号伝播速度が前記第１の伝送線の速度と実質的に等しいことを特徴とする請求の範囲第１６項に記載の装置。
【請求項１８】
クロック信号供給源によって生成されたグローバル・クロック信号に応答して同期論理システムの複数のモジュールの各々で別々のローカル・クロック信号を発生するためと、ホスト・ユニットと前記モジュールの各々の間でデータ信号を伝送するための装置であって、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第１の伝送線と、
前記クロック信号供給源から各モジュールへ前記グローバル・クロック信号を伝送するための第２の伝送線と、
各モジュールに付属して、前記第１の伝送線経由で各モジュールに到着する際に調節可能な第１の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記付属するモジュールのために第１のローカル・クロック信号を発生するための第１の遅延手段と、
各モジュールに付属して、前記第２の伝送線経由で各モジュールに到着する際に調節可能な第２の遅延時間だけ前記グローバル・クロック信号を遅延することによって前記モジュールのために第２のローカル・クロック信号を発生するための第２の遅延手段と、
各モジュールに付属して、前記データ線と前記付属するモジュールの間で前記調節可能な第１の遅延時間だけ前記データ信号を遅延するための第３の遅延手段と、
各モジュールに付属して、前記第１と第２の遅延時間を調節し前記付属するモジュールの前記第１と第２のローカル・クロック信号の間に所定の位相関係を提供するための手段とから成り、
前記第１の伝送線のグローバル・クロック信号伝播速度が前記第２の伝送線のグローバル・クロック信号伝播速度のＭ倍（Ｍは１以上に実質的に変化する数）であり、前記データ線の信号伝播速度が前記第１の伝送線の伝播速度と実質的に等しく、各モジュールにおける前記第１の遅延時間に対する前記第２の遅延時間の比が実質的にＭに等しいことを特徴とする装置。
【請求項１９】
第１の伝送線において信号スキューの大きさを表わす出力信号を生成するための装置であって、
電気パルスを生成するためのパルス・ジェネレータ回路と、
位相検出回路と、
前記パルス・ジェネレータ回路から前記位相検出回路へ前記パルスを伝送する第１の伝送線と、
前記パルス・ジェネレータ回路から前記位相検出回路へ前記パルスを別々に伝送するための第２の伝送線とから成り、
前記第１と第２の伝送線が前記パルス・ジェネレータ回路と前記位相検出回路の間で同じ長さを有するが異なる信号伝播速度を有し、
前記位相検出回路が前記第１と第２の伝送線での前記パルスの到着時間の間の位相差を表わす出力信号を発生し、
前記位相差が前記パルス・ジェネレータ回路と前記位相検出回路の間の前記第１の伝送線における信号スキューの大きさに比例することを特徴とする装置。
【発明の詳細な説明】
発明の背景
発明の分野
本発明はデジタル・システムの信号供給源と遠隔の動作モジュールの間で伝送される信号をデスキューするための及び／又は該信号の時間軸を補償するためのシステムに関する。
関連技術の説明
相互接続された一組の動作モジュールで形成された同期式のデジタル論理回路において、各モジュールへ配信される信号の１つがモジュール間の動作のタイミングを制御するためのクロック信号である。例えば、コンピュータはシャーシに装着されて中央制御装置及びクロック信号供給源を含むマザーボードへバックプレーン（ｂａｃｋｐｌａｎｅ）の配線によって相互接続してある数枚の回路基板を含むことがある。代表的には、バックプレーン配線中の導体の１本で各々の回路基板へクロック信号を伝送する。ある種の同期システムにおいては、基準信号パスの遅延量がシステム内でタイミング・レイテンシ（ｔｉｍｉｎｇ  ｌａｔｅｎｃｉｅｓ）（信号スキュー）を導入しないように相対時間で基準信号を同期するのが望ましい。
信号スキューは相互に同期して動作しなければならない分散コンポーネントを有する電子機器でも問題とされることがある。例えば、集積回路（ＩＣ）テスターはホスト・ユニットと、当該ホスト・ユニットと接続されている多重の動作モジュールとを含むことがある。各動作モジュールは試験中のＩＣの別々のピンへのインタフェースを提供する。様々な時刻に動作モジュールはＩＣピンへ試験信号を送信したり、そのピンにおいてＩＣによって発生した出力データを取り込む。ホスト・ユニットの機能の１つは動作モジュールの各作動を調整することである。被験デバイス（ＤＵＴ）への信号の到着時刻を同期するためには、各モジュール間の信号スキュー（歪曲）を除去する必要がある。例えば、試験の開始を知らせるためにホスト・ユニットは各動作モジュールへ「開始」信号を送信する。ホスト・ユニットは各動作モジュールへクロック信号も送信して試験中の動作モジュールの作動を同期させ、また、試験中にホストと動作モジュール間の通信を同期する。クロック信号及びその他の制御信号及びデータ信号が様々な距離を移動して動作モジュールへ到達する場合、様々なモジュールに異なる時間で到着する。このような制御及びクロック信号のスキューは、テスターの動作周波数に対して充分に大きい場合、各モジュール動作の間のタイミング不整合を起すことがあり、モジュールから被験デバイス（ＤＵＴ）の同期のとれた信号着信に悪影響を与えることがある。
ワトソン（Ｗａｔｓｏｎ）等に１９９４年１１月２９日付で特許付与された米国特許第５，３６９，６４０号は、クロック信号源から各々の動作モジュールまでセパレート式の伝送線を提供し、伝送線を調節して全部の線が同じ長さとなるようにして、各動作モジュールを遠隔操作するために送出されるクロック信号のスキューを減少するためのシステムを開示している。しかし、信号スキューの問題に対するこの「スター・バス」方式の解決方法は、非常に多数の伝送線を信号供給源から配線する必要があるため、多数の動作モジュールを備えたシステムにおいては、多少実用的ではない。
信号スキューを取り除くための別の方法はターグ（Ｔａｇｕｅ）等へ１９８４年５月８日付で特許付与された米国特許第４，４４７，８７０号に開示されている。ここではクロック信号が各動作モジュールへ到着した後で更にクロック信号を遅延させるための調節可能な遅延回路が各々の動作モジュールに提供される。各動作モジュールの遅延回路は、クロック信号伝送線の遅延量と調節可能な遅延回路によって提供される遅延量の和が標準遅延量と等しくなるように調節される。この方法は、バックプレーンにおけるように全ての動作モジュールに接続されている単一の伝送線から動作モジュールへクロック信号を供給できる。しかし、この方法では各動作モジュールの遅延回路を手作業で較正するという時間のかかる困難な作業を必要とする。また、動作モジュールが伝送線に沿って新しい位置へ移動されるとクロック遅延回路も再調整しなければならない。
発明の要約
本発明によるデスキュー（ｄｅｓｋｅｗ）・システム（時間軸補正システム）は単一の信号供給源で生成されたグローバル基準信号に応答してデジタル・システムの各分散モジュールでローカル・クロック信号を提供する。グローバル信号（ｇｌｏｂａｌ  ｓｉｇｎａｌ）は供給源から各モジュールへ同様の長さで信号伝播速度が異なる２本の独立した伝送線を経由して供給される。２本の伝送線を経由して各モジュールに到着する２つのグローバル信号の位相差は伝送線の長さに比例しているので、どちらかの伝送線の固有クロック信号遅延量に比例する。各モジュールのデスキュー回路はグローバル信号が２本の伝送線のうちの第１の線で到着してから更に遅延させてモジュールでローカル・クロック信号を生成する。デスキュー回路は２本の伝送線上でモジュールに到着する対応するグローバル基準信号の間の位相差を検出して第１の伝送線の固有遅延量を決定する。次にデスキュー回路はローカル・クロック遅延量を調整して固有の伝送線遅延量とローカル・クロック遅延量の和が標準遅延量と等しくなるようにする。全モジュールで同一の標準遅延量では全モジュールで作られるローカル・クロック信号が互いに同位相である。
したがって、本発明の目的は同期式の論理回路システムの別々のモジュールの動作を厳密に同期させるためのシステムを提供することである。
本明細書の結論部分では本発明の主題を特に指摘し明確に請求している。しかし、同じ参照文字が同じ部材を表わしている添付の図面を参照しつつ本明細書の残りの部分を読むことにより、本発明の構成及び実施方法を、これの更なる効果及び目的と併せて、当業者は最も良く理解できるであろう。
【図面の簡単な説明】
図１は、本発明による信号デスキュー・システムを使用するモジュール同期論理回路を示すブロック図である。
図２は、図１のデスキュー回路を更に詳細に示すブロック図である。
図３は、図２の遅延制御回路を更に詳細に示すブロック図である。
図４は、図２の位相検出回路を使用するのに適した従来技術の回路を示すブロック図である。
図５は、従来技術の遅延回路を示すブロック図である。
図６は、図２の遅延制御回路の別の実施の形態を示すブロック図である。
図７は、従来技術の遅延回路を示すブロック図である。
図８は、図１のデスキュー回路の別の実施の形態を示すブロック図である。
図９は、図７のデスキュー・システムでのクロック信号遅延を示すブロック図である。
図１０は、信号の伝播速度を異ならせる伝送線を提供する回路基板の断面図である。
好適な実施の形態の説明
図１を参照すると、本発明はホスト・ユニット１２内部のホスト論理回路１０と、同期論理システムの動作モジュール１６（１）−１６（Ｎ）内部のＮ個一組の分散したローカル論理回路１４（１）−１４（Ｎ）との間で送信される信号をデスキューするためのシステムに関する。動作モジュール１６はホスト論理回路１０から様々な距離に配置される。ホスト論理回路１０とローカル論理回路１４は用途依存である。例えば論理システムは、ホスト論理回路１０がコンベンショナルなマイクロプロセッサで、ローカル論理回路１４がメモリーや周辺機器Ｉ／Ｏコントローラ又は同期式にコンピュータ・プロセッサと通信するその他のデバイスであるようなコンピュータであり得る。システム１０は、例えば、各ローカル論理回路１４が試験中の集積回路デバイスのセパレートピンへのインタフェースを提供する分散アーキテクチャ集積回路テスターであり得る。試験中の様々な時間に、動作モジュールは被験デバイスの端子２５（１）−２５（Ｎ）へ試験信号を送信するか、ピンでＩＣにより発生した出力データを取り込む。ホスト・ユニットは動作モジュールへ制御信号及び命令を提供する。
代表的な同期論理システムにおいて、グローバル・クロック信号は動作を同期するために各ローカル論理回路へ同時に送出される。ローカル論理回路は空間的に分散しているので、共通のクロック信号供給源から発したクロック信号のパルスは同時にローカル論理回路へ到着できない。これはローカル論理回路が異なる位置で共通伝送線をタップすることによりグローバル・クロック信号を取り込む場合に特に当てはまることである。クロック信号パルスがクロック供給源から出て来る時間と、各種のローカル論理回路にパルスが到着する時間の間の遅延量の差（スキュー）は、相互に同期的に動作する能力に影響する。本発明はクロック信号スキューを補償して各ローカル論理回路１４で互いに同位相になるローカル・クロック信号を提供する。信号配信システムは信号パス長の差に起因するホスト論理回路１０とローカル論理回路１４の間で送信される制御及び通信信号のスキューも補償する。
したがって、本発明のデスキュー・システムはＮ個一組のデスキュー回路１８（１）−１８（Ｎ）を含み、各々のデスキュー回路は対応する各動作モジュール１６（１）−１６（Ｎ）に内蔵されている。デスキュー・システムはホスト論理回路１０と各デスキュー回路１８の間で通信及び／又は制御信号を伝送するための制御信号バス２０も含む。バス２０はＣＬＫＡ伝送パス［２８（Ａ）］と同じ伝播速度を有する伝送パスを使用する。Ｉ番目のデスキュー回路１８（Ｉ）は対応するＩ番目のローカル論理回路１４（Ｉ）と制御信号バス２０の間のインタフェースを提供する。ここで「Ｉ」は１からＮまでの数である。ホスト論理回路１０で生成された出力信号はバス２０を経由して各デスキュー回路１８（Ｉ）へ渡り、ここで調節可能な遅延回路ＤＥＬＡＹ（Ｉ）を介して入力信号２２として対応するローカル論理回路１４（Ｉ）へ供給される。
本発明の信号配信システムはクロック供給源２６と、クロック供給源２６で互いに結線された一対の伝送線２８Ａ及び２８Ｂも含み、伝送線は各々がクロック供給源２６をデスキュー回路１８へ相互接続する。クロック供給源２６は周期グローバル・クロック信号ＣＬＫＧを伝送線２８Ａ及び２８Ｂ各々に同時に発する。伝送線２８Ａ及び２８Ｂはグローバル・クロック信号を各々別々のクロック信号ＣＬＫＡ及びＣＬＫＢとしてデスキュー回路１８へ供給する。各デスキュー回路１８は伝送線２８Ａ及び２８Ｂに沿って同等の距離で伝送線２８Ａ及び２８Ｂをタップする。ＣＬＫＡとＣＬＫＢ信号は任意の（Ｉ番目の）デスキュー回路１８（Ｉ）に到着してからデスキュー回路１８（Ｉ＋１）に到着する。しかし、クロック供給源２６とＩ番目のデスキュー回路１８（Ｉ）の間を移動する際に、ＣＬＫＡ信号はＣＬＫＢ信号が伝送線２８Ｂに沿って移動するのと実質的に同じ距離を伝送線２８Ａに沿って移動する。
本発明によれば、伝送線２８Ａ及び２８Ｂでは信号伝播速度が異なる。更に詳しくは伝送線２８ＡのＣＬＫＡ信号の伝播速度は伝送線２８Ｂ上のＣＬＫＢ信号の伝播速度よりＭ倍（ここでＭは１より大きな数とする）速い。つまり、同じ距離を移動するということにもかかわらず、ＣＬＫＡ信号のパルスは、これに対応するＣＬＫＢ信号のパルスより先に、Ｉ番目のデスキュー回路１８（Ｉ）に到着することになる。ＣＬＫＡ信号とＣＬＫＢ信号がそれぞれ対応するパルスのデスキュー回路１８（Ｉ）へ到着する間の遅延時間は、クロック供給源２６とデスキュー回路１８（Ｉ）の間の伝送線２８Ａ及び２８Ｂの長さに比例する。つまり、ＣＬＫＡとＣＬＫＢの間の位相差は、クロック供給源２６から、デスキュー回路１８（Ｉ）がＣＬＫＡ及びＣＬＫＢを検出する伝送線２８Ａ及び２８Ｂに沿った点までの伝送線の長さの尺度である。
バス２０は伝送線２８Ａの伝播速度と同じ伝播速度を有する１本又はそれ以上の伝送線を含む。バス２０に沿ってホスト論理回路１０とデスキュー回路１８（Ｉ）の間の距離は、クロック供給源２６とデスキュー回路１８（Ｉ）の間の伝送線２８Ａに沿った距離と実質的に同一である。信号パルスがバス２０上のホスト論理回路１０と、伝送線２８上のクロック供給源２６を同時に出発した場合、それらは同じ距離を移動し同じ伝播速度を有することから同時にデスキュー回路１８（Ｉ）に到着する。
各々のデスキュー回路１８（Ｉ）はＣＬＫＡ及びＣＬＫＢ信号からローカル・クロック信号ＣＬＫ（Ｉ）を取り出してローカル・クロック信号ＣＬＫ（Ｉ）を対応するローカル論理回路１４（Ｉ）への入力として供給する。デスキュー回路１８は確実にローカル・クロック信号ＣＬＫ（１）−ＣＬＫ（Ｎ）が全て実質的に互いに同位相にする。ローカル論理回路１４（１）−１４（Ｎ）はこれをタイミング信号として用いてローカル入力信号２２（１）−２２（Ｎ）の受信を含む動作を同期する。
各々のデスキュー回路１８（Ｉ）は入力ＣＬＫＡ信号を調節可能な遅延時間ＤＥＬＡＹ（Ｉ）だけ遅延することにより、これのローカル・クロック信号ＣＬＫ（Ｉ）を発生する。デスキュー回路１８（Ｉ）がクロック供給源２６に近いほどデスキュー回路１８（Ｉ）はＣＬＫＡ信号を長く遅延させてローカル・クロック信号ＣＬＫ（Ｉ）出力を発生する。更に詳しくは、各々のデスキュー回路１８（Ｉ）は全てのローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）を互いに同位相にするのに充分なだけの時間量だけＣＬＫＡを遅延させる。
各々のデスキュー回路１８（Ｉ）は、第１にＣＬＫＡ信号とＣＬＫＢ信号の対応する両パルスの到着の間の期間を測定することにより、ＣＬＫＡ信号を遅延させる時間量を決定する。この測定した期間はクロック供給源２６からデスキュー回路１８（Ｉ）までの伝送線２８Ａ（又は伝送線２８Ｂ）の長さに比例するので、クロック供給源２６から各デスキュー回路１８（Ｉ）までＣＬＫＡ信号が移動するのに必要な時間Ｄ（Ｉ）にも比例することになる。遅延時間ＤＥＬＡＹ（Ｉ）は時間Ｄ（Ｉ）とＤＥＬＡＹ（Ｉ）の和が一定の総遅延量ＴＤと等しくなるように調節される：
ＳＫＥＷ（Ｉ）＝ＴＤ
＝Ｄ（Ｉ）＋ＤＥＬＡＹ（Ｉ）
＝一定
ここで、ＳＫＥＷ（Ｉ）はクロック供給源２６でのグローバル・クロック信号に対するローカル・クロック信号ＣＬＫ（Ｉ）のスキューである。
各々のデスキュー回路１８（Ｉ）は、また、バス２０の伝送線から同じ遅延回路ＤＥＬＡＹ（Ｉ）を介してローカル論理回路１４（Ｉ）へローカル入力信号２２（Ｉ）を供給する。つまり、ホスト論理回路１０から出発する信号は同時に全てのローカル論理回路１４（Ｉ）にローカル入力信号２２（Ｉ）として到着する。
図２を参照すると、本発明の好適な実施の形態によれば、図１のデスキュー回路１８（Ｉ）は遅延時間ＤＥＬＡＹ（Ｉ）だけＣＬＫＡ信号を調節可能に遅延させてローカル・クロック信号ＣＬＫ（Ｉ）を発生するための遅延回路３２を含む。遅延制御回路３４は位相差を測定して、遅延回路３２の遅延時間ＤＥＬＡＹ（Ｉ）を適当に調節する出力信号ＣＳを発生する。ＣＳ信号は遅延制御信号として遅延回路３２と構造的に同じである遅延回路３６にも印加され、ＣＳ信号に応答して同じ遅延時間ＤＥＬＡＹ（Ｉ）を提供する。遅延回路３６はバス２０の線上に到着する信号を遅延させて、図１のローカル論理回路１４（Ｉ）へローカル入力信号２２（Ｉ）を提供する。簡略化のため、１つだけの遅延回路３６が図２には図示してある。ＣＳ信号によって制御される同じ遅延回路を必要に応じて提供して、バス２０の各線をローカル論理回路の入力及び／又は出力にリンクすることができる。
図３は、遅延制御回路３４の１つの実施の形態を示す。遅延制御回路３４はＣＬＫＡ及びＣＬＫＢ信号を受信し、ＣＬＫＡとＣＬＫＢの間の位相差に比例した電圧を有する出力信号ＶＰＨを発生する位相検出回路４０を含む。Ａ／Ｄコンバータ４２はＶＰＨ信号を同様の大きさのデジタル値ＡＤＤＲに変換する。デジタル値ＡＤＤＲは各々のアドレスに制御データ（ＤＡＴＡ）を格納するアドレス可能なメモリー４４をアドレスして、Ｄ／Ａコンバータ４６へ現在アドレスしているＤＡＴＡを供給する。ＤＡＣ４６はＤＡＴＡの大きさに比例した大きさのＣＳ信号を発生する。メモリー４４の各アドレスに格納されたデータは、ＣＬＫＡ信号とＣＬＫＢ信号の間の任意の位相差に対してＣＳ信号が遅延回路３２に適当な遅延量を提供する大きさを有するように調節される。このような格納されたＤＡＴＡ値はオシロスコープ又はその他の位相検出装置を使用してグローバル・クロック信号ＣＬＫＧとローカル・クロック信号ＣＬＫ（Ｉ）の間の位相関係をモニタし、また、ローカル・クロック信号ＣＬＫ（Ｉ）とグローバル・クロック信号ＣＬＫＧがデジタル値ＡＤＤＲの各々の値について所望の位相関係を有するまで反復的にＤＡＴＡを調節することにより決定することができる。
図４は、図３の位相検出回路４０として使用するのに好適な周知の従来技術の位相検出回路を示す。Ｄ型フリップフロップ５０はＣＬＫＡ信号がＣＬＫＢ信号に先行する場合に出力信号５２を高値にし、ＣＬＫＡ信号がＣＬＫＢ信号より遅れる場合には低値にする。ローパス・フィルタ５４は信号５２を濾波して増幅器５８への入力を提供する。増幅器５８は入力信号５６に応答してＶＰＨ信号出力を発生する。ＶＰＨの大きさはＣＬＫＡ信号とＣＬＫＢ信号の間の位相差に比例する。
図５は、図１の遅延回路３２として使用するのに適した周知の遅延回路を示す。遅延回路３２は直列接続してある一組のインバータ回路６０を含み、ＣＬＫＡ信号が直列の第１のインバータ回路の入力へ供給され、ローカル・クロック信号ＣＬＫ（Ｉ）が直列の最後のインバータ回路の出力に発生する。ＣＳ信号はインバータへ電力を供給する。ＣＳ信号の大きさが増加するとインバータ回路６０各々の信号伝播率も増加し、これによって、遅延回路３２の遅延量が減少する。
図６及び図７は、遅延制御回路３４と遅延回路３２の別の実施の形態を示す。図６を参照すると、遅延制御回路３４は、図３の位相検出回路４０、Ａ／Ｄコンバータ４２、メモリー４４と同様の位相検出回路６２、Ａ／Ｄコンバータ６４、メモリー６６を含む。しかし、この実施の形態において、遅延回路３２へ供給されるＣＳ信号は、図３のメモリー４４が出力ＤＡＴＡ信号を発生するのと同じ方法でメモリー６６によって発生したデジタル・データ信号である。図７を参照すると、別の遅延回路３２は直列接続された一組のインバータ回路６８を含み、ＣＬＫＡ信号は直列の第１のインバータ回路へ入力として供給される。図６のメモリー６６のデジタルＣＳ出力によって制御されるマルチプレクサ７０は、出力ローカル・クロック信号ＣＬＫ（Ｉ）とするべきインバータ６６の１つの出力を選択する。メモリー６６に格納された変換データの値は、図３のメモリー４４に格納すべき変換データの値を確認するために本明細書で前述した方法で実験的に設定した。図７に図示した遅延回路３２の実施の形態は、当業者には周知のものである。
図８は、図１のデスキュー回路３０（Ｉ）の別の実施の形態７１を示す。デスキュー回路７１は一対の遅延回路７２Ａ及び７２Ｂを含む。遅延回路７２ＡはＣＬＫＡ信号を遅延させて第１のローカル・クロックＬＡを発生する（クロックＬＡは出力ローカル・クロック信号ＣＬＫ（Ｉ）として使用される）。遅延回路７２ＢはＣＬＫＢ信号を遅延して第２のローカル・クロック信号ＬＢを発生する。ＬＡとＬＢ信号は（図４の位相検出回路４０と同様の）位相検出回路７６へ入力として供給され、これがＬＡとＬＢの間の位相差に比例した電圧を有する出力信号ＶＰＨを発生する。差動増幅器７８はＶＰＨ信号を定電圧基準信号ＶＲＥＦに比較して、ＶＰＨとＶＲＥＦの間の差に比例した大きさを有する出力信号ＶＰＬＬを発生する。ＶＰＬＬ信号は遅延回路７２Ａと遅延回路７２Ｂの両方へ制御入力として共通に供給される。
遅延回路７２Ａ及び７２Ｂは同様な方法で変化する。ＶＰＬＬが増加すると、遅延回路７２Ａ及び７２Ｂの両方によって提供される遅延量が減少する。しかし、ＶＰＬＬの任意の大きさについて、遅延回路７２Ｂによって提供される遅延時間は遅延回路７２Ａによって提供される遅延時間よりＭ倍長い。本明細書で前述したように、図１の伝送線２８Ａの信号伝播速度は伝送線２８Ｂの信号伝播速度よりＭ倍大きい。つまり、クロック供給源とデスキュー回路の間で伝送線２８Ｂによって提供される信号遅延時間は伝送線２８Ａの遅延量よりＭ倍長い。遅延回路７２Ａ及び７２Ｂが図５の遅延回路３２と同様である場合、２つの遅延回路の間の遅延比Ｍは、例えば、２つの遅延回路に個数の異なるインバータ・ステージを使用することによって設定できる。また、インバータ・ステージが、例えば、ＣＭＯＳトランジスタによって実装される場合、遅延比Ｍは当業者に周知の方法でインバータ６０を形成するＣＭＯＳトランジスタのチャンネル幅を変化させることによって微調整することができる。
図９は、図８の回路の信号遅延を示す。ローカル・モジュールはクロック供給源２６からの可変距離Ｌで伝送線２８Ａ及び２８ＢをタップしてＣＬＫＡ及びＣＬＫＢ信号を取得する。タップとクロック供給源２６の間の伝送線２６Ａにおける固有の信号遅延量Ｄ（Ｌ）はＬに対して直線的に比例する。伝送線２８Ａでの信号伝播速度は伝送線２８ＢのそれよりＭ倍大きいことから、伝送線２８Ｂにおける固有信号遅延量Ｍ＊Ｄ（Ｌ）は伝送線２８（Ａ）の固有信号遅延量Ｄ（Ｌ）よりＭ倍長い（ここで記号“＊”は乗算を表わす）。遅延回路７２Ａによって提供される遅延量はＬの関数でもあり、図９においてＤ′（Ｌ）として表わされている。任意の大きさのＶＰＬＬについて図７の遅延回路７２Ｂによって提供される遅延量は遅延回路７２Ａによって提供される遅延量よりＭ倍大きいので、遅延回路７２Ｂの遅延量はＭ＊Ｄ′（Ｌ）である。
図９の検証によって分かるように、ローカル・クロックＬＡは、伝送線２８Ａと遅延回路７２Ａの遅延量Ｄ（Ｌ）とＤ′（Ｌ）の和だけクロック供給源２０の出力で周期グローバル・クロック信号ＣＬＫＧから遅延される。つまり、ローカル・クロックＬＡの位相は、周期グローバル・クロック信号ＣＬＫＧに対して、
ＰＨＡＳＥ（ＬＡ）＝［Ｄ（Ｌ）］＋［Ｄ′（Ｌ）］              （１）
となる。
同様に、周期グローバル・クロック信号ＣＬＫＧに対するローカル・クロックＬＢの位相は、
ＰＨＡＳＥ（ＬＢ）＝［Ｍ＊Ｄ（Ｌ）＋Ｍ＊Ｄ′（Ｌ）］          （２）
となる。
図８の位相検出回路７６によって検出されたＬＡとＬＢの間の位相差は、したがって、
ＰＨＡＳＥ（Ｂ：Ａ）＝ＰＨＡＳＥ（ＬＢ）−ＰＨＡＳＥ（ＬＡ）
ＰＨＡＳＥ（Ｂ：Ａ）＝［Ｍ＊Ｄ（Ｌ）＋Ｍ＊Ｄ′（Ｌ）］−［Ｄ（Ｌ）＋Ｄ′（Ｌ）］
ＰＨＡＳＥ（Ｂ：Ａ）＝（Ｍ−１）＊［Ｄ（Ｌ）＋Ｄ′（Ｌ）］      （３）
となる。
式（１）と式（３）から
ＰＨＡＳＥ（ＬＡ）＝Ｄ（Ｌ）＋Ｄ′（Ｌ）
＝ＰＨＡＳＥ（Ｂ：Ａ）／（Ｍ−１）          （４）
となる。
位相検出回路７６と差動増幅器７８によって提供されるフィードバック制御ＶＰＬＬは、ローカル・クロックＬＢとＬＡの間の位相差ＰＨＡＳＥ（Ｂ：Ａ）を、差動増幅器７８へ供給される基準信号ＶＲＥＦの電圧で決定される一定値に保持する。フィードバックループはＶＰＨ電圧がＶＲＥＦ電圧に等しいことを必要とする。ＶＰＨ電圧は位相ＰＨＡＳＥ（Ｂ：Ａ）に比例するので、ＰＨＡＳＥ（Ｂ：Ａ）はＶＰＨ電圧をＶＲＥＦ電圧と等しくするのに必要とされる何らかの値に固定される。
ＰＨＡＳＥ（Ｂ：Ａ）とＭはＬとは独立している定数であるから、式（４）からＰＨＡＳＥ（ＬＡ）、つまり、クロック供給源２６の出力におけるローカル・クロックＬＡの周期グローバル・クロック信号ＣＬＫＧに対する位相もＬから独立していることが分かる。これは、同じ大きさのＶＲＥＦ信号が全部のデスキュー回路内部にある差動増幅器７８へ供給される場合には、システムの全部のデスキュー回路で生成するローカル・クロック信号ＬＡが、クロック供給源２６の出力において周期グローバル・クロック信号ＣＬＫＧに対して同じ位相を有することを表わしている。ＬＡ信号はローカル論理回路へ出力されるローカル・クロック信号ＣＬＫ（Ｉ）として使用されるので、図１の全てのローカル・クロック信号ＣＬＫ（１）−ＣＬＫ（Ｎ）は互いに同位相になり、ローカル論理回路１４（１）−１４（Ｎ）の動作は厳密に同期することになる。
図８のＶＲＥＦの大きさはローカル・クロック信号ＬＡとＬＢの間の一定位相差ＰＨＡＳＥ（Ｂ：Ａ）が（Ｍ−１）＊Ｄ（ＬＭＡＸ）に等しくなるように選択すべきである。ＬＭＡＸは最も離れたローカル・モジュール伝送線タップよりもクロック供給源２６から更に遠い点まで伝送線２４８と２４８に沿っての距離である。Ｄ（ＬＭＡＸ）は、したがって、クロック供給源２６とその離れた点の間の伝送線２８Ａの固有信号総遅延量である。ＶＲＥＦの値は、得られた遅延量ＤＥＬＡＹ（１）−ＤＥＬＡＹ（Ｎ）が正でデスキュー回路１８（１）−１８（Ｎ）内の内部遅延回路の能力範囲内にあることを確実にするように選択すべきである。
式（４）からは、２本の伝送線の信号伝播速度の比であるＭの値が１よりも大きくなるべきであることも理解できる。伝送線がバックプレーン回路基板上に実装される場合にこれを行う１つの方法としては、１本の伝送線にマイクロストリップ導体を使用し、他方の伝送線にはストリップライン導体を使用することである。マイクロストリップ導体は基板の上部に形成しておき、ストリップライン導体は回路基板の層の間にサンドイッチする。例えば、比誘電定数５．０のファイバーガラス基板Ｇ−１０では、マイクロストリップ導体の伝播速度が５６５ｐＳ／ｆｔ（ピコ秒／フィート）となり、一方でストリップライン導体の伝播速度は４４２ｐＳ／ｆｔとなる。つまり、速度比Ｍは１．２８である。２本の導体の間の信号遅延量の差は伝送線長さで６８ｐＳ／インチである。
誘電定数が異なる回路基板層を使用することにより、デスキュー分解能を向上するようにＭを増加できる。図１０は、伝送線２８Ａとバス２０の線を提供するマイクロストリップ導体９０と９１が、接地面導体９４より上の上部ＦＲ４誘電体層９２（比誘電定数＝４．８）に形成されている多層回路基板８９の断面図を示す。伝送線２８Ｂを提供するストリップライン導体９５は２枚のデュロイド誘電体層９６と９７（比誘電定数＝１０）の間にサンドイッチしてあり、第２の接地面９８が回路基板の底部にある。この構造では伝播速度比Ｍ＝１．８２が得られる。２本の導体間の信号遅延量の差は伝送線長１インチあたり１２０ｐｓである。
以上で分散同期論理回路のための信号デスキュー・システムを説明した。前述の説明は本発明の好適な実施の形態を説明しているが、本発明から逸脱することなく当業者は広範な面において、好適な実施の形態に多くの変更をなすことができる。したがって、以下のクレームはこれら全ての変更が本発明の真の範囲と精神に納まる全ての変更を保護することを意図している。
【図１】
0003862240.tif 000002
【図２】
0003862240.tif 000003
【図３】
0003862240.tif 000004
【図４】
0003862240.tif 000005
【図５】
0003862240.tif 000006
【図６】
0003862240.tif 000007
【図７】
0003862240.tif 000008
【図８】
0003862240.tif 000009
【図９】
0003862240.tif 000010
【図１０】
0003862240.tif 000011