(57)【特許請求の範囲】
【請求項１】
外部から入力される第１のクロック信号の入力レベルが第１電位レベルもしくは第２電位レベルの一方状態に固定されている期間の時間を測定し、所定期間以上第１のクロック信号の入力状態が第１電位レベルもしくは第２電位レベルに固定されていること検知した場合、活性化レベルとなり、その他の場合に非活性化レベルとなる第１の活性化信号を出力するタイマー回路と、
活性化レベルの前記第１の活性化信号が入力された場合に、前記第１のクロック信号が第２電位レベルとして入力された場合の電位レベルであり、非活性化レベルの前記第１の活性化信号が入力された場合に前記第１のクロック信号の電位レベルである第２のクロック信号を出力する制御回路と、
活性化レベルの前記第１の活性化信号が入力された場合に、所定の遅延時間を経て活性化レベルとなり、非活性化レベルの第１の活性化信号が入力された場合は、第１の活性化信号の入力と同時に非活性化レベルとなる第２の活性化信号を出力する遅延回路と
を具備する半導体集積回路。
【請求項２】
活性化レベルの前記第１の活性化信号が入力されてから活性化レベルの前記第２の活性化信号が出力されるまでの遅延時間が、通常動作のサイクルタイムの半分以上の時間として設定されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
外部入力される第１のクロック信号を分周して第２のクロック信号を出力する分周器と、
前記第２のクロック信号が第１電位レベルもしくは第２電位レベルの一方状態に固定されている期間の時間を測定し、所定期間以上にわたって、前記第２のクロック信号の電位レベルが第１電位レベルもしくは第２電位レベルに固定されていること検知した場合、活性化レベルであり、その他の場合に非活性化レベルである第１の活性化信号を出力するタイマー回路と、
前記第１の活性化信号が活性化レベルの場合には、第２電位レベルであり、前記第１の活性化信号が非活性化レベルの場合には、前記第２のクロック信号と等しい電位レベルである第３のクロック信号を出力する制御回路と、
活性化レベルの前記第１の活性化信号が入力されてから、所定の遅延時間を経て活性化レベルとなり、非活性化レベルの前記第１の活性化信号が入力された場合には、前記第１の活性化信号の入力と同時に非活性化レベルとなる第２の活性化信号を出力する遅延回路と
を具備することを特徴とする半導体集積回路。
【請求項４】
活性化レベルの前記第１の活性化信号が入力されてから活性化レベルの前記第２の活性化信号が出力されるまでの遅延時間が、前記第３のクロック信号の周期の半分以上の時間として設定されていることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第２の活性化信号が活性化レベルの場合に入力信号及び前記第２の活性化信号に基づいて、電流消費削減動作を行うアナログ回路をさらに有することを特徴とする請求項１、２、３又は４いずれか１項記載の半導体集積回路。
【請求項６】
入力信号及び前記第２クロック信号に基づいて同期的に動作を行う内部回路をさらに有することを特徴とする請求項１又は２記載の半導体集積回路。
【請求項７】
入力信号及び前記第３クロック信号に基づいて同期的に動作を行う内部回路をさらに有することを特徴とする請求項３、４、又は５いずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体集積回路の消費電力削減に関するもので、特にその外部制御クロック信号を停止させる制御回路を用いた半導体集積回路に適用されるものである。
【０００２】
【従来の技術】
近年、半導体集積回路は高集積高密度化と共に高速化が進んでいる。特にＭＰＵの演算処理速度の増大及びＭＰＵとのデータのやり取りを行う記憶装置のデータ入出力の増大が顕著である。一般的な同期型半導体記憶装置では、外部からクロック信号が入力され、そのクロック信号の立ち上がりのタイミングに同期して、コントロール信号、アドレス信号、データ信号などの入力信号が、チップ内部に取り込まれ、次のクロック信号の立ち上がりまでの期間を１サイクルとして外部から動作が規定される。つまり、クロック信号がある周期でＨレベルとＬレベルとの間で切り替わりながら入力される限り、なんらかの動作が繰り返され、内部回路が電流を消費することとなる。
【０００３】
このような同期型半導体記憶装置において、例えば、ストップクロックと呼ばれる消費電力削減のためのモードが規定される。これは、外部入力されるクロック信号について、クロックのＨレベルとＬレベルとの切り替わりの動作を一時的にストップして、信号レベルをＬレベルに固定した状態に保つことにより、回路の内部動作をも停止して、その半導体記憶装置の消費電流を削減するために設けられるものである。
【０００４】
実際には、図７に示されるように外部クロック信号ＣＬＫ１がクロック入力回路５０に入力され、半導体記憶装置内のクロック信号に同期して動作を行う内部回路５１に内部クロック信号ＣＬＫ２としてクロック入力回路５０から出力される。また、タイマー検知回路５２がクロック入力回路５０に接続され、クロック入力回路５０の出力である内部クロック信号ＣＬＫ２が一定電位に固定されている期間を測定する。
【０００５】
ここで、通常のサイクルタイムに対して十分長い所定時間以上Ｌレベルに固定されていることが検知された場合、パワーダウン信号ＰＤが活性化される。このパワーダウン信号ＰＤは、動作停止が可能な個別回路５３を非活性化する。但し、外部クロック信号ＣＬＫ１が再び動き出したときには、すぐに装置の動作が復帰して通常の動作を再開することが必要である。このため、通常の動作状態への回復までに、時間がかかり、動作復帰上問題となるような回路は個別回路にはなりえず、そのような回路のパワーダウンは図れない。
【０００６】
ここで、個別回路においては、内部クロック信号が固定され、内部でレジスタ間のデータ転送が行われなくなり、ロジック回路の信号レベルも変化しないために、ロジック遷移により生ずる電流消費はなくなりＡＣ的な電流消費がセーブされるだけでなく、パワーダウン信号により、ＤＣ的に電流消費する回路も非活性化される。また、一般的なＣＭＯＳロジックを用いた回路であれば、スタティックなデジタル回路部の電流消費はきわめて少なくなるため、論理が固定されていれば、ほとんど電流消費はない。
【０００７】
ここで、外部クロック信号ＣＬＫ１のＨレベルまたはＬレベルと半導体記憶装置の内部動作について説明する。一例として、取り込まれた入力信号に関する動作としての取り込んだ入力データを指定されたアドレスへ書き込むといった書き込み動作、あるいは指定されたアドレスからのデータをセンスして出力レジスタへ格納するといった読み出し動作が、外部クロック信号ＣＬＫ１で規定される１サイクルの期間で行われる場合をタイミングチャートである図８を用いて説明する。
【０００８】
図８では、レイトライトの場合を示すので書き込みデータの入力が、アドレス/コントロール入力に対して１サイクル遅れて取り込まれて、実際の半導体記憶装置内での書き込み動作も、外部で書き込み指定されたサイクルから１サイクル遅れているが、サイクル内での動作という意味においては、違いはない。書き込みサイクルにおいては、外部クロック信号ＣＬＫ１の立ち上がりからサイクルが始まり、一旦立ち下がった後で、再び立ち上がるまでが１サイクルに相当する。
【０００９】
実際には、次の外部クロック信号ＣＬＫ１の１周期の期間に書き込み動作及び書き込みリカバリーイニシャライズ／プリチャージ動作を順次行う。ついで、外部クロック信号ＣＬＫ１の１周期に相当する読み出しサイクルでは読み出し動作及び読み出しリカバリーイニシャライズ／プリチャージ動作を順次行う。読み出し動作では、外部で読み出し指定されたサイクルから１サイクル遅れて半導体記憶装置内でのデータが外部に出力される。
【００１０】
ここで、動作を高速に行うためには、取り込まれたアドレスに対するワード線やビット線の選択を高速に行う必要がある。そのため、アドレス信号のデコードをするための回路において、インバータなどのゲート回路の回路閾値を傾けて、選択のための信号伝達遅延を高速化し、セルの選択までのスピードを速め、セルへのデータの書き込み、あるいは、セルデータのセンスをなるべく速く開始するといったことが行われる。
【００１１】
ここで、回路閾値を傾けるとは、例えば、図９に示されるように３段の直列接続のインバータ回路において、ＬレベルからＨレベルへの立ち上がり動作を高速化し、ＨレベルからＬレベルへの立ち下りをなまらせることを指し、具体的には各インバータのＰチャネルトランジスタサイズとＮチャネルトランジスタサイズの比を通常の比に対して、初段のインバータ５４はＰチャネルトランジスタサイズが大きく、次段のインバータ５５はＮチャネルトランジスタサイズが大きく、３段目のインバータ５６はＰチャネルトランジスタのサイズが大きくなるようにサイズ比をアンバランスにする。
【００１２】
トランジスタのサイズを大きくするには、一般的にチャネル幅を大きくすることで、設定できる。この場合、反対に非選択のスピードについては、不利となるようにゲート回路の回路閾値が傾いているために、選択されたデコードパスをもとの非選択のロジック状態に戻すための信号伝達は遅くなる。
【００１３】
そこで、図１０に示されるように１サイクルの中間時点となる外部クロック信号ＣＬＫ１の立ち下りエッジをトリガーとして、書き込み、あるいはセンスが終了した時点で、アドレスを非選択状態にリセットすることが行われる。これはセルの選択状態で行われる書き込み・センスなどの動作が終了し、アドレス情報の保持が必要なくなった時点で、次のサイクルの開始における新たなアドレスが取り込まれる前に、時間の掛かるアドレス非選択のデコードを行っておき、次の外部クロック信号ＣＬＫ１の立ち上がり、次のサイクルの開始での新規アドレス取り込みに備えておくということである。
【００１４】
また、書き込み動作における、データに応じた書き込み用データ線駆動、書き込みバッファの駆動や、読み出し動作におけるセンスアンプ活性化、出力へのデータ転送などの動作も、アドレスのリセット同様に外部クロック信号ＣＬＫ１の立ち下りエッジをトリガーにして、非活性化してよいタイミングが経過した時点で非活性化し、次のサイクルでの動作に備えて、イニシャライズ、プリチャージなどの動作を行っておく。こういったことにより、次のサイクルでの動作を高速化し、スピード性能を高めておくことが行われる。この場合、サイクルの前半、つまり外部クロック信号ＣＬＫ１がＨレベル状態では、内部が動作状態にあり、サイクルの後半、つまり外部クロック信号ＣＬＫ１がＬレベルの状態では、内部が非活性化状態にあることになる。
【００１５】
次に、ダブルデータレート（ＤＤＲ）と呼ばれる仕様の場合を図１１を用いて、説明する。通常の同期動作の場合、入力信号の取り込みは、外部クロック信号ＣＬＫ１の立ち上がりエッジのタイミングで行われる。これに対してＤＤＲでは、データ信号の入出力に限り、外部クロック信号ＣＬＫ１の立ち上がりエッジだけでなく、立ち下りエッジのタイミングを用いてデータの取り込み、あるいは出力を行うという仕様である。
【００１６】
このように半サイクルずらしてデータを取り込むことで、二倍のデータ転送レートを実現できる。半導体記憶装置内部では、この二倍のデータに対してアドレス空間を２つに分けて、並列処理すれば、従来の内部動作スピードを変更する必要はない。この仕様は、特に高速性が必要な場合に用いられ、外部クロック信号ＣＬＫ１に対して二倍のデータのやり取りがされる。
【００１７】
ここで、図１２に示されるように半導体記憶装置自身から、データ出力のタイミングに合わせて、エコークロック信号ＥＣＬＫと呼ばれるクロック信号をＯＵＴ３から出力し、データを受け取るＭＰＵ側にデータのストローブを立てるタイミングを知らせる機能を有することがある（ＩＳＳＣＣ２０００ダイジェスト  Ｐ２６７、Ａｎ  ８３３ＭＨｚ  １．５Ｗ  １８Ｍｂ  ＣＭＯＳ  ＳＲＡＭ  ｗｉｔｈ  １．６７Ｇｂ／Ｓ／ｐｉｎ参照）。
【００１８】
図１２では、メモリセル６０に複数のセンスアンプ６１，６２が接続され、これらセンスアンプ６１，６２にそれぞれマルチプレクサ６４，６５が接続されている。また、一入力端が電源電位に接続され、他入力端が接地電位に接続されたマルチプレクサ６６が設けられている。これらマルチプレクサ６４，６５，６６からの出力がそれぞれバッファ６７，６８，６９を介して入出力端子７０、７１、７２にそれぞれ接続され、半導体記憶装置から外部に信号が出力される。ここで、エコークロック信号ＥＣＬＫは例えばマルチプレクサ６６からバッファ６９を介して入出力端子７２から外部に出力される。このマルチプレクサ６６により、クロック信号ＣＫがＨレベルの場合に接地レベルの信号が入出力端子７２から出力され、クロック信号ＣＫがＬレベルの場合に電源レベルの信号が入出力端子７２から出力される。
【００１９】
このエコークロック信号ＥＣＬＫのタイミングとしては、図１０に示されるように半導体記憶装置がデータを出力するタイミングにおいて、クロックがＨレベルとＬレベルの間で遷移するのが一般的であった。しかし、周波数が高くなるに従い、エコークロック信号ＥＣＬＫの遷移のタイミングを、出力データ遷移と同時ではなく、図１１に示すように、データ遷移の中間タイミングで遷移するほうが、都合の良い場合が生じてきた。
【００２０】
この場合、データ出力が切り替わるタイミングと、エコークロックＥＣＬＫが切り替わるタイミングとでは、従来の図１０のようなケースでは外部クロック信号ＣＬＫ１のサイクルにして１／４周期分だけずれていることになる。今、この１／４周期の長さというタイミングは、ＭＰＵのデータ取り込みのタイミングマージンを直接左右することになるので、精度良いタイミング制御が必要である。
【００２１】
ここで、外部クロック信号ＣＬＫ１から、１／４周期という長さのクロック信号を生成するには、半導体記憶装置内部でクロックの倍周を行ない、ＰＬＬといった同期回路にてその制御を行わなければならず、半導体記憶装置にとって大きな負担となり得る。そこで、このようなエコークロックを必要とする場合には、図１１にあるように外部クロックを通常の倍の周波数で与えることが提案されている。
【００２２】
ここでは外部クロック信号ＣＬＫ３が２倍の周期で与えられるので、半導体記憶装置内部で１／２の周波数に分周を行うことで、通常の周期をもつ内部の動作用のクロックが得られ、一方、エコークロックの制御には、外部クロック信号ＣＬＫ３の立ち上がりエッジと立ち下がりエッジのタイミングを用いることで、内部周期の１／４のタイミングを、同期回路を用いることなく簡単に、かつ正確に生成することが可能となる。
【００２３】
【発明が解決しようとする課題】
以上のような従来の半導体集積回路では、以下の課題が生じる。
【００２４】
半導体集積回路内にセンスアンプなどアナログ回路を用いている場合、ＤＣ的に電流を流しつづけ、クロック信号の電位レベルが固定されていても、回路が活性化されている限りは電流を消費し続ける。よって、上記のような内部動作をもつ半導体集積回路においては、クロック信号をストップして固定しても、センスアンプなどの回路が活性化されるサイクル前半では、サイクル後半に比べて電流消費が増えてしまうという問題を生じる。ストップクロックモードを用いる場合は、クロック信号をＬレベルの状態、つまり、内部回路が非活性化された状態で止めるようにするといった制約が加わる。
【００２５】
また、外部クロック信号の周波数が内部動作の周波数に対して二倍の周波数で与えられる場合の半導体集積回路について、ストップクロックモードを設定する場合を考える。分周された内部クロック信号に対して、前述のように、内部回路がクロック信号のサイクル前半は回路活性化、クロック信号のサイクル後半は非活性化されているとする。
【００２６】
この場合、図１１に示すように、外部クロック信号ＣＬＫ３については、内部周期の前半/後半ともに、Ｈレベル/Ｌレベルいずれの状態にもなり得るので、図１０の例のように、外部クロック信号ＣＬＫ１のＨレベル/Ｌレベルの状態で、内部回路の活性化、非活性化を区別することができず、たとえ、クロック信号をＬレベルで止めるという制約を設けても、内部回路が非活性化された状態になるとは限らず、電流消費削減の効果が阻害されることとなる。
【００２７】
なお、特開平１０−３０３７２５号公報の図１などには、入力バッファがパワーセーブ状態から通常状態へ移る際のグリッジをラッチが内部に伝えないようにラッチ回路のクロック入力端子とパワーセーブ信号との間にオア回路と遅延回路とを設けた技術が記載されている。
【００２８】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００２９】
特に、本発明の目的は、外部クロック信号を停止させて消費電流削減を図る際に、クロック信号の電位がＨレベルまたはＬレベルのいずれであっても消費電流削減が図れ、かつ、クロック再開時に特別なシーケンス無しで通常動作へ復帰できる半導体集積回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、外部から入力される第１のクロック信号の入力レベルが第１電位レベルもしくは第２電位レベルの一方状態に固定されている期間の時間を測定し、所定期間以上第１のクロック信号の入力状態が第１電位レベルもしくは第２電位レベルに固定されていること検知した場合、活性化レベルとなり、その他の場合に非活性化レベルとなる第１の活性化信号を出力するタイマー回路と、活性化レベルの前記第１の活性化信号が入力された場合に、前記第１のクロック信号が第２電位レベルとして入力された場合の電位レベルであり、非活性化レベルの前記第１の活性化信号が入力された場合に前記第１のクロック信号の電位レベルである第２のクロック信号を出力する制御回路と、活性化レベルの前記第１の活性化信号が入力された場合に、所定の遅延時間を経て活性化レベルとなり、非活性化レベルの前記第１の活性化信号が入力された場合は、前記第１の活性化信号の入力と同時に非活性化レベルとなる第２の活性化信号を出力する遅延回路とを具備することによって、外部クロックを停止させて消費電流削減を図る際に、クロック信号の電位がＨレベルまたはＬレベルのいずれであっても消費電流削減が図れ、かつ、クロック信号の電位変化再開時に特別なシーケンス無しで通常動作へ復帰できる半導体集積回路を提供することが可能である。
【００３３】
さらに、本発明の別の態様によれば、外部入力される第１のクロック信号を分周して第２のクロック信号を出力する分周器と、前記第２のクロック信号が第１電位レベルもしくは第２電位レベルの一方状態に固定されている期間の時間を測定し、所定期間以上にわたって、前記第２のクロック信号の電位レベルが第１電位レベルもしくは第２電位レベルに固定されていること検知した場合、活性化レベルであり、その他の場合に非活性化レベルである第１の活性化信号を出力するタイマー回路と、前記第１の活性化信号が活性化レベルの場合には、第２電位レベルであり、前記第１の信号が非活性化レベルの場合には、前記第２のクロック信号と等しい電位レベルである第３のクロック信号を出力する制御回路と、前記第１の活性化信号の活性化レベルが入力されてから、所定の遅延時間を経て活性化レベルとなり、前記第１の活性化信号の非活性レベルが入力された場合は、前記第１の活性化信号の入力と同時に非活性化レベルとなる第２の活性化信号を出力する遅延回路とを具備する。この態様によっても、外部クロック信号を停止させて消費電流削減を図る際に、クロック信号の電位がＨレベルまたはＬレベルのいずれであっても消費電流削減が図れ、かつ、クロック信号の電位変化再開時に特別なシーケンス無しで通常動作へ復帰できる半導体集積回路を提供することが可能である。
【００３４】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体集積回路を、図１を用いて説明する。
【００３５】
図１に示されるように外部クロック信号ＣＬＫ３がクロック入力回路１に入力され、第１内部クロック信号ＣＬＫ４として出力される。第１タイマー検知回路２がクロック入力回路１に接続され、クロック入力回路１の出力である第１内部クロック信号ＣＬＫ４がＬレベルの一定電位に固定されている期間を測定する。
【００３６】
ここで、通常のサイクルタイムに対して十分長い所定時間以上Ｌレベルに固定されていることが検知された場合、パワーダウンを指示する信号を出力する。また、第２タイマー検知回路３がクロック入力回路１に接続され、クロック入力回路１の出力である第１内部クロック信号ＣＬＫ４がＨレベルの一定電位に固定されている期間を測定する。
【００３７】
ここで、通常のサイクルタイムに対して十分長い所定時間以上Ｈレベルに固定されていることが検知された場合、パワーダウンを指示する信号を出力する。第１タイマー検知回路２の出力であるパワーダウンを指示する信号及び第１内部クロック信号ＣＬＫ４が入力されるノア回路４が設けられている。さらに第２タイマー検知回路３の出力であるパワーダウンを指示する信号及び第１内部クロック信号ＣＬＫ４が入力される第１アンド回路５が設けられている。ノア回路４及び第１アンド回路５の出力はオア回路６に入力されている。このオア回路６の出力である第１パワーダウン信号ＰＤ１がインバータ７に入力され、その入力電位レベルが反転されて第２アンド回路８の一方入力端に入力されている。また、第１内部クロック信号ＣＬＫ４が、この第２アンド回路８の他方入力端に入力されている。この第２アンド回路８の出力が第２内部クロック信号ＣＬＫ５として、クロック信号に同期して動作を行う内部回路９に入力される。
【００３８】
この第２内部クロック信号ＣＬＫ５は、第１内部クロック信号ＣＬＫ４がＨレベルで、第１パワーダウン信号ＰＤ１がＬレベルの場合のみにＨレベルであり、それ以外の場合はＬレベルである。第１パワーダウン信号ＰＤ１は偶数段の複数個のインバータ素子からなる遅延回路１０に入力される。この遅延回路１０では所定時間だけ、入力された第１パワーダウン信号ＰＤ１を遅延して出力する。この遅延された第１パワーダウン信号ＰＤ１と、遅延されない第１パワーダウン信号ＰＤ１とが第３アンド回路１１に入力され、これらふたつの入力信号どちらもがＨレベルの場合のみ、Ｈレベルの第２パワーダウン信号ＰＤ２が出力され、他の場合にはＬレベルの第２パワーダウン信号ＰＤ２が出力される。この第２パワーダウン信号ＰＤ２は、動作停止が可能な複数個の個別回路１２を非活性化する。
【００３９】
ここで、第１タイマー検知回路２は例えば、図２に示される電源電位と接地電位との間に直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタとを有する偶数段のインバータを直列に接続して構成している。なお、図２では、直列接続されたトランジスタ間に抵抗素子を有するインバータをトランジスタの記号を用いて図示し、それ以外のインバータをインバータの記号にて図示している。
【００４０】
この第１タイマー検知回路２では第１内部クロック信号ＣＬＫ４が第１インバータ３０に入力されている。この第１インバータ３０の出力が第２インバータ３１に入力されている。以下同様に第３乃至第８インバータ３２，３３，３４，３５，３６，３７に順次前段のインバータの出力が入力されている。ここで、第３乃至第７インバータのそれぞれのＰチャネルトランジスタとＮチャネルトランジスタとの間には第１乃至第５抵抗素子３８，３９，４０，４１，４２が接続されている。また、第４、第６、第８インバータ３３、３５、３７の入力にはソースが接地電位に接続され、ゲートが第２インバータ３１の出力に接続された第１乃至第３Ｎチャネルトランジスタ４３，４４，４５のドレインがそれぞれ順次ひとつずつ接続されている。さらに第５、第７インバータ３４，３６の入力にはソースが電源電位に接続され、ゲートが第１インバータ３０の出力に接続された第１、第２Ｐチャネルトランジスタ４６，４７のドレインがそれぞれ順次ひとつずつ接続されている。第８インバータ３７の出力及び内部クロック信号ＣＬＫ４がともにノア回路４に入力され、否定論理和演算が行われて第１パワーダウン信号ＰＤ１となる信号がオア回路６に出力される。
【００４１】
すなわち、多段接続されたインバータを用いて、第１内部クロック信号ＣＬＫ４が所定時間Ｌレベルであることを検知して、ノア回路４の一方入力端に入力され、所定時間後の第１内部クロック信号ＣＬＫ４が直接ノア回路４の他端に入力され、両方の入力がＬレベルである場合にＨレベルの第１パワーダウン信号ＰＤ１が出力される。ここで、第１乃至第５抵抗素子３８，３９，４０，４１，４２は各インバータの回路閾値を傾けるためのものである。各抵抗素子の抵抗値は例えば、同じ抵抗値としてよい。
【００４２】
また、第３インバータ３２では、第１の抵抗素子３８はインバータの出力端に対してＰチャネルトランジスタ側に設けられている。このため、このインバータの入力端にＬレベル信号が入力されて、Ｐチャネルトランジスタがオン状態となっても第１の抵抗素子３８の存在により、出力端からＨレベルの信号が出力されにくくなる。逆にインバータの入力端にＨレベル信号が入力されて、Ｎチャネルトランジスタがオン状態となった場合にはＬレベル信号が出力端から出力されやすくなる。こうして第３インバータ３２ではその回路閾値が下げられている。
【００４３】
これに対して、第４インバータ３３では、第２抵抗素子３９はインバータの出力端に対してＮチャネルトランジスタ側に設けられている。このため、インバータの入力端にＨレベル信号が入力されて、Ｎチャネルトランジスタがオン状態となっても第２の抵抗素子３９の存在により、出力端からＬレベルの信号が出力されにくくなる。逆にインバータの入力端にＬレベル信号が入力されて、Ｐチャネルトランジスタがオン状態となった場合にはＨレベル信号が出力端から出力されやすくなる。こうして第４インバータ３３ではその回緒閾値が上げられている。
【００４４】
次段以降、第７インバータまで順次、その回路閾値を交互に傾けて直列接続させて、少ないロジック段数にて信号遅延を稼いでいる。ここで、Ｌレベル入力された場合の遅延がＨレベルが入力された場合の遅延よりも大きくなるように回路閾値が下げられたインバータがより多く用いられていて、Ｌレベル入力が行われた場合に遅延動作が行われる。
【００４５】
ここで、個別回路１２は、内部回路９中に含まれる回路で、例えば図３に示されるような入力初段回路である。この入力初段回路は、ソースが電源電位に接続され、ゲートにパワーダウン信号ＰＤが入力された第１Ｐチャネルトランジスタ１３と、この第１のＰチャネルトランジスタ１３のドレインにそれぞれのソースが接続され、ゲートに入力信号ＩＮが入力された第２Ｐチャネルトランジスタ１４と、ゲートに参照電位ＶＲＥＦが入力された第３Ｐチャネルトランジスタ１５とを有している。また、この第２Ｐチャネルトランジスタ１４のドレインに第１Ｎチャネルトランジスタ１６のドレインが接続されている。この第１Ｎチャネルトランジスタ１６のソースは接地電位に接続され、ゲートが第３Ｐチャネルトランジスタ１４のドレインに接続されている。また、第２Ｎチャネルトランジスタ１７はこの第１Ｎチャネルトランジスタ１６のゲートにドレイン及びソースが接続され、ソースが接地電位に接続されている。さらに第２Ｐチャネルトランジスタ１４のドレインと第１Ｎチャネルトランジスタ１６のドレインにインバータ１８の入力端が接続されて、出力信号ＯＵＴを内部回路内の他の回路に出力している。
【００４６】
この回路により、第２パワーダウン信号ＰＤ２がＬレベルの場合には、個別回路へ電源電位が入力されず、個別回路の消費電流削減が図られる。このような個別回路は例示した入力初段回路以外にプログラマブルインピーダンス、センスアンプなど直流電流が流れてしまう回路に適用される。
【００４７】
このようにパワーダウンを指示する信号を第１内部クロック信号ＣＬＫ４がＬレベル固定の場合とＨレベル固定の場合との二系統設けて、それぞれが活性化されるタイミングにある一定のタイミング差を設ける。そして、その内の一系統の早く活性化される方のパワーダウンを指示する信号を用いて、内部クロック信号の電位レベルを制御し、いずれかのパワーダウンを指示する信号が活性化された場合、第２内部クロック信号ＣＬＫ５がＬレベルとなるようにする。このようにすることで、図４に示されるように、たとえ外部から入力されるクロックがＨレベル（図中破線Ａ）で固定されていても、内部としては、ＨレベルからＬレベル（図中実線Ｂ）に遷移したとみなして、回路動作がサイクル後半の非活性化の状態に遷移する。
【００４８】
第１パワーダウン信号ＰＤ１により、第２内部クロック信号ＣＬＫ５が固定されれば、内部でレジスタ間のデータ転送が行われなくなり、ロジック回路の信号レベルも変化しないために、ロジック遷移により生ずる電流消費はなくなりＡＣ的な電流消費がセーブされる。また、一般的なＣＭＯＳロジックを用いた回路であれば、スタティックなデジタル回路部の電流消費はきわめて少なくなるため、論理が固定されていれば、ほとんど電流消費はない。
【００４９】
ここで、外部クロック信号ＣＬＫ３がある期間を超えてレベル固定された場合を検知して、パワーダウン信号を発生し、さらに、個別回路１２のパワーダウンは、もう一方の遅く活性化される第２パワーダウン信号ＰＤ２を用いて行う。今、これら両者のパワーダウン信号が活性化されるタイミング差を、遅延回路１０を用いて、通常動作のサイクルタイムＴｃｙの１／２以上にする。この設定により、第２内部クロック信号ＣＬＫ２がパワーダウンされ、内部回路９がサイクル後半の非活性化状態に遷移して、１／２サイクル以上、つまり通常の後半サイクルと同じ期間以上に、非活性化状態に保持された後で、ストップクロックモードによる個別回路１２のパワーダウン状態に遷移する。
【００５０】
このように、内部動作的には、外部クロック信号ＣＫ３がＨレベルに固定されているにも拘らず、外部クロック信号ＣＫ３がＬレベルに遷移してサイクル後半のプリチャージ、イニシャライズなどの次のサイクルへの準備が終了した時点で、ストップクロックモードのパワーダウンが実行されたことと同じにみなせる。また、外部クロック信号ＣＫＬ３の電位レベルが再度動き出す場合にも、外部クロック信号がＨレベルからＬレベルに遷移するために、内部回路９は後半サイクルの状態で継続されることとなり、動作に矛盾は無い。
【００５１】
クロック信号のサイクルにおいて前半のＨレベルでは、半導体集積回路内のセンスアンプのセンス動作や書き込み動作が行われて、時間を要するため、第２内部クロック信号ＣＬＫ５の前半サイクルでの立ち上がり動作が速く設定されて、十分な時間を確保している。また、第２内部クロック信号ＣＬＫ５の後半サイクルではプリチャージ動作やリセット動作がなされるが、これらは比較的に短時間で実行できるため、内部クロック信号の立ち下がり動作は立ち上がり動作に比べて、遅くなっている。
【００５２】
ここで、いずれのパワーダウン信号も、クロック再開と同時に非活性化される必要があるために、遅いほうの活性化信号への遅延は、ロジックが活性化される場合のみ遅延が付加されるようにする。以上のようにすることで、外部クロック信号を固定する際の電位レベルのＨレベルまたはＬレベルの如何に関わらず、Ｌレベルでストップクロックモードを行ったのと同じ効果が得られ、なんら特別な制約も付加されることはない。
【００５３】
また、外部クロック信号の電位レベルが動き出し、ストップクロックモード状態から通常動作状態に復帰する際にも、特別な制御を加えることなしに、なんら矛盾無くクロック停止前の状態から継続的に動作が復活することとなる。また、従来Ｌレベル側だけの固定状態を検知するタイマーを有していたが,この実施の態様では、クロック信号がＨレベル状態で固定されたことを検知するタイマーを有している。このため、クロック信号がＬレベルで固定となった場合に加えて、Ｈレベルに固定になった場合であっても、動作不要な回路へのストップクロック信号を出力して、動作を停止して、消費電力を削減できる。
（第２の実施の形態）
本発明にかかる第２の実施の形態にかかる半導体装置を、図５を用いて説明する。
【００５４】
ここでは、外部クロック信号が二倍の周波数で与えられる場合に本発明を適応している。図５に示されるように外部クロック信号ＣＬＫ３がクロック入力回路１に入力され、第１内部クロック信号ＣＬＫ４として出力される。この第１内部クロック信号ＣＬＫ４が分周器１９に入力され、半分の周期のクロック信号である第３内部クロック信号ＣＬＫ６として、出力される。第１タイマー検知回路２が分周器１９に接続され、分周器の出力である第３内部クロック信号ＣＬＫ６がＬレベルの一定電位に固定されている期間を測定する。
【００５５】
分周器１９は例えば図６に示されるような構成を具体的には有している。ここでは、第１内部クロック信号ＣＬＫ４がクロック入力回路１からレジスタ４８に入力されて、レジスタ４８の出力端から第３内部クロック信号ＣＬＫ６を出力している。また、この第３内部クロック信号ＣＬＫ６はノア回路４９の第１入力端にフィードバックされて入力されている。このノア回路４９はその第２入力端にイネーブル信号の反転信号ＥＮＢが入力されている。ノア回路４９はその出力をデータとしてレジスタ４８に出力している。ノア回路は入力されるイネーブル信号の反転信号ＥＮＢがＬレベルに固定されて、レジスタ４８の出力の反転されたレベルの信号をレジスタ４８に出力する。
【００５６】
レジスタ４８は第１内部クロック信号ＣＬＫ４の立ち上がりエッジで、データを更新する。このため、ノア回路４９からレジスタ４８の出力信号が反転して入力されることから、第１クロック信号ＣＬＫ４の立ち上がりのたびにＬレベルから、Ｈレベル、Ｌレベル、Ｈレベルと順次データがレジスタ４８に取り込まれて出力される。こうして、レジスタ４８の出力は結果として第１内部クロック信号ＣＬＫ４の倍の周期でクロック動作を行う第３内部クロック信号ＣＬＫ６となる。
【００５７】
ここで、通常のサイクルタイムに対して十分長い所定時間以上Ｌレベルに固定されていることが検知された場合、パワーダウンを指示する信号を出力する。また、第２タイマー検知回路３が分周器１９に接続され、分周器１３の出力である第３内部クロック信号ＣＬＫ６がＨレベルの一定電位に固定されている期間を測定する。ここで、通常のサイクルタイムに対して十分長い所定時間以上Ｈレベルに固定されていることが検知された場合、パワーダウンを指示する信号を出力する。
【００５８】
第１タイマー検知回路２の出力であるパワーダウンを指示する信号及び第３内部クロック信号ＣＬＫ６が入力されるノア回路４が設けられている。さらに第２タイマー検知回路３の出力であるパワーダウンを指示する信号及び第３内部クロック信号ＣＬＫ６が入力される第１アンド回路５が設けられている。ノア回路４及び第１アンド回路５の出力はオア回路６に入力されている。このオア回路６の出力である第３パワーダウン信号ＰＤ３がインバータ７に入力され、その入力電位レベルが反転されて第２アンド回路８の一方入力端に入力されている。また、第３内部クロック信号ＣＬＫ６が、この第２アンド回路８の他方入力端に入力されている。この第２アンド回路８の出力が第４内部クロック信号ＣＬＫ７として、クロック信号に同期して動作を行う内部回路９に入力される。
【００５９】
この第４内部クロック信号ＣＬＫ７は、第３内部クロック信号ＣＬＫ６がＨレベルで、第３パワーダウン信号ＰＤ３がＬレベルの場合のみにＨレベルであり、それ以外の場合はＬレベルである。第１パワーダウン信号ＰＤ３は偶数段の複数個のインバータ素子からなる遅延回路１０に入力される。この遅延回路１０では所定時間だけ、入力された第３パワーダウン信号ＰＤ３を遅延して出力する。この遅延された第３パワーダウン信号ＰＤ３と、遅延されない第３パワーダウン信号ＰＤ１とが第３アンド回路１１に入力され、これらふたつの入力信号どちらもがＨレベルの場合のみ、Ｈレベルの第４パワーダウン信号ＰＤ４が出力され、他の場合にはＬレベルの第４パワーダウン信号ＰＤ４が出力される。この第４パワーダウン信号ＰＤ４は、動作停止が可能な複数個の個別回路１２を非活性化する。
【００６０】
ここで、個別回路は、第１の実施の形態に示したような入力初段回路、プログラマブルインピーダンス、センスアンプなど直流電流が流れてしまう回路である。この場合は、クロック信号が固定されているかどうかのタイマーによるクロック信号の動作検知を外部クロック信号ではなく、内部で分周された内部サイクルと同じ周波数を持つ内部クロック信号で考えれば、前述の第１の実施の形態と全く同じに考えられる。
【００６１】
よって、外部クロック信号の周波数が二倍であっても、内部回路の回路動作が、通常と同じサイクル後半の非活性化状態としてプリチャージ、イニシャライズされた後に、個別回路のパワーダウンが行われることとなり、同様の効果を得ることができる。また、エコークロック信号の立ち上がり／立ち下がりのエッジがデータ出力のエッジに一致しないで、データ出力の中心にエッジが一致する場合であっても、分周回路から出力された外部周波数の１／２周期の内部クロック信号の立ち上がり／立ち下りエッジに一致して、ストップクロック信号を生成して、消費電流の削減を図ることができる。
【００６２】
【発明の効果】
本発明によれば、外部クロック信号を停止させて消費電流削減を図る際に、クロック信号の電位がＨレベルまたはＬレベルのいずれであっても、消費電流削減が図られ、かつクロック再開時に特別なシーケンスは無しで通常動作へ復帰できる半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る半導体集積回路の構成図である。
【図２】  本発明の第１の実施の形態に係る第１タイマー検知回路の回路図である。
【図３】  本発明の第１の実施の形態に係る個別回路の回路図である。
【図４】  本発明の第１の実施の形態に係る半導体集積回路のタイミングチャートである。
【図５】  本発明の第２の実施の形態に係る半導体集積回路の構成図である。
【図６】  本発明の第２の実施の形態に係る分周回路の構成図である。
【図７】  従来のクロック停止方法を用いた消費電流削減を図った半導体集積回路の構成図である。
【図８】  従来のクロック停止方法を用いた消費電流削減を図った半導体集積回路のタイミングチャートである。
【図９】  従来のクロック停止方法を用いた消費電流削減を図った回路図である
【図１０】  従来のダブルデータレートを利用したクロック停止方法を用いた消費電流削減を図った半導体集積回路のタイミングチャートである。
【図１１】  従来のダブルデータレートを利用したクロック停止方法を用いた消費電流削減を図ったタイミングチャートである。
【図１２】  従来のダブルデータレートを利用したクロック停止方法を用いた消費電流削減を図った回路図である。
【符号の説明】
１  クロック入力回路
２  第１タイマー検知回路
３  第２タイマー検知回路
４  ノア回路
５  第１アンド回路
６  オア回路
７  インバータ
８  第２アンド回路
９  内部回路
１０  遅延回路
１１  第３アンド回路
１２  個別回路
１３，１４，１５  第１乃至第３Ｐチャネルトランジスタ
１６，１７  第１,第２Ｎチャネルトランジスタ
１８  インバータ
１９  分周器
３０  第１インバータ
３１  第２インバータ
３２，３３，３４、３５，３６，３７  第１乃至第８インバータ
３８，３９，４０，４１，４２  第１乃至第５抵抗素子
４３，４４，４５  第１乃至第３Ｎチャネルトランジスタ
４６，４７  第１、第２Ｐチャネルトランジスタ
４８  レジスタ
４９  ノア回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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