(57)【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各交叉部にそれぞれ情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルがそれぞれ配置された主記憶回路と、冗長置換情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなる複数のメモリセルが配置された冗長置換情報記憶回路とを有する不揮発性半導体記憶装置において、
該冗長置換情報記憶回路は、該主記憶回路のビット線毎に、当該メモリセルと選択トランジスタとの直列回路がそれぞれ配置されており、
該主記憶回路のビット線と、該冗長置換情報記憶回路のメモリセルの一方端とを、該選択トランジスタにより電気的に接続または遮断自在に構成し、該ビット線を通して該冗長置換情報記憶回路のメモリセルに対して書込みと読出しの電流を供給可能に構成する不揮発性半導体記憶装置。
【請求項２】
一つの冗長置換情報に対して前記冗長置換情報記憶回路およびその冗長置換情報読出し回路の組が少なくとも二組設けられ、該少なくとも二つの冗長置換情報読出し回路の出力側に、該冗長置換情報読出し回路からの各出力に基づいて、正常な冗長置換情報記憶回路側からの出力が反映されるように論理演算する論理回路が設けられ、該論理回路から１ビットの２値情報を出力する請求項１記載の不揮発性半尊体記憶装置。
【請求項３】
前記主記憶回路のビット線の本数よりも、使用する冗長置換情報記憶回路のメモリセルの個数を少なく構成することにより、一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびそのダミービット線のうち少なくとも何れかを配置する構成とした請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記冗長置換情報記憶回路の複数のメモリセルのドレインを一つの前記選択トランジスタに並列接続する請求項１〜３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記冗長置換情報記憶回路には冗長置換情報以外にも記憶装置の調整を行うための情報を記憶可能とする請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばアドレス情報などの冗長置換情報や、デバイスの調整を行うための情報を不揮発性メモリセルに別途書込むことを可能とする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、歩留まりを向上させるために、不良ワード線、不良ビット線および不良メモリセルをそれぞれ予備の冗長ワード線、冗長ビット線および冗長メモリセルと置換する冗長機能を持っている。
【０００３】
一般的に、製品出荷時のテストにおいて、テスターが、不良ワード線、不良ビット線、不良メモリセルを検出すると、テスターは、その不良ワード線、不良ビット線および不良メモリセルのアドレス情報（以下不良アドレスまたは冗長アドレス、欠陥アドレスなどという）を、半導体記憶装置それ自体に用意された冗長アドレス記憶回路に記憶させる。
【０００４】
ＤＲＡＭまたはＳＲＡＭなどでは、ポリシリコンなどのフューズを用いた冗長アドレス記憶回路が一般的であるが、フローティングゲートトランジスタを主記憶回路のメモリセルとして使用している不揮発性半導体記憶装置では、主記憶回路と同様のフローティングゲートトランジスタを冗長アドレス記憶回路（以下、冗長記憶回路という）のメモリセルとして使用している。
【０００５】
ここで、まず、不揮発性半導体記憶装置で従来使用されている冗長記憶回路の動作原理について、ワード線に欠陥がある場合を例に挙げて説明する。その欠陥ワード線は冗長ワード線に置換されるのであるが、その際に、欠陥ワード線のアドレスは冗長記憶回路に記憶される。
【０００６】
この冗長記憶回路は、その内容によってアドレシング可能なメモリ回路（ＣＡＭ（Contents Addressable Memory）とも呼ばれる）である。アドレスが主記憶回路に入力されると、このアドレスは、常に、冗長記憶回路（ＣＡＭ）にも入力される。入力されたアドレスと、記憶されたアドレスとが同一であった場合、冗長回路が動作して欠陥ワード線の接続を切断し、冗長ワード線に切り替えるように動作する。
【０００７】
数メガビット程度の主記憶回路では、数個の欠陥を修復する可能性があるため、修復することが可能な欠陥ワード線またはビット線と同数の冗長ワード線が存在する。各冗長ワード線には、欠陥ワード線のアドレス情報が記憶される冗長記憶回路が各々組み合わされている。Ｎ個の欠陥を修復するときにはＮ個の冗長ワード線とＮ個の冗長記憶回路が必要となる。さらに、欠陥ワード線のアドレスが冗長記憶回路に入力されたとき、この冗長記憶回路に対応する冗長回路が実際に動作可能であることを示す一つの有効化ビットが必要となり、主記憶回路のワード線アドレスがＭビットとすると、冗長記憶回路は、最低Ｍ＋１ビットを含む。したがって、上記の条件を満たすためには、冗長記憶回路の総ビット数はＮ×（Ｍ＋１）ビット必要となる。
【０００８】
一つの可能な方法として、欠陥アドレスビット（または有効化ビット）の記憶セルおよび読出しセルの構成、つまり冗長記憶回路およびその冗長情報読出し回路のＭ＋１個のセル回路の１個分を図５に示している。
【０００９】
図５において、ラッチ回路の両端（Ｃ点とＤ点）に、読出し時にオンするＮＭＯＳトランジスタＴ３，Ｔ４を介して、ソースがグランドに接続可能とするフローティングゲートトランジスタＴＧＦ１，ＴＧＦ２のドレインが接続されている。フローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のソース電圧ＶＳはデータ読出し時または書込み時には０Ｖとなり、消去時には約６Ｖとなる。
【００１０】
ＮＭＯＳトランジスタＴ３，Ｔ４はフローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のドレインディスターブを避けるためにドレイン電圧を低下させるバイアス効果も併せ持っている。この二つのフローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のワード線ＶＧＦは共通電位である。
【００１１】
また、このラッチ回路のＮＭＯＳトランジスタＴ９，Ｔ１０のソースには、ＮＭＯＳトランジスタＴ８のドレインが接続されており、フローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２の読出し時には、ＮＭＯＳトランジスタＴ８はオフされる。つまり、読出し中は、ラッチ回路によるデータ保持は行わず、読出し後、データ確定した後に、ラッチ回路によりデータを保持する。このラッチ回路の片側（Ｄ点）には、ラッチ回路のデータを初期化するためのＮＭＯＳトランジスタＴ７のドレインが接続されており、このＮＭＯＳトランジスタＴ７のソースはグランドに接続されている。
【００１２】
また、ＮＭＯＳトランジスタＴ５，ＴＩ５は、フローティングゲートトランジスタＴＧＦ１のドレインと、フローティングゲートトランジスタＴＧＦ１に書込む際に書込み電圧ＶＰＲＧが印加されるＶＰＲＧ入力端との間に、直列に接続されており、これらは書込み時以外には全てオフしている。また、ＮＭＯＳトランジスタＴ６、Ｔ１６も同様に、フローティングゲートトランジスタＴＧＦ２のドレインとＶＰＲＧ入力端との間に直列に接続されている。
【００１３】
このセル回路の出力Ｏｕｔは、フローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２のうちの何れか一方がプログラムされると、その状態に応じて論理レベル「０」または「１」をとる。ここで、フローティングゲートトランジスタＴＧＦ１が消去状態、フローティングゲートトランジスタＴＧＦ２が書込み状態であるときのこの冗長記憶回路ＣＡＭの読出し動作原理について説明する。
【００１４】
冗長情報の読出し動作であって書込み動作ではないため、トランジスタＴ５，ＴＩ５とトランジスタＴ６，ＴＩ６とは全てオフになっている。さらに、読出し信号ＶＢもロウレベルであり、トランジスタＴ３、Ｔ４はオフしている。このとき、フローティングゲートトランジスタＴＧＦｌ，ＴＧＦ２とラッチ回路のＰＭＯＳトランジスタＴ１，Ｔ２およびＮＭＯＳトランジスタＴ９，Ｔ１０とはトランジスタＴ３、Ｔ４でそれぞれ分離されている。
【００１５】
このとき、読出し信号ＶＢの反転信号ＮＶＢはハイレベルであり、ＮＭＯＳトランジスタＴ８はオンしている。したがって、トランジスタＴｌ，Ｔ２、トランジスタＴ８、トランジスタＴ９，Ｔ１０はラッチ回路を構成し、データを保持する。
【００１６】
その後、初期化信号ＩＮＴがハイレベルになり、これによってトランジスタＴ７がオンとなって、トランジスタＴ７のドレイン側のＤ点はロウレベル（グランドレベル）になる。冗長記憶回路ＣＡＭの出力Ｏｕｔとしては、このＤ点の電位のロウレベルがＩＮＶ１、ＩＮＶ２を通して出力される。
【００１７】
一方、トランジスタＴ１，Ｔ２、トランジスタＴ８、トランジスタＴ９，Ｔｌ０で構成されるラッチ回路のもう一方の出力側、つまり、ラッチ回路の片側のＣ点は、Ｄ点がロウレベルでトランジスタＴ１がオンして電源電圧Ｖｃｃのハイレベルになる。その後、初期化信号ＩＮＴがロウレベルになるとトランジスタＴ７がオフする。さらに、読出し信号ＶＢがハイレベルになり、その反転信号ＮＶＢがロウレベルになる。このとき、トランジスタＴ９，Ｔ１０のソースはグランドと分離されデータ保持が解除される。これと同時に、トランジスタＴ３，Ｔ４がオンになるため、電源ＶｃｃとフローティングゲートトランジスタＴＧＦ１，ＴＧＦ２のソース電圧ＶＳ（読出し時はグランド電位）の共通入力端との間に２本のアームが形成される。そのうちの一方のアームは、トランジスタＴ１，Ｔ３、フローティングゲートトランジスタＴＧＦ１が直列に接続され、他方のアームはトランジスタＴ２，Ｔ４、フローティングゲートトランジスタＴＧＦ２が直列に接続された形となっている。
【００１８】
初期化状態においては、Ｄ点がロウレベルでトランジスタＴ１がオンし、トランジスタＴ３のドレイン（Ｃ点）、つまりトランジスタＴ２のゲート電圧がハイレベルとなり、トランジスタＴ２はオフし、トランジスタＴ４のドレイン（Ｄ点）はロウレベル、つまりトランジスタＴ１のゲート電圧もロウレベルとなり、トランジスタＴ１はオンを維持する。
【００１９】
今、フローティングゲートトランジスタＴＧＦ１は消去状態、つまりオンするため、このときのフローティングゲートトランジスタＴＧＦ１の電流駆動能力がＰＭＯＳトランジスタＴ１のそれより十分高ければ、Ｃ点の電位はロウレベルとなる。これと同時に、ＰＭＯＳトランジスタＴ２のゲート電圧もロウレベルとなり、トランジスタＴ２はオンし、電源電圧ＶｃｃがＤ点をハイレベルに充電する。
【００２０】
フローティンゲゲートトランジスタＴＧＦ２は、書込み状態、つまりオフしているため、Ｄ点はハイレベルを維持し、これと同時に、トランジスタＴｌをオフする。
【００２１】
その後、読出し信号ＶＢをロウレベルに、その反転信号ＮＶＢをハイレベルにし、トランジスタＴ１，Ｔ２、トランジスタＴ８、トランジスタＴ９，Ｔ１０でラッチ回路を構成することでデータを保持し、そのセル回路の出力Ｏｕｔは、インバータＮＶ１，ＩＮＶ２を通してハイレベルになる。このように、そのセル回路の出力Ｏｕｔは、アドレスビットの値（または有効化ビットの値）を決定する。
【００２２】
フローティングゲートトランジスタＴＧＦを用いた冗長記憶回路ＣＡＭおよびその冗長情報読出し回路の構成としては、フローティングゲートトランジスタＴＧＦのデータをラッチ回路で保持する場合、図５に示すような差動型の回路の他に、図６示すようなシングルエンド型の回路が一般的に用いられている。
【００２３】
図６のシングルエンド型の回路は、図５の差動型の回路から、そのラッチ回路の片側（Ｄ点）に直列に接続されているフローティングゲートトランジスタＴＧＦ２とそれの読出し時にオンするＮＭＯＳトランジスタＴ４とを取り除き、さらにラッチ回路によるデータ保持を制御するＮＭＯＳトランジスタＴ８をも取り除いた回路である（特願平１０−２３８７１１号）。また、その冗長情報読出し回路として、ラッチ回路で保持しないタイプの図７に示すような双安定型マルチバイブレータ（特開平８−７５９５号公報）も用いられる。
【００２４】
セル回路がＭ個の欠陥アドレスビットの一つに対応する時、これらＭ個の各セル回路の出力、つまり冗長情報読出し回路からの出力は排他的ＯＲゲートの入力端に入力される。この排他的ＯＲゲートの別の入力端には、主記憶回路が受けた対応するアドレスビットが入力される。一つの同じ冗長記憶回路の異なるアドレスビットにそれぞれ対応する排他的ＯＲゲートの出力は、ＮＯＲゲートの入力端に入力される。このＮＯＲゲートの出力は、入力された全てのアドレスビットと冗長記憶回路の全ての対応するビットが一致する時だけ、論理レベル「１」を出力する。ＮＯＲゲートの出力は、例えばＡＮＤゲートによって、有効化ビットに対応するメモリセルの出力により有効化される。ＡＮＤゲートの出力はその冗長情報読出し回路の出力であり、主記憶回路に入力されたアドレスが記録された欠陥アドレスに対応する時、冗長経路を開くために使用される。
【００２５】
一般に、冗長記憶回路への欠陥アドレスの書込みはテスト時に行われる。このとき、欠陥が検出されると、冗長記憶回路に欠陥アドレスを書込み、さらに欠陥が検出されるにつれて、各冗長記憶回路には欠陥アドレスが順次書込まれる。
【００２６】
このような不揮発性半導体記憶装置の通常の動作時においては、この不揮発性半導体記憶装置に入力されたアドレスは主記憶回路と冗長記憶回路に同時に入力される。入力されたアドレスが冗長記憶回路に記憶されたアドレスであったとき、上述したように、このアドレスに対応する冗長経路が開く。したがって、冗長記憶回路に欠陥アドレスを書込むために、不揮発性半導体記憶装置の各アドレスビットは冗長記憶回路の各セルに入力される。テスト中のアドレスで欠陥が検出された場合、テスト装置の命令によって所定のプログラミングが実行される。
【００２７】
図８は、従来の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成を含む回路図である。図８においては、その説明の簡略化のために、主記憶回路のメモリセルアレイ、そのメモリセルのアドレスに対応するワード線を選択するロウデコーダ（Row Decoder）、図５〜図７におけるフローティングゲートトランジスタＴＧＦ、トランジスタＴ５，ＴＩ５、フローティングゲートトランジスタのゲート電圧ＶＧＦとソース電圧ＶＳ、書込み時にフローティンゲゲートトランジスタＴＧＦのドレインに印加される電圧ＶＰＲＧ、冗長情報読出し回路（CAM Read Out Circuit）のみを示している。
【００２８】
冗長記憶回路ＣＡＭおよびその冗長情報読出し回路（CAM Read Out Circuit）は、本来であればＮ×（Ｍ＋１）ビット分のセル回路が存在する。トランジスタＴ５１，Ｔ５２，Ｔ５３は、図５〜図７でトランジスタＴ５で示されているものと同様の働きをし、また、トランジスタＴＩ５１，ＴＩ５２，ＴＩ５３は、冗長記憶回路ＣＡＭのフローティングゲートトランジスタＴＧＦとトランジスタＴ５１，Ｔ５２，Ｔ５３をそれぞれ分離するために使用されるものである。
【００２９】
ＭＶＰＲＧ０，ＭＶＰＲＧ１，ＭＶＰＲＧ２は、主記憶回路のメモリセルＭのビット線であり、ＭＶＳ１，ＭＶＳ２，ＭＶＳ３は主記憶回路のメモリセルＭのソース電位である。この回路構成では、主記憶回路のロウデコーダ（Row Decoder）を利用し、このロウデコーダがワード線Ｗを選択して、冗長記憶回路ＣＡＭのメモリセル（フローティングゲートトランジスタＴＧＦ）へ冗長情報（欠陥アドレス）の書込みを行うようにしている。
【００３０】
このような回路構成を効率よく実現するために、従来では図９に示すようなレイアウト配置を行うことで不要な領域を減少させていた。
【００３１】
図９は、冗長記憶回路（ＣＡＭ）、ワード線Ｗ（Word Line）を選択するロウデコーダ（Row Decoder）、主記憶回路のアドレスに対応するメモリセルアレイのビット線Ｂ（Bit Line）を選択するためのカラムデコーダ回路（Column Decoder)、主記憶回路のメインセルアレイ（Main Memory Array）、主記憶回路のデータ読出し用センスアンプ（Sense Amp）のチップ上でのレイアウト配置を示している。なお、図中にワード緑Ｗやビット線Ｂと表記している線は、実際のワード線Ｗおよびビット線Ｂ自体を示しているものではなく、ワード線Ｗおよびビット線Ｂが配線されている方向を示している。また、図９における信号（swapped signal）は主記憶回路に置換されるべき不良アドレスが入力されたときに冗長経路を開くための信号である。この信号は冗長記憶回路ＣＡＭから出力され、ロウデコーダ（Row Decoder）およびカラムデコーダ（Column Decoder）に入力されるものである。
【００３２】
図９のようなレイアウト配置を行うことで不要な領域を作ることなく、また、冗長記憶回路ＣＡＭから各デコーダまでの配線をも短くまとめることが可能となっている。
【００３３】
ここで、シンクロナスバースト読出しやページモード読出しのような高速読出し機能を備えた不揮発性半導体装置について考えてみる。図８に示す回路構成を維持したまま高速読出しの機能を持つ不揮発性半導体装置のレイアウト上での各回路配置の一例を図１０に示している。
【００３４】
このような高速読出し機能を持つ不揮発性半導体装置においては、センスアンプが多数必要となりかつビット線とセンスアンプの出力負荷を極力削減するため、図１０に示すように、一般的に、メンインメモリアレイのビット線Ｂとワード線Ｗの方向を図９のような構成から図１０のように入れ替えてビット線Ｂの配設方向にセンスアンプを配置するという手法が用いられている。これに伴って、ロウデコーダ（Row Decoder）とカラムデコーダ（Column Decoder）も、図９の回路配置から図１０のような回路配置に入れ替わることになる。
【００３５】
図１０では、冗長記憶回路ＣＡＭがメモリセルＭを挟んでロウデコーダ（Row Decoder）の反対側に配置されると、冗長記憶回路ＣＡＭから出力された信号はメモリセルＭを迂回してロウデコーダ（Row Decoder）に入力されるようになり、非常に大きな配線負荷となる。これによって、冗長記憶回路ＣＡＭからロウデコーダ（Row Decoder）への信号伝達速度に影響が生じる。このため、欠陥ワード線が冗長のワード線と置き換えられているアドレスが主記憶回路に入力されたときの読出し速度は、正常なワード線の読出しよりも遅延が生じる。また、レイアウトの面積も図ｌ０で示すように、冗長記憶回路ＣＡＭの下側に不要な領域ができてしまうという問題が生じる。
【００３６】
冗長記憶回路ＣＡＭの内部では、図５〜図７に示すような冗長記憶回路セルがＮ×（Ｍ＋１）ビット配置されている。図５に示す冗長記憶回路セルで構成された回路図を図１１に示している。図１１では、その説明を簡略化するために冗長記憶回路ＣＡＭの出力３ビットのみを示している。
【００３７】
フローティングゲートトランジスタＴＧＦの読出し時にハイレベルになる読出し信号ＶＢと、その反転信号ＮＶＢ、ワード線電圧ＶＧＦ、冗長記憶回路ＣＡＭのメモリセル（フローティングゲートトランジスタＴＧＦ）へ書込み行う際にそのフローティングゲートトランジスタＴＧＦのドレインへ高電圧を印加する書込み用のビット線電圧ＶＰＲＧおよび、フローティングゲートトランジスタＴＧＦのソース電圧ＶＳは、セル回路間で共通接続されている。一方、書込むフローティングゲートトランジスタＴＧＦを選択する選択信号ＰＲＯＧ，ＮＰＲＯＧは各冗長記憶回路セルに必要になる。
【００３８】
従来、冗長記憶回路ＣＡＭは、冗長記憶回路ＣＡＭのメモリセル全てを使用するため、冗長記憶回路ＣＡＭのメモリセル内に欠陥がある場合、そのチッブは冗長救済が不可能な不良チップとなる。また、書込み用のビット線電圧ＶＰＲＧが印加されるビット線に欠陥があると、冗長記憶回路ＣＡＭの全メモリセルに書込みが不可能となり、この場合も、そのチップは冗長救済が不可能な不良チップとなる。
【００３９】
また、冗長記憶回路のメモリセルは主記憶回路のメモリセルアレイと同じデザインルールで設計されるため、微細化が進むにつれて冗長記憶回路内では隣接するセルとのスペースが狭くなってくる。このため、隣接するセル間でのショートによる回路不具合が発生する可能性が高くなる。
【００４０】
さらに、従来の冗長記憶回路セルにおいては、低い電源電圧（約１.８Ｖ）では、正常にフローティングゲートトランジスタＴＧＦの冗長情報（欠陥アドレス）を読出させない可能性がある。図５の回路図に示した冗長記憶回路セルを一例として、前述した読出し時での動作原理について説明する。
【００４１】
冗長記憶回路セルの出力は、２つのトランジスタのうちプログラムされているトランジスタに従って決定される。このセルの状態（冗長記憶回路セルの出力）は、ＰＭＯＳトランジスタの一つ（例えばＴ２）のドレイン側からデータが読出される。
【００４２】
ここで、フローティングゲートトランジスタＴＧＦ１が書込み状態、フローティングゲートトランジスタＴＧＦ２は消去状態とする。このとき、トランジスタＴ２のドレイン側のＤ点の電圧は、フローティングゲートトランジスタＴＧＦ２が消去状態、即ちオン状態になっているため、ロウレベルとなり、その電圧がトランジスタＴ１のゲート電圧に入力され、トランジスタＴ１はオンする。さらに、フローティングゲートトランジスタＴＧＦ１は書さ込み状態、即ちオフ状態であるため、トランジスタＴ１のドレイン側のＣ点の電圧は、ハイレベルとなり、その電圧がトランジスタＴ２に入力されてトランジスタＴ２はオフし、トランジスタＴ２のドレイン側のＤ点の電圧はロウレベルを維持する。
【００４３】
しかしなががら、低い電源電圧で本回路を使用すると、フローティングゲートトランジスタＴＧＦ２の駆動能力が下がるため、トランジスタＴ２のドレイン側のＤ点の電圧がロウレベルまで下がらずに中間電位になってしまう。
【００４４】
これを避けるためには、ＰＭＯＳトランジスタＴｌ，Ｔ２の能力を下げるかまたは、フローティングゲートトランジスタＴＧＦの消去状態の閾値電圧の上限を下げる必要がある。
【００４５】
前者の場合には、仮にゲートの幅が設計ルールにおいて最小値で設計されていると、ゲート長を長くする必要があり、レイアウト面積の増加につながる、一方後者においては、テスト時間が長くなるという影響がある。
【００４６】
【発明が解決しようとする課題】
前述したように、ビット線Ｂの配設方向にセンスアンプを配置する図１０の回路配置では、高速読出し機能を持つ不揮発性半導体装置となるものの、冗長記憶回路ＣＡＭがメモリセルＭを挟んでロウデコーダの反対側に回路配置されてしまい、冗長記憶回路ＣＡＭから出力された信号はメモリセルＭを迂回してロウデコーダに入力されることから非常に大きな配線負荷となって、冗長記憶回路ＣＡＭからロウデコーダへの信号伝達速度に影響が生じる。このため、欠陥ワード線が冗長のワード線と置き換えられているアドレスが主記憶回路に入力されたときの読出し速度は、正常なワード線Ｗの読出しよりも遅延が生じる。また、レイアウトの面積も図ｌ０で示すように、冗長記憶回路ＣＡＭの下側に不要な領域ができてしまうという問題が生じる。
【００４７】
本発明は、上記事情に鑑みて為されたもので、冗長記憶回路の配線負荷を減少させて読出し速度を高速化すると共に、不要レイアウト領域をなくしてレイアウト面積、即ちチップ面積を縮小化することができる不揮発性半導体記憶装置を提供することを目的とする。
【００４８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各交叉部にそれぞれ情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルがそれぞれ配置された主記憶回路と、冗長置換情報を電気的に書込みまたは消去可能なフローティングゲートトランジスタからなる複数のメモリセルが配置された冗長置換情報記憶回路とを有する不揮発性半導体記憶装置において、該冗長置換情報記憶回路は、該主記憶回路のビット線毎に、当該メモリセルと選択トランジスタとの直列回路がそれぞれ配置されており、該主記憶回路のビット線と、該冗長置換情報記憶回路のメモリセルの一方端とを、該選択トランジスタにより電気的に接続または遮断自在に構成し、該ビット線を通して該冗長置換情報記憶回路のメモリセルに対して書込みと読出しの電流を供給可能に構成するものであり、そのことにより上記目的が達成される。
【００４９】
また、好ましくは、本発明の不揮発性半導体記憶装置において、一つの冗長置換情報に対して冗長置換情報記憶回路およびその冗長置換情報読出し回路の組が少なくとも二組設けられ、少なくとも二つの冗長置換情報読出し回路の出力側に、冗長置換情報読出し回路からの各出力に基づいて、正常な冗長置換情報記憶回路側からの出力が反映されるように論理演算する論理回路が設けられ、この論理回路から１ビットの２値情報を出力する。
【００５０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、主記憶回路のビット線の本数よりも、使用する冗長置換情報記憶回路のメモリセルの個数を少なく構成することにより、一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびそのダミービット線のうち少なくともいずれかを配置する。
【００５１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における冗長置換情報記憶回路の複数のメモリセルのドレイン側を一つの選択トランジスタに並列接続する。
【００５２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置における冗長置換情報記憶回路には冗長置換情報以外にも記憶装置の調整を行うための情報を記憶可能とする。
【００５３】
上記構成により、以下にその作用を説明する。冗長置換情報記憶回路のフローティングゲートトランジスタの配置を、従来のワード線方向からビット線方向に置換するので、図１０のような冗長記憶回路の配線負荷の増加を防止することが可能となって読出し速度を高速化しかつ、図１０のような不要レイアウト領域が無くなると共に、冗長記憶回路のフローティングゲートトランジスタをワード線方向に配置した場合と比較して、冗長記憶回路専用のビット線が削除できると同時に冗長記憶回路選択用の選択トランジスタおよびその制御信号が削除可能となるという効果を奏し、その削除した分も含めてレイアウト面積、即ちチップ面積が縮小化される。
【００５４】
また、２組以上の冗長置換情報記憶回路のメモリセルに共に１ビットの２値情報が記憶されているので、冗長置換情報記憶回路のフローティングゲートトランジスタが二組あるうちの一組に欠陥があったとしても、残りの一組が正常であれば、冗長置換情報記憶回路からの出力として正常な値を出力させることが可能となって、より冗長性が向上する。
【００５５】
さらに、冗長記憶回路では、連続して配置された冗長記憶回路および冗長情報読出し回路の一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびダミービット線の少なくとも何れかを配置したので、隣接する回路間のショートを防止し、頑健性（耐故障性）を向上させることが可能となる。さらに、ビット線の冗長救済できる状況が更に増える。
【００５６】
さらに、１本のアームで考慮すると、ＰＭＯＳトランシスタと２個のフローティングゲートトランジスタの能力によりＰＭＯＳトランジスタのドレイン電圧が決定するため、低電圧時は、ＰＭＯＳトランジスタよりフローティングゲートトランジスタの駆動能力が低くい場合において有効となる。
【００５７】
さらに、複数のフローティングゲートトランジスタの並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することが可能となる。
【００５８】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の実施形態１〜４について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成を含む回路図である。なお、説明の簡略化のためにメモリセルＭのビット線Ｂ、ワード線Ｗは数本しか示していないが、実際には記憶容量に応じた数のビット線Ｂ、ワード線ＷおよびメモリセルＭが存在すると共に、それ応じた数の、後述する冗長記憶回路および冗長情報読出し回路のセル回路が存在する。
【００５９】
図１において、不揮発性半導体記憶装置１は、カラムデコーダ２と、ロウデコーダ３と、主記憶回路４と、冗長置換情報記憶回路（例えば冗長アドレス記憶回路）としての冗長記憶回路（ＣＡＭ）５と、冗長情報読出し回路（CAM Read Out Circuit）６とを備えている。
【００６０】
カラムデコーダ２は、入力アドレスに基づいて複数のビット線Ｂから所定のビット線Ｂを順次選択するものである。
【００６１】
ロウデコーダ３は、入力アドレスに基づいて複数のワード線Ｗから所定のワード線Ｗを順次選択するものである。
【００６２】
主記憶回路４は、複数のビット線Ｂと複数のワード線Ｗとの各交叉部にそれぞれ、電気的に書込みまたは消去可能なフローティングゲートトランジスタからなるメモリセルＭがそれぞれマトリックス状に配置されたものである。ビット線Ｂの信号ＶＰＲＧ１〜３は、データ読出し時には主記憶回路４のデータを転送し、データ書込み時には、主記憶回路４のフローティングゲートトランジスタのドレイン電圧にカラムデコーダ２から所定の高電圧が印加されるようになっている。
【００６３】
冗長記憶回路５は、主記憶回路４のビット線Ｂ毎に、冗長置換情報（例えば欠陥アドレスなど）を電気的に書込みまたは消去可能なフローティングゲートトランジスタＴＧＦからなるメモリセルと選択トランジスタＴＩ５１〜ＴＩ５３のそれぞれとの直列回路が配置されており、この冗長置換情報記憶用のメモリセルの一方端と、それに対応する主記憶回路４のビット線Ｂとを、選択トランジスタＴＩ５１〜ＴＩ５３の何れかにより電気的に接続または遮断自在に構成されると共に、ビット線Ｂを通して冗長置換情報記憶用のメモリセルに書込みと読出しの電流を供給可能に構成している。
【００６４】
したがって、冗長記憶回路５に関しては、ビット線Ｂの信号ＶＰＲＧ１〜３は、冗長情報書込み時にフローティングゲートトランジスタＴＧＦのドレイン電圧に高電圧を印加するとき、またはテストモードで冗長記憶回路５のフローティングゲートトランジスタＴＧＦのしきい値を確認するときなどに使用される。つまり、冗長記憶回路５にとっては、信号ＶＰＲＧ１〜３はテスト時にしか使用されない。トランジスタＴＩ５１〜ＴＩ５３は冗長記憶回路書込み時にのみ書込み信号（冗長記憶回路選択信号）ＣＡＭＳＥＬによりオンするように制御される。さらに、信号ＶＳとしては、フローティングゲートトランジスタＴＧＦのソース電位で読出し／書込み時にはグランドレベルであり、消去時には高電圧の約６Ｖとなるように制御される。なお、信号ＭＶＳは、主記憶回路４のフローティングゲートトランジスタのソース電位で、そのソース電位の振る舞いは、冗長記憶回路５のソース電位ＶＳの場合と同様である。この回路内には、図５〜７で示されるような冗長記憶回路セルがＮ×（Ｍ＋１）個配置されている。
【００６５】
冗長情報読出し回路は６は、図５〜７で示されるような差動型のラッチ回路、シングルエンド型のラッチ回路および双安定型マルチバイブレータなどで構成されている。この回路内には、図５〜７で示されるような冗長情報読出し回路セルがＮ×（Ｍ＋１）個配置されている。
【００６６】
上記構成により、以下、冗長記憶回路５のフローティングゲートトランジスタＴＧＦに冗長情報を書込む際の動作について説明する。
【００６７】
冗長情報読出し回路は６では、図５〜７に示されているように、初期化信号ＩＮＴによりトランジスタＴ７をオンにする。それにより、冗長記憶回路５の出力をリセット状態に固定し、内部回路への影響をなくす。これと同時に、読出し信号ＶＢによりトランジスタＴ３，Ｔ４をオフし、冗長記憶回路５のフローティングゲートトランジスタＴＧＦと冗長情報読出し回路６とを分離する。
【００６８】
その後、書込み信号ＣＡＭＳＥＬによりトランジスタＴＩ５１〜ＴＩ５３を共通にオンにし、冗長記憶回路５のフローティングゲートトランジスタＴＧＦのドレインと主記憶回路４のメモリセルＭのビット線Ｂとをそれぞれ接続し、冗長記憶回路５のフローティングゲートトランジスタＴＧＦのゲート電圧ＶＧＦを書込み可能な電圧（約１０Ｖ）まで昇圧させる。
【００６９】
さらに、入力されたビット線アドレス（カラムアドレス；Column Address)に対応したビット線Ｂがカラムデコーダ２（Column Dccodcr）により選択され、選択されたビット線Ｂにカラムデコーダ２から高電圧（約６Ｖ）が与えられる。このとき、主記憶回路４のワード線Ｗは、ロウデコ−ダ３によって誤書込み防止のために全てグランドレベルになっている。これにより、冗長記憶回路５のフローティングゲートトランジスタＴＧＦに書込み動作が行われる。
【００７０】
以上により、本実施形態１によれば、冗長記憶回路５のフローティングゲートトランジスタＴＧＦの配置を、従来のワード線Ｗ方向からビット線Ｂ方向に置換したため、図１０のような不要レイアウト領域を排除することができる。また、ビット線Ｂを冗長記憶回路５のフローティングゲートトランジスタＴＧＦと主記憶回路４のメモリセルＭで共用することができて、従来は冗長記憶回路専用で用意する必要があったビット線Ｂを取り除くことができて、レイアウト面積を縮小化することができる。また、これに伴い、従来の図８におけるトランジスタＴ５１〜Ｔ５３を取り除くこともできて、レイアウト面積を縮小化することができる。さらに、冗長記憶回路５のフローティングゲートトランジスタＴＧＦに冗長情報（例えば欠陥アドレス）を書込む際に、そのドレインに高電圧を印加するフローティングゲートトランジスタトランジスタＴＧＦを選択するために、主記憶回路のビット線Ｂを選択するデコーダを共用できるため、従来は、冗長記憶回路のフローティングゲートトランジスタＴＧＦに冗長情報を書込む際には、冗長記憶回路用のビット線Ｂを選択し、ロウデコーダにより冗長記憶回路を選択し且つ書込み信号ＣＡＭＳＥＬを高電圧にして、冗長記憶回路書込みモードに入る必要があったが、本発明により冗長記憶回路用のビット線Ｂを選択をする必要がなくなり、冗長記憶回路用ビット線および冗長記憶回路用ビット線選択回路の削除によるレイアウト面積の縮小化を図ることができる。以上のレイアウト面積の縮小化、即ちチップ面積を縮小化することができる。
【００７１】
また、冗長記憶回路５のフローティングゲートトランジスタＴＧＦの配置を、従来のワード線Ｗ方向からビット線Ｂ方向に置換したため、冗長記憶回路の配線負荷を減少させて読出し速度を高速化することができる。さらに、ビット線Ｂの配設方向にセンスアンプを配置する回路配置では、主記憶回路４のメモリセルからの高速読出し機能を持つ不揮発性半導体装置となる。
（実施形態２）
上記実施形態１では、冗長記憶回路５のフローティングゲートトランジスタＴＧＦの配置を、従来のワード線Ｗ方向からビット線Ｂ方向にレイアウト変更した場合であるが、本実施形態２では、上記実施形態１の構成に加えまたは上記実施形態１の構成とは別に、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を２組使用する場合である。
【００７２】
図２は、本発明の実施形態２の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の構成図である。
【００７３】
図２において、不揮発性半導体記憶装置１０は、冗長記憶回路５Ａおよび冗長情報読出し回路６ＡからなるＣＡＭ手段７Ａ（Normal CAM Read Out CircuitＡ）と、冗長記憶回路５Ｂおよび冗長情報読出し回路６ＢからなるＣＡＭ手段７Ｂ（Normal CAM Read Out CircuitＢ）と、論理ゲート（論理回路）としてのＯＲゲート６１とを有し、ＣＡＭ手段７Ａ，７Ｂからの出力ＯｕｔＡ，ＯｕｔＢに基づいて、正常な冗長記憶回路側からの出力が反映されるように論理演算する論理ゲートに入力し、その出力Ｏｕｔを１ビットの２値情報として出力する。
【００７４】
この回路構成においては、出力ＯｕｔＡ，ＯｕｔＢを出力するＣＡＭ手段７Ａ，７Ｂの冗長記憶回路５Ａ，５Ｂに用いられる各フローティングゲートトランジスタＴＧＦの状態（書込み状態または消去状態）は同一である必要がある。
【００７５】
この論理ゲートがＯＲゲート６１で、冗長記憶回路５Ａ，５Ｂおよび冗長情報読出し回路６Ａ，６Ｂに図５のセル回路を適用した場合における本実施形態２の動作原理について説明する。
【００７６】
第１例として、一方の冗長記憶回路５ＡのフローティングゲートトランジスタＴＧＦ１が書込み状態でフローティングゲートトランジスタＴＧＦ２が消去状態であるものとする。したがって、他方の冗長記憶回路５ＢのフローティングゲートトランジスタＴＧＦ１も書込み状態、フローティングゲートトランジスタＴＧＦ２も消去状態である。このとき、冗長情報読出し回路６Ａ，６Ｂからの出力ＯｕｔＡ，ＯｕｔＢは共にロウレベルを出力する。したがって、ＯＲゲート６１からの出力Ｏｕｔはロウレベルとなる。
【００７７】
第２例として、冗長記憶回路５Ａ，５Ｂの各フローティングゲートトランジスタＴＧＦ１が消去状態で、各フローティングゲートトランジスタＴＧＦ２が書込み状態であるとき、冗長情報読出し回路６Ａ，６Ｂからの出力ＯｕｔＡ，ＯｕｔＢは共にハイレベルを出力し、ＯＲゲート６１からの出力Ｏｕｔもハイレベルとなる。
【００７８】
上記第１，２例は冗長記憶回路５Ａ，５Ｂの各フローティングゲートトランジスタＴＧＦ１，ＴＧＦ２に欠陥がない場合の動作であるが、次に、２個の冗長記憶回路５Ａ，５Ｂの何れか一方に用いられているフローティングゲートトランジスタＴＧＦ１，ＴＧＦ２の何れかに欠陥がある場合の動作について説明する。
【００７９】
一方の出力ＯｕｔＡに対応した冗長記憶回路５ＡのフローティングゲートトランジスタＴＧＦ１は消去状態、そのフローティングゲートトランジスタＴＧＦ２は書込み状態とする。他方の出力ＯｕｔＢに対応した冗長記憶回路５ＢのフローティングゲートトランジスタＴＧＦには欠陥があり書込み状態にできない、つまりＴＧＦ１、ＴＧＦ２共に消去状態とする。
【００８０】
この場合に、冗長記憶回路５Ａ，５ＢのフローティングゲートトランジスタＴＧＦにおける消去状態の電流駆動能力がラッチ回路のＰＭＯＳトランジスタＴ１、Ｔ２の電流駆動能力よりも強くなるように設計しておけば、ＰＭＯＳトランジスタＴ１，Ｔ２のドレイン電圧（Ｃ点電圧とＤ点電圧）は共にロウレベルとなり、出力ＯｕｔＢもロウレベルとなる。したがって、ＯＲゲート６１からの最終的な出力Ｏｕｔは、ハイレベルとロウレベルの論理和ＯＲとなるのでハイレベルとなって出力され、正常な回路側の出力が反映されることになる。このとき、欠陥がある冗長情報読出し回路６Ａ，６Ｂの２本のア一ムには貫通電流が流れるため、図５および図６のようなラッチ型の冗長情報読出し回路を利用する方が望ましい。
【００８１】
以上により、本実施形態２によれば、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を２組使用して１ビットの２値情報を共に記憶するため、２組の冗長記憶回路５Ａ，５Ｂの各フローティングゲートトランジスタＴＧＦのうちの一組の例えば冗長記憶回路５ＡのフローティングゲートトランジスタＴＧＦに欠陥があったとしても、残りの一組の冗長記憶回路５Ｂのフローティングゲートトランジスタが正常であれば、ＯＲゲート６１からの最終的な出力Ｏｕｔは、正常な回路側の出力が反映されて正常な値を出力させることができて冗長性を向上させることができる。
【００８２】
なお、本実施形態２では、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を２組使用するようにしたが、これに限らず、一つの冗長記憶情報に対して冗長記憶回路および冗長情報読出し回路の組を３組以上使用することにより、冗長性をより向上させるようにしてもよい。
【００８３】
また、本実施形態２では、論理ゲートとしてＯＲゲート６１を用いたが、正常な冗長記憶回路側からの出力が最終的な論理出力に反映されるように論理演算するために、回路構成によってはその他の論理ゲートを用いてもよく、さらには他の信号と組み合わせた複合ゲートを用いて最終的な論理出力を得るようにしてもよい。
【００８４】
さらに、本実施形態２では、二つの冗長情報読出し回路のセル構成を図５のようなラッチ型回路としたが、これに限らず、図５のようなラッチ型回路、図６のようなラッチ型回路、図７のような双安定マルチバイブレータ回路から任意の２組を使用してもよく、それぞれの出力の論理をとり、最終的な論理出力Ｏｕｔを得るようにしてもよい。
（実施形態３）
本実施形態３は、主記憶回路４のビット線Ｂの本数よりも冗長記憶回路５のメモリセルの個数を少なく構成し、一定間隔毎に、使用しないフローティングゲートトランジスタおよびそのダミービット線を配置する場合である。
【００８５】
図３は、本発明の実施形態３の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の要部構成を示す回路図である。
【００８６】
図３において、ビット線信号ＶＰＲＧ１〜ＶＰＲＧ８は、冗長記憶回路５のフローティングゲートトランジスタＴＧＦ１，ＴＧＦ２への冗長情報の書込み時に、冗長記憶回路５のフローティングゲートトランジスタＴＧＦ１，ＴＧＦ２のドレインに高電圧を供給する信号であって、主記憶回路４のビット線Ｂ毎に２本（信号ＶＰＲＧ１，２〜ＶＰＲＧ７，８）づつ共通接続されている。冗長情報書込み時であることを示す信号ＣＡＭＳＥＬがゲートに入力されている選択トランジスタＴＩ５１〜ＴＩ５４により、各ビット線Ｂと各冗長記憶回路のフローティングゲートトランジスタＴＧＦ１，２とを分離する。
【００８７】
一方、ダミービット線（Dummy Bit Line）に示されているダミービット線信号も主記憶回路４においては通常のビット線として使用される。ただし、冗長記憶回路５に対してはこのダミービット線（Dummy Bit Line）はフローティングゲートトランジスタＴＧＦ１，２のドレインに接続されておらず、信号ＣＡＭＳＥＬがゲートに入力されているトランジタを介してグランドに接続される。このように、冗長記憶回路５およびその冗長情報読出し回路６のセル回路間にダミービット線（Dummy Bit Line）によるスペースを加えることで、隣接する冗長記憶回路５およびその冗長情報読出し回路６のセル回路間のショートによる不具合を回避することが可能となる。
【００８８】
以上により、本実施形態３によれば、主記憶回路４のビット線Ｂの本数よりも冗長記憶回路５のメモリセルの個数を少なく構成し、冗長記憶回路５のメモリセルとして全てのフラッシュセルおよびそのビット線を使用せず、一定間隔毎に、使用しないダミービット線を配置し、その使用しないダミービット線はフローティングゲートトランジスタＴＧＦ１，２のドレインに接続せずにグランドに接続する。このように、冗長記憶回路５のセル間にスペースを空けてダミービット線（Dummy Bit Line）を設けたため、隣接する冗長記憶回路５間のショートを無くすことができて、頑健性（耐故障性）を向上させることができる。さらに、ダミービット線によってビット線Ｂの冗長救済できる状況も増える。
【００８９】
なお、図３では、冗長記憶回路読出し回路として図５の差動式のラッチ回路を示したが、この読出し回路に図６のシングルエンドラッチ型の回路や図７の双安定バイブレータ型の回路を用いてもよい。また、ここでは、一定間隔毎に、使用しないダミービット線を配置したが、これと共にまたはこれとは別に、一定間隔毎に、通常は使用しない冗長記憶回路のメモリセルを配置してもよい。この使用しない冗長記憶回路のメモリセルによって冗長記憶回路のメモリセルの冗長救済できる状況が増える。
（実施形態４）
本実施形態４では、冗長記憶回路５にフローティングゲートトランジスタＴＧＦ１，ＴＧＦ３の並列回路を設けた場合である。
【００９０】
図４は、本発明の実施形態４の不揮発性半導体記憶装置における低電圧動作可能な冗長記憶回路および冗長情報読出し回路の要部構成を示す回路図である。
【００９１】
図４において、冗長記憶回路５Ｃでは、フローティングゲートトランジスタＴＧＦ１と、これと同様のフローティングゲートトランジスタＴＧＦ３との並列回路がＶＳ線に接続されている。これら２個のフローティングゲートトランジスタＴＧＦ１，ＴＧＦ３の状態（書込み状態と消去状態）は常に同じ状態でなければならない。
【００９２】
上記構成により、冗長情報読出し回路６Ｃによる冗長記憶回路５Ｃの冗長情報の読出し動作原理について説明する。
【００９３】
読出し時なのでＣＡＭＳＥＬ信号、ＰＲＯＧ信号は出力されないのでトランジスタＴ１５，Ｔ５はオフとなりプログラム電圧は遮断されている。
【００９４】
このとき、冗長情報読出し信号ＶＢも出力されておらず、トランジスタＴ３もオフ状態となっている。フローティングゲートトランジスタＴＧＦ１，３のゲート電圧ＶＧＦは電源電圧Ｖｃｃに等しく、ソース電圧ＶＳはグランドレベルになっている。その読出し前に初期化信号ＩＮＴが入力され、トランジスタＴ７がオンし、トランジスタＴ７のドレイン電圧（Ｄ点）はグランドレベルになり、冗長情報読出し回路６Ｃからの出力Ｏｕｔはロウレベルとなる。
【００９５】
これと同時に、ラッチ回路のトランジスタＴ７の接続されている側とは逆の電圧レベル、つまりトランジスタＴ３のドレイン電圧（Ｃ点）はラッチ回路の特性から冗長情報読出し回路６Ｃからの出力Ｏｕｔはハイレベルとなる。
【００９６】
その後、初期化信号ＩＮＴをロウレベルにし、トランジスタＴ７をオフにする。さらに、読出し信号ＶＢをハイレベルにして、フローティングゲートトランジスタＴＧＦ１，３からの冗長情報の読出しを開始する。
【００９７】
フローティングゲートトランジスタＴＧＦ１，３が消去状態であれば、電源電圧Ｖｃｃが低＜ても２個のフローティングゲートトランジスタＴＧＦ１，３を駆動することにより、トランジスタＴ３の電位をロウレベルに反転させることが可能である。これにより、ラッチ回路が反転して冗長情報読出し回路６Ｃからの出力Ｏｕｔもハイレベルとなる。
【００９８】
また、フローティングゲートトランジスタＴＧＦ１，３が書込み状態であれば、ラッチ回路は反転せずに冗長情報読出し回路６Ｃからの出力Ｏｕｔもロウレベルを維持する。
【００９９】
以上により、本実施形態４によれば、並列回路を構成する２個のフローティングゲートトランジスタＴＧＦ１，３のドレイン側を一つの選択トランジスタに接続するようにしたため、１本のアームで考慮すると、ＰＭＯＳトランシスタＴ１と２個のフローティングゲートトランジスタＴＧＦ１，３の能力によりＰＭＯＳトランジスタＴ１のドレイン電圧を決定でき、低電圧時は、ＰＭＯＳトランジスタＴ１よりフローティングゲートトランジスタＴＧＦ１，３の駆動能力が低くい場合において特に有効となる。したがって、２個のフローティングゲートトランジスタＴＧＦ１，３の並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することができる。
【０１００】
なお、図４では、図６に示すシングルエンド型のラッチ回路を示しているが、図５や図７のようなセル回路でも同様の効果が得られる。
【０１０１】
また、上記実施形態１〜４では、冗長記憶回路には欠陥アドレス情報などの冗長置換情報を記憶させたが、この冗長置換情報以外にも記憶装置の調整を行うための情報を記憶する冗長記憶回路を設けても良い。この場合、冗長置換情報以外の記憶装置の調整を行うための情報とは、記憶装置内で発生させたクロックのパルス幅の調整やオプション回路の使用の有無の決定などがある。
【０１０２】
【発明の効果】
以上により、本発明のよれば、図１０のような冗長記憶回路の配線負荷の増加を防止して読出し速度を高速化できかつ、図１０のような不要レイアウト領域を排除できると共に、従来のように、冗長記憶回路をワード線方向に配置した場合と比較して、冗長記憶回路専用のビット線が削除できると同時に冗長記憶回路選択トランジスタおよびその制御信号が削除できて、レイアウト面積、即ちチップ面積を縮小化することができる。
【０１０３】
また、２組以上の冗長置換情報記憶回路のメモリセルに同一の１ビットの２値情報が記憶されているため、冗長置換情報記憶回路のフローティングゲートトランジスタが二組あるうちの一組に欠陥があったとしても、残りの一組が正常であれば、冗長置換情報記憶回路からの出力としては正常な値を出力させることができて、より冗長性を向上させることができる。
【０１０４】
さらに、冗長記憶回路では、連続して配置された冗長記憶回路および冗長情報読出し回路の一定間隔毎に、使用しない冗長置換情報記憶回路のメモリセルおよびダミービット線の少なくとも何れかを配置したため、隣接する回路間のショートを防止し、頑健性（耐故障性）を向上させることができる。さらに、ビット線の冗長救済できる状況が更に増える。
【０１０５】
さらに、複数のフローティングゲートトランジスタの並列回路により、低電圧時にも確実なる読出し動作可能な冗長記憶回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の不揮発性半導体記憶装置における主記憶回路および冗長記憶回路の要部構成例を含む回路図である。
【図２】本発明の実施形態２の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の構成図である。
【図３】本発明の実施形態３の不揮発性半導体記憶装置における冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【図４】本発明の実施形態４の不揮発性半導体記憶装置における低電圧動作可能な冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【図５】従来のセル回路１個分の差動型の冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図６】従来のセル１個分のシングルエンド型の冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図７】従来のラッチ回路で保持しないタイプの双安定型マルチバイブレータを用いた冗長記憶回路およびその冗長情報読出し回路を含む回路図である。
【図８】従来の冗長記憶回路および主記憶回路の各メモリセルアレイの構成を含む回路図である。
【図９】従来の冗長記憶回路を備えた不揮発性半導体記憶装置の平面構成の一例を示すレイアウト図である。
【図１０】従来の冗長記憶回路を備えた不揮発性半導体記憶装置の平面構成の他の一例を示すレイアウト図である。
【図１１】従来の冗長記憶回路および冗長情報読出し回路の要部構成例を示す回路図である。
【符号の説明】
１    不揮発性半導体記憶装置
２    カラムデコーダ
３    ロウデコーダ
４    主記憶回路
５，５Ｃ    冗長記憶回路
６，６Ｃ    冗長情報読出し回路
６１    ＯＲゲート
７Ａ，７Ｂ    ＣＡＭ手段
ＴＧＦ，ＴＧＦ１〜３    フローティングゲートトランジスタ
Ｏｕｔ，Ｏｕｔ１〜３，ＯｕｔＡ，ＯｕｔＢ    出力
Dummy Bit Line     ダミービット線
Ｗ    ワード線
Ｂ    ビット線
【図１】
0003815716.tif 000002
【図２】
0003815716.tif 000003
【図３】
0003815716.tif 000004
【図４】
0003815716.tif 000005
【図５】
0003815716.tif 000006
【図６】
0003815716.tif 000007
【図７】
0003815716.tif 000008
【図８】
0003815716.tif 000009
【図９】
0003815716.tif 000010
【図１０】
0003815716.tif 000011
【図１１】
0003815716.tif 000012