(57)【特許請求の範囲】
【請求項１】
第１ノードおよび第２ノードを接続するヒューズと、
前記第１ノードと第１電源線との間に接続され、第１期間にオンする第１スイッチと、
前記第２ノードと第２電源線との間に接続され、前記第１期間にオフし、前記第１期間の前および後にオンする第２スイッチと、
前記第１ノードと前記第２電源線との間に接続され、少なくとも前記第１期間の後に導通される負荷素子と、
前記第２ノードと第３ノードとの間に接続され、前記第１期間中にオンからオフに変化する第３スイッチと、
前記第３ノードに接続され、該第３ノードのレベルを保持するとともに保持したレベルを前記ヒューズの溶断を示すヒューズ信号として出力する保持回路とを備えていることを特徴とするヒューズ回路。
【請求項２】
請求項１記載のヒューズ回路において、
前記ヒューズは、金属で形成されていることを特徴とするヒューズ回路。
【請求項３】
請求項１記載のヒューズ回路において、
前記負荷素子は、前記第１期間の後にオンする負荷トランジスタであることを特徴とするヒューズ回路。
【請求項４】
請求項１記載のヒューズ回路において、
前記負荷素子は、抵抗素子であることを特徴とするヒューズ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に形成されるヒューズ回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路は、基板中の格子欠陥および製造工程中に発生する不良を救済するために冗長回路を有している。例えば、DRAM等の半導体メモリでは、正規のメモリセル列に加えて冗長メモリセル列が形成されている。冗長メモリセル列を有する半導体メモリは、メモリセル列を示すアドレスの各ビットを記憶するために複数のヒューズ回路を有している。ヒューズ回路を構成するヒューズの材質は、従来はポリシリコンであったが、近年はアルミニウムまたは銅等の金属が多い。
【０００３】
メモリセル列に不良がある場合、試験工程において、不良のメモリセル列のアドレスに応じて所定のヒューズ回路のヒューズが溶断（プログラム）される。ヒューズは、例えばレーザの照射により溶断される。
この種のヒューズ回路は、半導体メモリの電源投入時に、ヒューズの溶断の状態を示すヒューズ信号を出力する。そして、半導体メモリは、ヒューズ回路の状態に応じて不良のメモリセル列を無効にし、その代わりに冗長メモリセル列を有効にする。すなわち、不良のメモリセルが救済される。このように、ヒューズ回路にプログラムされたアドレスに応じて、不良のメモリセルを救済することで、歩留が向上する。
【０００４】
【発明が解決しようとする課題】
ところで、金属で形成されたヒューズは、ポリシリコンで形成されたヒューズに比べ溶断しにくい。このため、金属で形成されたヒューズは、１回のレーザ照射では完全に切断されない場合がある。ヒューズが完全に切断されなくても、ヒューズの抵抗が所定値を超えたときに、ヒューズは溶断されたと判断される。したがって、ヒューズ回路は正常に動作する。
しかしながら、ヒューズが金属で形成されている場合、ヒューズが完全に切断されていないと、ヒューズの両端にかかる電圧差によりグローバック現象が発生する。グローバック現象とは、エレクトロマイグレーション等により、ヒューズの抵抗値が徐々に低下することをいう。
【０００５】
グローバック現象によりヒューズの抵抗値が所定値以下まで低くなったとき、ヒューズ回路は、ヒューズが溶断されていないと判定し、ヒューズ信号を出力する。したがって、このような現象が発生した場合、上述した半導体メモリでは、不良のメモリセル列が正しく救済されず誤動作してしまう。
従来、グローバック現象を防止するため、ヒューズを金属で形成したヒューズ回路では、溶断処理を２回実施するなどして、ヒューズを完全に切断していた。しかしながら、DRAM等の半導体メモリでは、ロジックLSIなどに比べヒューズの数が多い。このため、溶断処理を２回実施した場合、試験工程での処理時間が長くなるという問題があった。
【０００６】
本発明の目的は、長期間の使用においても特性が変わることのないヒューズ回路を提供することにある。
本発明の別の目的は、ヒューズ回路のヒューズの溶断時間を短縮することにある。
【０００７】
【課題を解決するための手段】
請求項１のヒューズ回路では、ヒューズは、第１ノードと第２ノードの間に接続されている。第１スイッチは、第１ノードと第１電源線との間に接続されている。第２スイッチは、第２ノードと第２電源線との間に接続されている。負荷素子は、第１ノードと第２電源線との間に接続されている。第３スイッチは、第２ノードと第３ノードとの間に接続されている。保持回路は、第３ノードに接続されている。保持回路は、第３ノードのレベルを保持し、保持しているレベルをヒューズの溶断を示すヒューズ信号として出力する。
【０００８】
第１スイッチは、第１期間にオンし、第１ノードを第１電源線に接続する。第２スイッチは、第１期間の前および後にオンし、第１期間にオフする。第３スイッチは、第１期間の前半にオンし、第１期間の後半にオフする。第３スイッチのオン期間に、第２ノードのレベルは、第３ノードに伝達される。
ヒューズが溶断されていない場合、第２ノードのレベルは、第１スイッチのオンにより第１電源線のレベルになる。第１期間の前半に第３スイッチはオンしているため、第２ノードのレベルは、第３ノードに伝達される。保持回路は、第１電源線のレベルを保持し（ヒューズの未溶断を示す）、保持したレベルをヒューズ信号として出力する。
【０００９】
第１期間の後半に、第３スイッチはオフする。第１期間の終了後、負荷素子を流れる電流または第２スイッチのオンにより、第１ノードおよび第２ノードのレベルは、第２電源線のレベルに固定される。このとき、第３スイッチはオフしているため、第２ノード（第２電源線の電圧）と第３ノード（第１電源線の電圧）との短絡を防止できる。この結果、保持回路が保持しているデータ（レベル）の破壊を防止でき、ヒューズ回路の誤動作を防止できる。
【００１０】
一方、ヒューズが溶断されている場合、第１ノードのレベルは、第１スイッチがオンしても第２ノードに伝達されない。このため、第２ノードのレベルは、第２電源線のレベルに保持される。第１期間の前半に第３スイッチはオンしているため、第２ノードのレベルは、第３ノードに伝達される。保持回路は、第２電源線のレベルを保持し（ヒューズの溶断を示す）、保持したレベルをヒューズ信号として出力する。その後、第２スイッチのオンにより、第２ノードのレベルは、第２電源線のレベルに固定される。また、負荷素子を流れる電流により、第１ノードのレベルは、第２電源線のレベルに固定される。
【００１１】
このように、ヒューズの未溶断・溶断にかかわらず、第１期間の終了後（保持回路へのレベルの保持後）、ヒューズの両端（第１および第２ノード）の電圧差は０Ｖになる。したがって、溶断されたヒューズが完全に切断されていない場合にも、エレクトロマイグレーション等によるグローバック現象の発生を防止でき、ヒューズの抵抗値が徐々に低くなることを防止できる。換言すれば、ヒューズ回路の特性は、長期間の使用においても劣化しない。この結果、ヒューズ回路が誤ったヒューズ信号を出力し、ヒューズ回路が形成される半導体集積回路が誤動作することを防止できる。
【００１２】
ヒューズが完全に切断されていなくてもグローバック現象が発生しないため、ヒューズ回路のヒューズの溶断を１回で済ませることができる。この結果、試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒューズを有するヒューズ回路に本発明を適用することで、溶断されたヒューズが完全に切断されていない場合にも、エレクトロマイグレーション等によるグローバック現象の発生を確実に防止できる。
【００１３】
請求項３のヒューズ回路では、負荷素子は、第１期間の後にオンする負荷トランジスタとして形成されている。負荷素子をトランジスタで形成することで、第１期間後の所望のタイミングで、第１ノードを第２電源線のレベルにできる。この結果、第１期間の終了後、ヒューズの両端の電圧差を迅速に０Ｖにできる。
請求項４のヒューズ回路では、負荷素子は、抵抗素子として形成されている。負荷素子を抵抗素子で形成することで、制御信号を使用することなく第１ノードを第２電源線のレベルにできる。この結果、信号線の数を減らすことができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明のヒューズ回路の第１の実施形態を示している。この実施形態は、請求項１ないし請求項３に対応している。このヒューズ回路は、DRAM内に複数形成されている。これ等ヒューズ回路は、不良のメモリセルを含むメモリセル列のアドレスの各ビットを記憶する。そして、ヒューズ回路に記憶された情報に基づいて、不良のメモリセル列の代わりに冗長メモリセル列が選択される。
【００１５】
ヒューズ回路は、pMOSトランジスタ１０（第１スイッチ）、アルミニウムからなるヒューズ１２、nMOSトランジスタ１４（第２スイッチ）、nMOSトランジスタ１６（負荷トランジスタ）、CMOS伝達ゲート１８（第３スイッチ）、および保持回路２０を有している。
pMOSトランジスタ１０、ヒューズ１２、およびnMOSトランジスタ１４は、電源線VDD（第１電源線）と接地線VSS（第２電源線）との間に直列に接続されている。pMOSトランジスタ１０のゲートは、入力信号INAを受けている。nMOSトランジスタ１４のゲートは、入力信号INCを受けている。nMOSトランジスタ１６は、pMOSトランジスタ１０およびヒューズ１２を接続するノードND1（第１ノード）と接地線VSSとの間に接続されている。nMOSトランジスタ１６のゲートは、入力信号INBを受けている。入力信号INA、INB、INC、IND、および/INDは、DRAMに形成され、電源投入時に動作するパワーオンリセット回路（図示せず）が生成する。
【００１６】
CMOS伝達ゲート１８および保持回路２０は、ヒューズ１２およびnMOSトランジスタ１４を接続するノードND2（第２ノード）と出力端子FUSEとの間に直列に接続されている。CMOS伝達ゲート１８は、相補の入力信号IND、/INDがそれぞれ高レベル、低レベルのときにオンし、ノードND2を保持回路２０の入力（ノードND3）に接続する。保持回路２０は、ノードND3のレベルをラッチするラッチ２０ａおよびバッファ２０ｂ（インバータ）を有している。バッファ２０ｂは、ラッチ２０ａの出力を反転し、反転したレベルをヒューズ１２の溶断状態を示すヒューズ信号FUSEとして出力する。
【００１７】
図２は、第１の実施形態のヒューズ回路の動作を示している。この例では、DRAMの電源投入時にパワーオンリセット回路が動作し、入力信号INA、INB、INC、IND、および/INDを出力する。入力信号INA、INCは、パワーオン後に第１期間P1だけ低レベルに変化する（図２（ａ）、（ｂ））。入力信号INBは、第１期間P1の後低レベルから高レベルに変化する（図２（ｃ））。入力信号IND、/INDは、第１期間P1中に高レベルから低レベルに変化する（図２（ｄ））。
【００１８】
パワーオン直後、入力信号INA、INB、INC、INDのレベルは、それぞれ高レベル、低レベル、高レベル、高レベルである。このため、pMOSトランジスタ１０、nMOSトランジスタ１４、１６、およびCMOS伝達ゲート１８は、それぞれオフ、オン、オフ、オンする。nMOSトランジスタ１４のオンによりノードND2は、低レベルに保持される（図２（ｅ））。
【００１９】
まず、ヒューズ１２が溶断されていない場合の動作を説明する。ヒューズ１２が溶断されていないため、nMOSトランジスタ１４のオンによりノードND1は低レベルになる（図２（ｆ））。CMOS伝達ゲート１８のオンによりノードND3は低レベルになる（図２（ｇ））。保持回路２０のラッチ２０ａは、ノードND3のレベルをラッチし、ラッチしたレベルを反転する。バッファ２０ｂは、ラッチ２０ａの出力をさらに反転し、低レベルのヒューズ信号FUSEとして出力する（図２（ｈ））。
【００２０】
次に、入力信号INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｉ））。ヒューズ１２が溶断されていないため、ノードND2は高レベルになる（図２（ｊ））。また、CMOS伝達ゲート１８はオンしているため、ノードND2のレベルは、ノードND3に伝達される（図２（ｋ））。ラッチ２０ａは反転し、バッファ２０ｂは低レベルのヒューズ信号FUSEを高レベル（ヒューズ１２の未溶断を示すレベル）に変化させる（図２（ｌ））。
【００２１】
CMOS伝達ゲート１８は、入力信号INDの低レベルへの変化に同期してオフする。以後、ノードND2のレベルが変化しても、保持回路２０に保持されたレベルは変化しない。
次に、入力信号INA、INCの高レベルへの変化に応答して、pMOSトランジスタ１０がオフし、nMOSトランジスタ１４がオンする。この動作により、ノードND1、ND2は低レベルに変化する（図２（ｍ）、（ｎ））。このとき、CMOS伝達ゲート１８はオフしているため、保持回路２０により保持されているノードND3の高レベルは、ノードND2に伝わらない。すなわち、ノードND2の低レベルとノードND3の高レベルとが衝突することが防止され、ヒューズ回路の誤動作が防止される。
【００２２】
次に、入力信号INBの高レベルへの変化に応答して、nMOSトランジスタ１６がオンする。既にnMOSトランジスタ１４がオンしているため、ノードND1、ND2のレベルは変化しない。
一方、ヒューズ１２が溶断されている場合、第１期間P1前には、pMOSトランジスタ１０およびnMOSトランジスタ１６がオフしているため、ノードND1は高レベルまたは低レベルである。ノードND2、ND3およびヒューズ信号FUSEのレベルは、ヒューズ１２が溶断されていないときと同じである。
【００２３】
次に、入力信号INA、INCの低レベルへの変化に応答してpMOSトランジスタ１０がオンし、nMOSトランジスタ１４がオフする。この動作により、ノードND1は高レベルに変化する（図２（ｏ））。ヒューズ１２が溶断されているため、ノードND1のレベルは、ノードND2に伝わらない。したがって、ノードND2は、低レベルを維持する（図２（ｐ））。
【００２４】
CMOS伝達ゲート１８がオンしているため、ノードND2の低レベルは、ノードND3を介してラッチ２０ａにラッチされている。このため、ヒューズ信号FUSEのレベルは変わらない（図２（ｑ））。CMOS伝達ゲート１８は、第１期間P1の後半にオフする。
次に、入力信号INA、INCの高レベルへの変化に応答して、pMOSトランジスタ１０がオフし、nMOSトランジスタ１４がオンする。ノードND2は既に低レベルのため、ノードND1、ND2のレベルは変化しない（図２（ｒ））。
【００２５】
次に、入力信号INBの高レベルへの変化に応答して、nMOSトランジスタ１６がオンする。nMOSトランジスタ１６のオンにより、ノードND1のレベルが低レベルに変化する（図２（ｓ））。以後、DRAMに電源電圧が供給されている間、入力信号INBは高レベルに維持され、ヒューズ１２の両端の電圧は、常に０Ｖになる。したがって、ヒューズ１２が完全に切断されず高抵抗として作用する場合にも、エレクトロマイグレーション等によるグローバック現象は発生しない。この結果、DRAMの長期間の使用により、電源投入が多数回繰り返された場合にも、ヒューズ回路から出力されるヒューズ信号FUSEのレベルが変化することはなく、DRAMの誤動作が防止される。
【００２６】
以上、本実施形態では、第１期間P1の後半にCMOS伝達ゲート１８をオフした。このため、ヒューズ１２が溶断されていない場合、第１期間P1の終了後、ノードND2とノードND3との短絡を防止できる。したがって、ヒューズ回路の誤動作を防止できる。
保持回路２０がヒューズ１２の溶断を示す情報を保持した後（期間P1の終了後）、nMOSトランジスタ１６をオンすることでヒューズ１２の両端の電圧差を０Ｖにした。したがって、溶断されたヒューズが完全に切断されていない場合にも、グローバック現象の発生を防止でき、ヒューズ１２の抵抗値が徐々に低くなることを防止できる。この結果、ヒューズ回路が誤ったヒューズ信号FUSEを出力することが防止でき、ヒューズ回路が形成されるDRAMが誤動作することを防止できる。特に、ヒューズ１２が、グローバック現象の発生しやすいアルミニウム等の金属で形成されている場合、本発明の適用により顕著な効果を得ることができる。
【００２７】
金属で形成されたヒューズ１２が完全に切断されていなくてもグローバック現象の発生を防止できるため、DRAMの試験工程において、各ヒューズ１２の溶断を１回で済ませることができる。この結果、試験工程等におけるヒューズ１２の溶断時間を短縮できる。
ノードND1と接地線VSSとをnMOSトランジスタ１６を介して接続したので、第１期間P1後の所望のタイミングで、ノードND1を接地できる。この結果、第１期間P1の終了後、ヒューズ１２の両端の電圧差を迅速に０Ｖにできる。
【００２８】
図３は、本発明のヒューズ回路の第２の実施形態を示している。この実施形態は、請求項１、請求項２および請求項４に対応している。第１の実施形態と同一の要素については同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、図１に示したnMOSトランジスタ１６の代わりに抵抗値の高い抵抗素子２２が配置されている。すなわち、ノードND1と接地線VSSとの間に抵抗素子２２が接続されている。第１の実施形態の入力信号INBは、生成されない。抵抗素子２２は、例えば、拡散層の抵抗（拡散抵抗）を利用して形成されている。その他の構成は、第１の実施形態と同じである。
【００２９】
図４は、第２の実施形態のヒューズ回路の動作を示している。上述した第１の実施形態と同じ動作については詳細な説明を省略する。この例においても、DRAMの電源投入時にパワーオンリセット回路が動作し、入力信号INA、INC、IND、および/INDを出力する。入力信号INAの低レベルへの変化に応答して、ノードND1のレベルは高レベルに変化する（図４（ａ）、（ｂ））。
【００３０】
ヒューズ１２が溶断されていない場合、pMOSトランジスタ１０は、第１期間P1の間オンしているため、ノードND1、ND2の電圧は、高レベルに保持される（図４（ｃ））。この後、入力信号INCの高レベルへの変化に応答して、ノードND1、ND2のレベルは、低レベルに変化する（図４（ｄ））。したがって、第１の実施形態と同様に、ノードND2の低レベルとノードND3の高レベルとが衝突することが防止され、ヒューズ回路の誤動作が防止される。
【００３１】
一方、ヒューズ１２が溶断されている場合、ノードND2のレベルは、ノードND1に伝達されないため、ノードND1のレベルは、第１期間P1後に、抵抗素子２２を介して徐々に低レベルに変化する（図４（ｅ））。この結果、ヒューズ１２の両端の電圧は、常に０Ｖになる。したがって、第１の実施形態と同様に、ヒューズ１２が完全に切断されず高抵抗として作用する場合にも、エレクトロマイグレーション等によるグローバック現象は発生しない。この結果、ヒューズ回路から出力されるヒューズ信号FUSEのレベルが変化することはなく、DRAMの誤動作が防止される。
【００３２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ノードND1を接地するための負荷素子を抵抗素子２２で形成したので、制御信号（第１の実施形態の入力信号INB）を使用する必要がなくなる。この結果、信号線の数を減らすことができる。
なお、上述した実施形態では、ヒューズをアルミニウムで形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ヒューズを銅等の他の金属で形成しても同等の効果を得ることができる。
【００３３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３４】
【発明の効果】
請求項１のヒューズ回路では、第２ノードと第３ノードとの間に第３スイッチを配置したので、第１期間の終了後、第２ノード（第２電源線の電圧）と第３ノード（第１電源線の電圧）との短絡を防止できる。この結果、ヒューズ回路の誤動作を防止できる。
溶断されたヒューズが完全に切断されていない場合にも、エレクトロマイグレーション等によるグローバック現象の発生を防止でき、ヒューズの抵抗値が徐々に低くなることを防止できる。換言すれば、ヒューズ回路の特性は、長期間の使用においても劣化しない。この結果、ヒューズ回路が誤ったヒューズ信号を出力し、ヒューズ回路が形成される半導体集積回路が誤動作することを防止できる。
【００３５】
ヒューズが完全に切断されていなくてもグローバック現象が発生しないため、ヒューズ回路のヒューズの溶断を１回で済ませることができる。この結果、試験工程等におけるヒューズの溶断時間を短縮できる。
請求項２のヒューズ回路では、金属で形成されたヒューズを有するヒューズ回路に本発明を適用することで、エレクトロマイグレーション等によるグローバック現象の発生を確実に防止できる。
【００３６】
請求項３のヒューズ回路では、第１期間後の所望のタイミングで、第１ノードを第２電源線のレベルにできる。この結果、第１期間の終了後、ヒューズの両端の電圧差を迅速に０Ｖにできる。
請求項４のヒューズ回路では、制御信号を使用することなく第１ノードを第２電源線のレベルにできる。この結果、信号線の数を減らすことができる。
【図面の簡単な説明】
【図１】本発明のヒューズ回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態のヒューズ回路の動作を示すタイミング図である。
【図３】本発明のヒューズ回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態のヒューズ回路の動作を示すタイミング図である。
【符号の説明】
１０  pMOSトランジスタ（第１スイッチ）
１２  ヒューズ
１４  nMOSトランジスタ（第２スイッチ）
１６  nMOSトランジスタ（負荷トランジスタ）
１８  CMOS伝達ゲート（第３スイッチ）
２０  保持回路
２０ａ  ラッチ
２０ｂ  バッファ
２２  抵抗素子
FUSE  ヒューズ信号、出力端子
INA、INB、INC、IND、/IND  入力信号
VDD  電源線（第１電源線）
VSS  接地線（第２電源線）
【図１】
0003857573.tif 000002
【図２】
0003857573.tif 000003
【図３】
0003857573.tif 000004
【図４】
0003857573.tif 000005