(57)【特許請求の範囲】
【請求項１】
各々が複数ビットのデータ線を含む複数の記憶ブロックを有するＲＡＭの制御回路において、
各々が前記記憶ブロックに対応する複数の部分アドレス制御信号を入力され、前記複数の記憶ブロック全てに対応する共通アドレス制御信号を生成する第１の信号生成回路と、
各々が前記記憶ブロックに対応する複数の部分書き込み制御信号を入力され、前記複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する第２の信号生成回路と、
前記ＲＡＭの制御方式に対応する識別信号を入力され、ある識別信号に対応して前記複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力して前記ＲＡＭに供給し、他の識別信号に対応して前記共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力して前記ＲＡＭに供給する出力回路と、
を有することを特徴とするＲＡＭ制御回路。
【請求項２】
前記出力回路は、複数のマルチプレクサを有し、前記識別信号は前記マルチプレクサの選択信号として入力されることを特徴とする請求項１に記載のＲＡＭ制御回路。
【請求項３】
前記第１の信号生成回路及び前記第２の信号生成回路は、ＯＲ回路であることを特徴とする請求項１又は２に記載のＲＡＭ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＡＭ（Random access Memory）制御回路に係り、より詳細には、ＤＲＡＭ（Dynamic RAM ）等のＲＡＭへ入力されるアドレス制御信号、書き込み制御信号等を制御する回路に関する。
【０００２】
【従来の技術】
従来から、１６ビットのデータバスを有するＤＲＡＭが知られている。この種のＤＲＡＭでは、１６ビットのデータバスを上位８ビット（１バイト）と下位８ビットに分けて別個のタイミングでデータの書き込みを行うことが可能である。
【０００３】
このようなＤＲＡＭは、その書き込みにおける制御方式として、いわゆる２カス（ＣＡＳ）制御方式と、２ライト（Ｗｒｉｔｅ）制御方式の２種類が汎用されている。２種類のＤＲＡＭのピン配置を図３（Ａ）及び図３（Ｂ）に示す。図３（Ａ）は、２カス方式のＤＲＡＭのピン配置を示す。通常、ＤＲＡＭで必要とする制御信号としては、ラス（ＲＡＳ：Row Address Strobe）信号、カス（ＣＡＳ：Column Address Strobe ）信号、ライトイネーブル信号（ＷＥ）、出力イネーブル信号（ＯＥ）などがあるが、図３（Ａ）から分かるように、この２カス制御方式のＤＲＡＭは、上位バイト用のカス信号（ＵＣＡＳ）と下位バイト用のカス信号（ＬＣＡＳ）の２つのカス信号により制御を行う。即ち、上位バイト用のカス信号は上位８ビットについてのみ有効であり、下位バイト用のカス信号は下位８ビットについてのみ有効である。従って、上位８ビットのアクセスを行う場合には上位バイト用のカス信号をローとし、下位８ビットへのアクセスを行う場合には下位バイト用のカス信号をローとする。なお、１６ビット全てのデータバスにアクセスする場合には、上位バイト用のカス信号と下位バイト用のカス信号の両方をローにする。
【０００４】
図３（Ｂ）に、２ライト方式のＤＲＡＭのピン配置を示す。同図から分かるように、このタイプのＤＲＡＭでは、カス信号は一つであり、その代わりにライトイネーブル信号が、上位バイト用のライトイネーブル信号（ＨＷＥ）と下位バイト用のライトイネーブル信号（ＬＷＥ）とに分けられている。上位バイト用のライトイネーブル信号は、上位８ビットについてのみ有効であり、下位バイト用のライトイネーブル信号は、下位８ビットについてのみ有効である。従って、上位８ビットのアクセスを行う場合には上位バイト用のライトイネーブル信号をローとし、下位８ビットのアクセスを行う場合には下位バイト用のライトイネーブル信号をローとする。なお、１６ビット全てのデータバスにアクセスする場合には、上位バイト用のライトイネーブル信号と下位バイト用のライトイネーブル信号の両方をローにする。
【０００５】
【発明が解決しようとする課題】
ＤＲＡＭを利用した回路の設計上、上記２種類のＤＲＡＭのいずれをどこに配置するかは設計者が決定することであるが、いずれを使用するかによって入力すべき制御信号が異なってくる。即ち、図３（Ａ）及び（Ｂ）を対比すると分かるように、２カス方式のＤＲＡＭと２ライト方式のＤＲＡＭは１２、１３番ピン及び２８、２９番ピンの入力信号が異なる。従って、いずれを使用するかに応じて異なる回路基板を使用しなければならず、同一の基板を共用することはできない。例えば、ある回路の設計を一部変更し、その結果逆の方式のＤＲＡＭを使用する必要が生じた場合には、変更の無い他の部分を含めてその回路基板全体を新たに製作しなければならず、時間的にもコスト的にも効率が良くない。
【０００６】
本発明は、以上の点に鑑みてなされたものであり、２カス方式又は２ライト方式の両方式のＤＲＡＭに対して、同一の基板を使用することを可能にするＤＲＡＭ制御回路を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、請求項１記載の発明は、各々が複数ビットのデータ線を含む複数の記憶ブロックを有するＲＡＭの制御回路において、各々が前記記憶ブロックに対応する複数の部分アドレス制御信号を入力され、前記複数の記憶ブロック全てに対応する共通アドレス制御信号を生成する第１の信号生成回路と、各々が前記記憶ブロックに対応する複数の部分書き込み制御信号を入力され、前記複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する第２の信号生成回路と、前記ＲＡＭの制御方式に対応する識別信号を入力され、ある識別信号に対応して前記複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力して前記ＲＡＭに供給し、他の識別信号に対応して前記共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力して前記ＲＡＭに供給する出力回路と、を有するように構成する。
【０００８】
上記のように構成されたＲＡＭ制御回路によれば、第１の信号生成回路は複数の記憶ブロック全てに対応する共通アドレス制御信号を生成し、第２の信号生成回路は複数の記憶ブロック全てに対応する共通書き込み制御信号を生成する。そして、出力回路は、複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力してＲＡＭに供給するか、又は、共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力してＲＡＭに供給する。従って、アドレス制御信号により複数の記憶ブロックを個別的に制御する方式のＲＡＭと、書き込み制御信号により複数の記憶ブロックを個別的に制御する方式のＲＡＭの両方に対して同一の回路基板を使用して回路を組むことが可能となる。
【０００９】
【００１０】
【００１１】
また、請求項２記載の発明は、請求項１に記載のＲＡＭ制御回路において、前記出力回路は複数のマルチプレクサを有し、前記識別信号は前記マルチプレクサの選択信号として入力されるように構成する。
【００１２】
上記のように構成されたＲＡＭ制御回路によれば、複数のマルチプレクサが識別信号を利用してアドレス制御信号及び書き込み制御信号の出力を行うので、ＲＡＭ制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【００１３】
また、請求項３記載の発明は、請求項１又は２に記載のＲＡＭ制御回路において、前記第１の信号生成回路及び前記第２の信号生成回路は、ＯＲ回路であるように構成する。
【００１４】
上記のように構成されたＲＡＭ制御回路によれば、第１の信号生成回路及び第２の信号生成回路をＯＲ回路で構成するので、ＲＡＭ制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施の形態について説明する。
図１に、本発明の実施形態にかかるＤＲＡＭ制御回路とＤＲＡＭとの関係を示す。図示のように、本発明の実施形態にかかるＤＲＡＭ制御回路（以下、単に「制御回路」という。）は、上位バイト用カス信号ＵＣＡＳ、下位バイト用カス信号ＬＣＡＳ、上位バイト用ライトイネーブル信号ＵＷＥ及び下位バイト用ライトイネーブル信号ＬＷＥが入力され、入力制御信号Ｓ12、Ｓ13、Ｓ28及びＳ29をＤＲＡＭ２へ供給する。入力制御信号Ｓ12、Ｓ13、Ｓ28及びＳ29は、それぞれＤＲＡＭ２の１２番の入力ピン、１３番の入力ピン、２８番の入力ピン、２９番の入力ピンへ入力される。また、ＤＲＡＭ２には、この入力制御信号Ｓ12、Ｓ13、Ｓ28及びＳ29の他に、ラス信号ＲＡＳ、アドレス信号Ａ０−Ａ８等が入力されている。また、データの入出力用のデータ線Ｄ０−Ｄ１５が接続されている。
【００１６】
図２に、制御回路１の回路構成を示す。図示のように、制御回路１は、４個のマルチプレクサ１０−１３と、２個のＯＲ回路１４及び１５とを有する。ＯＲ回路１４及び１５は、ローでアクティブとなるカス信号ＵＣＡＳ及びＬＣＡＳ、ライトイネーブル信号ＵＷＥ及びＬＷＥに対して負論理ＯＲ回路として機能する。上位バイト用カス信号ＵＣＡＳは、ＯＲ回路１４の一方の入力端子とマルチプレクサ１１のＢ側入力端子へ入力される。一方、下位バイト用カス信号ＬＣＡＳは、ＯＲ回路１４の他方の入力端子とマルチプレクサ１０のＢ側入力端子へ入力される。また、ＯＲ回路１４の出力は、マルチプレクサ１０及び１１のＡ側入力端子へ供給される。上位バイト用ライトイネーブル信号ＨＷＥは、ＯＲ回路１５の一方の端子とマルチプレクサ１３のＡ側入力端子へ入力される。下位バイト用ライトイネーブル信号ＬＷＥは、ＯＲ回路１５の他方の入力端子とマルチプレクサ１２のＡ側入力端子へ入力される。また、ＯＲ回路１５の出力は、マルチプレクサ１２及び１３のＢ側入力端子に入力される。
【００１７】
さらに、各マルチプレクサ１０−１３には、選択信号としてＲＡＭ識別信号Ｓd が入力されている。各マルチプレクサ１０−１３は、選択信号に応じてＡ側入力信号とＢ側入力信号のいずれかを選択的に出力する。具体的には、選択信号として入力されるＲＡＭ識別信号Ｓd がロー（即ち、「０」）の場合にはＡ側入力信号を出力し、ＲＡＭ識別信号Ｓd がハイ（即ち、「１」）の場合にはＢ側入力信号を出力する。各マルチプレクサ１０−１３から出力される制御信号Ｓ29、Ｓ28、Ｓ12及びＳ13は、それぞれＤＲＡＭ２の２９番入力ピン、２８番入力ピン、１２番入力ピン、１３番入力ピンへ入力される。また、ＲＡＭ識別信号Ｓd は、使用するＤＲＡＭが２カス方式であるか、２ライト方式であるかに応じてあらかじめ決められている。具体的なＲＡＭ識別信号Ｓd の入力方法としては、例えば、回路上強制的に電源又は接地レベルに接続しておいてもよい。また、そのＤＲＡＭが一部として使用される回路中のある特定のレジスタ内にＲＡＭ識別信号Ｓd として「０」又は「１」のいずれかの値を記憶しておき、これを制御回路１へ入力してもよい。
【００１８】
なお、上記説明において、カス信号は請求項記載のアドレス制御信号に相当し、ライトイネーブル信号は書き込み制御信号に相当する。
次に、制御回路１の動作を、それぞれの方式のＤＲＡＭを使用する場合毎に分けて説明する。
【００１９】
まず、ＤＲＡＭ２として、２カス方式のＤＲＡＭを使用した場合について説明する。２カス方式のＤＲＡＭのピン配置は図３（Ａ）に示すようになっている。従って、このＤＲＡＭを正しく動作させるには、１３番ピンにライトイネーブル信号を入力し、２８番ピンに上位バイト用カス信号ＵＣＡＳを入力し、２９番ピンに下位バイト用カス信号ＬＣＡＳを入力する必要がある。なお、１２番ピンは内部的には無接続なので、どのような信号が入力されても問題はない。
【００２０】
さて、この場合、ＲＡＭ識別信号Ｓd はハイとされ、その結果、各マルチプレクサ１０−１３は、Ｂ側入力信号を出力する。個々に説明すると、マルチプレクサ１０は、Ｂ側入力端子に入力される下位バイト用カス信号ＬＣＡＳを出力し、ＤＲＡＭ２の２９番ピンに供給する。マルチプレクサ１１は、Ｂ側入力端子に入力される上位バイト用カス信号ＵＣＡＳを出力し、ＤＲＡＭ２の２８番ピンに供給する。一方、マルチプレクサ１２のＢ側入力端子には、ＯＲ回路１５の出力が入力されている。ここで、ＯＲ回路１５には、上位バイト用ライトイネーブル信号ＨＷＥと下位バイト用ライトイネーブル信号ＬＷＥが入力されている。従って、ＯＲ回路１５の出力は、上位バイトと下位バイトの両方に対応するタイミングで有効となるライトイネーブル信号（以下、「共通ライトイネーブル信号」という）であり、これがマルチプレクサ１２及び１３のＢ側入力端子に供給される。マルチプレクサ１２は、この共通ライトイネーブル信号をＤＲＡＭ２の１２番ピンに入力する。但し、２カス方式ＤＲＡＭの１２番ピンは無接続であるので、特に効果はない。一方、マルチプレクサ１３は共通ライトイネーブル信号をＤＲＡＭ２の１３番ピンへ供給する。
【００２１】
以上のようにして、２カス方式のＤＲＡＭ２の１２番、１３番、２８番及び２９番ピンには、必要な信号が入力される。従って、アドレス信号、ラス信号等を供給すればＤＲＡＭ２を正しく動作させることができる。なお、この場合、１３番ピンに入力される共通ライトイネーブル信号は、上位バイトと下位バイトの両方のタイミングで有効となるが、カス信号が上位バイト用と下位バイト用に区別して供給されるので、誤ってデータの書き込みが行われることはない。
【００２２】
次に、ＤＲＡＭ２として、２ライト方式のＤＲＡＭを使用した場合について説明する。２ライト方式のＤＲＡＭのピン配置は図３（Ｂ）に示すようになっている。従って、このＤＲＡＭを正しく動作させるには、１２番ピンに下位バイト用ライトイネーブル信号ＬＷＥを入力し、１３番ピンに上位バイト用ライトイネーブル信号ＵＷＥを入力し、２８番ピンにカス信号ＵＣＡＳを入力する必要がある。なお、２９番ピンは内部的には無接続なので、どのような信号が入力されても問題はない。
【００２３】
さて、この場合、ＲＡＭ識別信号Ｓd はローとされ、その結果、各マルチプレクサ１０−１３は、Ａ側入力信号を出力する。個々に説明すると、まず、マルチプレクサ１０のＡ側入力端子には、ＯＲ回路１４の出力が入力されている。ここで、オア１４回路には、上位バイト用カス信号ＵＣＡＳと下位バイト用カス信号ＬＣＡＳが入力されている。従って、ＯＲ回路１４の出力は、上位バイトと下位バイトの両方に対応するタイミングで有効となるカス信号（以下、「共通カス信号」という）であり、これがマルチプレクサ１０及び１１のＡ側入力端子に供給される。マルチプレクサ１０は、この共通ライトイネーブル信号をＤＲＡＭ２の２９番ピンに供給する。但し、２ライト方式ＤＲＡＭの２９番ピンは無接続であるので、特に効果はない。一方、マルチプレクサ１１は共通カス信号をＤＲＡＭ２の２８番ピンへ供給する。また、マルチプレクサ１２は、Ａ側入力端子に入力される下位バイト用ライトイネーブル信号ＬＷＥを出力し、ＤＲＡＭ２の１２番ピンに供給する。マルチプレクサ１３は、Ａ側入力端子に入力される上位バイト用ライトイネーブル信号ＨＷＥを出力し、ＤＲＡＭ２の１３番ピンに供給する。
【００２４】
以上のようにして、２ライト方式のＤＲＡＭ２の１２番、１３番、２８番及び２９番ピンには、必要な信号が入力される。従って、アドレス信号、ラス信号等を供給すればＤＲＡＭ２を正しく動作させることができる。なお、この場合、２８番ピンに入力される共通カス信号は、上位バイトと下位バイトの両方のタイミングで有効となるが、ライトイネーブル信号が上位バイト用と下位バイト用に区別して供給されるので、誤ってデータの書き込みが行われることはない。
【００２５】
以上説明したように、本実施形態の制御回路によれば、いずれの方式のＤＲＡＭを使用する場合であっても、使用するＤＲＡＭの種類（２カス方式であるか、２ライト方式であるか）を指定する信号、即ち、ＲＡＭ識別信号Ｓd を供給することによって、ＤＲＡＭの各制御入力端子に必要な信号を正しく供給することができる。これによって、例えば、下位バイトにデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで下位バイト用カス信号ＬＣＡＳ、下位バイト用ライトイネーブル信号ＬＷＥを、それぞれローにする（アクティブにする）ことにより、指定したアドレス部分の下位バイトにデータを書き込むことができる。また、上位バイトにデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで上位バイト用カス信号ＵＣＡＳ、上位バイト用ライトイネーブル信号ＵＷＥをそれぞれローにする、（アクティブにする）ことにより、指定したアドレス部分の上位バイトにデータを書き込むことができる。
【００２６】
さらに、上位あるいは下位といったバイト単位ではなく、いわゆるワード単位でデータの書き込みを行う場合には、アドレス信号及びラス信号を供給するとともに、所定のタイミングで上位バイト用カス信号ＵＣＡＳ及び下位バイト用カス信号ＬＣＡＳを、それぞれロー（共にアクティブ）にし、上位バイト用ライトイネーブル信号ＵＷＥ及び下位バイト用ライトイネーブル信号ＬＷＥをそれぞれロー（共にアクティブ）にすることにより、指定したアドレス部分の上位及び下位バイトに、ワード単位で同時にデータを書き込むことができる。この結果、いずれの方式のＤＲＡＭを使用する場合にも同一の回路基板を共通に使用することができ、新たに回路基板の設計を行う必要がないので、コスト的に有利であると共に、回路設計の自由度が増加する。
【００２７】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、出力回路は、 複数の部分アドレス制御信号及び前記共通書き込み制御信号を同時に出力してＲＡＭに供給するか、又は、共通アドレス制御信号及び前記複数の部分書き込み制御信号を同時に出力してＲＡＭに供給する。従って、アドレス制御信号により複数の記憶ブロックを個別的に制御する方式のＲＡＭと、書き込み制御信号により複数の記憶ブロックを個別的に制御する方式のＲＡＭの両方に対して同一の回路基板を使用して回路を組むことが可能となる。
【００２８】
【００２９】
また、請求項２記載の発明によれば、複数のマルチプレクサが識別信号を利用してアドレス制御信号及び書き込み制御信号の出力を行うので、ＲＡＭ制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【００３０】
また、請求項３記載の発明によれば、第１の信号生成回路及び第２の信号生成回路をＯＲ回路で構成するので、ＲＡＭ制御回路を簡単かつ回路規模の小さな回路で構成することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態にかかる制御回路とＤＲＡＭとの関係を示す図である。
【図２】  図１に示す制御回路の回路構成を示す図である。
【図３】  ２カス方式及び２ライト方式のＤＲＡＭのピン配置を示す図である。
【符号の説明】
１…ＤＲＡＭ制御回路
２…ＤＲＡＭ
１０、１１、１２、１３…マルチプレクサ
１４、１５…ＯＲ回路
【図１】
0003760505.tif 000002
【図２】
0003760505.tif 000003
【図３】
0003760505.tif 000004