(57)【特許請求の範囲】
【請求項１】
入力信号を可変の遅延時間で遅延させて出力する可変遅延回路において、
一方の入力端子に入力信号が印加され、他方の入力端子に基準電圧が印加される差動回路と、
この差動回路の出力が接続される負荷抵抗と、
この負荷抵抗の一方の電位を出力信号として出力するエミッタフォロワ回路とを備え、
前記出力信号が印加される前記エミッタフォロワ回路を構成する抵抗の他端の遅延制御電圧を制御して遅延時間を調整することを特徴とする可変遅延回路。
【請求項２】
前記差動回路が、
前記入力信号及び前記基準電圧がそれぞれベースに印加され、コレクタから電流を出力する２つのトランジスタと、
これら２つのトランジスタのエミッタが接続され定電流源とから構成されたことを特徴とする
請求項１記載の可変遅延回路。
【請求項３】
差動入力信号を可変の遅延時間で遅延させて出力する可変遅延回路において、
差動入力信号が印加される差動回路と、
この差動回路の出力が接続される負荷抵抗と、
この負荷抵抗の電位を差動出力信号として出力する２つのエミッタフォロワ回路とを備え、
前記差動出力信号が印加される２つの前記エミッタフォロワ回路を構成する２つの抵抗の他端の遅延制御電圧を制御して遅延時間を調整することを特徴とする
可変遅延回路。
【請求項４】
前記差動回路が、
前記差動入力信号がそれぞれベースに印加され、コレクタから電流を出力する２つのトランジスタと、
これら２つのトランジスタのエミッタが接続され定電流源とから構成されたことを特徴とする
請求項３記載の可変遅延回路。
【請求項５】
直列に複数段接続させたことを特徴とする
請求項１乃至請求項４のいずれかに記載の可変遅延回路。
【請求項６】
集積回路化したことを特徴とする
請求項１乃至請求項４のいずれかに記載の可変遅延回路。
【発明の詳細な説明】
【０００１】
本発明は、入力信号を可変の遅延時間で遅延させて出力する可変遅延回路に関し、特に小型化、耐振性向上が可能で、電気的に遅延時間を調整することが可能な可変遅延回路に関する。
【０００２】
【従来の技術】
従来、ディジタル信号を伝送する場合には、システム全体で同期をとるためにフリップフロップ回路が用いられる。この場合にはフリップフロップ回路の入力端子に入力されるディジタル信号のデータ信号及びクロック入力端子に入力されるクロック信号が必要になる。
【０００３】
このようなデータ信号及びクロック信号の周波数が高周波になってくるとロジック回路の遅延時間や配線による遅延時間が無視できなくなり、フリップフロップ回路の入力端子におけるデータ信号のクロック信号に対するセットアップ時間を確保するため、データ信号、若しくは、クロック信号の何れかに移相器を設けてデータ信号とクロック信号との位相を調整する必要性が生じする
【０００４】
図４はこのような移相器を用いた遅延時間調整の一例を示す構成ブロック図である。図４において１及び３はフリップフロップ回路、２は各種ロジック回路を組み合わせた組み合わせ回路、４は移相器、１００はデータ信号、１０１及び１０２はクロック信号である。
【０００５】
データ信号１００はフリップフロップ回路１の入力端子に入力され、フリップフロップ回路１の出力は組み合わせ回路２を介してフリップフロップ回路３の入力端子に接続される。
【０００６】
クロック信号１０１はフリップフロップ回路１のクロック入力端子及び移相器４の入力端子にそれぞれ入力され、移相器４の出力はクロック信号１０２としてフリップフロップ回路３のクロック入力端子に接続される。
【０００７】
ここで、図４に示す従来例の動作を説明する。データ信号１００及びクロック信号１０１の周波数が高周波になってくるとフリップフロップ回路１及び組み合わせ回路２等での遅延時間が無視できなくなるので、移相器４によってクロック信号１０１の遅延時間を調整したクロック信号１０２を発生させる。
【０００８】
すなわち、フリップフロップ回路１及び組み合わせ回路２等で遅延したデータ信号と同等の遅延時間を与えたクロック信号１０２を生成することにより、データ信号とクロック信号との位相を調整することが可能になる。
【０００９】
例えば、”４０Ｇｂｐｓ”のデータ信号を”４０ＧＨｚ”のクロック信号を用いてフリップフロップ回路でラッチするためには、データ信号の１周期が”２５ｐｓ”であるので、移相器４は”２５ｐｓ”以下の分解能が必要になり、また、遅延時間の安定性が必要になる。
【００１０】
【発明が解決しようとする課題】
しかし、従来の移相器４では機械的に伝送線路長を変化させることによって電気信号の遅延時間を調整しているため、小型化が困難であり、耐振性が弱いといった問題点があった。
【００１１】
また、移相器４は機械的に伝送線路長を変化させる構成であるため電気的に調整が困難であり、精密な機械加工が必要であるため量産化が困難であり、コストアップになると言った問題点があった。
従って本発明が解決しようとする課題は、小型化、耐振性向上が可能で、電気的に遅延時間を調整することが可能な可変遅延回路を実現することにある。
【００１２】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力信号を可変の遅延時間で遅延させて出力する可変遅延回路において、
一方の入力端子に入力信号が印加され、他方の入力端子に基準電圧が印加される差動回路と、この差動回路の出力が接続される負荷抵抗と、この負荷抵抗の一方の電位を出力信号として出力するエミッタフォロワ回路とを備え、
前記出力信号が印加される前記エミッタフォロワ回路を構成する抵抗の他端の遅延制御電圧を制御して遅延時間を調整することにより、電気的に遅延時間を調整することが可能になる。また、機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００１３】
請求項２記載の発明は、
請求項１記載の発明である可変遅延回路において、
前記差動回路が、
前記入力信号及び前記基準電圧がそれぞれベースに印加され、コレクタから電流を出力する２つのトランジスタと、これら２つのトランジスタのエミッタが接続され定電流源とから構成されたことにより、電気的に遅延時間を調整することが可能になる。また、機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００１４】
請求項３記載の発明は、
差動入力信号を可変の遅延時間で遅延させて出力する可変遅延回路において、
差動入力信号が印加される差動回路と、この差動回路の出力が接続される負荷抵抗と、この負荷抵抗の電位を差動出力信号として出力する２つのエミッタフォロワ回路とを備え、
前記差動出力信号が印加される２つの前記エミッタフォロワ回路を構成する２つの抵抗の他端の遅延制御電圧を制御して遅延時間を調整することにより、電気的に遅延時間を調整することが可能になる。また、機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００１５】
請求項４記載の発明は、
請求項２記載の発明である可変遅延回路において、
前記差動回路が、
前記差動入力信号がそれぞれベースに印加され、コレクタから電流を出力する２つのトランジスタと、これら２つのトランジスタのエミッタが接続され定電流源とから構成されたことにより、電気的に遅延時間を調整することが可能になる。また、機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００１８】
請求項５記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明である可変遅延回路において、
直列に複数段接続させたことにより、遅延時間の調整可能な幅を拡張することが可能になる。
【００１９】
請求項６記載の発明は、
請求項１乃至請求項４のいずれかに記載の発明である可変遅延回路において、
集積回路化したことにより、量産化が容易であり、コスト削減の可能になる。
【００２０】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る可変遅延回路の一実施例を示す構成断面図である。
【００２１】
図１において５，６，７，１１及び１２はトランジスタ、８，９，１０，１３及び１４は抵抗、１０３は差動入力信号の非反転入力信号、１０４は差動入力信号の反転入力信号、１０５は差動出力信号の反転出力信号、１０６は差動出力信号の非反転出力信号、１０７は定電圧、１０８は遅延制御電圧である。
【００２２】
また、５，６，７及び８は差動回路５０を、７及び８は定電流源５１を、９及び１０は負荷抵抗５２を、１１及び１３はエミッタフォロワ回路５３を、１２及び１４はエミッタフォロワ回路５４をそれぞれ構成している。
【００２３】
非反転入力信号１０３はトランジスタ５のベースに入力され、反転入力信号１０４はトランジスタ６のベースに入力される。トランジスタ５のエミッタはトランジスタ６のエミッタ及びトランジスタ７のコレクタに接続される。
【００２４】
トランジスタ７のベースには定電圧１０７が印加され、トランジスタ７のエミッタは抵抗８の一端に接続される。
【００２５】
トランジスタ５のコレクタは抵抗９の一端及びトランジスタ１１のベースにそれぞれ接続され、トランジスタ６のコレクタは抵抗１０の一端及びトランジスタ１２のベースにそれぞれ接続される。
【００２６】
トランジスタ１１のエミッタは反転出力信号１０５を出力すると共に抵抗１３の一端に接続され、トランジスタ１２のエミッタは非反転出力信号１０６を出力すると共に抵抗１４の一端に接続される。
【００２７】
また、抵抗９及び１０の他端、トランジスタ１１及び１２のコレクタは正電圧源”ＶＣＣ”にそれぞれ接続され、抵抗８の他端は負電圧源”ＶＥＥ”に接続される。さらに、抵抗１３及び１４の他端には遅延制御電圧１０８がそれぞれ印加される。
【００２８】
ここで、図１に示す実施例の動作を説明する。非反転入力信号１０３の電圧値が反転入力信号１０４の電圧値よりも大きい場合、トランジスタ５が”ＯＮ”になり、トランジスタ６が”ＯＦＦ”になるので、トランジスタ７及び抵抗８で構成される定電流源５１の出力電流は全て抵抗９を流れることになる。
【００２９】
このため、抵抗９では定電流源５１の出力電流に起因する電圧降下が発生し、正電圧源”ＶＣＣ”から当該電圧降下分を減じた電位がトランジスタ１１を介して反転出力信号１０５として出力される。（但し、ここでは、説明の簡単のためトランジスタ１１のベース・エミッタ間電圧は無視している。）
【００３０】
一方、トランジスタ６が”ＯＦＦ”であるため、抵抗１０には電流が流れないので電圧降下は発生せず、正電圧源”ＶＣＣ”の電位がそのままトランジスタ１２を介して非反転出力信号１０６として出力される。（但し、ここでは、説明の簡単のためトランジスタ１２のベース・エミッタ間電圧は無視している。）
【００３１】
同様に、非反転入力信号１０３の電圧値が反転入力信号１０４の電圧値よりも小さい場合、トランジスタ５が”ＯＦＦ”になり、トランジスタ６が”ＯＮ”になるので、トランジスタ７及び抵抗８で構成される定電流源５１の出力電流は全て抵抗１０を流れることになる。
【００３２】
このため、抵抗１０では定電流源５１の出力電流に起因する電圧降下が発生し、正電圧源”ＶＣＣ”から当該電圧降下分を減じた電位がトランジスタ１２を介して非反転出力信号１０６として出力される。（但し、ここでは、説明の簡単のためトランジスタ１２のベース・エミッタ間電圧は無視している。）
【００３３】
一方、トランジスタ５が”ＯＦＦ”であるため、抵抗９には電流が流れないので電圧降下は発生せず、正電圧源”ＶＣＣ”の電位がそのままトランジスタ１１を介して反転出力信号１０５として出力される。（但し、ここでは、説明の簡単のためトランジスタ１１のベース・エミッタ間電圧は無視している。）
【００３４】
このような、一般的な差動回路の動作状況において、遅延制御電圧１０８の電圧値を上げて行くと各抵抗１３及び１４の両端に印加される電位差が小さくなるため、トランジスタ１１及び１２に流れる電流値が減少する。このため、エミッタフォロワ回路５３及び５４の動作速度が遅くなる。
【００３５】
また、エミッタフォロワ回路５３及び５４の出力に寄生する容量と抵抗１３及び１４に流れる電流で決まる立ち下がり時間が遅くなることにより、非反転入力信号１０３及び反転入力信号１０４である差動入力信号が入力され反転出力信号１０５及び非反転出力信号１０６である差動出力信号が出力されるまでの遅延時間を長くすることができる。
【００３６】
ここで、図２は図１に示す可変遅延回路を直列に９段接続した場合のシミュレーション結果を示す特性曲線図であり、図２中（Ｂ）に示す特性曲線は図２中（Ａ）に示す入力電圧を差動回路５０に印加して、各可変遅延回路の遅延制御電圧１０８を”−３．８Ｖ”〜”−３．０Ｖ”の間で”０．１Ｖ”間隔で変化させた非反転出力信号及び反転出力信号の状態を示している。
【００３７】
すなわち、可変遅延回路を直列に９段接続した場合、それぞれの遅延制御電圧１０８を”−３．８Ｖ”〜”−３．０Ｖ”に変化させることにより、図２中”ＣＲ０１”に示すように”約０．０３０ｎｓ（＝約３０ｐｓ）”程度の幅で遅延時間を制御することが可能になる。
【００３８】
図３は図１に示す可変遅延回路を直列に９段接続した場合のシミュレーション結果を示す特性曲線図であり、図３中”ＣＨ０１”に示す特性曲線は各可変遅延回路の遅延制御電圧１０８を”−３．８Ｖ”〜”−３．０Ｖ”に変化させた場合の”−３．８Ｖ”時の遅延時間に対する遅延時間の変化量を示している。
【００３９】
すなわち、遅延制御電圧１０８を”−３．８Ｖ”〜”−３．０Ｖ”に変化させることにより、”０．０ｐｓ”〜２２．０ｐｓ”の幅で遅延時間の変化量を制御することが可能になる。
【００４０】
この結果、差動回路５０の出力に接続された負荷抵抗５２の電位を出力するエミッタフォロワ回路の抵抗に印加する電圧を遅延制御電圧として制御することにより、電気的に遅延時間を調整することが可能になる。
【００４１】
また、従来例のように伝送線路長を変化させるための機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００４２】
さらに、機械的な構成が存在しないのでＩＣ（集積回路）化が容易になり、ＩＣ化することにより、量産化が容易であり、コスト削減の可能になる。
【００４３】
なお、図１に示す実施例では差動出力信号を出力するため２つのエミッタフォロワ回路５３及び５４を例示しているが、出力信号をシングルエンドで出力する場合には、どちらか一方のエミッタフォロワ回路であっても構わない。
【００４４】
また、図１に示す実施例では差動入力信号を差動回路５０に印加しているが、差動回路５０の入力端子の一方に基準電圧を印加して、他方の入力端子にシングルエンドの入力信号を印加しても構わない。
【００４５】
また、図１に示す実施例では遅延時間が周囲温度の温度変化に対して影響を受けるので、ペルチェ素子等の温度調節素子を用いて周囲温度が安定化するように制御することによって、遅延時間を安定化させることが可能になる。
【００４６】
また、図１に示す実施例の遅延時間の温度依存特性を予め測定しておき、温度センサによって検出された周囲温度に基づき遅延制御電圧を補償することにより、遅延時間を安定させることが可能になる。
【００４７】
また、図３に示すシミュレーションにおいて例示したように図１に示す可変遅延回路を直列に複数段接続させることにより、遅延時間の調整可能な幅を拡張することが可能になる。
【００４８】
図１に示す実施例を構成するロジックデバイスとしては高速デバイスであるＥＣＬ（Emitter Coupled Logic）や一般的なＴＴＬ（Transistor Transistor Logic）等を用いることが可能である。
【００４９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３及び請求項４の発明によれば、差動回路の出力に接続された負荷抵抗の電位を出力するエミッタフォロワ回路の抵抗に印加する電圧を遅延制御電圧として制御することにより、電気的に遅延時間を調整することが可能になる。また、従来例のように伝送線路長を変化させるための機械的な構成が存在しないので小型化が可能になり、可動部等も存在しないので耐振性向上が可能になる。
【００５１】
また、請求項５の発明によれば、可変遅延回路を直列に複数段接続させることにより、遅延時間の調整可能な幅を拡張することが可能になる。
【００５２】
また、請求項６の発明によれば、可変遅延回路を集積回路化したことにより、量産化が容易であり、コスト削減の可能になる。
【図面の簡単な説明】
【図１】本発明に係る可変遅延回路の一実施例を示す構成断面図である。
【図２】可変遅延回路を直列に９段接続した場合のシミュレーション結果を示す特性曲線図である。
【図３】可変遅延回路を直列に９段接続した場合のシミュレーション結果を示す特性曲線図である。
【図４】移相器を用いた遅延時間調整の一例を示す構成ブロック図である。
【符号の説明】
１，３  フリップフロップ回路
２  組み合わせ回路
４  移相器
５，６，７，１１，１２  トランジスタ
８，９，１０，１３，１４  抵抗
５０  差動回路
５１  定電流源
５２  負荷抵抗
５３，５４  エミッタフォロワ回路
１００  データ信号
１０１，１０２  クロック信号
１０３  非反転入力信号
１０４  反転入力信号
１０５  反転出力信号
１０６  非反転出力信号
１０７  定電圧
１０８  遅延制御電圧
【図１】
0003781182.tif 000002
【図２】
0003781182.tif 000003
【図３】
0003781182.tif 000004
【図４】
0003781182.tif 000005