(57)【特許請求の範囲】
【請求項１】
入力読込み／内部データベース（ＤＢ）生成処理部と、スタティックタイミング解析処理部と、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部と、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部と、を有する回路自動生成装置において、
前記入力読込み／内部データベース（ＤＢ）生成処理部が、低閾値トランジスタより高い閾値を有する高閾値トランジスタだけから成る高閾値セルのネットリストを含む回路自動生成のための諸情報を入力して解釈するステップと、
前記スタティックタイミング解析処理部が、前記入力情報の解釈結果に基づいて、前記論理回路のスタティックタイミング解析を行って、予め設定された制約条件よりも遅延時間の大きいパスを同定するステップと、
前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記制約条件よりも遅延時間の大きいパス上の少なくとも一部の前記高閾値セルを、高閾値トランジスタと低閾値トランジスタの両方から成りセル内部リーク電流の多寡を制御するためのＭＴＥ信号の入力端子を有するＭＴセルに置換するステップと、
前記ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部が、前記各ＭＴセルの入力端子に供給されてＭＴセルのリーク電流の多寡を制御する制御信号のセットアップタイムに関するタイミング制約を生成して出力するステップと、を具備し、
前記ＭＴセルは、前記制御信号ＭＴＥが  “Ｈ”の時に、前記高閾値トランジスタがオンに成って、前記低閾値トランジスタで高速動作を行い、一方、前記制御信号ＭＴＥが“Ｌ”の時は、前記高閾値トランジスタがオフに成って、電源からグラウンドへのリークパスが切れたスタンバイ状態となり、リーク電流を遮断することを特徴とする回路自動生成方法。
【請求項２】
入力読込み／内部データベース（ＤＢ）生成処理部と、スタティックタイミング解析処理部と、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部と、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部と、を有する回路自動生成装置において、
前記入力読込み／内部データベース（ＤＢ）生成処理部が、低閾値トランジスタより高い閾値を有する高閾値トランジスタだけから成る高閾値セルのネットリストを含む回路自動生成のための諸情報を入力して解釈するステップと、
前記スタティックタイミング解析処理部およびＨｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記入力情報の解釈結果に基づいて、前記論理回路のスタティックタイミング解析を行って、予め設定された制約条件よりも遅延時間の大きいパスを同定するステップと、
前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記制約条件よりも遅延時間の大きいパス上の少なくとも一部の前記高閾値セルを、高閾値トランジスタと低閾値トランジスタの両方から成りセル内部リーク電流の多寡を制御するためのＭＴＥ信号の入力端子を有するＭＴセルに置換するステップと、
前記入力読込み／内部データベース（ＤＢ）生成処理部が、前記ＭＴセルに置換するステップにより生成された高閾値セル及びＭＴセル混在ネットリストを入力するステップと、
前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、タイミング違反が発見されたパスについては高閾値セルからＭＴセルへの置換を行う一方、タイミング的に余裕のあるパスの中でＭＴセルが使われているものに対しては、タイミング違反を新たに生じない範囲で、高閾値セルへの置換を行うステップと、を具備し、
前記ＭＴセルは、前記制御信号ＭＴＥが  “Ｈ”の時に、前記高閾値トランジスタがオンに成って、前記低閾値トランジスタで高速動作を行い、一方、前記制御信号ＭＴＥが“Ｌ”の時は、前記高閾値トランジスタがオフに成って、電源からグラウンドへのリークパスが切れたスタンバイ状態となり、リーク電流を遮断することを特徴とする回路自動生成方法。
【請求項３】
ＭＴＥ信号の最上位階層への接続処理部が、前記各ＭＴセルの入力端子を階層ネットリストの階層を伝って最上位モジュールまで電気的に接続するように階層間を渡る信号やポートの生成を行うステップを具備することを特徴とする請求項１および２のいずれかに記載の回路自動生成方法。
【請求項４】
ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部が、前記各ＭＴセルの入力端子に供給されてＭＴセルのリーク電流の多寡を制御する制御信号のセットアップタイムに関するタイミング制約を生成して出力するステップを具備することを特徴とする請求項２に記載の回路自動生成方法。
【請求項５】
リーク電流見積り処理部が、外部からのテストベクタに対して前記ＭＴセルのリーク電流の多寡を制御する制御信号の変化を解析して前記論理回路のリーク電流を見積もるステップを具備することを特徴とする請求項１および２のいずれかに記載の回路自動生成方法。
【請求項６】
ネットリスト出力処理部が、前記高閾値セル及び前記ＭＴセル混在ネットリストを出力するステップを具備することを特徴とする請求項１および２のいずれかに記載の回路自動生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ論理ＬＳＩのリーク電流を削減する回路を自動的に生成する回路自動生成装置に係り、特に、与えられた回路に対してリーク電流を削減する回路を自動生成する回路自動生成方法及びこの方法を実現するプログラムを記載した記録媒体に関する。
【０００２】
【従来の技術】
近年のＬＳＩの微細化と低電圧化に伴い、トランジスタの閾値（Ｖｔｈ）は低下の一途を辿つている。この低Ｖｔｈ化によって、トランジスタのサブスレショルド・リーク電流が増大するため、携帯電話や携帯端末等の機器では、バッテリー寿命を短くする要因として大きな問題となっている。リーク電流は、回路が停止しているスタンバイ時、及び回路が動作しているアクティブ時のいずれの状態でも流れる。
【０００３】
従来、リーク電流を削減する手法として、図７に示すＭＴＣＭＯＳ技術が提案されている。このＭＴＣＭＯＳでは、論理回路全体（この例ではＮＡＮＤセルとインバータセル他複数のセルを含む）をＬｏｗ−Ｖｔｈのトランジスタで構成し、それらの論理回路は仮想ＶＤＤ線６１と仮想ＶＳＳ線６２につながる一方、該仮想ＶＤＤ線６１と仮想ＶＳＳ線６２はそれぞれ、Ｈｉｇｈ−Ｖｔｈのトランジスタ６３、６４を挟んで、外部から供給されるＶＤＤ線６５及びＶＳＳ線６６に接続される。動作時にはＨｉｇｈ−Ｖｔｈのトランジスタ６３、６４をオンさせ、スタンバイ時にはこれらトランジスタ６３、６４をオフさせることにより、リーク電流を削減していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の方法では、動作時にＶＤＤ線６５から仮想ＶＤＤ線６１に供給する電流量や、仮想ＶＳＳ線６２からＶＳＳ線６６へ流し出す電流量が、Ｈｉｇｈ−Ｖｔｈのトランジスタ６３、６４のオン抵抗で決まってしまう。そのため、高速動作を達成するには上記オン抵抗を低くしなければならないが、そのためにはＨｉｇｈ−Ｖｔｈのトランジスタ６３、６６の幅（Ｗ）をかなり大きくする必要があり、面積増大を引き起こしていた。更に、Ｈｉｇｈ−Ｖｔｈのトランジスタ幅の決定にあたっては、多くの条件を同時に考え合わさなければならない。
【０００５】
即ち、第一に、上述の電流量は論理回路の入力パターンによって大きく変化する。第二に、仮想ＶＤＤ６１につながる一部のトランジスタで多くの電流を消費する場合、仮想ＶＤＤ６１の電圧が一時的に下がり、それによって仮想ＶＤＤ６１につながる他の部分のトランジスタの動作に影響が出てしまう（例えば動作速度が遅くなる等）。こういつた問題点が、ＭＴＣＭＯＳでの回路設計を著しく複雑化させていた。
【０００６】
また、従来のリーク電流削減技術として、図８に示すＶＴＣＭＯＳ技術がある。このＶＴＣＭＯＳでは、論理回路全体をＬｏｗ−Ｖｔｈのトランジスタ７１、７２で構成し、スタンバイ時にはトランジスタ７１、７２に基板電位制御（ＶＴ）回路７３によって基板電圧（＋ΔＶ１、−ΔＶ２）を印加することにより、トランジスタ７１、７２の実効Ｖｔｈを高めてリーク電流を低減する。
【０００７】
ところが、この方法では、デバイスの信頼性等を勘案した場合、３重ウェル構造が必要なこと、更に、全てのトランジスタで基板電位を独立に印加できるようなレイアウト構造が必要なことが挙げられ、設計／デバイスの複雑化を招いていた。
【０００８】
従来のリーク電流削減技術としては、この他に、スタンバイ時に電源をシャットダウンする手法がある。ところが、電源をシャットダウンすると、ＬＳＩ上に搭載されるメモリ回路やフリップフロップ（Ｆ／Ｆ）において、記憶データが損なわれてしまう。これを防ぐには、シャットダウンする前に、必要な記憶データのバックアップを取っておく必要があり、システム設計が複雑になる。更に、バックアップを取るのに要する時間はもとより、スタンバイ・モードから動作モードへの復帰時にデータをリストアする時間が必要となる。これらは、動作時間の長大化を引き起こし、速度（性能）の低下につながる。
【０００９】
上述した３つの従来技術におけるもうーつの大きな問題点は、アクティブ時のリーク電流である。プロセスの微細化が進むにつれ、アクティブ時に、リーク電流による消費電力がスイッチングによる電力に比べて無視できないほど大きくなる。上述の従来手法ではいずれも、アクティブ時のリーク電流が削減できないという問題があった。
【００１０】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、動作速度及び回路面積などについての所望の回路性能を達成しつつ、スタンバイ時及びアクティブ時のリーク電流を最小化する回路を自動生成することができ、それによって設計効率の向上を図ることができる回路自動生成装置及び回路自動生成方法及びこの方法を実現するプログラムを記載した記録媒体を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、入力読込み／内部データベース（ＤＢ）生成処理部と、スタティックタイミング解析処理部と、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部と、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部と、を有する回路自動生成装置において、前記入力読込み／内部データベース（ＤＢ）生成処理部が、低閾値トランジスタより高い閾値を有する高閾値トランジスタだけから成る高閾値セルのネットリストを含む回路自動生成のための諸情報を入力して解釈するステップと、前記スタティックタイミング解析処理部が、前記入力情報の解釈結果に基づいて、前記論理回路のスタティックタイミング解析を行って、予め設定された制約条件よりも遅延時間の大きいパスを同定するステップと、前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記制約条件よりも遅延時間の大きいパス上の少なくとも一部の前記高閾値セルを、高閾値トランジスタと低閾値トランジスタの両方から成りセル内部リーク電流の多寡を制御するためのＭＴＥ信号の入力端子を有するＭＴセルに置換するステップと、前記ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部が、前記各ＭＴセルの入力端子に供給されてＭＴセルのリーク電流の多寡を制御する制御信号のセットアップタイムに関するタイミング制約を生成して出力するステップと、を具備し、前記ＭＴセルは、前記制御信号ＭＴＥが  “Ｈ”の時に、前記高閾値トランジスタがオンに成って、前記低閾値トランジスタで高速動作を行い、一方、前記制御信号ＭＴＥが“Ｌ”の時は、前記高閾値トランジスタがオフに成って、電源からグラウンドへのリークパスが切れたスタンバイ状態となり、リーク電流を遮断することを特徴とする。
【００１２】
本発明の他の特徴は、入力読込み／内部データベース（ＤＢ）生成処理部と、スタティックタイミング解析処理部と、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部と、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部と、を有する回路自動生成装置において、前記入力読込み／内部データベース（ＤＢ）生成処理部が、低閾値トランジスタより高い閾値を有する高閾値トランジスタだけから成る高閾値セルのネットリストを含む回路自動生成のための諸情報を入力して解釈するステップと、前記スタティックタイミング解析処理部およびＨｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記入力情報の解釈結果に基づいて、前記論理回路のスタティックタイミング解析を行って、予め設定された制約条件よりも遅延時間の大きいパスを同定するステップと、前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、前記制約条件よりも遅延時間の大きいパス上の少なくとも一部の前記高閾値セルを、高閾値トランジスタと低閾値トランジスタの両方から成りセル内部リーク電流の多寡を制御するためのＭＴＥ信号の入力端子を有するＭＴセルに置換するステップと、前記入力読込み／内部データベース（ＤＢ）生成処理部が、前記ＭＴセルに置換するステップにより生成された高閾値セル及びＭＴセル混在ネットリストを入力するステップと、前記Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部が、タイミング違反が発見されたパスについては高閾値セルからＭＴセルへの置換を行う一方、タイミング的に余裕のあるパスの中でＭＴセルが使われているものに対しては、タイミング違反を新たに生じない範囲で、高閾値セルへの置換を行うステップと、を具備し、前記ＭＴセルは、前記制御信号ＭＴＥが  “Ｈ”の時に、前記高閾値トランジスタがオンに成って、前記低閾値トランジスタで高速動作を行い、一方、前記制御信号ＭＴＥが“Ｌ”の時は、前記高閾値トランジスタがオフに成って、電源からグラウンドへのリークパスが切れたスタンバイ状態となり、リーク電流を遮断することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の回路自動生成装置の第１の実施形態の構成を示したブロック図である。回路自動生成装置１は、入力読込み／内部データベース（ＤＢ）生成処理部１１、スタティックタイミング解析処理部１２、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部１３、ＭＴＥ信号の最上位階層への接続処理部１４、リーク電流見積り処理部１５、ネットリスト出力処理部１６、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイミング制約出力処理部１７及び内部データベース（ＤＢ）１８を有している。
【００２４】
入力読込み／内部ＤＢ生成処理部１１にはネットリスト１０１、タイミング制約１０２、セルライブラリ１０３、配線容量１０４の諸情報が入力され、リーク電流見積り処理部１５にはテストベクタ１０５が入力される。ネットリスト出力処理部１６からはＨｉｇｈ−ＶｔセルとＭＴセル混在ネットリスト２０１が出力され、ＭＴＥ信号のタイミング制約出力処理部１７からはＭＴＥ信号のタイミング制約２０２が出力され、リーク電流見積り処理部１５からはリーク電流レポート２０３が出力される。
【００２５】
図２は図１に示した回路自動生成装置１を用いてリーク電流を削減する回路を生成する際の基本動作を示した説明図である。図２（Ａ）はリーク電流を削減する前の高Ｖｔｈトランジスタだけから成るセル（以下、Ｈｉｇｈ−Ｖｔセルと称する）（白抜き）だけで構成される論理回路である。
【００２６】
図２（Ｂ）は図１の回路自動生成装置１を用いて、リーク電流を削減した回路を自動生成して得られた論理回路である。この回路は、高Ｖｔｈトランジスタと低Ｖｔｈトランジスタの両方から成るセル（以下、ＭＴセルと称する）とが混在して構成され、Ｈｉｇｈ−ＶｔセルとＭＴセルの両者を論理回路網の内部で最適に混在させることによって、所望の回路性能を達成しつつ、スタンバイ時及びアクテイブ時のリーク電流を低減化するように自動生成されている。
【００２７】
ここで、Ｈｉｇｈ−ＶｔセルとＭＴセルの一例を、それぞれ図３、図４に示す。図３はＨｉｇｈ−Ｖｔトランジスタのみで構成されたＮＡＮＤ回路のＨｉｇｈ−Ｖｔセルである。図４は低ＶｔｈトランジスタとＨｉｇｈ−Ｖｔトランジスタで構成されたＮＡＮＤ回路のＭＴセルである。ＭＴセルでは、制御信号ＭＴＥが“Ｈ”の時に、Ｈｉｇｈ−Ｖｔトランジスタ４１がオンに成って、低Ｖｔｈのトランジスタで高速動作を行い、一方、ＭＴＥが“Ｌ”の時は、Ｈｉｇｈ−Ｖｔトランジスタ４１がオフに成って、ＶＤＤからＧＮＤへのリークパスが切れたスタンバイ状態となる。
【００２８】
図１に示した回路自動生成装置１では、Ｈｉｇｈ−Ｖｔセルだけから成るネットリスト１０１が入力されると、自動でタイミング解析を行いながら、タイミング違反パスに含まれるＨｉｇｈ−Ｖｔセルを高速動作可能なＭＴセルと置き換えることにより、タイミング違反を解消する。ここで、アクティブ時のリーク電流はＨｉｇｈ−ＶｔセルよりもＭＴセルの方が大きいため、置換によるリーク電流の増加を最小に抑えつつ、効率良くタイミング違反を解消する。
【００２９】
次に本実施形態の動作について図６のフローチャートを参照して説明する。入力読込み内部ＤＢ生成処理部１１はステップ６０１で、ゲートレベル・ネットリスト１０１、該ネットリスト１０１に対するタイミング制約１０２、セルライブラリ１０３及び配線容量１０４の諸情報を読み込み、ステップ６０２でこれら情報を解釈して回路接続情報や属性等を得、得られた回路接続情報や属性等の内部データベース（ＤＢ）を生成してデータベース１８に登録する。
【００３０】
次に、スタティックタイミング解析処理部１２はステップ６０３にて、内部ＤＢ１８に格納されている回路接続情報や属性を参照しながら、信号経路（パス）の遅延時間やタイミング余裕を計算し、その結果を内部ＤＢ１８に格納する。
【００３１】
Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換処理部１３はステップ６０４にて、スタティックタイミング解析処理で得られた結果に基づき、タイミング制約に違反して大きな遅延時間を有しているパスを同定し、該パス上に存在するＨｉｇｈ−ＶｔセルをＭＴセルヘ置換する処理を行い、置換処理を行った結果を内部ＤＢ１８に格納する。この時、Ｈｉｇｈ−ＶｔセルからＭＴセルへの置換に伴うリーク電流の増加を、最小に抑えつつ、効率良くタイミング違反を解消する。
【００３２】
加えて、ＭＴＥ信号の最上位階層への接続処理部１４はステップ６０５にて、以下の処理を行う。即ち、上記ステップ６０４の処理によって、Ｈｉｇｈ−ＶｔセルからＭＴセルヘ置換した結果、元のネットリスト１０１中に存在しなかった制御端子ＭＴＥが新たに発生する。本例の装置は、各ＭＴセルのＭＴＥ端子が、階層ネットリストの階層を伝つて最上位モジュールまで伝搬、接続されるよう、階層間を渡る信号やポートの生成を自動で行う。
【００３３】
次にＭＴＥ信号のタイミング制約出力処理部１７のステップ６０６における処理について説明する。図５に示すように、ＭＴＥ信号が他の制御論理回路５１で作られるような場合には、ＭＴＥ信号がクロックＣＬＫのエッジより、時間的にＴ−ＭＴＥｓｅｔｕｐだけ前に定まっていないと、ＭＴセルは正しく動作しない。これは特に、ＭＴＥ信号の“Ｌ”から“Ｈ”への切換え時に必要な条件である。本発明のツールは、必要にして十分なＴ−ＭＴＥｓｅｔｕｐの値を自動で計算し、ＭＴＥ信号のタイミング制約２０２として出力する。このタイミング制約２０２は、ＭＴＥ信号を作る制御論理回路５１の論理合成で使用することができる。
【００３４】
更に、リーク電流見積り処理部１５はステップ６０７にて、外部からのテストベクタに対して、ＭＴＥ信号の変化を解析してリーク電流を見積る。即ち、ＭＴセルにおけるリーク電流は、ＭＴＥ信号が“Ｈｉｇｈ”の時には、ＧＮＤにつながる高Ｖｔｈトランジスタがオン状態にあるため、低Ｖｔｈトランジスタのリーク電流で決定される大きなリーク電流が流れる。一方、ＭＴＥ信号が“Ｌｏｗ”の時には、ＧＮＤにつながる高Ｖｔｈトランジスタがオフ状態となるため、リーク電流は該トランジスタ（高Ｖｔｈトランジスタ）で決定される小さな値となる。これに対し、Ｈｉｇｈ−Ｖｔセルのリーク電流は、ＭＴＥ信号の値と関係なく常時、高Ｖｔｈトランジスタで決定される値となる。
【００３５】
このように、図２（Ｂ）及び図５に示すようなＨｉｇｈ−ＶｔセルとＭＴセルが混在する回路では、ＭＴＥ信号の値によって回路全体のリーク電流が変化する。本実施形態では、ＭＴセルについては、ＭＴＥ信号の“Ｈｉｇｈ”状態及び“Ｌｏｗ”状態に対するリーク電流の値を、それぞれセルライブラリ１０３に予め登録しておき、これを本例の回路自動生成装置１に読込んだ後、内部ＤＢ１８に格納する。Ｈｉｇｈ−Ｖｔセルのリーク電流についても、同様である。更に、外部からのテストベクタ１０５に対して、例えば論理シミュレーションを行ってＭＴＥ信号の状態変化を解析することにより、内部ＤＢ１８を参照しつつ、回路全体のリーク電流を見積もる。結果は、リーク電流レポート２０３として出力する。
【００３６】
最後に、ネットリスト出力処理部１６はステップ６０８にて、内部ＤＢ１８に格納された情報に基づいて、Ｈｉｇｈ−ＶｔセルとＭＴセルの混在ネットリスト２０１を出力する。
【００３７】
本実施形態によれば、Ｈｉｇｈ−Ｖｔセルで構成された論理回路のタイミング制約に違反して大きな遅延時間を有しているパス上に存在するＨｉｇｈ−ＶｔセルをＭＴセルヘ置換することにより、Ｈｉｇｈ−ＶｔセルとＭＴセルの混在の論理回路を自動生成することができる。しかも、タイミング制約に違反している部分はＭＴセルに置換するため、論理回路全体として高速動作を確保することができると共に、ＭＴセルを使用する部分は全体の一部分であるため、論理回路全体としてスタンバイ時及びアクティブ時のリーク電流を低減化することができ、且つ回路の占有面積も小さくすることができる。
【００３８】
次に本発明の第２の実施形態について説明する。この第２の実施形態は、本発明の回路自動生成装置１の入力として、初めからＨｉｇｈ−Ｖｔセル／ＭＴセル混在のネットリストが与えられる場合に対応した例である。これは、第１の実施形態で示した本発明の回路自動生成装置１で混在ネットリストを出力し、それを元にレイアウトした後、レイアウト結果（実配線容量）が本回路自動生成装置１に返され、再度タイミング調整を行う場合に対応する。
【００３９】
この第２の実施形態では、第１の実施形態の図６に示したステップ６０１〜６０３の処理を第１の実施形態と同様に行った後、ステップ６０４のＨｉｇｈ−ＶｔセルからＭＴセル置換処理において、「Ｈｉｇｈ−ＶｔセルからＭＴセルへの置換」または、「ＭＴセルからＨｉｇｈ−Ｖｔセルへの置換」を行う。即ち、ステップ６０３のスタティックタイミング解析処理によって、タイミング違反が発見されたパスについては、Ｈｉｇｈ−ＶｔセルからＭＴセルへの置換を行って、タイミング違反を解消する。一方、タイミング的に余裕のあるパスの中で、ＭＴセルが使われているパスに対しては、タイミング違反を新たに生じない範囲で、ＭＴセルからＨｉｇｈ−Ｖｔセルへの置換を行う。
【００４０】
本実施形態では、Ｈｉｇｈ−Ｖｔセル／ＭＴセル混在の論理回路を更にリファインし、無駄を無くしてその性能を向上させることができる。
【００４１】
最後に本発明の第３の実施形態について説明する。この第３の実施形態は、本発明の回路自動生成装置１への入力として、ＭＴセルだけから成るネットリストが与えられる場合に対応した例である。本例も、第１の実施形態の図６に示すようにステップ６０１〜６０３の処理を第１の実施形態と同様に行った後、ステップ６０４のＨｉｇｈ−ＶｔセルからＭＴセル置換処理において、タイミング余裕のあるパスに対して、該パスに含まれるＭＴセルをＨｉｇｈ−Ｖｔセルに置き換える。これによって、本実施形態では、所望の回路性能を達成しつつ、入力ネットリストよりもリーク電流の小さい回路を生成して出力することができる。
【００４２】
尚、上記したＨｉｇｈ−ＶｔセルとＭＴセル混在の論理回路を自動生成する回路自動生成方法は、プログラム化してコンピュータに実行させることにより実施でき、同様の効果を得ることができる。その際、コンピュータプログラムは、フロッピーディスクやハードディスク等のディスク型記録媒体、半導体メモリやカード型メモリ等の各種メモリ、或いは通信ネットワーク等の各種のプログラム記録媒体を通じてコンピュータに供給することができる。
【００４３】
また、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００４４】
【発明の効果】
以上詳細に説明したように、本発明によれば、所望の回路性能を達成しつつ、スタンバイ時及びアクティブ時のリーク電流を最小化する回路が自動で生成されるため、設計効率の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の回路自動生成装置の第１の実施形態の構成を示したブロック図である。
【図２】図１に示した回路自動生成装置を用いてリーク電流を削減する回路を生成する際の基本動作を示した説明図である。
【図３】Ｈｉｇｈ−Ｖｔトランジスタのみで構成されたＮＡＮＤ回路のＨｉｇｈ−Ｖｔセルの構成を示した回路図である。
【図４】低ＶｔｈトランジスタとＨｉｇｈ−Ｖｔトランジスタで構成されたＮＡＮＤ回路のＭＴセルの構成を示した回路図である。
【図５】Ｈｉｇｈ−ＶｔセルとＭＴセルで構成された論理回路例を示した回路図である。
【図６】本発明の回路自動生成方法の一実施例を示したフローチャートである。
【図７】従来のＭＴＣＭＯＳ技術を説明する回路図である。
【図８】従来のＶＴＣＭＯＳ技術を説明する回路図である。
【符号の説明】
１  回路自動生成装置
１１  入力読込み／内部ＤＢ生成処理部
１２  スタティックタイミング解析処理部
１３  Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部
１４  ＭＴＥ信号の最上位階層への接続処理部
１５  リーク電流見積り処理部
１６  ネットリスト出力処理部
１７  ＭＴＥ信号のタイミング制約出力処理部
１８  内部データベース（ＤＢ）
５１  制御論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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