(57)【特許請求の範囲】
【請求項１】
入力信号光パルス列とビット位相が同期した局発光パルス列を生成させる超高速クロック抽出回路であり、
制御電圧により制御された位相を有する局発信号を生成する電圧制御発振器と、
上記局発信号により駆動され、上記局発光パルス列と負帰還局発光パルス列を生成する局発光パルス列生成部と、
上記負帰還局発光パルス列が与えられ、その位相情報を含む負帰還局発電気信号を生成する負帰還局発電気信号生成部と、
上記入力信号光パルス列と上記負帰還局発電気信号が与えられ、上記負帰還局発電気信号の位相情報を含む変調信号を生成する変調信号生成部と、上記入力信号光パルス列が与えられ、それを上記変調信号で変調して変調入力信号光パルス列を出力する光変調器と、上記変調入力信号光パルス列が与えられ、ダウンコンバートされた周波数を有し、かつ上記入力信号光パルス列のビット位相情報を有する入力信号成分電気信号を出力する第２受光器で構成される入力信号成分生成部と、
上記負帰還局発電気信号と上記入力信号成分電気信号が与えられ、それらの位相を比較し、位相誤差に対応する電圧を生成し、上記制御電圧として上記電圧制御発振器に与える位相比較部と、を備え、
上記位相比較部と、上記電圧制御発振器と、上記局発光パルス列生成部と上記負帰還局発電気信号生成部と、上記入力信号成分生成部と、を含む経路は上記入力信号成分電気信号に対する位相同期ループを形成している超高速クロック抽出回路において、
上記負帰還局発電気信号生成部が、上記負帰還局発光パルス列を局発電気信号に変換する第１受光器と、上記局発電気信号が与えられ、その周波数を自然数分の１とする分周器とを有し、その分周器から出力される電気信号を上記負帰還局発電気信号とし、
上記変調信号の周波数およびその自然数倍の周波数と、上記ダウンコンバートされた周波数が異なるように構成することを特徴とする超高速クロック抽出回路。
【請求項２】
入力信号光パルス列とビット位相が同期した局発電気クロックを生成させる超高速クロック抽出回路であり、
制御電圧により制御された位相を有する局発信号を生成する電圧制御発振器と、
上記電圧制御発振器の出力が与えられ、その周波数の自然数分の１とする分周器を有し、分周器からの出力される電気信号を負帰還局発電気信号とする負帰還局発電気信号生成部と、
上記入力信号光パルス列と上記負帰還局発電気信号が与えられ、上記負帰還局発電気信号の位相情報を含む変調信号を生成する変調信号生成部と、上記入力信号光パルス列が与えられ、それを上記変調信号で変調して変調入力信号光パルス列を出力する光変調器と、上記変調入力信号光パルス列が与えられ、ダウンコンバートされた周波数を有し、かつ上記入力信号光パルス列のビット位相情報を有する入力信号成分電気信号を出力する受光器で構成される入力信号成分生成部と、
上記負帰還局発電気信号と上記入力信号成分電気信号が与えられ、それらの位相を比較し、位相誤差に対応する電圧を生成し、上記制御電圧として上記電圧制御発振器に与える位相比較部と、
上記電圧制御発振器の局発信号の周波数を自然数倍して局発電気クロックを生成する逓倍器と、を備え、
上記位相比較部と、上記電圧制御発振器と、上記負帰還局発電気信号生成部と、上記入力信号成分生成部と、を含む経路は上記入力信号成分電気信号に対する位相同期ループを形成している超高速クロック抽出回路において、
上記変調信号の周波数およびその自然数倍の周波数と、上記ダウンコンバートされた周波数が異なるように構成することを特徴とする超高速クロック抽出回路。
【請求項３】
請求項１に記載の超高速クロック抽出回路において、
局発光パルス列生成部が負帰還局発光パルス列の繰り返しを自然数分の１とする光分周器を有し、
上記変調信号の周波数およびその自然数倍の周波数と、上記ダウンコンバートされた周波数が異なるように構成することを特徴とする超高速クロック抽出回路。
【請求項４】
入力信号光パルス列とビット位相が同期した局発光パルス列を生成させる超高速クロック抽出回路であり、
制御電圧により制御された位相を有する局発信号を生成する電圧制御発振器と、
上記局発信号により駆動され、上記局発光パルス列と負帰還局発光パルス列を生成する局発光パルス列生成部と、
上記負帰還局発光パルス列が与えられ、その位相情報を含む負帰還局発電気信号を生成する負帰還局発電気信号生成部と、
上記入力信号光パルス列と上記負帰還局発電気信号が与えられ、上記負帰還局発電気信号の位相情報を含む変調信号を生成する変調信号生成部と、上記入力信号光パルス列が与えられ、それを上記変調信号で変調して変調入力信号光パルス列を出力する光変調器と、上記変調入力信号光パルス列が与えられ、ダウンコンバートされた周波数を有し、かつ上記入力信号光パルス列のビット位相情報を有する入力信号成分電気信号を出力する第２受光器で構成される入力信号成分生成部と、
上記負帰還局発電気信号と上記入力信号成分電気信号が与えられ、それらの位相を比較し、位相誤差に対応する電圧を生成し、上記制御電圧として上記電圧制御発振器に与える位相比較部と、を備え、
上記位相比較部と、上記電圧制御発振器と、上記局発光パルス列生成部と、上記負帰還局発電気信号生成部と、上記入力信号成分生成部と、を含む経路は上記入力信号成分電気信号に対する位相同期ループを形成している超高速クロック抽出回路において、
局発光パルス列生成部が局発光パルス列の繰り返しを自然数倍する光逓倍器を有し、
上記変調信号の周波数およびその自然数倍の周波数と、上記ダウンコンバートされた周波数が異なるように構成することを特徴とする超高速クロック抽出回路。
【請求項５】
請求項１に記載の超高速クロック抽出回路において、
局発光パルス列生成部が局発光パルス列の繰り返しを自然数倍する光逓倍器を有し、
上記変調信号の周波数およびその自然数倍の周波数と、上記ダウンコンバートされた周波数が異なるように構成することを特徴とする超高速クロック抽出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送路から入力されたビットレートが１００Gbit／sを超える超高速信号光パルス列とビット位相が同期した局発光パルス列あるいは局発電気クロックを発生させる超高速クロック抽出回路に関する。
【０００２】
【従来の技術】
近年のインターネットの急速な普及によるデータトラフィックの増大は、光通信ネットワークの更なる大容量化に拍車を掛けている。波長多重と並んで、時分割多重はファイバ当たりの伝送容量を増やす有効な手法であるが、電子回路の高速化による容量拡大は現在４０Gbit／sに達しており、更なる高速化は容易ではない。サブピコ秒の応答を有する非線形光学効果を応用した光信号処理は電子回路の帯域制限を打破できる技術として、積極的に光通信への適用を目指して研究開発が行われている。非線形光学効果を応用した光信号処理とは、信号光に対し、別の光（制御光）をタイミングを合わせて相互作用させ、スイッチングや波長変換など、種々の信号処理を光の領域で行うものである。必要なタイミングの精度は、高速になるほど厳しくなり、例えば、１００Gbit／sクラスでは１ps以下である。一般に光通信では信号光は光ファイバ中を長距離伝搬するので、光ファイバの伸縮により受信端では到達タイミングが揺らぐ。従って一般に受信端では、受信した信号の各ビットを識別するため、揺らいだタイミングに相当するクロックを抽出しなければならない。光信号処理を用いる場合はさらに、その揺らいだタイミングを有する光パルス列を受信端で用意しなければならないことになる。制御光パルス列は一般にモード同期レーザなどの短パルスレーザで発生された後、光ファイバ増幅器による増幅その他の処理を通過した後、信号光と合波されるが、その処理回路自体の伝搬遅延も、光ファイバが温度により伸縮するため、周囲温度の変化により容易に変化し（５０ps／km／℃）、適切な光信号処理動作を妨げる重大な要因となる。
【０００３】
本発明は、制御光発生系で生じる遅延揺らぎも補償して、信号光パルス列と制御光パルス列をそれらのビットどうしがサブピコ秒以下の誤差でお互いの位置関係を保持することを可能とするもので、全光信号処理を安定に動作させるために不可欠な基本技術を提供する。
【０００４】
図１に、従来の超高速クロック抽出回路の構成例（特開2001-201774公報（特願2000-011420）参照）を示す。
図において、従来の超高速クロック抽出回路は、光分岐器１１および１２、光変調器２１、受光器３１および３２、位相比較器４１、電圧制御発振器５１、逓倍器６１および６２、局発パルス光源８１により構成される。
ビットレートNfa（N：多重チャネル数）の入力信号光パルス列Ａ：１００１は、光分岐器１１でその一部が分岐されて光変調器２１に入力される。一方、局発パルス光源８１は周波数fvcoの電圧制御発振器５１により駆動され、その出力光（局発光パルス列Ｂ’）は光分岐器１２で一部が分岐されて受光器３２により電気信号に変換される。受光器３２から出力される周波数fvcoの電気信号は分岐され、一方は逓倍器６１によりL逓倍された後、光変調器２１を駆動する。
ここで、光変調器２１は、駆動電気信号に対して非線形に応答する特性を有するもの、例えば電界吸収型光変調器などが用いられる。
【０００５】
光変調器２１から出力される光信号は、受光器３１により周波数Nfa−n(Lfvco)の電気信号に変換され（n：自然数）、位相比較器４１に入力される。受光器３２から出力された後、分岐された他方の電気信号は逓倍器６２によりM逓倍された後、位相比較器４１に入力され、前記の周波数Nfa−n(Lfvco)の電気信号と位相比較される。位相比較の結果得られる誤差信号を電圧制御発振器５１に帰還し、その発振周波数fvcoを制御する。この結果、光分岐器１２より出力される局発パルス光源からの局発光パルス列Ｂ：１００２は入力信号光パルス列Ａ：１００１とビット位相同期した局発パルス列として取り出される。
【０００６】
図２を参照して光変調器２１の機能を説明する。
図２（ａ）に、繰り返し周波数f0の光パルス列が光変調器において周波数fmの電気信号により変調を受けた場合の出力光周波数スペクトルを表す。繰り返し周波数f0の光パルス列は、光のキャリア周波数fcに対して、両側に変調成分fc＋f0およびfc−f0を有し、これが光変調器において周波数fmの電気信号により変調を受けることで、図２（ａ）に示すように、キャリア成分fcおよび変調成分fc±f0に対してそれぞれfmによる多数の変調側波帯が新たに発生する。これらを受光器で電気信号に変換すると、その電力スペクトルは図２（ｂ）のようになる。図に示すように、繰り返し周波数f0を中心とする間隔fmごとのビート信号（f0±nfm、ｎ：自然数）が現れる。周波数帯域に制限がある実際のフォトダイオードにおいても、低周波数領域のビート信号の検出は可能である。
変調側波帯は、もとの信号の位相情報を保持しており、変調側波帯間のビートにもその位相情報が反映される。従ってこのビート信号を用い、位相同期ループを形成することにより、繰り返し周波数が１００GHzを超える光パルス列に同期した電気信号を発生させることが可能になる。
【０００７】
【発明が解決しようとする課題】
図１に示した従来の超高速クロック抽出回路において、例えば、Nfa ＝１６０GHz、fvco ＝２０GHz、L＝M＝２の場合を考える。この設定は、１６０Gbit／sの光時分割多重信号（入力信号光パルス列Ａ）に対してビット位相同期した、２０GHzの繰り返しを有する制御光パルス（局発光パルス列Ｂ）を発生させる場合に対応している。光変調器２１の駆動周波数は、fm（=Lfvco）４０GHzであり、受光器３１の出力において観測されるビート信号は、１６０−ｎ×４０＝１２０，８０，４０（GHz)となる。これらの内、位相比較に用いるものとしては、電気回路の帯域を考慮して４０GHzが妥当である。逓倍器６２の設定M＝２は位相比較周波数４０GHzに対応したものである。
【０００８】
この動作条件における問題は、受光器３１の出力で観測されるビート信号の中に入力信号光の１６０GHz成分と光変調器２１の駆動周波数（４０GHz）成分とのビート（ビート成分▲１▼）の他に、入力信号光のＤＣ（０Hz）成分と光変調器２１の駆動周波数（４０GHz）成分とのビート（すなわち、受光器から出力される変調信号の周波数およびその自然数倍の周波数成分）（ビート成分▲２▼）が含まれ、両者が全く同じ周波数（４０GHz）を有することである。既述のように、ビート成分▲１▼は入力信号光の位相情報を有しており、位相同期ループにおいて利用される成分であるが、ビート成分▲２▼（４０,８０,・・・（GHz)）は入力信号光の位相情報を含まない。従って、ビート成分▲２▼の存在により、位相比較器４１におけるビート成分▲１▼と、逓倍器６２から出力されるMfvco成分との位相比較動作が妨害され不安定となり、位相同期ループ全体の動作を不安定にしてしまう。
【０００９】
上記の例の他、例えばL＝３、M＝２、ｎ＝２とすると、fm＝６０GHzであり、ビート成分▲１▼（１００,４０(GHz)）として４０GHz成分を使えば、位相比較周波数４０GHzにおいてビート成分▲２▼（６０,１２０,・・・(GHz)）による妨害を回避することができる（すなわち、ビート成分▲１▼、▲２▼が同じ周波数を含むことを回避できる）が、fm＝６０GHzおよび位相比較周波数として４０GHzを使用することになり、現状のマイクロ波技術では、２６.５GHz以下のＫバンドまでの周波数で行う場合と比較すると、コストや性能の点で著しく劣る。
結局、１６０Gbit／sの光時分割多重信号に対してビット位相同期した、２０GHzの繰り返しを有する制御光パルスを発生させたい場合、いかなるL,M、およびnの組み合わせを用いても低コストで安定な動作を得ることは難しい。
【００１０】
本発明は以上の事情に鑑みて為されたものであり、入力信号光の位相情報を有するダウンコンバートされた電気信号の周波数が入力信号光に含まれるＤＣ成分が光変調器により変調されて生じる周波数およびその自然数倍の周波数と同一となることを回避すると同時に、位相同期ループ内の信号周波数の上昇を抑え、入力信号光とビット位相同期した局発光パルス列を安価で安定に生成する、超高速クロック抽出回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、
請求項（１）の超高速クロック抽出回路は、図１で示した従来の超高速クロック抽出回路において、負帰還局発電気信号生成部に分周器を追加する。これにより、光変調器２１の駆動周波数を入力信号光パルス列の繰り返しNfa の自然数分の１となることを回避することができる。従って、入力信号光の位相情報を有するダウンコンバートされた電気信号の周波数が、入力信号光に含まれるＤＣ成分が光変調器により変調されて生じる周波数と同一となることを回避することができる。
【００１２】
請求項（２）の超高速クロック抽出回路は、請求項（１）の超高速クロック抽出回路から、局発光パルス列生成部を省いたもので、入力信号光と位相同期した電気クロックを出力とするものである。
【００１３】
請求項（３）の超高速クロック抽出回路は、請求項（１）の超高速クロック抽出回路の局発光パルス列生成部において、負帰還局発光パルス列の繰り返しを自然数分の１とする光分周器を追加した構成である。位相同期ループ回路の設計を柔軟にし、回路の動作安定向上、低コスト化を図ることができる。
【００１４】
請求項（４）の超高速クロック抽出回路は、図１で示した従来の超高速クロック抽出回路において、光分岐器によって分岐される２つの局発光パルス列のうち、第１局発光パルス列の繰り返しを逓倍する光逓倍器を有する。これにより、局発パルス光源の繰り返しを低く抑えることができ、位相同期ループ内の信号周波数は、請求項（１）で分周器を持たせたのと同様の効果を得ることができる。これにより、入力信号光の位相情報を有するダウンコンバートされた電気信号の周波数が、入力信号光に含まれるＤＣ成分が光変調器により変調されて生じる周波数およびその自然数倍の周波数と同一となることを回避することができ、安定して局発光パルス列を生成することができる。
【００１５】
請求項（５）の超高速クロック抽出回路は、請求項（１）と請求項（４）を組み合わせた構成、つまり分周器と光逓倍器を有する構成である。２つを組み合わせることにより、より柔軟な設計を可能とし、回路の動作安定性の向上、低コスト化などを図ることができる。
【００１６】
本発明は、入力信号光パルス列と位相同期した局発光パルス列あるいは局発電気クロックを発生させる回路を提供する。光変調により生じる変調サイドバンドを利用した位相検出技術と位相同期ループ技術を用いている。
従来、位相同期ループ内での位相比較周波数と、光変調周波数が同じとなる場合があり、この時位相同期ループの動作が不安定となる問題があった。本発明では、これを回避するために位相同期ループ内に分周器を設ける構成と、発生させた局発光パルス列の繰り返しを光領域でＫ逓倍する光逓倍器を設ける構成と、それらを併せ持つ構成を提供する。
【００１７】
【発明の実施の形態】
（第１実施例）
図３は本発明の超高速クロック抽出回路の第１実施例の構成を示す。本構成は請求項（１）の構成に対応する。
図において、本実施例の超高速クロック抽出回路は、光分岐器１１及び１２、光変調器２１、受光器３１および３２，位相比較器４１、電圧制御発振器５１、逓倍器６１，６２、分周器７１、局発パルス光源８１により構成される。
ビットレートNfa の入力信号光パルス列Ａ：１００１は、光分岐器１１でその一部が分岐されて光変調器２１に入力される。一方、局発パルス光源８１は周波数fvcoの電圧制御発振器５１により駆動され、その出力光は光分岐器１２で一部が分岐されて受光器３２により電気信号に変換される。受光器３２から出力される周波数fvcoの電気信号は分周器７１によりＫ分周された後分岐され、一方は逓倍器６１によりL逓倍された後、光変調器２１を駆動する。
ここで、光変調器２１は、駆動電気信号に対して非線形に応答する特性を有するものを用いる。例えば、光強度変調器、電界吸収型光変調器、光コムジェネレータ、光位相変調器、その他を用いることができる。なお、光変調器は線形応答特性を有するものを用いてもよい。以下の実施形態においても同様である。
また、分周器としては、例えばフリップ・フロップによるもの、パルス蓄積回路を用いるもの、単安定マルチ・バイブレータの負帰還型分周回路などがある。２０GHzで動作する高速分周器としては、例えば（株）ＮＴＴエレクトロニクス社製のＭＯＦ０８Ａ（Ｔ−ＦＦ）などがある。
【００１８】
光変調器２１から出力される光信号は、受光器３１により周波数Nfa−(nL／K)fvco（n：自然数）の電気信号に変換され、位相比較器４１に入力される。分周器７１の後で分岐された他方の電気信号は逓倍器６２によりM逓倍された後、位相比較器４１に入力され、前記の周波数Nfa−(nL／K)fvco（n：自然数）の電気信号と位相比較される。この時、Nfa−(nL／K)fvco ＝(M／K)fvco であることが必要である。位相比較の結果得られる誤差信号を電圧制御発振器５１に帰還し、その発振周波数fvco を制御する。
この結果、光分岐器１２より出力される局発パルス光源８１からの局発パルス列Ｂ’は入力信号光パルス列Ａ：１００１とビット位相同期した局発光パルス列Ｂ：１００２として取り出される。
【００１９】
具体的な数値例を表１に示す。
【表１】
0003743626.tif 000002
以上示したように、本実施例によると位相同期ループ内での位相比較周波数((M／K)fvco)が光変調周波数（fm：(L／K)fvco)または光変調周波数の自然数倍と同じとなることを回避することが可能であり、従来技術で問題となっていた動作不安定性を取り除くことができる。
【００２０】
なお、逓倍器６１，６２の逓倍数は、上記の光変調器内で生じるいくつかのビート信号のうちで、どの次数のビート信号を検出するか、あるいは位相比較器４１において位相比較する周波数の選び方などにより様々な値（自然数）を取り得る。その値が１の時、すなわち周波数逓倍数が１の時、逓倍器は入力電気信号に対しいかなる作用も及ぼさないので省略することができる。このことは以下の実施例でも同様であり、逓倍数が１の逓倍器は全て省略が可能である。
また、ここで電圧制御発振器５１は、電圧制御発振器と逓倍器の組み合わせでもよい。すなわち、周波数(1／Q)fvcoの電圧制御発振器と逓倍数Qの逓倍器を用いてもよい。このことは以下の実施例でも同様である。位相比較周波数(Nfa−nfm)は、市販のディジタルＰＬＬ−ＩＣ（帯域＜１GHz）などを使用するためには、低くすることが望ましい。表１のNo.４及びNo.５で示した数値例は位相比較周波数を低くすることを意図したものである。位相比較周波数を低くするための構成は特開2001-201774公報にも既述されている。
【００２１】
（第２実施例）
図４は本発明の超高速クロック抽出回路の第２実施例の構成を示す。本構成は請求項（４）の構成に対応する。
図において、本実施例の超高速クロック抽出回路は、光分岐器１１および１２、光変調器２１、受光器３１および３２、位相比較器４１、電圧制御発振器５１，逓倍器６１および６２、局発パルス光源８１、光逓倍器９１により構成される。
【００２２】
ビットレートNfaの入力信号光パルス列Ａ：１００１は、光分岐器１１でその一部が分岐されて光変調器２１に入力される。一方、局発パルス光源８１は周波数fvcoの電圧制御発振器５１により駆動され、その出力光（局発パルス列光Ｂ’）は光分岐器１２で一部が分岐されて受光器３２により電気信号に変換される。受光器３２から出力される周波数fvcoの電気信号は分岐され、一方は逓倍器６１によりL逓倍された後、光変調器２１を駆動する。分岐された他方の電気信号は逓倍器６２によりM逓倍された後、位相比較器４１に入力される。
光変調器２１から出力される光信号は、受光器３１により周波数(Nfa−nLfvco)（n：自然数）の電気信号に変換された後、前記分岐された他方の周波数Mfvcoの電気信号と位相比較される。この時、Nfa−nLfvco＝Mfvcoであることが必要である。位相比較の結果得られる誤差信号を電圧制御発振器５１に帰還し、その発振周波数fvcoを制御する。この結果、光分岐器１２より出力される局発パルス光源からの局発光パルス列Ｂ’は入力信号光パルス列Ａ：１００１とビット位相同期する。この局発光パルス列Ｂ’は、さらに光逓倍器９１により、その繰り返しがJ倍されてJfvco（局発パルス列Ｂ：１００２）となり、以下の数値例に示すように第１実施例と同様の動作を実現する。
【００２３】
図５（ａ）に光逓倍器９１の構成例１を示す。１入力J出力の光スプリッタのJ個の出力ポートとJ入力１出力の光コンバイナのJ個の入力ポートをそれぞれ適当な遅延((ｎ−1)△t、ｎ＝1,2,・・・,J)を挟んで接続し、△t＝１／fvcoを満たすように遅延量を設定することにより実現できる。光スプリッタおよび光コンバイナは融着延伸型光ファイバ結合器やプレーナ光波デバイスである多モード干渉結合器などを使うことができる。
図５（ｂ）は光逓倍器９１の構成例２である。この構成はJが２のべき乗で表される場合に適用可能であり、２つの１×２カップラを適当な遅延を間に挟んで接続した非対称マッハツェンダ干渉計を縦続接続するものである。
【００２４】
数値例を表２に示す。
【表２】
0003743626.tif 000003
ここで示した数値例において、逓倍数が１となる逓倍器は省略することが可能である。例えば、No.１およびNo.２の数値例において逓倍数Mはともに１なので、これに対応する逓倍器６２は省略することができる。
以上示したように、第１実施例と同様に、本実施例によると位相同期ループ内での位相比較周波数(Mfvco)が光変調周波数(fm：Lfvco)または光変調周波数の自然数倍と同じとなることを回避することが可能である。
【００２５】
さらに、表１のNo.１〜No.３と表２のNo.１〜No.３に示した数値例はそれぞれ同等のシステムに対応する。すなわち、本実施例によると入力信号光の繰り返し（Nfa)およびその低次群信号の繰り返し（fa)の上昇に伴う電圧制御発振器５１の発振周波数(fvco)の上昇を抑圧することが可能となる。これは同時に、局発パルス光源の発振周波数の上昇も抑圧できることを意味している。パルス光源の高速化は、それを駆動する高周波回路の負担を増大させ、また所要の光Ｓ／Ｎを確保するためにより大きな平均光パワーを必要とするため光源そのものや光増幅器に対する負担を増大させる。従ってパルス光源の発信周波数を低くできることはシステム全体の動作安定性、コストにおける改善をもたらす。
【００２６】
（第３実施例）
図６は本発明の超高速クロック抽出回路の第３実施例の構成を示す。本構成は請求項（５）の構成に対応し、第１実施例において、光逓倍器９１を追加した構成となっている。本構成の動作は第１および第２実施例で説明した通りである。位相比較器４１において、Nfa −(nL／K)fvco ＝(M／K)fvcoであることが必要である。本構成による具体的数値例を表３に示す。
【表３】
0003743626.tif 000004
表１および表２のNo.２およびNo.３に示した数値例と表３のNo.１およびNo.２に示した数値例はそれぞれ同等のシステムに対応する。
本実施例による効果は、４０GHzの局発光パルス列を発生させる場合において、電圧制御発振器の周波数fvcoが２０GHzとなった点で、第１および第２実施例では実現できない。
【００２７】
本実施例の効果は、局発パルス光源８１の特性と関連する。局発パルス光源８１として、例えばモード同期半導体レーザを用いる場合、繰り返し周波数と共振器長は互いに反比例の関係にあるため、繰り返し周波数が小さいと共振器長が長くなり作製難易度が上がる。繰り返し１０GHzより２０GHzのモード同期半導体レーザの方が一般的である。表１および表２のNo.２で示した数値例と表３のNo.１で示した数値例、すなわち入力信号光に対して４０GHzの局発パルス列を発生させる場合、２０GHzの局発パルス光源を用いる構成は本実施例により初めて可能となる。
【００２８】
第２実施例で述べたように、パルス光源の高速化（高繰り返し化）は、一般的にはそのパルス光源以外の部分への負担を増大させてしまうが、上記のようにパルス光源作製の都合上、必ずしも低速が最適ではない場合もある。本実施例はこの様な事情を考慮したもので、その効果は電気分周器７１と光逓倍器９１を併用することによって、より柔軟な位相同期ループ回路構成を可能とし、動作の安定性向上、低コスト化を図れる点である。
【００２９】
（第４実施例）
図７は本発明の超高速クロック抽出回路の第４実施例の構成を示す。本構成は請求項（２）の構成に対応する。本実施例と第１〜第３実施例に記載の構成と異なる点は、光クロックではなく、入力信号光パルス列と同期した電気クロックを出力することである。すなわち、光クロックではなく電気クロックを必要とする光信号処理デバイス（例えば電界吸収型光変調器など）を駆動するための超高速クロック抽出回路を提供する。
図７において、本実施例の超高速クロック抽出回路は、光分岐器１１、光変調器２１、受光器３１、位相比較器４１、電圧制御発振器５１、逓倍器６１〜６３、分周器７１により構成される。
【００３０】
実施例（１）から局発パルス光源８１、光分岐器１２、受光器３２を取り除いた構成になっており、局発電気クロックＣ：１００３を出力する。
基本的な動作は実施例（１）と全く同様である。すなわち、電圧制御発振器５１から出力される局発電気クロックＣ：１００３の位相が入力信号光パルス列Ａ：１００１と同じになるように位相同期ループが構成される。位相比較器４１においては、Nfa−(nL／K)fvco＝(M／K)fvcoであることが必要である。
逓倍器６３は第２実施例における光逓倍器９１に相当し、これにより位相同期ループ内の周波数の上昇を抑えることができる。また、分周器７１と逓倍器６３を併用する構成は、分周器７１と光逓倍器９１を併用する第３実施例に相当する。分周数Kが１の場合、分周器７１は省略が可能である。
【００３１】
具体的な数値例を表４に示す。
【表４】
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本実施例で出力される局発電気クロックＣは、入力信号光パルス列Ａと位相が同期しているので、例えば電気制御型の光ゲートである電界吸収型光変調器の駆動信号として使用されることにより、これを入力信号光の光時分割分離回路として動作させることが可能である。
【００３２】
（第５実施例）
図８は本発明の超高速クロック抽出回路の第５実施例の構成を示す。本構成は請求項（３）の構成に対応し、第１実施例に光パルス列の繰り返しを自然数分の１とする光分周器１０１を追加した構成である。本実施例の効果は第３実施例と同様に、より柔軟な位相同期ループ設計を可能とし、動作の安定性向上、低コスト化を図れる点である。具体的な数値例を表５に示す。
【表５】
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【００３３】
光分周器１０１の具体的な構成例を図９に示す。
局発光パルス列生成部から入力される繰り返しfvcoの局発光パルス列の繰り返しをＰ分の１に分周し、負帰還局発電気信号生成部へ出力する機能を有する。本構成例では、周波数(１／P)fvcoの電気信号により光強度変調器を用いて、局発光パルス列にゲートを掛けることによってその繰り返しをＰ分の１とする。駆動電気信号として電圧制御発振器５１の出力電気信号を用いることができる。第１実施例で説明したように、電圧制御発振器はfvcoより低い周波数を有する電圧制御発振器と逓倍器とを組み合わせて実現することができるため、適当な逓倍器を用意することにより、周波数(１／P)fvcoの電気信号を発生させることが可能である。強度変調器としては、例えばLiNbO3を用いたマッハツェンダ型光変調器や電界吸収型光変調器などを用いることができる。これらの光強度変調器のゲート幅は、例えば１０GHzの正弦波で駆動した場合、数１０psと広いため、局発光パルス列生成部内で発生する遅延揺らぎに起因する、駆動電気信号と局発光パルス列の間の位相ずれを吸収し、分周動作が不安定となることはない。
【００３４】
また、光分周器１０１の別な具体的構成例を図１０に示す。
図９で示した構成例と同様に光強度変調器を用いて局発光パルス列を間引くことで光分周を実現している点は同じである。異なる点は光強度変調器を駆動する電気信号の発生方法である。本構成例では局発光クロックパルス列のタイミング抽出回路を備え、抽出したクロックを駆動電気信号としている。
【００３５】
【発明の効果】
以上説明したように、本発明の超高速クロック抽出回路は、従来の超高速クロック抽出回路において、入力信号光パルス列の繰り返し周波数と、局発光パルス列の繰り返し周波数あるいは局発電気クロックの周波数がある特定の組み合わせの場合、光変調器の変調信号の周波数およびその自然数倍の周波数と、入力信号光パルス列をダウンコンバートした周波数が同じ周波数となることを回避し、その動作が不安点となる問題を解決する。特定の組み合わせとは、例えば信号光パルス列と局発光パルス列あるいは局発電気クロックの繰り返しがそれぞれ１６０Gbit／s、２０GHzの場合である。これは、８系列の２０Gbit／sが光時分割多重されて１６０Gbit／s信号光が構成されている場合によく用いられる信号光と制御光の組み合わせである。１６０Gbit／sは将来標準的に光時分割多重信号の繰り返しとして用いられる可能性が大きく重要である。
【図面の簡単な説明】
【図１】従来の超高速クロック抽出回路の構成例を示す図。
【図２】本発明における信号光位相検出の原理を説明するための図。
【図３】本発明の超高速クロック抽出回路の第１実施例を示す図。
【図４】本発明の超高速クロック抽出回路の第２実施例を示す図。
【図５】光逓倍器９１の構成例を示す図。
【図６】本発明の超高速クロック抽出回路の第３実施例を示す図。
【図７】本発明の超高速クロック抽出回路の第４実施例を示す図。
【図８】本発明の超高速クロック抽出回路の第５実施例を示す図。
【図９】光分周器１０１の構成例１を示す図。
【図１０】光分周器１０１の構成例２を示す図。
【符号の説明】
１１，１２    光分岐器            ６１〜６３    逓倍器
２１          光変調器            ７１          分周器
３１，３２    受光器              ８１          局発パルス光源
４１          位相比較器          ９１          光逓倍器
５１          電圧制御発振器    １０１          光分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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