(57)【特許請求の範囲】
【請求項１】
セラミック電子部品の製造方法であって、
支持体の表面に、有機バインダを含有するセラミック塗料を塗布して、第１のセラミック塗料層を形成し、
次に、前記第１のセラミック塗料層の表面に、電極ペーストを用いて内部電極を印刷し、前記電極ペーストは、前記第１のセラミック塗料層に含まれる前記有機バインダを溶解させる有機溶剤を含んでおり、
次に、前記第１のセラミック塗料層の表面に、前記内部電極を覆うように、有機バインダを含有するセラミック塗料を塗布して、第２のセラミック塗料層を形成し、
前記第１のセラミック塗料層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック層のセラミック平均粒径をα２とし、層厚をＴ２としたとき、
α１＜α２、０．０５＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０＜Ｔ１＜１．５μｍ
を満たし、前記第１の塗料層は、セラミック充填密度が前記第２の塗料層のセラミック充填密度よりも大きく緻密であり、
次に、前記支持体から、前記第１のセラミック塗料層、前記内部電極及び前記第２のセラミック塗料層の積層体を剥離し、
次に、前記支持体から剥離された前記積層体の複数枚を、前記第１のセラミック塗料層と前記第２のセラミック塗料層とが隣接する関係で、順次に積層する、
工程を含む製造方法。
【請求項２】
請求項１に記載された製造方法であって、積層セラミックコンデンサを製造する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セラミック電子部品及びその製造方法に関する。
【０００２】
【従来の技術】
コンデンサ、圧電素子等のセラミック電子部品を製造する一つの方法として、支持体上にドクターブレード法でセラミック粉、有機バインダー、可塑剤、溶剤等を含むセラミック塗料をセラミック塗料層状に成形し、その上にパラジウム、銀、ニッケル等の電極をスクリーン印刷により形成する方法が知られている。
【０００３】
積層構造を得る場合は、得られたグリーンシーを所望の積層構造になるように積層し、プレス切断工程を経てセラミックグリーンチップを得る。このようにして得られたセラミックグリーンチップ中のバインダーをバーンアウトし、１０００℃〜１４００℃で焼成し、得られた焼成体に銀、銀−パラジウム、ニッケル、銅等の端子電極を形成し、セラミック電子部品を得る。
【０００４】
上述した製造方法において、例えば、積層セラミックコンデンサを製造する場合、小型化、大容量化の手法として、１層あたりのセラミック塗料層の厚みを薄くし、積層数を多くする手法が採用されてきた。例えば、セラミック塗料層の厚みを３μｍ程度にし、これを８００層以上の積層数とした積層セラミックコンデンサも、既に知られている。
【０００５】
ところで、積層セラミックコンデンサに代表されるセラミック電子部品を製造するに当たり、その内部電極を形成する場合、従来は、可撓性を有する帯状の支持体の表面に、セラミック塗料を塗布してセラミック塗料層を形成した後、内部電極ペーストを印刷するのが一般的であった。支持体は、ポリエチレンテレフタレート（ＰＥＴ）フィルム等によって構成される。
【０００６】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いる。
【０００７】
内部電極ペーストは、有機バインダである樹脂を有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にＡｇ、Ｐｄ、ＮｉまたはＣｕ等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【０００８】
ところが、上述したような組成になる内部電極ペーストを、従来の製法にしたがって、支持体の上に塗布されたセラミック塗料層に印刷した場合、内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤が、セラミック塗料層に含まれるアクリル樹脂やブチラール樹脂等の有機バインダを溶解させてしまう。この現象は、シートアタックと称されている。
【０００９】
シートアタックが発生すると、セラミック塗料層を支持体から剥離することが困難になる。また、セラミック塗料層に穴やしわが発生することもあり、このようなセラミック塗料層を用いて積層セラミックコンデンサを製造した場合は、内部電極が導通する短絡不良を生じたり、耐電圧不良となったり、さらには、目的とする静電容量が得られなくなる等の致命的な欠陥を生じる恐れがある。
【００１０】
この問題を回避する手段として、支持体の上に、直接に、内部電極を印刷した後、その上にセラミックペーストを塗布してセラミック塗料層を形成し、次に、セラミック塗料層を内部電極と一緒に支持体の表面から剥離する方法（例えば特許第２１３６７６１号）ある。
【００１１】
しかし、この場合は、支持体に対する内部電極及びセラミック塗料層の密着性が強くなるため、破綻を生じることなく、セラミック塗料層を剥離することが極めて困難になる。
【００１２】
支持体の表面に剥離容易化剤（以下剥離剤と称する）を塗布しておき、剥離剤の表面に、内部電極及びセラミック塗料層を形成すれば、剥離の困難性は回避できるであろう。
【００１３】
しかし、剥離剤の表面に内部電極を印刷した場合、両者間の親和性が低いため、内部電極に、その表面張力によって凝集するような作用が働き、内部電極のパターン形状が崩れてしまい、所定の特性が得られなくなる。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、シートアタックを防止でき、短絡不良や耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することである。
【００１５】
本発明のもう一つの課題は、セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することである。
【００１６】
本発明の更にもう一つの課題は、電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係るセラミック電子部品は、セラミック基体と、複数の内部電極とを含む。前記内部電極のそれぞれは、前記セラミック基体の内部に間隔を隔てて埋設されている。前記内部電極のそれぞれは、一面側に第１のセラミック層が隣接し、他面側に第２のセラミック層が隣接している。
【００１８】
前記第１のセラミック層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック層のセラミック平均粒径をα２とし、層厚をＴ２としたとき、
α１≦α２、０．０５＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０＜Ｔ１＜１．５μｍ
を満たす。
【００１９】
そして、前記第１のセラミック層、前記内部電極及び前記第２のセラミック層の組み合わせを一組とし、その複数組が、前記第１のセラミック層と前記第２のセラミック層とが隣接する関係で、順次に積層されている。
【００２０】
上述したように、本発明に係るセラミック電子部品において、セラミック基体と、複数の内部電極とを含んでおり、内部電極のそれぞれは、セラミック基体の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持つセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００２１】
また、第１のセラミック層、内部電極及び第２のセラミック層の組み合わせを一組とし、その複数組が、第１のセラミック層と第２のセラミック層とが隣接する関係で、順次に積層された構造において、第１のセラミック層のセラミック平均粒径をα１とし、第２のセラミック層のセラミック平均粒径をα２としたとき、
α１≦α２
を満たすから、緻密で、充填密度の高い第１のセラミック層を構成することできる。このため、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００２２】
また、第１のセラミック層のセラミック平均粒径α１は、
０．０５＜α１≦０．３５μｍ
を満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。
【００２３】
更に、第１のセラミック層の層厚をＴ１とし、第２のセラミック層の層厚をＴ２としたとき、
Ｔ１＜Ｔ２
を満たすから、第１のセラミック層の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける容量層の厚み増大を極力回避し、取得容量等の電気的特性を確保できる。
【００２４】
第１のセラミック層の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。短絡不良及び耐電圧不良を招くことがない。第１のセラミック層の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚Ｔ１は、焼成前セラミック塗料層の厚みである、焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【００２５】
次に、本発明に係るセラミック電子部品の製造方法では、まず、支持体の表面に第１のセラミック塗料層を形成する。次に、前記第１のセラミック塗料層の表面に、内部電極を印刷する。
【００２６】
次に、前記第１のセラミック塗料層の表面に、前記内部電極を覆うように、第２のセラミック塗料層を形成する。
【００２７】
ここで、前記第１のセラミック塗料層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック層のセラミック平均粒径をα２とし、層厚をＴ２としたとき、
α１≦α２、０．０５＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０＜Ｔ１＜１．５μｍ
を満たすようにする。
【００２８】
本発明に係る製造方法では、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷し、次に、支持体の表面に、内部電極を覆うように、第２のセラミック塗料層を形成するから、第１のセラミック塗料層、内部電極及び第２のセラミック塗料層の組み合わせ積層体を一組として、これを、支持体から剥離することができる。このため、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００２９】
また、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷するから、支持体から剥離した場合、第１のセラミック塗料層の剥離面と、内部電極の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【００３０】
しかも、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷するから、支持体の上に剥離剤を塗布して、第１のセラミック塗料層の剥離を容易にし、数μｍのごく薄い第１のセラミック塗料層であっても、破綻を生じさせることなく、支持体から確実に剥離し得る。このため、剥離時の第１のセラミック塗料層の破綻に起因するデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００３１】
内部電極は第１のセラミック塗料層の上に形成されるので、剥離剤の表面に内部電極を印刷する場合と異なって、内部電極形状が、その表面張力によって崩れてしまうこともない。
【００３２】
また、第１のセラミック塗料層のセラミック平均粒径をα１とし、第２のセラミック塗料層のセラミック平均粒径をα２としたとき、
α１≦α２
を満たす。この条件の技術的意義については、既に述べたとおりである。
【００３３】
本発明において、第１のセラミック塗料層を構成するセラミック粒子の平均粒径α１は、
０．０５μｍ＜α１
を満たしている。緻密で、充填密度の高い第１のセラミック塗料層を構成するという観点だけを見れば、平均粒径α１は小さい方がよいであろうが、平均粒径α１が０．０５μｍよりも小さくなると、セラミック塗料を作る時のセラミック塗料の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【００３４】
第１のセラミック塗料層を構成するセラミック粒子の平均粒径α１は、更に、α１≦０．３５μｍ
を満たす。このような範囲であれば、シートアタックを軽減し、短絡不良率、及び、耐電圧不良率を低減することができる。平均粒径α１、α２は、焼成の前後で、ほぼ一定と見ることができる。
【００３５】
更に、第１のセラミック塗料層の層厚Ｔ１と、第２のセラミック塗料層の層厚をＴ２とは、
Ｔ１＜Ｔ２
を満たす。また、第１のセラミック層の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たす。
これらの条件の技術的意義についても、既に述べたとおりである。
【００３６】
本発明に係る製造方法は、支持体から剥離された積層体の複数枚を、第１のセラミック塗料層と第２のセラミック塗料層とが隣接する関係で、順次に積層する工程を含むことができる。
【００３７】
好ましくは、セラミック塗料は、押し出し式塗布ヘッドを使用して塗布される。セラミック塗料の供給量は、質量流量計及び定量ポンプにより制御することが望ましい。本発明に係る製造方法は、特に、積層セラミックコンデンサを製造するのに適している。
【００３８】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照して更に詳しく説明する。図は単なる例示にすぎない。
【００３９】
【発明の実施の形態】
１．セラミック電子部品
図１は積層セラミックコンデンサとして具体化された本発明に係るセラミック電子部品の断面図を示す。詳細な説明は省略するが、圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタまたはバリスタ等のセラミック電子部品の製造にも、本発明は適用可能である。
【００４０】
図示された積層セラミックコンデンサは、セラミック誘電体でなるセラミック基体１と、複数の内部電極２１、２２とを含む。内部電極２１、２２のそれぞれは、セラミック基体１の内部に間隔を隔てて埋設されている。図は、積層セラミックコンデンサを示しているので、隣接する内部電極２１、２２は、相反する一端が、セラミック基体１１の相反する両端に付与された端子電極３１、３２に、それぞれ導通接続されている。
【００４１】
図２は図１に示した積層セラミックコンデンサの内部構造を模式的に示す拡大断面図である。図示の都合上、中間部は、省略して示してある。内部電極２１、２２のそれぞれは、一面側に第１のセラミック層１１０が隣接し、他面側に第２のセラミック層１２０が隣接している。実施例において、第１のセラミック層１１０及び第２のセラミック層１２０は、ともに、セラミック誘電体である。
【００４２】
図２に示すように、第１のセラミック層１１０のセラミック平均粒径α１、その層厚Ｔ１、第２のセラミック層１２０のセラミック平均粒径α２、層厚Ｔ２は、
α１≦α２、０．０５＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０＜Ｔ１＜１．５μｍ
を満たす。
【００４３】
そして、第１のセラミック層１１０、内部電極２１、２２及び第２のセラミック層１２０の組み合わせを一組とし、その複数組が、第１のセラミック層１１０と第２のセラミック層１２０とが隣接する関係で、順次に積層されている。積層数は、満たさなければならない外形寸法、及び、要求される容量値に応じて選定される。例えば、１００μＦの容量値を得る場合には、数百層に及ぶこともある。
【００４４】
上述したように、本発明に係るセラミック電子部品において、セラミック基体１と、複数の内部電極２１、２２とを含んでおり、内部電極２１、２２のそれぞれは、セラミック基体１の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持ち、それに対応した容量を取得し得る積層セラミックコンデンサを得ることができる。
【００４５】
また、第１のセラミック層１１０、内部電極２１、２２及び第２のセラミック層１２０の組み合わせを一組とし、その複数組が、第１のセラミック層１１０と第２のセラミック層１２０とが隣接する関係で、順次に積層された構造において、第１のセラミック層１１０のセラミック平均粒径α１と、第２のセラミック層１２０のセラミック平均粒径α２が、
α１≦α２
を満たすから、緻密で、充填密度の高い第１のセラミック層１１０を構成することできる。このため、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００４６】
更に、第１のセラミック層１１０のセラミック平均粒径α１は、
０．０５＜α１≦０．３５μｍ
を満たすから、短絡不良率、及び、耐電圧不良率を低減することができる。
【００４７】
更に、第１のセラミック層１１０の層厚Ｔ１と、第２のセラミック層１２０の層厚Ｔ２が、
Ｔ１＜Ｔ２
を満たすから、第１のセラミック層１１０の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける容量層の厚み増大を極力回避し、取得容量等を確保できる。具体的には、横×縦が３．２×１．６（ｍｍ）で１００μＦの積層セラミックコンデンサを実現することができる。
【００４８】
第１のセラミック層１１０の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たすから、短絡不良及び耐電圧不良を招くことがない。第１のセラミック層１１０の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚Ｔ１は、焼成前セラミック塗料層の厚みである。焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【００４９】
２．セラミック電子部品の製造方法
次に、図３〜図１４を参照して本発明に係るセラミック電子部品の製造方法について説明する。
【００５０】
まず、図３〜図５に示すように、塗布装置５を用い、支持体６の表面にセラミック塗料を塗布して、層厚Ｔ１（図５参照）を持つ第１のセラミック塗料層１１０を形成する。
【００５１】
層厚Ｔ１は０＜Ｔ１＜１．５μｍを満たすように形成する。第１のセラミック層１１０の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなる。
【００５２】
支持体６は可撓性のある有機樹脂フィルム、具体的には、ポリエチレン．テレフタレート．フィルム（ＰＥＴフィルム）を用いる。
【００５３】
支持体６は、第１のセラミック塗料層１１０の剥離を考慮し、セラミック塗料層成形面に剥離処理を施しておくのがよい。剥離処理は、支持体６の１面上に例えばＳｉ等でなる剥離用膜を薄くコートすることによって実行することができる。このような剥離処理を施しておくことにより支持体６の上に成形される第１のセラミック塗料層１１０を支持体６から容易に剥離することができる。
【００５４】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いることができる。
【００５５】
第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１は、
０．０５μｍ＜α１≦０．３５μｍ
の範囲である。
【００５６】
平均粒径α１が０．０５μｍよりも小さくなると、セラミック塗料を作る時のセラミック塗料の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【００５７】
第１のセラミック層１１０を構成するセラミック粒子の平均粒径α１は、更に、
α１≦０．３５μｍ
を満たす。このような範囲であれば、短絡不良及び耐電圧不良を低減でき、セラミック平均粒径α１が０．３５μｍを超えると短絡不良及び耐電圧不良が発生し易くなることが分かった。これは、セラミック平均粒径α１が０．３５μｍとなる付近に、シートアタックによる影響を軽減できる臨界点があることを意味する。平均粒径α１、α２は、焼成の前後で、ほぼ一定と見ることができる。
【００５８】
第１のセラミック塗料層１１０の塗布形成に当たっては、塗布装置５として、押し出し式塗布ヘッド、ドクターブレード法またはリバースロール法等を用いることができる。このうちでも、押し出し式塗布ヘッドが特に好ましい。
【００５９】
図示実施例は、塗布装置５として、押し出し式塗布ヘッドを用いた例を示している。押し出し式塗布ヘッドでなる塗布装置５を用いると、面精度が非常によく、かつ、厚みバラツキの少ない均一な第１のセラミック塗料層１１０を得ることができる。
【００６０】
図示された押し出し式塗布ヘッド５は、セラミック塗料排出用スリット５１、上流側ノズル５２、下流側ノズル５３、セラミック塗料だまり５４、セラミック塗料５４だまりへの供給口５５等を備える。このような押し出し式塗布ヘッドは公知である。図３において、参照符号Ｆ１は支持体６の走行方向を示している。
【００６１】
圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタまたはバリスタ等のセラミック電子部品を得る場合は、セラミック粉体として、圧電セラミック材料、正特性セラミック材料、負特性セラミック材料または電圧非直線性セラミック材料の何れか一種を用いる。
【００６２】
次に、第１のセラミック塗料層１１０を乾燥させるための乾燥工程等、必要な工程を経た後、図６、図７に示すように、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を印刷する。内部電極２１、２２のための内部電極ペーストは、従来より知られているものを用いることができる。具体的には、有機バインダを有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にＡｇ、Ｐｄ、ＮｉまたはＣｕ等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【００６３】
本発明の場合、上述した組成の内部電極ペーストを、第１のセラミック塗料層１１０に塗布して内部電極２１、２２を形成しても、第１のセラミック塗料層１１０が内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤によるシートアタックを受けにくい。これは、第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１を、
０．０５μｍ＜α１≦０．３５μｍ
の範囲にしたために、シートアタックがブロックされるためと推測される。
【００６４】
したがって、本発明によれば、第１のセラミック塗料層１１０を支持体から剥離することが困難になることもないし、第１のセラミック塗料層１１０に穴やしわが発生することもない。このため、短絡不良及び耐電圧不良を回避するともに、所定の静電容量を確保し得る。
【００６５】
内部電極２１、２２は、一群のパターンとして形成する。内部電極２１、２２は、例えば３０ｃｍ×３０ｃｍの領域ＧＲ１〜ＧＲ３（図６参照）内に数千個が規則的に配列されるようなパターンで形成することができる。印刷手段としては、通常のスクリーン印刷が適用される他、グラビア印刷等も適用できる。
【００６６】
上述したように、内部電極２１、２２は第１のセラミック塗料層１１０の上に形成されるので、剥離剤の表面に内部電極２１、２２を印刷する場合と異なって、内部電極２１、２２の形状が、その表面張力によって崩れてしまうこともない。
【００６７】
次に、内部電極乾燥工程等を経た後、図８及び図９に示すように、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を覆うように、第２のセラミック塗料層１２０を形成する。第２のセラミック塗料層１２０も、押し出し式塗布ヘッドによる塗布装置５を用いて形成することができる。
【００６８】
第２のセラミック塗料層１２０を構成するセラミック塗料は、その組成は第１のセラミック塗料層１１０を構成するセラミック塗料と同じでよいが、セラミック塗料に含まれるセラミック粒子の平均粒径α２は、第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１に対して、
α１≦α２
を満たすように選定する。
【００６９】
条件α１≦α２を満たすことにより、緻密で、充填密度の高い第１のセラミック塗料層１１０を構成することできる。このため、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００７０】
既に述べたように、第１のセラミック塗料層１１０の平均粒径α１は、０．０５μｍ以下になるように選定されている。シートアタックをブロックし、耐電圧を向上させるという観点からを見れば、平均粒径α１は小さい方がよいであろうが、平均粒径α１が０．０５μｍよりも小さくなると、セラミック塗料を作る時の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【００７１】
第２のセラミック塗料層１２０は、その層厚Ｔ２は、第１のセラミック塗料層１１０の層厚Ｔ１に対して、
Ｔ１＜Ｔ２
を満たすように形成する。この関係を満たすことにより、第１のセラミック塗料層１１０の層厚Ｔ１を制限し、第１のセラミック塗料層１１０の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける容量層の厚み増大を極力回避し、取得容量等の電気的特性を確保できる。
【００７２】
小型、大容量の積層セラミックコンデンサを製造する場合、層厚Ｔ１、Ｔ２の厚みの総和（Ｔ１＋Ｔ２）は、所要の耐電圧を確保できる範囲で、できるだけ薄い方がよい。一例として、３．２×１．６（ｍｍ）の平面形状を持ち、１００μＦの積層セラミックコンデンサを得る場合、層厚Ｔ１、Ｔ２の厚みの総和（Ｔ１＋Ｔ２）は、４μｍ以下に設定することが好ましい。
【００７３】
第２のセラミック塗料層１２０の層厚Ｔ２は、Ｔ１＜Ｔ２を満たすこと、及び、層厚Ｔ１が１．５μｍよりも小さくなることを前提にし、上述した厚みの総和４μｍ（Ｔ１＋Ｔ２）内にはいるように選定することになる。
【００７４】
次に、乾燥工程等の必要な工程を経た後、第１のセラミック塗料層１１０、内部電極２１、２２及び第２のセラミック塗料層１２０の組み合わせ積層体を一組として、これを、支持体６から剥離する。これにより、図１２に示すように、第１のセラミック塗料層１１０、内部電極２１、２２及び第２のセラミック塗料層１２０の組み合わせ積層体の組を得ることができる。
【００７５】
ここで、第１のセラミック塗料層１１０、内部電極２１、２２及び第２のセラミック塗料層１２０の組み合わせ積層体を一組として、これを、支持体から剥離することができるから、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００７６】
また、支持体の表面に第１のセラミック塗料層１１０を形成し、次に、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を印刷するから、支持体から剥離した場合、第１のセラミック塗料層１１０の剥離面と、内部電極２１、２２の剥離面が、面一の平坦な平面になる。
【００７７】
次に、図６の領域ＧＲ１〜ＧＲ３（図６参照）毎に打ち抜き、打ち抜かれた積層体を、図１３に示すように、第１のセラミック塗料層１１０、内部電極２１、２２及び第２のセラミック塗料層１２０の組み合わせ積層体を一組として、受け台７の上に必要組み数だけ順次に積層する。各組の積層に当たっては、隣接する組の積層体において、第１のセラミック塗料層１１０と第２のセラミック塗料層１２０とが隣接する関係で、順次に積層する。
【００７８】
上述のようにして得られた積層体を、図１４に示すように、プレス８によって加熱圧着する。
【００７９】
ここで、第１のセラミック層１１０のセラミック平均粒径α１と、第２のセラミック層１２０のセラミック平均粒径α２が、
α１≦α２
を満たすから、緻密で、充填密度の高い第１のセラミック層１１０を構成することできる。このため、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００８０】
また、第１のセラミック塗料層１１０の剥離面と、内部電極２１、２２の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【００８１】
この後、切断することにより、積層グリーンチップが得られる。得られた積層グリーンチップを、所定の温度条件で脱バインダ処理した後、焼成し、更に、端子電極を焼き付け形成する。
【００８２】
脱バインダ及び焼成の条件は従来より周知である。例えば、２８０℃で１２時間脱バインダし、還元雰囲気中で１３００℃にて２時間焼成する。焼成後得られた積層体に端子電極３１、３２を形成する。端子電極３１、３２の材質及び形成方法も従来よりよく知られている。例えば、銅を主成分とし、Ｎ２＋Ｈ２中で８００℃にて３０分焼き付けし、めっきを行なう。
【００８３】
次に実験データを参照して、本発明に係るセラミック電子部品の効果を説明する。
【００８４】
本発明に係る製造方法にしたがい、縦×横の寸法が３．２×２．５（ｍｍ）で、積層数が１００層の積層セラミックコンデンサを製造した。製造工程において、第１及び第２のセラミック塗料層１１０、１２０の厚みの総和（Ｔ１＋Ｔ２）の目標値４μｍとし、この範囲内で、第１のセラミック塗料層１１０の厚みＴ１及び第２のセラミック塗料層１２０の厚みＴ２を変え、更に、セラミック塗料の平均粒径α１、α２を本発明の範囲内で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを実施例１〜４とする。
【００８５】
一方、第１のセラミック塗料層１１０の厚みＴ１及び第２のセラミック塗料層１２０の厚みＴ２、更には、セラミック塗料の平均粒径α１、α２を本発明の範囲外で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを比較例１〜３とする。また、第１のセラミック塗料層のみを持ち、第２のセラミック塗料層を持たない積層セラミックコンデンサのサンプルを製造した。このサンプルは、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層したものであり、従来の一般的製造方法の適用例である。このサンプルを比較例４とする。
【００８６】
上述した実施例１〜４、及び、比較例１〜４について、短絡不良率及び耐電圧不良率を測定した。耐電圧不良率は、５０Ｖの直流電圧を印加して行った。実験に供されたサンプル数Ｎは、各実施例及び各比較例において１００個である。
【００８７】
実施例１〜４及び比較例１〜４について、得られた短絡不良率及び耐電圧不良率の測定結果を、セラミック塗料層の厚みＴ１、Ｔ２、平均粒径α１、α２とともに、示してある。
0003807609.tif 000002
【００８８】
表１に示すように、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層した従来品の比較例４では、短絡不良率が３５％にも達する、耐電圧不良率も２１（％）の高い値を示す。
【００８９】
第１のセラミック塗料層及び第２のセラミック塗料層を有するが、厚みＴ１、Ｔ２、及び、セラミック粒子の平均粒径α１、α２が本発明で特定する関係、即ち、
α１≦α２、０．０５＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０＜Ｔ１＜１．５μｍ
の何れかを満たしていない比較例１〜３は、短絡不良率が１１％〜４１％の範囲にあり、耐電圧不良率も９〜１７（％）の高い値を示す。
【００９０】
これに対して、上記関係を満たす本発明に係る実施例１〜４は短絡不良率が１〜６（％）の範囲内に、また、耐電圧不良率は１〜５（％）の範囲内に納まっており、比較例１〜４との対比において、著しい優位性を示している。
【００９１】
【発明の効果】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）短絡不良及び耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することができる。
（ｂ）セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することができる。
（ｃ）電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るセラミック電子部品（積層セラミックコンデンサ）の断面図である。
【図２】図１に示したセラミック電子部品の内部構造を模式的に示す図である。
【図３】本発明に係るセラミック電子部品の製造方法を示す図である。
【図４】図３に示す製造工程によって得られた第１のセラミック塗料層を示す図である。
【図５】図４に示した第１のセラミック塗料層の構造を模式的に示す断面図である。
【図６】図３に示した工程の後の工程を示す図である。
【図７】図６に示した工程を経た後の第１のセラミック塗料層及び内部電極の構造を概略的に示す断面図である。
【図８】図６に示した工程の後の工程を示す図である。
【図９】図８に示す製造工程によって得られた第２のセラミック塗料層を示す図である。
【図１０】図８に示した工程の後の工程を示す図である。
【図１１】図１０に示す製造工程によって得られた第２のセラミック塗料層を示す図である。
【図１２】図１１に示した工程の後の工程を示す図である。
【図１３】図１２に示した工程の後の工程を示す図である。
【図１４】図１３に示した工程の後の工程を示す図である。
【符号の説明】
２１、２２        内部電極
１１０            第１のセラミック層または第１のセラミック塗料層
１２０            第２のセラミック層または第２のセラミック塗料層
【図１】
0003807609.tif 000003
【図２】
0003807609.tif 000004
【図３】
0003807609.tif 000005
【図４】
0003807609.tif 000006
【図５】
0003807609.tif 000007
【図６】
0003807609.tif 000008
【図７】
0003807609.tif 000009
【図８】
0003807609.tif 000010
【図９】
0003807609.tif 000011
【図１０】
0003807609.tif 000012
【図１１】
0003807609.tif 000013
【図１２】
0003807609.tif 000014
【図１３】
0003807609.tif 000015
【図１４】
0003807609.tif 000016