(57)【特許請求の範囲】
【請求項１】
不純物ドープ多結晶シリコン層及び高融点金属層を含むゲート電極を形成する方法において、
不純物ドープ多結晶シリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に積層する工程と、
前記積層された層を一体的に熱処理する工程とを有し、
該熱処理工程は、アモルファス構造を有する、前記第１の高融点金属のナイトライド・シリサイド層を形成することを特徴とするゲート電極の形成方法。
【請求項２】
前記第１の高融点金属及び前記第２の高融点金属が夫々、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、タンタル（Ｔａ）から独立に選択される、請求項１に記載のゲート電極の形成方法。
【請求項３】
前記第１の高融点金属及び前記第２の高融点金属がタングステン（Ｗ）である、請求項１に記載のゲート電極の形成方法。
【請求項４】
前記第１の高融点金属のナイトライド・シリサイド層を２〜５ｎｍの厚みに形成する、請求項３に記載のゲート電極の形成方法。
【請求項５】
前記積層工程と前記熱処理工程との間に、前記積層された層を一体的にパターニングしてゲート電極構造に形成する工程を有する、請求項１〜４の何れかに記載のゲート電極の形成方法。
【請求項６】
前記熱処理工程の一つとして、前記積層された層を一体的にパターニングしてゲート電極構造に形成する工程の前に、前記第１の高融点金属のナイトライド・シリサイド層形成のための熱処理工程を有する、請求項１〜４の何れかに記載のゲート電極の形成方法。
【請求項７】
前記熱処理工程が、前記不純物ドープ多結晶シリコン層の側面に側面酸化膜を形成する熱処理工程を含む、請求項１〜６の何れかに記載のゲート電極の形成方法。
【請求項８】
前記熱処理工程は、ソース・ドレイン拡散層の不純物を拡散する熱処理工程を含む、請求項１〜７の何れかに記載のゲート電極の形成方法。
【請求項９】
前記積層工程は、前記第１の高融点金属のシリサイド層を積層した後に、該第１の高融点金属のシリサイド層を通して不純物ドープ多結晶シリコン層に不純物を注入する工程を更に有する、請求項１〜８の何れかに記載のゲート電極の形成方法。
【請求項１０】
前記第１の高融点金属のシリサイド層を３〜２０ｎｍの厚みに形成する、請求項１〜９の何れかに記載のゲート電極の形成方法。
【請求項１１】
前記第１の高融点金属のナイトライド層を５〜２０ｎｍの厚みに形成する、請求項１〜１０の何れかに記載のゲート電極の形成方法。
【請求項１２】
基板側から、不純物ドープ多結晶ポリシリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のシリサイド・ナイトライド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に備えることを特徴とするゲート電極構造。
【請求項１３】
前記第１の高融点金属及び前記第２の高融点金属が夫々、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及び、タンタル（Ｔａ）から独立に選択される、請求項１２に記載のゲート電極構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、デバイスの動作速度の低下を抑える低抵抗ゲート電極を形成する形成方法、及びこのような方法で形成されたゲート電極構造に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）等では、低抵抗のゲート電極を実現するために様々な構造を備えたものが開発されてきた。例えば、ゲート酸化膜上にアルミニウム（Ａｌ）等から成るゲート電極を形成したメタルゲートによれば、優れた低抵抗性は得られるものの、耐熱性が低下する。このため、高温熱処理に先立って電極形成することができず、自己整合プロセスには適さないという不都合があった。
【０００３】
また、メタルゲートに代えて、ゲート酸化膜上に不純物ドープ多結晶シリコン (DOPOS:Doped Poly-Silicon) 層を形成したシリコンゲートが知られている。このようなシリコンゲートでは、デバイスの製造プロセスの初期段階で、ゲート酸化膜の形成に続いて電極形成することができ、ダスト等によるゲート酸化膜の汚染等を防止することができるが、層抵抗（シート抵抗）が高く、低抵抗ゲート電極の実現には限界がある。
【０００４】
更に、ゲート酸化膜上の不純物ドープ多結晶シリコン層（以下、ＤＯＰＯＳ層とも呼ぶ）を薄く形成し、このＤＯＰＯＳ層上に、タングステンシリサイド（ＷＳｉ2）等から成る高融点金属シリサイド層を形成することにより、低抵抗化を促進したポリサイドゲートが知られている。このようなポリサイドゲートは、自己整合プロセスに適した耐高温性や、ゲート酸化膜との非反応性等の利点を有するが、高融点金属シリサイド層が低抵抗性の面でメタルに劣るため、低抵抗ゲート電極の実現に限界がある。
【０００５】
低抵抗を促進するため、ゲート酸化膜上に薄く形成したＤＯＰＯＳ層上に、Ｗ等の高融点金属層を形成するゲート電極構造も知られている。このようなゲート電極構造によると、シリコンゲート等に比してシート抵抗が低くなり、ＭＯＳデバイス等の応答速度を向上させることが可能である。しかし、高温の熱処理により高融点金属層がＤＯＰＯＳ層と反応して、ＷＳｉ2等の高融点金属シリサイド層が形成されるため、上記ポリサイドゲートと同様の構造となり、更なる低抵抗の実現は難しい。また、ＤＯＰＯＳ層の不純物濃度が低下し、或いは、高融点金属層から金属原子が拡散する等の不具合も発生する。
【０００６】
そこで、高融点金属層とＤＯＰＯＳ層との間にＷＮ等の高融点金属ナイトライド層を形成して、高温熱処理時の反応を抑えるための技術が、特開平11-233451号公報に記載されている。この公報に記載の技術では、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成してから熱処理することで、高融点金属ナイトライド層中の過剰なＮ成分を除き、高融点金属ナイトライド層全体をＷＳｉＮ等の高融点金属シリサイドナイトライド層に形成する。
【０００７】
【発明が解決しようとする課題】
しかし、上記公報に記載の技術のように、ＤＯＰＯＳ層上に高融点金属ナイトライド層を形成した状態で熱処理を行うと、高融点金属ナイトライド層がＤＯＰＯＳ層のＳｉと強く反応して、厚い高融点金属シリサイドナイトライド層が形成される。高融点金属シリサイドナイトライドは、良好なバリア性を有するものの、組成もしくは積層膜の構成によっては界面抵抗が大きく高抵抗になるので、高融点金属シリサイドナイトライド層の膜厚が厚くなる程、低抵抗のゲート電極構造は望めない。
【０００８】
本発明は、上記に鑑み、熱処理時に、不純物ドープ多結晶シリコン層の不純物濃度が低下し、また高融点金属層から金属原子が拡散するような不具合の発生を有効に防止しつつ、拡散バリア層である高融点金属シリサイドナイトライド層をできるだけ薄く形成し、高融点金属／不純物ドープ多結晶シリコン層間の界面抵抗を従来に比して低減できる構造のゲート電極を形成する形成方法、及びこのような方法で形成したゲート電極構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るゲート電極の形成方法は、不純物ドープ多結晶シリコン層及び高融点金属層を含むゲート電極を形成する方法において、
不純物ドープ多結晶シリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に積層する工程と、
前記積層された層を一体的に熱処理する工程とを有することを特徴とする。
【００１０】
本発明に係るゲート電極の形成方法では、熱処理工程を兼用して必要な熱処理回数を減らしつつ、第１の高融点金属のシリサイド層の存在によって、第１の高融点金属層／不純物ドープ多結晶シリコン層間の反応を防止すると共に、第１の高融点金属のナイトライド層／不純物ドープ多結晶シリコン層間の反応を抑制し、従来に比して薄い第１の高融点金属のナイトライド・シリサイド層を形成することができる。これにより、第１の高融点金属のナイトライド層と高融点金属シリサイドナイトライド層とを拡散バリア層として機能させ、熱処理時に生じる不純物ドープ多結晶シリコン層の不純物濃度の低下、或いは、高融点金属層から金属原子が拡散する等の不具合をより有効に抑えることができる。また、高融点金属シリサイドナイトライド層を薄く形成すると共に、高融点金属シリサイドナイトライド層／不純物ドープ多結晶シリコン層間に第１の高融点金属のシリサイド層を形成するので、拡散バリア層を有しながらも、第２の高融点金属層／不純物ドープ多結晶シリコン層間の界面抵抗が従来に比して低い低抵抗ゲート電極を得ることができる。
【００１１】
本発明の好ましいゲート電極の形成方法では、前記第１の高融点金属及び前記第２の高融点金属が夫々、タングステン（Ｗ）、モリブデン（Ｍｏ）、及び、タンタル（Ｔａ）から独立に選択される。第１の高融点金属及び第２の高融点金属がＷから成る場合、前記熱処理工程において、アモルファス構造を有する、第１の高融点金属のナイトライド・シリサイド層としてアモルファスＷＳｉＮ層を形成することができる。これにより、アモルファスＷＳｉＮ層が、Ｗ層と不純物ドープ多結晶シリコン層との間でより良好な拡散バリア層として機能するので、Ｗ層／不純物ドープ多結晶シリコン層間でのＷ原子及び不純物の拡散防止効果が更に向上する。ここで、第１の高融点金属のナイトライド・シリサイド層は、全ての熱処理工程が終了し、半導体装置が完成した時点において２〜５ｎｍの厚みに形成されることが望ましい。
【００１２】
また、前記積層工程と前記熱処理工程との間に、前記積層された層を一体的にパターニングしてゲート電極構造に形成する工程を備えることができる。或いは、前記熱処理工程の一つとして、前記積層された層を一体的にパターニングしてゲート電極構造に形成する工程の前に、前記第１の高融点金属のナイトライド・シリサイド層形成のための熱処理工程を備えることができる。
【００１３】
前記熱処理工程を、前記不純物ドープ多結晶シリコン層の側面に側面酸化膜を形成する熱処理工程と兼用すれば、必要な熱処理の回数を減らすことができる。熱処理によって高融点金属のナイトライド・シリサイド層が形成される場合、このナイトライド・シリサイド層は高融点金属ナイトライド層よりも高いバリア性を有するので、高融点金属ナイトライド層のみを拡散バリア層とした場合に比して、より優れたバリア性が得られる。
【００１４】
前記熱処理工程を、ソース・ドレイン拡散層の不純物を拡散する熱処理工程と兼用すれば、必要な熱処理の回数を減らしつつ、高融点金属のナイトライド・シリサイド層を形成することができる。不純物を拡散する熱処理工程において、側面酸化膜の形成時に既に形成された高融点金属のナイトライド・シリサイド層が更に成長しても、上記不純物を拡散する熱処理工程による膜厚も含めて全体で適切な膜厚となり優れたバリア性を有するように制御する。
【００１５】
また、前記積層工程では、前記第１の高融点金属のシリサイド層を積層した後に、該第１の高融点金属のシリサイド層を通して不純物ドープ多結晶シリコン層に不純物を注入する工程を更に有することも好ましい態様である。これにより、不純物ドープ多結晶シリコン層中の不純物が第１の高融点金属のシリサイド層中に吸い上げられ、第１の高融点金属のシリサイド層と不純物ドープ多結晶シリコン層との界面での不純物濃度が低下して界面抵抗が高くなるような不具合を回避することができる。
【００１６】
ここで、前記第１の高融点金属のシリサイド層を３〜２０ｎｍの膜厚に形成することが好ましい。これにより、第１の高融点金属のナイトライド層と不純物ドープ多結晶シリコン層との間で望ましい界面抵抗を得ることができる。
【００１７】
また、前記第１の高融点金属のナイトライド層を５〜２０ｎｍの厚みに形成することが好ましい。この場合、第１の高融点金属のナイトライド層による良好なバリア性を得ることができる。
【００１８】
本発明に係るゲート電極構造は、基板側から、不純物ドープ多結晶ポリシリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に備えることを特徴とする。
【００１９】
本発明に係るゲート電極構造では、第１の高融点金属のシリサイド層の存在により、第２の高融点金属層／不純物ドープ多結晶シリコン層間の界面抵抗を低減できるので、従来に比して界面抵抗が低いゲート電極構造による高いデバイス動作性能を得ることができる。
【００２０】
本発明に係るゲート電極構造は、基板側から、不純物ドープ多結晶ポリシリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のシリサイド・ナイトライド層、及び、第２の高融点金属層を順次に備えることを特徴とする。
【００２１】
本発明に係るゲート電極構造では、第１の高融点金属のシリサイド層の存在により、第２の高融点金属層／不純物ドープ多結晶シリコン層間の界面抵抗が低減できると共に、第１の高融点金属のシリサイド・ナイトライド層を良好な拡散バリア層として機能させることができる。
【００２２】
また、前記第１の高融点金属のシリサイド・ナイトライド層と、前記第２の高融点金属層との間に更に前記第１の高融点金属のナイトライド層を備えることも好ましい態様である。この場合、前記第１の高融点金属のナイトライド層を、第１の高融点金属のシリサイド・ナイトライド層と共に拡散バリア層として機能させることができる。
【００２３】
本発明の好ましいゲート電極構造では、前記第１の高融点金属及び前記第２の高融点金属が夫々、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、及び、タンタル（Ｔａ）から独立に選択される。高融点金属としてＷ、Ｍｏ又はＴａを用いる場合には、高融点金属のシリサイド・ナイトライド層を熱処理によって形成することが好ましい。
【００２４】
【発明の実施の形態】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は、本発明に係る一実施形態例のゲート電極の形成方法を段階的に示す断面図である。
【００２５】
まず、図１（ａ）に示すように、Ｐ型シリコン基板（以下、単にシリコン基板と呼ぶ）１０に、素子分離絶縁層１１を選択的に形成して、素子形成領域を区画する。次いで、シリコン基板１０をチャンバに収容し、水蒸気及び酸素ガスの雰囲気下で、温度８５０℃で４時間処理することによって、素子形成領域のシリコン基板１０表面に、膜厚４ｎｍのゲート酸化膜１２を形成する。
【００２６】
引き続き、ＣＶＤ法によって、ゲート酸化膜１２上に、リン（Ｐ）をドーピングした膜厚１００ｎｍの不純物ドープ多結晶シリコン（ＤＯＰＯＳ）層１３を形成する。この形成工程では、シリコン基板１０を収容した成長炉内の圧力を１００Ｐａに保持し、３０００sccmで導入するモノシラン（ＳｉＨ4）と、７０sccmで導入するホスフィン（ＰＨ3）とを混合した混合ガス雰囲気下で、シリコン基板１０に対し、温度５８０℃で１時間処理する。この条件下で形成することにより、膜中リン濃度が２Ｅ２０atoms/cm3のＤＯＰＯＳ層１３が得られる。
【００２７】
ＤＯＰＯＳ層１３は、図１（ａ）中の破線で示すように、シリコンの成長を例えば３回に分け、相互の結晶方向を異ならせた３層の積層構造とする。これにより、ＤＯＰＯＳ層１３自体に、後の工程で成膜するＷ層１７（図１(c)）中のＷ原子がシリコン基板１０方向に拡散する現象を抑えるストッパ層としての機能を持たせることができる。
【００２８】
続いて、フッ酸（ＨＦ）と過酸化水素水（Ｈ2Ｏ2）との混合液を用いて、ＤＯＰＯＳ層１３を洗浄し、表面の自然酸化層等を除去する。この後、図１（ｂ）に示すように、ＤＯＰＯＳ層１３上に、タングステンシリサイド（ＷＳｉ2）層１４を形成する。
【００２９】
ＷＳｉ2層１４の成膜には、ＣＶＤ法及びスパッタ法の双方を用いることができるが、本実施形態例ではＣＶＤ法を用いる。この成膜時には、成長炉に収容したシリコン基板１０を４５０℃に加熱しつつ、ジクロロシラン（ＳｉＨ2Ｃｌ2）を２００sccm及び六フッ化タングステン（ＷＦ6）を２sccmで夫々導入した混合ガス雰囲気下で、３０秒間熱反応させ、ＤＯＰＯＳ層１３上にＷＳｉ2層１４を堆積する。
【００３０】
ＷＳｉ2層１４は、ＷＮ層１６とＤＯＰＯＳ層１３との間で望ましい界面抵抗を得るために、３〜２０ｎｍの膜厚に形成する。ＷＳｉ2層１４を２０ｎｍより厚く形成すると、ゲート加工が困難になると共に、ＷＳｉ2層１４上に後に形成されるメタル系積層膜に膜剥がれが生じることがある。一方、ＷＳｉ2層１４を３ｎｍより薄く形成すると、高温熱処理を施した際に、ＷＳｉ2の凝集等でゲート酸化膜１２に大きな機械的ストレスが作用し、ゲート酸化膜１２の信頼性を低下させることがある。この傾向は、ゲート酸化膜１２の膜厚が薄い程、顕著に現れる。
【００３１】
ＷＳｉ2中の不純物の拡散係数は、シリコン中の拡散係数より３〜６桁程度大きい。このため、ＷＳｉ2層１４の膜厚や高温処理条件等のプロセス条件によっては、ＤＯＰＯＳ層１３中の不純物がＷＳｉ2層１４中に吸い上げられ、ＷＳｉ2層１４とＤＯＰＯＳ層１３との界面での不純物濃度が低下し、界面抵抗が高くなる。この対策として、ＷＳｉ2層１４を形成した後に、ＷＳｉ2層１４を貫通してＰや砒素（Ａｓ）等の不純物をＤＯＰＯＳ層１３に追加注入し、或いは、ＤＯＰＯＳ層１３中の不純物濃度を予め充分に高くしておく。
【００３２】
本実施形態例では、不純物注入エネルギーを１０ｋｅＶとし、ドーズ量を５Ｅ１５atoms/cm2として、ＷＳｉ2層１４の成膜後に、ＤＯＰＯＳ層１３にＰを追加注入する。これにより、ＷＳｉ2層１４の耐熱性を向上させ、ゲート電極の形成過程で熱処理を行った際に、後の工程でＷＳｉ2層１４上に形成される膜が剥離する現象の発生を抑えることができる。
【００３３】
次いで、ＷＳｉ2層１４に対する脱ガス熱処理を行う。ＣＶＤ法でＷＳｉ2層１４の膜厚を厚く形成すると、ゲート電極の形成後の熱処理で、残留ガスがＷＳｉ2層１４上部の界面に蓄積され易い。この場合に、ＷＳｉ2層１４とその上部に形成される膜との密着性が劣化して膜剥がれが生じ、或いは、界面抵抗が増大する等の不具合が生じる。そこで、ＷＳｉ2層１４に含まれ易い残留ガスの弊害を無くするために、脱ガス熱処理を行う。
【００３４】
脱ガス熱処理では、チャンバ内にアルゴン（Ａｒ）ガス、窒素（Ｎ2）ガス、又はアンモニア（ＮＨ3）ガスを導入した雰囲気下で、６０秒のＲＴＡ(Rapid Thermal Anneal)処理を行う。ＲＴＡ処理は、脱ガスの観点から７００℃以上で行うのが好ましく、８５０℃以上がより好ましい。
【００３５】
ただし、ＲＴＡ処理の加熱温度が１０００℃を超え、或いは、処理時間が６０秒を超えると、ＤＯＰＯＳ層１３からも不純物が放出される。これにより、ＷＳｉ2層１４／ＤＯＰＯＳ層１３間の界面抵抗が高くなり、或いは、作製したトランジスタのしきい値電圧がＤＯＰＯＳ層１３の不純物濃度変化により変わることがある。従って、ＲＴＡ処理の処理温度を１０００℃未満に、処理時間を６０秒未満にすることが好ましい。脱ガス熱処理は、その時点までに成膜した各層の安定化、つまり、ＤＯＰＯＳ層１３中の不純物の活性化、ＤＯＰＯＳ層１３の結晶回復、及び、ＷＳｉ2層１４の結晶化等を兼ねる。以上のように形成されたＷＳｉ2層１４／ＤＯＰＯＳ層１３間の界面抵抗は、オーミックな電流-電圧特性を示し、２００Ω-μｍ2以下という低い値を示した。
【００３６】
続いて、タングステン／タングステンナイトライドのスパッタ前処理を行う。まず、フッ酸（ＨＦ）を用いて、ＷＳｉ2層１４の表面を３０秒間洗浄し、自然酸化層を除去する。この処理は、熱酸化層換算で、１ｎｍ程度のエッチング時間とすることが望ましい。エッチング時間が短か過ぎると、自然酸化膜が除去されずに、ＷＳｉ2層１４上に成膜する電極材料の密着性が悪化する。逆に、エッチング時間が長過ぎると、下地のＷＳｉ2層１４表面の良好なモフォロジーが損なわれ、後に成膜する電極材料が影響を受け、配線抵抗が増大する等の不具合を招くことがある。
【００３７】
次いで、図１（ｃ）に示すように、フッ酸で表面を洗浄したＷＳｉ2層１４上に、膜厚１０ｎｍのタングステンナイトライド（ＷＮ）層１６と、膜厚８０ｎｍのタングステン（Ｗ）層１７とを順次に形成する。ＷＮ層１６及びＷ層１７は、ＣＶＤ法やスパッタ法を用いて成膜できるが、本実施形態例ではスパッタ法を用いて成膜する。
【００３８】
ＷＮ（ＷＮx）層１６は、結合エネルギーが小さな窒化物であり、後述のＷＳｉＮを生成し易く、Ｗ原子がＷ層１７側からＤＯＰＯＳ層１３側に拡散して生じる不要な反応と、Ｐ等の不純物がＤＯＰＯＳ層１３側からＷ層１７側に拡散して生じる不要な反応とを防止する拡散バリア層として機能する。Ｗ層１７は、配線抵抗が低いゲート電極を提供する薄膜である。
【００３９】
ＷＮ層１６及びＷ層１７の形成工程では、まず、タングステンターゲットを収容した真空装置内で、シリコン基板１０を２００℃まで加熱し、Ａｒガスを４０sccm、Ｎ2ガスを６０sccmで真空装置内に夫々導入する。更に、真空装置内の圧力を１３３０Ｐａに保持しつつ、８００Ｗの直流電界（ＤＣパワー）を印加してプラズマを発生させ、タングステンターゲットをスパッタリングする。ターゲットから発生したＷは、プラズマ中の活性窒素と反応してＷＳｉ2層１４上に堆積し、ＷＮ層１６を形成する。ＷＮ層１６の膜厚は５〜２０ｎｍが望ましいため、ここでは、スパッタリング継続時間を２０秒間として１０ｎｍの膜厚に形成した。ＷＮ層１６が５ｎｍより薄いと、良好なバリア性が損なわれ、２０ｎｍより厚いと、加工性が損なわれる等の不具合が生じる。ここで、ＷＮ層１６との界面の基板側に位置するＷＳｉ2層１４は、Ｐを含むシート抵抗が低い層として存在するので、電流の流れがより良好になる。
【００４０】
ＷＮ層１６の組成は耐熱性にも影響するので、窒素（Ｎ）に対するＷ比（Ｗ／Ｎ、ＷxＮ）を０．８〜２以下にすることが好ましい。より好ましくは、１．４〜１．９であり、特に、組成xを１．７付近とした場合には、１０００℃／６０ｓの高温のＲＴＡ処理においても、Ｎ原子の脱離を抑えることができる。
【００４１】
例えば、ＤＯＰＯＳ層１３上にＷＮ層１６を直接に成膜すると、高いバリア性を有する、ＮとＳｉとを含むアモルファス構造の化合物層（後述のＷＳｉＮ層）が必要以上の膜厚に形成される。これにより、ＷＮ層１６／ＤＯＰＯＳ層１３間の界面抵抗が上昇する。これに対し、本実施形態例のように、ＷＳｉ2層１４を介してＷＮ層１６を形成すると、Ｗとシリサイドとの結合が安定して、形成される上記アモルファス構造の化合物層の膜厚が薄くなる。これにより、この化合物層によるＷＮ層１６／ＷＳｉ2層１４間の界面抵抗の上昇を抑えることができる。
【００４２】
引き続き、ＷＮ層１６の成膜に続いて、Ｗ層１７を連続的に成膜する。この場合には、チャンバ内へのＮ2ガスの導入を停止させ、Ａｒガスのみでプラズマを発生させつつ、ＤＣパワーを１５００Ｗに上昇させる。ここでは、処理時間を４０秒間とし、膜厚８０ｎｍのＷ層１７を形成する。
【００４３】
次いで、ゲート電極構造に形成する工程を行う。まず、図２（ａ）に示すように、ＣＶＤ法によって、Ｗ層１７上に膜厚２００ｎｍの窒化シリコン（ＳｉＮ）膜１８を形成する。更に、レジスト膜（図示せず）を塗布し、ゲート電極配線用のレジストパターニングを行い、ドライエッチングによってＳｉＮ層１８をエッチングマスク（１８）に加工する。
【００４４】
次いで、レジスト膜の除去及び洗浄処理の後に、エッチングマスク（１８）を用いて、Ｗ層１７、ＷＮ層１６、ＷＳｉ2層１４、及びＤＯＰＯＳ層１３を選択的にドライエッチングし、図２（ｂ）に示すように、ゲート電極２２に形成する。この際に、ゲート酸化膜１２における破線円Ａで示すゲート電極端部との接触部分がドライエッチングによって損傷を受けるので、プロファイルを改善するために熱処理を行う。
【００４５】
プロファイル改善の熱処理では、水素ガス、水蒸気及び窒素ガスを導入したチャンバ内にシリコン基板１０を収容し、このシリコン基板１０を７５０〜９００℃に加熱し、選択的にシリコン及びゲート酸化膜を酸化して、ドライエッチングによる損傷部分を修復する。このような熱酸化（側面酸化）を１時間以上行って、図２（ｃ）に示すように、ＤＯＰＯＳ層１３の両側面に、膜厚５ｎｍの側面酸化膜２０を形成する。この側面酸化膜２０形成時の熱処理によって、ＷＳｉ2層１４とＷＮ層１６との間には、膜厚５ｎｍ以下のタングステンナイトライド・シリサイド（ＷＳｉＮ）層１５が形成される。ＷＳｉＮ層１５の膜厚が５ｎｍを超えると、ＷＳｉＮ層１５自体の電気抵抗が増大することにより、ＷＮ層１６／ＤＯＰＯＳ層１３間の界面抵抗が高くなる。
【００４６】
次いで、ゲート電極２２の全体に膜厚４０ｎｍのシリコン窒化膜を成膜した後、エッチバックによってゲート電極２２の側面にサイドウォール２１を形成する。更に、シリコン基板１０のＮＭＯＳ形成部或いはＰＭＯＳ形成部をレジスト膜（図示せず）で被覆し、サイドウォール２１を含むゲート電極２２をマスクとして、シリコン基板１０への不純物の注入を行う。
【００４７】
つまり、ＮＭＯＳ形成部では、ゲート酸化膜１２を貫通して素子形成領域にＡｓを注入し、ＰＭＯＳ形成部では、素子形成領域に二フッ化ボロン（ＢＦ2）を注入する。これにより、ゲート電極２２に対応する、高濃度不純物を含むソース拡散層１９ａ及びドレイン拡散層１９ｂを形成する。
【００４８】
引き続き、ＲＴＡ法によって、９００〜１１００℃の熱処理を１０秒間行い、ソース拡散層１９ａ内及びドレイン拡散層１９ｂ内の不純物を夫々活性化させる。この不純物活性時の温度や処理時間により、ＷＳｉ2層１４とＷＮ層１６との間に既に形成されていたＷＳｉＮ層１５が更に成長する。
【００４９】
本実施形態例では、ゲート電極２２の側面酸化や、拡散層１９ａ及び１９ｂ内の不純物活性化のための熱処理を兼用するので、特別な熱処理工程を設けることなく、可能な限り薄く形成したＷＳｉＮ層１５を有する上記積層構造が得られる。このため、ゲート電極構造の形成プロセスが簡略化する。なお、ＷＳｉＮ層１５の膜厚は、上記した側面酸化及び不純物活性化処理を含み、それ以外の、ＷＳｉ2層１４上へのＷＮ層１６の形成工程以降の全ての熱処理工程の合計として制御する。これにより、半導体装置が完成した時点で、ＷＳｉＮ層１５の膜厚が２〜５ｎｍになることが望ましい。この場合、ＳｉＮ層１５の膜厚が２ｎｍ未満であればバリア性が不足し、膜厚が５ｎｍを超えれば、ＷＳｉＮ層１５自体の電気抵抗が増大して、ＷＮ層１６／ＤＯＰＯＳ層１３間の界面抵抗が高くなる。
【００５０】
また、本実施形態例では、ＷＳｉ2層１４の存在によって、Ｗ層１７／ＤＯＰＯＳ層１３間の反応を防止すると共に、ＷＮ１６／ＤＯＰＯＳ層１３間の反応を抑制し、従来に比して薄いＷＳｉＮ層１５を形成することができる。これにより、ＷＮ１６及びＷＳｉＮ層１５を拡散バリア層として機能させ、熱処理時に生じるＤＯＰＯＳ層１３の不純物濃度の低下、或いは、Ｗ層１７からＷ原子が拡散する等の不具合をより有効に抑えることができる。更に、ＷＳｉＮ層１５を薄く形成すると共に、ＷＳｉＮ層１５／ＤＯＰＯＳ層１３間にＷＳｉ2層１４を形成するので、拡散バリア層を有しながらも、Ｗ層１７／ＤＯＰＯＳ層１３間の界面抵抗が従来に比して低い構造のゲート電極を形成することができる。また、熱処理時の時間や温度の制御によっては、ＷＮ層１６の全体をＷＳｉＮ層１５に形成することも可能である。
【００５１】
本実施形態例では、積層工程と熱処理工程との間に、積層された層を一体的にパターニングしてゲート電極構造に形成する工程を行ったが、これに限らず、ＷＳｉＮ形成のための一つの熱処理工程を行ってから、ゲート電極構造の形成工程を行うこともできる。この場合、例えばＷＮ層１６及びＷ層１７のスパッタリング形成の直後に、例えばＲＴＡ法により７５０〜１０００℃、１０秒間の熱処理を行い、その後にゲート電極構造の形成工程を行ってもよい。これによっても、ＷＳｉＮ層１５を備え同様の機能を有するゲート電極２２が得られる。ＷＳｉＮ層１５の膜厚は、上記した側面酸化及び不純物活性化処理を含み、それ以外の、ＷＮ層１６の形成工程以降の全ての熱処理工程の合計として制御する。これにより、半導体装置が完成した時点で、ＷＳｉＮ層１５の膜厚が２〜５ｎｍになることが望ましい。
【００５２】
本実施形態例では、ＷＳｉ2層１４及びＷＮ層１６に、高融点金属であるＷを用いたが、これに代えて、高融点金属であるチタン（Ｔｉ）を用いることができる。その場合には、ＷＳｉ2層１４に代えてＴｉＳｉ2層が、ＷＮ層１６に代えてＴｉＮ層が夫々成膜される。
【００５３】
Ｗを用いた場合には、側面酸化時等の熱処理でＷＳｉＮ層１５を形成することができたが、Ｔｉを用いる場合には、ＷＳｉＮ層１５に代わるＴｉＳｉＮ層を熱処理で形成することは困難である。この旨が、例えば特開２０００−３６５９３号公報に記載されている。この公報には、ＤＯＰＯＳ層上に、Ｔｉ層、ＴｉＮ層、及びＷ層が順次に形成されたゲート構造が記載されている。このようなゲート構造では、Ｔｉ層と、ＴｉＮ層を介して形成されたＷ層とを備えるので、熱処理を施した際に、界面抵抗を低減するＴｉＳｉ2層は形成されるものの、Ｗ等の拡散をより有効に抑え得る拡散バリア層となるＴｉＳｉＮは形成されない。
【００５４】
従って、本実施形態例で、ＴｉＳｉＮ層を形成するためには、ＤＯＰＯＳ層の成膜工程に後続して、ＴｉＳｉ2、ＴｉＳｉxをターゲットとして用いたスパッタ法、或いは、四塩化チタン（ＴｉＣｌ4）とモノシラン（ＳｉＨ4）との混合ガス雰囲気下で行うＣＶＤ法でＴｉＳｉ2層を成膜し、更に、Ｔｉをターゲットとして、Ａｒガス、Ｎ2ガスを使用したスパッタ法でＴｉＮを成膜する。その後、熱処理工程によりＴｉＳｉＮ層を形成させることになる。この際に、ＴｉＳｉＮ層は、ＷＳｉＮ層１５ほどのアモルファス構造とはならず結晶性を有するので、拡散バリア層としての効果はＷＳｉＮ層１５に比してやや劣るが、充分のバリア効果を有している。
【００５５】
ＷＳｉ2層１４及びＷＮ層１６に用いる高融点金属、及び、Ｗ層１７に用いる高融点金属は夫々、Ｗ以外に、モリブデン（Ｍｏ）、上記Ｔｉ、及びタンタル（Ｔａ）から独立に選択することができる。その場合、バリア性、耐酸化性においてはＷが最も優れているが、Ｍｏ、Ｔｉ、Ｔａにおいても充分な効果が得られる。また、Ｗ層１７の高融点金属に代えてＭｏ、Ｔｉ、Ｔａの何れかを用いた場合にも、Ｗ層１７と同様に、配線抵抗が低いゲート電極を提供する薄膜が得られる。
【００５６】
本実施形態例のゲート電極２２で、ＷＮ層１６／ＷＳｉ2層１４間の界面抵抗が従来構造に比して低くなることが、以下の界面抵抗評価法で確認することができた。図３に界面抵抗測定状態の一例を模式的に示した。界面抵抗評価法では、同図に示すように、本発明を適用したゲート電極２２を用意し、ゲート電極２２の金属（Ｗ）を含む部分を一部除去して、例えば１×１μｍ2の面積の界面抵抗測定面２４を形成する。
【００５７】
実際の測定では、界面抵抗測定面２４を挟む位置のＷ層１７上に、電圧印加端子２５と電位差測定端子２６とをプラグ２７を介して設け、電圧印加端子２５に電圧を印加して電流を流しつつ、２つの電位差測定端子２６を介して電圧をモニターした。この際に得た電圧電流から、界面抵抗を算出した。
【００５８】
測定の結果を図４及び図５に夫々示す。図４は本発明に係るゲート電極２２を用いた場合の測定結果、図５はＷＳｉ2を成膜させない従来型のゲート電極を用いた場合の測定結果を夫々示す。両図における横軸は、界面抵抗測定面に実際に印加される電位、つまり差動電位［Ｖ］としてゲート電極２２に印加される電位を示す。縦軸は、界面抵抗測定面を貫通する貫通電流［μＡ］とゲート電極の界面抵抗［Ω-μｍ2］とを示している。
【００５９】
図５に示すように、従来型のゲート電極では、差動電位及び貫通電流の変化グラフａに対する界面抵抗の変化グラフｂで電流-電圧特性が非線形となっており、差動電位が０Ｖに近づくほど界面抵抗が高く、界面抵抗の電圧依存性が大きいことが判る。これに対し、本発明に係るゲート電極２２では、図４に示すように、差動電位及び貫通電流の変化グラフａが限りなくリニアになり、変化グラフａに対する界面抵抗の変化グラフｂが線形に近づき、全体的に界面抵抗が低く、界面抵抗の電圧依存性が極めて小さくなっていることが判る。
【００６０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係るゲート電極の形成方法及びゲート電極構造は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したゲート電極の形成方法及びゲート電極構造も、本発明の範囲に含まれる。
【００６１】
【発明の効果】
以上説明したように、本発明によると、熱処理時に、不純物ドープ多結晶シリコン層の不純物濃度が低下し、また高融点金属層から金属原子が拡散するような不具合の発生を有効に防止しつつ、拡散バリア層である高融点金属シリサイドナイトライド層をできるだけ薄く形成し、高融点金属／不純物ドープ多結晶シリコン層間の界面抵抗を従来に比して低減できる構造のゲート電極を形成する形成方法、及びこのような方法で形成したゲート電極構造を得ることができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、本発明に係る一実施形態例のゲート電極の形成方法を段階的に示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本実施形態例のゲート電極の形成方法を段階的に示す断面図である。
【図３】界面抵抗測定状態の一例を模式的に示す図である。
【図４】本発明を適用したゲート電極を用いた場合の測定結果を示すグラフ図である。
【図５】ＷＳｉ2を成膜させない従来型のゲート電極を用いた場合の測定結果を示すグラフ図である。
【符号の説明】
１０：Ｐ型シリコン基板
１１：素子分離絶縁層
１２：ゲート酸化膜
１３：ＤＯＰＯＳ層
１４：ＷＳｉ2層
１５：ＷＳｉＮ層
１６：ＷＮ層
１７：Ｗ層
１８：ＳｉＮ層
１９ａ：ソース拡散層
１９ｂ：ドレイン拡散層
２０：シリコン酸化膜
２１：サイドウォール
２２：ゲート電極
【図１】
0003781666.tif 000002
【図２】
0003781666.tif 000003
【図３】
0003781666.tif 000004
【図４】
0003781666.tif 000005
【図５】
0003781666.tif 000006