(57)【特許請求の範囲】
【請求項１】
第１差動段と、
上記第１差動段に対してオフセット電圧を持つ第２差動段と、
上記第１差動段および上記第２差動段のうちの一方を放出側差動段として、その出力電流変化に応じて電流を外部に出力する電流放出部と、
上記第１差動段および上記第２差動段のうちの他方を引き込み側差動段として、その出力電流変化に応じて電流を外部から引き込む電流引き込み部と、
定電流源としての定電流供給部と、
上記第１差動段の正相入力端子と上記第２差動段の正相入力端子との両方が接続されて、入力電圧を入力される入力端子と、
上記電流放出部、電流引き込み部および定電流供給部が接続されるとともに、そこから出力される出力電圧が上記第１差動段の逆相入力端子と上記第２差動段の逆相入力端子とに帰還される出力端子とを備え、
上記第１差動段と第２差動段とは、それぞれＰ型およびＮ型の何れか一方の導電型の複数のトランジスタより構成される差動入力回路と他方の導電型の複数のトランジスタより構成されるカレントミラー回路とを含み、互いに左右対称型に回路構成し、且つ
上記第１差動段および第２差動段のうち上記引き込み側差動段において、上記差動入力回路を構成する一方のトランジスタと、他方のトランジスタと対をなす、カレントミラー回路を構成するトランジスタとが、チャネル長の長短関係またはチャネル幅の広狭関係の少なくとも一つの関係が互いに逆の関係で、それぞれ他の同一導電型のトランジスタと異ならされていることを特徴とするボルテージフォロア回路。
【請求項２】
定常状態においては、上記定電流供給部を負荷として、上記電流放出部または上記電流引き込み部のいずれか一方のみが動作することを特徴とする請求項１記載のボルテージフォロア回路。
【請求項３】
上記入力電圧と上記出力電圧とが互いに異なっている変遷期間において、上記出力電圧が上記入力電圧より小さい場合は、上記電流放出部が動作し、上記出力電圧が上記入力電圧より大きい場合は、上記電流引き込み部が動作することを特徴とする請求項１または２に記載のボルテージフォロア回路。
【請求項４】
請求項１ないし３のいずれかに記載のボルテージフォロア回路を用いて、表示素子駆動電圧供給回路を構成したことを特徴とする表示装置用駆動装置。
【請求項５】
請求項１ないし３のいずれかに記載のボルテージフォロア回路を用いて、ソースドライバの出力回路を構成したことを特徴とする表示装置用駆動装置。
【請求項６】
請求項１ないし３のいずれかに記載のボルテージフォロア回路を用いて、液晶駆動電源の出力バッファ回路を構成したことを特徴とする表示装置用駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インピーダンス変換器などに用いられるボルテージフォロア回路および表示装置用駆動装置に関するものである。
【０００２】
【従来の技術】
例えば液晶表示装置などにおいて、ソースドライバ（信号線駆動回路）内の基準電圧発生回路の出力にボルテージフォロア回路を接続することが一般に行われている。
【０００３】
図７に、差動増幅回路を使ったボルテージフォロア回路の例を示す。このボルテージフォロア回路は、出力電圧が入力電圧に追従し、出力インピーダンスを低くするためのインピーダンス変換器として用いられる。
【０００４】
図７のボルテージフォロア回路をトランジスタレベルで表した一般的な回路構成を図８、図９に示す。
【０００５】
図８は、Ｐ型のトランジスタで差動段の入力部１１０６、１１０７を構成した差動増幅回路の例である。
【０００６】
定電流源としてのＰ型トランジスタ１１０３のゲートには定電圧ＶＢＰを供給し、Ｐ型トランジスタ１１０３には定電流Ｉが流れる。Ｎ型トランジスタ１１０８、１１０９で構成されるカレントミラー回路により、定電流ＩはＩａとＩｂとに分割される。
【０００７】
本差動増幅回路の出力部は、定電流源として働くＰ型トランジスタ１１０５（負荷回路として作用）と、Ｎ型トランジスタ１１２１とで構成されている。
【０００８】
出力端子は、差動段の入力部を構成する一方の逆相入力端子（Ｐ型トランジスタ１１０７のゲート）と接続され、もう一方の正相入力端子（Ｐ型トランジスタ１１０６のゲート）が入力端子となり、ボルテージフォロア回路を構成している。
【０００９】
本回路は、入力端子の電圧Ｖｉｎと出力端子の電圧Ｖｏｕｔとの関係が
Ｖｉｎ＜Ｖｏｕｔの場合
Ｉａ＞Ｉｂとなり、ポイントＡの電位は下がり、Ｎ型トランジスタ１１０８および１１０９がオフする方向に向かうので、ポイントＢの電位が上がる。このため、Ｎ型トランジスタ１１２１がオンする方向となり、Ｎ型トランジスタ１１２１に流れる電流が多くなり、Ｖｏｕｔの電位は下がる。その結果、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１０】
Ｖｉｎ＞Ｖｏｕｔの場合
Ｉａ＜Ｉｂとなり、ポイントＡの電位は上がり、Ｎ型トランジスタ１１０８および１１０９がオンする方向に向かうので、ポイントＢの電位が下がる。このため、Ｎ型トランジスタ１１２１がオフする方向となり、Ｎ型トランジスタ１１２１に流れる電流が少なくなり、Ｐ型トランジスタ１１０５の流す定電流によりＶｏｕｔの電位は上がる。その結果、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１１】
このように、カレントミラー回路に流れる電流ＩａとＩｂとの電流バランスにより、入力電圧と等しい電圧が出力される。
【００１２】
差動増幅回路の差動段の入力部をＮ型のトランジスタで構成した回路を図９に示す。
【００１３】
定電流源としてのＮ型トランジスタ１２０３のゲートには定電圧ＶＢＮを供給し、Ｎ型トランジスタ１２０３には定電流Ｉが流れる。Ｐ型トランジスタ１２０８、１２０９で構成されるカレントミラー回路により、定電流ＩはＩａとＩｂとに分割される。
【００１４】
本差動増幅回路の出力部は、定電流源として働くＮ型トランジスタ１２０５（負荷回路として作用）と、Ｐ型トランジスタ１２２１とで構成されている。
【００１５】
出力端子は、差動段の入力部を構成する一方の逆相入力端子（Ｎ型トランジスタ１２０７のゲート）と接続され、もう一方の正相入力端子（Ｎ型トランジスタ１２０６のゲート）が入力端子となり、ボルテージフォロア回路を構成している。
【００１６】
本回路は、入力端子の電圧Ｖｉｎと出力端子の電圧Ｖｏｕｔとの関係が
Ｖｉｎ＞Ｖｏｕｔの場合
Ｉａ＞Ｉｂとなり、ポイントＡの電位は上がり、Ｐ型トランジスタ１２０８および１２０９がオフする方向に向かうので、ポイントＢの電位が下がる。このため、Ｐ型トランジスタ１２２１がオンする方向となり、Ｐ型トランジスタ１２２１に流れる電流が多くなり、Ｖｏｕｔの電位は上がる。その結果、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１７】
Ｖｉｎ＞Ｖｏｕｔの場合
Ｉａ＜Ｉｂとなり、ポイントＡの電位は下がり、Ｐ型トランジスタ１２０８および１２０９がオンする方向に向かうので、ポイントＢの電位が上がる。このため、Ｐ型トランジスタ１２２１がオフする方向となり、Ｐ型トランジスタ１２２１に流れる電流が少なくなり、Ｎ型トランジスタ１２０５の流す定電流によりＶｏｕｔの電位は下がる。その結果、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１８】
このように、カレントミラー回路に流れる電流ＩａとＩｂとの電流バランスにより、入力電圧と等しい電圧が出力される。
【００１９】
特開平１１−２４２５２８号公報には、以下のような開示がなされている。すなわち、図１０に示すように、ボルテージフォロア回路１３０１の出力と電源ＶＤＤとの間にＮ型のトランジスタＮＭＯＳ１が設けられ、出力とＧＮＤとの間にＰ型のトランジスタＰＭＯＳ１が設けられており、それぞれのトランジスタのゲートは、ボルテージフォロア回路１３０１の入力に接続されている。ボルテージフォロア回路１３０１の入力と出力との電圧が同じである場合、出力に設けられているＮ型およびＰ型トランジスタのゲート−ドレイン間の電圧（Ｖｇｓ）は０Ｖであり、両方のトランジスタはオンすることがなく、通常のボルテージフォロア回路の動作となる。入力もしくは出力の電圧変動がトランジスタのしきい値電圧Ｖｔｈの電圧を超えた場合、入力の電圧と出力の電圧との関係でＰ型もしくはＮ型のトランジスタのいずれかがオンし、出力と入力との電圧差をなくすようになっている。
【００２０】
上記図１０の構成においてはトランジスタのしきい値電圧Ｖｔｈ以下の電圧変動に対しては通常のボルテージフォロア回路の動作しかできないのに対し、図１１の構成では、抵抗器Ｒ１２、Ｒ２１とにより、トランジスタのゲートに掛かる電圧とボルテージフォロア回路１３０１の出力電圧との間にしきい値電圧Ｖｔｈほどの電圧差をあらかじめ設けている。
【００２１】
上記図１１の構成では、両トランジスタＰＭＯＳ２およびＮＭＯＳ２の各しきい値電圧Ｖｔｈは製造条件によりばらつきが生じる。抵抗器Ｒ１２や抵抗器Ｒ２１による電圧降下がしきい値電圧Ｖｔｈを超えてしまえば、ＰＭＯＳ２およびＮＭＯＳ２を介して常に貫通電流が流れることになる。逆に、抵抗器Ｒ１２や抵抗器Ｒ２１による電圧降下がしきい値電圧Ｖｔｈを大きく下回れば、Ｖｉｎ＝Ｖｏｕｔの状態に推移するのに時間を要することになる。したがって、微小な電圧変動に対応できるようにするためには、製造後、抵抗器Ｒ１２およびＲ２１の値をレーザートリミング等で調整するか、ＰＭＯＳ２あるいはＮＭＯＳ２のチャネル領域にイオン注入を行い、しきい値電圧Ｖｔｈを調整する必要がある。
【００２２】
【発明が解決しようとする課題】
図８に示す回路の場合、出力段は、Ｖｉｎ＝Ｖｏｕｔの定常状態では、Ｐ型トランジスタ１１０５のゲートに印加されるバイアス電圧（定電圧ＶＢＰ）により決定される定電流が流れている。
【００２３】
前述のように、定電流は常時流れている電流となるので、できるだけ少ない定電流にて差動増幅回路を動作させることが低消費電力化のうえで好ましいことになる。
【００２４】
ここで、一般に、出力段のＮ型トランジスタ１１２１は、オンすることによって、定常状態の電流の数倍の電流を流すことができる能力を持っている（なお、設計によりその電流値は異なる）。
【００２５】
そのため、Ｖｉｎ＜Ｖｏｕｔの場合は、前述のようにＮ型トランジスタ１１２１の流す電流により定常状態に推移する。このため、Ｎ型トランジスタ１１２１の流すことのできる電流を多くする回路設計にすることにより、定常状態に推移するスピードを速くすることができる。
【００２６】
しかし、Ｖｉｎ＞Ｖｏｕｔの場合は、前述のようにＰ型トランジスタ１１０５の流す電流（定電流）により定常状態に推移する。このため、上記のように出力段の定電流を少なくするように設定すると、流すことのできる電流が少ないことから、定常状態に推移するスピードが遅くなってしまう。
【００２７】
逆に、スピードを速くしようとすると、定電流値を大きくしなければならない。
【００２８】
図９に示す回路の場合も同様である。すなわち、Ｎ型トランジスタ１２０５は、バイアス電圧（定電圧ＶＢＮ）により決まる定電流源となっている。図８の回路で説明したように、消費電流を少なくするため、できるだけ少ない定電流にて差動増幅回路を動作させた場合、Ｐ型トランジスタ１２２１の流す電流により定常状態に推移するＶｉｎ＞Ｖｏｕｔの場合に比べ、Ｎ型トランジスタ１２０５の流す定電流により定常状態に推移するＶｉｎ＜Ｖｏｕｔの場合は、定常状態に推移するスピードが遅くなる。
【００２９】
このように、回路の動作スピードを上げるためには、多くの電流を定電流として流し続ける必要がある。このため、回路の動作スピードを上げると消費電流が多くなってしまう。
【００３０】
本発明は、上記問題点に鑑みなされたものであり、その目的は、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができるボルテージフォロア回路および表示装置用駆動装置を提供することにある。
【００３１】
【課題を解決するための手段】
上記の課題を解決するため、本発明のボルテージフォロア回路は、第１差動段と、上記第１差動段に対してオフセット電圧を持つ第２差動段と、上記第１差動段および上記第２差動段のうちの一方を放出側差動段として、その出力電流変化に応じて電流を外部に出力する電流放出部と、上記第１差動段および上記第２差動段のうちの他方を引き込み側差動段として、その出力電流変化に応じて電流を外部から引き込む電流引き込み部と、定電流源としての定電流供給部と、上記第１差動段の正相入力端子と上記第２差動段の正相入力端子との両方が接続されて、入力電圧を入力される入力端子と、上記電流放出部、電流引き込み部および定電流供給部が接続されるとともに、そこから出力される出力電圧が上記第１差動段の逆相入力端子と上記第２差動段の逆相入力端子とに帰還される出力端子とを備えたことを特徴としている。
【００３２】
上記の構成により、出力電圧が入力電圧よりも小さく、出力電圧を上げる必要がある場合は、放出側差動段および電流放出部により、電流を外部に出力する方向に動作する。逆に、出力電圧が入力電圧よりも大きく、出力電圧を下げる必要がある場合は、引き込み側差動段および電流引き込み部により、電流を外部から引き込む方向に動作する。
【００３３】
したがって、出力電圧が入力電圧よりも小さい場合および大きい場合のいずれの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。それゆえ、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができる。
【００３４】
上記第２差動段は、上記第１差動段に対してオフセット電圧を持っているため、定常状態に推移した後も、定電流供給部において回路を貫く貫通電流が発生しない。
【００３５】
すなわち、出力電圧の増加に対して、電流放出部が十分なオフ状態になってから、上記オフセット電圧分隔てた後、電流引き込み部が十分なオン状態になる。これによって、電流放出部と電流引き込み部との両方が十分オンになるような出力電圧範囲が存在しないようにしている。なお、ここで、十分オンになるとは、それによってどの程度貫通電流を防止したいかによって決めればよく、貫通電流を完全に避けたい場合は、一方が完全にオフになってから他方がオン方向へ向かい始めるように、オフセット電圧を設定すればよい。
【００３６】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記第１差動段と第２差動段とで、回路構成が同一で、それらを構成するトランジスタのうちの少なくとも一つが、トランジスタのチャネル長またはチャネル幅の少なくとも一つが異なっていることを特徴としている。
【００３７】
上記の構成により、上記第１差動段と第２差動段を構成するトランジスタのうちの少なくとも一つが、チャネル長またはチャネル幅の少なくとも一つが異なっている。
【００３８】
したがって、より簡素な構成で、上記第１差動段と上記第２差動段との間にオフセット電圧を持たせることができる。それゆえ、上記の構成による効果に加えて、より簡素な構成で、定電流供給部において回路を貫く貫通電流の発生を防ぐことができる。
【００３９】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記チャネル長またはチャネル幅の少なくとも一つが異なっているトランジスタは、上記正相入力端子または逆相入力端子の少なくとも一つがゲートに入力されるトランジスタであることを特徴としている。
【００４０】
上記の構成により、上記チャネル長またはチャネル幅の少なくとも一つが異なっているトランジスタは、上記正相入力端子または逆相入力端子の少なくとも一つがゲートに入力されるトランジスタである。このため、一方のトランジスタのしきい値電圧は他方のトランジスタのしきい値電圧と比べて大きくまたは小さくなる。
【００４１】
したがって、より簡素な構成で、上記第１差動段と上記第２差動段との間にオフセット電圧を持たせることができる。それゆえ、上記の構成による効果に加えて、より簡素な構成で、定電流供給部において回路を貫く貫通電流の発生を防ぐことができる。
【００４２】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、定常状態においては、上記定電流供給部を負荷として、上記電流放出部または上記電流引き込み部のいずれか一方のみが動作することを特徴としている。
【００４３】
上記の構成により、入力電圧と出力電圧とが等しい定常状態においては、上記定電流供給部を負荷として、上記電流放出部または上記電流引き込み部のいずれか一方のみが動作する。
【００４４】
したがって、定常状態における電流の流れを簡素化することができる。それゆえ、上記の構成による効果に加えて、回路の構成や設計をより簡素化することができる。
【００４５】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記入力電圧と上記出力電圧とが互いに異なっている変遷期間において、上記出力電圧が上記入力電圧より小さい場合は、上記電流放出部が動作し、上記出力電圧が上記入力電圧より大きい場合は、上記電流引き込み部が動作することを特徴としている。
【００４６】
上記の構成により、出力電圧が入力電圧より小さい場合は、電流放出部のみが動作し、出力電圧が入力電圧より大きい場合は、電流引き込み部のみが動作する。言い換えれば、出力電圧が入力電圧より小さい場合は、電流引き込み部は動作せず、出力電圧が入力電圧より大きい場合は、電流放出部は動作しない。
【００４７】
したがって、定常状態へ向けて変遷する期間における電流の流れの変化の様子を簡素化することができる。それゆえ、上記の構成による効果に加えて、回路の構成や設計をより簡素化することができる。
【００４８】
また、本発明の表示装置用駆動装置は、上記の構成のボルテージフォロア回路を用いて、表示素子駆動電圧供給回路および出力回路の少なくとも一つを構成したことを特徴としている。
【００４９】
上記の構成により、上記の構成のボルテージフォロア回路を用いて、表示素子駆動電圧供給回路および出力回路の少なくとも一つが構成される。
【００５０】
したがって、表示素子駆動電圧供給回路や出力回路において、出力電圧が入力電圧よりも小さい場合および大きい場合のいずれの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。それゆえ、表示装置用駆動装置において、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができる。
【００５１】
なお、本発明は、低インピーダンス変換回路として、第１の差動段と第２の差動段とを有し、出力段は上記第１の差動段の電流変化に応じて電流を外部に出力する第１の出力段と上記第２の差動段の電流変化に応じて外部から電流を引き込む第２の出力段と負荷回路としての第３の出力段を有し、上記第１の差動段と上記第２の差動段の正相入力端子から入力電圧値を入力し、上記出力段の電圧値を上記第１の差動段と上記第２の差動段の逆相入力端子に帰還させる差動増幅回路で構成された低インピーダンス変換回路であって、上記第１の差動段と上記第２の差動段とは異なるオフセット電圧を持つように構成してもよい。
【００５２】
上記の構成によれば、入力電圧と出力電圧とのバランスが変化した場合、すばやく入力電圧に追従する出力を持ち、なおかつ、低消費電力な回路を実現することができる。
【００５３】
すなわち、入力と出力とのバランスがどのような場合であっても、定電流源の動作を行うトランジスタで出力を駆動しないように、入力と出力とのバランスが互いに反対の条件のときに動作する差動増幅回路（オペアンプ）の差動段を２系統設け、電位の高い側の電源と出力との間を駆動する出力段と、電位の低い側の電源と出力との間を駆動する出力段とを、各々の差動段で動作させる。
【００５４】
このとき、上記２系統の差動段の回路を同一回路で構成するが、各々の出力段を通して、電位の高い側の電源と低い側の電源との間に貫通電流が流れないようにするために、構成するトランジスタのうち、１つないし複数個について、チャネル幅またはチャネル長を変更した回路構成とし、差動段間でオフセット電圧を持たせるようにする。
【００５５】
このオフセットにより、オフセット電圧を持った側の差動段は、オフセットの電圧分、動作しない電圧範囲が発生する。したがって、このオフセットは、プロセスのばらつき、動作環境の変化などを考慮して、最小限に抑えることが好ましい。
【００５６】
また、本発明は、低インピーダンス変換回路として、上記構成において、上記第１の差動段と上記第２の差動段の回路構成は同じであるが、それぞれ構成するトランジスタのうちの少なくとも一つはトランジスタのチャネル長またはチャネル幅が異なっているように構成してもよい。
【００５７】
また、本発明は、低インピーダンス変換回路として、上記構成において、チャネル長またはチャネル幅が異なるトランジスタは、差動段の正相もしくは逆相入力端子がゲートに入力するトランジスタであるように構成してもよい。
【００５８】
また、本発明は、低インピーダンス変換回路として、上記構成において、定常状態においては、上記第３の出力段を負荷として、上記第１の出力段か上記第２の出力段のいずれか一方のみ動作するように構成してもよい。
【００５９】
また、本発明は、低インピーダンス変換回路として、上記構成において、上記入力電圧値もしくは上記出力段の電圧値が変化する変遷期間において、上記第３の出力段とは別に、上記出力段の電圧値が上記入力電圧値より高く変化した場合は上記第２の出力段が動作し、逆に上記出力段の電圧値が上記入力電圧値より低く変化した場合は上記第１の差動段が動作するように構成してもよい。
【００６０】
また、本発明は、表示装置用駆動装置として、上記いずれかの構成の低インピーダンス変換回路を含んで、表示素子駆動電圧供給回路もしくは出力回路を形成するように構成してもよい。
【００６１】
また、本発明は、半導体集積回路として、差動増幅回路を含む差動段と、差動段の電流変化により動作する出力段とを備え、出力を帰還させることにより入力と出力との電圧を等しくする回路において、第１の差動段と出力段とにより、入力電圧に比べて出力電圧が高くなった場合には、出力と出力電圧より低い電源との間に電流を流して出力電圧を下げ、入力電圧に比べて出力電圧が低くなった場合には、上記の出力と出力電圧より低い電源との間に設けた回路を動作しないようにする手段を備えた、第１の差動段と出力段との組み合わせを備え、第２の差動段と出力段とにより、入力電圧に比べて出力電圧が低くなった場合には、出力と出力電圧より高い電源との間に電流を流して出力電圧を上げ、入力電圧に比べて出力電圧が高くなった場合には、上記の出力と出力電圧より高い電源との間に設けた回路を動作しないようにする手段を備えた、第２の差動段と出力段との組み合わせを備えるように構成してもよい。
【００６２】
また、本発明は、半導体集積回路として、上記構成において、第１および第２の差動段の少なくとも１つにオフセット電圧を持たせ、入力電圧と出力電圧とが等しい場合、第１および第２の差動段と出力段との組み合わせのどちらか一方を動作しないようにすることにより、第１と第２の出力段に流れる貫通電流を防止し、定常電流により出力を保持するように構成してもよい。
【００６３】
また、本発明は、半導体集積回路として、上記構成において、第１および第２の差動段の構成は同じにするが、構成するトランジスタのうち少なくとも一つは、上記第１および第２の差動段のそれぞれでサイズが異なるように構成してもよい。
【００６４】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１および図２に基づいて説明すれば、以下の通りである。
【００６５】
図１は、Ｎ型トランジスタで差動段の入力部を構成したアンプ（ボルテージフォロア回路）であり、図中、１０１と１０２との２つの差動段を持つ。
【００６６】
第１差動段（放出側差動段）１０１は、ソースが接地電圧ＧＮＤにつながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＮにつながるＮ型トランジスタ２０５と、Ｎ型トランジスタ２０５のドレインと各々ソースがつながるＮ型トランジスタ２０３と２０４とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｎ型トランジスタ２０３と２０４のドレインに接続し、各々のゲートを互いに接続し、ソースを電源（Ｖｄｄ）に接続したＰ型トランジスタ２０１と２０２とによりカレントミラー回路を構成している。
【００６７】
差動入力回路のＮ型トランジスタ２０３のゲートが入力ａとなり、Ｎ型トランジスタ２０４のゲートが入力ｂとなっている。また、カレントミラー回路のゲートは、入力ａがゲート入力となるＮ型トランジスタ２０３のドレインへ接続されている。
【００６８】
第２差動段（引き込み側差動段）１０２は、ソースがＧＮＤにつながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＮにつながるＮ型トランジスタ２１０と、Ｎ型トランジスタ２１０のドレインと各々ソースがつながるＮ型トランジスタ２０８と２０９とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｎ型トランジスタ２０８と２０９のドレインに接続し、各々のゲートを互いに接続し、ソースを電源（Ｖｄｄ）に接続したＰ型トランジスタ２０６と２０７とによりカレントミラー回路を構成している。
【００６９】
差動入力回路のＮ型トランジスタ２０８のゲートが入力ａとなり、Ｎ型トランジスタ２０９のゲートが入力ｂとなっている。また、カレントミラー回路のゲートは、入力ｂがゲート入力となるＮ型トランジスタ２０９のドレインへ接続されている。
【００７０】
第１差動段１０１の入力ｂがゲートに入力されるＮ型トランジスタ２０４のドレインと、Ｐ型トランジスタ２０２のドレインと、電流放出部としてのＰ型トランジスタ２１１のゲートが互いにつながっており、Ｐ型トランジスタ２１１のソースは電源（Ｖｄｄ）につながり、ドレインは出力につながっている。
【００７１】
第２差動段１０２の入力ａがゲートに入力されるＮ型トランジスタ２０８のドレインと、Ｐ型トランジスタ２０６のドレインと、Ｐ型トランジスタ２１２のゲートが互いにつながっており、Ｐ型トランジスタ２１２のソースは電源（Ｖｄｄ）につながり、ドレインはＮ型トランジスタ２１３のゲートおよびドレイン、および電流引き込み部としてのＮ型トランジスタ２１４のゲートにつながっている。Ｎ型トランジスタ２１３、２１４のソースはＧＮＤにつながり、Ｎ型トランジスタ２１４のドレインは出力につながっている。
【００７２】
また、出力には、前述の定電圧源ＶＢＮがゲートにつながるとともにソースがＧＮＤとなる、定電流供給部としてのＮ型トランジスタ２１５のドレインがつながっている。
【００７３】
入力ａが逆相入力端子であり、入力ｂが正相入力端子となる。
【００７４】
図２に、図１の回路を、出力を入力ａに帰還させ、入力ｂを入力として、ボルテージフォロア回路として使用した時の回路を示す。
【００７５】
なお、本回路は、入力電圧と出力電圧とが釣り合った状態（定常状態）での貫通電流すなわちＰ型トランジスタ２１１とＮ型トランジスタ２１４とを通じて流れる、電源とＧＮＤとの間の電流を防ぐため、第２差動段１０２にオフセットと持たせておく。例えば、Ｐ型トランジスタ２０６のチャネル幅を狭くするか、チャネル長を長くし、Ｎ型トランジスタ２０９のチャネル幅を広くするかチャネル長を短くする。
【００７６】
これにより、Ｐ型トランジスタ２０６のしきい値電圧は他のＰ型トランジスタと比較して大きく設定され、一方、Ｎ型トランジスタ２０９のしきい値電圧は他のＮ型トランジスタと比較して小さく設定されることになる。
【００７７】
このときのボルテージフォロア回路の動作について以下に説明する。
【００７８】
第１差動段１０１において定電圧源ＶＢＮがゲートに入力されるＮ型トランジスタ２０５に流れる定電流をＩ１とし、Ｐ型トランジスタ２０１およびＮ型トランジスタ２０３に流れる電流をＩｂとし、Ｐ型トランジスタ２０２およびＮ型トランジスタ２０４に流れる電流をＩａとする。
【００７９】
第２差動段１０２において定電圧源ＶＢＮがゲートに入力されるＮ型トランジスタ２１０に流れる定電流をＩ２とし、Ｐ型トランジスタ２０６およびＮ型トランジスタ２０８に流れる電流をＩｄとし、Ｐ型トランジスタ２０７およびＮ型トランジスタ２０９に流れる電流をＩｃとする。
【００８０】
・入力電圧＞出力電圧の場合
第１差動段１０１は、Ｉａ＞Ｉｂとなり、ポイントＡの電位は下がり、Ｐ型トランジスタ２１１がオンする方向となり、Ｐ型トランジスタ２１１に流れる電流が多くなり、出力の電位は上がる。その結果、入力電圧＝出力電圧の状態に推移する。
【００８１】
一方、第２差動段１０２は、Ｉｃ＞Ｉｄとなり、ポイントＢの電位は上がり、Ｐ型トランジスタ２１２がオフする方向となり、ポイントＣの電位は下がる。そのため、Ｎ型トランジスタ２１４はオフする方向に向かい、出力の電位に影響を与えない。したがって、上記Ｐ型トランジスタ２１１からの電圧がそのまま出力される。
【００８２】
なお、定電流源としてのＮ型トランジスタ２１５を介しての電流も存在するが、値が小さい。
【００８３】
・入力電圧＜出力電圧の場合
第１差動段１０１は、Ｉａ＜Ｉｂとなり、ポイントＡの電位は上がり、Ｐ型トランジスタ２１１がオフする方向となり、出力の電位に影響を与えなくなる。
【００８４】
一方、第２差動段１０２は、Ｉｃ＜Ｉｄとなり、ポイントＢの電位は下がり、Ｐ型トランジスタ２１２がオンする方向となり、ポイントＣの電位は上がる。そのため、Ｎ型トランジスタ２１４に流れる電流が多くなり、出力はＧＮＤへ引き込まれるため、出力の電位は下がる。その結果、入力電圧＝出力電圧の状態に推移する。
【００８５】
・入力電圧＝出力電圧の場合
第１差動段１０１は、Ｉａ＝Ｉｂとなるため、定常状態となる。
【００８６】
一方、第２差動段１０２は、上述したように、他のＰ型トランジスタ、Ｎ型トランジスタに対して、Ｐ型トランジスタ２０６のしきい値電圧を大きく、Ｎ型トランジスタ２０９のしきい値電圧を小さくなるように設定しているため、入力電圧＝出力電圧のときでも、Ｉｃ＞Ｉｄのようにオフセット電圧を持った状態となっている。そのため、ポイントＢの電位は高い状態となっているので、Ｐ型トランジスタ２１２はオフの方向に向かっている。したがって、上述したように、Ｎ型トランジスタ２１４もオフの方向に向かったままである。
【００８７】
したがって、出力電圧は、Ｐ型トランジスタ２１１と、定電流源として働いているＮ型トランジスタ２１５とを介して流れる、定電流にて決定される。よって、Ｐ型トランジスタ２１１とＮ型トランジスタ２１４を介しての貫通電流を防止することができる。
【００８８】
このように、本実施形態では、出力の電圧を上げるには、Ｐ型トランジスタ２１１を介しての電源電圧Ｖｄｄからの電流供給を行い、一方、出力の電圧を下げるには、Ｎ型トランジスタ２１４を介しての接地電圧ＧＮＤへの電流引き込みにより行っている。
【００８９】
したがって、すでに述べたように、Ｐ型トランジスタ２１１およびＮ型トランジスタ２１４の駆動能力を上げておくことで、電圧変動に対する追従（追随）能力を高めておくことに、支障がなくなる。またその結果、図示していないが、出力に大きい負荷が接続されていても良好に駆動することができるようになる。
【００９０】
また、入力電圧＝出力電圧のときには、Ｐ型トランジスタ２１１から流れる電流は、Ｎ型トランジスタ２１５により、所定の定電流しか流れないようになっている。すなわち、定常状態（入力電圧＝出力電圧）においては、流れる電流は、定電流源として働くＮ型トランジスタ２１５により規定される。そして、このＮ型トランジスタ２１５の駆動能力は、上述の電圧変動に対する追従には全く無関係となっている。それにより、定電圧源ＶＢＮの電圧値を下げて、電流値を小さくしても、良好に追従動作を行うことができるようになる。
【００９１】
よって、常に流れている定電流値を小さくできることから、本ボルテージフォロア回路のように、２つの差動段間にオフセット電圧を持たせることで、ボルテージフォロア回路の低消費電力化と高速追従（追随）性とを両立させることができる。
【００９２】
なお、一般に、差動段の入力部のトランジスタの製造時のばらつきでトランジスタ特性にばらつきが生じるため、１つの差動段の正相および逆相でもオフセット電圧（ここでは、「差動段内オフセット電圧」と称する）が存在するが、本願における「オフセット電圧」とは、２つの差動段間にオフセット電圧（差動段間オフセット電圧）を持たせるということを意味している。
【００９３】
本実施形態では、電流の放出側（電流放出部側）では、Ｉａ＝Ｉｂとなるのは入力電圧＝出力電圧のときであるが、電流を引き込む側（電流引き込み部側）では、それよりも出力電圧が上記オフセット電圧分だけ大きくなったときに初めてＩｃ＝Ｉｄとなる。その結果、出力電圧の増加に対して、電流放出部（Ｐ型トランジスタ２１１）が十分なオフ状態になってから、上記オフセット電圧分隔てた後、電流引き込み部（Ｎ型トランジスタ２１４）が十分なオン状態になる。これによって、電流放出部と電流引き込み部との両方が十分オンになるような出力電圧範囲が存在しないようにしている。
【００９４】
〔実施の形態２〕
本発明の他の実施の形態について図３に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態の図面に示した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
【００９５】
図３は、Ｐ型トランジスタで差動段の入力部を構成したアンプ（ボルテージフォロア回路）であり、図中、３０１と３０２との２つの差動段を持つ。
【００９６】
第１差動段（引き込み側差動段）３０１は、ソースが電源（Ｖｄｄ）につながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＰにつながるＰ型トランジスタ４０５と、Ｐ型トランジスタ４０５のドレインと各々ソースがつながるＰ型トランジスタ４０３と４０４とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｐ型トランジスタ４０３と４０４のドレインに接続し、各々のゲートを互いに接続し、ソースを接地電圧ＧＮＤに接続したＮ型トランジスタ４０１と４０２とによりカレントミラー回路を構成している。
【００９７】
差動入力回路のＰ型トランジスタ４０３のゲートが入力ｂとなり、Ｐ型トランジスタ４０４のゲートが入力ａとなっている。また、カレントミラー回路のゲートは、入力ａがゲート入力となるＰ型トランジスタ４０４のドレインへ接続されている。
【００９８】
第２差動段（放出側差動段）３０２は、ソースが電源（Ｖｄｄ）につながり、ゲートが、バイアス発生回路（図示せず）から出力される定電圧源ＶＢＰにつながるＰ型トランジスタ４１０と、Ｐ型トランジスタ４１０のドレインと各々ソースがつながるＰ型トランジスタ４０８と４０９とにより入力部としての差動入力回路を構成している。また、各々のドレインを上記Ｐ型トランジスタ４０８と４０９のドレインに接続し、各々のゲートを互いに接続し、ソースをＧＮＤに接続したＮ型トランジスタ４０６と４０７とによりカレントミラー回路を構成している。
【００９９】
差動入力回路のＰ型トランジスタ４０８のゲートが入力ｂとなり、Ｐ型トランジスタ４０９のゲートが入力ａとなっている。また、カレントミラー回路のゲートは、入力ｂがゲート入力となるＰ型トランジスタ４０８のドレインへ接続されている。
【０１００】
第１差動段３０１の入力ｂがゲートに入力されるＰ型トランジスタ４０３のドレインと、Ｎ型トランジスタ４０１のドレインと、電流引き込み部としてのＮ型トランジスタ４１１のゲートが互いにつながっており、Ｎ型トランジスタ４１１のソースはＧＮＤにつながり、ドレインは出力につながっている。
【０１０１】
第２差動段３０２の入力ａがゲートに入力されるＰ型トランジスタ４０９のドレインと、Ｎ型トランジスタ４０７のドレインと、Ｎ型トランジスタ４１２のゲートが互いにつながっており、Ｎ型トランジスタ４１２のソースはＧＮＤにつながり、ドレインはＰ型トランジスタ４１３のゲートおよびドレイン、および、電流放出部としてのＰ型トランジスタ４１４のゲートにつながっている。Ｐ型トランジスタ４１３、４１４のソースは電源（Ｖｄｄ）につながり、Ｐ型トランジスタ４１４のドレインは出力につながっている。
【０１０２】
また、出力には、前述の定電圧源ＶＢＰがゲートにつながるとともにソースが電源（Ｖｄｄ）となる、定電流供給部としてのＰ型トランジスタ４１５のドレインがつながっている。
【０１０３】
入力ａが逆相入力端子であり、入力ｂが正相入力端子となる。
【０１０４】
図３の回路を、出力を入力ａに帰還させ、入力ｂを入力として、ボルテージフォロア回路として使用した時の回路は、実施形態１同様、図２のようになる。
【０１０５】
なお、本回路は、入力電圧と出力電圧とが釣り合った状態（定常状態）での貫通電流すなわちＮ型トランジスタ４１１とＰ型トランジスタ４１４とを通じて流れる、電源とＧＮＤとの間の電流を防ぐため、第２差動段３０２にオフセットと持たせておく。例えば、Ｎ型トランジスタ４０７のチャネル幅を狭くするか、チャネル長を長くし、Ｐ型トランジスタ４０８のチャネル幅を広くするかチャネル長を短くする。
【０１０６】
これにより、Ｎ型トランジスタ４０７のしきい値電圧は他のＮ型トランジスタと比較して大きく設定され、一方、Ｐ型トランジスタ４０８のしきい値電圧は他のＰ型トランジスタと比較して小さく設定されることになる。
【０１０７】
このときのボルテージフォロア回路の動作について以下に説明する。
【０１０８】
第１差動段３０１において定電圧源ＶＢＰがゲートに入力されるＰ型トランジスタ４０５に流れる定電流をＩ１とし、Ｎ型トランジスタ４０１およびＰ型トランジスタ４０３に流れる電流をＩａとし、Ｎ型トランジスタ４０２およびＰ型トランジスタ４０４に流れる電流をＩｂとする。
【０１０９】
第２差動段３０２において定電圧源ＶＢＰがゲートに入力されるＰ型トランジスタ４１０に流れる定電流をＩ２とし、Ｎ型トランジスタ４０６およびＰ型トランジスタ４０８に流れる電流をＩｃとし、Ｎ型トランジスタ４０７およびＰ型トランジスタ４０９に流れる電流をＩｄとする。
【０１１０】
・入力電圧＜出力電圧の場合
第１差動段３０１は、Ｉａ＞Ｉｂとなり、ポイントＡの電位は上がり、Ｎ型トランジスタ４１１がオンする方向となり、Ｎ型トランジスタ４１１に流れる電流が多くなり、出力から接地電圧ＧＮＤに電流を引き込むため、出力の電位は下がる。その結果、入力電圧＝出力電圧の状態に推移する。
【０１１１】
一方、第２差動段３０２は、Ｉｃ＞Ｉｄとなり、ポイントＢの電位は下がり、Ｎ型トランジスタ４１２がオフする方向となり、ポイントＣの電位は上がる。そのため、Ｐ型トランジスタ４１４はオフする方向に向かい、出力の電位に影響を与えない。したがって、上記Ｎ型トランジスタ４１１により出力の電圧が決められる。
【０１１２】
なお、定電流源としてのＰ型トランジスタ４１５を介しての電流も存在するが、値が小さい。
【０１１３】
・入力電圧＞出力電圧の場合
第１差動段３０１は、Ｉａ＜Ｉｂとなり、ポイントＡの電位は下がり、Ｎ型トランジスタ４１１がオフする方向となり、出力の電位に影響を与えなくなる。
【０１１４】
一方、第２差動段３０２は、Ｉｃ＜Ｉｄとなり、ポイントＢの電位は上がり、Ｎ型トランジスタ４１２がオンする方向となり、ポイントＣの電位は下がる。そのため、Ｐ型トランジスタ４１４に流れる電流が多くなり、出力の電位は上がる。その結果、入力電圧＝出力電圧の状態に推移する。
【０１１５】
・入力電圧＝出力電圧の場合
第１差動段３０１は、Ｉａ＝Ｉｂとなるため、定常状態となる。
【０１１６】
一方、第２差動段３０２は、上述したように、他のＰ型トランジスタ、Ｎ型トランジスタに対して、Ｐ型トランジスタ４０８のしきい値電圧を小さく、Ｎ型トランジスタ４０７のしきい値電圧を大きくなるように設定しているため、入力電圧＝出力電圧のときでも、Ｉｃ＞Ｉｄのようにオフセット電圧を持った状態となっている。そのため、ポイントＢの電位は低い状態となっているので、Ｎ型トランジスタ４１２はオフの方向に向かっている。したがって、上述したように、Ｐ型トランジスタ４１４もオフの方向に向かったままである。
【０１１７】
したがって、出力電圧は、Ｎ型トランジスタ４１１と、定電流源として働いているＰ型トランジスタ４１５とを介して流れる、定電流にて決定される。よって、Ｎ型トランジスタ４１１とＰ型トランジスタ４１４を介しての貫通電流を防止することができる。
【０１１８】
このように、本実施形態では、出力の電圧を上げるには、Ｐ型トランジスタ４１４を介しての電源電圧Ｖｄｄからの電流供給を行い、一方、出力の電圧を下げるには、Ｎ型トランジスタ４１１を介しての接地電圧ＧＮＤへの電流引き込みにより行っている。
【０１１９】
したがって、すでに述べたように、Ｐ型トランジスタ４１４およびＮ型トランジスタ４１１の駆動能力を上げておくことで、電圧変動に対する追従（追随）能力を高めておくことに、支障がなくなる。またその結果、図示していないが、出力に大きい負荷が接続されていても良好に駆動することができるようになる。
【０１２０】
また、入力電圧＝出力電圧のときには、Ｎ型トランジスタ４１１に引き込まれる電流は、Ｐ型トランジスタ４１５により、所定の定電流しか流れないようになっている。すなわち、定常状態（入力電圧＝出力電圧）においては、流れる電流は、定電流源として働くＰ型トランジスタ４１５により規定される。そして、このＰ型トランジスタ４１５の駆動能力は、上述の電圧変動に対する追従には全く無関係となっている。それにより、定電圧源ＶＢＰの電圧値を上げて、電流値を小さくしても、良好に追従動作を行うことができるようになる。
【０１２１】
よって、常に流れている定電流値を小さくできることから、本ボルテージフォロア回路のように、２つの差動段間にオフセット電圧を持たせることで、ボルテージフォロア回路の低消費電力化と高速追従（追随）性とを両立させることができる。
【０１２２】
本実施形態では、電流を引き込む側（電流引き込み部側）では、Ｉａ＝Ｉｂとなるのは入力電圧＝出力電圧のときであるが、電流の放出側（電流放出部側）では、それよりも出力電圧が上記オフセット電圧分だけ小さくなったときに初めてＩｃ＝Ｉｄとなる。その結果、出力電圧の増加に対して、電流放出部（Ｐ型トランジスタ４１４）が十分なオフ状態になってから、上記オフセット電圧分隔てた後、電流引き込み部（Ｎ型トランジスタ４１１）が十分なオン状態になる。これによって、電流放出部と電流引き込み部との両方が十分オンになるような出力電圧範囲が存在しないようにしている。
【０１２３】
〔実施の形態３〕
本発明のさらに他の実施の形態について図４ないし図６に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態の図面に示した部材と同一の機能を有する部材には同一の符号を付記してその説明を省略する。
【０１２４】
本発明によるボルテージフォロア回路を用いた応用例の一例として、液晶表示装置の液晶素子駆動用の各種電圧を発生させる基準電圧発生回路の中の低インピーダンス変換回路に使用した事例を示す。
【０１２５】
まず、図４に、アクティブマトリクス方式の一つであるＴＦＴ（薄膜トランジスタ）を用いた液晶表示装置のブロック構成を示す。
【０１２６】
この液晶表示装置は、液晶表示部とこれを駆動する液晶駆動装置（表示装置用駆動装置）とを備えている。液晶表示部は、各画素ごとにＴＦＴ方式の液晶パネル６０１からなり、液晶パネル６０１内には、対向電極（共通電極）６０６と、図示しない液晶表示素子（画素）とが設けられている。
【０１２７】
一方、液晶駆動装置は、それぞれＩＣ（Integrated Circuit）からなるソースドライバ６０２、ゲートドライバ６０３、コントローラ６０４および液晶駆動電源６０５を備えている。液晶駆動電源６０５は、ソースドライバ６０２およびゲートドライバ６０３へ液晶パネルでの表示用の参照電圧ＶＲを供給するものである。
【０１２８】
コントローラ６０４は、ソースドライバ６０２に、デジタル化された表示データおよび各種制御信号を出力するとともに、ゲートドライバ６０３へも各種制御信号を出力している。
【０１２９】
ソースドライバ６０２への主な制御信号は、水平同期信号、スタートパルス信号およびソースドライバ用クロック信号などがあり、一方、ゲートドライバ６０３への主な制御信号は、垂直同期信号やゲートドライバ用クロック信号などがある。
【０１３０】
外部から入力されたデジタル表示データは、コントローラ６０４でタイミングなどを調整した後、ソースドライバ６０２にデジタル表示データＤとして出力される。
【０１３１】
図５に、ソースドライバ６０２の回路ブロックの一例を示す。ソースドライバ６０２は、入力ラッチ回路７０１から入力されたデジタル表示データＤ（ＤＲ、ＤＧ、ＤＢ）を、スタートパルス信号ＳＰおよびクロック信号ＣＫに基づき内部のシフトレジスタ回路７０２で転送し、サンプリングメモリ回路７０３で時分割でサンプリングして記憶する。その後、ホールドメモリ回路７０４で、コントローラ６０４から入力される表示画面の水平同期信号に同期してラッチする。その後、レベルシフタ回路７０５で信号をレベル変換する。次いで、ＤＡ（デジタルアナログ）変換回路７０６にて、基準電圧発生回路７０９から出力された複数の階調表示用電圧の中から表示データに応じた階調表示用電圧を選択して、出力回路７０７の液晶駆動電圧出力端子７０８から、液晶パネル６０１の画素のソースラインに出力する。
【０１３２】
図６に、基準電圧発生回路７０９の回路構成例を示す。基準電圧発生回路７０９は、表示素子としての液晶表示素子を駆動する電圧を供給する表示素子駆動電圧供給回路であり、抵抗が直列に接続された抵抗分割回路７１０と、低インピーダンス変換回路７１１とから構成されている。
【０１３３】
デジタル表示データ（Ｒ、Ｇ、Ｂ）が各々６ビットで構成されている例を考えると、６４通りの階調表示、つまり６４種類のアナログ電圧が必要となる。
【０１３４】
抵抗分割回路７１０には、液晶駆動電源６０５から、Ｖ０とＶ６４との電源ラインが入力されている。中間調電圧として、９種類の参照電圧Ｖ０’、Ｖ８’、…、Ｖ５６’、Ｖ６４’用の各中間調電圧線に対して、低インピーダンス変換回路７１１として、本発明のボルテージフォロア回路（図２の構成）が採用されている。
【０１３５】
そして、低インピーダンス変換回路７１１の出力間をさらに抵抗分割回路にて各８分割（図面では各抵抗部分は簡略化して記載）して、Ｖ０’、Ｖ１’、Ｖ２’、…、Ｖ６２’、Ｖ６３’、Ｖ６４’の電圧値を生成して、ＤＡ変換回路７０６に入力している。
【０１３６】
ここで、液晶パネルの画素は容量性負荷であり、階調表示を行うためにはその都度画素容量を充電もしくは放電する必要がある。画面の高品位化を図るためには、液晶素子への印加電圧は、画素容量への充電もしくは放電による電圧変動を急峻に回復させる駆動能力が必要である。
【０１３７】
一方、液晶駆動装置は、その低消費電力性によって、携帯電話などに備えられる携帯用表示装置に使用されることが多い。したがって、液晶表示装置用駆動装置の低消費電力化も強く望まれている。したがって、駆動装置のなかでも特に電力を費やすアナログ回路部であるボルテージフォロア回路に、本発明の構成を採用することで、低消費電力化のうえで大きな効果をあげることができる。
【０１３８】
また、ここでは、基準電圧発生回路７０９の出力段に本発明のボルテージフォロア回路の構成を採用した例について述べたが、ソースドライバ６０２の出力回路７０７に使用してもよい。また、液晶駆動電源６０５の出力バッファ回路に使ってもよい。
【０１３９】
本発明のボルテージフォロア回路は、負荷が容量性であり急速な充放電を行う必要がある一方、低消費電力化も併せて要求される低インピーダンス変換回路として有効であり、特に携帯用表示装置に採用すると、その効果は絶大である。
【０１４０】
【発明の効果】
以上のように、本発明のボルテージフォロア回路は、第１差動段と、上記第１差動段に対してオフセット電圧を持つ第２差動段と、上記第１差動段および上記第２差動段のうちの一方を放出側差動段として、その出力電流変化に応じて電流を外部に出力する電流放出部と、上記第１差動段および上記第２差動段のうちの他方を引き込み側差動段として、その出力電流変化に応じて電流を外部から引き込む電流引き込み部と、定電流源としての定電流供給部と、上記第１差動段の正相入力端子と上記第２差動段の正相入力端子との両方が接続されて、入力電圧を入力される入力端子と、上記電流放出部、電流引き込み部および定電流供給部が接続されるとともに、そこから出力される出力電圧が上記第１差動段の逆相入力端子と上記第２差動段の逆相入力端子とに帰還される出力端子とを備えた構成である。
【０１４１】
これにより、出力電圧が入力電圧よりも小さい場合および大きい場合のいずれの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。それゆえ、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができるという効果を奏する。
【０１４２】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記第１差動段と第２差動段とで、回路構成が同一で、それらを構成するトランジスタのうちの少なくとも一つが、トランジスタのチャネル長またはチャネル幅の少なくとも一つが異なっている構成である。
【０１４３】
これにより、より簡素な構成で、第１差動段と第２差動段との間にオフセット電圧を持たせることができる。それゆえ、上記の構成による効果に加えて、より簡素な構成で、定電流供給部において回路を貫く貫通電流の発生を防ぐことができるという効果を奏する。
【０１４４】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記チャネル長またはチャネル幅の少なくとも一つが異なっているトランジスタは、上記正相入力端子または逆相入力端子の少なくとも一つがゲートに入力されるトランジスタである構成である。
【０１４５】
これにより、より簡素な構成で、第１差動段と第２差動段との間にオフセット電圧を持たせることができる。それゆえ、上記の構成による効果に加えて、より簡素な構成で、定電流供給部において回路を貫く貫通電流の発生を防ぐことができるという効果を奏する。
【０１４６】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、定常状態においては、上記定電流供給部を負荷として、上記電流放出部または上記電流引き込み部のいずれか一方のみが動作する構成である。
【０１４７】
これにより、定常状態における電流の流れを簡素化することができる。それゆえ、上記の構成による効果に加えて、回路の構成や設計をより簡素化することができるという効果を奏する。
【０１４８】
また、本発明のボルテージフォロア回路は、上記の構成に加えて、上記入力電圧と上記出力電圧とが互いに異なっている変遷期間において、上記出力電圧が上記入力電圧より小さい場合は、上記電流放出部が動作し、上記出力電圧が上記入力電圧より大きい場合は、上記電流引き込み部が動作する構成である。
【０１４９】
これにより、定常状態へ向けて変遷する期間における電流の流れの変化の様子を簡素化することができる。それゆえ、上記の構成による効果に加えて、回路の構成や設計をより簡素化することができる定常状態へ向けて変遷する期間における電流の流れの変化の様子を簡素化することができる。それゆえ、上記の構成による効果に加えて、回路の構成や設計をより簡素化することができるという効果を奏する。
【０１５０】
また、本発明の表示装置用駆動装置は、上記の構成のボルテージフォロア回路を用いて、表示素子駆動電圧供給回路および出力回路の少なくとも一つを構成した構成である。
【０１５１】
これにより、表示素子駆動電圧供給回路や出力回路において、出力電圧が入力電圧よりも小さい場合および大きい場合のいずれの場合においても、入力電圧と出力電圧とが等しい定常状態に出力端子に定電流源から流れる定電流を大きくしなくても、迅速に定常状態に推移させることができる。それゆえ、表示装置用駆動装置において、消費電流を増加させることなく、出力電圧を入力電圧に迅速に追従させることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るボルテージフォロア回路の構成例を示す回路図である。
【図２】ボルテージフォロア回路の概略の構成例を示すブロック図である。
【図３】本発明に係るボルテージフォロア回路の構成例を示す回路図である。
【図４】本発明に係るボルテージフォロア回路を用いた液晶表示装置の一構成例を示すブロック図である。
【図５】ソースドライバの一構成例を示すブロック図である。
【図６】基準電圧発生回路の一構成例を示すブロック図である。
【図７】従来のボルテージフォロア回路の概略の構成例を示すブロック図である。
【図８】従来のボルテージフォロア回路の構成例を示す回路図である。
【図９】従来のボルテージフォロア回路の構成例を示す回路図である。
【図１０】従来のボルテージフォロア回路の構成例を示す回路図である。
【図１１】従来のボルテージフォロア回路の構成例を示す回路図である。
【符号の説明】
１０１  第１差動段（放出側差動段）
１０２  第２差動段（引き込み側差動段）
２０１、２０２  Ｐ型トランジスタ
２０３、２０４、２０５  Ｎ型トランジスタ
２０６、２０７  Ｐ型トランジスタ
２０８、２０９、２１０  Ｎ型トランジスタ
２１１  Ｐ型トランジスタ（電流放出部）
２１２  Ｐ型トランジスタ
２１３  Ｎ型トランジスタ
２１４  Ｎ型トランジスタ（電流引き込み部）
２１５  Ｎ型トランジスタ（定電流供給部）
３０１  第１差動段（引き込み側差動段）
３０２  第２差動段（放出側差動段）
４０１、４０２  Ｎ型トランジスタ
４０３、４０４、４０５  Ｐ型トランジスタ
４０６、４０７  Ｎ型トランジスタ
４０８、４０９、４１０  Ｐ型トランジスタ
４１１  Ｎ型トランジスタ（電流引き込み部）
４１２  Ｎ型トランジスタ
４１３  Ｐ型トランジスタ
４１４  Ｐ型トランジスタ（電流放出部）
４１５  Ｐ型トランジスタ（定電流供給部）
６０１  液晶パネル
６０２  ソースドライバ
６０３  ゲートドライバ
６０４  コントローラ
６０５  液晶駆動電源
６０６  対向電極
７０１  入力ラッチ回路
７０２  シフトレジスタ回路
７０３  サンプリングメモリ回路
７０４  ホールドメモリ回路
７０５  レベルシフタ回路
７０６  ＤＡ変換回路
７０７  出力回路
７０８  液晶駆動電圧出力端子
７０９  基準電圧発生回路（表示素子駆動電圧供給回路）
７１０  抵抗分割回路
７１１  低インピーダンス変換回路
ＣＫ  クロック信号
Ｄ、ＤＲ、ＤＧ、ＤＢ  デジタル表示データ
ＧＮＤ    接地電圧
Ｉ１、Ｉ２  定電流
Ｉａ、Ｉｂ、Ｉｃ、Ｉｄ  電流
ＳＰ  スタートパルス信号
ＶＢＮ  定電圧源
ＶＢＰ  定電圧源
Ｖｄｄ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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