(57)【特許請求の範囲】
【請求項１】
画素毎にアクティブ素子を配置した一方の基板とカラーフィルタを有する他方の基板を貼り合わせた液晶パネルを有し、
前記一方の基板の周辺部に有する前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板を介して外部から入力する表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引出し配線に橋絡し、前記フレキシブルプリント基板を介して入力する前記表示のための各種信号を前記表示データに変換して前記引出し配線に印加するための複数の駆動回路チップを実装した液晶表示装置であって、
前記駆動回路チップの少なくとも前記一方の基板に実装される底部は前記一方の基板の縁辺方向に長軸をもつ略矩形形状であり、前記底部には異方性導電膜を介して前記入力配線に接続する入力バンプおよび前記引出し配線に接続する出力バンプを有し、
前記駆動回路チップの底部に、前記一方の基板上に実装する際の加熱により流動化する前記異方性導電膜の余剰分を前記一方の基板と前記駆動回路チップの底部の間の流動の制御と前記一方の基板と前記駆動回路チップの底部の間からの排出を制御する溝を有することを特徴とする液晶表示装置。
【請求項２】
前記駆動回路チップの少なくとも前記底部は樹脂面を有し、前記溝が前記樹脂面を掘り下げて形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記駆動回路チップの少なくとも前記底部に保護膜を有し、前記溝が前記保護膜の一部の除去で形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記溝は前記底部の前記長軸方向に交差する方向に長手方向を有することを特徴とする請求項２または３に記載の液晶表示装置。
【請求項５】
前記溝は前記底部の前記長軸方向に交差する方向に長手方向を有すると共に、前記溝を前記長軸方向に連結する連結溝を有することを特徴とする請求項２または３に記載の液晶表示装置。
【請求項６】
前記連結溝は前記溝の長手方向の端部もしくは端部近傍を連結していることを特徴とする請求項２または３に記載の液晶表示装置。
【請求項７】
前記溝の幅が長手方向に一定であることを特徴とする請求項１〜６に記載の液晶表示装置。
【請求項８】
前記溝の幅が長手方向に沿って漸次狭く形成されていることを特徴とする請求項１〜６に記載の液晶表示装置。
【請求項９】
前記溝の間隔、長さおよび幅が前記入力バンプおよび出力バンプの配置に応じた分布であることを特徴とする請求項１〜８の何れかに記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特にその液晶パネルを構成する基板の周辺上に駆動回路チップを直接実装した、所謂フリップチップ実装方式の液晶表示装置に関する。
【０００２】
【従来の技術】
画素毎に薄膜トランジスタＴＦＴなどのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブ・マトリクス型の液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００３】
図１１はフリップチップ実装方式の液晶パネルを用いた液晶表示装置の駆動回路チップの実装状態の説明図である。液晶パネルＰＮＬを構成する二枚の基板の一方の周辺には駆動回路チップが直接実装されている。この駆動回路チップは、アクティブ素子として薄膜トランジスタを用いたものでは、薄膜トランジスタのゲート線の引出し配線に接続するゲートドライバとドレイン線の引出し配線に接続するドレインドライバとからなる。
【０００４】
そして、これらゲートドライバとドレインドライバに表示のための各種信号を供給するためのフレキシブルプリント基板ＦＰＣ１、ＦＰＣ２が配置されている。フレキシブルプリント基板ＦＰＣ１、ＦＰＣ２は、液晶パネルの近傍に設けたインターフェース基板ＰＣＢに接続している。インターフェース基板ＰＣＢは本体コンピュータなどの外部信号源からの表示信号を液晶表示装置のための表示信号に変換するための各種半導体回路チップやその他の電子回路が搭載されている。
【０００５】
図１１において、液晶パネルＰＮＬは二枚の基板（下側基板ＳＵＢ１と上側基板ＳＵＢ２）の貼り合わせ間隙に液晶を封入して構成されている。二枚の基板のうちの下側基板ＳＵＢ１の一縁（図では下縁、長手方向辺）にドレイン線側のフレキシブルプリント基板ＦＰＣ２が取り付けられ、その開口部ＨＯＰの配列に沿って液晶パネルＰＮＬの裏側に折り込まれる。
【０００６】
また、左縁（図では左縁、短手方向辺）にゲート線側のフレキシブルプリント基板ＦＰＣ１が取り付けられ、そのコネクタＣＴ３とインターフェース基板ＰＣＢのコネクタＣＴＲ３およびドレイン線側のフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続するコネクタＣＴＲ４とが結合される。また、インターフェース基板ＰＣＢには、ホストコンピユータからの信号を接続するインターフェースコネクタＣＴ１、タイミングコンバ−タＴＣＯＮ等が取り付けられる。本構成例ではＬＶＤＳ方式のデータ伝送方式を採用しているが、この場合に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイミングコンバ−タＴＣＯＮと同一のチップで一体化する方法を採ることで、インタ−フェ−ス基板上の実装面積を低減している。
【０００７】
なお、液晶パネルＰＮＬの表示面側（上側基板ＳＵＢ２の表面）には上偏光板ＰＯＬ１が貼り合わせられ、その内方に表示領域ＡＲが形成される。下側基板ＳＵＢ１の下辺の周縁に搭載された駆動回路チップＩＣ２はドレインドライバ、左辺の外縁に搭載された駆動回路チップＩＣ１はゲートドライバであり、それらの底部に入力バンプと出力バンプを有する。下側基板ＳＵＢ１の下辺の周縁には前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板を介して外部から入力する表示のための各種信号を接続する多数の入力配線が形成されており、上記駆動回路チップＩＣ１とＩＣ２の各バンプを上記入力配線と出力配線に異方性導電膜を介して接続して橋絡させている。図中、ＦＧＰはフレームグランドパッド、ＦＨＬは位置合わせ穴である。この種の液晶表示装置の従来技術を開示したものとしては、例えば特開平６−１３７２４号公報、特開平１１−２９７７５８号公報等を挙げることができる。
【０００８】
【発明が解決しようとする課題】
図１２は従来の駆動回路チップの底部に設けられるバンプ等の構成を説明する平面図であり、ここではドレインドライバを例としてある。以下の説明では、駆動回路チップとしてドレインドライバについて説明するが、ゲートドライバについても同様なので、ゲートドライバの場合については説明を省略する。
【０００９】
図１２において、駆動回路チップＩＣ２は、全体として樹脂モールドされており、その底部の一方の長辺側には多数の入力バンプＩ−ＢＵＮＰを有し、他方の長辺側には多数の出力バンプＯ−ＢＵＮＰを有している。なお、底部にはダミーバンプＤ−ＢＵＭＰも形成されている（同図では、代表的なダミーバンプにのみ符号を付した。この構成例では、底部の入出力バンプＩ−ＢＵＮＰ、Ｏ−ＢＵＮＰを避けた回路面の全面を覆うように有機絶縁材からなる保護膜ＰＩＱが塗布されている。この保護膜はＰＩＱの他、ＳｉＯ2 、ＳｉＮ等でもよく、駆動回路チップの取扱い時における特に回路部分に対する傷の発生を防止するものである。図中にサイズの一例を示す。
【００１０】
通常、駆動回路チップは樹脂モールドされており、上記のバンプは当該駆動回路チップの底部から突出して形成されている。図中、参照符号ＳＣは駆動回路チップの製作工程で個々のチップに分割するスクライブエリアを示す。液晶パネルの一方の基板である下側基板ＳＵＢ１に形成された入力配線と出力配線に異方性導電膜を介して駆動回路チップＩＣを実装する。異方性導電膜は熱圧着時に溶融し、その中に含まれる導電粒子が入力配線および出力配線各バンプの間に捕捉されることで隣接するバンプおよび配線同志が電気的に隔離されて対応する配線とバンプ間が電気的に接続される。そのため、配線とバンプの間に異方性導電膜の導電粒子が充分に捕捉されることが必要である。
【００１１】
このとき、駆動回路チップのバンプの高さが高いと配線とバンプの間に捕捉される導電粒子数が多くなる。また、駆動回路チップの底部に傷防止のための保護膜を設けると、異方性導電膜に含まれる導電粒子数が減少する。この原因を検証したところ、駆動回路チップを実装する際に溶融した異方性導電膜の流動速度が導電粒子の捕捉数に関係していることが分かった。すなわち、流動速度が大きいと配線とバンプの間に捕捉される導電粒子の数が減少してしまう。配線とバンプの間に捕捉される導電粒子の数が減少すると、両者間の抵抗が大きくなり、あるいは接続不良が発生して、液晶表示装置の信頼性を損なう原因の一つとなる。
【００１２】
駆動回路チップに設けるバンプの数は液晶表示装置を構成する液晶パネルの精細度の向上に伴って増加、バンプの面積も小さくなる。これに応じて各バンプと配線間に補足される導電粒子の数を確保するために、当該異方性導電膜に含ませる導電粒子を極端に増加させることも考えられる。しかし、駆動回路チップのバンプ数に応じて導電粒子数の含有量を変えた異方性導電膜を用いることは製造コストの面からも望ましいことではなく、汎用の異方性導電膜を用いることが望ましい。
【００１３】
前掲の特開平１１−２９７７５８号公報では、バンプの表面に凹凸を形成して導電粒子を捕捉するようにしているが、このような形状を形成するためのプロセスが必要となり、コスト高になる。このように、駆動回路チップのバンプの高さや表面形状を特に考慮することなく、かつバンプの面積にかかわりなく充分な導電粒子の捕捉を実現することが課題の一つとなっていた。また、駆動回路チップの底部に設ける保護膜を除去すると、作業中に傷が付き易いため、この保護膜を付けて実装するのが望ましいため、保護膜付きの状態で導電粒子を充分に捕捉できることが要求される。これも又、解決すべき課題の一つとなっていた。このような課題を解決すれば信頼性の高い液晶表示装置が得られる。
【００１４】
本発明の目的は、上記した従来技術における課題を解消し、液晶パネルの基板上に有する配線と駆動回路チップのバンプの間に充分な量の導電粒子を捕捉させて、信頼性の高い液晶表示装置を提供することにある。本発明の上記目的と他の目的、および本発明の新規な特徴は、後述する本発明の詳細な記述および図面の記載から明らかになるであろう。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、駆動回路チップの底部に溝を設け、駆動回路チップのバンプの形状を考慮することなく、また、高精細度の駆動回路に対しても異方性導電膜に含有する導電粒子の数を極端に増加させることなく、溶融した異方性導電膜の流動を制御することによって達成される。本発明の典型的な構成を記述すれば、次のとおりである。
【００１６】
画素毎にアクティブ素子を配置した一方の基板とカラーフィルタを有する他方の基板を貼り合わせた液晶パネルを有し、
前記一方の基板の周辺部に有する前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板を介して外部から入力する表示のための各種信号を接続する多数の入力配線と、
前記一方の基板上に直接搭載して前記入力配線と前記引出し配線に橋絡し、前記フレキシブルプリント基板を介して入力する前記表示のための各種信号を前記表示データに変換して前記引出し配線に印加するための複数の駆動回路チップを実装した液晶表示装置であって、
前記駆動回路チップの少なくとも前記一方の基板に実装される底部は前記一方の基板の縁辺方向に長軸をもつ略矩形形状であり、前記底部には異方性導電膜を介して前記入力配線に接続する入力バンプおよび前記引出し配線に接続する出力バンプを有し、
前記駆動回路チップの底部に、前記一方の基板上に実装する際の加熱により流動化する前記異方性導電膜の余剰分を前記一方の基板と前記駆動回路チップの底部の間の流動の制御と前記一方の基板と前記駆動回路チップの底部の間からの排出を制御する溝を有することを特徴とする。
【００１７】
上記の駆動回路チップの少なくとも前記底部の樹脂面を掘り下げて上記の溝を形成する。これは、駆動回路チップのモールド工程で用いるモールド型に対応する形状を設けておくことで実現できる。
【００１８】
駆動回路チップの底部に保護膜を有する場合は、この保護膜の一部を除去することで上記の溝を形成する。溝の形状は配置は駆動回路チップのバンプ配列に応じて異方性導電膜が所望の方向と速度で流動するように決定する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による液晶表示装置の第１実施例の構成を模式的に説明する駆動回路チップの底部平面図である。図中、参照符号ＣＨ２はドレインドライバの駆動回路チップを示し、この駆動回路チップＣＨ２の底部には入力バンプＩ−ＢＵＭＰ、出力バンプＯ−ＢＵＭＰ、およびダミーバンプＤ−ＢＵＭＰが形成されている。同図では、代表的なダミーバンプのみに符号を付してある。
【００２０】
この駆動回路チップＣＨ２は図１２と同様に、液晶パネルの長辺に沿う方向に配置される長辺側に入力バンプＩ−ＢＵＭＰおよび出力バンプＯ−ＢＵＭＰを有し、その底部の回路部分には保護膜ＰＩＱが形成されている。保護膜ＰＩＱの入力バンプＩ−ＢＵＭＰ側から出力バンプＯ−ＢＵＭＰ方向に向けて溝ＤＩＴが形成されている。この溝ＤＩＴは出力バンプＯ−ＢＵＭＰ側では当該出力バンプＯ−ＢＵＭＰの配列方向に連続するように形成されている。駆動回路チップＣＨ２を液晶パネルの基板上に形成された配線上に圧着する際に、当該駆動回路チップＣＨ２の底部と基板の間の略全域に挟まれて溶融される異方性導電膜を当該チップの外側に流れる方向に形成されている。
【００２１】
そして、溝ＤＩＴの一部は溶融した異方性導電膜の殆どが出力バンプ０−ＢＵＭＰと反対側に流れるように入力バンプＩ−ＢＵＭＰ側に開放した形状に保護膜ＰＩＱを除去して形成されている。なお、保護膜ＰＩＱの膜厚を溝部分で薄くしてもよいことはもちろんである。また、保護膜ＰＩＱの除去と共に、下層のモールドを掘り下げてもよい。溝ＤＩＴの幅と間隔は主として入力バンプＩ−ＢＵＭＰの大きさや配置の間隔に応じて形成される。他の構成は図１２と同様である。
【００２２】
このように構成したことで、溶融した異方性導電膜の流速は入力バンプＩ−ＢＵＭＰ側で速く、出力バンプＯ−ＢＵＭＰ側で遅くなる。そのため、異方性導電膜に含まれる導電粒子は出力バンプＯ−ＢＵＭＰ部分で滞留しがちになり、出力バンプＯ−ＢＵＭＰと入力配線の間に捕捉される導電粒子の数を確保でき、接続不良等が回避される。
【００２３】
また、保護膜ＰＩＱの出力バンプＯ−ＢＵＭＰ側が連続しているため、異方性導電膜は当該出力バンプＯ−ＢＵＭＰ側から駆動回路チップＣＨ２の外側に流出し難く、当該出力バンプＯ−ＢＵＭＰと入力配線の間での導電粒子の捕捉数を確保できる。実際の実装作業によれば、溝ＤＩＴの駆動回路チップＣＨ２の幅方向（短辺側）の長さは当該短辺長の１／３以上とすることで、溶融した異方性導電膜が出力バンプＯ−ＢＵＭＰと反対側（入力バンプＩ−ＢＵＭＰ）に誘導されることが確認された。
【００２４】
本実施例により、液晶パネルの基板上に有する配線と駆動回路チップのバンプの間に充分な量の導電粒子が捕捉され、両者間の電気的接続を充分に確保した信頼性の高い液晶表示装置を提供することができる。
【００２５】
図２は本発明による液晶表示装置の第２実施例の構成を模式的に説明する駆動回路チップの底部平面図である。図中、図１と同一の参照符号は同一機能部分に対応する。本実施例は、入力バンプＩ−ＢＵＭＰを駆動回路チップＣＨ２の短辺側に設けた形式の駆動回路チップに本発明を適用したものである。駆動回路チップＣＨ２の底部には保護膜ＰＩＱが形成され、この保護膜ＰＩＱには駆動回路チップＣＨ２の出力バンプＯ−ＢＵＭＰが配列された辺と対向する辺に向けて溝ＤＩＴが形成されている。溝ＤＩＴを形成した出力バンプＯ−ＢＵＭＰ側の保護膜ＰＩＱは連結されており、全体として櫛型の溝が形成されている。
【００２６】
この出力バンプＯ−ＢＵＭＰが配列された辺と対向する辺にはダミーバンプＤ−ＢＵＭＰが設けられている。ダミーバンプＤ−ＢＵＭＰには導電粒子を要しないので、溶融した異方性導電膜の流速が大きくてもよい。溝ＤＩＴの作用効果は前記実施例と同様である。本実施例により、液晶パネルの基板上に有する配線と駆動回路チップのバンプの間に充分な量の導電粒子が捕捉され、両者間の電気的接続を充分に確保した信頼性の高い液晶表示装置を提供することができる。
【００２７】
図３は本発明による液晶表示装置の第３実施例の構成を模式的に説明する駆動回路チップの底部平面図である。図中、図２と同一の参照符号は同一機能部分に対応する。本実施例は、図２の変形例に相当する。本実施例では、駆動回路チップＣＨ２の回路部分でも最もダメージに弱いとされる領域（例えば、アンプ部）には保護膜ＰＩＱを残して図２と同様の溝ＤＩＴを形成したものである。そして、この溝を横断して上記領域に有する保護膜ＰＩＱの出力バンプＯ−ＢＵＭＰ側にも溝を形成してある。本実施例によれば、保護膜ＰＩＱの本来の機能を抑制することなしに、第２実施例と同様の作用効果を奏することができる。
【００２８】
図４は本発明による液晶表示装置の第４実施例の構成を模式的に説明する保護膜の溝形状の部分図である。本実施例の保護膜ＰＩＱに形成する溝ＤＩＴは溶融した異方性導電膜の流れをさらに制御できるようにしたもので、溝ＤＩＴが開いた方向により速く異方性導電膜が流れ易くなる。この溝形状は前記した各実施例に適用できる。本実施例により、液晶パネルの基板上に有する配線と駆動回路チップのバンプの間に充分な量の導電粒子が捕捉され、両者間の電気的接続を充分に確保した信頼性の高い液晶表示装置を提供することができる。
【００２９】
図５は本発明による液晶表示装置の第５実施例の構成を模式的に説明する保護膜の溝形状の部分図である。本実施例の保護膜ＰＩＱに形成する溝ＤＩＴも図４の実施例と同様に、溶融した異方性導電膜の流れをさらに制御できるようにしたもので、溝ＤＩＴが開いた方向かつ溝の側壁が傾斜した方向により速く異方性導電膜が流れ易くなる。この溝形状は前記した各実施例に適用できる。本実施例により、液晶パネルの基板上に有する配線と駆動回路チップのバンプの間に充分な量の導電粒子が捕捉され、両者間の電気的接続を充分に確保した信頼性の高い液晶表示装置を提供することができる。
【００３０】
保護膜ＰＩＱに形成する溝の形状は、上記した各実施例で説明したものに限るものではなく、駆動回路チップに有する入力バンプ、出力バンプの配置形式、配置密度などに応じて適宜設定できる。また、保護膜を有しない駆動回路チップでは、底部のモールドを前記各実施例と同様の形状に掘り下げ、あるいは畝を形成することで同様の作用効果を持たせることができる。
【００３１】
図６は液晶パネルの下側基板上に駆動回路チップを搭載した様子を示す平面図、また図７は図６のＡ−Ａ線で切断した断面図である。図６、図７においてＰＮＬは液晶パネル、ＳＵＢ１は下側基板、ＳＵＢ２は上側基板、ＳＬはシールパターン、ＡＲは有効表示部（有効画面エリア）、ＣＯＭは導電ビーズや銀ペースト等を介して上側基板ＳＵＢ２側の共通電極パターンに電気的に接続させる下側基板ＳＵＢ１上の電極、ＴＤＭ，ＧＴＭは駆動回路チップＩＣ２からの出力信号を有効表示部ＡＲ内の配線に供給する引出し配線、ＡＣＦ１，ＡＣＦ２は異方性導電膜、Ｔｄは駆動回路チップＩＣ２へ入力信号を供給する入力配線、ＡＬＣは位置合わせマークである。
【００３２】
また、ＰＳＶ１，ＰＳＶ２は保護被覆膜、ＳＩＬシリコーン樹脂層、ＬＣは液晶、ＢＭはブラックマトリクス、ＰＯＬ１，ＰＯＬ２は偏光板、ＥＰＸはエポキシ樹脂、Ｉ−ＢＵＭＰは駆動回路チップの入力バンプ（金バンプ）、Ｏ−ＢＵＭＰは同出力バンプ、ｄ１，ｄ２は電極（ＩＴＯ）、ＦＰＣ２はフレキシブル基板、ＢＦＩはベースフィルム、ＴＭは出力端子である。駆動回路チップＩＣ２の底部には保護膜ＰＩＱを有し、入力バンプＩ−ＢＵＭＰおよび出力バンプＯ−ＢＵＮＰはＩＴＯからなる電極ｄ１、ｄ２にそれぞれ電気的に接続されている。
【００３３】
なお、図６では上側基板ＳＵＢ２は一点鎖線で示してあるが、図７に示したように、上側基板ＳＵＢ２は下側基板ＳＵＢ１の上方に重なって位置し、シールパターンＳＬにより、有効表示部ＡＲを含んで液晶ＬＣを封入している。異方性導電膜ＡＣＦは、一列に並んだ複数個の駆動回路チップＩＣ２部分に共通して細長い形状となったもの（ＡＣＦ２）と上記複数個の駆動回路チップＩＣ２への入力配線のパターン部分に共通して細長い形状となったもの（ＡＣＦ１）を別々に貼り付ける。
【００３４】
パッシベーション膜（保護被覆膜）ＰＳＶ１，ＰＳＶは、図７にも示したように、電食防止のためにできる限り配線部を被覆し、露出部分は異方性導電膜ＡＣＦ１にて覆うようにする。さらに、駆動回路チップＩＣ２の側面周辺は、シリコーン樹脂ＳＩＬが充填され、保護が多重化されている。
【００３５】
図８は本発明による液晶表示装置における駆動回路チップの実装状態を説明する要部斜視図である。下側基板ＳＵＢ１に駆動回路チップＩＣ１、ＩＣ２をフリップチップ方式で実装し、この駆動回路チップＩＣ１、ＩＣ２に接続する外部回路と搭載するフレキシブル基板ＦＰＣ１，ＦＰＣ２は上記下側基板ＳＵＢ１の端縁から同図の太矢印で示したように当該基板ＳＵＢ１の裏面に折り込まれる。これにより、液晶表示装置の額縁を大幅に狭くすることができる。なお、同図のＡ−Ａ線は前記図６のＡ−Ａ線に相当する。図６、図７と同一符号は同一機能部分に対応する。
【００３６】
図９は液晶表示装置の等価回路例を示すブロック図である。この液晶表示装置は、表示部である液晶パネル（ＴＦＴ−ＬＣＤ）の下側にドレインドライバである複数の駆動回路チップからなる映像信号線駆動回路１０３が配置され、側面側にゲートドライバである複数の駆動回路チップからなる走査信号線駆動回路１０４、およびインターフェース基板に搭載されるコントローラ部１０１と電源部１０２が配置されている。
【００３７】
上記したように、コントローラ部１０１と電源部１０２は多層プリント基板からなるインターフェース基板に搭載され、液晶表示モジュールの額縁領域を縮小するために走査信号線駆動回路１０４の裏面に配置されている。アクティブ素子である薄膜トランジスタＴＦＴは隣接する２本のゲート信号線ＧＬの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線ＤＬ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線引出し配線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎｄ，Ｇｅｎｄ＋１）、ＤｉＲ，ＤｉＧ，ＤｉＢ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・はドレイン線引出し配線、Ｃａｄｄは保持容量を示す。なお、ソース、ドレインは、本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性が動作中反転するので、ソース電極とドレイン電極は動作中入れ替わると理解されたい。
【００３８】
図１０はアクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。液晶表示装置は本体コンピュータからの表示信号とクロック信号を含む制御信号を受けて液晶パネルＰＮＬに画素データ、各種クロック信号、各種の駆動電圧を印加するインターフェース回路を搭載したインターフェース基板を備えている。
【００３９】
インターフェース回路は、タイミングコンバータＴＣＯＮを備えた表示制御装置と電源回路を有し、表示制御装置は液晶パネルに表示信号から生成した表示データを転送するデータバス、ドレインドライバが表示データを取り込むためのクロック、ドレインドライバが液晶駆動信号を切り替えるためのクロック、ゲートドライバを駆動するフレーム開始指示信号とゲートクロックなどのタイミング信号を液晶パネルＰＮＬに出力する。
【００４０】
また、電源回路は正極階調電圧生成回路と負極階調電圧生成回路、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。本体コンピュータからの表示信号と制御信号を受け取るインターフェース基板は、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にし、図９に示したデータ線を介して単位時間に１画素分をドレインドライバに転送する。
【００４１】
単位時間の基準になるクロック信号は本体コンピュータから液晶表示装置に送られる。具体的には、１０２４×７６８画素の液晶表示装置では、通常は６５ＭＨｚの周波数が用いられる。液晶パネルＰＮＬの構成としては、表示画面を基準に、横方向にドレインドライバを置き、このドレインドライバを薄膜トランジスタＴＦＴのドレイン線の引出し配線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバの引出し配線を接続し、ある一定時間（１水平動作時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【００４２】
タイミングコンバ−タは半導体集積回路（ＬＳＩ）により構成され、本体コンピュータからの表示信号と各種制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ必要な表示データと動作クロックを出力する。なお、この例では、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。
【００４３】
本体コンピュータから液晶表示装置のタイミングコンバータへは、低電圧振幅差動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミングコンバータからドレインドライバへはＣＭＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨｚの画素クロックを供給することが困難なので、３２．５ＭＨｚのクロックの立上がりと立下がりの両エッジに同期して表示データの伝送を行う。
【００４４】
ゲートドライバへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００４５】
電源回路の正極階調電圧生成回路と負極階調電圧生成回路は、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化するための基準電圧を生成する。実際の交流化は、ドレインドライバ内で正極階調電圧と負極階調電圧を切り替えて使用することで行われる。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００４６】
液晶パネルにＦＣＡ方式で駆動回路チップを上記した各実施例で説明した実装構造により、信頼性の高い液晶表示装置が得られる。
【発明の効果】
以上説明したように、本発明によれば、駆動回路チップのバンプの形状を考慮することなく、また、高精細度の駆動回路に対しても異方性導電膜に含有する導電粒子の数を極端に増加させることなく、溶融した異方性導電膜の流動を制御することによって高信頼性の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の構成を模式的に説明する駆動回路チップの底部平面図である。
【図２】本発明による液晶表示装置の第２実施例の構成を模式的に説明する駆動回路チップの底部平面図である。
【図３】本発明による液晶表示装置の第３実施例の構成を模式的に説明する駆動回路チップの底部平面図である。
【図４】本発明による液晶表示装置の第４実施例の構成を模式的に説明する保護膜の溝形状の部分図である。
【図５】本発明による液晶表示装置の第５実施例の構成を模式的に説明する保護膜の溝形状の部分図である。
【図６】液晶パネルの下側基板上に駆動回路チップを搭載した様子を示す平面図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】本発明による液晶表示装置における駆動回路チップの実装状態を説明する要部斜視図である。
【図９】液晶表示装置の等価回路例を示すブロック図である。
【図１０】アクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。
【図１１】フリップチップ実装方式の液晶パネルを用いた液晶表示装置の駆動回路チップの実装状態の説明図である。
【図１２】従来の駆動回路チップの底部に設けられるバンプ等の構成を説明する平面図である。
【符号の説明】
ＳＵＢ１  下側基板（薄膜トランジスタ基板）
ＳＵＢ２  上側基板（カラーフィルタ基板）
ＴＣＯＮ  タイミングコンバータ
ＩＣ１  駆動回路チップ（ゲートドライバ）
ＩＣ２  駆動回路チップ（ドレインドライバ）
ＦＰＣ１、ＦＰＣ２  フレキシブルプリント基板
Ｉ−ＢＵＭＰ  入力バンプ
Ｏ−ＢＵＭＰ  出力バンプ
Ｄ−ＢＵＭＰ  ダミーバンプ
ＰＩＱ  保護膜
ＤＩＴ  溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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