(57)【特許請求の範囲】
【請求項１】
ＩｎＡｌＡｓ層を含む、ヘテロ接合ＦＥＴである化合物半導体素子の製造方法において、半絶縁性基板上にＩｎＡｌＡｓ層を含む半導体素子構造を形成する半導体素子構造形成工程と、この半導体素子構造の表面にシリコン窒化膜を形成するシリコン窒化膜形成工程と、前記シリコン窒化膜の表面に紫外線を照射しつつ、前記半導体素子構造の熱処理を行う紫外線処理工程とを含むことを特徴とする化合物半導体素子の製造方法。
【請求項２】
前記半導体素子構造が、シリコンが添加されたＩｎＡｌＡｓ層を含むことを特徴とする請求項１に記載の化合物半導体素子の製造方法。
【請求項３】
前記化合物半導体素子はＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合ＦＥＴであることを特徴とする請求項１または請求項２に記載の化合物半導体素子の製造方法。
【請求項４】
前記半絶縁性基板はＩｎＰであり、前記紫外線処理工程における熱処理温度が１００℃以上２５０℃以下であることを特徴とする請求項１ないし請求項３のいずれかに記載の化合物半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体素子の製造方法に関し、特に、ＩｎＡｌＡｓ層を含む化合物半導体素子の製造方法に関する。
【０００２】
【従来の技術】
化合物半導体材料には、電子のドリフト速度がシリコンよりも大きいものがあり、そのような化合物半導体を利用して、より高速、高機能の素子を形成することが試みられている。そのような素子の一つに、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合ＦＥＴ（ＨＪＦＥＴ）がある。
【０００３】
ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合ＦＥＴは、高速に動作可能な素子ではあるが、フッ素の侵入によりＩｎＡｌＡｓのシートキャリア濃度（Ｎｓ）が低下することが知られている。Ｎｓは、素子の特性を定める重要なパラメータであるため、フッ素を侵入させずに素子を製造できることが望まれる。しかしながら、フッ素は、ＲＩＥの反応ガス中など、素子製造工程で使用されることがある元素であるため、フッ素を侵入させずに素子を製造することが実際上不可能となっている。このため、フッ素の侵入により低下したＮｓを、本来の値に戻すための処理が検討されており、例えば、平成８年春季応物講演予講集  28a-M-8には、フッ素の侵入によりＮｓが低下したＩｎＡｌＡｓ／ＩｎＧａＡｓ系半導体試料のＮｓを、プラズマＣＶＤ（chemical vapor deposition）により窒化シリコン膜（ＳｉＮ）を作製した後、２８０℃で２０時間程度の熱処理を行うことによって、回復させることが出来ることが示されている。
【０００４】
【発明が解決しようとする課題】
上述したように、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＪＦＥＴ製造の過程においてフッ素がＩｎＡｌＡｓ中に侵入するために低下したＮｓを、窒化シリコン膜と熱処理を用いることにより回復することができる。しかしながら、この工程を用いてＮｓを回復させるためには、長時間（２０時間程度）の熱処理を行わなければならず、上記工程は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＪＦＥＴの量産には、不適当な工程となっていた。また、熱処理時に高い温度（２８０℃）を必要とする工程であるため、上記工程を採用した場合、対象とする素子のＮｓ以外の物性値に悪影響を与えることもあった。例えば、基板材料にＩｎＰを用いたＩｎＡｌＡｓを含む化合物半導体素子においては、２５０℃以上の加熱を行うと、ショットキー電極の劣化が生じることが知られている。従って、高温での熱処理を必要とする上記工程は、基板材料にＩｎＰを用いたＩｎＡｌＡｓを含む化合物半導体素子に採用できないものとなっていた。
【０００５】
そこで、本発明の課題は、優れた特性を有する（フッ素の影響によるＮｓの低下がない）、ＩｎＡｌＡｓ層を含む化合物半導体素子を簡単に製造することが出来る製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明では、上記課題を解決するために、ＩｎＡｌＡｓ層を用いた化合物半導体の製造方法において、イ）半絶縁性基板上にＩｎＡｌＡｓ層を含む半導体素子構造を形成する半導体素子構造形成工程と、ロ）この半導体素子構造の表面にシリコン窒化膜を形成するシリコン窒化膜形成工程と、ハ）このシリコン窒化膜の表面に紫外線を照射しつつ、半導体素子構造の熱処理を行う紫外線処理工程とを用いる。
【０００７】
すなわち、本製造方法では、通常の化合物半導体素子製造工程を用いて半絶縁性基板上にＩｎＡｌＡｓ層を含む活性層、オーミック電極、ゲート電極などを形成し、その表面にシリコン窒化膜を形成した後に、そのシリコン窒化膜の上から紫外線を照射しながら、ＩｎＡｌＡｓ層を含む半導体素子構造の熱処理を行う工程である紫外線処理工程が実施される。
【０００８】
本製造方法で化合物半導体素子を製造した場合、紫外線処理工程の間、紫外線が照射されるため、ＩｎＡｌＡｓ層内のフッ素は活性化された状態をとる。このため、紫外線照射を行わない場合に比して、低温、かつ、短時間の熱処理によって、ある量（Ｎｓを回復させるために必要な量）のフッ素をＩｎＡｌＡｓ層から排出させることができる。その結果として、本製造方法によれば、優れた特性を有する、ＩｎＡｌＡｓ層を含む化合物半導体素子を簡単に製造することが出来ることになる。
【０００９】
なお、本発明の製造方法によって製造される化合物半導体素子は、シリコンが添加されたＩｎＡｌＡｓ層を含むものであってもよい。この場合、フッ素は、シリコンが添加されていないＩｎＡｌＡｓ中に比して、より安定な状態をとっていることになるが、やはり、紫外線照射によって活性化される。このため、この場合も、従来よりも低温、かつ、短時間の熱処理によって、Ｎｓを本来の値に戻せることになる。
【００１０】
なお、本発明の製造方法により製造される化合物半導体素子は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合ＦＥＴであってもよい。また、本発明の製造方法によって、半絶縁体基板にＩｎＰを用いた化合物半導体素子を製造する場合、紫外線処理工程時の熱処理温度は１００℃以上２５０℃以下であることが望ましい。このような条件で素子を製造すれば、ショットキー電極の劣化を生じさせることなく、極めて短時間でＮｓが回復した素子を得ることが出来ることになる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、具体的に説明する。
本発明の化合物半導体素子の製造方法では、ＩｎＡｌＡｓ層、シリコン窒化膜層を有する化合物半導体素子を製造する際に、ＩｎＡｌＡｓ層に含まれてしまったフッ素を排出させるために、紫外線を照射しつつ、熱処理を行う工程（以下、紫外線処理工程と表記する）が行われる。
【００１２】
はじめに、図１を用いて、紫外線処理工程時の処理条件を定めるために行った実験を説明する。
まず、ＩｎＰ基板３１上に、格子整合するシリコン添加ＩｎＡｌＡｓ膜３２、ＩｎＧａＡｓ３３をＭＢＥ（molecular beam epitaxy）法により堆積した試料を形成した。次いで、当該試料を、５％フッ化水素酸（ＨＦ）中に１分間浸した後、乾燥し、さらに、２００℃で１時間のベークを行った。すなわち、意図的にフッ素を含ませた試料を作製した。なお、この処理により作製された試料のＮｓは、フッ化水素酸に浸していない試料のＮｓのおよそ１／２であった。
【００１３】
その後、Ｎｓを減少させた試料にプラズマＣＶＤによりシリコン窒化膜３４を堆積し、当該試料を分割することによって幾つかの試料を作製した。そして、分割によって得られた各試料に対して、紫外線照射を行いながら、異なる温度（50、100、150、200、250℃）で、３０分間の熱処理を行い、熱処理後の各試料のＮｓを測定した。
【００１４】
その結果、紫外線を照射しつつ、50℃で熱処理を行った試料のＮｓは、僅かに回復するだけであるが、紫外線を照射しつつ、100、150、200、250℃で熱処理を行った全ての試料のＮｓは、フッ化水素酸処理前の値のほぼ８０％にまで回復していた。すなわち、熱処理に紫外線照射を組み合わせることにより、熱処理のみを行った場合に比して、より低温で、かつ、より短時間で、フッ素をＩｎＡｌＡｓから排出させることができることが確認された。
【００１５】
また、以下に記す手順でＩｎＡｌＡｓ／ＩｎＧａＡｓ系ヘテロ接合ＦＥＴを製造することによって、上記紫外線処理工程により、実際の化合物半導体素子のＮｓを回復させることができることも確認した。
【００１６】
まず、図２（Ａ）のようにＩｎＰ基板１１上にＩｎＧａＡｓ膜１２、ＩｎＡｌＡｓ膜１３、シリコンを添加したＩｎＡｌＡｓ膜１４、ＩｎＡｌＡｓ膜１５、シリコンを添加したＩｎＧａＡｓ膜１６をＭＢＥ法により作製した。なお、作製したそれぞれの膜の厚さは、ＩｎＧａＡｓ膜１２が２０ｎｍ、ＩｎＡｌＡｓ膜１３が３ｎｍ、シリコンを添加したＩｎＡｌＡｓ膜１４が１５ｎｍ、ＩｎＡｌＡｓ膜１５は２０ｎｍ、シリコンを添加したＩｎＧａＡｓ膜１６が２０ｎｍである。
【００１７】
次いで、シリコン添加ＩｎＧａＡｓ膜１６上にレジストを塗布し、露光、現像を行うことによって、レジストのオーミックパターン１７を形成した（図２（Ｂ））。その後、オーミックパターン１７を形成した基板全面にＡｕＧｅ／Ｎｉ／Ａｕ１８を蒸着し（図２（Ｃ））、ＤＭＦ（dimethylformamide）でリフトオフを行うことによって、オーミック電極１９を形成した（図２（Ｄ））。次いで、基板の全面にシリコン窒化膜２０をプラズマＣＶＤを用いて作製した（図２（Ｅ））。
【００１８】
その後、シリコン窒化膜２０上にＥＢ（electron beam）レジストを塗布し、ＥＢ露光、現像を行うことによって、レジストパターン２１を形成した（図３（Ｆ））。次いで、レジストパターン２１をマスクとした、ＲＩＥ（reactive ion etching）によりシリコン窒化膜２０をエッチングし、レジスト剥離液でＥＢレジストを除去することによって、シリコン窒化膜からなるゲート電極パターン２２を有する構造（図３（Ｇ））を形成した。なお、本実施形態では、シリコン窒化膜のエッチングに、六フッ化イオウ（ＳＦ6）を反応ガスとしたＲＩＥを用いたが、tetrafluoromethane（ＣＦ4）を反応ガスとしたＲＩＥを用いることも出来る。
【００１９】
その後、ゲート電極パターン２２上にレジストを塗布し、露光、現像を行うことによって、ゲート電極の配線側のパターン２３を形成し（図３（Ｈ））、クエン酸、過酸化水素水の混合エッチング液を用いてリセスエッチングを行った（図３（Ｉ））。次いで、リセスエッチングを行った構造上に、Ｔｉ／Ａｌを蒸着し、ＤＭＦでリフトオフを行い、ゲート電極２４を形成した（図３（Ｊ））。その後、ＳＦ6を反応ガスとしたＲＩＥによりシリコン窒化膜からなるゲート電極パターン２２を除去し、再びシリコン窒化膜２５をプラズマＣＶＤにより形成した（図３（Ｋ））。
【００２０】
そして、シリコン窒化膜２５を形成した構造に対して、シリコン窒化膜２５に紫外線を照射しつつ、２５０℃で３０分間熱処理（紫外線処理）を行い、紫外線処理によるＮｓの変化を測定した。
【００２１】
その結果、基板にシリコン窒化膜２５を形成する前までの行程において、フッ素関連ガスを用いたＲＩＥエッチングを行っているため、作製した素子のＮｓは、ＭＢＥ法による堆積直後の膜のＮｓの約１／２に減少しているが、上記条件の紫外線処理を行った素子のＮｓは初期値の８０％にまで回復していることが確認できた。
【００２２】
以上説明したように、熱処理時に紫外線照射を行うことによって、熱処理だけを行った場合に比して短時間でフッ素の影響により低下したＮｓを回復することが出来る。しかも、熱処理時の温度は、１００℃以上であればよいので、本工程は、高温での処理が好ましくない素子、例えば、ＩｎＰ基板を用いた素子などの製造時にも使用することが出来るものとなっている。なお、３０分を越える紫外線処理を行っていないため、詳細は不明であるが、５０℃、３０分の紫外線処理においてもＮｓの回復傾向が認められていることからは、より長時間の処理を行えば、熱処理温度を５０℃程度としてもＮｓを回復させることが出来るものと考えられる。
【００２３】
また、実施形態では、ＩｎＧａＡｓ／ＩｎＡｌＡｓ／シリコン添加ＩｎＡｌＡｓ／ＩｎＡｌＡｓ／シリコン添加ＩｎＧａＡｓといった構成を有する素子に、紫外線処理（紫外線照射を伴う熱処理）を行った結果を示したが、当該紫外線処理を、ＩｎＡｌＡｓを含む、他の構成の素子の製造時に使用しても良いことは当然である。
【００２４】
【発明の効果】
本発明の化合物半導体素子の製造方法を用いれば、フッ素の侵入により低下したＩｎＡｌＡｓ層のＮｓを、短時間に、しかも低温で回復させることが出来るので、優れた特性を有する、ＩｎＡｌＡｓ層を含む化合物半導体素子を簡単に製造することが出来る。
【図面の簡単な説明】
【図１】本発明による化合物半導体素子の製造方法で使用される紫外線処理工程の説明図である。
【図２】本発明による化合物半導体素子の製造方法を適用した、ＨＪＦＥＴの製造手順を示した工程図である。
【図３】本発明による化合物半導体素子の製造方法を適用した、ＨＪＦＥＴの製造手順を示した図２に続く工程図である。
【符号の説明】
１１、３１  ＩｎＰ基板
１２、３３  ＩｎＧａＡｓ膜
１３、１５、３２  ＩｎＡｌＡｓ膜
１４  シリコンを添加したＩｎＡｌＡｓ膜
１６  シリコンを添加したＩｎＧａＡｓ膜
２５、３４  シリコン窒化膜
【図１】
0003762044.tif 000002
【図２】
0003762044.tif 000003
【図３】
0003762044.tif 000004