(57)【特許請求の範囲】
【請求項１】
入力データを定数倍しこれにオフセット値を加算して、該入力データのビット数より大きなビット数のデータを出力することにより、該入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路と、
を有することを特徴とする画像処理装置。
【請求項２】
入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路と、
該画像処理回路の出力データのデータ帯域を縮小するデータ帯域縮小回路とを有することを特徴とする画像処理装置。
【請求項３】
上記データ帯域拡大回路は、上記入力データを定数倍しオフセット値を加算したものを出力し、出力ビット数が入力ビット数より大きいことを特徴とする請求項２記載の画像処理装置。
【請求項４】
上記データ帯域縮小回路は、上記画像処理回路の出力データからオフセット値を減算しその結果を定数で除算したものを出力し、出力ビット数が入力ビット数より小さいことを特徴とする請求項２又は３記載の画像処理装置。
【請求項５】
入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路と、
該画像処理回路の出力データのデータ帯域を縮小するデータ帯域縮小回路と、
入力データを表示する表示手段と、
該データ帯域縮小回路の出力を該表示手段の該入力データに変換する表示制御回路と、
を有することを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラットパネル型表示装置やＣＲＴ表示装置などに組み込まれ又はこれらの装置に接続される画像処理装置に関する。
【０００２】
【従来の技術】
ＬＳＩの処理速度向上に伴い、デジタル画像信号を処理して画質を向上させることが要求されている。
【０００３】
図８は、従来の画像表示装置の概略ブロック図である。
【０００４】
３原色のデジタル画像信号Ｒ、Ｇ及びＢがそれぞれ画像処理回路１０Ｒ、１０Ｇ及び１０Ｂに供給されて、エッジ強調などのフィルタリング処理が行われ、その結果が表示制御回路１２を介しＬＣＤパネル１４に供給されて、画像が表示される。表示制御回路１２には、マルチポートＶＲＡＭ及びその制御回路が含まれている。
【０００５】
【発明が解決しようとする課題】
しかし、図９に示す如く、画素が最大値ＭＡＸ０又は最小値０で飽和している領域では、エッジ強調処理を行ってもクリッピィングされるので、エッジ強調処理の効果が得られない。
【０００６】
本発明の目的は、このような問題点に鑑み、簡単な構成で、画素値飽和領域に対しエッジ強調処理などの画像処理を行ってもその効果が得られるようにすることが可能な画像処理装置を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】
本発明の第１態様の画像処理装置では、
入力データを定数倍しこれにオフセット値を加算して、該入力データのビット数より大きなビット数のデータを出力することにより、該入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路とを有する。
【０００８】
従来では画像データに対しエッジ強調処理を行っても、画素が最小値と最大値の飽和領域においてエッジ強調などの画像処理効果が得られなかったのが、この画像処理装置によれば、データ帯域拡大回路を画像処理回路の前段に備えるという簡単な構成でこの効果が得られるようになり、画質向上に寄与する。
【０００９】
本発明の第２態様の画像処理装置では、
入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路と、
該画像処理回路の出力データのデータ帯域を縮小するデータ帯域縮小回路とを有する。
【００１０】
この画像処理装置によれば、データ帯域を拡大後に縮小しても画像処理効果が得られる。
【００１１】
本発明の第３態様の画像処理装置では、第２態様において、上記データ帯域拡大回路は、上記入力データを定数倍しオフセット値を加算したものを出力し、出力ビット数が入力ビット数より大きい。
【００１２】
本発明の第４態様の画像処理装置では、第２又は３態様において、上記データ帯域縮小回路は、上記画像処理回路の出力データからオフセット値を減算しその結果を定数で除算したものを出力し、出力ビット数が入力ビット数より小さい。
【００１３】
本発明の第５態様の画像表示装置では、
入力データのデータ帯域を拡大するデータ帯域拡大回路と、
該データ帯域拡大回路の出力データに対し画像処理を行う画像処理回路と、
該画像処理回路の出力データのデータ帯域を縮小するデータ帯域縮小回路と、
入力データを表示する表示手段と、
該データ帯域縮小回路の出力を該表示手段の該入力データに変換する表示制御回路とを有する。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態の画像表示装置の概略ブロック図である。
【００１７】
３原色のデジタル画像信号Ｒ、Ｇ及びＢはそれぞれデータ帯域拡大回路１６Ｒ、１６Ｇ及び１６Ｂに供給される。
【００１８】
データ帯域拡大回路１６Ｒは、入力信号Ｒのデータ帯域０〜ＭＡＸ０を一次変換したものが、拡大されたデータ帯域０〜ＭＡＸ１の中に余裕をもって納まるようにするものであり、回路１６Ｒの出力データ幅は入力データ幅より広い。
【００１９】
入力信号Ｒは、例えば図９に示す表示ライン上画素位置を時間軸とする信号であり、この信号Ｒはデータ帯域拡大回路１６Ｒにより（α・Ｒ＋β）に一次変換され、図４に示す如くなる。ここにα及びβは、α＞１、β≧０なる定数である。通常は回路の簡単化のため、α＝２n、ｎは正の整数、βは０又は正の整数である。
【００２０】
入力信号Ｒの最小値０及び最大値ＭＡＸ０はそれぞれ、β及び（α・ＭＡＸ０＋β）に変換され、
０＜β＜（α・ＭＡＸ０＋β）＜ＭＡＸ１
が成立している。すなわち、変換後の最小値β及び最大値（α・ＭＡＸ０＋β）は、出力データ帯域０〜ＭＡＸ１に含まれている。
【００２１】
図２は、データ帯域拡大回路１６Ｒの構成例を示す。
【００２２】
データ帯域拡大回路１６Ｒは、加算回路１６１とオフセットレジスタ１６２とを備えている。
【００２３】
入力信号Ｒは、８ビットＲ７〜Ｒ０であるとする。加算回路１６１の一方のデータ入力端は９ビットであり、その上位８ビットＤ８〜Ｄ１にはそれぞれＲ７〜Ｒ０が供給され、下位１ビットＤ０には‘０’が供給される。すなわち、α＝２である。加算回路１６１の他方のデータ入力端は例えば４ビットであり、これにオフセットレジスタ１６２の出力βが供給される。加算回路１６１のデータ出力端は９ビットであり、この９ビットと加算回路１６１のキャリービットＣとの合計１０ビットが、データ帯域拡大回路１６Ｒの出力である。この場合、データ帯域拡大回路１６Ｒのデータ幅は、入力８ビットに対し出力は１０ビットである。
【００２４】
データ帯域拡大回路１６Ｇ及び１６Ｂについてもデータ帯域拡大回路１６Ｒと同様である。
【００２５】
データ帯域拡大回路１６Ｒ、１６Ｇ及び１６Ｂの出力はそれぞれ画像処理回路２０Ｒ、２０Ｇ及び２０Ｂに供給される。
【００２６】
画像処理回路２０Ｒは、処理対象の画素値のビット長が信号Ｒのそれよりも長い点で、図８の画像処理回路１０Ｒと異なる。画像処理回路２０Ｒでは、エッジ強調や、画像の拡大又は縮小に伴なう補間などのフィルタリング処理が行われる。例えば、図４に示す画像データに対し画像処理回路２０Ｒによりエッジ強調処理を行うことにより、図５に示すような結果が得られる。
【００２７】
画像処理回路２０Ｇ及び２０Ｂについても画像処理回路２０Ｒと同様である。
【００２８】
表示制御回路１２及びＬＣＤパネル１４は図８のそれらと同一構成であるので、画像処理回路２０Ｒ、２０Ｇ及び２０Ｂと、表示制御回路１２との間に、データ帯域拡大回路１６Ｒ、１６Ｇ及び１６Ｂと逆の処理を行うデータ帯域縮小回路１８Ｒ、１８Ｇ及び１８Ｂが接続されている。
【００２９】
図３は、データ帯域縮小回路１８Ｒの構成例を示す。
【００３０】
データ帯域縮小回路１８Ｒは、減算回路１８１とオフセットレジスタ１８２とを備えている。
【００３１】
画像処理回路２０Ｒの出力ＲＩは、１０ビットであり、減算回路１８１の一方のデータ入力端に供給される。減算回路１８１の他方のデータ入力端は例えば４ビットであり、オフセットレジスタ１８２の出力βが供給される。減算回路１８１のキャリーＣは、データ帯域縮小回路１８Ｒの出力として用いられない。減算回路１８１の出力データは９ビットＤＯ８〜ＤＯ０であり、そのうち上位８ビットＤＯ８〜ＤＯ１が、データ帯域縮小回路１８Ｒの出力ＤＯ＝（ＲＩ−β）／αである。
【００３２】
データ帯域縮小回路１８Ｇ及び１８Ｂについてもデータ帯域縮小回路１８Ｒと同様である。
【００３３】
例えば、図５の表示ライン上画素位置を時間軸とするデータをデータ帯域縮小回路１８Ｒに供給することにより、図６に示すような結果が得られる。
【００３４】
これにより、従来では例えば図９に示す画像データに対しエッジ強調処理を行っても、画素が最小値と最大値の飽和領域においてエッジ強調効果が得られなかったのが、本第１実施形態によればこの効果が得られるようになり、画質が向上する。
【００３５】
実験の結果、Ｒ、Ｇ及びＢがいずれも８ビットで、α＝２、データ帯域拡大回路１６Ｒの出力データ幅が１０ビットの場合、オフセットレジスタ１６２及び１８２にβ＝２を設定したときに、上記エッジ強調効果が得られた。
【００３６】
本第１実施形態によれば、画像処理回路２０Ｒの前段及び後段にそれぞれデータ帯域拡大回路１６Ｒ及びデータ帯域縮小回路１８Ｒを備えるという簡単な構成で、画素値飽和領域に対し画像処理を行っても画質を改善することができる。
【００３７】
［第２実施形態］
図７（Ａ）は、本発明の第２実施形態の画像表示装置に用いられるデータ帯域拡大回路１６ＲＡを示す。
【００３８】
データ帯域拡大回路１６ＲＡは、９ビットアップカウンタで構成されている。並列入力Ｒ７〜Ｒ０がカウンタにロードされた後、クロック入力端ＣＫに１パルスのクロックφを供給することにより得られた９ビット並列出力と、追加される最下位ビット‘０’とが、データ帯域拡大回路１６ＲＡの出力である。この出力は、入力Ｒに対し２（Ｒ＋１）＝２Ｒ＋２であり、α＝２、β＝２である。
【００３９】
図７（Ｂ）は、本発明の第２実施形態の画像表示装置に用いられるデータ帯域縮小回路１８ＲＡを示す。
【００４０】
データ帯域縮小回路１８ＲＡは、１０ビットダウンカウンタで構成されている。並列入力ＲＩ９〜ＲＩ０がカウンタにロードされた後、クロック入力端ＣＫに２パルスのクロックφを供給することにより得られた１０ビットのうち、ＬＳＢとＭＳＢを除いた中間の８ビット並列出力ＤＯ８〜ＤＯ１が、データ帯域縮小回路１８ＲＡの出力である。この出力は、入力ＲＩに対し（ＲＩ−２）／２であり、α＝２、β＝２である。
【００４１】
他の点は上記第１実施形態と同一である。
【００４２】
なお、本発明には外にも種々の変形例が含まれる。
【００４３】
例えば、図１においてデータ帯域縮小回路を省略した構成であってもよい。
【００４４】
また、データ帯域縮小回路の一次変換は、データ帯域拡大回路のそれと逆の関係でなくてもよく、したがって、データ帯域縮小回路の出力データの幅はデータ帯域拡大回路の入力データの幅と異なっていてもよい。
【００４５】
さらに、オフセットレジスタに設定する値βを、画像の明度や彩度に応じて決定するようにしてもよい。オフセットレジスタを用いずに、固定値を加算器１６１及び減算器１８１に供給する構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の画像表示装置の概略ブロック図である。
【図２】図１中のデータ帯域拡大回路の構成例を示す図である。
【図３】図１中のデータ帯域縮小回路の構成例を示す図である。
【図４】図９のデータに対しデータ帯域拡大処理が行われたものを示す線図であり、横軸は表示ライン上の画素位置、縦軸は画素値である。
【図５】図４のデータに対しエッジ強調処理が行われたものを示す線図である。
【図６】図５のデータに対しデータ帯域縮小処理が行われたものを示す線図である。
【図７】（Ａ）は本発明の第２実施形態の画像表示装置に用いられるデータ帯域拡大回路を示し、（Ｂ）はこの装置に用いられるデータ帯域縮小回路を示す図である。
【図８】従来の画像表示装置の概略ブロック図である。
【図９】図８の装置でエッジ強調処理を行ってもその効果が得られない画像データの例を示す線図である。
【符号の説明】
１０Ｒ、１０Ｇ、１０Ｂ、２０Ｒ、２０Ｇ、２０Ｂ  画像処理回路
１２  表示制御回路
１４  ＬＣＤパネル
１６Ｒ、１６Ｇ、１６Ｂ、１６ＲＡ  データ帯域拡大回路
１６１  加算回路
１６２、１８２  オフセットレジスタ
１８Ｒ、１８Ｇ、１８Ｂ、１８ＲＡ  データ帯域縮小回路
１８１  減算回路
【図１】
0003753584.tif 000002
【図２】
0003753584.tif 000003
【図３】
0003753584.tif 000004
【図４】
0003753584.tif 000005
【図５】
0003753584.tif 000006
【図６】
0003753584.tif 000007
【図７】
0003753584.tif 000008
【図８】
0003753584.tif 000009
【図９】
0003753584.tif 000010