(57)【特許請求の範囲】
【請求項１】
同一の伝送線路に接続された送信回路と受信回路とを備え、送信回路から伝送線路に信号を送信するとともに、受信回路にて伝送線路上の自局の信号と他局からの信号との合成波から他局からの信号を受信して、端局間で同時に信号の送受信を可能とする同時双方向送受信装置において、
送信回路から送信した信号が他局の受信回路に到着するまでの遅延時間を可変とする第１の可変ディレイ手段と、自局から送信した信号を他局で取り込むための送信回路から送信される信号取り込み用クロック信号が他局の受信回路に到着するまでの遅延時間を可変とする第２の可変ディレイ手段と、
を有することを特徴とする同時双方向送受信装置。
【請求項２】
請求項１記載の同時双方向送受信装置において、他局から信号取り込み用クロック信号の遅延時間を可変として信号列を受信し、自局から遅延時間を可変として信号列を送信する操作を繰り返することにより、他局からの受信信号列の信号確定時間幅を検出し、該検出結果を記憶する手段を有することを特徴とする同時双方向送受信装置。
【請求項３】
請求項２記載の同時双方向送受信装置が互いに同一の伝送線路を介して接続された信号送受信システムにおいて、互いに記憶された他局からの受信信号列の信号確定時間幅の検出結果をもとに、相手同時双方向送受信装置の第２の可変ディレイ手段の遅延時間を調整して、他局からの受信信号列の信号確定時間幅内に信号取り込み用クロック信号の位相を同期させることを特徴とする信号送受信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置間などの信号送受信に関し、特に同一の伝送線路を用いて同時に且つ双方向に信号の送受信を可能とする同時双方向送受信装置及びそれを適用した信号送受信システムに関するものである。
【０００２】
【従来の技術】
従来より、同一の伝送線路を用いて同時に且つ双方向に信号の送受信を可能とする技術は知られている。例えば特開昭５６−９８０５２号公報では、自局の送受信回路内の送信回路の出力部を抵抗器及び伝送線路を介して対向する他局の送受信回路に接続し、更に、送信回路の抵抗器前段の出力信号を分圧用抵抗器を介して基準電圧と合成して差動入力型受信回路の参照電圧として入力し、且つ、比較入力には伝送線路上の送受重畳信号を入力する構成として、この差動入力型受信回路が自局の送信信号のみを除去し他局から送られてくる信号を再生している。また、例えば特開平３−１８６０３３号公報では、自局の送受信号と他局からの送信信号を信号合成部で合成後、この合成信号より自局の送信信号と他局からの送信信号とを信号分離部で分離し、且つ、分離された信号から自局の送信信号のみを除去し、他局から送られてくる信号を受信している。
【０００３】
【発明が解決しようとする課題】
近年、マイクロプロセッサ等の高速化が飛躍的に進んでおり、これに伴い情報処理装置間の信号転送やＬＳＩ間の信号転送の高速化、大容量化が求められている。信号転送のスループットを向上させるためには、周波数の向上と信号ビット幅の拡張という手段があり、特にスループットを重視する部位では、信号ビットは送信専用線と受信専用線を独立に設けることが一般的である。このような背景の中、ＬＳＩの信号ピン数は増加の一途をたどっているが、ＬＳＩの価格や外形寸法は信号ピン数が少ないほど低減されるため、ピンの本数を低減させる様々な工夫が進めれている。
【０００４】
この場合、上述したような同一の信号線路を用いて同時に且つ双方向の信号の送受信を可能とする同時双方向送受信回路を用いれば、ＬＳＩの信号ピン数を半減でき、結果として信号転送のスループット向上が可能となる。しかしながら、この種の従来の構成には、同時に双方向から信号を送信していることに起因する特有の問題点があり、高速化の妨げとなっていた。具体的には、他局から送信されて自局に到着した信号のエッジ部（信号が「０」信号から「１」信号又は「１」信号から「０」信号へ遷移している過渡状態）と自局から他局へ送信される信号のエッジ部とが、自局の受信回路入力点で衝突した場合、その期間は信号不確定となり、該受信回路自身の遅延時間が変動してしまう。受信回路自身の遅延時間が変動してしまうということは、受信した信号の信号確定時間幅が狭まることを意味し、高速動作の妨げとなるばかりでなく、誤った信号転送が行われて誤動作を引き起こす可能性もある。
【０００５】
本発明の目的は、各端局から送信される信号のエッジ部同士が衝突することに起因する受信回路の遅延時間変動が生じても、高速に且つ正確な信号転送が行える同時双方向送受信装置及びそれを適用した信号送受信システムを提供することにある。
【０００６】
【課題を解決するための手段】
本発明の同時双方向送受信装置では、自局の送信回路から送信した信号が他局の受信回路に到着するまでの遅延時間を可変とする可変ディレイ回路（第１の可変ディレイ手段）と、該信号を他局で取り込むために自局の送信回路から送信される信号取り込み用クロック信号が他局の受信回路に到着するまでの遅延時間を可変とする可変ディレイ回路（第２の可変ディレイ手段）を設けたことを主要な特徴としている。
【０００７】
さらに、本発明では、既知の信号列を他局から送信し、これにあわせて自局から遅延時間を可変として信号列を送信して、各端局からの送信信号のエッジ同士が衝突する状態と衝突しない状態を作り出し、且つ、他局から送信される信号取り込み用クロック信号を可変として、自局で受信した信号列の信号確定時間幅を検出する検出部と、該検出結果を記憶する記憶部とを設ける。そして、この記憶部に記憶されている検出結果を元に、信号確定時間幅内に信号取り込み用クロック信号の位相を同期させる。
【０００８】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の一実施例について詳細に説明する。
図１は、本発明の同時双方向送受信装置を適用したデータ送受信システムの一実施例を示すブロック図である。図１において、１０と２０は同時双方向送受信装置、３０は伝送線路である。同時双方向送受信装置（以下、左局）１０は同時双方向送受信回路１００、データ送信フリップフロップ回路１１０、データ可変ディレイ回路１２０、データ受信フリップフロップ回路１３０、検出記憶回路１４０、クロック送信フリップフロップ回路１５０、クロック可変ディレイ回路１６０で構成される。対向する同時双方向送受信装置（以下、右局）２０の構成も同様である。伝送線路３０はデータ線３０１（並列ｎビット）、クロック信号線３０２、３０３からなり、ここでは等長配線とする。
【０００９】
同時双方向送受信回路１００、２００は、伝送線路３０（データ線３０１）に自局１０の送信データＳｄａｔａｌａ，Ｓｄａｔａ２ａを送出するとともに、伝送線路３０上の他局からの送信データと該自局からの送信データとの合成波から、自局の送信データのみをキャンセルして、他局からの送信データのみを受信再生する回路である。可変ディレイ回路１２０、２２０は、自局の同時双方向送受信回路からの送信データが他局の同時双方向送受信回路に到着するまでの遅延時間を可変調整する回路、同様に可変ディレイ回路１６０、２６０は，自局からの信号取り込み用クロック信号ＣＬＫ１，ＣＬＫ２が他局に到着するまでの遅延時間を可変調整する回路である。検出記憶回路１４０、２４０は，自局での受信データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信号確定時間幅を検出し、該検出結果を記憶する回路である。
【００１０】
後述するように，可変ディレイ回路１２０、１６０、２２０、２６０のディレイ値を変化させながら、検出記憶回路１４０、２４０にて、自局での受信データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信号確定時間幅を検出し記憶する。この検出記憶回路１４０、２４０に記憶された検出結果を元に、信号確定時間幅内に信号取り込み用クロック信号ＣＬＫ１，ＣＬＫ２の位相が来る（同期する）ように可変ディレイ回路１６０、２６０のディレイ値を設定する。
【００１１】
図１の実動作時の動作概要は以下の通りである。ここでは、左局１０から右局２０へのデータ転送を仮定するが、右局２０から左局１０へのデータ転送も同様であり、しかも、同時双方のデータ転送が可能である。
【００１２】
送信データＳｄａｔａｌａ（並列ｎビット）は、送信フリップフロップ回路１１０、可変ディレイ回路１２０を通り、同時双方向送受信回路１００の送信回路から伝送線路３０（データ線３０１）へ送出される。同様に、信号取り込み用クロック信号ＣＬＫ１が、送信フリップフロップ回路１５０、可変ディレイ回路１６０、同時双方向送受信回路１００から伝送線路３０（クロック信号線３０２）へ送出される。
【００１３】
左局１０から伝送線路３０（データ線３０１）に送出されたデータは、伝送線路３０の伝搬遅延時間分だけ遅れて右局２０の同時双方向送受信回路２００内の受信回路に到着し、該受信回路が受信フリップフロップ回路２３０へ送る。また、信号取り込み用クロック信号も、データと同様の経路を辿って、右局２０の受信フリップフロップ回路２３０に到着する。受信フリップフロップ回路２３０は、この信号取り込み用クロック信号にてデータを取り込む。実動作時、信号取り込み用クロック信号の位相は最適値に設定ずみであり、受信フリップフロップ回路２３０の出力として受信データＲｄａｔａ  ２ａが確定する。
【００１４】
以下に、図１の主要部の回路構成例及びその動作を説明していくことにする。図２は同時双方向送受信回路１００，２００の回路構成例である。同時双方向送受信回路１００、２００は，伝送線路３０（データ線３０１）上にある対向する他局からの送信データと自局からの送信データとの合成波から、自局の送信データのみをキャンセルし、他局から送られてくる信号を再生するものである。図２において、左局１０側の同時双方向信号送受信回路１００では、送信回路２ａは抵抗器Ｒｔｔ１を介して送信データＳｄａｔａ１ｃを、また、右局２０側の同時双方向送受信回路２００では、送信回路２ｂは抵抗器Ｒｔｔ２を介して送信データＳｄａｔａ２ｃを、それぞれ任意のタイミングで伝送線路３０に送り出す。抵抗器Ｒｔｔ１，Ｒｔｔ２の値を伝送線路３０の特性インピーダンスＺ０と等しく設定しておけば、伝送線路３０上には双方から送り出された送信データＳｄａｔａ１ｃ，Ｓｄａｔａ２ｃの合成波である、１（両方とも１）、１／２（いずれか１方のみが１）、０（両方とも０）の３値の電圧信号が現れる。電圧Ｖｂｂは，送信回路２ａ，２ｂの出力信号振幅レベルの１／２の電位に設定されている。従って、例えば左局１０側の同時双方向送受信回路１００に着目すると、送信回路２ａの出力信号が「０」信号の時、差動入力型受信回路２ｄの参照電圧Ｖｒｅｆ１は、送信回路２ａの出力信号振幅の１／４の値となり、「１」信号の時、３／４の値となる。差動入力型受信回路２ｄは、参照電圧Ｖｒｅｆ１と伝送線路３０（Ｌｉｎｅｌ）上の３値の電圧信号とを比較し、自局１０が送信した送信データＳｄａｔａｌｃのみをキャンセルし、他局２０から送られてくる送信データＳｄａｔａ２ｃを再生し、受信データＲｄａｔａ１ｃを得る。右局２０側の同時双方向送受信回路２００でも同様の動作が行われる。
【００１５】
各部のタイミングチャートは図３のようになる。しかし、図３は、他局から送信されて自局に到着した信号のエッジ部と、自局から他局へ送信される信号のエッジ部とが、自局の受信回路入力点で衝突していない理想的動作の場合のタイミングチャートである。実際には、ＬＳＩのプロセスばらつきや、伝送線路長によっては、図４のタイミングチャートに示したようにエッジ部同士の衝突（Ｌｉｎｅ１，Ｌｉｎｅ２の○印部）が起こり、受信回路のディレイが変動してしまう。これは、受信データＲｄａｔａｌｃ，Ｒｄａｔａ２ｃの信号確定時間幅が挟まることを意味し、高速動作の妨げ、誤動作の原因となる。
【００１６】
他局からの送信データと自局の送信データのエッジ部同士が衝突した場合、受信回路のディレイが変動してしまう原因は、差動入力型受信回路の入力信号である参照電圧Ｖｒｅｆと伝送線路上の信号との立ち上がり、立ち下がり遷移時間に差があるためである。他局から送信されて自局に到着した信号のエッジ部は、伝送線路や寄生容量、受信回路の入力容量等の影響を受け、波形鈍りを起こしている。一方、自局が送信した信号は自局の受信回路に入力されるので、波形鈍りを殆ど起こさない。立ち上がり、立ち下がり遷移時間に差があるこれら２信号を差動入力型受信回路に入力しても正しい比較ができないため、結果としてその部分はジッタが生じてしまうのである。
【００１７】
このような他局からの送信データと自局のデータのエッジ部同士が衝突することに起因するディレイ変動の影響を回避して、信号取り込み用クロック信号の位相を最適値に設定する方法を図５から図１０を参照しながら説明する。ここではデータが左局１０から右局２０へ流れていく場合を説明する。
【００１８】
図５は、図１の構成において、ｎビットのデータのうち３ビットを使用してエッジ部同士が衝突する状態と衝突しない状態を作り出す回路部分の詳細構成例である。図６は、図５の各信号のタイミングチャートである。
【００１９】
まず、左局１０側の可変ディレイ回路１２０のディレイ設定を０にする。次に、左局１０の送信データＳｄａｔａ１ａ＿０−２の３ビットに、１ビットだけ他と異なるレベルを持つビット列（図６では０１００００００）を印加し、送信フリップフロップ回路１１０から、可変ディレイ回路１２０、同時双方向送受信回路１００を介し、対向する右局２０に向かって送信する。送信されたデータＳｄａｔａ１ａ＿０−２は、信号伝送系の伝搬遅延時間分だけ遅れて右局２０の同時双方向送受信回路２００の差動入力型受信回路入力点に受信データＲｄａｔａ２ｉｎ＿０−２となって到着する。
【００２０】
右局２０側では、受信データＲｄａｔａ２ｉｎ＿０−２に衝突させる送信データＳｄａｔａ２ａ＿０−２を対向する左局１０に向かって送信する。この場合、０ビット目のデータＳｄａｔａ２ａ＿０は、レベルの変化が起こらないビット列（００００００００又は１１１１１１１１）、いわゆるレベル信号を送信する。よって、Ｓｄａｔａ１ａ＿０，Ｓｄａｔａ２ａ＿０の信号伝送系では、データのエッジ部同士の衝突が起こらない理想的状態となる。１ビット目のデータＳｄａｔａ２ａ＿１は、「０」信号から「１」信号へ１度だけ遷移するビット列（図６では０１１１１１１１）を送信する。よって、Ｓｄａｔａ１ａ＿１，Ｓｄａｔａ２ａ＿１の信号伝送系では左局１０から送信されてくるデータのエッジ部に右局２０から送信された立ち上がりエッジが衝突することになる。２ビット目のデータＳｄａｔａ２ａ＿２は、１ビット目とは反対に「１」信号から「０」信号へ１度だけ遷移するビット列（図６では１０００００００）を送信する。よって、Ｓｄａｔａ１ａ＿２，Ｓｄａｔａ２ａ＿２の信号伝送系では、左局１０から送信されてくるデータのエッジ部に右局２０から送信されたデータの立ち下がりエッジが衝突することになる。
【００２１】
ところで、上記のようなビット列のパターンの組み合わせだけでは、同時双方向送受信回路の差動入力型受信回路入力点でデータのエッジ部同士を衝突させることはできない。信号伝送系の伝搬遅延等によるタイミングの調整が必要となる。これは、可変ディレイ回路１２０、２２０を用いて行う。
【００２２】
左局１０から送信されたデータが、右局２０の同時双方向送受回路２００の差動入力型受信回路入力点に到着するまでの伝搬遅延時間は設計段階で概算、予測可能である。図６では、この伝搬遅延時間はｔである。ここでは、データのエッジ部同士を衝突させるために、右局２０の可変ディレイ回路２１０のディレイ設定値を変化させる。可変幅は、設計段階で概算、予測した伝搬遅延時間をもとに、図６の受信データＲｄａｔａ２ｉｎ＿０−２と送信データＳｄａｔａ２ａ＿０−２との関係のように、左局１０からの送信データのエッジ部を十分包含できるようにする。
【００２３】
図７は可変ディレイ回路２２０の回路構成例である。可変ディレイ回路１２０の構成も同様である。図７では、４個のセレクタ回路７ｂと、各セレクタ回路の入力部にバッファ回路７ａを設けている。ディレイ設定端子ａ，ｂ，ｃ，ｄに任意の値を設定することにより、図８に示したようなディレイ値が得られる。例えば、ａ＝０，ｂ＝１，ｃ＝１，ｄ＝０と設定すれば、セレクタ回路４段分＋バッファ回路２段分＋バッファ回路４段分のディレイ値が得られる。
【００２４】
このようにして、データの同時双方向送受信を行うことにより、図６で示すように、右局２０において、Ｒｄａｔａ２ｃ＿０ではエッジ部同士の衝突がない状態、Ｒｄａｔａ２ｃ＿１では立ち上がりと立ち上がりの衝突、立ち下がりと立ち上がりの衝突の状態、Ｒｄａｔａ２ｃ＿２では立ち上がりと立ち下がりの衝突、立ち下がりと立ち下がりの衝突の状態を作り出すことができる。
【００２５】
図９は、信号取り込み用クロック信号の位相を調整して最適値に設定する回路部分の詳細構成例である。ここで、検出記憶回路２４０は、受信データの信号確定時間幅を検出するＡＮＤ回路９ｂと、その検出結果を記憶するＲＡＭ回路９ｃからなる。信号取り込み用クロック信号の可変ディレイ回路１６０の構成は、図７に示したものと基本的に同様である。
【００２６】
図５、図６で説明し述べたように、データＲｄａｔａ２ｃ＿０−２は、左局１０から送信データＳｄａｔａ１ａ＿０＿２を受信し、右局２０の可変ディレイ回路２２０によって作り出された右局２０からの送信データＳｄａｔａ２ａ＿０＿２とエッジ部同士の衝突がある場合とない場合の受信信号である。これらの信号は、受信フリップフロップ回路２３０に入力される。受信フリップフロップ回路２３０のＣＬＫ端子には、送信データＳｄａｔａ２ａ＿０＿２と同様に、左局１０の送信フリップフロップ回路１５０→可変ディレイ回路１６０→同時双方向送受信回路１００→伝送線路３０（クロック線３０２）→右局２０の同時双方向送受信回路２００の順路を辿ってきた信号取り込み用クロック信号ＣＬＫ１を印加する。この取り込み用クロック信号ＣＬＫ１は可変ディレイ回路１６０にて位相調整可能である。可変幅は、図５、図６で述べたように、設計段階で概算、予測した伝搬遅延時間をもとに、左局１０からの送信データのエッジ部を十分包含してデータを取り込めるようにしておく。受信フリップフロップ回路２３０が取り込んだ３ビットのデータは、ＡＮＤ回路９ｂでＡＮＤし、その結果をＲＡＭ回路９ｃに書き込むようにする。
【００２７】
右局２０で受信されるデータの信号確定時間幅は、以下の手順にて検出する。左局１０のデータビットの可変ディレイ回路１２０のディレイ設定は常に０にしておく。まず、右局２０のデータビットの可変ディレイ回路２２０のディレイ値を０に設定し、図５、図６で説明した同時双方向送受信を行う。このとき、左局１０のデータ取り込み用クロック信号の可変ディレイ回路１６０のディレイ値は０から順次インクリメントしながら設定を変え、その設定値毎に、右局２０側でＡＮＤ回路９ｂの出力信号をＲＡＭ回路９ｃに書き込んでいく。次に、右局２０のデータビットの可変ディレイ回路２２０のディレイ値をインクリメントし、同様の操作を行う。この一連の操作を繰り返すと、ＲＡＭ回路９ｃ内には、最終的に図１０のようなデータが書き込まれることになる。図１０において、網掛け部のデータがターゲットのデータであり、送信データのエッジ部同士の衝突による受信データの信号確定時間幅の変動が確認できる。
【００２８】
図１０の例の場合、ターゲットのデータは「１」信号であるが、データの端部では１→１→１と続かず、１→０→１のように正しくデータを取り込めていない場合がある。このような箇所は信号確定時間幅とは見なすことができない。例えば、ターゲットのデータが１→１→１のように３回以上連続した場合、その範囲が信号確定時間幅であると定義しておく。この定義を図１０に適用すると、太線枠内が信号確定時間幅であり、図９において、左局１０側にてデータ取り込み用クロック信号ＣＬＫ１の可変ディレイ回路１６０のディレイ設定をａ＝０，ｂ＝１，ｃ＝１，ｄ＝０からａ＝１，ｂ＝０，ｃ＝０，ｄ＝０の間に設定すればよいことが分かる。
【００２９】
このようにして得たＣＬＫ位相の最適値を実動作時に用いれば、各端局から送信されるデータのエッジ部同士が衝突することに起因する受信回路の遅延時間変動が生じても、高速に且つ正確なデータ送受信を可能とする同時双方向データ送受信システムを構築できる。
【００３０】
以上、データが左局１０から右局２０へ流れていく場合の右局２０での受信データに着目して説明しだが、データが右局から左局へ流れていく場合も同様の方法で実現できるため説明は省略する。
【００３１】
また、本実施例では、ＣＬＫ位相の最適値を検出するために、データｎビットのうち３ビットを使用しているが、このほかにも様々な検出方法がある。例えば、データｎビットのうち６ビットを使用して、▲１▼衝突が起きないビット（立ち上がりとレベル信号）、▲２▼衝突が起きないビット（立ち下がりとレベル信号）、▲３▼立ち上がりと立ち上がりが衝突するビット、▲４▼立ち下がりと立ち下がりが衝突するビット、▲５▼立ち上がりと立ち下がりが衝突するビット、▲６▼立ち下がりと立ち上がりが衝突するビット、の６つの状態を個別に作り出して検出する方法がある。また、この▲１▼から▲６▼の状態を１ビットのみで作り出せるようなビット列を用い、１ビットのみを使用して検出する方法もある。このように幾つかの検出方法が考えられるが、本発明の本質はＣＬＫ位相の最適値を検出するために既知の信号列を用いるということである。
【００３２】
次に、本発明の優位性をわかりやすくするために、図１１にて従来方式と本発明方式を比較してみる。従来方式では、データ取り込み用クロック信号の位相は固定であるので、セットアップ側タイミングマージンとホールド側タイミングマージンとのバランスが悪くなってしまい、結果として高速動作が妨げられる。図１１の例ではセットアップ側タイミングマージンが小さくなっている。これに対し、本発明による方式では，データ取り込み用クロック信号の位相を最適化しているので、セットアップ側タイミングマージンとホールド側タイミングマージンとのバランスが良い。また、信号確定時間幅が微少でも確保されていれば動作可能なため、高速動作が実現できる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、同時双方向送受信回路において、信号のエッジ部同士が受信回路入力点で衝突した場合、受信回路自身の遅延時間が変動し、高速動作の妨げや誤動作を引き起こすという問題点を回避でき、高速に且つ正確なデータ伝送が行えるシステムを構築できる。
【図面の簡単な説明】
【図１】本発明の実施例に係るデータ送受信システムのブロック図である。
【図２】同時双方向送受信回路の構成例である。
【図３】図２の各信号の理想的なタイミングチャートである。
【図４】図２の送信信号のエッジ部同士が衝突した場合のタイミングチャートである。
【図５】図１で送信信号のエッジ部同士が衝突する状態を作り出す回路部分の構成例である。
【図６】図５の各信号のタイミングチャートである。
【図７】可変ディレイ回路の回路構成例である。
【図８】図７のディレイ設定とディレイ値の対応を示した表である。
【図９】図１で信号取り込み用クロック信号を最適値に設定する回路部分の構成例である。
【図１０】図９による信号確定時間幅検出結果の一例である。
【図１１】従来方式と本発明による方式とを比較したタイミングチャートである。
【符号の説明】
１０、２０    同時双方向送受信装置（端局）
１００、２００  同時双方向送受信回路
１１０、２１０  データ送信フリップフロップ回路
１２０、２２０  送信データ可変ディレイ回路
１３０、２３０  データ受信フリップフロップ回路
１４０、２４０  検出記憶回路
１５０、２５０  信号取り込み用クロック送信フリップフロップ回路
１６０、２６０  クロック可変ディレイ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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