(57)【特許請求の範囲】
【請求項１】
１ラインが１７２バイトのデータからなる１２ラインから構成され、先頭にセクタＩＤが含まれている１６個のセクタと、
１ラインが１０バイトからなる１２ラインから構成され、前記セクタ毎に、前記ラインに沿った横方向に付与される横方向のエラー訂正コードと、
１ラインが１８２バイトからなる、１６ラインで構成され、１６個のセクタに、前記ラインと直交する縦方向に付与されたエラー訂正コードで、１６ラインのうちの１ラインずつが１個の前記セクタに対応する縦方向のエラー訂正コードと、
を有し、全体として、１ラインが１８２バイトからなる、２０８ラインで構成され、記録及び再生の単位として取扱われるＥＣＣブロックのフォーマットデータが定義され、
同心円状又はスパイラル状のグルーブとランドとが交互に構成される記録トラックの所定長からなる領域であって、前記トラック上の位置を示すアドレスデータが予め記録されたヘッダ領域、及びこのヘッダ領域に続く所定のデータが記録されるデータ領域を含む複数のセクタ領域からなる記録領域、並びに複数の前記セクタ領域の集りからなる光ディスクの、前記記録領域の１６個の前記セクタ領域の前記データ領域に対して、前記セクタ、このセクタに付与された前記横方向のエラー訂正コード、及びこのセクタを構成する１２ラインのうちの最終ラインの後に付与される前記縦方向のエラー訂正コードのうちのこのセクタに対応した１ライン、により形成されるセクタデータを１６個記録し、かつ９１バイトごとのデータにバイト同期を取るための２バイトの同期コードを記録することにより、前記ＥＣＣブロック単位のデータが記録される光ディスクを再生する光ディスク装置において、
上記光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号をスライスレベルを基準に矩形波に変換し、この矩形波からスライスレベルを生成する変換手段と、
この変換手段からの矩形波のエッジ検知信号を出力するエッジ検知手段と、
このエッジ検知手段からのエッジ検知信号に基づいて、再生用のクロックを生成する生成手段と、
この生成手段により生成される再生用のクロックに基づいて、上記エッジ検知手段からのエッジ検知信号を再生データに復調する復調手段と、
この復調手段により復調される復調データによりヘッダ領域を判断する第1の判断手段と、
この第1の判断手段により判断されたヘッダ領域を基準に同期コードを検知する同期コード検知手段と、
この同期コード検知手段からの同期コード検知信号を基準に所定バイト後に同期コード検知窓信号を発生する発生手段と、
この発生手段により同期コード検知窓信号が発生している間に上記同期コード検知手段から信号が供給されなかった際に、同期コード未検知信号を出力する出力手段と、
上記所定間隔ごとに記録されている同期コードが未検知の際に、上記変換手段のスライスレベルが不適切な値と判断する第2の判断手段と、
この第2の判断手段により上記変換手段のスライスレベルが不適切な値と判断された際、上記変換手段のスライスレベルを初期値に設定する設定手段と、
を具備したことを特徴とする光ディスク装置。
【請求項２】
上記変換手段が、再生信号をスライスレベルを基準に矩形波に変換する比較器と、この比較器からの出力信号を積分することにより矩形波からスライスレベルを生成する積分器とから構成され、上記設定手段が、上記積分器の充電電圧を放電することにより、スライスレベルを初期値に設定するものであることを特徴とする請求項２に記載の光ディスク装置。
【請求項３】
１ラインが１７２バイトのデータからなる１２ラインから構成され、先頭にセクタＩＤが含まれている１６個のセクタと、
１ラインが１０バイトからなる１２ラインから構成され、前記セクタ毎に、前記ラインに沿った横方向に付与される横方向のエラー訂正コードと、
１ラインが１８２バイトからなる、１６ラインで構成され、１６個のセクタに、前記ラインと直交する縦方向に付与されたエラー訂正コードで、１６ラインのうちの１ラインずつが１個の前記セクタに対応する縦方向のエラー訂正コードと、
を有し、全体として、１ラインが１８２バイトからなる、２０８ラインで構成され、記録及び再生の単位として取扱われるＥＣＣブロックのフォーマットデータが定義され、
同心円状又はスパイラル状のグルーブとランドとが交互に構成される記録トラックの所定長からなる領域であって、前記トラック上の位置を示す少なくとも１つのアドレスデータがアドレスマークと何番目のアドレスデータかを示すデータとともに予め記録されたヘッダ領域、及びこのヘッダ領域に続く所定のデータが記録されるデータ領域を含む複数のセクタ領域からなる記録領域、並びに複数の前記セクタ領域の集りからなる光ディスクの、前記記録領域の１６個の前記セクタ領域の前記データ領域に対して、前記セクタ、このセクタに付与された前記横方向のエラー訂正コード、及びこのセクタを構成する１２ラインのうちの最終ラインの後に付与される前記縦方向のエラー訂正コードのうちのこのセクタに対応した１ライン、により形成されるセクタデータを１６個記録し、かつ９１バイトごとのデータにバイト同期を取るための２バイトの同期コードを記録することにより、前記ＥＣＣブロック単位のデータが記録される光ディスクを再生する光ディスク装置において、
上記光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号をスライスレベルを基準に矩形波に変換し、この矩形波からスライスレベルを生成する変換手段と、
この変換手段からの矩形波のエッジ検知信号を出力するエッジ検知手段と、
このエッジ検知手段からのエッジ検知信号に基づいて、チャネルデータとチャネルクロックを生成する生成手段と、
この生成手段により生成される再生用のチャネルクロックに基づいて、上記エッジ検知手段からのエッジ検知信号を再生データに復調した復調データとデータクロックを出力する復調手段と、
この復調手段により復調される復調データと上記生成手段により生成されるチャネルクロックにより上記ヘッダ領域内のアドレスマークを検知し、アドレスマーク検知信号を出力するアドレスマーク検知手段と、
このアドレスマーク検知手段によるアドレスマーク検知信号と上記復調手段により復調される復調データとによりセクタアドレスとＩＤ番号を出力する第１の出力手段と、
この第１の出力手段によるＩＤ番号に対応するバイト数と上記アドレスマーク検知手段によるアドレスマーク検知信号に基づいて上記復調手段からのデータクロックにより計数されるバイト数とが一致した際に、ヘッダ検知信号を発生する第１の発生手段と、
この第１の発生手段によるヘッダ検知信号を基準にバイト数を計数し、この計数値がデータ領域に対応している間、上記生成手段からのチャネルクロックが供給されるごとに、チャネルデータと同期コードパターンと比較し、一致した際に、同期コード検知信号を出力する同期コード検知手段と、
この同期コード検知手段からの同期コード検知信号を基準にバイト数を計数し、この計数値が第１の所定バイト数から第２の所定バイト数の間、同期コード検知窓信号を発生する第２の発生手段と、
この第２の発生手段により同期コード検知窓信号が発生している間に上記同期コード検知手段から信号が供給されなかった際に、同期コード未検知信号を出力する第２の出力手段と、
この第２の出力手段により同期コード未検知信号が供給された際に、上記変換手段のスライスレベルが不適切な値と判断する判断手段と、
この判断手段により上記変換手段のスライスレベルが不適切な値と判断された際に、上記変換手段のスライスレベルを初期値に設定する設定手段と、
を具備したことを特徴とする光ディスク装置。
【請求項４】
上記変換手段が、再生信号をスライスレベルを基準に矩形波に変換する比較器と、この比較器からの出力信号を積分することにより矩形波からスライスレベルを生成する積分器とから構成され、上記設定手段が、上記積分器の充電電圧を放電することにより、スライスレベルを初期値に設定するものであることを特徴とする請求項３に記載の光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光ディスクに対してデータを記録したり、上記光ディスクに記録されているデータを再生する光ディスク装置、および光ディスクに記録されているデータを再生する光ディスク装置に関する。
【０００２】
【従来の技術】
最近、大容量記録媒体の光ディスクとして、ディジタル・ビデオ・ディスク（ＤＶＤ）が開発され、この光ディスクにデータを記録したり、この光ディスクに記録されているデータを再生する記録再生を行う光ディスク装置や光ディスクに記録されているデータを再生する再生専用の光ディスク装置が開発されている。このような光ディスク装置では、マーク長記録（マークエッジ記録）方式によるピットが形成されて、チャネルデータの記録が行われるようになっている。
【０００３】
上記した光ディスク装置内の再生回路においては、光学ヘッドの検出器からの再生信号（増幅後）をコンパレータで２値化し、この２値化信号を積分した信号をコンパレータの基準値としてフィードバックすることにより、常に２値化信号のハイレべルの時間とローレベルの時間が常に一定となるように、スライスレべル制御を行っている。
【０００４】
この再生回路では、ＤＳＶ（Ｄｉｇｉｔａｌ  Ｓｕｍ  Ｖａｌｕｅ：ｓｕｍｍｅｄ  ｂｙ  ｌｅｔｔｉｎｇ  ｂｉｔ  １  ｂｅ  ＋１  ａｎｄ  ｂｉｔ  ０  ｂｅ  −１）が０であることを前提として行い、ＤＳＶ０となるデータパターンが連続する場合は精度よく再生が行える。
【０００５】
ところが、データパターンによってはＤＳＶ０とならず、ＤＳＶがデータ時間とともに単調増加、もしくは単調減少となることがあり、データが正しく再生できないことがある。
【０００６】
また、光ディスクに欠陥があった場合も同様に、ＤＳＶが０となるコードパターンにはならず欠陥部でレべル制御値が大きくずれ、欠陥部の後の信号まで正しく再生できないことが生じる。
【０００７】
たとえば、図１４に示すように、正しいスライスレベルは０であるが、ＤＳＶが単調増加するデータパターンが連続すると、スライスレベルが適正値よりずれていくようになっている。この図１４は、ＦＥ５Ｃ（Ｈ）を８／１６変調したデータ（７Ｔ、３Ｔ、４Ｔ、４Ｔ、１０Ｔ、４Ｔ）が連続した場合の再生信号波形とＤＳＶオートスライスレベル変動を示す波形図である。
【０００８】
【発明が解決しようとする課題】
この発明は、データパターンや、欠陥によらず安定した再生信号処理ができる光ディスク装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明の光ディスク装置は、１ラインが１７２バイトのデータからなる１２ラインから構成され、先頭にセクタＩＤが含まれている１６個のセクタと、１ラインが１０バイトからなる１２ラインから構成され、前記セクタ毎に、前記ラインに沿った横方向に付与される横方向のエラー訂正コードと、１ラインが１８２バイトからなる、１６ラインで構成され、１６個のセクタに、前記ラインと直交する縦方向に付与されたエラー訂正コードで、１６ラインのうちの１ラインずつが１個の前記セクタに対応する縦方向のエラー訂正コードとを有し、全体として、１ラインが１８２バイトからなる、２０８ラインで構成され、記録及び再生の単位として取扱われるＥＣＣブロックのフォーマットデータが定義され、同心円状又はスパイラル状のグルーブとランドとが交互に構成される記録トラックの所定長からなる領域であって、前記トラック上の位置を示すアドレスデータが予め記録されたヘッダ領域、及びこのヘッダ領域に続く所定のデータが記録されるデータ領域を含む複数のセクタ領域からなる記録領域、並びに複数の前記セクタ領域の集りからなる光ディスクの、前記記録領域の１６個の前記セクタ領域の前記データ領域に対して、前記セクタ、このセクタに付与された前記横方向のエラー訂正コード、及びこのセクタを構成する１２ラインのうちの最終ラインの後に付与される前記縦方向のエラー訂正コードのうちのこのセクタに対応した１ライン、により形成されるセクタデータを１６個記録し、かつ９１バイトごとのデータにバイト同期を取るための２バイトの同期コードを記録することにより、前記ＥＣＣブロック単位のデータが記録される光ディスクを再生するものにおいて、上記光ディスクに対してデータの再生を行う光学ヘッドと、この光学ヘッドにより再生される再生信号をスライスレベルを基準に矩形波に変換し、この矩形波からスライスレベルを生成する変換手段と、この変換手段からの矩形波のエッジ検知信号を出力するエッジ検知手段と、このエッジ検知手段からのエッジ検知信号に基づいて、再生用のクロックを生成する生成手段と、この生成手段により生成される再生用のクロックに基づいて、上記エッジ検知手段からのエッジ検知信号を再生データに復調する復調手段と、この復調手段により復調される復調データによりヘッダ領域を判断する第1の判断手段と、この第1の判断手段により判断されたヘッダ領域を基準に同期コードを検知する同期コード検知手段と、この同期コード検知手段からの同期コード検知信号を基準に所定バイト後に同期コード検知窓信号を発生する発生手段と、この発生手段により同期コード検知窓信号が発生している間に上記同期コード検知手段から信号が供給されなかった際に、同期コード未検知信号を出力する出力手段と、上記所定間隔ごとに記録されている同期コードが未検知の際に、上記変換手段のスライスレベルが不適切な値と判断する第2の判断手段と、この第2の判断手段により上記変換手段のスライスレベルが不適切な値と判断された際、上記変換手段のスライスレベルを初期値に設定する設定手段とを具備したものである。
【００１０】
この発明の光ディスク装置は、１ラインが１７２バイトのデータからなる１２ラインから構成され、先頭にセクタＩＤが含まれている１６個のセクタと、１ラインが１０バイトからなる１２ラインから構成され、前記セクタ毎に、前記ラインに沿った横方向に付与される横方向のエラー訂正コードと、１ラインが１８２バイトからなる、１６ラインで構成され、１６個のセクタに、前記ラインと直交する縦方向に付与されたエラー訂正コードで、１６ラインのうちの１ラインずつが１個の前記セクタに対応する縦方向のエラー訂正コードとを有し、全体として、１ラインが１８２バイトからなる、２０８ラインで構成され、記録及び再生の単位として取扱われるＥＣＣブロックのフォーマットデータが定義され、同心円状又はスパイラル状のグルーブとランドとが交互に構成される記録トラックの所定長からなる領域であって、前記トラック上の位置を示す少なくとも１つのアドレスデータがアドレスマークと何番目のアドレスデータかを示すデータとともに予め記録されたヘッダ領域、及びこのヘッダ領域に続く所定のデータが記録されるデータ領域を含む複数のセクタ領域からなる記録領域、並びに複数の前記セクタ領域の集りからなる光ディスクの、前記記録領域の１６個の前記セクタ領域の前記データ領域に対して、前記セクタ、このセクタに付与された前記横方向のエラー訂正コード、及びこのセクタを構成する１２ラインのうちの最終ラインの後に付与される前記縦方向のエラー訂正コードのうちのこのセクタに対応した１ライン、により形成されるセクタデータを１６個記録し、かつ９１バイトごとのデータにバイト同期を取るための２バイトの同期コードを記録することにより、前記ＥＣＣブロック単位のデータが記録される光ディスクを再生するものにおいて、上記光ディスクに対してデータの再生を行う光学ヘッドと、この光学ヘッドにより再生される再生信号をスライスレベルを基準に矩形波に変換し、この矩形波からスライスレベルを生成する変換手段と、この変換手段からの矩形波のエッジ検知信号を出力するエッジ検知手段と、このエッジ検知手段からのエッジ検知信号に基づいて、チャネルデータとチャネルクロックを生成する生成手段と、この生成手段により生成される再生用のチャネルクロックに基づいて、上記エッジ検知手段からのエッジ検知信号を再生データに復調した復調データとデータクロックを出力する復調手段と、この復調手段により復調される復調データと上記生成手段により生成されるチャネルクロックにより上記ヘッダ領域内のアドレスマークを検知し、アドレスマーク検知信号を出力するアドレスマーク検知手段と、このアドレスマーク検知手段によるアドレスマーク検知信号と上記復調手段により復調される復調データとによりセクタアドレスとＩＤ番号を出力する第１の出力手段と、この第１の出力手段によるＩＤ番号に対応するバイト数と上記アドレスマーク検知手段によるアドレスマーク検知信号に基づいて上記復調手段からのデータクロックにより計数されるバイト数とが一致した際に、ヘッダ検知信号を発生する第１の発生手段と、この第１の発生手段によるヘッダ検知信号を基準にバイト数を計数し、この計数値がデータ領域に対応している間、上記生成手段からのチャネルクロックが供給されるごとに、チャネルデータと同期コードパターンと比較し、一致した際に、同期コード検知信号を出力する同期コード検知手段と、この同期コード検知手段からの同期コード検知信号を基準にバイト数を計数し、この計数値が第１の所定バイト数から第２の所定バイト数の間、同期コード検知窓信号を発生する第２の発生手段と、この第２の発生手段により同期コード検知窓信号が発生している間に上記同期コード検知手段から信号が供給されなかった際に、同期コード未検知信号を出力する第２の出力手段と、この第２の出力手段により同期コード未検知信号が供給された際に、上記変換手段のスライスレベルが不適切な値と判断する判断手段と、この判断手段により上記変換手段のスライスレベルが不適切な値と判断された際に、上記変換手段のスライスレベルを初期値に設定する設定手段とを具備したものである。
【００１７】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を示す光ディスクシステムを説明する。
【００１８】
図１に示す光ディスクシステム６０は、記録媒体としての光ディスク（ＤＶＤ−ＲＡＭ）１に対して集束光を用いてデータ（情報）を記録したり、上記光ディスク１に記録されているデータを再生する光ディスク装置６１と、上記光ディスク装置６１に対する記録や再生の指示を行う外部装置としての光ディスク制御装置６２とからなる。
【００１９】
上記光ディスク１は、例えばガラスあるいはプラスチックス等で円形に形成された基板の表面にテルルあるいはビスマス等の金属被膜層がドーナツ型にコーティングされて構成され、同心円状あるいはスパイラル状のグルーブおよびランドの両方を用いてデータの記録あるいは記録されているデータの再生が行われ、マスタリング工程で記録マークにより所定間隔ごとにアドレスデータが記録されている相変化形で書換え形の光ディスクである。
【００２０】
上記光ディスク１は、図２、図３に示すように、リードインエリア２、データテスト用のゾーン、ドライブテスト用のゾーン、ディスク識別データ用のゾーン、および交替管理エリアとしての交替管理ゾーンにより構成されている。
【００２１】
データエリア３は、半径方向に複数のトラックからなる複数たとえば２４のゾーン３ａ、…３ｘにより構成されている。
【００２２】
リードアウトエリア４は、複数のトラックからなり、上記書換え可能なデータゾーン６と同様に、書換え可能なデータゾーンであり、データゾーン６の記録内容と同じものが記録できるようになっている。
【００２３】
上記光ディスク１は、図３に示すように、内側から順に、リードインエリア２のエンボスデータゾーン５と書換え可能なデータゾーン６、データエリア３のゾーン３ａ、…３ｘ、およびリードアウトエリア４のデータゾーンからなり、それぞれのゾーンに対するクロック信号は同一であり、各ゾーンに対する光ディスク１の回転数（速度）と１トラックずつのセクタ数とがそれぞれ異なったものとなっている。
【００２４】
データエリア３のゾーン３ａ、…３ｘでは、光ディスク１の内周側から外周側に向かうのにしたがって、回転数（速度）遅くなり、１トラックずつのセクタ数が増加するようになっている。
【００２５】
上記各ゾーン３ａ、…３ｘ、４、５、６に対する、回転数としての速度データと１トラックずつのセクタ数との関係は、図４に示すようにメモリ１０のテーブル１０ａに記録されている。
【００２６】
上記データエリア３のゾーン３ａ、…３ｘのトラックには、図２、図３に示すように、データの記録の単位としてのＥＣＣ（error correction code ）ブロックデータ単位（たとえば３８６８８バイト）ごとに、データが記録されるようになっている。
【００２７】
ＥＣＣブロックは、２Ｋバイトのデータが記録される１６個のセクタからなり、図５に示すように、各セクタごとにアドレスデータとしての４バイト（３２ビット）構成のセクタＩＤ（識別データ）１〜ＩＤ１６が２バイト構成のエラー検知コード（ＩＥＤ：ＩＤエラーディテクションコード）とともにメインデータ（セクタデータ）に付与され、ＥＣＣブロックに記録されるデータを再生するためのエラー訂正コードとしての横方向のＥＣＣ（error correction code ）１と縦方向のＥＣＣ２が記録されるようになっている。このＥＣＣ１、２は、光ディスク１の欠陥によりデータが再生できなくなることを防止するために冗長語としてデータに付与されるエラー訂正コードである。
【００２８】
各セクタは、１７２バイトで１２行のデータにより構成され、各行（ライン）ごとに１０バイト構成の横方向のＥＣＣ１が付与されているとともに、１８２バイト構成の１行分の縦方向のＥＣＣ２が付与されている。これにより、後述するエラー訂正回路５２は、横方向のＥＣＣ１を用いて各ラインごとのエラー訂正処理を行うとともに、縦方向のＥＣＣ２を用いて各列ごとのエラー訂正処理を行うようになっている。
【００２９】
上記ＥＣＣブロックが光ディスク１に記録される際には、図６に示すように、各セクタの所定のデータ量ごと（所定データ長さ間隔ごとたとえば９１バイト：１４５６チャネルビットごと）にデータを再生する際にバイト同期を取るための同期コード（２バイト：３２チャネルビット）が付与されている。
【００３０】
各セクタは、図７に示すように、第０フレームから第２５フレームの２６個のフレームから構成され、各フレームごとに付与されている同期コード（フレーム同期信号）が、フレーム番号を特定するための特定コード（１バイト：１６チャネルビット）と、各フレーム共通の共通コード（１バイト：１６チャネルビット）とから構成されている。
【００３１】
すなわち、図７に示すように、第０フレームはＳＹ０、第２、第１０、第１８フレームはＳＹ１、第４、第１２、第２０フレームはＳＹ２、第６、第１４、第２２フレームはＳＹ３、第８、第１６、第２４フレームはＳＹ４、第１、第３、第５、第７、第９フレームはＳＹ５、第１１、第１３、第１５、第１７フレームはＳＹ６、第１９、第２１、第２３、第２５フレームはＳＹ７となっている。
【００３２】
上記データエリア３のゾーン３ａ、…３ｘのトラックには、図２に示すように、各セクタごとに、それぞれアドレス等が記録されているヘッダ部１１、…があらかじめプリフォーマッティングされている。
【００３３】
上記ヘッダ部１１は、グルーブの形成時に、形成されるようになっている。このヘッダ部１１は、図８に示すように、複数のピット１２により構成されており、グルーブ１３に対して図のようにプリフォーマットされており、ピット１２の中心はグルーブ１３とランド１４の境界線の同一線上の位置に存在する。
【００３４】
図８に示すように、ピット列ＩＤ１がグルーブ１のヘッダ部、ピット列ＩＤ２がランド１のヘッダ部、ピット列ＩＤ３がグルーブ２のヘッダ部、ピット列ＩＤ４がランド２のヘッダ部、ピット列ＩＤ５がグルーブ３のヘッダ部、ピット列ＩＤ６がランド３のヘッダ部となっている。
【００３５】
したがって、グルーブ用のヘッダ部とランド用のヘッダ部とが交互（千鳥状）に形成されている。
【００３６】
上記１セクタごとのフォーマットが、図９に示されている。
【００３７】
図９において、１セクタは、２６９７バイト（bytes)で構成され、１２８バイトのヘッダ領域（ヘッダ部１１に対応）１１、２バイトのミラー領域１７、２５６７バイトの記録領域１８から構成されている。
【００３８】
上記セクタに記録されるチャネルビットは、８ビットのデータを１６ビットのチャネルビットに８−１６コード変調された形式になっている。
【００３９】
ヘッダ領域１１は、光ディスク１を製造する際に所定のデータが記録されているエリアである。このヘッダ領域１１は、４つのヘッダ１領域、ヘッダ２領域、ヘッダ３領域、ヘッダ４領域により構成されている。
【００４０】
ヘッダ１領域〜ヘッダ４領域は、４６バイトあるいは１８バイトで構成され、３６バイトあるいは８バイトの同期コード部ＶＦＯ（Variable Frequency Oscillator ）、３バイトのアドレスマークＡＭ（Address Mark）、４バイトのアドレス部ＰＩＤ（Position Identifier ）、２バイトの誤り検知コードＩＥＤ（ID Error Detection Code)、１バイトのポストアンブルＰＡ（Postambles）により構成されている。
【００４１】
ヘッダ１領域、ヘッダ３領域は、３６バイトの同期コード部ＶＦＯ１を有し、ヘッダ領域２、ヘッダ４領域は、８バイトの同期コード部ＶＦＯ２を有している。
【００４２】
同期コード部ＶＦＯ１、２は、ＰＬＬの引き込みを行うための領域で、同期コード部ＶＦＯ１はチャネルビットで“０１０…”の連続を“３６”バイト（チャネルビットで５７６ビット）分記録（一定間隔のパターンを記録）したものであり、同期コード部ＶＦＯ２はチャネルビットで“０１０…”の連続を“８”バイト（チャネルビットで１２８ビット）分記録したものである。
【００４３】
アドレスマークＡＭは、どこからセクタアドレスが始まるかを示す“３”バイトの同期コードである。このアドレスマークＡＭの各バイトのパターンは“0100100000000100”というデータ部分には現れない特殊なパターンが用いられる。
【００４４】
アドレス部ＰＩＤ１〜４は、４バイトのアドレス情報としてのセクタアドレス（ＩＤ番号を含む）が記録されている領域である。セクタアドレスは、トラック上における物理的な位置を示す物理アドレスとしての物理セクタ番号であり、この物理セクタ番号はマスタリング工程で記録されるため、書き換えることはできないようになっている。
【００４５】
ＩＤ番号は、例えばＰＩＤ１の場合は“１”で、１つのヘッダ部１１で４回重ね書きしている内の何番目かを表す番号である。
【００４６】
誤り検知コードＩＥＤは、セクタアドレス（ＩＤ番号含む）に対するエラー（誤り）検知符号で、読み込まれたＰＩＤ内のエラーの有無を検知することができる。
【００４７】
ポストアンブルＰＡは、復調に必要なステート情報を含んでおり、ヘッダ部１１がスペースで終了するよう極性調整の役割も持つ。
【００４８】
ミラー領域１７は、トラッキングエラー信号のオフセット補正、ランド／グルーブ切り替え信号のタイミング発生等に利用される。
【００４９】
記録領域１８は、１０〜２６バイトのギャップ領域、２０〜２６のガード１領域、３５バイトのＶＦＯ３領域、３バイトのプレ−シンクロナスコード（ＰＳ）領域、２４１８バイトのデータ領域、１バイトのポストアンブル３（ＰＡ３）領域、４８〜５５バイトのガード２領域、および９〜２５バイトのバッファ領域により構成されている。
【００５０】
ギャップ領域は、何も書かない領域である。
【００５１】
ガード１領域は、相変化記録媒体特有の繰り返し記録時の終端劣化がＶＦＯ３領域にまで及ばないようにするために設けられた領域である。
【００５２】
ＶＦＯ３領域もＰＬＬロック用の領域ではあるが、同一パターンの中に同期コードを挿入し、バイト境界の同期をとることも目的とする領域である。
【００５３】
ＰＳ（pre-synchronous code）領域は、データ領域につなぐための同調用の領域である。
【００５４】
データ領域は、データＩＤ、データＩＤエラー訂正コードＩＥＤ（Data ID Error Detection Code）、同期コード、ＥＣＣ（Error Correction Code ）、ＥＤＣ（Error Detection Code）、ユーザデータ等から構成される領域である。データＩＤは、各セクタの４バイト（３２チャネルビット）構成のセクタＩＤ１〜ＩＤ１６である。データＩＤエラー訂正コードＩＥＤは、データＩＤ用の２バイト（１６ビット）構成のエラー訂正コードである。
【００５５】
上記セクタＩＤ（１〜１６）は、１バイト（８ビット）のセクタ情報と、３バイトのセクタ番号（トラック上における論理的な位置を示す論理アドレスとしての論理セクタ番号）から構成されている。セクタ情報は、１ビットのセクタフォーマットタイプ領域、１ビットのトラッキング方法領域、１ビットの反射率領域、１ビットのリザーブ領域、２ビットのエリアタイプ領域、１ビットのデータタイプ領域、１ビットのレイヤ番号領域により構成されている。
【００５６】
論理セクタ番号は、初期欠陥によるスリップ交替処理により、物理セクタ番号と異なったものとなる。
【００５７】
ＰＡ（postamble ）３領域は、復調に必要なステート情報を含んでおり、前のデータ領域の最終バイトの終結を示す領域である。
【００５８】
ガード２領域は、相変化記録媒体特有の繰り返し記録時の終端劣化がデータ領域にまで及ばないようにするために設けられた領域である。
【００５９】
バッファ領域は、データ領域が次のヘッダ部１１にかからないように、光ディスク１を回転するモータの回転変動などを吸収するために設けられた領域である。
【００６０】
ギャップ領域が、１０〜２６バイトという表現になっているのは、ランダムシフトを行うからである。ランダムシフトとは相変化記録媒体の繰り返し記録劣化を緩和するため、データの書き始めの位置をずらすことである。ランダムシフトの長さはデータ領域の最後尾に位置するバッファ領域の長さで調整され、１つのセクタ全体の長さは２６９７バイト一定である。
【００６１】
また、図１において、上記光ディスク１は、モータ２３によって例えば、ゾーンごとに異なった回転数で回転される。このモータ２３は、モータ制御回路２４によって制御されている。
【００６２】
上記光ディスク１に対するデータの記録、あるいは光ディスク１に記録されているデータの再生は、光学ヘッド２５によって行われるようになっている。この光学ヘッド２５は、リニアモータ２６の可動部を構成する駆動コイル２７に固定されており、この駆動コイル２７はリニアモータ制御回路２８に接続されている。
【００６３】
このリニアモータ制御回路２８には、速度検知器２９が接続されており、光学ヘッド２５の速度信号をリニアモータ制御回路２８に送るようになっている。
【００６４】
また、リニアモータ２６の固定部には、図示しない永久磁石が設けられており、上記駆動コイル２７がリニアモータ制御回路２８によって励磁されることにより、光学ヘッド２５は、光ディスク１の半径方向に移動されるようになっている。
【００６５】
上記光学ヘッド２５には、対物レンズ３０が図示しないワイヤあるいは板ばねによって支持されており、この対物レンズ３０は、駆動コイル３１によってフォーカシング方向（レンズの光軸方向）に移動され、駆動コイル３２によってトラッキング方向（レンズの光軸と直交する方向）に移動可能とされている。
【００６６】
また、レーザ制御回路３３によって半導体レーザ発振器３９が駆動されて、レーザ光を発生するようになっている。レーザ制御回路３３は、半導体レーザ発振器３９のモニタ用のフォトダイオードＰＤからのモニタ電流に応じて半導体レーザ発振器３９によるレーザ光の光量を補正するようになっている。
【００６７】
レーザ制御回路３３は、図示しないＰＬＬ回路からの記録用のクロック信号に同期して動作するようになっている。このＰＬＬ回路は、発振器（図示しない）からの基本クロック信号を分周して、記録用のクロック信号を発生するものである。
【００６８】
そして、レーザ制御回路３３によって駆動される半導体レーザ発振器３９より発生されたレーザ光は、コリメータレンズ４０、ハーフプリズム４１、対物レンズ３０を介して光ディスク１上に照射され、この光ディスク１からの反射光は、対物レンズ３０、ハーフプリズム４１、集光レンズ４２、およびシリンドリカルレンズ４３を介して光検知器４４に導かれる。
【００６９】
上記光検知器４４は、４分割の光検知セル４４ａ、４４ｂ、４４ｃ、４４ｄによって構成されている。
【００７０】
上記光検知器４４の光検知セル４４ａの出力信号は、増幅器４５ａを介して加算器４６ａの一端に供給され、光検知セル４４ｂの出力信号は、増幅器４５ｂを介して加算器４６ｂの一端に供給され、光検知セル４４ｃの出力信号は、増幅器４５ｃを介して加算器４６ａの他端に供給され、光検知セル４４ｄの出力信号は、増幅器４５ｄを介して加算器４６ｂの他端に供給されるようになっている。
【００７１】
上記光検知器４４の光検知セル４４ａの出力信号は、増幅器４５ａを介して加算器４６ｃの一端に供給され、光検知セル４４ｂの出力信号は、増幅器４５ｂを介して加算器４６ｄの一端に供給され、光検知セル４４ｃの出力信号は、増幅器４５ｃを介して加算器４６ｄの他端に供給され、光検知セル４４ｄの出力信号は、増幅器４５ｄを介して加算器４６ｃの他端に供給されるようになっている。
【００７２】
上記加算器４６ａの出力信号は差動増幅器ＯＰ２の反転入力端に供給され、この差動増幅器ＯＰ２の非反転入力端には上記加算器４６ｂの出力信号が供給される。これにより、差動増幅器ＯＰ２は、上記加算器４６ａ、４６ｂの差に応じてフォーカス点に関する信号（フォーカス誤差信号）をフォーカシング制御回路４７に供給するようになっている。このフォーカシング制御回路４７の出力信号は、フォーカシング駆動コイル３１に供給され、レーザ光が光ディスク１上で常時ジャストフォーカスとなるように制御される。
【００７３】
上記加算器４６ｃの出力信号は差動増幅器ＯＰ１の反転入力端に供給され、この差動増幅器ＯＰ１の非反転入力端には上記加算器４６ｄの出力信号が供給される。これにより、差動増幅器ＯＰ１は、上記加算器４６ｃ、４６ｄの差に応じてトラッキング誤差信号をトラッキング制御回路４８に供給するようになっている。このトラッキング制御回路４８は、差動増幅器ＯＰ１から供給されるトラッキング誤差信号に応じてトラック駆動信号を作成するものである。
【００７４】
上記トラッキング制御回路４８から出力されるトラック駆動信号は、前記トラッキング方向の駆動コイル３２に供給される。また、上記トラッキング制御回路４８で用いられたトラッキング誤差信号は、リニアモータ制御回路２８に供給されるようになっている。
【００７５】
上記のようにフォーカシング、トラッキングを行った状態での光検知器４４の各光検知セル４４ａ、〜４４ｄの出力の和信号、つまり加算器４６ｃ、４６ｄからの出力信号を加算器４６ｅで加算した信号は、トラック上に形成されたピット（記録データ）からの反射率の変化が反映されている。この信号は、データ再生回路３８に供給され、このデータ再生回路３８において、記録されているデータが再生される。
【００７６】
このデータ再生回路３８で再生された再生データは、付与されているエラー訂正コードＥＣＣを用いてエラー訂正回路５２でエラー訂正を行った後、インターフェース回路５５を介して外部装置としての光ディスク制御装置６２に出力される。
【００７７】
また、上記トラッキング制御回路４８で対物レンズ３０が移動されている際、リニアモータ制御回路２８は、対物レンズ３０が光学ヘッド２５内の中心位置近傍に位置するようにリニアモータ２６つまり光学ヘッド２５を移動するようになっている。
【００７８】
また、レーザ制御回路３３の前段には、データ生成回路３４が設けられている。このデータ生成回路３４には、エラー訂正回路５２から供給される図５に示すような、記録データとしてのＥＣＣブロックのフォーマットデータを、図６に示すように、ＥＣＣブロック用の同期コードを付与した記録用のＥＣＣブロックのフォーマットデータに変換するＥＣＣブロックデータ生成回路３４ａと、このＥＣＣブロックデータ生成回路３４ａからの記録データを８−１６コード変換方式で変調する変調回路３４ｂとを有している。
【００７９】
データ生成回路３４には、エラー訂正回路５２によりエラー訂正符号が付与された記録データやメモリ１０から読出されたエラーチェック用のダミーデータが供給されるようになっている。エラー訂正回路５２には外部装置としての光ディスク制御装置５６からの記録データがインターフェース回路５５およびバス４９を介して供給されるようになっている。
【００８０】
エラー訂正回路５２は、光ディスク制御装置６２から供給される３２Ｋバイトの記録データを２Ｋバイトごとのセクタ単位の記録データに対する横方向と縦方向のそれぞれのエラー訂正符号（ＥＣＣ１、ＥＣＣ２）を付与するとともに、セクタＩＤ（論理アドレス番号）を付与し、図５に示すような、ＥＣＣブロックのフォーマットデータを生成するようになっている。
【００８１】
また、この光ディスク装置６１にはそれぞれフォーカシング制御回路４７、トラッキング制御回路４８、リニアモータ制御回路２８と光ディスク装置の全体を制御するＣＰＵ５０との間で情報の授受を行うために用いられるＤ／Ａ変換器５１が設けられている。
【００８２】
上記モータ制御回路２４、リニアモータ制御回路２８、レーザ制御回路３３、データ再生回路３８、フォーカシング制御回路４７、トラッキング制御回路４８、エラー訂正回路５３等は、バス４９を介してＣＰＵ５０によって制御されるようになっており、このＣＰＵ５０はメモリ１０に記録された制御プログラムによって所定の動作を行うようになされている。
【００８３】
上記メモリ１０は、制御プログラムが記録されていたり、データ記録用に用いられる。このメモリ１０には、上記各ゾーン３ａ、…３ｘ、４、５、６に対する、回転数としての速度データと１トラックずつのセクタ数とが記録されているテーブル１０ａを有している。
【００８４】
上記データ再生回路３８は、図１０、図１１、図１２に示すように、２値化回路７１、ＰＬＬ回路７２、シフトレジスタ７４、復調回路７５、アドレスマーク検知回路７６、語境界カウンタ７７、ＩＥＤチェック回路７８、アドレス比較回路７９、ヘッダ検知信号発生回路８０、同期コード検知回路８１によって構成されている。
【００８５】
上記２値化回路７１は、図１１、図１２に示すように、比較器９１と積分器９２と切換えスイッチ９０とからなるオートスライス回路９３、および上記比較器９１からの出力を遅延する遅延回路９４とこの遅延回路９４からの遅延出力と上記比較器９１からの出力との排他的論理和を取ることによりエッジ検知信号を出力する論理回路９５とからなるエッジ検知回路９６により構成されている。比較器９１は、加算器４６ｅからの出力信号とこの比較器９１の出力信号を積分器９２により積分した信号とを比較する回路である。積分器９２は、図示しないチャージポンプとコンデンサにより構成されている。積分器９２のコンデンサに充電されている電圧が上記切換えスイッチ９０のオンにより放電されるようになっている。上記切換えスイッチ９０は、ＣＰＵ５０からの切換え信号（リセット信号）によりオンするようになっている。このオン時間は一瞬で良い。
【００８６】
上記オートスライス回路９３は、図１３の（ａ）に示すような加算器４６ｅからの出力信号（再生信号）の波形を方形波に近い波形に変更するものであり、その出力波形は図１３の（ｂ）に示すようになっている。上記エッジ検知回路９６は、オートスライス回路９３からの信号波形のエッジを検知する回路であり、そのエッジ検知信号は図１３の（ｃ）に示すようになっている。このエッジ検知回路９６から出力されるエッジ検知信号は、２値化回路７１から出力される２値化信号となり、ＰＬＬ回路７２に出力される。
【００８７】
上記ＰＬＬ回路７２は、エッジ検知回路９６からの２値化信号によりチャネルクロックとチャネルデータとを生成するものであり、図１１、図１２に示すように、位相比較器９７、チャージポンプ９８、積分器９９、および電圧制御発振器（ＶＯＣ）１００により構成されている。すなわち、エッジ検知回路９６からの立下りエッジ、立上りエッジの両エッジでＰＬＬをかけている構成となっている。
【００８８】
上記位相比較器９７は、ロックイン型の位相比較器であり、上記エッジ検知回路９６からの２値化信号（再生信号）と電圧制御発振器１００からのクロック信号との位相を比較し、その比較した位相差に比例したパルス幅を持つ信号を出力する。この位相比較器９７からのクロック信号に同期したデータ（チャネルデータ）はシフトレジスタ７４に出力される。
【００８９】
位相比較器９７は、３個のフリップフロップ回路９７ａ、９７ｂ、９７ｃと２個のアンド回路９７ｄ、９７ｅと２個のインバータ回路９７ｆ、９７ｇとにより構成され、アンド回路９７ｄからの出力信号は図１３の（ｄ）に示すようなチャージ信号となっており、アンド回路９７ｅからの出力信号はデスチャージ信号となっており、それらの信号はチャージポンプ９８に出力される。
【００９０】
上記チャージポンプ９８は、位相比較器９７からのデスチャージ信号からチャージ信号を減算する減算器により構成され、この減算結果は積分器９９で積分されて電圧制御発振器（ＶＯＣ）１００に出力される。
【００９１】
電圧制御発振器（ＶＣＯ；ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌ  ｏｓｃｉｌｌａｔｏｒ）１００は、積分器９９から供給される信号の電圧値（アナログ値）に比例した周波数の２値のクロック信号（チャネルクロック）を出力するものであり、このチャネルクロックは図１３の（ｅ）に示すような信号となっている。
【００９２】
この電圧制御発振器１００のチャネルクロックは、位相比較器９７に出力されるとともに、シフトレジスタ７４、復調回路７５、アドレスマーク検知回路７６、語境界カウンタ７７に出力される。
【００９３】
シフトレジスタ７４は、供給されるチャネルデータを１６ビットのパラレルデータに変換して出力する。このシフトレジスタ７４からの１６ビットのチャネルデータは、復調回路７５、およびアドレスマーク検知回路７６に供給される。
【００９４】
復調回路７５は、語境界カウンタ７７からの語境界信号が供給された際のシフトレジスタ７４からの１６ビットのアドレスデータに対応したアドレスに記憶されているデータをＲＯＭ出力データとして出力する復調ＲＯＭ（図示しない）と、この復調ＲＯＭからのＲＯＭ出力データとしての復調データをＰＬＬ回路７２からのチャネルクロックを分周して作成したデータクロックに応じて、シリアルに変換して出力するパラレル−シリアル変換部（図示しない）などから構成されている。
【００９５】
このＲＯＭ出力データは、上記アドレスデータに対応したあらかじめ定められているたとえば（８、１６）符号変換規則に基づいて、つまり１６ビットのチャネルビットを８ビットのデータに復調されるデータである。
【００９６】
復調回路７５からの復調データ信号は、ＩＥＤチェック回路７８、およびアドレス比較回路７９へ出力される。また、復調回路７５で作成されたデータクロックは、ＩＥＤチェック回路７８、アドレス比較回路７９、およびヘッダ検知信号発生回路８０へ出力される。
【００９７】
アドレスマーク検知回路７６は、比較器により構成され、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットのアドレスマークとが一致するか否かを比較し、一致した際に、アドレスマーク検知信号を出力するものである。アドレスマーク検知回路７６からのアドレスマーク検知信号は語境界カウンタ７７、ＩＥＤチェック回路７８、アドレス比較回路７９、およびヘッダ検知信号発生回路８０に出力される。
【００９８】
語境界カウンタ７７は、アドレスマーク検知回路７６からのアドレスマーク検知信号をトリガとしてカウントを行い、固定長ブロック符号（１６チャネルビット）ごとに語境界信号を出力するものである。語境界カウンタ７７からの語境界信号は復調回路７５に出力される。
【００９９】
ＩＥＤチェック回路７８は、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給された後、復調回路７５から供給される６バイト分のアドレス部ＰＩＤのセクタアドレスと誤り検知コードＩＥＤとをデータクロックに基づいて受入れ、この受入れたセクタアドレスの誤り検知コードＩＥＤとの演算結果が「０」か否かで、セクタアドレスが正しいか否かを判定するものである。
【０１００】
このＩＥＤチェック回路７８のチェック結果は、ヘッダ検知信号発生回路８０に出力される。
【０１０１】
アドレス比較回路７９は、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給された後、復調回路７５から供給される４バイト分のアドレス部ＰＩＤのセクタアドレスをデータクロックに基づいて受入れ、この受入れたセクタアドレス内のＩＤ番号が「１」〜「４」のいずれに対応しているかを比較し、一致するＩＤ番号に対応する信号を出力するものである。アドレス比較回路７９からのＩＤ番号に対応する信号はヘッダ検知信号発生回路８０に出力される。たとえば、ＩＤ番号が「１」の場合「００」が出力され、ＩＤ番号が「２」の場合「０１」が出力され、ＩＤ番号が「３」の場合「１０」が出力され、ＩＤ番号が「４」の場合「１１」が出力される。
【０１０２】
また、アドレス比較回路７９は、受入れたセクタアドレスをアドレスデータとしてＣＰＵ３０へ出力するようになっている。
【０１０３】
ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生するものであり、たとえばアドレスマーク検知信号が供給されてからのバイト数を復調回路７５からのデータクロックにより計数するバイナリカウンタにより構成されている。このヘッダ検知信号発生回路８０からのヘッダ検知信号は、ＣＰＵ５０へ出力される。たとえば、チェック結果が正しくＩＤ番号として「１」を示す信号が供給された場合、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給されてから９４バイト後にヘッダ検知信号を発生し、チェック結果が正しくＩＤ番号として「２」を示す信号が供給された場合、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給されてから７６バイト後にヘッダ検知信号を発生し、チェック結果が正しくＩＤ番号として「３」を示す信号が供給された場合、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給されてから３０バイト後にヘッダ検知信号を発生し、チェック結果が正しくＩＤ番号として「４」を示す信号が供給された場合、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給されてから１２バイト後にヘッダ検知信号を発生するようになっている。
【０１０４】
上記同期コード検知回路８１は、バイトカウンタと比較器により構成され、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号を同期コード未検知回路８２へ出力するものである。
【０１０５】
上記同期コード未検知回路８２は、フレームカウンタと同期コード検知窓信号発生回路と同期コード未検知判断回路により構成され、上記同期コード検知回路８１からの同期コード検知信号を基準にバイト数をカウントし、このカウント値が所定値の間、同期コード検知窓信号を発生し、この信号が発生している間に上記同期コード検知回路８１からの同期コード検知信号が供給されなかった際に、同期コード未検知信号をＣＰＵ５０へ出力するものである。
【０１０６】
次に、上記のような構成において、所定のブロックのセクタの再生動作を説明する。
【０１０７】
すなわち、加算器２６ｅからの出力信号としての再生信号が２値化回路７１で２値化され、ＰＬＬ回路７２によりチャネルデータとチャネルクロックとが生成されてシフトレジスタ７４に供給される。
【０１０８】
また、ＰＬＬ回路７２からのチャネルクロックは、復調回路７５、アドレスマーク検知回路７６、語境界カウンタ７７、同期コード検知回路８１に供給される。
【０１０９】
すなわち、加算器２６ｅの出力信号としての再生信号は、オートスライス回路９３内の比較器９１の反転入力端に供給される。また、比較器９１の非反転入力端には積分器９２により設定されているスライスレベルが供給されている。これにより、比較器９１は、加算器２６ｅからの再生信号を積分器９２からのスライスレベルによりスライスすることにより、方形波に近い波形に変更してエッジ検知回路９６へ出力するとともに、積分器９２に出力する。この比較器９１の出力により積分器９２からのスライスレベルが変更される。
【０１１０】
また、エッジ検知回路９６は、比較器９１からの信号波形のエッジを検知して、この検知したエッジ検知信号を２値化信号としてＰＬＬ回路７２の位相比較器９７へ出力する。
【０１１１】
上記エッジ検知回路９６からの２値化信号（再生信号）と電圧制御発振器１００からのクロック信号との位相を比較し、その比較した位相差に比例したパルス幅を持つ信号を出力する。
【０１１２】
この位相比較器９７からのクロック信号に同期したデータ（チャネルデータ）はシフトレジスタ７４に出力され、チャージ信号とデスチャージ信号とはチャージポンプ９８に出力される。
【０１１３】
上記チャージポンプ９８は、位相比較器９７からのデスチャージ信号からチャージ信号を減算する減算器により構成され、この減算結果は積分器９９で積分されて電圧制御発振器（ＶＯＣ）１００に出力される。
【０１１４】
電圧制御発振器１００は、積分器９９から供給される信号の電圧値（アナログ値）に比例した周波数の２値のクロック信号（チャネルクロック）をシフトレジスタ７４、復調回路７５、アドレスマーク検知回路７６、語境界カウンタ７７、同期コード検知回路８１へ出力する。
【０１１５】
この状態において、シフトレジスタ７４は、供給されるチャネルデータを１６ビットのパラレルデータに変換し、復調回路７５、およびアドレスマーク検知回路７６に供給する。アドレスマーク検知回路７６は、シフトレジスタ７４からのチャネルデータによりアドレスマークが検知された際にアドレスマーク検知信号を語境界カウンタ７７、ＩＥＤチェック回路７８、アドレス比較回路７９、およびヘッダ検知信号発生回路８０に供給する。語境界カウンタ７７は、アドレスマーク検知回路７６からのアドレスマーク検知信号をトリガとしてカウントを行い、固定長ブロック符号（１６チャネルビット）ごとに語境界信号を復調回路７５に出力する。
【０１１６】
復調回路７５は、語境界カウンタ７７からの語境界信号が供給された際のシフトレジスタ７４からの１６ビットのアドレスデータをＲＯＭ出力データに変換し、チャネルクロックを分周して作成したデータクロックに応じて、シリアルに変換した復調データ信号をＩＥＤチェック回路７８、およびアドレス比較回路７９へ出力する。また、復調回路７４で作成されたデータクロックは、ＩＥＤチェック回路７８、アドレス比較回路７９、ヘッダ検知信号発生回路８０、および同期コード未検知回路８２へ出力される。
【０１１７】
ＩＥＤチェック回路７８は、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給された後、復調回路７４から供給される６バイト分のアドレス部ＰＩＤのセクタアドレスと誤り検知コードＩＥＤとをデータクロックに基づいて受入れ、この受入れたセクタアドレスの誤り検知コードＩＥＤとの演算結果が「０」か否かで、セクタアドレスが正しいか否かを判定し、この判定結果をヘッダ検知信号発生回路８０に出力する。
【０１１８】
また、アドレス比較回路７９は、アドレスマーク検知回路７６からのアドレスマーク検知信号が供給された後、復調回路７５から供給される４バイト分のアドレス部ＰＩＤのセクタアドレスをデータクロックに基づいて受入れ、この受入れたセクタアドレス内のＩＤ番号が「１」〜「４」のいずれに対応しているかを比較し、一致するＩＤ番号に対応する信号をヘッダ検知信号発生回路８０に出力する。
【０１１９】
そして、ＣＰＵ５０は、そのアドレスデータと上記再生処理を開始するアドレスデータとが一致するか否かを判断し、一致しない場合、再度上述したアクセス処理を行う。
【０１２０】
一致している場合、ＣＰＵ５０はデータ再生回路３８内の復調回路７５により復調されるその先頭のセクタのデータ領域のデータをエラー訂正回路５２へ出力する。さらに、続くセクタごとのデータ領域のデータをエラー訂正回路５２へ出力する。これにより、１ＥＣＣブロック分のデータがエラー訂正回路５２に供給される。このエラー訂正回路５２によるエラー訂正処理がなされた際、ＣＰＵ５０は、再生したＥＣＣブロック内の再生が指示されたセクタのデータを、再生結果として光ディスク制御回路６２へ出力する
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、上記同期コード検知回路８１へ出力する。
【０１２１】
すると、上記同期コード検知回路８１は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号を同期コード未検知回路８２へ出力される。
【０１２２】
これにより、同期コード未検知回路８２は、上記同期コード検知回路８１からの同期コード検知信号を基準にバイト数をカウントし、このカウント値が所定値の間、同期コード検知窓信号を発生し、この信号が発生している間に上記同期コード検知回路８１からの同期コード検知信号が供給されなかった際に、同期コード未検知信号をＣＰＵ５０へ出力するものである。
【０１２３】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、同期コード未検知信号が供給された際、同期コードの未検知によりスライスレベル値が不適切な値となったと判別し、上記オートスライス回路９３内の切換えスイッチ９０へ切換え信号（リセット信号）を出力する。
【０１２４】
この後（所定時間後）、再び切換えスイッチ９０がオフされることにより、積分器９２内のコンデンサが比較器９１の出力により充電されることにより、積分器９２の出力がスライスレベルとして比較器９１の非反転入力端へ出力される。
この結果、ＣＰＵ５０からの切換え信号により切換えスイッチ９０の切換えを行うことにより、オートスライス回路９３内の積分器９２のコンデンサの充電電圧が放電され、比較器９１のスライスレベルがリセット（０：初期値）されることにより、つまりコンデンサを一旦参照電圧にショートさせることにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が、図１４に示す欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１２５】
次に、第２の実施態様について説明する。
【０１２６】
上述した第１の実施態様では、同期コードが検出されなかった時、オートスライス回路の積分器（コンデンサ）の充電電圧を放電することにより、積分器の出力であるオートスライス回路のスライスレベルをリセットする場合について説明したが、第２の実施態様では、図１５、図１６、図１７に示すように、オートスライス回路９３内の積分器９２の出力がＡ／Ｄ変換器１０１を介してＣＰＵ５０と接続され、オートスライス回路９３内の比較器９１の非反転入力端には、ＣＰＵ５０がＤ／Ａ変換器１０２を介して接続される構成となり、オートスライス回路９３内の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給されるものにおいて、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更するようにしたものである。
【０１２７】
なお、上述した第１の実施態様と同一部分については説明を省略する。
【０１２８】
すなわち、図１５に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。また、あらかじめ設定されている適性値としてのスライスレベル値は、メモリ１０に記憶されている。
【０１２９】
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、上記同期コード検知回路８１へ出力する。
【０１３０】
すると、上記同期コード検知回路８１は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号を同期コード未検知回路８２へ出力される。
【０１３１】
これにより、同期コード未検知回路８２は、上記同期コード検知回路８１からの同期コード検知信号を基準にバイト数をカウントし、このカウント値が所定値の間、同期コード検知窓信号を発生し、この信号が発生している間に上記同期コード検知回路８１からの同期コード検知信号が供給されなかった際に、同期コード未検知信号をＣＰＵ５０へ出力するものである。
【０１３２】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、同期コード未検知信号が供給された際、同期コードの未検知によりスライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１３３】
この後（所定時間後）、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１３４】
この結果、同期コードが検知できなかった際に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、つまり、スライスレベル値が適正値よりずれていると判断しスライスレベルを一旦初期値に設定することにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１３５】
次に、第３の実施態様について説明する。
【０１３６】
上述した第２の実施態様では、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更する場合について説明したが、第３の実施態様では、ＶＦＯの引込み時のオートスライス回路９３内の積分器９２の出力としてのＡ／Ｄ変換器１０１からのディジタル値の平均値をメモリ１０に記憶しておき、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をメモリ１０に記憶しておいた平均値に変更するようにしたものである。
【０１３７】
なお、上述した第２の実施態様と同一部分については説明を省略する。
【０１３８】
すなわち、図１５、図１６、図１７に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。
【０１３９】
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、上記同期コード検知回路８１、ＣＰＵ５０へ出力する。
【０１４０】
すると、ＣＰＵ５０は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントする図示しないバイナリカウンタからのカウント値に応じてＶＦＯ３領域を判断し、このＶＦＯ３領域を判断している際に、オートスライス回路９３の積分器９２からＡ／Ｄ変換器１０１を介して供給されるディジタル値の平均値を適性なスライスレベルと判断し、メモリ１０に記憶する。
【０１４１】
また、上記同期コード検知回路８１は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号を同期コード未検知回路８２へ出力される。
【０１４２】
これにより、同期コード未検知回路８２は、上記同期コード検知回路８１からの同期コード検知信号を基準にバイト数をカウントし、このカウント値が所定値の間、同期コード検知窓信号を発生し、この信号が発生している間に上記同期コード検知回路８１からの同期コード検知信号が供給されなかった際に、同期コード未検知信号をＣＰＵ５０へ出力するものである。
【０１４３】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、同期コード未検知信号が供給された際、同期コードの未検知によりスライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値（ＶＦＯ引込み時のスライスレベルの平均値）を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１４４】
この後、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１４５】
この結果、同期コードが検知できなかった際に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、つまり、スライスレベル値が適正値よりずれていると判断しスライスレベルを一旦上記平均値に設定することにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１４６】
次に、第４の実施態様について説明する。
【０１４７】
上述した第２の実施態様では、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更する場合について説明したが、第４の実施態様では、同期コードの検知ごとにオートスライス回路９３内の積分器９２の出力としてのＡ／Ｄ変換器１０１からのディジタル値を適性値としてメモリ１０に記憶しておき、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をメモリ１０に記憶しておいた適性値に変更するようにしたものである。
【０１４８】
なお、上述した第２の実施態様と同一部分については説明を省略する。
【０１４９】
すなわち、図１８、図１６、図１７に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。また、図１８に示すように、同期コード検知回路８１から同期コード検知信号がＣＰＵ５０へ供給される構成となっている。
【０１５０】
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、上記同期コード検知回路８１へ出力する。
【０１５１】
すると、上記同期コード検知回路８１は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号を同期コード未検知回路８２およびＣＰＵ５０へ出力される。
【０１５２】
すると、ＣＰＵ５０は、上記同期コード検知回路８１から同期コード検知信号が供給された際に、オートスライス回路９３の積分器９２からＡ／Ｄ変換器１０１を介して供給されるディジタル値を適性なスライスレベルと判断し、メモリ１０に記憶する。
【０１５３】
また、同期コード未検知回路８２は、上記同期コード検知回路８１からの同期コード検知信号を基準にバイト数をカウントし、このカウント値が所定値の間、同期コード検知窓信号を発生し、この信号が発生している間に上記同期コード検知回路８１からの同期コード検知信号が供給されなかった際に、同期コード未検知信号をＣＰＵ５０へ出力する。
【０１５４】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、同期コード未検知信号が供給された際、同期コードの未検知によりスライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１５５】
この後、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１５６】
この結果、同期コードが検知できなかった際に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、つまり、スライスレベル値が適正値よりずれていると判断しスライスレベルを同期コード検知時のスライスレベル値に設定することにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１５７】
次に、第５の実施態様について説明する。
【０１５８】
上述した第１の実施態様では、同期コードが検出されなかった時、オートスライス回路の積分器（コンデンサ）の充電電圧を放電することにより、積分器の出力であるオートスライス回路のスライスレベルをリセットする場合について説明したが、第５の実施態様では、図１９、図２０、図２１に示すように、第１の実施態様の同期コード検知回路８１、同期コード未検知回路８２を削除し、代わりにオートスライス回路９３からの出力信号の立上りエッジと立下りエッジの位相差が大きくなったことを判断する（ある値より大きくなったときスライスレベルが適正値にないと判断する）スライスレベル判断回路１０５を設け、このスライスレベル判断回路１０５からの出力信号を切換え信号としてオートスライス回路９３のスライスレベルをリセットするようにしても良い。
【０１５９】
この場合、スライスレベル判断回路１０５は、オートスライス回路９３の出力信号とＰＬＬ回路７２内の位相比較器９７から出力されるチャージ信号とにより、オートスライス回路９３からの出力信号の立上りエッジと立下りエッジの位相差が大きくなったことを判断するものであり、図２１に示すように、インバータ回路１０５ａ、アンド回路１０５ｂ、１０５ｃ、チャージポンプ１０５ｄ、ローパスフィルタ１０５ｅ、比較器１０５ｆにより構成されている。
【０１６０】
オートスライス回路９３からの出力信号をインバータ回路１０５ａで反転した信号と位相比較器９７からのチャージ信号との論理積をアンド回路１０５ｂにより取ることにより、アンド回路１０５ｂから、図２２の（ｆ）、図２３の（ｆ）に示すような立下りエッジ信号がチャージポンプ１０５ｄに出力される。
【０１６１】
また、オートスライス回路９３からの出力信号と位相比較器９７からのチャージ信号との論理積をアンド回路１０５ｃにより取ることにより、アンド回路１０５ｃから、図２２の（ｇ）、図２３の（ｇ）に示すような立上りエッジ信号がチャージポンプ１０５ｄに出力される。
【０１６２】
上記チャージポンプ１０５ｄは、アンド回路１０５ｂからの立下りエッジ信号とアンド回路１０５ｃからの立上りエッジ信号を減算する減算器により構成され、この減算結果はローパスフィルタ１０５ｅを介して比較器１０５ｆに出力される。すなわち、図２４の（ａ）に示すような再生信号に対するスライスレベルの変動に対して、図２４の（ｂ）に示すような、立下りエッジ信号と立上りエッジ信号との位相差に応じた信号を出力する。
【０１６３】
比較器１０５ｆは、ローパスフィルタ１０５ｅからの立下りエッジ信号と立上りエッジ信号との位相差に応じた信号値と基準値（リファレンス値）とを比較し、基準値よりも大きい位相差が生じた際に、スライスレベルの異常と判断し、切換え信号を上記切換えスイッチ９０へ出力するものである。
【０１６４】
また、加算器４６ｅからの再生信号を図２２の（ａ）、図２３の（ａ）に示し、オートスライス回路９３の出力信号を図２２の（ｂ）、図２３の（ｂ）に示し、エッジ検知回路９６のエッジ検知信号を図２２の（ｃ）、図２３の（ｃ）に示し、位相比較器９７のチャージ信号を図２２の（ｄ）、図２３の（ｄ）に示し、電圧制御発振器１００のチャネルクロックを図２２の（ｅ）、図２３の（ｅ）に示す。
【０１６５】
なお、上述した第１の実施態様と同一部分については説明を省略する。
【０１６６】
すなわち、再生処理を行っている際に、図２２の（ｆ）、（ｇ）に示すように、立上りエッジと立下りエッジの位相差が少ない場合には、スライスレベル判断回路１０５がスライスレベルが適切であると判断し、切換え信号を出力しないようになっている。
【０１６７】
また、再生処理を行っている際に、図２３の（ｆ）、（ｇ）に示すように、立上りエッジと立下りエッジの位相差が大きい場合には、スライスレベル判断回路１０５がスライスレベルがずれていると判断し、切換え信号を切換えスイッチ９０へ出力する。
【０１６８】
この後（所定時間後）、再び切換えスイッチ９０がオフされることにより、積分器９２内のコンデンサが比較器９１の出力により充電されることにより、積分器９２の出力がスライスレベルとして比較器９１の非反転入力端へ出力される。この結果、スライスレベル判断回路１０５からの切換え信号により切換えスイッチ９０の切換えを行うことにより、オートスライス回路９３内の積分器９２のコンデンサの充電電圧が放電され、比較器９１のスライスレベルが一旦リセット（０：初期値）されることにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１６９】
次に、第６の実施態様について説明する。
【０１７０】
上述した第５の実施態様では、立上りエッジと立下りエッジの位相差が大きい場合に、オートスライス回路の積分器（コンデンサ）の充電電圧を放電することにより、積分器の出力であるオートスライス回路のスライスレベルをリセットする場合について説明したが、第６の実施態様では、図２５、図２６、図２７に示すように、オートスライス回路９３内の積分器９２の出力がＡ／Ｄ変換器１０１を介してＣＰＵ５０と接続され、オートスライス回路９３内の比較器９１の非反転入力端には、ＣＰＵ５０がＤ／Ａ変換器１０２を介して接続され、スライスレベル判断回路１０５の出力信号がスライスレベル異常判断信号としてＣＰＵ５０へ出力される構成となり、オートスライス回路９３内の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給されるものにおいて、立上りエッジと立下りエッジの位相差が大きい場合に、つまりスライスレベル判断回路１０５のスライスレベル異常判断信号が出力された際に、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更するようにしたものである。
【０１７１】
なお、上述した第５の実施態様と同一部分については説明を省略する。
【０１７２】
すなわち、図２６、図２７に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。また、あらかじめ設定されている適性値としてのスライスレベル値は、メモリ１０に記憶されている。
【０１７３】
このような状態において、図２３の（ｆ）、（ｇ）に示すように、立上りエッジと立下りエッジの位相差が大きい場合には、スライスレベル判断回路１０５からＣＰＵ５０へスライスレベル異常判断信号を出力する。
【０１７４】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、スライスレベル異常判断信号が供給された際、スライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１７５】
この後（所定時間後）、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１７６】
この結果、立上りエッジと立下りエッジの位相差が大きい場合に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１７７】
次に、第７の実施態様について説明する。
【０１７８】
上述した第６の実施態様では、立上りエッジと立下りエッジの位相差が大きい場合に、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更する場合について説明したが、第７の実施態様では、ＶＦＯの引込み時のオートスライス回路９３内の積分器９２の出力としてのＡ／Ｄ変換器１０１からのディジタル値の平均値をメモリ１０に記憶しておき、立上りエッジと立下りエッジの位相差が大きい場合に、つまりスライスレベル判断回路１０５のスライスレベル異常判断信号が出力された際に、ＣＰＵ５０から出力されるスライスレベル値をメモリ１０に記憶しておいた平均値に変更するようにしたものである。
【０１７９】
なお、上述した第６の実施態様と同一部分については説明を省略する。
【０１８０】
すなわち、図２５、図２６、図２７に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。
【０１８１】
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、ＣＰＵ５０へ出力する。
【０１８２】
すると、ＣＰＵ５０は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントする図示しないバイナリカウンタからのカウント値に応じてＶＦＯ３領域を判断し、このＶＦＯ３領域を判断している際に、オートスライス回路９３の積分器９２からＡ／Ｄ変換器１０１を介して供給されるディジタル値の平均値を適性なスライスレベルと判断し、メモリ１０に記憶する。
【０１８３】
また、図２３の（ｆ）、（ｇ）に示すように、立上りエッジと立下りエッジの位相差が大きい場合には、スライスレベル判断回路１０５からＣＰＵ５０へスライスレベル異常判断信号を出力する。
【０１８４】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、スライスレベル異常判断信号が供給された際、スライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値（ＶＦＯ引込み時のスライスレベルの平均値）を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１８５】
この後、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１８６】
この結果、立上りエッジと立下りエッジの位相差が大きい場合に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１８７】
次に、第８の実施態様について説明する。
【０１８８】
上述した第６の実施態様では、立上りエッジと立下りエッジの位相差が大きい場合に、ＣＰＵ５０から出力されるスライスレベル値をあらかじめメモリ１０に設定されている適性値に変更する場合について説明したが、第８の実施態様では、第１の実施形態で説明した同期コード検知回路８１を有し、同期コードの検知ごとにオートスライス回路９３内の積分器９２の出力としてのＡ／Ｄ変換器１０１からのディジタル値を適性値としてメモリ１０に記憶しておき、同期コードが検出されなかった時、ＣＰＵ５０から出力されるスライスレベル値をメモリ１０に記憶しておいた適性値に変更するようにしたものである。
【０１８９】
なお、上述した第６の実施態様と同一部分については説明を省略する。
【０１９０】
すなわち、図２８、図２６、図２７に示すように、オートスライス回路９３の積分器９２の出力がＡ／Ｄ変換器１０１によりディジタル値に変換されて、ＣＰＵ５０を介してそのディジタル値としてのスライスレベル値が再びＤ／Ａ変換器１０２によりアナログ信号に変換されて、比較器９１の非反転入力端に供給される。また、図２８に示すように、同期コード検知回路８１から同期コード検知信号がＣＰＵ５０へ供給される構成となっている。
【０１９１】
このような状態において、上記ヘッダ検知信号発生回路８０は、ＩＥＤチェック回路７８からのチェック結果が正しいものである場合にアドレス比較回路７９から供給されるＩＤ番号に対応する信号と、アドレスマーク検知回路７６からのアドレスマーク検知信号と復調回路７５からのデータクロックとにより計数されるバイト数とに応じて、ミラーマーク領域の終了時に対応してヘッダ検知信号を発生し、上記同期コード検知回路８１へ出力する。
【０１９２】
すると、上記同期コード検知回路８１は、ヘッダ検知信号発生回路８０からのヘッダ検知信号を基準にバイト数をカウントし、このカウント値に応じてデータ領域に対応している間、ＰＬＬ回路７２からのチャネルクロックが供給されるごとに、シフトレジスタ７４からの１６ビットのチャネルデータと１６ビットの同期コードパターン（共通コードのパターン）とが一致するか否かを比較し、一致した際に、同期コード検知信号をＣＰＵ５０へ出力される。
【０１９３】
すると、ＣＰＵ５０は、上記同期コード検知回路８１から同期コード検知信号が供給された際に、オートスライス回路９３の積分器９２からＡ／Ｄ変換器１０１を介して供給されるディジタル値を適性なスライスレベルと判断し、メモリ１０に記憶する。
【０１９４】
また、図２３の（ｆ）、（ｇ）に示すように、立上りエッジと立下りエッジの位相差が大きい場合には、スライスレベル判断回路１０５からＣＰＵ５０へスライスレベル異常判断信号をへ出力する。
【０１９５】
これにより、ＣＰＵ５０は、所定のブロックのセクタの再生中において、スライスレベル異常判断信号が供給された際、スライスレベル値が不適切な値となったと判別し、上記メモリ１０から適性値としてのディジタル値を読出し、Ｄ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１９６】
この後、再びＣＰＵ５０は、Ａ／Ｄ変換器１０１から供給されるディジタル値を、そのままＤ／Ａ変換器１０２でアナログ値に変換してスライスレベルとして比較器９１の非反転入力端へ出力する。
【０１９７】
この結果、立上りエッジと立下りエッジの位相差が大きい場合に、オートスライス回路９３内の比較器９１に供給されるスライスレベルが適性値に変更されることにより、再生信号から方形波を生成するオートスライス回路のスライスレベル値が欠陥やデータパターンによりずれてしまうという欠点を回避できる。
【０１９８】
【発明の効果】
以上詳述したように、この発明によれば、データパターンや、欠陥によらず安定した再生信号処理ができる光ディスク装置を提供できる。
【図面の簡単な説明】
【図１】図１は、この発明の実施形態に係る光ディスクシステムの概略構成を示すブロック図である。
【図２】図２は、図１に示した光ディスクの概略構成を示す平面図。
【図３】図３は、図１に示した光ディスクの概略構成を示す図。
【図４】図４は、図１に示した光ディスクの各ゾーンごとの回転数と１トラックのセクタ数とを説明するための図。
【図５】図５は、図１に示した光ディスクのＥＣＣブロックの構成を説明するための図。
【図６】図６は、図１に示した光ディスクのＥＣＣブロックの構成を説明するための図。
【図７】図７は、図６に示されるＥＣＣブロックの各セクタの構成を説明するための図。
【図８】図８は、図２に示される光ディスクのヘッダ部のプリフォーマットデータを説明するための図。
【図９】図９は、図６に示されたＥＣＣブロックのセクタフォーマットを示す図。
【図１０】図１０は、第１の実施態様のデータ再生回路の構成を説明するためのブロック図。
【図１１】図１１は、第１の実施態様のデータ再生回路の要部の構成を説明するためのブロック図。
【図１２】図１２は、第１の実施態様のデータ再生回路の要部の構成を説明するための回路図。
【図１３】図１３は、図１２に示したデータ再生回路の要部の信号波形を説明するための図。
【図１４】従来のスライスレベルの変動状態を説明するための波形図。
【図１５】図１５は、第２、第３の実施態様のデータ再生回路の構成を説明するためのブロック図。
【図１６】図１６は、第２、第３の実施態様のデータ再生回路の要部の構成を説明するためのブロック図。
【図１７】図１７は、第２、第３の実施態様のデータ再生回路の要部の構成を説明するための回路図。
【図１８】図１８は、第４の実施態様のデータ再生回路の構成を説明するためのブロック図。
【図１９】図１９は、第５の実施態様のデータ再生回路の構成を説明するためのブロック図。
【図２０】図２０は、第５の実施態様のデータ再生回路の要部の構成を説明するためのブロック図。
【図２１】図２１は、第５の実施態様のデータ再生回路の要部の構成を説明するための回路図。
【図２２】図２２は、図２１に示したデータ再生回路の要部の信号波形を説明するための図。
【図２３】図２３は、図２１に示したデータ再生回路の要部の信号波形を説明するための図。
【図２４】図２４は、スライスレベルの変動状態とローパスフィルタから出力される位相ずれに伴う信号波形を説明するための波形図。
【図２５】図２５は、第６、第７の実施態様のデータ再生回路の構成を説明するためのブロック図。
【図２６】図２６は、第６、第７の実施態様のデータ再生回路の要部の構成を説明するためのブロック図。
【図２７】図２７は、第６、第７の実施態様のデータ再生回路の要部の構成を説明するための回路図。
【図２８】図２８は、第８の実施態様のデータ再生回路の構成を説明するためのブロック図。
【符号の説明】
１…光ディスク
１０…メモリ
２５…光学ヘッド
３８…データ再生回路
５０…ＣＰＵ
７１…２値化回路
７２…ＰＬＬ回路
８１…同期コード検知回路
８２…同期コード未検知回路
９０…切換えスイッチ
９１…比較器
９２…積分器
９３…オートスライス回路
９６…エッジ検知回路
【図１】
0003839917.tif 000002
【図２】
0003839917.tif 000003
【図３】
0003839917.tif 000004
【図４】
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【図５】
0003839917.tif 000006
【図６】
0003839917.tif 000007
【図７】
0003839917.tif 000008
【図８】
0003839917.tif 000009
【図９】
0003839917.tif 000010
【図１０】
0003839917.tif 000011
【図１１】
0003839917.tif 000012
【図１２】
0003839917.tif 000013
【図１３】
0003839917.tif 000014
【図１４】
0003839917.tif 000015
【図１５】
0003839917.tif 000016
【図１６】
0003839917.tif 000017
【図１７】
0003839917.tif 000018
【図１８】
0003839917.tif 000019
【図１９】
0003839917.tif 000020
【図２０】
0003839917.tif 000021
【図２１】
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【図２２】
0003839917.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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