(57)【特許請求の範囲】
【請求項１】
奇数フィールドと偶数フィールドとで構成されるインターレース方式の映像信号をノンインターレース方式で表示するために、各ラインの映像データを一つのメモリに書き込む映像信号処理回路において、
各ラインの映像データをドット単位で前記メモリに書き込むための書き込みクロックを生成する書き込み信号生成部と、
映像信号の水平表示期間に対応する水平表示期間信号を生成する水平表示期間信号生成部と、
映像信号の垂直表示期間に対応する垂直表示期間信号を生成する垂直表示期間信号生成部と、
水平表示期間信号と垂直表示期間信号とから、垂直表示期間中の水平表示期間において映像信号の各ラインの映像データの前記メモリへの書き込みを許可する書き込みイネーブル信号を生成する書き込みイネーブル信号生成部と、
水平表示期間でない期間内に１ライン分のドット数を計数可能な周期のクロックであるアドレス制御基本クロックを生成するアドレス制御基本信号生成部と、
奇数フィールドの各ラインの映像データの前記メモリへの書き込みに際しては所定のタイミングから水平表示期間でない期間ごとに、アドレス制御基本クロックによって１ライン分のドット数が計数される期間だけ当該アドレス制御基本クロックをアドレス制御クロックとして出力し、偶数フィールドの各ラインの映像データの前記メモリへの書き込みに際しては前記所定のタイミングを１ライン分の期間だけ切り替えて前記のアドレス制御クロックの出力を行うアドレス制御信号出力部と、
水平表示期間において書き込みクロックを、他の期間においてアドレス制御クロックを選択して前記メモリに与えるクロック選択部と
を備え、
前記メモリは、前記クロック選択部から書き込みクロックが与えられている期間において書き込みクロックに同期して１ライン分の映像データが記憶され、アドレス制御クロックが与えられている期間においてアドレス制御クロックに従って１ライン分のアドレスがインクリメントされるべくなしてあることを特徴とする映像信号処理回路。
【請求項２】
前記書き込みクロックは、前記アドレス制御基本クロックを分周することで生成されていることを特徴とする請求項１に記載の映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターレース方式のNTSC映像信号をデジタル信号化して一つのメモリに一旦書き込み、ノンインターレース方式で表示するための映像信号処理回路に関する。
【０００２】
【従来の技術】
アナログ映像信号をＣＲＴ、ＬＣＤ等の表示装置へ出力する場合、アナログ映像信号を一旦デジタル映像信号に変換してメモリに書き込み、その状態で輝度補正、周波数変換、ノイズ除去等の処理を行ない、ノンインターレース方式で出力して表示装置に出力する。この際、メモリに書き込まれる映像信号はその走査方法の違いによってインターレース方式（飛び越し走査方式）またはノンインターレース方式（順次操作方式）の二通りがある。
【０００３】
ノンインターレース方式は、画面の左上から水平走査線を走査時に飛びこすことなく順次走査し一回の走査で１フレームの画像を形成する走査方式である。このノンインターレース方式では走査線を順次走査するため、メモリにも順次書き込み方式が採用され、制御も容易で制御回路も簡潔に実現できる。一方、現在、日本国内でのテレビの標準映像信号であるＮＴＳＣ信号に採用されているインターレース方式は、映像信号の奇数フィールドの走査と、偶数フィールドの走査とを交互に行なうことによって１フレームの画像を形成する走査方式である。このインターレース方式では、二回の走査で一つのフレームが形成される。従来、ＮＴＳＣ信号をメモリに書き込む際の書き込み方式としては以下のものがある。
【０００４】
図１１は特開昭６２−１６３０９２号公報に開示のメモリ制御方法に係る装置の構成例を示すブロック図である。この装置を用いてインターレース方式の映像信号をメモリに書き込む際にはこの映像信号の奇数フィールドを書き込むための奇数フィールドメモリ１３と、偶数フィールドを書き込むための偶数フィールドメモリ１４とを用いる。
【０００５】
書き込み先制御回路１２は、映像信号が奇数フィールドの信号であるか、偶数フィールドの信号であるかを同期信号分離回路１１がアナログの映像信号から分離した同期信号により判断し、奇数フィールド用である場合にはＡ／Ｄ変換器１６でデジタル化された映像信号を奇数フィールドメモリ１３に、偶数フィールド用である場合にはＡ／Ｄ変換器１６でデジタル化された映像信号を偶数フィールドメモリ１４にそれぞれ振り分けて書き込む。
【０００６】
図１２は上述の両フィールドメモリ１３及び１４に各ライン単位の映像信号が書き込まれた状態を示すメモリマップであり、奇数フィールドメモリ１３にはライン１，３…が、偶数フィールドメモリ１４にはライン２，４…がそれぞれ書き込まれている。
【０００７】
このようにして両フィールドメモリ１３及び１４に書き込み先制御回路１２によって分離して書き込まれた映像信号は、図示しない表示用同期信号に同期してマルチプレクサ１５によって復元されてＲＧＢ信号としてブラウン管等に供給される。
【０００８】
図１３は特開平８−３２９３８号公報に開示のメモリアドレス制御方法に係る装置の構成例を示すブロック図である。ここでは、奇数フィールドメモリと偶数フィールドメモリとに代えて、１個で奇偶両フィールドの映像信号を書き込むことのできる奇偶フィールドメモリ２４を有し、奇数フィールド映像信号の書き込み時と偶数フィールド映像信号の書き込み時とで奇偶フィールドメモリ２４のアドレスバスの接続先を切り替える接続切替部２３を設けている。
【０００９】
接続切替部２３は、一端側でアドレスカウンタ回路２２と接続し、他端側で奇偶フィールドメモリ２４と接続している。この回路にインターレース方式の映像信号が入力されると同期信号分離回路２１の制御によりアドレスカウンタ回路２２が適宜のアドレスを発生して奇数フィールドのライン１，ライン３…ライン２ｎ−１の映像データが奇偶フィールドメモリ２４のそれぞれに割り当てられるアドレスで定まる書き込み先に書き込まれ、次に偶数フィールドのライン２，ライン４…ライン２ｎの映像データが同様に奇偶フィールドメモリ２４のそれぞれに割り当てられるアドレスで定まる書き込み先に書き込まれる。
【００１０】
図１４は上述の奇偶フィールドメモリ２４に各ライン単位の映像信号が書き込まれた状態を示すメモリマップであり、奇偶フィールドメモリ２４にはライン１，２，３，４…が書き込まれて、そのまま１フレームの映像データになっている。
【００１１】
このようにして奇偶フィールドメモリ２４に書き込まれた映像信号は、図示しない表示用同期信号に同期してそのままＲＧＢ信号としてブラウン管等に供給される。
【００１２】
【発明が解決しようとする課題】
上述の特開昭６２−１６３０９２号公報に開示されているメモリアドレス制御方法では、映像信号を書き込む際には、奇偶両フィールド毎にそれぞれ別々のメモリが必要であるためコストが高く、また、メモリの基板占有面積も大きくなる。一方、特開平８−３２９３８号公報に開示されているメモリアドレス制御方法では、１個のメモリを用いて映像信号の奇偶両フィールドを書き込むためにメモリの基板占有面積は小さくなるが、映像信号の奇数フィールの書き込み時と偶数フィールドの書き込み時とでメモリのアドレスバスの接続先を切り替える接続先切替部を設けて映像信号を書き込むので、装置が非常に大がかりになり、また、アドレスバス機能が付いているメモリを使用しなければならないので使用できるメモリの種類が限られ装置のコスト上昇を招来する。
【００１３】
本発明は斯かる事情に鑑みてなされたものであり、映像信号から生成したアドレス制御信号及び書き込み信号を用いて、奇数フィールドの映像データの書き込みに際しては偶数フィールドの映像データの書き込みに必要なメモリの領域を避けて書き込みを行ない、また偶数フィールドの映像データの書き込みに際しては奇数フィールドの映像データが既に書き込まれているメモリの領域を避けて書き込みを行なう処理を、メモリのアドレスバスの接続先を切り替える手段を別途設けることなく、１個の安価なメモリに対して行ない得る映像信号処理回路の提供を目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る映像信号処理回路は、奇数フィールドと偶数フィールドとで構成されるインターレース方式の映像信号をノンインターレース方式で表示するために、各ラインの映像データを一つのメモリに書き込む映像信号処理回路であって、奇数フィールドの各ラインの映像データのメモリへの書き込みに際しては所定のタイミングから水平表示期間でない期間ごとに、アドレス制御基本クロックによって１ライン分のドット数が計数される期間だけ当該アドレス制御基本クロックをアドレス制御クロックとして出力し、偶数フィールドの各ラインの映像データのメモリへの書き込みに際しては前記所定のタイミングを１ライン分の期間だけ切り替えて前記のアドレス制御クロックの出力を行うアドレス制御信号出力部と、水平表示期間において書き込みクロックを、他の期間においてアドレス制御クロックを選択してメモリに与えるクロック選択部とを備え、メモリに対して、クロック選択部から書き込みクロックが与えられている期間において書き込みクロックに同期して１ライン分の映像データを記憶させ、アドレス制御クロックが与えられている期間においてアドレス制御クロックに従って１ライン分のアドレスをインクリメントさせるように構成されている。
【００１５】
このような本発明の映像信号処理回路では、奇数フィールドの各ラインの映像データのメモリへの書き込みに際しては所定のタイミングから水平表示期間でない期間ごとに、アドレス制御基本クロックによって１ライン分のドット数が計数される期間だけ当該アドレス制御基本クロックがアドレス制御クロックとして出力され、偶数フィールドの各ラインの映像データのメモリへの書き込みに際しては前記所定のタイミングを１ライン分の期間だけ切り替えて前記のアドレス制御クロックが出力され、メモリへの各１ラインの映像データの書き込みに際して、クロック選択部から書き込みクロックが与えられている期間において書き込みクロックに同期して１ライン分の映像データが記憶され、アドレス制御クロックが与えられている期間においてアドレス制御クロックに従って１ライン分のアドレスがインクリメントされるため、奇数フィールドの映像データの書き込みに際しては偶数フィールドの映像データの書き込みに必要なメモリの領域を避けて書き込みが行なわれ、また偶数フィールドの映像データの書き込みに際しては奇数フィールドの映像データが既に書き込まれているメモリの領域を避けて書き込みが行なわれる。従って、メモリのアドレスバスの接続先を切り替える手段を別途設けることなく、１個の安価なメモリに対して行ない得る。
【００１６】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１に係る映像信号処理回路の構成例を示すブロック図である。
【００１８】
同期信号分離部１０は、テレビ映像信号の標準の一つであるＮＴＳＣ信号で採用されているインターレース方式のアナログ映像信号から水平同期信号ＨＳを分離する水平同期信号分離機能と、垂直同期信号ＶＳを分離する垂直同期信号分離機能と、フィールド識別信号Ｏ／Ｅを分離するフイールド識別信号分離機能とを有する。同期信号分離部１０は、書き込み信号生成部２０及び水平表示期間信号生成部４０へ水平同期信号ＨＳを、垂直表示期間信号生成部５０に水平同期信号ＨＳ及び垂直同期信号ＶＳを、アドレスインクリメント制御信号生成部６０へ垂直同期信号ＶＳ及びフィールド識別信号Ｏ／Ｅをそれぞれ与える。
【００１９】
書き込み信号生成部２０は、同期信号分離部１０によって分離出力された水平同期信号ＨＳから映像信号の各ラインを構成する映像データを映像信号の１フレーム分を書き込めるだけの容量を有するメモリ１００へ書き込む際に用いるドットクロックである書き込みクロックＤＣＬＫを生成し、この信号を水平表示期間信号生成部４０及びクロック選択部９０へ出力する。
【００２０】
書き込みクロックＤＣＬＫはデジタル画像の１ドットに対応するクロックであり、従ってその周波数は表示装置の解像度と映像表示期間とに依存して決定される。例えば、解像度がＸＧＡ（１０２４×７６８画素）で映像表示期間が４０．９５４μｓである場合には書き込みクロックＤＣＬＫの周波数は２５MHz となる。この書き込みクロックＤＣＬＫは、たとえば位相同期回路（ＰＬＬ）を用いて水平同期信号ＨＳに位相同期して生成することが可能である。
【００２１】
水平表示期間信号生成部４０には前述の同期信号分離部１０から出力された水平同期信号ＨＳと上述の書き込み信号生成部２０によって生成された書き込みクロックＤＣＬＫが入力されており、ここで水平バックポーチ期間及び水平表示期間が設定されて映像信号から得られる映像の水平表示期間を制御する水平表示期間信号ＨＤが生成される。また、垂直表示期間信号生成部５０には前述の同期信号分離部１０から出力された水平同期信号ＨＳと垂直同期信号ＶＳとが入力されており、ここで垂直バックポーチ期間及び垂直表示期間が設定されて映像信号から得られる映像の垂直表示期間を制御する垂直表示期間信号ＶＤが生成される。
【００２２】
このようにして選られた水平表示期間信号ＨＤは、ＡＮＤゲート７０，クロック選択部９０及びアドレスインクリメント制御信号生成部６０に与えられる。また、垂直表示期間信号ＶＤは、ＡＮＤゲート７０及びアドレスインクリメント制御信号生成部６０に与えられる。
【００２３】
ＡＮＤゲート７０では、水平表示期間信号生成部４０から出力された水平表示期間信号ＨＤと垂直表示期間信号生成部５０から出力されたされた垂直表示期間信号ＶＤとの論理積から映像信号の各ラインを構成する映像データのメモリ１００への書き込みをイネーブルまたはディセーブルにする書き込みイネーブル信号であるライトイネーブル信号ＷＥを生成してメモリ１００に与える。
【００２４】
アドレス制御基本信号生成部３０は、映像信号の各ラインを構成する映像データの書き込み先アドレスを制御するアドレス制御信号の基本信号となるアドレス制御基本クロックＤＣＬＫ２を生成する。このアドレス制御基本クロックＤＣＬＫ２は一定周期のクロックでなければならないため、その生成には水晶発振器等が用いられる。また、生成されたアドレス制御基本クロックＤＣＬＫ２はアドレスインクリメント制御信号生成部６０及びＡＮＤゲート８０へ出力される。
【００２５】
図２はアドレスインクリメント制御信号生成部６０の構成例を示したブロック図であり、第１ブロック６１と第２ブロック６２とで構成されている。
【００２６】
第１ブロック６１はフィールドの奇／偶に応じてアドレスインクリメント制御信号（クロックゲートフォーライト信号ＣＧＷ）の開始タイミングを１ライン分切り替える制御信号ＳＡを生成し、第２ブロック６２はインクリメントするアドレス数を決定すると共に、そのアドレス数分の時間に対応する制御信号ＳＢを生成する。具体的には以下のような処理が行なわれる。
【００２７】
第１ブロック６１には、水平表示期間信号ＨＤ，垂直表示期間信号ＶＤ，垂直同期信号ＶＳ及びフィールド識別信号Ｏ／Ｅが入力されており、奇数フィールドの処理に際しては最初のライン（第１ライン）の開始アドレスが０になるように、また偶数フィールドの処理に際しては最初のライン (第２ライン）の開始アドレスが１ライン分のドット数の最後の値（ＸＧＡでは１０２４）になるように、それぞれ制御信号ＳＡを生成する（この制御信号ＳＡは図２のＡ点に出力される）。
【００２８】
第２ブロック６２では、上述の第１ブロック６１で生成された制御信号Ａ及びＤＣＬＫ２との論理和で得られる信号がカウンタに入力されて１ライン分のドット数（ＸＧＡでは１０２４）が計数され、その計数が行なわれている期間においてアドレスのインクリメントをイネーブルする制御信号ＳＢ（この制御信号ＳＢはＢ点に出力される）を生成する。そして、水平表示期間信号ＨＤと垂直表示期間信号ＶＤとの論理和信号として第１ブロック６１で生成された信号と上述の制御信号ＳＢとの論理和から、アドレスインクリメント制御信号であるクロックゲートフォーライト信号ＣＧＷが生成される。
【００２９】
ＡＮＤゲート８０は、アドレスインクリメント制御信号生成部６０が出力したクロックゲートフォーライト信号ＣＧＷとアドレス制御基本信号生成部３０が出力したアドレス制御基本クロックＤＣＬＫ２とから、映像信号の各ラインを構成する映像データの書き込み先アドレスを制御するアドレス制御クロックＡＤＲＣＬＫを生成し、クロック選択部９０へ出力する。
【００３０】
クロック選択部９０は汎用のセレクタまたはリレーからなり、書き込み信号生成部２０が生成した書き込みクロックＤＣＬＫと、ＡＮＤゲート８０が生成したアドレス制御クロックＡＤＲＣＬＫとのいずれかを水平表示期間信号生成部４０が生成した水平表示期間信号ＨＤに従って選択する。選択されたいずれかのクロックはライトクロックＷＣＫとしてメモリ１００に与えられ、映像信号の各ラインを構成する映像データの書き込み又は映像信号の各ラインを構成する映像データの書き込み先アドレスのインクリメントを行なう。
【００３１】
なお、参照符号１６はＡ／Ｄ変換器であり、映像信号をデジタル化してメモリ１００に与える。
【００３２】
また、メモリ１００の映像信号の書き込み先アドレスをリセットする信号であるライトリセットＷＲＳＴには垂直同期信号ＶＳが用いられる。このライトリセットＷＲＳＴは、インターレース方式の映像信号の各ラインの映像データが次にメモリ１００に入力される際に、書き込み先アドレスを初期化する。
【００３３】
図３はインターレース方式の映像信号の各ラインを構成する映像データのメモリ１００における書き込み先アドレスの割り当てを示したメモリマップである。左側に記載されているＨ’０００００，・・・Ｈ’３ＦＦＦＦなどは映像信号の各ラインを構成する映像データの書き込み先に割り当てられる１６進数表示のアドレスである。例えば、映像信号の奇数フィールドの１ライン目であるライン１の書き込み先は、アドレスＨ’０００００及びＨ’００１ＦＦとで定まる書き込み先であり、この書き込み先を以下では（Ｈ’０００００−Ｈ’００１ＦＦ）と表すことにする。
【００３４】
図４はインターレース方式の映像信号の各ラインを構成する映像データをメモリに書き込む際のタイミングチャートである。以下では、インターレース方式の映像信号の両フィールドの各ラインを構成する映像データの書き込みに際して、１回目の書き込み処理で奇数フィールドの各ラインを、２回目の書き込み処理で偶数フィールドの各ラインをメモリ１００にそれぞれ書き込む場合について説明する。
【００３５】
先ず最初に８像信号の奇数フィールドの映像データがメモリ１００に書き込まれるがこの場合には、水平表示期間信号ＨＤが”Ｈ”である期間において書き込みクロックＤＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択される。一方、１ラインに相当する期間では、前述の如く図２に示されているアドレスインクリメント制御信号生成部６０の第２ブロックにおいて、１ライン分のドット数（ＸＧＡでは１０２４）が計数され、その計数が行なわれている期間においてアドレスのインクリメントをイネーブルする制御信号ＳＢ（この制御信号ＳＢはＢ点に出力される）が生成され、これによってアドレスインクリメント制御信号であるクロックゲートフォーライト信号ＣＧＷが生成される。
【００３６】
従って、ライトイネーブル信号ＷＥが”Ｈ”（ハイレベル）であり、且つクロックゲートフォーライトＣＧＷが”Ｈ”である期間において、メモリ１００には所定のアドレス、たとえばアドレス０からライトクロックＷＣＫ（書き込みクロックＤＣＬＫと等価）に従って１ライン分の映像データが書き込まれて記憶される。
【００３７】
次の偶数フィールドの１ライン（ライン２）に相当する期間では、水平表期間信号ＨＤが”Ｌ”であるため、ライトイネーブル信号ＷＥも”Ｌ”になり、メモリ１００への映像データの書き込みは行なわれない。しかし、この期間にはアドレス制御クロックＡＤＲＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択されるため、メモリ１００への書き込みアドレスは１ライン分に相当するアドレス数だけインクリメントされる。
【００３８】
そして、次の奇数フィールドの１ラインに相当する期間では、水平表期間信号ＨＤが”Ｈ”になるため、ライトイネーブル信号ＷＥも”Ｈ”になり、また書き込みクロックＤＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択されるため、メモリ１００への映像データの書き込みが行なわれることになる。
【００３９】
以上の処理が反復されることにより、奇数フィールドの映像データがメモリ１００に１ライン分のデータ量だけ飛び越した位置に順次的に書き込まれて記憶される。
【００４０】
図５はインターレース方式の映像信号の奇数フィールドが書き込まれた際のメモリマップである。映像信号の奇数フィールドの各ラインを構成する映像データの第１ライン目であるライン１は（Ｈ’０００００−Ｈ’００１ＦＦ）に、第２ライン目であるライン３は（Ｈ’００４００−Ｈ’００５ＦＦ）に、・・・・そして、第２５６ライン目であるライン５１１は（Ｈ’３ＦＣ００−Ｈ’３ＦＤＦＦ）にそれぞれ書き込まれて記憶される。
【００４１】
次に、映像信号の偶数フィールドの映像データが書き込まれるがこの場合には、最初は奇数フィールドの最初のライン（ライン１）に相当する期間において水平表期間信号ＨＤが”Ｌ”であるため、ライトイネーブル信号ＷＥも”Ｌ”になり、メモリ１００への映像データの書き込みは行なわれない。しかし、この期間にはアドレス制御クロックＡＤＲＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択されるため、メモリ１００への書き込みアドレスが１ライン分インクリメントされる。
【００４２】
そして、愚数フィールドの最初のライン（ライン２）の期間である水平表示期間信号ＨＤが”Ｈ”である期間において書き込みクロックＤＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択される。従って、ライトイネーブル信号ＷＥが”Ｈ”（ハイレベル）であり、且つクロックゲートフォーライトＣＧＷが”Ｈ”である期間において、メモリ１００には所定のアドレスから１ライン（奇数フィールドであるライン１）に相当するアドレスの次のアドレスからライトクロックＷＣＫ（書き込みクロックＤＣＬＫと等価）に従って１ライン分の映像データが書き込まれて記憶される。
【００４３】
次の奇数フィールドの１ライン（ライン３）に相当する期間では、水平表期間信号ＨＤが”Ｌ”であるため、ライトイネーブル信号ＷＥも”Ｌ”になり、メモリ１００への映像データの書き込みは行なわれない。しかし、この期間にはアドレス制御クロックＡＤＲＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択されるため、メモリ１００への書き込みアドレスは１ライン分に相当するアドレス数だけインクリメントされる。
【００４４】
そして、次の偶数フィールドの１ライン（ライン４）に相当する期間では、水平表期間信号ＨＤが”Ｈ”になるため、ライトイネーブル信号ＷＥも”Ｈ”になり、また書き込みクロックＤＣＬＫがライトクロックＷＣＫとしてクロック選択部９０によって選択されるため、メモリ１００への映像データの書き込みが行なわれることになる。
【００４５】
以上の処理が反復されることにより、偶数フィールドの映像データがメモリ１００に１ライン分のデータ量だけ飛び越した、しかも先に奇数フィールドの各ラインの映像データが書き込まれた位置を避けた位置に順次的に書き込まれて記憶される。
【００４６】
図６はインターレース方式の映像信号の偶数フィールドが書き込まれた際のメモリマップである。映像信号の偶数フィールドの各ラインを構成する映像データの第１ライン目であるライン２は（Ｈ’００２００−Ｈ’００３ＦＦ）に、第２ライン目であるライン４は（Ｈ’００６００−Ｈ’００７ＦＦ）に、・・・・そして、第２５６ライン目であるライン５１２は（Ｈ’３ＦＥ００−Ｈ’３ＦＦＦＦ）にそれぞれ書き込まれる。
【００４７】
図７はインターレース方式の映像信号の両フィールドが書き込まれた際のメモリマップである。以上の奇数フィールドと偶数フィールドとの２回の書き込みで、奇数フィールドの書き込みの際に既に書き込まれた位置を飛び越す形で偶数フィールドの各ラインの映像データがメモリ１００に書き込まれる。
【００４８】
（実施の形態２）
図８は本発明の映像信号処理回路の実施の形態２の構成例を示したブロック図である。以下では上述の実施の形態１と同一または相当部分は同一参照符号を用いてその説明を省略する。
【００４９】
上述の実施の形態１では、映像データをメモリに書き込む際の書き込みクロックＤＣＬＫは書き込み信号生成部２０によって生成され、書き込み先アドレスをインクリメントするアドレス制御クロックＡＤＲＣＬＫは、アドレス制御基本信号生成部３０が生成したアドレス制御基本クロックＤＣＬＫ２と、アドレスインクリメント制御信号生成部６０が生成したクロックゲートフォーライトＣＧＷとの論理積をＡＮＤゲート８０で得ることによって生成された。
【００５０】
本実施の形態２では、書き込み先アドレスをインクリメントするアドレス制御信号として書き込みクロックＤＣＬＫを用い、この信号を実施の形態１の書き込み信号生成部２０と同一構成のアドレス制御基本信号生成部３１によって生成する。また、実施の形態１のクロック選択部９０に代えて、入力信号を分周する分周回路を有するクロック選択部９１を設ける。クロック選択部９１の分周回路は、アドレス制御基本信号生成部３１から与えられる書き込みクロックＤＣＬＫを１／２に分周した書き込み信号１／２ＤＣＬＫを生成する。この書き込み信号１／２ＤＣＬＫは映像データをメモリに書き込む際の書き込み信号として水平表示期間信号生成部４０に与えられる。また、クロック選択部９１は、書き込み信号１／２ＤＣＬＫとアドレス制御クロックＤＣＬＫとのいずれかを水平表示期間信号ＨＤに従って選択し、ライトクロックＷＣｋとしてメモリ１００に与える。
【００５１】
（実施の形態３）
図９は本発明の実施の形態３の映像信号処理回路の構成例を示したブロック図である。以下では上述の実施の形態１または実施の形態２と同一または相当部分は同一参照符号を用いてその説明を省略する。
【００５２】
現在の日本国内でのテレビ映像信号の標準であるＮＴＳＣ信号は、インターレース方式を採用している。この様なインターレース方式の映像信号は、同期信号分離回路１０よってフィールド識別信号Ｏ／Ｅと、水平同期信号ＨＳと垂直同期信号ＶＳとが合成されたコンポジット同期信号ＣＳとに分離可能である。このため、本実施の形態３では、上述の実施の形態１に備えられている水平表示期間信号生成部４０及び垂直表示期間信号生成部５０に代えて、水平垂直表示期間信号ＨＶＤを生成する水平垂直表示期間信号生成部４１を備える。
【００５３】
同期信号分離部１０によって出力された水平垂直同期信号ＣＳ及び書き込み信号生成部２０によって出力された書き込みクロックＤＣＬＫは、水平表示期間信号生成部４０に入力され、ここで水平，垂直の両バックポーチ期間及び水平，垂直の両表示期間が設定され、映像信号から得られる映像の水平表示期間及び垂直表示期間を制御する水平垂直表示期間信号ＨＶＤが生成される。この水平垂直表示期間信号ＨＶＤは、映像信号の各ラインを構成する映像データの書き込みをイネーブルまたはディセーブルするための書き込みイネーブル信号ＷＥとなる。
【００５４】
（実施の形態４）
図１０は本発明の映像信号処理回路の実施の形態４の構成例を示したブロック図である。以下では上述の実施の形態１，実施の形態２または実施の形態３と同一または相当部分は同一参照符号を用いてその説明を省略する。
【００５５】
本実施の形態４では、前述の実施の形態１の書き込み信号生成部２０に代えて、インターレース方式の映像信号から取り出した映像を表示する表示装置の表示周波数（例えば、ＸＧＡの場合は２５ＭＨｚ）を発振するクロック発振器２７１と、このクロック発振器２７１が発振したクロックの周波数に同期させる同期ＩＣ２７２とを有する書き込み信号生成部２７を備えている。
【００５６】
同期信号分離部１０の出力である水平同期信号ＨＳはクロック発振器２７１が発振したクロックに同期ＩＣ２７２を用いて同期させられ、これによって映像信号から映像信号の各ラインを構成する映像データをメモリに書き込む際に用いる書き込みクロックＤＣＬＫが生成される。
【００５７】
【発明の効果】
以上に詳述したように本発明の映像信号処理回路によれば、インターレース方式の映像信号の奇数フィールド及び偶数フィールドの各ラインの映像データを、メモリのアドレスバスの接続先を切り替える手段を別途設けることなく、１個の安価なメモリに対して行なうことが可能になる。従って、従来は映像信号を１個のメモリに書き込む際に必要であったメモリのアドレスバスの接続を切り替える手段を映像信号処理回路に設ける必要がないので映像信号処理回路が大規模にならず、コストも削減できる。また、この映像信号処理回路を、インターレース方式の映像信号を１個のメモリから出力して高解像の映像を実現する際に用いる民生用のテレビ等の映像装置の内部に設けることにより、映像装置の更なる省スペース化が図れると同時に、高解像度の映像を以前と比べてより安価に提供することが可能になる。
【００５８】
また、本発明の映像信号処理回路によれば、その内部の構成をある程度自由に変更することが可能なため、高解像度の映像を実現する際のコストを十分勘案した上で装置設計を行なうことが出来るのでユーザの様々なニーズにも対応できて更なるメディア環境の発展に寄与する。
【図面の簡単な説明】
【図１】  本発明の映像信号処理回路の実施の形態１の構成例を示すブロック図である。
【図２】  本発明の映像信号処理回路の実施の形態１のアドレスインクリメント制御信号生成部の構成例を示すブロック図である。
【図３】  インターレース方式の映像信号の書き込み先アドレスの割り当てを示したメモリマップである。
【図４】  本発明の映像信号処理回路のインターレース方式の映像信号の各ラインの映像データをメモリに書き込む際のタイミングチャートである。
【図５】  本発明の映像信号処理回路のインターレース方式の映像信号の奇数フィールドが書き込まれた状態のメモリマップである。
【図６】  本発明の映像信号処理回路のインターレース方式の映像信号の偶数フィールドが書き込まれた状態のメモリマップである。
【図７】  本発明の映像信号処理回路のインターレース方式の映像信号の両フィールドが書き込まれた状態のメモリマップである。
【図８】  本発明の映像信号処理回路の実施の形態２の構成例を示すブロック図である。
【図９】  本発明の映像信号処理回路の実施の形態３の構成例を示すブロック図である。
【図１０】  本発明の映像信号処理回路の実施の形態４の構成例を示すブロック図である。
【図１１】  従来のメモリ制御方法に係る装置の構成例を示すブロック図である。
【図１２】  従来のメモリ制御方法に係る装置のメモリマップである。
【図１３】  他の従来のメモリ制御方法に係る装置の構成例を示すブロック図である。
【図１４】  他の従来のメモリ制御方法に係る装置のメモリマップである。
【符号の説明】
１０  同期信号分離部、２０，２７  書き込み信号生成部、３０，３１  アドレス制御基本信号生成部、４０  水平表示期間信号生成部、４１  水平垂直表示期間信号生成部、５０  垂直表示期間信号生成部、６０  アドレスインクリメント制御信号生成部、７０，８０  ＡＮＤゲート、９０，９１  クロック選択部、１００  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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