(57)【特許請求の範囲】
【請求項１】
入力された光をアナログの電気信号に変換して出力する撮像手段と、
前記撮像手段から出力された前記アナログの電気信号をデジタルの電気信号に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部の出力側に配設され、前記デジタルの電気信号から出力ビット数に応じた複数のデジタル出力信号を作成して出力する信号変換部を有する出力信号作成手段と、
前記出力信号作成手段に前記出力ビット数に応じて複数配設されている出力配線部と、
前記出力配線部のそれぞれに配設される複数の遅延回路部と、
前記複数の遅延回路部から一つの遅延回路部を選択するセレクタと、
前記出力信号作成手段から出力される前記複数のデジタル出力信号の出力タイミングを規定するためのクロック信号を供給するクロック信号供給手段と、
前記出力信号作成手段の出力側に配設され、前記複数のデジタル出力信号の出力タイミングを各デジタル出力信号ごとに変更する出力タイミング変更手段とを備え、
前記出力タイミング変更手段は、前記クロック信号供給手段から供給されるクロック信号よりも早い周期の制御クロック信号で前記信号変換部から出力されるデジタル出力信号の変化点をランダムに変化させるランダムイネーブル信号出力部と、前記クロック信号供給手段から供給されるクロック信号よりも早い周期の制御クロック信号で前記セレクタによって選択される遅延回路をランダムに指示するセレクト信号を出力するセレクト信号出力部とを有することを特徴とする画像読み取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像読み取り装置に関する。
【０００２】
【従来の技術】
画像読み取り装置に限らず電子計算機およびその周辺機器（以下、電子計算機およびその周辺機器を「コンピュータなど」という。）においては、電磁波の影響によるノイズの発生を低減する必要がある。一方、コンピュータなどには、各種の処理の高速化が要求されている。コンピュータなどにおいて処理を高速化するためには、コンピュータなどの各部を構成する素子あるいは回路の作動タイミングを調整するクロック信号の周波数を高くする必要がある。現在、クロック信号の周波数は数ＭＨｚから数ＧＨｚまで幅広く設定されている。
【０００３】
しかし、クロック信号の周波数を高める、すなわちクロック信号に高周波を使用すると、電磁遮蔽ノイズいわゆるＥＭＩ（Electoro Magnetic Interference）ノイズの発生が増大することが知られている。このＥＭＩノイズは、例えば信号の出力時、クロック信号に同期してスイッチング（例えば０→１または１→０）が同時に行われると増幅されるという問題がある。
【０００４】
【発明が解決しようとする課題】
従来、ＥＭＩノイズの低減を図るため、例えばＥＣＬあるいはＳＳＴＬなどの特殊なインターフェイス規格としたり、伝送系のケーブルなどをシールド部材により被覆したり、あるいは信号ラインの全てにＥＭＩフィルタを配設することによりノイズレベルの低減が図られている。
【０００５】
しかしながら、上記のような場合、特殊なインターフェイス規格を採用したり、シールド部材あるいはＥＭＩフィルタを追加する必要があり、コストの増大を招く結果となる。
また、上記のように特殊なインターフェイス規格を採用したり、シールド部材あるいはＥＭＩフィルタを追加する場合であっても、クロック信号に同期した同時スイッチングによるノイズの増幅を低減することは困難である。
【０００６】
そこで、本発明は、特殊なインターフェイス規格の採用あるいはシールド部材などの追加を必要せず、ＥＭＩノイズが低減され、同時スイッチングによるノイズの増幅を低減する画像読み取り装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の画像読み取り装置によると、出力信号作成手段の出力側には出力タイミング変更手段が配設されている。この出力タイミング変更手段は、出力信号作成手段から出力される複数のデジタル出力信号を構成する各デジタル出力信号の出力タイミングを各デジタル出力信号ごとに変更する。すなわち、出力信号作成手段から出力されるデジタル出力信号の出力タイミングが出力ビット数に対応するデジタル出力信号ごとに変更される。そのため、デジタル出力信号の波形がデジタル出力信号ごとに異なり、同時スイッチングを防止することができる。また、デジタル出力信号の波形がデジタル出力信号ごとに異なることにより、出力される信号の電流ピークが分散され、伝送系のケーブルなどから発生するノイズのピークが低下する。その結果、ＥＭＩノイズが低減され、Ｓ／Ｎを向上することができる。したがって、特殊なインターフェイス規格の採用あるいはシールド部材の追加を必要とせず、ＥＭＩノイズを低減でき、かつ同時スイッチングによるノイズの増幅を低減することができる。
【００１２】
また、本発明の画像読み取り装置によると、出力タイミング変更手段は、出力配線部のそれぞれに配設されている複数の遅延回路部と、その複数の遅延回路部から任意の遅延回路部を選択するセレクタとを有している。遅延回路部ごとに遅延量が異なるように設定すると、セレクタにより一つの遅延回路部を選択することにより、出力配線部ごとに遅延量が異なる。そのため、デジタル出力信号の出力タイミングを出力配線部ごとにランダムに変化させることができる。また、デジタル出力信号の出力タイミングを出力配線部ごとにランダムに変化させることにより、出力タイミングだけでなく周波数も変更することができる。したがって、同時スイッチングによるＥＭＩノイズの増幅の低減、ならびに電流ピークの分散による発生ノイズの低減を図ることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を示す複数の実施例を図面に基づいて詳細に説明する。
（第１実施例）
本発明の第１実施例による画像読み取り装置を図２に示す。第１実施例による画像読み取り装置は、フラットベッド型の画像読み取り装置である。
【００１４】
図２に示すように、画像読み取り装置１は箱形の本体１０の内部にキャリッジ２０と主制御部３０とを備えている。本体１０の上方には原稿台１１が配置されている。原稿台１１の反キャリッジ側に読み取り対象となる原稿が載置される。本体１０の内部に配設されているキャリッジ２０は、図示しない駆動装置により原稿台１１に対して平行に副走査方向へ往復移動可能である。
【００１５】
キャリッジ２０には、光源２１、集光レンズ２２、撮像手段としてのラインセンサ２３、Ａ／Ｄ変換部２４、出力信号作成手段としての信号出力部４０およびキャリッジ制御部２６が搭載されている。
集光レンズ２２は、原稿からの光をラインセンサ２３に集光する。ラインセンサ２３としては、ＣＣＤなどの複数の画素がキャリッジ２０の移動方向と垂直な主走査方向に直線的に配列された電荷蓄積型光センサが使用される。
【００１６】
光源２１は、キャリッジ２０の移動方向に対し垂直に設けられ、蛍光ランプなどが用いられる。光源２１から照射された光は、例えば紙などの反射原稿の表面で反射し、ラインセンサ２３へ入射される。
Ａ／Ｄ変換部２４は、ラインセンサ２３から出力されたアナログの電気信号をデジタルの電気信号へ変換する。信号出力部４０は、Ａ／Ｄ変換部２４から出力されたデジタルの電気信号から出力ビット数に応じた複数のデジタル出力信号を作成し出力する。信号出力部４０の出力側には、出力タイミング変更手段４５が配設されている。
【００１７】
キャリッジ制御部２６は、主制御部３０からの命令にしたがいキャリッジ２０の各構成部分を制御する。キャリッジ制御部２６には、クロック信号供給手段としてのクロック生成部２６１が配設されている。
主制御部３０は、マイクロコンピュータ３１、画像処理ＡＳＩＣ（Application Specific IC）３２およびインターフェイス３３を有している。マイクロコンピュータ３１は、図示しないＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）などを有しており、画像処理ＡＳＩＣ３２を経由して、画像読み取り装置１の各部を制御する。
【００１８】
画像処理ＡＳＩＣ３２は、クロック生成回路３２１ならびに図示しないシェーディング補正部、ガンマ補正部およびその他の補正部を有している。クロック生成回路３２１は、画像読み取り装置１の各部へ基本クロック信号を供給する。画像処理ＡＳＩＣ３２は、キャリッジ２０の信号出力部４０から出力されたデジタル出力信号に各種の処理を実施し、デジタルの画像データを作成する。
【００１９】
シェーディング補正部では、信号出力部４０から出力されたデジタル出力信号にシェーディング補正を実施する。例えば、読み取り開始前に白基準を読み取ることで得られたデータを用いて、ラインセンサ２３の画素ごとの感度のばらつき、ならびに光源２１の主走査方向への光量のばらつきを補正する。ガンマ補正部では、所定のガンマ関数によりガンマ補正が行われ、シェーディング補正されたデジタル出力信号をデジタルの画像データに変換する。その他の補正部では、色補正、エッジ強調および領域拡大／縮小などの諸変換が実施される。
画像処理ＡＳＩＣ３２で作成されたデジタルの画像データは、インターフェイス３３から外部に接続されているパソコンなどの画像処理装置へ出力される。
【００２０】
クロック生成回路３２１では、低周波の基本クロック信号が作成される。作成された基本クロック信号は、キャリッジ制御部２６のクロック生成部２６１へ供給される。クロック生成部２６１では、クロック生成回路３２１で生成された低周波数の基本クロック信号を逓倍し、制御クロック信号を作成する。クロック生成部２６１で作成された制御クロック信号は、ラインセンサ２３、Ａ／Ｄ変換部２４および信号出力部４０へ供給される。
【００２１】
主制御部３０のクロック生成回路３２１からは例えば６ＭＨｚ程度の低周波の基本クロック信号が供給される。キャリッジ制御部２６へ供給された基本クロック信号はクロック生成部２６１で１６逓倍され、９６ＭＨｚの制御クロック信号としてラインセンサ２３、Ａ／Ｄ変換部２４および信号出力部４０へ供給される。ラインセンサ２３、Ａ／Ｄ変換部２４および信号出力部４０は、供給される制御クロック信号に同期して作動する。
【００２２】
ラインセンサ２３からは制御クロック信号に同期して蓄積された電荷がアナログの電気信号として出力される。Ａ／Ｄ変換部２４ではアナログの電気信号からデジタルの電気信号が作成され、作成されたデジタルの電気信号は信号出力部４０から制御クロック信号に同期してデジタル出力信号として出力される。
【００２３】
次に、信号出力部について詳細に説明する。
信号出力部４０は、Ａ／Ｄ変換部２４から出力されたデジタルの電気信号から出力ビット数に応じたデジタル出力信号を作成する。本実施例では、出力ビット数が４ビットである場合について説明する。
図１に示すように、信号出力部４０は、データ配線部４１、信号変換部４２および出力配線部４３を有している。データ配線部４１はＡ／Ｄ変換部２４と信号変換部４２とを接続する電気配線である。信号変換部４２はデータ配線部４１から入力されたデジタルの電気信号から出力ビット数に応じたデジタル出力信号に変換する。出力配線部４３は信号変換部４２で変換されたデジタル出力信号を出力する電気配線である。
【００２４】
データ配線部４１、信号変換部４２および出力配線部４３は、単一の基板上あるいは単一のチップ上に形成され信号出力ＡＳＩＣを構成している。
出力配線部４３は、出力ビット数である４ビットに対応して４本の配線４３０、４３１、４３２、４３３を有している。この４本の配線４３０〜４３３のそれぞれに出力バッファ４４が配設されている。出力バッファ４４は、出力信号のドライブ性能を向上する。信号変換部４２と出力バッファ４４との間には出力信号の出力タイミングを変更する出力タイミング変更手段４５が配設されている。出力タイミング変更手段４５は、信号変換部４２と出力バッファ４４との間の出力配線部４３のそれぞれに配設されている遅延回路部４５１、４５２、４５３を有している。この遅延回路部４５１〜４５３は、例えばコンデンサなどの遅延素子により構成されており、遅延回路部ごとにそれぞれ遅延素子の容量が異なっている。
【００２５】
信号変換部４２へは、クロック生成部２６１から制御クロック信号が供給される。信号変換部４２からは、制御クロック信号に同期して出力ビット数に応じたデジタル出力信号が出力される。例えば、出力が２ビットであった場合、出力配線部４３のうち配線４３０および配線４３１から出力される信号Ｄ０および信号Ｄ１が「１」、ならびに配線４３２および配線４３３から出力される信号Ｄ２およびＤ３が「０」となる。信号変換部４２からのデジタル出力信号は、出力配線部４３を経由して主制御部３０の画像処理ＡＳＩＣ３２へ出力される。
【００２６】
次に、信号出力部４０の作動について説明する。
上述したように、信号変換部４２からは制御クロック信号に同期してデジタル出力信号が出力される。そのため、例えば出力タイミング変更手段４５を配設しない場合、図３に示すように出力配線部４３を経由して出力される信号Ｄ０〜Ｄ３は、制御クロック信号に同期してスイッチングされる。すなわち、図３に示すように出力タイミングｔｎ（ｎは任意の整数）において信号が同時に０→１または１→０に変化する。そのため、タイミングｔ０のように、制御クロック信号に同期して全ての信号が「０」から「１」へスイッチングされることがある。このように、制御クロック信号に同期して複数の信号が同一のスイッチングをしたとき、ＥＭＩノイズの増幅が生じる。
【００２７】
一方、本実施例では、信号変換部４２と出力バッファ４４との間に出力タイミング変更手段４５を配設することにより、信号変換部４２から出力される出力信号は遅延回路部４５１〜４５３の遅延素子の容量によって配線部４３０〜４３３から出力される信号Ｄ０〜Ｄ３のそれぞれにおいてスイッチングに時間的なずれが生じる。図１に示すように、配線４３０には遅延素子を配設せず、配線４３１、配線４３２および配線４３３には順に遅延素子の容量を大きくした場合、信号変換部４２から出力される信号Ｄ０〜Ｄ４は、図４に示すようにそれぞれずれが生じる。
【００２８】
そのため、クロック信号に同期して信号Ｄ０〜Ｄ４が出力された場合でも、「０」から「１」へのスイッチング、あるいは「１」から「０」へのスイッチングが同時に発生することがない。その結果、ＥＭＩの増幅が低減される。
出力タイミング変更手段４５により時間的なずれが生じた信号Ｄ０〜Ｄ４は、画像処理ＡＳＩＣ３２へ入力された後、クロック生成回路３２１から出力される基本クロック信号に同期して時間的なずれが調整される。
【００２９】
次に、上述した画像読み取り装置１の作動について説明する。
ユーザは読み取りを所望する原稿を原稿台１１上に載置し、パソコンで起動されている例えばＴＷＡＩＮなどの画像読み取り装置１を制御するためのドライバプログラムを経由して、画像読み取り装置１に対し原稿の読み取り開始を指示する。
ユーザから原稿の読み取り開始の指示があると、マイクロコンピュータ３１は光源２１を点灯させる。そして、マイクロコンピュータ３１の命令によりキャリッジ２０は副走査方向へ一定速度で移動させる。ラインセンサ２３には原稿で反射した光が入射され、入射された光は電荷に変換されて蓄積される。蓄積された電荷は制御クロック信号に同期してラインセンサ２３の図示しないシフトレジスタへ転送され、１ライン分のアナログの電気信号がラインセンサ２３から出力される。ラインセンサ２３から出力されたアナログの電気信号は、Ａ／Ｄ変換部２４および信号出力部４０を経由して画像処理ＡＳＩＣ３２へ出力される。画像処理ＡＳＩＣ３２で作成されたデジタルの画像データはインターフェイス３３を経由してパソコンへ出力される。
キャリッジ２０を一定速度で副走査方向へ移動させつつ、上記の処理を繰り返すことにより原稿の読み取りが行われる。
【００３０】
以上説明したように、本発明の第１実施例による画像読み取り装置１によると、信号出力部４０の信号変換部４２から出力されるデジタル出力信号は、出力タイミング変更手段４５の遅延回路部４５１〜４５３により、時間的にずれて出力される。そのため、同時スイッチングによるＥＭＩノイズを低減することができる。
【００３１】
また、第１実施例では、遅延回路部４５１〜４５３は信号変換部４２の出力配線部４３側に信号変換部４２が形成されている基板またはチップと同一の基板上またはチップ上に配設されている。そのため、遅延回路部４５１〜４５３は信号変換部４２の形成と同時に配設することができ、製造工程の増加、あるいは配線構造の複雑化などを招くことがない。さらに、ＥＭＩノイズを遮蔽するための特殊なインターフェイスあるいはシールド部材などを必要としないので、製造コストが増大することがない。
【００３２】
（第２実施例）
本発明の第２実施例を図５に示す。第１実施例と実質的に同一の構成部位には同一の符号を付し、説明を省略する。
第２実施例では、出力タイミング変更手段の構成が第１実施例と異なる。第２実施例では、出力タイミング変更手段は、ランダムイネーブル信号出力部５１と、セレクト信号出力部５２とを有している。
【００３３】
ランダムイネーブル信号出力部５１は、信号変換部４２から出力されるデジタル出力信号の出力タイミングそのものを変更するための信号を生成し、信号変換部４２へ出力する。
信号変換部４２には、遅延回路部５３が配設されている。遅延回路部５３は、信号変換部４２にそれぞれ接続されている。遅延回路部５３は、各信号変換部４２に接続されている複数の遅延回路５３０〜５３３を有している。遅延回路５３０〜５３３を構成する各回路の遅延量はそれぞれ異なっている。例えば、遅延回路５３０の遅延量は０であり、遅延回路５３１、遅延回路５３２および遅延回路５３３とそれぞれ遅延量が異なる。遅延回路５３０〜５３３の出力側には、セレクタ５３４が配設されている。セレクタ５３４は、セレクト信号出力部５２に接続されている。セレクト信号出力部５２は、セレクタ５３４にセレクト信号を出力する。そして、セレクタ５３４は、出力されたセレクト信号に基づいて信号変換部４２から出力されるデジタル出力信号の出力タイミングごとに遅延回路５３０〜５３３のうちいずれかの遅延回路を選択する。すなわち、セレクト信号出力部５２から出力されるセレクト信号により、デジタル出力信号の出力信号ごとに選択される遅延回路が異なるため、信号変換部４２から出力されるデジタル出力信号の出力タイミングが所定量ずつ変更される。
【００３４】
ランダムイネーブル信号出力部５１およびセレクト信号出力部５２からそれぞれ出力されるランダムイネーブル信号またはセレクト信号は、クロック信号生成回路３２１で作成されたクロック信号よりも早い周期のクロック信号、例えば図６に示すように１６倍のクロック信号を用いて、デジタル出力信号の変化点をある特定の領域でクロックごとに変化させる。すなわち、画像処理ＡＳＩＣ３２においてデータがサンプリングされる基本クロック信号よりも早い周期の制御クロック信号を用いてデジタル出力信号の変化点を変化させることになる。
【００３５】
次に、本実施例による出力タイミング変更手段の作動について説明する。
上述のように、制御クロック信号に同期して信号変換部４２から出力されるデジタル出力信号の出力タイミングは、信号変換部４２の出力タイミング自体、ならびに信号変換部４２に接続されている遅延回路部５３の遅延量によって変化する。すなわち、ランダムイネーブル信号出力部５１から出力されるランダムイネーブル信号により信号変換部４２から出力されるデジタル出力信号の出力タイミングが変化し、かつセレクト信号出力部５２から出力されるセレクト信号によりセレクタ５３４は遅延回路５３０〜５３３のいずれかを選択するため、デジタル出力信号の出力タイミングおよび遅延量がクロック信号ごとに細かく変化する。このランダムイネーブル信号およびセレクト信号は、制御クロック信号に同期して、ランダムイネーブル信号出力部５１またはセレクト信号出力部５２から出力される。
【００３６】
上記のように、デジタル出力信号の出力タイミングおよび遅延量を変化させることにより、図６に示すようにデジタル出力信号の出力タイミングは、ランダムに変化する。従来は、図６に示すようにデジタル出力信号は、基本クロックおよび制御クロックに同期して各信号変換部４２から同時に出力されていた。これに対し、本実施例では、出力タイミングを変化させることができる。
出力タイミング変更手段により変更された周波数は、画像処理ＡＳＩＣ３２へ入力された後、クロック生成回路３２１から出力される基本クロック信号に同期して周波数が修正され、所定の周波数に調整される。
【００３７】
第２実施例では、デジタル出力信号の出力タイミングをランダムに変化させることにより、出力タイミング自体ならびにデジタル出力信号の周波数を変換している。そのため、同時スイッチングをより効果的に防止することができ、ＥＭＩノイズの増幅を低減することができる。
【００３８】
また、第２実施例では、信号変換器４２から出力されるデジタル出力信号の出力タイミングならびに出力されるデジタル出力信号の遅延量を変化させている。そのため、ランダムイネーブル信号によるある信号変換部からのデジタル出力信号の出力タイミングが偶発的に他の信号変換部からの出力タイミングと重なった場合でも、遅延回路による遅延量をデジタル出力信号の出力タイミングごとに変更しているため、デジタル出力信号の変化点が一致することはない。したがって、デジタル出力信号の同時スイッチングによるＥＭＩの発生および増幅をより効果的に防止または低減することができる。
【００３９】
以上、複数の実施例では、フラットベッド型の画像読み取り装置に本発明を適用する例について説明した。しかし、本発明としてはフラットベッド型に限るものではない。
【図面の簡単な説明】
【図１】本発明の第１実施例による画像読み取り装置の信号出力部を示す模式図である。
【図２】本発明の第１実施例による画像読み取り装置を示すブロック図である。
【図３】比較のため出力タイミング変更手段を備えない場合のタイミングチャートを示す模式図である。
【図４】本発明の第１実施例による画像読み取り装置のタイミングチャートを示す模式図である。
【図５】本発明の第２実施例による画像読み取り装置の信号出力部を示す模式図である。
【図６】本発明の第２実施例による画像読み取り装置のタイミングチャートを示す模式図である。
【符号の説明】
１    画像読み取り装置
２１    光源
２３    ラインセンサ（撮像手段）
２４    Ａ／Ｄ変換部
４０    信号出力部（出力信号作成手段）
４３    出力配線部
４５、４６    出力タイミング変更手段
４７    ランダムセレクト信号発生回路部（セレクタ）
２６１    クロック生成部（クロック信号供給手段）
４５１、４５２、４５３、４６１、４６２、４６３    遅延回路部
【図１】
0003804447.tif 000002
【図２】
0003804447.tif 000003
【図３】
0003804447.tif 000004
【図４】
0003804447.tif 000005
【図５】
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【図６】
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