(57)【特許請求の範囲】
【請求項１】
駆動すべき液晶パネルの各データ線に対応して１水平期間ごとに、アナログデータがコンデンサにサンプル・ホールドされボルテージホロワ接続の演算増幅器に入出力されるサンプル・ホールド動作と、コンデンサにサンプル・ホールドされ演算増幅器に入出力されたアナログデータが出力端子に出力される出力動作とを２系統で交互に行うサンプル・ホールド回路と、前記各演算増幅器にバイアス電流を供給するバイアス回路部とを備えた液晶駆動装置において、
前記バイアス回路部は、第１のトランジスタを含むバイアス電流源と、前記第１のトランジスタに流れる電流をミラー比を切替え可能にミラーして前記各演算増幅器の一方の演算増幅器にバイアス電流を取り出す第２のトランジスタを含む第１バイアス電流取出し回路と、前記第１のトランジスタに流れる電流をミラー比を切替え可能にミラーして前記各演算増幅器の他方の演算増幅器にバイアス電流を取り出す第３のトランジスタを含む第２バイアス電流取出し回路とを有し、
前記各ミラー比を切替えて、前記各演算増幅器に供給する前記サンプル・ホールド動作中のバイアス電流を、前記出力動作中のバイアス電流より少なく、かつ、
前記サンプル・ホールド動作中に演算増幅器の出力端に安定した波形でアナログデータを出力するのに十分な電流値としたことを特徴とする液晶駆動装置。
【請求項２】
前記第１バイアス電流取出し回路は前記第１のトランジスタにミラー接続された第１出力用トランジスタと、この第１出力用トランジスタに直列接続された第１負荷用トランジスタとを含み、前記第２バイアス電流取出し回路は前記第１のトランジスタにミラー接続された第２出力用トランジスタと、この第２出力用トランジスタに直列接続された第２負荷用トランジスタとを含み、前記第２のトランジスタが前記第１出力用トランジスタであり、前記第３のトランジスタが前記第２出力用トランジスタであることを特徴とする請求項１記載の液晶駆動装置。
【請求項３】
前記第１出力用トランジスタおよび第２出力用トランジスタは複数個が並列接続されてなり、前記各複数個の少なくとも１個からの電流出力をオン・オフ制御可能にして、前記オン・オフ制御を、前記サンプル・ホールド動作中の系統の演算増幅器にバイアス電流を供給する側でオフ制御および前記出力動作中の系統の演算増幅器にバイアス電流を供給する側でオン制御としたことを特徴とする請求項２記載の液晶駆動装置。
【請求項４】
前記並列接続が前記各出力用トランジスタに直列接続のトランスファゲートを介して行われ、前記各複数個の少なくとも１個に接続された前記トランスファゲートが前記オン・オフ制御され、前記各複数個の残りに接続された前記トランスファゲートが常時オン制御されることを特徴とする請求項３記載の液晶駆動装置。
【請求項５】
前記第１バイアス電流取出し回路は前記第１のトランジスタにミラー接続された第１出力用トランジスタと、この第１出力用トランジスタに直列接続された第１負荷用トランジスタとを含み、前記第２バイアス電流取出し回路は前記第１のトランジスタにミラー接続された第２出力用トランジスタと、この第２出力用トランジスタに直列接続された第２負荷用トランジスタとを含み、前記第２のトランジスタが前記第１負荷用トランジスタであり、前記第３のトランジスタが前記第２負荷用トランジスタであって、前記第１負荷用トランジスタとこの負荷用トランジスタにミラー接続されるトランジスタおよび前記第２負荷用トランジスタとこの負荷用トランジスタにミラー接続されるトランジスタとのミラー比を切替え可能にしたことを特徴とする請求項１記載の液晶駆動装置。
【請求項６】
前記第１負荷用トランジスタおよび第２負荷用トランジスタは、複数個が並列接続されてなり、前記各複数個の少なくとも１個への電流入力をオン・オフ制御可能にして、前記オン・オフ制御を、前記サンプル・ホールド動作中の系統の演算増幅器にバイアス電流を供給する側でオン制御および前記出力動作中の系統の演算増幅器にバイアス電流を供給する側でオフ制御としたことを特徴とする請求項５記載の液晶駆動装置。
【請求項７】
前記並列接続が前記負荷用トランジスタに直列接続のトランスファゲートを介して行われ、前記各複数個の少なくとも１個に接続された前記トランスファゲートが前記オン・オフ制御され、前記各複数個の残りに接続された前記トランスファゲートが常時オン制御されることを特徴とする請求項６記載の液晶駆動装置。
【請求項８】
駆動すべき液晶パネルの各データ線に対応して１水平期間ごとに、アナログデータがコンデンサにサンプル・ホールドされボルテージホロワ接続の演算増幅器に入出力されるサンプル・ホールド動作と、コンデンサにサンプル・ホールドされ演算増幅器に入出力されたアナログデータが出力端子に出力される出力動作とを第１系統および第２系統からなる２系統で交互に行うサンプル・ホールド回路と、前記各演算増幅器にバイアス電流を供給するバイアス回路部とを備えた液晶駆動装置において、
前記バイアス回路部が、前記第１系統の演算増幅器にバイアス電流を流すミラー比切替え可能な第１カレントミラー回路と、前記第２系統の演算増幅器にバイアス電流を流すミラー比切替え可能な第２カレントミラー回路とを有し、
前記各ミラー比を制御して、前記各演算増幅器に供給する前記サンプル・ホールド動作中のバイアス電流を、前記出力動作中のバイアス電流より少なく、かつ、
前記サンプル・ホールド動作中に演算増幅器の出力端に安定した波形でアナログデータを出力するのに十分な電流値としたことを特徴とする液晶駆動装置。
【請求項９】
前記バイアス回路部は、トランジスタを含むバイアス電流源と、前記バイアス電流源のトランジスタにミラー接続された第１出力用トランジスタおよびこの第１出力用トランジスタに直列接続された第１負荷用トランジスタとを含む第１バイアス電流取出し回路と、前記バイアス電流源のトランジスタにミラー接続された第２出力用トランジスタおよびこの第２出力用トランジスタに直列接続された第２負荷用トランジスタとを含む第２バイアス電流取出し回路とを有し、前記第１カレントミラー回路が前記バイアス電流源のトランジスタと前記第１出力用トランジスタとで構成され、前記第２カレントミラー回路が前記バイアス電流源のトランジスタと前記第２出力用トランジスタとで構成されたことを特徴とする請求項８記載の液晶駆動装置。
【請求項１０】
前記バイアス回路部は、トランジスタを含むバイアス電流源と、前記バイアス電流源のトランジスタにミラー接続された第１出力用トランジスタおよびこの第１出力用トランジスタに直列接続された第１負荷用トランジスタとを含む第１バイアス電流取出し回路と、前記バイアス電流源のトランジスタにミラー接続された第２出力用トランジスタおよびこの第２出力用トランジスタに直列接続された第２負荷用トランジスタとを含む第２バイアス電流取出し回路とを有し、前記第１カレントミラー回路が前記第１負荷用トランジスタとこの負荷用トランジスタにミラー接続されるトランジスタとで構成され、前記第２カレントミラー回路が前記第２負荷用トランジスタとこの負荷用トランジスタにミラー接続されるトランジスタとで構成されたことを特徴とする請求項８記載の液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログデータにより駆動すべき液晶パネルの各データ線に対応して１水平期間ごとにサンプル・ホールド動作と出力動作を第１系統と第２系統とで交互に行う２系統からなるサンプル・ホールド回路を有する液晶駆動装置に関し、特に各系統に含まれる演算増幅器のサンプル・ホールド動作中のバイアス電流による消費電流を低減した液晶駆動装置に関する。
【０００２】
【従来の技術】
アナログデータにより表示される液晶表示装置において、液晶パネルのデータ線を駆動する水平ドライバＩＣは出力段にサンプル・ホールド回路を備えている。このサンプル・ホールド回路の従来例を図７を参照して説明する。図において、１０は液晶パネルの各データ線に対応して水平ドライバＩＣ内に設けられるサンプル・ホールド回路で、このサンプル・ホールド回路１０は、１水平期間ごとに、以下の動作をする構成となっている。入力端子ＩＮに供給されたアナログデータを水平ドライバＩＣ内のシフトレジスタから各サンプル・ホールド回路１０に順次供給されるサンプリング制御信号によりサンプリング用スイッチ１１をオン制御してコンデンサ１２にサンプル・ホールドするとともに、コンデンサ１２にサンプル・ホールドされたアナログデータをボルテージホロワ接続の演算増幅器１３の入出力端に入出力し（以下、「アナログデータがコンデンサにサンプル・ホールドされボルテージホロワ接続の演算増幅器に入出力される動作」を「サンプル・ホールド動作」という）、演算増幅器１３の出力端に出力されているアナログデータをＩＣの外部から各サンプル・ホールド回路１０に同時に供給される出力制御信号により出力用スイッチ１４をオン制御して出力端子ＯＵＴに出力する（以下、「コンデンサにサンプル・ホールドされ演算増幅器に入出力されたアナログデータが出力端子ＯＵＴに出力される動作」を「出力動作」という）。尚、詳しい説明を省略するが、演算増幅器１３に接続されている、端子１５は演算増幅器１３内のＮチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子であり、端子１６は演算増幅器１３内のＰチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子である。
【０００３】
ところで、上述のサンプル・ホールド回路１０はサンプル・ホールド動作と出力動作を１水平期間の間に行なう必要があるが、サンプル・ホールド動作において、出力用スイッチ１４をオフ制御した状態で演算増幅器１３の出力端に十分安定した波形を出力するための時間が必要である。この時間が不足すると演算増幅器１３の出力端の出力波形が十分に安定せず、この出力波形が十分に安定していない状態で出力動作を行うと液晶パネルが高画質で表示されないという虞があるため、ある１水平期間に出力端子から出力するアナログデータのサンプル・ホールド動作を１つ前の水平期間の間に行なって、演算増幅器の出力端に十分安定した波形を出力するようにしたサンプル・ホールド回路が用いられている。
【０００４】
以下、このサンプル・ホールド回路を図８を参照して説明する。図において、２０は液晶パネルの各データ線に対応して水平ドライバＩＣ内に設けられるサンプル・ホールド回路で、このサンプル・ホールド回路２０は、入出力端子ＩＮ，ＯＵＴ間にサンプル・ホールド回路１０と同一回路機能の第１系統３０および第２系統４０を並列接続した２系統からなり、第１系統３０は、サンプリング用第１スイッチ３１と、第１コンデンサ３２と、ボルテージホロワ接続の第１演算増幅器３３と、出力用第１スイッチ３４とを有し、第２系統４０は、サンプリング用第２スイッチ４１と、第２コンデンサ４２と、ボルテージホロワ接続の第２演算増幅器４３と、出力用第２スイッチ４４とを有している。尚、演算増幅器３３に接続されている、端子３５は演算増幅器３３内のＮチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子であり、端子３６は演算増幅器３３内のＰチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子である。また、演算増幅器４３に接続されている、端子４５は演算増幅器４３内のＮチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子であり、端子４６は演算増幅器４３内のＰチャネル型ＭＯＳトランジスタにバイアス電流を供給するためのバイアス端子である。
【０００５】
次にサンプル・ホールド回路２０の動作を説明する。このサンプル・ホールド回路２０は１水平期間ごとにサンプル・ホールド動作と出力動作とを第１系統３０と第２系統４０とで交互に行う。ある１水平期間（以下、第１水平期間という）に第１系統３０が出力動作し、その次の１水平期間（以下、第２水平期間という）に第２系統４０が出力動作するとして説明する。第１水平期間において、第１系統３０は、出力動作として、１つ前の水平期間のサンプル・ホールド動作で第１演算増幅器３３の出力端に出力されているアナログデータを外部から水平ドライバＩＣ内の各サンプル・ホールド回路２０に同時に供給される出力制御信号により出力用第１スイッチ３４をオン制御して出力端子ＯＵＴに出力し、第２系統４０は、サンプル・ホールド動作として、入力端子ＩＮに供給されているアナログデータを水平ドライバＩＣ内のシフトレジスタから各サンプル・ホールド回路２０に順次供給されるサンプリング制御信号によりサンプリング用第２スイッチ４１をオン制御して第２コンデンサ４２にサンプル・ホールドし、第２コンデンサ４２にサンプル・ホールドされたアナログデータを第２演算増幅器４３の入出力端に入出力する。この第１水平期間において、サンプリング用第１スイッチ３１および出力用第２スイッチ４４はオフ制御されている。
【０００６】
次に、第２水平期間において、第１系統３０は、サンプル・ホールド動作として、入力端子ＩＮに供給されているアナログデータを水平ドライバＩＣ内のシフトレジスタから各サンプル・ホールド回路２０に順次供給されるサンプリング制御信号によりサンプリング用第１スイッチ３１をオン制御して第１コンデンサ３２にサンプル・ホールドし、第１コンデンサ３２にサンプル・ホールドされたアナログデータを第１演算増幅器３３の入出力端に入出力し、第２系統４０は、出力動作として、第２演算増幅器４３の出力端に第１水平期間のサンプル・ホールド動作で出力されているアナログデータを外部から水平ドライバＩＣ内の各サンプル・ホールド回路２０に同時に供給される出力制御信号により出力用第２スイッチ４４をオン制御して出力端子ＯＵＴに出力する。この第２水平期間において、サンプリング用第２スイッチ４１および出力用第１スイッチ３４はオフ制御されている。
【０００７】
上述のサンプル・ホールド回路２０を用いたドライバＩＣ１００は、例えば、図５に示すように、液晶パネルのデータ線３８４本分の駆動能力を有し、出力段にはデータ線３８４本に対応したサンプル・ホールド回路２０と、各サンプル・ホールド回路２０の出力端子ＯＵＴにそれぞれ接続された３８４個の出力端子１と、各サンプル・ホールド回路２０に含まれる演算増幅器３３，４３にバイアス電流を供給するためのバイアス回路部５０とを備え、図示しないが、サンプル・ホールド回路２０の入力として、各サンプル・ホールド回路２０にサンプリング制御信号を供給するためのシフトレジスタおよびレベルシフタが段接続され、また、サンプル・ホールド回路２０にアナログ信号を供給するための入力端子が接続されている。
【０００８】
バイアス回路部５０は、例えば、図６に示すようにバイアス電流源５１とバイアス電流取出し回路５２とを備えている。
バイアス電流源５１は、ダイオード接続のＰチャネル型ＭＯＳトランジスタＱ１とダイオード接続のＮチャネル型ＭＯＳトランジスタＱ２とがドレイン同士で直列接続され、ＭＯＳトランジスタＱ１のソースが電源端子ＶＤＤに接続され、ＭＯＳトランジスタＱ２のソースが接地端子ＧＮＤに接続されることにより構成されている。
【０００９】
バイアス電流取出し回路５２は、バイアス電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとするカレントミラー回路の出力側トランジスタとしてのＰチャネル型ＭＯＳトランジスタＱ３と、このカレントミラー回路に接続される負荷用トランジスタとしてのダイオード接続のＮチャネル型ＭＯＳトランジスタＱ４とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ３のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ４のソースが接地端子ＧＮＤに接続され、ＭＯＳトランジスタＱ４を入力側トランジスタとするカレントミラー回路の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ５と、このカレントミラー回路に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ６とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ６のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ５のソースが接地端子ＧＮＤに接続され、さらに、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４との直列接続点が出力端子５３に、およびＭＯＳトランジスタＱ５とＭＯＳトランジスタＱ６との直列接続点が出力端子５４に接続されることにより構成されている。出力端子５３は演算増幅器３３，４３のバイアス端子３５，４５に接続されて、ＭＯＳトランジスタＱ４を入力側トランジスタ、および演算増幅器３３，４３内のＮチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成し、出力端子５４は演算増幅器３３，４３のバイアス端子３６，４６に接続されて、ＭＯＳトランジスタＱ６を入力側トランジスタ、および演算増幅器３３，４３内のＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。
【００１０】
上記構成のバイアス回路部５０は、動作において、バイアス電流源５１に流れる電流をＭＯＳトランジスタＱ３でミラーしてＭＯＳトランジスタＱ４に流し、さらにＭＯＳトランジスタＱ４に流れる電流をＭＯＳトランジスタＱ５でミラーしてＭＯＳトランジスタＱ６に流して、ＭＯＳトランジスタＱ４に流れる電流を出力端子５３から各サンプル・ホールド回路２０のバイアス端子３５，４５を介してＭＯＳトランジスタＱ４にミラー接続された各サンプル・ホールド回路２０の演算増幅器３３，４３のＮチャネル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳトランジスタＱ６に流れる電流を出力端子５４から各サンプル・ホールド回路２０のバイアス端子３６，４６を介してＭＯＳトランジスタＱ６にミラー接続された各サンプル・ホールド回路２０の演算増幅器３３，４３のＰチャネル型ＭＯＳトランジスタにミラーして演算増幅器３３，４３に一定のバイアス電流を供給する。
【００１１】
【発明が解決しようとする課題】
ところで、上述の水平ドライバＩＣ１００のサンプル・ホールド回路２０は、１水平期間ごとにサンプル・ホールド動作と出力動作を第１系統３０と第２系統４０とで交互に行う各水平期間において、サンプル・ホールド動作中の系統に含まれる演算増幅器にも、バイアス回路部５０により、出力動作中の系統に含まれる演算増幅器と同一電流値のバイアス電流が流れている。この各１水平期間においてサンプル・ホールド動作中の系統に含まれる演算増幅器には、コンデンサにサンプル・ホールドされたアナログデータを各１水平期間の間に演算増幅器の出力端に安定した波形で出力するのに十分なバイアス電流を供給すればよく、出力動作中の系統に含まれる演算増幅器のバイアス電流より少ない供給でよい。従って、従来のバイアス回路部５０からのバイアス電流の供給の場合、３８４本のデータ線に対応するサンプル・ホールド回路のサンプル・ホールド動作中の系統に含まれる３８４個の演算増幅器に必要以上の消費電流が流れ、水平ドライバを低消費電流化する上で問題である。
本発明は上記の問題点を解決するためになされたもので、１水平期間ごとにサンプル・ホールド動作と出力動作を交互に行う２系統のサンプル・ホールド回路において、各系統に含まれる演算増幅器に供給するサンプル・ホールド動作中のバイアス電流を、出力動作中のバイアス電流より少なく、かつ、サンプル・ホールド動作中に演算増幅器の出力端に安定した波形でアナログデータを出力するのに十分な電流値として、演算増幅器で消費される電流を減少させるようにした液晶駆動装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係わる液晶駆動装置は、駆動すべき液晶パネルの各データ線に対応して１水平期間ごとに、アナログデータがコンデンサにサンプル・ホールドされボルテージホロワ接続の演算増幅器に入出力されるサンプル・ホールド動作と、コンデンサにサンプル・ホールドされ演算増幅器に入出力されたアナログデータが出力端子に出力される出力動作とを２系統で交互に行うサンプル・ホールド回路と、各演算増幅器にバイアス電流を供給するバイアス回路部とを備えた液晶駆動装置において、バイアス回路部は、第１のトランジスタを含むバイアス電流源と、第１のトランジスタに流れる電流をミラー比を切替え可能にミラーして各演算増幅器の一方の演算増幅器にバイアス電流を取り出す第２のトランジスタを含む第１バイアス電流取出し回路と、第１のトランジスタに流れる電流をミラー比を切替え可能にミラーして各演算増幅器の他方の演算増幅器にバイアス電流を取り出す第３のトランジスタを含む第２バイアス電流取出し回路とを有し、各ミラー比を切替えて、各演算増幅器に供給するサンプル・ホールド動作中のバイアス電流を、出力動作中のバイアス電流より少なく、かつ、サンプル・ホールド動作中に演算増幅器の出力端に安定した波形でアナログデータを出力するのに十分な電流値としたことを特徴とする。
上記手段によれば、バイアス回路部内のトランジスタのミラー比を切替えて、各演算増幅器に供給するサンプル・ホールド動作中のバイアス電流を、出力動作中のバイアス電流より少なく、かつ、サンプル・ホールド動作中に演算増幅器の出力端に安定した波形でアナログデータを出力するのに十分な電流値としているので、演算増幅器の出力端に安定した波形を出力するようにしたうえで、サンプル・ホールド動作中の系統の演算増幅器に供給するバイアス電流を低減できる。
【００１３】
【発明の実施の形態】
以下に、本発明に基づき、アナログデータにより表示される液晶表示装置において、液晶パネルを駆動する液晶駆動装置である１実施例の水平ドライバＩＣを液晶パネルのデータ線３８４本分の駆動能力を有するものとして図１乃至図４を参照して説明する。尚、図５、図６および図８と同一部分には同一符号を付してその説明を省略する。
図１において、水平ドライバＩＣ２００は出力段にデータ線３８４本に対応し図８に示したのと同一のサンプル・ホールド回路２０と、各サンプル・ホールド回路２０の出力にそれぞれ接続された３８４個の出力端子１と、各サンプル・ホールド回路２０に含まれる演算増幅器３３，４３にバイアス電流を供給するためのバイアス回路部６０と、バイアス回路部６０に接続された切替え信号入力端子２とを備え、図示しないが、サンプル・ホールド回路２０の入力として、各サンプル・ホールド回路２０にサンプリング制御信号を供給するためのシフトレジスタおよびレベルシフタが段接続され、また、サンプル・ホールド回路２０にアナログ信号を供給するための入力端子が接続されている。
【００１４】
バイアス回路部６０は、図２に示すようにバイアス電流源５１とサンプル・ホールド回路２０の第１系統３０の第１演算増幅器３３に流すバイアス電流を取り出す第１バイアス電流取出し回路６１と、サンプル・ホールド回路２０の第２系統４０の第２演算増幅器４３に流すバイアス電流を取り出す第２バイアス電流取出し回路６２とを備えている。
【００１５】
第１バイアス電流取出し回路６１について説明する。第１のトランジスタであるバイアス電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとして第１カレントミラー回路ＣＭ１を構成する第２のトランジスタである第１出力側トランジスタとしてのＰチャネル型ＭＯＳトランジスタＱ１３ａとＱ１３ｂとがＭＯＳトランジスタからなるトランスファゲートＳ１ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列接続され、この並列回路のトランスファゲートＳ１ａ，Ｓ１ｂ側に、カレントミラー回路ＣＭ１に接続される負荷用トランジスタとしてのダイオード接続のＮチャネル型ＭＯＳトランジスタＱ１４がドレインで接続されるとともに、ＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂのソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１４のソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＱ１３ａとＱ１３ｂは同一サイズで設計している。そして、入力端子２への切替え信号によりトランスファゲートＳ１ａがオン・オフ制御可能となるようにトランスファゲートＳ１ａのＰチャネル側ゲートとインバータ６３を介したＮチャネル側ゲートとが入力端子２に接続され、トランスファゲートＳ１ｂが常時オン制御されるようにトランスファゲートＳ１ｂのＰチャネル側ゲートが接地端子ＧＮＤに、およびＮチャネル側ゲートが電源端子ＶＤＤに接続されている。常時オン制御のトランスファゲートＳ１ｂを設けているのは、Ｓ１aを通る経路とＳ１ｂを通る経路を対称として、等しい電流を流すためである。そして、ＭＯＳトランジスタＱ１４を入力側トランジスタとするカレントミラー回路の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ１５と、このカレントミラー回路に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ１６とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ１６のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１５のソースが接地端子ＧＮＤに接続されている。さらに、トランスファゲートＳ１ａ，Ｓ１ｂとＭＯＳトランジスタＱ１４との直列接続点が出力端子６５に、およびＭＯＳトランジスタＱ１５とＭＯＳトランジスタＱ１６との直列接続点が出力端子６６に接続されている。出力端子６５は演算増幅器３３のバイアス端子３５に接続されて、ＭＯＳトランジスタＱ１４を入力側トランジスタ、および演算増幅器３３内のＮチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成し、出力端子６６は演算増幅器３３のバイアス端子３６に接続されて、ＭＯＳトランジスタＱ１６を入力側トランジスタ、および演算増幅器３３内のＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。尚、上記において、ＭＯＳトランジスタＱ１３ａとＱ１３ｂは同一サイズとしたが、トランスファゲートＳ１ａをオフ制御したとき、すなわちサンプル・ホールド動作中の第１系統３０に含まれる演算増幅器３３に流れるバイアス電流を、アナログデータを演算増幅器３３の出力端に安定した波形で出力するのに十分な電流値で供給できれば、ＭＯＳトランジスタＱ１３ａとＱ１３ｂの両トランジスタのサイズ和で出力��作時のバイアス電流を確保したうえで、ＭＯＳトランジスタＱ１３ａに対するＱ１３ｂのサイズ比は極力小さいほうがよい。
【００１６】
第２バイアス電流取出し回路６２について説明する。第１のトランジスタであるバイアス電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとして第２カレントミラー回路ＣＭ２を構成する第３のトランジスタである第２出力側トランジスタとしてのＰチャネル型ＭＯＳトランジスタＱ２３ａとＱ２３ｂとがトランスファゲートＳ２ａ，Ｓ２ｂをそれぞれドレインに直列接続して並列接続され、この並列回路のトランスファゲートＳ２ａ，Ｓ２ｂ側で、カレントミラー回路ＣＭ２に接続される負荷用トランジスタとしてのダイオード接続のＮチャネル型ＭＯＳトランジスタＱ２４がドレインで接続されるとともに、ＭＯＳトランジスタＱ２３ａ，Ｑ２３ｂのソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ２４のソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＱ２３ａとＱ２３ｂは同一サイズで設計している。そして、入力端子２への切替え信号によりトランスファゲートＳ２ａがオン・オフ制御可能となるようにトランスファゲートＳ２ａのＮチャネル側ゲートとインバータ６３を介したＰチャネル側ゲートとが入力端子２に接続され、トランスファゲートＳ２ｂが常時オン制御されるようにトランスファゲートＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、およびＮチャネル側ゲートが電源端子ＶＤＤに接続されている。常時オン制御のトランスファゲートＳ２ｂを設けているのは、トランスファゲートＳ１ｂと同様の理由からである。そして、ＭＯＳトランジスタＱ２４を入力側トランジスタとするカレントミラー回路の出力側トランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ２５と、このカレントミラー回路に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２６とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ２６のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ２５のソースが接地端子ＧＮＤに接続されている。さらに、トランスファゲートＳ２ａ，Ｓ２ｂとＭＯＳトランジスタＱ２４との直列接続点が出力端子６７に、およびＭＯＳトランジスタＱ２５とＭＯＳトランジスタＱ２６との直列接続点が出力端子６８に接続されている。出力端子６７は演算増幅器４３のバイアス端子４５に接続されて、ＭＯＳトランジスタＱ２４を入力側トランジスタ、および演算増幅器４３内のＮチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成し、出力端子６８は演算増幅器４３のバイアス端子４６に接続されて、ＭＯＳトランジスタＱ２６を入力側トランジスタ、および演算増幅器４３内のＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。尚、上記において、ＭＯＳトランジスタＱ２３ａとＱ２３ｂは同一サイズとしたが、トランスファゲートＳ２ａをオフ制御したとき、すなわちサンプル・ホールド動作中の第２系統４０に含まれる演算増幅器４３に流れるバイアス電流を、アナログデータを演算増幅器４３の出力端に安定した波形で出力するのに十分な電流値で供給できれば、ＭＯＳトランジスタＱ２３ａとＱ２３ｂの両トランジスタのサイズ和で出力動作時のバイアス電流を確保したうえで、ＭＯＳトランジスタＱ２３ａに対するＱ２３ｂのサイズ比は極力小さいほうがよい。
【００１７】
上記構成のバイアス回路部６０は、動作において、第１系統３０が出力動作のとき、入力端子２に“Ｌ”レベルの信号が供給され、第１バイアス電流取出し回路６１のトランスファゲートＳ１ａがオン制御され、第２バイアス電流取出し回路６２のトランスファゲートＳ２ａがオフ制御される。このとき、第１バイアス電流取出し回路６１は、バイアス電流源５１に流れる電流をＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂ でミラーして、ＭＯＳトランジスタＱ１４に流し、さらにＭＯＳトランジスタＱ１４に流れる電流をＭＯＳトランジスタＱ１５でミラーしてＭＯＳトランジスタＱ１６に流して、 ＭＯＳトランジスタＱ１４に流れる電流を出力端子６５からバイアス端子３５を介してＭＯＳトランジスタＱ１４にミラー接続された演算増幅器３３のＮチャネル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳトランジスタＱ１６に流れる電流を出力端子６６からバイアス端子３６を介してＭＯＳトランジスタＱ１６にミラー接続された演算増幅器３３のＰチャネル型ＭＯＳトランジスタにミラーして演算増幅器３３にバイアス電流を供給する。このとき、第２バイアス電流取出し回路６２は、バイアス電流源５１に流れる電流をＭＯＳトランジスタＱ２３ｂのみでミラーして、ＭＯＳトランジスタＱ２４に流し、ＭＯＳトランジスタＱ２４に流れる電流を出力端子６７およびバイアス端子４５を介してＭＯＳトランジスタＱ２４にミラー接続された演算増幅器４３のＮチャネル型ＭＯＳトランジスタでミラーして演算増幅器４３にバイアス電流を供給し、さらにＭＯＳトランジスタＱ２４に流れる電流をＭＯＳトランジスタＱ２５でミラーしてＭＯＳトランジスタＱ２６に流し、 ＭＯＳトランジスタＱ２６に流れる電流を出力端子６８およびバイアス端子４６を介してＭＯＳトランジスタＱ２６にミラー接続された演算増幅器４３のＰチャネル型ＭＯＳトランジスタにミラーして演算増幅器４３にバイアス電流を供給する。このとき演算増幅器４３に流れるバイアス電流は、ＭＯＳトランジスタＱ２３ａとＱ２３ｂとを同一サイズに設計した場合の例では、第２系統４０が出力動作のときに流れるバイアス電流の半分のバイアス電流が流れることになる。第２系統４０が出力動作のときは、上記とは第１系統３０と第２系統４０との動作が反対となる。
【００１８】
以上説明したように、サンプル・ホールド回路２０の１水平期間ごとにサンプル・ホールド動作と出力動作を交互に行う２系統のうち第１系統３０（第２系統４０）が出力動作のとき、第１バイアス電流取出し回路６１（第２バイアス電流取出し回路６２）は、電流源５１に流れる電流をトランジスタＱ１３ａとＱ１３ｂ（Ｑ２３ａとＱ２３ｂ）とでミラーして第１系統３０（第２系統４０）の演算増幅器３３（４３）に供給し、第２バイアス電流取出し回路６２（第１バイアス電流取出し回路６１）は、電流源５１に流れる電流をトランジスタＱ２３ｂ（Ｑ１３ｂ）のみでミラーしてサンプル・ホールド動作中の第２系統４０（第１系統３０）の演算増幅器４３（３３）に供給するので、サンプル・ホールド動作中の第２系統４０（第１系統３０）の演算増幅器４３（３３）には、第２系統４０（第１系統３０）が出力動作中のときに演算増幅器４３（３３）に流れるバイアス電流に対してトランジスタＱ２３ａとＱ２３ｂ（Ｑ１３ａとＱ１３ｂ）との合計サイズに対するトランジスタＱ２３ｂ（Ｑ１３ｂ）のサイズの比のバイアス電流が流れ、バイアス電流により演算増幅器４３（３３）で消費される消費電流を低減することができる。
【００１９】
次に、上記実施例において、バイアス回路部６０に替わる他の第１実施例のバイアス回路部を図３を参照して説明する。このバイアス回路部７０はバイアス回路部６０のＭＯＳトランジスタのＰチャネル型とＮチャネル型を逆にして回路構成したものである。以下、バイアス回路部６０と同様であるので、説明を省略する。
【００２０】
次に、上記実施例において、バイアス回路部６０に替わる他の第２実施例のバイアス回路部を図４を参照して説明する。このバイアス回路部８０は、バイアス電流源５１とサンプル・ホールド回路２０の第１系統３０の第１演算増幅器３３に流すバイアス電流を取り出す第１バイアス電流取出し回路８１と、サンプル・ホールド回路２０の第２系統４０の第２演算増幅器４３に流すバイアス電流を取り出す第２バイアス電流取出し回路８２とを備えている。
【００２１】
第１バイアス電流取出し回路８１について説明する。第１のトランジスタであるバイアス電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとしてカレントミラー回路を構成する第１出力側トランジスタとしてのＰチャネル型ＭＯＳトランジスタＱ１３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されている。このカレントミラー回路に接続される第２トランジスタである負荷用トランジスタとしてのダイオード接続のＮチャネル型ＭＯＳトランジスタＱ１４ａとＱ１４ｂとがＭＯＳトランジスタからなるトランスファゲートＳ１ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列接続されて、この並列回路のトランスファゲートＳ１ａ，Ｓ１ｂ側にＭＯＳトランジスタＱ１３のドレインが接続され、ＭＯＳトランジスタＱ１３のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１４ａ，Ｑ１４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＱ１４ｂのドレインとゲートとは直結されているが、ＭＯＳトランジスタＱ１４ａのドレインとゲートとはトランスファゲートＳ１ａ，Ｓ１ｂを介して接続されている。ＭＯＳトランジスタＱ１４ａ，Ｑ１４ｂは同一サイズで設計している。そして、入力端子２への切替え信号によりトランスファゲートＳ１ａがオン・オフ制御可能となるようにトランスファゲートＳ１ａのＮチャネル側ゲートとインバータ６３を介したＰチャネル側ゲートとが入力端子２に接続され、トランスファゲートＳ１ｂが常時オン制御されるようにトランスファゲートＳ１ｂのＰチャネル側ゲートが接地端子ＧＮＤに、およびＮチャネル側ゲートが電源端子ＶＤＤに接続されている。そして、ＭＯＳトランジスタＱ１４ａ，Ｑ１４ｂを入力側トランジスタとして第１カレントミラー回路ＣＭ１を構成する出力側トランジスタの１つとしてのＮチャネル型ＭＯＳトランジスタＱ１５と、このカレントミラー回路ＣＭ１に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ１６とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ１６のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１５のソースが接地端子ＧＮＤに接続されている。さらに、トランスファゲートＳ１ｂとＭＯＳトランジスタＱ１４ｂとの直列接続点が出力端子８５に、およびＭＯＳトランジスタＱ１５とＭＯＳトランジスタＱ１６との直列接続点が出力端子８６に接続されている。出力端子８５は演算増幅器３３のバイアス端子３５に接続されて、演算増幅器３３内のＮチャネル型ＭＯＳトランジスタが上記カレントミラー回路ＣＭ１の出力側トランジスタの１つを構成し、出力端子８６は演算増幅器３３のバイアス端子３６に接続されて、ＭＯＳトランジスタＱ１６を入力側トランジスタ、および演算増幅器３３内のＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。尚、上記において、ＭＯＳトランジスタＱ１４ａとＱ１４ｂは同一サイズとしたが、トランスファゲートＳ１ａをオン制御したとき、すなわち第１系統３０がサンプル・ホールド動作中の演算増幅器３３に流れるバイアス電流を、第１系統３０においてコンデンサにサンプル・ホールドされたアナログデータを演算増幅器３３の出力端に安定した波形で出力するのに十分な電流値で供給できれば、ＭＯＳトランジスタＱｂのみで出力動作時のバイアス電流を確保したうえで、ＭＯＳトランジスタＱ１４ｂに対するＱ１４ａのサイズ比は極力大きいほうがよい。
【００２２】
第２バイアス電流取出し回路８２について説明する。第１のトランジスタであるバイアス電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジスタとしてカレントミラー回路を構成する第２出力側トランジスタとしてのＰチャネル型ＭＯＳトランジスタＱ２３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されている。このカレントミラー回路に接続される第３トランジスタである負荷用トランジスタとしてのダイオード接続のＮチャネル型ＭＯＳトランジスタＱ２４ａとＱ２４ｂとが、ＭＯＳトランジスタからなるトランスファゲートＳ２ａ，Ｓ２ｂをそれぞれドレインに直列接続して並列接続されて、この並列回路のトランスファゲートＳ２ａ，Ｓ２ｂ側にＭＯＳトランジスタＱ２３のドレインが接続され、ＭＯＳトランジスタＱ２３のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯＳトランジスタＱ２４ｂのドレインとゲートとは直結されているが、ＭＯＳトランジスタＱ２４ａのドレインとゲートとはトランスファゲートＳ２ａ，Ｓ２ｂを介して接続されている。ＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂは同一サイズで設計している。そして、入力端子２への切替え信号によりトランスファゲートＳ２ａがオン・オフ制御可能となるようにトランスファゲートＳ２ａのＰチャネル側ゲートとインバータ６３を介したＮチャネル側ゲートとが入力端子２に接続され、トランスファゲートＳ２ｂが常時オン制御されるようにトランスファゲートＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、およびＮチャネル側ゲートが電源端子ＶＤＤに接続されている。そして、ＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂを入力側トランジスタとして第２カレントミラー回路ＣＭ２を構成する出力側トランジスタの１つとしてのＮチャネル型ＭＯＳトランジスタＱ２５と、このカレントミラー回路ＣＭ２に接続される負荷用トランジスタとしてのダイオード接続のＰチャネル型ＭＯＳトランジスタＱ２６とがドレイン同士で直列接続されるとともに、ＭＯＳトランジスタＱ２６のソースが電源端子ＶＤＤに、およびＭＯＳトランジスタＱ２５のソースが接地端子ＧＮＤに接続されている。さらに、トランスファゲートＳ２ｂとＭＯＳトランジスタＱ２４ｂとの直列接続点が出力端子８７に、およびＭＯＳトランジスタＱ２５とＭＯＳトランジスタＱ２６との直列接続点が出力端子８８に接続されている。出力端子８７は演算増幅器４３のバイアス端子４５に接続されて、演算増幅器４３内のＮチャネル型ＭＯＳトランジスタが上記カレントミラー回路ＣＭ２の出力側トランジスタの１つを構成し、出力端子８８は演算増幅器４３のバイアス端子４６に接続されて、ＭＯＳトランジスタＱ２６を入力側トランジスタ、および演算増幅器４３内のＰチャネル型ＭＯＳトランジスタを出力側トランジスタとするカレントミラー回路を構成する。尚、上記において、ＭＯＳトランジスタＱ２４ａとＱ２４ｂは同一サイズとしたが、トランスファゲートＳ２ａをオン制御したとき、すなわち第２系統４０がサンプル・ホールド動作中の演算増幅器４３に流れるバイアス電流を、少なくとも、第２系統４０においてコンデンサにサンプル・ホールドされたアナログデータを演算増幅器４３の出力端に安定した波形で出力するのに十分な電流値で供給できれば、ＭＯＳトランジスタＱ２４ｂのみで出力動作時のバイアス電流を確保したうえで、ＭＯＳトランジスタＱ２４ｂに対するＱ２４ａのサイズ比は極力大きいほうがよい。
【００２３】
上記構成のバイアス回路部８０は、動作において、第１系統３０が出力動作のとき、入力端子２に"Ｌ"レベルの信号が供給され、第１バイアス電流取出し回路８１のトランスファゲートＳ１ａがオフ制御され、第２バイアス電流取出し回路８２のトランスファゲートＳ２ａがオン制御される。このとき、第１バイアス電流取出し回路８１は、バイアス電流源５１に流れる電流をＭＯＳトランジスタＱ１３でミラーして、ＭＯＳトランジスタＱ１４ｂのみに流し、さらにＭＯＳトランジスタＱ１４ｂに流れる電流をＭＯＳトランジスタＱ１５でミラーしてＭＯＳトランジスタＱ１６に流して、 ＭＯＳトランジスタＱ１４ｂに流れる電流を出力端子８５からバイアス端子３５を介してＭＯＳトランジスタＱ１４ｂにミラー接続された演算増幅器３３のＮチャネル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳトランジスタＱ１６に流れる電流を出力端子８６からバイアス端子３６を介してＭＯＳトランジスタＱ１６にミラー接続された演算増幅器３３のＰチャネル型ＭＯＳトランジスタにミラーして演算増幅器３３にバイアス電流を供給する。このとき、第２バイアス電流取出し回路８２は、バイアス電流源５１に流れる電流をＭＯＳトランジスタＱ２３でミラーして、ＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂに流し、さらにＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂに流れる電流をＭＯＳトランジスタＱ２５でミラーしてＭＯＳトランジスタＱ２６に流して、 ＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂに流れる電流を出力端子８７からバイアス端子４５を介してＭＯＳトランジスタＱ２４ａ，Ｑ２４ｂにミラー接続された演算増幅器４３のＮチャネル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳトランジスタＱ２６に流れる電流を出力端子８８からバイアス端子４６を介してＭＯＳトランジスタＱ２６にミラー接続された演算増幅器４３のＰチャネル型ＭＯＳトランジスタにミラーして演算増幅器４３にバイアス電流を供給する。このとき演算増幅器４３に流れるバイアス電流は、ＭＯＳトランジスタＱ２４ａとＱ２４ｂとを同一サイズに設計した場合の例では、第２系統４０が出力動作のときに演算増幅器４３に流れるバイアス電流の半分のバイアス電流が流れることになる。第２系統４０が出力動作のときは、上記とは第１系統３０と第２系統４０との動作が反対となる。
【００２４】
以上説明したように、サンプル・ホールド回路２０の１水平期間ごとにサンプル・ホールド動作と出力動作を交互に行う２系統のうち第１系統３０（第２系統４０）が出力動作のとき、第１バイアス電流取出し回路８１（第２バイアス電流取出し回路８２）は、電流源５１に流れる電流をトランジスタＱ１４ａとＱ１４ｂのうちＱ１４ｂ（Ｑ２４ａとＱ２４ｂのうちＱ２４ｂ）のみに流して後段のトランジスタでミラーして第１系統３０（第２系統４０）の演算増幅器３３（４３）に供給し、第２バイアス電流取出し回路８２（第１バイアス電流取出し回路８１）は、電流源５１に流れる電流をトランジスタＱ２４ａとＱ２４ｂの両方（Ｑ１４ａとＱ１４ｂの両方）に流して後段のトランジスタでミラーしてサンプル・ホールド動作中の第２系統４０（第１系統３０）の演算増幅器４３（３３）に供給するので、サンプル・ホールド動作中の第２系統４０（第１系統３０）の演算増幅器４３（３３）には、第２系統４０（第１系統３０）が出力動作中のときの演算増幅器４３（３３）に流れるバイアス電流に対してトランジスタＱ２４ａとＱ２４ｂ（Ｑ１４ａとＱ１４ｂ）との合計サイズに対するトランジスタＱ２４ｂ（Ｑ１４ｂ）のサイズ比のバイアス電流が流れ、バイアス電流により演算増幅器４３（３３）で消費される消費電流を低減することができる。尚、図示しないが、バイアス回路部７０と同様に、このバイアス回路部８０の替わりに、ＭＯＳトランジスタのＰチャネル型とＮチャネル型を逆にして回路構成してもよい。
【００２５】
【発明の効果】
本発明に係わる液晶駆動装置によれば、サンプル・ホールド回路の２系統のうちサンプル・ホールド動作中の系統の演算増幅器のバイアス電流を、バイアス回路部でバイアス電流源の電流をミラーするときミラー比を切替えて減少させるようにしたので、サンプル・ホールド動作中の系統に含まれる演算増幅器で消費される電流を低減することができる。
【図面の簡単な説明】
【図１】  本発明の１実施例である水平ドライバＩＣの要部回路ブロック図。
【図２】  図１の水平ドライバＩＣに使用される１例のバイアス回路部。
【図３】  図１の水平ドライバＩＣに使用される他の第１実施例のバイアス回路部。
【図４】  図１の水平ドライバＩＣに使用される他の第２実施例のバイアス回路部。
【図５】  従来の水平ドライバＩＣの要部回路ブロック図。
【図６】  図５の水平ドライバＩＣに使用されるバイアス回路部。
【図７】  １系統のサンプル・ホールド回路の回路図。
【図８】  ２系統のサンプル・ホールド回路の回路図。
【符号の説明】
２０  サンプル・ホールド回路
３０  第１系統
３２  第１コンデンサ
３３  第１演算増幅器
４０  第２系統
４２  第２コンデンサ
４３  第２演算増幅器
５１、５２  バイアス電流源
６０、７０、８０  バイアス回路部
６１、７１、８１  第１バイアス電流取出し回路
６２、７２、８２  第２バイアス電流取出し回路
ＣＭ１  第１カレントミラー回路
ＣＭ２  第２カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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