(57)【特許請求の範囲】
【請求項１】
同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、方形グリッドのビット対シンボルのマッピングに配置されて方形グリッドのシンボル・コンステレーションを生成する２の偶数乗個のシンボルを含み、ＩおよびＱ平面内のシンボル・コンステレーション集合ごとに個別コードを有し、前記方形グリッドのシンボル・コンステレーションのうち最大のものは２２ｙ個のシンボルを含み（ｙは所与の値が少なくとも２である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードの各々をデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記方形グリッドのビット対シンボルのマッピングは、前記方形グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記方形グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記方形グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記方形グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義するように行われ、（２）前記トレリス・デマッパは、
２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数よりも大きい所与の値を有する第２の正整数）を持ち、各記憶ロケーションは、少なくとも、ｂビット（ここでｂ＝ｙ−１）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実行幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、
２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、
第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、
２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されるサブセットを定義する第２の手段と、
前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩコンポーネントをマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されるようにする第３の手段と、
前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されるようにする第４の手段と
を備えたことを特徴とするコンボルーション・デコーダ。
【請求項２】
各コンステレーション集合の前記方形グリッドの前記ビット対シンボルのマッピングは、前記第３の手段が、グレー符号化した２進ビットを使用して前記ＩチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングし、前記第４の手段は、グレー符号化した２進ビットを使用して、前記ＱチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングすることを特徴とする請求項１に記載のコンボルーション・デコーダ。
【請求項３】
方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩおよびＱ平面内の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、
ｙの値は４であり、
ｘの値は６である
ことを特徴とする請求項２に記載のコンボルーション・デコーダ。
【請求項４】
前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッドのシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含むＩおよびＱ平面のシンボル・コンステレーション集合ごとに個別のコードをも含み、前記交差グリッドのシンボル・コンステレーションの最大のものは２ｚ個（ｚは所与の値が少なくとも５である第３の正整数）のシンボルを含み、前記第２の正整数の値ｘはｚ／２の値よりも大きく、各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、
前記ＩチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第３の手段によってプリロードされると、（１）前記４サブセット各々のＩ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットの単一サブセットにおける最大数の列であり、
前記ＱチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第４の手段によってプリロードされると、（１）前記４サブセット各々のＱ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、任意数の行は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットのうち１つのサブセットにおける最大数の行であり、
前記トレリス・デマッパはさらに、（１）前記２ビット入力、前記ＩチャネルＲＡＭの前記出力および前記ＱチャネルＲＡＭの前記出力が個々の入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力で方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパによって出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルを含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに対して隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと、（２）（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記コンステレーション集合のうち前記選択された集合が２の偶数乗個のシンボルであるのに応答して、前記ＩチャネルＲＡＭと前記ＱチャネルＲＡＭの前記個々の出力を前記トレリス・デマッパの出力として送出するセレクト手段とを備えることを特徴とする請求項１に記載のコンボルーション・デコーダ。
【請求項５】
特定のシンボル・コンステレーション集合が、５に等しい２の奇数乗個のシンボルを示し、
前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、
前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、前記３×３の方形グリッドの３行を定義し、
これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称形の８シンボルのサブセットが前記リマッパの出力に得られ、そこでは、複製ビットは、前記４サブセットの個々に対して単一の追加シンボル・セルをマッピングし、前記単一の追加シンボル・セルは、それぞれが前記４サブセットの個々に対応する個々の３×３方形グリッドの４コーナーの異なるコーナーに位置することを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項６】
特定のシンボル・コンステレーション集合が、５より大きい所与の２つの奇数乗個のシンボルを示し、それにより、５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、
前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、
前記ＱチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、
これにより、前記４サブセットそれぞれに同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッドのシンボル・サブセットが前記リマッパの出力に得られ、そこで、複製ビットは、前記４サブセットそれぞれについてｋ×ｋの方形グリッドの４コーナー各々に位置する少なくとも１つの追加シンボル・セルをマッピングすることを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項７】
前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化した２進ビットからなることを特徴とする請求項４に記載のコンボルーション・デコーダ。
【請求項８】
方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、
交差グリッドに配置された２の奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションと、１２８シンボルＱＡＭコンステレーションを含み、
ｙの値は４であり、
ｚの値は７であり、
ｘの値は６である
ことを特徴とする請求項７に記載のコンボルーション・デコーダ。
【請求項９】
前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルからなる８−ＰＳＫコンステレーション集合についての個別コードも含み、前記８個のシンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°だけオフセットされ、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４つのサブセットに分割され、これら４サブセットの２つのシンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、
前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）のディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）のディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接する、前記８−ＰＳＫコンステレーションの前記４セブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出し、
前記セレクト手段はまた、前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送することを特徴とする請求項８に記載のコンボルーション・デコーダ。
【請求項１０】
８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされるように行われ、
前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では−４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項９に記載のコンボルーション・デコーダ。
【請求項１１】
前記コンボルーション・デコーダは、マルチチャネル受信装置のコンポーネントであることを特徴とする請求項１０に記載のコンボルーション・デコーダ。
【請求項１２】
前記マルチチャネル受信装置は、そこに伝送される順方向誤り訂正を行った圧縮ディジタル・テレビジョン・データを受信するディジタル・テレビジョン受信装置であることを特徴とする請求項１１に記載のコンボルーション・デコーダ。
【請求項１３】
同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッド状のシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含む、Ｉ、Ｑ平面のシンボル・コンステレーション集合ごとに個別のコードを含み、前記交差グリッドのシンボル・コンステレーションのうち最大のものは、２ｚ個のシンボルを含み（ｚは所与の値が少なくとも５である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードそれぞれをデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、（２）前記トレリス・デマッパは、
２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数の１／２よりも大きい所与の値を有する第２の正整数）を有し、各記ロケーションは、少なくとも、ｂビット（ｂ＝ｚ／２−１／２）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、
２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、
第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、
２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されたサブセットを定義する第２の手段と、
前記２の奇数乗個のシンボル・コンステレーション集合のうち選択された集合に従って、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩ成分をマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＩ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４つのサブセットの１つにおける最大数の列である第３の手段と、
前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合に従って、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＱ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、ここで任意数の行は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４サブセットの１つにおける最大数の行である第４の手段と、
前記２ビット入力、前記ＩチャネルＲＡＭの前記出力、および前記ＱチャネルＲＡＭの前記出力が各入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力における方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパから出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、前記リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルとの両方を含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと
を備えたことを特徴とするコンボルーション・デコーダ。
【請求項１４】
特定のシンボル・コンステレーション集合は、５に等しい２の奇数乗個のシンボルを示し、
前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、
前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は前記３×３の方形グリッドの３行を定義し、
これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称の８シンボル・サブセットが前記リマッパの出力に得られ、そこで複製ビットは、前記４サブセットそれぞれに１つの追加的なシンボル・セルをマッピングし、前記１つの追加シンボル・セルは、それぞれが前記４サブセットの各々に対応する個々の３×３の方形グリッドの４つのコーナーの異なるコーナーに位置することを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１５】
特定のシンボル・コンステレーションの集合は、５より大きい所与の２の奇数乗個のシンボルを示し、それにより５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、
前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、
前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、
これにより、前記４サブセットそれぞれについて同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッド・シンボル・サブセットが前記リマッパの出力に得られ、ここで複製ビットは、前記４サブセットそれぞれのｋ×ｋの方形グリッドの４コーナーの各々に位置する、少なくとも１つの追加的なシンボル・セルをマッピングすることを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１６】
前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化された２進ビットからなることを特徴とする請求項１３に記載のコンボルーション・デコーダ。
【請求項１７】
交差グリッドに配置された奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションおよび１２８シンボルＱＡＭコンステレーションを含み、
ｚの値は７であり、
ｘの値は６である
ことを特徴とする請求項１６に記載のコンボルーション・デコーダ。
【請求項１８】
前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルの８−ＰＳＫコンステレーション集合についての個別のコードも含み、前記８シンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°オフセットされており、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４サブセットに分割され、これら４サブセットそれぞれの２シンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、
前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）ディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）ディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接している、前記８−ＰＳＫコンステレーションの前記４サブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出する８−ＰＳＫデマッパ・ロジック手段と、（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送するセレクト手段とを備えることを特徴とする請求項１７に記載のコンボルーション・デコーダ。
【請求項１９】
８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされ、
前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項１８に記載のコンボルーション・デコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンボルーション・デコーダに関するものである。
【０００２】
更に詳述すると、本発明は、衛星・地上およびケーブル伝送の誤り訂正（forward-error-corrected - ＦＥＣ）済み圧縮されたディジタル・テレビジョン・データのマルチチャネル受信装置で使用するのに適したディジタル処理装置に関し、より具体的には、ビタビアルゴリズム(Viterbi-algorithm) をベースとし、プラグマチック・トレリスコード(pragmatic trellis code)をデコード化（復号化）する機能を備えたコンボルーション・デコーダ(convolutional decoder) のトレリス・デマッパ(trellis demapper)に関する。
【０００３】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／５２８，３７０号（１９９５年９月１４日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００４】
【従来の技術】
符号化ディジタル・データをノイズ（雑音）のあるチャネルを経由して、送信装置から、ビタビアルゴリズム・ベースのコンボルーション・デコーダ用のブランチ・メトリック・コンピュータ(branch metric computer)を備えた受信装置へ送信する際に、コンボルーション符号化を含む誤り訂正を行うことは、この分野では公知である。ビタビアルゴリズムは、ノイズのあるチャネルを経由して送信されてきたコンボルーション符号化ビット・シーケンス（ビット列）をデコード化するために幅広く使用されている。ビタビアルゴリズムの中心となるのは一連の反復的加算−比較−選択(add-compare-select)演算であり、この演算では、受信された各シンボル（記号）について計算された、ある種のメトリックス（ブランチ・メトリックスと呼ばれる）をデモジュレータから入力として受け取っている。高データレート信号の衛星、ケーブルおよび地上伝送の場合には、上記の計算は非常に高レートで実行する必要がある。さらに、いくつかの異なるチャネル上で動作し、符号化方式が異なっている（しかし相互に関係がある）モデム／デコーダでは、ブランチ・メトリックスを計算するコストは、ルックアップ・テーブル・メモリ(lookup table memory) や実際にこれらの計算を行うハードウェアによって非常に高くなる。
【０００５】
衛星伝送チャネルの場合には、受信装置のコンボルーション・デコーダに知られている、ある種の特定パンクチャド１／４位相シフトキーイング(quaternary phase shift keyed - ＱＰＳＫ）コードを送信することが通常になっている。地上またはケーブル伝送チャネルの場合には、受信装置のコンボルーション・デコーダに知られている、ある種の特定プラグマチック・トレリスコード（直交振幅変調（quadrature amplitude modulation - ＱＡＭ）、位相振幅変調(phase amplitude modulation - ＰＡＭ）または位相シフトキーイング (phase shift keyed - ＰＳＫ）コードなど）を送信することが普通になっている。例えば、従来技術では、高精細（高品位）テレビジョン(high definition television - ＨＤＴＶ）のＱＡＭ伝送ためにプラグマチック・トレリスコードを実用コードとして使用することが知られている。
【０００６】
本願に関連した参照文献としては、「衛星、地上およびケーブル伝送のＦＥＣ圧縮ディジタル・テレビジョン・データのマルチチャネル受信装置で使用するのに適したパンクチャドおよびプラグマチック・トレリスコード・コンボルーション・デコーダのビタビ・デコーダ用のブランチ・メトリック・コンピュータ(A Branch Metric Computer for a Viterbi Decoder Suitable for Use in a Multi-channel Receiver of Sattelite, Terrestial and Cable Transmitted FEC Compressed Digital Television Data) 」という名称の米国特許第 5,497,401号がある。
【０００７】
従来、ビタビアルゴリズム・ベースのコンボルーション・デコーダはあらかじめ決められた単一タイプのコンボルーション・コードだけで動作するように設計されているのが一般的であった。しかし、近い将来には、マルチチャネル・ディジタル受信装置が大量生産マーケットに参入することが予想され、現在使用されているアナログ・テレビジョン受信装置に取って代わることは時間の問題になっている。テレビジョン受信装置への直接放送衛星伝送は、地上およびケーブル伝送と共にすでに実用化されている。従って、かかるマルチチャネル・ディジタル・テレビジョン受信装置のコンボルーション・デコーダは、マルチチャネル・ディジタル・テレビジョン受信装置がそのとき受信しているチャネルのコードのタイプ（ケースに応じてパンクチャドまたはプラグマチック・トレリス）およびモジュレーション（変調）のタイプ（ケースに応じてＱＰＳＫと８−ＰＳＫの両方を含むＰＳＫか、ＰＡＭまたはＱＡＭ）に応じて、選択的に動作できることが望まれている。さらに、大量生産のテレビジョン受信装置は、コスト削減と複雑さの低減化を念頭に置いた設計になっていることが望まれている。
【０００８】
上述した米国特許第５，４９７，４０１号は、コスト削減と複雑さの低減化を念頭に置いた設計になっている、かかるマルチチャネル・ディジタル・テレビジョン受信装置に組み込むことが可能であるコンボルーション・デコーダのビタビデコーダ用のブランチ・メトリック・コンピュータの構造を目的としている。第一に、このブランチ・メトリック・コンピュータはＲＡＭを採用し、このＲＡＭには、コントロール入力としてマイクロコントローラ・インタフェースに入力されたあとで、プログラマブルで、事前に計算されたＩルックアップ・テーブルおよびＱルックアップ・テーブルが、初期化フェーズ期間にマイクロコントローラ・インタフェースからプリロードされている。第二に、このブランチ・メトリック・コンピュータ構造は２次元Ｉ、Ｑ平面内の２点間の距離の１次元測定量を、２点間の距離（「マンハッタン」距離と呼ばれるもの）のＩコンポーネントおよびＱコンポーネントの和（Ｉ＋Ｑ）を２点間のユークリッド距離（Ｉ2 ＋Ｑ2 ）1/2 の代わりに使用することによって計算している。これにより、ＩコンポーネントとＱコンポーネントを相互に独立して扱うことより、ブランチ・メトリック・コンピュータのコスト削減と複雑さの低減化を可能にしている。
【０００９】
上記の米国特許に開示されているコンボルーション・デコーダは、マイクロコントローラ・インタフェースの制御を受けて、ある種の特定パンクチャド・コード・モード（どれもトレリス・デマッパを利用していない）でも、ある種の特定プラグマチック・トレリスコード・モード（すべてがトレリス・デマッパを利用している）でも、選択的に動作できるようになっている。
【００１０】
【発明が解決しようとする課題】
本発明は、上記の米国特許第５，４９７，４０１号に開示されているタイプのコンボルーション・デコーダがプラグマチック・トレリスコード・モード（例えば、１６、３２、６４、１２８および２５６ＱＡＭコード用と８−ＰＳＫコード用）で動作するときの、トレリス・デマッパのデマッピング手法と構造の両方を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明によるトレリス・デマッパはコスト削減と複雑さの低減化とを念頭に置いた設計になっているので、ＱＡＭトレリスコード用のＲＯＭストレージ（記憶装置）を採用するトレリスコード・デマッパに比べて、必要記憶容量が最小限になっている。
【００１２】
具体的には、本発明は、Ｉ、Ｑ平面内のシンボルの各コンステレーション集合(constellation set) ごとに個別コード(distinct code) を含む複数のコード用の上記デマッパを形成するにあたり、各コンステレーション集合は、（１）方形グリッド(square grid) のビット対シンボルのマッピング(bit-to-symbol mapping) に配置された２の偶数乗個のシンボル、（２）交差グリッド(cross grid)のビット対シンボルのマッピングに配置された２の奇数乗個のシンボルおよび／または（３）８−ＰＳＫコードを含んでいる。ＩチャネルＲＡＭとＱチャネルＲＡＭは、それぞれがＱＡＭコードの各々用に選択的にプログラムされたルックアップ・テーブルを含んでおり、上記のカテゴリ（１）と（２）の両方に採用されている。カテゴリ（１）の場合には、ＩチャネルＲＡＭとＱチャネルＲＡＭのそれぞれの出力はトレリス・デマッパの出力として直接的に送出(forward) される。カテゴリ（２）の場合には、ＩチャネルＲＡＭとＱチャネルＲＡＭのそれぞれの出力は入力としてリマッパＲＡＭに印加され、リマッパＲＡＭの出力はトレリス・デマッパの出力として送出される。カテゴリ（３）の場合には、８−ＰＳＫデマッパ・ロジック手段が８−ＰＳＫコードをデマッピングするために採用され、このデマッパ・ロジック手段の出力はトレリス・デマッパの出力として送出される。トレリス・デマッパがカテゴリ（１），（２）および（３）の２つまたは３つすべてに応答するような場合には、これらのカテゴリの選択されたものの出力を、トレリス・デマッパの出力として送出するためにＭＵＸ（セレクタ）が用いられる。
【００１３】
請求項１に係る本発明は、同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、方形グリッドのビット対シンボルのマッピングに配置されて方形グリッドのシンボル・コンステレーションを生成する２の偶数乗個のシンボルを含み、ＩおよびＱ平面内のシンボル・コンステレーション集合ごとに個別コードを有し、前記方形グリッドのシンボル・コンステレーションのうち最大のものは２２ｙ個のシンボルを含み（ｙは所与の値が少なくとも２である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードの各々をデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記方形グリッドのビット対シンボルのマッピングは、前記方形グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記方形グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記方形グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記方形グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義するように行われ、（２）前記トレリス・デマッパは、２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数よりも大きい所与の値を有する第２の正整数）を持ち、各記憶ロケーションは、少なくとも、ｂビット（ここでｂ＝ｙ−１）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実行幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されるサブセットを定義する第２の手段と、前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩコンポーネントをマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されるようにする第３の手段と、前記シンボル・コンステレーション集合のうち選択された集合に従って前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されるようにする第４の手段とを備えたコンボルーション・デコーダである。
請求項２に係る本発明は、各コンステレーション集合の前記方形グリッドの前記ビット対シンボルのマッピングは、前記第３の手段が、グレー符号化した２進ビットを使用して前記ＩチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングし、前記第４の手段は、グレー符号化した２進ビットを使用して、前記ＱチャネルＲＡＭの前記プリロードされたルックアップ・テーブルをビット・マッピングすることを特徴とする請求項１に記載のコンボルーション・デコーダである。
請求項３に係る本発明は、方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩおよびＱ平面内の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、ｙの値は４であり、ｘの値は６であることを特徴とする請求項２に記載のコンボルーション・デコーダである。
請求項４に係る本発明は、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッドのシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含むＩおよびＱ平面のシンボル・コンステレーション集合ごとに個別のコードをも含み、前記交差グリッドのシンボル・コンステレーションの最大のものは２ｚ個（ｚは所与の値が少なくとも５である第３の正整数）のシンボルを含み、前記第２の正整数の値ｘはｚ／２の値よりも大きく、各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第３の手段によってプリロードされると、（１）前記４サブセット各々のＩ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットの単一サブセットにおける最大数の列であり、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルは、前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに従って前記第４の手段によってプリロードされると、（１）前記４サブセット各々のＱ成分に対して同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、任意数の行は、２の奇数乗個のシンボルの前記コンステレーション集合のうち選択された集合の交差グリッドの４サブセットのうち１つのサブセットにおける最大数の行であり、前記トレリス・デマッパはさらに、（１）前記２ビット入力、前記ＩチャネルＲＡＭの前記出力および前記ＱチャネルＲＡＭの前記出力が個々の入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力で方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパによって出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルを含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに対して隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭと、（２）（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記コンステレーション集合のうち前記選択された集合が２の偶数乗個のシンボルであるのに応答して、前記ＩチャネルＲＡＭと前記ＱチャネルＲＡＭの前記個々の出力を前記トレリス・デマッパの出力として送出するセレクト手段とを備えることを特徴とする請求項１に記載のコンボルーション・デコーダである。
請求項５に係る本発明は、特定のシンボル・コンステレーション集合が、５に等しい２の奇数乗個のシンボルを示し、前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、前記３×３の方形グリッドの３行を定義し、これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称形の８シンボルのサブセットが前記リマッパの出力に得られ、そこでは、複製ビットは、前記４サブセットの個々に対して単一の追加シンボル・セルをマッピングし、前記単一の追加シンボル・セルは、それぞれが前記４サブセットの個々に対応する個々の３×３方形グリッドの４コーナーの異なるコーナーに位置することを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項６に係る本発明は、特定のシンボル・コンステレーション集合が、５より大きい所与の２つの奇数乗個のシンボルを示し、それにより、５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、前記ＱチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、これにより、前記４サブセットそれぞれに同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッドのシンボル・サブセットが前記リマッパの出力に得られ、そこで、複製ビットは、前記４サブセットそれぞれについてｋ×ｋの方形グリッドの４コーナー各々に位置する少なくとも１つの追加シンボル・セルをマッピングすることを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項７に係る本発明は、前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化した２進ビットからなることを特徴とする請求項４に記載のコンボルーション・デコーダである。
請求項８に係る本発明は、方形グリッドに配置された２の偶数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、１６シンボルＱＡＭコンステレーションと、６４シンボルＱＡＭコンステレーションと、２５６シンボルＱＡＭコンステレーションとを含み、交差グリッドに配置された２の奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションと、１２８シンボルＱＡＭコンステレーションを含み、ｙの値は４であり、ｚの値は７であり、ｘの値は６であることを特徴とする請求項７に記載のコンボルーション・デコーダである。
請求項９に係る本発明は、前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルからなる８−ＰＳＫコンステレーション集合についての個別コードも含み、前記８個のシンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°だけオフセットされ、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４つのサブセットに分割され、これら４サブセットの２つのシンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）のディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）のディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接する、前記８−ＰＳＫコンステレーションの前記４セブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出し、前記セレクト手段はまた、前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送することを特徴とする請求項８に記載のコンボルーション・デコーダである。
請求項１０に係る本発明は、８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされるように行われ、前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では−４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項９に記載のコンボルーション・デコーダである。
請求項１１に係る本発明は、前記コンボルーション・デコーダは、マルチチャネル受信装置のコンポーネントであることを特徴とする請求項１０に記載のコンボルーション・デコーダである。
請求項１２に係る本発明は、前記マルチチャネル受信装置は、そこに伝送される順方向誤り訂正を行った圧縮ディジタル・テレビジョン・データを受信するディジタル・テレビジョン受信装置であることを特徴とする請求項１１に記載のコンボルーション・デコーダである。
請求項１３に係る本発明は、同位相（Ｉ）および直角位相（Ｑ）のディジタル入力信号として印加される一連の畳み込み符号化されたシンボル・パケットによって定義される複数のプラグマチック・トレリス・コードのコンボルーション・デコーダであって、前記複数のプラグマチック・トレリス・コードは、交差グリッドのビット対シンボルのマッピングに配置されて交差グリッド状のシンボル・コンステレーションを生成する２の奇数乗個のシンボルを含む、Ｉ、Ｑ平面のシンボル・コンステレーション集合ごとに個別のコードを含み、前記交差グリッドのシンボル・コンステレーションのうち最大のものは、２ｚ個のシンボルを含み（ｚは所与の値が少なくとも５である第１の正整数）、前記コンボルーション・デコーダは、前記複数のプラグマチック・トレリス・コードそれぞれをデマッピングするトレリス・デマッパを含み、（１）各コンステレーション集合の前記交差グリッドのビット対シンボルのマッピングは、前記交差グリッドの奇数行の１つおきのセルが第１のシンボル・サブセットを定義し、前記交差グリッドの奇数行の残りのセルが第２のシンボル・サブセットを定義し、前記交差グリッドの偶数行の１つおきのセルが第３のシンボル・サブセットを定義し、前記交差グリッドの偶数行の残りのセルが第４のシンボル・サブセットを定義し、（２）前記トレリス・デマッパは、２（ｘ＋２）個の記憶ロケーションの実効深さ（ｘは、前記第１の正整数の１／２よりも大きい所与の値を有する第２の正整数）を有し、各記ロケーションは、少なくとも、ｂビット（ｂ＝ｚ／２−１／２）のＩ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＩチャネル・ランダム・アクセス・メモリ（ＲＡＭ）と、２（ｘ＋２）個の記憶ロケーションの実効深さを有し、各記憶ロケーションは、少なくとも、ｂビットのＱ定義ルックアップ・テーブルのエントリを格納するのに十分な実効幅を有するＱチャネルＲＡＭと、第１のｘビット入力を前記ＩチャネルＲＡＭに印加して前記同位相（Ｉ）ディジタル入力信号の値を定義し、第２のｘビット入力を前記ＱチャネルＲＡＭに印加して前記直角位相（Ｑ）ディジタル入力信号の値を定義する第１の手段と、２ビット入力を前記ＩチャネルＲＡＭおよび前記ＱチャネルＲＡＭの両方に印加して、前記印加された２ビット入力の２進値に従って、前記４サブセットのうち選択されたサブセットを定義する第２の手段と、前記２の奇数乗個のシンボル・コンステレーション集合のうち選択された集合に従って、前記ＩチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＩチャネルＲＡＭへの同位相（Ｉ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＩ成分をマッピングするビットが、前記ＩチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＩ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の列を含み、任意数の列は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４つのサブセットの１つにおける最大数の列である第３の手段と、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合に従って、前記ＱチャネルＲＡＭの前記ルックアップ・テーブルをプリロードし、前記コンステレーション集合のうち前記選択された集合の前記４サブセットのうち選択されたサブセットの、前記ＱチャネルＲＡＭへの直角位相（Ｑ）ディジタル入力信号によって定義される値に値が最も近いシンボルのＱ成分をマッピングするビットが、前記ＱチャネルＲＡＭの出力として読み出されて、（１）前記４サブセットそれぞれのＱ成分について同一のビット対シンボルのマッピングを提供し、（２）このビット対シンボルのマッピングは、方形グリッドの任意数の行を含み、ここで任意数の行は、前記２の奇数乗個のシンボルのコンステレーション集合のうち選択された集合の交差グリッドの４サブセットの１つにおける最大数の行である第４の手段と、前記２ビット入力、前記ＩチャネルＲＡＭの前記出力、および前記ＱチャネルＲＡＭの前記出力が各入力として印加されるのに応答して、前記ＩチャネルＲＡＭの出力に現れる前記Ｉ成分と前記ＱチャネルＲＡＭの出力に現れる前記Ｑ成分の両方によって定義されるシンボルの方形グリッドのビット対シンボルのマッピングを、前記リマッパの出力における方形グリッドのビット対シンボルのマッピングにリマッピングするリマッパＲＡＭであって、リマッパから出力される方形グリッドは、前記４サブセットの任意の１つを構成する所与のシンボル・セルと、前記リマッパから出力される方形グリッドの少なくとも１つのコーナーに位置する少なくとも１つの追加シンボル・セルとの両方を含み、前記１つの追加シンボル・セルをマッピングするビットは、前記方形グリッドの前記１つのコーナーに隣接して位置する所与のシンボル・セルをマッピングするビットの複製であるリマッパＲＡＭとを備えたコンボルーション・デコーダである。
請求項１４に係る本発明は、特定のシンボル・コンステレーション集合は、５に等しい２の奇数乗個のシンボルを示し、前記ＩチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は、３×３の方形グリッドの３列を定義し、前記ＱチャネルＲＡＭの出力は、取り得る４つの２進値のうち３つのみを表すように制限された２ビットからなり、これら３つの２進値は前記３×３の方形グリッドの３行を定義し、これにより、前記４サブセットそれぞれについて異なるビット対シンボルのマッピングを有する３×３の方形グリッド内に位置する非対称の８シンボル・サブセットが前記リマッパの出力に得られ、そこで複製ビットは、前記４サブセットそれぞれに１つの追加的なシンボル・セルをマッピングし、前記１つの追加シンボル・セルは、それぞれが前記４サブセットの各々に対応する個々の３×３の方形グリッドの４つのコーナーの異なるコーナーに位置することを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１５に係る本発明は、特定のシンボル・コンステレーションの集合は、５より大きい所与の２の奇数乗個のシンボルを示し、それにより５より大きい所与の２の奇数乗個のシンボルからなる前記特定のコンステレーション集合の４サブセットそれぞれのシンボルが交差グリッドに配置され、前記ＩチャネルＲＡＭの出力は、少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の列数ｋ（ｋは第４の正整数）を表すように制限され、前記ＱチャネルＲＡＭの出力は少なくとも３ビットのグループからなり、前記ビット・グループによって表される２進値の個数は、４サブセットの任意の１つの交差グリッド内の行数ｋを表すように制限され、これにより、前記４サブセットそれぞれについて同一のビット対シンボルのマッピングを有するｋ×ｋの方形グリッド内に位置する対称形の交差グリッド・シンボル・サブセットが前記リマッパの出力に得られ、ここで複製ビットは、前記４サブセットそれぞれのｋ×ｋの方形グリッドの４コーナーの各々に位置する、少なくとも１つの追加的なシンボル・セルをマッピングすることを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１６に係る本発明は、前記ＩチャネルＲＡＭ、前記ＱチャネルＲＡＭ、および前記リマッパＲＡＭの各出力に現れる前記ビット対シンボルのマッピングは、グレー符号化された２進ビットからなることを特徴とする請求項１３に記載のコンボルーション・デコーダである。
請求項１７に係る本発明は、交差グリッドに配置された奇数乗個の異なるシンボルを含むＩ、Ｑ平面の前記シンボル・コンステレーション集合は、３２シンボルＱＡＭコンステレーションおよび１２８シンボルＱＡＭコンステレーションを含み、ｚの値は７であり、ｘの値は６であることを特徴とする請求項１６に記載のコンボルーション・デコーダである。
請求項１８に係る本発明は、前記複数のプラグマチック・トレリス・コードは、Ｉ、Ｑ平面の８シンボルの８−ＰＳＫコンステレーション集合についての個別のコードも含み、前記８シンボルは、前記Ｉ、Ｑ平面の原点を中心に左右対称に半径方向に分布し、前記８シンボルはそれぞれ、前記Ｉ、Ｑ平面の軸に対して角度がほぼ２２．５°オフセットされており、前記８シンボルの８−ＰＳＫコンステレーション集合は、３ビットのビット対シンボルのマッピングを有し、前記８−ＰＳＫコンステレーション集合は、前記３ビットの最下位２ビットによって表される２進値にそれぞれ従って２シンボルの４サブセットに分割され、これら４サブセットそれぞれの２シンボルは、前記３ビットの最上位１ビットによって表される２進値に従って相互に区別され、前記トレリス・デマッパはさらに、（１）前記第１のｘビット入力が第１の入力として印加されるのに応答して前記同位相（Ｉ）ディジタル入力信号の値を定義し、（２）前記第２のｘビット入力が第２の入力として印加されるのに応答して前記直角位相（Ｑ）ディジタル入力信号の値を定義し、（３）前記２ビット入力が第３の入力として印加されるのに応答して、前記印加された２ビット入力によって表される２進値に従って前記８−ＰＳＫコンステレーション集合の前記４サブセットの１つを選択する８−ＰＳＫデマッパ・ロジック手段を備え、前記８−ＰＳＫデマッパ・ロジック手段は、前記第１、第２、および第３の入力が印加されるのに応答して、第１の入力として印加された同位相（Ｉ）ディジタル入力信号と、第２の入力として印加された直角位相（Ｑ）ディジタル入力信号の各値によって定義される前記Ｉ、Ｑ平面内のシンボルの位置に（Ｉ＋Ｑ）の距離で最も近接している、前記８−ＰＳＫコンステレーションの前記４サブセットのうち前記選択されたサブセットの２シンボルの１つを示す、前記ビット対シンボルのマッピングの前記３ビットの前記最上位１ビットの２進値を表す１ビット出力をそこから導出する８−ＰＳＫデマッパ・ロジック手段と、（ａ）前記コンステレーション集合のうち前記選択された集合が２の奇数乗個のシンボルであるのに応答して、前記リマッパＲＡＭの前記出力を前記トレリス・デマッパの出力として転送し、（ｂ）前記８−ＰＳＫコンステレーション集合の選択に応答して、前記８−ＰＳＫデマッパ・ロジック手段からの前記１ビット出力を前記トレリス・デマッパの出力として転送するセレクト手段とを備えることを特徴とする請求項１７に記載のコンボルーション・デコーダである。
請求項１９に係る本発明は、８−ＰＳＫコンステレーション集合の８シンボルのビット対シンボルのマッピングは、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１の象限内のシンボルが２進値０００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第１象限内のシンボルが２進値００１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第２象限内のシンボルが２進値０１１でマッピングされ、Ｉ軸に対してほぼ２２．５の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１００でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第３象限内のシンボルが２進値１０１でマッピングされ、Ｉ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１０でマッピングされ、Ｑ軸に対してほぼ２２．５°の向きになったＩ、Ｑ平面の第４象限内のシンボルが２進値１１１でマッピングされ、前記８−ＰＳＫデマッパ・ロジック手段は、前記同位相（Ｉ）ディジタル入力信号の数値にＩ１の数値をかけた積が、前記直角位相（Ｑ）ディジタル入力信号の数値にＱ２の数値をかけた積よりも小さい場合にのみ、前記１ビット出力として２進値「１」をそこから導出する手段を含み、ここでＩ１の数値はサブセット００では９、サブセット０１では４、サブセット１０では−９、サブセット１１では４であり、Ｑ２の数値はサブセット００では−４、サブセット０１では−９、サブセット１０では−４、サブセット１１では−９であることを特徴とする請求項１８に記載のコンボルーション・デコーダである。
【００３４】
【発明の実施の形態】
図１は、誤り訂正済の圧縮ディジタル・テレビション送信装置から送信されて、マルチチャネル圧縮ディジタル・テレビジョン受信装置によって受信可能な異種タイプの伝送チャネルを示す図である。図２は、図１のマルチチャネル圧縮ディジタル・テレビジョン受信装置において、コンボルーション・デコーダと、このデコーダへ入力を印加するデモジュレータと、マイクロコントローラ・インタフェースとの間の相互関係を示すブロック図である。図３は、プラグマチック・トレリスコード・デコード化モードで動作するようにマイクロコントローラ・インタフェースによってプログラムされているときの、図２に示すコンボルーション・デコーダの構成エレメントを示すブロック図であって、図２のマイクロコントローラ・インタフェースとコンボルーション・デコーダとの結合関係を示す図である。図４は、図３に示すトレリス・デマッパの構成エレメントを示すブロック図である。図５は、トレリス符号化８−ＰＳＫ（レートＲ＝２／３で符号化）を行う場合の、ビット対シンボルのマッピングを示す図である。
【００３５】
図１に示すように、マルチチャネル圧縮されたディジタル・テレビジョン受信装置１００は、複数の異なるチャネルの各々を経由して送られてきたディジタル符号化テレビジョン・データを選択的に受信する機能を備えている。これらの複数のチャネルとしては、ディジタル符号化テレビジョン・データを順方向誤り訂正テレビジョン送信装置１０４から送信する衛星伝送チャネル１０２、ディジタル符号化テレビジョン・データを順方向誤り訂正テレビジョン送信装置１０８から送信する地上伝送チャネル１０６、ディジタル符号化テレビジョン・データを順方向誤り訂正テレビジョン送信装置１１２から送信するケーブル伝送チャネル１１０がある。この分野で公知であるように、送信側の順方向誤り訂正は、符号化済みの圧縮されたディジタル・テレビジョン・データの連続送信シンボル・パケットをコンボルーション符号化することを含んでいるのが一般的である。
【００３６】
さらに、この分野で公知であるように、ＱＳＰＫベースのパンクチャド・コード（ＱＳＰＫ‐based punctured codes)はコンボルーション符号化データを衛星チャネル経由で送信するために採用されているのが一般的であるが、コンボルーション符号化データを地上またはケーブル・チャネル経由でＰＡＭ、ＰＳＫまたはＱＡＭベースで送信する場合には、高位アルファベット（つまり、８、１６、３２、６４、１２８および２５６）ｎ／ｎ＋１プラグマチック・トレリスコードを採用できる可能性をもっている。従って、マルチチャネル受信装置１００に要求されることは、マルチチャネルのどのチャネルが選択されて受信されているかに応じて、ＱＳＰＫベースのパンクチャドまたはＰＡＭ、 ＰＳＫまたはＱＡＭベースの高位アルファベットｎ／ｎ＋１プラグマチック・トレリスコードのうちの任意の特定コードを復号化（デコード）する機能を備えたコンボルーション・デコーダを内蔵していることである。
【００３７】
具体的に説明すると、マルチチャネル受信装置１００はディジタル処理装置を装備しており、このディジタル処理装置は、図２に示すように、受信側コンボルーション・デコーダ２００と受信側デモジュレータ２０２を含んでおり、受信側デモジュレータ２０２からは、公知のように、連続して受信された一連のコンボルーション符号化シンボル・パケットの各々が信号入力データとして受信側コンボルーション・デコーダ２００に入力されるようになっている。このデータの連続して受信されたシンボル・パケットの各々は、同位相（Ｉ）、直角位相（Ｑ）平面における点を定義している。マルチチャネル受信装置１００のディジタル処理装置は、さらに、コントロール入力を受信側コンボルーション・デコーダ２００に入力するマイクロコントローラ・インタフェース２０４をもつマイクロコントローラを備えている。
【００３８】
マイクロコントローラ・インタフェース２０４は、特に、コンボルーション・デコーダ２００がパンクチャド・コードのデコーダとして、さもなければ、トレリスコードのデコーダとして動作するように構成できるコンボルーション・デコーダ２００に仕様リスト(list of specifications)を提供する。図３は、トレリスコードのデコーダとして動作するように構成されたコンボルーション・デコーダ２００を示している。図３に示すように、受信側コンボルーション・デコーダ２００を構成するエレメントとしては、同期回路３００、ブランチ・メトリック・コンピュータ３０４、ビタビ・デコーダ３０６、コンボルーション・エンコーダ３０８、トレリス・デマッパ３１０、遅延ロジック３１２、同期モニタ３１４および選択手段（セレクタ）３１６がある。
【００３９】
デモジュレータ２０２からの出力データは、Ｉ、Ｑ入力データとして同期回路３００に入力される。説明の便宜上、ＩデータとＱデータの各々は、６ビットで定義されているものとする（つまり、入力データは合計１２パラレル入力コンダクタを通して入力される）。このようにすると、Ｉ、Ｑ平面における６４×６４＝４０９６個の個別点の各々を、１２ビット入力データの６ビットＩコンポーネントと６ビットＱコンポーネントで定義することが可能になる。同期回路３００には、クロックおよびクロック・イネーブル(Clk Enb) 入力も印加される。さらに、同期回路３００はマイクロコントローラ・インタフェース２０４からコントロール・データを受信すると共に、データをマイクロコントローラ・インタフェースに出力する。この同期回路３００は、同期モニタ３１４に直接的に結合されている。
【００４０】
エレメント３０２，３０４，３０６，３０８および３１０の各々には、マイクロコントローラ・インタフェース２０４からコントロール・データが入力される。さらに、図３には示されていないが、クロックがこれらのエレメントに印加される。正しく同期がとられたＩデータとＱデータは、データ出力クロック・イネーブル（ＤＯＣＥ）を受けて、同期回路３００からブランチ・メトリック・コンピュータ３０４へ送られる。さらに、正しく同期がとられたＩデータとＱデータは遅延ロジック３１２を経由してトレリス・デマッパ３１０と同期モニタ３１４へ送られる。
【００４１】
ブランチ・メトリック・コンピュータ３０６（その詳細は既述の米国特許第５，４９７，４０１号に開示されている）は、連続的に受信されたシンボル・パケットの各々に応答して４個の別々の５ビット出力を作り出す。これらの４個の別々の５ビット出力とブランチ・メトリック・コンピュータ３０４からのＤＯＣＥ信号は入力としてビタビ・デコーダ３０６に印加される。ビタビ・デコーダ３０４はレートＲ＝１／２、制約長さ(constraint length) ｋ＝７のデコーダであり、トレリスコードに対してビタビアルゴリズムを実行するが、そこでは、ブランチ・メトリック・コンピュータ３０６からの５ビット・メトリック入力はステート（状態）を更新し、ビット判断を行うために使用されている。ビタビ・デコーダ３０６は、加算−比較−選択 (add-compare-select（ＡＣＳ））手段、パス・メトリック・ストレージ手段、およびサバイバ・パス(survivor path) 用のメモリをトレリス内の各レベルで採用している。さらに、ビタビ・デコーダ３０６は累積されるメトリックが蓄積してオーバフローするのを防止するために、メトリック再正規化(metric renormalization)の処理も行っている。
【００４２】
ビタビ・デコーダ３０６からの１ビット出力は入力としてコンボルーション・エンコーダ３０８に印加される。トレリスコードの場合は、コンボルーション・エンコーダ３０８はレート１／２埋込みコードの２送信ビットの最良推定値を再生成する働きをする。エンコーダ３０８からの出力は同期モニタ３１４にも印加される。さらに、ビタビ・デコーダ３０６からの出力は入力として選択手段３１６に印加される。
【００４３】
コンボルーション・エンコーダ３０８からの出力は、トレリス・デマッパ３１０に印加され、そこでシンボル決定(symbol decision) が行われる。具体的に説明すると、トレリス・デマッパ３１０はコンボルーション・エンコーダ３０８からの２ビット出力を、遅延ロジック３１２を経由して送られてきた遅延ＩおよびＱ受信シンボル・データと一緒に使用してサブセット（部分集合）選択を行い、上記のシンボル決定を行う（その方法は以下に詳述する）。トレリス・デマッパ３１０からの６ビット出力は、入力として同期モニタ３１４と選択手段３１６の両方に印加される。
【００４４】
遅延ロジック３１２は、ビタビ・デコーダ３０６／エンコーダ３０８および関連の回路で引き起こされた遅延の原因を明らかにして、エンコーダ３０８の出力端に現われたデータ・ストリームを受信シンボル・ストリームと同期させる。
【００４５】
同期モニタ３１４は同期回路３００、トレリス・デマッパ３１０の出力端、エンコーダ３０８、遅延ロジック３１２の出力端、およびマイクロコントローラ・インタフェース２０４に結合されており、ブランチ・メトリック情報をマイクロコントローラ・インタフェース２０４からの観察インターバル指定(observation interval specification)と一緒に使用して、同期ステータス（状況）を決定する。同期モニタ３１４からは、オプションの自動同期をとるための情報も同期回路３００に与えられる。自動同期オペレーション・モードでは、同期機能を実行するために内部同期回路が採用されている。別の方法として、外部回路から同期をとることも可能である。同期モニタ３１４は信号をデモジュレータへ送って、位相のあいまいさを解決するためにも使用される。この信号は、受信側デモジュレータ２０２における位相のあいまいさの原因を明らかにする目的だけに使用される。さらに、同期モニタ３１４はデモジュレート（復調）された同期信号も出力し、これは受信装置１００のダウンストリーム（下流側）コンポーネントで使用される。
【００４６】
選択手段３１６は、入力としてそこに印加されたビタビ・デコーダ３０６の１ビット出力とトレリス・デマッパ３１０の６ビット出力を受信したあと、その７ビットすべてをその出力端へ送る。この出力データはクロックおよび信号と一緒に選択手段３１６から出力され、受信装置１００のダウンストリーム・コンポーネントで使用される。
【００４７】
本発明の原理によれば、トレリス・デマッパ３１０は、その実施例を図４のブロック図で示しているように、そこに入力として印加されたレート３／４−１６ＱＡＭ、レート４／５−３２ＱＡＭ、レート５／６−６４ＱＡＭ、レート６／７−１２８ＱＡＭ、レート７／８−２５６ＱＡＭおよびレート２／３−８／ＰＳＫの遅延受信コードの各々を、効率よくデマッピングできる最小ハードウェア構成になっている。図４に示すように、デマッパ３１０はＩチャネル・ランダムアクセスメモリ(random access memory - ＲＡＭ）４００、ＱチャネルＲＡＭ４０２、リマッパＲＡＭ４０４、８−ＰＳＫデマッパ・ロジック手段４０６およびＭＵＸ（セレクタ）４０８を備えている。
【００４８】
図３に示すレート１／２コンボルーション・エンコーダ３０８の出力端に現われた２ビット・コードは、第１入力としてＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２、リマッパＲＡＭ４０４、および８−ＰＳＫデマッパ・ロジック手段４０６に印加される。図３に示す遅延ロジック３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面に置かれている位置のＩコンポーネントを示している６ビットは、第２入力としてＩチャネルＲＡＭ４００に印加される。遅延ロジック３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面に置かれている位置のＱコンポーネントを示している６ビットは、第２入力としてＱチャネルＲＡＭ４０２に印加される。遅延ロジック３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面に置かれている位置のＩコンポーネントを示している６ビットと、遅延ロジック３１２の１２ビット出力のうち、受信シンボルがＩ，Ｑ平面に置かれている位置のＱコンポーネントを示している６ビットは共に、それぞれ第２および第３入力として8-ＰＳＫデマッパ・ロジック手段４０６に入力される。
【００４９】
さらに、種々のＱＡＭコードのどれが選択され、受信されたかに応じて、ＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２およびリマッパＲＡＭ４０４の各々には、コントロール入力としてそこに入力されたプログラマブルで、事前に計算されたＩとＱルックアップ・テーブルが初期化フェーズ期間にマイクロコントローラ・インタフェース２０４からプリロードされている。ルックアップ・テーブルは８−ＰＳＫデマッパ・ロジック手段４０６では必要とされない。さらに、マイクロコントローラ・インタフェース２０４からのコントロール入力はＭＵＸ（セレクタ）４０８に印加され、（１）ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２の両方の３ビット出力、（２）リマッパＲＡＭ４０４の５ビット出力、または（３）８−ＰＳＫデマッパ・ロジック手段４０６の１ビット出力が選択される。ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２の３ビット出力はそれぞれ第２および第３入力としてリマッパＲＡＭ４０４にも印加されるのに対し、ＭＵＸ（セレクタ）４０８からの６ビット出力は、入力として図３のセレクタ（選択手段）３１６に印加される。
【００５０】
６ビットＩコンポーネントは６４（２6 ）個の異なるＩ値を定義しており、他方、６ビットＱコンポーネントは６４（２6 ）個の異なるＱ値を定義している。これらは共に、受信されたシンボルがＩ，Ｑ平面内の４０９６（２12）個の点の集合の中のある１点を占めているものと定義している。しかし、送信されたシンボルの最大コンステレーション（つまり、２５６ＱＡＭ）は２５６（２8 ）個だけのシンボルの集合を構成している。本発明の目的上、この最大２５６ＱＡＭコンステレーションはそれより小さい１６（２4 ）ＱＡＭと６４（２6 ）ＱＡＭコンステレーション（これらは２の偶数倍になっている）と共に、第１デマッピング・カテゴリを構成している。小さい３２（２5 ）ＱＡＭと１２８（２7 ）ＱＡＭコンステレーション（これらは２の奇数倍になっている）は第２デマッピング・カテゴリを構成し、８−ＰＳＫコンステレーションは単独で第３デマッピング・カテゴリを構成している。これらの３デマッピング・カテゴリの各々は順を追って以下に説明する。
【００５１】
第１カテゴリに属する１６，６４および２５６ＱＡＭコンステレーションの各々のビット対シンボルのマッピングは方形グリッドに配置されている。まず、テーブル１に８進表現と２進表現で示されている１６ＱＡＭコンステレーションのビット対シンボルのマッピングについて説明する。
【００５２】
【表１】
0003760001.tif 000002
【００５３】
各コンステレーション・シンボルの各２進表現の最下位２桁（ボールドタイプで示されている）は、エンコーダ３０８からＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２の各々への２ビット入力のそれぞれの２進値によって決定される。テーブル１に示すように、２進値の最下位２桁が００であるときは、８進値の最下位桁が０または４のどちらかのときに相当する。２進値の最下位２桁が０１であるときは、８進値の最下位桁が１または５のどちらかのときに相当する。２進値の最下値２桁が１０であるときは、８進値の最下位が２または６のどちらかのときに相当する。２進値の最下位２桁が１１であるときは、８進値の最下位桁が３または７のどちらかのときに相当する。さらに、２進値の最下位２桁００（８進値の最下位桁０または４）は、テーブル１に示す奇数行と奇数列のセルだけを占めている。２進値の最下位２桁０１（８進値の最下位桁１または５）は、テーブル１における奇数行と偶数列のセルだけを占めている。２進値の最下位２桁１０（８進値の最下位桁２または６）は、テーブル１における偶数行と奇数列のセルだけを占めている。２進値の最下位２桁１１（８進値の最下位桁３または７）は、テーブル１における奇数行と奇数列のセルだけを占めている。
【００５４】
このように、テーブル１におけるコンステレーションの１６シンボルの集合は、それぞれ、次のテーブル１−００，１−０１，１−１０および１−１１に示すように、各々が４シンボルからなる別々の００，０１，１０および１１サブセットに実効的に分割することができる。
【００５５】
【表２】
0003760001.tif 000003
【００５６】
【表３】
0003760001.tif 000004
【００５７】
【表４】
0003760001.tif 000005
【００５８】
【表５】
0003760001.tif 000006
【００５９】
テーブル１−００，１−０１，１−１０および１−１１の各セルでは、ＱビットおよびＩビットの各々の２進値は、普通字体で示されている、テーブル１の対応するセルの最下位２ビットの各々と同じになっている（つまり、テーブル１の各セルに太字で示されている２ビットのすぐ左側の２ビット）。この結果、それぞれのテーブル１−００，１−０１，１−１０および１−１１の対応するセルに示されている、００，０１，１０および００サブセットのＱとＩの２進値は相互に同じになる。さらに、テーブル１−００，１−０１，１−１０および１−１１に示すように、ビット対シンボルのマッピングは、バイナリ・グレーコード・マッピング(binary Gray code)が直接に得られるように選択されており、そこでは、Ｉ，Ｑ平面内の各シンボルのそれぞれのＩコンポーネントおよびＱコンポーネントは相互に独立したままになっている。従って、左から右へ向かう水平（つまり、Ｉコンポーネント）方向では、バイナリ・グレーコードで表わされた値はテーブル１−００，１−０１，１−１０および１−１１の各々では０と１になっている。同様に、上から下へ向かう垂直（つまり、Ｑコンポーネント）方向では、バイナリ・グレーコードで表わされた値も、テーブル１−００，１−０１，１−１０および１−１１の各々では０と１になっている。
【００６０】
第１カテゴリの６４および２５６ＱＡＭコンステレーションの各々の、選択されたビット対シンボルのマッピング（次のテーブル２および３に８進表現で示されている）は、基本的には、上述した１６ＱＡＭコンステレーションの選択されたビット対シンボルのマッピングと同じである。
【００６１】
【表６】
0003760001.tif 000007
【００６２】
【表７】
0003760001.tif 000008
【００６３】
具体的には、テーブル２とテーブル３の各セルに示されている８進表現は２進表現に変換できるので、（１）テーブル２のこのように変換された２進表現の最下位２ビットは、６４シンボルの集合を、各々が１６シンボルの別々の００，０１，１０および１１サブセットに実効的に分割し、（２）テーブル３のこのように変換された２進表現の最下位２ビットは、２５６シンボルの集合を、各々が６４シンボルの別々の００，０１，１０および１１サブセットに実効的に分割している。テーブル２の集合のサブセット００，０１，１０および１１の各セルでは、ＱビットおよびＩビットの各々の２進値は、テーブル２の対応するセルの２進表現の最下位２ビットのすぐ上位にあって、テーブル２のその対応するセルの２進表現の４有効ビットの各々の２進値と同じになっている。同じように、テーブル３のサブセット００，０１，１０および１１の各セルでは、ＱビットおよびＩビットの各々の２進値は、テーブル３の対応するセルの２進表現の最下位２ビットのすぐ上位にあって、テーブル３のその対応するセルの２進表現の６有効ビットの各々の２進値と同じになっている。この結果、テーブル２とテーブル３の集合の各々の００，０１，１０および１１サブセットのＱおよびＩの２進値は相互に同じになる。さらに、テーブル２とテーブル３の各々のビット対シンボルのマッピングは、バイナリ・グレーコードのマッピングが直接に得られるように選択されており、そこでは、ＩおよびＱ平面における各シンボルのそれぞれのＩコンポーネントおよびＱコンポーネントは相互に独立したままになっている。従って、左から右へ向かう水平（つまり、Ｉコンポーネント）方向では、バイナリ・グレーコードで表わされた値は、テーブル２の集合の００，０１，１０および１１サブセットの各々では０，１，２および３になっており、バイナリ・グレーコードで表わされた値は、テーブル３の集合の００，０１，１０および１１サブセットの各々では０，１，２，３，４，５，６および７になっている。同じように、上から下へ向かう垂直（つまり、Ｑコンポーネント）方向では、バイナリ・グレーコードで表わされた値は、テーブル２の集合の００，０１，１０および１１サブセットの各々では０，１，２および３になっており、バイナリ・グレーコードで表わされた値は、テーブル３の集合の００，０１，１０および１１サブセットの各々では０，１，２，３，４，５，６および７になっている。
【００６４】
図４に戻って説明すると、ＩチャネルＲＡＭ４００には、１６ＱＡＭ（テーブル１）のケースでは１ビット・ルックアップ・テーブルが、６４ＱＡＭ（テーブル２）のケースでは２ビット・ルックアップ・テーブルが、２５６ＱＡＭ（テーブル３）のケースでは３ビット・ルックアップ・テーブルが、マイクロコントローラ・インタフェース２０４によって初期プリロードされている。同じように、ＱチャネルＲＡＭ４０２には、１６ＱＡＭ（テーブル１）のケースでは１ビット・ルックアップ・テーブルが、６４ＱＡＭ（テーブル２）のケースでは２ビット・ルックアップ・テーブルが、２５６ＱＡＭ（テーブル３）のケースでは３ビット・ルックアップ・テーブルが、マイクロコントローラ２０４によって初期プリロードされている。ＩチャネルＲＡＭ４００のルックアップ・テーブルは、遅延ロジック３１２からの６ビットＩ入力とコンボルーション・エンコーダ３０８からの２ビットＩ入力によってアドレスされると、遅延受信シンボルのＩコンポーネント位置に対してＩ（水平）方向の距離が最も近い、コンステレーション・シンボルの列のバイナリ・グレーコードＩコンポーネントを読み出す。同じように、ＱチャネルＲＡＭ４０２のルックアップ・テーブルは、遅延ロジック３１２からの６ビットＱ入力とコンボルーション・エンコーダ３０８からの２ビットＩ入力によってアドレスされると、遅延受信シンボルのＱコンポーネント位置に対してＱ（垂直）方向の距離が最も近い、コンステレーション・シンボルの列のバイナリ・グレーコードＱコンポーネントを読み出す。
【００６５】
第１カテゴリ（つまり、１６，６４および２５６ＱＡＭ）の場合には、ＭＵＸ（セレクタ）４０８はマイクロコントローラ・インタフェース２０４からそこに入力されたコントロール入力によって動作して、ＩチャネルＲＡＭ４００とＱチャネルＲＡＭからのそれぞれのルックアップ・テーブル読出し出力を、入力として図３の選択手段（セレクタ）３１６へ転送する。図３から明らかなように、００，０１，１０および１１サブセットの同一性（アイデンティティ）は、図３の選択手段（セレクタ）３１６を経由してマルチチャネル受信装置のダウンストリーム部分へ転送された、ＩチャネルＲＡＭ４００とＱチャネルＲＡＭからの読出し出力では失われている。しかし、図３に示すように、ビタビ・デコーダ３０６からの１ビット出力も、図３の選択手段（セレクタ）３１６を経由してマルチチャネル受信装置のダウンストリーム部分に転送される。コンボルーション・エンコーダ３０８の２ビット出力（これは００，０１，１０および１１サブセットを定義するためにトレリス・デマッパ３１０で使用される）は、ビタビ・デコーダ３０６の１ビット出力から導き出されるので、００，０１，１０および１１サブセットは、そこへ転送されたビタビ・デコーダの１ビット出力からダウンストリーム部分で再度導き出すことが可能である。
【００６６】
３２（２5 ）および１２８（２7 ）ＱＡＭコンステレーションは、カテゴリ２に属している。カテゴリ２のコンステレーションでは、２の奇数乗個のシンボルを含んでいるので、シンボルは方形グリッドではなく、交差グリッドに配置されている。さらに、カテゴリ２のコンステレーション集合のビット対シンボルのマッピングでは、その００，０１，１０および１１サブセットについてはバイナリ・グレーコードのマッピングを直接に得る機能を備えていない。従って、各サブセットのシンボルの正しいバイナリ・グレーコードのマッピングを得るためには、カテゴリ２の００，０１，１０および１１サブセットのビット対シンボルのマッピングをリマッピングすることが必要である。
【００６７】
この点に関して、次のテーブル４は、３２ＱＡＭコンスレーション集合の場合の交差グリッド配置のビット対シンボルのマッピングを８進表現で示しており、テーブル４−００，４−０１，４−１０および４−１１は、それぞれ、３２ＱＡＭコンステレーション集合の００，０１，１０および１１サブセットの各々の異なるリマッピングを示している。同じように、次のテーブル５は、１２８ＱＡＭコンステレーション集合の場合の交差グリッド配置のビット対シンボルのマッピングを８進表現で示しており、テーブル５ａは、１２８ＱＡＭコンステレーション集合の００，０１，１０および１１サブセットの各々の共通リマッピングを示している。
【００６８】
【表８】
0003760001.tif 000009
【００６９】
【表９】
0003760001.tif 000010
【００７０】
【表１０】
0003760001.tif 000011
【００７１】
【表１１】
0003760001.tif 000012
【００７２】
【表１２】
0003760001.tif 000013
【００７３】
【表１３】
0003760001.tif 000014
【００７４】
【表１４】
0003760001.tif 000015
【００７５】
テーブル４およびテーブル５（テーブル１，テーブル２およびテーブル３と同様）において、８進表現の最下位桁が０または４になっているセルは００サブセットに属している。８進表現の最下位桁が１または５になっているセルは０１サブセットに属している。８進表現の最下位桁が２または６になっているセルは１０サブセットに属している。８進表現の最下位桁が３または７になっているセルは１１サブセットに属している。テーブル４とテーブル５の各セルの８進表現が２進表現に変換されると、最下位２桁の２進有効ビットより上位の２進有効ビットがリマッパＲＡＭ４０４の出力を構成する。
【００７６】
リマッパＲＡＭ４０４には、３２ＱＡＭ（テーブル４）のケースでは３ビット・ルックアップ・テーブルが、１２８ＱＡＭ（テーブル５）のケースでは５ビット・ルックアップ・テーブルが、マイクロコントローラ・インタフェース２０４によって初期プリロードされている。３２ＱＡＭのケースでは、リマッパ・ルックアップ・テーブルは、そこに第１入力として印加されたＩチャネルＲＡＭ４００からの２ビット出力、そこに第２入力として印加されたＱチャネルＲＡＭ４０２からの２ビット出力、およびそこに第３入力として印加されたコンボルーション・エンコーダ３０８からの２ビット出力に応答して読み出される。１２８ＱＡＭのケースでは、リマッパ・ルックアップ・テーブルは、そこに第１入力として印加されたＩチャネルＲＡＭ４００からの３ビット出力およびそこに第２入力として印加されたＱチャネルＲＡＭ４０２からの３ビット出力に応答して読み出される。
【００７７】
３２ＱＡＭコンステレーション集合の００，０１，１０および１１サブセットの各々については、ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２の各々のルックアップ・テーブルからの２ビット出力のそれぞれの２進値は、２ビットが取り得る４つの２進値のうちの３つだけに制限されている。具体的に説明すると、テーブル４−００，４−０１，４−１０および４−１１の各々の左部分に示すように、ＲＡＭ４００および４０２からのそれぞれの２ビット出力からは、００，０１，１０、 および１１サブセットの各々について取り得る１６個のシンボル・コンステレーションのうちの９シンボル部分の４個の２進ビットのビット対シンボルのマッピングが得られ、各サブセットの各セルの４個の２進ビットの最下位２ビットはＲＡＭ４００からの２ビットＩコンポーネントに、４個の２進ビットの最上位２ビットはＲＡＭ４０２からの２ビットＱコンポーネントになっている。テーブル４−００，４−０１，４−１０および４−１１の左部分に示すように、サブセット００，０１，１０および１１の各々についての４個の２進ビットのビット対シンボルのマッピングは相互に同じになっている。リマッパＲＡＭ４０４はこれらのサブセット００，０１，１０および１１の各々の４個の２進ビットのビット対シンボルのマッピングを、それぞれテーブル４−００，４−０１，４−１０および４−１１の各々の右部分に示すように、これら４サブセットの各々について異なる３個の２進ビットのビット対シンボルのマッピングにリマッピングする。これら４サブセットの各々について異なる３個の２進ビットのビット対シンボルのリマッピングが必要になる理由は、これら４サブセットの各々を構成する３２ＱＡＭシンボル・コンステレーション集合（テーブル４に示す）の８セルのそれぞれの形状が相互に対して非対称になっているからである。さらに、それぞれテーブル４−００，４−０１，４−１０および４−１１の各々の右部分に示されている、これら４サブセットの各々について３個の２進ビットのビット対シンボルのマッピングは、正しい８セルではなく９セルを含んでいるので、４サブセットの各々の９セルの２隣接セルの１ペアで３個の２進ビットのビット対シンボルのマッピングを複製する必要があり、この場合、２隣接セルのペアはテーブル４−００，４−０１，４−１０および４−１１の各々のシングル・コーナを占めることになる。この複製によって起こるパフォーマンス低下は無視できるほどに軽微である。
【００７８】
１２８ＱＡＭコンステレーション集合の場合には、００，０１，１０および１１サブセットの各々についてＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２の各々のルックアップ・テーブルからの３ビット出力のそれぞれの２進値は、６個の２進ビットのビット対シンボルのマッピングのうち、テーブル５ａの各々の左部分に８進表現で示されている３６シンボルを含んでいる部分に制限されている。リマッパＲＡＭ４０４は、テーブル５ａの各々の左部分に８進表現で示されている３６シンボルを、１２８ＱＡＭコンステレーション集合の００，０１，１０および１１サブセットの各々ついてテーブル５ａの各々の右部分に８進表現で示されている３６シンボルにリマッピングする。これら４サブセットの各々について同じビット対シンボルのリマッピングを採用することができるが、これは、これら４サブセットの各々を構成する１２８ＱＡＭシンボル・コンステレーション集合（テーブル５に示す）の３２セルのそれぞれの形状が相互に対して対称になっているためである。さらに、テーブル５ａの各々の右部分に示されている、これら４サブセットの各々についてのビット対シンボルのマッピングは正しい３２セルではなく３６セルを含んでいるので、３６セルの２隣接セルの４ペアで３個の２進ビットのビット対シンボルのマッピングを複製する必要があるが、この場合、２隣接セルの４ペアの各々はテーブル５ａの４コーナの異なるコーナを占めることになる。この場合も、この複製によって起こるパフォーマンス低下は無視できるほどに軽微である。
【００７９】
次に、図５を参照して説明すると、図５には、Ｉ，Ｑ平面におけるトレリス符号化８−ＰＳＫの場合の、３個の２進ビットのビット対シンボルのマッピングが示されている。図示のように、シンボルはＩ，Ｑ起点を中心に左右対称に分布され、シンボルの各々は角度がＩ軸に対して２２．５°または６７．５°だけオフセットされている。ビット対シンボルのマッピングは、最下位２桁の２進値がシンボルの８−ＰＳＫ集合を００，０１，１０および１１サブセットに分割するようになっており、各サブセットは２シンボルを含んでいる。３ビットの最上位有効桁の２進値は４サブセットの各々における２シンボルを区別するために使用されている。具体的には、Ｉ，Ｑ平面の上部象限（つまり、第一と第二）における３ビットの最上位有効桁の２進値は“０”であり、Ｉ，Ｑ平面の下方象限（つまり、第三と第四）における３ビットの最上位有効桁の２進値は“１”である。
【００８０】
図４に戻って説明すると、８−ＰＳＫデマッパ・ロジック手段４０６は、コンボルーション・エンコーダ３０８から８−ＰＳＫデマッパ・ロジック手段４０６へ送られた２ビット入力で選択された、００，０１，１０および１１サブセットのうちの１つにおける２シンボル（Ｉ1 Ｑ1 ）および（Ｉ2 Ｑ2 ）のどちらが、遅延ロジック３１２から８−ＰＳＫデマッパ・ロジック手段４０６へ送られた６ビットＩ入力および６ビットＱ入力で決定された受信シンボルのデータ点（Ｉ，Ｑ）に近いか否かを決定するためにルックアップ・テーブルを直接には使用していない。この決定を行うために必要とされるオペレーションだけは、８−ＰＳＫデマッパ・ロジック手段４０６が次のような論理比較を行うことによって決定することができる。
【００８１】
ＩＦ  Ｉ×Ｉ1 ＜Ｑ×Ｑ2 , ｔｈｅｎ  Ｏｕｔｐｕｔ＝１；
ＥＬＳＥ                            Ｏｕｔｐｕｔ＝０．
この比較はルックアップ・テーブルを使用して乗算を実行するように実現できるが、明示的な乗算を行なうことも可能である。図５に示すオフセット８−ＰＳＫコンステレーションでは、乗算値はすべてが２２．５°のサインおよびコサインになっている。これにより、積は１０ｓｉｎ２２．５°＝４（１桁の有効数字）と１０ｃｏｓ２２．５°＝９（１桁の有効数字）に約分される。ＩおよびＱは共に、サインおよびコサイン係数倍されるので、１０をかけるときは、比較結果には変化がない。２進数に９をかける場合は、シフト演算（追加ハードウェアは不要）と加算器が必要になる。２進数に４をかけることは単純なシフト演算であるので、余分のハードウェアは不要である。選択されたサブセットの２シンボル・コンステレーションのうちの正しい方は、この比較に基づいて選択することができる。さらに、ラウンドオフ(roundoff)に起因する（つまり、正確なサイン値とコサイン値を使用しないことに起因する）パフォーマンス低下は、判断領域が最悪の場合でも４°だけ変更されるので、無視し得るほど軽微である。変化はこのように小さいので、関心のあるすべての領域におけるエラーパフォーマンス（シンボル誤差確率＜１０-3）の変化は、ほとんどない。各サブセットの乗算とシフトのテーブルの詳細は次のテーブル６に示されている。
【００８２】
【表１５】
0003760001.tif 000016
【００８３】
図４に示したトレリス・デマッパの実施例で必要になる記憶容量は最小限である。ＩチャネルＲＡＭ４００とＱチャネルＲＡＭ４０２にストアする必要のあるビット数は、上述した異種変調方式のいずれの場合も、合計でわずか２×２５６×３＝１，５３６ビットである。その理由は、ＩコンポーネントおよびＱコンポーネントはＲＡＭ４００およびＲＡＭ４０２の各々のオペレーションの間、相互に独立したままになっているからである。従来のトレリス・デマッピング手法を利用すると、この手法では、ＩコンポーネントとＱコンポーネントがその期間中、相互に独立したままになっていないので、上述した異種変調方式のいずれの場合も、記憶容量として約８，０００ビットのリードオンリメモリ（ＲＯＭ）が必要になる。上述した３２と１２８ＱＡＭ変調方式では、図４のリマッパＲＡＭ４０４用として、付加的な６４×５＝３２０ビットのＲＡＭが必要になる。従って、図４に示した本発明のトレリス・デマッパの実施例で必要になる総記憶容量は１，５３６＋３２０＝１，８５６ビットである。
【００８４】
【発明の効果】
以上の説明から理解されるように、本発明のコンボルーション・デコーダ用のトレリス・デマッパは、２の偶数倍である最大のＱＡＭコンステレーション・トレリスコードが方形グリッド(square grid) に配置された２2y個（ただし、ｙは値が少なくとも２である正整数である）のシンボルを含んでいる第１のケースと、２の奇数倍である最大のＱＡＭコンステレーション・トレリスコードが交差グリッド(cross grid)に配置された２z 個（ただし、ｚは値が少なくとも５である奇数の正整数である）のシンボルを含んでいる第２のケースに一般化することが可能である。第１のケースは、上述した１６，６４および２５６ＱＡＭコンステレーション・トレリスコードと、２５６より大きい任意のＱＡＭコンステレーション・トレリスコードの両方を含んでいる（つまり、ｙは値が４より大になっている）。第２のケースは、上述した３２と１２８ＱＡＭコンステレーション・トレリスコードと、１２８より大きい任意のＱＡＭコンステレーション・トレリスコードの両方を含んでいる（つまり、ｚは７より大きい値をもつ奇数の正整数である）。第１のケースでは、シンボルは方形グリッドに配置されているので、ｙの値が４より大きくなっても、パフォーマンス低下は起こらない。しかし、第２ケースでは、シンボルは交差グリッドに配置されているので、ｚの値が７より大きくなると、若干のパフォーマンス低下が起こることになる。その理由は、リマッピングは、セルのコンステレーション・サブセット・リマップト・グリッドのコーナ・セルをマッピングするビットの複製を必要とするからである（例えば、例を挙げると、５１２（２9 ）シンボル・コンステレーションの１２８（２7 ）リマップト・シンボル・サブセットの場合には、１２×１２グリッドの４コーナの各々で２×２＝４個の複製が必要になり、２，０４８（２11）シンボル・コンステレーションの５１２（２9 ）リマップト・シンボル・サブセットの場合には、２４×２４グリッドの４コーナの各々で４×４＝１６個の複製が必要になる）。
【００８５】
さらに一般化すると、それぞれが入力としてＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２および８−ＰＳＫデマッパ・ロジック手段４０６に印加できる、受信シンボルが異なるＩコンポーネント値の個数および異なるＱコンポーネント値の個数は各々が正の整数２x になっている。ここで、ｘ＞ｙ、かつｘ＞ｚ／２である。
【００８６】
ＩチャネルＲＡＭ４００、ＱチャネルＲＡＭ４０２およびリマッパＲＡＭ４０４は図４に個別部品として示されているが、実際には、これらのＲＡＭは任意の２つまたは３つすべてのＲＡＭを、単一の物理デバイス上に結合し得ることはもちろんである。
【図面の簡単な説明】
【図１】誤り訂正済の圧縮ディジタル・テレビション送信装置から送信されて、マルチチャネル圧縮ディジタル・テレビジョン受信装置によって受信可能な異種タイプの伝送チャネルを示す図である。
【図２】図１のマルチチャネル圧縮ディジタル・テレビジョン受信装置において、コンボルーション・デコーダと、このデコーダへ入力を印加するデモジュレータと、マイクロコントローラ・インタフェースとの間の相互関係を示すブロック図である。
【図３】プラグマチック・トレリスコード・デコード化モードで動作するようにマイクロコントローラ・インタフェースによってプログラムされているときの、図２に示すコンボルーション・デコーダの構成エレメントを示すブロック図であって、図２のマイクロコントローラ・インタフェースとコンボルーション・デコーダとの結合関係を示す図である。
【図４】図３に示すトレリス・デマッパの構成エレメントを示すブロック図である。
【図５】トレリス符号化８−ＰＳＫ（レートＲ＝２／３で符号化）を行う場合の、ビット対シンボルのマッピングを示す図である。
【符号の説明】
１００  ディジタルテレビジョン受信装置
１０２  衛星伝送チャネル
１０４  ディジタルテレビジョン送信装置
１０６  地上伝送チャネル
１０８  ディジタルテレビジョン送信装置
１１０  ケーブル伝送チャネル
１１２  ディジタルテレビジョン送信装置
２００  レシーバ・コンボルーション・デコーダ
２０２  レシーバ・デモジュレータ
２０４  マイクロコントローラ・インタフェース
３００  同期回路
３０４  ブランチ・メトリック・コンピュータ
３０６  ビタビ・デコーダ
３０８  コンボルーション・エンコーダ
３１０  トレリス・デマッパ
３１２  遅延ロジック
３１６  選択手段（セレクタ）
４００  ＩチャネルＲＡＭ
４０２  ＱチャネルＲＡＭ
４０２  リマッパＲＡＭ
４０６  ８−ＰＳＫデマッパ・ロジック手段
４０８  ＭＵＸ（セレクタ）
【図１】
0003760001.tif 000017
【図２】
0003760001.tif 000018
【図３】
0003760001.tif 000019
【図４】
0003760001.tif 000020
【図５】
0003760001.tif 000021