(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板上に形成された前記第１導電形と反対の第２導電形の第１半導体領域と、
前記第１半導体領域内に分離されて形成された前記第１導電形の第２、第３半導体領域と、
前記第２半導体領域内に分離されて形成された前記第２導電形の第４、第５半導体領域と、
前記第４の半導体領域及び第５の半導体領域のいずれか一方に流れる電流を検出する第１検出手段と、
前記第３半導体領域内に分離されて形成された前記第２導電形の第６、第７半導体領域と、
前記第６の半導体領域及び第７の半導体領域のいずれか一方に流れる電流を検出する第２検出手段と、
前記第４、第５半導体領域と前記第６、第７半導体領域との間の前記第２半導体領域上部に形成された第１チャネル領域と、
前記第４、第５半導体領域と前記第６、第７半導体領域との間の前記第３半導体領域上部に形成された第２チャネル領域と、
前記第１チャネル領域上に絶縁膜を介して形成された第１制御電極と、
前記第２チャネル領域上に絶縁膜を介して形成された第２制御電極と、
前記第１、第２検出手段により検出した検出結果に応じて前記第１、第２制御電極への印加電圧を制御する制御手段と、
を具備することを特徴とする交流スイッチ回路。
【請求項２】
前記第４の半導体領域及び第５の半導体領域のいずれか一方、かつ前記第６の半導体領域及び第７の半導体領域のいずれか一方は、電流を検出する領域であることを特徴とする請求項１に記載の交流スイッチ回路。
【請求項３】
前記半導体基板と前記第１の半導体領域との間には、絶縁膜が形成されていることを特徴とする請求項１または２に記載の交流スイッチ回路。
【請求項４】
前記第１、第２検出手段は演算増幅器であり、前記制御手段はＡＮＤゲート回路であることを特徴とする請求項１乃至３のいずれか１つに記載の交流スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、交流回路に用いられる交流用スイッチ素子及び交流スイッチ回路に関するものであり、特に小型家電機器のインバータ用の交流回路に使用されるものである。
【０００２】
【従来の技術】
近年、小型家電機器ではインバータ化が進行している。このインバータ化の中で、ＤＣブラシレス型に対し、安価で信頼性の高いシステムを提供する手段として、交流（ＡＣ）を高速でスイッチングする以下のような交流スイッチ回路が用いられている。
【０００３】
図１４は、前記交流スイッチ回路の基本的な構成を示す回路図である。交流電源Ａ１０１から流れる電流は、スイッチＳＷ１０１がオンしたとき負荷Ｌ１０１に流れ、スイッチＳＷ１０１がオフしたとき遮断される。しかし、このような回路の場合、実際には図１５に示すように、スイッチＳＷ１０１がオフしたときに回生電流を流すためのスイッチＳＷ１０２が設けられる。さらに、スイッチＳＷ１０１−ＳＷ１０２間の貫通を防ぐためにデッドタイムをもうけるが、このことにより発生するサージを吸収するための双方向ツェナーダイオードＺ１０１、Ｚ１０２、また交流電源Ａ１０１のインピーダンスにより発生するサージを吸収するためのコンデンサＣ１０１が必要になる。
【０００４】
さらに、コスト面や電力ロスの面で有力な手段は、図１６に示すように、双方向に電流を流せる交流スイッチ回路を構成することである。この回路では、図１５に示した回路において、前記スイッチＳＷ１０１、ＳＷ１０２に、双方向に電流を流すことが可能な交流用スイッチ素子ＡＳ１０１、ＡＳ１０２が用いられている。この交流用スイッチ素子ＡＳ１０１、ＡＳ１０２は、いずれも２つのＭＯＳ形電界効果トランジスタ（以下ＭＯＳＦＥＴ）ＴＲ１０１、ＴＲ１０２を直列に接続したものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１６に示した交流用スイッチ素子では、ＭＯＳＦＥＴを直列に２つ接続しているため、ＭＯＳＦＥＴ（素子）の数が増加し、さらに配線抵抗が大きくなってしまう。したがって、従来の交流スイッチ回路では、素子オン抵抗に余裕のあるＭＯＳＦＥＴを多数準備しなければならず、低価格化が阻害されてしまうという問題がある。
【０００６】
また、前記ＴＲ１０１、ＴＲ１０２のゲート駆動回路についてはソース電圧が異なるため、図１７に示すように、フローティングの電源をそれぞれ用意しなければならず、トランスを用いて電源を分離しなければならないなど、回路が複雑になる。そこで、一般に、図１８に示すようなブートストラップ電源Ｖｂｓ、制御信号発生回路１０１、レベルシフト回路１０２、ドライブ回路１０３、１０４、ダイオードＤ１０１、Ｄ１０２、コンデンサＣ１０１、Ｃ１０２などから構成される回路を用いるのが安価な方法として知られている。しかし、交流用スイッチ素子の場合は、両端の電位が固定されないため適用が困難である。
【０００７】
そこでこの発明は、前記課題に鑑みてなされたものであり、素子数を削減した簡素な構成で低価格の交流用スイッチ素子を提供すること、及びこの交流用スイッチ素子のゲート駆動を良好に行うことができる交流スイッチ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る交流用スイッチ素子は、第１導電形の半導体基板上に形成された前記第１導電形と反対の第２導電形の第１半導体領域と、前記第１半導体領域内に分離されて形成された前記第１導電形の第２、第３半導体領域と、前記第２半導体領域内に分離されて形成された前記第２導電形の第４、第５半導体領域と、前記第３半導体領域内に分離されて形成された前記第２導電形の第６、第７半導体領域と、前記第４、第５半導体領域と前記第６、第７半導体領域との間の前記第２半導体領域上部に形成された第１チャネル領域と、前記第４、第５半導体領域と前記第６、第７半導体領域との間の前記第３半導体領域上部に形成された第２チャネル領域と、前記第１チャネル領域上に形成された第１制御電極と、前記第２チャネル領域上に形成された第２制御電極とを具備することを特徴とする。
【０００９】
また、この発明に係る交流スイッチ回路は、電流検出用端子付のＭＯＳ形トランジスタを有する双方向に導通可能なスイッチ素子と、前記電流検出用端子に流れる電流を検出する検出手段と、前記検出手段により検出した電流値に応じて前記ＭＯＳ形トランジスタのゲートへの印加電圧を制御する制御手段とを具備することを特徴とする。
【００１０】
また、この発明に係る交流スイッチ回路は、ＭＯＳ形トランジスタを有する双方向に導通可能なスイッチ素子と、前記ＭＯＳ形トランジスタのゲートの駆動電圧を制御する制御手段と、前記制御手段へ前記駆動電圧を供給するコンデンサと、前記スイッチ素子が接続された交流電源と、前記交流電源の変化する最低電位を基準にして前記コンデンサを昇圧するブートストラップ回路とを具備することを特徴とする。
【００１１】
また、この発明に係る交流スイッチ回路は、ＭＯＳ形トランジスタを有する双方向に導通可能なスイッチ素子と、前記ＭＯＳ形トランジスタのゲートの駆動電圧を制御する制御手段と、前記制御手段へ前記駆動電圧を供給するコンデンサと、前記スイッチ素子が接続された交流電源と、前記交流電源の変化する最低電位を検出する検出手段と、前記検出手段より前記最低電位を受け取り、前記最低電位を基準にして前記コンデンサを昇圧するブートストラップ回路とを具備することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。まず、交流用スイッチ素子（双方向スイッチ素子）について説明し、以下この素子を駆動するドライブ回路を含む交流スイッチ回路について説明する。
【００１３】
図１は、この発明の第１の実施の形態の交流用スイッチ素子の構造を示す断面図である。図２は、前記交流用スイッチ素子の回路図である。
【００１４】
図１に示すように、ｐ形半導体基板１０上にはドレインであるｎ形の低濃度領域（以下ｎ−領域）１１が形成され、このｎ−領域１１内には２つのｐ形領域１２Ａ、１２Ｂが形成されている。さらに、この２つのｐ形領域１２Ａ、１２Ｂ内にはソースであるｎ形の高濃度領域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形成されている。
【００１５】
前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間のｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域である。これらチャネル領域上には、それぞれゲート絶縁膜を介してゲート電極１６Ａ、１６Ｂが形成され、さらにゲート電極１６Ａ、１６Ｂにはゲート端子ＧＡ、ＧＢが接続される。前記ｎ＋領域１３Ａ及びｐ形領域１２Ａにはソース端子ＳＡが接続され、前記ｎ＋領域１３Ｂ及びｐ形領域１２Ｂにはソース端子ＳＢが接続される。
【００１６】
前述した構造を有する交流用スイッチ素子では、ドレインであるｎ−領域を共有したＤＭＯＳ（Double-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが２つ組み合わされて１つの素子が構成されている。ＭＯＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦＥＴの一体化（モノリシック化）が可能となり、さらに２つのＭＯＳＦＥＴのソース、ドレインを対称に配置することでドレインを共有化している。図面上、左側のスイッチ素子をＳＷＡ、右側のスイッチ素子をＳＷＢとする。
【００１７】
このような交流用スイッチ素子を構成する２つのスイッチ素子ＳＷＡ、ＳＷＢでは、ゲート端子ＧＡとソースＳＡの間、及びゲート端子ＧＢとソースＳＢの間に正バイアスを加えることにより、チャネル領域のｐ領域が反転して反転層（チャネル）が形成され、一方のスイッチ素子から他方のスイッチ素子へ電流が流れる。２つのスイッチ素子ＳＷＡ、ＳＷＢがオンするようにゲートＧＡとソースＳＡの間、及びゲートＧＢとソースＳＢの間がバイアスされれば、どちら側から電圧を印加しても電流が流れる。一方、２つのスイッチ素子ＳＷＡ、ＳＷＢがオフの状態では、互いの寄生ダイオードのカソード同士が接続されているため、電流が流れる経路はない。
【００１８】
次に、図１に示した交流用スイッチ素子のドライブ回路について説明する。
【００１９】
図３、図４は、前記交流用スイッチ素子のドライブ回路を考察するための回路図である。
【００２０】
図３に示すように、ゲート端子ＧＡとソースＳＡの間、及びゲート端子ＧＢとソースＳＢの間に電源Ｅにより正バイアスを加えると、スイッチ素子ＳＷＡ、ＳＷＢがオンして交流電源ＡＣから負荷２０に電流が流れる。
【００２１】
今、図３に示す回路において、スイッチ素子ＳＷＡのゲートへの正バイアスを止めて図４に示すような状態にした場合を考えてみる。この場合、バイアスを停止した方のスイッチ素子ＳＷＡは、図４に示すように、ｐ領域がＩＧＢＴのコレクタと同様の動きをする。このため、ＳＷＡ及びＳＷＢからなる交流用スイッチ素子はＩＧＢＴとして動作する。しかし、交流ラインのスイッチとして用いるためには、図１に示す素子は電流の向きに応じて、片方のスイッチ素子のゲート−ソース間バイアスをオン、オフしなければならない。
【００２２】
そこで、電流の向きを検出する機能を備えたドライブ回路を形成する必要がある。図５は、電流検出機能を備えた交流用スイッチ素子のドライブ回路の構成を示す回路図である。図６は図５に用いた交流用スイッチ素子の構造を示す斜視図であり、図７は前記交流用スイッチ素子の回路図である。なお、図６ではｐ形領域１２Ａ、１２Ｂとｎ＋領域１３Ａ、１３Ｂのみを示す。
【００２３】
図６、図７に示すように、この交流用スイッチ素子は、図１に示す素子において、ソース領域であるｎ＋領域１３Ａ、１３Ｂの一部を切り離し、その切り離した領域を電流を検出するセンス領域ＳＥ１としたものである。残りのソース領域はＭＡ１にて示してある。センス領域ＳＥ１にはセンス端子ＳＥＡ、ＳＥＢがそれぞれ接続され、ソース領域ＭＡ１にはメイン端子ＭＮＡ、ＭＮＢが接続されている。図６、図７に示す交流用スイッチ素子は、このように構成された電流センス付きＭＯＳＦＥＴである。その他の構造は、図１に示す素子と同様である。
【００２４】
図６、図７に示す交流用スイッチ素子では、パターン上におけるセンス領域ＳＥ１とソース領域ＭＡ１の面積比により電流が分流される。例えば、センス領域ＳＥ１とソース領域ＭＡ１がＮ：１の面積比の場合、電流もＮ：１の比で流れることになる。
【００２５】
次に、図５に示すドライブ回路について説明する。図５に示すように、Ａ端子は、交流用スイッチ素子Ｓ１におけるスイッチ素子ＳＷＡのメイン端子ＭＮＡに接続されるとともに、抵抗Ｒ１を介して前記スイッチ素子ＳＷＡのセンス端子ＳＥＡに、電源Ｅ１を介してオペアンプＯＰ１の負端子にぞれぞれ接続される。前記抵抗Ｒ１とセンス端子ＳＥＡの接続点は、オペアンプＯＰ１の正端子に接続され、このオペアンプＯＰ１の出力端子はＡＮＤ回路ＡＤ１の第１端子に接続される。
【００２６】
また、Ｂ端子は、スイッチ素子ＳＷＢのメイン端子ＭＮＢに接続されるとともに、抵抗Ｒ２を介して前記スイッチ素子ＳＷＢのセンス端子ＳＥＢに、また電源Ｅ２を介してオペアンプＯＰ２の負端子にぞれぞれ接続される。前記抵抗Ｒ２とセンス端子ＳＥＢの接続点は、オペアンプＯＰ２の正端子に接続され、このオペアンプＯＰ２の出力端子はＡＮＤ回路ＡＤ２の第１端子に接続される。さらに、前記ＡＮＤ回路ＡＤ１、ＡＤ２の第２端子同士が接続されている。
【００２７】
このように構成されたドライブ回路は、電流の向きとその電流値を電流センス付きＭＯＳＦＥＴのセンス端子ＳＥＡ、ＳＥＢで検出し、検出した電流値が設定値を超えるとそのＭＯＳＦＥＴのゲートをオフする回路である。Ｂ端子を正電圧に、Ａ端子を負電圧に設定すれば、電流が流れ込む側のスイッチ素子ＳＷＢについては、ゲートがオフされる。そして、以降電流の向きが反転するまで、ＩＧＢＴのコレクタとして動作する。交流の波形が反転し、電流の向きが逆転すると、もう一度、スイッチ素子ＳＷＢのゲートがバイアスされ、ＭＯＳＦＥＴとして動作する。
【００２８】
また、図５に示したドライブ回路を、図１６に示した交流スイッチ回路に適用すると、図８に示すようになる。
【００２９】
図８に示す交流スイッチ回路は、交流電源ＡＣと負荷２０とを接続する電源ラインに対して、交流用スイッチ素子Ｓ１を含む前記ドライブ回路を直列に接続し、交流用スイッチ素子Ｓ２を含む前記ドライブ回路を負荷２０に対して並列に接続して、図に示すように構成したものである。交流用スイッチ素子Ｓ１のゲートに接続されたＡＮＤ回路ＡＤ１、ＡＤ２の第２端子同士は接続され、この接続点にはレベルシフト回路２１の出力部が接続される。同様に、交流用スイッチ素子Ｓ２のゲートに接続されたＡＮＤ回路ＡＤ３、ＡＤ４の第２端子同士は接続され、この接続点にはレベルシフト回路２１の出力部が接続される。さらに、このレベルシフト回路２１には、制御信号発生回路２２が接続されている。
【００３０】
この第１の実施に形態を用いれば、電流の向きに応じていずれか片方のスイッチ素子をオフしてＩＧＢＴを形成することができ、複雑な回路と単体ＩＧＢＴを組み合わせることなく、交流を切り換えるスイッチを形成することができる。また、電流値によりＭＯＳＦＥＴとＩＧＢＴとを自在に切り換えられるので、残り電圧が大きくなる大電流領域では、ＩＧＢＴとして低いＶｃｅを実現でき、ＩＧＢＴ特有のダイオードＶＦ分のロスが問題となる低電流（残り電圧の低い）領域ではＭＯＳＦＥＴとして動作するように設定できる。これにより、単体のＩＧＢＴを用いるよりも、さらに低い電力ロスのスイッチを実現できる。
【００３１】
次に、この発明の第２の実施の形態の交流スイッチ回路について説明する。
【００３２】
図９は、この発明の第２の実施の形態の交流スイッチ回路の構成を示す回路図である。
【００３３】
図９に示すように、ブートストラップ電源Ｖｂｓの正電圧側は、ダイオードＤＩ１を介してドライブ回路ＤＲ１の第１端子Ｔ１に接続される。同様に、ブートストラップ電源Ｖｂｓの正電圧側は、ダイオードＤＩ２を介してドライブ回路ＤＲ２の第１端子Ｔ１に、またダイオードＤＩ３を介してドライブ回路ＤＲ３の第１端子Ｔ１にそれぞれ接続される。ダイオードＤＩ１のカソードは、コンデンサＣ１を介してドライブ回路ＤＲ１の第２端子Ｔ２とスイッチ素子ＳＷＤのソースに接続される。同様に、ダイオードＤＩ２のカソードは、コンデンサＣ２を介してドライブ回路ＤＲ２の第２端子Ｔ２とスイッチ素子ＳＷＢのソースに接続される。ダイオードＤＩ３のカソードは、コンデンサＣ３を介してドライブ回路ＤＲ３の第２端子Ｔ２とスイッチ素子ＳＷＡ、ＳＷＣのソース、及び負荷２０の一端にそれぞれ接続される。
【００３４】
また、レベルシフト回路２１には、ブートストラップ電源Ｖｂｓの正電圧側及び基準電圧（ＧＮＤ）、さらに制御信号発生回路２２の出力部がそれぞれ接続される。前記制御信号発生回路２２には、基準電圧（ＧＮＤ）が接続される。また、レベルシフト回路２１の出力部は、前記ドライブ回路ＤＲ１、ＤＲ２、ＤＲ３の第３端子Ｔ３にそれぞれ接続される。そして、ドライブ回路ＤＲ１の出力端子Ｔ４は、インバータＩＶ１を介してスイッチ素子ＳＷＤのゲートに接続される。ドライバ回路ＤＲ２の出力端子Ｔ４はスイッチ素子ＳＷＢのゲートに接続される。さらに、ドライバ回路ＤＲ３の出力端子Ｔ４は、スイッチ素子ＳＷＡのゲートに接続されるとともに、インバータＩＶ２を介してスイッチ素子ＳＷＣのゲートに接続される。さらに、スイッチ素子ＳＷＡとＳＷＢのドレイン同士、またスイッチ素子ＳＷＣとＳＷＤのドレイン同士が接続される。
【００３５】
また、交流電源ＡＣの一方の端子２３には、スイッチ素子ＳＷＥのドレイン、ダイオードＤＩ４のカソード、及びスイッチ素子ＳＷＢのソースがそれぞれ接続される。交流電源ＡＣの他方の端子２４には、スイッチ素子ＳＷＦのドレイン、ダイオードＤＩ５のカソード、スイッチ素子ＳＷＤのソース、及び負荷２０の他端がそれぞれ接続される。
【００３６】
さらに、ブートストラップ電源Ｖｂｓの正電圧側は、抵抗Ｒ３を介してスイッチ素子ＳＷＥのゲートとダイオードＤＩ５のアノードに接続される。さらに、前記正電圧側は、抵抗Ｒ４を介してスイッチ素子ＳＷＦのゲートとダイオードＤＩ４のアノードに接続される。スイッチ素子ＳＷＥとＳＷＦのソース同士は接続され、この接続点には基準電圧が接続される。
【００３７】
また、図１０は、前記レベルシフト回路２１の構成の一例を示す回路図である。レベルシフト回路２１は、基準電圧（ＧＮＤ）を基準に、制御信号発生回路２２から入力される制御信号をドライブ回路ＤＲ１〜ＤＲ３にそれぞれ供給する。ブートストラップ電源Ｖｂｓから出力される信号Ｖｂｓは、抵抗Ｒ５を介してＮＡＮＤ回路ＮＤ１の第１端子とｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）ＴＲ１のドレインに入力される。さらに、信号Ｖｂｓは、抵抗Ｒ６を介してＮＡＮＤ回路ＮＤ２の第１端子とｎＭＯＳトランジスタＴＲ２のドレインに入力される。これらｎＭＯＳトランジスタＴＲ１、ＴＲ２のソースにはＧＮＤが供給される。
【００３８】
また、ＮＡＮＤ回路ＮＤ１の出力信号はＮＡＮＤ回路ＮＤ２の第２端子に入力される。ＮＡＮＤ回路ＮＤ２の出力信号は、ドライブ回路ＤＲ１〜ＤＲ３にそれぞれ出力されるとともに、ＮＡＮＤ回路ＮＤ１の第２端子に入力される。さらに、制御信号発生回路２２から出力される制御信号がインバータＩＶ３を介してｎＭＯＳトランジスタＴＲ１のゲートに入力され、さらに前記制御信号がｎＭＯＳトランジスタＴＲ２のゲートに入力される。
【００３９】
このように構成されたレベルシフト回路では、オン、オフのそれぞれを受け持つソース接地の高耐圧ＦＥＴ（ＴＲ１、ＴＲ２）が接続されており、入力される制御信号はＦＥＴのｇｍにより電流に変換され、受け側の抵抗Ｒ５、Ｒ６によりブートストラップ電源Ｖｂｓを基準にした信号に変換される。そして、制御信号発生回路２２から出力される制御信号が“Ｈ”のとき、ＮＡＮＤ回路ＮＤ２からドライブ回路ＤＲ１〜ＤＲ３にレベル変換された信号が出力される。一方、制御信号が“Ｌ”のとき、ＮＡＮＤ回路ＮＤ２からドライブ回路ＤＲ１〜ＤＲ３に基準電圧が出力される。
【００４０】
また、ドライブ回路ＤＲ１〜ＤＲ３は、例えば図１１に示すように、２つのｎＭＯＳトランジスタＴＲ３、ＴＲ４が接続された回路により構成される。レベルシフト回路２１から“Ｈ”が入力されると、ｎＭＯＳトランジスタＴＲ３がオンし、ｐＭＯＳトランジスタＴＲ４がオフして、Ｖｂｓがスイッチ素子に出力される。一方、レベルシフト回路２１から“Ｌ”が入力されると、ｎＭＯＳトランジスタＴＲ４がオンし、ｐＭＯＳトランジスタＴＲ３がオフして、基準電圧がスイッチ素子に出力される。
【００４１】
以上のように構成された図９に示す交流スイッチ回路の動作は次にようになる。
【００４２】
図９に示した２つの交流用スイッチ素子（双方向スイッチ素子）Ｓ１、Ｓ２は、それぞれドレイン同士が接続されたスイッチ素子ＳＷＡとＳＷＢ、スイッチ素子ＳＷＣとＳＷＤからなる。スイッチ素子ＳＷＡ〜ＳＷＤの各ゲートは、ブートストラップにより充電されたコンデンサＣ１〜Ｃ３の電位でドライブ回路を介してバイアスされる。
【００４３】
２つのスイッチＳ１、Ｓ２の接点になるスイッチ素子ＳＷＡ、ＳＷＣは、ソース同士が接続されており基準が同じであるため、同一の電源で駆動される。また、スイッチ素子ＳＷＢ、ＳＷＤについては各々単独での電源が必要になり、合計で３回路のブートストラップ電源があればよい。ただし、交流電源が交互に変化するため、ブートストラップを構成するためには、常に最低電位を基準に昇圧してやる必要がある。
【００４４】
図９中に２５にて示す回路は、これを解決するための回路である。スイッチ素子ＳＷＥ、ＳＷＦは、スイッチ素子ＳＷＡ〜ＳＷＤにフローティング電源を供給するためのブートストラップ回路の電源の接地側を、交流最低電位に追従させるためのものである。よって、スイッチ素子ＳＷＥ、ＳＷＦは、端子２３、端子２４のうち、常に低い方の電圧に前記接地側を追従させるように働く。今、仮に端子２３の電位が端子２４の電位より高いとすると、スイッチ素子ＳＷＦでは、ブートストラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＦの寄生ダイオードＤｆによりすでに端子２４の電位に引かれている。これにより、スイッチ素子ＳＷＥ、ＳＷＦのソースの接点電位は、端子２４の電位Ｖ２４にＤｆの電圧降下分ＶＦを加えたＶ２４＋ＶＦになっている。一方、スイッチ素子ＳＷＥのゲートはダイオードＤＩ５により同電位のＶ２４＋ＶＦになる。したがって、スイッチ素子ＳＷＥはオンせずに、スイッチ素子ＳＷＦがオンし、ブートストラップ電源ＶｂｓのＧＮＤはＳＷＦを構成するＭＯＳＦＥＴのオン抵抗を介して端子２４の電源ラインに接続される。これにより、コンデンサＣ１が充電される。
【００４５】
一方、端子２４の電位が端子２３の電位より高いときも、同様にスイッチ素子ＳＷＥでは、ブートストラップ電源ＶｂｓのＧＮＤがスイッチ素子ＳＷＥの寄生ダイオードＤｅによりすでに端子２３の電位に引かれている。これにより、スイッチ素子ＳＷＥ、ＳＷＦのソースの接点電位は、端子２３の電位Ｖ２３にＤｅの電圧降下分ＶＥを加えたＶ２３＋ＶＥになっている。一方、スイッチ素子ＳＷＦのゲートはＤＩ４により同電位のＶ２３＋ＶＥになる。したがって、スイッチ素子ＳＷＦはオンせずに、スイッチ素子ＳＷＥがオンし、ブートストラップ電源ＶｂｓのＧＮＤはＳＷＥを構成するＭＯＳＦＥＴのオン抵抗を介して端子２３の電源ラインに接続される。これにより、コンデンサＣ２が充電される。
【００４６】
コンデンサＣ３の負極側は、スイッチ素子ＳＷＢまたはＳＷＤがオンし、かつソース側が最低電位であるとき、スイッチ素子ＳＷＡまたはＳＷＣの寄生ダイオードＤａ、Ｄｃを介して最低電位になっている端子２３または端子２４の電源ラインに接続される。これにより、コンデンサＣ３が充電される。
【００４７】
前記コンデンサＣ１〜Ｃ３が充電された後は、ブートストラップ電源としてＶｂｓの電圧を発生するため、スイッチ素子ＳＷＡ〜ＳＷＤのゲート制御は、交流電源と無関係になり、ドライブ回路ＤＲ１〜ＤＲ３から出力されるスイッチングパルスで行われる。このとき、コンデンサＣ１〜Ｃ３が充電されるタイミングは、図１２に示すようになる。図１２中の符号は、図９に示す回路図における端子またはラインを示す。
【００４８】
また、前述した交流スイッチ回路に用いる交流用スイッチ素子（双方向スイッチ素子）には、図１３に示すようなＳＯＩ（Silicon on Insulator）構造を有する素子を用いてもよい。図１３は、交流用スイッチ素子ＳＷＡ、ＳＷＢ（及びＳＷＣ、ＳＷＤ）の構造を示す模式的な断面図である。
【００４９】
図１３に示すように、ｐ形半導体基板１０上には絶縁膜、例えばシリコン酸化膜（ＳｉＯ２）１７が形成され、このシリコン酸化膜１７内にはドレインであるｎ形の低濃度領域（以下ｎ−領域）１１が形成されている。このｎ−領域１１内には２つのｐ形領域１２Ａ、１２Ｂが形成されている。さらに、この２つのｐ形領域１２Ａ、１２Ｂ内にはソースであるｎ形の高濃度領域（以下ｎ＋領域）１３Ａ、１３Ｂがそれぞれ形成されている。
【００５０】
前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間のｐ形領域１２Ａ上部、及び前記ｎ＋領域１３Ａとｎ＋領域１３Ｂ間のｐ形領域１２Ｂ上部はチャネル領域である。これらチャネル領域上には、それぞれゲート絶縁膜を介してゲート電極１６Ａ、１６Ｂが形成されている。さらに、ゲート電極１６Ａ、１６Ｂにはゲート端子ＧＡ、ＧＢが接続され、前記ｎ＋領域１３Ａ及びｐ形領域１２Ａにはソース端子ＳＡ、前記ｎ＋領域１３Ｂ及びｐ形領域１２Ｂにはソース端子ＳＢがそれぞれ接続される。
【００５１】
前述した構造を有する交流用スイッチ素子では、ドレインであるｎ−領域を共有したＤＭＯＳ（Double-Diffused MOSFET）形のｎチャネルＭＯＳＦＥＴが２つ組み合わされて１つの素子が構成されている。ＭＯＳＦＥＴにラテラル構造を用いることで２つのＭＯＳＦＥＴの一体化（モノリシック化）が可能となり、さらに２つのＭＯＳＦＥＴのソース、ドレインを対称に配置することでドレインを共有化している。
【００５２】
このような交流用スイッチ素子を構成する２つのＭＯＳＦＥＴでは、ゲート端子ＧＡとソースＳＡの間、及びゲート端子ＧＢとソースＳＢの間に正バイアスを加えることにより、チャネル領域のｐ領域が反転して反転層（チャネル）が形成され、一方のＭＯＳＦＥＴから他方のＭＯＳＦＥＴへ電流が流れる。２つのＭＯＳＦＥＴがオンするようにゲートＧＡとソースＳＡの間、及びゲートＧＢとソースＳＢの間がバイアスされれば、どちら側から電圧を印加しても電流が流れる。一方、２つのＭＯＳＦＥＴがオフの状態では、互いの寄生ダイオードのカソード同士が接続されているため、電流が流れる経路はない。以上により、誘電体分離を用いた集積回路上に交流用スイッチ素子を形成できる。
【００５３】
このようなＳＯＩ構造を有する交流用スイッチ素子によれば、誘電体分離の集積回路を応用し安価で高速なスイッチングが可能な双方向スイッチ素子を実現できる。また、ディスクリート回路ではノイズによる誤動作が懸念されるが、この実施の形態のようにモノシリック化することにより、スイッチング時などに発生するノイズに誤動作することなく、安定した動作が可能になる。
【００５４】
以上説明したようにこの第２の実施の形態によれば、交流電源で動作するフローティング電源を安価で得られ、半導体素子で構成される双方向スイッチ素子のゲート駆動を交流回路の中で良好に行うことができる。
【００５５】
【発明の効果】
以上述べたようにこの発明によれば、素子数を削減した簡素な構成で低価格の交流用スイッチ素子を提供すること、及びこの交流用スイッチ素子のゲート駆動を良好に行うことができる交流スイッチ回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の交流用スイッチ素子の構造を示す断面図である。
【図２】この発明の第１の実施の形態の交流用スイッチ素子の回路図である。
【図３】前記交流用スイッチ素子のドライブ回路を考察するための回路図である。
【図４】前記交流用スイッチ素子のドライブ回路を考察するための他の回路図である。
【図５】電流検出機能を備えた交流用スイッチ素子のドライブ回路の構成を示す回路図である。
【図６】前記交流用スイッチ素子の構造を示す斜視図である。
【図７】前記交流用スイッチ素子の回路図である。
【図８】図５に示したドライブ回路を交流スイッチ回路に適用した場合の回路図である。
【図９】この発明の第２の実施の形態の交流スイッチ回路の構成を示す回路図である。
【図１０】前記交流スイッチ回路におけるレベルシフト回路の一構成例を示す回路図である。
【図１１】前記交流スイッチ回路におけるドライブ回路の一構成例を示す回路図である。
【図１２】前記交流スイッチ回路におけるコンデンサ充電時のタイミングチャートである。
【図１３】ＳＯＩ構造を有する交流用スイッチ素子の構造を示す断面図である。
【図１４】交流スイッチ回路の基本的な構成を示す回路図である。
【図１５】従来の交流スイッチ回路の一構成例を示す回路図である。
【図１６】従来の交流スイッチ回路の別の構成例を示す回路図である。
【図１７】前記交流スイッチ回路における交流用スイッチ素子のゲートバイアス用のフローティング電源を示す回路図である。
【図１８】前記交流用スイッチ素子のゲートバイアス用のフローティング電源をブートストラップ法で実現した回路図である。
【符号の説明】
１０…ｐ形半導体基板
１１…ｎ形の低濃度領域（以下ｎ−領域）
１２Ａ、１２Ｂ…ｐ形領域
１３Ａ、１３Ｂ…ｎ形の高濃度領域（以下ｎ＋領域）
１６Ａ、１６Ｂ…ゲート電極
２０…負荷
２１…レベルシフト回路
２２…制御信号発生回路
ＡＣ…交流電源
ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４…ＡＮＤ回路
Ｅ、Ｅ１、Ｅ２…電源
ＧＡ、ＧＢ…ゲート端子
ＭＡ１…ソース領域
ＭＮＡ、ＭＮＢ…メイン端子
ＯＰ１、ＯＰ２…オペアンプ
Ｒ１、Ｒ２…抵抗
Ｓ１、Ｓ２…交流用スイッチ素子
ＳＡ、ＳＢ…ソース端子
ＳＥ１…センス領域
ＳＥＡ、ＳＥＢ…センス端子
ＳＷＡ、ＳＷＢ…スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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