(57)【特許請求の範囲】
【請求項１】
複数個の部分ブロックと所定個数のリダンダント部分ブロックとを各々備えて、前記複数個の部分ブロックに連結された複数個のコラム選択信号ラインと前記所定個数のリダンダント部分ブロックに連結された所定個数のリダンダントコラム選択信号ラインとを備えた複数個のメモリセルアレイブロックと、
前記所定個数のリダンダントコラム選択信号ラインの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて所定個数のブロック制御信号を発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった制御信号発生手段と、
前記所定個数のリダンダントコラム選択信号ラインの各々に対する前記所定個数のブロック制御信号各々に対しての不良コラムアドレスが設定されて前記不良コラムアドレスが入力される時所定個数のリダンダントイネーブル信号を発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった所定個数の不良リダンダントイネーブル信号発生手段と、
前記所定個数のリダンダントコラム選択信号ラインの各々に対する前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダントコラム選択信号ラインを選択するための選択信号として発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった選択手段と
を備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記制御信号発生手段は、
前記複数個のメモリセルアレイブロックの各々を活性化するための複数個のブロック選択信号を所定個数単位に組合せることによって前記所定個数のブロック制御信号を発生させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記選択手段は、
前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を伝送するための所定個数の第１ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記所定個数の不良リダンダントイネーブル信号発生手段の各々は、
リダンダント制御信号を発生させるためのリダンダント制御信号発生手段と、
前記リダンダント制御信号に応答して複数ビットのコラムアドレスを入力して複数ビットの不良コラムアドレスを設定するための複数個の不良アドレス設定手段と、
前記複数個の不良アドレス設定手段の出力信号を組合せてリダンダントイネーブル信号を発生させるためのイネーブル信号発生手段と
を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記リダンダント制御信号発生手段は、
電源電圧と第１ノード間に連結された第１ヒューズと、
前記第１ノードと接地電圧間に連結されて制御信号に応答する第１ＮＭＯＳトランジスタと、
前記第１ノードの出力信号を反転するための第１インバータと、
前記第１ＮＭＯＳトランジスタに並列連結されて前記第１インバータの出力信号に応答する第２ＮＭＯＳトランジスタと、
前記第１インバータの出力信号を反転して第１信号を発生させるための第２インバータと、
この第２インバータの出力信号を反転して第２信号を発生させるための第３インバータと
を備えたことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記複数個の不良アドレス設定手段の各々は、
前記第１、第２信号の各々に応答してコラムアドレスを伝送するための第２、第３ＣＭＯＳ伝送ゲートと、
この第２、第３ＣＭＯＳ伝送ゲートの各々に従属連結されて出力端子に共通連結された第２、第３ヒューズと、
前記第１信号に応答して前記不良アドレス設定手段の出力端子をリセットするための第３ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
複数個の部分ブロックと少なくとも一つ以上のリダンダント部分ブロックとを各々備えた複数個のメモリセルアレイブロックを備えた半導体メモリ装置のリダンダンシ回路において、
前記少なくとも一つ以上のリダンダント部分ブロックの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて所定個数のブロック制御信号を発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった制御信号発生手段と、
前記少なくとも一つ以上のリダンダント部分ブロックの各々に対する前記所定個数のブロック制御信号各々に対しての不良コラムアドレスが設定されて前記不良コラムアドレスが入力される時所定個数のリダンダントイネーブル信号を発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった所定個数の不良リダンダントイネーブル信号発生手段と、
前記少なくとも一つ以上のリダンダント部分ブロックの各々に対する前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダント部分ブロックを選択するための選択信号として発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった選択手段と
を備えたことを特徴とする半導体メモリ装置のリダンダンシ回路。
【請求項８】
前記制御信号発生手段は、
前記複数個のメモリセルアレイブロックの各々を活性化するための複数個のブロック選択信号を所定個数単位に組合せることによって前記所定個数のブロック制御信号を発生させることを特徴とする請求項７に記載の半導体メモリ装置のリダンダンシ回路。
【請求項９】
前記選択手段は、
前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を伝送するための所定個数の第１ＣＭＯＳ伝送ゲートを備えたことを特徴とする請求項７に記載の半導体メモリ装置のリダンダンシ回路。
【請求項１０】
前記所定個数の不良リダンダントイネーブル信号発生手段の各々は、
リダンダント制御信号を発生させるためのリダンダント制御信号発生手段と、
前記リダンダント制御信号に応答して複数ビットのコラムアドレスを入力して複数ビットの不良コラムアドレスを設定するための複数個の不良アドレス設定手段と、
前記複数個の不良アドレス設定手段の出力信号を組合せてリダンダントイネーブル信号を発生させるためのイネーブル信号発生手段と
を備えたことを特徴とする請求項７に記載の半導体メモリ装置のリダンダンシ回路。
【請求項１１】
前記リダンダント制御信号発生手段は、
電源電圧と第１ノード間に連結された第１ヒューズと、
前記第１ノードと接地電圧間に連結されて制御信号に応答する第１ＮＭＯＳトランジスタと、
前記第１ノードの出力信号を反転するための第１インバータと、
前記第１ＮＭＯＳトランジスタに並列連結されて前記第１インバータの出力信号に応答する第２ＮＭＯＳトランジスタと、
前記第１インバータの出力信号を反転して第１信号を発生させるための第２インバータと、
この第２インバータの出力信号を反転して第２信号を発生させるための第３インバータと
を備えたことを特徴とする請求項１０に記載の半導体メモリ装置のリダンダンシ回路。
【請求項１２】
前記複数個の不良アドレス設定手段の各々は、
前記第１、第２信号の各々に応答してコラムアドレスを伝送するための第２、第３ＣＭＯＳ伝送ゲートと、
この第２、第３ＣＭＯＳ伝送ゲートの各々に従属連結されて出力端子に共通連結された第２、第３ヒューズと、
前記第１信号に応答して前記不良アドレス設定手段の出力端子をリセットするための第３ＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１０に記載の半導体メモリ装置のリダンダンシ回路。
【請求項１３】
複数個の部分ブロックと少なくとも一つ以上のリダンダント部分ブロックとを各々備えて、前記複数個の部分ブロックに連結された複数個のコラム選択信号ラインと前記少なくとも一つ以上のリダンダント部分ブロックに連結された少なくとも一つ以上のリダンダントコラム選択信号ラインとを備えた複数個のメモリセルアレイブロックを備えた半導体メモリ装置のリダンダンシ方法において、
前記少なくとも一つ以上のリダンダントコラム選択信号ラインの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々に対する所定個数のブロック制御信号を発生させる段階と、
前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々の前記所定個数のブロック制御信号各々に対する不良コラムアドレスを設定しておいて、該不良コラムアドレスが入力される時前記少なくとも一つ以上のリダンダントコラム選択信号ラインの各々に対する所定個数のリダンダントイネーブル信号を発生させる段階と、
前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々の前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダントコラム選択信号ラインを選択するための選択信号として発生させる段階と
を備えたことを特徴とする半導体メモリ装置のリダンダンシ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特にコラムリダンダンシ動作遂行時にリダンダンシ効率を増加できる半導体メモリ装置及びこの装置のリダンダンシ回路及びリダンダンシ方法に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、複数個のメモリセルアレイブロックの部分ブロックに不良が生じた場合に不良が生じた部分ブロックに連結されたコラム選択信号ラインをメモリセルアレイブロック各々のリダンダント部分ブロックに連結されたリダンダントコラム選択信号ラインに代えるようになる。ここで、部分ブロックというのは一つのコラム選択信号ラインに連結されたメモリセルを含むブロックをいう。
【０００３】
ところで、この時、不良が生じたブロックの部分ブロックのみリダンダントブロックに代えられるのではなく不良が生じた部分ブロックと同一のコラム選択信号ラインに連結された他のメモリセルアレイブロックの部分ブロックもリダンダント部分ブロックに代えられるようになる。
【０００４】
例えば、メモリセルアレイブロック各々のリダンダント部分ブロックの数が一つであって、複数個のメモリセルアレイブロック中一つのメモリセルアレイブロックの一つの部分ブロックで不良が生じた場合に従来の半導体メモリ装置は不良が生じた部分ブロックに連結されたコラム選択信号ラインをリダンダント部分ブロックに連結されたリダンダントコラム選択信号ラインに代えるようになる。この時、不良コラム選択信号ラインに連結された他のメモリセルアレイブロックの部分ブロックもリダンダント部分ブロックに代えられるようになる。
【０００５】
ところで、他のメモリセルアレイブロックの他の部分ブロックで不良が生じるようになるとこの半導体メモリ装置はリペアできない。
すなわち、従来の半導体メモリ装置は、メモリセルアレイブロック全体で生じた不良コラム選択信号ラインの数がリダンダントコラム選択信号ラインの数を超過する場合にはリペアできないという問題点があった。
【０００６】
これは従来の半導体メモリ装置のリダンダンシ回路が複数個のメモリセルアレイブロック中同一位置に位置した部分ブロックに連結されたコラム選択信号ラインを一度にリダンダントコラム選択信号ラインに代えるように構成されているためである。
【０００７】
上述したような問題点は、スタックバンク構造の半導体メモリ装置でも生じる。
したがって、従来の半導体メモリ装置はコラムリダンダンシを遂行する場合にリダンダンシ効率が低下するという問題点があった。
【０００８】
上述したような問題点を解決するための従来の半導体メモリ装置のリダンダンシ回路は米国特許番号第５３２５３３４号に“半導体メモリ装置のコラムリダンダンシ回路”という名称で公開されている。この回路はコラムリダンダンシ動作遂行時にブロック選択制御回路によって不良が生じたブロックを選択して、不良が生じたブロックのコラムアドレスをプログラムすることによってリダンダントイネーブル信号を生じるように構成されている。
【０００９】
上述した従来の半導体メモリ装置のリダンダンシ回路は、不良が生じたメモリセルアレイブロックをブロック選択信号によって選択的にリダンダンシ動作を遂行することによってリダンダンシ効率を増加できた。
【００１０】
しかし、上述した従来の半導体メモリ装置のリダンダンシ回路は、不良の形態が規則的な場合にはリダンダンシ効率が増加するが、不良の形態が不規則的な場合にはリダンダンシ効率がそれほど大きくないという問題点がある。
【００１１】
以下、添付した図面を参考として本発明の半導体メモリ装置及びこの装置のリダンダンシ回路及びリダンダンシ方法を説明する前に一般的な半導体メモリ装置のリダンダンシ方法を説明すると次のようである。
【００１２】
図１は、一般的な半導体メモリ装置のメモリセルアレイの構成を示すもので、８個のメモリセルアレイブロックＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＤ，ＢＬＥ，ＢＬＦ，ＢＬＧ，ＢＬＨを有し、８個のメモリセルアレイブロックの横方向にワードラインＷＬが配置され、隣接するメモリセルアレイブロック間にローカルデータ入出力ラインＬＩＯが配置され、縦方向にコラム選択信号ラインＣＳＬ１，ＣＳＬ２，．．．，ＣＳＬｎとリダンダントコラム選択信号ラインＲＣＳＬとが配置されている。
【００１３】
図１において、点線で示す部分ブロックは、コラム選択信号ラインＣＳＬ１，ＣＳＬ２，．．．，ＣＳＬｎに連結されるメモリセルアレイブロック各々の部分ブロックを示し、実線で示した部分ブロックはリダンダントコラム選択信号ラインＲＣＳＬに連結されるリダンダント部分ブロックを示す。
メモリセルアレイブロックＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＤ，ＢＬＥ，ＢＬＦ，ＢＬＧ，ＢＬＨの各々はｎ個のメモリセル部分ブロックとリダンダント部分ブロックＢＬＡ１，．．．，ＢＬＡｎ，ＲＢＬＡとＢＬＢ１，．．．，ＢＬＢｎ，ＲＢＬＢと．．．とＢＬＨ１，．．．，ＢＬＨｎ，ＲＢＬＨとで構成されている。
【００１４】
図１を利用して従来の半導体メモリ装置のリダンダンシ方法を説明すると次のようである。
もしもコラム選択信号ラインＣＳＬ２に連結されたメモリセルアレイブロックＢＬＡの部分ブロックＢＬＡ２のメモリセルに不良が生じたとすると、メモリセルアレイブロックＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＤ，ＢＬＥ，ＢＬＦ，ＢＬＧ，ＢＬＨ中のどのブロックが選択されても関係がなく該コラムアドレスが入力されるとコラム選択信号ラインＣＳＬ２はリダンダントコラム選択信号ラインＲＣＳＬに代えられるようになる。
【００１５】
ところで、メモリセルアレイブロックＢＬＡの部分ブロックＢＬＡ１とメモリセルアレイブロックＢＬＢの部分ブロックＢＬＢ２とに同時に不良が生じた場合にはコラム選択信号ラインＣＳＬ１またはコラム選択信号ラインＣＳＬ２中の一つのラインのみをリダンダントコラム選択信号ラインＲＣＳＬに代替できる。すなわち、コラム選択信号ラインＣＳＬ１に連結された部分ブロックＢＬＡ１，ＢＬＢ１，．．．，ＢＬＨ１がリダンダント部分ブロックＲＢＬＡ，ＲＢＬＢ，．．．，ＲＢＬＨに各々代えられたり、コラム選択信号ラインＣＳＬ２に連結された部分ブロックＢＬＡ２，ＢＬＢ２，．．．，ＢＬＨ２がリダンダント部分ブロックＲＢＬＡ，ＲＢＬＢ，．．．，ＲＢＬＨに各々代えられる。
【００１６】
したがって、図１に示したようにリダンダントコラム選択信号ラインＲＣＳＬが一つしか存在しない場合にはメモリセルアレイブロック全体中一つのコラム選択信号ラインのみリダンダントコラム選択信号ラインに代えられて、他のコラム選択信号ラインはリダンダントコラム選択信号ラインに代替できない。
【００１７】
図２は、図１に示したメモリセルアレイブロックＢＬＡとその周辺回路の詳細な構成を示すもので、部分ブロックＢＬＡ１は４個のビットライン対ＢＬ１，ＢＬ１ＢとＢＬ２，ＢＬ２ＢとＢＬ３，ＢＬ３ＢとＢＬ４，ＢＬ４ＢとワードラインＷＬ１，．．．，ＷＬｎ間に連結されたメモリセルＭＣを備えて構成されている。
【００１８】
そして、部分ブロックＢＬＡ１の周辺回路は、部分ブロックＢＬＡ１の４個のビットライン対ＢＬ１，ＢＬ１ＢとＢＬ２，ＢＬ２ＢとＢＬ３，ＢＬ３ＢとＢＬ４，ＢＬ４Ｂに各々連結されて入出力データを増幅するためのセンス増幅器２０−１，２０−２，２０−３，２０−４、このセンス増幅器２０−１，２０−２，２０−３，２０−４とローカルデータ入出力ライン対ＬＩＯ１，ＩＯ１ＢとＬＩＯ２，ＬＩＯ２ＢとＬＩＯ３，ＬＩＯ３ＢとＬＩＯ４，ＬＩＯ４Ｂ間に連結されてコラム選択信号ラインＣＳＬ１に印加される信号に応答してデータを伝送するためのデータ入出力ゲート２２−１，２２−２，２２−３，２２−４を備えて構成されている。他の部分ブロックとその周辺回路の構成は部分ブロックＢＬＡ１の構成及びその周辺回路の構成と同一である。
【００１９】
図２に示した回路のデータ入出力動作を説明すると次のようである。
もしも、メモリセルアレイブロックＢＬＡが選択されて、コラム選択信号ラインＣＳＬ１に印加される信号がアクティブになると部分ブロックＢＬＡ１のデータ入出力ゲート２２−１，２２−２，２２−３，２２−４がオンされて部分ブロックＢＬＡ１のビットライン対ＢＬ１，ＢＬ１ＢとＢＬ２，ＢＬ２ＢとＢＬ３，ＢＬ３ＢとＢＬ４，ＢＬ４Ｂとローカルデータ入出力ライン対ＬＩＯ１，ＬＩＯ１ＢとＬＩＯ２，ＬＩＯ２ＢとＬＩＯ３，ＬＩＯ３ＢとＬＩＯ４，ＬＩＯ４Ｂ間にデータが伝送される。
【００２０】
図１及び図２を利用して従来の半導体メモリ装置のリダンダンシ方法を説明すると次のようである。
もしも、メモリセルアレイブロックＢＬＡの部分ブロックＢＬＡ１内のメモリセルに不良が生じた場合にコラム選択信号ラインＣＳＬ１がリダンダントコラム選択信号ラインＲＣＳＬに代えられる。
そして、従来の半導体メモリ装置のリダンダンシ回路は、メモリセルアレイブロックＢＬＡ以外の他のメモリセルアレイブロックが選択されてもコラム選択信号ラインＣＳＬ１をリダンダントコラム選択信号ラインＲＣＳＬに代える。
【００２１】
すなわち、図２に示した詳細な構成から分かるように、従来の半導体メモリ装置は相異なるメモリセルアレイブロックの相異なる部分ブロックで不良が生じて代えられるべきコラム選択信号ラインの数がリダンダント部分ブロックのリダンダントコラム選択信号ラインの数を超過する場合にはリペアできないという問題点があった。
【００２２】
図３は、一般的なスタックバンク構造の半導体メモリ装置の構成を示すもので、８個のメモリセルアレイブロックＢＬＡ，ＢＬＢ，ＢＬＣ，ＢＬＤ，ＢＬＥ，ＢＬＦ，ＢＬＧ，ＢＬＨを有し、このメモリセルアレイブロックの各々は４個の部分ブロックＢＬＡＡ，ＢＬＡＢ，ＢＬＡＣ，ＢＬＡＤとＢＬＢＡ，ＢＬＢＢ，ＢＬＢＣ，ＢＬＢＤと．．．とＢＬＨＡ，ＢＬＨＢ，ＢＬＨＣ，ＢＬＨＤで構成されている。左右側の隣接する二つの部分ブロックの各々はｋ個の部分ブロックとリダンダント部分ブロックとで構成されている。すなわち、左側の部分ブロックＢＬＡＡ，ＢＬＡＢはｋ個の部分ブロックＢＬＡ１，．．．，ＢＬＡｋとリダンダント部分ブロックＬＲＢＬＡとで構成され、右側の部分ブロックＢＬＡＣ，ＢＬＡＤはリダンダント部分ブロックＲＲＢＬＡとｋ個の部分ブロックＢＬＡ１，．．．，ＢＬＡｋとで構成されている。
【００２３】
また、図３において、ワードラインＷＬとローカルデータ入出力ラインＬＩＯは横方向に配置され、グロ−バルデータ入出力ライングループＧＩＯＧ１，ＧＩＯＧ２は縦方向に配置されている。そして、ブロック各々の隣接する二つの部分ブロック単位にローカルデータ入出力ラインＬＩＯが分離されて構成され、左右側の隣接する二つの部分ブロック間にグロ−バルデータ入出力ライングループＧＩＯＧ１，ＧＩＯＧ２の各々が配置されている。コラム選択信号ＣＳＬ１，．．．，ＣＳＬｋは左右側の隣接する二つの部分ブロックの該部分ブロックと該グロ−バルデータ入出力ライングループＧＩＯＧ１，ＧＩＯＧ２間にデータが伝送されるようにする。
【００２４】
もしも、左側の二つの部分ブロックのメモリセルに不良が生じた場合のリダンダンシ方法は不良が生じたメモリセルに連結された一つのコラム選択信号ラインが左側のリダンダント部分ブロックＬＲＢＬＡ，ＬＲＢＬＢ，ＬＲＢＬＣ，ＬＲＢＬＤ，ＬＲＢＬＥ，ＬＲＢＬＦ，ＬＲＢＬＧ，ＬＲＢＬＨのリダンダントコラム選択信号ＬＲＣＳＬラインに代えられる。
しかし、他の一つの不良コラム選択信号ラインはリペアできない。すなわち、図３に示した半導体メモリ装置は左側のリダンダントコラム選択信号ラインの数が一つであるので一つのコラム選択信号ラインに不良が生じた場合にのみリペアが可能であって、２個以上のコラム選択信号ラインに不良が生じた場合にはリペアが不可能である。
【００２５】
同様に、右側の二つの部分ブロックのメモリセルに不良が生じた場合のリダンダンシ方法は、不良が生じたメモリセルに連結されたコラム選択信号ラインが右側のリダンダント部分ブロックＲＲＢＬＡ，ＲＲＢＬＢ，ＲＲＢＬＣ，ＲＲＢＬＤ，ＲＲＢＬＥ，ＲＲＢＬＦ，ＲＲＢＬＧ，ＲＲＢＬＨのリダンダントコラム選択信号ラインＲＲＣＳＬに代えられる。この場合にも左側のリダンダンシ動作時と同様に右側のリダンダントコラム選択信号ラインの数が一つであるので一つのコラム選択信号ラインに不良が生じた場合にのみリペアが可能である。
【００２６】
すなわち、相異なるメモリセルアレイブロックの相異なる部分ブロックに生じた不良コラム選択信号ラインの数がリダンダント部分ブロックのリダンダントコラム選択信号ラインの数を超過する場合にはリペアできない。
【００２７】
図４は、図３に示したブロック図のメモリセルアレイブロックＢＬＡ及びその周辺回路の詳細な構成を示す回路図で、メモリセルアレイブロックＢＬＡの部分ブロックＢＬＡＡの部分ブロックＢＬＡ１は図２に示した部分ブロックＢＬＡ１と同一に構成されている。
【００２８】
メモリセルアレイブロックＢＬＡの部分ブロックＢＬＡＡの部分ブロックＢＬＡ１の周辺回路の構成は、図２に図示された部分ブロックＢＬＡ１の構成と同じである。部分ブロックＢＬＡ１の周辺回路はビットライン対ＢＬ１，ＢＬ１ＢとＢＬ２，ＢＬ２ＢとＢＬ３，ＢＬ３ＢとＢＬ４，ＢＬ４Ｂ間に連結されたセンス増幅器３０−１，３０−２，３０−３，３０−４、及びローカルデータ入出力ライン対ＬＩＯ１，ＬＩＯ１ＢとＬＩＯ２，ＬＩＯ２ＢとＬＩＯ３，ＬＩＯ３ＢとＬＩＯ４，ＬＩＯ４Ｂとセンス増幅器３０−１，３０−２，３０−３，３０−４間にデータの伝送を制御するためのデータ入出力ゲート３２−１，３２−２，３２−３，３２−４で構成されている。
他の部分ブロック及び周辺回路の構成も部分ブロックＢＬＡ１の構成と同一である。図面で周辺回路の符号及び番号を同一に表記した。
【００２９】
もしも、図３に図示されたメモリセルアレイブロックＢＬＡの部分ブロックＢＬＡ１に不良が生じた場合に従来の半導体メモリ装置のリダンダンシ方法はコラム選択信号ラインＣＳＬ１を選択するためのコラムアドレスが印加されるとコラム選択信号ラインＣＳＬ１をリダンダントコラム選択信号ラインＬＲＣＳＬに代えるようになる。
【００３０】
【発明が解決しようとする課題】
ところで、従来の半導体メモリ装置のリダンダンシ回路は、メモリセルアレイブロックＢＬＡ以外の他のメモリセルアレイブロックＢＬＢ，ＢＬＣ，ＢＬＤ，ＢＬＥ，ＢＬＦ，ＢＬＧ，ＢＬＨが選択される場合にもコラム選択信号ラインＣＳＬ１をリダンダントコラム選択信号ラインＬＲＣＳＬに代えるようになる。
【００３１】
それで、図３に示した半導体メモリ装置は、もしもメモリセルアレイブロックＢＬＡの部分ブロックＢＬＡ１とメモリセルアレイブロックＢＬＢの部分ブロックＢＬＢｋに不良が生じるようになると部分ブロックＢＬＡ１，ＢＬＢｋに連結されたコラム選択信号ラインＣＳＬ１，ＣＳＬｋ中の一つのコラム選択信号ラインのみリダンダントコラム選択信号ラインＬＲＣＳＬに代えることができるのみで他の一つのコラム選択信号ラインはリダンダントコラム選択信号ラインＬＲＣＳＬに代えられなくなるという問題点がある。したがって、従来の半導体メモリ装置のリダンダンシ方法はリダンダンシ効率が低下するようになるという問題点があった。
【００３２】
したがって、本発明は従来技術の制限及び短所による問題点を実質的に解決する半導体メモリ装置、リダンダンシ回路及びリダンダンシ方法に関するものである。
本発明の目的は、コラムリダンダンシ動作遂行時にリダンダンシ効率を増加できる半導体メモリ装置を提供することにある。
本発明の他の目的は、リダンダンシ効率を増加できる半導体メモリ装置のリダンダンシ回路を提供することにある。
本発明のさらに他の目的は、リダンダンシ効率を増加できる半導体メモリ装置のリダンダンシ方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の半導体メモリ装置は、複数個の部分ブロックと所定個数のリダンダント部分ブロックとを各々備えて、前記複数個の部分ブロックに連結された複数個のコラム選択信号ラインと前記所定個数のリダンダント部分ブロックに連結された所定個数のリダンダントコラム選択信号ラインとを備えた複数個のメモリセルアレイブロックと、前記所定個数のリダンダントコラム選択信号ラインの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて所定個数のブロック制御信号を発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった制御信号発生手段と、前記所定個数のリダンダントコラム選択信号ラインの各々に対する前記所定個数のブロック制御信号各々に対しての不良アドレスが設定されて前記不良アドレスが入力される時所定個数のリダンダントイネーブル信号を発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった所定個数の不良リダンダントイネーブル信号発生手段と、前記所定個数のリダンダントコラム選択信号ラインの各々に対する前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダントコラム選択信号ラインを選択するための選択信号として発生させるための前記所定個数のリダンダントコラム選択信号ライン各々に備わった選択手段とを備えたことを特徴とする。
【００３４】
本発明の半導体メモリ装置のリダンダンシ回路は、複数個の部分ブロックと少なくとも一つ以上のリダンダント部分ブロックとを各々備えた複数個のメモリセルアレイブロックを備えた半導体メモリ装置のリダンダンシ回路において、前記少なくとも一つ以上のリダンダント部分ブロックの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて所定個数のブロック制御信号を発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった制御信号発生手段と、前記少なくとも一つ以上のリダンダント部分ブロックの各々に対する前記所定個数のブロック制御信号各々に対しての不良アドレスが設定されて前記不良アドレスが入力される時所定個数のリダンダントイネーブル信号を発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった所定個数の不良リダンダントイネーブル信号発生手段と、前記少なくとも一つ以上のリダンダント部分ブロックの各々に対する前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダント部分ブロックを選択するための選択信号として発生させるための前記少なくとも一つ以上のリダンダント部分ブロック各々に備わった選択手段とを備えたことを特徴とする。
【００３５】
本発明の半導体メモリ装置のリダンダンシ方法は、複数個の部分ブロックと少なくとも一つ以上のリダンダント部分ブロックとを各々備えて、前記複数個の部分ブロックに連結された複数個のコラム選択信号ラインと前記少なくとも一つ以上のリダンダント部分ブロックに連結された少なくとも一つ以上のリダンダントコラム選択信号ラインとを備えた複数個のメモリセルアレイブロックを備えた半導体メモリ装置のリダンダンシ方法において、前記少なくとも一つ以上のリダンダントコラム選択信号ラインの各々に対して前記複数個のメモリセルアレイブロックを所定個数のグループに分けて前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々に対する所定個数のブロック制御信号を発生させる段階と、前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々の前記所定個数のブロック制御信号各々に対する不良アドレスが入力される時前記少なくとも一つ以上のリダンダントコラム選択信号ラインの各々に対する所定個数のリダンダントイネーブル信号を発生させる段階と、前記少なくとも一つ以上のリダンダントコラム選択信号ライン各々の前記所定個数のブロック制御信号の各々に応答して前記所定個数のリダンダントイネーブル信号の各々を前記リダンダントコラム選択信号ラインを選択するための選択信号として発生させる段階とを備えたことを特徴とする。
【００３６】
上記のような本発明の半導体メモリ装置、リダンダンシ回路及びリダンダンシ方法は、不良の形態によって複数個のメモリセルアレイブロックを所定個数のグループに分けてリダンダンシ動作を遂行することによってリダンダンシ効率を増加させる。したがって、従来の半導体メモリ装置でリペアできなかった不良が本発明の半導体メモリ装置ではリペアできるので、半導体装置の収率が改善される。
【００３７】
【発明の実施の形態】
添付した図面を参照して本発明による半導体装置、リダンダンシ回路、及びリダンダンシ方法の実施の形態を説明する。
図５は、本発明の半導体メモリ装置のリダンダンシ回路構成を示すブロック図である。この回路は、ｍ個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｍで構成されたメモリセルアレイバンク、及び選択回路５０、制御信号発生回路５２、及びｉ個の不良リダンダントイネーブル信号発生回路５４−１，５４−２，．．．，５４−ｉで構成されたL個のリダンダンシ回路１００−１，．．．，１００−Lで構成されている。
【００３８】
図５に示したブロック図は、ｍ個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｍ各々のｎ個のコラム選択信号ラインＣＳＬ１，ＣＳＬ２，ＣＳＬ３，．．．，ＣＳＬｎのL個の不良コラム選択信号ラインをL個のリダンダントコラム選択信号ラインＲＣＳＬ１，．．．，ＲＣＳＬLに代えることができる構成を示している。
すなわち、L個のリダンダンシ回路１００−１，．．．，１００−Lの各々がL個のリダンダントコラム選択信号ラインの各々に連結されて構成されている。
【００３９】
図５に示したブロック各々の機能を説明すると次のようである。
メモリセルアレイバンクは、ｍ個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｍで構成されており、部分ブロックに連結されたｎ個のコラム選択信号ラインＣＳＬ１，ＣＳＬ２，ＣＳＬ３，．．．，ＣＳＬｎとL個のリダンダントコラム選択信号ラインＲＣＳＬ１，．．．，ＲＣＳＬLで構成されている。
【００４０】
選択回路５０は、制御信号発生回路５２から出力されるｉ個のブロック制御信号の各々に応答してｉ個のリダンダントイネーブル信号ＲＥＮ１，ＲＥＮ２，．．．，ＲＥＮｉの各々を出力する。
【００４１】
制御信号発生回路５２は、ｍ個のブロック選択信号Ｂ１，．．．，Ｂｍを入力してｉ個のブロック制御信号Ｃ１，．．．，Ｃｉを発生させる。この時、発生するブロック制御信号Ｃ１，．．．，Ｃｉはｍ個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｍの各々を選択するためのブロック選択信号Ｂ１，．．．，Ｂｍをｉ個のグループに分けて生じる信号である。
【００４２】
不良リダンダントイネーブル信号発生回路５４−１，５４−２，．．．，５０−ｉの各々はｊビットのコラムアドレスＣＡｊを入力してｉ個のグループのメモリセルアレイブロックの不良アドレスを設定することによって、該コラムアドレスが入力されるとｉ個のリダンダントイネーブル信号ＲＥＮ１，ＲＥＮ２，．．．，ＲＥＮｉを発生させる。このリダンダントイネーブル信号ＲＥＮ１，ＲＥＮ２，．．．，ＲＥＮｉが生じるとコラムデコーダ(図示せず)がディスエーブルされる。したがって、不良が生じたメモリセルに連結されたコラム選択信号ラインがリダンダントコラム選択信号ラインに代えられる。
【００４３】
図５に示したL個のリダンダンシ回路１００−１，．．．，１００−Lは同一に構成することができるが、相異なるように構成することもできる。すなわち、L個のリダンダンシ回路１００−１，．．．，１００−Lの各々が代替すべきコラム選択信号ラインが異なる場合があるので相異なるように構成される場合もある。
【００４４】
図６は、図５に示した不良リダンダントイネーブル信号発生回路各々の詳細回路図であり、ＮＭＯＳトランジスタＮ１，Ｎ２とヒューズＦ１とで構成されたリダンダント制御回路６０、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３で構成されたインバータＩ１、インバータＩ２，Ｉ３、ＣＭＯＳ伝送ゲートＴ１，Ｔ２とヒューズＦ２，Ｆ３で構成された不良アドレス設定回路６２−１，６２−２，．．．，６２−ｊ、ＮＭＯＳトランジスタＮ４１，Ｎ４２，．．．，Ｎ４ｊ、及びＡＮＤゲートＡＮＤで構成されている。
【００４５】
図６に示した回路各々の機能を説明すると次のようである。
リダンダント制御回路６０のヒューズＦ１をカッティングしなければリダンダント動作を遂行しなくなり、ヒューズＦ１をカッティングすればリダンダント動作を遂行するようになる。
【００４６】
ヒューズＦ１をカッティングしなければリダンダント制御回路６０は“ハイ”レベルの信号を発生させる。インバータＩ１，Ｉ２は“ハイ”レベルの信号を遅延して“ハイ”レベルの信号Ｍ１を発生させる。そうすると、ＮＭＯＳトランジスタＮ４１，Ｎ４２，．．．，Ｍ４ｊがオンされて“ロー”レベルの信号を発生させる。すなわち、不良アドレス設定回路６２−１，６２−２，．．．，６２−ｊの出力信号をリセットする。ＡＮＤゲートＡＮＤは“ロー”レベルの信号を入力して“ロー”レベルのリダンダントイネーブル信号ＲＥＮｉを発生させる。すなわち、この場合にはリダンダント動作を遂行しなくなる。
【００４７】
ヒューズＦ１をカッティングして、制御信号ＣＯＮが“ハイ”レベルになるとリダンダント制御回路６０は“ロー”レベルの信号を発生させる。インバータＩ１，Ｉ２は“ロー”レベルの信号を遅延して“ロー”レベルの信号Ｍ１を発生させる。そうすると、ＮＭＯＳトランジスタＮ４１，Ｎ４２，．．．，Ｎ４ｊがすべてオフされる。インバータＩ３は“ロー”レベルの信号Ｍ１を反転して“ハイ”レベルの信号Ｍ２を発生させる。不良アドレス設定回路６２−１，６２−２，．．．，６２−ｊのＣＭＯＳ伝送ゲートＴ１，Ｔ２は“ロー”レベルの信号Ｍ１と“ハイ”レベルの信号Ｍ２に応答してオンされてコラムアドレスＣＡ１，ＣＡ１ＢとＣＡ２，ＣＡ２Ｂと．．．とＣＡｊ，ＣＡｊＢとを各々伝送する。この時、不良アドレス設定回路６２−１，６２−２，．．．，６２−ｊのヒューズＦ２，Ｆ３中の一つのヒューズをカッティングすることによって不良アドレスを設定することが可能である。もしも、不良コラムアドレスＣＡ１ＣＡ２．．．ＣＡｊが００．．．1であれば不良アドレス設定回路６２−１，６２−２，．．．各々のヒューズＦ２をカッティングし不良アドレス設定回路６２−ｊのヒューズＦ３をカッティングすればよい。そうすると、不良アドレス設定回路６２−１，６２−２，．．．，６２−ｊの出力信号がすべて“ハイ”レベルになる。ＡＮＤゲートＡＮＤは“ハイ”レベルの出力信号を論理積して“ハイ”レベルのリダンダントイネーブル信号ＲＥＮｉを発生させる。“ハイ”レベルのリダンダントイネーブル信号ＲＥＮｉが発生するとコラムアドレスデコーダ(図示せず）の動作がディスエーブルされる。
【００４８】
図７は、図５に示した選択回路の詳細回路図で、インバータＩ４１，Ｉ４２，．．．，Ｉ４ｉ、ＣＭＯＳ伝送ゲートＴ３１，Ｔ３２，．．．，Ｔ３ｉ、及びＯＲゲートＯＲ１で構成されている。
【００４９】
図７に示した回路の動作を説明すると次のようである。
ＣＭＯＳ伝送ゲートＴ３１は、“ハイ”レベルのブロック制御信号Ｃ１に応答してオンされてリダンダントイネーブル信号ＲＥＮ１を伝送する。ＣＭＯＳ伝送ゲートＴ３２，．．．，Ｔ３ｉの各々は“ハイ”レベルのブロック制御信号Ｃ２，．．．，Ｃｉの各々に応答してオンされてリダンダントイネーブル信号ＲＥＮ２，．．．，ＲＥＮｉを各々伝送する。ＯＲゲートＯＲ１はＣＭＯＳ伝送ゲートＴ３１，Ｔ３２，．．．，Ｔ３ｉを通して伝送される信号中の一つ以上が“ハイ”レベルの場合に“ハイ”レベルのリダンダントコラム選択信号ラインＲＣＳＬを選択するための信号ＲＣＳを発生させる。
【００５０】
すなわち、リダンダントイネーブル信号ＲＥＮ１，ＲＥＮ２，．．．，ＲＥＮｉは、ヒューズをプログラムすることによって予め“ハイ”レベルまたは“ロー”レベルの状態が設定されており、前記ブロック制御信号Ｃ１，Ｃ２，．．．，Ｃｉが生じると前記リダンダントイネーブル信号がリダンダントコラム選択信号ＲＣＳとして出力される。
【００５１】
図８は、図５に示した制御信号発生回路５２の詳細回路図で、ＯＲゲートＯＲ２１，ＯＲ２２，．．．，ＯＲ２(ｍ/２）で構成されている。図８に示した回路の動作を説明すると次のようである。ロウアドレス(図示せず)をデコーディングすることによってｍ個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｍを選択するためのブロック選択信号Ｂ１，Ｂ２，Ｂ３，Ｂ４，．．．，Ｂ(ｍ−１)，Ｂｍが生じる。制御信号発生回路５２は２個ずつのブロック選択信号Ｂ１，Ｂ２とＢ３，Ｂ４と．．．とＢ(ｍ−１)，Ｂｍ各々をＯＲゲートＯＲ２１，ＯＲ２２，．．．，ＯＲ２(ｍ/２)によって論理和することによってｉ個のブロック制御信号Ｃ１，Ｃ２，．．．，Ｃｉを発生させる。すなわち、この場合にはｍ個のメモリセルアレイブロックの２個ずつのメモリセルアレイブロック単位でリダンダンシ動作が遂行される。
【００５２】
上述した詳細例では制御信号発生回路が２個ずつのメモリセルアレイブロックをグループ化してブロック制御信号を発生させるように構成されているが、３個ずつのメモリセルアレイブロックをグループ化してブロック制御信号を発生させるように構成することもできる。
【００５３】
また、本発明の制御信号発生回路を上述した詳細例に示したように固定された回路構成を有するように構成するのではなく、テスト結果同一不良コラム選択信号ラインに連結されたメモリセルアレイブロックを選択するためのブロック選択信号をグループ化してプログラムすることによりブロック制御信号を発生させることが可能のように構成することもできる。
すなわち、制御信号発生回路は、テスト結果によってメモリセルアレイブロックをグループ化するプログラムが可能に構成できる。
【００５４】
図９は、本発明の半導体メモリ装置のリダンダンシ回路をより具体的に示すブロック図で、８個のメモリセルアレイブロックＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８の斜線影付けた部分ブロックに不良が生じた場合のリダンダンシ回路を示すものである。
【００５５】
制御信号発生回路７２は、６個のブロック選択信号Ｂ１，Ｂ２，Ｂ４，Ｂ５，Ｂ６，Ｂ７を入力して３個のブロック制御信号Ｃ１，Ｃ２，Ｃ３を発生させる。図９の具体例で、メモリセルアレイブロックＢＬ１，ＢＬ４の斜線影付けた部分ブロック▲１▼に連結されたコラム選択信号ラインＣＳＬ１、メモリセルアレイブロックＢＬ２，ＢＬ６の斜線影付けた部分ブロック▲２▼に連結されたコラム選択信号ラインＣＳＬ２、メモリセルアレイブロックＢＬ５，ＢＬ７の斜線影付けた部分ブロック▲３▼に連結されたコラム選択信号ラインＣＳＬ３に不良が生じたために、制御信号発生回路７２が６個のブロック選択信号Ｂ１，Ｂ２，Ｂ４，Ｂ５，Ｂ６，Ｂ７を組合せて３個のブロック制御信号Ｃ１，Ｃ２，Ｃ３を発生させる。
【００５６】
第１不良リダンダントイネーブル信号発生回路７４−１は、ブロックＢＬ１，ＢＬ４に対するコラムアドレス００００００００が印加される場合に“ハイ”レベルのリダンダントイネーブル信号ＲＥＮ１を発生させる。第２不良リダンダントイネーブル信号発生回路７４−２はブロックＢＬ２，ＢＬ６に対するコラムアドレス０００００００１が印加される場合に“ハイ”レベルのリダンダントイネーブル信号ＲＥＮ２を発生させる。第３不良リダンダントイネーブル信号発生回路７４−３はブロックＢＬ５，ＢＬ７に対するコラムアドレス００００００１０が印加される場合に“ハイ”レベルのリダンダントイネーブル信号ＲＥＮ３を発生させる。
【００５７】
選択回路７０は、ブロック制御信号Ｃ１，Ｃ２，Ｃ３の各々に応答してリダンダントイネーブル信号ＲＥＮ１，ＲＥＮ２，ＲＥＮ３の各々をリダンダントコラム選択信号ＲＣＳとして発生させる。
【００５８】
図１０は、図９に示した制御信号発生回路７２の詳細回路図で、ＯＲゲートＯＲ３１，ＯＲ３２，ＯＲ３３で構成されている。
【００５９】
図１０に示した回路の動作を説明すると次のようである。
ＯＲゲートＯＲ３１は、ブロック選択信号Ｂ１，Ｂ４を論理和してブロック制御信号Ｃ１を発生させて、ＯＲゲートＯＲ３２はブロック選択信号Ｂ２，Ｂ６を論理和してブロック制御信号Ｃ２を発生させて、ＯＲゲートＯＲ３３はブロック選択信号Ｂ５，Ｂ７を論理和してブロック制御信号Ｃ３を発生させる。
【００６０】
上述した実施の形態から分かるように、本発明の半導体メモリ装置、リダンダンシ回路及びリダンダンシ方法は、複数個のメモリセルアレイブロックの不良コラム選択信号ラインをリダンダントコラム選択信号ラインに一度に代えるのではなく、複数個のメモリセルアレイブロックを所定個数のグループにグループ化して該当グループ内の不良コラム選択信号ラインをリダンダントコラム選択信号ラインに代えるようにすることによってリダンダンシ効率が増加する。
【００６１】
以上は本発明の望ましい実施の形態を参照して本発明を説明したが、当該技術分野の熟練した者によれば特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることはもちろんであり、そのような変更は特許請求の範囲の記載の範囲内にあることになる。
【００６２】
【発明の効果】
以上のように本発明によれば、複数個のメモリセルアレイブロックを不良の形態によって所定個数のグループに分けてリダンダンシ動作を遂行するようになることによってリダンダンシ効率が向上する。
したがって、従来の半導体メモリ装置ではリペアできなかった不良がリペア可能になることによって半導体メモリ装置の収率が向上する。
【図面の簡単な説明】
【図１】一般的な半導体メモリ装置のメモリセルアレイの構成を示す図である。
【図２】図１に示したメモリセルアレイブロックＢＬＡとその周辺回路の詳細な構成を示す図である。
【図３】一般的なスタックバンク構造の半導体メモリ装置の構成を示す図である。
【図４】図３に示したブロック図のメモリセルアレイブロックＢＬＡ及びその周辺回路の詳細な構成を示す回路図である。
【図５】本発明の半導体メモリ装置のリダンダンシ回路構成を示すブロック図である。
【図６】図５に示した不良リダンダントイネーブル信号発生回路各々の詳細回路図である。
【図７】図５に示した選択回路の詳細回路図である。
【図８】図５に示した制御信号発生回路の詳細回路図である。
【図９】本発明の半導体メモリ装置のリダンダンシ回路をより具体的に示すブロック図である。
【図１０】図９に示した制御信号発生回路の詳細回路図である。
【符号の説明】
５０：選択回路
５２：制御信号発生回路
５４：不良リダンダントイネーブル信号発生回路
１００−１：リダンダンシ回路
Ｂ：ブロック選択信号
ＢＬ：ビットライン対
Ｃ：ブロック制御信号
ＣＡ：コラムアドレス
ＣＳＬ：コラム選択信号ライン
ＲＥＮ：リダンダントイネーブル信号
ＲＣＳＬ：リダンダントコラム選択信号ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003827961.tif 000009
【図９】
0003827961.tif 000010
【図１０】
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