(57)【特許請求の範囲】
【請求項１】
画素位置を並べ替え、元の位置に並べ戻す画像データ並べ替え並べ戻し装置であって、
内部メモリの読み出し時または書き込み時に、並べ替え／並べ戻し対象画素を示す並べ替え／並べ戻しアドレスと、その並べ替え／並べ戻し先の位置を示す並べ替え先／並べ戻し先データに基づいて画像データの並べ替え／並べ戻しを行なう並べ替え手段と、
前記並べ替えアドレスと前記並べ替え先データを前記並べ替え手段にそのまま送るか、前記並べ替えアドレスと前記並べ替え先データを前記並べ替え手段に入れ替えてから送るかを選択するセレクタを有する入れ替え手段と、
を備え、
前記入れ替え手段は、並べ戻し時に、並べ戻し対象画素を示すアドレスに並べ替え先の位置を示す並べ替え先データを入力し、並べ戻し先データに並べ替え対象画素を示すアドレスを入力し、前記データ並べ替え回路に送るアドレスとデータを並べ替え時と並べ戻し時とで入れ替えることを特徴とする画像データ並べ替え並べ戻し装置。
【請求項２】
請求項１記載の画像データ並べ替え並べ戻し装置と、
前記並べ替え手段により並べ替えられた画像データを圧縮する圧縮手段と、
前記圧縮手段により圧縮されたデータを記憶するメモリと、
前記メモリから読み出された圧縮データを伸長する伸長手段を備え、
前記伸長手段により伸長された画像データを前記並べ替え手段により並べ戻すことを特徴とする画像圧縮伸長装置。
【請求項３】
画素位置を並べ替え、元の位置に並べ戻す画像データ並べ替え並べ戻し装置であって、
内部メモリの読み出し時または書き込み時に、並べ替え／並べ戻し対象画素を示す並べ替え／並べ戻しアドレスと、その並べ替え／並べ戻し先の位置を示す並べ替え先／並べ戻し先データに基づいて画像データの並べ替え／並べ戻しを行なう並べ替え手段と、
前記並べ替え手段に対する並べ替え先データとして、正方向処理時には前記メモリの読み出しデータをそのまま、逆方向処理時には
（並べ替えマトリクスの主走査長−１）−メモリの読み出しデータ
のデータに変換するデータ変換手段と、
を備え、
前記データ変換手段によって変換された並べ替え先データを前記並べ替え手段に入力することを特徴とする画像データ並べ替え並べ戻し装置。
【請求項４】
請求項３記載の画像データ並べ替え並べ戻し装置と、
前記並べ替え手段により並べ替えられた画像データを圧縮する圧縮手段と、
前記圧縮手段により圧縮されたデータを記憶するメモリと、
前記メモリから逆順で読み出された圧縮データを伸長する伸長手段を備え、
前記伸長手段により伸長された画像データを前記並べ替え手段に入力して並べ戻すことを特徴とする画像圧縮伸長装置。
【請求項５】
入力画像データは、疑似中間調処理された画像データであることを特徴とする請求項２または４記載の画像圧縮伸長装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素位置を並べ替え、元の位置に並べ戻す画像データ並べ替え並べ戻し装置、及び、疑似中間調処理された画像データなどの画素位置を並べ替えて圧縮し、圧縮データを伸長して元の画素位置に並べ戻す画像圧縮伸長装置に関する。
【０００２】
【従来の技術】
この種の従来例として、例えば特開平７−７９３５２号公報には、疑似中間調処理により冗長性が低下した画像データの圧縮効率を向上すると共に、疑似中間調処理で得た画像データをより低い解像性の再生出力装置に出力する際の再現性を向上するために、疑似中間調処理により冗長性が低下した画像データの画素位置を並べ替えて冗長形式にして画像データの圧縮効率を上げ、また、圧縮データを伸長して元の画素位置に並べ戻す方法が提案されている。
【０００３】
また、同公報の請求項３においては、画素の入れ替え手順を画素入れ替えロジック手段に設定するプログラミング手段とを有する画像装置が考案されている（同公報の図５には入れ替え規則情報メモリが記載されている）。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来技術においては、符号化器の前段に画素入れ替え部が一個、伸長器の後段に画素入れ替え部（並べ戻し部）が一個のように、独立して画素入れ替え部が設けられ、また、それぞれ並べ替え情報を記憶する入れ替え規則情報メモリが設けられている。また、同公報の段落番号＝００２６には、符号器側の入れ替え規則情報と、伸長器側の入れ替え規則情報とが異なることが記載されている（伸長器側の入れ替え規則情報メモリには、圧縮器側で行われる入れ替え手順と逆の手順の入れ替え情報すなわち並べ戻し情報が記憶されている。）
したがって、上記従来技術では、並べ替えるときと並べ戻すときには、それぞれ別の並べ替え情報が必要となり、それぞれ記憶部が必要になるという問題点がある。なお、この問題点を解決する方法として、記憶部を一つにして時分割で書き換えて使う方法が考えられるが、この方法では、記憶部を書き換えている時間は処理をできないという欠点と、システムのワークメモリの中には並べ替え情報を２種類記憶させて置かなければならないという欠点が有る。
【０００５】
＜課題２＞
逆方向からの並べ戻し処理の必要性：頁の裏面を印刷するとき、頁の下から上に向けて作像することが良くあるので、逆方向からの並べ戻し処理が必要となる。また、逆方向から並べ替え処理してデータ圧縮処理してメモリに蓄積しておけば、作像の時にそのまま伸長してエンジンにデータを転送することが可能になるので処理速度が向上する（第２の問題点）。
【０００６】
本発明は上記問題点に鑑み、その目的は、並べ替える処理を行う際に、メモリ容量を減らすことができるようにすることにある。
【０００８】
【課題を解決するための手段】
第１の手段は、画素位置を並べ替え、元の位置に並べ戻す画像データ並べ替え並べ戻し装置であって、内部メモリの読み出し時または書き込み時に、並べ替え／並べ戻し対象画素を示す並べ替え／並べ戻しアドレスと、その並べ替え／並べ戻し先の位置を示す並べ替え先／並べ戻し先データに基づいて画像データの並べ替え／並べ戻しを行なう並べ替え手段と、前記並べ替えアドレスと前記並べ替え先データを前記並べ替え手段にそのまま送るか、前記並べ替えアドレスと前記並べ替え先データを前記並べ替え手段に入れ替えてから送るかを選択するセレクタを有する入れ替え手段と、を備え、前記入れ替え手段は、並べ戻し時に、並べ戻し対象画素を示すアドレスに並べ替え先の位置を示す並べ替え先データを入力し、並べ戻し先データに並べ替え対象画素を示すアドレスを入力し、前記データ並べ替え回路に送るアドレスとデータを並べ替え時と並べ戻し時とで入れ替えることを特徴とする。
【０００９】
第２の手段は、第１の手段に係る画像データ並べ替え並べ戻し装置と、前記並べ替え手段により並べ替えられた画像データを圧縮する圧縮手段と、前記圧縮手段により圧縮されたデータを記憶するメモリと、前記メモリから読み出された圧縮データを伸長する伸長手段を備え、前記伸長手段により伸長された画像データを前記並べ替え手段により並べ戻す画像圧縮伸長装置を特徴とする。
【００１０】
第３の手段は、画素位置を並べ替え、元の位置に並べ戻す画像データ並べ替え並べ戻し装置であって、内部メモリの読み出し時または書き込み時に、並べ替え／並べ戻し対象画素を示す並べ替え／並べ戻しアドレスと、その並べ替え／並べ戻し先の位置を示す並べ替え先／並べ戻し先データに基づいて画像データの並べ替え／並べ戻しを行なう並べ替え手段と、前記並べ替え手段に対する並べ替え先データとして、正方向処理時には前記メモリの読み出しデータをそのまま、逆方向処理時には
（並べ替えマトリクスの主走査長−１）−メモリの読み出しデータ
のデータに変換するデータ変換手段と、を備え、前記データ変換手段によって変換された並べ替え先データを前記並べ替え手段に入力することを特徴とする。
【００１１】
第４の手段は、第３の手段に係る画像データ並べ替え並べ戻し装置と、前記並べ替え手段により並べ替えられた画像データを圧縮する圧縮手段と、前記圧縮手段により圧縮されたデータを記憶するメモリと、前記メモリから逆順で読み出された圧縮データを伸長する伸長手段を備え、前記伸長手段により伸長された画像データを前記並べ替え手段に入力して並べ戻す画像圧縮伸長装置を特徴とする。
【００１２】
第５の手段は、請求項２または４記載の画像圧縮伸長装置において入力画像データが、疑似中間調処理された画像データであることを特徴とする。
【００１３】
【発明の実施の形態】
＜第１の実施形態＞
以下、図面を参照して本発明の実施の形態について説明する。図１は本発明に係る画像データ並べ替え並び戻し装置の一実施形態を示すブロック図、図２は図１の並べ替え部と制御部を詳しく示すブロック図、図３は並べ替えアドレスと並べ替え先データを示すタイミングチャート、図４は並び替え並び戻し処理を示す説明図、図５は並べ替え先データの出力処理を示すフローチャート、図６は並べ替えアドレスの出力処理を示すフローチャート、図７は並べ替えアドレスと並べ替え先データの入れ替え処理を示すフローチャートである。
【００１４】
図１において、データ入力部１は不図示の前段から入力する画像データ入力のインタフェースをとり、次段のデータ並べ替え部２に画像データを転送する。並べ替え部２は制御部４の指示に従って画像データの並べ替え／並べ戻しを実行したり、並べ替え／並べ戻しを行わないでデータ出力部３に転送する。データ出力部３は不図示の後段との画像データ出力のインタフェースをとり、並べ替え／並べ戻し後の画像データを出力する。
【００１５】
制御部４はデータ並べ替え／並べ戻しに関する設定を保持し、設定指示を並べ替え部２に出す。制御部４はまた、データ並べ替え情報記憶部（メモリ）５から並べ替え先データ（並べ替え順データ）ＷＤを読み出して並べ替え部２に転送する。ラインの管理も制御部４で行う。メモリ５には、例えばディザパターンに応じて複数ライン分の並べ替え先データＷＤが記憶され、これを順次読み出して繰り返し使用する。なお、メモリ５には後述するように、並べ替え先データＷＤのみが記憶され、並べ戻し先データは記憶されていない。
【００１６】
次に図２を参照して並べ替え部２と制御部４について詳しく説明する。並べ替え部２はデータ並べ替え回路６とアドレス・データ入れ替え回路７を有する。並べ替え回路６は内部メモリの読み出し時（または書き込み時）に、並べ替え／並べ戻し対象画素を示す読み出しアドレス（または書き込みアドレス、以下、並べ替え／並べ戻しアドレス）ＷＡＳと、その並べ替え／並べ戻し先の位置を示す並べ替え先／並べ戻し先データＷＤＳに基づいて画像データの並べ替え／並べ戻しを行う。
【００１７】
アドレス・データ入れ替え回路７は制御部４からの並べ替えアドレスＷＡと並べ替え先データＷＤを並べ替えのためにそのままデータ並べ替え回路６に送るか（ＷＡＳ＝ＷＡ，ＷＤＳ＝ＷＤ）、並べ戻しのために並べ替えアドレスＷＡと並べ替え先データＷＤを入れ替えて（ＷＡＳ＝ＷＤ，ＷＤＳ＝ＷＡ）送るかを選択するセレクタを有する。アドレス・データ入れ替え回路７には、制御部４からライトイネーブル信号（ＷＥ信号）と、セレクト信号として並べ替え／並べ戻し（圧縮時／伸長時）をきめるＤＥＣ信号が印加される。
【００１８】
制御部４はメモリＩ／Ｆ部８と、メモリリードアドレス発生回路９と、並べ替え情報アドレス発生回路１０と制御回路１１を有する。メモリＩ／Ｆ部８はメモリ５を制御してメモリ５からリードした並べ替え先データＷＤをアドレス・データ入れ替え回路７に出力する。メモリリードアドレス発生回路９はメモリ５へのリードアドレスを発生する回路であり、例えば１ラインの並べ替えに必要な並べ替え先データＷＤを読み出すアドレスを発生する。また、複数ライン分がメモリ５に記憶してある場合には、ライン数に応じた読み出しアドレスを発生する。
【００１９】
並べ替え情報アドレス発生回路１０はアドレスＷＡ＝０から１，２，３〜のようにインクリメンとして並べ替え先データＷＤの数分だけアドレスＷＡを発生し、例えば１ラインの並べ替えに必要な並べ替え情報分のアドレスＷＡを発生する。１ラインの入力データは、並べ替え単位毎に区切られ、その中で並べ替えが行われる。
【００２０】
次に図３を参照してアドレスＷＡとデータＷＤのタイミングについて説明する。並べ替え情報アドレス発生回路１０は、メモリＩ／Ｆ部８からのデータＷＤの読み出しタイミングに合わせてアドレスＷＡを発生する。また、並べ替え回路６がこのアドレスＷＡとデータＷＤを取り込めるように、制御回路１１からＷＥ信号を図３に示すようなタイミングで発生する。
【００２１】
次に図４を参照して並べ替えと並べ戻しについて説明する。圧縮時の並べ替え（ＤＥＣ＝０）のときは、アドレスＷＡとデータＷＤの入れ替えは行わないので、アドレスＷＡＳにはアドレスＷＡの値を、また、データＷＤＳにはデータＷＤの値をそのままいれる。図４に示す例では、並べ替えの単位は８ビットであり、入力画像データは８ビット毎に同様の並べ替えを受けて出力される。並べ替えの方法については、８ビット単位でみてＷＡＳ番地の入力画像データは、絶対番地でＷＤＳ番地に移動させる。
【００２２】
一例として、メモリ５の並べ替え先データＷＤが
４，７，３，１，５，０，６，２
の場合、一番はじめの入力画像データｄ０について考えると、ＷＡＳ＝０番地の画像データはＷＤＳ＝４番地に移動することを示し、並べ替え後の入力画像データｄ０は図４に示すように左から５番目、絶対番地で４番地に並べ替えられて出力画像データとして出力される。他の画像データは図の通りである。入力画像データは８ビット毎に同様に並べ替えられて出力される。
【００２３】
次に伸長時の並べ戻し（ＤＥＣ＝１）について説明する。ここで、従来技術によると、並べ戻しには並べ戻し専用のデータが必要となる。今、入力画像データｄ０について考えてみると、ＷＡＳ＝４番地の入力画像データｄ０は絶対番地０番地へ移動しろという並べ戻し先データが必要となる。８ビット全部でみると
５，３，７，２，０，４，６，１
という並べ替えデータが必要となる。
【００２４】
そこで、本発明では、並べ戻しの時にはアドレスＷＡとデータＷＤを入れ替える。具体的に言うと、並べ戻しアドレスＷＡＳには並べ替え先データＷＤの値を入れ、並べ戻し先データＷＤＳには並べ替えアドレスＷＡの値を入れることにより、これを実現する。図の説明をすると、データＷＤとアドレスＷＡを入れ替えることにより、左から順に最初のアドレス（ＷＡＳ＝４番地）の画像データは絶対番地０番地へ移動する。
【００２５】
同じく２番目のアドレス（７番地の画像データ）は１番地に移動し、３番目のアドレス（３番地の画像データ）は２番地に移動し、……、最後のアドレス（２番地の画像データ）は７番地に移動する。これを並べ替え後の入力画像データ列に順次実行すれば、並べ戻し後の出力画像データ列は、正確に元の位置に並べ戻される。このように、並べ戻し専用のデータを用意しなくても、並べ替え用のアドレスＷＡとデータＷＤを入れ替えることにより並べ戻しも実現することができる。
【００２６】
次に図５を参照して並べ替え先データＷＤの出力処理を説明する。図５は図２に示すメモリリードアドレス発生回路９とメモリＩ／Ｆ８の処理を示し、まず、メモリ５のライン先頭画素のリードアドレスをメモリ５に設定し（ステップＳ１）、次いでメモリ５からライン先頭画素の並べ替え先データＷＤをリードする（ステップＳ２）。次いで１ラインに必要な並べ替え先データＷＤをリードするまで、メモリ５のリードアドレスを画素毎に１つづインクリメントして各画素の並べ替え先データＷＤをリードし（ステップＳ３→Ｓ４→Ｓ２）、１ラインに必要な並べ替え先データＷＤをリードするとこの処理を終了する（ステップＳ３→Ｓ５）。
【００２７】
次に図６を参照して並べ替えアドレスＷＡの出力処理を説明する。図６は図２に示す並べ替えアドレス発生回路１０の処理を示し、まず、並べ替えアドレスＷＡに「０」を設定し（ステップＳ１１）、次いでメモリ５からのリードデータＷＤに合わせて画素毎に並べ替えアドレスＷＡを出力する（ステップＳ１１）。次いで１ラインに必要な並べ替えアドレスＷＡを出力するまで、並べ替えアドレスＷＡを画素毎に１つづインクリメンとして各画素の並べ替えアドレスＷＡを出力し（ステップＳ１３→Ｓ１４→Ｓ１２）、１ラインに必要な並べ替えアドレスＷＡを出力するとこの処理を終了する（ステップＳ１３→Ｓ１５）。
【００２８】
次に図７を参照して並べ替え／並べ戻し処理を説明する。図７はアドレス・データ入れ替え回路７の処理を示し、まず、ＤＥＣ信号に基づいて並べ戻しか否かを判断する（ステップＳ２１）。そして、並べ戻しでない場合（並べ替えの場合）には並べ替えアドレスＷＡＳにアドレスＷＡを、また、並べ替え先データＷＤＳにメモリリードデータＷＤをそのままセットする（ステップＳ２２）。他方、並べ戻しの場合）には並べ戻しアドレスＷＡＳにメモリリードデータＷＤを、また、並べ戻し先データＷＤＳにアドレスＷＡをセットする（ステップＳ２３）。次いで並べ替え／並べ戻しアドレスＷＡＳが示す画像データを並べ替え／並べ戻し先データＷＤＳの位置に移動し（ステップＳ２４）、１単位の並べ戻し／並べ戻し処理を終了するとこの処理を終了する（ステップＳ２５→Ｓ２６）。
【００２９】
＜第２の実施形態＞
次に図８〜図１４を参照して第２の実施形態について説明する。図８はデータ並べ替え部２ａと制御部４ａの構成を示し、図２に示したアドレス・データ入れ替え回路７の代わりにデータ変換部７ａが設けられている。また、メモリリードアドレス発生回路９ａは後述するように、逆方向処理時には逆方向のメモリリードアドレスＷＤを発生する。並べ替え／並べ戻しアドレスＷＡを含む他の構成は第１の実施形態と同じであるので詳細な説明を省略する。
【００３０】
データ変換部７ａは並べ替え回路６に対する並べ替え先／並べ戻し先データＷＤＤとして、以下に示すようにメモリリードデータＷＤを正方向処理時にはそのまま、逆方向処理時には逆方向処理用の並べ戻しデータＷＤＤに変換して出力する。
【００３１】
正方向処理時：
ＷＤＤ＝ＷＤ
逆方向処理時：
ＷＤＤ＝（並べ替えマトリクスの主走査長−１）−ＷＤ
図９を参照してはデータ並べ替えについて説明する。図９はある大きさ（この例では８×８画素のブロック）のディザ処理された画像データを並べ替える場合を簡単に示している。まず、大前提として、画像データは８×８画素のブロックの左上画素を基点としてディザ処理されている。つまり、画像の上から下へ向けて正方向でディザ処理されている。データ並べ替えは、この正方向でディザ処理された画像データを対象に実施される（以下、画像データと入力データはディザ処理されたデータを指す）。
【００３２】
正方向処理の場合、画像データは左上画素から点線で示す矢印方向に向かって順次入力される。副走査方向については上から下に向かう方向で入力される。入力された画像データは順次、データ並べ替えが行われ、処理されたデータは次段の圧縮器（後述）へ渡されてデータ圧縮される。逆方向処理の場合、画像データは右下画素から点線で示す矢印方向に向かって順次入力される。副走査方向については下から上に向かう方向で入力される。
【００３３】
データ並べ替えを一番簡単な構成で表すと、並べ替えマトリクスはディザマトリクスと同じ大きさ（ここでは８×８画素）であり、ディザマトリクス単位でデータ並べ替えを行う。ここで、並べ替えは並べ替え情報（並べ替え先データＷＤ）に基づいて行われる。入力データを１ライン処理するのに、並べ替えマトリクスの１ライン分の並べ替え先データＷＤが必要となるので、並べ替え先データＷＤは入力データを１ライン処理する中で繰り返し使用される。次のラインを処理する場合には、次のライン用の並べ替えデータＷＤが必要となるが、ディザマトリクス＝並べ替えマトリクスであるので、並べ替え先データは副走査方向にも並べ替えマトリクスの単位で繰り返し利用される。
【００３４】
逆方向処理の場合は、入力画像データが右下から入力するので、メモリ５の並べ替え先データＷＤは並べ替えマトリクスの最終ラインから、かつ逆方向から読み出す必要がある。ここで、並べ替え先データＷＤは、ディザマトリクスのスレッシュ値を基にして作られているので、ディザ処理された入力データはこの並べ替え先データＷＤによって並べ替えられると、白ドットは白ドット同士、黒ドットは黒ドット同士が集まり、白・黒それぞれのランレングスが長くなり、冗長度が増す。そのため、ランレングス方式の符号器を次段で使用した場合に圧縮率が高くなる。
【００３５】
次に図１０を参照して並べ替え先データＷＤについて説明する。並べ替え先データＷＤは主走査方向への移動先を示すデータであり、メモリ５には並べ替えマトリクスの左上から右下に向かって（点線で示す矢印の方向）順番に連続的なアドレスに格納されている。正方向処理時は、並べ替え先データＷＤを左から右に１ライン分順次読み出す。次のラインを処理するときには、その下の１ラインの並べ替え先データを読み出す（すなわち上から下への順）。逆方向処理時は、並べ替え先データＷＤを右から左に１ライン分順次読み出す。次のラインを処理するときには、その上の１ラインの並べ替えデータを読み出す（すなわち下から上への順）。
【００３６】
図１１は並べ替えの簡単な例を示している。今、並べ替えマトリクスの主走査長を８として、並べ替え先データＷＤが順番に
６，０，４，２，７，１，５，３
と読み出されたとする。その時の入力画像データ列を
白、黒、白、黒、白、黒、白、黒
とすると、図１１に示すように並べ替えが行われる。すなわち、入力画像データの０番地の白は６番地へ移動し、１番地の黒は０番地へ移動し、・・・・、７番地の黒は３番地へ移動する。並べ替え後の出力画像データ列は、
黒、黒、黒、黒、白、白、白、白
となる。
【００３７】
次に図１２を参照して並べ替えアドレスＷＡと並べ替え先データＷＤについて説明する。並べ替え情報アドレス発生回路１０はメモリＩ／Ｆ部８からの並べ替え先データＷＤの読み出しタイミングに合わせて、正方向処理時／逆方向処理時に関係なく並べ替えアドレスＷＡを「０」からインクリメントして発生する。また、並べ替え回路６が並べ替えアドレスＷＡと並べ替え先データＷＤを取り込めるように、制御回路１１がＷＥ信号を図１２に示すタイミングで発生して並べ替え回路６に出力する。
【００３８】
今、正方向処理時の並べ替え先データＷＤを
４，７，３，１，５，０，６，２
とすると、逆方向処理時は、メモリリードアドレス発生回路９が逆順にメモリリードアドレスを発生し、逆方向処理時のメモリ５からのリードデータＷＤは、
２，６，０，５，１，３，７，４
となる。また、逆方向処理時はメモリ５からのリードデータＷＤを逆方向処理用の並べ替えデータに変換する必要があるので、変換は次式で行われる。
【００３９】
逆方向処理時の並べ戻し先データＷＤＤ
＝（並べ替えマトリクスの主走査長−１）−ＷＤ
よって、並べ戻しデータＷＤＤは
５，１，７，２，６，４，０，３
と変換される。
【００４０】
逆方向処理時に並べ替え先データＷＤの変換が必要な理由：ここで、逆方向処理時、入力画像データは右から左方向へ正方向とは逆方向に並べ替え処理され、出力画像データとして出力される。また、メモリ５に記憶されている並べ替え先データＷＤは、何番地へ移動させるというデータである。したがって、移動後の番地が正方向の時には左から右に０から７となるが、逆方向の時には右から左に０から７となる（出力画像データとして早く出力される側が０番地となる）ため、逆方向処理時に正方向時と同じ位置に入力画像データを移動するには、並べ替え先データＷＤの左右を逆にしなければならない。その変換式が上記の式である。
【００４１】
図１３を参照して説明すると、図１３（ａ）に示すように正方向処理時には、入力画像データｄ１は並べ替え先データＷＤ＝７なので７番地、すなわち一番右に移動される。図１３（ｂ）に示すように逆方向処理時には、入力画像データｄ１の並べ替え先データＷＤ＝７であるが、７番地へ移動してしまうと一番左に移動され、逆方向から処理した並べ戻し結果が正方向からの場合と異なる。よって、逆方向処理時は並べ替え先データＷＤを並べ戻しデータＷＤＤに変換する必要がある。この場合ＷＤ＝７なのでＷＤＤ＝０となり、０番地＝一番右下に移動され、正方向の時と同じ並べ替え結果になる。
【００４２】
図１３は正方向の並べ替えと逆方向の並べ戻しを実際に行った図であり、図１３（ａ）に示す正方向処理時の処理方向は左から右である。ここでは、並べ替えの単位（並べ替えマトリクスの主走査）が８ビットの場合を示す。並べ替え処理は、並べ替え先データＷＤが先頭から順に
４，７，３，１，５，０，６，２
なので、並べ替えマトリクス単位で、０番地の画像データは４番地に移動し、１番地の画像データは７番地へ移動し、・・・・、７番地の画像データは２番地へ移動する。
【００４３】
今、０番地の入力画像データｄ０は４番地、左から５番目に移動される。同じくｄ１は７番地へ移動、・・・・、ｄ７は２番地へ移動される。並べ替え後の出力画像データ列は
ｄ５，ｄ３，ｄ７，ｄ２，ｄ０，ｄ４，ｄ６，ｄ１
の順となる。そして、入力画像データは１ライン分、この並べ替えマトリクス単位で並べ替え処理を受けて出力される。
【００４４】
図１３（ｂ）に示す逆方向処理時の処理方向は右から左である。並べ戻し先データＷＤＤは図１２で説明したように、逆方向処理のため、逆方向から読み出されてかつ左右の番地を逆にした形に変換されている。よって、並べ戻し処理は、並べ戻し先データＷＤＤが先頭から順に
５，１，７，２，６，４，０，３
なので、並べ替えマトリクス単位で０番地の画像データは５番地に移動し、１番地の画像データは１番地へ移動し、・・・、７番地の画像データは３番地へ移動する。
【００４５】
今、０番地の入力画像データはｄ７なのでｄ７は５番地、右から６番目に移動される。同じくｄ６は１番地へ移動、・・ｄ０は３番地へ移動される。並べ戻し後の出力画像データ列は
ｄ１，ｄ６，ｄ４，ｄ０，ｄ２，ｄ７，ｄ３，ｄ５
の順となる。そして、入力画像データは１ライン分、この並べ替えマトリクス単位で並べ戻し処理を受けて出力される。並べ戻し後の結果を見てみると、正方向処理時と逆方向処理時とで同じ並べ替え結果になり、入力画像データが正しく並べ戻されているのがわかる。
【００４６】
次に図１４を参照して並べ替え／並べ戻し処理について説明する。まず、正方向処理の場合は、読み出す並べ替え先データＷＤのライン先頭のアドレスを制御回路１１からメモリリードアドレス発生回路９に設定する（ステップＳ３１→Ｓ３２）。設定するとメモリＩ／Ｆ部８を通して、そのメモリリードアドレスがメモリ５に出力されるので、そのメモリリードアドレスに格納された並べ替え先データＷＤがメモリ５から出力される（ステップＳ３４）。出力された並べ替え先データＷＤは、データ変換部７ａをスルーして並べ替え回路６にラッチされる。また、正方向の場合、メモリリードアドレスを＋１インクリメントして出力し（ステップＳ３５→Ｓ３６）、出力された並べ替え先データＷＤをさらにラッチする。
【００４７】
１ライン分の並べ替え先データＷＤをリード（ラッチ）したら、並べ替え先データＷＤのアップロードは終了する。データＷＤをアップロードしている間は、制御回路１１からＷＥ信号が、並べ替え情報アドレス発生回路１０からはアドレスＷＡが図１２に示すタイミングで出力されている。並べ替え先データＷＤのアップロードが終了すると、入力データ１ライン分の並べ替え処理を実行する（ステップＳ３９→Ｓ４０）。すなわち、図１において、データ入力部１から入ってきた画像データをデータ並べ替え部２で並べ替え先データＷＤを基にして並べ替え、データ出力部３から次段に出力する。次ラインが無い場合は、処理を終了する（ステップＳ４１→Ｓ４２）。次ラインがある場合は、次に読み出したい並べ替えデータのライン先頭のアドレスをメモリリードアドレス発生回路９に設定する（ステップＳ４１→Ｓ３１）。以下同じである。
【００４８】
逆方向処理時には、読み出したい並べ戻し画像データのライン後端のアドレスをメモリリードアドレス発生回路９に設定する（ステップＳ３１→Ｓ３３）。また、並べ替え先データＷＤはデータ変換部７で逆方向処理用の並べ戻し先データＷＤＤに変換して、並べ替え回路６にラッチする（ステップＳ３５→Ｓ３７）。さらに、逆方向処理時は、メモリリードアドレスを１デクリメントして（−１する）次の並べ替え先データＷＤをリードする（ステップＳ３８→Ｓ３９）。それ以外は正方向処理時と同じである。
【００４９】
＜圧縮伸長装置、記録装置＞
図１５は第１、第２の実施形態のデータ並べ替えブロック２０を備えた圧縮伸長器と、プリンタやコピー機などの記録装置を示す。システムバス２３からデータ並べ替えブロック２０に入力した画像データは、並べ替え情報記憶部（メモリ）５の並べ替え先データＷＤに基づいて並べ替えられる。この並べ替え後のデータは圧縮器２１により圧縮され、圧縮データはシステムバス２３を介して不図示の画像データメモリに格納される。画像データメモリからは第１の実施形態では正方向に、第２の実施形態では逆正方向に読み出される。この読み出された圧縮データはシステムバス２３を介して伸長器２２により伸長され、この画像データはデータ並べ替えブロック２０によりメモリ５の並べ替え先データＷＤに基づいて並べ戻されてシステムバス２３を介して例えばプリンタやコピー機などに出力される。
【００５０】
【発明の効果】
以上説明したように本発明によれば、並べ替える処理を行う際に、並べ替えデータしか必要としないのでメモリ容量を減らすことができる。
【図面の簡単な説明】
【図１】本発明に係る画像データ並び替え並び戻し装置の一実施形態を示すブロック図である。
【図２】図１の並べ替え部と制御部を詳しく示すブロック図である。
【図３】並べ替えアドレスと並べ替え先データを示すタイミングチャートである。
【図４】並び替え並び戻し処理を示す説明図である。
【図５】並べ替え先データの出力処理を示すフローチャートである。
【図６】並べ替えアドレスの出力処理を示すフローチャートである。
【図７】並べ替えアドレスと並べ替え先データの入れ替え処理を示すフローチャートである。
【図８】第２の実施形態のデータ並べ替え部と制御部を詳しく示すブロック図である。
【図９】ディザマトリクスと並べ替えマトリクスを示す説明図である。
【図１０】並び替え並び戻し処理の方向を示す説明図である。
【図１１】並び替え処理を簡単に示す説明図である。
【図１２】並べ替えアドレスと並べ替え先／並べ戻し先データを示すタイミングチャートである。
【図１３】正方向処理と逆方向処理を示す説明図である。
【図１４】正方向処理と逆方向処理を示すフローチャートである。
【図１５】画像圧縮伸長装置及び画像記録装置を示すブロック図である。
【符号の説明】
５  データ並べ替え情報記憶部
６  データ並べ替え回路
７  アドレス・データ入れ替え回路
７ａ  データ変換回路
９，９ａ  メモリリードアドレス発生回路
１０  並べ替えアドレス発生回路
１１，１１ａ  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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