(57)【特許請求の範囲】
【請求項１】
半導体読み出し専用メモリ構造物であって、
半導体基板と、
該半導体基板内のメモリセルアレイに配置された複数のメモリセルであって、該複数のメモリセルのそれぞれが複数のトランジスタ（Ｔｒ１、Ｔｒ２．．．）から構成されている、複数のメモリセルと、
多結晶シリコンからなる複数のワード線（ＷＬ）と、
該複数のワード線（ＷＬ）に対して平行に延びる複数の金属線（７）であって、中間絶縁体によって該複数のワード線（ＷＬ）から分離された複数の金属線（７）と
を備え、
該複数のワード線（ＷＬ）は、それぞれ、第１の個数のメモリセルの後に長手方向に破断されており、基準電位（Ｖｓｓ）が、基板コンタクト（９）を介して該半導体基板に印加されており、
中間セル（１６）の第１の部分および第２の部分は、該複数のワード線（ＷＬ）の長手方向に直交し、かつ、該複数のワード線（ＷＬ）の長手方向に互いに隣接し、かつ、周期的に繰り返し、
該第１の部分において、該複数のワード線（ＷＬ）の該多結晶シリコンが破断され、かつ、該基板コンタクト（９）が設定され、
該第２の部分において、該複数のワード線（ＷＬ）の該多結晶シリコンがリフレッシュされ、
該第１の部分および該第２の部分が交互に変更される、半導体読み出し専用メモリ構造物。
【請求項２】
前記複数のメモリセルは、拡散またはコンタクト読み出し専用メモリを含む、請求項１に記載の半導体読み出し専用メモリ構造物。
【請求項３】
前記基板コンタクト（９）は、前記複数のワード線（ＷＬ）の前記多結晶シリコンの破断（１０）およびリフレッシュと同じ頻度で生じる、請求項１または２に記載の半導体読み出し専用メモリ構造物。
【請求項４】
前記複数のワード線（ＷＬ）の前記多結晶シリコンは、前記金属線（７）から該多結晶シリコンへのスルーコンタクト（１１）によってリフレッシュされる、請求項１〜３のいずれかに記載の半導体読み出し専用メモリ構造物。
【請求項５】
前記中間セル（１６）のコンタクトのすべてが、前記複数のワード線（ＷＬ）の長手方向に垂直な列に配置されている、請求項１〜４のいずれかに記載の半導体読み出し専用メモリ構造物。
【発明の詳細な説明】
【０００１】
本発明は、半導体読み出し専用メモリ構造物（Ｈａｌｂｌｅｉｔｅｒ−Ｆｅｓｔｗｅｒｔ−ｓｐｅｉｃｈｅｒａｎｏｒｄｎｕｎｇ）に関する。この構造物は半導体基板を有し、半導体基板内のメモリセルアレイ（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｆｅｌｄ）に配置されたそれぞれ複数のトランジスタからなる複数のメモリセルを有し、多結晶シリコンからなるワード線およびそのワード線に対して平行に延び、かつこのワード線とは中間絶縁体によって分離される金属線を備える。ここで、第１の個数のメモリセル毎に、ワード線は長手方向に切断され、その金属線を介してリフレッシュ可能である。そして半導体基板は、第２の個数のメモリセル毎に、それぞれ基板コンタクトを介して基準電位とされ得る。
【０００２】
半導体読み出し専用メモリ構造物は、いわゆる拡散読み出し専用メモリ（ＲＯＭ）、およびいわゆるコンタクトＲＯＭとして公知である。拡散ＲＯＭでは、最終的に、顧客に特化した制約に応じてメモリセルアレイ全体に拡散が行われ、一方コンタクトＲＯＭでの最終工程は、顧客に特化した制約に応じて各コンタクトを設ける。拡散は、ソース領域およびドレイン領域をもたらし、コンタクトを設けると、ソースコンタクトおよびドレインコンタクトが生成される。
【０００３】
特に、個々のメモリセルおよびＭＯＳ電界効果型トランジスタはそれぞれ、ソース拡散およびドレイン拡散またはソースコンタクトおよびドレインコンタクトを除いて、メモリセルアレイにおいて完成される。続いて、個々のトランジスタに、読み出し専用メモリ構造物に格納されるメモリコンテンツに対応させて、ソース拡散およびドレイン拡散、またはソースコンタクトおよびドレインコンタクトを設ける。ここで、拡散（またはコンタクト）を有するトランジスタは、論理「０」を意味し、一方拡散を有さない（またはコンタクトを有さない）トランジスタには論理「１」が割り当てられる。すなわち、トランジスタが存在する場合には論理「０」を意味し、一方拡散またはコンタクトがないためにトランジスタが存在しない場合には論理「１」が割り当てられる。
【０００４】
ウェルコンタクト、いわゆるワード線の破断、および金属ポリシリコンブリッジング（すなわち、金属線とワード線の多結晶シリコンとを橋渡しする金属ポリシリコン）が、このような半導体読み出し専用メモリ構造物のメモリセルアレイに必要である。いわゆる基板コンタクトは、ウェルコンタクトのためのメモリセルのウェル領域に基準電位Ｖｓｓを印加し、他方ワード線の破断が生じる。なぜならワード線を構成する多結晶シリコンが、容量の理由から、およびいわゆる「ＥＳＤ則」に従って、特定の長さ毎に切断されなければならないからである。さらに、多結晶シリコンのワード線に印加された信号もまた、特定の長さ毎にリフレッシュする必要もある。このことは、技術に応じてトランジスタの幅のｘ倍（例えば１００倍）毎にワード線の多結晶シリコンを切断することによって行われ、ワード線がトランジスタに電気を流し、金属ポリシリコンブリッジングによってリフレッシュされる。この金属ポリシリコンブリッジング用の、例えばアルミニウムまたは銅からなる金属線は、ワード線の多結晶シリコン上に延びており、例えば二酸化シリコンからなる中間絶縁体によって絶縁される。ワード線の多結晶シリコンによって伝えられる信号をリフレッシュするために、金属線と多結晶シリコンとの間に接続が作製される。
【０００５】
例えば、２つの列に配置された８個のトランジスタがメモリセルを構成していると仮定すると、基板コンタクトは、第１の個数のメモリセル（例えば３個のメモリセル）毎に設けられ、一方ワード線の破断またはリフレッシュは、第２の個数のメモリセル（例えば９個のメモリセル）毎に生じる。
【０００６】
従って、基板コンタクトを有するウェルコンタクトならびにワード線の破断およびリフレッシュは、メモリセルアレイのメモリセル内では生じないが、個々のワード線に沿って一定間隔で生じる。さらにこのための中間セルが必要不可欠である。なぜなら、第１の個数のメモリセル毎に、中間セルがそれぞれウェルとコンタクトさせるために基板コンタクトに設けられ、他方第２の個数のメモリセル毎に、ワード線の破断およびリフレッシュがそれぞれ生じる。
【０００７】
図３は、メモリセルアレイ１〜３を備えた従来の半導体読み出し専用メモリ構造物の平面図を示す。各メモリセルアレイは、４×２個のトランジスタを有するメモリセルからなる。３個のメモリセル毎に（この点についてはこれらのメモリセルの上の列４を参照されたい）、基板コンタクトを備えた中間セル５が配置され、その基板コンタクトを介して基準電位Ｖｓｓがメモリセルアレイ１〜３のウェルに印加される。９個のメモリセルの間隔毎に、ワード線ＷＬの破断およびリフレッシュが中間セル６に提供される。ここで、ワード線の多結晶シリコンが切断されて、それぞれが金属線に接続される。その金属線が、中間絶縁体を介してその上に配置された中間絶縁体に電気を流す。
【０００８】
従って、図３の平面図から見て取れ得るように、従来の半導体読み出し専用メモリ構造物では、比較的大きな面積が中間セルに必要とされる。
【０００９】
図４は、１つの中間セル５の拡大図を示す。金属線７は多結晶シリコンからなるワード線ＷＬ上に配置され、そこから中間絶縁体によって絶縁される。その金属線７は、ワード線ＷＬの多結晶シリコンに対して平行に延びている。再度、金属被膜８は、同様に中間絶縁体によって金属被膜８から絶縁される金属線７上に設けられる。ウェルの基板コンタクト９を介し、この金属被膜８によって基準電位Ｖｓｓがメモリセルアレイに提供される。
【００１０】
図５は、ワード線ＷＬの多結晶シリコンの切断または破断１０、各金属線７とその下に配置されているワード線ＷＬの多結晶シリコンとの間に配置されたスルーコンタクト１１、および基板コンタクト１２を備えた中間セル６を示す。
【００１１】
要するに、既存の半導体読み出し専用メモリ構造物には２つの異なる中間セルが必要とされるということに留意すべきである。すなわち、ある中間セルは、ウェルコンタクトとして機能し、他方ワード線の多結晶シリコンの破断、リフレッシュ、およびウェルコンタクトが他の中間セルで行われる。概して、このことは、両方の中間セルで頻繁に生じることを必要とし、それにより必然的に中間セル間の実際のメモリセルの数を低減する。従って、半導体読み出し専用メモリ構造物におけるメモリエリアは失われ、さらなる小型化の大きな妨げとなる。
【００１２】
従って、本発明の課題は、基板コンタクト、破断、リフレッシュのためにより少ない中間セルを用いることによって、より小さな面積を必要とする半導体読み出し専用メモリ構造物を作製することである。従って、この構造物により実際のメモリセルに提供される面積を拡大することができる。上記課題は、ワード線の長手方向に対して直交し、かつ互いに隣接し、ワード線の長手方向に対して周期的な繰り返しを有する２つの中間セルの半分について、ワード線の多結晶シリコンが第１の中間セルの半分で破断され、基板コンタクトが設定され、第２の中間セルの半分において、多結晶シリコンがリフレッシュされ、上記隣接する中間セルの半分では、第１および第２の中間セルの半分が交互に交換される、という事実によって本発明による上述のタイプの半導体読み出し専用メモリ構造物により解決される。
【００１３】
従って、本発明において、２つの中間セルの半分のうちの１つの中間セルのみが必要とされ、この１つの中間セルが２つの中間セルの代わりに交互に鏡に移したようにした状態で用いられる。
【００１４】
例えば、合計４×４個のトランジスタからなる、一方の上に他方が配置された２つのメモリセルを考えると、多結晶シリコンは、４×２個のトランジスタからなる上のメモリセルを備えた中間セルの半分で破断され、ウェルコンタクトが基板コンタクトを用いて行われる。一方、金属線をタングステンコンタクトを用いて多結晶シリコンにブリッジすることによって、これもまた４×２個のトランジスタからなる下部メモリセルのための下部中間セルの半分でワード線はリフレッシュされる。あるいは、上部のメモリセルと下部のメモリセルの２つの列のうち１つが破断され、他方はリフレッシュされるように、この中間セルを交互に設ける。
【００１５】
メモリセルの２つの列にわたって中間セルを形成することによって、あるいは交互に鏡に写したように設けられる１種類のみの中間セルを必要とすることから、４２〜４７％の範囲の面積の節約が可能になる。１種類のみの中間セルを用いることによって、半導体読み出し専用メモリ構造物の構築は簡略化する。
【００１６】
本発明による半導体読み出し専用メモリ構造物は、拡散ＲＯＭまたはコンタクトＲＯＭを含むメモリセルにさらなる苦労を伴うことなく用いることができる。さらに、ウェルコンタクトが、ワード線の多結晶シリコンの破断またはリフレッシュと同程度の頻度で行われる。特定の利点としては、ウェルコンタクトのための１つのコンタクト（すなわち基板コンタクト）およびリフレッシュのためのスルーホールが、ワード線の長手方向に対して垂直な列にあり、それによりこのようにして構成された中間セルが極めて小さな空間を必要とする、ということである。半導体読み出し専用メモリ構造物の設計は、２つのメモリセルにわたって広がる中間セルの高さ、すなわち中間セル全体的な「平均」セルの高さによって簡略化される。なぜなら、中間セルがメモリセルの２つの列に分散されるからである。
【００１７】
次に本発明を図面を参照してより詳細に説明する。
【００１８】
図３〜５はすでに上述した。図１および２では、図３〜５における対応する構成要素と同じ参照番号を用いている。
【００１９】
図１は、多結晶シリコンからなるワード線ＷＬを示す。既存の半導体読み出し専用メモリ構造物を示す図３と同様に、ワード線ＷＬは、二酸化シリコンおよび／または窒化シリコンからなる中間絶縁体（図示せず）によって金属線７から絶縁され、各金属線は、ワード線ＷＬの多結晶シリコンに対して平行に延びている。さらに、多結晶シリコンからなるワード線ＷＬに対して平行に延びた拡散領域１３が示される。個々のトランジスタＴｒ１、Ｔｒ２の拡散１５は、個々のトランジスタＴｒ１、Ｔｒ２などがそれぞれ上部ワード線ＷＬおよび下部ワード線ＷＬにトランジスタの各ゲートを有するように、上部ワード線ＷＬおよび下部ワード線ＷＬそれぞれの下に交互に設けられる。このような読み出し専用メモリは、特に、自由にプログラム可能である。
【００２０】
ここで、メモリセルは、図３と同様に４×２個のトランジスタから形成される。
【００２１】
中間セル１６は、本発明による半導体読み出し専用メモリ構造物の場合、鏡に写したように交互に配置される。例えば、このような中間セル１６は、交互に配置された、多結晶シリコンからなるワード線ＷＬの破断１０を含み、この図１における破断１０が左の中間セル１６のメモリセルの上の方の列にあるが、この破断は、右の中間セル１６のメモリセルの２番目の列には配置される。同様にして、金属線７をワード線ＷＬの多結晶シリコンとつなぐために、基板コンタクト９およびポリシリコンコンタクト１１が交互に鏡に写したように配置される。すなわち、図１の右手側のメモリセル１６は、同図の左手側のメモリセル１６に対して１８０゜だけ向きが回転している。
【００２２】
このようにして、以下のことが達成される：交互に鏡に写したようにして用いられる１種類のみの中間セル１６を用いて、これらメモリは、基板コンタクト９を介した信頼性のあるウェルコンタクト、ワード線ＷＬの多結晶シリコンからなる割れ１０を備え、スルーコンタクト１１を介して金属線７からワード線ＷＬの多結晶シリコンのリフレッシュにおいて、これらの中間セル１６について最大限のスペースを必要となること。すなわち、本発明は、簡略化した巨視的な構成の場合、４２〜４７％の範囲の領域を節約することが可能となり、それにより従来と比較して、全体的にさらに多くのメモリセルを同じ領域に設けることができる。
【００２３】
図２は、中間セル１６の拡大図を示す。この中間セル１６は、基板領域１３に対して、基板コンタクト９およびスルーホール１７に基準電位Ｖｓｓを提供するための金属被膜８を有する。
【図面の簡単な説明】
【図１】  図１は、本発明による半導体読み出し専用メモリ構造物の平面図である。
【図２】  図２は、本発明による半導体読み出し専用メモリ構造物の中間セルの平面図の拡大図である。
【図３】  図３は、既存の半導体読み出し専用メモリ構造物の平面図である。
【図４】  図４は、既存の半導体読み出し専用メモリ構造物の拡大した中間セルの平面図である。
【図５】  図５は、既存の半導体読み出し専用メモリ構造物の拡大した中間セルの平面図である。
【図１】
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【図２】
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【図４】
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【図３】
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【図５】
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