(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された、第１の導電領域と第２の導電領域とを分離する分離構造であって、
前記半導体基板の主表面よりも深い位置に形成され、前記第１の導電領域と前記第２の導電領域との間に電界が形成された際に、前記電界中の電位を段階的に低くする電位調節手段を備え、
前記電位調節手段は、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の導電領域の位置する方向と逆の方向に位置する領域に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置する領域に形成された第２の導電体とを含み、さらに、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の導電領域に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とをさらに備え、
前記第１のフィールドプレート導電体膜は、抵抗素子を介して前記第１の導電領域と電気的に接続され、
前記第２のフィールドプレート導電体膜は、抵抗素子を介して前記第２の導電領域と電気的に接続され、
前記第１のフィールドプレート導電体膜と、前記第２のフィールドプレート導電体膜とは、抵抗素子を介して電気的に接続されている分離構造。
【請求項２】
前記第１および第２の導電体と前記絶縁体とは、前記半導体基板に形成された溝の内部に形成されている、請求項１に記載の分離構造。
【請求項３】
前記第１の導電領域と前記第２の導電領域との間の領域において、前記半導体基板には側壁を有する第１および第２の溝が形成され、
前記絶縁体は、前記第１および第２の溝の前記側壁上に形成され、
前記第１の導電体は、前記第１の溝の内部において前記絶縁体上に形成され、
前記第２の導電体は、前記第２の溝の内部において前記絶縁体上に形成されている、請求項１に記載の分離構造。
【請求項４】
半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、前記第１の導電領域と前記第２の導電領域とを分離する分離構造であって、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の導電領域の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された第２の導電体と、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の導電領域に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とを備え、
前記第１のフィールドプレート導電体膜は、抵抗素子を介して前記第１の導電領域と電気的に接続され、
前記第２のフィールドプレート導電体膜は、抵抗素子を介して前記第２の導電領域と電気的に接続され、
前記第１のフィールドプレート導電体膜と、前記第２のフィールドプレート導電体膜とは、抵抗素子を介して電気的に接続されている分離構造。
【請求項５】
前記第１および第２のフィールドプレート導電体膜上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第３のフィールドプレート導電体膜と、
前記第１の層間絶縁膜上において、前記第３のフィールドプレート導電体膜と電気的に絶縁され、かつ、間隔を隔てて形成された第４のフィールドプレート導電体膜と、
前記第３のフィールドプレート導電体膜と前記第４のフィールドプレート導電体膜との間に形成された上層絶縁膜とを備える、請求項４に記載の分離構造。
【請求項６】
前記第１および第２の導電体と前記絶縁体とは、前記半導体基板に形成された溝の内部に形成されている、請求項４または５に記載の分離構造。
【請求項７】
前記第１の導電領域と前記第２の導電領域との間の領域において、前記半導体基板には側壁を有する第１および第２の溝が形成され、
前記絶縁体は、前記第１および第２の溝の前記側壁上に形成され、
前記第１の導電体は、前記第１の溝の内部において前記絶縁体上に形成され、
前記第２の導電体は、前記第２の溝の内部において前記絶縁体上に形成されている、請求項４または５に記載の分離構造。
【請求項８】
前記半導体基板下に形成された下層絶縁膜をさらに備え、
前記第１の導電領域は、前記下層絶縁膜と接するように形成されている、請求項４〜７のいずれか１項に記載の分離構造。
【請求項９】
半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、前記第１の導電領域と前記第２の導電領域とを分離する分離構造であって、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の導電領域の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された第２の導電体と、
前記半導体基板下に形成された下層絶縁膜とを備え、
前記第１の導電領域は、前記下層絶縁膜と接するように形成され、さらに、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の導電領域に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とをさらに備える分離構造。
【請求項１０】
半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、前記第１の導電領域と前記第２の導電領域とを分離する分離構造であって、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の導電領域の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された第２の導電体とを備え、
前記第１および第２の導電体と前記絶縁体とは、前記半導体基板に形成された溝の内部に形成され、
前記溝は上面と下面とを有し、
前記上面は、前記下面の平面積より小さい平面積を有し、
前記第１および第２の導電体は、前記下面に形成され、さらに、
前記溝の内部を充填する埋込絶縁膜と、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の導電領域に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とをさらに備える分離構造。
【請求項１１】
前記溝上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜をさらに備え、
前記溝における前記上面の端部は、前記分離絶縁膜の端部より内側に位置し、
前記溝における前記下面の端部は、前記分離絶縁膜の端部より外側に位置する、請求項１０に記載の分離構造。
【請求項１２】
半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、前記第１の導電領域と前記第２の導電領域とを分離する分離構造であって、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の導電領域の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された第２の導電体とを備え、
前記第１および第２の導電体と前記絶縁体とは、前記半導体基板に形成された溝の内部に形成され、
前記溝は上面と下面とを有し、
前記上面は、前記下面の平面積より大きい平面積を有し、
前記第１および第２の導電体は、前記下面に形成され、さらに、
前記溝の内部を充填するポリシリコン膜と、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の導電領域に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とをさらに備える分離構造。
【請求項１３】
前記溝の側面上に形成された第３および第４の導電体と、
前記第３および第４の導電体の間に形成された側壁絶縁膜とをさらに備える、請求項１２に記載の分離構造。
【請求項１４】
前記第１の導電体は、抵抗素子を介して前記第１の導電領域と電気的に接続され、
前記第２の導電体は、抵抗素子を介して前記第２の導電領域と電気的に接続され、
前記第１の導電体と前記第２の導電体とは、抵抗素子を介して電気的に接続されている、請求項１０〜１３のいずれか１項に記載の分離構造。
【請求項１５】
半導体基板の主表面に形成された第１の導電領域と第２の導電領域の間に位置し、前記第１の導電領域と前記第２の導電領域とを分離する分離構造であって、
前記第１の導電領域と前記第２の導電領域との間に形成され、前記第１の導電領域と抵抗素子を介して電気的に接続されている第１のフィールドプレート導電体膜と、前記第１のフィールドプレート導電体膜および前記第２の導電領域とそれぞれ抵抗素子を介して電気的に接続され、かつ、前記第１のフィールドプレート導電体膜から見て前記第２の導電領域の位置する方向に間隔を隔てて形成された第２のフィールドプレート導電体膜とを含む抵抗性フィールドプレート構造と、
前記第１の導電領域と前記第２の導電領域との間に形成された第３のフィールドプレート導電体膜と、前記第３のフィールドプレート導電体膜と電気的に絶縁され、かつ、間隔を隔てて形成された第４のフィールドプレート導電体膜と、前記第３のフィールドプレート導電体膜と前記第４のフィールドプレート導電体膜との間に位置する絶縁膜とを含む容量性フィールドプレート構造とを備え、
前記抵抗性フィールドプレート構造と前記容量性フィールドプレート構造とが層間絶縁膜を介して積層されている、分離構造。
【請求項１６】
半導体基板の主表面に形成された第１の素子と第２の素子との間に位置し、前記第１の素子と前記第２の素子とを分離する分離構造を備える半導体装置であって、
前記半導体基板の主表面よりも深い位置に形成された第１の導電体と、
前記第１の導電体から見て、前記第１の素子の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された絶縁体と、
前記絶縁体から見て、前記第１の導電体の位置する方向と逆の方向に位置し、前記半導体基板の主表面よりも深い位置に形成された第２の導電体と、
前記第１および第２の導電体と絶縁体との上に位置する領域において、前記半導体基板の主表面上に形成された分離絶縁膜と、
前記分離絶縁膜上に形成された第１のフィールドプレート導電体膜と、
前記分離絶縁膜上において、前記第１のフィールドプレート導電体膜から前記第２の素子に近い位置に、間隔を隔てて形成された第２のフィールドプレート導電体膜と、
前記第１のフィールドプレート導電体膜と前記第２のフィールドプレート導電体膜との間に形成された隔離絶縁膜とを含む分離構造を備える半導体装置。
【請求項１７】
前記第１の素子は、円周状に形成され、エミッタ電極とコレクタ電極とを含む絶縁ゲート型バイポーラトランジスタであり、
前記分離構造は、前記絶縁ゲート型バイポーラトランジスタの周囲を囲むように形成され、
前記エミッタ電極は、前記コレクタ電極よりも、円周状に形成された前記絶縁ゲート型バイポーラトランジスタの外周に近い領域に形成されている、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、分離構造とその分離構造を備える半導体装置に関するものであり、より特定的には、電界集中の発生を抑制することが可能な分離構造とその分離構造を備える半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置の１つとして、ＳＯＩ（Silicon On Insulator）基板上に形成されたｐチャネルＬＩＧＢＴ（Lateral Insulated Gate Bipolar Transister ）が知られている。このＬＩＧＢＴは、高電圧大電流を必要とする電動機などによく用いられるＭＯＳゲート制御のパワーデバイスである。図５１は、従来のｐチャネルＬＩＧＢＴを示す断面図である。図５１を参照して、以下に従来のｐチャネルＬＩＧＢＴの構造を説明する。
【０００３】
図５１を参照して、従来のｐチャネルＬＩＧＢＴは、半導体基板１０１と、埋込酸化膜１０２と、ｎ- 型のＳＯＩ層１０３と、ｐチャネルＭＯＳトランジスタ１０４と、ｐ+ 型エミッタ拡散領域１０５と、ｎ型エミッタ拡散領域１０６と、ｐ- 拡散領域１０７と、ｐコレクタ拡散領域１０９と、ｎ+ コレクタ拡散領域１１０と、ゲート絶縁膜１０８と、フィールド酸化膜１１１ａと、第１のマルチフィールドプレート１１２ａ〜１１２ｃと、第２のマルチフィールドプレート１１４ａ〜１１４ｄと、エミッタ電極１１６と、コレクタ電極１１７とを備える。
【０００４】
半導体基板１０１上には埋込酸化膜１０２が形成されている。埋込酸化膜１０２上にはｎ- 型のＳＯＩ層１０３が形成されている。ＳＯＩ層１０３の所定領域には、ｐ+ 型エミッタ拡散領域１０５と、ｎ型エミッタ拡散領域１０６と、ｐ- 拡散領域１０７と、ｐ型コレクタ拡散領域１０９と、ｎ+ 型コレクタ拡散領域１１０とが形成されている。ｐ- 拡散領域１０７上に位置する領域において、ＳＯＩ層１０３の主表面上にはフィールド酸化膜１１１ａが形成される。ＳＯＩ層１０３の主表面上には、ゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８上には、ゲート電極１２０が形成されている。ｐ+ 型エミッタ拡散領域１０５と、ｐ- 拡散領域１０７と、ゲート絶縁膜１０８と、ゲート電極１２０とから、ｐチャネルＭＯＳトランジスタ１０４が形成されている。また、ｐ型コレクタ拡散領域１０９は、ｐ- 拡散領域１０７に接触するように形成されている。ＳＯＩ層１０３の主表面とフィールド酸化膜１１１ａとの上には、ドープトポリシリコンなどの導電体膜からなる第１のマルチフィールドプレート１１２ａ〜１１２ｃが形成されている。この第１のマルチフィールドプレート１１２ａ〜１１２ｃとゲート電極１２０との上に、層間絶縁膜１１３が形成されている。層間絶縁膜１１３上には、アルミ配線などにより第２のマルチフィールドプレート１１４ａ〜１１４ｄが形成されている。ｐ+ 型エミッタ拡散領域５とｎ型エミッタ拡散領域６とに電気的に接続するように、エミッタ電極１１６が形成されている。ｐ型コレクタ拡散領域１０９とｎ+ 型コレクタ拡散領域１１０とに電気的に接続するように、コレクタ電極１１７が形成されている。エミッタ電極１１６とコレクタ電極１１７と第２のマルチフィールドプレート１１４ａ〜１１４ｄとの上に、ガラスコート絶縁膜１１５が形成されている。フィールド酸化膜１１１ｂを含むトレンチ分離構造１１８は、ｐ型コレクタ拡散領域１０９に隣接するように形成されている。また、半導体基板１０１の裏面には、全面にわたって裏面電極１２１が形成されている。
【０００５】
図５１に示したような断面構造を有するＬＩＧＢＴは、中心線１１９に対して対称に形成され、たとえば、図５２に示すように、ほぼ円形状のレイアウトを有する。図５２は、従来のＬＩＧＢＴの一例の鳥瞰図である。なお、図５２においては、円形状のレイアウトを有するＬＩＧＢＴを示したが、ＬＩＧＢＴのレイアウトとしては円形状だけでなく、中心線１１９に対して対称な方形状、長方形状などでもよい。
【０００６】
次に、図５３を参照して、図５１に示した従来のＬＩＧＢＴのオフ動作について説明する。図５３は、従来のＬＩＧＢＴのオフ動作を説明するための断面模式図である。
【０００７】
図５３を参照して、従来のＬＩＧＢＴのオフ動作時には、エミッタ電極１１６は正の電位（＋Ｖ）を有する電源に接続される。ゲート電極１２０は、電源電位と同じ電位に設定される。コレクタ電極１１７と裏面電極１２１とはともに接地され、アース電位を保っている。
【０００８】
この電位状態で、ｐ- 拡散領域７およびｐ型コレクタ拡散領域１０９とｎ- 型のＳＯＩ層１０３との間の境界面Ｊ１のｐｎ接合部から、ｎ- 型のＳＯＩ層１０３側に向かって空乏層が伸長する。そして、この伸張した空乏層において、第１の電位ポテンシャル１２２が形成される。なお、これはＲＥＳＵＲＦ効果（REduced SURFace effect）と呼ばれ、横型デバイスの高耐圧化を図る際に使用される基本的な手法である。
【０００９】
従来のＬＩＧＢＴにおいては、縦方向におけるシリコンと酸化膜との電圧負荷分担はそれぞれの誘電率の比により決定される。一方、横方向については、第１のマルチフィールドプレート１１２ａ〜１１２ｃと第２のマルチフィールドプレート１１４ａ〜１１４ｄとにより、電界緩和が図られている。つまり、第１および第２のマルチフィールドプレート１１２ａ〜１１２ｃ、１１４ａ〜１１４ｄは、絶縁膜と導電体膜とからなる容量結合によって、第１の電位ポテンシャル１２２のデバイス表面領域での分布を均一化させている（以下、容量性電位分割と呼ぶ）。この結果、第１の電位ポテンシャル１２２が局所的に不均一となり、電界集中が発生することに起因するアバランシェ現象の発生を抑制することができる。
【００１０】
このように、従来のＬＩＧＢＴにおけるオフ動作時には、トレンチ分離構造１１８に電圧負荷が及ぶことはない。トレンチ分離構造１１８は、図５４に示すように、デバイス外領域１２３に外部電位（ＶEX）が与えられた際に発生する第２の電位ポテンシャル１２５を負担し、デバイス内部とデバイス外領域１２３との間の絶縁を保持することを主な機能としている。ここで、図５４は、トレンチ分離構造１１８の機能を説明するための断面模式図である。
【００１１】
【発明が解決しようとする課題】
上記のようなＬＩＧＢＴを、例えばワンチップインバータのハイサイドドライバーとして使用する場合には、ＬＩＧＢＴの電流駆動能力の向上（通電することのできる電流量を大きくすること）が求められる。この電流駆動能力の向上のための１つの方法として、ゲート電極１２０（図５１参照）のチャネル幅（周長）を長くすることが有効である。そして、このゲート電極１２０の周長を長くする方法の１つとして、ＬＩＧＢＴのエミッタ電極１１６とコレクタ電極１１７との配置を図５５に示すように逆転させることが考えられる。図５５は、エミッタ電極とコレクタ電極との配置を従来とは逆転させたＬＩＧＢＴの断面図である。図５５を参照して、エミッタ電極１１６とコレクタ電極１１７との配置を逆転させることにより、ゲート電極１２０が中心線１１９から従来よりも遠い位置に形成されることになる。このため、中心線１１９に対称な円形状などのレイアウトとなるようにＬＩＧＢＴを形成する場合、従来よりも、ゲート電極１２０の周長を長くすることができる。これにより、ＬＩＧＢＴをオン動作させた際、エミッタ電極１１６からｐチャネルＭＯＳトランジスタ１０４を介して、より多くのホール電流をコレクタ電極１１７へと供給することができる。
【００１２】
しかし、図５５に示すようにエミッタ電極１１６とコレクタ電極１１７との配置を従来とは逆にした場合には、オフ動作時に耐圧が低下するという問題が発生していた。この耐圧の低下という問題について、図５６を参照して説明する。図５６は、図５５に示したＬＩＧＢＴのオフ動作を説明するための断面模式図である。
【００１３】
図５６を参照して、従来のＬＩＧＢＴのオフ動作時と同様、エミッタ電極１１６は正の電位（＋Ｖ）を有する電源に接続され、ゲート電極１２０は電源電位と同じ電位に保たれている。コレクタ電極１１７と裏面電極１２１とは、ともに接地され、アース電位を保っている。このような電位状態におけるｎ- 型のＳＯＩ層１０３での空乏層の伸張と電位ポテンシャルの分布とは、基本的には図５３に示した従来のＬＩＧＢＴのオフ動作時における空乏層と電位ポテンシャルとの分布を反転したものになる。そのため、ＬＩＧＢＴのデバイス内においては、第１および第２のマルチフィールドプレート１１２ａ〜１１２ｃ、１１４ａ〜１１４ｄによる電界緩和効果とＲＥＳＵＲＦ効果とにより、耐圧を維持するための条件は保たれている。
【００１４】
しかし、図５５に示したＬＩＧＢＴのオフ動作においては、図５６に示すように、第３の電位ポテンシャル１２６がトレンチ分離構造１１８に侵入している。このとき、エミッタ電極１１６の下に位置する領域からトレンチ分離構造１１８にかけて、電界集中を抑制するような作用を発揮する構造が存在しないため、トレンチ分離構造１１８とｎ- 型のＳＯＩ層１０３との境界領域１２７において、局所的に電界集中が発生することがあった。このような電界集中が発生すると、アバランシェ現象が発生し、その結果、ＬＩＧＢＴのオフ動作時の耐圧が低下するという問題が発生していた。
【００１５】
このように、耐圧が低下するという問題が発生するため、ＬＩＧＢＴの電極レイアウトを自由に変更することは従来困難であった。
【００１６】
本発明はこのような課題を解決するためになされたものであり、本発明の１つの目的は、半導体装置の耐圧特性の劣化を防止することが可能な分離構造を提供することである。
【００１７】
本発明のもう１つの目的は、電極配置などのレイアウトを変更した場合にも、耐圧特性が劣化することを防止することが可能な半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明の一の局面における分離構造は、半導体基板の主表面に形成された、第１の導電領域と第２の導電領域とを分離する分離構造であって、電位調節手段を備える。電位調節手段は、半導体基板の主表面よりも深い位置に形成され、第１の導電領域と第２の導電領域との間に電界が形成された際に、電界中の電位を段階的に低くする。電位調節手段は、第１の導電体と絶縁体と第２の導電体とを含む。第１の導電体は、半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の導電領域の位置する方向と逆の方向に位置する領域に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置する領域に形成されている。また、上記分離構造は、分離絶縁膜と、第１および第２のフィールドプレート導電体膜と、隔離絶縁膜とをさらに備える。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成される。第１のフィールドプレート導電体膜は、分離絶縁膜上に形成される。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の導電領域に近い位置に、間隔を隔てて形成される。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成される。第１のフィールドプレート導電体膜は、抵抗素子を介して第１の導電領域と電気的に接続されている。第２のフィールドプレート導電体膜は、抵抗素子を介して第２の導電領域と電気的に接続されている。第１のフィールドプレート導電体膜と、第２のフィールドプレート導電体膜とは、抵抗素子を介して電気的に接続されている。
【００１９】
このため、半導体基板の主表面よりも深い位置において、局所的に電界集中が発生することを有効に防止できる。この結果、電界集中に起因して、分離構造における絶縁耐圧が低下することを防止できる。
【００２１】
また、第１および第２の導電体と絶縁体とにより、容量を形成することができる。そして、第１の導電領域と第２の導電領域との間に電界が形成された場合には、この第１および第２の導電体と絶縁体とが容量として作用するので、絶縁膜の表面に沿うように等電位面を形成することができる。この結果、等電位面の位置を制御することが可能となり、分離構造における局所的な電界集中の発生を防止することができる。
【００２２】
上記一の局面における分離構造では、第１および第２の導電体と絶縁体とは、半導体基板に形成された溝の内部に形成されていてもよい。
【００２３】
上記一の局面における分離構造では、第１の導電領域と第２の導電領域との間の領域において、半導体基板には側壁を有する第１および第２の溝が形成されていてもよく、絶縁体は、第１および第２の溝の側壁上に形成されていてもよい。また、第１の導電体は、第１の溝の内部において絶縁体上に形成されていてもよく、第２の導電体は、第２の溝の内部において絶縁体上に形成されていてもよい。
【００２４】
この発明の他の局面における分離構造は、半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、第１の導電領域と第２の導電領域とを電気的に分離する分離構造であって、第１の導電体と絶縁体と第２の導電体と分離絶縁膜と第１および第２のフィールドプレート導電体膜と隔離絶縁膜とを備える。第１の導電体は、半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の導電領域の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成される。第１のフィールドプレート導電体膜は、分離絶縁膜上に形成される。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の導電領域に近い位置に、間隔を隔てて形成される。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成される。第１のフィールドプレート導電体膜は、抵抗素子を介して第１の導電領域と電気的に接続されている。第２のフィールドプレート導電体膜は、抵抗素子を介して第２の導電領域と電気的に接続されている。第１のフィールドプレート導電体膜と、第２のフィールドプレート導電体膜とは、抵抗素子を介して電気的に接続されている。
【００２５】
このため、第１および第２の導電領域の間において、半導体基板の主表面よりも深い位置に、第１の導電体と絶縁体と第２の導電体とからなる容量を形成することができる。そのため、第１および第２の導電領域に電圧が印加され、第１および第２の導電領域の間に電界が形成される場合にも、この第１および第２の導電体と絶縁体とが容量として作用するので、絶縁体の表面に沿うように等電位面を形成することができる。このため、半導体基板の主表面よりも深い領域において、この第１および第２の導電体と絶縁体との位置を調節することにより、等電位面の位置を制御することが可能となる。この結果、局所的な電界集中の発生を防止することができる。
【００２６】
上記他の局面における分離構造では、第１および第２の導電体と絶縁体とが、半導体基板に形成された溝の内部に形成されていてもよい。
【００２７】
上記他の局面における分離構造では、第１の導電領域と第２の導電領域との間の領域において、半導体基板に側壁を有する第１および第２の溝が形成されていてもよく、絶縁体が第１および第２の溝の側壁上に形成されていてもよい。また、第１の導電体が、第１の溝の内部において絶縁体上に形成されていてもよく、第２の導電体が、第２の溝の内部において絶縁体上に形成されていてもよい。
【００２９】
上述した分離構造では、半導体基板の主表面上に位置する領域に、第１および第２のフィールドプレート導電体膜と隔離絶縁膜とからなる容量を形成することができる。そして、第１および第２の導電領域に電圧が印加され、第１および第２の導電領域の間に電界が形成される場合にも、この第１および第２のフィールドプレート導電体膜と隔離絶縁膜とが容量として作用するので、隔離絶縁膜の表面に沿うように等電位面を形成することができる。これにより、分離絶縁膜上において、第１および第２のフィールドプレート導電体膜と隔離絶縁膜との位置を調節することにより、等電位面の位置を制御することができる。そして、半導体基板の主表面よりも深い領域に形成された第１および第２の導電体と絶縁体とからなる容量と、分離絶縁膜上に形成された第１および第２のフィールドプレート導電体膜と隔離絶縁膜とからなる容量とにより、より確実に等電位面の位置を制御することができ、この結果、局所的な電界集中の発生をより確実に防止することができる。
【００３１】
また、第１および第２の導電領域に印加される電圧と、抵抗素子の抵抗値とを調節することにより、第１および第２のフィールドプレート導電体膜の電位を決定することができる。これにより、隔離絶縁膜の表面に沿うように形成される等電位面の電位を確実に決定することができる（以下、抵抗性電位分割と呼ぶ）。この結果、第１および第２のフィールドプレート導電体膜を形成する工程などにおいて、導電性の異物が半導体基板上の分離絶縁膜の付近に付着したような場合や、隔離絶縁膜が局所的に不均一に形成される場合、さらには、分離構造の外部から電気的なノイズが加えられるといった外乱が存在するような場合にも、等電位面の位置を確実に制御することができ、電界集中の発生を確実に防止することができる。
【００３２】
また、抵抗素子の抵抗値などを調節することにより、第１および第２のフィールドプレート導電体膜の電位を調節することができるので、第１および第２のフィールドプレート導電体膜および隔離絶縁膜などのレイアウトの自由度を大きくすることができる。
【００３３】
上記他の局面における分離構造では、層間絶縁膜と第３および第４のフィールドプレート導電体膜と上層絶縁膜とを備えていてもよい。層間絶縁膜は第１および第２のフィールドプレート導電体膜上に形成されていてもよく、第３のフィールドプレート導電体膜は層間絶縁膜上に形成されていてもよい。また、第４のフィールドプレート導電体膜は、層間絶縁膜上において、第３のフィールドプレート導電体膜と電気的に絶縁され、かつ、間隔を隔てて形成されていてもよく、上層絶縁膜は、第３のフィールドプレート導電体膜と第４のフィールドプレート導電体膜との間に形成されていてもよい。
【００３４】
このため、層間絶縁膜上に第３および第４のフィールドプレート導電体膜と上層絶縁膜とからなる容量を形成することができる。この第３および第４のフィールドプレート導電体膜と上層絶縁膜との位置を調節することにより、上層絶縁膜の表面に沿うように形成される等電位面の位置を制御することができる。この結果、局所的な電界集中の発生をより確実に防止することができる。
【００３５】
また、抵抗性電位分割機能を有する第１および第２のフィールドプレート導電体膜と、容量性電位分割機能を有する第３および第４のフィールドプレート導電体膜とを両方備えることにより、第１〜第４のフィールドプレート導電体膜のレイアウト上の制約やリーク電流値の許容量などの設計条件に合わせて、抵抗性電位分割機能と容量性電位分割機能との負荷バランスを調節し、より適した電位分割機能を実現することが可能となる。
【００３６】
上記他の局面における分離構造では、半導体基板下に形成された下層絶縁膜をさらに備えていてもよく、第１の導電領域は、下層絶縁膜と接するように形成されていてもよい。また、この発明に従った分離構造は、半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、第１の導電領域と第２の導電領域とを電気的に分離する分離構造であって、第１の導電体と絶縁体と第２の導電体と下層絶縁膜とを備える。第１の導電体は、半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の導電領域の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。下層絶縁膜は半導体基板下に形成される。第１の導電領域は、下層絶縁膜と接するように形成されている。さらに、上記分離構造は、分離絶縁膜と第１および第２のフィールドプレート導電体膜と隔離絶縁膜とをさらに備える。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成されている。第１のフィールドプレート導電体膜は、分離絶縁膜上に形成されている。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の導電領域に近い位置に、間隔を隔てて形成されている。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成されている。
【００３７】
このため、第１の導電領域に第２の導電領域よりも高い電圧を印加した際に、第１の導電領域下には、電界が形成される半導体基板領域が存在しないので、第１の導電領域下に位置する下層絶縁膜の内部において電界を形成することができる。ここで、半導体基板における絶縁耐圧の値よりも、絶縁膜における絶縁耐圧の値の方が大きいため、絶縁耐圧の劣化を防止し、より大きな電界強度に対しても絶縁状態を保つことができる。
【００３８】
また、従来電界集中が発生しやすかった分離構造と第１の導電領域下に位置する半導体基板との境界領域において電界集中が発生しないので、分離構造における耐圧を確実に維持することができる。
【００３９】
この発明に従った分離構造は、半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、第１の導電領域と第２の導電領域とを電気的に分離する分離構造であって、第１の導電体と絶縁体と第２の導電体とを備える。第１の導電体は、半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の導電領域の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第１および第２の電体と絶縁体とは、半導体基板に形成された溝の内部に形成されている。溝は上面と下面とを有している。上面は下面の平面積より小さい平面積を有している。また、第１および第２の導電体は下面に形成されている。さらに、上記分離構造は、埋込絶縁膜と、分離絶縁膜と、第１および第２のフィールドプレート導電体膜と、隔離絶縁膜とを備える。埋込絶縁膜は、溝の内部を充填する。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成されている。第１のフィールドプレート導電体膜は、分離絶縁膜上に形成されている。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の導電領域に近い位置に、間隔を隔てて形成されている。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成されている。
【００４０】
このため、従来、電界集中が発生しやすい領域であった、分離構造の下部と半導体基板との境界領域の近傍において、第１および第２の導電体を形成することができる。このため、この第１および第２の導電体と絶縁体とが抵抗性電位分割機能あるいは容量性電位分割機能を有することにより、分離構造の下部と半導体基板の境界領域においてより確実に電界集中の発生を防止することができる。
【００４１】
上記分離構造では、溝上に位置する領域において、半導体基板の主表面上に形成された分離絶縁膜をさらに備えてもよい。また、溝における上面の端部は、分離絶縁膜の端部より内側に位置していてもよく、溝における下面の端部は、分離絶縁膜の端部より外側に位置していてもよい。
【００４２】
この発明に従った分離構造は、半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、第１の導電領域と第２の導電領域とを電気的に分離する分離構造であって、第１の導電体と絶縁体と第２の導電体とを備える。第１の導電体は、半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の導電領域の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第１および第２の電体と絶縁体とは、半導体基板に形成された溝の内部に形成されている。溝は上面と下面とを有している。上面は下面の平面積より大きい平面積を有している。第１および第２の導電体は下面に形成されている。さらに、上記分離構造は、ポリシリコン膜と、分離絶縁膜と、第１および第２のフィールドプレート導電体膜と、隔離絶縁膜とを備える。ポリシリコン膜は、溝の内部を充填する。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成されている。第１のフィールドプレート導電体膜は、分離絶縁膜上に形成されている。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の導電領域に近い位置に、間隔を隔てて形成されている。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成されている。
【００４３】
上記分離構造では、第３および第４の導電体と側壁絶縁膜とをさらに備えていてもよい。第３および第４の導電体は、溝の側面上に形成されていてもよく、側壁絶縁膜は、第３および第４の導電体の間に形成されていてもよい。
【００４４】
このため、第３および第４の導電体と側壁絶縁膜とにより容量を形成することができる。そして、第１および第２の導電領域が半導体基板の主表面の比較的浅い領域に形成され、第１および第２の導電領域に電圧を印加することにより形成される電界の等電位面が半導体基板の内部にまで延在するような場合にも、この第３および第４の導電体と側壁絶縁膜とからなる容量により、この半導体基板の内部にまで延在するような等電位面の位置を調節することができる。この結果、半導体基板の内部での電界集中の発生を防止することができる。
【００４５】
上記分離構造では、第１の導電体が抵抗素子を介して第１の導電領域と電気的に接続されていてもよく、第２の導電体が抵抗素子を介して第２の導電領域と電気的に接続されていてもよい。また、第１の導電体と第２の導電体とは、抵抗素子を介して電気的に接続されていてもよい。
【００４６】
このため、第１および第２の導電領域に印加される電圧と抵抗素子の抵抗値とから、第１および第２の導電体における電位を決定することができ、第１および第２の導電体に抵抗性電位分割機能を持たせることができる。このため、局所的な電界集中の発生をより確実に防止することができる。
【００４７】
また、第１および第２の導電体が形成される位置を変更した場合にも、第１および第２の導電領域に印加される電圧と抵抗素子の抵抗値とを調節すれば、第１および第２の導電体における電位を任意に決定することができるので、第１および第２の導電体のレイアウトの自由度を大きくすることができる。
【００４８】
この発明の別の局面における分離構造は、半導体基板の主表面に形成された第１の導電領域と第２の導電領域との間に位置し、第１の導電領域と第２の導電領域とを分離する分離構造であって、抵抗性フィールドプレート構造と容量性フィールドプレート構造とを備える。この抵抗性フィールドプレート構造と容量性フィールドプレート構造とは、層間絶縁膜を介して積層されている。
【００４９】
抵抗性フィールドプレート構造は、第１および第２のフィールドプレート導電体膜を含む。第１のフィールドプレート導電体膜は、第１の導電領域と第２の導電領域との間に形成され、第１の導電領域と抵抗素子を介して電気的に接続されている。第２のフィールドプレート導電体膜は、第１のフィールドプレート導電体膜および第２の導電領域とそれぞれ抵抗素子を介して電気的に接続され、かつ、第１のフィールドプレート導電体膜から見て第２の導電領域の位置する方向に間隔を隔てて形成されている。
【００５０】
容量性フィールドプレート構造は、第３および第４のフィールドプレート導電体膜と絶縁膜とを含む。第３のフィールドプレート導電体膜は第１の導電領域と第２の導電領域との間に形成されている。第４のフィールドプレート導電体膜は、第３のフィールドプレート導電体膜と電気的に絶縁され、かつ、間隔を隔てて形成されている。絶縁膜は、第３のフィールドプレート導電体膜と第４のフィールドプレート導電体膜との間に形成されている。
【００５１】
このため、分離構造がそれぞれ特性の異なる抵抗性フィールドプレート構造と容量性フィールドプレート構造とを備えるので、分離構造に要求される特性がさまざまに変化するような場合にも、それらの要求特性に合わせた特性を有する分離構造を容易に得ることができる。
【００５２】
具体的には、抵抗性フィールドプレート構造では、第１および第２のフィールドプレート導電体膜における電位は、第１および第２の導電領域に印加される電圧と抵抗素子の抵抗値とから決定され、第１および第２のフィールドプレート導電体膜のレイアウトを変更しても、それによって影響を受けることはない。そのため、第１および第２のフィールドプレート導電体膜のレイアウトの自由度を大きくすることができる。一方、容量性フィールドプレート構造においては、第３および第４のフィールドプレート導電体膜は電気的に絶縁され、この第３および第４のフィールドプレート導電体膜によって第１および第２の導電領域が電気的に接続されることはないので、第１および第２の導電領域の間におけるリーク電流をほぼゼロにすることができる。このように、それぞれ特徴の異なる２つのタイプのフィールドプレート構造を備えることにより、さまざまな特性の分離構造を容易に実現することができる。
【００５３】
この発明のさらに他の局面における半導体装置は、半導体基板の主表面に形成された第１の素子と第２の素子との間に位置し、第１の素子と第２の素子とを電気的に分離する分離構造を備える半導体装置であって、第１および第２の導電体と絶縁体と分離絶縁膜と第１および第２のフィールドプレート導電体膜と隔離絶縁膜とを含む分離構造を備える。第１の導電体は半導体基板の主表面よりも深い位置に形成されている。絶縁体は、第１の導電体から見て、第１の素子の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。第２の導電体は、絶縁体から見て、第１の導電体の位置する方向と逆の方向に位置し、半導体基板の主表面よりも深い位置に形成されている。分離絶縁膜は、第１および第２の導電体と絶縁体との上に位置する領域において、半導体基板の主表面上に形成されている。第１のフィールドプレート導電体膜は分離絶縁膜上に形成されている。第２のフィールドプレート導電体膜は、分離絶縁膜上において、第１のフィールドプレート導電体膜から第２の素子に近い位置に、間隔を隔てて形成されている。隔離絶縁膜は、第１のフィールドプレート導電体膜と第２のフィールドプレート導電体膜との間に形成されている。
【００５４】
このため、第１および第２の素子の間に電界が形成されるような場合にも、第１および第２の導電体と絶縁体とからなる容量が形成されることにより、絶縁体の表面に沿うように等電位面を形成することができる。そして、この第１および第２の導電体と絶縁体との位置を調節することにより、等電位面の位置を制御することができるので、局所的な電界集中の発生を防止することができる。
【００５５】
上記さらに他の局面における半導体装置では、第１の素子が、円周状に形成され、エミッタ電極とコレクタ電極とを含む絶縁ゲート型バイポーラトランジスタであってもよく、分離構造は絶縁ゲート型バイポーラトランジスタの周囲を囲むように形成されていてもよい。また、エミッタ電極は、コレクタ電極よりも、円周状に形成された絶縁ゲート型バイポーラトランジスタの外周に近い領域に形成されていてもよい。
【００５６】
ここで、絶縁ゲート型バイポーラトランジスタは、高電圧大電流を必要とする電動機などに適用されるパワーデバイスであり、このような絶縁ゲート型バイポーラトランジスタに適用される分離構造には高い絶縁耐圧が求められる。そのため、本発明による分離構造を、このような絶縁ゲート型バイポーラトランジスタに適用すれば、特に顕著な効果を得ることができる。
【００５７】
また、分離構造が第１および第２の導電体と絶縁体とからなる電位分割機能を有しているので、絶縁ゲート型バイポーラトランジスタのエミッタ電極をコレクタ電極よりも絶縁ゲート型バイポーラトランジスタの外周に近い領域に形成しても、電界集中が発生することを防止できる。このため、絶縁ゲート型バイポーラトランジスタのエミッタ電極とコレクタ電極との配置の自由度を大きくすることができる。
【００５８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
【００５９】
（実施の形態１）
図１は、本発明の半導体装置の実施の形態１を示す断面図である。図１を参照して、半導体装置を説明する。
【００６０】
図１を参照して、半導体装置は、ｐチャネルＬＩＧＢＴであり、トレンチ分離構造１８と、ｐ+ 型エミッタ拡散領域５と、ｎ型エミッタ拡散領域６と、ｐ- 拡散領域７と、ｐ型コレクタ拡散領域９と、ｎ+ 型コレクタ拡散領域１０と、ゲート絶縁膜８と、ゲート電極２０と、エミッタ電極１６と、コレクタ電極１７と、第１のマルチフィールドプレート１２ａ〜１２ｃと第２のマルチフィールドプレート１４ａ〜１４ｄとを備える。
半導体基板１上には埋込酸化膜２が形成されている。埋込酸化膜２上にはｎ- 型のＳＯＩ層３が形成されている。ＳＯＩ層３の主表面にはｐ+ 型エミッタ拡散領域５と、ｎ型エミッタ拡散領域６と、ｐ- 拡散領域７と、ｐ型コレクタ拡散領域９と、ｎ+ 型コレクタ拡散領域１０とが形成されている。ＳＯＩ層３の主表面上には、フィールド酸化膜１１ａが形成されている。ＳＯＩ層３の主表面上には、ゲート絶縁膜８を介して、ゲート電極２０が形成されている。このゲート電極２０とゲート絶縁膜８とｐ+ 型エミッタ拡散領域５とｐ- 拡散領域７とから、ｐチャネルＭＯＳトランジスタ４が形成されている。ＳＯＩ層３の主表面上とフィールド酸化膜１１ａ上とには、第１のマルチフィールドプレート１２ａ〜１２ｃが形成されている。第１のマルチフィールドプレート１２ａ〜１２ｃ上には、層間絶縁膜１３ａが形成されている。ｐ+ 型エミッタ拡散領域５とｎ型エミッタ拡散領域６とに接触し、層間絶縁膜１３ａ上に延在するようにエミッタ電極１６が形成されている。ｐ型コレクタ拡散領域９とｎ+ 型コレクタ拡散領域１０とに接触し、層間絶縁膜１３ａ上に延在するようにコレクタ電極１７が形成されている。層間絶縁膜１３ａ上には、第２のマルチフィールドプレート１４ａ〜１４ｄが形成されている。第２のマルチフィールドプレート１４ａ〜１４ｄ上には、ガラスコート絶縁膜１５が形成されている。また、トレンチ分離構造１８によりこのｐチャネルＬＩＧＢＴが形成されたデバイス領域はデバイス外領域２３と分離されている。
【００６１】
そして、このような構造を有するｐチャネルＬＩＧＢＴが、中心線１９を中心として、図２に示すようにほぼ円周状に形成されている。ここで、図２は、半導体装置の鳥瞰図である。そして、ｐチャネルＬＩＧＢＴのまわりを囲むように、トレンチ分離構造１８が形成されている。また、半導体基板１の裏面には、裏面電極２１が形成されている。
【００６２】
ここで、図３を参照して、トレンチ分離構造１８を説明する。図３は、図１に示した半導体装置の部分拡大断面図である。
【００６３】
図３を参照して、トレンチ分離構造１８は、溝４７ａ〜４７ｃの内部に形成されたトレンチ側壁絶縁膜２８ａ〜２８ｆとポリシリコン埋込膜２９ａ〜２９ｃと、フィールド酸化膜１１ｂと、第３のマルチフィールドプレート３０ａ〜３０ｄと、第４のマルチフィールドプレート３２ａ〜３２ｃとを備える。
【００６４】
ＳＯＩ層３に、溝４７ａ〜４７ｃが形成されている。溝４７ａ〜４７ｃの側壁上には、トレンチ側壁絶縁膜２８ａ〜２８ｆが形成されている。トレンチ側壁絶縁膜２８ａ〜２８ｆ上には、溝４７ａ〜４７ｃの内部を充填するようにポリシリコン埋込膜２９ａ〜２９ｃが形成されている。このポリシリコン埋込膜２９ａ〜２９ｃは、ドープトポリシリコンまたはノンドープトポリシリコンを用いる。
【００６５】
溝４７ａ〜４７ｃ上に位置する領域において、ＳＯＩ層３の主表面にはフィールド酸化膜１１ｂが形成されている。ＳＯＩ層３の主表面上とフィールド酸化膜１１ｂ上とには、第３のマルチフィールドプレート３０ａ〜３０ｄが形成されている。また、マルチフィールドプレート３０ａ、３０ｄとＳＯＩ層３との間には、絶縁薄膜３１ａ、３１ｂがそれぞれ形成されている。ここで、第３のマルチフィールドプレート３０ａ〜３０ｄは、第１のマルチフィールドプレート１２ａ〜１２ｃ（図１参照）と同様に、ドープトポリシリコンなどの導電体により構成されている。また、この第３のマルチフィールドプレート３０ａ〜３０ｄの寸法パターンは、溝４７ａ〜４７ｃの開口パターンと対応している。そして、第３のマルチフィールドプレート３０ａ〜３０ｄは溝４７ａ〜４７ｃの間に位置する領域上にそれぞれ形成されている。
【００６６】
第３のマルチフィールドプレート３０ａ〜３０ｄ上には、層間絶縁膜１３ｂが形成されている。層間絶縁膜１３ｂ上には、第４のマルチフィールドプレート３２ａ〜３２ｃと、第４のマルチフィールドプレートの終端構成要素３３とが形成されている。そして、第４のマルチフィールドプレート３２ａ〜３２ｃの寸法パターンは、第３のマルチフィールドプレート３０ａ〜３０ｄのパターンと対応している。そして、第４のマルチフィールドプレート３２ａ〜３２ｃは、第３のマルチフィールドプレート３０ａ〜３０ｄの間に位置する領域上にそれぞれ形成されている。
【００６７】
また、第４のマルチフィールドプレートの終端構成要素３３は、デバイス外領域２３と電気的に接続されている。そして、第４のマルチフィールドプレート３２ａ〜３２ｃと第４のマルチフィールドプレートの終端構成要素３３とは、エミッタ電極１６と同様にアルミニウムなどにより構成されている。そして、第４のマルチフィールドプレート３２ａ〜３２ｃ上にはガラスコート絶縁膜（図示せず）が形成されている。
【００６８】
次に、図４を参照して、半導体装置のオフ動作について説明する。図４は、図１に示した半導体装置のオフ動作を説明するための断面模式図である。
【００６９】
図４を参照して、半導体装置のオフ動作の際には、エミッタ電極１６は正の電位（＋Ｖ）を持つ電源に接続される。ゲート電極２０（図１参照）は、電源電位と同電位に保たれる。裏面電極２１とコレクタ電極１７（図１参照）とは、ともに接地され、アース電位を保っている。また、デバイス外領域２３および第４のマルチフィールドプレートの終端構成要素３３にはアース電位が与えられる。このような電位状態において、発生する電位ポテンシャル３４は、まず第４のマルチフィールドプレート３２ａ〜３２ｃの容量性電位分割作用により、ほぼ均一な分布となるよう緩和される。また、電位ポテンシャル３４は、第３のマルチフィールドプレート３０ａ〜３０ｄの容量性電位分割作用によっても、その分布が均一となるように再度緩和される。そして、第３のマルチフィールドプレート３０ａ〜３０ｄの寸法パターンは、トレンチ分離構造１８を構成する溝４７ａ〜４７ｃの寸法パターンと呼応している。そのため、溝４７ａ〜４７ｃの内部に形成されたトレンチ側壁絶縁膜２８ａ〜２８ｆには、第３のマルチフィールドプレート３０ａ〜３０ｄにより分割された電位ポテンシャル３４がほぼ均等に配分される。そして、この電位ポテンシャル３４は、ともに埋込酸化膜２の内部において、デバイス本体でのＲＥＳＵＲＦ効果により形成された電位ポテンシャルと接続する。これは、電位ポテンシャル３４が、トレンチ側壁絶縁膜２８ａ〜２８ｆに沿うように、ほぼ均一な分布状態のまま第３のマルチフィールドプレート３０ａ〜３０ｄ、第４のマルチフィールドプレート３２ａ〜３２ｃが存在する領域から埋込酸化膜２の内部にまで延在するためである。
【００７０】
この結果、トレンチ分離構造１８とＳＯＩ層３との界面近傍領域２７において従来問題となっていた局所的な電界集中が発生することを防止できる。この結果、電界集中の発生に起因して半導体装置の絶縁耐圧が低下することを有効に防止できる。
【００７１】
また、このように、界面近傍領域２７における局所的な電界集中を防止することができるので、図１に示すように、ｐチャネルＬＩＧＢＴの構造をエミッタ電極１６とコレクタ電極１７との配置を従来とは入れ替えた構造とした場合にも、オフ動作時において所定の絶縁耐圧を得ることができる。この結果、ｐチャネルＬＩＧＢＴのエミッタ電極１６とコレクタ電極１７のレイアウトについて、自由度を従来よりも大きくすることができる。
【００７２】
図５〜９は、図３に示した半導体装置の製造工程を説明するための断面図である。図５〜９を参照して、半導体装置の製造工程を説明する。
【００７３】
図５を参照して、半導体基板（図示せず）上に埋込酸化膜２が形成されている。埋込酸化膜２上にｎ- 型のＳＯＩ層３が形成されている。ＳＯＩ層３上には、レジストパターン４６が形成されている。
【００７４】
次に、このレジストパターン４６をマスクとして用いて、ＳＯＩ層３をエッチングにより除去することにより、溝４７ａ〜４７ｃ（図６参照）を形成する。その後、レジストパターン４６を除去する。このようにして、図６に示すような構造を得る。
【００７５】
次に、図７に示すように、ＳＯＩ層３上と溝４７ａ〜４７ｃの内部とにトレンチ側壁絶縁膜となる絶縁膜２８ａ〜２８ｆを形成する。絶縁膜２８ａ〜２８ｆ上にポリシリコン膜４８を形成する。
【００７６】
次に、図８に示すように、ＳＯＩ層３上に位置する絶縁膜２８ａ〜２８ｆとポリシリコン膜４８とをエッチングにより除去する。このようにして、溝４７ａ〜４７ｃの内部にポリシリコン埋込膜２９ａ〜２９ｃを形成する。
【００７７】
次に、図９に示すように、溝４７ａ〜４７ｃ上に位置する領域において、ＳＯＩ層３の表面上にフィールド酸化膜１１ｂを形成する。
【００７８】
その後、従来の第１および第２のマルチフィールドプレート１２ａ〜１２ｃ、１４ａ〜１４ｄ（図１参照）と同様の製造工程により、フィールド酸化膜１１ｂ上に第３のマルチフィールドプレート３０ａ〜３０ｄ、第４のマルチフィールドプレート３２ａ〜３２ｃなどを形成する。このようにして、図３に示す半導体装置を得ることができる。
【００７９】
図１０は、本発明による半導体装置の実施の形態１の変形例を示す部分拡大断面図である。図１０を参照して、半導体装置を説明する。
【００８０】
図１０を参照して、半導体装置は、図３に示した半導体装置と同様にｐチャネルＬＩＧＢＴをデバイス外領域から分離するためのトレンチ分離構造を備え、このトレンチ分離構造１８に隣接して形成されているｐチャネルＬＩＧＢＴは、基本的に図１に示したｐチャネルＬＩＧＢＴと同様の構造を備える。また、トレンチ分離構造１８における、ＳＯＩ層３の表面上の構造は、基本的に図３に示した分離構造と同様の構造を備える。ただし、図１０に示した半導体装置では、トレンチ分離構造１８が、ＳＯＩ層３の上面および下面に形成された溝５０ａ〜５０ｆと、ｐチャネルＬＩＧＢＴが形成されたデバイス領域とデバイス外領域２３とを電気的に分離するためのｐ+ 拡散領域４９ａ、４９ｂとを備える。溝５０ａ〜５０ｆの内部には、絶縁膜５１ａ〜５１ｃ、５５ａ〜５５ｃが形成されている。絶縁膜５１ａ〜５１ｃ、５５ａ〜５５ｃ上には、溝５０ａ〜５０ｆの内部を充填するように、ポリシリコン埋込膜５２ａ〜５２ｆが形成されている。
【００８１】
このため、ｐチャネルＬＩＧＢＴのオフ動作の際には、ポリシリコン埋込膜５２ａ〜５２ｆと絶縁膜５１ａ〜５１ｃ、５５ａ〜５５ｃとが容量として作用し、溝５０ａ〜５０ｆの側壁に形成された絶縁膜５１ａ〜５１ｃ、５５ａ〜５５ｃに沿うように等電位面を形成することができるので、図３に示した半導体装置のトレンチ分離構造と同様の効果を得ることができる。
【００８２】
図１１〜１７は、図１０に示した半導体装置の製造工程を説明するための断面図である。図１１〜１７を参照して、半導体装置の製造工程を説明する。
【００８３】
図１１に示すように、まず、ｎ- 型のＳＯＩ層となる半導体基板３（以下、ＳＯＩ層３と呼ぶ）の下面にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、異方性エッチングによりＳＯＩ層３の一部を除去することにより、溝５０ａ〜５０ｃを形成する。その後、レジストパターンを除去する。
【００８４】
次に、図１２に示すように、ＳＯＩ層３の下面と溝５０ａ〜５０ｃの内部とに絶縁膜５１を形成する。絶縁膜５１上にポリシリコン膜４８を形成する。
【００８５】
次に、図１３に示すように、ＳＯＩ層３の下面上に位置する絶縁膜５１とポリシリコン膜４８とをエッチングにより除去する。
【００８６】
次に、図１４に示すように、ＳＯＩ層３の下面に埋込酸化膜２が形成された半導体基板（図示せず）を接合する。ＳＯＩ層３の上面上にレジストパターン５３を形成する。
【００８７】
次に、図１５に示すように、レジストパターン５３（図１４参照）をマスクとして用いて、エッチングによりＳＯＩ層３の一部を除去することにより、溝５０ｄ〜５０ｆを形成する。その後、レジストパターン５３を除去する。
【００８８】
次に、図１６に示すように、ＳＯＩ層３の上面上と溝５０ｄ〜５０ｆの内部とに絶縁膜５４を形成する。絶縁膜５４上にポリシリコン膜４８を形成する。
【００８９】
次に、図１７に示すように、ＳＯＩ層３の上面上に位置する絶縁膜５４とポリシリコン膜４８とをエッチングにより除去する。このようにして、溝５０ｄ〜５０ｆの内部に絶縁膜５５ａ〜５５ｃとポリシリコン埋込膜５２ｄ〜５２ｆを形成する。
【００９０】
その後、ｐ+ 拡散領域４９ａ、４９ｂ（図１０参照）やフィールド酸化膜１１ｂなどを形成することにより、図１０に示す半導体装置を得ることができる。
【００９１】
（実施の形態２）
図１８は、本発明による半導体装置の実施の形態２を示す部分拡大断面図である。図１８を参照して、半導体装置を説明する。
【００９２】
図１８を参照して、半導体装置は、基本的には図３に示した本発明の実施の形態１による半導体装置と同様の構造を備える。ただし、この図１８に示した半導体装置では、ｎ型エミッタ拡散領域６が埋込酸化膜２と接触するように形成されている。
【００９３】
この図１８に示した半導体装置のオフ動作時の作用について、図１９を参照して説明する。図１９は、図１８に示した半導体装置のオフ動作を説明するための断面模式図である。
【００９４】
図１９を参照して、半導体装置は、基本的に図３に示した本発明の実施の形態１による半導体装置と同様の構造を備えるトレンチ分離構造を有するので、本発明の実施の形態１による半導体装置と同様の効果を得ることができる。また、ｎ型エミッタ拡散領域６が埋込酸化膜２に接触するように形成されているので、ｐチャネルＬＩＧＢＴの本体で発生した空乏層は、トレンチ分離構造１８とＳＯＩ層３との界面近傍領域２７にまで侵入することができない。このため、エミッタ電極１６の下部において、電位ポテンシャル３５はＳＯＩ層３から埋込酸化膜２へと押し出されたように分布する。このため、界面近傍領域２７における局所的な電界集中の発生をより確実に防止することができる。
【００９５】
（実施の形態３）
図２０は、本発明による半導体装置の実施の形態３を示す平面模式図である。また、図２１は、図２０の線分１００−１００における断面模式図である。図２０および２１を参照して、半導体装置を説明する。
【００９６】
図２０を参照して、半導体装置は、その分離構造に一体型螺旋フィールドプレート構造３６を備える。一体型螺旋フィールドプレート構造３６に囲まれたデバイスは、本発明の実施の形態１における半導体装置と同様にｐチャネルＬＩＧＢＴである。そして、このｐチャネルＬＩＧＢＴを囲むように、トレンチ分離構造１８（図２参照）が形成されている。このトレンチ分離構造１８上に、一体型螺旋フィールドプレート構造３６が形成されている。一体型螺旋フィールドプレート構造３６上には、図３に示した半導体装置と同様に、マルチフィールドプレート３２ａ〜３２ｃ（図２１参照）が形成されている。
【００９７】
一体型螺旋フィールドプレート構造３６は、高抵抗な導電体薄膜からなり、たとえば、窒素含有量の多いシリコン膜などが用いられる。一体型螺旋フィールドプレート構造３６の内周端は、デバイス本体の電極、たとえば、ｐチャネルＬＩＧＢＴのエミッタ電極１６（図１参照）と電気的に接続される。一方、一体型螺旋フィールドプレート構造３６の外周端は、デバイス外領域２３と電気的に接続され、半導体装置のオフ動作の際には、アース電位に保たれる。
【００９８】
このように、一体型螺旋フィールドプレート構造３６を、高抵抗な導電体薄膜から構成することにより、この導電体薄膜の抵抗値と、一体型螺旋フィールドプレート構造の内周端からの距離とにより、一体型螺旋フィールドプレート構造３６ａ〜３６ｄ（図２１参照）の各位置での電位を決定することができる。このため、半導体装置のオフ動作時において、トレンチ分離構造１８に電位ポテンシャルが形成されるような場合にも、その電位ポテンシャルの等電位面の位置を一体型螺旋フィールドプレート構造３６ａ〜３６ｄのそれぞれの電位によって強制的に固定する（以下、この機能を抵抗性電位分割と呼ぶ）ことができる。このため、一体型螺旋フィールドプレート構造３６ａ〜３６ｄの近傍に導電性の異物などが存在する場合にも、その異物の存在により電位ポテンシャルの等電位面の位置は、ほとんど影響を受けることがない。また、外部から電気的なノイズなどが加えられた場合にも、図３に示した第３および第４のマルチフィールドプレート３０ａ〜３０ｄ、３２ａ〜３２ｃなどの容量性電位分割機能を有するマルチフィールドプレートよりも電位ポテンシャルの等電位面の位置を安定させることができる。
【００９９】
また、図２１に示すように、抵抗性電位分割機能を有する一体型螺旋フィールドプレート構造３６ａ〜３６ｄ上に、絶縁膜（図示せず）を介して容量性電位分割機能を有するマルチフィールドプレート３２ａ〜３２ｃを形成している。このように、抵抗性電位分割機能を有するフィールドプレート構造と容量性電位分割機能を有するマルチフィールドプレート構造とを併用するので、本発明の実施の形態１のように容量性電位分割機能を有するマルチフィールドプレート３０ａ〜３０ｄ、３２ａ〜３２ｃのみを用いる場合よりも、より確実に電位ポテンシャルの電位分布の均一化を図ることができる。
【０１００】
また、容量性電位分割機能を有するマルチフィールドプレート３２ａ〜３２ｃは、デバイス領域とデバイス外領域とが絶縁されているので、リーク電流はほとんど発生しないが、レイアウトの自由度が抵抗性電位分割機能を有するフィールドプレート構造よりも相対的に劣るという特性を有する。一方、抵抗性電位分割機能を有する一体型螺旋フィールドプレート構造３６ａ〜３６ｄは、その材質の抵抗値などを調節することにより等電位面の位置を制御でき、レイアウトの自由度を大きくすることができるが、デバイス領域とデバイス外領域とが完全には絶縁されていないので、リーク電流が発生するという特性を有する。このように、異なる特性を有するフィールドプレート構造を併用することにより、さまざまな要求特性に対応した分離構造を容易に得ることができる。
【０１０１】
なお、従来、デバイス内でのＲＥＳＵＲＦ効果を助長するために、デバイスの電極間に接続された一体型抵抗性フィールドプレート構造が提案された例（K.Endo,Y.Baba,Y.Udo,M.Yasui and Y.Sano, "A 500V 1A 1-ChipInverter IC with a New Electric Field Reduction Structure" ISPSD 94 pp.379-383 (1994)）は有るが、トレンチ分離構造上において、デバイスの一方の主電極と外部電極とを接続して構成した例はない。
【０１０２】
（実施の形態４）
図２２は、本発明による半導体装置の実施の形態４を示す部分拡大断面図である。図２２を参照して、半導体装置を説明する。
【０１０３】
図２２を参照して、半導体装置は、基本的には図１８に示した半導体装置と同様の構造を備える。ただし、フィールド酸化膜１１ｂ下には、逆Ｖ字形分離構造３７が形成されている。逆Ｖ字形分離構造３７は、側壁絶縁膜３８と、埋込絶縁膜３９と、第５のマルチフィールドプレート４０ａ〜４０ｆとを備える。フィールド酸化膜１１ｂ下に形成された溝の側壁には、側壁絶縁膜３８が形成されている。側壁絶縁膜３８上には、その内部を充填するように埋込絶縁膜３９が形成されている。埋込絶縁膜３９の下面には、溝４４ａ〜４４ｆが形成されている。埋込絶縁膜３９の下面上と溝４４ａ〜４４ｆの内部とには絶縁膜５６が形成されている。そして、溝４４ａ〜４４ｆを充填するように、導電体膜からなる第５のマルチフィールドプレート４０ａ〜４０ｆが形成されている。この第５のマルチフィールドプレート４０ａ〜４０ｆは、電気的に互いに絶縁されており、本発明の実施の形態１において示した第１〜第４のマルチフィールドプレートと同様に容量性電位分割機能を有する。
【０１０４】
次に、図２２に示した半導体装置のオフ動作について図２３を参照して説明する。図２３は、図２２に示した半導体装置のオフ動作を説明するための断面模式図である。
【０１０５】
図２３を参照して、エミッタ電極１６や裏面電極２１などの電位状態は、基本的に図４に示した本発明の実施の形態１による半導体装置のオフ動作時と同様である。そして、第５のマルチフィールドプレート４０ａ〜４０ｆが、容量性電位分割機能を有するため、本発明の実施の形態２による半導体装置と同様の効果を得ることができる。また、逆Ｖ字形分離構造３７においては、埋込絶縁膜３９の下面を上面よりも大きくしているので、第５のマルチフィールドプレート４０ａ〜４０ｆの数をフィールド酸化膜１１ｂ上の構造を変化させずに多くすることができる。このため、埋込絶縁膜３９の下面において、電位ポテンシャル４１における等電位面をより多くの等電位面へと分割することができ、逆Ｖ字形分離構造３７とＳＯＩ層３との界面近傍領域４２における局所的な電界集中をより確実に防止することができる。このため、オフ動作時における絶縁耐圧の劣化をより確実に防止することができる。
【０１０６】
図２４〜３１は、図２２に示した半導体装置の製造工程を説明するための断面図である。図２４〜３１を参照して、半導体装置の製造工程を説明する。
【０１０７】
まず、図２４に示すように、ＳＯＩ層３の下面にＫＯＨなどを用いた異方性エッチングにより逆Ｖ字形の溝を形成する。そして、ＳＯＩ層３の下面と溝の内部とを熱酸化することにより、側壁絶縁膜３８を形成する。
【０１０８】
次に、図２５に示すように、側壁絶縁膜３８上にＢＰＳＧ、ＴＥＯＳなどの絶縁膜を堆積した後、平坦化工程を行ない、埋込絶縁膜３９を形成する。なお、埋込絶縁膜３９の下面とＳＯＩ層３の下面上に位置する側壁絶縁膜３８の下面とが、ほぼ同一平面を形成している。
【０１０９】
次に、図２６に示すように、側壁絶縁膜３８と埋込絶縁膜３９との下面上にレジストパターン４３を形成する。このレジストパターン４３をマスクとして用いて、異方性エッチングにより埋込絶縁膜３９の一部を除去することにより、溝４４ａ〜４４ｆを形成する。
【０１１０】
次に、図２７に示すように、レジストパターン４３（図２６参照）を除去した後、埋込絶縁膜３９の下面と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形成する。
【０１１１】
次に、図２８に示すように、側壁絶縁膜３８の下面上と絶縁膜５６上とにドープトポリシリコン膜４５を形成する。
【０１１２】
次に、図２９に示すように、平坦化工程を行なうことにより、第５のマルチフィールドプレート４０ａ〜４０ｃを形成する。このとき、側壁絶縁膜３８の下面と第５のマルチフィールドプレート４０ａ〜４０ｃの下面とは、ほぼ同一平面を形成するように平坦化されている。
【０１１３】
次に、図３０に示すように、ＳＯＩ層３の下面に、埋込酸化膜２が形成された半導体基板１を接着する。そして、１１００〜１２００℃程度の高温熱処理により、接着強度を向上させる。
【０１１４】
次に、図３１に示すように、ＳＯＩ層３の上面を研磨することにより、ＳＯＩ層３の厚さが所定の厚さとなるように調節する。
【０１１５】
その後、フィールド酸化膜１１ｂ（図２２参照）などを形成することにより、図２２に示す半導体装置を得ることができる。
【０１１６】
（実施の形態５）
図３２は、本発明による半導体装置の実施の形態５を示す部分拡大断面図である。図３２を参照して、半導体装置を説明する。
【０１１７】
図３２を参照して、半導体装置は、基本的には図２２に示した本発明の実施の形態４による半導体装置と同様の構造を備える。ただし、この図３２に示した半導体装置においては、逆Ｖ字形分離構造３７の底部に形成された第５のマルチフィールドプレート４０ａ〜４０ｆが、抵抗性電位分割機能を有する。具体的には、第５のマルチフィールドプレート４０ａ〜４０ｆの平面形状は、図２０に示した本発明の実施の形態３による半導体装置における一体型螺旋フィールドプレート構造３６と同様の形状であり、この第５のマルチフィールドプレート４０ａ〜４０ｆの内周端４０ａは、ｎ型エミッタ拡散領域６と電気的に接続されている。また、この第５のマルチフィールドプレート４０ａ〜４０ｆの外周端にあたるマルチフィールドプレート４０ｆは、デバイス外領域２３と電気的に接続されている。そして、第５のマルチフィールドプレート４０ａ〜４０ｆは、高抵抗な導電体、たとえば窒素含有量の多いシリコンなどにより構成されている。
【０１１８】
このため、図３２に示した半導体装置では、図２２に示した本発明の実施の形態４による半導体装置によって得られる効果と同様の効果に加えて、図２１に示した本発明の実施の形態３による半導体装置の一体型螺旋フィールドプレート構造３６ａ〜３６ｄと同様の効果を得ることができる。
【０１１９】
図３３〜３８は、図３２に示した半導体装置の製造工程を説明するための断面図である。図３３〜３８を参照して、半導体装置の製造工程を説明する。
【０１２０】
まず、図２４および２５に示した本発明の実施の形態４による半導体装置の製造工程を実施した後、側壁絶縁膜３８上と埋込絶縁膜３９の下面上とにレジストパターン４３を形成する。このレジストパターン４３をマスクとして、埋込絶縁膜３９の一部をエッチングにより除去する。このようにして、溝４４ａ〜４４ｆを形成する。
【０１２１】
次に、図３４に示すように、レジストパターン４３（図３３参照）を除去した後、埋込絶縁膜３９の下面上と溝４４ａ〜４４ｆの内部とに絶縁膜５６を形成する。
【０１２２】
次に、図３５に示すように、側壁絶縁膜３８と絶縁膜５６との上にレジストパターン６０を形成する。
【０１２３】
次に、図３６に示すように、レジストパターン６０をマスクとして用いて、エッチングにより側壁絶縁膜３８の一部を除去する。このようにして、側壁絶縁膜３８に開口部５９ａ、５９ｂを形成する。その後、レジストパターン６０を除去する。
【０１２４】
次に、図３７に示すように、溝４４ａ〜４４ｆを埋込むように、窒素を多く含むシリコン膜６３を形成する。
【０１２５】
次に、図３８に示すように、平坦化工程を行なうことにより、抵抗性電位分割機能を有する第５のマルチフィールドプレート４０ａ〜４０ｆを形成する。
【０１２６】
その後、図３０および３１に示す本発明の実施の形態４による半導体装置の製造工程を実施することにより、図３２に示す半導体装置を得ることができる。
【０１２７】
（実施の形態６）
図３９は、本発明による半導体装置の実施の形態６を示す部分拡大断面図である。図３９を参照して、半導体装置を説明する。
【０１２８】
図３９を参照して、半導体装置は、基本的には図３２に示した半導体装置と同様の構造を備える。ただし、この図３９に示した半導体装置においては、逆Ｖ字形分離構造３７において、抵抗性電位分割機能を有する第５のマルチフィールドプレートの内周端４０ａが、ポリシリコン膜６１ａを介して、エミッタ電極１６と電気的に接続されている。また、第５のマルチフィールドプレートの外周端４０ｄは、ポリシリコン膜６１ｂを介して、第４のマルチフィールドプレートの終端構成要素３３と電気的に接続されている。この第４のマルチフィールドプレートの終端構成要素３３は、デバイス外領域２３と電気的に接続されている。具体的には、ポリシリコン膜６１ａ、６１ｂの上に位置する領域において、層間絶縁膜１３ｂとフィールド酸化膜１１ｂとの一部を除去することにより形成された開口部６２ａ、６２ｂの内部にまで延在するように、それぞれ、エミッタ電極１６と第４のマルチフィールドプレートの終端構成要素３３とが形成されている。そして、開口部６２ａの底部において、エミッタ電極１６とポリシリコン膜６１ａとが電気的に接続されている。また、開口部６２ｂの底部において、第４のマルチフィールドプレートの終端構成要素３３とポリシリコン膜６１ｂとが電気的に接続されている。
【０１２９】
このように構成することで、図３２に示した本発明の実施の形態５による半導体装置と同様の効果を得ることができる。
【０１３０】
なお、逆Ｖ字型の溝の内部は、埋込絶縁膜６６が形成されている。
図４０〜４３は、図３９に示した半導体装置の製造工程を説明するための断面図である。図４０〜４３を参照して、以下に半導体装置の製造工程を説明する。
【０１３１】
まず、図４０に示すように、ＳＯＩ層３の下面にＫＯＨなどを用いた異方性エッチングを用いて溝を形成する。そして、ＳＯＩ層３の下面上と溝の内部とに側壁絶縁膜３８を形成する。側壁絶縁膜３８上にポリシリコン膜６１を形成する。ポリシリコン膜６１上に埋込絶縁膜６６を形成する。そして、平坦化工程を行なうことにより、図４０に示すような構造を得る。
【０１３２】
次に、側壁絶縁膜３８の下面上と埋込絶縁膜６６の下面上とにレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして用いて、埋込絶縁膜６６の一部を除去することにより、溝４４ａ〜４４ｄを形成する。このようにして、図４１に示すような構造を得る。
【０１３３】
次に、図４２に示すように、溝４４ａ〜４４ｄを埋込むように窒素含有量の多いシリコン膜６３を形成する。
【０１３４】
次に、側壁絶縁膜３８上に位置するシリコン膜６３を除去し、平坦化工程を行なうことにより、第５のマルチフィールドプレート構造４０ａ〜４０ｄ（図４３参照）を形成する。
【０１３５】
その後、図３０および３１に示した本発明の実施の形態４による半導体装置の製造工程と同様の工程を行なうことにより、図４３に示すような構造を得る。
【０１３６】
その後、フィールド酸化膜１１ｂなどを形成することにより、図３９に示す半導体装置を得ることができる。
【０１３７】
（実施の形態７）
図４４は、本発明による半導体装置の実施の形態７を示す部分拡大断面図である。図４４を参照して、半導体装置を説明する。
【０１３８】
図４４を参照して、半導体装置は、基本的には図２２に示した本発明の実施の形態４による半導体装置と同様の構造を備える。ただし、図４４に示す半導体装置は、フィールド酸化膜１１ｂ下に形成された分離構造が順Ｖ字形分離構造５８であり、側壁絶縁膜３８上にも第５のマルチフィールドプレート４０ａ、４０ｂ、４０ｅ、４０ｆが形成されている。また、ｎ型エミッタ拡散領域６は、埋込酸化膜２に接していない。
【０１３９】
第５のマルチフィールドプレート４０ａ〜４０ｆの表面には、絶縁膜５７ａ〜５７ｆが形成されている。また、順Ｖ字形分離構造５８の内部を充填するように、ポリシリコン膜６５が形成されている。
【０１４０】
図４５を参照して、図４４に示した半導体装置のオフ動作を説明する。図４５は、図４４に示した半導体装置のオフ動作を説明するための断面模式図である。
【０１４１】
図４５を参照して、半導体装置では、順Ｖ字形分離構造５８の底面および側面に第５のマルチフィールドプレート４０ａ〜４０ｆが形成されているので、ｎ型エミッタ拡散領域６がＳＯＩ層３の表面の浅い領域に形成された場合において、電位ポテンシャル４１がＳＯＩ層３の内部にまで侵入するように形成される場合にも、このＳＯＩ層３の内部に侵入する電位ポテンシャルの等電位面の位置を調節することができ、局所的な電界集中の発生を抑制することができる。この結果、電界集中に起因する絶縁耐圧の低下を防止することができる。
【０１４２】
図４６〜５０は、図４４に示した半導体装置の製造工程を説明するための断面図である。図４６〜５０を参照して、半導体装置の製造工程を説明する。
【０１４３】
まず、図４６に示すように、埋込酸化膜２が形成された半導体基板１（図示せず）が下面に接着されたｎ- 型のＳＯＩ層３の表面に、ＫＯＨなどを用いた異方性エッチングによりＶ字溝を形成する。ＳＯＩ層３の表面と溝の内部とに側壁絶縁膜３８を形成する。側壁絶縁膜３８上にドープトポリシリコン膜４５を形成する。ドープトポリシリコン膜４５上に絶縁膜５５を形成する。絶縁膜５５上にポリシリコン膜６１を形成する。その後、ＳＯＩ層３の表面上に位置するドープトポリシリコン膜４５と絶縁膜５５とポリシリコン膜６１とをエッチングにより除去する。このようにして、図４６に示すような構造を得る。
【０１４４】
次に、図４７に示すように、側壁絶縁膜３８とポリシリコン膜６１との上にレジストパターン６０を形成する。
【０１４５】
次に、図４８に示すように、レジストパターン６０をマスクとして用いて、異方性エッチングによりポリシリコン膜６１と絶縁膜５５とドープトポリシリコン膜４５との一部を除去する。このようにして、溝６４ａ〜６４ｇを形成する。
【０１４６】
次に、図４９に示すように、レジストパターン６０を除去する。そして、異方性エッチングにより、ポリシリコン膜６１を除去する。このようにして、溝の内部には、第５のマルチフィールドプレート４０ａ〜４０ｆを形成することができる。また、第５のマルチフィールドプレート４０ａ〜４０ｆの上部表面には、絶縁膜５５ａ〜５５ｆが残存している。
【０１４７】
次に、残存する絶縁膜５５ａ〜５５ｆをエッチングにより除去する。そして、第５のマルチフィールドプレート４０ａ〜４０ｆの表面に熱酸化膜などの絶縁膜５５ａ〜５５ｆ（図５０参照）を形成する。そして、溝内部を埋込むように、ポリシリコン膜６５（図５０参照）を形成する。その後、ＳＯＩ層３の上部表面上に位置するポリシリコン膜をエッチングにより除去することにより、図５０に示すような構造を得る。
【０１４８】
そして、フィールド酸化膜１１ｂ（図４４参照）などを形成することにより、図４４に示すような構造を容易に得ることができる。
【０１４９】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５０】
【発明の効果】
以上のように、本発明によれば、半導体装置の耐圧特性の劣化を防止することが可能な分離構造および電極配置などのレイアウトを変更した場合に耐圧特性が劣化することを防止することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明による半導体装置の実施の形態１を示す断面図である。
【図２】  図１に示した半導体装置の全体を示す鳥瞰図である。
【図３】  図１に示した半導体装置の部分拡大断面図である。
【図４】  図１に示した半導体装置のオフ動作を説明するための断面模式図である。
【図５】  図３に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図６】  図３に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図７】  図３に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図８】  図３に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図９】  図３に示した半導体装置の製造工程の第５工程を説明するための断面図である。
【図１０】  本発明による半導体装置の実施の形態１の変形例を示す部分拡大断面図である。
【図１１】  図１０に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図１２】  図１０に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図１３】  図１０に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図１４】  図１０に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図１５】  図１０に示した半導体装置の製造工程の第５工程を説明するための断面図である。
【図１６】  図１０に示した半導体装置の製造工程の第６工程を説明するための断面図である。
【図１７】  図１０に示した半導体装置の製造工程の第７工程を説明するための断面図である。
【図１８】  本発明による半導体装置の実施の形態２を示す部分拡大断面図である。
【図１９】  図１８に示した半導体装置のオフ動作を説明するための断面模式図である。
【図２０】  本発明による半導体装置の実施の形態３を示す平面模式図である。
【図２１】  図２０における線分１００−１００における断面模式図である。
【図２２】  本発明による半導体装置の実施の形態４を示す部分拡大断面図である。
【図２３】  図２２に示した半導体装置のオフ動作を説明するための断面模式図である。
【図２４】  図２２に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図２５】  図２２に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図２６】  図２２に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図２７】  図２２に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図２８】  図２２に示した半導体装置の製造工程の第５工程を説明するための断面図である。
【図２９】  図２２に示した半導体装置の製造工程の第６工程を説明するための断面図である。
【図３０】  図２２に示した半導体装置の製造工程の第７工程を説明するための断面図である。
【図３１】  図２２に示した半導体装置の製造工程の第８工程を説明するための断面図である。
【図３２】  本発明による半導体装置の実施の形態５を示す部分拡大断面図である。
【図３３】  図３２に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図３４】  図３２に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図３５】  図３２に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図３６】  図３２に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図３７】  図３２に示した半導体装置の製造工程の第５工程を説明するための断面図である。
【図３８】  図３２に示した半導体装置の製造工程の第６工程を説明するための断面図である。
【図３９】  本発明による半導体装置の実施の形態６を示す部分拡大断面図である。
【図４０】  図３９に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図４１】  図３９に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図４２】  図３９に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図４３】  図３９に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図４４】  本発明による半導体装置の実施の形態７を示す部分拡大断面図である。
【図４５】  図４４に示した半導体装置のオフ動作を説明するための断面模式図である。
【図４６】  図４４に示した半導体装置の製造工程の第１工程を説明するための断面図である。
【図４７】  図４４に示した半導体装置の製造工程の第２工程を説明するための断面図である。
【図４８】  図４４に示した半導体装置の製造工程の第３工程を説明するための断面図である。
【図４９】  図４４に示した半導体装置の製造工程の第４工程を説明するための断面図である。
【図５０】  図４４に示した半導体装置の製造工程の第５工程を説明するための断面図である。
【図５１】  従来の半導体装置を示す断面図である。
【図５２】  図５１に示した従来の半導体装置の全体を示す鳥瞰図である。
【図５３】  図５１に示した従来の半導体装置のオフ動作を説明するための断面模式図である。
【図５４】  図５１に示した従来の半導体装置のトレンチ分離構造の機能を説明するための断面模式図である。
【図５５】  エミッタ電極とコレクタ電極との配置を逆転させたＬＩＧＢＴを示す断面図である。
【図５６】  図５５に示したＬＩＧＢＴのオフ動作を説明するための断面模式図である。
【符号の説明】
１  半導体基板、２  埋込酸化膜、３  ｎ+ 型のＳＯＩ層、４  ｐチャネルＭＯＳトランジスタ、５  ｐ+ 型エミッタ拡散領域、６  ｎ型エミッタ拡散領域、７  ｐ- 拡散領域、８  ゲート絶縁膜、９  ｐ型コレクタ拡散領域、１０  ｎ+ 型コレクタ拡散領域、１１，１１ａ，１１ｂ  フィールド酸化膜、１２ａ〜１２ｃ，１４ａ〜１４ｄ，３０ａ〜３０ｅ，３２ａ〜３２ｄ，４０ａ〜４０ｆ  マルチフィールドプレート、１３ａ，１３ｂ  層間絶縁膜、１５  ガラスコート絶縁膜、１６  エミッタ電極、１７  コレクタ電極、１８  トレンチ分離構造、１９中心線、２０  ゲート電極、２１  裏面電極、２２，２５，２６，３０，３４，３５，４１  電位ポテンシャル、２３  デバイス外領域、２７，４２  境界近傍領域、２８ａ〜２８ｆ  トレンチ側壁絶縁膜、２９ａ〜２９ｃ  ポリシリコン埋込膜、３１ａ，３１ｂ  絶縁薄膜、３３  マルチフィールドプレートの終端構成要素、３６  一体型螺旋フィールドプレート構造、３７  逆Ｖ字形分離構造、３８  側壁絶縁膜、３９  埋込絶縁膜、４３，４６，５３，６０  レジストパターン、４４ａ〜４４ｆ，４７ａ〜４７ｃ，５０ａ〜５０ｆ，６４ａ〜６４ｇ  溝、４５  ドープトポリシリコン膜、４８，６５，６１，６１ａ，６１ｂ，６５ポリシリコン膜、４９ａ，４９ｂ  ｐ+ 拡散領域、５１，５１ａ〜５１ｃ，５４，５５ａ〜５５ｃ，５６，５７ａ〜５７ｆ  絶縁膜、５２ａ〜５２ｆ  ポリシリコン埋込膜、５８  順Ｖ字形分離構造、５９ａ，５９ｂ，６２ａ，６２ｂ  開口部、６３  窒素含有量の多いシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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