(57)【特許請求の範囲】
【請求項１】
半導体基板上に被加工材料の層を形成し、形成された被加工材料層上にスリットを含むレジストパターンを形成し、次いで、前記レジストパターンを加熱して熱変形させ、熱変形した前記レジストパターンをマスクパターンにして前記被加工材料層をエッチングする工程とからなり、
前記スリットは、レジストパターンの表面を、一辺が所定長さを有する小部分に区画するようレジストパターンの表面に所定のスリット幅を有して形成されることを特徴とする半導体装置の製造方法。
【請求項２】
スリットを含むレジストパターンを加熱して熱変形させることにより、被加工材料層とレジストパターンの端部との接触点でレジストパターンに引いた接線と被加工材料層面のなす角が少なくとも９０°となるレジストパターンが形成され、このレジストパターンを用いて被加工材料層をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
フォトレジストパターンを形成するためのフォトマスクに所定幅のスリットパターンを描画し、レジストパターンを形成する際、前記フォトマスクを用いてフォトレジストパターンと前記スリットを同時に形成する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記スリットは、加熱後、熱変形したフォトレジストパターンに埋め込まれる請求項１に記載の半導体装置の製造方法。
【請求項５】
前記スリットが、被加工材料の所望する加工幅に応じたスリット幅を有してレジストパターン上に形成される請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特に半導体基板上に微細パターンを形成するためのレジストパターンの作製に関するものである。
【０００２】
【従来の技術】
電子機器の機能および性能の向上に伴って、そこに搭載される半導体集積回路も高集積化が求められ、そのために半導体集積回路の製造工程においては微細な加工技術が必要となっている。
半導体基板上に堆積させた基材（被加工材料）、例えば、ポリシリコン膜、金属薄膜、シリコン窒化膜、シリコン酸化膜等に所望のパターンを形成する方法を図４を用いて説明する。
【０００３】
図４において、１は半導体基板、２は所望のパターンに形成される基材、３はフォトレジストパターンを示している。
まず、半導体基板１の上にシリコン酸化膜等の基材２を堆積させ、この基材２上にフォトリソグラフ技術により所望するレジストパターン３を形成する（ステップ１）。
【０００４】
次いで、レジストパターン３をマスクパターンとして、エッチング技術により、基材２を加工して基材パターン２’を形成する（ステップ２）。
この場合、レジストパターン３はエッチングに対する耐性、つまり基材２に対して大きな選択比を有する必要がある。
次いで、不要となったレジストパターン５を除去することにより、所望の基材パターン２’が半導体基板１上に形成される（ステップ３）。
【０００５】
上記のレジストパターン３を形成する際、露光装置が用いられる。露光装置として一般的に利用されているのは、縮小投影露光装置である。
縮小投影露光装置は、通常、i 線（３６５nm）、KrF エキシマレーザー（２４８nm）、ArF エキシマレーザー（１９３nm）等を光源に用いる。これらの光源は、その波長が短くなるほど、微細なフォトレジストパターンを形成できる。例えば、KrF エキシマレーザーを光源に用いた場合、その解像限界は一般的に０．１２〜０．１５μｍである。
【０００６】
従来のフォトリソグラフ技術による解像限界を超える微細なレジストパターンを形成する方法として、レジストパターンを加熱することにより熱変形（リフロー）させ、ホールの内径やラインパターンの分離幅を縮小するサーマルフロー法がある。
図５は、サーマルフロー法によりフォトレジストパターンの分離幅を縮小する工程の概略を示す。
【０００７】
図５において、まず半導体基板１上に、分離幅４を有してレジストパターン３を形成し（ステップ１）、次にサーマルフローによって上記のレジストパターン３をパターン５のように熱変形させることにより、微小なスペース６を熱変形したパターン５どうしの間に形成する（ステップ２）。
次いで、図示はしないが、熱変形したパターン５をマスクとして、基材２をエッチングすることにより、微細なスペースを互いの間に有する基材パターン２’が形成される。
【０００８】
【発明が解決しようとする課題】
上記したサーマルフローが施されたレジストパターン５は、サーマルフローが施される以前のレジストパターン３のパターン長（線幅）によって、パターン５の端部における変形の形態が異なることが知られている。
図６〜図８は、上記のパターン長が異なる３つのレジストパターン３を用いて、基材２をエッチングし、所望の基材パターン２’を形成する工程をそれぞれ示す概略断面図である。
【０００９】
レジストパターン３のパターン長３ａが微小な場合、図６のステップ２に示すように、熱変形したパターン５の断面は、側面が横に張り出した形状となる。この形状は、基材２と熱変形したパターン５の端部との接触点Ｐにおいて、パターン５に引いた接線と基材２表面のなす角a が９０°＜ａ＜１８０°となる。このようなパターン５の形状を以後、「逆テーパー形状」と称する。
【００１０】
レジストパターン３のパターン長３ａが少し大きくなった場合、図７のステップ２に示すように、熱変形したパターン５の断面は、側面が垂直に近い形状となる。この形状は、前記角a がa ≒９０°となり、以後「垂直形状」と称する。
レジストパターン３のパターン長３ａがさらに大きくなった場合、図８のステップ２に示すように、熱変形したパターン５の断面は、側面がなだらかな形状となる。この形状は、前記角a が０°＜a ＜９０°となり、以後「順テーパー形状」と称する。
【００１１】
図８に示した、順テーパー形状のパターン５をマスクパターンとして、基材２をエッチングする際、パターン５と基材２とのエッチング選択性が不充分であれば、図８のステップ３に示すように、基材２のエッチングの際に、パターン５自体が減少する。パターン５の減少によってパターン５の裾部分でパターン５の層厚が序々に薄くなるため、形成される基材パターン２’は部分的に厚さの減少を生じる。これは、図８のステップ４に示すように、基材パターン２’のエッジ部分（図中円内）での形状不良となったりするので、所望する長さの基材パターン２’が得られないという問題があった。
【００１２】
この発明は上記問題点に鑑みてなされたものであり、微細なパターンを有する半導体装置を高い再現性を有して高精度で製造する方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明によれば、半導体基板上に被加工材料の層を形成し、形成された被加工材料層上にスリットを含むレジストパターンを形成し、次いで、前記レジストパターンを加熱して熱変形させ、熱変形した前記レジストパターンをマスクパターンにして前記被加工材料層をエッチングする工程とからなり、前記スリットは、レジストパターンの表面を、一辺が所定長さを有する小部分に区画するようレジストパターンの表面に所定のスリット幅を有して形成される半導体装置の製造方法が提供される。
【００１４】
すなわち、本発明者らは、サーマルフローによる加熱前のレジストパターンと加熱後のレジストパターンを比較検討し、レジストパターンの熱変形特性を調べたところ、加熱前のレジストパターンに所定のスリットを形成することにより、所望のパターン長を有する被加工材料層パターンを得ることができる半導体装置の製造方法を見出した。
【００１５】
この発明における半導体装置としては、ＭＯＳ型トランジスタ等の半導体素子を基板上に搭載した装置全般を示すものであり、半導体素子の種類や形状等は特に限定されない。
この発明における半導体基板としては、従来のシリコン基板、ガラス基板等が挙げられるが、その材料等は特に限定されない。
この発明におけるレジストパターンは、従来のリソグラフィ技術により形成することができる。すなわち、露光装置と、露光光に適したレジストによって微細加工が可能な従来のリソグラフィ技術を用いることができる。
レジストパターンを構成するレジストとしては、光、Ｘ線、電子線等に反応する一般的な感光性材料を利用することができるが、この発明では、高い選択比と高解像力を有する点で、化学増幅型レジスト等のレジストが好ましい。
この発明における被加工材料としては、電極等を形成する金属、平坦化膜を形成する樹脂等が挙げられるが、特に限定されない。
【００１６】
この発明のスリットは、レジストパターンの表面を、一辺が所定長さを有する小部分に区画するようレジストパターンの表面に所定のスリット幅を有して形成されることを特徴とする。
このようなスリットは、レジストパターンを加熱して熱変形させることにより、被加工材料層とレジストパターンの端部との接触点でレジストパターンに引いた接線と被加工材料層面のなす角が少なくとも９０°となるレジストパターンを形成する。スリットは、レジストパターンの熱変形によってフォトレジストパターンに埋め込まれるよう形成することにより、エッチングの際に従来のプロセスをそのまま用いることができる。
【００１７】
スリットをフォトレジストパターンに形成するための具体的な手法としては、フォトレジストパターンを形成するためのフォトマスクに所定幅のスリットパターンを描画し、レジストパターンを形成する際、前記フォトマスクを用いてフォトレジストパターンと前記スリットを同時に形成する方法が挙げられる。この方法を用いれば、スリットの形成を容易にかつ迅速に行うことができる。
【００１８】
スリットは、被加工材料の所望する加工幅に応じたスリット幅を有してレジストパターン上に形成されるので、スリット幅の設定を容易に行うことができる。
【００１９】
【発明の実施の形態】
以下、図面に基づいてこの発明の実施の形態を説明するが、これらによってこの発明は限定されるものではない。
図１および図２は、この発明の半導体装置の製造方法を用いて製造される半導体装置と、その製造工程の実施の一形態を説明する図である。
図１のステップ１〜３で示された各平面図における断面Ａ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’が、図２に示されたステップ１〜３の各断面図に対応する。
【００２０】
図１および図２の各ステップ３に示すように、この実施の形態では、半導体基板１、例えば、トランジスタ等の素子が組み込まれたシリコン単結晶基板１上に、ポリシリコン膜からなる半導体素子の基材パターン２’が形成された半導体装置を製造する。
【００２１】
図１および図２を参照しながら、上記半導体装置の製造方法を説明する。
なお、以下に記する半導体装置の製造条件は、従来の半導体製造における製造条件で十分であり、従来の製造条件と共通する製造条件は、特段の場合を除いてその詳細な説明を省略する。
【００２２】
まず、半導体基板１の表面に、加工すべき基材２を堆積させる。この例では、ポリシリコン膜を厚さ約２０００nmに堆積させて平坦な基材２を層形成した。
次いで、この基材２上に、フォトリソグラフ技術を用いて、図中（ｂ）および（ｃ）で示した２つの異なる形状のフォトレジストパターン（以下、レジストパターン３と称する）をそれぞれ形成した（ステップ１）。
これらのレジストパターン３はともに膜厚０．７μｍで形成され、幅０．５μｍ、長さ１０μｍのラインが０．２μｍの分離幅４を有して繰り返して複数本並んで形成されたパターン（ｂ）と、幅２μｍ、長さ１０μｍのラインが１本形成されたパターン（ｃ）とが混在するものである。
【００２３】
これらのレジストパターン３の表面には、複数のスリット２５が一定間隔で配列するように形成される。これにより、レジストパターン３の表面は、スリット２５を介して互いに隣接する小部分１３に区画される。
これらのスリット２５は、レジストパターン３を形成するためのフォトマスク（図示せず）に予め所定幅のスリットパターンを描画し、前記のフォトリソグラフ技術を用いてレジストパターン３を形成した際、上記のフォトマスクを用いてレジストパターン３と同時に形成したものである。
スリット２５は、後記するサーマルフロープロセスによって熱変形したフォトレジストのパターンが前記した「順テーパー形状」になるのを防止するために形成され、サーマルフロープロセスによって熱変形したフォトレジストのパターン（以下、変形レジストパターン５と称する）に埋め込まれて消失する。
【００２４】
スリット２５の形成条件を以下に説明する。
この実施の形態では、レジストパターン３の熱変形特性を把握し、サーマルフロープロセス後の変形レジストパターン５を前記した「逆テーパー形状」とするための条件を図３のグラフから求めた。
図３は、図１および図２のレジストパターン３と同一の材料で膜厚０．７７μｍに形成された試験用レジストパターンを、加熱温度１３７℃、熱処理時間９０秒のサーマルフロープロセスで処理した場合におけるサーマルフロープロセス前のパターン長とサーマルフロープロセス後のリフロー量の関係を示すグラフである。このパターン長は、図６〜図８のステップ１に示したレジストパターン３のパターン長３ａに相当し、リフロー量とはサーマルフロープロセスによるレジストパターン３の熱変形量（変形長さ）を意味する。
【００２５】
図３によれば、サーマルフロープロセス前のパターン長が約０．４５μｍのとき、サーマルフロープロセス後のリフロー量は最大の０．１１〜０．１３μｍとなり、サーマルフロープロセス前のパターン長が約１．１μｍを超えると、サーマルフロープロセス後のリフロー量（長さの変化量）はマイナスに転じること、すなわち、レジストパターン３が収縮することがわかる。
つまり、レジストパターン３は、サーマルフロープロセス前のパターン長が約１．１μｍ以下のパターンにおいてサーマルフロー後に膨張して逆テーパー形状となり、前記パターン長が約１．１μｍ近傍のパターンでは垂直形状になり、前記パターン長が約１．１μｍを超えるパターンでは収縮して順テーパー形状になる。
【００２６】
したがって、図１および図２に示したレジストパターン３にスリット２５を形成しなければ、サーマルフロープロセス後の変形レジストパターンの端部は、図８のステップ２に示すように、順テーパー形状となる。また、レジストパターンにスリット２５を形成しない場合、図１のステップ２においてB −B ’と直交する方向の前記変形レジストパターンの端部は、パターン（ｂ）および（ｃ）の双方において、ともに順テーパー形状となることは理解されるであろう。
【００２７】
そこで、前記の試験用レジストパターンでは、スリット２５を、スリット幅０．１μｍを有して、図３に示されたリフロー量が最大になる間隔０．４５μｍで形成することにより、スリット２５で区画されたレジストパターン３の小部分１３のそれぞれが略均等に膨張し、基材２と変形レジストパターン５の端部との接触点Ｐで変形レジストパターン５に引いた接線と基材２上面のなす角ａが少なくとも９０°となる逆テーパー形状の変形レジストパターン５が形成される。これらのスリット２５は、サーマルフロープロセスによって熱変形した変形レジストパターン５に埋め込まれて消失する。
【００２８】
図１および図２の各ステップ１に示したレジストパターン３の分離幅４は、この実施の形態では、その値を０．２μｍとしている。
この分離幅４は、使用する露光装置の解像度で決まる量であり、この分離幅をさらに小さくするためには、より解像度の高い、換言すればより高価な露光装置を必要とする。
しかし、この発明では、前記のようにレジストパターン３に形成されたスリット２５によってサーマルフロープロセス後の変形レジストパターン５の形状を制御することができるので、高価な露光装置を必要とせずに、従来の露光装置の解像度よりも微細な加工を行なうことができる。
スリット２５は、スリット２５を介して隣接する変形レジストパターン５の各小部分１３の膨張を吸収できる程度の深さを有することが好ましい。この実施の形態では、スリット２５の深さを０．５〜０．７μｍとしている。
【００２９】
このようなスリット２５をスリット幅０．１μｍで形成するために、フォトマスクにはスリットパターンが形成される。
しかし、スリット２５自体は、上記のような膨張を吸収できる程度の幅および深さを有しておればよいので、高い解像度を必要としない。したがって、スリット２５を形成するための上記スリットパターンは、変形レジストパターン５の隣接する小部分１３どうしを分離する程度のものでよい。これにより、スリット２５の形成には高い解像度が不要となる。
【００３０】
ステップ１が実施されると、次いで、加熱温度１３７℃、熱処理時間９０秒のサーマルフロープロセスによりレジストパターン３のパターン（ｂ）及び（ｃ）を熱変形させた（ステップ２）。
これにより、小部分１３のそれぞれは膨張し、それによってもとの分離幅４は、図１および図２の各ステップ２に示すように、分離幅６に縮小された。この時の縮小度合いは、サーマルフローの加熱温度及び加熱時間によって調節することができる。
【００３１】
サーマルフロープロセス後の変形レジストパターン５は、パターン（ｂ）及び（ｃ）がともに、図１のステップ２の前記したＢ−Ｂ’方向およびＢ−Ｂ’と直交する方向における変形レジストパターン５の両端において逆テーパー形状になっていた。このような逆テーパー形状は、前記したＢ−Ｂ’方向およびＢ−Ｂ’と直交する方向に配列して形成されたスリット２５に基づいて形成されたものであり、スリット２５自体は変形レジストパターン５の表面に埋め込まれて消失していた。
【００３２】
次いで、変形レジストパターン５をマスクパターンとして、基材２のエッチングを行なった後、残った変形レジストパターン５を除去した。この結果、所望の基材パターン２’が基板１上に形成された（ステップ３）。
【００３３】
上記の実施の形態で示したように、本発明の半導体装置の製造方法によると、レジストパターン３にスリット２５を予め形成しておくことにより、従来のサーマルフロー法では変形レジストパターン５が順テーパー形状となるような場合にも、変形レジストパターン５を逆テーパー形状あるいは垂直形状に形成することができる。
したがって、従来のリソグラフィの解像限界を超える０．１μｍのスペースの加工が可能となる。
【００３４】
【発明の効果】
この発明では、サーマルフロープロセス後のレジストパターンの形状が、サーマルフロープロセス前のレジストパターンの寸法に依存するという従来の問題点を克服することにより、微細なパターンを有する半導体装置を高い再現性を有して高精度で製造することができる。
また、従来のリソグラフィの解像限界を超える微細なパターンを有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明によるレジストパターンの形成方法の各工程を平面視によって説明する工程図。
【図２】図１のレジストパターンの形成方法の各工程をＡ−Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の各断面で説明する工程図。
【図３】図１および図２のレジストパターンにおけるサーマルフロープロセス前のパターン長とサーマルフロープロセス後のリフロー量の関係を示すグラフ。
【図４】従来技術による半導体装置の製造工程を説明する工程図。
【図５】サーマルフロー法を用いた従来技術による半導体装置の製造工程を説明する工程図。
【図６】従来技術におけるレジストパターンのパターン長とサーマルフロープロセスによって形成される基材パターンの関係を説明するための工程図。
【図７】従来技術におけるレジストパターンのパターン長とサーマルフロープロセスによって形成される基材パターンの関係を説明するための工程図。
【図８】従来技術におけるレジストパターンのパターン長とサーマルフロープロセスによって形成される基材パターンの関係を説明するための工程図。
【符号の説明】
１      半導体基板
２      基材（被加工材料層）
２’    基材パターン
３      レジストパターン
３ａ    パターン長
４      分離幅
５      変形レジストパターン
６      分離幅
１３      小部分
２５      スリット
【図１】
0003807964.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003807964.tif 000006
【図６】
0003807964.tif 000007
【図７】
0003807964.tif 000008
【図８】
0003807964.tif 000009