(57)【特許請求の範囲】
【請求項１】
記録および／または再生装置においてリード／ライト動作のための開始信号を発生するリード／ライト制御回路であって、前記記録および／または再生装置はアドレス検出回路を有し、
リード／ライトの開始アドレスから予め設定されたアドレス周期数だけさかのぼった前方一致アドレスから前記開始アドレスまで、前記アドレス検出回路により読出したアドレス値が正しいか否かを判定する手段と、
前記前方一致アドレスから前記開始アドレスまで連続して正しいアドレス値が読出されたことが検出された場合に前記開始信号を発生する手段とを備え、
前記判定手段は、
前記前方一致アドレスを初期値として予想アドレス値を出力するようにカウント動作するアドレス値予想カウンタ手段と、
前記読出されたアドレス値と、前記アドレス値予想カウンタ手段の前記予想アドレス値とを比較し、一致すればカウント信号を出力するアドレス値比較手段とを含み、
前記アドレス値予想カウンタ手段は前記カウント信号に応じて前記予想アドレス値を順次変化させ、
前記開始信号発生手段は、
前記アドレス値比較手段において前記読出されたアドレス値と前記予想アドレス値とが一致した回数をカウントする一致数計上カウンタ手段と、
前記一致数計上カウンタ手段のカウント値と、前記予め設定されたアドレス周期の数とを比較し、一致すれば前記開始信号を発生する一致数比較手段とを含む、リード／ライト制御回路。
【請求項２】
前記アドレス値比較手段および前記一致数比較手段は、前記アドレス検出回路から出力されるアドレス検出信号に応じて比較動作を実行する、請求項１に記載のリード／ライト制御回路。
【請求項３】
前記記録および／または再生装置は、リード／ライト動作のためのクロックを供給するＰＬＬ回路をさらに備え、
前記リード／ライト制御回路は、
前記ＰＬＬ回路がロックしていないと判定された場合に、前記開始信号の供給を遮断する手段をさらに備える、請求項１または２に記載のリード／ライト制御回路。
【請求項４】
前記予め設定されたアドレス周期数はユーザが設定可能なデータである、請求項１から３のいずれかに記載のリード／ライト制御回路。
【請求項５】
記録および／または再生装置であって、
アドレス検出信号およびアドレス値を出力するアドレス検出回路と、
リード／ライト動作のための開始信号を発生するリード／ライト制御回路とを備え、
前記リード／ライト制御回路は、
リード／ライトの開始アドレスから予め設定されたアドレス周期数だけさかのぼった前方一致アドレスから前記開始アドレスまで、前記アドレス検出回路により読出したアドレス値が正しいか否かを判定する手段と、
前記前方一致アドレスから前記開始アドレスまで連続して正しいアドレス値が読出されたことが検出された場合に前記開始信号を発生する手段とを有し、
前記判定手段は、
前記前方一致アドレスを初期値として予想アドレス値を出力するようにカウント動作するアドレス値予想カウンタ手段と、
前記読出されたアドレス値と、前記アドレス値予想カウンタ手段の前記予想アドレス値とを比較し、一致すればカウント信号を出力するアドレス値比較手段とを含み、
前記アドレス値予想カウンタ手段は前記カウント信号に応じて前記予想アドレス値を順次変化させ、
前記開始信号発生手段は、
前記アドレス値比較手段において前記読出されたアドレス値と前記予想アドレス値とが一致した回数をカウントする一致数計上カウンタ手段と、
前記一致数計上カウンタ手段のカウント値と、前記予め設定されたアドレス周期の数とを比較し、一致すれば前記開始信号を発生する一致数比較手段とを含む、記録および／または再生装置。
【請求項６】
前記アドレス値比較手段および前記一致数比較手段は、前記アドレス検出手段から出力されるアドレス検出信号に応じて比較動作を実行する、請求項５に記載の記録および／または再生装置。
【請求項７】
前記記録および／または再生装置は、リード／ライト動作のためのクロックを供給するＰＬＬ回路をさらに備え、
前記リード／ライト制御回路は、
前記ＰＬＬ回路がロックしていないと判定された場合に、前記開始信号の供給を遮断する手段をさらに備える、請求項５または６に記載の記録および／または再生装置。
【請求項８】
前記予め設定されたアドレス周期数はユーザが設定可能なデータである、請求項５から７のいずれかに記載の記録および／または再生装置。
【請求項９】
前記記録および／または再生装置は、前記アドレス検出信号に基づいてアドレス周期のロック／リリースを判定する手段をさらに備え、
前記リード／ライト制御回路による開始信号の発生は、前記アドレス周期のロック／リリースの判定から独立して実行される、請求項５から８のいずれかに記載の記録および／または再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、リード／ライト制御回路、およびリード／ライト制御回路を備えた記録および／または再生装置に関し、より特定的には、正しいアドレスからリード／ライト動作が開始されるようにリード／ライト動作の開始判定を行なうリード／ライト制御回路、およびそのようなリード／ライト制御回路を備えた記録および／または再生装置に関する。
【０００２】
【従来の技術】
従来、記録媒体の一例としての光磁気ディスクにおいては、位相情報およびアドレス情報がアドレス上にプリフォーマットされており、記録再生装置では、記録再生時に、光磁気ディスクにプリフォーマットされた位相情報に基づいてクロック信号を再生し、当該クロック信号に基づいてアドレス情報の読出を行なっていた。
【０００３】
【発明が解決しようとする課題】
従来の技術では、光磁気ディスクから再生されるデータからアドレス情報を切出すために、同期信号パターンの検出を行なっていた。すなわち、ディスク上でアドレス情報に先行して記録されている同期信号パターンをまず検出することにより、後続のアドレス情報を再生データから切出すように構成されていた。
【０００４】
このような同期検出は、光磁気ディスクにプリフォーマットされている位相情報に基づいてＰＬＬ回路から供給されるクロック信号に同期して行なわれる。したがって、ＰＬＬ回路からクロック信号か安定した状態で供給されている場合には、当該クロック信号に同期して確実に同期検出を行なうことができる。しかしながら、クロック信号が乱れると、同期検出は困難となり、ひいては同期検出により再生データから切出された情報が本当にアドレス情報なのか不明になってしまう。
【０００５】
そのため、再生データから切出された情報が本当にアドレス情報なのか否かを検出するアドレス検出回路が設けられるが、アドレス検出の周期がロックするのを待ってリード／ライト動作を開始しようとすると、リード／ライト動作を開始できなかったり、誤ったアドレスから開始するおそれがある。
【０００６】
それゆえに、この発明の目的は、アドレスの連続性を検出することにより正しいアドレスからのリード／ライト動作の開始を判定することができるリード／ライト制御回路およびそのようなリード／ライト制御回路を備えた記録および／または再生装置を提供することである。
【０００７】
この発明の他の目的は、アドレス検出周期のロック判定と無関係に、速やかにリード／ライト動作の開始を判定することができるリード／ライト制御回路およびそのようなリード／ライト制御回路を備えた記録および／または再生装置を提供することである。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明によれば、記録および／または再生装置においてリード／ライト動作のための開始信号を発生するリード／ライト制御回路であって、前記記録および／または再生装置はアドレス検出回路を有し、リード／ライトの開始アドレスから予め設定されたアドレス周期数だけさかのぼった前方一致アドレスから前記開始アドレスまで、前記アドレス検出回路により読出したアドレス値が正しいか否かを判定する手段と、前記前方一致アドレスから前記開始アドレスまで連続して正しいアドレス値が読出されたことが検出された場合に前記開始信号を発生する手段とを備え、前記判定手段は、前記前方一致アドレスを初期値として予想アドレス値を出力するようにカウント動作するアドレス値予想カウンタ手段と、前記読出されたアドレス値と、前記アドレス値予想カウンタ手段の前記予想アドレス値とを比較し、一致すればカウント信号を出力するアドレス値比較手段とを含み、前記アドレス値予想カウンタ手段は前記カウント信号に応じて前記予想アドレス値を順次変化させ、前記開始信号発生手段は、前記アドレス値比較手段において前記読出されたアドレス値と前記予想アドレス値とが一致した回数をカウントする一致数計上カウンタ手段と、前記一致数計上カウンタ手段のカウント値と、前記予め設定されたアドレス周期の数とを比較し、一致すれば前記開始信号を発生する一致数比較手段とを含む。
【０００９】
請求項２に記載の発明によれば、請求項１に記載のリード／ライト制御回路において、前記アドレス値比較手段および前記一致数比較手段は、前記アドレス検出回路から出力されるアドレス検出信号に応じて比較動作を実行する。
【００１０】
請求項３に記載の発明によれば、請求項１または２に記載のリード／ライト制御回路において、前記記録および／または再生装置は、リード／ライト動作のためのクロックを供給するＰＬＬ回路をさらに備え、前記リード／ライト制御回路は、前記ＰＬＬ回路がロックしていないと判定された場合に、前記開始信号の供給を遮断する手段をさらに備える。
【００１１】
請求項４に記載の発明によれば、請求項１から３のいずれかに記載のリード／ライト制御回路において、前記予め設定されたアドレス周期数はユーザが設定可能なデータである。
【００１２】
請求項５に記載の発明によれば、記録および／または再生装置であって、アドレス検出信号およびアドレス値を出力するアドレス検出回路と、リード／ライト動作のための開始信号を発生するリード／ライト制御回路とを備え、前記リード／ライト制御回路は、リード／ライトの開始アドレスから予め設定されたアドレス周期数だけさかのぼった前方一致アドレスから前記開始アドレスまで、前記アドレス検出回路により読出したアドレス値が正しいか否かを判定する手段と、前記前方一致アドレスから前記開始アドレスまで連続して正しいアドレス値が読出されたことが検出された場合に前記開始信号を発生する手段とを有し、前記判定手段は、前記前方一致アドレスを初期値として予想アドレス値を出力するようにカウント動作するアドレス値予想カウンタ手段と、前記読出されたアドレス値と、前記アドレス値予想カウンタ手段の前記予想アドレス値とを比較し、一致すればカウント信号を出力するアドレス値比較手段とを含み、前記アドレス値予想カウンタ手段は前記カウント信号に応じて前記予想アドレス値を順次変化させ、前記開始信号発生手段は、前記アドレス値比較手段において前記読出されたアドレス値と前記予想アドレス値とが一致した回数をカウントする一致数計上カウンタ手段と、前記一致数計上カウンタ手段のカウント値と、前記予め設定されたアドレス周期の数とを比較し、一致すれば前記開始信号を発生する一致数比較手段とを含む、記録および／または再生装置である。
【００１３】
請求項６に記載の発明によれば、請求項５に記載の記録および／または再生装置において、前記アドレス値比較手段および前記一致数比較手段は、前記アドレス検出手段から出力されるアドレス検出信号に応じて比較動作を実行する。
【００１４】
請求項７に記載の発明によれば、請求項５または６に記載の記録および／または再生装置において、前記記録および／または再生装置は、リード／ライト動作のためのクロックを供給するＰＬＬ回路をさらに備え、前記リード／ライト制御回路は、前記ＰＬＬ回路がロックしていないと判定された場合に、前記開始信号の供給を遮断する手段をさらに備える。
【００１５】
請求項８に記載の発明によれば、請求項５から７のいずれかに記載の記録および／または再生装置において、前記予め設定されたアドレス周期数はユーザが設定可能なデータである。
【００１６】
請求項９に記載の発明によれば、請求項５から８のいずれかに記載の記録および／または再生装置において、前記記録および／または再生装置は、前記アドレス検出信号に基づいてアドレス周期のロック／リリースを判定する手段をさらに備え、前記リード／ライト制御回路による開始信号の発生は、前記アドレス周期のロック／リリースの判定から独立して実行される。
【００１９】
【発明の実施の形態】
まず最初に、この発明が適用される記録媒体である光磁気ディスクに記録され再生される情報のフォーマットについて説明する。
【００２０】
図１を参照すると、光磁気ディスク１の記録面上には、同心円状（または螺旋状）に複数のトラック（ｔ1，ｔ2，ｔ3，ｔ4，…，ｔn-1，ｔn）が形成されており（図１ではディスクの全面に形成されたトラックの一部分のみをセクタ状に示している。）、これらの複数の同心円状のトラックはさらに、外周から内周への半径方向において隣接する数本のトラックごとにバンドを形成し（たとえば図１のトラックｔ1〜ｔ4で１つのバンドを形成）、隣接するバンドとバンドとの間には図示しない緩衝領域が形成される。
【００２１】
光磁気ディスク上の各トラックは等間隔に分割され、情報の記録単位である複数のフレーム２がそれぞれ配置される。
【００２２】
図１に示すように、各フレーム２はさらに３９個のセグメント（Ｓ０，Ｓ１，Ｓ２，Ｓ３，…，Ｓｎ，…，Ｓ３８）によって構成される。３９個のセグメントの先頭のセグメントＳ０はアドレスセグメントであり、残りの３８個のセグメントＳ１〜Ｓ３８はデータセグメントである。
【００２３】
アドレスセグメントおよびデータセグメントのいずれにおいても、各セグメント内の先頭位置には、記録再生動作の基準となるクロック信号を生成するための位相基準となるファインクロックマーク（ＦＣＭ）が形成されている。
【００２４】
図１を参照するとさらに、アドレスセグメントＳ０およびデータセグメントＳｎの物理的形状が模式的に示されている。各トラックは、１対のランドおよびグルーブで構成される。斜線で示されるグルーブは、記録面上に形成された溝部であり、ランドはそれ以外の部分である。
【００２５】
まず、前述のようにアドレスセグメントおよびデータセグメントのいずれにおいても、各セグメントの先頭位置にＦＣＭが、グルーブとランドとの間で凹凸関係を逆転することによってプリフォーマットされている。このようにＦＣＭが形成されている領域をＦＣＭフィールドと称する。
【００２６】
アドレスセグメントＳ０においては、ＦＣＭフィールドに続くアドレスフィールドにおいて、当該フレームに関するアドレス情報を変調した信号によって、光磁気ディスクの製造時にグルーブとランドとの境界線がウォブリングされることにより、アドレス情報がプリフォーマットされている。
【００２７】
一方、データセグメントＳｎにおいては、ＦＣＭフィールドに続いて、データを光磁気記録するためのデータフィールドが設けられている。なお、データは、トラックを構成するグルーブおよびランドのいずれにも、または双方に光磁気記録可能である。
【００２８】
次に、図２を参照して、上述の情報の記録単位としてのフレームのフォーマットについてより詳細に説明する。
【００２９】
先に説明したように、各フレームは、たとえばセグメント０〜セグメント３８の合計３９個のセグメントによって構成される（図２の（ａ））。各セグメントは、たとえば５３２データクロックビット（ＤＣＢ）長であり、したがってＦＣＭは５３２ＤＣＢの周期で繰返すことになる。
【００３０】
図２の（ｂ）に示すように、３９個のセグメントの先頭のセグメント０はアドレスセグメントである。このアドレスセグメントは、ＦＣＭがプリフォーマットされた１２ＤＣＢ長のＦＣＭフィールド、アドレスデータがプリフォーマットされた５２０ＤＣＢ長のアドレスフィールドから構成される。
【００３１】
図２の（ｃ）に示すように、３９個のセグメントの２番目のセグメント１は、先頭のデータセグメントに相当する。この先頭のデータセグメント１は、１２ＤＣＢ長のＦＣＭフィールドと、データの書出しを示す４ＤＣＢ長の固定パターン“００１１”が記録されるプリライトフィールドと、再生時にフレーム単位の記録の開始位置を確認するために用いる３２０ＤＣＢ長の固定パターンであるヘッダフィールドと、データを記憶するための１９２ＤＣＢ長のユーザデータフィールドと、ユーザデータフィールドの終結を示す４ＤＣＢ長の固定パターン“１１００”が記録されるポストライトフィールドとから構成される。
【００３２】
図２の（ｄ）に示すように、残りのセグメント２〜セグメント３８はすべて同じフォーマットのデータセグメントである。これらのデータセグメントの各々は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリライトフィールドと、５１２ＤＣＢ長のユーザデータフィールドと、４ＤＣＢ長のポストライトフィールドとから構成される。
【００３３】
図２の（ｃ），（ｄ）から明らかなように、データセグメントのうち先頭のデータセグメント１のみがヘッダフィールドを含んでいる。
【００３４】
次に図３は、図２の（ｂ）に示したアドレスセグメント０のより詳細なフォーマットを示す図である。
【００３５】
図３に示すように、全長５３２ＤＣＢのアドレスセグメント０は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリバッファフィールドと、３アドレスデータビット（ＡＤＢ）長のプリアンブル１と、４ＡＤＢ長の同期フィールドと、６９ＡＤＢ長のアドレスフィールドと、９ＡＤＢ長のリザーブドフィールドと、６ＤＣＢ長のポストバッファフィールドとから構成されている。
【００３６】
プリアンブル１と、同期フィールドと、アドレスフィールドと、リザーブドフィールドとで全長８５ＡＤＢであるが、これは５１０ＤＣＢに相当している（１ＡＤＢ＝６ＤＣＢ）。
【００３７】
上述の各フィールドのうち、６９ＡＤＢ長のアドレスフィールドの詳細がさらに示されている。すなわち、アドレスフィールドは、７ＡＤＢ長のフレームアドレス（フレーム番号）と、５ＡＤＢ長のバンドアドレス（バンド番号）と、１２ＡＤＢ長のトラックアドレス（トラック番号）１と、１４ＡＤＢ長のＣＲＣ１と、１ＡＤＢ長のプリアンブル２と、４ＡＤＢ長のＲｅｓｙｎｃと、１２ＡＤＢ長のトラックアドレス（トラック番号）２と、１４ＡＤＢ長のＣＲＣ２とから構成されている。
【００３８】
このアドレスフィールドのうち、フレームアドレス、バンドアドレス、トラックアドレスが、現在の記録再生位置を特定するための「アドレス情報」としての意義を有している。なお、説明の便宜上、アドレスセグメントから再生されるデータ全体を「アドレスデータ」と称することとする。
【００３９】
次に、図４は、この発明が適用される光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【００４０】
図４を参照して、この記録再生装置の再生動作について説明する。まず、モータ１１８により回転駆動される光磁気ディスク１０１からピックアップ（ＰＵ）１０２によってデータが再生され、信号演算回路１００に与えられる。信号演算回路１００はピックアップの各センサ出力信号を演算することにより、再生データ信号ＲＦと、各セグメントのＦＣＭを検出するためのタンジェンシャルプッシュプル信号ＴＰＰと、アドレスセグメントのアドレスフィールドにウォブリングによって記録されたアドレスデータを再生するためのラジアルプッシュプル信号ＲＰＰとを、それぞれ別々に出力する。
【００４１】
再生データ信号ＲＦは、バンドパスフィルタ（ＢＰＦ）１０３を介して復調可能な周波数が抽出され、ＡＤ変換器１０４によりデジタル信号に変換される。ＡＤ変換器１０４の出力は、波形等化回路１０５によって波形等化され、周知のビタビ復号器１０６に与えられる。
【００４２】
ビタビ復号器１０６で復号された出力は、データ復調器１０８に与えられ、記録時に施されたデジタル変調がデジタル復調され、その後誤り訂正回路１０９に与えられる。誤り訂正回路１０９は、記録時に付加された誤り訂正符号を用いて誤り訂正を実行する。
【００４３】
ビタビ復号器１０６の出力はまたヘッダ検出回路１０７にも与えられ、ヘッダ検出回路１０７は、前述のセグメント１に記録されたヘッダフィールドの位置を検出して、ヘッダ検出信号を発生してデータ復調器１０８に与える。
【００４４】
一方、信号演算回路１００から出力されたＴＰＰ信号は、ＰＬＬ回路１１０に与えられ、ＰＬＬ回路１１０は、各セグメントのＦＣＭを再生した信号であるＴＰＰ信号に基づいて、データクロックＣＬＫを発生する。ＰＬＬ回路１１０で発生したデータクロックＣＬＫは、前述のＡＤ変換器１０４、波形等化回路１０５、ビタビ復号器１０６、ヘッダ検出回路１０７、およびデータ復調器１０８に与えられるとともに、後述するアドレス検出回路１１１およびデータ変調器１１４にも与えられる。また、ＰＬＬ回路１１０からは、ＴＰＰ信号に基づいてＦＣＭに相当する信号がアドレス検出回路１１１に与えられる。
【００４５】
さらに、信号演算回路１００から抽出されたＲＰＰ信号は、アドレス検出回路１１１に与えられる。アドレス検出回路１１１は、アドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出して当該フレームのアドレス情報を正確に抽出してコントローラ１１２に供給する。
【００４６】
コントローラ１１２は、前述のデータ復調器１０８および誤り訂正回路１０９ならびに後述する誤り訂正符号付加回路１１３およびデータ変調器１１４との間で、制御データのやり取りを行なう。
【００４７】
次に、図４を参照して、この記録再生装置の記録動作について説明する。まず、記録すべきデータが誤り訂正符号付加回路１１３に入力され、誤り訂正符号が付加される。誤り訂正符号が付加されたデータは、データ変調器１１４によりデジタル変調され、磁気ヘッド駆動回路１１５に与えられる。磁気ヘッド駆動回路１１５は、入力されたデータに基づいて磁気ヘッド１１６を駆動し、磁気ヘッド１１６はデータに基づいて変調された磁界を光磁気ディスク１０１に印加する。
【００４８】
また、レーザ駆動回路１１７は、所定強度のレーザ光を生成するようにピックアップ１０２中の半導体レーザ（図示省略）を駆動し、ピックアップ１０２は所定強度のレーザ光を光磁気ディスク１０１に照射する。これにより、データに基づいて異なる方向の磁化を有する磁区が光磁気ディスク１０１に形成され、データが磁界変調記録される。
【００４９】
図４に示したアドレス検出回路１１１は、その種々の機能の一部として、この発明の同期検出回路およびアドレス検出回路としての機能を有する。すなわち、この発明は、各フレームのアドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出することにより、この同期信号の後続のアドレス情報を再生データから正確に切出すための位置を特定することができる同期検出回路を提供するとともに、切り出された情報がアドレス情報であるか否かを判断するアドレス検出回路を提供するものであり、図４の記録再生装置では、アドレス検出回路１１１によって実現されている。
【００５０】
図５は、図４のアドレス検出回路１１１のうち、この発明の実施の形態における同期検出回路として機能する部分のみを抽出して示す概略ブロック図である。また、図６は、図５に示した同期検出回路の動作を説明するためのタイミング図である。
【００５１】
まず、図５および図６を参照して、図４のＰＬＬ回路１１０から供給されるＦＣＭを示す信号（図６の（ａ））が可変遅延回路１２１を介して検出窓（ウインドウ）発生回路１２２に与えられる。検出窓発生回路１２２は、ＦＣＭを示す信号を受けてから図６（ａ）に示す固定遅延時間後、所定期間Ｈレベルとなって同期信号（ＳＹＮＣ）検出窓を開く信号（図６の（ｂ））を発生してアドレス同期（ＳＹＮＣ）検出回路１２３の一方の入力に与える。
【００５２】
一方、信号演算回路１００から与えられる、アドレスフィールドのアドレスデータを再生した信号ＲＰＰは、ＡＤ変換器１２４でデジタルデータに変換された後（図６（ｃ））、アドレスＳＹＮＣ検出回路１２３の他方の入力に与えられる。
【００５３】
アドレスＳＹＮＣ検出回路１２３は、ＳＹＮＣ検出窓の開いている期間中（図６（ｂ））に入力されるデジタルのアドレスデータを、予め図示しないレジスタに記憶させておいた同期信号（ＳＹＮＣ）パターンと対比する。すなわち、図３に示したアドレスセグメントを構成する４ＡＤＢ長の同期フィールドのＳＹＮＣパターンに相当するパターンが予め準備されており、ＳＹＮＣ検出窓の期間内において、アドレスセグメントから実際に再生されてくるアドレスデータのパターンと対比される。そして両者のデータパターンが一致すれば、アドレスセグメントの同期フィールドが検出されたとして、同期（ＳＹＮＣ）検出信号（図６の（ｄ））が、アドレスＳＹＮＣ検出回路１２３から出力される。
【００５４】
なお、上述のようにＦＣＭの検出から固定遅延時間後にＳＹＮＣ検出窓を開けるように構成されているが、この固定遅延時間は図３のアドレスセグメントのフォーマットから理解されるようにＦＣＭフィールドの終了から同期フィールドの開始までの期間に相当する期間である。これにより、同期フィールドのＳＹＮＣパターンが到来すると予想されるタイミングで検出窓を開け、ＳＹＮＣパターンの検出を行なっている。
【００５５】
なお、装置を構成する部品や回路素子のばらつき等によって、必ずしも一定の遅延時間を実現できない場合がある。そこで、遅延時間可変の遅延回路１２１をさらに設け、製品の出荷時等にこれを調整して、全体として正確な固定遅延時間の実現を図っている。
【００５６】
上述のようにして、ＳＹＮＣ検出信号（図６の（ｄ））が出力されると、これによってアドレスセグメントの同期フィールドに引続くアドレスフィールド（図３）の開始位置が特定されたことになり、再生データの流れの中からアドレスフィールドのアドレス情報を切出すことが可能となる。
【００５７】
次に、図７は、図５のアドレスＳＹＮＣ検出回路１２３の基本的な構成を示すブロック図である。
【００５８】
図７を参照して、図５のＡＤ変換器１２４からのアドレスデータは、アドレスＳＹＮＣ検出回路１２３の一方の入力を介してシフトレジスタ１２５にシリアルに入力される。一方、８ビットのレジスタ１２６には、予め同期フィールドのＳＹＮＣパターン“１０００１１１０”が記憶されている。
【００５９】
そして、シフトレジスタ１２５に順次入力されラッチされた８ビットの入力アドレスデータと、レジスタ１２６の８ビットのＳＹＮＣパターンとが、対応するビットごとに比較器１２７で比較される。両者のパターンが完全に一致（フルマッチング）したときにのみ同期検出を示す信号が比較器１２７から出力され、ＡＮＤゲート１２８の一方入力に与えられる。
【００６０】
ＡＮＤゲート１２８の他方入力には、図５の検出窓発生回路１２２からのＳＹＮＣ検出窓信号が、アドレスＳＹＮＣ検出回路１２３の他方入力を介して入力される。この結果、ＳＹＮＣ検出窓信号がＨレベルとなり検出窓が開いている期間中（図６の（ｂ））に比較器１２７から検出出力が出力された場合にのみ、その検出出力がアドレスＳＹＮＣ検出信号（図６の（ｄ））としてＡＮＤゲート１２８から出力されることになる。
【００６１】
以上の動作は、図４のＰＬＬ回路１１０が順調に機能し、ＰＬＬ回路１１０がロックしてジッタ成分の少ないクロック信号が装置の各要素に供給されている場合の動作である。図８は、このような定常状態（ＰＬＬロック時）における入力アドレスデータのシフタレジスタ１２５へのラッチのタイミングを示すタイミング図である。
【００６２】
図８において（ａ）は入力アドレスデータであり、（ｂ）はアドレスデータをサンプリングするクロック信号である。各クロックはＤＣＢの周波数であり、前述のように６ＤＣＢで１ＡＤＢに相当している。
【００６３】
図８において、入力アドレスデータの立上がりまたは立下がりのエッジに応じて図示しないカウンタがリセットされ、次に到来するクロックからカウンタは０，１，２のカウントを繰返す。そしてカウント値０のときに入力アドレスデータは矢印のタイミングでラッチされる。図８の例では、まず入力アドレスデータの立上がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“１”のラッチが行なわれる。次に、入力アドレスデータの立下がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“０”のラッチが行なわれる。以下、０，１，２のカウント値が反復され、カウント値０ごとに対応するクロックの立下がりタイミングでデータがラッチされることになる。
【００６４】
図８の定常状態では、ＳＹＮＣパターンに相当するデータ“１０００１１１０”が下向き矢印のタイミングで順次取込まれシフトレジスタにラッチされていく様子が表わされている。この取込みの分解能はＰＬＬから供給されるクロックの周波数によって変化する。
【００６５】
すなわち、図９は、ＰＬＬのロックが外れ、供給されるクロックの周波数が下がり、この結果入力アドレスデータから取込まれるデータが欠落している状態を示している。また図１０は逆に、供給されるクロックの周波数が上がり、入力アドレスデータから余分なデータが取込まれている状態を示している。
【００６６】
このように、図９および図１０に示した非定常状態（ＰＬＬのロックが外れた状態）では、図７に関連して先に説明したＳＹＮＣパターンのフルマッチングは不可能となり、アドレスＳＹＮＣ検出はもはやできなくなる。
【００６７】
先に述べたように、ＰＬＬ回路１１０がロックした状態では、同期検出は問題なく実行できるが、光磁気ディスクの記録再生装置では、必ずしもＰＬＬがロックした状態だけで同期検出が行なわれるものではない。
【００６８】
たとえばトラックジャンプやスチル再生の際にはトラッキングが乱れ、ＰＬＬ回路１１０はロックできなくなることがある。たとえばピックアップが次の再生位置へジャンプした後、ディスクからデータを読取ろうとすると、ＰＬＬがロックするまでの間、安定したクロックは供給されない。その一方で、ジャンプ中のピックアップが現在どこにいるかを常に特定する必要があり、クロックがいかに乱れていてもアドレスを検出する必要がある。そしてアドレス検出の前提として同期検出を行なわなければならない。
【００６９】
しかしながら、前述のような８ビットのＳＹＮＣパターンのフルマッチングによる検出では、このようにクロックが乱れた状態（図９および図１０に示すような非定常状態）では同期検出は不可能である。
【００７０】
本発明の実施の形態によれば、ＰＬＬのロック状態すなわちクロックの供給状態を考慮して、ＳＹＮＣパターンのフルマッチングではなく、部分的に指定されたＳＹＮＣパターンのマッチングの検出により、同期検出が行なわれる。
【００７１】
図１１は、この発明の実施の形態によるアドレスＳＹＮＣ検出回路１２３の構成を示す概略ブロック図であり、図１２は、図１１の比較器１２９の詳細な構成を示すブロック図である。
【００７２】
図１１および図１２に示した実施の形態においては、レジスタ１２６に記憶された８ビットのＳＹＮＣパターン“１０００１１１０”のすべてではなく、ある部分のみをマッチングの対象のビットとしてユーザが予め指定するものである。
【００７３】
８ビットのＳＹＮＣパターン“１０００１１１０”のうちどのビットを観測の対象とするかを指定するデータは、レジスタ１３０および１３１に設定される。
【００７４】
レジスタ１３０には最初の同期パターンとしての４ＡＤＢ長の同期フィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されており、レジスタ１３１には、２番目の同期パターンとしての４ＡＤＢ長のＲｅｓｙｎｃフィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されている。
【００７５】
これらのレジスタ１３０，１３１に記憶されたデータ“０”は８ビットのＳＹＮＣパターン“１０００１１１０”のうち対応するビットをマスクする機能を有し、データ“１”はＳＹＮＣパターンの対応するビットと対応するアドレスデータとの比較を可能にする機能を有している。
【００７６】
すなわち、図１１を参照して、最初の同期フィールドの検出時にはＰＬＬが十分にロックしておらず、クロックが不安定なため、読取れないアドレスデータが多く、８ビットのフルマッチングは事実上困難である。そこで、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部の４ビット“００１１”のみをマッチングの対象ビットとして観測し、両端の２ビット“１０”および“１０”は切捨てるように構成したものである。これに対し、最初の同期フィールドに近接した後のＲｅｓｙｎｃフィールドでは、上述の最初の同期フィールド位置でのクロック位相調整の結果、クロック位相が大きくずれている可能性が低いため同期検出が容易になっている。そこで、マッチングの対象となるビットをＳＹＮＣパターンの中心の６ビット“０００１１１”に拡大したものである。
【００７７】
より詳細に、最初の同期フィールドの検出時には、スイッチ群１３２は、レジスタ１３０に記憶されているデータ“００１１１１００”を比較器１２９に与えるよう、図示しない制御回路からの制御信号によって切換えられる。
【００７８】
図１２を参照すると、８ビットの各々ごとに、シフトレジスタ１２５からのアドレスデータビットと、レジスタ１２６からのＳＹＮＣパターンビットとが対比され、両者のビットがともに“０”のときまたはともに“１”のとき、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの各々から“１”が出力され、それ以外の場合には“０”が出力される。
【００７９】
ここで、レジスタ１３０からの対応するＳＹＮＣ観測指定ビットが“０”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートからは常時“１”が出力され、当該アドレスデータとＳＹＮＣパターンとの対比結果はマスクされることになる。
【００８０】
一方、レジスタ１３０からの対応するＳＹＮＣ観察指定ビットが“１”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートから出力されることになる。
【００８１】
すなわちレジスタ１３０のデータパターンが“００１１１１００”であれば、中央の４ビットに相当する部分のみにおいてアドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の４ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００８２】
次に、Ｒｅｓｙｎｃフィールドの検出時には、スイッチ群１３２はレジスタ１３１に記憶されているデータ“０１１１１１１０”を比較器１２９に与えるように切換わる。上述の場合と同様に、レジスタ１３１からの対応するＳＹＮＣ観測指定ビットが“０”であれば常時“１”がＡＮＤ回路１２９ｐに与えられ、“１”であればＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＡＮＤ回路１２９ｐに与えられる。すなわち、レジスタ１３１のデータパターンが“０１１１１１１０”であれば、中央の６ビットに相当する部分においてのみ、アドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の６ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００８３】
なお、上述の実施の形態では、最初の同期フィールドと後続のＲｅｓｙｎｃととで同じＳＹＮＣパターン“１０００１１１０”を用いていたが、両者は互いに異なるＳＹＮＣパターンであってもよい。その場合にはＲｅｓｙｎｃの同期パターンを記憶したレジスタがさらに１つ必要となる。
【００８４】
以上のように、この発明の実施の形態によれば、最初の同期検出のときにはマッチングの観測ビット数を少なくし、２回目の同期検出のときにはマッチングの観測ビット数をより多くしている。これにより、ＰＬＬが未だ十分にロックしていない１回目の検出時でも、同期検出が可能となり、さらに２回目の検出時にはより確実な同期検出が可能となる。
【００８５】
なお、レジスタ１３０，１３１に設定される観測指定ビットは、ユーザがディスク装置のばらつきなどを考慮して経験的に適当な範囲に決定し、図示しないコントローラ等を介して設定するものであり、図１１に示したものは例示にすぎない。
【００８６】
以上のようにして同期検出が行なわれると、後続のアドレス情報の切出し位置が特定され、アドレス情報が抽出されることになる。しかしながら、ＰＬＬ回路が非常に不安定な状態にありクロック信号がいつまでも安定しない場合、光磁気ディスク上のアドレス情報そのものが何らの原因で破壊されている場合、光磁気ディスクの温度特性等により信号が極めて読取にくくなっている場合などには、同期検出に引続いて抽出されたデータであっても、現実にはアドレスセグメントのアドレスデータであるとは限らず、したがって、抽出されたデータがアドレスデータであるか否かを判断する必要がある。
【００８７】
この発明の実施の形態によれば、同期検出によって抽出されたデータがアドレスデータであるか否かを判断するアドレス検出回路が設けられており、図４に示した記録再生装置ではアドレス検出回路１１１によって実現されている。
【００８８】
以下に、この発明の実施の形態におけるアドレス検出の原理について説明する。一般に、アドレスデータは、バイフェーズルールによって光磁気ディスク上に書込まれている。簡単に説明すると、バイフェーズルールとは、情報の“０”を“１０”の波形で表現し、情報の“１”を“０１”の波形で表現する方法である。
【００８９】
アドレスデータは必ずバイフェーズルールによって光磁気ディスクに書かれているため、同期検出に引続いて抽出されたデータがアドレスデータであるか否かは、抽出された当該データがバイフェーズルールによって書かれたデータであるか否かをチェックすることにより判断することができる。このようなチェックをバイフェーズルールチェックと称する。
【００９０】
したがって、もしも同期検出に引続いて抽出されたデータがバイフェーズルールで表現されたデータでなければ、同期検出は誤っており、抽出されたデータはアドレスデータとは関係のないデータであるものと判断し、アドレス未検出状態となる。このような場合には、アドレス検出のためのシーケンサが停止し、次のＦＣＭの検出を待ってアドレス検出動作を繰返すこととなる。
【００９１】
この発明の実施の形態では基本的に、まず同期検出がなされた後に、バイフェーズルールのチェックを行ない、検出されたデータがバイフェーズルールで書かれていたことが検出された（バイフェーズルールチェックＯＫ）場合に、アドレス検出の前提条件をパスしたものとする。そして、この場合に限り、追加の種々の検出が行なわれる。以下に、アドレス検出の種々の方式について説明する。
【００９２】
［実施の形態１］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１およびＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、すべての検出結果が良好な場合にのみアドレスデータの検出が正しく行なわれていたものと判断する。
【００９３】
図１３は、このような実施の形態１の設定条件がすべて満たされている場合を示すタイミング図である。
【００９４】
図１３を参照して、ＦＣＭ（ａ）の検出後、前述の同期検出信号（ｂ）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｃ）。
【００９５】
その後、ＣＲＣ１のエラーチェック動作（斜線部）が開始されるまで、バイフェーズルールチェックは行なわれ、ＣＲＣ１によりアドレスデータが正しく読めた場合にはＣＲＣ１ＯＫフラグはＨレベルに立上がる（ｄ）。
【００９６】
その後、ＣＲＣ２のエラーチェック動作（斜線部）が開始されるまでの期間、再度バイフェーズルールチェックが行なわれ、ＣＲＣ２によりアドレスデータが正しく読めた場合には、ＣＲＣ２ＯＫフラグはＨレベルに立上がる（ｅ）。
【００９７】
一方、アドレス周期信号（ｆ）は、アドレスセグメントのウィンドウとなる信号である。アドレスセグメントは、３９セグメント周期でディスク上に形成されており、したがってアドレスデータは３９ＦＣＭの周期で検出されることになる。すなわち、このアドレス周期信号（ｆ）は、アドレス検出信号（ｇ）が発生するたびに、図示しないカウンタをリセットし、以後ＦＣＭを３９個カウントすることによってアドレスセグメントのタイミングを見出し、その都度パルス状のアドレスウィンドウを発生する信号である。
【００９８】
図１３の例では、アドレスの検出タイミングがアドレス周期信号のアドレスウィンドウに適合している状態を示している。しかし、最初のアドレス検出のタイミングではアドレス周期は未だとれていないため、図１３のようなタイミングでアドレスウィンドウは発生していない。このため、最初の検出タイミングでは、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）が検出されれば、あるいはそれに加えて設定により、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）または一方（ＯＲ）でエラーなし（ｄ，ｅ）が検出されれば、とりあえずアドレス検出信号（ｇ）を発生することとしている。
【００９９】
このアドレス検出信号（ｇ）を初期信号として３９個ＦＣＭをカウンタで繰返しカウントすることにより、以後はアドレス周期が確定し、図１３に示すようなタイミングでアドレス周期信号のアドレスウィンドウが発生することになる。なお、後述する実施の形態２〜５のいずれにおいても、同様にして、アドレス周期信号（ｆ）の周期は、最初の検出時にアドレス周期を考慮せずに検出されたアドレス検出信号（ｇ）を初期信号として３９個のＦＣＭを繰返しカウントすることにより確定されるものとする。
【０１００】
したがって、図１３の実施の形態１の状態では、すでにアドレス周期信号の周期は確定しており、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）に加えて、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出され（ｄ，ｅ）、かつ検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合にのみ、アドレスデータの検出が正しく行なわれたものとみなしてアドレス検出信号（ｇ）が発生する。
【０１０１】
このように、同期検出＋バイフェーズルールチェックＯＫに加えて、ＣＲＣ１，ＣＲＣ２の双方のエラー検出結果までアドレス検出条件に加味すると、厳密なアドレス検出が行なえる一方、データの状態が少しでも劣化すると、検出率が著しく低下してしまうことが考えられる。
【０１０２】
この発明の以下の実施の形態においては、アドレス検出のための条件設定に自由度を持たせることにより、光磁気ディスクから再生されるデータの状況に応じたアドレス検出を可能にしている。
【０１０３】
［実施の形態２］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１またはＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、ＣＲＣ１またはＣＲＣ２のいずれか一方でエラーがないと判断され、かつアドレス周期信号のアドレスウィンドウが検出された場合にのみ、アドレスデータの検出が正しく行なわれたものと判断する。
【０１０４】
図１４は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ１でエラーなしが判断され（ｄ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示し、図１５は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ２でエラーなしが判断され（ｅ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示している。前述の実施の形態１では、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出されなければアドレス検出とみなされないのに対し、この実施の形態２では、ＣＲＣ１，ＣＲＣ２の一方（ＯＲ）でエラーなしと検出されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１０５】
すなわち、この実施の形態２では、前述の実施の形態１に比べて、アドレス検出のための設定条件が緩和されており、再生データの状態が良好ではない場合でも、アドレス検出率が低下することを防いでいる。
【０１０６】
［実施の形態３］
同期検出に加えてバイフェーズルールチェックＯＫであれば、ＣＲＣ１，ＣＲＣ２のエラーチェックは加味せず、アドレス周期信号のアドレスウィンドウが検出されればアドレスでの検出が正しく行なわれたものと判断する。
【０１０７】
図１６は、このような実施の形態３による設定条件が満たされた状態を示すタイミング図であり、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味することなく（ＣＲＣ  ＯＦＦ）、検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１０８】
したがって、この実施の形態３では、前述の実施の形態２に比べて、さらにアドレス検出のための設定条件が緩和されており、再生データの状態がさらに不良の場合でも、アドレス検出率が低下することを防いでいる。
【０１０９】
図１７は、このようなアドレス検出のための設定条件の組合せの表を示す図である。この表の第１行に示すように同期検出＋バイフェーズルールチェックの前提条件をパスできなかった場合（ＮＧ）、ＣＲＣ１，ＣＲＣ２のエラーチェック、アドレス周期信号の検出は行なわれない。
【０１１０】
第２行〜第４行は、同期検出＋バイフェーズルールチェックＯＫを前提として、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味しない場合（ＯＦＦ）、ＣＲＣ１，ＣＲＣ２の双方のエラーなしを加味する場合（ＡＮＤ）、ＣＲＣ１，ＣＲＣ２のいずれか一方のエラーなしを加味する場合（ＯＲ）であって、アドレス周期信号が検出されない（ＯＦＦ）場合を示している。
【０１１１】
アドレス周期信号のアドレスウィンドウが検出されなければアドレス検出の確度は下がるが、アドレス検出とみなすように設定することは可能である。前述のように周期信号のアドレスウィンドウは最初のアドレス検出時には出てこないことがあっても、とりあえず発生したアドレス検出信号を初期信号としてＦＣＭを３９個カウントすれば３９セグメントごとに必ず発生する。
【０１１２】
一方、第５行〜第７行は、上述のＣＲＣ１，ＣＲＣ２のエラーチェックがＯＦＦ，ＡＮＤ，ＯＲの場合であって、アドレス周期信号のアドレスウィンドウが検出されている（ＯＮ）場合を示している。すなわち、第５行目は、図１６の実施の形態３に相当する設定条件の組合せであり、第６行目は、図１３の実施の形態１に相当する設定条件の組合せであり、第７行目は、図１４および図１５の実施の形態２に相当する設定条件の組合せである。
【０１１３】
ところで、上述の各実施の形態では、同期検出とバイフェーズルールチェックＯＫをアドレス検出の最低条件としている。
【０１１４】
しかしながら、光磁気ディスクによっては、データの状態が劣悪なものもあり、バイフェーズルールチェックをアドレス検出の前提条件とすると全くアドレスが読めなくなってしまうことが考えられる。そこで、この発明の実施の形態においては、アドレス検出の自由度をさらに増大させ、バイフェーズルールチェックの結果がエラーであっても、先行するアドレス検出信号によってアドレス周期信号の周期が確定し、アドレス周期信号のアドレスウィンドウが検出されればアドレス検出とみなしている。
【０１１５】
［実施の形態４］
図１８は、バイフェーズルールチェックがエラーでもアドレス検出とみなされる場合の設定条件を示すタイミング図である。
【０１１６】
図１８を参照して、ＦＣＭ（ａ）の検出後、同期検出信号（ｂ）が得られているが、バイフェーズルールエラーフラグ（ｃ）は、一旦リセットされた後、Ｈレベルとなってバイフェーズルールエラーの発生を示している。
【０１１７】
この状態において、アドレス周期信号（ｆ）については先に検出されたアドレス検出信号を基に３９個のＦＣＭを繰返しカウントすることによってアドレス周期が確定しているものとし、図１８に示すようにアドレスウィンドウが検出されたため、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。すなわちアドレス周期信号（ｆ）は、上述のように先行するアドレスセグメントから３９ＦＣＭ周期で繰返しており、この周期信号のアドレスウィンドウ内にアドレスデータがあるものと考えられるからである。
【０１１８】
［実施の形態５］
図１９は、バイフェーズルールエラーに加えて、同期検出すら行なわれていない状態を示している。このような場合であっても、先に検出されたアドレス検出信号を基にアドレス周期信号の周期が確定してアドレス周期信号（ｆ）のアドレスウィンドウが検出され、アドレス検出タイミングがアドレスウィンドウに適合している場合に、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。
【０１１９】
図２０は、アドレス検出回路１１１（図４）のうち、上述の実施の形態１〜５を実現する部分を抽出して示す概略ブロック図である。
【０１２０】
図４の信号演算出回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ検出回路２００、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３に与えられる。
【０１２１】
ＳＹＮＣ検出回路２００は、同期検出信号（ｂ）を発生してシーケンサ２０４に与える。シーケンサ２０４は、この同期検出信号をもとに、バイフェーズルールチェック回路２０１によるバイフェーズルールチェック実行のタイミングを規定する信号と、ＣＲＣ１チェック回路２０２によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路２０３によるエラーチェックのタイミングを規定する信号とを発生し、それぞれ対応する回路に与えている。
【０１２２】
これにより、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３は、前述の各実施の形態において定められたタイミングで、それぞれバイフェーズルールのエラーチェック、ＣＲＣ１のエラーチェック、ＣＲＣ２のエラーチェックを実行する。これらのエラーチェックの結果はすべて判断回路２０５に与えられる。
【０１２３】
一方、アドレス検出ウィンドウ作成回路２０６からは、アドレス周期信号（ｆ）が発生し、判断回路２０５に与えられる。
【０１２４】
判断回路２０５においては、上述の各実施の形態において説明した設定条件の任意の組合せが予めユーザによって図示しないレジスタ等に設定されているものとする。そして判断回路２０５は、設定された組合せに応じて、アドレス検出を判断し、アドレス検出信号（ｇ）を出力する。
【０１２５】
出力されたアドレス検出信号（ｇ）は、アドレス検出ウィンドウ作成回路２０６にフィードバックされる。アドレス検出ウィンドウ作成回路２０６はカウンタで構成され、このフィードバックされたアドレス検出信号によってリセットされ、３９個のＦＣＭのカウントを開始し、次の周期のアドレス周期信号を発生して判断回路２０５に与える。
【０１２６】
ところで、上述の各実施の形態のように組合された設定条件に基づいてなされたアドレス検出の結果に応じて、適切なアドレス値を選択して表示する必要がある。
【０１２７】
図２１は、図１７の設定条件の組合せの表に加えて、それぞれの場合のアドレス値の選択方法を示す表である。
【０１２８】
図２１の表の第１行は、図１７の表の第１行と同様にＮＧである。
第２行〜第６行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用しない（ＯＦＦ）場合を示している。これらの場合において、第２行のようにＣＲＣエラーチェックを使用しない場合（ＯＦＦ）には、現検出値が誤っているかの判定ができないので、とりあえず生のアドレス検出値をアドレス値として選択し、表示する。
【０１２９】
一方、第３行〜第６行のようにＣＲＣエラーチェックを使用する場合（ＡＮＤ，ＯＲ）、エラーチェックの結果に応じて、アドレス値として生の検出値を選択するか、または前のアドレス値をそのまま保持する（前値保持）。すなわち、ＣＲＣエラーチェックの結果、現検出値が誤っていると判断された場合には、誤ったアドレスをそのまま表示するか、アドレスの前値を保持するかのいずれかの選択を、ユーザの事前の設定に従ってすることができる。
【０１３０】
なお、第２行〜第６行のようにアドレス周期信号を使用しない（ＯＦＦ）の場合、アドレス値の推定が困難なため、補間値の作成（前値＋１）は行なわない。
【０１３１】
第７行〜第１５行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用する（ＯＮ）場合を示している。これらの場合においてアドレス周期信号を使用しているのでアドレス値の推定が可能なため、ＣＲＣエラーチェックが使用されない（ＯＦＦ）の場合、およびＣＲＣエラーチェックが使用される場合（ＡＮＤ，ＯＲ）の各々において、ユーザの事前の設定に従い、アドレス値を、生の検出値、補間値、前値保持のいずれかから選択することができるる。
【０１３２】
図２２は、図２１の表に従ったアドレス値の選択を実行するアドレス検出回路１１１（図４）の部分を示す概略ブロック図である。
【０１３３】
図２２に示した回路は、図２０に示した回路に、フレームおよびバンドのアドレス読出回路２０７、トラック１のアドレス読出回路２０８、トラック２のアドレス読出回路２０９、およびアドレス値選択回路２１０を追加したものである。
【０１３４】
アドレス読出回路２０７、２０８、２０９は、それぞれ、図４の信号演算回路１００から与えられる信号ＲＰＰを受取る。また、シーケンサ２０４は、同期検出信号をもとにアドレス読出回路２０７，２０８，２０９の動作タイミングを規定する信号を発生する。その他の図２０に示した回路と共通する部分については説明を繰返さない。
【０１３５】
図３のアドレスセグメントのアドレスフィールドのフォーマットから明らかなように、フレームおよびバンドのアドレス読出回路２０７からはフレームおよびバンドのアドレスが読出されてアドレス値選択回路２１０に与えられる。
【０１３６】
一方、トラックアドレス１についてはＣＲＣ１のエラーチェックがなされ、その結果に応じてトラック１のアドレス読出回路２０８からトラックアドレス１が読出されてアドレス値選択回路２１０に与えられる。また、トラックアドレス２についてはＣＲＣ２のエラーチェックがなされ、その結果に応じてトラック２のアドレス読出回路２０８からはトラックアドレス２が読出されてアドレス値選択回路２１０に与えられる。
【０１３７】
アドレス値選択回路２１０にはアドレス検出ウィンドウ形成回路２０６からアドレス周期信号も与えられる。アドレス値選択回路２１０は、図２１の表に示した予めユーザによって設定された選択方法に基づいて、ＣＲＣのエラーチェック結果およびアドレス周期信号のアドレスウィンドウの有無に応じて、アドレス読出回路２０７，２０８，２０９から読出したアドレス信号を用いて、生の検出値として、前値保持として、または前値に＋１する補間値として、のいずれかとして選択し表示する。
【０１３８】
以上のように、この発明の実施の形態によれば、アドレス検出のための設定条件の組合せに大きな自由度を持たせることにより、データの状況に応じた検出率でアドレス検出を行なうことが可能となる。また組合せごとにエラーチェックの結果に応じてアドレス値を選択表示することが可能となる。
【０１３９】
［改良された実施の形態］
以上のようにしてアドレス検出回路でアドレス検出信号が発生するときに、これに応じて記録再生装置の各部の回路を動作させるための、特にリード／ライト動作のための開始信号が生成されることになる。
【０１４０】
通常は、アドレスの周期がロックしたか否かをまず調べ、アドレスの周期がロックしてからリード／ライトを開始することが考えられる。アドレスの周期がロックしたか否かは、アドレス周期信号の周期でアドレスウィンドウにアドレス検出信号が何回連続して入ったかを検出することによって判断される。すなわち、アドレスウィンドウにアドレス検出信号が所定回数連続して入ったことにより、アドレスの周期がロックしたものと判断され、逆にアドレスウィンドウにアドレス検出信号が所定回数連続して入らなかったことによりアドレス周期のロックがリリースされたことが判断される。
【０１４１】
この方法では、アドレスの周期がロックしたことが判定されてから、リード／ライトをしたいアドレス（フレーム番号、トラック番号、バンド番号）を検出し、当該アドレスが検出された所から、リード／ライト動作が開始されることになる。
【０１４２】
しかしながら、上述のようにアドレスの周期のロックを判定してからリード／ライトを開始しようとすると次のような問題点が生じる。
【０１４３】
すなわち、アドレスの周期はロックしたままで偶発的に光学ピックアップ位置が隣接するトラックのアドレスにシフトしてしまうことがあり、そのような場合には、正しいアドレスからリード／ライトを開始することができなくなる。
【０１４４】
また、現実には、アドレス周期がロックする直前のほぼ安定した状態であれば、動作（特にリード動作）を開始することが可能であるが、完全にロックするのを待っていたのではリード動作の開始が遅れ、動作の反応性を向上させることができない。
【０１４５】
この発明は、アドレス周期のロック／リリースの判定とは別に、並行してアドレスの連続性を検出し、リード／ライトの開始を独自に判断しようとするものである。
【０１４６】
より特定には、アドレス周期がロックする前に、開始アドレスから任意に設定したアドレス周期数だけさかのぼった時点から連続してアドレス検出ができるか、そしてアドレス値が正しいかを判断し、設定回数だけ連続してこれらの検出ができれば、アドレスの連続性が保証されたとしてリード／ライト動作を開始するように構成したものである。
【０１４７】
図２３は、この発明の実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図であり、以下に説明する点を除いて図４に示した記録再生装置の構成と同じである。したがって、共通する部分についての説明は繰返さない。
【０１４８】
図２３において、アドレス検出回路１１１は、先に説明したアドレス検出信号を出力してロック／リリース判定回路３００およびリード／ライト制御回路３０１に与えるとともに、アドレス値をリード／ライト制御回路３０１に与える。
【０１４９】
一方、リード／ライト制御回路３０１には、ＰＬＬ回路１１０からＰＬＬ回路がロックしているか否かを示すフラグが入力される。
【０１５０】
ロック／リリース判定回路３００は、アドレス検出信号が周期的にアドレスウィンドウに連続して入っているかあるいは入っていないかを判定し、アドレス周期がロックしたか、またはロックがリリースしたかを示す信号を発生してコントローラ１１２に与える。
【０１５１】
一方、リード／ライト制御回路３０１は、アドレス周期のロックとは無関係に、アドレスの連続性を検出してリード／ライトの開始を判定し、リード／ライト開始信号を発生して、コントローラ１１２と、ヘッダ検出回路１０７と、データ復調器１０８と、データ変調器１１４とに与える。
【０１５２】
図２４は、図２３のリード／ライト制御回路３０１の構成を示すブロック図であり、図２５〜図２７は、その動作を説明するタイミング図である。
【０１５３】
以下の実施の形態において、たとえば開始アドレスを、フレーム番号Ｎ、トラック番号１、バンド番号５として動作を説明する。また、当該開始アドレスを含めて３アドレス周期分さかのぼったアドレス（前方一致アドレス）からのアドレスの連続性を確認するものとする（前方一致指定数が３）。
【０１５４】
図２４において、まず前方一致指定数設定レジスタ３０２に、ユーザによって上述の前方一致指定数３が設定されているものとする。
【０１５５】
アドレス値予想カウンタ３０３は、開始（フレーム）アドレスＮから前方一致数３だけ逆算して予想（フレーム）アドレス値Ｎ−２をカウントする。なお、図２５において、（ｅ），（ｆ），（ｇ）は、予想アドレス値を示している。
【０１５６】
アドレス値予想カウンタ３０３のカウント値である予想（フレーム）アドレス値Ｎ−２は、アドレス値比較回路３０４の一方比較入力に与えられる。アドレス値比較回路３０４の他方比較入力には、図２３のアドレス検出回路１１１から検出アドレス値（図２５の（ａ））が入力され、アドレス検出信号（図２５の（ｂ））のタイミングで、双方のアドレス値が比較される。
【０１５７】
図２５の例に示すように、（ａ）のアドレスセグメントにおける入力アドレス値Ｎ−２と、（ｅ）の予想（フレーム）アドレス値Ｎ−２とが一致すれば、アドレス値比較回路３０４はカウントアップ信号を発生し、アドレス値予想カウンタ３０３と、アドレス値前方一致数計上カウンタ３０５とに与える。アドレス値前方一致数計上カウンタ３０５のカウント値（図２５の（ｃ））は、このカウントアップ信号によって１にカウントアップされる。また、アドレス値予想カウンタ３０３の予想（フレーム）アドレス値（ｅ）はＮ−１にカウントアップされる。
【０１５８】
次のアドレス周期で、（ａ）のアドレスセグメントにおける入力アドレス値Ｎ−１と、（ｅ）の予想（フレーム）アドレス値Ｎ−１とが一致すれば、アドレス値比較回路３０４はカウントアップ信号を発生し、アドレス値予想カウンタ３０３と、アドレス値前方一致数計上カウンタ３０５とに与える。アドレス値前方一致数計上カウンタ３０５のカウント値（ｃ）は、このカウントアップ信号によって２にカウントアップされる。またアドレス値予想カウンタ３０３の予想（フレーム）アドレス値（ｅ）はＮにカウントアップされる。
【０１５９】
次のアドレス周期で、（ａ）のアドレスセグメントにおける入力アドレス値Ｎと、（ｅ）の予想（フレーム）アドレス値Ｎとが一致すれば、アドレス値比較回路３０４はカウントアップ信号を発生し、アドレス値予想カウンタ３０３と、アドレス値前方一致数計上カウンタ３０５とに与える。アドレス値前方一致数計上カウンタ３０５のカウント値（ｃ）はこのカウントアップ信号によって３にカウントアップされる。
【０１６０】
アドレス値前方一致数比較回路３０６の一方比較入力には、前方一致指定数設定レジスタ３０２から予め設定された前方一致指定数３が入力され、他方比較入力には、アドレス値前方一致数計上カウンタ３０５から前方一致数計上カウント値３が入力される。アドレス値前方一致数比較回路３０６は、アドレス検出信号（ｂ）のタイミングで双方の入力値を比較し、一致すればリード／ライト開始信号（ｄ）を発生する。
【０１６１】
すなわち、開始アドレスを含めて３回連続してアドレス検出がなされしかも検出アドレス値が予想アドレス値と一致したことから、アドレスの連続性が保証されたものとみなし、ロック／リリース判定回路３００によるアドレス周期のロック／リリースの判定とは関係なく、リード／ライトの開始を決定するものである。
【０１６２】
ただし、ＰＬＬがロックしていなければ、データの正しいリード／ライトは不可能なため、そのような場合にはＰＬＬ回路１１０からフラグがＰＬＬ状態判断回路（ＡＮＤゲート）３０７に与えられ、リード／ライト開始信号（ｄ）の出力は阻止される。
【０１６３】
図２６および図２７は、入力アドレス値と予想アドレス値との間に不一致が生じ、アドレス値前方一致数計上カウンタ３０５の前方一致数計上カウント値が、予め設定された前方一致指定数に到達しなかった場合を示しており、これらの場合にはリード／ライト開始信号（ｄ）は発生しない。
【０１６４】
以上のように、この発明の実施の形態によれば、一応アドレス周期がロックしているものの、偶発的に光学ピックアップ位置がシフトしてしまっているような場合であっても、アドレスの連続性が別途保証された上でリード／ライトを開始しているため、誤ったアドレスからリード／ライトを開始することはない。
【０１６５】
また、この発明の実施の形態によれば、アドレス周期のロック／リリースを判定する回路と別個にリード／ライトの開始を判断する回路を設けたため、リード／ライト開始の反応性が向上した。すなわち、アドレス周期がロックしてから後に、リード／ライトの開始の判定を行なっていては、処理遅延が生じるが、この発明ではアドレス周期のロック判定と並行してリード／ライト開始の判定を行なっているため、そのような処理遅延は生じない。
【０１６６】
特に、アドレス周期のロックの直前に開始アドレスがあるような場合であっても、開始アドレスを検出し動作（特にリード動作）を開始することができる。
【０１６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】  光磁気ディスク上の信号記録形態と信号フォーマットとの関係を模式的に示す図である。
【図２】  記録データの１フレームのフォーマットを詳細に示す模式図である。
【図３】  フレームを構成するアドレスセグメントのフォーマットを詳細に示す模式図である。
【図４】  この発明の実施の形態による光磁気記録再生装置の概略ブロック図である。
【図５】  アドレス検出回路のうち同期検出回路として機能する部分を示す概略ブロック図である。
【図６】  同期検出回路の動作を説明するタイミング図である。
【図７】  同期検出回路を構成するアドレスＳＹＮＣ検出回路の基本構成を示すブロック図である。
【図８】  位相がロックした場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図９】  位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１０】  位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１１】  この発明の実施の形態によるアドレスＳＹＮＣ検出回路の構成を示すブロック図である。
【図１２】  図１１の比較器の構成を示すブロック図である。
【図１３】  この発明の実施の形態１の設定条件がすべて満たされた場合を示すタイミング図である。
【図１４】  この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１５】  この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１６】  この発明の実施の形態３の設定条件がすべて満たされた場合を示すタイミング図である。
【図１７】  アドレス検出のための設定条件の組合せの表を示す図である。
【図１８】  この発明の実施の形態４によるアドレス検出信号の補間処理を示すタイミング図である。
【図１９】  この発明の実施の形態５によるアドレス検出信号の補間処理を示すタイミング図である。
【図２０】  この発明の実施の形態１ないし５を実現するアドレス検出回路のブロック図である。
【図２１】  アドレス値の選択方法の表を示す図である。
【図２２】  図２１の表に従ったアドレス値の選択を実行するアドレス検出回路のブロック図である。
【図２３】  この発明の実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【図２４】  この発明のリード／ライト制御回路の構成を示すブロック図である。
【図２５】  この発明のリード／ライト制御回路の動作を説明するタイミング図である。
【図２６】  この発明のリード／ライト制御回路の動作を説明するタイミング図である。
【図２７】  この発明のリード／ライト制御回路の動作を説明するタイミング図である。
【符号の説明】
１  光磁気ディスク、２  フレーム、１００  信号演算回路、１０１  光磁気ディスク、１０２  ピックアップ、１０３  ＢＰＦ、１０４  ＡＤ変換器、１０５  波形等化回路、１０６  ビタビ復号器、１０７  ヘッダ検出回路、１０８  データ復調器、１０９  誤り訂正回路、１１０  ＰＬＬ回路、１１１  アドレス検出回路、１１２  コントローラ、１１３  誤り訂正符号付加回路、１１４  データ変調器、１１５  ＤＡ変換器、１２１  可変遅延回路、１２２  検出窓発生回路、１２３  アドレスＳＹＮＣ検出回路、１２４  ＡＤ変換器、１２５  シフトレジスタ、１２６  レジスタ、１２７  比較器、１２８  ＡＮＤゲート、１２９  比較器、１３０  レジスタ、１３１  レジスタ、１２９ａ，１２９ｂ，…，１２９ｈ  ＯＲゲート、１２９ｉ，１２９ｊ，…，１２９ｏ  ＯＲゲート、１２９ｐ  ＡＮＤ回路、２００  ＳＹＮＣ検出回路、２０１  バイフェーズルールチェック回路、２０２  ＣＲＣ１チェック回路、２０３  ＣＲＣ２チェック回路、２０４  シーケンサ、２０５  判断回路、２０６  アドレス検出ウィンドウ作成回路、２０７，２０８，２０９  アドレス読出回路、２１０  アドレス値選択回路、３００  ロック／リリース判定回路、３０１  リード／ライト制御回路、３０２  前方一致指定数設定レジスタ、３０３  アドレス値予想カウンタ、３０４アドレス値比較回路、３０５  アドレス値前方一致数計上カウンタ、３０６  アドレス値前方一致数比較回路、３０７  ＰＬＬ状態判断回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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