(57)【特許請求の範囲】
【請求項１】
複数のメモリセルであって、該複数のメモリセルのそれぞれは、制御電極とソース領域とドレイン領域とを有する強誘電体メモリトランジスタを含み、該制御電極は、少なくとも２つの異なる分極状態をとり得る強誘電体層を含む、複数のメモリセルと、
実質的に第１の方向に走る複数のワード線と、
該第１の方向に実質的に垂直な第２の方向に走る複数のビット線と、
該第２の方向に走る複数の制御線と、
第１のマルチプレクサおよび第２のマルチプレクサと、
第１の電流検出ユニットおよび第２の電流検出ユニットと
を備え、
該複数のビット線と該複数の制御線とは、各ビット線が該複数の制御線のうちの２つに隣接し、かつ、各制御線が該複数のビット線のうちの２つに隣接するように互い違いに配置されており、
該複数のメモリセルは、各メモリトランジスタの該ソース領域が該複数のビット線のうちの１つに結合され、かつ、各メモリトランジスタの該ドレイン領域が該複数の制御線のうちの１つに結合され、かつ、該制御電極が該複数のワード線のうちの１つに結合されるように配置されており、
該複数のビット線のうちの２つは、該複数のメモリトランジスタのうちの対応するものを介して該複数の制御線のうちの異なる２つに接続されており、
該第１のマルチプレクサは、該複数のビット線のうちの該２つのうちの一方が該第１の電流検出ユニットに接続される第１の動作状態を有しており、
該第１のマルチプレクサは、該複数のビット線のうちの該２つのうちの他方が該第１の電流検出ユニットに接続される第２の動作状態を有しており、
該複数のビット線のうちの他の２つは、該複数のメモリトランジスタのうちの対応するものを介して該複数の制御線のうちの該異なる２つに接続されており、
該第２のマルチプレクサは、該複数のビット線のうちの該他の２つのうちの一方が該第２の電流検出ユニットに接続される第１の動作状態を有しており、
該第２のマルチプレクサは、該複数のビット線のうちの該他の２つのうちの他方が該第２の電流検出ユニットに接続される第２の動作状態を有している、集積メモリ。
【請求項２】
複数のメモリセルであって、該複数のメモリセルのそれぞれは、制御電極とソース領域とドレイン領域とを有する強誘電体メモリトランジスタを含み、該制御電極は、少なくとも２つの異なる分極状態をとり得る強誘電体層を含む、複数のメモリセルと、
実質的に第１の方向に走る複数のワード線と、
該第１の方向に実質的に垂直な第２の方向に走る複数のビット線と、
該第２の方向に走る複数の制御線と、
リードアクセスの間に、該メモリトランジスタを通り、かつ、該複数の制御線と該複数のビット線との間を流れる電流を検出する複数の電流検出ユニットと、
第１のマルチプレクサおよび第２のマルチプレクサと
を備え、
該複数のビット線と該複数の制御線とは、各ビット線が該複数の制御線のうちの２つに隣接し、かつ、各制御線が該複数のビット線のうちの２つに隣接するように互い違いに配置されており、
該複数のメモリセルは、各メモリトランジスタの該ソース領域が該複数のビット線のうちの１つに結合され、かつ、各メモリトランジスタの該ドレイン領域が該複数の制御線のうちの１つに結合され、かつ、該制御電極が該複数のワード線のうちの１つに結合されるように配置されており、
該複数の電流検出ユニットのそれぞれは、該複数のビット線のうちの対応する１つに接続されており、
該複数の電流検出ユニットは、第１の電流検出ユニットおよび第２の電流検出ユニットを含み、
該複数のビット線のうちの２つは、該複数のメモリトランジスタのうちの対応するものを介して該複数の制御線のうちの異なる２つに接続されており、
該第１のマルチプレクサは、該複数のビット線のうちの該２つのうちの一方が該第１の電流検出ユニットに接続される第１の動作状態を有しており、
該第１のマルチプレクサは、該複数のビット線のうちの該２つのうちの他方が該第１の電流検出ユニットに接続される第２の動作状態を有しており、
該複数のビット線のうちの他の２つは、該複数のメモリトランジスタのうちの対応するものを介して該複数の制御線のうちの該異なる２つに接続されており、
該第２のマルチプレクサは、該複数のビット線のうちの該他の２つのうちの一方が該第２の電流検出ユニットに接続される第１の動作状態を有しており、
該第２のマルチプレクサは、該複数のビット線のうちの該他の２つのうちの他方が該第２の電流検出ユニットに接続される第２の動作状態を有している、集積メモリ。
【発明の詳細な説明】
【０００１】
本発明は、それぞれ、強誘電体メモリトランジスタを含むメモリセルを有する集積メモリに関する。
【０００２】
強誘電体半導体メモリは、ＵＳ  ５，５４１，８７１  Ａに記載される。ＵＳ  ５，５４１，８７１  Ａのメモリセルのそれぞれは、強誘電体メモリトランジスタからなる。強誘電体トランジスタは、強誘電体ゲート誘電体を含む。電圧パルスをトランジスタの制御電極に印加することによって、強誘電体材料の分極方向、それにより、トランジスタのしきい値電圧が設定される。トランジスタの所定のドレイン−ソース電圧において、可変ドレイン電流は、トランジスタのしきい値電圧に依存して生じる。
【０００３】
読み出されるメモリトランジスタに関して、所定のドレイン−ソース電圧は、ＵＳ  ５，５４１，８７１  Ａにしたがってトランジスタに印加され、トランジスタのゲートは、トランジスタを導電状態に切り換える電位にされる。次いで、見掛けのソース−ドレイン電流を検出する。低いドレイン電流が検出される場合、トランジスタゲート電極の強誘電体誘電体の第１の分極状態が存在する。大きなドレイン電流が検出される場合、その強誘電体の第２の分極状態が存在する。このように、トランジスタによって格納される２つの異なる論理状態が識別され得る。
【０００４】
ＵＳ  ５，５４１，８７１  Ａにおいて、強誘電体メモリトランジスタによって構成されるメモリセルは、マトリクス形状に配置される。それらのソース端子は、第１の方向に走る平行なソース線に接続される。それらのドレイン端子は、第１の方向と垂直である第２の方向に走る、平行なドレイン線に接続される。それらのゲート電極および制御電極は、第２の方向に走り、ワード線の機能を有する制御線に接続される。ソース線およびドレイン線はお互いに垂直に走るので、これらの線は、短絡を防ぐために、メモリの異なる配線平面におけるそれらが交差する領域を少なくとも走ることが必要である。これらの線に接続されるトランジスタのドレイン端子およびソース端子は、メモリセルの基板、それにより、共通の配線平面に配置される。
【０００５】
本発明は、それぞれ強誘電体メモリトランジスタを含むメモリセルを有し、その製造が上記従来技術と比較して単純化される集積メモリを提供する課題を有する。
【０００６】
この課題は、請求項１による集積メモリによって解決される。本発明の好適な実施形態およびさらなる形態は、従属請求項の主題である。
【０００７】
本発明による集積メモリは、第１の方向に走るワード線ならびに、第１の方向と垂直な第２の方向に走るビット線および制御線を含む。各メモリトランジスタの制御可能部は、それぞれ、ビット線の１つを、制御線の１つに接続する。各メモリトランジスタの制御電極は、ワード線の１つに接続される。
【０００８】
ビット線および制御線は同じ方向に走り、それによりお互いに平行に配置されるので、それらは、集積メモリの共通な配線平面内に配置され得る。制御可能部の端子（ＭＯＳトランジスタに関しては、これらはドレイン／ソース領域である）も、一般に、同様に共通配線平面（例えば、集積メモリの基板において）に配置され得ることから、本発明による集積メモリにおいて、ビット線および制御線は、トランジスタの制御可能部と、同じ配線平面に配置され得る。したがって、メモリの単純な省スペース構造となる。ビット線および制御線のそれぞれと、トランジスタのそれらの制御されるべき部位の対応する端子との接続を提供するために、メモリの異なる配線平面をお互いに接続するのにスルーコンタクトを必要としない。さらに、ビット線および制御線を平行に配置することにより、非常に規則的なレイアウトをメモリセルマトリクスに与える。
【０００９】
集積メモリは、所定の電圧をメモリセルトランジスタの１つの制御可能部に印加し、このトランジスタに接続されるワード線を活性化することによって、動作し得る。次いで、その結果、それぞれの制御線と対応するビット線との間を流れる電流を検出する。
【００１０】
本発明のある実施形態によれば、制御線のそれぞれは、ビット線のうちの２つの間にそれぞれ配置される。制御線のそれぞれは、多くのメモリトランジスタの制御可能部を介して、ビット線にそれぞれ接続される。これは、メモリの非常にコンパクトな構成を可能にする。このメモリにおいて、メモリトランジスタの１つは、制御線の１つと２つの対応するビット線との間に所定の電圧を印加し、ワード線および対応する制御線に接続されるメモリセルトランジスタの２つが選択されるようにこのワード線の１つを活性化し、これらの２つのトランジスタを通るそれぞれの電流を検出することによって、読み出され得る。
【００１１】
本発明の実施形態によれば、メモリトランジスタの制御可能部は、ビット線および制御線に平行に配置され、すなわち、それらは、また、第２の方向に走る。さらに、同じビット線に接続されるこれらのメモリトランジスタのそれぞれは、共通ソース−ドレイン領域を含む。したがって、集積メモリの空間要件は、さらに減少する。ビット線および制御線を平行に配置することによって、隣接メモリトランジスタの任意の数の制御可能部は、第２の方向にお互いに接続され得る。
【００１２】
本発明の実施形態によれば、集積メモリは、それぞれ、ビット線の１つに接続され、読み出しアクセス時にメモリトランジスタを介して制御線およびビット線との間を流れる電流を検出するための電流検出ユニットを備える。このように、電流検出ユニットは各ビット線に割り当てられるので、メモリセルの１つは、ビット線のそれぞれへの読み出しアクセスの間に、それぞれ読み出され得る。
【００１３】
本発明の代替の実施形態によれば、集積メモリは、少なくとも２つのマルチプレクサと、２つの電流検出ユニットとを備える。２つの異なる制御線に、それらのメモリトランジスタを介して接続されるビット線の２つは、第１の電流検出ユニットに第１にマルチプレクサを介して接続される。第１の２つのビット線と同じ２つの制御線に、それらのメモリトランジスタを介して接続されるビット線の他の２つは、第２の電流検出ユニットに第２のマルチプレクサを介して接続される。それらのマルチプレクサは、それらに接続されるビット線の１つを、それぞれの電流検出ユニットに接続する、動作の２つの状態を有する。
【００１４】
このさらなる形態において、それにより、２つのビット線はそれぞれ、共通の電流検出ユニットに割り当てられる。読み出しアクセスの間、上記２つのビット線のいずれがそれぞれ電流検出ユニットによって推定されるべきであるかについて、マルチプレクサを介して、選択される。したがって、電流検出ユニットの数は減少され得る。
【００１５】
本発明の実施例をここで、図に示されるように、説明する。
【００１６】
図１に示される集積メモリは、お互いに平行に配置されるワード線ＷＬｉならびに、ワード線に垂直に配置されるビット線ＢＬｉと制御線Ｃｉとを備える。ビット線および制御線は交互に配置され、おたがいに一定の距離を示す。強誘電体メモリトランジスタＴの形態におけるメモリセルは、ワード線ＷＬｉ、ビット線ＢＬｉおよび制御線Ｃｉの交差点に配置される。これらは、対応するビット線ＢＬｉを対応する制御線Ｃｉにそれらの制御可能部を介して接続する。メモリトランジスタＴの制御端子は、対応するワード線ＷＬｉに接続される。図１には、それぞれ４つのワード線ＷＬｉ、２つのビット線ＢＬｉおよび２つの制御線Ｃｉのみが示されているが、実際には、メモリはかなり多くのこれらの線を備え、それにより、全体はより大きいメモリセルフィールドになる。
【００１７】
強誘電体メモリトランジスタＴは、強誘電体ゲート誘電体を備える。強誘電体ゲート誘電体は、それらに接続されるワード線ＷＬｉ上の電圧パルスを介する２つの異なる分極状態をとり得る。このように、論理情報の２つの異なる項目が格納される。この情報は、メモリセルへの読み出しアクセスの間、トランジスタＴのチャネル部を通って流れる電流を測定することによって推定される。
【００１８】
図１のメモリにおいて、制御線Ｃｉの各々は、電位生成器１の出力に接続される。電位生成器１は、メモリセルへの読み出しアクセスの間、一定の読み出し電位ＶＤＤを提供する。図１に示すように、各制御線Ｃｉに対する個別の電位生成器１の代わりに、共通電位生成器１０は、全ての制御線Ｃｉに供給される出力電位を供給し得る。
【００１９】
図１において、各ビット線ＢＬｉは、電流検出ユニット２に接続される。これらは、例えば、そこを通って流れる電流に比例した電圧が降下し、電流に対する指標として推定されるオーム抵抗を有し得る。
【００２０】
図１に示されるメモリへの読み出しアクセスは以下のとおりである。
【００２１】
読み出しアクセスの前に、ワード線ＷＬｉ、ビット線ＢＬｉおよび制御線Ｃｉは、低電位、例えば、グランドである。これは、電位生成器１が活性化されていないことを意味する。読み出しアクセスを開始する前に、電位生成器１は活性化され、制御線Ｃｉ上の読み出し電位ＶＤＤを生成する。読み出し電位ＶＤＤは、集積メモリ内の高供給電位に対応する。次いで、ワード線ＷＬｉの１つは、ワード線デコーダ（図示せず）を介してアドレス指定され、低レベルから高レベルに導かれる。したがって、このワード線ＷＬｉに接続されるメモリトランジスタＴは、導電状態に切り換えられる。ドレイン電流は、選択されたメモリトランジスタＴを介して、制御線Ｃｉ上に存在する読み出し電位ＶＤＤを通って流れ、対応するビット線ＢＬｉを介してそれぞれの電流検出ユニット２に流れる。電位生成器１の出力とそれぞれの電流検出ユニット２との間に正の電圧が印加される。
【００２２】
メモリトランジスタＴに格納されるのが論理ゼロまたは論理１かどうかに従って、その強誘電体ゲート誘電体は異なる分極を示す。したがって、異なるしきい値電圧の結果は、２つの異なる論理状態による。異なるしきい値電圧は、それぞれ活性化されたワード線に対して、メモリトランジスタＴの異なる導電率をもたらす。論理１が格納される場合、その結果のドレイン電流は、論理ゼロが格納される場合より大きい。極端な場合、論理ゼロが読み出される場合、ドレイン電流はそれぞれのメモリトランジスタを通って流れず、すなわち、その値はゼロである。従って、これは、メモリセルトランジスタＴのしきい値電圧はゲート誘電体の対応する分極状態によって、それが対応するワード線ＷＬｉ上の電位によって越えないように生じる状態である。
【００２３】
図２は、本発明による集積メモリの第２の実施例を示す。ここで、ビット線ＢＬｉの２つは、制御線Ｃｉのそれぞれに割り当てられる。
【００２４】
図２において、これらのトリプレットの１つのみが示される。トリプレットは、互いに補完する制御線および２つのビット線によって構築される。さらなる同様のグループが、図２に示されるグループの上下に設けられる。
【００２５】
また、制御線Ｃｉは、図２の電位生成器１の出力に接続される。２つのビット線ＢＬ０、ＢＬ１は、それぞれ電流検出ユニット２に接続される。制御線Ｃ０は、それぞれ、複数のメモリトランジスタＴを介して２つのビット線ＢＬｉに接続される。このように、メモリトランジスタＴの制御可能部は、ビット線ＢＬｉおよび制御線Ｃｉに平行に配置される。それぞれ近接のメモリトランジスタＴは、共通のソース／ドレイン領域を含む。
【００２６】
読み出しアクセスの間、電位生成器１は制御線Ｃ０を高電位ＶＤＤに上昇させる。さらに、ワード線ＷＬｉの１つは高電位まで上昇し、それにより、このワード線に接続されるメモリトランジスタＴは選択される。ドレイン電流のそれぞれは、制御線Ｃ０から２つのビット線ＢＬｉのそれぞれにこれらのメモリトランジスタＴを通って流れる。このドレイン電流のレベルは、次いで、メモリトランジスタＴに格納される論理状態に依存する。それぞれのドレイン電流は、次いで、電流検出ユニット２によって推定される。
【００２７】
図３は、図２に示されるメモリの、より大きな断面図を示す。ここで、明確にする理由の為に、メモリトランジスタＴなしで、ビット線ＢＬｉ、制御線Ｃｉおよびワード線ＷＬｉのみを示す。それぞれ、２つのビット線ＢＬｉおよび１つの制御線Ｃｉからなる、図２に示されるタイプの２つの近接グループが示される。図３によれば、それらのメモリセルトランジスタのドレイン電流を４つの電流検出ユニット２に供給することによって、４つのメモリセルの全体が、２つの制御線Ｃｉおよび４つのビット線ＢＬｉを介して、同時に推定され得る。
【００２８】
図４は、図３に示される実施例の改良を示す。図３と比較した差異は、ビット線ＢＬｉに対する電流検出ユニットの割り当てである。図４において、ビット線の２つは、電流検出ユニット２１、２２のそれぞれに割り当てられる。これらは、マルチプレクサＭｕｘ１、Ｍｕｘ２によって割り当てられる。２つのビット線は、マルチプレクサＭｕｘ１、Ｍｕｘ２を介して、対応する電流検出ユニット２１、２２に接続される。図４において、ビット線ＢＬ０およびＢＬ２は、第１のマルチプレクサＭｕｘ１を介して第１の電流検出ユニット２１に接続され、ビット線ＢＬ１およびＢＬ３は、第２のマルチプレクサＭｕｘ２を介して第２の電流検出ユニット２２に接続される。
【００２９】
また、４つのメモリセルは、ワード線ＷＬｉの１つを活性化することによって読み出しアクセスの間に同時に選択される。それぞれのマルチプレクサＭｕｘｉは、それに接続される２つのビット線のうちの１つのみを対応する電流検出ユニット２１、２２に接続する。
【００３０】
列アドレスＣＡＤＲは、マルチプレクサＭｕｘｉに接続されるビット線ＢＬｉの１つを、これらの列アドレスによって、電流検出ユニット２１、２２に接続するマルチプレクサＭｕｘｉに供給される。この実施例において、例えば、第１の列アドレスＣＡＤＲが付与される場合、２つのマルチプレクサは、ビット線ＢＬ０およびＢＬ１を２つの電流検出ユニット２１、２２に接続する。第２の列アドレスが付与される場合、それらは、ビット線ＢＬ２およびＢＬ３を電流検出ユニットに接続する。このように、図３による実施例より少ない量の格納された情報が、メモリから同時に読み出され得る。しかし、一般の使用において、メモリの多くの外部端子がどうしても限定される場合、欠点はない。図４によるメモリは、図３と比較して、電流検出ユニット２１、２２の数がより少ない利点を有する。
【００３１】
図４の実施例について、ビット線ＢＬｉの２つは、マルチプレクサＭｕｘｉを介して各電流検出ユニット２１、２２に割り当てられる。ビット線ＢＬｉの任意の数が各マルチプレクサＭｕｘｉに供給される他の実施例が可能である。
【図面の簡単な説明】
【図１】  図１は、制御線の各々が１つのビット線に割り当てられる、本発明によるメモリの第１の実施例を示す。
【図２】  図２は、２つのビット線が制御線のそれぞれに割り当てられる、第２の実施例を示す。
【図３】  図３は、電流検出ユニットがビット線のそれぞれに割り当てられる、実施例を示す。
【図４】  図４は、共通電流検出ユニットが２つのビット線毎に割り当てられる、実施例を示す。
【図１】
0003850666.tif 000002
【図２】
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【図３】
0003850666.tif 000004
【図４】
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