(57)【特許請求の範囲】
【請求項１】
半導体装置のコンタクトホールを形成する方法において、
複数のゲートスタックを有する半導体基板の全面に第１絶縁膜を形成する段階と、
前記半導体基板の全面に前記第１絶縁膜を覆う層間絶縁膜を形成する段階と、
前記層間絶縁膜をエッチングして前記ゲートスタックの間に前記コンタクトホールを形成する段階と、
前記半導体基板の全面に前記第１絶縁膜のエッチングの際にエッチング阻止層として作用する第２絶縁膜を形成する段階と、
前記第２絶縁膜をエッチバックして前記コンタクトホール内部の両側壁にスペーサを形成する段階と、
前記ゲートスタックの間の前記半導体基板を露出するように前記スペーサ及び前記層間絶縁膜をマスクとして使用して前記第１絶縁膜をエッチングする段階とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜は、５０Å−１００Åの厚さを有するシリコン窒化膜で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜は、前記コンタクトホールを形成する段階の間にエッチングストッパとして作用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜は、３００Å乃至５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲートスタック各々は、ゲート酸化膜、ゲート電極及びゲートキャッピング膜とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体装置のコンタクトホールを形成する方法において、
ゲートスタックを有する半導体基板の全面に第１及び第２絶縁膜を順次に形成する段階と、
前記ゲートスタックは、前記半導体基板のセルアレイ領域及びコア領域に各々形成され、
前記コア領域のみを露出するように前記第２絶縁膜上に第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクとして使用して前記第２及び第１絶縁膜を順次にエッチングして前記コア領域のゲートスタックの両側壁にスペーサを形成する段階と、
前記第１フォトレジストパターンを除去した後、前記セルアレイ領域のみを露出するように第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクとして使用して前記第１絶縁膜が露出される時まで前記セルアレイ領域の前記第２絶縁膜をエッチングする段階と、
前記第２フォトレジストパターンを除去した後、前記半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜をエッチングして前記セルアレイ領域のゲートスタックの間に前記コンタクトホールを形成する段階と、
前記半導体基板の全面に前記第１絶縁膜のエッチングの際にエッチング阻止層として作用する第３絶縁膜を形成する段階と、
前記第３絶縁膜をエッチバックして前記コンタクトホール内部の両側壁にスペーサを形成する段階と、
前記セルアレイ領域にあるゲートスタックの間の前記半導体基板を露出するように前記スペーサ及び前記層間絶縁膜をマスクとして使用して前記第１絶縁膜をエッチングする段階とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１絶縁膜は、５０Å−１００Åの厚さを有するシリコン窒化膜で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２絶縁膜は、５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第３絶縁膜は、３００Å乃至５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁膜は、前記コンタクトホールを形成する段階の間にエッチングストッパとして作用することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、コンタクトホールを形成する方法に関するものである。
【０００２】
【従来の技術】
工程技術及び設計技術の速い発展は、半導体メモリ装置の高集積を可能にするが、半導体メモリ装置が高集積化されれば高集積化されるほどデザインル−ル（最小配線幅；minimum feature size）はそれに比例して縮小される。縮小されるデザインルールにより半導体集積回路を製造する時縮小された以後の配線抵抗は縮小される以前のそれと同一に維持されなければならない。デザインルールの縮小による配線抵抗を同一に維持するために、縮小される配線幅に相応して配線の高さが増加されなければならないことは、この分野の通常的な知識を持つ者にとって自明である。
【０００３】
このような状況下で、半導体メモリ装置の高集積化によりコンタクトホール（contact hole）（又は、コンタクトオープニング（contact opening））を形成することが徐々に最大の争点になっている。このような争点は、ダイナミックランダムアクセスメモリ（dynamic random accessmemory；ＤＲＡＭ）、特にＣＯＢ（Capacitor Over Bitine）構造を有するＤＲＡＭにおいてさらに重要視されている。
【０００４】
図１乃至図４は、従来の技術に係るコンタクトホール形成方法を説明するための断面図である。図１を参照すると、情報貯蔵手段（information storage means）としてメモリセル（各々が一つのキャパシタと一つのスイッチングトランジスタで構成される）が形成されるセルアレイ領域（cell array area）とコア領域（core area）に分けられた半導体基板１０には、ゲート電極パターン１８が形成される。
【０００５】
各ゲート電極パターン１８はゲート酸化膜１１、ゲート電極１５そしてシリコン窒化物質で形成されるキャッピング膜（capping layer）１６で構成され、ゲート電極１５は、図１に示されたように、ポリシリコン膜（polysilicon layer；12）上にタングステンシリサイド（ＷＳｉ；１４）が積層された構造を有する。 その後、セルアレイ領域とコア領域とを含む半導体基板１０の前面には、所定厚さを有する第１シリコン窒化膜２０がこの分野によく知られた工程技術（例えば、ＣＶＤ）を用いて形成される。
【０００６】
以後、ゲート電極パターン１８の両側壁上にスペーサ（spacer）２１を形成するために、第１シリコン窒化膜２０はこの分野の通常的なエッチング工程（例えば、反応性イオンエッチング工程（Reactive−Ion Etching process））によりエッチングされる。その後、図２に示されたように、半導体基板１０の前面には、第１シリコン窒化膜２０に比較し相対的に薄い第２シリコン窒化膜２２と層間絶縁膜２４が順次に形成される。
【０００７】
半導体基板１０のセルアレイ領域には、第２シリコン窒化膜２２をエッチング阻止層（etch stopper layer）として使用してコンタクトホール２６が、図３に示されたように形成される。その後、エッチング阻止層として使用され、コンタクトホール内に残っている第２シリコン窒化膜２２が除去された工程結果物は図４の通りである。このような一連の製造段階を通じて、コンタクトホールが形成される。ここで、図３及び図４に示されたように、半導体基板１０のコア領域には、前述した製造方法によるコンタクトホールが形成されない。
【０００８】
しかし、前述した従来のコンタクトホール製造方法によると、コンタクトホール２６を形成する段階で、ゲート電極パターン１８の角部にエッチング阻止層として使用された第２シリコン窒化膜２２がエッチングされる。これにより第２シリコン窒化膜２２、第１シリコン窒化膜２０、即ちスペーサ２１そしてキャッピング膜１６が同一な物質で形成されるので、エッチング阻止層として使用された第２シリコン窒化膜２２が除去される中にゲート電極パターン１８の角部にある第１シリコン窒化膜２０、即ち、スペーサ２１及びキャッピング膜１６が、図４に点線で示されたように、エッチングされる。
【０００９】
その結果、図面には示されなかったが、ストレージノード及びビットライン用導電パッド（conductive pad）（又は、ランディングパッド（landing pad）、導電プラグ（conductive plug））を形成するためにコンタクトホ−ル２６に導電物質が充填される時、導電パッドとゲート電極１５は電気的に連結される。従って、導電パッド（以後形成される）とゲート電極１５との間に絶縁にならないというのが従来の問題点である。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ビットライン及びストレージノード用導電パッドとゲート電極との間の良い絶縁特性が維持されるようにする半導体装置のコンタクトホール製造方法を提供することである。
【００１１】
【課題を解決するための手段】
前述したような目的を達成するための本発明の一特徴によると、半導体装置のコンタクトホールを形成する方法において、複数のゲートスタックを有する半導体基板の前面に第１絶縁膜を形成する段階と、半導体基板の前面に第１絶縁膜を覆う層間絶縁膜を形成する段階と、層間絶縁膜をエッチングしてゲートスタックの間にコンタクトホールを形成する段階と、半導体基板の前面に第２絶縁膜を形成する段階と、第２絶縁膜をエッチバックしてコンタクトホール内部の両側壁にスペーサを形成する段階と、ゲートスタックの間の半導体基板を露出するようにスペーサ及び層間絶縁膜をマスクとして使用して第１絶縁膜をエッチングする段階とを含むことを特徴とする。
【００１２】
この実施形態において、第１層間絶縁膜は約５０Å−１００Åの厚さを有するシリコン窒化膜で形成されることを特徴とする。
この実施形態において、第１絶縁膜はコンタクトホールを形成する段階の間にエッチングストッパ（etching stopper）として作用することを特徴とする。
【００１３】
この実施形態において、第２絶縁膜は約３００Å乃至５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする。
この実施形態において、ゲートスタック各々はゲート酸化膜、ゲート電極及びゲートキャッピング膜を含むことを特徴とする。
【００１４】
本発明の他の特徴によると、半導体装置のコンタクトホールを形成する方法において、ゲートスタックを有する半導体基板の前面に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、ゲートスタティックは半導体基板のセルアレイ領域及びコア領域に各々形成され、コア領域のみを露出するように第２絶縁膜上に第１フォトレジストパターンを形成する段階と、第１フォトレジストパターンをマスクとして使用して第２及び第１絶縁膜を順次にエッチングする段階と、第１フォトレジストパターンを除去した後、セルアレイ領域のみを露出するように第２フォトレジストパターンを形成する段階と、第２フォトレジストパターンをマスクとして使用して第１絶縁膜が露出される時までセルアレイ領域の第２絶縁膜をエッチングしてゲートスタックの間にコンタクトホールを形成する段階と、第２フォトレジストパターンを除去した後、半導体基板の前面に層間絶縁膜を形成する段階と、層間絶縁膜をエッチングしてセルアレイ領域のゲートスタティックの間にコンタクトホールを形成する段階と、半導体基板の前面に第３絶縁膜を形成する段階と、第３絶縁膜をエッチバックしてコンタクトホール内部の両側壁にスペーサを形成する段階と、セルアレイ領域にあるゲートスタックの間の半導体基板を露出するようにスペーサ及び層間絶縁膜をマスクとして使用して第１絶縁膜をエッチングする段階とを含むことを特徴とする。
【００１５】
この実施形態において、第１絶縁膜は５０Å−１００Åの厚さを有するシリコン窒化膜で形成されることを特徴とする。
この実施形態において、第２絶縁膜は５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする。
この実施形態において、第３絶縁膜は３００Å乃至５００Åの厚さを有するシリコン酸化膜で形成されることを特徴とする。
【００１６】
この実施形態において、第１絶縁膜はコンタクトホールを形成する段階の間にエッチングストッパとして作用することを特徴とする。
このような装置により、エッチング阻止層として使用されるシリコン窒化膜を除去する時誘発されるゲート電極パターンの角部の露出現象が防止できる。
【００１７】
【発明の実施の形態】
本発明の新たなコンタクトホール製造方法によると、ゲート電極パターン１４２を形成した後エッチング阻止層としてシリコン窒化膜１４４が半導体基板１００の前面に形成される。その後、ここに層間絶縁膜を蒸着させてビットライン及びストレージノード用コンタクトホール１５６が形成されてコンタクトホール内部の両側壁には、シリコン酸化膜を用いてスペーサ１６０が形成される。
【００１８】
これは、エッチング阻止層として使用されるシリコン窒化膜１４４が除去される時、スペーサ１６０が完全にエッチングされないようにしてゲート電極１４０とストレージ電極及びビットライン用導電パッド１６２の間の電気的な連結が防止できる。
【００１９】
図５は、ＤＲＡＭ装置の概略的なレイアウトを示す図面である。図５を参照すると、半導体基板１００には、複数のゲート電極１４２が並列に所定間隔を置いて配列されている。各ゲート電極１４２の間には、ストレージノード用導電パッド１６２及びビットライン用導電パッド１６６が図５に示されたように形成されている。ストレージノード用導電パッド１６２上には、電気的に連結されるそして対応するストレージノード１６４が形成されている。
【００２０】
そして、ゲート電極１４２と直交する方向へ複数のビットライン１１０が並列に配列され、対応するビットライン用導電パッド１６６と電気的に各々連結される（即ち、アクティブ−ビットラインコンタクト１１２を形成する）。図５の点線３ａ−３ａ’に沿って切断された断面を基準にして、本発明によるコンタクトホ−ルの形成方法を説明するための断面図が図６乃至図１４に示されている。
【００２１】
二進情報を貯蔵するための複数のメモリセル（memory cells）が形成されるセルアレイ領域（cell array area）そしてコア領域として分離された半導体基板１００上には、ゲート電極パターン１４２が通常の工程技術により形成される。ゲート電極パターン１４２はゲート酸化膜１３２、ゲート電極１４０そしてシリコン窒化物質で形成されるキャッピング膜１３８より構成される。
【００２２】
本発明の望ましい実施形態によるゲート電極１４０は、約７００Åの厚さを有するポリシリコン膜１３４上に約１０００Åの厚さを有するタングステンシリサイド膜（ＷＳｉ）１３６が積層された構造で形成される。しかし、ゲート電極１４０が異なる構造で形成できることは、この分野の通常的な知識を持つ者に自明である。その後、セルアレイ領域そしてコア領域を含む半導体基板１００の前面には、第１絶縁膜１４４及び第２絶縁膜１４６が順次に形成される。第１絶縁膜１４４は大略５０Å−１００Åの厚さを有するシリコン窒化膜１４４で形成され、第２絶縁膜１４６は大略５００Åの厚さを有するシリコン酸化膜で形成される。
【００２３】
その後、コア領域の半導体基板１００が露出されるようにセルアレイ領域の半導体基板１００の前面を覆う第１フォトレジストパターン１４８が形成された後、第１フォトレジストパターン１４８をマスクとして使用して半導体基板１００が露出される時まで第２絶縁膜１４６及び第１絶縁膜１４４を順次にエッチングする。エッチング工程結果として、図７に示されたように、コア領域のゲート電極パターン１４２の両側壁には、シリコン窒化物質と高温熱酸化物質で構成されたスペーサ１５０が形成される。
【００２４】
図８を参照すると、第１フォトレジストパターン１４８を除去した後、コア領域の半導体基板１００の前面には、セルアレイ領域の半導体基板１００上に形成された構造物が露出されるように第２フォトレジストパターン１５２が形成される。第２フォトレジストパターン１５２をマスクとして使用してセルアレイ領域の半導体基板１００上に形成されたシリコン酸化膜１４６が湿式エッチングにより除去される。第２フォトレジストパターン１５２が除去された後、層間絶縁膜１５４がセルアレイ領域及びコア領域を含む半導体基板１００の前面に形成され、この分野の通常的な技術（例えば、ＣＭＰ技術）により平板化されると、図９のような工程結果物が得られる。
【００２５】
図５に示されたようなビットライン用導電パット１６６及びストレージノード用導電パッド１６２を形成するためのコンタクトホール１５６が第１絶縁膜１４４をエッチング阻止層を用いて、この分野のよく知られたフォトエッチング工程（photo-etchingprocess）により図１０に示されたようにセルアレイ領域にのみ形成される。その後、コア領域及びセルアレイ領域を含んだ半導体基板１００の前面には、図１１に示されたように、第３絶縁膜１５８が通常の技術（例えば、ＣＶＤ技術）により形成される。第３絶縁膜１５８は、約３００Å乃至５００Åの厚さを有するシリコン酸化膜で形成される。
【００２６】
その後、コンタクトホールの内部の両側壁にスペーサ１６０を形成するために、第３絶縁膜１５８が第１絶縁膜１４４即ち、シリコン窒化膜をエッチング阻止層として使用してこの分野の通常的なエッチング工程（例えば、ＲＩＥ工程）によりエッチングされる。 その結果、図１２に示された工程結果物が得られる。ここで、ゲート電極パターン１４２の両側壁に残っているし、各スペーサ１６０を構成するシリコン窒化膜はシリコン酸化膜により覆われている。
【００２７】
そして、スペーサ１６０を形成するシリコン酸化膜とシリコン窒化膜の選択比を用いてコンタクトホール１５６の下部面に残っているそして半導体基板１００と接したシリコン窒化膜１４４が、図１３に示されたように、除去される。この際、ゲート電極パターン１４２の両側壁に残っているシリコン窒化膜１４４がシリコン酸化膜により保護されるので、ゲート電極パターンの角部が過度にエッチングされない。以後、この分野の通常的な工程技術によってストレージノード用導電パッド１６２及びビットライン用導電パッド１６６そしてストレージノード１６４が図１４に示されたように形成される。
【００２８】
【発明の効果】
前述したように、ゲート電極パターンを形成した後比較的薄いシリコン窒化膜をエッチング阻止層として形成する。その後、層間絶縁膜内にビットライン及びストレージノード用コンタクトホールを形成し、コンタクトホール内にシリコン酸化膜を用いた酸化膜スペーサを形成する。これによって、エッチング阻止層として使用されるシリコン窒化膜をエッチングする時ゲートスペーサのエッチングが減少されるようにしてゲート電極とストレージノードとの間の電気的な絶縁が確保できる。又、ゲート電極の間スペーサが従来技術よりスペーサ厚さの二倍ほど広がるので、層間絶縁膜の蒸着時ボイド（void）のない工程が進行できる。これは、本発明のもう一つの特徴として、ＤＲＡＭの最も重要な要素の収縮性（shrinkability）を大きく左右するものである。
【図面の簡単な説明】
【図１】  従来技術によるコンタクトホール形成方法を説明するための断面図である。
【図２】  従来技術によるコンタクトホール形成方法を説明するための断面図である。
【図３】  従来技術によるコンタクトホール形成方法を説明するための断面図である。
【図４】  従来技術によるコンタクトホール形成方法を説明するための断面図である。
【図５】  ＤＲＡＭのレイアウトを示す図面である。
【図６】  図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図７】  図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図８】  図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図９】  図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図１０】 図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図１１】 図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図１２】 図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図１３】 図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【図１４】 図５で点線３ａ−３ａ’に沿って切断された断面を基準として本発明の望ましい実施形態によるコンタクトホール形成方法を説明するための断面図である。
【符号の説明】
１０，１００  半導体基板
１８，１４２  ゲート電極パターン
２１，１６０  ゲートスペーサ
２４，１５４  層間絶縁膜
２６，１５６  コンタクトホール
１４２  ゲート電極
１６２，１６６  導電パッド
１６４  ストレージノード
１１０  ビットライン
１４４  第１絶縁膜
１４６  第２絶縁膜
１５８  第３絶縁膜
【図１】
0003803208.tif 000002
【図２】
0003803208.tif 000003
【図３】
0003803208.tif 000004
【図４】
0003803208.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003803208.tif 000009
【図９】
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【図１０】
0003803208.tif 000011
【図１１】
0003803208.tif 000012
【図１２】
0003803208.tif 000013
【図１３】
0003803208.tif 000014
【図１４】
0003803208.tif 000015