(57)【特許請求の範囲】
【請求項１】
表示パネル外部の回路と接続されている信号入力回路を構成する薄膜トランジスタを、その他の回路を構成する薄膜トランジスタよりも高耐圧の構造とし、
前記信号入力回路は、走査用シフトレジスタ回路の端部に設けられた走査方向制御用の２個のアナログスイッチ回路であることを特徴とするパネル上に設けられた表示パネル駆動回路。
【請求項２】
前記走査用シフトレジスタ回路は、水平および垂直の走査用シフトレジスタ回路であることを特徴とする請求項１に記載の表示パネル駆動回路。
【請求項３】
前記その他の回路は、その他の走査用シフトレジスタ回路であることを特徴とする請求項１に記載の表示パネル駆動回路。
【請求項４】
表示パネル外部の回路と接続されている前記信号入力回路とパネル上の信号入力端子の間に抵抗が挿入されていることを特徴とする請求項1乃至３に記載の表示パネル駆動回路。
【請求項５】
表示パネル外部の回路と接続されている信号入力回路および当該信号入力回路に接続されている回路を構成する薄膜トランジスタを、その他の回路を構成する薄膜トランジスタよりも高耐圧の構造とし、
前記信号入力回路は、走査用シフトレジスタ回路の端部に設けられた走査方向制御用の２個のアナログスイッチ回路であることを特徴とするパネル上に設けられた表示パネル駆動回路。
【請求項６】
前記高耐圧の構造は、マルチゲート構造であることを特徴とする請求項1乃至５に記載の表示パネル駆動回路。
【請求項７】
前記高耐圧の構造は、前記その他の回路を構成する薄膜トランジスタよりもゲート幅が広いことであることを特徴とする請求項1乃至５に記載の表示パネル駆動回路。
【請求項８】
画素用トランジスタと共に、請求項1乃至７のいずれかに記載の表示パネル駆動回路を同一基板上に一体形成した表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示パネル駆動回路および表示パネルに関し、特に表示パネル駆動回路の薄膜トランジスタの劣化を防止することが可能な表示パネル駆動回路および表示パネルに関するものである。
【０００２】
【従来の技術】
近年、低温ポリシリコンＴＦＴ（薄膜トランジスタ）を使用したＬＣＤ（液晶）表示パネルが提案されている。この表示パネルは画素用のトランジスタばかりでなく、走査用のシフトレジスタやサンプリング回路などの周辺の駆動回路まで同一基板上に形成することができる。従って、外部からはわずかな数の信号線を接続するのみで表示が可能となり、高精細化、部品点数の削減や信頼性の向上を図ることができ、２０〜４０型程度の大型ディスプレイ用パネルも検討されている。
【０００３】
また近年、カメラ一体型ビデオテープレコーダ（ＶＴＲ）に大型のカラー液晶パネルを装備し、モニタやファインダとして使用する例が見受けられ、このようなカメラ一体型ＶＴＲの中には、表示パネルを水平な軸を中心として回転させて向きを変えるものがある。この場合、パネルを回転させたときに表示が正常に見えるように、水平および垂直の走査方向をパネルの向きによって変更する必要がある。このために、走査用シフトレジスタ回路には、例えばアナログスイッチ回路を使用した走査方向制御回路が設けられている。
【０００４】
【発明が解決しようとする課題】
上記のような、走査方向を制御可能な駆動回路を同一基板上に一体形成した表示パネルを製造し、試験を行ったところ、外部から走査のスタートパルスが印加される信号入力回路のＴＦＴが劣化し、走査不能になる初期故障が発生するという問題点があることが確認された。
外部から走査のスタートパルスが印加される信号入力回路のＴＦＴが劣化する原因としては、スタートパルスの駆動回路の駆動能力が大きく、かつ表示パネルとは別の回路基板に実装されており、表示パネルとはケーブルやフレキシブル基板等によって配線されているので、駆動時あるいは走査方向の切り替え時に配線のインダクタンス等の影響によって高電圧が発生し、トランジスタが劣化もしくは破壊してしまうものと推定される。また、外部からのスタートパルスが最初に入力されるアナログスイッチ回路の回路構成がゲート入力回路ではないことも劣化する理由の一つであるものと推定される。
また、パネルを大型化した場合には、特に画素部の遅延時間が問題となるので、配線（ゲート）をアルミ等の低抵抗材料で形成する必要がある。ところが、上記表示パネルにおいては、画素部と周辺回路とを同一工程で形成するために、周辺回路の配線も同じ低抵抗材料で形成されることになる。このために、周辺回路素子の静電破壊が生じ易くなるという問題点があった。
【０００５】
更に、ガラス基板等の絶縁性の高い基板を使用した場合に、ＴＦＴ製造工程中のプラズマ工程において配線に電界が集中し、該配線に接続されている素子が破壊される、いわゆるプラズマアンテナ効果が発生するという問題点もあった。この現象は特に配線パターンの端部や不連続な場所、電極面積の大きな場所に生じ易いが、スタートパルス入力端子のパターンはこの条件に適合している。
【０００６】
本発明の目的は、前記のような従来技術の問題点を解決し、簡単な構造で、走査不能となるような初期故障が発生しない表示パネル駆動回路および表示パネルを提供することにある。
【０００７】
【課題を解決するための手段】
本発明の表示パネル駆動回路においては、表示パネル外部の回路と接続されている信号入力回路を構成する薄膜トランジスタを、その他の回路を構成する薄膜トランジスタよりも高耐圧の構造としたことを特徴とする。
本発明においては、外部から信号が入力される回路あるいは該回路の薄膜トランジスタのみを高い電圧に耐える構造とすることによって、簡単な構成で劣化を防止し、初期故障の発生を防止するように作用する。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。図１は、本発明が適用される、低温ポリシリコンＴＦＴを使用した液晶パネルの構成を示すブロック図である。液晶パネル１には、マトリックス状に配置された画素用ＴＦＴからなる画素部４、やはりＴＦＴにより構成されている水平方向の走査回路５、垂直方向の走査回路６が一体に形成されている。
【０００９】
画像信号処理回路２は、例えばデジタルＲＧＢ信号を入力し、画素部４の駆動に必要なアナログＲＧＢ信号を出力する。表示制御回路３は画像の同期信号や走査方向の制御信号を入力し、水平方向の走査回路５、垂直方向の走査回路６をそれぞれ制御する。なお、画像信号制御回路２、表示制御回路３等は例えば別のプリント基板に実装されており、該基板と液晶パネルとは、ケーブルやフレキシブル配線板等によって接続されている。
【００１０】
水平方向の走査回路５は、走査方向の制御が可能な水平シフトレジスタ７および画像信号をサンプリングして画素部４を駆動するサンプリング回路８からなっている。また、垂直方向の走査回路６は、走査方向の制御が可能な垂直シフトレジスタ９、シフトレジスタ９の出力信号を画素部４を駆動するために必要な電圧に変換するレベルシフタ１０、出力バッファ１１からなっている。
【００１１】
図３は、図１の水平シフトレジスタ７の回路構成を示す回路図である。シフトレジスタ回路は、表示制御回路３から、走査方向制御信号ＣＳ（１：右、０：左）右および左走査開始パルス信号Ｒin、Ｌin、走査クロック信号ＣＫを入力し、サンプリング回路８に対してＣＳに応じた方向へ走査するサンプリングパルスを出力する。
【００１２】
１つの画素に対応するシフトレジスタ回路は、走査方向制御回路３０、シフトレジスタ回路３４およびサンプリング回路のドライブ用インバータ３８からなる。走査方向制御回路３０は２つのアナログスイッチ３１、３２からなり、左端のアナログスイッチ３１の入力端子には右走査開始パルス信号Ｒinが入力されている。またアナログスイッチ３２の入力端子には、右側のシフトレジスタ回路ＳＲ１の出力線が接続されている。２つのアナログスイッチ３１、３２の制御端子にはそれぞれ逆極性で方向制御信号Ｒ（＝ＣＳ）およびＬ（＝ＣＳの反転信号）が接続されており、一方のスイッチがオンのときには他方のスイッチはオフ状態になっている。
【００１３】
２つのアナログスイッチ３１、３２の出力端子は接続されて、シフトレジスタ回路ＳＲ０（３４）のインバータ３５に入力されている。インバータ３５は制御端子を有し、制御端子が１である場合には通常のインバータとして機能するが、制御端子が０である場合には出力端子がハイインピーダンス状態となり、入力と切り離される。インバータ３５の出力はインバータ３６に入力され、インバータ３６の出力はドライブ用インバータ３８に入力されると共にインバータ３７、右側のアナログスイッチにも接続される。インバータ３７の出力はインバータ３６の入力と接続されている。
【００１４】
左端のシフトレジスタ回路ＳＲ０のインバータ３５の制御端子には正位相のクロック信号ＣＫが入力されており、またインバータ３７の制御端子には逆位相のクロック信号ＣＫバーが入力されている。そしてその右側のシフトレジスタ回路ＳＲ１の各インバータの制御端子にはＳＲ０とは逆位相のクロック信号がそれぞれ入力されている。このように、各シフトレジスタ回路には奇数番目と偶数番目で逆位相のクロック信号が入力されている。
【００１５】
ＣＳが１（右方向へ走査）である場合、即ちスイッチ３１がオンでスイッチ３２がオフの場合に、Ｒinにスタートパルスが印加されたものとする。シフトレジスタ回路ＳＲ０においては、クロックＣＫが１の期間に、アナログスイッチ３１を経てパルス信号（１）がインバータ３８の入力端子まで達し、次のクロックＣＫが０の期間においては、インバータ３５はハイインピーダンス状態となり、インバータ３６およびインバータ３７によって状態１が保持される。
【００１６】
右側のシフトレジスタ回路ＳＲ１においては、クロックＣＫが０の期間においてシフトレジスタ回路ＳＲ０の出力信号が出力端まで達し、次のクロックＣＫが１の期間において保持される。上記の動作がクロックＣＫの反転ごとに繰り返され、スタートパルスがクロックＣＫの半周期ごとにシフトレジスタ回路中をシフトしていく。そして、クロックＣＫ１周期分のパルスが各サンプリング回路へ出力される。
【００１７】
図２は、従来の走査方向制御回路３０の構成を示す回路図である。走査方向制御回路３０は２つのアナログスイッチ回路３１、３２からなり、アナログスイッチ３１はＦＥＴ２０、２１により構成され、アナログスイッチ３２はＦＥＴ２２、２３によって構成されている。ＦＥＴ２０はＮチャンネルＭＯＳＦＥＴであり、そのゲートは制御線Ｒに接続されている。またゲートに反転の丸印を付したＦＥＴ２１はＰチャンネルＭＯＳＦＥＴであり、ゲートは制御線Ｌに接続されている。ＦＥＴ２２、２３からなるアナログスイッチ３２の構成は、アナログスイッチ３１とは上下のＦＥＴの極性が逆になっている。
【００１８】
制御線Ｒが１の場合にはＬは０である。従って、ＦＥＴ２０および２１がオン状態、ＦＥＴ２２および２３がオフ状態となり、信号線Ｒinがシフトレジスタ回路ＳＲ０に接続される。また、制御線Ｒが０（Ｌが１）の場合にはＦＥＴ２２および２３がオンとなり、ＳＲ１の出力信号がＳＲ０に接続される。
ここで、例えば信号入力端子Ｒinから過大な電圧が印加されると、ＦＥＴ２０あるいは２１の特性が劣化あるいは破壊され、走査不能になる初期故障が発生するものと推定される。そこで、本発明においては、この部分のＦＥＴに対して高耐圧構造に変更する対策を施す。
【００１９】
図６は、第１の実施例における走査方向制御回路の端部の回路構成を示す回路図である。第１の実施例においては、制御線Ｒinの信号入力回路となるアナログスイッチを構成するＦＥＴ４０、４１をマルチゲート構造とし、複数のＦＥＴのソース、ドレインを直列接続したものと等価な高耐圧構造とする。このような構造を採用することにより、制御線Ｒinに高電圧がかかった場合に、各ゲート領域に相当するＦＥＴには電圧が分圧されて印加されるので、劣化や破壊が起きにくくなる。
【００２０】
図４は、図６の回路図に対応する集積回路のパターン構成を示す説明図である。図４の左上部にあるＦＥＴ４０および左下部にあるＦＥＴ４１は３本のゲート電極パターンを有する高耐圧構造になっている。なお、ゲートの個数は２個以上の任意の数を採用可能である。
このようなＴＦＴは従来と同様のプロセスにおいて製造可能であり、例えばトップゲート型のポリシリコンＴＦＴの製造プロセスとして下記のようなプロセスを採用可能である。基板としては例えば石英基板を採用し、まず非晶質珪素膜を形成する。次に、非晶質珪素膜を結晶化する。その後、島状半導体層を形成し、その上にゲート絶縁膜となる酸化珪素膜を形成する。
【００２１】
次に、ゲート電極となるアルミニウム膜を形成し、電極パターンを形成する。その後、陽極酸化させ、酸化珪素膜をエッチングする。次に、それぞれマスクを形成してｎ−領域、ｐ−領域、更にｎ＋領域、ｐ＋領域を形成する不純物イオンを順に添加する。以上の工程により、全ての活性層が完成する。次に、加熱処理により不純物イオンの活性化を行い、層間絶縁層を形成して、ソース配線、ドレイン配線を形成してプロセスが完了する。
【００２２】
図５は、第２の実施例における集積回路のパターン構成を示す説明図である。第１の実施例においてはマルチゲート構造によって高耐圧化を図っているが、第２の実施例においては、ゲート電極パターンの幅を広くすることによって、ゲート領域における電圧勾配を緩やかにして高耐圧化を図っている。図５において、制御線Ｒinの入力回路となるアナログスイッチを構成する、左上部にあるＦＥＴ５０および左下部にあるＦＥＴ５１はゲート電極パターンの幅が他のＦＥＴより広い高耐圧構造になっている。
【００２３】
図７は、第３の実施例の構成を示す回路図である。第３の実施例においては入力回路を構成するＦＥＴ２０、２１と信号Ｒinの入力端子の間に抵抗を挿入する。抵抗値としては波形がなまらない程度でなるべく大きな値を採用する。この抵抗はＴＦＴの製造プロセス中においてＴＦＴと同時に形成可能である。
【００２４】
以上、入力回路となるアナログスイッチ回路を高耐圧化する３つの実施例を説明したが、例えば走査方向の反転が必要ない用途に使用する場合には走査方向制御用のアナログスイッチ回路は不要であり、シフトレジスタ回路の端部が信号入力回路となる。この場合にはシフトレジスタ回路の端部である信号入力回路を高耐圧化する必要がある。この場合もやはり対策としては、マルチゲート化、ゲート幅の拡張、抵抗の挿入などの高耐圧化構造を採用する。
【００２５】
更に、図３の回路構成において、例えばアナログスイッチ３１がオン状態である時に信号端子Ｒinに高電圧が印加した場合には、シフトレジスタＳＲ０のインバータ３５あるいは他方のアナログスイッチ３２にも高電圧が印加する恐れがある。従って、端部の信号入力回路のみならず、接続されている数段奥の回路まで高耐圧化構造を採用することにより、初期故障の防止がより確実に行われる。
【００２６】
以上、実施例を説明したが、更に以下のような変形例も考えられる。高耐圧化構造としては、実施例において開示したようなマルチゲート化、ゲート幅の拡張、抵抗の挿入の他、バッファゲート回路の挿入、ローパス特性を持つフィルタ回路の挿入あるいはコンデンサの付加、ダイオードの直列回路、ツェナーダイオード、その他の過電圧吸収素子の付加、抵抗による分圧などの対策を取ることも可能であり、各種の対策を組み合わせて取ることもできる。
【００２７】
【発明の効果】
以上述べたように、本発明においては、外部から信号が入力される回路あるいは該回路の薄膜トランジスタのみを高い電圧に耐える構造とすることによって、外部からの高電圧駆動パルスや静電気、プラズマアンテナ効果による高電圧などによる素子の劣化を防止し、走査不能となるような初期故障が発生しない表示パネル駆動回路および表示パネルを提供することができるという効果がある。また、構成が簡単で、回路の面積も殆ど増加せず、更に、製造プロセスが複雑化することもなく、従来と同様の工程で製造可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明が適用される、低温ポリシリコンＴＦＴを使用した液晶パネルの構成を示すブロック図である。
【図２】従来の走査方向制御回路３０の構成を示す回路図である。
【図３】図１の水平シフトレジスタ７の回路構成を示す回路図である。
【図４】図６に対応する集積回路のパターン構成を示す説明図である。
【図５】第２実施例の集積回路のパターン構成を示す説明図である。
【図６】第１の実施例における走査方向制御回路の端部の回路構成を示す回路図である。
【図７】第３の実施例の構成を示す回路図である。
【符号の説明】
１…液晶パネル、２…画像信号処理回路、３…表示制御回路、４…画素部、５…水平方向の走査回路、６…垂直方向の走査回路、２０〜２３…ＦＥＴ（ＴＦＴ）、３０…走査方向制御回路、３１、３２…アナログスイッチ、３４…シフトレジスタ回路、４０、４１…マルチゲートＦＥＴ、５０、５１…拡張ゲートＦＥＴ、６０…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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