(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極用膜を形成する工程（ｂ）と、
前記ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第１のレジストを形成する工程（ｃ）と、
前記第１のレジストをマスクにして、前記ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のレジストを除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極を覆う第２のレジストを形成する工程（ｆ）と、
前記第２のレジストをマスクにして、前記ダミーパターンを選択的に除去する工程（ｇ）とを備え、
前記工程（ｆ）では、前記第２のレジストが前記ゲート電極に隣接するダミーパターンの一部を覆うように形成し、
前記工程（ｇ）では、前記第２のレジストをマスクにして、前記ダミーパターンを等方性エッチングにより除去することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｇ）の後に、前記ゲート電極をマスクにして前記半導体基板にイオン注入を行い、エクステンション領域を形成する工程（ｈ）と、
前記工程（ｈ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｉ）と、
前記工程（ｉ）の後に、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体基板にイオン注入を行い、ソース・ドレイン領域を形成する工程（ｊ）とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記ゲート電極形成用レジストと前記ダミーパターン形成用レジストとの間隔を、デザインルールの最小スペース間隔で形成することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の活性領域上における、少なくともゲート電極形成領域にはゲート絶縁膜を形成し、ソース・ドレイン形成領域には前記ゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板上にゲート電極用膜を形成する工程（ｂ）と、
前記ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第１のレジストを形成する工程（ｃ）と、
前記第１のレジストをマスクにして、前記ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１のレジストを除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極及び露出している前記ゲート絶縁膜を覆う第２のレジストを形成する工程（ｆ）と、
前記第２のレジストをマスクにして、前記ダミーパターンを選択的に除去する工程（ｇ）とを備え、
前記工程（ｄ）において、
前記ゲート電極は、前記ゲート絶縁膜と前記厚い絶縁膜のうち前記ゲート絶縁膜上のみに形成され、
前記ゲート電極に隣接する前記ダミーパターンは、前記ゲート絶縁膜と前記厚い絶縁膜のうち前記厚い絶縁膜上のみに形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板の活性領域上に前記厚い絶縁膜を形成する工程と、前記厚い絶縁膜におけるゲート電極形成領域を除去して開口を形成する工程と、前記開口によって露出した前記活性領域上に前記ゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にＭＩＳトランジスタ（以下、ＭＩＳＦＥＴと称す）のゲート電極の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴い、素子の微細化が進められ、半導体装置に形成されるＭＩＳＦＥＴのゲート電極の間隔も微細化され、複数本のゲート電極が微小間隔で配置される構成が要求される。また、その一方で、単一のＭＩＳＦＥＴが他のＭＩＳＦＥＴとは離れ、ゲート電極が孤立状態に配置される構成も要求される。従来、このような半導体装置のＭＩＳＦＥＴのゲート電極をフォトリソグラフィ法及びドライエッチング法を用いて製造した場合、複数本のゲート電極が密に配置されているＭＩＳＦＥＴと孤立したゲート電極が配置されているＭＩＳＦＥＴとでは、ゲート電極の寸法にばらつきが生じるという問題があった。
【０００３】
このばらつきが生じる第１の要因は、フォトリソグラフィ法でのフォトレジスト膜の露光時に、隣接するゲートパターン間で生じる光の回折による近接効果がある。すなわち、複数本のゲート電極が密に配置されている領域のゲート電極では近接効果によりゲート長が小さく形成され、孤立したゲート電極の領域では近接効果が顕著でないためにゲート長が大きく形成される。
【０００４】
また、このばらつきが生じる第２の要因は、ゲート材料をエッチングする際にエッチングされたゲート材料がエッチングされた側面に再付着することによるエッチングデポがあり、このエッチングデポ量によるローディング効果がある。すなわち、ゲート電極が密な領域ではデポ量が少ないためゲート長が小さくなり、ゲート電極が孤立した領域ではデポ量が多いことにより、ゲート長が大きくなる。
【０００５】
このように、ゲート電極が密な領域と孤立した領域の各ＭＩＳＦＥＴにおけるそれぞれのゲート長に差が生じるため、ＭＩＳＦＥＴの特性にばらつきが生じるという課題があった。
【０００６】
そこで、従来から近接効果やローディング効果を抑制するために、ダミーパターンを用いる方法が提案されている。
【０００７】
以下、従来の半導体装置の製造方法について図６〜図８を用いて説明する。図６（ａ）〜図６（ｃ）及び図７（ａ）、図７（ｂ）は、従来の孤立したゲート電極を有するｎ型ＭＩＳＦＥＴの製造工程を示す断面図である。図８は、図７（ｂ）におけるｎ型ＭＩＳＦＥＴの平面図である。
【０００８】
まず、図６（ａ）に示す工程で、ｐ型の半導体基板１０１に活性領域を取り囲む溝型素子分離領域１０２を形成する。その後、活性領域上にゲート絶縁膜１０３を形成した後、半導体基板１０１上の全面に多結晶シリコン膜１０４を形成する。
【０００９】
次に、図６（ｂ）に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜１０４上にレジスト１０５を形成する。このとき、活性領域の上方にゲート電極形成用レジスト１０５ａを形成すると同時に、溝型素子分離領域１０２の上方にダミーパターン形成用レジスト１０５ｂを形成する。次に、レジスト１０５をマスクにして、多結晶シリコン膜１０４の異方性エッチングを行い、ゲート絶縁膜１０３上にゲート電極１０４ａを形成するのと同時に、溝型素子分離領域１０２上にダミーパターン１０４ｂを形成する。
【００１０】
次に、図６（ｃ）に示す工程で、レジスト１０５を除去する。次に、ゲート電極１０４ａ及び溝型素子分離領域１０２をマスクとして、ｎ型不純物のイオン注入を行って、ｎ型エクステンション領域１０６を形成する。このとき、本実施形態では、ソース・ドレイン領域上のゲート絶縁膜１０３はエッチング除去しているが残存させていても良い。
【００１１】
次に、図７（ａ）に示す工程で、半導体基板１０１の全面に絶縁膜を堆積した後、異方性エッチングにより絶縁膜のエッチングを行いゲート電極１０４ａの側面上にサイドウォール１０７を形成する。このとき、ダミーパターン１０４ｂの側面上にも同時にサイドウォール１０７が形成される。次に、ゲート電極１０４ａ、サイドウォール１０７及び溝型素子分離領域１０２をマスクとして、半導体基板１０１にｎ型不純物のイオン注入を行い、高濃度のソース・ドレイン領域１０８を形成する。
【００１２】
次に、図７（ｂ）に示す工程で、半導体基板１０１上の全面に層間絶縁膜１０９を形成する。その後、ソース・ドレイン領域１０８上の層間絶縁膜１０９に、ソース・ドレイン領域１０８に到達するコンタクトホールを形成した後、コンタクトホール内に選択的にタングステン等の金属膜からなる金属プラグ１１０を形成する。
【００１３】
これにより、図８に示すような孤立したゲート電極１０４ａを有するｎ型ＭＩＳＦＥＴを形成することができる。
【００１４】
上記のような方法によれば、ゲート電極１０４ａを形成するのと同時に、溝型素子分離領域１０２上にダミーパターン１０４ｂを形成するため、フォトリソグラフィ工程での近接効果やドライエッチング工程でのローディング効果を抑制することができ、ゲート電極のゲート長のばらつきを低減することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、ダミーパターン１０４ｂを最後まで残存させるため、近年のゲート電極の高密度化に対応できなくなってきており、近接効果やローディング効果の抑制効果が低く、ゲート電極のゲート長のばらつきが課題となってきている。
【００１６】
すなわち、図８に示すように、従来の方法では、ゲート電極１０４ａとダミーパターン１０４ｂとの間隔Ｘは、コンタクトとなる金属プラグ１１０の幅と、金属プラグ１１０とゲート電極１０４ａとの間隔と、金属プラグ１１０とダミーパターン１０４ｂとの間隔とによって決まる。そのため、複数本のゲート電極が密に形成されている領域のゲート電極の間隔に比べて、孤立したゲート電極とダミーパターンとの間隔が広くなるため、近接効果やローディング効果に対する抑制効果が低くなりゲート電極のゲート長のばらつきが生じる。
【００１７】
また、ダミーパターン１０４ｂが最後まで残存するため、ダミーパターン１０４ｂを介して寄生容量が発生するため、寄生容量が増大し遅延特性等に影響を及ぼすという課題がある。
【００１８】
本発明の目的は、ゲート電極の形成における近接効果及びローディング効果を抑制し、且つ、寄生容量の低減できる半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極用膜を形成する工程（ｂ）と、ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第１のレジストを形成する工程（ｃ）と、第１のレジストをマスクにして、ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程（ｄ）と、工程（ｄ）の後に、第１のレジストを除去する工程（ｅ）と、工程（ｅ）の後に、ゲート電極を覆う第２のレジストを形成する工程（ｆ）と、第２のレジストをマスクにして、ダミーパターンを選択的に除去する工程（ｇ）とを備えている。
【００２０】
上記第１の半導体装置の製造方法において、工程（ｇ）の後に、ゲート電極をマスクにして半導体基板にイオン注入を行い、エクステンション領域を形成する工程（ｈ）と、工程（ｈ）の後に、ゲート電極の側面上にサイドウォールを形成する工程（ｉ）と、工程（ｉ）の後に、ゲート電極及び前記サイドウォールをマスクにして半導体基板にイオン注入を行い、ソース・ドレイン領域を形成する工程（ｊ）とを有する。
【００２１】
また、上記第１の半導体装置の製造方法において、工程（ｃ）では、ゲート電極形成用レジストとダミーパターン形成用レジストとの間隔を、デザインルールの最小スペース間隔で形成する。
【００２２】
また、上記第１の半導体装置の製造方法において、工程（ｆ）では、第２のレジストがゲート電極に隣接するダミーパターンの一部を覆うように形成し、工程（ｇ）では、第２のレジストをマスクにして、ダミーパターンを等方性エッチングにより除去する。
【００２３】
本発明の第２の半導体装置の製造方法は、半導体基板の活性領域上における、少なくともゲート電極形成領域にはゲート絶縁膜を形成し、ソース・ドレイン形成領域にはゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程（ａ）と、工程（ａ）の後に、半導体基板上にゲート電極用膜を形成する工程（ｂ）と、ゲート電極用膜上に、ゲート電極形成用レジストとダミーパターン形成用レジストからなる第１のレジストを形成する工程（ｃ）と、第１のレジストをマスクにして、ゲート電極用膜のエッチングを行うことにより、ゲート電極とダミーパターンを形成する工程（ｄ）と、工程（ｄ）の後に、第１のレジストを除去する工程（ｅ）と、工程（ｅ）の後に、ゲート電極及び露出しているゲート絶縁膜を覆う第２のレジストを形成する工程（ｆ）と、第２のレジストをマスクにして、ダミーパターンを選択的に除去する工程（ｇ）とを備えている。
【００２４】
上記第２の半導体装置の製造方法において、ゲート電極に隣接するダミーパターンは、絶縁膜上に形成される。
【００２５】
また、上記第２の半導体装置の製造方法において、工程（ａ）は、半導体基板の活性領域上に絶縁膜を形成する工程と、絶縁膜におけるゲート電極形成領域を除去して開口を形成する工程と、開口によって露出した活性領域上にゲート絶縁膜を形成する工程とを有する。
【００２６】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係るｎ型ＭＩＳＦＥＴを有する半導体装置の製造工程を示す断面図である。また、図３（ａ）は、図１（ｃ）における平面図であり、図３（ｂ）は、図２（ｃ）における平面図である。
【００２７】
まず、図１（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を取り囲む溝型素子分離領域２を形成する。その後、活性領域上にゲート絶縁膜３を形成した後、半導体基板１上の全面に多結晶シリコン膜４を形成する。このとき、半導体基板１にｎウェル領域及びｐウェル領域を形成した後、溝型素子分離領域２を形成し、その後所定のチャネル注入を行い、その後ゲート絶縁膜３及び多結晶シリコン膜４を順次形成しても良い。
【００２８】
次に、図１（ｂ）に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜４上にレジスト５を形成する。このとき、活性領域の上方にゲート電極形成用レジスト５ａを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域２の上方にダミーパターン形成用レジスト５ｂを形成する。このとき、ダミーパターン形成用レジスト５ｂのパターン幅は、ゲート電極形成用レジスト５ａと同程度に形成することが好ましい。次に、レジスト５をマスクにして、多結晶シリコン膜４の異方性エッチングを行い、ゲート絶縁膜３上にゲート電極４ａを形成するのと同時に、活性領域上及び溝型素子分離領域２上にダミーパターン４ｂを形成する。
【００２９】
次に、図１（ｃ）に示す工程で、レジスト５を除去した後、フォトリソグラフィ法によって、ダミーパターン４ｂは露出し、ゲート電極４ａを覆うレジスト６を形成する。次に、レジスト６をマスクにして、ダミーパターン４ｂの異方性エッチング又は等方性エッチングを行い、ゲート絶縁膜３上にゲート電極４ａのみを残存させる。このとき、レジスト６は、図３（ａ）に示すように、ゲート電極４ａを完全に覆うように形成する。
【００３０】
次に、図２（ａ）に示す工程で、レジスト６を除去する。その後、ゲート電極４ａ及び溝型素子分離領域２をマスクとして、ｎ型不純物のイオン注入を行って、ｎ型エクステンション領域７を形成する。このとき、本実施形態では、ソース・ドレイン領域上のゲート絶縁膜３はエッチング除去しているが残存させていても良い。
【００３１】
次に、図２（ｂ）に示す工程で、半導体基板１上の全面に絶縁膜を堆積した後、異方性エッチングにより絶縁膜のエッチングを行いゲート電極４ａの側面上にサイドウォール８を形成する。次に、ゲート電極４ａ、サイドウォール８及び溝型素子分離領域２をマスクとして、半導体基板１にｎ型不純物のイオン注入を行い、高濃度のソース・ドレイン領域９を形成する。
【００３２】
次に、図２（ｃ）に示す工程で、半導体基板１上の全面に層間絶縁膜１０を形成する。その後、ソース・ドレイン領域９上の層間絶縁膜１０に、ソース・ドレイン領域９に到達するコンタクトホールを形成した後、コンタクトホール内に選択的にタングステン等の金属膜からなる金属プラグ１１を形成する。これにより、図３（ｂ）に示すような孤立したゲート電極４ａを有するｎ型ＭＩＳＦＥＴを形成することができる。
【００３３】
上記図２（ａ）に示す工程では、ゲート電極４ａをマスクにしてイオン注入を行い、ｎ型エクステンション領域７を形成したが、ゲート電極４ａの側面上に薄い（５ｎｍ〜３０ｎｍ程度）絶縁性サイドウォールを形成した後、ゲート電極４ａと薄い絶縁性サイドウォールをマスクにしてイオン注入を行ってｎ型エクステンション領域７を形成しても良い。これにより、ゲート電極４ａとｎ型エクステンション領域７とのオーバーラップ量を小さくすることができる。
【００３４】
この第１の実施形態による半導体装置の製造方法によれば、図１（ｂ）に示すように、ゲート電極４ａを形成する際に、まず、フォトリソグラフィ工程では、ゲート電極形成用レジスト５ａを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域２の上方にダミーパターン形成用レジスト５ｂを形成する。これにより、フォトリソグラフィ工程における近接効果を抑制することができる。その後、ゲート電極形成用レジスト５ａ及びダミーパターン形成用レジスト５ｂをマスクにして、多結晶シリコン膜４の異方性ドライエッチングを行うため、ゲート電極４ａとダミーパターン４ｂとの間隔は、デザインルールの最小スペース間隔で形成されるので、エッチング工程におけるローディング効果を抑制することができる。これにより、孤立したゲート電極と複数本のゲート電極が密に配置されている領域のゲート電極は、同程度の仕上がり寸法（ゲート長）で形成することができる。
【００３５】
このように、ゲート電極４ａとダミーパターン４ｂとの間隔をデザインルールの最小スペース間隔で形成できるのは、図１（ｃ）に示すように、ゲート電極４ａ及びダミーパターン４ｂを形成した後に、ダミーパターン４ｂのみを選択的に除去するためである。
【００３６】
さらに、ダミーパターン４ｂを除去することにより、ダミーパターン４ｂを介した寄生容量の発生がなくなるので、寄生容量の低減を図ることができる。
【００３７】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図４（ａ）〜図４（ｃ）は、本発明の第２の実施形態に係るｎ型ＭＩＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００３８】
図４（ａ）に示す工程では、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程と同様な方法を用いて、ｐ型の半導体基板１に活性領域を取り囲む溝型素子分離領域２を形成する。その後、活性領域上にゲート絶縁膜３を形成した後、半導体基板１上の全面に多結晶シリコン膜を形成する。その後、フォトリソグラフィ法によって、多結晶シリコン膜上にレジスト５を形成する。このとき、活性領域の上方にゲート電極形成用レジスト５ａを形成するのと同時に、デザインルールの最小スペース間隔で活性領域及び溝型素子分離領域２の上方にダミーパターン形成用レジスト５ｂを形成する。次に、レジスト５をマスクにして、多結晶シリコン膜の異方性エッチングを行い、ゲート絶縁膜３上にゲート電極４ａを形成するのと同時に、活性領域上及び溝型素子分離領域２上にダミーパターン４ｂを形成する。
【００３９】
次に、図４（ｂ）に示す工程で、レジスト５を除去した後、フォトリソグラフィ法によって、ゲート電極４ａ及びゲート電極４ａに隣接して形成されたダミーパターン４ｂの一部を覆うレジスト１２を形成する。このとき、レジスト１２は、ゲート電極４ａを完全に覆い、且つ、ゲート電極４ａに隣接されて形成されている２つのダミーパターン４ｂのうち、少なくとも１つのダミーパターン４ｂの一部を覆うように形成すれば良い。
【００４０】
次に、図４（ｃ）に示す工程で、レジスト１２をマスクにして、ダミーパターン４ｂの等方性エッチングを行い、ゲート絶縁膜３上にゲート電極４ａのみを残存させる。
【００４１】
その後、レジスト１２を除去した後、第１の実施形態の図２（ａ）〜図２（ｃ）に示す工程と同様な方法によって、ｎ型エクステンション領域７と、サイドウォール８と、高濃度のソース・ドレイン領域９と、層間絶縁膜１０と、金属プラグ１１とを有するｎ型のＭＩＳＦＥＴを形成する。
【００４２】
この第２の実施形態による半導体装置の製造方法によれば、第１の実施形態と同様な効果を得ることができる。さらに、図４（ｂ）に示す工程で、レジスト１２をダミーパターン４ｂの一部を覆うように形成することにより、ゲート電極４ａに対するレジスト１２の合わせマージンに余裕が生まれる。これにより、ゲート電極４ａとダミーパターン４ｂとの間隔がデザインルールの最小スペース間隔でも、余裕のある合わせマージンを持ってレジスト１２を形成することができる。さらに、ダミーパターン４ｂは、等方性エッチングを用いてエッチングするため、ダミーパターン４ｂの一部がレジスト１２で覆われていても完全に除去することができ、しかも、異方性エッチングに比べて選択比を大きくすることができるため、ゲート絶縁膜の膜厚が薄くても半導体基板１の表面を露出することなくダミーパターン４ｂをエッチングすることができる。
【００４３】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について説明する。図５（ａ）〜図５（ｄ）は、本発明の第３の実施形態に係るｎ型ＭＩＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【００４４】
まず、図５（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を取り囲む溝型素子分離領域２を形成する。その後、活性領域上に厚み１０ｎｍの絶縁膜１３を形成した後、フォトリソグラフィ法とエッチング法により、ゲート電極形成領域の絶縁膜１３を除去し、活性領域の表面を露出する。このときの絶縁膜１３の開口幅Ｙは、形成するゲート電極の幅にゲート電極の合わせマージンを合わせた程度の幅にすることが望ましい。
【００４５】
次に、図５（ｂ）に示す工程で、絶縁膜１３の開口によって露出した活性領域上に厚み２ｎｍのゲート絶縁膜１４を形成した後、半導体基板１上の全面に多結晶シリコン膜４を形成する。
【００４６】
次に、図５（ｃ）に示す工程で、フォトリソグラフィ法によって、多結晶シリコン膜４上にレジスト５を形成する。このとき、活性領域のゲート絶縁膜１４の上方にゲート電極形成用レジスト５ａを形成すると同時に、デザインルールの最小スペース間隔で活性領域の絶縁膜１３及び溝型素子分離領域２の上方にダミーパターン形成用レジスト５ｂを形成する。次に、レジスト５をマスクにして、多結晶シリコン膜４の異方性エッチングを行い、ゲート絶縁膜１４上にゲート電極４ａを形成するのと同時に、活性領域の絶縁膜１３上及び溝型素子分離領域２上にダミーパターン４ｂを形成する。
【００４７】
次に、図５（ｄ）に示す工程で、レジスト５を除去した後、フォトリソグラフィ法によって、ダミーパターン４ｂは露出し、ゲート電極４ａを覆うレジスト１５を形成する。このとき、レジスト１５の幅は、露出しているゲート絶縁膜１４を覆うように、図５（ａ）の工程で形成した絶縁膜の開口幅Ｙよりも広く形成する。次に、レジスト１５をマスクにして、ダミーパターン４ｂの異方性エッチング又は等方性エッチングを行い、ゲート絶縁膜１４上にゲート電極４ａのみを残存させる。
【００４８】
その後、レジスト１５を除去し、露出している絶縁膜１３及びゲート絶縁膜１４を除去した後、第１の実施形態の図２（ａ）〜図２（ｃ）に示す工程と同様な方法によって、ｎ型エクステンション領域７と、サイドウォール８と、高濃度のソース・ドレイン領域９と、層間絶縁膜１０と、金属プラグ１１とを有するｎ型のＭＩＳＦＥＴを形成する。
【００４９】
上記図５（ｄ）に示す工程において、第２の実施形態の図４（ｂ）に示すように、レジスト１５はゲート電極４ａに隣接して形成されたダミーパターン４ｂの一部とゲート電極４ａを覆うように形成しても良い。このとき、ダミーパターン４ｂの除去は、等方性エッチングを用いて行うことが好ましい。
【００５０】
この第３の実施形態による半導体装置の製造方法によれば、第１の実施形態と同様な効果を得ることができる。さらに、ダミーパターン４ｂが形成される活性領域の絶縁膜１３は、ゲート電極４ａが形成されるゲート絶縁膜１４よりも膜厚が厚く形成されており、図５（ｄ）に示す工程では、露出しているゲート電極４ａ及びゲート絶縁膜１４はレジスト１５によって覆われる。このため、レジスト１５をマスクにしてダミーパターン４ｂをエッチングする際に、絶縁膜１３がエッチングストッパとなるので、ゲート絶縁膜１４の膜厚が１〜５ｎｍ程度と極薄であっても半導体基板１の表面を露出させることなく除去することができる。
【００５１】
この第３の実施形態に示す半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる２つ以上のＭＩＳＦＥＴを有する半導体装置の製造に適用すれば、プロセスステップの増加がなく、さらに効果的である。
【００５２】
なお、上記第１乃至第３の実施形態では、ゲート電極とダミーパターンとの間隔をデザインルールの最小スペース間隔で形成したが、最小スペース間隔以上のスペース間隔で形成しても良い。また、ゲート電極のゲート長とダミーパターンの幅は必ずしも同じでなくても良く、パターンの間隔も等間隔でなくても良い。
【００５３】
また、第１乃至第３の実施形態では、ｎ型ＭＩＳＦＥＴを用いて説明したが、導電型を反対にすることによって、ｐ型ＭＩＳＦＥＴも同様に形成することができる。
【００５４】
【発明の効果】
以上のように本発明の半導体装置の製造方法によれば、ゲート電極とダミーパターンを同時に形成した後、ダミーパターンを選択的に除去するため、ゲート電極とダミーパターンとの間隔をデザインルールの最小スペース間隔で形成することができる。従って、フォトリソグラフィ工程における近接効果およびエッチング工程におけるローディング効果を抑制することができるため、ゲート電極の疎密に依存することなく、均一性の良いゲート電極を有する半導体装置を形成することができる。
【００５５】
しかも、ダミーパターンを除去するため、ダミーパターンを介した寄生容量の発生がなくなるので、寄生容量の低減を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す図１（ｃ）における平面図
（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す図２（ｃ）における平面図
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図
【図７】（ａ）、（ｂ）は、従来の半導体装置の製造工程を示す断面図
【図８】従来の半導体装置の製造工程を示す図７（ｂ）における平面図
【符号の説明】
１  半導体基板
２  溝型素子分離領域
３  ゲート絶縁膜
４  多結晶シリコン膜
４ａ  ゲート電極
４ｂ  ダミーパターン
５  レジスト
５ａ  ゲート電極形成用レジスト
５ｂ  ダミーパターン形成用レジスト
６  レジスト
７  エクステンション領域
８  サイドウォール
９  ソース・ドレイン領域
１０  層間絶縁膜
１１  金属プラグ
１２  レジスト
１３  絶縁膜
１４  ゲート絶縁膜
１５  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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