(57)【特許請求の範囲】
【請求項１】
コレクタが所定の分割比で二分割されてなるｐｎｐ型の第１のトランジスタと、コレクタが所定の分割比で二分割されてなるｐｎｐ型の第２トランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第２のトランジスタが動作状態の場合に、動作状態となるように第２の増幅部用のトランジスタを用いて構成されてなる第２の増幅部と、
前記第２の増幅部用のトランジスタが動作状態の場合に、非動作状態となるように第３の増幅部用のトランジスタを用いて構成されてなる第３の増幅部と、
を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第３のトランジスタのコレクタに、前記第２のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第４のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタの二分割されたコレクタの一方と二分割されたコレクタの他方並びに前記第２のトランジスタの二分割されたコレクタの一方と二分割されたコレクタの他方は、カレントミラー回路からなるアクティブ負荷に接続される一方、
前記第３のトランジスタは、そのベースに前記第３の増幅部の出力信号が印加され、前記第３の増幅部用のトランジスタが非動作状態となった場合に、導通状態となるよう設けられ、
前記第４のトランジスタは、そのベースに前記第２の増幅部の出力信号が印加され、前記第２の増幅部用のトランジスタが非動作状態となった場合に、導通状態となるよう設けられてなることを特徴とするヒステリシス付き差動増幅回路。
【請求項２】
第１及び第２のトランジスタのコレクタを３つ以上の複数に分割し、分割された各々の部位には、それぞれ端子を設けて端子同士を任意に接続可能として、前記端子同士の接続により、所望のヒステリシス電圧幅を得ることができるよう構成されたことを特徴とする請求項１記載のヒステリシス付き差動増幅回路。
【請求項３】
ベース同士が接続されたｐｎｐ型の第１及び第２のトランジスタと、ベース同士が接続されたｐｎｐ型の第３及び第４のトランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第３及び第４のトランジスタが非動作状態の場合に、所定の電流出力を生ずるよう構成されてなる第２の増幅部と、
前記第２の増幅部から電流出力がない場合に、所定の電流出力を生ずるよう構成されてなる第３の増幅部と、
前記第３の増幅部から電流出力がない場合に、所定の電圧出力を生ずるよう構成されてなる第４の増幅部と、を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタのコレクタは、ｎｐｎ型の第５のトランジスタのコレクタに、前記第４のトランジスタのコレクタは、ｎｐｎ型の第６のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタ並びに前記第４のトランジスタのコレクタと前記第３のトランジスタのコレクタは、カレントミラー回路からなるアクティブ負荷に接続される一方、
前記第５のトランジスタは、そのベースに前記第３の増幅部が接続されて、前記第３の増幅部から所定の電流出力が生じた場合に、導通状態となるよう設けられ、
前記第６のトランジスタは、そのベースに前記第２の増幅部が接続されて、前記第２の増幅部から所定の電流出力が生じた場合に、導通状態となるよう設けられてなることを特徴とするヒステリシス付き差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路に係り、特に、耐ノイズ性向上のためヒステリシス特性を有してなるものに関する。
【０００２】
【従来の技術】
差動増幅回路は種々の信号の増幅に用いられるが、入力信号にノイズが重畳するような環境下において用いられるようなこともある。例えば、いわゆるホールモータの駆動回路において用いられる場合を例に挙げることができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、この場合、ホール素子の出力信号は、微弱なためノイズに弱く、差動増幅回路により単に増幅して、その出力に対して、次段においてホールモータの駆動制御に必要な信号処理を施すとすると、ノイズにより誤動作を生ずる虞がある。
特に、このようなモータ駆動回路においては、そのような誤動作により、いわゆる貫通電流が流れ、異常発熱を生じ、最悪時には、部品の破損、焼損等を招くこととなるという問題がある。
本発明は、上記実状に鑑みてなされたもので、ヒステリシス機能を有する差動増幅回路を提供するものである。
本発明の他の目的は、ヒステリシス幅を所望の大きさに設定することができるヒステリシス付き差動増幅回路を提供することにある。
本発明の他の目的は、コレクタの分割数の変更が容易で、使い勝手のよいヒステリシス付き差動増幅回路を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１記載の発明に係るヒステリシス付き差動増幅回路は、
コレクタが所定の分割比で二分割されてなるｐｎｐ型の第１のトランジスタと、コレクタが所定の分割比で二分割されてなるｐｎｐ型の第２トランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第２のトランジスタが動作状態の場合に、動作状態となるように第２の増幅部用のトランジスタを用いて構成されてなる第２の増幅部と、
前記第２の増幅部用のトランジスタが動作状態の場合に、非動作状態となるように第３の増幅部用のトランジスタを用いて構成されてなる第３の増幅部と、
を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第３のトランジスタのコレクタに、前記第２のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第４のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタの二分割されたコレクタの一方と二分割されたコレクタの他方並びに前記第２のトランジスタの二分割されたコレクタの一方と二分割されたコレクタの他方は、カレントミラー回路からなるアクティブ負荷に接続される一方、
前記第３のトランジスタは、そのベースに前記第３の増幅部の出力信号が印加され、前記第３の増幅部用のトランジスタが非動作状態となった場合に、導通状態となるよう設けられ、
前記第４のトランジスタは、そのベースに前記第２の増幅部の出力信号が印加され、前記第２の増幅部用のトランジスタが非動作状態となった場合に、導通状態となるよう設けられてなるものである。
【０００５】
かかる構成においては、例えば、第１のトランジスタのベースへ、第２のトランジスタのベースに比して低い電圧が印加されると、第１のトランジスタは動作状態となる一方、第２のトランジスタは非動作状態となり、第１のトランジスタのコレクタ電流は、アクティブ負荷へ流れると共に、第１のトランジスタが動作状態となる際に、未だ動作状態にある第３のトランジスタへ流れ込むこととなる。そのため、第２のトランジスタとの差動増幅動作において、第１のトランジスタのコレクタが寄与する割合をコレクタ周辺長比で表すとすると、例えば、第１及び第２のトランジスタのコレクタが、それぞれ等分に分割されているとすれば、第１のトランジスタのコレクタの周辺長：第２のトランジスタのコレクタの周辺長＝１：２となり、ヒステリシスが生ずるようになっているものである。
そして、第１のトランジスタのベースへの印加電圧が第２のトランジスタのベース電位に比して充分に低くなると、先の第３のトランジスタは、第２の増幅部により非導通状態とされるため、第１のトランジスタのコレクタからの電流は、全てアクティブ負荷へ流れることとなる。
上述したとは逆に、第２のトランジスタのベースへ、第１のトランジスタのベースよりも低い電圧が印加される場合には、第２のトランジスタが非動作状態から動作状態となる際、第２のトランジスタのコレクタ電流は、第４のトランジスタと、アクティブ負荷へそれぞれ流れるため、上述した第１のトランジスタの場合と同様に、第２のトランジスタのコレクタの周辺長：第１のトランジスタのコレクタの周辺長＝１：２となり、そのため、ヒステリシスを生ずることとなるものである。
コレクタの周辺長比は、ラテラルｐｎｐ型マルチコレクタの第１及第２のトランジスタにおいて、エミッタに対向するコレクタ部分の周辺長を変えることで可能である。
【０００６】
このヒステリシス付き差動増幅回路は、例えば、次のような構成がより好適である。
すなわち、コレクタが所定の分割比で二分割されてなるラテラルｐｎｐ型の第１のトランジスタと、コレクタが所定の分割比で二分割されてなるラテラルｐｎｐ型の第２トランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第２のトランジスタが動作状態の場合に、動作状態となるように第２の増幅部用のトランジスタを用いて構成されてなる第２の増幅部と、
前記第２の増幅部用のトランジスタが動作状態の場合に、非動作状態となるように第３の増幅部用のトランジスタを用いて構成されてなる第３の増幅部と、
を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第３のトランジスタのコレクタに、前記第２のトランジスタの二分割されたコレクタの一方は、ｎｐｎ型の第４のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタの二分割されたコレクタの一方は、第１のダイオードを介して、前記第１のトランジスタの二分割されたコレクタの他方は、第２のダイオードを介して、前記第２のトランジスタの二分割されたコレクタの他方は、第３のダイオードを介して、前記第２のトランジスタの二分割されたコレクタの一方は、第４のダイオードを介して、それぞれアクティブ負荷に接続され、
当該アクティブ負荷は、ｎｐｎ型の第５及び第６のトランジスタにより構成されてなるカレントミラー回路であって、当該カレントミラー回路は、第５及び第６のトランジスタのベース同士が接続されると共に、第５のトランジスタのベースとコレクタとが接続され、前記第５のトランジスタのコレクタには、前記第１及び第２のダイオードを介して前記第１のトランジスタのコレクタが、前記第６のトランジスタのコレクタには、前記第３及び第４のダイオードを介して前記第２のトランジスタのコレクタが、それぞれ接続され、前記第５及び第６のトランジスタのエミッタが、アースまたは所定の負電源に接続されてなる一方、
前記第２の増幅部は、ｎｐｎ型の第７のトランジスタを有してなり、
前記第３の増幅部は、ｎｐｎ型の第８のトランジスタを有してなり、
前記第７のトランジスタのベースは、前記第６のトランジスタのコレクタに接続され、前記第７のトランジスタのコレクタは、定電流源に接続されると共に、第１の抵抗器を介して前記第８のトランジスタのベースへ、第２の抵抗器を介して前記第４のトランジスタのベースへ、それぞれ接続され、
前記第８のトランジスタは、コレクタに定電流源が接続されて出力端とされると共に、第３の抵抗器を介して前記第３のトランジスタのベースに接続されてなるものが好適である。
【０００７】
請求項３記載の発明に係るヒステリシス付き差動増幅回路は、
ベース同士が接続されたｐｎｐ型の第１及び第２のトランジスタと、ベース同士が接続されたｐｎｐ型の第３及び第４のトランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第３及び第４のトランジスタが非動作状態の場合に、所定の電流出力を生ずるよう構成されてなる第２の増幅部と、
前記第２の増幅部から電流出力がない場合に、所定の電流出力を生ずるよう構成されてなる第３の増幅部と、
前記第３の増幅部から電流出力がない場合に、所定の電圧出力を生ずるよう構成されてなる第４の増幅部と、を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタのコレクタは、ｎｐｎ型の第５のトランジスタのコレクタに、前記第４のトランジスタのコレクタは、ｎｐｎ型の第６のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタ並びに前記第４のトランジスタのコレクタと前記第３のトランジスタのコレクタは、カレントミラー回路からなるアクティブ負荷に接続される一方、
前記第５のトランジスタは、そのベースに前記第３の増幅部が接続されて、前記第３の増幅部から所定の電流出力が生じた場合に、導通状態となるよう設けられ、
前記第６のトランジスタは、そのベースに前記第２の増幅部が接続されて、前記第２の増幅部から所定の電流出力が生じた場合に、導通状態となるよう設けられてなるものである。
【０００８】
かかる構成においては、特に、第１及び第２のトランジスタのベース同士を接続して、先の請求項１記載の発明に係るヒステリシス付き差動増幅回路におけるマルチコレクタの第１のトランジスタと等価な状態とする一方、第３及び第４のトランジスタのベース同士を接続して、同様に請求項１記載の発明に係るヒステリシス付き差動増幅回路におけるマルチコレクタの第２のトランジスタと等価な状態とすることで、請求項１記載の発明に係る差動増幅回路と同様に、ヒステリシスを生ずるように構成されたものである。
【０００９】
このヒステリシス付き差動増幅回路は、例えば、次のような構成がより好適である。
ベース同士が接続されたｐｎｐ型の第１及び第２のトランジスタと、ベース同士が接続されたｐｎｐ型の第３及び第４のトランジスタとが、相互にエミッタが接続されると共に所定の定電流が供給されて差動的に動作するように構成されてなる第１の増幅部と、
前記第３及び第４のトランジスタが非動作状態の場合に、所定の電流出力を生ずるよう構成されてなる第２の増幅部と、
前記第２の増幅部から電流出力がない場合に、所定の電流出力を生ずるよう構成されてなる第３の増幅部と、
前記第３の増幅部から電流出力がない場合に、所定の電圧出力を生ずるよう構成されてなる第４の増幅部と、を具備してなるヒステリシス付き差動増幅回路であって、
前記第１のトランジスタのコレクタは、ｎｐｎ型の第５のトランジスタのコレクタに、前記第４のトランジスタのコレクタは、ｎｐｎ型の第６のトランジスタのコレクタに、それぞれ接続されると共に、
前記第１のトランジスタのコレクタは、第１のダイオードを介して、前記第２のトランジスタのコレクタは、第２のダイオードを介して、前記第４のトランジスタは、第３のダイオードを介して、前記第３のトランジスタのコレクタは、第４のダイオードを介して、それぞれアクティブ負荷に接続される一方、
当該アクティブ負荷は、ｎｐｎ型の第７及び第８のトランジスタにより構成されてなるカレントミラー回路であって、当該カレントミラー回路は、第７及び第８のトランジスタのベース同士が接続されると共に、第７のトランジスタのベースとコレクタとが接続され、前記第７のトランジスタのコレクタには、前記第１及び第２のダイオードを介して前記第１及び第２のトランジスタのコレクタが、前記第８のトランジスタのコレクタには、前記第３及び第４のダイオードを介して前記第３及び第４のトランジスタのコレクタが、それぞれ接続され、前記第７及び第８のトランジスタのエミッタが、アースまたは所定の負電源に接続されてなる一方、
前記第２の増幅部は、ｎｐｎ型の第９のトランジスタと、ｐｎｐ型の第１０及び第１１のトランジスタを有してなり、
前記第３の増幅部は、ｎｐｎ型の第１２のトランジスタと、ｐｎｐ型の第１３及び第１４のトランジスタを有してなり、
前記第４の増幅部は、ｎｐｎ型の第１５のトランジスタを有してなり、
前記第９のトランジスタのベースは、前記第８のトランジスタのコレクタに接続され、前記第９のトランジスタのコレクタは、定電流源に接続されると共に、前記第１０及び第１１のトランジスタにより構成されるカレントミラー回路に接続され、当該カレントミラー回路は、第１０及び第１１のトランジスタのベース同士が接続され、第１０及び第１１のトランジスタのエミッタが前記第９のトランジスタのコレクタに接続される一方、第１１のトランジスタのベースとコレクタとが接続されてなり、前記第１０のトランジスタのコレクタが前記第６のトランジスタのベースに、前記第１１のトランジスタのコレクタが前記第１２のトランジスタのベースに、それぞれ接続され、
前記第１２のトランジスタは、コレクタに定電流源が接続されると共に、前記第１３及び第１４のトランジスタにより構成されるカレントミラー回路に接続され、当該カレントミラー回路は、第１３及び第１４のトランジスタのベース同士が接続され、第１３及び第１４のトランジスタのエミッタが前記第１２のトランジスタのコレクタに接続される一方、第１４のトランジスタのベースとコレクタとが接続されてなり、前記第１３のトランジスタのコレクタが前記第５のトランジスタのベースに、前記第１４のトランジスタのコレクタが前記第１５のトランジスタのベースに、それぞれ接続され、
第１５のトランジスタは、コレクタに定電流源が接続されて出力端とされてなるものが好適である。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつ第１の回路構成例について説明する。
このヒステリシス付き差動増幅回路は、第１の増幅部１０１と、第２の増幅部１０２と、第３の増幅部１０３とに大別されて構成されたものとなっている。
第１の増幅部１０１は、ｐｎｐ型の第１及び第２のトランジスタ（図１においては「Ｑ１」、「Ｑ２」と表記）１，２と、ｎｐｎ型の第５及び第６のトランジスタ５，６を中心に構成されてなり、差動増幅を行うようになっているものである。
第１及び第２のトランジスタ１，２は、共に、いわゆるラテラル型のマルチコレクタタイプのもので、この回路例においては、それぞれ二つづつコレクタを有するものとなっている。
【００１１】
第１及び第２のトランジスタ１，２のエミッタは、相互に接続されると共に、第１の定電流源２１に接続されている。この第１の定電流源２１は、正電源端子４３を介して所定の正極の電源電圧が印加されて、定電流Ｉ1を出力するようになっているものである。
また、第１のトランジスタ１のベースは、非反転入力端子４２に接続されて、一方の入力端となっており、第２のトランジスタ２のベースは、反転入力端子４１に接続されて、他方の入力端となっている。
【００１２】
さらに、第１のトランジスタ１の第１のコレクタ（図１においては「Ｑ１ーＣ１」と表記）は、第１のダイオード（図１においては「Ｄ１」と表記）２５を介して、第２のコレクタ（図１においては「Ｑ１ーＣ２」と表記）は、第２のダイオード（図１においては「Ｄ２」と表記）２６を介して、ｎｐｎ型の第５及び第６のトランジスタ（図１においては「Ｑ５」、「Ｑ６」と表記）５，６により構成されるカレントミラー回路へ接続されている。すなわち、第１のダイオード２５のアノードは、第１のコレクタに、そのカソードは、第５のトランジスタ５のコレクタに、それぞれ接続されている一方、第２のダイオード２６のアノードは、第２のコレクタに、カソードは、第５のトランジスタ５のコレクタに、それぞれ接続されている。
ここで、第１及び第２のダイオード２５，２６は、第１のトランジスタ１の第１のコレクタと第２のコレクタを電気的に相互に独立させるためのものである。
【００１３】
また、第１のトランジスタ１の第１のコレクタは、ｎｐｎ型の第３のトランジスタ（図１においては「Ｑ３」と表記）３のコレクタに接続されている。この第３のトランジスタ３のベースは、第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して後述するｎｐｎ型の第８のトランジスタ８のコレクタと共に出力端子４５に接続される一方、エミッタは、負電源端子４４に接続されている。
【００１４】
一方、第２のトランジスタ２の第１のコレクタ（図１においては「Ｑ２ーＣ１」と表記）は、第４のダイオード（図１においては「Ｄ４」と表記）２８を介して、第２のコレクタ（図１においては「Ｑ２ーＣ２」と表記）は、第３のダイオード（図１においては「Ｄ３」と表記）２７を介して、共に第６のトランジスタ６のコレクタに接続されている。すなわち、第４のダイオード２８のアノードは、第１のコレクタに、カソードは、第６のトランジスタ６のコレクタに、それぞれ接続されている一方、第３のダイオード２７のアノードは、第２のコレクタに、カソードは、第６のトランジスタ６のコレクタに、それぞれ接続されている。ここで、第３及び第４のダイオード２７，２８は、第２のトランジスタ２の第１のコレクタと第２のコレクタを電気的に相互に独立させるためのものである。
【００１５】
さらに、第２のトランジスタ２の第１のコレクタは、ｎｐｎ型の第４のトランジスタ（図１においては「Ｑ４」と表記）４のコレクタに接続されている。この第４のトランジスタ４のベースは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して後述するｎｐｎ型の第７のトランジスタ（図１においては「Ｑ７」と表記）７のコレクタに接続される一方、エミッタは、負電源端子４４に接続されている。
第５及び第６のトランジスタ５，６は、いわゆるカレントミラー回路を構成しており、第１及び第２のトランジスタ１，２に対していわゆるアクティブ負荷として作用するものとなっている。
すなわち、第５及び第６のトランジスタ５，６のベースは相互に接続される一方、第５のトランジスタ５は、ベースとコレクタとが接続されており、いわゆるダイオード接続状態となっている。また、第５及び第６のトランジスタ５，６のエミッタは、共に負電源端子４４に接続されるようになっている。
【００１６】
第１の増幅部１０１に対して次段となる第２の増幅部１０２は、ｎｐｎ型の第７のトランジスタ７を中心に構成されたものとなっている。
すなわち、第７のトランジスタ７のベースは、先の第６のトランジスタ６のコレクタに接続されており、第１の増幅部１０１を構成する第２のトランジスタ２の出力信号がこの第７のトランジスタ７により増幅されるようになっている。
また、第７のトランジスタ７のコレクタは、第２の定電流源２２に接続される一方、エミッタは、負電源端子４４に接続されている。第２の定電流源２２は、正電源端子４３を介して所定の正極の電源電圧が印加されて、所定電流Ｉ2を出力するようになっているものである。
【００１７】
終段となる第３の増幅部１０３は、ｎｐｎ型の第８のトランジスタ（図１においては「Ｑ８」と表記）８を中心に構成されたものとなっている
すなわち、第８のトランジスタ８のベースは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して前段である第２の増幅部１０２の第７のトランジスタ７のコレクタに接続されており、第２の増幅部１０２の出力信号がこの第８のトランジスタ８により増幅されるようになっている。
また、第８のトランジスタ８のコレクタは、第３の定電流源２３に接続される一方、エミッタは、負電源端子４４に接続されている。第３の定電流源２３は、正電源端子４３を介して所定の正極の電源電圧が印加されて、定電流Ｉ3を出力するようになっているものである。さらに、第８のトランジスタ８のコレクタは、先に述べたように、出力端子４５に接続されると共に、第３の抵抗器３３を介して第３のトランジスタ３のベースに接続されている。
【００１８】
次に、ラテラル型のｐｎｐマルチコレクタトランジスタである第１及び第２のトランジスタ１，２の概略構成例について図２を参照しつつ説明する。この第１及び第２のトランジスタ１，２は、基本的には、公知・周知のいわゆるラテラル構造を有してなるもので、特に、図２に示されたように、コレクタ領域５０に対して接合されて、かつ、ｐ型半導体からなる第１の接続部５１と、同じくコレクタ領域５０に対して接合され、かつ、ｐ型半導体からなる第２の接続部５２とが、コレクタ領域５０を挟むようにして互いに離間して設けられると共に、さらに、第１及び第２の接続部５１，５２には、それぞれにコレクタ端子が設けられて、第１のコレクタと第２のコレクタとが形成されたものとなっている。
かかる構成において、コレクタの周辺長は、エミッタ領域５３に対向する部分、すなわち、図２において、円弧状をなす部位５４ａ，５４ｂのそれぞれの長さである。
【００１９】
次に、かかる構成における動作について説明する。
最初に、非反転入力端子４２の印加電圧が、反転入力端子４１に比して充分高い場合について説明すれば、この場合、第１の増幅部１０１においては、第１のトランジスタ１が非導通状態となるため、カレントミラー回路を構成するいわゆるダイオード接続状態にある第５のトランジスタ５に電流が供給されないため、第５及び第６のトランジスタ５，６によるカレントミラー回路は、非動作状態となる。
一方、この場合、第２のトランジスタ２は、動作状態となり、第１の定電流源２１からの定電流Ｉ1が第２のトランジスタ２に流れ込む。この際、第４のトランジスタ４は、非動作状態にあるため、第２のトランジスタ２に流れ込んだ定電流Ｉ1は、第３及び第４のダイオード２７，２８へ流れ、さらに、第６のトランジスタ６が非動作状態であるため、第７のトランジスタ７のベースへ流れ込むこととなる。
【００２０】
第７のトランジスタ７は、このベースへの電流の供給により、動作状態となり、第２の定電流源２２からの定電流Ｉ2は、全て第７のトランジスタ７のコレクタへ流れ込むこととなる。また、この際、第８のトランジスタ８のベース電圧は、アース電圧に略近いものとなるため、第８のトランジスタ８は、非動作状態となる。
したがって、第３の定電流源２３からの定電流Ｉ3は、第３の抵抗器３３を介して第３のトランジスタ３のベースに流れ込むこととなり、第３のトランジスタ３は、動作状態となる。
そして、出力端子４５には、電源電圧に略近い電圧が出力されることとなる。
【００２１】
かかる状態において、反転入力端子４１へ非反転入力端子４２に比して充分高い電圧が印加された場合について説明すれば、まず、先の場合とは逆に、第２のトランジスタ２が非動作状態となる一方、第１のトランジスタ１が動作状態となる。
この第１のトランジスタ１が非動作状態から動作状態となる時点において、第３のトランジスタ３が未だ動作状態であるため、第１のトランジスタ１に、第１の定電流源２１から流れ込んだ定電流Ｉ1は、第１のトランジスタ１の第１のコレクタと第２のコレクタからそれぞれ分流されて、第１のコレクタからは、第３のトランジスタ３へ流れ込む一方、第２のコレクタからは、第２のダイオード２６を介して第５のトランジスタ５へ流れ込むこととなる。
すなわち、定電流Ｉ1は、第１のトランジスタ１の第１のコレクタと第２のコレクタのいわゆる周辺長の比に対応して分流されることとなる。例えば、第１のコレクタと第２のコレクタの周辺長比が１：１であれば、定電流Ｉ1は、１：１に分流されることとなる。
【００２２】
このように、第１のトランジスタ１が非動作状態から動作状態となる際には、第１のトランジスタ１の第１のコレクタからの電流は、第１のダイオード２５を介して第５のトランジスタ５へ流れ込むことなく、第３のトランジスタ３へ流れ込むこととなるため、第１のトランジスタ１が非動作状態から動作状態となる際において、第１の増幅部１０１における差動増幅に寄与する第１及び第２のトランジスタ１，２のコレクタの周辺長比は、見かけ上、１：２となる。
換言すれば、この見かけ上のコレクタ周辺長比が１：１ではなく、１：２となることがいわゆるヒステリシス特性を生じさせることとなるものである。
ここで、ヒステリシス電圧幅の理論値は、次述するようにして求められる。
まず、ヒステリシス電圧幅をΔＶH1とすると、下記する式１により表される。
【００２３】
ΔＶH1＝(kT/q)×ln｛(n1+n2)/n1｝・・・（式１）
【００２４】
ここで、kは、ボルツマン定数、Tは、絶対温度、qは、電子の電荷量であり、また、lnは、自然対数を意味すものである。さらに、n1及びn2は、第１のトランジスタ１の第１のコレクタと第２のコレクタとの周辺長の比を表す数値であり、第１のコレクタの周辺長：第２のコレクタの周辺長＝n1：n2（但しn1≦n2とする）である。この式１に、具体的な数値を代入してヒステリシス電圧幅の一例を求めてみる。例えば、n1＝n2＝１とし、先の各々の定数k＝１.３８ｅ-23J/K、T＝３００K、q＝１.６ｅ-19を、それぞれ代入すると、ΔＶH1≒１８mＶと求められる。
この値は、入力信号変化の一方向についてのものであるので、回路全体としてのヒステリシス電圧は、この値の２倍、すなわち、略３６mＶとなる。
【００２５】
再び、回路動作の説明に戻れば、先に述べたように、第１のトランジスタ１の第１及び第２のコレクタにより、第３及び第５のトランジスタ３，５へ定電流Ｉ1が分流されることで、第５のトランジスタ５が動作すると共に、第６のトランジスタ６も動作することとなる。このため、第７のトランジスタ７のベース電位は、第７のトランジスタ７を非動作状態とする電位へ低下するため、第７のトランジスタ７は非動作状態となり、第２の定電流源２２による定電流Ｉ2は、第１及び第２の抵抗器３１，３２へ流れ込むこととなる。
そして、第８のトランジスタ８は、第１の抵抗器３１を介してのベース電流の供給により動作状態となり、そのため、出力端子４５の電位は、略負電源端子４４の電位となり、第３の抵抗器３３には電流が流れなくなる。
その結果、第３のトランジスタ３は、非動作状態となり、それまで、第１のトランジスタ１の第１のコレクタから流れ込んでいた電流は、第１のダイオード２５を介して第５のトランジスタ５へ流れ込むこととなる。
なお、第２のトランジスタ２が非動作状態から動作状態となる際も、上述したように第１のトランジスタ１が非動作状態から動作状態となる場合と基本的に同様に、見かけ上、第２のトランジスタ２のコレクタ周辺長：第１のトランジスタのコレクタ周辺長＝１：２となり、ヒステリシスを生ずるものとなっている。
【００２６】
図３には、反転入力端子４１の入力電圧を変化させた場合の、出力端子４５における出力電圧の変化を試験した試験例が示されている。
この図３の試験例は、図４に示されたような試験回路において試験を行なった結果を示すものである。すなわち、正電源端子４３には、所定の電源電圧Ｖ1を印加する一方、負電源端子４４は、アースに接続されたものとなっている。また、反転入力端子４１には、出力電圧Ｖ3を変えることのできる可変電源４６が接続される一方、非反転入力端子４２には、所定電圧Ｖ2が印加されてある。
図３において、横軸は、このような試験回路の構成において、可変電源４６の出力電圧Ｖ3を変化させた場合の値である。また、同図において、二点鎖線で表された特性線が示された部分の縦軸は、反転入力端子４１における電圧を示すもので、横軸と同一の目盛りとなっている。そして、二点鎖線で表された特性線は、直線であり、しかも、横軸の値と縦軸の値とは同一となっており、結局、反転入力端子４１の電圧が所定の電圧範囲において直線的に変化されたことを表している。なお、同図において、二点鎖線の近傍の実線矢印は、電圧が上昇する場合を、点線矢印は、電圧が下降する場合を、それぞれ意味するものである。
【００２７】
そして、同図において、点線と実線でそれぞれ表された特性線が示された部分の縦軸は、出力端子４５の出力電圧を表すもので、この二つの特性線は、上述のように反転入力端子４１の電圧を変化させた場合の出力端子４５における電圧変化を示すものとなっている。すなわち、反転入力端子４１の電圧が低い場合には、出力電圧は、いわば論理値Ｈｉｇｈに対応する電圧レベル（試験例の場合大凡７９１ｍＶ）となっており、反転入力端子４１の電圧が上昇してゆき、約３.０１９ｖ付近となったところで、出力電圧は、いわば論理値Ｌｏｗに対応する電圧レベル（試験例の場合約４０ｍＶ）に低下している。
【００２８】
そして、その後、反転入力端子４１の電圧をさらに上昇させた後、今度は、徐々に低下させていった場合、その反転入力端子４１の電圧が、先に出力電圧が論理値Ｈｉｇｈとなっていた際の電圧となっても、出力電圧は、論理値Ｌｏｗに対応する電圧レベルとなったままで変化せず、反転入力端子４１の電圧がさらに低下して、試験例では大凡２.９８Ｖ付近に達したところで、出力電圧は、論理値Ｈｉｇｈに対応する電圧レベル（試験例の場合大凡７９１ｍＶ）へ戻るようになっている（図３参照）。
このように、この試験例からは、反転入力端子４１の電圧が上昇する場合と、下降する場合とで、出力電圧の変化する際の入力信号のレベルにヒステリシスが生じていることが確認できる。
【００２９】
上述した第１の構成例においては、ヒステリシス幅を変えるには、第１のトランジスタ１の第１及び第２のコレクタの周辺長比と、第２のトランジスタ２の第１及び第２のコレクタの周辺長比を変えればよい。すなわち、図２で言えば、円弧状の部位５４ａ，５４ｂの長さを変えることで、ヒステリシス幅を変えることができる。
また、上述した第１の構成例においては、第１及び第２のトランジスタ１，２のコレクタを２つに分割したが、例えば、回路設計の段階で、コレクタが複数に分割されたものとしておき、製造の際に、所望により金属配線のいわゆるつなぎ替えにより、コレクタの分割数を確定できるようにしておけば、製造工程の後工程における変更が可能となる。
【００３０】
次に、第２の回路構成例について、図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付することとする。
この第２の回路構成例におけるヒステリシス付き差動増幅回路は、第１の増幅部１０１Ａと、第２の増幅部１０２Ａと、第３の増幅部１０３Ａと、第４の増幅部１０４とに大別されてなるものである。
第１の増幅部１０１Ａは、差動増幅を行なうｐｎｐ型の第１乃至第４のトランジスタ１Ａ〜４Ａと、いわゆるカレントミラー回路を構成するｎｐｎ型の第７及び第８のトランジスタ７Ａ，８Ａを主としてなるものである。
第１乃至第４のトランジスタ１Ａ〜４Ａは、いずれもラテラル型のもので、第１及び第２のトランジスタ１Ａ，２Ａのベース同士、第３及び第４のトランジスタ３Ａ，４Ａのベース同士が、それぞれ接続されており、第１及び第２のトランジスタ１Ａ，２Ａのベースは、反転入力端子４１に接続される一方、第３及び第４のトランジスタ３Ａ，４Ａのベースは、非反転入力端子４２に接続されている。
【００３１】
また、第１乃至第４のトランジスタ１Ａ〜４Ａの各々のエミッタは、共に第１の定電流源２１に接続されている。この第１の定電流源２１は、正電源端子４３を介して所定の正極の電源電圧が印加されて、定電流Ｉ1を出力するようになっているものである。
この第２の回路構成例では、第１及び第２のトランジスタ１Ａ，２Ａのベース同士が接続されることで、先の図１に示されたマルチコレクタ型の第１のトランジスタ１と等価な状態となっており、また、第３及び第４のトランジスタ３Ａ，４Ａのベース同士が接続されることで、先の図１に示された第２のトランジスタ２と等価な状態となっている。
【００３２】
一方、第１のトランジスタ１Ａのコレクタは、第１のダイオード２５のアノード及びｎｐｎ型の第５のトランジスタ５Ａのコレクタに接続され、また、第２のトランジスタ２Ａのコレクタは、第２のダイオード２６のアノードに接続されている。そして、第１及び第２のダイオード２５，２６のカソードは、共に第７のトランジスタ７Ａのコレクタに接続されている。
第５のトランジスタ５Ａは、ベースに後述するｐｎｐ型の第１３のトランジスタ（図５においては「Ｑ１３」と表記）１３のコレクタが接続される一方、エミッタは、負電源端子４４に接続されたものとなっている。
【００３３】
第３のトランジスタ３Ａのコレクタは、第３のダイオード２７のアノードに接続され、また、第４のトランジスタ４Ａのコレクタは、第４のダイオード２８のアノード及びｎｐｎ型の第６のトランジスタ６Ａのコレクタに接続されている。そして、第３及び第４のダイオード２７，２８のカソードは、共に第８のトランジスタ８Ａのコレクタに接続されている。
第６のトランジスタ６Ａは、ベースに後述するｐｎｐ型の第１０のトランジスタ（図５においては「Ｑ１０」と表記）１０のコレクタが接続される一方、エミッタは、負電源端子４４に接続されたものとなっている。
【００３４】
ｎｐｎ型の第７及び第８のトランジスタ７Ａ，８Ａは、いわゆるカレントミラー回路を構成しており、第１乃至第４のトランジスタ１Ａ〜４Ａに対して、いわゆるアクティブ負荷として作用するものとなっている。
すなわち、第７及び第８のトランジスタ７Ａ，８Ａのベースは相互に接続される一方、第７のトランジスタ７Ａは、ベースとコレクタとが接続されており、いわゆるダイオード接続状態とされている。そして、第７及び第８のトランジスタ７Ａ，８Ａのエミッタは、共に負電源端子４４に接続されている。
【００３５】
第１の増幅部１０１Ａに対して次段となる第２の増幅部１０２Ａは、ｎｐｎ型の第９のトランジスタ（図５においては「Ｑ９」と表記）９を中心に構成されたものとなっている。
すなわち、第９のトランジスタ９のベースは、先の第８のトランジスタ８Ａのベースに接続されており、第１の増幅部１０１Ａの出力信号がこの第８のトランジスタ８Ａのコレクタから印加され、それに応じて動作するようになっている。
この第９のトランジスタ９のコレクタは、第２の定電流源２２に接続される一方、エミッタは、負電源端子４４に接続されている。第２の定電流源２２は、正電源端子４３を介して所定の正極の電源電圧が印加されて、定電流Ｉ2を出力するようになっているものである。
【００３６】
さらに、第９のトランジスタ９のコレクタには、ｐｎｐ型の第１０及び第１１のトランジスタ１０，１１から構成されるカレントミラー回路が接続されている。
すなわち、第１０及び第１１のトランジスタ１０，１１は、ベースが相互に接続されると共に、第１１のトランジスタ（図５においては「Ｑ１１」と表記）１１は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされている。そして、第１０及び第１１のトランジスタ１０，１１のエミッタは、共に第９のトランジスタ９のコレクタと第２の定電流源２２との接続点に接続される一方、第１０のトランジスタ１０のコレクタは、先に述べたように第６のトランジスタ６Ａのベースへ、第１１のトランジスタ１１のコレクタは、第３の増幅部１０３Ａを構成する第１２のトランジスタ（図５においては「Ｑ１２」と表記）１２のベースへ、それぞれ接続されたものとなっている。
【００３７】
第３の増幅部１０３Ａは、ｎｐｎ型の第１２のトランジスタ１２を中心に構成されたものとなっている。
すなわち、第１２のトランジスタ１２のコレクタは、第３の定電流源２３に接続される一方、エミッタは、負電源端子４４に接続されている。第３の定電流源２３は、正電源端子４３を介して所定の正極の電源電圧が印加されて、定電流Ｉ3を出力するようになっているものである。
さらに、第１２のトランジスタ１２のコレクタには、ｐｎｐ型の第１３及び第１４のトランジスタ１３，１４からなるカレントミラー回路が接続されている。
すなわち、第１３及び第１４のトランジスタ１３，１４は、ベースが相互に接続されると共に、第１４のトランジスタ（図５においては「Ｑ１４」と表記）１４は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされている。そして、第１３及び第１４のトランジスタ１３，１４のエミッタは、共に第１２のトランジスタ１２のコレクタと第３の定電流源２３との接続点に接続される一方、第１３のトランジスタ１３のコレクタは、先に述べたように第５のトランジスタ５Ａのベースへ、第１４のトランジスタ１４のコレクタは、第４の増幅部１０４を構成する第１５のトランジスタ（図５においては「Ｑ１５」と表記）１５のベースへ、それぞれ接続されたものとなっている。
【００３８】
第４の増幅部１０４は、ｎｐｎ型の第１５のトランジスタ１５を中心に構成されたものとなっており、このヒステリシス付き差動増幅回路の終段となっている。
すなわち、第１５のトランジスタ１５のコレクタは、第４の定電流源  及び出力端子４５に接続される一方、エミッタは、負電源端子４４に接続されている。
【００３９】
次に、かかる構成における動作について説明する。
最初に、非反転入力端子４２への印加電圧が、反転入力端子４１に比して充分低い場合について説明すれば、この場合、第１の増幅部１０１Ａにおいては、第１及び第２のトランジスタ１Ａ，２Ａが非導通状態となるため、カレントミラー回路を構成する一方のいわゆるダイオード接続状態にある第７のトランジスタ７Ａに電流が供給されないため、第７及び第８のトランジスタ７Ａ，８Ａによるカレントミラー回路は、非動作状態となる。
【００４０】
一方、この場合、第３及び第４のトランジスタ３Ａ，４Ａは、動作状態となり、第１の定電流源２１からの定電流Ｉ1が第３及び第４のトランジスタ３Ａ，４Ａに流れ込む。この際、第６のトランジスタ６Ａは、非動作状態にあるため、第２のトランジスタ２Ａに流れ込んだ定電流Ｉ1は、第３及び第４のダイオード２７，２８へ流れ、さらに、第８のトランジスタ８Ａが非動作状態であるため、第９のトランジスタ９のベースへ流れ込むこととなる。
第９のトランジスタ９は、ベース電流の供給により動作状態となるため、第２の定電流源２２からの定電流Ｉ2は、全て第９のトランジスタ９に流れ込むこととなる。そのため、第１０及び第１１のトランジスタ１０，１１によるカレントミラー回路は、非動作状態であり、したがって、第１２のトランジスタ１２も非動作状態となる。
【００４１】
第１２のトランジスタ１２が非動作状態であるため、第３の定電流源２３からの定電流Ｉ3は、第１３及び第１４のトランジスタ１３，１４によるカレントミラー回路へ流れ込み、このカレントミラー回路により第５及び第１５のトランジスタ５Ａ，１５へ、それぞれ電流が供給される結果、第５のトランジスタ５Ａが動作状態となると共に、第１５のトランジスタ１５が動作状態となる。そのため、出力端子４５における出力電位は、負電源端子４４におけるものと略等しくなる。すなわち、負電源端子４４がアースに接続される場合には、略アース電位となる。
【００４２】
かかる状態において、非反転入力端子４２に比して充分低い電圧が反転入力端子４１に印加された場合について説明すれば、まず、先の場合とは逆に、第３及び第４のトランジスタ３Ａ，４Ａが非動作状態となる一方、第１及び第２のトランジスタ１Ａ，２Ａが動作状態となり、定電流Ｉ1が、第１及び第２のトランジスタ１Ａ，２Ａに分流して流れ込むこととなる。
この第１及び第２のトランジスタ１Ａ，２Ａが非動作状態から動作状態となる時点において、第５のトランジスタ５Ａが未だ動作状態であるため、第１のトランジスタ１Ａに流れ込んだ定電流Ｉ1の分流分は、第１のダイオード２５へは流れず、第５のトランジスタ５Ａに流れ込むこととなる。一方、第２のトランジスタ２Ａに流れ込んだ定電流Ｉ1の分流分は、第２のダイオード２６から第７のトランジスタ７Ａへ流れ込むこととなる。
【００４３】
このため、この場合、差動増幅動作に寄与するトランジスタは、実質的に、第２のトランジスタ２Ａと第３及び第４のトランジスタ３Ａ，４Ａであるということができる。
換言すれば、この場合、差動増幅動作に寄与するトランジスタ同士のコレクタ周辺長比は、第２のトランジスタ２Ａのコレクタの周辺長と、第３及び第４のトランジスタ３Ａ，４Ａのコレクタの周辺長との比となり、先の図１に示された回路例の場合と同様に、見かけ上、１：２となる。
そして、結局、この第２の回路構成例においても、このようなコレクタの周辺長比が見かけ上、１：１ではなくなることで、ヒステリシス特性が生ずることとなる。
【００４４】
上述のようにして第７のトランジスタ７Ａに電流が流れることで、第８のトランジスタ８Ａが動作し、第９のトランジスタ９のベース電位が第９のトランジスタ９を非動作状態とする電位に低下するため、第９のトランジスタ９は、非動作状態となる。
そのため、定電流Ｉ2は、第１０及び第１１のトランジスタ１０，１１によるカレントミラー回路へ流れ込み、第６のトランジスタ６Ａと第１２のトランジスタ１２のそれぞれのベースに電流が供給されることとなるために、第６及び第１２のトランジスタ６Ａ，１２が動作状態となる。
【００４５】
そして、第１２のトランジスタ１２が動作状態となることで、定電流Ｉ3は、全て第１２のトランジスタ１２に流入することとなり、そのため、第１３及び第１４のトランジスタ１３，１４によるカレントミラー回路は、非動作状態となる。
その結果、第５のトランジスタ５Ａ及び第１５のトランジスタ１５は、いずれも非動作状態となり、出力端子４５における出力電圧は、電源電圧に略近い電圧まで上昇することとなる。
なお、第３及び第４のトランジスタ３Ａ，４Ａが非動作状態から動作状態となる際も、上述したように第１及び第２のトランジスタ１Ａ，２Ａが非動作状態から動作状態となる場合と基本的に同様に、見かけ上、第３及び第４のトランジスタ３Ａ，４Ａのコレクタ周辺長：第１及び第２のトランジスタ１Ａ，２Ａのコレクタ周辺長＝１：２となり、ヒステリシスを生ずるものとなっている。
【００４６】
【発明の効果】
以上、述べたように、本発明によれば、請求項１及び請求項２記載の発明においては、差動増幅を行う２つのトランジスタのそれぞれのコレクタを分割し、それぞれのトランジスタが動作状態となる際に、分割されたコレクタの一方から一時的にコレクタ電流が分流されるように構成することで、差動増幅を行う２つのトランジスタのそれぞれが動作状態となる際においてヒステリシスを生じさせることができ、入力信号にノイズ等が重畳されても当該ノイズに起因する次段以降の誤動作を防止することができる。
特に、請求項２記載の発明においては、上述の効果に加えて、ヒステリシス幅を所望の大きさに設定することが可能となり、使い勝手のよいヒステリシス付き差動増幅回路を提供することができる。
また、特に、回路設計の段階で、コレクタが複数に分割されたものとしておき、製造の際に、所望により金属配線のいわゆるつなぎ替えにより、コレクタの分割数を確定できるようにしておけば、製造工程の後工程における変更が容易となり、より利便性の高いヒステリシス付き差動増幅回路を提供することができる。
請求項３記載の発明においては、第１及び第２のトランジスタのベース同士を接続して一つのトランジスタのコレクタを分割したと等価な状態とする一方、第３及び第４のトランジスタのベース同士を接続して、一つのトランジスタのコレクタを分割したと等価な状態とし、これら第１及び第２のトランジスタと、第３及び第４のトランジスタとで差動増幅を行うようにし、それぞれのトランジスタが動作状態となる際に、ベース同士が接続された２つのトランジスタの一方のコレクタから一時的にコレクタ電流が分流されるように構成することで、差動増幅を行う４つのトランジスタの何れかのいずれか一方の２つのトランジスタのペアが動作状態となる際において、ヒステリシスを生じさせることができ、入力信号にノイズ等が重畳されても当該ノイズに起因する次段以降の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における第１の回路構成例を示す回路図である。
【図２】ラテラル型トランジスタのコレクタ分割の例を模式的に示した模式図である。
【図３】反転入力端子における入力信号の変化と、それに対する出力端子における出力電圧の変化例を示す特性線図である。
【図４】図３に示された特性曲線を得る際の試験回路例を示す回路図である。
【図５】本発明の実施の形態における第２の回路構成例を示す回路図である。
【符号の説明】
１…第１のトランジスタ
２…第２のトランジスタ
１Ａ…第１のトランジスタ
２Ａ…第２のトランジスタ
３Ａ…第３のトランジスタ
４Ａ…第４のトランジスタ
１０１…第１の増幅部（第１の回路構成例）
１０２…第２の増幅部（第１の回路構成例）
１０３…第３の増幅部（第１の回路構成例）
１０１Ａ…第１の増幅部（第２の回路構成例）
１０２Ａ…第２の増幅部（第２の回路構成例）
１０３Ａ…第３の増幅部（第２の回路構成例）
１０４…第４の増幅部（第２の回路構成例）
【図１】
0003794826.tif 000002
【図２】
0003794826.tif 000003
【図３】
0003794826.tif 000004
【図４】
0003794826.tif 000005
【図５】
0003794826.tif 000006