(57)【特許請求の範囲】
【請求項１】
バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、
前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、
前記第３端子と電圧電源との間に接続され、前記第３端子に電流を供給し、かつ特性の異なる１対のトランジスタとから構成され、被バイアス回路へのバイアス電圧変化に応じて前記１対のトランジスタの特性比に基づき、その出力電流を変化させて前記バイアス出力手段を作動させる帰還回路と、
を有してなることを特徴とするバイアス回路。
【請求項２】
バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、
前記第１端子より出力されたバイアス電圧と所定電圧とを比較し、その比較結果を出力する比較手段と、
前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、
前記バイアス電圧検出手段及び前記バイアス出力手段の第３端子に接続された特性の異なる１対のトランジスタとから構成され、前記比較手段の出力信号に応じて前記１対のトランジスタの特性比に基づき、その出力電流を変化させて前記バイアス出力手段を作動させる帰還回路と、
を有してなることを特徴とするバイアス回路。
【請求項３】
特性の異なる１対のトランジスタが、Ｐチャネルトランジスタ及びＮチャネルトランジスタであって、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタが並列に接続されてなることを特徴とする請求項１又は請求項２に記載のバイアス回路。
【請求項４】
バイアス電圧を検出する第１のＮチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス立上げ用の第１のＰチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス安定化用の第２のＮチャネルトランジスタとを有してなる帰還回路と、
バイアス電圧出力用の第３のＮチャネルトランジスタと、
前記第３のＮチャネルトランジスタのソース端におけるバイアス電圧と所定電圧とを比較し、その比較結果を出力する比較手段と、
第３のＮチャネルトランジスタのドレイン端に接続された電流検出手段とを有し、
前記第１のＰチャネルトランジスタのソース端は電圧電源に接続され、ゲート端は前記比較回路の出力端と接続され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端と接続され、
前記第１のＮチャネルトランジスタのソース端は接地され、ゲート端は前記第３のＮチャネルトランジスタのソース端に接続され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端に接続され、
前記第２のＮチャネルトランジスタのドレイン端は電圧電源に接続され、ゲート端は前記比較回路の出力端と接続され、そのソース端は前記第３のＮチャネルトランジスタのゲート端と接続され、
前記第３のＮチャネルトランジスタのドレイン端は前記電流検出手段に接続され、ソース端は信号線を介して被バイアス回路と接続されていることを特徴とするバイアス回路。
【請求項５】
ワード線及びデジット線に接続されたメモリセルと、
バイアス電圧を第１端子より出力してデジット線を経由して選択されたメモリセルに印加し、前記メモリセルに流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、
前記伝達された電流を電圧に変換して出力する電流検出手段と、
前記電流検出手段より出力された電圧と基準電圧とを比較して記憶データを出力するセンス回路と、
前記第１端子におけるデジット線のバイアス電圧をバイアス電圧検出手段で検出してバイアス出力手段の第３端子にフィードバックする帰還回路を含み、
前記第３端子と電圧電源との間に接続された１対のトランジスタから前記第３端子に流れる電流をそれぞれ変化させることにより、
デジット線のバイアス電圧が前記所定電圧と差が大きいときは、前記帰還回路の制御利得を大きく設定し、
デジット線のバイアス電圧が前記所定電圧と差が小さいときは、前記帰還回路の制御利得を小さく設定したことを特徴とする半導体記憶装置。
【請求項６】
ワード線及び基準デジット線に接続された基準セルと、
前記バイアス出力手段と前記バイアス電圧検出手段と前記第１の手段と前記第２の手段とを備えたバイアス回路と同一構成の基準バイアス回路であって、前記バイアス回路よりも大きな電流供給能力を有し、前記基準デジット線に対して所定電流を供給し前記基準セルからの読出しデータに基づき前記基準電圧を形成する基準バイアス回路と、
を有してなることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記デジット線のバイアス電圧がグランド電圧付近のときは前記Ｐチャネルトランジスタからの電流が前記Ｎチャネルトランジスタからの電流より大きく、
前記デジット線のバイアス電圧が所定電圧にあるときは前記Ｎチャネルトランジスタの電流が前記Ｐチャネルトランジスタからの電流より大きくなるよう前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタが設定されてなることを特徴とする請求項５乃至請求項６何れか１項に記載の半導体記憶装置。
【請求項８】
前記バイアス回路、若しくは前記バイアス回路及び前記基準バイアス回路の動作をセンスアンプ動作許可信号により制御することを特徴とする請求項６または７に記載の半導体記憶装置。
【請求項９】
バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、
前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、
前記第３端子に接続され、前記第３端子にバイアス駆動電圧を供給し、かつ特性の異なる１対のスイッチ部を有し、
前記１対のスイッチ部をバイアス電圧の変動に応じて切り替えて作動させる帰還回路と、
を有してなることを特徴とするバイアス回路。
【請求項１０】
前記スイッチ部がトランジスタであることを特徴とする請求項９に記載のバイアス回路。
【請求項１１】
バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、
前記第１端子より出力されたバイアス電圧と所定電圧との差信号を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、
前記第３端子に接続され、前記被バイアス回路に供給するバイアス電圧が所定電圧に満たないことを前記バイアス電圧検出手段が検出すると、前記第３端子にバイアス駆動電圧を供給して、バイアス供給能力を高めて前記被バイアス回路に電圧を供給するバイアス立上げ手段と、
前記第３端子に接続され、前記被バイアス回路に供給するバイアス電圧が前記所定電圧に達したことを前記バイアス電圧検出手段が検出すると、前記第３端子にバイアス駆動電圧を供給して、所定電圧変動の影響を抑制して前記被バイアス回路にバイアス電圧を供給するバイアス安定化手段と、
を備えてなることを特徴とするバイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイアス回路及び半導体記憶装置に関する。特に、バイアス電圧の立ち上げの際の効率化及び電圧の安定化の向上を図ることができるバイアス回路、または前記バイアス回路を備え、マスクＲＯＭ、浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用いる不揮発性メモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体記憶装置においては、記憶情報の読み書きに要するアクセスタイムが重要な課題となっており、システム全体の高速化を図るために半導体記憶装置の高速化の要求が大きくなってきている。
半導体記憶装置のなかでも、不揮発性メモリやＲＯＭなどでは、１つの記憶用トランジスタに１または数ビットの情報を記憶させ、読み出すときには、ドレイン端に所定の電圧を印加して、そこに流れるドレイン電流が所定値より大きいか否かで記憶データを判定するようにしている。一般に、トランジスタのドレイン電流は、ドレイン電圧が高くなるほど大きくなる。従って、記憶データを読み出すとき、ドレイン端に印加する電圧が一定していないと、ドレイン電流も一定せず、読み出したドレイン電流が記憶データ“０”によるものなのか、“１”によるものなのか判定できなくなる。近年、記憶データの多値化が進み、１つの記憶用トランジスタに４ビットを記憶させることもある。このような多値メモリにおいては、ドレイン電流の微少な差異によって、記憶データを判定するため、バイアス電圧を所定の電圧に厳密に設定しなければならない。
このように、半導体記憶装置のアクセスタイムを決定する重要な要因の１つとしてセンスアンプの性能が挙げられ、これまでに種々の検討がなされてきた。例えば、特開昭６３−１４２５９６号及び特開平４−３５３６９９号には、ＥＰＲＯＭ読み出し用センスアンプの改良に関する発明が開示されている。
【０００３】
従来の半導体記憶装置の構成を、図を用いて説明する。図１２及び図１３は、従来の半導体記憶装置内に設置されるセンスアンプ回路１００の一構成例を示す図である。
【０００４】
従来の半導体記憶装置は、例えば図１２に示すように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用いる不揮発性メモリであり、データ格納用のメモリセルアレイ１０１を有し、デジット線ＤＬ１〜ＤＬｎをグランド電圧から所定のバイアス電圧に引き上げることにより、このメモリセルアレイ１０１からのデータを読み出すセンスアンプ回路１００を有してなる。前記センスアンプ回路１００は、センス回路１０、基準回路１１０、データ検出回路２０１等から構成される。
【０００５】
また、メモリセルアレイ１０１は、複数本のワード線ＷＬ１〜ＷＬｍと、それに直交する複数本のデジット線ＤＬ１〜ＤＬｎを有し、そのワード線ＷＬ１〜ＷＬｍ及びデジット線ＤＬ１〜ＤＬｎの交点には、１組のデジット線とワード線との組み合わせにつき１個の浮遊ゲート型ＭＯＳＦＥＴからなるメモリセル１１３１１〜１１３１ｎ、…１１３ｍ１〜１１３ｍｎが接続されている。すなわち、メモリセルアレイ１０１にはｍ×ｎ個のメモリセルがマトリクス状に配置されており、前記メモリセル１１３ｊｉ（ｊ＝１〜ｍ、ｉ＝１〜ｎ）は、そのゲート端がワード線ＷＬ１〜ＷＬｍに接続され、ソース端が接地され、さらにドレイン端がデジット線ＤＬ１〜ＤＬｎに接続されている。
【０００６】
また、基準セルアレイ１０２は、１本の基準ワード線ＷＬＲと、それに直交する１本の基準デジット線ＤＬＲとを有し、その基準ワード線ＷＬＲ及び基準デジット線ＤＬＲには、メモリセル１１３ｊｉと同一構造の基準セル１１１が１個配置されている。基準セル１１１は、そのゲート端が基準ワード線ＷＬＲに接続され、ソース端が接地され、さらにドレイン端が基準デジット線ＤＬＲに接続されている。この例では、基準セル１０２には基準ワード線ＷＬＲ及び基準デジット線ＤＬＲがそれぞれ１本のみ設置されているため、基準セル１０２に設置されているＭＯＳＦＥＴは基準セル１１１のみである。
【０００７】
メモリセルアレイ１０１内のワード線ＷＬ１〜ＷＬｍには、行デコーダ１０４の出力側が接続され、デジット線ＤＬ１〜ＤＬｎには、列デコーダ１０５が接続される。行デコーダ１０４と列デコーダ１０３は、図示しないアドレス信号がそれぞれ入力され、前記アドレス信号に対応してワード線ＷＬ１〜ＷＬｍとデジット線ＤＬ１〜ＤＬｎの１つをそれぞれ活性化する。
カラムセレクタ１０３は、列デコーダ１０５によってデジット線選択用のＭＯＳＦＥＴ１０７１〜１０７ｎをオン、オフ動作させ、デジット線ＤＬ１〜ＤＬｎの１つを選択してセンス回路１０に接続する。メモリセルアレイ１０１内に設置され、ｎ本のデジット線それぞれに接続されるｎ個のＭＯＳＦＥＴ１０７１〜１０７ｎのソース端は、デジット線ＤＬ１〜ＤＬｎに接続されている。さらに、この半導体記憶装置においては、複数本のデジット線ＤＬ１〜ＤＬｎごとに１個のバイアス回路を設けた構成となっている。また、基準デジット線ＤＬＲには、カラムセレクタ１０３のＭＯＳＦＥＴ１０７１〜１０７ｎと同一サイズのＭＯＳＦＥＴ１０６が１個接続され、そのゲート端は電圧電源に接続されている。
【０００８】
カラムセレクタ１０３内に設置されるＭＯＳＦＥＴ１０７１〜１０７ｎのドレインは、ともにセンス回路１０に共通接続されている。同様に、基準セルアレイ１０２に設置されるＭＯＳＦＥＴ１０６のドレイン端も、基準回路１１０に接続されている。
【０００９】
以下、図１２及び図１３においては、行デコーダ１０４によってワード線ＷＬｊが選択され、列デコーダ１０５によってデジット線ＤＬｉが選択され、ワード線ＷＬｊとデジット線ＤＬｉに接続されるメモリセル１１３ｊｉの記憶データを検出する場合を例にとり説明する。
【００１０】
図１２に示すように、センス回路１０及び基準回路１１０の出力端は、それぞれ信号線ＬＤｉ，ＬＲＥＦｉを介してデータ検出回路２０１と接続されている。データ検出回路２０１は、信号線ＬＤｉ，ＬＲＥＦｉそれぞれにおける電圧である検出電圧ＶＤｉと基準電圧ＶＲＥＦとを比較し、選択されたメモリセルの記憶データを判定する回路である。このデータ検出回路２０１の出力側には、図示しないが出力バッファ等が接続されて、外部に記憶データを出力する。
【００１１】
不揮発性メモリのメモリセル１１３１１〜１１３１ｎ…１１３ｍ１〜１１３ｍｎ及び１１１は、浮遊ゲートに電子が注入されているか否かでデータを記憶している。メモリセル１１３の記憶データを読み出すときは、センス回路１０内のバイアス回路２０により所定の電圧がメモリセル１１３に印加され、選択されたメモリセル１１３に電流が流れるか否かで記憶データを判定する。つまり、浮遊ゲートに電子が注入されたものはゲート端にハイレベルの信号が供給されてメモリセル１１３が選択状態になっても、ドレイン電流は流れない。逆に、浮遊ゲートから電子が引き抜かれたものは、ゲート端にハイレベルの信号が供給されてメモリセル１１３が選択状態になると、ドレイン電流が流れる。これに対し、基準セルアレイ１０２内に設置される基準セル１１１は、電子が注入されていなかったり、所定量の電子が注入されているため、常に所定の基準電流が流れる。
【００１２】
本例の不揮発性メモリでは、前述したように、浮遊ゲートに電子が注入されている場合を記憶データ“１”に対応させ、浮遊ゲートに電子が引き抜かれている場合を記憶データ“０”に対応させているが、この逆の場合もある。
【００１３】
基準回路１１０におけるＮチャネルトランジスタ２１２とセンス回路１０におけるＮチャネルトランジスタ２０２は、負荷抵抗として働き、基準デジット線ＤＬＲとデジット線ＤＬｉに流れる電流を電圧に変換してデータ検出回路２０１に供給する。一般に、トランジスタ２１２の電流供給能力は、トランジスタ２０２の電流供給能力より大きく設定されており、基準デジット線ＤＬＲとデジット線ＤＬｉに同一の電流が流れたとしても、トランジスタ２１２よりトランジスタ２０２の方が電圧降下が大きい。
いま、基準セル１１１に流れる基準電流によってトランジスタ２１２のドレインに生ずる電圧を基準電圧ＶＲＥＦとし、オン、オフのメモリセル１１３に流れる電流によってトランジスタ２０２に生ずる検出電圧ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉｏｆｆとする。このとき、基準電圧ＶＲＥＦは、通常、基準電圧ＶＤｉｏｆｆとＶＤｉｏｎとの中間の電圧（以下、中間電圧という）となるように設定されている。
従って、検出電圧ＶＤｉが基準電圧ＶＲＥＦより高ければ、データ検出回路２０１は、メモリセル１１３がオフしている（記憶データ“０”）と判定し、逆に、検出電圧ＶＤｉが基準電圧ＶＲＥＦより低ければ、データ検出回路２０１は、メモリセル１１３がオンしている（記憶データ“１”）と判定する。この結果をもとに、データ検出回路２０１は読み出しデータをＤＯＵＴｉとして出力する。
【００１４】
図１２に示すように、バイアス回路２０は、センスアンプ動作許可信号ＳＡＥがローレベルのとき、デジット線ＤＬｉにバイアスを供給し、ハイレベルのとき、バイアス供給を停止する。基準デジット線ＤＬＲ側のバイアス回路１２０も同様に動作する。センスアンプ動作許可信号ＳＡＥは、読み出し動作のときのみデジット線ＤＬｉにバイアス電圧を供給することで、メモリセルに電流が流れる期間を短くして、半導体記憶装置の消費電力を低減するたものであり、読み出し動作に不可欠の信号ではない。
【００１５】
行デコーダ１０４がワード線ＷＬｊを活性化するとメモリセル１１３ｊｉは、それに電子が注入されている時（記憶データが“１”の場合）には、オフ状態のままになっていることから、デジット線ＤＬｉに電流が流れないので、検出電圧ＶＤｉは基準電圧ＶＲＥＦより高いレベルの電圧ＶＤｉｏｆｆになる。逆に、選択されたメモリセル１１３ｊｉに電子が引き抜かれている時（記憶データが“０”の場合）には、それがオン状態となり、基準電圧ＶＲＥＦより低いレベルの電圧ＶＤｉｏｎになる。基準電圧ＶＲＥＦと検出電圧ＶＤｉｏｎとの電圧差は、前述したようにデータ検出回路２０１によって検出される。すなわち、データ検出回路２０１は、ＶＤｉ（ＶＤｉ＝ＶＤｉｏｆｆ）＞ＶＲＥＦであるときはメモリセルの浮遊ゲートに電子が注入されている状態、すなわちメモリセルの記憶データが“１”であると判定し、一方、ＶＤｉ（ＶＤｉ＝ＶＤｉｏｎ）＜ＶＲＥＦであるときはメモリセルの浮遊ゲートに電子が引き抜かれている状態、すなわちメモリセルの記憶データが“０”であると判定する。
【００１６】
次に、図１２に示される半導体記憶装置内に設置されるセンスアンプ回路１００について説明する。センスアンプ回路１００は、センス回路１０、基準回路１１０、及びデータ検出回路２０１等から構成される。センス回路１０は、センスアンプ動作許可信号（ＳＡＥ）３０により活性化され、デジット線ＤＬｉに対して所定電圧を供給し、選択されたメモリセルからの読出しデータに基づき検出電圧ＶＤｉを生成する回路であり、デジット線ＤＬｉに対して所定電圧を供給するバイアス回路２０、及びバイアス回路２０に接続される負荷部７０から構成される。バイアス回路２０は、帰還回路４０及びＮチャネルトランジスタ２０３からなる。帰還回路４０は、Ｐチャネルトランジスタ２０４、及びＮチャネルトランジスタ２０５、３０２から構成される。Ｐチャネルトランジスタ２０４のソース端は、電圧電源に接続され、そのドレイン端はＮチャネルトランジスタ２０５、３０２のドレイン端と接続している。Ｎチャネルトランジスタ２０５、３０２のソース端は接地されている。
【００１７】
また、センスアンプ動作許可信号ＳＡＥ３０は、Ｐチャネルトランジスタ２０４、Ｎチャネルトランジスタ３０２のゲート端に入力される。読出動作以外の状態では、センスアンプ動作許可信号ＳＡＥがハイレベルであり、トランジスタ２０４がオフし、トランジスタ３０２がオンするので、信号線ＦＢｉはローレベルになり、デジット線ＤＬｉもローレベルになる。読出動作に入ると、センスアンプ動作許可信号ＳＡＥがローレベルになり、トランジスタ２０４がオンし、トランジスタ３０２がオフするので、信号線ＦＢｉは所定のレベルになり、デジット線ＤＬｉも所定のレベルにバイアスされる。
【００１８】
信号線ＦＢｉが所定のレベルになると、トランジスタ２０３はソースフォロア動作しているので、信号線ＦＢｉのレベルと同程度のレベルＶＤ０を出力する。このレベルＶＤ０はＮチャネルトランジスタ２０５のゲート端に供給され、トランジスタ２０５は所定の電流を流す。もし、デジット線ＤＬｉの電圧が所定の電圧より高いと、トランジスタ２０５は所定の電流より多く電流を流すので、信号線ＦＢｉのレベルを下げる。信号線ＦＢｉのレベルが下がると、トランジスタ２０３はデジット線ＤＬｉの電圧を下げる。逆に、デジット線ＤＬｉの電圧が所定の電圧より低いと、トランジスタ２０５は所定の電流より少ない電流を流すので、信号線ＦＢｉのレベルを上げる。信号線ＦＢｉのレベルが上がると、トランジスタ２０３はデジット線ＤＬｉの電圧を上げる。このように、バイアス回路２０は、デジット線ＤＬｉの電圧が変動しても、デジット線ＤＬｉを所定のバイアス電圧に収束させる。
また、負荷部７０は、Ｎチャネルトランジスタ２０２からなり、Ｎチャネルトランジスタ２０２のドレイン端及びゲート端は電圧電源に接続されているため、Ｎチャネルトランジスタ２０２は定電流回路として動作する。帰還回路４０からの出力がＮチャネルトランジスタ２０３のゲート端に入力されることによりメモリセル１１３のドレイン端が所定の電圧にバイアスされ、メモリセル１１３に所定のドレイン電流が流れることで、負荷部７０に検出電圧ＶＤｉが発生する。
【００１９】
一方、基準回路１１０は、基準デジット線ＤＬＲに対して所定電圧を供給し、基準セル１１１のデータに基づき基準電圧ＶＲＥＦを生成する回路であり、基準デジット線ＤＬＲに対して所定電圧を供給する基準バイアス回路１２０、及び基準バイアス回路１２０に接続される負荷部１７０から構成される。前記基準バイアス回路１２０及び前記負荷部１７０は、センス回路１０内に設置されるバイアス回路２０及び前記負荷部７０と同様の構成を有する。すなわち、基準バイアス回路１２０は、帰還回路１４０及びＮチャネルトランジスタ２１３からなる。
【００２０】
帰還回路１４０は、Ｐチャネルトランジスタ２１４、及びＮチャネルトランジスタ２１５、３１２から構成され、負荷部１７０は、Ｎチャネルトランジスタ２１２から構成される。Ｎチャネルトランジスタ２１２は、センス回路１０内のＮチャネルトランジスタ２０２と比較して抵抗が小さいものを用いる。これにより、負荷部１７０は、オン状態のメモリセル１１３とオフ状態のメモリセル１１３によって生ずる各々の検出電圧の中間電圧になるように設定される。基準バイアス回路１２０は、センスアンプ動作許可信号ＳＡＥ１３０が帰還回路１４０のＰチャネルトランジスタ２１４、Ｎチャネルトランジスタ３１２のゲート端に入力されることにより、帰還回路１４０が動作して、基準ビット線ＬＤＲを所定の電圧にバイアスする。
【００２１】
次に、図１２に示される半導体記憶装置のセンスアンプ回路１００内に設置されるセンス回路１０内のバイアス回路２０についてさらに詳述する。
バイアス回路２０は、前述のように、読出動作時に、センスアンプ動作許可信号ＳＡＥ３０がローレベルになると、Ｐチャネルトランジスタ２０４がオンになり、信号線ＦＢｉの電圧が上昇するとともに、Ｎチャネルトランジスタ２０３のソース端、即ちデジット線ＤＬｉの電圧が信号線ＦＢｉ相当の電圧になる。それを受けて、Ｎチャネルトランジスタ２０５のゲート端にその電流が帰還し、Ｎチャネルトランジスタ２０５に所定の電流が流れるため、信号線ＦＢｉの電圧が所定の電圧に収束する。信号線ＦＢｉの電圧が所定電圧にバイアスされるため、デジット線ＤＬｉの電圧が所定の電圧にバイアスされるとともに、このバイアスがメモリセル１１３ｊｉに印加される（プリチャージ過程）。このメモリセル１１３ｊｉに流れる電流に対応した検出電圧ＶＤｉがデータ検出回路２０１に出力される。このとき、基準バイアス回路１２０においても、基準デジット線ＤＬＲの電圧の引き上げが行われ、基準電圧ＶＲＥＦがデータ検出回路２０１に出力されるので、データ検出回路２０１において検出電圧ＶＤｉと基準電圧ＶＲＥＦとの電圧差のセンシングが行われる（センス過程）。
【００２２】
メモリセル１１３ｊｉの内容が“１”である場合、センスアンプ動作許可信号ＳＡＥ３０がローレベルになると、上記の動作により負荷部７０の電圧が基準電圧ＶＲＥＦよりも高いＶＤｉｏｆｆになる。一方、記憶データ“０”を読み出す場合、デジット線ＤＬｉに接続しているメモリセルの浮遊ゲートには電子が引き抜かれているのでメモリセルに電流が流れることから負荷部７０に電圧降下が起こり、負荷部７０の電圧は、基準電圧ＶＲＥＦよりも低い検出電圧ＶＤｉｏｎになる。
【００２３】
一方、基準回路１１０においては、デジット線ＤＬＲに接続されるメモリセル１０６が“０”の状態になっているため、Ｎチャネルトランジスタ２１２に電流が流れ、電圧降下が生じる。ここで、Ｎチャネルトランジスタ２１２はＮチャネルトランジスタ２０２と比べて抵抗が小さいため、基準電圧ＶＲＥＦは検出電圧ＶＤｉｏｆｆとＶＤｉｏｎとの中間電圧に設定される。
【００２４】
その結果、メモリセルアレイ１０１内のメモリセル１１３ｊｉの記憶データ“１”を読み出す場合には、検出電圧ＶＤｉが基準電圧ＶＲＥＦより高いため（ＶＤｉ＝ＶＤｉｏｆｆ）、データ検出回路２０１は、出力ＤＯＵＴｉとして“０”を出力する。一方、メモリセルアレイ１０１内のメモリセル１１３ｊｉの記憶データ“０”を読み出す場合には、読出し電圧ＶＤｉが基準電圧ＶＲＥＦにより低いため（ＶＤｉ＝ＶＤｉｏｎ）、データ検出回路２０１はデータ“１”を出力する。
【００２５】
また、図１３に従来の半導体記憶装置の別の例を示す。図１３に示される従来の半導体記憶装置は、図１２に示される従来の半導体記憶装置内に設置されるセンスアンプ回路１００とほぼ同様の構成を有するが、センス回路１０及び基準回路１１０のセンスアンプ動作許可信号ＳＡＥ３０の入力端にそれぞれインバータ２０８、２１８が設置され、さらに、バイアス回路２０、１２０内に、図１２のセンスアンプ回路１００のようにＰチャネルトランジスタ２０４、２１４が設置される代わりに、インバータ２０８、２１８からの出力端にＮチャネルトランジスタ２０６、２１６が設置されている点が異なる。
【００２６】
【発明が解決しようとする課題】
しかしながら、図１２及び図１３に示される従来の半導体記憶装置においては次のような問題点があった。前述したように、半導体記憶装置の高速化の要求に応えるためにセンスアンプ回路の性能向上が求められている。センスアンプ回路の性能向上を図る一手段として、センスアンプ回路内に設置されるバイアス回路の効率化、安定性の向上が挙げられる。
図１２に示される従来の半導体記憶装置内のセンスアンプ回路１００に設置されるセンス回路１０のバイアス回路２０は、電源電圧Ｖｃｃ側にはＰチャネルトランジスタ２０４が設けられている。Ｐチャネルトランジスタを上記のバイアス回路の動作範囲内で用いる場合、一般に、ドレイン電流の微小変化に対するドレイン−ソース間の電圧降下量が大きい。このため、センス回路１０内のバイアス回路２０の電源電圧Ｖｃｃ側にＰチャネルトランジスタ２０４を用いると、負荷微分抵抗が大きくなることにより出力ＦＢｉの振幅が大きくなる。また、読出動作を開始した直後は、トランジスタ２０４のドレイン電圧（ＦＢｉ）はほぼ０Ｖとなっており、ゲート端にはＳＡＥとしてローレベル（ＧＮＤ）が供給されるので、トランジスタ２０４のゲート−ソース間電圧差はＶｃｃ程度であるため、トランジスタ２０４はドレイン電流の駆動能力が最大となっている。このため、デジットＤＬｉ線を所定の電圧まで引き上げるプリチャージ過程を高速に行うことができる。
しかしながら、図１２に示す従来のバイアス回路２０は、電圧電源にＰチャネルトランジスタ２０４が設置されているので、ノイズ等によりデジット線ＬＤｉの電圧が変動すると、バイアス回路２０は過敏に反応するため、検出電圧ＶＤｉと基準電圧ＶＤＲＥＦとをデータ検出回路２０１にて比較するセンス過程において、安定したセンシングを行うことが難しいという問題をはらんでいる。また、データ検出回路２０１は、ノイズ量によっては、記憶データを誤判定しかねない。さらに、デジットＤＬｉ線を高速に所定の電圧まで引き上げ過ぎると、センス回路１０は検出電圧ＶＤｉが安定するまでに時間がかかるので、かえってアクセス時間を長くする要因になっていた。
【００２７】
一方、図１３に示される従来の半導体記憶装置に設置されるセンスアンプ回路１００においては、センス回路１０のバイアス回路２０の電源電圧Ｖｃｃ側にＮチャネルトランジスタ２０６が設けられている。Ｎチャネルトランジスタ２０６はドレイン電流の微小変化に対するドレイン−ソース間の電圧降下の変化量が小さい。このため、図１３に示されるバイアス回路２０においてはＮチャネルトランジスタ２０６が電圧電源に配置されるため、デジット線ＬＤｉが何らかのノイズ源によって変動しその影響がＮチャネルトランジスタ２０５を介して帰還されても、信号線ＦＢｉの変動は図１２に示される半導体記憶装置内のセンス回路１０と比較して少ないため、図１３に示されるセンス回路１０のセンシングが阻害される影響は少ない。
しかしながら、Ｎチャネルトランジスタ２０６を電圧電源に配置すると、図１３に示す帰還回路４０の出力は、電源電圧Ｖｃｃからトランジスタ２０６の閾値電圧値（ＶＴＮ）の分だけ降下した電圧となる。このため、トランジスタ２０６のソース電圧に対するゲート−ソース間電圧が小さくなり、トランジスタ２０６の電流駆動能力が低くなることから、トランジスタ２０３のゲート電圧を急速に立ち上げることができない。さらに、帰還回路４０の出力ＦＢｉの振幅上限がＶｃｃ−ＶＴＮ程度に制限されてしまい、トランジスタ２０３もデジット線ＬＤｉを高速にプリチャージすることができないという問題が生じる。その結果、データ検出回路２０１が検出電圧ＶＤｉと基準電圧ＶＲＥＦとのセンシングを行うのに十分な程度の電圧になるのに時間を要するため、結果としてメモリセル１１３のデータの読出しが遅くなり、データの読出し速度が悪いという問題が生じていた。
さらに、近年、半導体記憶装置全体の省電力化が進められており、半導体記憶装置の電源電圧Ｖｃｃも低電圧化されてきている。このため、閾値電圧値ＶＴＮによる電圧降下の影響が従来と比較して相対的に大きくなってきた。すなわち、例えば、従来電源電圧Ｖｃｃが５Ｖであった場合には閾値電圧値ＶＴＮによる電圧降下の影響に比べ、電源電圧が３Ｖに設定された場合、前述した閾値電圧値ＶＴＮによる電圧降下の影響がより大きくなる。
以上の問題点が、検出電圧ＶＤｉがセンシングを行うのに十分な電圧に到達するのに要する時間をさらに増加させ、メモリセル１１３の記憶データをデータ検出回路２０１が判定するまでより多くの時間を要するという問題が生じていた。
【００２８】
また、記憶容量の大規模化に伴い、半導体記憶装置が大型化し、半導体記憶装置のチップ内の配線が長くなり、配線の寄生容量や配線抵抗が増加している。従来のバイアス回路では、寄生容量の大きい配線を急速に立ち上げようとすると、定常状態の安定性がわるくなり、逆に、安定性を向上させようとすると、立ち上がり特性が悪くなるという矛盾を生じていた。
【００２９】
本発明は、以上の従来技術における問題に鑑みてなされたものである。
本発明の目的は、上記問題点を解決し、所定電圧への電圧の立ち上げの高速化及び所定電圧での安定化向上を図ることができるバイアス回路、及びメモリセルデータの読出しの高速化及びメモリセルデータの読出し時の検出電圧の安定性向上を図ることができる半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記第３端子と電圧電源との間に接続され、前記第３端子に電流を供給し、かつ特性の異なる１対のトランジスタとから構成され、被バイアス回路へのバイアス電圧変化に応じて前記１対のトランジスタの特性比に基づき、その出力電流を変化させて前記バイアス出力手段を作動させる帰還回路と、を有してなることを特徴とするバイアス回路である。
【００３２】
また、本出願第２の発明は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧と所定電圧とを比較し、その比較結果を出力する比較手段と、前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記バイアス電圧検出手段及び前記バイアス出力手段の第３端子に接続された特性の異なる１対のトランジスタとから構成され、前記比較手段の出力信号に応じて前記１対のトランジスタの特性比に基づき、その出力電流を変化させて前記バイアス出力手段を作動させる帰還回路とを有してなることを特徴とするバイアス回路である。
【００３４】
また、本出願第３の発明のバイアス回路は、本出願第１の発明又は本出願第２の発明のバイアス回路であって、特性の異なる１対のトランジスタが、Ｐチャネルトランジスタ及びＮチャネルトランジスタであって、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタが並列に接続されてなることを特徴とする。
【００３６】
また、本出願第４の発明は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より出力して電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記バイアス電圧が所定電圧に満たないことを前記バイアス電圧検出手段が検出すると前記第３端子にバイアス駆動電圧を供給して前記バイアス出力手段の駆動能力を高めて前記被バイアス回路を所定電圧に急速に立ち上げるバイアス立上げ手段と、前記バイアス電圧が所定電圧に到達したことを前記バイアス電圧検出手段が検出すると、前記バイアス電圧検出手段から前記第３端子へ帰還する制御利得を前記バイアス立上げ手段動作時の制御利得よりも小さくして前記被バイアス回路のバイアス電圧変動を低減するバイアス安定化手段と、を備えてなることを特徴とするバイアス回路である。
【００３８】
また、本出願第５の発明のバイアス回路は、本出願第４の発明のバイアス回路であって、前記バイアス立上げ手段としてＰチャネルトランジスタを用い、前記バイアス安定化手段としてＮチャネルトランジスタを用い、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタが並列に接続されてなることを特徴とする。  また、本出願第６の発明のバイアス回路は、バイアス電圧を検出する第１のＮチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス立上げ用の第１のＰチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス安定化用の第２のＮチャネルトランジスタとを有してなる帰還回路と、バイアス電圧出力用の第３のＮチャネルトランジスタと、前記第３のＮチャネルトランジスタのソース端におけるバイアス電圧と所定電圧とを比較し、その比較結果を出力する比較手段と、第３のＮチャネルトランジスタのドレイン端に接続された電流検出手段とを有し、前記第１のＰチャネルトランジスタのソース端は電圧電源に接続され、ゲート端は前記比較回路の出力端と接続され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端と接続され、前記第１のＮチャネルトランジスタのソース端は接地され、ゲート端は前記第３のＮチャネルトランジスタのソース端に接続され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端に接続され、前記第２のＮチャネルトランジスタのドレイン端は電圧電源に接続され、ゲート端は前記比較回路の出力端と接続され、そのソース端は前記第３のＮチャネルトランジスタのゲート端と接続され、前記第３のＮチャネルトランジスタのドレイン端は前記電流検出手段に接続され、ソース端は信号線を介して被バイアス回路と接続されていることを特徴とする。
また、本出願第７の発明のバイアス回路は、バイアス電圧を検出する第１のＮチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス立上げ用の第１のＰチャネルトランジスタと、前記第１のＮチャネルトランジスタの負荷でありバイアス安定化用の第２のＮチャネルトランジスタとを有してなる帰還回路と、バイアス電圧出力用の第３のＮチャネルトランジスタと、被バイアス回路に流れる電流を検出する電流検出手段を有し、前記第１のＰチャネルトランジスタのソース端は電圧電源に接続され、ゲート端は接地され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端と接続され、前記第１のＮチャネルトランジスタのソース端は接地され、ゲート端は前記第３のＮチャネルトランジスタのソース端に接続され、ドレイン端は前記第３のＮチャネルトランジスタのゲート端に接続され、前記第２のＮチャネルトランジスタのドレイン端およびゲート端は電圧電源に接続され、そのソース端は前記第３のＮチャネルトランジスタのゲート端と接続され、前記第３のＮチャネルトランジスタのドレイン端は前記電流検出手段に接続され、ソース端は信号線を介して被バイアス回路と接続されていることを特徴とする。
【００４０】
また、本出願第８の発明の半導体記憶装置は、ワード線及びデジット線に接続されたメモリセルと、バイアス電圧を第１端子より出力してデジット線を経由して選択されたメモリセルに印加し、前記デジット線を経由して前記メモリセルに流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記伝達された電流を電圧に変換して出力する電流検出手段と、前記電流検出手段より出力された電圧と基準電圧とを比較して記憶データを出力するセンス回路と、前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記バイアス電圧検出手段とバイアス出力手段の第３端子に接続され、前記バイアス電圧が所定電圧に満たないことを前記バイアス電圧検出手段が検出するとデジット線を所定電圧に急速に立ち上げる第１の手段と、前記バイアス電圧検出手段とバイアス出力手段の第３端子に接続され、前記バイアス電圧が所定電圧に到達したことを前記バイアス電圧検出手段が検出すると、前記バイアス電圧検出手段から前記バイアス出力手段へ帰還する制御利得を前記バイアス立ち上げ手段動作時の制御利得よりも小さくしてデジット線のバイアス電圧変動を低減する第２の手段とを備えてなることを特徴とする。
【００４２】
また、本出願第９の発明の半導体記憶装置は、ワード線及びデジット線に接続されたメモリセルと、バイアス電圧を第１端子より出力してデジット線を経由して選択されたメモリセルに印加し、前記メモリセルに流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記伝達された電流を電圧に変換して出力する電流検出手段と、前記電流検出手段より出力された電圧と基準電圧とを比較して記憶データを出力するセンス回路と、前記第１端子より出力されたバイアス電圧を検出し、その利得を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、デジット線へのバイアス電圧を所定電圧に急速に立ち上げる第１の手段と、デジット線へのバイアス電圧が所定電圧に到達した後にデジット線のバイアス電圧変動を抑える第２の手段とを有し、前記第１の手段と第２の手段は電圧電源に接続され、前記バイアス電圧検出手段の検出結果に応じて切り替えられることを特徴とする。
【００４４】
また、本出願第１０の発明の半導体記憶装置は、本出願第８の発明又は本出願第９の発明の半導体記憶装置であって、第１の手段として第１のＰチャネルトランジスタを用い、第２の手段として第１のＮチャネルトランジスタを用い、バイアス出力手段として第２のＮチャンネルトランジスタを用い、前記第１のＰチャネルトランジスタのドレイン端及び第１のＮチャネルトランジスタのソース端とが第２のＮチャネルトランジスタのゲート端に接続されてなることを特徴とする。
【００４６】
また、本出願第１１の発明の半導体記憶装置は、ワード線及びデジット線に接続されたメモリセルと、バイアス電圧を第１端子より出力してデジット線を経由して選択されたメモリセルに印加し、前記メモリセルに流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記伝達された電流を電圧に変換して出力する電流検出手段と、前記電流検出手段より出力された電圧と基準電圧とを比較して記憶データを出力するセンス回路と、前記第１端子におけるデジット線のバイアス電圧をバイアス電圧検出手段で検出してバイアス出力手段の第３端子にフィードバックする帰還回路を含み、前記第３端子と電圧電源との間に接続された１対のトランジスタから前記第３端子に流れる電流をそれぞれ変化させることにより、デジット線のバイアス電圧が前記所定電圧と差が大きいときは、前記帰還回路の制御利得を大きく設定し、デジット線のバイアス電圧が前記所定電圧と差が小さいときは、前記帰還回路の制御利得を小さく設定したことを特徴とする。
【００４８】
また、本出願第１２の発明の半導体記憶装置は、本出願第９の発明の半導体記憶装置であって、前記第１の手段として第１のＰチャネルトランジスタを用い、前記第２の手段として第１のＮチャネルトランジスタを用い、電圧電源と前記第３端子との間にＰチャネルトランジスタ及びＮチャネルトランジスタを並列に備えてなることを特徴とする。
【００５０】
また、本出願第１３の発明は、本出願第８の発明乃至本出願第１２何れか１の発明の半導体記憶装置であって、ワード線及び基準デジット線に接続された基準セルと、前記バイアス出力手段と前記バイアス電圧検出手段と前記第１の手段と前記第２の手段とを備えたバイアス回路と同一構成の基準バイアス回路であって、前記バイアス回路よりも大きな電流供給能力を有し、前記基準デジット線に対して所定電流を供給し前記基準セルからの読出しデータに基づき前記基準電圧を形成する基準バイアス回路とを有してなることを特徴とする。
【００５２】
また、本出願第１４の発明は、本出願第８の発明乃至本出願第１３何れか１の発明の半導体記憶装置であって、前記デジット線の電圧がグランド電圧付近のときは前記Ｐチャネルトランジスタからの電流が前記Ｎチャネルトランジスタからの電流より大きく、前記デジット線の電圧が所定電圧にあるときは前記Ｎチャネルトランジスタの電流が前記Ｐチャネルトランジスタからの電流より大きくなるよう、前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタが設定されてなることを特徴とする。
【００５４】
また、本出願第１５の発明は、本出願第１３乃至１４何れか１の発明の半導体記憶装置であって、前記バイアス回路、若しくは前記バイアス回路及び前記基準バイアス回路の動作をセンスアンプ動作許可信号により制御することを特徴とする。
【００５６】
また、本出願第１６の発明は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記第３端子に接続され、前記第３端子にバイアス駆動電圧を供給し、かつ特性の異なる１対のスイッチ部を有し、前記１対のスイッチ部をバイアス電圧の変動に応じて切り替えて作動させる帰還回路と、を有してなることを特徴とするバイアス回路である。
【００５８】
また、本出願第１７の発明のバイアス回路は、本出願第１６の発明のバイアス回路であって、前記スイッチ部がトランジスタであることを特徴とする。
【００６０】
また、本出願第１８の発明のバイアス回路は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧と所定電圧との差信号を検出し、検出結果を前記バイアス出力手段の第３端子に帰還させるバイアス電圧検出手段と、前記第３端子に接続され、前記被バイアス回路に供給するバイアス電圧が所定電圧に満たないことを前記バイアス電圧検出手段が検出すると、前記第３端子にバイアス駆動電圧を供給して、バイアス供給能力を高めて前記被バイアス回路に電圧を供給するバイアス立上げ手段と、前記第３端子に接続され、前記被バイアス回路に供給するバイアス電圧が前記所定電圧に達したことを前記バイアス電圧検出手段が検出すると、前記第３端子にバイアス駆動電圧を供給して、所定電圧変動の影響を抑制して前記被バイアス回路にバイアス電圧を供給するバイアス安定化手段とを備えてなることを特徴とする。
【００６２】
また、本出願第１９の発明のバイアス回路は、バイアス供給許可信号に応じてバイアス電圧を被バイアス回路に出力して被バイアス回路に流れる電流を検出するバイアス回路において、前記バイアス供給許可信号がアクティブになってから所定時間経過するまで、バイアス供給能力を高めて前記被バイアス回路にバイアス電圧を供給するバイアス立上げ手段と、前記バイアス供給許可信号がアクティブになった期間、所定電圧変動の影響を抑制して前記被バイアス回路にバイアス電圧を供給するバイアス安定化手段とを備えてなることを特徴とする。
【００６４】
また、本出願第２０の発明のバイアス回路は、バイアス電圧を第１端子より出力して被バイアス回路に印加し、前記被バイアス回路に流れる電流を第２端子より電流検出手段へ伝達するバイアス出力手段と、前記第１端子より出力されたバイアス電圧と所定電圧との差信号を検出し、検出結果を前記バイアス出力手段の第３端子に帰還するバイアス電圧検出手段と、前記第３端子に接続され、第３端子にバイアス駆動電圧を供給するバイアス立上げ手段とバイアス安定化手段とを有し、前記バイアス立上げ手段は前記バイアス電圧検出手段が検出した差信号が所定値以上あることを検出すると、前記バイアス出力手段の電力供給能力を高めるように動作し、前記バイアス安定化手段は前記バイアス電圧検出手段が検出した差信号に応じて出力電圧を決定して、前記バイアス出力手段に出力することを特徴とする。
【００６６】
また、本出願第２１の発明のバイアス回路は、バイアス供給許可信号に応じてバイアス電圧を被バイアス回路に出力して被バイアス回路に流れる電流を検出するバイアス回路において、前記被バイアス回路に供給するバイアス電圧と所定の電圧との差信号を検出するバイアス電圧検出手段と、前記バイアス電圧検出手段が検出した差信号に応じて出力電圧を決定するバイアス安定化手段と、前記バイアス安定化手段の出力を電力増幅して前記被バイアス回路に出力するバイアス出力手段と、前記バイアス供給許可信号がアクティブになってから所定時間経過するまでの期間に起動信号を出力するタイマと、前記タイマが起動信号を出力している期間に前記バイアス出力手段の電力供給能力を高めるバイアス立上げ手段とを備えてなることを特徴とする。
【００６８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の実施の形態を、図面を参照して詳細に説明するが、以下の実施の形態は本発明に係る一例にすぎない。
図１は、本実施の形態に係るバイアス回路４００のブロック図である。
本実施の形態におけるバイアス回路４００は、バイアス出力回路４１、バイアス電圧検出回路４３、バイアス安定化回路４４、及びバイアス立上げ回路４５を有してなる。また、信号線ＬＤｉ、ＤＩＧ、ＦＢを介して出力される電圧をそれぞれ検出電圧ＶＤｉ、バイアス電圧ＶＤＩＧ、駆動電圧ＶＦＢとする。
また、バイアス回路４００は、被バイアス回路４２及び電流検出回路４６に接続され、バイアス出力回路４１より被バイアス回路４２へ所定のバイアス電圧ＶＤＩＧを供給して、被バイアス回路４２に流れる電流量を電流検出回路４６で検出する。電流検出回路４６は、電流量を電圧ＶＤｉに変換して出力することもできる。
【００６９】
バイアス電圧検出回路４３は、バイアス出力回路４１から被バイアス回路４２に供給されるバイアス電圧ＶＤＩＧを検出し、所定の電圧に達していないときは、バイアス立上げ回路４５を起動してバイアス電圧を急速に立ち上げ、所定の電圧に達したときは、バイアス安定化回路４４を起動してバイアス電圧ＶＤＩＧの変動を低減する。
【００７０】
バイアス立上げ回路４５は、バイアス電圧ＶＤＩＧが所定の電圧に達していないときは、バイアス電圧検出回路４３からの起動信号に基づきバイアス出力回路４１に信号線ＦＢを介してバイアス駆動電圧ＶＦＢ０を出力する。このバイアス駆動電圧ＶＦＢ０は、バイアス出力回路４１の出力電圧または出力電流を定常状態よりも高める働きをする。このため、バイアス回路４００は、バイアス電圧ＶＤＩＧを急速に所定の電圧まで立ち上げることができる。
なお、バイアス立上げ回路４５は、バイアス電圧ＶＤＩＧが所定の電圧に達したとき、その動作を停止させてもよいし、バイアス出力回路４１へのバイアス駆動能力を低下させるようにしてもよい。
【００７１】
バイアス安定化回路４４は、バイアス電圧ＶＤＩＧが所定の電圧に達したとき、バイアス電圧検出回路４３を介して帰還されるバイアス電圧ＶＤＩＧを所定の電圧と比較して、バイアス駆動電圧ＶＦＢ１を生成し、バイアス出力回路４１に出力する。ここで、帰還回路の利得は、バイアス立上げ回路４５よりバイアス安定化回路４４の方が小さくなるように設定してある。このため、バイアス電圧ＶＤＩＧが何らかの理由により変動したとき、バイアス安定化回路４４から出力されるバイアス駆動電圧ＶＦＢ１の変動は小さくなり、バイアス出力回路４１の出力であるバイアス電圧ＶＤＩＧの変動も小さくなる。
なお、バイアス安定化回路４４は、バイアス電圧ＶＤＩＧが所定の電圧に達していないとき、その動作を停止させていてもよいし、バイアス出力回路４１へのバイアス駆動能力を低下させていてもよい。
【００７２】
このように、本実施の形態に係るバイアス回路４００は、バイアス出力回路４１を駆動する回路としてバイアス立上げ回路４５とバイアス安定化回路４４の２つを設け、バイアス回路の出力電圧であるバイアス電圧ＶＤＩＧの値によって切り替えるようにした。これにより、本実施の形態に係るバイアス回路４００は、バイアス立ち上げの初期及び定常状態において最適な性能を有する。また、定常状態では、外乱の影響が少なく安定したバイアス電圧ＶＤＩＧを被バイアス回路４２に供給することが可能であるため、電流検出回路４６は、安定した状態で被バイアス回路４２に流れる電流を検出することができる。
【００７３】
（第２の実施形態）
図２は、本発明の第２の実施の形態に係るバイアス回路４０１のブロック図である。
本実施形態におけるバイアス回路４０１は、バイアス出力回路４１、バイアス電圧検出回路４３、バイアス安定化回路４７、及びバイアス立上げ回路４８、及びタイマ４９等を有してなる。また、信号線ＬＤｉ、ＤＩＧ、ＦＢを介して出力される電圧をそれぞれ検出電圧ＶＤｉ、バイアス電圧ＶＤＩＧ、駆動電圧ＶＦＢとする。なお、バイアス出力回路４１、バイアス電圧検出回路４３、被バイアス回路４２、及び電流検出回路４６は、本発明の第１の実施形態に係るバイアス回路４００と同様であるため、詳細な説明を省略する。
【００７４】
本実施の形態に係るバイアス回路４０１は、バイアス許可信号ＢＥが入力され、バイアス許可信号ＢＥがアクティブ状態のときのみ被バイアス回路４２にバイアス電圧ＶＤＩＧを供給するようにしたものである。
タイマ４９は、バイアス許可信号ＢＥがアクティブになると所定時間の間、起動信号をバイアス立上げ回路４８に供給する。
【００７５】
バイアス立上げ回路４８は、タイマ４９から供給される起動信号にもとづき、バイアス許可信号ＢＥがアクティブになってから所定時間の間、バイアス出力回路４１にバイアス駆動電圧ＶＦＢ０を出力する。このバイアス駆動電圧ＶＦＢ０は、バイアス出力回路４１の出力電圧または出力電流を定常状態よりも高める働きをする。このため、バイアス回路は、バイアス電圧ＶＤＩＧを急速に所定の電圧まで立ち上げることができる。
【００７６】
バイアス安定化回路４７は、バイアス許可信号ＢＥがアクティブの期間のみ動作する点を除き、本発明の第１の実施形態のバイアス安定化回路４４と同じである。なお、バイアス安定化回路４７は、タイマ４９が起動信号を出力している期間中は動作を停止させてもよいし、動作させたままでもよい。
【００７７】
このように、本実施の形態に係るバイアス回路４０１は、バイアス出力回路４１を駆動する回路としてバイアス立上げ回路４８及びバイアス安定化回路４７の２つを設け、バイアス許可信号ＢＥがアクティブになってから所定の期間はバイアス立上げ回路４８を用いて急速にバイアス電圧ＶＤＩＧを立ち上げるようにした。このため、本実施の形態に係るバイアス回路４０１はバイアス立ち上げの初期と定常状態において最適な性能を有する。また、定常状態では、外乱の影響が少なく安定したバイアス電圧ＶＤＩＧを被バイアス回路４２に供給できるので、電流検出回路４６は、安定した状態で被バイアス回路４２に流れる電流を検出することができる。
【００７８】
（第３の実施形態）
図３は、本実施の形態に係るバイアス回路１を示す図である。
本実施の形態に係るバイアス回路１の構成を、図３を参照して説明する。
バイアス回路１は信号線ＤＬを介して被バイアス回路４２に接続され、所定のバイアス電圧ＶＤＩＧを被バイアス回路４２に供給する。負荷抵抗７は、所定のバイアス電圧ＶＤＩＧを被バイアス回路４２に供給したとき、被バイアス回路４２に流れる電流量を検出し、検出電圧ＶＤｉとして出力する。ここで、検出電圧ＶＤｉ、バイアス電圧ＶＤＩＧ、駆動電圧ＶＦＢ、及び基準電圧値ＶＲはそれぞれ、信号線ＬＤｉ、ＤＬ、ＦＢ、及びＬＲを介して出力される電圧である。
【００７９】
バイアス回路１は、帰還回路２及びバイアス出力用のＮチャネルトランジスタ３、バイアス電圧検出用の比較回路８から構成される。帰還回路２は、バイアス電圧を検出するＮチャネルトランジスタ５と、前記トランジスタ５の負荷でありバイアス立上げ用のＰチャネルトランジスタ４と、前記トランジスタ５の負荷でありバイアス安定化用のＮチャネルトランジスタ６とを有してなる。
Ｐチャネルトランジスタ４のソース端は電圧電源に接続され、ゲート端は比較回路８の出力と接地され、そのドレイン端はＮチャネルトランジスタ３のゲート端と接続されている。Ｎチャネルトランジスタ６のドレイン端は電圧電源に接続され、ゲート端は比較回路８の出力と接地され、そのソース端はトランジスタ３のゲート端と接続されている。また、Ｎチャネルトランジスタ５のソース端は接地され、ゲートはトランジスタ３のドレイン端に接続され、ドレイン端はＮチャネルトランジスタ３のゲート端に接続されている。また、Ｎチャネルトランジスタ３のドレイン端は負荷抵抗７に接続され、ソース端は信号線ＤＬを介して被バイアス回路４２と接続されている。
【００８０】
比較回路８は演算増幅器９と比較電圧１１とからなり、バイアス電圧ＶＤＩＧと比較電圧１１の基準電圧値ＶＲとを比較する。演算増幅器９は、バイアス電圧ＶＤＩＧが基準電圧値ＶＲより低いときローレベルを出力し、基準電圧値ＶＲより高いときハイレベルを出力する。
【００８１】
バイアス電圧ＶＤＩＧが所定の電圧ＶＲより低いとき、比較回路８がローレベルを出力するので、Ｐチャネルトランジスタ４が導通し、そのドレイン端からトランジスタ３のゲート端に対して駆動電圧ＶＦＢを出力する。Ｐチャネルトランジスタでの電圧降下は少ないので、駆動電圧ＶＦＢをほぼ電源電圧（Ｖｃｃ）に到達するまで引き上げたのち出力する。このため、Ｎチャネルトランジスタ３は被バイアス回路４２に対して駆動能力を高めることができ、バイアス電圧ＶＤＩＧを所定電圧まで急速に立ち上げることができる。
【００８２】
バイアス電圧ＶＤＩＧが所定の電圧ＶＲに達すると、比較回路８がハイレベルを出力するので、Ｐチャネルトランジスタ４がオフし、Ｎチャネルトランジスタ６が導通し、Ｎチャネルトランジスタ６のソース端よりＮチャネルトランジスタ３のゲート端に対して駆動電圧ＶＦＢが出力される。このとき、Ｎチャネルトランジスタ５の負荷がＰチャネルトランジスタ４になり、かつＰチャネルトランジスタ４のソース端に接続されるので、Ｎチャネルトランジスタ５の負荷インピーダンスはゲート接地のＰチャネルトランジスタ４より小さい。このため、バイアス電圧ＶＤＩＧが何らかの理由で外乱を受けて変動したとしても、Ｎチャネルトランジスタ５のドレイン端に生ずる駆動電圧ＶＦＢの変動は小さい。従って、外乱によってバイアス回路が発振したり、外乱の影響が収束するのに長時間を要しなくて済む。この結果、負荷抵抗７は被バイアス回路４２に流れる電流量を短時間で検出できるとともに、外乱などの影響が少なく安定した検出電圧ＶＤｉを出力することができる。また、Ｐチャネルトランジスタ４のサイズを、Ｎチャネルトランジスタ６のサイズに制約されることなく大きくすることができるので、設計の自由度が向上するとともに、Ｎチャネルトランジスタ３の駆動能力を大きくすることができる。
【００８３】
（第４の実施形態）
図４は、本実施の形態に係るバイアス回路１を示す図である。
図５は、バイアス回路２１が設置された、本実施の形態に係る半導体記憶装置のセンスアンプ回路１００を示す図である。
図７は、図４に示されるバイアス回路１の特性と、図１２及び図１３に示される従来の半導体記憶装置のセンスアンプ回路１００内に設置されるバイアス回路２０の特性とを示す図である。
図７は、図５に示されるバイアス回路２１、図１２に示されるバイアス回路２０、及び図１３に示されるバイアス回路２０内の電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、及び駆動電圧ＶＦＢｉのプリチャージ過程開始からの時間変化を示す図である。
図８〜図１０はそれぞれ、図７における２００ｎｓ〜２５０ｎｓ、２３０ｎｓ〜３３０ｎｓ、３５０ｎｓ〜４００ｎｓ付近の拡大図である。
【００８４】
本実施の形態に係るバイアス回路１の構成を、図４を参照して説明する。バイアス回路１は信号線ＤＬに接続され、帰還回路２及びＮチャネルトランジスタ３から構成される。バイアス回路１は信号線ＤＬに対して所定電圧を出力する。すなわち、バイアス回路１は信号線ＤＬを所定電圧にする。帰還回路２は、１対の負荷としてＰチャネルトランジスタ４とＮチャネルトランジスタ６、及びＮチャネルトランジスタ５を有してなり、信号線ＤＬを所定電圧に保持する。Ｐチャネルトランジスタ４とＮチャネルトランジスタ６は並列に接続されている。また、Ｐチャネルトランジスタ４のソース端は、電圧電源に接続され、そのドレイン端はＮチャネルトランジスタ６のソース端と接続されている。Ｎチャネルトランジスタ５のソース端及びＰチャネルトランジスタ４のゲート端は接地されており、Ｎチャネルトランジスタ６のゲート端及びドレイン端は電圧電源に接続されている。
また、Ｎチャネルトランジスタ３のドレイン端は負荷抵抗７に接続され、信号線ＤＬに流れる電流に比例した電圧ＶＤｉを信号線ＬＤに出力する。
【００８５】
次に、本実施の形態に係るバイアス回路１の動作について説明する。ここで、バイアス回路１の信号線ＤＬの電圧は、当初グランド電圧付近であるとする。Ｐチャネルトランジスタ４とＮチャネルトランジスタ６は常に所定の電流を流す状態にある。さらに、Ｐチャネルトランジスタ４は信号線ＦＢの電圧に関わらずソース−ゲート間電圧は一定であるうえ、その電圧差は電源電圧Ｖｃｃ相当と大きいので、急速にＮチャネルトランジスタ３のゲートを所定の電圧まで充電する。ここで、Ｎチャネルトランジスタ３の出力電圧の上限は電源電圧Ｖｃｃ程度である。これに伴い、Ｎチャネルトランジスタ３は信号線ＤＬに大きな充電電流を流すことができるので、そのソース電圧、即ち、信号線ＤＬも信号線ＦＢからＮチャネルトランジスタ３の閾値電圧値ＶＴＮ分低下した電圧ＶＤＩＧへと高速にプリチャージを行うことができる。
【００８６】
これにより、バイアス回路３は信号線ＤＬの電圧が所定の電圧より高くなると、Ｎチャネルトランジスタ３に流れるドレイン電流が増加し、Ｎチャネルトランジスタ５のドレイン電圧であるＦＢを低くさせるとともに、Ｎチャネルトランジスタ３から出力される電圧も低くさせる。逆に、信号線ＤＬの電圧が所定の電圧より低くなると、Ｎチャネルトランジスタ３に流れるドレイン電流が減少し、バイアス回路３は、Ｎチャネルトランジスタ５のドレイン電圧であるＦＢを高くさせるとともに、Ｎチャネルトランジスタ３から出力される電圧も高くさせる。この結果、バイアス回路２の出力電圧は、所定の電圧に収束する。
【００８７】
以上のような動作がバイアス回路１で繰り返されることにより、帰還回路２の出力ＦＢが一定電圧に保持されることから、バイアス回路１により信号線ＤＬの電圧はグランド電圧付近から所定電圧まで引き上げられたのち、所定電圧ＶＤｉに維持される。
【００８８】
バイアス回路１において、Ｐチャネルトランジスタ４は、ゲート接地増幅回路として動作しているので、ドレイン電流の微小変化に対するドレイン電圧ＶＦＢの変化が大きい。このため、本実施の形態に係るバイアス回路１において、帰還回路２の電圧電源にＰチャネルトランジスタ４及びＮチャネルトランジスタ６を並列に接続し、バイアス回路１の電圧がグランド電圧に近い間はＰチャネルトランジスタ４からの電流が支配的になるようにすることにより、Ｐチャネルトランジスタ４のドレイン電圧を電源電圧に近づけることができるので、Ｎチャネルトランジスタ３のゲート電圧が高くなり、バイアス回路１の電圧をグランド電圧から所定の電圧まで引き上げるプリチャージ過程を高速に行うことができる。また、Ｎチャネルトランジスタは一般に負荷抵抗が小さいので、電流の微小変化に対するバイアス回路１の出力振幅が小さい。このため、本実施の形態に係るバイアス回路１において、帰還回路２の電圧電源にＰチャネルトランジスタ４及びＮチャネルトランジスタ６を並列に接続し、バイアス回路１の電圧が定常状態付近である間はＮチャネルトランジスタ６からの電流が主に出力されるようにすることにより、所定の電圧まで引き上げられたバイアス回路１の電圧を安定した状態で維持することができる。
【００８９】
また、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ６のゲート端を接地電圧と電圧電源にそれぞれ接続し、所定のドレイン電圧（例えば１．５Ｖ）を印加したときに流れる電流をＩＰ０、ＩＮ０とする。上記の動作を実行できるように、トランジスタ４，６のサイズを選定し、ＩＰ０：ＩＮ０を１：３〜５にすることで、バイアス回路１の電圧がグランド電圧に近いときはＰチャネルトランジスタ４からの電流が支配的になるようにでき、バイアス回路１の電圧が安定し所定電圧付近であるときはＮチャネルトランジスタ６からの電流が支配的になるようにすることができる。このように、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ６の特性比を設定することにより、外部からの切り替え信号なしにバイアス回路１の電圧に応じてＰチャネルトランジスタ４からの電流に比べてＮチャネルトランジスタ６の電流が主であるように自動的且つ連続的に変化するため、バイアス回路１からの出力電圧を効率よく立ち上げることができ且つ所定電圧に到達したのちは前記電圧を安定化させることができる。
【００９０】
次に、図６をもとに図４に示すバイアス回路１の動作を、図１２、図１３に示す従来例と比較しながら説明する。
図６において、曲線“４”、“５”、“６”はそれぞれ、図４に示すバイアス回路１のＰチャネルトランジスタ４、Ｎチャンネルトランジスタ５、Ｎチャネルトランジスタ６を単体で測定したときのドレイン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係を示す曲線である。また、“４＋６”は、Ｐチャネルトランジスタ４とＮチャンネルトランジスタ６を並列接続して測定したときのドレイン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係を示す曲線である。また、曲線“５”は、ゲート端に印可される電圧ＶＧＳを種々変化させたときのドレイン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係を示している。
さらに、図１２に示される従来の半導体記憶装置に設置されるバイアス回路２０内のＰチャネルトランジスタ２０４と、図１３に示される従来の半導体記憶装置に設置されるバイアス回路２０内のＮチャネルトランジスタ２０６とにおけるドレイン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係を示す曲線も、それぞれ“２０４”、“２０６”として図６に併せて示す。なお、従来例のＮチャネルトランジスタ２０５の特性は、曲線“５”と同じである。
【００９１】
曲線“６”、“２０６”は、Ｎチャネルトランジスタ６，２０６のドレイン端とゲート端に２．７Ｖの電圧を印加し、ソース端の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたときのドレイン電流ＩＤを測定したものである。これらＮチャネルトランジスタ６、２０６は、ソース電圧が２．７Ｖから低下するにつれて、即ちドレイン−ソース間の電圧差ＶＤＳが増加するにつれて、ドレイン電流ＩＤが減少する。これはダイオード特性に相当する。
【００９２】
曲線“５”は、Ｎチャネルトランジスタ５のゲート端に一定の電圧ＶＧＳを印加し、ソース端を接地し、ドレイン端の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたときに流れるドレイン電流ＩＤを測定したものである。図６には、このゲート電圧ＶＧＳを種々変化させたときの曲線を示している。一般にゲート電圧ＶＧＳが一定であると、トランジスタは定電流特性を示し、ドレイン−ソース間の電圧差ＶＤＳが変化しても、ドレイン電流ＩＤはさほど変化しないことが分かる。また、ケート電圧ＶＧＳが高くなるにつれて、ドレイン電流ＩＤが増えている。
【００９３】
曲線“４”、“２０４”は、Ｐチャネルトランジスタ４のゲート端を接地し、ソースに２．７Ｖを印加し、ドレイン端の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたときに流れるドレイン電流ＩＤを測定したものである。ドレイン電圧ＶＤＳが低下するにつれて、ドレイン電流ＩＤが増加するが、ゲート電圧ＶＧＳが一定（２．７Ｖ）であるので、Ｐチャネルトランジスタ４、２０４は定電流特性を示し、ドレイン−ソース間の電圧差ＶＤＳが変化しても、ドレイン電流ＩＤはさほど変化しないことが分かる。なお、曲線“４”と“２０４”とでドレイン電流ＩＤに差があるのは、トランジスタのサイズが異なり、電流駆動能力が異なるためである。
【００９４】
曲線“４＋６”は、Ｐチャネルトランジスタ４のソース端、及びＮチャネルトランジスタ６のドレイン端とゲート端に２．７Ｖの電圧を印加し、Ｐチャネルトランジスタ４のゲート端を接地し、Ｐチャネルトランジスタ４のドレイン端、及びＮチャネルトランジスタ６のソース端の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたときに、２つのトランジスタに流れるドレイン電流ＩＤを測定したものであり、Ｐチャネルトランジスタ４とＮチャネルトランジスタ６にそれぞれ流れるドレイン電流（曲線“４”と“６”）を加算したものに相当する。これらトランジスタ４，６は、トランジスタ６，２０６と同様、ソース電圧が２．７Ｖから低下するにつれて、即ちドレイン−ソース間の電圧差ＶＤＳが増加するにつれて、ドレイン電流ＩＤが減少する。しかし、曲線“６”、“２０６”は、ドレイン−ソース間電圧ＶＤＳが２．２Ｖ以下にならないとドレイン電流ＩＤが流れ始めないのに対して、曲線“４＋６”は、２．７Ｖ以下になるとすぐにドレイン電流ＩＤが流れ始めている。これは、以下の理由による。即ち、Ｐチャネルトランジスタ４は、ＶＤＳが２．７Ｖのときでドレイン−ソース間の電圧差が０Ｖのときでも、ゲート−ソース間電圧ＶＧＳが２．７Ｖあるので、ソース電圧が２．７Ｖより小さくなるとすぐに電流が流れ始める。これに対して、Ｎチャネルトランジスタ６，２０６は閾値電圧値ＶＴＮを有しているため、ゲート電圧がソース電圧よりＶＴＮだけ高くならないと、言い換えれば、ドレインとソース間の電圧差がＶＴＮ以上にならないとドレイン電流ＩＤが流れ始めない。このような理由により、曲線“４＋６”と“６”、“２０６”との間に差が生じている。
【００９５】
次に、図６を参照して図４に示す帰還回路２の動作について説明する。
Ｎチャネルトランジスタ５は、ソース接地型の増幅器として動作しており、ゲートに入力される入力電圧ＶＤＧＩを増幅して、負荷トランジスタ４，６に生ずる電圧を出力する駆動電圧ＶＦＢとして出力する。このとき、曲線“５”はＮチャネルトランジスタ５の入出力特性を示し、曲線“４＋６”はトランジスタ５の負荷曲線を表している。
いま、Ｎチャネルトランジスタ５のゲート電圧が曲線“５ａ”（約２Ｖ）であるとすると、Ｎチャネルトランジスタ５と４＋６には同じドレイン電流ＩＤ（約２３０μＡ）が流れるので、Ｎチャネルトランジスタ５のドレイン電圧は、曲線“５ａ”と“４＋６”の交点Ｃ１の電圧（約１．３Ｖ）になる。同様にして、ゲート電圧が曲線“５ｂ”、“５ｃ”、“５ｄ”であるとすると、Ｎチャネルトランジスタ５のドレイン電圧は、交点Ｃ３，Ｃ４，Ｃ５の電圧になる。また、ゲート電圧が曲線“５ｇ”（約１．５Ｖ）であるとすると、ドレイン電流ＩＤ（約２００μＡ）が流れ、Ｎチャネルトランジスタ５のドレイン電圧は、曲線“５ｇ”と“４＋６”の交点Ｃ２の電圧（約１．５Ｖ）になる。
【００９６】
ここで、Ｎチャネルトランジスタ３の閾値電圧値ＶＴＮが０Ｖであるとすると、Ｎチャネルトランジスタ５のドレイン電圧である駆動電圧ＶＦＢが、Ｎチャネルトランジスタ３を介してＮチャネルトランジスタ５のゲート端に入力電圧ＶＤＧＩとして帰還する。例えば、ゲート電圧が曲線“５ａ”であるとき、交点Ｃ１のドレイン電圧となり、この電圧がＮチャネルトランジスタ３を介してトランジスタ５のゲート端に帰還する。この電圧は先のゲート電圧より低く、曲線“５ｃ”に相当するとすると、トランジスタ５のドレイン電圧は交点Ｃ４に移動し、トランジスタ５のドレイン電圧を高くする。同様に、この電圧がＮチャネルトランジスタ３を介してＮチャネルトランジスタ５のゲート端に帰還し、この電圧が先のゲート電圧より高く、曲線“５ｇ”に相当するとすると、Ｎチャネルトランジスタ５のドレイン電圧は交点Ｃ２に移動し、Ｎチャネルトランジスタ５のドレイン電圧を低くする。このとき、Ｎチャネルトランジスタ５のドレイン電圧とゲート電圧は同じ電圧（約１．５Ｖ）であるので、バイアス回路１はこの動作点Ｃ２に落ち着く。
【００９７】
いま、バイアス回路１が定常状態にあり、交点Ｃ２で動作しているとき、何らかの理由により、信号線ＤＬに流れる電流が変動したとする。図１２に示す従来例では、Ｎチャネルトランジスタ２０５のドレイン電圧は、曲線“２０４”に沿って出力電圧ＶＤＩＧが変動し、さらに、曲線“２０４”のドレイン電流に対するドレイン電圧依存性が少ないので、ドレイン電流ＩＤがわずかに変動しても、出力電圧ＶＤＳは大きく変動する。これに対して、図１３に示す従来例では、Ｎチャネルトランジスタ２０５のドレイン電圧は、曲線“２０６”に沿って出力電圧ＶＤＩＧが変動し、さらに、曲線“２０６”が図６上で急速に立ち上がっているので、ドレイン電流ＩＤがわずかに変動しても、出力電圧ＶＤＳの変動は少ない。本実施の形態例では、負荷変動や外来ノイズに対する出力変動は、２つの従来例の中間の特性を示していることが分かる。
【００９８】
また、バイアス回路１が動作を開始した直後で、電源電圧Ｖｃｃが十分立ち上がっていないとすると、ドレイン−ソース間の電圧差は少ない（図６の２．７Ｖ付近）。この状態で、図１２に示す従来例では、図６の曲線“２０４”に示すように、電圧差がわずかに生ずるだけで、ドレイン電流ＩＤが流れ始める。これに対して、図１３に示す従来例では、図６の曲線“２０６”に示すように、ドレイン−ソース間電圧差が閾値電圧値ＶＴＮ以上にならないと、ドレイン電流ＩＤが流れ始めない。このため、図１３の従来例では、信号線ＤＬの立ち上がりが遅くなる。本実施の形態例では、信号線の立ち上がり特性は、２つの従来例の中間の特性を示していることが分かる。
【００９９】
次に、バイアス回路２１が設置された、本実施の形態に係る半導体記憶装置のセンスアンプ回路１００を図５に示す。
この半導体記憶装置は、図５に示すように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用いる不揮発性メモリを示すもので、データ格納用のメモリセルアレイ１０１と、デジット線ＤＬｉをグランド電圧ＧＮＤから所定電圧ＶＤＩＧに引き上げることによりこのメモリセルアレイ１０１からのデータを読み出すセンスアンプ回路１００とを有してなる。前記センスアンプ回路１００は、センス回路１０、基準回路１１０、データ検出回路２０１等から構成される。前記センス回路１０内に、図４に示されるバイアス回路１の構成要素を含むバイアス回路２１を設置する。
このセンスアンプ回路１００は、センス回路１０とデータ検出回路２０１、基準回路１１０とデータ検出回路２０１とをそれぞれ信号線ＬＤｉ、ＬＲＥＦを介して接続されてなる。データ検出回路２０１は、センス回路１０から出力される検出電圧ＶＤｉと、基準回路１１０から出力される基準電圧ＶＲＥＦとを比較することによりメモリセルアレイ１０１内のメモリセル１１３ｊｉ（ｊ＝１〜ｍ，ｉ＝１〜ｎ）のデータ内容を読み出し、図示しない出力バッファを介して記憶データを出力する。
なお、図５においては、デジット線ＤＬｉに接続されるメモリセル１１３ｊｉの記憶データを読み出すためにワード線ＷＬｊとデジット線ＤＬｉが選択され、デジット線ＤＬｉの電圧をＶＤＩＧまで引き上げる場合を例にとり説明する。また、センスアンプ回路１００以外の図５に示される半導体記憶装置の構成及び動作（メモリセルアレイ１０１、基準セルアレイ１０２、カラムセレクタ１０３等）は、図１２及び図１３に示される半導体記憶装置の構成及び動作とほぼ同様なので詳細な説明は省略する。
【０１００】
バイアス回路２１は、図４に示されるバイアス回路１の構成を有してなる。すなわち、バイアス回路２１は、Ｐチャネルネルトランジスタ４及びＮチャンネルネルトランジスタ６の１対のトランジスタ、及びＮチャネルネルトランジスタ５を含む帰還回路２２と、Ｎチャネルネルトランジスタ３とから構成される。なお、本実施の形態に係るバイアス回路１においては、信号線ＦＢｉ、ＤＩＧｉ、及びＬＤｉにおける出力電圧をそれぞれ駆動電圧ＶＦＢｉ、ＶＤＩＧｉ、及びＶＤｉとし、デジット線ＤＬｉの電圧をＶＤＩＧまで引き上げる場合を例にとり説明する。
【０１０１】
センス回路１０は、デジット線ＤＬｉに対して所定電圧を供給するバイアス回路２１、及び検出電圧ＶＤｉを生成する負荷部７０から構成され、センスアンプ動作許可信号（ＳＡＥ）３０により活性化さる。バイアス回路２１はデジット線ＤＬｉに対して所定電圧を供給し、負荷部７０は選択されたメモリセル１１３ｊｉからの電流に基づき検出電圧ＶＤｉを生成する。
バイアス回路２１は、帰還回路２２及びＮチャネルトランジスタ３からなる。帰還回路２２は、Ｐチャンネルトランジスタ４及びＮチャネルトランジスタ６が並列に接続されてなる１対のトランジスタと、Ｎチャネルトランジスタ５と、Ｐチャネルトランジスタ３０１及びＮチャネルトランジスタ３０２から構成される。Ｐチャンネルトランジスタ４のソース端は電圧電源に接続され、そのドレイン端はＮチャネルトランジスタ５のドレイン端、Ｎチャネルトランジスタ６のソース端、及びＮチャネルトランジスタ３０２のドレイン端と接続されている。Ｎチャネルトランジスタ５のソース端及びＮチャネルトランジスタ３０２のソース端は接地されている。また、Ｎチャネルトランジスタ６のドレイン端は、Ｐチャネルトランジスタ３０１のドレイン端と接続されており、Ｐチャネルトランジスタ３０１のソース端は電圧電源に接続され、そのゲート端にはセンスアンプ動作許可信号（ＳＡＥ）３０が入力される。
【０１０２】
ＳＡＥ３０からの信号は、Ｐチャネルトランジスタ４、Ｎチャネルトランジスタ３０１のゲート端に入力され、ＳＡＥがローレベルのとき、デジット線ＤＬｉにバイアス電圧を供給するようバイアス回路２１の動作を許可し、ハイレベルのとき、バイアス回路２１の動作を禁止して、デジット線ＤＬｉにバイアス電圧を供給することを停止する。
【０１０３】
また、負荷部７０は、Ｎチャネルトランジスタ２０２からなり、Ｎチャネルトランジスタ２０２のドレイン端及びゲート端は電圧電源に接続されているため、Ｎチャネルトランジスタ２０２は常に所定の電流を流しうる状態にある。帰還回路２２からの出力である駆動電圧ＶＦＢｉは、Ｎチャンネルトランジスタ３のゲートに入力されたのち、ドレイン端より出力され、デジット線ＤＬｉの電圧ＶＤＩＧを決定する。
【０１０４】
一方、基準回路１１０は、基準デジット線ＤＬＲに対して所定電圧を供給し、基準電圧ＶＲＥＦを生成する回路であり、基準デジット線ＤＬＲに対して所定電圧を供給する基準バイアス回路２１０、及び基準電圧ＶＲＥＦを生成する負荷部１７０から構成される。前記基準バイアス回路２１０及び前記負荷部１７０は、センス回路１０内に設置されるバイアス回路２１及び前記負荷部７０と同様の構成を有する。
基準バイアス回路２１０は、帰還回路２２０及びＮチャネルトランジスタ１３からなる。帰還回路２２０は、Ｐチャネルトランジスタ１４及びＮチャネルトランジスタ１６からなる１対のトランジスタ、Ｎチャネルトランジスタ１５等から構成され、負荷部１７０はＮチャネルトランジスタ２１２から構成される。
Ｎチャネルトランジスタ２１２は、センス回路１０内のＮチャネルトランジスタ２０２と比較してサイズが大きいものを用いる。これにより、負荷部１７０は負荷部７０よりも抵抗が小さくなるため、基準電圧ＶＲＥＦを中間電圧に設定することができる。中間電圧に設定する方法としては、Ｎチャネルトランジスタ２１２のサイズを変える方法に限定されない。例えば、Ｎチャネルトランジスタ２１２のサイズをトＮチャネルランジスタ２０２と同一サイズとして、基準セル１１１の電子注入量を調整したり、基準セル１１１のサイズを調整して中間電圧になるようにしてもよい。
【０１０５】
データ検出回路２０１は、センス回路１０及び基準回路１１０に接続され、それぞれ信号線ＬＤｉ，ＬＲＥＦにおける電圧である検出電圧ＶＤｉと基準電圧ＶＲＥＦとを比較し、選択されたメモリセル１１３ｊｉの記憶データを判定する回路である。このデータ検出回路２０１の出力側には、出力バッファ（図示しない）等が接続され、記憶データを外部に出力する。
【０１０６】
前述したように、不揮発性メモリのメモリセル１１３１１〜１１３ｍｎは、浮遊ゲートに電子が注入されているか否かでデータを記憶する。つまり、浮遊ゲートに電子が注入されたものはゲート端（ワード線）がハイレベルになっても、そのドレイン電流（オフ電流）は所定値以下であり、電子を引き抜いたものは、所定値以上のドレイン電流（オン電流）が流れる。
これに対し、基準セルアレイ１０２内の基準セル１１１は電子が所定量注入されているため、負荷部１７０に所定の電流が流れ、中間電圧である基準電圧ＶＲＥＦを生ずるように設定されている。すなわち、メモリセル１１３ｊｉの浮遊ゲートに電子が注入されトランジスタ１１３ｊｉにオフ電流が流れる場合は記憶データ“１”に対応し、浮遊ゲートに電子が引き抜かれていてオン電流が流れる場合は、記憶データ“０”に対応している。
【０１０７】
さらに、前述したように、基準回路１１０における負荷部１７０のＮチャネルトランジスタ２１２に生ずる基準電圧ＶＲＥＦは、オン電流とオフ電流によってセンス回路１０における負荷部７０のＮチャネルトランジスタ２０２に生ずる電圧の中間電圧になるように設定されている。すなわち、基準デジット線ＤＬＲに流れる電流によって生ずる電圧を基準電圧ＶＲＥＦとし、デジット線ＤＬｉに流れるオン電流と、オフ電流によって生ずる検出電圧ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉｏｆｆとした時、データ検出回路２０１は、ＶＤｉｏｎとＶＤｉｏｆｆがＶＲＥＦより高いか低いかによって、記憶データが“１”か“０”かを判定し、図示しない出力バッファ等に読出したデータを出力している。
【０１０８】
次に、図５に示されるセンスアンプ回路１００内に設置されるセンス回路１０の動作について詳述する。
センス回路１０内のバイアス回路２１において、センスアンプ動作許可信号ＳＡＥ３０がローレベルになると、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ３０１がいずれもオンし、Ｎチャネルトランジスタ３０２はオフする。これにより、信号線ＦＢｉの電圧が上昇していく。この場合、前述の理由によりＰチャネルトランジスタ４がまず急速に起動することによりＰチャネルトランジスタ４からの電流が主にＮチャネルトランジスタ３のゲート端に入力され、Ｎチャネルトランジスタ３が導通するため、信号線ＦＢｉの電圧及びデジット線ＤＬｉの電圧が上昇する（プリチャージ過程）。このため、Ｎチャネルトランジスタ５のゲート電圧であるバイアス電圧ＶＤＩＧも上昇し、Ｎチャネルトランジスタ５のドレイン電流が増加するため、信号線ＦＢｉの駆動電圧ＶＦＢｉが下降しはじめる。駆動電圧ＶＦＢｉが下がると、バイアス電圧ＶＤＩＧも下がり、Ｎチャネルトランジスタ５のドレイン電流が減少するので、電圧ＦＢｉが上昇する。これらの一連の動作がセンス回路１０内で繰り返されることにより、信号線ＦＢｉの電圧が所定のバイアス電圧ＶＤＩＧに収束する。
Ｎチャネルトランジスタ６のゲート端は、電圧電源に接続されているので所定の電流を流しうる状態である。Ｎチャネルトランジスタ６のソース電圧である駆動電圧ＶＦＢｉが上昇していくと、Ｎチャネルトランジスタ３のゲートを制御する電圧が、Ｐチャネルトランジスタ４のドレイン電圧より、Ｎチャネルトランジスタ６のソース電圧が主であるように変化していく。
すなわち、Ｎチャネルトランジスタ５の負荷抵抗が、高抵抗負荷のＰチャネルトランジスタ４から、低抵抗負荷のＮチャネルトランジスタ３に切り替わるので、帰還回路２１の制御利得が減少し、デジット線ＤＬｉの負荷変動に対するバイアス電圧変化が少なくなり、安定化する。この帰還回路２１によりセンス回路１０のの電圧が一定に保たれることで、デジット線ＤＬｉの電圧が一定に保持されるとともに、検出電圧ＶＤｉがデータ検出回路２０１に出力される。このとき、基準バイアス回路２１０においても、基準デジット線ＤＬＲの電圧の引き上げが行われ、基準電圧ＶＲＥＦがデータ検出回路２０１に出力されるので、データ検出回路２０１において検出電圧ＶＤｉと基準電圧ＶＲＥＦとの電圧差がセンスされる（センス過程）。このセンス工程において、バイアス回路２１においてＮチャネルトランジスタ６が設置されていることにより安定化された検出電圧ＶＤｉが得られるため、正確なセンシングを行うことが可能となる。
【０１０９】
また、上記の動作を実行できるように、図５のバイアス回路２１において、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ６の特性を、バイアス回路２１から出力されるバイアス電圧ＶＤＩＧがグランド電圧ＧＮＤに近いときはＰチャネルトランジスタ４からの電圧が支配的になるように設定し、バイアス回路２１の出力されるバイアス電圧ＶＤＩＧが安定し、所定電圧付近であるときはＮチャネルトランジスタ６からの電圧が支配的になるように設定する。
【０１１０】
センス回路１０内のバイアス回路２１において、センスアンプ動作許可信号ＳＡＥ３０がハイレベルになると、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ３０１がいずれもオフし、Ｎチャネルトランジスタ３０２はオンする。これにより、信号線ＦＢｉの電圧ＶＦＢｉの値が約０Ｖに低下していくとともに、デジット線の出力されるバイアス電圧ＶＤＩＧも約０Ｖになる。
【０１１１】
次に、図５に示される半導体記憶装置のセンスアンプ回路１００に設置される本実施の形態に係るバイアス回路２１の特性と、図１２及び図１３に示される従来の半導体記憶装置のセンスアンプ回路１００内に設置されるバイアス回路２０の特性とを、図８〜図１０に示される図を用いて比較して説明する。
図８は、図５に示されるバイアス回路２１、図１２に示されるバイアス回路２０、及び図１３に示されるバイアス回路２０内の検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉそれぞれの値の、プリチャージ過程開始からの時間変化を示したものであり、図５に示されるバイアス回路２１による信号線ＬＤｉ、ＦＢｉ、ＤＩＧｉそれぞれの電圧値である検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉをそれぞれ“Ａ”で示し、図１２に示されるバイアス回路１０による検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉをそれぞれ“Ｐ”で示し、図１３に示されるバイアス回路２０による検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉをそれぞれ“Ｎ”で示す。また、図７には、３７０ｎｓ付近において意図的に前記回路にノイズＶＮを印可した結果、電源電圧Ｖｃｃの変化、データ検出回路２０１の変化が示されている。
図８〜図１０はそれぞれ、図７における２００ｎｓ〜２５０ｎｓ、２３０ｎｓ〜３３０ｎｓ、３５０ｎｓ〜４００ｎｓ付近の拡大図である。
【０１１２】
図７に示すように、図５、図１２、図１３に示すセンスアンプ回路１００にて、センスアンプ動作許可信号ＳＡＥ３０がローレベルになると、帰還回路４０、２２においてバイアス回路２０、２１をグランド電圧から所定電圧まで立ち上げるプリチャージ過程が開始され、時間の変化に伴い検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉは一定電圧に安定化していき、一定に保持される。電圧が安定化すると検出電圧ＶＤｉがデータ検出回路２０１に出力されセンシングが行われる。また、図７においては、３６５ｎｓ付近で、意図的にノイズを印可して耐ノイズ性を確認した。
また、記憶データが“０”と“１”の場合の検出電圧ＶＤｉｏｎ、ＶＤｉｏｆｆの変化を図７に示す。
【０１１３】
図７における２００ｎｓ〜２５０ｎｓ付近を拡大した図８を参照して、これらのバイアス回路の特性について説明する。
“Ａ”で示される本実施の形態に係る図５のバイアス回路２１の駆動電圧ＶＦＢｉは、“Ｐ”で示される図１２のバイアス回路２０の駆動電圧ＶＦＢｉに次いで早く立ち上がる。一方、“Ｎ”で示される図１３のバイアス回路２０の駆動電圧ＶＦＢｉの立ち上がりは最も遅い。これに対して、本実施の形態に係る図５のバイアス回路２１は、帰還回路２２の電圧電源にＰチャネルトランジスタ４を用いているため、Ｐチャネルの特性によりグランド電圧から所定の電圧までの立ち上がりが早い。
“Ａ”で示される本実施の形態に係る図５のバイアス回路２１の駆動電圧ＶＦＢｉは、“Ｎ”で示される図１３のバイアス回路２０の駆動電圧ＶＦＢｉに次いで早く所定の電圧に収束する。一方、“Ｐ”で示される図１２のバイアス回路２０の駆動電圧ＶＦＢｉの収束は最も遅い。これに対して、本実施の形態に係る図５のバイアス回路２１は、帰還回路２２の電圧電源にＮチャネルトランジスタ６を用いているため、Ｎチャネルの特性により所定電圧への収束が早い。
【０１１４】
次に、検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆについて説明する。
ＳＡＥ３０がローレベルになった瞬間は、トランジスタ２０２がオン、トランジスタ２０３がオフしているので、検出電圧ＶＤｉは１．５Ｖ程度あるが、トランジスタ２０３が導通すると、急に低下して０．７Ｖ程度になる。
デジット線ＤＬｉが所定の電圧に落ち着くと、２１５ｎｓ付近より、メモリセル１１３ｊｉに電流が流れ始める。記憶データが“１”のメモリセル１１３にはオン電流が流れるため、検出電圧ＶＤｉｏｎは０．９Ｖ付近に収束する。記憶データが“０”のメモリセル１１３にはオフ電流が流れるため、検出電圧ＶＤｉｏｆｆは１．８Ｖ付近まで上昇する。
【０１１５】
図８の検出電圧ＶＤｉｏｆｆに示すように、“Ａ”で示される本実施の形態に係る図５のバイアス回路２１の検出電圧ＶＤｉｏｆｆは、“Ｐ”で示される図１２のバイアス回路２０の電圧ＶＤｉｏｆｆに次いで早く立ち上がる。一方、“Ｎ”で示される図１３のバイアス回路２０の電圧ＶＤｉｏｆｆの立ち上がりは最も遅い。また、“Ｐ”で示される図１２のバイアス回路２０の電圧ＶＤｉｏｆｆは早く立ち上がるが、オーバーシュートしているので、所定の電圧に収束する時間は“Ｎ”の場合と同様最も遅い。
これに対して、本実施の形態に係る図５のバイアス回路２１は、帰還回路２２の電圧電源にＮチャネルトランジスタ６とＰチャネルトランジスタ４を用いているため、所定電圧への立ち上がりと収束が早い。
【０１１６】
次に、図７における２３０ｎｓ〜３３０ｎｓ付近を拡大した図９を参照して、これらのバイアス回路の特性について説明する。図９において“Ｓ”で示される直線は、定常状態で安定化したときの駆動電圧ＶＦＢｉの値を示す。図９によると、“Ａ”で示される本実施の形態に係るバイアス回路２１の駆動電圧ＶＦＢｉは、時間変化に伴い“Ｓ”で示される直線に最も近い状態で安定化していくことが確認できる。これに対して、“Ｎ”で示す従来例は収束するのに時間がかかり、また“Ｐ”で示す従来例はアンダーシュートしたのちに所定の電圧“Ｓ”に収束するので“Ｎ”同様時間がかかっている。
【０１１７】
以上に示したように、本実施の形態に係るバイアス回路２１は、出力電圧を所定電圧まで立ち上げたのち前記電圧を速やかに安定化させることができる。
【０１１８】
次に、図８における３５０ｎｓ〜４００ｎｓ付近を拡大した図１０を参照して、これらのバイアス回路の特性について説明する。
図１０には、検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電圧ＶＦＢｉがそれぞれ一定電圧に安定化した３６５ｎｓ付近での図７の拡大図を示す。図１０は各バイアス回路に意図的にノイズを印可したのちの検出電圧ＶＤｉの経時変化を示している。図１０に示すように、“Ａ”で示される本実施の形態に係る図５のバイアス回路２１の検出電圧ＶＤｉは、“Ｎ”で示される図１３のバイアス回路２０の検出電圧ＶＤｉに次いで早く安定化する。一方、“Ｐ”で示される図１２のバイアス回路２０の検出電圧ＶＤｉは、ノイズ印加からの復帰が大きく遅れていることがわかる。以上の結果により、本実施の形態に係る図５のバイアス回路２１は、帰還回路２の電圧電源にＮチャネルトランジスタを用いているため、Ｎチャネルの特性により所定の電圧が速やかに安定化する。
以上示したように、本実施の形態に係るバイアス回路２１は、ノイズ等の外乱があっても、検出電圧ＶＤｉの変動が少なく、速やかに安定化し所定の電圧に収束することができる。
【０１１９】
以上のように、図４に示されるバイアス回路１、及び図５に示されるバイアス回路２１が設置されてなる半導体記憶装置のセンスアンプ回路１００を示したが、本実施の形態に係るバイアス回路が設置されるのはセンスアンプ回路に限定されるものではなく、出力する電圧を急速に立ち上げ、定常状態に到達したら電圧を安定化させて一定電圧を維持し出力するための回路であって、出力に流れる電流を検出する回路であればよく、センスアンプ回路に限定されない。
【０１２０】
（第５の実施形態）
次に、本発明の別の実施の形態を、図面を参照して詳細に説明する。
図１１は、本実施の形態に係るバイアス回路３１が設置された、半導体記憶装置内のセンスアンプ回路１００を示す図である。
【０１２１】
図１１に示されるセンスアンプ回路１００に設置されるバイアス回路３１は、図４に示されるバイアス回路１の構成を含むものであるが、図５に示されるバイアス回路２１と比較して、Ｐチャネルトランジスタ３０１、３１１の代わりに、インバータ３０４、３１４が設けられている点が異なる。その他の部分は、図５に示されるセンスアンプ回路１００の構成とほぼ同様である。
【０１２２】
センス回路１０内のバイアス回路３１において、センスアンプ動作許可信号ＳＡＥ３０がローレベルになと、Ｐチャネルトランジスタ４及びＮチャネルトランジスタ６がいずれもオンになり、信号線ＦＢｉの電圧が上昇していく。この場合、Ｐチャンネルトランジスタ４がまず急速に起動することによりＰチャネルトランジスタ４が主にＮチャネルトランジスタ３のゲートを制御し、Ｎチャネルトランジスタ３がオンになるため、信号線ＦＢｉの電圧及びデジット線ＤＬｉの電圧ＶＤＩＧが上昇する（プリチャージ過程）。
さらに、Ｎチャネルトランジスタ５のゲートの電圧が上昇し、Ｎチャネルトランジスタ５に電流が流れるため、信号線ＦＢｉの駆動電圧ＶＦＢｉが下降しはじめる。駆動電圧ＶＦＢｉが下降すると、電圧ＶＤＩＧも下降し、トランジスタ５のドレイン電流を減少させるので駆動電圧ＶＦＢｉが上昇し、デジット線の電圧ＶＤＩＧを上昇させる。これらの一連の動作がバイアス回路３１内で繰り返されることにより、信号線ＦＢｉの電圧が所定電圧ＶＤＩＧに到達する。
Ｎチャネルトランジスタ６のゲート端はＳＡＥ３０を反転した信号に接続されているので、ＳＡＥ３０がローレベルのとき、ハイレベルが供給されており、Ｎチャネルトランジスタ６のソース電圧が下がると、Ｎチャネルトランジスタ３のゲート端に供給される電圧が、Ｐチャネルトランジスタ４に比べ、Ｎチャネルトランジスタ６の方が主であるように変化していく。
この帰還回路２１により、Ｎチャネルトランジスタ３の電圧が一定に保たれることで、デジット線ＤＬｉの電圧が一定に保持されるとともに、検出電圧ＶＤｉがデータ検出回路２０１に出力される。このとき、基準バイアス回路においても、基準デジット線ＤＬＲの電圧の引き上げが行われ、基準電圧ＶＲＥＦがデータ検出回路２０１に出力されるので、データ検出回路２０１において検出電圧ＶＤｉと基準電圧ＶＲＥＦとの電圧差がセンスされる（センス過程）。このセンス過程において、Ｎチャネルトランジスタ６により安定化された検出電圧ＶＤｉが得られるため、正確なセンシングを行うことが可能となる。以上の説明では、浮遊ゲート型ＭＯＳＦＥＴを例に説明したが、マスクＲＯＭやＥＰＲＯＭ等、所定のバイアスを印加してメモリセルに流れる電流を検出することで記憶データを読み出すタイプの半導体記憶装置に適用することができる。
【０１２３】
【発明の効果】
以上説明した通り、本発明に係るバイアス回路によると、特性の異なる１対のスイッチ部を有し、前記１対のスイッチ部を電圧の変動に応じて切り替えて作動させる帰還回路を有してなることにより、１対のスイッチ部のうちの１つをはじめに作動させたのちに、設定された所定電圧を基準としてもう一方のスイッチ部に自動的に切り替えて作動させることで、バイアス電圧を効率よく立ち上げることができ、且つ前記バイアス電圧の安定化を図ることができる。
【０１２４】
また、本発明に係るバイアス回路によると、特性の異なる１対のトランジスタを有し、前記１対のトランジスタをバイアス電圧の変動に応じて切り替えて作動させる帰還回路を有してなることにより、１対のトランジスタのうちの１つをはじめに作動させたのちに、バイアス電圧の変動に応じてもう一方のトランジスタに自動的に切り替えて作動させることで、バイアス電圧を効率よく立ち上げることができ、且つ立ち上げられた後の前記電圧の安定化を図ることができる。
【０１２５】
また、本発明に係るバイアス回路によると、前記被バイアス回路を所定電圧付近に急速に立ち上げるバイアス立上げ手段と、前記被バイアス回路が所定電圧付近に到達するとともに作動し、前記被バイアス回路のバイアス電圧変動を低減するバイアス安定化手段とを備えてなることにより、バイアス立上げ手段により所定電圧へと急速に立ち上げられた被バイアス回路への出力電圧が、バイアス安定化手段により変動を抑えられ所定電圧で保持されるため、前記電圧を所定電圧まで効率よく立ち上げることができ、且つ前記信号線の電圧の安定化を図ることができる。
【０１２６】
また、本発明に係るバイアス回路によると、前記被バイアス回路に供給するバイアス電圧が前記所定電圧に満たないとき、バイアス供給能力を高めて前記被バイアス回路に電力を供給するバイアス立上げ手段と、前記被バイアス回路に供給するバイアス電圧が前記所定電圧に達したとき、所定電圧変動の影響を抑制して前記被バイアス回路に所定電圧を供給するバイアス安定化手段とを備えてなることにより、バイアス立上げ手段により被バイアス回路への出力電圧を所定電圧へと急速に立ち上げたのちにバイアス安定化手段により変動を抑えられ所定電圧で保持されるため、前記電圧を所定電圧まで効率よく立ち上げることができ、且つ前記電圧の安定化を図ることができる。
【０１２７】
また、本発明に係る半導体記憶装置によると、デジット線を所定電圧付近に急速に立ち上げる第１の手段と、デジット線が所定電圧付近に到達するとともに作動し、デジット線のバイアス電圧変動を低減する第２の手段とを前記バイアス回路の電源電圧側に備えてなることにより、第１の手段により所定電圧へと急速に立ち上げられたデジット線のバイアス電圧が、第２の手段により変動を抑えられ所定電圧に保持されるため、デジット線のバイアス電圧を所定電圧まで効率よく立ち上げることができ、且つ前記デジット線のバイアス電圧の安定化を図ることができる。
【０１２８】
また、本発明に係る半導体記憶装置によると、ワード線及びデジット線に接続されたメモリセルと、デジット線の電圧をフィードバックする帰還回路を含み、前記帰還回路により前記デジット線のバイアス電圧を所定電圧にするバイアス回路を有してなるセンス回路とを設けてなる半導体記憶装置において、デジット線のバイアス電圧が所定電圧と差が大きいときは、前記帰還回路の利得を大きく設定し、デジット線のバイアス電圧が所定電圧と差が小さいときは、前記帰還回路の利得を小さく設定したことにより、デジット線のバイアス電圧が所定電圧と差が大きいときはデジット線のバイアス電圧が所定電圧まで急速に立ち上がり、デジット線のバイアス電圧が所定電圧と差が小さいときはデジット線のバイアス電圧の変動を抑えることができることから、デジット線のバイアス電圧を所定電圧まで効率よく立ち上げることができ、且つ前記デジット線のバイアス電圧の安定化を図ることができる。
さらに、外部からの切り替え信号なしにバイアス回路の状態に応じて前記トランジスタの切り替えが実行されるので、出力電圧に影響を与えることなく前記切り替えが行われるため、初期と定常状態でそれぞれに最適な動作状態を得ることができる。
また、ゲート接地型Ｐチャネルトランジスタのソース端を電圧電源に接続すると、前記トランジスタのドレイン電圧は電源電圧まで出力することができる。このため、信号線を駆動するトランジスタのゲート電圧を高電圧にすることができるので、信号線を高速に所定の電圧まで立ち上げることができる。
一方、ドレイン接地型Ｎチャネルトランジスタは、ゲート端が電圧電源に接続されているので、帰還電圧の微小変化に対する出力電圧の振幅が小さく、出力電圧が所定電圧に到達したのち出力電圧を一定に保持することができる。このため、出力される電圧の安定化を図ることができ、ノイズ耐性を向上できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係るバイアス回路を示す図である。
【図２】  本発明の第２の実施の形態に係るバイアス回路を示す図である。
【図３】  本発明の第３の実施の形態に係るバイアス回路を示す図である。
【図４】  本発明の第４の実施の形態に係るバイアス回路を示す図である。
【図５】  本実施の第４の形態に係るバイアス回路を含む半導体記憶装置のセンスアンプ回路を示す図である。
【図６】  図５に示される半導体記憶装置のセンスアンプ回路に設置される本実施の形態に係るバイアス回路の特性と、図１２及び図１３に示される従来の半導体記憶装置のセンスアンプ回路に設置されるそれぞれのバイアス回路の特性とを比較した図である。
【図７】  図５に示されるバイアス回路、図１２に示されるバイアス回路、及び図１３に示されるバイアス回路内の検出電圧ＶＤｉｏｎ・ＶＤｉｏｆｆ、及び駆動電圧ＶＦＢｉの時間変化を示す図である。
【図８】  図７における２００ｎｓ〜２５０ｎｓ付近の拡大図である。
【図９】  図７における２３０ｎｓ〜３３０ｎｓ付近の拡大図である。
【図１０】図７における３５０ｎｓ〜４００ｎｓ付近の拡大図である。
【図１１】本発明の第５の実施の形態に係るバイアス回路が設置された、半導体記憶装置のセンスアンプ回路を示す図である。
【図１２】従来の半導体記憶装置内に設置されるセンスアンプ回路の一構成例を示す図である。
【図１３】従来の半導体記憶装置内に設置されるセンスアンプ回路の一構成例を示す図である。
【符号の説明】
１、２０、２１、３１、１２０、２１０、３１０、４００、
４０１          バイアス回路
２、２２、３２、４０、１４０、２２０、３２０    帰還回路
３、５、６、１３、１５、１６、２０２、２０３、２０５、２１２、
２１３、２１５、２１６、２１７、３０２、３１２、３１３
Ｎチャネルトランジスタ
２０８、２１８、３０４、３１４    インバータ
４、１４、２１４、３０１、３１１、３１４
Ｐチャネルトランジスタ
７              負荷抵抗
８              比較回路
９              増幅回路
１０            センス回路
１１            基準電圧
１１０          基準回路
７０、１７０    負荷部
１００          センスアンプ回路
２０１          データ検出回路
１０１          メモリセルアレイ
１０２          基準セルアレイ
１０３          カラムセレクタ
１０４          行デコーダ
１０５          列デコーダ
１０６、１０７  ＭＯＳＦＥＴ
１１１、１１３  メモリセル
３０、１３０    センスアンプ動作許可信号（ＳＡＥ）
４１            バイアス出力回路
４２            被バイアス回路
４３            バイアス電圧検出回路
４４、４７      バイアス安定化回路
４６            電流検出回路
４５・４８      バイアス立上げ回路
４９            タイマ
ＢＥ            バイアス許可信号
ＤＬ、ＤＩＧ、ＤＩＧｉ、ＤＩＧＲ、ＬＤ、ＬＤｉ、ＬＲＥＦ、ＦＢ、
ＦＢｉ、ＦＢＲ  信号線
ＤＬ１〜ＤＬｎ、ＤＬＲ  デジット線
ＩＤ            ドレイン電流
Ｖｃｃ          電源電圧
ＶＤ、ＶＤｉ    検出電圧
Ｖｏ、ＶＤ０          電圧
ＶＤＩＧ、ＶＤＩＧｉ、ＶＤＩＧＲ     バイアス電圧
ＶＤＳ          ドレイン−ソース間電圧
ＶＦＢ、ＶＦＢｉ、ＶＦＢＲ    駆動電圧
ＶＦＢ０、ＶＦＢ１    バイアス駆動電圧
ＶＮ            ノイズ
ＶＲＥＦ        基準電圧
ＶＲ            基準電圧値
ＶＴＮ          閾値電圧値
ＷＬ１〜ＷＬｍ、ＷＬＲ  ワード線
【図１】
0003789241.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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