(57)【特許請求の範囲】
【請求項１】
電気的に少なくとも読み出し可能な記憶部とゲート入力部とを各々有するメモリセルが行列状に配置されたメモリセルアレイを備えた半導体メモリ装置において、
前記メモリセルアレイの各行毎に設けられ、前記メモリセルアレイの共通の行に配置された各メモリセルのゲート入力部に共通に接続されたワード線と、
前記メモリセルアレイの列方向に沿って設けられた第１のメインビット線と、
前記第１のメインビット線に沿って設けられ、前記メモリセルアレイの共通の列内に配置された第１のメモリセル群のメモリセルに共通に接続された第１のサブビット線とを備えるとともに、
前記第１のサブビット線は、該第１のサブビット線における前記第１のメモリセル群を２つに分ける第１の接続点において、第１のサブビット線選択トランジスタを介して第２の接続点で前記第１のメインビット線に接続されていることを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、
前記第１のメインビット線に沿って設けられ、前記メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線を更に備えるとともに、
前記第２のサブビット線は、該第２のサブビット線における前記第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して前記第２の接続点で前記第１のメインビット線に接続されていることを特徴とする半導体メモリ装置。
【請求項３】
請求項１記載の半導体メモリ装置において、
第２のメインビット線と、
前記第２のメインビット線に沿って設けられ、前記メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線とを更に備えるとともに、
前記第２のサブビット線は、該第２のサブビット線における前記第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して第４の接続点で前記第２のメインビット線に接続され、
前記第１のメモリセル群のうちの各１つのメモリセルと、前記第２のメモリセル群のうちの各１つのメモリセルとは、それぞれ共通のワード線に接続されていることを特徴とする半導体メモリ装置。
【請求項４】
請求項１記載の半導体メモリ装置において、
第２のメインビット線と、
前記第２のメインビット線に沿って設けられ、前記メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線とを更に備えるとともに、
前記第２のサブビット線は、該第２のサブビット線における前記第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して第４の接続点で前記第２のメインビット線に接続され、
前記第１のメモリセル群の少なくとも一部のメモリセルは、前記第２のメモリセル群のすべてのメモリセルに各々接続されているワード線とは異なるワード線に接続されていることを特徴とする半導体メモリ装置。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体メモリ装置において、前記メモリセルは、
各々ソースと、前記第１又は第２のサブビット線のいずれかに接続されたドレインと、フローティングゲートと、前記ワード線に接続されたコントロールゲートとを有するトランジスタからなるとともに、
電気的に書き込み、読み出し、及び一括消去されることが可能なフラッシュメモリセルであることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置、特にフラッシュメモリに関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、電気的な一括消去及び書き込みによって情報を書き換えることができるとともに、メモリセルが１つのトランジスタで構成されるメモリである。フラッシュメモリについては、高速読み出しを目的としてビット線の容量を小さくし、かつ、低電圧動作を目的として非選択のメモリセルトランジスタのリーク電流の影響を受けにくくする構成として、米国特許第５１２６８０８号公報に示されたようなサブビット線とメインビット線とを有する構成が提案されている。
【０００３】
上記の従来例について、図面を参照しながら説明する。図７は、従来のフラッシュメモリのメモリセルアレイ構成を示す回路図である。図７において、ＷＬ００〜ＷＬ１７はワード線（コントロールゲート信号線）、ＳＧ００，ＳＧ１０はサブビット線選択信号線、ＱＳ００〜ＱＳ１３はサブビット線選択トランジスタ、ＳＢＬ００〜ＳＢＬ１３はサブビット線、ＭＢＬ０〜ＭＢＬ３はメインビット線、ＣＮ００〜ＣＮ１３はサブビット線とメインビット線との接続点である。メモリセルは、ソースＳ、ドレインＤ、フローティングゲート、及びコントロールゲートをそれぞれ有する。ここでは、サブビット線にはそれぞれ８個のメモリセルが接続されている。また、１つの接続点においては、１本のサブビット線の一端が、サブビット線選択トランジスタを介して個別にメインビット線に接続されている。
【０００４】
【発明が解決しようとする課題】
上記従来のメモリセルのアレイ構成では、１本のサブビット線の一端に対して、それぞれ個別に１つの接続点が設けられている。そして、この接続点は、サブビット線選択トランジスタのドレインに接続されているので、そのドレインの拡散容量がメインビット線に付加されることとなる。つまり、サブビット線の本数分だけの拡散容量がメインビット線に接続されることによりメインビット線の容量が増大するので、高速動作が阻害される。
【０００５】
また、従来のメモリセルのアレイ構成では、メインビット線との接続点を起点として、サブビット線が一方向へと延びるように構成されている。したがって、サブビット線に接続された複数のメモリセルにおいて、位置に依存してそのメモリセルまでのビット線の容量値及び抵抗値が大きくなるので、これによっても高速動作が阻害される。
【０００６】
加えて、ビット線の容量値及び抵抗値が大きくなることにより、消費電力が増加するという問題も発生する。
【０００７】
これらの問題は、フラッシュメモリにおいてだけでなく、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、マスクＲＯＭ等の他の半導体メモリ装置においても発生する。
【０００８】
本発明は、上記従来の問題に鑑み、高速動作と低消費電力動作とが可能な半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体メモリ装置は、電気的に少なくとも読み出し可能な記憶部とゲート入力部とを各々有するメモリセルが行列状に配置されたメモリセルアレイを備えた半導体メモリ装置を、メモリセルアレイの各行毎に設けられ、メモリセルアレイの共通の行に配置された各メモリセルのゲート入力部に共通に接続されたワード線と、メモリセルアレイの列方向に沿って設けられた第１のメインビット線と、第１のメインビット線に沿って設けられ、メモリセルアレイの共通の列内に配置された第１のメモリセル群のメモリセルに共通に接続された第１のサブビット線とを備えるとともに、第１のサブビット線は、該第１のサブビット線における第１のメモリセル群を２つに分ける第１の接続点において、第１のサブビット線選択トランジスタを介して第２の接続点で第１のメインビット線に接続されていることとしている。
【００１０】
これにより、１本のサブビット線がその中間からメインビット線に接続されるので、メインビット線からみてサブビット線の抵抗値及び容量値が低減される。したがって、高速動作と低消費電力動作とが可能な半導体メモリ装置が実現される。
【００１１】
また、本発明の半導体メモリ装置において、第１のメインビット線に沿って設けられ、メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線を更に備えるとともに、第２のサブビット線は、該第２のサブビット線における第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して第２の接続点で第１のメインビット線に接続されていることとしてもよい。
【００１２】
これにより、２本のサブビット線がそれぞれの中間から、第２の接続点においてメインビット線に接続される。したがって、メインビット線からみて、各サブビット線の抵抗値及び容量値が低減されるとともに、各サブビット線当たりの拡散容量が従来の１／２になるので、更に高速動作と低消費電力動作とが可能な半導体メモリ装置が実現される。
【００１３】
また、本発明の半導体メモリ装置において、第２のメインビット線と、第２のメインビット線に沿って設けられ、メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線とを更に備えるとともに、第２のサブビット線は、該第２のサブビット線における第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して第４の接続点で第２のメインビット線に接続され、第１のメモリセル群のうちの各１つのメモリセルと、第２のメモリセル群のうちの各１つのメモリセルとは、それぞれ共通のワード線に接続されていることとしてもよい。
【００１４】
これにより、２本のサブビット線が各々中間から異なるメインビット線に、各メモリセル群におけるワード線が共通になるようにして各サブビット線選択トランジスタを介して接続される。したがって、全てのメインビット線を各々選択する構成を有する半導体装置に適用できるとともに、各メインビット線からみて各サブビット線の抵抗値及び容量値が低減されるので高速動作と低消費電力動作とが可能な半導体メモリ装置が実現される。
【００１５】
また、本発明の半導体メモリ装置において、第２のメインビット線と、第２のメインビット線に沿って設けられ、メモリセルアレイの共通の列内に配置された第２のメモリセル群のメモリセルに共通に接続された第２のサブビット線とを更に備えるとともに、第２のサブビット線は、該第２のサブビット線における第２のメモリセル群を２つに分ける第３の接続点において、第２のサブビット線選択トランジスタを介して第４の接続点で第２のメインビット線に接続され、第１のメモリセル群の少なくとも一部のメモリセルは、第２のメモリセル群のすべてのメモリセルに各々接続されているワード線とは異なるワード線に接続されていることとしてもよい。
【００１６】
これにより、２本のサブビット線が各々中間から異なるメインビット線に、各メモリセル群におけるワード線のうち少なくとも一部が異なるようにして各サブビット線選択トランジスタを介して接続される。したがって、各メインビット線からみて各サブビット線の抵抗値及び容量値が低減されるので高速動作と低消費電力動作とが可能になり、各サブビット線選択トランジスタが千鳥状に配置され、かつ１本おきにメインビット線が選択される半導体メモリ装置が実現される。
【００１７】
また、本発明の半導体メモリ装置において、メモリセルは、各々ソースと、第１又は第２のサブビット線のいずれかに接続されたドレインと、フローティングゲートと、ワード線に接続されたコントロールゲートとを有するトランジスタからなるとともに、電気的に書き込み、読み出し、及び一括消去されることが可能なフラッシュメモリセルであることとしてもよい。
【００１８】
これにより、メインビット線を含むビット線全体の抵抗値及び容量値が低減されるので、高速動作と低消費電力動作とが可能なフラッシュメモリが実現される。
【００１９】
【発明の実施の形態】
以下、本発明の第１〜第６の実施形態について、半導体メモリ装置としてフラッシュメモリを例に挙げて、それぞれ図面を参照しながら説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。図１において、ＷＬ００〜ＷＬ１７はワード線（コントロールゲート信号線）、ＳＧ００，ＳＧ１０はサブビット線選択信号線、ＱＳ００〜ＱＳ１３はサブビット線選択トランジスタ、ＳＢＬ００〜ＳＢＬ１３はサブビット線、ＭＢＬ０〜ＭＢＬ３はメインビット線、ＣＮ００〜ＣＮ０３はサブビット線とメインビット線との接続点、Ｓは各メモリセルのソース、Ｄは各メモリセルのドレインである。
【００２１】
本実施形態において、メモリセルのドレインＤは、そのメモリセルとサブビット線との接続点である。また、メモリセルのソースＳは、本図では接地電圧源ＶＳＳに接続されているが、読み出し、消去、及び書き込みの各動作やメモリセルの動作方式の違い（例えばホットエレクトロン書き込みやＦＮ電流書き込み）等によって、印加される電圧が決定されるものである。そして、各サブビット線ＳＢＬ００〜ＳＢＬ１３には、それぞれ８個のメモリセルが接続されている。
【００２２】
また、本実施形態では、１つの接続点において、２本のサブビット線が、それぞれのサブビット線選択トランジスタを介してメインビット線に接続されている。
例えば、それぞれサブビット線ＳＢＬ００，ＳＢＬ１０が、サブビット線選択信号線ＳＧ００，ＳＧ１０をコントロールゲート入力とするサブビット線選択トランジスタＱＳ００，ＱＳ１０を介して、接続点ＣＮ００でメインビット線ＭＢＬ０に接続されている。
【００２３】
以上説明したように、本実施形態によれば、１つの接続点で２つのサブビット線がメインビット線に接続される。これにより、メインビット線の容量値の多くを占めるサブビット線選択トランジスタのドレインの拡散容量値に対応する、接続点の数が削減されるので、メインビット線の容量値が低減される。したがって、メモリセルに対するアクセスタイムが短くなるので高速動作が可能となるとともに、低消費電力動作が可能になるフラッシュメモリが得られる。
【００２４】
なお、本実施形態においては、メインビット線に接続されるサブビット線を２本とし、各サブビット線に接続されるメモリセルを８個としたが、これらの数としては、設計されるフラッシュメモリの仕様に基づいて最適な数を選ぶことができる。
【００２５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。第１の実施形態の構成要素と同一の構成要素には、図１における符号と同一の符号を付してその説明を省略する。図２において、ＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１はサブビット線選択信号線、ＭＢＬ０，ＭＢＬ１はメインビット線である。
【００２６】
本実施形態では、１つの接続点において、４本のサブビット線が、それぞれのサブビット線選択トランジスタを介してメインビット線に接続されている。具体的には、例えば、それぞれサブビット線ＳＢＬ００，ＳＢＬ１０が、サブビット線選択信号線ＳＧ００，ＳＧ１０をコントロールゲート入力とするサブビット線選択トランジスタＱＳ００，ＱＳ１０を介して、接続点ＣＮ００でメインビット線ＭＢＬ０に接続されている。加えて、各々サブビット線ＳＢＬ０１，ＳＢＬ１１が、サブビット線選択信号線ＳＧ０１，ＳＧ１１をコントロールゲート入力とするサブビット線選択トランジスタＱＳ０１，ＱＳ１１を介して、接続点ＣＮ００においてメインビット線ＭＢＬ０にそれぞれ接続されている。
【００２７】
ここで、本実施形態に係るフラッシュメモリの第１の特徴は、１つの接続点で４つのサブビット線がメインビット線に接続される点である。これにより、サブビット線選択トランジスタの拡散容量に対応する接続点の数がいっそう削減されるので、第１の実施形態よりも、更にメインビット線の容量値が低減される。したがって、フラッシュメモリにおいて、メモリセルに対するアクセスタイムが短くなるので高速動作が可能となるとともに、低消費電力動作が可能になる。
【００２８】
本実施形態に係るフラッシュメモリの第２の特徴は、１つの接続点に接続される複数のサブビット線のうちあるサブビット線が有する各メモリセルのワード線と、他のサブビット線が有する各メモリセルのワード線とが、すべて共通である場合とすべて異なる場合とがある点である。つまり、メインビット線及びサブビット線と、ワード線（コントロールゲート信号線）とが直交するメモリセルアレイ構成の場合において、例えば１本のメインビット線をはさむように複数のサブビット線が形成され、かつ、メインビット線をはさむように形成されたサブビット線がメインビット線の長さ方向に沿って配置されることである。これにより、１本のメインビット線が制御できるサブビット線の数を増やすことができる。
【００２９】
以上説明したように、本実施形態によれば、メモリセルに対するアクセスタイムが短くなるので高速動作が可能となるとともに、低消費電力動作が可能になるフラッシュメモリが得られる。
【００３０】
また、１本のメインビット線が制御できるサブビット線の本数が増加するので、レイアウト設計において余裕をもってレイアウトされるフラッシュメモリが得られる。
【００３１】
なお、本実施形態の説明においては、１本のメインビット線をはさんで複数のサブビット線が形成されるとしたが、これに代えて、サブビット線が第１のアルミ配線層やポリサイド配線層により形成され、メインビット線が第２のアルミ配線層により形成されることとしてもよい。この場合には、メインビット線とサブビット線とが立体的に配置される構成となる。
【００３２】
また、メインビット線に対する１つの接続点に対して４本のサブビット線を接続しているが、もちろんサブビット線の本数は４本に限ったものではなく、設計されるフラッシュメモリの仕様によって最適な本数を選ぶことができる。
【００３３】
また、１本のサブビット線に接続されるメモリセルの個数についても、フラッシュメモリの仕様によって最適な個数を選ぶことができる。
【００３４】
また、図２の上半分に示されたように、メインビット線の長さ方向に沿って、１つの接続点から２本のサブビット線を同一方向（例えば図２における上方向）へ延びるように形成し、これを図２の上下方向へ繰り返してもよい。この場合にも、第１の実施形態と同様に１つの接続点に対して２本のサブビット線が接続されており、接続点からみたサブビット線選択トランジスタの拡散容量値が低減される。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。第１の実施形態の構成要素と同一の構成要素には、図１における符号と同一の符号を付してその説明を省略する。図３において、サブビット線とメインビット線の接続点がＣＮ００〜ＣＮ１３となっている。
【００３６】
本実施形態では、１つの接続点において、１本のサブビット線がそのサブビット線の中間点からサブビット線選択トランジスタを介してメインビット線に接続されている。すなわち、中間点から異なる方向へ延びてサブビット線が設けられている構成になっている。例えば、サブビット線選択トランジスタＱＳ００を介した接続点ＣＮ００に対して、サブビット線ＳＢＬ００は、図３の上下方向へそれぞれ４個のメモリセル（コントロールゲートＷＬ００〜ＷＬ０３，ＷＬ０４〜ＷＬ０７に対応）を接続する構成となる。したがって、接続点ＣＮ００において、メインビット線ＭＢＬ０からみたサブビット線ＳＢＬ００の抵抗値及び容量値は、第１の実施形態の場合に比べて半分程度となっている。
【００３７】
以上説明したように、本実施形態によれば、第１の実施形態に比べて、メインビット線からみたサブビット線の抵抗値及び容量値は半分程度となるので、フラッシュメモリの動作は、少なくとも抵抗値の減少分だけ高速化され、かつ低消費電力化される。
【００３８】
なお、もちろん本実施形態においても、１本のサブビット線に接続されるメモリセルの個数と、メインビット線に接続されるサブビット線の本数としては、第１及び第２の実施形態と同様に、設計されるフラッシュメモリの仕様によって最適な数を選ぶことができる。
【００３９】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。第３の実施形態の構成要素と同一の構成要素には、図３における符号と同一の符号を付してその説明を省略する。図４において、サブビット線選択信号線がＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１、メインビット線がＭＢＬ０，ＭＢＬ１になっている。
【００４０】
本実施形態では、１つの接続点において、２本のサブビット線が、それぞれのサブビット線の中間点から各サブビット線選択トランジスタを介して、メインビット線に接続されている。具体的には、例えば、それぞれサブビット線ＳＢＬ００とＳＢＬ０１とが、それぞれの中間点において、サブビット線選択信号線ＳＧ００，ＳＧ０１をコントロールゲート入力とするサブビット線選択トランジスタＱＳ００，ＱＳ０１を介して、接続点ＣＮ００でメインビット線ＭＢＬ０に接続されている。
【００４１】
ここで、本実施形態に係るフラッシュメモリの特徴は、１つの接続点で２つのサブビット線が各サブビット線選択トランジスタを介して接続されるとともに、各々のサブビット線が中間点において各サブビット線選択トランジスタに接続されている点である。これにより、サブビット線選択トランジスタのドレインの拡散容量値に対応する接続点の数が削減されるので、メインビット線の容量値が低減される。更に、メインビット線からみた各サブビット線の抵抗値及び容量値は、第１の実施形態の場合に比べて半分程度となる。したがって、更に高速動作が可能となるとともに、より低消費電力の動作が可能になるフラッシュメモリが得られる。
【００４２】
（第５の実施形態）
図５は、本発明の第５の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。第１の実施形態の構成要素と同一の構成要素には、図１における符号と同一の符号を付してその説明を省略する。図５において、サブビット線選択信号線がＳＧ００，ＳＧ１０，ＳＧ００Ｓ，ＳＧ１０Ｓ、サブビット線選択トランジスタがＱＳ００〜ＱＳ１３，ＱＳ００Ｓ〜ＱＳ１３Ｓ、サブビット線とメインビット線との接続点がＣＮ００〜ＣＮ０３，ＣＮ００Ｓ〜ＣＮ１３Ｓとなっている。
【００４３】
本実施形態においては、第１の実施形態と同様に、１つの接続点において、２本のサブビット線が、それぞれのサブビット線選択トランジスタを介してメインビット線に接続されている。更に、本実施形態では、各サブビット線が、それぞれのサブビット線選択トランジスタを介して、合計２つの接続点においてメインビット線に接続されている。具体的には、例えば、サブビット線ＳＢＬ００は、その両端において、サブビット線選択トランジスタＱＳ００及びＱＳ００Ｓを介して、それぞれ接続点ＣＮ００及びＣＮ００Ｓでメインビット線ＭＢＬ０に接続されている。そして、サブビット線ＳＢＬ１０は、その両端において、サブビット線選択トランジスタＱＳ１０及びＱＳ１０Ｓを介して、それぞれ接続点ＣＮ００及びＣＮ１０Ｓでメインビット線ＭＢＬ０に接続されている。
【００４４】
ここで、本実施形態に係るフラッシュメモリの第１の特徴は、１本のサブビット線が、それぞれサブビット線選択トランジスタを介して２つの接続点でメインビット線に接続されている点である。これにより、サブビット線が有するメモリセルまでの配線の抵抗値が小さくなるので、高速動作と低消費電力動作とが可能なフラッシュメモリが得られる。また、１本のサブビット線がメインビット線に対して２つの接続点を有しているので、万一接続点のいずれかに不良があった場合でも、動作することができる。したがって、故障率が低い、つまり、信頼性が高いフラッシュメモリが得られる。
【００４５】
本実施形態に係るフラッシュメモリの第２の特徴は、２つのサブビット線が、メインビット線に対する１つの接続点を共有していることである。これにより、サブビット線選択トランジスタのドレインの拡散容量値に対応する接続点の数を減らすことができるので、メインビット線の容量値が低減される。したがって、この点からも、高速動作と低消費電力動作とが可能なフラッシュメモリが得られる。
【００４６】
なお、本実施形態は一例であって、本実施形態を、例えば第２の実施形態や第３の実施形態と組み合わせた構成も可能であることはいうまでもない。例えば、第３の実施形態と組み合わせた場合には、１本のサブビット線が、メインビット線に対して３つの接続点を有する構成になる。
【００４７】
（第６の実施形態）
図６は、本発明の第６の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。第３の実施形態の構成要素と同一の構成要素には、図３における符号と同一の符号を付してその説明を省略する。図６において、サブビット線選択信号線がＳＧ００，ＳＧ０１，ＳＧ１０、サブビット線がＳＢＬ００〜ＳＢＬ２３となっている。
【００４８】
本実施形態では、例えば、メインビット線ＭＢＬ０に接続されたサブビット線ＳＢＬ００における各ワード線（コントロールゲート信号線）ＷＬ００〜ＷＬ０７と、メインビット線ＭＢＬ１に接続されたサブビット線ＳＢＬ１１における各ワード線ＷＬ０４〜ＷＬ１３とにおいて、ワード線の一部が共通している。つまり、ワード線ＷＬ０４〜ＷＬ０７が共通し、その他のワード線が互いに異なっている。
【００４９】
本実施形態によれば、第３の実施形態と同様に、メインビット線からみたサブビット線の抵抗値及び容量値が低減されるので、フラッシュメモリの動作は、少なくとも抵抗値の減少分だけ高速化され、かつ低消費電力化される。
【００５０】
また、サブビット線選択トランジスタが、メインビット線とサブビット線選択信号線との組合せについて千鳥状に配置されるので、小面積でレイアウト配置を行うことができる。
【００５１】
また、選択されるメインビット線が１本おきになるので、メインビット線を選択する回路やセンスアンプ等のレイアウト配置を、面積的に余裕をもって行うことができる。
【００５２】
更に、同一のサブビット線選択信号線に接続されるサブビット線選択トランジスタが、１本おきのメインビット線において構成される。これにより、サブビット線選択トランジスタのゲート容量が少なくなるので、サブビット線選択信号線がサブビット線選択トランジスタを駆動するための能力が小さくてもよいという効果もある。
【００５３】
なお、本実施形態においても、サブビット線に接続するメモリセルの個数や配置等は、設計されるフラッシュメモリの仕様によって最適なものを選ぶことができる。
【００５４】
なお、以上説明した各実施形態においては半導体メモリ装置としてフラッシュメモリを例に挙げて説明したが、これに限らず、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、マスクＲＯＭ等の他の半導体メモリ装置に対しても本発明を適用できる。
【００５５】
また、以上説明した各実施形態を互いに組み合わせた構成も、本発明に含まれることはいうまでもない。
【００５６】
【発明の効果】
本発明の半導体メモリ装置によれば、サブビット線がその中間からメインビット線に接続されることにより、メインビット線を含むビット線の容量値及び抵抗値が低減されるので、高速動作と低消費電力動作とが可能な半導体メモリ装置が実現される。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図２】  本発明の第２の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図３】  本発明の第３の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図４】  本発明の第４の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図５】  本発明の第５の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図６】  本発明の第６の実施形態に係るフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【図７】  従来のフラッシュメモリのメモリセルアレイ構成を示す回路図である。
【符号の説明】
ＣＮ００〜ＣＮ０３，ＣＮ１０〜ＣＮ１３  接続点
ＣＮ００Ｓ〜ＣＮ０３Ｓ，ＣＮ１０Ｓ〜ＣＮ１３Ｓ  接続点
Ｄ  メモリセルのドレイン
ＭＢＬ０〜ＭＢＬ３  メインビット線
ＱＳ００〜ＱＳ０３，ＱＳ１０〜ＱＳ１３  サブビット線選択トランジスタ
ＱＳ００Ｓ〜ＱＳ０３Ｓ，ＱＳ１０Ｓ〜ＱＳ１３Ｓ  サブビット線選択トランジスタ
Ｓ  メモリセルのソース
ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３  サブビット線
ＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１  サブビット線選択信号線
ＳＧ００Ｓ，ＳＧ１０Ｓ  サブビット線選択信号線
ＷＬ００〜ＷＬ０７，ＷＬ１０〜ＷＬ１７  ワード線
【図１】
0003862409.tif 000002
【図２】
0003862409.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003862409.tif 000008