(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、
第２の導電膜を全面に形成する工程と、
前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、
前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、
前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、
前記隙間を埋める第３の導電膜を全面に形成する工程と、
前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成すると共に、前記半導体基板の表面の一部を露出する工程と、
前記半導体基板の露出している部分に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ソース拡散層及びドレイン拡散層を形成する工程は、前記半導体基板の露出している部分にイオン注入を行う工程を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、
前記第１の絶縁膜の脇に沿って前記半導体基板の表面に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成すると共に、これらの間にチャネル領域を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、
第２の導電膜を全面に形成する工程と、
前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、
前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、
前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、
前記隙間を埋める第３の導電膜を全面に形成する工程と、
前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ソース拡散層及びドレイン拡散層を形成する工程は、前記第２の方向からの斜めイオン注入を行う工程を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２の絶縁膜及びサイドウォール絶縁膜がシリコン酸化膜からなり、前記第３の絶縁膜がシリコン窒化膜からなることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第４の絶縁膜として、順次積層されたシリコン窒化膜、シリコン酸化膜及びシリコン窒化膜からなる積層体を形成することを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置の製造方法に関し、スタックゲート型メモリセルを有する不揮発性半導体記憶装置の製造に用いて好適なものである。
【０００２】
【従来の技術】
従来より、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ(Electrically Erasable Programable Read Only
Memory) やフラッシュメモリなどが知られている。
【０００３】
特に、スタックゲート型メモリセル構造のフラッシュメモリは、メモリセルが１個の浮遊ゲート型トランジスタから構成できるので、製造工程を簡略化できビット当たりの単価を低くできるとともに高集積、大容量化が可能となり、ハードディスクやフロッピーディスクなどの磁気記録媒体などの置き換えを中心として広く用いられている。
【０００４】
これらの不揮発性半導体記憶装置などの半導体装置に従来から用いられてきた素子分離法としてＬＯＣＯＳ法などの選択酸化法がある。ＬＯＣＯＳ法は製造方法が簡便で、且つ、素子分離領域と素子領域との境界部での傾斜が緩やかであるため欠陥の発生を比較的制御しやすいという利点を有する。
【０００５】
しかし、高集積化の要請により素子が微細化されるにつれて、以下のような問題が生じてきた。すなわち、加工上の観点からは、バーズビークの発生に関連した素子分離のピッチ及び素子分離酸化膜厚の問題がある。また、電気特性上の観点からは、不純物の横方向拡散に関連したフィールド反転、狭チャネル効果及びパンチスルーの問題がある。
【０００６】
以下に、図９を参照しながら従来のＬＯＣＯＳ法を用いて素子分離を行った不揮発性半導体記憶装置について説明する。図９は、ＬＯＣＯＳ法を用いて素子分離を行った従来のスタックゲート型ＥＥＰＲＯＭメモリセルのワード線（制御ゲート）に沿った方向の断面図を示す。
【０００７】
図９において、シリコン基板３０１上にＬＯＣＯＳ法により素子分離酸化膜３０２が形成され、素子分離酸化膜３０２の間の素子領域には、トンネル酸化膜３０３を介して多結晶シリコン膜からなる浮遊ゲート３０４が形成され、さらに、浮遊ゲート３０４上には、絶縁膜３０５を介して多結晶シリコン膜からなるワード線（制御ゲート）３０６が形成されている。
【０００８】
このような構成では、ＬＯＣＯＳ法を用いて素子分離を行っているために、上記のような問題が微細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲＯＭやフラッシュメモリの場合には、書き込みや消去の際に、ワード線３０６に５Ｖ以上の高電圧が印加されるために、素子分離酸化膜３０２の下に寄生チャネルが形成されやすく、特別の配慮が必要である。
【０００９】
そこで、図１０に示すようなトレンチ素子分離法が提案されている。図１０は、トレンチ素子分離法を適用したスタックゲート型ＥＥＰＲＯＭメモリセルのワード線に沿った方向の断面図を示す。
【００１０】
図１０において、シリコン基板４０１上にトンネル酸化膜層４０４を介して多結晶シリコン層からなる浮遊ゲート４０５が形成され、さらに、浮遊ゲート４０５上には絶縁層４０６を介して多結晶シリコン層からなる制御ゲート４０７が形成されている。そして、シリコン基板４０１、浮遊ゲート４０５及び制御ゲート４０７はトレンチ（溝）４０９によってメモリセル毎に素子分離され、トレンチ４０９はトレンチ絶縁膜４０３を介してＢＰＳＧ膜４０２によって埋め込まれ、制御ゲート４０７はタングステンシリサイドのワード線４０８に接続されている。
【００１１】
この構造では、トレンチ４０９によって、素子領域を分離すると同時に、浮遊ゲート４０５及び制御ゲート４０７もメモリセル毎に分離しており、微小なセル面積を実現するものと期待されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１０に示したようなトレンチ素子分離法では、基板にトレンチ（溝）を形成しなければならないために、製造工程が複雑になるという問題があった。また、トレンチの加工時に発生する欠陥の制御も困難であった。
【００１３】
また、携帯用機器などを主体とするフラッシュメモリの適用分野を考えた場合、電源電圧を低電圧化し、書き換え動作を高速化することも重要である。このため、単体のメモリセルの動作を考えた場合、トンネル酸化膜に実際に印加される電圧が、ホットエレクトロン注入やＦＮトンネリングの効率に影響を及ぼし、電源電圧の低電圧化などを行う場合に重要となってくる。
【００１４】
すなわち、トンネル酸化膜には制御ゲート電極に印加される電圧がそのまま印加されるのではなく、例えば書き込み動作時において実際にトンネル酸化膜に印加される電圧ＶPROGは以下の式に示されるように制御ゲート電極に印加される電圧よりも低い値となる。
【００１５】
ＶPROG＝ＫPROG×ＶCG                                  …（１）
ＫPROG＝ＣFC／（ＣFC＋ＣFCH ＋ＣFD＋ＣFS）            …（２）
ここで、ＫPROG：書き込み動作時の容量結合比
ＶCG  ：制御ゲート電極に印加される電圧
ＣFC  ：制御ゲート電極と浮遊ゲート電極間の容量
ＣFCH ：浮遊ゲート電極とチャネル領域間の容量
ＣFD  ：浮遊ゲート電極とドレイン拡散層間の容量
ＣFS  ：浮遊ゲート電極とソース拡散層間の容量
である。
【００１６】
従って、例えば書き込み動作において、ホットエレクトロン注入やＦＮトンネリングの効率を向上させるためには、容量結合比（カップリングレシオ）を大きくするようにメモリセルの構造を最適化することが必要である。
【００１７】
このため、（２）式から明らかなように、容量結合比を大きくして制御ゲート電極に供給する電圧を低電圧化し、書き換え速度を速くするためには、制御ゲート電極と浮遊ゲート電極とがオーバーラップする領域の面積を大きくすることが効果的である。
【００１８】
そこで、本発明の目的は、ＬＯＣＯＳ法やトレンチ素子分離法で素子分離された場合のような欠点を持たず、書き込み時の電圧を低くするとともに高集積化が可能な不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明に係る第１の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、第２の導電膜を全面に形成する工程と、前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、前記隙間を埋める第３の絶縁膜を全面に形成する工程と、前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成すると共に、前記半導体基板の表面の一部を露出する工程と、前記半導体基板の露出している部分に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成する工程と、を有することを特徴とする。
【００２０】
ここで、前記ソース拡散層及びドレイン拡散層を形成する工程は、前記半導体基板の露出している部分にイオン注入を行う工程を有してもよい。
【００２１】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜を第１の方向に延びる形状にパターニングすることにより、前記半導体基板の表面の一部を露出する工程と、前記第１の絶縁膜の脇に沿って前記半導体基板の表面に第２導電型の不純物を導入することにより、ソース拡散層及びドレイン拡散層を形成すると共に、これらの間にチャネル領域を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第３の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記サイドウォール絶縁膜から露出している半導体基板の表面にトンネル絶縁膜を形成する工程と、第２の導電膜を全面に形成する工程と、前記第２の導電膜の一部を前記第３の絶縁膜上で除去することにより、浮遊ゲート電極を形成する工程と、前記第３の絶縁膜の前記浮遊ゲート電極下の部分の少なくとも一部を除去することにより、前記浮遊ゲート電極下に隙間を形成する工程と、前記浮遊ゲート電極の露出した面全体を、前記隙間を残しながら覆う第４の絶縁膜を形成する工程と、前記隙間を埋める第３の絶縁膜を全面に形成する工程と、前記第３の導電膜、前記第４の絶縁膜及び前記浮遊ゲート電極を、前記第１の方向と交差する第２の方向に延びる形状にパターニングすることにより、前記浮遊ゲート電極との間で前記第４の絶縁膜を挟む制御ゲート電極を前記第３の導電膜から形成する工程と、を有することを特徴とする。
【００２２】
ここで、前記ソース拡散層及びドレイン拡散層を形成する工程は、前記第２の方向からの斜めイオン注入を行う工程を有してもよい。
【００２３】
また、前記第２の絶縁膜及びサイドウォール絶縁膜がシリコン酸化膜からなり、前記第３の絶縁膜がシリコン窒化膜からなることが好ましい。
【００２４】
更に、前記第４の絶縁膜として、順次積層されたシリコン窒化膜、シリコン酸化膜及びシリコン窒化膜からなる積層体を形成することが好ましい。
【００２９】
【実施例】
以下、本発明の第１実施例による不揮発性半導体記憶装置を図１及び図２を参照しながら説明する。図１は本発明の第１実施例によるメモリセルのパターンを示す平面図であり、図２は図１のＡ−Ａ線で切断した断面図である。
【００３０】
図２において、Ｐ型シリコン基板１０１上には、素子分離を行うシールドゲート電極１０３がシールドゲート絶縁膜１０２を介して形成されており、シールドゲート電極１０３に所定の電圧を印加することによりシールドゲート電極１０３の間に形成される素子領域を互いに電気的に分離する。また、サイドウォール酸化膜１０７がシールドゲート電極１０３の側面に形成されるとともにシールドキャップ酸化膜１０４がシールドゲート電極１０３の上面に形成されている。
【００３１】
シールドゲート電極１０３によって素子分離されたチャネル領域には、トンネル酸化膜１０８として５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化によって形成され、トンネル酸化膜１０８の上部には、浮遊ゲート電極１０９として導電性の多結晶シリコン膜がシールドゲート電極１０３上に跨がるとともに隙間領域１０５′′を有するように形成されている。
【００３２】
浮遊ゲート電極１０９の上面、側面及びシールドゲート電極１０３上に跨がった部分の浮遊ゲート電極１０９の下面には、層間絶縁膜１１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜１１０の外周部には、制御ゲート電極１１１として導電性の多結晶シリコン膜が隙間領域１０５′′を埋め込むように形成されている。
【００３３】
また、図１のＡ−Ａ線と直交する方向では、浮遊ゲート電極１０９の両側にＮ型のドレイン拡散層１１３及びソース拡散層１１４が形成されており、ドレイン拡散層１１３及びソース拡散層１１４は２つの浮遊ゲート電極１０９で共有されている。ドレイン拡散層１１３及びソース拡散層１１４には、不純物として砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導入されている。また、ドレイン拡散層１１３は、ドレインコンタクト１１５を介して不図示の金属配線層に接続されており、ソース拡散層１１４もソースコンタクト１１６を介して不図示の金属配線層に接続されている。
【００３４】
次に、本発明の第１実施例による不揮発性半導体記憶装置の動作を図３を参照しながら説明する。図３は、本発明の第１実施例による不揮発性半導体記憶装置のメモリセルアレイの一部を等価的に示す回路図である。
【００３５】
書き込み時において、例えばメモリセルトランジスタＴ３を選択する場合、図示しないデコーダにより例えばビット線Ｄ０に６Ｖ、ビット線Ｄ１に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１０Ｖ、ワード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルトランジスタＴ３のドレイン拡散層１１３に６Ｖ、ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に１０Ｖの電圧を与える。
【００３６】
このため、メモリセルトランジスタＴ３のチャネル領域に電流が流れ、ドレイン拡散層１１３の近傍のチャネル領域に生成されたピンチオフ領域において電界により加速された電子がホットエレクトロンとなり、トンネル酸化膜１０８のエネルギー障壁を越えて浮遊ゲート電極１０９に注入される。注入された電子は、電気的に浮遊状態にある浮遊ゲート電極１０９中に保持されるので、メモリセルトランジスタＴ３のしきい値電圧は、例えば初期状態の２Ｖ程度から７Ｖ程度に上昇し書き込みが行われる。
【００３７】
また、消去時において、図示しないデコーダにより例えばビット線Ｄ０、Ｄ１を開放にし、ソース線Ｓ０に１２Ｖ、ワード線Ｗ０〜Ｗ２に０Ｖを印加することにより、ドレイン拡散層１１３を浮遊状態とし、ソース拡散層１１４に１２Ｖ、制御ゲート電極１１１に０Ｖの電圧を与える。
【００３８】
このため、浮遊ゲート電極１０９中の電子が、ＦＮトンネリングによりトンネル酸化膜１０８を介してソース拡散層１１４に引き抜かれ、メモリセルトランジスタＴ３〜Ｔ６のしきい値電圧は例えば７Ｖ程度から２Ｖ程度に下降しセクター消去が行われる。
【００３９】
また、読み出し時においては、例えばメモリセルトランジスタＴ３を選択する場合、図示しないデコーダにより例えばビット線Ｄ０に１Ｖ、ビット線Ｄ１に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に５Ｖ、ワード線Ｗ０、Ｗ２に０Ｖを印加することにより、メモリセルトランジスタＴ３のドレイン拡散層１１３に１Ｖ、ソース拡散層１１４に０Ｖ、制御ゲート電極１１１に５Ｖの電圧を与え、メモリセルトランジスタＴ３に電流が流れるかどうかを不図示のセンスアンプにより検出する。
【００４０】
この第１実施例において、書き込み時に制御ゲート電極１１１に印加する電圧を従来の１２Ｖ程度から１０Ｖ程度に減少でき、動作時における低電圧化が可能となる。
【００４１】
以上説明したように、本発明の第１実施例による不揮発性半導体記憶装置によれば、素子分離領域にシールドゲート絶縁膜１０２を介してシールドゲート電極１０３を形成し、シールドゲート電極１０３に例えば電源電圧Ｖccなどの所定の電圧を印加することによりシールドゲート電極１０３の間に形成される素子領域を互いに電気的に分離しているので、ＬＯＣＯＳ法に比べて素子領域における寸法シフトを抑制でき、メモリセルの面積を縮小できる。また、素子分離領域にチャネルストップ不純物層を形成する必要がないため素子間の狭チャネル効果を抑制できる。さらに、シールドゲート電極１０３は基準電位に固定されるため、ワード線に高電圧が印加された場合でも、寄生チャネルが発生することを防止できる。また、浮遊ゲート電極１０９の上下面から制御電圧を印加することにより、セルサイズを大きくすることなく浮遊ゲート電極１０９と制御ゲート電極１１１との容量結合比を向上でき、低電圧の書き込みが可能となる。
【００４２】
次に、本発明の第１実施例による不揮発性半導体記憶装置の製造方法を図４を参照しながら説明する。図４は、本発明の第１実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【００４３】
まず、図４（ａ）に示すように、Ｐ型シリコン基板１０１に熱酸化法又はＣＶＤ法によって、厚みが５０〜１００ｎｍ程度のシリコン酸化膜１０２′を形成する。そして、ＣＶＤ法によって、厚みが１００〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコン膜１０３′、厚みが１００〜３００ｎｍ程度のシリコン酸化膜１０４′、厚みが１００〜２００ｎｍ程度のシリコン窒化膜１０５′を順次形成する。
【００４４】
次に、図４（ｂ）に示すように、シリコン酸化膜１０２′、多結晶シリコン膜１０３′、シリコン酸化膜１０４′、シリコン窒化膜１０５′をフォトリソグラフィー及び異方性ドライエッチングによってパターニングし、素子分離領域にシールドゲート酸化膜１０２、シールドゲート電極１０３、シールドキャップ酸化膜１０４、シールドキャップ窒化膜１０５を形成する。その後、厚みが１００〜３００ｎｍ程度のシリコン酸化膜を全面に堆積し、異方性ドライエッチングを施すことにより、サイドウォール酸化膜１０７をシールドゲート電極１０３の側壁に形成する。
【００４５】
次に、図４（ｃ）に示すように、ウエットエッチングにより素子領域のＰ型シリコン基板１１の表面を露出させた後、熱酸化法によってトンネル酸化膜１０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成する。なお、トンネル酸化膜１０８として酸化膜を急速熱処理法を用いて窒化した酸窒化膜を使用してもよい。その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリコン膜をＣＶＤ法などにより形成し、フォトリソグラフィー及びドライエッチングにより、シールドゲート電極１０３上において前記多結晶シリコン膜を図１のＡ−Ａ方向に分離させて浮遊ゲート電極１０９を形成する。
【００４６】
次に、図４（ｄ）に示すように、熱リン酸を用いたウエットエッチングによりシールドキャップ窒化膜１０５の少なくとも一部を除去し、浮遊ゲート電極１０９とシールドキャップ酸化膜１０４との間に隙間領域１５′′を形成する。その後、浮遊ゲート電極１０９の上部、側部及び隙間領域１５′′における浮遊ゲート電極１０９の下面上に、層間絶縁膜１１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成する。
【００４７】
次に、図４（ｅ）に示すように、ＣＶＤ法などにより層間絶縁膜１１０の表面を覆うように導電性の多結晶シリコン膜を形成した後、フォトリソグラフィー及びドライエッチングにより前記多結晶シリコン膜を図１のＡ−Ａ方向と直交する方向に分離させ、制御ゲート電極１１１を形成する。この時、浮遊ゲート電極１０９及び層間絶縁膜１１０も同時にエッチングを行い、浮遊ゲート電極１０９及び層間絶縁膜１１０も図１のＡ−Ａ方向と直交する方向に分離させる。なお、制御ゲート電極１１１は、シート抵抗の低減のためポリサイドやシリサイド構造としてもよい。
【００４８】
次に、制御ゲート電極１１１をマスクとして砒素などの不純物を注入エネルギー５０〜９０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入することにより、図１のＮ型のドレイン拡散層１１３及びソース拡散層１１４を形成する。そして、ＣＶＤ法により層間絶縁膜として燐及びボロンを含んだシリコン酸化膜（ＢＰＳＧ膜）を形成し、ドレインコンタクト１１５及びソースコンタクト１１６を開口した後、スパッタ法によってＡｌ−Ｓｉ−Ｃｕなどの金属配線層を形成する。
【００４９】
以上により、簡便な方法で浮遊ゲート電極１０９の上面及び下面の一部に制御ゲート電極１１１を形成できるとともに寸法シフトの発生しない素子分離領域を形成できる。
【００５０】
次に、本発明の第２実施例による不揮発性半導体記憶装置を図５及び図６を参照しながら説明する。図５は本発明の第２実施例によるメモリセルのパターンを示す平面図であり、図６は図５のＡ−Ａ線で切断した断面図である。
【００５１】
図６において、Ｐ型シリコン基板２０１上には、素子分離を行うシールドゲート電極２０３がシールドゲート絶縁膜２０２を介して形成されており、シールドゲート電極２０３に所定の電圧を印加することによりシールドゲート電極２０３の間に形成される素子領域を互いに電気的に分離する。また、サイドウォール窒化膜２０７がシールドゲート電極２０３の側面に形成されるとともにシールドキャップ酸化膜２０４がシールドゲート電極２０３の上面に形成されている。さらに、シールドゲート電極２０３の下方のＰ型シリコン基板２０１にはソース／ドレインとなる埋め込み拡散層２０６が形成されている。この埋め込み拡散層２０６は、浮遊ゲート電極２０９の一部の領域にオーバーラップするように形成されており、不純物として砒素が１×１０18〜１×１０21cm-3程度の表面濃度で導入されている。
【００５２】
シールドゲート電極２０３によって素子分離されたチャネル領域には、トンネル酸化膜２０８として５０〜１３０Å程度の膜厚のシリコン酸化膜が熱酸化により形成され、トンネル酸化膜２０８の上部に浮遊ゲート電極２０９として導電性の多結晶シリコン膜が隙間領域２０５′′を有するようにシールドゲート電極２０３に跨がって形成されている。
【００５３】
浮遊ゲート電極２０９の上面、側面及びシールドゲート電極２０３上に跨がった部分の浮遊ゲート電極２０９の下面には、層間絶縁膜２１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５０〜２００Å程度の膜厚のＯＮＯ絶縁膜が形成され、層間絶縁膜２１０の外周部には、制御ゲート電極２１１として導電性の多結晶シリコン膜が隙間領域２０５′′を埋め込むように形成されている。
【００５４】
図５に示すように、埋め込み拡散層２０６は、ワード線に直交する方向のメモリセルに共通に形成されている。そして、埋め込み拡散層２０６の一方（ドレイン）は、所定ブロック毎に設けられたビットコンタクトを介してビット線に接続しており、他方（ソース）は、やはり所定ブロック毎に設けられたソースコンタクトを介してソース線に接続されている。すなわち、各ブロック内では、シリコン基板２０１内の埋め込み拡散層２０６の一方（ドレイン）がビット線を構成し、他方（ソース）がソース線を構成している。このような構成により、各メモリセルにおけるビットコンタクト及びソースコンタクトが不要となり、その結果、各メモリセルの面積縮小が可能となる。
【００５５】
次に、本発明の第２実施例による不揮発性半導体記憶装置の動作を図７を参照しながら説明する。図７は本発明の第２実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【００５６】
書き込み時において、例えばメモリセルトランジスタＴ５を選択する場合、図示しないデコーダにより例えばビット線Ｄ１に３Ｖ、ビット線Ｄ０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に−９Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１に３Ｖ、選択ワード線ＳＷ２に０Ｖを印加することにより、選択トランジスタＳＴ２をオン、選択トランジスタＳＴ５をオフさせ、メモリセルトランジスタＴ５のソース拡散層を浮遊状態とし、ドレイン拡散層に３Ｖ、、制御ゲート電極２１１に−９Ｖの電圧を与える。
【００５７】
このため、ＦＮトンネリングにより浮遊ゲート電極２０９中の電子がドレイン拡散層に引き抜かれメモリセルトランジスタＴ５の書き込みが行われる。
【００５８】
また、消去時において、図示しないデコーダにより例えばビット線Ｄ０〜Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に１３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加することにより、選択トランジスタＳＴ２、ＳＴ５をオンさせ、ドレイン拡散層及びソース拡散層に０Ｖ、制御ゲート電極２１１に０Ｖの電圧を与える。
【００５９】
このため、ＦＮトンネリングにより基板２０１からワード線Ｗ１に接続されているメモリセルトランジスタＴ４〜Ｔ６に電子が注入され、セクター消去がおこなわれる。
【００６０】
また、読み出し時においては、例えばメモリセルトランジスタＴ５を選択する場合、図示しないデコーダにより例えばビット線Ｄ１に１Ｖ、ビット線Ｄ０、Ｄ２に０Ｖ、ソース線Ｓ０に０Ｖ、ワード線Ｗ１に３Ｖ、ワード線Ｗ０、Ｗ２、Ｗ３に０Ｖ、基板２０１に０Ｖ、選択ワード線ＳＷ１、ＳＷ２に３Ｖを印加することにより、選択トランジスタＳＴ２、ＳＴ５をオンさせ、メモリセルトランジスタＴ５のドレイン拡散層に１Ｖ、ソース拡散層に０Ｖ、制御ゲート電極２１１に３Ｖの電圧を与え、メモリセルトランジスタＴ５に電流が流れるかどうかを不図示のセンスアンプで検出する。
【００６１】
この第２実施例において、制御ゲート電極２１１と浮遊ゲート電極２０９の容量結合比が向上しているので、書き込み時における制御ゲート電極２１１に印加する電圧を減少でき、動作時における低電圧化が可能となる。
【００６２】
以上説明したように、本発明の第２実施例による不揮発性半導体記憶装置によれば、素子分離領域にシールドゲート絶縁膜２０２を介してシールドゲート電極２０３を形成し、シールドゲート電極２０３に所定の電圧を印加することによりシールドゲート電極２０３の間に形成される素子領域を互いに電気的に分離するとともにソース／ドレインを埋め込み拡散層２０６としてドレインコンタクトやソースコンタクトをなくすようにしたので、従来に比べてメモリセルの面積のより一層の縮小が可能になる。また、浮遊ゲート電極２０９の上下面から制御電圧を印加することにより、セルサイズを大きくすることなく浮遊ゲート電極２０９と制御ゲート電極２１１との容量結合比を向上でき、低電圧の書き込みが可能となる。
【００６３】
次に、本発明の第２実施例による製造方法を図８を参照しながら説明する。図８は、本発明の第２実施例による製造方法を工程順に示す概略断面図である。
【００６４】
まず、図８（ａ）に示すように、Ｐ型シリコン基板２０１に熱酸化法又はＣＶＤ法によって、厚みが５０〜１００ｎｍ程度のシリコン酸化膜２０２′を形成する。そして、ＣＶＤ法によって、厚みが１００〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコン膜２０３′、厚みが１００〜３００ｎｍ程度のシリコン酸化膜２０４′、厚みが１００〜２００ｎｍ程度のシリコン窒化膜２０５′を順次形成する。
【００６５】
次に、図８（ｂ）に示すように、シリコン酸化膜２０２′、多結晶シリコン膜２０３′、シリコン酸化膜２０４′、シリコン窒化膜２０５′をフォトリソグラフィー及び異方性ドライエッチングによってパターニングし、素子分離領域にシールドゲート酸化膜２０２、シールドゲート電極２０３、シールドキャップ酸化膜２０４、シールドキャップ窒化膜２０５を形成する。
【００６６】
次に、図８（ｃ）に示すように、斜めイオン注入２１２によりシールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５をマスクとしてシリコン基板２０１内に砒素を打ち込み、埋め込み拡散層２０６を形成する。この時の条件としては、砒素を打ち込む場合、エネルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定する。
【００６７】
さらに、打ち込みの角度θは、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の膜厚の合計（高さ）をａ、間隔をｂとすると、
θ＝ｔａｎ-1（ａ／ｂ）
で与えられる。例えば、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の厚みがそれぞれ５０ｎｍ、１００ｎｍ、１００ｎｍ、１００ｎｍ（ａ＝０．３５μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θはおよそ２０〜２１°となり、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５の厚みがそれぞれ１００ｎｍ、３００ｎｍ、２００ｎｍ、３００ｎｍ（ａ＝０．９μｍ）で、間隔ｂが１μｍの時、打ち込みの角度θはおよそ４２〜４５°となる。
【００６８】
このように基板２０１に対して斜め方向からイオン注入２１２を行うことにより、シールドゲート酸化膜２０２、シールド電極２０３、シールドキャップ絶縁膜２０４、シールドキャップ窒化膜２０５がマスクとなって、それらの端部近傍部分に、互いに離隔した埋め込み拡散層２０６が自己整合的に形成される。そして、この時打ち込まれた不純物が後の熱処理によって若干横方向に拡散し、シールドゲート酸化膜２０２の下方に一部が重なった形の埋め込み拡散層２０６が形成される。
【００６９】
次に、図８（ｄ）に示すように、厚みが１００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積し、異方性ドライエッチングを施すことにより、サイドウォール窒化膜２０７をシールドゲート電極２０３の側壁に形成する。その後、ウエットエッチングにより素子領域のＰ型シリコン基板２０１の表面を露出させた後、熱酸化法によってトンネル酸化膜２０８として１０ｎｍ程度の膜厚のシリコン酸化膜を形成する。この時、シールド電極２０３を構成する多結晶シリコンも同時に酸化されないようにするため、シールドキャップ絶縁膜２０４及びサイドウォール窒化膜２０７は、いずれも、耐酸化性を有するシリコン窒化膜で構成するのが望ましいが、一方又は両方ともシリコン酸化膜であってもよい。なお、トンネル酸化膜２０８として酸化膜を急速熱処理法を用いて窒化した酸窒化膜を使用してもよい。その後、１００〜３００ｎｍ程度の膜厚の導電性多結晶シリコン膜をＣＶＤ法などにより形成し、フォトリソグラフィー及びドライエッチングにより、シールドゲート電極２０３上において前記多結晶シリコン膜を図５のＢ−Ｂ方向に分離させて浮遊ゲート電極２０９を形成する。
【００７０】
次に、図８（ｅ）に示すように、熱リン酸を用いたウエットエッチングによりシールドキャップ窒化膜２０５の少なくとも一部を除去し、浮遊ゲート電極２０９とシールドキャップ酸化膜２０４との間に隙間領域２０５′′を形成する。その後、浮遊ゲート電極１０９の上部、側部及び隙間領域２０５′′における浮遊ゲート電極２０９の下面上に、層間絶縁膜２１０として例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる酸化膜厚換算で１５〜２０ｎｍ程度の膜厚のＯＮＯ絶縁膜を形成する。なお、ＯＮＯ絶縁膜の下層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により１０ｎｍ程度の膜厚に形成し、シリコン窒化膜はＣＶＤ法により１０ｎｍ程度の膜厚に形成し、ＯＮＯ絶縁膜の上層のシリコン酸化膜はＣＶＤ法又は９００〜１０００℃の熱酸化法により５ｎｍ程度の膜厚に形成する。
【００７１】
次に、ＣＶＤ法などにより層間絶縁膜２１０の表面を覆うように導電性の多結晶シリコン膜を形成した後、フォトリソグラフィー及びドライエッチングにより前記多結晶シリコン膜を図５のＢ−Ｂ方向と直交する方向に分離させ、制御ゲート電極２１１を形成する。この時、浮遊ゲート電極２０９及び層間絶縁膜２１０も同時にエッチングを行い、浮遊ゲート電極２０９及び層間絶縁膜２１０も図５のＢ−Ｂ方向と直交する方向に分離させる。なお、制御ゲート電極２１１は、シート抵抗の低減のためポリサイドやシリサイド構造としてもよい。
【００７２】
以上により、簡便な方法で浮遊ゲート電極２０９の上面及び下面の一部に制御ゲート電極２１１を形成できるとともにソース／ドレインを埋め込み拡散層２０６としてドレインコンタクトやソースコンタクトをなくすことができる。
【００７３】
また、本発明は、記憶装置に限らずゲート、ソース及びドレインを有する各種半導体装置の製造方法に適用が可能である。それらの場合、上述した製造方法において、ゲート構造の形成方法のみを異ならせればよい。例えば、ＭＯＳトランジスタを形成する場合、図８（ｄ）〜（ｅ）の工程において、シリコン基板２０１の表面にゲート酸化膜を形成した後、その上に、多結晶シリコン膜等からなるゲート配線をパターン形成すればよい。
【００７４】
さらに、以上に説明した実施例では、浮遊ゲート１０８、２０８を有するスタックゲート型ＥＥＰＲＯＭの場合を説明したが、本発明は、同様に高電圧を印加するＭＮＯＳ型の不揮発性半導体記憶装置についても、殆ど同様にして適用が可能である。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、シールドゲート絶縁膜を介して形成されたシールドゲート電極に所定の電圧を印加することによって素子分離を行うとともに、制御ゲート電極の一部の領域が浮遊ゲート電極の下面に絶縁膜を介して接するようにしたので、メモリセルの面積を大きくすることなしに容量結合比を大きくすることができ、メモリセルの動作時における低電圧化及び、高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例による不揮発性半導体記憶装置のメモリセルのパターンを示す平面図である。
【図２】本発明の第１実施例による不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図３】本発明の第１実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【図４】本発明の第１実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２実施例による不揮発性半導体記憶装置のメモリセルのパターンを示す平面図である。
【図６】本発明の第２実施例による不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図７】本発明の第２実施例による不揮発性半導体記憶装置を等価的に示す回路図である。
【図８】本発明の第２実施例による不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】従来の不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【図１０】従来の不揮発性半導体記憶装置のメモリセルの構造を示す断面図である。
【符号の説明】
１０１、２０１  Ｐ型シリコン半導体基板
１０２、２０２  シールドゲート絶縁膜
１０２′、２０２′  シリコン酸化膜
１０３、２０３  シールドゲート電極
１０３′、２０３′  多結晶シリコン膜
１０４、２０４  シールドキャップ酸化膜
１０４′、２０４′  シリコン酸化膜
１０５、２０５  シールドキャップ窒化膜
１０５′、２０５′  シリコン窒化膜
１０５′′、２０５′′  隙間領域
２０６  埋め込み拡散層
１０７  サイドウォール酸化膜
２０７  サイドウォール窒化膜
１０８、２０８  トンネル酸化膜
１０９、２０９  浮遊ゲート電極
１１０、２１０  層間絶縁膜
１１１、２１１  制御ゲート電極
１１３  ドレイン拡散層
１１４  ソース拡散層
１１５  ドレインコンタクト
１１６  ソースコンタクト
Ｔ１〜Ｔ１２  メモリセルトランジスタ
ＳＴ１〜ＳＴ６  選択トランジスタ
Ｄ０〜Ｄ２  ビット線
Ｗ０〜Ｗ３  ワード線
Ｓ０  ソース線
ＳＷ１、ＳＷ２  選択ワード線
【図１】
0003807633.tif 000002
【図２】
0003807633.tif 000003
【図３】
0003807633.tif 000004
【図４】
0003807633.tif 000005
【図５】
0003807633.tif 000006
【図６】
0003807633.tif 000007
【図７】
0003807633.tif 000008
【図８】
0003807633.tif 000009
【図９】
0003807633.tif 000010
【図１０】
0003807633.tif 000011