(57)【特許請求の範囲】
【請求項１】
第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のダイナミック型メモリセルを含んでなり、上記第１方向及び第２方向のそれぞれに沿って配置された複数のサブメモリアレイと、
上記第１方向に沿って配置された上記複数のサブメモリアレイと交互に配置され複数のセンスアンプを含み、
上記複数のサブメモリアレイのそれぞれは、センスアンプの単位増幅回路を構成するＮチャンネルＭＯＳＦＥＴのコモンソース線に接地電位を供給するＮチャンネル型の第１駆動ＭＯＳＦＥＴと、上記センスアンプの単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴのコモンソース線にオーバードライブ電圧を供給するＰチャンネル型の第２駆動ＭＯＳＦＥＴ及び上記センスアンプに内部電圧を供給するＰチャンネル型の第３駆動ＭＯＳＦＥＴを備え、
上記第１駆動ＭＯＳＦＥＴは、センスアンプの増幅動作に対応してオン状態にされ、
上記第２駆動ＭＯＳＦＥＴは、センスアンプの増幅開始から一定期間のみオン状態にされ、
上記第３駆動ＭＯＳＦＥＴは、上記一定期間後にセンスアンプの増幅動作に対応してオン状態にされ、
上記第２駆動ＭＯＳＦＥＴは、センスアンプのオーバードライブ電圧の供給ノードからの配置距離に応じてゲート幅又はそのゲート長がそれぞれ異なるように形成され、
上記第１駆動ＭＯＳＦＥＴ及び第３駆動ＭＯＳＦＥＴは、それぞれが上記センスアンプのオーバードライブ電圧の供給ノードからの配置距離に無関係にゲート幅及びゲート長がそれぞれ同一となるように形成され、
それぞれのセンスアンプでのコモンソース線の到達電位が均一化されてなることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記供給ノードから第ｎ番目に離れた位置に配置されるセンスアンプにおける上記第２駆動ＭＯＳＦＥＴのゲート幅は、上記供給ノードに最も近接するセンスアンプにおけるその値を最小値とし、かかる最小値に隣接する第２駆動ＭＯＳＦＥＴ同士の差分に対応した増設単位値をｎ倍したものを加えたものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、オーバードライブ方式を採るダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにその動作マージン向上及びピーク電流低減に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルが格子状に配置されてなるメモリアレイと、メモリアレイの各ビット線に対応して設けられ対応するコモンソース線に所定の駆動電圧が供給されることで選択的にかつ一斉に動作状態とされる複数の単位増幅回路を含むセンスアンプとを備えるダイナミック型ＲＡＭがある。ダイナミック型ＲＡＭの近年における大容量化は著しく、直接周辺回路を含むメモリアレイは、多数のサブメモリアレイに分割され半導体基板面上に格子状に分散配置されることが多い。
【０００３】
一方、半導体集積回路の微細化・高集積化技術の進展にともない、特にメモリアレイ部における電源電圧の低電圧化が進みつつある。また、メモリアレイ部における電源電圧の低電圧化によるビット線の電位変化の遅れを補うため、コモンソース線のハイレベル電位を駆動当初において一時的にビット線の増幅後のハイレベル電位より高くするいわゆるオーバードライブ方式がある。
【０００４】
【発明が解決しようとする課題】
オーバードライブ方式を採るダイナミック型ＲＡＭでは、コモンソース線の到達電位がビット線の増幅後のハイレベル電位に充分近づきしかもハイレベル電位より高くならないよう、オーバードライブ期間を設定することが重要となる。しかし、格子状に分散配置される多数のサブメモリアレイを備える大容量のダイナミック型ＲＡＭでは、オーバードライブ時の駆動電圧つまりオーバードライブ電圧が例えば半導体基板面の中央に配置されるボンディングパッドを介して供給され、所定の供給経路を介して各センスアンプに伝達される。このため、オーバードライブ電圧供給ノードつまり上記ボンディングパッド等に最も近接して配置されるセンスアンプと最も離れた位置に配置されるセンスアンプとでは供給経路の配線抵抗等が異なり、コモンソース線の到達電位が異なる。したがって、オーバードライブ期間を近端側のセンスアンプに合わせて設定した場合、遠端側のセンスアンプでオーバードライブによる効果が小さくなり、逆にオーバードライブ期間を遠端側のセンスアンプに合わせて設定した場合、近端側のセンスアンプでコモンソース線の到達電位がビット線のハイレベル電位より高くなる。
【０００５】
これに対処するため、本願発明者等は、この発明に先立って、各センスアンプのオーバードライブ電圧の供給ノードからの配置距離に応じてコモンソース線のオーバードライブ期間を変化させる方法を考え、特願平０８−３２１２２３号として出願した。この方法では、各センスアンプの供給ノードからの配置距離に応じてコモンソース線のオーバードライブを終了するための駆動制御信号の遅延時間が設定され、これによって近端側のセンスアンプではコモンソース線のオーバードライブ期間が比較的短くされ、遠端側では比較的長くされる。
【０００６】
ところが、上記方法を採った場合、ダイナミック型ＲＡＭのアクセスタイム・サイクルタイムへの影響を考慮すると、駆動制御信号の遅延時間を極端に大きくすることができず、コモンソース線の到達電位を充分に均一化できるまでには至らない。この結果、オーバードライブ期間を充分に最適化できず、これによってダイナミック型ＲＡＭの動作マージンが圧縮されてしまう。
【０００７】
この発明の目的は、オーバードライブ方式を採るダイナミック型ＲＡＭ等の動作マージンを高め、併せてそのピーク電流を低減することにある。
【０００８】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、オーバードライブ方式を採るダイナミック型ＲＡＭ等において、半導体基板面に分散配置される複数のセンスアンプのコモンソース線あるいは駆動ＭＯＳＦＥＴのゲート幅又はゲート長を、各センスアンプのオーバードライブ電圧供給ノードからの配置距離に応じて変化させる。また、このときオーバードライブ電圧供給ノードから第ｎ番目に離れた位置に配置されるセンスアンプにおけるコモンソース線の配線幅あるいは駆動ＭＯＳＦＥＴのゲート幅又はゲート長の値Ｓｎを、近端側のセンスアンプにおけるその値をＳｓとし、所定の増設単位セルにおけるその値をＳｍとするとき、
Ｓｎ＝Ｓｓ＋ｎ×Ｓｍ
として設定し、言わば各値の切り換えをユニット化する。
【００１０】
上記した手段によれば、センスアンプの配置設計を効率化しつつ、同一のオーバードライブ時間で、半導体基板面上に分散配置された各センスアンプのコモンソース線の到達電位を均一化することができるとともに、特にオーバードライブ電圧供給ノードに近いセンスアンプのコモンソース線の立ち上がりを抑制することができるため、オーバードライブ方式を採るダイナミック型ＲＡＭ等の動作マージンを高め、併せてそのピーク電流を低減することができる。
【００１１】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１２】
図１において、この実施例のダイナミック型ＲＡＭは、特に制限されないが、いわゆるシンクロナス型のダイナミック型ＲＡＭとされ、２個のバンクＢＮＫ０〜ＢＮＫ１を備える。これらのバンクＢＮＫ０〜ＢＮＫ１は、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹと、直接周辺回路となるロウアドレスデコーダＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣＤならびにライトアンプＷＡ及びメインアンプＭＡとをそれぞれ備える。
【００１３】
バンクＢＮＫ０〜ＢＮＫ１を構成するメモリアレイＭＡＲＹは、図の垂直方向に平行して配置される所定数のワード線と、図の水平方向に平行して配置される所定組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。なお、メモリアレイＭＡＲＹならびにその直接周辺回路は、所定数のメモリマットに分割され、さらに各メモリマットを構成するアレイセンスアンプ格子のそれぞれは、所定数のサブメモリアレイを含むが、メモリアレイＭＡＲＹならびにその直接周辺回路の具体的構成及び動作ならびに配置等については、後で詳細に説明する。
【００１４】
バンクＢＮＫ０〜ＢＮＫ１のメモリアレイＭＡＲＹを構成するワード線は、その下方において対応するロウアドレスデコーダＲＤに結合され、択一的に選択状態とされる。バンクＢＮＫ０〜ＢＮＫ１のロウアドレスデコーダＲＤには、ロウアドレスレジスタＲＡからｉビットの内部アドレス信号Ｘ０〜Ｘｉ−１が供給され、タイミング発生回路ＴＧから内部制御信号ＲＧが共通に供給される。ロウアドレスレジスタＲＡの一方の入力端子には、アドレスバッファＡＢから内部アドレス信号Ｘ０〜Ｘｉ−１に対応するＸアドレス信号ＡＸ０〜ＡＸｉ−１が供給され、その他方の入力端子には、リフレッシュ制御回路ＲＦＣからリフレッシュアドレス信号Ｒ０〜Ｒｉ−１が供給される。ロウアドレスレジスタＲＡには、さらに、タイミング発生回路ＴＧから内部制御信号ＳＲ及びＲＬが供給される。アドレスバッファＡＢには、アドレス入力端子Ａ０〜Ａｉ−１を介してｉビットのＸアドレス信号ＡＸ０〜ＡＸｉ−１ならびにＹアドレス信号ＡＹ０〜ＡＹｉ−１が時分割的に供給され、アドレス入力端子Ａｉを介して１ビットのバンクアドレス信号ＡＢｉが供給される。リフレッシュ制御回路ＲＦＣには、タイミング発生回路ＴＧから内部制御信号ＳＲ及びＲＣが供給される。
【００１５】
なお、内部制御信号ＳＲは、ダイナミック型ＲＡＭが通常の動作モードとされるとき接地電位ＶＳＳつまり０Ｖ（ボルト）のようなロウレベルとされ、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるときには、電源電圧ＶＣＣつまり例えば＋３．３Ｖのようなハイレベルとされる。また、内部制御信号ＲＣは、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるとき、各リフレッシュ動作の終了を受けて一時的にハイレベルとされる。
【００１６】
アドレスバッファＡＢは、外部装置からアドレス入力端子Ａ０〜Ａｉ−１を介して時分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ−１ならびにＹアドレス信号ＡＹ０〜ＡＹｉ−１と、アドレス入力端子Ａｉを介して入力されるバンクアドレス信号ＡＢｉを取り込み、ロウアドレスレジスタＲＡ，カラムアドレスカウンタＣＣならびにバンクアドレスレジスタＢＡに伝達する。
【００１７】
バンクアドレスレジスタＢＡは、アドレス入力端子ＡｉからアドレスバッファＡＢを介して入力されるバンクアドレス信号ＡＢｉをタイミング発生回路ＴＧから供給される内部制御信号ＢＬに従って取り込み、保持するとともに、内部バンクアドレス信号Ｂ０としてバンク選択回路ＢＳに伝達する。
【００１８】
バンク選択回路ＢＳは、バンクアドレスレジスタＢＡから伝達される内部バンクアドレス信号Ｂ０をデコードして、対応するバンク選択信号ＢＳ０〜ＢＳ１を所定のタイミングで択一的にハイレベルとする。これらのバンク選択信号ＢＳ０〜ＢＳ１は、対応するバンクＢＮＫ０〜ＢＮＫ１にそれぞれ供給され、その直接周辺回路であるロウアドレスデコーダＲＤ，カラムアドレスデコーダＣＤ，センスアンプならびにライトアンプＷＡ及びメインアンプＭＡ等を選択的に動作状態とするための選択制御信号として用いられる。
【００１９】
ロウアドレスレジスタＲＡは、ダイナミック型ＲＡＭが通常の動作モードとされ内部制御信号ＳＲがロウレベルとされるとき、アドレスバッファＡＢから伝達されるｉビットのＸアドレス信号ＡＸ０〜ＡＸｉ−１を内部制御信号ＲＬに従って取り込み、保持する。また、ダイナミック型ＲＡＭがセルフリフレッシュモードとされ内部制御信号ＳＲがハイレベルとされるときには、リフレッシュ制御回路ＲＦＣから供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉ−１を内部制御信号ＲＬに従って取り込み、保持する。そして、これらのＸアドレス信号又はリフレッシュアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ−１を形成し、バンクＢＮＫ０〜ＢＮＫ１のロウアドレスデコーダＲＤに供給する。
【００２０】
バンクＢＮＫ０〜ＢＮＫ１のロウアドレスデコーダＲＤは、内部制御信号ＲＧがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルとされることでそれぞれ選択的に動作状態とされ、ロウアドレスレジスタＲＡから供給される内部アドレス信号Ｘ０〜Ｘｉ−１をデコードして、対応するメモリアレイＭＡＲＹの指定されたワード線を択一的に選択状態とする。
【００２１】
次に、バンクＢＮＫ０〜ＢＮＫ１のメモリアレイＭＡＲＹを構成する相補ビット線は、その左方において対応するセンスアンプＳＡに結合される。各バンクのセンスアンプＳＡには、対応するカラムアドレスデコーダＣＤから図示されないｐ＋１ビットのビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ供給され、タイミング発生回路ＴＧから内部制御信号ＰＣならびに駆動制御信号ＳＡＰ及びＳＡＮが共通に供給される。また、各バンクのカラムアドレスデコーダＣＤには、カラムアドレスカウンタＣＣからｉビットの内部アドレス信号Ｙ０〜Ｙｉ−１が共通に供給され、タイミング発生回路ＴＧから内部制御信号ＣＧが共通に供給される。カラムアドレスカウンタＣＣには、アドレスバッファＡＢからｉビットのＹアドレス信号ＡＹ０〜ＡＹｉ−１が供給され、タイミング発生回路ＴＧから内部制御信号ＣＬが供給される。なお、駆動制御信号ＳＡＰは、実際には二つの駆動制御信号ＳＡＰ１及びＳＡＰ２からなるが、このことについては、センスアンプＳＡの具体的構成及び配置を含めて、後で詳細に説明する。
【００２２】
カラムアドレスカウンタＣＣは、図示されない内部制御信号ＣＵに従って歩進動作を行うバイナリーカウンタを含む。このカウンタは、アドレスバッファＡＢから供給されるＹアドレス信号ＡＹ０〜ＡＹｉ−１を内部制御信号ＣＬに従って取り込み、保持するとともに、このＹアドレス信号を初期値として内部制御信号ＣＵに従った歩進動作を行い、内部アドレス信号Ｙ０〜Ｙｉ−１を順次形成してバンクＢＮＫ０〜ＢＮＫ１のカラムアドレスデコーダＣＤに供給する。
【００２３】
バンクＢＮＫ０〜ＢＮＫ１のカラムアドレスデコーダＣＤは、内部制御信号ＣＧがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルとされることでそれぞれ選択的に動作状態とされ、カラムアドレスカウンタＣＣから供給される内部アドレス信号Ｙ０〜Ｙｉ−１をデコードして、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットを択一的にハイレベルとする。
【００２４】
バンクＢＮＫ０〜ＢＮＫ１のセンスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、後述するように、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、対応するメモリアレイＭＡＲＹの各相補ビット線の非反転及び反転信号線を中間電位ＨＶにプリチャージする。
【００２５】
一方、各単位回路の単位増幅回路は、駆動制御信号ＳＡＰ１及びＳＡＰ２が所定のタイミングでロウレベルとされ、駆動制御信号ＳＡＮがハイレベルとされ、かつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルとされることで選択的にかつ一斉に動作状態とされ、各メモリアレイＭＡＲＹの選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、例えば＋２Ｖの内部電圧ＶＡＲＹをそのハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号とする。
【００２６】
なお、センスアンプＳＡの各単位増幅回路を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのソースは、コモンソース線ＣＳＰ及びＣＳＮにそれぞれ共通結合され、センスアンプＳＡの各単位増幅回路は、これらのコモンソース線を介してその駆動電圧を受ける。この実施例において、ダイナミック型ＲＡＭはオーバードライブ方式を採り、コモンソース線ＣＳＰ及びＣＳＮには、駆動制御信号ＳＡＰ１がロウレベルとされてから駆動制御信号ＳＡＰ２がロウレベルとされるまでの間、例えば＋３．３Ｖのようなオーバードライブ電圧ＶＤＤが駆動電圧として供給される。また、センスアンプＳＡは、対応するアレイセンスアンプ格子を構成すべく複数分割され、半導体基板面上に分散配置される。このため、駆動制御信号ＳＡＰ１のロウレベルを受けてオーバードライブ電圧ＶＤＤを対応するセンスアンプＳＡのコモンソース線ＣＳＰに伝達するＰチャンネル駆動ＭＯＳＦＥＴＰ３は、そのゲート幅が、対応するセンスアンプＳＡのオーバードライブ電圧供給ノードからの配置距離に応じて変化され、これによって、オーバードライブ後における各ビット線の到達電位が均一化される。このことについては、センスアンプＳＡの具体的動作等を含めて、後で詳細に説明する。
【００２７】
次に、各単位回路のスイッチＭＯＳＦＥＴは、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットが択一的にハイレベルとされることで実質１６組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する１６組の相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ１５＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効レベルとされるとき選択的にロウレベルとされる反転信号等についてはＴを付して表す。以下同様）との間を選択的に接続状態とする。
【００２８】
相補共通データ線ＣＤ０＊〜ＣＤ１５＊は、ライトアンプＷＡの対応する単位ライトアンプの出力端子にそれぞれ結合されるとともに、メインアンプＭＡの対応する単位メインアンプの入力端子にそれぞれ結合される。
【００２９】
バンクＢＮＫ０〜ＢＮＫ１のライトアンプＷＡ及びメインアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ１５＊に対応して設けられる実質１６個の単位ライトアンプ及び単位メインアンプをそれぞれ備え、データ入出力回路ＩＯは、これらの単位ライトアンプ又は単位メインアンプに対応して設けられる１６個の入力バッファ及び出力バッファを備える。
【００３０】
バンクＢＮＫ０〜ＢＮＫ１のライトアンプＷＡの各単位ライトアンプの入力端子は、書き込みデータバスＷＤＢ００〜ＷＤＢ０１５あるいは図示されないＷＤＢ１０〜ＷＤＢ１１５を介してデータ入出力回路ＩＯの対応する入力バッファの出力端子にそれぞれ結合される。また、メインアンプＭＡの各単位メインアンプの出力端子は、読み出しデータバスＲＤＢ００〜ＲＤＢ０１５あるいは図示されないＲＤＢ１０〜ＲＤＢ１１５を介してデータ入出力回路ＩＯの対応する出力バッファの入力端子にそれぞれ結合される。データ入出力回路ＩＯの各入力バッファの入力端子ならびに各出力バッファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ１５にそれぞれ共通結合される。
【００３１】
ライトアンプＷＡの各単位ライトアンプには、タイミング発生回路ＴＧから内部制御信号ＷＰＬ及びＷＰＵが順次８個ずつ共通に供給され、メインアンプＭＡのすべての単位メインアンプには、図示されない内部制御信号ＲＰが共通に供給される。また、データ入出力回路ＩＯの各入力バッファには、タイミング発生回路ＴＧから図示されない内部制御信号ＩＣが共通に供給され、その各出力バッファには、内部制御信号ＯＣが共通に供給される。
【００３２】
データ入出力回路ＩＯの各入力バッファは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、外部装置からデータ入出力端子Ｄ０〜Ｄ１５を介して入力される１６ビットの書き込みデータを内部制御信号ＩＣに従って取り込み、保持するとともに、書き込みデータバスＷＤＢ００〜ＷＤＢ０１５あるいはＷＤＢ１０〜ＷＤＢ１１５を介してバンクＢＮＫ０〜ＢＮＫ１のライトアンプＷＡの対応する単位ライトアンプに伝達する。このとき、ライトアンプＷＡの各単位ライトアンプは、内部制御信号ＷＰＬ又はＷＰＵがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルとされることで８個ずつ選択的に動作状態とされ、データ入出力回路ＩＯの対応する入力バッファから書き込みデータバスＷＤＢ００〜ＷＤＢ０１５あるいはＷＤＢ１０〜ＷＤＢ１１５を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、対応する相補共通データ線ＣＤ０＊〜ＣＤ１５＊を介してメモリアレイＭＡＲＹの選択状態にある８個又は１６個のメモリセルに書き込む。
【００３３】
一方、バンクＢＮＫ０〜ＢＮＫ１のメインアンプＭＡの単位メインアンプは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされるとき、内部制御信号ＲＰがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ１がハイレベルとされることで選択的に動作状態とされ、メモリアレイＭＡＲＹの選択された１６個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ１５＊を介して出力される読み出し信号をそれぞれ増幅した後、読み出しデータバスＲＤＢ００〜ＲＤＢ０１５あるいはＲＤＢ１０〜ＲＤＢ１１５を介してデータ入出力回路ＩＯの対応する出力バッファに伝達する。このとき、データ入出力回路ＩＯの各出力バッファは、内部制御信号ＯＣのハイレベルを受けて選択的に動作状態とされ、メインアンプＭＡの対応する単位メインアンプから供給される読み出しデータをデータ入出力端子Ｄ０〜Ｄ１５を介して外部装置に出力する。
【００３４】
タイミング発生回路ＴＧは、外部装置から起動制御信号として供給されるチップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびに入出力マスク信号ＤＱＭＬ及びＤＱＭＵと、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥとをもとに上記各種制御信号を選択的に形成し、各部に供給する。
【００３５】
一方、内部電圧発生回路ＶＧは、外部端子ＶＣＣ又はＶＳＳを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに、所定の内部電圧ＶＡＲＹ，ＶＰＰならびに中間電圧ＨＶを形成し、各部に供給する。このうち、内部電圧ＶＡＲＹは、メモリアレイＭＡＲＹの動作電源とされ、各相補ビット線のハイレベルの到達電位となる。また、内部電圧ＶＰＰは、メモリアレイＭＡＲＹの各ワード線の選択電位とされ、中間電圧ＨＶは、各メモリセルのプレート電圧ならびに各相補ビット線のプリチャージ電位とされる。ダイナミック型ＲＡＭには、さらに外部端子ＶＤＤ１及びＶＤＤ２を介して、前記センスアンプＳＡのオーバードライブのためのオーバードライブ電圧ＶＤＤが供給される。特に制限されないが、電源電圧ＶＣＣは、例えば＋３．３Ｖとされ、内部電圧ＶＡＲＹ及びＶＰＰ，中間電圧ＨＶならびにオーバードライブ電圧ＶＤＤは、それぞれ例えば＋２．０Ｖ，＋３．８Ｖ，＋１．０Ｖならびに＋３．３Ｖとされる。
【００３６】
図２には、図１のダイナミック型ＲＡＭの一実施例の基板配置図が示され、図３には、そのメモリマットＭＡＴ０に関する一実施例の拡大配置図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭの基板配置とオーバードライブ電圧ＶＤＤの供給経路について説明する。なお、以下の記述では、図２及び図３の位置関係をもって半導体基板面での上下左右を表す。また、ダイナミック型ＲＡＭの拡大配置については、図３のメモリマットＭＡＴ０を例に説明を進めるが、その他のメモリマットＭＡＴ１〜ＭＡＴ３については、これと同様な構成・配置とされるため、以下の説明から類推されたい。
【００３７】
図２において、ダイナミック型ＲＡＭのメモリアレイＭＡＲＹならびにその直接周辺回路は、半導体基板ＣＨＩＰの左側に配置されバンクＢＮＫ０に対応するメモリマットＭＡＴ０及びＭＡＴ１と、その右側に配置されバンクＢＮＫ１に対応するメモリマットＭＡＴ２及びＭＡＴ３とに分割される。これらのメモリマットは、同図のメモリマットＭＡＴ０に代表して示されるように、４個のアレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３と、これらのアレイセンスアンプ格子に対応して設けられる４個のロウアドレスデコーダＲＤ０〜ＲＤ３とを含む。アレイセンスアンプ格子ＡＳＧ０及びＡＳＧ２の中間には、ＹアドレスデコーダＹＤ０が配置され、アレイセンスアンプ格子ＡＳＧ１及びＡＳＧ３の中間には、ＹアドレスデコーダＹＤ１が配置される。また、４個のロウアドレスデコーダＲＤ０〜ＲＤ３の合間には、対応するアレイ制御回路ＡＣＴＬが配置される。なお、アレイ制御回路ＡＣＴＬは、前記図１のブロックに示されていないが、タイミング発生回路ＴＧの各メモリマットに対応する部分を分散配置したものであって、メモリマットＭＡＴ０〜ＭＡＴ３に関するタイミング制御等を司る。
【００３８】
半導体基板ＣＨＩＰの中央部には、その縦の中心線に沿って多数のボンディングパッドが直線状に配置され、その両側には、タイミング発生回路ＴＧ等を含む図示されない間接周辺回路が配置される。ボンディングパッド列の中には、前記オーバードライブ電圧ＶＤＤを供給する外部端子ＶＤＤ１及びＶＤＤ２に対応するボンディングパッドＰＶＤＤ１及びＰＶＤＤ２が含まれる。
【００３９】
ここで、メモリマットＭＡＴ０〜ＭＡＴ３を構成するアレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３のそれぞれは、図３のメモリマットＭＡＴ０のアレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３に代表して示されるように、横方向に８個、縦方向に１６個ずつ格子配列される合計１２８個のサブメモリアレイＳＡＲＹと、これらのサブメモリアレイの両側に分割配置される１４４個のセンスアンプＳＡとを含む。これらのセンスアンプＳＡには、図２及び図３に点線で例示される供給経路を介してオーバードライブ電圧ＶＤＤが供給され、図示されない他の供給経路を介して電源電圧ＶＣＣ及び接地電位ＶＳＳが供給される。
【００４０】
この実施例において、ボンディングパッド列に沿って半導体基板ＣＨＩＰの縦方向に配置されるオーバードライブ電圧ＶＤＤの供給配線は、比較的大きな配線幅をもって形成され、その配線抵抗は小さい。しかし、各センスアンプ列と直交して半導体基板ＣＨＩＰの横方向に配置される供給配線は、比較的小さな配線幅をもって形成され、その配線抵抗はオーバードライブ電圧ＶＤＤの電位低下に影響を与える。これに対処するため、この実施例のダイナミック型ＲＡＭでは、後述するように、各センスアンプＳＡを構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ３のゲート幅が対応するセンスアンプのオーバードライブ電圧供給ノードつまりボンディングパッドＰＶＤＤ１及びＰＶＤＤ２あるいは縦方向の供給配線からの配置距離に応じて選択的に大きく又は小さくされ、これによってオーバードライブ時のコモンソース線ＣＳＰの到達電位が均一化される。
【００４１】
図４には、図２のダイナミック型ＲＡＭのアレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３を構成するサブメモリアレイＳＡＲＹ及び分割後のセンスアンプＳＡの一実施例の部分的な回路図が示されている。駆動ＭＯＳＦＥＴのサイズ比の説明に先立って、サブメモリアレイＳＡＲＹ及びセンスアンプＳＡの具体的構成及び動作について説明する。なお、以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、図４では、センスアンプＳＡのスイッチＭＯＳＦＥＴ及び相補共通データ線ＣＤ０＊〜ＣＤ１５＊に関する部分が、本発明と直線関係ないため割愛されている。
【００４２】
図４において、メモリマットＭＡＴ０〜ＭＡＴ３のアレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３を構成するサブメモリアレイＳＡＲＹは、図の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、図の水平方向に平行して配置されるｎ＋１ビットの相補ビット線Ｂ０＊〜Ｂｎ＊とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋）個のダイナミック型メモリセルが格子状に配置される。このうち、同一列に配置されるｍ＋１個のメモリセルの情報蓄積キャパシタＣｓの一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則性をもって交互に共通結合される。また、同一行に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。サブメモリアレイＳＡＲＹを構成するすべてのメモリセルの情報蓄積キャパシタＣｓの他方の電極には、プレート電圧として例えば＋１．０Ｖの中間電圧ＨＶが共通に供給される。
【００４３】
サブメモリアレイＳＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その下方において対応するロウアドレスデコーダＲＤ０に結合され、択一的に選択レベルとされる。この実施例において、ワード線Ｗ０〜Ｗｍの選択レベルは、相補ビット線の増幅後のハイレベルつまり内部電圧ＶＡＲＹよりアドレス選択ＭＯＳＦＥＴＱａのしきい値電圧分以上高い内部電圧ＶＰＰつまり例えば＋３．８Ｖとされ、その非選択レベルは、接地電位ＶＳＳつまり０Ｖとされる。
【００４４】
次に、サブメモリアレイＳＡＲＹを構成する相補ビット線Ｂ０＊〜Ｂｎ＊は、その左方において、サブメモリアレイＳＡＲＹの左側に配置されたセンスアンプＳＡの対応する単位回路にそれぞれ結合され、その右方では、右側に配置されたセンスアンプＳＡの対応する単位回路にそれぞれ結合される。
【００４５】
分割されたセンスアンプＳＡのそれぞれは、その右側及び左側に配置されたサブメモリアレイＳＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位回路をそれぞれ備え、これらの単位回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１あるいはＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳ（相補型ＭＯＳ）が交差結合されてなる単位増幅回路と、３個のＮチャンネルＭＯＳＦＥＴＮ３〜Ｎ５が直並列結合されてなるビットプリチャージ回路と、図示されないＮチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。
【００４６】
センスアンプＳＡの各単位回路を構成する単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴつまりＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、対応するＮチャンネル型のシェアドＭＯＳＦＥＴＮ６又はＮ８を介して両側のサブメモリアレイＳＡＲＹの対応する非反転ビット線Ｂ０Ｔ〜ＢｎＴにそれぞれ結合され、その反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢつまりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインならびにＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートは、対応するＮチャンネル型のシェアドＭＯＳＦＥＴＮ７又はＮ９を介して対応する反転ビット線Ｂ０Ｂ〜ＢｎＢにそれぞれ結合される。また、各単位回路の単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソース線ＣＳＰに共通結合され、ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２のソースは、コモンソース線ＣＳＮに共通結合される。
【００４７】
コモンソース線ＣＳＰは、Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ３を介してオーバードライブ電圧供給点ＶＤＤに結合されるとともに、Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ４を介して内部電圧供給点ＶＡＲＹに結合される。また、コモンソース線ＣＳＮは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮ１０を介して接地電位供給点ＶＳＳに結合される。駆動ＭＯＳＦＥＴＰ３及びＰ４のゲートには、駆動制御信号ＳＡＰ１又はＳＡＰ２がそれぞれ共通に供給され、駆動ＭＯＳＦＥＴＮ１０のゲートには、駆動制御信号ＳＡＮが共通に供給される。
【００４８】
なお、本図における駆動制御信号ＳＡＰ１及びＳＡＰ２ならびにＳＡＮは、前記駆動制御信号ＳＡＰ１及びＳＡＰ２ならびにＳＡＮを分配生成したものであって、対応するアレイ制御回路ＡＣＴＬにおいて、前記Ｘアドレス信号ＡＸ０〜ＡＸｉ−１ならびにＹアドレス信号ＡＹ０〜ＡＹｉ−１に従って選択的に有効レベルつまりロウレベルとされる。また、駆動制御信号ＳＡＰ１は、駆動制御信号ＳＡＮがハイレベルとされるのと同時にロウレベルとされ、所定時間が経過した時点でハイレベルに戻される。駆動制御信号ＳＡＰ２は、駆動制御信号ＳＡＰ１がハイレベルに戻された時点でロウレベルとされ、駆動制御信号ＳＡＮがロウレベルに戻されるのと同時にハイレベルに戻される。この実施例において、駆動制御信号ＳＡＰ１がロウレベルとされてから駆動制御信号ＳＡＰ２がロウレベルとされるまでの時間、つまりコモンソース線ＣＳＰのオーバードライブ時間は、各センスアンプの配置位置に関係なく、すべて同一時間とされる。
【００４９】
コモンソース線ＣＳＰ及びＣＳＮの間には、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ１１〜Ｎ１３が設けられる。これらのＭＯＳＦＥＴのゲートには、前記内部制御信号ＰＣが共通に供給され、ＭＯＳＦＥＴＮ１１及びＮ１２の共通結合されたソースには、中間電圧ＨＶが供給される。
【００５０】
一方、センスアンプＳＡの各単位回路のビット線プリチャージ回路を構成するＭＯＳＦＥＴＮ３〜Ｎ５のゲートには、内部制御信号ＰＣが共通に供給され、ＭＯＳＦＥＴＮ３及びＮ４の共通結合されたソースには、中間電圧ＨＶが共通に供給される。また、各単位回路の右側に設けられるシェアドＭＯＳＦＥＴＮ６及びＮ７のゲートには、シェアド制御信号ＳＨＲが共通に供給され、その左側に設けられるシェアドＭＯＳＦＥＴＮ８及びＮ９のゲートには、シェアド制御信号ＳＨＬが共通に供給される。なお、内部制御信号ＰＣは、ダイナミック型ＲＡＭが非選択状態とされるとき、所定のタイミングで電源電圧ＶＣＣのようなハイレベルとされ、ダイナミック型ＲＡＭが選択状態とされるときには、接地電位ＶＳＳのようなロウレベルとされる。シェアド制御信号ＳＨＲ及びＳＨＬは、ダイナミック型ＲＡＭが非選択状態とされるとき、ともに電源電圧ＶＣＣのようなハイレベルとされるが、ダイナミック型ＲＡＭが選択状態とされ左側のサブメモリアレイＳＡＲＹが活性状態とされると、反対側のシェアド制御信号ＳＨＲが所定のタイミングで接地電位ＶＳＳのようなロウレベルとされ、右側のサブメモリアレイＳＡＲＹが活性状態とされるときには、反対側のシェアド制御信号ＳＨＬが所定のタイミングで接地電位ＶＳＳのようなロウレベルとされる。
【００５１】
ダイナミック型ＲＡＭが非選択状態とされるとき、前述のように、内部制御信号ＰＣは電源電圧ＶＣＣのようなハイレベルとされ、シェアド制御信号ＳＨＲ及びＳＨＬも電源電圧ＶＣＣのようなハイレベルとされる。また、駆動制御信号ＳＡＰ１及びＳＡＰ２は、ともに無効レベルつまり電源電圧ＶＣＣのようなハイレベルとされ、駆動制御信号ＳＡＮも無効レベルつまり接地電位ＶＳＳとされる。センスアンプＳＡの各単位回路では、シェアドＭＯＳＦＥＴＮ６〜Ｎ９がシェアド制御信号ＳＨＲ及びＳＨＬのハイレベルを受けて一斉にオン状態となり、プリチャージＭＯＳＦＥＴＮ３〜Ｎ５ならびにＮ１１〜Ｎ１３も内部制御信号ＰＣのハイレベルを受けて一斉にオン状態となるが、駆動ＭＯＳＦＥＴＰ３及びＰ４ならびにＮ１０は、対応する駆動制御信号ＳＡＰ１及びＳＡＰ２あるいはＳＡＮの無効レベルを受けてオフ状態となる。この結果、各単位回路の単位増幅回路が非動作状態とされるとともに、両側に配置されたサブメモリアレイＳＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線ならびにコモンソース線ＣＳＰ及びＣＳＮは、すべて中間電圧ＨＶにプリチャージされる。
【００５２】
次に、ダイナミック型ＲＡＭが選択状態とされ、例えば右側のサブメモリアレイＳＡＲＹが活性状態とされると、まず内部制御信号ＰＣが所定のタイミングでロウレベルとされるとともに、左側のサブメモリアレイＳＡＲＹに対応するシェアド制御信号ＳＨＬが所定のタイミングでロウレベルとされる。これにより、プリチャージＭＯＳＦＥＴＮ３〜Ｎ５ならびにＮ１１〜Ｎ１３がオフ状態となり、相補ビット線及びコモンソース線のプリチャージ動作が停止されるとともに、シェアドＭＯＳＦＥＴＮ８及びＮ９が一斉にオフ状態となり、センスアンプＳＡと左側のサブメモリアレイＳＡＲＹとの間が切り離される。
【００５３】
右側のサブメモリアレイＳＡＲＹでは、所定のタイミングで指定されたワード線Ｗ０〜Ｗｍが択一的に内部電圧ＶＰＰのような選択レベルとされ、この選択ワード線に結合されたｎ＋１個のメモリセルが選択状態とされる。また、これらの選択メモリセルの微小読み出し信号が対応する相補ビット線Ｂ０＊〜Ｂｎ＊に出力された時点で、まず駆動制御信号ＳＡＰ１がロウレベルとされ、駆動制御信号ＳＡＮがハイレベルとされた後、所定時間経過した時点で駆動制御信号ＳＡＰ１がハイレベルとされ、代わって駆動制御信号ＳＡＰ２がロウレベルとされる。コモンソース線ＣＳＮには、駆動制御信号ＳＡＮのハイレベルを受けて駆動電圧となる接地電位ＶＳＳが供給される。また、コモンソース線ＣＳＰには、駆動制御信号ＳＡＰ１のロウレベルを受けてまずオーバードライブ電圧ＶＤＤが駆動電圧として供給された後、所定時間が経過し駆動制御信号ＳＡＰ２がロウレベルとされた時点で内部電圧ＶＡＲＹが駆動電圧として供給される。
【００５４】
これにより、センスアンプＳＡの各単位増幅回路は、所定時間だけオーバードライブ状態となり、サブメモリアレイＳＡＲＹの選択状態にあるｎ＋１個のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号を、オーバードライブ電圧ＶＤＤを目標電位として急速に増幅した後、駆動制御信号ＳＡＰ２がロウレベルとされた時点で、内部電圧ＶＡＲＹを目標電位とする増幅動作に移行する。この結果、左側のサブメモリアレイＳＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ＊に出力された微小読み出し信号は、最終的に内部電圧ＶＡＲＹをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号となる。
【００５５】
図５には、図１のダイナミック型ＲＡＭのメモリマットＭＡＴ０のアレイセンスアンプ格子ＡＳＧ０を構成する３２個のセンスアンプＳＡ０〜ＳＡ３１の一実施例の駆動系統図が示され、図６には、これらのセンスアンプを構成する駆動ＭＯＳＦＥＴＰ３のデバイス構造を説明するための一実施例の部分的な拡大配置図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭにおけるセンスアンプの駆動系統及び駆動ＭＯＳＦＥＴＰ３のサイズ比ならびにその特徴とについて説明する。なお、図５及び図６では、メモリマットＭＡＴ０のアレイセンスアンプ格子ＡＳＧ０の最もロウアドレスデコーダＲＤ０側に配置された３２個のセンスアンプＳＡ０〜ＳＡ３１が例示されるが、その他のセンスアンプについてはこれと同様なサイズ比とされるため、類推されたい。言うまでもなく、センスアンプＳＡ０〜ＳＡ３１に対するオーバードライブ電圧ＶＤＤの供給ノードは、半導体基板面の中央部つまり図の下方に存在する。
【００５６】
図５において、センスアンプＳＡ０〜ＳＡ３１は、前述のように、コモンソース線ＣＳＰとオーバードライブ電圧供給点ＶＤＤ又は内部電圧供給点ＶＡＲＹとの間にそれぞれ設けられるＰチャンネル型の２個の駆動ＭＯＳＦＥＴＰ３及びＰ４と、コモンソース線ＣＳＮと接地電位供給点ＶＳＳとの間に設けられるＮチャンネル型の１個の駆動ＭＯＳＦＥＴＮ１０とをそれぞれ含む。このうち、Ｐチャンネル駆動ＭＯＳＦＥＴＰ３及びＰ４のゲートには、それぞれ駆動制御信号ＳＡＰ１又はＳＡＰ２が共通に供給され、Ｎチャンネル駆動ＭＯＳＦＥＴＮ１０のゲートには、駆動制御信号ＳＡＮが共通に供給される。
【００５７】
この実施例において、駆動ＭＯＳＦＥＴＰ３のサイズつまりゲート幅は、対応するセンスアンプのオーバードライブ電圧供給ノードからの配置距離に応じて選択的に変化される。すなわち、オーバードライブ電圧供給ノードに最も近接して配置されるいわゆる近端側のセンスアンプＳＡ０では、駆動ＭＯＳＦＥＴＰ３のゲート幅が最も小さな基本値Ｓｓとされるが、そのすぐ外側に配置されるセンスアンプＳＡ１では、上記基本値Ｓｓに所定の増設単位値Ｓｍを加えた値つまりＳｓ＋Ｓｍとされる。同様に、第２番目に離れた位置に配置されるセンスアンプＳＡ２では、駆動ＭＯＳＦＥＴＰ３のゲート幅が基本値Ｓｓに増設単位値Ｓｍの２倍値を加えた値つまりＳｓ＋２×Ｓｍとされ、以下、第ｎ番目に離れた位置に配置されるセンスアンプＳＡｎでは、駆動ＭＯＳＦＥＴＰ３のゲート幅が、
Ｓｎ＝Ｓｓ＋ｎ×Ｓｍ
なる値Ｓｎとなるべく設計される。
【００５８】
近年、ダイナミック型ＲＡＭを含む半導体集積回路の配線設計では、コンピュータによる自動設計が一般的に行われ、駆動ＭＯＳＦＥＴＰ３を含む素子の配置設計も、同様に自動設計の恩恵を受ける。
【００５９】
一方、オーバードライブ電圧ＶＤＤ等を供給する配線の抵抗値は、周知のように、その配線長に比例して大きくなり、半導体基板面上に分散配置されたセンスアンプＳＡ０〜ＳＡ３１のコモンソース線ＣＳＰに供給されるオーバードライブ電圧ＶＤＤの電位は、配線抵抗が大きくなるに従って低下する。また、各センスアンプを構成する駆動ＭＯＳＦＥＴＰ３の駆動能力は、そのゲート幅が大きくなるに従って大きくなり、そのオン抵抗も小さくなる。
【００６０】
上記のように、駆動ＭＯＳＦＥＴＰ３のゲート幅Ｓｎが、
Ｓｎ＝Ｓｓ＋ｎ×Ｓｍ
となるべく設計されることで、駆動ＭＯＳＦＥＴＰ３の駆動能力は、オーバードライブ電圧供給ノードから遠ざかるに従って大きくされる。
【００６１】
このため、この実施例では、オーバードライブ期間つまり駆動制御信号ＳＡＰ１がロウレベルとされてから駆動制御信号ＳＡＰ２がロウレベルとされるまでの時間がすべてのメモリマット及びアレイセンスアンプ格子で同一時間とされるにもかかわらず、オーバードライブ電圧供給経路の配線抵抗によるオーバードライブ電圧ＶＤＤの低下を補うことができ、これによってオーバードライブ期間におけるコモンソース線ＣＳＰの到達電位を均一化することができる。また、駆動ＭＯＳＦＥＴＰ３のゲート幅が上記基本値Ｓｓ及び増設単位値Ｓｍをもとに算出されることで、各センスアンプを構成する駆動ＭＯＳＦＥＴＰ３は、図６に示されるように、基本値Ｓｓのサイズを有する基本セルと、増設単位値Ｓｍのサイズを有する増設単位セルの２種を組み合わせることで容易に自動配置設計を実現することができ、さらに、オーバードライブ電圧供給ノードに近い駆動ＭＯＳＦＥＴＰ３のゲート幅が相対的に小さくされることで、オーバードライブ電圧供給ノードに近いセンスアンプのコモンソース線の立ち上がりを抑制することもできる。この結果、オーバードライブ方式を採るダイナミック型ＲＡＭ等の動作マージンを高め、併せてそのピーク電流を低減することができるものとなる。
【００６２】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）オーバードライブ方式を採るダイナミック型ＲＡＭ等において、半導体基板面に分散配置される複数のセンスアンプの例えばＰチャンネル駆動ＭＯＳＦＥＴのゲート幅を、対応するセンスアンプのオーバードライブ電圧供給ノードからの配置距離に応じて段階的に大きくすることで、同一のオーバードライブ時間をもって、半導体基板面上に分散配置された各センスアンプのコモンソース線の到達電位を均一化することができるという効果が得られる。
（２）上記（１）項により、オーバードライブ方式を採るダイナミック型ＲＡＭ等の動作マージンを高めることができるとともに、オーバードライブ電圧供給ノードに近いセンスアンプのコモンソース線の立ち上がりを抑制し、そのオーバードライブ時のピーク電流を低減できるという効果が得られる。
【００６３】
（３）上記（１）項及び（２）項において、オーバードライブ電圧供給ノードから第ｎ番目に離れた位置に配置されるセンスアンプにおける例えばＰチャンネル駆動ＭＯＳＦＥＴのゲート幅を、近端側のセンスアンプにおけるその値をＳｓとし、所定の増設単位セルにおけるその値をＳｍとするとき、
Ｓｎ＝Ｓｓ＋ｎ×Ｓｍ
として設定し、サイズの切り換えをユニット化することで、駆動ＭＯＳＦＥＴ等の配置設計をコンピュータによる自動設計によって容易に実現し、ダイナミック型ＲＡＭ等の配置設計を効率化できるという効果が得られる。
【００６４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、任意数のバンクを備えることができる。また、ダイナミック型ＲＡＭは、例えば×４ビット又は×８ビット等、任意のビット構成を採りうる。ダイナミック型ＲＡＭのブロック構成は、種々の実施形態を採りうるし、起動制御信号及びアドレス信号等の名称及び組み合わせならびにその電源電圧の極性及び絶対値等も、この実施例による制約を受けない。
【００６５】
図２において、メモリアレイＭＡＲＹならびにその直接周辺回路は、任意数のメモリマットに分割できるし、その配置位置も任意である。オーバードライブ電圧ＶＤＤに対応するボンディングパッドＰＶＤＤ１及びＰＶＤＤ２の配置位置やその供給経路は、この実施例による制約を受けない。図３において、アレイセンスアンプ格子ＡＳＧ０〜ＡＳＧ３は、任意数のサブメモリアレイＳＡＲＹ及びセンスアンプＳＡを含むことができるし、その配置形態も任意である。図４及び図５において、サブメモリアレイＳＡＲＹ及びセンスアンプＳＡの具体的構成及びＭＯＳＦＥＴの導電型等は、種々の実施形態を採りうるし、駆動ＭＯＳＦＥＴＰ３のサイズ比も同様に任意である。図６において、駆動ＭＯＳＦＥＴＰ３の具体的形状及び絶対的サイズは、この実施例によって制約されない。
【００６６】
上記実施例では、Ｐチャンネル駆動ＭＯＳＦＥＴＰ３のゲート幅を、センスアンプＳＡのオーバードライブ電圧供給ノードからの配置距離に応じて変化させているが、併せて駆動ＭＯＳＦＥＴＰ３のゲート長を変化させてもよいし、コモンソース線ＣＳＰの配線幅を変化させてもよい。言うまでもなく、駆動ＭＯＳＦＥＴＰ４及びＮ１０のゲート幅及びゲート長ならびにコモンソース線ＣＳＮの配線幅をセンスアンプＳＡのオーバードライブ電圧供給ノードからの配置距離に応じて変化させ、総合的な到達電位の均一化を図ってもよい。
【００６７】
一方、上記実施例では、オーバードライブ期間つまり駆動制御信号ＳＡＰ１がロウレベルとされてから駆動制御信号ＳＡＰ２がロウレベルとされるまでの時間を全センスアンプで同一時間としてきたが、この時間をセンスアンプのオーバードライブ電圧供給ノードからの配置距離に応じて併せて変化させることで、コモンソース線ＣＳＰの到達電位をさらに均一化することもできる。
【００６８】
図７に点線で例示されるように、オーバードライブ電圧ＶＤＤがメモリマットＭＡＴ０〜ＭＡＴ３の中央部を介して伝達された後、各センスアンプ列に沿って分割後のセンスアンプＳＡに伝達される場合、駆動ＭＯＳＦＥＴＰ３等のサイズは、同図に矢印で示される方向に順次大きくすればよい。つまり、駆動ＭＯＳＦＥＴＰ３等のサイズは、対応するセンスアンプのオーバードライブ電圧供給ノードからの配置距離、言い換えるならばオーバードライブ電圧ＶＤＤの供給経路の長さに応じて変化される訳であって、その方向は、オーバードライブ電圧ＶＤＤの供給経路の方向に合わせて任意に設定しうるものとされる。
【００６９】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナス型のダイナミック型ＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、シンクロナス動作をしない通常のダイナミック型ＲＡＭや各種のメモリ集積回路にも適用できる。この発明は、少なくともオーバードライブ方式を採る半導体記憶装置ならびにこのような半導体記憶装置を含む装置又はシステムに広く適用できる。
【００７０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、オーバードライブ方式を採るダイナミック型ＲＡＭ等において、半導体基板面に分散配置される複数のセンスアンプのコモンソース線あるいは駆動ＭＯＳＦＥＴのゲート幅又はゲート長を、オーバードライブ電圧供給ノードからの配置距離に応じて変化させるとともに、このときオーバードライブ電圧供給ノードから第ｎ番目に離れた位置に配置されるセンスアンプにおけるコモンソース線の配線幅あるいは駆動ＭＯＳＦＥＴのゲート幅又はゲート長Ｓｎを、近端側のセンスアンプにおけるその値をＳｓとし、所定の増設単位セルの値をＳｍとするとき、
Ｓｎ＝Ｓｓ＋ｎ×Ｓｍ
として設定し、言わば各値の切り換えをユニット化することで、センスアンプの配置設計を効率化しつつ、同一のオーバードライブ時間で、半導体基板面上に分散配置された各センスアンプのコモンソース線の到達電位を均一化できるとともに、オーバードライブ電圧供給ノードに近いセンスアンプのコモンソース線の立ち上がりを抑制できるため、オーバードライブ方式を採るダイナミック型ＲＡＭ等の動作マージンを高め、併せてそのピーク電流を低減できる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの第１の実施例を示す基板配置図である。
【図３】図１のダイナミック型ＲＡＭのメモリマットＭＡＴ０に関する部分の一実施例を示す拡大配置図である。
【図４】図１のダイナミック型ＲＡＭに含まれるサブメモリアレイ及びセンスアンプの一実施例を示す部分的回路図である。
【図５】図１のダイナミック型ＲＡＭのセンスアンプの一実施例を示す駆動系統図である。
【図６】図１のダイナミック型ＲＡＭのセンスアンプに含まれる駆動ＭＯＳＦＥＴＰ３の一実施例を示す部分的な拡大配置図である。
【図７】図１のダイナミック型ＲＡＭの第２の実施例を示す基板配置図である。
【符号の説明】
ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センスアンプ、ＣＤ……カラムアドレスデコーダ、ＣＤ０＊〜ＣＤ１５＊……相補共通データ線、ＷＡ……ライトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレスバッファ、ＲＦＣ……リフレッシュ制御回路、ＲＡ……ロウアドレスレジスタ、ＣＣ……カラムアドレスカウンタ、ＢＡ……バンクアドレスレジスタ、ＢＳ……バンク選択回路、ＩＯ……データ入出力回路、ＴＧ……タイミング発生回路、ＶＧ……内部電圧発生回路。
Ｄ０〜Ｄ１５……データ入出力端子、ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……クロックイネーブル信号又はその入力端子、ＣＳＢ……チップ選択信号又はその入力端子、ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、ＤＱＭＬ，ＤＱＭＵ……データマスク信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、ＶＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電位又はその入力端子、ＶＤＤ，ＶＤＤ１〜ＶＤＤ２……オーバードライブ電圧又はその入力端子。
ＣＨＩＰ……半導体基板、ＭＡＴ０〜ＭＡＴ３……メモリマット、ＡＳＧ０〜ＡＳＧ３……アレイセンスアンプ格子、ＲＤ０〜ＲＤ３……ロウアドレスデコーダ、ＹＤ０〜ＹＤ１……Ｙアドレスデコーダ、ＡＣＴＬ……アレイ制御回路、ＰＶＤＤ１〜ＰＶＤＤ２……オーバードライブ電圧用ボンディングパッド。
ＳＡＲＹ……サブメモリアレイ。
Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ＊……相補ビット線、Ｃｓ……情報蓄積キャパシタ、Ｑａ……アドレス選択ＭＯＳＦＥＴ、ＢＳ０＊〜ＢＳｎ＊……センスアンプ相補入出力ノード、ＳＡＰ１〜ＳＡＰ２，ＳＡＮ……センスアンプ駆動信号、ＣＳＰ，ＣＳＮ……コモンソース線、ＶＡＲＹ……アレイ電源電圧、ＨＶ……中間電位、ＳＨＬ，ＳＨＲ……シェアド制御信号、Ｐ１〜Ｐ４……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１３……ＮチャンネルＭＯＳＦＥＴ。
ＳＡ０〜ＳＡ３１……センスアンプ（センスアンプ列）、Ｓｓ……サイズ基本値、Ｓｍ……増設単位値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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