(57)【特許請求の範囲】
【請求項１】
ページ選択制御信号を出力するブロック選択回路と；
第１選択トランジスタと、第２選択トランジスタと、その間に複数のメモリセルトランジスタが直列に連結された複数のストリングとからなり、前記各第１選択トランジスタにはストリング選択ラインが、前記各第２選択トランジスタには接地選択ラインが各々共通に連結され、前記各ストリングの複数のメモリセルトランジスタに各々対応する複数のワードラインが連結されたメモリセルアレイ部と；
前記ブロック選択回路から出力される前記ページ選択制御信号に応答してページ選択信号を、これに対応する前記メモリセルアレイ部のワードラインに伝達するよう、前記ストリング選択ラインに連結された第１パスゲート選択トランジスタと前記接地選択ラインに連結された第２パスゲート選択トランジスタと前記ワードラインに各々対応する複数の伝達トランジスタとからなるパスゲート部と；
前記ストリング選択ラインに連結された第１パスゲート選択トランジスタと前記接地選択ラインに連結された第２パスゲート選択トランジスタと、その間に複数のロッカブルセルトランジスタが直列に連結されたストリングとからなり、前記複数のロッカブルセルトランジスタに対応するワードラインが各々連結され、前記各ワードラインと半導体基板のウェル領域との間に所定の値を持つキャパシタが各々連結されたロッカブルセル部と；
前記ページ選択制御信号に応答してロッカブルページ選択信号をこれに対応する前記ロッカブルセル部の各ワードラインに伝達するよう、前記ワードラインに各々対応する複数の伝達トランジスタからなるロッカブルセルパスゲート部とを有し、
前記連結されたキャパシタにより、前記ロッカブルセル部内の非選択されたワードラインが、前記ロッカブルセル部の非選択された前記ロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止する電圧にブースティングされることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記各キャパシタの両端電圧は前記消去ストレスを生じさせる消去電圧（Ｖｅｒａ）に比べて低いレベルとなるよう、前記ロッカブルセル部の非選択された各ワードラインがブースティングされることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記パスゲート部と前記ロッカブルセルパスゲート部とは前記ブロック選択回路から出力された前記ページ選択制御信号が同時に印加されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記各キャパシタは半導体基板のポケットＰウェル領域中、ある一つのウェル領域に形成されることを特徴とする請求項１又は２のいずれかに記載の不揮発性半導体メモリ装置。
【請求項５】
ページ選択制御信号を出力するブロック選択回路と；
第１選択トランジスタと、第２選択トランジスタと、その間に複数のメモリセルトランジスタが直列に連結された複数のストリングとからなり、前記各第１選択トランジスタにはストリング選択ラインが、前記各第２選択トランジスタには接地選択ラインが各々共通に連結され、前記各ストリングの複数のメモリセルトランジスタに各々対応する複数のワードラインが連結されたメモリセルアレイ部と；
前記ブロック選択回路から出力された前記ページ選択制御信号に応答してページ選択信号をこれに対応する前記メモリセルアレイ部の各ワードラインに伝達するよう、前記ストリング選択ラインに連結された第１パスゲート選択トランジスタと、前記接地選択ラインに連結された第２パスゲート選択トランジスタと、ワードラインに各々対応する複数の伝達トランジスタとからなるパスゲート部と；
前記ストリング選択ラインに連結された第１パスゲート選択トランジスタと、前記接地選択ラインに連結された第２パスゲート選択トランジスタと、その間に複数のロッカブルセルトランジスタが直列に連結されたストリングとからなり、前記複数のロッカブルセルトランジスタに対応する複数のワードラインが連結され、前記複数のワードラインは一つのワードラインに共通に連結され、この一つのワードラインに所定の値を持つキャパシタが連結されたロッカブルセル部と；
前記ページ選択制御信号に応答してロッカブルページ選択信号をこれに対応するロッカブルセル部の前記一つのワードラインに伝達するよう伝達トランジスタを具備するロッカブルセルパスゲート部とを有し、
前記連結されたキャパシタにより、前記ロッカブルセルパスゲート部に接続され前記ページ選択制御信号により非選択とされる前記ロッカブルセル部内の前記一つのワードラインが、前記ロッカブルセル部の非選択された前記ロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止する電圧にブースティングされることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
前記キャパシタの両端電圧は前記消去ストレスを生じさせる消去電圧（Ｖｅｒａ）に比べて低いレベルとなるよう、前記ロッカブルセル部の非選択されたワードラインがブースティングされることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記パスゲート部と前記ロッカブルセルパスゲート部とは前記ブロック選択回路から出力された前記ページ選択制御信号が同時に印加されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
前記キャパシタは半導体基板のポケットＰウェル領域とＮウェル領域中、いずれかのウェル領域に形成されることを特徴とする請求項５または６いずれかに記載の不揮発性半導体メモリ装置。
【請求項９】
前記ワードラインは前記半導体基板のポケットＰウェル領域とＮウェル領域中、いずれかのウェル領域に形成されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はロッカブルセルを具備した不揮発性半導体メモリ装置に係り、より詳しくは非選択されたロッカブルセルに貯蔵されたデータの消去を防止することのできる不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の使用に際しては、半導体メモリ装置の特定領域にデータを貯蔵した後は如何なる状況（ノイズによる誤動作、システム使用、パワーダウン等々）でも貯蔵したデータが完全に残っている必要がある。そこで、前記の原因により発生するデータ破壊を防止するための方法が必要とされるようになった。一般には、半導体メモリ装置のメモリロッカブルセルアレイをワードライン単位（以下ページ単位と称する）あるいはブロック単位（いくつのページを一つにまとめ、一つのブロック単位で使用する場合）に対応させて、ロッカブルセルを具備し、各ページあるいはブロック単位でメモリロッカブルセルアレイのロックあるいはアンロックした情報を記憶させている。
【０００３】
このようにメモリロッカブルセルアレイを区分して、ロックあるいはアンロックした情報を貯蔵するロッカブルセル方法は大韓民国公開特許公報第１３４１号（公開番号：９４−２０４２６、出願番号：９４−２１５９）と本出願人によって現在大韓民国に出願中である、発明の名称“不揮発性半導体メモリ装置のロッカブルセル制御方法”とにその構成及びロッカブルセルに対するロックアンドアンロック（ｌｏｃｋ  ａｎｄ  ｕｎｌｏｃｋ）制御方法が詳細に提示されている。ＥＥＰＲＯＭのプログラミングモード（ｐｒｏｇｒａｍｍｉｎｇ  ｍｏｄｅ）の間、使用者が特定メモリロッカブルセルに格納された（あるいはプログラムされた）データが消去されないようにそれを保護しようと希望する場合が少なくない。例えば、消去動作の遂行がないにもかからず、電源電圧レベルの急激な変化あるいは外部のノイズ等により、メモリ装置が誤動作すると、プログラムされたデータが破壊される、すなわち、消去されることがたびたび発生する。したがって、メモリ装置の誤動作により、データが破壊されないように未然に防止することが必要である。このため、最近のＥＥＰＲＯＭは、選択されたメモリロッカブルセルのデータが破壊されることを防止するための消去ロック（ｅｒａｓｅ  ｌｏｃｋ）機能を持つロッカブルセルを使用している。
【０００４】
図６には従来技術によるロッカブルセルを持つ不揮発性半導体メモリ装置の概略構成を示すロッカブルセルブロック図を示したものである。
【０００５】
従来の不揮発性半導体メモリ装置は、図６に示すように、ブロック選択回路１、パスゲート部２、メモリセルアレイ部３、ロッカブルセル部4 、ロッカブルセルパスゲート部５で構成されている。ブロック選択回路１はパスゲート部２に所定制御信号であるページ選択制御信号（ＰＧＡＴＥ）を出力する。メモリセルアレイ部３は第１選択トランジスタＳ１ｎ（ここで、ｎは正の整数）と、第２選択トランジスタ（Ｇ１ｎ）と、この間にチャンネルが直列に連結された複数のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）からなる複数のストリングとから構成される。そして、各第１選択トランジスタ（Ｓ１ｎ）の各ゲートにはストリング選択ライン（ＳＳＬ）が共通に連結され、各ドレーンには各々対応するビットライン（ＢＬｎ）が連結されている。各第２選択トランジスタ（Ｇ１ｎ）の各ゲートには接地選択ライン（ＧＳＬ）が共通に、そして各ソースには共通ソースライン（ＣＳＬ）が連結されている。
【０００６】
そして、ロッカブルセル部４はストリング選択ライン（ＳＳＬ）に連結された第１ロッカブル選択トランジスタ（ＬＳ１ｎ）と、接地選択ライン（ＧＳＬ）に連結された第２ロッカブル選択トランジスタ（ＬＧｌｎ）と、この間にチャンネルが直列に連結された複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）からなるストリングとで構成されている。パスゲート部２はブロック選択回路１から出力されたページ選択制御信号（ＰＧＡＴＥ）に応答してページ選択信号（Ｓ１−Ｓ８）をメモリセルアレイ部３のページ単位の各ワードライン（ＷＬ１−ＷＬ８）に伝達する。そして、ロッカブルセルパスゲート部５はページ選択制御信号（ＰＧＡＴＥ）に応答してロッカブルページ選択信号（ＬＳ１ーＬＳ８）をロッカブルセル部４の各ワードライン（ＬＷＬ１−ＬＷＬ８）に伝達する。
【０００７】
図７には図６のワードライン方向に切断した断面図が示されている。図８は図７に示されたページ単位のワードラインを基準として見た容量カップリングの等価回路図を示したものである。メモリセルアレイ部３とパスゲート部２とを含んだワードライン（ＷＬｉ、ｉ＝１−８）に対する容量キャパシタは各々ＣｐとＣａとで図示されている。ロッカブルセル部４とロッカブルセルパスゲート部５とを含んだワードライン（ＬＷＬｉ）に対する容量キャパシタは各々ＣｌａとＣｌｐとで図示されている。
【０００８】
図９には従来の不揮発性半導体メモリ装置の動作タイミング図を示したものである。図６ないし図９に依拠して従来の不揮発性半導体メモリ装置におけるアンロック（ｕｎｌｏｃｋ）動作を説明する。図９に示すように、アンロック動作に対するフラグ信号（ｆｌａｇ ｓｉｇｎａｌ）であるＳＵＮＬＯＣＫ信号がハイレベル（ｈｉｇｈ ｌｅｖｅｌ）に遷移されると、半導体メモリ装置はアンロック動作を遂行する。ハイレベルに遷移されたＳＵＮＬＯＣＫ信号に起動され、メモリセルアレイ部３の所定ページにデータを貯蔵するためのページ選択信号（Ｓ１−Ｓ８）は全てハイレベルに遷移される。ロッカブルセル部４のページを選択するためのページ選択信号（ＬＳ１−ＬＳ８）中、選択されたロッカブルセルのページ選択信号はローレベル（ｌｏｗ ｌｅｖｅｌ）に維持され、非選択されたロッカブルセルのページ選択信号（ＬＳ１−ＬＳ８）は全てハイレベルに遷移される。同時に、ストリング選択信号ライン（ＳＳＬ）と接地選択信号ライン（ＧＳＬ）もおのおのハイレベルに遷移される。そして、ブロック選択回路１から出力される選択されたブロックのパスゲート制御信号（ＰＧＡＴＥ）はハイレベルに遷移され、パスゲート部２の複数のＮＭＯＳトランジスタ（ＳＰ１、ＭＰ１−ＭＰ８、ＧＰ１）のチャンネルが導通される。
【０００９】
メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）にはパスゲート部２を通じて（Ｖｃｃ−１・Ｖｔｈ）の電圧が各々印加される（ここでＶｃｃは電源電圧、ＶｔｈはＮＭＯＳトランジスタのスレッショルド電圧である。）。そして、ロッカブルセル部４の選択されたロッカブルセルトランジスタのワードラインは０ボルトの電圧にチャージされ、非選択されたロッカブルセルトランジスタのワードラインは（Ｖｃｃ−１・Ｖｔｈ）電圧にチャージされる。図面には示されていないが、消去電圧パンプ回路が動作して消去電圧（Ｖｅｒａ）を約２０ボルト以上にパンピングさせ、ロッカブルセルと、図８に示されたＮ−ウェル領域７及びポケットＰ−ウェル領域８には約２０Ｖ以上の消去電圧（Ｖｅｒａ）が充電される。メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）とロッカブルセル部４の非選択されたブロックに該当する複数のワードライン（ＬＷＬ１−ＬＷＬ８）はポケットＰ−ウェル領域８が消去電圧（Ｖｅｒａ）にチャージされることにより、ブースティング（ｂｏｏｓｔｉｎｇ）される。
【００１０】
同時にパスゲート部２の複数のトランジスタ（ＳＰ１、ＭＰ１−ＭＰ８、ＧＰ１）と非選択ロッカブルセル部４の非選択された複数のロッカブルセルトランジスタとは全てシャット・オフ（ｓｈｕｔ ｏｆｆ）される。従って、図８に示された等価回路図のキャパシタのカップリング比により、メモリセルアレイ部３及びパスゲート部２に含まれた複数のワードライン（ＷＬ１−ＷＬ８）には、Ｖｂｏｏｓｔ１＝［Ｃａ／（Ｃａ＋Ｃｐ）×（Ｖｅｒａ＋Ｖｃｃ−１・Ｖｔｈ）の電圧が誘導される。同時に非選択ロッカブルセル部４及びロッカブルセルパスゲート部５の非選択されたロッカブルセルに該当する複数のワードライン（ＬＷＬ１−ＬＷＬ８）には、Ｖｂｏｏｓｔ２＝［Ｃｌａ／（Ｃｌａ＋Ｃｌｐ）×（Ｖｅｒａ＋Ｖｃｃ−１・Ｖｔｈ）の電圧が誘導される。又、ロッカブルセル部４の選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に対応する複数のワードライン（ＬＷＬ１−ＬＷＬ８）には０ボルトが印加される。
【００１１】
前記の動作により、ロッカブルセル部４の選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）は、通常的に不揮発性半導体メモリ装置のバルク消去条件（ｂｕｌｋ ｅｒａｓｅ ｃｏｎｄｉｔｉｏｎ）を満足するようになる。従って、選択されたブロックに対応するロッカブルセル部４のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に貯蔵されたデータは全て消去される。メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）と非選択ロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）のワードライン（ＬＷＬ１−ＬＷＬ８）には各々Ｖｂｏｏｓｔ１電圧とＶｂｏｏｓｔ２電圧とが誘導される。Ｖｂｏｏｓｔ１電圧及びＶｂｏｏｓｔ２電圧とがポケットＰ−ウェル領域８にチャージされた消去された消去電圧（Ｖｅｒａ）との電圧差がロッカブルセルに対する消去条件が満足されないほど充分に少なくなる。これにより、メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）と非選択ロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）は消去されないで、アンロック動作以前のデータを維持するようになる。
【００１２】
【発明が解決しようとする課題】
しかし、上述したような不揮発性半導体メモリ装置によると、メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）にチャージされるＶｂｏｏｓｔ１電圧はキャパシタＣａがキャパシタＣｐに比べて、容量が相対的に多いので、高い電圧が誘導される。反面、ロッカブルセル部４の場合、キャパシタＣｌａはキャパシタＣｌｐに比べて小さいので、非選択ロッカブルセル部４の非選択されたワードライン（ＬＷＬ１−ＬＷＬ８）のＶｂｏｏｓｔ２電圧はＶｂｏｏｓｔ１電圧に比べて、低い電圧が誘導される。従って、Ｖｂｏｏｓｔ２とポケットＰ−ウェル領域８に印加される消去電圧（Ｖｅｒａ）の電圧差が消去条件を満足するようになり、ロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に貯蔵されたデータが消去される消去ストレス（ｅｒａｓｅ ｓｔｒｅｓｓ）が発生する問題点が生じた。
【００１３】
本発明の目的は上述した諸般の問題点を解決するために提案されたものでロッカブルセル部のワードラインと半導体基板のウェル領域との間に所定のキャパシタを各々連結することにより、非選択されたロッカブルセル部のロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止することができる不揮発性半導体メモリ装置を提供することにある。
【００１４】
本発明の他の目的は上述した諸般問題点を解決するために提案されたものであり、ロッカブルセル部のワードラインを一つのワードラインに共通し、共通連結されたワードラインと半導体基板のウェル領域との間に所定の値のキャパシタを連結することにより、非選択されたロッカブルセル部のロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止することができる不揮発性半導体メモリ装置を提供することである。
【００２２】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、ページ選択制御信号を出力するブロック選択回路と；第１選択トランジスタと、第２選択トランジスタと、その間に複数のメモリセルトランジスタが直列に連結された複数のストリングとからなり、各第１選択トランジスタにはストリング選択ラインが、各第２選択トランジスタには接地選択ラインが各々共通に連結され、各ストリングの複数のメモリセルトランジスタに各々対応する複数のワードラインが連結されたメモリセルアレイ部と；ブロック選択回路から出力されるページ選択制御信号に応答してページ選択信号を、これに対応するメモリセルアレイ部のワードラインに伝達するよう、ストリング選択ラインに連結された第１パスゲート選択トランジスタと接地選択ラインに連結された第２パスゲート選択トランジスタとワードラインに各々対応する複数の伝達トランジスタとからなるパスゲート部と；ストリング選択ラインに連結された第１パスゲート選択トランジスタと接地選択ラインに連結された第２パスゲート選択トランジスタと、その間に複数のロッカブルセルトランジスタが直列に連結されたストリングとからなり、複数のロッカブルセルトランジスタに対応するワードラインが各々連結され、各ワードラインと半導体基板のウェル領域との間に所定の値を持つキャパシタが各々連結されたロッカブルセル部と；ページ選択制御信号に応答してロッカブルページ選択信号をこれに対応するロッカブルセル部の各ワードラインに伝達するよう、ワードラインに各々対応する複数の伝達トランジスタからなるロッカブルセルパスゲート部とを含む。この連結されたキャパシタにより、ロッカブルセル部内の非選択されたワードラインが、ロッカブルセル部の非選択されたロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止する電圧にブースティングされる。
【００２３】
この装置の望ましい実施例において、各キャパシタの両端電圧は消去ストレスを生じさせる消去電圧（Ｖｅｒａ）に比べて低いレベルとなるよう、ロッカブルセル部の非選択された各ワードラインがブースティングされる。
【００２４】
この装置の望ましい実施例において、パスゲート部とロッカブルセルパスゲート部とはブロック選択回路から出力されたページ選択制御信号が同時に印加される。
【００２５】
この装置の望ましい実施例において、各キャパシタは半導体基板のポケットＰウェル領域中、ある一つのウェル領域に形成される。
【００２６】
本発明のほかの特徴によると、ページ選択制御信号を出力するブロック選択回路と；第１選択トランジスタと、第２選択トランジスタと、その間に複数のメモリセルトランジスタが直列に連結された複数のストリングとからなり、各第１選択トランジスタにはストリング選択ラインが、各第２選択トランジスタには接地選択ラインが各々共通に連結され、各ストリングの複数のメモリセルトランジスタに各々対応する複数のワードラインが連結されたメモリセルアレイ部と；ブロック選択回路から出力されたページ選択制御信号に応答してページ選択信号をこれに対応するメモリセルアレイ部の各ワードラインに伝達するよう、ストリング選択ラインに連結された第１パスゲート選択トランジスタと、接地選択ラインに連結された第２パスゲート選択トランジスタと、ワードラインに各々対応する複数の伝達トランジスタとからなるパスゲート部と；ストリング選択ラインに連結された第１パスゲート選択トランジスタと、接地選択ラインに連結された第２パスゲート選択トランジスタと、その間に複数のロッカブルセルトランジスタが直列に連結されたストリングとからなり、複数のロッカブルセルトランジスタに対応する複数のワードラインが連結され、複数のワードラインは一つのワードラインに共通に連結され、この一つのワードラインに所定の値を持つキャパシタが連結されたロッカブルセル部と；ページ選択制御信号に応答してロッカブルページ選択信号をこれに対応するロッカブルセル部の一つのワードラインに伝達するよう伝達トランジスタを具備するロッカブルセルパスゲート部とを含む。この連結されたキャパシタにより、ロッカブルセルパスゲート部に接続されページ選択制御信号により非選択とされるロッカブルセル部内のワードラインが、ロッカブルセル部の非選択されたロッカブルセルトランジスタに貯蔵されたデータが消去される消去ストレスを防止する電圧にブースティングされる。
【００２７】
この装置の望ましい実施例において、各キャパシタの両端電圧は消去ストレスを生じさせる消去電圧（Ｖｅｒａ）に比べて、低いレベルとなるようロッカブルセル部の非選択されたワードラインがブースティングされる。
【００２８】
この装置の望ましい実施例において、パスゲート部とロッカブルセルパスゲート部とはブロック選択回路から出力されたページ選択制御信号が同時に印加される。
【００２９】
この装置の望ましい実施例において、各キャパシタは半導体基板のポケットＰウェル領域とＮウェル領域中、ある一つのウェル領域に形成される。
【００３０】
この装置の望ましい実施例において、ワードラインは半導体基板のポケットＰウェル領域とＮウェル領域中、ある一つのウェル領域に形成される。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を参照図面図１ないし図５に依拠して説明する。
【００３２】
なお、図１ないし図５において、図６ないし図９に示された構成要素と同一な機能を持つ構成要素に対しては、同一な参照符号を付し、その詳細説明は省略する。
【００３３】
第１実施例
本発明の望ましい第１実施例による不揮発性半導体装置によると、メモリセルアレイ部３と並列に配置されたロッカブルセル部４のワードライン（ＬＷＬ１−ＬＷＬ８）に接続されるように、半導体基板６のポケットＰ−ウェル領域８ないしＮ−ウェル領域７上に所定の容量を持つキャパシタ（Ｃａｄｄ）を具備したブースティング手段９を形成した。これにより、アンロック動作する時、非選択されたブロックに対応するロッカブルセル部４に接続されたワードライン（ＬＷＬ１−ＬＷＬ８）にブースティングされる電圧を高めることにより、消去ストレスを防止することができる。
【００３４】
図１には、本発明の望ましい実施例による不揮発性半導体メモリ装置の構成を示すロッカブルセルブロック図である。
【００３５】
図１に示された本発明による不揮発性半導体装置は、ブロック選択回路１、パスゲート部２、メモリセルアレイ部３、ロッカブルセル部４及び、ブースティング手段９、そして、ロッカブルセルパスゲート部５で構成され、ブロック選択回路１はページ選択制御信号（ＰＧＡＴＥ）を出力する。メモリセルアレイ部３は第１選択トランジスタ（Ｓ１ｎ）と第２選択トランジスタ（Ｇ１ｎ）と、この間に複数のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）が直列に連結された複数のストリングとから構成される。各第１選択トランジスタ（Ｓ１ｎ）にはストリング選択ライン（ＳＳＬ）が、各第２選択トランジスタ（Ｇ１ｎ）には接地選択ライン（ＧＳＬ）が各々共通に連結され、各ストリングの複数のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）には各々対応する複数のワードライン（ＷＬ１−ＷＬ８）が連結されている。
【００３６】
そして、パスゲート部２はブロック選択回路１から出力されたページ選択制御信号（ＰＧＡＴＥ）に応答してページ選択信号（Ｓ１−Ｓ８）をこれに対応するメモリセルアレイ部３の各ワードライン（ＷＬ１−ＷＬ８）に伝達する。パスゲート部２は、ストリング選択ライン（ＳＳＬ）に連結された第１パスゲート選択トランジスタ（ＳＰ１）と、接地選択ライン（ＧＳＬ）に連結された第２パスゲート選択トランジスタ（ＧＰ１）と、ワードライン（ＷＬ１−ＷＬ８）に各々対応する複数の伝達トランジスタ（ＭＰ１−ＭＰ８）と、で構成されている。ロッカブルセル部４は、ストリング選択ライン（ＳＳＬ）に連結された第１パスゲート選択トランジスタ（ＬＳ１ｎ）と、接地選択ライン（ＧＳＬ）に連結された第２パスゲート選択トランジスタ（ＬＧ１ｎ）と、その間に複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）が直列に連結されたストリングとから構成される。そして、複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）には各々対応されるワードライン（ＬＷＬ１−ＬＷＬ８）が連結されている。ブースティング手段９はロッカブルセル部４の非選択されたワードライン（ＬＷＬ１−ＬＷＬ８）にブースティングされる電圧レベルを高めるために用いられる。
【００３７】
ブースティング手段９はロッカブルセル部４のワードライン（ＬＷＬ１−ＬＷＬ８）と半導体基板６の所定ウェル領域との間に各々連結された複数のキャパシタ（Ｃａｄｄ）で構成されている。そして、各キャパシタ（Ｃａｄｄ）の両端電圧は消去電圧（Ｖｅｒａ）に比べて低いレベルにブースティングされ、ロッカブルセル部４の非選択された各ワードライン（ＬＷＬ１−ＬＷＬ８）に供給される。そして、半導体基板６のウェル領域はポケットＰウェル領域８とＮウェル領域７中、いずれかの領域に形成されたロッカブルセルに接続される。ロッカブルセルパスゲート部５はページ選択制御信号（ＰＧＡＴＥ）に応答してロッカブルページ選択信号（ＬＳ１−ＬＳ８）をこれに対応するロッカブルセル部４の各ワードライン（ＬＷＬ１−ＬＷＬ８）に伝達する。そして、ロッカブルセルパスゲート部５はワードライン（ＬＷＬ１−ＬＷＬ８）に各々対応する複数の伝達トランジスタ（ＭＬＰ１−ＭＬＰ８）から構成される。
【００３８】
図２には、図１のワードライン方向に切断した断面をワードラインを基準として見たキャパシタ等価回路を示したもので、図３は、本発明の第１実施例によるアンロック動作時の動作タイミング図を示している。図１ないし図３を参照してアンロック動作を説明すると、次のようである。
【００３９】
図３に示すように、アンロック動作に対するフラグ信号（ｆｌａｇ ｓｉｇｎａｌ）であるＳＵＮＬＯＣＫ信号がハイレベル（ｈｉｇｈ ｌｅｖｅｌ）に遷移されると、半導体メモリ装置はアンロック動作を遂行する。ハイレベルに遷移されたＳＵＮＬＯＣＫ信号に起動され、メモリセルアレイ部３の所定のページを指定するためのページ選択信号（Ｓ１−Ｓ８）が全てハイレベルに遷移される。ロッカブルセル部４のページを選択するためのページ選択信号（ＬＳ１−ＬＳ８）中、選択された信号はローレベルに維持され、非選択されたロッカブルセルのページ選択信号（ＬＳ１−ＬＳ８）は全てハイレベルに遷移される。同時に、ストリング選択信号ライン（ＳＳＬ）と接地選択信号ライン（ＧＳＬ）も各々ハイレベルに遷移される。そして、ブロック選択回路１から出力される選択されたブロックのパスゲート制御信号（ＰＧＡＴＥ）がハイレベルに遷移されることにより、パスゲート部２の複数のＮＭＯＳトランジスタ（ＳＰ１，ＭＰ１−ＭＰ８，ＧＰ１）のチャンネルが導通される、メモリセルアレイ部３の各ワードライン（ＷＬ１−ＷＬ８）にはパスゲート部２を介し（Ｖｃｃ−１・Ｖｔｈ）の電圧が各々印加される。ロッカブルセル部４の複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）中、選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）の各ワードライン（ＬＷＬ１−ＬＷＬ８）は０ボルトの電圧でチャージされる。一方、非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）の各ワードライン（ＬＷＬ１−ＬＷＬ８）は（Ｖｃｃ−１・Ｖｔｈ）の電圧でチャージされる。図面には示されていないが、消去電圧パンプ回路が動作して消去電圧（Ｖｅｒａ）が約２０ボルト以上にパンピングされると、図２に示されたＮ−ウェル領域７及びポケットＰ−ウェル領域８には約２０Ｖ以上の消去電圧（Ｖｅｒａ）が充電される。メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）と、ロッカブルセル部４の非選択されたブロックに該当する複数のワードライン（ＬＷＬ１−ＬＷＬ８）はポケットＰ−ウェル領域８が消去電圧（Ｖｅｒａ）にチャージされることにより、ブースティングされる。
【００４０】
同時にパスゲート部２の複数のトランジスタ（ＳＰ１、Ｍｐ１−Ｍｐ８、ＧＰ１）と、ロッカブルセルパスゲート５の非選択された複数のロッカブルセルトランジスタ（ＭＬＰ１−ＭＬＰ８）は全てシャット・オフ（ｓｈｕｔ ｏｆｆ）される。従って、図２に示されたキャパシタの等価回路図のカップリング比により、メモリセルアレイ部３及びパスゲート部２に含まれた複数のワードライン（ＷＬ１−ＷＬ８）にはＶｂｏｏｓｔ１＝［Ｃａ／（Ｃａ＋Ｃｐ）×（Ｖｅｒａ＋Ｖｃｃ−１・Ｖｔｈ）］の電圧が誘導される。同時にロッカブルセル部４及びロッカブルセルパスゲート部５の非選択されたロッカブルセルに該当する複数のワードライン（ＬＷＬ１−ＬＷＬ８）にはＶｂｏｏｓｔ３＝［（Ｃｌａ＋Ｃａｄｄ）／（Ｃｌａ＋Ｃａｄｄ＋Ｃｌｐ）×（Ｖｅｒａ＋Ｖｃｃ−１Ｖｔｈ）］の電圧が誘導される。又、ロッカブルセル部４の選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に該当される複数のワードライン（ＬＷ１−ＬＷ８）は０ボルトに維持される。
【００４１】
上記の動作で、ロッカブルセル部４の選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）は、通常的に不揮発性半導体メモリ装置でバルク消去条件（ｂｕｌｋ ｅｒａｓｅ ｃｏｎｄｉｔｉｏｎ）を満足するようになる。従って、ロッカブルセル部４の選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に貯蔵されたデータは全て消去される。メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）とロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）のワードライン（ＬＷＬ１−ＬＷＬ８）には各々Ｖｂｏｏｓｔ１電圧とＶｂｏｏｓｔ３電圧とが誘導される。Ｖｂｏｏｓｔ１電圧及びＶｂｏｏｓｔ３電圧とポケットＰ−ウェル領域８にチャージされた消去電圧（Ｖｅｒａ）との電圧差がロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に対する消去条件を満足されないほど充分に少なくなる。これにより、メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）とロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）のデータは消去されず、アンロック動作以前のデータを維持するようになる。
【００４２】
第２実施例
本発明の他の実施例の不揮発性半導体装置はロック及びアンロックの最小単位をブロックで定め、ロッカブルセル（ＬＭ１ｎ−ＬＭ８ｎ）に各々接続されたワードライン（ＬＷＬ１−ＬＷＬ８）をポケットＰ−ウェル領域８ないしＮ−ウェル領域７上で一つのワードライン（ＬＷＬ０）に連結する。そして、このワードライン（ＬＷＬ０）上に所定の容量のキャパシタ（Ｃａｄｄ）を形成し、ポケットＰ−ウェル領域８ないしＮ−ウェル領域７に接続した。ロッカブルセルパスゲート部５をＮＭＯＳトランジスタ（ＭＬＰ０）一つで構成して、ロック及びアンロックのための動作を制御するようにした。これで、アンロック動作する時、非選択ロッカブルセルに接続されたワードラインに誘起される電圧を高めることができる。
【００４３】
図４には、本発明の第２実施例による不揮発性半導体メモリ装置の構成を示すロッカブルセルブロック図である。
【００４４】
図４に示すように、本発明の望ましい第２実施例による不揮発性半導体メモリ装置はブロック選択回路１、パスゲート部２、メモリセルアレイ部３、ロッカブルセル部４、ブースティング手段１０、および、ロッカブルセルパスゲート部５で構成されている。ここで、ブロック選択回路１、パスゲート部２、そしてメモリセルアレイ部３は上述した第１実施例と同一の構成で実現されているので、詳細な説明は省略する。ロッカブルセル部４はストリング選択ライン（ＳＳＬ）に連結された第１パスゲート選択トランジスタ（ＬＳ１ｎ）と接地選択ライン（ＧＳＬ）に連結された第２パスゲート選択トランジスタ（ＬＧ１ｎ）と、その間に複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）が直列に連結されたストリングとから構成される。そして、複数のロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）には各々対応する複数のワードライン（ＬＷＬ１−ＬＷＬ８）が連結されている。
【００４５】
ブースティング手段１０はアンロック動作する時、ロッカブルセル部４の非選択されたワードライン（ＬＷＬ１−ＬＷＬ８）にブースティングされる電圧レベルを高めるために用いられる。
【００４６】
ロッカブルセルパスゲート部５は一つのＮＭＯＳトランジスタ（ＭＬＰＯ）で構成され、所定の制御信号（ＰＧＡＴＥ）に応答してロッカブルページ選択信号（ＬＳ０）をブースティング手段１０に伝達する。ここで、ブースティング手段１０は上記ロッカブルセル部４の複数のワードライン（ＬＷＬ１−ＬＷＬ８）が半導体基板６の所定ウェル領域に形成されたワードライン（ＬＷＬ０）に共通に連結されている。上記、ブースティング手段１０はワードライン（ＬＷＬ０）と半導体基板６の所定ウェル領域との間に連結されたキャパシタ（Ｃａｄｄ）として実現される。そして、半導体基板６の所定ウェル領域はポケットＰウェル領域８とＮウェル領域７中、ある一つの領域に形成されることができるし、キャパシタ（Ｃａｄｄ）の両端電圧は消去電圧（Ｖｅｒａ）に比べて、低いレベルになるようロッカブルセル部４の非選択されたワードライン（ＬＷＬ０）をブースティングする。
【００４７】
図５は本発明の第２実施例によるアンロック動作時の動作タイミング図を示すものである。図４と図５とを参照しながら、本発明による不揮発性半導体メモリ装置のアンロック動作を説明すると、次のようである。
【００４８】
図５に示すように、アンロック動作に対するフラグ信号であるＳＵＮＬＯＣＫがハイレベルに遷移されると、半導体メモリ装置はアンロックを遂行する。ハイレベルに遷移されたＳＵＮＬＯＣＫ信号に起動され、メモリセルアレイ部３の所定ページを指定するためのページ選択信号（Ｓ１−Ｓ８）は全てハイレベルに遷移される。そして、ロッカブルセル部４のページを選択するためのページ選択信号ＬＳ０はローレベルに維持される。同時に、ストリング選択信号ライン（ＳＳＬ）と接地選択信号ライン（ＧＳＬ）も各々ハイレベルに遷移される。そして、ブロック選択回路１から出力される選択されたブロックパスゲート制御信号（ＰＧＡＴＥ）はハイレベルに印加され、パスゲート部２の複数のＮＭＯＳトランジスタ（ＳＰ１、Ｍｐ１−Ｍｐ８、ＧＰ１）のチャンネルが導通される。
【００４９】
メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）にはパスゲート部２を通じて（Ｖｃｃ−１・Ｖｔｈ）の電圧が各々印加される。ロッカブルセル部４の選択されたワードライン（ＬＷＬ０）は０ボルトになる。以後、図面には示されていないが、消去電圧パンプ回路が動作して消去電圧（Ｖｒｅａ）を２０ボルト以上の電圧に上昇させ、ロッカブルセル、Ｎ−ウェル領域７及びポケットＰ−ウェル領域８には約２０ボルト以上の消去電圧（Ｖｒｅａ）が印加される。これにより、Ｎ−ウェル領域７及びポケットＰ−ウェル領域８には各々消去電圧（Ｖｅｒａ）が充電される。メモリセルアレイ部３の複数のワードライン（ＷＬ１−ＷＬ８）と、ロッカブルセル部４の非選択されたワードライン（ＬＷＬ１−ＬＷＬ８）とは、ポケットＰ−ウェル領域８が消去電圧（Ｖｅｒａ）にチャージされることにより、ブースティングされる。同時に、パスゲート部２の複数のロッカブルセルトランジスタ（ＳＰ１、Ｍｐ−Ｍｐ８、ＧＰ１）は全てシャット・オフされる。
【００５０】
したがって、メモリセルアレイ部３及びパスゲート部２に含まれた複数のワードライン（ＷＬ１−ＷＬ８）にはＶｂｏｏｓｔ１＝［Ｃａ／（Ｃａ＋Ｃｐ）×Ｖｅｒａ＋Ｖｃｃ−１Ｖｔｈ］の電圧が誘導される。同時に、ロッカブルセル部４の選択されたワードライン（ＬＷＬ１−ＬＷＬ８）は０ボルトを維持するようになる。ロッカブルセル部４の選択されたロッカブルセルトランジスタは、通常的な不揮発性半導体装置のバルク消去条件を満足するようになり、選択されたロッカブルセルトランジスタに貯蔵されたデータが消去される。そして、メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎーＭ８ｎ）に連結されたワードライン（ＷＬ１−ＷＬ８）上にはＶｂｏｏｓｔ１電圧が誘導される。Ｖｂｏｏｓｔ１電圧はポケットＰ−ウェル領域８の消去電圧（Ｖｅｒａ）との差がロッカブルセルトランジスタに対して消去条件が満足されないほど、充分に小さくなり、メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）は消去されず、アンロック動作前のデータをそのまま維持するようになる。
【００５１】
また、選択されていないブロックのメモリセルアレイ部３のワードライン（ＷＬ１−ＷＬ８）にはアンロック動作する時、Ｖｂｏｏｓｔ４＝［Ｃａ／（Ｃａ＋Ｃｐ）×Ｖｅｒａ］の電圧が誘導されるようになり、選択されないブロックのロッカブルセル部４のワードライン（ＬＷＬ１−ＬＷＬ８）にはＶｂｏｏｓｔ３＝［（８×Ｃｌａ＋Ｃａｄｄ）／（８Ｃｌａ＋Ｃａｄｄ＋Ｃｌｐ）×Ｖｅｒａ］の電圧が誘導されるようになる。Ｖｂｏｏｓｔ３電圧及びＶｂｏｏｓｔ４電圧とポケットＰ−ウェル領域８にチャージされた消去電圧（Ｖｅｒａ）との電圧差は非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）に対する消去条件を満足させないほど充分に少なくなる。従って、メモリセルアレイ部３のメモリセルトランジスタ（Ｍ１ｎ−Ｍ８ｎ）とロッカブルセル部４の非選択されたロッカブルセルトランジスタ（ＬＭ１ｎ−ＬＭ８ｎ）とは消去されず、アンロック動作以前のデータを維持するようになる。
【００５２】
【発明の効果】
以上、詳細に説明したように、本発明ではメモリセルアレイ部と並列に配置されたロッカブルセル部のワードライン上で、半導体基板のポケットＰ−ウェル領域ないしＮ−ウェル領域上に所定の容量を持つキャパシタを形成した。又、ロック及びアンロックの最小の単位をブロックで定め、ロッカブルセルに各々接続されたワードラインをポケットＰ−ウェル領域ないしＮ−ウェル領域上で一つのワードラインに連結した。そして、ワードライン上に、所定の値のキャパシタをポケットＰ−ウェル領域ないしＮ−ウェル領域上に形成した。さらに、ロッカブルセルパスゲート部を一つのＮＭＯＳトランジスタで構成してロック及びアンロックのための動作を制御するようにした。これにより、アンロック動作する時、非選択されたロッカブルセルに接続されたワードラインに誘起される電圧を高めて、消去ストレスを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例による不揮発性半導体メモリ装置の構成を示すロッカブルセルブロック図。
【図２】図１のワードライン方向に切断した断面をワードラインを基準として見たキャパシタの等価回路を示すロッカブルセル図面。
【図３】本発明の実施例によるアンロック動作時の動作タイミング図。
【図４】本発明の他の実施例による不揮発性半導体メモリ装置の構成を示すロッカブルセルブロック図。
【図５】本発明の他の実施例によるアンロック動作時の動作タイミング図。
【図６】従来の不揮発性半導体メモリ装置の概略的な構成を示すロッカブルセルブロック図。
【図７】図６のワードライン方向に切断した断面を示すロッカブルセル断面図。
【図８】図７のワードラインを基準として見たキャパシタの等価回路を示すロッカブルセル図面。
【図９】従来の不揮発性半導体メモリ装置のアンロック動作時の動作タイミング図。
【符号の説明】
１ ブロック選択回路
２ パスゲート部
３ メモリセルアレイ部
４ ロッカブルセル部
５ ロッカブルセルパスゲート部
９，１０ ブースティング手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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