(57)【特許請求の範囲】
【請求項１】
第２の数のインタレース入力ビデオラインに応答して、第２の数より大きく第２の数の２倍より小さい第１の数のノンインタレース出力ビデオラインを発生するライン数変換方法において、
前記第２の数の入力ビデオラインを倍増し倍増された各ノンインタレースビデオラインを２度出力するステップと、
２度出力される倍増された同じ入力ビデオラインの対を交互に、各対が２つのそれぞれのメモリに２度記憶されるように読み込むステップと、
前記２つのそれぞれのメモリから２組のビデオラインを前記第１の数のビデオラインに対応する低減レートで読み出すステップと、
前記低減レートで読み出される前記２組のビデオラインの加重加算によって前記第１の数の出力ビデオラインを内挿するステップとを具え、
前記２組のビデオラインを低減ビットレートで供給するステップが、低減レートで読み出される出力ビデオラインが対応する数の入力ビデオラインの持続時間を占めるようにブランキング対アクティブビデオ比を増大するステップを含むことを特徴とするライン数変換方法。
【請求項２】
１フィールドごとに第２の数の入力ビデオラインを有するインタレースビデオ信号を受信する手段と、
第２の数より大きく第２の数の２倍より小さい第１の数の表示ラインを有するノンインタレース表示スクリーンと、
前記第２の数の入力ビデオラインを倍増し倍増された各ノンインタレースビデオラインを２度出力する第１のメモリと、
２度出力される倍増された同じ入力ビデオラインの対を交互に、各対が２度記憶されるように読み込み、２組のビデオラインを前記第１の数のビデオラインに対応する低減レートで読み出す第２及び第３のメモリと、
前記低減レートで読み出される前記２組のビデオラインの加重加算によって前記第１の数の出力ビデオラインを内挿し、内挿されたビデオラインを前記ノンインタレース表示スクリーンに供給する手段とを具え、
前記第２及び第３のメモリが、低減レートで読み出される出力ビデオラインが対応する数の入力ビデオラインの持続時間を占めるようにブランキング対アクティブビデオ比を増大することを特徴とする画像表示装置。
【発明の詳細な説明】
本発明は、ノンインタレース表示スクリーンと、インタレースビデオ信号をノンインタレース表示スクリーンに供給する手段とを有する画像表示装置、及び該画像表示装置用のライン数変換方法に関するものである。
ＵＳ−Ａ−５，３０１，０３１に、表示すべき走査ライン数を少数の走査ラインを有する液晶パネルのようなマトリクスディスプレイパネル上に収容しうるライン数に変換する走査変換表示装置が開示されている。この装置は入力ビデオ信号と同期して制御信号を発生する制御回路と、それぞれ該制御回路により駆動されるシフトレジスタを含む水平及び垂直走査回路と、これらの走査回路により選択的に駆動される画素のマトリクス配列からなるディスプレイパネルとを含んでいる。
この装置は、更に、垂直シフトレジスタの動作を垂直走査回路の有効走査期間内において所定のインターバルで停止させて垂直シフトクロックを抜き取り、これによりビデオ信号の有効表示期間内の垂直シフトクロックを除去して走査ラインを周期的におろぬく回路を含んでいる。
この既知の装置はこのような垂直シフトクロックの周期的除去及び走査ラインの抜き取りを許さないディスプレイパネルと協働し得ない。
本発明の目的はこの問題を克服した画像表示装置を提供することにある。この目的のために、本発明の第１の特徴は請求項１に記載されたライン数変換方法にある。本発明の第２の特徴は請求項３に記載された画像表示装置にある。
本発明の有利な実施例は１フィールドごとに第２の数のビデオラインを有するインタレースビデオ信号を受信し、第２の数より大きく第２の数の２倍より小さい第１の数の表示ラインを有するノンインタレース表示スクリーンに表示する画像表示装置に関する。第１ラインメモリデバイスを用いてビデオ信号のライン数を２倍にする。第２及び第３ラインメモリデバイスの各々がライン数倍増ビデオ信号のビデオラインを受信し、第１の数の表示ラインに対応する低減レートでビデオライン対を供給する。内挿器が第２及び第３ラインメモリデバイスから受信されるビデオライン対に応答して第１の数の表示ラインをディスプレイに供給する。本発明は５７５のアクティブインタレースビデオラインを有するＰＡＬ信号を４８０のノンインタレースビデオラインを有するＶＧＡ信号用に設計された液晶マトリクスディスプレイに表示するのに有利に使用することができ、表示ラインを従来のようにライン走査を中断することなく連続的にマトリクスディスプレイに供給することができる。
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から明らかになる。
図面において、
図１は本発明の好適実施例の基本ブロック図を示し、
図２は図１の実施例の動作説明用タイミング図を示し、
図３はライン数変換が図１の実施例においてどのように行われるかを示す。
図１に示す実施例において、入力インタレースカラービデオ信号ＲＧＢ−１（図２の第１行にその奇数フィールドを示す）がＡ／Ｄ変換器１に供給され、そのディジタル出力信号が第１ラインメモリデバイスＦ１に供給される。このラインメモリデバイスは入力信号のラインレートを倍増し、倍増されたノンインタレース信号の各ビデオラインを２度出力する。ラインメモリデバイスＦ１の出力信号Ｆ１−Ｏ（図２の第２行に示す）は第２及び第３ラインメモリデバイスＦ２，Ｆ３に供給され、これらのメモリデバイスＦ２及びＦ３は、ラインメモリデバイスＦ１から２度出力される倍増された同じ入力ビデオラインの対を交互に、各対が２度記憶されるように、即ち同じ入力ラインが４度記憶されるように読み込む。図２の第３行は第２ラインメモリデバイスＦ２により読み込まれる信号Ｆ２−Ｉを示し、第４行は第３ラインメモリデバイスＦ３により読み込まれる信号Ｆ３−Ｉを示す。第２及び第３ラインメモリデバイスＦ２，Ｆ３は読み込まれたビデオラインを低減レートで読み出し、各６入力ビデオラインにつき５出力ビデオラインを出力する。図２の第５行は第２ラインメモリデバイスＦ２により供給される信号Ｆ２−Ｏを示し、第６行は第３ラインメモリデバイスＦ３により供給される信号Ｆ３−Ｏを示す。
図３は、ブランキング対アクティブビデオ比を、得られる５出力ビデオライン（図３の第２行に示す信号Ｆ２−Ｏ，Ｆ３−Ｏ）が６入力ビデオライン（図３の第１行に示す信号Ｆ２−Ｉ，Ｆ３−Ｉ）の持続時間を占めるように増大させることにより、６−５ビデオライン変換が達成されることを示す。このことは全回路を単一のクロックにより動作させることができる利点をもたらす。
図１に戻り説明すると、第２及び第３ラインメモリデバイスＦ２，Ｆ３の出力信号Ｆ２−Ｏ，Ｆ３−ＯをそれぞれＤ／Ａ変換器３及び５に供給してアナログカラー信号ＲＧＢ*及びＲＧＢ**を得る。アナログカラー信号ＲＧＢ*及びＲＧＢ**を内挿器７のそれぞれの入力端子に供給し、内挿器７から信号ＲＧＢ−２をノンインタレースディスプレイ（図示せず）に供給する。図２の最後の２行は内挿器７において加算前に入力信号ＲＧＢ*及びＲＧＢ**にそれぞれ乗算される重み係数ＷＦ−ＲＧＢ*及びＷＦ−ＲＧＢ**を示す。ＰＬＬ及び制御セクション９は入力カラー信号ＲＧＢ−１に対応する水平及び垂直同期信号Ｈｓｙｎｃ／Ｖｓｙｎｃに応答して図１の実施例の全構成ブロックに制御信号を供給する。
Ａ／Ｄ変換器１は既知のＩＣ  ＴＤＡ８７０３により構成することができる。ラインメモリデバイスＦ１，Ｆ２及びＦ３は既知のＩＣ  ＵＰＤ４２１０２により構成することができる。Ｄ／Ａ変換器３及び５は既知のＩＣ  ＣＸ２０２０６により構成することができる。補間器７は既知のＩＣ  ＨＣＴ４０５１及び適当な抵抗アレーにより構成することができる。
上述した実施例は本発明を限定するものでなく、当業者であれば請求の範囲から逸脱することなく多くの変形例を設計することができる。請求の範囲において、括弧内の参照符号は請求の範囲を限定するものではない。本発明は数個の個別の要素を具えるハードウエアにより実現することができるとともに、適切にプログラムしたコンピュータにより実現することもできる。２つのＤ／Ａ変換器３を前段に具えるアナログ内挿器７の代わりに、単一のＤ／Ａ変換器を後段に具えるディジタル内挿器を使用することもできる。しかし、図示のアナログ内挿器７は数個の抵抗により極めて容易に実現することができる。幾つかの直接的な変更により任意の他のライン数変換を同様に実現することもできる。
【図１】
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【図２】
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【図３】
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