(57)【特許請求の範囲】
【請求項１】
第１の画素からなる第１のディジタル画像信号を上記第１の画素より画素数の多い第２の画素からなる第２のディジタル画像信号に変換するようにした信号変換装置において、
複数の上記第１の画素から上記第２の画素を予測するための係数データを、上記第２の画素の各々の近傍にある上記第１の画素のレベル分布のパターンに応じてクラス分割し、それぞれのクラス毎に予め学習により獲得し、獲得された係数データを記憶する係数データ記憶手段と、
上記第１のディジタル画像信号から、上記第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第１の領域切り出し手段と、
上記第１の領域切り出し手段により切り出された上記複数の第１の画素のレベル分布のパターンに応じて、上記注目画素のクラスを決定するクラス決定手段と、
上記第１のディジタル画像信号から、上記第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第２の領域切り出し手段と、
上記第２の領域切り出し手段からの複数の上記第１の画素と上記係数データ記憶手段から読み出された上記クラス決定手段により決定されたクラスに対応する上記係数データとの線形１次結合によって第２の画素内の上記注目画素を予測する演算手段とを有し、
上記係数データ記憶手段には、上記第２の領域切り出し手段により切り出された上記複数の第１の画素の中の所定の第１の画素から水平方向に等距離に配置される２つの上記第２の画素を予測するための係数データのうちの一方のみが記憶されており、
上記２つの第２の画素の一方を予測する時と、上記２つの第２の画素の他方を予測する時とで、上記複数の第１の画素に対して乗じられる上記係数データが線対称に入れ換えられることを特徴とする信号変換装置。
【請求項２】
第１の画素からなる第１のディジタル画像信号を上記第１の画素より画素数の多い第２の画素からなる第２のディジタル画像信号に変換するようにした信号変換方法において、
複数の上記第１の画素から上記第２の画素を予測するための係数データを、上記第２の画素の各々の近傍にある上記第１の画素のレベル分布のパターンに応じてクラス分割し、それぞれのクラス毎に予め学習により獲得し、獲得された係数データを係数データ記憶手段に記憶するステップと、
上記第１のディジタル画像信号から、上記第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第１の領域切り出しステップと、
上記第１の領域切り出しステップにより切り出された上記複数の第１の画素のレベル分布のパターンに応じて、上記注目画素のクラスを決定するクラス決定ステップと、
上記第１のディジタル画像信号から、上記第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第２の領域切り出しステップと、
上記第２の領域切り出しステップからの複数の上記第１の画素と上記係数データ記憶手段から読み出された上記クラス決定ステップにより決定されたクラスに対応する上記係数データとの線形１次結合によって第２の画素内の上記注目画素を予測する演算ステップとを有し、
上記係数データ記憶手段には、上記第２の領域切り出しステップにより切り出された上記複数の第１の画素の中の所定の第１の画素から水平方向に等距離に配置される２つの上記第２の画素を予測するための係数データのうちの一方のみが記憶されており、
上記２つの第２の画素の一方を予測する時と、上記２つの第２の画素の他方を予測する時とで、上記複数の第１の画素に対して乗じられる上記係数データが線対称に入れ換えられることを特徴とする信号変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から供給される通常の解像度の画像情報を高解像度の画像情報へ変換して出力するようにした信号変換装置および方法に関し、特に画素データと係数データとの積和演算を改良したものである。
【０００２】
【従来の技術】
今日において、オーディオ・ビジュアル指向の高まりから、より高解像度の画像を得ることができるようなテレビジョン受像機の開発が望まれ、この要望に応えて、いわゆるハイビジョンが開発された。このハイビジョンは、いわゆるＮＴＳＣ方式に規定される走査線数５２５本なのに対して、２倍以上の１１２５本となっているうえ、表示画面の縦横比もＮＴＳＣ方式が３：４に対して９：１６と広角画面になっている。このため、高解像度で臨場感のある画面を得ることができるようになっている。
【０００３】
ここで、このような優れた特性を有するハイビジョンではあるが、ＮＴＳＣ方式の映像信号をそのまま供給しても画像表示を行うことはできない。これは、上述のようにＮＴＳＣ方式とハイビジョン方式とでは規格が異なるからである。このため、ＮＴＳＣ方式の映像信号に応じた画像をハイビジョンで表示しようとする場合、従来は、供給されたＮＴＳＣ方式の映像信号（ＳＤ（Standerd Definition ）データ）の水平方向の補間処理を行い、その後垂直方向の補間処理を行うことで映像信号のレート変換を行っていた。
【０００４】
この水平方向および垂直方向の補間処理は、縦続接続型のＦＩＲフィルタからなるものであり、これらは、単に水平方向および垂直方向の補間を行っているにすぎないため、解像度は基となるＮＴＳＣ方式の映像信号と何ら変わらなかった。特に、通常の画像を変換対象とした場合、垂直方向の補間をフィールド内処理で行うのが一般的であるが、その場合、画像のフィールド間相関を使用していないため、画像静止部においては、変換ロスにより、ＮＴＳＣ方式の映像信号よりむしろ解像度が劣化する欠点があった。
【０００５】
これに対し、出願人は、特願平６−２０５９３４号の画像信号変換装置において、入力信号である画像信号レベルの３次元（時空間）分布に応じてクラス分割を行い、クラス毎に予め学習により獲得された予測係数値を格納した記憶手段を持ち、予測式に基づいた演算により最適な推定値を出力する、というものを提案している。
【０００６】
この手法は、ＨＤ（High Definition ）データを創造する場合、創造するＨＤ画素の近傍にあるＳＤデータを用いてクラス分割を行い、それぞれのクラス毎に予測係数値を学習により獲得することで、画像静止部において、より真値に近いＨＤデータを得る、というような巧妙なものである。
【０００７】
このように、ＳＤデータに対応するＨＤデータを推定するための予測係数値を各クラス毎に予め学習により求めた上で、ＲＯＭテーブルに格納しておき、入力されるＳＤデータおよびＲＯＭテーブルから読み出した予測係数値を出力することにより、入力されたＳＤデータを単に補間処理したものとは異なり、実際のＨＤデータにより近いデータを出力することができるという特徴がある。
【０００８】
従来、ＳＤデータとＨＤデータの位置関係は、図７に示すような配置とされている。この図７は、垂直方向および水平方向の画素位置の関係を示したものであり、ＳＤデータｘ1 と水平方向に同じ位置にＨＤデータｙ1 が配置され、ＳＤデータｘ1 およびｘ2 から水平方向に等距離にＨＤデータｙ2 が配置される。また、ＨＤデータｙ3 は、ＨＤデータｙ1 と水平方向に同じ位置に配置され、ＨＤデータｙ4 は、ＨＤデータｙ2 と水平方向に同じ位置に配置される。
【０００９】
図８は、垂直方向および時間方向の画素位置の関係を示したものであり、この図８は、同一フィールドのＳＤデータの垂直方向の間隔を１とする時に、同一フィールドのＳＤデータから垂直方向に１／８および３／８の間隔となるようにＨＤデータを生成することを示す。
【００１０】
このような画素配置のときに信号変換装置に用いられる積和回路を図９に示す。被乗数レジスタ２２からは、複数のＳＤデータが積和器２４および２７へ供給される。また、クラス決定回路としてのアドレスコントロール回路２１が設けられ、クラスコードがアドレスコントロール回路２１から係数メモリ２３および２６へ供給される。乗数メモリ２３および２６では、クラスコードに対応する係数データがそれぞれ積和器２４および２７へ供給される。
【００１１】
具体的には、図７の画素の配置の場合、積和器２４では、複数のＳＤデータと係数データから積和演算の結果ＨＤデータｙ1 が生成され、積和器２７では、複数のＳＤデータと係数データから積和演算の結果ＨＤデータｙ2 が生成される。同様に、積和器２４ではＨＤデータｙ3 が生成され、積和器２７ではＨＤデータｙ4 が生成される。このように、係数メモリ２３では、水平方向にＳＤデータｘ1 と同位置となるＨＤデータを求めるための係数データが記憶され、その係数データを用いて積和器２４では、ＳＤデータとの積和演算が実行され、ＨＤデータが生成される。係数メモリ２６では、水平方向にＳＤデータｘ1 およびｘ2 から等距離の位置となるＨＤデータを求めるための係数データが記憶され、その係数データを用いて積和器２７では、ＳＤデータとの積和演算が実行され、ＨＤデータが生成される。そして、積和器２４の積和出力は出力端子２５から出力され、積和器２７の積和出力は、出力端子２８から出力される。
【００１２】
この積和器２４および２７の一例として図１０に示すように、入力端子３１からＳＤデータが供給され、そのＳＤデータは、レジスタ３２を介して乗算器３５へ供給される。入力端子３３から係数データが供給され、その係数データは、レジスタ３４を介して乗算器３５へ供給される。乗算器３５では、ＳＤデータと係数データとが乗算され、その乗算出力は、レジスタ３６を介して加算器３７へ供給される。加算器３７では、２つの乗算出力が加算され、その加算出力は、レジスタ３８を介して加算器３９へ供給される。加算器３９では、２つの加算出力が加算され、レジスタ４０を介して出力端子４１から積和出力が出力される。
【００１３】
このように、積和演算回路を用いた演算において、予め係数データをメモリ等に用意しておき、画像の特徴によって係数データを可変できる構成が画像信号の変換に用いられていた。
【００１４】
【発明が解決しようとする課題】
しかしながら、ＳＤデータを演算することで出力されるＨＤデータの物理的な画素位置が図７の配置のように２種類あった場合、フィルタ演算の際の係数データの傾向が異なるため、図９に示すように、それぞれの係数メモリ２３および２６を持たなければならなかった。この係数データの種類を多く持てば持つほど係数メモリの容量が増え、ハード規模が増大するという問題があった。
【００１５】
従って、この発明の目的は、上述した問題点を鑑みて、ハード規模を削減することができる信号変換装置および方法を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、第１の画素からなる第１のディジタル画像信号を第１の画素より画素数の多い第２の画素からなる第２のディジタル画像信号に変換するようにした信号変換装置において、複数の第１の画素から第２の画素を予測するための係数データを、第２の画素の各々の近傍にある第１の画素のレベル分布のパターンに応じてクラス分割し、それぞれのクラス毎に予め学習により獲得し、獲得された係数データを記憶する係数データ記憶手段と、第１のディジタル画像信号から、第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第１の領域切り出し手段と、第１の領域切り出し手段により切り出された複数の第１の画素のレベル分布のパターンに応じて、注目画素のクラスを決定するクラス決定手段と、第１のディジタル画像信号から、第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第２の領域切り出し手段と、第２の領域切り出し手段からの複数の第１の画素と係数データ記憶手段から読み出されたクラス決定手段により決定されたクラスに対応する係数データとの線形１次結合によって第２の画素内の注目画素を予測する演算手段とを有し、係数データ記憶手段には、第２の領域切り出し手段により切り出された複数の第１の画素の中の所定の第１の画素から水平方向に等距離に配置される２つの第２の画素を予測するための係数データのうちの一方のみが記憶されており、２つの第２の画素の一方を予測する時と、２つの第２の画素の他方を予測する時とで、複数の第１の画素に対して乗じられる係数データが線対称に入れ換えられることを特徴とする信号変換装置である。
【００１７】
また、請求項２に記載の発明は、第１の画素からなる第１のディジタル画像信号を第１の画素より画素数の多い第２の画素からなる第２のディジタル画像信号に変換するようにした信号変換方法において、複数の第１の画素から第２の画素を予測するための係数データを、第２の画素の各々の近傍にある第１の画素のレベル分布のパターンに応じてクラス分割し、それぞれのクラス毎に予め学習により獲得し、獲得された係数データを係数データ記憶手段に記憶するステップと、第１のディジタル画像信号から、第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第１の領域切り出しステップと、第１の領域切り出しステップにより切り出された複数の第１の画素のレベル分布のパターンに応じて、注目画素のクラスを決定するクラス決定ステップと、第１のディジタル画像信号から、第２の画素内の注目画素の近傍に配置される複数の第１の画素を切り出す第２の領域切り出しステップと、第２の領域切り出しステップからの複数の第１の画素と係数データ記憶手段から読み出されたクラス決定ステップにより決定されたクラスに対応する係数データとの線形１次結合によって第２の画素内の注目画素を予測する演算ステップとを有し、係数データ記憶手段には、第２の領域切り出しステップにより切り出された複数の第１の画素の中の所定の第１の画素から水平方向に等距離に配置される２つの第２の画素を予測するための係数データのうちの一方のみが記憶されており、２つの第２の画素の一方を予測する時と、２つの第２の画素の他方を予測する時とで、複数の第１の画素に対して乗じられる係数データが線対称に入れ換えられることを特徴とする信号変換方法信号変換方法である。
【００１８】
上述したように、この発明は、ＳＤデータを中心に鏡像関係にある２つのＨＤデータを水平方向に配置するようにされ、１つのＳＤデータから出力されるＨＤデータの物理的な画素位置が２種類あった場合、ＳＤデータに対して係数データを線対称に入れ換えて用いることによって、係数データの数を半減することができ、ハード規模を削減することができる。
【００１９】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。まず、この発明の理解を容易とするために、ＳＤ画素と予測しようとするＨＤ画素の画素位置の関係から説明する。図１に示すように、水平方向にある２つのＨＤデータｙ1およびｙ2の間に１／２となる位置にＳＤデータｘ1が配置される。このように、入力されるＳＤデータから水平方向に等距離にＨＤデータを配置する（以下、鏡像関係と称する）。
【００２０】
このときに、２つのＨＤデータｙ1 およびｙ2 、またはｙ3 およびｙ4 を生成する場合、係数データを線対称に入れ換え、同じ係数データを使用することができる。これは、画像信号の自己相関性から近傍の画像信号は、中心のＳＤデータに対して左右対称であることが多いためであり、水平方向に鏡像関係をなす２つのＨＤデータを求める場合、ＳＤデータに乗ずる係数データを線対称に入れ換えることができる。従って、１つの係数データで鏡像関係にある２つのＨＤデータを予測することが可能となる。
【００２１】
なお、図１は、垂直方向および水平方向の画素位置の関係を示したものであり、垂直方向および時間方向の画素位置は、上述した図８と同じ画素配置となる。
【００２２】
図２は、この発明の一実施例の回路構成を示す。被乗数レジスタ３には、図３における被乗数としてのＳＤデータｘ1 〜ｘ15が蓄えられており、ＳＤデータｘ1 〜ｘ15が被乗数レジスタ３から積和器４および７へ供給される。この被乗数レジスタ３から出力されるＳＤデータｘ1 〜ｘ15においては、ＳＤデータｘ2 とｘ4 、ｘ6 とｘ10、ｘ7 とｘ9 、ｘ12とｘ14が鏡像関係にある。
【００２３】
アドレスコントロール回路１では、複数のＳＤデータに基づいて、クラスコードclass が生成される。このクラスコードclass は、複数のＳＤデータに対して後述するＡＤＲＣ（Adaptive Dynamic Range Coding ）などの圧縮を施し、各ＳＤデータを例えば８ビットから２ビットのデータへ圧縮し、生成される。このときのＳＤデータは、上述したｘ1 〜ｘ15でも良く、異なるものでも良い。このように生成されたクラスコードclass は、アドレスコントロール回路１から係数メモリ２へ供給される。
【００２４】
係数メモリ２では、供給されたクラスコードclass に応答した係数データｗ1 〜ｗ15が読み出され、読み出された係数データｗ1 〜ｗ15は、積和器４および係数入れ換え回路６へ供給される。この係数メモリ２は、予め学習することによって得られた係数データが記憶されたものである。係数入れ換え回路６は、供給された係数データｗ1 〜ｗ15の中から水平方向に鏡像関係となるＳＤデータに対応する係数データｗ2 とｗ4 、ｗ6 とｗ10、ｗ7 とｗ9 、ｗ12とｗ14を入れ換え、積和器７へ出力する。係数メモリ２からの係数データｗ1 〜ｗ15は、積和器４に対しては、入れ換えの処理をせずに供給される。このように、積和器７に対しては、鏡像関係を考慮して、水平方向に鏡像関係となるＳＤデータに対応する係数データｗ2 とｗ4 、ｗ6 とｗ10、ｗ7 とｗ9 、ｗ12とｗ14が線対称に入れ換えられて供給される。
【００２５】
積和器４では、ＳＤデータと係数データが式（１）に基づいて積和演算が行われ、その演算結果ｙ1 は、出力端子５から出力される。
【００２６】
ｙ1 ＝ｗ1 ｘ1 ＋ｗ2 ｘ2 ＋ｗ3 ｘ3 ＋ｗ4 ｘ4 ＋ｗ5 ｘ5 ＋ｗ6 ｘ6 ＋ｗ7 ｘ7 ＋ｗ8 ｘ8 ＋ｗ9 ｘ9 ＋ｗ10ｘ10＋ｗ11ｘ11＋ｗ12ｘ12＋ｗ13ｘ13＋ｗ14ｘ14＋ｗ15ｘ15            （１）
【００２７】
積和器７では、ＳＤデータと係数データが式（２）に基づいて積和演算が行われ、その演算結果ｙ2 は、出力端子８から出力される。
【００２８】
ｙ2 ＝ｗ1 ｘ1 ＋ｗ4 ｘ2 ＋ｗ3 ｘ3 ＋ｗ2 ｘ4 ＋ｗ5 ｘ5 ＋ｗ10ｘ6 ＋ｗ9 ｘ7 ＋ｗ8 ｘ8 ＋ｗ7 ｘ9 ＋ｗ6 ｘ10＋ｗ11ｘ11＋ｗ14ｘ12＋ｗ13ｘ13＋ｗ12ｘ14＋ｗ15ｘ15            （２）
【００２９】
上述のように、画像特性の左右均等性を考慮して、水平方向に鏡像関係となるＳＤデータは、同じ係数データを入れ換えて用いることにより、係数メモリ２を共有することができる。
【００３０】
上述したような、この発明による積和演算回路を使用して構成された信号変換装置の一例を図４に示す。入力端子１１からＳＤデータが供給され、そのＳＤデータは、領域切り出し回路１２、１４および１９へ供給される。領域切り出し回路１２は、入力端子１１から供給されたＳＤデータから空間クラスに必要なＳＤデータを切り出す。この一例では、例えば図６に示すように創造するべきＨＤデータｙ1 〜ｙ4 の近傍に位置する５つのＳＤデータｋ1 〜ｋ5 を切り出す。
【００３１】
領域切り出し回路１２により切り出されたＳＤデータは、ＡＤＲＣ回路１３へ供給される。ＡＤＲＣ回路１３は、供給されたＳＤデータのレベル分布のパターン化を目的として、各領域のデータを、例えば８ビットのＳＤデータから２ビットのＳＤデータに圧縮するような演算を行う。これにより、形成されたパターン圧縮データをクラスコード発生回路１６へ供給する。
【００３２】
領域切り出し回路１４は、主に動きを表現する（動きクラス）ために必要なＳＤデータを切り出す。この一例では、例えば供給されたＳＤデータから創造するべきＨＤデータｙ1 〜ｙ4 に対して図６に示す位置に存在する１０個のＳＤデータｍ1 〜ｍ5 およびｎ1 〜ｎ5 を切り出す。
【００３３】
領域切り出し回路１４により切り出されたＳＤデータは、動きクラス決定回路１５へ供給される。動きクラス決定回路１５は、供給されたＳＤデータのフレーム間差分を算出し、その絶対値の平均値をしきい値処理することにより動きの指標である動きパラメータを算出する。具体的には、動きクラス決定回路１５は、以下の式（３）により、供給されるＳＤデータの差分の絶対値の平均値param を算出する。
【００３４】
【数１】
0003826434.tif 000002
ただし、図５の画素配置では、ｎ＝５である。
【００３５】
動きパラメータは、例えば４つの動きクラスmv-classのことである。すなわち、ＳＤデータの差分の絶対値の平均値param ≦２の場合、動きクラスmv-classを０と決定し、平均値param ≦４の場合、動きクラスmv-classを１と決定し、平均値param ≦８の場合、動きクラスmv-classを２と決定し、平均値param ＞８の場合、動きクラスmv-classを３と決定する。このように決定された動きクラスmv-classがクラスコード発生回路１６へ供給される。
【００３６】
クラスコード発生回路１６は、ＡＤＲＣ回路１３からの空間クラスおよび動きクラス決定回路１５からの動きクラスmv-classに基づいて以下の式（４）の演算を行うことにより、そのブロックが属するクラスを検出し、そのクラスを示すクラスコードclass を係数メモリ１７へ供給する。このクラスコードclass は、係数メモリ１７からの読み出しアドレスを示すものとなっている。
【００３７】
【数２】
0003826434.tif 000003
この例では、ｎ＝５、ｐ＝２である。
【００３８】
係数メモリ１７には、ＳＤデータのパターンとＨＤデータの関係を学習することにより、線形推定式を用いて、ＳＤデータに対応するＨＤデータを算出するための係数データが各クラス毎に記憶されている。この係数メモリ１７からは、クラスコードclass で示されるアドレスから、そのクラスの係数データであるｗi （class ）が読み出される。この係数データは、係数メモリ１７から推定演算回路１８へ供給される。
【００３９】
一方、ＳＤデータは、領域切り出し回路１９にも供給される。領域切り出し回路１９は、ＳＤデータを図３に示すような位置にある推定演算に使用する１５個のＳＤデータｘ1 〜ｘ15を切り出す。領域切り出し回路１９の出力信号は、推定演算回路１８へ供給される。推定演算回路１８は、領域切り出し回路１９からのＳＤデータ、係数メモリ１７からの係数データに基づいて、入力されたＳＤデータに対応するＨＤデータを算出する。算出されたＨＤデータは、出力端子２０から出力される。
【００４０】
この図４に示す係数メモリ１７、推定演算回路１８および領域切り出し回路１９は、上述したこの発明の一実施例に対応する部分である。具体的には、係数メモリ１７は係数メモリ２と同様のものであり、領域切り出し回路１９から切り出されたＳＤデータは、被乗数レジスタ３に保持され、積和器４および７へ供給される。推定演算回路１８は、積和器４、係数入れ換え回路６および積和器７から構成され、供給されたＳＤデータと係数データとを用いて、上述した式（１）および式（２）の積和演算が実行される。すなわち、推定演算回路１８からの演算結果は、ＨＤデータとして出力端子２０から出力される。
【００４１】
なお、この実施例では、係数入れ換え回路６を使用して係数データの入れ換えを行っているが、この係数入れ換え回路６を使用せず、係数メモリ２と積和器７との結線を予め入れ換えることによって、同様の効果を得ることができる。
【００４２】
【発明の効果】
この発明に依れば、入力されるＳＤデータに対して出力されるＨＤデータの物理的な位置を、水平方向において鏡像関係の位置とすることにより、鏡像関係にあるＳＤデータに対する係数データを線対称に入れ換えて用いることができるため、係数メモリを半減することができるため、大幅にハード規模を削減することができる。
【図面の簡単な説明】
【図１】この発明に係る画素位置を説明するための略線図である。
【図２】この発明の積和演算回路の一実施例を示す回路図である。
【図３】この発明に係る画素位置を説明するための略線図である。
【図４】この発明が適用できる信号変換装置の一例を示すブロック図である。
【図５】領域切り出しを説明するための略線図である。
【図６】領域切出しを説明するための略線図である。
【図７】従来の信号変換装置における空間内の画素位置を説明するための略線図である。
【図８】従来の信号変換装置における時間方向の画素位置を説明するための略線図である。
【図９】信号変換装置に使用できる従来の積和演算回路を示す回路図である。
【図１０】積和器の一例を示す回路図である。
【符号の説明】
１・・・アドレスコントロール回路、２・・・係数メモリ、３・・・被乗数メモリ、４、７・・・積和器、６・・・係数入れ換え回路
【図１】
0003826434.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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