(57)【特許請求の範囲】
【請求項１】
前段のＰＷＭ制御により中間電圧の調整可能な非絶縁のＤＣ−ＤＣコンバータと、後段の絶縁のＤＣ−ＤＣコンバータと、後段のコンバータの出力電圧の負帰還により前段のスイッチングのデューティ比を制御するＰＭＷ制御部と、を含んでいる、二段構成のＤＣ−ＤＣコンバータであって、
上記ＰＷＭ制御部に、前段のコンバータの中間電圧が正帰還されることを特徴とする、二段構成のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧をスイッチングにより高周波に変換し、この高周波を変圧器により変換し整流して、任意の出力電圧を出力する二段構成のＤＣ−ＤＣコンバータに関し、特に出力電圧の負帰還により出力電圧の制御を行なうようにした二段構成のＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
近年、通信用のＤＣ−ＤＣコンバータは、低出力電圧化や大電流化が進み、それに伴って高効率が以前にもまして重要になってきた。そこで、二段構成のコンバータによる高効率化が注目を浴びるようになってきた。
【０００３】
このような二段構成のＤＣ−ＤＣコンバータは、例えば図１４に示すように構成されている。
【０００４】
図１４において、二段構成のＤＣ−ＤＣコンバータ１は、前段の非絶縁のコンバータ２と、後段の絶縁のコンバータ３と、から構成されている。
【０００５】
上記前段のコンバータ２は、所謂降圧型のＰＷＭレギュレーション部として構成されており、図示しないＰＷＭ制御部によるスイッチングによりパルス幅制御を行なう二つのスイッチングトランジスタ（ＦＥＴ）Ｑ１，Ｑ２と、パルス平均化を行なうインダクタＬｂ’及びキャパシタＣｂ’と、から構成されている。
【０００６】
そして、上記ＰＷＭ制御部によるスイッチングによって、入力電圧や負荷変動に対して、出力電圧（中間電圧Ｖｂ）が一定に保持されるようになっている。
【０００７】
また、後段のコンバータ３は、所謂ハーフブリッジ型として構成されており、前段のコンバータ２からの中間電圧Ｖｂをパルス化する二つのスイッチングトランジスタＱ３，Ｑ４と、巻数比ｎによる電圧変換を行なうトランスＴと、同様にしてパルス平均化を行なうインダクタＬｏ及びキャパシタＣｏと、から構成されている。
【０００８】
このような構成の二段構成のＤＣ−ＤＣコンバータ１によれば、前段のコンバータ２にて、ＰＷＭ制御部によりスイッチングされるスイッチングトランジスタＱ１，Ｑ２により、入力電圧がパルス化されると共に、時比率Ｄでパルス幅制御された後、インダクタＬｂ’及びキャパシタＣｂ’から成るフィルタにより平均化され、中間電圧Ｖｂが生成される。
【０００９】
そして、後段のコンバータ３にて、この中間電圧Ｖｂが、スイッチングトランジスタＱ３，Ｑ４によりパルス化され、トランスＴの巻数比ｎにより電圧変換され、再びインダクタＬｏ及びキャパシタＣｏから成るフィルタにより平均化され、出力電圧Ｖｏが生成される。
【００１０】
ここで、ＰＷＭ制御による時比率Ｄを変更して、スイッチングトランジスタＱ１のオン時間を可変することにより、出力電圧Ｖｏを調整する。
【００１１】
図１５は、上記二段構成のＤＣ−ＤＣコンバータ１における各部の電圧または電流の波形を示している、即ち前段のコンバータ２におけるスイッチングトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ及びスイッチング電流Ｉｄ，後段のコンバータ３におけるスイッチングトランジスタＱ３，Ｑ４のゲート−ソース間電圧Ｖｇｓ及びスイッチング電流Ｉｄ、トランスＴの一次側コイルの電圧ＶＭＴ、スイッチングトランジスタＱ５，Ｑ６のドレイン−ソース間電圧Ｖｄｓ及びスイッチング電流Ｉｄ、インダクタＬｏの出力インダクタ電流Ｉ（Ｌｏ）を示している。
【００１２】
ここで、二段構成のＤＣ−ＤＣコンバータ１は、一般的に前段のコンバータ２及び後段のコンバータ３がそれぞれ二次遅れを発生することから、全体として四次遅れを発生することになる。
【００１３】
以下、この四次遅れについて、二段構成のＤＣ−ＤＣコンバータ１の伝達関数を状態平均化法を用いて求めることにより、検証する。
【００１４】
簡略化するため、後段のコンバータ３が時比率Ｄが一定（例えばＤ＝０．５）で動作している場合、二段構成のＤＣ−ＤＣコンバータ１は、図１６に示す二段フィルタの等価回路４で表わされる。
【００１５】
ここで、図１６において、インダクタＬｂ，Ｃｂ及びＶｓは、それぞれ次式
【数１】
0003789364.tif 000002
により、二次側に換算している。
【００１６】
従って、図１６の等価回路４において、状態変数Ｘは、
【数２】
0003789364.tif 000003
で表わされる。ここで、ｖｏ，ｉＬ，ｖｂ及びｉｂは、それぞれ後段のコンバータ３の出力電圧，出力インダクタ電流，前段のコンバータ２の出力電圧（中間電圧）及びスイッチング電流である。
【００１７】
これにより、二段構成のＤＣ−ＤＣコンバータ１の状態方程式は、
【数３】
0003789364.tif 000004
により表わされる。ここで、上記式（３）における行列Ａ，Ｂは、それぞれ
【数４】
0003789364.tif 000005
で表わされる。
【００１８】
この状態方程式（３），（４）に基づいて、小信号解析（動特性）を行なう。
上記状態方程式に関して、時比率Ｄに対する状態変数Ｘの時間領域における微小変動に対する状態方程式を求めて、ラプラス変換により計算すると、次式
【数５】
0003789364.tif 000006
が得られる。この式（５）におけるＧｃｈ（ｓ）は、
【数６】
0003789364.tif 000007
により表わされる。
【００１９】
ここで、上記式（６）の右辺の行列は、上段から順次に、ｖｏ，ｉＬ，ｖｂ，ｉｂに対応している。
【００２０】
従って、時比率Ｄと出力電圧ｖｏ（ｓ）との伝達関数Ｐｏ（ｓ）、時比率Ｄと後段のコンバータ３の出力インダクタ電流ｉＬ（ｓ）との伝達関数、時比率と中間電圧ｖｓ（ｓ）との伝達関数、そして時比率Ｄと前段のコンバータ２のスイッチング電流ｉｂ（ｓ）との伝達関数は、それぞれ以下の式
【数７】
0003789364.tif 000008
【数８】
0003789364.tif 000009
【数９】
0003789364.tif 000010
【数１０】
0003789364.tif 000011
で表わされることになる。尚、ここでＰｉＬ（ｓ），Ｐｂ（ｓ）及びＰｉｂ（ｓ）は、それぞれ以下の式
【数１１】
0003789364.tif 000012
【数１２】
0003789364.tif 000013
【数１３】
0003789364.tif 000014
である。
【００２１】
従って、上記式（６）にて、Ｇｃｈ（ｓ）がｓの四次式であることから、上記式（７）より、時比率Ｄと出力電圧ｖｏ（ｓ）との伝達関数Ｐｏ（ｓ）は、四次式となり、二段構成のＤＣ−ＤＣコンバータ１において、四次遅れが発生することが分かる。
【００２２】
これに対して、従来、二段構成のＤＣ−ＤＣコンバータの出力電圧を所望の電圧値に制御するために、単一ループの出力電圧帰還制御を利用することが知られている。
【００２３】
このような単一ループの出力電圧帰還制御を利用した二段構成のＤＣ−ＤＣコンバータは、例えば図１７に示すように構成されている。
【００２４】
図１７において、二段構成のＤＣ−ＤＣコンバータ５は、図１４に示した二段構成のＤＣ−ＤＣコンバータ１と比較して、さらにエラーアンプ６及びＰＷＭ制御部７を備えている。ここで、エラーアンプ６及びＰＷＭ制御部７は、出力電圧帰還制御系を構成している。
【００２５】
上記エラーアンプ６は、後段のコンバータ３の出力電圧Ｖｏが抵抗Ｒ１，Ｒ２で分圧されて反転入力端子に入力されると共に、基準電圧Ｖｒｅｆが非反転入力端子に入力されている。
【００２６】
上記ＰＷＭ制御部７は、差動アンプ７ａを備えており、反転入力端子には、基準信号としての三角波が入力されると共に、非反転入力端子には、上記エラーアンプ６からの出力信号が入力されている。
【００２７】
このような構成の二段構成のＤＣ−ＤＣコンバータ５によれば、上記エラーアンプ６及びＰＷＭ制御部７による出力電圧帰還制御系は、図１８に示すように、単一ループである外部ループを構成しており、その全体の開ループの伝達関数ＰＰｏ（ｓ）は、次式
【数１４】
0003789364.tif 000015
となる。ここで、ＦＭはＰＷＭ制御部７の入力電圧に対する時比率Ｄの変換率、Ｇｖｓ（ｓ）は、エラーアンプ６の伝達関数である。
【００２８】
以下、上記式（１４）における右辺第一項であるＶｓ／Ｇｃｈ（ｓ）について検討する。分母であるＧｃｈ（ｓ）がωα，ωβで分解できるものとすると、
【数１５】
0003789364.tif 000016
となる。ここで、ωα，ωβは、それぞれ
【数１６】
0003789364.tif 000017
となる。
【００２９】
式（１６）から分かるように、１／Ｇｃｈ（ｓ）の共振点は、前段の降圧型のコンバータ３の共振点ｆｂ、後段のハーフブリッジ型コンバータ３の出力フィルタの共振点ｆｏ、そしてそれぞれのインダクタとキャパシタの組み合わせによる共振点ｆｂｏ，ｆｏｂをそれぞれ
【数１７】
0003789364.tif 000018
とすると、これらの共振点ｆｂ，ｆｏ，ｆｂｏ，ｆｂとも違った値となる。
【００３０】
参考までに現状のＬｂ，Ｃｂ，Ｌｏ，Ｃｏの値を使って以下に算出してみる。
Ｌｂ＝０．６８μＨ，  Ｃｂ＝１２８μＦ（２次側換算値），Ｌｏ＝０．１５μＨ，  Ｃｏ＝２３５μＦにおいて、ｆｂ＝１７ｋＨｚ，ｆｏ＝２６．８ｋＨｚ，ｆｂｏ＝１２．６ｋＨｚ，ｆｏｂ＝３６．２ｋＨｚとなり、またωα／２π＝９．６ｋＨｚ，ωβ／２π＝４７．２ｋＨｚとなる。これらの共振点を図１９に示すようにグラフ表示すると、共振点ｆｂ，ｆｏ，ｆｂｏ，ｆｂより外側、即ち低周波側及び高周波側に、それぞれωα，ωβなる新たな共振点が発生していることが分かる。従って、二段構成のＤＣ−ＤＣコンバータにおいては、解析によってはじめて共振点が分かることになる。
【００３１】
そして、出力キャパシタの等価直列抵抗ＥＳＲをｒ＝１０ｍΩに設定して、単一ループの出力電圧帰還制御の伝達関数ＰＰｏ（ｓ）のゲイン及び位相の周波数特性、即ちボード線図を求めると、ボード線図は、図２０に示すようになる。
【００３２】
ここで、ゲインのゼロクロス周波数を１ｋＨｚになるように、エラーアンプ６の周波数特性を調整しており、位相がゼロ度を切る周波数におけるゲイン余裕度を比較する。
【００３３】
この場合、最初の共振点（ωα／２π）にて位相が急激に回ってゼロ度を切るので、ゲイン余裕度は、約−１ｄＢ程度となる。これは、一般的に電源の制御系の設計の際に、ボード線図でのゲイン余裕度を−２０ｄＢ程度に設定していることから、殆ど余裕がないことが分かる。これにより、二段構成のＤＣ−ＤＣコンバータ５の制御系の動作が不安定になってしまう。
【００３４】
これに対して、二段構成のＤＣ−ＤＣコンバータ内のインダクタやキャパシタの値、そしてキャパシタの等価直列抵抗の値を最適化することにより、制御系の動作安定化を図る方法も知られている（ＩＥＥＥのＡＰＥＣ[Applied Power Electronics Conference]２００１のP.Alouらの論文「Buck+Half Bridge(d =50%)Topology Applied to very Low Voltage Power Converters」参照）。
【００３５】
この方法においては、具体的には、前段及び後段のコンバータのそれぞれのインダクタとキャパシタの共振周波数を離したり、キャパシタの等価直列回路の値を大きくすることにより、制御系の動作の安定化を図っている。
【００３６】
しかしながら、実際に製品として二段構成のＤＣ−ＤＣコンバータを製造する場合、形状や実装面積に関する制限から、制御的に最適なインダクタやキャパシタを使用することは困難なことがある。また、出力のリップル電圧の規格からキャパシタの等価直列抵抗の値を大きくすることも現実的には困難である。
【００３７】
また、一段構成のＤＣ−ＤＣコンバータにおいては、多重ループを利用して制御系の安定化を図る方法も知られているが、二段構成のＤＣ−ＤＣコンバータにおいて、動作の解析が十分に行なわれていないことから、どのような多重ループを使用すれば、制御系の安定化を図ることができるか否かの検討が行なわれていない。
【００３８】
【発明が解決しようとする課題】
そこで、本発明の課題は、簡単な構成により、単一ループの出力電圧帰還制御では制御系の安定化が困難である、あるいは安定のマージンが少ない場合でも、多重ループの制御によって安定化を図るようにした、二段構成のＤＣ−ＤＣコンバータを提供することにある。
【００３９】
【課題を解決するための手段】
上記課題を解決するため、本発明では、二段構成のＤＣ−ＤＣコンバータを状態平均化法により解析することにより、状態方程式を導出し、多重ループによる安定した制御を行なうようにした。
【００４５】
即ち請求項１記載の二段構成のＤＣ−ＤＣコンバータでは、前段のＰＷＭ制御により中間電圧の調整可能な非絶縁のＤＣ−ＤＣコンバータと、後段の絶縁のＤＣ−ＤＣコンバータと、後段のコンバータの出力電圧の負帰還により前段のスイッチングのデューティ比を制御するＰＭＷ制御部と、を含んでいる、二段構成のＤＣ−ＤＣコンバータであって、上記ＰＷＭ制御部に、前段のコンバータの中間電圧が正帰還されることを特徴とする。
【００４６】
この構成によれば、入力電圧が前段のコンバータで、ＰＷＭ制御部によるスイッチングによりパルス化されると共に、スイッチングのデューティ比に基づいて中間電圧が調整され、さらに後段のコンバータにてトランスの巻線比で電圧変換され、平均化して、出力電圧が生成される。
【００４７】
この場合、ＰＷＭ制御部には、外部ループを介して後段のコンバータの出力電圧が負帰還されると共に、内部ループを介して前段のコンバータの中間電圧が正帰還される。
【００４８】
これにより、外部ループのみの場合と比較して、全体の制御系の伝達関数における低周波側の共振ピークが消滅することになり、これに伴って、位相がゼロ度を切る周波数も大幅に高くなる。従って、ゲイン余裕が十分に増大して、制御系の動作がより一層安定化することになる。
【００５７】
【発明の実施の形態】
図面を参照して、本発明の実施の形態に係る二段構成のＤＣ−ＤＣコンバータについて説明する。
【００５８】
尚、以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００５９】
図１は、本発明による二段構成のＤＣ−ＤＣコンバータの第一の実施形態の構成を示している。図１において、二段構成のＤＣ−ＤＣコンバータ１０は、前段の非絶縁のコンバータ１１と、後段の絶縁のコンバータ１２と、エラーアンプ１３と、ＰＷＭ制御部１４と、から構成されている。
【００６０】
上記前段のコンバータ１１は、所謂降圧型のＰＷＭレギュレーション部として構成されており、ＰＷＭ制御部１４によるスイッチングによりパルス幅制御を行なう二つのスイッチングトランジスタ（ＦＥＴ）Ｑ１，Ｑ２と、パルス平均化を行なうインダクタＬｂ’及びキャパシタＣｂ’と、から構成されている。
【００６１】
そして、上記ＰＷＭ制御部１４によるスイッチングによって、入力電圧や負荷変動に対して、出力電圧（中間電圧Ｖｂ）が一定に保持されるようになっている。
【００６２】
また、後段のコンバータ１２は、所謂ハーフブリッジ型として構成されており、前段のコンバータ１１からの中間電圧Ｖｂをパルス化する二つのスイッチングトランジスタＱ３，Ｑ４と、巻数比ｎによる電圧変換を行なうトランスＴと、同様にしてパルス平均化を行なうインダクタＬｏ及びキャパシタＣｏと、から構成されている。
【００６３】
上記エラーアンプ１３は、後段のコンバータ１２の出力電圧Ｖｏが抵抗Ｒ１，Ｒ２で分圧されて反転入力端子に入力されると共に、基準電圧Ｖｒｅｆが非反転入力端子に入力されている。
【００６４】
上記ＰＷＭ制御部１４は、差動アンプ１４ａを備えており、その反転入力端子には、基準信号としての三角波が入力されると共に、非反転入力端子には、上記エラーアンプ１３からの出力信号が入力されている。
【００６５】
これにより、ＰＷＭ制御部１４は、後段のコンバータ１２の出力電圧Ｖｏが負帰還されることにより、前段のコンバータ１１のスイッチングトランジスタＱ１，Ｑ２のデューティ比を適宜に変更することにより、前段のコンバータ１１の出力電圧Ｖｂを調整して、出力電圧Ｖｏを一定に保持するようになっている。
【００６６】
以上の構成は、図１７に示した従来の二段構成のＤＣ−ＤＣコンバータ５と同様の構成であるが、本発明実施形態による二段構成のＤＣ−ＤＣコンバータ１０においては、さらに以下に示すように構成されている点で異なる構成になっている。
【００６７】
即ち、二段構成のＤＣ−ＤＣコンバータ１０においては、エラーアンプ１３とＰＷＭ制御部１４との間に、オペアンプ１５が挿入されている。
【００６８】
このオペアンプ１５は、非反転入力端子にエラーアンプ１３の出力信号Ｖｃが入力されると共に、反転入力端子に前段のコンバータ１１における中間電圧Ｖｂが抵抗Ｒ３，Ｒ４により分圧されて入力されており、その出力端子が、ＰＷＭ制御部１４の差動アンプ１４ａの非反転入力端子に接続されている。
【００６９】
これにより、ＰＷＭ制御部１４の差動アンプ１４ａの非反転入力端子には、後段のコンバータ１２の出力電圧Ｖｏと前段のコンバータ１１の中間電圧Ｖｂがそれぞれ負帰還されることになる。
【００７０】
尚、上記オペアンプ１５は省略されてもよく、その場合、図２に示すように、エラーアンプ１３の出力信号Ｖｃは、そのまま図１７に示した従来の二段構成のＤＣ−ＤＣコンバータ５と同様にＰＷＭ制御部１４の差動アンプ１４ａの非反転入力端子に入力されると共に、前段のコンバータ１１の中間電圧Ｖｂが抵抗Ｒ３，Ｒ４で分圧された後、ＰＷＭ制御部１４の差動アンプ１４ａの反転入力端子に対して、基準信号としての三角波と共に入力されればよい。
【００７１】
本発明による二段構成のＤＣ−ＤＣコンバータ１０は、以上のように構成されており、以下のように動作する。
【００７２】
前段のコンバータ１１にて、ＰＷＭ制御部１４によりスイッチングされるスイッチングトランジスタＱ１，Ｑ２により、入力電圧Ｖｉがパルス化されると共に、スイッチングの時比率Ｄでパルス幅制御された後、インダクタＬｂ’及びキャパシタＣｂ’から成るフィルタにより平均化され、中間電圧Ｖｂが生成される。
【００７３】
そして、後段のコンバータ１２にて、この中間電圧Ｖｂが、スイッチングトランジスタＱ３，Ｑ４によりパルス化され、トランスＴの巻数比ｎにより電圧変換され、再びインダクタＬｏ及びキャパシタＣｏから成るフィルタにより平均化され、出力電圧Ｖｏが生成される。
【００７４】
この場合、ＰＷＭ制御部１４は、外部ループにて後段のコンバータ１２の出力電圧Ｖｏがエラーアンプ１３を介して負帰還されると共に、内部ループにて前段のコンバータ１１の中間電圧Ｖｂが負帰還されることにより、前段のコンバータ１１のスイッチングトランジスタＱ１，Ｑ２のスイッチング制御を行ない、スイッチング制御の時比率Ｄを出力電圧Ｖｏ，中間電圧Ｖｂに基づいて適宜に調整することにより、スイッチチングトランジスタＱ１のオン時間を可変することにより、出力電圧Ｖｏを調整するようになっている。
【００７５】
従って、上記エラーアンプ１３及びＰＷＭ制御部１４による出力電圧帰還制御系は、図３に示すように、中間電圧Ｖｂの伝達関数Δｖｂ／ΔＤである内部ループを含んでいる。従って、全体の伝達関数ＰＰｂ（ｓ）は、次式
【数１８】
0003789364.tif 000019
により表わされる。
【００７６】
ここで、上記伝達関数ＰＰｂ（ｓ）のゲインのゼロクロス周波数が１ｋＨｚとなるように、エラーアンプ１３の周波数特性を調整することにより、図４に示す全体のボード線図が得られる。
【００７７】
この場合、ゲインの低周波側の共振周波数が高い周波数（１７ｋＨｚ）にシフトしており、１７ｋＨｚで、ゲイン余裕が約−１５ｄＢ程度となり、従来の約−１ｄＢ程度のゲイン余裕と比較して、十分大きいゲイン余裕が得られることが分かる。これにより、二段構成のＤＣ−ＤＣコンバータ１０における出力電圧帰還制御が安定化することになる。
【００７８】
図５は、本発明による二段構成のＤＣ−ＤＣコンバータの第二の実施形態の構成を示している。
【００７９】
図５において、二段構成のＤＣ−ＤＣコンバータ２０は、図１に示した二段構成のＤＣ−ＤＣコンバータ１０とほぼ同様の構成であり、同じ構成要素には同じ符号を付して、その説明を省略する。
【００８０】
二段構成のＤＣ−ＤＣコンバータ２０は、前段のコンバータ１１の中間電圧Ｖｂが抵抗Ｒ３，Ｒ４により分圧された後、ＰＷＭ制御部１４の非反転入力端子に入力されることにより、ＰＷＭ制御部１４に対して正帰還されている点でのみ、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と異なる構成になっている。
【００８１】
このような構成の二段構成のＤＣ−ＤＣコンバータ２０によれば、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と同様にして、前段のコンバータ１１にて中間電圧Ｖｂが生成され、後段のコンバータ１２にて出力電圧Ｖｏが生成される。
【００８２】
この場合、ＰＷＭ制御部１４は、外部ループにて後段のコンバータ１２の出力電圧Ｖｏがエラーアンプ１３を介して負帰還されると共に、内部ループにて前段のコンバータ１１の中間電圧Ｖｂが正帰還されることにより、前段のコンバータ１１のスイッチングトランジスタＱ１，Ｑ２のスイッチング制御を行ない、スイッチング制御の時比率Ｄを出力電圧Ｖｏ，中間電圧Ｖｂに基づいて適宜に調整することにより、スイッチチングトランジスタＱ１のオン時間を可変することにより、出力電圧Ｖｏを調整するようになっている。
【００８３】
従って、上記エラーアンプ１３及びＰＷＭ制御部１４による出力電圧帰還制御系は、図６に示すように、中間電圧Ｖｂの伝達関数Δｖｂ／ΔＤである内部ループを含んでいる。従って、全体の伝達関数ＰＴＰ（ｓ）は、次式
【数１９】
0003789364.tif 000020
により表わされる。
【００８４】
ここで、上記伝達関数ＰＴＰ（ｓ）のゲインのゼロクロス周波数が１ｋＨｚとなるように、エラーアンプ１３の周波数特性を調整することにより、図７に示す全体のボード線図が得られる。
【００８５】
この場合、上記伝達関数ＰＴＰ（ｓ）の右辺第二項の分母に「−」符号が入っていることから、二つの共振点ωα／２π及びωβ／２πのうち、低周波側の共振点ωα／２πが消滅していることが分かる。従って、位相がゼロ度を切る周波数３０ｋＨｚにて、ゲイン余裕が約−３５ｄＢ程度となり、さらに十分大きいゲイン余裕が得られることになる。これにより、二段構成のＤＣ−ＤＣコンバータ１０における出力電圧帰還制御がより一層安定化することになる。
【００８６】
図８は、本発明による二段構成のＤＣ−ＤＣコンバータの第三の実施形態の構成を示している。
【００８７】
図８において、二段構成のＤＣ−ＤＣコンバータ３０は、図１に示した二段構成のＤＣ−ＤＣコンバータ１０とほぼ同様の構成であり、同じ構成要素には同じ符号を付して、その説明を省略する。
【００８８】
二段構成のＤＣ−ＤＣコンバータ３０は、前段のコンバータ１１のスイッチング電流ｉｂが、基準信号としての三角波の代わりに、ＰＷＭ制御部１４の反転入力端子に入力されることにより、ＰＷＭ制御部１４に対して帰還されている点でのみ、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と異なる構成になっている。
【００８９】
このような構成の二段構成のＤＣ−ＤＣコンバータ３０によれば、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と同様にして、前段のコンバータ１１にて中間電圧Ｖｂが生成され、後段のコンバータ１２にて出力電圧Ｖｏが生成される。
【００９０】
この場合、ＰＷＭ制御部１４は、外部ループにて後段のコンバータ１２の出力電圧Ｖｏがエラーアンプ１３を介して負帰還されると共に、内部ループにて前段のコンバータ１１のスイッチング電流ｉｂが帰還されることにより、前段のコンバータ１１のスイッチングトランジスタＱ１，Ｑ２のスイッチング制御を行ない、スイッチング制御の時比率Ｄを出力電圧Ｖｏ，中間電圧Ｖｂに基づいて適宜に調整することにより、スイッチチングトランジスタＱ１のオン時間を可変することにより、出力電圧Ｖｏを調整するようになっている。
【００９１】
従って、上記エラーアンプ１３及びＰＷＭ制御部１４による出力電圧帰還制御系は、図９に示すように、スイッチング電流ｉｂの伝達関数Δｉｂ／ΔＤである内部ループを含んでいる。従って、全体の伝達関数ＰＰｉｂ（ｓ）は、次式
【数２０】
0003789364.tif 000021
により表わされる。
【００９２】
このような構成の制御系における内部ループの影響を検討する。
理解し易いように、上記式（２０）におけるＧｖｓ（ｓ）の項を除いた（内部ループの伝達関数を含んだ）主回路の伝達関数Ｐｘ（ｓ）
【数２１】
0003789364.tif 000022
について検討する。
【００９３】
式（１３）に示すＰｉｂ（ｓ）がｓの三次式であることから、
【数２２】
0003789364.tif 000023
と仮定すると、上記式（２１）は、次式
【数２３】
0003789364.tif 000024
により近似的に表わされ、ｒ＝０とすると、
【数２４】
0003789364.tif 000025
【数２５】
0003789364.tif 000026
で表わされ、これは変極点と共振点の組合せであることが分かる。
【００９４】
ωα／２π及びωβ／２πを計算すると、
【数２６】
0003789364.tif 000027
が得られる。
【００９５】
従って、この場合、四次遅れ系である単一ループ（外部ループ）の出力電圧帰還制御において存在した二つの共振点ωα／２π及びωβ／２πが変極点となって消滅し、三次遅れ系になることから、制御系の動作がさらに安定化することになる。
【００９６】
ここで、上記伝達関数ＰＰｉｂ（ｓ）のゲインのゼロクロス周波数が１ｋＨｚとなるように、エラーアンプ１３の周波数特性を調整することにより、図１０に示す全体のボード線図が得られる。
【００９７】
この場合、二つの共振点ωα／２π及びωβ／２πが消滅しているので、位相がゼロ度を切る周波数３０ｋＨｚにて、ゲイン余裕が約−５０ｄＢ程度となり、さらに十分大きいゲイン余裕が得られることになる。これにより、二段構成のＤＣ−ＤＣコンバータ１０における出力電圧帰還制御がより一層安定化することになる。
【００９８】
図１１は、本発明による二段構成のＤＣ−ＤＣコンバータの第四の実施形態の構成を示している。
【００９９】
図１１において、二段構成のＤＣ−ＤＣコンバータ４０は、図１に示した二段構成のＤＣ−ＤＣコンバータ１０とほぼ同様の構成であり、同じ構成要素には同じ符号を付して、その説明を省略する。
【０１００】
二段構成のＤＣ−ＤＣコンバータ４０は、後段のコンバータ１２を流れる電流、図示の場合出力インダクタ電流ｉＬが、基準信号としての三角波の代わりに、ＰＷＭ制御部１４の反転入力端子に入力されることにより、ＰＷＭ制御部１４に対して帰還されている点でのみ、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と異なる構成になっている。
【０１０１】
このような構成の二段構成のＤＣ−ＤＣコンバータ４０によれば、図１に示した二段構成のＤＣ−ＤＣコンバータ１０と同様にして、前段のコンバータ１１にて中間電圧Ｖｂが生成され、後段のコンバータ１２にて出力電圧Ｖｏが生成される。
【０１０２】
この場合、ＰＷＭ制御部１４は、外部ループにて後段のコンバータ１２の出力電圧Ｖｏがエラーアンプ１３を介して負帰還されると共に、内部ループにて後段のコンバータ１２の出力インダクタ電流ｉＬが帰還されることにより、前段のコンバータ１１のスイッチングトランジスタＱ１，Ｑ２のスイッチング制御を行ない、スイッチング制御の時比率Ｄを出力電圧Ｖｏ，中間電圧Ｖｂに基づいて適宜に調整することにより、スイッチチングトランジスタＱ１のオン時間を可変することにより、出力電圧Ｖｏを調整するようになっている。
【０１０３】
従って、上記エラーアンプ１３及びＰＷＭ制御部１４による出力電圧帰還制御系は、図１２に示すように、出力インダクタ電流ｉＬの伝達関数ΔｉＬ／ΔＤである内部ループを含んでいる。このとき、出力インダクタ電流ｉＬと時比率Ｄとの関係は、前記式（８）により与えられるので、全体の伝達関数ＰＰｉＬ（ｓ）は、次式
【数２７】
0003789364.tif 000028
により表わされる。
【０１０４】
ここで、上記伝達関数ＰＰｉＬ（ｓ）のゲインのゼロクロス周波数が１ｋＨｚとなるように、エラーアンプ１３の周波数特性を調整することにより、図１３に示す全体のボード線図が得られる。
【０１０５】
この場合、上記伝達関数ＰＴＰ（ｓ）の位相はゼロ度に達していないことが分かる。従って、位相がゼロ度になることはなく、制御系は常に安定化していることになる。
【０１０６】
上述した実施形態においては、前段のコンバータ１１は、降圧型が使用され、また後段のコンバータ１２はハーフブリッジ型が使用されているが、これに限らず、前段のコンバータ１１としては、昇圧型，昇降圧型も使用され得、また後段のコンバータ１２としては、フルブリッジ型やプッシュプル型も使用され得ることは明らかである。
【０１０７】
【発明の効果】
以上述べたように、本発明によれば、ＰＷＭ制御部には、外部ループを介して後段のコンバータの出力電圧が負帰還されると共に、内部ループを介して前段のコンバータの中間電圧が正帰還される。
【０１０８】
これにより、外部ループのみの場合と比較して、全体の制御系の伝達関数における低周波側の共振周波数がより高い周波数にずれ、あるいは消滅することになり、これに伴って、位相がゼロ度を切る周波数も高くなり、あるいはゼロ度を切らなくなる。従って、ゲイン余裕が増大して、制御系の動作が安定化することになる。
【図面の簡単な説明】
【図１】本発明による二段構成のＤＣ−ＤＣコンバータの第一の実施形態を示す回路図である。
【図２】図１の二段構成のＤＣ−ＤＣコンバータの変形例の要部を示す部分回路図である。
【図３】図１の二段構成のＤＣ−ＤＣコンバータの制御系を示すブロック図である。
【図４】図１の二段構成のＤＣ−ＤＣコンバータの伝達関数のゲイン及び位相の周波数特性を示すボード線図である。
【図５】本発明による二段構成のＤＣ−ＤＣコンバータの第二の実施形態を示す回路図である。
【図６】図５の二段構成のＤＣ−ＤＣコンバータの制御系を示すブロック図である。
【図７】図５の二段構成のＤＣ−ＤＣコンバータの伝達関数のゲイン及び位相の周波数特性を示すボード線図である。
【図８】本発明による二段構成のＤＣ−ＤＣコンバータの第三の実施形態を示す回路図である。
【図９】図８の二段構成のＤＣ−ＤＣコンバータの制御系を示すブロック図である。
【図１０】図８の二段構成のＤＣ−ＤＣコンバータの伝達関数のゲイン及び位相の周波数特性を示すボード線図である。
【図１１】本発明による二段構成のＤＣ−ＤＣコンバータの第四の実施形態を示す回路図である。
【図１２】図１１の二段構成のＤＣ−ＤＣコンバータの制御系を示すブロック図である。
【図１３】図１１の二段構成のＤＣ−ＤＣコンバータの伝達関数のゲイン及び位相の周波数特性を示すボード線図である。
【図１４】従来の二段構成のＤＣ−ＤＣコンバータの基本構成を示す回路図である。
【図１５】図１４の二段構成のＤＣ−ＤＣコンバータの各部における波形を示すタイムチャートである。
【図１６】図１４の二段構成のＤＣ−ＤＣコンバータの等価回路図である。
【図１７】従来の出力電圧帰還制御による二段構成のＤＣ−ＤＣコンバータの一例を示す回路図である。
【図１８】図１７の二段構成のＤＣ−ＤＣコンバータの制御系を示すブロック図である。
【図１９】図１７の二段構成のＤＣ−ＤＣコンバータの伝達関数の共振周波数を示すグラフである。
【図２０】図１７の二段構成のＤＣ−ＤＣコンバータの伝達関数のゲイン及び位相の周波数特性を示すボード線図である。
【符号の説明】
１０，２０，３０，４０    二段構成のＤＣ−ＤＣコンバータ
１１    前段の非絶縁のコンバータ
１２    後段の絶縁のコンバータ
１３    エラーアンプ
１４    ＰＷＭ制御部
【図１】
0003789364.tif 000029
【図２】
0003789364.tif 000030
【図３】
0003789364.tif 000031
【図４】
0003789364.tif 000032
【図５】
0003789364.tif 000033
【図６】
0003789364.tif 000034
【図７】
0003789364.tif 000035
【図８】
0003789364.tif 000036
【図９】
0003789364.tif 000037
【図１０】
0003789364.tif 000038
【図１１】
0003789364.tif 000039
【図１２】
0003789364.tif 000040
【図１３】
0003789364.tif 000041
【図１４】
0003789364.tif 000042
【図１５】
0003789364.tif 000043
【図１６】
0003789364.tif 000044
【図１７】
0003789364.tif 000045
【図１８】
0003789364.tif 000046
【図１９】
0003789364.tif 000047
【図２０】
0003789364.tif 000048