(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを行と列に配置してなる不揮発性半導体記憶装置において、前記複数のメモリセルに含まれる第一及び第二のメモリセルは同一の情報を記憶し、第一のモードでは前記第一及び第二のメモリセルに記憶された情報に対応した該第一及び第二のメモリセルからの電流を合成することにより情報を読み出し、第二のモードでは前記第一及び第二のメモリセルに記憶された情報を独立に読み出す制御手段を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第一のメモリセルと前記第二のメモリセルが共通のビット線に接続され、かつ、隣接して配置されていない請求の範囲第１項に記載の不揮発性半導体記憶装置。
【請求項３】
前記第一のメモリセルと前記第二のメモリセルが共通のワード線に接続され、かつ、隣接して配置されていない請求の範囲第１項に記載の不揮発性半導体記憶装置。
【請求項４】
前記第一のメモリセルと前記第二のメモリセルが互いに反転した方向に配置されている請求の範囲第１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第一のメモリセルと前記第二のメモリセルが互いに反転した方向に配置されている請求の範囲第２項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第一のメモリセルと前記第二のメモリセルが互いに反転した方向に配置されている請求の範囲第３項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は電気的にデータの書き込み及び消去可能な不揮発性半導体記憶装置に関する。
背景技術
従来より、不揮発性半導体記憶装置の一つとして、電気的にデータの書き込み及び消去が可能なＥＥＰＲＯＭがある。
図５は従来のＥＥＰＲＯＭの読み出し動作を説明するための図である。メモリセル１１６は一つの選択トランジスタ１１７と一つの記憶トランジスタ１１８とが直列に接続された構成になっている。選択トランジスタ１１７のドレインはビット線ＢＬと接続され、ソースは記憶トランジスタ１１８のドレインと共通に形成され、ゲートはワード線ＷＬに接続される。記憶トランジスタ１１８はフローティングゲートとコントロールゲートを有し、コントロールゲートはコントロール線ＣＬに接続され、ソースは共通ソース線ＳＳに接続される。コントロール線はトランジスタ１２４を介してセンス線ＳＬに接続されている。
記憶トランジスタ１１８はフローティングゲートの帯電状態によって情報（書き込み、消去の二つの状態）を記憶する。フローティングゲートへの電荷の注入及び放出はフローティングゲートとドレイン間の部分的な薄膜（トンネル酸化膜）を介してＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流により行われる。
フローティングゲートが負に帯電すると、記憶トランジスタのしきい値電圧（Ｖｔｈ）が高くなる。この状態を消去状態（”１”状態）と呼ぶ。一方、フローティングゲートが正に帯電すると、記憶トランジスタのしきい値電圧（Ｖｔｈ）が低くなる。この状態を書き込み状態（”０”状態）と呼ぶ。
読み出し動作では、センス線ＳＬに消去状態と書き込み状態のしきい値電圧の中間の電圧（Ｖｒｅｆ）が供給され、ワード線ＷＬが選択されていればコントロール線ＣＬにセンス線ＳＬの電圧が印加される。フローティングゲートが”０”状態であれば、記憶トランジスタ１１８のソースとドレイン間にチャネルが形成され、記憶トランジスタ１１８は導通状態となる。一方、フローティングゲートが”１”状態であれば、記憶トランジスタ１１８のソースとドレイン間にチャネルは形成されず、記憶トランジスタ１１８は非導通状態となる。
ワード線ＷＬが選択されていれば選択トランジスタ１１７は導通状態であるため、記憶トランジスタ１１８に記憶された情報に従い、メモリセル１１６に所定の電流が流れる。メモリセル１１６に供給する電流はビット線選択トランジスタ１２８及びデータラインＤＬを介してプルアップＰＭＯＳ１２６により行う。メモリセル１１６の所定の電流とプルアップＰＭＯＳ１２６の供給電流により決まるデータラインＤＬの電圧はセンスアンプ（Ｓ．Ａ．）１１４により増幅され出力される。
図６はセンスアンプ１１４の動作を説明する電気特性図である。データラインＤＬの安定電圧点はメモリセル（”０”状態、”１”状態）の電流曲線とプルアップＰＭＯＳの電流曲線の交点（ｄ１、ｄ２）になる。センスアンプ１１４の判定電圧はメモリセル”０”状態の交点（ｄ１）とメモリセル”１”状態の交点（ｄ２）の中央付近に設定され、判定電圧よりデータラインＤＬの電圧が低ければデータは”０”と判断され、高ければ”１”と判断される。
発明の開示
このように、従来の不揮発性半導体装置は一つのメモリセルを選択し、記憶された情報の読み出しを行うようになっている。
ところで、メモリセルへの情報の記憶には上述の通りＦ−Ｎ電流を使っているため、フローティングゲートとドレイン間のトンネル酸化膜に高電圧を印加する必要がある。このため、何回も、書き込み及び消去を行うと、高電圧のストレスによって、トンネル酸化膜が劣化し、更には破壊し短絡するメモリセルが発生する。このようなメモリセルは元々トンネル酸化膜の膜質が他のメモリセルに比べて悪いものだったのであるが、一つでも破壊し短絡するメモリセルが発生すれば不揮発性半導体装置は使用不可能となる。言い換えれば、最悪のメモリセルが不揮発性半導体装置の寿命を決定する。トンネル酸化膜の膜質が悪くなるのは、トンネル酸化膜形成条件のウェハ上のバラツキによる欠陥や異常薄膜または異物混入などに原因する。
図７にトンネル酸化膜が破壊し短絡したメモリセル（不良状態）の等価回路を示す。不良状態のメモリセルでは、図６の電気特性図に示すように、安定電圧点付近では、メモリセル”１”状態よりも若干多い電流が流れる。不良状態のメモリセルでは、常にデータは”１”と判断される。
そこで、本発明の目的は不揮発性半導体装置の寿命を延ばし、信頼性の高い不揮発性半導体記憶装置を提供することにある。
上記の問題を解決するために、本願の発明は、複数のメモリセルを行と列に配置してなる不揮発性半導体記憶装置において、前記複数のメモリセルに含まれる第一及び第二のメモリセルは同一の情報を記憶し、第一のモードでは前記第一及び第二のメモリセルに記憶された情報に対応した該第一及び第二のメモリセルがらの電流を合成することにより情報を読み出し、第二のモードでは前記第一及び第二のメモリセルに記憶された情報を独立に読み出す制御手段を有することを特徴とする。
この発明の不揮発性半導体記憶装置においては、二つのメモリセル（第一及び第二のメモリセル）に同一の情報を記憶させ、第一のモード（通常の読み出し時）には二つのメモリセルを並列（ＯＲ）接続し、メモリセルの情報（”０”状態、”１”状態）に応じた電流を合成している。仮に、その内一つのメモリセルにおける記憶トランジスタのトンネル酸化膜の膜質が悪く、フローティングゲートとドレインが短絡しても、もう一つのメモリセルの情報を正常に読み出せるようになっている。二つのメモリセルのトンネル酸化膜の膜質が共に悪い場合は非常に希である。従って、不揮発性半導体記憶装置全体としての寿命は飛躍的に延びる。
また、第二のモード（テストの読み出し時）には二つのメモリセルを分離し、各々が独立に動作するようにし、各々のメモリセルをテストできるようにする。これにより、各々のメモリセルについて不良品の初期スクリーニングが可能となる。
また、本願の更なる発明は、上記の不揮発性半導体記憶装置において、前記第一のメモリセルと前記第二のメモリセルが共通のビット線に接続され、かつ、隣接して配置されていないことを特徴とする。あるいは、上記の不揮発性半導体記憶装置において、前記第一のメモリセルと前記第二のメモリセルが共通のワード線に接続され、かつ、隣接して配置されていないことを特徴とする。
この発明の不揮発性半導体記憶装置においては、広い範囲でプロセス条件の異常等によりトンネル酸化膜の膜質が悪くなっても、二つのメモリセルが物理的に離れて配置されている為、もう一つのメモリセルのトンネル酸化膜の膜質が異常でない可能性を高く、不揮発性半導体記憶装置全体として信頼性が増大する。
二つのメモリセルが共通のビット線につながっている場合には、第一のモード（通常の読み出し時）と第二のモード（テストの読み出し時）におけるビット線の寄生容量が同じであり、該二つのモードでの読み出し条件の差を少なくできる。
二つのメモリセルが共通のワード線につながっている場合には、二つのメモリセルが共通のビット線につながっている場合に比べ、列方向のサイズは大きいが、行方向のサイズが小さいので、行方向のサイズを小さくしたい場合に有効である。
また、本願の更なる発明は、上記の不揮発性半導体記憶装置において、上記第一のメモリセルと前記第二のメモリセルが互いに反転した方向に配置されていることを特徴とする。
この発明の不揮発性半導体記憶装置においては、位置合わせズレによるトンネル酸化膜に掛かるストレスの増加が二つのメモリセルに同じように生じないので、信頼性を増大することができる。
発明を実施するための最良の形態
本発明の実施例を図面を参照しながら詳細に説明する。図１は本発明である不揮発性半導体記憶装置の実施例である１６Ｋバイトのメモリブロックの構成を示す図である。メモリブロック１２はメモリセルアレイ１４、行デコーダ部１６、列セレクタ部１８、列デコーダ部２０、及びデータ入出力部２２などから構成される。
読み出しは二つの方式が有る。一つは通常の方式（通常モード）であり、もう一つはテスト時の方式（テストモード）である。通常モードではテスト信号線ＴＥＳＴは”１”であり、テストモードでは”０”となる。
メモリブロック１２に入力するアドレス信号線は、下位のアドレス信号線（Ａ０〜Ａ９）とテストモード時に二つのメモリセルを区別するためのＡ１４が行デコーダ部１６に、上位のアドレス信号線（Ａ１０〜Ａ１３）が列デコーダ部２０に分けられて接続されている。
通常モードでは、行デコーダ部１６に下位アドレス信号（Ａ０〜Ａ９）が入力されると、行デコーダ部１６により二本のワード線が共に選択され、二本のワード線（ＷＬｉ、ＷＬｊ）には”１”が出力される。通常モードでは行デコーダ部１６の中の組み合わせ回路４０のテスト信号線は”１”であり、Ａ１４の値に係わらず、ワード線の値は下位アドレス信号（Ａ０〜Ａ９）の値で決定される。なお、組み合わせ回路４０の回路構成は本図の構成には限られない。
テストモードでは、行デコーダ部１６に下位アドレス信号（Ａ０〜Ａ９）とＡ１４が入力されると、行デコーダ部１６により一本のワード線（ＷＬｉかＷＬｊのどちらか）が選択される。テストモードでは行デコーダ部１６の中の組み合わせ回路４０のテスト信号線は”０”であり、Ａ１４の値と下位アドレス信号（Ａ０〜Ａ９）の値により、各々のワード線の値は決定される。
メモリセルアレイ１４は、行方向及び列方向にマトリックス状に配置された複数のメモリセル２６から構成される。メモリセルアレイ１４は複数のワード線ＷＬ（・・・、ＷＬｉ、・・・、ＷＬｊ、・・・）、コントロール線ＣＬ（・・・、ＣＬｉ、・・・、ＣＬｊ、・・・）及び複数のビット線ＢＬ（・・・、ＢＬｋ、・・・）を有す。各メモリセルは一本のワード線ＷＬ及びコントロール線ＣＬにより制御され、一本のビット線ＢＬを介してメモリブロック外とデータのやり取りを行う（なお、ｉ，ｊ，ｋは任意の整数を示す）。
メモリセル２６は一つの選択トランジスタ２７と一つの記憶トランジスタ２８とからなる。選択トランジスタ２７のドレインは一本のビット線ＢＬと接続され、ソースは記憶トランジスタ２８のドレインと共通に形成され、ゲートは一本のワード線ＷＬに接続される。記憶トランジスタ２８はフローティングゲートとコントロールゲートを有し、コントロールゲートは一本のコントロール線ＣＬに接続され、ソースは共通ソース線ＳＳ（ＣｏｍｍｏｎＳＳ）に接続される。共通ソース線ＳＳは読み出し時には接地レベルとなる。各コントロール線はコントロール線選択トランジスタ４２を介してセンス線ＳＬ（・・・、ＳＬｋ、・・・）に接続される。
二本の選択されたワード線ＷＬｉ、ＷＬｊに接続されているメモリセル２６、２６’には、記憶トランジスタ２８、２８’に記憶された情報に従い電流が流れる。メモリセル２６、２６’に供給する電流（Ｉｆｏｒｃｅ）はビット線選択トランジスタ４４及びデータラインＤＬ０を介してプルアップＰＭＯＳ４６により行う。メモリセル２６、２６’の所定の電流の合成電流（Ｉｃｅｌｌ）とプルアップＰＭＯＳ４６の供給電流（Ｉｆｏｒｃｅ）により決まるデータラインＤＬ０の電圧はセンスアンプ（Ｓ．Ａ．）２４により増幅され出力される。
図２（ａ）（ｂ）（ｃ）は本実施例の基本動作を説明する回路図である。図２（ａ）はメモリセル２６、２６’が共に不良でない場合を示す。図２（ｂ）はメモリセル２６が正常であり、メモリセル２６’が不良であり、メモリセル２６の記憶の状態が”１”ある場合である。図２（ｃ）はメモリセル２６が正常であり、メモリセル２６’が不良であり、メモリセル２６の記憶の状態が”０”ある場合である。
図３はセンスアンプ２４の動作を説明する電気特性図である。データラインＤＬの安定電圧点はメモリセル（”０”状態、”１”状態）の電流曲線とプルアップＰＭＯＳの電流曲線の交点になる。センスアンプ２４の判定電圧はメモリセル”０”状態の交点とメモリセル”１”状態の交点の中央付近に設定され、判定電圧よりデータラインＤＬの電圧が低ければデータは”０”と判断され、高ければ”１”と判断される。メモリセル２６、２６’が共に正常な”０”状態である場合（Ｄ１）と、一つのメモリセル（２６’）が不良でありもう一つのメモリセル（２６）の記憶の状態が”０”ある場合（Ｄ３）のデータは”０”と判断されることが分かる。メモリセル２６、２６’が共に正常な”１”状態である場合（Ｄ２）と、一つのメモリセル（２６’）が不良でありもう一つのメモリセル（２６）の記憶の状態が”１”ある場合（Ｄ４）ではデータは”１”と判断されることが分かる。このように、メモリセルの一方が不良であっても正常なデータとして読み出せるようになっている。
列デコーダ部２０に上位アドレス信号（Ａ１０〜Ａ１３）が入力されると、列デコーダ部２０により一本のビット線選択ラインＣＯＬｋが選択され、ビット線選択ラインＣＯＬｋには”１”が出力される。列デコーダ部２０及び次に述べる列セレクタ部１８の動作は通常モードとテストモードで同じである。
列セレクタ部１８はメモリセルアレイ１４のビット線ＢＬ（・・・、ＢＬｋ、・・・）及びデータラインＤＬ（ＤＬ０〜７）や、センス線ＳＬ（・・・、ＳＬｋ、・・・）及び共通センス線（ＣｏｍｍｏｎＳＬ）が配線されている。列セレクタ部１８は列デコーダ部２０からビット線選択ラインＣＯＬ（・・・、ＣＯＬｋ、・・・）を通して制御を受け、トランジスタ４４を介して所定のビット線ＢＬと所定のデータラインＤＬを電気的に接続し、また、センス線選択トランジスタ４５を介して所定のセンス線ＳＬと共通センス線を電気的に接続する。
本第１実施例ではデータラインＤＬは８本であり、８本のデータライン（ＤＬ０〜７）はデータ入出力部２２に接続される。データ入出力部２２では各データラインＤＬの信号は各々のデータラインに接続されたセンスアンプ２４により増幅され、メモリブロック１２の外部にデータとして出力される。
次に、図４は本発明の第２実施例である１６Ｋバイトのメモリブロックの構成を示す図である。メモリブロック５２はメモリセルアレイ５４、行デコーダ部５６、列セレクタ部５８、列デコーダ部６０、及びデータ入出力部６２などから構成される。
メモリブロック５２に入力するアドレス信号線は、下位のアドレス信号線（Ａ０〜Ａ９）が行デコーダ部５６に、上位のアドレス信号線（Ａ１０〜Ａ１３）とＡ１４が列デコーダ部６０に分けられて接続されている。
行デコーダ部５６に下位アドレス信号（Ａ０〜Ａ９）が入力されると、行デコーダ部５６により一本のワード線（ＷＬｉ）が選択され、ワード線には”１”が出力される。行デコーダ部５６の動作は通常モードとテストモードで同じである。
一本の選択されたワード線ＷＬｉに接続されているメモリセル６６、６６’には、記憶トランジスタ６８、６８’に記憶された情報に従い電流が流れ、各々ビット線ＢＬｉ、ＢＬｊを通り、ビット線選択トランジスタ８４、８４’を介して、データラインＤＬ０において合成される。データラインＤＬに供給する電流はプルアップＰＭＯＳ８６により行う。メモリセル６６、６６’の所定の電流の合成電流（Ｉｃｅｌｌ）とプルアップＰＭＯＳ８６の供給電流（Ｉｆｏｒｃｅ）により決まるデータラインＤＬの電圧はセンスアンプ６４により増幅され出力される。
通常モードでは、列デコーダ部６０に上位アドレス信号（Ａ１０〜Ａ１３）が入力されると、列デコーダ部６０により二本のビット線選択ラインＣＯＬｉ、ＣＯＬｊが選択され、二本のビット線選択ラインＣＯＬｉ、ＣＯＬｊには”１”が出力される。通常モードでは列デコーダ部６０の中の組み合わせ回路８０のテスト信号線は”１”であり、Ａ１４の値に係わらず、ビット線選択ラインＣＯＬの値は上位アドレス信号（Ａ１０〜Ａ１３）の値で決定される。
テストモードでは、列デコーダ部６０に上位アドレス信号（Ａ１０〜Ａ１３）とＡ１４が入力されると、列デコーダ部６０により一本のビット線選択ラインＣＯＬが選択される。テストモードでは列デコーダ部６０の中の組み合わせ回路８０のテスト信号線は”０”であり、Ａ１４の値と上位アドレス信号（Ａ１０〜Ａ１３）の値により、ビット線選択ラインＣＯＬの値は決定される。
列セレクタ部５８はメモリセルアレイ５４のビット線（・・・、ＢＬｉ、・・・、ＢＬｊ、・・・）及びデータライン（ＤＬ０〜７）や、センス線（・・・、ＳＬｉ、・・・、ＳＬｊ、・・・）及び共通センス線（ＣｏｍｍｏｎＳＬ）が配線されている。列セレクタ部５８は列デコーダ部６０からビット線選択ラインＣＯＬを通して制御を受け、トランジスタ８４を介して所定のビット線ＢＬと所定のデータラインＤＬを電気的に接続し、また、センス線選択トランジスタ８５を介して所定のセンス線（・・・、ＳＬｉ、・・・、ＳＬｊ、・・・）と共通センス線を電気的に接続する。
本第二実施例ではデータラインＤＬは８本であり、８本のデータラインＤＬ（ＤＬ０〜７）はデータ入出力部６２に接続される。データ入出力部６２では各データラインＤＬの信号は各々のデータラインに接続されたセンスアンプ６４により増幅され、メモリブロック５２の外部にデータとして出力される。
なお、メモリセル６６、６６’につながるワード線を実際に共通にしなくても、メモリセル６６につながるワード線とメモリセル６６’につながるワード線と同じ電位にすることで本第二実施例と同じ機能を果たすことができる。
本第三実施例ではメモリセル２６とメモリセル２６’が互いに反転した方向に配置されている。図８はメモリセル２６とメモリセル２６’の断面図である。メモリセル２６、２６’は選択トランジスタ２７、２７’と記憶トランジスタ２８、２８’からなる。選択トランジスタ２７、２７’のドレイン６，６’はビット線につながり、ゲート７、７’はワード線につながり、ソースは記憶トランジスタ２８、２８’ドレイン５、５’と共通である。記憶トランジスタ２８、２８’のコントロールゲート２、２’はコントロール線につながり、フローティングゲート３、３’はトンネル酸化膜８、８’を介してドレイン５、５’からトンネル効果による電荷の注入と引き抜きが行われる。コントロールゲート２、２’とフローティングゲート３、３’の間は層間絶縁膜である。そして、記憶トランジスタ２８、２８’のソース４、４’は共通ソース線につながっている。
半導体装置は多数のホトマスク上のパターンをウェハに転写することにより複雑な回路を実現する。しかし、ひとつのホトマスクはすでに転写されたパターンに位置合わせせねばならず、このとき僅かではあるが位置合わせズレが起こる。メモリセル２６、２６’における位置合わせズレは、それらのトンネル酸化膜８、８’に掛かる電界強度にも影響し、その結果同じ膜質であっても短絡までの時間が異なってくる。もしも、メモリセル２６とメモリセル２６’が同じ方向に配置されていると、二つのメモリセルのトンネル酸化膜に掛かる電界強度はほとんど同じであり、その結果同じ膜質であれば短絡までの時間がほぼ同じになる。その反対に、本第三実施例のようにメモリセル２６とメモリセル２６’が反転した方向に配置されていると、二つのメモリセルのトンネル酸化膜に掛かる電界強度には差が生じ、その結果同じ膜質であっても短絡までの時間は異なってくる。従って、その効果の一つとして、トンネル酸化膜の膜質が共に悪い場合であっても、一方のメモリセルは他のメモリセルよりも寿命は長くなる。
位置合わせズレによりトンネル酸化膜に掛かる電界強度の差を生じさせる場合として、例えば、記憶トランジスタ２８、２８’のドレイン５、５’の選択トランジスタ側の端からトンネル酸化膜８、８’までの距離が変わり、寄生抵抗が変化することによる電圧ドロップに程度の差が生じる場合などがあげられる。
以上の実施例は本発明を説明する一例であり、例えば、メモリ容量やデータラインＤＬの本数は任意であり、また、メモリセルは二つを並列にするだけでなく、三以上を並列にすることも可能である。
また、以上の実施例ではメモリセルが選択トランジスタと記憶トランジスタとからなるＥＥＰＲＯＭについて説明したが、本発明はメモリセルが使用による疲労または破壊現象を示す不揮発性半導体記憶装置であれば有効であり、実施例のメモリセルには限らない。
【図面の簡単な説明】
図１は本発明の第一実施例のメモリブロックの構成を示す図である。
図２は本発明の基本動作を説明する回路図である。
図３は本発明の基本動作を説明する電気特性図である。
図４は本発明の第二実施例のメモリブロックの構成を示す図である。
図５は従来におけるメモリセルの動作を説明する回路図である。
図６は従来におけるメモリセルの動作を説明する電気特性図である。
図７はメモリセルの不良状態の等価回路である。
図８は本発明の第三実施例を説明するメモリセルの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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