(57)【特許請求の範囲】
【請求項１】
信号電荷を蓄積するフォトダイオードと、
前記信号電荷を、ゲートに印加する電圧を制御することによって選択的に読み出す第１の読出し用トランジスタと、
前記フォトダイオードと実質的に同じプロセスによって製造されたフォトダイオード抵抗素子と、前記フォトダイオード抵抗素子の一方の端子に正電圧を印加する電源と、前記フォトダイオード抵抗素子の他方の端子に直列に接続された定電流源とを有し、当該定電流源と前記フォトダイオード抵抗素子との間の電位を前記フォトダイオード抵抗素子の空乏化電位として近似的に出力するモニター回路と、
前記フォトダイオード抵抗素子の空乏化電位に基づいて、前記信号電荷の読出し時に前記第１の読出し用トランジスタのゲートに印加する電圧を生成する読出し電圧発生回路と
を有することを特徴とする固体撮像装置。
【請求項２】
前記モニター回路は、前記電源と前記フォトダイオード抵抗素子との間に直列に接続された第２の読出し用トランジスタを更に具備し、当該第２の読出し用トランジスタのゲート電圧を変化させながら、前記定電流源と前記フォトダイオード抵抗素子との間の電位が最大値を取るときの前記第２の読出し用トランジスタのゲートの電位を出力することを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関わり、特に、フォトダイオードに関連する電位レベルに従って信号電荷の読出し電圧を変化させるＣＭＯＳイメージセンサなどの固体撮像装置に関する。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージサンセとして、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式とがある。ＣＣＤ方式イメージセンサは現在広く実用に供されているが、光電変換部（画素部）と周辺回路部とを異なる製造工程によって製造されている。一方、ＣＭＯＳセンサ方式のイメージセンサ（ＣＭＯＳイメージセンサ）は、画素部と周辺回路部は通常のＣＭＯＳプロセスとほぼ同じ製造工程によって製造することができ、同一基板上に光電変換部と周辺回路部を混在して作製することができる。
【０００３】
ＣＭＯＳイメージセンサの画素部は、マトリックス状に配置された複数の単位画素を有する。単位画素は、図６（ａ）に示すように、フォトダイオード６４とフォトダイオード６４に蓄積された信号電荷を読出す為の読出し用トランジスタ６５とを有する。読出し用トランジスタ６５のゲートにはゲート電圧発生回路７６が接続され、切り替えスイッチ７４によりゲートに印加される電圧が切り替わり、トランジスタ６５のオンオフが制御される。オン（High）側には固定の電圧レベルを発生する電源９０が、オフ（Low）側には接地電位がそれぞれ接続されている。
【０００４】
図６（ｂ）に示すように、シリコン基板７７上に形成されたゲートに隣接して埋め込み型のフォトダイオードが形成されている。図６（ｃ）に示すように、ゲートが接地電位に接続されている状態、すなわちゲート下電位（Low）８０ａが低い状態において、フォトダイオード６４により生成された信号電荷は、フォトダイオードの空乏化電位７３上に閉じ込められている。ゲートが電源９０に接続されている状態、すなわちゲート下電位８０ｂが高い状態においては、ポテンシャルバリアが無くなり、閉じ込められていた信号電荷はゲート下を通過して選択的に読出される。
【０００５】
【発明が解決しようとする課題】
信号電荷の読出し動作において、読出し後のフォトダイオード６４に信号電荷が残ることによる残像現象が発生しないようにする為には、
フォトダイオード空乏化電位７３  ＜  ゲート下電位（High）８０ｂ
の関係を保つことが肝要である。この関係が保てないと、図６（ｄ）に示すように信号電荷の読出しの経路（ゲート下）にポテンシャルのバリアが残ってしまい、信号電荷全体を読出すことができず、結果としてＣＭＯＳイメージセンサの残像特性が劣化してしまう。
【０００６】
そこで従来は、フォトダイオード空乏化電位７３の製造バラツキがあっても上記関係が常に保たれるように、電源電位９０をフォトダイオード空乏化電位７３に対して少し余裕を持たせて大きく設定していた。
【０００７】
しかしながら、ゲートに印加する電源電圧９０を高くすると、ゲート絶縁膜の耐圧が劣化し、ＤＣ不良が起こりやすくなってしまう。すなわち、従来の方法では、残像特性の劣化を防ぐ為に、信号電荷読み取り時にトランジスタ６５のゲートに印加する電源電圧９０を必要以上に高く設定していたため、ＤＣ不良の発生確率が高いという問題があった。
【０００８】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、ＤＣ歩留りが高く、且つフォトダイオードの残像特性バラツキが低い固体撮像装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、信号電荷を蓄積するフォトダイオードと、信号電荷を、ゲートに印加する電圧を制御することによって選択的に読み出す第１の読出し用トランジスタと、フォトダイオードと実質的に同じプロセスによって製造されたフォトダイオード抵抗素子と、フォトダイオード抵抗素子の一方の端子に正電圧を印加する電源と、フォトダイオード抵抗素子の他方の端子に直列に接続された定電流源とを有し、定電流源とフォトダイオード抵抗素子との間の電位をフォトダイオード抵抗素子の空乏化電位として近似的に出力するモニター回路と、フォトダイオード抵抗素子の空乏化電位に基づいて、信号電荷の読出し時に第１の読出し用トランジスタのゲートに印加する電圧を生成する読出し電圧発生回路とを有する固体撮像装置であることである。
【００１０】
フォトダイオード抵抗素子はフォトダイオードと同じ空乏化電位を有する。よって、モニター回路は、フォトダイオード抵抗素子の空乏化電位を介して、フォトダイオードの空乏化電位を間接的にモニターすることができる。フォトダイオード抵抗素子の空乏化電位は、読出し電圧発生回路によって第１の読出し用トランジスタのしきい電圧レベルなどが加味されて、第１の読出し用トランジスタのゲートに印加される。従って、装置毎に変動するフォトダイオードの空乏化電位に対して、残像特性が劣化しないように（フォトダイオード空乏化電位）＜（ゲート下電位）の関係を保つことのできる最小の電圧レベルを第１の読出し用トランジスタのゲートに印加することができる。
【００１１】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの全体構成を示すブロック図である。ＣＭＯＳイメージセンサ１は、マトリックス状に配列された複数の単位画素９を有する画素部２と、垂直方向に読み出し信号を走査する垂直シフトレジスタ３と、垂直方向の読出し信号を所定のレベルまで増幅するレベルシフト回路４と、水平方向に読出し信号を走査する水平シフトレジスタ５と、垂直シフトレジスタ３及び水平シフトレジスタ５の動作タイミングを取るタイミング発生回路６と、単位画素９内のフォトダイオードと同様な素子構成を有するフォトダイオード抵抗素子の空乏化電位をモニターするフォトダイオード（ＰＤ）電位モニター回路８と、ＰＤ電位モニター回路８によるモニター結果に基づいて調整された、フォトダイオードに蓄積された信号電荷の読出し電圧をレベルシフト回路４へ供給する読出し電圧発生回路７とを有する。
【００１３】
図２は、単位画素９、ＰＤ電位モニター回路８、及び読出し電圧発生回路７のそれぞれの具体的な回路構成を示す回路図である。まず、単位画素９は、ｐ側端子が接地されたフォトダイオード１４と、第１の読出し用トランジスタ１５と、リセット用トランジスタ１６と、垂直方向選択トランジスタ１７と、アンプ用トランジスタ１８とを有する。第１の読出し用トランジスタ１５の一方の電極は、フォトダイオード１４のｎ側端子に接続され、他方の電極は、リセット用トランジスタ１６のソースに接続されている。また、第１の読出し用トランジスタ１５のゲートは、読出し信号線２１によりレベルシフト回路４に接続されている。リセット用トランジスタ１６のドレインには電源電圧（Ｖｄｄ）が印加され、ゲートはリセット信号線２０により垂直シフトレジスタ３に接続されている。垂直方向選択トランジスタ１７及びアンプ用トランジスタ１８は直列に接続され、垂直方向選択トランジスタ１７のドレインには電源電圧が印加されている。垂直方向選択トランジスタ１７のゲートはアドレス信号線１９により垂直シフトレジスタ３に接続されている。アンプ用トランジスタ１８のゲートは、第１の読出し用トランジスタ１５の他方の電極及びリセット用トランジスタ１６のソースに接続されている。なお図示は省略するが、アドレス信号線１９、リセット信号線２０、及び読出し信号線２１は垂直方向に隣接する他の単位画素９にも同様に接続されている。また、アンプ用トランジスタ１８のソースは、垂直方向に隣接する他の単位画素９内のアンプ用トランジスタのソースに接続されている。
【００１４】
垂直シフトレジスタ３からのリセット信号によってリセット用トランジスタ１６がオン状態となり、アンプ用トランジスタ１８のゲートの電位が初期状態（電源電圧：Ｖｄｄ）に設定される。このとき、第１の読出し用トランジスタ１５はオフ状態である。その後、リセット用トランジスタ１６をオフ状態にする。
【００１５】
フォトダイオード１４に光が照射されると、光電効果により光量に比例した電子ホール対が発生する。ホールはｐ側端子から接地電位に逃げていくが、電子はフォトダイオード１４のｎ型領域に蓄積される。ここで、ｎ型領域に蓄積された電子を、フォトダイオード１４に蓄積された信号電荷という。フォトダイオード１４が蓄積することができる電荷量は有限であるため、信号電荷を定期的に読み出す作業が行われる。信号電荷を読み出す時には、読出しパルス信号によって第１の読出し用トランジスタ１５がオン状態となり、フォトダイオード１４に蓄積されている信号電荷は、アンプ用トランジスタ１８のゲートに注入される。そして、アンプ用トランジスタ１８のゲートの電位が初期状態（Ｖｄｄ）から信号電荷分だけ下がる。アドレス選択信号を受けた垂直方向選択トランジスタ１７がオン状態になると、アンプ用トランジスタ１８のゲートに注入される信号電荷量に応じたソース電圧が、アンプ用トランジスタ１８のソースから出力される。なお、信号電荷の読出し動作の詳細については図３の各分図を参照して後述する。
【００１６】
ＰＤ電位モニター回路８は、単位画素９内のフォトダイオード１４と同様な不純物濃度分布を有するフォトダイオード抵抗素子１０と、フォトダイオード抵抗素子１０の一方の端子に正電圧を印加する電源３３と、フォトダイオード抵抗素子１０の他方の端子と接地電位との間に直列に接続された定電流源１１とを具備する。すなわち、ＰＤ電位モニター回路８は、電源３３、フォトダイオード抵抗素子１０、および定電流源１１が直列に接続された回路構成を有する。定電流源１１とフォトダイオード抵抗素子１０との間の電位が、フォトダイオード抵抗素子１０の空乏化電位として近似的に出力される。ＰＤ電位モニター回路８の詳細な動作説明は、図４の各分図を参照して後述する。
【００１７】
読出し電圧発生回路７は、定電流源１１とフォトダイオード抵抗素子１０との間の電位が印加されるゲートを有するｐ型ＭＯＳトランジスタ１３と、ｐ型ＭＯＳトランジスタ１３のソースに接続された定電流源１２と、電源とを有する。すなわち、読出し電圧発生回路７は、電源、定電流源１２、およびＭＯＳ型トランジスタ１３が直列に接続された回路構成を有する。なお、ｐ型ＭＯＳトランジスタ１３はソースフォロワ回路となっている。ｐ型ＭＯＳトランジスタ１３と定電流源１２との間の電位がレベルシフト回路４へ電源電圧として供給される。レベルシフト回路４は、垂直シフトレジスタ３から供給されるパルス信号を、読出し電圧発生回路７から供給される電源電圧に基づいて増幅して、読出しパルス信号を各単位画素９内の第１の読出し用トランジスタ１５のゲートに印加する。
【００１８】
本読出し電圧発生回路７は、読出し電圧が、電源電圧ＶＤＤよりも低いことを仮定しているが、高い場合は、一般的に昇圧回路を用いて、読出し電圧を発生させれば良い。
【００１９】
図３の各分図を参照して、フォトダイオード１４に蓄積された信号電荷の読出し動作について説明する。図３（ａ）は、読出し動作を説明する為に簡略化した単位画素９の回路図である。フォトダイオード１４のｐ側端子は接地され、ｎ側端子は第１の読出し用トランジスタ１５の一方の端子に接続されている。ここでは、第１の読出し用トランジスタ１５の他方の端子には正電圧が印加されている。また、第１の読出し用トランジスタ１５のゲートには、第１の読出し用トランジスタ１５のオンオフを制御するためのゲート電圧発生回路２６が接続されている。
【００２０】
ゲート電圧発生回路２６は、Low側及びHigh側の２つの端子を持つ切り替えスイッチ２４を有する。Low側端子は接地され、High側端子には電圧レベルが変動する電源４０に接続されている。切替スイッチ２４をLow側に切り替えることで、第１の読出し用トランジスタ１５のゲートに接地電位が印加され、第１の読出し用トランジスタ１５はオフ状態となる。切替スイッチ２４をHigh側に切り替えることで、第１の読出し用トランジスタ１５のゲートに正電位が印加され、第１の読出し用トランジスタ１５はオン状態となる。電源４０の電圧レベルは、ＰＤ電位モニター回路８によって近似的に測定されたフォトダイオード抵抗素子の空乏化電位に基づいて決定される。
【００２１】
図３（ｂ）は、フォトダイオード１４及び第１の読出し用トランジスタ１５の実際の素子構成を示す断面図である。シリコン基板２７上にゲートが形成され、ゲートに隣接して埋め込み型のフォトダイオード１４が形成されている。フォトダイオード１４は、ｐ＋型領域２８とｎ型領域２９との積層構造を有する。
【００２２】
図３（ｃ）は、第１の読出し用トランジスタ１５のゲート下電位及びフォトダイオード１４の空乏化電位２３のポテンシャルカーブを示す模式図であり、第１の読出し用トランジスタ１５がオフ状態のポテンシャルカーブを示す。信号電荷２５は、フォトダイオード１４の空乏化電位２３の上に蓄積されていく。空乏化電位２３に隣接して、第１の読出し用トランジスタ１５のゲート下電位（Low）３０ａが形成されている。ゲート下電位（Low）３０ａは空乏化電位２３よりも低く、信号電荷２５はポテンシャルバリアによってフォトダイオード１４のｎ型領域２９内に閉じ込められている。なお、フォトダイオード１４の空乏化電位２３は、ｐ＋型領域２８及びｎ型領域２９の不純物濃度分布によって定まり、ウェーハ或いはロット間に製造バラツキにより、変動する電位である。
【００２３】
図３（ｄ）は、第１の読出し用トランジスタ１５がオン状態のポテンシャルカーブを示す。オン状態においては、第１の読出し用トランジスタ１５のゲート下電位（High）３０ｂは、フォトダイオード１４の空乏化電位２３よりも高くなるように設定されている。すなわち、
フォトダイオード空乏化電位２３  ＜  ゲート下電位（High）３０ｂ
の関係が満たされるように電源４０の電圧レベルを設定する。この関係を常に維持することによって、図６（ｄ）に示したような小さなポテンシャルバリアが形成されることを防ぎ、フォトダイオードの残像特性を劣化させることが無い。しかしながら、前述したように、フォトダイオード１４の空乏化電位２３に対してゲート下電位（High）３０ｂをあまり大きく設定してしまうと、第１の読出し用トランジスタ１５のＤＣ特性が劣化してしまう。そこで、次に示すようなＰＤ電位モニター回路８を用いて空乏化電位２３を間接的にモニターして、電源４０の電圧レベルへフィードバックさせる。
【００２４】
図４（ａ）は、図２に示したＰＤ電位モニター回路８を示す回路図である。定電流源１１とフォトダイオード抵抗素子１０との間には、フォトダイオード抵抗素子１０の空乏化電位をモニターする為のモニター端子２２が接続されている。定電流源１１によってフォトダイオード抵抗素子１０には電流Ｉが流れる。
【００２５】
図４（ｂ）は、フォトダイオード抵抗素子１０及び定電流源１１の実際の素子構成を示す断面図である。ここでは、定電流源１１として５極管領域で動作するｎ型ＭＯＳトランジスタを使用する。フォトダイオード抵抗素子１０は、フォトダイオード１４と実質的に同じプロセスによって製造されている。従って、フォトダイオード抵抗素子１０は、ｐ＋型領域３１とｎ型領域３２との積層構造を有し、図３（ｂ）に示したフォトダイオード１４と同様な断面構成を有しているとみなすことができる。また、フォトダイオード抵抗素子１０の不純物濃度分布も、フォトダイオード１４の不純物濃度分布と実質的に同じプロファイルを有しているとみなすことができる。従って、フォトダイオード１４とフォトダイオード抵抗素子１０の空乏化電位はほぼ一致しているとみなすことができる。
【００２６】
また、フォトダイオード抵抗素子１０は、ｎ型領域３２を抵抗素子として用いたものである。従って、ｎ側領域３２の一方の端子には、電源３３による正電圧が印加されている。また、ｎ側領域３２の他方の端子には、定電流源１１が接続されている。
【００２７】
なお、フォトダイオード１４は、ＣＭＯＳイメージセンサ１の画素部２内にマトリックス状に複数配置されている。一方、フォトダイオード抵抗素子１０はＣＭＯＳイメージセンサ１のチップ端部に配置されたＰＤ電位モニター回路８内に形成されている。よって、フォトダイオード１４とフォトダイオード抵抗素子１０は同一製造工程によって製造することができる。
【００２８】
図４（ｃ）は、フォトダイオード抵抗素子１０及び定電流源１１のポテンシャルカーブを示す。フォトダイオード抵抗素子１０すなわちｎ型領域３２の抵抗値をＲとした場合、フォトダイオード抵抗素子１０においてＩＲの電圧降下が生じるため、空乏化電位モニター端子２２にはフォトダイオード抵抗素子１０の空乏化電位２３よりもＩＲだけ低いモニター電位３４が出力される。フォトダイオード抵抗素子１０による電圧降下（ＩＲ）を空乏化電位２３に対して無視できるほど小さくすることによって、モニター電位３４をフォトダイオード抵抗素子１０の空乏化電位２３としてみなすことができる。
【００２９】
５極管領域で動作するｎ型ＭＯＳトランジスタのチャネルの幅（Ｗ）及び長さ（Ｌ）を適切に設定することによって、定電流源１１から比較的小さい電流Ｉを安定して流すことが望ましい。例えば、Ｉ＝１μＡ程度にすることが望ましい。また、フォトダイオード抵抗素子１０についても同様に幅（Ｗ）及び長さ（Ｌ）を適切に設定することによって、抵抗Ｒを比較的小さくすることが望ましい。例えば、Ｒ＝１０ｋΩ程度にすることが望ましい。また、電源電圧をＶｄｄとすると、最低でも１０×ＩＲ＜Ｖｄｄの関係を満たすように実際の回路設計を行うことが望ましい。
【００３０】
このように、ＰＤ電位モニター回路８は、フォトダイオード抵抗素子１０の空乏化電位２３を介して、単位画素９内のフォトダイオード１４の空乏化電位を間接的にモニターすることができる。モニター端子２２に出力されるモニター電圧３４は、読出し電圧発生回路７及びレベルシフト回路４によって、第１の読出し用トランジスタ１５のしきい電圧レベルなどが加味されて、単位画素９内の第１の読出し用トランジスタ１５のゲートに印加される。
【００３１】
以上説明したように、フォトダイオード１４の空乏化電位２３は製造条件のバラツキなどによりウェーハ或いはロットごとに変動する。そこで、フォトダイオード１４の空乏化電位２３を、ＰＤ電位モニター回路８を用いて間接的にチップ毎にモニターする。そして、ゲート下電位（High）３０ｂがフォトダイオード１４の空乏化電位２３よりも高くなる関係を維持し、且つ第１の読出し用トランジスタ１５のＤＣ特性を劣化させることが無い電圧レベルを、フォトダイオード１４のゲートに印加して信号電荷の読出し動作を行う。すなわち、装置毎に変動するフォトダイオード空乏化電位レベルに対して、残像特性が劣化しないように（フォトダイオード空乏化電位）＜（ゲート下電位）の関係を保つことのできる最小の電圧レベルを読出しゲートに印加するので、ＤＣ不良の発生を最小限に押さえながら、残像特性の劣化のない固体撮像装置を提供することができる。
【００３２】
また、空乏化電位が高くなる方向、つまり残像特性が悪い方向にバラツいたフォトダイオードを有する装置に対してのみ、比較的高い読出し電圧をゲートに印加すればよいので、ＤＣ不良の起きる確率が小さくしながら、残像特性の劣化のない固体撮像装置を提供することができる。
【００３３】
（第２の実施の形態）
本発明の第２の実施の形態では、図４（ａ）に示した電源３３とフォトダイオード抵抗素子１０との間に第２の読出し用トランジスタ３６を更に直列に接続した場合について説明する。第２の実施の形態に係るＣＭＯＳイメージセンサは図１に示した全体構成を有し、単位画素９及び読出し電圧発生回路７は図２に示した回路構成をそれぞれ有する。従って、第１の実施の形態と重複する構成について説明を省略する。
【００３４】
図５（ａ）は、本発明の第２の実施の形態に係るＰＤ電位モニター回路の回路図である。ＰＤ電位モニター回路は、単位画素内のフォトダイオードと同様な不純物濃度分布を有するフォトダイオード抵抗素子１０と、フォトダイオード抵抗素子１０の一方の端子に正電圧を印加する電源３３と、フォトダイオード抵抗素子１０の他方の端子に直列に接続された定電流源１１とを具備し、定電流源１１とフォトダイオード抵抗素子１０との間のモニター電位３５を出力する。この点は、第１の実施の形態において図４（ａ）を参照して示したＰＤ電位モニター回路と同様である。
【００３５】
第２の実施の形態では、ＰＤ電位モニター回路は、電源３３とフォトダイオード抵抗素子１０との間に直列に接続された第２の読出し用トランジスタ３６を更に具備する。従って、ＰＤ電位モニター回路は、電源３３、第２の読出し用トランジスタ３６、フォトダイオード抵抗素子１０、および定電流源１１が直列に接続された回路構成を有する。また、第２の読出し用トランジスタ３６の読出しゲート４１の電圧レベルを変化させながら、定電流源１１とフォトダイオード抵抗素子１０との間の電位が最大値を取るときの読出しゲート４１の電位レベルをも出力している。
【００３６】
図５（ｂ）は、定電流源１１、フォトダイオード抵抗素子１０、及び第２の読出し用トランジスタ３６の実際の素子構成を示す断面図である。ここでも、定電流源１１として５極管領域で動作するｎ型ＭＯＳトランジスタを使用する。フォトダイオード抵抗素子１０は、フォトダイオードと同様に、ｐ＋型領域３１とｎ型領域３２との積層構造を有し、ｎ型領域３２を抵抗素子として用いたものである。また、フォトダイオード抵抗素子１０は、フォトダイオードと同じ不純物濃度分布を有する。従って、フォトダイオードとフォトダイオード抵抗素子１０の空乏化電位は一致している。
【００３７】
図５（ｃ）は、定電流源１１、フォトダイオード抵抗素子１０、及び第２の読出し用トランジスタ３６のポテンシャルカーブを示す模式図である。ここでは、第２の読出し用トランジスタ３６の読出しゲート下電位３７ａが、フォトダイオード抵抗素子１０の空乏化電位２３よりも十分小さい場合を示している。
【００３８】
フォトダイオード抵抗素子１０すなわちｎ型領域３２の抵抗値をＲ１とした場合、フォトダイオード抵抗素子１０においてＩＲ１の電圧降下が生じる。また、第２の読出し用トランジスタ３６のオン抵抗値をＲ２とした場合、第２の読出し用トランジスタ３６においてＩＲ２の電圧降下が生じる。従って、ゲート下ポテンシャルモニター端子３５には、読出しゲート下電圧３７ａよりもＩ（Ｒ１＋Ｒ２）だけ小さい電圧レベルが現れる。
【００３９】
これに対して、第２の読出し用トランジスタ３６の読出しゲート４１の電圧レベルを上げていくと、図５（ｄ）に示すようなポテンシャルカーブを示すようになる。すなわち、読出しゲート４１の電圧レベルの上昇に伴い、読出しゲート下電位３７ｂが高くなると同時に、ゲート下ポテンシャルモニター端子３５に現れる電圧レベルも上昇する。
【００４０】
しかしながら、フォトダイオード抵抗素子１０の空乏化電位２３は、不純物濃度分布によって定まり、印加される電圧レベルによっては変化しない。従って、フォトダイオード抵抗素子１０の電圧レベルは、図５（ｄ）に示した状態（空乏化電位２３）よりも高くなることが無い。これに伴って、ゲート下ポテンシャルモニター端子３５に現れる電圧レベルも図５（ｄ）に示した状態よりも高くなることが無い。
【００４１】
そこで、第２の読出し用トランジスタ３６の読出しゲート４１の電圧レベルを変化させながら、ゲート下ポテンシャルモニター端子３５に現れる電圧レベルが最大値を取るときの読出しゲート４１の電位レベルを出力する。そして、この時の読出しゲート下電位３７ｂを、フォトダイオード抵抗素子１０の空乏化電位２３として近似的にモニターする。すなわち、第２の読出し用トランジスタ３６による電圧降下（ＩＲ２）を空乏化電位２３に対して無視できるほど小さくすることによって、読出しゲート下電位３７ｂをフォトダイオード抵抗素子１０の空乏化電位２３としてみなすことができる。
【００４２】
５極管領域で動作するｎ型ＭＯＳトランジスタのチャネルの幅（Ｗ）及び長さ（Ｌ）を適切に設定することによって、定電流源１１から比較的小さい電流Ｉを安定して流すことが望ましい。例えば、Ｉ＝１μＡ程度にすることが望ましい。また、フォトダイオード抵抗素子１０についても同様に幅（Ｗ）及び長さ（Ｌ）を適切に設定することによって、抵抗Ｒ１を比較的小さくすることが望ましい。例えば、Ｒ１＝１ｋΩ程度にすることが望ましい。更に、第２の読出し用トランジスタ３６についても同様にチャネルの幅（Ｗ）及び長さ（Ｌ）を適切に設定することによって、そのオン抵抗値Ｒ２を比較的小さくすることが望ましい。例えば、Ｒ２＝１０ｋΩ程度にすることが望ましい。また更に、ゲート下ポテンシャルモニター端子３５には、読出しゲート下電位３７ｂよりもＩ（Ｒ１＋Ｒ２）だけ小さなモニター電圧３８が現れる。よって、電源電圧をＶｄｄとすると、最低でも１０×Ｉ（Ｒ１＋Ｒ２）＜Ｖｄｄの関係を満たすように実際の回路設計を行うことが望ましい。
【００４３】
以上説明したように、ＰＤ電位モニター回路が、第２の読出し用トランジスタ３６のゲート下電位をモニターすることによっても、（フォトダイオード空乏化電位）＜（ゲート下電位）の関係を保つことのできる最小の電圧レベルをフォトダイオードの読出しゲートに印加することができる。よって、第２の実施の形態によっても、ＤＣ不良の発生を最小限に押さえながら、残像特性の劣化のない固体撮像装置を提供することができる。
【００４４】
上記のように、本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４５】
例えば、第１及び第２の実施の形態では、固体撮像装置としてＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこれに限定されず、１次元の光センサ（ラインセンサ）にも適用できることは言うまでも無い。また、定電流源として５極管領域で動作させたＭＯＳ型トランジスタを用いた場合について説明したが、定電流源はこれに限定されるものではない。更に、単位画素９の回路構成についても、図２に示した構成に限定されることない。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、ＤＣ歩留りが高く、且つフォトダイオードの残像特性バラツキが低い固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの全体構成を示すブロック図である。
【図２】単位画素、ＰＤ電位モニター回路、及び読出し電圧発生回路の具体的な回路構成を示す回路図である。
【図３】図３（ａ）は、フォトダイオードの読出し動作を説明する為に簡略化した単位画素の回路構成を示す回路図である。図３（ｂ）は、第１の読出し用トランジスタ及びフォトダイオードの実際の素子構成を示す断面図である。図３（ｃ）は、第１の読出し用トランジスタのゲート下電位及びフォトダイオードの空乏化電位のポテンシャルカーブを示す模式図であり、第１の読出し用トランジスタがオフ状態を示す。図３（ｄ）は、図３（ｃ）に同様なポテンシャルカーブを示す模式図であり、第１の読出し用トランジスタがオフ状態を示す。
【図４】図４（ａ）は、第１の実施の形態に係るＰＤ電位モニター回路の回路図である。図４（ｂ）は、定電流源及びフォトダイオード抵抗素子の実際の素子構成を示す断面図である。図４（ｃ）は、定電流源及びフォトダイオード抵抗素子のポテンシャルカーブを示す模式図である。
【図５】図５（ａ）は、第２の実施の形態に係るＰＤ電位モニター回路の回路図である。図５（ｂ）は、定電流源、フォトダイオード抵抗素子、及び第２の読出し用トランジスタの実際の素子構成を示す断面図である。図５（ｃ）は、定電流源、フォトダイオード抵抗素子、及び第２の読出し用トランジスタのポテンシャルカーブを示す模式図である（その１）。図５（ｄ）は、定電流源、フォトダイオード抵抗素子、及び第２の読出し用トランジスタのポテンシャルカーブを示す模式図である（その２）。
【図６】図６（ａ）は、従来技術に係るフォトダイオードの読出し動作を説明する為に簡略化した単位画素の回路構成を示す回路図である。図６（ｂ）は、読出し用トランジスタ及びフォトダイオードの実際の素子構成を示す断面図である。図６（ｃ）は、読出し用トランジスタのゲート下電位及びフォトダイオードの空乏化電位のポテンシャルカーブを示す模式図であり、読出し用トランジスタがオフ状態を示す。図６（ｄ）は、図６（ｃ）に同様なポテンシャルカーブを示す模式図であり、読出し用トランジスタがオフ状態を示す。
【符号の説明】
１  ＣＭＯＳイメージセンサ
２  画素部
３  垂直シフトレジスタ
４  レベルシフト回路
５  水平シフトレジスタ
６  タイミング発生回路
７  読出し電圧発生回路
８  ＰＤ電位モニター回路
９  単位画素
１０  フォトダイオード抵抗素子
１１、１２  定電流源
１３、１６〜１８  ＭＯＳトランジスタ
１４  フォトダイオード
１５  第１の読出し用トランジスタ
２５  信号電荷
２８、３１  ｐ＋型領域
２９、３２  ｎ型領域
３０ａ、３０ｂ、３７ａ、３７ｂ  ゲート下電位
２３  空乏化電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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