(57)【特許請求の範囲】
【請求項１】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴とする画像処理装置。
【請求項２】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として書込制御信号を生成する書込制御信号生成手段とを備えていることを特徴とする画像処理装置。
【請求項３】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号として読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴とする画像処理装置。
【請求項４】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段と、
上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として第２制御信号を出力する第２制御信号生成手段とを備え、
上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力することを特徴とする画像処理装置。
【請求項５】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、
上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうち読み出しを制御する制御信号として第４制御信号を出力する第４制御信号生成手段とを備え、
上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力することを特徴とする画像処理装置。
【請求項６】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。
【請求項７】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段とを備え、
上記第１制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴とする画像処理装置。
【請求項８】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段とを備え、
上記第３制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。
【請求項９】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、
上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、
上記減算手段の出力値に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。
【請求項１０】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えているとともに、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、
上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、
上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、
上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴とする画像処理装置。
【請求項１１】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段と、
上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第２制御信号を出力する第２制御信号生成手段とを備え、
上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力するとともに、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、
上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第４制御信号を出力する第４制御信号生成手段とを備え、
上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力することを特徴とする画像処理装置。
【請求項１２】
１ライン分の画像データを記憶するラインメモリと、
上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、
ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、
上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、
上記画像データ書込／読出制御手段は、
上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、
上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段とを備え、
上記第１制御信号に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、
上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、
上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段とを備え、
上記第３制御信号に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、原稿を主走査方向に向かって１ライン毎読み取り、得られた１ライン分の画像データから、画素カウンタを用いて無効画素を切取り、有効画像領域のみをラインメモリに記憶させる手段を備えたデジタル複写機などの画像処理装置に関するものである。
【０００２】
【従来の技術】
従来より、画像処理装置の一種であるデジタル複写機においては、ＣＣＤ（Charge Coupled Device)により読み取られた原稿に対応する画像データをＡＤ変換した後、メモリに記憶させ、メモリに蓄積された画像データに対して各種画像処理を行うようになっている。上記メモリに蓄積された画像データは、画像処理された後、レーザシステムユニット（ＬＳＵ）から印刷データとして出力される。
【０００３】
上記メモリとしては、容量を節約するために先入れ先出し型のラインメモリが使用されることが多い。このラインメモリにおけるデータの読込および書込のタイミングは、ラインメモリリード・ライト制御部において行われる。
【０００４】
また、上記画像処理が行われた画像データは、上記ＬＳＵから印刷データとして出力される前に、主走査方向にＣＣＤや画像処理で得られた無効な画像領域を削除（マスク）する必要がある。
【０００５】
ここで、従来のデジタル複写機におけるラインメモリにおける画像データの書込／読出処理と、画像データのマスク処理とについて、図１１および図１２を参照しながら以下に説明する。
【０００６】
図１１は、従来の画像処理装置にラインメモリリード・ライト制御部のブロック図を示し、図１２は、図１１で示したラインメモリリード・ライト制御部での各種信号のタイミングチャートを示す。なお、図１１に示す○で囲った数字、例えば▲１▼などは、図１２に示すタイミングチャートの各信号に付記した○で囲った数字に対応している。
【０００７】
上記ラインメモリ・ライト制御部では、図１１に示すように、カウンタＣに水平同期信号ｈ sync が入力されると、該カウンタＣはカウントアップを開始し、カウント値を示す無効画素カウンタ値ＣＮＴ Cを後段の比較器Ｃと比較器Ｄに出力する。
【０００８】
上記比較器Ｃには、上記無効画素カウンタ値ＣＮＴ Cの他に、有効画素開始位置記憶部（レジスタ）から出力された有効画素開始情報ＡＲＥＡ strt が入力される。この有効画素開始情報ＡＲＥＡ strt としては、上記水平同期信号ｈ sync から有効領域開始までのクロック数が使用される。これにより、比較器Ｃは、有効画素の開始位置よりもカウント値が大きくなった場合、有効領域開始信号ｓｅｌ１を出力する。
【０００９】
一方、上記比較器Ｄには、上記無効画素カウンタ値ＣＮＴ Cの他に、有効画素終了位置記憶部（レジスタ）から出力された有効画素終了位置情報ＡＲＥＡ encが入力される。この有効画素終了位置情報ＡＲＥＡ encとしては、上記水平同期信号ｈ sync から有効領域終了までのクロック数が使用される。これにより、比較器Ｄは、有効画素の終了位置よりもカウント値が大きくなった場合、有効領域終了信号ｓｅｌ２を出力する。
【００１０】
上記有効領域開始信号ｓｅｌ１と有効領域終了信号ｓｅｌ２とを後段のＮＯＲゲートにより論理和の否定を求め、これを画像有効領域信号ＳＥＬとしてセレクタに出力される。ここで、画像有効領域信号ＳＥＬは、セレクタにおける制御信号となる。上記セレクタは、後述するラインメモリからの出力画像データＯＵＴ data と、図示しないマスク処理部からの画像マスクデータＭＳＫ data とが入力され、上記画像有効領域信号ＳＥＬに基づいて、有効領域であると判定すれば、上記出力画像データＯＵＴ data を印刷データＶ data として出力し、有効領域外であると判定すれば、無効画素と判断し、上記画像マスクデータＭＳＫ data により画像をマスクして、マスクした画像データを印刷データＶ data として出力する。
【００１１】
上記水平同期信号ｈ sync は、上記カウンタＣの他にリセット回路に入力される。
【００１２】
上記リセット回路は、メモリ書き込み開始記憶部（レジスタ）からのメモリ書込開始情報（水平同期信号ｈ sync からの遅延クロック数）が入力され、このメモリ書込開始情報に基づいて遅延したタイミングで後段のラインメモリアドレス制御部（変倍制御）にリセット信号ＲＳＴ１を出力する。例えば、上記メモリ書き込み開始記憶部に遅延クロック数として『８』が記憶されている場合、リセット回路からラインメモリアドレス制御部に水平同期信号ｈ sync から８クロックの間リセット信号ＲＳＴ１が入力されるようになる。つまり、上記ラインメモリアドレス制御部は、水平同期信号ｈ sync の入力後、９クロックから書き込みアドレスのカウントアップを開始することになる。
【００１３】
また、上記リセット回路は、メモリ読み出し開始記憶部（レジスタ）からのメモリ読出開始情報（水平同期信号ｈ sync からの遅延クロック数）が入力され、このメモリ読出開始情報に基づいて遅延したタイミングで後段のラインメモリアドレス制御部（変倍制御）にリセット信号ＲＳＴ２を出力する。
【００１４】
上記ラインメモリアドレス制御部は、入力されたリセット信号ＲＳＴ１とリセット信号ＲＳＴ２とに基づいて、ラインメモリへの画像データの書き込みおよび読み出しを行うためのアドレス信号を生成する部分である。ここで生成される書込用のアドレス信号（アドレス信号ＷＲ addr ）は、後段の比較器Ａに入力され、読出用のアドレス信号（アドレス信号ＲＤ addr ）は、後段の比較器Ｂに入力される。
【００１５】
上記ラインメモリアドレス制御部では、例えば、５０％変倍処理を行う場合、１，３，５と書込信号が作成されるような制御を行うと、ラインメモリには入力画像が半分の画素数に間引かれて記憶されるように、アドレス信号ＷＲ addr を生成するようになっている。
【００１６】
また、上記リセット回路からのリセット信号ＲＳＴ１は、ラインメモリアドレス制御部とは別にカウンタＡに出力され、リセット信号ＲＳＴ２は、上記カウンタＡとは別に設けられたカウンタＢに出力される。
【００１７】
上記カウンタＡは、リセット信号ＲＳＴ１が解除されるとカウントアップを開始し、書込制御カウンタ値ＣＮＴ Aを比較器Ａに出力する。また、上記カウンタＢは、リセット信号ＲＳＴ２が解除されるとカウントアップを開始し、読出制御カウンタ値ＣＮＴ Bを比較器Ｂに出力する。
【００１８】
上記比較器ＡおよびＢは、複数の比較器とＯＲゲートとで構成されている。
【００１９】
上記比較器Ａは、書込制御カウンタ値ＣＮＴ Aとアドレス信号ＷＲ addr とが入力され、書込信号／ＷＥをラインメモリ出力するようになっている。つまり、上記比較器Ａは、ラインメモリ記憶レジスタ（図示せず）に１，３が記憶されているとすると、カウンタ値が１の時有効になる比較器とカウンタ値が３になると有効になる比較器および比較器の出力の論理和を取るゲートからなっている。これにより、カウンタが１，３のとき書込信号／ＷＥを出力する回路を構成することができる。
【００２０】
同様にして、上記比較器Ｂは、読出制御カウンタ値ＣＮＴ Bとアドレス信号ＲＤ addr とが入力され、読出信号／ＲＥをラインメモリに出力するようになっている。
【００２１】
上記ラインメモリは、画像データの書込開始と読出開始とが独立して制御されており、水平同期信号ｈ sync から任意に可変とする必要があるために書き込み用および読み出し用に専用にカウンタ（カウンタＡ，カウンタＢ）が必要となっている。
【００２２】
ここで、上記比較器Ａは、カウンタＡのカウント値である書込制御カウンタ値ＣＮＴ Aとラインメモリアドレス制御部の出力する間引き制御された書き込みアドレス信号であるアドレス信号ＷＲ addr とを比較する。一般に、両者の比較は下位ビットのみとして回路規模を小さくしている場合が多い。
【００２３】
上記の比較器Ａにおいて、書込制御カウンタ値ＣＮＴ Aとアドレス信号ＷＲ addr とが同じ（下位ビットが同じ）だった場合は、書込信号／ＷＥをラインメモリに出力する。
【００２４】
ラインメモリは、書込信号／ＷＥを受け取ると、入力画像データＩＮ data を記憶する。
【００２５】
同様にして、上記比較器Ｂにおいて、カウンタＢのカウント値である読出制御カウンタ値ＣＮＴ Bとラインメモリアドレス制御部の出力する間引き制御されたアドレス信号ＲＤ addr とを比較し、例えば下位ビットが同じだった場合は、読出信号／ＲＥをラインメモリに出力する。
【００２６】
ラインメモリは、読出信号／ＲＥを受け取ると、記憶された画像データを出力画像データＯＵＴ data として読み出される。読み出された画像データは、セレクタに入力され、ここで、画像有効領域信号ＳＥＬに基づいて有効領域であるか無効領域であるかが判断され、有効領域であればそのまま画像データは印刷データＶ data として出力され、無効領域であればマスクされマスクデータが印刷データＶ data として出力される。
【００２７】
【発明が解決しようとする課題】
しかしながら、従来の画像処理装置では、ラインメモリへの画像データの書込／読出において使用されるアドレスカウンタと画素位置カウンタとで別々のリセット信号を用いるため、それぞれのリセット信号に対応したカウンタ回路（カウンタＡ，カウンタＢ、カウンタＣ）を別々に設ける必要がある。
【００２８】
また、通常、ラインメモリは、画像処理装置において複数存在し、それぞれがフィルタ、電子変倍用の画像データを記憶するようになっている。このため、複数のラインメモリそれぞれがカウンタ回路を持ち固有のリセット制御を行う場合には、回路規模の増大、回路の煩雑化、制御の複雑化などの種々の問題を招来していた。
【００２９】
本発明は、上記の問題点を解消するためになされたもので、その目的は、ラインメモリのアドレスカウンタと画素位置カウンタとを共通のカウンタ回路を使用することで、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることのできる画像処理装置を提供することにある。
【００３０】
【課題を解決するための手段】
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として書込制御信号を生成する書込制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号として読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号として第２制御信号を出力する第２制御信号生成手段とを備え、上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうち読み出しを制御する制御信号として第４制御信号を出力する第４制御信号生成手段とを備え、上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段とを備え、上記第１制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの書き込みを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成し、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段とを備え、上記第３制御信号に基づいて上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号のうちの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、上記水平同期信号から上記ラインメモリへの画像データの読出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、上記減算手段の出力値に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えているとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えていることを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第２制御信号を出力する第２制御信号生成手段とを備え、上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力するとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第４制御信号を出力する第４制御信号生成手段とを備え、上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力開始する第１制御信号生成手段とを備え、上記第１制御信号に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成するとともに、上記水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段とを備え、上記第３制御信号に基づいて上記ラインメモリへの画像データの読み出しを制御する制御信号を生成することを特徴としている。
本発明の画像処理装置は、上記の課題を解決するために、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて、１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし、上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記無効画素カウント手段によるカウント値に基づいて、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することを特徴としている。
【００３１】
上記の構成によれば、画像データ書込／読出制御手段が、無効画素カウント手段によるカウント値に基づいて、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することで、従来、無効画素カウント手段とは別に、ラインメモリに対する画像データの書込および読出を制御する制御信号を生成するために必要であったカウント手段（ラインメモリのアドレスカウンタ）を設ける必要がなくなる。
【００３２】
これにより、ラインメモリのアドレスカウンタと画素位置カウンタ（無効画素カウント手段）とを共通化することができるので、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができる。
【００３３】
具体的には、上記ラインメモリのアドレスをカウントするために、カウンタ回路よりも回路規模の小さい減算器を用いることが考えられる。この減算器を用いることで、画像処理装置における回路規模の縮小化、簡略化をさらに図ることができる。
【００３４】
このような減算器（減算手段）を用いた画像データ書込／読出制御手段として、以下のようなものが考えられる。
【００３５】
まず、ラインメモリへの画像データの書込を制御するための書込制御信号を生成する例として、以下の画像処理装置が考えられる。
【００３６】
上記画像データ書込／読出制御手段は、水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えたものが考えられる。
【００３７】
また、ラインメモリからの画像データの読出を制御するための読出制御信号を生成する例として、以下の画像処理装置が考えられる。
【００３８】
上記画像データ書込／読出制御手段は、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えたものが考えられる。
【００３９】
このように、減算手段（減算器）を用いた場合に回路規模が縮小できる理由としては、以下のようなことが考えられる。
【００４０】
例えば、カウンタ回路として８ビットカウンタでは、９６ゲート必要であるのに対して、８ビット減算器では４０ゲートのゲート数がそれぞれ必要である。したがって、書込制御カウンタ（書込用のアドレスカウンタ）と読込制御カウンタ（読込用のアドレスカウンタ）とがそれぞれ減算器に変わることで、１ラインメモリにつき、（９６−４０）×２＝１１２ゲートの削減になる。
【００４１】
しかも、ラインメモリは複数個必要であるので、一つのラインメモリに対して書込と読込の回路とが必要となるので、ラインメモリを例えば５０ライン分持つ場合には、１１２×５０＝５６００ゲートの削減となり、回路の簡略化とコストダウンとを図ることができる。
【００４２】
また、上記画像データ書込／読出制御手段の他の例としては、以下のようなものが挙げられる。
【００４３】
画像データの書込制御を行う場合には、上記画像データ書込／読出制御手段として、水平同期信号からラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力する第１制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第２制御信号を出力する第２制御信号生成手段とを備え、上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力する構成としてもよい。
【００４４】
また、画像データの読出し制御を行う場合には、上記画像データ書込／読出制御手段として、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第４制御信号を出力する第４制御信号生成手段とを備え、上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力するようにしてもよい。
【００４５】
上記第１〜第４制御信号生成手段は、何れも入力信号を比較し、この比較結果に基づいて制御信号を出力するようになっており、リセット信号によってリセット動作を行う必要ない。つまり、上記の構成では、水平同期信号に基づいてリセット信号を生成するリセット回路を必要としないので、画像処理装置のトータルとしての回路の簡略化とコストダウンとを図ることができる。
【００４６】
【発明の実施の形態】
本発明の一実施の形態について以下に説明する。なお、本実施の形態では、本発明の画像処理装置をデジタル複写機に適用した場合について説明する。
【００４７】
本実施の形態で説明するデジタル複写機は、ファクシミリ動作とともに、コピー動作およびプリンタ動作を行うことができる複合機能を有している。図２は、本実施の形態に係るデジタル複写機３０の概略構成を示す図である。
【００４８】
すなわち、上記デジタル複写機３０本体は、図２に示すように、大きく分けてスキャナ部３１とレーザ記録部３２とで構成されている。
【００４９】
上記スキャナ部３１は、該デジタル複写機３０における画像入力装置として、原稿画像を読取るために設けられるものであり、透明ガラスから成る原稿載置台３５に加えて、両面自動原稿送り装置（Reversing Automatic Document Feeder 、以下ＲＡＤＦと略称する）３６およびスキャナユニット４０を有している。
【００５０】
上記スキャナ部３１は、原稿載置台３５上に載置された原稿から１枚毎にその画像を順次読取ってゆく。そして、該スキャナ部３１にて読み取られた原稿画像は、画像データとして後述する画像データ入力部へと送られ、画像データに対して所定の画像処理が施される。
【００５１】
上記ＲＡＤＦ３６は、所定の原稿トレイ（図示せず）にセットされた原稿を、１枚ずつ上記原稿載置台３５に搬送する。そして、スキャナユニット４０による原稿画像の読取りが行われた後、所定の取り出し位置にまで搬出する機能を有している。また、上記ＲＡＤＦ３６は、スキャナユニット４０による原稿画像の読取り後、原稿を裏返し、再び原稿載置台３５に搬送することもできる。
【００５２】
したがって、ＲＡＤＦ３６は、原稿の片面だけを読取る場合に用いる片面用搬送路に加えて、両面を読取る場合に使用する両面用搬送路、使用する搬送路を切換えるためのガイド、各搬送路における原稿の状態を確認するためのセンサおよび制御部などを有している。このようなＲＡＤＦ３６を用いて、スキャナ部３１では、原稿における両面の画像を、スキャナユニット４０に読取らせることが可能となっている。なお、ＲＡＤＦ３６の詳細な構成は周知であるので、本実施の形態においては説明を省略する。
【００５３】
上記原稿載置台３５上の原稿の画像を読み取るためのスキャナ部３１を構成するスキャナユニット４０は、原稿面上を露光するランプリフレクターアセンブリ４１と、原稿からの反射光像を光電変換素子（ＣＣＤ）に導くための原稿からの反射光を反射する第１反射ミラー４２ａを搭載してなる第１走査ユニット４０ａ、また、第１反射ミラー４２ａからの反射光像を光電変換素子（ＣＣＤ）に導くための第２、第３反射ミラー４２ｂ、４２ｃを搭載してなる第２走査ユニット４０ｂ、原稿からの反射光像を上述した各反射ミラーを介して電気的画像信号に変換する光電変換素子（ＣＣＤ）上に結像させるための光学レンズ４３、および原稿からの反射光像を電気的画像信号に変換する上述したＣＣＤ素子４４から構成される。
【００５４】
上記スキャナ部３１は、上記ＲＡＤＦ３６とスキャナユニット４０の関連した動作により、原稿載置台３５上に読み取るべき原稿を順次載置させながら、原稿載置台３５の下面に沿ってスキャナユニット４０を移動させて原稿画像を読み取るように構成されている。
【００５５】
特に、上記第１走査ユニット４０ａは、原稿載置台３５に沿って図面の左から右へと一定の走行速度Ｖで走行され、また、上記第２走査ユニット４０ｂは、上記第１走査ユニット４０ａの走行速度Ｖに対して半分、すなわちＶ／２の速度で該第１走査ユニット４０ａと同一方向に平行に走査制御される。
【００５６】
これにより、原稿載置台３５上に載置された原稿の画像を１ライン毎に順次ＣＣＤ素子４４へと結像させて画像を読み取ることになる。
【００５７】
原稿画像をスキャナユニット４０にて読み取ることにより得られた画像データは、後述する画像処理部へ送られ、各種処理が施された後、画像処理部のメモリに一旦記憶され、出力指示に応じてメモリ内の画像を読み出してレーザ記録部３２に転送して記録シート上に画像を形成させる。
【００５８】
レーザ記録部３２は、画像を形成させるための記録材であるシートの搬送系、レーザ書込ユニット（ＬＳＵ）４６、および画像を形成するための電子写真プロセス部４７を備えている。
【００５９】
上記ＬＳＵ４６は、上述したスキャナユニット４０にて読み取った後のメモリから読み出した画像データ、または外部の装置から転送されてきた画像データに応じてレーザ光を出射する半導体レーザ光源、レーザ光を等角速度偏向するポリゴンミラー、等角速度で偏向されたレーザ光が電子写真プロセス部４７を構成する感光体ドラム上で等角速度で偏向されるように補正するｆ−θレンズなどを有している。
【００６０】
上記電子写真プロセス部４７は、周知の感光体ドラムの周囲に帯電器、現像器、転写器、剥離器、クリーニング器、除電器を備えている。
【００６１】
上記電子写真プロセス部４７の下方には、シート搬送系としてのシート搬送機構５０が配置されている。
【００６２】
上記シート搬送機構５０は、電子写真プロセス部４７に記録紙を供給するとともに、記録紙上に転写された画像を定着させ、さらにシートを外部に排出するものであり、搬送部３３、カセット給紙装置５１〜５３、手差し給紙装置５４、定着器４９、再供給経路５６、排紙ローラ５７、両面複写ユニット５５および後処理装置３４を備えている。
【００６３】
上記搬送部３３は、電子写真プロセス部４７における所定の転写位置にカセット給紙装置５１〜５３、手差し給紙装置５４、または再供給経路５６からの記録紙を搬送するためのものである。転写位置には、上記転写器が配置されている。
【００６４】
カセット給紙装置５１〜５３は、転写するための記録紙を収納しておくとともに、転写時に記録紙を搬送部３３に送込むためのものである。
【００６５】
また、手差し給紙装置５４は、カセット給紙装置５１〜５３に収納されていない型の記録紙を、搬送部３３に供給するための装置である。
【００６６】
両面複写ユニット５５は、トナー像の定着後、記録紙の裏面に画像を形成するために、記録紙を搬送部３３に再供給するためのものである。
【００６７】
また、再供給経路５６は、画像形成後の記録紙を上記両面複写ユニット５５に搬送するための経路である。
【００６８】
排紙ローラ５７は、定着器４９から排出された記録紙を、後処理装置３４または上記再供給経路５６のいずれかに供給するための搬送ローラである。
【００６９】
上記後処理装置３４は、排出された記録紙に対してステープル処理などの後処理を施すためのものである。なお、本後処理装置３４は、周知の構成構成であるので詳細な説明は省略する。
【００７０】
ここで、上記構成のデジタル複写機３０の制御システムについて、図３のブロックを参照しながら以下に説明する。
【００７１】
図３に示すように、デジタル複写機３０は、図２に示した各部材に加えて、制御システムを構成するボードとして、オペレーションパネルボード１００、マシンコントロールボード２００、ＣＣＤボード３００、メイン画像処理ボード４００、サブ画像処理ボード５００および拡張ボード群（プリンタボード６０１、機能拡張ボード６０２、ＦＡＸボード６０３）６００を備えている。これらのボードは、デジタル複写機３０における各部材の制御を行うとともに、スキャナ部３１によって読取られた画像を処理するためのものである。
【００７２】
以下、各ボードについて説明する。
【００７３】
（オペレーションパネルボード１００）
図中右上に位置するオペレーションパネルボード１００は、基本的にサブの中央演算処理装置（ＣＰＵ）１０１により制御されており、操作パネル１０３上に配置されたＬＣＤ表示部１０４の表示面、各種モードに関する指示を入力する操作キー群１０５からの操作入力などを管理している。
【００７４】
そして、操作キー群１０５から入力されたデータ、ＬＣＤ表示部１０４のＬＣＤ画面に表示させる情報など操作パネル１０３における各種制御情報を記憶しておるメモリ１０２が設けられている。
【００７５】
上記の構成において、オペレーションパネルボード１００では、サブのＣＰＵ１０１は、メインの中央演算処理装置（ＣＰＵ）４０１との制御データ通信を行い、デジタル複写機３０の動作指示を行うようになっている。
【００７６】
また、メインのＣＰＵ４０１からは、デジタル複写機３０の動作状態を示す制御信号をサブのＣＰＵ１０１へと転送することで、操作パネル１０３のＬＣＤ表示部１０４の画面を通して装置が現在どのような状態にあるのかを操作者に知らせるようになっている。
【００７７】
（マシンコントロールボード２００）
マシンコントロールボード２００は、サブの中央演算処理装置（ＣＰＵ）２０１により全体が制御されており、ＡＤＦ・ＲＡＤＦなどの自動原稿送り装置２０３（図２のＲＡＤＦ３６に相当）、原稿画像を読み取る読み取りスキャナ部２０４（図２のスキャナ部３１に相当）、画像情報を画像として再現するプロセス部２０５（図２の電子写真プロセス部４７に相当）、画像が記録されるシートを収納部からプロセス部２０５へ向かって順次搬送する給紙搬送部２０６（図２のシート搬送機構５０に相当）、画像が記録された用紙を反転させてシートの両面に画像が形成されるように該シートを反転搬送する両面ユニット２０７（図２の両面複写ユニット５５に相当）、画像が記録されたシートに対してステープルなどの後処理を行うフィニッシャ２０８（図２の後処理装置３４に相当）などを管理している。
【００７８】
（ＣＣＤボード３００）
ＣＣＤボード３００は、原稿画像を電気的に読み取るためのＣＣＤ３０１（図２のＣＣＤ素子４４に相当）、ＣＣＤ３０１を駆動する回路（ＣＣＤゲートアレイ）３０２、ＣＣＤ３０１から出力されるアナログデータのゲイン調整などを行うアナログ回路３０３、ＣＣＤ３０１のアナログ出力をデジタル信号に変換して電子データとして出力するＡＤ変換器３０４などから構成され、制御管理はメインのＣＰＵ４０１により行われている。
【００７９】
（メイン画像処理ボード４００）
メイン画像処理ボード４００は、メインのＣＰＵ４０１により制御され、上記ＣＣＤボード３００から送られてきた原稿画像の電子データをもとに、画像の階調性を所望の状態で表現できるように、シェーディング補正、濃度補正、領域分離、フィルタ処理、ＭＴＦ補正、解像度変換、電子ズーム（変倍処理）、ガンマ補正など多値の画像データの状態のまま処理を施す多値画像処理部４０２、処理が施された画像データあるいは処理の手順管理など各種制御情報を記憶させておくメモリ４０３、処理が施された画像情報でもって画像を再現するためにＬＳＵ４６側へとデータを転送制御するレーザーコントローラ４０４などから構成される。
【００８０】
（サブ画像処理ボード５００）
サブ画像処理ボード５００は、メイン画像処理ボード４００とコネクタ接続され、該メイン画像処理ボード４００上のメインのＣＰＵ４０１により制御された２値画像処理部５０１、画像処理の施された２値画像情報、あるいは処理上での制御情報などを記憶管理するメモリおよび該メモリを制御するゲートアレイ５０２、複数枚の原稿画像情報を記憶管理しておき、複数枚の原稿画像を繰り返し所望部数だけ読み出して複数の複写物を生成するためのハードディスクおよびハードディスクを制御するゲートアレイ５０３、外部インターフェイスとしてのＳＣＳＩおよび該ＳＣＳＩを制御するゲートアレイ５０４などから構成されている。
【００８１】
また、前述の２値画像処理部５０１は、多値画像情報を２値画像に変換する処理部、画像を回転する処理部、２値画像の変倍処理を行う２値変倍（ズーム）処理部などから構成され、さらに、ＦＡＸ画像を通信手段を介して送受信することができるようにファックスインターフェイス（ＦＡＸ  Ｉ／Ｆ）も備えている。
【００８２】
続いて、上記構成のデジタル複写機３０におけるコピーモードとしての画像データの処理、画像データの流れについて以下に詳細に説明する。
【００８３】
（コピーモード）
デジタル複写機３０のＲＡＤＦ３６の所定位置にセットされた原稿は、１枚ずつスキャナユニット４０の原稿載置台３５上へと順次供給され、原稿の画像は先に説明したスキャナユニット４０の構成により順次読み取られ、８ビットの電子データとしてメイン画像処理ボード４００へと転送される。
【００８４】
メイン画像処理ボード４００に転送された８ビットの電子データは、８ビットの電子画像データとして多値画像処理部４０２上で所定の処理が施される。
【００８５】
そして、８ビットの電子画像データにガンマ補正等の処理を行いレーザーコントローラ４０４を介してＬＳＵ４６へと送られる。
【００８６】
これにより、デジタル複写機３０のスキャナ部３１にて読み取られた原稿画像は、レーザ記録部３２から階調性のあるコピー画像として出力される。
【００８７】
（コピーモードにおける電子ＲＤＨ機能）
同じくデジタル複写機３０のＲＡＤＦ３６の所定位置にセットされた原稿は、１枚ずつスキャナユニット４０の原稿載置台３５上へと順次供給され、原稿の画像は先に説明したスキャナユニット４０の構成により順次読み取られ、８ビットの電子データとしてメイン画像処理ボード４００へと転送される。
【００８８】
メイン画像処理ボード４００に転送された８ビットの電子データは、８ビットの電子画像データとして多値画像処理部４０２上で所定の処理が施される。
【００８９】
そして、この８ビットの電子画像データは、次にメイン画像処理ボード４００側のコネクタ接続部４０５からサブ画像処理ボード５００側のコネクタ接続部５０５を介してサブ画像処理ボード５００側に送られ、２値画像処理部５０１の多値２値変換部において誤差拡散などの処理と共に、８ビットの電子画像データから２ビットの電子画像データに変換される。
【００９０】
なお、８ビットの電子画像データを誤差拡散などの処理を含めて２ビットの電子画像データに変換しているのは、多値２値変換を行っただけでは画質的に問題が生じるためである。
【００９１】
また、８ビットの電子画像データを２ビットの電子画像データに変換するのは、画像の記憶容量などを考慮するためである。
【００９２】
このようにして変換された２ビットの電子画像データは、原稿１枚毎にハードディスクなどのディスクメモリへと転送されて一時的に記憶管理される。
【００９３】
そして、デジタル複写機３０のＲＡＤＦ３６にセットされた原稿群の全てが読み取り処理されると、先程一時的にハードディスクに記憶された２ビットの電子画像データをゲートアレイの制御により指定された部数だけ繰り返し読み出して、読み出された２ビットの電子画像データは、再度コネクタ接続部４０５，５０５を介してメイン画像処理ボード４００へ送られ、ガンマ補正などの処理を行いレーザーコントローラ４０４を介してＬＳＵ４６へと送られる。
【００９４】
なお、本実施の形態では、全ての原稿群画像が読み取られてから画像群を所望する部数だけ繰り返して読み出すようにする例を示したが、これに限定されるものではなく、１部目の画像出力は所定分の画像が準備できた段階で順次出力するように構成してもよい。
【００９５】
この場合、デジタル複写機３０のスキャナ部３１にて読み取られた原稿画像は、レーザ記録部３２から階調性のあるコピー画像として出力することができる。
【００９６】
ここで、本発明の特徴部分が明確となるように、上記デジタル複写機のブロック図を図１に示し以下に詳細に説明する。
【００９７】
上記デジタル複写機は、図１に示すように、ＣＣＤ３０１により読み取られた画像データをＡＤ変換器３０４でデジタル信号に変換し、このデジタル画像データの１ライン分の画像データを記憶するラインメモリ１と、上記ラインメモリ１への画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段としてのラインメモリリード・ライト制御部２と、ライン画像データの基点であることを示す水平同期信号に基づいて、無効画像領域となる無効画素をカウントする無効画素カウント手段であるカウンタ３と、上記カウンタ３によりカウントされた無効画素を無効画像領域とし、上記ラインメモリ１に記憶された画像データから該無効画像領域を切り取る無効画像切取り手段である無効画素切取部４とを備えている。
【００９８】
上記ラインメモリ１は、ライン方向の画像を記憶する先入れ先出し型のＦＩＦＯメモリであり、画像処理部である前述したメイン画像処理ボード４００あるいはサブ画像処理ボード５００との間で画像データのやりとりを行うようになっている。
【００９９】
上記ラインメモリリード・ライト制御部２は、上記カウンタ３によるカウント値に基づいて、上記ラインメモリ１への画像データの書き込みおよび読み出しを制御する制御信号を生成するようになっている。
【０１００】
上記無効画素切取部４は、上記ラインメモリ１からの画像データに対して、無効画素をマスク（削除）して、上述したＬＳＵ４６に出力するようになっている。なお、上記無効画素切取部４とＬＳＵ４６との間には、図３に示すようなレーザーコントローラ４０４が存在するが図１では説明の便宜上省略している。
【０１０１】
以下に、上記画像処理装置の構成の詳細について説明するが、その前にラインメモリ１と無効画素データとの関係について図４および図５を参照しながら以下に説明する。
【０１０２】
デジタル複写機において１ラインの画像データの基点である水平同期信号は、ＬＳＵ４６によって作成される。作成された水平同期信号は、画素位置カウンタとなるカウンタ３のリセットに使用される。水平同期信号の入力によってリセットされた画素位置カウンタは、クロックが入力される毎に１ずつカウントアップしていく。そして、図示しないマスク処理部では、このカウントアップされた値（以下、カウント値と称する）に基づいて無効画素を判定し、この結果、無効画素と判定した画素を一定濃度でマスクする。この場合、マスク処理を施さないと、無効画素で構成された非画像部分が出力され黒い筋が発生する等の不具合の原因となる。
【０１０３】
一般に、１ラインデータは、有効画像データの両サイド、すなわち主走査方向のはじめと終わりにごみデータ（無効画像データ）が含まれている。したがって、１ラインデータからごみデータを除去した有効画像データのみをラインメモリ（ｆｉｆｏ）１に書き込むようにしなければならない。
【０１０４】
具体的には、図４に示すように、１ラインデータに対する画素カウンタ値（ごみ取り用カウンタ値）が、１，２，３，…，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，ｎ＋４となっている。すなわち、１ラインデータは、ｎ＋４回カウントされることになる。また、ごみデータは、主走査方向のはじめ（ごみ取り用カウンタ値が１，２）と終わり（ごみ取り用カウンタ値ｎ＋３，ｎ＋４）に対応する画素を示し、これら画素を無効画素としている。
【０１０５】
したがって、ラインメモリ１への有効画像データの記憶には、ｆｉｆｏ制御用カウンタ値（１，２，３，…，ｎ）と、ｆｉｆｏ書き込み（ＷＥ）信号とに基づいて行われる。
【０１０６】
一方、ラインメモリ１は、上述したように、１ライン分の画像データ（１ラインデータ）を記憶する記憶素子であり、書込信号／ＷＥが入力されるとアドレス１に１画素記憶し、次の書込信号／ＷＥが入力されるとアドレス２に１画素記憶する。同様にして読出信号／ＲＥが入力される度に１画素ずつ出力するようになっている。
【０１０７】
ここで、ラインメモリ１に入力される書込信号／ＷＥおよび読出信号／ＲＥの制御信号は、従来有効領域に入ったことをＣＰＵ（または専用のカウンタ回路）が検知し、アドレス制御部を経由して制御信号（ブロック図中のラインメモリ書込、読出制御信号）を出力するようになっている。
【０１０８】
本発明の第１画像処理装置について、図５のブロック図および図６のタイミングチャートを参照しながら以下に説明する。
【０１０９】
図５は、図１に示すラインメモリリード・ライト制御部２、無効画素切取部４について具体的に示した制御ブロック図を示す。ここで、図５に示す、無効画素切取部４は、図１１に示す画像処理装置と同様に、有効画素開始位置記憶部１４１、有効画素終了位置記憶部１４２、比較器Ｃ、比較器Ｄ、ＮＯＲゲート１４３、セレクタ１４５を備えており、各動作については図１１に示す画像処理装置と同じであるので、その説明は省略する。
【０１１０】
上記ラインメモリリード・ライト制御部２は、リセット回路１２１、メモリ書き込み開始記憶部（書込開始情報記憶手段）１２２、メモリ読み出し開始記憶部（読出可視情報記憶手段）１２３、ラインメモリアドレス制御部（アドレス正誤手段）１２４、減算器（減算手段）Ａ、減算器（減算手段）Ｂ、比較器（書込制御信号生成手段）Ａ、比較器（読出制御信号生成手段）Ｂを備えた構成となっている。
【０１１１】
まず、ラインメモリ１での画像データの書き込み制御について説明する。
【０１１２】
上記メモリ書き込み開始記憶部１２２には、水平同期信号ｈ sync から数えた有効画素の書き込み開始位置のクロック数が記憶され、必要に応じてリセット回路１２１に出力するようになっている。
【０１１３】
上記リセット回路１２１は、カウンタ３に入力される水平同期信号ｈ sync と同じものが入力されるようになっており、該水平同期信号ｈ sync が入力されてから上記メモリ書き込み開始記憶部１２２が記憶しているクロック数に達するまで後段のラインメモリアドレス制御部１２４にリセット信号ＲＳＴ１を出力するようになっている。
【０１１４】
図６のタイミングチャートでは、８クロックの間リセット信号ＲＳＴ１がローレベルとなり、ラインメモリアドレス制御部１２４をリセット状態にするようになっている。
【０１１５】
そして、９クロック目で、リセット信号ＲＳＴ１がハイレベルとなりラインメモリアドレス制御部１２４のリセットを解除するようになる。このタイミングで、ラインメモリアドレス制御部１２４は、ラインメモリ１に書き込むべきアドレスの算出を開始する。ここで、上記のメモリ書き込み開始記憶部１２２に記憶されているクロック数を変更することにより、リセット信号の長さを調節することができるので、ラインメモリアドレス制御部１２４におけるアドレスの算出開始位置を増減させることが可能となる。
【０１１６】
上記ラインメモリアドレス制御部１２４では、アドレスの算出結果により得られたアドレス信号ＷＲ addr を後段の比較器Ａに出力するようになっている。
【０１１７】
また、上記メモリ書き込み開始記憶部１２２は、書込開始位置ＷＲ strt を減算器Ａに出力するようになっている。
【０１１８】
上記減算器Ａは、無効画素切取部４で使用される無効画素をカウントするカウンタ３からの無効画素カウンタ値ＣＮＴ Cが入力され、入力された上記書込開始位置ＷＲ strt を減じるようになっている。つまり、上述したように、メモリ書き込み開始記憶部１２２に記憶されている水平同期信号ｈ sync からラインメモリ１の書き込み開始クロック数が記憶されているので、上記書込開始位置ＷＲ strt は、クロック数である。したがって、上記減算器Ａにおいて減ぜられるのは、クロック数となる。
【０１１９】
上記減算器Ａにより従来制御に必要であったカウンタ回路の機能を代用することができる。すなわち、ラインメモリアドレス制御部１２４におけるカウントアップを開始する機能を、減算器Ａにより、カウンタ３からの無効画素カウンタ値ＣＮＴ Cに基づいて書込開始位置ＷＲ strt のクロック数を減ずることで代用することになる。
【０１２０】
上記減算器Ａは、クロック数を減算した結減算値ＳＵＢ１ outとして上記比較器Ａに出力するようになっている。
【０１２１】
上記比較器Ａは、ラインメモリアドレス制御部１２４からのアドレス信号ＷＲ addr と、減算器Ａからの減算値ＳＵＢ１ outとを比較して、等しければラインメモリ１に書込信号／ＷＥを出力するようになっている。
【０１２２】
上記比較器Ａにおいて、アドレス信号ＷＲ addr と減算値ＳＵＢ１ outとを下位ビットのみを比較すれば、回路規模を小さくすることができる。例えば、５０％縮小の場合であれば、ラインメモリ１のアドレス１，３，５，７，９，１１，…に画素の書き込みが行われる。ここで、比較を下位３ビットに限定した場合、減算値ＳＵＢ１ outの、すなわちカウンタの下位ビットは１，３，５，７，１，３，５，７，…の繰り返し動作となる。よって、比較器Ａは、合計４個の比較器で構成すればよいことになる。すなわち、上記比較器Ａは、カウント値が１，３，５，７を検知する内部比較器をそれぞれ１個（合計４個）に、内部比較器の出力の論理和をとる論理ゲート回路１つで構成できる。
【０１２３】
以上、ラインメモリ１における画像データの書き込み制御について説明したが、該ラインメモリ１における画像データの読み出し制御についても同様に説明できる。
【０１２４】
次に、ラインメモリ１における画像データの読み出し制御について説明する。
【０１２５】
上記メモリ読み出し開始記憶部１２３には、水平同期信号ｈ sync から数えた有効画素の読み出し開始位置のクロック数が記憶されており、必要に応じてリセット回路１２１に出力するようになっている。
【０１２６】
上記リセット回路１２１は、カウンタ３に入力される水平同期信号ｈ sync と同じものが入力されるようになっており、該水平同期信号ｈ sync が入力されてからメモリ読み出し開始記憶部１２３が記憶しているクロック数に達するまで後段のラインメモリアドレス制御部１２４にリセット信号ＲＳＴ２を出力するようになっている。
【０１２７】
図６のタイミングチャートでは、３クロックの間リセット信号ＲＳＴ２がローレベルとなり、ラインメモリアドレス制御部１２４をリセット状態にするようになっている。
【０１２８】
そして、４クロック目で、リセット信号ＲＳＴ２がハイレベルとなりラインメモリアドレス制御部１２４のリセットを解除するようになる。このタイミングで、ラインメモリアドレス制御部１２４は、ラインメモリ１に書き込むべきアドレスの算出を開始する。ここで、上記のメモリ読み出し開始記憶部１２３に記憶されているクロック数を変更することにより、リセット信号の長さを調節することができるので、ラインメモリアドレス制御部１２４におけるアドレスの算出開始位置を増減させることが可能となる。
【０１２９】
上記ラインメモリアドレス制御部１２４では、アドレスの算出結果により得られたアドレス信号ＲＤ addr を後段の比較器Ｂに出力するようになっている。
【０１３０】
また、上記メモリ読み出し開始記憶部１２３は、読出開始位置ＲＤ strt を減算器Ｂに出力するようになっている。
【０１３１】
上記減算器Ｂは、無効画素切取部４で使用される無効画素をカウントするカウンタ３からの無効画素カウンタ値ＣＮＴ Cが入力され、入力された上記読出開始位置ＲＤ strt を減じるようになっている。つまり、上述したように、メモリ読み出し開始記憶部１２３に記憶されている水平同期信号ｈ sync からラインメモリ１の読み出し開始までのクロック数が記憶されているので、上記読出開始位置ＲＤ strt は、クロック数である。したがって、上記減算器Ｂにおいて減ぜられるのは、クロック数となる。
【０１３２】
上記減算器Ｂにより従来制御に必要であったカウンタ回路の機能を代用することができる。すなわち、ラインメモリアドレス制御部１２４におけるカウントアップを開始する機能を、減算器Ｂにより、カウンタ３からの無効画素カウンタ値ＣＮＴ Cに基づいて読出開始位置ＲＤ strt のクロック数を減ずることで代用することになる。
【０１３３】
上記減算器Ｂは、クロック数を減算した結果、減算値ＳＵＢ２ outとして上記比較器Ｂに出力するようになっている。
【０１３４】
上記比較器Ｂは、ラインメモリアドレス制御部１２４からのアドレス信号ＲＤ addr と、減算器Ｂからの減算値ＳＵＢ２ outとを比較して、等しければラインメモリ１に読出信号／ＲＥを出力するようになっている。
【０１３５】
なお、画像データに対する処理が縮小処理の場合には、読出信号／ＲＥは間引かれることはない。また、画像データに対する処理が拡大処理の場合には、書込信号／ＷＥは間引かれることはない。
【０１３６】
上述したように、ラインメモリリード・ライト制御部２において生成された制御信号である書込信号／ＷＥに基づいてラインメモリ１に画像データが書き込まれ、制御信号である読出信号／ＲＥに基づいてラインメモリ１に書き込まれた画像データが読み出される。
【０１３７】
読み出された画像データは出力画像データＯＵＴ data として無効画素切取部４内のセレクタ１４５に入力され、ＮＯＲゲート１４３からの画像有効領域信号ＳＥＬに基づいて、入力された画像データが無効画素領域である場合には、画像マスクデータＭＳＫ data を印刷データＶ data として出力し、入力された画像データが無効画素領域でない場合には、入力された画像データを印刷データＶ  dataとして出力する。
【０１３８】
上記構成の画像処理装置によれば、従来、ラインメモリ１に対する画像の書込／読出を制御する制御信号である書込信号／ＷＥと読出信号／ＲＥとを生成するために、それぞれ別々に必要であったカウンタを、減算器Ａ、Ｂで実現するようになっている。
【０１３９】
これにより、カウンタを構成する回路よりも規模の小さい減算器を用いるようになるので、上記構成の画像処理装置の回路規模を小さくすることができる。
【０１４０】
本発明の第２の画像処理装置について図７に示すブロック図および図８に示すタイミングチャートを参照しながら以下に説明する。
【０１４１】
上記第２の画像処理装置は、図７に示すように、図５に示す第１画像処理装置のラインメモリリード・ライト制御部２に代えて、ラインメモリリード・ライト制御部１２を備えている。なお、ラインメモリ１、カウンタ３、無効画素切取部４については、前記第１画像処理装置と同じであるので、詳細な説明は省略する。また、第１画像処理装置と同一機能を有する部材には、同一符号を付記し、その説明は省略する。なお、本実施の形態に係る第２の画像処理装置の無効画素切取部４に含まれる比較器Ｅおよび比較器Ｆは、前述の第１の画像処理装置の無効画素切取部４に含まれる比較器Ｃおよび比較器Ｄに相当する。
【０１４２】
上記ラインメモリリード・ライト制御部１２は、メモリ書き込み開始記憶部１２２、メモリ書き込み間隔記憶部（書込間隔記憶手段）２２１、メモリ読み出し開始記憶部１２３、メモリ読み出し間隔記憶部（読出間隔記憶手段）２２２、比較器（第１〜第４制御信号生成手段）Ａ〜Ｄ、ゲートＡ、ゲートＢを備えた構成となっている。
【０１４３】
まず、ラインメモリ１での画像データの書き込み制御について説明する。本制御では、カウンタ３、メモリ書き込み開始記憶部１２２、メモリ書き込み間隔記憶部２２１、比較器Ａ、比較器Ｂ、ゲートＡが用いられる。
【０１４４】
すなわち、上記比較器Ａは、カウンタ３の出力する無効画素カウンタ値ＣＮＴ Cと、メモリ書き込み開始記憶部１２２からの書込開始位置ＷＲ strt とを比較する。ここで、メモリ書き込み開始記憶部１２２には、水平同期信号ｈ sync からのクロック数が記憶されている。
【０１４５】
上記比較器Ａにおいて、比較結果が等しければ、後段にあるゲートＡに通過信号である書込開始位置信号ＷＲ area を０として出力し、比較器Ｂからの比較結果ＤＳＰ wr をラインメモリ１の書込信号／ＷＥとして出力する。一方、比較器Ａは、比較結果が等しくなければ、後段にあるゲートＡに通過信号である書込開始位置信号ＷＲ area を１として出力し、この１をラインメモリ１の書込信号／ＷＥとして出力する。
【０１４６】
例えば、メモリ書き込み開始記憶部１２２に３が記憶されていたら３クロック目に比較器Ａが０を出力し、比較器Ｂの出力がゲートＡを通過してラインメモリ１に出力される制御となる。
【０１４７】
上記のゲートＡは、ＡＮＤゲートやＯＲゲート等のような論理ゲートではなく、入力Ａと制御端子Ｂを持ち、制御端子Ｂに０が入った時入力Ａを出力するゲート回路である。すなわち、上記のゲートＡから出力されるのは、『０』か『１』の何れかである。
【０１４８】
上記比較器Ｂは、カウンタ３からの無効画素カウンタ値ＣＮＴ Cと、メモリ書き込み間隔記憶部２２１からの設定値ＷＲ ctcleが入力される。なお、上記メモリ書き込み間隔記憶部２２１は、ラインメモリ１への画像データの書き込み間隔を記憶している。ここでは、水平同期信号ｈ sync に基づいたクロック数が記憶されている。
【０１４９】
従って、上記比較器Ｂは、メモリ書き込み間隔記憶部２２１からの設定値ＷＲ ctcleと、カウンタ３からの無効画素カウンタ値ＣＮＴ Cとのそれぞれの下位ビットを比較して同じ値ならば間欠的な比較結果ＤＳＰ wr を生成する。
【０１５０】
例えば、メモリ書き込み間隔記憶部２２１に記憶されている数が１であり、無効画素カウンタ値ＣＮＴ Cの下位ビットとして１ビットのみを抽出した場合を考える。この場合、比較器Ｂは、レジスタ値１とカウンタ最下位ビットを比較しカウンタの最下位ビットが１であれば、比較結果ＤＳＰ wr を０として出力する。
【０１５１】
つまり、カウントアップ２回に対して１回０を出力する波形になるので、５０％縮小時の制御となっている。なお、メモリ書き込み間隔記憶部２２１に記憶されている数に対してカウンタのビット数が大きくなると縮小率も大きくなる。例えば記憶部の数が４であれば、縮小率を２５％以下とし、記憶部の数が８であれば、縮小率を１２．５％以下にする。
【０１５２】
しかしながら、このままでは２の階乗分の１の制御しかできないが、カウンタの下位ビットを複数選択し論理和、論理積を取ることで、縮小率を可変とすることができる。
【０１５３】
また、カウンタの選択ビット、論理和、論理積の組み合わせを操作パネルにて可変とする制御を加えると固定倍率ではなく変倍率を自在に設定できる画像処理装置とすることができる。
【０１５４】
上記ラインメモリ１は、ゲートＡから出力される書込信号／ＷＥが０であれば、画像データを書き込み、書込信号／ＷＥが１であれば、画像データを書き込まないようになっている。つまり、ラインメモリ１は、ゲートＡから出力される『０』あるいは『１』の何れかの信号によって画像データの書き込み制御が行われていることになる。
【０１５５】
次に、ラインメモリ１での画像データの読み出し制御について説明する。なお、この画像データの読み出し制御は、上述した画像データの書き込み制御とほとんど同じ制御が行われる。つまり、本制御は、メモリ読み出し開始記憶部１２３、メモリ読み出し間隔記憶部２２２、比較器Ｃ、比較器ＤおよびゲートＢを用いて行われる。
【０１５６】
すなわち、上記比較器Ｃは、カウンタ３の出力する無効画素カウンタ値ＣＮＴ Cと、メモリ読み出し開始記憶部１２３からの読出開始位置ＲＤ strt とを比較する。ここで、メモリ読み出し開始記憶部１２３には、水平同期信号ｈ sync からのクロック数が記憶されている。
【０１５７】
上記比較器Ｃにおいて、比較結果が等しければ、後段にあるゲートＢに通過信号である読出開始位置信号ＲＤ_area を０として出力し、比較器Ｄからの比較結果ＤＳＰ_rdをラインメモリ１の読出信号／ＲＥとして出力する。一方、比較器Ｃは、比較結果が等しくなければ、後段にあるゲートＢに通過信号である読出開始位置信号ＲＤ_area を１として出力し、この１をラインメモリ１の読出信号／ＲＥとして出力する。
【０１５８】
例えば、メモリ読み出し開始記憶部１２３に３が記憶されていたら３クロック目に比較器Ｃが０を出力し、比較器Ｃの出力がゲートＢを通過してラインメモリ１に出力される制御となる。
【０１５９】
上記のゲートＢは、上述のゲートＡと同様に、ＡＮＤゲートやＯＲゲート等のような論理ゲートではなく、入力Ａと制御端子Ｂを持ち、制御端子Ｂに０が入った時入力Ａを出力するゲート回路である。すなわち、上記のゲートＢから出力されるのは、『０』か『１』の何れかである。
【０１６０】
上記比較器Ｄは、カウンタ３からの無効画素カウンタ値ＣＮＴ Cと、メモリ読み出し間隔記憶部２２２からの設定値ＲＤ cycleが入力される。なお、上記メモリ読み出し間隔記憶部２２２は、ラインメモリ１への画像データの読み出し間隔を記憶している。ここでは、水平同期信号ｈ sync に基づいたクロック数が記憶されている。
【０１６１】
従って、上記比較器Ｄは、メモリ読み出し間隔記憶部２２２からの設定値ＲＤ cycleと、カウンタ３からの無効画素カウンタ値ＣＮＴ Cとのそれぞれの下位ビットを比較して同じ値ならば間欠的な比較結果ＤＳＰ rd を生成する。
【０１６２】
上記ラインメモリ１は、ゲートＢから出力される読出信号／ＲＥが０であれば、画像データの読み出しを行い、読出信号／ＲＥが１であれば、画像データの読み出しを行わないようになっている。つまり、ラインメモリ１は、ゲートＢから出力される『０』あるいは『１』の何れかの信号によって画像データの読出し制御が行われていることになる
【０１６３】
上記ラインメモリリード・ライト制御部１２の比較器Ｂと比較器Ｃとを用いずに、一定の周期で０信号を発生する構成としてもよい。この構成を含む例として、図９に示す第３の画像処理装置がある。この第３の画像処理装置について、図９に示すブロック図および図１０に示すタイミングチャートを参照しながら以下に説明する。
【０１６４】
上記第３の画像処理装置は、図７に示す第２の画像処理装置のラインメモリリード・ライト制御部１２に代えて、図９に示すように、ラインメモリリード・ライト制御部２２を備え、その他の構成は、上記第２の画像処理装置と同じである。
【０１６５】
上記ラインメモリリード・ライト制御部２２は、図９に示すように、図７に示すラインメモリリード・ライト制御部１２の比較器Ｂおよび比較器Ｃに代えて、周期信号発生回路２２３を備えている。
【０１６６】
上記周期信号発生回路２２３は、一定の周期で０信号を発生する回路であり、たとえば１個のフリップフロップで構成することが考えられる。このフリップフロップは、クロックが入力されると一定の周期で０レベルとなる信号を出力するようになっている。このフリップフロップの出力は、ゲートＡあるいはゲートＢに入力される。
【０１６７】
ここで、ラインメモリ１への画像データの書き込み制御の場合、ゲートＡは、図１０のタイミングチャートに示すように、１クロックおきに信号レベルが『０』である０信号を出力する５０％縮小の信号を生成するようになっている。このようなフリップフロップを複数用いて規模の小さいカウンタを作成し、出力の論理和と論理積とを組み合わせれば、２画素に一回の書き込みに限らず、変倍率を変更することができる。変倍率を変更する場合は、メモリ書き込み間隔記憶部２２１に周期信号発生回路２２３内部のカウンタのビット出力情報（どのビットを出力するかという選択設定情報）を記憶させておく必要があり、必要に応じて設定値ＷＲ ctcleとして周期信号発生回路２２３に出力するようにする。ここで、作成するカウンタも１ライン分をカウントするサイズは必要ないので従来制御より回路規模は大きくならない。
【０１６８】
ここで、図１０のタイミングチャートに示すように、周期信号発生回路２２３からの出力信号ＤＳＰ wr は、ゲートＡの出力である書込信号／ＷＥ（図８のタイミングチャート）と同じである。つまり、周期信号発生回路２２３からの出力信号ＤＳＰ wr は、ゲートＡによって画像の有効領域（比較器Ａからの書込開始位置信号ＷＲ area が０レベルである区間）だけ、通過するように制御され、ラインメモリ１に書込信号／ＷＥとして出力される。
【０１６９】
次に、ラインメモリ１からの画像データの読み出し制御の場合、上述した書き込み制御の場合と同様に、まず、比較器Ｄはカウンタ３の出力する無効画素カウンタ値ＣＮＴ Cとメモリ読み出し開始記憶部１２３からの読出開始位置ＲＤ strt とを比較する。次に、比較器Ｄの比較において、両方の値が等しいという結果が得られれば、ゲートＢに通過信号である読出開始位置信号ＲＤ area を出力する。
【０１７０】
このゲートＢには、上記の読出開始位置信号ＲＤ area の他に、周期信号発生回路２２３からの出力信号ＤＳＰ rd が入力される。この出力信号ＤＳＰ rd は、読出信号／ＲＥと同じ波形の信号である。つまり、周期信号発生回路２２３からの出力信号ＤＳＰ rd は、ゲートＤによって画像の有効領域（比較器Ｄからの読出開始位置信号ＲＤ area が０レベルである区間）だけ、通過するように制御され、ラインメモリ１に読出信号／ＲＥとして出力される。
【０１７１】
以上のように、本発明の画像処理装置によれば、ラインメモリのアドレスカウンタと画素位置カウンタとを共通のカウンタ回路を使用することで、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができる。
【０１７２】
また、本発明の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリに画像データを書き込む制御として、前記水平同期信号と前記記憶手段の値に基づいて前記ラインメモリアドレス制御手段にリセット信号を出力する手段と、前記ごみ取りカウント値から前記書き込み記憶部の差を取った値と、ラインメモリアドレス制御部が出力する値を比較した結果からラインメモリアドレスの書き込みを許可することを特徴とした画像処理装置。
【０１７３】
上記の構成によれば、従来は、ラインメモリの書き込み専用のカウンタを使用して、書き込み制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい減算器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【０１７４】
また、本発明の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリから画像データを読み出す制御として、前記水平同期信号と前記記憶手段の値に基づいて前記ラインメモリアドレス制御手段にリセット信号を出力する手段と、前記ごみ取りカウント値から前記読み出し記憶部の差を取った値と、ラインメモリアドレス制御部が出力する値を比較した結果からラインメモリアドレスの読み出しを許可することを特徴とした画像処理装置。
【０１７５】
上記の構成によれば、従来は、ラインメモリの読み出し専用のカウンタを使用して、読み出し制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい減算器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【０１７６】
また、本発明の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、前記ラインメモリの書き込みアドレスを記憶する書き込み間隔記憶手段と、前記ラインメモリの読み出しアドレスを記憶する読み出し間隔記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリに画像データを書き込む制御として、前記書き込みアドレス記憶部とカウンタの値を比較した結果が等しく、かつ、ラインメモリ書き込み開始位置以降である場合、ラインメモリアドレスの書き込みを許可することを特徴とした画像処理装置。
【０１７７】
上記の構成によれば、従来は、ラインメモリの書き込み専用のカウンタを使用して、書き込み制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい比較器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【０１７８】
さらに、本発明の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、ライン画像データの基点であることを示す水平同期信号と、ラインメモリのアドレスを制御するラインメモリアドレス制御手段と、前記ラインメモリの書き込み開始を記憶する書き込み開始記憶手段と、前記ラインメモリの読み出し開始を記憶する読み出し開始記憶手段と、前記ラインメモリの書き込みアドレスを記憶する書き込み間隔記憶手段と、前記ラインメモリの読み出しアドレスを記憶する読み出し間隔記憶手段と、ラインメモリの不要な画像をマスクする為に用いられるごみ取りカウント手段を有する画像処理装置において、前記ラインメモリから画像データを読み出す制御として、前記書き込みアドレス記憶部とカウンタの値を比較した結果が等しく、かつ、ラインメモリ読み出し開始位置以降である場合、ラインメモリアドレスの読み出しを許可することを特徴とした画像処理装置。
【０１７９】
上記の構成によれば、従来は、ラインメモリの読み出し専用のカウンタを使用して、読み出し制御を行っていたが、ラインメモリのごみ取り用に使用していたカウンタ値を参照し、専用カウンタの代わりに回路規模の小さい比較器を使用することで、回路規模の縮小、簡略化を図ることが出来る。
【０１８０】
【発明の効果】
本発明の画像処理装置は、以上のように、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて、１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし、上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、上記画像データ書込／読出制御手段は、上記水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段とを備え、減算手段の出力値に基づいて上記ラインメモリへの画像データの書き込みを制御する制御信号を生成する構成である。
【０１８１】
それゆえ、画像データ書込／読出制御手段が、無効画素カウント手段によるカウント値に基づいて、ラインメモリへの画像データの書き込みおよび読み出しを制御する制御信号を生成することで、従来、無効画素カウント手段とは別に、ラインメモリに対する画像データの書込および読出を制御する制御信号を生成するために必要であったカウント手段（ラインメモリのアドレスカウンタ）を設ける必要がなくなる。
【０１８２】
これにより、ラインメモリのアドレスカウンタと画素位置カウンタ（無効画素カウント手段）とを共通化することができるので、ラインメモリ数の増大に伴う回路規模の増大を抑え、回路の簡略化、制御の簡略化を図ることができるという効果を奏する。
【０１８３】
具体的には、上記ラインメモリのアドレスをカウントするために、カウンタ回路よりも回路規模の小さい減算器を用いることが考えられる。この減算器を用いることで、画像処理装置における回路規模の縮小化、簡略化をさらに図ることができるという効果を奏する。
【０１８４】
本発明の他の画像処理装置は、以上のように、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データ書込／読出制御手段は、水平同期信号から上記ラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、水平同期信号と上記書込開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリへの画像データの書込アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記書込開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリへの画像データの書き込みを制御する書込制御信号を生成する書込制御信号生成手段とを備えた構成となっている。
【０１８５】
また、本発明のさらに他の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データ書込／読出制御手段は、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記水平同期信号と上記読出開始情報記憶手段に記憶されているクロック数とに基づいてリセット信号を生成するリセット回路と、上記リセット回路で生成されたリセット信号が入力されると共に、該リセット信号が解除されるタイミングで、上記ラインメモリからの画像データの読出アドレスを制御するアドレス制御信号を出力するアドレス制御手段と、上記読出開始情報記憶手段に記憶されているクロック数を上記無効画素カウント手段によりカウントされた値に基づいて減じる減算手段と、上記アドレス制御手段から出力されるアドレス制御信号と、上記減算器手段によって減算された値とを比較し、この比較結果に基づいて、上記ラインメモリからの画像データの読み出しを制御する読出制御信号を生成する読出制御信号生成手段とを備えた構成となっている。
【０１８６】
それゆえ、例えばカウンタ回路として８ビットカウンタでは、９６ゲート必要であるのに対して、８ビット減算器では４０ゲートのゲート数がそれぞれ必要である。したがって、書込制御カウンタ（書込用のアドレスカウンタ）と読込制御カウンタ（読込用のアドレスカウンタ）とがそれぞれ減算器に変わることで、１ラインメモリにつき、（９６−４０）×２＝１１２ゲートの削減になる。
【０１８７】
しかも、ラインメモリは複数個必要であるので、一つのラインメモリに対して書込と読込の回路とが必要となるので、ラインメモリを例えば５０ライン分持つ場合には、１１２×５０＝５６００ゲートの削減となり、回路の簡略化とコストダウンとを図ることができるという効果を奏する。
【０１８８】
また、本発明のさらに他の画像処理装置は、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データの書込制御を行う場合には、上記画像データ書込／読出制御手段として、水平同期信号からラインメモリへの画像データの書き込み開始までのクロック数を書込開始情報として記憶する書込開始情報記憶手段と、上記ラインメモリへの画像データの書込間隔を記憶する書込間隔記憶手段と、上記書込開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第１制御信号を出力する第１制御信号生成手段と、上記書込間隔と上記無効画素カウント手段からのカウント値とを比較し、該書込間隔と該カウント値とが等しいときに、ラインメモリへの画像データの書込を制御する第２制御信号を出力する第２制御信号生成手段とを備え、上記第１制御信号生成手段からの第１制御信号の出力のタイミングに基づいて、上記第２制御信号生成手段から出力される第２制御信号をラインメモリに出力する構成である。
【０１８９】
また、本発明のさらに他の画像処理装置は、以上のように、１ライン分の画像データを記憶するラインメモリと、上記ラインメモリへの画像データの書き込みおよび読み出しを制御する画像データ書込／読出制御手段と、ライン画像データの基点であることを示す水平同期信号に基づいて１ライン分の画像データのうち無効画像領域となる無効画素をカウントする無効画素カウント手段と、上記無効画素カウント手段によりカウントされた無効画素を無効画像領域とし上記ラインメモリに記憶された画像データから該無効画像領域を切り取る無効画像切取り手段とを備え、画像データの読出制御を行う場合には、上記画像データ書込／読出制御手段として、水平同期信号から上記ラインメモリからの画像データの読み出し開始までのクロック数を読出開始情報として記憶する読出開始情報記憶手段と、上記ラインメモリへの画像データの読出間隔を記憶する読出間隔記憶手段と、上記読出開始情報記憶手段に記憶されているクロック数と上記無効画素カウント手段からのカウント値とを比較し、該クロック数と該カウント値とが等しいときに第３制御信号を出力開始する第３制御信号生成手段と、上記読出間隔と上記無効画素カウント手段からのカウント値とを比較し、該読出間隔と該カウント値とが等しいときに、ラインメモリへの画像データから読出を制御する第４制御信号を出力する第４制御信号生成手段とを備え、上記第３制御信号生成手段からの第３制御信号の出力のタイミングに基づいて、上記第４制御信号生成手段から出力される第４制御信号をラインメモリに出力する構成である。
【０１９０】
それゆえ、上記第１〜第４制御信号生成手段は、何れも入力信号を比較し、この比較結果に基づいて制御信号を出力するようになっており、リセット信号によってリセット動作を行う必要ない。つまり、上記の構成では、水平同期信号に基づいてリセット信号を生成するリセット回路を必要としないので、画像処理装置のトータルとしての回路の簡略化とコストダウンとを図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の画像処理装置の概略構成ブロック図である。
【図２】図１に示す画像処理装置を適用したデジタル複写機の概略構成図である。
【図３】図２に示すデジタル複写機の制御ブロック図である。
【図４】ラインメモリとごみデータ（無効画素データ）との関係を示す説明図である。
【図５】図１に示すラインメモリの書き込みおよび読み出し制御を行う制御部の一例を示す制御ブロック図である。
【図６】図５に示す制御ブロック図における各種信号のタイミングチャートである。
【図７】図１に示すラインメモリの書き込みおよび読み出し制御を行う制御部の他の例を示す制御ブロック図である。
【図８】図７に示す制御ブロック図における各種信号のタイミングチャートである。
【図９】図１に示すラインメモリの書き込みおよび読み出し制御を行う制御部のさらに他の例を示す制御ブロック図である。
【図１０】図９に示す制御ブロック図における各種信号のタイミングチャートである。
【図１１】従来のラインメモリの書き込みおよび読み出し制御を行う制御部の制御ブロック図である。
【図１２】図１１に示す制御ブロック図における各種信号のタイミングチャートである。
【符号の説明】
１  ラインメモリ
２  ラインメモリリード・ライト制御部（画像データ書込／読出制御手段）
３  カウンタ（無効画素カウント手段）
４  無効画素切取部（無効画像切取り手段）
１２  ラインメモリリード・ライト制御部（画像データ書込／読出制御手段）
２２  ラインメモリリード・ライト制御部（画像データ書込／読出制御手段）
１２１  リセット回路
１２２  メモリ書き込み開始記憶部（書込開始情報記憶手段）
１２３  メモリ読み出し開始記憶部（読出開始情報記憶手段）
１２４  ラインメモリアドレス制御部（アドレス制御手段）
２２１  メモリ書き込み間隔記憶部（書込間隔記憶手段）
２２２  メモリ読み出し間隔記憶部（読出間隔記憶手段）
２２３  周期信号発生回路
Ａ  減算器（減算手段）
Ｂ  減算器（減算手段）
Ａ  比較器（書込制御信号生成手段）
Ｂ  比較器（読出制御信号生成手段）
Ａ  比較器（第１制御信号生成手段）
Ｂ  比較器（第２制御信号生成手段）
Ｃ  比較器（第３制御信号生成手段）
Ｄ  比較器（第４制御信号生成手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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