(57)【特許請求の範囲】
【請求項１】
放射を検出する二次元グリッドとして配置された複数のセンサユニットセルにおいて、各ユニットセルが、検出した放射に基づくイメージ信号を出力するセンサと、その１つのセンサと並列に接続されイメージ信号をエミュレートするテスト信号を出力するテストトランジスタと、を含む、複数のセンサユニットセルと、
前記複数のセンサユニットセルからの前記イメージ信号を処理し、前記イメージ信号に基づく処理済イメージデータを出力する、処理回路と、を有する装置であって、
前記複数のセンサユニットセルおよび前記処理回路が、１つの集積回路チップ内にて半導体基板上にモノリシックに形成され、
前記処理回路は、前記テスト信号を出力させるよう前記各ユニットセルの前記テストトランジスタを作動させるテスト回路を含み、
前記処理回路は、前記テストトランジスタの作動時に、前記各ユニットセルからの前記テスト信号に基づいた前記処理済イメージデータを出力し、
前記センサはボロメータである、装置。
【請求項２】
請求の範囲１に記載の装置において、
前記センサはセンサ抵抗を有し、
前記作動されたテストトランジスタは、前記センサ抵抗に等しいオン時抵抗を有する、装置。
【請求項３】
請求の範囲１に記載の装置において、
前記二次元グリッドはユニットセルの列を含み、その各列は、前記ユニットセルからの前記イメージ信号および前記テスト信号を供給する列出力部を有し、
各ユニットセルはさらに、前記センサおよび前記テストトランジスタを、共通の供給バスと前記列出力部との間に接続するスイッチを含む、装置。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明はサーマル・イメージング・システムに関し、更に詳細にはマイクロコンピュータベースのマイクロボロメーター配列非冷却焦点面配列センサに関する。
２．関連する技術の検討
サーマル・イメージング・システムは、ナイトビジョン等の多数の低光レベルアプリケーションや、可視性を低減された状態での撮像、または産業もしくは住宅環境におけるプロセスや条件付きモニタリングのための熱画像観察に有用である。これらの撮像装置は、一般にオペレータが観察するための二次元実時間表示を行う。実時間画像により、ユーザは、人間の目が正常に機能しない状態で、物体および風景またはそのいずれかを観察したり、物体の熱的特徴を見ることができる。
焦点面配列センサとして、画像増倍管または極低温で冷却したセンサを用いて動作するものがある。画像増倍管は、その場所にある０．４ミクロンから１．０ミクロンまでの波長を持つ可視光と近可視光を増幅する。このような画像増倍センサには、いくつか制限がある。画像増倍センサは、その場所にある光を増幅するため、まったくの暗闇では作動できない。また、突然の閃光があったり、周囲に明るい照明がある場合も作動しない。このようなセンサは、カムフラージュまたは煙等の障害物を介して信号を検出することができない。さらに、画像増倍管は、ある撮像アプリケーションにとっては重要な機能であるホットスポット検出を行わない。
従来のイメージング・システムとして、夜間に見える近赤外線放射を増幅して、画像を生成するものもある。この型式の放射線増幅は、一般に光電子増倍管を用いて行われる。光電子増倍管は、マイクロチャネル装置を用いて、例えば０．４ミクロンから１．０ミクロンまでの波長の光を増幅する。利用可能なマイクロチャネル装置はそれ自身、一方側に感光入力面を備え、他方側に出力表示面を備える。冷却は必要ない。
サーマルビジョン装置として、極低温で動作するＰｔＳｉ、ＩｎｓおよびＨｇＣｄＴｅ等の二次元赤外線焦点面配列を利用するものもある。あいにく、このような焦点面は複雑な冷却システムを必要とする。
ナイトビジョン装置として、焦電配列および強誘電配列等の他の焦点面配列も使用される。これらの装置は、ＡＣ結合された焦点面配列を利用し、赤外線画像を生成するためにメカニカルスキャナまたはチョッパーを必要とする。このような焦点面配列は複雑な冷却システムを必要としないため、一般に「非冷却」焦点面配列と呼ばれる。しかし、これらは、他のセンサや本発明の非冷却センサと比較して、重く、感度が低く、望ましくない量の電力を消費する。
従来の装置に関する短所を克服するためには、可視から赤外線範囲のその場所の放射線を集め、ディジタル画像データを出力し、実時間可視表示を生成する独立した低コスト、低電力消費、軽量の携帯用熱センサを備えることが望ましい。また、単一チップ、処理電子回路、電源および表示装置に統合されたディジタル画像データ出力を有するマイクロボロメーター焦点面配列を使用して画像を生成するセンサを備えることが望ましい。
発明の要約
本発明は、放射線を輸送するために光路に沿って設けられた光学系を備えた凝視焦点面配列センサを提供する。輸送された放射線を受けるために光路に沿って設けられている焦点面配列および集積回路は、輸送された放射線から画像信号を敏感に生成する。集積回路は、ディジタル画像データ出力で画像信号をディジタル画像データに変換する手段を含む。
本発明の１側面では、従来の装置よりも小さく、軽く、低消費電力のモジュラー構造のパッケージに納められておりディジタル画像出力を有する一つの半導体回路に集積されたマイクロボロメーター焦点面配列を備える非冷却焦点面配列センサを提供する。非冷却焦点面配列は、自然発生するその場所の放射線の波長領域である８ミクロンから１４ミクロンまでの波長領域で動作するように形成してもよい。可視光線を必要としないため、画像増倍装置が動作できないまったくの暗闇での動作が可能となる。また、日中も支障無く動作可能である。本発明の焦点面配列は、連続メカニカルチョッパーの冷却を必要としない。
本発明のその他の目的、特徴、および利点は、類似した参照番号が類似した素子を表している本明細書中の好適な実施態様、請求の範囲、および図面の記述を通して当業者には明らかになるであろう。
【図面の簡単な説明】
図１Ａは本発明の非冷却焦点面配列センサの１つの実施態様の概略ブロック図である。
図１Ｂは本発明の１つの実施態様で利用される焦点面配列装置の概略ブロック図である。
図２は本発明の１つの実施態様の検出器配列の概略図である。
図３Ａは４つの例示的な検出器と検出器電子回路を示す、本発明のマイクロボロメーター配列の一部の回路概略図である。
図３Ｂは複数個の検出器と検出器電子回路を示す、本発明のマイクロボロメーター配列の一部の別の実施態様の回路概略図である。
図４は本発明のマイクロボロメーター焦点面配列処理回路の回路概略図である。
図５および図６は例えばボロメーター・オフセット補償器を利用する本発明の集積回路におけるマイクロボロメーター焦点面配列処理回路の別の実施例を示す。
図７は本発明の変形実施態様によって意図されるボロメーター・オフセット補償器回路の別の実施態様を示す。
図８は本発明の変形実施態様によって意図される非線形補償電圧供給源の一例を概略的に示す。
図９は本発明の変形実施態様で利用される６ビット・データ・ラッチで使用される１ビット・ラッチの例を示す。
図１０は水平バイポーラトランジスタを利用したバッファ直接注入（ＢＤＩ）プリアンプの例を示す。
図１１は本発明に従って実施されたマイクロボロメーター焦点面配列用の温度安定装置の１つの実施例のブロック図を概略的に示す。
図１２は本発明に従ったアナログ／ディジタル・コンバータの概略ブロック図である。
図１３は図１２に図解される準安定性分解回路の概略ブロック図である。
図１４は図１２に図解されるアナログ波形生成器の概略ブロック図である。
図１５は本発明に従ったアナログ／ディジタル・コンバータの配列の概略ブロック図である。
図１６は図１５に図解されるクロック逓倍位相固定ループの概略ブロック図である。
図１７は図１５に図解される９０°位相器の概略ブロック図である。
図１８は図１５に図解される回路の変形実施態様の概略ブロック図である。
図１９は図１８の回路に使用される二相電圧制御発振器および二乗回路の概略ブロック図である。
図２０は図１９に図解される電圧制御発振器の詳細な概略回路図である。
図２１は図１９に図解される二乗回路の詳細な概略回路図である。
図２２はグレー・コード信号の最下位ビットの間の時相関係性を図解するタイミング図である。
詳細な説明
図１Ａは本発明の非冷却焦点面配列センサの１つの実施態様の概略ブロック図を示す。焦点面配列ＦＰＡ１００は、赤外線透過窓１０５を備えた封止真空パッケージ１０３に収容されている。焦点面配列ＦＰＡ１００は、集積回路上に形成した複数のマイクロボロメーターから構成される二次元焦点面配列を備えるのが有利である。その場所からの放射線１３は、光学系１０１により、窓１０５を通りＦＰＡ１００に集まる。ＦＰＡ１００は、焦点面配列に画像を生成する放射線を受け、ＦＰＡ１００を備えるマイクロボロメーター素子が、画像を表す複数の電子画像信号を敏感に生成する。二次元マイクロボロメーター配列ＦＰＡ１００は、集積回路チップ上に統合して構成されたアナログ／ディジタル回路によって読み出され、放射線をディジタル化される電子信号に変換する。集積回路チップも同様に、ＦＰＡ１００を備える。このように、ディジタル画像データが封止真空パッケージ１０３から処理電子回路３０に送られる。集積回路および処理は、以下でさらに詳細に述べる。さらにここで述べるように、ＦＰＡ１００の温度は、動作中安定させることが有利である。
信号処理電子回路３０は、封止真空パッケージ１０３の外部に設けるのが有利であり、ＦＰＡ１００に生成した画像を補償し、ディジタル画像データを再生成するように接続される。ディジタル画像データは、例えばテレビジョンモニタまたは同等のディスプレイに表示してもよい。
ディジタル画像データは、不均一補償のために処理電子回路３０に送られる。不均一補償回路１４３は、レベル調整、利得補正、不良ピクセル除去、輝度、コントラスト調節を備えている。利得補正の１つの実施態様は、同時係属している１９９５年８月３０日出願の「ボロメーター焦点面配列」と題するバトラー氏の米国特許出願第０８／５２１，２６６号に述べられており、この特許は本発明と同じ譲受人に譲渡されており、この中で本発明は文献の援用をされている。本発明の１つの実施態様では、図４を参照して以下で述べるように、ＦＰＡチップ上にオフセット補正回路を集積してもよい。処理の後、データを再生成してディスプレイプロセッサ３４に送る。
撮像装置を制御するために、制御パネル９０を設けてもよい。制御パネル９０は、ユーザが輝度、コントラスト、記号表示、オン／オフおよび本発明のイメージング・システムの動作を制御するのに必要な他の機能を調整する手段を備える。
システムは、電源９２から電力を受け取る。一例として、電源９２は、センサパッケージを有する好適なハウジング内に取り付けたバッテリ、または好適な外部電源もしくは同等の電源を備えてもよい。制御信号およびビデオ信号のために補助ポート９８が設けられている。第１の補助入力ビデオポート９８Ａを外部電源に接続してもよく、本発明ではこのような外部電源からの他の画像を表示することも可能である。第２の補助ビデオ出力ポート９８Ｂは、本発明によってどの画像が集められて表示されているか見たり、記録したりするための手段を設ける。本発明の診断、初期試験および較正またはそのいずれかにアクセスするために、テストインタフェース９４を備えてもよい。
本発明の１つの実施態様では、光学系１０１は、広い視野のアプリケーションに対しては屈折光学系であるのが有利であり、また狭い視野のアプリケーションに対しては反射光学系であるのが有利である。光学系１０１は、可視スペクトルから赤外線スペクトルまで動作するために、従来の設計技術に従って選択してよい。ＦＰＡ１００は、熱電安定器３２６と温度感知素子３２５とを備える真空パッケージ１０３内に設けられる。１つの実施態様例では、温度感知素子３２５は、ＦＰＡを有する半導体チップに集積されてもよく、またはＦＰＡ自体を備えていてもよい。パッケージ１０３のカバーは、抗反射コーティングを有する窓１０５を備える。
制御パネル９０のスイッチは、マイクロプロセッサ・マイクロコントローラ３１８への入力を供給する。マイクロプロセッサ・マイクロコントローラ３１８は、制御パネル９０におけるスイッチの位置を分析し、適当なコマンド信号を送り出す。マイクロプロセッサは、プログラマビリティを提供する。本発明の１つの実施態様では、陰極線管（ＣＲＴ）またはフラット・パネル・ディスプレイを使用してもよい。
図１Ｂは本発明の焦点面配列と統合信号プロセッサとを利用したシステムの概略ブロック図を示す。ディジタル・オフセット補正装置は、シャッター３３０を制御するために結合されたシャッター／チョッパー・コントローラ３２８を含む。特定のアプリケーションに応じて、ゲルマニウム・チョッパーまたは不透明チョッパーあるいはそれ以外の同等な光学素子がシャッター３３０の代わりに使用される可能性があることが理解されるだろう。シャッター３３０はシステムに進入する放射エネルギーを制御する。シャッターが開いているとき、放射エネルギーは焦点面配列（ＦＰＡ）１００に衝突する。チョッパー３３０をＦＰＡフレーム速度と同期してもよい。ＦＰＡ１００は、連携する制御電子回路を有する統合マイクロボロメーター焦点面配列から構成されていることが有利である。統合マイクロボロメーター焦点面配列は、さらにピクセル素子から構成されてもよく、その場合、各ピクセル素子が、ピクセル素子により吸収される放射エネルギーの量を表す信号を供給する。ＦＰＡ１００は、ＦＰＡ１００が障害物によって妨害されないシャッタレスまたはビジコン・モードで操作される。ビジコン・モードでは画像は連続的に得られる。
タイミング生成器３１０は２個のタイミング信号３４８を供給し、焦点面配列１００から２個のクロック信号３５０を受信する。タイミング生成器３１０は、ＦＰＡ１００クロック、システムクロックおよび必要なタイミング信号を生成する。タイミング生成器３１０は、ビデオ・タイミング不良ピクセル置換コントローラ３１２にもタイミング信号を供給する。利得コントローラ３０４は、利得調整信号３３３を供給する。グローバル画像補正コントローラ３０６は、ビデオ・インタフェース３０８に８ビット信号を供給する。
ビデオ生成器３１６には、コントローラ３１８のビデオ・タイミングおよび出力が供給される。ビデオ生成器３１６は、公知のディジタル／アナログ・コンバータを含んでいることが有利である。コントローラ３１８は、例えば、市販されているモデル８０Ｃ１８６ＥＣ型マイクロプロセッサまたは同等なもののようなマイクロプロセッサを含んでいることが有利である。バックグランド・プロセッサ・インタフェース３２４は、プログラム・メモリ３２２およびデータ・メモリ３２０を備えている。本発明の１つの実施態様では、プログラム・メモリ３２２は２５６Ｋ×１６のフラッシュ・メモリから構成され、データ・メモリ３２０は１２８Ｋ×１６のＲＡＭから構成されていてもよい。コントローラ３１８は、利得メモリ３３８、およびビデオ・メモリ３１４を含む各メモリからデータを読書きするために、バックグランド・プロセッサ・インタフェース３２４を通して接続されることが有利である。シリアル通信回線３４０は、コントローラ３１８に外部インタフェースを供給するために結合してもよい。ビデオ出力データはビデオディジタル／アナログコンバータ（ＤＡＣ）３１６から得られ、フレーム・データは回線３４２上の外部フレーム・グラッバに利用できる。英数字情報等の記号情報は、記号生成器１２５によりビデオストリームにも組み込まれる。ディスプレイ・ドライバ電子回路１２３は、電子信号を目に見える画像に変換する。有用なディスプレイ・ドライバは、例えばＲＳ１７０標準ドライバを備えるのが有利である。
コントローラ３１８は、ホスト・マイクロコンピュータを介してイメージング・システムを外部システムにインタフェースする。コントローラ３１８もヒストグラムを生成し、輝度曲線および等価曲線を生成し、チョッパーまたはシャッターを制御し、基準画像フレーム・タイミングを生成し、メモリ診断およびシステム診断を実行し、手動制御およびスイッチをモニタし、ＴＥ安定器３２６を制御する。
図２は、本発明の配列センサの概略図である。マイクロボロメーター配列１０２は、焦点面配列１００の放射線感知部分を備えている。１つの実施態様では、配列１０２は８０，０００を超える個別マイクロボロメーターを備えていてもよい。各マイクロボロメーターに連携される電子回路は、図３Ａにさらに詳細に示されている。検知器グランド１２６は、配列１０２上で均一に分散される。配列は、動的ロウ選択レジスタ１０４およびカラム回路１１０を使用して個々にアドレス指定されるカラム線１１４によってマイクロボロメーターの規則的なグリッド内に配置される。配列１０２および配列の電子回路は、配列生産中に試験してもよい。テスト・クロック１２２、テスト・データ１２４、テスト・モード・イネーブル１１６、グローバル・テスト・イネーブル１２８および検出器テスト・フォース１１８の信号は、配列を試験するために使用される制御信号を供給する。カラム処理回路２００は、配列中の各カラム線１１４に供給される。カラム処理回路１１０は、以下にさらに詳細に示される。
配列１０２は、動的ロウ選択レジスタ１０４および動的カラム選択試験レジスタ１０８を使用してアドレス指定される。操作中、カラム回路２００は、任意の特定のカラムをアドレス指定する。制御１１２はカラム回路の操作を制御する。当業者に理解されるように、マイクロボロメーター素子は、短時間バイアス電流でスイープされ、ロウおよびカラム選択線によって選択される特定のロウおよびカラムアドレスから出力信号を生成してもよい。
図３Ａは、４個の検出器および連携する検出器電子回路の例を示す本発明のマイクロボロメーター配列のある部分の回路概略図である。マイクロボロメーター配列は、マルチプレクサ試験トランジスタを含む複数の基本ユニット・セルを備えている。１つの実施態様では、マイクロボロメーター焦点面配列は、３２８のカラム回路を備えるユニット・セルの３２８×２４６のマトリックスを備えていてもよい。特に、検出器共通グランド１２６は、ボロメーター２１８Ａ、２１８Ｂ、２１８Ｃおよび２１８Ｄ、ならびにユニット・セル２１２Ａ、２１２Ｂ、２１２Ｃおよび２１２Ｄのそれぞれの一方の側に接続される。ボロメーターは、試験トランジスタ２２０Ａ、２２０Ｂ、２２０Ｃおよび２２０Ｄに並列に接続される。トランジスタ２２０Ａ、２２０Ｂ、２２０Ｃおよび２２０Ｄの“オン”抵抗は、ボロメーター２１８Ａ、２１８Ｂ、２１８Ｃおよび２１８Ｄのオン抵抗に近似する。このようにして、試験トランジスタは、ボロメーター信号をエミュレートする信号を供給するために使用することができる。エミュレートされた信号は、ボロメーターが作成される前に、マルチプレクサ回路を試験するために使用してもよい。不良チップをこのようにして最終的な製造の前に特定するため、このような試験の結果、製造がさらに安価になる可能性がある。スイッチ２２２Ａ、２２２Ｂ、２２２Ｃおよび２２２Ｄは、ロウ選択線２１６Ａおよび２１６Ｂに応答してボロメーターまたは試験トランジスタ信号を切り換える。試験モードでは、試験トランジスタは、グローバル試験イネーブル１２８によって活性化され、それぞれ個々のロウが、ロウ選択線のうちの１つを使用して選択されてもよい。出力１１４Ａおよび１１４Ｂは、各カラム回路２００Ａと２００Ｂで使用できる。試験モードでは、カラム回路２００Ａおよび２００Ｂはバイパスされ、カラム・マルチプレクサによりアドレス指定される。
ここで図３Ｂを参照すると、複数の検出器３２１８と検出器の電子回路とを概念的に示す本発明のマイクロボロメーター配列の一部の変形実施態様の概略回路図が示されている。複数の検出器３２１８は各々、半導体チップ３２２３上に製造された集積回路を備えるマイクロボロメーター焦点面配列３２２１の上部レベル３２１９上に形成されるのが有利である。一連のスイッチ３２１４は半導体チップ３２２３の第２レベル３２２７上に形成されている。スイッチ３２１４はＣＭＯＳスイッチを備えていることが有利である。スイッチ３２１４は一対で活性化されるように接続されている。すなわち、スイッチは第１端子で共通バス３２１０に接続され、第２端子３２２５で検出器の一端に接続されている。ロウ選択線３２３３は一対のスイッチを活性化して検出器の一つを選択するように動作する。そして選択された検出器の出力はカラムバス３２１２上で検出されてもよい。例えば、操作中、ロウ選択２が制御信号に応答してスイッチ３２３５とスイッチ３２３７とからなる一対のスイッチを活性化し、それによって検出器３２１８Ａからの信号はカラムバス３２１２に送られることが可能になる。この構成で有利であることには、検出器のカラムを切換えレベルに接続するために必要な接続線の数を検出器の数よりも１本多いだけの数に減らしてもよいことに留意されたい。
本発明の非冷却焦点面配列センサに特有の構造は、検出器間に高熱分離を提供し、その結果ハイコントラスト画像を生成する。非冷却焦点面配列は、他の熱撮像素子と比較してハイコントラスト画像を生成する。これらのハイコントラスト画像により、ユーザはより詳細な部分を観察でき、より鮮明な画像を生成する。ここで図４を参照すると、本発明により使用されるマイクロボロメーター配列処理回路の一例が示されている。処理回路を、例えばＭＯＳ技術を利用して単一の集積回路に焦点面配列と統合してもよいことが有利である。双方向垂直シフトレジスタ１０４が、配列のロウ選択として機能する。ロウ選択線２１６は、ボロメーター２１８または試験トランジスタ２２０から信号を選択するために、スイッチ２２２を活性化する。グローバル試験イネーブル１２８は、係合しているすべての試験トランジスタを活性化する。カラム線１１４は、電源７０３によりバイアスをかけられる。カラム線１１４は、プリアンプ・ステージおよび出力トランジスタ・ステージのあるバッファ直接注入（ＢＤＩ）回路１７０４により感知される。積分コンデンサ１８０は、カラム感知線１８１上の信号を積分する。本発明の１つの実施態様では、積分コンデンサ１８０は約２９マイクロ秒の積分時間を有するようにしてもよい。コンパレータ２０が、アナログ・ランプ信号１８をカラム感知線１８１上の積分信号と比較する。
以下に詳細に説明するランプ生成器３３は、コンパレータにアナログ・ランプ信号１８を供給する。１つの例では、ランプ信号は、名目上約５ボルトから１０ボルトの間の範囲内となる３４Ａｓランプでよい。コンパレータ２０は、アナログ／ディジタル・ラッチ１５０にバイナリ信号を供給する。ディジタル・ランプ信号１５１は１３ビットのグレー・コード・カウンタ／エンコーダ１４６から得られる。１３ビット・グレー・コード・カウンタ／エンコーダ１４６は、１３ビット分解能の１２ｘ-クロックの４つの位相を使用するピクセル・クロックの１２倍に等しい周波数を用いて動作してもよい。ディジタル・ランプ信号およびアナログ・ランプ信号は、それらが同時に開始、終了するように調整される。
カラム選択線１１３は出力ラッチおよびドライバ１４０のアドレス指定を供給する。選択されたカラムに応じて、出力ラッチおよびドライバはコンパレータ２０によってイネーブルされたアナログ／ディジタル・コンバータ・ラッチ１５０のカウントを供給する。出力ドライバ１４８は、ディジタル・データ４９５をオフ焦点面回路に供給する。ディジタル・データ４９５は、ピクセル・クロックでクロックしてよい。
その実施態様例では、ボロメーター・オフセット補償器７０１は検出器素子と並列に接続されている。ボロメーター・オフセット補償器とその制御回路が、配列内の検出器の各カラムごとに複製されることが理解されるだろう。図４に示された実施態様は、負荷抵抗器１１５に結合された非線形補償電圧源７０３を任意で含むものである。負荷抵抗器１１５は、ボロメーター・オフセット補償器７０１に接続される。ボロメーター・オフセット補償器７０１の１つの実施態様は、図８を参照して以下にさらに詳細に記述される。ボロメーター・オフセット補償器７０１は、第１端子で負荷抵抗器１１５に、また、制御入力でデータ・ラッチ７４４に結合される。データ・ラッチ７４４は、図９を参照して以下にさらに詳細に記述される。ディジタル・オフセット・データ７４５は、データ・ラッチ７４４に供給される。ディジタル・オフセット・データは、カラム線１１４上の各ロウおよびカラム・ボロメーター信号に適用されるオフセットを表す。ＢＤＩプリアンプ１７０４は、さらなる処理のためにオフセット・ボロメーター信号を増幅する。
ここでは、負荷抵抗器１１５と直列に接続されるボロメーター・オフセット補償器７０１、および検出器素子を利用する、本発明のマイクロボロメーター配列補償回路の別の変形例を示す図５を参照する。低ノイズ・バイアス電源１１７が、電圧バイアスをボロメーター・オフセット補償器７０１に供給する。ボロメーター・オフセット補償器およびその制御回路が、配列中の検出器のカラムごとに複製されることが理解されるだろう。図５に図示される変形実施態様では、ＢＤＩプリアンプ１７０４の１つの入力と結合された非線形補償電圧源７０３が任意で含まれていてもよい。他の素子は、前記に類似した方法で接続される。
ここでは、負荷抵抗器１１５と結合される非線形補償電圧源７０３を利用した本発明のマイクロボロメーター配列補償回路の別の変形実施例を示す図６を参照する。他の素子は図４を参照して前述したものと類似した方法で接続される。非線形補償電圧源の動作は以下にさらに詳細に説明する。
ここでは、本発明によって意図されるボロメーター・オフセット・補償回路の変形実施態様を示す図７を参照する。前述したように、焦点面配列の各カラムは、ボロメーター・オフセット補償器７０１に結合される。従って、ボロメーター・オフセット補償器７０１および矢印７０７で示される連携する回路は、各々のＭカラムごとにＦＰＡ集積回路チップ上で複製される。ここでＭは、カラム回路の数を表す。カラム線１１４上のボロメーター信号は、ロウ選択線２１６で選択され、ＢＤＩプリアンプ１７０４に接続する。カラム線１１４上のボロメーターからの信号とは、ボロメーター・オフセット補償器７０１によって補償されている信号である。説明されている例では、ボロメーター・オフセット補償器７０１は、そのうちの幾つかが補償抵抗器７０２、７０４および７０８として図解のために示され、それぞれ個別に複数のスイッチ７１０Ａ、７１０Ｂ、および７１０Ｄに結合される、第１補償抵抗器から第６補償抵抗器を備えている。複数のスイッチは、例えば６ビット・データ・ラッチ７４４の出力により結合され、制御される。６ビット・データ・ラッチ７４４は、水平シフトレジスタ１０６によってイネーブルされる。ディジタル・オフセット・データ７４５は、データ・ラッチ７４４を介して特定の抵抗器の組み合わせを選択する。本発明の１つの実施態様では、第１補償抵抗器から第６補償抵抗器に、１２００オームから８２００オームの名目範囲内の値が設定され、例えば約１４５キロオームの負荷抵抗器１１５に結合される。本明細書中に示される実施態様は、限定するものとしてではなく図示され、その他の等価の値、および補償抵抗または同等な回路の組み合わせを、本発明の趣旨と範囲を逸脱することなく使用してもよい。１つの実施態様では、非線形補償電圧源７０３が電圧をボロメーター・オフセット補償器７０１に供給する。
ここでは、図８を参照し、本発明の変形実施態様により意図される非線形補償電圧源７０３の一例を概略図で示す。非線形補償電圧源は、抵抗７５４に並列接続されるコンデンサ７５２に接続されるスイッチ７５０を備えている。閉じられると、スイッチ７５０は、電圧ＶＮＣを増幅器７５６にかける。増幅器７５６は、出力抵抗７６０に直列接続される出力コンデンサ７５８を通る出力７６２を備える均一利得増幅器を備えていることが好ましい。再び図４を参照すると、出力７６２は、ＢＤＩプリアンプを制御するために、ノードＶ１に、あるいは変形実施態様においてはノードＶ３に接続されていてもよい。スイッチ７５０は、検出器ロウ選択と同期して活性化されることが有利である。この開示の利点を得る当業者には理解されるように、増幅器７５６は、集積回路技術に応じて、均一性利得反転演算増幅器または均一性利得非反転演算増幅器を含んでいてもよい。
ここでは、６ビット・データ・ラッチ７４４で使用される１ビット・ラッチ７４４Ａの例を示す図９を参照する。ビット・ラッチ７４４Ａは、入力から出力への電圧レベルを変更するために、レベルシフタ回路７２５に結合されていてもよい。レベル・シフタ７２５は、抵抗上のｎ−チャネルを減少するために構成されていることが有利である。図９の回路は、補償抵抗器ごとに複数回複製されていることが有利である。ボロメーター・オフセット補償器７０１が６個の補償抵抗器を利用する一例では、同一データ・ラッチ回路は、ＦＰＡチップ上のＭ個のカラムのそれぞれに６回製造されていることが有利である。好ましい実施態様では、データ・ラッチ７４４は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを備えている。
入力では、各ビット・ラッチ７４４Ａは、Ｎ番目のオフセット・ビットを動的にラッチし、選択するように構成されたロウ選択トランジスタ７１４、７１２を備えている。トランジスタ７１４は、水平シフトレジスタ１０６からのロウ選択出力によって制御される。トランジスタ７１６は、水平シフトレジスタ１０６からのＮＯＴロウ選択出力によって制御される。トランジスタ７１６、７２２は、第２動的ラッチとして動作する。トランジスタ７１８および７２０は、活性化された時にｎオフセット・ビットの状態をトランジスタ７２６に転送する制御信号ＴおよびＮＯＴ  Ｔに応答してトランジスタ７２６を駆動する。ＮＯＴ  ＨＶリセット信号は、転送信号ＴおよびＮＯＴ  Ｔが活性化されていない間、トランジスタ７２６ないし７２４の出力をリセットする。リセット後、活性化された転送信号、およびトランジスタ７１８と７２０がトランジスタ７２６を駆動する。トランジスタ７２８および７３０は、トランジスタ７２６の出力に応答してトランジスタ７１０を駆動するために動作する。出力では、切換えトランジスタ７１０が、負荷タップＮから負荷タップＮ＋１に短絡させることによって、補償抵抗器の選択を制御する。複数個のスイッチ７１０Ａ〜７１０Ｄは、前記の例の切換えトランジスタ７１０を含む。第１ラッチは、領域内のトランジスタを３×２ミクロンの範囲で操作するための第１電圧Ｖｄｄでバイアスをかけられていてもよく、一方、Ｖｄｄよりも実質上高い第２電圧Ｖｄａは、トランジスタ７１０を操作するように選択されていてもよい。トランジスタ７１０は、約４０×２ミクロンの面積を持つ半導体材料を含んでいてもよい。
ボロメーター・オフセット補償器回路の素子をこれまで記述したので、今度は、ボロメーター・オフセット補償器回路の動作を記述することが本発明に役立つであろう。さらなるバックグランドにより、マイクロボロメータ焦点面配列は、通常、検出器の不均一性と非常に低い信号レベルの双方を同時に処理するために、非常に大きな動的範囲の電子回路を必要とする。１００万対１を超える動的範囲が典型的である。電子回路スイッチは、特に、大きな焦点面配列に適用可能な場合に、この難しい要件を満たすことができ、マイクロボロメーター技術の重大な利点および実践的なアプリケーションが得られる。図７に図示される実施態様では、非線形補償電圧源は、これが利用される場合、ボロメーター検出器、負荷抵抗器、プリアンプおよび補償抵抗器を具備する焦点面回路に接続されるオフ焦点面非線形補償電圧源であることが好ましい。電圧Ｖ１がかけれらると、複数のスイッチ７１０Ａ〜７１０Ｄのうちの１個、またはそれ以上を開くことによって選択されるように、電流は検出器カラム線１１４、負荷抵抗器１１５、および少なくとも１個の補償抵抗器を通って流れる。負荷抵抗器１１５が必要とされない実施態様もある。電圧Ｖ１はＢＤＩプリアンプ１７０４によって設定され、名目上Ｍ検出器回路のそれぞれに対して同じ電圧である。プリアンプに流れ込む電流は、信号電流を表す。検出器抵抗が検出器ごとに大きく変化する可能性のある検出器抵抗の差異を補償するために、補償抵抗器が利用されてもよい。このような補償抵抗器が利用されない場合には、プリアンプ回路は、有効信号電流だけではなく、検出器抵抗変動から生ずる大きな付加電流も処理するためにかなり増大した動的範囲を必要とする。
電流がボロメーター検出器にかけられると、Ｊ２  Ｒ加熱（すなわち抵抗を通って流れる電流の二乗に比例する加熱）は各検出器の温度を上昇させる。温度が上昇した結果、検出器抵抗が変化し、それによりＢＤＩプリアンプ１７０４の入力動的範囲要件が増加する。外部の非線形補償電圧源７０３はノードＶｉで電流の変化を感知しＪ２  Ｒ加熱が誘発するプリアンプ電流の変化を正確に補償する非線形電圧を供給する。このようにして、非線形電圧は、プリアンプ回路の動的範囲要件も、焦点面上に集積される電子回路内で容易に達成できるレベルまで引き下げる。
ここで図１０を参照すると、水平バイポーラトランジスタを利用したＢＤＩプリアンプの例が示されている。ＢＤＩプリアンプは、例えばＰＮＰ水平バイポーラ入力ステージ８０２と、電流源負荷８０６と、Ｐ−ＭＯＳパス・トランジスタ８０４と、積分コンデンサ８１０と、リセット・スイッチ８０８とを備えている。カラム線１１４はＰＮＰ水平バイポーラ入力ステージとゲート８０１で接続されてもよい。ゲート８０１も適当な電圧ＶＰＡに結合してもよく、ＶＰＡは約１０ボルトでよい。入力ステージ８０２のエミッタを、約８ボルトの第２電圧ＶＢと結合してもよい。電流源負荷８０６を入力ステージ８０２のコレクタに結合してもよい。次に、カラム感知線１８１を積分コンデンサ８１０と結合してもよく、この積分コンデンサ８１０はリセット・スイッチ８０８によってリセットされてもよい。リセット・スイッチ８０８も水平バイポーラトランジスタとして実施してもよい。水平バイポーラトランジスタは、“１．２μｍのディジタルＣＭＯＳ技術用の小型で低ノイズの演算増幅器”のタイトルのホルマン氏およびコネリー氏の論文（１９９５年６月刊、ＩＥＥＥ固体回路ジャーナル第３０巻第６号）にさらに詳細に記載されている。
ここで図１１を参照すると、本発明に従って実現されるマイクロボロメーター焦点面配列用の温度安定器の１つの特定の例のブロック図が示されている。装置は、複数個のマイクロボロメーターのそれぞれから温度データを供給するためのマイクロボロメーター焦点面配列１００を備えている。前記のように、ＦＰＡ１００からのデータは、利得／画像補正コントローラ３０４から利得補正済み信号６２１を作成するために処理されていてよい。ＴＥ安定器ループ調整５４８は、利得／画像補正コントローラ３０４からの利得補正済み信号に結合される平均信号９１２を決定する手段を含んでいてもよい。平均信号決定手段９１２は、フィードバック信号出力９０６を備えている。マイクロボロメーターの配列の平均温度を示す平均信号は、フイードバック信号出力９０６上でフィードバック信号を生成するために、利得補正済み信号から算出される。フィードバック信号は、平均信号に比例していることが有利である。ＴＥ安定器制御５４６は、フイードバック信号出力９０６を受け入れるための入力を含む、温度制御信号９０２を生成するための手段を含んでいてもよい。温度制御信号手段９０２は、フィードバック信号に比例する温度制御信号を搬送するための、温度制御出力９０４を含んでいる。温度安定器３２６は、マイクロボロメーター焦点面配列と接触する。温度安定器３２６には、温度制御出力に結合された入力があり、結合９１０で示されるように、温度制御信号に応答してマイクロボロメーター焦点面配列１００の平均温度を調整する。
本発明の装置の１つの実施態様では、熱電気安定器３２６は、熱電冷却器を含んでいることが有利である。平均信号を決定するための手段９１２は、マイクロプロセッサを備えるか、またはコントローラ３１８内で実行されるコンピュータ・プログラムとして実施されることが有利であろう。温度制御信号生成手段９０２は従来形の電力増幅器を含んでいてもよい。
本発明の装置の有用な実施態様では、平均信号決定手段は、ＦＰＡ内の各マイクロボロメーターから、または配列中のマイクロボロメーターの選択された部分からデータを受け取るために連結されていることが好ましい。このようにして、本発明の方法および装置は、初めに、ＦＰＡボロメーター素子の温度感度を利用し、配列自体を配列中のボロメーター素子の平均温度で安定化する。
操作中、本発明の方法は、コンピュータ制御された方法でマイクロボロメーター焦点面配列の温度安定化を図り、その場合、各プロセス・ステップは、コンピュータ生成されたコマンドに応えて実現される。コンピュータ制御された方法は、以下のステップを含む：
Ａ．マイクロボロメーター焦点面配列中の複数個のマイクロボロメーターのそれぞれから温度データを読み出すステップ；
Ｂ．温度データから平均信号を決定するステップ；
Ｃ．フィードバック信号が平均信号に比例するフィードバック信号を生成するステップ；
Ｄ．フィードバック信号に比例する温度制御信号を生成するステップ；および
Ｅ．マイクロボロメーター焦点面配列の平均温度を温度制御信号に応えて調整することにより、マイクロボロメーター焦点面配列の温度を安定化するステップ。
１つの実施態様では、温度を安定化するステップは、マイクロボロメーター焦点面配列に結合される熱電気安定器の温度を調整するステップを含む。
別個の温度センサを配列基板上で使用する本発明の１つの変形実施態様では、ＴＥ安定器は、ＦＰＡ温度を以下のパラメタに関して１００マイクロ度ケルビン内で安定した状態に保ってもよい：
センサ抵抗：５ＫΩ≦Ｒ≦２０ＫΩ
温度係数：−２％／度ケルビン
センサを差動ブリッジの１つの脚部の中に配置することによって、別個の温度センサ回路を実現してもよい。ブリッジまでの２本の電力リード線が、差動測定値を採取できるように自動的に切り換えられ、ブリッジは、ｄｃ駆動電源内でのドリフトを相殺するために両方向での電力の供給を受ける。ブリッジ抵抗器には、センサの抵抗に等しい値Ｒが設定される。１度ケルビン範囲内で正確な絶対温度を得るために、−２％／度Ｋの温度係数の場合、Ｒの値は２％以内の精度でなければならない。センサ抵抗の指定される範囲の場合、ブリッジにはＮ個の合計差異値が存在する場合がある。
１．０２Ｎ＝（２０Ｋ／５Ｋ）
Ｎ＝ｌｏｇ（４）／ｌｏｇ（１．０２）
Ｎ＝７０
従って、各センサは、組立てに適した抵抗器を選択するために測定されなければならない。１２ボルトである駆動電圧用のブリッジにわたる電圧差は、温度における変化が１００μ度に対し、約６μＶとなる。それから、この電圧は、約１００，０００で増幅され、バックグランド・プロセッサに対する入力のためにアナログ／ディジタル・コンバータによってサンプリングされる。プロセッサは、ＴＥ安定器用の電力駆動回路を制御するために使用してもよい。
本発明は、一般性を限定するためではなく、例示するためにのみ特定の実施態様および操作パラメータを参照して以下で述べる。しかし、当業者は、本発明が記述した特定の操作パラメータに限定されないことを理解するであろう。
ここでは、本発明のアナログ／ディジタル・コンバータの総合的な概略ブロック図である図１２を参照する。変換対象のアナログ信号であるアナログ入力信号１０１５は、クロックされないアナログ・コンパレータ１０２０の１つの入力に接続される。コンパレータ１０２０のその他の入力は、アナログ・ランプ信号１０１８に接続される。アナログ波形生成器１０３０は、アナログ・ランプ信号１０１８を生成する。アナログ・ランプ信号１０１８が実質上、アナログ入力信号１０１５に等しい場合、コンパレータは出力信号１０２１を生成する。コンパレータ出力信号１０２１は、準安定性分解回路１０３５の制御入力に接続される。アナログ波形生成器１０３０に同期されるのは、ディジタル・グレー・コードバス１０６２上でディジタル・グレー・コードを生成するグレー・コード生成器１０４５である。ディジタル・グレー・コードバス１０６２は、準安定性分解回路１０３５のデータ入力に接続される。準安定性分解回路１０３５は、バス１０６２上のディジタル・グレー・コードの状態をコンパレータ出力信号１０２１の活性化状態に応じて記憶する。その結果、準安定性分解回路１０３５のディジタル出力信号１０４７は、アナログ・ランプ信号１０１８の大きさがアナログ入力信号１０１５の大きさと等しくなる場合のアナログ入力信号１０１５の大きさのディジタル表記となる。
ここでは、準安定性分解回路１０３５を更に詳細に示した図１３を参照する。コンパレータ出力信号１０２１は、Ｎビット・データ・ラッチ１０１１の制御入力に接続される。Ｎは、アナログ信号１０１５がアナログ・ディジタル・コンバータによってディジタル化（変換）される分解能のビット数である。Ｎは任意の数であり、通常は、大部分のアプリケーションでは８と１６の間である。Ｎビット・データ・ラッチ１１のデータ入力は、グレー・コード生成器１０４５からディジタル・グレー・コードバス１０６２に接続される。Ｎビット・データ・ラッチ１０１１（グレー・コード生成器１０４５によって生成されるコードである）によってラッチされるデータは、回線１０１７上でＮビット・フリップフロップ１０１９に供給される。Ｎビット・フリップフロップ１０１９は、Ｎビット・データ・ラッチ１０１１がグレー・コード生成器１０４５の状態を記憶した後のあらかじめ定められた期間、回線１０１７上のデータを記憶することによって、システムの準安定性を分解する。ディジタル出力１０４７は、前記のように供給される。
ここでは、図１２に図解されるアナログ波形生成器１０３０の概略ブロック図を示す図１４を参照する。演算増幅器１０３２は、出力信号を積分コンデンサ１０２８に供給することにより、アナログ・ランプ信号１０１８を供給する。ＲＥＳＥＴ信号１０３４は、タイミング回路１０３３によって生成され、新しい変換が開始されなければならない時にコンデンサ１０２８を放電するために、スイッチ１０２８Ａを活性化する。演算増幅器１０３２の１つの入力１０３９は、ＲＡＭＰ＿ＢＩＡＳ信号に接続され、第２入力１０２３は、プログラマブル電流源１０３１の出力に接続される。プログラマブル電流源１０３１は、演算トランスコンダクタンス増幅器１０２７によって制御される。増幅器１０２７には、アナログ・ランプ信号１０１８に接続される第１入力がある。増幅器１０２７の第２入力は、ランプ基準電圧ＲＡＭＰ＿ＲＥＦに接続される。増幅器１０２７の第３入力は、ランプ調整回路１０２９の出力に接続される。アナログ・ランプの開始電圧は、ＲＡＭＰ＿ＢＩＡＳ電圧を変更することにより調整可能である。アナログ・ランプ信号１０１８の傾斜は、増幅器１０２７によって制御される。プログラマブル電流源１０３１の出力をトランスコンダクタンス増幅器１０２７からの電流信号１０２７Ａに応答して変更することにより、アナログ・ランプ信号１０１８の傾斜を変更できる。ランプ信号１０１８が終了しなければならない直前に送出されるタイミング回路１０３３からの制御信号１０３３Ａに応答して、ランプ調整回路１０２９は制御信号１０２９Ａを介して増幅器１０２７をターンオンしてＲＡＭＰ＿ＲＥＦ電圧とアナログ・ランプ信号１０１８の電圧の間の差異をサンプリングする。トランスコンダクタンス増幅器１０２７は、この電圧差を、プログラマブル電流源１０３１の制御に利用される電流１０２７Ａに変換する。プログラマブル電流源１０３１が調整された後で、タイミング回路１０３３は、制御信号１０３３Ａを介して、増幅器１０２７をオフにして、フィードバック・ループを開き、ＲＥＳＥＴ信号１０３４を送出し、スイッチ１０２８Ａを使用してコンデンサ１０２８を放電してから、スイッチ１０２８Ａを開き、別の積分サイクルを開始する。
ここでは、並列アナログ／ディジタル・コンバータ１０１０Ａおよび１０１０Ｂの概略ブロック図である図１５を参照する。明解にするために、２つのコンバータだけが図示されており、配列中にはｍ個のコンバータがある場合がある。１つの好ましい実施態様では、配列中に３２８のコンバータがある。各アナログ／ディジタル・コンバータは、ディジタル・グレー・コードバス１０６２、および出力バス１０５７に接続される。ディジタル・グレー・コードバス１０６２は、ｍ個のデータ・ラッチの各データ入力に接続される。明確を期すために、データ・ラッチ１０２４Ａおよび１０２４Ｂへの接続だけが図示されている。各データ・ラッチのデータ入力は、グレー・コード生成器１０４５により駆動される。Ｎビット出力バス１０５７は、各転送ラッチ（図示されているラッチ１０２６Ａおよび１０２６Ｂ）のデータ出力に接続され、マルチプレクサ読出し回路１０５９によって読み取られる。
変換対象の信号である回線１０１５Ａ上のアナログ信号は、サンプリング・スイッチ１０１２Ａが閉じられ、それによって電荷がコンデンサ１０１６Ａに転送されるまで、コンデンサ１０２３Ａに蓄積される。コンデンサ１０１６Ａは、スイッチ１０１２Ａが開かれるまでアナログ信号１０１５Ａを積分する。あらかじめ定められた時間間隔が経過すると、スイッチ１０１２Ａは開かれ、スイッチ１０２５Ａは閉じられるので、コンデンサ１０２３Ａを各変換期間の始めにリセットする。当業者は、あらゆる電荷転送素子または回路を、比較対象の信号の転送に使用できることを認識するであろう。読出し位相の間、サンプリングされた信号１０１４Ａはコンパレータ１０２０Ａによってアナログランプ信号１０１８と比較される。サンプリングされた信号１０１４Ａがアナログ・ランプ信号１０１８に等しいか、あるいはそれに関してある程度のあらかじめ定められた電位にある場合、コンパレータ１０２０Ａの出力１０２２Ａがラッチ１０２４Ａを活性化する。コンパレータ１０２０Ａの出力は、ラッチ１０２４Ａのイネーブル入力に接続される。ディジタル・グレー・コードバス１０６２に接続されるラッチ１０２４Ａは、アナログ・ランプ信号１０１８がコンパレータ出力信号１０２２Ａに応答してサンプリングされた信号１０１４Ａに等しい時に、グレー・コード・カウントの状態を記憶する。ラッチ１０２４Ａの出力は、転送ラッチ１０２６Ａに供給される。転送ラッチ１０２６Ａおよび１０２６Ｂに接続される出力制御シフトレジスタ１０５４は、コンバータの配列からある特定のアナログ／ディジタル・コンバータの出力を選択する。各転送ラッチの出力は、マルチプレクサ読出し回路１０５９の一部である、Ｎビット出力バス１０５７を介して感知増幅器１０５３に接続される。任意の一時点では、１つの転送ラッチのみがアクティブであり、バス１０５７に出力を供給している。出力制御レジスタ１０５４は、入力クロック１０６８と同期される。
ここでは、マルチプレクサ読出し回路１０５９を記述する。当業者は、マルチプレクサ読出し回路１０５９内の回路ブロックのそれぞれが、各転送ラッチからのビットの数を処理するためにＮビット幅であることを理解するであろう。感知アンプ１０５３の出力は、入力クロック１０６８によりクロックされる入力レジスタ１０５５の入力に接続される。入力レジスタ１０５５は、転送ラッチがどちらかのＮビットから出力制御シフトレジスタ１０５４によってイネーブルされた、Ｎビット出力バス１０５７上でデータをラッチする。レジスタ１０５５の出力は、やはり入力クロック１０６８によりクロックされる準安定性分解レジスタ１０３６の入力に接続される。準安定性分解レジスタ１０３６は、Ｎビット出力バス１０５７の状態が入力レジスタ１０５５の中にラッチされた後の１つの完全なクロック・サイクルである入力レジスタ１０５５からのデータが準安定性分解レジスタ１０３６の入力に供給されるようにクロックされる。レジスタ１０３６は、バス１０６２上のディジタル信号がアナログ・コンパレータ１０２０Ａからの出力信号１０２２Ａによってラッチされたときに発生した可能性がある変換の準安定性を分解する。このラッチ列配列の回路分析の結果、システムの準安定性が、準安定分解レジスタ１０３６を増設することにより、少なくとも２30の係数で改善されることが示された。準安定性分解レジスタ１０３６の出力は、グレー・コード信号を標準バイナリ信号に変換するグレー・コード・デコーダ１０３８に接続される。グレー・コード・デコーダ１０３８は、準安定性分解レジスタ１０３６内の各ラッチの出力が、もう一つ別のビット等で順に排他的ＯＲされた隣接ビットで排他的ＯＲ（ＸＯＲ）される排他的ＯＲを取る（ＸＯＲを取る）プロセスを使用してもよい。グレー・コード・デコーダ１０３８によって出力される標準バイナリＮビット・コードは、入力クロック１０６８に応答して出力値をラッチするＮビット出力レジスタ１０７１のデータ入力に供給される。出力レジスタ１０７１の出力は、Ｎビット変換バイナリ出力信号１０４７を供給するＮ出力ドライバ１０７３に供給される。
入力クロック１０６８は、高速クロック１０６４を生成するクロック逓倍位相固定ループ回路１０５０にも供給される。本発明の１つの実施態様では、クロック乗算器は、１２ｘクロック乗算器である。本発明の１つの実施態様では、例えば入力クロック１０６８は７ＭＨｚの名目クロックで、クロック乗算器１０５０は、これを１２倍の８４ＭＨｚに増加させる。
ここでは、グレー・コード生成器１０４５を記述する。本発明の１つの実施態様では、Ｎビット・バイナリ・グレー・コードである、バス１０６２上のディジタル・グレー・コードは、最下位ビット１０６０、最下位の次のビット１０５８、およびＮ−２ビット・グレー・コード・ワード１０５６という３つのビット・ストリームの連鎖により生成される。高速クロック１０６４はＮ−２ビット同期バイナリ・カウンタ１０４８をクロックする。Ｎ−２ビット同期カウンタ１０４８は、出力信号をＮ−２ビット・グレー・コード・エンコーダ１０４６に供給する。グレー・コード・エンコーダは、バス１０６２上のディジタル・グレー・コードのＮ−２最上位ビット１０５６を供給する。グレー・コード・エンコーダ１０４６は、カウンタ１０４８によって出力される各ビットと、隣接する出力ビットをＸＯＲ（排他的ＯＲ）することによって、グレー・コードを供給する。
高速クロック１０６４およびＮ−２ビット同期カウンタの最下位ビット１０４９は、負エッジ・トリガ・フリップフロップ１０４４に接続される。負エッジ・トリガ・フリップフロップ１０４４は、最下位の次のビット信号、ＬＳＢ＋１  １０５８をバス１０６２上のディジタル・グレー・コードの一部として供給する。
高速クロック１０６４は、９０°アナログ位相器１０４２にも接続される。９０°位相器１０４２は、高速クロック１０６４を９０°シフトすることによって、最下位ビット信号ＬＳＢ１０６０をバス１０６２上のディジタル・グレー・コードの一部として生成する。
１つの実施態様では、Ｎは１３ビットと等しく、同期カウンタ１０４８およびグレー・コード・エンコーダ１０４６はグレー・コードバス１０６２上の１１の最上位ビットを供給する。１２番目のビット（ＬＳＢ＋１）は、（約）７５ＭＨｚクロックを２で除算してから、それをフリップフロップ１０４４の７５ＭＨｚクロックの降下エッジでラッチすることによって、供給される。１３番目のビット（ＬＳＢ）は、閉ループ位相器１０４２内の１つの完全なクロック・サイクルの1/4である正確な９０°で、７５ＭＨｚクロックを遅延させることによって生成される。この種の位相器は、遅延固定ループとも呼ばれる。
ここでは、図１５のクロック逓倍位相固定ループ１０５０を更に詳細に図解する図１６を参照する。クロック乗算器１０５０は、入力クロック１０６８と回線１０２上の高速クロック１０６４の周波数分割バージョンの間の位相差を検出する位相検出器１０１００を含むものである。位相検出器１０１００の出力１０１０４は、周波数逓倍電圧制御発振器（ＶＣＯ）１０１０６を制御するために使用される。ＶＣＯ１０１０６は、あらかじめ定められた係数で入力クロック１０６８の周波数を増加させる。一例では、ＶＣＯ１０１０６は、係数１２で入力クロック１０６８の周波数を増加させ、高速クロック１０６４を生成する。ＶＣＯ１０１０６の出力１０１０８は、“二乗”回路１０１１０に供給される。二乗回路１０１１０の機能は、高速クロック１０６４が５０％の衝撃係数、すなわち“二乗”出力を有するように、出力信号１０１１２を整形することである。また、高速クロック１０６４は、回線１０１０２上で伝送されるクロック信号の周波数が入力クロック１０６８の周波数と等しくなるように係数ｎで周波数を除算するｎ分割回路１０１１４に供給される。前述のように、１つの実施態様では、ＶＣＯ１０１０６が係数１２でクロック周波数を増加させる場合、その信号を位相検出器１０１００に供給する前に、ｎ分割回路１０１１４での除算によって高速クロック１０６４の周波数が係数１２で縮減されるようにｎは１２となろう。１つの実施態様では、ＶＣＯ１０１０６はリング発振器を含んでいてもよい。
ここでは、図１５に図解された９０°アナログ位相器１０４２の概略ブロック図である図１７を参照する。高速クロック１０６４およびクロック乗算器１０５０からのその補数は、４入力排他的ＯＲ（ＸＯＲ）ゲート１０８０の第１クロック入力、および第２クロック入力に接続される。ＸＯＲゲート１０８０は、高利得積分増幅器１０８２の反転入力に結合される出力を含んでいる。増幅器１０８２は、電圧制御遅延回路１０７８の制御入力に結合される制御信号１０８３を出力する。また、電圧制御遅延回路１０７８は、高速クロック１０６４からクロック駆動信号を受ける。増幅器１０８２の高利得は、構成要素値、およびクロック周波数に変動がある場合でも、遅延が常に９０°となることを確実にする。電圧制御遅延回路１０７８は、制御信号１０８３、およびクロック１０６４に応答して“二乗”回路１０７７に遅延信号を出力する。二乗回路１０７７は、遅延信号が対称であり、５０％の衝撃係数（すなわち“二乗”出力）を有するように遅延信号を整形し、ライン・ドライバ・インバータ１０７５の入力に信号を出力する。二乗回路１０７７は、前述の二乗回路１０１１０と類似している。ライン・ドライバ・インバータ１０７５は、第１ライン・ドライバ・インバータ信号１０７５Ａおよび第２ライン・ドライバ・インバータ信号１０７５Ｂを４入力排他的ＯＲゲート１０８０の３番目の入力および４番目の入力に出力する。第１ライン・ドライバ・インバータ信号および第２ライン・ドライバ・インバータ信号は、遅延整合回路１０８１の第１入力および第２入力にも結合される。信号１０７５Ａおよび１０７５Ｂは、相補遅延クロックを含んでいる。遅延整合回路１０８１は、信号が互いに適切な位相関係を保つように、各信号１０７５Ａおよび１０７５Ｂが受ける遅延が同じであることを確実にする。遅延整合回路１０８１は、ＬＳＢ１０６０を出力する。
ここでは、図１５の回路の変形実施態様の概略ブロック図である図１８を参照する。図１８の回路では、図１５の９０°位相器１０４２が省かれている。更に、クロック乗算器１０５０は、ＬＳＢ１０６０を直接供給するように修正されている。他の全ての点で、図１８の動作は図１５に関連して前述したものと同一である。
ここでは、図１８のクロック乗算器１０５０の概略ブロック図である図１９を参照する。図１９では、図１６の場合のように、入力クロック１０６８は、入力クロック１０６８および信号１０１０２に応答して、電圧制御発振器１０１２０制御信号１０１０４を供給する位相検出器１０１００に供給される。ＶＣＯ１０１２０は、回線１０１１２上で高速クロック１０６４を生成するために、回線１０１０８上で二乗回路１０１１０に供給される出力周波数を乗算する。二乗回路１０１１０の出力は回線１０１１２上で更に、図１６に関して記載したのと同様の方法で制御信号１０１０２を送るｎ分割回路１０１１４に供給される。
ＶＣＯ１０１２０は、出力１０１０８に対して９０°位相を変えられ、その後、別の二乗回路１０１１０に供給される第２出力１０１２２を供給する。二乗回路１０１１０は、図１６に関して前述したように動作して、“二乗”出力を回線１０１２４上のＬＳＢ１０６０用に供給する。
ここでは、ＶＣＯ１０１２０の概略図である図２０を参照する。ＶＣＯ１０１２０は、互いに位相が９０°外れている２つの出力１０１０８、１０１２２を供給する。ＶＣＯ１０１２０は、ループ内で接続される奇数個のインバータ・ステージから形成されるリング発振器である。より詳細には、ＶＣＯ１０１２０は、インバータ１０１２６、１０１２８、１０１３０、１０１３２および１０１３４を含んでいる。インバータ１０１３４の出力は、リングを形成するために回線１０１３６を介してインバータ１０１２６の入力に接続される。ｔを１つのインバータ内の時間遅延とし、ｐを発振器内の段数とすると、発振周波数ｆは下記のようになる。
（１）ｆ＝１／（２ｐｔ）
周波数の変更は、インバータ連鎖の電源電圧を変更し、時間ｔを変更することによって達成される。ＣＭＯＳインバータの場合、搬送の遅延は電源電圧が低下するにつれて上昇する。
リング発振器内のステージ毎の位相偏位は下記のとおりである。
（２）位相／ステージ＝１８０／ｐ
例えば、図２０に図解されている５段発振器では、ステージごとの位相偏位は３６°である。従って、主出力から２段離れたタップは、７２°の位相偏位となり、一方、主出力から３段離れたタップの位相偏位は１０８°となる。インバータの全てが同一である場合、９０°の位相偏位は可能ではない。
しかし、リング発振器内の様々なインバータが同一に構成されていない場合には、リング発振器内のインバータ間の９０°の位相偏位が得られる。ＣＭＯＳインバータの場合は、インバータを介する遅延は構成要素のトランジスタのサイズと形状、およびその出力上での容量性負荷の量を含む多くの要因によって左右される。これらの要因のいずれかを調整し、インバータのうちの一つの搬送遅延をリング内の残りのインバータと比較して増加させることを利用して必要な９０°位相偏位を達成できる。
図２０に示したＶＣＯ１２０の場合は、インバータ１０１３０の搬送遅延は常にオン状態になるようにバイアスをかけられる２個のトランジスタ１０１３８と１０１４０とを追加することによって調整される。それによってインバータ１０１３０を介した搬送遅延が増加するので、インバータ１０１３４、１０１２６および１０１２８を介した合計の遅延は修正されたインバータ１０１３０およびインバータ１０１３２を介した遅延とほぼ同じになる。インバータ１０１３４、１０１３６および１０１２８を介した遅延は修正されたインバータ１０１３０およびインバータ１０１３２を介した遅延と同じである場合は、出力１０１０８と１０１２２との間の位相偏位は正確に９０°になる。
ここで図１６および１９に図解した二乗回路１０１１０の概略回路図である図２１を参照する。図１７の二乗回路１０７７も二乗回路１０１１０と同様に動作する。
図２１に示すように、ＶＣＯ１０１２０の出力は二乗回路１０１１０に供給される。明らかに、図１９に示した回路の場合は、ＶＣＯ１０１２０の各出力ごとに１個ずつである、２個の二乗回路が備えられている。
一般的には、ＶＣＯ１０１２０は残りの回路と比較して降下した電圧で動作し、従って、出力１０１０８および１０１２２は残りの回路のより高い電圧レベルに変換される必要がある。加えて、搬送遅延は一般に出力信号の立ち上がりエッジと降下エッジでは同一ではないので、リング発振器内の信号が対称であってもレベル変換回路の出力は対称にはならず、すなわち、“二乗”出力、または５０％の衝撃係数を有するものとなる。このようにして回路１０１１０は出力信号の対称性を保持するために必要とされる入力しきい値を調整する閉ループ・フィードバック回路内にレベル変換器を組込んでいる。
レベル・シフタは、トランジスタ１０１５０と１０１５２、およびインバータ１０１５４と１０１５６を含んでいる。２つの電流源トランジスタ１０１５８および１０１６０は、電圧ＶＭＩＮＵＳおよびＶＰＬＵＳによって制御される。電圧ＶＭＩＮＵＳおよびＶＰＬＵＳは、電流ミラー１０１６２によって供給され、トランジスタ１０１５８および１０１６０によって送られる電流の量を制御する。信号１０１１２または１０１２４のフィードバック・ループは、トランジスタ１０１５８、１０１６０、１０１６４を通ってレベルシフトトランジスタ１０１５０および１０１５２に供給される。出力信号１０１１２または１０１２４の波形が非対称になると、すなわち“二乗”ではなくなると、トランジスタ１０１５８、１０１６０は、出力の対称性を設定し直す方向で、入力ステージ電流源トランジスタ１０１５０上でのゲート電圧を変更することにより応答する。更に、コンデンサとして使用されるトランジスタ１０１６４は、あらゆるリプル電圧を濾波してこれを取り除き、フィードバック・ループの応答時間を設定する。
ここでは、ＬＳＢ１０６０およびＬＳＢ＋１  １０５８のタイミング図である図２２を参照する。図２２のタイミング図は図１５の回路あるいは図１８の回路の動作を示している。高速クロック１０６４は、時間３で低から高へと遷移する。Ｎ−２ビット・バイナリ・カウンタ１０４８上の最下位ビット１０４９は、高速クロック１０６４の低から高への遷移途上で遷移する。高速クロック１０６４から導出されるＬＳＢ１０６０は時間５で高レベルに、時間９で低レベルに遷移する。カウンタの最下位ビット１０４９から導出される。ＬＳＢ＋１０５８は、時間７で高レベルに遷移し、時間２で低レベルに遷移する。グレーコード化済み信号のＮ−２最上位ビット１０５６は、時間３においてのみ遷移し、一方、ＬＳＢ１０６０およびＬＳＢ＋１０５８信号は時間３では変化しない。時間２、５、７および９では、これらの信号のうちの１つだけが一時に変化するので、カウントに変化がある場合には単一ビット変化しかしないというグレー・コード要件を満たす。
当業者は、高速クロックを供給するために乗算される周波数を有する入力クロック信号を用いるのではなく、外部高速クロックを用いて、カウンタ１０４８、フリップフロップ１０４４、および９０°位相器１０４２を制御できることを理解しよう。
本発明の１つの利点は、グレー・コード最下位ビット周波数が、回路を制御するために使用されるクロックの周波数と等しくなるという点にある。すなわち、最下位ビットの周波数は、フリップフロップの最大トグル周波数と等しくなるのである。従来、典型的なグレー・コードでは、マスター・クロック周波数は、グレー・コードの最下位ビットの４倍の周波数である。本発明では、対照的に、グレー・コードの最下位ビットの周波数はクロック周波数と等しくなることができる。従って、クロック周波数は、クロック・カウンタ回路自体の固有の周波数制限によってだけ制限される。これによって、従来達成可能であった変換速度より更に高速な変換速度が可能になる。
室温での通常２ミクロンのＣＭＯＳプロセスの場合、この周波数制限は約１５０ＭＨｚであり、８０°Ｋで約５００ＭＨｚである。通常１ミクロンのＣＭＯＳプロセスでは、この周波数制限は室温で約５００ＭＨｚであり、８０°Ｋでは１ＧＨｚを超える場合がある。本発明の１つの実施態様では、７２ＭＨｚマスター・クロックは、３０μｓで１３ビット変換を可能にする３．５ｎｓ分解能のグレー・コードを生成する。５００ＭＨｚマスター・クロックは、５００ｐｓ分解能のグレー・コードを生成し、３３μｓで１６ビット変換または２μｓで１２ビット変換を可能にする。１つのチップ上にこれらのコンバータのうちの数１００個を使用すると、総変換速度は、約１００ＭＨｚであってもよい。概算される電力は、チャネル当たり５０μｗを下回る。その結果、このようなコンバータの配列が１個の単独のチップ上で使用され、比較的高速の変換速度をもたらすが、電力消費量が少ない場合は、本発明によりアナログ／ディジタル変換の比較的低速の単独傾斜方式が可能になる。更に、単独傾斜アナログ／ディジタル・コンバータの単純な設計は、特に、ＣＭＯＳ技術を使用する場合、電力を節約し、１つの単独の集積回路上でのこれらの大多数のコンバータの集積を可能にする。
グレー・コード・カウントは、定義ではコードの各増分ごとに１ビットしか変化しないため、コンパレータ活性化時に記憶されるディジタル信号として使用される。ラッチがイネーブルにされている時には、グレー・コード化されたビットのうちの１つしか変化のプロセスに入ることができないので、サンプリングされるビットのうちの１つしか準安定性を示すことができず、結果として生じるコードは、１つの最下位ビット分だけ不安定になる。これは、標準バイナリ・コードが記憶されるディジタル信号として使用される場合と対照的である。複数のビットがコードの各増分ごとに変化することができるので、サンプリングされた多くのビットが準安定性を示すことができる。
グレー・コード・カウントを用いると、それを完了するためにさらに時間がある場合、回路内のある一点で準安定性分解を有利に決定できるようになるので、回路の電力および速度の必要性が低減される。その結果、本発明では、データ速度が、データが各アナログ／ディジタル・コンバータにより供給される速度よりはるかに低い場合に、準安定性分解をデータの多重化の後まで延期することができる。特に従来の回路では、準安定性分解は通常、カウンタからのバイナリ・コードがＮビット・データ・ラッチでクロックされるときに供給される可能性があった。そのためには、準安定性分解を比較的高速のクロック速度で非常に短期間の間隔で実行されることが必要になる場合があった。前述のように、これとは対照的に本発明では、回路の電力および速度の必要要件を低減する極めて低速のクロック速度を用いて、この機能を達成することができる。
例えば、（約）７５ＭＨｚのクロックを用いてグレー・コードを生成してもよい。この７５ＭＨｚのクロックは、（約）６ＭＨｚの入力クロックから生成される。７５ＭＨｚのクロックは、アナログ／ディジタル変換だけに使用される。６ＭＨｚクロックは、集積回路の他の全ての機能に用いられる。
３２８個のコンバータからなる配列を用いることにより、変換は１３ビットの分解能で約３０マイクロ秒の間に完了する。従来の方法では、例えば、従来の２ミクロンのＣＭＯＳプロセスの能力よりも高い約３００ＭＨｚのマスター・クロック周波数が必要になる。グレー・コードを使用することで、３２８個のコンパレータ上での３００ＭＨｚではなく、１３ビットでの６ＭＨｚという速度で準安定性分解を実行できるようになる。
本発明は更に、高速有効クロック速度のアナログ／ディジタル・コンバータの配列からのアナログ信号の変換方法、および分解能の増加をもたらすものである。コンバータごとに１つの多数の入力信号がサンプリングおよび保持される。信号は、アナログ・ソースからの電流を積分することによって形成される。この信号は、変換プロセスの期間中、コンデンサ上で一定に保たれる。次に、アナログ・ランプおよびディジタル・カウンタが同時に始動される。コンパレータ回路は、ランプの電圧をサンプリングおよび保持されている電圧と比較する。双方が等しい場合、コンパレータの出力は状態を変化させ、ディジタル・カウンタの値をＮビット・ラッチ内に記憶させる。様々な入力電圧のディジタル表記であるラッチの配列に記憶される値は、並列でラッチの別の配列に転送される。それから、新たな一群の変換が実行され、一方では先の変換の結果が多重化され、ディジタル出力信号が形成される。
コンバータの配列の場合、ディジタル・カウンタおよびランプ生成器は全てのコンバータに共通である。各コンバータ自体には、サンプリングおよび保持、コンパレータおよびディジタル・ラッチの配列だけが必要である。
本発明の回路は、従来のＣＭＯＳ技術を用いる半導体形式でモノリシック集積されてもよい。
これまで本発明の少なくとも１つの例示的な実施態様を記載したが、当業者には多様な変更、修正および改良が可能であろう。このような変更、修正および改良は、本発明の趣旨および範囲内で企図されるものである。従って、前記の記述は例示するためだけであり、限定を意図するものではない。本発明は以下の請求の範囲、およびそれと同等なもので定義されるように限定されるだけである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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