(57)【特許請求の範囲】
【請求項１】
少なくとも１つの入力端子と、少なくとも１つの出力端子と、
前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、
遅延時間制御端子を持つ可変遅延素子を１つ以上組み合わせた可変遅延回路と、
前記可変遅延回路に入力される前の信号と前記可変遅延回路および前記固定遅延付与手段で遅延された信号の位相差を検出する位相検出回路と、
前記位相検出回路により検出された位相差に応じて前記可変遅延回路における遅延量を制御する遅延量制御手段と、
前記可変遅延回路へ入力されてから前記位相検出回路において位相比較が行なわれるまでの遅延のクロックサイクル数を決定するサイクル数決定手段とを備え、
前記遅延量制御手段は、前記サイクル数決定手段により決定されたクロックサイクル数に応じて前記可変遅延回路の遅延量を制御することを特徴とするクロック生成回路。
【請求項２】
前記固定遅延付与手段は、前記入力端子から前記可変遅延回路までの信号経路の遅延と、前記可変遅延回路から前記出力端子までの信号経路の遅延との和に相当する固定遅延を入力信号に付与することを特徴とする請求項１に記載のクロック生成回路。
【請求項３】
前記固定遅延付与手段は、前記可変遅延回路の後段に設けられていることを特徴とする請求項１または２に記載のクロック生成回路。
【請求項４】
前記可変遅延回路は、複数の可変遅延素子が直列に接続されてなり、入力された信号が出力されるまでに通過する可変遅延素子の段数が制御されることで遅延量可変に構成されていることを特徴とする請求項１ないし３のいずれかに記載のクロック生成回路。
【請求項５】
前記遅延量制御手段は、前記可変遅延回路の入力から固定遅延回路の出力までの遅延素子の段数を、前記可変遅延回路からの信号に基づいて制御する遅延段数制御手段を備えたことを特徴とする請求項４に記載のクロック生成回路。
【請求項６】
前記遅延量制御手段には、前記位相検出回路により検出された位相差に応じて前記可変遅延回路の遅延量を制御する電圧を発生する手段が含まれていることを特徴とする請求項１ないし５のいずれかに記載のクロック生成回路。
【請求項７】
前記位相検出回路の前段に前記可変遅延回路に入力される前の信号を分周する第１の分周回路を備え、
該第１の分周回路は前記サイクル数決定手段により決定されたクロックサイクル数に応じて分周段数が制御されるとともに、クロックサイクル数に応じて位相がクロック周期分異なる信号を出力するように構成されていることを特徴とする請求項５または６に記載のクロック生成回路。
【請求項８】
前記遅延量制御手段は前記位相検出回路により検出された位相差に応じた電圧を発生するフィルタ容量を備え、該フィルタ容量は、前記可変遅延回路における入力された信号が出力されるまでに通過する可変遅延素子の段数に応じて容量値が可変に構成されていることを特徴とする請求項１ないし７のいずれかに記載のクロック生成回路。
【請求項９】
請求項１ないし８のいずれかに記載のクロック生成回路を備え、該クロック生成回路に外部から供給されるクロック信号を入力して生成されたクロック信号をタイミング信号としてデータ出力を行なうように構成されてなることを特徴とする半導体記憶装置。
【請求項１０】
前記位相検出回路の前段に前記可変遅延回路に入力される前の信号を分周する第１の分周回路を備え、前記固定遅延付与手段の前段又は後段に第２分周回路を備え、
前記第１の分周回路と前記第２分周回路の少なくとも一方は、前記サイクル数決定手段により決定されたクロックサイクル数に応じて分周段数が制御されるとともに、クロックサイクル数に応じて位相がクロック周期分異なる信号を出力するように構成されていることを特徴とする請求項５または６に記載のクロック生成回路。
【請求項１１】
少なくとも１つの入力端子と、少なくとも１つの出力端子と、
前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、
遅延時間制御端子を持つ可変遅延素子を１つ以上組み合わせた可変遅延回路と、
前記可変遅延回路に入力される前の信号と前記可変遅延回路および前記固定遅延付与手段で遅延された信号の位相差を検出する位相検出回路と、
前記位相検出回路により検出された位相差に応じて前記可変遅延回路における遅延量を制御する遅延量制御手段と、
前記可変遅延回路へ入力されてから前記位相検出回路において位相比較が行なわれるまでの遅延のクロックサイクル数を決定するサイクル数決定手段とを備えたクロック生成回路において、
前記サイクル数決定手段は、前記可変遅延回路に外部クロック信号もしくは外部クロック信号と同期し所定の遅延を有する信号を入力して、前記可変遅延回路の所定の遅延段から得られる信号を観測して最適なクロックサイクル数を決定した後、前記遅延量制御手段が前記サイクル数決定手段により決定されたクロックサイクル数に応じて前記可変遅延回路の遅延量を制御するようにしたことを特徴とするクロック生成回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部クロック信号に同期した内部クロック信号を生成するクロック生成回路さらにはＤＬＬ（ディレイ・ロックド・ループ）回路やＳＭＤ（シンクロナス・ミラー・ディレイ）回路を用いたクロック生成回路に関し、例えばＳＤＲＡＭ（同期式ダイナミック型ランダム・アクセス・メモリ）における出力タイミングを決定するクロック信号を生成するクロック生成回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＳＤＲＡＭのデータ転送レートを高速化する手段として、入力クロックの２倍の速度でデータの入出力を行うＤＤＲ（ダブル・データ・レート）方式のＳＤＲＡＭが注目されている。ＤＤＲ  ＳＤＲＡＭでは高速でデータの入出力を行うため、ＤＬＬやＳＭＤと呼ばれるクロック生成回路を搭載して、外部クロックの位相とデータ出力の位相を一致させることが行なわれている。これは、外部クロックに対する出力データのセットアップ時間を十分に確保するためであり、外部クロックの位相とデータ出力の位相を一致させた場合、読出しコマンドが入力されてからデータが出力されるまでの時間は外部クロックの周期の整数倍となる。
【０００３】
ＤＬＬ回路やＳＭＤ回路は、クロック入力端子から入力され入力初段回路でＣＭＯＳレベルに増幅されたクロックを可変遅延回路に通すことにより、所望の位相を持つ内部クロックを発生させる。この内部クロックはデータ出力ラッチを駆動し、ラッチされたデータが出力バッファを通して外部に出力される。この出力データの位相が外部クロックの位相に一致するように内部クロックの位相が設定される。内部クロックの位相を決定する可変遅延回路の遅延量をフィードバックループで制御する方式がＤＬＬであり、遅延量測定回路で遅延量を決める方式がＳＭＤである（特開平１０−７９６６３号公報、特開平１１−２２５０６７号公報）。
【０００４】
【発明が解決しようとする課題】
上述したＳＤＲＡＭは、ＣＰＵの高速化に伴って今後ともさらなる高速化が要求されると予想されるが、高速化すればするほど消費電力は大きくなる。ここで、ＳＤＲＡＭの使用形態を考えると、ＣＰＵが演算等を行なっているときはＳＤＲＡＭも高速で動作することが必要である。しかし、ＣＰＵが演算を行なっていないようなときは、ＳＤＲＡＭは高速で動作する必要はなく、クロック周期を伸ばして低速動作させることで消費電力を抑えることができる。
【０００５】
ところが、従来のＤＬＬやＳＭＤを用いたＳＤＲＡＭでは、読出しコマンド入力からデータ出力までの遅延クロックサイクル数は一定であった。また、ＤＬＬやＳＭＤが所望の位相を持つクロックを出力することができる外部クロックの周波数範囲（クロック周期範囲：以下、ロックレンジと称する）は可変遅延回路の性能と，クロック生成回路で補正しないときの外部クロックと出力データとの位相差（以下、クロックアクセス時間と称する）とによって決定してしまっていた。
【０００６】
例えば、可変遅延回路の最小遅延量をｔdmin、可変遅延回路の最大遅延量をｔdmax、クロックアクセス時間をｔca、読出しコマンド入力からデータ出力までの遅延サイクル数をｎとすると、
外部クロックの最小周期  ＝（ｔdmin＋ｔca）／ｎ
外部クロックの最大周期  ＝（ｔdmax＋ｔca）／ｎ
となる。上記式を見ると明らかなように、可変遅延回路の性能すなわちｔdmin、ｔdmaxが一定であるとすると、ＳＤＲＡＭの高速化のためにｎを大きくして外部クロックの最小周期を下げようとすると外部クロックの最大周期が減少し、速度を落とすためｎを小さくして外部クロックの最大周期を上げようとすると外部クロックの最小周期が増大してしまう。従って、ｎが一定の場合に外部クロックの許容最小周期を下げ、しかも外部クロックの許容最大周期を上げることができるようにするには、可変遅延回路の遅延可変範囲を大きくしなければならない。
【０００７】
しかし、従来の回路形式のままそのようにしようとすると、遅延用ゲートの段数を増加させなければならないため、可変遅延回路の回路規模が大きくなって占有面積の増大ならびに消費電力の増加を招いてしまうという問題がある。
【０００８】
本発明の目的は、比較的小さな回路規模で広いロックレンジを有するクロック生成回路を提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１０】
すなわち、ＤＬＬならば可変遅延回路，ＳＭＤならば遅延量測定回路を用い、外部クロックからデータ出力までの遅延量の最適なサイクル数を測定し、そのサイクル数でロックを行えるように回路を構成することにより、可変遅延回路の性能とクロックアクセス時間に関わらず広いロックレンジを有するクロック生成回路を実現できるようにしたものである。
【００１１】
より具体的には、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、遅延時間制御端子を持つ可変遅延素子を１つ以上組み合わせた可変遅延回路と、前記可変遅延回路に入力される前の信号と前記可変遅延回路および前記固定遅延付与手段で遅延された信号の位相差を検出する位相検出回路と、前記位相検出回路により検出された位相差に応じて前記可変遅延回路における遅延量を制御する遅延量制御手段と、前記可変遅延回路へ入力されてから前記位相検出回路において位相比較が行なわれるまでの遅延のクロックサイクル数を決定するサイクル数決定手段とを備えたクロック生成回路において、前記遅延量制御手段は、前記サイクル数決定手段により決定されたクロックサイクル数に応じて前記可変遅延回路の遅延量を制御するようにした。
【００１２】
あるいは、少なくとも１つの入力端子と、少なくとも１つの出力端子と、前記入力端子に信号が入力された時刻から前記出力端子より信号が出力するまでの時間に対応した所定の遅延を付与する固定遅延付与手段と、遅延時間制御端子を持つ可変遅延素子を１つ以上組み合わせた可変遅延回路と、前記可変遅延回路に入力される前の信号と前記可変遅延回路および前記固定遅延付与手段で遅延された信号の位相差を検出する位相検出回路と、前記位相検出回路により検出された位相差に応じて前記可変遅延回路における遅延量を制御する遅延量制御手段と、前記可変遅延回路へ入力されてから前記位相検出回路において位相比較が行なわれるまでの遅延のクロックサイクル数を決定するサイクル数決定手段とを備えたクロック生成回路において、前記サイクル数決定手段は、前記可変遅延回路に外部クロック信号もしくは外部クロック信号と同期し所定の遅延を有する信号を入力して、前記可変遅延回路の所定の遅延段から得られる信号を観測して最適なクロックサイクル数を決定した後、前記遅延量制御手段が前記サイクル数決定手段により決定されたクロックサイクル数に応じて前記可変遅延回路の遅延量を制御するようにする。
【００１３】
上記した手段によれば、クロックの周期が長いときはクロックサイクル数を少なくしクロックの周期が短いときはクロックサイクル数を多くすることで、クロックサイクル数が固定の場合に比べて遅延量可変範囲の比較的狭い可変遅延回路を用いてロックレンジの広いクロック生成回路を実現することができる。
【００１４】
また、前記固定遅延付与手段は、前記入力端子から前記可変遅延回路までの信号経路の遅延と、前記可変遅延回路から前記出力端子までの信号経路の遅延との和に相当する固定遅延を入力信号に付与するように構成する。これにより、外部から入力されるクロック信号に同期した出力クロックを生成することができる。
【００１５】
前記可変遅延回路は、複数の可変遅延素子が直列に接続されてなり、入力された信号が出力されるまでに通過する可変遅延素子の段数が制御されることで遅延量可変に構成する。複数の可変遅延素子が直列に接続されていることにより、１つの１つの可変遅延素子における遅延量の制御に加えて遅延素子の段数の切り替えによる遅延量の制御が可能になるため、可変遅延回路の遅延量の可変範囲が広くなる。
【００１６】
さらに、前記可変遅延回路の入力から固定遅延回路の出力までの遅延量のクロックサイクル数を、前記可変遅延回路からの信号に基づいて制御するサイクル数制御手段を設けたので、自動的に最適のクロックサイクル数を検出してそれに基づいた遅延量の制御が可能となる。
【００１７】
また、前記位相検出回路により検出された位相差に応じて前記可変遅延回路の遅延量を制御する信号もしくは電圧を発生する手段を設ける。これにより、フィードバックループによる自動的な位相合わせが可能となる。
【００１８】
さらに、前記位相検出回路の前段に前記可変遅延回路に入力される前の信号を分周する第１の分周回路を備え、該第１の分周回路は前記サイクル数決定手段により決定されたクロックサイクル数に応じて位相がクロック周期分異なる信号を出力するように構成する。これにより、不適切な信号エッジの位相比較によりハーモニック・ロック状態に陥るのを回避することができる。
【００１９】
また、前記遅延量制御手段は前記位相検出回路により検出された位相差に応じた電圧を発生するフィルタ容量を備え、該フィルタ容量は、前記可変遅延回路における入力された信号が出力されるまでに通過する可変遅延素子の段数に応じて容量値が可変に構成するのが望ましい。これにより、可変遅延回路における活性化された遅延段数の相違によって位相差に応じた電圧に対する遅延量の制御の割合が変化するのを回避し、位相ロック状態へ速やかに移行させることができるようになる。
【００２０】
さらに、上記のようなクロック生成回路を備えた半導体記憶装置において、クロック生成回路に外部から供給されるクロック信号を入力して生成されたクロック信号をタイミング信号としてデータ出力を行なうように構成することにより、クロックアクセス時間が短くセットアップ時間が長い半導体記憶装置を実現することができる。
【００２１】
【発明の実施の形態】
図１には、本発明をＤＤＲ  ＳＤＲＡＭにおけるＤＬＬ（ディレイ・ロックド・ループ）を用いたクロック生成回路に適用した場合の一実施例を示す。
【００２２】
まず、大まかな構成を説明する。１００はＤＬＬを用いたクロック生成回路、１２０は例えば１６ビットのデータＤＱ０〜ＤＱ１５を並列に出力可能な出力回路、１３０はデータＤＱ０〜ＤＱ１５と同一周期、同一位相でデータＤＱ０〜ＤＱ１５の取込みタイミングを与えるデータストローブ信号ＤＱＳの出力回路、１４０は外部クロックＣＬＫ，／ＣＬＫの入力バッファ回路、１５１は外部クロックＣＬＫの入力端子、１５２は逆相のクロック／ＣＬＫの入力端子、１８０は上記データＤＱ０〜ＤＱ１５の出力端子、１９０は上記データストローブ信号ＤＱＳの出力端子である。出力回路１２０は、出力データＤＱ０〜ＤＱ１５の各ビットに対応して設けられたデータラッチ回路１２１と出力バッファ回路１２２とにより構成されている。
【００２３】
クロック生成回路１００は、入力された外部クロックＣＬＫ，／ＣＬＫを遅延する可変遅延回路（ＶＤＬ）１０１と、上記入力バッファ１４０の遅延量ｔ１と上記データラッチ回路１２１および出力バッファ回路１２２の遅延量ｔ３との和（ｔ１＋ｔ３）に相当する遅延量を有し上記可変遅延回路１０１の出力を遅延するレプリカ遅延回路（ＲＥＰ１）１０２と、入力バッファ１４０により取り込まれた外部クロックＥＣＫＴを４分周する分周回路１０４、レプリカ遅延回路１０２の出力ＲＣＫＴを４分周する分周回路１０５、上記可変遅延回路１０１や分周回路１０４の動作を制御するＤＬＬ制御回路１０６、分周回路１０４，１０５で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を比較して位相差を検出する位相周波数比較器（ＰＦＤ）１０７と、位相周波数比較器１０７の出力ＶＢＵＰ，ＶＢＤＮに基づいて位相差に応じた電圧ＶＢを発生するチャージポンプ回路１０８、発生電圧ＶＢに基づいて可変遅延回路１０１に対する遅延量制御信号ＮＢＩＡＳを生成するバイアス回路１０９などから構成されている。
【００２４】
さらに、本実施例のクロック生成回路１００には、上記レプリカ遅延回路１０２と同様の構成を有し上記可変遅延回路１０１からの信号を遅延する第２レプリカ遅延回路（ＲＥＰ２）１０３と、上記入力バッファ１４０により取り込まれた外部クロックＩＣＫＴ，ＩＣＫＢまたは上記第２レプリカ遅延回路１０３で遅延された信号ＳＲＣＫＴ，ＳＲＣＫＢのいずれかを選択して可変遅延回路１０１に供給する切替えスイッチ１１０，１１１とが設けられている。切替えスイッチ１１０，１１１は上記ＤＬＬ制御回路１０６からの制御信号ＳＴＲによって切替え制御が行なわれる。
【００２５】
本実施例の特徴は、ＤＬＬ制御回路１０６と第２レプリカ遅延回路１０３と可変遅延回路１０１で、可変遅延回路１０１の最適な段数と、外部クロックからデータ出力までの遅延量の最適なサイクル数ｎを測定する。そして、測定結果に従って可変遅延回路の動作段数を決定し、サイクル数ｎの測定結果に基づく制御信号２ＣＫで４分周回路１０４から立上がりが互いに１サイクルずれた２つの分周クロックのうちいずれを出力させるか制御することで、広いロックレンジを得ることにある。ＤＬＬ制御回路１０６は、ＤＬＬ全体の制御信号を発生する回路であり、ＤＬＬ制御回路１０６からは上記制御信号ＳＴＲや２ＣＫの他にも様々な制御信号が発生されるが、図１には本発明の内容に関係がある信号のみを示している。
【００２６】
次に、本実施例のクロック生成回路１００の機能および動作を説明する。
【００２７】
上記の通り、ＤＤＲ  ＳＤＲＡＭにおけるクロック生成回路１００は、データ出力ＤＱ０〜ＤＱ１５の位相と入力クロックＣＬＫ，／ＣＬＫの位相とが一致するように、内部クロックＱＣＫＴの位相を調整する回路である。位相制御動作を理解するため、まず切り替えスイッチ１１０，１１１が入力バッファ１４０により取り込まれた外部クロックＩＣＫＴ，ＩＣＫＢを可変遅延回路１０１へ供給する状態にあるとする。
【００２８】
ここで、クロック入力バッファ１４０の遅延量をｔ１，可変遅延回路１０１の遅延量をｔ２（可変），データ出力ラッチ１２１とデータ出力バッファ１２２の遅延量の合計をｔ３，４分周回路１０４と４分周回路１０５の遅延量をｔDIVとする。レプリカ遅延回路１０２は可変遅延回路１０１で遅延されたクロックＱＣＫＴに所望の位相を与えるため、クロックアクセス時間と等しい遅延量（ｔ１＋ｔ３）を持たせてある。位相周波数比較器１０７は４分周回路１０４と４分周回路１０５で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相を一致させるようにＶＰＵＰ，ＶＰＤＮ信号を出力して、可変遅延回路１０１の遅延量ｔ２の値を制御する。
【００２９】
これによって、クロック生成回路１００においては、外部クロックＣＬＫ，／ＣＬＫの周期をｔCKとすると、
ＣＬＫ，／ＣＬＫに対する可変遅延回路１０１の出力側クロックＱＣＫＴの遅延は、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延量ｔ２との和であるので、
ｔ１＋ｔ２
同様に、４分周回路１０５の出力側クロックＲＣＫＴ２の遅延は
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）
一方、４分周回路１０４の出力側クロックＥＣＫＴ２の遅延は
ｔ１＋ｔDIV
である。
【００３０】
ここで、ＲＣＫＴ２の位相とＥＣＫＴ２の位相が等しくなるように制御されるので、１クロックサイクルで位相合わせが行なわれたとすると、次の式が成り立つ。すなわち、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｔCK  ……（式１）
である。この式を整理すると、
ｔ２＝ｔCK−（ｔ１＋ｔ３）
ｔ１＋ｔ２＋ｔ３＝ｔCK
となる。これを図により説明すると、図２（Ａ）に示すように、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKに対して、入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）が一致するように、可変遅延回路１０１の遅延量ｔ２が制御されることを意味している。
【００３１】
ところで、上記説明は、１クロックサイクルで位相合わせが行なわれた場合である。図１のクロック生成回路１００は理論的にはすなわち可変遅延回路１０１の遅延量ｔ２が０〜無限に制御可能であるとすると、位相合わせは１クロックサイクルでなくｎクロックサイクル（ｎは自然数）で行なわれても良い。これを式で表わすと、
ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｎ×ｔCK
となる。この式を整理すると、
ｔ２＝ｎ×ｔCK−（ｔ１＋ｔ３）
よって、ＱＣＫＴの遅延は
ｎ×ｔCK−ｔ３
となる。また、出力データＤＱ０〜ＤＱ１５の遅延は、上記ＱＣＫＴの遅延（ｎ×ｔCK−ｔ３）と出力ラッチ１２１とデータ出力バッファ１２２の遅延量ｔ３との和であるので、ｎ×ｔCKとなる。これによって、出力データＤＱ０〜ＤＱ１５の位相は入力クロックＣＬＫ，／ＣＬＫの位相と等しくされる。このことより、可変遅延回路１０１の遅延量ｔ２とクロックアクセス時間（ｔ１＋ｔ３）との合計値はｎ×ｔCKとなることが分かる。つまり、
ｔ２＋（ｔ１＋ｔ３）＝ｎ×ｔCK      ……（式２）
である。ここで、ｎの値は任意の自然数である。以下、サイクル数ｎの値を用いて、例えば１ＣＫロック，２ＣＫロックのようにｎＣＫロックと呼ぶこととする。
【００３２】
図２（Ｂ）には、２クロックサイクルで回路が位相ロックする２ＣＫロックの場合における入力バッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延量ｔ２と出力ラッチ１２１およびデータ出力バッファ１２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）とクロックサイクルｔCKとの関係を示す。２ＣＫロックの場合、図２（Ｂ）に示すように、（ｔ１＋ｔ２＋ｔ３）＝２ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。同様にして、３ＣＫロックの場合には、（ｔ１＋ｔ２＋ｔ３）＝３ｔCKの関係になるように、可変遅延回路１０１の遅延量ｔ２が制御される。
【００３３】
さらに、本実施例においては、位相周波数検出回路１０７の前段に４分周回路１０４，１０５を設けてＥＣＫＴとＲＣＫＴを分周したクロックの位相を比較するようにしている。これは、ハーモニック・ロックによる誤動作を防ぐためである。
【００３４】
図３を用いて、ハーモニック・ロックとその対策について説明する。まず、可変遅延回路１０１の遅延量は最小であるためｔ２＋（ｔ１＋ｔ３）も最小であるとする。
【００３５】
外部クロックＣＬＫ，／ＣＬＫが入力されると、これに応じたクロックＥＣＫＴの立ち上がりエッジＥ_０は、可変遅延回路１０１及びレプリカ遅延回路１０２を伝播してクロックＲＣＫＴの立ち上がりエッジＲ_０となる。エッジＥ_０からＲ_０までの遅延量はｔ２＋（ｔ１＋ｔ３）である。同様にエッジＥ_２はＲ_２、Ｅ_３はＲ_３……となる。ここで、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKが大きく、図３（ａ），（ｂ）のようにｔ２＋（ｔ１＋ｔ３）＜ｔCK／２である場合を考えると、クロックＲＣＫＴの立ち上がりエッジＲ_０に最も位相が近いクロックＥＣＫＴの立ち上がりエッジはＥ_０である。よって、クロックＥＣＫＴ，ＲＣＫＴを直接位相周波数検出回路１０７に入力して位相制御を行うと、Ｒ_０の位相をＥ_０へ一致させるように可変遅延回路１０１の遅延量ｔ２を小さくさせる方向への制御が行なわれる。しかしこの時点で、可変遅延回路１０１の遅延量ｔ２は既に最小であるので、クロックＲＣＫＴの立ち上がりエッジをクロックＥＣＫＴの立ち上がりエッジに一致させることはできない。この状態がハーモニック・ロックによる誤動作である。
【００３６】
ハーモニック・ロックによる誤動作を防ぐため、図１のＤＬＬでは４分周回路１０４及び１０５が設けられている。そのため、４分周回路１０５から出力されるクロックＲＣＫＴ２は、図３（ｅ）のような位相と周期を持つ。つまり、４分周回路１０５はクロックＲＣＫＴの立ち上がりエッジＲ_０からＲＣＫＴ２の立ち上がりエッジＲ２_０を生成する。そして、ｎ＝１の場合、４分周回路１０４から出力されるクロックＥＣＫＴ２は、図３（ｃ）のような位相を持つ。つまり、４分周回路１０４はクロックＥＣＫＴの立ち上がりエッジＥ_１からＥＣＫＴ２の立ち上がりエッジＥ２_１を生成する。また、ｎ＝２の場合には、４分周回路１０４から出力されるクロックＥＣＫＴ２は、図３（ｄ）のような位相を持つ。つまり、４分周回路１０４はクロックＥＣＫＴの立ち上がりエッジＥ_２からＥＣＫＴ２の立ち上がりエッジＥ２_２を生成する。
【００３７】
ここで、Ｒ_０からＲ２_０までの遅延量と、Ｅ_１からＥ２_１までの遅延量と、Ｅ２からＥ２_２までの遅延量は、ともにｔDIVで等しい。図３（ｃ）と（ｄ）のクロックＥＣＫＴ２の位相は１クロックサイクルｔCKだけずれている。４分周回路１０４から図３（ｃ）または（ｄ）のいずれのクロックを出力するかは、要求されるｎの値に基づいてＤＬＬ制御回路１０６から供給される制御信号２ＣＫによって決定される。
【００３８】
ｎ＝１の時、クロックＥＣＫＴ２の位相は（ｃ）のようになる。このクロックＥＣＫＴ２，ＲＣＫＴ２を位相周波数検出回路１０７へ入力して位相比較を行なうと、ＲＣＫＴ２の立ち上がりエッジＲ２_０に最も近いＥＣＫＴ２の立ち上がりエッジは、Ｅ２_１である。従って、このとき位相周波数検出回路１０７は、ＲＣＫＴ２の立ち上がりエッジＲ２_０をＥＣＫＴ２の立ち上がりエッジＥ２_１に一致させるようにダウン信号ＶＢＤＮを出力する。これは、可変遅延回路１０１の遅延時間ｔ２を大きくさせる方向であるので、ハーモニック・ロックによる誤動作を防ぐことができる。
【００３９】
また、ｎ＝２のとき、クロックＥＣＫＴ２の位相は（ｄ）のようになる。このクロックＥＣＫＴ２，ＲＣＫＴ２を位相周波数検出回路１０７に入力して位相比較を行なうと、ＲＣＫＴ２の立ち上がりエッジＲ２_０に最も近いＥＣＫＴ２の立ち上がりエッジはＥ２_２である。従って、このとき位相周波数検出回路１０７は、ＲＣＫＴ２の立ち上がりエッジＲ２_０をＥＣＫＴ２の立ち上がりエッジＥ２_２に一致させるようにダウン信号ＶＢＤＮを出力する。これは可変遅延回路１０１の遅延時間ｔ２を大きくさせる方向であるので、ハーモニック・ロックによる誤動作を防ぐことができる。
【００４０】
ここではｎ＝１，ｎ＝２の場合について説明したが、ｎ＝３，ｎ＝４についても同様の方式で対応することができる。ただし、ｎ＝１もしくはｎ＝２の場合は４分周回路で良いが、ｎ＝３のときは６分周回路、ｎ＝４のときは８分周回路……のように、２ｎ分周回路が必要となる。
【００４１】
さて、本発明はロックレンジの広いＤＬＬを提供することを目的としている。なお、この明細書においてロックレンジとは、ＤＬＬが所望の位相でデータラッチ用のクロックＱＣＫＴを出力できる周波数範囲ないしはクロック周期ｔCKの範囲である。出力できるクロックの最大周波数における周期をｔCKmin、最小周波数における周期をｔCKmaxとする。
【００４２】
言うまでもないことであるが、可変遅延回路１０１には遅延量の制御範囲（遅延量可変範囲）が存在する。ここで、可変遅延回路１１０１の最大遅延量をｔ2max，最小遅延量をｔ2minとすると、式２よりロックレンジは次のように求められる。
【００４３】
ｔCKmin＝（ｔ2min＋（ｔ１＋ｔ３））／ｎ  ……（式３）
ｔCKmax＝（ｔ2max＋（ｔ１＋ｔ３））／ｎ  ……（式４）
式３，式４を見て分かる通り、ｎを一定とするとロックレンジは、可変遅延回路１０１の遅延量制御範囲とクロックアクセス時間（ｔ１＋ｔ３）で決定されてしまう。そこで、本発明では、前述したように、ｎを可変とすることで、ロックレンジの広いＤＬＬを提供する。
【００４４】
次に、本実施例のＤＬＬ回路のより具体的な構成と制御方法を説明する。まず、入力バッファ回路１４０は、図４のように、一対の入力差動ＭＯＳＦＥＴとその共通ソース側に接続された電流源用ＭＯＳＦＥＴとドレイン側に接続された一対のアクティブ負荷ＭＯＳＦＥＴとを含む２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を組み合わせた構成を有しており、チップ外部から入力された差動のクロック信号ＣＬＫ，／ＣＬＫを増幅し、ＣＭＯＳレベルの差動クロックＥＣＫＴ，ＥＣＫＢとして出力する役割を担っている。
【００４５】
なお、ＣＫＥＮは定電流用ＭＯＳＦＥＴのゲート端子に印加されて動作電流をオン、オフ制御することで入力バッファ回路１４０の動作を制御するクロックイネーブル信号であり、特に制限されるものでないが、クロックイネーブル信号ＣＫＥＮが同じくゲート端子に印加され上記電流源用ＭＯＳＦＥＴと相補的にオン、オフされて電流遮断時に出力電位をＶｃｃに固定するためのＭＯＳＦＥＴが出力ノード側の負荷ＭＯＳＦＥＴと並列に接続されている。２個の差動増幅回路ＡＭＰ１，ＡＭＰ２を並列に組み合わせているのは、回路を完全に対称にして差動クロック信号ＣＬＫ，／ＣＬＫの真側と偽側で信号の遅延が全く同じになるようにするためである。上記入力バッファ回路１４０から出力された差動クロックＥＣＫＴ，ＥＣＫＢ信号は、スイッチ回路１１０，１１１を介して可変遅延回路１０１へ供給される。
【００４６】
可変遅延回路１０１は、図５に示されているように、直列に接続された８個の可変遅延素子４０１ａ〜４０１ｈと、可変遅延素子４０１ａ〜４０１ｈに対応して設けられた８個の差動アンプ４０２ａ〜４０２ｈと、可変遅延素子４０１ａ〜４０１ｈおよび差動アンプ４０２ａ〜４０２ｈの活性／非活性を制御する遅延段数制御回路４０３と、差動アンプ４０２ａ〜４０２ｈの出力ＴＡＰ０〜ＴＡＰ７のいずれかを選択的に出力させるためのマルチプレクサ（ＭＵＸ）４０４とから構成されている。
【００４７】
図６（Ａ）に、可変遅延素子４０１ａ〜４０１ｈの具体的な回路例が示されている。可変遅延素子４０１は、それぞれ２個の差動インバータＩＮＶ１，ＩＮＶ２が直列接続された回路とされている。差動インバータＩＮＶ１，ＩＮＶ２は、通常の差動増幅回路と類似の回路構成を備えており、電流源用ＭＯＳＦＥＴ  Ｑｃ１，Ｑｃ２のゲート端子に、前記バイアス回路１０９（図１参照）からのバイアス電圧ＮＢＩＡＳが印加されて制御される。また、この電流源用ＭＯＳＦＥＴＱｃ１，Ｑｃ２と直列にスイッチ用ＭＯＳＦＥＴ  Ｑｓ１，Ｑｓ２が接続されており、２段目以降の遅延素子４０１ｂ〜４０１ｈのスイッチ用ＭＯＳＦＥＴ  Ｑｓ１，Ｑｓ２のゲート端子には、上記遅延段数制御回路４０３からの選択制御信号ＳＥＬ０〜ＳＥＬ６が印加され、その信号がハイレベルにされている回路のみが動作するように構成されている。さらに、入力差動ＭＯＳＦＥＴのドレイン側にゲート・ドレイン結合のＭＯＳＦＥＴと出力ノードがゲート端子に交差結合されたＭＯＳＦＥＴとが並列に接続された負荷を有することにより、回路の対称性が保証され真側と偽側で信号の遅延が全く同じになる。また、２つの差動インバータＩＮＶ１，ＩＮＶ２を直列に接続することで１つの場合よりも大きな遅延を作り出している。
【００４８】
上記のように構成された可変遅延素子４０１ａ〜４０１ｈは、バイアス電圧ＮＢＩＡＳの電位により差動インバータの動作電流が変化するので、その電流値の大きさによって信号が入力されてから出力されるまでの遅延量が変化する。具体的にはバイアス電圧ＮＢＩＡＳの電位が上昇すると遅延量は減少し、バイアス電圧ＮＢＩＡＳの電位が下降すると遅延量が増加する。
【００４９】
また、可変遅延素子４０１ａ〜４０１ｈはバイアス電圧ＮＢＩＡＳの電位により動作電流が制御されるとともにこの電流源用ＭＯＳＦＥＴ  Ｑｃ１，Ｑｃ２と直列にスイッチ用ＭＯＳＦＥＴ  Ｑｓ１，Ｑｓ２が接続されているため、その出力は小振幅差動信号である。そこで、可変遅延素子４０１ａ〜４０１ｈの出力信号をＣＭＯＳレベルに増幅するため、図６（Ｂ）に示すように差動増幅回路ＡＭＰ０とその出力をさらに波形整形しＣＭＯＳレベルに変換して出力するインバータ回路ＩＮＶ０とから構成された差動アンプ４０２ａ〜４０２ｈが設けられている。
【００５０】
この差動アンプ４０２ａ〜４０２ｈは、上記遅延段数制御回路４０３からの活性化制御信号ＡＭ０〜ＡＭ７により動作電流のオン、オフが制御され、電流遮断時には回路の動作を停止し、出力インバータ回路ＩＮＶ０によりロウレベル（０Ｖ）を出力する。差動増幅回路ＡＭＰ０は、図４に示されている回路の一方の差動増幅回路と同一構成を有する。図４と異なり２つの差動増幅回路を組み合わせていないのは、差動アンプ４０２ａ〜４０２ｈは差動出力でなくシングルの信号を出力すればよいためである。
【００５１】
遅延段数制御回路４０３は、可変遅延回路１０１に入力したクロックＥＣＫＴ，ＥＣＫＢを、出力までの間に何段の可変遅延素子４０１を通すか制御する回路であり、差動アンプ４０２ａ〜４０２ｈの出力ＴＡＰ０〜ＴＡＰ７に基づいて遅延段数制御を行なうように構成されている。例として、４段の可変遅延素子４０１を通るようにする場合、信号ＳＥＬ０〜ＳＥＬ３をハイレベルにし、ＳＥＬ４〜ＳＥＬ６にロウレベルにする。また、差動アンプ４０２ａ〜４０２ｈに対する活性化制御信号はＡＭ４がハイレベルで、それ以外のＡＭ０〜ＡＭ３，ＡＭ５〜ＡＭ７はロウレベルとする。これにより、可変遅延回路１０１に入力されたクロックＥＣＫＴ，ＥＣＫＢは可変遅延素子４０１ａ〜４０１ｄを通過するが、可変遅延素子４０１ｅ〜４０１ｈは回路動作を停止するため通過しないように制御される。そして、可変遅延素子４０１ｄの出力信号は、活性化制御信号はＡＭ４により唯一活性化されている差動アンプ４０２ｄによってＣＭＯＳレベルに増幅され、マルチプレクサ４０４を通過してクロツクＱＣＫＴとして出力される。このような制御により、クロックＥＣＫＴ，ＥＣＫＢは入力から出力までに、４段の可変遅延素子４０１ａ〜４０１ｄを通過したことになる。遅延段数制御回路４０３は可変遅延素子４０１の段数を１〜８まで任意に設定することができる。
【００５２】
なお、図５のように構成された可変遅延回路１０１においては、選択制御信号ＳＥＬ０〜ＳＥＬ６をすべてハイレベルとして可変遅延素子４０１ａ〜４０１ｈをすべて動作させても、活性化制御信号ＡＭ０〜ＡＭ７により差動アンプ４０２ａ〜４０２ｈのうちいずれか１つを選択的に活性化してやれば同様の遅延時間を得ることができるが、上記のように選択制御信号ＳＥＬ０〜ＳＥＬ６によって余分な可変遅延素子４０１を停止させるようにした方が、消費電力を低減することができる。
【００５３】
マルチプレクサ４０４は、差動アンプ４０２ａ〜４０２ｈの出力信号ＴＡＰ０〜ＴＡＰ７から、一つの信号を選択しＱＣＫＴとして出力する回路であるが、図５の実施例の回路ではＡＭ０〜７により選択される差動アンプ４０２は１つだけであるので、マルチプレクサ４０４は単純な８入力論理和回路で良い。
【００５４】
図７には、遅延段数制御回路４０３の具体的な回路構成例が示されている。図７に示すように、遅延段数制御回路４０３は、差動アンプ４０２ａ〜４０２ｈの出力信号ＴＡＰ０〜ＴＡＰ７をそれぞれ入力データ信号としＤＬＬ制御回路１０６からの起動信号ＳＴＲを共通のクロック入力とするフリップフロップＦＦ０〜ＦＦ６と、ＦＦ０の出力を反転するインバータＧ０と、各ＦＦ１〜ＦＦ６の出力をそれぞれ一方の反転入力端子に受け前段のフリップフロップの出力を他方の入力端子に受けて論理積動作するＡＮＤゲートＧ１〜Ｇ６と、インバータＧ０およびＡＮＤゲートＧ１〜Ｇ６の出力信号を一方の入力信号とし、上記起動信号ＳＴＲの反転信号を他方の入力信号とするＯＲゲートＧ１０〜Ｇ１６と、フリップフロップＦＦ６の出力と起動信号ＳＴＲの反転信号を入力信号とするＯＲゲートＧ１７とから構成されており、フリップフロップＦＦ０〜ＦＦ６の出力を遅延素子４０１ａ〜４０１ｈに対する選択制御信号ＳＥＬ０〜ＳＥＬ６として出力し、ＯＲゲートＧ１０〜Ｇ１７の出力を差動アンプ４０２ａ〜４０２ｈに対する活性化制御信号はＡＭ０〜ＡＭ７として出力する。また、インバータＧ０の出力を後述の最小遅延信号ＭＩＮ_ＤＬＹとして出力する。
【００５５】
なお、遅延段数制御回路４０３は後に詳しく説明するように、出力する選択制御信号ＳＥＬ０〜ＳＥＬ６は、フリップフロップＦＦ０〜ＦＦ６のある段ｉ（ｉ＝０〜６）を境にしてその前の段から出力される選択制御信号ＳＥＬ０〜ＳＥＬｉはハイレベルで後の段から出力される選択制御信号ＳＥＬｉ＋１〜ＳＥＬ６はロウレベルとされる。また、遅延段数制御回路４０３から出力される活性化制御信号ＡＭ０〜ＡＭ７は、論理ゲートＧ０〜Ｇ６の作用によってその段に対応する１つの信号ＡＭｉ＋１のみがハイレベルとされる。
【００５６】
可変遅延回路１０１から出力されるクロックＱＣＫＴは、ＤＬＬ外部へ出力されるのと同時に、レプリカ遅延回路１０２へ入力される。前述したように、レプリカ遅延回路１０２は入力クロックＱＣＫＴに、入力バッファ１４０の遅延ｔ１および出力回路１２０の遅延ｔ３との和に相当する所定の遅延量（ｔ１＋ｔ３）を与える回路である。レプリカ遅延回路１０２の遅延量精度は、データ出力位相の精度に直接係わってくるため高精度のものが要求されるが、従来より既に幾つかの回路形式が提案されており、本実施例では従来より使用されているレプリカ回路を用いているのでここでは回路の詳細については省略する。要するにレプリカ遅延回路１０２は、入力バッファ１４０と同一構成の回路と出力回路１２０と同一構成の回路とを直列に接続した構成とされることで、所定の遅延量（ｔ１＋ｔ３）を得るようにされる。
【００５７】
レプリカ遅延回路１０２で遅延されたクロックＲＣＫＴは、分周回路１０５によって４分周され、クロックＲＣＫＴ２とされる。また、入力バッファ１４０により取り込まれたクロックＥＣＫＴも同様に分周回路１０４によって４分周され、クロックＥＣＫＴ２となる。この時のクロックＥＣＫＴ２の位相は、ＤＬＬ制御回路から供給される制御信号２ＣＫがロウレベルのとき図３（ｃ）のＥＣＫＴ２（ｎ＝１）の位相で、制御信号２ＣＫがハイレベルであるとき、図３（ｄ）のＥＣＫＴ２（ｎ＝２）の位相となるように分周回路１０４が構成されている。分周回路１０４および１０５でクロックＥＣＫＴおよびＲＣＫＴの分周を行なうことによって、前述したように、ハーモニック・ロックを防ぐことができる。図８（Ａ），（Ｂ）に分周回路１０４，１０５の構成例が示されている。
【００５８】
分周回路１０４，１０５は、図８に示すように、それぞれ反転出力をデータ端子に入力した２つの非同期セット，リセット端子付きフリップフロップＦＦ_Ｅ0とＦＦ_Ｅ1により構成され、前段のフリップフロップＦＦ_Ｅ0のクロック端子にクロックＥＣＫＴが入力されるとともに、前段のフリップフロップＦＦ_Ｅ0の出力Ｑが後段のフリップフロップＦＦ_Ｅ1のクロック端子に入力される。非同期セット，リセット端子付きフリップフロップＦＦ_Ｅ0とＦＦ_Ｅ1は入力クロックに係わりなく、セット端子Ｓにハイレベルが入力されれば非同期にセット状態とされ、出力Ｑがハイレベルに、また反転出力ＱＢがロウレベルになる。また、リセット端子Ｒにハイレベルが入力されれば非同期にリセット状態とされ、出力Ｑがロウレベルに、また反転出力ＱＢがハイレベルになる。
【００５９】
図８（Ａ）に示すように、分周回路１０４には、リセット信号ＲＳＴと上記制御信号２ＣＫまたはその反転信号とを入力信号とするＡＮＤゲートＧ１１，Ｇ１２が設けられ、ＡＮＤゲートＧ２１の出力がフリップフロップＦＦ_Ｅ0とＦＦ_Ｅ1のリセット端子に、またＡＮＤゲートＧ２２の出力がフリップフロップＦＦ_Ｅ0とＦＦ_Ｅ1のセット端子に入力されている。これによって、制御信号２ＣＫに応じて図３（ｃ）の位相となるように分周されたＥＣＫＴ２（ｎ＝１）、または図３（ｄ）の位相となるように分周されたＥＣＫＴ２（ｎ＝２）が形成される。図８（Ｂ）に示すように、分周回路１０５は、リセット信号ＲＳＴが直接フリップフロップＦＦ_Ｒ0とＦＦ_Ｒ1のリセット端子に入力され、フリップフロップＦＦ_Ｒ0とＦＦ_Ｒ1のセット端子には接地電位が印加されており、分周出力信号の位相は固定されるようにされている。
【００６０】
なお、実施例においては、分周回路１０５は分周出力信号の位相が固定されているとしたが、分周回路１０５がサイクル数決定手段としてのＤＬＬ制御回路１０６により決定されたクロックサイクル数に応じて分周段数が制御されるとともに、クロックサイクル数に応じて位相がクロック周期分異なる信号を出力するように構成されていても良い。また、実施例においては、回路の説明を簡単にするため、分周回路１０５はレプリカ遅延回路１０２の直後に設けたが、レプリカ遅延回路１０２の前段に分周回路１０５を設けても良い。これにより、レプリカ遅延回路１０２の消費電流を低減することができる。この場合にも、前記式（１）が成立するので、出力データＤＱとデータストローブ信号ＤＱＳの位相は正しく制御される。
【００６１】
図９には、分周回路１０４，１０５で分周されたクロックＥＣＫＴ２とＲＣＫＴ２の位相比較を行なう位相周波数検出回路１０７の具体例が示されている。位相周波数検出回路１０７は、２つのフリップフロップ５０１，５０２と１つのＮＯＲゲート回路５０３とから構成され、各々データ入力端子Ｄは電源電圧Ｖｃｃに接続されるとともに、クロック端子に分周回路１０４，１０５で分周されたクロックＥＣＫＴ２とＲＣＫＴ２がそれぞれ入力され、クロックの立上がりに同期してデータ入力端子よりハイレベルを取り込む。また、フリップフロップ５０１，５０２は非同期リセット端子Ｒを持ち、このリセット端子にはフリップフロップ５０１，５０２の反転出力ＱＢを入力信号とするＮＯＲゲート回路５０３の出力がリセット信号として入力されるように構成されており、リセット端子がハイレベルにされると、入力クロックの状態に係わらず直ちにＱ出力がロウレベルに、またＱＢ出力がハイレベルにリセットされる。
【００６２】
位相周波数検出回路１０７は、図３（ｃ）と（ｅ）のように、クロックＲＣＫＴ２の立ち上がりエッジがＥＣＫＴ２の立ち上がりエッジよりも先に入力されると、フリップフロップ５０２の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、図３（ｆ）のように、位相の進みを示す出力信号ＶＢＤＮがハイレベルに変化される。次に、クロックＥＣＫＴ２の立ち上がりエッジが入力されると、フリップフロップ５０１の出力Ｑがハイレベル、反転出力ＱＢがロウレベルにされる。そして、フリップフロップ５０１，５０２の反転出力ＱＢが共にロウレベルにされるとその直後に、ＮＯＲゲート回路５０３の出力であるＰＦＤ_ＲＳＴ信号にハイレベルに変化される。ＰＦＤ_ＲＳＴ信号はフリップフロップ５０１，５０２のリセット端子に入力されており、出力Ｑは直ちにロウレベルに変化される。これにより、図３（ｆ），（ｇ）のように、出力信号ＶＢＤＮには長いパルスが、また出力信号ＶＢＵＰには短いパルスが現われる。逆に、ＲＣＫＴ２の立ち上がりエッジよりもＥＣＫＴ２の立ち上がりエッジの方が早いと、出力信号ＶＢＤＮには短いパルスが、また出力信号ＶＢＵＰには長いパルスが現われる。
【００６３】
そして、ＶＢＵＰ，ＶＢＤＮ信号のパルス出力期間の差は、クロックＥＣＫＴ２とＲＣＫＴ２の立ち上がりエッジの位相差に相当する。このＶＢＵＰ，ＶＢＤＮ信号は、チャージポンプ回路１０８に入力され、検出された位相差に応じた電圧ＶＢを発生する。チャージポンプ回路１０８は、図１０に示されているように、抵抗６１１と複数のキャパシタ６１２ａ〜６１２ｈからなる低域通過フィルタ６１０、２つの電流源６０１，６０２及び２つのＭＯＳスイッチ６０３，６０４とから構成される。
【００６４】
ここで、チャージポンプ回路１０８にアップ信号ＶＢＵＰの正パルスが入力されると、ＭＯＳスイッチ６０３が導通状態となり、電流源６０１からの電流Ｉ１がフィルタ６１０に供給されてキャパシタ６１２ａ〜６１２ｈが充電されて出力電圧ＶＢの電位が上昇する。一方、ダウン信号ＶＢＤＮの正パルスが入力されると、ＭＯＳスイッチ６０４が導通状態となり、電流源６０２の電流Ｉ２によってフィルタ６１０のキャパシタ６１２ａ〜６１２ｈから電荷が流れ出し、出力電圧ＶＢの電位が下降する。
【００６５】
位相周波数検出回路１０７の構成上、入力信号ＶＢＵＰとＶＢＤＮが同時にハイレベルとなることがある。その場合は、電流源６０１からの電流Ｉ１が直接電流源６０２へ流出し、出力電圧ＶＢの電位は変化しない。よって、信号ＶＢＵＰとＶＢＤＮのパルス幅の差だけ、出力電圧ＶＢの電位が上昇もしくは下降する。
【００６６】
この実施例のチャージポンプ回路においては、フィルタ回路６１０のキャパシタ容量が、可変遅延回路１０１の遅延段数を制御する前述の選択制御信号ＳＥＬ０〜ＳＥＬ６によって８つのキャパシタ６１２ａ〜６１２ｈのそれぞれに対応して設けられているスイッチ６１３ａ〜６１３ｈをオン、オフ制御することで、変更できるようになっている。これは、可変遅延回路１０１の遅延段数に応じてチャージポンプ回路１０８の出力電圧ＶＢの変化量を調整して、可変遅延回路１０１における遅延量の変化をリニアにするためである。
【００６７】
すなわち、チャージポンプ１０８により生成された電圧ＶＢは、図１１に示されている（ａ）または（ｂ）のカレントミラー回路からなるバイアス回路１０９へ供給され、このバイアス回路１０９の出力電流によって上記可変遅延回路１０１の可変遅延素子に流れる電流が制御され、その電流の大きさによって各段の遅延量が変化するが、前述のように、動作する可変遅延素子の段数は選択制御信号ＳＥＬ０〜ＳＥＬ６によって異なる。そのため、チャージポンプ回路１０８からの入力パルスに対する出力電圧ＶＢの変化量が一定である場合には、動作する可変遅延素子の段数をｋとすると可変遅延回路１０１のトータルの遅延時間はｋ倍となる。
【００６８】
すなわち、バイアス電圧ＶＢがΔＶＢだけ変化したとき、可変遅延素子が８段の場合の遅延時間ｔ２の変化量Δｔ２は可変遅延素子１段の場合の変化量Δｔ２の８倍となる。この影響により、遅延段数が多い場合にはＤＬＬ回路の位相変位が大きくなり、最悪の場合には回路が発振してしまう可能性がある。しかし、この実施例のチャージポンプ回路１０８においては、選択制御信号ＳＥＬ０〜ＳＥＬ６によってキャパシタ６１２ａ〜６１２ｈの容量値を制御して可変遅延回路１０１の遅延段が多くなると容量が大きくなるように変化させているため、入力パルスに対する出力電圧ＶＢの変化量が反比例するようになる。その結果、信号ＶＢＵＰ，ＶＢＤＮのパルス幅に対する可変遅延回路１０１の遅延時間ｔ２の変化量が動作段数に関わらずほぼ一定となり、動作が安定になる。
【００６９】
なお、図１１（ａ）に示されているバイアス回路１０９では、単純なカレントミラー回路を用いているが、図１１（ｂ）に示すような構成のバイアス回路１０９を用いることにより可変遅延回路１０１の遅延量制御特性等を調整することも可能である。具体的には、図１１（ａ）のバイアス回路はその入力電圧ＶＢ−出力電流特性が二次関数であるが、図１１（ｂ）に示した回路では、入力電圧ＶＢと出力電圧ＮＢＩＡＳによって発生する電流が一次関数となるため、図１１（ａ）と比較して、電圧−遅延量制御特性がより線形に近くなる。
【００７０】
以上で、本実施例のＤＬＬ回路の構成についての説明を終了し、次に本実施例のＤＬＬ回路の制御方法について説明する。
【００７１】
まず、ＤＬＬ回路における位相制御を説明すると、位相周波数検出回路１０７に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より進んでいる場合には、ＶＢＤＮパルスが出力されてバイアス電圧ＶＢの電位が下がり、可変遅延回路１０１の遅延量を増大させ、クロックＲＣＫＴ２の位相が遅れるように制御される。一方、位相周波数検出回路１０７に入力されるクロックＲＣＫＴ２の位相がＥＣＫＴ２の位相より遅れている場合には、ＶＢＵＰパルスが出力されてバイアス電圧ＶＢの電位が上がり、可変遅延回路１０１の遅延量を減少させ、クロックＲＣＫＴ２の位相が進むように制御される。このようなフィードバックループによって、クロックＥＣＫＴ２とＲＣＫＴ２の位相は常に等しくなるように調整され、式１が成り立ち、入力クロックＣＬＫ，／ＣＬＫと位相が一致したデータＤＱ０〜ＤＱ１５が出力される。
【００７２】
次に、ロックレンジを拡大するために、可変遅延回路１０１中の可変遅延素子４０１の段数をクロック周期ｔCKに応じて変更する制御を、図１２を用いて説明する。なお、バイアス電圧ＶＢは最初にＶｃｃレベルにリセットされていて、可変遅延素子４０１ａ〜４０１ｈの１段あたりの遅延量はｔＤであり、切替えスイッチ１１０，１１１はＤＬＬ制御回路１０６からの制御信号ＳＴＲがロウレベルにされることにより第２レプリカ遅延回路１０３の出力を可変遅延回路１０１に供給するように切替えが行なわれているものとする。
【００７３】
ＤＬＬ制御回路１０６は、リセット信号ＲＳＴが入力されると、外部クロックＣＬＫ，／ＣＬＫを取り込む入力バッファ１４０の出力クロックＩＣＫＴの立上がりタイミングＴ１に同期して、図１２（ｂ）のように変化する差動信号ＳＣＫＴ，ＳＣＫＢを出力する。なお、ＤＬＬ制御回路１０６に対するリセット信号ＲＳＴは、ＤＤＲ  ＳＤＲＡＭのコントロールロジックがモードレジスタ設定コマンドやセルフリフレッシュ終了コマンドＳＥＬＦＸを受けたときなどに生成される。ＤＬＬ制御回路１０６から出力された信号ＳＣＫＴ，ＳＣＫＢは第２レプリカ遅延回路１０３によって（ｔ１＋ｔ３＋ｔｍ）という量の遅延を与えられて図１２（ｄ）のような信号ＳＲＣＫＴ，ＳＲＣＫＢとして出力される。ここで、ｔｍは、回路誤差やＤＬＬ動作開始後の電源電圧、温度の変化に対応するために予め設定された位相余裕である。ｔｍの詳しい意味は後述するが、例えば１ｎ秒のような比較的短い時間とされる。
【００７４】
信号ＳＲＣＫＴ，ＳＲＣＫＢは切替えスイッチ１１０，１１１を通って図５のような構成を有する可変遅延回路１０１へ入力され、可変遅延回路１０１で可変遅延素子４０１の１段毎にｔＤの遅延が与えられ、図１２（ｅ）〜（ｉ）のような遅延信号が次々と形成される。遅延された信号は差動アンプ４０２ａ〜４０２ｈを介して遅延段数制御回路４０３とマルチプレクサ４０４に供給される。一方、遅延段数制御回路４０３は、ＤＬＬ制御回路１０６からの制御信号ＳＴＲがロウレベルであるとき、ＯＲゲートＧ１０〜Ｇ１７の一方の入力信号をハイレベルとさせることにより活性化制御信号ＡＭ０〜ＡＭ７をすべてハイレベルとして出力する。そのため、可変遅延回路１０１の差動アンプ４０２ａ〜４０２ｈはすべて活性化され図１２（ｅ）〜（ｉ）の遅延信号は、ＴＡＰ０，ＴＡＰ１，……として次々に出力されマルチプレクサ４０４に供給され、このうちＴＡＰ１〜ＴＡＰ７は遅延段数制御回路４０３にも供給される。この時、マルチプレクサ４０４の出力は乱れるが、この状態では位相制御を行なわないため問題ない。
【００７５】
次に、図１２（ｃ）のように、ＳＣＫＴ，ＳＣＫＢ信号がステップ状に変化されてからｔCK後のタイミングＴ２でＳＴＲ信号がロウレベルからハイレベルへ変化されたとすると、このＳＴＲ信号をクロックとして、図７の遅延段数制御回路４０３のフリップフロップＦＦ０〜ＦＦ６が、可変遅延回路１０１からの各遅延信号ＴＡＰ１，ＴＡＰ２，……を同時にラッチする。図１２に示すタイミングの場合には、ＳＴＲ信号がロウレベルからハイレベルへ変化された時点では、ＴＡＰ０〜ＴＡＰ３がハイレベルでＴＡＰ４以降はロウレベルである。そのため、遅延段数制御回路４０３のフリップフロップＦＦ０〜ＦＦ２にはにハイレベルがラッチされ、ＦＦ３〜ＦＦ６にはロウレベルがラッチされる。フリップフロップＦＦ０〜ＦＦ６のどこまでハイレベルがラッチされたか知ることで、１クロック周期ｔCKの間に信号が第２レプリカ遅延回路を経て可変遅延回路内で伝達する遅延段数が分かる。図１２のタイミングの例では、ｔCKの間にＴＡＰ３まですなわち４段目の可変遅延素子４０１ｄまで信号が伝達されたことが分かる。
【００７６】
そして、その結果、図７の遅延段数制御回路４０３では、フリップフロップＦＦ０〜ＦＦ６の出力信号ＳＥＬ０〜ＳＥＬ６のうちＳＥＬ０〜ＳＥＬ２がハイレベルのままとされ、ＳＥＬ３〜ＳＥＬ６はロウレベルに変化し、それによって、ＯＲゲートＧ１０〜Ｇ１７から出力される活性化信号ＡＭ０〜ＡＭ７は、ＡＭ３のみがハイレベルとして出力される。そして、上記信号ＳＥＬ０〜ＳＥＬ６及びＡＭ０〜ＡＭ７は、可変遅延回路１０１に供給され、その結果、動作する可変遅延素子の段数は４段に決定される。なお、動作する可変遅延素子４０１の段数が４段であるということは、このとき可変遅延回路１０１における遅延時間ｔ２は４×ｔＤである。
【００７７】
上記のようにして、遅延段数制御回路４０３による可変遅延回路１０１の制御状態が確定すると、そのとき既に上記制御信号ＳＴＲのハイレベルの変化によりスイッチ１１０，１１１が入力クロックＩＣＫＴ，ＩＣＫＢを選択する側に切り替わっているため、位相制御が開始される。従って、位相制御開始直後のクロックＣＬＫ，／ＣＬＫの入力からデータＤＱの出力までの遅延量Ｄｄｑは、
0003807593.tif 000002
である。ここで、図１２からｔCKは、
（ｔ１＋ｔ３＋ｔｍ）＋４×ｔＤ＜ｔCK＜（ｔ１＋ｔ３＋ｔｍ）＋５×ｔＤ  ……（式６）
の範囲にあることが分かる。
【００７８】
一方、位相制御開始直後の出力データＤＱのクロックＣＬＫ，／ＣＬＫに対する位相差Ｐｄｑは、
Ｐｄｑ＝Ｄｄｑ−ｎ×ｔCk
で表わせる。ここでは、図１２のように、ｎ＝１の場合を考えているので、Ｐｄｑ＝Ｄｄｑ−ｔCKであり、上記２つの式５，６より、
−ｔｍ＞Ｐｄｑ＞−（ｔｍ＋ｔＤ）
が得られる。これより、出力データＤＱの位相はクロックＣＬＫ，／ＣＬＫよりもｔｍ〜（ｔｍ＋ｔＤ）だけ進んでいることが分かる。従って、４段で可変遅延回路１０１の段数は最適に制御されているということができる。ちなみに、可変遅延回路１０１の段数が３段の場合には出力データＤＱの位相はクロックＣＬＫ，／ＣＬＫよりも（ｔｍ＋ｔＤ）〜（ｔｍ＋２ｔＤ）だけ進み、５段の場合には逆に出力データＤＱの位相は（ｔＤ−ｔｍ）〜（２ｔＤ−ｔｍ）だけ遅れることになるので、位相ロックまでの所要時間が長くなったりロックができない可能性がある。
【００７９】
上記のようにして可変遅延回路１０１における遅延段数が制御された状態でスイッチ１１０，１１１が切り替わると、可変遅延回路１０１で遅延されたクロックがレプリカ遅延回路１０２で遅延されたクロックと入力バッファ回路１４０から供給されるクロックとが位相周波数比較回路１０７において位相比較され、上記位相差−ｔｍ〜−（ｔｍ＋ｔＤ）が検出され、この位相差を少なくするような信号ＶＢＤＮが出力され、これによって可変遅延回路１０１の遅延量が変化（最初は増加）されて位相差が減少し、これを繰り返すことでＤＬＬ回路は速やかに位相ロック状態となる。位相周波数比較回路１０７における位相比較は、出力データＤＱとクロックＣＬＫ，／ＣＬＫの位相との比較と同等であるので、位相ロック状態になると出力データＤＱの位相はクロックＣＬＫ，／ＣＬＫの位相と一致することとなる。
【００８０】
ところで、前述した可変遅延回路１０１の最適段数の測定は、通常は電源投入時等に行なわれるので、最適段数を設定した後に回路の電源電圧，温度等が変化し、入力バッファや出力回路の遅延時間ｔ１やｔ３が変化する可能性がある。この時ｔ１＋ｔ３の変化量がｔｍよりも小さければ、ＤＬＬ回路は位相ロック状態からはずれることはない。従って、ＤＬＬ回路が位相ロックするための位相余裕として予め所定量のｔｍを与えておくことで、位相ロック状態からはずれるのを防止できる。また、回路誤差などが考えられる場合にもこのｔｍの大きさを調整することで誤差を吸収するだけの余裕を予め持たせることができる。このように、ｔｍ分の余裕を持たせることにより、電源電圧，温度，さらにはプロセスばらつきに対して安定な回路が得られる。
【００８１】
上記のように可変遅延回路１０１の遅延段数を調整可能とすることにより、段数固定の可変遅延回路と比較して広いロックレンジを得ることができるが、それでもｔCKの最小値は遅延段数が１の場合におけるｔＤ＋ｔ１＋ｔ３に制限される。この制限を超えるために、本実施例においては、図２（Ｂ）に示すような、ｔ１＋ｔ２＋ｔ３を２クロック周期２ｔCKと一致させる制御（２ＣＫロック制御）を行なえるようにしている。以下、この２ＣＫロック制御について説明する。
【００８２】
２ＣＫロック制御を行う場合、ＤＬＬ制御回路１０６は、図１３に示されているように、ＳＣＫＴ，ＳＣＫＢ信号が変化されてから、２×ｔCK後にＳＴＲ信号を立ち上げてやれば良い。言うまでもないが、ｔ１＋ｔ２＋ｔ３をｎクロック周期ｎｔCKと一致させる制御（ｎＣＫロック制御）も理論的には可能であり、そのときには、ＳＣＫＴ，ＳＣＫＢ信号が出力されてから、ｎ×ｔCK後にＳＴＲ信号を立ち上げてやることで、最適な段数を測定できる。
【００８３】
しかし、ｎＣＫロック制御をしようとすると、ｔCKの最大値ｔCKmaxによる制限が生じてくる。すなわち、可変遅延回路１０１の段数が可変であるため、最大段数を多くすることによって、ｔCKmaxの問題は回避できるが、その場合回路規模，消費電流の増加など、別の弊害が出てくるおそれがある。そこで、本実施例では、クロック周期ｔCKが大きいときは１ＣＫロック制御、ｔCKが小さいときは２ＣＫロック制御というように、ｎの値を２段階に切り替えることによって弊害を回避しつつロックレンジの拡大を図れるようにしている。また、本実施例では、２ＣＫロック制御に切り替えた場合には、４分周回路１０４の位相を図３（ｄ）のＥＣＫＴ２（ｎ＝２）のように変更する。
【００８４】
具体的には、図１４（Ａ）に示すような手順に従って、先ずＤＬＬ動作開始直後に１ＣＫロック制御時の段数測定を行なう（ステップＳ１）。その結果、可変遅延素子４０１の最適段数が１段か２段以上かを判定（ステップＳ２）し、２段以上であれば、１ＣＫロック制御を行なう（ステップＳ３）。一方、可変遅延素子４０１の最適段数が１段であると判定された場合には、次に２ＣＫロック制御において最適段数の測定（ステップＳ４）を行ない、測定された段数で２ＣＫロック制御を行なう（ステップＳ５）。
【００８５】
なお、図１４（Ｂ）に示されているように、図１４（Ａ）の手順とは逆に、ＤＬＬ動作開始直後に２ＣＫロック制御時の段数測定（ステップＳ１１）を行ない、可変遅延素子４０１の最適段数が最大段数未満（本実施例においては８）か否か判定（ステップＳ１２）し、最大段数未満であれば２ＣＫロック制御を行ない（ステップＳ１３）、可変遅延素子４０１の最適段数が最大段数であれば、次に１ＣＫロック制御において段数測定（ステップＳ１４）を行ない、測定された段数で１ＣＫロック制御（ステップＳ１５）を行なうという手順で同様なロックレンジを得るようにしてもよい。
【００８６】
また、１ＣＫロック制御と２ＣＫロック制御を自動切替えにした場合、４分周回路１０４で分周された後のクロックの位相を、位相比較で最適な位相となるように変更するため、ＤＬＬ制御回路１０６は段数制御回路４０３から出力されるＭＩＮ_ＤＬＹ信号の値をラッチして、２ＣＫ信号を生成して分周回路１０４へ出力するように構成されている。ＭＩＮ_ＤＬＹ信号は、図７を参照すると分かるように、可変遅延回路１０１の段数が最小の１段に設定されていることを示す信号であるので、図１４（Ａ）のステップＳ２の判定で２ＣＫロック制御へ移行する場合に生成され、４分周器１０４はこの２ＣＫ信号を受けると分周クロックＥＣＫＴ２の位相を図３（ｄ）にように変更する。
【００８７】
無論、ｎＣＫロック制御の選択は１ＣＫロック制御と２ＣＫロック制御に限るものではなく、１ＣＫロック制御、２ＣＫロック制御、３ＣＫロック制御から選択するなど、さまざまな応用例が考えられる。この場合、４分周器１０４及び１０５における分周はｎの２倍（最大３ＣＫロックの場合は６分周，最大４ＣＫロックの場合は８分周）にするのがよい。
【００８８】
なお、ＤＤＲ  ＳＤＲＡＭの規格からは外れるが、本実施例のＤＬＬ回路を搭載したＳＤＲＡＭを使用する際に、ＳＤＲＡＭの外部からレジスタで動作周波数を設定できるように構成しておいて、ＤＬＬ回路がその動作周波数を参照して１ＣＫロック制御と２ＣＫロック制御を切り替えるという応用も考えられる。
【００８９】
このようにｎの値を切り替えることによって、最小クロック周期ｔCKminはＤＬＬ回路に使用されている回路の動作周波数限界まで小さくすることができる。しかし、ｎを大きくすると４分周器１０４及び１０５の分周比が増えていくので、４分周器１０４，１０５が８分周であるときには、位相制御は８×ｔCKに１回とせざるを得ず、ｎをむやみに大きくすると電圧や温度の急激な変化などにＤＬＬ回路が追従しなくなる可能性がある。しかし、入力バッファや出力回路の遅延時間であるｔ１やｔ３の値はＬＳＩのプロセステクノロジが進歩しても劇的に減少することは考えにくいのに対し、クロック周期ｔCKはプロセステクノロジの進歩とともに、今後ますます減少し、ｎの値が大きくなることも考えられる。そこで、以下、分周器に依存しない制御方式の実施例について説明する。
【００９０】
図１５は、図１の実施例で用いられている４分周器１０４，１０５を用いない制御方式を採用したＤＬＬ回路の実施例を示す。この実施例においては、４分周器１０４及び１０５がない代わりに、入力バッファ回路１４０と可変遅延回路１０１との間にパルス発生回路１１２が設けられている。また、バイアス発生回路１０９も図１のバイアス発生回路１０９とは回路形式が異なっている。
【００９１】
ＤＤＲ  ＳＤＲＡＭでは、ＤＬＬ回路は出力データの位相を補正するために使用されるので、ＤＬＬ回路が出力ラッチクロックＱＣＫＴを出力する必要はない。具体的にはアクティブコマンドＡＣＴＶ、もしくはリードコマンドＲＥＡＤが入力されたときのみ、クロックＱＣＫＴが出力されればよい。そのことを利用して、本実施例のＤＬＬ回路は、以下のように動作するように構成されている。
【００９２】
図１６は、例えばモードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されＤＬＬ回路が動作を開始する際に、図１５のＤＬＬ回路１００における各信号の変化を示す。図１６に示されているように、パルス発生回路１１２により発生される信号ＥＣＫＴのパルスは、入力クロックＩＣＫＴｍサイクルすなわちｍ×ｔCKに１回（図１６ではｍ＝４）である。ただし、アクティブコマンドＡＣＴＶが入力されたことを示す信号ＡＣＴＶがハイレベルに変化されると、その後パルス発生回路１１２は連続的にパルスを発生するように構成されている。パルス発生回路１１２は信号ＥＣＫＴを入力クロックＩＣＫＴから生成するため、信号ＥＣＫＴのパルス幅はクロックＩＣＫＴのパルス幅と同一である。なお、図１６には示されていないが、パルス発生回路１１２は常に信号ＥＣＫＴと逆相の信号ＥＣＫＢを発生している。また、パルス発生回路１１２は、信号ＥＣＫＴのパルスを発生してからｎ×ｔCK（図１６では２ｔCK）後にＥＣＫＴと同様なパルスＰＣＫＴを発生するように構成されている。
【００９３】
パルス発生回路１１２により発生された信号ＥＣＫＴとＥＣＫＢは可変遅延回路１０１へ入力され、ｔ２の遅延が与えられて信号ＱＣＫＴとして出力される。信号ＱＣＫＴはレプリカ遅延回路１０２へ入力され、（ｔ１＋ｔ３）の遅延が与えられて信号ＲＣＫＴとして出力される。この信号ＲＣＫＴと上記パルス発生回路１１２により発生された信号ＰＣＫＴとが位相周波数検出回路１０７に入力され位相比較される。位相周波数検出回路１０７は信号ＲＣＫＴの最初の立ち上がりエッジから、信号ＰＣＫＴの最初の立ち上がりエッジまでに、信号ＲＣＫＴの別の立ち上がりエッジが入力されてしまうと誤動作（ハーモニック・ロック）を引き起こす。
【００９４】
しかし、この実施例においては、信号ＡＣＴＶがロウレベルの条件の下で、可変遅延回路１０１が最小遅延時間ｔ２minの状態から遅延時間ｔ２を徐々に大きくするように制御されるように構成されている。そのため、ｍ＞ｎであれば、信号ＲＣＫＴの最初の立ち上がりエッジから信号ＰＣＫＴの最初の立ち上がりエッジまでに、信号ＲＣＫＴの別の立ち上がりエッジが入力されることはない。よって、信号ＡＣＴＶがロウレベルであれば、誤動作の可能性はなく、信号ＲＣＫＴの最初の立ち上がりエッジと信号ＰＣＫＴの立ち上がりエッジとを一致させるような信号ＶＢＵＰまたはＶＢＤＮを発生し、これによって可変遅延回路１０１の遅延時間が制御され、正しい位相ロックが行なわれる。
【００９５】
そして、上記のようにしてＤＬＬ回路が位相ロックすれば信号ＲＣＫＴとＰＣＫＴの位相差はごく微小であるため、その後に信号ＡＣＴＶがハイレベル変化してパルス発生回路１１２が連続して信号ＥＣＫＴにパルスを発生するようになっても、位相周波数検出回路１０７における誤動作（ハーモニック・ロック）は発生しない。しかも、ＤＤＲ  ＳＤＲＡＭでは、規格により、ＤＬＬ回路が動作を開始してから位相ロックするまで、最低でも２００×ｔCK期間はアクティブコマンドＡＣＴＶの入力が禁止されているため、ＤＤＲ  ＳＤＲＡＭに搭載されるＤＬＬ回路として、本実施例のＤＬＬ回路を用いたとしても誤動作が起こることはない。
【００９６】
また、バイアス回路１０９は図１１（ｃ）に示すようにチャージポンプ回路からの電圧ＶＢをゲート端子に受けるＭＯＳＦＥＴ  Ｑｃと直列にスイッチ用ＭＯＳＦＥＴ  Ｑｓが接続された構成とされ、パルス発生回路１１２からは信号ＥＣＫＴの立ち上がりエッジから信号ＰＣＫＴの立ち下がりエッジまでバイアス回路１０９を有効にする信号ＶＤＬ＿ＡＣＴＶがＭＯＳＦＥＴ  Ｑｓに供給され、それによってバイアス回路１０９から可変遅延回路１０１に供給されるバイアス電圧ＮＢＩＡＳがオン、オフ制御されるように構成されている。
【００９７】
この実施例のＤＬＬ回路では、入力クロックＩＣＫＴのｍサイクルに１回の位相比較が行なわれる。この実施例で、位相ロックするにはｍ＞ｎであれば良いため、２×ｎ回に１回の位相比較しか行うことができない図１の実施例のＤＬＬ回路と比較して、ｎが大のとき位相比較の回数を多くすることができるため、この実施例のＤＬＬ回路は図１の実施例のＤＬＬ回路よりも優位となる。
【００９８】
さらに、図１５の実施例のＤＬＬ回路が優位な点として、可変遅延回路１０１に間欠的にしか信号が入力されないことが上げられる。この実施例のＤＬＬ回路では、あらゆるｔCK，ｎ，ｍの値に係わらず、図１６に示すように、信号ＰＣＫＴの発生が終了した後、次のＥＣＫＴを発生する直前まで、ＶＤＬ_ＡＣＴＶがロウレべルとされて、バイアス回路１０９から可変遅延回路１０１にバイアス電圧ＮＢＩＡＳが印加されないように制御される。これによって、可変遅延回路１０１の動作を停止し、消費電流を低減することができる。
【００９９】
また、レプリカ遅延回路１０２の動作もｍサイクルに１回となり、動作電流が１／ｍとなる。図１の実施例では４分周回路１０５をレプリカ遅延回路１０２の直前に設けることで動作電流を１／２ｎに低減することができるが、本実施例の場合は、立ち下がりエッジもレプリカ遅延回路１０２で遅延されるため、立ち下がりエッジの制御を行う場合に有利である。
【０１００】
このように、ＤＬＬ回路全体のスタンバイ時（ＡＣＴＶ＝０）の消費電流が低減されるため、この実施例のＤＬＬ回路を搭載したＤＤＲ  ＳＤＲＡＭの消費電流を低減することができる。
【０１０１】
また、ＤＬＬ回路の消費電流低減と言う効果はないが、図１の実施例において４分周器１０４及び１０５を分周回路ではなく、パルス発生回路としてもｍ回に１回の位相比較を行うことができる。具体的には、４分周器１０４及び１０５への入力クロックＥＣＫＴ，ＲＣＫＴのｍサイクルに１回、ＥＣＫＴ２，ＲＣＫＴ２をパルス信号として発生すれば、ｍサイクルに１回の割合で位相比較を行なわせることができる。この場合も、レプリカ遅延回路１０２の前にパルス発生回路を置くことによりレプリカ遅延回路の消費電流を低減でき、また立ち下がりエッジの制御を行うこともできる。
【０１０２】
以上、ＤＬＬ回路への適用例について述べてきたが、本発明はＤＬＬ回路に限らず、ＳＭＤ，ＮＤＣ，ＢＤＤ，ＰＬＬなど様々な形式のクロック生成回路にも適用可能である。
【０１０３】
図１７は本発明をＰＬＬ（フェイズ・ロックド・ループ）方式のクロック生成回路に適用した場合の実施例を示す。本実施例は、図１のＤＬＬ回路とほぼ同様な構成を有する。図１のＤＬＬ回路との相違は、可変遅延回路１０１への入力を外部クロックＣＬＫ，／ＣＬＫではなく、自らの差動出力信号を論理（正負）を逆転してフィードバック入力して、リングオシレータとして動作させる点にある。なお、この実施例では、フィードバックループに余分な遅延はないので、可変遅延回路１０１の遅延量はｔCKとほぼ等しくなるため、第２レプリカ遅延回路１０３の遅延量は（ｔ１＋ｔ３＋ｔｍ）ではなく、ｔｍとするのがよい。
【０１０４】
本実施例のＰＬＬ回路においても、位相制御を開始する前に、スイッチ回路１１０，１１１を切り替えて第２レプリカ遅延回路１０３で生成したクロックＳＲＣＫＴ，ＳＲＣＫＢを可変遅延回路１０１に入力して遅延段数を決定した後、スイッチ回路１１０，１１１を切り替えて可変遅延回路１０１の出力クロックＱＣＫＴ，ＱＣＫＢを反転入力させる。すると、位相周波数比較回路１０７が可変遅延回路１０１の一方の出力ＱＣＫＴをレプリカ遅延回路１０２で遅延し分周器１０５で分周したクロックＲＣＫＴ２と入力バッファ回路１４０により取り込み分周器１０４で分周したクロックＥＣＫＴ２の位相を比較して位相差に応じた信号ＶＢＵＰ，ＶＢＤＮを出力して可変遅延回路１０１の遅延時間を制御することで、外部クロックＣＬＫ，／ＣＬＫの位相に応じた所望の位相を有するクロックＱＣＫＴ，ＱＣＫＢを生成することができる。また、本実施例においても、外部クロックＣＬＫの周期に応じて１ＣＫロック制御と２ＣＫロック制御を切り替えることができ、それによってロックレンジを大幅に広げることができる。
【０１０５】
図１８は本発明をＳＭＤ（シンクロナス・ミラー・ディレイ）方式またはＮＤＣ（ネガティブ・ディレイ・サーキット）方式のクロック生成回路に適用した場合の実施例を示す。本実施例のＳＭＤ回路は、同一段数の遅延段を有する順方向遅延列１７１と逆方向遅延列１７２を備え、順方向遅延列１７１の前段に前記実施例のレプリカ遅延回路と同様な遅延を与えるレプリカ遅延回路１７３が設けられているとともに、レプリカ遅延回路１７３で遅延する前のクロックＦＣＬＫと前記順方向遅延列１７１の各遅延段１７１ａ〜１７１ｎから出力される遅延クロックの位相を比較する位相比較器１７４ａ〜１７４ｎが設けられ、位相の一致が検出された遅延段に対応する逆方向遅延列１７２の遅延段にレプリカ遅延回路１７３で遅延する前のクロックＦＣＬＫを入力して逆方向へ伝達させることで、順方向遅延列１７１での遅延と同一の遅延を持ったクロックＧＣＬＫを出力することを基本構成とするものである。
【０１０６】
かかる構成によれば、位相の一致が検出された遅延段の出力クロックはレプリカ遅延回路１７３で遅延する前のクロックＦＣＬＫと同一の位相であるため、逆方向遅延列１７２から出力されるクロックＧＣＬＫは、レプリカ遅延回路１７３で遅延する前のクロックＦＣＬＫに順方向遅延列１７１で検出された遅延と同一の遅延を与えたクロックすなわちクロックＣＬＫよりもｔ３だけ進んだすなわちマイナスの位相を有するクロックとなる。従って、この出力クロックＧＣＬＫを図１に示されている出力回路１２０のデータラッチクロックＱＣＫＴとすることで、外部クロックＣＬＫと同位相でデータＤＱを出力させることができる（図２０（Ａ）参照）。なお、このＳＭＤ回路では、図２０（Ａ）のように１ＣＫロック制御のときでも最初の出力は２サイクル後となるが、その後の出力は一つ前のクロックが順方向遅延列を進んでおりそれによってタイミングが決定されるため１サイクルで連続して出力可能となる。
【０１０７】
この実施例のＳＭＤ回路においては、前記レプリカ遅延回路１７３の前段に分周回路１７０が設けられている。そのため、この実施例では、レプリカ遅延回路１７３での遅延量（ｔ１＋ｔ３）には、分周回路１７０での遅延が含まれるようにする。この分周回路１７０は、１ＣＫ／２ＣＫ切替え制御回路１７５からの信号に基づいて、１ＣＫロック制御のときは外部クロックＣＬＫを分周せずにそのままレプリカ遅延回路１７３に供給し、２ＣＫロック制御のときは外部クロックＣＬＫを２分周したクロックをレプリカ遅延回路１７３に供給するように制御される。これによって、１ＣＫロック制御のときは外部クロックの周期ｔCKとＳＭＤ回路の遅延とが同一になるような制御が行なわれ、２ＣＫロック制御のときは外部クロックの２周期２ｔCKとＳＭＤ回路の遅延とが同一になるような制御が行なわれる。そして、逆方向遅延列１７２の出力クロックＧＣＬＫは、クロック合成回路１７６よりクロックＱＣＫＴとして出力される。
【０１０８】
また、この実施例のＳＭＤ回路においては、順方向遅延列１７１の各遅延段の出力とレプリカ遅延回路１７３で遅延される前のクロックＦＣＬＫの位相を比較する位相比較器１７４ａ〜１７４ｎの出力に基づいて、順方向遅延列１７１内で現在のクロックの位相に３６０°の遅れをもたらす遅延段数を検出して１ＣＫロック制御と２ＣＫロック制御を切り替える１ＣＫ／２ＣＫ切替え制御回路１７５が設けられている。この１ＣＫ／２ＣＫ切替え制御回路１７５は、１ＣＫロック制御時に順方向遅延列１７１の検出段数が所定数よりも少なければ２ＣＫロック制御に移行し、２ＣＫロック制御時に順方向遅延列１７１の検出段数が所定数よりも多ければ１ＣＫロック制御に移行するように構成される。これにより、１ＣＫロック制御と２ＣＫロック制御の切り替えが１ＣＫ／２ＣＫ切替え制御回路１７５により自動的に行なわれる。
【０１０９】
さらに、この実施例のＳＭＤ回路においては、上記レプリカ遅延回路１７３と順方向遅延列１７１と位相比較器１７４ａ〜１７４ｎと逆方向遅延列１７２と同様な回路がもう１組設けられている。そして、この回路には２ＣＫロック制御時に分周回路１７０で２分周されたクロックが供給されるように構成されている。ただし、２ＣＫロック制御時には各組のレプリカ遅延回路１７３および位相比較器１７４には、互いに位相が入力クロックＣＬＫの周期ｔCKだけずれたクロックを供給するように制御される。２分周されたクロックが順方向遅延列１７１に供給されると、その遅延列での遅延のみでは１周期に満たなくて位相比較器１７４が位相の一致を検出できない場合も出てくるが、周期ｔCKだけずれたクロックを第２の組の順方向遅延列１７１に供給する。これにより、位相の一致する遅延段を検出することができる。そして、位相の一致が検出された組の逆方向遅延列１７２の出力クロックＧＣＬＫが、クロック合成回路１７６からクロックＱＣＫＴとして出力される。
【０１１０】
切り替えるタイミングについては特に限定しないが、毎回，数回に１回，ＤＤＲ  ＳＤＲＡＭにＥＭＲＳなどの特定の命令が入力された場合、ＳＭＤ回路の動作開始直後、ＤＤＲ  ＳＤＲＡＭの動作開始直後等様々な実施例が考えられる。また、言うまでもないが、この実施例においても、１ＣＫロック制御と２ＣＫロック制御との切り替えに限定されるものではなく、分周回路１７０の分周比を大きくして、１ＣＫロック制御，２ＣＫロック制御，３ＣＫロック制御切替えや１ＣＫロック制御，２ＣＫロック制御，４ＣＫロック制御切替えなどを行なえるようにしてもよい。
【０１１１】
図１９は本発明をＢＤＤ（バイ・ディレクショナル・ディレイ）方式のクロック生成回路に適用した場合の実施例を示す。本実施例のＢＤＤ回路は、図１８のＳＭＤ回路の順方向遅延列１７１と逆方向遅延列１７２の両方の動作を併せ持つ双方向遅延列１８１〜１８８を備えている。このうち、双方向遅延列１８１〜１８４は正相側の外部クロックＣＬＫに対応した回路であり、双方向遅延列１８５〜１８８は逆相側の外部クロック／ＣＬＫに対応した回路である。また、双方向遅延列１８１，１８２と双方向遅延列１８５，１８６は１ＣＫロック制御用の遅延列、双方向遅延列１８３，１８４と双方向遅延列１８７，１８８は２ＣＫロック制御用の遅延列であり、双方向遅延列１８３，１８４，１８７，１８８は１ＣＫロック制御時にはクロックの入力が遮断されて動作しないようにされる。双方向遅延列の構成そのものは従来より知られており、本実施例においては公知の双方向遅延列を用いているので、詳しい説明は省略するが、ＳＭＤと動作原理はほぼ同様であり、図２０（Ｂ）に示すように、クロック１周期ｔCKの間にレプリカ遅延回路１９３を通って遅延段Ａ０からＡｎに向かってある遅延段まで信号が進んだ所で入力バッファ１４０からのクロックの入力に起因して仮想的な折返し信号が発生され、それによって双方向遅延列を信号が折返してＢ０へ戻り、クロック合成回路１９０へ出力するように動作する。
【０１１２】
分周回路１８０は、外部クロックＣＬＫを分周する分周器ＤＶＤ１と、ＤＶＤ１の出力またはその反転出力を受ける分周器ＤＶＤ２，ＤＶＤ３と、ＤＶＤ１の出力またはＤＶＤ２の出力を選択するセレクタＳＬＴ１と、ＤＶＤ３の出力または固定電位（Ｖｃｃ）を選択するセレクタＳＬＴ２とからなり、外部クロックＣＬＫを２分周および４分周する機能を有するように構成されており、１ＣＫ／２ＣＫ切替え制御回路１９５により１ＣＫロック制御のときは２分周クロックを、また２ＣＫロック制御のときは４分周クロックを出力するように、上記セレクタＳＬＴ１、ＳＬＴ２が制御される。分周器ＤＶＤ２とＤＶＤ３にＤＶＤ１の出力またはその反転出力が入力されることによって、分周器ＤＶＤ２とＤＶＤ３から出力されるクロックは、外部クロックの３６０°すなわち１周期ｔCKだけ位相がずれた信号となる。さらに、分周回路１８０は、セレクタＳＬＴ１、ＳＬＴ２により選択されたクロックと位相が１８０°ずれたクロックを生成するインバータＩＮＶ１１，ＩＮＶ１２を備えている。これによって、位相が１８０°、３６０°、５４０°ずれた４つのクロックが生成される。
【０１１３】
そして、１ＣＫ／２ＣＫ切替え制御回路１９５により、１ＣＫロック制御のときは外部クロックＣＬＫを２分周したクロックとそれと位相が１８０°ずれたクロックとが、双方向遅延列１８１と１８２に入力されて所望の遅延を有するクロックの生成が行なわれ、２ＣＫロック制御のときは、外部クロックＣＬＫを４分周したクロックとそれと位相が１８０°ずれたクロックとがラッチＬＴ１およびＡＮＤゲートＧ２１を介して双方向遅延列１８１に、また双方向遅延列１８１に入力されるクロックＣＬＫと位相が１周期ｔCKずれたクロックとそれと位相が１８０°ずれたクロックとがラッチＬＴ２およびＡＮＤゲートＧ２２を介して双方向遅延列１８２に入力されるように制御される。そして、上記ＡＮＤゲートＧ２１，Ｇ２２の他方の入力端子にレプリカ遅延回路１９３で外部クロックを（ｔ１＋ｔ３）遅延したクロックが入力されるように構成される。
【０１１４】
双方向遅延列１８５〜１８８についても外部クロック／ＣＬＫが入力される点が異なるのみでその動作は双方向遅延列１８１〜１８４と同様である。双方向遅延列１８５〜１８８を設けることにより、双方向遅延列１８１〜１８４で出力クロックＱＣＫＴの立上がりを規制し、双方向遅延列１８５〜１８８で出力クロックＱＣＫＴの立下がりを規制するようにすることができる。また、この実施例においても、双方向遅延列１８１の各遅延段Ａ０〜Ａｎからの信号に基づいて１ＣＫ／２ＣＫ切替え制御回路１９５がクロックの周期を検出して、１ＣＫロック制御と２ＣＫロック制御の切り替えを自動的に行なうように構成することができる。
【０１１５】
図２２は、本発明を適用したＤＬＬ回路を塔載したＤＤＲ  ＳＤＲＡＭのブロック図である。
【０１１６】
図２２のＳＤＲＡＭは、複数のメモリセルがマトリックス状に配置された例えば４つのバンクからなり全体で２５６メガビットのような記憶容量を有するメモリセルアレイ２００Ａ〜２００Ｄと、外部から入力されるアドレスＡ０〜Ａ１４を内部に取り込むアドレスバッファ２０４と、前記アドレスバッファ２０４により取り込まれたアドレスのうち行アドレスをラッチする行アドレスラッチ２０５と、前記アドレスバッファ２０４により取り込まれたアドレスのうちバンクアドレスをデコードしてメモリセルアレイ２００Ａ〜２００Ｄのいずれかを選択するバンク選択回路２１２と、列アドレスをラッチする列アドレスラッチ２０６と、行アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のワード線を選択する行アドレスデコーダ２０１Ａ〜２０１Ｄと、ワード線の選択によりビット線に読み出された信号を増幅するセンスアンプ回路２０３Ａ〜２０３Ｄと、列アドレスラッチ２０６にラッチされた列アドレスを内部で自動的に更新する列アドレスカウンタ２０７と、列アドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ内のカラム（ビット線）を選択する列アドレスデコーダ２０３Ａ〜２０３Ｄと、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けて内部の制御信号を生成するコントロールロジック２０９と、前記メモリセルアレイ２００Ａ〜２００Ｄから読み出されたデータを外部に出力するデータ出力バッファ２１１と、前記出力バッファ２１１から出力されるデータのタイミングを示すデータストローブ信号ＤＱＳの出力バッファ２１５と、前記出力バッファ２１１から出力されるデータのタイミングを制御する本発明に係るＤＬＬからなるクロック生成回路２１４と、外部から入力されるデータを受ける入力バッファ２１０と、外部から入力される制御信号に基づいてメモリセルアレイ２００Ａ〜２００Ｄのリフレッシュを行なうリフレッシュ制御回路２０８と、外部から入力されるアドレス信号の一部に基づいて動作モードを設定するモードレジスタ２１３などを備えている。
【０１１７】
前記コントロールロジック２０９に外部から入力される制御信号としては、チップを選択状態にする前記チップセレクト信号／ＣＳの他、互いに逆相の一対のクロックＣＬＫ，／ＣＬＫ、クロックが有効であることを示すクロックイネーブル信号ＣＫＥ、行アドレスストローブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、列アドレスストローブ信号／ＣＡＳ（以下、ＣＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥ、データの入出力タイミングを示すデータストローブ信号ＤＱＳ、データの入出力を禁止するデータマスク信号ＤＭなどがある。これらの信号のうち符号の前に“／”が付されているものは、ロウレベルが有効レベルであることを意味している。コントロールロジック２０９は、入力コマンドのうちモードレジスタへの設定を指示するＭＲＳコマンドに応じて、内部レジスタにＣＡＳレイテンシの値等が保持される。
【０１１８】
この実施例のＤＤＲ  ＳＤＲＡＭにおいては、外部クロックＣＬＫ，／ＣＬＫはクロックイネーブルＣＫＥ信号がハイレベルであるときコントロールロジック２０９に対して有効とされる。ＤＬＬから出力される内部クロックはＤＤＲ  ＳＤＲＡＭの読出し（ＲＥＡＤ）動作時に必要になるため、ここではＤＤＲ  ＳＤＲＡＭにおける読出し動作について説明する。
【０１１９】
ＤＤＲ  ＳＤＲＡＭに限らずアドレスマルチプレクスを採用しているＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、アクティブコマンドＡＣＴＶの入力により行アドレスが取り込まれてメモリセルアレイ２００Ａ〜２００Ｄがアクティブ状態にされる。その後、読出しコマンドＲＥＡＤが入力されると列アドレスが取り込まれてカラムの選択が行なわれる。
【０１２０】
ＤＤＲ  ＳＤＲＡＭではデータ入出力の効率を上げるため、４つのメモリセルアレイ２００Ａ〜２００Ｄに分割されている。メモリセルアレイ２００Ａ〜２００Ｄをアクティブにするために、ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝１，／ＷＥ＝１という信号の組合せからなるアクティブコマンドＡＣＴＶが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と行アドレス信号とに分割され、それぞれバンク選択回路２１２と行アドレスラッチ２０６へ取り込まれる。そして、バンクアドレス信号に対応したバンクと行アドレス信号に対応したワード線が選択されると、選択ワード線に接続されているメモリセルのデータがビット線に読み出されてセンスアンプ回路２０２Ａ〜２０２Ｄによって増幅され、保持される。
【０１２１】
その後、センスアンプ回路２０２Ａ〜２０２Ｄから目的のデータを読み出すため、列アドレスを指定する。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝１，／ＣＡＳ＝０，／ＷＥ＝１という信号の組合せからなる読出しコマンドＲＥＡＤが入力されると、アドレス信号Ａ０〜Ａ１４信号はバンクアドレス信号と列アドレス信号とに分割され、それぞれバンク選択回路２１２と列アドレスラッチ２０６へ取り込まれる。／ＷＥ＝１が指定されているため、コントロールロジック２０９は読み出し動作であることを認識し、バンクアドレス信号で指定されたバンクがアクティブであれば読み出し動作を開始する。そして、列アドレスデコーダ２０３Ａ〜２０３Ｄによって選択されたカラムのデータはデータ出力バッファ２１１へ読み出され、ＤＬＬ２１４から出力される内部クロックのタイミングでラッチされる。ＤＬＬ２１４から出力される内部クロックは、前述したように、データ出力バッファ２１１における遅延の分だけ、ＣＬＫ，／ＣＬＫに対して早い位相を持っているため、出力データＤＱは外部クロックＣＬＫ，／ＣＬＫと同位相となる。
【０１２２】
また、ＤＤＲ  ＳＤＲＡＭは、アクティブコマンドＡＣＴＶが発行されてから読出しコマンドＲＥＡＤが発行できるようになるまでのサイクル数、読出しコマンドＲＥＡＤが発行されてからデータが出力されるまでのサイクル数、ＤＬＬのオン／オフなど、様々な動作条件を内部レジスタ２１３に保持する。この内部レジスタ２１３の値を書きかえるためのコマンドが存在する。ＤＤＲ  ＳＤＲＡＭは大きく分けて２種類の内部レジスタが存在し、それぞれＭＲＳ（モードレジスタセット）コマンド及びＥＭＲＳ（エクステンディッドモードレジスタセット）コマンドで内容を書きかえる。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝０，／ＷＥ＝０という信号の組合せが入力され、例えばその時のアドレス信号Ａ１４の値が“０”の場合はＭＲＳコマンド、Ａ１４が“１”の場合にはＥＭＲＳコマンドとなる。Ａ１４以外のアドレスの入力によって、レジスタの内容が適宜書き換えられる。
【０１２３】
また、ＤＬＬ２１４は、電源投入直後もしくはセルフリフレッシュ状態から抜けたときにモードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されることにより動作を開始するようにされる。この時ＤＤＲ  ＳＤＲＡＭの規格によって、図２１に示すように、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されてから、最低でも２００サイクルの期間ＲＥＡＤコマンドを投入することは禁止されている。したがって、この２００サイクルの間に、ＤＬＬでの位相ロック動作が完了すればよく、前記実施例のＤＬＬではそのような位相ロックが可能である。しかも、モードレジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸが入力されるときに、クロックの周期が変更されていても前記実施例のＤＬＬを搭載したＳＤＲＡＭでは周期に応じた位相ロックが行なわれる。従って、クロック周波数の遅い低消費電力モードを有するシステムでは、前記実施例のＤＬＬを搭載したＳＤＲＡＭの消費電力も低減することができる。
【０１２４】
以上、本発明よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例では可変遅延回路の段数切り替えとｎＣＫロック制御の切り替えの両方を行なえるよう構成されている実施例を説明したが、段数は切り替えずに、ｎＣＫロック制御の切り替えのみを行えるように構成することも可能である。その場合は、可変遅延回路の出力とＳＴＲ信号を比較して１ＣＫロック制御と２ＣＫロック制御を切り替えるようにすることができる。また、実施例においては、ＤＬＬ制御回路が、前記可変遅延回路からの信号に基づいて可変遅延回路の入力から固定遅延回路の出力までの遅延量のクロックサイクル数を制御するように構成されているが、ＤＬＬ制御回路にレジスタ等の設定手段を設けておいて、そのレジスタの設定情報に基づいてクロックサイクル数を制御するように構成することも可能である。
【０１２５】
また、ハーモニックロックを防ぐため、ＥＣＫＴ２の位相を１ＣＫロックと２ＣＫロックとで変更したが、ＲＣＫＴ２の位相を変更するか、もしくは、ＥＣＫＴ２，ＲＣＫＴ２の両者を変更することでも同様の効果が得られる。
【０１２６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
すなわち、本発明に従うと、ＳＤＲＡＭなどに内蔵されるクロック生成回路を構成するＤＬＬ回路において、可変遅延回路の段数を切り替えるとともに、１ＣＫロック制御と２ＣＫロック制御を切り替えることにより、広いロックレンジのＤＬＬを実現することができる。また、ＤＬＬ回路の可変遅延回路において所定の遅延段以降の遅延段の動作を停止させることができるため、ＤＬＬ回路の消費電流を低減させることができる。さらに、本発明によれば、ＳＭＤ回路やＢＤＤ回路においても１ＣＫロック制御と２ＣＫロック制御を切り替えることにより、広いロックレンジのＤＬＬを実現することができる。
【図面の簡単な説明】
【図１】本発明を適用したＤＬＬ回路の一実施例の概略構成を示すブロック図である。
【図２】実施例のＤＬＬ回路における１ＣＫロック状態と２ＣＫロック状態における外部クロックの周期と内部遅延との関係を示す説明図である。
【図３】実施例のＤＬＬ回路におけるハーモニックロックを説明するタイミング図である。
【図４】本発明を適用して有効な半導体記憶装置の一例としてのＳＤＲＡＭにおけるに入力バッファ回路の具体例を示す回路図である。
【図５】実施例のＤＬＬ回路における可変遅延回路の具体例を示すブロック図である。
【図６】実施例のＤＬＬ回路における可変遅延回路を構成する可変遅延素子の具体例を示す回路図である。
【図７】実施例のＤＬＬ回路における遅延段数制御回路の具体例を示す回路図である。
【図８】実施例のＤＬＬ回路における分周回路の具体例を示すブロック図である。
【図９】実施例のＤＬＬ回路における位相周波数検出回路の具体例を示すブロック図である。
【図１０】実施例のＤＬＬ回路におけるチャージポンプ回路の具体例を示す回路図である。
【図１１】実施例のＤＬＬ回路におけるカレントミラー型バイアス回路の具体例を示す回路図である。
【図１２】実施例のＤＬＬ回路における１クロックサイクルでの段数測定の際の各信号の変化を示すタイミング図である。
【図１３】実施例のＤＬＬ回路における２クロックサイクルでの段数測定の際の各信号の変化を示すタイミング図である。
【図１４】実施例のＤＬＬ回路におけるｎＣＫロック及び段数決定処理の手順を示すフローチャートである。
【図１５】本発明を適用したＤＬＬ回路の第２の実施例を示すブロック図である。
【図１６】実施例のＤＬＬ回路における位相比較時の各信号の変化を示すタイミング図である。
【図１７】本発明をＰＬＬ回路に適用した場合の実施例を示すブロック図である。
【図１８】本発明をＳＭＤ回路に適用した場合の実施例を示すブロック図である。
【図１９】本発明をＢＤＤ回路に適用した場合の実施例を示すブロック図である。
【図２０】ＳＭＤ回路とＢＤＤ回路の動作を示すタイミング図である。
【図２１】ＳＤＲＡＭにおけるＳＥＬＦＸコマンド入力からＲＥＡＤコマンド投入までのサイクル数を説明するタイミング図である。
【図２２】本発明を適用したＤＬＬ回路を用いたＤＤＲ  ＳＤＲＡＭの実施例を示すブロック図である。
【符号の説明】
１０１  可変遅延回路
１０２  レプリカ遅延回路
１０３  第２レプリカ遅延回路
１０４，１０５  分周回路
１０６  ＤＬＬ制御回路
１０７  位相周波数検出回路
１０８  チャージポンプ回路
１０９  バイアス回路
１２０  データ出力回路
１３０  データストローブ信号出力回路
１４０  入力バッファ回路
４０１  可変遅延素子
４０３  遅延段数制御回路
４０４  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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