(57)【特許請求の範囲】
【請求項１】
バスを介したデータ転送のためのデータ転送制御装置であって、
受信時には第１のメモリの書き込み制御を行い、送信時には第１のメモリの読み出し制御を行う第１のメモリアクセス制御回路と、
受信時には第１のメモリの読み出し制御を行い、送信時には第１のメモリの書き込み制御を行う第２のメモリアクセス制御回路と、
アイソクロナスパケットの転送数を処理部が予約するための転送数予約レジスタと、
を含み、
第１のメモリの記憶領域が、アイソクロナスヘッダを記憶するヘッダ領域を含み、
前記ヘッダ領域が、第Ｋ、第Ｌのページ領域を含み、
前記転送数予約レジスタが、前記第Ｋ、第Ｌのページ領域についての転送数を予約するための第Ｋ、第Ｌのページ用の転送数予約レジスタを含み、
受信時には、
前記第１のメモリアクセス制御回路は、
第１のバス側から転送されるアイソクロナスデータを第１のメモリの受信データ領域に書き込み、
前記第２のメモリアクセス制御回路は、
第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のアイソクロナスデータを読み出し、第２のバス側に転送し、
送信時には、
前記第２のメモリアクセス制御回路は、
第２のバス側から転送されるアイソクロナスデータを前記第１のメモリの送信データ領域に書き込み、
前記第１のメモリアクセス制御回路は、
前記第Ｋのページ領域に書き込むべきアイソクロナスヘッダを処理部が用意している際に、前記第Ｌのページ領域に書き込まれているアイソクロナスヘッダとアイソクロナスデータ領域に書き込まれているアイソクロナスデータとを読み出し、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、第Ｌのページ用の転送数予約レジスタに予約された転送数が零になるまで、アイソクロナス転送サイクル毎に、第１のバス側に転送することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
第１のメモリの受信データ領域の大きさが、送信データ領域よりも小さく設定されていることを特徴とするデータ転送制御装置。
【請求項３】
請求項１又は２において、
前記第１のメモリの各記憶領域の書き込みアドレス、読み出しアドレスを指すポインタを管理するメモリポインタ管理回路を含み、
前記メモリポインタ管理回路は、
第１のメモリの受信データ領域の書き込みアドレス、読み出しアドレスを指す第１、第２のポインタに基づいて、受信データ領域の受信データ量を計算し、受信データ量が所与の転送単位を越えた場合に、自動メモリアクセス開始信号をアクティブにし、
前記第２のメモリアクセス制御回路は、
前記自動メモリアクセス開始信号がアクティブになった場合に、前記所与の転送単位のアイソクロナスデータを第１のメモリの受信データ領域から読み出すことを特徴とするデータ転送制御装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２のメモリアクセス制御回路は、
第１のメモリの受信データ領域から読み出されたアイソクロナスデータを、所与の暗号化単位のデータブロック毎に暗号化する暗号化回路を含み、
前記転送単位が、前記暗号化単位に設定されることを特徴とするデータ転送制御装置。
【請求項５】
請求項４において、
前記第２のメモリアクセス制御回路は、
第１のメモリの受信データ領域から読み出されたデータを蓄積し、蓄積したデータを前記暗号化回路に出力するＦＩＦＯを含むことを特徴とするデータ転送制御装置。
【請求項６】
請求項１乃至５のいずれかのデータ転送制御装置と、
データ転送制御装置の第２のバスに接続され、第２のバスを介して転送されるデータを記憶する記憶媒体と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、デジタル放送やインターネットを介したＡＶ（Audio Visual）データのデジタル配信が普及しつつある。そして、このようなＡＶデータのデジタル配信が普及するにつれて、配信されたＡＶデータを効率良く記録できるデジタル記録・再生装置（電子機器）への需要が高まっている。
【０００３】
さて、ＡＶデータの転送には、そのリアルタイム性を担保するために、ＩＥＥＥ１３９４やＵＳＢ（Universal Serial Bus）２．０などの高速シリアルバスが用いられる。一方、ＡＶデータを記録するデジタル記録・再生装置（電子機器）は、大量のデータを高速に記憶することができるＨＤＤ（Hard Disk Drive）などの記憶媒体（Storage Medium）を備えることが望ましい。
【０００４】
このため、ＩＥＥＥ１３９４やＵＳＢ２．０などの高速バスと、ＨＤＤなどの記憶媒体との間で、データを高速に送受信することができるデータ転送制御装置への要望が高まっている。
【０００５】
また、いわゆるタイムシフト再生を実現するためには、ＨＤＤにＡＶデータを記録するための受信処理と、ＨＤＤに記録されたＡＶデータを再生するための送信処理とを、効率良く実現できることが望ましい。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、効率良いデータ転送を実現できるデータ転送制御装置及び電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、受信時には第１のメモリの書き込み制御を行い、送信時には第１のメモリの読み出し制御を行う第１のメモリアクセス制御回路と、受信時には第１のメモリの読み出し制御を行い、送信時には第１のメモリの書き込み制御を行う第２のメモリアクセス制御回路とを含み、受信時には、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、第２のバス側に転送し、送信時には、前記第２のメモリアクセス制御回路が、第２のバス側から転送されるデータを前記第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、処理部から送信開始の指示があった場合に、第１のメモリの送信データ領域に書き込まれたデータを読み出し、第１のバス側に転送するデータ転送制御装置に関係する。
【０００８】
本発明では、受信時には、受信データ量が転送単位を越えると、そのデータが第１のメモリの受信データ領域から自動的に読み出され、第２のバス側（例えば第２のメモリ）に転送される。一方、送信時には、処理部からの転送開始指示を待って、第１のメモリの送信データ領域からデータが読み出され、第１のバス側に転送される。従って本発明によれば、受信時には、第１のバス側から受信したデータを間断なく第２のバス側に転送することができる。一方、送信時には、第２のバス側からのデータやそのヘッダについての処理（パケット処理）を処理部が行った後に、第１のバス側に転送することができる。これにより、効率の良いデータの送受信処理を実現できる。
【０００９】
また本発明では、第１のメモリの受信データ領域の大きさが、送信データ領域よりも小さく設定されていてもよい。
【００１０】
このようにすれば、第１のメモリの記憶領域を節約でき、第１のメモリを小容量化できる。
【００１１】
また本発明では、前記第１のメモリの各記憶領域の書き込みアドレス、読み出しアドレスを指すポインタを管理するメモリポインタ管理回路を含み、前記メモリポインタ管理回路が、第１のメモリの受信データ領域の書き込みアドレス、読み出しアドレスを指す第１、第２のポインタに基づいて、受信データ領域の受信データ量を計算し、受信データ量が所与の転送単位を越えた場合に、自動メモリアクセス開始信号をアクティブにし、前記第２のメモリアクセス制御回路が、前記自動メモリアクセス開始信号がアクティブになった場合に、前記所与の転送単位のデータを第１のメモリの受信データ領域から読み出すようにしてもよい。
【００１２】
このようにすれば、第１、第２のポインタの有効利用を図れると共に、受信データ量が転送単位を越えたか否かを、簡素な構成で判定できる。
【００１３】
また本発明では、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域から読み出されたデータを、所与の暗号化単位のデータブロック毎に暗号化する暗号化回路を含み、前記転送単位が、前記暗号化単位に設定されていてもよい。
【００１４】
また本発明では、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域から読み出されたデータを蓄積し、蓄積したデータを前記暗号化回路に出力するＦＩＦＯ（First In First Out）を含むようにしてもよい。
【００１５】
また本発明では、前記第１のメモリよりも大容量の第２のメモリのアクセス制御を行う第３のメモリアクセス制御回路を含み、受信時には、前記第１のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナスデータを第１のメモリの受信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第２のメモリの受信データ領域に書き込み、前記第３のメモリアクセス制御回路が、第２のメモリの受信データ領域に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、記憶媒体が接続される第２のバス側に転送し、送信時には、前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるアイソクロナスデータを第２のメモリの送信データ領域に書き込み、前記第２のメモリアクセス制御回路が、第２のメモリの送信データ領域からアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを第１のメモリの送信データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリの送信データ領域に書き込まれたアイソクロナスデータを読み出し、第１のバス側に転送するようにしてもよい。
【００１６】
このようすれば、第１のバス側から転送されるデータの中から、アイソクロナスデータが選別されて、第１のメモリに書き込まれる。そして、アイソクロナスデータは、キャッシュメモリとして機能する大容量の第２のメモリによりバッファリングされて、第２のバス側に転送される。これにより、一定の転送レートで間断なく転送することが要求されるアイソクロナスデータを、第１のバス側から第２のバス側に効率良く転送できるようになる。
【００１７】
また本発明では、前記第２のメモリが、連続したアドレスのデータを所与のクロックに同期して入出力できる同期型メモリであってもよい。
【００１８】
第２のメモリとしてこのような同期型メモリを用いれば、バーストデータとして転送されるアイソクロナスデータの効率良い転送が可能になる。
【００１９】
また本発明では、前記第１のメモリが、データ転送制御装置の内部に設けられる内部メモリであり、前記第２のメモリが、データ転送制御装置の外部に設けられる外部メモリであってもよい。
【００２０】
このようにすれば、データ転送制御装置の小規模化、低コスト化等を図ることが可能になる。
【００２１】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込む第１のメモリアクセス制御回路と、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、第２のバス側に転送する第２のメモリアクセス制御回路とを含み、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域から読み出されたデータを、所与の暗号化単位のデータブロック毎に暗号化する暗号化回路を含み、前記転送単位が、前記暗号化単位に設定されるデータ転送制御装置に関係する。
【００２２】
本発明によれば、例えば、初期転置などを行う暗号化回路において、効率が良くスムーズなデータ転送と暗号化処理を実現できる。また、データを暗号化することで、データの機密性を保護できる。
【００２３】
また本発明では、前記第２のメモリアクセス制御回路が、第１のメモリの受信データ領域から読み出された前記転送単位のデータを蓄積し、前記転送単位の蓄積データを前記暗号化回路に出力するＦＩＦＯを含むようにしてもよい。
【００２４】
このようにすれば、データの読み出し処理のレートと暗号化処理のレートの差を吸収することなどが可能になる。
【００２５】
また本発明は、上記のいずれかのデータ転送制御装置と、データ転送制御装置の第２のバスに接続され、第２のバスを介して転送されるデータを記憶する記憶媒体とを含む電子機器に関係する。
【００２６】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、受信時には、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域からデータを読み出し、第２のバス側に転送し、送信時には、第２のバス側から転送されるデータを第１のメモリの送信データ領域に書き込み、処理部から送信開始の指示があった場合に、第１のメモリの送信データ領域に書き込まれたデータを読み出し、第１のバス側に転送するデータ転送制御方法に関係する。
【００２７】
また本発明は、バスを介したデータ転送のためのデータ転送制御方法であって、第１のバス側から転送されるデータを第１のメモリの受信データ領域に書き込み、第１のメモリの受信データ領域の受信データ量が所与の転送単位を越えた場合に、第１のメモリの受信データ領域から所与の転送単位のデータを読み出し、読み出されたデータを、所与の暗号化単位のデータブロック毎に暗号化すると共に、前記転送単位を、前記暗号化単位に設定するデータ転送制御方法に関係する。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について詳細に説明する。
【００２９】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３０】
１．電子機器
図１（Ａ）に、本実施形態のデータ転送制御装置３０を含む電子機器（デジタル記録・再生装置）のブロック図の例を示し、図１（Ｂ）にその外観図の例を示す。
【００３１】
この電子機器１６は、ＨＤＤ１０（Hard Disk Drive）、データ転送制御装置３０を含む。また、ユーザが電子機器を操作するための操作部１２を含む。また、ユーザに各種の情報を表示するディスプレイ部１４（ＬＣＤ）を含む。
【００３２】
ユーザは、操作部１２を操作することで、再生モード（通常再生、特殊再生）の指定などを行うことができる。また、ディスプレイ部１４に表示される情報を見ることで、現在の再生モードなどを確認できる。
【００３３】
この電子機器１６は、ＩＥＥＥ１３９４バス又はＵＳＢ２．０などの第１のバスＢＵＳ１を介してデジタルチューナ２０（或いはデジタルビデオカメラ）に接続されている。そして、デジタルチューナ２０はＭＰＥＧ（Moving Picture Experts Group）デコーダ２１（広義にはデコーダ）を含み、このＭＰＥＧデコーダ２１は、アンテナ２６等により受信されたＭＰＥＧストリームをデコードする。そして、デコードデータに基づいて、テレビ２４（ディスプレイ部）が映像が表示したり、音声を出力する。また、ユーザは、操作部２２（リモコン等）を用いて、チャンネル（放送局）の選択、再生モード（通常再生、特殊再生）の指定などを行うことができる。
【００３４】
ＡＶ（Audio Visual）用のＨＤＤ１０（広義には記憶媒体）へのＭＰＥＧストリームの記録時においては、アンテナ２６で受信されたＭＰＥＧストリーム（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ２．０）、データ転送制御装置３０を介してＨＤＤ１０に書き込まれる。
【００３５】
一方、ＨＤＤ１０のＭＰＥＧストリームの再生時においては、ＩＤＥ（Integrated Device Electronics）などの第２のバスＢＵＳ２を介してＨＤＤ１０からＭＰＥＧストリーム（ＴＳパケット、アイソクロナスデータ）が読み出される。そして、読み出されたＭＰＥＧストリームが、データ転送制御装置３０、ＢＵＳ１を介してデジタルチューナ２０に転送され、デジタルチューナ２０のＭＰＥＧデコーダ２１がデコードする。これにより、テレビ２４に映像が映し出される。
【００３６】
なお、本実施形態が適用される電子機器は図１（Ａ）、（Ｂ）に示す電子機器に限定されない。例えば、ビデオテープレコーダ（ＨＤＤ内蔵）、光ディスク（ＤＶＤ）レコーダ、デジタルビデオカメラ、パーソナルコンピュータ或いは携帯型情報端末などの種々の電子機器に適用できる。
【００３７】
２．アイソクロナス転送
ＩＥＥＥ１３９４では、パケットの転送方式として、信頼性が要求されるデータの転送に好適なアシンクロナス（asynchronous）転送と、リアルタイム性が要求される動画像や音声などのデータの転送に好適なアイソクロナス（isochronous）転送が用意されている。アシンクロナス（非同期）転送は、データの転送レートは保証しないがデータの確実性を保証する転送方式である。一方、アイソクロナス転送は、データの確実性は保証しないが、転送レートや転送の等時性を保証する転送方式である。このアイソクロナス転送は、ＵＳＢ（Universal Serial
Bus）においてもサポートされている。
【００３８】
図２（Ａ）に、ＩＥＥＥ１３９４でのデータ転送時のバスの様子を模式的に示す。
【００３９】
アイソクロナス転送は、サイクルマスタが一定周期毎にサイクル・スタートパケットを発生することで開始する。これにより、１つのチャネル当たり、１２５μｓ毎（アイソクロナス転送サイクル毎）に少なくとも１つのアイソクロナス（ＩＳＯ）パケットを転送できるようになる。この結果、動画像や音声などのリアルタイム性が要求されるデータの転送が可能になる。
【００４０】
一方、アシンクロナス転送はアイソクロナス転送の合間に行われる。即ち、ＩＥＥＥ１３９４では、アイソクロナス転送の方がアシンクロナス転送よりも優先順位が高くなっており、アイソクロナス転送終了後の余りの期間を利用して、アシンクロナス（ＡＳＹ）パケットが転送される。
【００４１】
図２（Ｂ）に、ＭＰＥＧストリームをＩＥＥＥ１３９４バスで転送する場合のアイソクロナス転送パケットのフォーマット例を示す。
【００４２】
図２（Ｂ）において、ＩＳＯヘッダがＩＥＥＥ１３９４形式のパケットのヘッダに相当し、ＣＩＰ（common isochronous packet）ヘッダ、ＳＰ（source packet）ヘッダ及びＴＳ(Transport Stream)パケットが、ＩＥＥＥ１３９４形式のパケットのデータ（ペイロード）に相当する。
【００４３】
これらのＳＰヘッダやＣＩＰヘッダのフォーマット例を図２（Ｃ）、（Ｄ）に示す。これらのＳＰヘッダやＣＩＰヘッダは、ＩＥＥＥ１３９４バス上でＭＰＥＧストリームを転送するためのプロトコルを定めたＩＥＣ６１８８３規格により定義されている。例えばＳＰヘッダは、タイムスタンプ情報（アイソクロナス転送のサイクルカウント、アイソクロナス転送サイクル中でのオフセット値）を含む。またＣＩＰヘッダは、転送されるデータがＭＰＥＧデータであることを宣言したり、ＭＰＥＧのＴＳパケットの分割方法を指定するものであり、ソースノードＩＤ、データブロックサイズ、フォーマットＩＤなどを含む。
【００４４】
なお、ＩＥＥＥ１３９４バスの接続先の電子機器がデジタルチューナではなくデジタルビデオカメラなどである場合には、ＳＰヘッダは不要となる。この場合には、ＣＩＰヘッダにタイムスタンプ情報を含ませる。
【００４５】
３．データ転送制御装置の構成
図３に、本実施形態のデータ転送制御装置（図１の符号３０）の構成例を示す。なお、本実施形態のデータ転送制御装置は、図３の全ての回路、ユニット（部）を含む必要はなく、その一部を省略する構成にしてもよい。
【００４６】
図３のデータ転送制御装置は、１３９４インターフェース３１（広義には第１のバスインターフェース）を含む。この１３９４インターフェース３１は、データ転送制御装置とＩＥＥＥ１３９４（第１のバスＢＵＳ１）に接続される他の電子機器（デジタルチューナ等）との間のインターフェースを実現する。そして、ＩＥＥＥ１３９４プロトコルの物理層、リンク層を実現する物理層（ＰＨＹ）回路３２、リンク層回路３３を含む。
【００４７】
データ転送制御装置は、ＩＤＥインターフェース３４（広義には第２のバスインターフェース、記憶媒体用インターフェース）を含む。ＩＤＥインターフェース３４は、データ転送制御装置とハードディスクドライブＨＤＤ１０（広義には記憶媒体）との間のインターフェースを実現する回路である。
【００４８】
ＡＶ用のＨＤＤ１０においては、パーソナルコンピュータ用として広く使用されているＩＤＥ（ＡＴＡ）のインターフェースを持つ安価なＨＤＤを用いられる。一方、デジタルチューナ（ＢＳチューナ、ＣＳチューナ）などの電子機器においては、デジタルデータ（デジタルビデオデータ、デジタルオーディオデータ）のインターフェースとしてＩＥＥＥ１３９４が広く用いられている。
【００４９】
図３のように１３９４インターフェース３１とＩＤＥインターフェース３４を設ければ、ＩＥＥＥ１３９４（広義には第１のバス規格）とＩＤＥ（広義には第２のバス規格）の変換ブリッジ機能をデータ転送制御装置に実現させることが可能になる。
【００５０】
データ転送制御装置は、ＳＲＡＭ（Static Random Access Memory）４０とのインターフェースを実現するＳＲＡＭインターフェース４２を含む。また、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）５０とのインターフェースを実現するＳＤＲＡＭインターフェース５２を含む。
【００５１】
ここでＳＲＡＭ４０（広義には第１のメモリ、パケットメモリ、パケットバッファ）は、ＳＤＲＡＭ５０（第２のメモリ）に比べて小容量なメモリである。また、ランダムアクセスを高速に行うことができるメモリである。
【００５２】
このＳＲＡＭ４０は、第１のバスＢＵＳ１（ＩＥＥＥ１３９４等）を介して受信したパケット（ＩＳＯパケット、ＴＳパケット）を一時的に記憶する機能を有する。また、記憶媒体ＨＤＤ１０から第２のバスＢＵＳ２を介して読み出されたパケット（ＴＳパケット）を、ＢＵＳ１を介して転送するために、一時的に記憶する機能も有する。
【００５３】
そして、ＳＲＡＭ４０は、ＤＭＡＣ１（Direct Memory Access Controller）、ＤＭＡＣ２、処理部６０（ＣＰＵ、ＭＰＵ又はシステムコントローラ等）等により、ランダムアクセス可能なメモリになっている。この場合には、ＳＲＡＭインターフェース４２が調停回路として機能する。即ちＳＲＡＭインターフェース４２は、ＤＭＡＣ１からのアクセス（ＢＵＳ１側からのアクセス）、処理部６０からのアクセス、ＤＭＡＣ２からのアクセス（ＢＵＳ２側からのアクセス）の調停を行う。そして、調停結果に基づいて、ＤＭＡＣ１、ＤＭＡＣ２、処理部６０のいずれかと、ＳＲＡＭ４０との間に、データ経路を確立する。
【００５４】
なお、ＳＲＡＭ４０は、データ転送制御装置の内部に設けることが望ましいが、データ転送制御装置の外部に設けることも可能である。
【００５５】
また、ＳＲＡＭ４０の記憶領域を、ヘッダ領域（制御情報の領域）とデータ領域に分離したり、送信領域と受信領域に分離してもよい。また、アシンクロナス（Asynchronous）領域とアイソクロナス（Isochronous）領域に分離してもよい。
【００５６】
一方、ＳＤＲＡＭ５０（広義には第２のメモリ、キャッシュメモリ、同期型メモリ）は、ＳＲＡＭ４０に比べて大容量のメモリである。また、ランダムアクセス（或いはＳＲＡＭ４０）に比べてシーケンシャルアクセス（連続したアドレスへのアクセス）を高速に行うことができるメモリである。また、連続したアドレスのデータ（バーストデータ）をクロックに同期して入出力できるメモリである。このＳＤＲＡＭ５０はアイソクロナスデータのキャッシュメモリとして機能する。
【００５７】
なお、ＳＤＲＡＭ５０は、データ転送制御装置の外部に設けることが望ましいが、データ転送制御装置の内部に設けることも可能である。また、通常のＳＤＲＡＭの代わりに、例えばＤＤＲ型ＳＤＲＡＭ、ラムバス（Rambus)社のＲＤＲＡＭなどの高速な同期型メモリを採用してもよい。
【００５８】
また、ＳＤＲＡＭ５０の記憶領域を、送信領域と受信領域に分離したり、アシンクロナス領域とアイソクロナス領域に分離してもよい。
【００５９】
データ転送制御装置はＤＭＡＣ１（広義には第１のメモリアクセス制御回路）を含む。このＤＭＡＣ１は、第１のバスＢＵＳ１側（１３９４インターフェース３１）からのパケット（データ、ヘッダ）をＳＲＡＭ４０に書き込むための処理を行う。また、ＳＲＡＭ４０に書き込まれたデータ（アイソクロナスデータ）を読み出し、そのデータとヘッダとで組み立てられるパケット（アイソクロナスパケット）をＢＵＳ１側に転送するための処理を行う。
【００６０】
より具体的にはＤＭＡＣ１は、ＳＲＡＭ４０への書き込み時には、書き込み要求や書き込みアドレスを発生する。一方、ＳＲＡＭ４０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。これにより、ＳＲＡＭ４０、１３９４インターフェース３１（ＢＵＳ１）間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６１】
データ転送制御装置はＤＭＡＣ２（広義には第２のメモリアクセス制御回路）を含む。このＤＭＡＣ２は、ＳＲＡＭ４０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、ＳＲＡＭ４０よりも大容量のＳＤＲＡＭ５０に書き込むための処理を行う。また、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータをＳＲＡＭ４０に書き込むための処理を行う。
【００６２】
より具体的にはＤＭＡＣ２は、ＳＲＡＭ４０やＳＤＲＡＭ５０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、ＳＲＡＭ４０やＳＤＲＡＭ５０への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、ＳＲＡＭ４０、ＳＤＲＡＭ５０間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６３】
データ転送制御装置はＤＭＡＣ３（広義には第３のメモリアクセス制御回路）を含む。このＤＭＡＣ３は、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータを読み出し、読み出されたアイソクロナスデータを、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送するための処理を行う。また、ＢＵＳ２側から転送されるアイソクロナスデータを、ＳＤＲＡＭ５０に書き込むための処理を行う。
【００６４】
より具体的にはＤＭＡＣ３は、ＳＤＲＡＭ５０からの読み出し時には、読み出し要求や読み出しアドレスを発生する。一方、ＳＤＲＡＭ５０への書き込み時には、書き込み要求や書き込みアドレスを発生する。これにより、ＳＤＲＡＭ５０、ＢＵＳ２（ＩＤＥインターフェース３４）間で、処理部６０が介在しないＤＭＡ転送を実現する。
【００６５】
ＤＭＡＣ１は、第１（１３９４側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ１を含む。このＥＮＣ・ＤＥＣ１は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ）を第１の暗号化処理により暗号化し、ＢＵＳ１側に転送するための処理を行う。また、ＢＵＳ１側から転送される暗号化データ（暗号化アイソクロナスデータ）を第１の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理を行う。
【００６６】
この場合に、第１の暗号化処理（復号化処理）としては、例えば、ＩＥＥＥ１３９４の暗号化規格であるＤＴＣＰ（Digital Transmission Content Protection）などを採用できる。
【００６７】
ここで、ＤＴＣＰ（５Ｃ ＤＴＣＰ）は、ＩＥＥＥ１３９４により接続された電子機器（デバイス）間で、暗号化データを送受信するための規格である。このＤＴＣＰでは、保護されるべき暗号化データを電子機器間で送受信する前に、データ保護機構を受信側の電子機器が備えているか否かを確認する認証処理を行う。そして、保護機構を備えている事が認証処理により確認されると、暗号を解くための鍵を電子機器間で交換する。そして、送信側の電子機器は暗号化データを送信し、受信側の電子機器は受信した暗号化データを復号化する。
【００６８】
このようにすることで、ＤＴＣＰに準拠した電子機器間でのみ保護データの送受信を行えるようになる。これにより、保護機構を有しない電子機器や、データを改変してしまうような電子機器から、データのコンテンツを保護できる。
【００６９】
また、このＤＴＣＰでは、コンテンツ提供者が設定したコピー制御情報が電子機器間でやり取りされる。これにより、「コピー禁止」、「１回だけコピー可能」、「コピー・フリー」などのコピー制御が可能になる。また、コンテンツと共に改訂情報（System Renewability Messages）が配布される。これにより、不正な電子機器へのデータ転送を禁止したり制限することが可能になり、不正コピーを将来に渡り禁止できる。また、このＤＴＣＰは、ＩＥＥＥ１３９４のみならずＵＳＢの暗号化規格としても採用されることが期待されている。
【００７０】
なお、ＤＴＣＰの暗号化処理・復号化処理についてはＤＴＬＡ（Digital Transmission Licensing Administrator）社のホームページで詳しく説明されている。
【００７１】
ＤＭＡＣ２は、第２（ＩＤＥ側）の暗号化・復号化回路ＥＮＣ・ＤＥＣ２を含む。このＥＮＣ・ＤＥＣ２は、ＳＲＡＭ４０から読み出されたデータ（アイソクロナスデータ、ＢＵＳ１側から転送されるデータ）を第２の暗号化処理により暗号化し、ＳＤＲＡＭ５０に書き込むための処理を行う。また、ＳＤＲＡＭから読み出された暗号化データ（暗号化アイソクロナスデータ）を、第２の復号化処理により復号化し、ＳＲＡＭ４０に書き込むための処理（ＢＵＳ１側に転送するための処理）を行う。
【００７２】
この場合に、第２の暗号化処理（復号化処理）としては、例えば、共通鍵暗号化方式の１つであるＤＥＳ（Data Encryption Standard）などを採用できる。
【００７３】
共通鍵暗号化方式は、金融業界等の分野で広く使用されている暗号化方式である。この共通鍵暗号化方式は、暗号化と復号化において同一の鍵を用いる。共通鍵暗号化方式の中でもＤＥＳは最も広く利用されている暗号化方式である。
【００７４】
このＤＥＳでは、１ブロックが６４ビットのデータに対して、非線形変換（ｓｂｏｘ）、転置処理等が１６段分繰り返される。各段の処理では、４８ビットのサブ鍵が用いられ、このサブ鍵は６４ビットの共通鍵から生成される。
【００７５】
ＤＥＳには、ＳＤＥＳ（Single DES）とＴＤＥＳ（Triple DES）がある。ＴＤＥＳは、ＳＤＥＳのアルゴリズムを３回繰り返す暗号化方式である。このＴＤＥＳでは、ＳＤＥＳのアルゴリズムを流用することができ、かつ暗号鍵の鍵長を拡張するのと同様の効果を得ることができるため、比較的容易に暗号強度を高めることができる。
【００７６】
なお、本実施形態のデータ転送制御装置では、ＤＥＳ（Single DES、Triple DES）以外にも、ＤＥＳの後継の共通鍵暗号化方式であるＡＥＳ（Advanced Encryption Standard）などを採用してもよい。
【００７７】
データ転送制御装置は処理部６０を含む。この処理部６０は、装置内の各回路や各ユニット（部）の制御や装置の全体制御を行う。この処理部６０の機能は、ＣＰＵ或いはシステムコントローラ（ＡＳＩＣ）などのハードウェアや、ファームウェア（プログラム）により実現される。なお、処理部６０をデータ転送制御装置の外部に設けるようにしてもよい。
【００７８】
データ転送制御装置はメモリポインタ管理回路７０を含む。このメモリポインタ管理回路７０は、ＳＲＡＭ４０（或いはＳＤＲＡＭ５０）の読み出しポインタや書き込みポインタ（メモリのアドレスを指すポインタ）を管理する回路である。ＤＭＡＣ１、ＤＭＡＣ２は、メモリポインタ管理回路７０により管理（制御）されるポインタを用いてメモリアドレスを発生し、ＤＭＡ転送を実現する。
【００７９】
メモリポインタ管理回路７０が含む自動ＤＭＡ判定回路７２（広義には自動メモリアクセス判定回路）は、ＳＲＡＭ４０の受信データ量が所与の転送単位（転送データ量）を越えたか否かを判定する回路である。この自動ＤＭＡ判定回路７２は、受信データ量が所与の転送単位（例えばＮバイト）を越えた場合に自動ＤＭＡ（メモリアクセス）開始信号をアクティブにする。これにより、ＤＭＡＣ２は、ＳＲＡＭ４０の受信データ領域から、上記の転送単位のデータ（アイソクロナスデータ）を読み出し、ＳＤＲＡＭ５０（ＢＵＳ２）側に転送することになる。また、ＥＮＣ・ＤＥＣ２も、上記の転送単位でデータの暗号化を行うことになる。
【００８０】
データ転送制御装置は転送数予約レジスタＴＮＲＥＧを含む。この転送数予約レジスタＴＮＲＥＧは、アイソクロナスデータを含むアイソクロナスパケット（広義にはパケット）の転送数を処理部６０が予約するためのレジスタである。
【００８１】
即ち、ＤＭＡＣ１は、ＳＲＡＭ４０からアイソクロナスパケット（アイソクロナスデータ、アイソクロナスヘッダ）を読み出す。そして、読み出されたアイソクロナスパケットを、ＴＮＲＥＧに予約された転送数が零になるまで、アイソクロナス転送サイクル（１２５μs）毎にＢＵＳ１側に自動転送（処理部６０が介在しない転送）するための処理を行うことになる。
【００８２】
なお、ＴＮＲＥＧに予約された転送数が零になると、次のアイソクロナス転送サイクルでの自動転送は中断され、処理部６０に対して割り込みが発生する。
【００８３】
また、ＴＮＲＥＧは、ＳＲＡＭ４０のヘッダ領域の第Ｋ（例えばＫ＝０）のページ領域用の転送数予約レジスタＴＮＲＥＧＫと、ヘッダ領域の第Ｌ（例えばＬ＝１）のページ領域用の転送数予約レジスタＴＮＲＥＧＬを含む。
【００８４】
そして、ＤＭＡＣ１は、第Ｋのページ領域に書き込むべきアイソクロナスヘッダを処理部６０が用意している際に、第Ｌのページ領域に書き込まれているアイソクロナスヘッダと、データ領域に書き込まれているアイソクロナスデータとを、ＳＲＡＭ４０から読み出す。そして、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、ＴＮＲＥＧＬの予約転送数が零になるまで、ＢＵＳ１側に自動転送する。
【００８５】
また、ＤＭＡＣ１は、第Ｌのページ領域に書き込むべきアイソクロナスヘッダを処理部６０が用意している際に、第Ｋのページ領域に書き込まれているアイソクロナスヘッダと、データ領域に書き込まれているアイソクロナスデータとを、ＳＲＡＭ４０から読み出す。そして、読み出されたアイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを、ＴＮＲＥＧＫの予約転送数が零になるまで、ＢＵＳ１側に自動転送する。
【００８６】
図４に、本実施形態の比較例となるデータ転送制御装置を示す。
【００８７】
図３と図４の構成の主な相違点は、図４では、ＳＲＡＭ、ＳＤＲＡＭ間のＤＭＡ転送を実現するＤＭＡＣ２や、ＳＤＲＡＭ５０や、ＳＤＲＡＭインターフェース５２や、転送数予約レジスタＴＮＲＥＧや、自動ＤＭＡ判定回路７２等が設けられていない点である。
【００８８】
図４の比較例の構成は、パーソナルコンピュータのファイルデータの転送には適している。しかしながら、ＡＶデータの高速転送には、図３の本実施形態の構成の方が適している。
【００８９】
即ち、ＩＥＥＥ１３９４では、ＡＶデータはアイソクロナス方式で転送される。この場合、アイソクロナス転送では、一定以上の転送レートで間断なくアイソクロナスパケットが転送される。一方、ＨＤＤ５１０のデータの読み出し・書き込みには、一定時間のアクセスタイム（ヘッドのシークタイム）が必要になる。従って、図４のように小容量のＳＲＡＭ５４０だけを設ける構成では、間断なく転送されるアイソクロナスパケットを、余裕を持ってバッファリングすることができない。即ち、ＨＤＤ５１０への書き込み処理がヘッドのシークが原因で遅れると、アイソクロナスパケットを受信できなくなる。また、ＨＤＤ５１０からの読み出し処理が遅れると、アイソクロナスパケットを送信できなくなる。
【００９０】
これに対して図３の本実施形態の構成では、キャッシュメモリとして機能するＳＤＲＡＭ５０を用いて、アイソクロナスデータのバッファリングが行われる。従って、ＨＤＤ１０の書き込み処理や読み出し処理が遅れても、間断なく転送されるアイソクロナスデータを、余裕を持ってバッファリングでき、データの連続性を保証できるようになる。即ち、容易に入手可能で安価なＳＤＲＡＭ５０を用いてアイソクロナスデータのキャッシュを行い、データ転送レートを保証することで、ＡＶデータの再生能力を向上させることができる。
【００９１】
特に、アイソクロナス転送では、一定量のデータが連続して転送される。即ち画像データや音声データは、ある程度の量の連続したデータが固まりとなって転送される。従って、図３のように、高速なシーケンシャルアクセス（連続したアドレスへのアクセス）が可能なＳＤＲＡＭ５０をアイソクロナスデータのキャッシュメモリとして用いれば、アイソクロナスデータの効率的なバッファリングを実現できる。
【００９２】
一方、ＳＲＡＭ４０ではデータの仕分け処理などが行われる。そして、処理部６０は、ＳＲＡＭ４０の所望のアドレスにランダムにアクセスし、転送すべきパケットのヘッダを書き込んだりパケットを解析するパケット処理を行う。従って、ＳＤＲＡＭ５０に比べてランダムアクセスを高速に行うことができるＳＲＡＭ４０を、仕分け処理用・パケット処理用のメモリとして用いれば、効率的な仕分け処理・パケット処理を実現できる。
【００９３】
このように図３の本実施形態では、データの仕分け処理やパケット処理用のメモリとしてＳＲＡＭ４０を用い、アイソクロナスデータのキャッシュメモリとしてＳＤＲＡＭ５０を用いるというように、これまでにないメモリの使い分けを行っている。これにより、図４の構成では実現できない効率的なデータ転送処理を実現できる。
【００９４】
４．データ転送制御方法
次に本実施形態のデータ転送制御方法について図５（Ａ）、（Ｂ）、図６（Ａ）、（Ｂ）を用いて説明する。
【００９５】
図５（Ａ）に示すように本実施形態では、ＳＲＡＭ（第１のメモリ）の記憶領域を、アイソクロナスデータを記憶する領域と、それ以外の領域に分離している。
【００９６】
そして図５（Ａ）に示すように受信時においては、ＤＭＡＣ１が、ＢＵＳ１側から転送されるパケットのうちアイソクロナスパケットを選別し、アイソクロナスパケットが含むアイソクロナスデータを、ＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。この際に、第１の暗号化・復号化回路ＥＮＣ・ＤＥＣ１が、ＤＴＣＰ等により暗号化されたデータを復号化する。そして、復号化されたデータをＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。
【００９７】
次にＤＭＡＣ２が、ＳＲＡＭ４０のアイソクロナスデータ領域からアイソクロナスデータを読み出し、ＳＤＲＡＭ５０（第２のメモリ）に書き込む。この際に、第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２が、ＳＲＡＭ４０から読み出されたアイソクロナスデータをＤＥＳ等により暗号化する。そして、暗号化されたデータをＳＤＲＡＭ５０に書き込む。
【００９８】
このような暗号化処理を行うことで、ＳＤＲＡＭ５０に書き込まれたアイソクロナスデータ（デジタル・コンテンツ）の機密性を維持でき、著作権保護を実現できる。
【００９９】
次にＤＭＡＣ３が、暗号化されたアイソクロナスデータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２側に転送する。これによりＤＥＳにより暗号化されたアイソクロナスデータ（ＴＳパケット）が、ＨＤＤ１０に記録されるようになる。
【０１００】
なお図５（Ｂ）に示すように、ＳＲＡＭ４０の記憶領域を、アイソクロナスデータ領域とアシンクロナスデータ領域に分離することが望ましい。
【０１０１】
この場合にはＤＭＡＣ１が、ＢＵＳ１側から転送されるパケットを選別し、アイソクロナスデータをアイソクロナスデータ領域に書き込み、アシンクロナスデータをアシンクロナスデータ領域に書き込む。そしてＤＭＡＣ２が、アイソクロナスデータ領域に書き込まれているアイソクロナスデータだけをＳＲＡＭ４０から読み出し、ＳＤＲＡＭ５０に書き込む。
【０１０２】
また図５（Ｃ）に示すように、ＳＲＡＭ４０の記憶領域を、アイソクロナス送信データ領域とアイソクロナス受信データ領域とアシンクロナス送信データ領域とアシンクロナス受信データ領域に分離してもよい。また、ＳＤＲＡＭ５０の記憶領域を、アイソクロナス送信データ領域とアイソクロナス受信データ領域に分離してもよい。
【０１０３】
この場合にはＤＭＡＣ１が、アイソクロナスデータをアイソクロナス受信データ領域に書き込み、アシンクロナスデータをアシンクロナス受信データ領域に書き込む。次にＤＭＡＣ２が、アイソクロナスデータをＳＲＡＭ４０から読み出し、ＳＤＲＡＭ５０のアイソクロナス受信データ領域に書き込む。そして、ＤＭＡＣ３が、アイソクロナスデータをＳＤＲＡＭ５０のアイソクロナス受信データ領域から読み出し、ＢＵＳ２側に転送する。
【０１０４】
送信時においては図６（Ａ）に示すように、ＤＭＡＣ３が、ＢＵＳ２側（ＨＤＤ１０）からのアイソクロナスデータ（ＴＳパケット）をＳＤＲＡＭ５０に書き込む。
【０１０５】
次に、ＤＭＡＣ２が、ＳＤＲＡＭ５０からアイソクロナスデータを読み出し、ＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。この際に、第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２が、ＤＥＳにより暗号化されたデータを復号化する。そして、復号化されたデータをＳＲＡＭ４０のアイソクロナスデータ領域に書き込む。
【０１０６】
次にＤＭＡＣ１が、ＳＲＡＭ４０のアイソクロナスデータ領域からアイソクロナスデータを読み出し、ＢＵＳ１側に転送する。この際に、第１の暗号化・復号化回路ＥＮＣ・ＤＥＣ１が、ＳＲＡＭ４０から読み出されたアイソクロナスデータをＤＴＣＰ等により暗号化する。そして、暗号化されたデータをＢＵＳ１を介して転送する。
【０１０７】
このようなＤＴＣＰの暗号化を行うことで、ＩＥＥＥ１３９４上でのアイソクロナスデータ（デジタル・コンテンツ）の機密性を維持でき、著作権保護を実現できる。
【０１０８】
なお、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離する場合には、図６（Ｂ）に示すようにデータ転送を行えばよい。また、ＳＲＡＭ４０とＳＤＲＡＭ５０の記憶領域を、送信データ領域と受信データ領域に分離する場合には、図６（Ｃ）に示すようにデータ転送を行えばよい。
【０１０９】
さて、ＡＶデータを転送する場合に、アイソクロナスデータ領域とアシンクロナスデータ領域を分離しないと、ＡＶデータ（ＡＶストリーム）とＡＶコマンド（ＡＶ／Ｃプロトコルのコマンド）の仕分けが困難になる。
【０１１０】
本実施形態では図５（Ｂ）、図６（Ｂ）に示すように、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離しているため、ＡＶデータとＡＶコマンドの仕分けが容易になる。これにより、ＢＵＳ１（ＩＥＥＥ１３９４）側から受信したＡＶデータだけを、ＢＵＳ２（ＩＤＥ）側に自動転送することが可能になり、処理部６０に負担をかけない効率的なＡＶデータの転送を実現できる。
【０１１１】
また本実施形態では図５（Ｃ）、図６（Ｃ）に示すように、ＳＲＡＭ４０やＳＤＲＡＭ５０の記憶領域を、送信データ領域と受信データ領域に分離している。これにより、アイソクロナスデータの送信と受信を独立に行うことができる。従って、アイソクロナスデータの送信と受信の転送レートを同時に保証できるようになる。この結果、画像データをＨＤＤ１０に録画しながら、他の画像データをＨＤＤ１０から読み出して再生するタイムシフト再生が容易になる。
【０１１２】
なお、アシンクロナスデータをＨＤＤ１０に記録する場合には、図７に示すようにデータ転送を行えばよい。即ち、ＳＤＲＡＭ５０のデータ転送経路をバイパスして、ＤＭＡＣ２、ＤＭＡＣ３間で直接にアシンクロナスデータを転送する。
【０１１３】
この場合に、アイソクロナスデータはＳＤＲＡＭ５０に蓄積されたままとなり、アシンクロナスデータの転送が終了するのを待つことになる。そして、アシンクロナスデータの転送が終了すると、データ転送制御装置を外部のＳＤＲＡＭ５０に再接続する。そして、ＳＤＲＡＭ５０に蓄積されたアイソクロナスデータを図５（Ａ）〜図６（Ｃ）で説明した手法で転送し、転送を再開すればよい。
【０１１４】
一般的に、パーソナルコンピュータ（ＰＣ）のファイルシステムとしてＨＤＤ１０を使用する場合には、アシンクロナス転送が用いられる。一方、ＡＶデータをＨＤＤ１０に記録する場合にはアイソクロナス転送が用いられる。
【０１１５】
本実施形態のように、ＳＲＡＭ４０の記憶領域をアイソクロナスデータ領域とアシンクロナスデータ領域に分離すると共に、アシンクロナス転送時にＳＤＲＡＭ５０をＤＭＡの転送経路から切り離すことで、ＡＶデータとＰＣのファイルデータの両方をＨＤＤ１０に記録できるようになる。即ち、アイソクロナスデータであるＡＶデータを転送する場合には、図５（Ａ）〜図６（Ｃ）に示す手法でアイソクロナスデータ領域を介してデータ転送を行えばよい。一方、アシンクロナスデータであるＰＣのファイルデータを転送する場合には、図７に示す手法でＳＤＲＡＭ５０をＤＭＡの転送経路から切り離し、アシンクロナスデータ領域を介してデータを転送すればよい。
【０１１６】
このようにすることで、あたかもＡＶ用のＨＤＤとＰＣ用のＨＤＤの両方が接続されているかのように見える使用形態を、ユーザに提供できる。
【０１１７】
図８（Ａ）、（Ｂ）に、ＳＲＡＭ４０、ＳＤＲＡＭ５０のメモリマップの詳細例を示す。
【０１１８】
図８（Ａ）では、ＳＲＡＭ４０の記憶領域が、ヘッダ領域と、アシンクロナス送信データ領域と、アシンクロナス受信データ領域と、アイソクロナス送信データ領域と、アイソクロナス受信データ領域に分離されている。また図８（Ｂ）では、ＳＤＲＡＭ５０の記憶領域が、アイソクロナス送信データ領域と、アイソクロナス受信データ領域に分離されている。なお、ＳＲＡＭ４０、ＳＤＲＡＭ５０の記憶領域として、図８（Ａ）、（Ｂ）に示したもの以外の領域を設けてもよい。
【０１１９】
さて、図８（Ａ）では、アシンクロナス送信データ領域の読み出し用ポインタとしてＡＴＰ１（ＢＵＳ１側アシンクロナスＴｘポインタ）が用意され、書き込み用ポインタとしてＡＴＰ２（ＢＵＳ２側アシンクロナスＴｘポインタ）が用意される。
【０１２０】
また、アシンクロナス受信データ領域の書き込み用ポインタとしてＡＲＰ１（ＢＵＳ１側アシンクロナスＲｘポインタ）が用意され、読み出し用ポインタとしてＡＲＰ２（ＢＵＳ２側アシンクロナスＲｘポインタ）が用意される。
【０１２１】
また、アイソクロナス送信データ領域の読み出し用ポインタとしてＩＴＰ１（ＢＵＳ１側アイソクロナスＴｘポインタ）が用意され、書き込み用ポインタとしてＩＴＰ２（ＢＵＳ２側アイソクロナスＴｘポインタ）が用意される。
【０１２２】
また、アイソクロナス受信データ領域の書き込み用ポインタとしてＩＲＰ１（ＢＵＳ１側アイソクロナスＲｘポインタ）が用意され、読み出し用ポインタとしてＩＲＰ２（ＢＵＳ２側アイソクロナスＲｘポインタ）が用意される。
【０１２３】
これらのポインタは、図３のメモリポインタ管理回路７０により管理（設定、更新）される。そして、これらのポインタを用いることで、データの効率的な読み出し処理・書き込み処理を実現できる。
【０１２４】
なお、図８（Ａ）において、ＡＶ／Ｃプロトコルのコマンドは、送信時にはアシンクロナス送信データ領域に書き込まれ、受信時にはアシンクロナス受信データ領域に書き込まれる。このＡＶ／Ｃプロトコルのコマンドは、ＡＶ機器を制御（再生、停止等）したり、状況を問い合わせたりするために使用されるコマンドである。
【０１２５】
また、図８（Ａ）、（Ｂ）の各領域は、いわゆるリングバッファ構造になっている。即ち、これらの領域の一方の境界（スタートアドレス）から他方の境界（エンドアドレス）に向かって情報（データ、ヘッダ）が格納され、他方の境界に達した場合には一方の境界に戻って情報が格納されるようになっている。
【０１２６】
５．ＳＤＲＡＭの外部接続
本実施形態では図９（Ａ）、（Ｂ）に示すように、ＳＲＡＭ４０（第１のメモリ）についてはデータ転送制御装置３０（Integrated Circuit）の内部に設け、ＳＤＲＡＭ５０（第２のメモリ）についてはデータ転送制御装置３０（ＩＣ）の外部に設けている。そして、ＳＤＲＡＭ５０を、データ転送制御装置３０の外部端子に接続している。
【０１２７】
図９（Ａ）、（Ｂ）に示すような構成にすることで、ＳＤＲＡＭ５０をデータ転送制御装置３０のＩＣ内部に設ける必要がなくなり、ＩＣのチップ面積を小規模化できる。また、安価な汎用のＳＤＲＡＭ５０を使用できるようになり、電子機器の低コスト化を図れる。
【０１２８】
しかしながら、ＳＤＲＡＭ５０を外部に設けた場合に、アイソクロナスデータの機密が漏洩するおそれがある。
【０１２９】
そこで本実施形態では、データ転送制御装置３０の外部端子からは、ＤＥＳ等（第２の暗号化処理）で暗号化されたデータだけが入出力される構成にしている。
【０１３０】
具体的には、例えば受信時には図９（Ａ）に示すように、ＤＭＡＣ２が、ＳＲＡＭ４０（ＢＵＳ１側）からデータを読み出し、読み出されたデータをＥＮＣ・ＤＥＣ２がＤＥＳ（広義には第２の暗号化処理）により暗号化する。そして、ＤＭＡＣ２が、暗号化されたデータを、データ転送制御装置３０の外部端子（データ端子）を介してＳＤＲＡＭ５０に書き込む。
【０１３１】
次に、ＤＭＡＣ３が、ＳＤＲＡＭ５０に書き込まれた暗号化データを、データ転送制御装置３０の外部端子を介して読み出し、読み出された暗号化データを、ＨＤＤ１０（記憶媒体）などが接続されるＢＵＳ２側に転送する。
【０１３２】
一方、送信時には図９（Ｂ）に示すように、ＤＭＡＣ３が、ＤＥＳにより暗号化されたデータを、ＨＤＤ１０からＢＵＳ２を介して読み出す。そして、データ転送制御装置３０の外部端子を介してＳＤＲＡＭ５０に書き込む。
【０１３３】
そして、ＤＭＡＣ２が、ＳＤＲＡＭ５０に書き込まれた暗号化データを、データ転送制御装置３０の外部端子を介して読み出し、ＥＮＣ・ＤＥＣ２が、読み出された暗号化データをＤＥＳの復号化処理で復号化する。そして、ＤＡＭＣ２が、復号化されたデータを、ＳＲＡＭ４０に書き込む（ＢＵＳ１側に転送する）。
【０１３４】
なお、ＥＮＣ・ＤＥＣ１は、図９（Ａ）の受信時には、ＩＥＥＥ１３９４のＤＴＣＰ（広義には第１の暗号化処理）により暗号化されたデータを復号化する。そして、復号化されたデータをＤＭＡＣ１がＳＲＡＭ４０に書き込む。
【０１３５】
一方、図９（Ｂ）の送信時には、ＤＭＡＣ１がデータをＳＲＡＭ４０から読み出し、読み出されたデータをＥＮＣ・ＤＥＣ１がＤＴＣＰで暗号化する。そして、暗号化データをＤＭＡＣ１がＢＵＳ１側に転送する。
【０１３６】
以上のようにすることで、データ転送制御装置３０の外部端子（データ端子）では、暗号化されたデータだけが入出力されるようになる。これにより、データの機密性を維持でき、データのコンテンツの著作権保護を実現できる。
【０１３７】
また、ＳＤＲＡＭ５０にも暗号化されたデータだけが記憶されるようになり、データの機密性を更に高めることができる。
【０１３８】
また図９（Ａ）、（Ｂ）のようにＥＮＣ・ＤＥＣ１、ＥＮＣ・ＤＥＣ２を配置すれば、ＳＲＡＭ４０には、常に復号化されたデータだけが記憶されるようになる。これにより、処理部６０は、ＳＲＡＭ４０を用いたパケット処理（パケットの解析、パケットの準備）を行うことが可能になる。
【０１３９】
なお、データのコンテンツによっては、暗号化が不要な場合もある。例えばアナログデータとして配信されたコンテンツについては、著作権保護が及ばない場合があり、暗号化が不要となる。
【０１４０】
一方、ＥＮＣ・ＤＥＣ２により暗号化・復号化処理を行うと、その処理の分だけ転送速度が低下するおそれがある。
【０１４１】
そこで本実施形態では、暗号化・復号化処理をバイパスする経路を設けている。
【０１４２】
具体的には受信時には図９（Ａ）に示すように、ＤＭＡＣ２（第２のメモリアクセス制御回路）が、バイパス経路６２を用いて、暗号化が不要なデータに対するＤＥＳの暗号化処理（第２の暗号化処理）をバイパスする。そして例えば、ＳＲＡＭ４０から読み出されたデータ（ＢＵＳ１側からデータ）を、ＥＮＣ・ＤＥＣ２を介さずに直接にＳＤＲＡＭ５０に書き込む。
【０１４３】
一方、送信時には図９（Ｂ）に示すように、ＤＭＡＣ２が、バイパス経路６２を用いて、復号化が不要なデータに対するＤＥＳの復号化処理（第２の復号化処理）をバイパスする。そして例えば、ＳＤＲＡＭ５０から読み出されたデータを、ＥＮＣ・ＤＥＣ２を介さずに直接にＳＲＡＭ４０に書き込む（ＢＵＳ１側に転送する）。
【０１４４】
このようにすることで、著作権の保護が及ばないデータ（コンテンツ）に対して、無駄な暗号化処理や復号化処理を行わなくて済むようになる。この結果、データ転送の実効的な転送レートを向上できる。
【０１４５】
なお、データ転送制御装置３０の外部端子を介してＳＤＲＡＭ５０（外部メモリ）に暗号データを入出力する発明などにおいては、図１０（Ａ）、（Ｂ）に示すようにＳＲＡＭ４０（内部メモリ）を設けない構成にしてもよい。
【０１４６】
例えば受信時には図１０（Ａ）に示すように、ＢＵＳ１側（１３９４インターフェース３１）から転送されるデータを、ＤＭＡＣ２が含むＥＮＣ・ＤＥＣ２がＤＥＳ（第２の暗号化処理）により暗号化する。そして、暗号化されたデータをＤＭＡＣ２がＳＤＲＡＭ５０に書き込む。そして、ＤＭＡＣ３が、暗号化されたデータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送する。
【０１４７】
また送信時には図１０（Ｂ）に示すように、ＢＵＳ２側（ＩＤＥインターフェース３４）から転送される暗号化データを、ＤＭＡＣ３がＳＤＲＡＭ５０に書き込む。そして、暗号化されたデータをＤＭＡＣ２がＳＤＲＡＭ５０から読み出し、読み出されたデータをＥＮＣ・ＤＥＣ２が復号化する。そして、ＤＭＡＣ２が、復号化されたデータをＢＵＳ１側（１３９４インターフェース３１）に転送する。
【０１４８】
なお、ＤＴＣＰの暗号化・復号化処理については、ＥＮＣ・ＤＥＣ２が行ってもよいし、１３９４インターフェース３１が行ってもよい。
【０１４９】
６．詳細な構成例
図１１、図１２に、ＤＭＡＣ２、ＳＤＲＡＭインターフェース５２、ＤＭＡＣ３等の詳細な構成及び接続の例を示す。
【０１５０】
また、図１３（Ａ）、（Ｂ）、（Ｃ）に、図１１、図１２で使用される各信号の意味を示す。なお、図１１において、ＩｄｅＲｅｑ２はＤＭＡＣ２からＳＲＡＭ４０へのアクセス（読み出し、書き込み）要求信号であり、ＩｄｅＡｃｋ２はアクセス確認信号である。また、ＨｏｓｔＲｅｑ３はＤＭＡＣ３からＩＤＥ側へのアクセス要求信号であり、ＨｏｓｔＡｃｋ３はアクセス確認信号である。また、ＤＭＡＧＯは自動ＤＭＡ開始信号である。
【０１５１】
図１１に示すように、ＤＡＭＣ２はＦＩＦＯ１と、ＥＮＣ・ＤＥＣ２と、ＦＩＦＯ２を含む。そして受信時には、ＳＲＡＭ４０からＳＲＡＭインターフェース４２を介して読み出されたデータは、ＦＩＦＯ１に一時的に蓄積される。そして、ＦＩＦＯ１はそのデータをＥＮＣ・ＤＥＣ２に出力する。ＥＮＣ・ＤＥＣ２は、データを暗号化し、暗号化データをＦＩＦＯ２に蓄積する。ＦＩＦＯ２は、蓄積されたデータをＳＤＲＡＭ５０側に送る。
【０１５２】
一方、送信時には、ＳＤＲＡＭ５０からＳＤＲＡＭインターフェース５２を介して読み出されたデータは、ＦＩＦＯ２に一時的に蓄積される。そして、ＦＩＦＯ２はそのデータをＥＮＣ・ＤＥＣ２に出力する。ＥＮＣ・ＤＥＣ２は、データを復号化し、復号化データをＦＩＦＯ１に蓄積する。ＦＩＦＯ１は、蓄積されたデータをＳＲＡＭ４０側に送る。
【０１５３】
なお、データの暗号化処理を行わない場合には、ＳＲＡＭ４０から読み出されたデータは、バイパス経路６２を介して直接にＳＤＲＡＭ５０側に送られる。また、データの復号化処理を行わない場合には、ＳＤＲＡＭ５０から読み出されたデータは、バイパス経路６２を介して直接にＳＲＡＭ４０側に送られる。
【０１５４】
また、ＤＭＡＣ２は、メモリポインタ管理回路７０（自動ＤＭＡ判定回路７２）からの自動ＤＭＡ開始信号がアクティブになった場合に、ＤＭＡを開始する。
【０１５５】
図１１に示すように、ＤＭＡＣ３はＦＩＦＯ３を含む。受信時には、ＳＤＲＡＭ５０から読み出されたデータはＦＩＦＯ３に一時的に蓄積された後、ＩＤＥ側に送られる。一方、送信時には、ＩＤＥ側からのデータは、ＦＩＦＯ３に一時的に蓄積された後、ＳＤＲＡＭ５０側に送られる。
【０１５６】
なお、経路６４は、ＥＮＣ・ＤＥＣ２及びＳＤＲＡＭ５０を使用しない場合のバイパス経路である。ＳＤＲＡＭ５０も暗号化処理も不要の場合には、このバイパス経路６４を選択してデータ転送を行う。また、経路６６は、ＳＤＲＡＭ５０を使用しない場合のバイパス経路である。ＳＤＲＡＭ５０が不要の場合（例えばアシンクロナスデータの転送）には、このバイパス経路６６を選択してデータ転送を行う。
【０１５７】
図１２に示すように、データ転送制御装置３０とＳＤＲＡＭ５０は、同期クロック信号ＲＡＭＣＬＫと、制御信号ＣＫＥ、ＸＣＳ、ＸＲＡＳ、ＸＣＡＳ、ＸＷＥ、ＵＤＱＭ、ＬＤＱＭと、アドレス信号Ａｄｄｒｅｓｓを用いて、データＤａｔａの転送を行う。なお、これらの信号の意味については図１３（Ａ）に示される。
【０１５８】
具体的には、データ転送制御装置３０は、制御信号等（メモリバス）を用いて、ＳＤＲＡＭ５０に各種の動作モード（コマンド）や開始アドレスを設定する。すると、ＳＤＲＡＭ５０は、ＲＡＭＣＬＫに同期して、開始アドレスに連続するアドレスのデータ（バーストデータ）を高速に入出力する。即ち、ＳＤＲＡＭ５０は、内部でアドレスを自動的に発生し、発生したアドレスに基づいて、内部メモリブロックへのアクセスを行う。なお、この場合に、ＲＡＭＣＬＫよりも高速なクロック信号を内部で生成し、内部メモリブロックへのアクセスを行ってもよい。
【０１５９】
図１４（Ａ）、（Ｂ）に、図１３（Ｂ）、（Ｃ）に示される種々の書き込みデータＷｒＤａｔａ、書き込み確認信号ＷｒＡｃｋ、書き込み要求信号ＷｒＲｅｑ、読み出しデータＲｄＤａｔａ、読み出し確認信号ＲｄＡｃｋ、読み出し要求信号ＲｄＲｅｑのタイミング波形の例を示す。
【０１６０】
７．データ転送制御装置の動作
次に、図１５、図１６、図１７のフローチャートを用いて、本実施形態のデータ転送制御装置の動作について説明する。
【０１６１】
図１５は受信時の動作を示すフローチャートである。
【０１６２】
まず、アイソクロナスパケットの受信により無条件に転送処理を開始する（ステップＳ１）。そして、受信されたアイソクロナスパケットのデータをＳＲＡＭのアイソクロナス受信データ領域に書き込む（ステップＳ２）。
【０１６３】
次に、ＳＲＡＭに書き込まれた受信データ量が自動ＤＭＡ転送単位ＡＴＵを超えたか否かを判断する（ステップＳ３）。そして、越えた場合には、残り転送数ＲＴＮに自動ＤＭＡ転送単位ＡＴＵをセットし、ＤＭＡＣ２を起動する（ステップＳ４）。具体的には図１１の自動ＤＭＡ開始信号ＤＭＡＧＯをアクティブにする。
【０１６４】
次に、ＳＤＲＡＭの記憶領域がフル（満杯）か否かを判断する（ステップＳ５）。そして、フルの場合には転送をウェイトし（ステップＳ６）、ＳＤＲＡＭに空きが生じるのを待つ。
【０１６５】
一方、ＳＤＲＡＭがフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＲＡＭから読み出す（ステップＳ７）。そして、読み出されたデータを暗号化し、ＳＤＲＡＭに書き込む（ステップＳ８、Ｓ９）。
【０１６６】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ１０）。そして、ＲＴＮが０か否かを判断し（ステップＳ１１）、ＲＴＮが０ではない場合にはステップＳ５に戻り、ＲＴＮが０の場合にはステップＳ２に戻る。
【０１６７】
以上のようにして、ＢＵＳ１（ＩＥＥＥ１３９４）を介して受信したデータが、ＳＲＡＭを介してＳＤＲＡＭに書き込まれることになる。
【０１６８】
図１６、図１７は送信時の動作を示すフローチャートである。
【０１６９】
まず、残り転送数ＲＴＮに全転送数ＡＴＮをセットし、ＤＭＡＣ３を起動する（ステップＳ２１）。
【０１７０】
次に、ＳＤＲＡＭの記憶領域がフルか否かを判断し（ステップＳ２２）、フルの場合には転送をウェイトし（ステップＳ２３）、空きが生じるのを待つ。そして、フルでなくなった場合（空きが生じた場合）には、１ワード分のデータの転送を実行する（ステップＳ２４）。
【０１７１】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ２５）。そして、ＲＴＮが０か否かを判断し（ステップＳ２６）、ＲＴＮが０ではない場合にはステップＳ２２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１７２】
以上のようにして、ＢＵＳ２（ＩＤＥ）側からのデータが、ＳＤＲＡＭに書き込まれる。
【０１７３】
次に図１７に示すように、残り転送数ＲＴＮに全転送数ＡＴＮ（アイソクロナスパケットＭ個分）をセットし、ＤＭＡＣ２を起動する（ステップＳ３１）。
【０１７４】
そして、ＳＤＲＡＭの記憶領域がエンプティ（空）か否かを判断し（ステップＳ３２）、エンプティの場合には転送をウェイトし（ステップＳ３３）、ＳＤＲＡＭにデータが貯まるのを待つ。一方、ＳＤＲＡＭがエンプティでなくなった場合（データが貯まった場合）には、ＳＲＡＭの記憶領域がフルか否かを判断する（ステップＳ３４）。そして、フルの場合には転送をウェイトし（ステップＳ３５）、ＳＲＡＭに空きが生じるのを待つ。
【０１７５】
ＳＲＡＭの記憶領域がフルでなくなった場合（空きが生じた場合）には、１ワード分のデータをＳＤＲＡＭから読み出す（ステップＳ３６）。そして、読み出されたデータ（著作権保護データの場合）を復号化し（ステップＳ３７）、復号化データをＳＲＡＭに書き込む（ステップＳ３８）。
【０１７６】
次に、残り転送数ＲＴＮを１だけデクリメントする（ステップＳ３９）。そして、ＲＴＮが０か否かを判断し（ステップＳ４０）、ＲＴＮが０ではない場合にはステップＳ３２に戻り、ＲＴＮが０の場合には処理を終了する。
【０１７７】
以上のようにして、ＳＤＲＡＭに書き込まれたデータがＳＲＡＭに書き込まれるようになる。
【０１７８】
８．ＵＳＢへの適用
図１８に、本実施形態の手法をＵＳＢ（ＵＳＢ２．０等）に適用した場合のデータ転送制御装置の構成例を示す。
【０１７９】
図１８の構成が図３と異なるのは以下の点である。
【０１８０】
即ち図１８では、図３の１３９４インターフェース３１の代わりにＵＳＢインターフェース１３１が設けられている。また、図１８では、ＤＭＡＣ１がエンドポイント管理回路としても機能する。更に、図１８では、バルク転送管理回路１７４が設けられている。その他の点については図３とほぼ同様である。
【０１８１】
図１８において、ＵＳＢインターフェース１３１が含むトランシーバマクロ１３２は、ＵＳＢのＦＳモードやＨＳモードでのデータ転送を実現するための回路である。このトランシーバマクロ１３２としては、例えばＵＳＢ２．０の物理層回路や、論理層回路の一部についてのインターフェースを定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）に準拠したマクロセルを用いることができる。このトランシーバマクロ１３２には、差動信号を用いてＵＳＢ上のデータを送受信するアナログフロントエンド回路や、ビットスタッフィング、ビットアンスタッフィング、シリアル・パラレル変換、パラレル・シリアル変換、ＮＲＺＩデコード、ＮＲＺＩエンコード、サンプリングクロック生成などの処理を行う回路を含ませることができる。
【０１８２】
ＵＳＢインターフェース１３１が含むＳＩＥ（Serial Interface Engine）は、ＵＳＢのパケット転送処理などの種々の処理を行う回路である。このＳＩＥには、トランザクションを管理する回路や、パケットの組み立て（生成）や分解を行う回路や、ＣＲＣの生成や解読を行う回路を含ませることができる。
【０１８３】
図１８のＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３等の回路は、図３等で説明した回路と同様の処理を実現する。
【０１８４】
なお、ＤＭＡＣ１は、ＳＤＲＡＭ１４０の各記憶領域の入り口となるエンドポイントの管理機能も有する。具体的には、ＤＭＡＣ１には、エンドポイントの属性情報を記憶するレジスタなどを含ませることができる。
【０１８５】
バルク転送管理回路１７４は、ＵＳＢにおけるバルク転送を管理するための回路である。
【０１８６】
９．自動ＤＭＡ転送
さて、本実施形態ではＳＲＡＭ４０の記憶領域を有効利用するために、以下に説明する手法でデータの送受信を行っている。
【０１８７】
例えば図１９（Ａ）、（Ｂ）において、ＤＭＡＣ１（第１のメモリアクセス制御回路）は、受信時にはＳＲＡＭ４０（第１のメモリ）の書き込み制御を行い、送信時にはＳＲＡＭ４０の読み出し制御を行う。また、ＤＡＭＣ２（第２のメモリアクセス制御回路）は、受信時にはＳＲＡＭ４０の読み出し制御を行い、送信時にはＳＲＡＭ４０の書き込み制御を行うことになる。
【０１８８】
そして図１９（Ａ）に示す受信時においては、ＤＭＡＣ１が、ＢＵＳ１側（１３９４インターフェース３１）から転送されるデータ（アイソクロナスデータ）をＳＲＡＭ４０の受信データ領域（アイソクロナス受信データ領域）に書き込む。そして、ＤＭＡＣ２が、ＳＲＡＭ４０の受信データ領域の受信データ量が、転送単位ＡＴＵ（例えば６４ビット）を越えたことを条件に、ＳＲＡＭ４０の受信データ領域からデータを読み出し、ＢＵＳ２側に転送する（ＳＤＲＡＭ５０に書き込む）。即ち、自動ＤＭＡ開始信号（自動メモリアクセス信号）がアクティブになり、ＤＭＡＣ２によるＳＲＡＭ４０からのデータ（アイソクロナスデータ）の自動読み出しが行われる。
【０１８９】
一方、図１９（Ｂ）の送信時においては、ＤＭＡＣ２が、ＢＵＳ２側から転送されるデータ（ＳＤＲＡＭ５０から読み出されるデータ）を、ＳＲＡＭ４０の送信データ領域に書き込む。そして、処理部６０（ＣＰＵ、ファームウェア）が送信開始の指示を行うと（予約レジスタＴＲＥＧに転送予約数を設定すると）、ＤＭＡＣ１が、ＳＲＡＭ４０の送信データ領域に書き込まれたデータを読み出し、ＢＵＳ１側（１３９４インターフェース３１）に転送する。即ち、送信開始の指示の後は、ＤＭＡＣ１が、処理部６０が介在しないＤＭＡ転送を行う。
【０１９０】
このようにすることで、少ない記憶容量のＳＲＡＭ４０を用いて、効率の良いデータの送受信が可能になる。また、例えば図１９（Ａ）の受信処理と図１９（Ｂ）の送信処理を交互に繰り返すことで、タイムシフト再生などに好適なデータの送受信を実現できる。
【０１９１】
即ち、アイソクロナスデータの受信時には、一定以上の転送レートで間断なくＢＵＳ１側（ＩＥＥＥ１３９４バス）からアイソクロナスデータが送られてくる。従って、データ転送制御装置は、間断なく送られてくるアイソクロナスデータを、途切れることなく受け取り、ＢＵＳ２側（ＳＤＲＡＭ５０）に転送する必要がある。
【０１９２】
一方、アイソクロナスデータの送信時には、処理部６０がアイソクロナスデータのヘッダを用意したり、用意したヘッダをＳＲＡＭ４０に書き込んだりするなどのパケット処理が必要になる。従って、パケット処理を終了した処理部６０が転送開始を指示するのを待ってから、ＳＲＡＭ４０の送信データ領域からデータを読み出すことが望まれる。従って、このようなパケット処理等を、時間的に余裕を持って実現するためには、ＳＲＡＭ４０の送信データ領域をなるべく大きく設定することが望まれる。
【０１９３】
図１９（Ａ）、（Ｂ）の本実施形態の手法によれば、受信データ領域の受信データ量が転送単位ＡＴＵを越えると、そのデータがＳＲＡＭ４０からＤＭＡＣ２により自動的に読み出される（処理部６０が介在することなく読み出される）。従って図１９（Ａ）に示すように、ＳＲＡＭ４０の受信データ領域の大きさを、送信データ領域よりも小さくでき、必要最小限（例えば転送単位ＡＴＵ程度）の大きさに設定できる。そして、ＳＲＡＭ４０の受信データ領域が小さくなる結果、それに応じて送信データ領域の方を大きくすることが可能になる。従って、処理部６０は、大きな領域に設定された送信データ領域を用いて、パケット処理を余裕を持って行うことが可能になる。
【０１９４】
なお、ＳＲＡＭ４０の送信データ領域（アイソクロナス送信データ領域）、受信データ領域（アイソクロナス受信データ領域）の設定は、メモリポインタ管理回路７０のポインタ管理の設定（メモリポインタ、メモリマップのレジスタへの設定）により実現できる。
【０１９５】
また、本実施形態では、受信時においては図２０（Ａ）に示すように、受信データ領域から読み出されたデータは、ＳＤＲＡＭ５０の受信データ領域に書き込まれ、その後、ＢＵＳ２側に転送される。また、送信時においては図２０（Ｂ）に示すように、ＢＵＳ２側から転送されたデータは、ＳＤＲＡＭ５０の送信データ領域に書き込まれ、その後、ＳＲＡＭ４０の送信データ領域に書き込まれる。但し、図１９（Ａ）、（Ｂ）に示す手法で送受信を行う発明においては、ＳＤＲＡＭ５０を設けない構成とすることもできる。即ち、ＳＲＡＭ４０から読み出されたデータを、ＳＤＲＡＭ５０を経由せずに、そのままＢＵＳ１側に転送してもよい。或いは、ＢＵＳ１側から転送されるデータを、ＳＤＲＡＭ５０を経由することなく、そのままＳＲＡＭの送信データ領域に書き込むようにしてもよい。
【０１９６】
図２１に、図３のメモリポインタ管理回路７０の構成例を示す。メモリポインタ管理回路７０は、ＳＲＡＭ４０（第１のメモリ）の各記憶領域の書き込みアドレス、読み出しアドレスを指すポインタ（図８（Ａ）参照）を管理するものであり、自動ＤＭＡ判定回路７２（広義には自動メモリアクセス判定回路）を含む。そして、自動ＤＭＡ判定回路７２は、差分計算回路７４と自動ＤＭＡ条件判定回路を含む。
【０１９７】
ここで、差分計算回路７４には、ＳＲＡＭ４０の受信データ領域の書き込みアドレスを指すＩＲＰ１（広義には第１のポインタ）と、読み出しアドレスを指すポインタＩＲＰ２（広義には第２のポインタ）が入力される（図１９（Ａ）、図８（Ａ）参照）。そして、差分計算回路７４は、これらのポインタＩＲＰ１、ＩＲＰ２に基づいて、受信データ領域の受信データ量を計算する。
【０１９８】
自動ＤＭＡ条件判定回路７６は、差分計算回路７４で計算された受信データ量に基づいて、自動ＤＭＡ（広義には自動メモリアクセス）を行うか否かを判定する。そして、受信データ量が所与の転送単位ＡＴＵを越えた場合に、自動ＤＭＡ信号ＤＭＡＧＯをアクティブにする。この信号ＤＭＡＧＯは、図１１に示すように、ＤＭＡＣ２に入力されている。
【０１９９】
そして、ＤＭＡＣ２は、ＤＭＡＧＯがアクティブになると、自動ＤＭＡを開始する。即ち、転送単位ＡＴＵのデータを、ＳＲＡＭ４０の受信データ領域から読み出して、ＢＵＳ１側に転送する。
【０２００】
ポインタＩＲＰ１、ＩＲＰ２は、受信データ領域へのデータの書き込みや読み出しのために、元々必要なものである。従って、これらのポインタＩＲＰ１、ＩＲＰ２を用いて転送単位ＡＴＵを計算するようにすれば、ポインタＩＲＰ１、ＩＲＰ２の有効利用を図ることができる。そして、簡素な処理で転送単位ＡＴＵを確実に検出できるようになる。
【０２０１】
なお、図１９（Ｂ）に示す処理部６０による転送開始指示は、本実施形態では例えば以下に説明する手法で実現される。
【０２０２】
即ち図３や図２２に示すように本実施形態では、アイソクロナスパケットの転送数を処理部６０が予約するための転送数予約レジスタＴＮＲＥＧを設けている。例えば図２２では、８個（広義にはＮ個）のアイソクロナスパケットの転送を予約できるようになっている。
【０２０３】
そして、処理部６０がＴＮＲＥＧに転送数を予約すると、予約された転送数分のアイソクロナスパケットの転送（送信）の開始が指示されることになる。即ち、ＤＭＡＣ１は、ＳＲＡＭ４０からアイソクロナスパケット（ＩＳＯヘッダ、ＩＳＯデータ）を読み出す。そして、ＤＭＡＣ１は、読み出されたアイソクロナスパケットを、ＴＮＲＥＧに予約された転送数が零になるまで、自動転送（処理部６０が介在しない転送）する。即ち、アイソクロナス転送サイクル毎（例えば１２５μｓ毎）に、アイソクロナスパケットを、ＢＵＳ１側に自動転送する。
【０２０４】
例えば図２２とは異なる手法として、アイソクロナス転送サイクル毎に、処理部６０が各アイソクロナスパケットの転送開始を指示する手法を考えることができる。
【０２０５】
しかしながら、この手法では、アイソクロナスパケット数分の転送開始指示が必要になってしまい、処理部６０の処理負荷が重くなってしまう。
【０２０６】
これに対して図２２の手法では、処理部６０は、一度、転送数を予約すれば、その転送数のアイソクロナスパケットの転送が完了するまで、転送開始を指示なくてもよくなる。この結果、処理部６０の処理負荷を軽くでき、実効的な転送レートを向上できる。
【０２０７】
なお、図２２に示すように、ＳＲＡＭ４０のヘッダ領域（アイソクロナスヘッダ）に、アイソクロナスヘッダと組みとなるアイソクロナスデータのデータポインタ（データ領域でのアドレスを指すポインタ）を書き込むことが望ましい。そして、ＤＭＡＣ１は、このデータポインタを用いて、アイソクロナスヘッダとアイソクロナスデータとにより構成されるアイソクロナスパケットを組み立てて、ＢＵＳ１側に自動転送することが望ましい。
【０２０８】
また、転送数予約レジスタＴＮＲＥＧに予約された転送数が零になった場合には、次のアイソクロナス転送サイクルでの自動転送を中断すると共に、処理部６０に対して割り込みを発生することが望ましい。
【０２０９】
また、図１９（Ｂ）の送信時に行われる転送開始指示は、図２２に示すような転送数の予約の指示（転送数分のアイソクロナスパケットの転送指示）に限定されない。例えば、アイソクロナス転送サイクル毎のアイソクロナスパケットの転送開始指示であってもよい。
【０２１０】
１０．転送数の設定
本実施形態では、図１９（Ａ）の転送単位ＡＴＵを、暗号化処理の暗号化単位に設定している。
【０２１１】
例えば図２３（Ａ）に示すように、ＳＲＡＭ４０の受信データ領域の受信データ量が転送単位ＡＴＵを越えると、この転送単位ＡＴＵのデータがＳＲＡＭ４０から読み出される。そして、ＤＭＡＣ２が含むＥＮＣ・ＤＥＣ２（暗号化回路）は、暗号化単位ＥＮＵ（例えば６４ビット。広義にはＭビット）のデータブロック毎に暗号化を行っており、本実施形態では、転送単位ＡＴＵを、この暗号化単位ＥＮＵに設定している。
【０２１２】
即ち、後に詳述するように、ＤＥＳ（初期転置を行う暗号化方式）などにおいては、暗号化単位ＥＮＵ（６４ビット）のデータブロック毎に暗号化処理を行う。その理由は、ＤＥＳにおいては、入力ビット位置に応じて出力ビット位置を変更する初期転置を行っており、暗号強度を高めるためには、ある程度の大きさのデータブロックに対して初期転置を行う必要があるからである。従って、ＥＮＣ・ＤＥＣ２には、暗号化単位ＥＮＵ（６４ビット）で区切られたデータブロックを入力することが望ましい。
【０２１３】
本実施形態では図２３（Ａ）に示すように、転送単位ＡＴＵで区切られたデータブロックが受信データ領域から自動的に読み出され、ＥＮＣ・ＤＥＣ２に入力される。従って、この転送単位ＡＴＵを暗号化単位ＥＮＵに設定することで、ＥＮＣ・ＤＥＣ２に対して、暗号化単位ＥＮＵ＝ＡＴＵで区切られたデータブロックを自動的に入力できる。これにより、スムーズなデータ転送処理と暗号化処理を実現できる。
【０２１４】
なお、転送単位ＡＴＵを、暗号化単位ＥＮＵの倍数又は約数に設定することも可能である。
【０２１５】
また本実施形態では図２４（Ｂ）に示すように、ＳＲＡＭ４０の受信データ領域から読み出されたデータを蓄積（入力）し、蓄積したデータを先入れ・先出し方式でＥＮＣ・ＤＥＣ２（暗号化回路）に出力するＦＩＦＯ１（図１１参照）を設けることが望ましい。即ち、ＳＲＡＭ４０とＥＮＣ・ＤＥＣ２の間にＦＩＦＯ１を配置する。このＦＩＦＯ１は、例えば、暗号化単位ＥＮＵでデータを記憶する１又は複数のレジスタ（Ｍビットのレジスタ）で構成できる。
【０２１６】
このようなＦＩＦＯ１を設ければ、ＳＲＡＭ４０からのデータの読み出し処理のレート（アイソクロナス転送レート）と、ＥＮＣ・ＤＥＣ２での暗号化処理のレートの差を、ＦＩＦＯ１を用いて吸収することが可能になる。従って、ＳＲＡＭ４０の受信データ領域に転送単位ＡＴＵのデータ量のデータが貯まると、直ぐにそのデータを読み出して、ＦＩＦＯ１に蓄積できるようになる。これにより、ＳＲＡＭ４０の受信データ領域に直ぐに空きが生じるようになるため、後続するデータ（アイソクロナスデータ）を受信データ領域に直ぐに書き込むことが可能になる。この結果、一定の転送レートで送られてくるアイソクロナスデータ等を、効率の良く受信できる。即ち、このようなＦＩＦＯ１を設ければ、データブロックの区分け機能をＳＲＡＭ４０の受信データ領域に持たせ、転送レートの差を吸収する機能をＦＩＦＯ１に持たせるという役割分担が可能になる。
【０２１７】
１１．暗号化・復号化回路
次に、図３、図２３（Ａ）、（Ｂ）のＥＮＣ・ＤＥＣ２に用いられるＤＥＳ（広義には共通鍵暗号化方式或いは初期転置を行う暗号化方式）の暗号化回路、復号化回路について詳細に説明する。
【０２１８】
図２４に、ＤＥＳ（ＳＤＥＳ）の暗号化処理を行う暗号化回路の機能ブロック図を示す。この暗号化回路は、暗号化処理部２００と、鍵生成処理部２０２を含む。
【０２１９】
ここで暗号化処理部２００は、１データブロック当たり６４ビット（暗号化単位ＥＮＵ）の入力データ（平文）に対して、非線形変換と転置処理等を１６段繰り返し、変換データ（暗号文）を出力する。鍵生成処理部２０２は、６４ビットの共通秘密鍵に基づいて、暗号化処理部２００の各段の処理で用いる４８ビットの（サブ）鍵Ｋ１〜Ｋ１６を生成する。
【０２２０】
図２５に、暗号化処理部２００の処理を説明するためのフローチャートを示す。
【０２２１】
暗号化処理部２００に、１データブロック単位で６４ビットの入力データＭが入力されると、該入力データＭに対して、初期転置（Initial Permutation：ＩＰ）を行ってランダム化する（ステップＳ４１）。初期転置は、入力ビット位置に応じて、出力させるビット位置を変えて出力する処理である。例えば図２６に初期転置の例を示す。この初期転置では、例えば、入力ビットの第５８ビットを出力の第１ビットに転置し、また入力の第１ビットを出力の第４０ビットに転置する。
【０２２２】
初期転置が行われた初期転置データは、ビット分割され、上位３２ビットが第１段の入力データＬ０に設定され、下位３２ビットが第１段の入力データＲ０に設定される（ステップＳ４２、Ｓ４３）。
【０２２３】
次に、第１段の入力データＲ０は、第１段の鍵Ｋ１を用いた非線形変換ｆにより、非線形変換データｆ（Ｒ０，Ｋ１）に変換される（ステップＳ５０−１）。そして、得られた非線形変換データｆ（Ｒ０，Ｋ１）と、第１段の入力データＬ０との間で排他的論理和演算が行われる（ステップＳ５１−１）。そして、その演算結果が第２段の入力データＲ１に設定される（ステップＳ５２−１）。
【０２２４】
一方、第２段の入力データＬ１には、第１段の入力データＲ０が設定される（ステップＳ５３−１）。
【０２２５】
以上のように第１段の入力データＬ０、Ｒ０から第２段の入力データＬ１、Ｒ１が生成されるまでの処理をＤＥＳの暗号化処理の第１段の処理（所与の演算処理）とすると、同様の処理が第１６段まで行われる。各段の非線形変換においては、各段ごとに適用される鍵が変更される。
【０２２６】
その結果、第１６段で生成された第１６段の入力データＬ１６、Ｒ１６は、以下のようになる（ステップＳ５３−１６、Ｓ５２−１６）。
【０２２７】
Ｌ１６＝Ｒ１５                            ・・・（１）
Ｒ１６＝Ｌ１５（＋）ｆ（Ｒ１５，Ｋ１６）  ・・・（２）
ここで、（＋）は排他的論理和演算であることを示す。
【０２２８】
そして、最後に上位３２ビットと下位３２ビットとを入れ替える。即ち、入れ替えデータＬ１６’を第１６段の入力データＲ１６に設定し（ステップＳ５４）、入れ替えデータＲ１６’を第１６段の入力データＬ１６に設定し（ステップＳ５５）、６４ビットデータとして最終転置（ＩＰ−１）を行う（ステップＳ５６）。
【０２２９】
最終転置（ＩＰ−１）では、初期転置でビット位置を入れ替えたデータを、元に戻す。例えば入力の第１ビットを出力の第５８ビットに転置し、また入力の第４０ビットを出力の第１ビットに転置する。
【０２３０】
以上のようにして、変換データＰが生成される。
【０２３１】
図２７に、ＤＥＳ（ＳＤＥＳ）の復号化処理を行う復号化回路の機能ブロック図を示す。この復号化回路は、復号化処理部２１０と、鍵生成処理部２１２を含む。
【０２３２】
ここで復号化処理部２１０は、１ブロック６４ビットの入力データ（暗号文）に対して、非線形変換と転置処理等を１６段繰り返し、変換データ（平文）を出力する。鍵生成処理部２１２は、６４ビットの共通秘密鍵から、復号化処理部２１０の各段の処理で用いる４８ビットの（サブ）鍵Ｋ１〜Ｋ１６を生成する。
【０２３３】
復号化処理部２１０の処理は、図２４、図２５で説明した暗号化処理部２００の処理とは逆の手順をとることで実現できる。この場合、復号化処理部２１０の各段の鍵は、暗号化処理とは逆に鍵Ｋ１６、Ｋ１５、・・・、Ｋ１の順に適用される。
【０２３４】
鍵生成処理部２１２の鍵生成処理は、図２４の鍵生成処理部２０２で行われる左巡回シフトを右巡回シフトに変更することで実現される。そして鍵生成処理部２１２は、各段ごとの鍵Ｋ１６、Ｋ１５、・・・、Ｋ１を生成する。
【０２３５】
このように復号化処理は、各段の処理内容に着目すれば、暗号化処理の各段の処理内容と共通させることができる。図３、図２３（Ａ）、（Ｂ）に示す本実施形態の第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２では、暗号化処理を行う回路を共通化し、該回路を用いて復号化処理を行うようにしている。
【０２３６】
なお、ＤＥＳ（ＳＤＥＳ）では、入力データとしての平文又は暗号文が複数のブロックに分割され、ブロックデータ単位で暗号化処理又は復号化処理が行われる。従って、同じブロックデータの場合には、変換データも同じになる可能性があり、鍵が特定されやすくなる。そのため、本実施形態では、ＣＢＣ（Cipher Block Chaining）モードやＣＦＢ（Cipher FeedBack）モード等の種々の暗号化モードを利用する。
【０２３７】
また、本実施形態における第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２では、同様の構成の２つのＤＥＳ演算回路により、ＤＥＳの１６段分の処理をパイプライン動作で行うようにしている。更に本実施形態では、上述のパイプライン動作を行うＤＥＳ（ＳＤＥＳ）の処理を複数回ループさせることでＴＤＥＳによる暗号化処理又は復号化処理を実現している。このようにすることで、回路規模の増大を招くことなくＴＤＥＳによる暗号化処理及び復号化処理を実現できるようになる。
【０２３８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２３９】
例えば、明細書中の記載において広義な用語（第１のメモリ、第２のメモリ、第１のメモリインターフェース、第２のメモリインターフェース、第１のバス、第２のバス、第１のバスインターフェース、第２のバスインターフェース、第１のメモリアクセス制御回路、第２のメモリアクセス制御回路、第３のメモリアクセス制御回路、記憶媒体、第１の暗号化・復号化処理、第２の暗号化・復号化処理等）として引用された用語（ＳＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭインターフェース、ＳＤＲＡＭインターフェース、ＩＥＥＥ１３９４・ＵＳＢバス、ＩＤＥバス、１３９４インターフェース、ＩＤＥインターフェース、ＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡＣ３、ＨＤＤ、ＤＴＣＰ、ＤＥＳ等）は、明細書中の他の記載においても広義な用語に置き換えることができる。
【０２４０】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【０２４１】
また、本発明のデータ転送制御装置の構成は、図３、図９（Ａ）〜図１２、図１８等に示す構成に限定されず、種々の変形実施が可能である。例えば、これらの各図の各ブロック、各ユニットの一部を省略したり、その接続関係を変更してもよい。
【０２４２】
また本発明は、ＩＥＥＥ１３９４やＵＳＢと同様の思想に基づく規格や、ＩＥＥＥ１３９４やＵＳＢを発展させた規格のバスで転送する場合にも適用可能である。或いは、ＩＥＥＥ１３９４やＵＳＢ以外の規格のバス（高速シリアルバス）で転送する場合にも本発明は適用可能である。
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）は、本実施形態の電子機器の構成例を示す図である。
【図２】図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、アイソクロナス転送、アシンクロナス転送について説明するための図である。
【図３】本実施形態のデータ転送制御装置の構成例を示す図である。
【図４】比較例のデータ転送制御装置の構成例を示す図である。
【図５】図５（Ａ）、（Ｂ）、（Ｃ）は、本実施形態のデータ転送制御方法について説明するための図である。
【図６】図６（Ａ）、（Ｂ）、（Ｃ）も、本実施形態のデータ転送制御方法について説明するための図である。
【図７】アシンクロナスデータの転送を行う場合のデータ転送制御方法について説明するための図である。
【図８】図８（Ａ）、（Ｂ）は、ＳＲＡＭ、ＳＤＲＡＭのメモリマップの例を示す図である。
【図９】図９（Ａ）、（Ｂ）は、データ転送制御装置の外部にＳＤＲＡＭを設ける手法について説明するための図である。
【図１０】図１０（Ａ）、（Ｂ）も、データ転送制御装置の外部にＳＤＲＡＭを設ける手法について説明するための図である。
【図１１】データ転送制御装置の詳細な構成例について示す図である。
【図１２】データ転送制御装置の詳細な構成例について示す図である。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）は、データ転送制御装置で使用される各信号の意味について示す図である。
【図１４】図１４（Ａ）、（Ｂ）は、各種信号のタイミング波形について示す図である。
【図１５】本実施形態の動作について説明するためのフローチャートである。
【図１６】本実施形態の動作について説明するためのフローチャートである。
【図１７】本実施形態の動作について説明するためのフローチャートである。
【図１８】本実施形態の手法をＵＳＢに適用した場合のデータ転送制御装置の構成例を示す図である。
【図１９】図１９（Ａ）、（Ｂ）は、ＳＲＡＭの記憶領域の有効利用を図る手法について説明するための図である。
【図２０】図２０（Ａ）、（Ｂ）も、ＳＲＡＭの記憶領域の有効利用を図る手法について説明するための図である。
【図２１】メモリポインタ管理回路の構成例を示す図である。
【図２２】転送数予約レジスタを用いたデータの転送手法について説明するための図である。
【図２３】図２３（Ａ）、（Ｂ）は、転送単位ＡＴＵを暗号化単位ＥＮＵに設定する手法について説明するための図である。
【図２４】暗号化回路のブロック図の例である。
【図２５】暗号化処理について説明するためのフローチャートである。
【図２６】初期転置について説明するための図である。
【図２７】復号化回路のブロック図の例である。
【符号の説明】
１０    ＨＤＤ（記憶媒体）
１２    操作部
１４    ディスプレイ部
２０    デジタルチューナ
２１    ＭＰＥＧデコーダ
２２    操作部
２４    テレビ
２６    アンテナ
３０    データ転送制御装置
３１    １３９４インターフェース（第１のバスインターフェース）
３２    物理（ＰＨＹ）層回路
３３    リンク層回路
３４    ＩＤＥインターフェース（第２のバスインターフェース）
４０    ＳＲＡＭ（第１のメモリ）
４２    ＳＲＡＭインターフェース（第１のメモリインターフェース）
５０    ＳＤＲＡＭ（第２のメモリ）
５２    ＳＤＲＡＭインターフェース（第２のメモリインターフェース）
６０    処理部（ＣＰＵ）
７０    メモリポインタ管理回路
７２    自動ＤＭＡ判定回路（自動メモリアクセス判定回路）
ＢＵＳ１      第１のバス（ＩＥＥＥ１３９４、ＵＳＢ）
ＢＵＳ２      第２のバス（ＩＤＥ）
ＤＭＡＣ１    第１のメモリアクセス制御回路
ＤＭＡＣ２    第２のメモリアクセス制御回路
ＤＭＡＣ３    第３のメモリアクセス制御回路
ＥＮＣ・ＤＥＣ１  第１（１３９４側）の暗号化・復号化回路
ＥＮＣ・ＤＥＣ２  第２（ＩＤＥ側）の暗号化・復号化回路
ＴＮＲＥＧ    転送数予約レジスタ
ＴＮＲＥＧＫ  第Ｋのページ用転送数予約レジスタ
ＴＮＲＥＧＬ  第Ｌのページ用転送数予約レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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