(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に直列接続されたシリーズ素子と、一端が接地されたシャント素子とからなるベッセルローパスフィルタにおいて、
インダクタをシリーズ素子とし、抵抗とキャパシタの直列回路、および該直列回路に対して並列に接続したキャパシタを、シャント素子とした群遅延平坦型ベッセルローパスフィルタ。
【請求項２】
前記インダクタを誘電体基板に設けた線路電極パターンを要素とするストリップ線路で構成し、前記キャパシタを前記誘電体基板に設けた電極パターンで構成し、前記抵抗を前記誘電体基板に設けた抵抗膜パターンで構成した請求項１に記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項３】
前記インダクタを誘電体基板の下面に形成した接地電極と、前記誘電体基板の上面に形成した線路電極パターンとによるマイクロストリップ線路で構成し、且つ該マイクロストリップ線路の特性インピーダンスを５０Ωより大きくなるように、該マイクロストリップ線路の前記電極パターンを形成し、
前記キャパシタを、前記誘電体基板の下面に形成した接地電極と、該接地電極との間で静電容量が生じる、前記誘電体基板の上面に形成した電極パターンとで構成し、
前記抵抗を前記誘電体基板の上面に形成した抵抗膜パターンで構成し、
前記誘電体基板の上面に前記マイクロストリップ線路の前記電極パターンに導通する外部引出用電極を形成した請求項１に記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項４】
前記線路電極パターンを薄膜プロセスで形成した電極パターンとし、且つ該電極パターンの最表面をＡｕ膜とするとともに、前記抵抗膜パターンを薄膜プロセスによる酸化タンタル膜とした請求項２または３に記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項５】
前記誘電体基板の上面で、前記外部引出用電極の両脇部のうち少なくとも一方の脇部に、前記接地電極に導通する接地電極を配置した請求項３または４に記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項６】
前記誘電体基板に、該誘電体基板上に構成した前記インダクタ、キャパシタ、および抵抗を覆う保護膜を形成したことを特徴とする請求項２〜５のいずれかに記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項７】
前記外部引出用電極と外部回路とをワイヤーを介して接続したことを特徴とする請求項２〜６のいずれかに記載の群遅延平坦型ベッセルローパスフィルタを備えた群遅延平坦型ベッセルローパスフィルタの実装構造。
【請求項８】
前記誘電体基板の側面に前記外部引出用電極から連続する側面電極を形成したことを特徴とする請求項２〜６のいずれかに記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項９】
前記誘電体基板の上面の少なくとも外部引出用電極にフリップチップボンディング用のバンプを形成したことを特徴とする請求項２〜６のいずれかに記載の群遅延平坦型ベッセルローパスフィルタ。
【請求項１０】
請求項２〜９のいずれかに記載の群遅延平坦型ベッセルローパスフィルタと、該群遅延平坦型ベッセルローパスフィルタを搭載する、実装基板に対して表面実装可能な厚膜プロセスにより形成した端子電極を有するパッケージ基板とから成る群遅延平坦型ベッセルローパスフィルタ装置。
【請求項１１】
光信号を受信して電気信号に変換する光電変換回路と、該光電変換回路により変換された電気信号を入力して高周波分を減衰させる請求項１〜１０のいずれかに記載の群遅延平坦型ベッセルローパスフィルタまたは請求項１０に記載の群遅延平坦型ベッセルローパスフィルタ装置とから成る光信号受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、平坦な群遅延特性により信号波形の劣化が少なく、帯域外雑音を減衰させる群遅延平坦型ベッセルローパスフィルタおよびそれを備えた光信号受信装置に関するものである。
【０００２】
【従来の技術】
たとえば光ファイバーを用いたディジタル通信等において、雑音成分を除去し、エラーレートを改善するためのフィルタとして、ベッセルローパスフィルタが使用できる。
【０００３】
ベッセルローパスフィルタは、インダクタをシリーズ素子、一端を接地したキャパシタをシャント素子とした梯子型の回路である。これらの素子は、群遅延特性を平坦とするために、伝達関数Ｔ（ｊω）の偏角ａｒｇＴが周波数に近似的に比例するような伝達関数をもっている。このフィルタは、その段数を決めると、回路素子の値は一意的に決まる。各素子の値は、たとえばA.I.Zverev著「Handbook of FILTER SYNTHESIS」等に記載されている基準ローパスフィルタの正規化パラメータを用いることで簡単に計算できる。
【０００４】
ここで、４段のベッセルローパスフィルタの回路構成を図１９に、その通過特性、反射特性および群遅延特性を図２０にそれぞれ示す。図１９においてＬ1 ，Ｌ2 がシリーズ素子としてのインダクタ、Ｃ1 ，Ｃ2 がシャント素子としてのキャパシタである。図２０の（Ａ）においてＳ１１は反射特性、Ｓ２１は通過特性である。この例では、カットオフ周波数（通過量が３ｄＢ減衰する周波数）が７．５ＧＨｚである。このフィルタは図２０の（Ｂ）に示すように、群遅延特性が平坦であるため、広帯域の信号に対して信号歪みを抑えて高調波の雑音を除去することができる。
【０００５】
しかし、図１９に示したフィルタでは、反射特性が悪く、前後の部品との不整合により通過特性に多重反射によるうねりが生じる。従来、その反射特性の改善のために、フィルタの前後に固定減衰器（アッテネータ）を挿入していた。
【０００６】
【発明が解決しようとする課題】
ところが、インピーダンス整合のために固定減衰器を挿入することは、必然的に伝送損失が生じるだけでなく、不経済であるという問題があった。
そこで、特開平９−２７０６５５号には、反射特性を改善するために、インダクタと抵抗の並列回路とキャパシタとを直列接続した補正回路を、ベッセルローパスフィルタのシャント素子に採用した回路が示されている。図２１は上記公報に示されているフィルタの内部構造を示す図である。図２１において、Ｒ1 〜Ｒ4 は抵抗素子、Ｃ1 〜Ｃ4 はキャパシタ、Ｌ1 ′〜Ｌ4 ′はインダクタである。また、Ｌ1 〜Ｌ3 は金属リボンからなるインダクタである。金属導体板４の上には、シリーズ素子であるインダクタＬ1 ，Ｌ2 ，Ｌ3 を中継するために絶縁性の中継台５，６，７，８を接着固定している。
【０００７】
図２２は図２１に示したフィルタの回路図である。但し、図２２では、４段のみを表している。図２２において、Ｌw は抵抗素子Ｒ1 ，Ｒ2 と他の素子とを接続するワイヤーのインダクタンス成分を表している。
【０００８】
ところが、図２１に示した構成のフィルタにおいては、抵抗素子Ｒ1 〜Ｒ4 と他の部品とを接続するワイヤーの長さのばらつきに応じて、そのインダクタンス成分もばらつき、フィルタの群遅延特性が大きく変化する。そのため、特性の調整が必要となり、製造コストが上昇するという問題があった。また、シャント素子に、シリーズ素子に比べて大きなインダクタンス値を持つ、たとえばスパイラルインダクタ等のインダクタを使用する必要がある。このようなインダクタは、キャパシタや抵抗素子に比較して高価であり、コストアップの要因となる。
【０００９】
この発明の目的は、回路上、フィルタの前後に接続される他の部品とのインピーダンス不整合による反射の影響を抑えるために、フィルタの前後に固定減衰器を挿入する必要がなく、且つ製造コストおよび部品コストを削減した群遅延平坦型ローパスフィルタおよびそれを備えた光信号受信装置を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、一端を接地した抵抗とキャパシタの直列回路をシャント素子とし、インダクタをシリーズ素子として、群遅延平坦型ベッセルローパスフィルタを構成することを特徴とする。
この構造により、直列回路の抵抗成分に周波数特性を持たせて、低い周波数で理想的な群遅延平坦型ベッセルローパスフィルタの特性を持たせ、高い周波数で抵抗により信号が吸収されるようにして低反射特性を得る。
【００１１】
また、この発明は、前記インダクタおよびキャパシタを誘電体基板上の電極パターンにより構成し、前記抵抗を誘電体基板上の抵抗膜パターンにより構成することを特徴とする。これにより抵抗素子を接続するワイヤーのばらつきによる特性ばらつきを無くして、特性調整を不要とする。
【００１２】
この発明は、前記インダクタを誘電体基板の下面に形成した接地電極と、誘電体基板の上面に形成した線路電極パターンとによるマイクロストリップ線路で構成し、且つ該マイクロストリップ線路の特性インピーダンスを５０Ωより大きくなるようにし、誘電体基板の上面に前記マイクロストリップ線路の電極パターンに導通する外部引出用電極を形成したことを特徴とする。
【００１３】
また、この発明は、前記線路電極パターンを薄膜プロセスで形成した電極パターンとし、且つ該電極パターンの最表面をＡｕ膜とするとともに、抵抗膜パターンを薄膜プロセスによる酸化タンタル膜としたことを特徴とする。
【００１４】
また、この発明は、前記誘電体基板の上面で、外部引出用電極の両脇部のうち少なくとも一方の脇部に接地電極を配置したことを特徴とする。
【００１５】
また、この発明は、前記誘電体基板に、該誘電体基板上に構成したインダクタ、キャパシタ、および抵抗を覆う保護膜を形成したことを特徴とする。
【００１６】
また、この発明は、前記外部引出用電極と外部回路とをワイヤーを介して接続したことを特徴とする。
【００１７】
また、この発明は、前記誘電体基板の側面に外部引出用電極から連続する側面電極を形成したことを特徴とする。
【００１８】
また、この発明は、前記誘電体基板の上面の少なくとも外部引出用電極にフリップチップボンディング用のバンプを形成したことを特徴とする。
【００１９】
また、この発明は、前記各構成の群遅延平坦型ベッセルローパスフィルタと、該群遅延平坦型ベッセルローパスフィルタを搭載する、実装基板に対して表面実装可能な厚膜プロセスにより形成した端子電極を有するパッケージ基板とから群遅延平坦型ベッセルローパスフィルタ装置を構成したことを特徴とする。
【００２０】
また、この発明は、光信号を受信して電気信号に変換する光電変換回路と、該光電変換回路により変換された電気信号を入力して高調波分を減衰させる群遅延平坦型ベッセルローパスフィルタとから光信号受信装置を構成する。これにより光ファイバーを使用したディジタル通信等において、信号波形を劣化させずに帯域外雑音を低減させる。
【００２１】
【発明の実施の形態】
第１の実施例形態に係る群遅延平坦型ベッセルローパスフィルタ（以下、単に「群遅延平坦型ローパスフィルタ」という。）の構成を図１〜図４を参照して説明する。
図１は群遅延平坦型ローパスフィルタの等価回路を３つのタイプについて示している。図１においてＬ1 〜Ｌn はシリーズ素子としてのインダクタ、Ｃ1 〜Ｃn はシャント素子としてのキャパシタ、Ｒ1 〜Ｒn およびＣ1′〜Ｃn′は直列回路を構成し、この直列回路を、シャント素子としてキャパシタＣ1 〜Ｃn に並列に接続している。
【００２２】
図１の（Ａ）は、入力側からシリーズ素子で始まり、シャント素子で終わるタイプ、（Ｂ）はシリーズ素子で始まりシリーズ素子で終わるタイプ、（Ｃ）はシャント素子で始まりシャント素子で終わるタイプである。これらの回路のタイプや段数は、要求されるフィルタ特性に応じて選択する。また、条件によっては、Ｃｒ（ｒ段目のシャント素子としてのキャパシタ）または、ＲｒおよびＣｒ′の直列回路（ｒ段目のシャント素子としての直列回路）のうちいずれかが不要になる場合もあり得る。
【００２３】
図２は、図１の（Ａ）に示したタイプで、４段の群遅延平坦型ローパスフィルタを構成した時の通過特性（Ｓ２１）および反射特性（Ｓ１１，Ｓ２２）をそれぞれ示している。この図２に示すように、カットオフ周波数７．５ＧＨｚ以下で反射損失が１５ｄＢ以上となって、図２０に示した理想的なベッセルローパスフィルタのカットオフ周波数での反射損失が３ｄＢであるのに対して充分な低反射特性が得られることが分かる。
【００２４】
図３は、この４段の群遅延平坦型ローパスフィルタの等価回路図である。図１に示した等価回路とは異なり、この図では、Ｌw で示すように、抵抗素子Ｒと他の素子とを接続するワイヤーのインダクタンス成分についても表している。
【００２５】
図４は、図３に示した実施形態に係るフィルタと、図２２に示した従来のフィルタの群遅延特性を示している。この図４から明らかなように、この実施形態に係るフィルタの群遅延特性は、従来のフィルタにおける群遅延特性に比べて群遅延の偏差が小さいことがわかる。すなわち本発明の群遅延平坦型ローパスフィルタは、抵抗素子に対して等価的に直列に生じるインダクタンス成分の影響を受けにくく、抵抗素子をワイヤー接続する場合にも、特性ばらつきが小さいことが分かる。
【００２６】
次に、第２の実施形態に係る群遅延平坦型ローパスフィルタの構成を図５を参照して説明する。
図５はフィルタの内部構造の具体例を示す図である。図５において、Ｒ1 〜Ｒ4 は抵抗素子、Ｃ1 〜Ｃ4 ，Ｃ1 ′〜Ｃ4 ′はキャパシタである。また、Ｌ1 〜Ｌ3 は金属リボンからなるインダクタである。金属導体板４の上には、シリーズ素子であるインダクタＬ1 ，Ｌ2 ，Ｌ3 を中継するために絶縁性の中継台５，６，７，８を接着固定している。
【００２７】
この例では、抵抗素子Ｒ1 〜Ｒ4 、インダクタＬ1 ，Ｌ2 ，Ｌ3 、キャパシタＣ1 〜Ｃ4 ，Ｃ1 ′〜Ｃ4 ′はそれぞれ個別部品である。抵抗素子Ｒ1 〜Ｒ4 と中継台５〜８との間、およびこれらの抵抗素子とキャパシタＣ1 ′〜Ｃ4 ′の上面電極との間はそれぞれワイヤーＷで接続している。同様に中継台５〜８の上面電極とキャパシタＣ1 〜Ｃ4 の上面電極との間をワイヤーＷで接続している。インダクタＬ1 ，Ｌ2 ，Ｌ3 は、それぞれ金属リボンで構成し、隣接する中継台５〜８の上面電極間を橋渡しするように、それらの上面電極に接続している。
【００２８】
この図５と図２１とを比較すれば明らかなように、図２１に示したスパイラルインダクタＬ1 ′〜Ｌ4 ′が不要となり、ワイヤー接続本数も減少する。図２１に示したフィルタにおいては、抵抗素子Ｒ1 〜Ｒ4 を接続するワイヤーのばらつきによる特性ばらつきをシャント素子であるキャパシタＣ1 〜Ｃ4 の上面電極の削除等により調整していたが、本発明によれば、特性ばらつきが小さいため、そのような特性調整は不要となる。
【００２９】
次に、第３の実施形態に係る群遅延平坦型ローパスフィルタの構成を図６を参照して説明する。
図６は基板上に形成した電極パターンおよびそれに実装した各部品の配置例を示している。図６において、Ｒ1 ，Ｒ2 ，Ｒ3 は抵抗素子、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ1 ′，Ｃ2 ′，Ｃ3 ′はそれぞれキャパシタであり、これらはすべてチップ部品である。Ｌ1 ，Ｌ2 はインダクタであり、空芯コイルで構成している。また、Ｈは基板の裏面側に形成している接地電極に導通するスルーホールである。
このようにして、図１の（Ｃ）に示したタイプで５段のフィルタを構成する。
【００３０】
上記インダクタＬ1 ，Ｌ2 としては、空芯コイルの代わりにチップコイルを用いてもよい。
【００３１】
この実施形態によれば、汎用のチップ部品を用いて、また安価な基板を用いて、低コストな群遅延平坦型ローパスフィルタが構成できる。
【００３２】
次に、第４の実施形態に係る群遅延平坦型ローパスフィルタの構成を図７を参照して説明する。
図７はフィルタのケース内に収める基板の平面図である。図７において１０は回路チップ基板であり、その上面に、４つのキャパシタ用電極パターンＣ1 ，Ｃ2 ，Ｃ1 ′，Ｃ2 ′、２つの抵抗膜パターンＲ1 ，Ｒ2 、およびインダクタ用電極パターンＬ1 ，Ｌ2 をそれぞれ薄膜形成している。この例では、キャパシタ用電極Ｃ2 は出力パッドを兼ねている。入力パッドと出力パッドは、この回路チップ基板１０を搭載する別の誘電体基板上の入力パッドおよび出力パッドに対してワイヤーを介して接続する。
この構成により、図１の（Ａ）に示したタイプの４段からなる群遅延平坦型ローパスフィルタを構成する。
【００３３】
上記回路チップ基板１０としては、焼結セラミック単層基板、焼結セラミック多層基板、または樹脂基板等を用いる。電極パターンおよび抵抗膜パターンは、厚膜プロセスまたは薄膜プロセスにより形成する。
【００３４】
厚膜プロセスの場合、ペースト状のＡｕ等の電極材や酸化ルテニウム等の抵抗材をスクリーン印刷等によりパターン形成したのち焼成することにより電極パターンや抵抗膜パターンを形成する。薄膜プロセスの場合、蒸着、スパッタリング、またはメッキ等により、Ａｕ等の電極材や酸化タンタルやニクロム等の抵抗材を全面に形成した後、フォトリソグラフィプロセスでレジストを形成し、不要な金属膜をエッチングにより除去する方法により行う。または、先にフォトリソグラフィプロセスによりレジスト膜のパターンを形成した後、蒸着、スパッタリング、またはメッキ等によりレジスト膜パターン以外の部分に電極材や抵抗材を堆積させ、最後にレジスト膜を剥離することによってパターンを形成する。
【００３５】
なお、キャパシタ用電極Ｃ1 ，Ｃ2 ，Ｃ1 ′，Ｃ2 ′は図に示すような長方形に限らず、所定面積を満たす三角形、円形、扇型または菱形等であってもよい。また、条件によっては、シリーズ素子であるインダクタをスパイラルインダクタとしてもよい。またシャント素子のキャパシタをＭＩＭ（Metal Insulator Metal ）キャパシタにより構成してもよい。
【００３６】
このように、抵抗素子、インダクタ、キャパシタを同一基板内にパターンニングにより作成することにより、個々の部品をリボンやワイヤーで接続した場合に比べて、特性ばらつきが少なく、そのため特性調整は不要であり、不良率をさげることができる。さらに、フィルタの主要部を一つの誘電体基板内に構成するため、全体に小型化できる。
【００３７】
次に、上記構造のシリーズ素子であるインダクタをストリップ線路に変換する方法について説明する。
線路の特性インピーダンスがＺa で、電気角がθの線路のＦパラメータは次式で求められる。
【００３８】
【数１】
0003743398.tif 000002
【００３９】
また、並列のキャパシタと直列のインダクタによるπ型回路のＦパラメータは次式で求められる。
【００４０】
【数２】
0003743398.tif 000003
【００４１】
（１）式と（２) 式は、
【００４２】
【数３】
0003743398.tif 000004
【００４３】
【数４】
0003743398.tif 000005
【００４４】
と置くことで等しくなる。よってインダクタンスＬは、その両端に（４）式で与えられる容量を吸収させることで、特性インピーダンスがＺa 、電気角がθの線路に置き換えることができる。但し、シリーズ素子のインダクタンスの値が大きい場合は、基板上にスパイラルインダクタやミアンダラインインダクタを構成してもよい。
【００４５】
このように、インダクタを個別部品ではなくストリップ線路で形成し、抵抗素子として抵抗膜を採用することで、部品組立によるバラツキがなく、調整が不要となるため製造コストが安くなる。また、インダクタを実装するための面積が必要なくなるので、小形化できる。
【００４６】
なお、図７では、フィルタのケースに収める基板として示したが、この基板に表面実装可能な端子電極を設けて、その基板自体を他の基板に対して表面実装可能なフィルタチップとして構成してもよい。
【００４７】
次に、第５の実施形態に係る群遅延平坦型ローパスフィルタの構成を図８および図９を参照して説明する。
図８はキャップを取り外した状態での群遅延平坦型ローパスフィルタの分解斜視図、図９はその主要部の拡大図である。図８および図９において、１０はフィルタの主要部であるシリーズ素子とシャント素子を構成した回路チップ基板である。この例では、回路チップ基板１０の上面にキャパシタ用電極パターンＣ1 ′，Ｃ2 ′，Ｃ3 ′、抵抗膜パターンＲ1 ，Ｒ2 ，Ｒ3 、インダクタ用電極パターンＬ1 ，Ｌ2 および線路（マイクロストリップライン）Ｓ１，Ｓ２をそれぞれ形成している。この線路Ｓ１，Ｓ２は、その特性インピーダンスを５０Ωとしている。回路チップ基板１０の下面には全面の接地電極を形成している。
【００４８】
１１は実装用基板に対して表面実装可能なパッケージ基板であり、その上面に上記回路チップ基板１０を搭載している。このパッケージ基板１１には、接地電極１２、接地端子１３、入力端子１４、出力端子１５をそれぞれ形成している。これらの電極や各種端子は厚膜プロセスにより形成しているので、パッケージ基板１１は実装用基板に対して半田付けなどにより表面実装可能である。
【００４９】
回路チップ基板１０の下面に形成している接地電極は、パッケージ基板１１上面の接地電極１２に対して電気的に接続している。また、パッケージ基板１１の上面には、接地電極１２から絶縁した入力パッドＰ１および出力パッドＰ２を形成していて、各パッドＰ１，Ｐ２と、線路Ｓ１，Ｓ２との間は、図９に示すように、２本のワイヤーＷで接続している。なお、このようなワイヤーの代わりに金属リボンを用いてもよい。
【００５０】
図８において、１６は金属製のキャップである。このキャップ１６は、回路チップ基板１０およびワイヤーＷ部分の全体を覆うように、パッケージ基板１１の上部の接地電極１２に対して半田付けにより電気的・機械的に接合する。この構造により、キャップ１６とパッケージ基板１１に形成した接地電極１２とによってフィルタの回路部分をシールドし、回路チップ基板１０表面からの電磁波の放射を防止して減衰特性の悪化を防止する。
【００５１】
次に、第６の実施形態に係る群遅延平坦型ローパスフィルタの主要部の構成を図１０に示す。この部分は図９に示した部分と同様に、回路チップ基板１０とパッケージ基板１１との間での電極の接続構造を示している。（Ａ）に示す例では、回路チップ基板１０の側面に線路Ｓ１から連続する線路Ｓ１′を形成している。この側面の線路Ｓ１′とパッケージ基板１１上面の入力パッドＰ１との間を半田付けにより接続している。
【００５２】
また図１０の（Ｂ）に示す例では、内面に線路Ｓ１に導通する線路Ｓ１′を形成した、キャスタレーション（凹部）を、回路チップ基板１０の側面に形成している。
【００５３】
なお、図９および図１０に示した例では、表面実装可能なパッケージ基板１１の上部に回路チップ基板１０を搭載した例を示したが、図７に示した回路チップ基板１０を図９または図１０に示した形態と同様に、表面実装可能なパッケージ基板上に搭載して、表面実装可能な部品を構成してもよい。
【００５４】
次に、第７の実施形態に係る群遅延平坦型ローパスフィルタの構成を図１１に示す。
図１１は、群遅延平坦型ローパスフィルタの外観斜視図であり、（Ａ）は表面側を見た図、（Ｂ）は裏面側を見た図である。誘電体基板１７の下面の電極を接地電極１８とし、インダクタＬ1 ，Ｌ2 ，Ｌ3 をストリップ線路で構成し、そのストリップ線路に外部引出用電極１９を形成している。またキャパシタＣ1 ′，Ｃ2 ′ を誘電体基板１７の接地電極１８に対向する上面の電極で構成し、抵抗素子Ｒ1 ，Ｒ2 を誘電体基板１７上の抵抗膜パターンにより構成している。このようにして５段のフィルタからなる群遅延平坦型ローパスフィルタのフィルタチップを構成している。
【００５５】
（４）式で与えられるキャパシタンスは、図１に示したシャント素子であるＣ1 ，Ｃ2 より大きいため、このように、シリーズ素子を線路へ置き換えた際に、これらのキャパシタが不要となる。そのため、シャント素子は抵抗素子Ｒ1 ，Ｒ2 に繋がるＣ1 ′，Ｃ2 ′だけで構成できる。そのため素子数が大幅に削減できる。
【００５６】
また、外部引出用電極１９は、通常５０Ωに設定されるが、（３）式より同じ電気角θをもつ線路の場合、特性インピーダンスが大きいほどインダクタンスＬは大きくなるため、通常、このストリップ線路は特性インピーダンスを５０Ωより大きい値に設定する。これにより、ストリップ線路の長さが短くできる。
【００５７】
さらに、抵抗素子Ｒ1 ，Ｒ2 を抵抗膜で構成し、キャパシタＣ1 ′，Ｃ2 ′を誘電体基板１７の接地電極１８に対向する上面電極で構成したことにより、実質的に誘電体基板１７上だけでフィルタを構成することができる。
【００５８】
このように、インダクタを特性インピーダンス５０Ωより大きいストリップ線路で置き換えたことにより小形化でき、且つ一部のキャパシタの数が削減可能なため、さらに小形化できる。しかも、誘電体基板１７上だけでフィルタを構成するので、更なる小型化が可能となる。
【００５９】
なお、図１１に示した群遅延平坦型ローパスフィルタは、フィルタのケースに収めるフィルタチップとして示したが、このフィルタチップに表面実装可能な端子電極を設けて、そのフィルタチップ自体を他の基板に対して表面実装可能なフィルタとして構成してもよい。
【００６０】
なお、誘電体基板の側面に側面電極を形成し、その側面電極を介して、下面の接地電極１８を上面の接地電極２０に導通させてもよい。
【００６１】
次に、第８の実施形態に係る群遅延平坦型ローパスフィルタと、その特性測定方法について、図１２および図１３を基に説明する。
図１２は、群遅延平坦型ローパスフィルタの外観斜視図であり、（Ａ）は表面側を見た図、（Ｂ）は裏面側を見た図である。この群遅延平坦型ローパスフィルタは、上面に接地電極２０を設け、この接地電極２０と下面の接地電極１８との間をスルーホールＨで導通させている。その他は図１１に示したものと同様である。ストリップ線路および外部引出用電極は薄膜プロセスによりパターンニングしている。これらのストリップ線路および外部引出用電極の最表面はＡｕ膜としている。また、抵抗膜パターンは酸化タンタルの膜で形成している。
【００６２】
図１３は、このフィルタチップの測定方法を示している。同図において、３０は図１２に示したフィルタチップ、３１は測定器のコプレーナプローブである。３１ｓはその信号線、３１ｅはその接地線である。このように、フィルタチップの上面にコプレーナプローブ３１を当てるだけで、フィルタ特性を測定することができる。
【００６３】
もし、入出力をマイクロストリップ線路で構成した場合、フィルタの高周波特性の測定には、測定治具の接地電極をフィルタチップの下面に接続し、測定治具の信号電極をフィルタチップ上面の外部引出用電極に接続する必要があり、測定治具の構成が立体的になってしまうため、測定治具の製作コストが大幅に嵩む。またそのような治具は、５ｍｍ以下の小さな部品を測定するには適さない。
【００６４】
図１２・図１３に示した構造では、フィルタの入出力部が、上下面の接地電極と外部引出用電極とによるグランデットコプレーナ構造となっているため、上述したとおり、コプレーナ形状のプローブによって、フィルタチップの上面からフィルタ特性の測定が行えるようになる。また、測定校正も、プローブ端子面でＳＯＬＴ法などによって簡単に行え、且つ、フィルタチップがさらに小型になっても測定が可能となる。
【００６５】
また、これらのフィルタチップを分割する前のウエハー状態で電気特性を測定することができ、そのことによって、フィルタチップ１個１個を治具にセットして特性を測定する方法に比べて、工数がかからず、且つ割れ欠けなども起こりにくくなる。
以上の作用効果により、フィルタのコストを低減でき、良品率を向上できる。
【００６６】
次に、第９の実施形態に係る群遅延平坦型ローパスフィルタの外観斜視図を図１４に示す。（Ａ）は表面側を見た図、（Ｂ）は裏面側を見た図である。ここで、２１は保護膜であり、外部引出用電極と上面の接地電極を除く、上面の電極部分と抵抗膜を覆うように形成している。この保護膜２１以外の構成は図１２に示したものと同様である。
【００６７】
このように、保護膜を形成することにより、外部からの機械的な衝撃（こすれ）や湿度から上部電極と抵抗膜を保護することができる。その結果、信頼性の高いフィルタを構成できる。
【００６８】
これらの保護膜は、樹脂として、エポキシ樹脂などの液状樹脂をスクリーン印刷し、熱またはＵＶで硬化させる方法や、フォトリソグラフィーに対応したポリイミド樹脂などの樹脂をスピーンコートなどの方法で全面にコートした後、露光・現像を行い、ポリイミド樹脂などの樹脂をパターンニングする方法で形成できる。
【００６９】
次に、第１０の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図を図１５に示す。これは、図１４に示したフィルタチップの実装構造の一例である。図１５において、２２はマイクロストリップ線路を設けた外部回路基板である。この例では、フィルタチップ３０を２つの外部回路基板２２の間に配置し、フィルタチップ３０の外部引出用電極１９と外部回路基板２２上のマイクロストリップ線路との間をワイヤーＷで接続している。
【００７０】
次に、第１１の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図を図１６に示す。
図１６において、フィルタチップ３０は、誘電体基板の側面に外部引出用電極から連続する側面電極を設けている。誘電体基板の上面の構造は図１１に示したものと同様である。この例では、その上面に保護膜２１を被覆形成している。
【００７１】
このフィルタチップ３０は外部回路基板２２上に半田付けによって表面実装している。
このように、外部引出用電極を側面に引き出したことにより、半田付けによる表面実装に対応でき、実装のコストを削減できる。
【００７２】
次に、第１２の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図を図１７に示す。
図１７において、フィルタチップ３０は、その実装面を上面に向けて表している。フィルタチップの外部引出用電極１９とその両脇の接地電極２０には、Ａｕや半田のバンプ２３をそれぞれ形成している。一方の外部回路基板２２には、フィルタチップの各バンプ２３が当接する信号線２４と接地電極２５をそれぞれ形成している。
【００７３】
フィルタチップ３０は、そのバンプ形成面を外部回路基板２２の上面に対向させてフリップチップボンディングする。
【００７４】
ワイヤーによる接続では、ワイヤーの長さによって特性がばらつくおそれがあるが、このようなフリップチップボンディングを行えば、そのバラツキを抑えることができる。その結果、群遅延平坦型ローパスフィルタまたは、それを備えた光信号受信装置の歩留まりが向上する。
【００７５】
次に、第１３の実施形態に係る群遅延平坦型ローパスフィルタ装置について述べる。
群遅延平坦型ローパスフィルタ自体の構造は図１２に示したものと同様である。但し、少なくとも外部引出用電極１９および接地電極２０は厚膜プロセスにより形成する。この構造により、実装基板に表面実装可能なパッケージ基板に対して搭載可能となる。この群遅延平坦型ローパスフィルタと、パッケージ基板とから、表面実装用の群遅延平坦型ローパスフィルタ装置を構成する。
【００７６】
次に、第１４の実施形態として光信号受信装置の構成を図１８を参照して説明する。
図１８は光信号受信装置の回路構成を示すブロック図である。図１８において２１は光ファイバーからの光信号を受光するフォトダイオードである。２２はそのフォトダイオード２１で変換された電気信号を増幅するプリアンプである。２３は群遅延平坦型ローパスフィルタであり、上述したいずれかの構造のフィルタを用いる。このフィルタによって、長距離伝送により、および信号の増幅により生じた高調波成分等の雑音成分を除去する。タイミング回路２５は、入力信号のディジタルパルスパターンからサンプリングパルスを生成して識別回路２４へ与える。識別回路２４はサンプリングパルスに基づいて、等化波形の"1","0" の識別を行い、元のディジタルパルスパターンを再生する。
【００７７】
従来、このような光信号受信装置においては、ローパスフィルタ２３の前後に、反射による影響を抑えるための固定減衰器が必要であったが、本発明によれば、フィルタ２３自体が低反射特性を持つため、その固定減衰器が不要となる。
【００７８】
【発明の効果】
この発明によれば、一端を接地した抵抗とキャパシタの直列回路をシャント素子とし、インダクタをシリーズ素子として、群遅延平坦型ローパスフィルタを構成したことにより、低い周波数で理想的な群遅延平坦型ローパスフィルタ特性が得られ、高い周波数で抵抗により信号が吸収されて低反射特性が得られる。
【００７９】
しかも、抵抗素子に対して等価的に直列に生じるインダクタンス成分の影響を受けにくく、抵抗素子をワイヤー接続する場合にも、特性ばらつきが小さく、特性調整が不要となって、低コスト化が図れる。
【００８０】
また、この発明によれば、インダクタおよびキャパシタを誘電体基板上の電極パターンで構成し、抵抗を誘電体基板上の抵抗膜パターンで構成したことにより、素子の接続のためのばらつきが無くなり、特性の揃った群遅延平坦型ローパスフィルタが得られる。しかも、フィルタを一つの誘電体基板内に構成でき、小型の群遅延平坦型ローパスフィルタが得られる。
【００８１】
また、この発明によれば、誘電体基板を、表面実装可能な端子構造を持つ別の誘電体基板に実装することにより、シリーズ素子とシャント素子を高精度に構成し、且つ実装基板に対して表面実装可能な部品としての群遅延平坦型ローパスフィルタが容易に得られる。
【００８２】
また、この発明によれば、光信号を受信して電気信号に変換する光電変換回路と、該光電変換回路により変換された電気信号を入力して高調波分を減衰させる群遅延平坦型ローパスフィルタとから光信号受信装置を構成することにより、光ファイバーを使用したディジタル通信等において、信号波形を劣化させることなく、ノイズ成分を除去できるため、エラーレートを改善し、光通信の大容量化および長距離化に貢献できる。また、従来の固定減衰器が不要であり、小型低コストな光信号受信装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る群遅延平坦型ローパスフィルタの回路構成を示す図
【図２】図１の（Ａ）に示したタイプで４段の群遅延平坦型ローパスフィルタを構成した場合の反射特性および通過特性を示す図
【図３】同群遅延平坦型ローパスフィルタの等価回路図
【図４】同フィルタの群遅延特性を従来のフィルタに比較して示した図
【図５】第２の実施形態に係る群遅延平坦型ローパスフィルタの内部構造の具体例を示す図
【図６】第３の実施形態に係る群遅延平坦型ローパスフィルタの基板上に形成した電極パターンおよびそれに実装した各部品の配置例を示す図
【図７】第４の実施形態に係る群遅延平坦型ローパスフィルタのケース内に収める基板の平面図
【図８】第５の実施形態に係る群遅延平坦型ローパスフィルタの分解斜視図
【図９】図８の主要部の拡大図
【図１０】第６の実施形態に係る群遅延平坦型ローパスフィルタの主要部の拡大斜視図
【図１１】第７の実施形態に係る群遅延平坦型ローパスフィルタの外観斜視図
【図１２】第８の実施形態に係る群遅延平坦型ローパスフィルタの外観斜視図
【図１３】同群遅延平坦型ローパスフィルタの特性測定状態を示す図
【図１４】第９の実施形態に係る群遅延平坦型ローパスフィルタの外観斜視図
【図１５】第１０の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図
【図１６】第１１の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図
【図１７】第１２の実施形態に係る群遅延平坦型ローパスフィルタの実装状態での外観斜視図
【図１８】第１４の実施形態に係る光信号受信装置の回路構成を示すブロック図
【図１９】従来のベッセルフィルタの回路図
【図２０】同フィルタの反射特性、通過特性および群遅延特性を示す図
【図２１】従来の群遅延平坦型ローパスフィルタの構成を示す図
【図２２】同フィルタの一部の等価回路図
【符号の説明】
１−入力端子
２−出力端子
３−フィルタケース
４−金属導体板
５〜８−中継台
１０−回路チップ基板
１１−パッケージ基板
１２−接地電極
１３−接地端子
１４−入力端子
１５−出力端子
１６−キャップ
１７−誘電体基板
１８−接地電極
１９−外部引出用電極
２０−接地電極
２１−保護膜
２２−外部回路基板
２３−バンプ
２４−信号線
２５−接地線
３０−フィルタチップ
Ｒ−抵抗素子または抵抗膜パターン
Ｃ，Ｃ′−キャパシタまたはキャパシタ用電極パターン
Ｌ−インダクタまたはインダクタ用電極パターン
Ｌw −インダクタンス成分
Ｓ−線路
Ｗ−ワイヤー
Ｐ−パッド
Ｈ−スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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