(57)【特許請求の範囲】
【請求項１】
行列方向に配列されたメモリセルと、前記メモリセルにデータ又は選択信号を伝送するビット線又はワード線であるメモリー線と、故障した前記メモリ線に代替できる冗長メモリセルを有する冗長メモリ線と、前記ビット線と外部回路とデータの入出力をするデータ線と、前記メモリセルの書込時データと記憶データとを比較して故障メモリセルの有無を示す比較データを出力する比較回路と、前記比較データを記憶する前記メモリ線ごとに設けられたメモリ線故障記憶回路と、前記メモリ線故障記憶回路の出力に基づき前記メモリ線又は前記冗長メモリ線のいずれかを選択する前記メモリ線ごとに設けられたメモリ線選択回路とを備える半導体記憶装置において、
比較回路が比較データを一時保持して比較保持データを出力する比較レジスタであって、データ線を介して前記比較保持データをメモリ線故障記憶回路に記憶することを特徴とする半導体記憶装置。
【請求項２】
複数個のメモリ線に並列的にデータの入出力が可能な複数個のデータ線と、前記複数個のメモリ線に対応して複数個の比較レジスタを設け、前記比較レジスタの比較保持データを対応するデータ線を介して対応するメモリ線故障記憶回路に記憶することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は冗長メモリセルを有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１７は従来の半導体記憶装置の回路図である。ここではカラム方向の冗長方式を示している。図１７において１ー１１〜１ー４４は行列方向に配列されたメモリセル(図では簡単のため４行４列のメモリセル構成を示す)である。２ー１〜２ー４はメモリセルアレイの各行毎に設けられたワード線である。３ー１〜３ー４はメモリセルアレイの各列毎に設けられたビット線である。４はビット線３ー１〜３ー４を冗長ビット線７のそれぞれに共通に接続された入力／出力信号線(以下、Ｉ／Ｏ線という)である。Ｓ５ー１〜Ｓ５ー４はそれぞれビット線３ー１〜３ー４を選択するカラム選択信号で、図示しないカラムデコード回路から供給される。
【０００３】
６ー１〜６ー４は冗長メモリセルである。７は冗長メモリセル６ー１〜６ー４が接続されている冗長ビット線である。８ー１〜８ー４はそれぞれカラムデコード信号Ｓ５ー１〜Ｓ５ー４に基づき、それぞれビット線３ー１〜３ー４とＩ／Ｏ線４を接続するトランスファゲートである。９は冗長ビット線７とＩ／Ｏ線４とを接続する冗長線トランスファゲートである。１０ー１〜１０ー４はそれぞれビット線３ー１〜３ー４の冗長ビット線７への切り替えを制御するヒューズである。１１は冗長カラム選択信号Ｓ９に接続された駆動力の小さいトランジスタである。１２ー１〜１２ー４はＮＯＲ回路である。
【０００４】
次に動作について説明する。メモリセル１ー１１〜１ー４４を図示しない比較回路によりテストし、故障が認められなかった場合はヒューズ１０ー１〜１０ー４をレーザーにより全て切断する。この場合、冗長カラム選択信号Ｓ９はトランジスタ１１により接地されているので、冗長線トランスファゲート９は導通せず冗長メモリセル６ー１〜６ー４は選択されない。また、ＮＯＲ回路１２ー１〜１２ー４への入力の一方は常に“Ｌ”であるので、カラムデコード信号Ｓ５ー１〜Ｓ５ー４はそれぞれ、そのままビット線選択信号Ｓ１３ー１〜Ｓ１３ー４となり、正規のビット線トランスファゲート８ー１〜８ー４が選択される。
【０００５】
次に例えばメモリセル１ー２２に故障が認められた場合には、ヒューズ１０ー２以外の全てのヒューズをレーザーで切断する。この場合、故障したメモリセル１ー２２が接続されているビット線３ー２を選択するカラムデコード信号が与えられると、即ちカラムデコード信号Ｓ５ー２が“Ｈ”になると、その信号はヒューズ１０ー２を介して冗長カラム選択信号Ｓ９に伝えられる。
【０００６】
このとき、トランジスタ１１は駆動力が小さいために冗長カラム選択信号Ｓ９の振幅には影響を与えない。また、ＮＯＲ回路１２ー１〜１２ー４への入力の一方は“Ｈ”となるので、ビット線選択Ｓ１３ー１〜Ｓ１３ー４は“Ｌ”のままとなる。すなわち、故障したメモリセルが接続されたビット線３ー２の代わりに冗長ビット線７がＩ／Ｏ線４と接続されこの半導体記憶装置はあたかも故障がないように動作する。
【０００７】
【発明が解決しようとする課題】
従来の冗長回路制御回路は以上のように構成されているため、故障したメモリセルの冗長メモリセルへの置換はヒューズをレーザーで切断することにより制御していた。しかし、レーザー装置は高価であり、製造コストが増加するという欠点があった。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、高価な装置を用いることなく、製造コストを増加することなく故障メモリセルを冗長メモリセルに置き替えることのできる半導体記憶装置を得ることを目的とする。
さらにチップ面積の小さな半導体記憶装置を得ることを目的とする。
さらに故障メモリセルの冗長メモリセルへの置換の高速化が可能な半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明の請求項１に記載の半導体記憶装置は、行列方向に配列されたメモリセルと、メモリセルにデータ又は選択信号を伝送するビット線又はワード線であるメモリー線と、故障した前記メモリ線に代替できる冗長メモリセルを有する冗長メモリ線と、ビット線と外部回路とデータの入出力をするデータ線と、メモリセルの書込時データと記憶データとを比較して故障メモリセルの有無を示す比較データを出力する比較回路と、比較データを記憶するメモリ線ごとに設けられたメモリ線故障記憶回路と、メモリ線故障記憶回路の出力に基づきメモリ線又は冗長メモリ線のいずれかを選択するメモリ線ごとに設けられたメモリ線選択回路とを備える半導体記憶装置において、比較回路が比較データを一時保持して比較保持データを出力する比較レジスタであって、データ線を介して比較保持データをメモリ線故障記憶回路に記憶するものである。
【００１０】
この発明の請求項２に記載の半導体記憶装置は、複数個のメモリ線に並列的にデータの入出力が可能な複数個のデータ線と、複数個のメモリ線に対応して複数個の比較レジスタを設け、比較レジスタの比較保持データを対応するデータ線を介して対応するメモリ線故障記憶回路に記憶するものである。
【００１３】
【発明の実施の形態】
図１は第１の発明の構成を示すブロック図である。１ー１１、１ー１２はメモリセルであって、データを記憶するものである。６ー１、６ー２は冗長メモリセルであって、メモリセル１ー１１、１ー１２と代替可能なものである。
３Ｍはメモリ線であって、メモリセルにデータを入出力するビット線又はメモリセルの選択信号を入力するワード線である。
３ー１はメモリ線３Ｍであるビット線であって、メモリセル１ー１１、１ー１２と接続されメモリセル１ー１１、１ー１２にデータを入出力する配線である。７はメモリ線３Ｍである冗長ビット線であって、冗長メモリセル６ー１、６ー２が接続されており、メモリ線３ー１に代替可能なものである。
２ー１、２ー２はメモリ線３Ｍであるワード線であって、メモリセル１ー１１、１ー１２と接続されビットメモリセル１ー１１及び冗長メモリセル６ー１、又はメモリセル１ー１２及び冗長メモリセル６ー２の選択信号を送る配線である。
【００１４】
１２はデータ線であって、外部回路とメモリ線間のデータを入出力する配線である。４はＩ／Ｏ線であって、ビット線３ー１と冗長ビット線７に接続され、データ線１２とメモリ線又は冗長線を接続する配線である。８、９はトランスファゲートであって、ビット線３ー１又は冗長ビット線７とＩ／Ｏ線４との接続をオンオフするものである。
【００１５】
１４は比較回路であって、メモリセル１ー１１又は１ー１２への書込時データＳ１０と記憶データＳ１１を比較してメモリセルの故障の有無を示す比較データＳ１２を出力するものである。１５Ｍはメモリ線ごとに設けられたメモリ線故障記憶回路であって、比較データＳ１２を記憶するものである。１５はメモリ線故障記憶回路１５Ｍであるビット線故障記憶回路である。１６Ｍはメモリ線ごとに設けられたメモリ線選択回路であって、メモリ線故障記憶回路１５Ｍの出力に基づきメモリ線３Ｍ又は冗長メモリ線のいずれかを選択するものである。１６はメモリ線選択回路１６Ｍであるビット線選択回路である。１７はセンスアンプであって、Ｉ／Ｏ線４の信号を増幅するものである。１３はライトアンプであって、データ線１２の信号Ｓ８の駆動回路である。
【００１６】
次にこの半導体記憶装置の動作を説明する。まずメモリセルへのデータの書込み動作は、メモリ線３Ｍであるビット線３ー１、及びワード線２ー１、２ー２に接続されたメモリセル１ー１１、１ー１２を順次選択して、データ線１２からデータＳ８を入力して記憶させる。
次にメモリセルの故障の有無の検査は、メモリセル１ー１１、１ー１２の記憶データＳ１１と外部に保持していた書込時データＳ１０とを比較回路１４で比較することにより行い、その結果は比較データＳ１２として出力される。記憶データＳ１１と書込時データＳ１０が異なる場合は故障メモリセル有りと判定される。比較データＳ１２はビット線故障記憶回路１５に転送され記憶される。
【００１７】
次にビット線故障記憶回路の出力に基づき、ビット線に故障のある場合はビット線選択回路１６により故障ビット線に替えて冗長メモリ線７が接続される。例えばビット線３ー１に故障メモリセルの無い場合はビット線３ー１が選択され、ビット線３ー１に故障の有る場合はビット線３ー１の替わりに冗長メモリ線７が選択されてＩ／Ｏ線４に切替えて接続される。
【００１８】
以上のようにメモリ線ごとにメモリ線故障記憶回路１５Ｍを設けたので、故障の有無はメモリ線故障記憶回路１５Ｍに保持されるので、ヒューズを用いることなく又レーザー装置も用いることなく故障メモリ線を冗長メモリ線に切り替えることができるので、レーザー装置の購入、保守等に掛かるコストを削減することが出来る。
【００１９】
図２は第２の発明の構成を示すブロック図である。この発明の構成は、図１のブロック図において 、比較回路１４を比較データＳ１２を一時保持するラッチ回路１８を有する比較レジスタ１９としたものである。１８はラッチ回路であって、比較データＳ１２を一時保持するものである。１９は比較レジスタであって、比較回路１４とラッチ回路１８とで構成され、メモリセル１ー１１〜１ー１２の記憶データＳ１１と書込時データＳ１０との比較データＳ１２を一時保持して比較保持データＳ１２ａを出力するものである。２０は入力切替器であって、比較保持データＳ１２ａ又はデータ線１２のデータＳ８を選択するものである。その他の符号は図１のものと同じものである。
【００２０】
つぎにこの半導体記憶装置の動作を説明する。まずメモリセル１ー１１〜１ー１２のデータの書き込み動作は第１の発明のものと同じである。メモリセルの故障の検査も第１の発明と同様にして行う。次に比較データＳ１２は比較レジスタ１９のラッチ回路１８で一時保持され、比較保持データＳ１２ａは書込制御信号（図示なし、後述のＳ１５）に同期して、さらに書込制御信号に同期して切替器２０では比較レジスタ１９からの比較保持データＳ１２ａが選択されてライトアンプ１３からに入力されるので、比較保持データＳ１２ａはＩ／Ｏ線４を通ってビット線故障記憶回路１５に記憶される。
以下の故障ビット線を冗長ビット線への切替え動作はブロック図１のものと同じである。
【００２１】
以上のように比較レジスタ１９を設けたので、比較レジスタ１９からビット線故障記憶回路１５への比較保持データＳ１２ａの書込み専用の配線を必要とせずチップの面積を小さくすることができる。
【００２２】
実施の形態１.
図３は実施の形態１の半導体記憶装置の回路図である。図３において、１ー１１〜１ー４４は行列方向に配列されたメモリセル(図では４行４列とする)である。２ー１〜２ー４はワード線であって、メモリセルの選択信号を入力する配線である。３ー１〜３ー４はビット線であって、メモリセルにデータを入出力する配線である。６ー１〜６ー４は冗長メモリセルであって、メモリセル１ー１１〜１ー４４に置き換え得るものである。７は冗長ビット線である。
【００２３】
Ｓ１３ー１〜Ｓ１３ー４はそれぞれカラム選択信号であって、ビット線３ー１〜３ー４のトランスファゲートを駆動するものである。
【００２４】
１４は比較回路である。１５ー１〜１５ー４はビット線ごとに設けられたビット線故障記憶回路であって、比較データＳ１２を記憶するものである。１６ー１〜１６ー４はビット線ごとに設けられたビット線選択回路である。
【００２５】
２１は冗長ビット線選択回路であって、冗長ビット線の選択信号Ｓ１４ー１〜Ｓ１４ー４に基づき、冗長ビット線７を選択するものである。Ｓ１５は書込制御信号であって、ビット線故障記憶回路１５ー１〜１５ー４の記憶データの書込みを制御するものである。Ｓ１６はリセット信号であって、ビット線故障記憶回路１５ー１〜１５ー４の初期値設定をするための信号である。Ｓ１７はテスト信号であって、メモリセルの故障テスト期間中にビット線選択回路１６ー１〜１６ー４の状態を固定する信号である。
その他の符号は図１、図２及び図１７のものと同じものである。
【００２６】
図９は比較回路１４の一実施例を示す回路図である。２２はメモリセルの書込時データＳ１０と記憶データＳ１１とが一致していれば比較データＳ１２として“Ｌ”を出力し、不一致ならば“Ｈ”を出力するＸＯＲ回路である。
【００２７】
図１０はメモリ線故障記憶回路１５Ｍを示す回路図である。これは図３のビット線故障記憶回路１５、又は図４に示すワード線故障記憶回路１５ａの回路例である。２３と２４はインバータで、記憶素子であるラッチ回路を形成するものである。２５は“Ｈ”または“Ｌ”を記憶する記憶ノード、２６は記憶ノード２５の反転信号を記憶するノードである。２７はＡＮＤ回路２８の出力により記憶ノード２５とＧＮＤを接続するトランジスタである。
２８はカラムデコード信号Ｓ５、書込制御信号Ｓ１５及び比較データＳ１２
を入力とするＡＮＤ回路である。２９はリセット信号Ｓ１６によりノード２６を“Ｌ”とするトランジスタである。
【００２８】
図１１はメモリ線選択回路１６Ｍの一実施例を示す回路図である。図３のビット線選択回路１６又は図４のワード線選択回路１６ａの回路例である。３０は記憶ノード２５の信号Ｓ１８とテスト信号Ｓ１７を入力とするＯＲ回路である。３１はカラムデコード信号Ｓ５とＯＲ回路３０の出力を入力とし、ビット線を選択するカラム選択信号Ｓ１３を出力するＡＮＤ回路である。３２はインバータ、３３はカラムデコード信号Ｓ５とインバータ３２の出力を入力とし、冗長ビット線選択信号Ｓ１４を出力するＡＮＤ回路である。
【００２９】
図１２は図３の冗長ビット線選択回路２１の回路図である。これはビット線選択回路１６ー１〜１６ー４の出力信号Ｓ１４ー１〜Ｓ１４ー４を入力としその出力信号Ｓ１９を冗長ビット線トランスファゲート９に入力するＯＲ回路である。
【００３０】
次に実施の形態１の半導体記憶装置の動作を説明する。
まずメモリセル１ー１１〜１ー４４へのデータの書込みの動作を説明する。
データ線１２よりライトアンプ１３を介して外部回路よりＩ／Ｏ線４に書込みデータＳ８を入力する。
次にカラムデコード信号Ｓ５−１〜Ｓ５−４に基づき所定のトランスファゲートを導通させてビット線を選択し、又図示しないローデコード信号に基づきワード線２ー１〜２ー４の一つを選択して所定のメモリセルにデータＳ８を書き込む。以下順次全てのメモリセル１ー１１〜１ー４４について繰り返す。ここでそれぞれのメモリセルの書込時データは図示しない外部のテスト回路に保持しておく。
【００３１】
次に各ビット線に接続されたメモリセル１ー１１〜１ー４４の故障の有無を検査する動作について説明する。
書込時と同様にして、コラムデコード信号、ロウデコード信号に基づき所定のビット線を選択し、ワード線２ー１〜２ー４を順次切り替え所定のビット線のメモリセル１ー１１〜１ー４４の記憶データＳ１１を順次読み出すことができる。次に記憶データＳ１１と書込時データＳ１０とを比較回路１４に入力し比較する。ここでメモリセルの記憶データはビット線３ー１〜３ー４、Ｉ／Ｏ線４、センスアンプ１７を介して比較回路１４に入力される。また書込時データＳ１０は外部のテスト回路から入力される。
比較回路１４において、記憶データＳ１１が書込時データＳ１０と異なるときはメモリセルに故障ありと判別される。比較回路１４は図９に示すようにＸＯＲ回路であり、記憶データＳ１１と書込時データＳ１０とが一致するときは比較データＳ１２として“Ｌ”を出力し、不一致ならば“Ｈ”を出力する。
【００３２】
比較データＳ１２は、対応するビット線ごとに設けられたそれぞれのビット線故障記憶回路１５ー１〜１５ー４に記憶される。
次に図１０に示すビット線故障記憶回路の動作について説明する。メモリセルの故障テストを行う前に、まずリセット信号Ｓ１６として“Ｈ”を入力して各ビット線故障記憶回路１５ー１〜１５ー４の記憶データを初期化する。すなわち記憶ノード２５の初期値を“Ｈ”とする。次に所定のビット線を選択するカラムデコード信号Ｓ５、ビット線故障記憶回路１５ー１〜１５ー４を書込み可能とする書込制御信号Ｓ１５をそれぞれ“Ｈ”とする。
【００３３】
比較データＳ１２を入力することにより記憶ノード２５にビット線の故障の有無が記憶される。例えばメモリセル１ー２２を選択したとき、メモリセル１ー２２が正常であれば比較データＳ１２は“Ｌ”が入力されるので、記憶ノード２５の電位は変化せず、故障があれば記憶ノード２５に“Ｌ”が記憶される。
メモリセルのテスト動作は冗長メモリセルを有する半導体記憶装置の電源投入後少なくとも１回行われる。
【００３４】
次にビット線故障記憶回路１５ー１〜１５ー４の出力に基づきビット線選択回路１６はビット線に故障のない場合は正規のビット線を選択し、ビット線３ー１〜３ー４に故障のある場合は故障ビット線に替えて冗長ビット線７を選択する。
【００３５】
図１１に示すビット線選択回路１６において、メモリセルの故障テスト中はテスト信号Ｓ１７を“Ｈ”とする。このときＯＲ回路３０の出力は記憶ノード２５のデータＳ１８に関わらず“Ｈ”であるので、インバータ３２の出力は“Ｌ”、ＡＮＤ回路３３の出力Ｓ１４は“Ｌ”である。ＡＮＤ回路３１の入力の一方は“Ｈ”であるので、カラム選択信号Ｓ１３はカラムデコード信号Ｓ５がそのまま出力される。
【００３６】
図１１において、カラムデコード信号Ｓ５が“Ｌ”であって、このビット線が選択されない場合は、ビット線選択回路１６の出力のカラム選択信号Ｓ１３及び冗長線選択信号Ｓ１４は常時“Ｌ”となる。
このビット線を選択し、カラムデコード信号Ｓ５を“Ｈ”としたとき、テスト信号Ｓ１７は“Ｈ”、カラム選択信号Ｓ１３は“Ｈ”、又冗長線選択信号Ｓ１４は“Ｌ”であるので、正規のビット線が選択される。
【００３７】
メモリセルの故障テスト終了後の通常使用状態において、テスト信号Ｓ１７は“Ｌ”、カラムデコード信号は“Ｈ”であるので、ビット線故障記憶回路１５ー１〜１５ー４の出力信号Ｓ１８の入力があると、所定のビット線に故障がない場合Ｓ１８は“Ｈ”で、カラム選択信号Ｓ１３は“Ｈ”、冗長線選択信号Ｓ１４は“Ｌ”が出力される。又所定のビット線に故障がある場合Ｓ１８は“Ｌ”で、カラム選択信号Ｓ１３は“Ｈ”、冗長線選択信号Ｓ１４は“Ｈ”が出力される。
【００３８】
ビット線が正常な場合は、カラム選択信号Ｓ１３により所定のビット線トランスファゲート８ー１〜８ー４がＯＮし、所定のビット線３ー１〜３ー４とＩ／Ｏ線４とが接続される。
所定のビット線に故障がある場合は、冗長線選択信号Ｓ１４ー１〜Ｓ１４ー４のうち故障があるビット線に対応するものが図１２のＯＲ回路で選択され冗長線トランスファゲート９を導通して冗長ビット線７とＩ／Ｏ線４を接続する。
【００３９】
以上のようにビット線ごとにビット線故障記憶回路を設けたので、ヒューズを用いることなく、また、レーザー装置も用いることなく、故障しているメモリセルが接続された故障ビット線を冗長ビット線に置き替えることが出来、レーザー装置の購入、保守等に掛かるコストを削減することが出来る。
【００４０】
実施の形態２.
図４は実施の形態２の半導体記憶装置の回路図である。図４において、２１ー１〜２１ー４は冗長メモリセルであって、メモリセル１ー１１〜１ー４４に置き換え得るものである。３４は冗長メモリ線である冗長ワード線であって、冗長メモリセル２１ー１〜２１ー４が接続された配線である。Ｓ２２ー１〜Ｓ２２ー４はロウデコード信号であって、ワード線を選択する信号である。
【００４１】
１５ａー１〜１５ａー４はワード線ごとに設けられたワード線故障記憶回路であって、比較データＳ１２を記憶するものである。１６ａー１〜１６ａー４はワード線ごとに設けられたワード線選択回路であって、ワード線故障記憶回路１５ａー１〜１５ａー４の記憶データに基づき所定のワード線のメモリセルを選択する信号Ｓ１３ａー１〜Ｓ１３ａー４又は冗長ワード線を選択する信号Ｓ１４ａー１〜Ｓ１４ａー４を出力するものである。
２１ａは冗長ワード線選択回路であって、冗長ワード線の選択信号Ｓ１４ａー１〜Ｓ１４ａー４に基づき、冗長ワード線３４を選択するものである。
その他の符号は図３のものと同じものである。
【００４２】
次に実施の形態２の半導体記憶装置の動作を説明する。まずメモリセル１ー１１〜１ー４４へのデータの書込みの動作は実施の形態１と同じである。
次に各ワード線２ー１〜２ー４に接続されたメモリセル１ー１１〜１ー４４の故障の有無の検査の動作について説明する。
書込み時と同様にして、ロウデコード信号Ｓ２２−１〜Ｓ２２ー４により所定のワード線を選択し、ビット線３ー１〜３ー４を順次切り替えることにより所定のワード線に接続されているメモリセル１ー１１〜１ー４４に記憶されていた記憶データＳ１１を順次読み出すことができる。
【００４３】
比較回路１４によるメモリセルの故障の検査は実施の形態１と同様のものである。比較回路１４の比較データＳ１２は、対応するワード線ごとに設けられたワード線故障記憶回路１５ａー１〜１５ａー４に記憶される。
次にワード線故障記憶回路１５ａー１〜１５ａー４の出力に基づきワード線選択回路１６ａー１〜１６ａー４によりワード線２ー１〜２ー４に故障のない場合は正規のワード線が選択され、ワード２ー１〜２ー４に故障のある場合は故障ワード線に替えて冗長ワード線３４を選択する信号が出力される。
その他の回路の動作は実施の形態１のものと同じである。
【００４４】
以上のようにワード線ごとにワード線故障記憶回路を設けたので、ヒューズを用いることなく、また、レーザー装置も用いることなく、故障しているメモリセルが接続された故障ワード線を冗長ワード線に置き替えることが出来、レーザー装置の購入、保守等に掛かるコストを削減することが出来る。
【００４５】
実施の形態３.
図５は実施の形態３の半導体記憶装置の回路図である。この回路は、実施の形態１において、複数のビット線に接続されたメモリセルへのデータの書込みをワード線ごとに複数のビット線に同時にデータの書込みを可能とし、又複数のビット線のメモリセルの故障の検査を複数のビット線同時に検査可能とするものである。又故障の検査結果は各ビット線ごとに設けられたビット線故障記憶回路１５ー１〜１５ー４に格納させるものである。
【００４６】
１２ー１〜１２ー４は複数個のデータ線であって、ビット線３ー１〜３ー４のメモリセルに同時に書込みを可能とする並列に設けられたものである。
１７ー１〜１７ー４及び１３ー１〜１３ー４はそれぞれのデータ線１２ー１から１２ー４に設けられたセンスアンプ及びライトアンプである。４ー１〜４ー４は複数個のＩ／Ｏ線であって、データ線１２ー１〜１２ー４に対応するものである。１４ー１〜１４ー４は、複数個の比較回路であって、ビット線３ー１〜３ー４の数に対応して並列に設けられたものである。
【００４７】
３５はＩ／Ｏ線選択回路であって、ビット線選択回路１６ー１〜１６ー４の出力に基づき、Ｉ／Ｏ線４ー１〜４ー４のいずれかと冗長線７を接続するもので、図１３に示す回路である。Ｓ１０−１〜Ｓ１０−４は並列的に書き込んだメモリセルへの書込時データである。Ｓ５はカラムデコード信号である。
Ｓ１１−１〜Ｓ１１−４はビット線３ー１〜３ー３に接続されたメモリセルの記憶データである。Ｓ１２ー１〜Ｓ１２ー４はそれぞれ比較回路１４ー１〜１４ー４の出力信号である比較データである。
その他の符号は図３及び図４のものと同じものである。
【００４８】
図１３は図５におけるＩ／Ｏ線選択回路３５の回路例である。ビット線選択回路１６ー１〜１６ー４の出力Ｓ１４ー１〜Ｓ１４ー４の何れかが“Ｈ”の時、対応するＩ／Ｏ線４ー１〜４ー４と冗長ビット線７を接続するものである。
例えば、信号Ｓ１４ー２が“Ｈ”でその他の信号Ｓ１４ー１、Ｓ１４ー３、Ｓ１４ー４が“Ｌ”の時、トランジスタ３６ー２のみがＯＮし、Ｉ／Ｏ線４ー２がトランスファゲート３６ー２を介して冗長ビット線７と接続される。
【００４９】
次に実施の形態３の半導体記憶装置の動作を説明する。
まずメモリセル１ー１１〜１ー４４へのデータの書込みの動作を説明する。
データ線１２ー１〜１２ー４よりライトアンプ１３ー１〜１３ー４を介して外部回路よりＩ／Ｏ線４ー１〜４ー４に書込みデータＳ８ー１〜Ｓ８ー４を入力する。
次にカラムデコード信号Ｓ５に基づき複数個のビット線３ー１〜３ー４を同時に選択し、又図示しないローデコード信号に基づきワード線２ー１〜２ー４の一つを選択し、選択したワード線に接続されたメモリセルに同時にデータＳ８ー１〜Ｓ８ー４を書き込む。以下順次ワード線を切り替えて繰り返す。
【００５０】
次に各ビット線３ー１〜３ー４に接続されたメモリセル１ー１１〜１ー４４の故障の有無を検査する動作について説明する。
書込み動作の時と同様にして、カラムデコード信号Ｓ５及びロウデコード信号に基づきメモリセル１ー１１〜１ー４４の記憶データＳ１１ー１〜Ｓ１１ー４を読み出す。
次に比較回路１４ー１〜１４ー４により複数個のビット線に対応するメモリセルの記憶データＳ１１ー１〜Ｓ１１ー４とメモリセルの書込時データＳ１０ー１〜Ｓ１０ー４を同時に比較して比較データＳ１２ー１〜Ｓ１２ー４を同時に出力する。
比較データＳ１２ー１〜Ｓ１２ー４は、対応するビット線ごとにそれぞれビット線故障記憶回路１５ー１〜１５ー４に同時に記憶される。
【００５１】
所定のビット線のメモリセルが正常な場合は、正規のビット線３ー１〜３ー４とＩ／Ｏ線４ー１〜４ー４とが接続される。又所定のビット線に故障の有る場合は、冗長ビット線７と接続される。
【００５２】
以上のように複数のビット線への複数の入力回路と、複数のビット線に対応する複数の比較回路を設けたので、高速に故障ビット線を冗長ビット線に置き換えることができる。
【００５３】
実施の形態４.
図６は実施の形態４の半導体記憶装置の回路図である。この回路は、実施の形態２において、複数個のビット線に対応するメモリセルへのデータの書込みをワード線ごとに同時に可能とし、又複数個のビット線のメモリセルの故障の検査をワード線単位で同時に可能とするものである。
３７はＯＲ回路であって、比較回路１４ー１〜１４ー４の比較データＳ１２ー１〜Ｓ１２ー４に基づきワード線比較データＳ１２ｂを出力するものである。その他の符号は図３〜図５のものと同じものである。
【００５４】
次に実施の形態４の半導体記憶装置の動作を説明する。
まずメモリセル１ー１１〜１ー４４へのデータの書込みの動作は実施の形態３のものと同じである。
次に各ビット線３ー１〜３ー４のメモリセル１ー１１〜１ー４４の故障の検査の動作について説明する。書込み動作と同様にして、カラムデコード信号Ｓ５とロウデコード信号によりメモリセル１ー１１〜１ー４４の記憶データＳ１１ー１〜Ｓ１１ー４を読み出す。
【００５５】
次に比較回路１４ー１〜１４ー４によりメモリセルの記憶データＳ１１ー１〜Ｓ１１ー４とメモリセルへの書込時データＳ１０ー１〜Ｓ１０ー４を複数ビット線に対して同時に比較して比較データＳ１２ー１〜Ｓ１２ー４を複数ビット線に対して同時に出力する。比較データＳ１２ー１〜Ｓ１２ー４に基づき、ＯＲ回路３７からワード線比較データＳ１２ｂが出力され、対応するワード線ごとに設けられたワード線故障記憶回路１５ａー１〜１５ａー４に順次記憶される。
以下、所定のワード線のメモリセルに故障の有る場合の冗長ワード線３４への置き換えの動作は実施の形態２のものと同じである。
【００５６】
以上のように複数のビット線への複数の入力回路と、複数のビット線に対応する複数の比較回路を設けたので、高速に故障ワード線を冗長ワード線に置き換えることができる。
【００５７】
実施の形態５.
図７は実施の形態５の半導体記憶装置の回路図である。この回路は、実施の形態１において、比較回路１４とビット線故障記憶回路を結ぶ専用の配線に要する配線面積を削減するためのものである。
１９は比較レジスタであって、比較回路１４にラッチ回路１８を設けたもので、比較回路１４の比較データＳ１２を書込制御信号Ｓ１５が入るまで一時保持するものである。Ｓ１２ａは比較保持データで比較レジスタ１９の出力信号である。
２０は入力切替器で、書き込み制御信号Ｓ１５により外部データＳ８と 比較保持データＳ１２ａとを選択的に切替えるものである。
【００５８】
図１４は比較レジスタ１９の一実施例を示す回路図である。１８はラッチ回路であって、４０、４１はラッチを形成するインバータ、３９、４２は書込制御信号Ｓ１５により比較回路１４の出力信号Ｓ１２をラッチに入力し、或いはラッチから比較保持データＳ１２ａを出力するスイッチである。
その他の符号は図３のものと同じものである。
【００５９】
次に実施の形態５の動作を説明する。
図７において、メモリセル１ー１１〜１ー４４へのデータ書込みの動作は実施の形態１と同じである。
又メモリセル１ー１１〜１ー４４の故障の検査の動作も比較レジスタ１９の比較回路１４で比較するところまで実施の形態１と同じである。比較データＳ１２は図１４に示すラッチ回路１８に一時保持される。
【００６０】
次に一時保持されていた比較レジスタ１９の比較保持データＳ１２ａは、書込制御信号Ｓ１５により出力され又書込制御信号Ｓ１５に同期して入力切替器２０を切替えＩ／Ｏ線４に入力される。
比較保持データＳ１２ａは、Ｉ／Ｏ線４を介してビット線故障記憶回路１５ー１〜１５ー４に記憶される。
それ以降の故障ビット線を冗長ビット線への置き換えの動作は実施の形態１と同じである。
【００６１】
以上のように比較レジスタを設けたので、比較レジスタ１９の比較保持データＳ１２ａの出力はＩ／Ｏ線４を介してビット線故障記憶回路１５ー１〜１５ー４に記憶されるので、比較回路レジスタ１９からビット線故障記憶回路１５ー１〜１５ー４への専用の配線を必要とせずチップ面積を削減することができる。
【００６２】
実施の形態６.
図８は実施の形態６の半導体記憶装置の回路図である。この半導体記憶装置は実施の形態５において複数のビット線から同時にデータの入出力を可能とするものである。
１９ー１〜１９ー４は、複数個の比較レジスタであって、同時に入出力するビット線３ー１〜３ー４の数に対応して複数個並列に設けられたものである。
２０ー１〜２０ー４は複数個の入力切替器で、外部データＳ８ー１〜Ｓ８ー４と 比較保持データＳ１２ａー１〜Ｓ１２ー４を切り替えるものである。
その他の符号は図３〜図７のものと同じものである。
【００６３】
次に実施の形態６の動作を説明する。
図８において、メモリセル１ー１１〜１ー４４へのデータ書込みの動作は実施の形態１と同じである。又メモリセル１ー１１〜１ー４４の故障の有無の検査の動作は実施の形態５と同じである。
【００６４】
次に複数のビット線に対応する比較保持データＳ１２ａー１〜Ｓ１２ａー４は、書込制御信号Ｓ１５に基づき同時に出力されこの書込制御信号Ｓ１５に同期して複数のビット線に対応する入力切替器２０ー１〜２０ー４を比較保持データＳ１２ａー１〜Ｓ１２ａー４側に切替えてそれぞれＩ／Ｏ線４ー１〜４ー４に入力される。
比較保持データＳ１２ａー１〜Ｓ１２ａー４はＩ／Ｏ線４ー１〜４ー４を介して同時にそれぞれ対応するビット線故障記憶回路１５ー１〜１５ー４に記憶される。
それ以降の故障ビット線を冗長ビット線への切り替えの動作は実施の形態１と同じである。
【００６５】
以上のように複数のビット線に対応して複数個の比較レジスタを設けたので、比較保持データＳ１２ａー１〜Ｓ１２ａー４はＩ／Ｏ線４を介して同時にビット線故障記憶回路１５ー１〜１５ー４に記憶されるので、高速に故障ビット線を冗長ビット線への置き換えが可能であると共に、比較レジスタ１９ー１〜１９ー４からビット線故障記憶回路１５ー１〜１５ー４への専用の配線を必要とせずチップ面積を削減することができる。
【００６６】
実施の形態７.
図１５は実施の形態１〜６におけるメモリ線選択回路１６Ｍの他の実施例１６Ｍａであって、図１１の回路からＯＲ回路３０とテスト信号Ｓ１７を省略したものである。
【００６７】
次に図１５のビット線選択回路１６Ｍａを用いた場合の故障ビット線を冗長ビット線への置き換えの動作を説明する。この回路によれば、メモリセルの故障テストの途中であっても、故障したメモリセルが見つかり次第ビット線故障記憶回路１５ー１〜１５ー４の記憶ノード２５に“Ｌ”が記憶されるので、即座に故障ビット線は冗長ビット線７に置換される。
しかし、ビット線に故障メモリセルが１つでもあれば故障ビット線は冗長ビット線に置換されてしまうのでそれ以降のテストは不要となる。よってテスト信号を省略することができる。
【００６８】
このようにビット線選択回路１６からインバータとテスト信号入力のための配線を省略したので、さらにチップ面積を削減することができる。
【００６９】
実施の形態８.
図１６は実施の形態８のパワーオンリセットの動作を説明する図である。図２〜８のリセット信号Ｓ１６として図１６に示す電源投入と共に所定の電圧レベルが得られるパワーオンリセット回路を設けて半導体記憶装置の簡単化をすることができる。
【００７０】
【発明の効果】
この発明の請求項１に記載の半導体記憶装置は、メモリ線の故障の有無を記憶するメモリ線故障記憶回路をメモリ線ごとに備えたので、高価なレーザ装置を用いることなく、製造コストを増加することなく故障メモリセルを冗長メモリセルに置替えができる。さらに、比較回路を比較レジスタとしたので、比較データをメモリ線故障記憶回路に書込む専用配線が不要となり、チップ面積を小さくすることができる。
【００７１】
この発明の請求項２に記載の半導体記憶装置は、複数個のメモリ線に並列にデータの入力が可能な複数個のデータ線と、複数個のメモリ線に対応して複数個の比較レジスタを設けたので、チップ面積を小さくすると共に、故障メモリセルの冗長メモリセルへの置換を高速化することができる。
【図面の簡単な説明】
【図１】  第１の発明の構成を示すブロック図である。
【図２】  第２の発明の構成を示すブロック図である。
【図３】  実施の形態１の半導体記憶装置の回路図である。
【図４】  実施の形態２の半導体記憶装置の回路図である。
【図５】  実施の形態３の半導体記憶装置の回路図である。
【図６】  実施の形態４の半導体記憶装置の回路図である。
【図７】  実施の形態５の半導体記憶装置の回路図である。
【図８】  実施の形態６の半導体記憶装置の回路図である。
【図９】  比較回路１４の一実施例を示す回路図である。
【図１０】  メモリ線故障記憶回路の一実施例を示す回路図である。
【図１１】  メモリ線選択回路の一実施例を示す回路図である。
【図１２】  冗長ビット線選択回路２１の一実施例を示す回路図である。
【図１３】  Ｉ／Ｏ線選択回路の一実施例を示す回路図である。
【図１４】  比較レジスタ１９の一実施例を示す回路図である。
【図１５】  メモリ線選択回路の他の実施例を示す回路図である。
【図１６】  実施の形態８のパワーオンリセットの動作を説明する図である。
【図１７】  従来の半導体記憶装置の回路図である。
【符号の説明】
１ー１１〜１ー４４  メモリセル、
２ー１〜２ー４  ワード線
３Ｍ  メモリ線、
３ー１〜３ー４  ビット線、
４、４ー１〜４ー４  Ｉ／Ｏ線、
６ー１〜６ー４冗長メモリセル、
７Ｍ  冗長メモリ線、
７  冗長ビット線、
１２、１２ー１〜１２ー４  データ線、
１３、１３ー１〜１３ー４  ライトアンプ、
１４  比較回路、
１５Ｍ  メモリ線故障記憶回路、
１５ー１〜１５ー４  ビット線故障記憶回路、
１５ａー１〜１５ａー４  ワード線故障記憶回路、
１６Ｍ  メモリ線選択回路、
１６ー１〜１６ー４  ビット線選択回路、
１６ａー１〜１６ａー４  ワード線選択回路、
１７、１７ー１〜１７ー４  センスアンプ、
１８  ラッチ回路、
１９  比較レジスタ、
２０  入力切替器、
２１  冗長ビット線選択回路、
３４  冗長ワード線、
３５  Ｉ／Ｏ線選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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