(57)【特許請求の範囲】
【請求項１】
一度に消去される複数のメモリセル及び前記メモリセルを選択するデコーダを備えた複数のブロックと、
センスアンプと、
消去の際、前記メモリセルのアドレスをカウントし、最初のブロックがコマンドにより消去の対象のブロックとして選択されているか、消去禁止されているブロックかをチェックする消去実行の確認を行い、前記最初のブロックが消去の対象であれば、前記最初のブロックの消去前書き込みを行い、同様に、次のブロックの消去実行の確認を行い、前記次のブロックが消去の対象であれば、前記次のブロックの消去前書き込みを行い、以下同様に、ブロック毎にブロックの消去実行の確認を行い、消去の対象であれば当該ブロックの消去前書き込みを行い、しかる後、消去の対象とされたブロックを一括消去するシーケンスを制御するアドレス制御回路とを備え、
前記ブロックは、消去前書き込みの際、前記ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全てのブロックを同時に選択するブロックデコーダをそれぞれ有し、
前記選択信号がラッチされた全てのブロックは、前記アドレス制御回路により一括消去するよう制御される不揮発性半導体記憶装置。
【請求項２】
前記選択信号がラッチされた全てのブロックを一括消去する際、１個のブロックを消去する場合に比べて消去バイアスの印加時間を長くする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択信号がラッチされた全てのブロックを一括消去する際、消去バイアスの印加時点を前記ブロックごとにずらせる請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、不良ブロックを置き換える冗長ブロックと、前記不良ブロックにアクセスした際、ブロックアドレスを前記冗長ブロックに置き換える不良ブロックのアドレス保持素子とをさらに備え、
前記不良ブロックが消去の対象とされた場合、当該不良ブロックを置き換える冗長ブロックは、消去前書き込みの際、前記冗長ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全ての冗長ブロックを同時に選択するブロックデコーダをそれぞれ備え、
前記選択信号がラッチされた全ての冗長ブロック及び前記選択信号がラッチされた全てのブロックは、一括消去するよう前記アドレス制御回路により制御される請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記一括消去の後、前記メモリセルのカラムを選択して書き込み電圧を印加し、前記カラムに接続されたメモリセルに一度に弱い書き込みを行う回路を備え、
前記回路を用いる際、前記選択信号がラッチされた全てのブロックにおける同一カラムアドレスで選択されるカラムを一括して、前記一括消去された全てのブロックに弱い書き込みを行う機能を備える請求項１記載の不揮発性半導体記憶装置。
【請求項６】
一度に消去される複数のメモリセル及び前記メモリセルを選択するデコーダを備えた複数のブロックと、
センスアンプと、
前記複数のブロックを複数のグループに分け、消去の際、前記メモリセルのアドレスをカウントし、最初のグループがコマンドにより消去の対象のグループとして選択されているか、消去禁止されているグループかをチェックする消去実行の確認を行い、前記最初のグループが消去の対象であれば、前記最初のグループ中の全てのブロックに対して消去前書き込みを行って前記最初のグループ中の全てのブロックを一括消去し、同様に、次のグループの消去実行の確認を行い、前記次のグループが消去の対象であれば、前記次のグループ中の全てのブロックに対して消去前書き込みを行って前記次のグループ中の全てのブロックを一括消去し、以下同様に、グループの消去実行の確認を行い、消去の対象であれば当該グループの消去前書き込みを行って当該グループ中の全てのブロックを一括消去するシーケンスを制御するアドレス制御回路とを備え、
前記ブロックは、消去前書き込みの際、前記ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全てのブロックを同時に選択するブロックデコーダをそれぞれ有し、
前記選択信号がラッチされた前記ブロックは、前記アドレス制御回路により一括消去するよう制御される不揮発性半導体記憶装置。
【請求項７】
前記一括消去の後、前記メモリセルのカラムを選択して書き込み電圧を印加し、前記カラムに接続されたメモリセルに一度に弱い書き込みを行う回路を備え、
前記回路を用いる際、前記選択信号がラッチされた全てのブロックにおける同一カラムアドレスで選択されるカラムを一括して、前記一括消去された全てのブロックに弱い書き込みを行う機能を備える請求項６記載の不揮発性半導体記憶装置。
【請求項８】
各々が複数のメモリセルを含む複数のブロックを一括消去する消去シーケンスを実行する方法であって、前記ブロックは消去前書き込みの際、前記ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全てのブロックを同時に選択するブロックデコーダをそれぞれ有し、前記選択信号がラッチされた前記ブロックは、アドレス制御回路により一括消去するよう制御され、
前記アドレス制御回路は、
前記メモリセルのアドレスをカウントし、
最初のブロックがコマンドにより消去の対象のブロックとして選択されているか、消去禁止されているブロックかをチェックする消去実行の確認を行い、前記最初のブロックが消去の対象であれば、前記最初のブロックの消去前書き込みを行い、
同様に、次のブロックの消去実行の確認を行い、前記次のブロックが消去の対象であれば、前記次のブロックの消去前書き込みを行い、
以下同様に、ブロック毎にブロックの消去実行の確認を行い、消去の対象であれば当該ブロックの消去前書き込みを行い、
しかる後、消去の対象とされたブロックを一括消去する
ことを特徴とする不揮発性半導体記憶装置の消去シーケンスを実行する方法。
【請求項９】
当該ブロックについて前記消去前書き込みが不要である際には、そのブロックはスキップされて次のブロックについて消去実行の確認が行われ、消去の対象であれば消去前書き込みが実行される請求項８記載の不揮発性半導体記憶装置の消去シーケンスを実行する方法。
【請求項１０】
全てのブロックについて消去前書き込みを終了したときに、消去を実行すべきブロックにのみフラッグが付加される請求項８記載の不揮発性半導体記憶装置の消去シーケンスを実行する方法。
【請求項１１】
前記複数のブロックを複数のグループに分け、各グループ中の全てのブロックに対して、一括して消去する請求項８記載の不揮発性半導体記憶装置の消去シーケンスを実行する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特にフラッシュメモリの消去機能及びその消去シーケンスに関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置としてメモリセルアレイの記憶データを同時に消去するフラッシュメモリが提案されている。従来のＮＯＲ型フラッシュメモリの消去シーケンスを図１３に示す。消去単位となるブロックを順次選択し、消去する場合には消去前書き込みと消去のサブシーケンスを連続して実行する。ここで、消去前書き込みとは、消去を均一に行うためにブロック内のすべてのメモリセルをあらかじめ書き込み状態（“０”状態）にすることである。
【０００３】
即ち、図１３に示すように、例えば、第１、第２及び第３の３つのブロックを消去する際には、消去実行確認の後、第１のブロックについて消去前書き込みを行った後、消去を行い、次いで、消去実行確認の後、第２のブロックについて消去前書き込みを行った後、消去を行う。しかる後、消去実行確認の後、第３のブロックについて消去前書き込みを行った後、消去を行っている。ブロック数がｎ個である場合、同様に順次消去実行確認の後、消去前書き込み及び消去のシーケンスが実行される。
【０００４】
この場合、コマンドにより消去の対象として選択されているか、又はプロテクト（消去禁止）されているかをチェックし、消去するブロックでなければ、消去前書き込みは行われず、選択ブロックが消去の対象であれば、消去前書き込みが実行される。
【０００５】
また、消去前書き込みは当該ブロック内のロウアドレス及びカラムアドレスをカウントアップし、１アドレス又は数アドレスずつ順に行われる。
【０００６】
ブロック内のすべてのメモリセルへの消去前書き込みが終了すると最終アドレスを確認して、次に消去を実行する。
【０００７】
図１４にメモリセルを構成するトランジスタの書き込み（プログラム）及び消去バイアスの印加方法の一例を示す。ここでは、消去バイアスの印加方法としてシリコン基板とワード線との間に高電界を与えているが、ワード線とソースとの間に高電界を与えて消去する方法を用いてもよい。
【０００８】
図１４に示すメモリセルは、シリコン基板１０１に形成されたソース１０２、ドレイン１０３、フローティングゲート１０４及びコントロールゲート１０５から構成される。
【０００９】
書き込みは、図１４（ａ）に示すようなプログラム・バイアスをメモリセルに与え、シリコン基板１０１のドレイン１０３側からフローティングゲート１０４にホットエレクトロンを注入しトラップさせることで行われる。この際、メモリセルに大きな電流が流れるので多数のセルに同時に書き込むことはできない。
【００１０】
消去は、ビットごとにベリファイしながら行う。なお、消去前書き込みもビットごとにベリファイしながら行ってもよい。
【００１１】
ベリファイする際、１ビットでもベリファイ・フェイル（完全な消去状態にない）メモリセルが存在すれば、ブロック内のすべてのメモリセルに図１４（ｂ）に示す消去バイアスを再度印加し、フローティングゲート１０４にトラップされた電子をシリコン基板１０１に放電し、メモリセルの記憶データを同時に消去する。ブロック内の全てのメモリセルがベリファイするステップをパスするまで同時消去とベリファイを繰り返す。
【００１２】
また、ベリファイする際には、アドレスカウントアップするステップを用いて最終アドレスが確認されるまで、当該ブロック内のロウ／カラムアドレスをカウントアップすることで行われる。当該ブロックの同時消去とベリファイを終了し、ブロックアドレスをカウントアップし、次の消去ブロックについて一連の消去シーケンスを続行する。
【００１３】
このようにして、消去対象のブロックごとに消去前書き込みと同時消去とベリファイを繰り返し行い、最終ブロックを確認して消去シーケンスを終了する。
【００１４】
図１５にＮＯＲ型フラッシュメモリアレイの等価回路を示す。図１５に示すＮＯＲ型フラッシュメモリはメモリセルＭｉ，ｊ（ｉ＝１，２、ｊ＝１，２の場合を示す）と、選択ゲートＳｉと、ワード線ＷＬi（ｉ＝１，２の場合を示す）と、ビット線ＢＬと、ソース線Ｓから構成される。
【００１５】
ＮＯＲ型フラッシュメモリは、図１５に示すアレイ構成をとるため、消去によってしきい値が下がり過ぎればワード線ＷＬiが低レベル（“Ｌ”）で非選択状態であるにもかかわらずビット線ＢＬに電流が流れ、このため、ＷＬi以外のワード線を選択しているにもかかわらず常に“１”を読み出すことがある。そこで、消去の後に弱い書き込みを行うことがある。
【００１６】
例えば、図１４（ｃ）にコンバージェンス・バイアスとして示されるように、ワード線を全て非選択（制御ゲート１０５＝０Ｖ）にして、ビット線にのみ高電圧（ドレイン１０３＝５Ｖ）を与えれば、同一ビット線上にあるメモリセルのうち、過消去状態でしきい値の低いメモリセルに電流が集中して弱い書き込みが行われ、自己収束的に過消去セルのしきい値を少し高くすることができる。
【００１７】
図１４（ａ）に示すプログラム・バイアスにおいて、書き込みは５〜１０μｓｅｃで終了するが、図１４（ｂ）に示す消去バイアスにおいて、消去には１０〜１００ｍｓｅｃを必要とする。その結果、例えば６４ｋｂｙｔｅのブロックの場合、消去シーケンスが完了するまでに５００〜１０００ｍｓｅｃの時間が必要となる。
【００１８】
【発明が解決しようとする課題】
上記したように、従来の不揮発性半導体記憶装置では、各ブロック毎に消去前書き込み−消去というシーケンスを取っており、消去シーケンスが完了するまでに長時間を要するという問題がある。
【００１９】
本発明はこのような問題を解消するためになされたもので、従来に比べて消去シーケンスを短時間で完了することのできる機能を備えた不揮発性半導体記憶装置及びその消去シーケンスを提供するものである。
【００２０】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、ビット単位で選択的に書き込み、所定数のメモリセルからなるブロック単位で一括消去することにある。また、消去シーケンスは消去前書き込み、消去及び消去分布縮小（コンバージェンス）の３つのサブシーケンスからなることにある。
【００２１】
本発明の第１の特徴によれば、不揮発性半導体記憶装置は、一度に消去される複数のメモリセル及び前記メモリセルを選択するデコーダを備えた複数のブロックと、センスアンプと、消去の際、前記メモリセルのアドレスをカウントし、選択された全てのメモリセルに消去前書き込みを行った後消去するシーケンスを制御するアドレス制御回路とを備え、
前記ブロックは、消去前書き込みの際、前記ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全てのブロックを同時に選択するブロックデコーダをそれぞれ有し、
前記選択信号がラッチされた全てのブロックは、前記アドレス制御回路により一括消去するよう制御される。
【００２２】
本発明の第２の特徴によれば、不揮発性半導体記憶装置は、一度に消去される複数のメモリセル及び前記メモリセルを選択するデコーダを備えた複数のブロックと、センスアンプと、消去の際、前記メモリセルのアドレスをカウントし、選択された所定数のブロックにおける全てのメモリセルに消去前書き込みを行った後消去するシーケンスを制御するアドレス制御回路とを備え、
前記ブロックは、消去前書き込みの際、前記ブロックの選択信号をラッチし、消去の際、前記選択信号がラッチされた全てのブロックを同時に選択するブロックデコーダをそれぞれ有し、
前記選択信号がラッチされた所定数のブロックは、前記アドレス制御回路により一括消去するよう制御される。
【００２３】
本発明の第３の特徴によれば、不揮発性半導体記憶装置の消去シーケンスを実行する方法は、各々が複数のメモリセルを含む複数のブロックを順次一括消去する際、消去前書き込みを行うべき最初のブロックの消去実行を確認した後、前記最初のブロックの消去前書き込みを行い、次のブロックの消去実行を確認した後、前記次のブロックの消去前書き込みを行い、以下同様に、ブロック毎にブロックの消去実行を確認した後、当該ブロックの消去前書き込みを行い、しかる後、前記各ブロック毎に一括消去を行う。
【００２４】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２５】
図１は、本発明の基本的な不揮発性半導体記憶装置の消去シーケンスを示す。例えば、第１、第２及び第３の３つのブロックを消去する際には、消去実行確認の後、第１のブロックについて消去前書き込みを行い、消去実行確認の後、第２のブロックについて消去前書き込みを行う。しかる後、消去実行確認の後、第３のブロックについて消去前書き込みを行った後、各ブロック毎に消去を行う。ブロック数がｎ個である場合、同様に消去実行確認の後、消去前書き込み及び消去のシーケンスが実行される。
【００２６】
前記各ブロックの消去前書き込みにおいて、当該ブロックが消去の対象であると、フラッグが付加されて消去シーケンスにおいて消去される。また、当該ブロックについて消去前書き込みが不要である際には、そのブロックはスキップされて次のブロックについて消去前書き込みが実行される。
【００２７】
図２は、第１の実施例に係る不揮発性半導体記憶装置のブロック構成を示す。この不揮発性半導体記憶装置は、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ブロックデコーダ４と、センスアンプ５と、アドレス制御回路６と、コマンドインターフェース７と、ステートマシン８と、タイマ９と、プロテクトレジスタ１０と、内部電源制御回路１１から構成される。
【００２８】
チップ外部から所定のコマンドを受け付けると、コマンドインターフェース７は、シーケンスを開始するトリガ信号をステートマシン８に転送する。ステートマシン８は、アドレス制御回路６及び内部電源制御回路１１の出力制御信号を変化させ自動消去を実行する。
【００２９】
図２に示すように、メモリセルアレイ１は消去バイアスが同時に印加される単位（以下ブロックと呼ぶ）で構成され、個々のメモリセルを選択するために各ブロックはロウデコーダ２とカラムデコーダ３とソース／ウエルデコーダ１２を備え、セルデータはセンスアンプ５に送られＩ／Ｏに出力する。また、各ブロックはブロックデコーダ４を備え、ブロックの選択信号ＳＥＬＢＬＫｉを出力する。
【００３０】
選択されたブロックのロウデコーダ２及びカラムデコーダ３のみがアクティブとなり、ロウアドレス及びカラムアドレスでそれぞれ指定されたメモリセルを選択する。
【００３１】
ブロックデコーダの回路例を図３に、ブロック選択信号ＳＥＬＢＬＫｉを受けるロウ選択及びカラム選択の論理構成を図４に示す。
【００３２】
ブロック選択信号ＳＥＬＢＬＫｉを出力する図３のブロックデコーダは、ブロックアドレスＢＬＫ Ａｄｄｒｅｓｓを受けるＮＡＮＤゲートＧ１と、ブロック選択のための信号ＭＵＬＴＩＢＬＫを受けてインバータＩ１を介してクロックドインバータＩ２、Ｉ３を互いに切り替えるブロック選択信号ＳＥＬＢＬＫｉの出力部と、ＮＡＮＤゲートＧ１の出力を受けるインバータＩ４と、セット信号ＳＥＴを受けるインバータＩ５と、ＮＡＮＤゲートＧ２及びクロックドインバータＩ６からなるラッチ回路から構成される。
【００３３】
インバータＩ４の出力はセット信号ＳＥＴで制御され、ＮＡＮＤゲートＧ２の一方の端子に接続される。インバータＩ５の出力はインバータＩ６を制御する。リセットバー信号ＲＳＴＢはＮＡＮＤゲートＧ２の他方の入力に接続される。
【００３４】
図３に示すブロックデコーダは、ブロック選択のための信号ＭＵＬＴＩＢＬＫが“Ｈ”にされたときに、Ｇ２、Ｉ６からなる消去選択ラッチ回路に“Ｈ”がラッチされた全てのブロックについて、ブロック選択信号ＳＥＬＢＬＫｉを“Ｈ”にする機能を有する。
【００３５】
図４に示すロウ及びカラム選択機能を備えるブロック選択構成は、ＡＮＤゲートＧ３、Ｇ４からなるカラムデコーダ３と、ＡＮＤゲートＧ５、Ｇ６からなるロウデコーダ２と、ＡＮＤゲートＧ７からなるソース・ウエルデコーダ１２から構成される。
【００３６】
カラムデコーダ３の出力はメモリセルアレイ１の選択ゲート線に接続され、カラムアドレスに応じてカラム選択を行い、ロウデコーダ２の出力はメモリセルアレイ１のワード線に接続され、ロウアドレスに応じてワード線選択を行う。また、ソース・ウエルデコーダ１２を構成するＡＮＤゲートＧ７は、ブロック選択信号ＳＥＬＢＬＫｉと消去信号ＥＲＡＳＥとを受けて、両者が共に“Ｈ”であれば、共通ソース線Ｓに消去電圧が印加され、共通ソース線Ｓで選択されたブロック単位にセルアレイのデータを消去することができる。
【００３７】
カラムデコーダ３、ロウデコーダ２及びソース・ウエルデコーダ１２を構成するＡＮＤゲートの電源端子には、ＶPP1、ＶPP2、ＶPP3等の複数の内部電源電圧が図２の内部電源制御回路１１から供給され、メモリセルアレイ１への書き込み、読み出し、消去等に用いられる。
【００３８】
次に、図５の消去シーケンスを用いて第１の実施例に係る不揮発性半導体記憶装置の消去動作について説明する。
【００３９】
この実施例においては、各ブロック毎に消去前書き込みを行い、しかる後、前記各ブロック毎に消去を行うものである。
【００４０】
即ち、消去を指示するコマンドを受けて、ステップＳ１において初期化を行う。ステップＳ２においてロウ／カラムアドレスを初期化すると共に、図２の内部電源制御回路１１の電位を書き込み電位に制御する。
【００４１】
消去実行を確認するステップＳ３において、当該ブロックであるか否かを確認する。図２に示すプロテクトレジスタ（通常ヒューズ素子で構成）１０のデータと選択ブロックアドレスとを比較し、消去実行時にはＧＯ＝Ｈがプロテクトレジスタ１０からステートマシン８に送られる。ＧＯ＝Ｈになれば消去前書き込みを実行する。
【００４２】
しかる後、最終アドレスを確認するステップＳ４、プログラム及び消去選択ラッチをセットするステップＳ５、アドレスをカウントアップするステップＳ６の経路でブロック内の全てのメモリセルに順次消去前書き込みを行う。このとき同時にブロック毎に設けた図２のブロックデコーダ４の消去選択ラッチに“Ｈ”をラッチする。即ち、当該ブロックにフラッグが付加される。
【００４３】
当該ブロック内の全ての消去前書き込みが終了すると、ステップＳ４において、ＡＥＮＤ＝Ｈとなり、ブロックアドレスをカウントアップするステップＳ７及び最終ブロックを確認するステップＳ８を経て、順次次のブロックに移行して前記Ｓ２乃至Ｓ６が実行される。
【００４４】
ここで、ＡＥＮＤは最終ロウ／カラムアドレスの確認信号であり、また、ＢＥＮＤは最終ブロックの確認信号である。
【００４５】
このようにして、全てのブロックについて消去前書き込みを終了したときに、消去選択ラッチには消去を実行すべきブロックにのみ“Ｈ”がラッチされることになる。
【００４６】
当該ブロックについて消去前書き込みが不要の際には、消去実行を確認するステップＳ３からブロックアドレスをカウントアップするステップＳ７に移る。
【００４７】
ステップＳ８において最終ブロックが確認されると、アドレスを初期化するステップＳ９及びロウ／カラムアドレスを確認するステップＳ１０を経て当該ブロックの最終アドレスを確認するステップＳ１１においてＡＥＮＤがＨになるまでベリファイするステップＳ１２、消去するステップＳ１３及びアドレスをカウントアップするステップＳ１４を繰り返し行い、ＡＥＮＤ＝Ｈになると、その確認信号により最終ブロックを確認するステップＳ１５に移り、その確認信号によりステップＳ１６で消去が終了する。最終ブロックでなければ、ブロックアドレスをカウントアップするステップＳ１７に移行して前記した消去プロセスが実行される。
【００４８】
消去を実行するステップＳ１３においては、図１４（ｂ）に示す消去バイアスをメモリセルに印加する。このため、ロウ／カラムを全て非選択状態にし、ブロック選択のための信号ＭＵＬＴＩＢＬＫを“Ｈ”にする。このようにすれば、図３に示すＧ２、Ｉ６からなる消去選択ラッチに“Ｈ”がラッチされたブロック全てについて、ブロック選択信号ＳＥＬＢＬＫｉが“Ｈ”になる。
【００４９】
このとき、図４に示すソース・ウエルデコーダ１２は、ＳＥＬＢＬＫｉが“Ｈ”になったブロックにのみ、図２に示す内部電源制御回路１１の内部昇圧電位を転送する。したがって、消去選択したブロックにのみ消去バイアスが印加されることになる。このようにして消去選択した複数のブロックを一括消去することができる。
【００５０】
ここで、消去は図５のステップＳ１２においてビットごとにベリファイしながら行う。ベリファイ読み出しにおいて、消去状態にないメモリセルが１ビットでも存在すれば、消去選択した複数のブロックの一括消去を再度実行する。ステップＳ１５で最終ブロックを確認し図５の消去シーケンスを終了する。
【００５１】
前記したステップから明らかなように、この実施例においては、各ブロックの消去前書き込みを行う際、ステップＳ３のように、必ず当該ブロックの消去実行の確認を行い、当該ブロックについて消去前書き込みが不要の際にはそのブロックをスキップして次のブロックに移る。
【００５２】
上記のように、第１の実施例によれば、図１３で示した従来の消去ステップと異なり、消去選択された複数のブロックが一括して消去されるので消去シーケンスを短時間で完了することができる。
【００５３】
次に第２の実施例について説明する。
【００５４】
メモリでは、製造工程中に発生するごみ等、種々の要因により一部のメモリセルが機能しないことがある。そこで、セルアレイに冗長セルを設け、不良セルを冗長セルに置き換えることで良品を得るリダンダンシを備えることが一般に行われている。リダンダンシは、ワード線置き換え又はビット線置き換え等の単位で置き換えることが可能であり、フラッシュメモリではブロック単位で置き換えるブロックリダンダンシを備えることがある。
【００５５】
ブロックリダンダンシの構成を図６に示す。置き換えるべきブロックアドレスを記憶したリダンダンシヒューズ１３、即ち、アドレス保持素子の情報と、選択したブロックアドレスとをアドレス制御回路６で比較し、一致したときは対応する冗長ブロックのアドレスに置き換えて当該冗長ブロックのブロックデコーダ４に転送する。
【００５６】
ブロックリダンダンシを用いて不良ブロックを冗長ブロックに置き換える場合、置き換えられた冗長ブロックに対して消去を行わねばならない。そこで、本体ブロックとは別に、冗長ブロックのブロックデコーダ４にも図３のＧ２、Ｉ６からなる消去選択ラッチをそれぞれ備える必要がある。消去前書き込み時に不良ブロックを選択した場合には、図６のリダンダンシヒューズ１３の情報にしたがってブロック選択信号ＳＥＬＢＬＫｉを冗長ブロックに置き換え、消去前書き込みを実行する。
【００５７】
このとき、対応する冗長ブロックの消去選択ラッチに“Ｈ”をラッチする。その後の動作は、第１の実施例と同様に、消去の際ブロック選択のための信号ＭＵＬＴＩＢＬＫが“Ｈ”となり、冗長ブロックについても消去選択されたブロックについてのみ同時に消去バイアスが印加される。
【００５８】
第２の実施例によれば、冗長ブロックを含めて消去選択された複数のブロックが一括消去されるので、冗長ブロックを含む消去シーケンスを短時間で完了することが可能になる。
【００５９】
さらに、第３の実施例について説明する。
【００６０】
複数ブロックを一括消去する場合には、複数ブロックを構成する極めて多数のメモリセルに同時にバイアスする必要があるので、同時に消去電位を充放電すれば、ピーク電流により内部電位が大きく変化する恐れがある。
【００６１】
これを回避するためには、図７（ａ）に示すようにブロックをいくつかのグループに分け、消去パルス電圧をずらすことでピーク電流を減少させる。消去バイアスの印加時間１〜１０ｍｓｅｃに対して、充放電をずらす時間を０．１〜１μｓｅｃとすれば十分にピーク電流を抑制することができる。
【００６２】
消去終了時のリセット動作のみずらしたい場合には、図７（ｂ）に示すように終了時のみずらせばよい。消去バイアスの印加時間に比べてパルスのずれは非常に小さいので消去時間の差によるしきい値の変化は無視することができる。
【００６３】
第３の実施例によれば、複数のブロックを一括消去する際に発生するピーク電流による内部電位の変化が抑制されるので、均一な一括消去を実現することが可能になる。
【００６４】
第４の実施例について説明する。
【００６５】
チップ内の全てのブロックに対して、一括して消去バイアスを印加すれば、メモリセルの消去特性のばらつきにより消去後のしきい値がブロックごとに大きくずれることがある。そこで、この実施例ではチップ内のブロックをいくつかのグループに分け、各グループで選択された複数のブロックに対して、一括して消去バイアスを印加する。
【００６６】
この消去シーケンスを図８に示す。
【００６７】
即ち、消去を指示するコマンドを受けて、ステップＳ１において初期化を行う。ステップＳ２において最初のグループにおける最初のブロックのロウ／カラムアドレスを初期化すると共に、図５と同様に、図２の内部電源制御回路１１の電位を書き込み電位に制御する。
【００６８】
消去実行を確認するステップＳ３において、複数のブロックを含む各グループの消去を実行するか否かを確認する。図５と同様に、図２に示すプロテクトレジスタ（通常ヒューズ素子で構成）１０のデータと選択ブロックアドレスとを比較し、消去実行時にはＧＯ＝Ｈがプロテクトレジスタ１０からステートマシン８に送られる。ＧＯ＝Ｈになれば消去前書き込みを実行する。
【００６９】
しかる後、グループの最終ブロックアドレスを確認するステップＳ４、プログラム及び消去選択ラッチをセットするステップＳ５、アドレスをカウントアップするステップＳ６の経路でロウ／カラムアドレスをカウントアップし、グループ内のメモリセルに順次消去前書き込みを行う。このとき同時にブロック毎に設けた図２のブロックデコーダ４の消去選択ラッチに“Ｈ”をラッチする。即ち、当該グループにフラッグが付加される。
【００７０】
このようにして、選択グループ内の全てのブロックについて消去前書き込みを終了したときに、消去選択ラッチには消去を実行すべきブロックにのみ“Ｈ”がラッチされることになる。
【００７１】
当該グループについて消去前書き込みが不要の際には、消去実行を確認するステップＳ３からグループアドレスをカウントアップするステップＳ７に移り、ステップＳ８において最終グループが確認されるまで、各グループの消去前書き込みが実行される。
【００７２】
当該グループ内の全ての消去前書き込みが終了すると、ステップＳ４において、ＡＥＮＤ＝Ｈとなり、各グループの一括消去に入る。
【００７３】
ロウ／カラムアドレスを初期化するステップＳ９及び最終グループの最終ブロックアドレスを確認するステップＳ１０を経てベリファイするステップＳ１１、消去するステップＳ１２及びアドレスをカウントアップするステップＳ１３を繰り返し行い、ＡＥＮＤ＝Ｈになると、その確認信号により最終グループを確認するステップＳ１４に移り、その確認信号ＢＥＮＤによりステップＳ１５で消去が終了する。最終グループでなければ、グループアドレスをカウントアップするステップＳ１６に移行してステップＳ２に戻り、前記したように、当該グループについて消去前書き込み及び消去プロセスが実行される。
【００７４】
消去を実行するステップＳ１２においては、図１４（ｂ）に示す消去バイアスをメモリセルに印加する。このため、ロウ／カラムを全て非選択状態にし、ブロック選択のための信号ＭＵＬＴＩＢＬＫを“Ｈ”にする。このようにすれば、図３に示すＧ２、Ｉ６からなる消去選択ラッチに“Ｈ”がラッチされたブロック全てについて、ブロック選択信号ＳＥＬＢＬＫｉが“Ｈ”になる。
【００７５】
このとき、図４に示すソース・ウエルデコーダ１２は、ＳＥＬＢＬＫｉが“Ｈ”になったブロックにのみ、図２に示す内部電源制御回路１１の内部昇圧電位を転送する。したがって、消去選択したブロックにのみ消去バイアスが印加されることになる。このようにして消去選択した複数のブロックを一括消去することができる。
【００７６】
ここで、消去は図８のステップＳ１１においてビットごとにベリファイしながら行う。ベリファイ読み出しにおいて、消去状態にないメモリセルが１ビットでも存在すれば、消去選択した複数のグループの一括消去を再度実行する。ステップＳ１４で最終グループを確認し図８の消去シーケンスを終了する。
【００７７】
前記したステップから明らかなように、この実施例においては、各グループの消去前書き込みを行う際、ステップＳ３にように、必ず各グループの消去実行の確認を行い、あるグループについて消去前書き込みが不要の際にはそのグループをスキップして次のグループに移る。
【００７８】
上記のように、第４の実施例によれば、消去選択された複数のグループが一括して消去されるので消去シーケンスを短時間で完了することができる。
【００７９】
次に、第４の実施例の消去シーケンスに対応するアドレス制御回路の構成について説明する。はじめに、１ブロックごとに消去前書き込みと同時消去及びベリファイ読み出しとを繰り返し行う従来の消去シーケンス用のアドレス制御回路について、図９（ａ）、図９（ｂ）及び図１０を用いて説明する。
【００８０】
図９（ａ）は、ブロックアドレスをカウントアップするアドレス制御回路の構成を示す。例えば、８個のブロックのカウントアップは３段のアドレスバッファ／カウンタ１４、１５、１６により行われる。アドレスバッファ／カウンタの回路構成の一例を図１０に示す。
【００８１】
アドレスバッファ／カウンタは、リセット信号を受けるトランジスタＱ１及びインバータＩ７乃至Ｉ１０からなる第１、第２のラッチ及びトランジスタＱ２乃至Ｑ５からなる第１、第２のトランスファーゲート及びインバータＩ１１で構成されるバイナリカウンタと、ＮＡＮＤゲートＧ８乃至Ｇ１０及びインバータＩ１２から構成されるマルチプレクサと、ＮＡＮＤゲートＧ１１、Ｇ１２及びインバータＩ１３、Ｉ１４から構成される桁上げ回路と、カウントアップのクロック信号ＡＤＶの入力部から構成される。
【００８２】
アドレスバッファ／カウンタは、カウントアップのクロック信号ＡＤＶを受けてバイナリカウンタを動作させる信号ＩＮＣ、ＩＮＣＢを発生させ、図５のシーケンス中は“Ｌ”である信号ＥＲＳＢ及びアドレスパッドからの入力ＩＮ及びバイナリカウンタの出力を受けるマルチプレクサから、内部アドレスを１ビットずつ進める出力信号ＯＵＴを出力する。また、桁上げ回路は内部アドレスビットが桁上がりするたびに信号ＣＡＲＲＹを発生させる。
【００８３】
このようにして、図９（ａ）に示すブロックアドレス制御回路では、カウントアップのクロック信号ＡＤＶにより１ビットずつ増加する内部ブロックアドレスがアドレスバッファ／カウンタ１４、１５、１６の出力信号ＯＵＴとしてデータバスに出力される。
【００８４】
また、ブロックアドレスのカウントアップで桁上げを生じるたびに、最下位ビットのアドレスバッファ／カウンタ１４の信号ＣＡＲＲＹが最上位ビットのアドレスバッファ／カウンタ１６の信号ＣＡＲＲＹへと順に送られるので、最上位ビットのアドレスバッファ／カウンタ１６の信号ＣＡＲＲＹをブロックアドレスのカウントアップが最終アドレスに達したことの判定信号ＢＥＮＤとして用いることができる。
【００８５】
同様に、図９（ｂ）に示すロウ／カラムアドレス制御回路では、カウントアップのクロック信号ＡＤＶにより１ビットずつ増加する内部ロウ／カラムアドレスが、アドレスバッファ／カウンタ１７、１８、１９の出力信号ＯＵＴとしてデータバスに出力され、最上位ビットのアドレスバッファ／カウンタ１９の信号ＣＡＲＲＹをロウ／カラムアドレスのカウントアップが最終アドレスに達したことの判定信号ＡＥＮＤとして用いることができる。
【００８６】
図９（ａ）、図９（ｂ）及び図１０に示すアドレス制御回路を用いれば、１ブロックごとに消去前書き込みと同時消去及びベリファイ読み出しとを繰り返す従来の消去シーケンスに対応することができる。
【００８７】
次に図１１を用いて、チップ内のブロックをいくつかのグループに分け、各グループで消去選択された複数のブロックに対して一括して消去バイアスを印加する第４の実施例に係る消去シーケンスに対応するアドレス制御回路の構成について説明する。
【００８８】
図１１に示すアドレス制御回路は、ロウ／カラムアドレス用のアドレスバッファ／カウンタ２０、２１、２２における最上位ビットの信号ＣＡＲＲＹの出力端子と、ブロックアドレス用のアドレスバッファ／カウンタ２３、２４、２５の信号ＣＡＲＲＹＩＮ及び信号ＣＡＲＲＹとがマルチプレクサ２６乃至３０を介して接続されることにより構成される。ここで、マルチプレクサ２６乃至３０は、セレクトＳが“Ｈ”であれば入力Ａは出力Ｏに接続され、セレクトＳが“Ｌ”であれば入力Ｂは出力Ｏに接続される。
【００８９】
例えば、図１１に示すアドレス制御回路を従来の１ブロックごと消去に用いる場合には、信号１ＢＬＫＥＲＳを“Ｈ”とすれば、図１１に示すアドレス制御回路は図９（ａ）及び図９（ｂ）に示すアドレス制御回路と同じ回路になる。
【００９０】
すなわち、ロウ／カラムアドレスを全てカウントアップしたときにＡＥＮＤ＝Ｈとなり、ブロックはリセット（ａｌｌ“０”）からブロックカウントアップのクロック信号ＢＬＫＡＤＶに応じて１ブロックずつ選択し、全てのブロックを選択するとＢＥＮＤ＝Ｈとなる。
【００９１】
第４の実施例に係る複数グループの一括消去では、図１１の１ＢＬＫＥＲＳを“Ｌ”とする。図１１に示すマルチプレクサ２６乃至３０の接続方法では、最下位ブロックアドレスの１ビットに対応するアドレスバッファ／カウンタ２３の信号ＣＡＲＲＹのみが、ロウ／カラムアドレス用のアドレスバッファ／カウンタ２０、２１、２２の最上位ビットの信号ＣＡＲＲＹに接続されるので、２グループの一括消去バイアスに対応するアドレス制御回路となる。
【００９２】
ロウアドレスとカラムアドレス、及びブロックアドレスの下位１ビットで、ひとつのグループとしてアドレスをカウントアップし、これら全てが選択された時点でＡＥＮＤ＝Ｈとなる。
【００９３】
このため、図８の消去シーケンスにしたがえば、２グループについて消去前書き込みが終了した後に消去サブシーケンスに入る。したがって、両グループの消去選択ラッチに“Ｈ”がラッチされ、消去時は２つのグループが同時に消去バイアスされる。この場合、消去実行判定はブロックアドレスの最下位が変化するたびに実施しなければならない。
【００９４】
このように、図１１に示すアドレス制御回路を用いることにより、チップ内のブロックをいくつかのグループに分け、各グループで消去選択されたグループ内の複数ブロックに同時に消去バイアス印加する第４の実施例に対応することが可能になる。
【００９５】
一度に消去するグループはデコーダ構成にあわせてグループ化される。図１２にメインデコード／サブデコードからなる２段デコード方式のデコード構成を示す。図１２に示す２段デコード方式は、メモリブロック３１乃至３４と、メインデコーダＧ１３と、サブデコーダＧ１４〜Ｇ１７と、インバータＩ１５、Ｉ１６から構成される。同様の構成が図１２の上段に示すように繰り返される。
【００９６】
メインデコーダＧ１３と、サブデコーダＧ１４〜Ｇ１７からなる２段デコード方式をとる場合には、例えば、ブロックアドレスの下位２ビット（ＢＬＫＡＤ［０］、ＢＬＫＡＤ［１］）を用いてメインデコーダで選ばれた４個ずつのブロックがグループ化されるので、４個ずつのブロック単位で一括消去を実施すればよい。
【００９７】
このようにすれば、アドレスだけでなく内部電源もメインデコーダ単位でスイッチさせることができ、フルチップでバイアスするときに比べて内部電源の負荷容量を小さくすることができる。フラッシュメモリでは、一般に、チャージポンプによる昇圧回路が内部電源として用いられるので、内部電源もメインデコーダ単位とすればチップ面積の低減につながる。
【００９８】
第５の実施例について説明する。
【００９９】
図１４（ｃ）に示すコンバージェンス・バイアスを用いて、全ワード線非選択状態でビット線をバイアスし、過消去されたセルに弱く書き込む場合に、複数ブロックのビット線を同時にバイアスすることで消去シーケンスの所要時間を短縮することについて説明する。
【０１００】
セルフコンバージェンスは、ビットごとのベリファイを伴う選択的な書き込みではないので、複数ブロックのカラムに同時にバイアスすれば複数ブロックの一括消去と同様に実行することができる。
【０１０１】
セルフコンバージェンスにおいても複数ブロックの一括消去と同様に、ブロック選択のための信号ＭＵＬＴＩＢＬＫを“Ｈ”とし、複数の消去選択ブロックの対応するカラムを同時に選択する。選択されたカラムに、図１４（ｃ）に示すコンバージェンス・バイアスが同時に印加され、選択されたカラムの過消去されたセルへのセルフコンバージェンス書き込みを一括して実行することができる。
【０１０２】
このように、第５の実施例によれば、セルフコンバージェンス書き込みについても複数ブロックの対応するカラムに同時にコンバージェンス・バイアスを印加することで、消去シーケンスの所要時間を短縮することができる。
【０１０３】
例えば第４の実施例において、バイナリカウンタと桁上げ回路及びマルチプレクサを用いるアドレス制御回路について説明したが、必ずしもこれに限定されるものではない。他の回路構成を用いて同様の機能を実現することができる。
【０１０４】
また、前記不揮発性半導体装置はＮＯＲ型フラッシュメモリとして説明したが、その適用対象は必ずしもＮＯＲ型に限定されるものではない、回路構成と消去シーケンスを多少変更すれば、ＡＮＤ型、ＮＡＮＤ型、ＤＩＮＯＲ型等のフラッシュメモリに対して同様に実施することができる。
【０１０５】
【発明の効果】
以上説明したように本発明の不揮発性半導体装置及びその消去シーケンスによれば、複数ブロックのメモリセルを同時にバイアスし、消去することによって消去時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】本発明の基本的な不揮発性半導体記憶装置の消去シーケンスを示す。
【図２】本発明の第１の実施例に係る不揮発性半導体記憶装置の構成を示す図である。
【図３】本発明の第１の実施例に係る不揮発性半導体記憶装置のブロックデコーダ回路の一例を示す図である。
【図４】本発明の第１の実施例に係る不揮発性半導体記憶装置のブロック選択構成を示す図である。
【図５】本発明の第１の実施例に係る消去シーケンスを示す図である。
【図６】本発明の第２の実施例に係る不揮発性半導体記憶装置の構成を示す図である。
【図７】本発明の第３の実施例に係る不揮発性半導体記憶装置のＥＲＡＳＥパルスを示す図である。
【図８】本発明の第４の実施例に係る消去シーケンスを示す図である。
【図９】従来の消去シーケンス用の不揮発性半導体記憶装置のアドレス制御回路を示す図である。
【図１０】従来の消去シーケンス用の不揮発性半導体記憶装置のアドレスバッファ／カウンタ回路の構成を示す図である。
【図１１】本発明における第４の実施例を実現するアドレス制御回路を示す図である。
【図１２】本発明における第４の実施例を実現する２段デコード方式を示す図である。
【図１３】従来の不揮発性半導体記憶装置の消去シーケンスを示す図である。
【図１４】従来の不揮発性半導体記憶装置のバイアス条件を示す図である。
【図１５】従来の不揮発性半導体記憶装置のセルアレイ構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムでコーダ、４…ブロックデコーダ、５…センスアンプ、６…アドレス制御回路、７…コマンドインターフェース、８…ステートマシン、９…タイマ、１０…プロテクトレジスタ、１１…内部電源制御回路、１２…ソース・ウエルデコーダ、１３…リダンダンシヒューズ、１４−２５…アドレスバッファ／カウンタ、２６−３０…マルチプレクサ、３１−３８…メモリブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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