(57)【特許請求の範囲】
【請求項１】
論理振幅の異なる２つの論理回路のうち、一方の論理回路の出力を他方の論理回路の入力につなげるための入力インターフェイス装置であって、
ソースフォロワ型回路の出力とグランドとの間に定電圧素子を接続したことを特徴とする入力インターフェイス装置。
【請求項２】
前記定電圧素子はダイオードであって、このダイオードのアノード電極は、次段の論理回路の入力部に用いられている電界効果トランジスタのゲート電極と同じ材料によって形成され、当該アノード電極の面積は当該ゲート電極の面積よりも大きくなっていることを特徴とする、請求項１に記載の入力インターフェイス装置。
【請求項３】
前記定電圧素子はダイオードであって、このダイオードのアノード電極のバリアハイトは、次段の論理回路の入力部に用いられている電界効果トランジスタのゲート電極のバリアハイトよりも低くなっていることを特徴とする、請求項１に記載の入力インターフェイス装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は入力インターフェイス装置に関する。特に、Ｓｉ論理回路（ＣＭＯＳ）の出力信号をＧａＡｓ論理回路（ＤＣＦＬ）に入力する際に使用する入力インターフェイス装置に関する。
【０００２】
【従来の技術】
携帯電話を始めとする高周波通信機器では、音声などの低周波信号処理にはＳｉ（シリコン）素子を用い、送受信電波などの高周波信号処理にはＧａＡｓ素子を使用している。近年、ＧａＡｓ素子を用いた信号処理回路においては電力増幅器、低雑音増幅器、スイッチ等のフロントエンド部をワンチップに集積化したＩＣの実用化が進んでおり、この機能制御を行うためのＧａＡｓ論理回路もフロントエンド部と同一ＩＣに集積化されるようになっている。
【０００３】
一方、ＧａＡｓ論理回路は低周波信号処理側で用いられているＳｉ論理回路によって制御される。そのためには、Ｓｉ論理回路の出力信号をＧａＡｓ論理回路へ入力する必要がある。
【０００４】
しかし、Ｓｉ論理回路は、一般にＭＯＳＦＥＴで構成されたＣＭＯＳであり、出力論理振幅（以下、単に論理振幅という）は電源電圧ＶDD（及びグランド電位）である。また、Ｓｉ論理回路は、出力インピーダンスが大きいため、ドライブ電流を大きくとることができない。これに対し、ＧａＡｓ論理回路は、ＭＥＳＦＥＴで構成されたＤＣＦＬ（Direct Coupled FET Logic）の場合、入力論理振幅（以下、単に論理振幅という）は電源電圧ＶDDの値によらず、ＭＥＳＦＥＴのゲートのダイオード特性（以下、ゲートダイオードという）の立ち上がり電圧（及びグランド電位）となる。また、ＧａＡｓ論理回路は、立ち上がり電圧入力時にはゲートダイオードに順方向電流が流入するため、ドライブ電流が必要である。従って、Ｓｉ論理回路の出力とＧａＡｓ論理回路の入力は、直接接続することができず、入力インターフェイス回路が必要となる。なお、一般に、ダイオードの立ち上がり電圧は０.６〜０.７Ｖであるが、以下の説明においては、ゲートダイオードの立ち上がり電圧は０.７Ｖであると仮定する。
【０００５】
このような問題を解決するため、従来においては、図１に示すように、一般にインピーダンス変換回路として使用されているソースフォロワ回路をＳｉ論理回路１の出力段とＧａＡｓ論理回路３の入力段の間に挿入し、入力インターフェイス回路２としている。図１では、Ｓｉ論理回路１の出力段としてｐＭＯＳ４とｎＭＯＳ５を縦列に接続したインバータ型のＣＭＯＳを示しており、ＧａＡｓ論理回路３の入力段としてデプレッション型ＦＥＴ（以下、Ｄ−ＦＥＴという）９とエンハンスメント型ＦＥＴ（以下、Ｅ−ＦＥＴという）１０をカスケードに接続し、Ｄ−ＦＥＴ９のゲートとソースを接続したＤＣＦＬを示している。また、Ｓｉ論理回路１はＳｉ・ＩＣとなっており、入力インターフェイス回路２及びＧａＡｓ論理回路３はＧａＡｓ・ＩＣとしてワンチップ化されている。
【０００６】
図２は、図１の回路から入力インターフェイス回路２のみを取り出したものであって、Ｅ−ＦＥＴ６のドレインに電源電圧ＶDDを印加し、抵抗７，８を介してソースをグランドに接地するとともに、ゲートから入力端子１１を取り出し、直列に接続された抵抗７，８間から出力端子１２を取り出している。この入力インターフェイス回路２は、エンハンスメント型のＦＥＴ６で構成されているため、ソースフォロワ構成とすることで高入力インピーダンス、低出力インピーダンスを実現できる。また、Ｅ−ＦＥＴ６のソース電位を抵抗７，８で分圧して出力することにより、Ｓｉ論理回路１の論理振幅である電源電圧ＶDDを、ＧａＡｓ論理回路３の論理振幅である０.７Ｖに変換している。
【０００７】
電源電圧ＶDD＝３Ｖとしたときの入力インターフェイス回路２の特性を図３に示す。図３に示されているように、この入力インターフェイス回路２では、Ｓｉ論理回路１側からの入力電圧Ｖinが０Ｖ、３Ｖの場合には、ＧａＡｓ論路回路３側への出力電圧Ｖoutはそれぞれ０Ｖ、０.７Ｖとなっており、所望どおりの論理振幅の変換が実現されている。しかも、入力電流Ｉinもほとんど０（入力電圧がＶin＝３Ｖのときに０.３μＡ）であり、高入力インピーダンス（３Ｖ／０.３μＡ＝１０ＭΩ）となっている。
【０００８】
【発明が解決しようとする課題】
近年、Ｓｉ論理回路においては、微細加工技術の進歩により電源電圧が２Ｖで駆動するものが実用化されてきている。そのため、ＧａＡｓのフロントエンドＩＣを制御するＳｉ論理回路は、現在２Ｖで駆動するものと３Ｖで駆動するものが混在している。
【０００９】
ところが、従来の入力インターフェイス回路では、この２Ｖ駆動のＳｉ論理回路と３Ｖ駆動のＳｉ論理回路の両者に同時に対応することはできない。すなわち、３Ｖ駆動のＳｉ論理回路を対象に設計した入力インターフェイス回路に２Ｖ駆動のＳｉ論理回路を接続すると、図３から分かるように、入力インターフェイス回路の出力電圧Ｖoutは０.４Ｖ程度までしか上昇しない。そのため、ＧａＡｓ論理回路は正常な動作を行わない。
【００１０】
逆に、２Ｖ駆動のＳｉ論理回路を対象に設計した入力インターフェイス回路に３Ｖ駆動のＳｉ論理回路を接続すると、図４に示すように、入力インターフェイス回路のオープン出力電圧は１Ｖ程度に上昇する。よって、ＧａＡｓ論理回路の入力段のＥ−ＦＥＴのゲートダイオードには、入力インターフェイス回路の出力電圧を０.７Ｖ程度にクランプするために大電流が流れる。よって、回路の信頼性が低下し、最悪の場合には、ＧａＡｓ論理回路のＦＥＴの破壊に至る。
【００１１】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、論理振幅（駆動電圧）の異なる複数のＳｉ論理回路に対応可能な入力インターフェイス装置を提供することにある。
【００１２】
【発明の開示】
本発明の入力インターフェイス装置は、論理振幅の異なる２つの論理回路のうち、一方の論理回路の出力を他方の論理回路の入力につなげるための入力インターフェイス装置であって、ソースフォロワ型回路の出力とグランドとの間に定電圧素子を接続したことを特徴としている。
【００１３】
本発明の入力インターフェイス装置にあっては、定電圧素子の定電圧値たとえば定電圧ダイオードの降伏電圧を、入力インターフェイス装置の次段に接続される論理回路の論理振幅と等しくしておく。そして、入力インターフェイス装置の前段に最も論理振幅の小さな論理回路が接続された場合でも、入力インターフェイス装置のソースフォロア型回路から出力される電圧が、次段の論理回路の論理振幅よりも大きくなるようにすれば、前段の論理回路の論理振幅によらず入力インターフェイス装置から次段の論理回路へ出力する電圧を次段の論理回路の論理振幅に適合させることができる。
【００１４】
従って、本発明の入力インターフェイス装置によれば、論理振幅の異なる複数の前段論理回路に対して入力インターフェイス装置を共用化することができる。
【００１５】
また、上記入力インターフェイス装置においては、前記定電圧素子としてダイオードを用い、このダイオードのアノード電極を、次段の論理回路の入力部に用いられている電界効果トランジスタのゲート電極と同じ材料によって形成し、当該アノード電極の面積を当該ゲート電極の面積よりも大きくするとよい。
【００１６】
定電圧ダイオードのアノード電極面積を次段の電界効果トランジスタのゲート電極面積よりも大きくすると、定電圧ダイオードに流れる電流を多くして次段の論理回路に流れる電流を少なくすることができ、論理回路の信頼性を向上させることができる。
【００１７】
また、上記インターフェイス装置においては、前記定電圧素子としてダイオードを用いた場合に、このダイオードのアノード電極のバリアハイトを、次段の論理装置の入力部に用いられている電界効果トランジスタのゲート電極のバリアハイトよりも低くするとよい。
【００１８】
定電圧ダイオードのバリアハイトを低くすると、定電圧ダイオードの面積を大きくすることなく定電圧ダイオードに流れる電流を多くして次段の論理回路に流れる電流を少なくすることができ、論理回路の信頼性を向上させることができる。しかも、定電圧ダイオードのアノード電極を大きくする必要がないので、入力インターフェイス装置を小型集積化することができ、コストダウンも図れる。
【００１９】
【発明の実施の形態】
図５は本発明の一実施形態によるＳｉ論理回路１とＧａＡｓ論理回路３を接続する入力インターフェイス回路２１の構成を示す回路図である。なお、従来例の構成と同一部分には、同一の符号を付すことによって、説明の繰り返しを省略する。
【００２０】
この入力インターフェイス回路２１は、ソースフォロワ型Ｅ−ＦＥＴ（従来の入力インターフェイス回路２にあたるもの）の分圧用の抵抗７，８間から引き出された出力端子１２に定電圧ダイオード（１３）のアノードを接続し、定電圧ダイオード（１３）のカソードをグランド（ＧＮＤ）に接続している。ここで、Ｅ−ＦＥＴ６としては、ＧａＡｓＭＥＳＦＥＴを用い、定電圧ダイオードとしては、ショットキーバリアダイオード（ＳＢＤ）１３を用いている。
【００２１】
また、Ｓｉ論理回路１の出力段は、ＣＭＯＳによって構成されており、ＧａＡｓ論理回路３の入力段は、ＤＣＦＬによって構成されている。ここで、Ｓｉ論理回路１と入力インターフェイス回路２１は別チップとなっているが、入力インターフェイス回路２１とＧａＡｓ論理回路３とはワンチップに形成されている。
【００２２】
しかして、この入力インターフェイス回路２１を２Ｖ駆動のＳｉ論理回路１を対象に設計し、Ｓｉ論理回路１からの出力電圧が２ＶのときにＥ−ＦＥＴ６のソース電圧を抵抗７，８で分圧したものが０.７Ｖ以上になるようにし、ショットキーバリアダイオード１３の立ち上がり電圧が約０.７Ｖとなるようにしておけば、入力インターフェイス回路２１のオープン出力電圧は、図６に示すように、入力電圧Ｖinが２Ｖ以上ではショットキーバリアダイオード１３の立ち上がり電圧（＝約０.７Ｖ）にクランプされる。よって、２Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２１に接続している場合でも、３Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２１に接続している場合でも、入力インターフェイス回路２１からＧａＡｓ論理回路３に加わる電圧は約０.７Ｖとなり、従来のように１Ｖ程度にまで上昇することはない。従って、この入力インターフェイス回路２１は、２Ｖ駆動のＳｉ論理回路１にも３Ｖ駆動のＳｉ論理回路１にも用いることができ、入力インターフェイス回路２１に汎用性を持たせることができる。
【００２３】
従って、本発明の入力インターフェイス回路２１を２Ｖ駆動のＳｉ論理回路１を対象に設計しておけば、それ以上の駆動電圧をもつＳｉ論理回路１にも対応可能となるので、従来のように異なる論理振幅をもつＳｉ論理回路１毎に、それぞれに対応させて入力インターフェイス回路２１のみが異なるＧａＡｓ・ＩＣを数品種も作る必要が無くなり、ただ一品種のみで済む。これは、半導体産業においては、量産性の向上、すなわちコストダウンにつながる利点となる。
【００２４】
また、この実施形態では、入力インターフェイス回路２１に用いられているショットキーバリアダイオード１３のアノード電極と、次段のＧａＡｓ論理回路３に用いられているＥ−ＦＥＴ１０のゲート電極とを同じショットキー金属によって形成している。すなわち、ショットキーバリアダイオード１３のアノード電極のバリアハイト（バリア障壁高さ）と、次段のＧａＡｓ論理回路３に用いられているＥ−ＦＥＴ１０のゲート電極のバリアハイトとを等しくしている。しかも、ショットキーバリアダイオード１３のアノード電極の面積は、次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電極の面積より十分大きくしている。従って、ショットキーバリアダイオード１３の直列抵抗を低減することができ、同じ印加電圧Ｖであれば、図７に示すように、ショットキーバリアダイオード（ＳＢＤ）１３に流れる電流Ｉよりも次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０に流れ込む電流Ｉを小さくして論理回路の信頼性を向上させることができる。
【００２５】
（第２の実施形態）
この実施形態の入力インターフェイス回路２１の回路構成は第１の実施形態と同じであるが、この実施形態では、入力インターフェイス回路２１に用いているショットキーバリアダイオード１３のアノード電極の面積と、次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０（ＧａＡｓＭＥＳＦＥＴ）のゲート電極の面積とをほぼ等しくしている。さらに、ショットキーバリアダイオード１３のアノード電極のバリアハイトを、ＧａＡｓ論理回路３のＥ−ＦＥＴ１０のゲート電極のバリアハイトよりも低くしている。このためには、ショットキーバリアダイオード１３のアノード電極とＥ−ＦＥＴ１０のゲート電極とを、例えば異なるショットキー金属によって形成すればよい。
【００２６】
この実施形態にあっても、入力インターフェイス回路２１のオープン出力電圧は、図８に示すように、入力電圧Ｖinが２Ｖ以上ではショットキーバリアダイオード１３の立ち上がり電圧（＝約０.６Ｖ）にクランプされる。よって、２Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２１に接続している場合でも、３Ｖ駆動のＳｉ論理回路１を入力インターフェイス回路２１に接続している場合でも、入力インターフェイス回路２１からＧａＡｓ論理回路３に加わる電圧は約０.６Ｖとなり、ほぼその論理振幅に保たれる。従って、この入力インターフェイス回路２１も、２Ｖ駆動のＳｉ論理回路１にも３ＶのＳｉ論理回路１にも用いることができ、入力インターフェイス回路２１に汎用性を持たせることができる。
【００２７】
また、この実施形態では、ショットキーバリアダイオード１３のアノード電極のバリアハイトを次段のＧａＡｓ論理回路３に用いられているＥ−ＦＥＴ１０のゲート電極のバリアハイトよりも低くしているから、図９に示すように、ショットキーバリアダイオード１３の立ち上がり電圧（例えば、約０.６Ｖ）では、次段のＥ−ＦＥＴ１０のゲートダイオードは完全に立ち上がっておらず、順方向抵抗は非常に高い状態にある。よって、第１の実施形態のようにショットキーバリアダイオード１３のアノード電極面積を次段のＥ−ＦＥＴ１０のゲート電極面積より特に大きくしなくても、ショットキーバリアダイオード１３に大きな電流を流して次段のＧａＡｓ論理回路３のＥ−ＦＥＴ１０に流れ込む電流Ｉを小さくできる。従って、ショットキーバリアダイオード１３の面積を小さくでき、ＩＣの小型化とコストダウンにつながる。
【００２８】
なお、上記実施形態では、例としてＧａＡｓＭＥＳＦＥＴとショットキーバリアダイオードの場合について説明したが、ＧａＡｓの代わりに他の化合物半導体を用いた場合、ＭＥＳＦＥＴとショットキーバリアダイオードの代わりにｐｎ接合ＦＥＴとｐｎ接合ダイオードを用いた場合においても、本発明で示したソースフォロワ型入力インターフェイス回路を使用する場合には、全て適用することが可能である。
【図面の簡単な説明】
【図１】従来の入力インターフェイス回路によって接続されたＳｉ論理回路とＧａＡｓ論理回路とを示す回路図である。
【図２】同上の入力インターフェイス回路を示す回路図である。
【図３】３Ｖ駆動用のＳｉ論理回路を対象とする入力インターフェイス回路の入出力特性を示す図である。
【図４】２Ｖ駆動用のＳｉ論理回路を対象とする入力インターフェイス回路の入出力特性を示す図である。
【図５】本発明の一実施形態による入力インターフェイス回路により接続されるＳｉ論理回路とＧａＡｓ論理回路を示す回路図である。
【図６】同上の入力インターフェイス回路の入出力特性を示す図である。
【図７】同上の入力インターフェイス回路のショットキーバリアダイオードの電圧−電流特性と、次段のＧａＡｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−電流特性を示す図である。
【図８】本発明の別な実施形態による入力インターフェイス回路の入出力特性を示す図である。
【図９】同上の入力インターフェイス回路のショットキーバリアダイオードの電圧−電流特性と、次段のＧａＡｓ論理回路のＥ−ＦＥＴ（ゲートダイオード）の電圧−電流特性を示す図である。
【符号の説明】
１  Ｓｉ論理回路
３  ＧａＡｓ論理回路
６  エンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）
７，８  抵抗
１０  ＧａＡｓ論理回路のＥ−ＦＥＴ
１１  入力端子
１２  出力端子
１３  ショットキーバリアダイオード
２１  入力インターフェイス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図７】
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【図９】
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