(57)【特許請求の範囲】
【請求項１】
ＰＮ接合ダイオードの負荷抵抗を有し、前記負荷抵抗が抵抗負荷型スタティック記憶セル回路に用いられる半導体装置であって、
前記負荷抵抗は不純物を含むポリシリコン膜で形成され、
ＰＮ接合部近傍のＮ型不純物の濃度はＰＮ接合部から離れるほど低くなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、高抵抗負荷型スタティック記憶セルを用いた半導体装置、特に高集積度のＳＲＡＭに用いる構造に関する。
【０００２】
【従来の技術】
ＳＲＡＭには、図２に示す様にｎＭＯＳを６個用いた６素子スタティック記憶セルを持つもの、図３に示すようにｎＭＯＳ・ｐＭＯＳを組合せ低消費電力を狙ったＣＭＯＳスタティック記憶セル６素子を持つもの、また図４に示す様に大容量・高集積に適した抵抗負荷型スタティック記憶セル４素子を持つもの等がある。
【０００３】
このうち、抵抗負荷型スタティック記憶セルは、集積度をあげるために負荷抵抗を基板中に形成するのではなく、高抵抗配線材を用いて配線上に形成することが行われている。
【０００４】
この高抵抗配線材料としては、ノンドープのポリシリコン膜やアモルファスシリコン膜を用いた物、薄く伝導不純物をドープしたポリシリコン膜・アモルファスシリコン膜を用いた物、また逆方向ダイオードを用いた物等があった。
【０００５】
【発明が解決しようとする課題】
ところが、ノンドープのポリシリコン膜・アモルファスシリコン膜は抵抗が高く、特に高温での使用条件下に於いては駆動トランジスタのオフ時のリーク電流を決める寄生抵抗より負荷抵抗の方が大きくなるという事態が生じ、データの保持が出来なくなってしまうことが起きる。
【０００６】
また、導電型不純物をドープしたポリシリコン膜・アモルファスシリコン膜の抵抗制御は非常に困難で、例えばイオン注入により抵抗値を制御しようとすると、図５に示すようにドーズ量の微量の変化で急激に抵抗値が変化したり、抵抗値のばらつきが大きかったりする。さらに、４００℃程度の加熱工程が入る度にその抵抗値が桁の単位で落ちていくという欠点を有する。
【０００７】
また、逆方向ダイオードを用いた場合は同一印加電圧条件下に於いてはその抵抗値の安定性は高く、ばらつきも小さく、さらに加熱工程に対する安定性も高いが、ポリシリコン膜やアモルファスシリコン膜の抵抗に比べて図６に示すように抵抗値の印加電圧依存性が大きく、一般に用いられている電源電圧の５Ｖを基準にすると、１Ｖの印加電圧条件下では抵抗値が数百倍程度になってしまう。
【０００８】
そこで本発明は、このような課題を解決するものでダイオード型抵抗の抵抗値の印加電圧依存性を小さくさせることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、ＰＮ接合ダイオードの負荷抵抗を有する半導体装置であって、前記負荷抵抗は不純物を含むポリシリコン膜で形成され、ＰＮ接合部近傍のＮ型不純物の濃度はＰＮ接合部から離れるほど低くなることを特徴とする。また、本発明の半導体装置は、前記負荷抵抗が抵抗負荷型スタティック記憶セル回路に用いられることを特徴とする。
【００１０】
【実施例】
以下、実施例として本発明の半導体装置の導電型不純物分布の１例を図１に示す。また、図７〜図１５に図１に示す半導体装置を用いたＳＲＡＭセルの請求項２に従った主な製造工程毎の断面図を示す。
【００１１】
以下、図７〜図１５にしたがって本発明の半導体装置の構造及び製造方法を説明する。
【００１２】
はじめに図７に示すように、シリコン基板１００にボロンを、６０ＫｅＶの加速エネルギーで、ドーズ量１×１０13ｃｍ-2イオン注入し、１１００〜１２００℃・１０〜１５時間の条件でアニールを行いＰウエル１０１を形成する。
【００１３】
次に図８に示すように、ＬＯＣＯＳ酸化膜１０２を形成し、ゲート酸化膜１０３を１５〜２０ｎｍ形成した後、しきい値調整のためにチャンネルドープを、ボロンを８０ＫｅＶの加速エネルギーで３×１０12〜４×１０12ｃｍ-2のドーズ量のイオン注入を行うことにより、しきい値電圧を０．７〜０．８Ｖに調整する。その後、ポリシリコン膜をＣＶＤ法により４００〜５００ｎｍデポジションし、燐の熱拡散によりシート抵抗で１０〜１００Ω／□となるようにした後、フォトリソグラフィー・エッチングにより、ゲート電極１０４・ポリシリコン配線１０５に加工する。
【００１４】
その後、図９に示すように、燐を１４０ＫｅＶの加速電圧で２×１０13〜３×１０13ｃｍ-2のドーズ条件でイオン注入し、ＮＭＯＳのドレイン・ソースのオフセット部１０６を形成する。
【００１５】
さらに、サイドウオール１０７形成後、ひ素を８０ＫｅＶの加速電圧で、６×１０15ｃｍ-2のドーズ量イオン注入することにより、ソース・ドレイン部１０８を形成する。
【００１６】
そして図１０に示すように、絶縁層間膜１０９をＣＶＤ法により２００〜４００ｎｍ形成後、コンタクトを形成する箇所にフォトリソグラフィー・エッチングにより穴を開け、負荷抵抗とするためのポリシリコン膜１１０をＣＶＤ法により７００〜１０００ｎｍデポジションする。
【００１７】
その後、図１１に示すように酸化シリコン膜１１１を１μｍデポジションし、フォトリソグラフィー工程・エッチング工程によりパタニングする。
【００１８】
さらに、図１２に示すように、ＳＯＧ膜１１２を塗布し不活性雰囲気中で８００〜１０００℃でベークする。また、この工程は請求項３で示すようにＢＰＳＧ膜等を５００〜１０００ｎｍデポジションし、９００〜１０００℃でリフローする事に依っても可能である。
【００１９】
そして、最大膜厚が５００ｎｍとなるようにエッチバックを行なうことにより、図１３の構造のイオン注入透過膜１１３が得られる。この後、イオン注入透過膜１１３の厚い酸化膜中に不純物濃度のピークが来るような注入エネルギーで、燐のイオン注入を行なう。本実施例に於いては、３５０ＫｅＶの加速エネルギーでドーズ量１Ｅ１３ｃｍ-2だけイオン注入する。
【００２０】
その後図１４に示すように、酸化シリコンとポリシリコンのエッチング選択比の高いエッチング方法、例えばウエットエッチ等で表面の酸化シリコンをすべて除去し、フォトレジストでマスクし、ボロンを５０ＫｅＶの加速エネルギー・６Ｅ１４ｃｍ-2のドーズ量でイオン注入し、ＰＮ接合を形成する。
【００２１】
そして、フォトリソグラフィー・エッチング工程により、負荷抵抗となるポリシリコン配線１１４を幅１μｍとなるように加工する。
【００２２】
その後、図１５に示すように層間絶縁膜１１５を形成後、コンタクトホールを形成し、Ｎ+コンタクト形成領域１１７にフォトレジスト開口を形成し、加速エネルギー８０ＫｅＶ、ドーズ量１Ｅ１４ｃｍ-2の条件で燐をイオン注入する。その後、アルミ配線１１６を施すことにより、２Ｖの印加電圧で負荷抵抗が約１００ＧΩとなる、半導体装置が得られる。
【００２３】
この半導体装置のダイオード型の抵抗は、従来の物と異なりダイオード一つ当りに加わる印加電圧が小さくすることができるために、実質的な抵抗値の印加電圧依存性を小さくすることができ、５Ｖ印加時と１Ｖ印加時の抵抗変化は従来の物が２桁以上の変化を示したのに対し、本実施例に示すような構造の半導体装置に於いては、抵抗の変化が約１桁に抑えることが出来るようになった。これにより、ダイオード型の抵抗の唯一の欠点であった、抵抗値の電圧依存性を小さくすることが可能となった。
【００２４】
従って本発明の構造を用いれば、負荷抵抗の抵抗値の制御が簡単になったため、高集積度の抵抗負荷型のＳＲＡＭが、容易に得られるようになった。
【００２５】
【発明の効果】
本発明を用いることにより、イオン注入により制御性よくばらつきの小さな高抵抗体が得られるために、集積度の高い高抵抗負荷型のスタティック記憶セルが容易に得られるようになった。
【図面の簡単な説明】
【図１】  本発明の１実施例の導電型不純物の分布を表わす図。
【図２】  ＮＭＯＳを用いた、６素子スタティック記憶セルの回路図。
【図３】  ＣＭＯＳスタティック記憶セルの回路図。
【図４】  抵抗負荷型スタティック記憶セルの回路図。
【図５】  ポリシリコン抵抗の抵抗値のドーズ量依存性を示す図。
【図６】  ポリシリコン抵抗とポリシリコン逆接続ダイオード型抵抗の抵抗値の印加電圧依存性を示す図。
【図７】  本発明の１実施例の主な製造過程の断面図。
【図８】  本発明の１実施例の主な製造過程の断面図。
【図９】  本発明の１実施例の主な製造過程の断面図。
【図１０】  本発明の１実施例の主な製造過程の断面図。
【図１１】  本発明の１実施例の主な製造過程の断面図。
【図１２】  本発明の１実施例の主な製造過程の断面図。
【図１３】  本発明の１実施例の主な製造過程の断面図。
【図１４】  本発明の１実施例の主な製造過程の断面図。
【図１５】  本発明の１実施例の主な製造過程の断面図。
【符号の説明】
１００  ．．．シリコン基板
１０１  ．．．Ｐウエル
１０２  ．．．ＬＯＣＯＳ酸化膜
１０３  ．．．ゲート酸化膜
１０４  ．．．ゲート電極
１０５  ．．．ポリシリコン配線
１０６  ．．．ソース・ドレインオフセット
１０７  ．．．サイドウオール
１０８  ．．．ソース・ドレインコンタクト拡散部
１０９  ．．．層間絶縁膜
１１０  ．．．ポリシリコン膜
１１１  ．．．酸化シリコン膜
１１２  ．．．ＳＯＧ膜
１１３  ．．．イオン注入透過膜
１１４  ．．．ポリシリコン配線
１１５  ．．．層間絶縁膜
１１６  ．．．アルミ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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