(57)【特許請求の範囲】
【請求項１】
メインデバイスと、夫々第１乃至第ｎ（ｎは２以上の自然数）の電圧により動作する第１乃至第ｎの周辺デバイスと、前記メインデバイスと前記第１乃至第ｎの周辺デバイスとを相互に接続し前記メインデバイスと前記第１乃至第ｎの周辺デバイスとの間で信号を伝送するバスと、を有する集積回路において、前記メインデバイスは、メインデバイス用電圧により動作しハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しい信号を生成する主回路と、前記第１乃至第ｎの電圧が入力されこの第１乃至第ｎの電圧から前記主回路から出力される電源切替制御信号に基づいて第ｋ（ｋは１乃至ｎの自然数）の電圧を選択して出力する電源切替回路と、前記メインデバイス用電圧及び前記電源切替回路から出力された第ｋの電圧が印加され、前記主回路から前記ハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号に変換して前記バスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記バスを介してハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しい信号に変換して前記主回路に対して出力するバス回路と、を有することを特徴とする集積回路。
【請求項２】
前記信号がデータ信号を含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記信号がアドレス信号を含むことを特徴とする請求項１又は２に記載の集積回路。
【請求項４】
前記バス回路は、その入力端子が前記主回路に接続されると共にその出力端子が前記バスに接続され前記電源切替回路から出力された第ｋの電圧が印加され、その動作時には前記主回路から前記ハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号に変換して前記バスを介して前記第ｋの周辺デバイスに対して出力し、その非動作時には前記出力端子がハイインピーダンス状態となる出力バッファ部と、その入力端子が前記バスに接続されると共にその出力端子が前記主回路に接続され、前記メインデバイス用電圧が印加され前記第ｋの周辺デバイスから前記バスを介してハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しい信号に変換して前記主回路に入力する入力バッファ部と、前記出力バッファ部の出力端子及び前記バスに接続され前記出力バッファ部の非動作時においてこの出力バッファ部の出力レベル値を保持するバスフォルダ部と、を有することを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
【請求項５】
メインデバイスと、夫々第１乃至第ｎ（ｎは２以上の自然数）の電圧により動作する第１乃至第ｎの周辺デバイスと、前記メインデバイスと前記第１乃至第ｎの周辺デバイスとを相互に接続し前記メインデバイスと前記第１乃至第ｎの周辺デバイスとの間で夫々データ信号及びアドレス信号を伝送するデータバス及びアドレスバスと、を有する集積回路において、前記メインデバイスは、メインデバイス用電圧により動作しハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいデータ信号及びアドレス信号を生成する主回路と、前記第１乃至第ｎの電圧が入力されこの第１乃至第ｎの電圧から前記主回路から出力される電源切替制御信号に基づいて第ｋ（ｋは１乃至ｎの自然数）の電圧を選択して出力する電源切替回路と、前記メインデバイス用電圧及び前記電源切替回路から出力された第ｋの電圧が印加され、前記主回路から前記ハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいデータ信号が入力されこのデータ信号をハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しいデータ信号に変換して前記データバスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記データバスを介してハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しいデータ信号が入力されこのデータ信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しいデータ信号に変換して前記主回路に対して出力するデータバス回路と、アドレス電圧が印加され、前記主回路からハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいアドレス信号が入力されこのアドレス信号をハイレベルとロウレベルとの間の電位差が前記アドレス電圧に等しいアドレス信号に変換して前記アドレスバスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記アドレスバスを介してハイレベルとロウレベルとの間の電位差が前記アドレス電圧に等しいアドレス信号が入力されこのアドレス信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しいアドレス信号に変換して前記主回路に対して出力するアドレスバス回路と、を有することを特徴とする集積回路。
【請求項６】
前記主回路が夫々第１乃至第ｎの周辺デバイスの動作を有効にする第１乃至第ｎの周辺デバイス制御信号を出力するものであり、前記メインデバイスが前記第ｋの周辺デバイスと信号のやりとりを行う際に、前記主回路が前記第ｋの周辺デバイスに対して第ｋの周辺デバイス制御信号を出力し、前記第ｋの周辺デバイスの動作を有効にすることを特徴とする請求項１乃至５のいずれか１項に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メインデバイスと複数の周辺デバイスとがバスによって接続され、前記メインデバイス及び周辺デバイスのうち２以上のデバイスの動作電圧が相互に異なる集積回路に関する。
【０００２】
【従来の技術】
従来より、メインデバイス及び複数の周辺デバイスが設けられ、これらがバスによって相互に接続された集積回路が使用されている。図１０は従来の集積回路を示すブロック図である。図１０に示すように、この従来の集積回路においては、メインデバイス１０４が設けられ、例えば３個の周辺デバイス１０１乃至１０３が設けられ、メインデバイス１０４及び周辺デバイス１０１乃至１０３を相互に接続し、これらのデバイス間でアドレス信号及びデータ信号を伝送するアドレスデータバス１０５が設けられている。
【０００３】
メインデバイス１０４は電圧がＶＤＤ０の電源電圧（以下、電圧ＶＤＤ０という）が供給され、この電圧ＶＤＤ０により動作するものである。アドレスデータバス１０５は、メインデバイス１０４を介して電圧がＶＤＤの電源電圧（以下、電圧ＶＤＤという）が供給され、この電圧ＶＤＤにより動作するものである。また、周辺デバイス１０１は電圧がＶＤＤ１の電源電圧（以下、電圧ＶＤＤ１という）が供給され、この電圧ＶＤＤ１により動作し、周辺デバイス１０２は電圧がＶＤＤ２の電源電圧（以下、電圧ＶＤＤ２という）が供給され、この電圧ＶＤＤ２により動作し、周辺デバイス１０３は電圧がＶＤＤ３の電源電圧（以下、電圧ＶＤＤ３という）が供給され、この電圧ＶＤＤ３により動作するものである。
【０００４】
また、メインデバイス１０４は、アドレスデータバス１０５を介さずに、周辺デバイス１０１乃至１０３に対して、周辺デバイス制御信号ＥＮ１０１乃至ＥＮ１０３を出力する。周辺デバイス制御信号ＥＮ１０１乃至ＥＮ１０３は、夫々周辺デバイス１０１乃至１０３の動作を有効にするための信号である。メインデバイス１０４は周辺デバイス制御信号ＥＮ１０１乃至ＥＮ１０３を各周辺デバイスの動作に応じて供給する。
【０００５】
このような集積回路においては、メインデバイス１０４は、例えば周辺デバイス制御信号ＥＮ１０１を出力し、周辺デバイス１０１の動作を有効にした上で、アドレスデータバス１０５を介して周辺デバイス１０１との間でアドレス信号及びデータ信号のやりとりを行う。同様にして、周辺デバイス１０２及び１０３ともアドレス信号及びデータ信号のやりとりを行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。図１０に示す集積回路においては、メインデバイス１０４と周辺デバイス１０１乃至１０３とをアドレスデータバス１０５を介して相互に接続しているため、各周辺デバイス１０１乃至１０３及びメインデバイス１０４の動作電圧は、同一の電圧にする必要がある。例えば、周辺デバイス１０１及び１０２が１．５〜３．０Ｖの電圧範囲で動作するデバイスであり、周辺デバイス１０３が３．０Ｖの電圧で動作するデバイスである場合は、メインデバイス１０４、アドレスデータバス１０５及び全ての周辺デバイス（周辺デバイス１０１乃至１０３）の電源電圧、即ち、ＶＤＤ０、ＶＤＤ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の各電源電圧を、３．０Ｖに統一する必要がある。
【０００７】
これにより、周辺デバイス１０１及び１０２は１．５Ｖの低電圧で動作可能にもかかわらず、周辺デバイス１０３の動作電圧が３．０Ｖであるため、３．０Ｖの電源電圧で動作させる必要が生じる。このため、電圧ＶＤＤ１及びＶＤＤ２を１．５Ｖとする場合と比較して、周辺デバイス１０１及び１０２の消費電力が増加する。
【０００８】
また、例えば、周辺デバイス１０１の動作電圧（ＶＤＤ１）及び周辺デバイス１０２の動作電圧（ＶＤＤ２）が１．５Ｖであり、周辺デバイス１０３の動作電圧（ＶＤＤ３）が３．０Ｖである場合等、電圧ＶＤＤ１乃至ＶＤＤ３の間で共通する電圧範囲がない場合は、周辺デバイス１０１乃至１０３とメインデバイス１０４との間に、夫々レベルシフト回路等の受け渡しを行う信号の電圧調整手段を設ける必要がある。例えば、図１０に示す集積回路の場合は、周辺デバイス１０１乃至１０３に対応するように、レベルシフト回路を合計３個設ける必要がある。これにより、集積回路のコストが増大すると共に、集積回路の小型化が阻害される。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、メインデバイスと複数の周辺デバイスとがバスによって接続された集積回路において、メインデバイス及び各周辺デバイスの動作電圧を相互に異ならせて動作させることができ、周辺デバイスごとにレベルシフト回路等の電圧調整手段を設ける必要がない集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る集積回路は、メインデバイスと、夫々第１乃至第ｎ（ｎは２以上の自然数）の電圧により動作する第１乃至第ｎの周辺デバイスと、前記メインデバイスと前記第１乃至第ｎの周辺デバイスとを相互に接続し前記メインデバイスと前記第１乃至第ｎの周辺デバイスとの間で信号を伝送するバスと、を有する集積回路において、前記メインデバイスは、メインデバイス用電圧により動作しハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しい信号を生成する主回路と、前記第１乃至第ｎの電圧が入力されこの第１乃至第ｎの電圧から前記主回路から出力される電源切替制御信号に基づいて第ｋ（ｋは１乃至ｎの自然数）の電圧を選択して出力する電源切替回路と、前記メインデバイス用電圧及び前記電源切替回路から出力された第ｋの電圧が印加され、前記主回路から前記ハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号に変換して前記バスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記バスを介してハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しい信号が入力されこの信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しい信号に変換して前記主回路に対して出力するバス回路と、を有することを特徴とする。
【００１１】
本発明においては、メインデバイスに電源切替回路を設け、メインデバイスが第ｋの周辺デバイスとの間で信号をやりとりする際に、電源切替回路が第１乃至第ｎの電圧から第ｋの電圧を選択してバス回路に対して出力し、バス回路が、ハイレベルとロウレベルとの間の電位差がメインデバイス用電圧である信号と、電位差が第ｋの電圧である信号とを相互に変換する。これにより、メインデバイスと各周辺デバイスとの間でやりとりされる信号の電位差が、各周辺デバイスの動作電圧に等しくなる。このため、周辺デバイスの動作電圧を他の周辺デバイス及びメインデバイスの動作電圧と無関係に任意の電圧に設定しても、この周辺デバイスとメインデバイスとの間の信号のやりとりに支障をきたすことがない。この結果、周辺デバイスごとにレベルシフト回路等を設けることなく、メインデバイス及び各周辺デバイスの動作電圧を相互に異ならせて動作させることができ、集積回路の大型化を防止すると共に、集積回路の消費電力を最小量に抑えることができる。
【００１２】
本発明に係る他の集積回路は、メインデバイスと、夫々第１乃至第ｎ（ｎは２以上の自然数）の電圧により動作する第１乃至第ｎの周辺デバイスと、前記メインデバイスと前記第１乃至第ｎの周辺デバイスとを相互に接続し前記メインデバイスと前記第１乃至第ｎの周辺デバイスとの間で夫々データ信号及びアドレス信号を伝送するデータバス及びアドレスバスと、を有する集積回路において、前記メインデバイスは、メインデバイス用電圧により動作しハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいデータ信号及びアドレス信号を生成する主回路と、前記第１乃至第ｎの電圧が入力されこの第１乃至第ｎの電圧から前記主回路から出力される電源切替制御信号に基づいて第ｋ（ｋは１乃至ｎの自然数）の電圧を選択して出力する電源切替回路と、前記メインデバイス用電圧及び前記電源切替回路から出力された第ｋの電圧が印加され、前記主回路から前記ハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいデータ信号が入力されこのデータ信号をハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しいデータ信号に変換して前記データバスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記データバスを介してハイレベルとロウレベルとの間の電位差が前記第ｋの電圧に等しいデータ信号が入力されこのデータ信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しいデータ信号に変換して前記主回路に対して出力するデータバス回路と、アドレス電圧が印加され、前記主回路からハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧と等しいアドレス信号が入力されこのアドレス信号をハイレベルとロウレベルとの間の電位差が前記アドレス電圧に等しいアドレス信号に変換して前記アドレスバスを介して前記第１乃至ｎの周辺デバイスのうち第ｋの周辺デバイスに対して出力すると共に、前記第ｋの周辺デバイスから前記アドレスバスを介してハイレベルとロウレベルとの間の電位差が前記アドレス電圧に等しいアドレス信号が入力されこのアドレス信号をハイレベルとロウレベルとの間の電位差が前記メインデバイス用電圧に等しいアドレス信号に変換して前記主回路に対して出力するアドレスバス回路と、を有することを特徴とする。
【００１３】
また、前記主回路が夫々第１乃至第ｎの周辺デバイスの動作を有効にする第１乃至第ｎの周辺デバイス制御信号を出力するものであり、前記メインデバイスが前記第ｋの周辺デバイスと信号のやりとりを行う際に、前記主回路が前記第ｋの周辺デバイスに対して第ｋの周辺デバイス制御信号を出力し、前記第ｋの周辺デバイスの動作を有効にすることが好ましい。
【００１４】
これにより、メインデバイスと信号のやりとりを行う周辺デバイスの動作のみを有効にし、他の周辺デバイスの動作を無効とすることができる。この結果、メインデバイスとの間で信号のやりとりを行っていない周辺デバイスが誤動作することを防止できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本第１実施例に係る集積回路を示すブロック図であり、図２は図１に示すメインデバイスを示すブロック図であり、図３は図２に示す電源切替回路を示す回路図であり、図４は図２に示すアドレスデータバス回路を示すブロック図であり、図５は図４に示す出力バッファ部を示す回路図であり、図６は図４に示す入力バッファ部を示す回路図であり、図７は図４に示すバスフォルダ部のインバータを示す回路図である。
【００１６】
図１に示すように、本実施例に係る集積回路においては、メインデバイス４が設けられ、例えば３個の周辺デバイス１乃至３が設けられている。また、メインデバイス４及び周辺デバイス１乃至３を相互に接続し、これらのデバイス間でアドレス信号及びデータ信号を伝送するアドレスデータバス５が設けられている。即ち、メインデバイス４及び周辺デバイス１乃至３は、アドレスデータバス５にパラレルに接続されている。
【００１７】
メインデバイス４には電圧がＶＤＤ０の電源電圧（電圧ＶＤＤ０）、電圧がＶＤＤ１の電源電圧（電圧ＶＤＤ１）、電圧がＶＤＤ２の電源電圧（電圧ＶＤＤ２）、及び電圧がＶＤＤ３の電源電圧（電圧ＶＤＤ３）が供給されている。アドレスデータバス５は、メインデバイス４から電圧がＶＤＤの電源電圧（電圧ＶＤＤ）が供給され、この電圧ＶＤＤにより動作するものである。周辺デバイス１は電圧ＶＤＤ１が供給されてこの電圧ＶＤＤ１により動作するものである。また、周辺デバイス２は電圧ＶＤＤ２が供給されてこの電圧ＶＤＤ２により動作するものである。更に、周辺デバイス３は電圧ＶＤＤ３が供給されてこの電圧ＶＤＤ３により動作するものである。ＶＤＤ０、ＶＤＤ１、ＶＤＤ２及びＶＤＤ３は相互に独立な電源電圧である。即ち、本実施例の集積回路には、４種類の電源電圧が存在している。
【００１８】
また、メインデバイス４は、アドレスデータバス５を介さずに、周辺デバイス１乃至３に対して、周辺デバイス制御信号ＥＮ１乃至ＥＮ３を出力する。この周辺デバイス制御信号ＥＮ１乃至ＥＮ３は、夫々周辺デバイス１乃至３の動作を有効にするための信号である。メインデバイス４は周辺デバイス制御信号ＥＮ１乃至ＥＮ３を各周辺デバイスの動作に応じて供給する。
【００１９】
図２に示すように、メインデバイス４においては、主回路６、電源切替回路７及びアドレスデータバス回路８が設けられている。主回路６はメインデバイス４における本来の機能を果たす回路であり、電圧ＶＤＤ０が供給されて動作し、アドレスデータバス回路８から入力信号ＩＮが入力されると共に、アドレスデータバス回路８に対して出力信号ＯＵＴを出力する。入力信号ＩＮ及び出力信号ＯＵＴはハイレベルとロウレベルとの間の電位差が電圧ＶＤＤ０である信号である。また、メインデバイス４は、アドレスデータバス回路８に対して制御信号ＣＯＮＴを出力する。更に、メインデバイス４は電源切替回路７に対して電源切替制御信号９を出力する。
【００２０】
電源切替回路７は、電圧ＶＤＤ１、電圧ＶＤＤ２及び電圧ＶＤＤ３が供給されると共に、主回路６から出力された電源切替制御信号９が入力される。電源切替回路７は、電源切替制御信号９に基づいて、供給された電圧ＶＤＤ１乃至ＶＤＤ３のうち１の電圧を選択して電圧ＶＤＤとしてアドレスデータバス回路８に対して供給するものである。
【００２１】
アドレスデータバス回路８には、電圧ＶＤＤ及び電圧ＶＤＤ０が供給される。アドレスデータバス回路８はハイレベルとロウレベルとの間の電位差（以下、単に電位差という）が電圧ＶＤＤ０である出力信号ＯＵＴが主回路６から入力され、この出力信号ＯＵＴを電位差が電圧ＶＤＤ（電圧ＶＤＤ１乃至ＶＤＤ３のいずれかの電圧）である信号に変換して、アドレスデータバス５に対して出力する。また、アドレスデータバス５から電位差が電圧ＶＤＤである信号が入力され、この信号を電位差が電圧ＶＤＤ０である入力信号ＩＮに変換して、主回路６に入力する。また、主回路６、電源切替回路７及びアドレスデータバス回路８は、いずれも接地電位ＧＮＤに接続されている。
【００２２】
図３に示すように、電源切替回路７においては、３本の配線１１乃至１３が相互に接触しないように設けられている。配線１１乃至１３には夫々電圧ＶＤＤ１乃至ＶＤＤ３が供給されている。また、電源切替回路７には３個のスイッチＳＷ１乃至ＳＷ３が設けられており、スイッチＳＷ１乃至ＳＷ３の一端は夫々配線１１乃至１３に接続されている。また、スイッチＳＷ１乃至ＳＷ３の他端は共通の配線１４に接続されている。スイッチＳＷ１乃至ＳＷ３の動作は電源切替信号９により制御され、電源切替信号９に基づいていずれか１のスイッチのみが閉じ、他の２のスイッチは開くようになっている。これにより、配線１４には電圧ＶＤＤ１乃至ＶＤＤ３から選択された１の電圧が印加される。配線１４に印加された電圧が電圧ＶＤＤとなる。
【００２３】
図４に示すように、アドレスデータバス回路８においては、出力バッファ部１６、入力バッファ部１７及びバスフォルダ部１８が設けられている。アドレスデータバス回路８は、電源切替回路７から出力された電圧ＶＤＤが供給され、この電圧ＶＤＤにより動作するものである。なお、図４においては、電源電圧回路は図示を省略されている。出力バッファ部１６は、主回路６（図２参照）から出力された出力信号ＯＵＴ及び制御信号ＣＯＮＴが入力され、レベル値が出力信号ＯＵＴのレベル値と同じであり電位差が電圧ＶＤＤである信号を生成し、この信号をアドレスデータバス５に対して出力するものである。出力バッファ部１６は、制御信号ＣＯＮＴのレベルが電圧ＶＤＤと同じレベル、即ちハイレベルのときは、出力バッファ部１６の入力端子に入力された信号と同じレベル値で電位差が電圧ＶＤＤである信号を出力端子から出力し、制御信号ＣＯＮＴのレベルが接地電位ＧＮＤと同じレベル、即ちロウレベルのときは、出力端子をハイインピーダンス状態とするものである。入力バッファ部１７は、アドレスデータバス５から信号が入力され、この信号とレベル値が同じで電位差が電圧ＶＤＤ０である入力信号ＩＮを生成し、この入力信号ＩＮを主回路６に対して出力するものである。バスフォルダ部１８は２個のインバータ１９及び２０がループ状に接続されて構成されており、出力バッファ部１６がｄｉｓａｂｌｅ（使用禁止）な状態となった場合においても、出力バッファ部１６の出力レベル値を保持するものである。
【００２４】
図５に示すように、出力バッファ部１６においては、電圧ＶＤＤが印加される配線２１及び接地電位ＧＮＤが印加される配線２２が設けられている。そして、配線２１と配線２２との間にＣＭＯＳ２３及び２４が相互に並列に接続されている。ＣＭＯＳ２３の入力端子は出力バッファ部１６の入力端子となっており、主回路６から出力された出力信号ＯＵＴが入力される。ＣＭＯＳ２４の入力端子は制御信号ＣＯＮＴが入力される端子となっている。また、配線２１と配線２２との間には、ＰＭＯＳ２５及び２６並びにＮＭＯＳ２７が直列に接続されており、ＰＭＯＳ２５及びＮＭＯＳ２７のゲートはＣＭＯＳ２３の出力端子に接続され、ＰＭＯＳ２６のゲートはＣＭＯＳ２４の出力端子に接続されている。更に、ＮＭＯＳ２８が設けられており、そのソースはＰＭＯＳ２６のドレイン及びＮＭＯＳ２７のソースに接続され、そのゲートはＣＭＯＳ２４の出力端子に接続され、そのドレインは配線２２に接続されている。なお、本明細書において、ＰＭＯＳ又はＮＭＯＳのソース、ドレインというときは、高電位側をソースといい、低電位側をドレインという。
【００２５】
また、出力バッファ部１６には、配線２１と配線２２との間にＣＭＯＳ２９が設けられ、その入力端子がＰＭＯＳ２６のドレイン及びＮＭＯＳ２７のソースに接続されている。また、配線２１と配線２２との間には、ＰＭＯＳ３０並びにＮＭＯＳ３１及び３２が直列に接続されており、ＰＭＯＳ３０及びＮＭＯＳ３１のゲートはＣＭＯＳ２３の出力端子に接続され、ＮＭＯＳ３２のゲートには制御信号ＣＯＮＴが入力されるようになっている。更に、ＰＭＯＳ３３が設けられており、そのソースは配線２１に接続され、そのゲートには制御信号ＣＯＮＴが入力され、そのドレインはＰＭＯＳ３０のドレイン及びＮＭＯＳ３１のソースに接続されている。更にまた、配線２１と配線２２との間にＣＭＯＳ３４が設けられ、その入力端子がＰＭＯＳ３０のドレイン及びＮＭＯＳ３１のソースに接続されている。更にまた、配線２１と配線２２との間にはＰＭＯＳ３５及びＮＭＯＳ３６が直列に接続されており、ＰＭＯＳ３５のゲートはＣＭＯＳ２９の出力端子に接続され、ＮＭＯＳ３６のゲートはＣＭＯＳ３４の出力端子に接続されている。ＰＭＯＳ３５のドレイン及びＮＭＯＳ３６のソースは出力バッファ部１６の出力端子となっており、アドレスデータバス５（図４参照）に接続されている。
【００２６】
また、図６に示すように、入力バッファ部１７においては、電圧ＶＤＤ０が印加された配線４１が設けられ、この配線４１と接地電極との間にはＣＭＯＳ４２及び４３が並列に接続されている。ＣＭＯＳ４２の入力端子には、アドレスデータバス５（図４参照）から出力された信号が入力されるようになっている。また、ＣＭＯＳ４２の出力端子はＣＭＯＳ４３の入力端子に接続されている。更に、ＣＭＯＳ４３の出力端子は入力バッファ部１７の出力端子となっており、入力信号ＩＮが主回路６（図２参照）に対して出力される。
【００２７】
更に、図７に示すように、出力バッファ部１８の２個のインバータ１９及び２０は、夫々電圧ＶＤＤが印加された配線５１と接地電極との間に接続されたＣＭＯＳにより構成されている。図４に示す出力バッファ部１６の出力端子、入力バッファ部１７の入力端子及びアドレスデータバス５が、インバータ１９を構成するＣＭＯＳの入力端子に接続され、このＣＭＯＳの出力端子がインバータ２０を構成するＣＭＯＳの入力端子に接続され、このＣＭＯＳの出力端子がインバータ１９を構成するＣＭＯＳの入力端子に接続されている。
【００２８】
次に、本実施例の集積回路の動作について説明する。例えば、図１に示すメインデバイス４が周辺デバイス２との間でアドレス信号及びデータ信号のやりとりを行う場合は、メインデバイス４の主回路６（図２参照）が周辺デバイス制御信号ＥＮ２を出力する。これにより、周辺デバイス２の動作が有効になる。
【００２９】
次に、図２に示すように、主回路６は電源切替制御信号９を電源切替回路７に対して出力する。これにより、図３に示すように、電源切替回路７は、電源切替制御信号９に基づいてスイッチＳＷ２を閉じ、スイッチＳＷ１及びＳＷ３を開く。この結果、電圧ＶＤＤ２が印加されている配線１２が配線１４に接続され、配線１４の電圧ＶＤＤが電圧ＶＤＤ２と等しくなる。これにより、電源切替回路７がその出力電圧として、電圧ＶＤＤ２と等しい電圧ＶＤＤをアドレスデータバス回路８に印加する。この結果、図４に示す出力バッファ部１６及びバスフォルダ部１８の電源電圧ＶＤＤには、電圧ＶＤＤ２に等しい電圧が印加される。
【００３０】
一方、主回路６（図２参照）は、出力信号ＯＵＴ及び制御信号ＣＯＮＴをアドレスデータバス回路８の出力バッファ部１６に対して出力する。このとき、制御信号ＣＯＮＴはハイレベルである。このため、出力バッファ部１６は、入力端子に出力信号ＯＵＴが入力され、レベル値が出力信号ＯＵＴと同じでありハイレベルとロウレベルとの間の電位差がＶＤＤ（ＶＤＤ２）である信号を生成し、この信号を出力端子から出力する。なお、出力信号ＯＵＴはアドレス信号及びデータ信号を含んでいる。
【００３１】
出力バッファ部１６の動作をより詳細に説明する。図５に示すように、出力バッファ部１６に制御信号ＣＯＮＴとしてハイレベル（以下、Ｈという）の信号が入力されると、ＣＭＯＳ２４の入力はＨになり、その出力はロウレベル（以下、Ｌという）になる。その結果、ＰＭＯＳ２６はＯＮとなり、ＮＭＯＳ２８はＯＦＦとなる。一方、ＮＭＯＳ３２はＯＮとなり、ＰＭＯＳ３３はＯＦＦとなる。
【００３２】
この状態において、出力バッファ部１６に出力信号ＯＵＴとしてＨが入力されると、ＣＭＯＳ２３の入力はＨとなり、その出力はＬとなる。その結果、ＰＭＯＳ２５はＯＮとなり、ＮＭＯＳ２７はＯＦＦとなる。このため、ＣＭＯＳ２９の入力はＨとなりその出力はＬとなる。これにより、ＰＭＯＳ３５はＯＮとなる。一方、ＣＭＯＳ２３の出力がＬとなることにより、ＰＭＯＳ３０はＯＮとなり、ＮＭＯＳ３１はＯＦＦとなる。この結果、ＣＭＯＳ３４の入力はＨとなり、その出力はＬとなり、ＮＭＯＳ３６はＯＦＦとなる。このように、ＰＭＯＳ３５がＯＮとなり、ＮＭＯＳ３６がＯＦＦとなるため、出力バッファ部１６の出力信号はＨとなる。
【００３３】
一方、制御信号ＣＯＮＴとしてＨが入力された状態で、出力信号ＯＵＴとしてＬが入力されると、ＣＭＯＳ２３の入力はＬとなり、その出力はＨとなる。その結果、ＰＭＯＳ２５はＯＦＦとなり、ＮＭＯＳ２７はＯＮとなる。このため、ＣＭＯＳ２９の入力はＬとなりその出力はＨとなる。これにより、ＰＭＯＳ３５はＯＦＦとなる。一方、ＣＭＯＳ２３の出力がＨとなることにより、ＰＭＯＳ３０はＯＦＦとなり、ＮＭＯＳ３１はＯＮとなる。この結果、ＣＭＯＳ３４の入力はＬとなり、その出力はＨとなり、ＮＭＯＳ３６はＯＮとなる。このように、ＰＭＯＳ３５がＯＦＦとなり、ＮＭＯＳ３６がＯＮとなるため、出力バッファ部１６の出力信号はＬとなる。従って、出力バッファ部１６は、入力される出力信号ＯＵＴと同じレベル値の信号を出力する。また、出力バッファ部１６の電源電圧は電圧ＶＤＤ（ＶＤＤ２）であるため、前記信号の電位差は電圧ＶＤＤ（ＶＤＤ２）となる。出力バッファ部１６は、この出力信号をバスフォルダ部１８（図４参照）及びアドレスデータバス５に対して出力する。
【００３４】
図４に示すバスフォルダ部１８においては、出力バッファ部１６の出力信号がＨであるとき、インバータ１９の入力がＨとなり、その出力がＬとなる。従って、インバータ２０の入力がＬとなり、その出力がＨとなる。一方、出力バッファ部１６の出力信号がＬであるとき、インバータ１９の入力がＬとなり、その出力がＨとなる。従って、インバータ２０の入力がＨとなり、その出力がＬとなる。このため、バスフォルダ部１８は、出力バッファ部１６の出力端子がハイインピーダンス状態となった場合においても、その出力信号のレベル値を保持することができる。
【００３５】
図１に示すように、出力バッファ部１６の出力信号はメインデバイス４の出力信号としてアドレスデータバス５を介して周辺デバイス２に対して出力される。このとき、メインデバイス４の出力信号は周辺デバイス１及び３に対しても出力されるが、周辺デバイス１及び３は周辺デバイス制御信号により、その動作が無効になっている。
【００３６】
前述の如く、メインデバイス４の出力信号は、そのハイレベルとロウレベルとの間の電位差が電圧ＶＤＤとなっており、電圧ＶＤＤは電圧ＶＤＤ２と等しくなっている。一方、周辺デバイス２の動作電圧は電圧ＶＤＤ２である。従って、メインデバイス４の出力信号の電位差は周辺デバイス２の動作電圧と等しく、誤動作は発生しない。
【００３７】
次に、周辺デバイス２の出力信号がメインデバイス４に入力される場合について説明する。図１に示すように、周辺デバイス２の出力信号がアドレスデータバス５を介してメインデバイス４に入力される。この周辺デバイス２の出力信号は、ハイレベルとロウレベルとの間の電位差がＶＤＤ２である信号である。この信号は、メインデバイス４のアドレスデータバス回路８（図２参照）に入力される。
【００３８】
このとき、主回路６は制御信号ＣＯＮＴとして、ロウレベルの信号をアドレスデータバス回路８に対して出力する。このため、出力バッファ部１６の出力端子は、ハイインピーダンス状態となる。この場合の出力バッファ部１６の動作について説明する。図５に示すように、出力バッファ部１６に制御信号ＣＯＮＴとしてロウレベル（Ｌ）の信号が入力されると、ＣＭＯＳ２４の入力はＬになり、その出力はＨになる。その結果、ＰＭＯＳ２６はＯＦＦとなり、ＮＭＯＳ２８はＯＮとなる。一方、ＮＭＯＳ３２はＯＦＦとなり、ＰＭＯＳ３３はＯＮとなる。このため、ＣＭＯＳ３４の入力はＨとなり、その出力はＬとなり、ＮＭＯＳ３６はＯＦＦとなる。また、ＰＭＯＳ２６がＯＦＦとなり、ＮＭＯＳ２８がＯＮとなることにより、ＣＭＯＳ２９の入力がＬとなり、その出力がＨとなり、ＰＭＯＳ３５がＯＦＦとなる。このように、ＰＭＯＳ３５及びＮＭＯＳ３６の双方がＯＦＦとなることにより、出力バッファ部１６の出力端子はハイインピーダンス状態となる。
【００３９】
従って、周辺デバイス２からメインデバイス４のアドレスデータバス回路８に入力された信号は、出力バッファ部１６には入力されずに、入力バッファ部１７に入力される。図６に示すように、入力バッファ部１７においては、周辺デバイス２の出力信号はＣＭＯＳ４２の入力端子に入力される。このとき、例えば周辺デバイス２の出力信号がＨであれば、ＣＭＯＳ４２の出力はＬとなる。なお、ＣＭＯＳ４２の入力信号、即ち、周辺デバイス２の出力信号においては、ハイレベルとロウレベルとの間の電位差はＶＤＤ２であるが、ＣＭＯＳ４２の出力信号の電位差はＶＤＤ０となる。そして、ＣＭＯＳ４２の出力信号がＣＭＯＳ４３の入力信号となる。このＣＭＯＳ４３の入力信号が例えばＬであるとき、ＣＭＯＳ４３の出力信号はＨとなる。このＣＭＯＳ４３の出力信号が入力バッファ部１７の出力信号となり、主回路６に入力される入力信号ＩＮとなる。即ち、入力バッファ部１７は、レベル値が周辺デバイス２の出力信号のレベル値と同じであり、電位差がＶＤＤ０である入力信号ＩＮを生成する。これにより、主回路６は、内容が周辺デバイス２の出力信号と同一であり、ハイレベルとロウレベルとの電位差がＶＤＤ０である信号を受け取ることができる。
【００４０】
なお、上述の例では、メインデバイス４が周辺デバイス２との間で信号のやりとりを行う場合を説明したが、メインデバイス４が周辺デバイス１又は３との間で信号のやりとりを行う場合も、上述の例と同様である。即ち、メインデバイス４が周辺デバイス１と信号のやりとりを行う場合は、主回路６が周辺デバイス制御信号ＥＮ１を出力して周辺デバイス１の動作を有効にすると共に、周辺デバイス２及び３の動作を無効とする。また、主回路６が電源切替回路７に対して電源切替制御信号９を出力し、電源切替回路７がこの電源切替制御信号９に基づいて、スイッチＳＷ１を閉じると共にスイッチＳＷ２及びＳＷ３を開くことにより、電圧ＶＤＤとして電圧ＶＤＤ１を選択する。一方、主回路６が出力信号ＯＵＴを出力し、アドレスデータバス回路８がこの出力信号ＯＵＴを電位差がＶＤＤ０の信号から電位差がＶＤＤ１の信号に変換し、アドレスデータバス５を介して周辺デバイス１に入力する。また、周辺デバイス１がその出力信号を、アドレスデータバス５を介してアドレスデータバス回路８に対して出力し、アドレスデータバス回路８がこの出力信号を電位差がＶＤＤ１の信号から電位差がＶＤＤ０の信号に変換し、主回路６に入力する。
【００４１】
同様に、メインデバイス４が周辺デバイス３と信号のやりとりを行う場合は、主回路６が周辺デバイス制御信号ＥＮ３を出力し、電源切替回路７が電圧ＶＤＤとして電圧ＶＤＤ３を選択する。これにより、メインデバイス４と周辺デバイス３との間でやりとりする信号の電位差を電圧ＶＤＤ３とする。
【００４２】
このように、メインデバイス４の主回路６は、各周辺デバイス１乃至３との間で信号をやりとりするタイミングに合わせて、周辺デバイス制御信号ＥＮ１乃至ＥＮ３を出力してこの周辺デバイスの動作を有効にすると共に、電源切替回路７によりアドレスデータバス回路８の動作電圧をこの周辺デバイスの動作電圧と同じ電圧に切り替えて、メインデバイス４に入出力される信号の電位差を調節する。
【００４３】
本実施例においては、メインデバイス及び各周辺デバイスが相互に異なる電源電圧により動作している集積回路において、メインデバイスがその接続部（アドレスデータバス回路）の動作電圧を各周辺デバイスの電源電圧に合わせて適宜切り替えることにより、メインデバイスと各周辺デバイスとの間のデータのやり取りにおいて、消費電力を抑え、常に最適な状態でデータをやりとりすることが可能となる。また、周辺デバイスごとにレベルシフト回路等を設ける必要が無く、集積回路の小型化及び低コスト化を図ることができる。
【００４４】
また、メインデバイスが周辺デバイス制御信号を出力することにより、メインデバイス４が例えば周辺デバイス２との間でデータのやりとりを行う際に、この周辺デバイス２の動作のみを有効として、他の周辺デバイス１及び３の動作を無効とすることができる。この結果、周辺デバイス１及び３が誤動作することを防止できる。
【００４５】
次に、本発明の第２の実施例について説明する。図８は本実施例に係る集積回路を示すブロック図であり、図９は図８に示すメインデバイスを示すブロック図である。図８に示すように、本実施例に係る集積回路においては、メインデバイス６４が設けられ、例えば３個の周辺デバイス６１乃至６３が設けられている。また、メインデバイス６４及び周辺デバイス６１乃至６３を相互に接続し、これらのデバイス間でデータ信号を伝送するデータバス６５ａ、並びにメインデバイス６４及び周辺デバイス６１乃至６３を相互に接続し、これらのデバイス間でアドレス信号を伝送するアドレスバス６５ｂが設けられている。即ち、メインデバイス６４及び周辺デバイス６１乃至６３は、データバス６５ａ及びアドレスバス６５ｂにパラレルに接続されている。
【００４６】
メインデバイス６４には電源電圧として、電圧ＶＤＤ０、電圧ＶＤＤ１、電圧ＶＤＤ２、電圧ＶＤＤ３及び電圧ＶＤＤ４が供給されている。データバス６５ａは、メインデバイス６４を介して電圧ＶＤＤ１、電圧ＶＤＤ２及び電圧ＶＤＤ３からなる群から選択された１の電圧である電圧ＶＤＤが供給され、この電圧ＶＤＤにより動作するものである。また、アドレスバス６５ｂは、メインデバイス６４を介して電圧ＶＤＤ４が供給され、この電圧ＶＤＤ４により動作するものである。周辺デバイス１は電圧ＶＤＤ１及び電圧ＶＤＤ４が供給されて、この電圧ＶＤＤ１によりデータ信号を扱い、電圧ＶＤＤ４によりアドレス信号を扱うものである。また、周辺デバイス２は電圧ＶＤＤ２及び電圧ＶＤＤ４が供給されてこの電圧ＶＤＤ２によりデータ信号を扱い、電圧ＶＤＤ４によりアドレス信号を扱うものである。更に、周辺デバイス３は電圧ＶＤＤ３及び電圧ＶＤＤ４が供給されてこの電圧ＶＤＤ３によりデータ信号を扱い、電圧ＶＤＤ４によりアドレス信号を扱うものである。ＶＤＤ０、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３及びＶＤＤ４は相互に独立な電源電圧である。即ち、本実施例の集積回路には、５種類の電源電圧が存在している。
【００４７】
このように、本実施例に係る集積回路においては、周辺デバイス６１乃至６３が、データ信号を夫々電圧ＶＤＤ１乃至ＶＤＤ３により扱い、アドレス信号をアドレス信号用の電圧ＶＤＤ４により扱う。従って、メインデバイス６４は、周辺デバイス６１乃至６３との間でデータ信号をやりとりする場合にのみ、電源電圧の切替を行えばよい。
【００４８】
図９に示すように、メインデバイス６４においては、主回路６６、電源切替回路７、データバス回路６８ａ及びアドレスバス回路６８ｂが設けられている。主回路６６はメインデバイス６４における本来の機能を果たす回路であり、電圧ＶＤＤ０が供給されて動作し、データバス回路６８ａ及びアドレスバス回路６８ｂから夫々入力信号ＩＮ１及びＩＮ２が入力されると共に、データバス回路６８ａ及びアドレスバス回路６８ｂに対して夫々出力信号ＯＵＴ１及びＯＵＴ２を出力する。入力信号ＩＮ１及びＩＮ２並びに出力信号ＯＵＴ１及びＯＵＴ２はハイレベルとロウレベルとの間の電位差が電圧ＶＤＤ０である信号である。また、データバス回路６８ａとの間でやりとりする入力信号ＩＮ１及び出力信号ＯＵＴ１にはデータ信号のみが含まれており、アドレスバス回路６８ｂとの間でやりとりする入力信号ＩＮ２及び出力信号ＯＵＴ２にはアドレス信号のみが含まれている。更に、メインデバイス６４は、データバス回路６８ａ及びアドレスバス回路６８ｂに対して夫々制御信号ＣＯＮＴ１及びＣＯＮＴ２を出力する。更にまた、メインデバイス６４は電源切替回路７に対して電源切替制御信号９を出力する。
【００４９】
電源切替回路７は、電圧ＶＤＤ１、電圧ＶＤＤ２及び電圧ＶＤＤ３が供給されると共に、主回路６６から出力された電源切替制御信号９が入力される。電源切替回路７は、電源切替制御信号９に基づいて、供給された電圧ＶＤＤ１乃至ＶＤＤ３のうち１の電圧を選択して電圧ＶＤＤとしてデータバス回路６８ａに対して出力するものである。
【００５０】
データバス回路６８ａには、電圧ＶＤＤ及び電圧ＶＤＤ０が供給される。データバス回路６８ａはハイレベルとロウレベルとの間の電位差が電圧ＶＤＤ０である出力信号ＯＵＴ１が主回路６６から入力され、この出力信号ＯＵＴ１を電位差が電圧ＶＤＤ（電圧ＶＤＤ１乃至ＶＤＤ３のいずれかの電圧）である信号に変換して、データバス６５ａに対して出力する。また、データバス６５ａから電位差が電圧ＶＤＤである信号が入力され、この信号を電位差が電圧ＶＤＤ０である入力信号ＩＮ１に変換して、主回路６６に対して出力する。
【００５１】
アドレスバス回路６８ｂには、電圧ＶＤＤ４が供給される。アドレスバス回路６８ｂは電位差が電圧ＶＤＤ０である出力信号ＯＵＴ２が主回路６６から入力され、この出力信号ＯＵＴ２を電位差が電圧ＶＤＤ４である信号に変換して、アドレスバス６５ｂに対して出力する。また、アドレスバス６５ｂから電位差が電圧ＶＤＤ４である信号が入力され、この信号を電位差が電圧ＶＤＤ０である入力信号ＩＮ２に変換して、主回路６６に対して出力する。また、主回路６６、電源切替回路７、データバス回路６８ａ及びアドレスバス回路６８ｂは、いずれも接地電位ＧＮＤに接続されている。
【００５２】
本実施例においては、電源切替回路７が電源切替制御信号９に基づいて、電圧ＶＤＤ１乃至ＶＤＤ３のうち１の電圧を選択し、電圧ＶＤＤとしてデータバス回路６８ａに対して出力する。データバス回路６８ａは、電圧ＶＤＤ及び電圧ＶＤＤ０により動作し、主回路６６から出力され電位差がＶＤＤ０であるデータ信号（出力信号ＯＵＴ１）を電位差がＶＤＤであるデータ信号に変換して、データバス６５ａに対して出力する。また、周辺デバイス６１乃至６３から出力された電位差がＶＤＤであるデータ信号を、電位差がＶＤＤ０であるデータ信号（入力信号ＩＮ１）に変換して、主回路６６に対して出力する。これにより、主回路６６はデータバス回路６８ａ及びデータバス６５ａを介して、周辺デバイス６１乃至６３とデータ信号のやりとりを行う。
【００５３】
またアドレスバス回路６８ｂは、電圧ＶＤＤ４により動作し、主回路６６から出力され電位差がＶＤＤ０であるアドレス信号（出力信号ＯＵＴ２）を電位差がＶＤＤ４であるアドレス信号に変換して、アドレスバス６５ｂに対して出力する。また、周辺デバイス６１乃至６３から出力された電位差がＶＤＤ４であるアドレス信号を、電位差がＶＤＤ０であるアドレス信号（入力信号ＩＮ２）に変換して、主回路６６に対して出力する。これにより、主回路６６はアドレスバス回路６８ｂ及びアドレスバス６５ｂを介して、周辺デバイス６１乃至６３とアドレス信号のやりとりを行う。本実施例の集積回路における上記以外の構成及び動作は、前述の第１の実施例の集積回路における構成及び動作と同じである。
【００５４】
本実施例の集積回路においては、データバス及びアドレスバスが別々に設けられ、データバス回路及びアドレスバス回路が別々に設けられているため、メインデバイスと周辺デバイスとの間で、データ信号及びアドレス信号を別々にやりとりすることができる。これにより、集積回路の動作を高速化することができる。
【００５５】
なお、本第２実施例の集積回路において、電圧ＶＤＤ１乃至ＶＤＤ３間の電位差によっては、データバスを介して各電源間に電流が流れてしまう場合がある。このような場合は、周辺デバイス制御信号により動作が無効となっている周辺デバイスの電源電圧を電圧ＶＤＤ１乃至ＶＤＤ３のうち最大の電圧とするか、又は、動作が有効になっている周辺デバイスのデータバス回路の動作電圧と同じにしてもよい。これにより、電源間に電流が流れることを防止できる。
【００５６】
また、前述の第１及び第２の実施例においては、周辺デバイスの数が３個である例を示したが、本発明はこれに限定されず、周辺デバイスは２個又は４個以上であってもよい。更に、前述の第１及び第２の実施例においては、周辺デバイスの動作電圧が相互に異なる例を示したが、本発明においては、周辺デバイスのうちいくつかは同じ電圧によって動作してもよい。例えば、前述の第１の実施例においては、電圧ＶＤＤ２を電圧ＶＤＤ３に等しくしてもよい。なお、このような場合でも、予めメインデバイスに、必要な電圧の種類の数だけ電源端子を設けておけば、集積回路を作製後に周辺デバイスの動作電圧範囲を変更することが必要になった場合、例えば前述の例において、電圧ＶＤＤ２を電圧ＶＤＤ３とは異なる電圧に設定しなおす必要が生じた場合においても、拡張性がある対応が可能となる。
【００５７】
【発明の効果】
以上詳述したように、本発明によれば、メインデバイスと複数の周辺デバイスとがバスによって接続された集積回路において、メインデバイス及び各周辺デバイスの動作電圧を相互に異ならせて動作させることができる。これにより、周辺デバイスごとにレベルシフト回路等の電圧調整手段を設けることなく、集積回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る集積回路を示すブロック図である。
【図２】図１に示すメインデバイスを示すブロック図である。
【図３】図２に示す電源切替回路を示す回路図である。
【図４】図２に示すアドレスデータバス回路を示すブロック図である。
【図５】図４に示す出力バッファ部を示す回路図である。
【図６】図４に示す入力バッファ部を示す回路図である。
【図７】図４に示すバスフォルダ部のインバータを示す回路図である。
【図８】本発明の第２の実施例に係る集積回路を示すブロック図である。
【図９】図８に示すメインデバイスを示すブロック図である。
【図１０】従来の集積回路を示すブロック図である。
【符号の説明】
１、２、３；周辺デバイス
４；メインデバイス
５；アドレスデータバス
６；主回路
７；電源切替回路
８；アドレスデータバス回路
９；電源切替制御信号
１１、１２、１３、１４；配線
１６；出力バッファ部
１７；入力バッファ部
１８；バスフォルダ部
１９；２０；インバータ
２１、２２；配線
２３、２４、２９、３４；ＣＭＯＳ
２５、２６、３０、３３、３５；ＰＭＯＳ
２７、２８、３１、３２、３６；ＮＭＯＳ
４１；配線
４２、４３；ＣＭＯＳ
５１；配線
６１、６２、６３；周辺デバイス
６４；メインデバイス
６５ａ；データバス
６５ｂ；アドレスバス
６６；主回路
６８ａ；データバス回路
６８ｂ；アドレスバス回路
１０１、１０２、１０３；周辺デバイス
１０４；メインデバイス
１０５；アドレスデータバス
ＣＯＮＴ；制御信号
ＥＮ１、ＥＮ２、ＥＮ３；周辺デバイス制御信号
ＥＮ１０１、ＥＮ１０２、ＥＮ１０３；周辺デバイス制御信号
ＧＮＤ；接地電位
ＩＮ、ＩＮ１、ＩＮ２；入力信号
ＯＵＴ、ＯＵＴ１、ＯＵＴ２；出力信号
ＳＷ１、ＳＷ２、ＳＷ３；スイッチ
ＶＤＤ、ＶＤＤ０、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４；電源電圧
【図１】
0003826784.tif 000002
【図２】
0003826784.tif 000003
【図３】
0003826784.tif 000004
【図４】
0003826784.tif 000005
【図５】
0003826784.tif 000006
【図６】
0003826784.tif 000007
【図７】
0003826784.tif 000008
【図８】
0003826784.tif 000009
【図９】
0003826784.tif 000010
【図１０】
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