(57)【特許請求の範囲】
【請求項１】
マトリクス配置された複数個のメモリセルの選択端子を階層ワード線方式のサブワード線に結合し、データ端子をビット線に結合して成るメモリセルアレイを備えた半導体記憶装置において、
第１のアドレス信号をデコードしてメインワード線デコード信号を形成するための第１のアドレスデコーダと、
前記メインワード線デコード信号に基づいてメインワード線を駆動するメインワード線ドライバと、
第２のアドレス信号をデコードしてサブワード線デコード信号を形成するための第２のアドレスデコーダと、
上記サブワード線デコード信号に基づいてサブワード線の駆動のための動作電源を出力可能なＣＭＯＳ回路から成るＦＸドライバと、
上記メインワード線ドライバの出力と上記ＦＸドライバの出力とに基づいてサブワード線を駆動するために各サブワード線に対応して設けられたＣＭＯＳ回路から成るサブワード線ドライバと、
上記ＦＸドライバにおける電源供給経路に配置された第１のスイッチ素子と、
上記メインワード線ドライバにおける動作電源経路に配置された第２のスイッチ素子と、
第１モードでは、ローアドレスストローブ信号のイネーブル状態に同期して上記第１のスイッチ素子及び上記第２のスイッチ素子をオン状態に制御し、第２モードでは、上記ローアドレスストローブ信号の状態にかかわらず上記第１のスイッチ素子及び上記第２のスイッチ素子をオン状態に制御する制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
上記第１モードはメモリアクセスモードとされ、上記第２モードはウェハバーンインモードとされる請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体記憶装置に関し、詳しくは低消費電力化が図られ、且つワード線一括選択のバーンインが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置を構成するワード線ドライバは、ワード線の選択を行う回路にＣＭＯＳインバータを適用することができる。ＣＭＯＳインバータはＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタとをドレイン間で直列接続して構成されており、入出力動作速度を速くするためにＰチャンネル型ＭＯＳトランジスタのソース−ドレイン間の抵抗を小さく設定し、ＣＭＯＳインバータが非動作状態においても電源−ＧＮＤ間のリーク電流を許容している。このＣＭＯＳインバータのリーク電流を最小限に止めるための技術としては、ＣＭＯＳインバータとその電源電位との間にスイッチを設け、ＣＭＯＳインバータの動作期間にスイッチをオン状態にして電源電位を供給状態にし、非動作期間にはオフ状態にし電源電位を非供給状態にする低リークスイッチがある。
【０００３】
【発明が解決しようとする課題】
上記低リークスイッチは、単にＣＭＯＳインバータのリーク電流を低減するためだけの回路にすぎない。ＣＭＯＳインバータは、半導体記憶装置においては、ワード線の選択を行うスイッチとして用いられている。このＣＭＯＳインバータの出力はワード線に供給されることから、本発明者らは、上記低リークスイッチにワード線のゲートをターゲットにするバーンイン用電位を供給する回路を付加することの有効性を見出した。
【０００４】
本発明の目的は、ＣＭＯＳ回路から成るワード線ドライバを備える半導体記憶装置において、ＣＭＯＳ回路の低リーク回路とバーンイン用電位供給回路とを纏める技術を提供する。
【０００５】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、マトリクス配置された複数個のメモリセルの選択端子をワード線に結合し、データ端子をビット線に結合して成るメモリセルアレイを備えた半導体記憶装置において、アドレス信号をデコードしてワード線選択信号を形成するためのアドレスデコーダと、アドレスデコーダのワード線選択信号に従ってワード線を選択レベルに駆動するために各ワード線に対応して設けられたＣＭＯＳ回路から成るワード線ドライバと、上記夫々のワード線ドライバに動作電源を供給する経路に配置されたスイッチ素子と、ワード線選択信号によりワード線が選択される状態では前記スイッチ素子をオン状態とし、ウエハバーンイン（ウエハ状態で完成された半導体チップに対してバーンイン通電するバーンイン）が指示されている状態では前記スイッチ素子を常時オン状態に制御する制御回路と、ウエハバーンインの指示に呼応して前記ワード線ドライバに供給されるワード線選択信号を全て選択レベルに強制する全ワード線選択回路とを備えて半導体記憶装置を構成する。また、マトリクス配置された複数個のメモリセルの選択端子を階層ワード線方式のサブワード線に結合し、データ端子をビット線に結合して成るメモリセルアレイを備えた半導体記憶装置において、第１のアドレス信号をデコードしてメインワード線選択信号を形成するための第１のアドレスデコーダと、メインワード線選択信号に従ってメインワード線を選択レベルに駆動するメインワード線ドライバと、第２のアドレス信号をデコードしてサブワード線選択信号を形成するための第２のアドレスデコーダと、メインワード線選択信号とサブワード線選択信号とに従ってサブワード線を選択レベルに駆動するために各サブワード線に対応して設けられたＣＭＯＳ回路から成るサブワード線ドライバと、上記夫々のサブワード線ドライバに動作電源を供給する経路に配置されたスイッチ素子と、メインワード線選択信号とサブワード線選択信号とによりサブワード線が選択されている状態では上記スイッチ素子をオン状態とし、ウエハバーンインが指示されている状態では上記スイッチ素子を常時オン状態に制御する制御回路と、ウエハバーンインの指示に呼応して上記サブワード線ドライバに供給されるサブワード線選択信号を全て選択レベルに強制する全サブワード線選択回路と、ウエハバーンインの指示に呼応して上記メインワード線ドライバに供給されるメインワード線選択信号を全て選択レベルに強制する全メインワード線選択回路とを備えて半導体記憶装置を構成する。上記夫々のメインワード線ドライバに動作電源を供給する経路に配置される第２のスイッチ素子と、メインワード線選択信号によりメインワード線が選択されている状態では上記第２のスイッチ素子をオン状態とし、ウエハバーンインが指示されている状態では上記第２のスイッチ素子を常時オン状態に制御する制御回路とを備えることができる。上記メモリセルは、選択トランジスタと蓄積容量によって構成されたダイナミック型メモリセルとすることができる。
【０００８】
【作用】
上記した手段によれば、ワード線の選択電位は、スイッチを介してワード線ドライバに供給される。上記スイッチはワード線が選択されている状態でオン状態にされ、選択電位はワード線ドライバを構成するＣＭＯＳインバータに供給され、選択されたワード線に供給される。上記スイッチは、メモリセルのゲートをターゲットにするウエハバーンイン用電位の供給制御も行い、ウエハバーンイン時にオン状態にされ、全ワード線選択回路によって選択状態にされた全ワード線にウエハバーンイン用電位を供給する。また、階層ワード方式の半導体記憶装置において、サブワード線に供給される選択電位は常にサブワード線ドライバに供給されているのではなく、サブワード線の選択時にオン状態とされるスイッチを介してサブワード線の選択を行うＣＭＯＳインバータに供給され、選択されたサブワード線に供給される。上記スイッチは、メモリセルのゲートをターゲットにするウエハバーンイン用電位の供給制御も行い、ウエハバーンイン時にはオン状態にされ、全サブワード線選択回路によって選択状態にされた全サブワード線にウエハバーンイン用電位を供給する。上記階層ワード方式の半導体記憶装置では、メインワード線ドライバに第２のスイッチを設ければ、メインワード線に供給される選択電位は常にメインワード線ドライバに供給されているのではなく、メインワード線の選択時にオン状態とされる第２のスイッチを介してメインワード線の選択を行う回路に供給され、選択されたメインワード線に供給することができる。メモリセルは、１トランジスタ型、３トランジスタ型、４トランジスタ型のダイナミック型メモリセルから構成することができる。
【０００９】
【実施例】
図２には本発明の半導体記憶装置であるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の一例ブロック図が示される。同図によれば、ＤＲＡＭ２００は選択トランジスタと容量から構成される例えば１トランジスタ型のダイナミック型メモリセルをマトリックス配置して成るメモリセルアレイ２０１と、ローアドレス信号ＸＡＤＲをデコードしてワード線を選択するローアドレスデコーダ（Ｘデコーダ）２０２と、選択されたワード線に選択電位を供給して駆動するワード線ドライバ２０３と、カラムアドレス信号ＹＡＤＲをデコードしてデータ線を指定するカラム選択信号を選択するカラムアドレスデコーダ（Ｙデコーダ）２０４と、選択されたカラム選択信号を用いてデータ線を選択するカラムスイッチ回路２０５と、ワード線及びデータ線により選択されたメモリセルからデータ線に供給される電位を増幅するセンスアンプ２０６と、メモリアクセスに必用な各種制御信号を供給する制御回路２０７とを備えて構成される。リード・ライトデータは、入出力端子Ｄｏ／Ｄｉを介してカラムスイッチ回路２０５に対して入出力される。上記ワード線ドライバ２０３は、ワード線の選択回路にＣＭＯＳインバータが用いられ、例えばボンディングパッドＢＰ１からウエハバーンイン用電位ＶＢＩが電源電位として供給可能にされる。また、ワード線ドライバ２０３には、ウエハバーンインモードを設定するウエハバーンインモード信号ＢＩがボンディングパッドＢＰ２から供給可能にされる。上記ＤＲＡＭ２００は、上記ウエハバーンインモード信号ＢＩがハイレベルのときにはウエハバーンインモードとされ、ローレベルのときにはメモリアクセスモードとされる。上記半導体記憶装置２００は、ローアドレスストローブ信号ＲＡＳ＊（以下、＊はローイネーブル信号を意味する）、カラムアドレスストローブ信号ＣＡＳ＊及びライト指示信号ＷＥ＊等が供給される制御回路２０７が出力する各種制御信号に従ってメモリアクセス動作を実行する。
【００１０】
図１には、上記ワード線ドライバ２０３の一例回路図が示される。同図によれば、ワード線ドライバ２０３は、ローアドレスデコーダ２０２から供給される各ローアドレスデコード信号Ｘ０＊〜Ｘｎ＊に対応して設けられたＣＭＯＳインバータから構成される選択回路１０２と、ローアドレスストローブ信号ＲＡＳ＊及びウエハバーンインモード信号ＢＩによってオン・オフ制御されるスイッチ１０１と、ウエハバーンインモード信号ＢＩ及びローアドレスデコード信号Ｘ０＊〜Ｘｎ＊を入力とする全ワード線選択回路１０３とから構成される。上記スイッチ１０１に供給される電源電位は、メモリアクセス動作にて供給される選択電位ＶＰＰ又はウエハバーンイン時にボンディングパッドＢＰ１から供給されるウエハバーンイン用電位ＶＢＩとされる。上記選択回路１０２は、Ｐチャンネル型ＭＯＳトランジスタＱｐとＮチャンネル型ＭＯＳトランジスタＱｎとが双方のドレインで直列接続されたＣＭＯＳインバータから構成される。上記Ｐチャンネル型ＭＯＳトランジスタＱｐのソースはスイッチ１０１を介して選択電位ＶＰＰ又はウエハバーンイン用電位ＶＢＩが供給可能な電源端子に接続され、Ｎチャンネル型ＭＯＳトランジスタＱｎのソースはＧＮＤに接続され、１ＣＭＯＳインバータは１ワード線ＷＬｎに対応する。上記スイッチ１０１は、例えばＰチャンネル型ＭＯＳトランジスタから成り、ローアドレスストローブ信号ＲＡＳ＊及びウエハバーンインモード信号ＢＩの反転信号を２入力とするＮＡＮＤ回路の出力をインバータを介して出力されるスイッチ制御信号φ１＊がゲートに供給されて制御される。上記全ワード線選択回路１０３は、各ローアドレスデコード信号Ｘ０＊〜Ｘｎ＊とウエハバーンインモード信号ＢＩの反転信号とを２入力とするＡＮＤ回路から構成される。
【００１１】
通常のメモリアクセスを行う場合は、ウエハバーンイン信号ＢＩはローレベルとされ、上記スイッチ１０１はローアドレスストローブ信号ＲＡＳ＊がイネーブル状態とされた場合にのみオン状態とされる。全ワード線選択回路１０３を構成するＡＮＤ回路には、ウエハバーンインモード信号ＢＩが反転されてハイレベルで供給される為、ローアドレスデコード信号Ｘ０＊〜Ｘｎ＊がイネーブル状態とされたＡＮＤ回路の出力のみがローレベルを出力し、１ワード線ＷＬｎの選択が行われる。上記スイッチ１０１のオフ状態のソース−ドレイン間の抵抗値は、上記ＭＯＳ回路１０２のＰチャンネル型ＭＯＳトランジスタＱｐのオフ状態のソース−ドレイン間の抵抗値よりも大きいものとされる。よって、上記スイッチ１０１により、スイッチ１０１の無いＣＭＯＳインバータに比べ、ＣＭＯＳインバータのリーク電流を減少させることができる。ウエハバーンインモード時には、ウエハバーンインモード信号ＢＩがハイレベルにされ、上記スイッチ１０１はオン状態にされる。このとき、全ワード線選択回路１０３にはウエハバーンインモード信号ＢＩが反転されてローレベルが供給され全ワード線ＷＬ０〜ＷＬｎが選択される。このとき、ボンディングパッドＢＰ１からウエハバーンイン用電圧ＶＢＩを供給することによって、全メモリセルのゲートには同時にウエハバーンイン用電位ＶＢＩが印加される。
【００１２】
図３の（Ａ）には、上記ワード線ドライバ２０３におけるワード線選択動作のタイムチャートが示される。同図の（Ａ）によれば、ワード線ＷＬｎの選択は、ローアドレスストローブ信号ＲＡＳ＊のローエッジに同期して、スイッチ制御信号φ１＊がイネーブル状態とされ、選択電位ＶＰＰが選択回路１０２に供給されて行われる。Ｘデコーダ２０２から供給されるデコード信号Ｘｎ＊によりイネーブル状態とされ選択されたワード線ＷＬｎには、選択電位ＶＰＰが供給される。メモリアクセスを終えることにより、ローアドレスストローブ信号ＲＡＳ＊はハイレベルにされ、それに伴って選択されたデコード信号Ｘｎ＊はディスイネーブル状態にされ、選択されたワード線ＷＬｎは非選択状態とされる。最後に、スイッチ制御信号φ１＊がディスイネーブル状態にされ、選択回路１０２へのワード線ＷＬｎの選択電位ＶＰＰの供給は抑止される。このように、選択回路１０２を構成するＣＭＯＳインバータへのワード線ＷＬｎの選択電位ＶＰＰの供給は、常時行われているものではなく、ワード線ＷＬｎの選択動作が行われている間のみ行われる。従来のワード線ＷＬｎの選択がＣＭＯＳインバータによって行われる場合、上記スイッチ１０１が設けられていないためＣＭＯＳインバータには常時ワード線ＷＬｎの選択電位ＶＰＰが供給されていた。このＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタＱｐのソース−ドレイン間のオン抵抗は、選択速度を高速化するために小さい値に設定されているため、上記ソース−ドレイン間にはリーク電流が生じている。本実施例のワード線ドライバ２０３のように上記スイッチ１０１を設ければ、ＣＭＯＳインバータに選択電位ＶＰＰを供給するのはスイッチ制御信号φ１＊がイネーブル状態とされるとき、つまりワード線ＷＬｎの選択動作時に限ることができる。こうして、不所望なＣＭＯＳインバータのリーク電流を抑止可能にされ、低消費電力化が図られる。
【００１３】
図３の（Ｂ）には、上記ワード線ドライバ２０３におけるウエハバーンインモード時のタイムチャートが示される。同図の（Ｂ）によれば、ウエハバーンイン時には、ローアドレスストローブ信号ＲＡＳ＊はハイレベルとされ、ウエハバーンインモード信号ＢＩがハイレベルにされることによって、スイッチ制御信号φ１＊はローレベルに固定される。このとき、ＣＭＯＳインバータには選択電位ＶＰＰの代わりにウエハバーンイン用電位ＶＢＩがボンディングパッドＢＰ１から供給される。ウエハバーンインモード信号ＢＩによって全ワード線ＷＬ０〜ＷＬｎが一括選択状態にされているから、全メモリセルのゲートに対するウエハバーンインが可能になる。
【００１４】
図４には、本発明の半導体記憶装置であるＤＲＡＭの他の一例ブロック図が示される。同図によれば、ＤＲＡＭ４００は上記ＤＲＡＭ２００に階層ワード線方式を採用したものである。階層ワード方式では、ワード線の高密度配置を緩和するためにワード線をメインワード線とサブワード線とに分け、部分的に高密度配置を避ける様に配置されている。階層ワード方式で用いられるローアドレス信号により、メインワード線とサブワード線とが選択され、アクセスされるメモリセル行が指定される。ＤＲＡＭ４００は、ＤＲＡＭ２００のワード線ドライバ２０３の代わりに、メモリセルの選択端子に接続されたサブワード線を選択するサブワード線ドライバ４０２と、サブワード線をサブワード線ドライバ４０２単位で選択するメインワード線ドライバ４０１とを備える。それに伴って、ＤＲＡＭ４００は、ローアドレス信号ＸＡＤＲのデコーダは、例えばローアドレス信号ＸＡＤＲの上位ビットを用いてメインワード線を選択するＸＭデコーダ４０４と、ローアドレス信号ＸＡＤＲの下位ビットを用いてサブワード線を選択するＸＳデコーダ４０５とを備える。階層ワード方式では、メインワード線に対応して複数のサブワード線ドライバ４０２が設けられ、サブワード線ドライバ４０２には、ＸＳデコーダ４０５から供給されるデコード信号に応じて選択電位をサブワード線に供給するＦＸドライバ４０６が接続される。ＦＸドライバ４０６は、前記ワード線ドライバ２０３のスイッチ１０１と選択回路１０２から成る回路構成を備え、ＣＭＯＳインバータの出力がサブワード線に供給される。また、ウエハバーンイン用電位ＶＢＩをサブワード線に供給するボンディングパッドＢＰ１が備えられ、ウエハバーンイン用電位ＶＢＩはＦＸドライバ４０６に供給される。上記ＤＲＡＭ４００は、メモリアクセスモードとウエハバーンインモードを有し、ボンディングパッドＢＰ２からウエハバーンインモード信号ＢＩがメインワード線ドライバ４０１及びＦＸドライバ４０６に供給可能にされる。ウエハバーンインモード信号ＢＩがハイレベルにされウエハバーンインモードが指示された場合には、上記メインワード線ドライバ４０１では全てのメインワード線が選択状態にされ、上記ＦＸドライバ４０６では全てのサブワード線が選択状態にされる。
【００１５】
図５には、上記メインワード線ドライバ４０１とＦＸドライバ４０６とサブワード線ドライバ４０２との接続構成の一例が示される。上記メインワード線ドライバ４０１は、ウエハバーンインモード信号ＢＩとＸＭデコーダ４０４から供給されるメインワード線デコード信号ＸＭ０とを２入力とするＮＯＲ回路５０１とＮＯＲ回路５０１の出力を、Ｐチャンネル型トランジスタのゲート及びＮチャンネル型トランジスタのゲートに共通に受けるＣＭＯＳインバータＡを基本単位として構成される。上記ＣＭＯＳインバータＡの出力はメインワード線ＭＷＬ０に供給される（図５では、メインワード線ＭＷＬ０に対応する基本単位が示される）。また、上記ＣＭＯＳインバータＡとその電源電位との間には前記スイッチ１０１が設けられている。上記基本単位によって１メインワード線ＭＷＬｎが選択され、メインワード線ＭＷＬｎに対応する複数のサブワード線ドライバ４０２が選択可能とされる。上記ＦＸドライバ４０６は、ウエハバーンインモード信号ＢＩとＸＳデコーダ４０５から供給されるサブワード線デコード信号ＸＳ０とを２入力とするＮＯＲ回路５０２と、ＮＯＲ回路５０２の出力をゲートに受けるＣＭＯＳインバータＢとを基本単位として構成される。上記ＣＭＯＳインバータＢの出力はサブワード線ＳＷＬ０に供給される。また、上記ＣＭＯＳインバータＢとその電源電位との間には前記スイッチ１０１が設けられている。上記基本単位によって１サブワード線ＳＷＬｉが選択される。また、ウエハバーンインモード信号ＢＩがイネーブル状態（ハイレベル）のときＣＭＯＳインバータＡ、Ｂの出力はＧＮＤに接続される。他のメインワード線ＭＷＬｎに対応する基本単位も同様の回路構成とされる。
【００１６】
上記サブワード線ドライバ４０２は、例えばＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタから成るＣＭＯＳインバータＣとＮチャンネル型ＭＯＳトランジスタＴとから成る構成単位が１サブワード線ＳＷＬｉに対応して構成される。同図には、サブワード線ＳＷＬ０に対応する構成単位が示される。ＣＭＯＳインバータＣを構成するＰチャンネル型トランジスタのゲート及びＮチャンネル型トランジスタのゲートには共通にメインワード線ＭＷＬ０がインバータによって反転されて接続される。また、メインワード線ＭＷＬ０はＮチャンネル型ＭＯＳトランジスタＴのゲートに接続される。上記ＣＭＯＳインバータＣのＰチャンネル型トランジスタのソースとＮチャンネル型トランジスタＴのドレインにはＦＸドライバの出力ＦＸ０が接続される。Ｎチャンネル型トランジスタＴのソースは、ＣＭＯＳインバータＣの出力と接続されサブワード線ＳＷＬ０に接続される。他の構成単位も同じ回路構成である。
【００１７】
通常のメモリアクセス動作のとき、上記ＣＭＯＳインバータＡ、Ｂの電源電位は選択電位ＶＰＰとされ、メモリアクセス時のみ選択されたメインワード線ＭＷＬ０及び選択されたサブワード線ＳＷＬ０に選択電位ＶＰＰが供給される。ウエハバーンイン時にはボンディングパッドＢＰ１を介してウエハバーンイン用電位ＶＢＩがＣＭＯＳインバータＢの電源電位とされる。ウエハバーンインモード信号ＢＩがイネーブル状態にされることによって、全てのメインワード線ドライバ４０１及び全てのＦＸドライバ４０６が駆動状態にされ、ウエハバーンイン用電位ＶＢＩが一括選択された全サブワード線ＳＷＬ０〜ＳＷＬｉに同時に供給される。
【００１８】
上記実施例によれば以下の作用効果を得ることができる。
（１）ＤＲＡＭ２００において、ワード線ドライバ２０３に供給される選択電位ＶＰＰは、メモリアクセスモードではローアドレスストローブ信号ＲＡＳ＊のイネーブル状態に同期してオン状態にされるスイッチ１０１によって供給が制御される。ウエハバーンインモードでは、ローアドレスストローブ信号ＲＡＳ＊の状態に関係なく常にスイッチ１０１がオン状態とされボンディングパッドＢＰ１を介して、全ワード線ＷＬ０〜ＷＬｎに同時にウエハバーンイン用電位ＶＢＩが供給される。上記スイッチ１０１を用いることでワード線ドライバ２０３を構成するＣＭＯＳインバータのリーク電流も低減することができる。
（２）ＤＲＡＭ４００において、メインワード線ドライバ４０１及びサブワード線ドライバ４０２に供給される選択電位ＶＰＰは、ノーマルモードではローアドレスストローブ信号ＲＡＳ＊のイネーブル状態に同期してオン状態にされるスイッチ１０１によって供給が制御される。ウエハバーンインモードでは、ローアドレスストローブ信号ＲＡＳ＊の状態に関係なく  常にメインワード線ドライバ４０１のスイッチ１０１がオン状態とされ全メインワード線ＭＷＬ０〜ＭＷＬｎに同時に選択電位ＶＰＰが供給される。また、このとき、常にＦＸドライバ４０６のスイッチ１０１がオン状態とされ、ボンディングパッドＢＰ１を介して全サブワード線ＳＷＬ０〜ＳＷＬｎに同時にウエハバーンイン用電位ＶＢＩが供給される。上記スイッチ１０１を用いることでメインワード線ドライバ４０１及びＦＸドライバ４０６を構成するＣＭＯＳインバータのリーク電流も低減することができる。
【００１９】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００２０】
例えば、本実施例では、メインワード線ドライバ４０１をＣＭＯＳインバータを用いて構成したが、Ｎチャンネル型ＭＯＳトランジスタを用いて構成することができる。
【００２１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合を示したが、ＥＰＲＯＭやＥＥＰＲＯＭにも適用することが可能である。また、ワードシャント方式の半導体記憶装置にも適用できる。
【００２２】
本発明は、少なくともＣＭＯＳインバータが選択電位をワード線に供給するワード線ドライバを備えた半導体記憶装置に適用することができる。
【００２３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
すなわち、ワード線ドライバに動作電源を供給する経路に設けられたスイッチは、ワード線ドライバを構成するＣＭＯＳ回路の不所望なリーク電流を抑える低リーク回路になり、また、ウエハバーンイン用電位の供給回路にもなる。すなわち、従来個々に設けられていた低リーク回路とウエハバーンイン用電位の供給回路を１つに纏めることができるから、回路構成の簡素化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に備えたワード線ドライバの一例回路図である。
【図２】本発明の半導体記憶装置の一例ブロック図である。
【図３】本実施例のワード線ドライバにおけるワード線選択動作とウエハバーンイン動作とのタイムチャートである。
【図４】本発明の他の半導体記憶装置の一例ブロック図である。
【図５】本発明の他の半導体記憶回路に備えられるワード線ドライバの一例回路図です。
【符号の説明】
１００  ワード線ドライバ
１０１  スイッチ
１０２  選択回路
１０３  全ワード線選択回路
ＷＬｎ  ワード線
Ｘｎ＊  デコード信号
φ１＊  スイッチ制御信号
【図１】
0003770565.tif 000002
【図２】
0003770565.tif 000003
【図３】
0003770565.tif 000004
【図４】
0003770565.tif 000005
【図５】
0003770565.tif 000006