(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ソース、ドレインおよびゲートからなる複数の選択用ＭＩＳＦＥＴと、複数の情報蓄積用容量と、からなるメモリセルを有する半導体装置の製造方法であって、
（ａ）前記選択用ＭＩＳＦＥＴのソースまたはドレインと電気的に接続されたＡｌ、Ｈｆ、Ｚｒ、Ｔｉのいずれかを含むＷ膜からなる第１導電体を形成する工程と、
（ｂ）前記第１導電体上に第２導電体を形成する工程と、
（ｃ）前記第２導電体上に第１絶縁膜を形成し前記第１絶縁膜内に前記第２導電体を露出する凹部を形成し、前記凹部内にＷＮ膜またはＷ膜からなる第３導電体を形成する工程と、
（ｄ）前記第３導電体上に、白金族金属からなる第４導電体を形成する工程と、
（ｅ）前記第４導電体上に第２絶縁膜を形成する工程と、
（ｆ）水と水素を含む雰囲気中で、前記半導体基板に熱処理を行う工程と、
（ｇ）前記第２絶縁膜上に第５導電体を形成する工程と、
を有し、前記第２導電体は前記第１導電体と第４導電体の反応を防止するバリア層として形成し、前記第３導電体は前記第１絶縁膜と第４導電体との接着性を向上する接着層として形成し、前記第２絶縁膜をＴａ2Ｏ5、ＢａXＳｒ1-XＴｉＯ3、Ａｌ2Ｏ3、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＢａＴｉＯ3、ＳｒＴｉＯ3の中から選ばれた酸化物で形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第４導電体、第２絶縁膜および第５導電体は、前記情報蓄積用容量を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記第２から第４導電体が酸化しないで前記第２絶縁膜が酸化することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記第２絶縁膜が結晶化することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）における前記水と水素の分圧比はほぼ１：１であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記白金族金属は、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）の中から選ばれた金属であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記選択用ＭＩＳＦＥＴのソースまたはドレインにポリシリコンプラグを接続してから前記ポリシリコンプラグの上に前記Ａｌ、Ｈｆ、Ｚｒ、Ｔｉのいずれかを含むＷ膜からなる第１導電体を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のような情報蓄積容量素子（キャパシタ）を構成する容量絶縁膜を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
前述のＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積容量素子を有している。この情報蓄積容量素子には、例えば、下部電極となるシリコン、容量絶縁膜となる酸化タンタルおよび上部電極となるシリコンを順次堆積して形成される。
【０００３】
例えば、特開平５−５５４６４号公報には、多結晶珪素膜（下部電極）１１上にタンタルを含むタンタル・タングステン膜１２を形成し、この膜を水素と水蒸気の混合気体中で選択酸化し、酸化タンタル膜で電荷蓄積用絶縁膜１４を形成する方法が開示されている。
【０００４】
また、特開平７−１６９９１７号公報には、高濃度リンドープ多結晶シリコン（下部電極）３上に酸化タンタル層５を形成した後、第１および第２の熱処理を行うことにより酸化タンタル層を結晶化する方法が開示されている。
【０００５】
また、特開平７−１６１９３４号公報には、Ｓｉを含有した下部電極（Ｗ膜）４上に容量絶縁膜としてＴａ2Ｏ5膜５を形成した後、Ｈ2および水蒸気の雰囲気中で熱処理を行う方法が開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、下部電極にシリコンを用いる場合は、その上層に形成される酸化タンタルの結晶化や膜質の改善のための熱処理（酸素雰囲気中、７００℃）時に、シリコンと酸化タンタルとの界面にシリコン酸窒化膜が形成され、高誘電率化が困難であった。
【０００７】
本発明者は、ＤＲＡＭの研究開発を行っており、前述の情報蓄積容量素子の構成や形成方法について種々の検討を行っている。
【０００８】
半導体集積回路装置の微細化に伴い、情報蓄積容量素子の形成面積も縮小化の傾向にあり、所望の容量を確保することが困難になってきている。そこで、小面積で大容量を得るため電極材料や容量絶縁膜材料についての検討が必要になってくる。
【０００９】
そこで、本発明者は、情報蓄積容量素子の下部電極としてＲｕ膜を採用し、その形成方法について種々の検討を行っている。このＲｕのような白金族金属は、形成後の熱処理によっても酸窒化膜のような低誘電率膜を生成せず、また、金属であるため薄く形成することが可能であり、容量を増加させるのに好適と考えられるからである。
【００１０】
しかしながら、下部電極としてＲｕ膜を採用した場合、その上層に形成される酸化タンタルの結晶化や膜質の改善のための熱処理（酸素雰囲気中、７００℃）の際に、Ｒｕ膜の酸化による体積膨張により酸化タンタル膜に亀裂が生じ、製品歩留まりが低下する。
【００１１】
また、Ｒｕ膜の酸化による体積膨張が、酸化タンタル膜の変形をもたらすほどのものでない場合でも、Ｒｕ膜中の酸素が、情報蓄積容量素子とメモリセル選択用ＭＩＳＦＥＴとを接続する接続部（例えばプラグ）まで移動し、酸化物となることにより導通不良を生じさせる。
【００１２】
本発明の目的は、容量絶縁膜の結晶化や膜質の改善のための熱処理による下部電極の酸化を防止することのできる技術を提供することにある。
【００１３】
また、本発明の他の目的は、良好な容量絶縁膜や下部電極を形成することにより情報蓄積容量素子の特性の向上を図ることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものを説明すれば、次のとおりである。
１．本発明の半導体装置の製造方法は、（ａ）半導体基板上に第1導電体を形成する工程と、（ｂ）前記第１導電体上に第１絶縁膜を形成する工程と、（ｃ）前記工程（ｂ）の後で、水と水素を含む雰囲気中で、前記半導体基板に熱処理を行う工程と、を有する。
２．本発明の半導体装置の製造方法は、（ａ）半導体基板上に第1導電体を形成する工程と、（ｂ）前記第１導電体上に第１絶縁膜を形成する工程と、（ｃ）前記半導体基板に、水と水素を含む雰囲気中において、２００℃〜４００℃で熱処理を行う工程と、を有する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施形態のＤＲＡＭの製造方法を図１〜図１８を用いて工程順に説明する。
【００１８】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離２を形成する。また、この素子分離２を形成することにより、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００１９】
上記素子分離２を形成するには、半導体基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、この溝の内部に薄い酸化シリコン膜を形成する。続いてこの溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法でポリッシュバックすることによって形成する。
【００２０】
次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度のゲート絶縁膜５を形成する。
【００２１】
次に、図３に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（タングステン膜、膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。このゲート電極６は、ワード線（ＷＬ）として機能する。次いで、ウエット・ハイドレゲン酸化を行い、ゲート電極６を構成するｎ型多結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成する。このウエット・ハイドレゲン酸化によれば、シリコン上のみに選択的に酸化膜を形成することができる。
【００２２】
次に、図４に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２３】
次に、半導体基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００２４】
次に、図５に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰ（リン）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、コンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。この後、熱処理によりプラグ１３中の不純物（リン）を、ｎ型半導体領域８（ソース、ドレイン）中に拡散させ、ｎ型半導体領域８（ソース、ドレイン）とプラグ１３との接触抵抗の低減を図る。
【００２５】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、スルーホール１５を形成する。
【００２６】
次に、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによって、スルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。このプラグ１６および１３を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）と後述するビット線ＢＬとが接続される。
【００２７】
次に、酸化シリコン膜１４およびプラグ１６上にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００２８】
次に、図６に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）堆積し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積する。
【００２９】
次に、窒化シリコン膜１８および酸化シリコン膜１７等をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１２の上部にスルーホール１９を形成する。
【００３０】
スルーホール１９は、その径がその下部のコンタクトホール１２の径よりも小さくなるように形成する。この場合、直径約０．１μｍである。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔（直径約０．１８μｍ）を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７、１４をドライエッチングする。
【００３１】
次に、多結晶シリコン膜２０およびサイドウォールスペーサ２１をドライエッチングで除去した後、図７に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。
【００３２】
次に、図８に示すように、プラグ２２の上部にバリア層２３を形成する。バリア層２３を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＷＮ膜を堆積した後、続いてスルーホール１９の外部のＷＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２３は、後述する製造工程の途中で行われる熱処理によって、下部電極３０Ａを構成するＲｕ（ルテニウム）とプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。なお、このバリア層２３をＷ膜もしくはＴａＮ（窒化タンタル）膜により形成してもよい。
【００３３】
この後、プラグ２２上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００３４】
この情報蓄積用容量素子Ｃの形成工程を、図９〜図１７を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００３５】
図９に示すように、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００３６】
次に、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積し、続いてＷ膜の上部に反射防止膜を塗布することにより、ハードマスク２６を形成する。このハードマスク２６（Ｗ膜）は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００３７】
次に、図１０に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００３８】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図１１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。なお、後述するＲｕ膜３０の成膜方法や条件を工夫することにより、酸化シリコン膜２４とＲｕ膜３０との接着性が確保できる場合には、接着層の形成工程を省略することができる。
【００３９】
次いで、図１２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０を効率良く成長させるためである。
【００４０】
このＲｕ膜３０は、例えば、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液とＯ2（酸素）とを原料としたＣＶＤ法による形成することができる。また、Ｒｕとヘキサフロロアセチルアセトン（ＣＦ3ＣＯＣＨ2ＣＯＣＦ3）の錯体化合物であるＲｕ（ＨＦＡＣ）3、Ｈ2Ｏ（水蒸気）およびＨ2(水素)を原料として形成することができる。なお、ＨＦＡＣは、（ＣＦ3ＣＯＣＨ2ＣＯＣＦ3）-を意味する。次いで、窒素雰囲気、７００℃、１分間の熱処理を行いＲｕ膜３０をデンシファイ（緻密化）する。
【００４１】
次いで、図１３に示すように、Ｒｕ膜３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００４２】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜（キャパシタ絶縁膜）となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００４３】
このＣＶＤ法で堆積された酸化タンタル膜３２は、アモルファス状態であり、リーク電流増加の原因となる。そこで、酸化タンタルの膜質の改善のため、熱処理（アニール）を施す。この熱処理により、酸化タンタル膜３２は、結晶化し、酸化タンタル膜３２ａとなる（図１４）。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。
【００４４】
この熱処理は、Ｈ2Ｏ（水蒸気）およびＨ2(水素)の混合雰囲気中で、例えば、７００℃で行う。
【００４５】
このように、本実施の形態によれば、酸化タンタル膜３２の膜質改善のための熱処理を、Ｈ2ＯおよびＨ2の混合雰囲気中で行うので、このＨ2ＯおよびＨ2の分圧比を制御することによって、酸化タンタル膜３２の下層の金属（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）やバリア層（ＷＮ膜））の酸化を防止することができる。
【００４６】
このＨ2ＯおよびＨ2の分圧比log[[Ｈ2Ｏ]／[Ｈ2]｝の制御について以下に説明する。
【００４７】
図１５のグラフ（ａ）は、系１（ＲｕＯ2＋Ｈ2）と系２（Ｒｕ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。このlogｋ＝log[[Ｈ2Ｏ]eq1／[Ｈ2]eq1]（[Ｈ2Ｏ]eq1：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq1：平衡状態におけるＨ2の分圧）により表される。
【００４８】
また、図１５のグラフ（ｃ）は、系１（Ｔａ2Ｏ5＋Ｈ2）と系２（Ｔａ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。このlogｋ＝log[[Ｈ2Ｏ]eq2／[Ｈ2]eq2]（[Ｈ2Ｏ]eq2：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq2：平衡状態におけるＨ2の分圧）により表され、このような平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により求めることができる。
【００４９】
従って、このグラフ（ｃ）より下の領域に位置する条件下においては、Ｔａ2Ｏ5が還元される方向に平衡が移動してしまうため、酸化タンタル膜３２の熱処理の際には、Ｈ2ＯおよびＨ2の分圧比を図１５に示すグラフ（ｃ）より上の領域に位置するよう制御する必要がある。
【００５０】
一方、図１５のグラフ（ａ）より上の領域に位置する条件下においては、Ｒｕが酸化される方向に平衡が移動してしまうため、酸化タンタル膜３２の熱処理の際には、Ｈ2ＯおよびＨ2の分圧比を図１５に示すグラフ（ａ）より下の領域に位置するよう制御する必要がある。
【００５１】
即ち、Ｈ2ＯおよびＨ2の分圧比を図１５に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行うと、下部電極（Ｒｕ膜）の酸化を防ぎつつ、酸化タンタル膜３２の膜質の改善を行うことができる。例えば、熱処理温度を７００℃とすると、Ｈ2ＯおよびＨ2の分圧比（log[[Ｈ2Ｏ]／[Ｈ2]｝）は、−６．７１＜log[[Ｈ2Ｏ]／[Ｈ2]｝＜６．９８となる。
【００５２】
なお、酸化タンタル膜３２の結晶化のためには、５００℃以上で熱処理を行うことが好ましい。
【００５３】
このように、本実施の形態によれば、酸化タンタル膜３２の膜質の改善のための熱処理を、Ｈ2ＯおよびＨ2の混合雰囲気下で、Ｈ2ＯおよびＨ2の分圧比（[Ｈ2Ｏ]／[Ｈ2]）を、当該熱処理温度における（[Ｈ2Ｏ]eq1／[Ｈ2]eq1）より大きく、また、（[Ｈ2Ｏ]eq2／[Ｈ2]eq2）より小さくなる条件下で行ったので、下部電極（Ｒｕ膜）の酸化を防ぎつつ、酸化タンタル膜３２の膜質の改善を行うことができる。
【００５４】
その結果、この熱処理時における下部電極（Ｒｕ膜）の酸化による体積膨張を小さくでき、酸化タンタル膜３２ａの破損を防止することができる。また、下部電極（Ｒｕ膜）中の酸素量を低減することができ、この酸素が、酸化タンタル膜３２の下層の下部電極３０Ａ（Ｒｕ膜）、ＷＮ膜２９（接着層）やバリア層２３（ＷＮ膜）に拡散する量うを抑えることができる。従って、これらの部位に酸化膜ができることによる導通不良を低減することができる。特に、本実施の形態のようなプラグ２２の径が小さい、微細な半導体装置に適用して効果が大きい。
【００５５】
また、図１６のグラフ（ｂ）は、系１（ＷＯ2＋Ｈ2）と系２（Ｗ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものであり、前述のグラフ（ａ）より下に位置する。前述したように、このlogｋ＝log[[Ｈ2Ｏ]eq3／[Ｈ2]eq3]（[Ｈ2Ｏ]eq3：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq3：平衡状態におけるＨ2の分圧）により表され、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により求めることができる。
【００５６】
即ち、Ｈ2ＯおよびＨ2の分圧比を図１６に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行うと、下部電極（Ｒｕ膜）やＷＮ膜の酸化を防ぎつつ、酸化タンタル膜３２の膜質の改善を行うことができる。例えば、熱処理温度を７００℃とすると、Ｈ2ＯおよびＨ2の分圧比（log[[Ｈ2Ｏ]／[Ｈ2]｝）は、−６．７１＜log[[Ｈ2Ｏ]／[Ｈ2]｝＜−０．６となる。
【００５７】
その結果、この熱処理時における下部電極（Ｒｕ膜）の酸化による体積膨張を小さくでき、酸化タンタル膜３２ａの破損を防止することができる。また、下部電極（Ｒｕ膜）やＷＮ膜（２９、２３）中の酸素量を低減することができ、これらの部位に酸化膜ができることによる導通不良を低減することができる。
【００５８】
次に、図１７に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｒｕ膜３３ａは、Ｒｕ膜３０と同様に形成する。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。
【００５９】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図１８は、情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平面図である。図８は、例えば、図１８中のＡ−Ａ部の断面図と対応する。
【００６０】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００６１】
以上詳述したように、本実施形態によれば、酸化タンタル膜３２の膜質改善のための熱処理を、Ｈ2ＯおよびＨ2の混合雰囲気中で行ったので、このＨ2ＯおよびＨ2の分圧比を制御することによって、酸化タンタル膜３２の下層の金属（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）やバリア層（ＷＮ膜））の酸化を防止することができる。
【００６２】
特に、Ｈ2ＯおよびＨ2の分圧比を図１５に示すグラフ（ａ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行うと、下部電極（Ｒｕ膜）の酸化を防ぎつつ、酸化タンタル膜３２の膜質の改善を行うことができる。
【００６３】
また、Ｈ2ＯおよびＨ2の分圧比を図１６に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行うと、下部電極（Ｒｕ膜）やＷＮ膜の酸化を防ぎつつ、酸化タンタル膜３２の膜質の改善を行うことができる。
【００６４】
その結果、この熱処理時における下部電極（Ｒｕ膜）の酸化による体積膨張を小さくでき、酸化タンタル膜３２ａの破損を防止することができる。また、Ｒｕ膜やＷＮ膜中の酸素量を低減することができ、これらの部位に酸化膜ができることによる導通不良を低減することができる。
【００６５】
引いては、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００６６】
なお、本実施の形態では、下部電極をＲｕを用いて形成したが、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）もしくはＰｔ（白金）等の白金族金属や銅を用いて下部電極を形成してもよい。
【００６７】
また、本実施の形態においては、容量絶縁膜として酸化タンタル膜を用いたが、Ａｌ2Ｏ3、ＢＳＴ（ＢａXＳｒ1-XＴｉＯ3）、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2、ＢａＴｉＯ3もしくはＳｒＴｉＯ3等の酸化膜を用いてもよい。
【００６８】
さらに、本実施の形態では、バリア層としてＷＮ膜を用いたが、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＭｏＮもしくはＭｏ等を用いてもよい。
【００６９】
ここで、例えば、容量絶縁膜として酸化タンタル膜を用い、バリア層としてＴａＮを用いた場合には、バリア層（ＴａＮ膜）の酸化を防止しつつ、酸化タンタル膜の膜質改善のための熱処理を行うことが困難と考えられる。また、Ｔｉ、ＴｉＮ、ＴａおよびＴａＮについて考察すると、ＴｉやＴａを含むこれらの膜は、Ｔａより酸化しやすく、また、Ｔａと同等に酸化しやすいため、容量絶縁膜として酸化タンタル膜を用いた場合には、バリア層としては、ＷＮ、Ｗ、ＭｏＮもしくはＭｏが好ましいと考えられる。
【００７０】
このように、容量絶縁膜中の金属より酸化しにくい金属を適宜選択し、バリア層とする必要がある。この「酸化しにくい」とは、例えば、図１５に示すようなグラフを描いた場合、容量絶縁膜中の金属についてのグラフが、バリア層中の金属のグラフより下に位置することを意味する。この関係は、バリア層の他、容量絶縁膜の下層の下部電極や接着層についても同様である。
【００７１】
こうすることで、容量絶縁膜の下層の金属（例えば、下部電極、接着層やバリア層）の酸化を防止するよう、容量絶縁膜の膜質改善のためのＨ2ＯおよびＨ2の混合雰囲気中での熱処理における、Ｈ2ＯおよびＨ2の分圧比を制御することができる。
【００７２】
（実施の形態２）
実施の形態１においては、スルーホール１９の内部にｎ型多結晶シリコン膜を埋め込むことによりプラグ２２を形成し、その上部にＷＮ膜からなるバリア層２３を形成したが、このプラグおよびバリア層の部分を以下のような構成としてもよい。
【００７３】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、窒化シリコン膜１８および酸化シリコン膜１７、１４をドライエッチングすることによって、スルーホール１９を形成する工程までは、図１〜図６までを参照しながら説明した実施の形態１の場合と同様と同様であるためその説明を省略する。また、本実施の形態においては、スルーホール１９内に形成されるプラグ近傍およびこのプラグの上部に形成される情報蓄積用容量素子Ｃを模式的に表した図を用いて説明する。
【００７４】
図１９に示すように、スルーホール１９の内部にプラグ２２２を形成する。プラグ２２２を形成するには、まず、スルーホール１９内を含む窒化シリコン膜１８の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜２２１を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜２２２を堆積することによって、スルーホール１９の内部にこれらの膜を埋め込んだ後、スルーホール１９の外部のこれらの膜を化学機械研磨法で除去する。このスルーホール１９は、窒化シリコン膜１８、酸化シリコン膜１７および酸化シリコン膜１４中に形成され、その底部には、ｎ型多結晶シリコン膜よりなるプラグ１３が露出している。このバリアメタル膜２２１は、プラグ２２２を構成するＷ膜とプラグ１３を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。
【００７５】
この後、図２０に示すように、プラグ２２２上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。なお、この情報蓄積用容量素子Ｃの形成工程は、図９〜図１７を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【００７６】
以上詳述したように、本実施形態によれば、実施の形態１と同様に、酸化タンタル膜３２の膜質改善のための熱処理を行ったので、酸化タンタル膜３２の下層の金属（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）やバリア層（ＷＮ膜））の酸化を防止することができる。
【００７７】
さらに、プラグ２２２をＷ膜で構成したので、酸化タンタル膜３２からシリコン膜（この場合、プラグ１３）までの距離を大きくすることができ、シリコン膜の酸化を防止することができる。
【００７８】
即ち、本実施の形態においては、酸化タンタル膜３２からプラグ１３の表面までの距離Ｄを確保できるのに対し（図２０）、例えば、実施の形態１（図１７）の場合は、酸化タンタル膜３２からシリコン膜（図１７の場合、プラグ２２）の表面までの距離は、Ｄ以下となる。
【００７９】
また、シリコン（Ｓｉ）は、酸化タンタル膜３２からプラグ１３までの間に介在する膜（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）、プラグ（Ｗ膜）２２２やバリア層（Ｔｉ膜、ＴｉＮ膜））より酸化しやすい金属であるため、これらの部位に酸素がとり込まれた場合は、こり込まれた酸素が、これらの部位中を拡散し、一番酸化しやすい金属（Ｓｉ）と結合することにより安定化する。
【００８０】
従って、シリコン膜とこれらの部位との界面には酸化膜が生じ易い。しかしながら、本実施の形態においては、プラグ２２２をＷ膜で構成したので、酸化タンタル膜３２からシリコン膜（この場合、プラグ１３）までの距離を大きくすることができ、シリコン膜の酸化を防止することができる。
【００８１】
その結果、実施の形態１で説明した効果に加え、プラグ１３中に酸化膜ができることによる導通不良を低減することができる。
【００８２】
なお、本実施の形態では、プラグ２２２をＷ膜を用いて形成したが、この他、ＷＮ、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＭｏＮもしくはＭｏ等を用いてもよい。
【００８３】
（実施の形態３）
実施の形態２においては、プラグ２２２をＷ膜で構成したが、このプラグ２２２中にＳｉを含有させてもよい。
【００８４】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、プラグ３２２の形成工程以外の工程は、実施の形態２および実施の形態２で引用する実施の形態１の工程と同様であるため、その説明を省略する。
【００８５】
図２１に示すように、スルーホール１９内を含む窒化シリコン膜１８の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜２２１を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積する。この際、ＳｉＨ4とＷＦ6を原料としたＣＶＤ法で成膜することによって、Ｗ膜中にＳｉを含有させる。このＳｉの含有率は、５０％以下である。次いで、スルーホール１９の外部のこれらの膜を化学機械研磨法で除去することによりプラグ３２２を形成する。
【００８６】
この後、図２２に示すように、プラグ３２２上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００８７】
このように、本実施形態によれば、実施の形態１と同様に、酸化タンタル膜３２の膜質改善のための熱処理を行ったので、酸化タンタル膜３２の下層の金属（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）やバリア層（ＷＮ膜））の酸化を防止することができる。
【００８８】
さらに、プラグ３２２をＳｉを含有するＷ膜で構成したので、プラグ３２２中に酸素もしくは酸素の化合物が拡散してきた場合であっても、Ｗ膜中のＳｉがこの酸素をトラップし、Ｗ膜の酸化を防止することができる。なお、Ｓｉは、Ｗ膜中に点在しているため、酸素をトラップし酸化物となっても膜状とならず、プラグ３２２の導通は確保できる。
【００８９】
その結果、実施の形態１で説明した効果に加え、プラグ３２２の導通不良を低減することができる。
【００９０】
なお、本実施の形態では、プラグ３２２をＷ膜を用いて形成したが、この他、ＷＮ、ＴａＮ、ＴｉＮ、ＴｉＷ、Ｗ、ＭｏＮもしくはＭｏ等を用いてもよい。
【００９１】
また、トラップ金属としては、Ｓｉの他、酸化しやすい金属、例えば、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ等の金属を用いることができる。
【００９２】
このような酸化のしやすさは、相対的なものであるため、プラグ３２２を構成する金属に比べ酸化しやすい金属をトラップ金属として用いればよい。
【００９３】
（実施の形態４）
実施の形態１〜３では、酸化タンタル膜の結晶化のための熱処理を、Ｈ2ＯおよびＨ2の混合雰囲気中で、このＨ2ＯおよびＨ2の分圧比を制御しながら行ったが、酸化タンタル膜の熱処理を、以下のように行ってもよい。
【００９４】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、酸化タンタル膜の形成および酸化タンタル膜の膜質改善のための熱処理工程以外の工程は、実施の形態１の工程と同様であるため、その説明を省略する。
【００９５】
図２３に示すように、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００９６】
このＣＶＤ法で堆積された酸化タンタル膜３２の膜質の改善のため、２００℃から４００℃で熱処理（アニール）を施す。この際、Ｈ2ＯおよびＨ2の分圧比を、実施の形態１で説明した図１５に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域のうち、２００℃から４００℃の温度範囲に対応する領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行う。
【００９７】
かかる温度範囲では、酸化タンタル膜の結晶化は起こらないが、熱処理前の酸化タンタル膜に比べリーク電流を低減でき、その膜質を向上させることができる。この熱処理後の酸化タンタル膜を４３２ａとする（図２４）。
【００９８】
この後、図２５に示すように、Ｗ膜／Ｒｕ膜からなる上部電極３３および層間絶縁膜３４を形成する。
【００９９】
このように、本実施の形態によれば、酸化タンタル膜３２の膜質改善のための熱処理を、比較的低温で、また、Ｈ2ＯおよびＨ2の分圧比を、実施の形態１で説明した図１５に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ行ったので、酸化タンタル膜の下層の金属（例えば、下部電極（Ｒｕ）、ＷＮ膜（接着層）やバリア層（ＷＮ膜））の酸化を低減することができる。
【０１００】
なお、Ｈ2ＯおよびＨ2の分圧比を図１６に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域にのうち、２００℃から４００℃の温度範囲に対応する領域に位置するよう制御しつつ酸化タンタル膜３２の熱処理を行ってもよい。また、図２５中のプラグ２２およびバリア層２３の部分を実施の形態２もしくは３で説明した構成としてもよい。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０３】
情報蓄積用容量素子を構成する容量絶縁膜の膜質改善のための熱処理を、Ｈ2ＯおよびＨ2の混合雰囲気中で、このＨ2ＯおよびＨ2の分圧比を制御することによって行ったので、この容量絶縁膜の下層の金属（例えば、下部電極）の酸化を防止することができる。
【０１０４】
また、下部電極の酸化による体積膨張を小さくでき、容量絶縁膜の破損を防止することができる。また、この容量絶縁膜の下層の金属中の酸素量を低減することができ、これらの部位に酸化膜ができることによる導通不良を低減することができる。
【０１０５】
また、情報蓄積用容量素子の特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】酸化タンタル膜の熱処理時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図１６】酸化タンタル膜の熱処理時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  酸化シリコン膜
５  ゲート絶縁膜
６  ゲート電極
７  窒化シリコン膜
８  ｎ型半導体領域
９  窒化シリコン膜
１０  酸化シリコン膜
１１  コンタクトホール
１２  コンタクトホール
１３  プラグ
１４  酸化シリコン膜
１５  スルーホール
１６  プラグ
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  スルーホール
２０  多結晶シリコン膜
２１  サイドウォールスペーサ
２２  プラグ
２３  バリア層
２４  酸化シリコン膜
２６  ハードマスク
２７  孔
２９  ＷＮ膜
３０  Ｒｕ膜
３０Ａ  下部電極
３２  酸化タンタル膜
３２ａ  酸化タンタル膜
３３  上部電極
３３ａ  Ｒｕ膜
３３ｂ  Ｗ膜
３４  層間絶縁膜
２２１  バリアメタル膜
２２２  Ｗ膜（プラグ）
３２２  プラグ
４３２ａ  酸化タンタル膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｄ  距離
Ｌ  活性領域
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
【図１】
0003839281.tif 000002
【図２】
0003839281.tif 000003
【図３】
0003839281.tif 000004
【図４】
0003839281.tif 000005
【図５】
0003839281.tif 000006
【図６】
0003839281.tif 000007
【図７】
0003839281.tif 000008
【図８】
0003839281.tif 000009
【図９】
0003839281.tif 000010
【図１０】
0003839281.tif 000011
【図１１】
0003839281.tif 000012
【図１２】
0003839281.tif 000013
【図１３】
0003839281.tif 000014
【図１４】
0003839281.tif 000015
【図１５】
0003839281.tif 000016
【図１６】
0003839281.tif 000017
【図１７】
0003839281.tif 000018
【図１８】
0003839281.tif 000019
【図１９】
0003839281.tif 000020
【図２０】
0003839281.tif 000021
【図２１】
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【図２２】
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【図２３】
0003839281.tif 000024
【図２４】
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【図２５】
0003839281.tif 000026