(57)【特許請求の範囲】
【請求項１】
一次元に画素間隔ｄで配列された複数の画素で構成されるイメージセンサチップを主走査方向に複数個配置して構成されるラインイメージセンサにより、副走査される原稿画像を１主走査ラインずつ読み取って前記ラインイメージセンサを構成する画素毎の画像信号を出力する画像読み取り装置であって、
前記画素間隔ｄと前記各イメージセンサチップの各境界における画素の配置間隔である境界画素間隔の情報を予め記憶しておく記憶手段と、
前記ラインイメージセンサを構成する複数のイメージセンサチップにおいて互いに隣接して順に配置されるイメージセンサチップをイメージセンサチップＡ及びＢとし、該イメージセンサチップＡ及びＢについて前記記憶手段に記憶される前記境界画素間隔が境界画素間隔Ｄであるとするとき、前記イメージセンサチップＢの先頭の所定の複数（ａ）個の画素については該ａ個の画素の物理的な画素配置に関わらず前記イメージセンサチップＡの最後の画素から（ｄ＋（Ｄ−ｄ）／（ａ））の等間隔で配置されるとみなすことで、前記ラインイメージセンサを構成する各画素の仮想的画素配置を決定し、
前記イメージセンサを構成する各画素のうち、
前記仮想的画素配置上の位置と前記イメージセンサにおける物理的画素配置上の位置とが一致する画素については、該画素から出力される画像信号をそのまま該画素についての画像信号として出力する一方、
前記仮想的画素配置上の位置と前記イメージセンサにおける物理的画素配置上の位置とが一致しない画素については、前記仮想的画素配置上における該画素の周辺に前記物理的画素配置上において位置する画素である周辺画素と該画素との位置関係及び該周辺画素からの出力される画像信号から所定の近似演算法により算出した画像信号を該画素についての画像信号として出力する補正手段と
を備えたことを特徴とする画像読み取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一次元に配列された複数の読み取り画素で構成されるイメージセンサチップを主走査方向に複数個配置して構成されるラインイメージセンサにより、副走査される原稿画像を１主走査ラインずつ読み取って前記ラインイメージセンサを構成する各画素毎の画像信号を出力する画像読み取り装置に関する。
【０００２】
【従来の技術】
近年、ファクシミリ装置や複写装置等においては、光路長を短く設定でき、装置の小型化が可能であることから、原稿を読み取るための画像読み取り装置として等倍イメージセンサを用いる場合が多くなってきた。
【０００３】
この等倍イメージセンサは、特開昭６１−６９２５６号公報記載の「イメージセンサ」に見られるように、複数の読み取り画素が１次元に形成されたイメージセンサチップ（以下単にセンサチップと称する場合もある）を、基材上に画素の配列方向と同一方向に複数個配置して形成したものである。
【０００４】
センサチップは、半導体を製造する上で基本となるウェハーサイズによって、その長手方向のサイズが規制されるため、センサチップを用いてＡ４サイズやＡ３サイズの原稿を等倍光学系で読み取るラインイメージセンサを得るためには、センサチップを複数個配列して必要な読み取り長さを確保する必要がある。
【０００５】
Ａ４サイズの原稿の幅方向（約２１０ｍｍ）を読み取り解像度４００ＤＰＩ（Ｄｏｔ  Ｐｅｒ  Ｉｎｃｈ：１ｉｎｃｈは約２５．４ｍｍ）で等倍イメージセンサで読み取る場合、画素間隔は、約６３．５μｍとなる。
【０００６】
１つのセンサチップ内部の画素間隔は、当然の事ながら、半導体製造プロセスにおいて得られる高精度で、等間隔にそろえることは容易であるが、複数のセンサチップを基材上に配列してラインイメージセンサを構成する場合、その継ぎ目における画素間隔（境界画素間隔）は、複数のセンサチップを基材上に取り付ける際の精度でしかそろえることができない。しかし、その精度は、半導体製造プロセスにおいて得られる精度よりは低く、センサチップ内部の画素間隔と、前記境界画素間隔とを高精度に一致させることは非常に難しい。
【０００７】
一方、センサチップ内部の画素間隔と、前記境界画素間隔とが異なると、読みとり画像に悪影響が生じることがある。
【０００８】
例えば、原稿上の斜線を複数のセンサチップの配列で構成されたラインイメージセンサで読みとった場合、その読み取り画像の斜線部にセンサチップの継ぎ目位置で段差が生じる。また、網点原稿を読み取った場合などは、網点のピッチ（空間周波数）と、センサの画素間隔の差異によって生じるモアレが、センサチップの継ぎ目位置で乱れ、縦スジ状に見えたりする場合がある。
【０００９】
センサチップ内部の画素間隔に対する隣接するセンサチップ間の前記境界画素間隔との誤差の割合が大きいほど、読みとり画像に発生する悪影響は大きくなる。したがって、センサチップの解像度があがればセンサチップ内部の画素間隔が小さくなり、その結果として、センサチップ間の前記境界画素間隔の誤差が同一でも、センサチップ内部の画素間隔に対する割合が相対的に大きくなり、読み取った画像における影響がいっそう顕著になる。
【００１０】
近年、高画質読みとりの要求に従いラインイメージセンサの高解像度化が進んでおり、たとえば６００ＤＰＩの解像度を有するラインイメージセンサも登場してきている。
【００１１】
一方、高解像度化に伴う高画質化を進める上で、センサチップ間の継ぎ目誤差を小さく抑えることは重要であるが、センサチップを配置する上での誤差であるが故にこれを高精度に実現するのは困難となっている。
【００１２】
これに対する対策の提案としては特開昭６１−２５６８６０号公報記載の「画像読取装置」がある。
【００１３】
これは、一次元イメージセンサを形成する各画素を複数個のセンサエレメントで構成し、センサチップの配置の位置ずれに応じてエレメントを選択的に使用することにより、位置ずれの影響を補正するようにしたものである。
【００１４】
【発明が解決しようとする課題】
しかし、この提案装置における明らかな欠点は、その補正の精度が粗いということである。つまり、補正の精度は１画素を幾つのエレメントで構成したかで決定されてしまい、構成エレメント数を十分に増やせば補正の精度を高めることができでも、その分、センサエレメント個々の受光部の開ロ面積が大幅に縮小され、１画素当たり十分な光量で、読み取り原稿からの反射光を受光できなくなり、センサ出力のＳ／Ｎの低下による読み取り画像の品質の劣化が生じてしまう問題点がある。
【００１５】
一方、今後、画像に対する品質の要求が高まると共にイメージセンサの高解像度化はますます進み、この場合、前述のイメージセンサチップのアッセンブリ精度の影響は相対的に増大することになり、高画質化を目指す目的とは裏腹に画質を劣化させる要因が大きくなってしまう。
【００１６】
本発明は係る事情に鑑みてなされたものであり、ラインイメージセンサを構成する複数のイメージセンサチップの配置ずれを高精度に補正でき、読み取り画像への悪影響を除去することができる画像読み取り装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の画像読み取り装置は、一次元に画素間隔ｄで配列された複数の画素で構成されるイメージセンサチップを主走査方向に複数個配置して構成されるラインイメージセンサにより、副走査される原稿画像を１主走査ラインずつ読み取って前記ラインイメージセンサを構成する画素毎の画像信号を出力する画像読み取り装置であって、前記画素間隔ｄと前記各イメージセンサチップの各境界における画素の配置間隔である境界画素間隔の情報を予め記憶しておく記憶手段と、前記ラインイメージセンサを構成する複数のイメージセンサチップにおいて互いに隣接して順に配置されるイメージセンサチップをイメージセンサチップＡ及びＢとし、該イメージセンサチップＡ及びＢについて前記記憶手段に記憶される前記境界画素間隔が境界画素間隔Ｄであるとするとき、前記イメージセンサチップＢの先頭の所定の複数（ａ）個の画素については該ａ個の画素の物理的な画素配置に関わらず前記イメージセンサチップＡの最後の画素から（ｄ＋（Ｄ−ｄ）／（ａ））の等間隔で配置されるとみなすことで、前記ラインイメージセンサを構成する各画素の仮想的画素配置を決定し、前記イメージセンサを構成する各画素のうち、前記仮想的画素配置上の位置と前記イメージセンサにおける物理的画素配置上の位置とが一致する画素については、該画素から出力される画像信号をそのまま該画素についての画像信号として出力する一方、前記仮想的画素配置上の位置と前記イメージセンサにおける物理的画素配置上の位置とが一致しない画素については、前記仮想的画素配置上における該画素の周辺に前記物理的画素配置上において位置する画素である周辺画素と該画素との位置関係及び該周辺画素からの出力される画像信号から所定の近似演算法により算出した画像信号を該画素についての画像信号として出力する補正手段とを備えたことを特徴とする。
【００１８】
請求項２記載の画像読み取り装置は、一次元に配列された複数の画素で構成されるイメージセンサチップを主走査方向に複数個配置して構成されるラインイメージセンサにより、副走査される原稿画像を１主走査ラインずつ読み取って前記ラインイメージセンサを構成する各画素毎の画像信号を出力する画像読み取り装置において、前記各イメージセンサチップの境界画素の配置間隔と前記各イメージセンサチップ内での画素間隔の情報を予め記憶しておく記憶手段と、その記憶手段に記憶された情報に基づいて、前記ラインイメージセンサの物理的画素配置を、前記各イメージセンサチップ間の各境界のそれぞれにおける、前記境界画素付近での前記ラインイメージセンサの物理的画素配置と前記仮想的画素配置との画素間隔の差を、前記ラインイメージセンサからの画素の読み出しサイクルに同期して、前記ラインイメージセンサから現在読み出し中の画素が前記各境界から隔たるにつれて所定の割合で小さくしていくことにより、前記各境界において、前記境界画素の配置間隔と前記各イメージセンサチップ内での画素間隔との差を前記境界画素の周辺画素に分散させることにより、仮想的画素配置に補正する第１補正手段と、前記ラインイメージセンサからの各画素毎の画像信号を、前記第１補正手段により前記ラインイメージセンサからの画素の読み出しサイクルに同期して得られる仮想的画素配置からの画像信号に補正する第２補正手段とを備えたことを特徴とする。
【００３４】
先ず、本発明の実施の形態に係る画像読み取り装置について詳細に説明する。図１は、本発明の実施の形態に係る画像読み取り装置のブロック構成を示している。
【００３５】
同図において、２０１は、複数のイメージセンサチップで構成されたラインイメージセンサであり、図示しない副走査機構により副走査される原稿画像を１主走査ラインずつ読み取って各画素毎の画像信号を出力するものである。図２にそのイメージセンサ２０１の部分構成について示す。
【００３６】
図２に示すイメージセンサ２０１において、１０１は基板材であり、通常、高抵抗で剛性の高いセラミックやガラスエポキシなどが用いられる。１０２ａ及び１０２ｂは基板材１０１上に配置されたイメージセンサチップであり、各々長手方向に複数の画素が形成されている。なお、図においては、基板材１０１上には、１０２ａ及び１０２ｂの２つのセンサチップのみを示しているが、実際は、主走査方向の長さの合計が、必要な読み取り幅を越える数のセンサチップが配置されている。１０３は、各画素の受光用のアパーチャで、それらの各アパーチャの間隔が、イメージセンサチップ内における画素間隔となる。
【００３７】
前述のように、読みとり解像度４００ＤＰＩにおいては、画素間隔ｄは６３．５μｍ程度の値をとる。Ｄはセンサチップ１０２ａ及び１０２ｂの境界での画素間隔（境界画素間隔）であり、イメージセンサチップ１０２ａ及びチップ１０２ｂの基板材上への取付けの精度でばらつくこととなる。
【００３８】
境界画素間隔Ｄが画素間隔ｄとほぼ一致する場合は問題がないが、境界画素間隔Ｄが画素間隔ｄより大きくなる場合、あるいは小さくなる場合、その程度に応じて読みとり画像に障害が発生する。その障害のうちでも顕著であるのが、原稿上の斜線を読み取った場合で、その読み取り画像の斜線にイメージセンサチップの継ぎ目位置で段差が生じる。また、網点原稿を読みとった場合などは、網点のピッチ（空間周波数）とイメージセンサの画素間隔の差異によって生じるモアレが、継ぎ目位置で乱れ、縦スジ状に見えたりする。モアレに関しては説明された文献などが多数存在するため、ここでは説明を割愛する。
【００３９】
図２に示すイメージセンサ２０１においては、一般的には、基板材上１０１上にエッチングないしは蒸着などにより導体による回路が形成され、これにより、各イメージセンサチップに給電、信号供給がなされ、画素の読み取り信号が取り出されることになる。
【００４０】
さて、図１において、２０２はイメージセンサ２０１から出力されるアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換部であり、図示していないが、変換に先立って必要な増幅やレベル変換などのアナログ信号処理部をも包含している。
【００４１】
２０３はシェーディング補正部であり、黒基準板の読み取り値ないしは照明光源オフ時の読み取り値を黒基準値とし、白基準板読みとり値を白基準値としてイメージセンサ２０１の出力を正規化し、イメージセンサ２０１の暗時のオフセット出力の補正や、センサの各画素毎の感度のばらつき、光源やレンズなどの光学部品による照明ばらつきの補正を行う。このシェーディング動作に関しては、公知な技術であるため、ここではこれ以上の説明を省略する。
【００４２】
２０４は継ぎ目補正部であり、イメージセンサ２０１を構成する複数のセンサチップ間の配置ずれを補正する動作を行うが、このブロックに関する詳細な説明は後述する。
【００４３】
２０５は画像読み取り装置としての種々の画像処理動作を行う画像処理部であり、画像のフィルタリングや変倍（解像度変換）、２値化処理などの公知な処理を実施する。このブロックに関する動作は、本発明には直接関連しないため、これ以上の説明は省略する。
【００４４】
イメージセンサ２０１で読み取られ、各ブロックにより処理された画像信号は、最終的には画像処理部２０５を経て、図示しない後段の処理部により使用される。例えば、ファクシミリ装置に本発明に係る読み取り装置を適用した場合には、相手装置へ送信するための画像データとして、複写機の場合には、プロッタにより記録出力される画像データとして、スキャナ装置であれば、パソコン等の上位装置に転送される画像データとして使用される。
【００４５】
２０６はクロック発生部で、上記各ブロックに必要なクロックや同期信号などを生成・供給するものである。
【００４６】
次に、継ぎ目補正部２０４の構成及び動作について説明するが、それに先立って、継ぎ目補正部２０４の動作について、図３を参照して概念的に説明する。
【００４７】
同図において、実画素配置（実サンプリング位置）とは、イメージセンサ２０１において、基板材１０１上に配置されたイメージセンサチップにおいて、アパーチャ１０３が存在する位置（画素の物理的な配置位置）を示している。
【００４８】
図においては、画素間隔がｄで、境界画素間隔Ｄで隣接配置されたイメージセンサチップＡとＢ（図２におけるイメージセンサチップ１０２ａ及び１０２ｂの位置関係に相当する）との境界の部分の様子を表している。実サンプリング位置というのは、上記したように実際に画素が存在する物理的な位置という意味である。図中の上段は、境界画素間隔Ｄが画素間隔ｄよりも大きい場合（Ｄ＞ｄ）を示し、下段は、境界画素間隔Ｄが画素間隔ｄよりも大きい場合（Ｄ＜ｄ）を示している。
【００４９】
イメージセンサチップＡ及びＢは、Ｎ個の画素により構成されており、図においては、イメージセンサチップＡの最後の３画素、Ａ（Ｎ−２）、Ａ（Ｎ−１）、Ａ（Ｎ）と、イメージセンサチップＢの先頭の６画素Ｂ（１）、Ｂ（２）、Ｂ（３）、Ｂ（４）、Ｂ（５）、Ｂ（６）の存在位置が表現されている。同一イメージセンサチップ内の画素間隔は前述したように全てｄであり、イメージセンサチップ境界の画素間隔（境界画素間隔）、つまりＡ（Ｎ）とＢ（１）の間隔Ｄが、イメージセンサチップＡ及びＢの取付け精度により、上段に示した（Ｄ＞ｄ）の場合と、下段に示した（Ｄ＜ｄ）の場合の、いずれかの場合が生じ得る。
【００５０】
このように、規則正しく間隔ｄで整列している画素の内で、１か所のみ間隔ｄとはかなり異なる間隔Ｄの場所があると、画像読みとり性能において、色々な障害を発生させる。前述したように、たとえば、原稿上の斜線を読みとった場合、その読み取り画像の斜線部にイメージセンサチップの継ぎ目位置で段差が生じる。また、網点原稿を読みとった場合などは、網点のピッチ（空開周波数）とイメージセンサの画素間隔の差異によって生じるモアレが、継ぎ目位置で乱れ、縦スジ状に見えたりする。
【００５１】
これを防止するためには、イメージセンサチップ間の境界で生じ得る不均等な間隔で、物理的に配置された（実サンプリング位置の）画素が、ほぼ等間隔に並ぶように仮想サンプリング点を設定し、この仮想サンプリング位置に仮に画素が存在したとしたときに、それらの仮想的な配置の画素から出力されるはずの画像信号を、前記物理的に配置された画素のうちの、当該仮想的な配置の画素の周辺に位置する画素から実際に出力される画像信号に基づいて、演算により求めることにより、イメージセンサチップ間の境界で生じ得る不均等な画素間隔を補正すればよい。
【００５２】
実サンプリングデータ（実際にイメージセンサの各画素から出力された画素値）から仮想サンプリングデータ（仮想サンプリング位置に配置された仮の画素から出力されるはずの画素値）を演算により算出する方法は、従来より種々の提案がなされており、例えば、特公平８−２８８１０号公報記載の「画像データの変倍処理装置」の第３ページにも、最近画素置換法、近接画素間距離線形配分法、３次関数コンボリューション法等の記載があるが、そのうち、近接画素間距離線形配分法や３次関数コンボリューション法は、本実施の形態に適用可能であり、特に３次関数コンボリューション法は、サンプリング定理に基づく近似演算の精度がよく、本実施の形態に最適である。
【００５３】
図３では、黒丸印で示される実サンプリング位置の画素（例えばＡ（Ｎ−２））に対応する、白丸印で示される仮想サンプリング位置の画素をＡ’（Ｎ−２）等と表現して対応関係を示している。同図において、実サンプリング位置の画素と、仮想サンプリング位置の画素の位置がずれているのは、白丸に×印で示されるＢ’（１）、Ｂ’（２）、Ｂ’（３）であり、それらの仮想画素のずれにより、境界画素間隔Ｄと画素間隔ｄの差（Ｄ−ｄ）を４分割して、イメージセンサチップ間の境界で生じる画素間隔の不均等を周辺画素に分散するようにしている。
【００５４】
すなわちＢ’（１）はＡ’（Ｎ）から（ｄ＋（Ｄ−ｄ）／４）だけ隔たった位置に設定し、また、Ｂ’（２）はＢ’（１）から同様に（ｄ＋（Ｄ−ｄ）／４）だけ隔たったところに設定し、Ｂ’（３）はＢ’（２）から同様に（ｄ＋（Ｄ−ｄ）／４）だけ隔たったところに設定する。これにより、センサチップ境界における仮想サンプリング位置と実サンプリング位置のずれ（Ｄ−ｄ）が、（Ｄ−ｄ）／４ずつ分散され、ついには、Ｂ’（４）の位置で仮想サンプリング位置と実サンプリング位置が一致することとなり、イメージセンサチップＢから読み出しが続く限り、これは継続される。なお、上段に示した（Ｄ＞ｄ）の場合と、下段に示した（Ｄ＜ｄ）の場合とでは、センサチップ境界における仮想サンプリング位置と実サンプリング位置のずれ（Ｄ−ｄ）の符号が異なるが、後述するように、この符号を判断することで、仮想サンプリング位置の画素の画素値の算出の際に参照する実サンプリング位置の画素の切換が可能である。
【００５５】
なお、本実施の形態では、図３に示したように、境界画素間隔Ｄと画素間隔ｄの差を４分割して、イメージセンサチップ間の境界で生じる画素間隔の不均等を周辺画素に分散するようにしているが、４分割に限らず、もっと緩やかに、たとえば後述する８分割や、１６分割で実施したほうが、性能的にはよい。但し、その分仮想サンブリングデータを算出する演算の精度が要求される事となる。
【００５６】
以上説明した継ぎ目補正部２０４の概念的動作を踏まえて、継ぎ目補正部２０４の構成及び動作について図４を参照して説明する。
【００５７】
同図において、３１１は分周器であり、画素毎のタイミングを示す画素クロックＰＣＬＫと、イメージセンサ２０１の１ライン毎の読み取りタイミングを示すライン同期クロックＬＳＹＮＣと、１ラインでの入力画像信号の有効期間を示すゲート信号ＬＧＡＴＥとがクロック発生部２０６から入力され、１ラインでの入力画像信号の有効期間であるゲート信号ＬＧＡＴＥのアサート期間において、イメージセンサ２０１を構成する複数のセンサチップのそれぞれが保有する画素数分の画素クロックＰＣＬＫの計数毎にパルスを出力する。
【００５８】
３１２はアドレスカウンタであり、分周器３１１の出力を１ライン期間にわたって計数することにより、イメージセンサ２０１の各画素が先頭から順次読み出されるのに従い、現在の読み出しに対応するイメージセンサチップ番号をアドレスとして出力するものである（図中の信号名はｃｈｉｐ＿ａｄｄｒｅｓｓ）。例えば、現在先頭から４個目のイメージセンサチップ上に形成された画素から画像が読み出されているとすると、１だけ小さい３というアドレスが出力される（１個目のイメージセンサチップについては、０というアドレスが出力される）。
【００５９】
３１４は記憶部であり、アドレスカウンタ３１２の出力アドレスの指定に従い、格納されている各イメージセンサチップの配置間隔のデータが読み出され出力される（図中の信号名はｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）。
【００６０】
記憶部３１４の内部のデータ構成例を図５に示す。同図において、記憶部３１４の所定の記憶番地に記憶内容としてチップ配置間隔データ（図３における境界画素間隔Ｄに相当する）が順に格納されている。記憶部３１４の最初の番地（番地０）には、動作の便宜上、イメージセンサチップ内における本来の画素間隔であるｄなる値を格納しておく。いうまでもなく、この値ｄは、前述の４００ＤＰＩであれば、６３．５μｍに該当するデータである。格納しておくチップ配置間隔データの形態はいかようでもかまわないが、ここでは仮に、値ｄによる正規化されたデータとしておく。つまり、「ｄ」と同じ値であれば０、「ｄ」の２０％増しの間隔であれば、＋０．２となり、「ｄ」の２０％減の間隔であれば−０．２となる。
【００６１】
３１３は、分周器３１１の出力でリセットされ画素クロックＰＣＬＫを計数する画素アドレスカウンタで、読み出し中の画素が、当該イメージセンサチップにおいて、先頭から何画素目かを表すアドレス信号を出力する（図中の信号名は、ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）。
【００６２】
３１５はカウンタ３１３から出力されるチップ内の画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）に従い、記憶部３１４から出力されるイメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に対し演算を施し、イメージセンサチップの配置誤差に起因する画像異常を除去するために必要な、仮想サンプリング位置情報（実サンプリング位置からの隔たり）（ｐｉｔｃｈ＿ｄａｔａ）を出力する演算部である。読み出し中の画素が当該イメージセンサチップの先頭画素であるときは、記憶部３１４の出力する配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に近い値を出力し、読み出しが進むにつれてこれを小さくし、０に近づけていく。この動作は、図３を参照して前述した通りである。
【００６３】
この演算動作の処理手順について、図６を参照して説明する。同図において、演算部３１５は、カウンタ３１３から入力される画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）が４より小さいかを判断し（判断Ｓ０１）、４以上である場合（判断Ｓ０１のＮｏ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に０を代入する（出力する）（処理Ｓ０３）。４より小さい場合（判断Ｓ０１のＹｅｓ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に、（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ×（３−ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）／４）を代入する（出力する）（処理Ｓ０２）。
【００６４】
ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）３１０は、演算部３１５の出力する仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に従い、実際の補正演算動作を行うのに必要な演算計数例数を、乗算器３０５、３０６、３０７及び３０８に出力する。
【００６５】
また乗算器３０５、３０６、３０７及び３０８には、それぞれ、Ｄ−ＦＦ（フリップフロップ）３０４、３０３、３０２及び３０１からの出力が入力され、それらの入力値と、ＬＵＴ３１０からの演算係数とを乗算した結果を加算器３０９に出力する。加算器３０９は、乗算器３０５、３０６、３０７及び３０８から入力される値を加算して、画像信号として画像処理部２０５に出力する。
【００６６】
Ｄ−ＦＦ（フリップフロップ）３０４、３０３、３０２及び３０１は、同一構成のＤ−ＦＦであり、シェーディング補正部２０３からの画像信号を１画素クロックづつ遅延させることにより、乗算器３０５、３０６、３０７及び３０８にそれぞれ出力する演算項を生成する。図３の例でいうならば、Ｄ−ＦＦ３０４にＡ（Ｎ）の画素値が格納されている状態では、Ｄ−ＦＦ３０３にはＢ（１）の画素値が、Ｄ−ＦＦ３０２にはＢ（２）の画素値が、Ｄ−ＦＦ３０１には、Ｂ（３）の画素値が格納されることになる。
【００６７】
ＬＵＴ３１０が出力する演算係数の決定法としては、前述の特公平８−２８８１０号公報記載の「画像データの変倍処理装置」の９ページに記載された三次関数コンボリューションの手法を用いた技術が適用可能である。
【００６８】
その場合、仮想サンプリング位置の画素の画素値を演算するために参照される、実サンプリング位置の画素は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）の符号によって異なる。
【００６９】
なすわち、ｐｉｔｃｈ＿ｄａｔａの符号が正である場合は、図３の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は正であり、同図上段の境界画素間隔Ｄ＞画素間隔ｄの場合に対応する。
【００７０】
したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ−１）、Ａ（Ｎ）、Ｂ（１）及びＢ（２）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）となる。
【００７１】
一方、ｐｉｔｃｈ＿ｄａｔａの符号が負である場合は、図３の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は負であり、同図下段の境界画素間隔Ｄ＜画素間隔ｄの場合に対応する。
【００７２】
したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（２）、Ｂ（３）、Ｂ（４）及びＢ（５）となる。
【００７３】
また同図上段の境界画素間隔Ｄ＞画素間隔ｄの場合、または、下段の境界画素間隔Ｄ＜画素間隔ｄの場合のいずれの場合においても、仮想サンプリング画素Ｂ’（４）以降の仮想サンプリング画素の画素値は、ｐｉｔｃｈ＿ｄａｔａの値が０であるため、実サンプリング画素Ｂ（４）以降の実サンプリング画素の画素値とそれぞれ一致する。
【００７４】
したがって、ＬＵＴ３１０は、ｐｉｔｃｈ＿ｄａｔａの値の正負に応じて、今画素値を得ようとしている仮想サンプリング画素の画素値を演算するために参照する連続する４つの実サンプリング画素と、当該仮想サンプリング画素の位置関係を論理的に１画素分ずらす。また、ＬＵＴ３１０は、ｐｉｔｃｈ＿ｄａｔａの値が０の場合は、今画素値を得ようとしている仮想サンプリング画素に対応する実サンプリング画素からの画素値が格納されている、Ｄ−ＦＦ３０２またはＤ−ＦＦ３０３の値がそのまま、当該仮想サンプリング画素の画素値として、加算器３０９から出力されるように、乗算器３０５、３０６、３０７及び３０８に出力する演算係数を切り替える。具体的には、Ｄ−ＦＦ３０２またはＤ−ＦＦ３０３の値を不変とするために、乗算器３０７または乗算器３０６に出力する演算係数を１とし、それ以外の乗算器に対しては演算係数として０を出力する。
【００７５】
このように、仮想サンプリング位置を設定して、仮想サンプリングデータを算出し画像信号として用いることにより、イメージセンサチップ間の境界で生じる画素間隔の不均等を周辺画素に分散することができ、イメージセンサチップの配置の位置誤差が読み取り画像に与える影響を除去することができる。
【００７６】
なお、仮想サンプリングデータは実サンプリングデータより求めるため、演算に先立ってイメージセンサの感度ムラや照明光学系のムラなどは除去されていないと、これを含んだ仮想サンプリングデータが得られてしまい、このあと前述のムラの除去（シェーディング補正）を行うのは構成的に複雑となり、困難なこととなるが、以上説明した本実施の形態に係る画像読み取り装置では、継ぎ目補正部２０４の前段のシェーディング補正部２０３において、それらの処理を前もって行っているため、そのような問題が生じることはない。
【００７７】
次に、本発明の実施の形態に係るラインイメージセンサについて第１、第２及び第３実施形態に分けて詳細に説明する。先ず、図７は、本発明の第１実施形態に係るラインイメージセンサ４０１のブロック構成を示している。
【００７８】
同図において、５０１は光電変換部であり、複数のイメージセンサチップで構成されたイメージセンサで、図示しない副走査機構により副走査される原稿画像を１主走査ラインずつ読み取って各画素毎の画像信号を出力するものである。その構成は、図２に示したイメージセンサ２０１の構成と同一である。図２に示したイメージセンサの構成については、既に前述の本実施の形態に係る画像読み取り装置の説明において詳細に説明したため、ここでは、その説明を援用することで、光電変換部５０１の構成についての詳細な説明は省略する。また、ラインイメージセンサ４０１における概念的動作については、前述の本実施の形態に係る画像読み取り装置の継ぎ目補正部２０４の説明において、図３を参照して説明した動作と同様であるため、ここでは、その説明を援用することで、ラインイメージセンサ４０１の概念的動作についての詳細な説明は省略する。
【００７９】
５０２は信号処理部であり、光電変換部５０１の出力を所定レベルの電圧信号に変換、増幅するものである。５０３は駆動制御部であり、画素毎のタイミングを示す画素クロックＰＣＬＫと、光電変換部５０１の１ライン毎の読み取りタイミングを示すライン同期クロックＬＳＹＮＣを外部より与えられて、光電変換部５０１には、センサ画素の出力取出し制御のための駆動制御信号を与える一方、１ラインでの入力画像信号の有効期間を示すゲート信号ＬＧＡＴＥを出力する。
【００８０】
５０４は分周器であり、画素毎のタイミングを示す画素クロックＰＣＬＫと、光電変換部５０１の１ライン毎の読み取りタイミングを示すライン同期クロックＬＳＹＮＣと、１ラインでの入力画像信号の有効期間を示すゲート信号ＬＧＡＴＥとが入力され、ＬＧＡＴＥのアサート期間において、光電変換部５０１を構成する複数のセンサチップのそれぞれが保有する画素数分の画素クロックＰＣＬＫの計数毎にパルス性の出力をアサートする。
【００８１】
５０５はアドレスカウンタであり、分周器５０４の出力を１ライン期間にわたって計数することにより、光電変換部５０１の各画素が先頭から順次読み出されるのに従い、現在の読み出しに対応するイメージセンサチップ番号をアドレスとして出力するものである（図中の信号名はｃｈｉｐ＿ａｄｄｒｅｓｓ）。例えば、現在先頭から４個目のイメージセンサチップ上に形成された画素から画像が読み出されているとすると、１だけ小さい３というアドレスが出力される（１個目のイメージセンサチップについては、０というアドレスが出力される）。
【００８２】
５０６は記憶部であり、アドレスカウンタ５０５の出力アドレスの指定に従い、格納されている各イメージセンサチップの配置間隔のデータが読み出され出力される（図中の信号名はｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）。
【００８３】
記憶部５０６の内部のデータ構成例は、前述の図５に示したものと同様である。同図において、記憶部５０６の所定の記憶番地に記憶内容としてチップ配置間隔データ（図３における境界画素間隔Ｄに相当する）が順に格納されている。記憶部５０６の最初の番地（番地０）には、動作の便宜上、イメージセンサチップ内における本来の画素間隔であるｄなる値を格納しておく。言うまでもなく、この値ｄは、前述の４００ＤＰＩであれば、６３．５μｍに該当するデータである。格納しておくチップ配置間隔データの形態はいかようでもかまわないが、ここでは仮に、値ｄによる正規化されたデータとしておく。つまり、「ｄ」と同じ値であれば０、「ｄ」の２０％増しの間隔であれば、＋０．２となり、「ｄ」の２０％減の間隔であれば−０．２となる。
【００８４】
５０７は、分周器５０４の出力でリセットされ画素クロックＰＣＬＫを計数する画素アドレスカウンタで、読み出し中の画素が、当該イメージセンサチップにおいて、先頭から何画素目かを表すアドレス信号を出力する（図中の信号名は、ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）。
【００８５】
５０８はカウンタ５０７から出力されるチップ内の画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）に従い、記憶部５０６から出力されるイメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に対し演算を施し、イメージセンサチップの配置誤差に起因する画像異常を除去するために必要な、仮想サンプリング位置情報（実サンプリング位置からの隔たり）（ｐｉｔｃｈ＿ｄａｔａ）を出力する演算部である。読み出し中の画素が当該イメージセンサチップの先頭画素であるときは、記憶部５０６の出力する配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に近い値を出力し、読み出しが進むにつれてこれを小さくし、０に近づけていく。この動作は、図３を参照して前述した通りである。
【００８６】
この演算動作の処理手順について、図８を参照して説明する。同図において、演算部５０８は、カウンタ５０７から入力される画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）が４より小さいかを判断し（判断Ｓ１０１）、４以上である場合（判断Ｓ１０１のＮｏ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に０を代入する（出力する）（処理Ｓ１０３）。４より小さい場合（判断Ｓ１０１のＹｅｓ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に、（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ×（３−ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）／４）を代入する（出力する）（処理Ｓ１０２）。
【００８７】
これにより、図７に示すラインイメージセンサ４０１からは、信号処理部５０２からの画像信号が出力されると共に、その画像信号の各画素と同調して演算部５０８からの仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）が出力される。
【００８８】
図９に、図７に示した第１実施形態に係るラインイメージセンサ４０１を用いた、イメージセンサチップの配置間隔ムラの影響を除去可能な画像読み取り装置の構成例を示す。
【００８９】
図９において、４０１は、図７に示した構成のラインイメージセンサである。ラインイメージセンサ４０１から出力される画像信号は４０２のＡ／Ｄ変換部に入力される。Ａ／Ｄ変換部４０２は、イメージセンサ４０１から出力されるアナログ画像信号をデジタル画像データに変換するものであり、図示していないが、変換に先立って必要な増幅やレベル変換などのアナログ信号処理部をも包含してる。
【００９０】
４０３はシェーディング補正部であり、黒基準板の読み取り値ないしは照明光源オフ時の読み取り値を黒基準値とし、白基準板読みとり値を白基準値としてイメージセンサ４０１の出力を正規化し、イメージセンサ４０１の暗時のオフセット出力の補正や、センサの各画素毎の感度のばらつき、光源やレンズなどの光学部品による照明ばらつきの補正を行う。このシェーディング動作に関しては、公知な技術であるため、ここではこれ以上の説明を省略する。
【００９１】
４０４は補間演算処理部であり、画像読み出しが進行するに従いイメージセンサ４０１より適切に出力される仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に従い、各イメージセンサセンサチップ間の配置ずれを補正する演算を行う。この補間演算部４０４についての詳細な説明については後述する。
【００９２】
４０５は画像読み取り装置としての種々の画像処理動作を行う画像処理部であり、画像のフィルタリングや変倍（解像度変換）、２値化処理などの公知な処理を実施する。このブロックに関する動作は、本発明には直接関連しないため、これ以上の説明は省略する。
【００９３】
イメージセンサ４０１で読み取られ、各ブロックにより処理された画像信号は、最終的には画像処理部４０５を経て、図示しない後段の処理部により使用される。例えば、ファクシミリ装置に本発明に係るラインイメージセンサ４０１を用いた画像読み取り装置を適用した場合には、相手装置へ送信するための画像データとして、複写機の場合には、プロッタにより記録出力される画像データとして、スキャナ装置であれば、パソコン等の上位装置に転送される画像データとして使用される。
【００９４】
図１０に補間演算処理部４０４のブロック構成を示す。
【００９５】
同図において、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）６１０は、イメージセンサ４０１の演算部５０８の出力する仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に従い、実際の補正演算動作を行うのに必要な演算係数を、乗算器６０５、６０６、６０７及び６０８に出力する。
【００９６】
また乗算器６０５、６０６、６０７及び６０８には、それぞれ、Ｄ−ＦＦ（フリップフロップ）６０４、６０３、６０２及び６０１からの出力が入力され、それらの入力値と、ＬＵＴ６１０からの演算係数とを乗算した結果を加算器６０９に出力する。加算器６０９は、乗算器６０５、６０６、６０７及び６０８から入力される値を加算して、画像信号として画像処理部４０５に出力する。
【００９７】
Ｄ−ＦＦ（フリップフロップ）６０４、６０３、６０２及び６０１は、同一構成のＤ−ＦＦであり、シェーディング補正部４０３からの画像信号を１画素クロックづつ遅延させることにより、乗算器６０５、６０６、６０７及び６０８にそれぞれ出力する演算項を生成する。図３の例でいうならば、Ｄ−ＦＦ６０４にＡ（Ｎ）の画素値が格納されている状態では、Ｄ−ＦＦ６０３にはＢ（１）の画素値が、Ｄ−ＦＦ６０２にはＢ（２）の画素値が、Ｄ−ＦＦ６０１には、Ｂ（３）の画素値が格納されることになる。
【００９８】
ＬＵＴ６１０が出力する演算係数の決定法としては、前述の特公平８−２８８１０号公報記載の「画像データの変倍処理装置」の９ページに記載された三次関数コンボリューションの手法を用いた技術が適用可能である。
【００９９】
その場合、仮想サンプリング位置の画素の画素値を演算するために参照される、実サンプリング位置の画素は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）の符号によって異なる。
【０１００】
なすわち、ｐｉｔｃｈ＿ｄａｔａの符号が正である場合は、図３の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は正であり、同図上段の境界画素間隔Ｄ＞画素間隔ｄの場合に対応する。
【０１０１】
したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ−１）、Ａ（Ｎ）、Ｂ（１）及びＢ（２）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）となる。
【０１０２】
一方、ｐｉｔｃｈ＿ｄａｔａの符号が負である場合は、図３の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は負であり、同図下段の境界画素間隔Ｄ＜画素間隔ｄの場合に対応する。
【０１０３】
したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（２）、Ｂ（３）、Ｂ（４）及びＢ（５）となる。
【０１０４】
また同図上段の境界画素間隔Ｄ＞画素間隔ｄの場合、または、下段の境界画素間隔Ｄ＜画素間隔ｄの場合のいずれの場合においても、仮想サンプリング画素Ｂ’（４）以降の仮想サンプリング画素の画素値は、ｐｉｔｃｈ＿ｄａｔａの値が０であるため、実サンプリング画素Ｂ（４）以降の実サンプリング画素の画素値とそれぞれ一致する。
【０１０５】
したがって、ＬＵＴ６１０は、ｐｉｔｃｈ＿ｄａｔａの値の正負に応じて、今画素値を得ようとしている仮想サンプリング画素の画素値を演算するために参照する連続する４つの実サンプリング画素と、当該仮想サンプリング画素の位置関係を論理的に１画素分ずらす。また、ＬＵＴ６１０は、ｐｉｔｃｈ＿ｄａｔａの値が０の場合は、今画素値を得ようとしている仮想サンプリング画素に対応する実サンプリング画素からの画素値が格納されている、Ｄ−ＦＦ６０２またはＤ−ＦＦ６０３の値がそのまま、当該仮想サンプリング画素の画素値として、加算器６０９から出力されるように、乗算器６０５、６０６、６０７及び６０８に出力する演算係数を切り替える。具体的には、Ｄ−ＦＦ６０２またはＤ−ＦＦ６０３の値を不変とするために、乗算器６０７または乗算器６０６に出力する演算係数を１とし、それ以外の乗算器に対しては演算係数として０を出力する。
【０１０６】
このように、仮想サンプリング位置を設定して、仮想サンプリングデータを算出し画像信号として用いることにより、イメージセンサチップ間の境界で生じる画素間隔の不均等を周辺画素に分散することができ、イメージセンサチップの配置の位置誤差が読み取り画像に与える影響を除去することができる。
【０１０７】
なお、仮想サンプリングデータは実サンプリングデータより求めるため、演算に先立ってイメージセンサの感度ムラや照明光学系のムラなどは除去されていないと、これを含んだ仮想サンプリングデータが得られてしまい、このあと前述のムラの除去（シェーディング補正）を行うのは構成的に複雑となり、困難なこととなるが、第１実施形態に係るラインイメージセンサ４０１を用いた画像読み取り装置では、補間演算処理部４０４の前段のシェーディング補正部４０３において、それらの処理を前もって行っているため、そのような問題が生じることはない。
【０１０８】
次に本発明の第２実施形態に係るラインイメージセンサについて、説明する。
【０１０９】
図１１は、本発明の第２実施形態に係るラインイメージセンサ７０１のブロック構成を示している。
【０１１０】
同図において、８０２は光電変換セルアレイであり、複数のイメージセンサチップで構成されたイメージセンサで、図示しない副走査機構により副走査される原稿画像を１主走査ラインずつ読み取って各画素毎の画像信号を出力するものである。その光電変換セルアレイ８０２の構成は、図２に示したイメージセンサ２０１の構成と同一である。図２に示したイメージセンサの構成については、既に前述の本実施の形態に係る画像読み取り装置の説明において詳細に説明したため、ここでは、その説明を援用することで、光電変換セルアレイ８０２の構成についての詳細な説明は省略する。
【０１１１】
８０１は駆動制御部であり、後述する図１５に示す画像読み取り装置のクロック発生部７０８から供給される、画素毎のタイミングを示す画素クロックＰＣＬＫと、光電変換セルアレイ８０２の１ライン毎の読み取りタイミングを示すライン同期クロックＬＳＹＮＣを外部より与えられて、光電変換セルアレイ８０２には、センサ画素の出力取出し制御のための駆動制御信号を与える一方、１ラインの読取期間中における画像信号出力の有効期間と無効期間とを示すゲート信号Ｌ＿ｇａｔｅや、画素クロックＰＣＬＫそのものである信号ＣＬＯＣＫを出力する。８０３は信号処理部であり、光電変換セルアレイ８０２の出力を所定レベルの電圧信号に変換、増幅するものである。
【０１１２】
８０６は記憶部であり、光電変換セルアレイ８０２を構成する各センサチッブの配置間隔のデータが格納されている。ここで、記憶部８０６の内部のデータ構成例を図１２に示す。同図において、記憶部８０６の記憶番地１ないし（ｎ−１）までには、光電変換セルアレイ８０２を構成するために１列に順番に配置されたイメージセンサチップ１ないしｎのそれぞれのチップ配置間隔データ（図２における境界画素間隔Ｄに相当する）が記憶内容として順に格納されている。記憶部８０６の最初の番地（番地０）には、動作の便宜上、イメージセンサチップ内における本来の画素間隔であるｄなる値を格納しておく。いうまでもなく、この値ｄは、前述の４００ＤＰＩであれば、６３．５μｍに該当するデータである。格納しておくチップ配置間隔データの形態はいかようでもかまわないが、ここでは仮に、値ｄによる正規化されたデータとしておく。つまり、「ｄ」と同じ値であれば０、「ｄ」の２０％増しの間隔であれば、＋０．２となり、「ｄ」の２０％減の間隔であれば−０．２となる。
【０１１３】
８０７はパラレル／シリアル変換部であり、記憶部８０６からのＭ（例えば、Ｍ＝８）ｂｉｔのパラレルの出力データをシリアル信号に変換するためのものである。８０４はＭ分周器で、駆動制御部８０１が出力する、光電変換セルアレイ８０２の画像信号出力の有効／無効期間を示すＬ＿ｇａｔｅ信号が光電変換セルアレイ８０２の画像信号出力の無効を示している期間、つまり光電変換セルアレイ８０２の画像信号出力の無効期間にのみ、画素クロックＰＣＬＫそのものであるＣＬＯＣＫ信号をＭ分周、すなわち、記憶部８０６の１アドレス当たりのビット数だけ分周したクロックＭ＿ｃｌｏｃｋを出力する。
【０１１４】
８０５のカウンタには駆動制御部８０１からのＬ＿ｇａｔｅ信号がリセットとして入力しており、Ｌ＿ｇａｔｅ信号が光電変換セルアレイ８０２の画像信号出力の有効を示している状態から無効を示している状態に変化した時点、つまり、光電変換セルアレイ８０２の画像信号出力が無効となった時点にリセットされて、その時点よりＭ分周器８０４の出力クロックＭ＿ｃｌｏｃｋの計数を開始する。カウンタ８０５から出力されるカウント値は、アドレスとして記憶部８０６に入力される。
【０１１５】
これにより、記憶部８０６に入力されるアドレスは、Ｍサイクル分のＣＬＯＣＫ信号毎にインクリメントされ、記憶部８０６からは、Ｍビットのパラレルデータが、Ｍサイクル分のＣＬＯＣＫ信号毎に出力されることになる。
【０１１６】
その記憶部８０６から出力されるパラレルデータは、パラレル／シリアル変換部８０７に入力される。パラレル／シリアル変換部８０７は、Ｍ分周器８０４からクロックＭ＿ｃｌｏｃｋが入力されると、記憶部８０６から入力されているパラレルデータをラッチし、そのラッチしたＭビットのデータを、ＣＬＯＣＫ信号の１サイクル毎に１ビットずつ出力する。これにより、記憶部８０６の記憶内容のデータは、光電変換セルアレイ８０２におけるセンサ画素の出力取り出し用のクロックでもある画素ＣＬＫに同期したシリアル信号として、出力選択部８０８に入力される。
【０１１７】
出力選択部８０８には、光電変換セルアレイ８０２からの画像信号出力が信号処理部８０３を介して入力されると共に、パラレル／シリアル変換部８０７からのシリアル信号が入力され、更に、Ｌ＿ｇａｔｅ信号が出力選択信号として入力されている。出力選択部８０８は、光電変換セルアレイ８０２からの画像信号出力が有効な期間、すなわち、Ｌ＿ｇａｔｅ信号が光電変換セルアレイ８０２の画像信号出力の有効を示している期間には、信号処理部８０３からの画像信号を選択出力し、光電変換セルアレイ８０２からの画像信号出力が無効な期間、すなわち、Ｌ＿ｇａｔｅ信号が光電変換セルアレイ８０２の画像信号出力の無効を示している期間には、記憶部８０６から順次読み出され、パラレル／シリアル変換部８０７によりシリアル信号に変換された、図１２に例示したような各センサチップの配置間隔データや、センサチップ内での画素間隔データを選択出力する。
【０１１８】
図１３に、イメージセンサ７０１における信号出力選択の概略動作についてのタイミングチャートを示す。
【０１１９】
同図において、ライン同期信号ＬＳＹＮＣが駆動制御部８０１に入力されると、駆動制御部８０１は、ライン同期信号ＬＳＹＮＣの前半がＨレベルで、後半がＬレベルとなるＬ＿ｇａｔｅ信号を出力し、出力選択部８０８は、そのＬ＿ｇａｔｅ信号のＨレベル期間中には、光電変換セルアレイ８０２からのシリアル画像信号を出力し、Ｌレベル期間中には、記憶部８０６の記憶内容としての配置間隔データをシリアル信号として出力する。
【０１２０】
このように各センサチップ間の配置間隔等のデータをシリアル信号化して、画像信号の無効期間に、画像信号と切り替えて外部に出力することにより、イメージセンサ７０１内の記憶部８０６に記憶された各センサチップ間の配置間隔等のデータを外部に出力するための専用の接続端子を省略でき、その分イメージセンサ７０１の外部接続端子数を減少可能で、装置全体の高信頼性化が可能となる。
【０１２１】
次に、本発明の第３実施形態に係るラインイメージセンサについて、説明する。
【０１２２】
図１４は、本発明の第３実施形態に係るラインイメージセンサ７０１のブロック構成を示している。
【０１２３】
図１４に示す第３実施形態に係るラインイメージセンサ７０１の構成は、図１１に示した第２実施形態に係るものの構成とほぼ同一であり、対応する構成には同一符号を付して説明を省略する。
【０１２４】
図１４に示す構成のうち、図１１に示す構成と異なる点は、駆動制御部８０１からＬ＿ｇａｔｅ信号が出力されてえらず、そのＬ＿ｇａｔｅ信号に代えて、出力選択信号ＳＥＬが外部から入力されている点である。
【０１２５】
出力選択信号ＳＥＬは、Ｌ＿ｇａｔｅ信号に代えて、Ｍ分周器８０４に入力され、Ｍ分周器８０４は、出力選択信号ＳＥＬがＬレベルの期間にのみ、画素クロックＰＣＬＫそのものであるＣＬＯＣＫ信号をＭ分周、すなわち、記憶部８０６の１アドレス当たりのビット数だけ分周したクロックＭ＿ｃｌｏｃｋを出力する。
【０１２６】
また、出力選択信号ＳＥＬは、Ｌ＿ｇａｔｅ信号に代えて、カウンタ８０５のリセット端子に入力され、カウンタ８０５は、出力選択信号ＳＥＬがＨレベルからＬレベルに変化した時点にリセットされて、その時点よりＭ分周器８０４の出力クロックＭ＿ｃｌｏｃｋの計数を開始する。カウンタ８０５から出力されるカウント値は、アドレスとして記憶部８０６に入力される。
【０１２７】
また、出力選択信号ＳＥＬは、Ｌ＿ｇａｔｅ信号に代えて、出力選択信号として出力選択部８０８に入力されている。出力選択部８０８は、出力選択信号ＳＥＬのＨレベル期間には、信号処理部８０３からの画像信号を選択出力し、出力選択信号ＳＥＬのＬレベル期間には、記憶部８０６から順次読み出され、パラレル／シリアル変換部８０７によりシリアル信号に変換された、図１２に例示したような各センサチップの配置間隔データや、センサチップ内での画素間隔データを選択出力する。
【０１２８】
このように、各センサチップ間の配置間隔等のデータをシリアル信号化して、外部からの指示に応じて、画像信号と切り替えて外部に出力することにより、イメージセンサ７０１内の記憶部８０６に記憶された各センサチップ間の配置間隔等のデータを外部に出力するための専用の接続端子を省略でき、その分イメージセンサ７０１の外部接続端子数を減少可能で、装置全体の高信頼性化が可能となる。
【０１２９】
図１５に、図１１または図１４にそれぞれ示した第１または２実施形態に係るラインイメージセンサ７０１を用いた、イメージセンサチップの配置間隔ムラの影響を除去可能な画像読み取り装置の構成例を示す。
【０１３０】
図１５において、７０１は、図１１または図１４に示した構成のラインイメージセンサである。７０６は、画像読み取り装置各部を制御する制御部である。制御部７０６は、選択回路７０７を制御し、イメージセンサ７０１からシリアル信号として出力される画像信号をＡ／Ｄ変換部７０２に入力させ、イメージセンサ７０１からシリアル信号として出力される記憶部８０６の記憶内容としてのイメージセンサチップの配置間隔等のデータを必要に応じて継ぎ目補正部７０４に入力させる。
【０１３１】
原稿画像の読取中にラインイメージセンサ７０１から出力される画像信号は７０２のＡ／Ｄ変換部に入力される。Ａ／Ｄ変換部７０２は、イメージセンサ７０１から出力されるアナログ画像信号をデジタル画像データに変換するものであり、図示していないが、変換に先立って必要な増幅やレベル変換などのアナログ信号処理部をも包含してる。
【０１３２】
７０３はシェーディング補正部であり、黒基準板の読み取り値ないしは照明光源オフ時の読み取り値を黒基準値とし、白基準板読みとり値を白基準値としてイメージセンサ７０１の出力を正規化し、イメージセンサ７０１の暗時のオフセット出力の補正や、センサの各画素毎の感度のばらつき、光源やレンズなどの光学部品による照明ばらつきの補正を行う。このシェーディング動作に関しては、公知な技術であるため、ここではこれ以上の説明を省略する。
【０１３３】
７０４は継ぎ目補正部であり、イメージセンサ７０１を構成する複数のセンサチップ間の配置ずれを補正する動作を行うが、この継ぎ目補正部７０４に関する詳細な説明については後述する。
【０１３４】
７０５は画像読み取り装置としての種々の画像処理動作を行う画像処理部であり、画像のフィルタリングや変倍（解像度変換）、２値化処理などの公知な処理を実施する。このブロックに関する動作は、本発明には直接関連しないため、これ以上の説明は省略する。イメージセンサ７０１で読み取られ、各ブロックにより処理された画像信号は、最終的には画像処理部７０５から出力され、その出力された画像信号は、後段の処理系により処理される。具体的には、プロッタで記録されたり、ファクシミリ送信されたり、ファイリングされたりする。
【０１３５】
７０８はクロック発生部で、上記各ブロックに必要なクロックや同期信号等を生成・供給するものである。
【０１３６】
以上の構成で、制御部７０６は、原稿の読み取り開始に先立って、選択回路７０７を制御して、イメージセンサ７０１の出力を継ぎ目補正部７０４に切り替えると共に、イメージセンサ７０１が図１４に示した第３実施形態に係るイメージセンサであれば、イメージセンサ７０１に入力している出力選択信号ＳＥＬをＨレベル状態からＬレベル状態に変化させ、その変化に呼応してイメージセンサ７０１からシリアル信号（図中の信号名は、ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）として出力されてくる記憶部８０６の記憶内容、すなわち、図１２に例示したような各センサチップの配置間隔等のデータを、継ぎ目補正部７０４の後述する記憶部９１４に格納させる。
【０１３７】
また、イメージセンサ７０１が図１１に示した第２実施形態に係るイメージセンサであれば、１ラインの読取周期における画像信号の無効期間にイメージセンサ７０１からシリアル信号として出力されてくる記憶部８０６の記憶内容、すなわち、図１２に例示したような各センサチップの配置間隔等のデータを、継ぎ目補正部７０４の後述する記憶部９１４に格納させる。
【０１３８】
これにより、継ぎ目補正部７０４は、イメージセンサ７０１を構成する各センサチップの配置間隔や、センサチップ内の画素間隔についての情報を得たことになり、その情報に基づいて、イメージセンサ７０１からの画像信号に対して継ぎ目補正処理を行う。
【０１３９】
次に、継ぎ目補正部７０４の構成及び動作について説明するが、それに先立って、継ぎ目補正部７０４の動作について、図１６を参照して概念的に説明する。
【０１４０】
同図においては、図２に示したように互いに隣接して配置されたセンサチップ１０２ａ及び１０２ｂをそれぞれセンサチップＡ及びセンサチップＢとして、それらセンサチップの配置位置誤差を補正する場合を想定している。
【０１４１】
同図（ａ）に示すセンサチップ配置は、イメージセンサにおけるセンサチップの実際の配置を表しており、図２と同様なものである。
【０１４２】
同図（ｂ）に示す画素間隔は、各イメージセンサチップに形成された画素のピッチを示していて、イメージセンサチップ内ではｄであり、センサチップ間の境界ではＤである。同図（ｃ）に示す実画素位置（実サンプリング位置）で、黒ドットで示しているのが実際にイメージセンサの画素が存在する場所である。
【０１４３】
センチチップＡ及びＢは、それぞれＮ個の画素により構成されており、同図（ｃ）においては、センサチップＡの最後の２画素、Ａ（Ｎ−１）及びＡ（Ｎ）と、センサチップＢの先頭の９画素Ｂ（１）、Ｂ（２）、Ｂ（３）、Ｂ（４）、Ｂ（５）、Ｂ（６）、Ｂ（７）、Ｂ（８）及びＢ（９）の存在位置が、黒ドットで表現されている。なお、実サンプリング位置というのは、実際に画素が存在する位置という意味である。
【０１４４】
同一センサチップ内の画素ピッチは全て「ｄ」であり、センサチップ境界の画素ピッチ、つまりＡ（Ｎ）とＢ（１）の間隔が「ｄ」よりもやや広く「Ｄ」となっているため、規則正しく間隔「ｄ」で整列している画素の内で、一カ所のみ「ｄ」とは異なる間隔「Ｄ」の場所があることになり、画像読みとり性能において、様々な障害を発生させる。つまり、前述したように、例えば、原稿上の斜線を読みとった場合、その読みとり画像の斜線部にセンサチップの継ぎ目位置で段差が生じる。また、網点原稿を読みとった場合などは、網点のピッチ（空間周波数）とイメージセンサの画素ピッチの差異によって生じるモアレが継ぎ目位置で乱れ、縦スジ状に見えたりする。
【０１４５】
これを防止するためには、画像の乱れが生じない程度に画素ピッチがほぼ等間隔に並ぶように仮想サンプリング点を設定し、この仮想サンプリング位置に仮に画素が存在したとしたときの出力、すなわち、仮想サンプリングデータを画像信号と見なしてやればよい。つまり、継ぎ目位置で一気に発生するピッチ誤差（Δｄ＝Ｄ−ｄ）を、画像が乱れない程度の微少な量に複数分割して継ぎ目近傍に発生するようにすればよい。
【０１４６】
実サンプリングデータ（実画素出力値）から仮想サンプリングデータを演算により算出する方法は、従来より色々提案されており、例えば、特公平８−２８８１０号公報記載の「画像データの変倍処理装置」の第３ページにも記載があるが、たとえば３次関数コンボリューション法と言われる、サンプリング定理に基づく補間演算などが精度の上ではよい方法である。
【０１４７】
図１６（ｄ）においては、同図（ｃ）に示す実画素位置Ａ（Ｋ）またはＢ（Ｋ）（ただしＫは１ないしＮの整数）に対応する仮想サンプリング画素位置をＡ´（Ｋ）またはＢ´（Ｋ）などと表現しているが、間隔「Ｄ」と間隔「ｄ」との差「Δｄ＝Ｄ−ｄ」を、８分割して分散させ、ピッチムラを徐々に解消するように仮想サンプリング位置を決定している。
【０１４８】
すなわち、Ｂ´（１）はＡ´（Ｎ）から（ｄ´＝ｄ＋（Ｄ−ｄ）／８）だけ隔たった位置に設定し、また、Ｂ´（２）はＢ´（１）から同様に（ｄ＋（Ｄ−ｄ）／８）だけ隔たったところに設定する。そしてＢ´（８）の位置で仮想サンプリング位置と実サンプリング位置が再び一致することとなり、チップＢから読み出しが続く限り、その一致は、継続される。
【０１４９】
このように仮想サンプリング点を設定して画像データを演算により算出する事により、継ぎ目位置で一気に発生するピッチ誤差（Ｄ−ｄ）は、微少な量（（Ｄ−ｄ）／８）に分割されることとなり、読みとり画像への悪影響を除去できることになる。
【０１５０】
以上説明した継ぎ目補正部７０４の概念的動作を踏まえて、継ぎ目補正部７０４の構成及び動作について図１７を参照して説明する。
【０１５１】
同図において、９１１は分周器であり、画素毎のタイミングを示す画素クロックＰＣＬＫと、イメージセンサ７０１の１ライン毎の読み取りタイミングを示すライン同期クロックＬＳＹＮＣと、１ラインでの入力画像信号の有効期間を示すゲート信号ＬＧＡＴＥとがクロック発生部７０８から入力され、ＬＧＡＴＥのアサート期間において、イメージセンサ７０１を構成する複数のセンサチップのそれぞれが保有する画素数分の画素クロックＰＣＬＫの計数毎にパルス性の出力をアサートする。
【０１５２】
９１２はアドレスカウンタであり、分周器９１１の出力を１ライン期間にわたって計数することにより、イメージセンサ７０１の各画素が先頭から順次読み出されるのに従い、現在の読み出しに対応するイメージセンサチップ番号をアドレスとして出力するものである（図中の信号名はｃｈｉｐ＿ａｄｄｒｅｓｓ）。例えば、現在先頭から４個目のイメージセンサチップ上に形成された画素から画像が読み出されているとすると、１だけ小さい３というアドレスが出力される（１個目のイメージセンサチップについては、０というアドレスが出力される）。
【０１５３】
９１４は記憶部であり、アドレスカウンタ９１２の出力アドレスの指定に従い、格納されている各イメージセンサチップの配置間隔のデータが読み出され出力される（図中の信号名はｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）。
【０１５４】
なお、記憶部９１４には、前述したように制御部７０６の制御によりイメージセンサ７０１からシリアル信号（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）として出力された記憶部８０６の記憶内容、すなわち、図１２に例示したような、センサチップ内の画素間隔と、各センサチップの配置間隔のデータが予め格納されている。
【０１５５】
９１３は、分周器９１１の出力でリセットされ画素クロックＰＣＬＫを計数する画素アドレスカウンタで、読み出し中の画素が、当該イメージセンサチップにおいて、先頭から何画素目かを表すアドレス信号を出力する（図中の信号名は、ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）。
【０１５６】
９１５はカウンタ９１３から出力されるチップ内の画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）に従い、記憶部９１４から出力されるイメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に対し演算を施し、イメージセンサチップの配置誤差に起因する画像異常を除去するために必要な、仮想サンプリング位置情報（実サンプリング位置からの隔たり）（ｐｉｔｃｈ＿ｄａｔａ）を出力する演算部である。読み出し中の画素が当該イメージセンサチップの先頭画素であるときは、記憶部９１４の出力する配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）に近い値を出力し、読み出しが進むにつれてこれを小さくし、０に近づけていく。この動作は、図１６を参照して前述した通りである。
【０１５７】
この演算動作の処理手順について、図１８を参照して説明する。同図において、演算部９１５は、カウンタ９１３から入力される画素位置アドレス（ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）が８より小さいかを判断し（判断Ｓ２０１）、８以上である場合（判断Ｓ２０１のＮｏ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に０を代入する（出力する）（処理Ｓ２０３）。８より小さい場合（判断Ｓ１０１のＹｅｓ）は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に、（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ×（７−ｐｉｘｅｌ＿ａｄｄｒｅｓｓ）／８）を代入する（出力する）（処理Ｓ２０２）。
【０１５８】
ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）９１０は、演算部９１５の出力する仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）に従い、実際の補正演算動作を行うのに必要な演算例数を、乗算器９０５、９０６、９０７及び９０８に出力する。
【０１５９】
また乗算器９０５、９０６、９０７及び９０８には、それぞれ、Ｄ−ＦＦ（フリップフロップ）９０４、９０３、９０２及び９０１からの出力が入力され、それらの入力値と、ＬＵＴ９１０からの演算係数とを乗算した結果を加算器９０９に出力する。加算器９０９は、乗算器９０５、９０６、９０７及び９０８から入力される値を加算して、画像信号として画像処理部７０５に出力する。
【０１６０】
Ｄ−ＦＦ（フリップフロップ）９０４、９０３、９０２及び９０１は、同一構成のＤ−ＦＦであり、シェーディング補正部７０３からの画像信号を１画素クロックづつ遅延させることにより、乗算器９０５、９０６、９０７及び９０８にそれぞれ出力する演算項を生成する。図１６の例でいうならば、Ｄ−ＦＦ９０４にＡ（Ｎ）の画素値が格納されている状態では、Ｄ−ＦＦ９０３にはＢ（１）の画素値が、Ｄ−ＦＦ９０２にはＢ（２）の画素値が、Ｄ−ＦＦ９０１には、Ｂ（３）の画素値が格納されることになる。
【０１６１】
ＬＵＴ９１０が出力する演算係数の決定法としては、前述の特公平８−２８８１０号公報記載の「画像データの変倍処理装置」の９ページに記載された三次関数コンボリューションの手法を用いた技術が適用可能である。
【０１６２】
その場合、仮想サンプリング位置の画素の画素値を演算するために参照される、実サンプリング位置の画素は、仮想サンプリング位置情報（ｐｉｔｃｈ＿ｄａｔａ）の符号によって異なる。
【０１６３】
なすわち、ｐｉｔｃｈ＿ｄａｔａの符号が正である場合は、図１６の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は正である。したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ−１）、Ａ（Ｎ）、Ｂ（１）及びＢ（２）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）となる。
【０１６４】
一方、ｐｉｔｃｈ＿ｄａｔａの符号が負である場合は、図１６の例でいうならば、イメージセンサチップの配置間隔データ（ｃｈｉｐ＿ｐｉｔｃｈ＿ｄａｔａ）、すなわち、（Ｄ−ｄ）／ｄの符号は負である。したがって、例えば、仮想サンプリング画素Ｂ’（１）の画素値を演算するために参照される、実サンプリング位置の画素は、Ａ（Ｎ）、Ｂ（１）、Ｂ（２）及びＢ（３）であり、仮想サンプリング画素Ｂ’（２）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（１）、Ｂ（２）、Ｂ（３）及びＢ（４）であり、仮想サンプリング画素Ｂ’（３）の画素値を演算するために参照される、実サンプリング位置の画素は、Ｂ（２）、Ｂ（３）、Ｂ（４）及びＢ（５）となる。
【０１６５】
また同図において、仮想サンプリング画素Ｂ’（８）以降の仮想サンプリング画素の画素値は、ｐｉｔｃｈ＿ｄａｔａの値が０であるため、実サンプリング画素Ｂ（８）以降の実サンプリング画素の画素値とそれぞれ一致する。
【０１６６】
したがって、ＬＵＴ９１０は、ｐｉｔｃｈ＿ｄａｔａの値の正負に応じて、今画素値を得ようとしている仮想サンプリング画素の画素値を演算するために参照する連続する４つの実サンプリング画素と、当該仮想サンプリング画素の位置関係を論理的に１画素分ずらす。また、ＬＵＴ９１０は、ｐｉｔｃｈ＿ｄａｔａの値が０の場合は、今画素値を得ようとしている仮想サンプリング画素に対応する実サンプリング画素からの画素値が格納されている、Ｄ−ＦＦ９０２またはＤ−ＦＦ９０３の値がそのまま、当該仮想サンプリング画素の画素値として、加算器９０９から出力されるように、乗算器９０５、９０６、９０７及び９０８に出力する演算係数を切り替える。具体的には、Ｄ−ＦＦ９０２またはＤ−ＦＦ９０３の値を不変とするために、乗算器９０７または乗算器９０６に出力する演算係数を１とし、それ以外の乗算器に対しては演算係数として０を出力する。
【０１６７】
このように、仮想サンプリング位置を設定して、仮想サンプリングデータを算出し画像信号として用いることにより、イメージセンサチップ間の境界で生じる画素間隔の不均等を周辺画素に分散することができ、イメージセンサチップの配置の位置誤差が読み取り画像に与える影響を除去することができる。
【０１６８】
なお、仮想サンプリングデータは実サンプリングデータより求めるため、演算に先立ってイメージセンサの感度ムラや照明光学系のムラなどは除去されていないと、これを含んだ仮想サンプリングデータが得られてしまい、このあと前述のムラの除去（シェーディング補正）を行うのは構成的に複雑となり、困難なこととなるが、以上説明した第２または第３実施形態に係るラインイメージセンサを用いた画像読み取り装置では、継ぎ目補正部７０４の前段のシェーディング補正部７０３において、それらの処理を前もって行っているため、そのような問題が生じることはない。
【０１６９】
【発明の効果】
本発明によれば、前記ラインイメージセンサを構成する各イメージセンサチップ間の各境界において、前記境界画素付近における前記ラインイメージセンサの物理的画素配置と、前記仮想的画素配置との画素間隔の差を、前記各境界から画素が隔たるにつれて所定の割合で小さくしていくことにより前記境界画素の配置間隔と前記各イメージセンサチップ内での画素間隔との差を前記境界画素の周辺画素に分散させるため、前記各イメージセンサチップの配置ずれによる画像への悪影響を除去することが可能となる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る画像読み取り装置のブロック構成を示す図である。
【図２】イメージセンサにおけるイメージセンサチップの配置について示す図である。
【図３】イメージセンサチップの継ぎ目補正処理について概念的に説明するための図である。
【図４】継ぎ目補正部の詳細構成を示す図である。
【図５】継ぎ目補正部の記憶部の記憶内容例を示す図である。
【図６】継ぎ目補正部の演算部における演算手順を示すフローチャートである。
【図７】本発明の第１実施形態に係るイメージセンサのブロック構成を示す図である。
【図８】本発明の第１実施形態に係るイメージセンサの演算部における演算手順を示すフローチャートである。
【図９】本発明の第１実施形態に係るイメージセンサを用いた画像読み取り装置のブロック構成を示す図である。
【図１０】補間演算処理部の詳細構成を示す図である。
【図１１】本発明の第２実施形態に係るイメージセンサのブロック構成を示す図である。
【図１２】イメージセンサの記憶部の記憶内容例を示す図である。
【図１３】本発明の第２実施形態に係るイメージセンサにおける信号出力選択動作について説明するためのタイミングチャートを示す図である。
【図１４】本発明の第３実施形態に係るイメージセンサのブロック構成を示す図である。
【図１５】本発明の第２または第３実施形態に係るイメージセンサ用いた画像読み取り装置のブロック構成を示す図である。
【図１６】イメージセンサチップの継ぎ目補正処理について概念的に説明するための図３とは別の図である。
【図１７】継ぎ目補正部の詳細構成を示す図である。
【図１８】本発明の第２または第３実施形態に係るイメージセンサを用いた画像読み取り装置の継ぎ目補正部の演算部における演算手順を示すフローチャートである。
【符号の説明】
１０１  基板材
１０１ａ、１０１ｂ  イメージセンサチップ
１０３  アパーチャ
２０１、４０１、７０１  イメージセンサ
２０２、４０２、７０２  Ａ／Ｄ変換器
２０３、４０３、７０３  シェーディング補正部
２０４、７０４  継ぎ目補正部
２０５、４０５、７０５  画像処理部
２０６、７０８  クロック発生部
３０１、３０２、３０３、３０４、６０１、６０２、６０３、６０４、９０１、９０２、９０３、９０４  Ｄ−フリップフロップ
３０５、３０６、３０７、３０８、６０５、６０６、６０７、６０８、９０５、９０６、９０７、９０８  乗算器
３０９、６０９、９０９  加算器
３１０、６１０、９１０  ＬＵＴ（ルックアップテーブル）
３１１、５０４、９１１  分周器
３１２、５０５、９１２  アドレスカウンタ
３１３、５０７、８０５、９１３  カウンタ
３１４、５０６、８０６、９１４  記憶部
３１５、５０８、９１５  演算部
４０４  補間演算処理部
５０１  光電変換部
５０２、８０３  信号処理部
５０３、８０１  駆動制御部
７０６  制御部
７０７  選択回路
８０２  光電変換セルアレイ
８０４  １／Ｍ分周器
８０７  パラレル／シリアル変換部
８０８  出力選択部
【図１】
0003786229.tif 000002
【図２】
0003786229.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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