(57)【特許請求の範囲】
【請求項１】
ａ）上部が上部の深さと上部の面を備え、低部が第１のキャリア型で重くドープされており、前記低部は低部の深さを備える、前記上部と前記低部を有する基板と、
ｂ）前記基板の前記上部内に第１のキャリア型で軽くドープされたアノード領域であって、アノード領域の幅と深さを備える前記アノード領域と、
ｃ）前記アノード領域と隣接し、第２のキャリア型でドープされた前記上部の面で前記アノード領域を完全に囲むカソード領域であって、前記基板の前記上部内にあり、また、前記基板の前記上部の前記上部の深さより浅いカソード領域の深さを備え、前記基板の前記カソード領域と前記低部間に前記アノード領域の部分があり、また、カソード領域の深さを備える前記カソード領域と、
ｄ）カソード領域と隣接し、前記上部の面で前記カソード領域を囲む第３の領域であって、前記基板の前記カソード領域と前記低部間で前記アノード領域の前記部分にも隣接し、また、前記アノード領域に同様にドープされ、また、第３の領域の幅を備える前記第３の領域と、
ｅ）前記第３の領域に隣接し、前記第２のキャリア型で重くドープした前記上部の面で前記第３の領域を概ね囲む注入ノードであって、カソード領域の深さより浅い注入ノードの深さを備え、また、前記基板の前記注入ノードと前記低部間に前記第３の領域の部分があり、また、注入ノードの幅を有する前記注入ノードと、
を備えることを特徴とするＣＭＯＳ集積回路ダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に集積回路ダイオード、特に、標準のＣＭＯＳプロセス技術を用いて集積回路ダイオードを構築することによって、ダイオードがオフ時には高インピーダンス値であり、オン時には低インピーダンス値であるＲＦスイッチング特性を有する集積回路ダイオードに関する。
【０００２】
【従来の技術】
音響インクジェット印刷のアプリケーションでは、ＲＦスイッチアレイを用いて印刷のためのページ上の領域を選択する。
【０００３】
現在は、ディスクリート部品であるＰ−ｉ−ＮダイオードがＲＦスイッチアレイで使われている。なぜならば、正しく動作するための正しいダイオード特性を持っているからである。ディスクリートのＰ−ｉ−Ｎダイオードを用いることで、ＲＦスイッチングアレイのサイズとコストが増大する。Ｐ−ｉ−Ｎダイオードを用いることによる他の影響は、Ｐ−ｉ−Ｎダイオードを駆動するために用いられる駆動チップからＰ−ｉ−Ｎダイオードを分離（絶縁）するためにディスクリートのＲＣ回路が必要となることである。ＲＦスイッチアレイを構築するためには集積ダイオードを用いることが好ましいが、現在の技術上の制約からそれを用いることができない。何故なら、現在のＣＭＯＳ集積ダイオードがＲＦスイッチングアレイに必要となる性能を持たないからである。
【０００４】
完全なダイオードは、逆バイアスでは高インピーダンス値を、また、順バイアスでは低インピーダンス値をもつであろう。しかしながら、ＣＭＯＳ技術を用いて構築された前述のダイオードでのこれらの２つの必要用件はドーピングプロファイルの性質上正反対のものとなる。ダイオードが逆バイアスされるとき高インピーダンス値であるということは、順バイアスされたときは高オン抵抗値であることを意味する。そして、もし、ダイオードが順バイアスされたとき低インピーダンス値であるならば、ダイオードが逆バイアスされたときは静電容量値をもつことになる。さらに、通常のｎ＋やｐ＋ＣＭＯＳダイオードは低ブレークダウン（絶縁破壊）電圧と高静電容量値をもつという問題がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、集積ダイオードに注入ノードを用いる技術は、ディスクリートＰ−ｉ−Ｎダイオード特性により近いダイオード特性を有するＣＭＯＳ集積ダイオードの組み立てを念頭に入れたものであることが知られている。
【０００６】
従って、本発明の主な目的は、ダイオードが逆バイアスされている時は高インピーダンス値、また、順バイアスされている時は低インピーダンス値の性能特性を有するＣＭＯＳ集積回路ダイオードの形成方法と設計方法を提供することにある。
【０００７】
また、本発明の長所は、以下の説明によって明らかになる。
【０００８】
【課題を解決するための手段】
本発明によれば、注入リングを有するＣＭＯＳダイオードが提供されると共に、高ブレークダウン電圧に加えて低静電容量及び低インピーダンスの性能特性を備えるＣＭＯＳダイオードの製造が可能となる。
【０００９】
上記目的を達成するため、本発明に係るＣＭＯＳ集積回路ダイオードは以下の構成を備える。即ち、ａ）上部が上部の深さと上部の面を備え、低部が第１のキャリア型で重くドープされており、前記低部は低部の深さを備える前記上部と前記低部を有する基板と、ｂ）前記基板の前記上部内に第１のキャリア型で軽くドープされたアノード領域であって、アノード領域の幅と深さを備える前記アノード領域と、ｃ）前記アノード領域と隣接し、第２のキャリア型でドープされた前記上部の面で前記アノード領域を完全に囲むカソード領域であって、前記基板の前記上部内にあり、また、前記基板の前記上部の前記上部の深さより浅いカソード領域の深さを備え、前記基板の前記カソード領域と前記低部間に前記アノード領域の部分があり、また、カソード領域の深さを備える前記カソード領域と、ｄ）カソード領域と隣接し、前記上部の面で前記カソード領域を囲む第３の領域であって、前記基板の前記カソード領域と前記低部間で前記アノード領域の前記部分にも隣接し、また、前記アノード領域に同様にドープされ、また、第３の領域の幅を備える前記第３の領域と、ｅ）前記第３の領域に隣接し、前記第２のキャリア型で重くドープした前記上部の面で前記第３の領域を概ね囲む注入ノードであって、カソード領域の深さより浅い注入ノードの深さを備え、また、前記基板の前記注入ノードと前記低部間に前記第３の領域の部分があり、また、注入ノードの幅を有する前記注入ノードとを備える。
【００１０】
【発明の実施の形態】
本発明の好適な実施の形態とその使用方法に関して以下に説明するが、本発明がその実施の形態や処理手順に制限されるものではないことをご理解頂きたい。逆に、すべての代替え方法、変形、または等価なものが、請求項で記述された本発明の主旨と範囲内に含まれる。
【００１１】
ここで図１を参照すると、上から見たＣＭＯＳ集積回路ダイオード８を見ることができる。図２は、図１の切断線２―２で切断したときＣＭＯＳ集積回路ダイオード８の断面図を示す。このダイオード８は、既知のＮ−ウェルＣＭＯＳ形成プロセスを用いて形成されているので、ダイオード８のレイアウトについて以下詳説する。このデバイスが相補的ドーピング／技術によるＰ−ウェルＣＭＯＳ形成プロセスを用いて形成されていることに注目していただきたい。
【００１２】
ダイオード８は、中心線Ｃを有する円柱デバイスである。ダイオード８は、リングを埋め込み（インプラントし）、ｐ＋基板２６とｐ−エピアノード１０をその中心に残したｐ−エピ１８からなる基板にｎ−ウェルカソード１２を形成することによって作られる。ｎ−ウェルカソード１２は、深さｄ１で示される約４ミクロンメートルの深さに埋め込まれているが、３．５−４．５ミクロンメートルの範囲内であればその中のどこでもよい。ｎ−ウェルカソード１２は、中心線Ｃから約３０ミクロンメートル離れたところから始まり、約１８ミクロンメートルの幅をもっているが、中心線から約５―４０ミクロンメートルの間の位置で約８０―３．０ミクロンメートルの幅を持てばよく、それらは所望のブレークダウン特性とＲＦスイッチング特性に依存して決められる。具体例として、ダイオード８は約１８０ボルトのブレークダウン電圧と０．２５ｐｆのオフ静電容量をもつ。ｎ−ウェルカソード１２は、ｎ＋金属コンタクト２０を介して電気的に接続される。ｎ＋金属コンタクト２０を用いて、ｎ−ウェルカソード１２は金属配線２２に接続される。
【００１３】
ｎ−ウェルカソード１２によって形成されたダイオード８のｐ―エピアノード１０は、図１に示されている上面のｐ―エピアノードコンタクト１６を介して接地される。ｐ＋基板２６は、裏面のウェハーコンタクト（不図示）を介して接地される。図２に示されているように、ｐ―エピ１８の深さは約１５ミクロンメートル（プロセス前）であるが、約１５―２５ミクロンメートルの範囲であればよい。ｐ―エピ１８の深さを減らすと静電容量とオフインピーダンスが増大し、ブレークダウン電圧が減少する。そのデバイスは、１２ミクロンメートル以下の深さでは動作しないと予想される。しかしながら、ｐ―エピ１８の深さを増大させると、ダイオード８のオンインピーダンスは増大する。従って、２５ミクロンメートル未満の深さをもつことが望ましい。
【００１４】
ダイオード８の新たなコンポーネントは、不完全なリングをｎ−ウェルカソード１２の外側に形成しているｎ＋注入ノード１４であり、ｐ―エピ１８領域の−部分によってｎ−ウェルカソード１２から分離されている。理想的には、ｎ＋注入ノード１４は破れていないことが望ましいが、他の回路に接続するためにリングを破ることが必要となる。図３に示されているように、他の設計ではｎ＋注入ノード１４リングが破れていなくてもよい。ｎ＋注入ノード１４は約０．３ミクロンメートルの深さに埋め込まれているが、約０．３ミクロンメートルから１ミクロンメートルまでの範囲であればよい。ｎ＋注入ノード１４は約６ミクロンメートル幅であるが、約１ミクロンメートルから２０ミクロンメートルまでの値も許容される。ｎ＋注入ノード１４とｎ−ウェルカソード１２間の距離は、どのようなブレークダウン電圧が所望されるかによって変わる。２次元デバイスシミュレーションプログラム、特に、テクノロジーモデリングアソシエイツのメディシ（Technology Modeling Associates' Medici）プログラムを用いて、上述したようなパラメータをダイオードの他のエレメントに用いる場合でのシミュレーションによれば、例えば、約１５ミクロンメートルの距離では結果として１８０ボルトのブレークダウン電圧となる。ｎ＋注入ノード１４が正確に動作するには、ｎ＋注入ノード１４とｎ−ウェルカソードが短絡することを防ぐためにｎ−ウェルカソード１２から少なくとも１ミクロンメートルの間隔が必要である。しかしながら、ｎ＋注入ノード１４がｎ−ウェルカソード１２に接近しておかれると、ブレークダウン電圧は減少する。従って、もし最小距離が使われるなら、ブレークダウン電圧が非常に低くなることが予想される。
【００１５】
ダイオード８の動作中に順方向バイアスモードか逆方向バイアスモードかのいづれかにそのダイオードをバイアスすることによって、ｎ＋注入ノード１４はダイオード８の特性を変える。ｎ＋注入ノード１４が順バイアスされると、ｐ―エピアノード１０とｐ―エピ１８に対するｎ＋注入ノード１４に負のバイアスが与えられる。ｎ＋注入ノード１４の順バイアスによりエレクトロンをｐ−エピ１８とｐ−エピアノード１０に注入する。そのとき、ｎ−ウェルカソード１２は約マイナス０．７Ｖに降下、即ち、ｐ−エピアノード１０とｐ−エピより０．７ボルト降下する。そして、ｐ−エピ１８とｐ−エピアノード１０にエレクトロンが存在する限り、ダイオード８はオン状態に保たれる。順バイアスされたｎ＋注入ノード１４から注入されたエレクトロンは、ダイオード８のオンインピーダンスを減少させる。このバイアスとインピーダンス設定特性により、ダイオードがオフ時にはそのダイオードは大きなＲＦ電圧信号を扱うことができ、また、そのダイオードがオン時にはそのダイオードは大きなＲＦ電流信号を扱うことができる。
【００１６】
ｎ＋注入ノード１４に注入する電流量を変えることによって、ダイオード８のオンインピーダンスを変えることができる。電流が流れないときは、ダイオード８は普通の２ターミナルダイオードとして動作する。それは、オンインピーダンスを減らすための注入エレクトロンが存在しないからである。しかしながら、ｎ＋注入ノード１４に流れる電流量が増えるとより多くのエレクトロンが注入され、オンインピーダンスは下がる。１つのデバイスをテストした結果、ｎ＋注入ノード１４に流れる小電流が０．４ｍＡのときオンインピーダンスが７８．９オームであった。電流が３．１ｍＡに増加すると、オンインピーダンスは３８．５オームに低下した。電流が６．２５ｍＡに増加すると、オンインピーダンスは３５．９オームに低下した。
【００１７】
ｎ＋注入ノード１４が逆バイアスされると、ｐ−エピ１８に対してｎ＋注入ノード１４が正バイアスされる。ｎ＋注入ノード１４に順バイアスがかかると、ｐ−エピ１８にはエレクトロンは注入されない。そのとき、ダイオード８は通常どおりに動作するが、ｎ−ウェルカソード１２とｐ−エピ１８のドーピング値によっては、ダイオード８は低逆バイアス静電容量をもつ。
【００１８】
【発明の効果】
以上説明したように本発明によれば、ダイオードが逆バイアスされている時は高インピーダンス値、また、順バイアスされている時は低インピーダンス値を持つ特性を有するＣＭＯＳ集積回路ダイオードを形成できる。
【図面の簡単な説明】
【図１】本発明に基づいて作られたＣＭＯＳ集積回路ダイオードを上から見た図である。
【図２】図１に示されたＣＭＯＳ集積回路ダイオードを断面線２―２で切断したときの断面図である。
【図３】本発明に基づいて作られた別のＣＭＯＳ集積回路ダイオードを上から見た図である。
【符号の説明】
Ｃ    中心線
ｄ１    深さ
１０    ｐ−エピアノード
１２    ｎ−ウェルカソード
１４    ｎ＋注入ノード
１６    ｐ−エピアノードコンタクト
１８    ｐ−エピ
２０    ｎ＋金属コンタクト
２２、２４    金属配線
２６    ｐ＋基板
【図１】
0003803944.tif 000002
【図２】
0003803944.tif 000003
【図３】
0003803944.tif 000004