(57)【特許請求の範囲】
【請求項１】
入力信号および出力信号を位相比較し、該入力信号および出力信号の位相差に応じた位相制御信号を出力する位相比較回路と、
該位相比較回路からの位相制御信号を受け取って、前記入力信号の位相を調整して前記出力信号を出力する位相調整回路と、
該位相調整回路からの出力信号を受け取って、該出力信号のデューティ比を補正するデューティ比補正回路とを備え、
前記入力信号および出力信号は差動信号であり、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と該出力信号の負論理信号の中心電圧とを一致させることを特徴とするクロック復元回路。
【請求項２】
請求項１に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と該出力信号の負論理信号の中心電圧との電位差を検出する電位差検出回路と、該電位差検出回路の出力を受け取って前記位相調整回路をフィードバック制御するフィードバック制御回路とを備えることを特徴とするクロック復元回路。
【請求項３】
請求項２に記載のクロック復元回路において、前記電位差検出回路は、前記差動の出力信号を受け取る差動増幅器を備え、前記フィードバック制御回路は、該差動増幅器の出力を受け取って前記出力信号のレベルを制御する一対のプルアップまたはプルダウントランジスタを備えることを特徴とするクロック復元回路。
【請求項４】
入力信号および出力信号を位相比較し、該入力信号および出力信号の位相差に応じた位相制御信号を出力する位相比較回路と、
該位相比較回路からの位相制御信号を受け取って、前記入力信号の位相を調整して前記出力信号を出力する位相調整回路と、
該位相調整回路からの出力信号を受け取って、該出力信号のデューティ比を補正するデューティ比補正回路とを備え、
前記入力信号および出力信号は差動信号であり、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧および該出力信号の負論理信号の中心電圧をそれぞれ基準電圧に一致させることを特徴とするクロック復元回路。
【請求項５】
請求項４に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と前記基準電圧との電位差を検出する第１の電位差検出回路と、前記出力信号の負論理信号の中心電圧と前記基準電圧との電位差を検出する第２の電位差検出回路と、前記第１および第２の電位差検出回路の出力を受け取って前記位相調整回路をフィードバック制御するフィードバック制御回路とを備えることを特徴とするクロック復元回路。
【請求項６】
請求項５に記載のクロック復元回路において、前記第１の電位差検出回路は、前記正論理信号の出力信号および前記基準電圧を受け取る第１の差動増幅器を備え、前記第２の電位差検出回路は、前記負論理信号の出力信号および前記基準電圧を受け取る第２の差動増幅器を備え、前記フィードバック制御回路は、前記第１および第２の差動増幅器の出力を受け取って前記出力信号のレベルを制御する一対のプルアップまたはプルダウントランジスタを備えることを特徴とするクロック復元回路。
【請求項７】
請求項１または４に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号のデューティ比を５０％となるように補正することを特徴とするクロック復元回路。
【請求項８】
請求項１〜７のいずれか１項に記載のクロック復元回路において、前記位相調整回路は複数段設けられ、前記デューティ比補正回路は、初段の位相調整回路における出力信号のデューティ比を補正し、当該初段の位相調整回路の出力信号は、次段の位相調整回路の基準クロックとして使用され、最終段の位相調整回路の出力信号を該クロック復元回路の出力信号として出力することを特徴とするクロック復元回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック復元回路に関し、特に、高速のデータ信号の伝送に使用されるクロック復元回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置や、プロセッサ、或いは、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭとプロセッサとの間（ＬＳＩ間）の速度ギャップは益々大きくなる傾向にあり、近年はこの速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。また、半導体チップの高集積化並びに大型化等により、チップ内における素子や回路ブロック間での信号伝送速度がチップの性能を制限する大きな要因となって来ている。さらに、周辺機器とプロセッサ／チップセット間の信号伝送速度もシステム全体の性能を制限する要素になっている。
【０００３】
ところで、一般に、回路ブロック間やチップ間、或いは、匡体内の高速信号伝送において、データの『０』および『１』を判定するためのクロックを受信回路側のクロック復元回路で発生（復元）することが行われている。この復元したクロックは、常に正しい信号受信が行われるように受信データに対して一定の位相となるように回路内部の位相調整回路で調整される。このようにクロックを復元し、この復元されたクロックを使ってデータを判定することをＣＤＲ（Clock and Data Recovery）というが、例えば、高速の信号伝送においては、復元したクロックのデューティ比を正確に制御する必要がある。そして、復元したクロックのデューティ比を所定の値に保持することのできるクロック復元回路の提供が強く要望されている。
【０００４】
【従来の技術】
従来、例えば、ＬＳＩ間の信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要であり、そのような正確なタイミングを発生させる方法として、帰還ループの中に位相調整回路を設けたクロック復元回路が知られている。
【０００５】
図１は従来のクロック復元回路の一例を概略的に示すブロック図である。
【０００６】
図１に示されるように、従来のクロック復元回路は、入力信号および位相比較回路１０２の出力（位相制御信号）ＰＣＳが供給された位相調整回路１０１、および、入力信号および出力信号が供給された位相比較回路１０２を備える。
【０００７】
位相比較回路１０２は、入力信号および出力信号を位相比較し、その比較結果に応じた位相制御信号ＰＣＳを出力する。すなわち、位相比較回路１０２は、入力信号と出力信号の位相を比較し、その入力信号と出力信号の位相差に応じてデジタルまたはアナログレベルで位相制御信号ＰＣＳを位相調整回路１０１に出力する。
【０００８】
位相調整回路１０１は、位相比較回路１０２からの位相制御信号ＰＣＳに応じた位相差を入力信号に与え、出力信号として出力する。なお、図１において、位相調整回路１０１の出力には、例えば、各ＬＳＩ等に付随する寄生容量による遅延が存在するが、本発明と直接関係がないので省略されている。
【０００９】
ここで、例えば、出力信号の位相が入力信号の位相よりも進んでいる場合、位相比較器１０２は、現出力信号よりも位相をさらに遅らせるための位相制御信号ＰＣＳを位相調整回路１０１に供給し、逆に、出力信号の位相が入力信号の位相よりも遅れている場合、位相比較器１０２は、現出力信号よりも位相をさらに進めるための位相制御信号ＰＣＳを位相調整回路１０１に供給する。
【００１０】
図２は図１のクロック復元回路における位相調整回路１０１の一例を示す回路図である。図２において、参照符号１１１，１１２は負荷、１１３〜１１６はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、そして、１１７，１１８は電流源を示している。ここで、トランジスタ１１３，１１４および１１５，１１６は、それぞれ差動対トランジスタを構成している。
【００１１】
参照符号Ｄ１およびＤ２は、位相比較回路１０２からの位相制御信号ＰＣＳに対応する重み信号を示し、また、Φ１，Φ２，／Φ１，／Φ２は、互いに位相が９０°異なる四相クロックを示している。すなわち、クロックΦ１は０°の位相差を有する信号であり、クロックΦ２は９０°の位相差を有する信号であり、クロック／Φ１は１８０°の位相差を有する信号であり、そして、クロック／Φ２は２７０°の位相差を有する信号である。
【００１２】
図２に示されるように、重み信号Ｄ１は、電流源１１７を流れる電流Ｉ１の値を制御し、０°位相のクロックΦ１（１８０°位相のクロック／Φ１）に対して重み（Ｄ１）を与え、また、重み信号Ｄ２は、電流源１１８を流れる電流Ｉ２の値を制御し、９０°位相のクロックΦ２（２７０°位相のクロック／Φ２）に対して重み（Ｄ２）を与え、これらを合成することで重み信号Ｄ１およびＤ２に対応した位相差を有する出力信号ＯＵＴ，／ＯＵＴを得るようになっている。
【００１３】
【発明が解決しようとする課題】
図３は図１のクロック復元回路における課題を説明するための図であり、図２に示す位相調整回路１０１における波形を概念的に示すものである。
【００１４】
上述したように、図２の位相調整回路１０１は、位相比較回路１０２からの位相制御信号ＰＣＳに対応する重み信号Ｄ１およびＤ２により、０°位相のクロックΦ１（１８０°位相のクロック／Φ１）および９０°位相のクロックΦ２（２７０°位相のクロック／Φ２）に対して重みを与え、それを合成（複合）することで出力信号ＯＵＴ，／ＯＵＴを得るようになっている。
【００１５】
図３に示されるように、出力信号ＯＵＴは、重みＤ１を与えた０°位相のクロックΦ１および重みＤ２を与えた９０°位相のクロックΦ２を合成した三角波として得られ、また、出力信号／ＯＵＴは、重みＤ１を与えた１８０°位相のクロック／Φ１および重みＤ２を与えた２７０°位相のクロック／Φ２を合成した三角波として得られる。
【００１６】
ところで、実際の入力信号は、信号伝送路や素子等を介して入力されるため、それら信号伝送路や素子等に起因した特性誤差の影響を受け、理想的なデューティ比が５０％のクロック（１周期における高レベル『Ｈ』の期間と低レベル『Ｌ』の期間とが１：１となるクロック）とはならず、デューティ比の崩れたクロックとして供給される。
【００１７】
この様なデューティ比の崩れた入力信号（クロック）が供給されと、例えば、位相調整回路１０１で複合された差動の出力信号ＯＵＴ，／ＯＵＴの中心電圧にずれが生じることになる。すなわち、図３に示されるように、正論理の出力信号ＯＵＴの中心電圧ＣＶ１と負論理の出力信号／ＯＵＴの中心電圧ＣＶ２とが異なり、その結果、正論理の出力信号ＯＵＴが高レベル『Ｈ』（負論理の出力信号／ＯＵＴが低レベル『Ｌ』）となる第１の期間Ｔ１と、正論理の出力信号ＯＵＴが低レベル『Ｌ』（負論理の出力信号／ＯＵＴが高レベル『Ｈ』）となる第２の期間Ｔ２とが異なってデューティ比が５０％からずれる（Ｔ１＜Ｔ２）ことになる。
【００１８】
位相調整回路１０１の出力信号（クロック復元回路の出力クロック）ＯＵＴ，／ＯＵＴのデューティ比のずれは、そのクロックＯＵＴ，／ＯＵＴを使用する後段の様々な回路に伝播されることになり、その結果、システムやＬＳＩ自体の誤動作や性能劣化を引き起こすことにもなってしまう。
【００１９】
本発明は、上述した従来のクロック復元回路が有する課題に鑑み、復元したクロックのデューティ比を所定の値に保持することのできるクロック復元回路の提供を目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の形態によれば、入力信号および出力信号を位相比較し、該入力信号および出力信号の位相差に応じた位相制御信号を出力する位相比較回路と、該位相比較回路からの位相制御信号を受け取って、前記入力信号の位相を調整して前記出力信号を出力する位相調整回路と、該位相調整回路からの出力信号を受け取って、該出力信号のデューティ比を補正するデューティ比補正回路とを備え、前記入力信号および出力信号は差動信号であり、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と該出力信号の負論理信号の中心電圧とを一致させることを特徴とするクロック復元回路が提供される。
また、本発明の第２の形態によれば、入力信号および出力信号を位相比較し、該入力信号および出力信号の位相差に応じた位相制御信号を出力する位相比較回路と、該位相比較回路からの位相制御信号を受け取って、前記入力信号の位相を調整して前記出力信号を出力する位相調整回路と、該位相調整回路からの出力信号を受け取って、該出力信号のデューティ比を補正するデューティ比補正回路とを備え、前記入力信号および出力信号は差動信号であり、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧および該出力信号の負論理信号の中心電圧をそれぞれ基準電圧に一致させることを特徴とするクロック復元回路が提供される。
【００２１】
本発明のクロック復元回路によれば、デューティ比補正回路は、位相調整回路からの出力信号を受け取って該出力信号のデューティ比を補正する。ここで、デューティ比補正回路は、出力信号のデューティ比を所定の値となるように補正する。また、入力信号および出力信号は差動信号であり、デューティ比補正回路は、出力信号の中心電圧を補正することで出力信号のデューティ比を所定の値に補正することができる。
【００２２】
このように、本発明によれば、出力信号（復元したクロック）のデューティ比を所定の値（例えば５０％）に保持することができる。
【００２３】
図４は本発明に係るクロック復元回路の原理構成を概略的に示すブロック図である。
【００２４】
図４に示されるように、本発明に係るクロック復元回路は、入力信号および位相比較回路２の出力（位相制御信号）ＰＣＳが供給された位相調整回路１、入力信号および出力信号が供給された位相比較回路２、および、デューティ比補正回路３を備える。ここで、本発明のクロック復元回路における位相調整回路１および位相比較回路２は、基本的には、前述した図１の従来のクロック復元回路と同様である。
【００２５】
位相比較回路２は、入力信号と出力信号の位相を比較し、その入力信号と出力信号の位相差に応じてデジタルまたはアナログレベルで位相制御信号ＰＣＳを位相調整回路１に出力する。位相調整回路１は、位相比較回路２からの位相制御信号ＰＣＳに応じた位相差を入力信号に与え、出力信号として出力する。なお、図４において（図１０を除き、他も同様）、位相調整回路１の出力には、例えば、各ＬＳＩ等に付随する寄生容量による遅延が存在するが、本発明と直接関係がないので省略されている。
【００２６】
ここで、例えば、出力信号の位相が入力信号の位相よりも進んでいる場合、位相比較器２は、現出力信号よりも位相をさらに遅らせるための位相制御信号ＰＣＳを位相調整回路１に供給し、逆に、出力信号の位相が入力信号の位相よりも遅れている場合、位相比較器２は、現出力信号よりも位相をさらに進めるための位相制御信号ＰＣＳを位相調整回路１に供給する。
【００２７】
図５は図４のクロック復元回路における動作の一例を説明するための図であり、前述した図１および図２に示す従来のクロック復元回路に対応させて描かれている。
【００２８】
前に、図３を参照して説明したように、実際の入力信号は、信号伝送路や素子等を介して入力されるため、それら信号伝送路や素子等に起因した特性誤差の影響を受け、理想的なデューティ比が５０％のクロックとはならず、デューティ比の崩れたクロックとして供給される。そして、デューティ比の崩れた入力信号（クロック）が供給されと、正論理の出力信号ＯＵＴの中心電圧ＣＶ１と負論理の出力信号／ＯＵＴの中心電圧ＣＶ２とが異なり、その結果、正論理の出力信号ＯＵＴが高レベル『Ｈ』（負論理の出力信号／ＯＵＴが低レベル『Ｌ』）となる第１の期間Ｔ１と、正論理の出力信号ＯＵＴが低レベル『Ｌ』（負論理の出力信号／ＯＵＴが高レベル『Ｈ』）となる第２の期間Ｔ２とが異なってデューティ比が５０％からずれる（Ｔ１＜Ｔ２：図３および図５の［補正前］を参照）ことになる。
【００２９】
しかしながら、本発明のクロック復元回路においては、デューティ比補正回路３により出力信号ＯＵＴ，／ＯＵＴのデューティ比が補正されるようになっている。デューティ比補正回路３は、例えば、差動の出力信号ＯＵＴ，／ＯＵＴの中心電圧ＣＶ１と負論理信号／ＯＵＴの中心電圧ＣＶ２とを一致（ＣＶ０）させることにより、第１の期間ＴＴ１と第２の期間ＴＴ２とを等しく（ＴＴ１＝ＴＴ２：図５の［補正後］を参照）してデューティ比を５０％にすることができる。
【００３０】
ここで、デューティ比補正回路３は、クロック復元回路の動作開始と同時に位相調整回路１の出力の監視を開始し、補正結果を位相調整回路１に送り続ける。そして、デューティ比補正回路３が補正を開始してから補正を完了するまでの所定時間が経過すると、デューティ比補正回路３の出力は安定し、出力信号（ＯＵＴ，／ＯＵＴ）のデューティ比は所定の値（５０％）に維持される。なお、図５では、補正信号をアナログ信号として示してあるが、デジタル信号によりコード制御することも可能である。
【００３１】
このように、本発明のクロック復元回路によれば、例えば、デューティ比の崩れがある入力信号に対しても補正を行うことでデューティ比の崩れがない出力信号を出力することができ、復元したクロックのデューティ比を所定の値に保持することができる。
【００３２】
【発明の実施の形態】
以下、本発明に係るクロック復元回路の実施例を、添付図面を参照して詳述する。
【００３３】
図６は本発明に係るクロック復元回路の第１実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【００３４】
図６と図２との比較から明らかなように、本第１実施例のクロック復元回路は、図２に示す従来のクロック復元回路（位相調整回路１０１）に対してデューティ比補正回路３を追加したものであり、位相調整回路１は、図２の従来の位相調整回路１０１と同様の構成とされている。
【００３５】
すなわち、位相調整回路１は、負荷１１，１２、ｎＭＯＳトランジスタ１３〜１６、および、電流源１７，１８を備えている。ここで、トランジスタ１３，１４および１５，１６は、それぞれ差動対トランジスタを構成している。
【００３６】
参照符号Ｄ１およびＤ２は、位相比較回路２からの位相制御信号ＰＣＳに対応する重み信号を示し、また、Φ１，Φ２，／Φ１，／Φ２は、互いに位相が９０°異なる四相クロックを示している。すなわち、クロックΦ１は０°の位相差を有する信号であり、クロックΦ２は９０°の位相差を有する信号であり、クロック／Φ１は１８０°の位相差を有する信号であり、そして、クロック／Φ２は２７０°の位相差を有する信号である。
【００３７】
図６に示されるように、重み信号Ｄ１は、電流源１７を流れる電流Ｉ１の値を制御し、０°位相のクロックΦ１（１８０°位相のクロック／Φ１）に対して重み（Ｄ１）を与え、また、重み信号Ｄ２は、電流源１８を流れる電流Ｉ２の値を制御し、９０°位相のクロックΦ２（２７０°位相のクロック／Φ２）に対して重み（Ｄ２）を与え、これらを合成することで重み信号Ｄ１およびＤ２に対応した位相差を有する出力信号ＯＵＴ，／ＯＵＴを得るようになっている。
【００３８】
デューティ比補正回路３は、差動対トランジスタ１３，１４および１５，１６が共通接続されたノード（出力ノード）の中心電圧を制御するもので、出力信号の正論理信号ＯＵＴの中心電圧（ＣＶ１）と負論理信号／ＯＵＴの中心電圧（ＣＶ２）とを一致させるようになっている。デューティ比補正回路３は、電位差検出回路３１およびフィードバック制御回路３２を備える。電位差検出回路３１は、出力信号の正論理信号ＯＵＴの中心電圧と負論理信号／ＯＵＴの中心電圧との電位差を検出する差動増幅器（コンパレータ）３１３を有し、また、フィードバック制御回路３２は、差動増幅器３１３の出力をゲートで受けるプルアップ用のｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）３２１，３２２を有している。
【００３９】
ｐＭＯＳトランジスタ３２１および３２２は、高電位電源線Ｖddと出力ノード（ＯＵＴ，／ＯＵＴ）との間に設けられ、出力信号ＯＵＴ，／ＯＵＴの中心電圧の電位差に応じて出力される差動増幅器３１３の出力をゲートで受け取り、出力信号ＯＵＴ，／ＯＵＴの中心電圧（ＣＶ１，ＣＶ２）を一致させることにより出力信号のデューティ比を５０％に補正するようになっている。ここで、電位差検出回路３１は、差動増幅器３１３と共に該差動増幅器３１３の出力と高電位電源線Ｖddとの間に接続された容量３１１および３１２を有し、ｐＭＯＳトランジスタ３２１および３２２のゲートにフィードバックされる制御信号における高周波成分を低減するようになっている。
【００４０】
具体的に、例えば、差動の出力信号ＯＵＴ，／ＯＵＴにおいて、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）が負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）よりも低い場合（ＣＶ１＜ＣＶ２）、すなわち、図５の［補正前］に示されるような場合、差動増幅器３１３の出力である補正信号ＣＣＶ１の電圧値は、補正信号ＣＣＶ２の電圧値よりも低くなる。すなわち、正論理の出力信号ＯＵＴ用の出力電圧調整用ｐＭＯＳトランジスタ３２１は、低い電圧値の補正信号ＣＣＶ１をゲートで受け取ってオンし、正論理の出力ノード（ＯＵＴ）を高電位電源（Ｖdd）側にプルアップする。この過程において、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）が負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）よりも高くなり過ぎた場合（ＣＶ１＞ＣＶ２）には、トランジスタ３２１のゲート電圧（補正信号ＣＣＶ１）が上昇し、そのトランジスタ３２１が正論理の出力ノード（ＯＵＴ）をプルアップする能力が弱められ、同時に、トランジスタ３２２のゲート電圧（補正信号ＣＣＶ２）が降下し、そのトランジスタ３２２が負論理の出力ノード（／ＯＵＴ）をプルアップする能力が強められる。
【００４１】
上記の過程を繰り返して所定時間が経過すると、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）と負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）とが一致するようになって補正信号ＣＣＶ１，ＣＣＶ２は安定する。
【００４２】
図７は本発明に係るクロック復元回路の第２実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【００４３】
図７と図６との比較から明らかなように、本第２実施例のクロック復元回路は、デューティ比補正回路３の電位差検出回路３１における差動増幅器３１３の出力と高電位電源線Ｖddとの間に接続された容量３１１，３１２を、差動増幅器３１３の出力と低電位電源線Ｖssとの間に接続された容量３１４，３１５として構成し、且つ、デューティ比補正回路３のフィードバック制御回路３２におけるにおけるプルアップ用のｐＭＯＳトランジスタ３２１，３２２を、プルダウン用のｎＭＯＳトランジスタ３２３，３２４として構成したものである。すなわち、ｎＭＯＳトランジスタ３２３および３２４は、低電位電源線Ｖssと出力ノード（ＯＵＴ，／ＯＵＴ）との間に設けられ、出力信号ＯＵＴ，／ＯＵＴの中心電圧の電位差に応じて出力される差動増幅器３１３の出力をゲートで受け取り、出力信号ＯＵＴ，／ＯＵＴの中心電圧（ＣＶ１，ＣＶ２）を一致させることにより出力信号のデューティ比を５０％に補正するようになっている。
【００４４】
具体的に、例えば、差動の出力信号ＯＵＴ，／ＯＵＴにおいて、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）が負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）よりも低い場合（ＣＶ１＜ＣＶ２）、差動増幅器３１３の出力である補正信号ＣＣＶ２の電圧値は、補正信号ＣＣＶ１の電圧値よりも高くなる（補正信号ＣＣＶ１の電圧値は、補正信号ＣＣＶ２の電圧値よりも低くなる）。すなわち、負論理の出力信号／ＯＵＴ用の出力電圧調整用ｎＭＯＳトランジスタ３２４は、高い電圧値の補正信号ＣＣＶ２をゲートで受け取ってオンし、負論理の出力ノード（／ＯＵＴ）を低電位電源（Ｖss）側にプルダウンする。この過程において、負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）が正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）よりも低くなり過ぎた場合（ＣＶ１＞ＣＶ２）には、トランジスタ３２４のゲート電圧（補正信号ＣＣＶ１）が降下し、そのトランジスタ３２４が負論理の出力ノード（／ＯＵＴ）をプルダウンする能力が弱められ、同時に、トランジスタ３２３のゲート電圧（補正信号ＣＣＶ２）が上昇し、そのトランジスタ３２３が正論理の出力ノード（ＯＵＴ）をプルダウンする能力が強められる。
【００４５】
上記の過程を繰り返して所定時間が経過すると、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）と負論理の出力信号／ＯＵＴの中心電圧（ＣＶ２）とが一致するようになって補正信号ＣＣＶ１，ＣＣＶ２は安定する。
【００４６】
以上説明したように、本発明の第１および第２実施例のクロック復元回路によれば、例えば、デューティ比のずれた入力信号が供給される場合でもデューティ比補正が行われた出力信号を生成することができるため、ボードやＬＳＩチップ内に良好なクロック信号が確保されブロック間の信号伝送を高速且つ正確に行うことが可能になる。
【００４７】
図８は本発明に係るクロック復元回路の第３実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【００４８】
図８と図６との比較から明らかなように、本第３実施例のクロック復元回路は、デューティ比補正回路３の電位差検出回路３１において差動信号を出力する１つの差動増幅器３１３を、差動の出力信号ＯＵＴ，／ＯＵＴをその正論理および負論理の入力で受け取る第１の差動増幅器３１６と、出力信号ＯＵＴ，／ＯＵＴをその負論理および正論理の入力で受け取る第２の差動増幅器３１７との２つの差動増幅器で構成したものである。なお、他の構成は、図６の第１実施例と同様である。
【００４９】
図９は本発明に係るクロック復元回路の第４実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【００５０】
図９と図８の比較から明らかなように、本第４実施例のクロック復元回路は、第１の差動増幅器３１６および第２の差動増幅器３１７に対して、負論理の出力信号／ＯＵＴの代わりに基準電圧Ｖrefを供給することにより、正論理の出力信号ＯＵＴの中心電圧（ＣＶ１）を基準電圧Ｖrefに一致させるようになっている。ここで、基準電圧Ｖrefとしては、例えば、Ｖdd／２の電圧値に設定してもよいが、クロック復元回路の出力（ＯＵＴ，／ＯＵＴ）を受け取る次段の回路に適合する最適な電圧値に設定することもできる。
【００５１】
図１０は本発明に係るクロック復元回路の第５実施例を示すブロック図であり、図１１は図１０のクロック復元回路における位相調整回路およびデューティ比補正回路を示す回路図である。この図１０および図１１に示す第５実施例は、ＤＬＬ（Delay Locked Loop）を用いて構成したクロック復元回路の例を示すものである。
【００５２】
図１０に示されるように、本第５実施例のクロック復元回路は、入力クロック（入力信号）ＣＫinとフィルタ回路４を介して位相比較回路２の出力（位相差検出信号ＰＤＤＳ）から得られる位相制御信号ＰＣＳが供給された位相調整回路１、入力クロックＣＫinと寄生素子５を介して出力クロック（出力信号）ＣＫoutが供給された位相比較回路２、および、出力クロックＣＫoutを受け取り、位相調整回路１を制御して出力クロックＣＫoutのデューティ比を補正するデューティ比補正回路３を備える。ここで、寄生素子５は、例えば、ＬＳＩに付随する寄生容量等に対応するものであり、また、フィルタ回路４は、位相調整動作がばたつかないように位相比較回路２の出力である位相差検出信号ＰＤＤＳを緩衝して位相制御信号ＰＣＳを位相調整回路１にフィードバックするためのものである。
【００５３】
図１１に示されるように、本第５実施例のクロック復元回路の位相調整回路１は、複数の位相調整ユニット（位相調整回路）１０ａ，１０ｂを備え、デューティ比補正回路３は、初段の位相調整ユニット１０ａにおける出力信号ＯＵＴ，／ＯＵＴ（Φａ，／Φａ）のデューティ比を補正するようになっている。ここで、本第５実施例のクロック復元回路におけるデューティ比補正回路３は、図９に示すクロック復元回路におけるデューティ比補正回路と同様の構成とされているが、これに限定されるものではない。また、図１１において、位相調整ユニットは２つ（１０ａ，１０ｂ）設けられているがこれに限定されないのはもちろんである。
【００５４】
初段の位相調整ユニット１０ａの差動対トランジスタのゲートには基準クロックΦ，／Φが供給され、この初段の位相調整ユニット１０ａの出力Φａ，／Φａは、２段目の位相調整ユニット１０ｂの基準クロックとして差動対トランジスタ１３ｂ，１４ｂのゲートに供給される。なお、位相調整ユニットが３つの場合には、２段目の位相調整ユニット１０ｂの出力Φｂ，／Φｂが３段目の位相調整ユニット（１０ｃ）の入力として差動対トランジスタ（１３ｃ，１４ｃ）のゲートに供給される。そして、最終段の位相調整ユニット（図１１では、１０ｂ）の出力Φｂ，／Φｂがクロック復元回路の出力信号（出力クロック）として取り出されることになる。
【００５５】
上記の本第５実施例のクロック復元回路において、デューティ比補正回路３は、様々な構成のもの（第１〜第４実施例）を適用することができる。このように、本発明は、ＤＬＬを用いて構成したクロック復元回路に対しても適用することができる。
【００５６】
（付記１）  入力信号および出力信号を位相比較し、該入力信号および出力信号の位相差に応じた位相制御信号を出力する位相比較回路と、
該位相比較回路からの位相制御信号を受け取って、前記入力信号の位相を調整して前記出力信号を出力する位相調整回路と、
該位相調整回路からの出力信号を受け取って、該出力信号のデューティ比を補正するデューティ比補正回路とを備えることを特徴とするクロック復元回路。
【００５７】
（付記２）  付記１に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号のデューティ比を５０％となるように補正することを特徴とするクロック復元回路。
【００５８】
（付記３）  付記１に記載のクロック復元回路において、前記入力信号および出力信号は差動信号であり、前記デューティ比補正回路は、前記出力信号の中心電圧を補正することを特徴とするクロック復元回路。
【００５９】
（付記４）  付記３に記載のクロック復元回路において、前記位相調整回路は、位相の異なる基準クロックが入力された複数の差動対トランジスタと、該各差動対トランジスタを流れる電流を制御する複数の電流源とを備え、前記デューティ比補正回路は、前記複数の差動対トランジスタが共通接続されたノードの中心電圧を制御することを特徴とするクロック復元回路。
【００６０】
（付記５）  付記４に記載のクロック復元回路において、前記各電流源は、当該電流源に対応する差動対トランジスタに供給された前記基準クロックに対して前記位相比較回路の出力に対応した重みを与えることを特徴とするクロック復元回路。
【００６１】
（付記６）  付記３に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と該出力信号の負論理信号の中心電圧とを一致させることを特徴とするクロック復元回路。
【００６２】
（付記７）  付記６に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と該出力信号の負論理信号の中心電圧との電位差を検出する電位差検出回路と、該電位差検出回路の出力を受け取って前記位相調整回路をフィードバック制御するフィードバック制御回路とを備えることを特徴とするクロック復元回路。
【００６３】
（付記８）  付記７に記載のクロック復元回路において、前記電位差検出回路は、前記差動の出力信号を受け取る差動増幅器を備え、前記フィードバック制御回路は、該差動増幅器の出力を受け取って前記出力信号のレベルを制御する一対のプルアップまたはプルダウントランジスタを備えることを特徴とするクロック復元回路。
【００６４】
（付記９）  付記８に記載のクロック復元回路において、前記差動増幅器の出力には、高電位または低電位の電源線に繋がれた容量が設けられていることを特徴とするクロック復元回路。
【００６５】
（付記１０）  付記３に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧および該出力信号の負論理信号の中心電圧をそれぞれ基準電圧に一致させることを特徴とするクロック復元回路。
【００６６】
（付記１１）  付記１０に記載のクロック復元回路において、前記デューティ比補正回路は、前記出力信号の正論理信号の中心電圧と前記基準電圧との電位差を検出する第１の電位差検出回路と、前記出力信号の負論理信号の中心電圧と前記基準電圧との電位差を検出する第２の電位差検出回路と、前記第１および第２電位差検出回路の出力を受け取って前記位相調整回路をフィードバック制御するフィードバック制御回路とを備えることを特徴とするクロック復元回路。
【００６７】
（付記１２）  付記１１に記載のクロック復元回路において、前記第１の電位差検出回路は、前記正論理信号の出力信号および前記基準電圧を受け取る第１の差動増幅器を備え、前記第２の電位差検出回路は、前記負論理信号の出力信号および前記基準電圧を受け取る第２の差動増幅器を備え、前記フィードバック制御回路は、前記第１および第２の差動増幅器の出力を受け取って前記出力信号のレベルを制御する一対のプルアップまたはプルダウントランジスタを備えることを特徴とするクロック復元回路。
【００６８】
（付記１３）  付記１２に記載のクロック復元回路において、前記第１および第２の差動増幅器の出力には、高電位または低電位の電源線に繋がれた容量がそれぞれ設けられていることを特徴とするクロック復元回路。
【００６９】
（付記１４）  付記１〜１３のいずれか１項に記載のクロック復元回路において、前記位相調整回路は複数段設けられ、前記デューティ比補正回路は、初段の位相調整回路における出力信号のデューティ比を補正し、当該初段の位相調整回路の出力信号は、次段の位相調整回路の基準クロックとして使用され、最終段の位相調整回路の出力信号を該クロック復元回路の出力信号として出力することを特徴とするクロック復元回路。
【００７０】
【発明の効果】
以上、詳述したように、本発明によれば、復元したクロックのデューティ比を所定の値に保持することのできるクロック復元回路を提供することができる。
【図面の簡単な説明】
【図１】従来のクロック復元回路の一例を概略的に示すブロック図である。
【図２】図１のクロック復元回路における位相調整回路の一例を示す回路図である。
【図３】図１のクロック復元回路における課題を説明するための図である。
【図４】本発明に係るクロック復元回路の原理構成を概略的に示すブロック図である。
【図５】図４のクロック復元回路における動作の一例を説明するための図である。
【図６】本発明に係るクロック復元回路の第１実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【図７】本発明に係るクロック復元回路の第２実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【図８】本発明に係るクロック復元回路の第３実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【図９】本発明に係るクロック復元回路の第４実施例としての位相調整回路およびデューティ比補正回路を示す回路図である。
【図１０】本発明に係るクロック復元回路の第５実施例を示すブロック図である。
【図１１】図１０のクロック復元回路における位相調整回路およびデューティ比補正回路を示す回路図である。
【符号の説明】
１，１０１…位相調整回路
２，１０２…位相比較回路
３…デューティ比補正回路
４…フィルタ回路
５…寄生素子
３１…電位差検出回路
３２…フィードバック制御回路
ＣＣＶ１，ＣＣＶ２…補正信号
ＣＶ１，ＣＶ２…出力信号の中心電圧
Ｄ；Ｄ１，Ｄ２…重み
ＯＵＴ，／ＯＵＴ；ＣＫout，Φａ，／Φａ；Φｂ，／Φｂ…出力信号（出力クロック）
ＰＣＳ…位相制御信号
ＰＤＤＳ…位相差検出信号
Ｖdd…高電位電源線
Ｖss…低電位電源線
【図１】
0003789387.tif 000002
【図２】
0003789387.tif 000003
【図３】
0003789387.tif 000004
【図４】
0003789387.tif 000005
【図５】
0003789387.tif 000006
【図６】
0003789387.tif 000007
【図７】
0003789387.tif 000008
【図８】
0003789387.tif 000009
【図９】
0003789387.tif 000010
【図１０】
0003789387.tif 000011
【図１１】
0003789387.tif 000012