(57)【特許請求の範囲】
【請求項１】
第１の線路および第２の線路からなる対向ペア線路を有する伝送線路と、この伝送線路に整合した終端回路と、前記伝送線路および前記終端回路からなるバス配線系に相補信号を供給するドライバ回路とを有し、前記伝送線路および前記終端回路を有する配線基板に、前記ドライバ回路を有する第１の集積回路チップが搭載されてなる電子装置であって、
前記ドライバ回路は、入力ノードと、第１〜第４のノードと、前記第１のノードと前記第３のノードの間のカレントパスと前記入力ノードに接続された制御電極とを有する第１のトランジスタと、前記第３のノードと前記第２のノードの間のカレントパスと前記入力ノードに接続された制御電極とを有する第２のトランジスタと、前記第１のノードと前記第４のノードの間のカレントパスと前記入力ノードに接続された制御電極とを有する第３のトランジスタと、前記第４のノードと前記第２のノードの間のカレントパスと前記入力ノードに接続された制御電極とを有する第４のトランジスタとを有しており、前記第１および第４のトランジスタは第１の導電型であり、前記第２および第３のトランジスタは第２の導電型であり、前記第１の線路は前記第３のノードに接続されており、前記第２の線路は前記第４のノードに接続されており、
前記第１の線路および前記第２の線路は、２５Ω以下の特性インピーダンスを有し、並列等長配線されており、
前記終端回路は、前記第１および第２の線路に直列に接続された２５Ω以下の純抵抗からなることを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置であって、前記ドライバ回路は、カレントスイッチ型のドライバ回路であることを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置であって、前記ドライバ回路には純抵抗が直列に接続され、前記伝送線路の特性インピーダンスと同等以上、好ましくは３倍以上のオン抵抗となることを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置であって、前記伝送線路のバス上に分岐してレシーバ回路を有する第２の集積回路チップが接続される構成において、このレシーバ回路は、純抵抗が１ＫΩ以上のハイインピーダンスであることを特徴とする電子装置。
【請求項５】
請求項４記載の電子装置であって、前記レシーバ回路を４ｍｍ以下の伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部に0.４Ｋ〜１ＫΩの純抵抗が対向ペア線路の両方に直列接続されることを特徴とする電子装置。
【請求項６】
請求項５記載の電子装置であって、前記伝送線路と前記分岐配線との間の絶縁層の厚みは、前記伝送線路および前記分岐配線の対向ペア線路間の絶縁層の厚みの数倍であることを特徴とする電子装置。
【請求項７】
請求項１記載の電子装置であって、前記ドライバ回路を有する第１の集積回路チップよりファンアウトされる電源・グラウンド配線を伝送線路構造とすることを特徴とする電子装置。
【請求項８】
請求項７記載の電子装置であって、前記電源・グラウンドをペアとする配線の伝送線路は、信号線の特性インピーダンスと同等か、それよりも低いことを特徴とする電子装置。
【請求項９】
請求項１記載の電子装置であって、前記伝送線路のバス上に分岐してカレントスイッチ型のドライバ回路を有する第２の集積回路チップが接続され、前記第１の集積回路チップがハイインピーダンスのレシーバ回路を有する構成において、前記第２の集積回路チップのドライバ回路から送った相補信号を前記第１の集積回路チップのレシーバ回路で受け取ることを特徴とする電子装置。
【請求項１０】
請求項９記載の電子装置であって、前記第２の集積回路チップの前記ドライバ回路から前記伝送線路に流れた信号は前記レシーバ回路および前記終端回路の方向へ前記伝送線路上のもとの振幅の半分の振幅で流れ、前記レシーバ回路では信号エネルギが全反射してもとの振幅となり、前記レシーバ回路が正常に動作し、一方、前記終端回路へ流れた信号エネルギは吸収されて消去されることを特徴とする電子装置。
【請求項１１】
請求項１０記載の電子装置であって、前記ドライバ回路を伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にアクティブな分岐配線のゲートのみを開けるためのバストランシーバゲートのチップが挿入され、この分岐配線は前記伝送線路より低い特性インピーダンス、好ましくは１／２の特性インピーダンスを有することを特徴とする電子装置。
【請求項１２】
請求項１１記載の電子装置であって、前記バストランシーバゲートのチップは、前記伝送線路の複数のバスをそれぞれのゲートでつなぐ集合チップ構成とし、電源・グラウンド配線の上を倣うように斜めに配列されることを特徴とする電子装置。
【請求項１３】
請求項１記載の電子装置であって、前記伝送線路のバス上に分岐してレシーバ回路とカレントスイッチ型のドライバ回路とを有する第２の集積回路チップが接続され、前記第１の集積回路チップが前記ドライバ回路とハイインピーダンスのレシーバ回路とを有する構成において、前記第１の集積回路チップのドライバ回路およびレシーバ回路と、前記第２の集積回路チップのレシーバ回路およびドライバ回路との間で双方向に相補信号をやり取りすることを特徴とする電子装置。
【請求項１４】
請求項１３記載の電子装置であって、前記第１の集積回路チップのドライバ回路およびレシーバ回路の合成回路の出口に、出力時はハイインピーダンス、入力時は整合端になるような抵抗とゲートとを直列につないだ回路が前記伝送線路の入出力端間に挿入されることを特徴とする電子装置。
【請求項１５】
請求項１４記載の電子装置であって、前記第２の集積回路チップのレシーバ回路およびドライバ回路を伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にバストランシーバゲートと高抵抗とが並列に接続されたチップが挿入され、前記第１の集積回路チップの出力時は前記バストランシーバゲートが開き、入力時は前記バストランシーバゲートが閉じて前記高抵抗にエネルギが供給されることを特徴とする電子装置。
【請求項１６】
請求項１３記載の電子装置であって、前記伝送線路は差動相補信号を伝達する差動伝送線路であり、かつ前記第１の集積回路チップのドライバ回路は差動ドライバ回路、前記レシーバ回路は差動レシーバ回路であることを特徴とする電子装置。
【請求項１７】
請求項１３記載の電子装置であって、前記第１の集積回路チップは前記伝送線路の始端に接続されるコントローラチップであり、かつ前記第２の集積回路チップはメモリ・入出力インターフェースチップであることを特徴とする電子装置。
【請求項１８】
請求項１記載の電子装置であって、前記伝送線路のバス上に分岐して第２〜第ｎの複数の集積回路チップが接続され、前記第１の集積回路チップのドライバ回路がコントロール機能を有する構成において、前記伝送線路内に数パルスの信号が進行するときのタイミングの取り方は、前記第１の集積回路チップが前記第２〜第ｎの各集積回路チップのエコー時間を測定し、最長エコー時間を持つ集積回路チップに復路クロックアクティブを与え、この復路クロックアクティブが与えられた集積回路チップが往路クロック信号を検出し、それをもとに前記第１の集積回路チップが復路クロック信号を発生し、前記復路クロックアクティブが与えられた集積回路チップがデータストローブ信号を折り返し発信することを特徴とする電子装置。
【請求項１９】
請求項１８記載の電子装置であって、前記第１の集積回路チップが受け取るデータのタイミングを知る方法は、前記第１の集積回路チップからの制御信号が読み出し命令のときだけ、復路クロック信号を発生する集積回路チップがデータストローブ信号を伝送線路から再度受け取り、これも遅延データストローブ信号として折り返し発信することを特徴とする電子装置。
【請求項２０】
伝送線路と、この伝送線路に整合した終端回路と、バス配線系に相補信号を供給し、前記伝送線路および前記終端回路からなるドライバ回路とを有し、前記伝送線路および前記終端回路を有する配線基板に、前記ドライバ回路を有する第１の集積回路チップが搭載されてなる電子装置であって、前記伝送線路は、２５Ω以下の特性インピーダンスを有する対向ペア線路からなり、前記対向ペア線路が並列等長配線されるように接続されたバス構造を有しており、
前記伝送線路のバス上に分岐してレシーバ回路を有する第２の集積回路チップが搭載されて接続される構成において、このレシーバ回路は、純抵抗が１ＫΩ以上のハイインピーダンスであり、
前記レシーバ回路を４ｍｍ以下の伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部に０．４Ｋ〜１ＫΩの純抵抗が対向ペア線路の両方に直列接続され、
前記伝送線路と前記分岐配線との間の絶縁層の厚みは、前記伝送線路および前記分岐配線の対向ペア線路間の絶縁層の厚みの数倍であることを特徴とする電子装置。
【請求項２１】
伝送線路と、この伝送線路に整合した終端回路と、バス配線系に相補信号を供給し、前記伝送線路および前記終端回路からなるドライバ回路とを有し、前記伝送線路および前記終端回路を有する配線基板に、前記ドライバ回路を有する第１の集積回路チップが搭載されてなる電子装置であって、前記伝送線路は、２５Ω以下の特性インピーダンスを有する対向ペア線路からなり、前記対向ペア線路が並列等長配線されるように接続されたバス構造を有しており、
前記伝送経路のバス上に分岐してカレントスイッチ型のドライバ回路を有する第２の集積回路チップが接続され、前記第１の集積回路チップがハイインピーダンスのレシーバ回路を有する構成において、前記第２の集積回路チップのドライバ回路から送った相補信号を前記第１の集積回路チップのレシーバ回路で受け取り、
前記第２の集積回路チップの前記ドライバ回路から前記伝送線路に流れた信号は前記レシーバ回路および前記終端回路の方向へ前記伝送線路上のもとの振幅の半分の振幅で流れ、前記レシーバ回路では信号エネルギが全反射してもとの振幅となり、前記レシーバ回路が正常に動作し、一方、前記終端回路へ流れた信号エネルギは吸収されて消去され、
前記ドライバ回路を伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にアクティブな分岐配線のゲートのみを開けるためのバストランシーバゲートのチップが挿入され、この分岐配線は前記伝送線路より低い特性インピーダンス、好ましくは１／２の特性インピーダンスを有し、前記バストランシーバゲートのチップは、前記伝送線路の複数のバスをそれぞれのゲートでつなぐ集合チップ構成とし、電源・グラウンド配線の上を倣うように斜めに配列されることを特徴とする電子装置。
【請求項２２】
伝送線路と、この伝送線路に整合した終端回路と、バス配線系に相補信号を供給し、前記伝送線路および前記終端回路からなるドライバ回路とを有し、前記伝送線路および前記終端回路を有する配線基板に、前記ドライバ回路を有する第１の集積回路チップが搭載されてなる電子装置であって、前記伝送線路は、２５Ω以下の特性インピーダンスを有する対向ペア線路からなり、前記対向ペア線路が並列等長配線されるように接続されたバス構造を有しており、
前記伝送線路のバス上に分岐してレシーバ回路とカレントスイッチ型のドライバ回路とを有する第２の集積回路チップが接続され、前記第１の集積回路チップが前記ドライバ回路とハイインピーダンスのレシーバ回路とを有する構成において、前記第１の集積回路チップのドライバ回路およびレシーバ回路と、前記第２の集積回路チップのレシーバ回路およびドライバ回路との間で双方向に相補信号をやり取りし、
前記第１の集積回路チップのドライバ回路およびレシーバ回路の合成回路の出口に、出力時はハイインピーダンス、入力時は整合端になるような抵抗とゲートとを直列につないだ回路が前記伝送線路の入出力端間に挿入されていることを特徴とする電子装置。
【請求項２３】
請求項２２記載の電子装置であって、前記第２の集積回路チップのレシーバ回路およびドライバ回路を伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にバストランシーバゲートと高抵抗とが並列に接続されたチップが挿入され、前記第１の集積回路チップの出力時は前記バストランシーバゲートが開き、入力時は前記バストランシーバゲートが閉じて前記高抵抗にエネルギが供給されることを特徴とする電子装置。
【請求項２４】
伝送線路と、この伝送線路に整合した終端回路と、バス配線系に相補信号を供給し、前記伝送線路および前記終端回路からなるドライバ回路とを有し、前記伝送線路および前記終端回路を有する配線基板に、前記ドライバ回路を有する第１の集積回路チップが搭載されてなる電子装置であって、前記伝送線路は、２５Ω以下の特性インピーダンスを有する対向ペア線路からなり、前記対向ペア線路が並列等長配線されるように接続されたバス構造を有しており、
前記伝送線路のバス上に分岐して第２〜第ｎの複数の集積回路チップが接続され、前記第１の集積回路チップのドライバ回路がコントロール機能を有する構成において、前記伝送線路内に数パルスの信号が進行するときのタイミングの取り方は、前記第１の集積回路チップが前記第２〜第ｎの各集積回路チップのエコー時間を測定し、最長エコー時間を持つ集積回路チップに復路クロックアクティブを与え、この復路クロックアクティブが与えられた集積回路チップが往路クロック信号を検出し、それをもとに前記第１の集積回路チップが復路クロック信号を発生し、前記復路クロックアクティブが与えられた集積回路チップがデータストローブ信号を折り返し発信することを特徴とする電子装置。
【請求項２５】
請求項２４記載の電子装置であって、前記第１の集積回路チップが受け取るデータのタイミングを知る方法は、前記第１の集積回路チップからの制御信号が読み出し命令のときだけ、復路クロック信号を発生する集積回路チップがデータストローブ信号を伝送線路から再度受け取り、これも遅延データストローブ信号として折り返し発信することを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子装置の伝送技術に関し、特に伝送線路と、これに整合した終端回路とからなるバス配線系にドライバ回路を組み合わせたチップ入出力回路システムに適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、従来、チップ入出力回路システムに関しては、電子装置を構成する入出力回路の要部を示す図１７のような回路構成などが考えられる。この入出力回路は、入力されたディジタル信号を相補信号化して送信する差動ドライバ１０１と、相補信号化されたディジタル信号を受信して入力のディジタル信号に対応したディジタル信号を出力する差動レシーバ１０２と、この差動ドライバ１０１と差動レシーバ１０２とを接続する一対のペア信号配線１０３などからなり、差動ドライバ１０１から出力される相補ディジタル信号をペア信号配線１０３を介して差動レシーバ１０２に伝送するように構成されている。
【０００３】
この電子装置の入出力回路において、差動ドライバ１０１および差動レシーバ１０２は、それぞれｐＭＯＳトランジスタおよびｎＭＯＳトランジスタからなるＣＭＯＳ回路構成のドライバ１０４，１０６とインバータ１０５，１０７とから構成され、入力のディジタル信号がロウレベルからハイレベル、またはハイレベルからロウレベルに遷移することによりトランジスタの一方がオン、他方がオフとなるように相補動作する。このように、入力のディジタル信号が遷移した場合に、差動ドライバ１０１から相補信号エネルギをペア信号配線１０３に供給することにより、相補ディジタル信号をペア信号配線１０３を介して差動レシーバ１０２に伝送するという構成になっている。
【０００４】
【発明が解決しようとする課題】
ところで、前記のような電子装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。たとえば、前記のような電子装置において、ペア信号配線をカップリング係数が１に近い平行等長配線とする場合には、ペア信号配線を電磁界がほぼ閉じている伝送線路とし、相補ディジタル信号をＴＥＭ（Transversed Electromagnetic Mode）伝送に近いモード（準ＴＥＭ）で伝送し、信号の高速化を図ることができる。この伝送線路は、スピードの速い信号を伝える唯一の手段である。
【０００５】
たとえば、電子装置の信号をやり取りするバスにおいて、このバスは伝送線路であるとすると、信号を供給するドライバから高エネルギ信号（ハイ状態の信号）をバスに流すときは、グラウンドレベルにあるバス配線全体（ロウレベルにある状態）をハイレベルに持ち上げるエネルギを必要とする。信号立ち上がりが高速なとき、ドライバが信号をレシーバに伝える前にしなければならない作業である。
【０００６】
よって、信号の立ち上がり時間がバス配線全体にエネルギを供給する時間（バス配線の伝送遅延時間）より遅い場合は、ドライバのエネルギ供給が、バスとレシーバへほぼ並行に行われ、レシーバにバスの存在を意識させることはほぼない。すなわち、このようなシリアルワークは、バス配線の遅延時間より、信号立ち上がり時間が速いときに考慮しなければならない現象である。当然、反対のロウレベルに遷移するときも同様で、高エネルギ状態のバス配線のエネルギを逃がす操作が、まず、必要となる。
【０００７】
このようなドライバの設計は、信号立ち上がりがバスの遅延時間より遅いときはレシーバの負荷をチャージするエネルギがあればよかった。しかし、バス伝送線路の遅延時間より信号立ち上がり時間が短い高速の信号が通常のシステムとなった現在、レシーバの特性よりも、まず、バスへのエネルギ供給をどのようにするかの設計が重要となってきている。
【０００８】
たとえば、良いレシーバとは微弱な信号エネルギでも、それを充分関知して自身の状態を遷移させるものであり、信号の電気エネルギを消費しない。すなわち、直流抵抗の高いものであり、たとえば１ＫΩであるとする。これに対して、バス伝送線路の特性インピーダンスは２５〜２００Ωであり、バスのレシーバより１桁から２桁ものエネルギを消費するものとなる。
【０００９】
ちなみに、バス配線の長さを３０ｃｍ、信号伝播速度を２×１０8 ｍ／ｓとすると、その伝播時間は1.５ｎｓとなる。レシーバの分岐がどの位置にあろうとも、伝送線路の全長を流れる間、すなわち、この1.５ｎｓの間はバスにエネルギを供給する時間となり、ドライバはこの間エネルギを供給し続けなければならない。すなわち、ドライバビリティは特性インピーダンスを負荷と見なした能力がなければならない。
【００１０】
たとえば、信号の遷移開始からバス終端への伝送が終了する直前までの等価回路を示す図１８において、伝送線路１１１の始端に差動ドライバ１１２が接続されて構成される場合に、1.５ｎｓの間、伝送線路１１１によるバスは図１８のような等価回路で電流を流し続けなければならない。ちなみに、差動ドライバ１１２の内部抵抗を５０Ω、負荷抵抗を５０Ω、Ｖｄｄ電圧を0.５Ｖとすると、５ｍＡのときに５０Ωでなければならない。この値は大きなドライバビリティを持つ差動ドライバ１１２であると見なすことができる。この等価回路において、終端に信号エネルギが到達した瞬間から、信号は終端抵抗を認識したことになり、かつ伝送線路１１１へのエネルギチャージは終了するため、その伝送線路１１１の特性インピーダンスと等価の負荷抵抗１１３は消え、等価回路は図１９のようになる。
【００１１】
図１９において、いま、終端抵抗１１４を伝送線路１１１によるバスの特性インピーダンスと整合した５０Ωとすると、全てのエネルギは全てこの終端抵抗１１４で吸収され、熱となって放出される結果、反射エネルギは帰らない。分岐などの小さな寄生素子による共振エネルギによる乱れがあっても、この吸収によって、多重反射をすることがない。しかし、終端抵抗１１４はバスの特性インピーダンスと同じであるため、差動ドライバ１１２はハイ状態になっている限り、５ｍＡの電流を流し続けなければならない。従って、伝送線路１１１を駆動する差動ドライバ１１２はカレントスイッチ回路が望ましい。
【００１２】
また、終端抵抗１１４でのエネルギ吸収はバス配線系の消費電力を大きくするため、その吸収量を小さくしなければならない。すなわち、差動ドライバ１１２のドライバビリティを小さくするためには、直流抵抗を挿入し、電圧を下げるしかない。たとえば、差動レシーバの電圧感度を上げれば５０ｍＶぐらいまでは可能である。電流回路や差動回路などが適切な差動ドライバと言える。原理的に、いくらでも信号振幅を小さくできる。このようなバス構造が高速伝送線路の理想像となる。
【００１３】
そこで、本発明の目的は、伝送線路とするバス構造に着目し、この伝送線路と、これに整合した終端回路とからなるバス配線系にドライバ回路を組み合わせた入出力回路において、ドライバ回路の回路構成を特定し、かつ伝送線路の特性インピーダンスを特定することによってバス配線系の信号伝送を高速化することができる電子装置を提供するものである。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明の電子装置は、伝送線路と、これに整合した終端回路と、この伝送線路および終端回路からなるバス配線系に相補信号を供給するドライバとを有し、伝送線路および終端回路を有する配線基板に、ドライバを有する第１の集積回路チップが搭載されてなる電子装置に適用され、伝送線路は、対向ペア線路構造で２５Ω以下の特性インピーダンスを有する線路が並列等長配線され、２５Ω以下の純抵抗で終端されているバス構造とするものである。これにより、伝送線路および終端回路からなるバス配線系の信号伝送を高速に行うことができる。
【００１７】
この構成において、ドライバは、カレントスイッチ型のドライバとし、さらに純抵抗が直列に接続され、伝送線路の特性インピーダンスと同等以上、好ましくは３倍以上のオン抵抗となるようにしたものである。
【００１８】
また、第１の集積回路チップから第２の集積回路チップへの一方向の信号伝達構成に関する、本発明の電子装置は、伝送線路のバス上に分岐してレシーバを有する第２の集積回路チップが接続される構成において、このレシーバは、純抵抗が１ＫΩ以上のハイインピーダンスであり、さらにこのレシーバを４ｍｍ以下の伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部に0.４Ｋ〜１ＫΩの純抵抗が対向ペア線路の両方に直列接続され、また伝送線路と分岐配線との間の絶縁層の厚みは、伝送線路および分岐配線の対向ペア線路間の絶縁層の厚みの数倍となるようにしたものである。これにより、第１の集積回路チップから第２の集積回路チップへの一方向の信号伝送を高速に行うことができる。
【００１９】
さらに、ドライバを有する第１の集積回路チップよりファンアウトされる電源・グラウンド配線を伝送線路構造とし、さらにこの電源・グラウンド配線の伝送線路は、信号線の特性インピーダンスと同等か、それよりも低くなるようにしたものである。
【００２０】
また、前記とは反対に、第２の集積回路チップから第１の集積回路チップへの一方向の信号伝達構成に関する、本発明の電子装置は、伝送線路のバス上に分岐してカレントスイッチ型のドライバを有する第２の集積回路チップが接続され、第１の集積回路チップがハイインピーダンスのレシーバを有する構成において、第２の集積回路チップのドライバから送った相補信号を第１の集積回路チップのレシーバで受け取るものである。これにより、第２の集積回路チップから第１の集積回路チップへの一方向の信号伝送を高速に行うことができる。
【００２１】
この構成において、ドライバから伝送線路に流れた信号はレシーバおよび終端回路の方向へそれぞれ１／２の振幅で流れ、レシーバでは信号エネルギが全反射してもとの振幅となり、レシーバが正常に動作し、一方、終端回路へ流れた信号エネルギは吸収されて消去されるようにしたものである。
【００２２】
さらに、ドライバを伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にアクティブな分岐配線のゲートのみを開けるためのバストランシーバゲートのチップが挿入され、この分岐配線は伝送線路より低い特性インピーダンス、好ましくは１／２の特性インピーダンスを有し、さらにこのバストランシーバゲートのチップは、伝送線路の複数のバスをそれぞれのゲートでつなぐ集合チップ構成とし、電源・グラウンド配線の上を倣うように斜めに配列されるようにしたものである。
【００２３】
また、前記の第１の集積回路チップから第２の集積回路チップへ、第２の集積回路チップから第１の集積回路チップへの両者を合成した双方向の信号伝達構成に関する、本発明の電子装置は、伝送線路のバス上に分岐してレシーバとカレントスイッチ型のドライバとを有する第２の集積回路チップが接続され、第１の集積回路チップがドライバとハイインピーダンスのレシーバとを有する構成において、第１の集積回路チップのドライバおよびレシーバと、第２の集積回路チップのレシーバおよびドライバとの間で双方向に相補信号をやり取りするものである。これにより、第１の集積回路チップと第２の集積回路チップとの双方向の信号伝送を高速に行うことができる。
【００２４】
この構成において、第１の集積回路チップのドライバおよびレシーバの合成回路の出口に、出力時はハイインピーダンス、入力時は整合端になるような抵抗とゲートとを直列につないだ回路が伝送線路の入出力端間に挿入されようにしたものである。
【００２５】
さらに、第２の集積回路チップのレシーバおよびドライバを伝送線路構造の分岐配線を伴って接続するときは、この分岐配線の分岐部にバストランシーバゲートと高抵抗とが並列に接続されたチップが挿入され、第１の集積回路チップの出力時はバストランシーバゲートが開き、入力時はバストランシーバゲートが閉じて高抵抗にエネルギが供給されるようにしたものである。
【００２６】
また、伝送線路とのクロックタイミング整合に関する、本発明の電子装置は、伝送線路のバス上に分岐して第２〜第ｎの複数の集積回路チップが接続され、第１の集積回路チップのドライバがコントロール機能を有する構成において、伝送線路内に数パルスの信号が進行するときのタイミングの取り方は、第１の集積回路チップが第２〜第ｎの各集積回路チップのエコー時間を測定し、最長エコー時間を持つ集積回路チップに復路クロックアクティブを与え、この復路クロックアクティブが与えられた集積回路チップが往路クロック信号を検出し、それをもとに第１の集積回路チップが復路クロック信号を発生し、復路クロックアクティブが与えられた集積回路チップがデータストローブ信号を折り返し発信するものである。これにより、第１の集積回路チップと第２〜第ｎの複数の集積回路チップとの間において、伝送線路とクロック信号とのタイミング整合を取ることができる。
【００２７】
この構成において、第１の集積回路チップが受け取るデータのタイミングを知る方法は、第１の集積回路チップからの制御信号が読み出し命令のときだけ、復路クロック信号を発生する集積回路チップがデータストローブ信号を伝送線路から再度受け取り、これも遅延データストローブ信号として折り返し発信するようにしたものである。
【００２８】
特に、前記電子装置において、伝送線路は、差動相補信号を伝達する差動伝送線路であり、かつドライバは差動ドライバ、レシーバは差動レシーバとするものである。主に、差動伝送線路を特徴としているが、通常の伝送線路に置き換えても本発明を適用することが可能であることは言うまでもない。また、第１の集積回路チップは、伝送線路の始端に接続されるコントローラチップなどであり、かつ第２の集積回路チップはメモリ・入出力インターフェースチップなどとするものである。
【００２９】
よって、前記電子装置によれば、伝送線路と、これに整合した終端回路とからなるバス配線系にドライバを組み合わせた入出力回路において、ドライバをカレントスイッチ型に特定し、かつ伝送線路を２５Ω以下の特性インピーダンスを有する線路の並列等長配線に特定することにより、伝送中の信号エネルギの減衰および近接する伝送線路間の電磁界干渉を抑制し、バス配線系の信号伝送を高速化することができる。
【００３０】
特に、差動伝送線路の始端に接続される、差動ドライバおよび差動レシーバを有するコントローラチップと、この差動伝送線路に分岐して接続される、差動レシーバおよび差動ドライバを有するメモリ・入出力インターフェースチップとの間において、コントローラチップからメモリ・入出力インターフェースチップへ、メモリ・入出力インターフェースチップからコントローラチップへの一方向、およびその互いの双方向における信号伝送の高速化を図り、バス配線系の高速伝送線路を実現することができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図１６の図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
まず、図１により、本発明の一実施の形態である電子装置の概要を説明する。図１は本実施の形態の電子装置において、入出力回路の要部である、伝送線路をループとしたカレントスイッチ型のドライバ回路の一例を示す概略回路図であり、(a) はＣＭＯＳ回路で作った場合、(b) はバイポーラ回路で作った場合をそれぞれ示す。
【００３３】
図１のように、本実施の形態においては、差動相補ディジタル信号を伝達する伝送線路１と、それに整合した終端回路である終端抵抗２とからなるバス配線系に、カレントスイッチ型の差動ドライバ３を組み合わせた入出力回路を構成し、伝送線路１および終端抵抗２などを有する配線基板に、差動ドライバ３などを有する集積回路チップが搭載されて電子装置が構成されるものである。この構成においては、伝送線路１と終端抵抗２とが整合していれば、差動ドライバ３の負荷は終端抵抗２と同じ直流抵抗が挿入された回路であると言える。図１は、これをカレントスイッチ型の差動ドライバ３に置き換えたものである。
【００３４】
ＣＭＯＳ回路構成による差動ドライバ３ａは、図１(a) のように、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ３とｐＭＯＳトランジスタＱ４、電源電圧Ｖｄｄとの間の抵抗Ｒ１、グラウンド電圧との間の抵抗Ｒ２からなり、入力のディジタル信号が各トランジスタＱ１〜Ｑ４のゲートに入力され、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２との接続ノード、ｎＭＯＳトランジスタＱ３とｐＭＯＳトランジスタＱ４との接続ノードからそれぞれ、相補ディジタル信号が取り出され、終端抵抗２につながる差動ペア信号線の伝送線路１に送られる。
【００３５】
バイポーラ回路構成による差動ドライバ３ｂは、図１(b) のように、ｎｐｎトランジスタＱ５とｐｎｐトランジスタＱ６、ｐｎｐトランジスタＱ７とｎｐｎトランジスタＱ８、電源電圧Ｖｄｄとの間の抵抗Ｒ３、グラウンド電圧との間の抵抗Ｒ４からなり、入力のディジタル信号が各トランジスタＱ５〜Ｑ８のベースに入力され、ｎｐｎトランジスタＱ５とｐｎｐトランジスタＱ６との接続ノード、ｐｎｐトランジスタＱ７とｎｐｎトランジスタＱ８との接続ノードからそれぞれ、相補ディジタル信号が取り出され、終端抵抗２につながる差動ペア信号線の伝送線路１に送られる。
【００３６】
図１(a) のＣＭＯＳ回路、図１(b) のバイポーラ回路でも同じであるが、ここでは主にＣＭＯＳ回路の構成について説明する。いま、入力のディジタル信号がハイからロウへ変換すると、ｎＭＯＳトランジスタＱ２とｎＭＯＳトランジスタＱ３がオンとなる。そして、伝送線路１の一方の上部信号配線に電源電圧Ｖｄｄから電荷が流れ、下部信号配線は電荷がグラウンド電圧へ引き抜かれる。よって、伝送線路１の特性インピーダンスまたは終端抵抗２を介して、この間に電流が流れていることになる。また、入力のディジタル信号がロウからハイになると反転し、電流は逆に流れることになる。電源電圧Ｖｄｄからグラウンド電圧を見たとき、常に一定の電流が流れ、カレントスイッチという形態になっていることが判明する。
【００３７】
従って、ＥＣＬ（Emitter Coupled Logic ）のように常に電流が流れているため、抵抗Ｒ１と抵抗Ｒ２は適当な大きさを与え、できるだけ小さな電流、すなわち、少ない電荷量の移動で関知可能なレシーバを備えるようにする。ＣＭＯＳ回路とバイポーラ回路とのどちらが有利かは、デバイスの構造によるが、ＣＭＯＳ回路のしきい値電圧のばらつきを小さくすることは難しく、また、ゲートの非常に薄い酸化膜の静電破壊の問題を避けるには、ＥＣＬなどで実績のあるバイポーラ回路の方が格段に良いということになる。後で述べるレシーバのクランプダイオードを除去し、その空乏層容量を排除するため、静電破壊し易くなる回路を強くするためにもバイポーラインターフェース回路がよい。もちろん、内部回路は集積度に有利なＣＭＯＳ回路などの回路である。
【００３８】
以上のように、本実施の形態においては、第１の要点として、伝送線路１と、それに整合した終端抵抗２とからなるバス配線系にカレントスイッチ型の差動ドライバ３を組み合わせたチップ入出力回路を特徴とするものである。この差動ドライバ３がカレントスイッチ回路であるため、電源・グラウンド系は常に一定の電流が流れているため、バイパスコンデンサは不要となる利点がある。しかし、伝送線路１上の遅延で、遷移状態のときにカレントスイッチするときもあり、さらに、レシーバの駆動に際して定電流とならない回路を使うこともあり、入出力回路系にバイパスコンデンサを挿入することは適切なものとなる。
【００３９】
次に、図２により、伝送線路１によるバス配線構造に関し、ここでは差動伝送回路について説明する。図２は、伝送線路のペア線路間の絶縁層の厚みと電磁界の広がりの一例を説明するための概略断面図であり、(a) はペア線路間が離れている場合、(b) は狭い場合をそれぞれ示す。
【００４０】
たとえば、プロセッサチップやメモリ・入出力コントローラチップ、さらにはメモリチップより導出した差動ペア信号線は、数十から数百本が並列に近い形で配線しなければならない。当然、隣接距離が狭く配置されることになり、信号線間のクロストークが大きくなる。差動ペア信号線の信号伝送に対する電磁界の広がりを小さくすれば、このクロストークは小さくなる。これを実現するには隣接信号線間のスペースより相対的にペア線路の対向する上下間隔、すなわち、この間の絶縁層の厚みを小さくとればよい。信号配線幅をスペースより小さくとる案もあるが、表皮効果による直流抵抗の増大を招き、好ましくない。
【００４１】
すなわち、図２(a) のようにペア線路４の間の絶縁層５の厚みが厚い場合には、フリンジ効果が大きいので電磁界の広がり６が大きくなり、電磁界の干渉が発生するが、図２(b) のように、ペア線路４の線幅をそのままにして、ペア線路４の間の絶縁層５の層間絶縁膜を薄くとると、ペア線路４間に電磁界が集中して電磁干渉がほとんどなくなるとともに、ペア線路４の特性インピーダンスが小さくなる。
【００４２】
しかし、小さくなった特性インピーダンスのペア線路４はその抵抗分電流が多く流れ、電力消費が大きくなる。これを防止するためには、さらにハイインピーダンスの直流抵抗を挿入した差動ドライバを使用すればよい。たとえば、前記した図１８の回路状態のときで、ペア線路４の特性インピーダンスが１５Ωのときを考えると、５ｍＡ（0.５Ｖ振幅）にするには差動ドライバ３の電流バス系の全抵抗を８５Ωにすればよい。当然、前記した図１９の状態のときを整合させなければならないため、終端抵抗２は１５Ωである。
【００４３】
従来、伝送線路１は５０Ωや７５Ωの特性インピーダンスが常識であり、これは電流損を防ぐための設定であった。確実な整合端を作ればエネルギは全く反射しないため、差動ドライバ３に戻る反射波は０である。これを守れば、２５Ω以下の特性インピーダンスを設定しても問題がない。よって、低い特性インピーダンスを差動信号の伝送線路１で実現するには、薄い絶縁層５で対向する図２(b) のようなペア線路４を構成する必要がある。この絶縁層５が薄いほど特性インピーダンスが小さくなる。
【００４４】
たとえば、特性インピーダンスＺo の近似式は、
【００４５】
【数１】
0003803204.tif 000002
【００４６】
のようになる。ただし、ｗ＝線幅、ｈ＝絶縁層厚、μo ＝真空中の透磁率、μr ＝比透磁率、εo ＝真空中の誘電率、εr ＝比誘電率である。
【００４７】
このように、本実施の形態においては、ペア線路４の間の絶縁層５を薄くすることにより、より電磁波が絞られ、隣接クロストークが抑えられ、ペア線路４は準ＴＥＭの伝送線路１として保持され、損失エネルギに相当する共振や反射がなくなり、全てが良い方向となる。
【００４８】
次に、図３により、伝送線路１のバス上で多数の差動レシーバの分岐を取る構造について説明する。図３は、１つの単位のバス構造の一例を示す概略概念図であり、(a) は基本バス構造、(b) は分岐配線が必要な分岐構造をそれぞれ示す。なお、ペア線路４において、点線の配線は実線の配線に対して下層に位置している反対位相の配線であり、また１本のペア線路４のみを記入したが、これが数十本から数百本並列に並んでいる構造が実用バスとなる。
【００４９】
図３(a) のように、伝送線路１においては、伝送線路１のバス上で多数の差動レシーバ７の分岐を取らなければならない。前記したように、ペア線路４が準ＴＥＭの伝送線路１を保持する条件として、差動レシーバ７のインピーダンスが高い直流抵抗成分だけにならなければならない。そのために、分岐配線の長さがほとんどない実装形態、すなわち、ベアチップ実装形態が必要となり、差動レシーバ７はＣＭＯＳゲートでもよいがゲート容量が0.０５ｐＦ以下にしなければならない。ここでは、クランプダイオードの挿入は好ましくない。また、バイポーラ回路でもベースの空乏層を含めた入力容量は0.０５ｐＦ以下にしなければならない。空乏層容量を減らす方法としてＳＯＩ（シリコン・オン・インスレータ）構造などがあり、これらを実現した構造も本特許の範囲である。
【００５０】
0.０５ｐＦ以下を実現するのが難しいこともあり、本実施の形態においては、図３(b) のように、差動レシーバ７の端部に0.４ｋ〜１ｋΩ程度の抵抗８を挿入し、差動レシーバ７が比較的大きな容量を持っていても導かれた電流が小さいため、バスの対向のペア線路４へ与える影響はほとんどなくなる。ちなみに、１００個の差動レシーバ７の分岐を付ければ電圧波形は１００／１ｋ〜0.４ｋ＝１０〜２５％だけ減衰するが、波形の変形はないために信号伝送に問題は生じない。
【００５１】
また、差動レシーバ７の容量は少ない電流で反応を速くしなくてはならないため、時定数１ｎｓの立ち上がり、立ち下がりを保証するには１ｐ〜2.５ｐＦ以下にする必要がある。このときの変化する電圧ｖは、
【００５２】
【数２】
0003803204.tif 000003
【００５３】
となる。ただし、Ｒ＝抵抗、Ｃ＝負荷容量、ｔ＝経過時間、時定数ｔs ＝ＲＣのときにｖ（ｔs ）＝0.６３Ｖo であり、Ｖo は分岐回路に入力された信号最大振幅である。しかし、１桁大きな差動レシーバ７が採用できる。この場合に、時定数0.２ｐｓの立ち上がりでは0.２ｐ〜0.５ｐＦの容量を実現しなければならない。これらの値はパッケージ配線がなければ、集積回路チップのレシーバ容量として可能な領域である。
【００５４】
もし、差動レシーバ７の分岐配線９にある長さが必要な場合は、図３(b) のように、これを準ＴＥＭの伝送線路構造とすることで、ペア線路１０の寄生リアクタンスを消して、伝送することも可能である。この分岐配線９の配線系から容量を削除できる効果は大きく、入力回路のゲート容量かベース容量のみとなる利点がある。その特性インピーダンスは、隣接する分岐と干渉しない範囲において高い特性インピーダンスでもよい。いずれにしても、差動レシーバ７の端部で全反射し、ｖ（ｔs ）＝２Ｖo となり、前記条件で遷移時間0.５ｎｓが0.２５ｎｓとなり、１／２が達成できる利点がある。なお、この場合、分岐配線９の線路内で多重反射するが、線路が４ｍｍ以内と短ければこの最低共振周波数は4.７ＧＨｚ（＝1.５ｍ／ｓ（光速）／0.０４ｍ×８、往復線路に１／４波長が乗るとして１／８）と高く、問題がない。
【００５５】
ここで、以上において説明した第２の要点をまとめると、伝送線路１で構成された前記図２の断面構造のように対向のペア線路４の構造で２５Ω以下の特性インピーダンスを有する線路が並列等長配線され、２５Ω以下の終端抵抗２で終端されている構造のバス構造であることを特徴とするものである。さらに、集積回路チップの差動ドライバ３は、伝送線路１の特性インピーダンスと同等以上、好ましくは３倍以上のオン抵抗となるものであり、要すれば差動ドライバ３に純抵抗が直列に接続され、適切なオン抵抗となるものである。また、伝送線路１のバス上に接続される差動レシーバ７は、ハイインピーダンスであることを特徴とするもので、純抵抗は１ｋΩ以上を条件とする。さらに、バス上の任意の位置に４ｍｍ以下の伝送線路構造の分岐配線９を伴ってハイインピーダンスの差動レシーバ７を接続するときは、分岐部に0.４ｋ〜１ｋの抵抗８をペア線路１０の両者に直列接続することを特徴とする構造である。この原理構造を示すと前記図１のようになり、これを基本単位として隣接に平行等長配線されているバス構造となる（前記図２）。また、差動レシーバ７の分岐構造は前記図３のようになる。
【００５６】
次に、図４〜図６により、差動レシーバ７の分岐構造の具体例を説明する。図４は差動レシーバ７の分岐構造の一例を示す概略斜視図、図５は前記図３(a) に対応する基本バス構造の一例を示す概略平面図、図６は前記図３(b) に対応する分岐配線９が必要な分岐構造の一例を示す概略平面図である。
【００５７】
図４のように、伝送線路１の対向のペア線路４は、絶縁層５を挟んで差動レシーバ７の集積回路チップが実装される側の上部信号配線１１とその反対側の下部信号配線１２とからなり、上部信号配線１１はこの配線から分岐して分岐電極１３が設けられ、下部信号配線１２は絶縁層５に開孔されたビアホール１４を介して上部に分岐電極１５が設けられている。これらの分岐電極１３，１５に差動レシーバ７の集積回路チップを実装する構造となっている。
【００５８】
この差動レシーバ７の集積回路チップの実装においては、図５のように、対向のペア線路４の上部信号配線１１、下部信号配線１２につながる分岐電極１３，１５上に、直接、集積回路チップ１６のフリップチップ電極接合部１７を実装して電気的に接続する場合と、図６のように、対向のペア線路４の上部信号配線１１、下部信号配線１２につながる分岐電極１３，１５と、集積回路チップ１６が実装される分岐配線９のペア線路１０との間に抵抗８の高抵抗チップ１８を実装し、ペア線路４と集積回路チップ１６の差動レシーバ７とを電気的に接続する場合とがある。なお、図６のように高抵抗チップ１８を実装する際には、当然、ペア線路１０の下部信号配線につながる配線は上部からビアホール１９を介して下部につながる。
【００５９】
次に、図７により、伝送線路１と分岐配線９との配線層構造について説明する。図７は、４層の配線層構造の一例を示す概略断面図である。
【００６０】
この伝送線路１のペア線路４と分岐配線９のペア線路１０との配線層構造において、対向のペア線路４が数十本から数百本あるときの分岐は、当然、多層構造となり、図７のように、一番上層（第１層）とその下部層（第２層）が分岐配線９の配線層で、第３層と第４層が伝送線路１のバス配線層とすれば構成できる。この４層構造においては、バス対向のペア線路４間の絶縁層５の厚みｔ１は１〜５μｍ程度であり、分岐配線９の対向のペア線路１０間の絶縁層の厚みｔ２も同様である。また、伝送線路１のバスと分岐配線９は直交するため、そのクロストークを抑える意味から、この間の絶縁層２０の厚みｔ３は２倍から２０倍程度のものであればよいが、ビアホールの長さを大きくすると、これは不整合配線であり、電磁乱れの生じる元となるため、数倍といったところが適切である。この図７では基板材料２１の下部に配線がないが、上部から下部に折り返し配線をすることも可能である。
【００６１】
次に、図８により、差動ドライバ３の集積回路チップよりファンアウトする部分について説明する。図８は、差動ドライバ３の集積回路チップのファンアウト構造とバイパスコンデンサの配置の一例を示す概略配置図である。
【００６２】
図８のように、差動ドライバ３の集積回路チップ２２は、差動ドライバ３などの入出力回路を含む周辺回路２３と、この周辺回路２３につながる内部回路２４などからなり、周辺回路２３の外端部に、この集積回路チップ２２の外部と接続するためのボンディングパッド２５が設けられている。この集積回路チップ２２は、伝送線路１が形成された配線基板２６の主面上に実装され、ワイヤボンディングによるボンディングワイヤ２７により伝送線路１とボンディングパッド２５とが電気的に接続される構造となっている。
【００６３】
この集積回路チップ２２のファンアウト構造においては、伝送線路１の対向のペア配線は、ボンディングパッド２５へのワイヤボンディングによるボンディングワイヤ２７の直後から形成され、特性インピーダンスが一定になるように同じ幅でファンアウトされている。また、差動ドライバ３の近傍にはバイパスコンデンサ２８が挿入されているとともに、この差動ドライバ３を駆動する電源電圧およびグラウンド電圧の共通電源リード、共通グラウンドリードによる電源・グラウンドペア線路２９（電源：上部、グラウンド：下部）も記入されている。このファンアウト構造は、当然、図８の矢印（→：右）の方向に続いていて、対向ペアの信号リードおよび反転信号リードによる伝送線路１が終端抵抗２につながっている。
【００６４】
また、この差動ドライバ３は、鏡像的な信号変化をするため、電源・グラウンドペア線路２９は鏡像的な電荷の移動があり、ペア線路にすることで電磁的な乱れが防止できる。すなわち、リアクタンスのない配線が形成され、図８に示したような配線インダクタンス３０が消去できる。この構造においては、ファンアウト後にスペース的な余裕ができるため、その部分にバイパスコンデンサ３１が挿入されている。また、伝送線路１に分岐して接続される差動レシーバ７も、鏡像的な電荷移動がなされるような回路で、電源・グラウンドペア配線にすることで求められる好ましい例となる。
【００６５】
このファンアウト構造においては、信号配線のペア線路４の特性インピーダンスは１５Ωであるが、差動ドライバ３の直流抵抗が大きく、電源・グラウンドペア線路２９の特性インピーダンスは１５Ωでも十分に対応できる。しかし、好ましくはさらに特性インピーダンスの低下が望ましく、配線幅を信号線の２倍（7.５Ω）、４倍（3.２５Ω）、６倍（2.５Ω）（Ｖｄｄ＝3.３Ｖ，7.５％電圧降下条件で常時１００ｍＡ電流能力）さらにそれ以上にすることが望ましい。信号線１０μｍ幅の時、２０，４０，６０，・・・μｍとなり十分可能である。これにより、１本の電源・グラウンドペア線路２９で信号線ペアの８本から１６本をカバーできるものとなる。またバイパスコンデンサの採用で３２本〜６４本も可能となる。なお、このときは集積回路チップ２２内の電源・グラウンド配線が長くなるため、同じ特性インピーダンスになるようにペア線路構造を取ることが望ましい。これにより内部回路に電力を供給できる能力を有するものとなる。
【００６６】
ここで、第３の要点をまとめると、電源電圧、グラウンド電圧の配線を電源・グラウンドペア線路２９の伝送線路構造とすることを特徴とするもので、この第３の要点と前記第１、第２の要点とを組み合わせた構造である。そして、その電源・グラウンドペア線路２９の伝送線路の特性インピーダンスは、信号線の特性インピーダンスと同等か、それより低いことを特徴とするものである。
【００６７】
次に、図９により、伝送線路１から分岐された差動レシーバ７の構造を詳細に説明する。図９は、分岐配線９からコントローラの差動レシーバに信号を伝える一方向バスの構造の一例を示す図であり、(a) は分岐配線９から一方向に信号を送る概略概念図、(b) はその１つの差動ドライバがアクティブになったときの等価回路図をそれぞれ示す。
【００６８】
通常、バスの伝送線路１につながる差動ドライバ３は、具体的な電子装置ではメモリコントローラやバスコントローラである。一方、差動レシーバ７は、メモリチップやグラフィックなどの入出力インターフェースチップである。当然のことながら、メモリチップやインターフェースチップからのデータ出力は必要であり、このチップ群も差動ドライバを有し、信号が出力される。前記図１〜図８で示した構造は一方向バスであり、常に差動ドライバ３から差動レシーバ７に向かって信号が伝達される回路である。これに対して、メモリチップやインターフェースチップなどのチップ群、すなわち、分岐ポートが差動ドライバになったときも同様な一方向バスの伝送線路回路を作れば、このバス配線系の信号伝達構成が完成することになる。
【００６９】
そこで、図９のように、伝送線路１の始端に、たとえば集積回路チップであるコントローラチップ４１の差動レシーバ４２を接続し、終端に終端抵抗２が接続されるバス配線系に、たとえば集積回路チップであるメモリ・入出力インターフェースチップ４３の差動ドライバ４４が接続される構造を考えると、以下のようになる。図９(a) は伝送線路１の分岐配線９につながっている左端の差動ドライバ４４がアクティブであるとしたときの例であり、ペア線路４において点線の配線は実線の配線の下層に位置している反対位相の配線である。
【００７０】
この構成においても、前記図１〜図８で説明した構造と同様のカレントスイッチ型の差動ドライバ４４が分岐チップのメモリ・入出力インターフェースチップ４３にも付けられていて、これが出力されると、対向のペア線路４に信号が流れる。この信号の一部が、コントローラチップ４１の差動レシーバ４２に到達し、この差動レシーバ４２がこれを感知する。その等価回路を示したのが図９(b) である。ここでも、メモリ・入出力インターフェースチップ４３の差動ドライバ４４は、ｐＭＯＳトランジスタＱ４１とｎＭＯＳトランジスタＱ４２、ｎＭＯＳトランジスタＱ４３とｐＭＯＳトランジスタＱ４４、電源電圧Ｖｄｄとの間の抵抗Ｒ４１、グラウンド電圧との間の抵抗Ｒ４２からなるＣＭＯＳ回路構成によるカレントスイッチ回路が図示されているが、バイポーラ系の方が好ましい場合が多いことは前記と同様である。
【００７１】
この構成において、メモリ・入出力インターフェースチップ４３の差動ドライバ４４からの信号は、バス配線系の伝送線路１に流れると、このペア線路４の左右方向に流れるため、出力波形に対して進行波の波形の高さは１／２となる。右方向に流れる進行波の波形は、伝送線路１と整合した終端抵抗２に到達すると完全に熱エネルギになって放出され、波形は消滅する。
【００７２】
一方、左方向に流れた進行波の波形はコントローラチップ４１の差動レシーバ４２に到達するが、この差動レシーバ４２の負荷抵抗４５は非常に高く、数ｋから１ＭΩ程度であり、伝送線路１の１５Ωから比べれば、開放端と近似できるため、ほぼ全反射する。このため、差動レシーバ４２の負荷端の電圧波形は差動ドライバ４４が出力した波形とほぼ同様な振幅の波形を作る。そして、全反射した波形は図示したように右方向に流れ、終端抵抗２で熱となって消滅する。なお、分岐されているどのチップがアクティブになっても同様であることは容易に理解されよう。また、図９では１本のペア線路４のみを記入したが、これが数十本から数百本並列に並んでいる構造が実用バスとなることは言うまでもない。
【００７３】
さらに、前記と同様に、分岐配線９にある長さが必要なときは、分岐線を伝送線路構造とする。タイミングさえ合えばどんなに長い分岐配線９でも図９(b) の波形伝送が保証できる。しかしながら、いくつもの分岐配線９があるため、有効信号がこの分岐点を通過する度に分岐配線９にエネルギが取られ、振幅が小さくなり、差動レシーバ４２のしきい値を越えられない可能性がある。このため、分岐配線９の分岐点にバストランシーバチップを挿入する構造が採用されている。
【００７４】
次に、図１０により、分岐配線９の分岐点にバストランシーバチップを挿入する場合について説明する。図１０は、分岐配線９に長さが必要なときのバストランシーバによる接続分岐構造の一例を示す図であり、(a) はバストランシーバチップの接続構造を示す概略概念図、(b) はその等価回路図である。
【００７５】
図１０(a) のように、バストランシーバチップ４６の接続構造においては、最上層の２層は対向のペア線路１０による分岐配線９の配線層であり、その下の２層（３層、４層）は対向のペア線路４による伝送線路１のバス配線層である。さらに、バストランシーバチップ４６の電源・グラウンドペア線路２９による電源供給線はさらにその下の２層（５層、６層）となっていて、平行するバス線路に分岐する配線を取り出す接続点に沿って斜めに配線されている。この接続端子部にバストランシーバチップ４６の単体チップがフリップチップ接続で付けられている。また、分岐配線９の配線層には、チップイネーブル信号の配線も配置されている。この単体チップの差動アンプに電気エネルギを供給するため、電源・グラウンドペア線路２９の配線層からビアホールを介してバストランシーバチップ４６にフリップチップ接続されているが図では省略されている。
【００７６】
この接続構造の等価回路は図１０(b) のようになる。差動バス配線の伝送線路１の両者に対してバストランシーバチップ４６のｎＭＯＳトランジスタＱ４５，Ｑ４６によるスイッチが働くようになっていて、差動イネーブル信号がアクティブになると、分岐配線９からの信号がバスの伝送線路１に流れることになる。メモリ・入出力インターフェースチップ４３が付いているドライバがアクティブになるときだけこの状態となるが、通常はイネーブル信号がノンアクティブになっていて、バストランシーバチップ４６のｎＭＯＳトランジスタＱ４５，Ｑ４６のゲートが閉じている。このときは数ｋから１ＭΩ程度のインピーダンスになり、バスの伝送線路１と遮断される。バストランシーバチップ４６のイネーブル信号用バッファ４７を駆動するための電源・グラウンドペア線路２９の接続はここでも省略されているが、容易に想像できるものである。
【００７７】
この接続構造において、分岐配線９も伝送線路となっていて、この配線から見たバス配線の伝送線路１は、両サイドへエネルギが流れるため、バス配線の特性インピーダンスの１／２に見える。従って、バス配線の接合部で反射をしないようにするには分岐配線９はバス配線の１／２の特性インピーダンスを持つことが望ましい。しかし、配線が短ければ、反射ノイズの影響は信号遷移時間の間に収まり大きな問題でなくなるため、必ずしも整合条件が必要ではない。従って、好ましい条件はバス配線の伝送線路１の特性インピーダンスと同じかそれよりも低いことであろう。なお、バストランシーバチップ４６は１個のトランジスタで形成できるため、高速動作が可能であり、高速信号に追従できる。
【００７８】
以上の説明で分かるとおり、本実施の形態の第４の要点は、差動バス配線の伝送線路１につながっている分岐チップのメモリ・入出力インターフェースチップ４３から、差動バス配線の始端に接続されているコントローラチップ４１へ信号を流すときの回路構成と構造を規定するものである。すなわち、分岐チップの差動ドライバ４４はカレントスイッチ回路であり、コントローラチップ４１の差動ドライバと同じ特性を持つものである。この差動ドライバ４４の振幅はコントローラチップ４１のそれと同じであるが、分岐配線９から伝送線路１への信号の伝達は基本的にＴ型分岐となるため、バス配線に流れるときは両サイドに流れるため、１／２となる。しかし、差動レシーバ４２の端部では信号エネルギが全反射し、振幅は元のとおりとなり、差動レシーバ４２が正常に動作する。また、終端側へ流れる信号エネルギを消去するため、差動バス配線の終端はこの特性インピーダンスに整合した直流抵抗による終端抵抗２が直列に接続されている。
【００７９】
さらに、差動バス配線は２５Ω以下の特性インピーダンスを持っているため、電流の節約を図るため、カレントスイッチ回路の差動ドライバ４４は電源側とグラウンド側に適切な直流抵抗が挿入されていることを特徴としている。また、分岐チップが差動バス配線の直上に存在するときはバストランシーバチップ４６の回路は分岐チップ内に設けられることを特徴とする。また、分岐チップが差動バス配線上に載せられず、分岐配線９にある長さが必要なときは分岐端にバストランシーバチップ４６を挿入する構造を提供するもので、その分岐配線９はバスより低い特性インピーダンスを持つ、好ましくは１／２のインピーダンスを持つことを特徴とするものである。
【００８０】
すなわち、アクティブな分岐配線９のゲートのみを開けるため、主線路上の分岐配線９のビアホール近接のパッド上にバストランシーバチップ４６を実装する構造も加わることにより、タイミングを工夫すれば、分岐配線９の線路長を自由に調整することができる。また、バストランシーバチップ４６は一伝送線路毎の小チップをフリップチップで接続することも可能であるが、複数のバスをそれぞれのゲートでつなぐ集合チップ構成（細長いチップ）とすることも可能である。このとき前記図１０(a) の電源線の上を倣うように斜めに配列することになる。
【００８１】
以上において、前記図１〜図８による要点は、コントローラチップ４１からメモリ・入出力インターフェースチップ４３などの分岐チップへの信号伝達方法を規定するもので、前記図９、図１０による要点は分岐チップからコントローラチップ４１へ伝達する方法を規定するものである。すなわち、一方向の信号伝達バスの構造であった。以降においては、この両者を合成した伝達を規定する構造を提案するものである。
【００８２】
次に、図１１により、一方向の信号伝達バスの構造を合成した往復の信号伝達バス構造について説明する。図１１は、往復伝送線路とその入出力回路の一例を示す概略回路図である。
【００８３】
図１１においては、コントローラチップ５１とメモリ・入出力インターフェースチップ５２が、バストランシーバチップ５３を介在して差動ペアの伝送線路１で結線された状態を示す。この接続においては、コントローラチップ５１とメモリ・入出力インターフェースチップ５２のそれぞれの差動ドライバ５４，５６と差動レシーバ５５，５７を分離する回路は煩雑になるため省略されている。通常用いられているトランジスタゲートを挿入すればよい。
【００８４】
コントローラチップ５１は、差動ドライバ５４が前記と同様に、ｐＭＯＳトランジスタＱ５１とｎＭＯＳトランジスタＱ５２、ｎＭＯＳトランジスタＱ５３とｐＭＯＳトランジスタＱ５４、電源電圧Ｖｄｄとの間の抵抗Ｒ５１、グラウンド電圧との間の抵抗Ｒ５２からなるＣＭＯＳ回路構成によるカレントスイッチ回路からなり、また、差動レシーバ５５が差動センスアンプからなり、この差動センスアンプの入力端に終端抵抗５８を介してｐＭＯＳトランジスタＱ５５が接続されて構成されている。
【００８５】
メモリ・入出力インターフェースチップ５２は、差動ドライバ５６が前記と同様に、ｐＭＯＳトランジスタＱ５６とｎＭＯＳトランジスタＱ５７、ｎＭＯＳトランジスタＱ５８とｐＭＯＳトランジスタＱ５９、電源電圧Ｖｄｄとの間の抵抗Ｒ５３、グラウンド電圧との間の抵抗Ｒ５４からなるＣＭＯＳ回路構成によるカレントスイッチ回路からなり、また、差動レシーバ５７が差動センスアンプから構成されている。
【００８６】
バストランシーバチップ５３は、コントローラチップ５１に接続される差動ペア線路による伝送線路１と、メモリ・入出力インターフェースチップ５２に接続される差動ペア線路による分岐配線９との間に接続され、ペア線路のそれぞれに接続される、並列接続されたｎＭＯＳトランジスタＱ６０，Ｑ６１と分岐エネルギ取り込み制限用の抵抗Ｒ５５，Ｒ５６から構成されている。
【００８７】
この接続構成において、コントローラチップ５１の差動ドライバ５４による出力回路がアクティブのときはイネーブル信号はハイになり、結合されているｐＭＯＳトランジスタＱ５５がオフになり、この部分がハイインピーダンスとなって、伝送線路１に差動ドライバ５４のエネルギのまま出力される。この信号がメモリ・入出力インターフェースチップ５２につながっているバストランシーバチップ５３の抵抗Ｒ５５，Ｒ５６を介して分岐配線９に入力され、分岐線路の終端につながっている差動レシーバ５７であるセンスアンプを動作させ、入力を達成する。伝送線路１によるバスに流れているエネルギは右端の終端抵抗２で熱になって吸収され、反射しない。
【００８８】
一方、メモリ・入出力インターフェースチップ５２がドライバになるときも同様に、差動ドライバ５６のカレントスイッチが働き、分岐配線９に出力される。このときバストランシーバチップ５３のｎＭＯＳトランジスタＱ６０，Ｑ６１がオンとなり、前記図９(b) のように、差動ペア線路による伝送線路１の両端に向かって分流する。右側に向かった信号は終端抵抗２で吸収されて消える。左側に流れた信号はコントローラチップ５１の差動レシーバ５５に取り込まれ、入力を果たすが、センスアンプはハイインピーダンスであり、全反射し、右へ２つ目の無駄信号が流れる。
【００８９】
このような無駄信号が伝送線路１に浮遊するため、各チップからの信号の交錯があり、タイミングを取り難くなる。これを防止するため、コントローラチップ５１の端部も整合端にする終端抵抗５８が挿入されている。コントローラチップ５１に信号が入力するときは、イネーブル信号のｐＭＯＳトランジスタＱ５５がオンになって、これに直列に付いている終端抵抗５８が生きてエネルギの大部分が吸収され、反射しない。この終端抵抗５８間の電圧を差動レシーバ５５のセンスアンプが感じるが、振幅が差動ドライバ５６の半分になっている信号を取り込むことになるため、それを感じる感度がなければならない。
【００９０】
以上により、第５の要点をまとめると、伝送線路１を往復線路とする構成も本実施の形態で規定する。これは、前記図１〜図８による回路と、前記図９、図１０による回路を合成したものであり、差動ドライバ５６と差動レシーバ５７のチップ内での結合はゲートにより行い、ハイインピーダンス分離ができるものとする。この往復回路にあっては、信号が交錯するため、伝送線路１の伝送状態を乱さない無駄信号の浮遊伝送を少なくする工夫を取ることがこの場合の特徴である。すなわち、コントローラチップ５１の差動ドライバ５４、差動レシーバ５５の合成回路の出口に、出力時はハイインピーダンス、入力時は整合端になるような終端抵抗５８とｐＭＯＳトランジスタＱ５５によるゲートを直列につないだ回路を伝送線路１の入出力端間に挿入することでこの目的を達成することができる。
【００９１】
さらに、分岐配線９のビアホール近接のパッドにはバストランシーバチップ５３のｎＭＯＳトランジスタＱ６０，Ｑ６１によるゲートと抵抗Ｒ５５，Ｒ５６が並列に挿入され、分岐チップであるメモリ・入出力インターフェースチップ５２からの出力時はゲートが開き、分岐チップへの入力時はゲートが閉じ、抵抗Ｒ５５，Ｒ５６によりエネルギが少量流れる回路に供給されることを特徴とする。被コントロール側のチップの差動ドライバ５６、差動レシーバ５７の結合はゲートで行い、互いにハイインピーダンスの分離ができていることは論を持たない。
【００９２】
当然のことながら、差動伝送線路を基本として説明したが、通常伝送線路に置き換えても、すなわち、一方の電極をグラウンドにし、コモンとする回路構成も取れることは、電気エネルギの伝送の基本、パルスエネルギが進行するときは近傍の配線に反対位相のエネルギが並送するという基本から見て当然可能なことであり、本特許の範囲に入ることは言うまでもない。
【００９３】
次に、図１２により、伝送線路１内に数パルスの信号が進行するときのタイミングの取り方について説明する。図１２は、ある瞬間を見たときの伝送線路内の電圧プロファイルの一例を示す概略構成図である。
【００９４】
図１２においては、伝送線路１の始端に接続されるコントローラチップ６１と、この伝送線路１に複数の分岐チップ６２が分岐して結線された状態を示す。図１２のように、信号パルスの周期が短くなり、伝送線路１が相対的に長くなると伝送線路１の中には信号が数パルス直列に進行していることになる。すなわち、分岐チップ６２はある瞬間いろいろなタイミングフェーズにあり、このバス配線系を画一的にコントロールしなければならない。これら信号を意味付けるためにもクロック信号と整合したプロトコルが相互チップ間のアクセスに必要となってくる。ちなみに、図１２の状態を作る条件として、伝送線路１の線路長を４００ｍｍ、クロック信号を２クロックとすると、伝送線路１の光速を1.５×１０8 ｍ／ｓとして7.５ＧＨｚが算出される。
【００９５】
この構成において、クロック信号を伝送線路１に送信し、そのクロック信号がそれぞれの線路上の分岐チップ６２に到達した時間を起点として、受信側の分岐チップ６２は駆動することになる。従って、基本的にはソースシンクロナス方式とする。伝送線路１の終端には整合の終端抵抗２が付いているため、送信チップであるコントローラチップ６１を起点としてクロック信号が流れ、この終端で消滅する。クロック信号を発生するチップは、図１２のように、バス配線系をコントロールする伝送線路１の始端に位置しているコントローラチップ６１にするのが一番制御しやすい。
【００９６】
次に、図１３および図１４により、分岐チップへの書き込み時、分岐チップからの読み出し時のデータのアクセス手順について説明する。図１３はコントローラチップから分岐チップへの信号伝送と制御系の一例を示す概略構成図、図１４は分岐チップからコントローラチップへの信号伝送と制御系の一例を示す概略構成図である。
【００９７】
いま、図１３のように、アドレス信号の一部がチップセレクト信号であったとすると、コントローラチップ６１の環境条件初期設定で各分岐チップ６２のエコー時間を図１４の復路データストローブ線を利用して測定し、最長エコー時間を持つ分岐チップ６２に復路クロックアクティブを与えることにする。図１３で、その分岐チップ６２をセレクトすると共にクロック／データセレクト信号をクロックセレクトとする。これはバス配線系が動作する間は固定である。チップセレクトビット数（アドレス）に余裕があれば可能である。この復路クロックアクティブを与えられた分岐チップ６２は、図１３のコントローラチップ６１から発信した往路クロック信号をセンスし、それをもとにドライバが復路クロック信号を発生する。このクロック信号は図１４の復路クロック線に流す。この復路クロックアクティブの分岐チップ６２はまた、データストローブ信号を折り返し発信する。以上がクロック発生機構である。
【００９８】
続いて、図１３により、分岐チップ６２への書き込み時のデータのアクセス手順を説明する。この分岐チップ６２への書き込み時には、往路クロック信号のタイミングでデータ用チップセレクト信号とアドレスのＲＡＳ（Row Address Strobe）が指定され、続いてＣＡＳ（Column Address Strobe ）が指定され、ＣＡＳレーテンシーの後、ラインサイズのデータがバースト入力される。伝送線路１上のコントローラチップ６１より遠い分岐チップ６２ほど遅れて入力されるが、同じ往路クロック信号のパルスタイミングで行えば、制御信号も等長配線のため、タイミングスキューはなく伝送線路１上でのコンフリクトは起こらない。
【００９９】
一方、分岐チップ６２からのデータの読み出し時には、チップセレクト信号からＣＡＳの指定までは前記図１３の送信側の伝送線路１で行うが、その後は最遠端の分岐チップ６２に到達したデータストローブ信号とペアになったクロック信号が図１４の復路クロック信号になって戻る（ストローブ信号とここでもペアになっている）。このタイミングを待ってラインサイズのデータを分岐チップ６２が復路データ線に流す。復路クロック信号を分岐チップ６２が受け取るのが分岐配線９の配線長という任意の設定項で変化するため、これを保証する遅延クロック信号のタイミングでデータを出力する。ＣＡＳレーテンシーはこれらの待ち時間の中に隠れる。復路遅延クロック信号のタイミングで分岐チップ６２から出力された読み出しデータは同期してコントローラチップ６１に入力される。
【０１００】
なお、ミスヒットを知らせる信号など、分岐チップ６２の環境通知信号が復路のバスに含まれることは言うまでもない。以上、配置方向伝送線路のバス構造について説明したが、このバス配線系のクロックタイミングチャートについては以下のとおりである。
【０１０１】
次に、図１５および図１６により、バス配線系のクロックタイミングチャートについて説明する。図１５は分岐チップへデータを転送するときの一例を示すタイミング図、図１６は復路データ転送の一例を示すタイミング図である。
【０１０２】
図１５のように、往路データの転送は非常に簡単で、最近接の分岐チップ６２から伝送線路１であるバスの遅延時間分（ｔpd）だけ、最遠端の分岐チップ６２のアクセスは遅れる。しかし、クロック信号とデータストローブ信号の遅延時間も同じであり、分岐チップ６２が受信する信号源は平行移動で同じタイミングである。図１５では３クロックの遅れとなっている。しかし、送信レーテンシーは物理的に０である。
【０１０３】
一方、復路データ転送はいろいろな工夫が必要である。初期設定で最遠端の分岐チップ６２が復路クロック信号とデータストローブ信号を発生させる。図１６のように、往路の制御信号とアドレスは分岐チップ６２に入力されるが、データストローブがないため、出力ラッチで出力を待つ状態となる。図１６にあるように待ち時間（ｔpdx ）は各分岐チップ６２に対して変数である。コントローラチップ６１に最も近い分岐チップ６２の待ち時間は最大で２ｔpdとなる。
【０１０４】
この復路データ転送においては、データストローブ信号の到着により待機していた分岐チップ６２のデータが出力されるが、出力ラッチの遅延時間（ｔrd）と分岐配線９からバスの伝送線路１まで伝送するための遅延時間（ｔbid ）が加えられてバス線路に流れる。これを図１６でｔbd（＝ｔrd＋ｔbid ）と表現した。従って、コントローラチップ６１が受け取るデータのタイミングを知る方法がなくなるため、制御信号が読み出し命令のときだけ、復路クロック信号を発生する分岐チップ６２は、データストローブ信号をバス線路から再度受け取り、これも折り返し発信させる。これを遅延データストローブ信号と呼び、これは復路データ転送のタイミングと同じとなる。各分岐チップ６２の分岐配線９が許容される程度に同じ長さであれば、ｔbdは一定と見なし得る。コントローラチップ６１はストローブ信号の受け取りでデータ入力の待機状態となり、遅延データストローブ信号でデータを取り込むことになる。
【０１０５】
よって、読み取り命令に対して、コントロール信号のデータストローブ信号を発行してから、データを受け取るまでに２ｔpd＋２ｔbid ＋ｔrdが必要となる。バスの中に浮遊しているクロックパルスが２クロック（ｔpd＝２Ｔ、Ｔ＝クロック周期）、ｔbid を１クロックとすると、６クロック（６Ｔ）＋ｔrdの物理的レーテンシーが発生する。データ線が一方通行である構成では、この間で書き込みデータを送り込む、プリチャージをするなどの操作ができる。データ線が共通であれば、このレーテンシーは避けられない。バス線路が長いほどレーテンシーは大きくなる欠点が出るため、長いバス配線系では一方通行のバス線路が有利である。
【０１０６】
このプロトコルの特長は、データ書き込みに対して、レーテンシーではなく、読み出しに際して伝送線路１の長さの関数でレーテンシーが表れるが、一方向データバスではこのレーテンシーの時間を他の動作に利用できる。双方向データ線路ではこのレーテンシーは避けようがないが、通常のシンクロナス伝送でのレーテンシーとあまり差がないため、これでも有用である。ちなみに、伝送線路１の光速を1.５×１０8 ｍ／ｓ、ｔpd＝２Ｔとすると、４００ＭＨｚでは７５０ｍｍ、１ＧＨｚでは３００ｍｍ、３ＧＨｚでは１００ｍｍがバス線路の長さとなり、十分設計可能な値である。
【０１０７】
以上により、第６の要点をまとめると、本実施の形態においては、伝送線路１内に数パルスの信号が進行するときのタイミングの取り方についても規定するものであり、コントローラチップ６１に対して最長エコー時間を持つ分岐チップ６２に復路クロックアクティブを与え、この分岐チップ６２がデータストローブ信号を折り返し発信することを特徴とするものである。さらに、コントローラチップ６１が受け取るデータのタイミングを知る方法として、分岐チップ６２からの制御信号が読み出し命令のときだけ、復路クロック信号を発生する分岐チップ６２がデータストローブ信号を伝送線路１から再度受け取り、これも遅延データストローブ信号として折り返し発信することが特徴である。これにより、伝送線路１の光速を1.５×１０8 ｍ／ｓ、ｔpd＝２Ｔとすると、１００ｍｍのバス線路の長さにより３ＧＨｚの伝送速度を達成することができる。
【０１０８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０９】
たとえば、前記実施の形態においては、差動相補ディジタル信号を伝達する差動伝送線路について説明したが、一方の電極をグラウンドにし、コモンとする回路構成による通常伝送線路に置き換えて適用することも可能である。さらに、ＣＭＯＳ回路構成によるドライバ回路を主に説明したが、ＣＭＯＳ回路のしきい値電圧のばらつきを小さくすることが難しい点、ゲートの非常に薄い酸化膜の静電破壊の問題点を考えると、バイポーラ回路の方が良いということは言うまでもない。
【０１１０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１１】
本発明の電子装置によれば、伝送線路と、これに整合した終端回路とからなるバス配線系にドライバを組み合わせた入出力回路において、ドライバをカレントスイッチ型に特定し、かつ伝送線路を２５Ω以下の特性インピーダンスを有する線路の並列等長配線に特定することで、伝送中の信号エネルギの減衰を抑え、かつ近接する伝送線路間の電磁界干渉を抑制することができるので、バス配線系における信号伝送の高速化を実現することが可能となる。
【０１１２】
特に、差動伝送線路の始端に接続される、差動ドライバおよび差動レシーバを有するコントローラチップと、この差動伝送線路に分岐して接続される、差動レシーバおよび差動ドライバを有するメモリ・入出力インターフェースチップとの間において、一方向および双方向における信号伝送の高速化を図ることができるので、バス配線系の高速伝送線路が実現できる電子装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  (a),(b) は本発明の一実施の形態である電子装置において、伝送線路をループとしたカレントスイッチ型のドライバ回路の一例を示す概略回路図である。
【図２】  (a),(b) は本発明の一実施の形態の電子装置において、伝送線路のペア線路間の絶縁層の厚みと電磁界の広がりの一例を説明するための概略断面図である。
【図３】  (a),(b) は本発明の一実施の形態の電子装置において、１つの単位のバス構造の一例を示す概略概念図である。
【図４】本発明の一実施の形態の電子装置において、差動レシーバの分岐構造の一例を示す概略斜視図である。
【図５】本発明の一実施の形態の電子装置において、図３(a) に対応する基本バス構造の一例を示す概略平面図である。
【図６】本発明の一実施の形態の電子装置において、図３(b) に対応する分岐配線が必要な分岐構造の一例を示す概略平面図である。
【図７】本発明の一実施の形態の電子装置において、４層の配線層構造の一例を示す概略断面図である。
【図８】本発明の一実施の形態の電子装置において、差動ドライバの集積回路チップのファンアウト構造とバイパスコンデンサの配置の一例を示す概略配置図である。
【図９】  (a),(b) は本発明の一実施の形態の電子装置において、分岐配線からコントローラの差動レシーバに信号を伝える一方向バスの構造の一例を示す概略概念図と等価回路図である。
【図１０】  (a),(b) は本発明の一実施の形態の電子装置において、分岐配線に長さが必要なときのバストランシーバによる接続分岐構造の一例を示す概略概念図と等価回路図である。
【図１１】本発明の一実施の形態の電子装置において、往復伝送線路とその入出力回路の一例を示す概略回路図である。
【図１２】本発明の一実施の形態の電子装置において、ある瞬間を見たときの伝送線路内の電圧プロファイルの一例を示す概略構成図である。
【図１３】本発明の一実施の形態の電子装置において、コントローラチップから分岐チップへの信号伝送と制御系の一例を示す概略構成図である。
【図１４】本発明の一実施の形態の電子装置において、分岐チップからコントローラチップへの信号伝送と制御系の一例を示す概略構成図である。
【図１５】本発明の一実施の形態の電子装置において、分岐チップへデータを転送するときの一例を示すタイミング図である。
【図１６】本発明の一実施の形態の電子装置において、復路データ転送の一例を示すタイミング図である。
【図１７】本発明の前提となる電子装置において、ドライバおよびレシーバからなる入出力回路の要部を示す回路図である。
【図１８】本発明の前提となる電子装置において、信号の遷移開始からバス終端への伝送が終了する直前までを示す等価回路図である。
【図１９】本発明の前提となる電子装置において、信号が終端抵抗に到達した後を示す等価回路図である。
【符号の説明】
１  伝送線路
２  終端抵抗
３，３ａ，３ｂ  差動ドライバ
４  ペア線路
５  絶縁層
６  電磁界の広がり
７  差動レシーバ
８  抵抗
９  分岐配線
１０  ペア線路
１１  上部信号配線
１２  下部信号配線
１３  分岐電極
１４  ビアホール
１５  分岐電極
１６  集積回路チップ
１７  フリップチップ電極接合部
１８  高抵抗チップ
１９  ビアホール
２０  絶縁層
２１  基板材料
２２  集積回路チップ
２３  周辺回路
２４  内部回路
２５  ボンディングパッド
２６  配線基板
２７  ボンディングワイヤ
２８  バイパスコンデンサ
２９  電源・グラウンドペア線路
３０  配線インダクタンス
３１  バイパスコンデンサ
４１  コントローラチップ
４２  差動レシーバ
４３  メモリ・入出力インターフェースチップ
４４  差動ドライバ
４５  負荷抵抗
４６  バストランシーバチップ
４７  イネーブル信号用バッファ
５１  コントローラチップ
５２  メモリ・入出力インターフェースチップ
５３  バストランシーバチップ
５４  差動ドライバ
５５  差動レシーバ
５６  差動ドライバ
５７  差動レシーバ
５８  終端抵抗
６１  コントローラチップ
６２  分岐チップ
１０１  差動ドライバ
１０２  差動レシーバ
１０３  ペア信号配線
１０４  ドライバ
１０５  インバータ
１１１  伝送線路
１１２  差動ドライバ
１１３  負荷抵抗
１１４  終端抵抗
Ｑ１〜Ｑ８  トランジスタ
Ｒ１〜Ｒ４  抵抗
Ｑ４１〜Ｑ４６  トランジスタ
Ｒ４１，Ｒ４２  抵抗
Ｑ５１〜Ｑ６１  トランジスタ
Ｒ５１〜Ｒ５６  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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