(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、
前記第１の素子領域に形成されたソース及びドレイン拡散層と、
前記ソース及びドレイン拡散層の間の前記半導体基板上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ前記素子分離膜上まで延在する第２のゲート電極と、
前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、
前記第１のエッチングストッパ膜が形成されていない領域の前記第１のゲート電極上及び前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、
前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、
前記ソース及びドレイン拡散層上の前記層間絶縁膜に一対の第１のスルーホールが形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上の前記第１の絶縁膜及び前記層間絶縁膜に第２のスルーホールが形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子分離膜は、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜と同一の材料により構成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記素子分離膜、前記第1のエッチングストッパ膜及び前記第２のエッチングストッパ膜は、シリコン窒化膜により構成されている
ことを特徴とする半導体装置。
【請求項４】
第１の方向に平行に延在する複数のワード線と、前記第１の方向と交差する第２の方向に平行に延在する複数のビット線と、前記ワード線及び前記ビット線の各交差領域に設けられたメモリセルとが半導体基板上に形成された半導体装置において、
前記メモリセルは、
前記半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、
前記第１の素子領域に形成されたソース及びドレイン拡散層と、
前記ソース及びドレイン拡散層の間の前記半導体基板上に、第１のゲート絶縁膜を介して形成され、前記ワード線を兼ねる第１のゲート電極と、
前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜とを有し、
前記第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ前記素子分離膜上まで延在する第２のゲート電極と、
前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、
前記第１のエッチングストッパ膜が形成されていない領域の前記第１のゲート電極上及び前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、
前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、
前記ソース及びドレイン拡散層上の前記層間絶縁膜に一対の第１のスルーホールが形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上の前記第１の絶縁膜及び前記層間絶縁膜に第２のスルーホールが形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１のゲート電極は前記素子分離膜上に延在して形成されており、前記素子領域上に形成された前記第１のゲート電極の線幅は、前記素子分離膜上に形成された前記第１のゲート電極の線幅より広い
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記素子分離膜上の前記第１のゲート電極上に形成された前記第１のエッチングストッパ膜は、前記第１のゲート電極の全面を覆う領域を有する
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、
前記半導体基板の前記第１の素子領域上に第１のゲート絶縁膜を形成し、前記半導体基板の前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記素子分離膜が形成された前記半導体基板上の全面に、導電膜と、第１の絶縁膜と、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜とを形成する工程と、
前記第２の絶縁膜、前記第１の絶縁膜及び前記導電膜を同一のパターンに加工し、前記導電膜よりなり、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記導電膜よりなり、前記第２のゲート絶縁膜上に形成され、且つ前記素子分離膜上まで延在する第２のゲート電極とを形成する工程と、
前記第１のゲート電極の両脇の前記素子領域内に、ソース及びドレイン拡散層を形成する工程と、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜を等方的にエッチングし、前記第１の絶縁膜を水平方向に等しい距離だけ後退させる工程と、
前記第１の絶縁膜のエッチングにより形成された空隙が埋め込まれるように、前記第２の絶縁膜とエッチング特性が等しく前記第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を全面に堆積する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜を、前記第１の絶縁膜が露出するまで垂直方向にエッチングし、前記第３の絶縁膜よりなり、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から前記等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、前記第３の絶縁膜よりなり、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、
前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、
前記層間絶縁膜に形成され、前記ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、前記第１の絶縁膜及び前記層間絶縁膜に形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記一対の第１のスルーホール及び前記第２のスルーホールを形成する工程では、前記第１の絶縁膜のエッチングは、前記素子分離膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜よりもエッチング速度が大きい条件で行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、
前記半導体基板の前記第１の素子領域上に第１のゲート絶縁膜を形成し、前記半導体基板の前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記素子分離膜が形成された前記半導体基板上の全面に、導電膜を形成する工程と、
前記導電膜上に、第１の絶縁膜を堆積してパターニングする工程と、
前記第１の絶縁膜が形成された前記導電膜上に、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を堆積して垂直方向にエッチングし、パターニングした前記第１の絶縁膜の側壁に前記第２の絶縁膜よりなる第１のサイドウォールを形成する工程と、
前記第１の絶縁膜及び前記第１のサイドウォールをマスクとして前記導電膜をエッチングし、前記導電膜よりなり、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記導電膜よりなり、第２のゲート絶縁膜上に形成され、且つ前記素子分離膜上まで延在する第２のゲート電極とを形成する工程と、
前記第１のゲート電極の両脇の前記素子領域内に、ソース及びドレイン拡散層を形成する工程と、
前記第１の絶縁膜及び前記第１のサイドウォールが形成された前記半導体基板上に、前記第２の絶縁膜とエッチング特性が等しく前記第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を堆積して垂直方向にエッチングし、前記第１のゲート電極、前記第２のゲート電極及び前記第１のサイドウォールの側壁に前記第３の絶縁膜よりなる第２のサイドウォールを形成し、前記第１のサイドウォール及び前記第２のサイドウォールよりなり、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、前記第１のサイドウォール及び前記第２のサイドウォールよりなり、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、
前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、
前記層間絶縁膜に形成され、前記ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、前記第１の絶縁膜及び前記層間絶縁膜に形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記一対の第１のスルーホール及び前記第２のスルーホールを開口する工程では、前記一対の第１のスルーホールについては、前記第１のエッチングストッパ膜をエッチングストッパとして前記層間絶縁膜をエッチングすることにより、前記第１のエッチングストッパ膜に整合して形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離膜を形成する工程では、前記第１の絶縁膜とはエッチング特性が異なる材料よりなる前記素子分離膜を形成し、
前記一対の第１のスルーホール及び前記第２のスルーホールを開口する工程では、前記一対の第１のスルーホールのうち前記素子分離膜に接している方の前記第１のスルーホールについては、前記第１のエッチングストッパ膜及び前記素子分離膜をエッチングストッパとして前記層間絶縁膜をエッチングすることにより、前記第１のエッチングストッパ膜及び前記素子分離膜に整合して形成する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記素子分離膜を形成する工程では、前記層間絶縁膜とはエッチング特性の異なる第４の絶縁膜を堆積してパターニングし、前記第４の絶縁膜よりなる前記素子分離膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項７乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン酸化膜又は不純物を含有したシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項７乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記層間絶縁膜は、シリコン酸化膜又は不純物を含有したシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項７乃至１４のいずれか１項に記載の半導体装置の製造方法おいて、
前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項７乃至１５のいずれか１項に記載の半導体装置の製造方法おいて、
前記素子分離膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＭＯＳトランジスタのソース／ドレイン拡散層上に開口されたスルーホールを、ゲート電極に自己整合で形成する半導体装置の構造及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの大規模化に伴い、素子の微細化が追求されている。より微細な寸法のゲート、配線、スルーホールを有する半導体集積回路を実現するために、従来より、フォトリソグラフィーにおける露光波長を短波長化して解像力を向上することが行われてきた。
【０００３】
このようにして最小解像寸法を縮小する一方で、リソグラフィー工程間の位置合わせマージンを小さくするデバイス構造が種々検討されており、転写するパターン寸法を縮小せずにデバイスの寸法自体を小さくすることが試みられている。このようなデバイス構造としては、例えば、セルフアラインコンタクト（Self-Aligned Contact：以下、ＳＡＣと呼ぶ）が挙げられる。
【０００４】
以下に、従来のＳＡＣについて、図１６を用いて説明する。
シリコン基板１０上には、素子領域１４、１６を画定する素子分離膜１２が形成されている。素子領域１４、１６のシリコン基板１０上には、ゲート酸化膜１８を介してゲート電極２６が形成されている。ゲート電極２６は、その側壁及び上面が、シリコン窒化膜よりなるエッチングストッパ膜３６により覆われている。ここで、エッチングストッパ膜とは、上部に形成された絶縁膜のエッチングをストップする絶縁膜をいう。ゲート電極２６の両脇の素子領域１４、１６には、ソース／ドレイン拡散層２８が形成されている。このようにして、ゲート電極２６、ソース／ドレイン拡散層２８よりなるＭＯＳトランジスタが構成されている。
【０００５】
ＭＯＳトランジスタが形成されたシリコン基板１０上には、例えばＢＰＳＧ（Boro-Phospho-Silicate Glass）膜よりなる層間絶縁膜３８が形成されている。層間絶縁膜３８には、ソース／ドレイン拡散層２８上に開口されたスルーホール４２、４４、４８、及びゲート電極２６上に開口されたスルーホール４６が形成されている。このうち、スルーホール４２、４４がいわゆるＳＡＣである。
【０００６】
以下に、ＳＡＣによるスルーホールの形成方法を図１７（ａ）を用いて説明する。
シリコン基板１０上に、ゲート電極２６がエッチングストッパ膜３６により覆われたＭＯＳトランジスタを形成した後、ＢＰＳＧ膜よりなる層間絶縁膜３８を形成する。
【０００７】
次いで、ソース／ドレイン拡散層２８上に開口すべきスルーホールのパターンを有するレジストパターン４０を形成し、レジストパターン４０をマスクとして層間絶縁膜３８をエッチングする。
このとき、スルーホール４２、４４を形成する領域内にはエッチングストッパ膜３６に覆われたゲート電極２６が存在するが、層間絶縁膜３８をエッチングする条件としてシリコン窒化膜に対して選択比が十分に大きい条件を用いれば、エッチングストッパ膜３６はほとんどエッチングされず、ソース／ドレイン拡散層２８上までスルーホール４２、４４を開口することができる（図１７（ａ））。
【０００８】
このように、ソース／ドレイン拡散層２８上に開口するスルーホール４２、４４はエッチングストッパ膜３６の位置に整合して形成されることから、これらスルーホールはＳＡＣと呼ばれている。
このようなＳＡＣ構造を用いることにより、スルーホール４２、４４のパターンをゲート電極２６の形成された領域に重ねて配置することができる。また、スルーホールの開口位置が若干ずれても、スルーホールはエッチングストッパ膜に整合して開口できるので、位置合わせ精度も緩くすることができる。
【０００９】
こうして、ＳＡＣを用いた高集積の半導体装置が製造されていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＡＣを用いた半導体装置の製造方法では、ゲート電極２６上に開口するスルーホール４６を、スルーホール４２、４４、４８と同時に開口することができなかった。
従来のＳＡＣ法では、ゲート電極２６の周囲を覆うシリコン窒化膜をエッチングストッパ膜３６として自己整合でスルーホールを形成するため、スルーホール４２、４４、４６、４８を同時に開口しようとすると、ソース／ドレイン拡散層２８が露出するスルーホール４２、４４、４８が開口された後も、スルーホール４６内にはゲート電極２６を覆うエッチングストッパ膜３６が残存してしまうからである。
【００１１】
このため、ゲート電極２６上にスルーホール４６を開口するためには別途エッチングストッパ膜３６を除去する必要があり、例えば図１７（ｂ）に示すようにゲート電極２６上に開口するスルーホール４６を形成するためのリソグラフィー工程を１工程追加し、スルーホール４６を形成する必要があった。
本発明の目的は、製造工程を複雑にすることなく、ゲート電極上に開口するスルーホールをＳＡＣと同時に形成できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、半導体基板と、前記半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、前記第１の素子領域に形成されたソース及びドレイン拡散層と、前記ソース及びドレイン拡散層の間の前記半導体基板上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、前記第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ前記素子分離膜上まで延在する第２のゲート電極と、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、前記第１のエッチングストッパ膜が形成されていない領域の前記第１のゲート電極上及び前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、前記ソース及びドレイン拡散層上の前記層間絶縁膜に一対の第１のスルーホールが形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上の前記第１の絶縁膜及び前記層間絶縁膜に第２のスルーホールが形成されていることを特徴とする半導体装置によって達成される。このようにして半導体装置を構成することにより、一回のリソグラフィー工程のみで第１のスルーホールと第２のスルーホールを形成することができる。これにより、従来のＳＡＣプロセスと比較して、リソグラフィー工程を１工程削減することができる。
【００１５】
また、上記の半導体装置において、前記素子分離膜は、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜と同一の材料により構成されていることが望ましい。このようにして半導体装置を構成することにより、スルーホールが素子分離膜上に延在する場合にも素子分離膜がエッチングされることなくスルーホールを開口できる。従って、スルーホールをエッチングストッパ膜及び素子分離膜に自己整合で形成することができる。
【００１６】
また、上記の半導体装置において、前記素子分離膜、前記第1のエッチングストッパ膜及び前記第２のエッチングストッパ膜は、シリコン窒化膜により構成されていることが望ましい。
また、上記目的は、第１の方向に平行に延在する複数のワード線と、前記第１の方向と交差する第２の方向に平行に延在する複数のビット線と、前記ワード線及び前記ビット線の各交差領域に設けられたメモリセルとが半導体基板上に形成された半導体装置において、前記メモリセルは、前記半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、前記第１の素子領域に形成されたソース及びドレイン拡散層と、前記ソース及びドレイン拡散層の間の前記半導体基板上に、第１のゲート絶縁膜を介して形成され、前記ワード線を兼ねる第１のゲート電極と、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜とを有し、前記第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ前記素子分離膜上まで延在する第２のゲート電極と、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、前記第１のエッチングストッパ膜が形成されていない領域の前記第１のゲート電極上及び前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に形成され、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、前記ソース及びドレイン拡散層上の前記層間絶縁膜に一対の第１のスルーホールが形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極上の前記第１の絶縁膜及び前記層間絶縁膜に第２のスルーホールが形成されていることを特徴とする半導体装置によっても達成される。このようにして半導体装置を構成することにより、一回のリソグラフィー工程のみで第１のスルーホールと第２のスルーホールを形成することができる。これにより、従来のＳＡＣプロセスと比較して、リソグラフィー工程を１工程削減することができる。
【００１７】
また、上記の半導体装置において、前記第１のゲート電極は前記素子分離膜上に延在して形成されており、前記素子領域上に形成された前記第１のゲート電極の線幅は、前記素子分離膜上に形成された前記第１のゲート電極の線幅より広いことが望ましい。
また、上記の半導体装置において、前記素子分離膜上の前記第１のゲート電極上に形成された前記第１のエッチングストッパ膜は、前記第１のゲート電極の全面を覆う領域を有することが望ましい。このようにして半導体装置を構成することにより、その領域のゲート電極を含む広い領域に延在するスルーホールを開口することができる。これにより、例えば、スルーホール内壁を利用してキャパシタ蓄積電極をすれば、キャパシタ面積を容易に広げることができる。
【００１８】
また、上記目的は、半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、前記半導体基板の前記第１の素子領域上に第１のゲート絶縁膜を形成し、前記半導体基板の前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記素子分離膜が形成された前記半導体基板上の全面に、導電膜と、第１の絶縁膜と、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜とを形成する工程と、前記第２の絶縁膜、前記第１の絶縁膜及び前記導電膜を同一のパターンに加工し、前記導電膜よりなり、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記導電膜よりなり、前記第２のゲート絶縁膜上に形成され、且つ前記素子分離膜上まで延在する第２のゲート電極とを形成する工程と、前記第１のゲート電極の両脇の前記素子領域内に、ソース及びドレイン拡散層を形成する工程と、前記第２の絶縁膜をマスクとして前記第１の絶縁膜を等方的にエッチングし、前記第１の絶縁膜を水平方向に等しい距離だけ後退させる工程と、前記第１の絶縁膜のエッチングにより形成された空隙が埋め込まれるように、前記第２の絶縁膜とエッチング特性が等しく前記第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を全面に堆積する工程と、前記第２の絶縁膜及び前記第３の絶縁膜を、前記第１の絶縁膜が露出するまで垂直方向にエッチングし、前記第３の絶縁膜よりなり、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から前記等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、前記第３の絶縁膜よりなり、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から前記等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、前記層間絶縁膜に形成され、前記ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、前記第１の絶縁膜及び前記層間絶縁膜に形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、素子領域上に開口する第１のスルーホールと、ゲート電極上に開口する第２のスルーホールを１回のリソグラフィー工程により形成することができる。これにより、従来の製造プロセスと比較してリソグラフィー工程を１工程削減することができる。
【００１９】
また、上記の半導体装置の製造方法において、前記一対の第１のスルーホール及び前記第２のスルーホールを形成する工程では、前記第１の絶縁膜のエッチングは、前記素子分離膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜よりもエッチング速度が大きい条件で行うことが望ましい。このようにして半導体装置を製造することにより、素子分離膜及び第２の絶縁膜の減耗を抑えつつエッチングストッパ膜を形成することができる。
また、上記目的は、半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、前記半導体基板の前記第１の素子領域上に第１のゲート絶縁膜を形成し、前記半導体基板の前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜及び前記素子分離膜が形成された前記半導体基板上の全面に、導電膜を形成する工程と、前記導電膜上に、第１の絶縁膜を堆積してパターニングする工程と、前記第１の絶縁膜が形成された前記導電膜上に、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を堆積して垂直方向にエッチングし、パターニングした前記第１の絶縁膜の側壁に前記第２の絶縁膜よりなる第１のサイドウォールを形成する工程と、前記第１の絶縁膜及び前記第１のサイドウォールをマスクとして前記導電膜をエッチングし、前記導電膜よりなり、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記導電膜よりなり、第２のゲート絶縁膜上に形成され、且つ前記素子分離膜上まで延在する第２のゲート電極とを形成する工程と、前記第１のゲート電極の両脇の前記素子領域内に、ソース及びドレイン拡散層を形成する工程と、前記第１の絶縁膜及び前記第１のサイドウォールが形成された前記半導体基板上に、前記第２の絶縁膜とエッチング特性が等しく前記第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を堆積して垂直方向にエッチングし、前記第１のゲート電極、前記第２のゲート電極及び前記第１のサイドウォールの側壁に前記第３の絶縁膜よりなる第２のサイドウォールを形成し、前記第１のサイドウォール及び前記第２のサイドウォールよりなり、前記第１のゲート電極の側壁と、前記第１のゲート電極周縁から等しい距離内側までの前記第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、前記第１のサイドウォール及び前記第２のサイドウォールよりなり、前記第２のゲート電極の側壁と、前記第２のゲート電極周縁から等しい距離内側までの前記第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜が形成された前記半導体基板上の全面に、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、前記層間絶縁膜に形成され、前記ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、前記第１の絶縁膜及び前記層間絶縁膜に形成され、前記素子分離膜上の、前記第２のエッチングストッパ膜が形成されていない領域の前記第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、素子領域上に開口する第１のスルーホールと、ゲート電極上に開口する第２のスルーホールを１回のリソグラフィー工程により形成することができる。これにより、従来の製造プロセスと比較してリソグラフィー工程を１工程削減することができる。
【００２０】
また、上記の半導体装置の製造方法において、前記一対の第１のスルーホール及び前記第２のスルーホールを開口する工程では、前記一対の第１のスルーホールについては、前記第１のエッチングストッパ膜をエッチングストッパとして前記層間絶縁膜をエッチングすることにより、前記第１のエッチングストッパ膜に整合して形成することが望ましい。このようにして半導体装置を製造することにより、通常のＳＡＣ技術を第１のスルーホールの開口に用いることができる。
【００２１】
また、上記の半導体装置の製造方法において、前記素子分離膜を形成する工程では、前記第１の絶縁膜とはエッチング特性が異なる材料よりなる前記素子分離膜を形成し、前記一対の第１のスルーホール及び前記第２のスルーホールを開口する工程では、前記一対の第１のスルーホールのうち前記素子分離膜に接している方の前記第１のスルーホールについては、前記第１のエッチングストッパ膜及び前記素子分離膜をエッチングストッパとして前記層間絶縁膜をエッチングすることにより、前記第１のエッチングストッパ膜及び前記素子分離膜に整合して形成することが望ましい。このようにして半導体装置を製造することにより、素子分離膜がエッチングされることなく第１のスルーホールを開口することができる。これにより、第１のスルーホールを素子分離膜上に延在してレイアウトできるので、半導体装置の更なる集積化が可能となる。
【００２６】
また、上記の半導体装置の製造方法において、前記素子分離膜を形成する工程では、前記層間絶縁膜とはエッチング特性の異なる第４の絶縁膜を堆積してパターニングし、前記第４の絶縁膜よりなる前記素子分離膜を形成することが望ましい。このようにして半導体装置を製造することにより、スルーホールを開口する際に素子分離膜がエッチングされることを防止できる。また、素子分離膜をエッチングのマスクとして用いることもできるので、素子分離膜に自己整合でスルーホールを開口することもできる。
【００２７】
また、上記の半導体装置の製造方法おいて、前記素子分離膜、前記第１のエッチングストッパ膜及び前記第２のエッチングストッパ膜はシリコン窒化膜であることが望ましい。
また、上記の半導体装置の製造方法において、前記層間絶縁膜及び前記第１の絶縁膜は、シリコン酸化膜又は不純物を含有したシリコン酸化膜であることが望ましい。
【００２８】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図３を用いて説明する。
図１は本実施形態による半導体装置の構造を示す概略断面図、図２及び図３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２９】
始めに、本実施形態による半導体装置の構造について図１を用いて説明する。シリコン基板１０上には、素子領域１４、１６を画定する素子分離膜１２が形成されている。素子領域１４、１６には、ゲート酸化膜１８を介してゲート電極２６が形成されている。ゲート電極２６の両脇の素子領域１４、１６には、ソース／ドレイン拡散層２８が形成されている。このようにして、ゲート電極２６、ソース／ドレイン拡散層２８よりなるＭＯＳトランジスタが形成されている。
【００３０】
ＭＯＳトランジスタが形成されたシリコン基板１０上には層間絶縁膜３８が形成されており、層間絶縁膜３８には、ソース／ドレイン拡散層２８及びゲート電極２６に達するスルーホール４２、４４、４６、４８が形成されている。
ここで、本実施形態による半導体装置は、ゲート電極２６の側壁と、ゲート電極２６周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６を有することに特徴がある。
【００３１】
このようにエッチングストッパ膜３６を構成することにより、半導体装置の製造工程を簡略化することができる。
次に、本実施形態による半導体装置の製造方法について図２及び図３を用いて説明する。
まず、シリコン基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子分離膜１２を形成し、素子領域１４、１６を画定する。次いで、熱酸化法により、素子領域１４、１６に膜厚約１０ｎｍのゲート酸化膜１８を形成する。
【００３２】
続いて、膜厚約２００ｎｍのＰ（燐）を高濃度に含んだ多結晶シリコン膜２０をＣＶＤ（化学気相成長：Chemical Vapor Deposition）法により、膜厚約１００ｎｍのＰＳＧ（Phospho-Silicate Glass）膜２２をプラズマＣＶＤ法により、膜厚約２０ｎｍのシリコン窒化膜２４を熱ＣＶＤ法により、連続して堆積する。
この後、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜２４、ＰＳＧ膜２２、多結晶シリコン膜２０を同時にパターニングする。こうして、上面がＰＳＧ膜２２及びシリコン窒化膜２４で覆われたゲート電極２６を形成する。
【００３３】
次いで、ゲート電極２６をマスクとして、例えばＰイオンを加速エネルギー３０ｋｅＶ、注入量２×１０13ｃｍ-2の条件でイオン注入し、ソース／ドレイン拡散層２８を形成する（図２（ａ））。
続いて、ＨＦ（弗酸）等の溶液中にシリコン基板１０を浸漬し、ＰＳＧ膜２２を等方的に約１５０ｎｍエッチングする。このエッチングにより、ＰＳＧ膜２２のエッチングは水平方向に進行し、シリコン窒化膜２４のオーバーハング部３０が形成される（図２（ｂ））。
【００３４】
なお、このエッチングの際にゲート電極２６により覆われていないゲート酸化膜２８及び素子分離膜１２の一部もエッチングされるが、プラズマＣＶＤ法により堆積したＰＳＧ膜２２のエッチングレートは熱酸化膜と比較して約１０倍以上速いため、エッチングによる格別の問題は生じない。エッチング溶液の組成を変えたり、ＨＦベーパーを用いるなどの方法を用いれば、ゲート酸化膜１８及び素子分離膜１２の膜減りを更に軽減することも可能である。シリコン窒化膜２４は、ＨＦ溶液ではほとんどエッチングされない。
【００３５】
この後、熱酸化法によりシリコン基板１０表面を酸化し、ゲート電極２６に覆われていない領域に膜厚５ｎｍ程度のシリコン酸化膜３２を成長する。
次いで、熱ＣＶＤ法により、膜厚約１００ｎｍのシリコン窒化膜３４を成長する。ＰＳＧ膜２２のエッチングによって形成したオーバーハングの高さは、ＰＳＧ膜２２の厚さで決定され、その膜厚は１００ｎｍであるので、膜厚１００ｎｍのシリコン窒化膜３４を堆積することによりオーバーハング部３０は完全に埋め込まれる（図２（ｃ））。
【００３６】
続いて、シリコン窒化膜３４、２４を異方性エッチングし、ゲート電極２６の側壁を覆い、上面の端部に約１５０ｎｍ程度乗り上げて形成されたエッチングストッパ膜３６を形成する。ゲート電極２６に乗り上げるエッチングストッパ膜３６の長さは、ＰＳＧ膜２２を等方性エッチングしたときにＰＳＧ膜２２が後退した距離となる（図３（ａ））。
【００３７】
この後、必要に応じて、ソース／ドレイン拡散層２８に高濃度不純物層（図示せず）を形成する。エッチングストッパ膜３６及びゲート電極２６をマスクとして、例えばＡｓ（砒素）イオンを加速エネルギー３０ｋｅＶ、注入量４×１０15ｃｍ-2の条件でイオン注入する。このようにすれば、ＭＯＳトランジスタの拡散層構造をＬＤＤ（Lightly Doped Drain）構造にすることができる。
【００３８】
次いで、ＣＶＤ法によりシリコン酸化膜とＢＰＳＧ膜を連続して堆積し、リフローによりその表面を平坦化する。こうしてシリコン酸化膜とＢＰＳＧ膜との積層膜よりなる層間絶縁膜３８を形成する。
続いて、通常のリソグラフィー技術により、スルーホールを開口するためのレジストパターン４０を形成する。
【００３９】
この後、レジストパターン４０をマスクとして層間絶縁膜３８を異方性エッチングし、ソース／ドレイン拡散層２８及びゲート電極２６を露出するスルーホール４２、４４、４６、４８を形成する（図３（ｂ））。
このとき、スルーホール４２、４４はゲート電極２６上に延在して形成されるが、シリコン窒化膜よりなるエッチングストッパ膜３６がゲート電極２６の側壁及び肩部を覆っているので、通常のＳＡＣ構造と同様に自己整合でスルーホールを開口することができる。
【００４０】
また、スルーホール４８は、エッチングストッパ膜３６を用いない従来のコンタクト構造であり、上記のＳＡＣと同時にシリコン基板１０表面まで開口することができる。
また、スルーホール４６はゲート電極２６上に開口されるが、開口部のゲート電極２６上にはエッチングストッパ膜３６は存在せず、代わりにＰＳＧ膜２２が形成されている。従って、層間絶縁膜３８のエッチングと同時に下地のＰＳＧ膜２２をエッチングすることができるので、他のスルーホールの開口と同時に、ゲート電極２６を露出することができる。
【００４１】
こうして、一回のリソグラフィー工程のみで、ＳＡＣを含む全てのスルーホールを開口することができる。
なお、層間絶縁膜３８の下に薄いシリコン窒化膜を形成しておけば、リソグラフィー工程での位置合わせズレ等によってスルーホール４２、４４、４８が素子分離膜１２上に開口された場合にも、素子分離膜１２が過剰にエッチングされるのを防止することができる。
【００４２】
すなわち、層間絶縁膜３８のエッチングをこのシリコン窒化膜でストップし、次いでこのシリコン窒化膜を除去することによりスルーホールを開口すれば、層間絶縁膜３８の開口に必要なオーバーエッチングを、素子分離膜１２が露出した状態で行うことがないので、層間絶縁膜３８のエッチングによる素子分離膜１２の膜減りを低減することができる。
【００４３】
スルーホール４６については、シリコン窒化膜の除去後に更にＰＳＧ膜２２を除去する必要があるが、素子分離膜１２などの熱酸化膜と比較して十分に高いエッチング速度が得られる条件でＰＳＧ膜２２をエッチングすれば、リソグラフィー工程を経ずにＰＳＧ膜２２をエッチングすることができる。
このように、本実施形態によれば、ゲート電極の側壁と、ゲート電極周縁から所定の距離内側までのゲート電極上面の領域とを覆うエッチングストッパ膜を形成するので、ＳＡＣ構造のスルーホールと、ゲート電極上に開口するスルーホールを一回のリソグラフィー工程により開口することができる。
【００４４】
これにより、従来のＳＡＣプロセスと比較して、一回のリソグラフィー工程を減少することができる。
なお、上記実施形態では、素子分離膜１２の膜減りを低減する手段として、層間絶縁膜３８直下に薄いシリコン窒化膜を形成する例を示したが、他の方法によっても達成することができる。例えば、エッチング特性の異なる膜を積層して層間絶縁膜３８を形成し、各層を一層毎にエッチングを行えば、各層のエッチングに必要なオーバーエッチング量を低減することができるので、素子分離膜１２の膜減りをも低減することができる。
［参考例］
本発明の参考例による半導体装置及びその製造方法について図４及び図５を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付し、説明を省略し、又は簡略にする。
【００４５】
図４は本参考例による半導体装置の構造を示す概略図、図５は本参考例による半導体装置の製造方法を説明する工程断面図である。
本参考例では、第１実施形態による半導体装置及びその製造方法にサリサイドプロセスを組み合わせた半導体装置及びその製造方法について示す。
始めに、本参考例による半導体装置の構造について図４を用いて説明する。
【００４６】
本参考例による半導体装置は、基本的な構造は図１に示す第１実施形態による半導体装置とほぼ同様であるが、エッチングストッパ膜３６の形成されていない領域のゲート電極２６上及びソース／ドレイン拡散層２８上に自己整合でシリサイド膜５０が形成されていることに特徴がある。
このように半導体装置を構成することにより、ソース／ドレイン拡散層２８の拡散層抵抗を軽減できるとともに、コンタクト特性を良好にすることができる。更に、エッチングストッパ膜３６が形成されていることにより、サリサイドプロセスの信頼性をも高めることができる。これについては後に詳述する。
【００４７】
次に、本参考例による半導体装置の製造方法について図５を用いて説明する。
まず、図２（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極２６の側壁と、ゲート電極２６周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６を有するＭＯＳトランジスタを形成する。
【００４８】
次いで、ＨＦ等の溶液中に浸漬し、ゲート電極２６上のＰＳＧ膜２２、ソース／ドレイン拡散層２８上のシリコン酸化膜３２を除去し、ゲート電極２６、ソース／ドレイン拡散層２８の一部を表面に露出させる（図５（ａ））。
続いて、スパッタ法によりＴｉ（チタン）膜を全面に堆積した後にＲＴＡ（短時間アニール：Rapid Thermal Annealing）等の熱処理を行い、露出したゲート電極２６及びソース／ドレイン拡散層２８の領域とＴｉ膜とを反応させ、チタンシリサイド膜５０を形成する。
【００４９】
この後、シリコンと接していない部分の未反応のＴｉ膜を王水などで除去すると、ゲート電極２６、ソース／ドレイン拡散層２８上の所定の領域にのみチタンシリサイド膜５０が残存される（図５（ｂ））。
次いで、図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、スルーホール４２、４４、４６、４８が開口された層間絶縁膜３８を形成する（図５（ｃ））。
【００５０】
チタンシリサイド膜５０をこのように選択的に形成する上記のプロセスは、サリサイドプロセスとして広く知られた技術である。しかし、本参考例による半導体装置は、ゲート電極２６の側壁と、ゲート電極２６周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６を有するので、配線の短絡が生じる確率を通常のサリサイドプロセスと比較して低減できる。
通常のサリサイドプロセスでは、ゲート電極の側壁のみに形成されたサイドウォールを反応のマスクとして、ゲート電極上及びソース／ドレイン拡散層上に選択的にチタンシリサイド膜を形成するが、シリサイド化反応の際の異常反応によりシリサイド化反応が横方向に進行してしまうと、ゲート電極２６上に形成されたシリサイド膜とソース／ドレイン拡散２８層上に形成されたシリサイド膜とが短絡し、結果として歩留りが低下することがあった。
【００５１】
しかし、本参考例による半導体装置の製造方法では、ゲート電極２６の側壁から肩部に乗り上げるようにエッチングストッパ膜３６が形成されており、ゲート電極２６が露出した領域とソース／ドレイン拡散層２８との距離を十分に確保することができるので、シリサイド化反応が横方向に進行しにくくなる。この結果、ゲート電極２６上のシリサイド膜とソース／ドレイン拡散層２８上のシリサイド膜とが短絡する確率を大幅に低減することができる。
【００５２】
このように、本参考例によれば、ゲート電極の側壁と、ゲート電極周縁から所定の距離内側までのゲート電極上面の領域とを覆うように形成された、層間絶縁膜とはエッチング特性の異なるエッチングストッパ膜を形成するので、ＳＡＣ構造のスルーホールと、ゲート電極上に開口するスルーホールを一回のリソグラフィー工程により開口することができる。
【００５３】
また、このように形成したエッチングストッパ膜を反応のマスクとして、ゲート電極上及びソース／ドレイン拡散層上に自己整合でシリサイド膜を形成するので、従来のサリサイドプロセスと比較して製造歩留りを向上することができる。
なお、上記参考例ではチタンサリサイドを用いた例を示したが、他の金属シリサイドを用いたサリサイドプロセスを適用してもよい。例えば、タングステンシリサイド、モリブデンシリサイド、コバルトシリサイド等の高融点金属シリサイドを用いることができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図６及び図７を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付し、説明を省略し、又は簡略にする。
【００５４】
図６は本実施形態による半導体装置の構造を示す概略断面図、図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
図１乃至図３に示す第１実施形態による半導体装置及びその製造方法では、ゲート電極２６の側壁と、ゲート電極２６周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６を形成することにより、ＳＡＣ４２、４４と、ゲート電極２６を露出するスルーホール４６の開口を一回のリソグラフィー工程で行うことを可能にした。
【００５５】
第１実施形態によるこのような効果を得るためには、図３（ａ）に示す構造を形成することが重要なポイントとなるが、この構造を得るための製造方法は第１実施形態による半導体装置の製造方法には限られない。
本実施形態では、第１実施形態による半導体装置と等価な構造を実現する半導体装置の製造方法を示す。
【００５６】
始めに、本実施形態による半導体装置の構造について図６を用いて説明する。
ＭＯＳトランジスタのゲート電極２６上には、その端部から所定の間隔をおいて中央部に形成されたシリコン酸化膜５２が形成されている。シリコン酸化膜５２の側壁には、シリコン窒化膜よりなるサイドウォール５４が形成されている。シリコン酸化膜５２及びサイドウォール５４によりその上面が覆われたゲート電極２６の側壁には、シリコン窒化膜よりなるサイドウォール５６が形成されている。サイドウォール５６は、その上部がサイドウォール５４の側壁にまで達している。
【００５７】
こうして、図３（ａ）に示す第１実施形態によるエッチングストッパ膜３６に相当する構造が、ゲート電極２６の周囲に形成されたサイドウォール５４及びサイドウォール５６により形成されている。
次に、本実施形態による半導体装置の製造方法について図７を用いて説明する。
【００５８】
まず、シリコン基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子分離膜１２を形成し、素子領域１４、１６を画定する。次いで、熱酸化法により、素子領域１４、１６に膜厚約１０ｎｍのゲート酸化膜１８を形成する。
次いで、膜厚約２００ｎｍのＰを高濃度に含んだ多結晶シリコン膜２０をＣＶＤ法により、膜厚約１００ｎｍのシリコン酸化膜５２をプラズマＣＶＤ法により堆積する。
【００５９】
続いて、通常のリソグラフィー技術とエッチング技術を用いてシリコン酸化膜５２をパターニングする（図７（ａ））。シリコン酸化膜５２は、後工程で形成するゲート電極のパターンを画定するものであり、形成するゲート電極のパターンより所定の幅だけ細いパターンに加工しておく。この幅は、後工程で形成するサイドウォール５４の幅とほぼ等しくなるように設定する。
【００６０】
この後、膜厚約１００ｎｍのシリコン窒化膜を熱ＣＶＤ法により堆積し、ＲＩＥ法により垂直にエッチングし、シリコン酸化膜５２の側壁にサイドウォール５４を形成する（図７（ｂ））。
次いで、シリコン酸化膜５２及びサイドウォール５４をマスクとして多結晶シリコン膜２０をパターニングし、ゲート電極２６を形成する。このように、ゲート電極２６の線幅はシリコン酸化膜５２及びこの側壁に形成したサイドウォール５４の幅により決定されるので、シリコン酸化膜５２の膜厚やパターン幅等を予め設定しておくことが望ましい。
【００６１】
続いて、ゲート電極２６をマスクとして、例えばＰイオンを加速エネルギー３０ｋｅＶ、注入量２×１０13ｃｍ-2の条件でイオン注入し、ソース／ドレイン拡散層２８を形成する（図７（ｃ））。
この後、膜厚約１００ｎｍのシリコン窒化膜を熱ＣＶＤ法により堆積し、ＲＩＥ法により垂直方向にエッチングし、ゲート電極２６及びサイドウォール５４の側壁にサイドウォール５６を形成する（図７（ｄ））。
【００６２】
こうして、サイドウォール５４及びサイドウォール５６よりなるエッチングストッパ膜３６が形成される。
このように、本実施形態によれば、シリコン酸化膜５２に自己整合でサイドウォール５４及びゲート電極２６を形成し、ゲート電極２６及びサイドウォール５４に自己整合でサイドウォール５６を形成するので、ゲート電極２６の側壁と、ゲート電極２６周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６を形成することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図８乃至図１２を用いて説明する。第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００６３】
図８は本実施形態による半導体装置の構造を示す平面図、図９は図８の半導体装置のＡ−Ａ´部の断面を示す概略図、図１０乃至図１２は本実施形態による半導体装置の製造方法を説明する工程断面図である。
本実施形態では、第１実施形態による半導体装置及びその構造をＤＲＡＭ（Random Access Memory）に適用した例について説明する。
【００６４】
始めに、本実施形態による半導体装置の構造について図８及び図９を用いて説明する。
シリコン基板１０には、素子分離膜１２により画定された素子領域１４、１６が形成されている。素子領域１４、１６上には、ソース／ドレイン拡散層２６が独立に形成されている。ソース／ドレイン拡散層２６間の素子領域１４上には、ゲート酸化膜１８を介してゲート電極２６が形成されている。こうして、ゲート電極２６、ソース／ドレイン拡散層２８よりなるメモリセルトランジスタが構成されている。
【００６５】
素子領域１４上に形成されたゲート電極２６は、素子領域１４と直行する方向に延在して形成されており、複数のメモリセルトランジスタが連なるワード線を構成している。
ワード線を構成するゲート電極２６は、その場所によって線幅が異なっており、素子領域１４上では線幅約０．２μｍであり（この領域のゲート電極２６を、ゲート電極２６Ｍと表す）、他の領域では約０．１５μｍとなっている（この領域のゲート電極２６を、ゲート電極２６ＷＬと表す）。また、周辺回路部におけるゲート電極２６の線幅は、約０．５μｍとなっている（この領域のゲート電極２６を、ゲート電極２６Ｐと表す）。
【００６６】
ゲート電極２６には、その側壁と、周縁から所定の距離内側までのゲート電極２６上面の領域とを覆うエッチングストッパ膜３６が形成されている。ゲート電極２６ＷＬは、その上面が全てエッチングストッパ膜３６により覆われ、ゲート電極２６Ｍ、２６Ｐは、上面の端部のみがエッチングストッパ膜３６により覆われている。
【００６７】
メモリセルトランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２８上に開口されたスルーホール５８、６０と、ゲート電極２６Ｐ上に開口されたスルーホール６２とを有する層間絶縁膜６４が形成されている。スルーホール５８、６０は、エッチングストッパ膜３６に自己整合で形成されている。
【００６８】
スルーホール６０の内壁及びソース／ドレイン拡散層２８上には、キャパシタ蓄積電極６６が形成されており、スルーホール６０の底部においてソース／ドレイン拡散層２８と接続されている。キャパシタ蓄積電極６６の内面及び上面にはキャパシタ誘電体膜６８が形成されている。キャパシタ蓄積電極６６及びキャパシタ誘電体膜６８が形成されたスルーホール６０内と、層間絶縁膜６４上にはキャパシタ対向電極７０が形成されている。こうして、キャパシタ蓄積電極６６、キャパシタ誘電体６８、キャパシタ対向電極７０よりなるキャパシタが構成されている。
【００６９】
スルーホール５８内壁及びソース／ドレイン拡散層２８上には、コンタクト用導電膜７２が形成されており、スルーホール５８底部においてソース／ドレイン拡散層２８に接続されている。また、コンタクト用導電膜７２は、キャパシタ対向電極７０上に形成された層間絶縁膜７４を介してワード線と交差する方向に配されたビット線７６にも接続されており、ソース／ドレイン拡散層２８とビット線７６とを接続する役割を担っている。
【００７０】
スルーホール６２内壁及びゲート電極２６上には、コンタクト用導電膜７８が形成されており、スルーホール６２底部においてゲート電極２６に接続されている。また、コンタクト用導電膜７８は、層間絶縁膜６４上に形成されたビット線７６にも接続されており、ゲート電極２６とビット線７６とを接続する役割を担っている。
【００７１】
こうして、１トランジスタ、１キャパシタからなるＤＲＡＭが構成されている。
次に、本実施形態による半導体装置の製造方法について図１０乃至図１２を用いて説明する。係る製造方法により半導体装置を製造すれば、上記の半導体装置の形成が容易になる。
【００７２】
まず、シリコン基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により膜厚約３００ｎｍの素子分離膜１２を形成し、素子領域１４、１６を画定する。次いで、熱酸化法により、素子領域１４、１６に膜厚約１０ｎｍのゲート酸化膜１８を形成する。
次いで、ＣＶＤ法により、膜厚約１５０ｎｍの多結晶シリコン膜２０、膜厚約１５０ｎｍのＰＳＧ膜２２、膜厚約２０ｎｍのシリコン窒化膜２４を連続して成膜した後、通常のリソグラフィー技術とエッチング技術を用いてシリコン窒化膜２４、ＰＳＧ膜２２、多結晶シリコン膜２０を同時にパターニングする。こうして、上面がＰＳＧ膜２２及びシリコン窒化膜２４で覆われたゲート電極２６を形成する。
【００７３】
ここで、ゲート電極２６ＷＬの線幅は、例えば約０．１５μｍ、ゲート電極Ｍの線幅は、例えば約０．２μｍ、ゲート電極２６Ｐの線幅は、例えば約０．５μｍになるようにパターニングする。
続いて、ゲート電極２６をマスクとして、例えばＰイオンを加速エネルギー２０ｋｅＶ、注入量２×１０13ｃｍ-2の条件でイオン注入し、素子領域１４にソース／ドレイン拡散層２８を、素子領域１６に低濃度拡散層２９を形成する。なお、低濃度拡散層２９は、ＬＤＤ構造の周辺回路用トランジスタにおけるｎ-層となる。
【００７４】
この後、希釈ＨＦ溶液中にシリコン基板１０を浸漬し、ＰＳＧ膜２２を等方的に約０．０８μｍエッチングする。このエッチングにより、ＰＳＧ膜２２のエッチングは水平方向に進行する。ゲート電極２６ＷＬ直下のＰＳＧ膜２２は、その幅が約０．１５μｍであるので、このエッチングによって全て除去される。一方、ゲート電極２６Ｍ上及びゲート電極２６Ｐ上のＰＳＧ膜２２は、その線幅がエッチングされる膜厚（０．０８×２μｍ）より太いため、その一部がゲート電極２６Ｍ、２６Ｐ上に残存する（図１０（ａ））。
【００７５】
なお、図１０（ａ）では、ゲート電極２６ＷＬ上のシリコン窒化膜２４はゲート電極２６ＷＬから浮いた状態で描かれているが、紙面垂直方向に存在するゲート電極２６Ｍの領域において、残存するＰＳＧ膜２２によって支えられている。このようにゲート電極２６Ｐ上にＰＳＧ膜２２を残存させるのは、第１実施形態による半導体装置の製造方法において示したように、後工程でスルーホール６２を開口する際に好適だからである。
【００７６】
かかる観点からメモリセル領域について考慮すると、ゲート電極２６ＷＬ、２６Ｍ上にＰＳＧ膜２２を残存させる必要はないが、このように一部で残存させる領域を残しておかないとシリコン窒化膜２４が飛散するなどの不都合が生じる虞があるため、ＰＳＧ膜２２を残存させる領域を形成することが望ましい。
次いで、熱ＣＶＤ法により、膜厚約１００ｎｍのシリコン窒化膜３４を成長する。これにより、ＰＳＧ膜２２のエッチングによって形成されたサイドエッチ部は、シリコン窒化膜３４によって完全に埋め込まれる（図１０（ｂ））。
【００７７】
続いて、シリコン窒化膜３４、２４を異方性エッチングし、ゲート電極２６の側壁を覆い、上面の端部に約０．０８μｍ程度乗り上げて形成されたエッチングストッパ膜３６を形成する。ゲート電極２６ＷＬは、エッチングストッパ膜３６により完全に覆われる。
この後、素子領域１６に、エッチングストッパ膜３６をマスクとして、例えばＡｓイオンを加速エネルギー１５ｋｅＶ、注入量４×１０15ｃｍ-2の条件でイオン注入し、低濃度拡散層２９をｎ-層とするＬＤＤ構造を有するソース／ドレイン拡散層２８を形成する（図１０（ｃ））。
【００７８】
次いで、ＣＶＤ法により、膜厚約５０ｎｍのシリコン酸化膜と、膜厚約２μｍのＢＰＳＧ膜を連続して堆積し、リフロー又は研磨によりその表面を平坦化する。こうして、シリコン酸化膜とＢＰＳＧ膜との積層膜よりなる層間絶縁膜３８を形成する。
続いて、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３８に、ソース／ドレイン拡散層２８上に開口されたスルーホール５８、６０、及びゲート電極２６上に開口されたスルーホール６２を開口する（図１１（ａ））。
【００７９】
このとき、ゲート電極２６Ｐ上にはエッチングストッパ膜３６が形成されていないため、スルーホール６２内には、ゲート電極２６Ｐが露出される。一方、スルーホール５８、６０は、ゲート電極２６Ｍ、２６ＷＬ上にまで延在しているが、この領域のゲート電極２６Ｍ、２６ＷＬ上にはエッチングストッパ膜３６が形成されているため、ゲート電極２６Ｍ、２６ＷＬが露出されることはない。
【００８０】
特に、ゲート電極２６ＷＬは完全にエッチングストッパ膜３６により覆われているので、ゲート電極２６ＷＬを内包する領域にスルーホール６０を開口してもゲート電極２６ＷＬが露出することがない。従って、ゲート電極２６ＷＬ上にスルーホール６０を延在することが可能であり、そのスルーホール６０内に大面積のキャパシタを構成することができる。
【００８１】
層間絶縁膜３８をエッチングする際には、シリコン窒化膜のエッチング速度が十分に小さくなる条件にエッチング条件を設定することが望ましい。こうすることにより、スルーホール５８、６０底部のエッチングストッパ膜３６のエッチングが効果的に抑えられ、ゲート電極２６が露出せずに自己整合でスルーホール５８、６０を開口することができる。
【００８２】
この後、ＣＶＤ法により膜厚約５０ｎｍの窒化チタン（ＴｉＮ）膜を堆積し、層間絶縁膜３８上に形成されたＴｉＮ膜のみを研磨等により除去する。こうして、スルーホール５８の内壁及び底部に形成されたコンタクト用導電膜７２、スルーホール６０の内壁及び底部に形成されたキャパシタ蓄積電極６６、スルーホール６２の内壁及び底部に形成されたコンタクト用導電膜７８を形成する。
【００８３】
コンタクト用導電膜７２及びキャパシタ蓄積電極６６は、スルーホール５８、６０底部においてソース／ドレイン拡散層２８と接続され、コンタクト用導電膜７８はスルーホール６２底部においてゲート電極２６Ｐに接続される（図１１（ｂ））。
次いで、ＣＶＤ法により膜厚約１５０ｎｍのＴａ2Ｏ5膜（タンタル酸化膜）を、ＣＶＤ法により膜厚約１００ｎｍのＴｉＮ膜を、プラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜を連続して成膜し、通常のリソグラフィー技術及びエッチング技術によりこれらの膜を同一のパターンに加工する。
【００８４】
こうして、Ｔａ2Ｏ5膜よりなるキャパシタ誘電体膜６８と、ＴｉＮ膜よりなるキャパシタ対向電極７０と、シリコン酸化膜よりなる層間絶縁膜７４を形成する。
続いて、プラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜を堆積した後に異方性エッチングし、キャパシタ対向電極７０及び層間絶縁膜７４の側壁にサイドウォール絶縁膜８０を形成する（図１２（ａ））。
【００８５】
この後、ＣＶＤ法により膜厚約１００ｎｍのＴｉＮ膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、ビット線７６を形成する。ビット線７６は、コンタクト用導電膜７２を介してソース／ドレイン拡散層２８に、コンタクト用導電膜７８を介してゲート電極２６Ｐに接続される。
このようにして、１トランジスタ、１キャパシタからなるＤＲＡＭを形成することができる（図１２（ｂ））。
【００８６】
このように、本実施形態によれば、第１実施形態による半導体装置及びその製造方法をＤＲＡＭの製造方法に適用することにより、ＳＡＣ構造のスルーホールと、ゲート電極上に開口するスルーホールを一回のリソグラフィー工程により開口することができるので、ＤＲＡＭの製造工程を簡略にしつつ容易にスルーホールを開口することができる。
【００８７】
また、ワード線を構成するゲート電極２６の線幅を、その領域に応じて変化することにより、エッチングストッパ膜３６により完全に覆われたゲート電極２６ＷＬと、その端部のみがエッチングストッパ膜３６により覆われたゲート電極２６Ｍとを形成することができる。
これにより、ゲート電極２６ＷＬ上に延在するスルーホールを開口してもゲート電極２６ＷＬが露出することはないので、ゲート電極２６Ｍ上に延在する大面積のキャパシタを構成することができる。
【００８８】
なお、上記実施形態では、ＳＡＣ構造のソース／ドレイン拡散層２８上に開口するスルーホール５８、６０と、ゲート電極２６Ｐ上に開口するスルーホール６２とを形成する場合について示したが、ＳＡＣを用いない通常のスルーホールを同時に開口することもできる。
また、上記実施形態では第１実施形態による半導体装置の製造方法によりエッチングストッパ膜を形成したが、第２実施形態による半導体装置を適用してもよい。
【００８９】
また、参考例に示したように、サリサイドプロセスを追加してもよい。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１３乃至図１５を用いて説明する。第１乃至第３実施形態及び参考例による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し、説明を省略又は簡略にする。
【００９０】
図１３は第１乃至第３実施形態及び参考例による半導体装置の製造方法における課題を説明する図、図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５は本実施形態による半導体装置の製造方法を示す工程断面図である。
上記第１乃至第３実施形態及び参考例による半導体装置及びその製造方法では、素子分離膜の形成方法として、典型的なＬＯＣＯＳ法を用いた例を示した。しかし、ＬＯＣＯＳ法では下地のシリコン基板１０を酸化して素子分離膜１２を形成するため、酸化膜以外の絶縁膜を選択する余地は全くない。
【００９１】
一方、層間絶縁膜３８には、一般にシリコンプロセスとの整合性等がよいシリコン酸化膜や不純物を含有するシリコン酸化膜を用いることが多いため、層間絶縁膜３８に開口するスルーホールエッチングでは、シリコン酸化膜や不純物を含有するシリコン酸化膜のエッチング速度が大きく、シリコン窒化膜のエッチング速度が小さいエッチング条件で行われることになる。
【００９２】
このような場合にリソグラフィーの位置合わせズレ等によって素子分離膜１２上にスルーホールが開口されると、図１３に示すように層間絶縁膜３８のエッチングの際にスルーホール４４内に露出した素子分離膜１２までがエッチングされ、ソース／ドレイン拡散層２８が形成されていない領域のシリコン基板１０が露出する虞がある。
【００９３】
この後、素子分離膜１２がエッチングされた領域にＡｌ等の配線層（図示せず）を形成すると配線層とシリコン基板１０とがショートしてしまうため、層間絶縁膜３８のエッチング制御をより厳密に行ったり、露出したシリコン基板１０中に不純物イオンを注入してコンタクトを補償したりする必要がある。
素子分離膜１２がエッチングされるこのような不都合は、例えば、第１実施形態において示したように層間絶縁膜３８の直下に薄いシリコン窒化膜を形成しておくことによっても解決できるが、工程数が増加するため望ましくはない。
【００９４】
本実施形態では、上記不都合を製造工程を複雑にすることなく解決できる半導体装置及びその製造方法を提供する。
始めに、本実施形態による半導体装置の構造を図１４を用いて説明する。
本実施形態による半導体装置は、素子分離膜１２が、シリコン酸化膜８１を介してシリコン基板１０上に形成されたシリコン窒化膜８２により構成されていることに特徴がある。このように半導体装置を構成することにより、スルーホールのエッチングの際に下地に対して選択性よくエッチングを停止することができる。
【００９５】
次に、本実施形態による半導体装置の製造方法を図１５を用いて説明する。
まず、シリコン基板１０を熱酸化し、全面に膜厚約１５ｎｍのシリコン酸化膜８１を成長する。
次いで、ＣＶＤ法により膜厚約２００ｎｍのシリコン窒化膜８２を堆積し、所望のパターンに加工する。シリコン窒化膜８２は、素子分離領域に残存させるようにパターニングする（図１５（ａ））。
【００９６】
続いて、ＣＶＤ法により膜厚約１００ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、シリコン窒化膜８２の側壁にサイドウォール窒化膜８４を形成する（図１５（ｂ））。サイドウォール窒化膜８４は必ずしも必要ではないが、シリコン窒化膜８２のエッジ部での段差を緩和するためには形成しておくことが望ましい。
【００９７】
このように形成したシリコン窒化膜８２及びサイドウォール窒化膜８４が、素子分離膜１２を構成する。
この後、例えば、Ｂ（ボロン）イオンを加速エネルギー１８０ｋｅＶ、注入量５×１０12ｃｍ-2の条件でイオン注入し、素子分離膜１２の直下にチャネルストップ不純物層８６を形成する。このように形成したチャネルストップ不純物層８６により、素子分離領域に構成される寄生トランジスタの閾値電圧を十分に高くすることができる（図１５（ｃ））。
【００９８】
次いで、図２（ａ）乃至図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして素子領域１４、１６にＭＯＳトランジスタを形成し、その上層にスルーホール４２、４４、４６が開口された層間絶縁膜３８を形成する。
このとき、本実施形態による半導体装置では、素子分離膜１２がシリコン窒化膜８２により構成されているので、素子分離膜１２がスルーホール４４内に露出した場合であっても、スルーホールエッチングの際に素子分離膜１２はエッチングされることはない（図１５（ｄ））。
【００９９】
従って、スルーホールエッチングの際に素子分離膜１２直下のシリコン基板１０が露出することはなく、後工程で形成する配線層とシリコン基板１０とが短絡することを防止できる。
このように、本実施形態によれば、素子分離膜を、シリコン基板上に形成したシリコン窒化膜により構成するので、スルーホールと素子分離膜とがオーバーラップした場合にも、スルーホールを開口する際に素子分離膜がエッチングされることを防止できる。
【０１００】
これにより、拡散層が形成されていない領域のシリコン基板がスルーホール内に露出することを防止できるので、後工程でスルーホール内に配線層が形成された場合にも、シリコン基板と配線層との短絡を防止することができる。
また、上記の素子分離膜の製造方法は、ＬＯＣＯＳ法とほぼ同等の製造工程数であり、トータルの製造工程数を増加することなく上記の効果を得ることができる。
【０１０１】
なお、上記実施形態では、素子分離膜１２としてシリコン窒化膜を用いたが、素子分離膜１２は、エッチングストッパ膜３６と同一の絶縁材料で構成することが望ましい。こうすることにより、スルーホール内に素子分離膜１２が露出した場合にも、エッチングストッパ膜３６及び素子分離膜１２に自己整合でスルーホールを開口することができる。
【０１０２】
また、本実施形態では、層間絶縁膜３８をシリコン酸化膜により形成する場合について示したが、シリコン酸化膜とのエッチング選択性が高い他の絶縁材料を用いて層間絶縁膜３８を構成することが可能であれば、素子分離膜１２としてＬＯＣＯＳ法により形成した酸化膜を用いることができる。この場合、エッチングストッパ膜３６をシリコン酸化膜により構成すれば、素子分離膜１２及びエッチングストッパ膜３６をマスクとして層間絶縁膜３８にスルーホールを自己整合で開口することができる。
【０１０３】
【発明の効果】
以上の通り、本発明によれば、半導体基板と、半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、第１の素子領域に形成されたソース及びドレイン拡散層と、ソース及びドレイン拡散層の間の半導体基板上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のゲート電極の側壁と、第１のゲート電極周縁から等しい距離内側までの第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ素子分離膜上まで延在する第２のゲート電極と、第２のゲート電極の側壁と、第２のゲート電極周縁から等しい距離内側までの第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、第１のエッチングストッパ膜が形成されていない領域の第１のゲート電極上及び第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極上に形成され、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、第１のエッチングストッパ膜及び第２のエッチングストッパ膜が形成された半導体基板上の全面に形成され、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、ソース及びドレイン拡散層上の層間絶縁膜に一対の第１のスルーホールが形成され、素子分離膜上の、第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極上の第１の絶縁膜及び層間絶縁膜に第２のスルーホールが形成されている半導体装置を構成することにより、一回のリソグラフィー工程のみで第１のスルーホールと第２のスルーホールを形成することができる。これにより、従来のＳＡＣプロセスと比較して、リソグラフィー工程を１工程削減することができる。
【０１０５】
また、上記の半導体装置において、素子分離膜を、第１のエッチングストッパ膜及び第２のエッチングストッパ膜と同一の材料により構成すれば、スルーホールが素子分離膜上に延在する場合にも、素子分離膜がエッチングされることなくスルーホールを開口することができる。従って、スルーホールをエッチングストッパ膜及び素子分離膜に自己整合で形成することができる。
【０１０６】
また、上記の半導体装置において、素子分離膜、第1のエッチングストッパ膜及び第２のエッチングストッパ膜としては、シリコン窒化膜を適用することができる。
また、第１の方向に平行に延在する複数のワード線と、第１の方向と交差する第２の方向に平行に延在する複数のビット線と、ワード線及びビット線の各交差領域に設けられたメモリセルとが半導体基板上に形成された半導体装置において、メモリセルは、半導体基板上に形成され、第１の素子領域及び第２の素子領域を画定する素子分離膜と、第１の素子領域に形成されたソース及びドレイン拡散層と、ソース及びドレイン拡散層の間の半導体基板上に、第１のゲート絶縁膜を介して形成され、ワード線を兼ねる第１のゲート電極と、第１のゲート電極の側壁と、第１のゲート電極周縁から等しい距離内側までの第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜とを有し、第２の素子領域上に第２のゲート絶縁膜を介して形成され、且つ素子分離膜上まで延在する第２のゲート電極と、第２のゲート電極の側壁と、第２のゲート電極周縁から等しい距離内側までの第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜と、第１のエッチングストッパ膜が形成されていない領域の第１のゲート電極上及び第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極上に形成され、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる第１の絶縁膜と、第１のエッチングストッパ膜及び第２のエッチングストッパ膜が形成された半導体基板上の全面に形成され、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜とを有し、ソース及びドレイン拡散層上の層間絶縁膜に一対の第１のスルーホールが形成され、素子分離膜上の、第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極上の第１の絶縁膜及び層間絶縁膜に第２のスルーホールが形成されている半導体装置を構成することにより、一回のリソグラフィー工程のみで第１のスルーホールと第２のスルーホールを形成することができる。これにより、従来のＳＡＣプロセスと比較して、リソグラフィー工程を１工程削減することができる。
【０１０７】
また、上記の半導体装置において、第１のゲート電極を素子分離膜上に延在して形成し、素子領域上に形成された第１のゲート電極の線幅を、素子分離膜上に形成された第１のゲート電極の線幅より広くすることができる。
また、上記の半導体装置において、素子分離膜上の第１のゲート電極上に形成された第１のエッチングストッパ膜に、第１のゲート電極の全面を覆う領域を設ければ、その領域のゲート電極を含む広い領域に延在するスルーホールを開口することができる。これにより、例えば、スルーホール内壁を利用してキャパシタ蓄積電極をすれば、キャパシタ面積を容易に広げることができる。
【０１０８】
また、半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、半導体基板の第１の素子領域上に第１のゲート絶縁膜を形成し、半導体基板の第２の素子領域上に第２のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜、第２のゲート絶縁膜及び素子分離膜が形成された半導体基板上の全面に、導電膜と、第１の絶縁膜と、第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜とを形成する工程と、第２の絶縁膜、第１の絶縁膜及び導電膜を同一のパターンに加工し、導電膜よりなり、第１のゲート絶縁膜上に形成された第１のゲート電極と、導電膜よりなり、第２のゲート絶縁膜上に形成され、且つ素子分離膜上まで延在する第２のゲート電極とを形成する工程と、第１のゲート電極の両脇の素子領域内に、ソース及びドレイン拡散層を形成する工程と、第２の絶縁膜をマスクとして第１の絶縁膜を等方的にエッチングし、第１の絶縁膜を水平方向に等しい距離だけ後退させる工程と、第１の絶縁膜のエッチングにより形成された空隙が埋め込まれるように、第２の絶縁膜とエッチング特性が等しく第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を全面に堆積する工程と、第２の絶縁膜及び第３の絶縁膜を、第１の絶縁膜が露出するまで垂直方向にエッチングし、第３の絶縁膜よりなり、第１のゲート電極の側壁と、第１のゲート電極周縁から等しい距離内側までの第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、第３の絶縁膜よりなり、第２のゲート電極の側壁と、第２のゲート電極周縁から等しい距離内側までの第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、第１のエッチングストッパ膜及び第２のエッチングストッパ膜が形成された半導体基板上の全面に、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、層間絶縁膜に形成され、ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、第１の絶縁膜及び層間絶縁膜に形成され、素子分離膜上の、第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程とにより半導体装置を製造することにより、素子領域上に開口する第１のスルーホールと、ゲート電極上に開口する第２のスルーホールを１回のリソグラフィー工程により開口することができる。これにより、従来の製造プロセスと比較して、リソグラフィー工程を１工程削減することができる。
【０１０９】
また、上記の半導体記憶装置の製造方法において、一対の第１のスルーホール及び第２のスルーホールを形成する工程において、第１の絶縁膜のエッチングを、素子分離膜、第１のエッチングストッパ膜及び第２のエッチングストッパ膜よりもエッチング速度が大きい条件で行えば、素子分離膜及び第２の絶縁膜の減耗を抑えつつエッチングストッパ膜を形成することができる。
また、半導体基板上に、第１の素子領域及び第２の素子領域を画定する素子分離膜を形成する工程と、半導体基板の第１の素子領域上に第１のゲート絶縁膜を形成し、半導体基板の第２の素子領域上に第２のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜、第２のゲート絶縁膜及び素子分離膜が形成された半導体基板上の全面に、導電膜を形成する工程と、導電膜上に、第１の絶縁膜を堆積してパターニングする工程と、第１の絶縁膜が形成された導電膜上に、第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を堆積して垂直方向にエッチングし、パターニングした第１の絶縁膜の側壁に第２の絶縁膜よりなる第１のサイドウォールを形成する工程と、第１の絶縁膜及び第１のサイドウォールをマスクとして導電膜をエッチングし、導電膜よりなり、第１のゲート絶縁膜上に形成された第１のゲート電極と、導電膜よりなり、第２のゲート絶縁膜上に形成され、且つ素子分離膜上まで延在する第２のゲート電極とを形成する工程と、第１のゲート電極の両脇の素子領域内に、ソース及びドレイン拡散層を形成する工程と、第１の絶縁膜及び第１のサイドウォールが形成された半導体基板上に、第２の絶縁膜とエッチング特性が等しく第１の絶縁膜とはエッチング特性の異なる第３の絶縁膜を堆積して垂直方向にエッチングし、第１のゲート電極、第２のゲート電極及び第１のサイドウォールの側壁に第３の絶縁膜よりなる第２のサイドウォールを形成し、第１のサイドウォール及び第２のサイドウォールよりなり、第１のゲート電極の側壁と、第１のゲート電極周縁から等しい距離内側までの第１のゲート電極上面の領域とを覆う第１のエッチングストッパ膜と、第１のサイドウォール及び第２のサイドウォールよりなり、第２のゲート電極の側壁と、第２のゲート電極周縁から等しい距離内側までの第２のゲート電極上面の領域とを覆う第２のエッチングストッパ膜とを形成する工程と、第１のエッチングストッパ膜及び第２のエッチングストッパ膜が形成された半導体基板上の全面に、第１のエッチングストッパ膜及び第２のエッチングストッパ膜とはエッチング特性の異なる層間絶縁膜を形成する工程と、層間絶縁膜に形成され、ソース及びドレイン拡散層を露出する一対の第１のスルーホールと、第１の絶縁膜及び層間絶縁膜に形成され、素子分離膜上の、第２のエッチングストッパ膜が形成されていない領域の第２のゲート電極を露出する第２のスルーホールとを同時に開口する工程とにより半導体装置を製造することにより、素子領域上に開口する第１のスルーホールと、ゲート電極上に開口する第２のスルーホールを１回のリソグラフィー工程により開口することができる。これにより、従来の製造プロセスと比較して、リソグラフィー工程を１工程削減することができる。
【０１１０】
また、一対の第１のスルーホール及び第２のスルーホールを開口する工程において、一対の第１のスルーホールについては、第１のエッチングストッパ膜をエッチングストッパとして層間絶縁膜をエッチングすることにより、第１のエッチングストッパ膜に整合して形成すれば、通常のＳＡＣ技術を第１のスルーホールの開口に用いることができる。
また、素子分離膜を形成する工程において、第１の絶縁膜とはエッチング特性が異なる材料よりなる素子分離膜を形成し、一対の第１のスルーホール及び第２のスルーホールを開口する工程において、一対の第１のスルーホールのうち素子分離膜に接している方の第１のスルーホールについては、第１のエッチングストッパ膜及び素子分離膜をエッチングストッパとして層間絶縁膜をエッチングすることにより、第１のエッチングストッパ膜及び素子分離膜に整合して形成すれば、素子分離膜がエッチングされることなく第１のスルーホールを開口することができる。これにより、第１のスルーホールを素子分離膜上に延在してレイアウトできるので、半導体装置の更なる集積化が可能となる。
【０１１４】
また、素子分離膜を形成する工程において、層間絶縁膜とはエッチング特性の異なる第４の絶縁膜を堆積してパターニングし、第４の絶縁膜よりなる素子分離膜を形成すれば、スルーホールを開口する際に素子分離膜がエッチングされることを防止できる。また、素子分離膜をエッチングのマスクとして用いることもできるので、素子分離膜に自己整合でスルーホールを開口することもできる。
【０１１５】
また、上記の半導体装置の製造方法おいて、素子分離膜、第１のエッチングストッパ膜及び第２のエッチングストッパ膜にはシリコン窒化膜を適用することができる。
また、上記の半導体装置の製造方法において、層間絶縁膜及び第１の絶縁膜には、シリコン酸化膜又は不純物を含有したシリコン酸化膜を適用することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】  本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】  本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】  本発明の参考例による半導体装置の構造を示す概略断面図である。
【図５】  本発明の参考例による半導体装置の製造方法を示す工程断面図である。
【図６】  本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図７】  本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図８】  本発明の第３実施形態による半導体装置の構造を示す平面図である。
【図９】  図８に示す本発明の第３実施形態による半導体装置のＡ−Ａ´部の断面を示す概略図である。
【図１０】  本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】  本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】  本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】  第１乃至第３実施形態及び参考例による半導体装置の製造方法の課題を説明する図である。
【図１４】  本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図１５】  本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１６】  従来の半導体装置の構造を示す概略断面図である。
【図１７】  従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…素子領域
１６…素子領域
１８…ゲート酸化膜
２０…多結晶シリコン膜
２２…ＰＳＧ膜
２４…シリコン窒化膜
２６…ゲート電極
２８…ソース／ドレイン拡散層
２９…低濃度拡散層
３０…オーバーハング部
３２…シリコン酸化膜
３４…シリコン窒化膜
３６…エッチングストッパ膜
３８…層間絶縁膜
４０…レジストパターン
４２…スルーホール
４４…スルーホール
４６…スルーホール
４８…スルーホール
５０…チタンシリサイド膜
５２…シリコン酸化膜
５４…サイドウォール
５６…サイドウォール
５８…スルーホール
６０…スルーホール
６２…スルーホール
６４…層間絶縁膜
６６…キャパシタ蓄積電極
６８…キャパシタ誘電体膜
７０…キャパシタ対向電極
７２…コンタクト用導電膜
７４…層間絶縁膜
７６…ビット線
７８…コンタクト用導電膜
８０…サイドウォール絶縁膜
８１…シリコン酸化膜
８２…シリコン窒化膜
８４…サイドウォール窒化膜
８６…チャネルストップ不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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