(57)【特許請求の範囲】
【請求項１】
電気的信号の印加によって遅延時間を調節する遅延時間調節回路において、
プログラマブル可変遅延回路と、
第１制御信号に応答してｍ(ｍは自然数)ビットの第１コード信号を発生する制御部と、
前記第1コード信号を受信し、前記可変遅延回路の遅延時間が目標遅延時間に到達すれば第２制御信号に応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するｍ(ｍは自然数)ビットの第２コード信号を発生するヒューズ部と、
第３制御信号に応答して切断される選択ヒューズと、
前記選択ヒューズの切断の如何に応じて前記第１コード信号または前記第２コード信号のうち何れか１つを選択し、選択されたコード信号を前記可変遅延回路の遅延時間を調節する遅延制御信号として出力する選択器とを具備することを特徴とする遅延時間調節回路。
【請求項２】
前記制御部は、
レジスタを具備することを特徴とする請求項１に記載の遅延時間調節回路。
【請求項３】
前記レジスタは、
前記第1制御信号を受信し、前記第1制御信号の論理コードを貯蔵した後、前記第1コード信号として発生することを特徴とする請求項２に記載の遅延時間調節回路。
【請求項４】
前記第1制御信号は、
前記遅延時間調節回路の外部からその論理コードが調節されるｍ(ｍは自然数)ビット信号であることを特徴とする請求項３に記載の遅延時間調節回路。
【請求項５】
前記第２制御信号及び前記第３制御信号は、
前記遅延時間調節回路の外部から印加される信号であることを特徴とする請求項１に記載の遅延時間調節回路。
【請求項６】
前記第２制御信号及び前記第３制御信号は、
同一信号であることを特徴とする請求項１に記載の遅延時間調節回路。
【請求項７】
前記ヒューズ部の複数個のヒューズのそれぞれは、
電気ヒューズであることを特徴とする請求項１に記載の遅延時間調節回路。
【請求項８】
前記選択器は、
前記選択ヒューズが切断された場合にのみ前記第２コード信号を選択して前記遅延制御信号として出力することを特徴とする請求項１に記載の遅延時間調節回路。
【請求項９】
前記選択器は、
マルチプレクサであることを特徴とする請求項１に記載の遅延時間調節回路。
【請求項１０】
可変遅延回路の遅延時間を調節する遅延時間調節回路において、
プログラマブル可変遅延回路と、
第１制御信号に応答して基準信号の位相を出力信号の位相と比較して前記比較結果に基づいてコード制御信号を発生する位相検出器と、
前記コード制御信号に応答してｍ(ｍは自然数)ビットの第1コード信号を発生する制御部と、
前記第1コード信号を受信し、前記第1コード信号が目標遅延時間と一致すれば第２制御信号に応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するｍ(ｍは自然数)ビットの第２コード信号を発生するヒューズ部と、
第３制御信号信号に応答して切断される選択ヒューズと、
前記選択ヒューズの切断の如何に応じて前記第1コード信号または前記第２コード信号のうち何れか１つを選択し、選択されたものを前記可変遅延回路の遅延時間を調節する遅延制御信号として出力する選択器とを具備することを特徴とする遅延時間調節回路。
【請求項１１】
前記コード制御信号は、
前記基準信号と前記可変遅延回路の出力信号との位相差によって前記制御部の論理コードを制御することを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１２】
前記制御部は、
レジスタを具備することを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１３】
前記レジスタは、
前記コード制御信号に応答し、所定の論理コードを貯蔵して前記論理コードを前記第1コード信号として発生することを特徴とする請求項１２に記載の遅延時間調節回路。
【請求項１４】
前記第1制御信号は、
前記位相検出器を駆動させる命令語信号であることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１５】
前記第２制御信号及び前記第３制御信号は、
前記遅延時間調節回路の外部から印加されることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１６】
前記第２制御信号及び前記第３制御信号は、
前記遅延時間調節回路の内部から発生する命令語であることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１７】
前記第２制御信号及び前記第３制御信号は、
同一信号であることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１８】
前記ヒューズ部の複数のヒューズのそれぞれは、
電気ヒューズであることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項１９】
前記選択器は、
前記選択ヒューズが切断された場合にのみ前記第２コード信号を選択して前記遅延制御信号として出力することを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項２０】
前記選択器は、
マルチプレクサであることを特徴とする請求項１０に記載の遅延時間調節回路。
【請求項２１】
可変遅延回路の遅延時間を調節する遅延時間調節回路の遅延時間調節方法において、
(a)第1制御信号に応答してｍ(ｍは自然数)ビットの第1コード信号を発生する段階と、
(b)前記第1コード信号に応答して前記可変遅延回路の遅延時間を調節し、前記可変遅延回路の遅延時間を測定する段階と、
(c)前記測定された遅延時間が目標遅延時間に到達すれば第２制御信号に応答して所定のヒューズ部のヒューズを切断し、切断されたヒューズの論理値に対応するｍ(ｍは自然数)ビットの第２コード信号を発生する段階と、
(d)第３制御信号に応答して切断される選択ヒューズが切断されていない場合は前記第1コード信号を前記可変遅延回路の遅延時間を調節する遅延制御信号として出力する段階と、
(e)前記選択ヒューズが切断されている場合は前記第２コード信号を遅延制御信号として出力して前記可変遅延回路の遅延時間を固定する段階とを具備することを特徴とする遅延時間調節方法。
【請求項２２】
前記(a)段階は、
前記第1制御信号を受信し、前記第1制御信号の論理コードを前記第1コード信号として発生することを特徴とする請求項２１に記載の遅延時間調節方法。
【請求項２３】
前記第１制御信号は、
前記遅延時間調節回路の外部からその論理コードが調節されるｍ(ｍは自然数)ビット信号であることを特徴とする請求項２１に記載の遅延時間調節方法。
【請求項２４】
前記第２制御信号は、
前記遅延時間調節回路の外部から印加される信号であることを特徴とする請求項２１に記載の遅延時間調節方法。
【請求項２５】
前記ヒューズ部のヒューズは、
電気ヒューズであることを特徴とする請求項２１に記載の遅延時間調節回路。
【請求項２６】
可変遅延回路の遅延時間を調節する遅延時間調節回路の遅延時間調節方法において、
(a)第1制御信号に応答してｍ(ｍは自然数)基準信号と前記可変遅延回路の出力信号との位相差を比較し、比較の結果によってコード制御信号を発生する段階と、
(b)前記コード制御信号に応答してｍ(ｍは自然数)ビットの第1コード信号を発生する段階と、
(c)前記第1コード信号に応答して前記可変遅延回路の遅延時間を調節して前記可変遅延回路の遅延時間を測定する段階と、
(d)前記第1コード信号が所定の値に固定されれば第２制御信号に応答して所定のヒューズ部のヒューズを切断し、切断されたヒューズの論理値に対応するｍ(ｍは自然数)ビットの第２コード信号を発生する段階と、
(e)第３制御信号に応答して切断される選択ヒューズが切断されていない場合は前記第1コード信号を前記可変遅延回路の遅延時間を調節する遅延制御信号として出力する段階と、
(f)前記選択ヒューズが切断されている場合は前記第２コード信号を遅延制御信号として出力して前記可変遅延回路の遅延時間を固定する段階とを具備することを特徴とする遅延時間調節方法。
【請求項２７】
前記コード制御信号は、
前記基準信号と前記可変遅延回路の出力信号との位相差に応答して前記第1コード信号の論理コードを制御することを特徴とする請求項２６に記載の遅延時間調節方法。
【請求項２８】
前記第1制御信号は、
前記基準信号と前記可変遅延回路の出力信号との位相差の比較を命令する命令語であることを特徴とする請求項２６に記載の遅延時間調節方法。
【請求項２９】
前記第２制御信号は、
前記遅延時間調節回路の外部から印加される信号であることを特徴とする請求項２６に記載の遅延時間調節方法。
【請求項３０】
前記第２制御信号は、
前記遅延時間調節回路の内部から発生する命令語であることを特徴とする請求項２６に記載の遅延時間調節方法。
【請求項３１】
前記ヒューズ部のヒューズは、
電気ヒューズであることを特徴とする請求項２６に記載の遅延時間調節回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に遅延時間を調節できる半導体メモリ装置の遅延時間調節回路及び遅延時間調節方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置が高集積化及び高速化されつつあり、超高速メモリ装置は今後は秒当り数ギガバイトの速度で動作する時代になるだろう。半導体メモリ装置の高速化につれてチップ内部の動作サイクルも高速化され、これにより内部信号のスキュー(skew)を制御し難くなっている。また、従来の半導体メモリ装置のテストは、ウェーハ状態でも可能であって、パッケージ状態と比べて大きな差はなかった。しかし、最近の半導体メモリ装置は超高速化を実現するためにチップ内にメモリ以外に高速動作する新たなインターフェースロジックを備えており、またクロックスキューを除去するためにクロックスキューの補償回路である遅延同期ループ(DLL:Delayed Locked Loop)または位相同期ループ(PLL:Phase Locked Loop)をチップ内に内蔵している。
【０００３】
一方、メモリテスト回路の動作速度は100MHz〜250MHz程度であり、またメモリ装置だけをテストするのに有用に構成されており、インターフェースロジック及び遅延同期ループや位相同期ループの動作特性をウェーハ状態では検証することができない。また、秒当り数百メガバイトの速度で動作するメモリ装置は規格(specification)値が非常に小さく、これはチップ内の信号の精巧な制御をさらに要求することになる。したがって、パッケージ状態の完成品状態になってはじめて規格値をチェックできる。そして、前述した理由によってチップ内の信号を制御しにくい。したがって、ウェーハ状態からパッケージ組立状態まで引続き幾つかの試行錯誤を繰り返してはじめて所望の装置が得られるため、これはコスト高及び開放期間の増加を引き起こす原因となる。
【０００４】
図1は従来の遅延時間調節回路を示す図である。
従来の遅延時間調節回路100は、可変遅延ライン（VDL）101、ヒューズ部103及びインバータ105、107を具備する。
従来の遅延時間調節回路100は、パッケージ組立前のウェーハ状態でヒューズ部103のヒューズを切断する方法により遅延時間を調節する。これには、メモリ装置のパッケージ状態の特性とは関係なくパッケージ特性を保証できないという短所がある。すなわち、もし、遅延が必要な場合にはヒューズ部103のヒューズを切断して可変遅延ライン101により遅延させ、遅延が不要な場合にはヒューズを切断せずそのまま放置すればよい。
【０００５】
このように従来の半導体メモリ装置の遅延時間調節回路は、ウェーハ状態で遅延時間を調節するので、パッケージ組立後にその特性が変わった場合には遅延時間を調節するための追加作業が出来ず、コスト高及び開発期間が増加するという問題点があった。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、パッケージが完成された半導体メモリ装置において追加作業無しに遅延時間を調節できる遅延時間調節回路を提供することにある。
本発明が解決しようとする他の技術的課題は、パッケージが完成された半導体メモリ装置の遅延時間を調節できる遅延時間調節方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の第1実施例に係る遅延時間調節回路は、プログラマブル可変遅延回路、制御部、ヒューズ部、選択ヒューズ及び選択器を具備することを特徴とする。
【０００８】
制御部は第1制御信号に応答してm(mは整数、以下同一である)ビットの第1コード信号を発生する。ヒューズ部は第1コード信号を受信し、可変遅延回路の遅延時間が目標遅延時間に到達すれば第2制御信号に応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号を発生する。選択ヒューズは第3制御信号に応答して切断される。選択器は選択ヒューズの切断の如何に応じて第1コード信号または第2コード信号のうち何れか１つを選択し、選択されたコード信号を可変遅延回路の遅延時間を調節する遅延制御信号として出力する。ここで、制御部はレジスタを具備することを特徴とする。
【０００９】
前記技術的課題を達成するための本発明の第2実施例に係る遅延時間調節回路は、プログラマブル可変遅延回路、位相検出器、制御部、ヒューズ部、選択ヒューズ及び選択器を具備することを特徴とする。位相検出器は第1制御信号に応答して基準信号の位相を出力信号の位相と比較し、比較結果をコード制御信号として発生する。制御部はコード制御信号に応答してmビットの第1コード信号を発生する。ヒューズ部は第1コード信号を受信し、第1コード信号が所定の値に固定されれば第2制御信号に応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号を発生する。選択ヒューズは第3制御信号に応答して切断される。選択器は選択ヒューズの切断の如何に応じて第1コード信号または第2コード信号のうち何れか１つを選択して可変遅延回路の遅延時間を調節する遅延制御信号として出力する。ここで、コード制御信号は基準信号と可変遅延回路の出力信号との位相差によって制御部の論理コードを制御することを特徴とする。
【００１０】
前記他の技術的課題を達成するための本発明の第1実施例に係る遅延時間調節方法は、遅延時間調節回路の遅延時間調節方法において、(a)第1制御信号に応答してm(mは自然数)ビットの第1コード信号を発生する段階、(b)第1コード信号に応答して可変遅延回路の遅延時間を調節して可変遅延回路の遅延時間を測定する段階、(c)測定された遅延時間が目標遅延時間に到達すれば第2制御信号に応答して所定のヒューズ部のヒューズを切断し、切断されたヒューズの論理値に対応するm(mは自然数)ビットの第2コード信号を発生する段階及び(d)第2コード信号を遅延制御信号として出力して可変遅延回路の遅延時間を固定する段階を具備する。
【００１１】
前記他の技術的課題を達成するための本発明の第2実施例に係る遅延時間調節方法は、遅延時間調節回路の遅延時間調節方法において、(a)第1制御信号に応答してm(mは自然数)基準信号と可変遅延回路の出力信号との位相差を比較し、比較結果によってコード制御信号を発生する段階、(b)コード制御信号に応答してm(mは自然数)ビットの第1コード信号を発生する段階、(c)第1コード信号に応答して可変遅延回路の遅延時間を調節して可変遅延回路の遅延時間を測定する段階、(d)第1コード信号が所定の値に固定されれば第2制御信号に応答して所定のヒューズ部のヒューズを切断し、切断されたヒューズの論理値に対応するm(mは自然数)ビットの第2コード信号を発生する段階、及び(e)第2コード信号を遅延制御信号として出力して可変遅延回路の遅延時間を固定する段階を具備することを特徴とする。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面に基づいて本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一部材番号は同一部材を示す。
【００１３】
図2を参照すれば、本発明の第1実施例に係る遅延時間調節回路200は、制御部210、ヒューズ部220、選択ヒューズ235、選択器230及びプログラマブル可変遅延回路240を具備する。
制御部210は第1制御信号CTRL1に応答して可変遅延回路240の遅延時間を調節するmビットの第1コード信号DCTRLSを発生する。ヒューズ部220は第1コード信号DCTRLSを受信し、可変遅延回路240の遅延時間が目標遅延時間に到達すれば第2制御信号FCUTSに応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号FCODESを発生する。選択ヒューズ235は第3制御信号FCUTS_1に応答して切断される。選択器230は選択ヒューズ235の切断の如何に応じて第1コード信号DCTRLSまたは第2コード信号FCODESのうち何れか１つを選択して可変遅延回路240の遅延時間を調節する遅延制御信号MOUTとして出力する。
【００１４】
以下、図2を参照して本発明の第1実施例に係る遅延時間調節回路200の動作を詳細に説明する。
望ましくは一定の時間遅延はmビットの遅延制御信号MOUTによって制御される。選択ヒューズ235の状態に基づいて、選択器230によって選択されるmビットの第1コード信号DCTRLSまたはmビットの第2コード信号FCODESのうち何れか１つがmビットの遅延制御信号MOUTとして発生する。
【００１５】
まず、選択ヒューズ235が連結されて いる(例えば、本実施例では論理ハイ状態を意味するものと見なす)ときには、選択器230は第1制御信号CTRL1に応答して制御部210で発生する第1コード信号DCTRLSを選択して出力する。
第1コード信号CTRL1を変化させることによって対応する第1コード信号DCTRLS及び遅延制御信号MOUTが変化してプログラマブル可変遅延回路240に遅延時間の変化が生じる。このような変化はアルゴリズムを使用して制御される特別な信号や、順次に増減される信号によって生じる。
【００１６】
このような変化は一定の周波数で動作する外部回路(図示せず)の一定の時間遅延を決定するために出力信号OUTとして出力される。出力信号OUTの変化はモニタリングされ、所望の遅延時間が得られれば、第2制御信号FCUTSは外部から発生されてヒューズ部220に印加される。そして、ヒューズ部220の複数個のヒューズは第1コード信号DCTRLSの現在状態に応答して切断される。
このようなヒューズ切断動作は第2コード信号FCODESを発生させる。第2コード信号FCODESはヒューズ部220から発生する切断されたヒューズの論理値に対応する。この際、ヒューズ部220は第1コード信号DCTRLSの現在値と同一である。
【００１７】
ヒューズ切断動作中の固定されたプログラミング値を確保するために第1制御信号CTRL1の変化はヒューズ切断動作が完了されるまでに停止される。第2コード信号FCODESが印加される時に第3コード信号FCUTS1が発生し、選択ヒューズ235に印加され、選択ヒューズ235が切断される。したがって、選択部230は新たなヒューズ部220の出力を選択しうる。したがって、出力信号MOUTの値は第2コード信号FCODESの値によって恒久的に決定され、第1制御信号CTRL1が除去された後にも保持される。
制御部210は第1制御信号CTRL1を貯蔵するためのレジスタを備える。
【００１８】
第1制御信号CTRL1は遅延時間調節回路200の外部からその論理コードが調節されるmビット信号である。制御部210はレジスタを備え、第1制御信号CTRL1が制御部210に印加されれば、制御部210は第1制御信号CTRL1の論理値をレジスタに貯蔵した後、第1コード信号DCTRLSとして発生する。第1コード信号DCTRLSはヒューズ部220と選択器230とに同時に印加される。選択器230は印加された第1コード信号DCTRLSと後述する第2コード信号FCODESとのうち何れか１つを選択して可変遅延回路240に印加するが、選択ヒューズ235により第2コード信号FCODESが選択される前までは第1コード信号DCTRLSが遅延制御信号MOUTとして可変遅延回路240に印加される。可変遅延回路240は第1コード信号DCTRLSが有する論理コードにより入力信号INが遅延される時間を調節する。
【００１９】
具体的に、制御部210に入力される第1制御信号CTRL1の論理コードを変化させれば制御部210はレジスタにその値を貯蔵し、第1コード信号DCTRLSを発生させる。したがって、第1制御信号CTRL1の論理コードが変われば第1コード信号DCTRLSの論理コードも変化し、変化する第1制御信号CTRL1の論理コードは第1コード信号DCTRLSとしてヒューズ部220及び選択器230を経て可変遅延回路240に印加され、可変遅延回路240の遅延時間が調節される。可変遅延回路240の遅延時間が目標遅延時間に到達すれば第1制御信号CTRL1の論理コードの変化が停止され、その時の論理コード値が第1コード信号DCTRLSとしてヒューズ部220に印加される。そうすると第2制御信号FCUTSに応答して第1コード信号DCTRLSの論理コードによってヒューズ部220の内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号FCODESが発生する。同時に第3制御信号FCUTS_1は選択ヒューズ235を切断する。
【００２０】
ここで、第2制御信号FCUTS及び第3制御信号FCUTS_1は遅延時間調節回路200の外部から印加される。また、第3制御信号FCUTS_1は第2制御信号FCUTSと同一な信号であっても良い。ここで、ヒューズ部220のヒューズは電気ヒューズでも良い。選択ヒューズ235が切断されれば選択器230は第2コード信号FCODESを選択して遅延制御信号MOUTとして可変遅延回路240に出力する。選択器230はマルチプレクサであっても良い。そうすると、可変遅延回路240は第2コード信号FCODESにより遅延時間が固定される。したがって、パッケージ後、遅延時間を制御部210のレジスタを用いて調節し、調節された遅延時間をハードウェア的に固定しうる。
【００２１】
図3を参照すれば、本発明の第2実施例に係る遅延時間調節回路300は位相検出器305、制御部310、ヒューズ部320、選択ヒューズ335、選択器330及びプログラマブル可変遅延回路340を具備する。
【００２２】
位相検出器305は第1制御信号CTRL1に応答して基準信号REFと可変遅延回路340の出力信号OUTとの位相差を比較し、その比較結果によってコード制御信号PDSを発生する。制御部310はコード制御信号PDSに応答してmビットの第1コード信号DCTRLSを発生する。ヒューズ部320は第1コード信号DCTRLSを受信し、第1コード信号DCTRLSの論理コードが所定の値に固定されれば第2制御信号FCUTSに応答して内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号FCODESを発生させる。選択ヒューズ335は第3制御信号FCUTSに応答して切断される。選択器330は選択ヒューズ335の切断の如何に応じて第1コード信号DCTRLSまたは第2コード信号FCODESのうち何れか１つを選択し、選択されたものを可変遅延回路340の遅延時間を調節する遅延制御信号MOUTとして可変遅延回路340に出力する。
【００２３】
以下、図3に基づいて本発明の第2実施例に係る遅延時間調節回路300の動作を詳細に説明する。
第1制御信号CTRL1は位相検出器305をして自動トリミングを行わせる命令語である。第1制御信号CTRL1は遅延時間調節回路300の内部から印加するようにしても良い。
【００２４】
位相検出器305は第1制御信号CTRL1に応答して自動トリミングを開始し、基準信号REFの位相と出力信号OUTの位相とを比較し、その比較結果によってコード制御信号PDSを発生させる。基準信号REFと位相が比較される出力信号OUTはプログラマブル可変遅延回路340から出力される信号以外にもメモリ装置内の任意の他のノードの信号であっても良い。
【００２５】
コード制御信号PDSは制御部310の論理コードを増減させる信号である。制御部310はレジスタを備えたカウンタでも良く、コード制御信号PDSが制御部310に印加されればコード制御信号PDSにより制御部310の論理コードが変化して論理コード値をレジスタに貯蔵した後、第1コード信号DCTRLSとして発生させる。
【００２６】
第1コード信号DCTRLSはヒューズ部320と選択器330とに同時に印加される。選択器330は印加された第1コード信号DCTRLSと後述する第2コード信号FCODESとのうち何れか１つを選択して可変遅延回路340に印加するが、選択ヒューズ335により第2コード信号FCODESが選択されるまでは第1コード信号DCTRLSが遅延制御信号MOUTとして可変遅延回路340に印加される。可変遅延回路340は第1コード信号DCTRLSが有する論理コードにより入力信号INが遅延される時間を調節する。
【００２７】
具体的に、制御部310に入力されるコード制御信号PDSが制御部310の論理コード値を増減させれば第1コード信号DCTRLSの論理コードも変化し、変化する第1コード信号DCTRLSはヒューズ部320及び選択器330を経て遅延制御信号MOUTとして可変遅延回路340に印加され、可変遅延回路340の遅延時間が調節される。
基準信号REFと可変遅延回路340の出力信号OUTとの位相が同一になれば、制御部310の論理コード値は同一位相が発生した瞬間の論理コード値を基準にこれ以上変化しない。そして、これ以上変化しない時の論理コード値が第1コード信号DCTRLSとして発生する。
【００２８】
すなわち、第1コード信号DCTRLSの論理コードが所定の値に固定されれば、第2制御信号FCUTSに応答して第1コード信号DCTRLSの論理コードによってヒューズ部320の内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号FCODESが発生する。
同時に第3制御信号FCUTSは選択ヒューズ335を切断する。ここで、第2制御信号FCUTS及び第3制御信号FCUTS_1は遅延時間調節回路300の外部から印加されるか、または内部から発生する命令語である。また、第3制御信号FCUTS_1は第2制御信号FCUTSと同一な信号でも良い。ここで、ヒューズ部320のヒューズは電気ヒューズでも良い。
【００２９】
選択ヒューズ335が切断されれば、選択器330は第2コード信号FCODESを選択して可変遅延回路340に出力する。選択器330はマルチプレクサでも良い。そうすると、可変遅延回路340は第2コード信号FCODESにより遅延時間が固定される。したがって、パッケージの後、遅延時間を制御部310のレジスタを用いて調節し、調節された遅延時間をハードウェア的に固定しうる。
【００３０】
図4を参照すれば、遅延時間が調節されるプログラマブル可変遅延回路を備える遅延時間調節回路の遅延時間調節方法400は、第1制御信号に応答してm(mは整数)ビットの第1コード信号を発生させる(410段階)。そして、第1コード信号に応答して可変遅延回路の遅延時間を調節して可変遅延回路の遅延時間を測定する(420段階)。ここで、第1制御信号は遅延時間調節回路の外部からその論理コードが調節されるmビット信号である。第1制御信号の論理コードが変化すれば、第1コード信号の論理コードも変化する。測定された遅延時間が目標遅延時間と一致しているかを判断する(430段階)。目標遅延時間は可変遅延回路が遅延される時間を意味し、このような目標遅延時間に到達するまで第1制御信号により第1コード信号の論理コードが変化される。
【００３１】
測定された遅延時間が目標遅延時間と一致しなければ、第1コード信号は遅延時間調節回路が備える選択器を介して可変遅延回路に印加されて可変遅延時間の遅延時間を調節し、引き続き第1制御信号によって第1コード信号の論理コードが変化される。測定された遅延時間が目標遅延時間と一致すれば第1制御信号の論理コードの変化が停止され、その時の論理コード値が第1コード信号として発生する。そうすると、第2制御信号に応答して第1コード信号の論理コードによってヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号が発生する(440段階)。第2コード信号が発生すれば、選択器は第2コード信号を選択して遅延制御信号として可変遅延回路に出力する。そうすると、可変遅延回路は第2コード信号により遅延時間が固定される(450段階)。
【００３２】
図5を参照すれば、遅延時間が調節されるプログラマブル可変遅延回路を備える遅延時間調節回路の遅延時間調節方法500は、第1制御信号の活性化に応答して基準信号の位相とモニタリングされる出力信号の位相とを比較する(505段階)。比較結果によってコード制御信号を発生させる(510段階)。
第1制御信号は自動トリミングを行ってコード制御信号が発生させる命令語である。第1制御信号は遅延時間調節回路の内部から印加しても良い。基準信号と位相が比較される信号は、可変遅延回路の出力信号以外にもメモリ装置内部の任意の他のノードの信号でも良い。
【００３３】
コード制御信号に応答してm(mは整数)ビットの第1コード信号を発生させる(520段階)。そして、第1コード信号に応答してプログラマブル可変遅延回路の遅延時間を調節して可変遅延回路の遅延時間を測定する(530段階)。コード制御信号が増減されれば第1コード信号の論理コードもそれに応じて変化される。
基準信号の位相が可変遅延回路の出力信号の位相と類似になれば、第1コード信号の論理コードの変化が停止する。
【００３４】
論理コードが変化する第1コード信号が所定の論理値に固定されるかを判断する(540段階)。第1コード信号の論理コードが所定の論理値に固定されなければ、第1コード信号は遅延時間調節回路が備える選択器を介して可変遅延回路に印加され、可変遅延時間の遅延時間を変化させ、また引続きコード制御信号によって第1コード信号の論理コードが変化される(550段階)。
基準信号と可変遅延回路の出力信号との位相が同一であれば、第1コード信号の論理コード値はコード制御信号に応答して同一位相が発生した瞬間の論理コード値を基準に変化しなくなる。そして、その時の論理コード値が第1コード信号として発生する。
【００３５】
すなわち、第1コード信号の論理コードが所定の値に固定されれば、第2制御信号に応答して第1コード信号の論理コードによってヒューズ部の内部に備えられるヒューズが切断され、切断されたヒューズの論理値に対応するmビットの第2コード信号が発生される(550段階)。
第2コード信号が発生すれば、選択器は第2コード信号を選択して遅延制御信号として可変遅延回路に出力する。そうすると、可変遅延回路は第2コード信号により遅延時間が固定される(560段階)。
【００３６】
【発明の効果】
前述したように本発明に係る遅延時間調節回路及び方法は、パッケージが完成された半導体メモリ装置において追加作業無しに遅延時間を調節できる。
以上、図面及び明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他実施例が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想により決まらなければならない。
【図面の簡単な説明】
【図１】従来の遅延時間調節回路を示すブロック図である。
【図２】本発明の第1実施例に係る遅延時間調節回路を示すブロック図である。
【図３】本発明の第2実施例に係る遅延時間調節回路のブロック図である。
【図４】本発明の第1実施例に係る遅延信号発生方法を示すフローチャートである。
【図５】本発明の第2実施例に係る遅延信号発生方法を示すフローチャートである。
【符号の説明】
２００    遅延時間調節回路
２１０    制御部
２２０    ヒューズ部
２３０    選択器
２３５     選択ヒューズ
２４０    プログラマブル可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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