(57)【特許請求の範囲】
【請求項１】
本体メモリセル用強誘電体キャパシタを選択するワード線と、前記本体メモリセル用強誘電体キャパシタからデータの読み出しに用いるビット線とがマトリックス状に配列された、前記本体メモリセル用強誘電体キャパシタに対して不揮発性データを記憶する強誘電体メモリ装置であって、
異なる前記ビット線に対して共用するリファレンス用強誘電体メモリセルと、
前記リファレンス用強誘電体メモリセルから読み出された電位に基づいて得られた基準電位を利用して、前記本体メモリセル用強誘電体キャパシタの前記データの読み出しを行う読み出し手段とを備え、
前記リファレンス用強誘電体キャパシタは、センスアンプに接続された２本のビット線対に対してそれぞれのスイッチ素子を介して接続されていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
「技術分野」
本発明は、強誘電体メモリ装置に関するものである。
「背景技術」
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
アメリカ特許４，８７３，６６４号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。
第１のタイプは、メモリセルを１ビットあたり、１個のトランジスタおよび１個のキャパシタ（１Ｔ１Ｃ）により構成したものであり、たとえば２５６個の本体メモリセル用強誘電体キャパシタ（ノーマルセル）毎に１個のリファレンスメモリセル用強誘電体キャパシタが設けられる。
第２のタイプは、リファレンスメモリセル用強誘電体キャパシタを設けずに、メモリセルが１ビットあたり、２個のトランジスタおよび２個のキャパシタ（２Ｔ２Ｃ）で構成したものであり、１対の相補データが１対の本体メモリセル用強誘電体キャパシタに記憶される。
メモリの大容量化においては１Ｔ１Ｃ型が有利であり、このとき、低電圧動作や長寿命動作などのためには本体メモリセル用強誘電体キャパシタに対してリファレンスセル用強誘電体キャパシタの設計が重要となる。
また、キャパシタを構成する強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣＴ国際公開第ＷＯ９３／１２５４２公報によれば、強誘電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の小さい強誘電体材料も知られている。
以下、従来の１Ｔ１Ｃタイプの強誘電体メモリ装置について、その構成について簡単に説明する。
第７図がメモリセル構成図、第８図がセンスアンプ回路図、第９図が動作タイミング図である。
第７図において、Ｃ００〜Ｃ３７が本体メモリセル用強誘電体キャパシタ、ＣＤ００〜ＣＤ３１がリファレンスメモリセル用強誘電体キャパシタである。ＣＰＤがセルプレートドライバ、ＲＥＷ０〜ＲＥＷ１がリファレンスメモリセルリライト信号線である。ＳＡ０〜ＳＡ３がセンスアンプ、ＣＰがセルプレート信号線である。ＷＬ０〜ＷＬ７がワード線、ＲＷＬ０〜ＲＷＬ１がリファレンスワード線であり、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３がビット線である。又、第８図、第９図におてい、ＢＰがビット線プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制御信号である。又、ＶＳＳが接地電圧、ＶＤＤが電源電圧である。
メモリセル構成としては、同図に示す様に、例えば、センスアンプＳＡ０にビット線ＢＬ０と／ＢＬ０が接続されている。そして、ビット線ＢＬ０には、ワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ１を介して、本体メモリセル用強誘電体キャパシタＣ００が接続されている。又、ビット線／ＢＬ０には、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ２を介して、リファレンスメモリセル用強誘電体キャパシタＣＤ００が接続されている。又、強誘電体キャパシタＣ００、ＣＤ００はセルプレートドライバＣＰＤで駆動されるセルプレート信号線ＣＰに接続されている。
また、ビット線／ＢＬ０と／ＢＬ１は、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ３を介して接続されている。また、ビット線ＢＬ０とリファレンスメモリセル用強誘電体キャパシタＣＤ００が、リファレンスメモリセルリライト信号線ＲＥＷ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ５を介して接続されている。
また、第８図に示す様に、センスアンプＳＡ０は、センスアンプ制御信号／ＳＡＰ、ＳＡＮにより制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０のプリチャージが制御される回路構成である。
この従来の１Ｔ１Ｃ構成の強誘電体メモリ装置は、本体メモリセル用強誘電体キャパシタとほぼ同じサイズの強誘電体キャパシタを２個用いて、それぞれから“Ｈ”（ハイ）のデータを一つと、“Ｌ”（ロー）のデータを一つ読み出し、これら２つのデータを平均化するという方法である（特開平７−２６２７６８公開公報参照）。
上記従来の１Ｔ１Ｃ構成の強誘電体メモリ装置の動作について、ワード線ＷＬＯが選択されている場合を中心に、第９図を参照しながら説明する。
まず、ビット線プリチャージ信号ＢＰがＨのとき、ビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージされている。ビット線ＢＬ１と／ＢＬ１に付いても、同様に論理電圧“Ｌ”にプリチャージされている。
次に、ビット線プリチャージ信号ＢＰを論理電圧“Ｌ”とすると、ビット線ＢＬ０と／ＢＬ０、及びビット線ＢＬ１と／ＢＬ１はフローティング状態となる
また、次に、ワード線ＷＬ０とリファレンスワード線ＲＷＬ０を論理電圧“Ｈ”とし、次にセルプレート信号線ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＤＤ以上に昇圧した電圧である。リファレンスワード線ＲＷＬ０が論理電圧“Ｈ”とされたことにより、Ｎチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ４はＯＮ状態となる。尚、本明細書では、上述した様に、例えば、ワード線ＷＬ０を論理電圧“Ｈ”とすると言う表現をした場合、ワード線ＷＬ０の電位を論理電圧“Ｈ”とすることを意味しているものである。
このとき、強誘電体キャパシタＣ００、ＣＤ００、Ｃ１０、ＣＤ１０のそれぞれの両電極に電界がかかり、強誘電体キャパシタとビット線容量の容量比により、それぞれの電位が決まる。そして、これら各電位が、それぞれビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１から読み出される。
このとき、リファレンスメモリセル用強誘電体キャパシタＣＤ００およびＣＤ１０から読み出されたデータは、Ｎチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ４がＯＮ状態となっていることにより、ビット線／ＢＬ０と／ＢＬ１が電気的に接続されているため、双方のデータが平均化されたデータ（電位）となる。ここでは、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ０１に“Ｈ”（ハイ）のデータが、又、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ１１に“Ｌ”（ロー）のデータが記録されている。
次に、リファレンスワード線ＲＷＬ０を論理電圧“Ｌ”とし、Ｎチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ４をＯＦＦ状態とすることにより、ビット線／ＢＬ０とビット線／ＢＬ１とを電気的に切断する。
この後、センスアンプ制御信号／ＳＡＰを論理電圧“Ｌ”、ＳＡＮ論理電圧“Ｈ”とし、センスアンプを作動させる。
これによって、ビット線に読み出された電位が、電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。
次に、リファレンスメモリセルリライト信号線ＲＥＷ０を論理電圧“Ｈ”とし、リファレンスメモリセル用強誘電体キャパシタＣＤ００およびＣＤ１０に対して、次の読み出し動作のために“Ｈ”（ハイ）と“Ｌ”（ロー）の電位を書き込めるようにする。
次に、再書き込み動作としてセルプレート信号線ＣＰを論理電圧“Ｌ”とする。この後は、ビット線プリチャージ信号ＢＰを論理電圧“Ｈ”としビット線ＢＬ０と／ＢＬ０は、論理電圧“Ｌ”にプリチャージし、ワード線ＷＬ０とリファレンスワード線ＲＷＬ０を論理電圧“Ｌ”として、初期状態とする。
この様に、上記従来の１Ｔ１Ｃタイプの強誘電体メモリ装置では、ワード線ＷＬＯが選択された場合、ビット線ＢＬ０とビット線ＢＬ１の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ００とＣＤ１０との平均値である。その平均値は、ビット線／ＢＬ０と／ＢＬ１から読み出される。又、ビット線ＢＬ２とビット線ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ２０とＣＤ３０との平均値である。その平均値は、ビット線／ＢＬ０と／ＢＬ１から読み出される。
又、ワード線ＷＬ１が選択された場合は、ビット線対の役割が上記の場合と逆になり、リファレンスメモリセル用強誘電体キャパシタも異なる。
即ち、ビット線／ＢＬ０とビット線／ＢＬ１の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ０１とＣＤ１１との平均値である。その平均値は、ビット線ＢＬ０とＢＬ１から読み出される。又、ビット線／ＢＬ２とビット線／ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ２１とＣＤ３１との平均値である。その平均値は、ビット線ＢＬ０とＢＬ１から読み出される。
従って、第７図に示す構成では、８本のワード線ＷＬ０〜ＷＬ７に対して、リファレンス電位は４種類となる。
しかしながら、従来の１Ｔ１Ｃタイプの強誘電体メモリ装置のリファレンスメモリセル方式では次のような課題が有った。
即ち、従来の場合、“Ｈ”（ハイ）と“Ｌ”（ロー）のデータが書き込まれた、それぞれ１つずつのリファレンス用の強誘電体キャパシタ（例えば、リファレンスメモリセル用強誘電体キャパシタＣＤ００とＣＤ１０）を電気的に接続して、双方の電位を平均化して、これをデータ読み出しのための、リファレンス電位としていた。そのため、これらリファレンスメモリセル用の強誘電体キャパシタのばらつきにより、各リファレンス電位にばらつきが生じていた。従って、本来は同じ値となるべき理想のリファレンス電位が得られない場合があり、強誘電体メモリ装置としての歩留りを低下させる原因となるという課題があった。
また、特に、これらリファレンスメモリセル用強誘電体キャパシタのばらつきは、レイアウトの配置位置にも大きく左右され、リファレンスメモリセル用強誘電体キャパシタと本体メモリセル用強誘電体キャパシタとの配置位置が、お互いに遠い場合には、理想のリファレンス電位が得られない場合があるという課題があった。
また、従来の１Ｔ１Ｃタイプの強誘電体メモリ装置のリファレンスメモリセル方式においては、制御用信号や制御用スイッチ素子であるＮチャネル型ＭＯＳトランジスタおよびリファレンスメモリセル用強誘電体キャパシタが、１本のビット線ごとに必要でレイアウト的に大きな面積を占めるという課題があった。
「発明の開示」
本発明は、上記従来の課題を考慮し、基準電位のばらつきを従来に比べてより一層少なく出来る強誘電体メモリ装置を提供することを目的とする。
請求項１記載の本発明は、本体メモリセル用強誘電体キャパシタを選択するワード線と、前記本体メモリセル用強誘電体キャパシタからデータの読み出しに用いるビット線とがマトリックス状に配列された、前記本体メモリセル用強誘電体キャパシタに対して不揮発性データを記憶する強誘電体メモリ装置であって、
異なる前記ビット線に対して共用するリファレンス用強誘電体メモリセルと、前記リファレンス用強誘電体メモリセルから読み出された電位に基づいて得られた基準電位を利用して、前記本体メモリセル用強誘電体キャパシタの前記データの読み出しを行う読み出し手段とを備え、
前記リファレンス用強誘電体キャパシタは、センスアンプに接続された２本のビット線対に対してそれぞれのスイッチ素子を介して接続されていることを特徴とする強誘電体メモリ装置である。
「発明を実施するための最良の形態」
以下、本発明の実施の形態及び、本発明に関連する技術の一例について、図面を参照しながら説明する。
（実施の形態１）
第１図は、本発明に関連する技術の一例の強誘電体メモリ装置におけるメモリセル構成図であり、同図を用いて本実施の形態の構成を説明する。
尚、センスアンプ回路や動作タイミング図については、従来例の第８図および第９図と同様のものである。
第１図に示すように、Ｃ００〜Ｃ３７は本体メモリセル用強誘電体キャパシタ、ＣＤ００〜ＣＤ３１はリファレンスメモリセル用強誘電体キャパシタである。ＣＰＤはセルプレートドライバ、ＲＥＷ０〜ＲＥＷ１はリファレンスメモリセルライト信号線である。尚、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ２０には、“Ｈ”（ハイ）のデータが、又、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ３０には、“Ｌ”（ロー）のデータが記録されているものとする。又、リファレンスメモリセル用強誘電体キャパシタＣＤ０１、ＣＤ２１には、“Ｈ”（ハイ）のデータが、又、リファレンスメモリセル用強誘電体キャパシタＣＤ１１、ＣＤ３１には、“Ｌ”（ロー）のデータが記録されているものとする。
又、ＥＱ０〜ＥＱ１はリファレンス電位信号線、ＳＡ０〜ＳＡ３はセンスアンプ、ＣＰはセルプレート信号線である。又、ＷＬ０〜ＷＬ７がワード線、ＲＷＬ０〜ＲＷＬ１がリファレンスワード線であり、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３がビット線である。又、ＢＰがビット線プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制御信号である。又、ＶＳＳが接地電圧、ＶＤＤが電源電圧である。尚、リファレンス電位信号線ＥＱ０〜ＥＱ１は、それぞれ、リファレンスワード線ＲＷＬ０〜ＲＷＬ１が選択された時に、リファレンス電位が発生する信号線である。
又、同図に示すとおり、本体メモリセル用強誘電体キャパシタを選択する上記各ワード線と、電位の読み出しに用いる上記各ビット線とが、マトリックス状に配列されている。又、本体メモリセル用強誘電体キャパシタ等により後述するメモリセルアレイが構成されている。
メモリセルアレイ構成は、第１図に示す通り、センスアンプＳＡ０〜ＳＡ３にビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３が接続されている。そして、ビット線ＢＬ０〜ＢＬ３にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介して本体メモリセル用強誘電体キャパシタＣ００、Ｃ１０、Ｃ２０、Ｃ３０が接続されている。又、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３には、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ２、Ｔｒ４、Ｔｒ７、Ｔｒ９を介して、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０がそれぞれ接続されている。
又、イコライズ回路は、Ｎチャネル型ＭＯＳトランジスタＴｒ０、Ｔｒ３、Ｔｒ６、Ｔｒ８等から構成された回路である。即ち、イコライズ回路は、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０のそれぞれに記憶された上記各種データが、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３から各種電位として読み出される際、それら電位を平均化する回路である。イコライズ回路により平均化された電位は、本体メモリセル用強誘電キャパシタから読み出されたデータをセンスアンプにより増幅するために用いる基準電位である。
又、強誘電体キャパシタＣ００〜Ｃ３７、ＣＤ００〜ＣＤ３１は、セルプレートドライバＣＰＤで駆動されるセルプレート信号線ＣＰに接続されている。
又、ビット線ＢＬ０とリファレンスメモリセル用強誘電体キャパシタＣＤ００とは、リファレンスメモリセルリライト信号線ＲＥＷ０をゲートとするＮチャネル型ＭＯＳトランジスタＴｒ５を介して接続されている。他のビット線／ＢＬ０、ＢＬ２、／ＢＬ２についても、ビット線ＢＬ０と同様に各Ｎチャネル型ＭＯＳトランジスタを介して、それぞれ、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ２０、ＣＤ３０に接続されている。
又、センスアンプＳＡ０は、センスアンプ制御信号／ＳＡＰ、ＳＡＮで制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３のプリチャージが制御される回路構成である。尚、後述する発明１の読み出し手段は、センスアンプＳＡ０等が対応する。
この第１の実施の形態では、本体メモリセル用強誘電体キャパシタとほぼ同じサイズの強誘電体キャパシタを４個用い、その内の２個から“Ｈ”のデータを、又、残りの２個から“Ｌ”のデータをそれぞれ読み出し、これらデータを平均化するという方法である。
以下に、本実施の形態の動作を説明する。
本実施の形態の動作のタイミングについては第９図に示した従来例と同様である。
ここで、従来例との主な相違点を述べる。即ち、従来の場合には、上述した通り、１つのＨデータと１つのＬデータを用いて、それらを平均化することにより基準電位を得ていた。これに対して、本実施の形態では、複数個のＨデータと、複数個のＬデータを用いて、これらを平均化することにより基準電位を得る点が、従来の場合と異なる。
この様に、本実施の形態の強誘電体メモリ装置では、ワード線ＷＬＯが選択された場合、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ００と、ＣＤ１０と、ＣＤ２０と、ＣＤ３０との平均値である。その平均値は、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３からそれぞれ読み出される。
又、ワード線ＷＬ１が選択された場合は、ビット線対の役割が上記の場合と逆になり、リファレンスメモリセル用強誘電体キャパシタも異なる。
即ち、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ０１、ＣＤ１１ＣＤ２１とＣＤ３１との平均値である。その平均値は、ビット線ＢＬ０と、ＢＬ１と、ＢＬ２とＢＬ３からそれぞれ読み出される。
従って、第１図に示す構成では、８本のワード線ＷＬ０〜ＷＬ７に対して、リファレンス電位は２種類となる。尚、後述する発明１の第１の強誘電体メモリセルは、例えば、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ２０に対応しており、第２の強誘電体メモリセルは、リファレンスメモリセル用強誘電体キャパシタＣＤ１０、ＣＤ３０に対応している。
第１の実施の形態の特徴は、複数の“Ｈ”（ハイ）データと複数の“Ｌ”（ロー）データを平均化するため、リファレンスメモリセル用強誘電体キャパシタにばらつきがあった場合でもその影響が少なく理想に近いリファレンス電位が得られるというものである。
ここでは、４個のリファレンスメモリセル用強誘電体キャパシタ（ＣＤ００〜ＣＤ３０）を平均化する実施の形態について示しているが、これに限らず、例えば、平均化するリファレンスメモリセル用強誘電体キャパシタの個数を増やすことは可能である。
この様に、平均化するリファレンスメモリセル用強誘電体キャパシタの個数を増やせば、それらリファレンスメモリセル用強誘電体キャパシタのばらつきの影響も少なくなることは明らかである。
例えば、１６個の平均をとる場合を２個の平均をとる場合と比較すると、“Ｈ”（ハイ）データを出力すべき１個の強誘電体キャパシタが“Ｌ”（ロー）データを出力した時、理想のリファレンス電位からのずれは、１／８に抑えることができる。
このように、理想のリファレンス電位からのずれが小さく押さえられるため、センスアンプにいくらかの動作マージンを確保しておけば、より一層正常に動作できる強誘電体メモリ装置を得ることができる。
（実施の形態２）
第２図は、本発明に関連する技術の一例の強誘電体メモリ装置におけるメモリセル構成図であり、同図を用いて本実施の形態の構成と動作を述べる。
本実施の形態の構成は、以下の点を除いては、電気的接続を含めて基本的には第１の実施の形態と同様である。
即ち、本実施の形態の特徴は、リファレンスメモリセル用強誘電体キャパシタＣＤ００〜ＣＤ３１およびイコライズ回路を含むリファレンス電位発生回路と、セルプレートドライバＣＰＤとを、第２図に示すように、ビット線の長さ方向の中央付近に配置したことである。
ここで、本実施の形態のイコライズ回路は、第２図に示すように、第１のイコライズ回路Ａと第２のイコライズ回路Ｂから構成されている。
即ち、第１のイコライズ回路Ａは、Ｎチャネル型ＭＯＳトランジスタＴｒ０、Ｔｒ３、Ｔｒ６、Ｔｒ８等から構成された回路である。即ち、イコライズ回路は、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０のそれぞれに記憶された上記各種データが、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３から各種電位として読み出される際、それら電位を平均化する回路である。又、その平均化された電位が信号線ＥＱ０に発生する。
又、第１のイコライズ回路Ａと同様にして、第２のイコライズ回路Ｂが設けられている。即ち、第２のイコライズ回路Ｂは、リファレンスメモリセル用強誘電体キャパシタＣＤ０１、ＣＤ１１、ＣＤ２１、ＣＤ３１のそれぞれに記憶された上記各種データが、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３から各種電位として読み出される際、それら電位を平均化する回路である。又、その平均化された電位が信号線ＥＱ１に発生する。
リファレンス電位発生回路を、同図に示す様に、ビット線の長さ方向の中央付近に配置することによって、次のような効果がある。
即ち、強誘電体キャパシタの配置場所により特性のばらつきがある場合でも、リファレンスメモリセル用強誘電体キャパシタは、本体メモリセル用強誘電体キャパシタ群の中央付近に位置するためその影響を少なくすることができる。
又、セルプレートドライバＣＰＤを、同図に示す様に、ビット線／ＢＬ３の右側であって、且つ、各ビット線の長さ方向の中央付近に配置することによって、次のような効果がある。
即ち、セルプレートドライバＣＰＤによる駆動タイミングの遅延差の影響を少なくでき、高速動作が可能になる。つまり、例えば、本体メモリセル用強誘電体キャパシタＣ００が選択された場合と、本体メモリセル用強誘電体キャパシタＣ０６が選択された場合の、セルプレート信号のタイミングの遅延差が少なく出来る。具体的には、第２図の場合のタイミングの遅延差は、第１図に示した構成の場合に比べて、約１／２となる。
（実施の形態３）
第３図は、本発明に関連する技術の一例の強誘電体メモリ装置におけるメモリセル構成図であり、同図を用いて本実施の形態の構成と動作を述べる。
本実施の形態の構成は、以下の点を除いては、基本的には第１の実施の形態と似ている。
即ち、本実施の形態の第１の特徴は、リファレンスメモリセル用強誘電体キャパシタをビット線の長さ方向の複数の位置に分散させて配置したことである。
具体的には、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ０１、ＣＤ１０、ＣＤ１１をセンスアンプＳＡ０，ＳＡ１に近い位置に配置し、リファレンスメモリセル用強誘電体キャパシタＣＤ２０、ＣＤ２１、ＣＤ３０、ＣＤ３１をセンスアンプＳＡ２，ＳＡ３から遠い位置に配置している。
また、第２の特徴は、第３図に示すように、イコライズ回路Ｄはビット線の長さ方向の中央付近に配置したことである。
このようにリファレンスメモリセル用強誘電体キャパシタを分散して配置することにより、その配置上の強誘電体キャパシタ特性のばらつきの影響を少なくすることができるとともに、“Ｈ”（ハイ）データと“Ｌ”（ロー）データを平均化した時の、その平均化された電位のビット線の長さ方向の時間差による違いの影響を少なくでき、高速動作にも効果がある。
即ち、第３図において、リファレンスメモリセル強誘電体キャパシタＣＤ００，ＣＤ１０に接続されたセルプレート信号線は、セルプレート駆動回路ＣＤＰから近いため、早く電位が出てくる。又、リファレンスメモリセル強誘電体キャパシタＣＤ２０，ＣＤ３０に接続されたセルプレート信号線は、セルプレート駆動回路ＣＤＰから遠いため、電位が出てくるのが遅い。これら、リファレンスメモリセル強誘電体キャパシタＣＤ００とＣＤ１０とＣＤ２０とＣＤ３０とを平均化することにより、リファレンス電位が出てくるスピードが平均化される。従って、ビット線の長さ方向の時間差による、リファレンス電位の違いの影響を少なく出来ると言うことである。
また、ここではリファレンス電位発生用ビット線イコライズ回路はビット線の長さ方向の中央付近に１つ配置してあるがセンスアンプに近い側と遠い側にも配置することはもちろん可能である。さらに、リファレンスメモリセル用強誘電体キャパシタをビット線の長さ方向の中央付近にも配置することも可能である。
次に、第４図に示す別の実施の形態について、簡単に説明する。
即ち、この例は、同図に示す通り、第３図で説明した構成と比べて、セルプレートドライバＣＰＤを、複数本のビット線の配列中の実質上中央の位置に、且つ、その配列に沿って配置されている点が異なる。その他の構成は、第３図に示したものと同じであり、その説明は省略する。
これにより、セルプレート信号線ＣＰの、各リファレンスメモリセル用強誘電体キャパシタへの長さが均等になる。そのため、セルプレート駆動回路ＣＰＤの駆動時における遅延時間の、場所依存性が少なく、タイミング差が少ないという効果を発揮する。
（実施の形態４）
第５図は、本発明の一実施の形態の強誘電体メモリ装置におけるメモリセル構成図であり、同図を用いて本実施の形態の構成と動作を述べる。
この第４の実施の形態の特徴は、１つのリファレンスメモリセル用強誘電体キャパシタを複数のビット線に選択的に接続することにより、リファレンス電位発生用のリファレンスメモリセル用強誘電体キャパシタ等のレイアウト面積を小さくすることができるということである。
メモリセル構成は、第５図に示す様に、センスアンプＳＡ０〜ＳＡ３にビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３が接続されている。又、ビット線ＢＬ０〜ＢＬ３にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介して本体メモリセル用強誘電体キャパシタＣ００、Ｃ１０、Ｃ２０、Ｃ３０が接続されている。ビット線／ＢＬ０〜／ＢＬ３には、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介してリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０が接続されている。又、ビット線ＢＬ０〜ＢＬ３にもリファレンスワード線ＲＷＬ１をゲートとするＮチャネル型ＭＯＳトランジスタを介してリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０が接続されている。つまり、リファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０は、ビット線ＢＬ０〜ＢＬ３にもビット線／ＢＬ０〜／ＢＬ３にも接続可能である構成としている。
強誘電体キャパシタＣ００〜Ｃ３７、ＣＤ００〜ＣＤ３１は、セルプレートドライバＣＰＤで駆動されるセルプレート信号線ＣＰに接続されている。また、ビット線／ＢＬ０〜／ＢＬ３は、リファレンスワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介して接続されている。又、ビット線ＢＬ０〜ＢＬ３とリファレンスメモリセル用強誘電体キャパシタＣＤ００、ＣＤ１０、ＣＤ２０、ＣＤ３０が、リファレンスメモリセルリライト信号線ＲＥＷ０をゲートとするＮチャネル型ＭＯＳトランジスタを介して接続されている。
また、センスアンプＳＡ０は、センスアンプ制御信号／ＳＡＰ、ＳＡＮによって制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０〜ＢＬ３と／ＢＬ０〜／ＢＬ３のプリチャージが制御される回路構成である。
この第４の実施の形態でも、第１の実施の形態と同様に本体メモリセル用強誘電体キャパシタとほぼ同じサイズの強誘電体キャパシタを４個用いて、その内の２個から“Ｈ”（ハイ）のデータと、残りの２個から“Ｌ”（ロー）のデータをそれぞれ読み出し、これらデータを平均化するという方法を用いている。
この様に、本実施の形態の強誘電体メモリ装置では、ワード線ＷＬＯが選択された場合、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の電位を読み出す際に利用するリファレンス電位は、リファレンスメモリセル用強誘電体キャパシタＣＤ００と、ＣＤ１０と、ＣＤ２０と、ＣＤ３０との平均値である。その平均値は、ビット線／ＢＬ０、／ＢＬ１、／ＢＬ２、／ＢＬ３からそれぞれ読み出される。
又、ワード線ＷＬ１が選択された場合は、ビット線対の役割が上記の場合と逆になるが、リファレンスメモリセル用強誘電体キャパシタは、上記と同じものが用いられる。
従って、第５図に示す構成では、８本のワード線ＷＬ０〜ＷＬ７に対して、リファレンス電位は１種類となる。
ここでは、１個のリファレンスメモリセル用強誘電体キャパシタを２本のビット線対で共用する構成であるが、さらに多くのビット線と共用することも可能である。この第４の実施の形態のように２本のビット線対で共用する場合のレイアウトは配線層も少なく比較的簡単に実現できる。第４の実施の形態のレイアウト面積は第１の実施の形態の場合に比べて、リファレンスメモリセル用強誘電体キャパシタの個数が１／２となっている。
また、このリファレンス電位発生回路やリファレンス電位発生用のビット線イコライズ回路はビット線の長さ方向の中央付近に配置することも、もちろん可能である。
次に、第６図に示す別の実施の形態について、簡単に説明する。
同図に示す通り、本実施の形態は、第５図に示す実施の形態の別の例である。
即ち、第５図では、例えば、リファレンスメモリセル強誘電体キャパシタＣＤ００を、１つのビット線対（例えば、あるセンスアンプＳＡ０に接続されたビット線対のＢＬ０と／ＢＬ０）において共用している。これに対し、第６図では、異なるビット線対において共用しているものである。例えば、第６図に示す様に、リファレンスメモリセル強誘電体キャパシタＣＤ００を、ビット線／ＢＬ０と、ビット線ＢＬ１で共用しているものである。
この様に、本実施の形態によれば、異なるワード線に対しても、リファレンスメモリセル用強誘電体キャパシタを共用しているので、リファレンスメモリセル用強誘電体キャパシタの個数を上記実施の形態と同様に、削減することが出来る。
この様に、上記実施の形態によれば、リファレンスメモリセル用強誘電体キャパシタにばらつきがあった場合でも、その影響が少なく、理想に近いリファレンス電位が得られ歩留り向上にもつながる。
また、リファレンスメモリセル用強誘電体キャパシタやイコライズ回路の配置によりさらに理想に近いリファレンス電位が得られ、高速動作の強誘電体メモリ装置とすることができるという効果もある。
さらに、リファレンス電位発生用のリファレンスメモリセル用強誘電体キャパシタのレイアウト面積を小さくできるという効果もある。
以上述べたところから明らかな様に、本願明細書、あるいは図面中に開示された一の発明（以下、発明１と称す）は、本体メモリセル用強誘電体キャパシタに対して不揮発性データを記憶する強誘電体メモリ装置であって、
実質的にハイレベルのデータを記憶する複数個の第１の強誘電体メモリセルと、
実質的にローレベルのデータを記憶する複数個の第２の強誘電体メモリセルと、
前記複数個の第１及び第２の強誘電体メモリセルのそれぞれから読み出された電位を平均化するイコライズ回路手段と、
前記平均化された電位を基準電位として利用して、前記本体メモリセル用強誘電体キャパシタに記憶されたデータの読み出しを行う読み出し手段と、
を有することを特徴とする強誘電体メモリ装置である。この発明１は、例えば、ハイレベルのデータを記憶する複数個のリファレンスメモリセル用強誘電体キャパシタと、ローレベルのデータを記憶する複数個のリファレンスメモリセル用強誘電体キャパシタとから読み出された各電位を平均化するため、各リファレンスメモリセル用強誘電体キャパシタにばらつきがあった場合でも、その影響が少なく従来に比べてより一層ばらつきの少ないリファレンス電位が得られるという作用を有する。また、イコライズ回路を複数のビット線間に接続した構成にすることで、リファレンス電位発生用のリファレンスメモリセル用強誘電体キャパシタ等のレイアウト面積を従来に比べて増やすことなく実現できるという効果が得られる。
又、他の発明（以下、発明２と称す）は、上記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位の読み出しに用いるビット線とがマトリックス状に配列されており、前記本体メモリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、
前記イコライズ回路手段は、前記複数のビット線の内、全部又は一部のビット線に接続され、且つ、前記ビット線の長さ方向の中央付近に配置されていることを特徴とする上記発明１の強誘電体メモリ装置である。この発明２は、上記の発明１において、例えば、イコライズ回路を複数のビット線間に接続し、さらにビット線の長さ方向の中央付近に配置することにより、ビット線のイコライズ状態の場所による影響を少なくし、ビット線の各場所で、理想に近いリファレンス電位を得ることが出来るという効果を有する。
又、他の発明（以下、発明３と称す）は、上記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位の読み出しに用いるビット線とがマトリックス状に配列されており、前記本体メモリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、
前記第１及び第２の強誘電体メモリセルは、前記複数のビット線の内、全部又は一部のビット線に接続され、且つ、前記ビット線の長さ方向の中央付近に配置されていることを特徴とする上記発明１の強誘電体メモリ装置である。この発明３は、上記の発明１に記載の発明において、例えば、リファレンスメモリセル用強誘電体キャパシタを複数のビット線に接続し、ビット線の長さ方向の中央付近に配置することにより、リファレンスメモリセル用強誘電体キャパシタと本体メモリセル用強誘電体キャパシタとの配置場所による影響を少なくし、各リファレンスメモリセル用強誘電体キャパシタにばらつきがあった場合でも、その影響が少なく理想に近いリファレンス電位を得ることが出来るという効果を有する。
又、他の発明（以下、発明４と称す）は、上記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位の読み出しに用いるビット線とがマトリックス状に配列されており、前記本体メモリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、
前記第１及び第２の強誘電体メモリセルは、前記複数のビット線に接続され、且つ、前記ビット線の長さ方向の複数の位置に分散して配置されていることを特徴とする上記発明１の強誘電体メモリ装置である。この発明４は、上記の発明１において、例えば、リファレンス用強誘電体メモリセルを複数のビット線に接続し、ビット線の長さ方向の複数の位置に配置することにより、さらにリファレンスメモリセル用強誘電体キャパシタと本体メモリセル用強誘電体キャパシタとの配置場所による影響を少なくし、各リファレンスメモリセル用強誘電体キャパシタにばらつきがあった場合でも、その影響が少なく理想に近いリファレンス電位を得ることが出来るという効果を有する。
又、他の発明（以下、発明５と称す）は、上記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位の読み出しに用いるビット線とがマトリックス状に配列されており、前記本体メモリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、
前記本体メモリセル用強誘電体キャパシタに対して、所定電位を印加するセルプレート駆動手段をさらに備え、
前記セルプレート駆動手段は、前記ビット線の長さ方向の中央付近に配置されていることを特徴とする上記発明１の強誘電体メモリ装置である。この発明５は、例えば、セルプレートドライバＣＰＤによる駆動タイミングの遅延差の影響を少なくでき、高速動作が可能となる。
又、他の発明（以下、発明６と称す）は、上記本体メモリセル用強誘電体キャパシタに対して、所定電位を印加するセルプレート駆動手段を備え、
前記本体メモリセル用強誘電体キャパシタを選択するワード線と前記電位の読み出しに用いるビット線とがマトリックス状に配列されており、前記本体メモリセル用強誘電体キャパシタによりメモリセルアレイが構成されており、
前記本体メモリセル用強誘電体キャパシタに対して、所定電位を印加するセルプレート駆動手段をさらに備え、
前記セルプレート駆動手段は、複数本の前記ビット線の前記配列中の実質上中央付近に配置されていることを特徴とする上記発明１の強誘電体メモリ装置である。この発明６は、例えば、セルプレートドライバＣＰＤによる駆動タイミングの遅延差の影響を少なくでき、高速動作が可能となる。
又、上記発明１〜６の何れの発明も、より理想に近いリファレンス電位を得ることが出来得るという点で、高速動作が可能な強誘電体メモリ装置を実現するに際して有効である。
又、他の発明（以下、発明７と称す）は、本体メモリセル用強誘電体キャパシタを選択するワード線と、前記本体メモリセル用強誘電体キャパシタからデータの読み出しに用いるビット線とがマトリックス状に配列された、前記本体メモリセル用強誘電体キャパシタに対して不揮発性データを記憶する強誘電体メモリ装置であって、
異なる前記ビット線に対して共用するリファレンス用強誘電体メモリセルと、
前記リファレンス用強誘電体メモリセルから読み出された電位に基づいて得られた基準電位を利用して、前記本体メモリセル用強誘電体キャパシタの前記データの読み出しを行う読み出し手段と、
を備えたことを特徴とする強誘電体メモリ装置である。この発明７は、例えば、ある１つのリファレンス用強誘電体メモリセルが、スイッチ素子を介して複数のビット線に接続することにより、リファレンス電位発生用のリファレンス用強誘電体メモリセル等のレイアウト面積を従来に比べて小さくすることができるという効果が得られる。また、上記の発明１の構成と併せて用いることにより、リファレンス用強誘電体メモリセルキャパシタにばらつきの影響が少なく、より理想に近いリファレンス電位が得られ、かつ、レイアウト面積も小さくできる。
又、他の発明（以下、発明８と称す）は、上記リファレンス用強誘電体メモリセルは、センスアンプに接続された２本のビット線対に対してそれぞれのスイッチ素子を介して接続されていることを特徴とする上記発明７の強誘電体メモリ装置である。この発明８は、例えば、センスアンプに接続された２本のビット線対に対して、それぞれのスイッチ素子を介して１つのリファレンス用強誘電体メモリセルを接続することにより、リファレンス電位発生用のリファレンス用強誘電体メモリセル等のレイアウト面積を従来に比べて小さくすることができるという効果が得られる。また、この場合、上記例に比べて、２本のビット線対に対してリファレンス用強誘電体メモリセルを共用化しているだけであるので、リファレンス用強誘電体メモリセルの使用頻度が少なく寿命的に有利である。また、隣り合う２本のビット線対に対してスイッチ素子を設けるだけでよいので、レイアウト面積も小さい。
「産業上の利用可能性」
以上説明したように、本発明の強誘電体メモリ装置は、例えば、実質的にハイレベルのデータを記憶する複数個の第１の強誘電体メモリセルと、実質的にローレベルのデータを記憶する複数個の第２の強誘電体メモリセルと、第１及び第２の強誘電体メモリセルのそれぞれから読み出された電位を平均化するイコライズ回路手段と、平均化された電位を基準電位として利用して、本体メモリセル用強誘電体キャパシタに記憶されたデータの読み出しを行う読み出し手段とを有しており、これにより、基準電位のばらつきを従来に比べてより一層少なく出来るものである。
【図面の簡単な説明】
【図１】第１図は、本発明に関連する技術の一例としてのメモリセル構成図である。
【図２】第２図は、本発明に関連する技術の一例としてのメモリセル構成図である。
【図３】第３図は、本発明に関連する技術の一例としてのメモリセル構成図である。
【図４】第４図は、本発明に関連する技術の他の例のメモリセル構成図である。
【図５】第５図は、本発明の一実施の形態のメモリセル構成図である。
【図６】第６図は、本発明の一実施の形態における他の例のメモリセル構成図である。
【図７】第７図は、従来例のメモリセル構成図である。
【図８】第８図は、従来例のセンスアンプ回路図である。
【図９】第９図は、従来例の動作タイミング図である。
【符号の説明】
Ｃ００〜Ｃ３７          本体メモリセル用強誘電体キャパシタ
ＣＤ００〜ＣＤ３１      リファレンスメモリセル用強誘電体キャパシタ
ＣＰＤ                  セルプレートドライバ
ＳＡ０〜ＳＡ３          センスアンプ
ＣＰ                    セルプレート信号線
ＷＬ０〜ＷＬ７          ワード線
ＲＷＬ０〜ＲＷＬ１      リファレンスワード線
ＲＥＷ０〜ＲＥＷ１      リファレンスメモリセルリライト信号線
ＥＱ０〜ＥＱ１          リファレンス電位信号線
ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３  ビット線
ＢＰ                    ビット線プリチャージ信号
／ＳＡＰ、ＳＡＮ        センスアンプ制御信号
ＶＳＳ                  接地電圧
ＶＤＤ                  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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