(57)【特許請求の範囲】
【請求項１】
第１制御信号に応答してイネーブルされ、待機の間は第１ポンピング率で電荷をポンピングし、アクティブの間は第２ポンピング率で電荷をポンピングするように動作信号に応答する電荷ポンピング手段；前記の電荷ポンピング手段からポンピングされる電荷を充填し、該充填電圧を電源電圧より高い高電圧に提供するキャパシタ；前記の高電圧が所定の第１電圧レベル以上に上昇する場合、余分の電荷を前記の電源電圧にバイパスさせるクランプ手段；前記の高電圧が所定の第２電圧レベルに下降することを検出し、前記の第１制御信号を発生する第１電圧レベル検出手段；前記の高電圧が第３電圧レベル以上に上昇し、前記動作信号のサイクルが短くなる場合、前記の電荷ポンピング手段に提供される動作信号を遮断するゲート信号を発生する検出手段；及び前記のゲート信号に応答して前記電荷ポンピング手段に印加される動作信号をゲーティングするゲート手段を備え、
前記動作信号は周期的に変化することを特徴とする半導体装置の高電圧発生回路。
【請求項２】
前記の検出手段は、
前記高電圧が第３電圧レベル以上に上昇すると、上限検出信号を出力する第２電圧レベル検出手段；前記上限検出信号のアクティブ状態で前記の動作信号をゲートする入力ゲート手段；前記の入力ゲート手段を通過した動作信号の遅延された上昇エッジを、次の動作信号の下降エッジと比較して第１判断信号を発生する第１判断手段；前記の入力ゲート手段を通過した動作信号の遅延された上昇エッジを、次の動作信号の上昇エッジと比較して第２判断信号を発生する第２判断手段；前記の第１及び第２判断手段の出力信号と前記の上限検出信号とを組み合わせて、前記のゲート信号を発生する出力ゲート手段を備えることを特徴とする、請求項１記載の半導体装置の高電圧発生回路。
【請求項３】
前記の第１判断手段は、前記の入力ゲート手段を通過した動作信号の遅延された上昇エッジをデータ入力し、次の動作信号の下降エッジをクロック入力するＤ型フリップフリップから構成したことを特徴とする、請求項２記載の半導体装置の高電圧発生回路。
【請求項４】
前記の第２判断手段は、前記の入力ゲート手段を通過した動作信号の反転遅延された上昇エッジをデータ入力し、次の動作信号の上昇エッジをクロック入力するＤ型フリップフリップから構成したことを特徴とする、請求項２記載の半導体装置の高電圧発生回路。
【請求項５】
前記ゲート手段は、前記ゲート信号に応答して前記半導体装置の動作信号をゲートするアンドゲートから構成されたことを特徴とする、請求項１記載の半導体装置の高電圧発生回路。
【請求項６】
前記の半導体装置はメモリ装置であり、前記の動作信号はローアドレスストローブ信号であることを特徴とする、請求項１記載の半導体装置の高電圧発生回路。
【請求項７】
待機状態で第１ポンピング信号を発生する発振器；第１制御信号に応答してイネーブルされ、前記の第１ポンピング信号に応答して電荷をポンピングする第１電荷ポンピング手段；半導体装置の動作状態で、第２ポンピング信号を発生するアクティブキッカー手段；前記の第１制御信号に応答してイネーブルされ、前記第２ポンピング信号に応答して電荷をポンピングする第２ポンピング手段；前記の第１及び第２ポンピング手段から供給される電荷を充填するキャパシタ；前記キャパシタの充填電圧が電源電圧より高く設定された高電圧以上に上昇する場合は、余分の電荷を電源電圧にバイパスさせるクランプ手段；前記キャパシタの充填電圧のレベルが所定の下限レベルに下降することを検出し、前記の第１制御信号を発生する第１電圧レベル検出手段；前記キャパシタの充填電圧レベルが所定の上限レベルに上昇することを検出して上限検出信号を発生する第２電圧レベル検出手段；前記の上限検出信号がアクティブされ、半導体装置の動作サイクルが短くなる場合を検出してゲート信号を発生する検出手段；及び前記のゲート信号に応答して、前記半導体装置の動作信号を前記発振器及びアクティブキッカーに伝達するゲート手段を備え、
前記動作信号は周期的に変化することを特徴とする半導体装置の高電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の高電圧発生回路に係るもので、特に半導体装置の動作サイクルが短くなる時、高電圧が所定レベル以上に上昇することを防止することができる半導体装置の高電圧発生回路に関する。
【０００２】
【従来の技術】
最近の半導体記憶素子は大容量化及び高集積化により、各エレメントが薄膜化及び微細化しており、大容量化により多いデータを短時間で処理するための高速化が急速に進行されている。
【０００３】
一般的に、モストランジスタ(MOS)から構成された半導体記憶素子では、Ｎ型モストランジスタ(NMOS)から発生される電圧降下（臨界電圧；Vth)を克服するために、外部で印加される電源電圧(Vdd)より高い電圧を必要とし、このような高い電圧は電荷ポンピングによる高電圧発生回路により実現される。
前記電荷ポンピング型の高電圧発生回路は、電荷ポンピング動作により外部から印加される電源電圧(Vdd)より高い高電圧(Vpp)がチップ内で容易に得られ、これに関する詳細な回路及び動作は、米国特許第５，３６７，４８９号に詳細に言及されている。
【０００４】
図５は、従来半導体装置の高電圧発生回路に対するブロック図を示している。図５で符号１１は第１ポンピング手段、符号１２は第２ポンピング手段を示す。前記の第１ポンピング手段１１は、半導体メモリ装置の制御クロック信号(“RASB”)が論理ハイレベル(“HIGH”)を維持する待機(standby)状態であるか、またはクロック信号(“RASB”)が論理ローレベル(“LOW”)を維持するアクティブ(active)状態でそのすべてが動作する発振器１１Ａと、第１電荷ポンピング回路１１Ｂとから構成される。第２ポンピング手段１２は、クロック信号(“RASB”)が論理ローレベル(“LOW”)を維持するアクティブ(active)状態でイネーブルされてポンピング信号を発生するアクティブキッカー１２Ａと、アクティブキッカーのポンピング信号により電荷をポンピングする第２電荷ポンピング回路１２Ｂとから構成される。
通常、第１ポンピング手段１１のポンピング効率は小さく維持して待機状態で消耗される電流を減らし、第２ポンピング手段１２のポンピング効率は大きく維持して高電圧のアクティブ状態での電荷消耗を補償する。
【０００５】
そして、符号１３は電圧レベル検出手段であり、設定された下限値より高電圧が低くなる場合、前記の第１及び第２ポンピング手段１１、１２の電荷ポンピング回路１１Ｂ、１２Ｂをイネーブルさせてポンピング動作が遂行されるようにして、高電圧(Vpp)レベルを設定された電圧レベルに維持する。また、符号１４はプリ−チャージ(pre-charge)手段であり、初期に早いポンピング動作のために高電圧出力ノードをプリ−チャージさせる。符号１５はクランプ(clamp)手段であり、高電圧(Vpp)が設定された電圧以上に上昇する場合、余分の電荷を電源電圧にバイパスさせることにより、高電圧が一定電圧以上に上昇することを防止する。
【０００６】
クランプ手段１５は、図６に示したように、Ｎ型モストランジスタＮ１と抵抗Ｒ１とから構成される。高電圧(Vpp)が電源電圧(Vdd)とトランジスタのゲートソース間のしきい電圧(Vth)の和より大きくなると、トランジスタＮ１がターンオンされて抵抗Ｒ１を通して電源電圧に放電通路が形成され、電荷がバイパスされて、高電圧(Vpp)が電源電圧(Vdd)とトランジスタのゲートソース間のしきい電圧(Vth)の和以下の水準で維持されるようにする。
【０００７】
【発明が解決しようとする課題】
前記従来技術のクランプ手段１５では、適切なクランプ動作を行うために、前記Ｎ型モストランジスタＮ１は、相当に大きいチャンネル幅(width)を有する。この場合、トランジスタのターンオン抵抗のために、高電圧(Vpp)の超過分を電源電圧(Vdd)に放電するには、相当な時間が必要となる。従って、高速動作時に外部制御クロック信号(RASB)のサイクルが短くなると、高電圧(Vpp)レベルは、アクティブキッカー１２Ａ及び第２電荷ポンピング回路１２Ｂにより継続的に上昇する。故に、半導体チップ内には所定値以上の高い高電圧(Vpp)が形成され、これによって、チップ内のワードライン駆動トランジスタ等のゲートに過電圧が印加されて、ゲート絶縁膜が過度なストレスにより信頼性が低下するという問題を惹起する。
【０００８】
すなわち、クランプ手段１５が動作し始める高電圧(Vpp)レベル(Vdd+Vth)では、図６のＮ型モストランジスタＮ１のドレインとソースの間には低い電圧(Vds=Vpp-Vdd)がかけられているので、Ｎ型モストランジスタＮ１のターンオン時の線形抵抗(Ron)が存在し、これは高い電源電圧(Vdd)では更に増加するようになり、高い電源電圧(Vdd)における過度なストレス降下による信頼性低下が更に増加するようになる問題点があった。
従って、大容量化及び高集積化により、クランプ手段のモストランジスタのサイズが制限的であるので、動作の高速化により上述の問題点が、半導体記憶素子の回路設計者には非常に深刻な問題である。
【０００９】
本発明の目的は、このような従来技術の問題点を解決するために、所定レベル以上の高電圧が発生され、かつ、高速動作が行われる時は、アクティブ時に動作するポンピング動作を中止させることにより、高速動作時に高電圧が所定レベル以上に上昇することを防止することができる半導体装置の高電圧発生回路を提供しようとするものである。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明の装置は、第１制御信号に応答してイネーブルされ、待機の間は第１ポンピング率で電荷をポンピングし、アクティブ間は第２ポンピング率で電荷をポンピングするように動作信号に応答する電荷ポンピング手段；前記の電荷ポンピング手段からポンピングされる電荷を充填し、充填電圧を電源電圧より高い高電圧に提供するキャパシタ；前記の高電圧が所定の第１電圧レベル以上に上昇する場合は、余分の電荷を前記の電源電圧にバイパスさせるクランプ手段；前記の高電圧が所定の第２電圧レベルに下降することを検出し、前記の第１制御信号を発生する第２電圧レベル検出手段；前記の高電圧が第３電圧レベル以上に上昇し、前記動作信号のサイクルが短くなる場合は、前記電荷ポンピング手段に提供される動作信号を遮断するゲート信号を発生する検出手段；及び前記のゲート信号に応答して前記電荷ポンピング手段に印加される動作信号をゲーティングするゲート手段を備えることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明をより詳細に説明する。
図１は、本発明の一実施形態による高電圧発生回路の構成を示す。図面に示したとおり、高電圧発生回路は第１制御信号Ａに応答しイネーブルされ、待機の間は第１ポンピング率で電荷をポンピングし、アクティブの間は第２ポンピング率で電荷をポンピングするように動作信号(RASB)に応答する電荷ポンピング手段１０と、前記の電荷ポンピング手段１０からポンピングされる電荷を充填し、充填電圧を電源電圧(Vdd)より高い高電圧(Vpp)に提供するキャパシタＣと、前記の高電圧(Vpp)が所定の第１電圧レベル(Vdd+Vth)以上に上昇する場合は、余分の電荷を前記の電源電圧(Vdd)にバイパスさせるクランプ手段１５と、前記の高電圧(Vpp)が所定の第２電圧レベルに下降することを検出し、前記の第１制御信号Ａを発生する第１電圧レベル検出手段１３と、前記の高電圧(Vpp)が第３電圧レベル以上に上昇し、前記の動作信号(RASB)のサイクルが短くなる場合は、前記電荷ポンピング手段１０に提供される動作信号を遮断するゲート信号(SLOW)を発生する検出手段２０と、前記ゲート信号(SLOW)に応答して前記の電荷ポンピング手段１０に印加される動作信号(RASB)をゲーティングするゲート手段２８とを含む。また、符号１４はプリ−チャージ(pre-charger)手段であり、初期に早いポンピング動作のために高電圧出力ノードをプリ−チャージさせる。
【００１２】
前記の電荷ポンピング手段１０は、待機状態で第１ポンピング信号を発生する発振器１１Ａと、第１制御信号Ａに応答してイネーブルされ、前記の第１ポンピング信号に応答して電荷をポンピングする第１電荷ポンピング手段１１Ｂとから構成された第１電荷ポンピング回路１１と、アクティブ状態で第２ポンピング信号を発生するアクティブキッカー手段１２Ａ、前記の第１制御信号Ａに応答してイネーブルされ、前記の第２ポンピング信号に応答して電荷をポンピングする第２電荷ポンピング手段１２Ｂとから構成された第２電荷ポンピング回路１２とから構成される。
【００１３】
前記の検出手段２０は、前記キャパシタＣの充填電圧レベルが所定の上限レベルに上昇することを検出し、上限検出信号(φDET)を発生する第２電圧レベル検出手段２６と、前記の上限検出信号(φDET)がアクティブされ、半導体装置の動作サイクルが短くなる場合を検出してゲート信号を発生する動作周期検出手段２７とから構成される。
【００１４】
前記の動作周期検出手段２７は、図２に示したように、前記の上限検出信号(φDET)のアクティブ状態で前記の動作信号をゲートする入力ゲート手段(AND1)、前記の入力ゲート手段(AND1)を通過した動作信号の遅延された上昇エッジを、次の動作信号の下降エッジと比較し、第１判断信号Ａ２を発生する第１判断手段２７Ａ、前記の入力ゲート手段(AND1)を通過した動作信号の遅延された上昇エッジを、次の動作信号の上昇エッジと比較して第２判断信号Ｂ２を発生する第２判断手段２７Ｂ、及び前記第１、第２判断手段２７Ａ、２７Ｂの各出力信号Ａ２、Ｂ２と前記の上限検出信号(φDET)をインバーター(INV2)により反転させた信号とを組み合わせてゲート信号(SLOW)を発生する出力ゲート手段(OR1)を含む。
【００１５】
前記の第１判断手段２７Ａは、前記の入力ゲート手段(AND1)を通過した動作信号を、所定時間の間遅延させる第１遅延器(DY1)と、遅延された信号Ａ１の上昇エッジをデータ入力し、次の動作信号の下降エッジをクロック入力するＤ型フリップフロップ（Ｆ／Ｆ１）と、から構成する。
【００１６】
前記の第２判断手段２７Ｂは、前記の入力ゲート手段(AND1)を通過した動作信号を反転させるインバーター(INV1)と、インバーティングされた信号を所定時間の間遅延させる第２遅延器(DY2)と、遅延された信号Ｂ１の上昇エッジをデータ入力し、次の動作信号の上昇エッジをクロック入力するＤ型フリップフロップ（Ｆ／Ｆ２）と、から構成する。
【００１７】
前記の第１遅延器(DY1)または第２遅延器(DY2)は、図３に示すように、入力信号を反転させるインバーター(INV4)、該インバーター(INV4)の出力信号がゲートに印加され、ソースが電源電圧に連結されたＰＭＯＳトランジスタＰ１１、前記インバーター(INV4)の出力信号がゲートに印加され、ソースが接地に連結されたＮＭＯＳトランジスタＮ１１、ゲートが接地に連結され、ソースがＰ１１のドレインに連結され、ドレインがＮ１１のドレインに連結されたＰＭＯＳトランジスタＰ１２、Ｎ１１のドレイン出力信号がゲートに印加され、ソースが電源電圧に連結されたＰＭＯＳトランジスタＰ１３、Ｎ１１のドレイン出力信号がゲートに印加され、ソースが接地に連結されたＮＭＯＳトランジスタＮ１３、Ｎ１１のドレイン出力信号がゲートに連結され、ソースがＮ１３のドレインに連結され、ドレインがＰ１３のドレインに連結されたＮＭＯＳトランジスタＮ１２、及びＮ１２のドレイン出力信号を反転させるインバーター(INV5)から構成される。
本発明による遅延器は、Ｐ１２とＮ１２とのターンオン抵抗値の設定により遅延時間の調整が可能になる。
【００１８】
図４は、本発明による動作周期検出手段２７の動作タイミングを示している。半導体メモリ装置の外部から印加されたローアドレスストローブ信号(RASB)は、上限検出信号(φDET)のアクティブ区間で入力ゲート手段(AND1)を通過する。それ以外は遮断される。
【００１９】
入力ゲート手段を通過した信号は、第１遅延器(DY1)により所定時間（td1)だけ遅延され、Ａ１信号に出力される。Ａ１信号は、ＲＡＳＢ信号の下降エッジでＦ／Ｆ１にデータ入力されラッチされる。
従って、現在のＲＡＳＢの上昇エッジから一定時間の間遅延されたＡ１信号の上昇エッジより次のＲＡＳＢの下降エッジが遅く表れると（実線波形）、Ｆ／Ｆ１にはハイ状態がラッチされるので、Ａ２信号がハイ状態となって正常的な動作が進行される。一方、半導体装置の動作周期が短くなり、Ａ１信号の上昇エッジより次のＲＡＳＢの下降エッジが早く表れると（点線波形）、Ｆ／Ｆ１にはロー状態がラッチされるので、Ａ２信号がロー状態となってＲＡＳＢ信号が電荷ポンピング手段１０に印加されることを遮断する。
【００２０】
また、入力ゲート手段(AND1)を通過した信号はインバーター(INV1)を経て、第２遅延器(DY2)により所定時間(td3)だけ遅延され、Ｂ１信号に出力される。Ｂ１信号は、ＲＡＳＢ信号の上昇エッジでＦ／Ｆ２にデータ入力されラッチされる。従って、現在のＲＡＳＢの下降エッジから一定時間の間遅延されたＢ１信号の上昇エッジより現在のＲＡＳＢの上昇エッジが遅く表れると（実線波形）、Ｆ／Ｆ２にはハイ状態がラッチされるので正常的な動作が進行される。一方、半導体装置の動作周期が短くなってＢ１信号の上昇エッジより現在のＲＡＳＢの上昇エッジが早く表れると（点線波形）、Ｆ／Ｆ２にはロー状態がラッチされるので、ＲＡＳＢ信号が電荷ポンピング手段１０に印加されることを遮断する。
【００２１】
【発明の効果】
上述のごとく、本発明の高電圧発生回路は、高電圧が所定レベル以上に高い状態で、半導体装置の動作周期が短くなると、電荷ポンピング回路動作を中断させ、高速動作に必要以上に高電圧が増加することを防止できるので、半導体装置の信頼性を向上させ得る。
【図面の簡単な説明】
【図１】  本発明による半導体装置の高電圧発生回路の構成を示したブロック図である。
【図２】  図１の動作周期検出手段の構成を示したブロック図である。
【図３】  図２の遅延器の構成を示した回路図である。
【図４】  本発明の検出手段動作を説明するためのタイミング図である。
【図５】  従来半導体装置の高電圧発生回路の構成を示したブロック図である。
【図６】  図５のクランプ手段の構成を示した回路図である。
【符号の説明】
１０：電荷ポンピング手段
１１：第１ポンピング手段
１２：第２ポンピング手段
１３：第１電圧レベル検出手段
１５：クランプ手段
２０：検出手段
２７：動作周期検出手段
２８：ゲート手段
【図１】
0003801760.tif 000002
【図２】
0003801760.tif 000003
【図３】
0003801760.tif 000004
【図４】
0003801760.tif 000005
【図５】
0003801760.tif 000006
【図６】
0003801760.tif 000007