(57)【特許請求の範囲】
【請求項１】
パストランジスタ及びストレージキャパシタからなるメモリセルと、対応するメモリセルに接続されたビット線と、ビット線の電位差を感知・増幅するためのセンスアンプとを有する半導体メモリ装置において、
チップ外部から印加される電源電圧を昇圧する昇圧手段と、
ビット線に接続され、ストレージキャパシタが放電された後に当該ストレージキャパシタを充電する再充電手段と、
レベルシフトされた第１制御信号がゲートに接続されて、電源電圧を再充電手段へ伝達する第１のｐ形ＭＯＳトランジスタからなる第１プルアップ手段と、
レベルシフトされた第２制御信号がゲートに接続されて、昇圧手段からの昇圧電圧を再充電手段へ伝達する第２のｐ形ＭＯＳトランジスタからなる第２プルアップ手段と、
昇圧手段からの昇圧電圧を動作電源として、第１プルアップ手段を制御する前記レベルシフトされた第１制御信号を生成する第１プルアップ制御手段と、
昇圧手段からの昇圧電圧を動作電源として、第２プルアップ手段を制御する前記レベルシフトされた第２制御信号を生成する第２プルアップ制御手段と、を備え、
前記第１及び第２のｐ形ＭＯＳトランジスタは前記再充電手段への共通ノードに接続され、
再充電時には、第１制御信号が第１のｐ形ＭＯＳトランジスタをＯＮにして電源電圧を再充電手段へ伝達した後、第１制御信号が第１のｐ形ＭＯＳトランジスタをＯＦＦにするのに同期して第２制御信号が第２のｐ形ＭＯＳトランジスタをＯＮにして昇圧電圧を再充電手段へ伝達することを特徴とする半導体メモリ装置。
【請求項２】
１トランジスタ・１キャパシタ形のメモリセルを有し、ビット線の電位差をｎ形ラッチ及びｐ形ラッチを用いたセンスアンプにより感知・増幅するようになった半導体メモリ装置において、
センスアンプの増幅動作に際してｐ形ラッチへの共通ソースノードに電源電圧を供給するためのｐ形ＭＯＳトランジスタからなる第１プルアップトランジスタと、
この第１プルアップトランジスタのＯＮタイミングを制御する第１プルアップ制御回路と、
電源電圧を昇圧回路にて昇圧して得られる昇圧電圧を読出動作終了後にｐ形ラッチへの前記共通ソースノードに供給するためのｐ形ＭＯＳトランジスタからなる第２プルアップトランジスタと、
この第２プルアップトランジスタのＯＮタイミングを制御する第２プルアップ制御回路とを備え、
第１プルアップ制御回路は、ソースに昇圧電圧を受け、またゲートが互いのドレインに接続された２つのｐ形ＭＯＳトランジスタと、これらｐ形ＭＯＳトランジスタの各ドレインと接地電圧端との間にチャネルがそれぞれ設けられ、ゲートにセンスアンプのｎ形ラッチ動作後にエネーブルされる第１制御信号とその反転信号をそれぞれ受ける２つのｎ形ＭＯＳトランジスタと、から構成され、一方のｐ形ＭＯＳトランジスタとｎ形ＭＯＳトランジスタとの接続点が第１プルアップトランジスタのゲートに接続されて第１プルアップトランジスタを制御し、
第２プルアップ制御回路は、ソースに昇圧電圧を受け、またゲートが互いのドレインに接続された２つのｐ形ＭＯＳトランジスタと、これらｐ形ＭＯＳトランジスタの各ドレインと接地電圧端との間にチャネルがそれぞれ設けられ、第１制御信号のディスエーブルに同期してエネーブルされる第２制御信号とその反転信号をそれぞれ受ける２つのｎ形ＭＯＳトランジスタと、から構成され、一方のｐ形ＭＯＳトランジスタとｎ形ＭＯＳトランジスタとの接続点が第２プルアップトランジスタのゲートに接続されて第２プルアップトランジスタを制御するようになっていることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は低電源電圧を使用する高集積半導体メモリ装置に関し、中でも特に、メモリセルから読出されたデータの電圧を増幅し、データの読出しにより放電されたメモリセルのキャパシタを再充電するンスアンプ及び再充電回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化が急速に進むにつれ、使用される電源電圧も低いものを用いる必要がでてきている。すなわち、制限されたチップ面積内により多い情報を記憶するための高集積化に伴い、ＭＯＳトランジスタなどのゲート酸化膜が薄くなり、しかも信号伝導線の間隔も狭くなるなどの構成要素についての縮小微細化のために、それに適した電源電圧を設定する必要があり、例えば、６４Ｍｂｉｔ級のダイナミックＲＡＭにおいては、１．５Ｖ程度の低電源電圧を使用することが不可欠となっている。
【０００３】
このような低電源電圧の使用のために、読出動作後にメモリセルから放電された電荷のリフレッシュ、又は再充電を行うに必要な充電電圧のレベルの不安定化と、それに伴うＣＭＯＳ形の半導体メモリ装置の固有特性であるα粒子によるソフトエラー率（soft-error  rate）の増加が予想される。また、電源電圧と接地電圧との間の電位差が減少するため、メモリセルに記憶されたデータをセンスアンプによりビット線に電圧展開する過程において、電源電圧が十分にビット線に伝達されないと、センシングマージンが低下して正確なデータを読取ることができなくなる可能性がある。このことは、特にメモリセルにデータ“１”が記憶されている場合により深刻となる。
【０００４】
例えば、ダイナミックＲＡＭにおいてメモリセルのストレージキャパシタにデータ“１”が記憶されている場合、センスアンプの動作によって一対のビット線がそれぞれ電源電圧と接地電圧とに遷移しつつ電荷配分が行われる。十分に増幅されたビット線上の電圧が入出力線に伝達された後は、放電されたメモリセルのキャパシタを再び充電する。このとき、電源電圧のレベルが低いと再充電に必要な十分なビット線の電圧を確保し難くなる。その結果、メモリセルのストレージキャパシタに貯蔵される電荷量が十分でなくなり、ソフトエラーに対する防護機能が低下する。
【０００５】
これを補うための従来技術の例として、本願出願人による米国特許出願４，８５５，６２８号に開示されたセンスアンプ及びその周辺回路を図４に示す。同図において、ｎ形ＭＯＳトランジスタ２０とｎ形ＭＯＳトランジスタ２１とから構成されたｎ形ラッチ、及び、ｐ形ＭＯＳトランジスタ２８とｐ形ＭＯＳトランジスタ２９とから構成されたｐ形ラッチは、ビット線の電圧を感知・増幅するためのセンスアンプとして動作する。また、ｎ形ＭＯＳトランジスタ２５、２６、２７は、ビット線ＢＬ及びビット線バーＢＬを基準電圧Ｖｒｅｆレベルにプリチャージし且つ等化する。そして、ｎ形ＭＯＳトランジスタ３１、３２とｎ形ＭＯＳキャパシタ３３、３４とは、メモリセルに充電される電圧レベルを電源電圧Ｖｃｃレベルより高い電圧Ｖｃｃ＋αレベル（このレベルは、ソフトエラーによる電荷の損失を考慮したものである）に高めるための手段である。
【０００６】
次に、図５に示すタイミング図を参照して図４に示した従来例の動作状態を説明する。メモリセル１にデータ“１”が記憶されていると仮定する。このときチップがアクティブ状態、すなわち、行アドレスストローブ信号バーＲＡＳが論理“ロウ”に活性化されると、行アドレスにより選択されたワード線が活性化され、メモリセルに記憶された電荷とビット線ＢＬ及びバーＢＬの電荷との間で電荷配分が行われ始める。
【０００７】
その後、制御信号φ１が論理“ハイ”になることにより、ｎ形ラッチが動作する。すると、ビット線バーＢＬの電圧が接地電圧０Ｖのレベルになる。一定時間後に制御信号φ２が論理“ロウ”、制御信号φ３が論理“ハイ”になると、ｐ形ＭＯＳトランジスタ３０がＯＮとなることによりｐ形ラッチが動作するようになっている。それにより、ビット線ＢＬが電源電圧Ｖｃｃレベルに上昇し始める。
【０００８】
その後、行アドレスストローブ信号バーＲＡＳが論理“ハイ”に非活性化されてプリチャージサイクルに入ると、制御信号φ２は論理“ハイ”になり、制御信号φ３は論理“ロウ”になる。したがって、ノード３９によりｐ形ＭＯＳトランジスタ３０がＯＦＦとなる。次いで、制御信号φ４が論理“ハイ”になると、ｎ形ＭＯＳキャパシタ３３、３４によりノード４１が電圧Ｖｃｃ＋αレベルに上昇し、この電圧Ｖｃｃ＋αが、メモリセルのパストランジスタ１０を通じてストレージキャパシタ１４に伝達され、該キャパシタが充電される。
【０００９】
図４に示したような従来の構成では、メモリセルに記憶されるデータの電圧レベルを高めるために、ｎ形ＭＯＳキャパシタ３３、３４を使用している。しかし、このｎ形ＭＯＳキャパシタ３３、３４はすべてのセンスアンプに対してそれぞれ必要となるので、メモリ装置の高集積化に影響する要素になり易い。さらに、高集積のダイナミックＲＡＭなどにおいては、ビット線のキャパシタンスが増加する傾向にあるので、このようなビット線に十分な電圧、例えば電圧Ｖｃｃ＋αレベルを十分に印加するためには、前記昇圧用のＭＯＳキャパシタのサイズを大きくしなければならなくなる。これも、専有面積の増加を招いて高集積化に影響する要素になり易いためあまり好ましいものではない。
【００１０】
【発明が解決しようとする課題】
したがって本発明の目的は、面積増加を招くことがなく高集積化に適し、メモリセルに十分な電荷を供給できる低電源電圧を使用した高集積半導体メモリ装置を提供することにある。また、本発明の目的は、ソフトエラーに対してより安定的となった低電源電圧を用いた高集積半導体メモリ装置の提供にある。さらに本発明の目的は、低電源電圧であっても十分なセンシングマージンを有し、再充電に必要な十分な電圧を供給し得る高集積半導体メモリ装置の提供にある。
【００１１】
【課題を解決するための手段】
このような目的を達成するために本発明は、パストランジスタ及びストレージキャパシタからなるメモリセルと、対応するメモリセルに接続されたビット線と、ビット線の電位差を感知・増幅するためのセンスアンプとを有する半導体メモリ装置において、チップ外部から印加される電源電圧を昇圧する昇圧手段と、ビット線に接続され、ストレージキャパシタが放電された後に当該ストレージキャパシタを充電する再充電手段と、レベルシフトされた第１制御信号がゲートに接続されて、電源電圧を再充電手段へ伝達する第１のｐ形ＭＯＳトランジスタからなる第１プルアップ手段と、レベルシフトされた第２制御信号がゲートに接続されて、昇圧手段からの昇圧電圧を再充電手段へ伝達する第２のｐ形ＭＯＳトランジスタからなる第２プルアップ手段と、昇圧手段からの昇圧電圧を動作電源として、第１プルアップ手段を制御する前記レベルシフトされた第１制御信号を生成する第１プルアップ制御手段と、昇圧手段からの昇圧電圧を動作電源として、第２プルアップ手段を制御する前記レベルシフトされた第２制御信号を生成する第２プルアップ制御手段と、を備え、前記第１及び第２のｐ形ＭＯＳトランジスタは前記再充電手段への共通ノードに接続され、再充電時には、第１制御信号が第１のｐ形ＭＯＳトランジスタをＯＮにして電源電圧を再充電手段へ伝達した後、第１制御信号が第１のｐ形ＭＯＳトランジスタをＯＦＦにするのに同期して第２制御信号が第２のｐ形ＭＯＳトランジスタをＯＮにして昇圧電圧を再充電手段へ伝達することを特徴としている。
【００１２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
【００１３】
図１に示す実施例回路は、パストランジスタ６４、６６とストレージキャパシタ６５、６７とからなるメモリセルと、ｎ形ＭＯＳトランジスタ７１、７２、７３から構成されるプリチャージ及び等化回路と、ｎ形ＭＯＳトランジスタ６８、６９、７０からなるｎ形ラッチ（ｎ形センスアンプ）と、ｐ形ＭＯＳトランジスタ６２、６３からなるｐ形ラッチ（ｐ形センスアンプ）と、伝達ゲート７４、７５とを有している。これらの構成は、図４に示した回路構成と同様である。そして、ｎ形ラッチのプルダウンノード７７と接地電圧端との間に接続されるｎ形ＭＯＳトランジスタ７０のゲートには、制御信号φ６が印加される。また、プリチャージ及び等化回路を構成するｎ形ＭＯＳトランジスタ７１、７２、７３のゲートには共通に制御信号φ９が印加され、さらにｎ形ＭＯＳトランジスタ７２、７３に対しては基準電圧Ｖｒｅｆが供給される。
【００１４】
ｐ形ラッチは、読出動作後にはメモリセルのストレージキャパシタ６５（６７）を再充電するための再充電手段としての機能も有している。このｐ形ラッチを構成するｐ形ＭＯＳトランジスタ６２、６３の共通ソースノード７６は、電源電圧プルアップ手段（第１プルアップ手段）として使用されるｐ形ＭＯＳトランジスタ５０を通じて電源電圧Ｖｃｃ端に接続されており、さらにこの共通ソースノード７６は、昇圧電圧プルアップ手段（第２プルアップ手段）として使用されるｐ形ＭＯＳトランジスタ５１を通じて昇圧電圧Ｖｐｐ端にも接続されている。電源電圧プルアップ用のｐ形ＭＯＳトランジスタ５０のゲートは電源電圧プルアップ制御回路（第１プルアップ制御手段）８０の出力を受けており、また、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５１のゲートは昇圧電圧プルアップ制御回路（第２プルアップ制御手段）８１の出力を受けている。
【００１５】
電源電圧プルアップ制御回路８０は、昇圧電圧Ｖｐｐ端に各ソースが接続され、ゲートが互いのドレインに接続されてラッチ形に構成されたｐ形ＭＯＳトランジスタ５２、５３と、これらｐ形ＭＯＳトランジスタ５２、５３の各ドレインと接地電圧端との間にそれぞれ接続されたｎ形ＭＯＳトランジスタ５４、５５とから構成されている。さらに、ｎ形ＭＯＳトランジスタ５４のゲートには制御信号φ７が印加され、ｎ形ＭＯＳトランジスタ５５のゲートには、インバータ５６を介して制御信号φ７の反転信号が印加される。そして、ｐ形ＭＯＳトランジスタ５３とｎ形ＭＯＳトランジスタ５５との接続点が出力ノード７８とされ、ｐ形ＭＯＳトランジスタ５０のゲートに接続されている。
【００１６】
昇圧電圧プルアップ制御回路８１は、各ソースが昇圧電圧Ｖｐｐ端に接続され、ゲートが互いのドレインに接続されてラッチ形に構成されたｐ形ＭＯＳトランジスタ５７、５８と、これらｐ形ＭＯＳトランジスタ５７、５８の各ドレインと接地電圧端との間にそれぞれ接続されたｎ形ＭＯＳトランジスタ５９、６０とから構成されている。さらに、ｎ形ＭＯＳトランジスタ６０のゲートには制御信号φ８が印加され、ｎ形ＭＯＳトランジスタ５９のゲートには、インバータ６１を介して制御信号φ８の反転信号が印加される。そして、ｐ形ＭＯＳトランジスタ５７とｎ形ＭＯＳトランジスタ５９との接続点が出力ノード７９とされ、ｐ形ＭＯＳトランジスタ５１のゲートに接続されている。
【００１７】
昇圧電圧Ｖｐｐを発生する回路例について図２に示す。この回路は、図示せぬ所定の発振器（オシレータ）から出力されるクロック信号φＯＳＣ（電源電圧Ｖｃｃのレベルをもつ）を入力とし、電源電圧Ｖｃｃを昇圧電圧Ｖｐｐに変化させ出力する。このような昇圧回路の例については、本願出願人による韓国特許出願９１−１９７４０号、９１−２０１３７号、９１−２２１０８号、あるいは９２−１１２４２号に開示されている。本発明においては、この中のいずれを使用しても目的を達成するには十分である。
【００１８】
次に、図１に示した実施例と図３に示す動作状態のタイミング図とを参照して本発明による感知・増幅及び再充電動作について説明する。尚、ストレージキャパシタ６５はデータ“１”を記憶しているものとする。
【００１９】
行アドレスストローブ信号バーＲＡＳが論理“ロウ”のアクティブサイクルに入ると、選択されたワード線ＷＬ１が駆動されて電圧Ｖｐｐ＋Ｖｔレベルになる。ここで、Ｖｐｐは図２に示した昇圧回路から出力される昇圧電圧であり、ＶｔはＭＯＳトランジスタのしきい電圧である。このようにワード線ＷＬ１の電圧が上昇した後、ビット線ＢＬとストレージキャパシタ６５との間で時間ｔ６〜ｔ７の間に電荷配分の動作が行われる。次いで、制御信号φ６が論理“ハイ”になると、ｎ形ＭＯＳトランジスタ７０がＯＮとなることにより、ｎ形ＭＯＳトランジスタ６８、６９が動作して感知動作が行なわれる。その後、時点ｔ８で制御信号φ７が論理“ロウ”にエネーブルされると電源電圧プルアップ制御回路８０の出力ノード７８が論理“ロウ”になり、それに従ってｐ形ＭＯＳトランジスタ５０がＯＮとなることにより、ビット線ＢＬの電圧は上昇していく。そしてデータが読出される。
【００２０】
その後、行アドレスストローブバーＲＡＳが論理“ハイ”になってプリチャージサイクルに入ると、制御信号φ７は論理“ハイ”にディスエーブルされ、これに同期して制御信号φ８は論理“ロウ”にエネーブルされる（時点ｔ９）。すると、昇圧電圧プルアップ制御回路８１の出力ノード７９が論理“ロウ”になってｐ形ＭＯＳトランジスタ５１をＯＮとする。したがって、昇圧電圧Ｖｐｐがｐ形ＭＯＳトランジスタ５１のチャネルを通じてビット線ＢＬに伝達される。
【００２１】
電源電圧プルアップ制御回路８０は、制御信号φ７が論理“ハイ”になった後には、出力ノード７８が昇圧電圧Ｖｐｐのレベルにあるので、ｐ形センスアンプ６２、６３の共通ソースノード７６が昇圧電圧Ｖｐｐレベルに上昇した場合でも、電源電圧プルアップ用のｐ形ＭＯＳトランジスタ５０をＯＦＦの状態に維持する。また、昇圧電圧プルアップ制御回路８１は、所定の時間が経って制御信号φ８が論理“ハイ”になると、出力ノード７９の電圧が昇圧電圧Ｖｐｐレベルとなるので、昇圧電圧プルアップ用のｐ形ＭＯＳトランジスタ５１をＯＦＦの状態に維持する。
【００２２】
そして、メモリセルのストレージキャパシタ６５に昇圧電圧Ｖｐｐレベルの再充電電圧が伝達された後には、選択されたワード線ＷＬ１の電圧は論理“ロウ”の状態になる（時点ｔ１０）。また、以上の後にプリチャージ及び等化制御信号φ９が論理“ハイ”になってビット線ＢＬ及びビット線バーＢＬが基準電圧Ｖｒｅｆにプリチャージ・等化される。
【００２３】
【発明の効果】
以上述べてきたように本発明は、第１プルアップ手段及び第１プルアップ制御手段によりほぼ損失なく電源電圧のレベルをビット線に伝えられるので、十分なセンシングマージンを得られるようになる。また、昇圧回路による昇圧電圧を利用してデータの感知及び再充電に必要な回路を構成し、従来のようにキャパシタを用いる必要をなくしたことにより、低電源電圧でもソフトエラーに対する十分な電荷をメモリセルのキャパシタに与えられる一方で回路専有面積を抑えることができ、半導体メモリ装置の集積度を更に向上させられるという効果がある。さらに、第１のｐ形ＭＯＳトランジスタをＯＦＦにした後、第２のｐ形ＭＯＳトランジスタをＯＮにして第２プルアップ手段が昇圧電圧を再充電手段へ供給している間、第１プルアップ制御手段の生成する第１制御信号が昇圧電圧のレベルにあるので、再充電手段への共通ソースノードが昇圧電圧レベルに上昇した場合でも、第１のｐ形ＭＯＳトランジスタをＯＦＦの状態に維持することが出来る。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体メモリ装置の要部回路図。
【図２】図１に示した昇圧電圧Ｖｐｐを発生する回路の一例を示す回路図。
【図３】図１に示した回路の動作状態を示すタイミング図。
【図４】従来技術による半導体メモリ装置の要部回路図。
【図５】図４に示した回路の動作状態を示すタイミング図。
【符号の説明】
５０  第１プルアップ手段
５１  第２プルアップ手段
６２、６３  ｐ形ラッチ
６８、６９  ｎ形ラッチ
８０  第１プルアップ制御手段
８１  第２プルアップ制御手段
φ７  第１制御信号
φ８  第２制御信号
ＢＬ  ビット線
Ｖｃｃ  電源電圧
Ｖｐｐ  昇圧電圧
【図１】
0003786977.tif 000002
【図２】
0003786977.tif 000003
【図３】
0003786977.tif 000004
【図４】
0003786977.tif 000005
【図５】
0003786977.tif 000006