(57)【特許請求の範囲】
【請求項１】
ボンディングワイヤの寄生インダクタンスを、高周波信号を取り扱う半導体集積回路の回路構成素子として使用した半導体集積回路において、
前記ボンディングワイヤは、パッケージの対向する側辺に配置されて並列接続された複数のボンディングワイヤからなる
ことを特徴とする半導体集積回路。
【請求項２】
ボンディングワイヤの寄生インダクタンスと該ボンディングワイヤに接続されたパッケージのリード端子の寄生インダクタンスを、高周波信号を取り扱う半導体集積回路の回路構成素子として使用した半導体集積回路において、
前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子は、パッケージの対向する側辺に配置されて並列接続された複数のボンディングワイヤとリード端子からなる
ことを特徴とする半導体集積回路。
【請求項３】
前記ボンディングワイヤ、又は前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子は、偶数本である
ことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記ボンディングワイヤの寄生インダクタンス、又は前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子の寄生インダクタンスは、共振回路を構成してなる
ことを特徴とする請求項１，２又は３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パッケージのリード端子に寄生するインダクタンス、ボンディングワイヤに寄生するインダクタンスを、回路を構成する素子として利用した半導体集積回路に関する。
【０００２】
【従来の技術】
UHF 帯以上の高周波信号を扱う集積回路では、リード端子の寄生インダクタンス、ボンディングワイヤの寄生インダクタンスを共振回路等の回路の構成素子として積極的に利用することがある。
【０００３】
このように、リード端子とボンディングワイヤの寄生インダクタンスを利用する場合に、パッケージの一方の側辺に配置された１本ないしは複数本のリード端子とボンディングワイヤが用いられていた。この場合に、寄生インダクタンスの値にはパッケージの組み立てに起因するばらつきが生じていた。半導体集積回路の組み立て工程において、ペレットをフレームにマウントする際に機械的な精度により所望のマウントポイントに対してＸ方向、Ｙ方向あるいは回転方向にマウントズレが生じる場合があった。また、ペレットとフレームとの間でボンディングワイヤを接続する際にボンディングポイントにズレが生じる場合があった。これにより、寄生インダクタンスとなるボンディングワイヤの長さや、リード端子の寄生インダクタンス成分となる長さにズレが生じ、寄生インダクタンスの値をばらつかせていた。この寄生インダクタンスのばらつきの増減は、寄生インダクタンスとして利用するリード端子やボンディングワイヤがパッケージの一方の側辺に配置されていたため、増加する方向あるいは減少する方向の一方向となっていた。
【０００４】
例えば、２本のリード端子とボンディングワイヤにおいて、１本のリード端子の寄生インダクタンスを一律L1、１本のボンディングワイヤの寄生インダクタンスを一律L2とし、ボンディングワイヤの寄生インダクタンスL2の増減の係数を
α(0<α≦1)とすると、２本のリード端子とボンディングワイヤの寄生インダクタンスを合わせた合成インダクタンスLは、以下に示す式で表される。
【０００５】
【数１】
L=((L1+L2)+(±α*L2))*((L1+L2)+(±α*L2))/(2*((L1+L2)+(±α*L2)))
=((L1+L2)+(±α*L2))/2
=(L1+L2)/2±(α*L2)/2  ……式(1)
上式から、合成インダクタンスLには、±(α*L2)/2のズレが生じすることになる。
【０００６】
このインダクタンス成分のズレは共振周波数の変動幅を大きくし、信号の周波数がより高くなると、共振周波数のズレ等により製品の歩留まりが急激に低下するおそれがあった。
【０００７】
【発明が解決しようとする課題】
以上説明したように、リード端子、ボンディングワイヤの寄生インダクタンスを回路の構成素子として利用した従来の半導体集積回路にあっては、寄生インダクタンスとして利用するリード端子、ボンディングワイヤは、半導体集積回路のパッケージの一方の側辺に配置されたリード端子ならびにボンディングワイヤを用いていた。このため、寄生インダクタンスの値には、パッケージの組み立てに起因したばらつきが生じるといった不具合を招いていた。
【０００８】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、回路構成素子として利用されるリード端子、ボンディングワイヤの寄生インダクタンスのばらつきを抑制し得る半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ボンディングワイヤの寄生インダクタンスを、高周波信号を取り扱う半導体集積回路の回路構成素子として使用した半導体集積回路において、前記ボンディングワイヤは、パッケージの対向する側辺に配置されて並列接続された複数のボンディングワイヤからなることを特徴とする。
【００１０】
第２の手段は、ボンディングワイヤの寄生インダクタンスと該ボンディングワイヤに接続されたパッケージのリード端子の寄生インダクタンスを、高周波信号を取り扱う半導体集積回路の回路構成素子として使用した半導体集積回路において、前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子は、パッケージの対向する側辺に配置されて並列接続された複数のボンディングワイヤとリード端子からなることを特徴とする。
【００１１】
第３の手段は、前記第１又は第２の手段において、前記ボンディングワイヤ、又は前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子は、偶数本であることを特徴とする。
【００１２】
第４の手段は、前記第１，２又は３の手段において、前記ボンディングワイヤの寄生インダクタンス、又は前記ボンディングワイヤと該ボンディングワイヤに接続された前記リード端子の寄生インダクタンスは、共振回路を構成してなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１４】
図１はこの発明の一実施形態に係る半導体集積回路の構成を示す図である。
【００１５】
図１において、この実施形態の半導体集積回路は、この発明をリードレスの半導体集積回路に適用して、ボンディングワイヤの寄生インダクタンスを回路、例えば直列共振回路のインダクタンスとして利用したものである。リードレスのパッケージ１に実装されたペレット２には、ペレット２の内部の回路構成素子としてＦＥＴ（電界効果トランジスタ）３とこのＦＥＴ３に接続された容量（Ｃｘ）４が形成され、この容量４はペレット２の対向する側辺に配置形成された一対の電極パッド５にそれぞれ接続され、それぞれの電極パッド５には対応するボンディングワイヤ６の一端が接続され、それぞれのボンディングワイヤ６の他端はパッケージの対応する電極７に接続されている。このような構成において、ペレット内部の回路構成素子のＦＥＴ３と容量４に対して、一対のボンディングワイヤ６の寄生インダクタンスが並列接続されて直列共振回路が構成されており、この共振回路の等価回路は図２に示すように表される。
【００１６】
このような実施形態においては、共振回路を構成する寄生インダクタンスとなる一対のボンディングワイヤ６はペレット２の対向する側辺に分割して配置されているので、ペレットをマウントする組み立て工程時のペレットのＸ方向、Ｙ方向、回転方向の位置ズレに対して、ボンディングワイヤ６の長さ、すなわちボンディングワイヤの寄生インダクタンスの値の増減方向は相反することになる。したがって、一対のボンディングワイヤ６の寄生インダクタンスを合成した合成インダクタンスのズレは従来に比べて抑制され、寄生インダクタンスのばらつきを抑えることができる。この結果、共振回路の共振周波数の変動幅も従来に比べて低減することができる。
【００１７】
図３はこの発明の他の実施形態に係る半導体集積回路の構成を示す図である。
【００１８】
図３において、この実施形態の特徴とするところは、この発明をリード端子付きの半導体集積回路に適用して、ボンディングワイヤの寄生インダクタンスとリード端子の寄生インダクタンスを回路、例えば直列共振回路のインダクタンスとして利用したものであり、図１に示す構成に比べて、それぞれのボンディングワイヤ６の他端がパッケージ１の対応するリード端子８に接続されて、図４の等価回路に示すように共振回路を構成したことにある。
【００１９】
このような実施形態において、従来の技術の欄で説明したと同様にして合成インダクタンスを求めると、以下に示す式で表される。
【００２０】
【数２】
L=((L1+L2)+αL2)*((L1+L2)-α*L2)/(((L1+L2)+α*L2)+((L1+L2)-α*L2))
=((L1+L2)2-(α*L2)2)/(2*(L1+L2))
=((L1+L2)/2-(α*L2)2)/(2*(L1+L2))   ……式(2)
上式から、合成インダクタンスのズレは、-(α*L2)2)/(2*(L1+L2))に抑えることができ、前述した式(1)のズレに比べて低減することが可能となる。
【００２１】
例えば、２組のリード端子の寄生インダクタンスとボンディングワイヤの寄生インダクタンスとMIM キャパシタを用いた共振回路の組み立てばらつきによる共振周波数（fo=1/(2π√(LC)）の変動幅を、前述した式(1)で表される合成インダクタンスLと、上記実施形態の式(2)で表される合成インダクタンスLを参照して比較する。ここで、MIMキャパシタのキャパシタンスを0.5(pF)、リード端子の寄生インダクタンス、ボンディングワイヤの寄生インダクタンスをそれぞれ0.6(nH）、.8(nH)（この値はSSOP-8パッケージで一般的に使用されている値である）、係数αを0.3とする。このよう場合に、従来の式(1)で表される合成インダクタンスLを用いると、最小（fomin）、最大（fomax）の共振周波数は以下に示すように算出され、所望の共振周波数に対するズレは、以下に示すように8.8%程度となる。
【００２２】
【数３】
fo（所望周波数）=1/(2*π*√(((L1+L2)/2)*C))=8.51GHz
fomax（最大周波数）=1/(2*π*√((((L1+L2)-α*L2)/2)*C))=9.35GHz
fomin（最小周波数）=1/(2*π*√((((L1+L2)+α*L2)/2)*C))=7.86GHz
周波数誤差=(fomax-fomin)/2/fo*100=8.8%
これに対して、上記実施形態においては、式(2)で表される合成インダクタンスLを用いると、最小（fomin）、最大（fomax）の共振周波数は以下に示すように算出され、所望の共振周波数に対するズレは、以下に示すように1.5%程度となる。
【００２３】
【数４】
fo（所望周波数）=1/(2*π*√(((L1+L2)/2)*C))=8.51GHz
fomax（最大周波数）=1/(2*π*√(((L1+L2)/2-(α*L2)2/(2*(L1+L2)))*C))=8.64
GHzfomin（最小周波数）=1/(2*π*√(((L1+L2)/2)*C))=8.51GHz
周波数誤差=(fomax-fomin)/fo*100=1.5%
このように、上記実施形態においては、リード端子とボンディングワイヤの寄生インダクタンスを合わせた合成インダクタンスのばらつきを抑制して、共振周波数の変動幅を従来に比べて大幅に抑制することが可能となる。
【００２４】
図５はこの発明の他の実施形態に係る半導体集積回路の構成を示す図である。
【００２５】
図５において、この実施形態の特徴とするところは、図１に示す実施形態に比べて、更にもう一対のボンディングワイヤ９の寄生インダクタンスを利用したことにあり、それぞれのボンディングワイヤ９の一端はペレット２の対応する電極１０に接続され、それぞれのボンディングワイヤ９の他端はパッケージ１の対応する電極１１に接続され、共振回路は図６の等価回路に示すように構成され、他の構成は図１と同様である。
【００２６】
このような実施形態においても、上記実施形態と同様の効果を得ることができる。
【００２７】
なお、この発明は、上記実施形態に限定されることはなく、寄生インダクタンスとして利用するボンディングワイヤ、リード端子の数、寄生インダクタンスを利用する回路構成、ペレットの実装形態に制約を与えるものではない。
【００２８】
【発明の効果】
以上説明したように、この発明によれば、パッケージの対向する側辺に配置されて並列接続された複数のボンディングワイヤ又は複数のボンディングワイヤとリード端子の寄生インダクタンスを利用するようにしたので、半導体集積回路の組み立てに起因する寄生インダクタンスのばらつきを抑制することができる。この結果、共振周波数の変動幅を抑制することが可能となり、製品の歩留まりの低下を抑えることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路の構成を示す図である。
【図２】図１の共振回路の等価回路を示す図である。
【図３】この発明の他の実施形態に係る半導体集積回路の構成を示す図である。
【図４】図３の共振回路の等価回路を示す図である。
【図５】この発明の他の実施形態に係る半導体集積回路の構成を示す図である。
【図６】図５の共振回路の等価回路を示す図である。
【符号の説明】
１  パッケージ
２  ペレット
３  ＦＥＴ
４  容量
５，１０  電極パッド
６，９  ボンディングワイヤ
７，１１  パッケージの電極
８  リード端子
【図１】
0003850585.tif 000002
【図２】
0003850585.tif 000003
【図３】
0003850585.tif 000004
【図４】
0003850585.tif 000005
【図５】
0003850585.tif 000006
【図６】
0003850585.tif 000007