(57)【特許請求の範囲】
【請求項１】
複数の単位抵抗を直列接続した抵抗回路と、その両端に印加された第１、第２の基準電圧とを用いて、Ｄ／Ａ変換コードからＤ／Ａ変換された電圧と、前記抵抗回路で分割された複数の電圧とをそれぞれ出力するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換された電圧とアナログ入力電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に応じて、前記Ｄ／Ａ変換コードの所定の１ビット分のデータを決定するデータ決定手段と、
このデータ決定手段を前記Ｄ／Ａ変換コードの最上位ビットから最下位ビットまでの各ビットに対して繰り返し適用することにより、最終的に決定された前記Ｄ／Ａ変換コードを前記Ｄ／Ａ変換回路に出力し、かつ、前記Ｄ／Ａ変換コードをＡ／Ｄ変換データとして保持するＡ／Ｄ変換制御回路と、
前記複数の電圧から選択された第１の電圧と第２の電圧とを用いて、前記電圧比較回路の比較電圧をＤ／Ａ変換コードによらずにシフトさせる第１のレベルシフト回路と、
前記複数の電圧から前記Ｄ／Ａ変換コードにしたがって複数の第３の電圧と、前記複数の第３の電圧とそれぞれ対をなす複数の第４の電圧とを選択し、それぞれ対をなす前記複数の第３、第４の電圧を用いて、前記電圧比較回路の比較電圧を前記Ｄ／Ａ変換コードにしたがってシフトさせる第２のレベルシフト回路と、
を具備することを特徴とする逐次比較型アナログ・ディジタル変換回路。
【請求項２】
前記請求項１記載の第１のレベルシフト回路は、少なくとも１つのオフセット補正コンデンサと、
サンプリング期間とコンパレート期間との間で前記第１の電圧と第２の電圧とを切替えて、前記少なくとも１つのオフセット補正コンデンサの一方の端子に印加する電圧切替え手段とを備え、
前記少なくとも１つのオフセット補正コンデンサの他方の端子は、前記電圧比較回路の一方の入力端子に接続されることを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【請求項３】
前記請求項１記載の第１のレベルシフト回路は、前記抵抗回路の末端の中間端子に一方の端子が接続された第１のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ接続された複数の第２のスイッチと、
前記複数の第２のスイッチの他方の端子が共通に接続された共通線と、
この共通線に一方の端子が接続された第３のスイッチと
前記第１、第３のスイッチの他方の端子が互いに接続された出力ノードと、
前記出力ノードに一方の端子が接続された少なくとも１つのオフセット補正コンデンサと、
前記複数の第２のスイッチのいずれか１つを選択的にオン状態とする第１のスイッチング制御手段と、
サンプリング期間にのみ高レベルとなる信号を制御信号の１つとして第１、第３のスイッチを互いに排他的にオン状態又はオフ状態とする第２のスイッチング制御手段とを具備し、
前記少なくとも１つのオフセット補正コンデンサの他方の端子は電圧比較回路の一方の入力端子に接続され、
前記第１、第２のスイッチング制御手段により、前記抵抗回路の末端の中間端子の電圧と、前記末端の中間端子以外の複数の中間端子のいずれか１つの電圧とを前記第１、第２の電圧として、サンプリング期間とコンパレート期間との間で前記第１、第２の電圧を切替えて前記出力ノードに出力することにより、前記少なくとも１つのオフセット補正コンデンサを介して、前記電圧比較回路の一方の入力端子にオフセット補正レベルシフト電圧を入力することを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【請求項４】
前記請求項１記載の第１のレベルシフト回路は、少なくとも１個の第１のオフセット補正コンデンサと、
少なくとも１個の第２のオフセット補正コンデンサと、
サンプリング期間とコンパレート期間との間で前記第１、第２の電圧を切替えて、前記第１、第２のオフセット補正コンデンサの一方の端子に印加する電圧切替え手段とを備え、
前記第１、第２のオフセット補正コンデンサの他方の端子は、それぞれ前記電圧比較回路の一方の入力端子と他方の入力端子とに接続されることを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【請求項５】
前記請求項１記載の第１のレベルシフト回路は、前記抵抗回路の末端の中間端子に一方の端子が接続された第１のスイッチと、
前記抵抗回路の複数の中間端子に一方の端子がそれぞれ接続された複数の第２のスイッチと、
前記複数の第２のスイッチの他方の端子が共通に接続された共通線と、
この共通線に一方の端子が接続された第３のスイッチと、
前記第１、第３のスイッチの他方の端子が互いに接続された第１の出力ノードと、
前記第１の出力ノードに一方の端子が接続された少なくとも１つの第１のオフセット補正コンデンサと、
前記共通線に一方の端子が接続された第４のスイッチと、
前記抵抗回路の末端の中間端子に一方の端子が接続された第５のスイッチと、
前記第４、第５のスイッチの他方の端子が互いに接続された第２の出力ノードと、
前記第２の出力ノードに一方の端子が接続された少なくとも１つの第２のオフセット補正コンデンサと、
前記複数の第２のスイッチのいずれか１つを選択的にオン状態とする第１のスイッチング制御手段と、
サンプリング期間にのみ高レベルとなる信号を制御信号の１つとして第１、第４のスイッチと前記第３、第５のスイッチとを互いに排他的にオン状態又はオフ状態とする第２のスイッチング制御手段とを具備し、
前記少なくとも１つの第１のオフセット補正コンデンサの他方の端子は電圧比較回路の一方の入力端子に接続され、
前記少なくとも１つの第２のオフセット補正コンデンサの他方の端子は電圧比較回路の他方の入力端子に接続され、
前記第１、第２のスイッチング制御手段により、前記抵抗回路の末端の中間端子の電圧と、前記末端の中間端子以外の複数の中間端子のいずれか１つの電圧とを前記第１、第２の電圧として、サンプリング期間とコンパレート期間との間で前記第１、第２の電圧を切替えて前記第１、第２の出力ノードに出力することにより、前記少なくとも１つの第１、第２のオフセット補正コンデンサを介して、前記電圧比較回路の第１、第２の入力端子にオフセット補正レベルシフト電圧をそれぞれ入力することを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【請求項６】
前記第２のレベルシフト回路は、複数のオフセット・フルスケール補正コンデンサと、
サンプリング期間とコンパレート期間との間でそれぞれ対をなす前記複数の第３、第４の電圧を互いに切替えて、前記複数のオフセット・フルスケール補正コンデンサの一方の端子にそれぞれ印加する電圧切替え手段とを備え、
前記複数のオフセット・フルスケール補正コンデンサの他方の端子は共に前記比較回路の一方の入力端子に接続されることを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【請求項７】
前記第２のレベルシフト回路は、前記抵抗回路の複数の中間端子から前記Ｄ／Ａ変換コードにしたがって複数の第３の中間端子と、前記複数の中間端子とそれぞれ対をなす複数の第４の中間端子とを選択するセレクタと、
それぞれ対をなす前記複数の第３、第４の中間端子に、入力側の２端子がそれぞれ接続された複数の３端子切替えスイッチと、
前記複数の３端子切替えスイッチの出力側の端子にそれぞれ接続された複数のオフセット・フルスケール補正コンデンサとを備え、
前記３端子切替スイッチはサンプリング期間とコンパレート期間との間で前記入力側の２端子の電圧を切り換え、前記オフセット・フルスケール補正コンデンサの一方の端子に印加することを特徴とする請求項１記載の逐次比較型アナログ・ディジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵可能な逐次比較型アナログ・ディジタル変換回路に係り、特に高速・高精度な逐次比較型アナログ・ディジタル変換回路に使用されるものである。
【０００２】
【従来の技術】
従来の逐次比較型アナログ・ディジタル変換回路は、基準電圧生成回路として複数の抵抗を直列に接続した抵抗ストリング（以下抵抗回路と呼ぶ）からなるディジタル・アナログ変換回路（以下Ｄ／Ａ変換回路と呼ぶ）を備えている。
【０００３】
このとき、抵抗回路の両端の電極部に寄生抵抗が存在すれば、その影響を受けて抵抗回路の中間端子間、すなわち前記抵抗回路を構成する単位抵抗の両端に発生する基準電圧が本来の値よりも小さくなるという問題が発生する。このため、アナログ入力電圧をＤ／Ａ変換回路で対応するディジタルコードに変換した変換コードは、寄生抵抗による電圧降下分だけ誤差を含むようになる。
【０００４】
この寄生抵抗に起因した変換精度の低下を回避する方法として、Ｄ／Ａ変換回路を構成する抵抗回路の高抵抗化があげられるが、高速変換を実現するためには前記高抵抗化は大きな欠点となる。また、寄生抵抗を考慮して抵抗回路の最上位及び最下位側の単位抵抗の抵抗値を低くする方法もあるが、製造プロセス条件の変動により抵抗値が変化するため、抵抗値を正確に合わせ込むことは極めて困難である。
【０００５】
図７を用いて従来のＤ／Ａ変換回路の問題点をさらに詳細に説明する。図７（ａ）に示すＤＡＣブロック１８は、直列に接続された複数の単位抵抗からなる抵抗回路であり、Ｄ／Ａ変換コードを決定するための基準電圧を発生するＤ／Ａ変換回路の主な構成要素である。
【０００６】
しかし、図７（ａ）に示すように、実際にはＤＡＣブロック１８と、前記基準電圧を発生させる低圧側の参照電圧ＶREFL、及び高圧側の参照電圧ＶREFHを印加する前記ＤＡＣブロック１８の両端子との間には、それぞれ寄生抵抗ＲL とＲH が存在する。
【０００７】
両端に寄生抵抗を有するＤＡＣブロック１８を構成要素とするＤ／Ａ変換回路の電位分布Ｖdac と、これを用いて確定されたＡ／Ｄ変換コードとの関係が図７（ｂ）に模式的に示されている。なお、縦軸の００Ｈ及びＦＦＨはＡ／Ｄ変換コードを１６進で示したものである。また、破線は寄生抵抗ＲL 、ＲH がない場合、実線は寄生抵抗がある場合にそれぞれ対応する。
【０００８】
図７（ｂ）に示すように、寄生抵抗がない場合には電位分布Ｖdac とＡ／Ｄ変換コードとの間には単純な比例関係が成り立つが、寄生抵抗がある場合には図７（ｂ）の実線に示すように、両端部に寄生抵抗ＲL 、ＲH による電圧降下の影響が現れ、これを基準として求めたＡ／Ｄ変換コードには誤差が含まれる。なお、図７（ｂ）ではＲL はＲH と等しくしているので、図の中央部では誤差を含まないが、一般にはＲL はＲH とは等しくないので、図７（ｂ）の実線は点線に対してさらに一様なずれ（以下これをオフセットと呼ぶ）を示す。
【０００９】
寄生抵抗がない場合を基準として求めたＡ／Ｄ変換コードの理論値と、最下位ビットの電圧との積をＶDAC 、アナログ・ディジタル変換回路に入力したアナログ入力電圧をＶAIN 、総合変換誤差をＶerr ＝Ｖdac −ＶAIN とすれば、図７（ｃ）に示すように、低電圧側でＶdac ＞ＶDAC 、高電圧側でＶdac ＜ＶDAC となり、正しいコードを得るためにはＤＡＣブロックの低電圧側でＶdac を下げ、高電圧側でＶdac を上げなければならない。
【００１０】
次に、図８を用いて、従来の逐次比較型アナログ・ディジタル変換回路の動作の概要を説明する。図８の逐次比較型アナログ・ディジタル変換回路は、電圧比較回路１と、Ｄ／Ａ変換回路４と、Ａ／Ｄ変換制御回路５から構成される。
【００１１】
逐次比較型アナログ・ディジタル変換回路にはアナログ入力電圧ＶAIN が入力され、Ｄ／Ａ変換回路４は前記ＤＡＣブロックからＤ／Ａ変換された電圧Ｖdac を出力し、電圧比較回路１はアナログ入力電圧ＶAIN とＤ／Ａ変換された電圧Ｖdac を比較し、Ａ／Ｄ変換制御回路５は電圧比較回路１の出力に応じてＤ／Ａ変換コードの所定の１ビット分のデータを確定し保持するレジスタ回路を備えている。
【００１２】
また、Ａ／Ｄ変換制御回路５はＤ／Ａ変換コードの最上位ビット（以下ＭＳＢ: Most Significant Bitと呼ぶ）から最下位ビット（以下ＬＳＢ: Least Significant Bit と呼ぶ）までの各ビットに対して前記比較・決定動作を繰り返すことにより、最終的に確定されたＤ／Ａ変換コード、すなわち、図８のＤＡＣコード５ａを前記Ｄ／Ａ変換回路４に出力し、また前記Ｄ／Ａ変換コードをＡ／Ｄ変換データとして前記レジスタ回路に保持する機能を有する。
【００１３】
さらに具体的に説明すれば、逐次比較型アナログ・ディジタル変換回路は、比較回路１の一方の入力に接続されたサンプルホールド・コンデンサＣSHと、比較回路１の他方の入力に接続されたレファレンス・コンデンサＣref と、アナログ入力電圧ＶAIN とＤ／Ａ変換された電圧Ｖdac とを切り換えてサンプルホールド・コンデンサＣSHの一方の端子に接続する切替スイッチＳＷSHと、サンプルホールド期間において同時にオンとなり、電圧比較回路１を迂回して直接サンプルホールド・コンデンサＣSHとレファレンス・コンデンサＣref とを接続するスイッチＳＷAZN 、ＳＷ0 、ＳＷAZP を備えている。
【００１４】
破線の矢印３は、サンプルホールド期間と、ＶAIN とＶdac を電圧比較回路１で比較する期間（以下コンパレート期間と呼ぶ）との間で、上記のように前記複数のスイッチが互いに関連して動作することを示している。
【００１５】
サンプルホールド期間では、切替スイッチＳＷSHはＶAIN 側に接続され、同時にスイッチＳＷAZN 、ＳＷ0 、ＳＷAZP はオンとなりＣSHとＣref は直列に接続され、ＶAIN とＶREFHの電位差により前記ＣSHとＣref は急速に充電される。
【００１６】
サンプルホールド・コンデンサＣSHによるサンプルホールド動作が終了すれば、スイッチＳＷAZN 、ＳＷ0 、ＳＷAZP はオフとなり、電圧比較回路１の迂回路は開放されて電圧比較回路１は活性状態となり、差動入力には開放前の電圧Ｖopn とＶopp （＝Ｖopn ）が維持される。
【００１７】
すなわち、このスイッチ動作によりアナログ入力電圧ＶAIN のサンプルホールド電圧が電圧比較回路１の＋入力電圧Ｖopp に転送され、最上位ビットから最下位ビットまで引き続き行われる一連のコンパレート期間に亘ってＣref により維持される。
【００１８】
コンパレート期間において切替スイッチＳＷSHはＶdac 側に接続され、１回目のコンパレート動作ではＤ／Ａ変換回路４には最上位のＤ／Ａ変換コードに対するＶdac が出力され、これとアナログ入力電圧ＶAIN との大小関係が電圧比較回路１により比較される。Ｖdac ＞ＶAIN であれば、対応するＤ／Ａ変換コードの内ＭＳＢの“０”が確定し、Ｖdac ＜ＶAIN であるときには対応する変換コードの内ＭＳＢの“１”が確定する。同様の比較をＶAIN のＡ／Ｄ変換コードのＬＳＢが確定するまで繰り返し実施することにより、ＶAIN を与える全ビットの変換コードが決定される。
【００１９】
以下従来のｎビット（ｎは１以上の整数）逐次比較型アナログ・ディジタル変換回路を例として、１回目のＭＳＢから、ｎ回目のＬＳＢが確定するまでの逐次比較過程を説明し、Ｄ／Ａ変換回路部に寄生抵抗ＲH 、ＲL が含まれていれば、Ａ／Ｄ変換コードの理論値に対応するＶDAC と、実際に得られるＶdac との間に誤差を生じることを説明する。
【００２０】
１回目のコンパレート動作において、電圧比較回路１の（−）入力端の電圧をＶopn 、（＋）入力端の電圧をＶopp （＝Ｖopn ）、コンデンサＣSHに充電される電荷をＱtotal として電荷方程式をたてれば、次のようになる。
【００２１】
Ｑtotal ＝ＣSH（Ｖopn −ＶAIN ）                            …（１）
逐次比較のｉ回目（ｉは１以上の整数）におけるＤ／Ａ変換回路４の出力をＶdac （ｉ）、電圧比較回路１の（−）側の入力電圧をＶopn ′（ｉ）とし、このときＣSHの電荷をＱtotal ′として電荷方程式をたてれば、
Ｑtotal ′＝ＣSH｛Ｖopn ′（ｉ）−Ｖdac （ｉ）｝            …（２）
図８に示す回路において、ＶAIN ＞Ｖdac （ｉ）であればＶopn （＝Ｖopp ）＞Ｖopn ′（ｉ）となり、ｉ回目の比較で決定されるｉ番目のＤ／Ａ変換コードば“１”になる。
【００２２】
一方、ＶAIN ＜Ｖdac （ｉ）であればＶopn （＝Ｖopp ）＜Ｖopn ′（ｉ）となり、ｉ回目の比較で決定されるｉ番目のＤ／Ａ変換コードは“０”になる。
【００２３】
上記手順にしたがって逐次変換されるＤ／Ａ変換コードは、Ｖopn （＝Ｖopp ）＝Ｖopn ′（ｉ）となるように変換が実行されるので、Ｄ／Ａ変換回路４から出力されるＶdac （ｉ）はＶAIN に漸近する。サンプルホールド・コンデンサＣSHで保持される電荷はサンプリング期間、コンパレート期間の全範囲で保存される（Ｑtotal ＝Ｑtotal ′）ので、アナログ入力電圧ＶAIN のＡ／Ｄ変換終了時におけるＤ／Ａ変換電圧Ｖdac （ｎ）は（１）、（２）式より、
ＣSH｛Ｖopn −Ｖopn ′（ｎ）−ＶAIN ＋Ｖdac （ｎ）｝＝０    …（３）
また、Ｖopn ＝Ｖopn ′（ｎ）の条件より、次のようになる。
【００２４】
Ｖdac （ｎ）＝ＶAIN （＝ＶDAC −ΔＶ）                      …（４）
すなわち、寄生抵抗ＲL 、ＲH を含む従来のＤ／Ａ変換回路４を用いてＤ／Ａ変換コードを求めれば、Ｄ／Ａ変換回路４の出力Ｖdac （ｎ）はアナログ入力電圧ＶAIN に漸近するが、このときＶdac （ｎ）と理論値ＶDAC との間には、図７（ｂ）、図７（ｃ）で説明したような誤差ΔＶが残るので、図８に示す従来の回路構成では、アナログ入力電圧ＶAIN と、理論的に得られるＡ／Ｄ変換コードに対応するＤ／Ａ変換電圧ＶDAC とを一致させることはできない。
【００２５】
【発明が解決しようとする課題】
上記したように従来の逐次比較型アナログ・ディジタル変換回路は、Ｄ／Ａ変換回路の構成要素として複数の抵抗を直列に接続した抵抗回路を備えているが、この抵抗回路の両端に寄生抵抗が含まれる場合には、出力されるＡ／Ｄ変換コードに誤差を生じるという問題があった。
【００２６】
本発明は上記の問題点を解決すべくなされたもので、前記抵抗回路の両端に寄生抵抗が存在しても、コンパレート期間にＤ／Ａ変換回路から電圧比較回路の入力に補正用の電圧を付与することにより正確なＡ／Ｄ変換コードを得ることができる逐次比較型アナログ・ディジタル変換回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の逐次比較型アナログ・ディジタル変換回路は、Ｄ／Ａ変換回路と電圧比較回路との間に複数のコンデンサ回路を設け、寄生抵抗による電圧降下分を補償する電圧を前記複数のコンデンサ回路に付与するレベルシフト回路を設けることにより、前記寄生抵抗に起因するＡ／Ｄ変換誤差が抑制された高精度なアナログ・ディジタル変換回路を実現することを特徴とする。
【００２８】
すなわち、Ｄ／Ａ変換回路から複数の電圧を選択して、オフセット補正を行う第１のレベルシフト回路と、オフセット・フルスケール補正を行う第２のレベルシフト回路とに付与することにより、寄生抵抗により生じたＤ／Ａ変換回路の基準電圧の変化分を補償し、等価的に寄生抵抗を含まない理想的なＤ／Ａ変換回路有するアナログ・ディジタル変換回路を得ることができる。
【００２９】
ここでオフセット補正とは、図６（ｃ）に示す総合変換誤差特性において、誤差特性全体に一様なレベルシフトを加えることにより前記誤差特性の反転対称性を高めるよう補正することをいう。換言すれば、Ａ／Ｄ変換コードの種類によらずＤ／Ａ変換電圧を補正することをいう。
【００３０】
また、オフセット・フルスケール補正とは、前記オフセット補正により反転対称性が改善された右上がり型の誤差特性をさらに縮小する補正をいう。換言すれば、Ａ／Ｄ変換コードにしたがってＤ／Ａ変換電圧を補正することをいう。このように誤差特性の補正を２段階に分けて行うことにより、補正過程の規則性を高め、補正回路の構成を単純化することができる。
【００３１】
具体的には本発明の一態様に係る逐次比較型アナログ・ディジタル変換回路は、複数の単位抵抗を直列接続した抵抗回路と、その両端に印加された第１、第２の基準電圧とを用いて、Ｄ／Ａ変換コードからＤ／Ａ変換された電圧と、前記抵抗回路で分割された複数の電圧とをそれぞれ出力するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換された電圧とアナログ入力電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に応じて前記Ｄ／Ａ変換コードの所定の１ビット分のデータを決定するデータ決定手段と、このデータ決定手段を前記Ｄ／Ａ変換コードの最上位ビットから最下位ビットまでの各ビットに対して繰り返し適用することにより最終的に決定された前記Ｄ／Ａ変換コードを前記Ｄ／Ａ変換回路に出力し、かつ、前記Ｄ／Ａ変換コードをＡ／Ｄ変換データとして保持するＡ／Ｄ変換制御回路と、
前記複数の電圧から選択された第１の電圧と第２の電圧とを用いて前記電圧比較回路の比較電圧をＤ／Ａ変換コードによらずにシフトさせる第１のレベルシフト回路と、
前記複数の電圧から前記Ｄ／Ａ変換コードにしたがって複数の第３の電圧と、前記複数の第３の電圧とそれぞれ対をなす複数の第４の電圧とを選択し、それぞれ対をなす前記複数の第３、第４の電圧を用いて、前記電圧比較回路の比較電圧を前記Ｄ／Ａ変換コードにしたがってシフトさせる第２のレベルシフト回路とを具備する。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１に基づき、本発明の第１の実施の形態に係る逐次比較型アナログ・ディジタル変換回路の動作について説明する。
【００４０】
図１には、第１の実施の形態の逐次比較型アナログ・ディジタル変換回路の内、本発明に関連する電圧比較回路１と、その入力部における回路構成が示されている。第１の実施の形態においても、図８と同様に、Ｄ／Ａ変換回路４とＡ／Ｄ変換制御回路５が用いられ、ＤＡＣコード５ａの転送も行われるが、図１では簡単のためこれらの記載を省略する。
【００４１】
第１の実施の形態において、サンプルホールド・コンデンサＣSHと並列にオフセット補正コンデンサＣoff を付加し、サンプリング期間とコンパレート期間との間でこれに異なる電圧を印加することにより、アナログ入力電圧ＶAIN と、理論的に得られるＶAIN のＡ／Ｄ変換コードに対応するＤ／Ａ変換電圧ＶDAC とが一致するように、前記Ｄ／Ａ変換電圧Ｖdac に対してΔＶの補正を加える。
【００４２】
このようにして、ＭＳＢからＬＳＢまでのＤ／Ａ変換電圧全体に一様に含まれるオフセット誤差を、相対的に＋ΔＶ又は−ΔＶだけシフトすることにより補正するオフセット補正を行うことができる。
【００４３】
図１を用いて、第１の実施の形態の逐次比較型アナログ・ディジタル変換回路のオフセット補正について詳細に説明する。サンプリング期間において、切替スイッチＳＷSHがアナログ入力電圧ＶAIN 側に接続され、また同時に切替スイッチＳＷoff が、Ｄ／Ａ変換回路を構成する抵抗回路の低圧側の端子電圧Ｖoff1に接続される。
【００４４】
また、図８でのべたように、サンプリング期間においてスイッチＳＷAZN 、ＳＷAZP 、及びＳＷ0 がオン状態となり、電圧比較回路１の（−）入力端子と（＋）出力端子、（＋）入力端子と（−）出力端子、及び（＋）出力端子と（−）出力端子がそれぞれ接続され、前記電圧比較回路１の迂回路が形成される。
【００４５】
この時（−）入力端子の電圧をＶopn （＝Ｖopp ：（＋）入力端子の電圧）として、前記サンプリング期間でサンプルホールド・コンデンサＣSHとオフセット補正コンデンサＣoff に充電される電荷Ｑtotal の電荷方程式をたてれば、次のようになる。
【００４６】
Ｑtotal ＝ＣSH（Ｖopn −ＶAIN ）＋Ｃoff （Ｖopn −Ｖoff1）  …（５）
次に、コンパレート期間において、スイッチＳＷAZN 、ＳＷAZP 、ＳＷ0 がオフ状態となり、電圧比較回路１の迂回路が開放され電圧比較回路１は活性状態となる。このとき、電圧比較回路１の（−）入力端子のサンプルホールド電圧Ｖopn は（＋）入力端子の電圧Ｖopp として転送され、レファレンス・コンデンサＣref により保持される。
【００４７】
ここで、図１に破線の接続で示した（＋）入力端子のオフセット補正コンデンサＣoffpについて説明する。以下にのべる（−）入力端子のオフセット補正コンデンサＣoff を用いたオフセット補正では前記Ｃoffpは不要であるが、ここで説明するコンデンサを介して電圧比較回路１の入力端子に補正電圧を印加する補正方法は、必ずしも（−）入力端子に限定して行われるものではなく、（＋）入力端子に対して行うこともできる。また、（−）入力端子と（＋）入力端子に対して差動型の補正電圧を印加する場合にも同様な効果を得ることができる。
【００４８】
そのいずれを用いるかは、全体的な回路構成との整合性や、図７（ｃ）に示す総合変換誤差特性の形状と大きさにより選択される。とくに通常補正量が大きいオフセット補正については、設計の自由度を大きくする必要上、（−）入力端子のみならず、（＋）入力端子にもオフセット補正コンデンサＣoffpを設ける方が望ましい。図１には、電圧比較回路に差動型の補正電圧を印加できるよう、Ｃoffpを設けた場合が破線で示されている。
【００４９】
なお、図１に示すように（−）入力端子のオフセット補正コンデンサＣoff を用いる場合には、（＋）入力端子のＣoffpはレファレンス・コンデンサＣref と共に（＋）入力端子の電圧Ｖopp を保持する役割を果たしている。
【００５０】
次に、切替スイッチＳＷSHをＤ／Ａ変換回路の出力電圧Ｖdac 側に、またこれと連動して切替スイッチＳＷoff をＶoff2に接続し、ＭＳＢを決定するためのコンパレート動作に移る。ここでＶoff2は、Ｄ／Ａ変換回路を構成する抵抗回路の中間端子電圧の１つである。引き続きＭＳＢからＬＳＢの確定までｎ回のコンパレート動作を逐次繰り返すことにより、全ビットに対するＡ／Ｄ変換コードを得ることができる。
【００５１】
このとき、逐次比較のｉ回目における電荷方程式をたてれば、次のように書くことができる。
【００５２】
0003857450.tif 000002
ここで、各項の意味は（２）式及び上記したものと同様であるから説明を省略する。先にのべたようにコンデンサＣSH及びＣoff に保持される電荷量は保存されるので、ｎ回目のコンパレート動作の後におけるＶopn ＝Ｖopn ′の条件と（４）式より、ｉ＝ｎとして（５）−（６）を行えば、Ｖdac （ｎ）と理論値ＶDAC との間の誤差をΔＶとして、入力電圧ＶAIN と理論的Ｄ／Ａ変換電圧ＶDAC とを一致させるための条件が次のように示される。
【００５３】
ΔＶ＝（Ｃoff ／ＣSH）・（Ｖoff1−Ｖoff2）＝Ｋoff ・ΔＶoff …（７）
ここでＫoff （＝Ｃoff ／ＣSH）は容量結合比、ΔＶoff （＝Ｖoff1−Ｖoff2）はサンプリング期間とコンパレート期間にＣoff にそれぞれ印加された電圧の差である。
【００５４】
このように、オフセット補正コンデンサＣoff にΔＶoff の補正用電圧を与えることにより、ＭＳＢからＬＳＢまでの全てＡ／Ｄ変換コードを決定するコンパレート動作において、前記Ｄ／Ａ変換電圧Ｖdac に対して一様にΔＶの補正を加えることができる。なお、このとき所望の補正量を与えるためのΔＶoff の大きさは、Ａ／Ｄ変換回路の寄生抵抗に合わせて最適値を求める必要がある。
【００５５】
第１の実施の形態において、オフセット補正コンデンサは必ずしも１個に限定されるものではない。アナログ・ディジタル変換回路にｍ個（ｍは１以上の整数）のオフセット補正コンデンサとｍ個の補正用電圧の差を設けることで（７）式は次のように書き直すことができる。
【００５６】
0003857450.tif 000003
このようにして容量値の異なる大小複数のオフセット補正コンデンサＣoffj（ｊ＝１〜ｍ）を用いることにより、ΔＶoffjの大きさのみならず、容量結合比を任意に変化することができるので、オフセット補正をさらにきめ細かく、かつ、広範囲に亘って実施することができる。
【００５７】
第１の実施の形態で説明したオフセット補正により、ＭＳＢの確定からＤ／Ａ変換コードによらず全体の変換誤差を相対的に＋ΔＶ（又は−Δ５）だけシフトさせることができる。
【００５８】
一方、後に第２、第３のの実施の形態で説明するオフセット・フルスケール補正ではＤ／Ａ変換コードの各ビットごと補正を加えるのであるが、このオフセット・フルスケール補正を実施する前に、第１の実施の形態のオフセット補正を行えば、図７（ｃ）において、ＭＳＢコードの決定に主要な役割を果たす総合変換誤差特性の中心点のずれが補正されるため、ＭＳＢの変換を正確に行うことができる。
【００５９】
また、中心点のずれを補正すれば、総合変換誤差特性の反転対称性が高くなるため、（ＶREFH＋ＶREFL）／２から｜ΔＶAIN ｜だけ離れたＡ／Ｄ変換コードに対する変換誤差の絶対値が互いに等しくなり、オフセット・フルスケール補正を実行するための回路構成が大幅に簡略化される利点がある。
【００６０】
次に、図２を用いて、本発明の第２の実施の形態に係るオフセット・フルスケール補正機能を備えた逐次比較型アナログ・ディジタル変換回路の動作について説明する。
【００６１】
図２において、破線２で囲まれた本発明に関する回路構成部分は、複数のコンデンサＣ1 乃至Ｃn 、Ｃoff 、Ｃoffpと、複数の切替スイッチＳＷ11乃至ＳＷ1n、ＳＷoff と、前記複数の切替スイッチＳＷ11乃至ＳＷ1nによりサンプリング期間とコンパレート期間との間で切替えられ、前記複数のコンデンサＣ1 乃至Ｃn に印加される複数の１対の電圧Ｖk1、Ｖ01乃至Ｖkn、Ｖ0nと、同様に前記切替スイッチＳＷoff によりサンプリング期間とコンパレート期間との間で切替えられ、前記コンデンサＣoff に印加される電圧Ｖoff1、Ｖoff2から構成される。
【００６２】
本発明に関する回路構成部分は、さらに、前記複数のコンデンサＣ1 乃至Ｃn を前記複数の１対の電圧Ｖk1、Ｖ01乃至Ｖkn、Ｖ0nからＣSHへ接続を切り替えるスイッチＳＷ01乃至ＳＷ0nを備えている。また、２ａに示す部分回路は、破線の矢印に示す前記複数のコンデンサの動作原理を示す図である。その他の部分は図８に示す従来の逐次比較型アナログ・ディジタル変換回路の構成と同様であるため説明を省略する。
【００６３】
なお第２の実施の形態において、図８に示すＤ／Ａ変換回路４とＡ／Ｄ変換制御回路５も同様に用いられ、ＤＡＣコード５ａの転送も同様に行われるが、図２では簡単のためこれらの記載を省略した。
【００６４】
なお、第２の実施の形態の逐次比較型アナログ・ディジタル変換回路は、同時に第１の実施の形態でのべたオフセット補正機能も兼ね備えているので、図２の本発明に関する回路構成部分２には、オフセット・フルスケール補正コンデンサＣ1 乃至Ｃn の他に、オフセット補正コンデンサＣoff も同様に接続される。
【００６５】
第２の実施の形態のアナログ・ディジタル変換回路は、オフセット補正コンデンサＣoff によるオフセット補正を施した上に、さらにＤ／Ａ変換コードに残留した図７（ｃ）の右上がり変換誤差を補正することができる。
【００６６】
第２の実施の形態では、オフセット補正コンデンサＣoff の他に、複数のオフセット・フルスケール補正コンデンサＣ1 乃至Ｃn を備え、サンプリング期間ではＤ／Ａ変換回路からＤ／Ａ変換コードにしたがって選択された複数の電圧Ｖk1乃至Ｖknを前記オフセット・フルスケール補正コンデンサＣ1 乃至Ｃn の一方の端子に印加し、コンパレート期間では同様に前記Ｄ／Ａ変換回路からＤ／Ａ変換コードにしたがって選択され、前記Ｖk1乃至Ｖknとそれぞれ対をなす複数の電圧Ｖ01乃至Ｖ0nを前記オフセット・フルスケール補正コンデンサＣ1 乃至Ｃn の一方の端子に印加する。
【００６７】
このようにして、サンプリング期間と、変換コードにしたがう逐次比較のｋ回目（ｋは１以上の整数）のコンパレート期間との間で、前記コンデンサＣ1 乃至Ｃn の一方の端子には、それぞれ対をなす前記複数の電圧（Ｖk1、Ｖ01）乃至（Ｖkn、Ｖ0n）がそれぞれ切り替えて印加される。
【００６８】
ここでＶkj−Ｖ0j＝ΔＶkj（ｊ＝１〜ｎ）とすれば、前記コンデンサＣ1 乃至Ｃn の一方の端子には、サンプリング期間にはＶkjが、コンパレート期間にはＶkj＋ΔＶkjが印加される。
【００６９】
先にのべたオフセット補正についても同様にＶoff1−Ｖoff2＝ΔＶoff1とすれば、オフセット補正コンデンサＣoff の一方の端子には、サンプリング期間にはＶoff1が、コンパレート期間にはＶoff1＋ΔＶoff1が印加される。ただし、オフセット補正の場合には、補正は変換コードの種類によらずに行われるので、前記ｋ回のコンパレート期間のすべてについてΔＶoff1の値は同一である。
【００７０】
すなわち、本発明のＤ／Ａ変換コードの補正方法は、図２に示す部分回路２ａを用いて一般に説明することができる。例えば、図２の複数のコンデンサの内、サンプルホールドコンデンサＣSHをＣA 、コンパレート期間にＣSHに印加される電圧Ｖdac をＶA 、オフセット補正コンデンサＣoff 及び複数のオフセット・フルスケール補正コンデンサＣ1 〜Ｃn のいずれか１つをＣB とし、ＣA とＣB が部分回路２ａのように接続されると仮定する。
【００７１】
また、ＣB の入力側の端子には、サンプリング期間に電圧ＶB が、コンパレート期間には電圧ＶB ＋ΔＶB が印加されるものとする。コンデンサＣA 、ＣB の出力ノードには、ＶA 、ＶB が容量分割された電圧ＶX が出力されるが、このとき、サンプリング期間とコンパレート期間との間で、入力電圧ＶB がΔＶB だけ変化すれば、出力ノードの電圧ＶX はΔＶX だけシフトする。このシフト量ΔＶX を用いて、ＶX （すなわちＶA ）に含まれる誤差を補正することができる。
【００７２】
このとき、容量結合比をＫとして、Ｋ＝ＣB ／ＣA 、出力ノードの電圧変化をΔＶX として、ΔＶX ＝Ｋ・ΔＶB と書くことができる。本発明に関する回路構成部分２に示すように、ＣB のほかに複数のコンデンサＣC 、ＣD 、ＣE …を同時に用いる場合には、容量結合比Ｋにおいて、ＣA の代わりにＣA ＋ＣC ＋ＣD ＋ＣE ＋…を用いてΔＶX に対するΔＶB の寄与分を求め、同様に求めたΔＶX に対するΔＶC 、ΔＶD 、ΔＶE …の寄与分と共に合計すればよい。
【００７３】
すなわち、コンパレート期間において、電圧比較回路１の一方の入力電圧Ｖopn に対する補正量は、Ｄ／Ａ変換回路から変換コードによらず選択されたΔＶoff1、または変換コードにしたがって選択されたΔＶkj（ｊ＝１〜ｎ）によるＶopn の変化量を合計すれば求めることができる。
【００７４】
このように逐次比較のｋ段階で、Ｄ／Ａ変換コードにしたがって、それぞれ対をなす複数の電圧（Ｖk1、Ｖ01）乃至（Ｖkn、Ｖ0n）を選択し、サンプリング期間とコンパレート期間との間で、前記複数のオフセット・フルスケール補正コンデンサＣ1 乃至Ｃn にそれぞれ印加することにより、電圧比較回路１の比較電圧Ｖopn をＤ／Ａ変換コードのｋ番目のビットごとにシフトさせ、アナログ入力電圧ＶAIN と、理論的に得られるＡ／Ｄ変換コードのＤ／Ａ変換電圧ＶDAC とを一致させることができる。
【００７５】
オフセット補正を実施した後の変換誤差Ｖerr は、ＶAIN の関数として次のように表すことができる。
【００７６】
0003857450.tif 000004
ここで、２ＶERR ／（ＶREFH−ＶREFL）は、図７（ｃ）における右上がり変換誤差の傾きを、ＶAIN −（ＶREFH＋ＶREFL）／２はＤ／Ａ変換回路の電位分布の中心値からのずれを示す。
【００７７】
先にのべたように、上記変換誤差Ｖerr は複数のオフセット・フルスケール補正コンデンサＣj （ｊ＝１〜ｎ）を電圧比較回路１の一方の入力に接続し、逐次比較の各段階でＤ／Ａ変換コードよって選択された電圧の差（Ｖkj−Ｖ0j）（ｊ＝１〜ｎ）を各々前記複数のオフセット・フルスケール補正コンデンサＣj （ｊ＝１〜ｎ）に付与することで補正される。
【００７８】
先に（７）式、（８）式を導出したのと同様な手順を繰り返せば、ＭＳＢの確定からｋ回目のコンパレート期間におけるＤ／Ａ変換電圧Ｖdac を補正するための電圧シフト量ΔＶkin は次のように与えられる。
【００７９】
0003857450.tif 000005
ここでＶkjはコンデンサＣj のｋ回目のコンパレート期間に印加される電圧、Ｖ0jはサンプリング期間からＭＳＢが確定するまでの１回目のコンパレート期間にコンデンサＣj に印加される電圧である。δijはｉ、ｊが等しければ１、等しくなければ０になる係数である。Ｃtotal は次式で与えられる。
【００８０】
0003857450.tif 000006
以上説明したように、複数のオフセット・フルスケール補正コンデンサＣj （ｊ＝１〜ｎ）を用いて変換誤差Ｖerr を補正するには、（１０）式、（１１）式に従い、ｋ回目のコンパレート期間に所望の電圧シフト量ΔＶkin を得るために必要な電圧変化（Ｖkj−Ｖ0j）を各Ｃj に印加すればよい。
【００８１】
後に第３の実施の形態で示すように、所望の電圧シフト量ΔＶkin を得るために必要な電圧変化（Ｖkj−Ｖ0j）は、Ｄ／Ａ変換回路の複数の低圧側の端子からセレクタを用いてコンパレート期間ごとに選択される。しかし、（１０）式において、電圧シフト量ΔＶkin は各電圧変化（Ｖkj−Ｖ0j）の係数である容量結合比を変化させることにより、その値を調整することができる。
【００８２】
図２において、スイッチＳＷ01、ＳＷ02、…、ＳＷ0nは、オフセット・フルスケール補正コンデンサＣ1 乃至Ｃn を選択的にＣSHに接続することによって、変換誤差Ｖerr の補正範囲の拡大や、きめ細かい補正を可能にするため設けたものである。
【００８３】
このように、複数の容量結合比を選択できる構成にすれば、補正コンデンサの数の増加による回路規模の増大を抑制することができる。
【００８４】
また、第２の実施の形態においてオフセット補正も同時に行う場合には、（１０）式のＣi 、Ｃj のひとつにＣoff を、（Ｖki−Ｖ0i）に（Ｖoff1−Ｖoff2）の項を加えて、Ｄ／Ａ変換電圧Ｖdac を補正するための電圧シフト量を求めればよい。なお、上記の方法を用いて変換誤差Ｖerr を補正する際、Ａ／Ｄ変換回路の寄生抵抗に合わせて補正量を最適化する手続きが必要となる。
【００８５】
次に、図３乃至図５に基づき本発明の第３の実施の形態について説明する。第３の実施の形態では、第１、第２の実施の形態で示したオフセット補正及びオフセット・フルスケール補正を行うための具体的な回路構成について説明する。
【００８６】
第３の実施の形態の逐次比較型アナログ・ディジタル変換回路の回路構成を図３に示す。このアナログ・ディジタル変換回路は、電圧比較回路１と、Ｄ／Ａ変換回路４と、Ａ／Ｄ変換制御回路５と、第１のレベルシフト回路６と、これに含まれる補正回路６ａと、第２のレベルシフト回路７と、これに含まれるセレクタ７ａから構成され、半導体集積回路のチップ上に搭載される。
【００８７】
前記Ｄ／Ａ変換回路４は、Ｄ／Ａ変換コードから得られたＤ／Ａ変換電圧Ｖdac と、Ｄ／Ａ変換コード“０Ｈ”から“１０Ｈ”までのＤ／Ａ変換電圧Ｖtap0〜Ｖtap16 とを出力する、
第１のレベルシフト回路６に含まれる補正回路６ａは、Ｄ／Ａ変換回路４から出力されるＤ／Ａ変換電圧Ｖtap0〜Ｖtap7を外部信号Ｄ0 、Ｄ1 、Ｄ2 、ＰＬＵＳ、及びＡ／Ｄ変換回路からの信号ＳＡＭＰＬＥによって選択し、オフセット補正に用いる電圧Ｖoff を出力する。
【００８８】
なお、補正回路６ａの出力電圧Ｖoff は、サンプリング期間ではＶoff1、コンパレート期間ではＶoff2となるように制御され、両者の電圧の差を第１のレベルシフト回路６に含まれるオフセット補正コンデンサＣoff に印加することにより、Ａ／Ｄ変換コードによらない一様なオフセット補正を加えることができる。
【００８９】
次にオフセット・フルスケール補正を行う第２のレベルシフト回路７において、セレクタ７ａから出力される電圧は、サンプリング期間とＭＳＢ変換時ではＶtap8を選択し、以下、ｋ回目に比較されるＤ／Ａ変換コードの組み合わせによって、Ｄ／Ａ変換電圧Ｖtap0〜Ｖtap16 の中から、複数の電圧Ｖk1〜Ｖk8を選択するように制御される。電圧比較回路１は、オフセット補正用電圧Ｖoff と、セレクタで選択されたオフセット・フルスケール補正電圧Ｖk1からＶk8とを用いてＤ／Ａ変換電圧Ｖdac とアナログ入力電圧ＶAIN とを比較する。
【００９０】
Ａ／Ｄ変換制御回路５は、電圧比較回路１の比較結果に応じてＤ／Ａ変換コードの所定の１ビット分のデータを決定する動作をＤ／Ａ変換コードのＭＳＢからＬＳＢまでビットごとに繰り返し、図３に太い矢印で示すように、Ｄ／Ａ変換コード（ＤＡＣコード）をＤ／Ａ変換回路４に出力し、最終的に決定されたＤ／Ａ変換コードをＡ／Ｄ変換データとして保持する。
【００９１】
図４にＤ／Ａ変換回路４の回路構成の一例を示す。Ｄ／Ａ変換回路４は、Ｄ／Ａ変換電圧Ｖdac の高レベル側基準電圧ＶREFHが印加される第１のノードと、低レベル側基準電圧ＶREFLが印加される第２のノードとの間に、抵抗値ｒの複数の分圧用抵抗（１０ビットのＡ／Ｄ変換回路であれば２10個の単位抵抗）が直列に接続される。ただし、両端の分圧用抵抗には寄生抵抗が含まれるため、実際には抵抗値がｒと異なるＲH 、ＲL となっている。
【００９２】
また、複数の分圧用抵抗の各分圧ノードに対して、複数のスイッチ８の一方の端子が接続され、他方の端子がＤ／Ａ変換電圧Ｖdac の出力ノードに共通に接続され、前記複数のスイッチ８は、Ｄ／Ａ変換コードに応じて択一的にオン状態に制御される。また、ＶREFL側の１６個の分圧ノードは、それぞれＤ／Ａ変換回路４の出力ノードＶtap0乃至Ｖtap16 に接続される。
【００９３】
図３の補正回路６ａの回路構成の一例を図５に示す。図５の補正回路６ａは、オフセット補正に用いる電圧Ｖoff1とＶoff2とのいずれかを選択するスイッチ９、１０と、Ｄ／Ａ変換回路の出力ノードＶtap0乃至Ｖtap7のいずれかを選択する複数のスイッチ１１と、サンプリング期間にのみ高レベル（以下“Ｈ”と呼ぶ）となる信号ＳＡＭＰＬＥと信号ＰＬＵＳとを用いて、前記スイッチ９、１０のスイッチング動作を制御する排他的論理和ゲート（以下Ｅｘ．ＯＲゲートと呼ぶ）１２及びインバータ１３からなる制御回路と、外部信号Ｄ0 、Ｄ1 、Ｄ2 及びインバータ１５乃至１７の出力が接続される３入力ＡＮＤゲート１４の出力ＳＥＬ０乃至ＳＥＬ７を用いて、前記複数のスイッチ１１のいずれかを選択的に動作させる選択回路から構成される。この補正回路６ａの出力は出力端子Ｖoff に接続される。
【００９４】
ここで、信号ＳＡＭＰＬＥと信号ＰＬＵＳとを用いて、補正回路６ａの出力端子Ｖoff に、Ｖoff1、Ｖoff2を出力する動作について説明する。ここで、スイッチ９、１０は、スイッチ１１と同様、制御ゲートに加える信号の（＋）、（−）に応じてオン状態、オフ状態となる制御ゲートを備えたスイッチである。
【００９５】
サンプリング期間において信号ＳＡＭＰＬＥは“Ｈ”であるから、信号ＰＬＵＳを“Ｈ”とすればＥｘ．ＯＲゲート１２の出力は低レベル（以下“Ｌ”と呼ぶ）、したがって、インバータ１３を介してスイッチ９、１０の制御ゲートは“Ｈ”、“Ｌ”となるので、スイッチ９、１０は、それぞれオン状態、オフ状態となり、補正回路６ａの出力にはＶoff2が出力される。
【００９６】
また、サンプリング期間において信号ＰＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、１０は、それぞれオフ状態、オン状態となり、補正回路６ａの出力はＶoff1となる。
【００９７】
コンパレート期間において信号ＳＡＭＰＬＥは“Ｌ”であるから、信号ＰＬＵＳを“Ｈ”とすればＥｘ．ＯＲゲートの出力は“Ｈ”となり、したがってインバータ１３を介してスイッチ９、１０の制御ゲートは“Ｌ”、“Ｈ”となるので、スイッチ９、１０は、それぞれオフ状態、オン状態となり、補正回路６Ａの出力にはＶoff1が出力される。
【００９８】
また、コンパレート期間において、信号ＰＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、１０は、それぞれオン状態、オフ状態となり、補正回路６ａの出力はＶoff2となる。
【００９９】
したがって、信号ＰＬＵＳを“Ｈ”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路６ａにはそれぞれの期間でＶoff2とＶoff1とが出力し、信号ＰＬＵＳを“Ｌ”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路６ａにはそれぞれの期間でＶoff1とＶoff2とが出力する。
【０１００】
すなわち、信号ＰＬＵＳを“Ｈ”又は“Ｌ”とすることにより、図７（ｃ）において互いに逆方向のオフセット補正を行うことができる。このようにすれば、図２の電圧比較回路の一方の入力端子のみを用いて、容易に双方向のレベルシフトを付与することができる。
【０１０１】
図６は図５の補正回路６ａの変形例である。図６の補正回路は差動型の出力端子Ｖoffn、Ｖoffpを有し、この差動型出力端子は、図２の（−）端子と（＋）端子に接続されるオフセット補正コンデンサＣoff 、Ｃoffpの入力側の端子にそれぞれ接続される。
【０１０２】
図６の補正回路においては、スイッチ９、９ａ、及びスイッチ１０、１０ａが対になって制御され、ｔａｐ０〜ｔａｐ７から選択されたオフセット補正電圧Ｖoff1、Ｖoff2が差動型の出力端子Ｖoffn、Ｖoffpにそれぞれ出力される。
【０１０３】
サンプリング期間において、信号ＳＡＭＰＬＥは“Ｈ”であるから、信号ＰＬＵＳを“Ｈ”とすればＥｘ．ＯＲゲート１２の出力は“Ｌ”、したがって、インバータ１３を介してスイッチ９、９ａ及び１０、１０ａの制御ゲートは“Ｈ”、“Ｌ”となるので、スイッチ９、９ａ及び１０、１０ａは、それぞれオン状態及びオフ状態となり、補正回路６ａの出力端子ＶoffnはＶoff2、出力端子ＶoffpはＶoff1となる。
【０１０４】
また、サンプリング期間において、信号ＰＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、９ａ及び１０、１０ａは、それぞれオフ状態、オン状態となり、補正回路６ａの出力端子ＶoffnはＶoff1、出力端子ＶoffpはＶoff2となる。
【０１０５】
コンパレート期間において、信号ＳＡＭＰＬＥは“Ｌ”であるから、信号ＰＬＵＳを“Ｈ”とすれば、同様にしてスイッチ９、９ａ及び１０、１０ａは、それぞれオフ状態、オン状態となり、補正回路６ａの出力端子ＶoffnはＶoff1、出力端子ＶoffpはＶoff2となる。
【０１０６】
また、コンパレート期間において、信号ＰＬＵＳを“Ｌ”とすれば、同様にしてスイッチ９、９ａ及び１０、１０ａは、それぞれオン状態、オフ状態となり、補正回路６ａの出力端子ＶoffnはＶoff2、出力端子ＶoffpはＶoff1となる。
【０１０７】
したがって、信号ＰＬＵＳを“Ｈ”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路６ａの出力端子Ｖoffn、Ｖoffpには、サンプリング期間にはＶoff2、Ｖoff1が、コンパレート期間にはＶoff1、Ｖoff2が入れ替わって出力される。
【０１０８】
また、信号ＰＬＵＳを“Ｌ”としたまま、サンプリング期間とコンパレート期間とを切り替えれば、補正回路６ａの出力端子Ｖoffn、Ｖoffpには、サンプリング期間にはＶoff1、Ｖoff2が、コンパレート期間にはＶoff2、Ｖoff1が入れ替わって出力される。
【０１０９】
すなわち、信号ＰＬＵＳを“Ｈ”又は“Ｌ”とすることにより、差動型の回路構成に対して、互いに逆方向のオフセット補正を行うことができる。このようにすれば、図２の電圧比較回路の差動型の入力端子を用いて、双方向のレベルシフトを行うことができる。
【０１１０】
次に、第３の実施の形態で説明した第１、第２のレベルシフト回路によるＶerr の補正量について説明する。先にのべたように、第３の実施の形態ではＤ／Ａ変換回路４のＶtap0乃至Ｖtap7からオフセット補正用の電圧を選択するので、Ａ／Ｄ変換回路からの信号ＳＡＭＰＬＥ、外部入力信号Ｄ0 、Ｄ1 、Ｄ2 、及びＰＬＵＳにより、サンプリング期間とコンパレート期間との間でＶoff の電圧の差Ｖoff1−Ｖoff2に、最大±７ＬＳＢの変化を与えることができる。
【０１１１】
第３の実施の形態の補正回路構成において、ＣSH：Ｃ1 ：Ｃ2 ：Ｃ3 ：Ｃ4 ：Ｃ5 ：Ｃ6 ：Ｃ7 ：Ｃ8 ：Ｃoff ＝５６：１：１：１：１：１：１：１：１：８の容量比にした場合、オフセット補正において電圧比較回路に加えることできる回路しきい値の最大補正量ΔＶoffmaxは、容量結合比が、Ｋoff ＝Ｃoff ／（ＣSH＋Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ＋Ｃ5 ＋Ｃ6 ＋Ｃ7 ＋Ｃ8 ）＝１／８であるからΔＶoffmax＝±７／８ＬＳＢとなる。
【０１１２】
ＶAIN ＝（ＶREFH−ＶREFL）／２の時のＡ／Ｄ変換コードを理論値と正確にあわせるためには、Ｋoff ・ΔＶoff を実際にもっているＶerr の値（ＶAIN ＝（ＶREFH−ＶREFL）／２における値）とするようなＫoff とΔＶoff の組み合わせを探せばよい。
【０１１３】
第３の実施の形態において、オフセット・フルスケール誤差の改善のためには、ＭＳＢが確定するまでＣ1 〜Ｃ8 にはＶtap8の電位を印加する条件が必要となる。１０ビットＡ／Ｄ変換回路を用い、アナログ入力電圧ＶAIN がＡ／Ｄ変換コードに換算して“１５３Ｈ”の場合について、逐次比較過程で選択されたｔａｐ番号と、対応する補正量ΔＶkin との関係を表１に示す。ここで、コンデンサ容量比は前記同様とする。
【０１１４】
【表１】
0003857450.tif 000007
【０１１５】
表１の結果から、第３の実施の形態において、補正量ΔＶkin の最小値をＶkinminとすれば、ΔＶkinmin＝±１／６４ＬＳＢの分解能まで補正が可能であることがわかる。また、補正量ΔＶkin の最大値をΔＶkinmaxとすれば、ΔＶkinmax＝±１ＬＳＢ（表１で選択ｔａｐ番号を全て０とした時の補正量ΔＶkin に対応する）であるから、オフセット・フルスケール誤差の補正は２ＬＳＢの範囲まで可能であることがわかる。
【０１１６】
第３の実施の形態では、Ｃ１〜Ｃ８の容量比が等しいことから、セレクタの動作でキャパシタに印加する電圧のｔａｐ番号は、上位４ビット確定までは全て同じでよい。換言すれば、この動作条件を満足するセレクタ回路構成がもっとも簡単で実現性が高いということができる。
【０１１７】
なお、本発明は上記の実施の形態に限定されることはない。第３の実施の形態において、第１のレベルシフト回路に含まれる補正回路６ａを差動型の出力として、電圧比較回路１の差動入力端子にそれぞれオフセット補正コンデンサＣoff を接続し、その入力端子に前記差動型補正回路６ａの出力端子を接続するオフセット補正について説明したが、同様な差動型の回路構成は、Ｃ1 乃至Ｃ8 を電圧比較回路１の差動入力端子にそれぞれ接続し、第２のレベルシフト回路を差動型の構成とすれば、同様にオフセット・フルスケール補正を行うことができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１１８】
【発明の効果】
上述したように本発明の逐次比較型アナログ・ディジタル変換回路によれば、寄生抵抗によって発生したＤ／Ａ変換回路の基準電圧の変化分を、第１のレベルシフト回路と第２のレベルシフト回路、及びＤ／Ａ変換回路からの複数の電圧を用いて補正することができる。
【０１１９】
電圧比較回路に前記複数の電圧を印加することにより、実際には寄生抵抗によりオフセット誤差や右上がり変換誤差を含むＤ／Ａ変換回路を備えていても、等価的に理想的なＤ／Ａ変換回路と見做せるように補正することができるため、アナログ入力電圧に対する正確なＡ／Ｄ変換コードを得ることができる。
【０１２０】
第１のレベルシフト回路では、付加したオフセット補正コンデンサＣoff に、サンプリング期間とコンパレート期間との間で異なる電圧を与えることにより、Ａ／Ｄ変換コード全体の変換電圧を相対的に＋ΔＶ（又は−ΔＶ）だけシフトさせることができる。このようなオフセット補正を実施することにより、Ａ／Ｄ変換コードのＭＳＢの確定を正確に行うことができ、また（ＶREFH＋ＶREFL）／２から｜ΔＶAIN ｜だけ離れたＡ／Ｄ変換コードに対する変換誤差の絶対値を等しくすることができるため、第２のレベルシフト回路に要求されるオフセット・フルスケール補正を実施するための回路構成を簡略化することができる。
【０１２１】
第２のレベルシフト回路では、付加したオフセット・フルスケール補正コンデンサＣ1 乃至Ｃn に、Ｄ／Ａ変換回路のｔａｐから選択された電圧の差をＡ／Ｄ変換コードを決定する逐次比較段階で印加することにより、オフセット補正後に残留した総合変換誤差特性の右上がり誤差を除去することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における補正回路の動作概要を示す図。
【図２】本発明の第２の実施の形態における補正回路の動作概要を示す図。
【図３】本発明の第３の実施の形態における逐次比較型アナログ・ディジタル変換回路の構成を示す図。
【図４】本発明の第３の実施の形態におけるＤ／Ａ変換回路の構成を示す図。
【図５】本発明の第３の実施の形態の補正回路の構成を示す図。
【図６】本発明の第３の実施の形態の補正回路の変形例を示す図。
【図７】従来のＤ／Ａ変換回路に含まれる寄生抵抗による誤差の影響を示す図。
【図８】従来の逐次比較型アナログ・ディジタル変換回路の構成を示す図。
【符号の説明】
１…電圧比較回路
２…本発明に関する回路構成部分
３…スイッチング動作の関連を示す矢印
４…Ｄ／Ａ変換回路
５…Ａ／Ｄ変換制御回路
６…第１のレベルシフト回路
６ａ…補正回路
７…第２のレベルシフト回路
７ａ…セレクタ
８…Ｄ／Ａ変換回路のスイッチ
９、９ａ…補正回路のスイッチ
１０、１０ａ…補正回路のスイッチ
１１…補正回路のスイッチ
１２…Ｅｘ．ＯＲゲート
１３…インバータ
１４…ＡＮＤゲート
１５〜１７…インバータ
１８…ＤＡＣブロック
【図１】
0003857450.tif 000008
【図２】
0003857450.tif 000009
【図３】
0003857450.tif 000010
【図４】
0003857450.tif 000011
【図５】
0003857450.tif 000012
【図６】
0003857450.tif 000013
【図７】
0003857450.tif 000014
【図８】
0003857450.tif 000015