(57)【特許請求の範囲】
【請求項１】
半導体ウェハを搬送する搬送手段と、
この搬送手段によって搬送される半導体ウェハにおける複数のチップの画像情報を、前記複数のチップに対応した複数のブロックに分割して同時に取得する一の撮像手段と、
この撮像手段によって取得した複数のチップの画像情報を標準パターンと同時に比較して各チップにおける欠陥の有無を並行して検査する画像処理手段と
を備え、
前記撮像手段による複数のチップの画像情報の取得と、前記画像処理手段による各チップにおける欠陥の有無の検査とを時間的に重複して行う
ことを特徴とする半導体の欠陥検査装置。
【請求項２】
前記撮像手段は、複数の画素を有し、前記複数の画素のうちのチップを撮像する画素以外の画素を用いて前記半導体ウェハの位置を補正する
ことを特徴とする請求項１記載の半導体の欠陥検査装置。
【請求項３】
前記撮像手段は、ラインセンサを有し、前記搬送手段によって半導体ウェハを移動させている状態でラインセンサによって複数のチップを同時に走査して複数のチップの画像情報を取得することを特徴とする請求項１または請求項２に記載の半導体の欠陥検査装置。
【請求項４】
前記画像処理手段は、標準パターンを半導体ウェハの略中心のチップから求めることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体の欠陥検査装置。
【請求項５】
前記画像処理手段は、コンピュータ支援設計のデータに基づいて予め作成されたパターンを標準パターンとすることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体の欠陥検査装置。
【請求項６】
前記画像処理手段は、前記撮像手段からの画像情報を一時的に保持する保持手段を有することを特徴とする請求項１から請求項５のいずれか１項に記載の半導体の欠陥検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＶＬＳＩ（超大規模集積回路）チップ等の半導体におけるパターン欠陥やダスト等の欠陥を検出する半導体の欠陥検査装置に関する。
【０００２】
【従来の技術】
従来より、ＡＳＩＣ（特定用途向け集積回路）を中心としたロジックＩＣは、高速高機能デバイスを求めるハイエンドユーザから、プロセスドライバ（微細化の最先端技術を必要とするデバイス）のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）よりも、高速で高機能を要求され、微細なプロセスで大規模な回路を提供することを求められていた。従来より、ＶＬＳＩチップ等の半導体では、パターン欠陥やダスト等の欠陥を検出する欠陥検査が行われているが、前述のようなロジックＩＣは、ＤＲＡＭのようにパターンの繰り返しや同じセルが少なく、チップレベルでしか繰り返しが無いため、その欠陥検査はチップ毎となっていた。そのため、高歩留り、垂直立ち上げ（開発完了から量産立ち上げまでの時間が最短なプロセス立ち上げ）を目指すラインでは、高速に欠陥を検出する欠陥検査装置が求められている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来は、プロセスドライバもリーディングデバイス（高性能をリードする最先端デバイス）もＤＲＡＭであるため、セルレベルでの比較に優れた欠陥検査装置は多いが、チップレベルでの比較を実用的な検査時間で実行できる欠陥検査装置はなかった。例えば、従来のある欠陥検査装置では、０．２５μｍの感度で８インチウェハを評価すると３時間程度の時間がかかってしまうため、１日に８枚しか評価することができない。そのため、一般には感度を落として高速に評価したり、評価チップを間引いて評価していた。そのため、実際の欠陥を検出する感度が低下してしまい、運用が難しくなっていた。また、今後のデバイスでは、２０００年には１２インチウェハの生産も始まることが考えられ、高感度で高速な欠陥検査装置が求められている。
【０００４】
本発明はかかる問題点に鑑みてなされたもので、その課題は、検出感度を低下させることなく半導体ウェハ全面について短時間で欠陥検査を行うことができるようにした半導体の欠陥検査装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の半導体の欠陥検査装置は、半導体ウェハを搬送する搬送手段と、この搬送手段によって搬送される半導体ウェハにおける複数のチップの画像情報を、複数のチップに対応した複数のブロックに分割して同時に取得する一の撮像手段と、この撮像手段によって取得した複数のチップの画像情報を標準パターンと同時に比較して各チップにおける欠陥の有無を並行して検査する画像処理手段とを備え、撮像手段による複数のチップの画像情報の取得と、画像処理手段による各チップにおける欠陥の有無の検査とを時間的に重複して行うようにしたものである。
【０００６】
この半導体の欠陥検査装置では、搬送手段によって半導体ウェハが搬送され、一の撮像手段によって半導体ウェハにおける複数のチップの画像情報が、複数のチップに対応した複数のブロックに分割されて同時に取得され、画像処理手段によって、複数の画像情報が標準パターンと同時に比較され各チップにおける欠陥の有無が並行して検査される。その際、撮像手段による複数のチップの画像情報の取得と、画像処理手段による各チップにおける欠陥の有無の検査とが時間的に重複して行われる。
請求項２記載の半導体の欠陥検査装置は、請求項１記載の半導体の欠陥検査装置において、撮像手段が、複数の画素を有し、これら複数の画素のうちのチップを撮像する画素以外の画素を用いて半導体ウェハの位置を補正するものである。
【０００７】
請求項３記載の半導体の欠陥検査装置は、請求項１または請求項２に記載の半導体の欠陥検査装置において、撮像手段が、ラインセンサを有し、搬送手段によって半導体ウェハを移動させている状態でラインセンサによって複数のチップを同時に走査して複数のチップの画像情報を取得するものである。
【０００８】
請求項４記載の半導体の欠陥検査装置は、請求項１から請求項３のいずれか１項に記載の半導体の欠陥検査装置において、画像処理手段が、標準パターンを半導体ウェハの略中心のチップから求めるものである。
【０００９】
請求項５記載の半導体の欠陥検査装置は、請求項１から請求項３のいずれか１項に記載の半導体の欠陥検査装置において、画像処理手段が、コンピュータ支援設計のデータに基づいて予め作成されたパターンを標準パターンとするものである。
【００１０】
請求項６記載の半導体の欠陥検査装置は、請求項１から請求項５のいずれか１項に記載の半導体の欠陥検査装置において、画像処理手段が、撮像手段からの画像情報を一時的に保持する保持手段を有するものである。これにより、画像処理手段は、欠陥の有無の検査中に次の画像情報の取得を時間的に重複して行うことが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】
図１は本発明の実施の一形態に係る半導体の欠陥検査装置の構成を示す説明図である。この欠陥検査装置は、半導体ウェハ１０を保持するテーブル１１と、このテーブル１１を駆動して半導体ウェハ１０を搬送すると共に微少に移動可能なウェハ搬送装置１２と、このウェハ搬送装置１２によって搬送される半導体ウェハ１０における複数のチップの画像情報を同時に取得する撮像部２０とを備えている。
【００１３】
撮像部２０は、半導体ウェハ１０に照射する照明光を発生するランプ２１と、このランプ２１から出射された拡散光を平行光にするレンズ２２と、テーブル１１上の半導体ウェハ１０に対向する位置に配設された対物レンズ２３と、レンズ２２と対物レンズ２３との間の光路上に配設された２つのハーフミラー２４，２５とを有している。ランプ２１から出射された拡散光は、レンズ２２によって平行光にされ、ハーフミラー２４，２５を透過し、対物レンズ２３によって集光されてテーブル１１上の半導体ウェハ１０に照射され、半導体ウェハ１０からの反射光はハーフミラー２５，２４によってそれぞれ一部が反射されるようになっている。撮像部２０は、更に、ハーフミラー２４で反射された光の光路上に配設された結像レンズ２６と、この結像レンズ２６の結像位置に配設されたＣＣＤ（電荷結合素子）ラインセンサ２７と、対物レンズ２３を上下方向に移動可能な対物レンズ駆動部２８と、ハーフミラー２５で反射された光の光路上に配設され、対物レンズ２３と半導体ウェハ１０との位置関係に応じた検出出力を発生する自動焦点用検出部２９と、この自動焦点用検出部２９の検出出力に基づいて対物レンズ駆動部２８を駆動して、対物レンズ２３の焦点位置が半導体ウェハ１０上にくるように調整する自動焦点調整回路３０とを有している。
【００１４】
本実施の形態では、撮像部２０が半導体ウェハ１０における複数のチップの画像情報を同時に取得することができるように、撮像部２０における光学系およびＣＣＤラインセンサ２７は、同時に検査可能な検査有効面積として、ステッパ（ステップ式投影露光装置）の描画できる面積の２倍以上の面積を有している。検査有効面積は、ステッパの描画できる面積の２倍以上であれば良いが、例えば２〜４チップを同時に検査する場合にはステッパの描画できる面積の２．２〜５．０倍以内が好ましく、特に２．４〜４．８倍程度が好ましい。なお、撮像部２０は、ウェハ搬送装置１２によって半導体ウェハ１０を微少に移動させながらＣＣＤラインセンサ２７によって複数のチップを同時に走査することによって、複数のチップの画像情報を同時に取得するようになっている。
【００１５】
欠陥検査装置は、更に、ＣＣＤラインセンサ２７の出力信号をアナログ−ディジタル（以下、Ａ／Ｄと記す。）変換するＡ／Ｄ変換部３１と、このＡ／Ｄ変換部３１の出力データを一時的に保持するバッファメモリ３２と、このバッファメモリ３２の出力データに基づいて、パターン比較による欠陥解析を行う処理装置３３と、この処理装置３３の解析結果を表示するモニタ３４と、ウェハ搬送装置１２、Ａ／Ｄ変換部３１、バッファメモリ３２および処理装置３３を制御するコントローラ３５とを備えている。Ａ／Ｄ変換部３１、バッファメモリ３２および処理装置３３が本発明における画像処理手段に対応する。処理装置３３は、マイクロコンピュータで構成しても良いし、コストダウンのために複数台のパーソナルコンピュータを並列処理できるように組み合わせて構成しても良い。
【００１６】
次に、本実施の形態に係る半導体の欠陥検査装置の動作について説明する。
【００１７】
半導体ウェハ１０は、テーブル１１に固定され、ウェハ搬送装置１２によって対物レンズ２３の下方の位置まで搬送される。ここで、半導体ウェハ１０の位置合わせと自動焦点調整が行われる。半導体ウェハ１０の位置合わせとしては、例えば、合わせピン等に半導体ウェハ１０を接触させる機械的な位置合わせの他に、ＣＣＤラインセンサ２７においてチップを撮像する画素以外の画素を用いて半導体ウェハ１０上のターゲットマーク等の位置を検出し、この位置が所定の位置になるように半導体ウェハ１０の位置を補正するソフト的な位置合わせを用いる。また、チップ欠けが生じているチップについても、正常なチップの位置を基準にして位置を算出して、評価できるようにする。自動焦点調整は、自動焦点調整回路３０によって、自動焦点用検出部２９の検出出力に基づいて、対物レンズ２３の焦点位置が半導体ウェハ１０上にくるように対物レンズ駆動部２８を駆動して行う。
【００１８】
次に、ウェハ搬送装置１２によって半導体ウェハ１０を移動させながらＣＣＤラインセンサ２７によって複数のチップを同時に走査することによって、複数のチップの画像情報を同時に取得する。なお、ここでいう「同時」とは、時間的に厳密に同時という意味ではなく、１回の処理（走査）でという意味である。ＣＣＤラインセンサ２７の出力信号は、Ａ／Ｄ変換部３１によってＡ／Ｄ変換され、画像データとしてバッファメモリ３２によって一時的に保持され、処理装置３３が欠陥解析を行うときにバッファメモリ３２から出力される。本実施の形態では、ＣＣＤラインセンサ２７の画素は、複数のチップに対応して複数のブロックに分割され、各ブロック毎に得られる画像データが並行して処理される。
【００１９】
処理装置３３は、バッファメモリ３２から出力される複数チップ分の画像データに基づいてパターン比較による欠陥解析を行う。すなわち、処理装置３３は、バッファメモリ３２から出力される各チップ毎の画像データを標準パターンと同時に比較して各チップにおける欠陥の有無を検査し、また、検査結果を解析する。検査結果の解析は、例えば、欠陥のサイズやクラスター欠陥の分類等である。標準パターンは、最初に半導体ウェハ１０の略中心のチップを撮像して、そのパターンから求めても良いし、ＣＡＤ（コンピュータ支援設計）によるパターンデータを、必要な波長領域のみを抽出するパンドパスフィルタによって加工して予め作成されたパターンを用いても良い。処理装置３３における画像処理のためのメモリ環境は、ＣＣＤラインセンサ２７の大きさに合わせ、例えばＣＣＤラインセンサ２７の検査有効面積がステッパの描画できる面積の２．４〜４．８倍程度の場合には、メモリ環境も１チップ当たりに必要なメモリ環境の２．４〜４．８倍程度に増強する。
【００２０】
次に、図２を参照して、本実施の形態に係る半導体の欠陥検査装置の効果について説明する。図２（ａ）は、本実施の形態との比較のために、従来のシリーズ処理による欠陥検査の時間を概念的に示したものである。この図に示したように、従来は、搬送（位置合わせを含む）と自動焦点調整、チップ測定（チップの画像情報の取得）、および欠陥解析が、１チップ毎に順次行われていた。これに対し、本実施の形態では、撮像部２０が半導体ウェハ１０における複数のチップを同時に測定するようにしている。これにより、搬送と自動焦点調整の回数を減らすことができ、例えば２〜４チップを同時に測定する場合には、搬送と自動焦点調整に要する時間を従来の１／２〜１／４に短縮することができる。しかし、図２（ｂ）に示したように、単に複数チップ（図では２チップの例を示している。）の搬送と自動焦点調整を同時に行い、チップ測定および欠陥解析を１チップ毎に行ったのでは、チップ測定および欠陥解析に要する時間は従来と変わりなく、欠陥検査全体の時間はあまり短縮されない。
【００２１】
本実施の形態では、図２（ｃ）に示したように、複数チップ（図では２チップの例を示している。）の搬送と自動焦点調整を同時に行うと共に、ＣＣＤラインセンサ２７の画素を複数のチップに対応して複数のブロックに分割して、複数チップの測定を同時に行うと共に、各チップ毎の画像データを標準パターンと同時に比較して、各チップの欠陥解析を並行して行う。なお、図２（ｃ）において破線で示した部分は、次の複数チップについての処理を示している。このようにして、本実施の形態よれば、例えば２〜４チップを同時に測定する場合には、チップ測定と欠陥解析に要する時間を、それぞれ従来の１／２〜１／４に短縮することができる。その結果、欠陥検査全体の時間を従来の１／２〜１／４に短縮することができ、欠陥検査装置の搬送動作を従来の２〜４倍にすることができ、現状の２〜４倍の実用的なスループットを確保することができる。
【００２２】
更に、本実施の形態では、欠陥解析は撮像部２０とは別の処理装置３３にデータを転送して行うため、図２（ｃ）に示したように、チップ測定と欠陥解析を時間的に重複して行うことができるので、欠陥検査全体の時間をより短縮することができる。また、処理装置３３の前段に、Ａ／Ｄ変換部３１からの画像データを一時的に保持するバッファメモリ３２を設けたので、欠陥解析中に、次の画像データの取得を時間的に重複して行うことが可能となり、画像データの転送時間を無視できるようになって無駄な時間がなくなり、また画像データを圧縮する必要もない。
【００２３】
また、本実施の形態では、機械的な位置合わせの他に、ＣＣＤラインセンサ２７においてチップを撮像する画素以外の画素を用いてソフト的な位置合わせができ、位置合わせの高精度化、高速化が可能となる。
【００２４】
また、予めＣＡＤによるパターンデータをフィルタ加工して標準パターンを作成し、標準パターンのライブラリを作成しておくことにより、測定時に半導体ウェハ１０の略中心のチップ等の画像を読み取り、標準パターンを作成する時間を削減することができる。
【００２５】
なお、本発明は上記実施の形態に限定されず、例えばＣＣＤラインセンサ２７の代わりに、複数チップを同時に撮像可能なイメージセンサを設け、半導体ウェハ１０を静止させた状態で、複数チップの画像情報を同時に取得するようにしても良い。
【００２６】
【発明の効果】
以上説明したように本発明による半導体の欠陥検査装置によれば、一の撮像手段によって半導体ウェハにおける複数のチップの画像情報を、複数のチップに対応した複数のブロックに分割して同時に取得し、画像処理手段によって、複数の画像情報を標準パターンと同時に比較して各チップにおける欠陥の有無を並行して検査し、撮像手段による複数のチップの画像情報の取得と、画像処理手段による各チップにおける欠陥の有無の検査とを時間的に重複して行うようにしたので、検出感度を低下させることなく半導体ウェハ全面について短時間で欠陥検査を行うことができるという効果がある。
【００２７】
請求項５記載の半導体の欠陥検査装置によれば、コンピュータ支援設計のデータに基づいて予め作成されたパターンを標準パターンとしたので、上記効果に加え、欠陥検査時における標準パターン作成の時間を省くことができるという効果がある。
【００２８】
請求項６記載の半導体の欠陥検査装置によれば、画像処理手段において、撮像手段からの画像情報を一時的に保持する保持手段を設けたので、上記各効果に加え、画像処理手段は欠陥の有無の検査中に次の画像情報の取得を時間的に重複して行うことが可能となり、欠陥検査の時間をより短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る半導体の欠陥検査装置の構成を示す説明図である。
【図２】本発明の実施の一形態に係る半導体の欠陥検査装置の効果を説明するための説明図である。
【符号の説明】
１０  半導体ウェハ
１２  ウェハ搬送装置
２０  撮像部
２７  ＣＣＤラインセンサ
３２  バッファメモリ
３３  処理装置
【図１】
0003789525.tif 000002
【図２】
0003789525.tif 000003