(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ装置のローデコーダにおいて、
そのデコーダ部を複数のグローバルローデコーダ部と複数のローカルローデコーダ部に分けて構成し、
前記グローバルローデコーダ部は、
モード制御信号（ＲＳＴＮ及びＲＳＴＰ）が各々のゲートに入力されるＮＭＯＳトランジスタ（ｈｎ２１）とＰＭＯＳトランジスタ（ｈｐ２１）とで構成される伝達ゲート（２２）と、
前記伝達ゲート（２２）の出力に応答してグローバルパワーソース信号（ＶＰＰＧＸ）レベルを伝達するＰＭＯＳトランジスタ（ｈｐ２２）と、伝達ゲート（２２）の出力に応答して接地レベル（０Ｖ）を伝達するＮＭＯＳトランジスタ（ｈｎ２２）と、ＮＭＯＳトランジスタ（ｈｎ２２）及びＰＭＯＳトランジスタ（ｈｐ２２）から伝えられた電圧レベルに応答して、グローバルパワーソース信号（ＶＰＰＧＸ）のレベル（Ｖｐｐ）を第１グローバルワード信号（ＧＷＬＰ）に伝達するＰＭＯＳトランジスタ（ｈｐ２３）とで構成される第１グローバルワード信号（ＧＷＬＰ）の出力端である第１回路部（２３）と、
前記伝達ゲート（２２）の出力信号レベルに応答してグローバルパワーソース信号（ＶＰＰＧＸ）の電圧レベル（Ｖｐｐ）を第２グローバルワード信号（ＧＷＬＮ）に伝達するＰＭＯＳトランジスタ（ｈｐ２４）と、前記伝達ゲート（２２）の出力信号レベルに応答してグローバル消去信号（ＶＥＥＧＸ）のレベル（−Ｖｐｐ）を第２グローバルワード信号（ＧＷＬＮ）に伝達するＮＭＯＳトランジスタ（ｔｈｎ２１）と、ＰＭＯＳトランジスタ（ｈｐ２４）と第２グローバルワード信号（ＧＷＬＮ）に安定したグローバルパワーソース信号（ＶＰＰＧＸ）電圧レベルを伝達するためのＰＭＯＳトランジスタ（ｈｐ２５）を含む第２グローバルワード信号（ＧＷＬＮ）の出力端である第２回路部（２４）と、
アドレス組合せ信号ｋ、ｍ（ＸＡＰＲＥＤｋ及びＸＢＰＲＥＤｍ）をデコードする回路とより構成され、
前記ローカルローデコーダ部は、
第１グローバルワード信号（ＧＷＬＰ）の信号に応答してローカル消去信号（ＶＥＥＸｙ）に供給された電圧レベルをワードライン選択信号（ＷＬ）へ伝達するＮＭＯＳトランジスタ（ｔｈｎ３１）と、第１グローバルワード信号（ＧＷＬＰ）に応答してアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）に供給された電圧レベルをワードライン選択信号（ＷＬ）へ伝達するＰＭＯＳトランジスタ（ｈｐ３１）と、第２グローバルワード信号（ＧＷＬＮ）に応答してアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）に供給された電圧レベルをワードライン（ＷＬ）へ伝達するＮＭＯＳトランジスタ（ｔｈｎ３２）とより構成され、
前記グローバルローデコーダ部の出力信号である第１グローバルワード線信号（ＧＷＬＰ）と第２グローバルワード線信号（ＧＷＬＮ）とが複数セクタのローカルローデコーダ部の入力とする構成にするとともに、前記グローバルローデコーダ部においては、ロープレデコーダからのアドレス組合せ信号ｋ、ｍ（ＸＡＰＲＥＤｋ、ＸＢＰＲＥＤｍ）をデコードし、グローバルパワーソース信号（ＶＰＰＧＸ）、グローバル消去信号（ＶＥＥＧＸ）とモード制御信号（ＲＳＴＮ、ＲＳＴＰ）を入力として、第１グローバルワード線信号（ＧＷＬＰ）と第２グローバルワード線信号（ＧＷＬＮ）を出力し、
前記ローカルローデコーダ部においては、前記第１グローバルワード線信号（ＧＷＬＰ）、第２グローバルワード線信号（ＧＷＬＮ）およびアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）、ローカルパワーソース信号（ＶＰＰＸｙ）およびローカル消去信号（ＶＥＥＸｙ）を入力信号として、論理出力をワードライン選択信号（ＷＬ）として生成して出力することを特徴とするフラッシュメモリ装置のローデコーダ。
【請求項２】
前記第１グローバルワード線信号（ＧＷＬＰ）と前記第２グローバルワード線信号（ＧＷＬＮ）は、互いに位相が反対であることを特徴とする請求項１記載のフラッシュメモリ装置のローデコーダ。
【請求項３】
前記第１グローバルワード線信号（ＧＷＬＰ）は、読出しモードで選択時に接地電圧レベル、非選択時には外部供給電圧レベル（Ｖｃｃ）であり、書きこみモードで非選択時に正のポンピング電圧レベル（Ｖｐｐ）、選択時には接地電圧レベルであり、消去モードでポジティブ電圧レベルであり、
前記第２グローバルワード線信号（ＧＷＬＮ）は、読出しモードで非選択時に接地電圧レベル、選択時には外部供給電圧レベル（Ｖｃｃ）であり、書きこみモードで選択時に正のポンピング電圧レベル（Ｖｐｐ）、非選択時には接地電圧レベルであり、消去モードで負のポンピング電圧レベル（−Ｖｐｐ）であることを特徴とする請求項１または２に記載のフラッシュメモリ装置のローデコーダ。
【請求項４】
前記ローカルローデコーダ部の出力である、ワードライン選択信号（ＷＬ）は当該ワードラインが選択された時、読出しモードで外部供給電圧レベル（Ｖｃｃ）であり、書きこみモードで正のポンピング電圧レベル（Ｖｐｐ）であり、消去モードで負のポンピング電圧レベル（−Ｖｐｐ）であり、非選択時においては全てのモードで接地電圧レベルとなることを特徴とする請求項１記載のフラッシュメモリ装置のローデコーダ。
【請求項５】
前記グローバルパワーソース信号（ＶＰＰＧＸ）としては、読出しモードで外部供給電圧レベル（Ｖｃｃ）が供給され、書きこみモードで正のポンピング電圧レベル（Ｖｐｐ）が供給され、消去モードでポジティブ電圧レベル（２Ｖ）が供給され、前記モード制御信号（ＲＳＴＮ、ＲＳＴＰ）としては読出しモードではそれぞれＶｃｃレベルと０Ｖとなり、書きこみモードではＶｃｃとＶｐｐレベルであり、消去時にはグローバルパワーソース信号（ＶＰＰＧＸ）レベルの２ＶとＶｃｃが供給され、前記グローバル消去信号（ＶＥＥＧＸ）としては、読出し及び書きこみモードで接地電圧レベルが供給され、消去モードで負のポンピング電圧レベル（−Ｖｐｐ）が供給されることを特徴とする請求項１に記載のフラッシュメモリ装置のローデコーダ。
【請求項６】
前記アドレス組合せ信号ｋ、ｍ（ＸＡＰＲＥＤｋ及びＸＢＰＲＥＤｍ）をデコードする回路は、アドレス組合せ信号の入力を受けるためのＮＡＮＤゲートを含むことを特徴とする請求項１に記載のフラッシュメモリ装置のローデコーダ。
【請求項７】
前記ＮＭＯＳトランジスタ（ｔｈｎ２１）は、トリプルＰ−ウェルに形成されることを特徴とする請求項１に記載のフラッシュメモリ装置のローデコーダ。
【請求項８】
前記ローカル消去信号（ＶＥＥＸｙ）は、読出し及び書きこみモードで接地電圧レベル（０Ｖ）が供給され、消去モードでアドレス選択時に、負のポンピング電圧レベル（−Ｖｐｐ）が供給され、非選択時には接地電圧レベル（０Ｖ）が供給され、
前記アドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）は、アドレス選択時に読出しモード及び書きこみモードで外部供給電圧（Ｖｃｃ）レベルが供給され、消去モードで接地電圧レベル（０Ｖ）が供給され、非選択時には接地電圧レベル（０Ｖ）が供給されることを特徴とする請求項１に記載のフラッシュメモリ装置のローデコーダ。
【請求項９】
前記ＮＭＯＳトランジスタ（ｔｈｎ３１）およびＮＭＯＳトランジスタ（ｔｈｎ３２）は、トリプルＰ−ウェルに形成されることを特徴とする請求項１に記載のフラッシュメモリ装置のローデコーダ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、フラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）におけるローデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）に関し、特に、ローデコーダの面積を最小化するとともに、電圧ポンピング（Ｐｕｍｐｉｎｇ）時間を減らすように高電圧用素子が形成されるウェルのローディングを減らすことができるフラッシュメモリ装置におけるローデコーダに関するものである。
【０００２】
【従来の技術】
通常において、フラッシュメモリ装置は、セクタ（Ｓｅｃｔｏｒ）単位で消去（Ｅｒａｓｅ）が実施され、バイト（Ｂｙｔｅ）単位で書き込みを実行するので、選択されたセクタのセル（Ｃｅｌｌ）の消去時には、選択されないセクタのセルは消去されてはならず、また、選択されたセルを書き込みする時には、選択されないセルは書き込みされてはならない。
【０００３】
上記のような理由によりフラッシュメモリでは、セクタ単位でメモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）をブロッキング（Ｂｌｏｃｋｉｎｇ）する必要がある。また、セクタ単位でメモリアレイをブロッキングしたとしても、バイト書き込み時に一つのワードラインに連結され、選択されないセルは、ゲートストレス（Ｇａｔｅ  Ｓｔｒｅｓｓ）を受けるようになる。また、一つのビットライン（Ｂｉｔ−Ｌｉｎｅ、ＢＬ）に連結されて、選択されないセルは、ドレーンストレス（Ｄｒａｉｎ  Ｓｔｒｅｓｓ）を受けるようになる。
【０００４】
一般的に、ゲートストレスがドレーンストレスよりセルへの影響が１０倍程度大きいことが理解されているが、一つのワードラインに連結されたセルの数が一つのビットラインに連結されたセルの数よりも多くなるようにセルアレイを形成する理由はローデコーダの面積が大きいためである。
【０００５】
また、フラッシュメモリでのローデコーダは、各動作モード別にワードラインに加える電圧レベルを異なるようにする必要がある。
選択されたワードラインでは読出し（Ｒｅａｄ）時に外部供給電圧（以下Ｖｃｃという）が供給される必要がある。
また、書き込み時には正のポンピング電圧レベル（Ｖｐｐ）が供給される必要があり、消去時には負のポンピング電圧レベル（−Ｖｐｐ）を供給する必要がある。
【０００６】
そして、選択されないワードラインには、各モード共に、すべて同一に、接地電圧（Ｖｓｓ、以下０Ｖという）を供給する必要がある。したがって、回路が複雑となり、また、多くの面積が必要となる。
【０００７】
図１は、従来技術に係るフラッシュメモリ装置のローデコーダ回路図であり、ノードＢレベルに応答して電源ソース端のＶＰＰＸｘｙのレベルをワードライン選択信号（ＷＬ）に伝達するＰＭＯＳトランジスタｈｐ３と、ノードＢのレベルに応答して電源ソース端のＶＥＥＸｘｙのレベルをワードライン選択信号（ＷＬ）に伝達するＮＭＯＳトランジスタｔｈｎ１を備え、また、上記ＰＭＯＳトランジスタｈｐ３は、ＶＰＰＸｘｙに基板が接続され、上記ＮＭＯＳトランジスタ（ｔｈｎ１）は、トリプルウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）に形成されて、このトリプルウェルのＮ−ウェルにはＶｃｃが供給される。
【０００８】
そして、ノードＢには、制御信号ＸＲＳＴのレベルに応答して、ＶＰＰＸｘｙレベルを伝達するＰＭＯＳトランジスタｈｐ１と、ロープレデコーダ（図示せず）の出力信号ＸＡＰＲＥＤｋ（アドレス組合せ信号ｋ）に応答して、ロープレデコーダの出力信号ＸＢＰＲＥＤｍ（アドレス組合せ信号ｍ）、ＸＣＰＲＥＤｎ（アドレス組合せ信号ｎ）及びＳＥＣＴをＮＡＮＤ結合したノードＡの信号レベルを伝達するＮＭＯＳトランジスタｈｎ１が接続構成される。またノードＢには、出力端（ワードラインＷＬ）に応答してＶＰＰＸｘｙのレベルを伝達するＰＭＯＳトランジスタｈｐ２が接続されて、ワードライン（ＷＬ）に安定した電圧レベルを伝達する。上記のような従来の構成におけるローデコーダの動作を説明する。〔表１〕は従来のローデコーダに対するモード別動作を示す。（ｘ：ローセクタアドレス  ｙ：カラムセクタアドレス）
【０００９】
【表１】
0003743780.tif 000002
【００１０】
読出しモード時では、目的のワードライン（ＷＬ）が選択されない場合にはＳＥＣＴｘｙがローレベルとなり、ＶＰＰＸｘｙはＶｃｃで、ＸＲＳＴｘｙ及びＶＥＥＸｘｙは０Ｖである。
図１においてセクタが選択されるとＳＥＣＴｘｙがハイレベルとなり、ＸＢＰＲＥＤｍおよびＸＣＰＲＥＤｎがハイレベルで入力されると、ノードＡは０Ｖとなる。
この時、ＸＡＰＲＥＤｋがハイレベルで入力されると、ノードＢは０Ｖとなり、ＮＭＯＳトランジスタ（ｔｈｎ１）がオープンとなり、ワードライン（ＷＬ）にはＶｃｃレベルが出力される。ＳＥＣＴｘｙがローレベル、ＸＢＰＲＥＤｍおよびＸＣＰＲＥＤｎがハイレベル（Ｖｃｃ）、ＸＡＰＲＥＤｋがローレベルになると、ワードライン選択信号（ＷＬ）の出力は０Ｖとなる。
【００１１】
書きこみモード時においては、読出しモードの場合のように、選択されたローデコーダのノードＢだけが０Ｖで、それ以外はＶｃｃレベルとなり、選択されたセクタのＶＰＰＸｘｙとＸＲＳＴｘｙにはＶｐｐレベルが与えられ、選択されたワードラインにはＶｐｐレベルが出力され、選択されないワードラインは０Ｖとなる。
消去モード時においては、ＸＡＰＲＥＤｋは０Ｖであるから、ノードＢはＶＰＰＸｘｙレベルになり、選択されたセクタのＶＰＰＸｘｙレベルは２Ｖ程度のレベルになり、ＶＥＥＸｘｙは−Ｖｐｐレベルになって、選択されたセクタの全てのワードラインは−Ｖｐｐレベルとなり、選択されないセクタのワードラインは全て０Ｖとなる。
【００１２】
前記のような従来におけるローデコーダは、読出しモード時にワードラインが選択される時間は、主にＰＭＯＳトランジスタｈｐ２のサイズ（ｓｉｚｅ）によって決定される。選択されない時間も、主にトリプルＰ−ウェルの中にあるＮＭＯＳトランジスタｔｈｎ１のサイズによって決定され、回路も複雑であるので多くの面積を占める。またＶＰＰＸｘｙに対するローディングも大きいので、ＶｃｃからＶｐｐにポンピングする時間が長くなる。
【００１３】
【発明が解決しようとする技術的課題】
本発明は前記問題点に鑑みて創案されたものであり、面積が少ないため高集積化が可能で、書きこみ及び消去時にワードラインに伝達される正または負のポンピング電圧（Ｖｐｐ、−Ｖｐｐ）のポンピング時間を短縮させることができるフラッシュメモリ装置のローデコーダの提供をその目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるフラッシュメモリ装置のローデコーダは、フラッシュメモリ装置のローデコーダにおいて、そのデコーダ部を複数のグローバルローデコーダ部と複数のローカルローデコーダ部に分けて構成し、前記グローバルローデコーダ部は、モード制御信号（ＲＳＴＮ及びＲＳＴＰ）が各々のゲートに入力されるＮＭＯＳトランジスタ（ｈｎ２１）とＰＭＯＳトランジスタ（ｈｐ２１）とで構成される伝達ゲート（２２）と、前記伝達ゲート（２２）の出力に応答してグローバルパワーソース信号（ＶＰＰＧＸ）レベルを伝達するＰＭＯＳトランジスタ（ｈｐ２２）と、伝達ゲート（２２）の出力に応答して接地レベル（０Ｖ）を伝達するＮＭＯＳトランジスタ（ｈｎ２２）と、ＮＭＯＳトランジスタ（ｈｎ２２）及びＰＭＯＳトランジスタ（ｈｐ２２）から伝えられた電圧レベルに応答して、グローバルパワーソース信号（ＶＰＰＧＸ）のレベル（Ｖｐｐ）を第１グローバルワード信号（ＧＷＬＰ）に伝達するＰＭＯＳトランジスタ（ｈｐ２３）とで構成される第１グローバルワード信号（ＧＷＬＰ）の出力端である第１回路部（２３）と、前記伝達ゲート（２２）の出力信号レベルに応答してグローバルパワーソース信号（ＶＰＰＧＸ）の電圧レベル（Ｖｐｐ）を第２グローバルワード信号（ＧＷＬＮ）に伝達するＰＭＯＳトランジスタ（ｈｐ２４）と、前記伝達ゲート（２２）の出力信号レベルに応答してグローバル消去信号（ＶＥＥＧＸ）のレベル（−Ｖｐｐ）を第２グローバルワード信号（ＧＷＬＮ）に伝達するＮＭＯＳトランジスタ（ｔｈｎ２１）と、ＰＭＯＳトランジスタ（ｈｐ２４）と第２グローバルワード信号（ＧＷＬＮ）に安定したグローバルパワーソース信号（ＶＰＰＧＸ）電圧レベルを伝達するためのＰＭＯＳトランジスタ（ｈｐ２５）を含む第２グローバルワード信号（ＧＷＬＮ）の出力端である第２回路部（２４）と、アドレス組合せ信号ｋ、ｍ（ＸＡＰＲＥＤｋ及びＸＢＰＲＥＤｍ）をデコードする回路とより構成され、前記ローカルローデコーダ部は、
第１グローバルワード信号（ＧＷＬＰ）の信号に応答してローカル消去信号（ＶＥＥＸｙ）に供給された電圧レベルをワードライン選択信号（ＷＬ）へ伝達するＮＭＯＳトランジスタ（ｔｈｎ３１）と、第１グローバルワード信号（ＧＷＬＰ）に応答してアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）に供給された電圧レベルをワードライン選択信号（ＷＬ）へ伝達するＰＭＯＳトランジスタ（ｈｐ３１）と、第２グローバルワード信号（ＧＷＬＮ）に応答してアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）に供給された電圧レベルをワードライン（ＷＬ）へ伝達するＮＭＯＳトランジスタ（ｔｈｎ３２）とより構成され、前記グローバルローデコーダ部の出力信号である第１グローバルワード線信号（ＧＷＬＰ）と第２グローバルワード線信号（ＧＷＬＮ）とが複数セクタのローカルローデコーダ部の入力とする構成にするとともに、前記グローバルローデコーダ部においては、ロープレデコーダからのアドレス組合せ信号ｋ、ｍ（ＸＡＰＲＥＤｋ、ＸＢＰＲＥＤｍ）をデコードし、グローバルパワーソース信号（ＶＰＰＧＸ）、グローバル消去信号（ＶＥＥＧＸ）とモード制御信号（ＲＳＴＮ、ＲＳＴＰ）を入力として、第１グローバルワード線信号（ＧＷＬＰ）と第２グローバルワード線信号（ＧＷＬＮ）を出力し、前記ローカルローデコーダ部においては、前記第１グローバルワード線信号（ＧＷＬＰ）、第２グローバルワード線信号（ＧＷＬＮ）およびアドレス組合せ信号ｎ（ＸＣＰＲＥＤｎ）、ローカルパワーソース信号（ＶＰＰＸｙ）およびローカル消去信号（ＶＥＥＸｙ）を入力信号として、論理出力をワードライン選択信号（ＷＬ）として生成して出力することを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例の形態を詳細に説明する。
図２は本発明にかかるローデコーダの構成図であり、複数のグローバルローデコーダ（ＧＤ）を設置して、グローバルローデコーダの出力ＧＷＬＰおよびＧＷＬＮが各々複数のローカルローデコーダ（ＬＤ）に接続されている。
ローセクタアドレス（ｘ）を受信するグローバルローデコーダはローカルローデコーダの組合せを選択し、カラムセクタアドレス（ｙ）を受信するローカルローデコーダは特定のワードラインを選択するように構成されている。
図３は本発明の実施例の形態に係るグローバルローデコーダ回路図である。この細部構成をみると、本実施の形態に係るグローバルローデコーダは、読出し及び書きこみモードでアドレスが選択された時に、ノードＣに０Ｖを出力し、非選択時にはノードＣにＶｃｃレベルを出力し、消去モードではノードＣにＶｃｃレベルを出力するために、ロープレデコーダからのアドレス組合せ信号ＸＢＰＲＥＤｍ及びＸＡＰＲＥＤｋを２入力としたＮＡＮＤゲート（２１）を備えている。また、上記グローバルローデコーダは、モード制御信号ＲＳＴＮ及びＲＳＴＰに応答して上記ＮＡＮＤゲート（２１）の出力信号を第１グローバルワード信号ＧＷＬＰへ伝達する伝達ゲート（２２）と、上記伝達ゲート（２２）の出力信号レベルに応答して信号を選択する第１回路部（２３）と第２回路部（２４）で構成される。
第１回路部（２３）は読出し及び書きこみモードでアドレスが選択されない時には第１グローバルワード信号ＧＷＬＰにＶＰＰＧＸ端子の電圧レベルを伝達し、消去モードではＲＳＴＮレベルを伝達する機能を持つ。
第２回路部（２４）は上記第１回路部（２２）の出力信号レベルに応答してＶＰＰＧＸの電圧レベルまたはＶＥＥＧＸの電圧レベルを第２グローバルワード信号ＧＷＬＮに伝達する機能を持つ。
【００１６】
具体的に図３の構成を説明する。前記第１回路部（２３）は、前記伝達ゲート（２２）の出力に応答してＶＰＰＧＸレベルを伝達するＰＭＯＳトランジスタｈｐ２２と、前記伝達ゲート（２２）の出力に応答して接地レベル（０Ｖ）を伝達するＮＭＯＳトランジスタｈｎ２２、及び前記ＮＭＯＳトランジスタｈｎ２２及びＰＭＯＳトランジスタｈｐ２２から伝えられた電圧レベルに応答して、ＶＰＰＧＸのレベルを第１グローバルワード信号ＧＷＬＰに伝達するＰＭＯＳトランジスタｈｐ２３で構成される。
【００１７】
第２回路部（２４）は、伝達ゲート（２２）の出力信号レベルに応答してＶＰＰＧＸの電圧レベル（Ｖｐｐ）を第２グローバルワード信号ＧＷＬＮに伝達するＰＭＯＳトランジスタｈｐ２４と、伝達ゲート（２２）の出力信号レベルに応答してＶＥＥＧＸのレベル（−Ｖｐｐ）を第２グローバルワード信号ＧＷＬＮに伝達するＮＭＯＳトランジスタｔｈｎ２１を含んで、ＰＭＯＳトランジスタｈｐ２４と電流ミラーで第２グローバルワード信号ＧＷＬＮに安定したＶＰＰＧＸ電圧レベルを伝達するためのＰＭＯＳトランジスタｈｐ２５を含む。
上記ＰＭＯＳトランジスタｈｐ２４、ｈｐ２５は、ＶＰＰＧＸに接続されて、上記ＮＭＯＳトランジスタｔｈｎ２１はトリプルウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）の構造に形成され、このトリプルウェルのＮ−ウェルにＶｃｃを印加する。また、上記伝達ゲート（２２）は、ＲＳＴＮ及びＲＳＴＰのモード制御信号を各々ゲートで入力されるＮＭＯＳトランジスタｈｎ２１とＰＭＯＳトランジスタｈｐ２１で構成される。〔表２〕は、上記図３のような構成のグローバルローデコーダに関する各モードでの動作を示す。
【００１８】
【表２】
0003743780.tif 000003
【００１９】
上記〔表２〕に示すように本発明では、グローバルローデコーダの入力であるＶＰＰＧＸ、ＶＥＥＧＸは従来と同一である。
ＲＳＴＮとＲＳＴＰは読出しモードではそれぞれＶｃｃレベルと０Ｖとなり、書きこみモードではＶｃｃとＶｐｐレベルであり、消去時にはＶＰＰＧＸレベルの２ＶとＶｃｃである。
また、読出し及び書きこみモードでの選択時に、グローバルローデコーダのノードＣは０Ｖであり、非選択時にはグローバルローデコーダのノードＣはＶｃｃレベルであり、消去モードではローアドレスの組合せの中でいずれかひとつが非選択となるように、グローバルローデコーダのノードＣは常にＶｃｃレベルとなる。
【００２０】
読出しモードでは選択時にグローバルローデコーダの出力であるＧＷＬＰは０Ｖとなり、ＧＷＬＮはＶｃｃレベルとなる。
また、非選択時には、グローバルローデコーダの出力であるＧＷＬＰはＶｃｃレベルとなり、ＧＷＬＮは０Ｖとなる。
【００２１】
書きこみモードでは、選択時にグローバルローデコーダの出力のＧＷＬＰは０Ｖとなり、ＧＷＬＮはＶｐｐレベルとなる。
また、非選択時にはグローバルローデコーダの出力のＧＷＬＰはＶｐｐレベルとなり、ＧＷＬＮは０Ｖとなる。
【００２２】
消去モードでは、グローバルローデコーダのＧＷＬＰ出力は全てＶＰＰＧＸレベル（この時ＶＰＰＧＸレベルは２Ｖ）となり、ＧＷＬＮは−Ｖｐｐとなる。
一つのグローバルローデコーダの出力であるＧＷＬＰとＧＷＬＮは、複数セクタのローカルローデコーダグループの入力として使われると同時に一つのセクタに該当するローカルローデコーダ中でＸＣＰＲＥＤｎの数に対応するローカルローデコーダの入力としても使用することにより、グローバルローデコーダグループは１個または２個で充分である。これによりグローバルローデコーダの数を少なくすることが可能となり、その面積を少なくすることができる。
【００２３】
図４は本発明の実施例の形態に係るローカルローデコーダの回路図である。その細部構成は、第１グローバルワード信号ＧＷＬＰの信号レベルに応答してＶＥＥＸｙのレベルをワードラインＷＬへ伝達するＮＭＯＳトランジスタｔｈｎ３１と、やはり第１グローバルワード信号ＧＷＬＰのレベルに応答してＸＣＰＲＥＤｎのレベルをワードラインＷＬへ伝達するＰＭＯＳトランジスタｈｐ３１と、第２グローバルワード信号ＧＷＬＮのレベルに応答してＸＣＰＲＥＤｎのレベルをワードラインＷＬへ伝達するＮＭＯＳトランジスタｔｈｎ３２で構成され、上記ＮＭＯＳトランジスタｔｈｎ３１とｔｈｎ３２はトリプル−ウェルの構造に形成されてそのトリプルＰ−ウェルの各Ｎ−ウェルはＶｃｃレベルが印加されている。
【００２４】
また、ＰＭＯＳトランジスタｈｐ３１のＮ−ウェルには、ＶＰＰＸｙのレベルを印加する。〔表３〕は図３のローカルローデコーダに関する各モードでの動作を示す。
【００２５】
【表３】
0003743780.tif 000004
【００２６】
上記〔表３〕のように、第１及び第２グローバルワード信号ＧＷＬＰ及びＧＷＬＮは前記説明したところと同様に、ＶＰＰＸｙは読出しモードでＶｃｃレベル、書きこみモードで選択時にＶｐｐレベル、消去モードで約２Ｖ程度のレベルである。
ＶＥＥＸｙは、読出しモードと書きこみモードで０Ｖ、消去モードで選択されたセクタである場合−Ｖｐｐレベル、非選択セクタである場合０Ｖである。ローアドレス組合せ信号であるＸＣＰＲＥＤｎは、２ｎの数があり、読出しモードで選択時にＸＣＰＲＥＤｎはＶｃｃレベルで、非選択時ではＸＣＰＲＥＤｎは０Ｖである。
【００２７】
書きこみモードで選択時にＸＣＰＲＥＤｎはＶｐｐレベルで、非選択時ではＸＣＰＲＥＤｎは０Ｖである。消去モードでは全部０Ｖである。結論的に、選択された時のワードライン選択信号ＷＬの出力は読出しモードでＶｃｃ、書きこみモードでＶｐｐ、消去モードで−Ｖｐｐレベルになり、非選択時においてはワードライン選択信号ＷＬの出力は全てのモードで０Ｖとなる。
【００２８】
以上で説明したようなローカルローデコーダは、読出しモードで選択されたワードライン選択信号ＷＬに所望の電圧レベルを印加するためにＸＣＰＲＥＤｎをソースで使用してＰＭＯＳトランジスタｈｐ３１とＮＭＯＳトランジスタｔｈｎ３２の二つともターンオンさせて使用することにより、従来のローデコーダよりサイズが小さいだけでなく回路も簡単であることから、その構成面積を小さくすることができる。
【００２９】
また、ＰＭＯＳトランジスタｈｐ３１のサイズは小さく、ＶＰＰＸｙがＰＭＯＳトランジスタｈｐ３１のＮ−ウェルにのみに接続されることで、ＶＰＰＸｙのローディングの数が減少し、結果的に、書きこみ時のポンピング時間を短縮することができる。
【００３０】
【発明の効果】
以上説明したように本発明によればフラッシュメモリ装置のローデコーダをグローバルローデコーダ部とローカルローデコーダ部に分けることで、グローバルローデコーダ部の数を減らすことができ、さらにローカルローデコーダ部の回路を小さくすることで、多数個のローカルローデコーダ部が占める面積を減らすことがでる。
またローカルパワーソース信号ＶＰＰＸｙ及びローカル消去信号ＶＥＥＸｙのローディングの数を減らすことができることから、ポンピング時間が短縮され、素子の特性を改善させることができる効果がある。
【図面の簡単な説明】
【図１】従来技術に係るフラッシュメモリのローデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）回路図である。
【図２】本発明の実施例の形態に係るローデコーダの構成図である。
【図３】本発明の実施例の形態に係るグローバル（Ｇｌｏｂａｌ）ローデコーダの回路図である。
【図４】本発明の一実施の形態に係るローカル（Ｌｏｃａｌ）デコーダの回路図である。
【符号の説明】
ｈｐ２１〜ｈｐ２５、ｈｐ３１：高電圧用ＰＭＯＳトランジスタ
ｈｎ２１、ｈｎ２２：高電圧用ＮＭＯＳトランジスタ
ｔｈｎ２１、ｔｈｎ３１、ｔｈｎ３２：トリプルウェル内の高電圧用ＮＭＯＳトランジスタ
【図１】
0003743780.tif 000005
【図２】
0003743780.tif 000006
【図３】
0003743780.tif 000007
【図４】
0003743780.tif 000008