(57)【特許請求の範囲】
【請求項１】
ビット数ｍのデジタルデータの画像信号をビット数ｍにより定まる階調数で多階調表示する画像表示装置であって、マトリクス上に配列された画素内にデータ保持機能を保有し、保持したデータに従って表示する表示部と、前記表示部を構成するマトリクス状の表示素子を行毎に順次選択走査する垂直ドライブ回路と、垂直ドライブ回路により選択された行の表示素子に対し、表示すべき画像信号のデジタルデータに応じてあらかじめ割り当てられた２値の電圧の中から電圧を書き込む水平ドライブ回路と、前記水平、垂直ドライブ回路をして、表示すべき前記画像信号に同期し、１フレーム期間において少なくともｍ回各表示画素を選択走査せしめることにより多階調表示する画像表示装置において、
前記垂直ドライブ回路は、ｎ（ｎは１以上の整数）＜ｍであるｎ個のシフトレジスタが並列に配置され、前記シフトレジスタにそれぞれの走査開始信号が入力され、前記シフトレジスタの各々の垂直走査線への出力信号と、水平走査期間を各ビットごとに分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて前記垂直走査線が駆動され、
前記シフトレジスタによる垂直走査期間が、１フレーム期間の１／２以下であり、かつ前記ｎ個のシフトレジスタの少なくとも一つの入力は複数の前記走査開始信号を切り替えて用いることを特徴とする画像表示装置。
【請求項２】
ビット数ｍのデジタルデータの画像信号をビット数ｍにより定まる階調数で多階調表示する画像表示装置であって、マトリクス上に配列された画素内にデータ保持機能を保有し、保持したデータに従って表示する表示部と、前記表示部を構成するマトリクス状の表示素子を行毎に順次選択走査する垂直ドライブ回路と、垂直ドライブ回路により選択された行の表示素子に対し、表示すべき画像信号のデジタルデータに応じてあらかじめ割り当てられた２値の電圧のなかから電圧を書き込む水平ドライブ回路と、表示すべき画像信号のデータビットに応じてあらかじめ表示期間が、前記水平、垂直ドライブ回路をして、表示すべき前記画像信号に同期し、１フレーム期間において少なくともｍ回各表示画素を選択走査せしめ、かつ表示すべき画像信号のデータビットに応じてあらかじめ表示期間が定められていることにより多階調表示する画像表示装置において、
前記垂直ドライブ回路は、ｎ（ｎは１以上の整数）＜ｍであるｎ個のシフトレジスタが並列に配置され、前記シフトレジスタにそれぞれの走査開始信号が入力され、前記シフトレジスタの各々の垂直走査線への出力信号と、水平走査期間を各ビットごとに分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて前記垂直走査線が駆動され、
前記シフトレジスタによる垂直走査期間が、連続して入力される任意のｎビットの表示期間の総和の最小値よりも短く、かつ前記ｎ個のシフトレジスタの少なくとも一つの前記走査開始信号入力は複数の前記入力を切り替えて用いることを特徴とする画像表示装置。
【請求項３】
請求項２において、前記シフトレジスタの前記垂直走査期間よりも、最大重み付けビットの表示期間が長い場合には、前記表示期間を２分して１フレーム期間において分けて入力することを特徴とする画像表示装置。
【請求項４】
請求項１から３のいずれかにおいて、前期垂直ドライブ回路は各フレーム期間に、前記画像信号のデジタルデータと対応しない走査パルスを発生させ、該走査パルスによって選択走査される行に対して、前記水平ドライブ回路からのデータをすべて非表示とすることを特徴とする画像表示装置。
【請求項５】
請求項１または２において、前記垂直ドライブ回路によって選択走査される行に同期して、前記水平ドライブ回路は、ｎ＜ｍであるｎ個のラインデータラッチ回路を並列に有し、該データラッチ回路の各信号線へのビット毎の出力と水平走査期間を分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるラインデータラッチ回路から順に該ラインデータラッチ回路の出力を足し合わせた結果に応じて表示素子の表示信号を出力し、かつ該ラインデータラッチ回路のうち少なくとも一つのデータ入力は複数のビットデータ信号を切り替えて入力することを特徴とする画像表示装置。
【請求項６】
請求項１から５のいずれかにおいて、前記垂直ドライブ回路は、前記シフトレジスタの各々の前記垂直走査線への出力信号と、水平走査期間を各ビットごとに分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて、前記表示素子の垂直走査線に印加する電圧を規定することを特徴とする画像表示装置。
【請求項７】
請求項１から６のいずれかにおいて、前記表示素子は、前記アクティブマトリクスの垂直走査線にゲートを、水平走査線にドレインを接続された第一の薄膜トランジスタと、該第一の薄膜トランジスタのソースに第二の薄膜トランジスタのゲートと蓄積容量の電極が接続され、該第二の薄膜トランジスタに有機ＬＥＤが接続され、画像信号が前記蓄積容量に保持される期間は、前記有機ＬＥＤに電流が流れ続けることにより表示状態が保持されることを特徴とする画像表示装置。
【請求項８】
請求項１から７のいずれかにおいて、前記垂直ドライブ回路および水平ドライブ回路は、アクティブマトリクス基板上に薄膜トランジスタにより構成されていることを特徴とする画像表示装置。
【請求項９】
請求項１から８のいずれかにおいて、６ビットのデジタルデータの画像信号を１フレームの中で各ビットに応じて重み付けされた表示期間を制御して多階調表示するものであって、
前記垂直ドライブ回路は３個のシフトレジスタを並列に有し、該シフトレジスタの各々の垂直走査線への出力と、水平走査期間を３分割する制御信号との演算結果を前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて、各走査線が駆動され、重み付けが最大ビットの表示期間を２分して１フレーム中に少なくとも７回各表示画素を選択走査し、かつ連続して入力される任意の３ビットの表示期間の総和の最小値が、前記シフトレジスタの垂直走査期間より大きくなるようにビットデータの入力順が定められることを特徴とする画像表示装置。
【請求項１０】
請求項１から８のいずれかにおいて、８ビットのデジタルデータの画像信号を１フレームの中で各ビットに応じて重み付けされた表示期間を制御して多階調表示するものであって、
前記垂直ドライブ回路は３個のシフトレジスタを並列に有し、該シフトレジスタの各々の垂直走査線への出力と、水平走査期間を３分割する制御信号との演算結果を前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて、各走査線が駆動され、重み付けが最大ビットの表示期間を２分して１フレーム中に少なくとも９回各表示画素を選択走査し、かつ連続して入力される任意の３ビットの表示期間の総和の最小値が、前記シフトレジスタの垂直走査期間より大きくなるようにビットデータの入力順が定められることを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の画像表示装置に係り、特にある選択期間に書き込まれた信号電圧を該選択期間以外も保持し、その信号電圧によって表示素子の電気光学特性を制御する画像表示装置に関し、さらに詳しくは、上記信号電圧は２値であり、その信号電圧の保持期間を表示すべき映像信号のレベルに応じて制御することにより画像の多階調表示を行う画像表示装置に関するものである。
【０００２】
【従来の技術】
近年、高度情報化社会の到来に伴い、パーソナルコンピュータ、携帯情報端末、情報通信機器あるいはこれらの複合製品の需要が増大している。これらの製品には、薄型、軽量、高速応答のディスプレイが好適であり、自発光型の有機ＬＥＤ素子（ＯＬＥＤ）などによる表示装置が用いられている。
【０００３】
従来の有機ＬＥＤ表示装置の画素は、図２１のようなものとなる。同図（ａ）において、ゲート線２２とデータ線２１の各交点に第一の薄膜トランジスタ（ＴＦＴ）Ｔｓｗ２３が接続され、これにデータを蓄積する容量Ｃｓ２５、有機ＬＥＤ２６に流す電流を制御する第二の薄膜トランジスタＴｄｒ２４が接続されている。
【０００４】
これを駆動する波形は、同図（ｂ）に示す通りである。データ信号Ｖｓｉｇ２８に応じた電圧が、ゲート電圧Ｖｇｈ２９でオンされる第一のＴＦＴのトランジスタを介して第二のＴＦＴのゲート電極に印加される。この第二のＴＦＴのゲートに印加された信号電圧により第二のＴＦＴの導電率が定まり、電流供給線２７に印加される電圧Ｖｄｄが、ＴＦＴと負荷素子である有機ＬＥＤ素子との間で分圧されて有機ＬＥＤ素子に流れる電流が定まる。ここで、Ｖｓｉｇがアナログ的に多値をとる構成では、第二のＴＦＴの特性が表示装置の表示領域にわたって均一であることが要求される。しかし、非単結晶シリコンで能動層が構成されるＴＦＴの電気的特性の不均一性により上記要求を満たすことが難しい。
【０００５】
これを解決するために、第二のＴＦＴをスイッチとして用い、有機ＬＥＤ素子に流す電流をオンとオフの２値とするデジタル駆動方式が提案されている。階調表示は、電流を流す時間を制御することにより実現する。この公知例としては、特開平１０−２１４０６０号が知られている。
【０００６】
その駆動のダイアグラムを図２２に示す。同図の縦軸は垂直方向の走査線の位置であり、横軸は時間で、１フレーム分を示してある。上記公知例による駆動では、１フレーム期間を４個のサブフレームに分け、各サブフレーム内で共通の長さを有する垂直走査期間と、長さがサブフレームにより１，２，・・，２4＝６４に重み付けされた発光期間が設けられている。
【０００７】
【発明が解決しようとする課題】
上記のように、垂直走査期間と発光期間を分離する方式によると、文字どおり垂直走査期間は発光に供することができないので、１フレームに占める発光時間が短縮されてしまう。発光時間を確保するためには、垂直走査期間を短くしなければならない。しかし、ほぼ、垂直走査期間／垂直走査線数ｍの間だけＴｓｗのオン時間となるので、アクティブマトリクスに固有な配線容量、抵抗などを考慮すると、このオン時間を確保するためには十分大きな垂直走査期間が必要となる。例えば、８サブフレームの表示の場合、１サブフレームあたり約１ｍｓ程度の垂直走査期間が想定される。この場合は、発光に使える時間は約８ｍｓと１フレームの半分となるのに加え、１垂直走査は通常の約１６倍速であることが要求される。
【０００８】
これを解決するには、垂直走査を多重化し、垂直走査と発光を同時に進行させればよい。この時の駆動ダイアグラムは、図２３に示すようなものとなる。図２３は、３ビットの駆動例を示すものであり、３つの垂直走査と、表示が進行する状況が示されている。この駆動法の基本的な概念は、テレビジョン学会画像表示システム研究会資料１１―４「ＡＣ形プラズマディスプレイによる中間調動画表示」（１９７３年３月１２日）や、それをアクティブマトリクス液晶に適用した特許第２９５４３２９号に示唆されている。しかしながら、この垂直多重化の駆動法を実際に具体化する構成は明らかにされていない。
【０００９】
また，一般にデジタルデータを用いて高精細，多階調表示を行う場合には，データ数の増加により，駆動回路の動作速度を高速化する必要があると共に，駆動回路の回路規模も増大する。このため，デジタルデータを用いて高精細化，多階調化を進めていくと消費電力が増大するという問題があるため，低消費電力化することが求められる。
【００１０】
また，表示期間をいくつかのサブフレームに分割して各フレーム毎のオン・オフ表示を制御する手法では，テレビのように動画表示を行う場合に連続フレーム間でデータが混在し，動画像の画質が低下する問題がある。
【００１１】
本発明の目的は、上記した従来技術の状況に鑑み、デジタル駆動で高精細な画像表示を行う構成、かつ階調数を増しても消費電力の増加を抑える回路規模を低減した構成の画像表示装置を提供することにある。また、動画像を表示しても画質が劣化しないように、常時、非表示のサブフレームを設ける画像表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成する本発明は、アクティブマトリクス方式の画像表示装置において、垂直走査を多重化し表示期間と垂直走査期間を同時に進行させて高画質のデジタル駆動表示をさせる構成を実現することにある。
【００１３】
本発明では、垂直ドライブ回路は、ビット数ｍのデジタルデータに対し（ｎは１以上の整数）＜ｍであるｎ個のシフトレジスタが並列に配置され、前記シフトレジスタにそれぞれの走査開始信号が入力され、前記シフトレジスタの各々の垂直走査線への出力信号と、水平走査期間を各ビットごとに分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるシフトレジスタから順に該シフトレジスタの出力を足し合わせた結果に応じて前記垂直走査線が駆動され、前記シフトレジスタによる垂直走査期間が、連続して入力される任意のｎビットの表示期間の総和の最小値よりも短く、かつ前記ｎ個のシフトレジスタの少なくとも一つの前記走査開始信号入力は複数の前記入力を切り替えて用いる。すなわち、ｎ個のシフトレジスタにｍビットのデジタルデータを印加し、それらの出力の論理演算を行った結果にもとづき垂直走査線一段分の電圧状態を規定する構成としてこれらを多重化し、かつシフトレジスタの少なくとも一つは複数のビットデータを切り替えて入力し、これらを上記多重化した垂直走査に同期させて出力させる。また、水平ドライブ回路は、ｎ＜ｍであるｎ個のラインデータラッチ回路を並列に有し、該データラッチ回路の各信号線へのビット毎の出力と水平走査期間を分割する制御信号との積からなる論理信号を、前記表示部に対して最も外側となるラインデータラッチ回路から順に該ラインデータラッチ回路の出力を足し合わせた結果に応じて表示素子の表示信号を出力し、かつ該ラインデータラッチ回路のうち少なくとも一つのデータ入力は複数のビットデータ信号を切り替えて入力する。
【００１４】
これにより、回路規模を抑え、消費電力を低減しながら、ｍビットの階調表示を実現している。
【００１５】
【発明の実施の形態】
以下、図面を用いて本発明の複数の実施の形態を説明する。
（実施例１）
図１は、第１の実施の形態による画像表示装置の主要部のブロック図である。画像表示装置は、画像信号入力端子１、Ａ／Ｄ変換器２、メモリ３、垂直走査パルス発生回路４、水平走査パルス発生回路５、垂直ドライバ６、水平ドライバ７、アクティブマトリクス有機ＬＥＤパネル８、制御回路９、入力切替器１０からなる。また、入力部に入力切替器１０−１を有する垂直ドライバ６、同じく入力部に入力選択切替器１０−２を有する水平ドライバ７、アクティブマトリクス有機ＬＥＤパネル８をまとめて表示部１１と呼ぶことにする。表示部１１は、同一基板上によるＴＦＴ駆動の構成としている。
【００１６】
以下各ブロック図の動作を説明する。制御回路９では、入力された画像信号に同期した各種のコントロール信号を形成し、各回路に供給する。垂直走査パルス発生回路４では、制御回路９からのコントロール信号に基づき、有機ＬＥＤパネル８を垂直走査するためのパルスを発生し、入力切替器１０−１を経て垂直ドライバ６を介して有機ＬＥＤパネル８を走査する。水平走査パルス発生回路５では、制御回路９からのコントロール信号に同期してメモリ３の各ビット毎の画像信号を入力切替器１０−２を経て取り込み、水平方向に並ぶ表示画素への書込みパルスを形成する。この書き込みパルスは、水平ドライバ７を介し垂直走査にタイミングを合せて有機ＬＥＤパネル８に印加される。
【００１７】
表示部１１においては、垂直ドライバ６で選択された行の画素に対して、画像信号をＡ／Ｄ変換して得られたデジタルデータの各ビットに応じた所定の２値の電圧が、水平ドライバ７から出力され、その所定の電圧が各画素に書き込まれる。表示部１１におけるアクティブマトリクス有機ＬＥＤパネルとしては、水平３２０画素、垂直２４０画素の表示領域を有する。
【００１８】
以上の駆動で階調を表示するには、図２に示されるような多重化垂直走査を行えばよい。図２（ａ）は、画像信号が６ビットのデジタルデータの場合である。最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までをｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５とする。このとき各ビット毎に対応させてそれぞれ実線Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５に沿って位相をずらした形で走査させ、時分割的に走査すればよい。ここで各ビットの垂直走査期間をフレーム期間に対して１／２以下となるようにすれば、ＭＳＢであるｂ５の走査期間は、下位ビットのｂ０またはｂ１の走査期間と全く重ならない。
【００１９】
図２（ｂ）に、（ａ）と同じ時間軸において各ビット毎のデータがパネルに出力される様子を示す。多重化垂直走査のために各ビット毎の処理回路を設けるとしたとき、各ビット処理回路ＢＣｎが表示のためのデータを出力している期間を、ＢＣ０〜５それぞれについてｂ０〜ｂ５の枠で示している。垂直走査期間が短いと、図のようにＢＣ５から出力されるｂ５のデータを、同期間にデータを出力していないＢＣ１から出力しても問題ない。従って、例えば、ｂ５とｂ１のデータを同じ出力回路を用いても，デジタルデータにしたがって各画素での有機ＬＥＤの発光時間が制御されるので、６ビットの場合は６４階調の表示が可能になる。
【００２０】
図３に、垂直ドライバ６の構成を示す。この構成例では、ビット毎に垂直走査制御の信号を足し合せることと、ｂ５とｂ１とで共通の出力回路を用いている。ここでは、データビット数より少ない５系統のシフトレジスタ１２―０、１２―１、１２―２、１２―３、１２―４が、それぞれスタートパルスＧ０ｓｔ、Ｇ２ｓｔ、Ｇ３ｓｔ、Ｇ４ｓｔ、及び選択スイッチで切り替えられるＧ５ｓｔまたはＧ１ｓｔによりシフト動作を開始する。これらシフトレジスタの出力を論理演算回路１３―０、１３―１、１３―２、１３―３、１３―４に入力し、それぞれの論理演算回路の出力と、階調制御信号ＧＤＥ０、ＧＤＥ１、ＧＤＥ２、ＧＤＥ３、ＧＤＥ４の制御信号をそれぞれのビット毎に積和してゆき、最終出力がハイレベルになった時に垂直走査線Ｇ１，Ｇ２，・・，Ｇ２４０に接続されたＴＦＴ、Ｔｓｗがオンされる信号Ｖghが印加される。
【００２１】
図４は，かかる構成の垂直ドライバに印加する制御動作波形を示したものである。図４（ａ）に示すように、時刻ｔ＝０にスタートパルスＧ０ｓｔが１Ｈ期間オンとなる（１Ｈは，水平走査期間）。この後，ｂ０の発光期間１Ｌ(１Ｌは，フレーム期間を表示階調数で分割した期間：６ビットでは約１／６３フレーム期間で，かつ１Ｈの整数倍とし，ここでは，１Ｌ＝９Ｈとする。このときフレーム期間は，６３Ｌ＋６Ｈ＝５７３Ｈとなる。)をおいて、ｔ＝１０ＨにスタートパルスＧ１ｓｔがオンとなり、その後、期間２Ｌ＝１８Ｈをおいてｔ＝２９ＨにスタートパルスＧ２ｓｔがオンとなり、さらに４Ｌ＝３６Ｈをおいてｔ＝６６ＨにスタートパルスＧ３ｓｔが、さらに８Ｌ＝７２Ｈをおいてｔ＝１３９ＨにスタートパルスＧ４ｓｔが、さらに１６Ｌ＝１４４Ｈをおいてｔ＝２８４ＨにスタートパルスＧ５ｓｔがオンとなる。これらのスタートパルス間の期間は、それぞれ表示に用いられる。
【００２２】
図４（ｂ）に示すように、ＧＤＥ０，ＧＤＥ１，ＧＤＥ２，ＧＤＥ３，ＧＤＥ４は、１Ｈ期間をこの順に等間隔に分割したパルス列である。図２の中で時刻ｔ＝ｔ０で示した時間のように、ＢＣ０〜ＢＣ４の各ビット回路すべてからデータ出力がある場合はこのようなパルス列を、図２の中で時刻ｔ＝ｔ１のように、ＢＣ１，ＢＣ３，ＢＣ４からのみ出力がある場合には図４（ｃ）に示すようなパルス列を、それぞれ図３の構成の垂直ドライバに印加すればよい。
【００２３】
ビット処理回路ＢＣ１でｂ１とｂ５を切り替えるとすると、最初の垂直走査線Ｇ１には、時刻０，時刻１０＋（１／５）Ｈ，時刻２９＋（２／５）Ｈ，時刻６６＋（３／５）Ｈ，時刻１３９＋（４／５）Ｈ，時刻２８４＋（１／５）Ｈのそれぞれに、期間約Ｈ／５だけＴＦＴがオンする電圧Ｖghが印加されることになる。上述したように垂直走査期間がフレーム期間の１／２以下の２４０Ｈであるとすると、Ｇ１ｓｔからＧ５ｓｔまで及びＧ５ｓｔからＧ１ｓｔまでの間隔はそれぞれ２７４Ｈと２９８Ｈとであるため、同じシフトレジスタ１２−１と論理演算回路１３−１を共有しても時間的な重なりはない。また、１Ｈをビット数分割しているので、同時刻に複数の垂直走査線に接続されたＴＦＴがオンして信号が混ざりあうことはない。
【００２４】
上記の構成による垂直ドライバは、シフトレジスタと論理演算回路部および積和部を単位として追加すれば、垂直方向の配線の増大を来たすことなく容易に表示ビット数を増やすことができる。一方で、上記構成のように入力を切り替えて複数ビットを同一の出力回路で処理することにより、デジタルデータのビット数の増加よりは、回路規模の増加を抑えることができる。また、発光時間の総和は１フレーム期間をほぼ用いることができ、発光の効率を高めることができる。
【００２５】
図５に、水平ドライバの構成を示す。水平ドライバ７は１系統のシフトレジスタとビット毎に、ラッチ回路１４−０，１４−１，１４−２，１４−３，１４−４を設け、これらの出力とデータ出力制御信号ＤＤＥ０，ＤＤＥ１，ＤＤＥ２，ＤＤＥ３，ＤＤＥ４を順次積和する構成である。ラッチ回路１４−１の入力は選択スイッチをもうけてデータバスＤＢ１とＤＢ５を切り替えて用いる。
【００２６】
基本的な駆動波形を図６に示す。データバスＤＢ０，ＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４には、フレームメモリに蓄積された画像データから必要に応じて取り出された最大５ビット分の画像データが並列に出力され、各ラッチ回路１５に入力される。このデータ入力は、１Ｈ期間内にシフトレジスタ出力に同期して水平方向画素数３２０回繰り返される。しかる後、データラッチ信号ＤＬに基づいてラッチ回路内のラインメモリに格納される。次の１Ｈ期間内にＤＤＥ０，ＤＤＥ１，ＤＤＥ２，ＤＤＥ３，ＤＤＥ４が順次オンとなっていき、デジタルデータに応じた高レベル電圧Ｖdh、低レベル電圧Ｖdlがデータ線に印加される。このデータ線への電圧印加のタイミングは、上に述べた垂直走査のタイミングと一致させる。
【００２７】
従って、図２の中でｔ＝ｔ１で表される時刻のように、５ビット中３ビットしか出力がない場合には図４（ｃ）と同じように、図６（ｃ）のようなパルス列が印加される。これにより、最下位ビットのデータによるＶdh印加は１Ｌ＝９Ｈ保たれ、最上位ビットによるＶdh印加は３２Ｌ＝２８８Ｈ保たれるように構成される。
【００２８】
以上により、表示部１１においては、有機ＬＥＤに流れる電流はオンオフの２値となるように制御される。すなわち、画素におけるスイッチトランジスタにおいて、ゲート信号Ｖghが、データ信号Ｖdh，Ｖdlと非飽和状態で動作する関係にあり、さらに、ドライバトランジスタにおいて、データ信号Ｖdhが、有機ＬＥＤの電流供給線への印加電圧Ｖddと非飽和状態で動作する関係にある。蓄積容量Ｃｓは、スイッチトランジスタがオフ状態にあるときにドライバトランジスタのゲート電圧変動を抑制し、有機ＬＥＤに流れる電流変化による階調表示の変化をきたさないように設定される。
【００２９】
なお、本発明は上記の実施の形態に限定されるものではない。画素内のＴＦＴの数は２個に限られず、これ以上でもよい。水平ドライバ、垂直ドライバをＴＦＴで構成する例を示したが、アクティブマトリクス部との接続部分がＴＦＴであれば本発明の効果が損われることがない。例えば、垂直ドライバのシフトレジスタ部分が外付けの集積回路で構成されてもよい。
【００３０】
また、上記では、有機ＬＥＤディスプレイに関して説明したが、表示素子は発光素子に限らず、その駆動回路構成が、他のアクティブマトリクス方式のディスプレイ、例えば高速スイッチする液晶や電界放射素子（ＦＥＤ）を用いたディスプレイにも適用できることはいうまでもない。
【００３１】
多重化水平走査を行う場合、上記のように垂直走査期間Ｔｖｓｃがフレーム期間Ｔｆｒの１／２以下であれば、データ出力期間の重ならない２つのビットデータを共通の出力回路で処理することができるため、垂直ドライブ回路、水平ドライブ回路双方から１ビット分の回路を削減できる。
【００３２】
上記のように、１ビット分のデータを共有して垂直ドライバ回路から順序回路系及び水平ドライブ回路からラインラッチ回路を減少させた場合、フレーム期間中において順序回路あるいはラインラッチ回路全体に対して実際にデータが入力されて回路が利用されている割合は、動作率Ｒｍｖとして（１）式のように定義される。
【００３３】
Ｒｍｖ＝Ｔｖｓｃ×ｍ／（Ｔｆｒ×ｎ）    …（１）
ただし、ｍ：入力ビット数、ｎ：垂直ドライバあるいは水平ドライバのビット処理回路ＢＣ数である。
【００３４】
（１）式で、Ｔｖｓｃ／Ｔｆｒの比率Ｒｖｓが、例えば４０％であった場合は、動作率はＲｍｖ＝Ｒｖｓ×ｍ／ｎ＝４０×６／５＝０．４８となり，４８％にとどまる。これは、順序回路／ラインラッチ回路のうち、複数ビットで共有されていない４ビット分の回路の動作率がいずれも４０％しかないためである。
【００３５】
１Ｈ期間の長さとして考えると、順序回路またはラインラッチ回路を複数ビット間で共有せず、垂直走査期間Ｔｖｓｃとフレーム期間Ｔｆｒが等しい場合は、実施例１と同じ垂直方向に２４０行で構成される表示装置の場合、１Ｈ＝Ｔｖｓｃ／２４０＝Ｔｆｒ／２４０となり、１ビットあたり選択期間は１Ｈ／６＝Ｔｆｒ／（６×２４０）＝Ｔｆｒ／１４４０となる。
【００３６】
一方、実施例１のように順序回路またはラインラッチ回路を共有して、６ビットデータを５段の回路で処理する場合は、上記のように、垂直走査期間／フレーム期間の比率Ｒｖｓが、例えば４０％であれば、１Ｈ＝Ｔｖｓｃ／２４０＝０．４×Ｔｆｒ／２４０＝Ｔｆｒ／６００となるので、１ビットあたりの選択期間は１Ｈ／５＝Ｔｆｒ／（５×６００）＝Ｔｆｒ／３０００となり、複数ビットで回路を共有する場合に比べて１ビットあたりの選択期間は、（Ｔｆｒ／１４４０）／（Ｔｆｒ／３０００）＝０．４８となり、動作率Ｒｍｖの比率で短くなる。
【００３７】
従って、実施例１では回路規模は減らすことに成功したが、さらに約２倍の速度で駆動を行うことになる。動作速度が増すと消費電力の増加にもつながるため、動作速度はなるべく低くすることが望ましい。
【００３８】
このように、回路をより減らすためには、さらに垂直走査期間を短くすればよいが、１Ｈの期間も短くなって、ＴＦＴのオン時間も低下して画質を劣化させる要因となりうる。これを避けるためには、回路規模を削減しながらも、垂直走査期間はなるべく長くとって、前記の順序回路あるいはラインラッチ回路全体の動作率Ｒｍｖを向上させることが必要になる。
【００３９】
以下では、動作率Ｒｍｖを向上させる手順について説明する。前述したように、動作率は、Ｒｍｖ＝（垂直走査期間）×（入力ビット数ｍ）／｛（フレーム期間）×（順序orラインラッチ回路の段数ｎ）｝であるから、比率Ｒｖｓ＝（垂直走査期間）／（フレーム期間）を用いて、（２）式のよう書き換えることができる。
【００４０】
Ｒｍｖ＝Ｒｖｓ×ｍ／ｎ    …（２）
このことから、ある入力ビット数ｍに対して、Ｒｍｖを大きくするにはＲｖｓを大きく、順序orラインラッチ回路の段数ｎをなるべく小さくすればよい。このような手法を実施例２で説明する。
（実施例２）
図２のような動作条件において、ある時間で見たときに各ビットデータに対応して、前記垂直ドライブ回路の順序回路及びその論理演算回路または前記水平ドライブ回路のラインデータラッチ回路が動作する時間は、図２（ｂ）に示したようなデータ利用時間となる。
【００４１】
この例では、縦に示した線で示される時刻において５つのビットデータを利用しているため、少なくとも５個の垂直ドライブ回路の順序回路及びその論理演算回路、または水平ドライブ回路のラインデータラッチ回路が必要となる。つまり、ｍ（＞ｎ）ビットのデジタルデータにより多階調表示される表示装置において、垂直ドライブ回路の順序回路及びその論理演算回路の個数がｎ個であるとき、ｎの最小値はフレーム期間中、同時刻に入力されるビットデータの個数の最大値に等しい。
【００４２】
一方で、垂直走査期間Ｔｖｓｃを最大値は次のように定義できる。ｍビットの画像データの各ビットごとのフレーム内での発光期間ｔｌ０，ｔｌ１，・・，ｔｌｍが決まっているとき、ｎ段の順序回路１３及びラインラッチ回路１５でこれを表示するためには、あるデータが入力されてからｎ個目のデータが入力されるときに、前記あるデータの垂直走査期間Ｔｖｓｃが終了していればよい。本発明の表示方式では、フレーム期間中の多くを表示期間に当てられることから、以下の議論ではデータ書き込み期間である水平選択期間１Ｈを無視するものとする。
【００４３】
あるデータが入力されてからｎ個目のデータが入力されるまでに経過する時間は、あるデータからｎ＋１番目までの各ビットに割り当てられた発光期間の総和に等しいので、この値が常にＴｖｓｃより大きければ、ｎ段の回路で表示できることになる。
【００４４】
例えば、フレーム期間をＴｆｒ＝２m-1Ｌとし、ｍビットの画像データ各ビットごとのフレーム内での発光期間ｔｌ０，ｔｌ１，・・，ｔｌｍがそれぞれ発光期間ｔｌｘ(ｘ＝１，２，・・，ｍ)＝２x-1Ｌとなるとき、データビットの入力順をＤＢ０，ＤＢｍ，・・，ＤＢ２，ＤＢｍ−１のように定めるとき、対応する発光期間ｔｌｘを上記データビットの入力順に一致するように並び替えて作った順列の中から、連続する任意のｎ(＜ｍ)個からなる総和をすべて求めて、その最小値をＴｖｓｃｍａｘと定めるとき、垂直走査期間Ｔｖｓｃ≦Ｔｖｓｃｍａｘとなるように垂直走査期間Ｔｖｓｃを定めれば、垂直駆動回路中の順序回路の段数ｎまたは水平駆動回路中のラインラッチ回路の段数ｎをデータビットｍより少ない数で構成し、かつ駆動回路の動作率Ｒｍｖが最大となるように垂直走査期間Ｔｖｓｃを決定でき、回路規模を小さく、かつ消費電力も少ない画像表示装置を構成することができる。
【００４５】
以下、６ビットの画像データ入力に対して垂直駆動回路及び水平駆動回路をそれぞれ３段の順序回路及びデータラインラッチ回路とで構成されるような画像表示装置において、駆動回路の動作率Ｒｍｖが最大となるような画像データの入力順の決め方について説明する。
【００４６】
フレーム期間をＴｆｒ＝２6-1Ｌとし、画像データの各ビットごとのフレーム内での発光期間ｔｌ０，ｔｌ１，・・，ｔｌ６がそれぞれ発光期間ｔｌｘ(ｘ＝１，２，・・，６)＝２x-1Ｌで定められるとき、実施例１で説明したのと同様のデータ入力順：０，１，２，３，４，５，０，１，２，３，４，５，・・、ビットごとの発光期間：１L，２L，４L，８L，16L，32L，１L，２L，４L，８L，16L，32L，・・のような順列となる。ここから、順に３ビットごとの発光期間の和をとっていくと、３ビットごとの発光期間の総和は以下のようになる。
【００４７】
発光期間の総和：7L，14L，28L，56L，49L，35L，7L，14L，28L，56L，49L，35L，・・となるので、Ｔｖｓｃｍａｘ＝７Ｌであるから、動作率Ｒｍｖ＝７Ｌ／６３Ｌ×６／３＝０．２２となって、動作率は最大２２％である。
【００４８】
動作率向上のためには、３ビットごとの発光期間の総和の最小値が大きくなるようにしてやればよいので、発光期間の短いビットがなるべく連続しないような順序に変えればよい。発光期間の短いビットと発光期間の長いビットが交互に来るようにすると、データ入力順：0，5，1，3，2，4，0，5，1，3，2，4，・・，ビットごとの発光期間(tbx)：1L，32L，2L，8L，4L，16L，1L，32L，2L，8L，4L，16L，・・となる。
【００４９】
３ビットごとの発光期間の総和は、35L，42l，14L，28L，21L，49L，35l，42l，・・であるから、Ｔｖｓｃｍａｘ＝１４Ｌより、動作率は最大４４％となり、実施例１のデータ入力順を用いる場合に比べて３倍に向上する。
（実施例３）
上記のように、実施例２に示した手順でデータの並び替えを行うことで、６ビットの画像データでは、実施例１のデータ入力順を用いる場合に比べて動作率が２倍に向上した。しかしながら、動作率はまだ５０％以下である。動作率をより向上させる手順を以下に説明する。
【００５０】
実施例２で説明したように、ｍビットの画像データを垂直ドライバ、水平ドライバにそれぞれｎ段のビット処理回路を持つ構成で実現するためには、垂直走査期間Ｔｖｓｃが最小となる連続したｎビットの発光期間の総和以下となることが必要である。
【００５１】
ここで、連続したｎビットの発光期間の総和をｔｌｂｎとすると、ｔｌｂｎはあるデータが垂直駆動回路の順序回路または水平駆動回路のデータラインラッチ回路に入力されてから、同じ前記順序回路またはデータラインラッチ回路に次のデータが入力されるまでの時間を意味する。したがって、ｔｌｂｎから垂直走査期間Ｔｖｓｃを差し引いた期間が同前記順序回路またはデータラインラッチ回路にデータが入力されていない、すなわち回路が使用されてない期間である。したがって、ｔｌｂｎの最大値ｔｌｂｎｍａｘと、Ｔｖｓｃの差を小さくできれば、回路の動作率を向上させることができる。Ｔｖｓｃ＝ｔｌｂｎの最小値ｔｌｂｎｍｉｎであるから、ｔｌｂｎｍｉｎ／ｔｌｂｎｍａｘを大きくすることに他ならない。
【００５２】
実施例２の場合、ｔｌｂｎの最小値ｔｌｂｎｍｉｎ＝Ｔｖｓｃｍａｘ＝１４Ｌで、ｔｌｂｎｍａｘ＝４９Ｌと、その差は３倍以上である。この原因は、発光期間が最長であるビット５において、その発光期間ｔｂ５＝32Ｌがｔｌｂｎｍｉｎより大きいことにある。つまり、ｔｌｂｎのうち、ビット５が含まれるものはそれだけで、ｔｌｂｎｍｉｎより大きいので、順序回路またはデータラインラッチ回路の非使用期間が長くなって、回路の動作率Ｒｍｖを低下させる。このため、発光期間が最長であるビットの発光期間がｔｌｂｎｍｉｎ＝Ｔｖｓｃｍａｘを越える場合には、これを２分して、２回に分けて入力を行うようにすればよい。
【００５３】
上記の手法を適用して６ビットデータを、３個の前記垂直ドライブ回路の順序回路及びその論理演算回路または前記水平ドライブ回路のラインデータラッチ回路で実現するための実施例を図７〜図９に示す。
【００５４】
図７は、６ビットのデータを最大重みビットを２分して、垂直走査期間が長く、回路の動作率が高くなるようにデータの入力順を決定したときの多重垂直走査の様子と、そのときの各ビット処理回路から出力されるデータの様子を示している。
【００５５】
図８は、図７の動作を実現するための垂直ドライブ回路の構成例である。また、図９は、図７の動作を実現するための水平ドライブ回路の構成例である。図７に示すように、フレーム期間中で表示期間が最大のｂ５を２分すると、動作率Ｒｍｖ＝７７％となり、５０％を大きく越えた値となる。
【００５６】
この実施例では、６ビットのデジタルデータに対して、前記垂直ドライブ回路の順序回路及びその論理演算回路、または前記水平ドライブ回路のラインデータラッチ回路の個数は半数の３ビット分ですみ、回路規模を非常に削減し、消費電力を大きく下げることが可能である。６ビットの階調表示が可能であることからＰＣなどの画像表示装置として、良好な表示を提供することができる。
【００５７】
また、発光期間が最長であるビットの発光期間を２分する手法として、上記では３２Ｌを１６Ｌずつの２回に等分したが、分けられた２つの発光期間は同じ長さである必要はなく、本発明の効果はこれに限定されるものではない。上記の例では動作率をより向上させるために１７Ｌと１５Ｌのように分けてもかまわないことは言うまでもなく、このとき動作率は最大値８１％という値を示す。
（実施例４）
次に、８ビットデータを用いて、動作率が最も高くなる実施例を説明する。実施例３の手法を適用して、８ビットデータを垂直ドライブ回路及び水平ドライブ回路にそれぞれ３段のビット処理回路を有する構成で実現する実施例を図１０〜図１２に示す。
【００５８】
図１０は８ビットのデータを最大重みビット（図では、ｂ７）を２分して、垂直走査期間が長く、回路の動作率が高くなるようにデータの入力順を決定したときの多重垂直走査の様子と、そのときの各ビットの処理回路から出力されるデータの様子を示している。また図１１は、図１０の動作を実現するための垂直ドライブ回路の構成、図１２は水平ドライブ回路の構成を示している。
【００５９】
この実施例では、回路規模は上述の６ビットの画像表示装置と同じでありながら、さらに高画質の８ビットの表示を行うことが可能であり、回路規模削減、及び低消費電力化の効果がさらに大きい。また、入力切替部の構成はさらに６ビットの場合よりも単純化されており、切替制御がより単純に実現できるという特徴がある。
（実施例５）
次に、１０ビットデータを用いて、動作率が最も高くなる実施例を説明する。実施例３の手法を適用して、１０ビットデータを垂直ドライブ回路及び、水平ドライブ回路にそれぞれ４段のビット処理回路を有する構成で実現するための実施例を図１３〜図１５に示す。
【００６０】
図１３は、１０ビットのデータを最大重みビット（図では、ｂ９）を２分して、垂直走査期間が長く、回路の動作率が高くなるようにデータの入力順を決定したときの多重垂直走査の様子と、そのときの各ビット処理回路から出力されるデータの様子を示している。図１４は、図１３の動作を実現するための垂直ドライブ回路の構成例である。図１５は、図１３の動作を実現するための水平ドライブ回路の構成例である。図１３に示すように、フレーム期間中で表示期間が最大のｂ９をｂ９_ａとｂ９_ｂとに２分すると、動作率Ｒｍｖ＝８５％となる。
（実施例６）
この実施例は、画質を向上させるために、フレーム期間中に常時，非表示となるサブフレームを設けている。上記と同様の駆動方法により、１０ビットデータを垂直ドライブ回路及び、水平ドライブ回路にそれぞれ４段のビット処理回路を有する構成で実現するための実施例を図１６〜図１９に示す。
【００６１】
図１６は、１０ビットのデータを最大重みビットを２分して垂直走査期間が長く、回路の動作率が高くなるようにデータの入力順を決定し、さらに各フレームに非発光である期間bb（図では、黒く塗り潰されている）を設けたときの多重垂直走査の様子と、そのときの各ビット処理回路から出力されるデータの様子を示している。図１７は、図１６の動作を実現するための垂直ドライブ回路の構成例である。図１８は、同様に図１６の動作を実現するための水平ドライブ回路の構成例である。図１９は、図１６中にｔ＝ｔｂで示された時刻における、垂直ドライバ及び水平ドライバに印加される駆動波形の一部である。
【００６２】
非表時間はビットbbに対応し、垂直ドライブ回路はビット処理回路ＢＣ２から選択走査パルスを出力させるための信号を出力させるため、選択スイッチの入力にはＧｂｓｔが増えている。このときＧＤＥに印加される駆動波形は図１９（ａ）のようなパルス列である。水平ドライブ回路は図１９（ｂ）に示されるようなパルス列が印加されるが、非表示のためデータを出力しないように、ＧＤＥ２とは異なり、ＤＤＥ２の出力がオフとなっている。
【００６３】
このようなパルス列を出力するため、実施例５と比較して、ビットデータとビット処理回路の組合せが変化した以外は、回路構成に変化はない。図１６に示すような駆動を行うことにより、動作率Ｒｍｖ＝９０％となる。
（実施例７）
図２０に、表示部を構成する基板上にフレームメモリを実装する場合のブロック構成を示す。フレームメモリを同一基板上に構成することで、垂直走査に同期してメモリから取り出されたビットデータは直接水平ドライバに入力される。一般に、ｍビットの画像データに対応するフレームメモリはｍ枚のメモリプレーンから構成され、ｍビットのデータを同時に出力するが、フレームメモリを基板上に構成する場合は、制御信号によってメモリから出力されるデータアドレスのうち、ラインだけではなくビットまで指定できる構成となる。これにより、水平ドライバは１段のラインラッチ回路でよく、回路規模は小さくなり、消費電力を低減することができる。
【００６４】
【発明の効果】
本発明によれば、デジタルデータに基づき表示素子の２値状態を制御して表示素子を駆動する画像表示素子において、１フレーム期間内の表示期間の占める割合を大きくでき、また、垂直走査に割り当てられる時間を長くすることができるので、明るく高品質の画像表示を実現できると同時に垂直ドライブ回路の負荷を軽減でき、また、階調数が増えても回路規模と消費電力の増加を抑えて低コストな画像表示装置を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態による画像表示装置のブロック図。
【図２】実施例１の駆動ダイアグラムを説明するための説明図。
【図３】実施例１の垂直ドライバの構成図。
【図４】実施例１の垂直ドライバの制御波形図。
【図５】実施例１の水平ドライバの構成図。
【図６】実施例１の水平ドライバの制御波形図。
【図７】実施例３による６ビット階調表示の駆動ダイアグラムを示す説明図。
【図８】実施例３による６ビット階調表示の垂直ドライバの構成図。
【図９】実施例３による６ビット階調表示の水平ドライバの構成図。
【図１０】実施例４による８ビット階調表示の駆動ダイアグラムを示す説明図。
【図１１】実施例４による８ビット階調表示の垂直ドライバの構成図。
【図１２】実施例４による８ビット階調表示の水平ドライバの構成図。
【図１３】実施例５による１０ビット階調表示の駆動ダイアグラム示す説明図。
【図１４】実施例５による１０ビット階調表示の垂直ドライバの構成図。
【図１５】実施例６による１０ビット階調表示の水平ドライバの構成図。
【図１６】実施例７によるフレーム期間中に非表示期間を有する１０ビット階調表示の駆動ダイアグラムを示す説明図。
【図１７】実施例７による垂直ドライバの構成図。
【図１８】実施例７による水平ドライバの構成図。
【図１９】実施例７による垂直ドライバ及び水平ドライバに印加する駆動波形図。
【図２０】本発明の他の実施の形態による画像表示装置のブロック図。
【図２１】従来例による有機ＬＥＤの画素および駆動方法を示す説明図。
【図２２】従来例による有機ＬＥＤのデジタル駆動ダイアグラムを示す説明図。
【図２３】垂直走査多重化の駆動ダイアグラムを示す説明図。
【符号の説明】
１…画像信号入力端子、２…Ａ／Ｄ変換器、３…メモリ、４…垂直走査パルス発生回路、５…水平走査パルス発生回路、６…垂直ドライバ、７…水平ドライバ、８…アクティブマトリクス有機ＬＥＤパネル、９…制御回路、１０…入力切替器、１１…表示部、１２…シフトレジスタ、１３…論理演算回路、１５…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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