(57)【特許請求の範囲】
【請求項１】
Ｎチャンネル型トランジスタのソースを基準電位点に接続しドレインを出力端子に接続するオープンドレイン式の出力回路を有する半導体集積回路装置において、
前記Ｎチャンネル型トランジスタのドレインにＰチャンネル型トランジスタのソースを接続するとともに、該Ｐチャンネル型トランジスタのソースとゲート間を抵抗を介して結合し、且つ該Ｐチャンネル型トランジスタのドレインを基準電位点に接続したことを特徴とする半導体集積回路装置。
【請求項２】
前記Ｐチャンネル型トランジスタをＰ型半導体基板に形成したＮウエル内に形成するとともに、該Ｎウエル内において前記Ｐチャンネル型トランジスタよりも外周部分にＮ+リング層を形成し、前記Ｐチャンネル型トランジスタのゲート電極を前記Ｎウエルに結合するとともに、出力端子用のパッドを配線で前記Ｎ+リング層とソース領域に接続することによって前記Ｎウエルの抵抗を前記ゲート・ソース間の抵抗としたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
ゲートに信号電圧が印加され、ソースが基準電位点に接続されたＮチャンネル型ＭＯＳトランジスタと、
前記Ｎチャンネル型ＭＯＳトランジスタのドレインに接続された出力端子と、
ソースが前記Ｎチャンネル型ＭＯＳトランジスタのドレインに接続され、ドレインが基準電位点に接続されるとともに、ソースとゲートの間に抵抗が形成されたＰチャンネル型ＭＯＳトランジスタ
を有する半導体集積回路装置であって、
前記Ｎチャンネル型ＭＯＳトランジスタのゲートが入力電圧を受けておらず、半導体集積回路が不動作である間に、正の静電荷が前記出力端子に印加されたとき、前記Ｐチャンネル型ＭＯＳトランジスタがオンになり、静電荷が基準電位点に側路されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
更に、カソードが前記出力端子に接続され、アノードが基準電位点に接続されたダイオードを有し、
前記Ｎチャンネル型ＭＯＳトランジスタがオフである間に、負の静電荷が前記出力端子に印加されたとき、前記ダイオードがオンになり、負の静電荷が基準電位点に側路されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、特にＮチャンネル型トランジスタのソースを基準電位点に接続しドレインを出力端子に接続するオープンドレイン式の出力回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置の出力回路として従来より図３に示すＣＭＯＳ式のものと、図４に示すオープンドレイン式のものが広く使用されている。図３において、９０は出力回路の入力端子であり、半導体集積回路装置内のドライブ回路につながる。
【０００３】
１０２はゲートが入力端子９０に接続されソースが電源ライン１０１に接続されドレインが出力端子１００に接続されたＰチャンネル型ＭＯＳトランジスタであり、１０３はゲートが入力端子９０に接続されソースがグランドに接続されドレインが出力端子１００に接続されたＮチャンネル型ＭＯＳトランジスタである。この回路では、入力端子９０にハイレベルが与えられると、トランジスタ１０２がオフ、１０３がオンとなって出力端子はローレベルとなる。逆に入力端子にローレベルが与えられると、トランジスタ１０２がオン、１０３がオフとなり出力端子１００はハイレベルとなる。
【０００４】
一方、図４において９０は出力回路の入力端子であり、１０４はゲートが入力端子９０に接続され、ソースがグランドに接続され、ドレインが出力端子１００に接続されたＮチャンネル型ＭＯＳトランジスタである。この回路では、入力端子にハイレベルが与えられると、トランジスタ１０４がオンとなって出力端子１００はローレベルとなるが、入力端子９０にローレベルが与えられたときトランジスタ１０４がオフとなるため出力端子は電気的に浮いた状態となる。
【０００５】
【発明が解決しようとする課題】
ところで、動作時以外のときに出力端子１００に手が触れたり、或いは他の原因により異常な静電気が出力端子１００に印加されることがある。このような静電気に対して図３の回路では、不作動時に電源ライン１０１がグランドレベルになっていることもあって、経路Ａで示すようにＰチャンネル型ＭＯＳトランジスタ１０２と電源ライン１０１を通してグランドへ電流が流れるので、比較的トランジスタの破壊が生じにくい。
【０００６】
これに対し図４の回路は静電気を側路する（逃がす）ルートが存しないので、トランジスタ１０４を破壊しながらトランジスタ１０４を通してグランドへ電流が流れることになる。よって、オープンドレイン式の出力回路は静電気に対する耐圧が低いといえる。
【０００７】
本発明はこのような点に鑑みなされたものであって、静電気に対する保護を充分に図った、オープンドレイン式の出力回路を有する半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため本発明では、Ｎチャンネル型トランジスタのソースを基準電位点に接続しドレインを出力端子に接続するオープンドレイン式の出力回路を有する半導体集積回路装置において、前記Ｎチャンネル型トランジスタのドレインにＰチャンネル型トランジスタのソースを接続するとともに、該Ｐチャンネル型トランジスタのソースとゲート間を抵抗を介して結合し、且つ該Ｐチャンネル型トランジスタのドレインを基準電位点に接続したことを特徴とする。
【０００９】
その際、前記Ｐチャンネル型トランジスタをＰ型半導体基板に形成したＮウエル内に形成するとともに、該Ｎウエル内において前記Ｐチャンネル型トランジスタよりも外周部分にＮ+リング層を形成し、前記Ｐチャンネル型トランジスタのゲート電極を前記Ｎウエルに結合するとともに、出力端子用のパッドを配線で前記Ｎ+リング層とソース領域に接続することによって前記Ｎウエルの抵抗を前記ゲート・ソース間の抵抗とするように構成している。また本発明の半導体集積回路装置は、ゲートに信号電圧が印加され、ソースが基準電位点に接続されたＮチャンネル型ＭＯＳトランジスタと、前記Ｎチャンネル型ＭＯＳトランジスタのドレインに接続された出力端子と、ソースが前記Ｎチャンネル型ＭＯＳトランジスタのドレインに接続され、ドレインが基準電位点に接続されるとともに、ソースとゲートの間に抵抗が形成されたＰチャンネル型ＭＯＳトランジスタを有する半導体集積回路装置であって、前記Ｎチャンネル型ＭＯＳトランジスタのゲートが入力電圧を受けておらず、半導体集積回路が不動作である間に、正の静電荷が前記出力端子に印加されたとき、前記Ｐチャンネル型ＭＯＳトランジスタがオンになり、静電荷が基準電位点に側路されることを特徴とする。また、更に、カソードが前記出力端子に接続され、アノードが基準電位点に接続されたダイオードを有し、前記Ｎチャンネル型ＭＯＳトランジスタがオフである間に、負の静電荷が前記出力端子に印加されたとき、前記ダイオードがオンになり、負の静電荷が基準電位点に側路されることを特徴とする。
【００１０】
このような構成においては、出力端子に静電気が印加されて正のサージが生じたとき、ＰチャンネルＭＯＳトランジスタのゲートやサブストレートが安定状態から変化するが、その変化はソースの変化よりも遅れる。そのため、ゲートがソースより低い期間が存在し、その期間に該Ｐチャンネル型ＭＯＳトランジスタがＯＮする。そのため、そのソース（従って出力端子）側の電荷をドレイン側へ流す。その電荷（電流）は更にドレインからグランドへ流れる。また、電荷はトランジスタのソース・ドレイン間のパンチスルーによってもドレイン側へ流れ、グランドに至る。このようにして、オープンドレイン用トランジスタ（Ｎチャンネル型ＭＯＳトランジスタ）の外的静電気による破壊が防止される。
【００１１】
【発明の実施の形態】
図１において、１は半導体集積回路装置内の出力回路の入力端子であり、２はそのゲートが入力端子に接続され、ソースがグランド（基準電位点）に接続され、ドレインが出力端子４に接続されたＮチャンネル型ＭＯＳトランジスタである。このＮチャンネル型ＭＯＳトランジスタ２はオープンドレイン式出力回路として動作する。即ち、入力端子１にハイレベルが与えられると、オンして出力端子４をローレベルに成し、入力端子１にローレベルが与えられると、オフして出力端子４を電気的に浮いた状態と成す。
【００１２】
このＮチャンネル型ＭＯＳトランジスタ２のドレインには静電気に対する保護用のＰチャンネル型ＭＯＳトランジスタ３のソースＳが図示の如く接続されている。Ｐチャンネル型ＭＯＳトランジスタ３のソースＳとゲートＧ間には抵抗５が接続されている。また、Ｐチャンネル型ＭＯＳトランジスタ３の基板１０はソースＳに結合されている（ソースＳ・基板間１０には抵抗６が形成される）。一方、このトランジスタ３のドレインＤはグランドに接続されている。
【００１３】
Ｐチャンネル型ＭＯＳトランジスタ３による保護動作は以下の通りである。まず、出力端子４に異常な静電気（正のサージ）が印加されると、トランジスタ３のゲートＧ及び基板（サブストレート）１０が安定状態から変化するが、その変化はソースＳに対して遅れる。この遅れ期間の間はソース電圧に比しゲート電圧は低いので、トランジスタ３がオンする。このため出力端子４の電荷はトランジスタ３のソース・ドレインを通ってグランドへ流れる。また、ソースＳとドレインＤ間のパンチスルーによっても電荷がグランドへ流れる。以上のような動作によって正の静電気によるトランジスタ２の破壊が防止される。出力端子４に異常な負の静電気が印加されたときは、ダイオード７がＯＮし、トランジスタ２の破壊が防止される。
【００１４】
図２は前記保護用のトランジスタ３及びダイオード７の構造を模式的に示している。同図において、１０はＰ型の半導体基板であり、１１はそれに形成されたＮウエルである。Ｓ、Ｇ、Ｄはそれぞれソース、ゲート、ドレイン領域を示す。１２はゲート絶縁膜であり、１３はその上に施されたゲート電極である。１４はＮウエル１１内に形成されたＮ+リング層である。１６はＮウエル１１に隣接するＰ+層であり、Ｎ+層１４との間でダイオード７を形成する。Ｐ+層１６はグランド電位点ＧＮＤへ接続される。
【００１５】
ゲート電極１３は一端部においてＮウエル１１にコンタクトホールを介して接続されている。１５は出力端子４のためのパッドであり、このパッド１５は配線によりＮ+リング層１４に接続されるとともにソース領域Ｓにも接続される。一方、ドレイン領域Ｄは配線によりグランド電位点ＧＮＤへ接続される。
【００１６】
配線は半導体基板１０上に施される絶縁膜上に形成され、コンタクトホールを介して各領域等に接続される。グランド電位点ＧＮＤは絶縁膜上に形成されるグランド配線上の点である。上記構造によると、抵抗５はＮウエル１１の抵抗（ゲート電極１３のＮウエル１１へのコンタクト点からＮ+リング層１４までの間のＮウエル１１の抵抗）によって実現されており、特別に抵抗を形成しているわけではない。
【００１７】
【発明の効果】
以上説明した通り本発明によれば、オープンドレイン式の出力回路を有する半導体集積回路装置において、出力端子に外部から異常な静電気が印加されてもＰチャンネル型トランジスタの保護作用により出力回路の破壊が阻止されるので、信頼性の高い半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路装置における出力回路の回路図。
【図２】その一部の構造を模式的に示す図。
【図３】従来の出力回路を示す図。
【図４】他の従来の出力回路を示す図。
【符号の説明】
２  Ｎチャンネル型ＭＯＳトランジスタ
３  保護用のＰチャンネル型ＭＯＳトランジスタ
４  出力端子
５  抵抗
１０  半導体基板
１１  Ｎウエル
１３  ゲート電極
１４  Ｎ+リング層
１５  出力端子用のパッド
【図１】
0003753506.tif 000002
【図２】
0003753506.tif 000003
【図３】
0003753506.tif 000004
【図４】
0003753506.tif 000005