(57)【特許請求の範囲】
【請求項１】
ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域の両側のうち一方の側に形成された高濃度ソース領域と、他方の側に形成された高濃度ドレイン領域とが形成された半導体膜を有する薄膜トランジスタが形成された半導体装置において、
前記ゲート電極および前記チャネル領域は、チャネル長方向において複数に分割されているとともに、
分割された複数のチャネル領域のうち、最もドレイン領域側に位置するチャネル領域と前記高濃度ドレイン領域の間には低濃度ドレイン領域が形成され、
分割された各チャネル領域の間の領域は、前記低濃度ドレイン領域よりも不純物濃度が高く且つ前記高濃度ドレイン領域よりも不純物濃度が低い領域とされてなることを特徴とする半導体装置。
【請求項２】
請求項１において、分割された複数のチャネル領域のうち、最もソース領域側に位置するチャネル領域には、高濃度ソース領域が隣接していることを特徴とする半導体装置。
【請求項３】
前記半導体装置は基板上にマトリクス状に形成されてなる画素電極と、前記画素電極に接続してなる薄膜トランジシスタと、前記薄膜トランジスタに配線を介して接続してなる駆動回路とが少なくとも形成されてなるアクティブマトリクス基板であり、前記画素電極に接続してなる薄膜トランジスタ及び前記駆動回路を構成する薄膜トランジスタに前記請求項１又は２に記載の薄膜トランジスタが形成されてなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項３に記載のアクティブマトリクス基板と、対向基板とにより形成されてなる電気光学装置。
【請求項５】
請求項４に記載の電気光学装置を搭載した電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を備える半導体装置に関するものである。さらに詳しくは、ＴＦＴのトランジスタ特性を改良するための構造技術に関するものである。
【０００２】
【従来の技術】
ＴＦＴを備える各種の半導体装置のうち、たとえば、電気光学装置のアクティブマトリクス基板では、図７（Ａ）に示すように、ガラス製などの透明な基板のうち、略中央領域に相当する領域が画面表示領域８１とされる。この画面表示領域８１では、アルミニウム、タンタル、モリブデン、チタン、タングステンなどの金属膜、シリサイド膜、導電性半導体膜などで形成されたデータ線９０および走査線９１によって画素が区画形成されている。各画素には、画素スイッチング用のＴＦＴ５０を介して画像信号が入力される液晶容量９４（液晶セル）が形成されている。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路６０が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路７０が構成されている。各画素には、走査線９１と並行に延びる容量線９２との間に保持容量４０が形成され、この保持容量４０は、液晶容量９４での電荷の保持特性を高める機能を有している。この保持容量４０は、前段の走査線９１と画素電極との間に形成されることもある。
【０００３】
データ側および走査側の駆動回路６０、７０では、図７（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ回路が構成されている。このようなＣＭＯＳ回路は、駆動回路６０、７０において１段あるいは２段以上でインバータ回路などを構成する。
【０００４】
このため、アクティブマトリクス基板２００では、基板の表面側に、駆動回路用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴＦＴ２０、および画素スイッチング用のＮ型のＴＦＴ５０からなる３種類のＴＦＴが形成されている。但し、これらのＴＦＴ１０、２０、５０は、基本的な構造および製造方法が共通している。従って、説明の重複を避けるために、図８、図９および図１０を参照して、駆動回路用のＮ型のＴＦＴ１０の構造およびその製造方法を説明する。
【０００５】
図８（Ａ）に示すように、アクティブマトリクス基板では、基体たる透明基板３０の表面に絶縁性の下地保護膜３０１が形成され、この下地保護膜３０１の表面には、ＴＦＴ１０を形成するためのポリシリコンなどといった多結晶の半導体膜１０ａ（半導体膜）が、たとえば５０ｎｍの膜厚で形成されている。半導体膜１０ａの表面にはゲート絶縁膜１３がたとえば１００ｎｍの膜厚で形成され、このゲート絶縁膜１３の表面にゲート電極１９が形成されている。半導体膜１０ａのうち、ゲート電極１９に対してゲート絶縁膜１３を介して対峙する領域はチャネル領域１５になっている。このチャネル領域１５に対して一方側には、低濃度ソース領域１６１および高濃度ソース領域１６２を備えるソース領域１６が形成され、他方側には低濃度ドレイン領域１７１および高濃度ドレイン領域１７２を備えるドレイン領域１７が形成されている。このように構成されたＴＦＴ１０の表面側には、層間絶縁膜１８が形成され、この層間絶縁膜１８の表面に形成されたソース電極１２は、層間絶縁膜１８に形成されたコンタクトホール１８ａを介して高濃度ソース領域１６２に電気的に接続している。また、層間絶縁膜１８の表面にはドレイン電極１４も形成され、このドレイン電極１４は、層間絶縁膜１８に形成されたコンタクトホール１８ｂを介して高濃度ドレイン領域１７２に電気的に接続している。
【０００６】
このような構成のＴＦＴ１０を製造するには、まず、図９（Ａ）に示すように、絶縁基板３０の表面に下地保護膜３０１を形成した後、この下地保護膜の表面全体に、たとえば膜厚が５０ｎｍのポリシリコン膜からなる半導体膜１００を形成する。
【０００７】
次に、半導体膜１００の表面にフォトリソグラフィ技術を用いてレジストマスクＲＭ１１を形成する。
【０００８】
次に、レジストマスクＲＭ１１を介して半導体膜１をパターニングし、図９（Ｂ）に示すように、島状の半導体膜１０ａ（能動層）を形成する。
【０００９】
次に、図９（Ｃ）に示すように、半導体膜１０ａの表面に、たとえば膜厚が１００ｎｍのシリコン酸化膜からなるゲート絶縁膜１３を形成する。
【００１０】
次に、図９（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜９１０を絶縁基板３０全面に形成した後、フォトリソグラフィ技術を用いてレジストマスクＲＭ１２を形成する。
【００１１】
次に、レジストマスクＲＭ１２を介してタンタル膜９１０をパターニングし、図９（Ｅ）に示すように、チャネル長方向における寸法がたとえば５μｍのゲート電極１９を形成する。
【００１２】
次に、図９（Ｆ）に示すように、ゲート電極１９をマスクとして低濃度の不純物イオン（リンイオン）４００の打ち込みを行い、ゲート電極に対して自己整合的に低濃度のソース領域１６１および低濃度のドレイン領域１７１を形成する。ここで、ゲート電極の真下に位置しているため、不純物イオンが導入されなかった部分はチャネル領域１５となる。
【００１３】
次に、図１０（Ａ）に示すように、ゲート電極より幅の広いレジストマスクＲＭ１３を形成して高濃度の不純物イオン（リンイオン）６００を打ち込み、高濃度のソース領域１６２およびドレイン領域１７２を形成する。このようにして、図１０（Ｂ）に示すように、低濃度ソース領域１６１および高濃度ソース領域１６２を備えるソース領域１６を形成するとともに、低濃度ドレイン領域１７１および高濃度ドレイン領域１７２を備えるドレイン領域１７を形成する。
【００１４】
次に、図１０（Ｃ）に示すように、ゲート電極１９の表面側に層間絶縁膜１８を形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜１８にコンタクトホールを形成するためのレジストマスクＲＭ１４を形成する。
【００１５】
次に、レジストマスクＲＭ１４を介して層間絶縁膜１８にエッチングを行い、図１０（Ｄ）に示すように、層間絶縁膜１８のうち、高濃度ソース領域１６２および高濃度ドレイン領域１７２に対応する部分にコンタクトホール１８ａ、１８ｂをそれぞれ形成する。
【００１６】
次に、図１０（Ｅ）に示すように、層間絶縁膜１８の表面側に、ソース電極などを構成するためのアルミニウム膜９００をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、レジストマスクＲＭ１５を形成する。
【００１７】
次に、レジストマスクＲＭ１５を介してアルミニウム膜９００にエッチングを行い、図８（Ａ）に示すように、高濃度ソース領域１６２にコンタクトホール１８ａを介して電気的に接続するアルミニウム膜からなるソース電極１２と、高濃度ドレイン領域１７２にコンタクトホール１８ｂを介して電気的に接続するドレイン電極１４とを形成する。
【００１８】
このような製造工程のうち、図１０（Ａ）に示す工程で、レジストマスクＲＭ１３をドレイン領域１７を形成すべき側のみに幅を広げて形成すると、図８（Ｂ）に示すように、ドレイン領域１７の側では、ゲート電極１９の端部に対してゲート絶縁膜１３を介して対峙する領域に低濃度ドレイン領域１７１を有しているが、ソース領域１６の側では高濃度ソース領域１６２がゲート電極１９に自己整合的に形成されたＴＦＴ１０を製造できる。このＴＦＴにおけるその他の構成は、図８（Ａ）に示すＴＦＴと同様なので、共通する部分には同一の符号を図８（Ｂ）において付すことにして、それらの説明を省略する。
【００１９】
また、図９（Ｆ）に示す工程において、低濃度の不純物に代えて、高濃度の不純物を導入して、ゲート電極１９に対して自己整合的に高濃度ソース領域１６２および高濃度ドレイン領域１７２を形成してしまえば、図８（Ｃ）に示すように、セルフアライン構造のＴＦＴ１０を製造できる。このＴＦＴにおけるその他の構成も、図８（Ａ）に示すＴＦＴと同様なので、共通する部分には同一の符号を図８（Ｃ）において付すことにして、それらの説明を省略する。
【００２０】
このように構成したＴＦＴ１０では、ソース電極１２の電位に対して正となるＴＦＴドレイン電圧をドレイン電極１４に印加し、ゲート電極１９には正のゲート電圧を印加する。その結果、チャネル領域１５とゲート絶縁膜１３の界面に負の電荷が集中してＮ型のチャネル（反転層）が形成され、ＴＦＴ１０はオン状態になる。逆に、ゲート電極１９には負のゲート電圧を印加すると、チャネルが形成されないので、オフ状態になる。このオフ状態のときに流れる電流をオフリーク電流という。このようなオフリーク電流は、図８（Ｃ）に示すセルフアライン構造のＴＦＴでは、かなり大きな値であるが、図８（Ａ）、（Ｂ）に示すように、ゲート電極１９のドレイン側の端部に低濃度ドレイン領域１７１を形成することによってオフリーク電流は低減できる。
【００２１】
【発明が解決しようとする課題】
しかしながら、図８（Ａ）、（Ｂ）に示すＴＦＴであっても、電気的特性が十分でなく、一層の改良が必要である。すなわち、オフリーク電流の低減を目的に、低濃度ドレイン領域１７１の不純物濃度を低下しすぎると、あるいは低濃度ドレイン領域１７１のチャネル長方向における寸法を長くし過ぎると、オン電流が小さくなりすぎて、このＴＦＴ１０を駆動回路などに用いたときに動作速度がかなり低下するという問題点がある。
【００２２】
そこで、本発明の課題は、オフリーク電流のレベルが低くて、オン電流のレベルの高い薄トランジスタを備える半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の参考発明は、ゲート絶縁膜を介してゲート電極と対峙するチャネル領域と、該チャネル領域の両側のうち一方の側に形成された高濃度ソース領域と、他方の側に形成された高濃度ドレイン領域とが形成された半導体膜を有する薄膜トランジスタが形成されてなる半導体装置において、前記ゲート電極および前記チャネル領域は、チャネル長方向において複数に分割されているとともに、分割された複数のチャネル領域のうち、最もドレイン領域側に位置するチャネル領域と前記高濃度ドレイン領域の間には低濃度ドレイン領域が形成され、分割された各チャネル領域の間には、ソース領域側からドレイン領域に向かって、前記低濃度ドレイン領域と不純物濃度がほぼ同等の第１の中間領域、および前記第１の中間領域よりも不純物濃度が高い第２の中間領域が形成されてなることを特徴とする。
【００２４】
参考発明では、分割した各チャネル領域に対してドレイン領域の側から低濃度領域が隣接するように構成したので、オフリーク電流を効果的に低減できる。また、分割したチャネル領域の間では、一部を低濃度の第１の中間領域とするが、この第１の中間領域に隣接する部分は、この第１の中間領域の不純物濃度（低濃度ドレイン領域の不純物濃度）よりも高濃度の第２の中間領域としてある。このように、参考発明では、低濃度領域についてはオフリーク電流を低減するのに効果的なドレイン端に相当する場所のみに形成し、その他の領域については可能な限り、不純物濃度の高い領域になっている。それ故、本参考発明を適用したＴＦＴでは、オフリーク電流のレベルが低く、かつ、オン電流のレベルが高い。
【００２５】
上記課題を解決するために、本発明では、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域の両側のうち一方の側に形成された高濃度ソース領域と、他方の側に形成された高濃度ドレイン領域とが形成された半導体膜を有する薄膜トランジスタが形成された半導体装置において、前記ゲート電極および前記チャネル領域は、チャネル長方向において複数に分割されているとともに、分割された複数のチャネル領域のうち、最もドレイン領域側に位置するチャネル領域と前記高濃度ドレイン領域の間には低濃度ドレイン領域が形成され、分割された各チャネル領域の間の領域は、前記低濃度ドレイン領域よりも不純物濃度が高く且つ前記高濃度ドレイン領域よりも不純物濃度が低い領域とされてなることを特徴とする。
【００２６】
本発明では、最もドレイン領域側に位置するチャネル領域に隣接するように低濃度ドレイン領域を形成してオフリーク電流の低減を効果的に図るとともに、この箇所よりもオフリーク電流を低減するという面での効果が小さいチャネル領域の間では、低濃度ドレイン領域よりも不純物濃度が高くて、高濃度ドレイン領域よりも不純物濃度が低い中濃度領域にしてある。それ故、本発明を適用したＴＦＴでは、オフリーク電流のレベルが低く、かつ、オン電流のレベルが高い。
【００２７】
本発明において、分割された複数のチャネル領域のうち、最もソース領域側に位置するチャネル領域には前記高濃度ソース領域が隣接していることが好ましい。このように構成すると、オフリーク電流を低減する効果がほとんどないソース領域側については高濃度領域にしてあるので、オン電流レベルの低下を防止することができる。
【００２８】
このような半導体装置は、たとえば液晶表示装置用のアクティブマトリクス基板である。この場合には、前記薄膜トランジシスタによって、各画素毎の画素スイッチング用の薄膜トランジスタ、または該画素スイッチング用の薄膜トランジスタに回路接続する駆動回路を構成する薄膜トランジスタを形成する。
【００２９】
更には、電気光学装置、そして電気光学装置を表示装置として用いた電子機器にも適用できる。
【００３０】
【発明の実施の形態】
図面を参照して、参考発明および本発明の実施の形態を説明する。本形態に係るＴＦＴは、たとえば電気光学装置用のアクティブマトリクス基板（半導体装置）において画素スイッチング用あるいは駆動回路用として形成される。ここで、駆動回路用のＴＦＴ、および画素スイッチング用のＴＦＴは、基本的な構造および製造方法が共通している。また、参考発明および本発明を適用したＴＦＴは、従来のＴＦＴと基本的な構造および製造工程が共通している。従って、以下の説明では、説明の重複を避けるために、従来のＴＦＴおよびその製造方法と共通する要素には同一の符号を付して、駆動回路用のＮ型のＴＦＴの構造およびその製造方法のみについて説明する。
【００３１】
［実施の形態１］
（ＴＦＴの構造）
図１に示すように、本形態に係るアクティブマトリクス基板（半導体装置）でも、透明基板３０の表面にはシリコン酸化膜からなる絶縁性の下地保護膜３０１が形成され、この下地保護膜３０１の表面には、ＴＦＴ１０を形成するための半導体膜１０ａが、たとえば５０ｎｍの膜厚で形成されている。半導体膜１０ａの表面にはゲート絶縁膜１３が、たとえば１００ｎｍの膜厚で形成され、このゲート絶縁膜１３の表面にゲート電極１９が形成されている。半導体膜１０ａのうち、ゲート電極１９に対してゲート絶縁膜１３を介して対峙する領域がチャネル領域１５になっている。
【００３２】
本形態において、ゲート電極１９はチャネル長方向において２分割され、ソース側に位置する第１のゲート電極１９１と、ドレイン側に位置する第２のゲート電極１９２とからなる。これら２つのゲート電極１９１、１９２の間には隙間１９０が形成され、この隙間１９０は層間絶縁膜１８で埋められている。但し、ゲート電極１９１、１９２同士は電気的に接続しているので、同じゲート電圧が印加される。
【００３３】
チャネル領域１５も、チャネル長方向において２分割され、ソース側において第１のゲート電極１９１にゲート絶縁膜１３を介して対峙する第１のチャネル領域１５１と、ドレイン側において第２のゲート電極１９２にゲート絶縁膜１３を介して対峙する第２のチャネル領域１５２とからなる。
【００３４】
本形態でも、チャネル領域１５の両側にはソース領域１６およびドレイン領域１７が形成されている。これらのソース領域１６およびドレイン領域１７のうち、ソース領域１６は高濃度ソース領域１６２のみで構成され、この高濃度ソース領域１６２はゲート電極１５に対して自己整合的に形成されている。このため、第１のチャネル領域１５１のソース側には高濃度ソース領域１６２が隣接している。これに対して、ドレイン領域１７は、第２のチャネル領域１５２に隣接する低濃度ドレイン領域１７１と、この低濃度ドレイン領域１７１に隣接する高濃度ドレイン領域１７２とから構成され、ＬＤＤ構造を有している。ここで、低濃度ドレイン領域１７１の不純物濃度は約３×１０17／ｃｍ3であり、高濃度ドレイン領域１７２および高濃度ソース領域１６２の不純物濃度は約１×１０20／ｃｍ3である。
【００３５】
また、本形態において、第１および第２のチャネル領域１５１、１５２の間には、第１のチャネル領域１５１に対してドレイン領域１７の側で隣接する第１の中間領域１１１と、この第１の中間領域１１１と第２のチャネル領域１５２との間に挟まれた第２の中間領域１１２とが構成されている。第１の中間領域１１１の不純物濃度は、低濃度ドレイン領域１７１と同等の約３×１０17／ｃｍ3である。これに対して、第２の中間領域１１２の不純物濃度は、高濃度ドレイン領域１７２と同等の約１×１０20／ｃｍ3である。
【００３６】
このように構成されたＴＦＴ１０の表面側には、層間絶縁膜１８が形成され、この層間絶縁膜１８の表面に形成されたソース電極１２は、層間絶縁膜１８に形成されたコンタクトホール１８ａを介して高濃度ソース領域１６２に電気的に接続している。また、層間絶縁膜１８の表面にはドレイン電極１４も形成され、このドレイン電極１４は、層間絶縁膜１８に形成されたコンタクトホール１８ｂを介して高濃度ドレイン領域１７２に電気的に接続している。
【００３７】
このように本形態のＮ型のＴＦＴ１０では、分割した第１および第２のチャネル領域１５１、１５２のいずれに対してもドレイン領域１７の側から低濃度領域（第１の中間領域１１１および低濃度ドレイン領域１７１）が隣接しているので、Ｎ型のＴＦＴ１０のオフリーク電流を効果的に低減できる。また、分割した第１および第２のチャネル領域１５１、１５２の間では、第１のチャネル領域１５１側を低濃度の第１の中間領域１１１するが、第１の中間領域１１１と第２のチャネル領域１５２との間に挟まれた部分は、第１の中間領域１１１の不純物濃度（低濃度ドレイン領域１７１の不純物濃度）よりも高濃度の第２の中間領域１１２としてある。従って、本形態では、低濃度領域についてはオフリーク電流を低減するのに効果的なドレイン端に相当する場所のみに形成し、その他の領域については可能な限り、不純物濃度の高い領域になっている。それ故、本形態のＮ型のＴＦＴ１０では、オフリーク電流のレベルが低く、かつ、オン電流のレベルが高い。
【００３８】
また、分割された複数のチャネル領域１５１、１５２のうち、最もソース領域１６側に位置する第１のチャネル領域１５１には高濃度ソース領域１６２が隣接している。すなわち、オフリーク電流を低減する効果がほとんどないソース領域１７側については高濃度領域にしてあるので、オン電流レベルの低下を防止することができる。
【００３９】
（ＴＦＴの製造方法）
このような構成のＴＦＴを製造する方法を、図２および図３を参照して説明する。図２および図３はいずれも、本形態のＴＦＴの製造方法を示す工程断面図である。
【００４０】
まず、図２（Ａ）に示すように、無アリカリガラスや石英などからなる透明な絶縁基板３０の表面にシリコン酸化膜からなる下地保護膜３０１を形成した後、この下地保護膜３０１の表面全体に、減圧ＣＶＤ法などにより厚さが約２０ｎｍ〜約２００ｎｍ、たとえば約５０ｎｍのポリシリコン膜からなる半導体膜１００を形成する。
【００４１】
このような多結晶性の半導体膜１００を形成するにあたっては、低温プロセスを用いることにより、絶縁基板３０が熱変形するのを防止する。低温プロセスとは、工程の最高温度（基板全体が同時に上がる最高温度）が約６００℃程度未満（好ましくは約５００℃未満）である。これに対して、高温プロセスとは工程の最高温度（基板全体が同時に上がる最高温度）が８００℃程度以上になるものであり、高温下での成膜やシリコンの熱酸化などといった７００℃〜１２００℃の高温の工程を行うものである。
【００４２】
但し、低温プロセスでは、基板の上に多結晶性の半導体膜を直接、形成するのは不可能であるため、以下に説明するように、まず、プラズマＣＶＤ法あるいは低圧ＣＶＤ法を用いて非晶質の半導体膜１００を形成した後、この半導体膜１００を結晶化する必要がある。この結晶化の方法としては、たとえばＳＰＣ法（Solid Phase Crystallization ）やＲＴＡ法（Rapid Thermal Annealing ）などといった手法があるが、ＸｅＣｌを用いたエキシマレーザービームを照射することによるレーザアニール（ＥＬＡ：Excimer Laser Annealing ／結晶化工程）を行えば、基板温度の上昇が抑えられ、かつ、大粒径の多結晶Ｓｉが得られる。
【００４３】
この結晶化工程では、たとえば、レーザ光源から出射したレーザ光（エキシマレーザ）を光学系を介して絶縁基板３０に向けて照射する。この際には、照射領域が基板の幅方向に長いラインビームを半導体膜１００に照射し、その照射領域を基板の長さ方向にずらしていく。ここで、レーザ光の照射領域をずらしていく際には、レーザの照射領域が部分的に重なるように所定の距離だけずらしていく。その結果、非晶質の半導体膜１００は一度溶融し、冷却固化過程を経て多結晶化する。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域が基板全体に対して局所的であるため、絶縁基板３０全体が同時に高温に熱せられることがない。それ故、絶縁基板３０としてガラス基板を用いた場合には、ガラス基板は、石英基板と比較して耐熱性の面で劣るが、熱による変形や割れ等が生じることはない。
【００４４】
次に、半導体膜１００の表面にフォトリソグラフィ技術を用いてレジストマスクＲＭ１を形成する。
【００４５】
次に、レジストマスクＲＭ１を介して半導体膜１をパターニングし、図２（Ｂ）に示すように、島状の半導体膜１０ａ（能動層）を形成する。
【００４６】
次に、図２（Ｃ）に示すように、ＣＶＤ法などにより半導体膜１０ａの表面に厚さが約５０ｎｍ〜約１５０ｎｍ、たとえば５０ｎｍのシリコン酸化膜からなるゲート絶縁膜１３を形成する。また、ゲート絶縁膜１３としてシリコン窒化膜を用いてもよい。
【００４７】
次に、図２（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜９１０を絶縁基板３０全面に形成した後、フォトリソグラフィ技術を用いてレジストマスクＲＭ２を形成する。このレジストマスクＲＭ２には、図１を参照して説明したゲート電極１９を分割する隙間１９０に対応する位置に開口ＲＭ２′を形成しておく。
【００４８】
次に、レジストマスクＲＭ２を介してタンタル膜９１０をパターニングし、図２（Ｅ）に示すように、ゲート電極１９を形成する。その結果、タンタル膜９１０は、レジストマスクＲＭ２の開口ＲＭ２′に相当する部分もエッチングされ、隙間１９０によって第１のゲート電極１９１と第２のゲート電極１９２とに分割されたゲート電極１９が形成される。
【００４９】
次に、図２（Ｆ）に示すように、ゲート電極１９をマスクとして、たとえば約０．３×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオン）４００の打ち込みを行い、ゲート電極１９に対して自己整合的に、不純物濃度が約３×１０1７／ｃｍ３の低濃度のソース領域１６１および低濃度のドレイン領域１７１を形成する。また、半導体膜１０ａには、ゲート電極１９の隙間１９０からも不純物が導入されるので、チャネル領域１５は、不純物濃度が約３×１０1７／ｃｍ３の低濃度領域１１０によって、第１のチャネル領域１５１と第２のチャネル領域１５２とに分割された状態で形成される。
【００５０】
次に、図３（Ａ）に示すように、第１のゲート電極１９１および第２のゲート電極１９２よりもドレイン領域の側だけ幅の広いレジストマスクＲＭ３を形成した状態で高濃度の不純物イオン（リンイオン）６００を約１×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度ソース領域１６２および高濃度ドレイン領域１７２を形成する。その結果、図３（Ｂ）に示すように、低濃度ドレイン領域１７１および高濃度ドレイン領域１７２を備えるドレイン領域１７が形成されるとともに、ゲート電極１９に自己整合的に高濃度ソース領域１６２（ソース領域１６）が形成される。また、第１および第２のチャネル領域１５１、１５２の間には、第１のチャネル領域１５１にドレイン領域１７の側で隣接する低濃度の第１の中間領域１１１と、この第１の中間領域１１１と第２のチャネル領域１５２との間に挟まれた高濃度の第２の中間領域１１２とが形成される。
【００５１】
次に、図３（Ｃ）に示すように、ゲート電極１９の表面側にＣＶＤ法などにより、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる層間絶縁膜１８を３００ｎｍ〜１５００ｎｍ程度の膜厚で形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜１８にコンタクトホールを形成するためのレジストマスクＲＭ４を形成する。
【００５２】
次に、レジストマスクＲＭ４を介して層間絶縁膜１８にエッチングを行い、図３（Ｄ）に示すように、層間絶縁膜１８のうち、高濃度ソース領域１６２および高濃度ドレイン領域１７２に対応する部分にコンタクトホール１８ａ、１８ｂをそれぞれ形成する。
【００５３】
次に、図３（Ｅ）に示すように、層間絶縁膜１８の表面側に、ソース電極などを構成するためのアルミニウム膜９００をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、レジストマスクＲＭ５を形成する。
【００５４】
次に、レジストマスクＲＭ５を介してアルミニウム膜９００にエッチングを行い、図１に示すように、高濃度ソース領域１６２にコンタクトホール１８ａを介して電気的に接続するアルミニウム膜からなるソース電極１２と、高濃度ドレイン領域１７２にコンタクトホール１８ｂを介して電気的に接続するドレイン電極１４とを形成する。
【００５５】
その結果、ゲート電極１９およびチャネル領域１５がチャネル長方向において複数に分割されているとともに、分割されたチャネル領域１５の間に第１および第２の中間領域１１１、１１２が形成され、かつ、分割されたチャネル領域１５のうち、最もドレイン領域１７側に位置する第２のチャネル領域１５２には低濃度ドレイン領域１６１が隣接するＴＦＴ１０を製造できる。このような製造方法であれば、図９および図１０を参照して説明した従来のＬＤＤ構造のＴＦＴと同じ工程数で本形態のＴＦＴ１０を製造できる。
【００５６】
［実施の形態２］
なお、本形態のＴＦＴおよびその製造方法は、基本的な構成が実施の形態１と共通するので、対応する部分は同一の符号を付してそれらの詳細な説明を省略する。
【００５７】
（ＴＦＴの構造）
図４に示すように、本形態に係るアクティブマトリクス基板（半導体装置）でも、基体たる透明基板３０の表面にはシリコン酸化膜からなる絶縁性の下地保護膜３０１が形成され、この下地保護膜３０１の表面には、ＴＦＴ１０を形成するための半導体膜１０ａが、たとえば５０ｎｍの膜厚で形成されている。半導体膜１０ａの表面にはゲート絶縁膜１３が、たとえば１００ｎｍの膜厚で形成され、このゲート絶縁膜１３の表面にゲート電極１９が形成されている。半導体膜１０ａのうち、ゲート電極１９に対してゲート絶縁膜１３を介して対峙する領域がチャネル領域１５になっている。
【００５８】
本形態においても、ゲート電極１９はチャネル長方向において２分割され、ソース側に位置する第１のゲート電極１９１と、ドレイン側に位置する第２のゲート電極１９２とからなる。これら２つのゲート電極１９１、１９２の間には隙間１９０が形成され、この隙間１９０は層間絶縁膜１８で埋められている。但し、ゲート電極１９１、１９２同士は電気的に接続しているので、同じゲート電圧が印加される。
【００５９】
チャネル領域１５も、チャネル長方向において２分割され、ソース側において第１のゲート電極１９１にゲート絶縁膜１３を介して対峙する第１のチャネル領域１５１と、ドレイン側において第２のゲート電極１９２にゲート絶縁膜１３を介して対峙する第２のチャネル領域１５２とからなる。
【００６０】
本形態でも、チャネル領域１５の両側にはソース領域１６およびドレイン領域１７が形成されている。これらのソース領域１６およびドレイン領域１７のうち、ソース領域１６は高濃度ソース領域１６２のみで構成され、この高濃度ソース領域１６２はゲート電極１５に対して自己整合的に形成されている。このため、第１のチャネル領域１５１のソース側には高濃度ソース領域１６２が隣接している。これに対して、ドレイン領域１７は、第２のチャネル領域１５２に隣接する低濃度ドレイン領域１７１と、この低濃度ドレイン領域１７１に隣接する高濃度ドレイン領域１７２とから構成され、ＬＤＤ構造を有している。ここで、低濃度ドレイン領域１７１の不純物濃度は約３×１０17／ｃｍ3であり、高濃度ドレイン領域１７２および高濃度ソース領域１６２の不純物濃度は約１×１０20／ｃｍ3である。
【００６１】
また、本形態において、第１および第２のチャネル領域１５１、１５２の間は、低濃度ドレイン領域１７１よりも不純物濃度が高く、高濃度ドレイン領域１７２よりも不純物濃度が低い中濃度領域１１３になっている。この中濃度領域１１３の不純物濃度は約１．５×１０1９／ｃｍ3である。
【００６２】
このように構成されたＴＦＴ１０の表面側には、層間絶縁膜１８が形成され、この層間絶縁膜１８の表面に形成されたソース電極１２は、層間絶縁膜１８に形成されたコンタクトホール１８ａを介して高濃度ソース領域１６２に電気的に接続している。また、層間絶縁膜１８の表面にはドレイン電極１４も形成され、このドレイン電極１４は、層間絶縁膜１８に形成されたコンタクトホール１８ｂを介して高濃度ドレイン領域１７２に電気的に接続している。
【００６３】
このように、本形態のＮ型のＴＦＴ１０では、最もドレイン領域１７側に位置する第２のチャネル領域１５２に隣接するように低濃度ドレイン領域１７１を形成してオフリーク電流の低減を効果的に図るとともに、この箇所よりもオフリーク電流を低減するという面での効果が小さい第１および第２のチャネル領域１５１、１５２の間では、低濃度ドレイン領域１７１よりも不純物濃度が高くて、高濃度ドレイン領域１７２よりも不純物濃度が低い中濃度領域１１３にしてある。それ故、本参考発明を適用したＴＦＴ１０では、オフリーク電流のレベルが低く、かつ、オン電流のレベルが高い。
【００６４】
また、分割された複数のチャネル領域１５１、１５２のうち、最もソース領域１６側に位置する第１のチャネル領域１５１には高濃度ソース領域１６２が隣接している。すなわち、オフリーク電流を低減する効果がほとんどないソース領域１７側については高濃度領域にしてあるので、オン電流レベルの低下を防止することができる。
【００６５】
（ＴＦＴの製造方法）
このような構成のＴＦＴを製造する方法を、図５および図６を参照して説明する。図５および図６はいずれも、本形態のＴＦＴの製造方法を示す工程断面図である。
【００６６】
まず、図５（Ａ）に示すように、無アリカリガラスや石英などからなる透明な絶縁基板３０１の表面にシリコン酸化膜からなる下地保護膜３０１を形成した後、この下地保護膜３０の表面全体にポリシリコン膜からなる半導体膜１００を形成する。このような多結晶性の半導体膜１００を形成するにあたっては、低温プロセスを用いることにより、絶縁基板３０が熱変形するのを防止する。
【００６７】
次に、半導体膜１００の表面にフォトリソグラフィ技術を用いてレジストマスクＲＭ１を形成する。
【００６８】
次に、レジストマスクＲＭ１を介して半導体膜１をパターニングし、図５（Ｂ）に示すように、島状の半導体膜１０ａ（能動層）を形成する。
【００６９】
次に、図５（Ｃ）に示すように、ＣＶＤ法などにより半導体膜１０ａの表面に厚さが約５０ｎｍ〜約１５０ｎｍ、たとえば５０ｎｍのシリコン酸化膜からなるゲート絶縁膜１３を形成する。
【００７０】
次に、図５（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜９１０を絶縁基板３０全面に形成した後、フォトリソグラフィ技術を用いてレジストマスクＲＭ２を形成する。このレジストマスクＲＭ２には、図４を参照して説明したゲート電極１９を分割する隙間１９０に対応する位置に開口ＲＭ２′を形成しておく。
【００７１】
次に、レジストマスクＲＭ２を介してタンタル膜９１０をパターニングし、図５（Ｅ）に示すように、ゲート電極１９を形成する。その結果、タンタル膜９１０は、レジストマスクＲＭ２の開口ＲＭ２′に相当する部分もエッチングされ、隙間１９０によって第１のゲート電極１９１と第２のゲート電極１９２とに分割されたゲート電極１９が形成される。
【００７２】
次に、図５（Ｆ）に示すように、ゲート電極１９をマスクとして、たとえば約０．３×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（リンイオン）４００の打ち込みを行い、ゲート電極１９に対して自己整合的に、不純物濃度が約３×１０1７／ｃｍ３の低濃度のソース領域１６１および低濃度のドレイン領域１７１を形成する。また、半導体膜１０ａには、ゲート電極１９の隙間１９０からも不純物が導入されるので、チャネル領域１５は、不純物濃度が約３×１０1７／ｃｍ３の低濃度領域１１０によって、第１のチャネル領域１５１と第２のチャネル領域１５２とに分割された状態で形成される。
【００７３】
次に、図５（Ｇ）に示すように、第１のゲート電極１９１、第２のゲート電極１９２、それらの隙間１９０に相当する部分を覆うよりもドレイン領域の側だけ幅の広いレジストマスクＲＭ３０１を形成した状態で高濃度の不純物イオン（リンイオン）６００を約１×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度ソース領域１６２および高濃度ドレイン領域１７２を形成する。その結果、低濃度ドレイン領域１７１および高濃度ドレイン領域１７２を備えるドレイン領域１７が形成されるとともに、ゲート電極１９に自己整合的に高濃度ソース領域１６２（ソース領域１６）が形成される。なお、第１および第２のチャネル領域１５１、１５２の間には不純物が導入されない。
【００７４】
次に、図６（Ａ）に示すように、第２のゲート電極１９２よりもドレイン領域の側だけ幅の広いレジストマスクＲＭ３０２を形成した状態で中濃度の不純物イオン（リンイオン）５００を約１．５×１０1４／ｃｍ2 のドーズ量で打ち込む。その結果、図６（Ｂ）に示すように、第１および第２のチャネル領域１５１、１５２の間には、低濃度ドレイン領域１７１よりも不純物濃度が高く、高濃度ドレイン領域１７２よりも不純物濃度が低い中濃度領域１１３が形成される。
【００７５】
次に、図６（Ｃ）に示すように、ゲート電極１９の表面側にＣＶＤ法などにより、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる層間絶縁膜１８を３００ｎｍ〜１５００ｎｍ程度の膜厚で形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜１８にコンタクトホールを形成するためのレジストマスクＲＭ４を形成する。
【００７６】
次に、レジストマスクＲＭ４を介して層間絶縁膜１８にエッチングを行い、図６（Ｄ）に示すように、層間絶縁膜１８のうち、高濃度ソース領域１６２および高濃度ドレイン領域１７２に対応する部分にコンタクトホール１８ａ、１８ｂをそれぞれ形成する。
【００７７】
次に、図６（Ｅ）に示すように、層間絶縁膜１８の表面側に、ソース電極などを構成するためのアルミニウム膜９００をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、レジストマスクＲＭ５を形成する。
【００７８】
次に、レジストマスクＲＭ５を介してアルミニウム膜９００にエッチングを行い、図４に示すように、高濃度ソース領域１６２にコンタクトホール１８ａを介して電気的に接続するアルミニウム膜からなるソース電極１２と、高濃度ドレイン領域１７２にコンタクトホール１８ｂを介して電気的に接続するドレイン電極１４とを形成する。
【００７９】
その結果、ゲート電極１９およびチャネル領域１５がチャネル長方向において複数に分割されているとともに、分割されたチャネル領域１５の間に中濃度領域１１３が形成され、かつ、分割されたチャネル領域１５のうち、最もドレイン領域１７側に位置する第２のチャネル領域１５２には低濃度ドレイン領域１６１が隣接するＴＦＴ１０を製造できる。このような製造方法であれば、図９および図１０を参照して説明した従来のＬＤＤ構造のＴＦＴよりも工程数が１回増えただけで本形態のＴＦＴ１０を製造できる。
【００８０】
このようなアクティブマトリクス基板を用いた電気光学装置を図１１および図１２に示す。図１１及び図１２はそれぞれ、本形態に係る電気光学装置に用いた液晶パネルを対向基板の側からみた平面図、および図１のＨ−Ｈ′線で切断したときの液晶パネルの断面図である。
【００８１】
図１１および図１２において、液晶パネルは、電極がマトリクス状に形成されたアクティブマトリクス基板２００と、対向電極５３２および必要に応じて形成された遮光膜５３１が形成された対向基板４００と、これらの基板間に封入、挟持されている液晶５３９とから概略構成されている。アクティブマトリクス基板２００と対向基板４００とは、対向基板４００の外周縁に沿って形成されたギャップ材含有のシール材５５２によって所定の間隙を介して貼り合わされている。
【００８２】
また、アクティブマトリクス基板２００と対向基板４００との間には、シール材５５２によって液晶封入領域５４０が区画形成され、この液晶封入領域５４０内に液晶５３９が封入されている。この液晶封入領域５４０内において、アクティブマトリクス基板２００と対向基板４００と間にはスペーサ５３７を介在させることもある。シール材５５２としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、シール材５５２に配合されるギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球などが用いられる。
【００８３】
ここで、シール材５５２は部分的に途切れているので、この途切れ部分によって、液晶注入口５４１が構成されている。このため、対向基板４００とアクティブマトリクス基板２００とを貼り合わせた後、シール材５５２の内側領域を減圧状態にすれば、液晶注入口５４１から液晶５３９を減圧注入でき、液晶５３９を封入した後、液晶注入口５４１を封止剤５４２で塞げばよい。対向基板４００には、シール材５５２の内側において画像表示領域８０を見切りするための遮光膜５５５も形成されている。対向基板４００のコーナー部のいずれにも、アクティブマトリクス基板２００と対向基板４００との間で電気的導通をとるための上下導通材５５６が形成されている。また、対向基板４００およびアクティブマトリクス基板２００の光入射側の面あるいは光出射側には、使用する液晶５３９の種類、動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００８４】
本形態において、対向基板４００はアクティブマトリクス基板２００よりも小さく、アクティブマトリクス基板２００の周辺部分は、対向基板４００の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子５４５は対向基板４００から露出した状態にある。
【００８５】
【発明の効果】
以上説明したように、本発明に係るＴＦＴでは、分割した各チャネル領域に対してドレイン領域の側から低濃度領域が隣接するように構成したので、オフリーク電流を効果的に低減できる。また、低濃度領域についてはオフリーク電流を低減するのに効果的なドレイン端に相当する場所のみに形成し、その他の領域については可能な限り、不純物濃度の高い領域になっている。それ故、本発明を適用したＴＦＴでは、オフリーク電流のレベルが低く、かつ、オン電流のレベルが高い。
【図面の簡単な説明】
【図１】  実施の形態１に係るＴＦＴの構造を示す断面図である。
【図２】  （Ａ）〜（Ｆ）は、図１に示すＴＦＴの製造方法を示す工程断面図である。
【図３】  （Ａ）〜（Ｅ）は、図１に示すＴＦＴの製造方法において、図２に示す工程に続いて行う工程を示す工程断面図である。
【図４】  実施の形態２に係るＴＦＴの構造を示す断面図である。
【図５】  （Ａ）〜（Ｇ）は、図４に示すＴＦＴの製造方法を示す工程断面図である。
【図６】  （Ａ）〜（Ｅ）は、図４に示すＴＦＴの製造方法において、図５に示す工程に続いて行う工程を示す工程断面図である。
【図７】  （Ａ）、（Ｂ）はそれぞれ、液晶表示装置用のアクティブマトリクス基板のブロック図、およびそれに形成した駆動回路の等価透過回路図である。
【図８】  （Ａ）、（Ｂ）、（Ｃ）はそれぞれ、従来から有るＬＤＤ構造のＴＦＴの断面図、片側のみＬＤＤ構造を有するＴＦＴの断面図、およびセルフアライン構造のＴＦＴの構造を示す断面図である。
【図９】  図８（Ａ）に示すＴＦＴの製造方法を示す工程断面図である。
【図１０】  図８（Ａ）に示すＴＦＴの製造方法において、図９に示す工程に続いて行う工程を示す工程断面図である。
【図１１】  本発明に係る電気光学装置の平面図を示す図である。
【図１２】  本発明に係る電気光学装置の断面図を示す図である。
【符号の説明】
１０  ＴＦＴ
１０ａ  半導体膜
１２  ソース電極
１３  ゲート絶縁膜
１４  ドレイン電極
１５  チャネル領域
１６  ソース領域
１７  ドレイン領域
１８  層間絶縁膜
１９  ゲート電極
３０  透明基板
１１１  低濃度の第１の中間領域
１１２  高濃度の第１の中間領域
１１３  中濃度領域
１５１  第１のチャネル領域
１５２  第２のチャネル領域
１６２  高濃度ソース領域
１７１  低濃度ドレイン領域
１７２  高濃度ドレイン領域
１９０  ゲート電極の隙間
１９１  第１のゲート電極
１９２  第２のゲート電極
【図１】
0003743202.tif 000002
【図２】
0003743202.tif 000003
【図３】
0003743202.tif 000004
【図４】
0003743202.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003743202.tif 000009
【図９】
0003743202.tif 000010
【図１０】
0003743202.tif 000011
【図１１】
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【図１２】
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