(57)【特許請求の範囲】
【請求項１】
入力データ系列と所定コードとの乗算を行う乗算器を有する第１、第２、…、第Ｎ（但し、Ｎは２以上の整数）のスライディング相関器を有し、
前記第２、…、第Ｎのスライディング相関器は、前記第１、第２、…、第Ｎのスライディング相関器の乗算器の乗算結果の加算を行う回路構成に切り換えるための回路構成切換手段を有していることを特徴とする相関器。
【請求項２】
Ｎは３以上の整数であって、
前記第１のスライディング相関器は、前記第１のスライディング相関器の乗算器の乗算結果と、前記第１のスライディング相関器の前回の相関結果との加算を行うように構成され、
前記第２のスライディング相関器は、前記第２のスライディング相関器の乗算器の乗算結果と、前記第１のスライディング相関器の乗算器の乗算結果又は第２のスライディング相関器の前回の相関結果との加算を行うように構成され、
第ｇ（但し、ｇは３以上、Ｎ以下の整数）のスライディング相関器は、前記第ｇのスライディング相関器の乗算器の乗算結果と、第ｇ−１のスライディング相関器の相関結果又は前記第ｇのスライディング相関器の前回の相関結果との加算を行うように構成されていることを特徴とする請求項１記載の相関器。
【請求項３】
Ｎは４以上の偶数であって、
第２ｋ（但し、ｋ＝１、…、Ｎ／２）のスライディング相関器は、前記第２ｋのスライディング相関器の乗算器の乗算結果と、第２ｋ−１のスライディング相関器の乗算器の乗算結果又は前記第２ｋのスライディング相関器の前回の相関結果との加算を行うように構成され、
第２ｋ＋１（但し、ｋ＝１、…、Ｎ／２−１）のスライディング相関器は、第ｊ（但し、ｊ＜２ｋ＋１）のスライディング相関器の相関結果と第ｈ（但し、ｈ＞２ｋ＋１）のスライディング相関器の相関結果との加算、又は、前記第２ｋ＋１のスライディング相関器の乗算器と前記第２ｋ＋１のスライディング相関器の前回の相関結果との加算を行うように構成されていることを特徴とする請求項１記載の相関器。
【請求項４】
前記回路構成切換手段は、前記第１、第２、…、第Ｎのスライディング相関器を前記第１、第２、…、第Ｎのスライディング相関器の乗算器の乗算結果の加算を行う回路構成とする場合、前記第１、第２、…、第Ｎのスライディング相関器の乗算器の乗算結果の加算値を第Ｎ／２＋１のスライディング相関器から出力する回路構成とすることを特徴とする請求項３記載の相関器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）送受信機のセルサーチ部などに使用して好適な相関器に関する。
【０００２】
【従来の技術】
図１３はＷ−ＣＤＭＡ送受信機の受信機部分の一部分を示す回路図である。図１３中、１はアンテナ、２はアンテナ１で受信したＲＦ受信信号をベースバンド信号に変換するＲＦ部、３はＲＦ部２から出力するベースバンド信号をデジタル化するＡ／Ｄ変換器、４はＡ／Ｄ変換器３の出力からスクランブリングコードを検出することによりセルサーチを行うセルサーチ部、５は送信データ系列を再生する復調部、６はチャネルデコーディング部である。
【０００３】
図１４はセルサーチ部４の一部分を示す回路図である。図１４中、７はＰＳＣ（Primary Synchronization Code）の検出を行うＰＳＣ相関部であり、８はＡ／Ｄ変換器３から出力されるデータ系列をシフトする１６段構成の直列入力並列出力型のシフトレジスタ、９はシフトレジスタ８の並列出力を入力データ系列とする１６タップ・マッチドフィルタ、１０は１６タップ・マッチドフィルタ９の出力を格納するためのメモリ、１１はメモリ１０に格納された１６タップ・マッチドフィルタ９の出力を入力データ系列とする１６タップ・マッチドフィルタである。このＰＳＣ相関部７は、２個の１６タップ・マッチドフィルタ９、１１を使用して２５６チップ長のＰＳＣを検出するというものである。
【０００４】
１２はＳＳＣ（Secondary Synchronization Code）を検出するＳＳＣ相関部である。１３−１、１３−２、１３−１６はスライディング相関器であり、スライディング相関器１３−３〜１３−１５は図示を省略している。このＳＳＣ相関器１２は、１６個のスライディング相関器１３−１〜１３−１６を使用して１６種類あるＳＳＣの中から移動局（Ｗ−ＣＤＭＡ送受信機）が在圏する基地局が使用するＳＳＣを検出するというものである。また、１４はＰＳＣ相関部７及びＳＳＣ相関部１２から出力される相関結果を格納する相関結果メモリである。
【０００５】
【発明が解決しようとする課題】
Ｗ−ＣＤＭＡ送受信機では、ＰＳＣ相関部７及びＳＳＣ相関部１２は、半導体チップであるディジタルベースバンドチップに搭載されるが、ディジタルベースバンドチップには、コストの観点から小型化が要請されている。
【０００６】
本発明は、かかる点に鑑み、マッチドフィルタ及び複数のスライディング相関器を必要とする半導体チップに搭載する場合には、かかる半導体チップの小型化によるコストの低減化を図ることができるようにした相関器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の相関器は、入力データ系列と所定コードとの乗算を行う乗算器を有する第１、第２、…、第Ｎ（但し、Ｎは２以上の整数）のスライディング相関器を有し、第２、…、第Ｎのスライディング相関器は、第１、第２、…、第Ｎのスライディング相関器の乗算器の乗算結果の加算を行う回路構成に切り換えるための回路構成切換手段を有しているというものである。
【０００８】
本発明の相関器によれば、回路構成切換手段によって回路構成を切り換えることにより、Ｎタップ・マッチドフィルタとしても、Ｎ個のスライディング相関器としても動作させることができる。
【０００９】
【発明の実施の形態】
以下、図１〜図１２を参照して、本発明の第１実施形態〜第３実施形態について説明する。
【００１０】
（第１実施形態・・図１〜図５）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、回路構成切換制御によって、４タップ・マッチドフィルタとしても、４個のスライディング相関器としても使用することができるように構成したものである。
【００１１】
図１中、１５、１６は入力端子、ＤＡは入力端子１５から入力する入力データ系列、ＤＢは入力端子１６から入力する入力データ系列、１７は入力データ系列ＤＡをシフトする４段構成の直列入力並列出力型のシフトレジスタ、Ｑ１〜Ｑ４はシフトレジスタ１７から並列出力されるデータである。
【００１２】
１８−１はシフトレジスタ１７の出力Ｑ１又は入力データ系列ＤＢを選択して出力するセレクタ、１８−２はシフトレジスタ１７の出力Ｑ２又は入力データ系列ＤＢを選択して出力するセレクタ、１８−３はシフトレジスタ１７の出力Ｑ３又は入力データ系列ＤＢを選択して出力するセレクタ、１８−４はシフトレジスタ１７の出力Ｑ４又は入力データ系列ＤＢを選択して出力するセレクタである。
【００１３】
１９−１〜１９−４はスライディング相関器であり、スライディング相関器１９−１において、２０−１はセレクタ１８−１の出力とコードＣ１との乗算を行う乗算回路、２１−１は乗算器２０−１の乗算結果とスライディング相関器１９−１の前回の相関結果との加算を行う加算器、２２−１は加算器２１−１の加算結果（スライディング相関器１９−１の相関結果）を保持するレジスタである。
【００１４】
スライディング相関器１９−２において、２０−２はセレクタ１８−２の出力とコードＣ２との乗算を行う乗算回路、２１−２は乗算器２０−２の乗算結果と乗算器２０−１の乗算結果又はスライディング相関器１９−２の前回の相関結果との加算を行う加算器、２２−２は加算器２１−２の加算結果（スライディング相関器１９−２の相関結果）を保持するレジスタ、２３−２は乗算器２０−１の乗算結果又はレジスタ２２−２が保持するスライディング相関器１９−２の前回の相関結果を選択して出力するセレクタである。
【００１５】
スライディング相関器１９−３において、２０−３はセレクタ１８−３の出力とコードＣ３との乗算を行う乗算回路、２１−３は乗算器２０−３の乗算結果とスライディング相関器１９−２の相関結果又はスライディング相関器１９−３の前回の相関結果との加算を行う加算器、２２−３は加算器２１−３の加算結果（スライディング相関器１９−３の相関結果）を保持するレジスタ、２３−３はスライディング相関器１９−２の相関結果又はレジスタ２２−３が保持するスライディング相関器１９−３の前回の相関結果を選択して出力するセレクタである。
【００１６】
スライディング相関器１９−４において、２０−４はセレクタ１８−４の出力とコードＣ４との乗算を行う乗算回路、２１−４は乗算器２０−４の乗算結果とスライディング相関器１９−３の相関結果又はスライディング相関器１９−４の前回の相関結果との加算を行う加算器、２２−４は加算器２１−４の加算結果（スライディング相関器１９−４の相関結果）を保持するレジスタ、２３−４はスライディング相関器１９−３の相関結果又はレジスタ２２−４が保持するスライディング相関器１９−４の前回の相関結果を選択して出力するセレクタである。
【００１７】
図２は本発明の第１実施形態を４タップ・マッチドフィルタとして動作させる場合のセレクタ１８−１〜１８−４、２３−２〜２３−４の状態を示す回路図である。即ち、本発明の第１実施形態を４タップ・マッチドフィルタとして動作させる場合には、セレクタ１８−１〜１８−４はシフトレジスタ１７の出力Ｑ１〜Ｑ４を選択し、セレクタ２３−２は乗算器２０−１の乗算結果を選択して出力し、セレクタ２３−３、２３−４は加算器２１−２、２１−３の加算結果を選択して出力するように制御する。
【００１８】
このようにすると、シフトレジスタ１７の出力Ｑ１〜Ｑ４は、セレクタ１８−１〜１８−４を介して、乗算器２０−１〜２０−４に入力し、乗算器２０−１で［Ｑ１×Ｃ１］＝Ｍ１、乗算器２０−２で［Ｑ２×Ｃ２］＝Ｍ２、乗算器２０−３で［Ｑ３×Ｃ３］＝Ｍ３、乗算器２０−４で［Ｑ４×Ｃ４］＝Ｍ４なる乗算が行われる。
【００１９】
更に、加算器２１−２で［Ｍ１＋Ｍ２］＝Ｓ２なる加算が行われ、加算器２１−３で［Ｓ２＋Ｍ３］＝Ｓ３なる加算が行われ、加算器２１−４で［Ｓ３＋Ｍ４］＝Ｓ４なる加算が行われ、加算結果Ｓ４がマッチドフィルタ出力としてスライディング相関器１９−４から出力される。
【００２０】
図３は本発明の第１実施形態を４タップ・マッチドフィルタとして動作させた場合の具体的動作例を示す波形図であり、コードＣ１、Ｃ２、Ｃ３、Ｃ４としてそれぞれ“１”，“−１”，“１”，１”を使用し、入力データ系列ＤＡとして “−１，−１，１，−１，１，−１，１，１，１，１，−１，１”が逐次入力された場合を例にしている。
【００２１】
この例の場合には、入力データ系列ＤＡとコードＣ１〜Ｃ４との相関値が入力データ系列ＤＡの入力開始後、４クロックサイクル遅延後のタイミングから逐次出力され、最大の相関値“４”を示すタイミングが相関値出力後、５クロックサイクル目に得られている。
【００２２】
図４は本発明の第１実施形態を４個のスライディング相関器として動作させる場合のセレクタ１８−１〜１８−４、２３−２〜２３−４の状態を示す回路図である。即ち、本発明の第１実施形態を４個のスライディング相関器として使用する場合には、セレクタ１８−１〜１８−４は入力データ系列ＤＢを選択して出力し、セレクタ２３−２〜２３−４はレジスタ２２−２〜２２−４の保持値を選択して出力するように制御する。
【００２３】
このようにすると、入力データ系列ＤＢは、セレクタ１８−１〜１８−４を介して、乗算器２０−１〜２０−４に入力し、乗算器２０−１で［ＤＢi（入力データ系列ＤＢのｉチップ目の値）×Ｃ１］＝Ｍ１、乗算器２０−２で［ＤＢi×Ｃ２］＝Ｍ２、乗算器２０−３で［ＤＢi×Ｃ３］＝Ｍ３、乗算器２０−４で［ＤＢi×Ｃ４］＝Ｍ４なる乗算が行われる。
【００２４】
更に、加算器２１−１で［Ｍ１＋レジスタ２２−１の保持値（スライディング相関器１９−１の前回の相関結果）］＝Ｓ１、加算器２１−２で［Ｍ２＋レジスタ２２−２の保持値（スライディング相関器１９−２の前回の相関結果）］＝Ｓ２、加算器２１−３で［Ｍ３＋レジスタ２２−３の保持値（スライディング相関器１９−３の前回の相関結果）］＝Ｓ３、加算器２１−４で［Ｍ４＋レジスタ２２−４の保持値（スライディング相関器１９−４の前回の相関結果）］＝Ｓ４なる加算が行われ、これらがレジスタ２２−１〜２２−４に保持されると共に、スライディング相関器１９−１〜１９−４のスライディング相関結果Ｓ１〜Ｓ４として出力される。
【００２５】
図５は本発明の第１実施形態を４個のスライディング相関器として動作させた場合の具体的動作例を示す波形図であり、コードＣ１、Ｃ２、Ｃ３、Ｃ４として“１，−１，１，１”、“−１，−１，−１，−１”、“１，−１，−１，１”、“−１，１，１，−１”がそれぞれ乗算器２０−１、２０−２、２０−３、２０−４に逐次入力し、かつ、入力データ系列ＤＢとして“１，−１，−１，１”が逐次入力された場合を例にしている。
【００２６】
この例の場合には、入力データ系列ＤＢと４種類のコードＣ１〜Ｃ４との相関値Ｓ１〜Ｓ４が、入力データ系列ＤＢの入力開始後、１クロックサイクル遅延後のタイミングから逐次出力され、コードＣ３が最大の相関値“４”を示すコードとして判明する。
【００２７】
以上のように、本発明の第１実施形態によれば、回路構成切換手段をなすセレクタ１８−１〜１８−４、２３−２〜２３−４の制御によって、４個のスライディング相関器１９−１〜１９−４を４タップ・マッチドフィルタとしても、それぞれ独立した４個のスライディング相関器としても使用することができる。したがって、本発明の第１実施形態を４タップ・マッチドフィルタ及び４個のスライディング相関器を必要とする半導体チップに搭載する場合には、かかる半導体チップの小型化によるコストの低減化を図ることができる。
【００２８】
（第２実施形態・・図６、図７）
図６は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、Ｗ−ＣＤＭＡ送受信機のセルサーチ部に使用することができるようにしたものであり、本発明の第１実施形態を拡張し、回路構成切換制御によって、１６タップ・マッチドフィルタとしても、１６個のスライディング相関器としても使用することができるように構成したものである。
【００２９】
本発明の第２実施形態においては、本発明の第１実施形態が備える４段構成の直列入力並列出力型のシフトレジスタ１７の代わりに、１６段構成の直列入力並列出力型のシフトレジスタ２４が設けられている。また、シフトレジスタ２４の出力Ｑ１〜Ｑ１６又は入力データ系列ＤＢを選択して出力する１６個のセレクタ１８−１〜１８−１６（セレクタ１８−４〜１８−１５は図示を省略）が設けられている。
【００３０】
また、セレクタ１８−１〜１８−１６に対応して、１６個のスライディング相関器１９−１〜１９−１６（スライディング相関器１９−４〜１９−１５は図示を省略）が設けられている。なお、スライディング相関器１９−２〜１９−１６は同一の回路構成とされており、図示を省略しているスライディング相関器１９−ｗ（但し、ｗ＝４、５、…、１５）は、乗算器２０−ｗと、加算器２１−ｗと、レジスタ２２−ｗと、セレクタ２３−ｗを備えている。
【００３１】
本発明の第２実施形態を１６タップ・マッチドフィルタとして動作させる場合には、セレクタ１８−１〜１８−１６はシフトレジスタ２４の出力Ｑ１〜Ｑ１６を選択し、セレクタ２３−２は乗算器２０−１の乗算結果を選択して出力し、セレクタ２３−３〜２３−１６は加算器２１−２〜２１−１６の加算結果を選択して出力するように制御する。
【００３２】
このようにすると、シフトレジスタ２４の出力Ｑ１〜Ｑ１６は、セレクタ１８−１〜１８−１６を介して、乗算器２０−１〜２０−１６に入力し、乗算器２０−ｖ（但し、ｖ＝１、２、…、１６）で［Ｑｖ×Ｃｖ］＝Ｍｖなる乗算が行われ、更に、加算器２１−２〜２１−１６が使用され、ΣＭｖ＝Ｓ１６なる加算が行われ、この加算結果Ｓ１６がマッチドフィルタ出力としてスライディング相関器１９−１６から出力される。
【００３３】
また、本発明の第２実施形態を１６個のスライディング相関器として使用する場合には、セレクタ１８−１〜１８−１６は入力データ系列ＤＢを選択して出力し、セレクタ２３−２〜２３−１６はレジスタ２２−２〜２２−１６の保持値を選択して出力するように制御する。
【００３４】
このようにすると、入力データ系列ＤＢは、セレクタ１８−１〜１８−１６を介して、乗算器２０−１〜２０−１６に入力し、乗算器２０−ｖで［ＤＢi（入力データ系列ＤＢのｉチップ目の値）×Ｃｖ］＝Ｍｖなる乗算が行われ、更に、加算器２１−ｖで［Ｍｖ＋レジスタ２２−ｖの保持値（スライディング相関器１９−ｖの前回の相関結果）］なる加算が行われ、これがレジスタ２２−ｖに保持されると共に、スライディング相関器１９−ｖのスライディング相関結果Ｓｖとして出力される。
【００３５】
図７は本発明の第２実施形態を使用したＷ−ＣＤＭＡ送受信機のセルサーチ部の一部分を示す回路図である。図７中、２５はＰＳＣの検出とＳＳＣの検出を行うＰＳＣ／ＳＳＣ相関部であり、２６は本発明の第２実施形態、２７はメモリ、２８は１６タップ・マッチドフィルタである。また、２９は相関結果を格納する相関結果メモリである。
【００３６】
このように構成されたセルサーチ部では、ＰＳＣを検出する第１ステップ時においては、本発明の第２実施形態２６は、１６タップ・マッチドフィルタとして動作するように制御され、ＳＳＣを検出する第２ステップ時においては、本発明の第２実施形態２６は、１６個のスライディング相関器として動作するように制御される。
【００３７】
本発明の第２実施形態によれば、回路構成切換手段をなすセレクタ１８−１〜１８−１６、２３−２〜２３−１６の制御によって、１６個のスライディング相関器１９−１〜１９−１６を１６タップ・マッチドフィルタとしても、それぞれ独立した１６個のスライディング相関器としても使用することができる。したがって、本発明の第２実施形態を１６タップ・マッチドフィルタ及び１６個のスライディング相関器を必要とするＷ−ＣＤＭＡ送受信機に使用するディジタルベースバンドチップに搭載する場合には、ディジタルベースバンドチップの小型化によるコストの低減化を図ることができる。
【００３８】
なお、本発明の第１実施形態及び第２実施形態は、同様の考え方で相関器を構成しているが、このような考え方で相関器を構成する場合には、スライディング相関器が２個以上の場合に適用することができる。
【００３９】
（第３実施形態・・図８）
図８は本発明の第３実施形態の一部分を示す回路図である。本発明の第３実施形態は、Ｎ個（但し、Ｎは４以上の偶数）のスライディング相関器１９−１〜１９−Ｎを有するものであり、スライディング相関器１９−（２ｋ＋１）［但し、ｋ＝１、…、Ｎ／２−１］にセレクタ３０−（２ｋ＋１）が追加されている。
【００４０】
そして、スライディング相関器１９−２ｋ［但し、ｋ＝１、…、Ｎ／２］内のセレクタ２３−２ｋは、スライディング相関器１９−（２ｋ−１）の乗算器２０−（２ｋ−１）の乗算結果又はスライディング相関器１９−２ｋの前回の相関結果Ｓ（２ｋ）を選択して出力するように構成されている。
【００４１】
また、スライディング相関器１９−（２ｋ＋１）内のセレクタ２３−（２ｋ＋１）は、スライディング相関器１９−ｊ（但し、ｊ＜２ｋ＋１）の相関結果［例えば、スライディング相関器１９−２ｋの相関結果Ｓ（２ｋ）］又はスライディング相関器１９−（２ｋ＋１）の前回の相関結果Ｓ（２ｋ＋１）を選択して出力するように構成されている。
【００４２】
また、スライディング相関器１９−（２ｋ＋１）内のセレクタ３０−（２ｋ＋１）は、スライディング相関器１９−ｈ（但し、ｈ＞２ｋ＋１）の相関結果［例えば、スライディング相関器１９−（２ｋ＋２）の相関結果Ｓ（２ｋ＋２）］又はスライディング相関器１９−（２ｋ＋１）の乗算器２０−（２ｋ＋１）の乗算結果を選択して出力するように構成されている。
【００４３】
即ち、本発明の第３実施形態では、スライディング相関器１９−２ｋは、スライディング相関器１９−（２ｋ−１）の乗算器２０−（２ｋ−１）の乗算結果又はスライディング相関器１９−２ｋの前回の相関結果Ｓ（２ｋ）と、スライディング相関器１９−２ｋの乗算器２０−２ｋの乗算結果との加算を行うように構成されている。
【００４４】
また、スライディング相関器１９−（２ｋ＋１）は、スライディング相関器１９−ｊの相関結果とスライディング相関器１９−ｈの相関結果との加算、又は、スライディング相関器１９−（２ｋ＋１）の乗算器２０−（２ｋ＋１）の乗算結果とスライディング相関器１９−（２ｋ＋１）の前回の相関結果Ｓ（２ｋ＋１）との加算を行うように構成されている。
【００４５】
このように、スライディング相関器１９−１の乗算器２０−１及びスライディング相関器１９−２〜１９−Ｎの加算器２２−２〜２１−Ｎを（３Ｎ／２−２）個のセレクタを用いてツリー状に接続して、Ｎタップ・マッチドフィルタとして動作させる場合には、Ｎタップ・マッチドフィルタとしての出力は、スライディング相関器１９−（Ｎ／２＋１）に得ることができる。
【００４６】
本発明の第３実施形態によれば、回路構成切換手段をなすセレクタを制御することにより、Ｎ個のスライディング相関器１９−１〜１９−ＮをＮタップ・マッチドフィルタとしても、それぞれ独立したＮ個のスライディング相関器としても使用することができる。したがって、本発明の第３実施形態をＮタップ・マッチドフィルタ及びＮ個のスライディング相関器を必要とする半導体チップに搭載する場合には、かかる半導体チップの小型化によるコストの低減化を図ることができる。
【００４７】
また、本発明の第３実施形態によれば、Ｎタップ・マッチドフィルタとして動作させる場合、乗算器２０−１〜２０−Ｎの乗算結果の加算段数をlog2Ｎ段に減らすことができ、高速動作を図ることができる。
【００４８】
（本発明の第３実施形態の第１具体例・・図９〜図１１）
図９は本発明の第３実施形態の第１具体例を示す回路図である。本発明の第３実施形態の第１具体例は、スライディング相関器１９−３にセレクタ３０−３を追加し、セレクタ３０−３は、乗算器２０−３の乗算結果又は加算器２１−４の加算結果を選択して加算器２１−３に出力するように構成すると共に、セレクタ２３−４は、乗算器２０−３の乗算結果又はレジスタ２２−４の保持値を選択して加算器２１−４に出力するように構成し、その他については、本発明の第１実施形態と同様に構成したものである。
【００４９】
図１０は本発明の第３実施形態の第１具体例を４タップ・マッチドフィルタとして動作させる場合のセレクタ１８−１〜１８−４、２３−２〜２３−４、３０−３の状態を示す回路図である。即ち、本発明の第３実施形態の第１具体例を４タップ・マッチドフィルタとして動作させる場合には、セレクタ１８−１〜１８−４はシフトレジスタ１７の出力Ｑ１〜Ｑ４を選択し、セレクタ２３−２は乗算器２０−１の乗算結果を選択して出力し、セレクタ２３−３は加算器２１−２の加算結果を選択して出力し、セレクタ２３−４は乗算器２０−３の乗算結果を選択して出力し、セレクタ３０−３は加算器２１−４の加算結果を選択して出力するように制御する。
【００５０】
このようにすると、シフトレジスタ１７の出力Ｑ１〜Ｑ４は、セレクタ１８−１〜１８−４を介して、乗算器２０−１〜２０−４に入力し、乗算器２０−１で［Ｑ１×Ｃ１］＝Ｍ１、乗算器２０−２で［Ｑ２×Ｃ２］＝Ｍ２、乗算器２０−３で［Ｑ３×Ｃ３］＝Ｍ３、乗算器２０−４で［Ｑ４×Ｃ４］＝Ｍ４なる乗算が行われる。
【００５１】
更に、加算器２１−２で［Ｍ１＋Ｍ２］＝Ｓ２なる加算が行われ、加算器２１−４で［Ｍ３＋Ｍ４］＝Ｓ４、加算器２１−３で［Ｓ２＋Ｓ４］＝Ｓ３なる加算が行われ、この加算結果Ｓ３がマッチドフィルタ出力としてスライディング相関器１９−３（＝４（スライディング相関器の個数）／２＋１）から出力される。
【００５２】
図１１は本発明の第３実施形態の第１具体例を４個のスライディング相関器として動作させる場合のセレクタ１８−１〜１８−４、２３−２〜２３−４、３０−３の状態を示す回路図である。即ち、本発明の第３実施形態の第１具体例を４個のスライディング相関器として使用する場合には、セレクタ１８−１〜１８−４は入力データ系列ＤＢを選択して出力し、セレクタ２３−２〜２３−４はレジスタ２２−２〜２２−４の保持値を選択して出力し、セレクタ３０−３は乗算器２０−３の乗算結果を選択して出力するように制御する。
【００５３】
このようにすると、入力データ系列ＤＢは、セレクタ１８−１〜１８−４を介して、乗算器２０−１〜２０−４に入力し、乗算器２０−１で［ＤＢi（入力データ系列ＤＢのｉチップ目の値）×Ｃ１］＝Ｍ１、乗算器２０−２で［ＤＢi×Ｃ２］＝Ｍ２、乗算器２０−３で［ＤＢi×Ｃ３］＝Ｍ３、乗算器２０−４で［ＤＢi×Ｃ４］＝Ｍ４なる乗算が行われる。
【００５４】
更に、加算器２１−１で［Ｍ１＋レジスタ２２−１の保持値（スライディング相関器１９−１の前回の相関結果）］＝Ｓ１、加算器２１−２で［Ｍ２＋レジスタ２２−２の保持値（スライディング相関器１９−２の前回の相関結果）］＝Ｓ２、加算器２１−３で［Ｍ３＋レジスタ２２−３の保持値（スライディング相関器１９−３の前回の相関結果）］＝Ｓ３、加算器２１−４で［Ｍ４＋レジスタ２２−４の保持値（スライディング相関器１９−４の前回の相関結果）］＝Ｓ４なる加算が行われ、これらがレジスタ２２−１〜２２−４に保持されると共に、スライディング相関器１９−１〜１９−４のスライディング相関結果Ｓ１〜Ｓ４として出力される。
【００５５】
以上のように、本発明の第３実施形態の第１具体例によれば、回路構成切換手段をなすセレクタ１８−１〜１８−４、２３−２〜２３−４、３０−３の制御によって、４個のスライディング相関器１９−１〜１９−４を４タップ・マッチドフィルタとしても、それぞれ独立した４個のスライディング相関器としても使用することができる。したがって、本発明の第３実施形態の第１具体例を４タップ・マッチドフィルタ及び４個のスライディング相関器を必要とする半導体チップに搭載する場合には、かかる半導体チップの小型化によるコストの低減化を図ることができる。
【００５６】
また、本発明の第３実施形態の第１具体例によれば、４タップ・マッチドフィルタとして動作させる場合、乗算器２０−１〜２０−４の乗算結果の加算段数を２段に減らすことができるので（加算器２１−２、２１−４による加算が第１段、加算器２１−３による加算が第２段）、加算段数が３段である本発明の第１実施形態（加算器２１−２による加算が第１段、加算器２１−３による加算が第２段、加算器２１−４による加算が第３段）よりも動作を高速にすることができる。
【００５７】
なお、図１２は本発明の第３実施形態の第２具体例として８個のスライディング相関器１９−１〜１９−８を設けた場合において、８タップ・マッチドフィルタとして動作させる場合の加算器２１−１〜２１−８の接続状態を示しており、この場合には、８タップ・マッチドフィルタとしての出力は、スライディング相関器１９−５（＝８(スライディング相関器の個数)／２＋１）に得ることができる。
【００５８】
【発明の効果】
以上のように、本発明によれば、回路構成を切り換えることにより、マッチドフィルタとしても、それぞれ独立した複数のスライディング相関器としても動作させることができるので、マッチドフィルタ及び複数のスライディング相関器を必要とする半導体チップに搭載する場合には、かかる半導体チップの小型化によるコストの低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態を４タップ・マッチドフィルタとして動作させる場合のセレクタの状態を示す回路図である。
【図３】本発明の第１実施形態を４タップ・マッチドフィルタとして動作させた場合の具体的動作例を示す波形図である。
【図４】本発明の第１実施形態を４個のスライディング相関器として動作させる場合のセレクタの状態を示す回路図である。
【図５】本発明の第１実施形態を４個のスライディング相関器として動作させた場合の具体的動作例を示す波形図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】本発明の第２実施形態を使用したＷ−ＣＤＭＡ送受信機のセルサーチ部の一部分を示す回路図である。
【図８】本発明の第３実施形態の一部分を示す回路図である。
【図９】本発明の第３実施形態の第１具体例を示す回路図である。
【図１０】本発明の第３実施形態の第１具体例を４タップ・マッチドフィルタとして動作させる場合のセレクタの状態を示す回路図である。
【図１１】本発明の第３実施形態の第１具体例を４個のスライディング相関器として動作させる場合のセレクタの状態を示す回路図である。
【図１２】本発明の第３実施形態の第２具体例を説明するための図である。
【図１３】Ｗ−ＣＤＭＡ送受信機の受信機部分の一部分を示す回路図である。
【図１４】図１３に示すＷ−ＣＤＭＡ送受信機が備えるセルサーチ部の一部分を示す回路図である。
【符号の説明】
１５、１６  入力端子
１９−ｉ  スライディング相関器
【図１】
0003855815.tif 000002
【図２】
0003855815.tif 000003
【図３】
0003855815.tif 000004
【図４】
0003855815.tif 000005
【図５】
0003855815.tif 000006
【図６】
0003855815.tif 000007
【図７】
0003855815.tif 000008
【図８】
0003855815.tif 000009
【図９】
0003855815.tif 000010
【図１０】
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【図１１】
0003855815.tif 000012
【図１２】
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【図１３】
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【図１４】
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