(57)【特許請求の範囲】
【請求項１】
電源装置を並列に接続して負荷に電力を供給する２重化電源システムにおいて、
直流電源とトランスとの間に接続され、前記直流電源の電圧をパルス幅変調電圧として前記トランスの１次側に供給するスイッチング素子と、
前記トランスの２次側に並列に接続され、前記２次側に生じる出力電圧を平滑化する容量と、
前記出力電圧をフィードバック量として帰還するフィードバック回路と、
前記フィードバック量に逆比例するようにパルス幅を制御するパルス幅制御部と、
前記フィードバック回路と前記パルス幅制御部との間に接続され、前記フィードバック量を抑制する回路素子と、
を備えた電源装置を負荷に並列に接続したことを特徴とする２重化電源システム。
【請求項２】
前記フィードバック回路は、前記出力電圧に比例したフィードバック電流を出力することを特徴とする請求項１記載の２重化電源システム。
【請求項３】
前記フィードバック回路は、前記出力電圧が所定の電圧以下の場合に前記フィードバック量を遮断するツェナーダイオードを有することを特徴とする請求項１記載の２重化電源システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２重化電源システムに関し、特に同じ回路構成を有する２つの電源装置を並列に接続して負荷に電力を供給する２重化電源システムに関する。
【０００２】
【従来の技術】
近年、情報処理装置などの重要なデータを扱う装置では、信頼性の向上、システムの無停止化を図るため、２重化電源システムを備える。これにより、２つの電源装置のうち１台が故障しても、もう一台の電源装置で電源を供給することができる。
【０００３】
図５は、従来の２重化電源システムの回路図である。図に示す２重化電源システムは、直流電源Ｅ４、トランスＴ３、パルス幅制御部４０、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ３、ダイオードＤ３，Ｄ４、コンデンサＣ４、ツェナーダイオードＺＤ３、抵抗Ｒ９、及び、フォトカプラＰＣ３を有する電源装置Ｃと、直流電源Ｅ５、トランスＴ４、パルス幅制御部５０、ＭＯＳＦＥＴＱ４、ダイオードＤ５，Ｄ６、コンデンサＣ５、ツェナーダイオードＺＤ４、抵抗Ｒ１０、及び、フォトカプラＰＣ４を有する電源装置Ｄとから構成される。電源装置Ｃ，Ｄは並列接続されて、電力を負荷６０に供給する。
【０００４】
トランスＴ３の１次巻線の一端は、直流電源Ｅ４の正極に接続され、他端は、ＭＯＳＦＥＴＱ３のドレインに接続される。ＭＯＳＦＥＴＱ３のソースは直流電源Ｅ４の負極に接続される。ＭＯＳＦＥＴＱ３のゲートは、パルス幅制御部４０に接続される。
【０００５】
トランスＴ３の２次巻線は、ダイオードＤ３を介して、コンデンサＣ４が並列に接続される。コンデンサＣ４は、ダイオードＤ４を介して、負荷６０に接続される。
【０００６】
フォトカプラＰＣ３は、入力端子ａ１，ａ２、出力端子ｂ１，ｂ２を有する。入力端子ａ１は、抵抗Ｒ９、ツェナーダイオードＺＤ３を介して、コンデンサＣ４の一端と接続され、入力端子ａ２は、ダイオードＤ４を介して、コンデンサＣ４の他端に接続される。フォトカプラＰＣ３の出力端子ｂ１，ｂ２は、パルス幅制御部４０と接続されている。フォトカプラＰＣ３は、入力端子ａ１−ａ２間に流れる電流に応じて、出力端子ｂ１−ｂ２間の抵抗値を変化させ、パルス幅制御部４０から供給される電流値を変化させる。
【０００７】
パルス幅制御部４０は、フォトカプラＰＣ３の出力端子ｂ１−ｂ２間に電流を供給し、供給した電流の変化に応じて、ＭＯＳＦＥＴＱ３へのゲートパルスのオン時間を制御する。パルス幅制御部４０は、集積化（ＩＣ化）され、一般に市販されている。
【０００８】
電源装置Ｄが有する直流電源Ｅ５、トランスＴ４、パルス幅制御部５０、ＭＯＳＦＥＴＱ４、ダイオードＤ５，Ｄ６、コンデンサＣ５，ツェナーダイオードＺＤ４、抵抗Ｒ１０、及び、フォトカプラＰＣ４は、電源装置Ｃが有する直流電源Ｅ４、トランスＴ３、パルス幅制御部４０、ＭＯＳＦＥＴＱ３、ダイオードＤ３，Ｄ４、コンデンサＣ４、ツェナーダイオードＺＤ３、抵抗Ｒ９、及び、フォトカプラＰＣ３と同じ機能、特性を有し、また、同じ接続関係を有するので、説明は省略する。
【０００９】
以下、２重化電源システムの動作について説明する。
直流電源Ｅ４の電圧は、ＭＯＳＦＥＴＱ３のオン／オフによって、トランスＴ３、ダイオードＤ３を介してコンデンサＣ４に供給される。コンデンサＣ４に供給された電圧によって、ツェナーダイオードＺＤ３、抵抗Ｒ９、フォトカプラＰＣ３の入力端子ａ１−ａ２間に電流が流れる。フォトカプラＰＣ３は、入力端子ａ１−ａ２間に流れる電流に応じて、出力端子ｂ１−ｂ２間の抵抗値を変化させ、パルス幅制御部４０から供給される電流を変化させる。
【００１０】
ここで、コンデンサＣ４に印加される電圧が所望の電圧より大きくなると、フォトカプラＰＣ３の入力端子ａ１−ａ２間に流れる電流は増加する。フォトカプラＰＣ３の入力端子ａ１−ａ２間に流れる電流の増加によって、出力端子ｂ１−ｂ２間の抵抗値は下がり、パルス幅制御部４０の電流供給量が増加する。パルス幅制御部４０は、この電流量の増加に応じてＭＯＳＦＥＴＱ３のゲートパルス信号のオン時間を短くする。これにより、直流電源Ｅ４からコンデンサＣ４に供給される電圧は減少する。
【００１１】
コンデンサＣ４に印加される電圧が所望の電圧より小さくなると、フォトカプラＰＣ３の入力端子ａ１−ａ２間に流れる電流は減少する。フォトカプラＰＣ３の入力端子ａ１−ａ２間に流れる電流の減少によって、出力端子ｂ１−ｂ２間の抵抗値は増加し、パルス幅制御部４０の電流供給量が減少する。パルス幅制御部４０は、この電流量の減少に応じてＭＯＳＦＥＴＱ３のゲートパルス信号のオン時間を長くする。これにより、直流電源Ｅ４からコンデンサＣ４に供給される電圧は増加していく。
【００１２】
このように、コンデンサＣ４に生じる電圧をフィードバック電流に変換し、このフィードバック電流によってパルス幅制御部４０は、コンデンサＣ４に所望の電圧を印加する。
【００１３】
同様に電源装置Ｄにおいても、コンデンサＣ５に生じる電圧をフィードバック電流に変換し、パルス幅制御部５０によってコンデンサＣ５に所望の電圧を印加する。
【００１４】
電源装置ＣのダイオードＤ４のカソードと電源装置ＤのダイオードＤ６のカソードは、接続されているため、電源装置Ｃ，Ｄのどちらか一方の出力電圧が負荷６０に供給される。これにより、電源装置Ｃ，Ｄのどちらか一方が故障しても、他方の回路が負荷６０に対して、電圧出力を補償できる。しかし、図５の回路では、ダイオードＤ４，Ｄ６の順電圧降下分があるため、コンデンサＣ４，Ｃ５で得られた所望の電圧を負荷６０へ供給することができない。
【００１５】
【発明が解決しようとする課題】
そこで、図５のダイオードＤ４，Ｄ６を取り除いた回路がある。図６は、従来の他の２重化電源システムの回路図である。図５の２重化電源システムの回路図と比較して、ダイオードＤ４，Ｄ６が取り除かれている。一般に、電源装置Ｃ，Ｄを構成する部品には、定数のばらつきがあり、パルス幅制御部４０，５０によって制御される、コンデンサＣ４，Ｃ５の印加電圧の目標値にばらつきが生じる。図６の回路では、コンデンサＣ４，Ｃ５は、並列に接続されており、印加電圧の目標値が高く設定された電源装置の電圧が支配的となる。
【００１６】
その結果、低い電圧を目標値としている電源装置のパルス幅制御部は、コンデンサに印加されている電圧が目標値より高いと判断する。このため、パルス幅制御部には、目標値の電圧に対応した電流より多くの電流が流れ、パルス幅制御部は、電流の増加により、オフ時間の長いゲートパルス信号を出力する。低い電圧を目標値としている電源装置のパルス幅制御部は、上記の動作を繰り返し、常時オフ状態のゲートパルス信号を出力する。
【００１７】
このため、２つの電源装置のうち、コンデンサへの印加電圧の目標値が高い電源装置が故障すると、目標値の低い電源装置が動作するまでの間、負荷へ電力が供給されない状態が生じてしまうという問題点があった。
【００１８】
本発明はこのような点に鑑みてなされたものであり、高い電圧を出力している電源装置が故障した場合、途切れることなく低い電圧を出力している電源装置で負荷に電力を供給することができる２重化電源システムを提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では上記問題を解決するために、電源装置を並列に接続して負荷に電力を供給する２重化電源システムにおいて、直流電源とトランスとの間に接続され、前記直流電源の電圧をパルス幅変調電圧として前記トランスの１次側に供給するスイッチング素子と、前記トランスの２次側に並列に接続され、前記２次側に生じる出力電圧を平滑化する容量と、前記出力電圧をフィードバック量として帰還するフィードバック回路と、前記フィードバック量に逆比例するようにパルス幅を制御するパルス幅制御部と、前記フィードバック回路と前記パルス幅制御部との間に接続され、前記フィードバック量を抑制する回路素子と、を備えた電源装置を負荷に並列に接続したことを特徴とする２重化電源システムが提供される。
【００２０】
このような２重化電源システムによれば、フィードバック回路とパルス幅制御部との間に接続されるフィードバック量を抑制する回路素子によって、低い電圧を出力している電源装置のパルス幅制御部は、フィードバック量が増加しても常時スイッチング素子がパルス幅変調電圧をトランスの１次側に供給するように制御する。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は本発明の一実施の形態である２重化電源システムの回路図である。
【００２２】
図に示すように、２重化電源システムは、直流電源Ｅ１、トランスＴ１、パルス幅制御部１０、ＭＯＳＦＥＴＱ１、ダイオードＤ１、コンデンサＣ１、フィードバック回路１１、及び、抵抗Ｒ２を有する電源装置Ａと、直流電源Ｅ２、トランスＴ２、パルス幅制御部２０、ＭＯＳＦＥＴＱ２、ダイオードＤ２、コンデンサＣ２、フィードバック回路２１、及び、抵抗Ｒ４を有する電源装置Ｂとから構成される。電源装置Ａ，ＢのコンデンサＣ１，Ｃ２の両端は、負荷３０に接続され、コンデンサＣ１，Ｃ２に生じる電圧が、負荷３０に供給される。
【００２３】
直流電源Ｅ１の正極は、トランスＴ１の１次巻線の一端に接続され、負極は、ＭＯＳＦＥＴＱ１のソースに接続される。
トランスＴ１は電位絶縁、及び、電圧変換用のトランスであり、１次巻線の一端は、直流電源Ｅ１の正極に接続され、他端は、ＭＯＳＦＥＴＱ１のドレインに接続される。２次巻線は、ダイオードＤ１を介して、コンデンサＣ１が並列に接続される。コンデンサＣ１は、トランスＴ１を介して伝送される直流電源Ｅ１の電圧を平滑するコンデンサである。コンデンサＣ１の両端に生じる電圧が、負荷３０に供給される。ダイオードＤ１は、コンデンサＣ１からのトランスＴ１の２次巻線への電流の流れを遮断する。
【００２４】
フィードバック回路１１は、ツェナーダイオードＺＤ１、フォトカプラＰＣ１、及び、抵抗Ｒ１から構成される。
フォトカプラＰＣ１は、入力端子ａ１，ａ２、出力端子ｂ１，ｂ２を有し、入力端子ａ１−ａ２間に流れる電流に応じて、出力端子ｂ１−ｂ２間の抵抗値を変化させる。
【００２５】
ツェナーダイオードＺＤ１の一端は、コンデンサＣ１の一端に接続され、他端は、抵抗Ｒ１に接続される。抵抗Ｒ１は、フォトカプラＰＣ１の入力端子ａ１に接続される。フォトカプラＰＣ１の入力端子ａ２は、コンデンサＣ１に接続される。
【００２６】
ここで、コンデンサＣ１に生じている電圧が、ツェナーダイオードＺＤ１のツェナー電圧を超えると、ツェナーダイオードＺＤ１、抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２間に電流が流れる。このとき、コンデンサＣ１に生じている電圧とツェナーダイオードＺＤ１のツェナー電圧との差分の電圧が、抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２間に生じ、電流がツェナーダイオードＺＤ１、抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２間に流れる。
【００２７】
パルス幅制御部１０は、抵抗Ｒ２を介してフォトカプラＰＣ１の出力端子ｂ１，ｂ２に接続される。パルス幅制御部１０は、内部に電流源を有し、フォトカプラＰＣ１の出力端子ｂ１−ｂ２間に電流を供給する。パルス幅制御部１０から供給される電流は、フォトカプラＰＣ１の出力端子ｂ１−ｂ２間の抵抗値の変化により変化する。パルス幅制御部１０は、供給する電流の変化に応じて、ＭＯＳＦＥＴＱ１のゲートに印加するゲートパルス信号のパルス幅を変化させる。図２はパルス幅制御部の回路の一例である。図に示すように、パルス幅制御部１０は、電流源１０ａ、発振器１０ｂ、コンパレータ１０ｃ、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）回路１０ｄ、抵抗Ｒ５，Ｒ６、トランジスタＴｒ１，Ｔｒ２、コンデンサＣ３、及び、電圧源Ｅ３から構成される。
【００２８】
電流源１０ａの出力には、抵抗Ｒ５，Ｒ６が接続される。さらに、抵抗Ｒ５には、トランジスタＴｒ１のエミッタが接続され、抵抗Ｒ６には、トランジスタＴｒ２のエミッタが接続される。
【００２９】
トランジスタＴｒ１のベースはコレクタに短絡され、コレクタは、フォトカプラＰＣ１の出力端子ｂ２に接続される。トランジスタＴｒ２のベースはトランジスタＴｒ１のベースと接続される。トランジスタＴｒ２のコレクタは、コンデンサＣ３に接続される。コンデンサＣ３は、図に示してないが、放電回路に接続され、充電した電荷を放電回路によって放電される。
【００３０】
コンパレータ１０ｃの正極端子は、トランジスタＴｒ２のコレクタに接続される。負極端子は、電圧源Ｅ３に接続される。コンパレータ１０ｃは、コンデンサＣ３の電圧が電圧源Ｅ３の電圧より大きくなると、‘Ｈ’状態のセットパルス信号をＲＳ−ＦＦ回路１０ｄに出力する。コンデンサＣ３は、コンパレータ１０ｃから‘Ｈ’状態のセットパルス信号が所定時間出力されると、先述した放電回路によって、電荷が放電される。この放電により、コンデンサＣ３の電圧は０Ｖとなり、コンパレータ１０ｃは、‘Ｌ’状態のセットパルス信号を出力する。
【００３１】
ＲＳ−ＦＦ回路１０ｄは、コンパレータ１０ｃから出力されるセットパルス信号をセット信号として入力し、出力信号をゲートパルス信号としてＭＯＳＦＥＴＱ１のゲートへ出力する。また、ＲＳ−ＦＦ回路１０ｄは、発振器１０ｂから出力される一定周期のリセットパルス信号をリセット信号として入力し、出力するゲートパルス信号を‘Ｈ’状態にリセットする。
【００３２】
パルス幅制御部１０は、ＩＣ化され、一般に市販されているものであり、トランジスタＴｒ１のエミッタ−コレクタ間に流れる電流に比例（８倍）した電流がトランジスタＴｒ２のエミッタ−コレクタ間を流れるようになっている。
【００３３】
ＭＯＳＦＥＴＱ１は、パルス幅制御部１０から出力されるゲートパルス信号に応じて、ドレイン−ソース間をオン／オフし、直流電源Ｅ１の電圧をパルス幅変調電圧としてトランスＴ１へ供給する。
【００３４】
電源装置Ｂを構成する直流電源Ｅ２、トランスＴ２、パルス幅制御部２０、ＭＯＳＦＥＴＱ２、ダイオードＤ２、コンデンサＣ２、フィードバック回路２１（ツェナーダイオードＺＤ２、フォトカプラＰＣ２、及び、抵抗Ｒ３）、抵抗Ｒ４は、上記で説明した電源装置Ａの直流電源Ｅ１、トランスＴ１、パルス幅制御部１０、ＭＯＳＦＥＴＱ１、ダイオードＤ１、コンデンサＣ１、フィードバック回路１１（ツェナーダイオードＺＤ１、フォトカプラＰＣ１、及び、抵抗Ｒ１）、抵抗Ｒ２と同じ機能、特性を有し、また、同じ接続関係を有するので、説明は省略する。
【００３５】
次に図１の電源装置Ａの動作について説明する。
ＭＯＳＦＥＴＱ１は、パルス幅制御部１０のゲートパルス信号によって、ドレイン−ソース間をオン／オフし、直流電源Ｅ１の電圧をパルス幅変調電圧としてトランスＴ１の１次巻線に供給する。トランスＴ１は、１次巻線に供給された電圧を２次巻線に伝達する。
【００３６】
トランスＴ１の２次巻線に伝達された電圧は、ダイオードＤ１を介して、コンデンサＣ１に供給される。これにより、コンデンサＣ１の両端には、負荷３０に電力を供給するための出力電圧が生じ、ツェナーダイオードＺＤ１、抵抗Ｒ１に電流が流れる。コンデンサＣ１に生じている電圧と、ツェナーダイオードＺＤ１のツェナー電圧との差分の電圧が、抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２間に生じ、これに応じた電流がツェナーダイオードＺＤ１、抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２間に流れる。
【００３７】
フォトカプラＰＣ１の出力端子ｂ１−ｂ２間の抵抗値は、入力端子ａ１−ａ２間に流れる電流が多ければ減少し、少なければ増加する。フォトカプラＰＣ１の出力端子ｂ１−ｂ２間の抵抗値の変化に応じて、図２に示す電流源１０ａから、抵抗Ｒ５、トランジスタＴｒ１、フォトカプラＰＣ１の出力端子ｂ１−ｂ２間に流れる電流は変化する。すなわち、パルス幅制御部１０からフォトカプラＰＣ１の出力端子ｂ１−ｂ２間に供給される電流は、コンデンサＣ１の両端に生じる出力電圧に比例したフィードバック電流に変換され、フォトカプラＰＣ１の出力端子ｂ１，ｂ２から出力される。
【００３８】
トランジスタＴｒ１のエミッタ−コレクタ間に電流が流れることによって、トランジスタＴｒ２のエミッタ−コレクタ間に電流が流れる。これにより、コンデンサＣ３は充電され、電圧が上昇する。コンパレータ１０ｃは、コンデンサＣ３の電圧が電圧源Ｅ３の電圧より大きくなると、セットパルス信号をＲＳ−ＦＦ回路１０ｄに出力する。
【００３９】
ＲＳ−ＦＦ回路１０ｄは、セットパルス信号に応じて、ゲートパルス信号をＭＯＳＦＥＴＱ１のゲートに出力する。ＭＯＳＦＥＴＱ１は、ゲートパルス信号に応じてドレイン−ソース間をオン／オフさせ、直流電源Ｅ１の電圧をパルス幅変調電圧としてトランスＴ１へ供給する。
【００４０】
このように、コンデンサＣ１に生じる電圧をフィードバック回路１１によってフィードバック電流に変換し、パルス幅制御部１０をフィードバック電流に応じてＭＯＳＦＥＴＱ１を制御させることにより、コンデンサＣ１を所望の電圧となるようにする。
【００４１】
次に、ＲＳ−ＦＦ回路１０ｄの動作を示すタイミングチャートを用いて、図１の電源装置Ａの動作を説明する。図３は、ＲＳ−ＦＦ回路の動作を説明するタイミングチャートの一例を示した図であり、（ａ）は、コンデンサの両端に所望の電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャート、（ｂ）は、コンデンサの両端に所望の電圧より大きい電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャート、（ｃ）は、コンデンサの両端に所望の電圧より小さい電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャートである。
【００４２】
図３（ａ）に示すように、ＲＳ−ＦＦ回路１０ｄから出力されるゲートパルス信号は、発振器１０ｂから出力される一定周期のリセットパルス信号の立ち上がりによって、‘Ｈ’状態にリセットされる。その後、コンデンサＣ３の充電により、コンパレータ１０ｃは、‘Ｈ’状態のセットパルス信号を出力し、ＲＳ−ＦＦ回路１０ｄから出力されるゲートパルス信号は、‘Ｈ’状態から、‘Ｌ’状態に遷移する。ＲＳ−ＦＦ回路１０ｄは、再び、発振器１０ｂのリセットパルス信号を入力することによって、ゲートパルス信号を‘Ｈ’状態にリセットする。
【００４３】
ここで、コンデンサＣ１の両端に生じている電圧が所望の電圧より増加したとする。この電圧の増加により、フォトカプラＰＣ１の入力端子ａ１−ａ２間に流れる電流は増加し、出力端子ｂ１−ｂ２間の抵抗値は減少する。フォトカプラＰＣ１の出力端子ｂ１−ｂ２間の抵抗値の減少により、抵抗Ｒ５、トランジスタＴｒ１をながれる電流は増加する。また、抵抗Ｒ６、トランジスタＴｒ２を流れる電流も増加する。抵抗Ｒ６、トランジスタＴｒ２を流れる電流の増加により、コンデンサＣ３の充電速度は上昇し、コンパレータ１０ｃから出力されるセットパルス信号は、図３（ｂ）の矢印Ａに示すように、図３（ａ）のセットパルス信号の立ち上がりより早いタイミングで‘Ｈ’状態に遷移する。
【００４４】
ＲＳ−ＦＦ回路１０ｄは、セットパルス信号の‘Ｌ’状態から‘Ｈ’状態の遷移によって、出力するゲートパルス信号を‘Ｈ’状態から‘Ｌ’状態に遷移させる。コンデンサＣ３の充電速度が増加した分、セットパルス信号の‘Ｈ’状態への遷移が早まり、図３（ｂ）に示すゲートパルス信号の‘Ｌ’状態は、図３（ａ）に示すゲートパルス信号の‘Ｌ’状態より長くなる。
【００４５】
このように、コンデンサＣ１の両端の電圧が所望の電圧より上昇すると、ゲートパルス信号の‘Ｌ’状態の時間は、所望の電圧のときのゲートパルス信号の‘Ｌ’状態の時間より長くなり、ＭＯＳＦＥＴＱ１のドレイン−ソース間のオフ時間がオン時間に比べ長くなる。よって、直流電源Ｅ１からコンデンサＣ１への印加電圧時間が短くなり、コンデンサＣ１の両端の電圧は減少する。
【００４６】
次に、コンデンサＣ１の両端に生じている電圧が所望の電圧より降下したとする。この電圧の降下により、フォトカプラＰＣ１の入力端子ａ１−ａ２間に流れる電流は減少し、出力端子ｂ１−ｂ２間の抵抗値は増加する。フォトカプラＰＣ１の出力端子ｂ１−ｂ２間の抵抗値の増加により、抵抗Ｒ５、トランジスタＴｒ１を流れる電流は減少し、抵抗Ｒ６、トランジスタＴｒ２を流れる電流も減少する。この電流の減少により、コンデンサＣ３の充電速度が減少し、コンパレータ１０ｃから出力されるセットパルス信号は、図３（ｃ）の矢印Ｂに示すように、図３（ａ）のセットパルス信号の立ち上がりより遅いタイミングで‘Ｌ’状態から‘Ｈ’状態に遷移する。
【００４７】
ＲＳ−ＦＦ回路１０ｄは、セットパルス信号の‘Ｈ’状態の遷移によって、出力するゲートパルス信号を‘Ｈ’状態から‘Ｌ’状態に遷移させる。コンデンサＣ３の充電速度が減少した分、セットパルス信号の‘Ｌ’状態が長く、図３（ｃ）に示すゲートパルス信号の‘Ｈ’状態は、図３（ａ）に示すゲートパルス信号の‘Ｈ’状態より長くなる。
【００４８】
このように、コンデンサＣ１の両端の電圧が所望の電圧より減少すると、ゲートパルス信号の‘Ｈ’状態の時間は、所望の電圧のときのゲートパルス信号の‘Ｈ’状態の時間より長くなり、ＭＯＳＦＥＴＱ１のドレイン−ソース間のオン時間もオフ時間に比べ長くなる。よって、直流電源Ｅ１からコンデンサＣ１への印加電圧時間が長くなり、コンデンサＣ１の両端の電圧は上昇する。
【００４９】
電源装置Ｂの動作は、上記説明した電源装置Ａの動作と同様の動作をし、説明を省略する。
次に、電源装置Ａが負荷３０に供給する電圧が、電源装置Ｂが負荷３０に供給する電圧より低い場合について説明する。
【００５０】
一般に、コンデンサＣ１，Ｃ２、ツェナーダイオードＺＤ１，ＺＤ２、抵抗Ｒ１，Ｒ３、及び、フォトカプラＰＣ１，ＰＣ２の定数（例えば、容量値、ツェナー電圧値、抵抗値、変換効率Ｉｃ／Ｉｆなど）には、ばらつきがある。これにより、パルス幅制御部１０，２０の制御によってコンデンサＣ１，Ｃ２に印加される電圧の目標値は、電源装置Ａ，Ｂで異なってしまう。これにより、パルス幅制御部１０の制御によってコンデンサＣ１に印加される電圧の目標値が、パルス幅制御部２０の制御によってコンデンサＣ２に印加する電圧の目標値より低いとする。
【００５１】
コンデンサＣ１，Ｃ２は、並列に接続されているので、コンデンサＣ１，Ｃ２に生じる電圧は、目標値の電圧が高いパルス幅制御部２０の制御による電圧が支配的となり、コンデンサＣ１には、パルス幅制御部２０の制御によって制御される電圧が生じる。
【００５２】
コンデンサＣ１には、パルス幅制御部１０が目標値とする電圧より大きい電圧が印加されているため、パルス幅制御部１０が目標値とする電圧のときの電流よりも多くの電流がフォトカプラＰＣ１の入力端子ａ１−ａ２間に流れ込む。これにより、フォトカプラＰＣ１の出力端子ｂ１−ｂ２間にも、目標値とする電圧のときのフィードバック電流よりも多くのフィードバック電流が流れる。
【００５３】
フォトカプラＰＣ１の出力端子ｂ１−ｂ２間に流れる増加したフィードバック電流によって、図２に示したコンデンサＣ３は急速に充電され、コンパレータ１０ｃは、‘Ｈ’状態のセットパルス信号を出力する。ＲＳ−ＦＦ回路１０ｄは、‘Ｌ’状態のゲートパルス信号を出力する。パルス幅制御部１０は、さらに、コンデンサＣ１の電圧を目標の電圧値に近づけようと上記の動作を繰り返し、コンデンサＣ３は直ちに充電されるようになる。これにより、コンパレータ１０ｃは、常に‘Ｈ’状態のセットパルス信号を出力しようとする。
【００５４】
しかし、パルス幅制御部１０とフォトカプラＰＣ１の間に抵抗Ｒ２を接続して、フィードバック電流を抑制することにより、コンデンサＣ３の充電を緩和する。すなわち、抵抗Ｒ２によって、コンパレータ１０ｃから必ず‘Ｌ’状態のセット信号が出力され、パルス幅制御部１０からは、必ず‘Ｈ’状態のゲートパルス信号が出力される。
【００５５】
これにより、目標値の高い電圧を出力する電源装置Ｂが故障しても目標値の低い電圧を出力する電源装置Ａは、直ちに負荷３０に電力を供給することができる。
【００５６】
電源装置Ｂが負荷３０に供給する電圧が、電源装置Ａが負荷３０に供給する電圧より低い場合においても、上記の説明と同様に、抵抗Ｒ４によって、パルス幅制御部２０からは、必ず‘Ｈ’状態のゲートパルス信号が出力される。
【００５７】
抵抗Ｒ２、Ｒ４の値は、充電によって生じるコンデンサＣ３の電圧が、リセットパルス信号の立ち上がりから、電圧源Ｅ３の電圧値に達するまで、所定の時間を有するように設定する。また、抵抗Ｒ２，Ｒ４には、同じ値の抵抗値を持つ抵抗を使用する。
【００５８】
なお、シャントレギュレータを用いてコンデンサＣ１の両端の電圧を検出するようにしてもよい。図４は、シャントレギュレータを用いた電圧検出回路を示す。図に示すようにコンデンサＣ１に直列接続された抵抗Ｒ７，８を並列に接続し、コンデンサＣ１と、抵抗Ｒ１の間にシャントレギュレータＺ１を接続する。これによって、抵抗Ｒ７，Ｒ８の分圧がシャントレギュレータＺ１の基準電圧を超えると、超えた差電圧に応じて電流が流れる。これにより、コンデンサＣ１の両端に生じている電圧に応じた電流が抵抗Ｒ１、フォトカプラＰＣ１の入力端子ａ１−ａ２を流れ、コンデンサＣ１の電圧変化が、フォトカプラＰＣ１の出力端子ｂ１−ｂ２の電流変化として出力される。
【００５９】
また、電源装置Ａ，Ｂは、フライバック方式であるが、他の方式、例えば、フォワード・コンバータ方式にも適用できる。
さらに、フィードバックされる電圧を電流に変換、及び、絶縁する目的でフォトカプラを用いたが、他のフォトＭＯＳリレーなども適用できる。
【００６０】
【発明の効果】
以上説明したように、フィードバック回路とパルス幅制御部との間にフィードバック量を抑制する回路素子を接続するようにした。これによって、低い電圧を出力している電源装置のパルス幅制御部は、フィードバック量が増加しても常時スイッチング素子がパルス幅変調電圧をトランスの１次側に供給するように制御するので、高い電圧を出力している電源装置が故障した場合、途切れることなく低い電圧を出力している電源装置で負荷に電力を供給することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である２重化電源システムの回路図である。
【図２】パルス幅制御部の回路の一例である。
【図３】ＲＳ−ＦＦ回路の動作を説明するタイミングチャートの一例を示した図であり、（ａ）は、コンデンサの両端に所望の電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャート、（ｂ）は、コンデンサの両端に所望の電圧より大きい電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャート、（ｃ）は、コンデンサの両端に所望の電圧より小さい電圧が生じている場合のＲＳ−ＦＦ回路のタイミングチャートである。
【図４】シャントレギュレータを用いた電圧検出回路を示す。
【図５】従来の２重化電源システムの回路図である。
【図６】従来の他の２重化電源システムの回路図である。
【符号の説明】
１０，２０，４０，５０  パルス幅制御部
１１，２１  フィードバック回路
３０，６０  負荷
１０ａ  電流源
１０ｂ  発振器
１０ｃ  コンパレータ
１０ｄ  ＲＳ−ＦＦ回路
Ｅ１，Ｅ２  直流電源
Ｅ３  電圧源
Ｔ１，Ｔ２  トランス
Ｄ１，Ｄ２  ダイオード
Ｃ１，Ｃ２，Ｃ３  コンデンサ
ＺＤ１、ＺＤ２  ツェナーダイオード
Ｒ１，Ｒ２，Ｒ３，Ｒ４、Ｒ５，Ｒ６  抵抗
ＰＣ１，ＰＣ２  フォトカプラ
Ｑ１，Ｑ２  ＭＯＳＦＥＴ
Ｔｒ１，Ｔｒ２  トランジスタ
【図１】
0003826804.tif 000002
【図２】
0003826804.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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