(57)【特許請求の範囲】
【請求項１】
半導体素子上に層間絶縁層と導体回路とが繰り返し形成される半導体チップであって、
少なくとも以下（ａ）〜（ｃ）の工程を経ることを特徴とする半導体チップの製造方法：
（ａ）表面には未硬化状態の樹脂層が備えられ、片面に銅箔が貼られたアラミド繊維からなる芯材部を備える絶縁性基板の所定の位置に対してレーザで通孔を形成する工程；
（ｂ）前記銅箔を介して通電して通孔に電解めっきにより導電性金属を充填して、貫通導体を形成し、該貫通導体上に前記樹脂層の表面から凸状に突出し前記樹脂層を貫通する低融点材料からなる導電体を配設する工程；
（ｃ）半導体素子上に前記絶縁性基板を積層する工程。
【請求項２】
前記半導体素子のダイパッド上に、トランジション層が形成され、該トランジション層は、少なくとも２層以上であることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項３】
前記トランジション層の最下層は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから選ばれる少なくとも１種類以上で積層されることを特徴とする請求項２に記載の半導体チップの製造方法。
【請求項４】
前記トランジション層の最上層は、ニッケル、銅、金、銀、亜鉛、鉄の中から選ばれることを特徴とする請求項２に記載の半導体チップの製造方法。
【請求項５】
前記半導体素子のダイパッド上に、トランジション層が形成され、該トランジション層は、第１薄膜層、第２薄膜層、厚付け層で形成されていることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項６】
前記ダイパッドは銅であることを特徴とする請求項５に記載の半導体チップの製造方法。
【請求項７】
前記トランジション層の第１薄膜層は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから選ばれる少なくとも１種類以上で積層されることを特徴とする請求項５または請求項６に記載の半導体チップの製造方法。
【請求項８】
前記トランジション層の第２薄膜層は、ニッケル、銅、金、銀の中から選ばれる１種類以上であることを特徴とする請求項５または請求項６に記載の半導体チップの製造方法。
【請求項９】
前記厚付け層はニッケル、銅、金、銀、亜鉛、鉄の中から選ばれる１種類以上であることを特徴とする請求項５または請求項６に記載の半導体チップの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子上に配線層を積層してなる半導体チップの製造方法に関するものである。
【０００２】
【従来の技術】
この種の半導体チップの配線層は一般的にビルドアップ法により製造されており、その製造工程の概要は例えば以下の通りである。まず、円盤状に形成されているシリコンウエハの一面側に感光性の硬化性樹脂をスピンコートし、露光・現像処理を施すことにより、所定の位置に、硬化性樹脂の上面からウエハに至るバイアホールを形成する。そして、硬化性樹脂の硬化反応を行い、第１絶縁層を形成する。次に、無電解銅めっきにより銅膜を絶縁層表面およびバイアホール内に形成し、この銅膜上に例えばスピンコートにより感光性のレジストを積層して、所定のパターンをマスクした状態で露光・現像処理を行う。そして、電解銅めっきにより銅を充填してインナービアおよび第１導体回路を形成し、レジストを隔離する。その後、周知のエッチング手法によりエッチングすることにより、無電解銅めっき膜を除去する。
【０００３】
この第１導体回路にさらに回路を積層させる場合には、第１導体回路上に感光性の硬化性樹脂を積層・硬化させて第２絶縁層を形成し、その第２絶縁層に、上記と同様にして第２導体回路を形成する。
【０００４】
このようにして、硬化性樹脂による絶縁層と、その絶縁層の所定の位置に設けられたバイアホールを利用した導体回路とを交互に形成することにより、半導体素子上に配線層が形成された半導体チップが縦横に整列した状態で形成される。最後に、各半導体チップを区画するダイシングストリートに沿って、ウエハを各チップに切り分けるダイシング操作を行うことにより、ここの半導体チップが製造される。
【０００５】
【発明が解決しようとする課題】
しかし、上述した製造方法により絶縁層および導体回路を多層化させる場合、絶縁層に設けられるバイアホール等のアスペクト比を高くするのには限界があり、半導体チップに設ける配線層のファイン化を阻む要因となっている。
本発明は上記事情に鑑みてなされたものであって、半導体素子上に形成される配線層のファイン化を可能にする半導体チップの製造方法を提供することを目的とするものである。
【０００６】
【課題を解決するための手段・作用および効果】
上記課題を解決するために請求項１の発明に係る半導体チップの製造方法は、半導体素子上に層間絶縁層と導体回路とが繰り返し形成される半導体チップであって、
少なくとも以下（ａ）〜（ｃ）の工程を経ることを技術的特徴とする。：
（ａ）表面には未硬化状態の樹脂層が備えられ、片面に銅箔が貼られたアラミド繊維からなる芯材部を備える絶縁性基板の所定の位置に対してレーザで通孔を形成する工程；
（ｂ）前記銅箔を介して通電して通孔に電解めっきにより導電性金属を充填して、貫通導体を形成し、該貫通導体上に前記樹脂層の表面から凸状に突出し前記樹脂層を貫通する低融点材料からなる導電体を配設する工程；
（ｃ）半導体素子上に前記絶縁性基板を積層する工程。
【０００７】
請求項１の発明によれば、貫通導体を形成させた絶縁性基板を、半導体素子上に積層することにより、半導体チップを形成する。
つまり、半導体素子上に直接に導体回路および層間絶縁層を積層する従来の製造方法とは異なり、半導体チップの上層部分の層間絶縁層および導体回路（貫通導体）と、半導体チップの下層部分の導体回路を備えた半導体素子とを予め個別に作製する。そして、上層部分と下層部分とを一括に積層させることにより、半導体チップを形成する。これにより、自在に貫通導体を形成することができるため、従来と比較して貫通導体のアスペクト比を高くすることができる。したがって、半導体チップに設けられた配線層のファイン化を図ることができる。
【０００８】
請求項１の発明は、絶縁性基板の表面には未硬化状態の樹脂層が備えられ、貫通導体上には樹脂層を貫通する導電体が配設される。
つまり、半硬化の樹脂層は、半導体素子上に絶縁性基板を積層させる際に、半導体素子と絶縁性基板との間に挟まれつつ押し潰され、半導体素子の表面に容易に密着することができる。これにより、接着層の役割を果たすため、半導体素子と絶縁性基板との接続性を向上させることができる。また、好適には可塑性を有する導電体がこの樹脂層を貫通しているため、貫通導体と半導体素子の導体回路との接続性を高くする。これにより、電気的接続を向上させることができる。
【０００９】
請求項１の発明は、導電体は、前記樹脂層の表面から凸状に突出しているため、半導体素子上に絶縁性基板を積層する際に、確実に、貫通導体と半導体素子上の導体回路とを接続させることができる。これにより、電気的接続性を向上させることができる。
【００１０】
請求項１の発明は、絶縁性基板には、従来のガラス繊維の代わりにポリマーを芯材部に使用している。
つまり、芯材部はポリマーであるため、レーザによる孔あけを行う場合、芯材部に含浸させる樹脂部分と同様に、レーザのエネルギーによって、容易に芯材部を溶融、蒸発させることができる。これにより、自在に貫通導体を形成できるため、貫通導体のアスペクト比を高くすることができる。
【００１１】
請求項１の発明は、芯材部は、アラミド繊維からなる。アラミド繊維は、線熱膨張係数が半導体素子に用いられるシリコンに近い。これにより、加熱の際、線熱膨張係数に起因する層間絶縁層の伸縮を抑制できるため、層間絶縁層に生じる応力を緩和できる。また、アラミド繊維は、レーザのエネルギーによって、容易に溶融、蒸発されるため、自在に貫通導体を形成できる。これにより、貫通導体のアスペクト比を高くすることができる。
【００１２】
本発明で定義されるトランジション層について説明する。
トランジション層は、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものである。また、トランジション層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。
【００１３】
ＩＣチップのダイパッドにトランジション層を設ける理由は次の通りである。ＩＣチップのダイパッドは、２０〜６０μｍ程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。このため、ＩＣチップのダイパッド上に２０μｍよりも大きな径のトランジション層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、トランジション層は、バイアホール径と同等以上のものがよい。
【００１４】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体チップとしてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ、半田バンプやＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００１５】
ＩＣチップを内蔵させたコア基板の全面に蒸着、スパッタリング、無電解めっきなどを行い、全面に導電性の金属膜（第１薄膜層）を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。０．００１μｍ未満では、全面に均一に積層できない。２．０μｍを越えるものを形成させることは困難であり、効果が高まるのもでもなかった。クロムの場合には０．１μｍの厚みが望ましい。
【００１６】
第１薄膜層により、ダイパッドの被覆を行い、トランジション層とＩＣチップにダイパッドとの界面の密着性を高めることができる。また、これら金属でダイパッドを被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。ここで、銅、クロム、ニッケル、チタンを用いることが、金属との密着性やよく、また、界面への湿分の侵入を防ぐために望ましい。また、ダイパッドが銅から成る場合は、第１薄膜層には銅が最適である。
【００１７】
第１薄膜層上に、第２薄膜層を設けることもできる。その金属としてはニッケル、銅、金、銀などがある。特に、ダイパッドが銅からなる場合は、第１薄膜層上に、スパッタ、蒸着、又は、無電解めっきにより第２薄膜層を形成させる。電気特性、経済性、また、ダイパッドが銅からなり、後程で形成される厚付け層は主に銅であることから、第２薄膜層には銅を用いるとよい。
【００１８】
ここで第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができ難いためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５．０μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５．０μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。電気特性、経済性、また、後程で形成される厚付け層は主に銅であることから、銅を用いるとよい。特に、ダイパッドが銅からなる場合は、銅が最適である。
【００１９】
第２薄膜層上に、無電解あるいは電解めっきにより厚付けさせる。形成される金属の種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、トランジション層としての強度や構造上の耐性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用い電解めっきで形成するのが望ましい。その厚みは１〜２０μｍの範囲で行うのがよい。１μｍより薄いと、上層のバイアホールとの接続信頼性が低下し、２０μｍよりも厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生するからである。また、場合によっては、第１薄膜層上に直接厚付けめっきしても、さらに、多層に積層してもよい。
【００２０】
その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上にトランジション層を形成させる。
【００２１】
また、上記トランジション層の製造方法以外にも、ＩＣチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成してトランジション層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にＩＣチップのダイパッド上にトランジション層を形成させることもできる。
【００２４】
【発明の実施の形態】
以下、本発明に係る半導体チップ（チップサイズパッケージ）の実施例について図を参照して説明する。
[半導体チップ]
半導体素子上に貫通導体を備える積層板を積層することにより形成される第１実施例に係る半導体チップの構成について図１６を参照して説明する。
半導体チップ１０は、ＩＣチップ２０上に層間樹脂絶縁層５０の形成された半導体素子１０Ａと、貫通導体１６０を備える積層板１０Ｂとからなる。半導体チップ１０は、ＩＣチップ２０のダイパッド２２上にトランジション層３８が形成され、該トランジション層３８にバイアホール６０を介して導体回路５８が接続されている。積層板１０Ｂの貫通導体１６０上には、導体回路８１を介して半田バンプ１７６が配置され、該半田バンプ１７６を介してドータボード等の外部基板と接続される。半導体素子１０Ａと積層板１０Ｂとは、半導体素子１０Ａの導体回路５８と、積層板１０Ｂの貫通導体１６０とが低融点金属からなる導電性バンプ７６を介して接続されている。
【００２５】
本実施例の半導体チップによれば、接着層１５０および貫通導体１６０を導体回路５８上に直接形成するのではなく、半導体素子１０Ａと積層板１０Ｂとを予め個別に形成して、一括に積層させる構成である。これにより、自在に貫通導体１６０を形成することができるため、従来と比較して貫通導体１６０のアスペクト比を高くすることができる。
【００２６】
また、本実施例の積層板１０Ｂに設けられている接着層１５０は、半硬化のエポキシ樹脂層であり、半導体素子１０Ａ上に積層板１０Ｂを積層させる際に、半導体素子１０Ａと積層板１０Ｂとの間に挟まれつつ押し潰され、半導体素子１０Ａの表面に容易に密着することができる。これにより、接着層の役割を果たすため、半導体素子１０Ａと積層板１０Ｂとの接続性を向上させることができる。
【００２７】
層間樹脂絶縁層２５０は、補強材として芯材にアラミド繊維が使用されている。このため、シリコンからなるウエハ２０Ａの線熱膨張係数と値が近く、加熱の際、線熱膨張係数に起因する層間絶縁層の伸縮を抑制できる。これにより、層間絶縁層に生じる応力を緩和できる。また、アラミド繊維は、レーザのエネルギーによって、容易に溶融、蒸発されるため、自在に貫通導体１６０を形成できる。これにより、貫通導体１６０のアスペクト比を高くすることができる。
【００２８】
[貫通導体および導体層を備える絶縁層（積層板）]
続いて、上述した半導体素子上に積層する貫通導体を備える積層板１０Ｂの構成について図１３（Ｄ）を参照して更に詳細に説明する。
図１３（Ｄ）に示すように積層板１０Ｂは、銅箔８０、熱剥離シート８２の上に層間樹脂絶縁層２５０が積層され、この層間樹脂絶縁層２５０の表面に接着層１５０が形成されている。接着層１５０および層間樹脂絶縁層２５０には、貫通導体１６０および導電性バンプ７６が設けられている。また、銅箔８０、接着層１５０、層間樹脂絶縁層２５０を貫通するように、位置決めを行うための目合わせ孔６８が形成されている。
【００２９】
半硬化の接着層１５０は、積層板１０Ｂと半導体素子１０Ａとを接着する役割を果たす。このため、半導体素子１０Ａ上に積層板１０Ｂを積層する際に、半導体素子１０Ａと積層板１０Ｂとを容易に密着させることができる。また、貫通導体１６０が接着層１５０を貫通しているため、貫通導体１６０と半導体素子１０Ａの導体回路５８との接続性を高くする。これにより、電気的接続を向上させることができる。
【００３０】
貫通導体１６０に設けられた導電性バンプ７６は、接着層１５０の表面から突出しているため、半導体素子１０Ａ上に積層板１０Ｂを積層する際に、確実に、貫通導体１６０と半導体素子１０Ａ上の導体回路５８とを接続させることができる。これにより、電気的接続性を向上させることが可能となる。
【００３１】
[導体回路を備える半導体素子]
引き続き、上述した半導体素子（ＩＣチップ）上に層間樹脂絶縁層を積層することにより形成される半導体素子１０Ａの構成について更に詳細に説明する。
先ず、半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図３（Ａ）、及び、平面図を示す図４（Ｂ）を参照して説明する。なお、半導体素子２０に使用されるウエハ２０Ａは、シリコン単結晶製で、例えば直径４インチ、厚さ３００μｍ程度に形成されている。このウエハ２０Ａに、例えば一辺１０ｍｍ程度の正方形状の半導体素子２０が縦横に整列した状態で製造される。
【００３２】
図３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、保護膜２４が被覆され、該ダイパッド２２には、保護膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなるトランジション層３８が形成されている。トランジション層３８は、薄膜層３３と厚付け層３７とからなる。いいかえると、２層以上の金属層で形成されている。
【００３３】
図１１（Ｄ）に示すように第１実施例の半導体素子１０Ａは、上述したＩＣチップ２０と、層間樹脂絶縁層５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成されている。
【００３４】
本実施例の半導体素子１０Ａでは、ＩＣチップ部分にトランジション層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、トランジション層３８によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００３５】
更に、ダイパッド２２上に銅製のトランジション層３８を設けることで、パッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ径以上のトランジション層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００３６】
[半導体チップの製造方法]
引き続き、上述した半導体チップの製造方法について説明する。
先ず、図３（Ｂ）を参照して上述したチップサイズパッケージに用いる半導体素子の製造方法について、図１〜図４を参照して説明する。
【００３７】
（１）先ず、図１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１（Ｂ）及び図１（Ｂ）の平面図を示す図４（Ａ）参照、なお、図１（Ｂ）は、図４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、保護膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１（Ｃ）参照）。
【００３８】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図２（Ａ）参照）。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１実施例では、薄膜層３３は、スパッタによってクロムで形成されている。クロムは、金属との密着性がよく、湿分の侵入を抑えることができる。また、クロム層の上に銅をスパッタで施してもよい。クロム、銅の２層を真空チャンバー内で連続して形成してもよい。このとき、クロム０．０５−０．１μｍ、銅０．５μｍ程度の厚みである。
【００３９】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。トランジション層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図２（Ｂ）参照）。形成されるメッキの種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１実施例では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【００４０】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図２（Ｃ）参照）。
【００４１】
（６）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００４２】
（７）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図３（Ｂ）及び図３（Ｂ）の平面図である図４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きなトランジション層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【００４３】
薄膜層３３はチタンにより形成することもできる。チタンは、蒸着かスパッタによって施される。チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。さらに、薄膜層をスズ、亜鉛、又は、コバルトにより形成することもできる。さらに、薄膜層をニッケルにより形成することもできる。ニッケルはスパッタにより形成する。ニッケルは、金属との密着性がよく、湿分の侵入を抑えることができる。薄膜層の上に、更に銅を積層してもよい。
【００４４】
[第２の製造方法]
引き続き、第２の製造方法に係る半導体素子について図５〜図７を参照して説明する。
第２の製造方法に係る半導体素子２０について、図７（Ｂ）を参照して説明する。図３（Ｂ）を参照して上述した第１実施例に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第２の製造方法では、図７（Ｂ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００４５】
図７（Ｂ）を参照して上述した第２の製造方法に係る半導体素子の製造方法について、図５〜図７を参照して説明する。
【００４６】
（１）先ず、図５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図５（Ｂ）参照）。
（２）次に、ダイパッド２２及び配線の上に、保護膜２４を形成する（図５（Ｃ）参照）。
【００４７】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図５（Ｄ）参照）。その厚みは、０．００１〜２μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２の製造方法では、第１薄膜層３３は、クロムにより形成される。クロム、ニッケル、チタンは、金属との密着性がよく、湿分の侵入を抑えることができる。
【００４８】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきのいずれかの方法によって第２薄膜層３６を積層する（図６（Ａ）参照）。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルなどである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００４９】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、レジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図６（Ｂ）参照）。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２の製造方法では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【００５０】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の第２薄膜層３６、第１薄膜層３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図６（Ｃ）参照）。
【００５１】
（７）次に、基板にエッチング液をスプレイで吹きつけ、トランジション層３８の表面をエッチングすることにより粗化面３８αを形成する（図７（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００５２】
（８）最後に、トランジション層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図７（Ｂ）参照）。
【００５３】
上述した第２の製造方法では、第１薄膜層３３がクロムにより、第２薄膜層３６が無電解めっき銅で、厚付け層３７が電解銅めっきで形成された。これに対して、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みとして、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。
【００５４】
さらに、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みとして、チタン０．０７μｍ、めっき銅１．０μｍ、電解銅１７μｍである。
【００５５】
またさらに、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みとして、チタン０．０６μｍ、銅０．５μｍ、電解銅１５μｍである。
【００５６】
また、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みとして、クロム０．０７μｍ、めっき銅１．０μｍ、電解銅１５μｍである。
【００５７】
また、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みとして、チタン０．０５μｍ、めっきニッケル１．２μｍ、電解銅１５μｍである。
【００５８】
[第３の製造方法]
第３の製造方法に係る半導体素子２０について説明する。第３の製造方法の半導体素子の構成は、図３（Ｂ）を参照して上述した第１実施例とほぼ同様である。但し、第１実施例では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することでトランジション層３８を形成した。これに対して、第３の製造方法では、アディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することでトランジション層３８を形成する。
【００５９】
第３の製造方法に係る半導体素子の製造方法について図８を参照して説明する。
（１）第１実施例で図２（Ａ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の薄膜層３３を形成させる（図８（Ａ）参照）。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護となり、かつ、電気特性を劣化させることがない。第３の製造方法では、薄膜層３３は、クロムをスパッタすることで形成される。クロムの厚みは０．０５μｍである。
【００６０】
（２）電解メッキを施して薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図８（Ｂ）参照）。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがあるからである。
【００６１】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図８（Ｃ）参照）。
【００６２】
（４）レジスト３５の非形成部の薄膜層３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図８（Ｄ）参照）。以降の工程は、第１実施例と同様であるため説明を省略する。なお、薄膜層３３をチタンにより形成することもできる。
【００６３】
[第４の製造方法]
第４の製造方法に係る半導体素子２０について説明する。図８を参照して上述した第３の製造方法に係る半導体素子では、トランジション層３８が、薄膜層３３と厚付け層３７とからなる２層構造であった。これに対して、第４の製造方法では、図９（Ｄ）に示すように、トランジション層３８が、第１薄膜層３３と、第２薄膜層３６と、厚付け層３７とからなる３層構造として構成されている。
【００６４】
第４の製造方法に係る半導体素子の製造方法について図９を参照して説明する。
（１）図６（Ａ）を参照して上述した第２の製造方法と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図９（Ａ）参照）。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００６５】
（２）電解メッキを施して第２薄膜層３６の上に厚付け膜３７を均一に設ける（図９（Ｂ）参照）。
【００６６】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図９（Ｃ）参照）。
【００６７】
（４）レジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、レジスト３５を剥離することで、ＩＣチップのパッド２２上にトランジション層３８を形成する（図９（Ｄ）参照）。以降の工程は、第１実施例と同様であるため説明を省略する。
【００６８】
なお、第１薄膜層３３をクロムにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みは、クロム０．０７μｍ、銅０．５μｍ、電解銅１５μｍである。また、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みは、チタン０．０７μｍ、銅１．０μｍ、電解銅１５μｍである。
【００６９】
さらに、第１薄膜層３３をチタンにより、第２薄膜層３６をスパッタ銅で、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みは、チタン０．０７μｍ、銅０．５μｍ、電解銅１８μｍである。
【００７０】
また、第１薄膜層３３をクロムにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みは、クロム０．０６μｍ、ニッケル１．２μｍ、電解銅１６μｍである。
【００７１】
また更に、第１薄膜層３３をチタンにより、第２薄膜層３６を無電解めっきニッケルで、厚付け層３７を電解銅めっきで形成することもできる。各層の厚みは、チタン０．０７μｍ、ニッケル１．１μｍ、電解銅１５μｍである。
【００７２】
[第５の製造方法]
第５の製造方法では、ダイパッド２２の表面にジンケート処理を施す。ＩＣチップ２０をニッケル無電かめっき浴中に浸漬して、ダイパッド２２上にッケルめっき膜を析出させる。続いて、ＩＣチップ２０をニッケル−銅の複合めっき液に浸漬し、ニッケルめっき層の上に厚さ０．０１〜５μｍのニッケルと銅の複合めっき層を形成する。
【００７３】
次に、図３（Ｂ）を参照して上述した製造方法により形成された半導体素子（ＩＣチップ）上に層間樹脂絶縁層を積層することにより形成される導体回路を備えた半導体素子の製造方法について、図１０、図１１を参照して説明する。
【００７４】
（１）先ず、前述した半導体素子の製造工程によって、トランジション層３８が配設されたＩＣチップ２０を出発材料とする（図１０（Ａ）参照）。次に、このＩＣチップ２０に、感光性の硬化性樹脂を塗布することにより、層間樹脂絶縁層５０を設ける（図１０（Ｂ）参照）。硬化性樹脂としては、例えば感光性のポリイミド樹脂を使用することができる。ここで、ＩＣチップ２０には、トランジション層３８が形成されているため、層間樹脂絶縁層５０の厚みを均一にし、後述するバイアホール６０の形成を安定させることができる。
【００７５】
（２）次に、バイアホール形成位置に対応する黒円４９ａの描かれたフォトマスクフィルム４９を層間樹脂絶縁層５０に載置し、露光する（図１０（Ｃ）参照）。
【００７６】
（３）ＤＭＴＧ液でスプレー現像し、加熱処理を行うことで層間樹脂絶縁層５０に直径８５μｍのバイアホール用開口４８を設ける（図１０（Ｄ）参照）。液温６０℃の過マンガン酸を用いて、開口４８内の樹脂残りを除去する。
【００７７】
ダイパッド２２上に銅製のトランジション層３８を設けることで、ダイパッド２２上の樹脂残りを防ぐことができ、これにより、ダイパッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径パッド２２上に６０μｍ以上の径のトランジション層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸などの酸化剤を用いて樹脂残さを除去したが、酸素プラズマなどやコロナ処理を用いてデスミア処理を行うことも可能である。
【００７８】
（４）次に、過マンガン酸またはクロム酸で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図１１（Ａ）参照）。粗化面は、０．０５〜５μｍの間が望ましい。
【００７９】
（５）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設ける。金属層５２は、無電解めっきによって形成させた。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設けた（図１１（Ｂ）参照）。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ4                  ０．００３  ｍｏｌ／ｌ
酒石酸                    ０．２００  ｍｏｌ／ｌ
硫酸銅                    ０．０３０  ｍｏｌ／ｌ
ＨＣＨＯ                  ０．０５０  ｍｏｌ／ｌ
ＮａＯＨ                  ０．１００  ｍｏｌ／ｌ
α、α′−ビピルジル          １００  ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ）      ０．１０  ｇ／ｌ
３４℃の液温度で４０分間浸漬させた。
【００８０】
めっきの代わりに、日本真空技術株式会社製のＳＶ―４５４０を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２を層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００８１】
（６）上記処理を終えたＩＣチップ２０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、１００ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１１（Ｃ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００８２】
0003850260.tif 000002
【００８３】
（７）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下の金属層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成する。続いて、第二銅錯体と有機酸とを含有するエッチング液によって、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成することにより、半導体素子１０Ａを作製する（図１１（Ｄ）参照）。ＩＣチップ２０上にトランジション層３８を形成させているため、バイアホール６０を形成する際、バイアホール６０の形状の安定性を保つことができる。
【００８４】
引き続き、図１３（Ｄ）を参照して上述した貫通導体を備える積層板の製造方法について、図１２、図１３を参照して説明する。
【００８５】
（１）積層板１０Ｂの出発材料は片面銅張積層板１２である。この片面銅張積層板１２は、例えば旭化成社製の「アラミカ」（商標）（本発明のアラミド繊維に相当）にエポキシ樹脂を含浸させて硬化させた層間樹脂絶縁層２５０に１８μｍの銅箔８０が貼り付けられてなる。そして、該片面銅張積層板１２に、加熱により半硬化させたエポキシ樹脂からなる接着層１５０を積層する（図１２（Ａ）参照）。なお、図示はしないが、半硬化状態の接着層１５０の表面は例えばポリエチレンテレフタレート製の保護フィルムで被覆しておく。
【００８６】
（２）この片面銅張積層板１２にレーザ等を用いて、厚さ方向に貫通する直径０．３φの目合わせ孔６８を形成する（図１２（Ｂ）参照）。半導体素子１０Ａ上に積層板１０Ｂを積層させる際、目合わせ孔６８によって位置決めを行うことができる。これにより、積層板１０Ｂを半導体素子１０Ａ上の所定の位置に正確に積層させることができる。
【００８７】
（３）次に、片面銅張積層板１２の銅箔８０面側を熱剥離シート８２（例えば日東電工株式会社製「リバアルファ」（商標））で保護する。この熱剥離シート８２は、例えばポリエステル製のフィルムの片面に発泡剤を含有する接着層が形成された構造とされており、この接着層側を銅箔８０面側に向けて積層する（図１２（Ｃ）参照）。
【００８８】
（４）次に、片面銅張積層板１２の所定の位置に、接着層１５０側の面（図１２において上面側）から銅箔８０に到達する貫通導体用開口１５８の形成を行う。例えばパルス発振型炭酸ガスレーザ加工装置によってパルスエネルギー２．０〜１０．０ｍＪ、パルス幅１〜１００μｓ、パルス間隔０．５ｍｓ以上、ショット数３〜５０の条件でレーザ照射を行い、層間樹脂絶縁層２５０の開口１５７および接着層１５０の開口１５９からなる内径１００μｍの貫通導体用開口１５８を形成する（図１２（Ｄ）参照）。この後、目合わせ孔２４を封止して、形成された貫通導体用開口１５８の内部に残留する樹脂を取り除くためのドライデスミア処理を行う。ドライデスミア処理は、例えば酸素プラズマ放電、コロナ放電処理等により行うことができる。
【００８９】
本実施例では、層間樹脂絶縁層２５０には、補強材として芯材にアラミド繊維が使用されているため、レーザのエネルギーによって、容易に溶融、蒸発される。これにより、貫通導体用開口１５８の形成不良を起こすことがなく、自在に貫通導体１６０を形成できるため、貫通導体１６０のアスペクト比を高くすることができる。
【００９０】
また、層間樹脂絶縁層２５０に用いられているアラミド繊維は、シリコンからなるウエハ２０Ａの線熱膨張係数と値が近いため、加熱の際、線熱膨張係数に起因する層間絶縁層の伸縮を抑制できる。これにより、層間絶縁層に生じる応力を緩和できる。
【００９１】
（５）次に、過マンガン酸で層間樹脂絶縁層２５０の貫通導体用開口１５８内を粗化し、粗化面１５８αを形成する（図１３（Ａ）参照）。粗化面は、０．０５〜５μｍの間が望ましい。
【００９２】
（６）次に、貫通導体用開口１５８内に、銅箔８０を一方の電極とした電気めっき法により、以下の条件で電解めっきを施して、電解銅めっき１５６からなる貫通導体１６０を形成する（図１３（Ｂ）参照）。電解銅めっき１５６の充填量は、その上面が絶縁層の表面から僅かに低くなる程度とするのが好ましい。本実施例では、めっき金属として銅を用いたが、Ｓｎ、Ａｇ、Ｃｕ／Ｓｎ、Ｃｕ／Ａｇなど、めっき可能な金属であればよい。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００９３】
0003850260.tif 000003
【００９４】
（７）続いて、第二銅錯体と有機酸とを含有するエッチング液によって、貫通導体１６０の表面に粗化面１６０αを形成する（図１３（Ｃ）参照）。
【００９５】
（８）この後、貫通導体用開口１５８内の貫通導体１６０に重ねるようにして、例えば半田などの低融点材料からなる半田ペーストを印刷することにより、貫通導体用開口１５８内に導電性バンプ７６を充填する。導電性バンプ７６は、接着層１５０の上面から僅かに突出するように充填される。その後、目合わせ孔６８の封止を解き、また、目合わせ孔６８に連通する通孔８２ａを熱剥離シート８２に穿設することで、貫通導体１６０を有する積層板１０Ｂを得ることができる（図１３（Ｄ）参照）。
【００９６】
導電性バンプ７６を接着層１５０の上面から僅かに突出するように充填させているため、半導体素子１０Ａ上に積層板１０Ｂを積層する際に、確実に、貫通導体１６０と半導体素子１０Ａ上の導体回路５８との接続がなされる。これにより、電気的接続性を向上させることができる。
【００９７】
半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。もちろん、放射線の低α線タイプの半田ペーストを用いてもよい。
【００９８】
引き続き、半導体素子１０Ａと積層板１０Ｂとの積層工程について、図１４〜図１６を参照して説明する。
【００９９】
（１）積層板１０Ｂ（図１３（Ｄ）参照）を上下反転させ、半導体素子１０Ａ（図１１（Ｄ）参照）の上に配置する（図１４（Ａ）参照）。
【０１００】
（２）次に、導電性バンプ７６が導体回路５８に接続可能とされるように、半導体素子１０Ａに設けられた位置決めマーク（図示せず）と目合わせ孔６８とで位置決めを行い、積層板１０Ｂを半導体素子１０Ａ上の所定の位置に積層する（図１４（Ｂ）参照）。
【０１０１】
本実施例の積層板１０Ｂに設けられている接着層１５０は、半硬化のエポキシ樹脂層であるため、半導体素子１０Ａ上に積層板１０Ｂを積層させる際に、半導体素子１０Ａと積層板１０Ｂとの間に挟まれつつ押し潰され、半導体素子１０Ａの表面に容易に密着することができる。これにより、接着層の役割を果たすため、半導体素子１０Ａと積層板１０Ｂとの接続性を向上させることができる。また、貫通導体１６０が樹脂層１５０を貫通しているため、導電性バンプ７６と導体回路５８との接続性を高くする。これにより、電気的接続を向上させることができる。
【０１０２】
また、導電性バンプ７６は、接着層１５０から突出しているため、半導体素子１０Ａ上に積層板１０Ｂを積層する際に、確実に、貫通導体１６０と半導体素子１０Ａ上の導体回路５８との接続を取ることができる。これにより、電気的接続性を向上させることができる。
【０１０３】
（３）続いて、温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートすることにより、接着層１５０を硬化させる。これにより、導体回路５８と積層板１０Ｂとを接着させる（図１４（Ｃ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。本実施例では、真空圧着ラミネートを５０〜１５０℃で行った。ここで、真空圧着ラミネートの温度は、熱剥離シート８２が接着力を失う剥離温度より高ければよい。これにより、熱剥離シート８２を容易に剥離することができる。
【０１０４】
予め、個別に形成した半導体素子１０Ａ、積層板１０Ｂを一括に積層させることにより、自在に貫通導体１６０を形成することができるため、従来と比較して貫通導体１６０のアスペクト比を高くすることができる。
【０１０５】
（４）次に、最外面の銅箔８０をパターンエッチングして導体回路８１を形成した後、第二銅錯体と有機酸とを含有するエッチング液によって、導体回路８１の表面に粗化面８１αを形成する（図１５（Ａ）参照）。粗化面は、０．０５〜５μｍの間が望ましい。
【０１０６】
（５）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【０１０７】
（６）次に、層間樹脂絶縁層２５０上に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成する（図１５（Ｂ）参照）。また、市販のソルダーレジストを用いてもよい。
【０１０８】
（７）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した半導体チップ１０を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、貫通導体１６０に半田パッド７５を形成する（図１５（Ｃ）参照）。
【０１０９】
（８）この後、ソルダーレジスト層７０の開口部７１に、半田ペーストを印刷して、２００℃でリフローすることにより、半田バンプ１７６を形成する。これにより、半導体チップ１０を得ることができる（図１６参照）。
【０１１０】
半田ペーストには、Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕなどを用いることができる。もちろん、放射線の低α線タイプの半田ペーストを用いてもよい。
【０１１１】
本実施例では、ダイシングなどによって個片に分割された半導体素子２０（図３（Ｂ）参照）を出発材料とした。ここで、個片に分割されていない半導体素子２０（図３（Ａ）参照）を出発材料とし、半導体チップ形成後、この半導体チップをダイシングなどによって個片に分割してもよい。
【０１１２】
上記工程によって、接着層１５０および貫通導体１６０は、導体回路５８上に直接形成するのではなく、半導体素子１０Ａと積層板１０Ｂとを予め個別に形成して、一括に積層させる構成である。これにより、自在に貫通導体１６０を形成することができるため、従来と比較して貫通導体１６０のアスペクト比を高くすることができる。
【０１１３】
また、貫通導体１６０は、接着層１５０の表面から突出しているため、半導体素子１０Ａ上に積層板１０Ｂを積層する際に、確実に、貫通導体１６０と半導体素子１０Ａ上の導体回路５８とを接続させることができる。これにより、電気的接続性を向上させることができる。
【０１１４】
本実施例の積層板１０Ｂに設けられている接着層１５０は、半硬化のエポキシ樹脂層であるため、半導体素子１０Ａ上に積層板１０Ｂを積層させる際に、半導体素子１０Ａと積層板１０Ｂとの間に挟まれつつ押し潰され、半導体素子１０Ａの表面に容易に密着することができる。これにより、接着層の役割を果たすため、半導体素子１０Ａと積層板１０Ｂとの接続性を向上させることができる。また、貫通導体１６０が樹脂層１５０を貫通しているため、貫通導体１６０と半導体素子１０Ａの導体回路５８との接続性を高くする。これにより、電気的接続を向上させることができる。
【０１１５】
[第２実施例]
次に、本発明の第２実施例に係る半導体チップについて、図１７を参照して説明する。
第１実施例では、貫通導体１６０上に導体回路８１を介在させて半田バンプ１７６を設けたが、第２実施例では、貫通導体１６０上に半田バンプ１７６を直接配設させてある。
【０１１６】
また、上述した第１実施例では、ウエハ２０Ａにアルミニウムからなるダイパッドを配設させ、このダイパッド上に薄膜層３３、厚付け層３７の２層からなるトランジション層を配設させることによって形成されたＩＣチップ（図３（Ｂ）参照）を用いて、半導体チップ１０を形成した。これに対し、第２実施例では、図１７に示すように、ウエハ２０Ａに銅からなるダイパッドを配設させ、このダイパッド上に第１薄膜層３３、第２薄膜層３６、厚付け層３７の３層構造からなるトランジション層を配設させたＩＣチップ（図７（Ｂ）参照）を用いて、半導体チップ１１０を形成する。なお、この第２実施例に係る半導体チップ１１０の製造方法については、上述した第１実施例と同様であるため、説明を省略する。
【０１１７】
＜他の実施例＞
本発明は上記記述および図面によって説明した実施例に限定されるものではなく、例えば次のような実施例も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【０１１８】
上記実施例では、層間樹脂絶縁層２５０をアラミド繊維にエポキシ樹脂を含浸させたものとしたが、これに限らず、例えばポリイミド樹脂を含浸させたものや、エポキシ樹脂とエポキシ樹脂以外の液晶ポリマーとの複合体を含浸させたものなど、様々な組み合わせとすることができる。
【０１１９】
本実施例では、ＩＣチップ２０上に層間樹脂絶縁層５０及び導体回路５８が形成され、その上面に積層板１０Ｂが積層されている。しかし、必ずしも層間樹脂絶縁層５０を形成させる必要はなく、トランジション層３８上に直接に貫通導体１６０を接続するように、ＩＣチップ上に積層板１０Ｂを積層してもよい。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施例に係る半導体素子の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、第１実施例に係る半導体素子の製造工程図である。
【図３】（Ａ）、（Ｂ）は、第１実施例に係る半導体素子の製造工程図である。
【図４】（Ａ）は、第１実施例に係るシリコンウエハー２０Ａの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例の第２製造方法に係る半導体素子の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、第１実施例の第２製造方法に係る半導体素子の製造工程図である。
【図７】（Ａ）、（Ｂ）は、第１実施例の第２製造方法に係る半導体素子の製造工程図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例の第３製造方法に係る半導体素子の製造工程図である。
【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例の第４製造方法に係る半導体素子の製造工程図である。
【図１０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施例に係る導体回路を備える半導体素子の製造工程図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例に係る導体回路を備える半導体素子の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例に係る貫通導体および導体層を備える絶縁層の製造工程図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１実施例に係る貫通導体および導体層を備える絶縁層の製造工程図である。
【図１４】（Ａ）、（Ｂ）、（Ｃ）は、第１実施例に係る半導体チップの製造工程図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）は、第１実施例に係る半導体チップの製造工程図である。
【図１６】第１実施例に係る半導体チップの断面図である。
【図１７】本発明の第２実施例に係る半導体チップの断面図である。
【符号の説明】
１０  半導体チップ
１０Ａ  半導体素子
１０Ｂ  積層板
２０  ＩＣチップ（半導体素子）
２０Ａ  ウエハ
２２  ダイパッド
２４  保護膜
３３  薄膜層
３６  薄膜層
３７  厚付け層
３８  トランジション層
５０  層間樹脂絶縁層
５８  導体回路
６０  バイアホール
６８  目合わせ孔
７０  ソルダーレジスト層
７６  半田ペースト
８０  銅箔
８２  熱剥離シート
１５０  接着層
１６０  貫通導体
１７６  半田バンプ
２５０  層間樹脂絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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