(57)【特許請求の範囲】
【請求項１】
負荷回路に定電流を供給する電流スイッチ回路において、
ゲートに所定の定電圧が供給され、ドレインが前記負荷回路に接続されたトランジスタと、
制御信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースに供給する定電圧供給回路と、
前記トランジスタのソースと前記定電圧供給回路との間に設けられた電圧降下素子とを有し、
前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して前記定電流を前記負荷回路に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断することを特徴とする電流スイッチ回路。
【請求項２】
請求項１において、前記トランジスタがＰ型のＭＯＳトランジスタであり、前記第一の定電圧が前記第二の定電圧より高いことを特徴とする電流スイッチ回路。
【請求項３】
請求項１において、前記トランジスタがＮ型のＭＯＳトランジスタであり、前記第一の定電圧が前記第二の定電圧より低いことを特徴とする電流スイッチ回路。
【請求項４】
請求項１において、前記定電圧供給回路が、第一の定電圧と第二の定電圧との間に形成されたインバータ回路を有し、入力に与えられる前記制御信号に応答して前記第一の定電圧または第二の定電圧がその出力に生成されることを特徴とする電流スイッチ回路。
【請求項５】
入力信号の位相に同期した出力信号を生成するＰＬＬ回路において、
前記入力信号と前記出力信号を分周した比較信号との位相を比較し位相差に応じた制御信号を生成する位相比較回路と、
負荷容量と、
ゲートに所定の定電圧が供給されドレインが前記負荷容量に接続されたトランジスタと、前記制御信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースに供給する定電圧供給回路と、前記トランジスタのソースと前記定電圧供給回路との間に設けられた電圧降下素子とを有し、前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して定電流を前記負荷容量に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断する電流スイッチと
を有するフィルタ回路と、
前記負荷容量の電圧が入力電圧として与えられ、該入力電圧に応じた周波数を有する信号を前記出力信号として生成する電圧制御発振回路とを有することを特徴とするＰＬＬ回路。
【請求項６】
入力信号の位相に同期した出力信号を生成するＰＬＬ回路において、
前記入力信号と前記出力信号を分周した比較信号との位相を比較し位相差に応じた制御信号を生成する位相比較回路と、
負荷容量と、
ゲートに所定の定電圧が供給されドレインが前記負荷容量に接続されたＰ型の第一のトランジスタと、前記制御信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記第一のトランジスタのソースに供給する第一の定電圧供給回路と、前記第一のトランジスタのソースと前記第一の定電圧供給回路との間に設けられた第一の電圧降下素子とを有し、前記第一の定電圧供給回路により前記第一の定電圧が前記第一のトランジスタのソースに供給される時に、該第一のトランジスタが導通して第一の定電流で前記負荷容量を充電し、前記第二の定電圧が前記第一のトランジスタのソースに供給される時に、該第一のトランジスタが非導通になり前記第一の定電流を遮断する第一の電流スイッチと、
ゲートに所定の定電圧が供給されドレインが前記負荷容量に接続されたＮ型の第二のトランジスタと、前記制御信号に応答して第三の定電圧または該第三の定電圧と異なる第四の定電圧を前記第二のトランジスタのソースに供給する第二の定電圧供給回路と、前記第二のトランジスタのソースと前記第二の定電圧供給回路との間に設けられた第二の電圧降下素子とを有し、前記第二の定電圧供給回路により前記第四の定電圧が前記第二のトランジスタのソースに供給される時に、該第二のトランジスタが導通して第二の定電流により前記負荷容量を放電し、前記第三の定電圧が前記第二のトランジスタのソースに供給される時に、該第二のトランジスタが非導通になり前記第二の定電流を遮断する第二の電流スイッチと
を有するフィルタ回路と、
前記負荷容量の電圧が入力電圧として与えられ、該入力電圧に応じた周波数を有する信号を前記出力信号として生成する電圧制御発振回路とを有することを特徴とするＰＬＬ回路。
【請求項７】
請求項５または６において、前記入力信号としてＦＭ信号が与えられ、前記負荷容量の電圧が前記ＦＭ信号の変調信号として出力されることを特徴とするＰＬＬ回路。
【請求項８】
デジタル入力信号をアナログ出力信号に変換するＤＡコンバータ回路において、
負荷回路と、
ゲートに所定の定電圧が供給されドレインが前記負荷回路にそれぞれ接続された複数のトランジスタと、前記デジタル入力信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースにそれぞれに供給する複数の定電圧供給回路と、前記複数のトランジスタのソースと前記複数の定電圧供給回路との間にそれぞれ設けられた複数の電圧降下素子とを有し、前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して定電流を前記負荷回路に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断する電流スイッチ回路群と、
前記負荷回路に供給される前記定電流の総量に応じて生成される信号を前記アナログ出力信号として出力する出力回路とを有することを特徴とするＤＡコンバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ或いはＭＩＳトランジスタ等を利用した電流源の電流を精度良くスイッチすることができる電流スイッチ回路及びそれを利用したＰＬＬ回路或いはＤＡコンバータ回路等に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ或いはＭＩＳトランジスタを利用した電流源の電流を、例えば容量や抵抗に供給し、一定時間後の容量の電圧を利用したり、抵抗に発生する電圧を利用したりする回路が存在する。例えば、ＰＬＬ回路の電圧制御発振器の入力電圧は、高い精度が要求され、位相差に従って容量を充電或いは放電して入力電圧を生成する場合は、充電用・放電用の電流源の電流を精度良く供給する必要がある。また、ＤＡコンバータにおいては、入力されるデジタル信号に従って選択される電流源の電流を抵抗素子に精度良く供給することで、精度の高いアナログ電圧を生成することができる。
【０００３】
図１１は、従来の電流スイッチ回路を示す図である。この回路例は、容量Ｃｏからなる負荷回路に対して、充電用の電流Ｉ1 をスイッチＳＷ１を介して供給し、放電用の電流Ｉ2 をスイッチＳＷ２を介して供給する電流スイッチである。従って、充電用の電流スイッチのみ、或いは放電用の電流スイッチのみの場合でも、電流スイッチとして有効である。
【０００４】
この電流スイッチは、例えば充電の場合で説明すると、Ｐ型のＭＯＳトランジスタＰ1 からなる電流源の電流Ｉ1 を、スイッチＳＷ１を閉じることにより、負荷回路の容量Ｃｏに一定時間供給し、出力の電圧Ｖｏを所望の電圧にする回路である。電流源を構成するトランジスタＰ１は、ソースが電源ＶDDに接続され、ゲートに定電圧Ｖｇ1 が与えられ、ソース・ゲート間に十分な電圧が印加されて、飽和領域で導通する。従って、電流Ｉ1 は一定値となる。スイッチＳＷ１は、スイッチ切替用の電圧Ｖsw1 により導通或いは非導通となる。
【０００５】
【発明が解決しようとする課題】
図１２は、図１１の動作を説明する波形図である。電流スイッチにより容量Ｃｏが充電される場合は、スイッチ切替用の電圧Ｖsw1 を一定時間ｔ１の間高いレベルにし、容量Ｃｏに電流Ｉ1 を供給して充電し、電圧Ｖｏの電圧を上昇させる。スイッチＳＷ１が導通した瞬間は、トランジスタＰ1 のドレイン端子の電圧Ｖ１は、それまでの電源ＶDDレベルから容量Ｃｏと寄生容量Ｃp1等との容量結合の結果決まる電圧Ｖｎに変化する。同様に、出力Ｖｏもそれまでのレベルから、電圧Ｖｎに上昇する。その時電流Ｉ1 は、図１２に示される通り、瞬間的に大きな電流値となる。
【０００６】
上記の電圧Ｖｎは、スイッチＳＷ１を介して両側にある容量Ｃｏと寄生容量Ｃp1の回路から求められる。即ち、スイッチＳＷ１が閉じられる前の容量Ｃｏの電圧をＶｏ1 とすると、電荷保存の法則により次の式が成り立つ。
【０００７】
Ｃp1ＶDD＋ＣｏＶｏ1 ＝Ｖｎ（Ｃp1＋Ｃｏ）
従って、
Ｖｎ＝（Ｃp1ＶDD＋ＣｏＶｏ1 ）／（Ｃp1＋Ｃｏ）
即ち、Ｖｏ1 ＝０ｖとすると、電圧Ｖｎは、電源電圧ＶDDの容量比による電圧値となる。
【０００８】
その状態から、電流Ｉ1 が容量Ｃｏに対して一定の時間ｔ１供給されると、電圧Ｖｏが上昇する。電圧Ｖ１も電圧Ｖｏと同じレベルであるので同様に上昇する。そして、Ｖsw1がＨレベルからＬレベルを変化してスイッチＳＷ１が非導通になると、今度は、Ｖsw1の電圧変動△Ｖのうち寄生容量Ｃp3と容量Ｃｏの容量分割分だけ、電圧Ｖｏがわずかに低下する。その結果、図１２に示される通り、等価的には電流Ｉ1 が瞬間的に負の電流となる。
【０００９】
上記した、スイッチＳＷ１を閉じた瞬間の過渡電流や、スイッチＳＷ１を開放した瞬間の過渡電流が発生しない場合は、電圧Ｖｏは図中破線で示された通りの変化をする。即ち、理想的な波形である。従って、実線で示した実際の電圧Ｖｏの値は破線の理想的な値からずれた値となる。
【００１０】
図１１に示した電流スイッチの放電側の動作についても、同様にスイッチＳＷ２を閉じた時の電流Ｉ2 の過渡電流や、スイッチＳＷ２を開いた時の電流Ｉ2 の負の過渡電流により、電圧Ｖｏは、理想的な値（破線）からずれた値になる。
【００１１】
そこで、本発明の目的は、上記の課題を解決し、電流を精度良く供給することができる電流スイッチ回路を提供することにある。
【００１２】
更に、本発明の別の目的は、電流を精度良く供給することができる電流スイッチ回路を用いたＰＬＬ回路またはデジタル・アナログ変換回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、負荷回路に定電流を供給する電流スイッチ回路において、
ゲートに所定の定電圧が供給され、ドレインが前記負荷回路に接続されたトランジスタと、
制御信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースに供給する定電圧供給回路とを有し、
前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して前記定電流を前記負荷回路に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断することを特徴とする。
【００１４】
上記構成の電流スイッチ回路では、電流の供給開始時と遮断時に精度の高い電流の供給と遮断を実現することができる。
【００１５】
上記のてい電圧供給回路は、例えば、第一の定電圧と第二の定電圧との間に形成されたインバータ回路を有し、入力に与えられる前記制御信号に応答して前記第一の定電圧または第二の定電圧がその出力に生成される。
【００１６】
更に、上記の目的を達成する為に、本発明は、入力信号の位相に同期した出力信号を生成するＰＬＬ回路において、
前記入力信号と前記出力信号を分周した比較信号との位相を比較し位相差に応じた制御信号を生成する位相比較回路と、
負荷容量と、
ゲートに所定の定電圧が供給されドレインが前記負荷容量に接続されたトランジスタと、前記制御信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースに供給する定電圧供給回路とを有し、前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して定電流を前記負荷容量に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断する電流スイッチと
を有するフィルタ回路と、
前記負荷容量の電圧が入力電圧として与えられ、該入力電圧に応じた周波数を有する信号を前記出力信号として生成する電圧制御発振回路とを有することを特徴とする。
【００１７】
更に、上記の目的を達成する為に、本発明は、デジタル入力信号をアナログ出力信号に変換するＤＡコンバータ回路において、
負荷回路と、
ゲートに所定の定電圧が供給されドレインが前記負荷回路にそれぞれ接続された複数のトランジスタと、前記デジタル入力信号に応答して第一の定電圧または該第一の定電圧と異なる第二の定電圧を前記トランジスタのソースにそれぞれに供給する複数の定電圧供給回路とを有し、前記定電圧供給回路により前記第一の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが導通して定電流を前記負荷回路に供給し、前記第二の定電圧が前記トランジスタのソースに供給される時に、該トランジスタが非導通になり前記定電流を遮断する電流スイッチ回路群と、
前記負荷回路に供給される前記定電流の総量に応じて生成される信号を前記アナログ出力信号として出力する出力回路と
を有することを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１９】
図１は、本発明の実施の形態例の電流スイッチ回路を示す図である。また、図２は、その動作を説明するための波形図である。この電流スイッチは、電流源Ｉ1 であるＰ型のトランジスタＰ11のドレイン端子が負荷回路の容量Ｃｏに直接接続され、トランジスタＰ11のソース端子には、スイッチＳＷ１１を介して、高い定電圧端子Ｖｈ及び低い定電圧端子Ｖｌが接続される。即ち、スイッチＳＷ１１、定電圧端子Ｖｈ、Ｖｌは定電圧供給回路を構成する。
【００２０】
高い定電圧端子Ｖｈが接続されると、トランジスタＰ11のゲート・ソース間電圧ＶGSが閾値電圧以上になり、トランジスタＰ11は導通して電流Ｉ1 が容量Ｃｏに供給される。しかも、定電圧Ｖｈと定電圧Ｖg1とは、トランジスタＰ11が飽和領域で導通して一定の電流Ｉ1 を発生する様に設定される。また、トランジスタＰ11のソース端子が、低い定電圧Ｖｌに接続されると、トランジスタＰ11のゲート・ソース間電圧ＶGSが閾値電圧未満となり、トランジスタＰ11は非導通になり、定電流Ｉ1 の供給がなくなる。
【００２１】
電流源Ｉ1 のトランジスタＰ11と容量Ｃｏの負荷回路とが直接接続されているので、スイッチ切替用電圧Ｖsw1 が立ち上がり、或いは立ち下がることで、スイッチＳＷ１１が高電圧Ｖｈ側への接続に変化して電流Ｉ1 の供給が開始され、或いはスイッチＳＷ１１が低電圧Ｖｌ側への接続に変化して電流Ｉ1 の供給が絶たれる。しかし、電流源の電流Ｉ1 には、図２に示される通り従来例の如き過渡電流は発生しない。その結果、容量Ｃｏは理想的な電流値Ｉ1 により充電されて、電圧Ｖｏは図２に示される通り理想的な上昇カーブを描く。
【００２２】
一方、図１には、放電用の電流源Ｉ2 としてＮ型のトランジスタＱ12とスイッチＳＷ１２とが設けられる。トランジスタＱ12のドレイン端子は直接容量Ｃｏに接続される。また、トランジスタＱ12のソース端子は、スイッチＳＷ１２を介して高い定電圧端子Ｖｈと低い定電圧端子Ｖｌに接続される。トランジスタＱ12のソース端子が高い電圧端子Ｖｈに接続されると、トランジスタのゲート・ソース間電圧ＶGSが閾値電圧未満となり、トランジスタＱ12が非導通になる。また、トランジスタのソース端子が低い電圧端子Ｖｌに接続されると、トランジスタのゲート・ソース間電圧ＶGSが閾値電圧を超えて、トランジスタＱ12が導通し、電流Ｉ2 により容量Ｃｏが放電される。即ち、負の電流−Ｉ2 が容量Ｃｏに供給される。
【００２３】
放電時の波形図は示されないが、充電時と同様に、スイッチＳＷ１２を切り替えた時に従来例の如き瞬間的な過渡電流が発生しない。したがって、理想的な電流Ｉ2 により容量Ｃｏが放電されるので、電圧Ｖｏは理想的なカーブで下降する。
【００２４】
尚、図１の例では、負荷回路がグランドに接続された負荷容量になっているが、本実施の形態例はそれに限らず、電源との間に接続された負荷容量でもよく、またグランドまたは電源に接続された負荷抵抗でもよい。いずれの負荷回路でも、そこに精度の高い定電流を供給することができる。
【００２５】
図３は、図１の実施の形態例の電流スイッチの利点を説明するための比較例を示す図である。また、図４は、図３の比較例の動作を説明する波形図である。この比較例は、図１１に示した従来例では、電流源と負荷容量Ｃｏとの間にスイッチが設けられていたのに対して、電流源のトランジスタＰ3 と電源ＶDDとの間にスイッチＳＷ３を設けている。
【００２６】
かかる構成にすることで、スイッチＳＷ３が非導通の場合は、トランジスタＰ3 がオフ状態であり、負荷容量Ｃｏには電流Ｉ1 が供給されない。そこで、スイッチＳＷ３が導通すると、トランジスタＰ3 のソース端子の電圧Ｖs1が電源電圧ＶDDに引き上げられて、トランジスタＰ3 が導通して、電流Ｉ1 により負荷容量Ｃｏが充電される。この時、トランジスタＰ3 のドレイン端子が直接負荷容量Ｃｏに接続されているので、図１１の従来例の如く過渡電流が流れることはない。
【００２７】
ところが、スイッチＳＷ３が開放されて、トランジスタＰ3 を非導通状態にして電流Ｉ1 を遮断しようとしても、ソース端子Ｖs1が高いインピーダンス状態になり、寄生容量Ｃp3に蓄積された電荷が抜けるまでのあいだ、ソース端子Ｖs1の電圧が高く保たれ、トランジスタＰ3 がしばらく導通状態を維持してしまう。その結果、電流Ｉ1 は図４に示した通り、破線の如く瞬時に遮断されずにテールを引いた波形となる。このオフリーク電流の結果、負荷容量Ｃｏの充電が、スイッチＳＷ３を開放にした後も続けられて、電圧Ｖｏは理想的な破線より少し高い値となる。
【００２８】
図１に示した、本発明の実施の形態例の回路では、スイッチＳＷ１，ＳＷ２の切替時に、電流源の電流Ｉ1 、Ｉ2 が応答性良く切り替わる。従って、本実施の形態例は、上記の比較例よりも更に精度の良い電流を負荷回路に供給、遮断することができる。
【００２９】
図５は、本実施の形態例の電流スイッチの変形例を示す図である。この回路は、図１に示した回路と対応する部分には同じ引用番号を付けている。この回路が図１の回路例と異なる点は、第一に、高い定電圧Ｖｈとして電源電圧ＶDDが、低い定電圧としてグランド電圧ＧＮＤが与えられている点である。その場合、両電圧Ｖｈ、Ｖｌは、共に安定した電圧となる。しかし、かかる電圧では、トランジスタＰ11のソース端子の電圧振幅及びトランジスタＱ12のソース端子の電圧振幅が大きくなり過ぎる。そこで、第二に、スイッチＳＷ１１とトランジスタＰ11との間に双方向向きのダイオードＤ１，Ｄ２を設け、同様にスイッチＳＷ１２とトランジスタＱ12との間にダイオードＤ３，Ｄ４を設けた点でも、図５の回路は図１と異なる。
【００３０】
これらのダイオードＤ１〜Ｄ４は、それぞれ電圧降下の機能を有する。従って、ダイオードＤ１〜Ｄ４を設けたことにより、それぞれのトランジスタＰ11、Ｑ12のソース端子の振幅は、電源電圧ＶDDからダイオードのフォワード電圧だけ小さくなる。
【００３１】
それ以外の部分では、図５の回路は図１の回路と同じであるので、その動作の説明は省略する。
【００３２】
［ＰＬＬ回路］
図６は、上記の電流スイッチを利用したＰＬＬ（Phase Locked Loop)回路の概略を示す図である。また、図７は、図６の入力信号ｆinと電圧Ｖｏの波形図である。
【００３３】
図６に示したＰＬＬ回路は、一般的には、所定の周波数をもつ入力信号ｆinが供給され、その入力信号ｆinと位相同期し、整数倍の周波数を有する出力信号ｆclk を生成する。位相比較器１０は、入力信号ｆinと出力信号ｆclk を整数分の１に分周した比較信号ｆref との位相を比較する。そして、入力信号ｆinの位相が進んでいる場合は、その位相差に応じたパルス幅を有する制御パルス信号Ｐｕが生成される。また、入力信号ｆinの位相が遅れている場合は、その位相差に応じたパルス幅を有する制御パルス信号Ｐｖが生成される。
【００３４】
ループフィルタ１２は、積分回路であり、上記パルス信号Ｐｕ，Ｐｖのパルス幅に応じた電圧Ｖｏを生成する。例えば、パルス信号Ｐｕが発生した時は、そのパルス幅の期間、電流Ｉ1 により負荷容量Ｃｏを充電し、電圧Ｖｏをそのパルス幅に応じた電圧だけ上昇させる。また、パルス信号Ｐｖが発生した時は、そのパルス幅の期間、電流Ｉ2 により負荷容量Ｃｏを放電し、電圧Ｖｏをそのパルス幅に応じた電圧だけ下降させる。
【００３５】
電圧制御発振回路１４は、負荷容量Ｃｏに生成される入力電圧Ｖｏに応じて生成された周波数の出力ｆclk を発生する。即ち、入力電圧Ｖｏに応じて、電圧制御発振回路１４のダイナミックレンジ内の周波数の範囲内の周波数をもつ出力信号ｆclk が生成される。
【００３６】
従って、例えば、電圧制御発振回路１４が、高い入力電圧Ｖｏに対して高い周波数の出力ｆclk を発生するとすると、入力信号ｆinが比較信号ｆref より位相が進んでいる場合は、検出パルスＰｕにより電圧Ｖｏが上昇し、電圧制御発振回路１４が発生する出力信号ｆclk の周波数は高くなる。そして、入力信号ｆinと比較信号ｆref の位相が一致したところでロック状態となる。
【００３７】
逆に、入力信号ｆinが比較信号ｆref より位相が遅れている場合は、検出パルスＰｖにより電圧Ｖｏが下降し、電圧制御発振回路１４が発生する出力信号ｆclk の周波数は低くなる。そして、入力信号ｆinと比較信号ｆref の位相が一致したところでロック状態となる。
【００３８】
本発明の実施の形態例では、通常の入力信号に位相同期したクロック出力信号を生成するＰＬＬ回路に加えて、受信したＦＭ信号ｆinの変調信号を電圧Ｖｏとして生成するＰＬＬ回路も提案する。
【００３９】
図７に示される通り、入力信号ｆinがＦＭ信号とすると、ループフィルタ回路１２の出力Ｖｏは、そのＦＭ信号の変調信号となる。即ち、ＦＭ信号ｆinの周波数が高くなると、電圧Ｖｏの電圧も高くなり、ＦＭ信号ｆinの周波数が低くなると、電圧Ｖｏの電圧も低くなる。従って、図６に示したＰＬＬ回路は、ＦＭ信号ｆinの検波回路として利用できる。
【００４０】
さて、図６に示したＰＬＬ回路では、充電用の電流源Ｉ1 のスイッチングが制御パルスＰｕにより行われ、放電用の電流源Ｉ2 のスイッチングが制御パルスＰｖにより行われる。従って、図１または図５で示した電流スイッチ回路が、図６のＰＬＬ回路のループフィルタ１２内で利用される。
【００４１】
図８は、本実施の形態例の電流スイッチを利用したＰＬＬ回路の具体的構成を示す図である。図６と同じ部分には同じ引用番号が付けられる。この例では、積分回路であるループフィルタ回路１２の構成が具体的に示されている。
【００４２】
ループフィルタ１２内には、電流源となるＰ型トランジスタＰ11とＮ型トランジスタＱ12とが、負荷容量Ｃｏに直接接続される。また、トランジスタＰ11はＰ型トランジスタＰ13とカレントミラー回路を構成し、電流源Ｉｏに対して両トランジスタのサイズの比に応じた電流Ｉ1 がトランジスタＰ11に生成される。同様に、トランジスタＱ12はＮ型トランジスタＱ14とカレントミラー回路を構成し、電流源Ｉｏに対して両トランジスタのサイズの比に応じた電流Ｉ2 がトランジスタＱ12に生成される。
【００４３】
そして、トランジスタＰ11のソース端子には、制御パルスＰｕによって制御されるインバータ回路１８の出力が接続される。また、トランジスタＱ12のソース端子には、制御パルスＰｖによって制御されるインバータ回路２０の出力が接続される。従って、制御パルスＰｕ及びＰｖによって、インバータ回路１８，２０の出力が、電源電圧ＶDDまたはグランドＧＮＤに切り替えられる。従って、インバータ回路１８、２０が、図１及び５で示したスイッチＳＷ１１，ＳＷ１２等から構成される定電圧発生回路に該当する。
【００４４】
図８のＰＬＬ回路のループフィルタ回路１２は、精度の高い電流を負荷容量Ｃｏに供給することができるので、位相差に応じた制御パルスＰｕ、Ｐｖのパルス幅に正確に対応した電圧Ｖｏを得ることができる。従って、非常に精度の高い動作を行うことができる。
【００４５】
図９は、図８のＰＬＬ回路のループフィルタ回路を更に詳細に示した図である。この詳細回路図には、ループフィルタ回路１２内での定電流源Ｉｏをどのようにして形成するかが示される。また、ループフィルタ回路１２内のインバータ１８，２０の具体的構成が示される。
【００４６】
図９に示したループフィルタ回路１２には、正相側入力に定電圧Ｖ20が与えられるオペアンプ２２と、その出力がゲートに接続されソースが電源ＶDDに接続されたＰ型のトランジスタＰ20と、そのトランジスタＰ20のドレインとグランドとの間に接続された抵抗Ｒ20からなる回路により、一定の電流Ｉ30が形成される。即ち、抵抗Ｒ20とトランジスタＰ20との接続点ｎ20がオペアンプ２２の負相側入力に接続されているので、電流Ｉ30と抵抗Ｒ20からきまるノードｎ20の電圧と、定電圧Ｖ20とが等しくなる様に、オペアンプ２２の出力レベルが生成される。そして、その出力レベルに応じた電流Ｉ30がトランジスタＰ20に生成される。電流Ｉ30が小さくなればノードｎ20の電圧が低くなり、オペアンプ２２の出力レベルが上昇し、電流Ｉ30を増加させる。逆に、電流Ｉ30が大きくなればノードｎ20の電圧が高くなり、オペアンプ２２の出力レベルが低下し、電流Ｉ30を減少させる。従って、電流Ｉ30は安定した定電流となる。
【００４７】
Ｐ型トランジスタＰ22とＰ24は、トランジスタＰ20とゲートが共通に接続されているので、トランジスタＰ20とのトランジスタサイズに応じた一定の電流Ｉ20及びＩ10が生成される。電流Ｉ10は、カレントミラー回路を構成するＮ型のトランジスタＱ26とＱ28を介して、電流Ｉ11を生成する。電流Ｉ11は、トランジスタＱ26とＱ28のトランジスタのサイズに応じた電流値となる。そして、更に、カレントミラー回路を構成するＰ型のトランジスタＰ13とＰ11を介して、充電用電流Ｉ1 が生成される。同様に、電流Ｉ20は、カレントミラー回路を構成するＮ型のトランジスタＱ14とＱ12を介して、放電用電流Ｉ2 を生成する。即ち、オペアンプ２２などにより生成された電流Ｉ10、Ｉ20にしたがって、充電用電流Ｉ1 と放電用電流Ｉ2 とが生成される。
【００４８】
図９に示したループフィルタ回路１２内では、インバータ１８は、グランドＶssと電源ＶDDとの間に設けられたＰ型トランジスタＰ30とＮ型トランジスタＱ32からなるＣＭＯＳインバータで構成される。そして、位相比較器１０から検出される制御信号Ｐｕの負のパルスにより、トランジスタＰ30が導通し、Ｐ型トランジスタＰ11のソース端子に電源電圧ＶDDを供給して導通させ、充電電流Ｉ1 を供給する。従って、制御信号Ｐｕのパルス幅に応じた時間、充電電流Ｉ1 により負荷容量Ｃｏが充電され、電圧Ｖｏが上昇する。
【００４９】
一方、インバータ２０は、同様にＰ型トランジスタＰ34とＮ型トランジスタＱ36からなるＣＭＯＳインバータで構成される。そして、位相比較器１０から検出される制御信号Ｐｖの正のパルスにより、トランジスタＱ36が導通し、Ｎ型トランジスタＱ12のソース端子にグランド電圧ＶSSを供給して導通させ、放電電流Ｉ2 を供給する。従って、制御信号Ｐｖのパルス幅に応じた時間、放電電流Ｉ2 により負荷容量Ｃｏが放電され、電圧Ｖｏが下降する。
【００５０】
従って、位相比較回路１０が、入力信号ｆinの周波数が高くて比較信号ｆref よりも位相が進んでいることを検出した時は、その位相差に応じたパルス幅をもつ制御信号Ｐｕを出力する。その結果、電圧Ｖｏはパルス幅に応じた分だけ上昇して出力信号ｆout の周波数を高くする。逆に、位相比較回路１０が、入力信号ｆinの周波数が低くて比較信号ｆref よりも位相が遅れていることを検出した時は、その位相差に応じたパルス幅をもつ制御信号Ｐｖを出力する。その結果、電圧Ｖｏはパルス幅に応じた分だけ下降して出力信号ｆout の周波数を低くする。
【００５１】
この様に、図８及び図９のＰＬＬ回路では、電流源用のトランジスタＰ11とインバータ１８と負荷容量Ｃｏからなる電流スイッチにより、精度良く負荷容量Ｃｏを一定の電流Ｉ1 で充電することができる。また、同様に、電源用のトランジスタＱ12とインバータ２０と負荷容量Ｃｏからなる電流スイッチにより、精度良く負荷容量Ｃｏを一定の電流Ｉ2 で放電することができる。
【００５２】
更に、ループフィルタ回路１２内の電流源Ｉ1 とＩ2 が正確に与えられるので、ＰＬＬ回路の応答が早くなり、ＰＬＬ回路特有のジッタを低減することができる。更に、ループフィルタ回路の精度を上げたことで、他の回路のばらつきの許容度を増すことができる。
【００５３】
［ＤＡコンバータ回路］
図１０は、本実施の形態例の電流スイッチを利用したＤＡコンバータ回路を示す図である。このＤＡコンバータ回路は、定電流源用のトランジスタとして、Ｐ型のトランジスタＰ0 〜Ｐn が並列に設けられる。それらのトランジスタは、Ｐ型トランジスタＰ40とゲートが共通に接続されて、カレントミラー回路を構成する。トランジスタＰ40には、定電流源Ｉ40が接続される。この定電流源Ｉ40の生成は、図９に示したオペアンプ２２，トランジスタＰ20、抵抗Ｒ20、トランジスタＰ22、トランジスタＱ14、Ｑ12と同様の回路構成により実現できる。
【００５４】
定電流用のトランジスタＰ0 〜Ｐn は、それぞれのサイズが、図示した通りの電流値ＩA 、２ＩA 、２2 ＩA ．．．２n-3 ＩA 、２n-2 ＩA 、２n-1 ＩA 、２n ＩA となる様に設計される。そして、それらのトランジスタＰ0 〜Ｐn の導通、非導通を、対応するインバータ３０〜３８により制御する。即ち、インバータがＨレベルを出力するときに、対応する定電流源トランジスタＰ0 〜Ｐn が導通する。逆に、インバータがＬレベルを出力するときに、対応する定電流源トランジスタＰ0 〜Ｐn が非導通となる。
【００５５】
従って、デジタル入力Ｄ0 〜Ｄn をインバータ４２で論理反転した信号により、インバータ３０〜３８が制御され、デジタル入力が１のビットに対応する定電流源トランジスタが導通する。そして、それらの合計電流が、負荷抵抗Ｒ40に供給される。定電流が高精度に与えられることにより、負荷抵抗Ｒ40の電圧降下が精度良く生成される。そこで、電圧Ｖｏがバッファアンプ４０により増幅されて、アナログ電圧出力Ｖout が生成される。
【００５６】
デジタル入力値に応じて、精度の高い電流が負荷抵抗に与えられるので、精度の高いデジタル・アナログ変換を行うことができる。特に、電流源となるトランジスタＰ0 〜Ｐn のオフリーク電流がなくなることにより、高速にＤＡ変換する場合に、変換精度が向上する。
【００５７】
【発明の効果】
以上説明した通り、本発明によれば、定電流を精度良く供給することができる電流スイッチを提供することができる。そして、その電流スイッチを利用してＰＬＬ回路を構成することで、高精度に動作可能なＰＬＬ回路を提供することができる。更に、電流スイッチを利用したＤＡコンバータ回路を構成することで、高精度に変換可能なＤＡコンバータ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例の電流スイッチを示す図である。
【図２】図１の動作を説明するための波形図である。
【図３】比較例を示す図である。
【図４】図３の比較例の動作を説明する波形図である。
【図５】本実施の形態例の電流スイッチの変形例を示す図である。
【図６】電流スイッチを利用したＰＬＬ（Phase Locked Loop)回路の概略を示す図である。
【図７】図６の入力信号ｆinと電圧Ｖｏの波形図である。
【図８】本実施の形態例の電流スイッチを利用したＰＬＬ回路の具体的構成を示す図である。
【図９】図８のＰＬＬ回路のループフィルタ回路を更に詳細に示した図である。
【図１０】本実施の形態例の電流スイッチを利用したＤＡコンバータ回路を示す図である。
【図１１】従来の電流スイッチを示す図である。
【図１２】図１１の動作を説明する波形図である。
【符号の説明】
Ｐ11、Ｑ11            ＭＩＳトランジスタ
ＳＷ１１、ＳＷ１２    定電圧供給回路
Ｖｈ                  第一の定電圧
Ｖｌ                  第二の定電圧
Ｐｕ，Ｐｖ            制御信号
Ｃｏ                  負荷回路、負荷容量
Ｒ40                  負荷回路、負荷抵抗
Ｉ1 ，Ｉ2             定電流
１０                  位相比較回路
１２                  フィルタ回路
１４                  電圧制御発振回路
１６                  分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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