(57)【特許請求の範囲】
【請求項１】
オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検査装置であって、
複数のワード線路および／または行線路に対する検査手段が設けられている自己検査装置において、
ワード線路および／または行線路は検査マトリクス（１７、１８）と接続されており、
該検査マトリクス（１７，１８）は少なくとも１つの１ out of ｎチェッカ有し、該１ out of ｎチェッカは少なくとも１つのセンサ線路を含み、
同時に２つ以上のワード線路がアクティブであるときにエラー信号を形成するエラー検出器（２７）が検査マトリクス（１７、１８）のセンサ線路と接続されており、
各ワード線路および／または行線路は検査マトリクス（１７、１８）でそれぞれ、スイッチングマトリクスのｚ個のスイッチ（２３〜２６）の制御端子と接続されており、
前記スイッチングマトリクスにより、第１の電位（Ｖｄｄ）の印加されるｚ個の検査線路（２０）がそれぞれのワード線路および／または行線路の符号化に相応して、第２の電位（Ｖｓｓ）を有する端子またはセンサ線路（２１）と接続され、
該センサ線路には同様に第１の電位（Ｖｄｄ）が印加されており、
エラー検出器（２７）がセンサ線路（２１）と接続され、電流センサまたは電圧センサとして構成されている、
ことを特徴とする自己検査装置。
【請求項２】
スイッチングマトリクスのスイッチ（２３〜２６）はＦＥＴトランジスタとして構成されている、請求項１記載の自己検査装置。
【請求項３】
第２の電位（Ｖｓｓ）を有する端子はアース端子として構成されている、請求項１または２記載の自己検査装置。
【請求項４】
検査装置（２８）が、スイッチングマトリクスのスイッチ（２３〜２６）の機能を検査するために検査マトリクス（１７、１８）と接続されている、請求項１から３までのいずれか１項記載の自己検査装置。
【請求項５】
すべてのスイッチ（２３〜２６）はシーケンシャルに検査される、請求項４記載の自己検査装置。
【請求項６】
検査線路（２０）は検査装置（２８）内でトライステートドライバ（２９）と接続されており、
該トライステートダライバにより、検査すべきおよび制御すべきスイッチ（２３〜２６）に接続された検査線路（２０）がそれぞれスイッチコードに相応して、第２の電位（Ｖｓｓ）またはセンサ線路（２１）に接続される、請求項４または５記載の自己検査装置。
【請求項７】
ワード線路に並列に配置された給電線路を検査するための手段が設けられており、
該給電線路は第１の電位（Ｖｄｄ）および／または第２の電位（Ｖｓｓ）を導くものである、請求項１から６までのいずれか１項記載の自己検査装置。
【請求項８】
付加的スイッチ（３４〜３７）が、第１の電位（Ｖｄｄ）を導く給電線路をセンサ線路（２１）と制御して接続するための設けられており、
前記スイッチ（３４〜３７）はワード線路／行線路および／または付加的制御線路（３８）によって制御される、請求項７記載の自己検査装置。
【請求項９】
列線路（ワード線路）に対する検査マトリクス（１７）および／または記憶装置のメモリマトリクス（１０）の行線路に対する検査マトリクス（１８）が設けられている、請求項１から８までのいずれか１項記載の、記憶装置に対する自己検査装置。
【請求項１０】
少なくとも１つのＲＯＭ−列（３０）が記憶装置の予充電状態、読出し増幅器（１３）および読出し信号を動作中断中（検査動作）に検査するため設けられており、
ＲＯＭ−列（３０）のスイッチ（３１）により行で固定のデータ語がアクティブにされ、該データ語は読出し可能または検査可能である、請求項９記載の自己検査装置。
【請求項１１】
記憶装置は書き込み／読出しメモリ（ＲＡＭ）または読出し専用メモリ（ＲＯＭ）として構成されている、請求項９または１０記載の自己検査装置。
【請求項１２】
オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検査装置であって、
複数のワード線路および／または行線路に対する検査手段が設けられている自己検査装置において、
入力アドレスが符号化されており、検査のためにコードチェッカ（３９）が設けられており、
個々のアドレス線路（Ａｉ）から分岐した非反転線路（４０）と、分岐してインバータ（４１）による反転線路（４２）とは、相互に間隔をおいて実現されており、
ワード線路は検査マトリクス（１７、１８）と接続されており、
同時に２つ以上のワード線路がアクティブであるとき、または隣接するアドレスに割り当てられたワード線路が同時に２つアクティブであるときにエラー信号を形成するエラー検出器が検査マトリクス（１７、１８）のセンサ線路と接続されている、ことを特徴とする、請求項１から１１までのいずれか１項に記載された自己検査装置。
【請求項１３】
各アドレス線路は入力側にもインバータ（４３）を有し、
２つのインバータは（４１、４３）は電流監視装置（４４）と接続されている、請求項１２記載の自己検査装置。
【請求項１４】
各アドレス線路（Ａｉ）から相互に間隔をおいて、共通の分岐点なしにまず非反転線路（４０）が分岐し、
分岐した反転線路（４２）に対するインバータ（４１）はアドレス線路（Ａｉ）に接続されており、
アドレス線路（Ａｉ）の反転領域から相互に間隔をおいて、共通の分岐点なしに反転線路（４２）が分岐する、請求項１２または１３記載の自己検査装置。
【請求項１５】
メモリ語の種々のビットを記憶するために使用されるメモリセルが異なる電位（ＶｄｄおよびＶｓｓ）を有する給電線路にメモリマトリクス（１０）内で接続されている、請求項１１記載の自己検査装置。
【請求項１６】
データ語の符号化により個々の給電線路（ＶｄｄおよびＶｓｓ）の断線がメモリマトリクス（１０）内で識別される、請求項１５記載の自己検査装置。
【請求項１７】
すべてのインバータ（４１、４３）並びにすべての線路（４０と４２）に接続されたデコーダゲートの構成規則、およびすべてのアドレスビット（Ａｉ）に対するコードチェッカ（３９）の構成規則によって、２つの任意の線路（４０と４２）間の短絡がコードチェッカ（３９）または検査マトリクス（１７、１８）で識別される、請求項１２から１４までのいずれか１項記載の自己検査装置。
【発明の詳細な説明】
従来の技術
本発明は、オンライン動作で使用するための、記憶装置、デコーダ等の自己検査装置に関する。この検査装置には多数のワード線路を検査するための手段が設けられている。
ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ，ｖｏｌ．９，Ｎｏ．６，１９９０年６月、５６７〜５７２頁，「Ａ  Ｒｅａｌｉｓｔｉｃ  Ｆａｕｌｔ  Ｍｏｄｅｌ  ａｎｄ  Ｔｅｓｔ  Ａｌｇｏｒｉｔｈｍｓ  ｆｏｒ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ」から、記憶装置をオフライン検査するための方法が公知である。この方法は一部、「Ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−Ｔｅｓｔ」として使用することができるが、しかし所要の検査パターンが多数であることと、記憶内容が破壊されるため、連続動作での検査（準オンライン）に対しては制限的にしか使用できない。さらに検査に必要な長さがあるためオンライン検査での使用が困難となっている。
さらに「Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ」，ｉｎ  Ｋｏｒｅｎ，Ｐｌｅｎｕｍ  Ｐｒｅｓｓ，Ｎｅｗ  Ｙｏｒｋ，１９８９年（Ｄｅｓｉｇｎ  ｏｆ  Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ  ＤＲＡＭ  ｗｉｔｈ  ｎｅｗ  ｏｎ  Ｃｈｉｐ  ＥＣＣ−Ｍａｚｕｍｂｅｒ，Ｐ．）から、データ符号化を行う構成が公知である。ここでは種々異なるコードが使用される。しかしこの種の符号化では、検査すべき記憶装置に生じ得るハードウェアエラーのうちの非常に限られた一部しか発見されない。
さらにＲＯＭを介して、実際に選択されたメモリセルを探し出し、そのアドレスを所望のアドレスと比較する方法がある。
ここでは例えば、行および列アドレスが読出され、入力アドレスと自己検査チェッカにより比較される。この種の方法は例えば、「Ｓｅｌｆ−ｃｈｅｃｋｉｎｇ  Ｆｌａｓｈ−ＥＰＲＯＭ」，Ｍ．Ｎｉｃｏｌａｉｄｉｓ，Ｂｅｉｔｒａｇ  ｚｕｍ  Ｐｒｏｊｅｋｔ  ＪＥＳＳＩ  ＳＥ  １１，Ｐｒａｅｓｅｎｔａｔｉｏｎ  ｚｕｍ  Ｖｏｒｔｒａｇ  ａｍ  １６．９．１９９２  ｉｎ  Ｇｒｅｎｏｂｌｅ，または「Ｅｆｆｉｃｉｅｎｔ  ｕｂｉｓｔ  ｉｍｐｌｅｍｐｅｎｔａｔｉｏｎ  ｆｏｒ  ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｓｅｑｕｅｎｃｉｎｇ  ｐａｒｔｓ」，Ｍ．Ｎｉｃｏｌａｉｄｉｓ，１９９０年６月，Ｖｅｒｏｅｆｆｅｎｔｌｉｃｈｕｎｇ  ｄｅｓ  Ｉｎｓｔｉｔｕｔｓ  ＩＭＡＧ／ＴＩＭ  ３，４６  Ａｖｅｎｕｅ  Ｆｅｌｉｘ  Ｖｉａｌｌｅｔ，３８０３１  Ｇｒｅｎｏｂｌｅ，から公知である。しかしこれらの自己検査装置は回路技術的に非常にコストがかかり、しかもそれ自体はデコーダエラーをカバーするだけである。
まとめると、公知の自己検査装置および方法はそれぞれ、非常にわずかなエラー可能性をカバーするだけであるか、または所要のハードウェアの点で非常に面倒であったり、非常に時間がかかったりする。そのためオンライン動作には適さない。
発明の利点
これに対し、請求の範囲第１項の構成要件を有する本発明の自己検査装置は、ワード線路を監視するためにいわゆる１ out of ｎチェッカだけが使用され、このチェッカは同時に２つ以上のワード線路がアクティブである場合にオンライン動作でエラー通報をエラー検出器を介して送出する、という利点がある。これにより、デコーダにある通常のエラー源が検出され、さらにこの自己検査は非常にわずかなコストで非常に高速に実施することができる。さらに構造的規則およびコード検査に関連して適切なコードによりアドレスを符号化することによって個別のエラーが反対方向で２つのワード線路に影響を及ぼさないことが確実になれば、実質的にすべてのアドレシングエラーを識別することができる。さらにデータコードの識別によって、ワード線路が１つもアクティブでないときにエラーのあるコードが識別されることが保証される。
従属請求項に記載された手段により、請求の範囲第１項に記載された自己検査装置の有利な発展形態および改善が可能である。
本発明の１ out of ｎチェッカの有利な構成では、検査マトリクスの各ワード線路がそれぞれスイッチングマトリクスのｚ個のスイッチの制御端子と接続されており、このスイッチングマトリクスにより第１の電位Ｖｄｄの印加されるｚ個の検査線路が、それぞれのワード線路の符号化に相応して、第２の電位Ｖｓｓを有する端子またはセンサ線路（センサ線路にも同様に第１の電位Ｖｄｄが印加されている）と接続され、エラー検出器はセンサ線路と接続されており、電流センサまたは電圧センサとして構成されている。２つのワード線路が同時にアクティブになると、エラー検出器が２つのスイッチを介して第２の電位に接続され、電流の上昇ないし電位の変化を検出することができる。
スイッチングマトリクスのスイッチは有利にはＦＥＴトランジスタとして構成され、第２の電位Ｖｓｓを有する端子はアース端子として構成される。
検査確実性を高めるために、検査マトリクスは有利には自動的に検出装置によって検査される。検査装置はスイッチングマトリクスのスイッチの機能を検査する。ここではそれぞれ比較的に大きな間隔ですべてのスイッチがシーケンシャルに検査される。
この検査装置の有利な構成では、検査装置の検査線路がトライステートドライバと接続され、このトライステートドライバによって、検査すべきスイッチないし制御すべきスイッチと接続された検査線路が、スイッチコーディングに相応して第２の電位Ｖｓｓまたはセンサ線路と接続される。これによってすべてのスイッチの機能性を順次検査することができる。
さらに有利には、ワード線路に並列に接続された給電線路を検査するための手段を設けることができる。この給電線路は第１の電位Ｖｄｄおよび／または第２の電位Ｖｓｓを導く。第２の電位が印加される給電線路の検査は、検査装置によるスイッチの検査と同じように行うことができる。第１の電位Ｖｄｄの印加される給電線路を検査するためは、この第１の電位を導く給電線路を制御してセンサ線路と接続するための付加的スイッチが設けられる。この付加的スイッチはワード線路および／または付加的制御線路によって制御することができる。ここでは第２の電位を導く給電線路の検査を行うセンサ線路の放電後に、検査装置の出力ドライバが高抵抗であれば、付加的スイッチの導通制御後にセンサ通路の新たな充電状態が検査される。
自己検査装置が、例えばＲＡＭまたはＲＯＭである記憶装置に使用されるならば、行線路に対する第１の検査マトリクスと列行線路に対する第２の検査マトリクスとを使用する。
本発明の１ out of ｎチェッカにより、アドレシングエラーを識別することができる。このアドレシングエラーは複数のワード線路のアクティブ状態を引き起こす。そのため間違って印加されたアドレスおよび個々の欠陥により間違えられたワード線路／列デコーダ線路を識別することができない。このようなエラーの可能性も識別するために、入力アドレスが符号化され、検査のためにコード検査器が設けられる。個々の欠陥によりアドレスビットの否定値および肯定値が変化することとなれば、コード検査器および１ out of ｎチェッカはこれを識別することができない。このようなエラー可能性も検出するために、個々のアドレス線路から分岐した非反転線路と、同様に分岐してインバータにより反転された反転線路とが相互に間隔をおいて共通の分岐点を必要とせずに実現される。これによって２つの線路が欠陥により同時に遮断することが排除される。これにより１ out of ｎチェッカはこの種の線路遮断を識別することができる。これらの線路に接続されたゲートすべてが同じ入力閾値を有していれば、すなわちこれらゲートがすべて、コード検査器も含めて同じ電圧レベルのときにそれらの出力レベルを切り替えれば、２つの線路間の短絡も検出することができる。しかしこの要求を常に満たすことはできないから、アドレス線路の入力インバータおよびデコーダゲート並びにコード検査器に対する次元化規則が設定される。これらにより反転アドレス線路間または非反転アドレス線路間の短絡の際には、コード検査器または１ out of ｎチェッカでエラーが識別される。
さらに確実性を高めるために、２つのインバータを電流監視装置と接続する。これにより短絡を直接、電流上昇を介して電流監視装置によって識別することができる。
さらに有利な解決手段では、各アドレス線路からまず相互に間隔を置き、かつ共通の分岐点なしに非反転線路が分岐し、分岐した反転線路に対するインバータがアドレス線路に接続され、アドレス線路の反転領域から相互に間隔を置き、かつ共通の分岐点なしに反転線路が分岐する。この厳しいデザイン規則により、１ out of ｎチェッカの代わりに簡単な隣接チェッカを使用することができる。この隣接チェッカは、隣接するアドレスに配属された２つのワード線路が同時にアクティブであるか否かを検査するだけである。この種の隣接チェッカは例えば、「Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｃｏｄｅｓ，Ｓｅｌｆ−ｃｈｅｃｋｉｎｇ  Ｃｉｒｃｌｅｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｊ．Ｗａｋｅｒｌｙ，Ｅｌｓｅｖｉｅｒ，Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ，１９７８年から公知である。
図面
本発明の実施例は図面に示されており、以下詳細に説明する。
図１は、列デコーダと行デコーダを有する記憶装置のブロック回路図、
図２は、１ out of ｎチェッカの概略図、
図３は、１ out of ｎチェッカに対する検査装置の概略図、
図４は、予充電線路、読出し増幅器および記憶装置の読出し信号を検査するためのＲＯＭ列の回路図、
図５は、ワード線路に並列に配置された給電線路を付加的に検査するための変形１ out of ｎチェッカの概略図、
図６は、アドレス線路から分岐した非反転線路および反転線路の幾何的構成を示す概略図、
図７は、付加的な電流監視装置を有する同様の構成の概略図、
図８は、個々のアドレス線路から分岐した反転線路および非反転線路の幾何的構成の別の実施例の概略図、
図９は、付加的な電流監視装置を有する同様の構成の概略図、
図１０は、スタティックＣＭＯＳ技術でのゲートの概略図である。
実施例の説明
図１に示した記憶装置は例えばＲＡＭメモリであり、それ自体公知のようにメモリマトリクス１０、これに接続された行デコーダ１１および相応に接続された列デコーダ１２からなる。列デコーダは読出し増幅器１３と署名チェッカ１４を介して、データを書き込みおよび読出するためデータバス１５と接続されている。アドレスバス１６はｙ＋ｚビットの幅を有し、ｚビットがワード線路選択に、ｙビットが列選択に使用され、行デコーダ１１および列デコーダ１２と接続されている。これはｎ＝２zの行アドレスとｐ＝２yの列アドレスを選択することができるようにするためである。したがって行デコーダ１１は詳細には図示しないがｎ個の行線路ないしワード線路を介してメモリマトリクス１０に、列デコーダ１２はｍ×ｐ個（ｍ＝データ語のビット幅）の列線路を介してメモリマトリクス１０に接続されている。メモリマトリクス１０のｎ個のワード線路には１ out of ｎチェッカ１７が配属されており、列デコーダ１２から発するｐ個の列線路には相応する１ out of ｎチェッカが配属されている。
１ out of ｎチェッカ１７は図２に詳細に示されている。ｎ個の行線路ないしワード線路のうち、簡単化のため２つのワード線路ｉとｊだけが示されている。ワード線路は並列にスイッチングマトリクス１９へ伸長し、スイッチングマトリクスではｎ個のワード線路に対して垂直にｚ個の検査線路２０が延在している。スイッチングマトリクス１９の外では、さらにセンサ線路２１が検査線路２０に並列に延在している。検査線路２０とセンサ線路２１には、予充電装置２２によって第１の電位Ｖｄｄが印加される。各ワード線路はＦＥＴトランジスタにより異なって符号化されており、特別な場合には符号化はそれぞれのワード線路のアドレスビットに相応することができる。各ワード線路はこのためにこれらのＦＥＴトランジスタのうちｚ個を並列に制御する。ｚ個のＦＥＴトランジスタはｚ個の検査線路２０と接続されている。符号化のためにそれぞれのＦＥＴトランジスタは検査線路をセンサ線路２１または比較的に低い電位Ｖｓｓにある端子（実施れではアース端子）に接続する。
図示の実施例では、ワード線路ｉの符号は例えば始めは１であり、終わりは０である。したがって、第１の検査線路に所属する相応の第１のＦＥＴトランジスタ２３がこの第１の検査線路２０をセンサ線路２１と接続する。また最後の、すなわちｚ番目のＦＥＴトランジスタ２４がｚ−検査線路をアースと接続する。ワード線路ｊでは反対である。ここでは第１のＦＥＴトランジスタ２５が第１の検査線路をアースに接続し、最後のＦＥＴトランジスタ２６がｚ−検査線路をセンサ線路２１と接続する。
センサ線路２１は電流センサ２７と接続されている。電流センサはセンサ線路２１における電位の変化によって、電流が検査線路２０を介して比較的に低い電位Ｖｓｓ（実施例ではアース）に流れているか否かを検出する。さらに検査装置２８はｚ−検査線路２０およびセンサ線路２１と接続されている。検査線路は図３と関連して詳細に説明する。
スイッチングマトリクス１９では各ワード線路が異なって符号化されているから、電位Ｖｄｄに予充電されたセンサ線路２１は、２つ以上のワード線路がアクティブになると放電する。例えば２つのワード線路ｉとｊがアクティブであれば、センサ線路の放電はトランジスタ２３および２５を介してと、トランジスタ２４および２６を介しての両方で行われる。各ワード線路は異なって符号化されているから、必然的に常に１つのトランジスタ・コンビネーションが発生し、このトランジスタ・コンビネーションがワード線路が２つアクティブであるときに放電を行う。放電によって電流センサ２７では電流が識別され、詳細には示さないがエラー通報が出力される。エラー通報はユーザにエラーの存在することを指示する。
列アドレスを検査するために相応に構成された１ out of ｐチェッカ１８が使用される。このチェッカはｎ個のワード線路の代わりにｐ個の列線路を検査する点で異なる。
図３には検査装置２８が詳細に示されている。検査装置は実質的にｚ個のトライステートドライバ２９からなる。各トライステートドライバは検査線路２０の１つと接続されている。さらに電位Ｖｄｄの印加されるセンサ線路２１はすべてのトライステートドライバ２９と接続されている。制御側ではすべてのトライステートドライバ２９には共通の検査信号Ｐおよび個々の検査信号Ｔ１からＴｚが印加される。
この検査装置２８によってスイッチングマトリクス１９の全ＦＥＴトランジスタ２３〜２６がその機能性について順次検査される。その際この検査は、呼び出されたワード線路に対する読出し／書き込みアクセス後に行うこともできるし、完全に比較的大きな時間間隔をおいて記憶装置の動作遮断時に行うこともできる。
センサ線路２１と接続されたトランジスタ２３、２６の検査を、トランジスタ２３の例で説明する。相応の検査信号ＰとＴｚによりｚ−検査線路はセンサ線路２１と接続される。まず検査信号ＰとＴ１が形成され、これらによりトランジスタ２３と接続された第１の検査線路が低電位Ｖｓｓに印加される。次に制御信号がワード線路ｉに印加される。トランジスタ２３が正常に機能しているときにはこのトランジスタ２３がセンサ線路２１の電位をＶｓｓにプルアップし、電流センサ２７が応答する。この応答はここではこのトランジスタ２３が正常に機能していることに対する確認信号を意味する。
アースと接続されたトランジスタ２４，２５の検査をトランジスタ２４の例で説明する。相応する検査信号ＰとＴｚによりｚ−検査線路はセンサ線路２１と接続される。次に信号がワードセンサｉに印加されると、正常に機能しているときにはトランジスタ２４がセンサ線路２１の電位をここでもＶｓｓにプルアップする。したがって電流センサ２７が応答する。このようにして順次すべてのトランジスタを検査することができる。所要の検査信号ＰとＴ並びに相応の信号をワード線路上で形成することは、図示しない信号シーケンス制御部ないし図示しないマイクロコンピュータによって行う。ｎ×ｚの検査ステップにより全１ out of ｎチェッカが検査される。１ out of ｐチェッカ１８の検査はこれと平行して行うことができる。
図４に示されたＲＯＭ−行３０は付加的に、動作中断中に、メモリマトリクス１０に対する予充電線路、読出し増幅器１３、読出し信号、並びに書き込み信号の非作用性の検査に使用することができる。実施例ではただ１つのＲＯＭ−行３０だけが示されている。このＲＯＭ−行は４つのＦＥＴトランジスタ３１からなり、これらのトランジスタは共通の制御線路３２を介して制御される。図示された６つの列線路うち３つがＦＥＴトランジスタ３１の３つを介してアースと接続することができ、第４のＦＥＴトランジスタ３１を介してセンサ線路２１がアースと接続することができる。ｐ−列線路（そのうちの６つが図示されている）は予充電装置３３によって電位Ｖｄｄに予充電される。制御線路３２の信号によって列線路の３つは電位Ｖｓｓにプルダウンされる。これによりこのＲＯＭ−行３０によって各列で別のデータ語がアクティベートされる。これは列デコーダの正しい制御と読出し増幅器並びに出力段の正常機能を検査するためである。もちろんこのようなＲＯＭ−行に種々異なるコーディングを施すこともできる。この場合、このＲＯＭ−行により設定されたデータ語は、データがコード化されてメモリにファイルされている場合、必ずしもコード語である必要はない。列の個別検査のほかに、すべてのＲＯＭ−データ語を順次固定の順序で読出し、これについて形成された署名を記憶されている目標署名と比較することもできる。これは図１に図示の署名チェッカ１４で行われる。
通常の場合、Ｖｄｄ給電線路とＶｓｓ給電線路とはメモリマトリクス１０内をビット線路（列）に対して平行に導かれている。構造的手段およびマトリクスのビット構成によって、同じ給電線路が同じデータ語の複数のビットに対して使用されないようになる。この分離は一貫して記憶装置の出力段まで続けなければならない。マトリクス内の給電電圧線路の影響によるコモンモードエラーがこれによって回避される。列ごとの給電が前提とされ、列デコーダ１２は、各ビット箇所に対するデータビットを同じ順序で選択する。
特別の場合に給電線路をワード線路に対して平行に案内しなければならないときは、検査を図５に示した回路により行うことができる。この回路は図２に示した回路にほぼ相当する。ここで同じ部材または同じ作用を有する部材には同じ参照符号が付してあり、説明を繰り返さない。変形１ out of ｎチェッカ１７’が得られる。図２とは異なり、ここでは２つのＶｓｓ線路並びに２つのＶｄｄ線路がワード線路ｉとｊに対して（もちろんほかの図示しないワード線路に対しても）平行に導かれている。さらに１つのＶｓｓ線路が検査装置２８に接続されている。各Ｖｄｄ線路は、２つのＦＥＴトランジスタ３４、３５ないし３６、３７のスイッチ区間の直列回路を介してセンサ線路２１と接続される。ここでＦＥＴトランジスタ３４、３６はワード線路ｉないしはｊにより制御され、ＦＥＴトランジスタ３５、３６は１つの制御線路３８により共通に制御される。
図２によるワード線路の検査のほかにここでは付加的に、Ｖｄｄ線路ないしＶｓｓ線路の検査をさらに行うことができる。Ｖｓｓ線路は、エラーのないワード選択にしたがって検査装置２８がアクティブされたときに、分岐点まで一緒に検査される。これはトランジスタ２４と２５の検査の際に行われる。分岐点がメモリマトリクス１０の開始部にあれば、共通の行がＶｓｓ線路ないしアース線路の遮断について共に検査される。アドレス“１１１１．．．１”を有するワード線路に対してはトランジスタがアース線路に接続されていない。したがってこれらのワード線路を検査装置２８のアース端子との接続により、すなわちトライステードライバのアース端子との接続により共に検査することができる。さらに付加的にＶｄｄ線路を共に検査することができる。そのためには、Ｖｓｓ検査の後（放電されたセンサ線路２１）検査装置２８のそれぞれトライステートドライバ２９が高抵抗であれば、制御線路３８をアクティブにし、センサ線路２１の新たな充電をトランジスタ３４、３５ないし３６、３８を介して（ワード線路ｉまたはｊがアクティブであるか否かに応じて）検査する。
記憶装置、ないしワード線路と列線路のこれまでの検査に対する基礎は、行デコーダないし列デコーダ１１、１２でのエラーによってに１つまたは複数のワード線路ないし列線路が付加的にアクティブにされるという前提である。そのため、間違って印加されたアドレスおよび個別の欠陥により生じたワード線路／列線路の錯誤に起因するエラーを識別することができない。この種のエラーを識別するために、入口アドレスが例えばパリティビットにより符号化され、その際このコードの検査はコードチェッカによって行う。コードチェッカは例えばデコーダに含むことができる。付加的に所定の幾何的予防策を取り、アドレスビットの否定値および肯定値が個別のエラーによって変化しないようにすれば、アドレスのコードチェッカなしでもこの変化を識別することができる。これは図６に示された構成によって達成される。
簡単化のため図示されているのはただ１つのアドレス線路Ａｉ￣である。このアドレス線路は入力インバータ４３を介してアドレス線路Ａｉを形成する。このアドレス線路Ａｉは図示しないほかのアドレス線路と共に、入力アドレスのコードを検査するためコードチェッカ３９に接続されている。これにより、印加されたアドレスが間違っているか否かを識別することができる。このアドレス線路Ａｉから非反転線路４０とインバータ４１により反転された線路４２が分岐する。これらの線路は再び公知のように分岐し、行デコーダないしは列コーダ１１、１２のゲートまで延在する。非反転線路４０とインバータ４１への線路は、（点状の）欠陥がこれら線路に共通に影響を及ぼさないような大きな間隔で相互に保持される。これにより２つの線路はデコーダ３９への線路とは異なる電位をとることができ、少なくとも同じ電位となるようなことはない。ここで星状の分岐はあり得ない。すなわち、この２つの線路４０、４２はアドレス線路Ａｉの異なる箇所から間隔をおいて分岐する。
インバータ４１と４３、分岐された線路４０と４２の図示しないゲート並びにコートチェッカ３９は次のように構成されている。すなわち（例えば線路４０と４２の短絡の際に）これらの線路４０と４２に接続された図示しないすべてのゲートおよびコードチェッカ３９が、入力信号が高電位（Ｖｄｄ）または低電位（Ｖｓｓ）の電位に正確に等しくない場合、同じ論理レベルを識別するように構成されている。線路４０と４２に接続された図示しないゲート並びにコードチェッカ３９とインバータ４１と４３は例えば通常のスタティック回路技術で、コンプリメントＦＥＴトランジスタにより図１０に従って実現される（ＣＭＯＳ技術）。Ｐチャネル分岐部４５はこの技術では上側電位Ｖｄｄと出力側４８との間の電流を、該当する入力側（ここでは入力側４７だけが図示されている）が低電位（Ｖｓｓ）であるときに切り替える。Ｎチャネル分岐部４６はこれに対し、出力側４８と低電位（Ｖｓｓ）との間の電流を、該当する入力側（ここでは入力側４７として図示されている）が高電位Ｖｄｄであるときに導通する。
線路４０と４２に直接接続されているすべてのゲート、すなわち図示されていないゲートおよびコードチェッカのゲートが例えば、ただ１つの経路だけが出力側４８から低電位ＶｓｓへのＮチャネル分岐４６で存在し、この経路がトランジスタの大きさにより、出力側４８の高電位Ｖｄｄからの放電の際には、出力側４８の低電位Ｖｓｓからの充電の際よりも多くの電流が正確に１つの任意の経路によりＰチャネル分岐４５で別の入力条件４７で流れるように構成されていれば、インバータ４１と４３に対して次の条件が当てはまらなければならない。すなわち、Ｐチャネル分岐４５のトランジスタが出力側４８の低電位からの充電の開始時に、Ｎチャネル分岐４６のトランジスタが高電位Ｖｄｄからの出力側４８の放電開始時のときよりも多くの電流を送出するという条件が当てはまらなければならない。この条件はすべてのインバータ４１と４２に対してすべてのアドレスビットＡｉで同じように実現されるものであり、これは線路４０と４２ならびにコードチェッカの図示しないすべてのゲートに対してもすべてのアドレスビットＡｉで同じような構成規則が適用されなければならない。
図６に図示した構成によって、点状欠陥により一般的にただ１つの線路だけが断線するか、または前述のように短絡することが保証される。したがってこのエラーによっては、２つ以上のワード線路がアクティブになるか、または１つもアクティブにならない。このことも１ out of ｐチェッカ１７、１７’によって識別することができる。
図７に図示した構成によって、線路間の短絡をさらに確実に識別することができる。２つのインバータ４１、４３は電流センサ４４と接続されている。反転線路４２と非反転線路４０との間に短絡が発生すると、電流センサ４４はインバータ４１、４３による電流消費の上昇を検出する。というのはこれらのインバータは出力側で相互に反対に動作するからである。この上昇した電流値を検出することによってエラー通報が発令される。電流センサは上側電位（Ｖｄｄ）または下側電位（Ｖｓｓ）に配属することができる。
図８には別の択一的幾何構成が示されている。ここではインバータ４１がアドレス線路Ａｉに接続されている。すなわち、非反転線路４０の複数の分岐と反転線路４２の複数の分岐間に接続されている。ここでは反転線路４２も非反転線路４０も相互に間隔をおいて配置されており、それぞれアドレス線路Ａｉからの固有の分岐点を有する。アドレス線路も同様に相互に間隔をおいている。線路４０と４２に接続された図示しないゲートおよびコードチェッカ３９の直接接続されたゲートと、インバータ４１および４３とは、すべてのアドレス線路Ａｉに対して構成されている。これは図６の回路で説明したのと同じである。制限された大きさの個々の欠陥を前提とすれば、この幾何的規則を保持する際には１つのワード線路／列線路（そのアドレスは正確に１ビットだけ所望のアドレスから異なる）が付加的にアクティブになるか、またはまったくワード線路／列線路がアクティブにならない。両者の場合とも１ out of ｎチェッカ１７、１７’ないし１ out of ｐチェッカ１８により識別される。アドレス的に相互に並んだワード線路／列線路だけがアクティブになることができるから、１ out of ｎチェッカの代わりに簡単な隣接チェッカを使用することもできる。これは冒頭に述べた従来の技術「Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｎｇ  Ｃｏｄｅｓ」に記載されたのと同じである。ワード線路または予充電線路の断線は一緒に識別される。隣接チェッカは１ out of ｎチェッカよりも回路技術的コストが少ないだけでなく、パワーオンテストに対する検査コストも明らかに少ない。パワーオンテストでは最初にエラーのない状態が証明されなければならない。
図９には、電流センサ４４を有する図７と同様の相応する回路が示されている。
既述の自己検査装置は、パリティビットによる符号化の際に付加的に全体コストして約１５％のチップ面積を必要とするだけである。そのうち符号化（８ビットデータ語と１つのパリティビット）には１ out of ｎチェッカに対して、２５６行、１２８列の４ｋバイトＲＡＭ（＋１６列パリティビット、＋８列チェッカ−ＲＯＭ）の場合に１２．５％が割り当てられ、行−面積比ＲＡＭ：ＲＯＭ＝１０では付加的に約０．６％である。
さらに検査ハードウェアと制御部に付加的に約１％、そして列チェッカ、行−ＲＯＭ、付加的ハードウェアおよび制御部に対するコストは全部で約０．８％である。したがって、２つのコードビットの使用によりすでに２５％の付加コストがかかることとなり、その際のエラーカバー率は本発明の手段を付加的に有しなければ格段に悪化することとなる。
さらに前述の自己検査装置はもちろん別の記憶装置、例えば書き込み／読出しメモリ（ＲＡＭ）および読出し専用メモリ（ＲＯＭ，ＥＰＲＯＭ等）にも使用することができる。さらにこの自己検査装置はデコーダだけにも使用することができる。
【図１】
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【図８】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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