(57)【特許請求の範囲】
【請求項１】
ＣＡＳレーテンシを示す情報を受けて、前記情報に該当するＣＡＳレーテンシ信号を発生する手段と、
外部クロック信号に同期されたパルス信号を発生する手段と、
前記ＣＡＳレーテンシ信号及び書き込み活性化信号に応じて、前記パルス信号に同期した第１及び第２制御信号を発生する手段と、
外部アドレス信号を受けて、前記第１制御信号に応じて、前記アドレス信号に対応するビットラインを選択するための列選択信号を発生し、次のクロック信号に同期した前記第２制御信号によって前記列選択信号を非活性化させる手段とを含み、
読み出し動作の間に、前記ＣＡＳレーテンシに対応する値が少なくとも３以上である時、前記第１制御信号によって発生された列選択信号は、前記ＣＡＳレーテンシに対応する値が２である時、前記第１制御信号によって発生された列選択信号の割に相対的に遅く活性化されることを特徴とする同期型メモリ装置。
【請求項２】
前記同期型メモリ装置は、同期型ダイナミックランダムアクセスメモリであることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項３】
ＣＡＳレーテンシを示す情報を受けて、前記情報に該当するＣＡＳレーテンシ信号を発生する手段と、
外部クロック信号に同期したパルス信号を発生する手段と、
前記ＣＡＳレーテンシ信号及び書き込み活性化信号に応じて、前記パルス信号に同期した第１及び第２制御信号を発生する手段と、
外部アドレス信号を受けて、前記第１制御信号に応じて、前記アドレス信号に対応するビットラインを選択するための列選択信号を発生し、次のクロック信号に同期した前記第２制御信号によって前記列選択信号を非活性化させる手段を含み、
前記ＣＡＳレーテンシに対応する値が少なくとも３以上である時、前記第１制御信号によって発生された列選択信号は、前記ＣＡＳレーテンシに対応する値が２である時、前記第１制御信号によって発生された列選択信号の割に相対的に遅く活性化されることを特徴とする同期型メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは読み出し動作の間に、ＣＡＳレーテンシ「ＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）  ｌａｔｅｎｃｙ」の値によって、列選択信号の活性化／非活性化時点が制御できる同期型メモリ装置に関するものである。
【０００２】
【従来の技術】
最近、半導体メモリ装置は、大きいバンド幅（ｈｉｇｈ  ｂａｎｄｗｉｄｔｈ）で動作するように要求されている。言い換えると同一のデータ幅を有する場合、高い動作周波数で半導体メモリ装置が動作することを必要とする。そのような要求を満足させるための半導体メモリ装置のうち、外部クロック信号（ｅｘｔｅｒｎａｌ  ｃｌｏｃｋ  ｓｉｇｎａｌ）に同期して動作する半導体メモリ装置である同期型メモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）（例えば、同期型ＤＲＡＭ）が提案されてきた。
【０００３】
同期型ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下ＳＤＲＡＭと称する）装置は、読み出し命令（ｒｅａｄ  ｃｏｍｍａｎｄ）がＤＲＡＭ装置に提供された後、データを取る（ｆｅｔｃｈ）まで、クロックサイクルの数を示すＣＡＳレーテンシ（ＣＡＳ  ｌａｔｅｎｃｙ：以下ＣＬと称する）機能を有する。例えば、ＣＡＳレーテンシＣＬに対応する値が２（ＣＬ２）であると、読み出し命令が提供されたクロックサイクル以後、２番目のクロックサイクルでデータを取ることができることを意味する。そして、ＣＡＳレーテンシＣＬに対応する値が３（ＣＬ３）であると、読み出し命令が提供されたサイクル以後、３番目のクロックサイクルでデータを取ることができることを意味する。
【０００４】
一般的に、半導体メモリ装置に提供される列デコーダ回路（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）は外部からアドレス信号を受けてメモリセルアレー（図４参照）の列を選択するための列選択信号（ｃｏｌｕｍｎ  ｓｅｌｅｃｔｉｎｇ  ｓｉｇｎａｌ：以下ＣＳＬと称する）を発生する。図１（ａ）及び図１（ｂ）は、従来技術による列デコーダ回路及びそれを制御するための回路を示す回路図である。図２は、従来技術によるパルス信号ＰＣＬＫ、制御信号
ＣＳＬＥＢ及びＣＳＬＤ、そして列選択信号ＣＳＬの動作タイミングを示す図面である。
【０００５】
図１（ａ）に図示された列デコーダ回路１０は、列プリデコーダ回路（図４の１３０参照）からのプレディコーディングされたアドレス信号ＤＣＡと制御信号−ＣＳＬＥＢ及びＣＳＬＤに応じて列選択信号ＣＳＬを発生する。そして、制御回路２０は、外部クロック信号ＣＬＫの上昇エッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）に同期したパルス信号ＰＣＬＫを受けて制御信号−ＣＳＬＥＢ及びＣＳＬＤを発生する。
【０００６】
図２に図示されたように、従来技術の列デコーダ回路及びその制御回路によって発生された列選択信号（例えば、ＣＳＬ２）は、第２クロックサイクルｃｋ２に同期したパルス信号ＰＣＬＫが制御回路２０に印加され、所定時間が経過した後、発生したアクティブローパルス（ａｃｔｉｖｅ  ｌｏｗ  ｐｕｌｓｅ）の制御信号ＣＳＬＥによって活性化される。そして活性化された列選択信号ＣＳＬは、読み出し命令（Ｒｅａｄ  ｃｏｍｍａｎｄ）が印加されるクロックサイクル（例えば、ｃｋ２）の次のクロックサイクルｃｋ３に同期したパルス信号ＰＣＬＫに同期した制御信号ＣＳＬＤによって非活性化される。
【０００７】
図３は、ＣＡＳレーテンシＣＬに対応する値が３である時、従来技術の列選択信号ＣＳＬ及びパルス信号ＰＣＬＫ、ＦＲＰ、そしてＣＬＫＤＱの動作タイミングを示す図面である。図３を参照すると、参照符号ＣＳＬは、外部から印加されるアドレス信号に対応する列を選択するための信号であり、参照符号ＦＲＰは読み出し命令（ＣＭＤ：Ｒｅａｄ）が入力（第１クロックサイクル：ｃｋ１）された後、１番目クロックサイクル（第２クロックサイクル：ｃｋ２）に同期した信号として、データラインＤＩ０を通してビットライン感知増幅器（図４の１５０参照）から提供されたデータをラッチするための信号である。そして参照符号ＣＬＫＤＱは、読み出し命令が入力された後、２番目サイクルＣＬＫ３に同期した信号として、データラインＤ０を通して入出力感知増幅器（図４の２１０参照）から提供されたデータをデータ出力バッファ２２０がラッチするための信号である。
【０００８】
参照図面、図１（ａ）及びず１（ｂ）を参照すると、列選択信号ＣＳＬは、前述されたＣＡＳレーテンシＣＬの値と書き込み／読み出し動作に関係なく、外部クロック信号ＣＬＫに同期したパルス信号ＰＣＬＫが印加され、所定時間が経過した後、発生した制御信号ＣＳＬＥＢ及びＣＳＬＤによって活性化／非活性化時点が決定される。
【０００９】
しかし、ＣＡＳレーテンシＣＬ及び書き込み／読み出し動作に関係なく、パルス信号ＰＣＬＫによって列選択信号ＣＳＬを発生し、ＣＡＳレーテンシＣＬに対応する値が３（又、それより大きい値）である場合、図３に図示されるように、信号ＦＲＰによってラッチ（入出力感知増幅器、又は他のラッチ手段）されるデータは、１番目クロックサイクルｃｋ１に対応するデータＤ１であることにもかかわらず、２番目クロックサイクルｃｋ２に対応するデータＤ２がラッチされる。
【００１０】
言い換えて、信号ＦＲＰが活性化される間に、１番目クロックＣＬＫ１に対応するデータＤ１がラッチ（入出力感知増幅器、又は他のラッチ手段）されるだけではなく、２番目クロックサイクルｃｋ２に対応するデータＤ２もなおラッチされる。結局、信号ＣＬＫＤＱによって、データ出力バッファ（図４参照）にラッチされるデータは、図３に図示されたように、２番目クロックサイクルｃｋ２に対応する無効データ（ｉｎｖａｌｉｄ  ｄａｔａ）がラッチされて、データ失敗（ｄａｔａ  ｆａｉｌ）が誘発されることができる。ＣＡＳレーテンシＣＬの値が３（又は、それより大きい定数）である時、データ失敗が発生する原因は、データＤ２が時間Ｔ１ほど早く伝達されるためである。
【００１１】
これを改善するため、第一に、ＣＡＳレーテンシＣＬの値が３である時、信号ＦＲＰの活性化時点を早くすることによって、前述の問題点が改善できるが、不幸にも信号ＦＲＰの時点は、外部クロックサイクルＣＬＫに制御されるため、それ以上早くすることができない。第二に、ＣＡＳレーテンシＣＬの値が３である時、列選択信号ＣＳＬが遅く活性化されるように信号ＣＳＬを制御する場合、前述した問題点は改善することができる。しかし列選択信号ＣＳＬの時点が遅くなる場合、ＣＡＳレーテンシＣＬに対応する値が２である時、高速動作を保障できなくなる。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、読み出し動作の間に、ＣＡＳレーテンシ（ＣＡＳ  ｌａｔｅｎｃｙ）に対応する値によって、列選択信号の活性化／非活性化時点が制御される同期型メモリ装置を提供することである。
【００１３】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、ＣＡＳレーテンシを示す情報を受けて、情報に該当するＣＡＳレーテンシ信号を発生する手段と、外部クロック信号に同期したパルス信号を発生する手段と、ＣＡＳレーテンシ信号及び書き込み活性化信号に応じて、パルス信号に同期した第１及び第２制御信号を発生する手段と、外部アドレス信号を受けて、第１制御信号に応じてアドレス信号に対応するビットラインを選択するための列選択信号が非活性化させる手段とを含み、読み出し動作の間に、ＣＡＳレーテンシに対応する値が少なくとも３以上である時、第１制御信号によって発生された列選択信号は、ＣＡＳレーテンシに対応する値が２である時、第１制御信号によって発生された列選択信号の割に相対的に遅く活性化される。
【００１４】
この望ましい態様において、同期型メモリ装置は、同期型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。
【００１５】
本発明の他の特徴によると、ＣＡＳレーテンシを示す情報を受け入れて、情報に該当するＣＡＳレーテンシ信号を発生する手段と、外部クロック信号に同期したパルス信号を発生する手段と、ＣＡＳレーテンシ信号及び書き込み活性化信号に応じて、パルス信号に同期した第１及び第２制御信号を発生する手段と、外部アドレス信号を受け入れて、第１制御信号に応じて、アドレス信号に対応するビットラインを選択するための列選択信号を発生し、次のクロック信号に同期した第２制御信号によって列選択信号を活性化させる手段を含み、ＣＡＳレーテンシに対応する値が少なくとも３以上である時、第１制御信号によって発生された列選択信号は、ＣＡＳレーテンシに対応する値が２である時、第１制御信号によって発生された列選択信号の割に相対的に遅く活性化される。
【００１６】
このような装置によって、列選択信号の活性化／非活性化時点を制御するための信号の遅延時間が読み出し動作の間にＣＡＳレーテンシの値の違いによって制御される。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図４乃至図９に基づいて詳細に説明する。
【００１８】
図６を参照すると、本発明の新規の同期型メモリ装置は、ＣＳＬ制御回路２００を提供し、ＣＳＬ制御回路２００は、読み出し動作の間にＣＡＳレーテンシＣＬの値によって列選択信号ＣＳＬの活性化／非活性化時点を制御するための制御信号−ＣＳＬＥ及びＣＳＬＤを発生する。制御信号−ＣＳＬＥ及びＣＳＬＤはＣＡＳレーテンシＣＬの値が２である時よりＣＡＳレーテンシＣＬの値が３（又は、それより大きい定数）である時、さらに遅く活性化され、その結果列選択信号ＣＳＬも、より遅く活性化／非活性化される。
【００１９】
このように、読み出し動作の間にＣＡＳレーテンシＣＬの値によって列選択信号ＣＳＬの活性化／非活性化時点を別に制御することによって、ＣＡＳレーテンシＣＬの値が３（又は、それより大きい定数）である場合、ＣＬ２と同一のタイミングを有する内部パルス信号ＦＲＰによってデータ出力バッファ２２０に無効データ（ｉｎｖａｌｉｄ  ｄａｔａ）がラッチされることを防止できる。
【００２０】
図４を参照すると、本発明の望ましい実施形態による同期型メモリ装置の構成を示すブロック図が図示されている。本発明の同期型メモリ装置、特にＳＤＲＡＭ装置は、メモリセルアレー１００、モードレジスタセット回路（Ｍｏｄｅ  Ｒｅｓｉｓｔｅｒ  Ｓｅｔ：ＭＲＳ）１１０とを含む。ＤＲＡＭ装置のメモリセルアレー１００は、この分野の通常的な知識を持っている者にはよく知られているため、それに対する説明は、ここで省略する。
【００２１】
モードレジストセット回路１１０は、ＳＤＲＡＭのいろいろの動作モードを制御するためのデータを貯蔵し、ＣＡＳレーテンシ（−ＣＡＳ  ｌａｔｅｎｃｙ）、アドレシングモード（ａｄｄｒｅｓｓｉｎｇ  ｍｏｄｅ）、バースト長（ｂｕｒｓｔ  ｌｅｎｇｔｈ）、テストモード（ｔｅｓｔ  ｍｏｄｅ）、そしていろいろの特定オプション（ｖａｒｉｏｕｓ  ｓｐｅｃｉｆｉｃ  ｏｐｔｉｏｎｓ）をプログラミングする。モードレジスタセット回路の初期値は、定義されないし、その故ＳＤＲＡＭを動作させるため、パワーアップした後、モードレジスタセット回路１１０は、プログラミングされなければならない。
【００２２】
ＣＡＳレーテンシＣＬを示す信号ＣＬｘ、又はＣＬｙ（ｘ＝１、２であり、ｙ＝３、４…、等）のレベルは、信号−ＲＡＳ、−ＣＡＳ、そして−ＷＥが全部低レベル（ｌｏｗ  ｌｅｖｅｌ）である時、ＣＡＳレーテンシＣＬを示す情報によって設定される。例えば、ＣＡＳレーテンシＣＬに対応する値が１である時、単にＣＡＳレーテンシ信号ＣＬ１が高レベルであり、余りのＣＡＳレーテンシの値に対応する信号は全部低レベルで維持される。
【００２３】
本発明のＳＤＲＡＭ装置は、列アドレスバッファ回路１２０、列デコーダ回路１３０、列メインデコーダ回路１４０、ビットライン感知増幅器及び入出力ゲート回路１５０、書き込み活性化バッファ１６０、第１乃至第３パルス発生回路１７０、１８０、１９０、ＣＳＬ制御回路２００、入出力感知増幅器回路２１０及びデータ出力バッファ回路２２０とを含む。
【００２４】
列プリデコーダ回路１３０は、列アドレスバッファ回路１２０からの列アドレス信号ＣＡを受けてプリデコーディングされた列アドレス信号ＤＣＡを発生する。そして、列メインデコーダ回路１４０は、列プリデコーダ回路１３０から信号ＤＣＡを提供され、ＣＳＬ制御回路２００から提供される制御信号−ＣＳＬＥ及びＣＳＬＤによって制御され、アドレス信号（Ａｄｄｒｅｓｓ）に対応する列選択信号ＣＳＬを発生する。
【００２５】
第１パルス発生回路１７０は、外部クロック信号ＣＬＫを受けて、信号ＣＬＫの上昇エッジに同期した第１内部パルス信号ＰＣＬＫを発生し、第３パルス発生回路１９０もなお信号ＣＬＫに同期した第２内部パルス信号ＣＬＫＤＱを発生する。ここで、第１及び第３パルス発生回路１７０、そして１９０によって発生された内部パルス信号ＰＣＬＫ及びＣＬＫＤＱは、自動的にそれらのパルス幅が決まるオートパルスである。
【００２６】
第２パルス発生回路１８０は、読み出し動作の間に第１内部パルス信号ＰＣＬＫに同期した第３内部パルス信号ＦＲＰを発生するが、ＣＡＳレーテンシＣＬｙの値が少なくとも３以上である時、発生するパルス信号である。信号ＰＣＬＫ、ＦＲＰ及びＣＬＫＤＱのタイミングは、図９に図示された如くである。回路１７０、１８０そして１９０は、この分野で通常的に使用される回路として、この分野の通常的な知識を持っている者によって容易に具現できるため、ここで具体的な回路は、図面で添付しなかった。
【００２７】
書き込み活性化バッファ回路１６０は、書き込み活性化信号−ＷＥを受けて、書き込み活性化信号−ＷＥが書き込み動作を示す場合、即ち低レベルで印加される場合、第１内部パルス信号ＰＣＬＫに同期した高レベルのパルス信号ＰＷＲを発生する。反面、回路１６０は、書き込み活性化信号−ＷＥが読み出し動作を示す場合、即ち高レベルで印加される場合、第１内部パルス信号ＰＣＬＫに同期した低レベルのパルス信号ＰＷＲを発生する。
【００２８】
ＣＳＬ制御回路２００は、パルス信号ＰＷＲ、第１内部パルス信号ＰＣＬＫ及びＣＡＳレーテンシの値ＣＬｙを受けて、列メインデコーダ回路１４０から発生された列選択信号ＣＳＬの活性化／非活性化時点を制御するための制御信号−ＣＳＬＥ及びＣＳＬＤを発生する。ＣＳＬ制御回路２００は、ＣＡＳレーテンシＣＬの値が少なくとも３つのクロックサイクルで設定される時、第１制御信号−ＣＳＬＥに制御された列選択信号ＣＳＬの活性化時点が、ＣＡＳレーテンシＣＬの値が２つのクロックサイクルで設定される時、第１制御信号ＣＳＬＥに同期した列選択信号ＣＳＬの活性化時点より遅いように第１及び第２制御信号ＣＳＬＥ及びＣＳＬＤを制御する。これに対する詳細な説明は、以後説明される。
【００２９】
図５は、本発明の望ましい実施形態による書き込み活性化バッファ回路を示す回路図であり、図６は、本発明によるＣＳＬ制御回路を示す回路図であり、図７は、列メインデコーダ回路を示す回路図である。図８は、ＣＡＳレーテンシＣＬの値が、各々２と３である時、本発明による列選択信号の動作波形を示す図面であり、図９は、本発明の望ましい実施形態による同期型メモリ装置の動作タイミングを示す図面である。以下、図５乃至図９に基づいて、本発明の回路及びその動作が説明される。
【００３０】
再び、図５を参照すると、書き込み活性化バッファ回路１６０は、通常、使用される差動増幅器（ｄｉｆｆｅｒｅｎｔｉａｌ  ａｍｐｌｉｆｉｅｒ）を利用した比較回路１６２、３つのインバータＩＶ１−ＩＶ３、２つの伝達ゲートＴＧ１及びＴＧ２、そして１対のインバータＩＶ４及びＩＶ５と、ＩＶ６及びＩＶ７からなるラッチ回路１６４及び１６６とを含む。書き込み活性化信号−ＷＥが書き込み動作を示す時、即ち基準電圧ＶＲＥＦより低いレベル（例えば、接地電位）である時、ノードＡは、高レベルになる。これと反対に書き込み活性化信号−ＷＥが読み出し動作を示す時、即ち書き込み電圧ＶＲＥＦより高いレベル（例えば、電源電圧）である時、ノードＡは、低レベルになる。
【００３１】
続いて、第１内部パルス信号ＰＣＬＫが低レベルである時、ノードＡの電位は、伝達ゲートＴＧ１を通して第１ラッチ回路１６４にラッチされる。この時、伝達ゲートＴＧ２が非導電されているため、第１ラッチ回路１６４にラッチされた電位は、第２ラッチ回路１６６に伝達されない。これと反対に、第１内部パルス信号ＰＣＬＫが高レベルである時、第１ラッチ回路１６４にラッチされた電位は、伝達ゲートＴＧ２を通して第２ラッチ回路１６６にラッチされる。即ち、書き込み／読み出しパルス信号ＰＷＲが発生される。前述ように、書き込み動作の間に、信号ＰＷＲは、高レベルになり、読み出し動作の間に信号ＰＷＲは、低レベルになる。
【００３２】
再び、図６を参照すると、本発明の望ましい実施形態によるＣＳＬ制御回路２００は、第１内部パルス信号ＰＣＬＫ、書き込み／読み出しパルス信号ＰＷＲ及びＣＡＳレーテンシの値ＣＬｙを受けて、列選択信号ＣＳＬの活性化／非活性化時点を制御するための第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを発生する。回路２００は、第１乃至第３遅延部２０１−２０３、３つのインバータＩＶ１２−ＩＶ１４、４つのＮＡＮＤゲートＧ１−Ｇ４とを含む。
【００３３】
第１遅延部２０１は、直列に接続された４つのインバータＩＶ８−ＩＶ１１で構成され、第１内部パルス信号ＰＣＬＫを受けて遅延されたパルス信号ＰＣＬＫＤを出力する。ＣＡＳレーテンシ信号の値ＣＬｙが１入力端子で印加されるＮＡＮＤゲートＧ１は、他端子でインバータＩＶ１２を通して反転された書き込み／読み出しパルス信号ＰＷＲを受ける。
【００３４】
もし、信号ＰＷＲが読み出し動作を示し、ＣＡＳレーテンシの値ＣＬｙが少なくとも３以上である時、即ち高レベルである時、ＮＡＮＤゲートＧ１は、低レベルの第１経路選択信号ＰＣＳ１を出力する。従って、信号ＰＣＬＫＤ及びＰＣＳ１を受けたＮＡＮＤゲートＧ２の出力は、第１経路選択信号ＰＣＳ１のレベルによって決定される。即ち、第１経路選択信号ＰＣＳ１が低レベルである時、ＮＡＮＤゲートＧ２の出力は、遅延されたパルス信号ＰＣＬＫＤのレベルに関係なしに一定レベル（例えば、高レベル）で維持される。
【００３５】
反面、第１経路選択信号ＰＣＳ１が高レベルである時、即ち信号ＰＷＲが読み出し動作を示し、ＣＡＳレーテンシの値ＣＬｙが低レベルＣＬｘ＝２である時、ＮＡＮＤゲートＧ２の出力は、遅延されたパルス信号ＰＣＬＫＤのレベルによって決定される。
【００３６】
そして、ＮＡＮＤゲートＧ３は、信号ＰＷＲが読み出し動作を示し、信号ＣＬｙが少なくとも３以上である時、即ち高レベルである時、インバータＩＶ３及びＩＶ４を通して遅延されたパルス信号ＰＣＬＫＤによって変わる第２経路選択信号ＰＣＳ２を出力する。反面、第２経路選択信号ＰＣＳ２は、信号ＰＷＲが読み出し動作を示し、信号ＣＬｙが２以上である時、即ち低レベルである時、遅延されたパルス信号ＰＣＬＫＤに関係なしに一定レベルで維持される。
【００３７】
この時、１入力端子にＮＡＮＤゲートＧ２の出力が印加されるＮＡＮＤゲートＧ４の出力は、他の入力端子で印加される第２経路選択信号ＰＣＳ２のレベルに制御される。
【００３８】
言い換えると、信号ＰＷＲが読み出し動作を示し、ＣＡＳレーテンシの値ＣＬｙが少なくとも３以上である時、即ち高レベルである時、ＮＡＮＤゲートＧ２の出力は、低レベルの第１経路選択信号ＰＣＳ１によって一定レベル（例えば、高レベル）で維持される。反面、ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩＶ１４を通して遅延されたパルス信号ＰＣＬＤによって変わる第２経路選択信号ＰＣＳ２を出力する。従って、ＮＡＮＤゲートＧ４は、第２経路選択信号ＰＣＳ２、即ちＮＡＮＤゲートＧ２を通して遅延された時間の割に相対的に長い遅延時間を有する第１内部パルス信号ＰＣＬＫによって第２及び第３遅延部２０２、２０３を通して各々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを出力する。
【００３９】
これによって、図７の列メインデコーダ１４０は、図８に図示されるように、ＣＬ３である時、読み出し命令が入力される１番目クロックサイクルＣＬＫ１の間に印加されるアドレス信号に対応する列選択信号ＣＳＬ１を発生する。列選択信号ＣＳＬ１によって選択された列に対応するデータＤＩ０１は、第２パルス発生回路１８０からの第２内部パルス信号ＦＲＰによって、入出力感知増幅器回路（図面には図示されなかたが、他のラッチ手段）２１０にラッチされる。結局、図９で分かるように、読み出し動作の間にＣＡＳレーテンシの値が３（又は、それより大きい定数）である時、２番目クロックサイクルＣＬＫ２に対応するデータＤＩ０２が１番目クロックサイクルＣＬＫ１に対応する信号ＦＲＰによってラッチされないことが分かる。
【００４０】
そして、信号ＰＷＲが読み出し動作を示し、信号ＣＬｙが２である時、即ち低レベルである時、ＮＡＮＤゲートＧ３は、インバータＩＶ１３及びＩＶ１４を通して一定レベルの第２経路選択信号ＰＣＳ２を出力する。反面、ＮＡＮＤゲートＧ２の出力は、高レベルの第１経路選択信号ＰＣＳ１によって遅延されたパルス信号ＰＣＬＤによって変わる。というわけで、ＮＡＮＤゲートＧ４は、ＮＡＮＤゲートＧ３及びインバータＩＶ１３及びＩＶ１４によって、遅延された時間の割に相対的に短い遅延時間を有する第１内部パルス信号ＰＣＬＫによって第２及び第３遅延部２０２、２０３を通して各々第１制御信号−ＣＳＬＥ及び第２制御信号ＣＳＬＤを出力する。
【００４１】
結局、図８で分かるように、読み出し動作の間にＣＡＳレーテンシの値が２である時、発生される列選択信号の活性化／非活性化時点は、ＣＡＳレーテンシの値が３（又は、それより大きい定数）である時、発生される列選択信号の活性化／非活性化時点より時間Ｔ３ほど早いということが分かる。反対に、読み出し動作の間にＣＡＳレーテンシの値が３（又は、それより大きい定数）である時、発生される列選択信号の活性化／非活性化時点は、ＣＡＳレーテンシの値が２である時、発生される列選択信号の活性化／非活性化時点より時間Ｔ２ほど遅いということが分かる。
【００４２】
【発明の効果】
読み出し動作の間にＣＡＳレーテンシの値によって列選択信号の活性化／非活性化時点を制御するための信号の遅延時間を別に具現することよって、ＣＡＳレーテンシの値ＣＬが少なくとも３以上である時、発生されるデータ失敗が防止できる。付け加えて、ＣＬ２である時列選択信号を制御する信号の遅延時間をＣＬ３の割に相対的に早くすることによって、同期型メモリ装置の高速動作が保障できる。
【図面の簡単な説明】
【図１】  従来技術による列デコーダ回路及びそれを制御するための回路を示す回路図である。
【図２】  従来技術によるパルス信号ＰＣＬＫ、制御信号ＣＳＬＥＢ及びＣＳＬＤ、そして列選択信号ＣＳＬの動作タイミングを示す図面である。
【図３】  ＣＡＳレーテンシＣＬに対応する値が３である時、従来技術の列選択信号ＣＳＬと、パルス信号ＰＣＬＫ、ＦＲＰ及びＣＬＫＤＱの動作タイミングを示す図面である。
【図４】  本発明の望ましい実施形態による同期型メモリ装置の構成を示すブロック図である。
【図５】  本発明の望ましい実施形態による書き込み活性化バッファ回路を示す回路図である。
【図６】  本発明によるＣＳＬ制御回路を示す回路図である。
【図７】  図４の列メインデコーダ回路を示す回路図である。
【図８】  ＣＡＳレーテンシＣＬの値が各々２と３である時、本発明による列選択信号の動作波形を示す図面である。
【図９】  本発明の望ましい実施形態による同期型メモリ装置の動作タイミング図である。
【符号の説明】
１００：メモリセルアレー
１１０：モードレジスタセット回路
１２０：アドレスバッファ回路
１３０：列プリデコーダ回路
１４０：列メインデコーダ回路
１５０：ビットライン感知増幅器及び入出力ゲート回路
１６０：書き込み活性化バッファ回路
１７０、１８０、１９０：パルス発生回路
２００：ＣＳＬ制御回路
２１０：入出力感知増幅器回路
２２０：データ出力バッファ回路
【図１】
0003803203.tif 000002
【図２】
0003803203.tif 000003
【図３】
0003803203.tif 000004
【図４】
0003803203.tif 000005
【図５】
0003803203.tif 000006
【図６】
0003803203.tif 000007
【図７】
0003803203.tif 000008
【図８】
0003803203.tif 000009
【図９】
0003803203.tif 000010