(57)【特許請求の範囲】
【請求項１】
半導体基板にメモリセルのソースに電圧を供給する不純物拡散層のソースビットラインとドレインに電圧を供給する不純物拡散層のドレインビットラインが並列に交互に配置され、隣接するソースビットラインとドレインビットライン間の半導体基板上にトンネル酸化膜を介してメモリセルごとに分離された浮遊ゲートをもち、浮遊ゲート上には絶縁膜を介して制御ゲートが形成されているメモリセルがマトリクス状に配置されたメモリマトリクスを含む不揮発性半導体記憶装置において、
両ビットラインはビットライン方向のｍ（正の整数）個のメモリセル毎に分割されており、分割された各ビットラインはブロック選択トランジスタを介してメタルビットラインに接続されて、両ビットラインへの電圧供給がブロック選択トランジスタを通して行なわれるようになっており、
前記ブロック選択トランジスタは、ｍ×ｎ（正の偶数）個のメモリセルで１ブロックを構成するようにそのブロック内の全てのビットラインを同時に選択するように制御され、
１つのブロック内でビットラインと直交する方向に並ぶ制御ゲートは共通の制御ゲートラインに接続されており、
メモリセルの消去時には、選択された１個のビットラインに正電圧が印加され、すべての制御ゲートに負電圧が印加されて、ビットライン単位の消去がなされることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板にメモリセルのソースに電圧を供給する不純物拡散層のソースビットラインとドレインに電圧を供給する不純物拡散層のドレインビットラインが並列に交互に配置され、隣接するソースビットラインとドレインビットライン間の半導体基板上にトンネル酸化膜を介してメモリセルごとに分離された浮遊ゲートをもち、浮遊ゲート上には絶縁膜を介して制御ゲートが形成されているメモリセルがマトリクス状に配置されたメモリマトリクスを含む不揮発性半導体記憶装置において、
両ビットラインはビットライン方向のｍ（正の整数）個のメモリセル毎に分割されており、分割された各ビットラインはブロック選択トランジスタを介してメタルビットラインに接続されて、両ビットラインへの電圧供給がブロック選択トランジスタを通して行なわれるようになっており、
前記ブロック選択トランジスタは、ｍ×ｎ（正の偶数）個のメモリセルで１ブロックを構成するようにそのブロック内の全てのビットラインを同時に選択するように制御され、
メモリセル構造がソース側とドレイン側で異なる非対称構造で、ビットラインに隣接する２メモリセルがビットラインに対して対称に配置されており、
ビットライン方向に並ぶメモリセルの制御ゲートはビットライン方向に並ぶ複数のブロックで共通の制御ゲートラインにそれぞれ接続されており、
メモリセルの消去時には、選択された１個のビットラインに正電圧が印加され、１個の制御ゲートラインに負電圧が印加されて、ビットライン単位の消去がなされることを特徴とする不揮発性半導体記憶装置。
【請求項３】
消去時の制御ゲート電圧は、トンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設定される請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板にメモリセルのソースに電圧を供給する不純物拡散層のソースビットラインとドレインに電圧を供給する不純物拡散層のドレインビットラインが並列に交互に配置され、隣接するソースビットラインとドレインビットライン間の半導体基板上にトンネル酸化膜を介してメモリセルごとに分離された浮遊ゲートをもち、浮遊ゲート上には絶縁膜を介して制御ゲートが形成されているメモリセルがマトリクス状に配置されたメモリマトリクスを含む不揮発性半導体記憶装置において、
両ビットラインはビットライン方向のｍ（正の整数）個のメモリセル毎に分割されており、分割された各ビットラインはブロック選択トランジスタを介してメタルビットラインに接続されて、両ビットラインへの電圧供給がブロック選択トランジスタを通して行なわれるようになっており、
前記ブロック選択トランジスタは、ｍ×ｎ（正の偶数）個のメモリセルで１ブロックを構成するようにそのブロック内の全てのビットラインを同時に選択するように制御され、
メモリセル構造がソース／ドレイン間のチャネルをメモリの記憶状態に関わらずオン／オフできる選択ゲートを有するスプリットゲート構造であり、
前記制御ゲートは１つのブロック内で共通のビットラインに接続されるメモリセルに共通に、ビットラインと平行に配置され、かつ当該１つのブロック内で全ての制御ゲートが接続されており、
メモリセルの消去時には、選択された１個のビットラインに正電圧が印加され、すべての制御ゲートに負電圧が印加されて、ビットライン単位の消去がなされることを特徴とする不揮発性半導体記憶装置。
【請求項５】
書込みは、消去のための電圧が印加される１本のドレインビットライン、制御ゲート及び選択ゲートに正電圧が印加されて浮遊ゲートに電子が注入されることにより行なわれ、書込みが行われるメモリセルの制御ゲートと電気的に接続された制御ゲートを有するメモリセルで、書込みが行われるメモリセルのドレインビットラインと電気的に接続されていないドレインビットラインとソースビットラインに、書込み時のドレイン電圧よりも小さな電圧が印加される請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートを有しかつ電気的に書込及び消去可能な不揮発性半導体記憶装置、特にフラッシュメモリに関するものである。
このような装置は、例えば電子手帳、電話機、音声認識・記憶装置、コンピュータ等、信号処理回路の記憶装置として用いられる。
【０００２】
【従来の技術】
フラッシュメモリは、１ビットが１個のトランジスタからなるため、１ビットが２個のトランジスタからなるＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)に比べ、集積度が向上する。このため、従来ＥＥＰＲＯＭが用いられていた製品は、ほとんどがフラッシュメモリに置き換えられる傾向にある。
【０００３】
図１は、従来のＮＯＲ型フラッシュメモリのメモリアレイ構成の一ブロックを表す回路図である。
複数の浮遊ゲート２がそれぞれ絶縁されて半導体基板上にトンネル酸化膜を介してマトリクス状に配置されている。浮遊ゲート２上には絶縁膜を介して制御ゲート４が形成されており、横方向に並ぶ制御ゲート４は共通の制御ゲートライン（ワードライン）ＣＧ１〜ＣＧｍ（ｍは正の整数）に接続され、さらにデコーダ回路（図示略）に接続されている。浮遊ゲート２下の半導体基板にはチャネル領域を挟んでソース６とドレイン８が形成されている。ソース６は共通のソースラインＳＬ１〜ＳＬｍに接続され、さらにブロック単位で共通のソースラインＳＬｊに接続されている。縦方向に並ぶドレイン８はそれぞれ共通のビットラインＢＬ１〜ＢＬｎに接続され、さらにブロック選択トランジスタＢＳｊを介して電位供給ライン（図示略）に接続されている。制御ゲートＣＧとビットラインＢＬは各ブロックでそれぞれ独立しているが、ソースラインＳＬはブッロク内で一つにまとめられている。
【０００４】
書込は、制御ゲートラインＣＧを介して制御ゲート４に正電圧を印加し、ビットラインＢＬを介してドレイン８に正電圧を印加することにより浮遊ゲート２に電子の注入を行なう。制御ゲートラインＣＧとビットラインＢＬによりメモリセルを１ビットだけ選択できる。
【０００５】
消去は、制御ゲートラインＣＧを介して制御ゲート２に負電圧を印加し、ソースラインＳＬを介してソース６に正電圧を印加することにより浮遊ゲート２から電子の引抜きを行なう。このメモリセルアレイの構成ではブロック内のすべてのソースラインＳＬがブッロクごとに一つにまとめられているため、ブロック単位の消去しかできない。
【０００６】
ＥＥＰＲＯＭは１ビット毎の消去及び書込が可能なのに対して、フラッシュメモリは１ビット毎の書込はできるが、消去は全ビット一括消去又はブロック単位の消去しかできない。そこで、小容量の書換えが必要な用途には、一つの半導体装置にフラッシュメモリとＥＥＰＲＯＭの両方を搭載する必要がある。
【０００７】
しかし、フラッシュメモリとＥＥＰＲＯＭでは製造プロセスが異なるため、一般には両メモリを同一チップに搭載するには製造工程の増加が必要となる。この問題を解決するために、フラッシュメモリの製造プロセスを用いてバイト毎消去可能なＥＥＰＲＯＭを作成する方法が提案されている（特開平８−２３６７３１号（従来例１）参照）。
【０００８】
従来例１は、浮遊ゲートと制御ゲートの２層構造からなるフラッシュ型のメモリセルを半導体基板上に形成してＥＥＰＲＯＭメモリアレイを形成し、さらにバイトセレクトトランジスタからなる補助バイト選択構造を備えている。そのバイトセレクトトランジスタの一方の電極ターミナルにはバイトを構成するマトリクスの行のセルのソースが共通接続され、他方の電極ターミナルにはソースに電圧を印加するソースバイアスラインが接続されている。バイトセレクトトランジスタによりマトリクスの行のセルを選択し、かつワードラインを選択することにより、バイト毎の消去を実現している。
【０００９】
また、フラッシュメモリでも消去単位を小さくする方法が提案されている（特開平９−３６２６６号（従来例２）参照）。
従来例２では、図１に示した従来のＮＯＲ型フラッシュメモリで、消去時に、選択する選択ワード線（制御ゲートライン）には比較的大きな絶対値の負電圧を印加し、選択しない非選択ワード線には比較的小さな正電圧を印加し、ソース線（ソースライン）ＳＬに中間的な正電圧を印加し、メモリアレイを構成するデータ線（ビットライン）Ｄ０〜Ｄｎのそれぞれとソース線ＳＬとの間に設けられ、かつ消去動作時、ソース線ＳＬの電位が接地電位ＶＳＳに戻されてから選択ワード線及び非選択ワード線の電位が通常の非選択レベルつまり接地電位ＶＳＳに戻るまでの間、選択的にオン状態とされる短絡ＭＯＳＦＥＴつまりデータ線ディスチャージ回路を追加し、浮遊ゲート電極２の電子をソース線ＳＬに引き抜いてワード線単位の消去を行なう。これにより、非選択ワード線に接続されたメモリセルの誤書込みという消去ディスターブの影響なしにワード線単位の消去を可能としている。
【００１０】
フラッシュメモリで消去単位を小さくする他の方法として、Yueh Y.Ma等により提案されたスプリットゲート型フラッシュメモリにおける消去方法がある(米国特許第５２８０４４６号（従来例３）参照）。図２に従来例３のメモリアレイ構成図を示す。
浮遊ゲート１０、制御ゲート１２、及び選択ゲート１４を有するスプリットゲート型のｍ×ｎ個のメモリセルＣ１１〜Ｃｍｎが、メモリブロック内ではソースビットラインＳＢＬ０１〜ＳＢＬｎ(ｎ＋１)及びドレインビットラインＤＢＬ１２〜ＤＢＬ(ｎ−１)ｎによって複数個が並列に接続され、またそれぞれのソース及びドレインを共有する形でマトリクス状にメモリアレイを形成している。ビットライン方向に並ぶメモリセルの制御ゲート１２はビットライン方向に並ぶ複数のメモリセルで共通の制御ゲートラインＣＧ１〜ＣＧｎに接続されており、さらにドレインビットラインＤＢＬを共有するメモリセルに接続された２本の制御ゲートラインＣＧはそれぞれ１本の制御ゲートラインＣＧ１２〜ＣＧ(ｎ−１)ｎにまとめられている。ビットラインと垂直方向に並ぶメモリセルＣの選択ゲート１４はワードラインとなる選択ゲートラインＳＧ１〜ＳＧｍに接続されている。
【００１１】
消去は、制御ゲートラインＣＧに負電圧、ドレインビットラインＤＢＬに正電圧、選択ゲート電圧に０Ｖを印加し、ソースビットラインＳＢＬをフローティング電位として、ドレインビットラインＤＢＬに電子を引き抜くことにより行なう。この場合の消去されるメモリセルは、選択されたドレインビットラインＤＢＬに隣接する２ｍ個である。
【００１２】
書込は、例えばメモリセルＣ１１を書き込む場合は、選択ゲートラインＳＧ１、制御ゲートラインＣＧ１２にそれぞれ正電圧、ソース／ドレイン間に５Ｖを印加するためにソースビットラインＳＢＬ０１＝０Ｖ、ドレインビットラインＤＢＬ１２＝５Ｖをそれぞれ印加する。メモリセルＣ１２への書込を防止するためにソースビットラインＳＢＬ２３＝５Ｖとする。また、他のビットラインは０Ｖ又はフローティング電位とする。この場合、他のビットラインにおけるメモリセルの制御ゲートラインＣＧは書込セルの制御ゲートラインＣＧと電気的に接続されていないので、他のビットラインにおけるメモリセルは誤書込みというゲートディスターブを受けない。
【００１３】
【発明が解決しようとする課題】
小容量の書換えが必要な用途に用いるためにフラッシュメモリとバイト毎消去可能なＥＥＰＲＯＭの両方を搭載した従来例１は、その要求を十分に満足する。しかし、従来例１は、図１に示した従来のフラッシュメモリのソースラインＳＬをバイト毎に分割し、さらに各ソースライン毎にバイトセレクトトランジスタを設けた構造と同じであるので、メモリセル面積が増大する。また、製品の仕様毎にバイト毎消去可能なＥＥＰＲＯＭ領域(ＥＥＰＲＯＭメモリアレイ面積)を変更する必要がある。
【００１４】
従来例２は、従来のフラッシュメモリの消去時における駆動条件（印加電圧条件）を変更するだけで、ワードライン（制御ゲートライン）単位の消去動作を可能とし、消去単位を小さくしている。しかし、ビットラインは読出速度向上のため選択トランジスタにより小ビット単位(例えば３２ビット)に分割されるのに対し、ワードラインはメモリセル面積の増大を抑えるために少なくともブロック単位の分割(例えば１０２４ビット＝１２８バイト)が最小となっている。また、ワードライン即ち制御ゲートには、正電圧と負電圧を印加する必要があるので、ワードラインを選択トランジスタによって分割するためには、選択トランジスタ形成領域にメモリ領域のウェルと電気的に分離されたウェル(例えば極性の異なるウェル、又は３層ウェル構造からなるトリプルウェル)が必要となり、選択トランジスタを形成するための面積が非常に大きくなる。このために、ワードラインを小分割することはできず、結果としてバイト単位又は数バイト単位の消去はできない。
【００１５】
また、従来例３は、ワードラインが選択ゲートラインＳＧにより構成されているが、制御ゲートラインＣＧ単位で消去されるという点において従来例２と同じである。詳しくは、２本に分かれた制御ゲートラインＣＧとその間に配置されたドレインビットラインＤＢＬにより選ばれた２ｍ個(例えば２０４８ビット＝２５６バイト)が消去される。
【００１６】
ここで、ビットラインは読出し速度向上のため選択トランジスタにより小ビット単位(例えば３２ビット)に分割されることはあるが、制御ゲートラインＣＧは分割するとメモリセル面積増大となるため、分割されていない。従来例３の消去方法は、制御ゲートラインＣＧに負電圧を印加し、電子を引き抜くメモリセルの隣接するビットラインに正電圧を印加する方法であるので、最小消去単位は制御ゲートライン単位であり、少なくとも１０２４ビット＝１２８バイト程度が最小消去単位となっている。制御ゲートラインＣＧへの負電圧の印加は、書き込まれた非選択メモリセルのしきい値電圧を低下させるゲートディスターブ現象を発生させる。制御ゲートラインに正電圧を印加して浮遊ゲートに電子を注入する書込時におけるゲートディスターブ現象は、ビットラインに正電圧を印加することにより抑制できる。しかし、ビットラインに負電圧を印加できないため、消去時のゲートディスターブ現象を抑制できない。したがって従来例３の消去方法は、ブロック単位の一括消去か制御ゲート単位の消去方法が採用されている。
そこで、本発明は、メモリセル面積を増大させることなく、例えば数バイト単位の微小領域の消去を可能とするフラッシュメモリを提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
本発明は半導体基板にメモリセルのソースに電圧を供給する不純物拡散層のソースビットラインとドレインに電圧を供給する不純物拡散層のドレインビットラインが並列に交互に配置され、隣接するソースビットラインとドレインビットライン間の半導体基板上にトンネル酸化膜を介してメモリセルごとに分離された浮遊ゲートをもつメモリセルがマトリクス状に配置されたメモリマトリクスを含む不揮発性半導体記憶装置である。そして、両ビットラインはビットライン方向のｍ（正の整数）個のメモリセル毎に分割されており、分割された各ビットラインはブロック選択トランジスタを介してメタルビットラインに接続されて、両ビットラインへの電圧供給がブロック選択トランジスタを通して行なわれるようになっている。ブロック選択トランジスタは、ｍ×ｎ（正の偶数）個のメモリセルで１ブロックを構成するようにそのブロック内の全てのビットラインを同時に選択するように制御される。メモリセルの消去は両ビットラインのどちらか一方の不純物拡散層に浮遊ゲートから電子が引き抜かれることにより行なわれるものであり、かつブロック選択トランジスタで選択されたブロック内で１個のビットラインに隣接するｍ個を最小単位とするｍ×ｊ（正の整数で、ｊ＜ｎ）個のメモリセル単位で行なわれる。
ブロック選択トランジスタにより分割された消去用ビットラインに隣接するｍ個のメモリセルを最小単位として消去できるため、数バイト単位の消去が可能なフラッシュメモリを提供できる。
【００１８】
【発明の実施の形態】
メモリセル構造がソース側とドレイン側で異なる非対称構造で、ビットラインに隣接する２メモリセルがビットラインに対して対称に配置されたものとし、消去単位を選択トランジスタで選ばれたブロック内でビットラインに隣接する２ｍ個を最小単位とするｍ×ｋ(正の偶数で、ｋ＜ｎ)個のメモリセル単位とすることができる。
このように構成することにより、消去時に印加するビットライン電圧によるディスターブ現象が生じない。また、メモリセル構造をソースとドレインで非対称とすることにより、書き込み時に生じるディスターブ現象を抑制できる。
【００１９】
ここで書込み時に生じるディスターブ現象を説明する。上記構造の場合、書込み時にもビットラインを挟んだ２個のメモリセルが選択されるため、この内の非選択セルへの書込みを防止するためソースとドレインを同電位にする必要がある。この場合、非選択セルの更に隣のビットの非選択セルには選択セルの電圧設定と逆の電圧がソースとドレインに印加される。メモリセルのソースとドレイン構造を非対称とすることにより、この隣のビットの非選択セルの書込みを防止することができる
消去の一方法として、制御ゲートには電圧を印加せず、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加して行なうことができる。この方法によれば、消去しない他のメモリセルへの消去ディスターブが発生しない。
【００２０】
ブロック選択トランジスタで選択されるブロックのｍ×ｎ個のメモリセルを一括消去する一括消去メモリ領域と、ブロック選択トランジスタで選択されるブロックでビットライン単位でメモリセルを消去する一部消去メモリ領域とを同一シリコン基板上に備えることができる。その際、一括消去メモリ領域では制御ゲートに負電圧が印加され、浮遊ゲートから電子を引き抜くビットラインに正電圧が印加されるように消去動作を制御し、一部消去メモリ領域では制御ゲートには電圧が印加されず、浮遊ゲートから電子を引き抜くビットラインに正電圧が印加されるように消去動作を制御することができる。
【００２１】
制御ゲートに負電圧を印加、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加してメモリセルブロックを一括消去するメモリ領域では、書換えの繰り返し信頼性(エンデュランス特性)が優れている。そのような一括消去メモリ領域と、数バイト単位の消去が可能な一部消去メモリ領域を持つことにより、繰り返し書換えが行われる大量のデータと書換えの少ない少量のデータを効率よく書き換えできる。具体的には、繰り返し書換えが行われる大量のデータとは画像や音声等に関連するデータであり、書換えの少ない少量のデータとは電話番号や名前等の文字からなるデータを意味する。
【００２２】
また、小単位で消去を行うメモリ領域のビットラインに提供する正電圧は、ブロックを一括消去するメモリ領域のビットラインに提供する正電圧より大きな電圧を要するが、消去単位が小さく電荷供給量が少なくてよいため、正電圧用の昇圧回路は小さく、面積増大はあまりない。
【００２３】
小単位で消去を行うメモリ領域の消去方法として、制御ゲートに負電圧を印加し、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加するようにすることもできる。その場合、制御ゲート電圧は、消去を行う選択メモリセルの制御ゲートと電気的に接続された制御ゲートを有する消去を行わない非選択メモリセルにおいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設定されることが好ましい。
【００２４】
小単位で消去を行うメモリ領域の消去方法を、制御ゲートに負電圧を印加、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加する方法で行うと、エンデュランス特性に優れた数バイト単位で消去できる不揮発性半導体メモリが得られる。また、消去を行わない非選択メモリセルにおけるトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように制御ゲート電圧を設定することにより、消去ディスターブを最小限に抑えられる。
【００２５】
前記ブロック選択トランジスタで選択されるブロックでビットライン単位でメモリセルを消去する一部消去メモリ領域と、電気的に接続された制御ゲートを共有する全てのメモリセルを一括消去する一括消去メモリ領域とを同一シリコン基板上に備え、両不揮発性半導体メモリの消去方法を等しくすることができる。その消去方法として、両メモリ領域で制御ゲートに負電圧を印加し、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加する。そして、制御ゲート電圧として消去を行う選択メモリセルの制御ゲートと電気的に接続された制御ゲートを有する消去を行わない非選択メモリセルにおいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設定するのが好ましい。
一括消去メモリ領域と数バイト単位の一部消去メモリ領域の消去方法を同じにすることにより、同じ昇圧回路を使用できる。
【００２６】
また、ブロック選択トランジスタで選択されるブロックでビットライン単位でメモリセルを消去する一部消去メモリ領域と、電気的に接続された制御ゲートを共有する全てのメモリセルを一括消去する一括消去メモリ領域と、を同一シリコン基板上に備え、消去時には、両メモリ領域で制御ゲートに負電圧を印加し、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加し、そのときの制御ゲート電圧として、消去を行う選択メモリセルの制御ゲートと電気的に接続された制御ゲートを有する消去を行わない非選択メモリセルにおいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設定し、さらに、一部消去メモリ領域のビットラインに印加される電圧の方が、一括消去メモリ領域のビットラインに印加される電圧よりも大きく設定することもできる。
【００２７】
このように、小単位で消去を行うメモリ領域の消去時におけるビットライン電圧を高くすることにより、小単位の書き換え速度を速くできる。
さらにまた、消去時に、制御ゲートに負電圧を印加し、浮遊ゲートから電子を引き抜くビットラインに正電圧を印加し、そのときの制御ゲート電圧として、消去を行う選択メモリセルの制御ゲートと電気的に接続された制御ゲートを有する消去を行わない非選択メモリセルにおいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設定した記憶装置において、電気的に接続された制御ゲートを共有するメモリ領域の消去回数を計数する計数手段をさらに備え、電気的に接続された制御ゲートを共有する全メモリセルの中で、書き換えの積算回数が５００回以上の一定回数を越えた場合に、電気的に接続された制御ゲートを共有する全メモリセルのデータが再書込みされるようにすることもできる。
【００２８】
電気的に接続された制御ゲートを共有する全メモリセルの中で、書き換えの積算回数が５００回以上の一定回数を越えた場合に、電気的に接続された制御ゲートを共有する全メモリセルのデータを再書込みすることにより、消去時のゲートディスターブにより変動したしきい値をもとに戻すことができる。これにより、数バイト単位の一部消去メモリ領域の信頼性を一括消去メモリ領域と同等にすることができる。そして、電気的に接続された制御ゲートを共有するメモリ領域の消去回数を計数する機能をもたせることにより、書込みデータの内容によらずゲートディスターブによるデータの誤りが発生する前に、制御ゲートを共有するメモリ領域のデータを再書き込みすることができる。
【００２９】
本発明は、メモリセル構造がソース／ドレイン間のチャネルをメモリの記憶状態に関わらずオン／オフできる選択ゲートを有するスプリットゲート構造であり、かつ書込み後のしきい値電圧が正で消去後のしきい値電圧が負となるようにしきい値電圧が設定されている記憶装置に適用することができる。
【００３０】
スプリットゲート構造の不揮発性半導体メモリでは、書込み後のしきい値電圧が正で消去後のしきい値電圧が負の値となるようにしきい値電圧を設定することができる。その場合、消去時にしきい値電圧を正から負に持っていくため、消去時間が長くなり、消去ビットラインに流れる電流も増大する。従って、従来のように数バイトのデータ変更を行う場合でも一括消去する方法では大電流が流れてしまい、かつ消去時のベリファイに時間がかかる問題があったが、本発明では数バイト毎の消去を行うので、そのような問題は生じない。
【００３１】
本発明をスプリットゲート構造の不揮発性半導体記憶装置に適用した場合、消去用ビットラインに隣接する２ｍ個のメモリセルの制御ゲートが電気的に接続された制御ゲート対を形成し、かつ複数の制御ゲート対が電気的に接続されているように構成することができる。
これにより、制御ゲート数が少なくなり、制御ゲートを選択するデコーダー回路の面積を小さくできる。
【００３２】
本発明をスプリットゲート構造の不揮発性半導体記憶装置に適用した場合に、消去用のドレインビットライン、制御ゲート及び選択ゲートに正電圧が印加されて浮遊ゲートに電子が注入されることにより書込みが行なわれ、書込みが行われるメモリセルの制御ゲートと電気的に接続された制御ゲートを有するメモリセルで、書込みが行われるメモリセルのドレインビットラインと電気的に接続されていないドレインビットラインとソースビットラインに、書込み時のドレイン電圧よりも小さな電圧が印加されるようにすることができる。これにより、書込み時のゲートディスターブを抑制できる。
【００３３】
また、本発明をスプリットゲート構造の不揮発性半導体記憶装置に適用した場合に、書込みが行われるメモリセルのドレインビットラインと電気的に接続されていないドレインビットラインとソースラインに印加する電圧を、不揮発性半導体メモリチップ外から供給される電源電圧を使用することができる。これにより、書込み時のゲートディスターブを抑制するための電圧を電源電圧としているため、昇圧回路が不要となる。
【００３４】
【実施例】
以下、本発明の実施例を説明する。
まず、メモリセルアレイについて説明する。
図８は、本発明を仮想接地方式のスタックゲート型フラッシュメモリに適用した一実施例のメモリアレイの一ブロックを表す回路図である。
ｍ×ｎ(ｍ，ｎは正の整数、例えば３２×１０２４)個の浮遊ゲート２２がそれぞれ絶縁されて半導体基板上にトンネル酸化膜を介してマトリクス状に配置され、各浮遊ゲート２２上には絶縁膜を介して制御ゲート２４が形成されており、浮遊ゲート２２、制御ゲート２４からなるｍ×ｎ個の例えばＮチャネル型ＭＯＳトランジスタからなるメモリセルＣ１２〜Ｃｍｎがマトリクス状に配置されている。横方向に並ぶ制御ゲート２４は共通の制御ゲートライン(ワードライン)ＣＧ１〜ＣＧｍにそれぞれ接続され、さらにデコーダ回路(図示略)に接続されている。縦方向に並ぶメモリセルＣに共通でブロックごとに分割された帯状の拡散層からなるソースビットラインＳＢＬ１２〜ＳＢＬ(ｎ−１)ｎ、ドレインビットラインＤＢＬ０１〜ＤＢＬｎ(ｎ＋１)が浮遊ゲート２２下の半導体基板のチャネル領域を挾んで交互に形成され、隣合うメモリセルＣで共通となっている。ソースビットラインＳＢＬ、ドレインビットラインＤＢＬは例えばＮチャネル型ＭＯＳトランジスタからなるブロック選択トランジスタを介してメタルビットライン(図示略)に接続されており、それぞれのメタルビットラインを介してデコーダ回路(図示略)により選択されるようになっている。ＢＳｊ１、ＢＳｊ２はそれぞれビットラインの一端と他端のブロック選択トランジスタのゲート電極に印加されるブロック選択信号である。
【００３５】
図９は、本発明をスプリットゲート型フラッシュメモリに適用した実施例のメモリアレイの２つのブロックを表す回路図である。
浮遊ゲート３２、制御ゲート３４、及び選択ゲート３７を有するスプリットゲート型のｍ×ｎ(例えば３２×１０２４)個の例えばＮチャネル型ＭＯＳトランジスタからなるメモリセルＣ１１〜Ｃｍｎが、メモリブロック内ではソースビットラインＳＢＬ０１〜ＳＢＬｎ(ｎ＋１)及びドレインビットラインＤＢＬ１２〜ＤＢＬ(ｎ−１)ｎによって複数個が並列に接続され、またそれぞれのソース及びドレインを共有する形でマトリクス状にメモリアレイを形成している。ソースビットラインＳＢＬ及びドレインビットラインＤＢＬは、各メモリブロックで独立して形成されている。ソースビットラインＳＢＬ及びドレインビットラインＤＢＬは、例えばＮチャネル型ＭＯＳトランジスタからなるブロック選択トランジスタを介してメタルビットライン(図示略)に接続されており、それぞれのメタルビットラインを介してデコーダ回路(図示略)により選択されるようになっている。ＢＳｊ，ＢＳｊ＋１はそれぞれビットラインの一端と他端のブロック選択トランジスタのゲート電極に印加されるブロック選択信号である。ビットライン方向に並ぶメモリセルの制御ゲート１２はビットライン方向に並ぶ複数のブロックで共通の制御ゲートラインＣＧ１〜ＣＧｎにそれぞれ接続されており、さらにドレインビットラインＤＢＬを共有するメモリセルＣに接続された２本の制御ゲートラインＣＧは１本の制御ゲートラインＣＧ１２〜ＣＧ(ｎ−１)ｎにまとめられている。ビットラインと垂直方向に並ぶメモリセルＣの選択ゲート３６は、ワードラインとなる、ブロックごとに分割された共通の選択ゲートラインＳＧ１〜ｍにそれぞれ接続され、さらにデコーダ回路(図示略)に接続されている。このような構成では、読出速度向上のために形成される複数のソースビットラインＳＢＬ用の選択トランジスタの間の領域にドレインビットラインＤＢＬ用の選択トランジスタを形成するので、メモリセル面積の増大はない。
【００３６】
また、図８及び図９の実施例のようにソースビットラインＳＢＬ及びドレインビットラインＤＢＬを隣合うメモリセルで共有している方が面積縮小の観点から好ましいが、各ビットラインを隣合うメモリセルで共有している必要はなく、ビットラインを独立に所有していてもよい。
【００３７】
図１０は、本発明をスプリットゲート型フラッシュメモリに適用した他の実施例のメモリアレイの１つのブロックを表す回路図である。図９と同じ部分には同じ符号を付す。
制御ゲートラインがブロックごとに分割して形成されており、各メモリセルＣの制御ゲート３４はブロック内で共通の制御ゲートラインＣＧｊに接続されている。
【００３８】
図１１は、本発明をスプリットゲート型フラッシュメモリに適用したさらに他の実施例のメモリアレイの１つのブロックを表す回路図である。図１０と同じ部分には同じ符号を付す。
ブロックを選択するブロック選択トランジスタがビットラインにつき１つずつ形成されており、ドレインビットラインＤＢＬにはブロック選択信号ＢＳｊ１により動作するブロック選択トランジスタ、ソースビットラインＳＢＬにはブロック選択信号ＢＳｊ２がにより動作するブロック選択トランジスタ接続されている。また、ブロック内にはｋ×ｎ個のメモリセルＣ１１〜Ｃｋｎ(ｋ＝ｍ／２(正の整数))がマトリクス状に配置されている。
図１０及び図１１の実施例でも図９の実施例と同様にしてビットライン単位の消去を行なうことができる。
【００３９】
（第１の消去方法）
第１の消去方法として、ビットライン単位の消去を可能とするため、ビットラインにのみ正電圧を印加する方法を採用する。
図８のメモリアレイに適用した場合を説明する。ブロック選択トランジスタをオンさせ、各ビットラインに電圧を供給できる状態にする。例えばソースビットラインＳＢＬ１２に隣接するメモリセルのみ消去を行なう場合、デコーダ回路によりソースビットラインＳＢＬ１２にのみ例えば１１Ｖの正電圧を印加すると、メモリセルＣ１１〜Ｃｍ１とＣ１２〜Ｃｍ２までの２ｍ個のメモリセルが消去される。ｍは１６ビット〜３２ビット程度に小分割できるため、最小消去単位は４バイト〜８バイト(１バイト＝８ビット)が可能となる。このとき、各メモリセルＣの制御ゲート２４には電圧を印加しないので、選択したビットラインに接続されていないメモリセルのゲートディスターブ現象は発生しない。また選択したビットラインに隣接する２ｍ個のメモリセルを全て消去するので、ビットラインに印加する正電圧によるディスターブ現象も生じない。
【００４０】
次に図９のメモリアレイに適用した場合を説明する。消去するメモリセルＣの隣接するドレインビットラインＤＢＬにのみ正電圧を印加してビットライン単位の消去を行なう。例えばブロックｊのドレインビットラインＤＢＬ１２に隣接するメモリセルＣ１１〜Ｃｍ１，Ｃ１２〜Ｃｍ２を消去する場合、ブロック選択トランジスタをオンさせ、各ビットラインに電圧を供給できる状態にする。デコーダ回路によりドレインビットラインＤＢＬ１２を選択して消去可能な例えば１１Ｖの正電圧を印加すると、ブロックｊのメモリセルＣ１１〜Ｃｍ１、Ｃ１２〜Ｃｍ２の２ｍ個のメモリセルが消去される。このとき、図８の実施例と同様に各メモリセルの制御ゲート３４には電圧を印加しないので、選択したビットラインに接続されていないメモリセルのゲートディスターブ現象は発生しない。また選択したビットラインに隣接する２ｍ個のメモリセルを全て消去するので、ビットラインに印加する正電圧によるディスターブ現象も生じない。
【００４１】
図８及び図９の実施例で説明した消去方法のように、浮遊ゲートから電子を引き抜くメモリセルの隣接する一方のビットラインにのみ正電圧を印加して消去を行なう方法は従来から知られているが、拡散層からなるビットラインに高電圧を印加するため、バンド間トンネル電流が大きくて一括消去できる最大メモリ容量が小さいこと、及びバンド間トンネル電流起因のメモリ特性劣化が問題となるため、近年のメモリ容量増大と共に使われなくなってきている。しかし、本発明のように数バイト単位の消去には有効であり、また、例えば電話番号や名前等の書換え回数の少ない用途のメモリに使う場合には千回程度の書換え信頼性があれば十分なため、メモリ特性の劣化が問題となることはない。
【００４２】
尚、数バイト単位の消去ができる一部消去メモリ領域以外に、ブロック単位で制御ゲートに負電圧を印加し、電子を引き抜くビットラインに正電圧を印加する一括消去メモリ領域を設けることによって、画像や音声等の大容量データにも適した不揮発性半導体記憶装置を提供できる。両消去領域はメモリアレイ構成が全く同じであるため、製品の用途によって、容量の分配を用意に変更できる。
【００４３】
（第２の消去方法）
第２の消去方法として、制御ゲートに負電圧を印加し、電子を引き抜くビットラインに正電圧を印加してビットライン単位の消去を行なう方法と採用する。
従来より消去方法として、電子を浮遊ゲートから引き抜くビットラインにのみ正電圧を印加する方法(方法Ａ)、及び制御ゲートに負電圧を印加し、電子を引き抜くビットラインに正電圧を印加する方法(方法Ｂ)があった。方法Ａは正電圧のみを印加するため、正電圧昇圧回路を用いるだけでよいのに対し、方法Ｂは正電圧昇圧回路と負電圧昇圧回路を用意する必要がある。一方、方法Ａは拡散層からなるビットラインに高電圧を印加するため、バンド間トンネル電流が大きく、一括消去できる最大メモリ容量が小さいこと、およびバンド間トンネル電流起因のメモリ特性劣化が問題となっていた。従って、これらの問題を解決するため方法Ｂが用いられるようになった。尚、方法Ｂは消去だけでなく、書き込みにも用いられることがある。
【００４４】
図３に各方法における電圧設定値例を示す。メモリ構造は、従来から用いられている構造で、Ｐ型シリコン基板上に形成されたトンネル酸化膜上に浮遊ゲートを有し、その上に絶縁膜を介して制御ゲートを設けた構造となっている。消去時に電子を浮遊ゲートから引き抜く拡散層は、Ｎ型となっている。図３で実線より上が、トンネル酸化膜厚８(ｎｍ)の場合の消去可能範囲である。方法Ａでは１１(Ｖ)程度の正電圧が必要で、方法Ｂでは５(Ｖ)の正電圧と−１０(Ｖ)程度の負電圧が好ましい。方法Ｂではビットラインに印加する電圧を小さくするほどバンド間トンネル電流を抑制できるため、絶対値の大きな負電圧が用いられていた。
【００４５】
これに対し本発明が第２の消去方法として採用する方法は、図３中に記号Ｃで示されるように、制御ゲート電圧−８(Ｖ)以下の電圧、即ち浮遊ゲートとシリコン基板間に位置するトンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない状態で５(ＭＶ／ｃｍ)以下となる制御ゲート電圧条件で消去を行うことを特徴とする。以下、図９および図１０のスプリットゲート構造を例に説明する。
【００４６】
図９はすでに説明したメモリアレイであるが、米国特許第５２８０４４６号で報告されているメモリセルアレイ構成にブロック選択用のトランジスタを加えたものである。制御ゲートは消去用ビットラインＤＢＬに隣接する２本の制御ゲートが電気的に接続されている。また図１０はブロック内の制御ゲートを電気的に接続した場合の例である。
【００４７】
従来の消去方法は、消去時のゲートディスターブを避けるために、電気的に接続された制御ゲートを有するメモリセルは全て同時に消去されていた。ところが、制御ゲートに負電圧を印加し、電子を引き抜くビットラインに正電圧を印加する方法においても、ゲートディスターブの影響が殆どなく、かつ信頼性の高い消去条件が存在することがわかった。
【００４８】
図４は、制御ゲートに負電圧を印加し、電子を引き抜くビットラインに正電圧を印加する方法において、その制御ゲートと共通のワードラインに接続される制御ゲートを有し、正電圧が印加されないビットラインに接続された非選択メモリセルのしきい値電圧の変化（ゲートディスターブ）を制御ゲート電圧をパラメータとして示したものである。図４に示すように、制御ゲート電圧の絶対値を低下させるとゲートディスターブは大幅に改善できる。またスプリットゲート構造の場合にはスタックゲート構造と異なり、書込み後のしきい値電圧が電源電圧以下となっても読出しが可能である。これは、スタックゲート構造の場合には書込み／消去のしきい値電圧設定を電源電圧を境に決めているのに対し、スプリットゲート構造の場合には書込み／消去のしきい値電圧設定を正／負で決めているためである。従って、スプリットゲート構造は消去時のゲートディスターブに対し、影響を受けにくいことがわかる。
【００４９】
以下、この消去方法によるメモリ特性評価結果を基に説明する。メモリ構造およびメモリアレイ構成は以下の通りである。
メモリ構造：
メモリ構造は米国特許第５２８０４４６号で報告されているメモリ構造と同じで、Ｐ型基板上に３層ポリシリコンからなるスプリットゲート構造となっている。８(nm)のトンネル酸化膜上に浮遊ゲート電極が形成され、その上に１３(nm)のポリシリコン間ＯＮＯ膜、その上に制御ゲート電極が形成されている。ドレイン拡散層は浮遊ゲート電極に対し自己整合的に、かつ浮遊ゲート電極と重なり領域を有して形成されている。これに対しソース拡散層は、浮遊ゲート電極に対し、一定間隔の離れた位置に形成されている。浮遊ゲート電極および制御ゲート電極の側壁にサイドウォール絶縁膜を介し、浮遊ゲート電極とソース拡散層の間のシリコン基板上にゲート酸化膜を介し、制御ゲート電極上に絶縁膜を介して選択ゲート電極が形成されている。
【００５０】
メモリアレイ構成：
メモリアレイ構成は、図９および図１０に示した通りで、１ブロックはｍ×ｎ個のメモリ、例えば３２×１０２４個からなる。ドレインビットラインＤＢＬとソースビットラインは並列にかつ交互に配置され、各ビットラインへの電圧供給はブロックセレクトトランジスタＢＳをオンすることにより行われる。ブロックセレクトトランジスタはメモリと同じくＮＭＯＳにより形成されている。選択ゲート電極ＳＧはビットラインに対して垂直に配置され、ビットラインと選択ゲート電極によりメモリセルが選択されるようになっている。
【００５１】
図９の制御ゲートは消去用ビットラインＤＢＬに隣接する２本の制御ゲートが電気的に接続されており、図１０はブロック内の制御ゲートを電気的に接続した場合の例である。また、図１１はブロックセレクトトランジスタを１ビット置きに配置した場合で、ｋ＝ｍ／２(正の整数)である。従って、２ｍ個のセルを消去する場合は、２組の制御ゲートを選択する必要がある。
【００５２】
消去方法および消去時のディスターブ抑制方法：
消去は、選択されたドレインビットラインに正電圧、制御ゲート電極に負電圧を印加することにより浮遊ゲート電極から電子を引き抜くことにより行う。消去後のしきい値電圧は、読出し電流を大きくする(約100μＡ)ため−４(Ｖ)程度にすることが好ましい。先ずブロックセレクトトランジスタのＢＳj1およびＢＳj2に９(Ｖ)の電圧を印加した後、消去を行うドレインビットライン(例えばＤＢＬ12)に６.５(Ｖ)を印加する。このとき他のドレインビットライン及びソースビットラインＳＢＬはフローティング状態、また選択ゲート電極は０(Ｖ)とする。これにより、Ｃ11〜Ｃm1とＣ12〜Ｃm2の計２ｍ個のメモリセル(６４ビット＝８バイト)が消去できる。
【００５３】
図５はドレイン電圧６.５(Ｖ)で消去を行った場合の消去特性の制御ゲート電圧Ｖcg依存である。従来の一括消去のように制御ゲート電圧の絶対値が大きな例としてＶcg＝−１０(Ｖ)、本発明における制御ゲート電圧例としてＶcg＝−７(Ｖ)を比較する。消去後のしきい値電圧をＶth＝−４(Ｖ)にするための消去時間は、Ｖcg＝−１０(Ｖ)では０.７(ｍｓ)，Ｖcg＝−７(Ｖ)では１００(ｍｓ)となっている。ここで消去ばらつきによるしきい値電圧のベリファイが必要となるため、実際の消去時間は約１０倍のＶcg＝−１０(Ｖ)では７(ｍｓ)，Ｖcg＝−７(Ｖ)では１(ｓ)となる。
【００５４】
このときのゲートディスターブ特性を図４から判断する。書込みビットが他ビットの読出し時に影響を与えない最小しきい値電圧を２(Ｖ)とし、電荷保持特性の劣化およびプロセスばらつきによる余裕を１(Ｖ)考慮すると、消去時のゲートディスターブによるしきい値低下は３(Ｖ)まで許容される。この場合の許容ストレス時間は、Ｖcg＝−１０(Ｖ)では０.４(ｓ)，Ｖcg＝−７(Ｖ)では１００００(ｓ)となる。従って消去時間から得られるブロック内の消去可能回数は、Ｖcg＝−１０(Ｖ)では５７回，Ｖcg＝−７(Ｖ)では１００００回となる。従来は一括消去であったため、この消去可能回数は問題とならなかった。
【００５５】
ところがビットライン単位の消去を行う場合には、１回の最小消去単位は２ｍ個(６４ビット)であるから、ブロック内の消去を全て最小消去単位で行うと、１０２４／２＝５１２回の消去が行われることになる。即ち、ブロック内のメモリセルを最小消去単位で書換えを行うには、最低５１２回の消去ストレスに耐えられる電圧でなければならない。従って、５１２回程度のゲートディスターブ耐性があれば、その後ブロック内のデータ全てを書き換えることにより、ディスターブのない初期状態に戻すことができるため、比較的書き換えの少ないデータ(例えば、名前や電話番号)に関しては十分な実用条件といえる。
【００５６】
また、一般に消去時間は数十〜数百(ｍｓ)程度に設定されるため、少なくとも許容ストレス時間は数百(ｓ)以上が好ましい。図６は制御ゲート電圧を一定にし、書込み後のしきい値電圧をパラメータとしてゲートディスターブを示したものである。図６に示すように許容ストレス時間は、書込み後のしきい値電圧には左右されず、制御ゲート電圧により決まる。従ってビットライン単位の消去が可能となる電圧は、図４から｜Ｖcg｜＜８(Ｖ)となり、これを浮遊ゲートとシリコン基板間に位置するトンネル酸化膜の電界強度に換算すると、浮遊ゲートに電荷が存在しない状態で５(ＭＶ／ｃｍ)以下となる。
【００５７】
このトンネル酸化膜の電界強度は、次のように求めたものである。ドレイン電圧Ｖｄ＝０（Ｖ）で、かつ浮遊ゲートに電荷が存在しない場合、トンネル酸化膜の電解強度ＥOXは次式で表わされる。
ＥOX＝｛ＣONO／（ＣONO＋ＣOX）｝×（Ｖcg／ｔOX）    （１）
ここで、本実施例における式（１）の各値は、以下の通りであった。
制御ゲート／浮遊ゲート間容量：ＣONO＝７．３１×１０-16（Ｆ）
トンネル酸化膜容量          ：ＣOX ＝６．６５×１０-16（Ｆ）
トンネル酸化膜厚            ：ｔOX ＝８．１×１０-16（ｃｍ）
本実施例において、消去ディスターブを制御できる制御ゲート電圧はＶｃｇ＜８（Ｖ）であるから、式（１）より、ＥOX＜５．１（ＭＶ／ｃｍ）が得られる。
【００５８】
尚、前記消去条件の制御ゲート電圧をＶcg＝−６(Ｖ)まで絶対値を低下させると、１００万回以上の書換えが可能となるため、消去時のゲートディスターブがないのと同じになる。ここで、制御ゲート電圧の絶対値低下による消去時間の増大は、図３に示したようにドレイン電圧の増大で対応することができる。ビットライン単位の消去を行うブロックのドレイン電圧とブロック一括消去を行う場合のドレイン電圧を同じ設定にすることにより、同じ昇圧回路を使用できる。
【００５９】
また、ビットライン単位の消去を行うブロックのドレイン電圧をブロック一括消去を行う場合のドレイン電圧より大きくすることにより、ビットライン単位の書換えを高速に行うことが可能となる。ここで、ビットライン単位の消去を行うブロックにドレイン電圧を供給する昇圧回路は高電圧が必要であるが、消去するメモリ数が少ないため、昇圧回路の面積増大は少ない。
以上の方法により、信頼性の高いビットライン単位の消去が可能な不揮発性半導体メモリを提供することができる。
【００６０】
書込み方法および書込み時のディスターブ抑制方法：
書込みは、選択ゲートとドレインビットラインにより選ばれたメモリセルにホットエレクトロン注入することにより行われる。メモリ単体に印加される電圧設定は基本的に米国特許第５２８０４４６号のものと同じである。各電極の電圧設定は、選択ゲート電圧Ｖsg＝１(Ｖ)、制御ゲート電圧Ｖcg＝10(Ｖ)、ドレイン電圧Ｖd＝５(Ｖ)、ソース電圧Ｖs＝０(Ｖ)とする。ここで、ドレインビットラインは２列のメモリセルに共通となっているため、選択ゲートとドレインビットラインにより選ばれるメモリセルは２個となる。従って、非選択セルのソースビットラインにはドレイン電圧以上の電圧を印加する必要がある。
【００６１】
以下に本発明の書込み時におけるディスターブ抑制方法を示す。
従来の書込み方法は、図２に示すセルアレイ構成においてＣ11を書き込む場合は、表１に示すようにソース／ドレイン間に５(Ｖ)を印加するためにＳＢＬ01＝０(Ｖ)，ＤＢＬ12＝５(Ｖ)とし、Ｃ12の書き込みを防止するためにＳＢＬ23＝５(Ｖ)としていた。また、他のビットラインにおけるメモリセルの制御ゲート電極は書込みセルの制御ゲート電極と電気的に接続されていないため、他のビットラインにおけるメモリセルは書込み時のゲートディスターブの影響を受けなかった。従って、他のビットラインは０(Ｖ)またはフローティングとなっていた。
【００６２】
これに対し本発明における実施例図１０、図１１のような場合、ブロック内の複数の制御ゲートを電気的に接続しているため、他のビットライン上のメモリセルも書込み時にゲートディスターブの影響をうける。しかしこの現象は、書込みを行わない他のビットラインにトンネル酸化膜の電界を緩和させるための電圧を印加させることにより解決できる。図７にトンネル酸化膜の電界緩和用電圧を印加した場合のゲートディスターブ特性を示す。書込み時間１０(μｓ)、ベリファイ動作１０回、書込みビット数３２(キロビット)とすると、最悪３．２秒のゲートディスターブを受ける。しかし、ビットラインに電源電圧３．３(Ｖ)を印加することによりゲートディスターブを抑制できることがわかった。尚、トンネル酸化膜の電界緩和はドレインビットラインのみの電圧印加でよいが、不要な電流を抑制するためソースビットラインも同電位とすることが望ましい。
以上の方法により、ビットライン単位の消去が可能なメモリアレイ構成においても、書込み時のゲートディスターブを抑制できる不揮発性半導体メモリを提供できる。
【００６３】
【表１】
0003850136.tif 000002
【００６４】
【発明の効果】
本発明では、ビットラインをブロック選択トランジスタによりビットライン方向の適当な数のメモリセル毎に分割し、メモリセルの消去は浮遊ゲートからビットラインに電子が引き抜くことにより行なうようにし、かつブロック選択トランジスタで選択されたブロック内で１個のビットラインに隣接するメモリセルを最小単位として消去するようにしたので、数バイト単位の消去が可能なフラッシュメモリを提供できる。
従来フラッシュメモリの消去単位は、小さい場合でブロック単位の消去、そして現在提案されている最も小さい消去単位でもワードライン単位(例えば１０２４ビット＝１２８バイト)となっている。これはフラッシュメモリが従来のＥＥＰＲＯＭよりもセル面積を縮小するために一括消去方法を採用しているためである。従って、更に小さい消去単位を必要とする場合にはフラッシュメモリとＥＥＰＲＯＭの両不揮発性半導体メモリを搭載する必要があった。一般にワードラインの小分割化は、読出し速度への影響が小さく面積増大となるので行われないが、拡散層で形成されるビットラインの小分割化は、拡散容量低減による読み出し速度向上が著しいため行われる。従って、ワードライン単位の消去よりもビットライン単位の消去の方が、より小単位で消去が可能となる。最小の消去単位としては、バイト(８ビット)単位が好ましく、小分割されたビットライン単位の消去の場合、数バイト単位の消去が可能となる。
【図面の簡単な説明】
【図１】  従来のＮＯＲ型フラッシュメモリのメモリアレイ構成の１ブロックを示す回路図である。
【図２】  従来のスプリットゲート型フラッシュメモリのメモリアレイ構成の１ブロックを示す回路図である。
【図３】  各種消去方法におけるビットライン電圧と制御ゲート電圧を示す図である。
【図４】  制御ゲートに負電圧を印加したときの非選択メモリセルのしきい値電圧の変化（ゲートディスターブ）を制御ゲート電圧をパラメータとして示す図である。
【図５】  ドレイン電圧６.５(Ｖ)で消去を行った場合の消去特性の制御ゲート電圧Ｖcg依存性を示す図である。
【図６】  制御ゲート電圧を一定にし、書込み後のしきい値電圧をパラメータとしてゲートディスターブを示す図である。
【図７】  トンネル酸化膜の電界緩和用電圧を印加した場合のゲートディスターブ特性を示す図である。
【図８】  本発明を仮想接地方式のスタックゲート型フラッシュメモリに適用した一実施例のメモリアレイの一ブロックを示す回路図である。
【図９】  本発明をスプリットゲート型フラッシュメモリに適用した一実施例のメモリアレイの２つのブロックを示す回路図である。
【図１０】  本発明をスプリットゲート型フラッシュメモリに適用した他の実施例のメモリアレイの１つのブロックを示す回路図である。
【図１１】  本発明をスプリットゲート型フラッシュメモリに適用したさらに他の実施例のメモリアレイの１つのブロックを示す回路図である。
【符号の説明】
３２      浮遊ゲート
３４      制御ゲート
３６      選択ゲート
ＢＳ      ブロック選択信号
Ｃ１１〜Ｃｍｎ  メモリセル
ＣＧ      制御ゲートライン
ＤＢＬ    ドレインビットライン
ＳＢＬ    ソースビットライン
ＳＧ      制御ゲートライン
【図１】
0003850136.tif 000003
【図２】
0003850136.tif 000004
【図３】
0003850136.tif 000005
【図４】
0003850136.tif 000006
【図５】
0003850136.tif 000007
【図６】
0003850136.tif 000008
【図７】
0003850136.tif 000009
【図８】
0003850136.tif 000010
【図９】
0003850136.tif 000011
【図１０】
0003850136.tif 000012
【図１１】
0003850136.tif 000013