(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタを有するメモリ素子が表面に設けられている半導体本体を具える半導体装置であって、前記電界効果トランジスタは、各々がｐｎ接合により半導体本体の周囲部分から分離されているソース領域及びドレイン領域と、これらソース及びドレイン領域間に位置するチャネル領域とを有しており、前記半導体本体には制御電極と、この制御電極及び前記チャネル領域間に位置し且つ間挿ゲート誘電体により前記表面から分離されているフローティングゲート電極とが設けられ、前記チャネル領域における熱い電荷キャリアの発生により前記フローティングゲート電極のソース領域側に電荷を与える手段が設けられている半導体装置において、
前記手段が、前記ソース領域に隣接して前記ゲート誘電体の厚肉部分を有し、前記ソース領域のｐｎ接合がこの厚肉部分の下側で半導体本体の前記表面と交差しており、前記ソース領域と前記フローティングゲート電極とが前記表面上から見て一致している縁部を有しており、前記ドレイン領域のｐｎ接合が前記表面と交差する領域での前記ゲート誘電体が前記厚肉部分の領域での前記ゲート誘電体よりも薄肉になっていることを特徴とする半導体装置。
【請求項２】
請求の範囲１に記載の半導体装置において、前記ゲート誘電体及び前記フローティングゲート電極が前記ドレイン領域の上方まで延在し、前記ゲート誘電体が前記ドレイン領域の上に且つ前記表面上から見て前記チャネル領域から離間している他の厚肉部分を有していることを特徴とする半導体装置。
【請求項３】
請求の範囲２に記載の半導体装置において、前記ドレイン領域に、前記他の厚肉部分の下側で前記チャネル領域まで延在する延長部が設けられていることを特徴とする半導体装置。
【請求項４】
請求の範囲１〜３のいずれか一項に記載の半導体装置において、ドレイン領域側のチャネル領域部分上に位置する前記ゲート誘電体の部分の厚さは前記フローティングゲート電極上に蓄積された情報がこのフローティングゲート電極と前記ドレイン領域との間の電荷キャリアのトンネル効果により消去しうるような厚さとなっていることを特徴とする半導体装置。
【請求項５】
請求の範囲１〜４のいずれか一項に記載の複数のメモリ素子を共通半導体本体中で行及び列の系列に配置して成る不揮発性メモリ。
【発明の詳細な説明】
本発明は、電界効果トランジスタを有するメモリ素子が表面に設けられている半導体本体を具える半導体装置であって、前記電界効果トランジスタは、各々がｐｎ接合により半導体本体の周囲部分から分離されているソース領域及びドレイン領域と、これらソース及びドレイン領域間に位置するチャネル領域とを有しており、前記半導体本体には制御電極と、この制御電極及び前記チャネル領域間に位置し且つ間挿ゲート誘電体により前記表面から分離されているフローティングゲート電極とが設けられ、前記チャネル領域における熱い電荷キャリアの発生により前記フローティングゲート電極のソース領域側に電荷を与える手段が設けられている半導体装置に関するものである。又、本発明は上述したメモリ素子を多数個行及び列の系列に配置して成る不揮発性メモリにも関するものである。このようなメモリは例えば頭文字（Ｅ）ＥＰＲＯＭ又はフラッシュＥＰＲＯＭの下で一般に知られている。このような装置は、ＩＥＥＥ  ＥＬＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，Ｖｏｌ．ＥＤＬ−７，Ｎｏ．９（１９８６年９月）の第５４０〜５４２頁のＷｕ氏等の論文“A source-side injection erasable programmable read-only memory（ＳＩ−ＥＰＲＯＭ）device”から知られている。
この種類の通常のメモリでは、熱い電子がチャネルのドレイン側での高電界により発生されてゲート酸化物を経てフローティングゲート内に注入されることにより、フローティングゲート電極が帯電される。ファウラー・ノルトハイム（Fowler-Nordheim）のトンネル効果がしばしば消去のためにソース領域付近で用いられる。
ＥＰＲＯＭ素子の主なパラメータの１つはこの素子をプログラミングしうる速度である。フローティングゲートへの電荷転送が有効に達成されるための条件は、熱い電子が半導体本体中で有効に発生されることと、半導体本体とゲート誘電体との間の境界で或いはそれに極めて接近して熱い電子が発生されることと、ゲート誘電体中の電界がフローティングゲートへの電荷転送を促進させる必要があることである。通常の素子では、ドレイン領域に充分に高い電圧を与えたトランジスタにおけるチャネル電流により熱い電子を有効に形成しうる。しかし、これと同時に他の２つの条件を満足させることは極めて困難である。例えば、通常フローティングゲート電極の上方に設けられている制御電極に比較的高い電圧を印加することにより適切な電界を得ることができる。しかし、このような高電圧はチャネル中の電界をドレイン領域付近で減少させ、従って熱い電子の発生に悪影響を及ぼす。
Ｗｕ氏等による前記の論文には、上述した欠点を無くすために、熱い電子の発生及び注入をトランジスタのドレイン領域中ではなくソース領域付近で行なうようにした不揮発性メモリ素子が記載されている。表面上から見て、ソース領域をフローティングゲート及び制御電極より成る積層体からある距離の位置に設けることにより、電子を加速するのに必要な電界が得られる。製造に当たってはソース領域とゲート電極の積層体との間のポリスペーサを用いて追加のフローティングゲート電極を形成するようにしている。このセルを製造する場合、通常のセルに比べて追加のポリ層を必要とする。更に、積層体のドレイン側に同時に得られるスペーサを、追加のマスクを用いた別個のエッチング工程で除去する必要がある。
本発明の目的は、特に、熱い電荷キャリアの電荷転送がチャネルのソース側で行なわれ且つ比較的簡単に製造しうる簡単構成の不揮発性メモリセルを提供せんとするにある。
本発明は、電界効果トランジスタを有するメモリ素子が表面に設けられている半導体本体を具える半導体装置であって、前記電界効果トランジスタは、各々がｐｎ接合により半導体本体の周囲部分から分離されているソース領域及びドレイン領域と、これらソース及びドレイン領域間に位置するチャネル領域とを有しており、前記半導体本体には制御電極と、この制御電極及び前記チャネル領域間に位置し且つ間挿ゲート誘電体により前記表面から分離されているフローティングゲート電極とが設けられ、前記チャネル領域における熱い電荷キャリアの発生により前記フローティングゲート電極のソース領域側に電荷を与える手段が設けられている半導体装置において、
前記手段が、前記ソース領域に隣接して前記ゲート誘電体の厚肉部分を有し、前記ソース領域のｐｎ接合がこの厚肉部分の下側で半導体本体の前記表面と交差しており、前記ソース領域と前記フローティングゲート電極とが前記表面上から見て一致している縁部を有しており、前記ドレイン領域のｐｎ接合が前記表面と交差する領域での前記ゲート誘電体が前記厚肉部分の領域での前記ゲート誘電体よりも薄肉になっていることを特徴とする。ゲート誘電体の厚肉部分は例えば熱酸化により得ることができる。この場合、フローティングゲートとチャネルとの間でソース領域に向かうチャネルの方向で徐々に厚肉となり、いわゆる鳥のくちばしのプロファイルを有するゲート酸化物が得られる。このプロファイルは、フローティングゲート電極へ転送するのに必要なエネルギーを有する電子をチャネル中に生ぜしめるのに充分な値及び幅を有する横方向の電界成分をチャネルの下側部分に生ぜしめる。更にこの電荷転送は、制御電極とチャネルとの間に存在しソース側におけるよりもドレイン側において小さくなる電圧により好影響を受ける。
酸化中、酸化防止マスクを用いなければ酸化物はドレイン側においても厚肉となる。ドレイン側における酸化物の厚肉部分がチャネル中の電界分布に全く或いは少なくとも殆ど影響を及ぼさない利点を有する実施例では、ゲート誘電体及びフローティングゲート電極がドレイン領域の上方まで延在し、ゲート誘電体がドレイン領域の上に且つ表面上から見てチャネルからある距離の位置に位置している他の厚肉部分を有しているようにする。厚肉酸化物を越えてフローティングゲートの下側まで延在するドレイン領域を簡単に得るようにする実施例では、ドレイン領域に、前記他の厚肉部分の下側でチャネル領域まで延在する延長部を設ける。
セルはそれ自体既知の種々の方法で消去せしめることができる。好適実施例では、ドレイン領域側のチャネル領域部分上に位置する前記ゲート誘電体の部分の厚さは前記フローティングゲート電極上に蓄積された情報がこのフローティングゲート電極と前記ドレイン領域との間の電荷キャリアのトンネル効果により消去しうるような厚さとなっているようにする。
本発明を図面に示す実施例につき詳細に説明する。
図面は線図的なものであり、各部分は実際のものに正比例して描いていないことに注意すべきである。図１の半導体装置は例えば珪素より成る半導体本体１を具え、この半導体本体は表面２に隣接する第１導電型、本例ではｐ型の表面領域３を有する。この表面領域には、ソース領域４と、ドレイン領域５と、これらソース及びドレイン領域間に位置するチャネル６とを有する電界効果トランジスタの形態の不揮発性メモリ素子が設けられている。ソース領域及びドレイン領域はｎ型表面区域を以て構成され、これらにそれぞれソース電極７及びドレイン電極８が設けられている。チャネル６の上方には珪素より成るフローティングゲート電極９があり、このフローティングゲート電極は、通常酸化珪素より成る誘電体層１０によりチャネル６から分離されている。ゲート電極９はあらゆる面で電気絶縁材料で囲まれている為、不揮発性情報を電荷の形態で電極９上に蓄積しうる。フローティングゲート電極９の上方には通常の制御電極１１があり、この制御電極は間挿誘電体層１２によりフローティングゲート電極から絶縁されている。
書き込みは、電流をソース領域からドレイン領域に流すことによりソース領域４に隣接して発生される熱い電子を以て行なわれる。この目的のために、チャネル内でソース側に高電界を発生させる手段がソース領域４の付近で半導体装置に設けられている。この高電界中で電子が加速される。本発明によれば、この手段がゲート誘電体１０の厚肉部分１３を有し、ソース領域４のｐｎ接合２５がこの厚肉部分１３の下側で半導体本体１の表面２に交差するようにする。フローティングゲート電極９とソース領域４との互いに対向する縁部を少なくとも殆ど一致させ、少なくともゲート電極９が、厚肉部分１３の下側でソース領域に隣接するチャネル部分の上方に延在するようにする。ドレイン領域５のｐｎ接合２６を、図１から明らかなようにゲート酸化物１０が厚肉部分１３の領域におけるよりも薄肉となっているチャネル６中の位置で表面２と交差させ、大きな電界がチャネルのドレイン側にも形成されないようにする。本例では、フローティングゲート電極と制御電極とを積層体の形態で設ける為、これらの電極の縁部は少なくともチャネルの長手方向で一致し且つこれら電極の双方がソース領域４及びドレイン領域５間のチャネル全体を被覆する。
ゲート酸化物の厚肉部分１３はそれ自体既知の種々の方法で得ることができる。半導体本体及びフローティングゲート電極９が珪素より成りゲート電極１０が酸化珪素より成っている本例では、厚肉部分１３は、少なくとも部分的にソース領域４の区域における珪素材料の熱酸化により得られる酸化物層を以て構成される。この酸化物はチャネルの方向でソース領域４に向かって徐々に厚肉となっており、このことはチャネル中の電界分布にとって好ましいことである。チャネルの反対側、即ちドレイン側においても、この酸化物の第２の厚肉部分１４をこの酸化工程中形成しうる。この厚肉部分はチャネル６からある距離の位置でドレイン領域５上に位置し、従ってチャネル中の電界分布に全く或いは殆ど影響を及ぼさない。本例では、第２の厚肉部分１４の下側でチャネル６まで延在する延長部５ａをドレイン領域に設けることにより、ソース領域とドレイン領域との間の非対称性が得られる。
半導体装置の製造の数工程を図２〜４につき説明する。製造の出発点を、少なくとも表面領域３が１０17原子／ｃｍ3のドーピング濃度でｐ型となっている珪素基板１であるものとする。製造すべきトランジスタのゲート誘電体を形成する約１２ｎｍの厚さの酸化物層１０を酸化により表面上に得る。この酸化物層１０上に、多結晶珪素（以後単にポリと称する）より成る約０．３μｍの厚さの第１の層１５をＣＶＤにより堆積し、この堆積中に又は堆積後の別個のドーピング工程中にこの第１のポリ層にｎ型ドーピングを行なう。後の工程でこの第１のポリ層からフローティングゲート電極９を形成する。このポリ層１５上にまず最初にポリ間誘電体層１２を形成する。この層は簡単な例では厚さが例えば２５ｎｍの酸化珪素層を以て構成しうる。他の実施例では、この層が他の材料、例えばオキシニトリドや例えば酸化物−窒化物−酸化物（ＯＮＯ）のように種々の層の系を有するようにしうる。後の工程で制御電極１１を形成するための第２のｎ型ドーピングされたポリ層１６を、それ自体既知の方法で層１２上に形成する。図２は第２のポリ層１６を堆積した後の装置を示す。制御電極１１とフローティングゲート電極９とを既知の技術によりポリ層１５及び１６から形成し（図３）、その後自己整合法のイオン注入により表面区域１７内に燐原子を入れる。
図４に示す次の工程で、装置に熱酸化を行ない、これにより約５０ｎｍの厚肉部分をフローティングゲート電極９の縁部の下側に形成する。この厚肉部分は鳥のくちばしの形状でゲート９の縁部からフローティングゲートの下側まで延在する。これと同時に、酸化物層１８がポリ層の積層体９，１１の側面上に形成され、ソース及びドレインの注入に際してのスペーサ又はその一部として作用する。半導体本体の表面上には酸化物層１９が設けられるも、この酸化物層１９の厚さは多結晶珪素と単結晶珪素との酸化速度の差の為に層１８の厚さよりもわずかに薄くなる可能性がある。横方向の酸素の拡散によってもフローティングゲート電極の下側の珪素材料を酸化珪素に変換する為、酸化物１４がチャネルの縁部でフローティングゲート電極の下側まで延在し、その形状はチャネル中の電界分布を得るのに用いられるいわゆる鳥のくちばしの形状となる。この酸化工程中或いは別個の加熱工程中、表面区域１７に与えられている燐原子が珪素本体中に更に拡散し、薄肉のゲート酸化物１０の下側まで延在するｎ型領域５ａを形成する。次の工程で所望の幅のスペーサを積層体９，１１の側面上に形成しうる。この目的のために、まず最初酸化物層を既知の方法で堆積し、異方性のエッチバックによりこの酸化物層からスペーサを得る。このエッチング工程により、スペーサを介して積層体９，１１に隣接する酸化物１９を部分的に又は完全に除去でき、このことはソース又はドレイン注入にとって好ましいことである。次に装置を注入処理し、これにより多量にドーピングされたｎ型領域４及び５を例えば砒素のドーピングにより形成する。積層体９，１１の縁部におけるスペーサは、チャネル６の方向に面する領域４（図１）の縁部がゲート電極９及び１１の縁部とほぼ一致し、チャネル６の一部が鳥のくちばしの厚肉酸化物１３の下側に位置するようにする作用をする。装置には更に、酸化物層１４中に接点窓をあけたり、接点７及び８を設けたりするような通常の処理を行なうことができる。このような処理はこの分野で一般に既知であり、その更なる説明は省略する。
図５は制御電極に２つの異なる電圧を印加した場合のチャネル中の電界分布を示す。これら双方の場合のドレイン領域の電圧は５Ｖである。チャネル中のソース領域までの距離ｄを横軸上にプロットし、横方向の電界強度（Ｅlat）を縦軸上にプロットしてある。曲線２０は低ゲート電圧、例えば３Ｖでの状態を示す。この場合、チャネルのドレイン側での電界強度がチャネルのソース側におけるよりも著しく高くなる。これは、高電界によりチャネルのドレイン側に熱い電子が形成される為である。しかし、これらの電子のフローティングゲートへの転送はゲート酸化物中の電界が極めて弱い為に阻止されるか或いはドレイン領域における電圧の為に間違った方向に行なわれる。曲線２１は、ドレイン電圧を同じにしてゲート電圧を著しく高くした場合、例えばゲート電圧を１０Ｖにした場合のチャネル中の電界分布を示す。この場合、チャネルのソース側に強い電界が得られ、ドレイン側に比較的弱い電界が得られる。この場合チャネル中の電子はソース側で加速される。又、この場合、ソース領域と制御電極との間の高電圧の為にフローティングゲートへの有効な電荷転送が行なわれ、これにより電荷転送に好ましい電界がゲート酸化物中に形成される。図６は、チャネルのドレイン側での（計算した）横方向の最大電界強度（Ｅlet,max）（曲線２２）とソース側での（計算した）横方向の最大電界強度（曲線２３）とをここで説明するメモリセルに対する（フローティング）ゲート電圧の関数として示す。このグラフから明らかなように、制御電極に印加する電圧が高くなるとドレイン側の電界強度は小さくなりソース側の電界強度は大きくなる。
高い正の電圧をドレイン領域に印加し、低い電圧を制御電極に印加することにより、薄肉ゲート酸化物１０の前記の厚さが、ファウラー・ノルトハイムのトンネル効果を消去に用いることができる。これらの条件の下で、電子はフローティングゲート電極からゲート酸化物１０を経てドレイン領域５に突き抜けることができる。
上述した装置は２つのみのポリ層から標準の技術で製造しうる。
図７は、ゲート電極に対し２つのポリ層を有する本発明による半導体装置の他の実施例の断面図である。本例のフローティングゲート電極９及び制御電極１１は前の実施例のような積層体を構成せず、チャネルの長さ方向で互いに独立に規定される。フローティングゲート９は比較的薄肉のゲート酸化物１０上に設けられる。制御電極１１はフローティングゲート電極９に重なるとともこのフローティングゲート電極の両側でゲート酸化物の厚肉部分１３及び１４上に延在する。ソース領域４の縁部はこの場合もフローティングゲート電極１１の縁部とほぼ一致し、従ってこの場合もゲート酸化物の隣接部分１３の下側に強い電界を発生でき、この電界内で書き込みの目的のための熱い電荷キャリアが形成される。チャネル６のドレイン側で電界分布にピークが形成されるのはドレイン延長部５ａにより阻止される。
本発明は上述した実施例に限定されず、当業者にとっては本発明の範囲内で種々の変更が可能であること明らかである。上述した実施例の導電型を反転させることができる。ゲート誘電体の厚肉部分は酸化工程による以外の方法、例えば堆積及び写真食刻により得ることができる。消去のためには、トンネル効果以外の機構、例えばフローティングゲート電極中への正孔の注入を用いることができる。これらの正孔はドレイン領域のｐｎ接合のアバランシェ降伏により形成でき、フローティングゲートにおける電子の電荷を補償する。
【図面の簡単な説明】
図１は本発明による半導体装置の断面図であり、
図２〜図４はこの半導体装置の製造の数工程を示し、
図５は２つの異なるゲート電圧に対する横方向の電界分布を示し、
図６は図１の半導体装置におけるチャネルのソース及びドレイン側の最大電界強度を示すグラフであり、
図７は本発明による半導体装置の他の実施例を示す断面図である。
【図１】
0003762433.tif 000002
【図２】
0003762433.tif 000003
【図３】
0003762433.tif 000004
【図４】
0003762433.tif 000005
【図５】
0003762433.tif 000006
【図６】
0003762433.tif 000007
【図７】
0003762433.tif 000008