(57)【特許請求の範囲】
【請求項１】
第１の入力信号であるデータ信号（ＤＩ）と第２の入力信号であるクロック信号（ＣＩ）との位相差を検出し、第１の出力信号であるＵＰ信号と第２の出力信号であるＤＯＷＮ信号とのパルス幅の差として出力する位相比較回路において、
第１の入力信号（ＤＩ）がデータ入力端子（Ｄ）に入力され第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に入力される第１のフリップフロップ回路（ＦＦ１）と、
前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第２のフリップフロップ回路（ＦＦ３）と、
前記第１の入力信号の反転信号（ＤＩＮ）がデータ入力端子（Ｄ）に入力され前記第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に接続される第３のフリップフロップ回路（ＦＦ２）と、
前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第４のフリップフロップ回路（ＦＦ４）と、
前記第１のフリップフロップ回路（ＦＦ１）のデータ入力端子（Ｄ）に接続される第１の遅延回路（Ｄ２）と、
前記第１のフリップフロップ回路（ＦＦ１）の反転データ出力端子（ＱＮ）に接続される第１の反転遅延回路（Ｄ３）と、
前記第３のフリップフロップ回路（ＦＦ２）のデータ入力端子（Ｄ）に接続される第４の遅延回路（Ｄ２’）と、
前記第３のフリップフロップ回路（ＦＦ２）の反転データ出力端子（ＱＮ）に接続される第２の反転遅延回路（Ｄ３’）と、
前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）の信号（Ｅ２）及び前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）の出力信号（Ｅ２Ｎ）が入力され排他的論理和処理を行う第３の排他的論理和回路と、
前記第１の反転遅延回路（Ｄ３）の出力信号（Ｅ３）、前記第２の反転遅延回路（Ｄ３’）の出力信号（Ｅ３Ｎ）、前記第２のフリップフロップ回路（ＦＦ３）のデータ出力端子（Ｑ）の信号（Ｅ４）及び前記第４のフリップフロップ回路（ＦＦ４）のデータ出力端子（Ｑ）の出力信号（Ｅ４Ｎ）が入力され排他的論理和処理を行う第４の排他的論理和回路と、
を有することを特徴とする位相比較回路。
【請求項２】
請求項１に記載の位相比較器において、更に、
前記ＵＰ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の遅延回路（Ｄ２）と前記第４の遅延回路（Ｄ２’）との遅延値により独立に設定され、
前記ＤＯＷＮ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の反転遅延回路（Ｄ３）と前記第２の反転遅延回路（Ｄ３’）の遅延値により独立に設定されることを特徴とする位相比較器。
【請求項３】
請求項１に記載の位相比較器において、
前記第３の排他的論理和回路が、
前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）と前記第３のフリップフロップ回路（ＦＦ２）の出力端子（Ｑ）の信号（Ｅ２Ｎ）とを入力とする第１のＮＡＮＤ回路（Ｎ１）と、
前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）と前記第１のフリップフロップ回路（ＦＦ１）の出力端子（Ｑ）の信号（Ｅ２）とを入力とする第２のＮＡＮＤ回路（Ｎ２）と、
前記第１のＮＡＮＤ回路（Ｎ１）の出力と前記第２のＮＡＮＤ回路（Ｎ２）の出力とを入力とする第３のＮＡＮＤ回路（Ｎ３）とを具備し、
前記第４の排他的論理和回路が、
前記第２の反転遅延回路（Ｄ３’）の出力信号（Ｅ３Ｎ）と前記第２のフリップフロップ回路（ＦＦ３）の出力端子（Ｑ）の信号（Ｅ４）とを入力とする第４のＮＡＮＤ回路（Ｎ４）と、
前記第１の反転遅延回路（Ｄ３）の出力信号（Ｅ３）と前記第４のフリップフロップ回路（ＦＦ４）の出力端子（Ｑ）の信号（Ｅ４Ｎ）とを入力とする第５のＮＡＮＤ回路（Ｎ５）と、
前記第４のＮＡＮＤ回路（Ｎ４）の出力と前記第５のＮＡＮＤの回路（Ｎ５）の出力とを入力とする第６のＮＡＮＤの回路（Ｎ６）とを具備する、
ことを特徴とする位相比較器。
【請求項４】
第１の入力信号であるデータ信号（ＤＩ）と第２の入力信号であるクロック信号（ＣＩ）との位相差を検出し、第１の出力信号であるＵＰ信号と第２の出力信号であるＤＯＷＮ信号とのパルス幅の差として出力する位相比較回路において、
第１の入力信号（ＤＩ）がデータ入力端子（Ｄ）に入力され第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に入力される第１のフリップフロップ回路（ＦＦ１）と、
前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第２のフリップフロップ回路（ＦＦ３）と、
前記第１の入力信号の反転信号（ＤＩＮ）がデータ入力端子（Ｄ）に入力され前記第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に接続される第３のフリップフロップ回路（ＦＦ２）と、
前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第４のフリップフロップ回路（ＦＦ４）と、
前記第１のフリップフロップ回路（ＦＦ１）のデータ入力端子（Ｄ）に接続される第１の遅延回路（Ｄ２）と、
前記１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）に接続される第３の遅延回路（図示なし）と、
前記第３のフリップフロップ回路（ＦＦ２）のデータ入力端子（Ｄ）に接続される第４の遅延回路（Ｄ２’）と、
前記３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）に接続される第５の遅延回路（図示なし）と、
前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）の信号（Ｅ２）及び前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）の出力信号（Ｅ２Ｎ）が入力され排他的論理和処理を行う第５の排他的論理和回路と、
前記３の遅延回路（図示なし）の出力信号（図示なし）、前記５の遅延回路（図示なし）の出力信号（図示なし）、前記２のフリップフロップ回路（ＦＦ３）のデータ出力端子（Ｑ）の信号（Ｅ４）及び第４のフリップフロップ回路（ＦＦ４）のデータ出力端子（Ｑ）の出力信号（Ｅ４Ｎ）が入力され排他的論理和処理を行う第６の排他的論理和回路と、
を有することを特徴とする位相比較回路。
【請求項５】
請求項４に記載の位相比較器において、更に、
前記ＵＰ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の遅延回路（Ｄ２）と前記第４の遅延回路（Ｄ２’）との遅延値により独立に設定され、
前記ＤＯＷＮ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第３の遅延回路（図示なし）と前記第５の遅延回路（図示なし）の遅延値により独立に設定されることを特徴とする位相比較器。
【請求項６】
請求項４に記載の位相比較器において、
前記第５の排他的論理和回路が、
前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）と前記第３のフリップフロップ回路（ＦＦ２）の出力端子（Ｑ）の信号（Ｅ２Ｎ）とを入力とする第７のＮＡＮＤ回路（Ｎ１）と、
前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）と前記第１のフリップフロップ回路（ＦＦ１）の出力端子（Ｑ）の信号（Ｅ２）とを入力とする第８のＮＡＮＤ回路（Ｎ２）と、
前記第７のＮＡＮＤ回路（Ｎ１）の出力と前記第８のＮＡＮＤ回路（Ｎ２）の出力とを入力とする第９のＮＡＮＤ回路（Ｎ３）とを具備し、
前記第６の排他的論理和回路が、
前記第５の遅延回路（図示なし）の出力信号（図示なし）と前記第２のフリップフロップ回路（ＦＦ３）の出力端子（Ｑ）の信号（Ｅ４）とを入力とする第１０のＮＡＮＤ回路（Ｎ４）と、
前記第３の遅延回路（図示なし）の出力信号（図示なし）と前記第４のフリップフロップ回路（ＦＦ４）の出力端子（Ｑ）の信号（Ｅ４Ｎ）とを入力とする第１１のＮＡＮＤ回路（Ｎ５）と、
前記第１０のＮＡＮＤ回路（Ｎ４）の出力と前記第１１のＮＡＮＤの回路（Ｎ５）の出力とを入力とする第１２のＮＡＮＤの回路（Ｎ６）とを具備する、
ことを特徴とする位相比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックリカバリ回路やフェーズロックループ（ＰＬＬ）回路等に用いられ、２個の入力信号間位相差に比例した幅のパルスを出力する線形位相比較回路において、特に、２個の入力信号間の位相差を高精度に出力パルス幅に変換し得る位相比較回路に関するものである。
【０００２】
【従来の技術】
従来の位相比較回路を図６を用いて説明する（参考文献: A Self Correcting Clock Recovery Circuit、C.R.Hogge,Jr.著、IEEE Journal of Lightwave Technology, vol.LT-3,pp.1312-1314,December 1985)。従来の位相比較回路は位相検出部５と位相差出力部６からなる。位相検出部５は２個のフリップフロップ回路ＦＦ１，ＦＦ３、インバータ回路Ｉ１により構成され、また、位相差出力部６は２個の排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２から構成される。
【０００３】
従来の位相比較回路の接続を説明する。位相検出部５はデータ入力端子ＤＩとクロック入力端子ＣＩおよび４つの位相信号出力端子Ｅ１，Ｅ２，Ｅ３，Ｅ４を持ち、データ入力端子ＤＩはフリップフロップ回路ＦＦ１のデータ入力端子Ｄおよび位相信号出力端子Ｅ１に接続され、クロック入力端子ＣＩはフリップフロップ回路ＦＦ１のクロック入力端子ＣＫおよびインバータ回路Ｉ１の入力端子に接続されている。
【０００４】
フリップフロップ回路ＦＦ１のデータ出力端子Ｑはフリップフロップ回路ＦＦ３のデータ入力端子Ｄと位相信号出力端子Ｅ２，Ｅ３に接続されている。インバータ回路Ｉ１の出力端子はフリップフロップ回路ＦＦ３のクロック入力端子ＣＫに接続され、フリップフロップ回路ＦＦ３のデータ出力端子Ｑは位相信号出力端子信号Ｅ４に接続されている。
【０００５】
位相差出力部６は位相信号入力端子Ｅ１，Ｅ２，Ｅ３，Ｅ４とＵＰ信号の出力端子ＵＰとＤＯＷＮ信号の出力端子ＤＯＷＮを持つ。位相検出部５の位相信号出力端子Ｅ１，Ｅ２，Ｅ３，Ｅ４は各々位相差出力部６の位相信号入力端子Ｅ１，Ｅ２，Ｅ３，Ｅ４に接続され、位相信号入力端子Ｅ１とＥ２は排他的論理和回路ＥＸＯＲ１の２個の入力に各々接続され、位相信号入力端子Ｅ３とＥ４は排他的論理和回路ＥＸＯＲ２の２個の入力に各々接続されている。排他的論理和回路ＥＸＯＲ１の出力端子は位相差出力部６の出力端子ＵＰに接続され、排他的論理和回路ＥＸＯＲ２の出力端子は位相差出力部６の出力端子ＤＯＷＮに接続される。出力端子ＵＰ，ＤＯＷＮは位相検出回路の出力端子でもある。
【０００６】
従来の位相比較回路の動作を図７と図８を用いて説明する。位相比較回路は、データ入力信号ＤＩとクロック入力信号ＣＩの位相差を、出力信号ＵＰのパルス時間幅と出力信号ＤＯＷＮのパルス時間幅の差として出力する回路である。出力信号ＤＯＷＮのパルス幅はクロック周期の２分の１に一定に保たれる。データ入力信号ＤＩに対してクロック入力信号ＣＩの位相が進んだ時には、その進んだ時間差だけ信号ＵＰのパルス幅が信号ＤＯＷＮのパルス幅より狭くなることで位相関係を表示する。また、データ入力信号ＤＩに対してクロック入力信号ＣＩの位相が遅れた時には、その遅れた時間差だけ信号ＵＰのパルス幅が信号ＤＯＷＮのパルス幅より太くなることで位相関係を表示する。
【０００７】
図７は、データ入力信号ＤＩとクロック入力信号ＣＩが所望の位相関係にある場合のタイミングを示している。位相信号Ｅ１はデータ入力信号ＤＩを使用して、データ入力信号ＤＩの遷移する時点（位相）を位相差出力部６に伝える。位相信号Ｅ２は、クロック入力信号ＣＩがハイレベルに遷移する時点（位相）を位相差出力部６に伝える。フリップフロップ回路ＦＦ１によりクロック入力信号ＣＩがハイレベルに遷移する時点においてそのデータ出力信号Ｑがデータ入力信号ＤＩ（位相信号Ｅ１）の値に遷移するためである。位相差出力部６では、位相信号Ｅ１とＥ２を排他的論理和回路ＥＸＯＲ１に入力する。この排他的論理和回路ＥＸＯＲ１は、位相信号Ｅ１とＥ２の値が異なっている時間だけハイレベルパルスをＵＰ信号として出力する。ＵＰ信号のパルス幅ｔｕｐは、データ入力信号ＤＩの遷移時点からクロック入力信号ＣＩの立ち上がり時点までに相当し、データ入力信号ＤＩとクロック入力信号ＣＩの位相差を表す。
【０００８】
一方、位相信号Ｅ３はフリップフロップ回路ＦＦ１のデータ出力信号Ｑであり、クロック入力信号ＣＩがハイレベルに遷移する時点（位相）の情報を持つ。位相信号Ｅ４はフリップフロップ回路ＦＦ３のデータ出力信号Ｑであり、クロック入力信号ＣＩがローレベルに遷移する時点（位相）の情報を持つ。一般に、クロック入力信号ＣＩのハイレベルとローレベルの時間比は１対１であるため、位相信号Ｅ４は位相信号Ｅ３がクロック周期の２分の１だけ遅れた信号となる。よって、位相差出力部６のなかで、排他的論理和回路ＥＸＯＲ２を用いて位相信号Ｅ３とＥ４の排他的論理和が得られると、クロック周期の２分の１の時間幅（ｔｄｏｗｎ）を持つハイレベルパルスがＤＯＷＮ信号として出力される。
【０００９】
以上説明した図７では、データ入力信号ＤＩのちょうど中央にクロック入力信号ＣＩの立ち上がりが位置しており両者間で位相差のない状態である。ＵＰ信号のパルス幅ｔｕｐはクロック周期の２分の１となり、ＤＯＷＮ信号のパルス幅と等しくなっていることがわかる。
【００１０】
他方、図８では、クロック入力信号ＣＩの立ち上がり位置がデータ入力の中央からＴ／４（Ｔはクロックの１周期）進んだ所に位置している。この状態では、ＵＰ信号のパルス幅ｔｕｐはＴ／４となる。常にＴ／２のパルス幅を持つＤＯＷＮ信号と比較すると、Ｔ／４のパルス幅の差を出力してデータ入力信号ＤＩに対してクロック入力信号がＴ／４進んでいることを表す。
【００１１】
【発明が解決しようとする課題】
ところが、従来の位相比較回路では、データ入力信号ＤＩとクロック入力信号ＣＩの位相差を精度良くＵＰ信号とＤＯＷＮ信号のパルス幅の差として出力できない問題がある。これは、フリップフロップ回路ＦＦ１，ＦＦ３と排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２の遅延時間によりＵＰ信号とＤＯＷＮ信号のパルス幅が位相差に関係なく増減するためである。従来の位相比較回路の動作を説明する際に用いた図７、図８は、回路の遅延時間を考慮しない場合の理想的なタイミング図であった。
【００１２】
図９に回路の遅延時間を考慮した場合のタイミング図を示した。図７に比較し、位相信号Ｅ２は、フリップフロップ回路ＦＦ１においてクロック入力信号ＣＩが立ち上がってからデータ出力信号Ｑが出力するまでの時間ｔ１だけ、理想的な場合より遅延する。そして、ＵＰ信号には、排他的論理和回路ＥＸＯＲ１の遅延時間tdE11LHとtdE12LLがそれぞれ立ち上がり時と降下時に現れる。ここで、tdE*#LHは排他的論理和回路ＥＸＯＲ＊（＊は１又は２）の入力信号Ｅ＃（＃は１，２，３，４のいずれか）がＬに遷移した時間から、その出力信号がＨに遷移するまでの遅延を示す。後尾２文字は、ＬＬの場合には入力信号がＬに遷移してから出力信号がＬに遷移するまでの遅延のように入力信号の遷移方向と出力信号の遷移方向を表す。これらを区別しているのは、排他的論理和回路は一般に、各入力端子、入力信号遷移方向、出力信号遷移方向によりそれぞれ遅延時間が異なるためである。これらの回路遅延により、ＵＰ信号のパルス幅は、次の式
Δｔｕｐ＝ｔ１＋tdE12LL−tdE11LH                            （１）
に示されるΔｔｕｐだけ増大する。
【００１３】
一方、位相信号Ｅ３にも位相信号Ｅ２と同様の遅延ｔ１が付加され、位相信号Ｅ４にはフリップフロップ回路ＦＦ３の出力遅延ｔ３が付加される。遅延時間ｔ１とｔ３はともにフリップフロップ回路の出力回路遅延時間であるが、回路構成や出力ファンアウト数等に依存するため必ずしも一致しない。さらに、ＤＯＷＮ信号には、排他的論理和回路ＥＸＯＲ２の遅延時間tdE23LHとtdE24LLがそれぞれ立ち上がり時と降下時に現れる。この２つの回路遅延により、ＤＯＷＮ信号のパルス幅は、次の式
Δｔｄｏｗｎ＝ｔ３＋tdE24LL−（ｔ１＋tdE23LH）              （２）
に示されるΔｔｄｏｗｎだけ増大する。よって、ＵＰ信号とＤＯＷＮ信号のパルス幅にはΔｔｕｐとΔｔｄｏｗｎの差が生じ、データ入力信号ＤＩとクロック入力信号ＣＩの位相差を精度良く出力できない問題がある。
【００１４】
さらに、これらの回路遅延があるとＵＰ信号が降下する時点がＤＯＷＮ信号の立ち上がり時点より遅れる、あるいは、ＤＯＷＮ信号が降下する時点がＵＰ信号の立ち上がり時点より遅れる問題が生じる。ここでは、一般に位相差出力部６の後段において使用するチャージポンプ回路は示さないが、ＵＰ信号とＤＯＷＮ信号のパルスが重なるとチャージポンプ回路の出力電圧安定性が損なわれるばかりか、消費電力の増大をもたらす問題がある。
【００１５】
本発明は以上のような点に鑑みてなされたもので、その目的は、２つの入力信号の位相差をＵＰ信号とＤＯＷＮ信号のパルス幅の差として高い精度で出力できるようにした位相比較回路を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために請求項１の発明は、第１の入力信号であるデータ信号（ＤＩ）と第２の入力信号であるクロック信号（ＣＩ）との位相差を検出し、第１の出力信号であるＵＰ信号と第２の出力信号であるＤＯＷＮ信号とのパルス幅の差として出力する位相比較回路において、第１の入力信号（ＤＩ）がデータ入力端子（Ｄ）に入力され第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に入力される第１のフリップフロップ回路（ＦＦ１）と、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第２のフリップフロップ回路（ＦＦ３）と、前記第１の入力信号の反転信号（ＤＩＮ）がデータ入力端子（Ｄ）に入力され前記第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に接続される第３のフリップフロップ回路（ＦＦ２）と、前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第４のフリップフロップ回路（ＦＦ４）と、前記第１のフリップフロップ回路（ＦＦ１）のデータ入力端子（Ｄ）に接続される第１の遅延回路（Ｄ２）と、前記第１のフリップフロップ回路（ＦＦ１）の反転データ出力端子（ＱＮ）に接続される第１の反転遅延回路（Ｄ３）と、前記第３のフリップフロップ回路（ＦＦ２）のデータ入力端子（Ｄ）に接続される第４の遅延回路（Ｄ２’）と、前記第３のフリップフロップ回路（ＦＦ２）の反転データ出力端子（ＱＮ）に接続される第２の反転遅延回路（Ｄ３’）と、前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）の信号（Ｅ２）及び前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）の出力信号（Ｅ２Ｎ）が入力され排他的論理和処理を行う第３の排他的論理和回路と、前記第１の反転遅延回路（Ｄ３）の出力信号（Ｅ３）、前記第２の反転遅延回路（Ｄ３’）の出力信号（Ｅ３Ｎ）、前記第２のフリップフロップ回路（ＦＦ３）のデータ出力端子（Ｑ）の信号（Ｅ４）及び前記第４のフリップフロップ回路（ＦＦ４）のデータ出力端子（Ｑ）の出力信号（Ｅ４Ｎ）が入力され排他的論理和処理を行う第４の排他的論理和回路と、を有することを特徴とする位相比較回路とした。
請求項２の発明は、請求項１に記載の位相比較器において、更に、前記ＵＰ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の遅延回路（Ｄ２）と前記第４の遅延回路（Ｄ２’）との遅延値により独立に設定され、前記ＤＯＷＮ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の反転遅延回路（Ｄ３）と前記第２の反転遅延回路（Ｄ３’）の遅延値により独立に設定されることを特徴とする位相比較器とした。
請求項３の発明は、請求項２に記載の位相比較器において、前記第３の排他的論理和回路が、前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）と前記第３のフリップフロップ回路（ＦＦ２）の出力端子（Ｑ）の信号（Ｅ２Ｎ）とを入力とする第１のＮＡＮＤ回路（Ｎ１）と、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）と前記第１のフリップフロップ回路（ＦＦ１）の出力端子（Ｑ）の信号（Ｅ２）とを入力とする第２のＮＡＮＤ回路（Ｎ２）と、前記第１のＮＡＮＤ回路（Ｎ１）の出力と前記第２のＮＡＮＤ回路（Ｎ２）の出力とを入力とする第３のＮＡＮＤ回路（Ｎ３）とを具備し、前記第４の排他的論理和回路が、前記第２の反転遅延回路（Ｄ３’）の出力信号（Ｅ３Ｎ）と前記第２のフリップフロップ回路（ＦＦ３）の出力端子（Ｑ）の信号（Ｅ４）とを入力とする第４のＮＡＮＤ回路（Ｎ４）と、前記第１の反転遅延回路（Ｄ３）の出力信号（Ｅ３）と前記第４のフリップフロップ回路（ＦＦ４）の出力端子（Ｑ）の信号（Ｅ４Ｎ）とを入力とする第５のＮＡＮＤ回路（Ｎ５）と、前記第４のＮＡＮＤ回路（Ｎ４）の出力と前記第５のＮＡＮＤの回路（Ｎ５）の出力とを入力とする第６のＮＡＮＤの回路（Ｎ６）とを具備する、ことを特徴とする位相比較器とした。
請求項４の発明は、第１の入力信号であるデータ信号（ＤＩ）と第２の入力信号であるクロック信号（ＣＩ）との位相差を検出し、第１の出力信号であるＵＰ信号と第２の出力信号であるＤＯＷＮ信号とのパルス幅の差として出力する位相比較回路において、第１の入力信号（ＤＩ）がデータ入力端子（Ｄ）に入力され第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に入力される第１のフリップフロップ回路（ＦＦ１）と、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第２のフリップフロップ回路（ＦＦ３）と、前記第１の入力信号の反転信号（ＤＩＮ）がデータ入力端子（Ｄ）に入力され前記第２の入力信号（ＣＩ）がクロック入力端子（ＣＫ）に接続される第３のフリップフロップ回路（ＦＦ２）と、前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）がデータ入力端子（Ｄ）に接続され前記第２の入力信号の反転信号（ＣＩＮ’）がクロック入力端子（ＣＫ）に入力される第４のフリップフロップ回路（ＦＦ４）と、前記第１のフリップフロップ回路（ＦＦ１）のデータ入力端子（Ｄ）に接続される第１の遅延回路（Ｄ２）と、前記１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）に接続される第３の遅延回路（図示なし）と、前記第３のフリップフロップ回路（ＦＦ２）のデータ入力端子（Ｄ）に接続される第４の遅延回路（Ｄ２’）と、前記３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）に接続される第５の遅延回路（図示なし）と、前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）、前記第１のフリップフロップ回路（ＦＦ１）のデータ出力端子（Ｑ）の信号（Ｅ２）及び前記第３のフリップフロップ回路（ＦＦ２）のデータ出力端子（Ｑ）の出力信号（Ｅ２Ｎ）が入力され排他的論理和処理を行う第５の排他的論理和回路と、前記３の遅延回路（図示なし）の出力信号（図示なし）、前記５の遅延回路（図示なし）の出力信号（図示なし）、前記２のフリップフロップ回路（ＦＦ３）のデータ出力端子（Ｑ）の信号（Ｅ４）及び第４のフリップフロップ回路（ＦＦ４）のデータ出力端子（Ｑ）の力信号（Ｅ４Ｎ）が入力され排他的論理和処理を行う第６の排他的論理和回路と、を有することを特徴とする位相比較回路とした。
請求項５の発明は、請求項４に記載の位相比較器において、更に、前記ＵＰ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第１の遅延回路（Ｄ２）と前記第４の遅延回路（Ｄ２’）との遅延値により独立に設定され、前記ＤＯＷＮ信号の連続する２パルスに現れる前記位相差からのパルス幅のずれが前記第３の遅延回路（図示なし）と前記第５の遅延回路（図示なし）の遅延値により独立に設定されることを特徴とする位相比較器とした。
請求項６の発明は、請求項４に記載の位相比較器において、前記第５の排他的論理和回路が、前記第１の遅延回路（Ｄ２）の出力信号（Ｅ１）と前記第３のフリップフロップ回路（ＦＦ２）の出力端子（Ｑ）の信号（Ｅ２Ｎ）とを入力とする第７のＮＡＮＤ回路（Ｎ１）と、前記第４の遅延回路（Ｄ２’）の出力信号（Ｅ１Ｎ）と前記第１のフリップフロップ回路（ＦＦ１）の出力端子（Ｑ）の信号（Ｅ２）とを入力とする第８のＮＡＮＤ回路（Ｎ２）と、前記第７のＮＡＮＤ回路（Ｎ１）の出力と前記第８のＮＡＮＤ回路（Ｎ２）の出力とを入力とする第９のＮＡＮＤ回路（Ｎ３）とを具備し、前記第６の排他的論理和回路が、前記第５の遅延回路（図示なし）の出力信号（図示なし）と前記第２のフリップフロップ回路（ＦＦ３）の出力端子（Ｑ）の信号（Ｅ４）とを入力とする第１０のＮＡＮＤ回路（Ｎ４）と、前記第３の遅延回路（図示なし）の出力信号（図示なし）と前記第４のフリップフロップ回路（ＦＦ４）の出力端子（Ｑ）の信号（Ｅ４Ｎ）とを入力とする第１１のＮＡＮＤ回路（Ｎ５）と、前記第１０のＮＡＮＤ回路（Ｎ４）の出力と前記第１１のＮＡＮＤの回路（Ｎ５）の出力とを入力とする第１２のＮＡＮＤの回路（Ｎ６）とを具備する、ことを特徴とする位相比較器とした。
【００２０】
【発明の実施の形態】
［第１の実施形態（本発明の原理）］
本発明の原理としての第１の実施形態を図１を用いて説明する。本実施形態の位相比較回路は、位相検出部１と位相差出力部２からなる。位相検出部１はフリップフロップ回路ＦＦ１（第１のフリップフロップ回路）、フリップフロップ回路ＦＦ３（第２のフリップフロップ回路）、インバータ回路Ｉ１、遅延回路Ｄ１、遅延回路Ｄ２（第１の遅延回路）、反転遅延回路Ｄ３（第１の反転遅延回路）で構成する。位相差出力部２は排他的論理和回路ＥＸＯＲ１（第１の排他的論理和回路），ＥＸＯＲ２（第２の排他的論理和回路）、遅延回路Ｄ４（第２の遅延回路）で構成する。
【００２１】
本実施形態の接続を図１を用いて説明する。位相検出部１では、本位相比較回路の入力であるデータ入力信号ＤＩをフリップフロップＦＦ１のデータ入力端子Ｄおよび遅延回路Ｄ２の入力端子に接続し、遅延回路Ｄ２の出力端子の信号を位相信号Ｅ１として出力する。本位相比較回路の入力であるクロック入力信号ＣＩはフリップフロップ回路ＦＦ１のクロック入力端子ＣＫとインバータ回路Ｉ１の入力端子に接続し、インバータ回路Ｉ１の出力端子は遅延回路Ｄ１の入力端子に接続し、遅延回路Ｄ１の出力端子はフリップフロップ回路ＦＦ３のクロック入力端子ＣＫに接続する。フリップフロップ回路ＦＦ１のデータ出力端子Ｑはフリップフロップ回路ＦＦ３のデータ入力端子Ｄに接続するとともに、その信号を位相信号Ｅ２として出力する。フリップフロップ回路ＦＦ１の反転データ出力端子ＱＮは反転遅延回路Ｄ３の入力端子に接続し、反転遅延回路Ｄ３の出力端子の信号は位相信号Ｅ３として出力する。フリップフロップ回路ＦＦ３のデータ出力端子Ｑの信号は位相信号Ｅ４として出力する。
【００２２】
位相差出力部２では、位相信号Ｅ１とＥ２を排他的論理和回路ＥＸＯＲ１の２個の入力に接続し、この排他的論理和回路ＥＸＯＲ１の出力端子を遅延回路Ｄ４の入力端子に接続し、遅延回路Ｄ４の出力信号は本位相比較回路のＵＰ信号として出力する。また、位相信号Ｅ３とＥ４は排他的論理和回路ＥＸＯＲ２の２個の入力にそれぞれ接続し、この排他的論理和ＥＸＯＲ２の出力信号は本位相比較回路のＤＯＷＮ信号として出力する。
【００２３】
本実施形態の動作を、図２を用いて説明する。位相比較回路としての基本動作は図６に示した従来の位相比較回路と同様である。本位相比較回路は、データ入力信号ＤＩとクロック入力信号ＣＩの位相差を、ＵＰ信号のパルス時間幅とＤＯＷＮ信号のパルス時間幅の差として出力する。ＤＯＷＮ信号は、クロック周期Ｔの１／２の幅で一定したパルス幅で出力する。ＵＰ信号は、データ入力信号ＤＩに対してクロック入力信号ＣＩの位相が進んだ時には、その進んだ時間差だけパルス幅がＤＯＷＮ信号のパルス幅より狭くなり、逆にデータ入力信号ＤＩに対してクロック入力信号ＣＩの位相が遅れた時には、その遅れた時間差だけＤＯＷＮ信号のパルス幅より太くなる。
【００２４】
位相比較回路が、位相比較精度を向上する原理を、図２を用いて説明する。なお、図２において、ＵＰ’は排他的論理和回路ＥＸＯＲ１の出力信号、ＣＩＮ’は遅延回路Ｄ１の出力信号である。本実施形態では、図６の回路の位相比較の基本動作に加えて、位相信号Ｅ１は遅延回路Ｄ２により時間ｔＤ２だけ遅延する。この遅延ｔＤ２の付加により、ＵＰ信号パルス幅が、データ入力信号ＤＩとクロック入力信号ＣＩとの間の位相差から増大する量は、従来の位相比較回路における（１）式と対比して、次式
Δｔｕｐ＝ｔ１＋tdE1211−（ｔＤ２＋tdE11LH）                  （３）
のように表すことができる。すなわち、（３）式のΔｔｕｐを０にする遅延ｔＤ２を発生する遅延回路Ｄ２を挿入することにより、ＵＰ信号が正確にデータ入力端子ＤＩとクロック入力端子ＣＩとの間の位相差を示すように設計可能となる。
【００２５】
ＤＯＷＮ信号のパルス幅もクロック周期Ｔの１／２の幅に保たれる。フリップフロップ回路ＦＦ１の反転データ出力端子ＱＮに接続した反転遅延回路Ｄ３は、位相信号Ｅ２を時間ｔＤ３だけ遅延した位相信号Ｅ３を出力する。この遅延ｔＤ３の付加により、ＤＯＷＮ信号パルス幅が、クロック周期Ｔの１／２の幅から増大する量は、従来の位相比較回路における（２）式と対比して次式
0003770378.tif 000002
で示すことができる。ここで、ｔＤ１はフリップフロップ回路ＦＦ３に供給するクロック信号を遅延する遅延回路Ｄ１の遅延時間である。さらに、ｔ２はフリップフロップ回路ＦＦ１においてクロック信号ＣＩが立ち上がってから反転データ出力信号ＱＮが出力するまでの遅延である。（４）式のΔｔｄｏｗｎを０にする遅延ｔＤ３を発生することにより、ＤＯＷＮ信号が正確にクロック周期Ｔの１／２の幅を示すように設計可能となる。また、遅延回路Ｄ１はフリップフロップ回路ＦＦ１とＦＦ３の間のデータ転送を誤りなく行うに必要な次の条件である、
（ｔ１＋ｔｓｅｔ）＜（ｔＤ１＋Ｔ/２）＜（Ｔ＋ｔ１−ｔｈｏ１ｄ）（５）
を満たすように設定する。ここで、ｔｓｅｔはフリップフロップ回路ＦＦ３のデータセットアップ時間、ｔｈｏ１ｄはフリップフロップ回路ＦＦ３のデータホールド時間である。
【００２６】
加えて、ＵＰ信号の降下時点とＤＯＷＮ信号の立ち上がり時点は、遅延回路Ｄ４により等しくすることが可能になる。遅延回路Ｄ４を排他的論理和回路ＥＸＯＲ１の出力ラインに挿入することにより、ＵＰ信号に遅延回路Ｄ４の発生する遅延時間ｔＤ４を付加する。この遅延時間ｔＤ４を次式
ｔ２＋ｔＤ３＋tdE23LH＝ｔ１＋tdE12LL＋ｔＤ４                   （６）
を満足する値に設計することにより、ＵＰ信号の降下時点とＤＯＷＮ信号の立ち上がり時点が等しくなる。
【００２７】
したがって、本実施形態によると、フリップフロップ回路ＦＦ１とＦＦ３の回路遅延ｔ１，ｔ２，ｔ３および排他的論理和回路ＥＸＯＲ１とＥＸＯＲ２の回路遅延tdE12LL，tdE11LH，tdE24LL，tdE23LHにより生じる位相出力誤差を、遅延回路Ｄ２，Ｄ３の遅延により０に近づけることが可能となる。また、遅延回路Ｄ１により、フリップフロップ回路ＦＦ１とＦＦ３間のデータ転送のタイミング余裕が確保されるとともに、遅延回路Ｄ１の遅延による位相出力誤差も位相回路Ｄ２，Ｄ３により０に近づけることができる。そして、ＵＰ信号とＤＯＷＮ信号の立ち上がり時点と降下時点を遅延回路Ｄ４により一致させることが可能となる。
【００２８】
本実施形態においては、位相信号Ｅ３をフリップフロップ回路ＦＦ３の反転データ出力端子ＱＮから出力している点が、従来の実施例と異なる。フリップフロップ回路ＦＦ１のデータ出力端子Ｑから、位相信号Ｅ２、Ｅ３をとり（但し、位相信号Ｅ３については反転遅延回路Ｄ３と同様な遅延をもつ遅延回路（第３の遅延回路）を介在させてから取り出す。）、さらにフリップフロップ回路ＦＦ３の入力をとることも可能であり、同様に動作するが、このようにすると、そのデータ出力端子Ｑの出力負荷が大きくなり高速な信号転送が困難になる問題がある。よって、本実施形態では、フリップフロップ回路ＦＦ１の出力信号を、データ出力端子Ｑと反転データ出力端子ＱＮの双方からとることにより、出力負荷を分散した。このことにより、本実施形態の位相比較回路は、従来の位相比較回路に比べ、より高速な動作が可能となる。
【００２９】
［第２の実施形態］
本発明の第２の実施形態を図３を用いて説明する。本実施形態の位相比較回路は、位相検出部３と位相差出力部４からなる。位相差出力部４が第１の実施形態の位相差出力部２と異なる点は、排他的論理和回路ＥＸＯＲ１をＮＡＮＤ回路Ｎ１，Ｎ２，Ｎ３で構成した排他的論理和回路（第３の排他的論理和回路）に置換し、排他的論理和回路ＥＸＯＲ２をＮＡＮＤ回路Ｎ４，Ｎ５，Ｎ６で構成した排他的論理和回路（第４の排他的論理和回路）に置換し、位相信号Ｅ１，Ｅ２，Ｅ３，Ｅ４に加えて、それらの反転信号である反転位相信号Ｅ１Ｎ，Ｅ２Ｎ，Ｅ３Ｎ，Ｅ４Ｎを用いることである。
【００３０】
また、位相検出部３が第１の実施形態の位相検出部１と異なる点は、上記の反転位相信号Ｅ１Ｎ，Ｅ２Ｎ，Ｅ３Ｎ，Ｅ４Ｎを発生するため、データ入力信号ＤＩに加えて反転データ入力信号ＤＩＮを入力し、フリップフロップ回路ＦＦ２（第３のフリップフロップ回路）とフリップフロップ回路ＦＦ４（第４のフリップフロップ回路）を加え、さらに、反転位相信号Ｅ１ＮとＥ３Ｎの遅延時間を位相信号Ｅ１とＥ３に対する遅延時間とは別に設定するために遅延回路Ｄ２’（第４の遅延回路）と反転遅延回路Ｄ３’（第２の反転遅延回路）を加えた点である。
【００３１】
本実施形態の接続を説明する。位相比較回路の入力であるデータ入力信号ＤＩは、フリップフロップ回路ＦＦ１のデータ入力端子Ｄと遅延回路Ｄ２の入力端子に接続する。位相比較回路の入力である反転データ入力信号ＤＩＮは、フリップフロップ回路ＦＦ２のデータ入力端子Ｄと遅延回路Ｄ２’の入力端子に接続する。位相比較回路の入力であるクロック入力信号ＣＩは、フリップフロップ回路ＦＦ１，ＦＦ２の各クロック入力端子ＣＫとインバータ回路Ｉ１の入力端子に接続する。インバータ回路Ｉ１の出力端子は遅延回路Ｄ１の入力端子に接続し、遅延回路Ｄ１の出力端子はフリップフロップ回路ＦＦ３，ＦＦ４の各クロック入力端子ＣＫに接続する。
【００３２】
フリップフロップ回路ＦＦ１のデータ出力端子Ｑは、フリップフロップ回路ＦＦ３のデータ入力端子Ｄに接続するとともに、その信号を位相信号Ｅ２として、ＮＡＮＤ回路Ｎ２の第１の入力端子に接続する。フリップフロップ回路ＦＦ１の反転データ出力端子ＱＮは、遅延回路Ｄ３の入力端子に接続する。フリップフロップ回路ＦＦ２のデータ出力端子Ｑは、フリップフロップ回路ＦＦ４のデータ入力端子Ｄに接続するとともに、その信号を位相信号Ｅ２Ｎとして、ＮＡＮＤ回路Ｎ１の第１の入力端子に接続する。フリップフロップ回路ＦＦ２の反転データ出力端子ＱＮは、遅延回路Ｄ３’の入力端子に接続する。フリップフロップ回路ＦＦ３のデータ出力端子Ｑは、その信号を位相信号Ｅ４として、ＮＡＮＤ回路Ｎ４の第１の入力端子に接続する。フリップフロップ回路ＦＦ４のデータ出力端子Ｑは、その信号を位相信号Ｅ４Ｎとして、ＮＡＮＤ回路Ｎ５の第１の入力端子に接続する。
【００３３】
遅延回路Ｄ２の出力端子は、その信号を位相信号Ｅ１として、ＮＡＮＤ回路Ｎ１の第２の入力端子に接続する。遅延回路Ｄ２’の出力端子は、その信号を位相信号Ｅ１Ｎとして、ＮＡＮＤ回路Ｎ２の第２の入力端子に接続する。反転遅延回路Ｄ３の出力端子は、その信号を位相信号Ｅ３として、ＮＡＮＤ回路Ｎ５の第２の入力端子に接続する。反転遅延回路Ｄ３’の出力端子は、その信号を位相信号Ｅ３Ｎとして、ＮＡＮＤ回路Ｎ４の第２の入力端子に接続する。
【００３４】
位相差出力部４の接続を説明する。位相差出力部４では、ＮＡＮＤ回路Ｎ１の出力端子をＮＡＮＤ回路Ｎ３の第２の入力端子に接続し、ＮＡＮＤ回路Ｎ２の出力端子をＮＡＮＤ回路Ｎ３の第１の入力端子に接続する。また、ＮＡＮＤ回路Ｎ４の出力端子をＮＡＮＤ回路Ｎ６の第２の入力端子に接続し、ＮＡＮＤ回路Ｎ５出力端子をＮＡＮＤ回路Ｎ６の第１の入力端子に接続する。さらに、ＮＡＮＤ回路Ｎ３の出力端子は、遅延回路Ｄ４の入力端子に接続し、遅延回路Ｄ４の出力端子の信号は、本位相比較回路のＵＰ信号として出力する。ＮＡＮＤ回路Ｎ６の出力端子の信号は、本位相比較回路のＤＯＷＮ信号として出力する。
【００３５】
本実施形態では、回路数が増加するが、第１の実施形態の位相差出力の精度をさらに向上させることができる。まず図４を用いて、第１の実施形態での位相差出力精度の向上の限界を説明する。図４は、図２のＵＰ信号とＤＯＷＮ信号のそれぞれの連続する２パルスに注目して、パルス幅を示した図である。図２と同様に回路遅延を０とした信号波形を基準にして、各回路遅延を付加してＵＰ信号とＤＯＷＮ信号幅を示した。
【００３６】
図４によると、ＵＰ信号の連続するパルスの幅の位相差からのずれΔｔｕｐ１とΔｔｕｐ２、Δｔｄｏｗｎ１とΔｔｄｏｗｎ２は、以下の式
0003770378.tif 000003
で示すことができる。
【００３７】
上記（７）式と（８）式を比較すると前記第１の実施形態の位相差精度が理解できる。すなわち、Δｔｕｐ１を０にするために、遅延回路Ｄ２の遅延量ｔＤ２を「ｔ１＋tdE12LL−tdE11LH」なる値に設定しても、Δｔｕｐ２は「tdE12HL−tdE12LL＋tdE11LH−tdE11HH」となり、０にはならない。排他的論理和回路ＥＸＯＲ１回路は、第２の入力信号（Ｅ２）がＬからＨに遷移して出力端子がＬに遷移する際の遅延tdE12HLと、第２の入力信号（Ｅ２）がＨからＬに遷移して出力端子がＬに遷移する際の遅延tdE12LLが一般に異なるためである。そして、排他的論理和回路ＥＸＯＲ１の第１の入力信号（Ｅ１）がＨからＬに遷移して出力端子がＨに遷移する際の遅延tdE11LHと、第１の入力信号（Ｅ１）がＬからＨに遷移して出力端子がＨに遷移する際の遅延tdE11HHも一般に異なる。
【００３８】
したがって、前記した第１の実施形態では、排他的論理和回路ＥＸＯＲ１の遅延を入力条件に対して全て等しくしない限り、２回に１回の割合でＵＰ信号のパルス幅と表示すべき位相差の間に誤差が生ずる。ＤＯＷＮ信号も同様に、（９）式により、Δｔｄｏｗｎ１を０にするように遅延時間ｔＤ３を設定しても、（１０）式のΔｔｄｏｗｎ２が０にならない問題がある。
【００３９】
そこで、第２の実施形態では、ＵＰ信号とＤＯＷＮ信号の連続する２つパルス幅を等しくすることができるようにした。図５を用いて説明する。図４の場合と同様に、回路遅延を０とした信号波形を基準にして、各回路遅延を付加してＵＰ信号とＤＯＷＮ信号幅を示した。図５によるとＵＰ信号の連続するパルスの幅の位相差からのずれΔｔｕｐ１とΔｔｕｐ２およびΔｔｄｏｗｎ１とΔｔｄｏｗｎ２は、以下の式
0003770378.tif 000004
で示すことができる。
【００４０】
ここで、ｔＤ２は遅延回路Ｄ２の遅延時間、ｔＤ２’は遅延回路Ｄ２’の遅延時間、ｔＤ３は遅延回路Ｄ３の遅延時間、ｔＤ３’は遅延回路Ｄ３’の遅延時間である。また、tdN*#LHは、ＮＡＮＤ回路Ｎ＊（＊は１，２，３，４，５，６のいずれか）の遅延時間であり、特に、入力信号Ｅ＃（＃は１，２，３，４のいずれか）あるいは、ＮＡＮＤ回路Ｎ３，Ｎ６の入力信号となるＮＡＮＤ＃（＃は１，２，４，５のいずれか）の出力信号がＬに遷移してから、ＮＡＮＤ回路＊（＊は１，２，３，４，５，６のいずれか）の出力信号がＨに遷移するまでの遅延時間である。また、tdN*#HLは、ＮＡＮＤ回路Ｎ＊（＊は１，２，３，４，５，６のいずれか）の遅延時間であり、特に、入力信号Ｅ＃（＃は１，２，３，４のいずれか）あるいは、ＮＡＮＤ回路Ｎ３，Ｎ６の入力信号であるＮＡＮＤ＃（＃は１，２，４，５のいずれか）の出力信号がＨに遷移してから、ＮＡＮＤ回路Ｎ＊（＊は１，２，３，４，５，６のいずれか）の出力信号がＬに遷移するまでの遅延時間である。
【００４１】
（１１），（１２），（１３），（１４）式において、ｔＤ２，ｔＤ２’，ｔＤ３，ｔＤ３’以外の変数は、回路によりただ一つの値を持つ（ｔＤ１は設計者が設定）。したがって、遅延時間ｔＤ２，ｔＤ２’，ｔＤ３，ｔＤ３’は、Δｔｕｐ１，Δｔｕｐ２，Δｔｄｏｗｎ１，Δｔｄｏｗｎ２を全て０にするように設定することが可能となる。よって、本実施形態によると、位相比較回路の出力信号であるＵＰ信号とＤＯＷＮ信号の連続する２パルスのパルス幅に付加される誤差Δｔｕｐ１，Δｔｕｐ２，Δｔｄｏｗｎ１，Δｔｄｏｗｎ２をすべて補償することができる。
【００４２】
なお、本実施形態においても、反転遅延回路Ｄ３を通常の遅延回路（第３の遅延回路）に置換してその入力端子をフリップフロップ回路ＦＦ１のデータ出力端子Ｑに接続し、また反転遅延回路Ｄ３’を通常の遅延回路（第５の遅延回路）に置換してその入力端子をフリップフロップ回路ＦＦ２のデータ出力端子Ｑに接続しても上記と同様な動作を行わせることができるが、それらデータ出力端子Ｑの出力負荷が大きくなり、高速化にはそぐわない嫌いがある。
【００４３】
本発明の第２の実施形態によると、本発明の第１の実施形態の効果に加えて、排他的論理和回路における入力端子、入力遷移方向、出力遷移方向の別により生じる、ＵＰ信号とＤＯＷＮ信号の連続する２パルスの位相出力誤差を、０に近づけることが可能となる。
【００４４】
【発明の効果】
以上のように本発明によれば、２つの入力信号の位相差を、ＵＰ信号とＤＯＷＮ信号のパルス幅の差として、高い精度で出力できるようになるという利点がある。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態の位相比較回路の回路図である。
【図２】  図１の位相比較回路において回路遅延による位相出力信号誤差を補正することを示すタイミング図である。
【図３】  本発明の第２の実施形態の位相比較回路の回路図である。
【図４】  図１の位相比較回路において連続する２パルスの位相誤差の補正が困難であることを示すタイミング図である。
【図５】  図３の位相比較回路において連続する２パルスの位相誤差を補正可能であることを示すタイミング図である。
【図６】  従来の位相比較回路の回路図である。
【図７】  図６の位相比較回路のデータ入力信号とクロック入力信号の位相が一致している場合の動作を示す図であり、回路遅延を考慮しないタイミング図である。
【図８】  図７の位相比較回路のクロック入力信号の位相がデータ入力信号の位相よりＴ／４進んでいる場合の動作を示す図であり、回路遅延を考慮しないタイミング図である。
【図９】  図６の位相比較回路のデータ入力信号とクロック入力信号の位相が一致している場合の動作を示す図であり、回路遅延を考慮した場合、出力位相誤差を生じることを示すタイミング図である。
【符号の説明】
１，３，５：位相検出部、２，４，６：位相差出力部
ＦＦ１〜ＦＦ４：フリップフロップ回路
ＥＸＯＲ１，ＥＸＯＲ２：排他的論理和回路
Ｄ１，Ｄ２，Ｄ２’，Ｄ４：遅延回路
Ｄ３，Ｄ３’：反転遅延回路
Ｉ１：インバータ回路
Ｎ１〜Ｎ６：ＮＡＮＤ回路
【図１】
0003770378.tif 000005
【図２】
0003770378.tif 000006
【図３】
0003770378.tif 000007
【図４】
0003770378.tif 000008
【図５】
0003770378.tif 000009
【図６】
0003770378.tif 000010
【図７】
0003770378.tif 000011
【図８】
0003770378.tif 000012
【図９】
0003770378.tif 000013