(57)【特許請求の範囲】
【請求項１】
データ信号Ｄが入力される第１のクロックトインバータと、
前記第１のクロックトインバータの出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタと、
前記強誘電体ゲートトランジスタと並列に接続された第２のクロックトインバータと、
前記強誘電体ゲートトランジスタのゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子と、
前記強誘電体ゲートトランジスタのソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子と、
前記強誘電体ゲートトランジスタのドレインに接続された第３のクロックトインバータと、
前記第３のクロックトインバータの入力端に一端側が接続され、他端側が電源に接続された第３のスイッチング素子及び第４のスイッチング素子とを備え、
前記第３のクロックトインバータの出力端を経て出力信号が出力される不揮発性フリップフロップ回路の駆動方法であって、
前記第１のクロックトインバータ、第２のクロックトインバータ及び第３のスイッチング素子がオンの状態で、且つ、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータがオフの状態で、データ信号が入力されることにより、前記強誘電体ゲートトランジスタが有する強誘電体の分極を利用して、入力されたデータ信号が保持されるデータ保持ステップと、
前記第１のクロックトインバータ、第２のクロックトインバータ及び第３のスイッチング素子がオフの状態で、且つ、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータがオンの状態となるように切り替えることにより、データ信号の入力が遮断されると共に前記強誘電体ゲートトランジスタが有する強誘電体の分極の状態が維持され、保持されたデータ信号に基づき出力信号が出力されるデータ出力ステップとを備える不揮発性フリップフロップ回路の駆動方法。
【請求項２】
前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値は、前記第３のスイッチング素子及び第４のスイッチング素子のオン状態における抵抗値のいずれよりも十分小さく、
前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値は、前記第３のスイッチング素子及び第４のスイッチング素子のオン状態における抵抗値のいずれよりも十分大きい請求項１に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項３】
前記第１のスイッチング素子及び第２のスイッチング素子は、ｎチャネルＭＯＳＦＥＴであり、
前記第３のスイッチング素子及び第４のスイッチング素子は、ｐチャネルＭＯＳＦＥＴであり、
前記データ保持ステップでは、前記第１のクロックトインバータ及び第２のクロックトインバータに「ハイ」のクロック信号が入力されると共に、前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子及び第３のクロックトインバータに「ロー」のクロック反転信号が入力され、
前記データ出力ステップでは、前記第１のクロックトインバータ及び第２のクロックトインバータに「ロー」のクロック信号が入力されると共に、前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子及び第３のクロックトインバータに「ハイ」のクロック反転信号が入力される請求項１に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項４】
前記クロック信号及びクロック反転信号を同時に出力するクロック回路を更に備える請求項３に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項５】
前記第３のクロックトインバータの出力端に接続された出力用インバータを更に備える請求項１に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項６】
前記第２のクロックトインバータの出力端に入力端が接続された第４のクロックトインバータを更に備え、
前記第４のクロックトインバータの出力端は、前記第２のクロックトインバータの入力端に接続されて、帰還回路が構成されている請求項１に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項７】
データ信号が入力される第１のクロックトインバータと、
前記第１のクロックトインバータの出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタと、
前記強誘電体ゲートトランジスタと並列に接続された第２のクロックトインバータと、
前記強誘電体ゲートトランジスタのゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子と、
前記強誘電体ゲートトランジスタのソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子と、
前記強誘電体ゲートトランジスタのドレインに接続された第３のクロックトインバータと、
前記第３のクロックトインバータの入力端に一端側が接続され、他端側が電源に接続された第３のスイッチング素子及び第４のスイッチング素子とを備え、
前記第３のクロックトインバータの出力端を経て出力信号が出力される不揮発性フリップフロップ回路。
【請求項８】
前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値は、前記第３のスイッチング素子及び第４のスイッチング素子のオン状態における抵抗値のいずれよりも十分小さく、
前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値は、前記第３のスイッチング素子及び第４のスイッチング素子のオン状態における抵抗値のいずれよりも十分大きい請求項７に記載の不揮発性フリップフロップ回路。
【請求項９】
前記第１のスイッチング素子及び第２のスイッチング素子は、ｎチャネルＭＯＳＦＥＴであり、
前記第３のスイッチング素子及び第４のスイッチング素子は、ｐチャネルＭＯＳＦＥＴであり、
前記第１のクロックトインバータ及び第２のクロックトインバータに「ハイ」のクロック信号が入力される時に、前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子及び第３のクロックトインバータに「ロー」のクロック反転信号が入力され、
前記第１のクロックトインバータ及び第２のクロックトインバータに「ロー」のクロック信号が入力される時に、前記第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子及び第３のクロックトインバータに「ハイ」のクロック反転信号が入力されるように構成された請求項７に記載のフリップフロップ回路。
【請求項１０】
前記クロック信号及びクロック反転信号を同時に出力するクロック回路を更に備える請求項９に記載の不揮発性フリップフロップ回路。
【請求項１１】
前記第３のクロックトインバータの出力端に接続された出力用インバータを更に備える請求項７に記載の不揮発性フリップフロップ回路。
【請求項１２】
前記第２のクロックトインバータの出力端に入力端が接続された第４のクロックトインバータを更に備え、
前記第４のクロックトインバータの出力端は、前記第２のクロックトインバータの入力端に接続されて、帰還回路が構成されている請求項７に記載の不揮発性フリップフロップ回路。
【請求項１３】
請求項７に記載の不揮発性フリップフロップ回路を複数接続して構成されたシフトレジスタ回路。
【請求項１４】
請求項１３に記載のシフトレジスタ回路を少なくとも１つ含むフレームバッファ回路。
【請求項１５】
データ信号が入力される第１のクロックトインバータと、
前記第１のクロックトインバータの出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタと、
前記強誘電体ゲートトランジスタと並列に接続された第２のクロックトインバータと、
前記強誘電体ゲートトランジスタのゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子と、
前記強誘電体ゲートトランジスタのソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子と、
前記強誘電体ゲートトランジスタのドレインに接続された第３のクロックトインバータと、
前記第３のクロックトインバータの入力端に一端側が接続され、他端側が電源に接続された抵抗性素子とを備え、
前記第３のクロックトインバータの出力端を経て出力信号が出力される不揮発性フリップフロップ回路の駆動方法であって、
前記第１のクロックトインバータ及び第２のクロックトインバータがオンの状態で、且つ、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータがオフの状態で、データ信号が入力されることにより、前記強誘電体ゲートトランジスタが有する強誘電体の分極を利用して、入力されたデータ信号が保持されるデータ保持ステップと、
前記第１のクロックトインバータ及び第２のクロックトインバータがオフの状態で、且つ、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータがオンの状態となるように切り替えることにより、データ信号の入力が遮断されると共に前記強誘電体ゲートトランジスタが有する強誘電体の分極の状態が維持され、保持されたデータ信号に基づき出力信号が出力されるデータ出力ステップとを備える不揮発性フリップフロップ回路の駆動方法。
【請求項１６】
前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値は、前記抵抗性素子の抵抗値よりも十分小さく、
前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値は、前記抵抗性素子の抵抗値よりも十分大きい請求項１５に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項１７】
前記第１のスイッチング素子及び第２のスイッチング素子は、ｎチャネルＭＯＳＦＥＴであり、
前記データ保持ステップでは、前記第１のクロックトインバータ及び第２のクロックトインバータに「ハイ」のクロック信号が入力されると共に、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータに「ロー」のクロック反転信号が入力され、
前記データ出力ステップでは、前記第１のクロックトインバータ及び第２のクロックトインバータに「ロー」のクロック信号が入力されると共に、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータに「ハイ」のクロック反転信号が入力される請求項１５に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項１８】
前記クロック信号及びクロック反転信号を同時に出力するクロック回路を更に備える請求項１７に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項１９】
前記第３のクロックトインバータの出力端に接続された出力用インバータを更に備える請求項１５に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項２０】
前記第２のクロックトインバータの出力端に入力端が接続された第４のクロックトインバータを更に備え、
前記第４のクロックトインバータの出力端は、前記前記第２のクロックトインバータの入力端に接続されて、帰還回路が構成されている請求項１５に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項２１】
前記抵抗性素子は、デプレッション型ｐチャネルＭＯＳＦＥＴから構成され、
前記デプレッション型ｐチャネルＭＯＳＦＥＴは、チャネル抵抗値が、前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値よりも十分大きく、且つ、前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値よりも十分小さくなるように、ゲートに電圧が印加される請求項１５に記載の不揮発性フリップフロップ回路の駆動方法。
【請求項２２】
データ信号が入力される第１のクロックトインバータと、
前記第１のクロックトインバータの出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタと、
前記強誘電体ゲートトランジスタと並列に接続された第２のクロックトインバータと、
前記強誘電体ゲートトランジスタのゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子と、
前記強誘電体ゲートトランジスタのソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子と、
前記強誘電体ゲートトランジスタのドレインに接続された第３のクロックトインバータと、
前記第３のクロックトインバータの入力端に一端側が接続され、他端側が電源に接続された抵抗性素子とを備え、
前記第３のクロックトインバータの出力端を経て出力信号が出力される不揮発性フリップフロップ回路。
【請求項２３】
前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値は、前記抵抗性素子の抵抗値よりも十分小さく、
前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値は、前記抵抗性素子の抵抗値よりも十分大きい請求項２２に記載の不揮発性フリップフロップ回路。
【請求項２４】
前記第１のスイッチング素子及び第２のスイッチング素子は、ｎチャネルＭＯＳＦＥＴであり、
前記第１のクロックトインバータ及び第２のクロックトインバータに「ハイ」のクロック信号が入力される時に、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータに「ロー」のクロック反転信号が入力され、
前記第１のクロックトインバータ及び第２のクロックトインバータに「ロー」のクロック信号が入力される時に、前記第１のスイッチング素子、第２のスイッチング素子及び第３のクロックトインバータに「ハイ」のクロック反転信号が入力されるように構成された請求項２２に記載の不揮発性フリップフロップ回路。
【請求項２５】
前記クロック信号及びクロック反転信号を同時に出力するクロック回路を更に備える請求項２４に記載の不揮発性フリップフロップ回路。
【請求項２６】
前記第３のクロックトインバータの出力端に接続された出力用インバータを更に備える請求項２２に記載の不揮発性フリップフロップ回路。
【請求項２７】
前記第２のクロックトインバータの出力端に入力端が接続された第４のクロックトインバータを更に備え、
前記第４のクロックトインバータの出力端は、前記第２のクロックトインバータの入力端に接続されて、帰還回路が構成されている請求項２２に記載の不揮発性フリップフロップ回路。
【請求項２８】
前記抵抗性素子は、デプレッション型ｐチャネルＭＯＳＦＥＴから構成され、
前記デプレッション型ｐチャネルＭＯＳＦＥＴは、チャネル抵抗値が、前記強誘電体ゲートトランジスタのオン状態におけるチャネル抵抗値よりも十分大きく、且つ、前記強誘電体ゲートトランジスタのオフ状態におけるチャネル抵抗値よりも十分小さくなるように、ゲートに電圧が印加される請求項２２に記載の不揮発性フリップフロップ回路。
【請求項２９】
請求項２２に記載の不揮発性フリップフロップ回路を複数接続して構成されたシフトレジスタ回路。
【請求項３０】
請求項２９に記載のシフトレジスタ回路を少なくとも１つ含むフレームバッファ回路。
【発明の詳細な説明】
【技術分野】
本発明は、シフトレジスタやフレームバッファなどに利用される不揮発性フリップフロップ回路およびその駆動方法に関する。
【背景技術】
液晶表示装置などに代表される画像表示装置では、フレームバッファと呼ばれる一時記憶装置に画像１フレームの情報をシーケンシャルに読み込んでおき、これを所定時間おきにパラレルに読み出して画像表示装置の各画素に入力することにより、高速に画像を表示することが行われている。フレームバッファは、画像表示装置における画像表示パネルの周辺にアレイ状に配置されており、シフトレジスタと呼ばれる回路要素からできている。このシフトレジスタは、複数のラッチ回路とフリップフロップ回路とから構成されている。
以下、図１から図３を参照しながら、これらについて説明する。まず、図１を参照しながら、画像表示装置に含まれる画像表示パネル及びフレームバッファについて説明する。
図１では、画像表示パネル１０１と、Ｘ軸フレームバッファ１０５およびＹ軸フレームバッファ１０６とを示しており、画像表示パネル１０１は、縦ｎ行、横ｍ列からなるｎ×ｍ個の画素１０２から構成されている。各画素の表示・非表示は、列方向の信号線１０３と行方向の信号線１０４との２種類の信号線から入力された信号の重なりとして決定される。ここで、列方向の信号線１０３、行方向の信号線１０４の二つの信号線への信号の入力は、それぞれＸ軸フレームバッファ１０５およびＹ軸フレームバッファ１０６を介して行われる。
Ｘ軸フレームバッファの構造とＹ軸フレームバッファの構造とはほぼ同じである。Ｘ軸フレームバッファ１０５を例にしてその構造について説明すると、Ｘ軸フレームバッファ１０５は、少なくとも１個以上のシフトレジスタ１０７から構成されている。シフトレジスタ１０７には、信号入力線１０８によって信号Ｄがシーケンシャルに入力される。また、シフトレジスタ１０７には、回路動作の同期を取るために少なくとも１系統以上のいわゆるクロック信号が入力される。ここでは、ＣＫ１とＣＫ２との二つのクロック信号がクロック信号線１０９、１１０によって入力されている。
シフトレジスタ１０７にシーケンシャルに入力された信号Ｄは、クロック信号に従って、１クロック毎にシフトレジスタ中の連続するフリップフロップ間を伝播していき、任意の個数のフリップフロップにわたって入力される。さらに、クロック信号線１１１によって入力された画像出力用クロック信号ＣＫ３に従って、信号出力線１１２から画像表示パネル１０１へパラレルに出力される。
次に、図２（ａ）および（ｂ）を参照しながら、シフトレジスタ１０７の中身について説明する。図２（ａ）に示したシフトレジスタ２０１は、図１におけるフレームバッファ１０５の中のシフトレジスタ１０７を１個だけ取り出した構造を示しており、図２（ｂ）はその詳細を示している。
図２（ｂ）に示すように、ここでのシフトレジスタは、ラッチ付のシフトレジスタである。すなわち、シフトレジスタ部分２０２とラッチ部分２０３とから構成されている。
シフトレジスタ部分２０２は、２個以上のフリップフロップ２０４を含んでおり、そして、各フリップフロップ２０４は、信号Ｄが入力される信号線２０５と、クロックが入力されるクロック線２０６とによって接続されている。ラッチ部分２０３も、２個以上のフリップフロップ２０４を含んでおり、ラッチ部分２０３における各フリップフロップ２０４は、信号Ｄが入力される信号線２０７によって、シフトレジスタ部分２０２における個別のフリップフロップ２０４と接続されている。また、ラッチ部分２０３における各フリップフロップ２０４には、クロック線２０８が接続されており、クロック線２０８によって第２のクロックＣＫ２が入力される。
さらに、ラッチ部分２０３における各フリップフロップ２０４からは出力信号線２０９が延びている。出力信号線２０９のそれぞれには、ゲート２１０が接続されており、クロック線２０６から入力されるクロック信号に従って出力信号が画像パネルへ入力される。つまり、シーケンシャルに入力された信号は、クロック信号のクロック毎にシフトレジスタ中の各フリップフロップに伝播され、任意の個数のフリップフロップに渡って伝えられる。そして、各クロックタイミングにおける各フリップフロップに入力された値は、ラッチ部分に保持される。また、ラッチ部分２０３に保持された情報は、ゲート２１０に与えられるクロック信号ＣＫ３に従って、所望のタイミングでパラレルに出力され、それによって、画像パネルに画像を表示させる。
次に、図３（ａ）および（ｂ）を参照しながら、シフトレジスタ中にあるフリップフロップの中身について説明する。なお、このフリップフロップの詳細については、例えば、「フリップフロップの使い方」，トランジスタ技術  ＳＰＥＣＩＡＬ，ＣＱ出版株式会社，Ｎｏ．５８，ｐ．１１４−１２７に記載されている。
図３（ａ）は、図２（ｂ）のフリップフロップ２０４の詳細を示している。図３（ａ）に示すように、フリップフロップは、インバータとクロックトインバータとから構成されている。ここで、入力された信号Ｄは、第１のクロックトインバータ３０２を介してインバータ３０１に入力され、次いで、インバータ３０１からの出力は、第２のクロックトインバータ３０３を通って再びインバータ３０１の入力に帰還される。すなわち、符号３０４の部分は、第１の帰還回路となっている。
この第１の帰還回路３０４からの出力は、第３のクロックトインバータ３０５を通して第２のインバータ３０６に入力され、次いで、第２のインバータ３０６の出力は、第４のクロックトインバータ３０７を通して第２のインバータ３０６の入力に帰還される。すなわち、符号３０８の部分は、第２の帰還回路となっている。
また、第２のインバータ３０６の出力は、このフリップフロップの出力Ｑとして出力され、一方、第２のインバータ３０６の入力に帰還されている信号は、出力Ｑの反転である−Ｑ（「Ｑバー」と称する。なお、Ｑの上にバーを付した表記でもよい。）として出力される。ここで、第１の帰還回路３０４をマスターラッチと呼び、一方、第２の帰還回路３０８をスレーブラッチと呼ぶ。また、このような構成を有するフリップフロップ回路をマスタースレーブ型フリップフロップと呼ぶ。
それぞれのクロックトインバータには、クロック回路３０９からクロック信号が入力される。図３（ａ）に示す状態では、第１及び第４のクロックトインバータ（３０２、３０７）に、クロック信号ＣＫの反転である反転クロック信号−ＣＫが入力され、第２及び第３のクロックトインバータ（３０３、３０５）に、クロック信号ＣＫが入力される。これにより、マスターラッチとスレーブラッチは、１クロック毎に信号をマスターラッチからスレーブラッチに移動し、決して１クロック内でマスターラッチとスレーブラッチの両方に信号が透過してしまうことがない。
なお、クロック回路３０９は必ずしも個別にフリップフロップ回路中に持つ必要はなく、外部から供給されてもよい。また、一般的にクロックトインバータは、図３の（ｂ）に示す構造を有している。ここで、ソースを接地したｎチャネルＭＯＳＦＥＴに与えられるクロックと、ソースを電源に接続したｐチャネルＭＯＳＦＥＴに与えられるクロックとは、逆位相である。
上記構成を備える従来のフリップフロップ回路は、電源を遮断すると情報が揮発してしまうので、入力された情報を保持するために電源を供給し続けなければならず、消費電力の低減が困難であるという問題があった。
また、電源が遮断された場合、電源遮断前の情報を出力させるためには、まずその情報をフリップフロップ回路に再度入力する工程が必要になり、処理工程に無駄が生じていた。更に、フリップフロップ回路内の情報を読み出すには、回路全体に電源を供給する必要があったため、この点においても消費電力低減の余地があった。
【発明の開示】
【発明が解決しようとする課題】
本発明は、このような問題を解決すべくなされたものであって、消費電力の低減が可能な不揮発性フリップフロップ回路およびその駆動方法の提供を目的とする。
【課題を解決するための手段】
上記目的を達成するため、本発明に係る不揮発性フリップフロップ回路は、データ信号Ｄが入力される第１のクロックトインバータ６０４と、前記第１のクロックトインバータ６０４の出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタ６０１と、前記強誘電体ゲートトランジスタ６０１と並列に接続された第２のクロックトインバータ６０３と、前記強誘電体ゲートトランジスタ６０１のゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子６０５と、前記強誘電体ゲートトランジスタ６０１のソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子６０７と、前記強誘電体ゲートトランジスタ６０１のドレインに接続された第３のクロックトインバータ６０８と、前記第３のクロックトインバータ６０８の入力端に一端側が接続され、他端側が電源に接続された第３のスイッチング素子６０２及び第４のスイッチング素子６０６とを備え、前記第３のクロックトインバータ６０８の出力端を経て出力信号Ｑ（―Ｑ）が出力される構成を備える。
また、本発明に係る不揮発性フリップフロップ回路の駆動方法は、前記フリップフロップ回路の構成において、前記第１のクロックトインバータ６０４、第２のクロックトインバータ６０３及び第３のスイッチング素子６０２がオンの状態で、且つ、前記第１のスイッチング素子６０５、第２のスイッチング素子６０７及び第３のクロックトインバータ６０８がオフの状態で、データ信号Ｄが入力されることにより、前記強誘電体ゲートトランジスタ６０１が有する強誘電体の分極を利用して、入力されたデータ信号Ｄが保持されるデータ保持ステップと、前記第１のクロックトインバータ６０４、第２のクロックトインバータ６０３及び第３のスイッチング素子６０２がオフの状態で、且つ、前記第１のスイッチング素子６０５、第２のスイッチング素子６０７及び第３のクロックトインバータ６０８がオンの状態となるように切り替えることにより、データ信号Ｄの入力が遮断されると共に前記強誘電体ゲートトランジスタ６０１が有する強誘電体の分極の状態が維持され、保持されたデータ信号Ｄに基づき出力信号Ｑ（−Ｑ）が出力されるデータ出力ステップとを備える。
また、本発明に係る他の不揮発性フリップフロップ回路は、データ信号Ｄが入力される第１のクロックトインバータ５０４と、前記第１のクロックトインバータ５０４の出力端にゲートが接続され、ソースとボディとが短絡された強誘電体ゲートトランジスタ５０１と、前記強誘電体ゲートトランジスタ５０１と並列に接続された第２のクロックトインバータ５０３と、前記強誘電体ゲートトランジスタ５０１のゲートに一端側が接続され、他端側が低電位線に接続された第１のスイッチング素子５０５と、前記強誘電体ゲートトランジスタ５０１のソースに一端側が接続され、他端側が低電位線に接続された第２のスイッチング素子５０６と、前記強誘電体ゲートトランジスタ５０１のドレインに接続された第３のクロックトインバータ５０７と、前記第３のクロックトインバータ５０７の入力端に一端側が接続され、他端側が電源に接続された抵抗性素子５０２とを備え、前記第３のクロックトインバータ５０７の出力端を経て出力信号Ｑ（―Ｑ）が出力される構成を備える。
また、本発明に係る他の不揮発性フリップフロップ回路の駆動方法は、前記フリップフロップ回路の構成において、前記第１のクロックトインバータ５０４及び第２のクロックトインバータ５０３がオンの状態で、且つ、前記第１のスイッチング素子５０５、第２のスイッチング素子５０６及び第３のクロックトインバータ５０７がオフの状態で、データ信号Ｄが入力されることにより、前記強誘電体ゲートトランジスタ５０１が有する強誘電体の分極を利用して、入力されたデータ信号Ｄが保持されるデータ保持ステップと、前記第１のクロックトインバータ５０４及び第２のクロックトインバータ５０３がオフの状態で、且つ、前記第１のスイッチング素子５０５、第２のスイッチング素子５０６及び第３のクロックトインバータ５０７がオンの状態となるように切り替えることにより、データ信号Ｄの入力が遮断されると共に前記強誘電体ゲートトランジスタ５０１が有する強誘電体の分極の状態が維持され、保持されたデータ信号Ｄに基づき出力信号Ｑ（−Ｑ）が出力されるデータ出力ステップとを備える。
【発明を実施するための最良の形態】
以下、添付図面を参照しながら、本発明の実施形態について説明する。図４は、本発明の一実施形態に係る不揮発性フリップフロップ回路が備える不揮発性インバータ回路の構成を示す図であり、図５は、本発明の一実施形態に係る不揮発性フリップフロップ回路の構成を示す図である。
図４に示す不揮発性インバータ回路は、強誘電体ゲートトランジスタ４０１と、抵抗素子４０２と、クロックトインバータ４０４とを備えている。強誘電体ゲートトランジスタ４０１は、ゲート絶縁膜に強誘電体薄膜を用いており、ドレインに抵抗素子４０２の一端が接続されている。抵抗素子４０２の他端は、電源に接続されている。クロックトインバータ４０４への入力は、強誘電体ゲートトランジスタ４０１のゲートへの入力と並列となっており、クロックトインバータ４０４の出力は、強誘電体ゲートトランジスタ４０１のソースに接続されている。強誘電体ゲートトランジスタ４０１のソースは、ボディ（基板）と短絡されている。強誘電体ゲートトランジスタ４０１は、強誘電体薄膜上にゲート電極が形成された構成としてもよく、或いは、強誘電体薄膜上に形成された導電層にゲート電極が配線を介して接続された構成であってもよい。
ここで、この不揮発性インバータ回路に正の電源電位と接地電位による二値の信号を入力することを考える。なお、この二値は、通常、デジタル回路に入力される信号であり、ハイ（Ｈ）又はロー（Ｌ）として表される。
まず、強誘電体ゲートトランジスタ４０１のゲートに正の電位が入力された場合を考える。この場合、クロックトインバータ４０４の出力は接地電位となり、これによって、強誘電体ゲートトランジスタ４０１のソースとボディ（基板）も接地電位となるので、ゲートとボディとの間には正の電位勾配が生じる。
この正の電位勾配によって、強誘電体ゲートトランジスタ４０１が有する強誘電体キャパシタの分極がおこり、強誘電体ゲートトランジスタ４０１中の浮遊ゲート電極に、ある有限の値を取る正の電位が誘起される。その結果、強誘電体ゲートトランジスタ４０１の閾値が低下して、チャネル抵抗が減少する。すなわち、トランジスタとしてはオンになる。抵抗素子４０２に印加された電源電位は、抵抗素子４０２とこの強誘電体ゲートトランジスタ４０１のチャネル抵抗との抵抗比によって分割される。
抵抗素子４０２の抵抗と比較して、浮遊ゲートに正の電位が誘起されて低抵抗となった時の強誘電体ゲートトランジスタ４０１のチャネル抵抗が十分に小さくなるように両者の抵抗値を設定しておくとすると、抵抗素子４０２と強誘電体ゲートトランジスタ４０１との接続点４０３に現れる出力電位は、ほぼ接地電位となって、入力に対して出力が反転することがわかる。このとき、強誘電体ゲートトランジスタ４０１のチャネル抵抗の低下は強誘電体の分極によるので、強誘電体の分極が保持される限り、また新たな入力が無いかぎり、反転した出力は保持される。
一方、強誘電体ゲートトランジスタ４０１に接地電位が入力される場合、クロックトインバータ４０４の出力が正の電源電位となり、強誘電体ゲートトランジスタ４０１のソースおよびこれに短絡されているボディの電位が上昇し、ゲートとボディ間には負の電位勾配が生じる。これによって、強誘電体ゲートトランジスタ４０１の強誘電体キャパシタに、上記の場合とは反対方向の分極がおこり、浮遊ゲート電極には負の電位が誘起される。その結果、強誘電体ゲートトランジスタ４０１の閾値は上昇してチャネル抵抗は増大する。すなわち、トランジスタとしてはオフになる。抵抗素子４０２に印加された電源電位は、抵抗素子４０２と、チャネル抵抗が増大した強誘電体ゲートトランジスタ４０１とによって分割される。
抵抗素子４０２の抵抗と比較して、浮遊ゲートに負の電位が誘起されて高抵抗となった時の強誘電体ゲートトランジスタ４０１のチャネル抵抗が十分に大きくなるように両者の抵抗値を設定しておくとすると、抵抗素子４０２と強誘電体ゲートトランジスタ４０１との接続点４０３に現れる出力電位は、ほぼ正の電源電位となって、この場合も、入力に対して出力が反転することがわかる。強誘電体ゲートトランジスタ４０１のチャネル抵抗の上昇は、強誘電体の分極によるので、強誘電体の分極が保持される限り、また新たな入力が無いかぎり、反転した出力は保持される。
したがって、図４に示した構成によれば、正の電源電位と接地電位との２つの値を信号として入力することにより、強誘電体を正及び負のどちらにも分極させることができ、出力信号を接地電位又は正の電源電位の二値に反転して出力することができる。この構成では、従来のインバータ回路と同じく正の電源と接地線とを用意すればよく、入力に負の電源電位を必要としない。また、この構成によれば、電源が遮断されても強誘電体ゲートトランジスタ４０１に情報が保持されるので、情報が不揮発である不揮発性インバータを実現することができる。
次に、図５を参照しながら、この不揮発性インバータを利用したフリップフロップ回路について説明する。図５は、上記不揮発性インバータを含むフリップフロップ回路を示している。図５に示す不揮発性インバータ５１５は、図４に示した不揮発性インバータ回路に対応している。
図５に示した構成において、強誘電体ゲートトランジスタ５０１のソースとボディとは短絡されており、強誘電体ゲートトランジスタ５０１のドレインと抵抗素子５０２の一端とが接続されている。抵抗素子５０２の他端は、電源に接続されている。入力信号は、強誘電体ゲートトランジスタ５０１のゲートに印加され、強誘電体ゲートトランジスタ５０１と抵抗素子５０２との接続点５１１の電位が出力となる。強誘電体ゲートトランジスタ５０１の入力と、第２のクロックトインバータ５０３の入力とは並列となっており、第２のクロックトインバータ５０３の出力は強誘電体ゲートトランジスタ５０１のソースに接続されている。
不揮発性インバータ５１５の入力側である前段には、第１のクロックトインバータ５０４が設けられており、第１のクロックトインバータ５０４と不揮発性インバータ５１５との間には、ソースが接地された第１のスイッチング素子であるｎチャネルＭＯＳＦＥＴ５０５のドレインが接続されている（ノードとしての符号５１３参照）。さらに、強誘電体ゲートトランジスタ５０１のソースには、ソースが接地された第２のスイッチング素子であるｎチャネルＭＯＳＦＥＴ５０６のドレインが接続されている（ノードとしての符号５１２参照）。不揮発性インバータ５１５の出力５１１の後段には、第３のクロックトインバータ５０７が設けられている。第３のクロックトインバータ５０７のさらに後段には、出力用インバータ５０８が接続されている。
図５に示す構成において、符号５０９により囲まれる部分をマスターラッチとし、一方、符号５１０により囲まれる部分をスレーブラッチとする。すなわち、マスターラッチ５０９は、不揮発性インバータ５０１の入力の前段に設けられた第１のクロックトインバータ５０４と、ｎチャネルＭＯＳＦＥＴ５０５と、不揮発性インバータ５１５とを備える。ここで、不揮発性インバータ５１５は、強誘電体ゲートトランジスタ５０１と、抵抗素子５０２と、第２のクロックトインバータ５０３とを備えている。一方、スレーブラッチ５１０は、強誘電体ゲートトランジスタ５０１と、抵抗素子５０２と、ｎチャネルＭＯＳＦＥＴ５０６と、第３のクロックトインバータ５０７と、出力用インバータ５０８とを備える。各クロックトインバータおよびｎ−ＭＯＳＦＥＴに入力されるクロックの位相は、図５中の各素子にＣＫと−ＣＫ（ＣＫバー）で示した通りである。ＣＫに対して、−ＣＫは位相が１８０°反転している。図５に示す不揮発性フリップフロップ回路におけるクロック信号の入力は、クロック回路５１４により行われる。クロック回路５１４は必ずしも各フリップフロック回路中に個別に持つ必要は無く、外部からクロック信号が供給されるように構成してもよい。
このような構成により、マスターラッチ５０９とスレーブラッチ５１０とは、１クロック毎に信号をマスターラッチ５０９からスレーブラッチ５１０に移動し、１クロック内でマスターラッチ５０９とスレーブラッチ５１０の両方に信号が透過してしまうことはない。また、電源を遮断した場合にも、不揮発性インバータ５１５に情報が保存され、少なくともスレーブラッチ５１０の電源とクロックとを印加するだけで、電源遮断前の情報を読み出すことができる不揮発マスタースレーブ型フリップフロップを実現することができる。さらに、この不揮発マスタースレーブ型フリップフロップは、内部の不揮発性インバータ５１５に少なくとも一度、情報が書き込まれていれば、その情報をスレーブラッチ５１０の電源とクロック信号を印加するだけで、何度でも読み出すことができる。したがって、従来に比べて消費電力の低減が可能である。フリップフロップ回路の具体的な駆動方法については、以下に示す本発明の他の実施形態において詳述する。
次に、本発明の他の実施形態に係る不揮発性フリップフロップ回路の構成を、図６を参照して説明する。図６に示したフリップフロップ回路は、基本的な構成が図５に示す不揮発性フリップフロップ回路と類似しており、図５に示す不揮発性インバータ５１５の抵抗素子５０２に代えて、第３のクロックトインバータ５０７の入力端に一端側が接続され他端側が電源に接続された２つのＰチャネルＭＯＳＦＥＴを用いて構成されたものである。以下、図６に示すフリップフロップ回路の構成を説明する。
強誘電体ゲートトランジスタ６０１のソースとボディとは短絡されており、強誘電体ゲートトランジスタ６０１のドレインと、第３のスイッチング素子であるｐチャネルＭＯＳＦＥＴ６０２とは直列に接続されている。ｐチャネルＭＯＳＦＥＴ６０２は、エンハンスメント型のｐチャネルＭＯＳＦＥＴであり、ソースが電源に接続されている。
強誘電体ゲートトランジスタ６０１のゲートに印加される電位を入力とし、強誘電体ゲートトランジスタ６０１とｐチャネルＭＯＳＦＥＴ６０２との接続点の電位６１２を出力とする。強誘電体ゲートトランジスタ６０１への入力と並列になるように、第２のクロックトインバータ６０３の入力が設けられている。第２のクロックトインバータ６０３の出力は、強誘電体ゲートトランジスタ６０１のソースに接続されている。このように構成された不揮発性インバータ６１６は、信号として接地電位と正の電源電位との二値のいずれかを取る信号を入力した場合に、強誘電体ゲートトランジスタ６０１の強誘電体に印加される電位を符号の異なる有限な電位である二値に変換して、情報の書込みおよび書換えを行う機能を有している。
この不揮発性インバータ６１６の入力の前段には、第１のクロックトインバータ６０４が設けられており、第１のクロックトインバータ６０４と不揮発性インバータ６１６との間には、ソースが接地された第１のスイッチング素子であるｎチャネルＭＯＳＦＥＴ６０５のドレインが接続されている（ノードとしての符号６１４参照）。また、強誘電体ゲートトランジスタ６０１のソースには、ソースが接地された第２のスイッチング素子であるｎチャネルＭＯＳＦＥＴ６０７のドレインが接続されている（ノードとしての符号６１３参照）。不揮発性インバータ６１６の出力の後段には、第３のクロックトインバータ６０８が設けられている。第３のクロックトインバータ６０８のさらに後段には、出力用インバータ６０９が接続されている。不揮発性インバータ６１６の出力と、不揮発性インバータ６１６の出力の後段に設けられた第３のクロックトインバータ６０８との間には、第４のスイッチング素子であるｐチャネルＭＯＳＦＥＴ６０６のドレインが接続されている。ｐチャネルＭＯＳＦＥＴ６０６のソースは電源に接続されている。
ここで、第１のクロックトインバータ６０４、ｎチャネルＭＯＳＦＥＴ６０５および不揮発性インバータ６１６を含む部分がマスターラッチ６１０である。不揮発性インバータ６１６は、強誘電体ゲートトランジスタ６０１、エンハンスメント型ｐチャネルＭＯＳＦＥＴ６０２および第２のクロックトインバータ６０３を備えている。
一方、ｎチャネルＭＯＳＦＥＴ６０７、第３のクロックトインバータ６０８、ｐチャネルＭＯＳＦＥＴ６０６、強誘電体ゲートトランジスタ６０１および出力用インバータ６０９を含む部分がスレーブラッチ６１１である。
図６に示した構成において、マスターラッチ６１０とスレーブラッチ６１１とに供給するクロックを反転させると、このフリップフロップ回路をマスタースレーブ型フリップフロップとして用いることができる。クロックトインバータ、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴに入力されるクロックの位相は、図６中の各素子にＣＫと−ＣＫ（ＣＫバー）で示した通りである。ＣＫに対して−ＣＫは位相が１８０°反転している。図６に示す不揮発性フリップフロップ回路におけるクロック信号の入力は、クロック回路６１５により行われる。クロック回路６１５は必ずしも各フリップフロップ回路中に個別に持つ必要は無く、外部からクロック信号が供給されるように構成してもよい。このような構成により、図６のフリップフロップ回路が不揮発マスタースレーブ型フリップフロップとして働き、少なくとも一度情報が書き込まれていれば、その情報をスレーブラッチ６１１の電源とクロック信号を印加するだけで何度でも読み出すことができ、その結果、従来と比べて消費電力の低減が可能である点は、図５の構成と同様である。
図７に示したタイミングチャートは、図６の不揮発性フリップフロップ回路における各ノードの動作についての時間変化を表している。図８は、図６に示す不揮発性フリップフロップ回路における強誘電体ゲートトランジスタのドレイン電流とゲート電圧との関係を示す図である。また、図９Ａから図９Ｄは、それぞれ所定のタイミングにおける信号の流れを説明するための図である。以下、図７、図８および図９Ａから図９Ｄを参照しながら、図６に示す不揮発性フリップフロップ回路の動作について詳述する。
図７中の「ＶｄＭ」は、図６のマスターラッチ６１０の電源に印加される電位を表し、「ＶｄＳ」は、図６のスレーブラッチ６１１の電源に印加される電位を表している。また、「Ｄ」および「ＣＫ」は、それぞれ、入力信号およびクロック信号を表している。そして、「Ｍ」は、図６におけるノード６１４の電位を表し、「Ｎ」は図６におけるノード６１３の電位を表し、「Ｐ」は図６におけるノード６１２の電位を表している。「Ｂ」は図６における強誘電体ゲートトランジスタ６０１がＯＮとＯＦＦのどちらの状態にあるかを表している。
図７におけるａ、ｅの各領域では、電源、クロック、信号全てが連続的に印加された状態を表している。このタイミングチャートから、本実施形態のマスタースレーブ型フリップフロップの動作は、従来のマスタースレーブ型フリップフロップと同じであることがわかる。
一方、図７におけるｂ、ｄ、ｆの各領域は、電源、クロック、信号全てが遮断された状態を表している。従来のマスタースレーブ型フリップフロップでは、このような電源の遮断があると、それ以前の情報は失われてしまう。
また、図７におけるｃ、ｇの各領域は、スレーブラッチにのみ電源とクロックを印加した状態を表している。従来のマスタースレーブ型フリップフロップでは、スレーブラッチにのみ電源やクロックを印加しても情報が読み出されることは無いが、本実施形態の不揮発マスタースレーブ型フリップフロップにおいては電源が遮断される直前の情報が保持されており、かつ同じ情報が１回のみならず、連続して読み出されることがわかる。
ここで図８を参照しながら、強誘電体ゲートトランジスタがＯＮ状態である場合とＯＦＦ状態である場合の動作について説明する。図８は、強誘電体ゲートトランジスタについて、ドレイン電流（Ｉｄ）とゲート印加電圧（Ｖｇ）との関係を示した図である。以降、図８を「Ｉｄ−Ｖｇ線図」と呼び、この図に表された線を「Ｉｄ−Ｖｇ線」と呼ぶこととする。
まず、強誘電体ゲートトランジスタにおいてゲートに積層された強誘電体が分極していない状態でのドレイン電流（Ｉｄ）とゲート印加電圧（Ｖｇ）との関係を表しているのがＩｄ−Ｖｇ線９０１である。すなわち、これは典型的な電界効果型トランジスタの動作と同じであり、例えばその場合の閾値Ｖｔｈは、通常０．１Ｖ程度が考えられる（図中のＶｔｈ０参照）。
閾値Ｖｔｈ０よりも高い電圧になると、トランジスタがＯＮして低抵抗状態となり、大きな電流Ｉｄが得られる。一方、閾値Ｖｔｈ０よりも低い電圧ではトランジスタがＯＦＦして高抵抗状態となり、ＯＮ状態に対して数桁以上小さな電流Ｉｄとなる。すなわち、ゲートに印加していた電圧によらず、電圧の除去後は、トランジスタはＯＦＦになり、情報を記憶保持しない。なお、実際には、一度ゲートに一定量以上の電圧を印加すると強誘電体が分極するので以下で説明する状態になる。
次に、強誘電体を分極させるのに充分な正の信号が１度ゲートに印加され、強誘電体層が分極した後のドレイン電流（Ｉｄ）とゲート印加電圧（Ｖｇ）との関係を表したのがＩｄ−Ｖｇ線９０２である。この場合においては、強誘電体の分極によってゲートの浮遊電極に正の電位が誘起されているため、見かけの閾値電圧は低電圧側にシフトする。そのシフト量は素子の構成により大きく変化するが、例えば０．３Ｖ程度に設定することができる。その結果、閾値電圧（ＶｔｈＬ）は−０．２Ｖとなる。この場合も、閾値電圧ＶｔｈＬよりも高い電圧でトランジスタがＯＮして低抵抗状態となり、大きな電流Ｉｄが得られる一方、閾値ＶｔｈＬよりも低い電圧ではトランジスタがＯＦＦして高抵抗状態となり、ＯＮ状態に対して数桁以上小さな電流Ｉｄとなる。これは、この状態のトランジスタがゲート電圧として正の信号を入力された時には常にＯＮし、かつゲート電圧を取り去って見掛けの印加電圧が０Ｖになった後も、素子がＯＮし続けていることを表す。換言すると、強誘電体ゲートトランジスタではゲートに正の信号が印加されている時のみならず、信号が取り去られた後も、その情報を記憶保持しており、その結果、素子がＯＮし続けるのである。
次に、強誘電体を分極させるのに充分な負の信号が１度ゲートに印加され、強誘電体層が分極した後のドレイン電流（Ｉｄ）とゲート印加電圧（Ｖｇ）との関係を表したのがＩｄ−Ｖｇ線９０３である。
強誘電体の分極によってゲートの浮遊電極に負の電位が誘起されているため、見かけの閾値電圧（ＶｔｈＨ）は、高電圧側にシフトする。そのシフト量は素子の構成により大きく変化するが、例えば０．３Ｖ程度に設定することができる。その結果、閾値電圧（ＶｔｈＨ）は０．４Ｖとなる。この場合も、閾値電圧ＶｔｈＨよりも高い電圧でトランジスタがＯＮして低抵抗状態となり、大きな電流Ｉｄが得られる一方、閾値ＶｔｈＨよりも低い電圧ではトランジスタがＯＦＦして高抵抗状態となり、ＯＮ状態に対して数桁以上小さな電流Ｉｄとなる。これは、この状態のトランジスタがゲート電圧として負の信号を入力された時には常にＯＦＦし、かつゲート電圧を取り去って見掛けの印加電圧が０Ｖになった後も、素子がＯＦＦし続けていることを表す。換言すると、強誘電体ゲートトランジスタではゲートに負の信号が印加されている時のみならず、信号が取り去られた後も、その情報を記憶保持していて、その結果、素子がＯＦＦし続けるのである。
このように、ゲートに信号を印加して強誘電体を異なる方向に分極させることにより、ゲートの閾値電圧を大きく変えることができる。その結果、ゲート電圧除去後（すなわちゲート電圧＝０Ｖ）における素子のＯＮ、ＯＦＦを記憶、保持することができるのである。
次に、図９Ａから図９Ｄを参照して、信号の状態変化を説明する。図６に示した回路において、信号ＤおよびクロックＣＫが入力された時の各ノードの状態とその変化を図９Ａから図９Ｄに表しており、図９Ａから図９Ｄにおいて、新たに付加した記号は、次のような状態又は動作を表す。
まず、第２のクロックトインバータ６０３、６０４および６０８に付加された記号「○」はそれらのクロックトインバータがＯＮしており、入力に対してインバータ動作を行うことを表している。また、記号「×」は、それらのクロックトインバータがＯＦＦしており、ハイインピーダンスな状態にあって、入力信号に対してＨもＬも出力しない状態にあることを表している。ｎチャネルＭＯＳＦＥＴ６０５、６０７およびｐチャネルＭＯＳＦＥＴ６０２、６０６および強誘電体ゲートトランジスタ６０１に付加された記号「☆」は、それらのトランジスタがＯＮしていることを表している。また同様に、記号「★」は、それらのトランジスタがＯＦＦしていることを表している。さらに、各配線近傍に付加された矢印は、実線による矢印がその部分の状態がＨであることを表している。一方、点線による矢印はその部分の状態がＬであることを表している。
最初に、図９Ａの状態から説明する。これは、信号ＤとしてＨが入力された時の１クロック目の前半、すなわちＣＫ＝Ｈの状態であり、データ保持ステップにおける不揮発性フリップフロップ回路の状態を示している。
信号ＤとしてＨが入力されると、ＯＮ状態の第１のクロックトインバータ６０４によって値が反転し、ノードＭ６１４がＬとなる。また、ノードＮ６１３は、もう一つの第２のクロックトインバータ６０３によって更に値が反転しＨとなる。すなわち、強誘電体ゲートトランジスタ６０１のゲートにはＬが印加され、またボディにはＨが印加されることになるので、強誘電体はチャネルをＯＦＦにするように分極することとなる。
この時、ｎチャネルＭＯＳＦＥＴ６０５および６０７にはＬが印加されているのでＯＦＦであり、それゆえ、ノードＭ６１４およびＮ６１３に影響を与えない。一方、ｐチャネルＭＯＳＦＥＴ６０２にはＣＫ信号が反転して印加されるので、ＣＫ＝Ｈに対して−ＣＫ＝Ｌが印加されるためにＯＮ状態になる。ＯＮ状態になったｐチャネルＭＯＳＦＥＴ６０２のチャネル抵抗に対して、ＯＦＦ状態である強誘電体ゲートトランジスタ６０１のチャネル抵抗が十分大きくなるように（例えば１００倍程度に）設定しておくことにより、ノードＰ６１２の電位はＨとなる。尚、「チャネル抵抗が十分大きくなるように」とは、ノードＰ６１２の電位をＨとして明確に区別できるものであれば、抵抗比が上記例示した数値に限定されるものではない。
一方、第３のクロックトインバータ６０８には、クロックＣＫの反転した値であるＬが印加されるので、ハイインピーダンスとなり、したがって、それより後段のＱ、−Ｑには何も出力されない。すなわち、この時の出力は不定である。
次に、図９Ｂの状態を説明する。これは、１クロック目の後半、すなわち、信号Ｄの入力ＨはそのままにＣＫ＝Ｌの時の状態であり、データ出力ステップにおける不揮発性フリップフロップ回路の状態を示している。
この状態の場合、クロックがＬであることから、第１のクロックトインバータ６０４はＯＦＦとなり、それゆえ、ハイインピーダンスとなる。つまり、スレーブラッチ６１１を含め、その後段は入力信号Ｄの値に影響を受けないこととなる。また、ソースが接地されたｎチャネルＭＯＳＦＥＴ６０５は、反転クロックが印加されＯＮ状態となる。よって、ノードＭ６１４は、Ｌにリセットされる。
第２のクロックトインバータ６０３も同様にハイインピーダンスとなる。また、ソースが接地されたｎチャネルＭＯＳＦＥＴ６０７がＯＮするので、ノードＮもＬにリセットされる。したがって、強誘電体ゲートトランジスタ６０１のゲートとボディとの両方にＬが印加される状態となり、その分極状態は変化しないので、図９ＡにおけるクロックＣＫの前半の値が保持される（すなわち、オフ状態が維持される）ことになる。
さらに、ソースが電源に接続されたｐチャネルＭＯＳＦＥＴ６０２は、反転クロックが印加されＯＦＦ状態になり、一方、ソースが電源に接続されたｐチャネルＭＯＳＦＥＴ６０６がＯＮ状態になる。図９Ａに関する上記記載において既に説明したように、ＯＮ状態になったｐチャネルＭＯＳＦＥＴ６０６のチャネル抵抗に対して、ＯＦＦ状態である強誘電体ゲートトランジスタ６０１のチャネル抵抗が十分大きくなるように（例えば１００倍程度に）設定されているので、ノードＰ６１２の電位はＨとなる。尚、「チャネル抵抗が十分大きくなるように」とは、ノードＰ６１２の電位をＨとして明確に区別できるものであれば、抵抗比が上記例示した数値に限定されるものではない。
その後段に配置されている第３のクロックトインバータ６０８に関しても、反転クロックが印加されＯＮするので、ノードＰ６１２の電位はＱ、−Ｑへと出力される。すなわち、クロック前半においてマスターラッチ６１０に入力された信号Ｄ＝Ｈの値は、クロック後半において出力Ｑ＝Ｈとして出力される。
次に、図９Ｃの状態を説明する。これは、信号ＤにＬが入力された時の１クロック目前半、すなわちＣＫ＝Ｈの時の状態であり、データ保持ステップにおける不揮発性フリップフロップ回路の状態を示している。
この状態の場合、第１のクロックトインバータ６０４がＯＮしているので、入力された信号Ｄは反転されてノードＭ６１４に伝わり、ノードＭ６１４はＨとなる。一方、ｎチャネルＭＯＳＦＥＴ６０５は、反転クロックが印加されるためにＯＮせず、ノードＭ６１４には影響を与えない。
同様に、第２のクロックトインバータ６０３もＯＮしているので、ノードＭ６１４の値は反転してノードＮ６１３に伝達され、その結果、ノードＮ６１３はＬとなる。すなわち、強誘電体ゲートトランジスタ６０１に対してゲートにＨが印加されており、ボディにはＬが印加されていることなるため、強誘電体はチャネルをＯＮにするように分極する。
この時、ｎチャネルＭＯＳＦＥＴ６０５および６０７にはＬが印加されているのでＯＦＦであり、ノードＭ６１４およびＮ６１３に影響を与えない。一方、ｐチャネルＭＯＳＦＥＴ６０２にはＣＫ信号が反転して印加されるので、ＣＫ＝Ｈに対して−ＣＫ＝Ｌが印加され、したがって、ＯＮ状態になる。ＯＮ状態になったｐチャネルＭＯＳＦＥＴ６０２のチャネル抵抗に対して、ＯＮ状態である強誘電体ゲートトランジスタ６０１のチャネル抵抗が十分小さくなるように、（例えば１／１００程度に）設定しておくことにより、ノードＰ６１２の電位はＬとなる。尚、「チャネル抵抗が十分小さくなるように」とは、ノードＰ６１２の電位をＬとして明確に区別できるものであれば、抵抗比が上記例示した数値に限定されるものではない。
一方、第３のクロックトインバータ６０８にはクロックＣＫの反転した値であるＬが印加されるので、ハイインピーダンスとなる。したがって、スレーブラッチ６１１を含め、それより後段には、何も出力されない。すなわち、この時出力は不定である。
次に、図９Ｄの状態を説明する。これは、１クロック目の後半、すなわち信号Ｄの入力ＬはそのままにＣＫ＝Ｌとしたときの状態であり、データ出力ステップにおける不揮発性フリップフロップ回路の状態を示している。
この状態の場合、クロックがＬであることから、第１のクロックトインバータ６０４はＯＦＦとなりハイインピーダンスとなる。したがって、後段は入力信号Ｄの値に影響を受けないこととなる。また、ソースが接地されたｎチャネルＭＯＳＦＥＴ６０５は、反転クロックが印加されてＯＮ状態となる。よってノードＭ６１４はＬにリセットされる。
また、第２のクロックトインバータ６０３も同様にハイインピーダンスとなり、そして、ソースが接地されたｎチャネルＭＯＳＦＥＴ６０７がＯＮするので、ノードＮもＬにリセットされる。したがって、強誘電体ゲートトランジスタ６０１のゲートとボディとの両方にＬが印加されることとなるが、その分極状態は変化しないので、図９ＣにおけるクロックＣＫの前半の値が保持される（すなわち、オン状態が維持される）ことになる。
さらに、ソースが電源に接続されたｐチャネルＭＯＳＦＥＴ６０２は、反転クロックが印加されＯＦＦ状態になり、一方、ソースが電源に接続されたｐチャネルＭＯＳＦＥＴ６０６は、ＯＮ状態になる。図９Ｃに関する上記記載において既に説明したように、ＯＮ状態になったｐチャネルＭＯＳＦＥＴ６０６のチャネル抵抗に対して、ＯＮ状態である強誘電体ゲートトランジスタ６０１のチャネル抵抗が十分小さくなるように（例えば１／１００程度に）設定されているので、ノードＰ６１２の電位はＬとなる。厳密に説明すると、ｐチャネルＭＯＳＦＥＴ６０６のソースに接続された電源からの信号Ｈは、ＯＮ状態となっているｐチャネルＭＯＳＦＥＴ６０６およびチャネル抵抗が十分小さくなっている強誘電体ゲートトランジスタ６０１のチャネルを通過し、そしてＯＮ状態となっているｎチャネルＭＯＳＦＥＴ６０７を介して、接地された低電位線に逃げていく。尚、「チャネル抵抗が十分小さくなるように」とは、ノードＰ６１２の電位をＬとして明確に区別できるものであれば、抵抗比が上記例示した数値に限定されるものではない。
ｐチャネルＭＯＳＦＥＴ６０６の後段に配置されている第３のクロックトインバータ６０８に関しても、反転クロックが印加されＯＮするので、ノードＰ６１２の電位はＱ、−Ｑへと出力されることとなる。すなわち、クロック前半においてマスターラッチに入力された信号Ｄ＝Ｌの値は、クロック後半において出力Ｑ＝Ｌとして出力されるのである。
上記のことを踏まえて、再び図７を参照しながら、本実施形態に係る不揮発マスタースレーブ型フリップフロップの動作をもう一度説明する。
まず、領域ａでは全体にわたって、ＶｄＭとＶｄＳの二つの電源電位がＨであり、マスターラッチとスレーブラッチとの両方が動作していることがわかる。すなわち、クロック信号ＣＫがＨの時にはマスターラッチへの信号の書き込みが行われ、また、クロック信号がＬの時にはスレーブラッチからの読み出しが行われている。なお、信号ＤはここではたまたまＬから始まっているが、任意な間隔でＨとＬの間を変化する。クロックＣＫは、ここではＨから始まり次いでＬに変わり、続けて一定の周期でＨとＬを繰り返しながら連続していることがわかる。
Ｍ、Ｎ、Ｂ、Ｐ、Ｑなどのノードの状態は、入力された信号ＤとクロックＣＫに基づいて決定される。その関係を各ノードについて以下に示す。これらは図７のチャート上に明示されている。
すなわち、ノードＭ６１４については
ｉ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、ＤによらずＬ、
ｋ  ＣＫ＝ＨでかつＤ＝ＨでＬ
ｍ  ＣＫ＝ＨでかつＤ＝ＬでＨ
ｙ  ＶｄＭ＝ＬでＣＫ＝Ｈの時、ＤによらずＬ
である。
また、ノードＮについては
ｎ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、ＭによらずＬ
ｏ  ＣＫ＝ＨでかつＭ＝ＨでＬ
ｐ  ＣＫ＝ＨでかつＭ＝ＬでＨ
ｚ  ＶｄＭ＝ＬでＣＫ＝Ｈの時、ＭによらずＬ
である。
強誘電体ゲートトランジスタの状態Ｂは
ｑ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、Ｍによらず一つ前の値
ｈ  ＣＫ＝ＨでかつＭ＝ＬでＯＦＦ
ｉ  ＣＫ＝ＨでかつＭ＝ＨでＯＮ
ｊ  Ｍ、Ｎ＝Ｌの時、何にもよらず一つ前の値
である。
ノードＰ６１２については
ｒ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、Ｂ＝ＯＦＦであればＨ
ｓ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、Ｂ＝ＯＮであればＬ
ｔ  ＣＫ＝Ｈの時、Ｂ＝ＯＦＦであればＨ
ｕ  ＣＫ＝Ｈの時、Ｂ＝ＯＮであればＬ
ｘ  ＶｄＭ＝Ｌ、かつ、ＣＫ＝Ｈの時、不定
である。
出力Ｑについては
ｖ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、Ｐ＝ＬであればＬ
ｗ  −ＣＫ＝Ｈ（ＣＫ＝Ｌ）の時、Ｐ＝ＨであればＨ
ｘ  ＣＫ＝ＨでＰによらず不定
である。
次に、上述した本発明の各実施形態に係る不揮発性フリップフロップ回路を、シフトレジスタに適用した場合について説明する。この場合、シフトレジスタへの電源とクロック信号を遮断しても、少なくともスレーブラッチに再度、電源とクロックを入力するだけで、電源遮断前の情報を読み出すことが可能になる。したがって、新たな入力をしなくても読み出しができるために、情報の読み出しを速くすることができる。
また、電源遮断前の情報を外部に記憶させておく必要が無いので、外部から再度入力するための余分な回路や、その回路を駆動するための電力を必要としないようにすることができる。加えて、再度入力するための時間も必要としないという利点もある。
さらに、一度情報が入力されていれば、少なくともスレーブラッチに電源とクロックを入力するだけで、情報を何度でも読み出しができる。したがって、出力を入力に帰還させるための余分な帰還回路を必要とせず、その結果、その帰還回路を駆動するための電力や、帰還のための時間を必要としないようにすることが可能である。
そして、このシフトレジスタを映像用フレームバッファに適用した場合には、映像用フレームバッファへの電源とクロック信号を遮断しても、再度、電源とクロックを入力するだけで、電源遮断前の情報を読み出すことが可能になる。すなわち、新たな入力をしなくても読み出しができるために、情報の読み出しが速く、また電源遮断前の情報を外部に記憶させておく必要が無く、また外部から再度入力するための余分な回路や、その回路を駆動するための電力を必要としない。また再度入力するための時間も必要としない。また、一度情報が入力されていれば、電源とクロックを入力するだけで、情報を何度でも読み出しができるので、出力を入力に帰還さるための余分な帰還回路を必要とせず、その帰還回路を駆動するための電力や、帰還のための時間を必要としない。
さらに説明をすると、例えば上記従来の画像表示装置におけるフレームバッファでは、入力されたデータは一度しか読み出すことができず、同じ画像を表示させるためには出力データを再度入力に帰還させる必要があった。そのための帰還回路を設ける必要が生じて、更にはその帰還動作のための余分な電力が消費されていた。上述したように、本実施形態のフレームバッファによれば、そのような問題を解決することができる。
また、上記従来の画像表示装置において、同じ画像を表示しつづけるためにはフリップフロップからなる画像フレームバッファ全体に電圧を印加しつづけておく必要があり、それに関して消費電力が大きくならざるを得なかったが、本実施形態の構成によれば、その問題も解消することができる。つまり、本実施形態の構成によれば、一度入力した情報を何度でも読み出すことが可能になり、その結果、低消費電力で回路規模が小さく、電源を遮断しても遮断前の画像情報を保持していて、一つの情報をフィードバック回路を付加すること無しに何度でも読み出すことが可能な、不揮発画像用フレームバッファ、およびそれを利用した画像表示装置を実現することができる。
また、その画像表示装置を利用した家庭用電気機器を実現することも可能である。そのような電気機器としては、画像表示以外の主たる目的機能を持つ機器も含まれ、例えば、携帯電話を挙げることができる。本実施形態の構成を利用した携帯電話は、消費電力を少なくできるので、長時間の使用が可能となり、非常に好適な製品となる。また、回路規模を小さくできるので、小型化・薄型化に適している。また、その部分の回路規模を小さくできることは、他の機能のモジュールを導入し易くなるため、高機能化も容易となる。それとは別に、画像表示を主たる目的機能として持つ電子機器として、例えば、電子広告システムなどを挙げることができる。この電子広告システムでも、低消費電力で回路規模が小さく、電源を遮断しても遮断前の画像情報を保持しているという効果を十分に発揮することができる。
そして、上記シフトレジスタを演算回路内部に設置し利用した場合には、演算の途中経過または結果として出てくるデータを、演算回路とは別に設置されたメモリーに一時的に退避させることを必要とせず、演算回路内にデータを保持しつづけることができ、かつ利用することができる。
このことにより、演算回路外部への接続配線を削減して演算回路内部の回路規模を小さくすることができるとともに、外部メモリー自体をも削減して周辺回路も含めた回路規模の削減を図ることができる。その結果、演算に関して外部メモリーとのやりとりの必要が無くなるので演算行程数をも削減することができ、演算時間を減らして高速化、低消費電力化することができる。また演算回路内部で一時的にデータを保持する場合にも、そのデータを再利用するまでの間中、電源からの電圧を印加する必要が無いので消費電力を削減することができる。
さらに、そのシフトレジスタに新しいデータが入力されず、読み取りだけを行いたい場合には、スレーブラッチにのみ電源からの電圧を印加するだけで良いので、マスターラッチにかける電力が不要となり、電力を削減できる。加えて、シフトレジスタに保持された演算の途中経過あるいは結果を何度も利用したい場合にも、スレーブラッチにのみ電源からの電圧を印加するだけで良いので、新たな帰還回路を設ける必要が無い。その結果、通常の場合に比べて回路規模を削減することができ、またそれによって消費電力を削減することができる。
また、この演算回路を大規模集積回路（ＬＳＩ）に利用した場合には、そこに含まれる上記シフトレジスタがデータを保持しつづけることができるので、大規模集積回路内に通常設置されるところのメモリー領域の割合を削減することが可能となる。その結果、大規模集積回路の回路規模を縮小し、製造コストを削減することができる。また、演算回路が高速化、低消費電力化したことにより、大規模集積回路自体も高速化、低消費電力化させることができる。
大規模集積回路の回路規模を模式的に示したのが図１０である。図１０（ａ）は、従来の不揮発性フリップフロップ回路を用いて構成される大規模集積回路（ＬＳＩ）を示している。一方、図１０（ｂ）は、本発明の不揮発性フリップフロップ回路を用いて構成される大規模集積回路（ＬＳＩ）を示している。本発明により、大規模集積回路の回路規模が縮小されている。
また、上述したように本実施形態の構成によれば、負電源を用いなくても良いという利点もある。つまり、強誘電体ゲートトランジスタに二値の情報を記憶させるためには、そのゲートに正あるいは負の電位として二値の情報を入力する必要がある。そのため、通常、正の電源の他に負の電源を必要とすることが問題となり得る。一方、本実施形態の構成では、信号として０Ｖと、有限な電位との二値のいずれかを取る信号を入力した場合に、強誘電体ゲートトランジスタ４０１の強誘電体層に印加される電位を符号の異なる有限な電位である二値に変換することができ、それにより、情報の書込みおよび書換えを行うことができるので、負電源を用いなくてよい。なお、上記本実施形態の構成では、抵抗分割のために抵抗素子を用いているが、強誘電体ゲートトランジスタ４０１が高性能のものの場合、抵抗素子を省略して回路を構成できる場合もあり得る。
次に、図１１を参照しながら、図５に示す不揮発性フリップフロップ回路の変形例を説明する。図１１は、図５に示す不揮発性フリップフロップ回路において、不揮発性インバータ５１５の抵抗素子５０２に代えて、デプレッション型ｐチャネルＭＯＳＦＥＴを使用するものである。以下、図１１に示すフリップフロップ回路の構成を説明する。
強誘電体ゲートトランジスタ８０１のソースとボディとは短絡されており、強誘電体ゲートトランジスタ８０１のドレインとデプレッション型ｐチャネルＭＯＳＦＥＴ８０２とは直列に接続されている。デプレッション型ｐチャネルＭＯＳＦＥＴ８０２のソースは、電源に接続されている。この電源は、ボディに短絡されている。デプレッション型ｐチャネルＭＯＳＦＥＴ８０２のゲートには、動作遮断信号Ｅが入力される。
本構成においては、強誘電体ゲートトランジスタ８０１のゲートに印加される電位を入力とし、強誘電体ゲートトランジスタ８０１とデプレッション型ｐチャネルＭＯＳＦＥＴ８０２との接続点の電位８１１を出力としている。
強誘電体ゲートトランジスタ８０１への入力と、クロックトインバータ８０３の入力とは並列であり、そして、クロックトインバータ８０３の出力は、強誘電体ゲートトランジスタ８０１のソースに接続されている。これらからなる部分は信号として接地電位と正の電源電位との二値のいずれかを取る信号を入力した場合に、強誘電体ゲートトランジスタ８０１の強誘電体に印加される電位を符号の異なる有限な電位である二値に変換して、情報の書込みおよび書換えを行える不揮発性インバータ８１６である。
この不揮発性インバータ８１６の入力の前段には、クロックトインバータ８０４が設けられている。クロックトインバータ８０４と不揮発性インバータ８１６との間には、ソースが接地されたｎチャネルＭＯＳＦＥＴ８０５のドレインが接続されている。また、不揮発性インバータ８１６のソースには、ソースが接地されたｎチャネルＭＯＳＦＥＴ８０６のドレインが接続されている。さらに、不揮発性インバータ８１６の出力の後段には、クロックトインバータ８０７が設けられている。クロックトインバータ８０７の後段には、インバータ８０８が設けられている。
このフリップフロップ回路において、クロックトインバータ８０４、ｎチャネルＭＯＳＦＥＴ８０５および不揮発性インバータ８１６を含む部分が、マスターラッチ８０９である。不揮発性インバータ８１６は、強誘電体ゲートトランジスタ８０１、デプレッション型ｐチャネルＭＯＳＦＥＴ８０２およびクロックトインバータ８０３を備えている。一方、ｎチャネルＭＯＳＦＥＴ８０６、クロックトインバータ８０７および強誘電体ゲートトランジスタ８０１を含む部分がスレーブラッチ８１０である。
図１１に示す構成において、マスターラッチ８０９とスレーブラッチ８１０とに供給するクロックを反転させると、このフリップフロップをマスタースレーブ型フリップフロップとして用いることができる。図１１に示す不揮発性フリップフロップ回路におけるクロック信号の入力は、クロック回路８１４により行われる。クロック回路８１４は必ずしも各フリップフロップ回路中に個別に持つ必要は無く、外部からクロック信号が供給されるように構成してもよい。
デプレッション型ｐチャネルＭＯＳＦＥＴ８０２のゲート８１５には、通常、デプレッション型ｐチャネルＭＯＳＦＥＴ８０２のチャネル抵抗を低抵抗状態の強誘電体ゲートトランジスタ８０１のチャネル抵抗に対しては大きく、また高抵抗状態の強誘電体ゲートトランジスタ８０１のチャネル抵抗に対しては小さく、かつ、またそれらの抵抗分配の結果、両者の接続点８１１に出力される電位が強誘電体ゲートトランジスタ８０１への入力信号に対して反対の論理値になるように設定された電位が印加されている。この電位はデプレッション型ｐチャネルＭＯＳＦＥＴ８０２がデプレッション型であるために、電源電位よりも遥かに接地電位に近い。
デプレッション型ｐチャネルＭＯＳＦＥＴ８０２のゲートへの入力電圧は、所定の抵抗値を示すように一定の電圧を常時印加してもよいが、クロック信号の前半と後半との過渡期において、一時的に高電圧を印加してもよい。
また、フリップフロップ回路の書込み、読み出しを行わない必要がある場合、動作遮断信号Ｅの制御により動作を行わせないことが可能になる。この動作遮断信号Ｅはｐチャネルデプレッション型ＭＯＦＥＴのチャネル抵抗を極端に大きくするような電位が選択され、通常、接地電位に比べて遥かに電源電位に近い値となる。
クロックトインバータ、およびｎ−ＭＯＳＦＥＴに入力されるクロックの位相は図１１の各素子にＣＫと−ＣＫ（ＣＫバー）で示した通りである。すなわちＣＫに対して−ＣＫは位相が１８０°反転している。
図１１に示した回路構成のように、抵抗素子がデプレッション型ｐチャネルＭＯＳＦＥＴ８０２で構成されている場合でも、一時電源が遮断された後、電源を再投入したときに、電源遮断前の情報を読み出すことができ、その結果、読み出し回路のみに電源を印加するだけで、情報の読み出しを行うことができるので、消費電力を小さくすることができるという効果を得ることができるのは、上述した図５及び図６に示した回路構成と同様である。
このように、スレーブラッチ８１０におけるクロックトインバータ８０７の入力端に一端側が接続され、他端側が接地される抵抗性素子としては、図５に示す抵抗素子５０２に限定されるものではなく、例えば、本実施形態のようなデプレッション型ｐチャネルＭＯＳＦＥＴを好ましく用いることができる。
以上、本発明を好適な各実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、図６に示す不揮発性フリップフロップ回路において、不揮発性インバータ６１６が備える第２のクロックトインバータ６０３の代わりにフリップフロップを用いることにより、不揮発性フリップフロップ回路を構成することができる。
すなわち、図１２に示すように、第２のクロックトインバータ６０３の出力端に入力端が接続された第４のクロックトインバータ６２３を更に設け、この第４のクロックトインバータ６２３の出力端を第２のクロックトインバータ６０３の入力端に接続することにより、正帰還回路を構成してもよい。この場合も、図６に示す不揮発性フリップフロップ回路と同様の作用により、消費電力低減の効果を得ることができる。同様に、図５に示す不揮発性フリップフロップ回路においても、第２のクロックトインバータ５０３に対し、帰還回路を構成するように新たなクロックトインバータを設けた構成にしてもよい。
【産業上の利用可能性】
以上のように、本発明によれば、消費電力の低減が可能な不揮発性フリップフロップ回路およびその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】  従来の画像表示装置およびフレームバッファの構成を示す図である。
【図２】  （ａ）および（ｂ）は、従来のシフトレジスタの構成を示す図である。
【図３】  （ａ）および（ｂ）は、従来のマスタースレーブ型フリップフロップ回路の回路図である。
【図４】  本発明の一実施形態に係る不揮発性フリップフロップ回路が備える不揮発性インバータ回路の回路図である。
【図５】  本発明の一実施形態に係る不揮発性フリップフロップ回路の回路図である。
【図６】  本発明の他の実施形態に係る不揮発性フリップフロップ回路の回路図である。
【図７】  図６に示す不揮発性フリップフロップ回路における各ノードの動作を説明するためのタイミングチャートである。
【図８】  図６に示す不揮発性フリップフロップ回路における強誘電体ゲートトランジスタのドレイン電流とゲート電圧との関係を示す図（Ｉｄ−Ｖｇ線図）である。
【図９Ａ】  図６に示す不揮発性フリップフロップ回路において、所定のタイミングでの信号の流れを説明するための図である。
【図９Ｂ】  図６に示す不揮発性フリップフロップ回路において、所定のタイミングでの信号の流れを説明するための図である。
【図９Ｃ】  図６に示す不揮発性フリップフロップ回路において、所定のタイミングでの信号の流れを説明するための図である。
【図９Ｄ】  図６に示す不揮発性フリップフロップ回路において、所定のタイミングでの信号の流れを説明するための図である。
【図１０】  （ａ）従来の不揮発性フリップフロップ回路を用いて構成される大規模集積回路（ＬＳＩ）、及び、（ｂ）本発明の不揮発性フリップフロップ回路を用いて構成される大規模集積回路（ＬＳＩ）について、それぞれ回路規模を模式的に示す図である。
【図１１】  図５に示す不揮発性フリップフロップ回路の変形例を示す回路図である。
【図１２】  図６に示す不揮発性フリップフロップ回路の変形例を示す回路図である。
【図１】
0003803879.tif 000002
【図２】
0003803879.tif 000003
【図３】
0003803879.tif 000004
【図４】
0003803879.tif 000005
【図５】
0003803879.tif 000006
【図６】
0003803879.tif 000007
【図７】
0003803879.tif 000008
【図８】
0003803879.tif 000009
【図９Ａ】
0003803879.tif 000010
【図９Ｂ】
0003803879.tif 000011
【図９Ｃ】
0003803879.tif 000012
【図９Ｄ】
0003803879.tif 000013
【図１０】
0003803879.tif 000014
【図１１】
0003803879.tif 000015
【図１２】
0003803879.tif 000016