(57)【特許請求の範囲】
【請求項１】
「一導電型の半導体基板上に素子分離膜を形成する工程と、前記素子分離膜以外の活性領域上に形成したゲート絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートを被覆するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を介して前記フローティングゲートの一端部上に重なるようにコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接するように前記半導体基板の表面に逆導電型の第１、第２の拡散領域を形成する工程とを備えた不揮発性半導体記憶装置の製造方法において、前記ゲート絶縁膜上に導電膜及び耐酸化性膜を形成する工程と、前記耐酸化性膜上に形成した、前記素子分離膜の端部に重なる側が拡大されていて、その部分の一部において前記第１の拡散領域を介して隣り合う第１の開口同士がつながった状態の露光用マスクから形成されたレジスト膜を用いて当該酸化性膜に開口部を形成する工程と、前記開口部を介して前記導電膜を選択酸化し当該導電膜上に選択酸化膜を形成した後に当該選択酸化膜をマスクにして前記導電膜をパターニングすることでフローティングゲートを形成することを特徴とする不揮発性半導体記憶装置の製造方法。」
【請求項２】
「一導電型の半導体基板上に素子分離膜を形成する工程と、前記素子分離膜以外の活性領域上に形成したゲート絶縁膜を形成する工程と、基板全面に導電膜及び耐酸化性膜を形成した後に当該耐酸化性膜上に、前記素子分離膜の端部に重なる側が拡大されていて、その部分の一部において前記第１の拡散領域を介して隣り合う第１の開口同士がつながった状態の露光用マスクから形成されたレジスト膜を用いて当該酸化性膜に開口部を形成する工程と、前記開口部を介して前記導電膜を選択酸化し当該導電膜上に選択酸化膜を形成する工程と、前記選択酸化膜をマスクにして前記導電膜を異方性エッチングしてフローティングを形成する工程と、前記フローティングゲート及び前記選択酸化膜を被覆するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を介して前記フローティングゲート上に重なる領域を有するコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接する前記基板表面に逆導電型の第１、第２の拡散領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。」
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板上に形成される素子分離膜と素子分離膜以外の活性領域に形成され、かつ当該素子分離膜上にその端部が配置されるフローティングゲートと、フローティングゲートを被覆するトンネル絶縁膜を介してフローティングゲートの一端部に重なって形成されるコントロールゲートとを有する不揮発性半導体記憶装置の製造方法に関し、更に言えば素子分離膜形成用マスクとフローティングゲート形成用マスク間のマスクずれに起因して、書き込み動作時にソース領域に高電圧を印加してフローティングゲートの電位を持ち上げる際に、ソース領域からドレイン領域へリーク電流が流れることを防止する技術に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Erasable and Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントルールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図１１は、フローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図１２は、そのＸ２−Ｘ２線の断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
一導電型の半導体基板、例えばＰ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、ゲート酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４Ｂが配置される。このフローティングゲート４Ｂは、１つのメモリセル毎に独立して配置される。また、フローティングゲート４Ｂ上の選択酸化膜５は、選択酸化法によりフローティングゲート４Ｂの中央部で厚く形成され、フローティングゲート４Ｂの端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４Ｂの端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４Ｂが配置されたシリコン基板１上に、フローティングゲート４Ｂの各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４Ｂ上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４Ｂ及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
前記コントロールゲート６の間の基板領域及びフローティングゲート４Ｂの間の基板領域に、Ｎ型のソース領域７及びドレイン領域８が形成される。ドレイン領域８は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域７は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４Ｂ、コントロールゲート６、ソース領域７及びドレイン領域８によりメモリセルトランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、層間絶縁膜９を介して、金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域８に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域７は、ソース線となる。また、ドレイン領域８に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４Ｂに注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４Ｂに選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域８の電位を０．５Ｖ、ソース領域７の高電位を１２Ｖとする。これにより、ソース領域７に高電位を印加することで、ソース領域７とフローティングゲート４Ｂ間のカップリング比によりフローティングゲート４Ｂの電位が９Ｖ程度に持ち上げられ、ドレイン領域８付近で発生するホットエレクトロンがフローティングゲート４Ｂ側へ加速され、酸化膜３Ａを通してフローティングゲート４Ｂに注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ソース領域７及びドレイン領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４Ｂ内に蓄積されている電荷（電子）が、フローティングゲート４Ｂの角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域８を２Ｖ、ソース領域７を０Ｖとする。このとき、フローティングゲート４Ｂに電荷（電子）が注入されていると、フローティングゲート４Ｂの電位が低くなるため、フローティングゲート４Ｂの下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート４Ｂに電荷（電子）が注入されていなければ、フローティングゲート４Ｂの電位が高くなるため、フローティングゲート４Ｂの下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１１及び図１３に示すように素子分離膜２の外側形状は丸くなっており、またフローティングゲート４Ｂの外側形状も丸くなっている。これは、リソグラフィー工程において解像度の限界を越えているためである。
【００１３】
従って、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間でマスクずれが発生すると、素子分離膜２上にフローテイングゲート４Ｂの端部が重ならない、あるいは重なりが浅くなる（例えば、図１４中の→方向にフローティングゲート４Ｂがずれる。）。
【００１４】
この場合、例えば前述した書き込み動作時にソース領域７に高電圧を印加してフローティングゲート４Ｂの電位を高める際に、図１４に示すようにソース領域７からドレイン領域８側にリーク電流が流れてしまい（図中→ＩL 参照）、フローテイングゲート４Ｂの電位が十分に高められずに、書き込み動作が不十分になるという課題があった。
【００１５】
尚、これに対応するため、いたずらにフローティングゲートのサイズを大きくすると、図１１に示すように隣り合うフローティングゲート同士の間隔が狭いため、フローテイングゲート同士が接してしまうという問題が発生する。
【００１６】
そこで、上記リソグラフィー工程において、解像度不足による当該フローティングゲートの四隅が丸くなるのを防止するためにＯＰＣ（Optical Proximity Correction）技術を用いて対応していた。
【００１７】
即ち、図１５に示すようにフローティングゲートの形成用マスクとしての耐酸化性膜（例えば、シリコン窒化膜）に開口部を形成する際に、その四隅に張り出し部を有した開口４３を有するレジスト膜４２を用い、当該レジスト膜４２をマスクに耐酸化性膜に開口部を形成し、当該開口部を介して前記基板上に形成したフローティングゲート形成用の導電膜を選択酸化することで、フローティングゲートの四隅が丸くなるのを防止していた。
【００１８】
しかし、微細化に伴い、上記張り出し部を有した開口を持ったマスクを用いても、上述したようなフローティングゲートの四隅が丸くなるのを防止できなくなってきた。
【００１９】
そこで本発明は、素子分離膜形成用マスクとフローティングゲート形成用マスク間のマスクずれに起因するリーク電流の発生を抑止する不発性半導体記憶装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に素子分離膜を形成する工程と、前記素子分離膜以外の活性領域上に形成したゲート絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートを被覆するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を介して前記フローティングゲートの一端部上に重なるようにコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接するように前記半導体基板の表面に逆導電型の第１，第２の拡散領域を形成する工程とを備えたものにおいて、前記ゲート絶縁膜上に導電膜及び耐酸化性膜を形成する工程と、前記耐酸化性膜上に形成した少なくとも前記第１の拡散領域を介して隣り合う開口同士が一部つながった状態のレジスト膜を用いて当該耐酸化性膜に開口部を形成する工程と、前記開口部を介して前記導電膜を選択酸化し当該導電膜上に選択酸化膜を形成した後に当該選択酸化膜をマスクにして前記導電膜をパターニングすることでフローティングゲートを形成することを特徴とするものである。
【００２１】
また、本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に素子分離膜を形成する工程と、前記素子分離膜以外の活性領域上に形成したゲート絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートを被覆するようにトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を介して前記フローティングゲートの一端部上に重なるようにコントロールゲートを形成する工程と、前記フローティングゲート及び前記コントロールゲートに隣接するように前記半導体基板の表面に逆導電型の第１，第２の拡散領域を形成する工程とを備えたものにおいて、前記ゲート絶縁膜上に導電膜及び耐酸化性膜を形成する工程と、前記耐酸化性膜上に形成した少なくとも前記第１の拡散領域を介して隣り合う第１の開口の近傍に第２の開口を有するレジスト膜を用いて当該耐酸化性膜に開口部を形成する工程と、前記開口部を介して前記導電膜を選択酸化し当該導電膜上に選択酸化膜を形成した後に当該選択酸化膜をマスクにして前記導電膜をパターニングすることでフローティングゲートを形成することを特徴とするものである。
【００２２】
これにより、素子分離膜上に重なるように形成されるフローティングゲートの四隅がより矩形となるため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせマージンを確保できる。
【００２３】
【発明の実施の形態】
以下、本発明の一実施形態の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。尚、従来構成と同様な構成には、同符号を付して説明を省略する。
【００２４】
図１は、フローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図２はそのＸ１−Ｘ１線の断面図であり、図３は図１の要部拡大図であり、図４は選択酸化膜形成用のマスクパターンを示す図であり、図５乃至図１０は図１のＹ１−Ｙ１線の断面部分の製造方法を説明するための図である。これらの図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【００２５】
一導電型の半導体基板、例えばＰ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜から成る複数の素子分離膜２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、ゲート酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４Ａが配置される。このフローティングゲート４Ａは、１つのメモリセル毎に独立して配置される。また、フローティングゲート４Ａ上の選択酸化膜５Ａは、ＬＯＣＯＳ法によりフローティングゲート４Ａの中央部で厚く形成され、フローティングゲート４Ａの端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４Ａの端部で電界集中が生じ易いようにしている。
【００２６】
前記素子分離膜２は、図５に示すようにシリコン基板１上にシリコン酸化膜から成るパッド酸化膜２１とポリシリコン膜２２を積層形成した上に耐酸化性マスクとしてシリコン窒化膜２３を選択配置して、図６に示すように該シリコン窒化膜２３をマスクにしてシリコン基板１をポリシリコン膜２２と共に選択的に酸化して、ＬＯＣＯＳ酸化膜から成る素子分離膜２を形成する。
【００２７】
続いて、前記シリコン窒化膜２３を除去した後に、図７に示すように前記素子分離膜２以外の領域におよそ１７ｎｍの膜厚のゲート酸化膜３Ａを形成し、基板全面におよそ１７０ｎｍの膜厚のポリシリコン膜４０を形成し、ポリシリコン膜４０上にシリコン窒化膜４１を形成した後に、該シリコン窒化膜４１上にレジスト膜４２を形成する。そして、本発明の特徴である隣り合う第１の開口４３同士が一部つながった状態に形成された当該レジスト膜４２をマスクにして前記シリコン窒化膜４１に開口部４４を形成する。尚、前記開口部４４はフローティングゲート４Ａを形成する際のパターニングマスクとなる選択酸化膜を形成するためのものである。
【００２８】
ここで、前記レジスト膜４２は、図４（ａ）に示すようにソース領域７及びドレイン領域８（ドレイン領域８は図示省略）を介して隣り合う第１の開口４３同士の角部が第２の開口４３Ａを介して一部つながっている。従って、このような隣り合う第１の開口４３同士が第２の開口４３Ａを介して一部つながったレジスト膜４２を用いて、シリコン窒化膜４１に開口部４４を形成することで、当該開口部４４は従来よりも矩形に近づく。そのため、詳しくは後述するが、この開口部４４を介して形成される選択酸化膜５Ａの四隅もより矩形に近づくことになる。
【００２９】
尚、本例では、ｉ線を使用しているが、例えばＫｒＦを使用すれば上記発明は必要ないかもしれないが、更に微細化が進むことで、ＫｒＦを用いたとしても解像度不足による形状悪化と言う問題は存在する。即ち、原理的には、完全な直角をパターニングするためには無限大の解像度が必要となる。従って、本発明を採用することで、既存装置の延命化が図れる。
【００３０】
そして、前記レジスト膜４２を除去した後に、図８に示すように前記シリコン窒化膜４１をマスクにして前記ポリシリコン膜４０上をＬＯＣＯＳ法により選択酸化して選択酸化膜５Ａを形成する。
【００３１】
続いて、図９に示すように前記シリコン窒化膜４１を除去した後に、より矩形な選択酸化膜５Ａをマスクにして前記ポリシリコン膜４０を異方性エッチングしてフローティングゲート４Ａを形成することで、図３に示すように当該フローティングゲート４Ａは、より矩形に近づく。尚、図３では矩形が誇張された状態となっているが、本発明の目的とする点は、図３に示したようにフローティングゲート４Ａの形状が、四角形となることが理想である。
【００３２】
また、フローティングゲート４Ａは、図９に示すように一対の前記素子分離膜２上にその両端部が重なるように配置されている。
【００３３】
ここで、上述したようにＯＰＣ（Optical Proximity Correction）技術を用いて、図４（ａ）に示すような隣り合う第１の開口４３同士が第２の開口４３Ａを介して一部つながった状態のレジスト膜４２を用いて、当該開口４３，４３Ａを介してシリコン窒化膜４１に開口部４４を形成し、当該開口部４４を介して選択酸化膜５Ａを形成することで、図３に示すようにフローティングゲート４Ａの形状がより矩形に近づく。
【００３４】
これにより、フローテイングゲート４Ａの四隅がより矩形となり、素子分離膜２の端部が丸くなっていても、その領域に形成されるフローティングゲート４Ａのゲート幅が従来構造に比べて長くなるため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせズレに対するマージンが確保できる。そのため、従来のようなリーク電流の発生を抑止することができ、書き込み動作時にソース領域７に高電圧を印加することでフローティングゲート４Ａの電位を十分に持ち上げることができ、書き込み動作の信頼性が向上する。
【００３５】
そして、図１０に示すように複数のフローティングゲート４Ａが配置されたシリコン基板１上に該フローティングゲート４Ａ及び選択酸化膜５Ａを被覆するようにトンネル酸化膜３を形成した後に、フローティングゲート４Ａの各列毎に対応して該トンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４Ａ上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４Ａ及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【００３６】
前記コントロールゲート６の間の基板領域及びフローティングゲート４Ａの間の基板領域に、Ｎ型のソース領域７及びドレイン領域８が形成される。ドレイン領域８は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域７は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４Ａ、コントロールゲート６、ソース領域７及びドレイン領域８によりメモリセルトランジスタが構成される。
【００３７】
そして、前記コントロールゲート６上に、層間絶縁膜９を介して金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域８に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域７は、ソース線となる。また、ドレイン領域８に接続される金属配線１０は、ビット線となる。
【００３８】
以上説明したように本発明では、ＯＰＣ技術を用いて、その隣り合う開口４３同士が一部つながったレジスト膜４２を使用することで、シリコン窒化膜４１により矩形に近い開口部４４を形成することができ、この開口部４４を介して選択酸化膜５Ａを形成し、当該選択酸化膜５Ａをマスクにポリシリコン膜４０をパターニングすることで、より矩形に近いフローティングゲート４Ａが形成できる。従って、素子分離膜２の端部が丸くなっていても、その領域に形成されるフローティングゲート４Ａが従来構造に比べてより矩形となっているため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせズレに対する合わせズレマージンを確保することができる。
【００３９】
これにより、従来のようなリーク電流の発生を抑止することができ、書き込み動作時にソース領域７に高電圧を印加することでフローティングゲート４Ａの電位を十分に持ち上げることができ、書き込み動作の信頼性が向上する。
【００４０】
また、本発明ではフローティングゲートの角部の丸みを矩形に近づけているため、いたずらにフローティングゲートのサイズを大きくする必要がなくなり、隣り合うフローティングゲート同士が接してしまうということがない。
【００４１】
更に、開口４３，４３Ａ同士をつなげて１つの単純なパターンにしてしまうことにより、レジスト膜の開口形状がより複雑なもの（例えば、開口の四隅が、図１５に示すように外側に張り出しているもの、また、その張り出しが多段になっているもの）に比して、レチクル欠陥検査での欠陥誤検出が抑止できる。
【００４２】
尚、図４（ａ）に示すように本実施形態ではソース領域７を介して隣り合う開口４３，４３Ａ同士が一部つながった状態のレジスト膜４２を用いているが、図４（ｂ）に示すように第１の開口４３の近傍に第２の開口４３Ｂを有するレジスト膜４２Ａを用いても良い。この場合にも、フローティングゲートの形状は、従来に比してより矩形に近づく。
【００４３】
更に言えば、本発明を素子分離膜２の形成工程に応用することで、素子分離膜２の端部の形状が、従来よりも矩形となるように構成しても良い。この場合には、従来（図１４）のような素子分離膜２の端部の丸くなった形状がより矩形に近づくため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間でマスク合わせマージンを確保できる。また、本発明は、当然のことながら前記素子分離膜２の形成工程と、前記フローティングゲート４Ａの形成工程において、共に用いられるものであっても良い。
【００４４】
【発明の効果】
本発明によれば、一対の素子分離膜上に重なるようにフローティングゲートを形状する際に、フローティングゲート形成用マスクとなる耐酸化性膜上に少なくともソース領域を介して隣り合う開口同士が一部つながった状態のレジスト膜を形成し、当該レジスト膜をマスクにして耐酸化性膜に開口部を形成し、当該開口部を介して導電膜上に選択酸化膜を形成し、当該選択酸化膜をマスクにして前記導電膜をパターニングしてフローティングゲートを形成することで、素子分離膜の端部の丸くなった領域に配置されるフローティングゲートの形状がより矩形に近づく。そのため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせマージンが確保できる。
【００４５】
従って、書き込み動作時にソース領域に高電圧を印加してカップリング比によりフローティングゲートの電位を持ち上げる際に、従来のようにソース領域からドレイン領域にリーク電流が発生し、フローティングゲートの電位が十分に持ち上がらず、書き込み特性が低下するという課題を解決することができる。
【００４６】
また、前記レジスト膜は、その開口部同士をつなげた単純なパターンであるため、レチクル欠陥検査での欠陥誤検出が抑止できる。
【００４７】
更に、上記レジスト膜に形成した開口（第１の開口）の近傍に第２の開口を設けておくことでも、フローティングゲートの形状をより矩形に近づけることができる。
【００４８】
更に言えば、上述した方法によれば、解像度不足による不具合を解消でき、装置の延命化が図れる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置のメモリセルの構造を示す平面図である。
【図２】図１のＸ１−Ｘ１線の断面図である。
【図３】図１の要部拡大図であり、素子分離膜とフローティングゲートの配置を説明するための図である。
【図４】本発明のフローティングゲート形成用マスクを示す平面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法の第１の断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法の第２の断面図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法の第３の断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法の第４の断面図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法の第５の断面図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法の第６の断面図である。
【図１１】従来の不揮発性半導体記憶装置のメモリセルの構造を示す平面図である。
【図１２】図１１のＸ２−Ｘ２線の断面図である。
【図１３】図１１の要部拡大図であり、素子分離膜とフローティングゲートの配置を説明するための図である。
【図１４】従来の課題を説明するための図である。
【図１５】従来のフローティングゲート形成用マスクを示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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