(57)【特許請求の範囲】
【請求項１】
電源電圧を受ける電源ノードと、
差動入力信号を受信する受信部と、
前記差動入力信号を受けて、前記電源電圧により駆動される電流駆動回路と、
前記電流駆動回路を構成する二つの差動出力トランジスタのゲート回路にそれぞれ接続され、当該ゲート回路の電位を所定値に維持するクランプ手段と、
を有し、
前記電源ノードに異なる公称値の電源電圧が印加されても、前記電流駆動回路から出力される差動出力信号が前記差動入力信号のスルーレートよりも遅いスルーレートを有した対称で実質的に同一レベルの差動出力信号を発生することを特徴とするスルーレート制御駆動回路。
【請求項２】
前記電源電圧の公称値は、ＤＣ３．３ボルト又はＤＣ５．５ボルトである請求項１に記載のスルーレート制御駆動回路。
【請求項３】
前記電流駆動回路は、イーサネット・ドライバ回路である請求項１に記載のスルーレート制御駆動回路。
【請求項４】
前記電流駆動回路は、ＳＣＳＩドライバ回路である請求項１に記載のスルーレート制御駆動回路。
【請求項５】
前記電流駆動回路は、複数の定電流源と、当該複数の定電流源を選択的にイネーブル又はディスエーブルする手段と、を有することを特徴とする請求項１に記載のスルーレート制御駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号発生器に、より特定すると供給電圧の変動に妨げられることがない許容可能な信号波形を維持する高速度信号発生器に関する．
【０００２】
【従来の技術】
デジタル的にエンコードされたデータ信号を表すアナログ波形を発生する場合において、その信号を一つの波形あるいは振幅から他に変換するとき、通常ある決められた形を有した特定の波形あるいは振幅を発生するようにする。データレートが１０Ｍビット／秒あるいはそれ以上の場合、そのような決められた伝送形を生成することはより不可能となる。供給電圧の変動は、普通その信号の伝送形を変動させるという歓迎すべきでない状態をもたらす。
【０００３】
そのような問題は、高速イーサネット(Ethernet)そして高速ＳＣＳＩのような高速度コミュニケーション・プロトコルの新たな出現によってより深刻となっている。このようなプロトコルでは、１０Ｍビット／秒以上の信号スイッチング速度を要求し、確立した許容値の範囲内で供給電圧が変動する場合でさえ、正確な信号化した波形を維持することが必要となっている。
【０００４】
データ信号の高速スイッチングの出現は、さらにコミュニケーション・インターフェース／チャンネル上の伝送されるデータ信号のスルーレートを厳しく制御することを要求される。このようなスルーレート要求は、高速の立ち上がりと立ち下がり時間を有する信号によって発生するノイズ量を低減することを意味する。よって、比較的遅いスルーレートを有し、伝送されるデータ信号の符号幅あるいは供給電圧の両方の変化に妨げられることのない対称的な信号波形を維持することが必要である。
【０００５】
【発明が解決しようとする課題】
それ故、本発明の目的は、改良された信号発生器を提供することである。
【０００６】
本発明の別な目的は、電圧変動に耐えうる改良された信号発生器を提供することである。
【０００７】
本発明の別な目的は、高速度データ・コミュニケーションで使用される信号発生器を提供することである。
【０００８】
本発明の別な目的は、供給電圧に依存しない対称的なスルーレートを提供するための信号発生器を提供することである。
【０００９】
本発明の別な目的は、信号の符号幅に依存しない対称的なスルーレートを提供するための信号発生器を提供することである。
【００１０】
本発明の別な目的は、許容できるスルーレートを維持しながら複数の供給電圧で動作するドライバ回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、供給電圧の変動や供給電圧の違いに耐えうる信号発生器である。電流スイッチは供給電圧に独立した方法でドライブ（駆動）される。ほとんどのアプリケーションでは、電流は規定したロード（負荷（若しくはインピーダンス））を通って流れ、それ故出力電圧が現れる。ここで述べる手法により、出力電圧が時間の変化に応じてより正確に変化する。特に、カレント・スターブド・インバータはドライバ・トランジスタのゲートに導かれ、そして、そのゲートに加わる電圧は、クランプされたゲート電圧とドライバ・トランジスタの閾値ターンオン電圧間が供給電圧に対して一定であるようにクランプされる。この手法は、供給電圧がティピカル（典型的）な５％あるいは１０％許容範囲で変化するとき、出力信号のエッジ遷移の変動を最小にする。しかしながら、この手法の強いところは、供給電圧を３．０から７．０ボルトの範囲で有している回路において動作することが示されることである。この手法は出力信号において遷移エッジの制御を可能とするため、より遅いエッジを生成し、かつ供給電圧や符号幅の変化において一定の電圧変化の形を維持することができる。
【００１２】
この手法によるアプリケーションは、差動データ信号の発生を含み、このことは非常に重要だが、差動データ信号は遅い遷移エッジを有し、非常に対称的である。これらの二つの特徴は、データ信号を運ぶケーブルから発生する電磁放射やノイズを低減させる点において非常に重要である。この手法は、個々に近似する遷移エッジを発生してサイン波形にするために、多くの差動電流スイッチを共に合わせ、順次にスイッチがターンオンする場合にも使用できる。この手法により不連続な個々の近似が改良された線形性を達成する。
【００１３】
【実施例】
次の手法は、供給電圧がティピカルの５又は１０％の許容範囲において変動したときに、出力信号の遷移エッジの変動を最小にする。しかしながら、供給電圧が３．０から７．０ボルトの範囲を有する回路で動作することで、この手法の強さが示される。ここでは、実質的に異なる電圧という語は、１０％あるいは５％等のティピカルの許容範囲にない電圧を包含する際に使われる。例えば、公称(nominal)電圧５．０ボルトで許容範囲１０％の場合は、４．５ボルトと５．５ボルトの範囲が許容可能な範囲である。４．５ボルトより低い、あるいは５．５ボルトより高い電圧は、それ故５．０ボルトと実質的に異なっているという。公称電圧３．３ボルトでは、２．９７より低い電圧と、３．６３ボルトより高い電圧は、３．３ボルトと実質的に異なっているという。
【００１４】
図１は本発明の好ましい実施例を示す。しかし、図２−４に示すような他の似通った実施例も可能である。図１に戻ると、トランジスタＭ１、Ｍ２、Ｍ３そしてＭ４は、それぞれ電流Ｉ１、Ｉ２、Ｉ３そしてＩ４を流すようにイネーブルするスイッチとして働く。これらの電流は、当業分野で良く知られた一般的な定電流源によって提供され、従ってここで本発明を理解するためにさらなる説明をする必要はない。トランジスタＭ１−Ｍ４の構成は、定電流源Ｉ１−Ｉ４と組合わさり、カレント・スターブド・インバータ（current-starved inverter）として当業分野で一般に知られている。入力信号Ｖ１とＶ２は差動データ信号であって、非常に早い立ち上がりと立ち下がり時間でＶＤＤとＶＳＳ／グランド間でスイングする。トランジスタＭ５とＭ６は出力ドライバ・トランジスタであり、それぞれ出力信号ＶａとＶｂを発生する。ドライバ・トランジスタＭ５とＭ６は、定電流源Ｉｓから電流を流すように選択してイネーブルする電流スイッチである。トランジスタＭ５とＭ６のゲートは、それぞれトランジスタ対Ｍ１／Ｍ３とＭ２／Ｍ４の出力と結合する。クランプＣＬ１とＣＬ２はまた、Ｍ５とＭ６のそれぞれのゲートと接続する。キャパシタＣ１とＣ２は、それらのノード（結節点）における全容量を表し、内部的にあるいは外部的に追加されたディスクリートの容量と同様に、全ての能動デバイスの容量のトータルともなる。出力信号ＶａとＶｂは差動出力信号であって、イーサネット（Ethernet）あるいはＳＣＳＩのようなコミュニケーションあるいは（図示していない）デバイス・インタフェース／チャンネルをドライブ（駆動）できる。抵抗ＲａとＲｂは信号発生器１０の出力インピーダンスとコミュニケーション・インタフェース／チャンネルのインピーダンスとを合わせるために使用してもよい。
【００１５】
まず最初、図１の回路によるＤＣ（すなわち定常状態）特性を述べる。入力Ｖ１がハイ（例えば論理１）で入力Ｖ２がロー（例えば論理０）の時、スターブド・インバータ・トランジスタＭ２とＭ３はオンであり、Ｍ１とＭ４はオフである。加えて、トランジスタ・ドライバＭ５はオンで、そしてＭ６はオフである。これで全ての電流ＩｓをＲａに流し、出力Ｖａにおいてハイ電圧レベルをもたらす。Ｍ２はオンであるから、電流Ｉ２はクランプＣＬ２内に流れてＭ６のゲートに電圧が現れるのを制限する（すなわち、Ｍ６ゲート電圧は、ある閾値電圧あるいはクランプ電圧を越えることができないようにクランプされる）。Ｉ２がＶＤＤに関して一定であると（これは当業者が共通に知っている標準的な手法を使用して比較的容易に達成できる）、Ｍ６のゲートでの電圧はＶＤＤに対して一定である。クランプ内に一つあるいはそれ以上のトランジスタを使用し、そしてそれらのサイズや種類を変えることによって、広い範囲でＭ６のゲート入力１２でのクランプ電圧を設定できる。ここで述べたクランプ（図５と関連して後に述べる）にとって、クランプ電圧は、入力電流や使用されるプロセスそしてデバイスパラメータに依存する。好ましいクランプ電圧はほぼ１．９ボルトである。もしクランプが存在しなかったならば、そのときはＭ６のゲート入力における電圧はＶＤＤまで上昇し、明らかにＶＤＤに関して一定でない。
【００１６】
次に、図１で示した回路のＡＣ特性を述べる。これらのＡＣ特性は入力電圧Ｖ１とＶ２の変化で変化する。次の議論では、ローからハイに変化する入力Ｖ２（Ｖ１とＶ２は差動データ信号であるから入力Ｖ１はハイからローに変化する）に視点をあてる。図１の右側の回路を詳細に述べるが、同様の効果を有する左側の回路はかっこ書きで示される。
【００１７】
Ｍ６（あるいはＭ５）のゲートでの電圧が変化できるスピードは有限のため、Ｍ６（Ｍ５）のターンオン時間は、Ｍ６（Ｍ５）のゲートのハイ電圧とＭ６（Ｍ５）の閾値ターンオン電圧間の違いに依存する。Ｍ６（Ｍ５）のゲートでのハイ電圧をクランプすることによって、クランプされたゲート電圧とＭ６（Ｍ５）の閾値ターンオン電圧との間の差は、ＶＤＤに対して一定となるだろう。これは、更に図６−図７に関連して下記に述べられるが、電圧Ｖｂ（Ｖａ）の遷移エッジをＶＤＤに対して一定にする。
【００１８】
図１のような回路でデータが伝送されるとき、クランプ回路は二つの追加した機能を達成する。第１に、ビット幅が変化しても一定のエッジタイミングを提供する。典型的に、データは変化するビット幅を有するものである。これはＶａあるいはＶｂでの電圧変化が遅い立ち上がりと立ち下がりあるいはスルーレートを有しているとき問題が発生する。例えば、もしＶａで立ち下がり時間が最小のビット幅の２５％を必要とすると、Ｍ５のゲートでＶＤＤ（クランプなし）への立ち上がり時間はこれを実現するために最小ビット幅よりも大きくしなければならなくなるだろう（遅い立ち上がり時間はＩ１とＣ１の割合の大きさによって達成可能である）。このことは、最小の幅のビットによってはＭ５のゲートの立ち上がり電圧がいかなる過程でもＶＤＤに到達せず、一方幅広のビットによってはＭ５のゲートの立ち上がり電圧はそれより高くあるいはいかなる過程でもＶＤＤに到達することを意味する。Ｍ５（Ｍ６）のゲートでのより高い電圧は、Ｍ５（Ｍ６）の閾値電圧に至るにはより多くの道をたどらなければならないことを意味する（これはより長い時間を要することをも意味する）。故に、Ｖａでの立ち上がりエッジのタイミングは最小幅ビットと幅広のビットで変わる。この症状は図６で示されている。
【００１９】
図６は、クランプＣＬ１とＣＬ２が存在しない入力Ｖ１とトランジスタＭ５のゲートの電圧波形を示す。時間ｔ１で、Ｖ１はローとなり（すなわちＶＤＤボルトからＶＳＳボルトへ）、Ｍ５のゲート電圧はＶＳＳからＶＤＤに向かって立ち上がり始める（積み重ねられたトランジスタ対Ｍ１／Ｍ３はインバータとして働き、それ故Ｍ５のゲート電圧は入力電圧Ｖ１のそれから反転する）。しかしながら、最小の符号幅(symbol width)Ｗ１により、Ｍ５のゲート電圧はＶＤＤに到達する時間がないまま入力電圧Ｖ１が時間ｔ２でハイとなり始める。むしろＭ５のゲート電圧は時間ｔ２でローに行きはじめ、決してＶＤＤに到達しない。このゲートはＭ５の閾値電圧を結果として通り、その点でトランジスタＭ５はターンオンする（Ｍ５はｐチャンネルＦＥＴであり、ゲート電圧が閾値電圧よりも小さいときターンオンする）。最小ビット幅Ｗ１に引き続き、Ｖ１入力スイッチング（時間ｔ２）と出力ドライバＭ５がターンオンし始める時の間の時間は、図６のＴＮで示されている。時間ｔ３で入力Ｖ１がローレベルに変化すると、時間ｔ１で起きたのと同様にＭ５のゲート電圧はＶＤＤの方向に立ち上がり始める。しかしながら、今度は符号幅Ｗ２が大きく、その結果ゲート電圧は電圧ＶＤＤに向かうに十分な時間を有している。ゲート電圧はいまやより高い電圧レベルにあるため、入力Ｖ１が時間ｔ４でハイとなったとき、この電圧をＭ５の閾値電圧以下に減少させるにはより長い時間を要する。広いビット幅Ｗ２により、Ｖ１入力が（時間ｔ４で）ハイにスイッチングし出力ドライバＭ５がターンオンする時間との間の時間が、図６のＴＷとして示される。ＴＷ＞ＴＮが見てとれる。故に、Ｖａでの立ち上がりエッジのタイミングは最小幅のビットとより広いビットとの間で変化する。
【００２０】
ここで図７を参照し、ここで述べる本発明を使用した効果を示す。図７は入力Ｖ１とＭ５のゲートの電圧波形を示し、Ｍ５のゲートはクランプＣＬ１を有する。時間ｔ１で、Ｖ１がローとなったとき、Ｍ５のゲート電圧はＶＳＳからＶＤＤの方に立ち上がり始める。しかし、入力電圧が時間ｔ２で変化する前にクランプ閾値Ｖｃに到達し、それ故Ｍ５のゲート電圧はｔ２の前に最大電圧であるＶｃに到達する。時間ｔ２では、入力電圧Ｖ１はローからハイにスイッチする。Ｍ５のゲート電圧は時間ｔ２でローに行き始める。このゲート電圧は結果としてＭ５の閾値電圧を通過し、その点でトランジスタＭ５はターンオンし始める。最小ビット幅により、Ｖ１入力が（時間ｔ２で）スイッチングし出力ドライバＭ５がターンオンし始める時間との間の時間は、図７でＴＮとして示される。時間ｔ３で入力Ｖ１がローレベルに変化することにより、時間ｔ１で起こったのと同様にＭ５のゲート電圧がＶＤＤ方向に立ち上がり始める。しかしながら、たとえビット幅Ｗ２がより大きく、そして、ゲート電圧が電圧ＶＤＤに向かうに十分な時間を有していても、ゲート電圧はＶｃでクランプされる。ゲート電圧が最小幅ビットによるものと同一の電圧レベルにあるため、この電圧がＭ５の閾値電圧以下に減少するために要する時間は同一となる。広いビット幅Ｗ２に従って、Ｖ１入力が（時間ｔ４で）スイッチングし出力ドライバＭ５が実際にターンオンする時間との間の時間は、図７のＴＷで示される。ＴＷ＝ＴＮが見てとれる。故に、Ｖａでの立ち上がりエッジのタイミングは最小幅ビットとそれより広い幅のビットの間で変化しない。加えて、ゲート電圧がＶｃにクランプされているため、出力信号Ｖａ（またはＶｂ）の遷移エッジはＶＤＤに対して一定である。
【００２１】
本デザインで達成できる第２の追加機能は、伝送の大きさあるいは振幅で様々である容量蓄積の影響を最小にし、あるいは減少させることである。アイドル状態から実際に伝送する変化の間、図１のような回路でクランプＣＬ１とＣＬ２が無いものは、定電流源Ｉｓに容量が集中する影響を与える。これらの影響により、平衡状態に達するまで、Ｉｓの量、それ故伝送電圧の大きさを変化させる。図１の回路でクランプＣＬ１とＣＬ２が含まれている場合は、Ｍ５とＭ６のゲート−ソース容量にとってグランドへのローインピーダンス通路が提供される。このローインピーダンスは、定電流源に集中するチャージ（蓄積）を開放する道を与えることになり、結果としていかなる時でも一定の大きさで伝送できることとなる。このクランプ無しでは、チャージは定電流源に集中し、電流そして伝送電圧の大きさを変化させる。
【００２２】
図２−４は、図１の回路の別な実施例を示す。図２は図１と同様に動作するが、しかし出力段がミラーイメージ・タイプとなっている。特にトランジスタＭ５とＭ６のゲートをグランドにクランプした代わりに、トランジスタＭ５とＭ６のゲートはＶＤＤにクランプされている。また、ＶＤＤからトランジスタＭ５とＭ６のソースノード１４と１６に定電流源を提供する代わりに、定電流源ＩｓはグランドからＭ５とＭ６のソースノードに提供される。この回路は、図１の回路と同様の方法で、しかし反対に動作する。
【００２３】
図３は図１の回路の改良であり、そして二つの積み重ねられたトランジスタの対のドライバＭ５／Ｍ７そしてＭ６／Ｍ８を含む。トランジスタＭ５とＭ７はそれぞれ他に共通に接続されたゲートを有し、それはクランプＣＬ１の正（＋）の端子に接続されている。トランジスタのＭ５とＭ７のドレインはまた他に共通に接続され、その接続部は出力ノードＶａである。同様な形で、トランジスタＭ６とＭ８はそれぞれ他に共通に接続されたゲートを有し、それはクランプＣＬ２の正（＋）の端子に接続されている。トランジスタのＭ６とＭ８のドレインはまた他に共通に接続され、その接続部は出力ノードＶｂである。出力ノードＶａとＶｂは抵抗Ｒを介して共に接続されている。図３の構成は、負荷Ｒを供給電圧（ＶＤＤあるいはＶＳＳ）から絶縁可能である。一方、図１に関して上記で述べた手法（そして関連して図６−図７で示したタイミング・ダイアグラム）は図３の回路にも適用できる。
【００２４】
図４は、図２と図３の両方の変更を含む。図４の回路は、図２で示された電流源／出力ドライバの構成の両方をミラーし、図３で示した二つの積み重ねられたトランジスタ対のドライバ回路を含んで、図１のそれから改良されたものである。図４の動作は図２と図３のそれと同様であり、繰り返す必要は無い。
【００２５】
図５は、図１−４で示されたクランプＣＬ１の様々な構成を示す。好ましいクランプは複数のトランジスタからなり、ダイオードとして構成され、直列に接続され、該複数のトランジスタは少なくとも一つのｐチャンネル・デバイスからなっている。好ましい構成は図５で示された最も右側の１４であって、二つのｐチャンネルＦＥＴデバイスがそれぞれダイオード（ゲートが直接それぞれのドレインに接続されている）として構成され、該ダイオードは共に直列に接続されている。特定のデバイス・サイズはプロセスで規定され、好ましい実施例ではほぼ１．９ボルトのクランプ電圧となるように選択される。
【００２６】
図８は、複数のスルーレート制御信号発生器が共に合わされた手法を示す。電流スイッチは、サイン波形と同様な遷移エッジを発生するために、入力Ｖ１１／Ｖ２１、Ｖ１２、Ｖ２２、．．．Ｖ１ｎ／Ｖ２ｎを介して順次ターンオンされる。従って図８の回路はＤ−Ａコンバータとして機能する。出力Ｖａ１、Ｖａ２、．．．Ｖａｎは、抵抗Ｒａを介して出力電圧を発生するように共に接続されており、出力Ｖｂ１、Ｖｂ２、．．．Ｖｂｎは、抵抗Ｒｂを介して出力電圧を発生するように共に接続されている。この回路によりエッジの形のより制御可能となり、矩形波の入力でサイン波形を発生することが可能である。
【００２７】
図９は、そのようなサイン波形発生を達成するために使用される制御ロジック（論理）である。図８の合成した信号発生器によって発生したデータ信号は、２０に供給される。クロック信号は２２で供給される。好ましい実施例では、クロック信号２２は、データ信号２０の周波数よりもＮ倍大きい周波数で動作する。例えば、データ信号が１ＭＨｚ信号であった場合は、クロック信号は好ましくは１０ＭＨｚである。データとクロック信号は、クロック型のフリップフロップであるブロック２４に提供される。ブロック２４のＱ出力は、クロック信号２２と同様に状態マシーン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）２６に接続されている。状態マシーン２６は複数の出力Ｖ１１、．．．Ｖ１ｎを有しており、図８の入力Ｖ１１、．．．Ｖ１ｎに接続されている。状態マシーン２６は、データ信号を遅延して順番に図８の様々な信号発生器１０の個々に供給する。遅延順序のための状態マシーン２６は、この技術の専門分野において良く知られており、更にここで述べる必要はない。入力信号を複数の信号発生器に順序だてることにより、矩形波形データ信号２０からサイン波形を発生することができる。
【００２８】
総括すると、この発明は３あるいは５ボルトの両方で動作するドライバを開発するのに直面する３つの問題を解決する。伝送信号のコモンモード・エネルギーは電源電圧の変動で減衰されない。伝送信号のコモンモード・エネルギーは符号幅の変動で減衰されない。最後に伝送レベルは容量蓄積の影響によって変動しない。
【００２９】
本発明の好ましい実施例を描きそして述べたが、ここで開示したそのものの構成に限定されるものと理解すべきではなく、特許請求の範囲で定義される本発明の技術思想内に包含されるあらゆる変更や改良に対しても本権利が及ぶものである。
【００３０】
【発明の効果】
本発明により、ドライバの出力電圧の遷移エッジが供給電圧によらず一定となる。この手法により供給電圧が許容範囲を越えて変化するときでも出力信号のエッジ遷移の変動を最小にすることができる。更に、出力信号の遷移エッジをより制御することにより、より遅いエッジを発生し、供給電圧や入力符号幅の変化でも一定の遷移する電圧形を保つことができる。
【図面の簡単な説明】
【図１】  改良された信号発生器を示す。
【図２】  改良された信号発生器の第２の実施例である。
【図３】  改良された信号発生器の第３の実施例である。
【図４】  改良された信号発生器の第４の実施例である。
【図５】  様々なクランプ回路を示す。
【図６】  一定でない遷移エッジによるスルーレートを示すタイミング・ダイアグラムの第１例である。
【図７】  本発明による対称的なスルーレート制御を示すタイミング・ダイアグラムの第２例である。
【図８】  多くの差動電流スイッチが共に組み合わされた結合回路である。
【図９】  図８の結合回路を制御する回路である。
【符号の説明】
Ｉ１、Ｉ２、Ｉ３、Ｉ４、ＩＳ．．．定電流源
ＣＬ１、ＣＬ２．．．クランプ
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６．．．トランジスタ
Ｖ１、Ｖ２．．．入力信号
Ｖａ、Ｖｂ．．．出力信号
Ｒａ、Ｒｂ．．．抵抗
Ｃ１、Ｃ２．．．キャパシタ
１４、１６．．．ソースノード
１８．．．クランプ
２０．．．フリップフロップ
２６．．．状態マシーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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