(57)【特許請求の範囲】
【請求項１】
アナログサンプルｘn ( ｎ＝０，１，２，．．．，Ｎ−１）のシーケンス用のシグマ・デルタＡ／Ｄ変換器であって、
（ａ）  アナログサンプルｘn を受ける１つの入力と、
（ｂ）  複数個の位相クロックＣＬＫn と、
（ｃ）  前記入力に結合し、それぞれ個別の位相クロックＣＬＫn に応じて対応するアナログサンプルｘn を標本化し保持する、複数個のサンプルホールド回路ＳＨn と、
（ｄ）  Ｎ個の回路段であって、各回路段ｎは
加算器であって、（ｉ）対応するサンプルホールド回路ＳＨn からデータ信号（ｘn ) を受けるデータ入力と（ｉｉ）前の加算信号（ｗn-1)入力と（ｉｉｉ）前の量子化信号（ｙn-1)の負号の入力を有し、加算器出力に加算信号（ｗn ＝ｘn ＋ｗn-1 −ｙn-1)を生成する、１個の加算器と、
前記加算器出力に結合し、前記加算信号ｗn を量子化して量子化加算信号ｙn を生成する、１個の量子化器、
を備える、Ｎ個の回路段と、
（ｅ）  Ｎ−１（最終）段の量子化加算信号ｙN-1 を０（第１）段の加算器の前の加算信号入力に与える、１個のＤ／Ａ変換器、
を備える、シグマ・デルタ  Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＡ／Ｄ変換器に関するものであり、特に高速デルタ・シグマＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
図１は、一連のサンプル入力ｘi を１ビットの量子化信号ｙi にアナログ・ディジタル（Ａ／Ｄ）変換する、従来の１次の「１ビット」デルタ・シグマ変調器（ＤＳＭ）を示す。その構成は、積分器１０と、その後の２レベル（１ビット）の比較器１２と、入力への負帰還ループである。比較器１２は或る周波数ｆs でクロックされ、比較器の出力に判定ｙi のストリームを生成する。判定ｙi のストリームを入力に帰還して、入力サンプルｘi のストリームから引く。一般にｆs はナイキスト周波数の数倍なので、１ビットのディジタル出力ｙi はオーバーサンプリングされる。オーバーサンプリングされたディジタル出力を十進化フィルタ（図示せず）に通し、値を平均して低周波のｎビットの結果を生成する。
【０００３】
ＤＳＭ方式のＡ／Ｄ変換器の動作の分析には、一般に線形システム近似が用いられる。量子化誤差を相加性白色ガウス雑音と考えて、これをハイパス特性でノイズシェーピングする。このように近似すれば非線形分析に伴う困難さは避けられるが、実際には限界があって、重要な現象を予測することができず、また誤った挙動を示すことがある。その主な理由は、量子化誤差が実際には決定論的であって、入力との相関が強いためである。
【０００４】
積分器の出力は２つの和から成ると考えることができる。すなわち、入力サンプルｘi の和と、比較器の判定ｙi の和の負号（Ｖr または−Ｖr ) である。負帰還ループにより積分器の出力は制限される。これを次式で表す。
【数１】
0003857412.tif 000002
ただし、
【数２】
0003857412.tif 000003
であり、Ｎは判定の数である。これから、次式が得られる。
【数３】
0003857412.tif 000004
ただし、
【外１】
0003857412.tif 000005
はＮ個のｘi の平均値である。このように、変調器は出力の判定ストリームの平均値を入力値のシーケンスの平均値に等しくなるようにする。
【０００５】
図２はこの挙動を示す。この図は、高度にオーバーサンプリングされた正弦曲線と、１次および２次構造のＤＳＭからの対応する出力値を示す（出力レベルは任意である）。正入力のピーク付近で、１次システムの出力値は周波数ｆs / ４のリミットサイクルを生じる。一般に各ＤＣ入力レベルに対応するリミットサイクルがあり、これらのリミットサイクル周波数の中には信号のベースバンド内に入るものがある。
【０００６】
高次のＤＳＭ構造は多くの積分器を用いて、低周波のリミットサイクルを実際上高周波のリミットサイクルに分解する。その例を図２に２次出力で示す。高次の構造を用いると信号と類似の特性を持つ同じ判定速度を得るが、リミットサイクルは高い周波数に移動する。ＤＳＭの雑音形成についての通常の線形近似の説明より、この一般的な事実の方がＤＳＭの非線形挙動をよく示す。
【０００７】
Ｎ個の出力判定を単に平均すると分解能は最大  ２Ｖr / Ｎ  なので、Ｎ＝２５６でも分解能は７ビットに過ぎない。したがって、フィルタ係数に重みを付けなければならない。
【０００８】
ＤＳＭの動作を観察する別の一般的な方法は、図３に示す離散時間システムを記述する差分方程式を書くことである。
【０００９】
図３のシステムは次の式を満足する（明細書の末尾に記載の［文献１］参照）。
【数４】
ｙi = ｘi-1 ＋（ｅi −ｅi-1 ）                    （３）
ただし、ｅi は量子化誤差（ｅi = ｙi - ｗi ) であり、
【数５】
0003857412.tif 000006
である。簡単のために、図３には帰還回路のディジタル・アナログ（Ｄ／Ａ）変換器は明示していない。ディジタル出力は２進記号の任意の対であり、また帰還は基準アナログ回路の基準量の適当な対（ここでは｛Ｖr , −Ｖrx｝で示す）でなければならない。
【００１０】
式（３）において、各入力サンプルに加算される項は量子化誤差の１次差分であって、これは誤差の低周波成分を抑制する。この効果が、ＤＳＭのよく知られたノイズシェーピング特性である。
【００１１】
１次および２次のＤＳＭの動作の周波数応答を図４に示す。一般的な「ｓｉｎｃ3 」 フィルタの周波数応答を、変調器の１ビット出力ストリームの離散フーリエ変換（ＤＦＴ）に重ねて示す。横座標は等分目盛りの正規化ディジタル周波数であって、１は標本化周波数に対応する。この図がカバーする範囲は周波数間隔［０，  ０．０３］だけである。ｓｉｎｃフィルタは１／６４の倍数でゼロになる。このシミュレーションの入力は正規化周波数６７／１６３８４での正弦トーンであった。
【００１２】
図４のＤＦＴは変調器の雑音形成挙動を明らかに示す。すなわち、周波数がＤＣに近づくと雑音のレベルは急速に低下する。このプロットから、高いオーバーサンプリングと、低域フィルタによる濾波により、ＤＳＭから高い信号対雑音比（ＳＮＲ）が得られることが分かる。もちろん、高いオーバーサンプリングには欠点がある。それは標本化周波数に比べて、許容される信号帯域幅がオーバーサンプリング率（ＯＳＲ）により減少することである。
【００１３】
要約すると、標準デルタ・シグマ変換方式を用いることにより、非常に簡単なアナログ回路で高分解能が得られ、素子が変わることに対してアナログ回路を非常に強くすることができる。
【００１４】
【発明が解決しようとする課題】
データ変換機構にデルタ・シグマアルゴリズムを用いて、回路の複雑化とオーバーサンプリング率の減少との間でトレードオフする方法を開発することが望まれる。詳しく言うと、比較器の数は分解能のビットと共に指数関数的に増えるのでフラッシュ変換器のハードウエアは指数関数的以上に急速に複雑になり、これに伴って比較器入力デバイスの大きさは分解能の増加と共に平方根的に増加する。したがって、増加の程度が小さく、かつ素子が変わることに対して一層強い特性を持つ、高速データ変換機構が必要である。
【００１５】
標準ＤＳＭ技術は時間的なオーバーサンプリングを用いる。この場合は、オーバーサンプリング率は、１個の標本化ブロックを用いて入力サンプルを逐次得ることにより得られる。別の方法として、並列標本化ブロックを用いることによりオーバーサンプリングを空間的に行うことができる。前に述べたように、時間的オーバーサンプリングと空間的オーバーサンプリングをトレードオフすることが望ましい。
【００１６】
デルタ・シグマ変調によるデータ変換の並列化についてはすでにいくつかの試みがある。１つは時間インターリーブによる標準ＤＳＭ［文献２］を用いる方法である。信号をＮ個の同等で並列のＤＳＭで標本化する。これらのＤＳＭを、周波数は同じであるが位相の異なるＮ個の位相クロックによりクロックする。
【００１７】
図５に示す別の方法では、アダマール変調を用いて、入力をＮ個の並列の直交データストリームに分けてＮ個の並列のＤＳＭ装置２０1 , ２０2 , ２０3 , ．．．，２０N に与える［文献３］。出力は復調して濾波する。
【００１８】
しかしこれらの従来の装置には固有の設計限界があり、この発明はこれを改善するものである。
【００１９】
【課題を解決するための手段】
この発明は並列の標準変調器を用いるのではなく、標準デルタ・シグマ判定アルゴリズムを「分解して」空間的構造にすることにより高速のＤＳＭ構造を作ろうとするもので、逐次近似ループを分解することより「パイプライン化」Ａ／Ｄ変換器を得ると言ってよい。
【００２０】
より詳しく言うと、この発明に示すアナログサンプルｘn ( ｎ＝０，１，２，．．，Ｎ−１）のシーケンス用の高速デルタ・シグマＡ／Ｄ変換器は、１つの入力と、Ｎ−１個の位相クロックＣＬＫn と、複数個のサンプルホールド回路と、Ｎ−１個の回路段と、１個のＤ／Ａ変換器を備える。前記入力にはアナログサンプルｘn を受ける。サンプルホールド回路ＳＨn は前記入力に結合し、それぞれ個別の位相クロックＣＬＫn に応じて対応するアナログサンプルｘn を標本化し保持する。各回路段ｎは加算器と量子化器を有する。加算器は、（ｉ）対応するサンプルホールド回路ＳＨn からデータ信号（ｘn ) を受けるデータ入力と（ｉｉ）前の加算信号（ｗn-1 ）入力と（ｉｉｉ）前の量子化信号（ｙn-1 ）の負号の入力を有する。加算器は加算器の出力に加算信号（ｗn ＝ｘn ＋ｗn-1 −ｙn-1 ）を生成する。量子化器は加算器の出力に結合して、加算信号ｗn を量子化して量子化加算信号ｙn を生成する。Ｄ／Ａ変換器は、Ｎ−１（最終）段の量子化加算信号ｙN-1 を０（第１）段の加算器の前の加算信号入力に与える。
【００２１】
【発明の実施の形態】
【実施例】
図６に示すように、デルタ・シグマ差分方程式の各サンプルインデックスｉ毎に新しいハードウエア段を設けることにより、拡張デルタ・シグマ構造を得ることができる。したがって、図６の拡張構造も、構造内の段数に対応する有限数のサンプルについて式３を満足する。
【００２２】
例えば、図３の標準変調器が入力サンプル｛ｘ0 , ｘ1 , ｘ2 , ｘ3 , ．．．｝を受けて起動するとする。積分器の状態と比較器の出力には、なんらかの初期条件ｗ-1とｙ-1が与えられなければならない。図６の初期条件ｗ-1とｙ-1を同じ値に設定したとする。図６の構造は、第１入力サンプルｘ0 を受けてｗ-1およびｙ-1と加算し、新しい累算器出力値ｗ0 を生成する。次にこの構造は累算器出力ｗ0 と或るしきい値（例えば０）とを比較して、この判定をディジタル出力ｙ0 としてラッチする。
【００２３】
標準変調器では判定ｙ0 を加算器に帰還し、次の入力値ｘ1 を用いて同じハードウエアで計算を繰り返す。しかし拡張構造では、次の計算は、次の判定段を構成する新しい加算器３０と比較器３２で行う。両図の構造の計算のシーケンスは同じであるが、異なる点は図６の構造の長さが有限であることである。
【００２４】
図３では値ｗi のシーケンスは積分器の出力である。図６の拡張構造でも同じ値のシーケンスを生じる。この構造では、最後に計算したｗi を「有効積分器出力」と呼ぶことにする。
【００２５】
入力サンプルのシーケンスは、タップ付き遅延線やサンプルホールドブロックのバンクなど、いろいろの手段で生成してよい。標準ＤＳＭでは、１つのサンプルホールドブロックがサンプルを繰返し周波数ｆs で得る。同じクロック周波数で任意の高速度のサンプルを（または遅いクロックで同じ速度のサンプルを）得るには、図７のタイミングチャートに示すように、Ｎ個のサンプルホールド装置のバンクと、Ｎ＋１個の位相クロックの組を用いればよい。
【００２６】
図６の拡張変調器を図３の変調器とアルゴリズム的に同等にするには、図８に示すように、図６の右端の比較器と積分器の出力を左端の入力に帰還し、また図７の位相クロックでクロックされるＮ＋１個のサンプルホールドブロックを設ければよい。図８に示すハードウエア段は３段だけであるが、適当に調整して段数を加減することができる。
【００２７】
この拡張構造では、ある時刻に実際に計算しているのは１段だけであり、有効積分器出力が構造を波状に巡回する。各段の比較器は、その段の加算器出力が落ちついた後でクロックされる。安定を得るためには、有効積分器出力に対応する帰還ループ内に少なくとも１個のサンプルホールド機能（ＳＨ４）を設けなければならない。
【００２８】
この拡張構造は、リング発振器と同じ動作をさせることもできる。加算器素子が時間的に連続して動作する場合は加算器構造を自由に動作させ、また位相同期ループを加算器出力にロックすれば、比較器と入力サンプルホールドに用いる適当なクロックを生成することができる。
【００２９】
拡張方式は他の多くの標準ＤＳＭ構造に適用することができる。例えば、図９は３次のＤＳＭであって、これを図１０に示すように３段のハードウエア段に拡張することができる。拡張構造の各段には３個の入力加算器と１個の比較器が必要である。
【００３０】
この発明の拡張構造にはいくつかの利点がある。同じ分解能が要求されまた各機能ブロックに同じ方法を適用すると仮定して、この発明の拡張ＤＳＭと標準ＤＳＭとを比較する。
【００３１】
拡張構造では積分路内に遅延素子を設けず、代わりに逐次加算を行う。逐次加算と比較および帰還とを交互に行った方が加算とサンプルホールドおよび帰還とを交互に行うより速い場合は、それだけで高速になる。例えば、比較サイクルがサンプルホールドサイクルより速い場合、またはサンプルホールドサイクルを除去すれば加算が速くなる（ローディングがなくなるので）場合は、拡張構造は標準構造より高速である。
【００３２】
標準変調器構造は一般に離散時間積分器（累積器）を備える。これは遅延素子で実現しなければならない。遅延素子は、エネルギー貯蔵素子（現在のＶＬＳＩ技術では必ずコンデンサ）と、この素子を回路の別の部品に結合するための、クロックされるスイッチを備えなければならない。
【００３３】
一般に、遅延素子用のサンプル値データのクロック方式には２相の非重複クロックが必要である。拡張構造は遅延素子を用いないので、その判定サイクルからクロック遷移期間が１つなくなる。それでもまだ各段の比較器ラッチにはクロック位相が必要である。しかし「ルックアヘッド」方式を用いれば、ディジタル判定を遅らせて、複数の加算段の最後に全ての判定を１つのクロック端で行うことができる。
【００３４】
更に、切替え遅延素子があると、加算器出力には同様な加算器入力より多くの容量負荷が常にかかるはずである。電荷の注入とクロックフィードスルー(clock-feedthrough) を考慮すると、貯蔵コンデンサとスイッチの大きさを小さくできる限界がある（ＤＳＭ  Ａ／Ｄ変換器の一般の切替えコンデンサでは下限は熱雑音により決まるが、分解能が７ビットより小さい場合は熱雑音は重要でない）。離散時間回路を切り替えるスイッチは常にエネルギー貯蔵素子に電荷注入とクロックフィードスルーを課す。差動回路方式を用いると差動モード成分をほとんど打ち消すことができるが、コモンモード成分はまだ残る。電荷の注入によるコモンモードの振れを押さえるには、貯蔵コンデンサの容量は切替えチャンネル容量より大きくなければならない。これは加算器段の入力容量と同程度である。このように、遅延素子があるとデルタ・シグマのサイクル時間はローディング時間が加わるので、この拡張構造の方がサイクル時間が非常に短い。
【００３５】
この発明の拡張デルタ・シグマ構造は、高速の連続時間加算器を用いると機能は最高になる。拡張構造は高速かつ低分解能の応用に適しているので余り高い線形性は必要なく、したがって帰還を用いなくてよい。各入力に対する段の利得はほぼ１でよい。したがって、加算器は図１１に示すような比較的簡単な電子回路で実現することができる。これは考えられる回路の一例として示した。
【００３６】
加算器は完全な差動構造を用いている。差動構造を用いると信号の反転が容易になり、また伝達関数の非線形の偶数部が消えるので線形性が高まる。信号Ｖinは入力サンプルホールドのバンクからの入力である。Ｖo は前の加算器段からの入力である。Ｖr は２進の基準電圧帰還である。Ｖinに関しては、ｐトランジスタＸＰ０およびＸＰ１９は共通ソース増幅器で、ｐチャンネル負荷ＸＰ１およびＸＰ１８がかかる。チャンネル長さ変調を無視すれば、共通ソーストランジスタのゲートからドレンまでの伝達関数は大きな信号に対して線形であり、利得は装置の大きさの比により決まる。これは普通使われる利得技術ではないが、利得が１に近いのでここでは理想的である。またＣgdのミラー効果増倍率はわずかに２倍である。
【００３７】
Ｖo に関しては、ＸＰ１とＸＰ１８はソースホロワなので、ＶinとＶo の和がＸＰ１９のドレンに関してＸＰ０のドレンに現れる。
【００３８】
コモンモード電圧は出力でもＶo でも同じでなければならないので、同様の段であるが、ｎチャンネルトランジスタによりレベルシフトレを行うための段を用いてＶr を加える。第２段のｎチャンネルデバイスの本体効果(body effect) により線形性が許容できない程度まで劣化する可能性があるので、この方法はよくないかも知れない。簡単化のための種々の方式を考慮中である。
【００３９】
このような回路の主な特徴は、加算の速度が速いことである。容量負荷は最小である。拡張デルタ・シグマ方式には遅延素子がないので、加算器の負荷は後の加算器と比較器だけである。比較器のオフセットを低くする必要はないので、比較器は加算器の大きな負荷にはならない。
【００４０】
拡張構造を用いたパイプライン化ＤＳＭ方式を図１２に示す。時間間隔ｔで入力を標本化してデルタ・シグマ判定を得るが、この時間間隔は加算と比較に必要な間隔Ｔよりかなり小さいと仮定する。１つの方法は、Ｎ個のサンプルホールドブロックの循環するバンクを、周波数１／Ｔの一組の多重位相クロックで動作させることである。これにより（図７と同様に）、必要な標本化速度Ｎ／Ｔ＝１／ｔが得られ、インターリーブされたサンプルのＮ個のストリームが速度１／Ｔ毎にサンプルホールド出力に出る。
【００４１】
次に、判定構造（加算器と比較器で構成する）の動作を考える。とりあえず、第１段の累算器と量子化器の帰還入力の初期条件は得られると仮定する。第１段は第１サンプルが入ると動作して、その出力は間隔Ｔの後に第２段に入る。しかし入力の次のサンプルは短い間隔ｔの後に第２サンプルホールドブロックからすでに入っている。したがって、（Ｔ−ｔ）の遅れを第２サンプルホールドの出力に挿入しなければならない。第２段の出力は時間２Ｔの後に第３段に入り、第３サンプルは時間２ｔの間に入っているので、２Ｔ−２ｔの遅れを挿入しなければならない。以下同じ。
【００４２】
各計算段は速度１／Ｔで入力を受けるので、入力が入ると全ての段は同時に動作する。このようにこの構造はパイプライン構造そのものであって、１段だけが実際に新しい出力を計算する図８の方式とは異なる。パイプライン動作を行うには、加算器ブロックは標本化機能を持ち、新しい加算の実行中に、各加算器が前に計算した出力を記憶して次の段がアクセスできるようになければならない。
【００４３】
Ｎを判定構造内の段数とすると、必要な遅延素子の数はＮ2 で増加する。したがって、必要な段数を最小にすることが望ましい。
【００４４】
一次的に増える長さの遅延線は図１２に示すような遅延素子の逐次連鎖である必要はない。各遅延素子が信号サンプルの標準偏差σdeの雑音成分に独立に寄与する場合は、加えられた雑音の標準偏差は
【外２】
0003857412.tif 000007
であって、これは望ましくない。各遅延線は、Nishimura の場合［文献５］と同様に、アナログ貯蔵素子（コンデンサ）のバンクと読取りおよび書込み増幅器とで構成してよい。パターン雑音が発生しないようにするために、貯蔵素子に疑似ランダム的にアクセスするとよい。
【００４５】
サンプルホールド素子の数と判定段の数は同じである必要はない。サンプル取得速度とサンプル処理速度が同じ方が都合がよい、というだけである。
【００４６】
このパイプライン構造の主な問題は、第１段の判定と最終段の判定との間の待ち時間である。仮にこの構造内にＮ段あり、各段から間隔Ｔで出力を出し、ｔ＝Ｔ／Ｎである場合は、Ｎ番目のサンプルを用いた計算（第Ｎ段での）は、第１段でＮ＋１番目のサンプルに（次のサイクルで）計算を行ってから約（Ｎ−１）Ｔ後に行われる。したがって、第Ｎ段からのディジタル判定と有効累算器値を第１段に帰還することはできない。したがって、第１段は任意に初期設定しなければならない。
【００４７】
第１段を初期設定する効果は、標準変調器において積分器出力を定期的に（頻繁に）初期設定する効果と全く同じである。ここで、標準ＤＳＭ変調に適用できて、積分器の頻繁なリセットの問題を解決する濾波技術があることは知っているが、この技術は特許が取られている［文献７］（この特許のいくつかの重要な点はこの特許が認可される数年前に、すでに公開文献で議論されている）。この特許を侵害せずにパイプライン方式の出力を最適に濾波する方法が他にあると思う。
【００４８】
図１２の例では、４つの判定段が４個のサンプルホールドブロックのバンクから信号を供給されている。［文献７］の濾波技術を用いると、４次（各段に４個の加算器）の１６段構造にすることにより、段のクロック周波数（１／Ｔ）で６ビットの分解能のサンプルを生成できることが分かった。
【００４９】
この明細書でこれまで参照した次の文献を引例として挙げる。
［１］  J. Candy,G. Temes 「オーバーサンプリング・デルタ・シグマ変換器の理論と設計とシミュレーション(Oversampling Delta-Sigma Convertors: Teory, Design, and Simulation)」、IEEE Press (Piscataway, N. J. 1992) の中の、「Ａ／ＤおよびＤ／Ａ変換のためのオーバーサンプリング法(Oversampling Methods for A/D and D/A Conversion) 」、pp. 1-25。
［２］  R. Khoini-Poorfard, D. Johns  「時間インターリーブによるオーバーサンプリング変換器(Time-Interleaved Ovesampling Convertors) 」、Electronics Letters, 17 Sept. 1993, Vol. 29, No. 19, pp. 1673-4 。
［３］  Jensen HT, Galton I 「強い並列デルタ・シグマＡ／Ｄ変換器構造(A Robust parallel delta-sigma A/D converter architecture 」, 1995 IEEE Symposium on Circuits and Systems New York, NY, USA: IEEE, 1995, Vol. 2, pp. 1340-3 。
［４］  Poularikas AD 編「変換と応用ハンドブック(The transforms and applications handbook)」, Boca Raton Fla.: CRC Press, c1996 。
［５］  Nishimura, Ken A. 「信号処理のための混合信号回路内のアナログおよびディジタル回路の最適区分」、学位論文、UC Berkeley, 1993 。
［６］  Hein S, Ibraham K, Zakhor A.「ＤＣ入力のシグマ・デルタ変調器の新しい特性(New properties of sigma-delta modulators with DC inputs) 」, IEEE Transactions on Communications 40(8), pp 1375-87, Aug. 1992。
［７］  Lyden C 「単発のシグマ・デルタ  アナログ・ディジタル変換器(Single Shot sigma--Delta Analog to Digital Conveter) 」, US Patent 5,189,419, 23 February, 1993。
【００５０】
以上の説明に関して更に以下の項を開示する。
（１）  アナログサンプルｘn ( ｎ＝０，１，２，．．．，Ｎ−１）のシーケンス用のシグマ・デルタＡ／Ｄ変換器であって、
（ａ）  アナログサンプルｘn を受ける１つの入力と、
（ｂ）  複数個の位相クロックＣＬＫn と、
（ｃ）  前記入力に結合し、それぞれ個別の位相クロックＣＬＫn に応じて対応するアナログサンプルｘn を標本化し保持する、複数個のサンプルホールド回路ＳＨn と、
（ｄ）  Ｎ個の回路段であって、各回路段ｎは
加算器であって、（ｉ）対応するサンプルホールド回路ＳＨｎからデータ信号（ｘn ) を受けるデータ入力と（ｉｉ）前の加算信号（ｗn-1)入力と（ｉｉｉ）前の量子化信号（ｙn-1)の負号の入力を有し、加算器出力に加算信号（ｗn ＝ｘn ＋ｗn-1 −ｙn-1)を生成する、１個の加算器と、
前記加算器出力に結合し、前記加算信号ｗn を量子化して量子化加算信号ｙn を生成する、１個の量子化器、
を備える、Ｎ個の回路段と、
（ｅ）  Ｎ−１（最終）段の量子化加算信号ｙN-1 を０（第１）段の加算器の前の加算信号入力に与える、１個のＤ／Ａ変換器、
を備える、シグマ・デルタ  Ａ／Ｄ変換器。
【００５１】
（２）  アナログサンプルｘn ( ｎ＝０，１，２，．．．，Ｎ−１）のシーケンス用の高速シグマ・デルタＡ／Ｄ変換器であって、１つの入力と、Ｎ−１個の位相クロックΦn と、複数個のサンプルホールド回路４０n と、Ｎ−１個の回路段と、１個のＤ／Ａ変換器を備える。前記入力はアナログサンプルｘn を受ける。サンプルホールド回路４０n は、前記入力に結合し、それぞれ個別の位相クロックΦn に応じて対応するアナログサンプルｘn を標本化し保持する。各回路段ｎは、加算器４２n と量子化器４４n を有する。加算器４２n は、（ｉ）対応するサンプルホールド回路４０n からデータ信号（ｘn ) を受けるデータ入力と（ｉｉ）前の加算信号（ｗn-1)入力と（ｉｉｉ）前の量子化信号（ｙn-1)の負号の入力を有し、加算器出力に加算信号（ｗn = ｘn + ｗn-1-ｙn-1)を生成する。量子化器４４n は、加算器の出力に結合し、加算信号ｗn を量子化して量子化加算信号ｙn を生成する。Ｄ／Ａ変換器は、Ｎ−１（最終）段の量子化加算信号ｙN-1 を０（第１）段の加算器４２１の前の加算信号入力に与える。
【図面の簡単な説明】
【図１】アナログ・ディジタル変換用の従来の１次「１ビット」デルタ・シグマ変調器（ＤＳＭ）の図。
【図２】入力正弦曲線と１次および２次構造を有するＤＳＭからの対応する１次および２次出力のグラフ。
【図３】アナログ・ディジタル変換用の離散時間１次ＤＳＭの図。
【図４】０−０．０３サイクル／秒の周波数範囲内で正規化周波数６７／１６３８４（〜０．００４）サイクル／秒での正弦曲線入力トーンに対して、１次および２次構造を有するＤＳＭからの１次および２次出力の１ビット出力ストリームの離散フーリエ変換と、一般的なｓｉｎｃ3 フィルタとを重ねたグラフ。
【図５】アダマール変調を用いて、入力をＮ個の並列の直交データストリームに分けてＮ個の並列のＤＳＭ装置に与える、ジェンセンとガルトンによる従来の並列ＤＳＭ変換器の図。
【図６】拡張された多段１次ＤＳＭの図。
【図７】Ｎ個のサンプルホールドデバイスのバンクとＮ個の位相クロックの組を用いれば所定のクロック周波数で高速のサンプルが得られることを示すタイミング図。
【図８】アルゴリズム的に図３の標準ＤＳＭと同等な、３段の拡張ＤＳＭ構造の図。
【図９】従来の３次ＤＳＭ構造の図。
【図１０】アルゴリズム的に図９の３次ＤＳＭと同等な、拡張ＤＳＭ構造の図。
【図１１】高速の拡張Ａ／Ｄ変換器用の高速加算機の略図。
【図１２】４個のサンプルホールドブロックのバンクから供給される４つの判定段を有する高速のパイプライン化拡張ＤＳＭの図と、そのタイミング図。
【図１３】高速のパイプライン化ＤＳＭの図。
【符号の説明】
４０  加算器
４２  サンプルホールド回路
４４  量子化器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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