(57)【特許請求の範囲】
【請求項１】
シリコン層及び金属シリサイド層を含む積層構造を有するゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート酸化膜、シリコン層及び金属シリサイド層を順次に形成する工程と、
パターニングされたマスクを用いて、前記金属シリサイド層を選択的にエッチングする工程と、
少なくとも前記マスクの露出した表面及び前記金属シリサイド層の側面をシリコン膜で覆う工程と、
前記マスクを残したまま、前記金属シリサイド層の側面に前記シリコン膜を残すようにして、前記シリコン層を選択的にエッチングする異方性エッチング工程と、
前記シリコン膜及びシリコン層の露出した表面を酸化してゲート側壁酸化膜とする工程と、
前記ゲート側壁酸化膜を覆うゲートサイドウォールを形成する工程とを順次に含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン層及び前記シリコン膜が、何れもポリシリコンで形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン層及び前記シリコン膜が、何れもアモルファスシリコンで形成される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイド層が、タングステンシリサイド層又はチタンシリサイド層である、請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記シリコン層の選択的エッチングにより得られたシリコン層の線幅が、前記金属シリサイド層の選択的エッチングにより得られた金属シリサイド層の線幅よりも広いことを特徴とする、請求項１〜４の何れかに記載の半導体装置の製造方法。
【請求項６】
積層構造を有するゲート電極を備える半導体装置の製造方法において、
半導体基板上にゲート酸化膜、シリコン層、及び、シリコンよりも酸化レートが大きな第１の導電材料から成る第１の導電層を順次に形成する工程と、
パターニングされたマスクを用いて、前記第１の導電層を選択的にエッチングする工程と、
少なくとも前記マスクの露出した表面及び前記第１の導電層の側面をシリコン膜で覆う工程と、
前記マスクを残したまま、前記第１の導電層の側面に前記シリコン膜を残すようにして、前記シリコン層を選択的にエッチングする異方性エッチング工程と、
前記シリコン層及びシリコン膜の露出した表面を酸化してゲート側壁酸化膜とする工程と、
前記ゲート側壁酸化膜を覆うゲートサイドウォールを形成する工程とを順次に含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体装置のゲート電極構造の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴは、現在の微細構造の半導体装置における主流となっており、ＭＯＳＦＥＴのゲート電極として、ポリシリコン層及び金属シリサイド層からなる積層構造のゲート電極が多く使用されている。
【０００３】
図３（ａ）〜（ｄ）を参照して、従来の積層構造のゲート電極を有する半導体装置（ＤＲＡＭ）の製造方法について説明する。まず、ｐ型半導体基板上１１に、公知の方法を用いて素子分離構造・拡散層を形成し、次いで、７ｎｍ厚みのゲート酸化膜１２、１０ｎｍ厚みのポリシリコン層１３、１２０ｎｍ厚みのタングステンシリサイド層１４、２００ｎｍ厚みの窒化膜を順次に堆積する。次いで、フォトレジスト膜を形成し、フォトリソグラフィー法を用いて、これからフォトレジストパターン１５を形成する。
【０００４】
フォトレジストパターン１５をエッチングマスクとする異方性エッチングを利用して、窒化膜をパターニングし、窒化膜ハードマスク１６を形成する（図３（ａ））。次に、フォトレジストパターン１５を除去し、先程形成した窒化膜ハードマスク１６をマスクとして、タングステンシリサイド層１４及びポリシリコン膜１３をエッチングし、ゲート電極パターンに形成する（図３（ｂ））。
【０００５】
その後、ゲート電極端部の電界緩和のために、温度１０００℃で６０秒間の加熱処理により、ゲート電極パターンの側面酸化を行い、５ｎｍ厚みのゲート側面酸化膜１９を形成する（図３（ｃ））。次いで、公知の方法により、基板に不純物イオンの注入を行ってｎ型拡散層２０を形成する。更に、ゲートサイドウォール２１を形成し、層間絶縁膜２２を堆積して、ゲート電極間の埋め込みを行う（図３（ｄ））。その後、公知の方法を用いてコンタクトや配線などを形成することで、ＤＲＡＭ装置を得る。
【０００６】
【発明が解決しようとする課題】
上記従来の半導体装置では、ポリシリコン膜１３のエッチングに際して、タングステンシリサイド層１４の側面が露出しているため、図３（ｂ）の矢印２３に示すように、タングステンシリサイドが飛散し、後に拡散層２０となる半導体基板１１の表面部分を汚染する。この拡散層２０の汚染は、形成されるＭＯＳＦＥＴのリーク電流を増加させるという問題がある。
【０００７】
また、図３（ｃ）に示すように、タングステンシリサイド層１４は、ポリシリコン層１３よりも酸化されやすいため、ゲート形成後の側面酸化において、ポリシリコン層１３よりも酸化量が多くなる。このため、ゲート電極の側壁形状にオフセットが生じる。このオフセットにより、拡散層形成のためのイオン注入に際して、イオン注入量が不足する位置２４が生じ、ＭＯＳＦＥＴの特性劣化を引き起こし、良品率の低下に至る。このため、ゲート形成後の側面酸化に制約が生じ、側壁を強く酸化することができず、ＤＲＡＭにあってはリフレッシュ特性を向上させることが出来ないという問題もある。
【０００８】
更に、図３（ｄ）に示すように、前記側壁の形状変化がサイドウオール２１の形成後にも影響する。この場合、層間絶縁膜２２による埋め込み時に、隣接するゲート電極間でボイド２５を生じさせることがあり、プロセスマージンが少なくなることから、製品の良品率が低下するという問題もある。
【０００９】
上記に鑑み、本発明は、半導体装置のゲート電極構造の形成に際して、金属シリサイド等の導電材料による汚染から半導体基板表面を保護すると共に、ゲート電極の側面酸化による形状悪化を抑え、ＤＲＡＭにあってはリフレッシュ特性を向上させることが出来る、半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の視点の半導体装置の製造方法は、シリコン層及び金属シリサイド層を含む積層構造を有するゲート電極を備える半導体装置の製造方法において、半導体基板上にゲート酸化膜、シリコン層及び金属シリサイド層を順次に形成する工程と、パターニングされたマスクを用いて、前記金属シリサイド層を選択的にエッチングする工程と、少なくとも前記マスクの露出した表面及び前記金属シリサイド層の側面をシリコン膜で覆う工程と、前記マスクを残したまま、前記金属シリサイド層の側面に前記シリコン膜を残すようにして、前記シリコン層を選択的にエッチングする異方性エッチング工程と、前記シリコン膜及びシリコン層の露出した表面を酸化してゲート側壁酸化膜とする工程と、前記ゲート側壁酸化膜を覆うゲートサイドウォールを形成する工程とを順次に含むことを特徴とする。
【００１１】
本発明の第１の視点の半導体装置の製造方法によると、金属シリサイド層をシリコン膜で覆う構成を採用することにより、後に拡散層が形成される半導体基板の表面部分を金属シリサイドによる汚染から保護することが出来る。また、電極構造の側面酸化の際に、金属シリサイド層の側面酸化量の増大を抑制でき、オフセットが形成されないため、形状悪化に起因する不純物注入の不足を防止できる。更に、ゲート側壁の構造として、後の層間絶縁膜によるゲート電極間の埋め込みの際にボイドが発生することがない良好な形状を得ることができる。このため、ＤＲＡＭの製造に際しては、ゲート電極の側面酸化に際して、強い側面酸化を行うことにより、歩留まりやトランジスタ能力を低下させることなく、リフレッシュ特性を向上させることができる。
【００１２】
本発明の第１の視点に係る半導体装置の製造方法では、前記シリコン層の選択的エッチングに後続して、シリコン膜及びシリコン層の露出した表面を酸化する工程を有することにより、ゲート電極端部での電界緩和が可能となり、ＤＲＡＭにあってはリフレッシュ特性が向上する。一方、金属シリサイド層の酸化は表面を覆うシリコン膜によって抑制されるので、ゲート電極の形状悪化が防止でき、製品の良品率が向上する。
【００１３】
前記シリコン層及び前記シリコン膜の材料を同じに選択することが好ましい。例えば、これらを何れもポリシリコン又はアモルファスシリコンで形成する。同じ材料を選択することにより、金属シリサイド層の側面及びシリコン層の側面が同程度に酸化され、特に良好な側壁形状が得られる。
【００１４】
前記金属シリサイド層としては、例えば、タングステンシリサイド層や、コバルトシリサイド層、モリブデンシリサイド層、チタンシリサイド層等が使用できる。
【００１５】
ここで、前記シリコン層の選択的エッチングにより得られたシリコン層の線幅が、前記金属シリサイド層の選択的エッチングにより得られた金属シリサイド層の線幅よりも広いことが好ましい。この場合、シリコン膜によって被覆された金属シリサイド層の側面がシリコン層のエッチングが終了する際にも有効に覆われるので、拡散層の汚染防止の効果が高い。
【００１６】
本発明の第２の視点の半導体装置の製造方法は、積層構造を有するゲート電極を備える半導体装置の製造方法において、半導体基板上にゲート酸化膜、シリコン層、及び、シリコンよりも酸化レートが大きな第１の導電材料から成る第１の導電層を順次に形成する工程と、パターニングされたマスクを用いて、前記第１の導電層を選択的にエッチングする工程と、少なくとも前記マスクの露出した表面及び前記第１の導電層の側面をシリコン膜で覆う工程と、前記マスクを残したまま、前記第１の導電層の側面に前記シリコン膜を残すようにして、前記シリコン層を選択的にエッチングする異方性エッチング工程と、前記シリコン層及びシリコン膜の露出した表面を酸化してゲート側壁酸化膜とする工程と、前記ゲート側壁酸化膜を覆うゲートサイドウォールを形成する工程とを順次に含むことを特徴とする。
【００１７】
本発明の第２の視点の半導体装置の製造方法によると、シリコン層のエッチングの際に、第１の導電層の側壁から飛散する導電材料によって基板表面に生ずる汚染が防止できる。
【００１８】
第２の視点の半導体装置の製造方法では、前記シリコン層の選択的エッチングに後続して、前記シリコン層及びシリコン膜の露出した表面を酸化する工程を含むことにより、シリコン層の側壁と第１の導電層の横の側壁とが同程度に酸化されるので、ゲート電極構造について良好な側壁形状が得られる。
【００１９】
【発明の実施の形態】
以下、図面を参照し本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｅ）は夫々、本発明の一実施形態例に係る半導体装置（ＤＲＡＭ）の製造方法におけるゲート電極部分を工程段階毎に示す断面図である。
【００２０】
まず、例えばｐ型半導体基板上１１に、公知の方法を用いて素子分離構造・拡散層を形成した後に、７ｎｍ厚みのゲート酸化膜１２、１００ｎｍ厚みのポリシリコン層１３、１２０ｎｍ厚みのタングステンシリサイド層１４、２００ｎｍ厚みの窒化膜を順次に堆積する。次いで、フォトリソグラフィー法を用いてパターニングしたフォトレジストパターン１５を形成し、このフォトレジストパターン１５をマスクとした異方性エッチングにより、窒化膜をパターニングして、窒化膜ハードマスク１６を形成する。この状態を図１（ａ）に示した。
【００２１】
次いで、フォトレジストマスク１５を除去し、窒化膜ハードマスク１６をマスクとして、タングステンシリサイド層１４をエッチングし、全面に１０ｎｍ厚みのポリシリコン膜１７を堆積する（図１（ｂ））。このポリシリコン膜１７によって、後続する工程で、タングステンシリサイド層１４の側壁を有効に保護する。更に、堆積したポリシリコン膜１７と下層のポリシリコン層１３とを、異方性エッチングによって同時にエッチングし、ゲート電極パターンを形成する。その際に、エッチングによって得られるポリシリコン層１３の線幅をエッチングによって得られたタングステンシリサイド層１４の線幅よりも僅かに広くすることで、タングステンシリサイド層１４の側面のポリシリコン膜１７の一部を、例えば５ｎｍ厚みのサイドウォール１８として残す（図１（ｃ））。
【００２２】
次に、ゲート電極端部の電界緩和を目的とし、１１００℃で６０秒間の加熱処理を行い、ポリシリコン層１３及びポリシリコンサイドウオール１８の露出した表面の酸化を行うことで、ゲート電極構造の側面に厚みが９ｎｍの酸化膜１９を形成する（図１（ｄ））。更に、公知の方法によりｎ型不純物イオンの注入を行い、ｐ型半導体基板内にｎ型拡散層２０を形成する。次いで、ゲート電極構造の側面にゲートサイドウォール２1を形成し、更に、層間絶縁膜２２を堆積してゲート電極間の埋め込みを行う（図１（ｅ））。以下、コンタクトや、配線層、絶縁層などを公知の方法で形成する。
【００２３】
図２は、上記実施形態例に係る方法で製造されたＤＲＡＭと、従来方法で製造されたＤＲＡＭとについて製品の良品率を比較した結果を示している。同図では、側面酸化量を横軸にとり、動作テストの結果の良品率（破線）を右の縦軸の目盛りで示している。また、側面酸化量とリフレッシュタイムの一般的な関係（実線）を左の縦軸の目盛りで示している。
【００２４】
同図から理解できるように、一般的にＤＲＡＭのリフレッシュタイムは、側面酸化量を多くとることにより、つまり、ゲート電極の側面で強い酸化を行うことにより長くなり、リフレッシュ特性が向上する。ところが、従来方法で製造されたＤＲＡＭでは、側面酸化量を多くとると、ボイドの発生により著しく良品率が低下するので、強い酸化を行うことが出来なかった。上記実施形態例の方法で得られたＤＲＡＭでは、側面酸化量を多くとっても、良品率の低下は小さく抑えられるので、強い酸化を行ってリフレッシュ特性を向上させることが出来る。
【００２５】
上記実施形態例に係る半導体装置の製造方法では、ゲートポリシリコン層１３のエッチングの際に、露出していたタングステンシリサイド層１４の側面をポリシリコン膜１７で覆うことで、タングステンシリサイド雰囲気ではない状況下でポリシリコン層１３をエッチングすることができる。これによって、拡散層２０のタングステンシリサイド汚染を抑制するので、形成されるトランジスタのリーク電流の増大を抑えることができる。
【００２６】
また、ゲート電極パターニング後の側面酸化の際に、タングステンシリサイド層１４の酸化を抑制することができるので、側面酸化による形状悪化を抑制し、トランジスタの能力低下を抑制する。つまり、ゲート電極形状を悪化させることなく、高温での強い酸化が可能になり、ゲート電極端部での電界緩和が可能となる。これにより、歩留まりやトランジスタ能力を低下させることなく、リフレッシュ特性を向上させることが出来る。
【００２７】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、半導体基板や拡散層の導電型は、上記実施形態例に限らず、所望により任意に選択できる。
【００２８】
【発明の効果】
以上、説明したように、本発明の半導体装置の製造方法によると、基板表面の汚染が抑制される。また、例えばＤＲＡＭの製造に際しては、リフレッシュ特性を向上させる側面酸化に際して、ゲート電極の形状悪化を伴うことなく強い酸化を行うことが出来るので、本発明方法は、性能が高い半導体装置を形成できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態例に係る半導体装置の製造方法を順次に示す、半導体装置の断面図。
【図２】上記実施形態例の方法で得られた半導体装置と従来方法で得られた半導体装置の良品率を比較するグラフ。
【図３】従来の半導体装置の製造方法を順次に示す、半導体装置の断面図。
【符号の説明】
１１：ｐ型半導体基板
１２：ゲート酸化膜
１３：ポリシリコン層
１４：タングステンシリサイド層
１５：フォトレジストマスク
１６：窒化膜ハードマスク
１７：ポリシリコン膜
１８：ポリシリコンサイドウオール
１９：ゲート側面酸化膜
２０：ｎ型拡散層
２１：ゲートサイドウオール
２２：層間絶縁膜
【図１】
0003827603.tif 000002
【図２】
0003827603.tif 000003
【図３】
0003827603.tif 000004