(57)【特許請求の範囲】
【請求項１】
外部クロックを受信して内部クロックを出力するクロック位相補正回路において、前記内部クロックを出力する遅延手段と、
前記遅延手段から出力される内部クロックを受信してフィードバッククロックを出力するモデル部と、
前記外部クロックとモデル部から出力される前記フィードバッククロックを入力され、これらの位相を比較した後検出信号を出力する位相検出器と、
前記位相検出器から出力される検出信号により動作し前記遅延手段を制御する制御信号を前記遅延手段で出力する制御器と、
前記外部クロックと、前記外部クロックを反転させた反転外部クロックと、前記フィードバッククロックを受信し前記外部クロックの位相と前記フィードバッククロックの位相差を減少させるトラック部を含み、
前記遅延手段はトラック部の出力信号を受信した後、前記制御器からの制御信号で制御され前記内部クロックを出力し、
前記トラック部は直列連結された複数個の位相変換手段を含み、
前記複数個の位相変換手段は前記フィードバッククロックの位相を検出した後、前記外部クロックの位相を順次前記フィードバッククロックの位相に接近させることを特徴とするクロック位相補正回路。
【請求項２】
前記トラック部は直列連結された複数個の位相変換手段と、
前記位相変換手段から出力される位相の異なる一対の出力信号を受信し、前記一対の出力信号の位相差の中間値を位相とする前記内部クロックを出力するハーフミキサーを含み、
前記複数個の位相変換手段は前記フィードバッククロック位相を検出した後、前記外部クロックの位相を順次前記フィードバッククロックの位相に接近させることを特徴とする、請求項１記載のクロック位相補正回路。
【請求項３】
外部クロックを受信して内部クロックを出力するクロック位相補正回路において、
前記内部クロックを受信してフィードバッククロックを出力するモデル部と、
前記外部クロックと、前記外部クロックを反転させた反転外部クロックと、
前記フィードバッククロックを受信して前記外部クロックの位相と前記フィードバッククロックの位相差を減少させる直列連結された複数個の位相変換手段と、
前記位相変換手段から出力される位相の異なる一対の出力信号を受信し、前記一対の出力信号の位相差の中間値を位相とする前記内部クロックを出力するハーフミキサーを含み、
前記複数個の位相変換手段は前記フィードバッククロックの位相を検出した後、前記外部クロックの位相を順次前記フィードバッククロックの位相に接近させることを特徴とするクロック位相補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のクロック位相補正回路に関し、特に既存のＤＬＬ（Delay＿Locked Loop）回路にハーフミキサーを用い全てのロック範囲（Lock Range）を予め減縮することにより、速やかなロックタイム（Lock Time）と非常に小さいジッターを有するクロック信号を発生させるためのクロック位相補正回路に関する。
【０００２】
【従来の技術】
最近注目されている高速のシンクロナスディラム（ＳＤＲＡＭ）、ラムバスディラム（Rambus ＤＲＡＭ）、シンクリンクディラム（SyncLink ＤＲＡＭ）そして、ダブルデータレート（Double Data Rate）等でデータのセットアップタイムとホールドタイムとの問題を解決するためクロック位相補正回路が用いられている。
【０００３】
一般に、デジタルシステムの速度が速くなるに従いＰＬＬ（Phase Locked Loop）やＤＬＬ回路を用い外部クロック（Extclk）と内部クロック（Intclk）間の位相差を一致させたりSkewを取り除く。
【０００４】
このようなＰＬＬやＤＬＬ回路を用いる理由は▲１▼、ＩＣの集積度が高くなるとチップ内部のクロックLoadingが増加してクロックドライバのディレイが増加することになる。
【０００５】
このようにクロックドライバのディレイが増加するとセットアップタイムとホールドタイムが大きくなり、動作周波数の高いシステムの設計に大きい制約を与えることになる。このときOn−Chip ＰＬＬを用いクロックドライバのSkewを無くすことができる。
【０００６】
▲２▼、多数の回路等は５０％のDuty Cycleを要求するが、大部分のチップに入力されるクロックは５０％のDuty Cycleを保証できない。従って、５０％のDuty Cycleを保証するため内部クロックの周波数より２倍高い周波数を有する外部クロックを受信した後、これをディバイディング（Dividing）して用いることになる。
【０００７】
この場合、外部クロック（Extclk）の周波数が高くなる短所があるためＰＬＬを用いるとDuty Cycleを保証できるようになる。
【０００８】
▲３▼、最近マイクロプロセッサは外部クロック（Extclk）より高い周波数で動作させる場合が多いがこれはシステム設計面で非常に有利である。このときＰＬＬを用いれば外部周波数より高い内部クロックを生成することができる。
【０００９】
本発明は、ＤＬＬ回路に関するものである。
【００１０】
ＤＬＬ回路は、外部クロック（Extclk）と内部クロック（Intclk）間の位相を一致させる回路で、一般に用いられている従来のＤＬＬ装置が図１に示されている。
【００１１】
その構成は、外部クロック（Extclk）とフィードバック（Fbclk）の間の位相差を比較する位相検出器（３０）と、前記位相検出器で検出された信号を受信して遅延手段を調整する制御器（２０）と、前記制御器から制御信号を入力され遅延を調節する遅延手段と、実際に物理的な遅延をモデリングするモデル部（４０）でなる。
【００１２】
制御器（２０）は遅延手段（１０）のタイプにより異なって構成されることがある。例えば、アナログ遅延手段の場合図２や図３のように制御器はデジタル−アナログ変換器（２１）とカウンター（２２）で構成されたり、又は電荷ポンプ（２３）で構成されることがある。デジタル遅延手段の場合は図４のように選択器（２４）とカウンター（２２）で構成されることがある。
【００１３】
図１に示された従来のＤＬＬ回路の動作は次の通りである。
【００１４】
外部から入ってくる外部クロック（Extclk）とモデル部（４０）を経てくるフィードバッククロック（Fbclk）の位相差を位相検出器（３０）が検出して“ハイ”や“ロー”信号を制御器（２０）に伝送する。
【００１５】
制御器（２０）は、位相検出器から出力される“ハイ”又は“ロー”信号を受信して遅延手段（１０）を制御する。制御器からの出力信号により遅延手段（１０）の遅延時間が制御される。このような過程を繰返して行い、外部クロックと内部クロックの位相差を一致させることになる。
【００１６】
このとき、遅延手段（１０）が最小限に加減することができる遅延時間を１ステップ（Step）と定義すれば、制御器（２０）が遅延を１ステップ以下に調整することはできない。さらに、最大限作ることができる遅延を最大遅延（Max−delay）とすれば、その大きさはＤＬＬ回路の動作周波数範囲を決定することになる。即ち、ＤＬＬ回路の動作はその最大遅延の大きさに制限を受ける。このような理由により従来のＤＬＬ回路は１ステップの大きさを縮少し、動作周波数範囲を広げるため最大遅延を大きくした。このため、遅延手段（１０）が占める面積が増大し実効性の問題が引き起こされる。
【００１７】
【発明が解決しようとする課題】
ここに、本発明は前記したような従来技術の諸問題点を解消するため創案されたもので、直列接続された多数個の位相変換手段とハーフミキサー（Half mixer）を、外部クロック入力端と遅延手段の間に提供してＤＬＬ回路のロックタイム（lock time）を向上させ、ジッターの大きさを減少させたクロック保証回路を提供することにその目的がある。
【００１８】
本発明において、直列接続された多数個の位相変換手段はモデル部から出力されるフィードバッククロックにより制御され、ハーフミキサーから出力される位相制御された外部クロックが遅延手段に印加される。
【００１９】
【課題を解決するための手段】
前記のような目的を達成するための本発明の第１実施例は、外部クロックを受信して内部クロックを出力するクロック位相補正回路において、前記内部クロックを出力する遅延手段と、前記遅延手段から出力される内部クロックを受信してフィードバッククロックを出力するモデル部と、前記外部クロックとモデル部から出力される前記フィードバッククロックを入力されこれらの位相を比較した後、検出信号を出力する位相検出器と、前記位相検出器から出力される検出信号により動作して前記遅延手段を制御する制御信号を前記遅延手段で出力する制御器と、前記外部クロックと、前記外部クロックを反転させた反転外部クロックと、前記フィードバッククロックを受信して前記外部クロックの位相と前記フィードバッククロックの位相差を減少させるトラック部を含み、前記遅延手段はトラック部の出力信号を受信した後、前記制御器からの制御信号に制御され前記内部クロックを出力することを特徴とする。
【００２０】
本発明において、トラック部は直列連結された複数個の位相変換手段を含み、複数個の位相変換手段は前記フィードバッククロックの位相を検出した後、前記外部クロックの位相を順次前記フィードバッククロックの位相に接近させる。
【００２１】
前記したような目的を達成するための本発明の第２実施例は、外部クロックを受信して内部クロックを出力するクロック位相補正回路において、前記内部クロックを受信してフィードバッククロックを出力するモデル部と、前記外部クロックと、前記外部クロックを反転させた反転外部クロックと、前記フィードバッククロックを受信して前記外部クロックの位相と、前記フィードバッククロックの位相差を減少させる直列連結された複数個の位相変換手段と、前記位相変換手段から出力される位相の異なる一対の出力信号を受信し、前記一対の出力信号の位相差の中間値を位相にする前記内部クロックを出力するハーフミキサーを含み、前記複数個の位相変換手段は前記フィードバッククロックの位相を検出した後、前記外部クロックの位相を順次前記フィードバッククロックの位相に接近させることを特徴とする。
【００２２】
参考に、本明細書で言及される“上限”という用語は位相の範囲を区分するため用いられる。例えば、クロックの位相が0°−90°の間であれば１上限、90°−180°の間であれば２上限、180°−270°の間であれば３上限、270°−360°の間であれば４上限と呼ぶ。
【００２３】
前述した目的及びその他の目的と本発明の特徴及び利点は、添付図面と係る次の詳しい説明を介してより明らかになるはずである。
【００２４】
【発明の実施の形態】
以下、添付の図を参照して本発明の第１、第２実施例を説明すれば次の通りである。
【００２５】
図５は本発明によるＤＬＬブロック図を概略的に示したもので、既存のＤＬＬ装置にトラック部（５０）を追加して外部クロック（Extclk）の位相を予めフィードバッククロック（Fbclk）の位相に接近させた後、最終的に既存のＤＬＬ装置を介しトラック部（５０）により報償されたクロックとフィードバッククロック（Fbclk）の位相差を減縮することにより、速やかなロックタイムと非常に小さいジッターを有するようにしたものである。トラック部の構成は以下の実施例で詳しく記述される。
【００２６】
図６は、本発明の第１実施例によるＤＬＬ装置を示したものである。
【００２７】
本発明のＤＬＬ回路は、180°の位相差を有する二つの外部クロック（Extclk）とフィードバッククロック（Fbclk）を入力されるトラック部（５０）と、前記トラック部から出力される出力信号Out２３を入力され、制御器から出力される信号によりディレイタイムが調節されて内部クロック（Intclk）を出力する遅延手段と、前記内部クロック（Intclk）を入力されフィードバッククロック（Fbclk）を出力するモデル部（４０）と、前記モデル部（４０）により出力されるフィードバッククロック（Fbclk）と、外部クロック（Extclk）の位相を比べ“ハイ”又は“ロー”信号を前記制御器で出力する位相検出器（３０）と、前記位相検出器（３０）から出力される信号を入力され、前記遅延手段を制御する信号を出力する制御器（２０）でなる。
【００２８】
前記トラック部（５０）は、180°の位相差を有する二つの外部クロック（Extclk、/Extclk）とフィードバッククロック（Fbclk）を受信する第１位相変換部（５１）と、前記第１位相変換部（５１）から出力される信号（Out１１とOut１２）、及びフィードバッククロック（Fbclk）を受信する第２位相変換部（５３）と、前記第２位相変換部（５３）の二つの出力であるOut２１とOut２２を受信してOut２３を出力するハーフミキサーでなる。
【００２９】
前記の構成を有する第１実施例に対する動作は次の通りである。
【００３０】
先ず、外部クロック（Extclkと/Extclk）が第１位相変換部（５１）に入力されると、前記第１位相変換部（５１）は四つの上限中フィードバッククロック（Fbclk）が属する上限を選択し、その上限の基準となる二つの出力Out１１とOut１２を出力する。
【００３１】
理解を助けるため、図１１を参照して説明すれば次の通りである。
【００３２】
図１１に示されたように、フィードバッククロックの位相が二上限に存在するとすれば、Ａの位相を有する信号と外部クロック/Extclkが選択され第２位相変換部（５３）に入力される。
【００３３】
このように、Ａの位相を有する信号と/Extclkを出力する第１位相変換部（５１）に対する詳細ブロック図が図７に示されている。
【００３４】
図７は、外部クロックExtclkと/Extclkを受信してOut１とOut２を出力するハーフミキサー（５１−１）と、前記外部クロックExtclkとフィードバッククロックを入力され位相差を比べた後、Sel１信号を出力する第１位相検出器と、前記ハーフミキサー（５１−１）の二出力であるOut１とOut２を受信し、前記第１位相検出器の出力であるSel１信号の制御を受けOut１１信号を出力する第１マルチプレクサと、前記第１マルチプレクサの出力であるOut１１とフィードバッククロックを受信して二位相を比べた後、Sel２信号を出力する第２位相検出器と、外部クロックExtclkと/Extclkを受信して前記第２位相検出器の出力であるSel２の制御を受けOut１２を出力する第２マルチプレクサでなる。
【００３５】
前記で出力されたＡの位相を有する信号と、外部クロック/Extclkを図７を参照して説明すれば次の通りである。
【００３６】
先ず、ハーフミキサー（５１−１）が図１１で分かるようにＡの位相を有する信号と/Ａの位相を有する信号を作る。
【００３７】
ここで、ハーフミキサー（Half Mixer）とはアナログ乗算器であり、位相側面から見れば位相の異なる二信号を受信して二位相の中間値を位相に有する信号を出力する機能を有する。
【００３８】
従って、第１位相変換部（５１）は外部クロックExtclkと/Extclkを入力され、90°の位相を有するＡ信号と270°の位相を有する/Ａ信号を出力して前記第１マルチプレクサに入力させる。
【００３９】
一方、第１位相検出器（５１−３）では外部クロックExtclkとフィードバッククロック（Fbclk）を受信して二クロックの位相を比べる。このとき、前記第１位相検出器（５１−３）は180°の位相差を検出できるため、第１マルチプレクサ（５１−７）がＡの位相を有する信号を選択するようSel１信号を前記第１マルチプレクサ（５１−７）に出力し、第１マルチプレクサ（５１−７）はＡの位相を有する信号（Out１１）を出力する。
【００４０】
次に、第２位相検出器（５１−５）は前記第１マルチプレクサ（５１−７）の出力であるＡとフィードバッククロック（Fbclk）信号の位相差を検出し、図１１でＡの信号を基準にフィードバッククロック（Fbclk）信号の位相が180°以内に存在するため、第２マルチプレクサ（５１−９）が/Extclk信号を選択するようSel２を第２マルチプレクサに送り出し、第２マルチプレクサは/Extclk信号を出力（Out１２）に送り出す。
【００４１】
次に、以上の過程を介して選択された二つの基準信号Ａと/Extclkは、図６で第２位相変換部（５３）に入力される。
【００４２】
前記第２位相変換部（５３）は、前記第１位相変換部（５１）で出力されるＡの信号と/Extclk信号の中間位相を有する信号（Out２１）と、前記Ａの信号と/Extclk信号中から一つを選択して出力（Out２２）に送り出す。
【００４３】
これを図１１から見れば、Ｂの位相を有する信号を、一つの出力（Out２１）に送り出し/Extclk信号をさらに他の一つの出力（Out２２）に送り出す。
【００４４】
図８はこのような機能を行う第２位相変換部（５３）に対する詳細ブロック図を示したもので、その構成は次の通りである。
【００４５】
前記第１位相変換部（５１）で出力されるOut１１とOut１２を受信してOut２１を出力するハーフミキサー（５３−１）と、前記ハーフミキサー（５３−１）の出力であるOut２１とフィードバッククロック（Fbclk）信号を受信して、二位相を比べた後、“ハイ”又は“ロー”レベルの出力であるSel１信号を出力する第３位相検出器（５３−３）と、前記第１位相変換部（５１）の二出力であるOut１１とOut１２を受信し、前記第３位相検出器（５３−３）から出力されるSel１信号の制御を受けOut２２信号を出力する第３マルチプレクサ（５３−５）でなる。
【００４６】
これを図１１に示された動作位相図を参照して検討すれば次の通りである。
【００４７】
ハーフミキサー（５３−１）は、前記第１位相変換部（５１）から出力されるＡ信号と/Extclk信号を二入力に受信し、中間位相を有するＢ信号を出力（Out２１）に送り出す。
【００４８】
一方、前記第３位相検出器（５３−３）は前記ハーフミキサー（５３−１）から出力されるＡ信号とフィードバッククロック（Fbclk）信号を受信して二位相差を検出した後、Ｂの信号を基準にフィードバッククロック（Fbclk）信号の位相が180°以内に存在するため第３マルチプレクサ（５３−５）が/Extclk信号を選択するようSel１を第３マルチプレクサ（５３−５）に送り出す。
【００４９】
最後に、第３マルチプレクサ（５３−５）は入力されるＡ信号と/Extclk中Sel１信号により/Extclk信号を出力（Out２２）に送り出す。
【００５０】
次に、前記第２位相変換部（５３）から出力されるＢ信号と/Extclk信号は最後のハーフミキサー（１００）に入力される。
【００５１】
図９は、ハーフミキサー（１００）に対する回路図を示す。
【００５２】
これは公知の技術で入力される二信号の中間位相を有する信号を出力する役割を果たすことになるが、図１１を参照して検討して見れば、Out２１とOut２２入力端子に第２位相変換部（５３）から出力されるＢ信号と/Extclk信号が入力され、/Out２１信号と/Out２２端子に前記Ｂ信号と/Extclk信号の位相が反転した/ＢとExtclk信号が入力され、出力端（Out２３）には図１１で分かるようにＣ信号が出力される。
【００５３】
最後に、図６に示されたように既存のＤＬＬ部分がハーフミキサー（１００）の出力であるOut３（図１１では前記Ｃ）と、フィードバッククロック（Fbclk）の位相差を縮めていくことになる。
【００５４】
これを図１１で検討して見れば、フィードバッククロック（Fbclk）の位相はＢと/Extclk信号の間に存在し、位相がＣの信号が既存のＤＬＬ装置により動きフィードバッククロック（Fbclk）の位相に合わせられていく。
【００５５】
従って、既存のＤＬＬ装置は、区間▲１▼を動かすことができるようにのみ設計すればよい。即ち、45°(±22.5°)以内のロック範囲（Lock Range）を有することになればよいのである。もし、図６で第２位相変換部（５３）と同一のブロックが一つさらにあるとすれば、最後のハーフミキサー（１００）の出力（Out３）は図１１でＤの位相を有する信号となり、従って、既存のＤＬＬ装置は区間▲２▼だけを動かすことができればよい。即ち、22.5°(±11.25°)以内のロック範囲（Lock Range）を有するだけでよいのである。
【００５６】
図１０は、今まで説明した本発明に係る第１実施例をより一般化させたＤＬＬ装置を示す第２実施例である。
【００５７】
180°の位相差を有する二つの外部クロックExtclk、/Extclk入力端と内部クロック(Intclk)を出力するハーフミキサー（６）入力端の間に直列連結されるＮ個の位相変換部（第１、第２、第３、…、第ｎ位相変換部）と、前記ハーフミキサー（６）から出力される内部クロック(Intclk)を受信し、前記各位相変換部にフィードバッククロック(Fbclk)を出力するモデル部（７）でなる。
【００５８】
ここで、四つの上限中一つを選択する前記第１位相変換部（１）は必ず使用されなければならず、具体的な回路は図７と同じである。
【００５９】
さらに、前記第２位相変換部（２）乃至第ｎ位相変換部（５）は全て同一構造で図８に示されており、ハーフミキサー（６）に対する詳細図は図９に示された通りである。
【００６０】
以下では、前記した構成でなる第２実施例に対する動作関係を図１２を参照して第４位相変換部までだけを例に挙げ検討して見る。
【００６１】
先ず、第１位相変換部（１）は180°の位相差を有する外部クロックExtclk、及び/Extclkを受信してOut１１とOut１２信号を送り出す。
【００６２】
若し、フィードバッククロック（Fbclk）の位相が図１２に示されたように１上限に存在しているとすれば、出力Out１１の信号でＡの位相を有する信号を送り出し、出力Out１２の信号でＢの位相を有する信号を送り出す。
【００６３】
このとき、Ａの位相を有する信号は外部クロック(Extclk)と位相が同一信号である。
【００６４】
次に、第２位相変換部（２）は前記Out１１及びOut１２を受信して出力Out２１とOut２２信号を送り出す。
【００６５】
これを図１２で見れば、出力Out２１の信号でＣの位相を有する信号を送り出し、フィードバッククロック(Fbclk)の位相がＣの位相より180°外にあるため出力Out２２の信号でＡの位相を有する信号(Extclkと同じ位相)を送り出す。
【００６６】
次に、第３位相変換部（３）は前記Out２１及びOut２２（図１２でＣ及びＡ）を受信して出力Out３１とOut３２信号を送り出す。
【００６７】
図１２で見れば、出力Out３１の信号でＤの位相を有する信号を送り出し、フィードバッククロック(Fbclk)の位相がＤの位相より180°内にあるため出力Out３２の信号でＣの位相を有する信号を送り出す。
【００６８】
次に、第４位相変換部（４）は前記の二信号（図１２でＣとＤ）ＷＯ受信して図１２に示したＥの位相を有する信号と、フィードバッククロック（Fbclk）の位相がＥの位相より180°内にあるためＣの位相を有する信号を送り出す。
【００６９】
次に、最終ハーフミキサー（６）は前記の二信号（図１２でＣとＥ）を受信して中間位相を有する信号（図１２でＦ）を出力(Intclk)に送り出す。
【００７０】
従って、フィードバッククロック（Fbclk）の位相は必ず図１２で示された区間▲３▼に存在し、フィードバッククロックとの最大位相差は次の通りである。
【００７１】
最終的に出力されるIntclkは
−(PI/2(N+1))＜Intclk＜＋(PI/2(N+1))
(但し、PI：π、180°)
の範囲を有することになり、図１０でモデル部（７）は固定された遅延を有するためフィードバッククロック（Fbclk）も
−(PI/2(N+1))＜Fbclk＜＋(PI/2(N+1))
(但し、PI：π、180°)
の範囲を有することになる。
【００７２】
従って、外部クロック（Extclk）とフィードバッククロック（Fbclk）の最大位相差は、PI/2(N+1)となる。前記の第４位相変換部までにだけある例で、
フィードバッククロックとの最大位相差は
PI/2(N+1)＝PI/25＝PI/32＝5.625°
で、最大位相差が内部クロック（Intclk）のスペック（ＳＰＥＣ）に満足すればよいのである。
【００７３】
本発明において、複数個の位相変換手段につながるハーフミキサーを除去しても本発明の目的の達成には大きな支障がないということは、当業者において明らかなものである。
【００７４】
【発明の効果】
以上で検討して見たように、本発明では多数個の位相変換部を用いて外部から入力される外部クロックの位相を予め報償した後、既存のＤＬＬ回路にこれを印加させることにより既存のＤＬＬ装置より１ステップが小さいＤＬＬの設計が可能である。さらに、全てのロック範囲（Lock Range）を有することにより既存の180°だけを有することに比べ十分補完された。
【００７５】
尚、周波数範囲を拡張させることができ、さらに本発明の第２実施例で見られたように、一般のＤＬＬ装置を用いずに要求されるスペックに合うよう位相変換部使用個数を増加してＤＬＬの機能を具現することにより、如何なる応用分野であれ非常に簡単に性能の質を調節することができる利点を有する。
【００７６】
本発明の好ましい実施例は例示の目的のためのもので、当業者であれば添付の特許請求の範囲に開示された本発明の思想と範囲を介し各種修正、変更、取り替え及び付加が可能のはずである。
【図面の簡単な説明】
【図１】従来技術に係る一般的なＤＬＬブロック図である。
【図２】従来技術で遅延手段がアナログタイプであるとき、制御器でカウンタとデジタルアナログ変換器を用いた場合のＤＬＬブロック図である。
【図３】従来技術で遅延手段がアナログタイプであるとき、制御器で電荷ポンプを用いた場合のＤＬＬブロック図である。
【図４】従来技術で遅延手段がデジタルタイプであるとき、制御器でカウンタと選択器を用いた場合のＤＬＬブロック図である。
【図５】本発明に係る一般的なＤＬＬブロック図である。
【図６】本発明の第１実施例で前記図５のトラック部に第１位相変換部と第２位相変換部、及びハーフミキサーを備えて位相差を速やかに補正したＤＬＬブロック図である。
【図７】前記図６の第１位相変換部に対する詳細ブロック図である。
【図８】前記図６の第２位相変換部に対する詳細ブロック図である。
【図９】前記図６のハーフミキサーに対する詳細回路図である。
【図１０】本発明の第２実施例で多数個の位相変換部を介し位相差を速やかに補正したＤＬＬブロック図である。
【図１１】前記図６に対する動作位相図である。
【図１２】前記図１０に対する動作位相図である。
【符号の説明】
10  遅延手段
20  制御器
30  位相検出器
7、40  モデル部
21  デジタルアナログ変換器
22  カウンタ
23  電荷ポンプ部
24  選択器
50  トラック部
1、51  第１位相変換部
2、53  第２位相変換部
6、51−1、53−1、100  ハーフミキサー
51−3  第１位相検出器
51−5  第２位相検出器
51−7  第１マルチプレクサ
51−9  第２マルチプレクサ
53−3  第３位相検出器
53−5  第３マルチプレクサ
3  第３位相変換部
4  第４位相変換部
5  第ｎ位相変換部
Extclk  外部クロック
Intclk  内部クロック
Fbclk  フィードバッククロック
【図１】
0003780748.tif 000002
【図２】
0003780748.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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