(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された、
複数個のＭＩＳＦＥＴで共有された第一のウェルと、
複数個のＭＩＳＦＥＴで共有された第二のウェルと、
複数個のＭＩＳＦＥＴで共有された第三のウェルと、
前記第一のウェルに出力が接続された第一の電源ノードと、
前記第二のウェルに出力が接続された第二の電源ノードと、
前記第三のウェルに出力が接続された第三の電源ノードとを具備し、
前記複数個のＭＩＳＦＥＴは同一の導電型を有し、
前記第一のウェルと、前記第二のウェルと、前記第三のウェルとは、互いに電気的に分離され、
基板バイアスを一定とした状態では、前記第一のウェルに含まれるＭＩＳＦＥＴのしきい値の最低値は、前記第二のウェルに含まれるＭＩＳＦＥＴのしきい値の最低値よりも低く、かつ、前記第三のウェルに含まれるＭＩＳＦＥＴのしきい値の最高値は、前記第二のウェルに含まれるＭＩＳＦＥＴのしきい値の最高値よりも高く、
前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のウェルの全面積は、前記第一のウェルの全面積よりも大きく、前記第二のウェルの全面積は、前記第三のウェルの全面積よりも大きいことを特徴とする半導体装置。
【請求項２】
複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第一のボディ電極と、
複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第二のボディ電極と、
複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第三のボディ電極と、
前記第一のボディ電極に出力が接続された第一の電源ノードと、
前記第二のボディ電極に出力が接続された第二の電源ノードと、
前記第三のボディ電極に出力が接続された第三の電源ノードとを具備し、
前記複数個のＳＯＩ−ＭＩＳＦＥＴは同一の導電型を有し、
前記第一のボディ電極と、前記第二のボディ電極と、前記第三のボディ電極とは、互いに電気的に分離され、
基板バイアスを一定とした状態では、前記第一のボディ電極を共有したＭＩＳＦＥＴのしきい値の最低値は、前記第二のボディ電極を共有したＭＩＳＦＥＴのしきい値の最低値よりも低く、かつ、前記第三のボディ電極を共有したＭＩＳＦＥＴのしきい値の最高値は、前記第二のボディ電極を共有したＭＩＳＦＥＴのしきい値の最高値よりも高く、
前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のボディ電極の全面積は、前記第一のボディ電極の全面積よりも大きく、前記第二のボディ電極の全面積は、前記第三のボディ電極の全面積よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第二のウェルは、複数個のウェルを含み、前記複数個のウェルは前記第二の電源ノードからの配線により接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第二のボディ電極は、複数個のボディ電極を含み、前記複数個のボディ電極は前記第二の電源ノードからの配線により接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第一の電源ノードを流れる電流の直流成分が、前記第二の電源ノードを流れる電流の直流成分よりも小さく、前記第三の電源ノードを流れる電流の直流成分が、前記第二の電源ノードを流れる電流の直流成分よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記ＭＩＳＦＥＴは、しきい値が減少すると、ドレインのリーク電流が増加することを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にMISFET集積回路の製造途中でしきい値ばらつきを測定する回路およびその駆動方法、しきい値ばらつきを低減する回路に関する。
【０００２】
【従来の技術】
複数のMISFETトランジスタを半導体基板上に集積した集積回路では、複数のトランジスタのしきい値が統計的にばらつくために、しきい値の最大値と最小値との差は集積トランジスタ数を上げるに従って増大する。これを抑えるために、例えば、個々のトランジスタのしきい値ばらつきを測定し、それぞれのトランジスタの基板バイアスを変化させてしきい値を補正し、しきい値を揃える方法が考えられる。
【０００３】
しかし、この方法では、トランジスタのばらつきに位置依存性がなくランダムな場合、しきい値補正に必要な基板バイアス回路への配線はトランジスタ数と等しい数必要であり、しきい値補正をしない場合に比較して配線量が大きく増加してしまう問題があった。またこの方法では、それぞれのトランジスタに対してしきい値をアナログで補正するための回路またはトリミングが必要となり、補正のための回路面積の増大が問題であった。
【０００４】
さらに、従来のしきい値ばらつきを測定する回路では、測定するトランジスタ数の平方根以上の入出力端子をトランジスタアレイから外に形成する必要があるため、配線量が増加し測定用の入出力端子の面積を縮小することが困難である問題があった。
【０００５】
図１８（ａ）および図１８（ｂ）は、このような従来のしきい値ばらつきを測定するトランジスタアレイの例である。Q ab[a,bは自然数] はトランジスタ、白丸は端子を示し、端子数をN c [cは自然数] の添え字によって示している。ここで、しきい値を測定するトランジスタを選択トランジスタ、しきい値を測定しないトランジスタを非選択トランジスタと呼ぶ。
【０００６】
図１８（ａ）の回路は、ソースおよびドレインをQ 1 〜Q n で並列接続し、非選択トランジスタのゲート電圧をしきい値以下に保ったまま、選択トランジスタのゲート電圧を変化させソース電極とドレイン電極との間の電流を測定することによって、しきい値を測定する回路である。この場合、個々のトランジスタの選択をするために、それぞれのゲート端子の入力を分ける必要があり、n 個のトランジスタのしきい値を測定するには、少なくとも(n+2) 本の端子を設ける必要がある。
【０００７】
一方、図１８（ｂ）の回路は、二次元状に測定トランジスタをアレイ配置した回路である。この回路は、ソースおよびドレインをQ 1b〜Q nbで直列接続し、非選択トランジスタのゲート電圧をしきい値以上に印加して、選択トランジスタのゲート電圧を変化させN n+b 端子とN 2n+1端子間の電流を測定することによって、しきい値を測定する。この方法においても、n 2 個のトランジスタ数に対して少なくとも(2n+1)本の端子を設ける必要がある。
【０００８】
さらに、ゲートおよびソースドレインが個々のトランジスタで分離されたトランジスタアレイ構造では、ゲート配線をソースドレインの配線の間に形成する必要があり、配線面積が増大する問題があった。
【０００９】
一方、トランジスタを選択するアドレスデコーダなど測定回路を、しきい値を測定するトランジスタアレイと同じ半導体チップ上に集積すれば、半導体チップ外部に設ける端子数を減らすことができる。
【００１０】
しかし、アドレスデコーダ回路を形成するトランジスタのしきい値を測定できないため、この部分のトランジスタ回路のしきい値を補償することができず、さらに、回路面積が増大する問題があった。また、これら測定回路とトランジスタアレイ間、および、基板バイアス回路とトランジスタアレイ間との配線によって、回路レイアウトがしきい値補正をしない場合に比較して大幅に変化し、回路レイアウトの大幅な変更が必要となる欠点があった。
【００１１】
さらに、図１８（ａ）および図１８（ｂ）の回路では、n 個のトランジスタのしきい値を測定するのに、１つ１つのトランジスタに対し、n 回トランジスタのしきい値測定を測定する必要があり、トランジスタ数が増加すると、測定時間が大きく増大してしまう問題点があった。
【００１２】
【発明が解決しようとする課題】
上記したように、従来の回路では、n 個のトランジスタのしきい値ばらつきを補正するために、端子数がn 以上に増加し回路面積が増加してしまう問題があった。
【００１３】
本発明は、上記の問題を解決すべくなされたもので、しきい値を補正しない回路に対して、回路レイアウトの大幅な変更なく、しきい値を測定する回路、および、しきい値ばらつきを抑制する回路を有する半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上に形成された、複数個のＭＩＳＦＥＴで共有された第一のウェルと、複数個のＭＩＳＦＥＴで共有された第二のウェルと、複数個のＭＩＳＦＥＴで共有された第三のウェルと、前記第一のウェルに出力が接続された第一の電源ノードと、前記第二のウェルに出力が接続された第二の電源ノードと、前記第三のウェルに出力が接続された第三の電源ノードとを具備し、前記複数個のＭＩＳＦＥＴは同一の導電型を有し、前記第一のウェルと、前記第二のウェルと、前記第三のウェルとは、互いに電気的に分離され、前記第二のウェルに含まれる前記ＭＩＳＦＥＴの数は、前記第一のウェルに含まれる前記ＭＩＳＦＥＴの数よりも多く、前記第二のウェルに含まれる前記ＭＩＳＦＥＴの数は、前記第三のウェルに含まれる前記ＭＩＳＦＥＴの数よりも多く、前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のウェルの全面積は、前記第一のウェルの全面積よりも大きく、前記第二のウェルの全面積は、前記第三のウェルの全面積よりも大きいことを特徴とする半導体装置を提供する。
【００１５】
また、本発明は、半導体基板上に形成された、複数個のＭＩＳＦＥＴで共有された第一のウェルと、複数個のＭＩＳＦＥＴで共有された第二のウェルと、複数個のＭＩＳＦＥＴで共有された第三のウェルと、前記第一のウェルに出力が接続された第一の電源ノードと、前記第二のウェルに出力が接続された第二の電源ノードと、前記第三のウェルに出力が接続された第三の電源ノードとを具備し、前記複数個のＭＩＳＦＥＴは同一の導電型を有し、前記第一のウェルと、前記第二のウェルと、前記第三のウェルとは、互いに電気的に分離され、基板バイアスを一定とした状態では、前記第一のウェルに含まれるＭＩＳＦＥＴのしきい値の最低値は、前記第二のウェルに含まれるＭＩＳＦＥＴのしきい値の最低値よりも低く、かつ、前記第三のウェルに含まれるＭＩＳＦＥＴのしきい値の最高値は、前記第二のウェルに含まれるＭＩＳＦＥＴのしきい値の最高値よりも高く、前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のウェルの全面積は、前記第一のウェルの全面積よりも大きく、前記第二のウェルの全面積は、前記第三のウェルの全面積よりも大きいことを特徴とする半導体装置を提供する。
【００１６】
また、本発明は、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第一のボディ電極と、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第二のボディ電極と、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第三のボディ電極と、  前記第一のボディ電極に出力が接続された第一の電源ノードと、前記第二のボディ電極に出力が接続された第二の電源ノードと、前記第三のボディ電極に出力が接続された第三の電源ノードとを具備し、前記複数個のＳＯＩ−ＭＩＳＦＥＴは同一の導電型を有し、前記第一のボディ電極と、前記第二のボディ電極と、前記第三のボディ電極とは、互いに電気的に分離され、前記第二のボディ電極を共有された前記ＭＩＳＦＥＴの数は、前記第一のボディ電極を共有された前記ＭＩＳＦＥＴの数よりも多く、前記第二のボディ電極を共有された前記ＭＩＳＦＥＴの数は、前記第三のボディ電極を共有された前記ＭＩＳＦＥＴの数よりも多く、前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のボディ電極の全面積は、前記第一のボディ電極の全面積よりも大きく、前記第二のボディ電極の全面積は、前記第三のボディ電極の全面積よりも大きいことを特徴とする半導体装置を提供する。
【００１７】
また、本発明は、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第一のボディ電極と、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第二のボディ電極と、複数個のＳＯＩ−ＭＩＳＦＥＴで共有された第三のボディ電極と、前記第一のボディ電極に出力が接続された第一の電源ノードと、前記第二のボディ電極に出力が接続された第二の電源ノードと、前記第三のボディ電極に出力が接続された第三の電源ノードとを具備し、前記複数個のＳＯＩ−ＭＩＳＦＥＴは同一の導電型を有し、前記第一のボディ電極と、前記第二のボディ電極と、前記第三のボディ電極とは、互いに電気的に分離され、基板バイアスを一定とした状態では、前記第一のボディ電極を共有したＭＩＳＦＥＴのしきい値の最低値は、前記第二のボディ電極を共有したＭＩＳＦＥＴのしきい値の最低値よりも低く、かつ、前記第三のボディ電極を共有したＭＩＳＦＥＴのしきい値の最高値は、前記第二のボディ電極を共有したＭＩＳＦＥＴのしきい値の最高値よりも高く、前記第一の電源ノードの電圧は、前記第二の電源ノードの電圧よりも低く、前記第二の電源ノードの電圧は、前記第三の電源ノードの電圧よりも低く、前記第二のボディ電極の全面積は、前記第一のボディ電極の全面積よりも大きく、前記第二のボディ電極の全面積は、前記第三のボディ電極の全面積よりも大きいことを特徴とする半導体装置を提供する。
また、本発明は、前記第二のウェルは、複数個のウェルを含み、前記複数個のウェルは前記第二の電源ノードからの配線により接続されていることを特徴とする半導体装置を提供する。
【００１８】
また、本発明は、前記第二のボディ電極は、複数個のボディ電極を含み、前記複数個のボディ電極は前記第二の電源ノードからの配線により接続されていることを特徴とする半導体装置を提供する。
【００１９】
また、本発明は、前記第一の電源ノードを流れる電流の直流成分が、前記第二の電源ノードを流れる電流の直流成分よりも小さく、前記第三の電源ノードを流れる電流の直流成分が、前記第二の電源ノードを流れる電流の直流成分よりも小さいことを特徴とする半導体装置を提供する。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施例を説明する。
（実施例１）
先ず、図１をもちいて、本発明の原理を説明する。本発明は、半導体基板上の複数のMISFETトランジスタを複数の回路ブロックに分け、１つの回路ブロックに含まれるMISFETトランジスタのしきい値をそれぞれの回路ブロック毎に補正することによって、しきい値補正に必要な配線数および回路面積の増大量を減らすことを特徴とする。
【００２１】
ここでは、複数のトランジスタをA,B,C,D の４つの回路ブロックに分けた場合を説明する。図１（ａ）（ｃ）の横軸は、４つの回路ブロックA,B,C,D を示している。
【００２２】
各回路ブロックに含まれるトランジスタ数は複数個あり、しきい値補正回路の面積増加を防ぐため、典型的には、100 個以上に選ばれる。また、ここでは4 つの回路ブロックを模式的に示したが、複数個であればよく、しきい値ばらつきを効果的に抑えるために、典型的には、4 個以上の回路ブロックが選ばれる。
【００２３】
図１（ａ）（ｂ）はしきい値補正しない場合を示している。図１（ａ）は、４つの回路ブロックそれぞれのしきい値分布を示し、図１（ｂ）は４つの回路ブロックを合わせた場合のしきい値分布を示す。
【００２４】
ここで、図１の縦軸は、しきい値のばらつきを示しており、横棒の上端が、それぞれの回路ブロックに含まれるMISFETトランジスタの中のしきい値の最高値を示し、横棒の下端が、それぞれの回路ブロックに含まれるトランジスタの中のしきい値の最低値を示している。また、白丸は、それぞれの回路ブロックの平均値を示している。それぞれの回路ブロックに含まれるトランジスタのしきい値はランダムにばらつくため、４つの回路ブロックA,B,C,D のしきい値の最高値および最低値も統計的に異なる値となる。
【００２５】
さらに、全回路ブロックでのしきい値の最高値と、全回路ブロックでのしきい値の最低値が同じ回路ブロックに含まれる確率は、1/（ブロック数）である。よって、ブロック数が多ければ、しきい値の全ブロックでの最高値を含む回路ブロックと、しきい値の全ブロックでの最低値を含む回路ブロックとが異なる確率は、1-1/（ブロック数）となり大きくなる。
【００２６】
図１（ｂ）で、４つ回路ブロックを合わせた場合には、しきい値の最大値は、 A,B,C,Dそれぞれの回路ブロックのしきい値の最高値の中の最高値となり、しきい値の最小値は、 A,B,C,D  それぞれの回路ブロックのしきい値の最低値の中の最低値となる。よって、４つの回路ブロックを合わせた場合には、しきい値の最高値と最低値との幅は、それぞれのブロックのしきい値の最高値と最低値との幅よりも高い確率で大きくなる。
【００２７】
図１（ｃ）（ｄ）は、図１（ａ）（ｂ）で４つの回路ブロックに分けたものをそれぞれ回路ブロック毎にしきい値補正をする場合を示している。図１（ｃ）は、しきい値補正後の４つの回路ブロックそれぞれのしきい値分布で、図１（ｄ）はしきい値補正後の４つの回路ブロックを合わせた場合のしきい値分布を示す。
【００２８】
次に、以下の手順に従って、しきい値を補正する。
手順（１）
先ず、各回路ブロックのしきい値の最高値Ｖ  ｔｈ１  および最低値Ｖ  ｔｈ２  を測定する。ここで、全ブロックでのしきい値の最高値をＶ  ｔｈｍａｘおよび最低値Ｖ  ｔｈｍｉｎ  とする。この測定回路例の詳細については、後述する。
【００２９】
手順（２）
次に、(Vth1 −V th2 ) が最も大きくなる回路ブロックB 1 （ここでは回路ブロックＣ）を選出する。
【００３０】
手順（３）
次に、基板バイアスやバックゲートバイアスを変化させた場合の回路ブロックB 1 （ここでは回路ブロックＣ）のしきい値変化を推定し、その範囲を希望範囲に設定する。これには、例えば、あらかじめ作成したトランジスタのしきい値の平均値に対する基板バイアス依存性を用いればよい。この際、例えば、しきい値が高いことによる回路遅延を抑えるためには、しきい値の最高値が低くなる様に設定すればよい。また、回路のサブスレショルドリークによる電荷損失が問題となる場合には、しきい値の最低値が高くなる様に設定すればよい。
【００３１】
このようにして決定した回路ブロックB 1 （ここでは回路ブロックＣ）のしきい値の最高値をV th3 および最低値をV th4 とする。ここで、しきい値の基板バイアスに対する変化が線形で近似できる領域では、V th3 −V th4 〜V th1 −V th2 となる。
【００３２】
手順（４）
次に、回路ブロックＢ  １  （ここでは回路ブロックＣ）以外の回路ブロックのしきい値の最高値がＶ  ｔｈ３  以下になるようにし、回路ブロックＢ  １  （ここでは回路ブロックＣ）以外の回路ブロックのしきい値の最低値がＶ  ｔｈ４  以上になるように計算する。しきい値の設定値として決まった離散値しかとれない場合は、その離散値で前記計算値に最も近い値を選ぶ。このしきい値の設定には、例えば、各回路ブロックの基板バイアスまたはバックゲートバイアス電圧を制御する。このしきい値の設定方法、回路レイアウトについては後述する。
【００３３】
このようにしきい値を制御することによって、全回路ブロックを合わせた場合のしきい値の最高値と最低値の差(Vthmax −V thmin ) を、1 回路ブロックB 1 （ここでは回路ブロックＣ）のしきい値の最高値と最低値の差(Vth3 −V th4 ) まで縮小することができる。
【００３４】
図１（ｃ）（ｄ）で細い実線および点線がしきい値補正をする前のしきい値の分布（図１（ａ）（ｂ）に対応）を示している。
図１（ｃ）において、太い実線がしきい値補正をした場合であり、回路ブロックＡと回路ブロックＣについてしきい値補正をした場合を示している。従来と異なり、しきい値補正は各回路ブロックのトランジスタに共通して行われるので、しきい値分布全体がシフトする様相を示す。
【００３５】
また、図１（ｃ）に示すように、各回路ブロックのしきい値の最高値またはしきい値の最低値を補正するため、各回路ブロックのしきい値の平均値は、補正前よりも補正後でばらつきが大きくなっている。ここで、(Vth1 −V th2 ) が最も大きくなる回路ブロックB 1 は、回路ブロックＣであり、先ず回路ブロックＣのしきい値を所望の値に補正し、この回路ブロックC のしきい値の最大値と最小値との幅の中に他の回路ブロックA,B,D のしきい値の最大値と最小値が入るようにする。
【００３６】
このようにすることにより、V thmax となるしきい値のトランジスタを含む回路ブロックと、V thmin となるしきい値のトランジスタを含む回路ブロックとが異なる場合には、全回路ブロックA,B,C,D を合わせた場合のしきい値のばらつきを、しきい値補正をしない場合に比べて小さくすることができる。
【００３７】
ここで、MISFETを用いた論理回路では、しきい値が大きくなると電流駆動能力は小さくなる。そこで、論理回路のゲート遅延時間は、電流駆動能力に逆比例するために、大きくなる。一方、逆にしきい値が小さくなると、サブスレッショルドリーク電流はしきい値の減少値に指数的に依存して大きくなり、蓄積電荷の漏洩のためdynamic 回路が正常に動作しなくなる。そこで、しきい値の最高値と最低値の両方で回路動作を保証する必要がある。このサブスレッショルドリーク電流が問題となるトランジスタしきい値としては、典型的には、0.4V以下である。
【００３８】
次に、図２に、上述した手順（１）乃至（４）に従い、１０５  素子のトランジスタを集積した場合のしきい値ばらつきを小さく制御した例を示す。ここで、個々のトランジスタのしきい値ばらつきは、１  σで４３ｍＶであり、サブスレッショルドスイング係数は１００ｍＶ／ｄｅｃａｄｅとし、トランジスタのサブスレッショルドリークの和を一定にするようにしきい値を制御している。
【００３９】
図２の縦軸は累積度数を、横軸はしきい値の平均値からの最大のしきい値までの差を示している。ここで、丸印は、105 素子を1 つの回路ブロックとして集積した場合を示し、ブロック分割をしない場合に相当する。また、三角印は、トランジスタを104 個の回路ブロックとして10個の回路ブロックに分割し、全回路ブロックでのしきい値の最大値を小さくするように、しきい値を調整した場合である。また、菱形印は、トランジスタを103 個の回路ブロックとして100 個の回路ブロックに分割し、全回路ブロックでのしきい値の最大値を小さくするように、しきい値を調整した場合である。
【００４０】
しきい値の調整は、例えば、次のようにして行った。回路ブロックの数をk として、j を１からk までの自然数として、各ブロックの全サブスレショルドリーク電流をI j 、しきい値の最高値をV thj とし、サブスレッショルドスイング係数をS とし、調整後のしきい値の最大値を全ブロックで揃えてV thc として、以下の式によって、V thc を定めればよい。
【００４１】
【数１】
0003850580.tif 000002
【００４２】
図２に示すように、すべての累積度数において、しきい値平均値から最大値への増分は、回路ブロックの分割数が増加すると小さくなる。よって、回路ブロックを分割し、それぞれの回路ブロックでのしきい値の最大値を揃えることによって、しきい値の最大値を抑えることができる。したがってサブスレショルドリーク電流を増加させずに、最大しきい値を低下させることができ、消費電力を増やさずに回路を高速化することができる。
【００４３】
ここで、最大しきい値を抑える替わりに、最小しきい値を揃えることにより上昇させることによっても、ばらつきを抑えることができる。よって、全サブスレショルドリーク電流の和を一定としたまま、最低しきい値を上昇させることができ、例えば、dynamic 回路のサブスレッショルドリーク電流による電荷の損失を防ぐことが可能である。
【００４４】
また、例えば、揃える設定しきい値を、式１で得たV thc よりも高く、V thj の最高値よりも低くすることによって、V thmax となるしきい値のトランジスタを含む回路ブロックがV thmin となるしきい値のトランジスタを含む回路ブロックと異なる場合には、最高しきい値を下げ、かつ最低しきい値を上昇させることができる。よって、全体としてしきい値ばらつきの幅を減少させることができ、しきい値ばらつきによる、論理回路の遅延時間のばらつきを減少することができ、論理回路のタイミング設計を容易にすることができる。
【００４５】
また、しきい値のばらつき幅が減少するので、例えば、カレントミラー回路など、ペアとなるＭＩＳＦＥＴトランジスタのしきい値の一致が重要となる回路において、より電流精度の高い従属電流源を形成することができる。
【００４６】
また、図２に示すように、累積度数が変化しても、しきい値の最大増分は、回路ブロックの分割数が増加すると一定の値に近づく。すなわち、論理回路の最大遅延時間を一定に保つことができ、より高い歩留まりで一定速度の論理回路を実現できる。
【００４７】
次に、しきい値補正において、しきい値を測定するトランジスタアレイ回路の１例について詳述する。
【００４８】
図３（ａ）にしきい値を測定するトランジスタアレイ回路を示す。本回路は、従来例と異なり、２つのトランジスタを直列接続したノードに電荷を蓄積し、そのノードに蓄積された電荷の転送がしきい値に依存することを用いている。
【００４９】
図３（ａ）に示すように、１つの回路ブロック4 はトランジスタQn1 およびトランジスタQn2 から形成された図の破線で示した領域で形成されており、同等なトランジスタと配線を有した回路ブロック4'と、電圧ノード1,2,3 にそれぞれ並列に接続されている。ここで、トランジスタQn1 とトランジスタQn2 は同じ導電型を有するMISFETから形成されており、トランジスタQn1 のソース電極はトランジスタQn2 のドレイン電極と接続されて、ノード5 となっている。また、トランジスタQn1 のドレイン電極は、電圧ノード1 と接続されている。さらに、トランジスタQn2 のゲート電極は電圧ノード３と接続され、トランジスタQn2 のソース電極およびトランジスタQn1 のゲート電極は、電圧ノード2 と接続されている。
【００５０】
この回路では、トランジスタの基板電極を、V sub の基板電圧と接続されていることが、トランジスタのしきい値をドレイン電圧に依存せず安定させ、基板バイアスによってしきい値を調整できるようにするためには望ましい。さらに、この回路ブロック4'と4 とは、同じ基板バイアス電圧V sub が印加されている。この基板バイアス電圧は、完全空乏化SOI-MISFETの場合には、バックゲートの電圧と読み替えればよい。ノード5 は半導体基板との間に容量C を有している。
【００５１】
次に、図３（ａ）の回路で、２つのしきい値の最大値を測定するタイミングチャート例を図３（ｂ）に示す。
図３（ｂ）のタイミングチャートは、上からノード1 、ノード2 、ノード3 、およびノード5 の電圧を示す。本実施例では、ノード２およびノード3 の電圧V 1 を変化させ、ノード1 から流れ出す電流のV 1 依存性を測定することによって、しきい値を測定する。
【００５２】
まず、ノード1 の電圧は、正の電圧のV 0 とし、一定電圧の電圧源と接続することが望ましい。ここで、V 0 としては、例えば0.001 ~3.3[V] の間の電圧とし、典型的には、0.05V とする。さらに、ノード2 およびノード3 をGND 、つまり、0Vとする。
【００５３】
次に、ノード3 を0Vに維持したまま、ノード2 を一定時間V 1 にする。ここで、V 1 の電圧の維持時間は、トランジスタQn1 のゲート電圧がしきい値以上の場合にノード5 が0VからV 0 に充電されるのに十分な時間とし、例えば、1ns ~1s の間とする。また、V 1 としては、例えば、0Vから論理回路としての電源電圧、すわわち、V DDまでの電圧とし、トランジスタQn1 およびトランジスタQn2 のMISFETのしきい値が存在する範囲の電圧を加えればよい。この充電後、V 1 がトランジスタQn1 のしきい値V th1 よりも高い場合、ノード5 の電圧はV 0 まで上昇し、V 1 がトランジスタQn1 のしきい値V th1 よりも低い場合、ノード5 の電圧は0Vに維持される。
【００５４】
次に、ノード2 を0Vに維持したまま、ノード3 を一定時間V 1 にする。この後、V 1 がトランジスタQn2 のしきい値V th2 よりも高い場合、ノード5 の電圧は0Vまで下降し、V 1 がトランジスタQn2 のしきい値V th2 よりも低い場合、ノード5 の電圧は、ノード3 の電圧を変化する前のノード5 の電圧に維持される。
【００５５】
以上のノード2 の電圧駆動およびノード3 の電圧駆動を周波数f で繰り返すことにより、V 1 がV th1 よりも高く、かつ、V th2 よりも高い場合、1 回の周期でCV0 の電荷がノード1 からノード2 に周波数f の矩形波状の電流を通じて転送され、それ以外の場合、すなわち、V 1 がV th1 より低いかまたは、V th2 より低い場合には、ノード1 からノード2 へは電流が流れない。よって、V 1 を変化させると、図３（ｃ）に示すように、１つの回路ブロック4 では、V th1 よりもV 1 が大きく、かつ、V th2 のよりもV 1 が大きいところで、ノード1 から電荷転送で流れ出る電流は、CV0 f となり、ステップ状の電流が流れる。
【００５６】
さらに、複数の回路ブロック4'が、回路ブロック4 と並列に接続されている図３（ａ）の回路では、ノード1 から流れ出る電流は、複数のブロックの重ねあわせによって図４（ｄ）に示すようになり、ステップの高さがCV0 f となる。よって、V 1 を変化させて電流ステップを取る電圧値を測定することにより、複数のトランジスタのV th1 とV th2 の最大値の分布を得ることができる。よって、この方法から、電流ステップが得られる最大のV 1 が、図３（ａ）で示したトランジスタ測定アレイのしきい値の最大値となる。
【００５７】
ここで、トランジスタアレイのしきい値V th1 およびV th2 それぞれの分布を得るためには、次のようにすればよい。まず、図５（ｅ）に、トランジスタQn2 のしきい値分布を測定するタイミングチャート例を示す。図５（ｅ）は、図３（ｂ）とほぼ同じであるが、ノード2 の電圧をV th1 よりも十分大きな電圧、例えば、V DDとする電圧パルスを加える点が異なっている。
【００５８】
まず、ノード1 の電圧を、正の電圧のV 0 とし、一定電圧の電圧源と接続することが望ましい。ここで、V 0 としては、例えば0.001 ~3.3[V] の間の電圧とし、典型的には、0.05V とする。さらに、ノード2 およびノード3 をGND 、つまり、0Vとする。
【００５９】
次に、ノード3 を0Vに維持したまま、ノード2 を一定時間Qn1 のしきい値よりも十分大きな電圧、例えば、V DDにする。この充電後、V 1 はトランジスタQn1 のしきい値V th1 よりも高いので、ノード5 の電圧はV 0 まで上昇する。
【００６０】
次に、ノード2 を0Vに維持したまま、ノード3 を一定時間V 1 にする。ここで、V 1 としては、例えば、0Vから論理回路としての電源電圧、すわわち、V DDまでの電圧とし、トランジスタQn2 のMISFETのしきい値が存在する範囲の電圧を加えればよい。この後、V 1 がトランジスタQn2 のしきい値V th2 よりも高い場合、ノード5 の電圧は0Vまで下降し、V 1 がトランジスタQn2 のしきい値V th2 よりも低い場合、ノード5 の電圧は、V 0 に維持される。
【００６１】
以上のノード2 の電圧駆動およびノード3 の電圧駆動を周波数f で繰り返すことにより、V 1 がV th2 よりも高い場合、1 回の周期でCV0 の電荷がノード1 からノード2 に周波数f の矩形波状の電流を通じて転送され、V 1 がV th2 より低い場合には、ノード1 からノード2 へは電流が流れない。よって、１つの回路ブロック4 では、V 1 を変化させると、図５（ｆ）に示すように、V th2 のよりもV 1 が大きいところで、ノード1 から電荷転送で流れ出る電流は、CV0 f となり、ステップ状の電流が流れる。
【００６２】
さらに、複数の回路ブロック4'が、回路ブロック4 と並列に接続されている図３（ａ）の回路では、ノード1 から流れ出る電流は、複数のブロックで重ねあわせられる。よって、V 1 を変化させて電流ステップを取る電圧値を測定することにより、複数のトランジスタのV th2 の分布を得ることができる。
【００６３】
図６（ｇ）に、トランジスタQn1 のしきい値分布を測定するタイミングチャート例を示す。図６（ｇ）は、図３（ｂ）とほぼ同じであるが、ノード3 の電圧をV th2 よりも十分大きな電圧、例えば、V DDとする電圧パルスを加える点が異なっている。
【００６４】
まず、ノード1 の電圧を、正の電圧のV 0 とし、一定電圧の電圧源と接続することが望ましい。ここで、V 0 としては、例えば0.001 ~3.3[V] の間の電圧とし、典型的には、0.05V とする。さらに、ノード2 およびノード3 をGND 、つまり、0Vとする。
【００６５】
次に、ノード3 を0Vに維持したまま、ノード2 を一定時間V 1 にする。ここで、V 1 としては、例えば、0Vから論理回路としての電源電圧、すわわち、V DDまでの電圧とし、Qn1 のMISFETのしきい値が存在する範囲の電圧を加えればよい。この充電後、V 1 がトランジスタQn1 のしきい値V th1 よりも高い場合、ノード5 の電圧はV 0 まで上昇し、V 1 がQn1 のしきい値V th1 よりも低い場合、ノード5 の電圧は0Vに維持される。
【００６６】
次に、ノード2 を0Vに維持したまま、ノード3 を一定時間Qn2 のしきい値よりも十分大きな電圧、例えば、V DDにする。これにより、ノード5 の電圧は、0Vに設定される。
【００６７】
以上のノード2 の電圧駆動およびノード3 の電圧駆動を周波数f で繰り返すことにより、V 1 がV th1 よりも高い場合、1 回の周期でCV0 の電荷がノード1 からノード2 に周波数f の矩形波状の電流が流れ、V 1 がV th1 より低い場合には、ノード1 からノード2 へは電流が流れない。よって、１つの回路ブロック4 では、V 1 を変化させると、図６（ｈ）のように、V th1 のよりもV 1 が大きいところで、ノード1 から電荷転送で流れ出る電流は、CV0 f となり、ステップ状の電流が流れる。
【００６８】
さらに、複数の回路ブロック4'が、回路ブロック4 と並列に接続されている図３（ａ）の回路では、ノード1 から流れ出る電流は、複数のブロックで重ねあわせられる。よって、V 1 を変化させて電流ステップを取る電圧値を測定することにより、複数のトランジスタのV th1 の分布を得ることができる。
【００６９】
以上から、V th1 およびV th2 のしきい値の分布をそれぞれ得ることができ、これらを合わせることにより、図３（ａ）のトランジスタアレイを形成するすべてのトランジスタのしきい値の分布を得ることができる。
【００７０】
以上の回路は、勿論n 型をp 型と読み替え、p 型をn 型と読み替え、電圧0VをV DDと読み替え、V DDを0Vと読み替えることによって、相補的にp 型MISFETについての回路を形成することは容易である。
【００７１】
しきい値補正において、しきい値を測定するトランジスタアレイ回路では、複数個ｎ  のトランジスタのしきい値を測定するのに、ｎ  が増加しても、図３（ａ）で示したように配線数はノード１  、ノード２、およびノード３  の最低３  本でよい。よって、従来例よりもトランジスタアレイから測定回路への配線や測定パッドを大幅に減らすことができ、より測定配線を作成するための面積の増大を抑えることができる。また、配線数が少ないので、より設計寸法の小さい回路レイアウトに対してしきい値を測定する回路を形成できる。もちろん、例えば、図７（ｉ）の回路に示すように、ノード本数を３  本から本数を１  本増やして４本で駆動してもよい。この場合、ノード２’はノード２  と同様に駆動すれば良いので省略する。
【００７２】
また、図７（ｉ）で、トランジスタQn1 およびトランジスタQn2 の２つのトランジスタを直列に接続するだけでなく、さらにソースドレインについて３つ以上のトランジスタを直列に接続して、それぞれのトランジスタのゲート電極駆動線を複数ブロックで並列接続してノードとし、端のドレイン線を複数ブロックで並列接続してノードとし、端のソース線を複数ブロックで並列接続してノードとすることで、しきい値を測定する回路を形成できる。
【００７３】
また、１つ１つのトランジスタのしきい値を測定する方法に比較し、一度のＶ  １  のスイープによって、ノード１，２，３  に接続された複数個のトランジスタのしきい値を一度に測定できる。よって、測定時間を短くすることができる。
【００７４】
また、出力が電流値によって出力されるので、電圧を測定する方式と比較して、配線の直列抵抗による電圧降下の影響を受けにくい。よって、測定ノード１，２，３  の配線の抵抗が高くても、より数多くのトランジスタ回路ブロック４’を接続することができる。よって、並列接続数を増やすことにより、従来例よりもトランジスタアレイから測定回路への配線や測定パッドを大幅に減らすことができる。
【００７５】
また、ノード１  の電圧を一定電圧にすることができ、かつ、ノード１  から流れ出る電流成分は、周波数ｆ  の矩形波状の成分となる。よって、例えば、ノード１  の電流の周波数ｆ  の成分をロックインアンプの手法で抜き出すことや、周波数ｆ  を変化させてその差分を得ることにより、直流電流成分を単に測定するよりもノード１  からの電流成分の信号雑音比を向上させることができる。よって、ノード１からの直流電流のリークとしきい値測定電流成分とを分離することができ、より、正確なしきい値を測定することができる。
【００７６】
また、ノード１  から流れ出る電流のステップ高さはＣＶ０  ｆ  となり、図３（ｃ）、図５（ｆ）および図７（ｈ）のようにステップより大きなＶ  １  での電流値はＶ  １  が増えても増加しない。よって、図３（ａ）のように、複数の回路アレイ４’が並列に接続された場合でも、しきい値を与える部分以外での電流増加はなく、個々の電流ステップを明確に測定することができ、Ｖ  １  が増加しても配線の電流密度が増加する問題を抑制することができる。さらに、しきい値を与える電圧Ｖ  １  はチャネル幅とは分離して得ることができるため、チャネル幅が異なるトランジスタで形成された図３（ａ）のようなトランジスタアレイでもしきい値を正確に得ることができる。勿論、図３（ｄ）のように、出力特性から、Ｖ  ０  とＶ  １  とに分離することが容易にできるので、しきい値のＶ  ０  依存性を得るのも容易である。
【００７７】
また、測定トランジスタが並列に接続され、その電流和を測定しているので、回路に接続されるトランジスタブロックの数が変化しても、他の測定ブロックのしきい値および電流ステップが変化を受けることがない。また、１つ１つのトランジスタの直列抵抗の影響を受け難く、トランジスタがマトリックス状に形成されていない回路でもしきい値分布を測定することができる。
【００７８】
また、異なる基板バイアス電源に接続された測定回路ブロックを並列に接続し、１つの基板バイアス電源の電圧を変化した場合のしきい値特性の差分を調べることにより、異なる基板バイアス電源に接続された回路ブロックそれぞれのしきい値分布を得ることができ、それぞれ独立したウェル内のトランジスタ分布を個々に得ることができる。しきい値の最高値または最低値を与える回路ブロックの位置についても、ウェル分割数を増やすことによって特定することができる。
【００７９】
次に、しきい値補正において、しきい値を測定するトランジスタアレイ回路によって、測定したしきい値をフィードバックし、しきい値を調整する回路および手順を示す。なお、以下では、バルクＭＩＳＦＥＴおよび部分空乏化ＳＯＩ−ＭＩＳＦＥＴを想定し、基板またはボディ電圧を変化させることによって、しきい値を調整する例を示すが、これは、例えば、完全空乏化ＳＯＩ−ＭＩＳＦＥＴを用いて、バックゲート電圧を変化させることと置き換えても構わない。
【００８０】
図８にしきい値を補正する回路を説明する図を示す。ここでは、基板バイアス電源１４，１５  および１６の制御入力が、あらかじめ設定したしきい値を与えるように制御するしきい値モニタ回路１７の出力に接続されている。さらに、しきい値モニタ回路１７には、各基板バイアス電源１４，１５  および１６の出力が入力され、電源１４，１５  および１６とフィードバックを形成している。
【００８１】
さらに、しきい値モニタ回路17からは、基板バイアス電源14,15 および16の出力がすべて設定範囲になっていることを示すactive enable 出力が出力され、論理回路ブロックに接続されている。このactive enable 出力は、トランジスタのしきい値ばらつきを補正できている場合にenableとなる出力で、例えば、しきい値ばらつきに敏感な論理回路の動作保障するのに用いることができる。これら電源14,15 および16、さらに、回路17によって、しきい値設定ブロック19を形成している。
【００８２】
さらに、基板電源14の出力は、ヒューズ素子10を介して回路ブロック11の中に形成されたMISFET  Q11 の基板電極に接続されている。また、基板電源15の出力は、それぞれ別々のヒューズ素子10を介して、回路ブロック12の中に形成されたMISFET  Q12 の基板電極、および、回路ブロック12' の中に形成されたMISFET  Q12'の基板電極、および回路ブロック12''の中に形成されたMISFET  Q12'' の基板電極に接続されている。さらに、基板電源16の出力は、ヒューズ素子10を介して回路ブロック13の中に形成されたMISFET  Q13 の基板電極に接続されている。
【００８３】
これらヒューズ素子10は、基板バイアス電源14,15 および16と回路ブロック11,12,12',12''および13とを一対一または一対多と接続するものであり、任意の基板バイアス電源と回路ブロックが接続出来るようになっている。例えば、図９のようなアレイ形成されていることが望ましい。図９のヒューズアレイ18において10' は、しきい値分布測定後のプロセスによって切断状態にされたヒューズを示し、10は、しきい値分布測定後のプロセスによって導通状態にされたヒューズを示す。このヒューズとしては、例えば、配線上層に形成されたポリシリコンやAlからなる導電体薄膜をレーザー切断してプログラムすればよい。本ヒューズアレイ18のヒューズ形成パターンにおいて、任意の回路ブロックが、いずれか１つの基板バイアス電源に接続されている。
【００８４】
なお、図８に示すしきい値を補正する回路では、回路ブロックが５つの場合を示したが、３つ以上であればよく、基板電圧源も３つ以上であればよい。
さらに、基板バイアスを一定とした状態では、回路ブロック１１でウェルを共通としているトランジスタしきい値の最低値は、回路ブロック１２，１２’および１２’’でウェルを共通としているトランジスタしきい値の最低値よりも低い。また、基板バイアスを一定とした状態では、回路ブロック１３でウェルを共通としているトランジスタしきい値の最高値は、回路ブロック１２，１２’および１２’’でウェルを共通としているトランジスタしきい値の最高値よりも高い。これらは、実施例２で説明した回路であらかじめ測定しておくことによって、選択することができる。
【００８５】
ここで、図では省略しているが、それぞれの回路ブロック11,12 および13は、半導体内で、素子分離または伝導性の異なる領域によって互いに分離されたウェル上に形成されており、その回路ブロックに含まれるトランジスタ、Q11 、Q12 、Q12'、Q12'' およびQ13 は複数からなり、ウェルを共有している。これら回路ブロックは、例えば、インバータ、NANDやNOR などのMISFET論理回路、および、SRAMやDRAM、E 2 PROM、強誘電体メモリなどの半導体記憶回路を形成し他の回路ブロック11,12 および13と互いに接続されている。
【００８６】
図８に示すしきい値を補正する回路が従来例と異なる点は、しきい値モニタ回路１７のしきい値設定がしきい値分布の測定前になされており、回路ブロック１１、１２、１２’  、１２’’、１３のしきい値の分布に合わせるためにトリミングが必要ないことである。さらに、基板バイアス電源１４の出力電圧Ｖ  １４は、基板バイアス電源１５の出力電圧Ｖ  １５よりも負となっている。さらに、基板バイアス電源１５の出力電圧Ｖ  １５は、基板バイアス電源１６の出力電圧Ｖ  １６よりも負となっている。また、基板バイアス電源１５の電流駆動能力は、基板バイアス電源１４の電流駆動能力や基板バイアス電源１６の電流駆動能力よりもあらかじめ大きく形成されていることが望ましい。さらに、基板バイアス電源１５に接続された回路ブロックのウェル面積の和は、基板バイアス電源１４に接続された回路ブロックのウェル面積の和や、基板バイアス電源１６に接続された回路ブロックのウェル面積の和よりも大きく、必ずしも１つの基板バイアス電源１５に接続された回路ブロック１２，１２’および１２’’が別々のウェルに形成される必要はない。
【００８７】
測定したしきい値をフィードバックしてしきい値を調整する回路および手順でしきい値のばらつきを小さくするように、あらかじめしきい値を設定する方法は、例えば以下の手順に従えばよい。特に、本手順ではしきい値の最大値および最小値の両方の差を減少させる手順を示し、特に、回路ブロック１２のトランジスタの平均しきい値から、回路ブロック１３のトランジスタの平均しきい値を引いた差δ、回路ブロック１１のトランジスタの平均しきい値から、回路ブロック１２のトランジスタの平均しきい値を引いた差δ’  を求める方法を示す。
ここで、説明を簡単にするために、Ｎ個のトランジスタを集積化した回路ブロックがｋ個ある場合について説明する。１つ１つのＭＩＳＦＥＴのしきい値に対する累積分布関数をΦ（ｘ）とする。Φ（ｘ）は、例えば、本体トランジスタ形成前の先行試作を行い複数のトランジスタのしきい値を測定しておけば容易に得ることができる。
【００８８】
手順（１）
x をしきい値として、N 個のトランジスタで形成される回路ブロックのしきい値の最高値の累積分布関数をI 1 (x) とすると、以下の式で与えられる。
【００８９】
【数２】
0003850580.tif 000003
また、k ブロック合わせた場合のしきい値の最高値の累積分布関数をI 2 (x) とすると、以下の式で与えられる。
【００９０】
【数３】
0003850580.tif 000004
【００９１】
I 1 (x) およびI 2 (x) のx による微分関数、すなわちしきい値の最大値の確率分布関数の例を図１０（ａ）（ｂ）（ｃ）に示す。
図１０（ａ）では、N=104 [ 個] 、k=10[ ブロック] として、Φ(x) として正規分布累積関数を用い、標準偏差をσとして横軸であるしきい値の偏差を正規化して示している。実線がトランジスタ数104 個の各ブロックの確率密度関数I 1 (x) 、点線がトランジスタ数105 個のブロック全体の確率密度関数I 2 (x) を示している。図１０（ａ）から明らかなように、N が増加すると、しきい値からの偏差の分布がより大きい値側へシフトする。
一方、N 個のトランジスタで形成される回路ブロックのしきい値の最低値の累積分布関数をI 3 (x) とすると、以下の式で与えられる。
【００９２】
【数４】
0003850580.tif 000005
また、k ブロック合わせた場合のしきい値の最低値の累積分布関数をI 4 (x) とすると、以下の式で与えられる。
【００９３】
【数５】
0003850580.tif 000006
【００９４】
I 3 (x) とI 4 (x) は、図１０（ａ）の例では、I 1 (x) とI 2 (x) とを、それぞれ横軸を反転した分布となる。
このようにして、図１０（ｂ）のようなしきい値の最高値および最低値の確率分布関数を得ることができる。この時、ブロック分割しない場合、つまり、図１０（ｂ）では104 [ 個トランジスタ]*10[ ブロック]=105 [ 個トランジスタ] の最高値と最低値との広がりが、104 [ 個トランジスタ] の最高値と最低値との広がりよりも大きくなる。
【００９５】
手順（２）
I 1 (x) 、I 2 (x) 、I 3 (x) およびI 4 (x) の確率の典型値、例えば、50% 累積度数を与えるしきい値偏差x 1 ,x2 ,x3 およびx 4 を計算する。つまり、I 1 (x1 )=0.5 となるx 1 を計算し、他のx 2 ,x3 およびx 4 についても同様に計算する。
【００９６】
例えば、図１０（ａ）の例では、x 1 は2.81σ、x 3 は−2.81σ、x 2 は3.18σ、x 4 は−3.18σとなる。確率の典型値としては最尤値として考えられる他の値でもよく、例えば、確率密度関数の最大値を与える値を用いても構わない。
【００９７】
手順（３）
分割したブロック全体でしきい値の最高値を与えるブロックを考える。ここで、このブロックでのしきい値の最高値および最低値の確率分布は、図１０（ｃ）の実線のようになる。このブロックでは、しきい値の最高値と最低値に相関がないため、最高値はI 2 (x) の与える分布を示し、最低値はI 3 (x) の与える分布を示す。そこで、δ=(x 2 +x3 )/2 だけこのブロック内のトランジスタのしきい値を下げて図１０（ｃ）の点線のようにすれば、しきい値の最高値と最低値の平均値は、他のブロックのしきい値平均値と一致し、最高および最低しきい値の分布が平均しきい値に対してほぼ対称な広がりを持つ。同様のしきい値制御を、しきい値最低値を与えるブロックについて、δ'=−(x1 +x4 )/2 だけしきい値を上昇させれば、全ブロックのしきい値の最大値と最低値の差は、( δ+ δ')程度減少することができる。これは、しきい値の最高値と最低値との幅が、図１０（ｂ）の破線から図１０（ｃ）の破線へと、減少していることからも明らかである。
【００９８】
ここで、図１０（ａ）の例では、δ= δ'=0.185 σとなり、回路ブロック12のトランジスタの平均しきい値から、回路ブロック13のトランジスタの平均しきい値を引いた差δ、回路ブロック11のトランジスタの平均しきい値から、回路ブロック12のトランジスタの平均しきい値を引いた差δ' を0.185 σに設定するように、基板バイアスを制御すればよい。
【００９９】
ここで、図１０（ｃ）より、補正後のトランジスタのしきい値の最大値および最小値の確率分布は、全ブロックのトランジスタのしきい値の最大値および最小値の確率分布に比べて、それぞれ、最大値についてはδだけしきい値が小さく、最小値については、δ' だけしきい値が大きい分布となる。よって、しきい値の分布が、x 2 −δとx 4 + δ' の範囲に入るブロックはしきい値を中心値から補正する必要がなく、図８の電源15と接続すればよい。
【０１００】
図１０（ａ）の分布の場合、この確率は、I 1 (x2 −δ)* I3 (x4 + δ')=64%となり、図８の他の電源14または16に接続されるブロックの確率は、高々18% 以下である。よって、図８の電源15に接続されるブロックのウェル面積が、他の電源14または16と接続されるブロックのウェル面積よりも大きくなる。また、ブロックの容量、およびウェルからのリーク電流は、ウェル面積が大きいほど一般的に大きくなる。よって、電源の駆動能力もこの確率に比例して決めればよく、電源15の電流駆動能力が、他の電源14または16の電流駆動能力よりも大きくなる。
【０１０１】
なお、それぞれの回路ブロックのしきい値分布は、測定したしきい値をフィードバックしてしきい値を調整するしきい値補正回路のヒューズ１０の切断、非切断の選択を決定するまでに測定されているので、基板バイアスを変化させた場合の、各ブロックのしきい値最低値、しきい値最高値、しきい値平均値を推定することが可能である。よって、例えば、式（１）で示す全ブロックのサブスレッショルドリークの和のように、最適化したい条件の評価関数を与えれば、しきい値の補正手順（１）乃至（３）に従って、しきい値を最適化することが可能である。
【０１０２】
図８のしきい値設定ブロック19は、具体的には図１１のように実現すればよい。図１１に示す、しきい値下限モニタ回路17とは、MISFETのしきい値がある設定下限より低い場合にhighを出力する回路であり、しきい値の上限モニタ回路とは、MISFETのしきい値がある設定上限より高い場合にhighを出力する回路である。これらは、例えば、Tadahiro Kuroda et al., IEEE Journal of Solid-State Circuits, Vol.31, No.11. November 1996の1773頁のFig.5 に開示されているLeakage current monitor 回路で作成することができ、設定しきい値とFig.5 のトランジスタ幅W1,W2 を設定することによって決めればよい。
【０１０３】
ここで、設定しきい値をV set として、V 15の電源に接続されたしきい値設定回路の設定上限をV set とV set + δ' との間、典型的にはV set + δ'/2 と取ればよい。また、V 15の電源に接続されたしきい値設定回路の設定下限をV set とV set −δとの間、典型的にはV set −δ/2と取れば良い。ここで、V 15の中心しきい値V set に近い方がしきい値の精度が上がるが、上限と下限の幅が狭くなるので、回路のフィードバックの安定性が問題となり、最適幅Δがある。
【０１０４】
一方、V 14の電源に接続されたしきい値設定回路のしきい値設定上限および下限は、中心しきい値をV set + δ' として、前述のΔの幅で設定すればよい。例えば、典型的には、しきい値上限は、V set + δ'+δ'/2 、しきい値下限はV set + δ'/2 と取ればよい。
【０１０５】
さらに、V 16の電源に接続されたしきい値設定回路のしきい値設定上限および下限は、中心しきい値をV set −δとして、前述のΔの幅で設定すればよい。例えば、典型的には、しきい値上限は、V set −δ/2、しきい値下限はV set −δ−δ/2と取ればよい。
【０１０６】
図１１において、しきい値下限モニタ回路およびしきい値上限モニタ回路の出力は、高周波リングオシレータ回路と低周波リングオシレータ回路の発振制御入力に接続されている。高周波リングオシレータ回路は、しきい値が、しきい値下限モニタ回路の設定値よりも低い場合に動作し、設定しきい値になるよう基板バイアスを高速で昇圧する。
【０１０７】
低周波リングオシレータ回路は、しきい値が、しきい値下限モニタ回路の設定値よりも高く、かつ、しきい値上限モニタ回路の設定値よりも低い場合に動作し、範囲内では低電力で接続した回路ブロック11,12 または13のウェルからのリーク電流を補う働きを持つ。これらオシレータ動作、および基板バイアス回路ブロック14,15,16のオシレータ回路およびチャージポンプ回路については、前述のTadahiro Kuroda et al., IEEE Journal of Solid-State Circuits, Vol.31, No.11. November 1996  1770〜1778頁に記載されている回路を用いればよい。
【０１０８】
さらに、図１１では、すべての基板バイアス電源で、しきい値が設定上限および下限に入った場合に、１つのAND ゲートを使って20ノードにhighが得られるようになっている。従来例にないこの出力を、例えば、回路ブロック11、12' 、12'',12'''および13内に形成されたゲーテドクロック発生回路の制御入力に用いることにより、しきい値ばらつきの小さい実施例の規格で設計した論理回路の同期動作を安定に行うことができる。
【０１０９】
測定したしきい値をフィードバックしてしきい値を調整する回路および手順によれば、しきい値設定回路の設定しきい値があらかじめ与えられているので、個々のトランジスタのしきい値の分布を測定した後、そのデータを用いてしきい値をあわせ込むトリミングが必要がなく、配線ヒューズの接続または非接続にすればよい。よって、トリミングに必要なしきい値電圧設定の広いアナログ回路面積が不要となり、短時間でしきい値電圧を設定することができる。
【０１１０】
また、基板バイアス回路を複数のウェルで共有しているので、共有していない場合に比べ、ウェルと基板バイアス回路との配線数、および、ヒューズの数を減少させることができ、配線面積およびヒューズ面積を縮小し、基板バイアス回路とウェル位置とのレイアウトの自由度が増す。
【０１１１】
また、基板バイアス電源14,15 および16の出力がすべて設定範囲になっていることを示すactive enable 出力が出力されているので、基板バイアス電源に接続される負荷容量の大きさに依らず、安定な回路動作を実現のタイミング範囲を保証できる。
【０１１２】
また、回路ブロックの分割数、および基板バイアス回路の数を与えれば、回路を作成しなくても確率論によってしきい値の分布をシミュレーションすることが可能となる。よって、最適化するまでの時間を回路試作を経ずに短縮できる。
【０１１３】
また、測定したしきい値をフィードバックしてしきい値を調整する回路および手順を用いた制御方式では、しきい値の最高値と最低値とを対称に補正を行っている。よって、補正後のしきい値の平均値は、全ブロックで平均すると、補正前の平均しきい値と等しく、しきい値ばらつきだけを削減している。よって、しきい値変更に伴う回路設計の変更の必要やサブスレッショルドリーク電流の全回路での和が増加することが無い。
また、確率によって、それぞれの基板バイアス電源に接続される回路面積を推測することができ、あらかじめ基板バイアス回路のキャパシタやダイオードの面積を決定および設計することができる。よって、基板バイアス電源回路の面積をあらかじめ最適化でき、消費電力を抑えることができる。
【０１１４】
次に、トランジスタを二次元アレイ状に稠密に形成し、配線によって複数の論理回路を実現した、いわゆるＳｅａ−ｏｆ−ｇａｔｅ（ＳＯＧ）ゲートアレイ構造におけるしきい値を測定するトランジスタアレイ回路および、しきい値をフィードバックしてしきい値を調整する回路を実現する回路を示す。ここでは、本ゲートアレイ構造では、実回路の配線領域がゲート上に任意に形成され、かつ、実トランジスタに使用される稠密に配置された任意の位置のトランジスタのしきい値を測定する必要がある。一方、配線領域と基本セル領域とが分けられたゲートアレイやスタンダードセル構造では、測定用の配線を、前記配線領域に配置することができるため、しきい値を測定する配線構造を本ＳＯＧ  ゲートアレイ構造よりも容易に形成することができることは言うまでもない。
【０１１５】
図１２に、ＳＯＧ  ゲートアレイの配線の下の構造を示す。また、図１４に、ＳＯＧゲートアレイのウェル構造および、測定用に配置したウェルへの配線構造を示す。図１４では、図１２のウェル構造を内含するようになっているが、ウェル構造を明確に見せるために、一部トランジスタ構造を省略して記す。
【０１１６】
ここで、図１２のＡ−Ａ’断面を図１５（ａ）に、図１４のＢ−Ｂ’断面を図１５（ｂ）に、図１４のＣ−Ｃ’断面を図１５（ｃ）に示す。図１２および図１４に示すＳＯＧゲートアレイでは、２つのＭＩＳＦＥＴが直列接続された構造で、それぞれｎ  型ＭＩＳＦＥＴとｐ  型ＭＩＳＦＥＴが一組向かい合った最小単位とするＣＭＯＳのゲートアレイを形成している。
【０１１７】
図１２、図１３、図１４および図１５において、支持基板38は、例えば、ボロンまたはインジウムを1014〜1018cm-3ドープしたシリコンからなるp 型半導体で形成され、支持基板38の中に砒素またはリンを1014〜1018cm-3ドープして形成したn 型ウェル領域33' 形成されている。これらは、支持基板38と電気的に接続されたp 型領域によって、互いに電気的に分離されている。さらに、n 型領域33' に囲まれるようにボロンまたはインジウムを1014〜1018cm-3ドープしたp 型ウェル34が複数形成されている。このp 型ウェル領域34は、支持基板38および隣接するp 型ウェル領域34とは、n 型ウェル領域33' によって電気的に分離されている。これらp 型ウェル34によって、n 型MISFET  の基板電極を形成している。また、ここで、p 型ウェル34のp 型電極領域として36が、p 型ウェル34に少なくとも１つ活性領域に形成されている。これらp 型ウェル34は、複数のn 型MISFET、例えば、図１２ではトランジスタQn1 、トランジスタQn2 、トランジスタQn3 およびトランジスタQn4 の基板電極を形成している。
【０１１８】
また、前記n 型ウェル領域33' に隣接して形成されたp 型領域38内に、砒素またはリンを1014〜1018cm-3ドープして形成したn 型ウェル33が複数個形成されている。これらn 型ウェル33は、支持基板38と電気的に接続されたp 型領域によって、互いに電気的に分離され、複数のp 型MISFET、例えば、図１２ではトランジスタQp1 およびトランジスタQp2 の基板電極を形成している。つまり、本実施例構造は、いわゆる三重ウェル構造であり、n 型層33' と33を同時形成することで、工程数を減少できることは、自明である。また、n 型ウェル33およびp 型ウェル34のいずれも支持基板38と電気的に分離され、独立に電圧を印加することができる。また、これらウェルは、紙面上下方向に、それぞれ2 トランジスタを含み、交互に配置されることが、n 型MISFETとp 型MISFETとの隣接数を多くしCMOS回路を形成しやすくするのに望ましい。
【０１１９】
ウェル33および34に１つに対して、MISFETは複数形成されている。図１２、図１３、図１４では、１つのウェルに対してそれぞれ4 つまたは2 つ形成した例を示しているが、さらに多く形成しても構わない。また、これら個々のトランジスタ領域の周囲は、例えばシリコン酸化膜からなる絶縁膜8 が素子分離膜として形成されている。さらに、MISFET上部には、例えば、シリコン酸化膜からなる層間絶縁膜7 が形成されている。
【０１２０】
ここで、１つのp 型半導体ウェル領域34に形成された隣接するn 型MISFET  Qn1 およびQn2 は、例えば、1019cm-3以上P またはAsを添加した深さ0.5um 以内のn 型半導体領域からなるソース電極およびドレイン電極領域31によって、ソースとドレインを共有している。さらに、1019cm-3以下のp 型不純物添加からなる領域34が、ゲート電極32とゲート絶縁膜9 を挟んで形成され、n 型MISFETのチャネル領域となっている。また、このゲート電極32の両側には、n 型ソース電極およびドレイン電極領域31が形成されている。
【０１２１】
さらに、１つのn 型半導体ウェル領域33に形成された隣接するp 型MISFET  Qp1 およびQp2 は、例えば、1019cm-3以上B を添加した深さ0.5um 以内のp 型半導体領域からなるソース電極およびドレイン電極領域によって、ソースとドレインを共有している。さらに、1019cm-3以下のn 型不純物添加からなる領域33が、ゲート電極32とゲート絶縁膜9 を挟んで形成され、p 型MISFETのチャネル領域となっている。また、このゲート電極32の両側には、p 型ソース電極およびドレイン電極領域が形成されている。
【０１２２】
ここで、ゲート電極32は、しきい値を制御するために、p 型MISFETとn 型MISFETで異なる導電型を有する半導体であってもよい。具体的には、p 型MISFETのゲート電極としては、1019cm-3以上B を添加したポリシリコン電極であり、n 型MISFETのゲート電極としては、1019cm-3以上P またはAsを添加したポリシリコン電極であればよい。
【０１２３】
ここで、図１２のように、n 型MISFETおよびp 型MISFETは隣接して向かい合ったアレイ状に形成されることが、金属配線の結線によって多段のCMOS論理回路を形成するには望ましい。例えば、図１２では、トランジスタQn1 およびトランジスタQn2 のn 型MISFETアレイと相補的に組み合わせて用いるトランジスタは、トランジスタQp1 およびトランジスタQp2 のｐ型MISFETアレイとなる。
【０１２４】
図１２で、29は、２つの直列接続されたトランジスタで共有するソース領域またはドレイン領域31に形成されたコンタクトの形成位置を示し、28は、２つの直列接続されたトランジスタで共有されないソース領域またはドレイン領域31に形成されたコンタクトの形成位置を示す。また、27は、ゲート電極32に形成されたコンタクトの形成位置を示す。これらは、設計ルールによってあらかじめ決まった位置に形成され、開口するか否かは、回路設計によって決定される。
【０１２５】
ここで、ゲートアレイ構造では、回路設計から製品完成までの時間短くするために、トランジスタ領域の構造は共通にし回路設計の前にあらかじめ作っておき、コンタクトおよび配線という上部構造を個々の回路用にパターン設計することによって、論理回路を形成する。よって、前記コンタクト27,28,29は、使用するトランジスタの機能によって、開口されるか否かが変化する。本実施例に特徴的なことは、使用するトランジスタブロックのそれぞれのソースドレイン領域31に対して、コンタクト28を少なくとも１つ開口する条件を加えるだけで、実回路の配線レイアウトに依らず使用するトランジスタブロックすべてのしきい値を測定できることにある。この際、コンタクト29の開口および非開口は関係ない。
【０１２６】
さらに、図１２乃至１５に示すＳＯＧゲートアレイに特徴的なことは、隣接する同じ導電性のウェルが、個々にチャネル領域４と電気的に分離され、独立に基板バイアス印加が可能となっていることである。例えば、図１５（ｂ）では、２つのｐ型ウェル領域３４がｎ型領域３３’によって電気的に分離されており、図１５（ｃ）では、２つのｎ型ウェル領域３３がｐ型領域３８によって電気的に分離されている。従来のゲートアレイ構造では、このような紙面左右方向のウェルの分離はなされていない。このようにすることにより、左右方向にもブロック分割を可能とし、しきい値補正が必要な回路ブロックに、他の隣接する回路ブロックと独立に基板バイアス電圧を印加することができ、しきい値ばらつきを低減することができる。
【０１２７】
さらに、図１２乃至１５に示すＳＯＧゲートアレイ特徴的なこととして、導電性の同じトランジスタアレイの配列方向と垂直な方向に、個々のウェル電極を接続する測定用ウェル配線がゲート電極材を用いて形成されていることである。これを、図１２を用いて説明する。図１２において、紙面上下方向に、ｎ型ウェルに素子分離８が形成されず露出した領域３６が形成されている。さらに、領域３６の紙面上下方向に隣接して、ゲート電極３５が形成されている。また、ゲート電極３５の両端には、コンタクト２７’が形成され、領域３６の両端にはｎ型ウェルに対するコンタクト４０が形成されている。ここで、しきい値分布を測定する時には、図１３のように、隣接する配線コンタクト２７’とコンタクト４０とを配線３０によって結線する。これにより、紙面上下方向のｎ型ウェル３３が接続され、共通に基板バイアス電圧を印加することができる。この際、図１４のように、紙面左右方向には、ウェルを分離して形成することによって、隣接するｎウェルおよび隣接するｐウェルと異なるバイアスを印加することが可能となる。図１４では、例として２つの測定用ウェル配線を示し、それぞれ、Ｖｎｗｅｌｌ１、Ｖｎｗｅｌｌ２の異なる電圧印加ができるウェル配置を示している。
【０１２８】
一方、図１２において、紙面上下方向に、p 型ウェルに素子分離8 が形成されず露出した領域37が形成されている。さらに、領域37の紙面上下方向に隣接して、ゲート電極35' が形成されている。また、ゲート電極35' の両端には、コンタクト27' が形成され、領域37の両端にはp 型ウェルに対するコンタクト41が形成されている。ここで、しきい値分布を測定する時には、図１３のように、隣接する配線コンタクト27' とコンタクト41とを配線30' によって結線する。これにより、紙面上下方向のp 型ウェル34が接続され、共通に基板バイアス電圧を印加することができる。
【０１２９】
次に、図１３に、実施例２の図３（ａ）に示した測定回路の配線レイアウト例を、黒太線で囲まれた領域で示す。ここで、例えば、配線としては、Cu、Al、AlCu、AlCuSiではなく、コンタクト埋め込みに用いるW やTiN 、Ti、TaN 、TaW 、WSi 、CoSi、TiSiなどの高融点金属やシリサイドを全面堆積し、配線に加工して用いることができる。図１３のレイアウトでは、ゲート電極とトランジスタ領域との幅の間隔以上の配線間隔で形成することができる。
【０１３０】
ここで、配線21はトランジスタQn1 の共有されていないソースまたはドレイン電極31とコンタクト28を介して接続されている。また、配線23は、トランジスタQn1 のゲート電極27にコンタクト27を介して接続されている。さらに、配線22はトランジスタQn2 の共有されていないソースまたはドレイン電極31とコンタクト28を介して接続され、さらに、トランジスタQn2 のゲート電極27にコンタクト27を介して接続されている。
【０１３１】
これらは、21を図３（ａ）の回路のノード１と考え、22を図３（ａ）の回路のノード2 と考え、23を図３（ａ）の回路のノード3 と考えれば、実施例１の手続きにしたがってトランジスタQn1 およびトランジスタQn2 のしきい値を測定することができる。
【０１３２】
さらに、配線21,22,23によって、トランジスタQn1 およびトランジスタQn2 に、紙面左右方向に隣接して形成されたトランジスタのしきい値をすべて測定することができる。ここで、使用しないトランジスタについては、コンタクト28が形成されていないので、配線には接続されずしきい値は測定されない。よって、これらの使用しないトランジスタからくる電流増加やノイズがなく、使用するトランジスタを選択してより精度よく測定ができる。また、この場合、トランジスタQn1 とトランジスタQn2 との間に形成されたソースドレイン上のコンタクト29の有無には、配線接続は影響を受けない。よって、本構造では、実際、使用するトランジスタブロックのそれぞれのソースドレイン領域31に対して、コンタクト28を少なくとも１つ開口する条件を加えるだけで、形成する回路でのコンタクト28および29を形成した状態で、配線を形成することができる。
【０１３３】
また、２１を図３（ａ）の回路のノード１と考え、２６’  を図３（ａ）の回路のノード２と考え、２５’を図３（ａ）の回路のノード３と考えれば、しきい値補正の手順（１）乃至（４）にしたがってトランジスタＱｎ３およびトランジスタＱｎ４のしきい値を測定することができる。さらに、２４を図３（ａ）の回路のノード１と考え、２３を図３（ａ）の回路のノード２と考え、２２を図３（ａ）の回路のノード３と考えれば、しきい値補正の手順（１）乃至（４）にしたがってトランジスタＱｐ１およびトランジスタＱｐ２のしきい値を測定することができる。さらに、２４を図３（ａ）の回路のノード１と考え、２５を図３（ａ）の回路のノード２と考え、２６を図３（ａ）の回路のノード３と考えれば、しきい値補正の手順（１）乃至（４）にしたがってトランジスタＱｐ１およびトランジスタＱｐ２の紙面下に隣接して形成されたｐ型ＭＩＳＦＥＴトランジスタアレイのしきい値を測定することができる。ここで、２１’配線は２１配線と繰り返しパターンにおいて等価な配線であり、２５’配線も２５配線と等価であり、２６’配線も２６配線と等価であり、同じように駆動すればよい。
【０１３４】
以上のように、3 本の配線を規則的に繰り返して用いることにより、図１３の紙面上下方向に隣接するトランジスタのしきい値をそれぞれ分離してすべて測定することができる。これら配線21,22,23,24,25,26,21',25',26' 、およびトランジスタアレイは、図１３の左右方向および上下方向に延長して繰り返し形成することが可能であり、前記配線の接続パッド端子は、左右方向に延長した配線上に形成することができる。
【０１３５】
一方、図１４から、それぞれのウェルに対するバイアス電圧を加える接続パッド端子は、紙面上下方向に延長した配線上に形成することができる。よって、2 次元配置されたトランジスタアレイのしきい値ばらつきをウェルの分離されたブロックごとで桝目状に分離して、すべて測定することができる。
【０１３６】
本回路のしきい値補正に必要なウェルバイアス配線は、ウェルの電圧を一定に保つために、従来構造でも図１３の左右方向に形成された配線として存在し、図１２乃至１５に示すＳＯＧゲートアレイのウェルバイアスもこの配線を用いれば容易に実現できる。例えば、右方向と左方向からの配線を分離すれば、２つのブロックに分けて異なる基板バイアスを印加することが可能である。
【０１３７】
一ブロックに含まれるトランジスタ数をｍとすると、個々のトランジスタのしきい値を補正する場合よりも、ウェルに対する配線数を１／ｍ  に減少できる。
図１６、図１７に図１２乃至１５に示すＳＯＧゲートアレイの変形例を示す。
【０１３８】
本変形例では、図１および図２に示す回路ブロックの例とほぼ同一であるが、ＣＭＯＳ回路形成で対となるトランジスタＱｎ１およびトランジスタＱｎ２と、トランジスタＱｐ１およびトランジスタＱｐ２とのゲートコンタクトの位置が離れて形成されている点が異なっている。このような配置のＳＯＧゲートアレイ構造においても、図１６の配線層下の構造、および、図１７の測定用配線層のレイアウトを用いることによって、図１２乃至１５に示すＳＯＧゲートアレイと同様に測定回路レイアウトを形成することが可能である。
【０１３９】
しきい値の測定法については、例えば、２４’  を図３（ａ）の回路のノード１と考え、２３’を図３（ａ）の回路のノード２と考え、２２’を図３（ａ）の回路のノード３と考えれば、実施例１の手続きにしたがって、トランジスタＱｎ３およびトランジスタＱｎ４のしきい値を測定することができる。他のトランジスタについても、図１２乃至１５に示すＳＯＧゲートアレイでの手順で測定可能である。
【０１４０】
ここで、本変形例では、斜めの配線パターンを用いることによって、図１７のように、配線間のデザインルール余裕をｘ〜( ゲート長+Qn1とQn2 に挟まれたソースドレイン長)/２0.5 まで広げることができる。これにより、実施例４よりも広いデザインルールで、測定用の配線層を形成することができる。
【０１４１】
図１２乃至１５に示すＳＯＧゲートアレイによると、Ｓｅａ  ｏｆ  Ｇａｔｅ（ＳＯＧ）のゲートアレイ構造に対し、配線層が一層でしきい値測定が可能なトランジスタアレイ形成ができる。さらに、しきい値を測定する配線構造は、個々のゲートアレイの使用の有無に依らず同一のパターンで形成することができる。よって、配線構造をゲートアレイの回路作成以前に決定することができ、同一のリソグラフィパターンを用いることができるため、安価で測定からしきい値補正までの時間を短縮することが可能となる。
【０１４２】
また、本測定回路構造では、しきい値を測定する配線の電流密度が増加する問題を回避することができる。よって、測定回路構造として、従来より配線抵抗が高い構造を用いても、複数個のトランジスタのしきい値を安定に測定することができる。よって、例えば、図３（ａ）の配線として、銅やアルミニウムではなく、コンタクト埋め込みに用いるタングステンやTiN 、Ti、TaN 、TaW 、WSi 、CoSi、TiSiなどの高融点金属やシリサイドを全面堆積し、配線に加工して用いることによって、より、AlやCuなどレジストとのエッチング選択性を得るのが困難な金属よりも小さい最小加工寸法でしきい値測定用の配線を形成できる。例えば、図１２の配線構造で、W による配線を用いた場合には、異方性エッチングが容易となるため、一般に、銅やアルミ配線の1/2 以下の作成寸法で測定トランジスタアレイを形成することができ、図１３および図１４の配線は容易に実現できる。
【０１４３】
また、測定後、測定配線層をCMP またはエッチバックによって取り除くことによって、従来と同等にコンタクトプラグを形成することができる。そこで、コンタクトプラグ形成後の配線プロセスは従来と同じプロセスを用い、同じパターンを用いればよい。よって、本測定回路を形成したことにより、最終的な配線構造には変更を加えることなく形成することができ、集積化にともなう構造設計寸法の変更も必要ない。
【０１４４】
また、全く使用しないゲートアレイのトランジスタブロックのしきい値を測定することなしに、使用するゲートアレイのトランジスタのしきい値を測定することができる。よって、より、実回路に即したしきい値分布が得られ、測定トランジスタ数も減少するので、測定時間を短くし、測定精度を向上させることができる。
【０１４５】
また、CMOSのゲートアレイを考えた場合、回路設計の修正は、基板バイアスを印加できるようにする三重ウェルへの対応だけであり、論理設計およびさらに高位設計の変更は不要である。よって、現状のゲートアレイから設計変更に伴う作業の発生が少なく、容易に実施することができる。
【０１４６】
また、回路ブロックのウェルを分割し、並列に接続したトランジスタアレイでも、個々のしきい値の分布をとることができる。よって、図１４のようにブロックのウェルを分割することによって、実デバイスを用いたチップ内でのしきい値分布の二次元マップを形成することが可能となる。
【０１４７】
また、ゲートアレイ構造では、トランジスタQn1 とトランジスタQn2 に共有されたソースドレイン電極の容量C があらかじめ一定値に決まっている。このため、しきい値測定の電流ステップが一定値となり、より、精度良くしきい値を求めることができる。
【０１４８】
なお、本発明は上述した実施例に限定されるものではない。
実施例では、絶縁膜の形成法としては、熱酸化による酸化膜形成法、３０ｋｅＶ  程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法で形成してもよいし、シリコン窒化膜を堆積する方法、これらを組み合わせてもよい。特に膜９  については、シリコンオキシナイトライド膜を用いても構わない。また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、もちろん、この絶縁膜、特に、ゲート絶縁膜９  には、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１４９】
実施例としては、半導体層38としてｐ型Ｓｉ基板を想定したが、代わりにｎ型Ｓｉ基板やＳＯＩ基板のSOI シリコン層、ＧａＡｓ基板、ＩｎＰ基板を用いても良い。また、n 型MISFETではなくp 型MISFETに適用してもよく、その場合、上述の実施例のn 型をp 型、p 型をn 型と読み替え、さらに、ドーピング不純物種のAs、P 、SbをIn、B のいずれかと読み替え、イオン注入の場合にはAs、P 、Sbを  In、B 、BF2 のいずれかと読み替えればよい。さらに、層38は  ＳｉＧｅ混晶、ＳｉGeＣ混晶を用いることができる。
【０１５０】
ゲート電極32,35,35' は、単結晶シリコン、多結晶シリコン、ポーラスシリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉGeＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属あるいはそのシリサイドを用いることもできる。また、これらの積層構造にしてもよい。
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１５１】
【発明の効果】
以上詳述したように、本発明の構造を用いれば、配線レイアウトの大幅な変更および回路面積の大幅な増大なしに、しきい値を測定するトランジスタアレイを形成することができ、さらに、しきい値補正に必要な配線数および回路面積の増大量を減らすことができる。また、複数のトランジスタのしきい値のばらつきを補正する際、ばらつき幅を効果的に抑制することが可能となる。
【図面の簡単な説明】
【図１】  発明の動作原理を説明する図
【図２】  回路ブロック分割によるしきい値最高値の低減を示す図
【図３】  本発明の回路図、タイミングチャート、回路ブロックの電流成分の電圧依存性を示す図。
【図４】  本発明の電流成分の電圧依存性を示す図
【図５】  本発明のタイミングチャート、回路ブロックの電流成分の電圧依存性を示す図
【図６】  本発明のタイミングチャート、回路ブロックの電流成分の電圧依存性を示す図
【図７】  本発明の回路図
【図８】  本発明の回路を説明する図
【図９】  本発明の回路のヒューズアレイの回路図
【図１０】  本発明のしきい値補正の方法を説明する図
【図１１】  本発明のしきい値設定回路ダイアグラム
【図１２】  本発明の配線層下の構造図
【図１３】  本発明の配線構造図
【図１４】  本発明のｗｅｌｌ及び測定用ｗｅｌｌの構造図
【図１５】  本発明のｗｅｌｌ及び測定用ｗｅｌｌの断面構造図
【図１６】  本発明の配線層下の構造図
【図１７】  本発明の配線構造図
【図１８】  従来のしきい値を測定するトランジスタアレイ
【符号の説明】
１…ノード
２…ノード
３…ノード
４…回路ブロック
５…ノード
１０…ヒューズ
１１…回路ブロック
１２…回路ブロック
１３…回路ブロック
１４…基板バイアス電源
１５…基板バイアス電源
１６…基板バイアス電源
１７…しきい値モニタ回路
１８…ヒューズアレイ
１９…しきい値設定ブロック
２０…active enable 出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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