(57)【特許請求の範囲】
【請求項１】
同期型メモリモジュールに，アドレス信号，制御信号，及びデータ信号と，更に，それらのストローブ信号としてのクロックとを供給するメモリコントローラにおいて，
基準となる第１のクロックから，前記アドレス信号または制御信号を発生させるためのトリガとなる第２のクロックを生成するタイミング調整回路と，
前記第２のクロックを入力し，当該第２のクロックから所定の時間遅延したタイミングで，前記供給クロックとなる第３のクロックと前記データ信号を発生させるためのトリガとなる第４のクロックとを，前記第４のクロックの発生タイミングが前記第３のクロックの発生タイミングと第２のクロックの発生タイミングとの間のタイミングになるようにそれぞれ発生する遅延バッファと，
前記第２のクロックに応答して前記アドレス信号または制御信号を発生する信号発生回路とを有し，
前記第３のクロックが前記タイミング調整回路にフィードバック入力され，前記タイミング調整回路により前記第１のクロックと第３のクロックの位相が所定のタイミング関係に同期調整されることを特徴とするメモリコントローラ。
【請求項２】
請求項１において，前記遅延バッファの遅延時間は，前記供給クロックの前記メモリモジュールへの伝送遅延時間と，前記アドレス信号または制御信号の前記メモリモジュールへの伝送遅延時間との差に応じて選択された時間であることを特徴とするメモリコントローラ。
【請求項３】
請求項１において，前記遅延バッファの遅延時間は，前記メモリモジュール側でのアドレス信号または制御信号が，供給された供給クロックに対して所定のセットアップタイムを有するように選択された時間であることを特徴とするメモリコントローラ。
【請求項４】
同期型メモリモジュールに，アドレス信号，制御信号，及びデータ信号，更に，それらのストローブ信号としてのクロックとを供給するメモリコントローラにおいて，
基準となる第１のクロックから，前記アドレス信号または制御信号を発生させるためのトリガとなる第２のクロックを発生するタイミング調整回路と，
前記第２のクロックに応答して前記アドレス信号または制御信号を発生する信号発生回路とを有し，
前記第１のクロックを基準として，前記供給クロックとなる第３のクロックと前記データ信号を発生させるためのトリガとなる第４のクロックとが，前記第４のクロックの発生タイミングが前記第３のクロックの発生タイミングと第２のクロックの発生タイミングとの間のタイミングになるように生成され，
前記第３のクロックが前記タイミング調整回路にフィードバック入力され，前記タイミング調整回路により前記第１のクロックと第３のクロックの位相が所定のタイミング関係に同期調整されて，前記第２のクロックのタイミングが前記第１のクロックのタイミングよりも早いタイミングで出力するよう制御されていることを特徴とするメモリコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，SDRAMなどの同期型メモリを制御するメモリコントローラに関し，特に，制御対象の同期型メモリでのセットアップタイムエラーを回避することができるメモリコントローラに関する。
【０００２】
【従来の技術】
SDRAMなどの同期型メモリは，メモリコントローラからストローブ信号としてのクロックに同期して，アドレス信号，制御信号，ライトデータ信号などを供給され，クロックに同期してリードデータ信号を出力する。クロックをストローブ信号に利用することで，高速サイクルでの動作が可能になる。
【０００３】
一方，SDRAMデバイスは，一般にコンピュータの大容量メモリとして利用され，複数のSDRAMを基板上に搭載してモジュール化し，それらのSDRAMに対して，共通のクロックに同期してアドレス信号，制御信号，ライトデータ信号などを供給されることがある。その場合，メモリコントローラとSDRAMモジュールとの間のバス配線の負荷容量が大きくなり，クロックの位相と，アドレス信号，制御信号などの位相との間に不整合が発生する場合がある。
【０００４】
図１は，従来のSDRAMコントローラとバス構造を示す図である。メモリコントローラ１０とDIMM（Dual In-line Memory Module）構成のSDRAMモジュール２０との間に，クロック，アドレス信号，制御信号，データ信号などの配線からなるバス３０が設けられている。
【０００５】
メモリコントローラ１０内には，ソースクロックSCLKを生成するクロックソース回路１１と，ソースクロックSCLKをバッファ１４を有するツリー配線を介して生成され共通の位相を有するリーフクロックLCLKによって，アドレス発生のタイミングを制御されるフリップフロップからなるアドレス発生回路１３と，そのアドレス信号を出力するアドレス出力回路Add-OUTを有する。このアドレス出力回路Add-OUTは，バス３０のアドレス信号配線３２を駆動して，SDRAMモジュール２０にアドレス信号を供給する。クロックイネーブル信号やチップセレクト信号などの制御信号や，ライトデータ信号も，同様の構成により，SDRAMモジュール２０に供給される。
【０００６】
更に，メモリコントローラ１０は，SDRAM用クロックSD-CLKのタイミング調整回路１２と，そのタイミング調整回路１２の出力クロックを出力するクロック出力回路CLK-OUTとを有し，このクロック出力回路CLK-OUTが，バス３０のクロック信号配線３４を駆動する。SDRAMに供給するクロックSD-CLKのタイミング（位相）は，タイミング調整回路１２と，フィードバックループ１５とにより構成されるＰＬＬ回路若しくはＤＬＬ回路により，ほぼリーフクロックLCLKの位相と一致するように制御される。タイミング調整回路１２は，内部に可変遅延回路を有し，リーフクロックLCLKとフィードバックされたクロックとの位相を一致させるように動作する。その結果，コントローラから出力されるSDRAM用クロックSD-CLKの位相は，リーフクロックLCLKよりクロック入力バッファCLK-INの遅延時間Tinだけ早いタイミングになる。この遅延時間Tinは微少であるので，SDRAM用クロックSD-CLKの位相は，リーフクロックLCLKの位相とほぼ一致することになる。即ち，クロック信号配線３４の駆動負荷の大小（伝送遅延時間の大小）にかかわらず，出力されるクロックSD-CLKの位相は，リーフクロックLCLKの位相と一致するように調整される。
【０００７】
【発明が解決しようとする課題】
バス配線３０のうち，アドレス信号や制御信号のバス配線は，メモリモジュール２０に搭載された複数のSDRAMに並列に接続されるので，その負荷が非常に重い。そのため，それらのバス配線を介してメモリモジュールに供給される信号は，比較的大きな遅延時間を有する。
【０００８】
一方，クロック信号は，アドレス信号や制御信号と同様に，メモリモジュール２０の複数のSDRAMに並列に供給される必要がある。しかし，クロックバス配線３４の駆動負荷に伴うメモリコントロール側の出力タイミングとSDRAM側の入力タイミングのズレ（スキュー）をなくすために，PLL回路を内蔵した中継バッファ３６が設けられる。そして，この中継バッファ３６が，改めて４つのクロックバス配線３８を並列駆動して，SDRAMモジュール２０の４つのクロック入力ピンに４つのクロックが供給される。
【０００９】
クロックSD-CLKは１個しかないので，上記のような中継バッファ３６を設けて，メモリコントローラ側の駆動負荷を軽くすることができる。それに対して，アドレス信号や制御信号は，複数本存在するので，クロックのように中継バッファを設けることは回路規模が大きくなり，現実問題としてできない。
【００１０】
このように，中継バッファ３６が設けられているため，メモリコントローラ１０のクロック出力バッファCLK-OUTが駆動するバス配線３４は，アドレス信号配線３２に比較すると軽くなっている。しかも，メモリコントローラ１０内には，DLL回路によりSDRAMクロックSD-CLKにバス３４による遅延が生じないようにされ，更に，中継バッファ３６が内蔵するPLL回路によっても，同様にDIMM側のバス３８による遅延が生じないように構成されている。
【００１１】
その結果，SDRAM用クロックSD-CLKに比較すると，アドレス信号や制御信号のバス上の伝送は非常に遅くなり，SDRAM側でクロックSD-CLKに対する入力されるアドレス信号や制御信号のセットアップタイムのマージンを十分確保することができなくなる可能性がある。セットアップタイムとは，例えばクロックの立ち上がりタイミングより早くアドレス信号や制御信号が入力すべき時間であり，アドレス信号や制御信号の伝送時間が長くなると，上記セットアップタイムの確保が困難になる。
【００１２】
そのため，PC133規格（133MHzのクロック周期）などの高速クロック周期で設計される場合，１クロックサイクルでアドレス信号や制御信号を伝送することが困難になり，通常は，メモリコントローラ１０が，アドレス信号や制御信号を２クロックサイクル保持することが行われる。
【００１３】
このことは，バースト長１のバーストリード動作が不可能になり，また，バーストストップやプリチャージインタラプトというコマンドを１クロックサイクル前から供給する必要がでるなど，SDRAMの高速動作に支障を生じている。
【００１４】
バーストリードとは，ローアドレスを供給すると共にアクティブコマンドによりワード線を駆動した後に，コラムアドレスを供給して所定数のリードデータを連続して出力する動作モードであるが，バースト長を１にすると，同じワード線を駆動した状態で，供給されるコラムアドレスに対して１個のリードデータが出力される。その場合，コラムアドレスを変化させるとそれぞれ１つのリードデータが出力される。上記のとおり，コラムアドレスを供給するとき，メモリコントローラ１０が２クロックサイクルにわたってコラムアドレスを保持しなければならなくなると，出力されるリードデータが１つであるにもかかわらず，２クロックサイクルに１つのリードデータしか出力できず，高速性が損なわれる。
【００１５】
また，バーストストップ動作とは，バーストリード中に特定のリードデータをマスクして出力を禁止する動作であるが，バーストストップコマンドをマスク対象のリードデータのクロックサイクルより１クロックサイクル前から供給する必要がある。プリチャージインタラプト動作は，バーストストップ動作と共にワード線を立ち下げる動作であるが，同様に１クロックサイクル前から供給する必要がある。
【００１６】
そこで，本発明の目的は，SDRAM側でのアドレス信号や制御信号のセットアップタイムマージンを十分確保して，１クロックサイクルでのそれら信号の供給を可能にするメモリコントローラを提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，同期型メモリモジュールに，アドレス信号及び制御信号と，更に，それらのストローブ信号としてのクロックとを供給するメモリコントローラにおいて，当該供給クロックのタイミングを基準となるリーフクロックとほぼ同じタイミングで生成して出力するクロック発生回路と，所定のトリガクロックに応答してアドレス信号または制御信号を発生して出力する信号発生回路とを有し，そのトリガクロックのタイミングが，リーフクロックよりも早くなるように制御されている。
【００１８】
供給クロックのメモリモジュールまでの伝送遅延時間と，アドレス信号や制御信号の伝送遅延時間との差に対応して，トリガクロックのタイミングをリーフクロックのタイミングよりも早くすることで，メモリモジュール側で，十分なセットアップマージンを確保することができる。
【００１９】
より好ましい実施例では，クロック発生回路が，リーフクロックと供給クロックのフィードバッククロックとを所定のタイミング関係に調整するタイミング調整回路を有し，そのタイミング調整回路の出力側に，所定の遅延時間を有する遅延バッファを設け，トリガクロックがその遅延バッファの入力クロックから生成される。かかる構成にすることで，回路規模を最小限に抑えつつ，リーフクロックよりも位相が早いトリガクロックを生成することができる。
【００２０】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２１】
図２は，SDRAMモジュールのDIMM内におけるアドレス信号と制御信号の接続配線図である。DIMM構造では，モジュール基板の表側20Aと裏側20Bにそれぞれ最大で８個のSDRAMデバイスを搭載することができ，従って，両側で最大１６個のSDRAMが搭載可能である。モジュール基板には，DIMM用の外部ピン４０が設けられ，その外部ピン４０にバス３０が接続される。外部ピン４０に供給された信号は，モジュール基板内の接続配線４２を介して，各SDRAMデバイスに供給される。なお，アドレスバスがＮ本で構成される場合は，図２の外部ピン４０と接続配線４２が，Ｎ組設けられることになる。
【００２２】
図２に示されるとおり，アドレス信号Addや制御信号CONは，各SDRAMデバイスに共通に提供されるので，DIMM用の外部ピン４０から共通の接続配線４２を介して，最大で１６個のSDRAMに供給される。しかも，アドレス信号や制御信号は本数が多いので，クロックのようにバスに中継バッファを設けることができない。従って，メモリコントローラ１０の出力バッファにとって，バス配線３２とモジュール基板の外部ピン４０と基板内接続配線４２の駆動負荷は，非常に重たく，アドレス信号Addや制御信号CONの伝送に大きな遅延を伴う。
【００２３】
図３は，SDRAMモジュールのDIMM内におけるデータ信号の接続配線図である。一般にデータ信号の場合は，各SDRAMデバイスのデータ入出力端子（DQ端子）が８個で，８組のSDRAMデバイスからのデータ入出力により，６４ビットのデータバスが構成される。つまり，DIMMのデータ信号用の外部ピンは各組８個で８組の６４個設けられている。従って，DIMMが最大で１６個のSDRAMデバイスを搭載可能であることから，１つのデータ信号Dataは，DIMMの外部ピン４４から最大で２個のSDRAMに供給される。従って，このデータ信号用の外部ピン４４の負荷はアドレス信号や制御信号に比較すると軽くなっている。
【００２４】
図４は，SDRAMモジュールのDIMM内におけるクロックの接続配線図である。クロックの場合は， DIMM内の４つの領域のSDRAMに対して４つの外部ピン４８と４系統の基板内信号配線５０を介して，クロックが供給される。４つの外部ピン４８は，図１で説明した中継バッファ３６によって駆動される。かかる構成により，バス３４や３８による遅延発生が防止され，SDRAMに入力するクロックSD-CLKのタイミングは，メモリコントローラから出力するクロックのタイミングより僅かに遅れるのみである。
【００２５】
以上，図２，３，４の具体例で明確化されたとおり，メモリコントローラの出力バッファにとって，アドレス信号や制御信号の駆動負荷は，比較的重く，クロックの駆動負荷は軽い。
【００２６】
図５は，本実施の形態におけるメモリコントローラとバス構造を示す図である。メモリコントローラ１０は，PLLなどを内蔵するクロックソース回路１１が生成するソースクロックSCLKが，バッファ１４を有するツリー配線を介してリーフクロックLCLKとしてSDRAM用クロックのタイミング調整回路１２に供給される。これは，図１の従来例と同じであり，ソースクロックSCLKは，図示しない多数の回路にバッファ１４を有するツリー配線を介して供給されている。
【００２７】
そして，このタイミング調整回路１２とフィードバックループ１５からなるDLL回路に，所定の遅延量を有する遅延バッファ１６が，タイミング調整回路１２とクロック出力バッファCLK-OUTとの間に追加される。
【００２８】
かかる遅延バッファ１６を挿入しても，クロック出力バッファCLK-OUTから出力されるSDRAM用クロックSD-CLKのタイミングは，タイミング調整回路１２の遅延調整機能によって，図１と同じように，リーフクロックLCLKからクロック入力バッファCLK-INの遅延時間Tinだけ早いタイミングに調整される。
【００２９】
一方，本実施の形態では，アドレス発生回路であるフリップフロップ１３のトリガクロックに，リーフクロックLCLKではなく，タイミング調整回路１２が出力し，追加した遅延バッファ１６に入力されるクロックCLK12を入力する。つまり，遅延バッファ１６によりリーフクロックLCLKより早いタイミングのトリガクロックCLK12を生成し，そのトリガクロックCLK12を基準にして，アドレス信号Addが生成されるようにする。制御信号CONの場合もアドレス信号Addと同じであり，その場合は，アドレス発生回路１３とアドレス出力バッファAdd-OUTが，それぞれ図示しない制御信号発生回路と制御信号出力バッファを構成する。
【００３０】
このように，DLL回路によりSDRAM用クロックSD-CLKのタイミングをリーフクロックLCLKのタイミングとほぼ整合させているのに対して，アドレス信号の発生や制御信号の発生のタイミングを，リーフクロックLCLKよりも所定時間だけ早くしている。その結果，駆動負荷が重たいアドレス信号や制御信号のメモリコントローラからの出力タイミングを，駆動負荷が軽いクロックの出力タイミングよりも早めることができ，SDRAM側でのアドレス信号や制御信号の入力タイミングとクロックSD-CLKの入力タイミングとを整合させることができる。したがって，従来問題になっていたSDRAM側でのセットアップタイムエラーの発生を回避することができる。
【００３１】
アドレス信号の発生や制御信号の発生のタイミングを，リーフクロックLCLKよりも所定時間だけ早するために，図５の例では，DLL回路内に遅延バッファ１６を挿入してタイミングが早いトリガクロックCLK12を生成し，その遅延バッファ１６への入力クロックCLK12をアドレス発生回路や制御信号発生回路のトリガクロックに利用している。かかる構成にすることで，回路規模の増大を最小限に抑えて，リーフクロックLCLK（正確にはSDRAM用クロックSD-CLK）よりもタイミングの早いトリガクロックを簡単に生成することができる。
【００３２】
尚，クロックCLK12は，図示しない複数のアドレス信号発生回路１３に，バッファ１８を有するツリー配線を介して供給される。かかる構成にすることで，タイミング調整回路１２に過大な駆動能力を要求する必要がなくなる。
【００３３】
別の構成例としては，図１のDLL回路の構成はそのままにして，図５のDLL回路を追加してもよい。そして，追加したDLL回路により，リーフクロックLCLKより早いタイミングのトリガクロックCLK12を生成し，アドレス信号発生回路や制御信号発生回路のトリガクロックとして利用する。
【００３４】
クロックソース回路１１が生成するソースクロックSCLKとリーフクロックLCLKとの間には，バッファ１４を有するツリー配線が設けられている。従って，このツリー配線内に遅延バッファを追加して，リーフクロックLCLKより早いタイミングの発生のトリガクロックを生成することもできる。しかしながら，リーフクロックLCLKは，タイミング調整回路１２以外にも多数のフリップフロップに供給されているので，前述の構成にすると，それらのツリー配線全てにバッファを追加しなければならず，回路規模の大きな増大を招くことになる。
【００３５】
図６は，図５のアドレス信号の伝送タイミングチャート図である。制御信号もアドレス信号と同じであり，以下，アドレス信号を例にして説明する。
【００３６】
メモリコントローラ１０内の基準となるリーフクロックLCLKが，図６の一番上に示されている。リーフクロックLCLKは，タイミング調整回路１２により，フィードバックループ１５のクロックと同位相に調整されている。従って，メモリコントローラ１０側のSDRAM用クロックSD-CLKの位相は，フィードバックループ１５内のクロック入力バッファCLK-INの遅延時間Tinだけ早くなっている。更に，アドレス発生回路用のトリガクロックCLK12は，リーフクロックLCLKよりも，クロック入力バッファCLK-INとクロック出力バッファCLK-OUTと遅延バッファ１６のとの遅延時間の合計（Td＋Tout＋Tin）だけ早くなっている。つまり，トリガクロックCLK12は，メモリコントローラ側のSDRAMクロックSD-CLKよりも早いタイミングになる。
【００３７】
そこで，メモリコントローラ側でのアドレス信号の出力タイミングは，図１の改善前の例では，リーフクロックLCLKからフリップフロップ１３とアドレス出力バッファAdd-OUTの遅延時間の合計（TFF＋Tout）だけ遅れている。それに対して，図５の改善後の例では，トリガクロックCLK12から，フリップフロップ３とアドレス出力バッファAdd-OUTとバッファ１８の遅延時間の合計（TFF＋Tout＋Tb）だけ遅れている。リーフクロックLCLKよりトリガクロックCLK12のほうが位相が進んでいるので，アドレス信号の出力タイミングは，従来例よりも早くなっている。
【００３８】
図６の下半分にDIMM内のSDRAM側のタイミングチャートが示されている。DIMM内のSDRAM側に入力されるクロックSD-CLKは，中継バッファ３６により，メモリコントローラ１０側のタイミングから，僅かに遅延したタイミングになる。即ち，図示されるとおり，バス配線遅延とDIMM内配線遅延の和だけ位相が遅れることになる。
【００３９】
一方，DIMM内のSDRAM側に入力されるアドレス信号は，メモリコントローラ１０側のタイミングから，かなり遅延したタイミングになる。つまり，アドレス信号のバス配線遅延とDIMM内配線遅延の合計だけ，位相が遅れる。したがって，図１の改善前の例では，DIMM内のSDRAM側でのアドレス信号は，ストローブ信号であるクロックSD-CLKの立ち上がりエッジよりも位相が遅れることになり，セットアップタイムを確保することができない。そのため，従来では，アドレス信号を２クロックサイクル保持して，次のクロックSD-CLKの立ち上がりエッジで入力されるようにしていた。
【００４０】
それに対して，図５の改善後の例では，DIMM内のSDRAM側でのアドレス信号は，ストローブ信号であるクロックSD-CLKの立ち上がりエッジよりも位相が進んでおり，十分なセットアップタイムを確保している。従って，メモリコントローラがアドレス信号を１クロックサイクル期間のみ保持しても，DIMM内のSDRAMが確実にアドレス信号を取り込むことができる。
【００４１】
DLL回路内に追加した遅延バッファ１６の遅延量Tdは，アドレス信号のバス配線の遅延時間とDIMM内配線遅延時間との合計時間とクロック信号の同じ合計時間との差，更に，フリップフロップ１４やバッファ１８の遅延時間TFF，Tbを考慮して，SDRAM側でのセットアップタイムが十分確保できるように設計される。アドレス出力バッファAdd-OUTとクロック出力バッファCLK-OUTの遅延時間Toutが異なる場合は，それも考慮される必要がある。
【００４２】
以上のアドレス信号のタイミングの改善は，制御信号についても同様に適用することができる。更に，データの場合は，図３に示したとおり，その駆動負荷が比較的軽いが，クロックよりも駆動負荷が重いので，それについても出力タイミングを早める必要がある場合は，バッファ回路を多数段接続して構成される遅延バッファ１６の途中のクロックを基準にして，ライトデータの発生を制御してもよい。即ち，アドレス信号や制御信号の出力タイミングが最も早く，その次がライトデータの出力タイミングで，その後，クロックSD-CLKが出力される構成になる。
【００４３】
以上，実施の形態例をまとめると以下の付記の通りである。
【００４４】
（付記１）同期型メモリモジュールに，アドレス信号及び制御信号と，更に，それらのストローブ信号としてのクロックとを供給するメモリコントローラにおいて，
基準となるリーフクロックと前記供給クロックのフィードバッククロックとを所定のタイミング関係に調整するタイミング調整回路を有し，前記供給クロックのタイミングを前記リーフクロックとほぼ同じタイミングで生成して出力するクロック発生回路と，
所定のトリガクロックに応答して前記アドレス信号または制御信号を発生して出力する信号発生回路とを有し，
前記クロック発生回路内の前記タイミング調整回路の出力側に，所定の遅延時間を有する遅延バッファを有し，前記トリガクロックが当該遅延バッファの入力クロックから生成されることを特徴とするメモリコントローラ。
【００４５】
（付記２）付記１において，
前記遅延バッファの遅延時間は，前記供給クロックの前記メモリモジュールへの伝送遅延時間と，前記アドレス信号または制御信号の前記メモリモジュールへの伝送遅延時間との差に応じて選択された時間であることを特徴とするメモリコントローラ。
【００４６】
（付記３）付記１において，
前記遅延バッファの遅延時間は，前記メモリモジュール側でのアドレス信号または制御信号が，供給された供給クロックに対して適正なセットアップタイムを有するように選択された時間であることを特徴とするメモリコントローラ。
【００４７】
（付記４）付記１において，
前記遅延バッファの入力クロックが，バッファを有するツリー配線を介して，複数の信号発生回路に並列に供給されていることを特徴とするメモリコントローラ。
【００４８】
（付記５）付記１において，
前記遅延バッファは，複数のバッファを縦列に接続した構成を有し，当該複数のバッファの途中のクロックから，データ信号発生回路のトリガクロックが生成されていることを特徴とするメモリコントローラ。
【００４９】
（付記６）同期型メモリモジュールに，アドレス信号及び制御信号と，更に，それらのストローブ信号としてのクロックとを供給するメモリコントローラにおいて，
基準となるリーフクロックと前記供給クロックのフィードバックされたクロックとを所定のタイミング関係に調整するタイミング調整回路を有し，前記供給クロックのタイミングを前記リーフクロックとほぼ同じタイミングで生成して出力するクロック発生回路と，
所定のトリガクロックに応答して前記アドレス信号または制御信号を発生して出力する信号発生回路とを有し，
前記トリガクロックのタイミングが，前記リーフクロックよりも早くなるように制御されていることを特徴とするメモリコントローラ。
【００５０】
【発明の効果】
以上，本発明によれば，バスの伝送遅延時間が大きいアドレス信号や制御信号のトリガパルスを，クロックの基準となるリーフクロックよりも早いタイミングにすることでき，メモリモジュール側でのセットアップマージンを十分確保することができる。
【図面の簡単な説明】
【図１】従来のSDRAMコントローラとバス構造を示す図である。
【図２】  SDRAMモジュールのDIMM内におけるアドレス信号と制御信号の接続配線図である。
【図３】  SDRAMモジュールのDIMM内におけるデータ信号の接続配線図である。
【図４】  SDRAMモジュールのDIMM内におけるクロックの接続配線図である。
【図５】本実施の形態におけるメモリコントローラとバス構造を示す図である。
【図６】図５のアドレス信号の伝送タイミングチャート図である。
【符号の説明】
１０      メモリコントローラ
１２      タイミング調整回路
１５      フィードバックループ
１６      遅延バッファ
２０      メモリモジュール，SDRAMのDIMM
３０      バス
【図１】
0003853209.tif 000002
【図２】
0003853209.tif 000003
【図３】
0003853209.tif 000004
【図４】
0003853209.tif 000005
【図５】
0003853209.tif 000006
【図６】
0003853209.tif 000007