(57)【特許請求の範囲】
【請求項１】
受信信号を１回のダウンコンバートにより所定のベースバンド周波数に変換する第１のミクサと、該第１のミクサの後段に接続されて離散の利得で切り替える利得可変機能をもつ第１の利得可変回路とを備える無線通信受信装置であって、
前記離散の利得で切り替える時に発生する雑音を低減する雑音低減手段を有し、
前記受信信号は所定のフレーム構成よりなる間欠時間の無い信号であり、
前記雑音低減手段は利得が切り替わるタイミングを制御するタイミング制御回路であって、前記フレーム構成内の所定の信号の受信タイミングで前記第１の利得可変回路の利得が切り替わるように制御することを特徴とする無線通信受信装置。
【請求項２】
前記タイミング制御回路は、前記フレーム構成内のランダムなタイミングで前記利得可変回路の利得が切り替わるように制御する請求項１に記載の無線通信受信装置。
【請求項３】
前記タイミング制御回路は、前記フレーム構成と同期した時間を測定する装置と、前記フレーム構成を記憶する装置とを備え、フレーム中の所定の信号の受信タイミングを回避して利得可変器の利得を切替えるように制御する請求項１に記載の無線通信受信装置。
【請求項４】
前記タイミング制御回路は、前記第１の利得可変回路に対してヒステリシス特性を持たせて利得切替えの頻度を抑えるように制御する請求項１に記載の無線通信受信装置。
【請求項５】
受信信号を１回のダウンコンバートにより所定のベースバンド周波数に変換する第１のミクサと、該第１のミクサの後段に接続されて離散の利得で切り替える利得可変機能をもつ第１の利得可変回路とを備える無線通信受信装置であって、
前記離散の利得で切り替える時に発生する雑音を低減する雑音低減手段を有し、
前記雑音低減手段は、前記第１の利得可変回路自体が、利得切替え時に発生する雑音を抑圧する機能を有し、前記第１の利得可変回路は、差動対を構成する第１及び第２のトランジスタを含み、該第１及び第２のトランジスタのエミッタ部分が容量を介して結合されていることを特徴とする無線通信受信装置。
【請求項６】
前記第１の利得可変回路は、さらに前記第１のトランジスタのコレクタ部分と前記第２のトランジスタのコレクタ部分が容量を介して結合されている請求項５に記載の無線通信受信装置。
【請求項７】
受信信号を１回のダウンコンバートにより所定のベースバンド周波数に変換する第１のミクサと、該第１のミクサの後段に接続されて離散の利得で切り替える利得可変機能をもち、かつ、差動対を構成する第１及び第２のトランジスタを含む利得可変回路を複数段備える無線通信受信装置であって、前記複数段の利得可変回路の内の初段の利得可変回路が、前記第１のトランジスタのエミッタ部分に並列につないだ複数の第１のスイッチに直列に接続した複数の第１の抵抗が容量の一端に接続され、前記第２のトランジスタのエミッタ部分に並列につないだ複数の第２のスイッチに直列に接続した複数の第２の抵抗が前記容量の他端に接続されて成り、初段と最終段を除く少なくとも一つの利得可変回路が、差動対を構成する前記第１のトランジスタのエミッタ部分と第２のトランジスタのエミッタ部分を並列に結合した複数の抵抗と、該複数の抵抗のそれぞれに直列に接続したスイッチにより結合されていることを特徴とする無線通信受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は無線通信受信装置（以下、単に「受信機」と呼ぶ）に係り、特にダイレクトコンバージョンタイプの無線通信受信装置でステップ型利得可変器を用いる場合に発生する利得切替え時の雑音の影響を抑えることができる無線通信受信装置に関する。
【０００２】
【従来の技術】
3GPP(3rd Generation Partnership Project)が規格しているW-CDMA(Wideband−CDMA： Code Division Multiple Access)受信機の受信信号のうち、専用物理チャネル(Dedicated Physical Channel)信号（以下、DPCH信号と呼ぶ）に対しては、図２(A)に示すフォーマットが提唱されている。
【０００３】
DPCH信号は、フレームと呼ばれる１０ミリ秒の信号の単位があり、このフレームを１５分割した単位として、１スロットと呼ばれる６６６μ秒で受信される信号の単位がある。１スロットの信号の中身としては、２つのデータ信号Data１，Data2と、３つのコントロール信号TPC，TFCI，Pilotがある。
【０００４】
TPC(Transmit Power Control)信号は、基地局へ送信する電力の制御を行うための信号である。TFCI(Transport Format Combination Indicator)信号は、伝送レートにより異なるフォーマットの種類を、１フレーム間隔でコントロールするための信号である。また、Pilot信号は、位相を検出し基地局との同期を常に保つための信号である。
【０００５】
これらのコントロール信号については、ターボ符号などの強力な誤り訂正が行われない。そのため、信号を保護する処置として、コントロール信号の部分だけ電力を大きくすることができるように考慮されている。１スロットは、Data1，TPC，TFCI，Data2，Pilotの順で構成されており、各信号の受信時間はフォーマットにより異なる。
【０００６】
受信機において、RF(Radio Frequency)帯域からベースバンドへ周波数変換する方法として、スーパーヘテロダインや、ダイレクトダウンコンバージョンが一般に知られている。
【０００７】
スーパーヘテロダインは、RF(Radio Frequency)帯域からベースバンドへ２回のダウンコンバートを行う受信周波数の変換方法である。すなわち、所要の信号は、RF帯域から中間周波数(IF：Intermediate Frequency)帯域を経てベースバンドへ周波数変換される。
【０００８】
ダイレクトコンバージョンは一回のダウンコンバートにより所要とする信号の周波数をベースバンドに下げる受信周波数の変換方法である。
ダイレクトコンバージョンを用いた受信機(以下、「ダイレクトコンバージョン受信機」と呼ぶ)の例としては、ISSCC Digest of Technical Papers, February 5 - 7, 2001, San Francisco, USA, pp. 284-285 , ”A 22mA 3.7dB NF Direct Conversion Receiver for 3G WCDMA”が挙げられる。
【０００９】
このダイレクトコンバージョン受信機の構成について図３を用いて説明する。アンテナから受信した信号は、低雑音増幅器３０１で増幅され、２分配される。直流成分を容量３０２でカットし、ミクサ３０３により周波数をRF帯域からベースバンドへダウンコンバートする。ダウンコンバートに際して、２分配した信号それぞれに、端子LOCから入力される信号をRC-PP (Resistance Capacitance - Poly Phase) フィルタを介して得られる90度位相の異なるローカル信号をミクサ３０３で乗じることにより、直行するsin(サイン)とcos(コサイン)の成分が生成される。その後、低域通過フィルタ３０４により、隣接するチャネルの信号電力を除去し、所要の信号だけを取り出す。次に、利得可変器３０５により、A/D（アナログ／デジタル）コンバータ３０６のダイナミックレンジに常に電圧レベルがおさまるように利得調整が行われる。
【００１０】
他に、ダイレクトコンバージョン受信機のアナログベースバンド部分を中心に記した文献として、アイ、イー、イー、イー2000年RF-ICシンポジウム予稿集の79項から82項(M.Goldfarb et.al.,”ANALOG BASEBAND IC FOR USE IN DIRECT CONVERSION W-CDMA RECIVERS”,2000 IEEE Radio Frequency Integrated Circuits Symposium,pp.79-82)が挙げられる。
【００１１】
移動体通信において受信する電力は、時間や場所により変化する。またA/Dコンバータ入力において電圧の大きさを一定のレベルに保ちたいために、アナログ部分において利得可変器が必要となる。ダイレクトコンバージョンにおいては、ミクサ前段の低雑音増幅器で補えない分の利得もしくは、増幅しすぎた利得分を、利得可変器で補う。ミクサの歪などの問題から通常ミクサ後段に利得可変器を用いる。
【００１２】
受信系の利得可変回路としては、利得の可変範囲を拡大することを目的とし、カスコードアンプとアッテネータを利得可変回路に組み込む構成が特開2001-36362号公報に開示されている。
【００１３】
また、ノイズおよび歪を抑えること目的とし、利得可変器の入力段にアッテネータ回路を組み込む構成が特開2001-36367号公報、特開2001-44776号公報および特開2001-53564号公報に開示されている。
【００１４】
さらに、利得可変回路の制御に関しては、受信電力の計算を行い、計算結果によって連続可変型の利得可変器の制御開始タイミングを制御することが特開2001-111523号公報や、同期がとれない場合に利得可変器の利得を下げる制御を行うことが特開平5-335857号公報に開示されている。
【００１５】
【発明が解決しようとする課題】
離散の利得で切替える利得可変器、すなわちステップ可変型の利得可変器を用いた場合には、通常、利得を切替えると低い周波数のスペクトル成分を持つ雑音が生じる。ダイレクトコンバージョンによりRF周波数をベースバンドにダウンコンバートした後に、ステップ可変型の利得可変器を搭載する受信機においては、利得切替えを行った際に、所要の信号の周波数帯域内に雑音が混入することとなり問題となる。
【００１６】
TDMA(Time Division Multiple Access)といった間欠時間がある送受信方法では、間欠時間を利用して利得可変増幅器の切替えを行えば、利得可変増幅器の切替えによる雑音が信号に対して与える影響を考慮しなくて良いため、問題とはならない。
【００１７】
一方、CDMA(Code Division Multiple Access)のように間欠時間のない送受信方法については、上記問題について対策をとる必要がある。
【００１８】
そこで、本発明の目的は、CDMAといった間欠時間のない受信方法において、ダイレクトコンバージョンを用いた場合に、ステップ型利得可変器の利得切替え時に発生する雑音の所要信号への悪影響を抑えることができる無線通信受信機を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る無線通信受信装置(以下、「受信機」と呼ぶ)は、受信信号を１回のダウンコンバートにより所定のベースバンド周波数に変換する第１のミクサと、該第１のミクサ後段に接続されて離散の利得で切り替える利得可変機能をもつ第１の利得可変回路とを備える無線通信受信装置であって、前記離散の利得で切り替える時に発生する雑音を低減する雑音低減手段を有することを特徴とするものである。
【００２０】
前記受信機において、雑音低減手段は、利得が切り替わるタイミングを制御するタイミング制御回路、あるいは利得切り替え時に発生する雑音を抑圧する雑音抑圧回路とすればよい。
【００２１】
前記タイミング制御回路の場合には、受信信号に対し誤り訂正などで雑音の影響に強い信号を選択して、そのタイミングで利得可変器の切替えを行えばよい。
【００２２】
ここで、受信する信号に対し誤り訂正などで雑音の影響に強い信号を選択し、利得可変器の切替えを行う雑音低減手段を設ければよい理由は、以下による。
【００２３】
決められたフレーム構成に従って信号が送受信される場合、フレーム内における信号で制御用信号など誤り訂正が行なわれない信号が混在することがある。このような制御用信号については、雑音により受ける影響が大きく、特に重要な情報を含むことがある。このような誤り訂正を行なわない重要な信号に対し、誤り訂正を行うような雑音に強い信号がフレーム構成内にある場合、フレーム構成内の雑音に強い信号を受信しているときに利得可変器の利得切替えを行うことができれば、利得切替えによる雑音の影響を緩和することができる。
【００２４】
このようなタイミング制御を行うには、受信機装置側に、同期をとりフレーム先頭の情報を送る装置(図１でいえば、セルサーチ・パスサーチ部１０８)と、そこからの時間経過を測定できるカウンタといった測定装置と、フレーム構成を把握しておく装置(図１でいえば、シーケンサ部１０９)とを用い、どのタイミングで利得可変器を切替えるかを制御すればよい。
【００２５】
なお、フレーム先頭から同じ経過時間でいつも利得可変器を切替えるならば、同じ系列の信号が切替えによる雑音により、いつも誤りを起こす可能性がある。この場合は、ランダムなタイミングで利得可変器の切替えを行うように制御すればよい。
【００２６】
また、前述した後者の雑音を抑圧する雑音抑圧回路の場合には、利得可変器自体を切替え時に雑音が発生しにくい回路構成とすればよい。
すなわち、利得可変器または増幅器が複数段で構成され、その少なくとも一つの増幅回路において、差動対をなす第１のトランジスタと第２のトランジスタのエミッタ部分を容量を介して結合する構成とすればよい。例えば、図４に示す構成のように差動型の従来の利得可変器に対して、差動対を形成するトランジスタのそれぞれのエミッタを容量を介して結合すれば、トランジスタ対のペアバラツキ等で生じる差動対のエミッタ間の直流成分を除去でき、利得切替え時に雑音が発生しにくくなる。
【００２７】
図４の回路では、出力の直流成分を除去するために出力部の差動線路に２つの容量が必要となる。この容量がＩＣに実装できない程度の大きなものが必要となる場合、ＩＣの外付け容量を利得可変器に付き１つにするには、利得可変器を、差動対をなす第１のトランジスタのエミッタ部分に並列につないだ複数の第１のスイッチと、この第１のスイッチに直列に接続した複数の第１の抵抗と、第２のトランジスタのエミッタ部分に並列につないだ複数の第２のスイッチと、この第２のスイッチに直列に接続した複数の第２の抵抗とを１つの容量を介して結合した構成にすればよい。この構成は、複数の第１及び第２のスイッチにより抵抗を切替えることで、利得を切替えることができる。
【００２８】
ただし、上記スイッチとしてMOS型電界効果トランジスタ(以下、「MOSFET」と呼ぶ)を用いる場合、オン抵抗による影響が問題となり、MOSFETのゲート幅を大きくする必要性がある。この大きなMOSFETを用いた場合、MOSFETの寄生容量の影響で周波数が高い帯域で利得が上がってしまうが、これは、差動対のそれぞれのコレクタ部においても容量を介し互いに結合することにより、出力部に低域フィルタを結合した役割を果たすことができ、利得が上がるのを回避できる。
【００２９】
また、１つの差動対のトランジスタのエミッタ部を複数の抵抗を介して結合し、複数の抵抗をスイッチで切替えるようにする上記構成と、複数の差動対のトランジスタを切替える従来の構成とを比較すると、トランジスタンのバラツキの影響が軽減できるため、利得を切替えたときの雑音を低減することができる。差動対トランジスタの多段で構成される利得可変器の場合、差動対トランジスタのそれぞれの出力端子に直流(DC)カットに必要な外付け容量を削減するために、差動対トランジスタのエミッタ間に接続した容量を併用すると効果的である。
【００３０】
また、利得可変器が多段で構成される場合には、初段の利得可変器においてヒステリシスをもたせる構成とすれば好適である。これにより、初段の切替え頻度を少なくすることができる。すなわち、特に、大きな雑音が発生する初段の利得切替えの頻度を少なくできるので、受信信号に対する利得切替えによる雑音の影響を緩和できる。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、添付図面を参照しながら詳細に説明する。
【００３２】
＜実施の形態１＞
図１は、本発明に係る受信機の構成を示す回路ブロック図であり、ダイレクトコンバージョン型の受信機のシステム構成図である。この受信機では、AD変換した後段はデジタル信号で処理が行われ、受信した変調信号の復調やアナログ部の制御といった信号処理が行われる。ここで、図１の構成の特徴は、利得可変器の切替えタイミングの制御を行うことができることである。
【００３３】
図１において、参照符号１０１はアンテナを示し、このアンテナ１０１で受信した信号を電気信号に変換し、低雑音増幅器(LNA)１０２で増幅する。次に、ミクサ１０３でベースバンドに周波数をダウンコンバートし、利得可変器・フィルタ部１０４でチャネル帯域外の周波数をカットし、所要の電力へ増幅する。その後、AD変換器(ADC)１０５でデジタル信号に変換し、復調部(DEMOD)１０６にて復調を行う。RAKE合成部１０７では、マルチパスによる遅延波に対して合成を行う。セルサーチ・パスサーチ部１０８においては、通話・データ開始時においてスロット同期の検出を行い同期信号をシーケンサ部１０９へ送出する。また、AGC制御部１１１は利得可変器・フィルタ部１０４の各利得可変器の利得の調整及び切替えタイミングのタイミング制御を行う。
【００３４】
利得可変器の切替えタイミング制御の方法として、セルサーチ・パスサーチ部１０８におけるスロット同期の検出に対し、シーケンサ部１０９を介して端末カウンタ１１０を動作させる。これにより、フォーマット先頭からどれだけの時間が経過したかをカウントする。このとき、どのフォーマットで受信しているかによって切替えるタイミングが異なってくるので、シーケンサ部１０９ではスロットフォーマットに対する情報を認識しておく必要がある。
【００３５】
W-CDMA(Wideband-CDMA)の場合は、１フレーム間隔でフォーマットが変わる可能性がある。この場合、フォーマットが変わる際の情報については、RAKE合成部１０７の出力にて合成後の受信信号によりシーケンサ部１０９でフォーマットの変化を追従し、識別できるようにする。図１の受信機の構成は、特にW-CDMA方式で効果的である。
【００３６】
以下においては、図２(A),(B)、図４、図６、図７、図８(A)〜(C)、図１７(A),(B)を用いて、利得切り替えのときに発生する雑音の発生メカニズムを示し、本実施の形態における利得切り替えタイミング制御の必要性について説明する。
【００３７】
W-CDMA向けの3GPPの規格において、基地局から移動器端末(受信機)への下りのDPCH信号は、図２(A)に示すようにフレーム構造が規格されている。１フレームは１５のスロットに分けられ、１スロット当りの受信時間は６６６μ秒である。スロット内の信号としては、データ信号Data1とData2以外に、TFCI信号、TPC信号、Pilot信号が制御用の信号として送られる。この制御用の信号については誤り訂正が行われない。また、図２(B)はスロットにおける各信号の受信時間を示し、スロットフォーマットにより各制御用の信号について受信時間が異なる。
【００３８】
利得可変器の制御は、１スロット〜数フレームの時間間隔で制御が行われると考えられる。
差動対構成のステップ型で動作する従来の利得可変器の回路構成として、図４に示す回路がある。トランジスタの差動対４０１を複数並列接続し、各差動対に対してそれぞれ抵抗値の異なるエミッタ抵抗４０２を接続する。トランジスタのコレクタ側には、各差動対に対し共通のコレクタ抵抗対４０３を接続する。各差動対のエミッタはそれぞれスイッチを介して電流源４０５に接続し、電流源４０５への各差動対の接続をスイッチ４０４で切替えることにより増幅器の利得の切替えを行う。
【００３９】
図４の回路構成では、差動対を構成するトランジスタのベースとエミッタ間の電圧偏差ΔVBEの影響や、電流増幅率hFEのバラツキ、またコレクタ部の抵抗４０３のペアバラツキといった影響で、差動出力部にDCオフセットを生じる。利得を切替えるときに、他の差動対へ切替えることになり、そのとき他の差動対のペアバラツキで生じる値の異なるDCオフセットへとステップする。これにより、利得切替え時にはDCオフセットの差分のステップ型の雑音が生じる。
【００４０】
ここで、利得可変器の制御時間が１スロット間隔で行われる場合を想定し、２つの異なる差動対が１スロット間隔で切替ったとする。この場合、図６に示すように、１スロット間隔の幅で、DCオフセットの差分の高さΔDCを有する矩形波を生じる。この１スロット間隔でステップする矩形波を横軸に周波数をとった場合の振幅特性は、図７に示す形状となり、DCに近い低周波成分の振幅が大きい。図８(A)は、１スロット間隔でステップする矩形波を横軸に時間をとった場合の規格値で表した電圧波形であり、矩形波の立上りと立下り部分で雑音成分が見られる。この矩形波に対し高域通過フィルタ(ハイパスフィルタ：HPF)を用いて、DC成分から10kHz、およびDC成分から100kHzまで完全にカットできた場合の波形としてはそれぞれ図８(B),(C)に示すようにカットする周波数減帯域が広がるに従い減少する。結果、図８(B),(C)に示すようなカットする周波数帯域に応じたステップ切替時の雑音が信号内に混入することとなる。
【００４１】
W-CDMAの場合、アナログベースバンド部での帯域は、0Hzから1.92MHz(ナイキスト周波数)である。隣接するチャネルの帯域は、3.84MHzから6.92MHzである。この隣接チャネルの信号については、3GPPの規格を満たすために、33dB以上の抑圧が必要である。W-CDMAの受信信号については、通常、熱雑音や相加性白色ガウス雑音といった雑音レベルが信号レベルよりも大きい。
【００４２】
この仮定を元にして、容量と抵抗のCR積における素子バラツキ15％を考慮に入れ、隣接チャネルを33dB抑圧するチャネルフィルタにおいて生じるSIR（Signal to Interference Ratio）の劣化量をバタワース型とチェビシェフ型フィルタについて算出すると、図１７(A)に示す特性線が得られる。図１７(A)においてFbがバタワース型フィルタの特性線、Fcがチェビシェフ型フィルタの特性線である。これより、６次程度のチェビシェフ型のフィルタが劣化量0.1dB以下となり、適していると考えられる。図１７(B)に示すように、この６次のときのチェビシェフ型のフィルタのカットオフ周波数は2.3MHz程度であり、利得可変器の切り替えで生じる矩形波の立ち上がりは、この時定数程度の時間を要すると考えられる。したがって、矩形波の立ち上がり時間は１μ秒を必要としない短い時間である。
【００４３】
また、ハイパスフィルタにより信号の損失を許容できる帯域としては、カットオフ周波数において数十kHz程度が妥当だと考えられる。ハイパスフィルタの場合も、同様にしてSIRの劣化量に換算した値を算出すると、SIR劣化が例えば0.25dBとなるときのカットオフ周波数(3dB低くなる周波数)は、ハイパスフィルタが１次の場合は107kHz、2次の場合は58kHz、3次の場合は43kHzという結果が得られる。このことから、利得可変器の切替えで生じる矩形波が収束するまでには、ハイパスフィルタの時定数である数十μ秒の時間が掛かることになる。
【００４４】
以上より、利得可変器を切替えたとき所要とする信号に雑音が混入する時間範囲は、利得切替え直後から数十μ秒の間だと考えられる。
【００４５】
数十μ秒に対し、図２(B)に示すようにスロットフォーマットによっては、制御用の信号の受信時間は短い。ステップ型の利得の切替えと、誤り訂正が行われない制御用の信号の受信時間とが重なると、制御用の信号は誤りを引き起こす。この場合、TPC信号ならば送信電力、TFCI信号ならばブロックエラー率というように移動器端末としての動作の根幹に関わる支障をきたし、場合によっては致命的な支障を生じる。
【００４６】
一方、図２(A),(B)に示したデータ用の信号Data1,Data2については、W-CDMAにおいてターボ符号といった強力な誤り訂正が用意されていることから、雑音に強い。さらに、データ信号Data1,Data2は、図２(B)よりスロットの大部分を占める信号である。このことから、利得可変器の利得切替えで生じる雑音がデータ用の信号の受信中に発生する場合は、コントロール用の信号の受信中に発生する場合と比較して、雑音が与える悪影響は小さい。
【００４７】
そこで、利得可変器の切替えるタイミングを制御する回路により、データ信号の受信中に利得切替えが行われるように、タイミングを制御する必要性がある。
【００４８】
さらに、具体的な例と数値を用いて、利得可変器で発生する雑音が許容されない大きさであることを、図４、図１８〜図２７(D)を用いて説明する。
【００４９】
まず、図４の差動対を切替えるときに発生するDCオフセットの大きさについて考える。DCオフセットの発生原因は差動対を構成するトランジスタのペアバラツキに起因することを考慮すると、発生するDCオフセットの大きさの確率分布は正規分布と考えられ、製造プロセスにより多少異なるが、正規分布の±3σで±5mVである。ただし、この5mVという値は利得可変器の入力換算でこの程度だと考えられる値である。
【００５０】
利得を切替えるときには、異なる差動対に切り替わる。このとき、切り替わった後の差動対が、切り替わる前の差動対とは独立したバラツキをもつとすれば、発生するDCオフセットの差分（ステップの高さ）の確率分布もまた、正規分布となり、その分散値（σの2乗値）は、切り替わる前のDCオフセットの分散値と切り替わった後のDCオフセットの分散値の和として表すことができる。すなわち、利得を切り替えたときにDCオフセットのステップが生じ、その高さは、5mVの2乗と5mVの2乗を足して、0.5乗した値である約7mVを3σ値として発生することになる。ただし、この7mVも入力換算であるので、利得が切り替わることを考慮し出力換算で算出しなくてはならない。
【００５１】
ここで、実際の利得ダイアグラムを用いて、どの程度の雑音が発生するかを図１８と図１９(A),(B)を用いて説明する。まず、図１８に示す利得ダイアグラムを一例として仮定する。この利得ダイアグラムは、図１９(A)に示すように3段構成の利得可変器PGA(Programmable Gain Amplifier)1,PGA2,PGA3と1段の固定利得増幅器FGA(Fixed Gain Amplifier)を想定している。
【００５２】
なお、図１８の利得ダイアグラムでは、利得番号(Gain number)の順に一つずつ全て記載すると大きな図となってしまうので、ここでは便宜的に偶数刻みで0〜92までの利得番号に対応した電圧利得(Voltage Gain)と、全利得(Total)と、初段の入力電圧(Input Vpp)と、利得可変器PGA1〜PGA3および固定利得増幅器FGAの各利得とを示す。利得番号6〜86の範囲が利得可変器の使用範囲であり、利得番号0〜4と88〜92の範囲は動作マージンとして確保する範囲である。利得可変器PGA1は-18〜18dBの範囲で6dBずつ、PGA2は-24〜18ｄBの範囲で6dBずつ、PGA3は0〜18dBの範囲で1dBずつそれぞれ切替えできるものとする。固定利得増幅器FGAは16dB一定である。
【００５３】
利得番号67から68の時の利得切替えパターンにより、大きな雑音が発生する。不図示であるが、利得番号67では、PGA1が12dB、PGA2が12dB、PGA3が5dBである。すなわち、利得番号が67から68の時の利得切替えは、図１９(A)に示すように、初段のPGA1が12dBから18dBに切替わり、2段目のPGA2は12dBのまま、3段目のPGA3は5dBから0dBに切替わる。その結果、最終段のFGAを含めて全利得は45dBから46dBとなる。なお、参照符号19は利得可変器PGA1のDCオフセットの差分ΔDCの波形、20はDCオフセットの差分ΔDCの波形19が最終段の固定利得可変器FGAの出力に至った波形である。
【００５４】
また、ハイパスフィルタについては、43kHzまでを完全にカットできるという理想的なハイパスフィルタHPFを仮定する。DCオフセットの差分ΔDCの波形19がこのハイパスフィルタHPFを通過した結果は、図１９(B)に示す波形となる。まとめると、図１８の利得ダイアグラムにおいて、初段の利得可変器PGA1が切り替わる利得番号67と68において、3σ値として図１９(B)に示すような雑音が発生すると考えられる。
【００５５】
図１９(B)で示す利得切替により発生する雑音について、生じるSIR劣化を算出する。利得可変器の切り替えが１スロット間隔であるとする。このときに、１スロット間隔で図１９(B)に示す雑音が発生する場合は1.86dBのSIR劣化を生じる。また、１フレーム間隔の場合は0.15dBの劣化を生じる。特に、TPC,TFCIといったコントロール用の信号は、図２(B)より分かるように、スロットフォーマットによっては、最も短い受信時間で4.2μsecという場合がある。この受信時間中に、図１９(B)に示すような雑音のピーク部分が重なったとすれば、TPCとTFCI信号に対して生じるSIR劣化は、15.03dBとなる。
【００５６】
ここで、利得可変器の利得切り替えにより生じるSIR劣化について、どの程度まで許容されるかを図２０〜図２７を用いて、説明をする。
SIRについての算出式として、次の式(1)を考える。
【００５７】
【数１】
0003770819.tif 000002
式(1)は、熱雑音と相加性白色ガウス雑音、受信機システム上で生じるSIR劣化を妨害干渉(Interference)の成分として考えている。
式(1)で表されるSIRを求めるためには、図２０〜図２３(B)の仮定が必要となる。また、仮定については、3GPPの規格のうち、最小受信感度と最大入力レベルと静特性(static)の伝播特性とを元に考えをすすめる。
【００５８】
以下、図２０〜図２３(B)の説明を行う。
移動体端末のアンテナにおける受信レベルIorに対するDPCH信号のチップあたりのエネルギーDPCH_Ecと受信レベルIorとの比の関係を、伝送レートが12.2kbps，64kbps，144kbs，384kbpsの場合について示せば、図２０のようになると考えられる。図２０において黒い四角で示した部分は、3GPPで規格されている値である。
【００５９】
図２１は、CDMA特有のスペクトルの逆拡散により信号成分が得る処理利得の表である。スロットフォーマットによって拡散比が異なることから、スロットフォーマットにより処理利得が異なる。図２１の表では、12.2kbps、64kbps、144kbs、384kbpsの各伝送レートに対して、それぞれ21.07dB、15.05dB、12.04dB、9.03dBである。これは3GPPで規格された標準測定チャネルでの処理利得である。
【００６０】
図２２(A)は、受信機システムにおけるアンテナ切替スイッチSW、デュプレクサDPX、低雑音増幅器LNAとミクサMIXの雑音指数NF(Noise Figure)を仮定している。
【００６１】
なお、ここで図１の構成には無いアンテナ切替スイッチSW、デュプレクサDPXを考慮しているのは、以下の理由による。
【００６２】
帯域が異なる２つ以上の規格、例えばW-CDMAとPDC(Personal Digital Cellular)に対応する受信機の場合は、アンテナ切替スイッチが必要となる。また、送信機と受信機を同時に動作するには、通常デュプレクサを用いる。
【００６３】
アンテナ切替スイッチは複数のアンテナ接続を切替えるスイッチであり、デュプレクサは送信系から受信系及び受信系から送信系へのもれ込みを抑圧し、送信系からアンテナに対しては送信帯域のみを、アンテナから受信系に対しては受信帯域のみを通過させるフィルタの役割をするデバイスである。なお、アンテナ切替スイッチSWとデュプレクサはDPX、図１の構成で言えば、アンテナ１０１と低雑音増幅器１０２の間に設けられることになる。
利得可変器の部分のNFについては、利得によって値が異なる。また、利得は受信レベルIorによって値が変化することから、受信レベルIorによるAGC部の雑音指数NFの関係を図２２(B)に示す特性線のように仮定する。
【００６４】
図２３(A)は、相加性白色ガウス雑音レベルIocの値と、信号成分であるDPCH信号のチップあたりのエネルギーDPCH_Ecの関係を仮定したものである。3GPP規格では、最小受信感度での受信機システムにおける雑音指数NFを9dB程度と見込んでいる。また、伝播特性が静特性(static)であるときの相加性白色ガウス雑音レベルIocについて、「DPCH_Ec（2303）」と「Ioc＋熱雑音（2304）」の割合が、最小受信感度時の「DPCH_Ec（2301）」と「熱雑音＋システム雑音（2302）」の割合と等しくなるように相加性白色ガウス雑音レベルIocを規格している。このことから、Iocの値は、DPCH_Ecとの比が一定に保たれるような伝播特性となるように考えられていると言える。このIocの値は図２３(A)で言えば、参照符号2305で示す特性線上の値である。以上のことより、12.2kbps、64kbps、144kbs、384kbpsの各伝送レートに対して、図２３(B)に示すようなIorとIocの関係を導くことができる。
【００６５】
以上の図２０〜２３(B)の仮定により、SIRを求める式(1)を算出することができる。
【００６６】
図２４に示すように、最小受信感度、最大入力、スタティックの伝播特性に対する伝送レート毎の、ビット誤り率BER(Bit Error Ratio)及びブロック誤り率BLERについては、3GPPの規格において提唱されている。また、図２４には、実験により得られた所要とするSIRも示してある。式(1)により得られる値は、この所要SIRを満たさなければならない。
式(1)により得られるSIRと、図２４の所要SIRとの差分については、マージンとして考えることができる。
【００６７】
図２５(A)〜(D)は、12.2kbps、64kbps、144kbs、384kbpsの各伝送レートに対して、式(1)により得られたSIRと、図２４の所要SIRとの関係を受信レベルIorを横軸にとって示した図である。ここで、式(1)には利得可変器を切替えたときに発生するSIRの劣化が含まれていない。そこで、利得可変器を切替えたときに生じるSIR劣化が、このマージンにおさまらなくてはならない。
【００６８】
各受信レベルIorで発生すると考えられる3σ値でのSIR劣化は、図２６(A),(B)に示すようになる。図２６(A),(B)では、図２５(A)〜(D)で算出した、マージンを重ね合わせて記している。図２６(A)は１スロット間隔で利得可変器が切り替わった場合、図２６(B)は１フレーム間隔で利得可変器が切り替わった場合である。
【００６９】
図２６(A)では受信レベルIorが-85dBm付近で大きなSIR劣化を生じているが、これは図１９(A),(B)に示す環境において初段の利得可変器が切り替わるとき生じるものであり、利得可変器PGA1が12ｄBから18ｄBへ切り替わるときある。
【００７０】
以上より、初段の利得可変器の利得を切替えるときの雑音が最も大きなSIR劣化を引き起こし、このとき、１スロット間隔での利得可変器の制御を行うとマージンをオーバーする。このことから、利得可変器の切替え頻度が多い場合、ある受信レベルにおいて受信するデータ信号について品質上の問題が生じると考えられる。なお、黒四角の点で示す横方向の線は各伝送速度でのマージンを示す。
【００７１】
なお、図２６(B)から、１フレーム間隔で利得可変器の利得切り替えを行う場合には、マージン内に収められることが分かる。
【００７２】
次に、図２７(A)〜(D)を使って、各受信レベルIorでの利得切替え時において3σ値で生じる制御用のTPC信号やTFCI信号に対するSIR劣化を示す。図２７は、TPC信号またはTFCI信号に利得切替えによる雑音のピークが重なったときを仮定している。図２７(A)〜(D)より、12.2kbps、64kbps、144kbs、384kbpsの各伝送レートにおいて受信レベルIorが‐85dBm付近で10dBを越える非常に大きなSIR劣化を生じている。制御信号には誤り訂正がないことを考慮すると、10dBといった大きなSIR劣化を生じる場合は、正確な信号として受信されないといえる。
【００７３】
TPC信号とTFCI信号は、各スロットに含まれる信号である。利得可変器の利得切替え制御の間隔が１スロットである場合、受信レベルIorが‐85dBm付近となる地点では、TPC信号またはTFCI信号といった制御信号が全く受信できない可能性がある。利得可変器の利得切替え制御の間隔が１フレームだとすると、１５分の１の確率で、制御信号が受信できない可能性がある。TFCI信号の場合は、15個の信号のうちの１つの信号において、10dB以上のSIR劣化を生じると、残りの14個分への波及があり、ブロック誤り率BLERに大きな影響を与える。
【００７４】
このことから、TFCI信号の受信タイミングを回避して利得切替えを行うことは必須であると考えられる。また、TPC信号,Pilot信号といった、誤り訂正がない制御用の信号についても、回避する必要がある。すなわち、利得可変器の利得切替えは、データ信号の受信中に切替えればよい。好ましくは、受信データ信号の先頭で切替えるのが影響が少なくできるので良い。
【００７５】
＜実施の形態２＞
本発明の第２の実施の形態について、図５を用いて説明する。ステップ型利得可変器の利得切替え時に発生する雑音の影響を抑える別の方法として、利得可変器をランダムなタイミングで切り替わるようにする方法が挙げられる。ランダムなタイミングで切替えを行った場合、TPC,TFCI,Pilot信号といった制御用の信号の受信のタイミングが、利得可変器を切替えたときの雑音が発生するタイミングと、いつも重なるという可能性を回避することができる。
【００７６】
ランダムに切替ればよいので、フォーマットを認識しておく必要がなく、例えば利得可変器の制御信号に対してランダムな遅延を生じる装置を設けておけばよい。このような装置例としては、図５に示す構成の装置を制御信号のライン上に設ければよい。すなわち、図１に示す受信機の構成で言えば、AGC制御部１１１から利得可変器・フィルタ部１０４への制御信号線１１に挿入すればよい。
【００７７】
図５の装置は、遅延素子DLを予め幾つか用意しておき、遅延素子DLを通過するラインと遅延素子DLをショートするラインとを切替えスイッチKSで切り替えるようにする構成である。スイッチSWを乱数で制御すれば、利得可変器の切り替え信号は、ランダムな遅延を生じる。結果として、切り替えのタイミングがランダムに行われることとなる。
【００７８】
＜実施の形態３＞
本発明の第３の実施の形態について、図９を用いて説明する。ステップ型利得可変器を多段構成にするときには、初段の利得可変器の切替えにおいて大きな雑音を生じることになる。これは、初段で発生した雑音が後段の利得可変器部で増幅されるからである。
【００７９】
そこで、初段の利得可変器において、ヒステリシスをもたせるようにすれば初段の利得可変器が切り替わる頻度を抑えることができるので、大きな雑音を生じる頻度を低減することができる。例えば、図９(A)に示すように、利得可変器PGA1,PGA2,PGA3からなる３段の構成で利得可変器部が構成されている場合、図９(B)に示すようなヒステリシスをもつ利得テーブルを作成すればよい。図９(B)において横軸は受信レベルIorを示し、右側へ行くほど小さい受信レベルである。縦軸は利得の大きさを示し、上方へ行くほど大きな利得である。特性線G1は初段の利得可変器PGA1の特性であり、ヒステリシス持たせてある。特性線G2は、２段目と３段目の利得可変器PGA2,PGA3の特性であり、Gtは全体の利得である。このような特性の利得テーブルを格納したメモリを、例えば図１の構成の場合、AGC制御部１１１に設けるか、或いは利得可変器・フィルタ部１０４に設けて、これを参照して切替え制御するように受信機を構成すればよい。
【００８０】
＜実施の形態４＞
本発明の第４の実施の形態について、図２８を用いて説明する。図２８は、図１の構成の受信機における利得可変器・フィルタ部１０４のステップ型利得可変器PGA1〜PGA3の１段分の構成例を示す回路図であり、この回路構成の場合は内蔵する容量がハイパスフィルタ機能も兼用することが可能である。
【００８１】
図２８に示すステップ型の利得可変器器は、切り替え雑音が発生しにくい回路である。図２８に示すステップ型の利得可変器において、参照符号１１２は容量を示し、この容量１１２の一端には複数の並列抵抗１１３ａ，…１１３ａと、各抵抗１１３ａに直列接続されたスイッチ１１６ａとを介してトランジスタ１１４ａのエミッタに接続され、同様に容量１１２の他端には複数の並列抵抗１１３ｂ，…１１３ｂと、各抵抗１１３ｂに直列接続されたスイッチ１１６ｂとを介してトランジスタ１１４ｂのエミッタに接続される。また、トランジスタ１１４ａ，１１４ｂのそれぞれのエミッタには電流源Ｉａ，Ｉｂを介して接地側電源Vssに接続され，それぞれのコレクタには抵抗１１５ａ，１１５ｂを介して電源Ｖddに接続される。
【００８２】
なお、トランジスタ１１４ａ，１１４ｂは特性のそろった差動対を成すトランジスタであり、負荷抵抗として働く１１５ａ，１１５ｂも特性のそろった対を成す抵抗、及び電流源Ｉａ，Ｉｂも同様である。
【００８３】
このように構成される利得可変器は、差動対を構成するトランジスタ１１４ａ，１１４ｂのエミッタ間を容量１１２を介して結合していることを特徴としている。容量１１２があることで、スイッチ１１６ａ，１１６ｂにより抵抗１１３ａ，１１３ｂを切替えてもDCレベルが変化しないため、利得を切り替えても出力DCオフセットの値は変化しない。このため、発生する雑音が緩和されるという効果がある。
【００８４】
ただし、上記スイッチ１１６ａ，１１６ｂにMOSFETを用いる際に、スイッチのオン抵抗が大きくなる場合には、大きな利得を得ることが難しくなるので、オン抵抗を小さくする手段として、スイッチとして使われるMOSFETのサイズを大きくする必要がある。
【００８５】
図１０に示した素子値により、振幅特性をシミュレーションした結果を図１１で示す。なお、図１０ではスイッチ１１６ａ，１１６ｂとしてCMOSインバータで構成したスイッチを示している。図１１から、周波数が10MHz程度と大きくなった場合、周波数が低い場合に対し利得が上昇することがわかる。
これは、オン抵抗を小さくするためMOSFETのサイズを大きくしたことにより、デバイスのもつ容量が大きくなったことが原因である。
【００８６】
＜実施の形態５＞
本発明の第５の実施の形態について、図１２を用いて説明する。図１１で示した高い周波数での利得の上昇は、図１２に示すように、コレクタ間に容量１２０を接続することにより抑えることができる。容量１２０の素子値を１１pFにし、他の素子値は図１０に示した値と同じにした場合のシミュレーション結果を、図１３に示す。
【００８７】
ステップ型の利得可変器については、通常多段で構成されるが、増幅とともに飽和の恐れを生じる。そこで、隣接するチャネルの妨害波を段階的に抑圧するようにするとよい。それには、図１４に示すように低域通過フィルタLPF1,LPF2,LPF3と利得可変器PGA1,PGA2,PGA3を交互に配置する。各低域通過フィルタや各利得可変器においては直流成分が発生するので、発生した後段において飽和の恐れを生じる。通常、各利得可変器の段間に容量を結合し、この問題を解決するが、この場合、差動構成の各利得可変器の段間において、外付け容量が２つ、直交変調器のIとQを考えた場合は外付け容量が４つ必要となる。
【００８８】
これに対して本発明の図１０または図１１に示した構成のように、差動対トランジスタのエミッタ間に容量がある利得可変器を使用した場合、直流成分がカットされるので、差動構成の利得可変器の場合にそれぞれ２つの容量が必要なところを、１つに抑えることができる。図１４に示したC1,C2,C3が、DCカットの外付け容量である。
【００８９】
＜実施の形態６＞
本発明の第６の実施の形態について、図１５と図１６を用いて説明する。直流成分により飽和をもたらさないための、直流成分に対する抑圧条件がもっとも厳しくなる利得可変器としては、図１の構成で言えば利得可変器・フィルタ部１０４内の、ミクサ１０３の出力部に近い初段の利得可変器PAG1と、利得により波形が増幅される後段部の利得可変器PAG3だと考えられる。そこで、その間の利得可変器PGA2については、図１５に示すようにエミッタ部に容量を含まない構成とする。利得を切替えてもトランジスタが切替らないので、利得切替え時に発生する雑音は、図４に示した従来の利得可変器の回路構成と比較して小さくなる。
【００９０】
したがって、本実施の形態では、図１の利得可変器・フィルタ部１０４のブロック回路構成は、図１６に示した構成となる。外付けとなる容量が図１４と比較し、容量C2がいらなくなるので２つ少なくできる。
【００９１】
以上、本発明の好適な幾つかの実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００９２】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、ダイレクトコンバージョンを用いた場合に、ステップ型利得可変器の利得切替え時に発生する雑音を抑えることができる無線通信受信装置、或いは、ステップ型利得可変器の利得切替えにおいて発生する雑音の影響を緩和できる無線通信受信装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る受信機の構成を示す回路ブロック図であり、ダイレクトコンバージョン型の受信機のシステム構成図。
【図２】  WCDMAのスロットフォーマット構成図。
【図３】従来のダイレクトコンバージョン受信機の構成図。
【図４】従来の利得可変器の回路図。
【図５】本発明の利得切替えのランダム制御構成図。
【図６】利得切替え時のDCオフセットステップの説明図。
【図７】図６のDCオフセットステップにより発生する雑音の振幅特性図。
【図８】利得切替え時の発生雑音の波形図。
【図９】本発明の初段利得可変器のヒステリシス概念図。
【図１０】本発明の利得可変器の回路構成図。
【図１１】図１０の利得可変器の振幅特性。
【図１２】本発明の利得可変器の別の回路構成図。
【図１３】図１２の利得可変器での振幅特性。
【図１４】本発明の利得可変器部の全体構成図。
【図１５】本発明の利得可変器のまた別の回路構成図。
【図１６】本発明の利得可変器部の別の全体構成図。
【図１７】  W-CDMA用チャネルフィルタのSIR劣化量の説明図。
【図１８】  W−CDMA用利得ダイアグラムの一例を示す図。
【図１９】初段の利得可変器の利得切替えで生じる雑音を示す波形図。
【図２０】  SIR算出のためにIorとDPCH_Ecの関係を仮定した特性図。
【図２１】  W-CDMA用標準測定チャネルでの処理利得を示す図。
【図２２】  SIR算出のためにシステムのNFを仮定した特性図。
【図２３】  SIR算出のためにIocとIorの関係を仮定した特性図。
【図２４】実験より得られた所要のSIRを示す図。
【図２５】  SIRの算出結果と得られるマージンを示した特性図。
【図２６】各Iorで生じる利得切替えによるSIR劣化とマージンを示す図。
【図２７】制御用信号に対し生じるSIR劣化を示した特性図。
【図２８】本発明のステップ型利得可変器の構成例を示す回路図。
【符号の説明】
１１…制御信号線、１０１…アンテナ、１０２…低雑音増幅器、１０３…ミクサ、１０４…利得可変器・フィルタ部、１０５…AD変換器、１０６…復調器、１０７…RAKE合成部、１０８…セルサーチ・パスサーチ部、１０９…シーケンサ部、１１０…端末カウンタ部、１１１…AGC制御部、１１２…エミッタ間結合容量、１１３ａ，１１３ｂ…エミッタ部抵抗、１１４ａ，１１４ｂ…トランジスタ、１１５ａ，１１５ｂ…コレクタ部抵抗、１１６，１１６ａ，１１６ｂ…利得切替えスイッチ、１２０…コレクタ間結合容量、C1〜C3…容量、DL…遅延素子、FGA…固定利得増幅器、Ｉａ，Ｉｂ…電流源、KS…切替えスイッチ、LPF…低域通過フィルタ、HPFP…高域通過フィルタ、GA1〜PGA3…利得可変器、ΔDC…DCオフセットの差分。
【図１】
0003770819.tif 000003
【図２】
0003770819.tif 000004
【図３】
0003770819.tif 000005
【図４】
0003770819.tif 000006
【図５】
0003770819.tif 000007
【図６】
0003770819.tif 000008
【図７】
0003770819.tif 000009
【図８】
0003770819.tif 000010
【図９】
0003770819.tif 000011
【図１０】
0003770819.tif 000012
【図１１】
0003770819.tif 000013
【図１２】
0003770819.tif 000014
【図１３】
0003770819.tif 000015
【図１４】
0003770819.tif 000016
【図１５】
0003770819.tif 000017
【図１６】
0003770819.tif 000018
【図１７】
0003770819.tif 000019
【図１８】
0003770819.tif 000020
【図１９】
0003770819.tif 000021
【図２０】
0003770819.tif 000022
【図２１】
0003770819.tif 000023
【図２２】
0003770819.tif 000024
【図２３】
0003770819.tif 000025
【図２４】
0003770819.tif 000026
【図２５】
0003770819.tif 000027
【図２６】
0003770819.tif 000028
【図２７】
0003770819.tif 000029
【図２８】
0003770819.tif 000030