(57)【特許請求の範囲】
【請求項１】
異なる重みを表す複数のビットを有する入力データ源と、
第１のコンデンサを含む、静電容量値の等しい複数のコンデンサと、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサの電荷を初期設定し、前記スイッチング回路網は、前記所定の段階の第２の期間の間に、対応するビットに従って、前記電荷の初期設定された関連するコンデンサに電荷を発生し、前記スイッチング回路網は、前記所定の段階の第３の期間の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷と、前記第２の期間の間に前記関連するコンデンサに発生される前記電荷を前記第１のコンデンサ内で合成して、前記第２の期間の長さが前記第１の期間と前記第３の期間のうちの１つの期間の長さと等しくなくなる、ディジタル／アナログ変換器。
【請求項２】
前記第２の期間の長さが、前記第１の期間と前記第３の期間の各期間の長さと等しくない、請求項１に記載のディジタル／アナログ変換器。
【請求項３】
前記第１の期間と前記第３の期間のうちの前記１つの期間の長さが、前記第２の期間よりも短く、前記ディジタル／アナログ変換器のサイクル・タイムが、短縮される、請求項１に記載のディジタル／アナログ変換器。
【請求項４】
前記第３の期間の間、前記関連するコンデンサが、前記第１のコンデンサと並列に結合される、請求項１に記載のディジタル／アナログ変換器。
【請求項５】
前の段階で前記第１のコンデンサに発生した電荷が、前記所定の段階で前記関連するコンデンサの前記電荷と合成される、請求項１に記載のディジタル／アナログ変換器。
【請求項６】
前記複数のコンデンサが、第２の段階と関連する第２のコンデンサを含み、前記スイッチング回路網が、第２のビットに従って、前記第２のコンデンサに電荷を発生し、前記第２の段階で、前記第２のコンデンサを前記第１のコンデンサに結合させ、前記所定の段階で前記第１のコンデンサで合成された前記電荷を前記第２のコンデンサの前記電荷と前記第１のコンデンサで合成し、パイプライン動作を行う、請求項１に記載のディジタル／アナログ変換器。
【請求項７】
前記複数のビットが、前記スイッチング回路網に直列に結合される、請求項１に記載のディジタル／アナログ変換器。
【請求項８】
第１のスイッチが、電圧源および前記関連するコンデンサに結合され、前記関連するコンデンサに所定の電圧を発生し、第２のスイッチが、前記関連するコンデンサを前記第１のコンデンサと並列に結合させる、請求項１に記載のディジタル／アナログ変換器。
【請求項９】
異なる重みを表す複数のビットを有する入力データ・ワード源と、
第１のコンデンサを含む静電容量値の等しい複数のコンデンサと、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサの電荷を初期設定すると共に、前記所定の段階の第２の期間の間に、対応するビットに従って、前記関連するコンデンサに電荷を発生させ、前記スイッチング回路網の共通のトランジスタ・スイッチが、前記第１の期間と前記第２の期間の各期間の間に、前記関連するコンデンサの電流路に結合され、前記スイッチング回路網が、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷を、前記関連するコンデンサに発生される前記電荷と合成する、ディジタル／アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、ディジタル／アナログ（Ｄ／Ａ）変換器に関し、特に、スイッチ・コンデンサ型のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）のような表示装置は、例えば、マトリックス状に横方向の行と縦方向の列に配列されるセルのアレーで構成される。表示されるビデオ情報は、例えば、シリアル・データ・ワードの形でＤ／Ａ変換器に供給され、ディジタル・メモリ内に貯えられる。Ｄ／Ａ変換器は対応するデータ・ワードからアナログ輝度（ｇｒａｙ  ｓｃａｌｅ：グレー・スケール）信号を発生し、アナログ輝度信号は、各列のピクセルと個別に関連するデータ・ラインに結合される。
【０００３】
非晶質シリコンは、低温で加工することができるので、液晶ディスプレイを製作するのに好ましい材料となっている。低い加工温度は、標準的な、容易に入手できる、安価な基板材料を使用することができるので、重要である。しかしながら、集積周辺ピクセル・ドライバに非晶質シリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）を使用すると、移動度が低く且つＮ型の金属酸化物半導体（Ｎ−ＭＯＳ）エンハンスメント・トランジスタだけしか利用できないので、設計上の困難を生じる。
【０００４】
“電荷再分配集積可能Ｄ／Ａ変換器”という名称の、カプラル（Ｋａｐｒａｌ）氏に付与された米国特許第４，４５１，８２０号は、電荷再分配型のスイッチ・コンデンサの付いたＤ／Ａ変換器について述べている。１つの実施例では、コンデンサはそれぞれ同じ値を持っている。同じ値のコンデンサは互いに追従する傾向がある。従って、経年劣化、許容誤差および環境の変化による静電容量の変動から生じる、精度に及ぼす望ましくない影響が減少され、有利である。
【０００５】
【発明が解決しようとする課題】
ＬＣＤに使えるように、十分に速いサイクル・タイムを有する等価な（ｅｑｕａｌ）コンデンサを使用して、例えばａ−Ｓｉ  ＴＦＴを用いたＤ／Ａ変換器を構成することが望ましい。例えば、８ビットのシリアル・データ・ワードの場合、変換サイクル・タイム１６マイクロ秒を達成することが望ましい。
【０００６】
【課題を解決するための手段】
本発明の特徴を実施するディジタル／アナログ変換器は、異なる重みを表す複数のビットを有する入力データ・ワード源を含んでいる。静電容量値の等しい複数のコンデンサの中に第１のコンデンサが含まれる。スイッチング回路網が複数のコンデンサに結合され、複数のビットに応答する。スイッチング回路網は、前記複数のコンデンサのうち、複数の段階のうちの所定の段階と関連するそれぞれのコンデンサ内に、この所定の段階の第１の期間の間に、電荷を初期設定する。スイッチング回路網は、電荷の初期設定された前記関連するコンデンサ内に、前記所定の段階の第２の期間の間に、対応するビットに従って、電荷を発生する。スイッチング回路網は、前記所定の段階の第３の期間の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記関連するコンデンサ内に前記第２の期間の間に発生される電荷と前記第１のコンデンサの電荷を前記第１のコンデンサ内で合成する。この第２の期間の長さは、第１の期間と第３の期間の長さと等しくない。
特許請求の範囲に記載された事項と実施例との対応関係を、図面で使われている参照符号で示すと次の通りである。
（請求項１）  異なる重みを表す複数のビット（ＬＳＢ−ＭＳＢ）を有する入力データ（Ｗ）源（ＩＮ）と、
第１のコンデンサ（Ｃ５）を含む、静電容量値の等しい複数のコンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）と、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間（ＳＨＴＬＳＢ＋３、図２のａ）の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサ（Ｃ１）の電荷を初期設定し、前記スイッチング回路網は、前記所定の段階の第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の間に、対応するビット（ＭＳＢ−３）に従って、前記電荷の初期設定された関連するコンデンサに電荷を発生し、前記スイッチング回路網は、前記所定の段階の第３の期間（ＦＨＴＭＳＢ）の間に、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷と、前記第２の期間の間に前記関連するコンデンサに発生される前記電荷を前記第１のコンデンサ内で合成して、前記第２の期間の長さ（４μｓｅｃ）が前記第１の期間と前記第３の期間のうちの１つの期間の長さ（１μｓｅｃ）と等しくなくなる、ディジタル／アナログ変換器。
（請求項２）  前記第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の長さ（４μｓｅｃ）が、前記第１の期間（ＳＨＴＬＳＢ＋３）と前記第３の期間（ＦＨＴＭＳＢ）の各期間の長さ（１μｓｅｃ）と等しくない、請求項１に記載のディジタル／アナログ変換器。
（請求項３）  前記第１の期間（ＳＨＴＬＳＢ＋３）と前記第３の期間（ＦＨＴＭＳＢ）のうちの前記１つの期間の長さ（１μｓｅｃ）が、前記第２の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）よりも短く、前記ディジタル／アナログ変換器のサイクル・タイムが、短縮される、請求項１に記載のディジタル／アナログ変換器。
（請求項４）  前記第３の期間（ＦＨＴＭＳＢ）の間、前記関連するコンデンサ（Ｃ１）が、前記第１のコンデンサ（Ｃ５）と並列に結合される、請求項１に記載のディジタル／アナログ変換器。
（請求項５）  前の段階（ＦＨＴＭＳＢ−１）で前記第１のコンデンサ（Ｃ５）に発生した電荷が、前記所定の段階（ＦＨＴＭＳＢ）で前記関連するコンデンサの前記電荷と合成される、請求項１に記載のディジタル／アナログ変換器。
（請求項６）  前記複数のコンデンサ（Ｃ１−Ｃ５）が、第２の段階と関連する第２のコンデンサ（Ｃ２）を含み、前記スイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）が、第２のビット（ＭＳＢ−２）に従って、前記第２のコンデンサに電荷を発生し、前記第２の段階で、前記第２のコンデンサを前記第１のコンデンサ（Ｃ５）に結合させ、前記所定の段階で前記第１のコンデンサで合成された前記電荷を前記第２のコンデンサの前記電荷と前記第１のコンデンサで合成し、パイプライン動作を行う、請求項１に記載のディジタル／アナログ変換器。
（請求項７）  前記複数のビット（ＬＳＢ−ＭＳＢ）が、前記スイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）に直列に結合される、請求項１に記載のディジタル／アナログ変換器。
（請求項８）  第１のスイッチ（ＭＮ４１）が、電圧源（０Ｖ／５Ｖ）および前記関連するコンデンサ（Ｃ１）に結合され、前記関連するコンデンサに所定の電圧を発生し、第２のスイッチ（ＭＮ５１）が、前記関連するコンデンサを前記第１のコンデンサ（Ｃ５）と並列に結合させる、請求項１に記載のディジタル／アナログ変換器。
（請求項９）  異なる重みを表す複数のビット（ＬＳＢ−ＭＳＢ）を有する入力データ・ワード（Ｗ）源（ＩＮ）と、
第１のコンデンサ（Ｃ５）を含む静電容量値の等しい複数のコンデンサ（Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５）と、
前記複数のコンデンサに結合され前記複数のビットに応答するスイッチング回路網（ＭＮ３１−ＭＮ３４、ＭＮ４１−ＭＮ４４、ＭＮ５１−ＭＮ５４）とを含むディジタル／アナログ変換器であって、
前記スイッチング回路網は、複数の段階のうちの所定の段階の第１の期間（ＴＭＳＢ−２、ＴＭＳＢ−１）の間に、前記複数のコンデンサのうち前記所定の段階と関連する各コンデンサ（Ｃ１）の電荷を初期設定すると共に、前記所定の段階の第２の期間の間に、対応するビット（ＭＳＢ−３）に従って、前記関連するコンデンサに電荷を発生させ、前記スイッチング回路網の共通のトランジスタ・スイッチ（ＭＮ４１）が、前記第１の期間と前記第２の期間の各期間の間に、前記関連するコンデンサの電流路に結合され、前記スイッチング回路網が、前記関連するコンデンサを前記第１のコンデンサに結合させ、前記第１のコンデンサの電荷を、前記関連するコンデンサに発生される前記電荷と合成する、ディジタル／アナログ変換器。
【０００７】
【発明の実施の形態】
図１の（Ａ）および図１の（Ｂ）は、対応する８ビット・シリアル・ワードＷから対応するアナログ輝度電圧ＯＵＴを発生するための、本発明の特徴を実施するＤ／Ａ変換器１００を示す。図１の（Ａ）のＤ／Ａ変換器１００のトランジスタ・スイッチは例えばＮ型の非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ  ＴＦＴ）であり、ＬＣＤマトリックス（図示せず）の同じ回路盤上に構成されるディスプレイ・ドライバとして適している。ＬＣＤマトリックスのピクセルは、例えば、１４４０列と１０２４行に配列されている。従って、このＬＣＤマトリックスには、１４４０個のＤ／Ａ変換器１００により画像情報がそれぞれ供給される１４４０列のラインが含まれている。簡単化するために、図１の（Ａ）に、このＤ／Ａ変換器１００が１個だけ示されている。一定の行において画像情報は、一定の行の選択された期間（例えば１６マイクロ秒）の間に供給される。
【０００８】
図２のａ〜ｅおよび図３のａ〜ｎは図１の（Ａ）のＤ／Ａ変換器１００の動作を説明するのに役立つタイミング図を示す。図１の（Ａ）、図１の（Ｂ）、図２のａ〜ｅおよび図３のａ〜ｎにおいて類似した符号および番号は類似した要素および機能を示す。
【０００９】
図１の（Ａ）の入力端子ＩＮは、１４４０個のＤ／Ａ変換器のうち２０個のＤ／Ａ変換器から成る各グループに共通の端子である。Ｄ／Ａ変換器２０個から成る各グループで、Ｄ／Ａ変換器１００のワードＷの８ビット、すなわち、ＬＳＢ、ＬＳＢ＋１、ＬＳＢ＋２、ＬＳＢ＋３、ＭＳＢ−３、ＭＳＢ−２、ＭＳＢ−１、ＭＳＢ（重みすなわち桁の位の順に並べられている）は図１の（Ａ）のデータ入力端子ＩＮに直列に供給される。ワードＷの８ビットの各ビットは、対応するタイム・スロットＴＳ１（１００ナノ秒）の間に供給される。ワードＷの８ビット（ＬＳＢ、ＬＳＢ＋１、ＬＳＢ＋２、ＬＳＢ＋３、ＭＳＢ−３、ＭＳＢ−２、ＭＳＢ−１、ＭＳＢ）に対応する８個のタイム・スロットＴＳ１は、それぞれ、ＴＬＳＢ、ＴＬＳＢ＋１、ＴＬＳＢ＋２、ＴＬＳＢ＋３、ＴＭＳＢ−３、ＴＭＳＢ−２、ＴＭＳＢ−１、ＴＭＳＢ（図２のｅ）の間隔を置いて起こる。各々の間隔、ＴＬＳＢ、ＴＬＳＢ＋１、ＴＬＳＢ＋２、ＴＬＳＢ＋３、ＴＭＳＢ−３、ＴＭＳＢ−２、ＴＭＳＢ−１、ＴＭＳＢ内に、連続する２０個のタイム・スロットＴＳ１〜ＴＳ２０があり、同じ重みを有する２０ビットをそれぞれ、この各期間の間に、２０個のＤ／Ａ変換器１００に供給する。図２のａにタイム・スロットＴＳ１が示され、図２のｂにタイム・スロットＴＳ２が示されている。他のタイム・スロットは、簡単化するために省略されている。図２のａ〜ｅおよび図３のａ〜ｋに示す期間、ＴＬＳＢ、ＴＬＳＢ＋１、ＴＬＳＢ＋２、ＴＬＳＢ＋３、ＴＭＳＢ−３、ＴＭＳＢ−２、ＴＭＳＢ−１、ＴＭＳＢは連続して起こり、各期間の長さは２マイクロ秒である。
【００１０】
Ｄ／Ａ変換器２０個から成るグループの各Ｄ／Ａ変換器１００のデマルチプレクサ入力トランジスタ・スイッチＭＮ１（図１の（Ａ））は端子ＩＮに結合される。各Ｄ／Ａ変換器で、対応する制御信号ＤＷｉ（ｉは番号１〜２０から選択される）がトランジスタ・スイッチＭＮ１のゲートに発生される（図１の（Ａ））。従って、ワードＷの対応するビットは、対応するタイム・スロットＴＳ１（図２のｅ）の間、トランジスタ・スイッチを介して端子１０１に結合される。
【００１１】
図１の（Ａ）のＤ／Ａ変換器１００（例えば、信号ＤＷ１）は４個の段（Ａ、Ｂ、Ｃ、Ｄ）を含み、これらの段は実質的に同じであるが、あとで説明するように、互いにタイミングがずれている。Ａ、Ｂ、Ｃ、およびＤ段は並列の分岐を形成し、パイプライン動作を行う。Ａ、Ｂ、Ｃ、Ｄ段は、それぞれ、トランジスタ・スイッチＭＮ１１、トランジスタ・スイッチＭＮ１２、トランジスタ・スイッチＭＮ１３、トランジスタ・スイッチＭＮ１４を含み、４：１のデマルチプレクサ１０２を形成する。トランジスタ・スイッチＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４は端子１０１に結合される。Ａ、Ｂ、Ｃ、Ｄの各段は、一定の変換サイクル（第１と第２のサブ・サイクル）で動作する。
【００１２】
Ａ段の第１のサブ・サイクルで、トランジスタ・スイッチＭＮ１１は、制御信号ＭＮ１１ａ（図３のｃ）により制御され、対応するタイム・スロットＴＳ１（図２のａの期間ＴＬＳＢのＴＳ１）の間に、ＬＳＢビットを端子１０１（図１の（Ａ））からトランジスタ・スイッチＭＮ３１のゲート電極に結合させる。その結果、トランジスタ・スイッチＭＮ３１（図１の（Ａ））のゲート静電容量に以前貯えられた電荷は、ビットＬＳＢがＨＩＧＨレベルにあるとき、そこに貯えられたままである（あとで説明する）。その結果、トランジスタ・スイッチＭＮ３１は、期間ＴＬＳＢ＋１とＴＬＳＢ＋２（図２のａ）の間、導通状態にある。ＬＳＢビット（図２のｅ）がＬＯＷレベルにあるとき、トランジスタ・スイッチＭＮ３１（図１の（Ａ））のゲート静電容量ＣＧＡに前に貯えられた上述の電荷は放電され（あとで説明する）、期間ＴＬＳＢ＋１とＴＬＳＢ＋２（図２のａ）の間、トランジスタ・スイッチＭＮ３１は非導通状態となる。
【００１３】
トランジスタ・スイッチＭＮ３１（図１の（Ａ））はコンデンサＣ１と直列に結合される。コンデンサＣ１は、期間ＴＬＳＢ＋１（図２のａ）より以前は、放電された状態にある（あとで説明する）。期間ＴＬＳＢ＋１とＴＬＳＢ＋２の間、トランジスタ・スイッチＭＮ４１（図１の（Ａ））は、制御信号ＭＮ４１ａ（図３のｇ）に従って、導通し、電圧Ｖ２１（図３のｉ）をコンデンサＣ１（図１の（Ａ））に結合させる。ＬＳＢビットがＨＩＧＨレベルにある結果として、トランジスタ・スイッチＭＮ３１が導通状態にあるならば、コンデンサＣ１（図１の（Ａ））は充電されて、期間ＴＬＳＢ＋１とＴＬＳＢ＋２（図２のａ）の間、コンデンサＣ１内に５Ｖの電圧ＶＣ１を発生する。ＬＳＢビットがＬＯＷレベルにある結果として、トランジスタ・スイッチＭＮ３１が非導通状態であれば、コンデンサＣ１は電荷を貯えない。
【００１４】
期間ＴＬＳＢ＋３（図２のａ）の間、トランジスタ・スイッチＭＮ２１（図１の（Ａ））は、制御信号ＭＮ２１ａ（図３のｃ）に従って導通し、静電容量ＣＧＡ（図１の（Ａ））を予め充電する。電圧５ＶがトランジスタＭＮ３１のゲートに発生され、期間ＦＨＴＬＳＢ＋３の間トランジスタ・スイッチＭＮ３１を導通させる。期間ＦＨＴＬＳＢ＋３はＴＳＬＢ＋３（図２のａ）の前半に生じる。期間ＦＨＴＬＳＢ＋３の間、トランジスタ・スイッチＭＮ４１（図１の（Ａ））は切られ、トランジスタ・スイッチＭＮ５２は、制御信号ＭＮ５１ａ（図３のｋ）により制御され、導通して、コンデンサＣ１（図１の（Ａ））を共通の加算コンデンサＣ５と並列に結合させる。期間ＴＬＳＢ＋３（図２のａ）の後半の期間ＳＨＴＬＳＢ＋３の間、コンデンサＣ１（図１の（Ａ））は放電する。コンデンサＣ１は導通するトランジスタ・スイッチＭＮ４１により放電される。導通性トランジスタ・スイッチＭＮ４１は、Ａ段における第２のサブ・サイクルに備えて、電圧Ｖ２１を０ＶでコンデンサＣ１に結合させる。
【００１５】
発明的特徴に従って、コンデンサＣ１を放電させるために割り当てられる期間ＳＨＴＬＳＢ＋３の長さは、コンデンサＣ１を充電するために割り当てられる期間ＴＬＳＢ＋１とＴＬＳＢ＋２の長さの和よりもかなり短い。期間ＳＨＴＬＳＢ＋３の間、トランジスタＭＮ４１は共通ソース・モードで動作するのに対し、期間ＴＬＳＢ＋１とＴＬＳＢ＋２の間、トランジスタＭＮ４１はソースホロワ・モードで動作する。共通ソース・モードにおけるトランジスタＭＮ４１の伝導度はソースホロワ・モードにおけるよりもかなり高いので、コンデンサＣ１の放電期間ＳＨＴＬＳＢ＋３の長さは、充電期間ＴＬＳＢ＋１とＴＬＳＢ＋２の長さの和よりも短くしてある。有利なことに、コンデンサＣ１を充電／放電させるために長さの異なる期間を割り当てることにより、Ｄ／Ａ変換器１００のサイクル・タイムの長さが容易に短縮される。
【００１６】
もう１つの発明的特徴に従って、コンデンサＣ１は同じトランジスタＭＮ４１を介して充電され且つ放電される。従って、コンデンサＣ１に結合されるトランジスタの数は少なくなる。その結果、コンデンサＣ１の静電容量と、コンデンサＣ１と並列に結合されるトランジスタに関連する寄生静電容量の和の許容範囲が狭くなり、有利である。
【００１７】
期間ＴＭＳＢ−３（図２のａ）の対応するタイム・スロットＴＳ１の間、ＭＳＢ−３ビットは、Ａ段における第２のサブ・サイクルで、端子１０１（図１の（Ａ））からトランジスタ・スイッチＭＮ３１のゲート電極に結合される。図２のａに示すように、Ａ段において、且つ第１のサブ・サイクルと同じ順序で、同様な動作が生じる。従って、期間ＴＭＳＢ−２とＴＭＳＢ−１の間、コンデンサＣ１（図１の（Ａ））は電圧Ｖ２１により５Ｖに充電されるかまたはＭＳＢ−３ビットに従い放電されたままの状態にある。同様にして、期間ＴＭＳＢの間、静電容量ＣＧＡは予め充電される。期間ＦＨＴＬＳＢ＋３と類似している期間ＦＨＴＭＳＢ（図２のａ）の間、コンデンサＣ１はコンデンサＣ５（図１の（Ａ））と並列に結合される。期間ＳＨＴＬＳＢ＋３と類似している期間ＳＨＴＭＳＢの間コンデンサＣ１は、直ぐあとに続く第１のサブ・サイクルに備えて、電圧Ｖ２１により放電され０Ｖになる。
【００１８】
同様にして、Ｂ段はトランジスタ・スイッチＭＮ２２、トランジスタ・スイッチＭＮ３２、トランジスタ・スイッチＭＮ４２、トランジスタ・スイッチＭＮ５２、ゲート静電容量ＣＧＢおよびコンデンサＣ２を含んでおり、それぞれ、Ａ段のトランジスタ・スイッチＭＮ２１、ＭＮ３１、ＭＮ４１、ＭＮ５１、ゲート静電容量ＣＧＡおよびコンデンサＣ１と同様な動作を行う。図１の（Ａ）のＢ段において、制御信号ＭＮ１２ａ（図３のｄ）、制御信号ＭＮ２２ａ（図３のｆ）、制御信号ＭＮ４２ａ（図３のｈ）、制御信号ＭＮ５２ａ（図３のｌ）および電圧Ｖ２２（図３のｊ）は、それぞれ、Ａ段における制御信号ＭＮ１１ａ、ＭＮ２１ａ、ＭＮ４１ａ、ＭＮ５１ａ、および電圧Ｖ２１と同様な機能を遂行する。
【００１９】
同様に、Ｃ段はトランジスタ・スイッチＭＮ２３、トランジスタ・スイッチＭＮ３３、トランジスタ・スイッチＭＮ４３、トランジスタ・スイッチＭＮ５３、ゲート静電容量ＣＧＣ、およびコンデンサＣ３を含んでおりそれぞれ、Ａ段のトランジスタ・スイッチＭＮ２１、ＭＮ３１、ＭＮ４１、ＭＮ５１、ゲート静電容量ＣＧＡおよびコンデンサＣ１と同様な働きをする。同様に、Ｃ段で、制御信号ＭＮ１３ａ、制御信号ＭＮ３２ａ、制御信号ＭＮ４３ａ、制御信号ＭＮ５３ａ、電圧Ｖ２３は、それぞれ、Ａ段の制御信号ＭＮ１１ａ、ＭＮ２１ａ、ＭＮ４１ａ、ＭＮ５１ａ、電圧Ｖ２３と同様な働きをする。
【００２０】
同様に、Ｄ段はトランジスタ・スイッチＭＮ２４、トランジスタ・スイッチＭＮ３４、トランジスタ・スイッチＭＮ４４、トランジスタ・スイッチＭＮ５４、ゲート静電容量ＣＧＤ、コンデンサＣ４を含み、それぞれ、Ａ段のトランジスタ・スイッチＭＮ２１、ＭＮ３１、ＭＮ４１、ＭＮ５１、ゲート静電容量ＣＧＡ、コンデンサＣ１と同様な働きをする。同様に、Ｄ段で、制御信号ＭＮ１４ａ、制御ＭＮ２４ａ、制御信号４４ａ、制御信号５４ａ、電圧Ｖ２４は、それぞれ、Ａ段の制御信号ＭＮ１１ａ、ＭＮ２１ａ、ＭＮ４１ａ、ＭＮ５１ａ、電圧Ｖ２１と同様な働きをする。Ｂ、Ｃ、Ｄの各段において、変換サイクルは、Ａ段の場合と同様に、第１と第２のサブ・サイクルを含んでいる。
【００２１】
Ｂ段の最初のサブ・サイクルで、トランジスタ・スイッチＭＮ１２は、期間ＴＬＳＢ＋１（図２のｂ）中の対応するタイム・スロットＴＳ１の間、ＬＳＢ＋１ビットを端子１０１からトランジスタ・スイッチＭＮ３２のゲート電極に結合させる。Ｂ段の第２のサブ・サイクルでトランジスタ・スイッチＭＮ１２は、期間ＴＭＳＢ−２（図２のｂ）の対応するタイム・スロットＴＳ１の間、ＭＳＢ−２ビットを端子１０１からトランジスタ・スイッチＭＮ３２のゲート電極に結合させる。図２のｂに示すように、図１の（Ａ）のＢ段では、２マイクロ秒の遅延を別にすれば、Ａ段と同じ様な動作が同じ順序で起こる。
【００２２】
同様に、Ｃ段の第１のサブ・サイクルで、期間ＴＬＳＢ＋２（図２のｃ）中の対応するタイム・スロットＴＳ１の間、トランジスタ・スイッチＭＮ１３はＬＳＢ＋２ビットを端子１０１からトランジスタ・スイッチＭＮ３３のゲート電極に結合させる。Ｃ段の第２のサブ・サイクルで、トランジスタ・スイッチＭＮ１３は、期間ＴＭＳＢ−１（図２のｃ）中の対応するタイム・スロットＴＳ１の間、ＭＳＢ−１ビットを端子１０１からトランジスタ・スイッチＭＮ３３のゲート電極に結合させる。図２のｃに示すように、図１の（Ａ）のＣ段では、更に２マイクロ秒の遅延を別にすれば、Ｂ段と同じ様な動作が同じ順序で起こる。
【００２３】
同様に、図１の（Ａ）のＤ段の第１のサブ・サイクルで、トランジスタ・スイッチＭＮ１４は、期間ＴＬＳＢ＋３（図２のｄ）中の対応するタイム・スロットＴＳ１の間、ＬＳＢ＋３ビットを端子１０１からトランジスタ・スイッチＭＮ３４のゲート電極に結合させる。図１の（Ａ）のＤ段の第２のサブ・サイクルで、トランジスタ・スイッチＭＮ１４は、期間ＴＭＳＢ（図２のｄ）中の対応するタイム・スロットＴＳ１の間、ＭＳＢビットを端子１０１からトランジスタ・スイッチＭＮ３４のゲート電極に結合させる。図２のｄに示すように、図１の（Ａ）のＤ段では、更に２マイクロ秒の遅延を別にすれば、Ｃ段と同様な動作が同じ順序で起こる。
【００２４】
先に示したように、各トランジスタＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４の各ゲート静電容量ＣＧＡ、ＣＧＢ、ＣＧＣ、ＣＧＤは、変換サイクルの間、予め充電される。各ゲート静電容量ＣＧＡ、ＣＧＢ、ＣＧＣ、ＣＧＤは予め充電され、対応するトランジスタ・スイッチＭＮ１１、ＭＮ１２、ＭＮ１３またはＭＮ１４が導通する直前に起こる２マイクロ秒の間に、＋５Ｖのゲート電圧を発生する。従って、有利なことに、トランジスタ・スイッチＭＮ１１、ＭＮ１２、ＭＮ１３、またはＭＮ１４は、対応するトランジスタ・スイッチＭＮ３１、ＭＮ３２、ＭＮ３３またはＭＮ３４のゲートにそれぞれ結合されるワードＷのビットがＨＩＧＨレベルにあるとき、充電電流を供給する必要はない。ワードＷのビットがＬＯＷレベルにあるとき、対応するトランジスタ・スイッチＭＮ１１、ＭＮ１２、ＭＮ１３またはＭＮ１４は電流を吸い込む（ｓｉｎｋ）必要があり、この動作は電流を供給することよりも速く行うことができる。このようにして、有利なことに、各トランジスタ・スイッチＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４のゲートにおける遷移時間は短縮される。
【００２５】
加算コンデンサＣ５の電圧ＶＣ５は、期間ＳＨＴＬＳＢ＋２（図２のｄ）の間、零ボルトに初期設定される。コンデンサＣ５の放電は、制御信号ＭＮ２ａ（図３のｍ）により制御されるトランジスタ・スイッチＭＮ２（図１の（Ａ））を介して行われる。交換サイクルの間、他のすべての時刻に、トランジスタ・スイッチＭＮ２（図１の（Ａ））は切られる。従って、コンデンサＣ５は、前に示したように、Ａ段の第１のサブ・サイクルの期間ＦＨＴＬＳＢ＋３（図２のａ）に先立ち、放電された状態にある。
【００２６】
期間ＦＨＴＬＳＢ＋３（図２のａ）の間、ＬＳＢビットに従ってコンデンサＣ１（図１の（Ａ））に貯えられた電荷はコンデンサＣ１とＣ５の間で再分配される。もし最下位ビットＬＳＢがＨＩＧＨレベルにあれば、コンデンサＣ１に貯えられた電荷は、期間ＦＨＴＬＳＢ＋３（図２のａ）の間にコンデンサＣ１とＣ５に再分配される。コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５（図１の（Ａ））は等しい値である。従って、コンデンサＣ５に発生した電圧ＶＣ５はコンデンサＣ１に発生する電圧の２分の１に等しい。最下位ビットＬＳＢがＬＯＷレベルにあれば、コンデンサＣ５は、先に説明したように、放電されたままの状態にある。
【００２７】
更に別の発明的特徴に従って、コンデンサＣ１とＣ２に電荷を再分配するために割り当てられる期間ＦＨＴＬＳＢ＋３の長さは、コンデンサＣ１を充電するために割り当てられる期間ＴＬＳＢ＋１とＴＬＳＢ＋２の長さの和よりも短い。期間ＦＨＴＬＳＢ＋３の間、コンデンサＣ１の電圧ＶＣ１の変化はより小さくなり、電圧Ｖ２１の２分の１（２．５Ｖ）になる。しかるに、期間ＴＬＳＢ＋１とＴＬＳＢ＋２の間、電圧ＶＣ１の変化はより大きく、５Ｖになる。従って、電荷の再分配に必要とされる時間はコンデンサＣ１を充電するのに必要とされる時間よりも短くなる。有利なことに、コンデンサＣ１内に電荷を再分配して、そのコンデンサＣ１を５Ｖに充電するために長さの異なる期間を割り当てることにより、Ｄ／Ａ変換器１００のサイクル・タイムの長さの短縮が容易に行われる。
【００２８】
期間ＦＨＴＭＳＢ−３（図２のｂ）の間、ＬＳＢ＋１ビットのレベルに従ってコンデンサＣ２に貯えられる電荷は、コンデンサＣ２とＣ５（図１の（Ａ））に再分配される。その結果、期間ＦＨＴＭＳＢ−３（図２のｂ）の間にコンデンサＣ５に発生する電荷は、期間ＴＬＳＢ＋３の終了時に存在するコンデンサＣ５の電荷とコンデンサＣ２の電荷の和の２分の１に等しくなる。従って、期間ＦＨＴＭＳＢ−３（図２のｂ）の間に発生する電圧ＶＣ５は、期間ＴＬＳＢ＋３（図２のａ）の終了時に存在する電圧ＶＣ５と電圧ＶＣ２の和の２分の１に等しくなる。
【００２９】
同様に、各期間ＦＨＴＭＳＢ−２、ＦＨＴＭＳＢ−１、ＦＨＴＭＳＢ、ＦＨＴＬＳＢ、ＦＨＴＬＳＢ＋１、ＦＨＴＬＳＢ＋２（それぞれ、図２のｃ、図２のｄ、図２のａ、図２のｂ、図２のｃ、図２のｄ）の間に、各コンデンサＣ３、Ｃ４、Ｃ１、Ｃ２、Ｃ３、Ｃ４（図１の（Ａ））は、先に説明したように、共通の加算コンデンサＣ５と並列に結合される。各ビットＬＳＢ＋２、ＬＳＢ＋３、ＭＳＢ−３、ＭＳＢ−２、ＭＳＢ−１、ＭＳＢのレベルに従って各コンデンサＣ３、Ｃ４、Ｃ１、Ｃ２、Ｃ３、Ｃ４に貯えられた電荷は、前に説明したように、このコンデンサとコンデンサＣ５に再分配される。従って、各電荷の分配期間の間に、コンデンサＣ１、Ｃ２、Ｃ３またはＣ４に貯えられた電荷と、加算コンデンサＣ５に貯えられた電荷の和は２分される。その結果、期間ＦＨＴＬＳＢ＋２（図２のｄ）の間、変換サイクルの終了時に、電圧ＶＣ５（図１の（Ａ））はワードＷのアナログ値に等しくなる。
【００３０】
Ｄ／Ａ変換器１００のビットの精細度は、コンデンサＣ５への電荷の移動の数に等しい。前述の例で、精細度は８ビットである。制御信号ＭＮ３ａ（図３のｎ）により制御されるトランジスタ・スイッチＭＮ３は電圧ＶＣ５（図１の（Ａ））と結合し、出力電圧ＯＵＴを発生する。Ｄ／Ａ変換器１００の出力電圧ＯＵＴは、期間ＦＨＴＬＳＢ＋２（図２のｄ）の間、よく知られている方法で、対応するデータ・ライン・ドライバ（図示せず）を介してＬＣＤマトリックスの対応する列ラインに供給される。
【００３１】
有利なことに、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５（図１の（Ａ））は同じ値（例えば１ｐｆ）である。パラメータ的に、これらのコンデンサは互いに追従する傾向があり、等しい値に留まる。その結果、経年劣化、許容誤差および環境の変化による静電容量の変動から生じる、精度に及ぼす望ましくない影響が軽減され、有利である。このようにして、コンデンサの充電および放電により生じる、データに依存する誤差が減少し、有利である。
【００３２】
制御信号ＤＷ１−ＤＷ２０、ＭＮ２１ａ−ＭＮ２４ａ、ＭＮ４１ａ−ＭＮ４４ａ、ＭＮ５１ａ−ＭＮ５４ａ、ＭＮ５１ａ−ＭＮ５４ａ、ＭＮ２ａ、ＭＮ３ａおよび電圧Ｖ２１−Ｖ２４（図１の（Ａ））は、従来のシーケンサ４００（図１の（Ｂ））で発生される。Ｄ／Ａ変換のサイクル・タイムは、８つの期間ＴＬＳＢ、ＴＬＳＢ＋１、ＴＬＳＢ＋２、ＴＬＳＢ＋３、ＴＭＳＢ−３、ＴＭＳＢ−２、ＴＭＳＢ−１、ＴＭＳＢ（図２のｅ）の和に等しく、１６マイクロ秒である。Ｄ／Ａ変換のサイクル・タイムは、ＬＣＤマトリックスにおいて、前述の１６マイクロ秒の行選択期間に等しくされる。
【００３３】
【発明の効果】
Ｄ／Ａ変換器の変換サイクル・タイムを簡単な構成で短縮することができる。
【図面の簡単な説明】
【図１】本発明の特徴を具体化する、スイッチ・コンデンサ型Ｄ／Ａ変換器を示す。
【図２】図１の（Ａ）および図１の（Ｂ）のＤ／Ａ変換器の動作を説明するのに役立つタイミング図を示す。
【図３】図１の（Ａ）および図１の（Ｂ）のＤ／Ａ変換器の動作を説明するのに役立つ波形を示す。
【符号の説明】
１００    Ｄ／Ａ変換器
１０１    端子
１０２    デマルチプレクサ
４００    従来のシーケンサ
【図１】
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【図２】
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【図３】
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