(57)【特許請求の範囲】
【請求項１】
２つのｎチャネル型絶縁ゲートデバイスを直列接続し、上アーム側の前記ｎチャネル型絶縁ゲートデバイスのゲートと高電位側主端子との間に該ｎチャネル型絶縁ゲートデバイスを駆動するための第１ｐチャネル型絶縁ゲートデバイスの主端子を接続し、前記直列接続の接続点に接続した負荷を、前記２つのｎチャネル型絶縁ゲートデバイスを交互にオン・オフさせて駆動する負荷駆動回路において、
上アーム側のｎチャネル型絶縁ゲートデバイスのゲートと前記接続点との間に、第２ｐチャネル型絶縁ゲートデバイスの主端子を接続し、該第２ｐチャネル型絶縁ゲートデバイスと並列に抵抗を接続し、前記第２ｐチャネル型絶縁ゲートデバイスのゲートをゲート抵抗を介して前記高電位側のｎチャネル型絶縁ゲートデバイスのゲートおよび前記第１ｐチャネル型絶縁ゲートデバイスの低電位側主端子に接続することを特徴とする負荷駆動回路。
【請求項２】
請求項１に記載の負荷駆動回路において、
前記第２ｐチャネル型絶縁ゲートデバイスは、下アーム側の前記ｎチャネル型絶縁ゲートデバイスのオンによって前記接続点の電位が高電位から低電位に変化する際にゲート−ドレイン間容量に電流が流れることによるゲート電圧の電圧降下によりオンすることを特徴とする負荷駆動回路。
【請求項３】
２つの高耐圧ｎチャネル型絶縁ゲートデバイスを直列接続し、上アーム側の前記高耐圧ｎチャネル型絶縁ゲートデバイスのゲートと高電位側主端子との間に該高耐圧ｎチャネル型絶縁ゲートデバイスを駆動するための高耐圧第１ｐチャネル型絶縁ゲートデバイスの主端子を接続し、前記直列接続の接続点に接続した負荷を、前記２つの高耐圧ｎチャネル型絶縁ゲートデバイスを交互にオン・オフさせて駆動する負荷駆動回路を有する半導体装置において、
低耐圧第２ｐチャネル型絶縁ゲートデバイスを形成し、前記上アーム側の高耐圧ｎチャネル型絶縁ゲートデバイスのゲートと前記接続点との間に、前記第２ｐチャネル型絶縁ゲートデバイスの主端子を接続し、該第２ｐチャネル型絶縁ゲートデバイスと並列に抵抗を接続し、前記第２ｐチャネル型絶縁ゲートデバイスのゲートをゲート抵抗を介して前記高電位側の高耐圧ｎチャネル型絶縁ゲートデバイスのゲートおよび前記第１ｐチャネル型絶縁ゲートデバイスの低電位側主端子に接続することを特徴とする負荷駆動回路を有する半導体装置。
【請求項４】
請求項３に記載の負荷駆動回路を有する半導体装置において、
前記第２ｐチャネル型絶縁ゲートデバイスは、下アーム側の前記ｎチャネル型絶縁ゲートデバイスのオンによって前記接続点の電位が高電位から低電位に変化する際にゲート−ドレイン間容量に電流が流れることによるゲート電圧の電圧降下によりオンすることを特徴とする負荷駆動回路を有する半導体装置。
【請求項５】
請求項３または請求項４に記載の負荷駆動回路を有する半導体装置において、前記第２ｐチャネル型絶縁ゲートデバイスは、前記上アーム側高耐圧絶縁ゲートデバイスのゲート端子近傍に形成されることを特徴とする負荷駆動回路を有する半導体装置。
【請求項６】
請求項３または請求項４に記載の負荷駆動回路を有する半導体装置において、前記第２ｐチャネル型絶縁ゲートデバイスは、前記高耐圧絶縁ゲートデバイスのコーナー部分近傍に形成されることを特徴とする半導体装置。
【請求項７】
請求項３ないし請求項６に記載の負荷駆動回路を有する半導体装置において、前記第２ｐチャネル型絶縁ゲートデバイスを前記高耐圧絶縁ゲートデバイスが形成される高耐圧デバイス形成領域内に形成されることを特徴とする負荷駆動回路を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、２つの絶縁ゲートデバイスによって構成されたトーテムポール型負荷駆動回路および負荷駆動回路を有する半導体装置に関する。
【０００２】
【従来の技術】
２つの絶縁ゲートデバイスを直列に接続して構成されたトーテムポール型の負荷駆動回路（以下においてトーテムポール回路という）は、電動機を駆動する電力変換装置やディスプレイの駆動回路に適用されている。絶縁ゲートデバイスの高耐圧化が図られ、トーテムポール回路に高耐圧の絶縁ゲートデバイスを採用することにより、トーテムポール回路が扱う電流・電圧の適用範囲も拡大している。
【０００３】
また、半導体分離技術の進歩により、高耐圧の絶縁ゲートデバイスで構成されたトーテムポール回路と、前記高耐圧の絶縁ゲートデバイスの駆動回路や制御回路，保護回路などの周辺回路を同一の半導体基板上に集積したパワーＩＣが採用されている。
図４は、トーテムポール回路とその周辺回路の従来例を示す図である。
【０００４】
図４において、１０は２つのｎチャネル型ＭＯＳＦＥＴ（Ｎ１，Ｎ２）を図示のように直列に接続した回路を高電圧の直流電源（ＶＨ）に接続し、Ｎ１，Ｎ２の接続点を出力（Ｖｏｕｔ）とするトーテムポール回路である。出力（Ｖｏｕｔ）には負荷（例えば、容量性の負荷であるプラズマディスプレイパネルの発光素子）が接続される。
【０００５】
２１は上アーム側（高圧側）に接続されるＭＯＳＦＥＴ（Ｎ２）を駆動するための駆動回路、３０は低電圧の直流電源（ＶＬ）を電源として前記ＭＯＳＦＥＴ（Ｎ１，Ｎ２）を制御する低電圧の制御信号（Ｓ１，Ｓ２）を生成する制御回路、４１は前記制御回路３０より出力される制御信号を、上アーム側のＭＯＳＦＥＴ（Ｎ２）を駆動するのに必要な電圧レベルに変換するレベルシフト回路である。
【０００６】
制御回路３０より出力される制御信号（Ｓ１，Ｓ２）はいずれも回路内の最低電位（Ｖｓｓ）を基準とした信号である。よって、出力（Ｖｏｕｔ）の電位を基準として動作する上アーム側に接続されるＭＯＳＦＥＴ（Ｎ２）を前記制御信号３０の出力で直接駆動することはできない。そのため、制御信号（Ｓ２）を一旦レベルシフト回路４１に入力し、レベルシフト回路によって出力（Ｖｏｕｔ）の電位を基準とする信号に変換した後、当該信号を駆動回路２１に入力してＭＯＳＦＥＴ（Ｎ２）を駆動している。
【０００７】
なお、駆動回路２１およびレベルシフト回路４１は図示した構成以外にも種々構成可能であり、他の例については後述する。
図４の回路を電動機やディスプレイの駆動に用いる場合は、前記高電圧の直流電源（ＶＨ）には数１０Ｖ以上の電圧が印加される。例えば、プラズマディスプレイパネルの駆動回路に用いる場合は１００Ｖ以上の電圧が印加され、２００ｍＡ以上の電流が流れる。
【０００８】
そのため、ＭＯＳＦＥＴ（Ｎ１，Ｎ２）には前記電圧，電流を十分に駆動し得る高耐圧，大電流駆動能力のデバイスが採用され、前記レベルシフト回路４１を構成する素子にも高耐圧デバイスが採用される。
図４に示すように、ｎチャネル型のデバイスを用いたトーテムポール回路はｐチャネル型のデバイスとｎチャネル型のデバイスを用いたプッシュプル回路に比べ、半導体基板上の単位素子面積あたりの電流駆動能力が大きいため、大電流を必要とする負荷の駆動に好適である。
【０００９】
次に、図４の回路の動作について説明する。
制御回路３０は、図示しない前段の信号処理回路より入力端子（Ｖｉｎ）に入力される制御信号（Ｓ）に基づいて出力（Ｖｏｕｔ）をＨレベル（ＶＨ）またはＬレベル（Ｖｓｓ）とすべく、ＭＯＳＦＥＴ（Ｎ１，Ｎ２）を交互にオン・オフさせるための、即ち、ＭＯＳＦＥＴ（Ｎ１）をオフまたはオンさせ、ＭＯＳＦＥＴ（Ｎ２）をオンまたはオフさせるための低電圧で相補の制御信号（Ｓ１，Ｓ２）を出力する。Ｖｓｓは図示の如く各回路に共通に接続される最低電位である。
【００１０】
図４の例では、制御信号（Ｓ２）がＨレベルの時、レベルシフト回路４１を構成するｎチャネル型のＭＯＳＦＥＴ（Ｎ３）がオンし、抵抗Ｒ２を介して電流ＩＮ３が流れ、駆動回路２１を構成するｐチャネル型のＭＯＳＦＥＴ（Ｐ１）がオンする。ＭＯＳＦＥＴ（Ｐ１）がオンすることでＭＯＳＦＥＴ（Ｎ２）がオンして出力（Ｖｏｕｔ）の電圧はＶＨとなる。このとき制御信号（Ｓ１）はＬレベルでありＭＯＳＦＥＴ（Ｎ１）はオフである。
【００１１】
図４において、駆動回路２１を構成する抵抗（Ｒ１）は、ＭＯＳＦＥＴ（Ｐ１）により供給される電流によって所望のゲート電圧を得るためのものであり、ツェナーダイオード（ＺＤ）は、ＭＯＳＦＥＴ（Ｎ２）のゲート−ソース間電圧の上昇を抑制するためのものである。
逆に、制御信号（Ｓ２）がＬレベルとなってＭＯＳＦＥＴ（Ｎ２）がオフし、制御信号（Ｓ１）がＨレベルとなってＭＯＳＦＥＴ（Ｎ１）がオンし、出力（Ｖｏｕｔ）の電圧はＶｓｓとなる。
【００１２】
ここで、直列回路を形成するＭＯＳＦＥＴ（Ｎ１，Ｎ２）が同時にオン状態となると、直流電源がＭＯＳＦＥＴ（Ｎ１，Ｎ２）によって短絡された状態（アーム短絡）となる。アーム短絡が発生すると、トーテムポール回路の消費電力を増大させるだけでなく、トーテムポール回路を構成するデバイスや負荷の破壊を招くことがある。
【００１３】
このため、制御回路３０は、制御信号（Ｓ１）がＨレベルからＬレベルへ変化した所定時間後に制御信号（Ｓ２）がＬレベルからＨレベルに変化し、その逆の場合も同様に、制御信号（Ｓ２）がＨレベルからＬレベルへ変化した所定時間後に制御信号（Ｓ１）がＬレベルからＨレベルに変化するように、制御信号（Ｓ１），（Ｓ２）のオン・オフとの間に時間差（デットタイム）を設けている。
【００１４】
このデットタイムは、ＭＯＳＦＥＴ（Ｎ１，Ｎ２）のスイッチング特性や負荷の駆動特性（出力（Ｖｏｕｔ）の出力特性）を考慮して設定される。
【００１５】
【発明が解決しようとする課題】
図４の回路において、制御信号（Ｓ１，Ｓ２）の間にデットタイムを設けているにもかかわらず、上アームを構成するＭＯＳＦＥＴ（Ｎ２）が一旦オフした後、下アームを構成するＭＯＳＦＥＴ（Ｎ１）がオンした際の出力（Ｖｏｕｔ）端子の電圧変動に起因して再度ＭＯＳＦＥＴ（Ｎ２）がオンし、アーム短絡が発生するという問題がある。
【００１６】
この現象を出力（Ｖｏｕｔ）に容量性の負荷が接続された場合を例に説明する。先ずＭＯＳＦＥＴ（Ｎ２）がオフし、デットタイムＴ経過後、ＭＯＳＦＥＴ（Ｎ１）がオンすると、出力（Ｖｏｕｔ）電圧はＶＨからＶｓｓに急激に変動する。出力（Ｖｏｕｔ）の電圧がＶＨから急激に低下することにより、ＭＯＳＦＥＴ（Ｐ１）のドレイン−ゲート間容量を介して電流ＩＲ２が流れる。
【００１７】
ＩＲ２は図４に矢印で示すように流れて抵抗Ｒ２で電圧降下を生じ、この電圧降下によってＭＯＳＦＥＴ（Ｐ１）が駆動され、電流ＩＰ１が流れる。
電流ＩＰ１は抵抗Ｒ１，ＭＯＳＦＥＴ（Ｎ１）を介して流れるのであるが、このとき抵抗Ｒ１によってＭＯＳＦＥＴ（Ｎ２）のゲートに電圧が与えられ、この電圧がＭＯＳＦＥＴ（Ｎ２）のしきい値電圧を超えるとＭＯＳＦＥＴ（Ｎ２）がオン状態となり電流ＩＮ２が流れる。
【００１８】
このとき、ＭＯＳＦＥＴ（Ｎ１）はすでにオンしていることから、電流ＩＮ２はＭＯＳＦＥＴ（Ｎ１）を介してＶｓｓへ流れ込み、直流電源間で短絡（アーム短絡）が発生する。
この様に、上下アームのデバイスが同時にオン状態となるアーム短絡が発生すると、負荷駆動回路の消費電力が増加するだけでなく、上下アームを構成するデバイスあるいは負荷の破壊を引き起こす可能性がある。
【００１９】
図４に示す回路において、アーム短絡が生じる要因は主に次の２点である。
（１）上アームのデバイスを駆動するために、ｐチャネル型のＭＯＳＦＥＴを採用し、当該ｐチャネル型ＭＯＳＦＥＴを駆動するため、ｐチャネル型ＭＯＳＦＥＴのゲートと電源との間に抵抗Ｒ２を設けている点。
（２）上アームのデバイス（ＭＯＳＦＥＴ（Ｎ２））の基準電位が出力（Ｖｏｕｔ）になっており、ソース電位が大幅に変動する点。
【００２０】
上記（１）については、Ｒ２の抵抗値を小さくすればアーム短絡を防ぐことができるが、レベルシフト回路を構成するＭＯＳＦＥＴ（Ｎ３）の電流が大きくなり、レベルシフト回路での消費電力が増大してしまうという問題がある。
また、抵抗Ｒ２を用いない回路として、図５に示すレベルシフト回路がある。図５は、他のレベルシフト回路（４２）を示す図であり、ＭＯＳＦＥＴ（Ｐ２，Ｎ４）の直列回路と、ＭＯＳＦＥＴ（Ｐ３，Ｎ５）の直列回路から構成され、各直列回路におけるデバイスの接続点を対するｐチャネルＭＯＳＦＥＴのゲートに接続している。
【００２１】
かかる回路は周知であるので詳細な説明は省略するが、ｎチャネルＭＯＳＦＥＴ（Ｎ４，Ｎ５）のゲートに相補の制御信号（Ｓ１，Ｓ２）を入力し、制御信号の電圧レベルを上アームデバイスを駆動するに足る電圧レベルにシフトして前記直列回路の接続点より出力するものである。図５ではＭＯＳＦＥＴ（Ｐ２，Ｎ４）の接続点（Ａ）をＭＯＳＦＥＴ（Ｐ１）のゲートに接続してＭＯＳＦＥＴ（Ｐ１）を駆動している。
【００２２】
あるいは、ＭＯＳＦＥＴ（Ｐ３，Ｎ５）の接続点（Ｂ）をＭＯＳＦＥＴ（Ｎ２）のゲートに接続して、ＭＯＳＦＥＴ（Ｐ１）を省略してもよい。この場合、駆動回路のｐチャネル型絶縁ゲートデバイスは、レベルシフト回路のｐチャネル型絶縁ゲートデバイスが兼ねることになる。
図５に示すレベルシフト回路を用いる場合においても、図４の抵抗Ｒ２に相当するのがＭＯＳＦＥＴ（Ｐ１）を駆動するＭＯＳＦＥＴ（Ｐ２，Ｐ３）のオン抵抗であり、同様にこれらＭＯＳＦＥＴ（Ｐ２，Ｐ３）のオン抵抗を小さくする必要がある。しかしながら、ＭＯＳＦＥＴ（Ｐ２，Ｐ３）はｐ型のデバイスであるため、キャリア移動度の差からｎ型のデバイスに比して低オン抵抗とするためにはデバイスサイズが大型化する。
【００２３】
また、ＭＯＳＦＥＴ（Ｐ２，Ｐ３）のオン抵抗を下げると、前記２つの直列回路を流れる電流が大きくなるため、レベルシフト回路（４２）の消費電力も大きくなってしまう。
上記（２）については、上アームデバイスの基準電位がＶｏｕｔとなるトーテムポール回路では不可避であり、特に下アームデバイスがオフからオンに変化する際に発生しやすい。
【００２４】
アーム短絡を防ぐための回路は、これまでにも数多く提案されていて、図６は、例えば、特開２０００−３０７４０６号公報に記載されているように、ＭＯＳＦＥＴ（Ｎ１）の前段にｎチャネル型のＭＯＳＦＥＴ（Ｎ６）と遅延回路としてのバッファ回路５０を挿入したものである。
ＭＯＳＦＥＴ（Ｎ１，Ｎ６）には共通の制御信号（Ｓ１）が入力されるのであるが、バッファ回路５０によりＭＯＳＦＥＴ（Ｎ１）のオンはＭＯＳＦＥＴ（Ｎ６）のオンより遅れる。すなわち、ＭＯＳＦＥＴ（Ｎ６）が先にオンすることによりＭＯＳＦＥＴ（Ｎ２）のゲート電圧がＶｓｓに近づき、ＭＯＳＦＥＴ（Ｎ１）がオンしたときの影響を回避している。
【００２５】
したがって、バッファ回路５０の遅延時間とＭＯＳＦＥＴ（Ｎ６）の電流駆動能力を最適化すれば、ＭＯＳＦＥＴ（Ｎ２）の誤動作によるアーム短絡を回避できる。
しかしながら、図６に示す回路では、トーテムポール回路を構成するＭＯＳＦＥＴ（Ｎ１，Ｎ２）以外にＭＯＳＦＥＴ（Ｎ６）とバッファ回路５０が必要となるため部品点数が増大する。さらに、ＭＯＳＦＥＴ（Ｎ６）にはＭＯＳＦＥＴ（Ｐ１）を介して電源電圧が印加されるため、電源電圧に高電圧を印加するような場合は、ＭＯＳＦＥＴ（Ｎ６）も高耐圧デバイスで構成せねばならず、電流駆動能力も備えなければならない。負荷駆動回路をモノリシックＩＣとして構成する場合においては、ＭＯＳＦＥＴ（Ｎ６）の追加によるチップサイズの増加も無視できず、コストアップの要因となる。
【００２６】
図７は図６におけるＭＯＳＦＥＴ（Ｎ１，Ｎ６）を兼用した回路である。出力（Ｖｏｕｔ）の電位の急激な変化によりＭＯＳＦＥＴ（Ｐ１）が誤動作したとしても、そのときすでにＭＯＳＦＥＴ（Ｎ１）がオン状態にあり、ＭＯＳＦＥＴ（Ｎ２）のゲート−ソース間には負電圧が発生しているため、ＭＯＳＦＥＴ（Ｎ２）は完全にオフ状態となり、アーム短絡は発生しない。
【００２７】
しかしながら、図７に示す回路では、出力（Ｖｏｕｔ）とＭＯＳＦＥＴ（Ｎ１）との間にはダイオードＺＤが存在するため、ダイオードＺＤにもＭＯＳＦＥＴ（Ｎ１）と同等の電流駆動能力が必要となる。ダイオードＺＤの電流駆動能力を増加させるためにはデバイスサイズの大型化と接合容量の増大を招く。ダイオードＺＤはＭＯＳＦＥＴ（Ｎ２）のゲートにも接続されているため、ＭＯＳＦＥＴ（Ｐ１）から見たＭＯＳＦＥＴ（Ｎ２）の入力容量が増加し、ＭＯＳＦＥＴ（Ｎ２）の立ち上がり時間が遅くなるという問題がある。つまり、ダイオードＺＤの特性によりトーテムポール回路の特性が左右されてしまうため、大電流の負荷を駆動する負荷駆動回路には適当ではない。
【００２８】
これまで説明したように、従来の負荷駆動回路においては、トーテムポール回路の上下アームのデバイスが同時にオンするアーム短絡が発生しやすいという問題があり、アーム短絡を防止する回路においても回路部品、回路サイズが増加し、ひいてはＩＣチップのコスト増を招くという問題点があった。
この発明の目的は、上記の問題点に鑑みてなされたものであり、部品点数、回路サイズの増大を招くことなくアーム短絡を確実に防止することのできる負荷駆動回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記の目的を達成するために、２つのｎチャネル型絶縁ゲートデバイスを直列接続し、上アーム側の前記ｎチャネル型絶縁ゲートデバイスのゲートと高電位側主端子との間に該ｎチャネル型絶縁ゲートデバイスを駆動するための第１ｐチャネル型絶縁ゲートデバイスの主端子を接続し、前記直列接続の接続点に接続した負荷を、前記２つのｎチャネル型絶縁ゲートデバイスを交互にオン・オフさせて駆動する負荷駆動回路において、
上アーム側のｎチャネル型絶縁ゲートデバイスのゲートと前記接続点との間に、第２ｐチャネル型絶縁ゲートデバイスの主端子を接続し、該第２ｐチャネル型絶縁ゲートデバイスと並列に抵抗を接続し、前記第２ｐチャネル型絶縁ゲートデバイスのゲートをゲート抵抗を介して前記高電位側のｎチャネル型絶縁ゲートデバイスのゲートおよび前記第１ｐチャネル型絶縁ゲートデバイスの低電位側主端子に接続するものとする。
【００３０】
また、前記第２ｐチャネル型絶縁ゲートデバイスは、下アーム側の前記ｎチャネル型絶縁ゲートデバイスのオンによって前記接続点の電位が高電位から低電位に変化する際にオンするとよい。
また、前記負荷駆動回路やレベルシフト回路、制御回路等をモノリシックＩＣとして１チップに集積する場合において、前記第２ｐチャネル型絶縁ゲートデバイスを、前記上アーム側高耐圧絶縁ゲートデバイスのゲート端子近傍に形成するか、前記高耐圧絶縁ゲートデバイスのコーナー部分近傍に形成するとよい。
【００３１】
このとき、前記第２ｐチャネル型絶縁ゲートデバイスを、前記高耐圧絶縁ゲートデバイスが形成される高耐圧デバイス形成領域に形成するとよい。
【００３２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、第１の実施の形態を示す図であり、図４と同一の構成については同じ符号を付して詳細な説明は省略する。
図１において、２０は上アーム側に接続されるＭＯＳＦＥＴ（Ｎ２）を駆動するための駆動回路である。図４に示した駆動回路２１に対して、誤動作防止用の低耐圧のｐチャネル型ＭＯＳＦＥＴ（Ｐ４）とそのゲート抵抗（Ｒ３）が接続されている。ＭＯＳＦＥＴ（Ｐ４）のソースがＭＯＳＦＥＴ（Ｎ２）のゲートに接続され、ドレインが出力（Ｖｏｕｔ）に接続されている。また、ＭＯＳＦＥＴ（Ｐ４）のゲートはＭＯＳＦＥＴ（Ｐ４）のゲート抵抗（Ｒ３）を介してＭＯＳＦＥＴ（Ｐ４）のソース、すなわちＭＯＳＦＥＴ（Ｎ２）のゲートに接続されている。ＭＯＳＦＥＴ（Ｐ４）はＭＯＳＦＥＴ（Ｎ２）のゲート端子近傍に接続するのが好ましい。
【００３３】
ＭＯＳＦＥＴ（Ｐ１）は消費電力を抑制するためにオン抵抗が高く設定（例えば数kΩ）されているのに対し、ＭＯＳＦＥＴ（Ｎ１，Ｎ２）は高い電流駆動能力を有し、そのオン抵抗は低い。また、ＭＯＳＦＥＴ（Ｐ４）は低耐圧の素子であって、並列に接続されている抵抗Ｒ１（例えば数kΩ）より十分低いオン抵抗値（例えば数100Ω）に設定されている。
【００３４】
４０はレベルシフト回路であり、図４に示したレベルシフト回路４１の構成を採用してもよいし、図５に示した構成でもよい。図５の接続点（Ｂ）をＭＯＳＦＥＴ（Ｎ２）のゲートに接続してＭＯＳＦＥＴ（Ｐ１）を省略する場合、駆動回路のｐチャネル型絶縁ゲートデバイスは、レベルシフト回路のｐチャネル型絶縁ゲートデバイスが兼ねることになるため、誤動作防止用のＭＯＳＦＥＴ（Ｐ４）はレベルシフト回路−ＭＯＳＦＥＴ（Ｎ２）間に接続すればよい。
【００３５】
次に動作について説明する。制御回路３０から出力される制御信号（Ｓ２）がＨレベルとなると、レベルシフト回路４０によって信号の電圧レベルが変換されＭＯＳＦＥＴ（Ｐ１）がオンとなる。ＭＯＳＦＥＴ（Ｐ１）がオンすることで電流ＩＰ１が流れ、抵抗Ｒ１によって電圧が発生し、これがＭＯＳＦＥＴ（Ｎ２）のゲートに印加されＭＯＳＦＥＴ（Ｎ２）がオンする。
【００３６】
ところで、ＭＯＳＦＥＴ（Ｐ１）がオンして電流ＩＰ１が流れると、ＭＯＳＦＥＴ（Ｐ４）のドレイン−ゲート間容量および負荷を経由してＭＯＳＦＥＴ（Ｐ４）のゲート抵抗Ｒ３にも電流が流れる。ここで生じる電圧降下により瞬間的にＭＯＳＦＥＴ（Ｐ４）がオンとなり、ＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→Ｖｏｕｔという電流ルートが形成されるが、このときＭＯＳＦＥＴ（Ｎ１）はオフしており、またＭＯＳＦＥＴ（Ｐ１）のオン抵抗が高いため、このルートでは電流はほとんど流れない。また、この電流ルートはあくまでも過渡的に生じるものでほぼ同時にＭＯＳＦＥＴ（Ｎ２）がオンとなり、ＶＨ→ＭＯＳＦＥＴ（Ｎ２）→Ｖｏｕｔという電流ルートが確立する。
【００３７】
逆に、制御信号（Ｓ２）がＬレベルとなって所定期間経過後、制御信号（Ｓ１）がＨレベルとなるとＭＯＳＦＥＴ（Ｎ１）がオンする。このときＶｏｕｔ端子の電位はＶＨからＶｓｓヘ急激に変化するため、先に述べたようにＭＯＳＦＥＴ（Ｐ１）のドレイン−ゲート間容量を介して電流が流れることでＭＯＳＦＥＴ（Ｐ１）がオン状態となって電流ＩＰ１が発生する。
【００３８】
この電流ＩＰ１がＭＯＳＦＥＴ（Ｐ４）のゲート抵抗である抵抗Ｒ３とＭＯＳＦＥＴ（Ｐ４）のドレイン−ゲート間容量を介して流れることによって、電圧降下が生じＭＯＳＦＥＴ（Ｐ４）がオンするため、電流はＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→ＭＯＳＦＥＴ（Ｎ１）のルートで流れる。
Ｖｏｕｔの電位の急激な変化によって流れる電流はＭＯＳＦＥＴ（Ｐ１）のドレイン−ゲート間容量に依存するものであり、この電流を抵抗Ｒ１より低いオン抵抗を有するＭＯＳＦＥＴ（Ｐ４）に流してしまうことによりＭＯＳＦＥＴ（Ｎ２）のゲートに電圧は発生せず、ＭＯＳＦＥＴ（Ｎ２）が誤ってオン状態となって、アーム短絡が発生することはない。
【００３９】
このときの、ＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→ＭＯＳＦＥＴ（Ｎ１）のルートは、ＶＨ→Ｖｓｓ間を短絡するものであるが、上記のとおりＭＯＳＦＥＴ（Ｐ１）のオン抵抗が大きいため、ＭＯＳＦＥＴ（Ｎ１，Ｎ２）が同時にオンするアーム短絡の時のような電流は流れず、消費電力の増大や素子破壊といった問題は生じない。
【００４０】
図２は、第２の実施の形態を示す図であり、ＩＧＢＴ（Ｎ２０）とダイオード（Ｄ２）との逆並列回路と、ＩＧＢＴ（Ｎ１０）とダイオード（Ｄ１）との逆並列回路を図のように直列に接続し、電源（ＶＨ−Ｖｓｓ）間に接続してトーテムポール回路１１を形成している。なお、ダイオード（Ｄ１，Ｄ２）は、ＩＧＢＴ（Ｎ１０，Ｎ２０）の逆導通ダイオードである。前記直列回路の接続点が出力（Ｖｏｕｔ）である。
【００４１】
ＭＯＳＦＥＴ（Ｐ４）のソースはＩＧＢＴ（Ｎ２０）のゲートに接続され、ＭＯＳＦＥＴ（Ｐ４）のゲートはＭＯＳＦＥＴ（Ｐ４）のゲート抵抗を介して、ＭＯＳＦＥＴ（Ｐ４）のソースに接続し、ＭＯＳＦＥＴ（Ｐ４）のドレインは出力（Ｖｏｕｔ）に接続されている。
次に動作について説明する。制御回路３０から出力される制御信号（Ｓ２）がＨレベルとなると、レベルシフト回路４０によって信号レベルが変換されＭＯＳＦＥＴ（Ｐ１）がオンとなる。ＭＯＳＦＥＴ（Ｐ１）がオンすることで電流ＩＰ１が流れ、抵抗Ｒ１によって電圧が発生し、これがＩＧＢＴ（Ｎ２０）のゲートに印加されＩＧＢＴ（Ｎ２０）がオンする。
【００４２】
ところで、ＭＯＳＦＥＴ（Ｐ１）がオンして電流ＩＰ１が流れると、ＭＯＳＦＥＴ（Ｐ４）のドレイン−ゲート間容量および負荷を経由してＭＯＳＦＥＴ（Ｐ４）のゲート抵抗Ｒ３にも電流が流れる。ここで生じる電圧降下により瞬間的にＭＯＳＦＥＴ（Ｐ４）がオンとなり、ＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→Ｖｏｕｔという電流ルートが形成されるが、このときＩＧＢＴ（Ｎ１０）はオフしており、またＭＯＳＦＥＴ（Ｐ１）のオン抵抗が高いため、このルートでは電流はほとんど流れない。また、この電流ルートはあくまでも過渡的に生じるものでほぼ同時にＩＧＢＴ（Ｎ２０）がオンとなり、ＶＨ→ＩＧＢＴ（Ｎ２０）→Ｖｏｕｔという電流ルートが確立する。
【００４３】
逆に、制御信号（Ｓ２）がＬレベルとなって所定期間経過後、制御信号（Ｓ１）がＨレベルとなるとＩＧＢＴ（Ｎ１０）がオンする。このときＶｏｕｔ端子の電位はＶＨからＶｓｓヘ急激に変化するため、先に述べたようにＭＯＳＦＥＴ（Ｐ１）のドレイン−ゲート間容量を介して電流が流れることでＭＯＳＦＥＴ（Ｐ１）がオン状態となって電流ＩＰ１が発生する。
【００４４】
この電流ＩＰ１がＭＯＳＦＥＴ（Ｐ４）のゲート抵抗である抵抗Ｒ３とＭＯＳＦＥＴ（Ｐ４）のドレイン−ゲート間容量を介して流れることによって、電圧降下が生じＭＯＳＦＥＴ（Ｐ４）がオンするため、電流はＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→ＩＧＢＴ（Ｎ１０）のルートで流れる。
Ｖｏｕｔの電位の急激な変化によって流れる電流はＭＯＳＦＥＴ（Ｐ１）のドレイン−ゲート間容量に依存するものであり、この電流を抵抗Ｒ１より低いオン抵抗を有するＭＯＳＦＥＴ（Ｐ４）に流してしまうことによりＭＯＳＦＥＴ（Ｎ２）のゲートに電圧は発生せず、ＩＧＢＴ（Ｎ２０）が誤ってオン状態となってアーム短絡が発生することはない。
【００４５】
このときの、ＶＨ→ＭＯＳＦＥＴ（Ｐ１）→ＭＯＳＦＥＴ（Ｐ４）→ＩＧＢＴ（Ｎ１０）のルートは、ＶＨ→Ｖｓｓ間を短絡するものであるが、上記のとおりＭＯＳＦＥＴ（Ｐ１）のオン抵抗が大きいため、ＩＧＢＴ（Ｎ１０，Ｎ２０）が同時にオンするアーム短絡の時のような電流は流れず、消費電力の増大や素子破壊といった問題は生じない。
【００４６】
次に、負荷駆動回路やレベルシフト回路、制御回路等をモノリシックＩＣとして１チップに集積する場合について説明する。図３は、第３の実施の形態であるモノリシックＩＣの概念図である。図３（ａ）において100はＩＣチップ、200は制御回路等が形成される低耐圧デバイス形成領域、300は高耐圧デバイスが形成される高耐圧デバイス形成領域である。低耐圧デバイス形成領域200と、高耐圧デバイス形成領域300は互いに絶縁分離されている。
【００４７】
高耐圧デバイス形成領域300には高耐圧デバイス310が形成されるが、ディスプレイドライバＩＣなどのように複数の出力段を有する場合は、高耐圧デバイス形成領域300内をさらに複数の素子形成領域に素子分離し、素子形成領域内に１ないし複数の高耐圧デバイス310を形成する。
図３（ａ）において、311〜313は高耐圧デバイス形成領域300内に形成される素子形成領域である。例えば、図１，図２に示すような回路を１チップに集積する場合、素子形成領域311，313にはトーテムポール回路を構成するデバイスを、素子形成領域312には駆動回路やレベルシフト回路を形成すればよい。
【００４８】
低耐圧デバイス形成領域と高耐圧デバイス形成領域との分離、あるいは高耐圧デバイス形成領域内での高耐圧デバイス相互の分離方法には公知の分離方法が適用可能であるが、酸化膜を介して２つの半導体基板を張り合わせたＳＯＩ基板上に、前記酸化膜に到達する溝を形成して素子領域を分離する方法が素子面積を抑制する上では有利である。
【００４９】
図３（ａ）において、上側アームを構成するｎチャネル型絶縁ゲートデバイスの誤動作防止用のｐチャネル型絶縁ゲートデバイス320は低耐圧デバイスである。第１，第２の実施の形態で説明したＭＯＳＦＥＴ（Ｐ４）がこれに相当し、そのゲート抵抗（Ｒ３）は例えばポリシリコン抵抗330として形成される。
前述したように、上側アームを構成する素子の誤動作は、出力（Ｖｏｕｔ）の急激な電圧の変動に伴って過渡的に発生する現象であり、絶縁ゲート素子のドレイン−ゲート容量が作用している。ｐチャネル型絶縁ゲートデバイス320（ＭＯＳＦＥＴ（Ｐ４）），ポリシリコン抵抗330（抵抗（Ｒ３））は誤動作防止のために上側アームのｎチャネル型絶縁ゲートデバイスのゲートに接続することから、上側アームのｎチャネル型絶縁ゲートデバイスのゲート該端子近傍に形成し接続する。
【００５０】
また、ｐチャネル型絶縁ゲートデバイス（ＭＯＳＦＥＴ（Ｐ４））は低耐圧デバイスであるが、高耐圧デバイス形成領域に形成する。
図３（ａ）では、各領域に形成される素子やその端子、端子間，素子間の配線を省略しているが、誤動作防止用ｐチャネル型絶縁ゲートデバイス320およびポリシリコン抵抗330を高耐圧デバイス形成領域300内の駆動回路が形成される素子形成領域312と上側アームのｎチャネル型絶縁ゲートデバイスが形成される素子形成領域313との間に配置して、誤動作防止用ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330を上側アームのｎチャネル型絶縁ゲートデバイスのゲート端子近傍に接続している。
【００５１】
また、上側アームのｎチャネル型絶縁ゲートデバイスを素子形成領域311に形成する場合は、ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330を前記素子形成領域311と駆動回路が形成される素子形成領域312との間以外にも、例えば図３（ａ）の点線で囲んだＡの領域に形成してもよい。誤動作防止用ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330を高耐圧デバイス形成領域300内に形成できない場合は、低耐圧デバイス形成領域200と高耐圧デバイス形成領域300との間の領域に形成してもよい。
【００５２】
また、図３（ｂ）の点線で囲んだＢの領域のように、素子形成領域311，313の外部であってもゲート配線340の近傍に配置してもよい。
誤動作防止用ｐチャネル型絶縁ゲートデバイス320は低耐圧デバイスであるので、低耐圧デバイス形成領域に形成される制御回路等の他の低耐圧デバイス形成するプロセスで同時に形成すれば製造プロセスを追加することなく高耐圧デバイス形成領域に形成することができる。
【００５３】
また、図３（ｂ）に示すように、誤動作防止用ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330を上側アームのｎチャネル型絶縁ゲートデバイスと同じ素子形成領域内に形成してもよい。このとき、前記ｐチャネル型絶縁ゲートデバイスを形成するための領域（ウエル）が必要であれば、ｎチャネル型絶縁ゲートデバイスに用いるｎ型領域の形成と同時に前記ウエルを形成すれば工程の追加は不要である。
【００５４】
図３（ｂ）に示すように、高耐圧ｎチャネル型絶縁ゲートデバイスがコーナー部を丸めた形状をしている場合や、コーナー部の角を落とした形状をしている場合、あるいは曲線部分を有する場合は、高耐圧ｎチャネル型絶縁ゲートデバイスの前記コーナー部や曲線部分、特に高耐圧ｎチャネル型絶縁ゲートデバイスが隣接するような領域では、高耐圧デバイス形成領域300にデバイスが形成されない領域（点線で囲んだＣ〜Ｅ）が生じる。
【００５５】
この領域に誤動作防止用の低耐圧ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330を形成するとよい。即ち、この様な領域に形成すれば、高耐圧ｎチャネル型絶縁ゲートデバイスの近傍に形成されることになり、該高耐圧ｎチャネル型絶縁ゲートデバイスのゲート端子に近い場所に形成し接続することができる。
【００５６】
前記低耐圧ｐチャネル型絶縁ゲートデバイスの素子面積は、高耐圧ｎチャネル型絶縁ゲートデバイスに比して極めて小さく、例えば１／１００程度の面積で形成可能である。
誤動作防止用の低耐圧ｐチャネル型絶縁ゲートデバイス320，ポリシリコン抵抗330の形成個所は上記の例に限るものではなく、高耐圧ｎチャネル型絶縁ゲートデバイス間の空きスペースに形成することが可能であるから、誤動作防止用の低耐圧ｐチャネル型絶縁ゲートデバイスの形成に伴う素子形成領域の増加はない。
【００５７】
ポリシリコン抵抗330は低耐圧ｐチャネル型絶縁ゲートデバイス320に比べてもさらにデバイス面積が少なく、デバイスレイアウトの自由度も高いので誤動作防止用低耐圧ｐチャネル型絶縁ゲートデバイス320のゲート近傍に形成することができる。また、ポリシリコン抵抗に限らず拡散抵抗などで構成することができる。
【００５８】
これまでは、同じ種類の絶縁ゲートデバイスを直列に接続してトーテムポール回路を形成した構成について説明したが、本発明は、上側アームを構成する素子と下アームを構成する素子が異なるトーテムポール回路にも適用可能である。
例えば、上側アームにＩＧＢＴとダイオードとの逆並列回路，下側アームにＭＯＳＦＥＴを用いたトーテムポール回路、上側のアームにＩＧＢＴとＭＯＳＦＥＴとの並列回路，下側アームにＭＯＳＦＥＴを用いたトーテムポール回路、逆に、上側アームにＭＯＳＦＥＴ，下側アームにＩＧＢＴとダイオードとの逆並列回路、上側アームにＭＯＳＦＥＴ，下側アームにＩＧＢＴとＭＯＳＦＥＴとの並列回路を用いたトーテムポール回路など、種々の組み合わせによるトーテムポール回路に対しても、上側アームを構成するデバイスのゲートと出力（Ｖｏｕｔ）との間にＰチャネル型の絶縁ゲートデバイスを接続することにより本発明を適用することができる。
【００５９】
【発明の効果】
以上説明したように、トーテムポール回路の上側アームを構成するｎチャネル型絶縁ゲートデバイスのゲートと前記トーテムポール回路の出力端子との間に、誤動作防止用のｐチャネル型絶縁ゲートデバイスの主端子を接続し、ｐチャネル型絶縁ゲートデバイスのゲート端子を該ｐチャネル型絶縁ゲートデバイスのゲート抵抗を介して上アーム側のｎチャネル型絶縁ゲートデバイスのゲートに接続する構成とした。かかる構成により、下側アームのデバイスがオンすることによるトーテムポール回路の出力端子の急激な電圧変動に伴う誤動作によってトーテムポール回路の上下アームのデバイスが同時にオンするアーム短絡を回路素子の大幅な増加をせずに確実に防ぐことができる。
【００６０】
また、前記誤動作防止用のｐチャネル型絶縁ゲートデバイスを上側アームを構成するｎチャネル型絶縁ゲートデバイスのゲート端子近傍に配置し接続することにより、配線の引き回しによるノイズの影響や、配線上の寄生容量や寄生インダクタンスの影響を排除することができ、確実に誤動作を防ぐことができる。
また、前記誤動作防止用のｐチャネル型絶縁ゲートデバイスを高耐圧デバイス形成領域内に形成することにより、該ｐチャネル型絶縁ゲートデバイスが上側アームを構成するｎチャネル型絶縁ゲートデバイスのゲート端子と出力端子Ｖｏｕｔとの間に接続され出力端子の電圧変動の影響を受けることによるノイズ等の影響を、低耐圧デバイス形成領域に形成される他の低耐圧デバイス（制御回路）から回避することができる。
【００６１】
また、前記誤動作防止用のｐチャネル型絶縁ゲートデバイスを高耐圧デバイスのコーナー部などの空き領域に形成すれば、素子面積の増加を招くことはなく、前記誤動作防止用のｐチャネル型絶縁ゲートデバイスを他の低耐圧デバイスを形成するプロセスで同時に形成すれば製造プロセスの増加を招くこともないので、回路サイズやチップのコスト増を招くことなく、前記のアーム短絡を安価で確実に防止することができる。
【００６２】
トーテムポール回路を複数組設けて多ビット出力とする半導体装置に対しては、前記誤動作防止用のｐチャネル型絶縁ゲートデバイスをチップサイズの増大なく形成することができるため、アーム短絡防止の構成として有効である。
【図面の簡単な説明】
【図１】  第１の実施の形態を示す図
【図２】  第２の実施の形態を示す図
【図３】  第３の実施の形態を示す図
【図４】  トーテムポール回路とその周辺回路の従来例を示す図
【図５】  他のレベルシフト回路を示す図
【図６】  トーテムポール回路とその周辺回路の他の従来例を示す図
【図７】  トーテムポール回路とその周辺回路の他の従来例を示す図
【符号の説明】
１０，１１  トーテムポール回路
２０，２１  駆動回路
３０  制御回路
４０，４１，４２  レベルシフト回路
100  ＩＣチップ
200  低耐圧デバイス形成領域
300  高耐圧デバイス形成領域
310  高耐圧デバイス
311，312，313  素子形成領域
320  誤動作防止用ｐチャネル型絶縁ゲートデバイス
330  ポリシリコン抵抗
340  ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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