(57)【特許請求の範囲】
【請求項１】
第１メモリと該第１メモリよりもアドレスサイズが小さい第２メモリとを内蔵し、第２メモリがアドレス信号を第１メモリと共用している半導体記憶装置において、
第１メモリのアドレス信号のうち第２メモリによって共用されないアドレス信号である余剰アドレス信号により、第２メモリを活性化するか非活性化するかを制御する制御手段と、
該制御手段の前記動作を有効にするか無効にするかの設定が可能な制御動作設定手段と、
を備え、
前記制御手段は、前記制御動作設定手段の設定が該制御手段の前記動作を有効にすることを示している場合は、前記余剰アドレス信号に応じて第２メモリを活性化するか非活性化するかの制御を行い、前記制御動作設定手段の設定が該制御手段の前記動作を無効にすることを示している場合は、外部からの選択信号に応じて前記第２メモリを活性化するか非活性化するかの制御を行うことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記制御動作設定手段は、制御手段の前記動作を有効にするか無効にするかを指示する信号値を記憶するための記憶手段を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記記憶手段は、プログラマブルＲＯＭを有し、該プログラマブルＲＯＭに前記信号値を記憶させることを特徴とする半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
前記第１および第２メモリのうち少なくとも一つがＲＯＭであり、前記記憶手段は、該ＲＯＭに対するＲＯＭコードのプログラム工程で前記信号値が記憶される構成であることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記制御動作設定手段は、制御手段の前記動作を有効にするか無効にするかを設定するためのパッドを有し、ワイヤボンディングまたはワイヤレスボンディングを用いて該パッドと電源ラインまたは接地ラインとが接続されることにより、制御手段の前記動作を有効にするか無効にするかの設定が行われることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリが１チップに混在する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の進展による集積回路の微細化に伴い、半導体装置の高集積化が進んでいる。このような背景の中、複数のメモリが混在する半導体チップ（「コンボチップ」と呼ばれる）が開発されている。このようなコンボチップとして、図５に示すように、アドレスサイズの異なる複数のメモリが１チップに集積されるものがある。このコンボチップ１００は、ＲＯＭ（Read Only Memory：読み出し専用メモリ）で実現された第１メモリ１１とＲＡＭ（Random Access Memory）で実現された第２メモリ１２と制御回路１４とを備える。第１メモリ１１は、アドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmを入力し、データ信号Ｄ０，Ｄ１，…，Ｄｋを入力または出力する。第２メモリ１２は、第１メモリ１１よりもアドレスサイズが小さく、アドレス信号Ａ０，Ａ１，…，Ａnを入力し、データ信号Ｄ０，Ｄ１，…，Ｄｋを入力または出力する。また、書き換え自在のメモリである第２メモリ１２は、書き込みか読み出しかを制御するライトイネーブル信号ＷＥＢも入力する。図５に示すように第１メモリ１１と第２メモリ１２とは、アドレス信号Ａ０，Ａ１，…，Ａnとデータ信号Ｄ０，Ｄ１，…，Ｄｋとを共用している。制御回路１４は、第１メモリを選択するための選択信号ＡＣＥＢと第２メモリを選択するための選択信号ＢＣＥＢとを入力し、第１メモリ１１をイネーブルとするかディスエーブルとするかを制御する活性化信号ＣＳＭＡと、第２メモリ１２をイネーブルとするかディスエーブルとするかを制御する活性化信号ＣＳＭＢとを出力する。
【０００３】
図５に示したコンボチップ１００に内蔵された２個のメモリ１１、１２のうちアドレスサイズの小さい方のメモリである第２メモリ１２が選択された場合（ＡＣＥＢ＝「１」、ＢＣＥＢ＝「０」）、外部から入力されるアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmのうちアドレス信号Ａn+1，…，Ａmは使用されない。この余剰アドレス信号Ａn+1，…，Ａmは、通常は無視される。しかし、上記のようなコンボチップ１００を使用するシステムによってはその余剰アドレス信号Ａn+1，…，Ａmを有効として所定の処理に利用する場合もある。このようにコンボチップを使用するシステムによって、余剰アドレス信号を無効とするか有効とするかが異なる場合、半導体メーカでは、その余剰アドレスの無効、有効に対応した２種類のマスクを用意し、製造工程においていずれかのマスクを選択して使用することにより、余剰アドレスを無効にするか有効にするかを決定していた。
【０００４】
【発明が解決しようとする課題】
しかし、上記のように半導体製造工程において２種類のマスクを用意し、そのコンボチップが使用されるシステムに応じてチップを作り分けるという方法では、システムが確定しなければ、チップを製造することができず、製造にも日数を要する。また、そのチップを使用するシステムの変更により余剰アドレスを無効にするか有効にするかの選択に変更が生じた場合には、それに即座に対応することができず、その変更が生じる時点までに製造していたチップを無駄にすることになる。
【０００５】
本発明は、上記問題を解決すべくなされたものであって、余剰アドレスを無効とするか有効とするかが決まらない場合や、システムの変更により余剰アドレスを無効にするか有効にするかの選択が変更された場合における、上記のような時間的損失や物質的損失を抑えることができる半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために成された本発明に係る半導体記憶装置は、第１メモリと該第１メモリよりもアドレスサイズが小さい第２メモリとを内蔵し、第２メモリがアドレス信号を第１メモリと共用している半導体記憶装置において、
第１メモリのアドレス信号のうち第２メモリによって共用されないアドレス信号である余剰アドレス信号により、第２メモリを活性化するか非活性化するかを制御する制御手段と、
該制御手段の前記動作を有効にするか無効にするかの設定が可能な制御動作設定手段と、
を備え、
前記制御手段は、前記制御動作設定手段の設定が該制御手段の前記動作を有効にすることを示している場合は、前記余剰アドレス信号に応じて第２メモリを活性化するか非活性化するかの制御を行い、前記制御動作設定手段の設定が該制御手段の前記動作を無効にすることを示している場合は、外部からの選択信号に応じて前記第２メモリを活性化するか非活性化するかの制御を行うことを特徴としている。
【０００７】
上記制御動作設定手段は、制御手段の前記動作を有効とするか無効とするかを指示する信号値を記憶するための記憶手段を設けることにより実現できる。そして、この記憶手段は、レジスタのような書き換え自在の記憶回路として実現してもよいが、プログラマブルＲＯＭに前記信号値を記憶させることにより実現してもよい。また、第１および第２メモリのうち少なくとも一つがＲＯＭの場合には、そのＲＯＭに対するＲＯＭコードのプログラム工程で前記信号値が記憶手段に記憶される構成としてもよい。
また、上記制御動作設定手段は、上記のような記憶手段を有する代わりに、制御手段の前記動作を有効にするか無効にするかの設定を行うためのパッドを有し、ワイヤボンディングまたはワイヤレスボンディングを用いて該パッドと電源ラインまたは接地ラインとが接続されることにより、制御手段の前記動作を有効とするか無効とするかが設定される構成にしてもよい。
【０００８】
【発明の効果】
本発明に係る第１の半導体記憶装置によれば、余剰アドレスによって第２メモリを活性化するか否かが制御される。これは、従来はアドレスの上位ビットを使用してチップ外部で生成されていたチップセレクト信号をチップ（半導体記憶装置）内部で生成できることを意味する。また、半導体記憶装置を使用する各種のシステムに対応するために、余剰アドレスによる第２メモリの活性化制御を利用することもできる。
【０００９】
更に、余剰アドレスによって第２メモリを活性化するか否かを制御する制御手段の動作を有効とするか無効とするかを設定することができる。このため、このような余剰アドレスによるメモリの活性化制御機能を有効とするか無効とするかを、半導体記憶装置の製造後（後半工程以降）において設定することが可能となる。したがって、余剰アドレスによる活性化制御機能を有効とするか無効とするかが決まらない段階でも半導体記憶装置を製造することができるとともに、この半導体記憶装置を使用するシステムの変更により余剰アドレスによる活性化制御機能の有効／無効に変更があった場合でも、即座に対応でき、変更前に製造された半導体記憶装置も無駄にならない。
【００１０】
【発明の実施の形態】
＜実施形態１＞
図１は、本発明の一実施形態（以下「実施形態１」という）の半導体記憶装置であるコンボチップ１１０の構成を示すブロック図である。本実施形態のコンボチップ１１０の基本構成は、図５に示した従来のコンボチップ１００と同様であって、ＲＯＭで実現された第１メモリ１１とＲＡＭで実現された第２メモリ１２と制御回路１４とを備えている。また、第１メモリ１１はアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmを、第２メモリ１２はアドレス信号Ａ０，Ａ１，…，Ａnをそれぞれ入力し、両メモリ１１，１２はアドレス信号Ａ０，Ａ１，…，Ａnを共用する点も図５のコンボチップ１００と同様である。両メモリ１１，１２は、データ信号Ｄ０〜Ｄｋも共用している。しかし、本実施形態のコンボチップ１１０は、第２メモリ１２に対し、余剰アドレス信号Ａn+1，…，Ａmでデコードし、第２メモリ１２をイネーブルとするかディスエーブルとするかを制御する活性化信号ＣＳＭＢを生成する第２メモリ制御回路１６を備えており、この点で図５のコンボチップ１００と相違する。
【００１１】
上記コンボチップ１１０において、第２メモリ１２の選択信号ＢＣＥＢが「０」とされて第２メモリ１２が選択されると、制御回路１４から出力される第２メモリ選択信号ＳＭＥＢが「０」となる。このとき第２メモリ制御回路１６は、外部から入力されるアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmのうち第２メモリ１２のアドレス信号として使用されない余剰アドレス信号Ａn+1，…，Ａmをデコードし、デコード結果として第２メモリの活性化信号ＣＳＭＢを出力する。したがって、第２メモリ１２が選択された場合には、第２メモリ１２をイネーブルとするかディスエーブルとするかを（活性化するか非活性化するか）を余剰アドレスＡn+1，…，Ａmによって制御することができる。
【００１２】
複数のメモリチップを有する従来のシステムでは、チップ外部でアドレスの上位ビットを使用してチップセレクト信号が作成されていたが、上記のようなコンボチップ１１０によれば、第２メモリ１２が選択された場合には余剰アドレスを用いてチップ内部でチップセレクト信号を作成することができる（余剰アドレス信号による上記デコード動作がチップセレクト信号の生成に対応する）。このように、余剰アドレスの入力をデコードして内部メモリの活性化信号ＣＳＭＢを制御することにより、各種システムに使用できる半導体チップを実現できる。また、メモリのアドレス空間が２の整数乗でない場合には、対応するメモリ領域の存在しないアドレスがアドレス信号により指定されることがあるが、このようなアドレスに対応して活性化信号ＣＳＭＢを制御することにより、各種のシステムに対応することが可能となる。
【００１３】
＜実施形態２＞
図２は、本発明の第２の実施形態（以下「実施形態２」という）の半導体記憶装置であるコンボチップ１２０の構成を示すブロック図である。本実施形態のコンボチップ１２０の構成要素のうち図１に示した上述のコンボチップ１１０の構成要素と同一の部分については同一の符号を付してその説明を省略する。
【００１４】
本実施形態においても、第２メモリ制御回路１８は、第２メモリ１２が選択された場合（ＳＭＥＢ＝「０」）に余剰アドレスＡn+1，…，Ａmに応じて第２メモリ１２の活性化を制御する機能（以下「余剰アドレスによる活性化制御機能」という）を有している。本実施形態では、これに加えて、余剰アドレスによる活性化制御機能を有効とするか無効とするかを設定することが可能であり、このための設定手段として記憶回路２０が設けられている。記憶回路２０に記憶された値は信号ＡＤＳＥＬ（以下、この信号を「活性化制御設定信号」という）として第２メモリ制御回路１８に入力され、これにより、第２メモリ制御回路１８による余剰アドレス制御機能を有効とするか無効とするかが制御される。
【００１５】
図３は、第２メモリ制御回路１８の内部構成を示す回路図である。第２メモリ制御回路１８は、外部から入力されるアドレス信号Ａ０，Ａ１，…，Ａn，Ａn+1，…，Ａmのうち第２メモリ１２のアドレス信号として使用されない余剰アドレス信号Ａn+1，…，Ａmが所定の値のときにのみ「０」となる余剰アドレスデコード信号ＡＤＥを生成する（図３に示した例では、余剰アドレス信号Ａn+1，…，Ａmが全て「０」の場合に余剰アドレスデコード信号ＡＤＥが「０」となる）。そして、この余剰アドレスデコード信号ＡＤＥと記憶回路２０からの活性化制御設定信号ＡＤＳＥＬとの論理積として信号ＡＤＥＮＢを生成し、この信号ＡＤＥＮＢと制御回路１４からの第２メモリ選択信号ＳＭＥＢとの論理和として第２メモリの活性化信号ＣＳＭＢを生成する。
【００１６】
上記のように構成されたコンボチップ１２０では、活性化制御設定信号ＡＤＳＥＬが「１」に設定されている場合において、余剰アドレス信号Ａn+1，…，Ａmが所定の値のとき（図３に示した例では余剰アドレス信号Ａn+1，…，Ａmが全て「０」のとき）にのみ、ＡＤＥ信号が「０」、ＡＤＥＮＢ信号が「０」となる。したがって、このとき制御回路１４からの第２メモリ選択信号ＳＭＥＢが「０」であれば、第２メモリの活性化信号ＣＳＭＢは「０」となる（図３参照）。この活性化信号ＣＳＭＢは第２メモリ１２に入力され、第２メモリ１２が活性化される（イネーブル状態となる）。余剰アドレス信号Ａn+1，…，Ａmが前記所定の値でないときには、ＡＤＥ信号が「１」、ＡＤＥＮＢ信号が「１」となり、したがって、制御回路１４からの第２メモリ選択信号ＳＭＥＢに拘わらず、第２メモリの活性化信号ＣＳＭＢは「１」となり（図３参照）、第２メモリ１２は非活性状態（ディスエーブル状態）となる。このように活性化制御設定信号ＡＤＳＥＬが「１」に設定されている場合において第２メモリ１２が選択されているときには（ＳＭＥＢ＝「０」）、第２メモリ１２の活性化／非活性化が余剰アドレス信号Ａn+1，…，Ａmによって決まる。
【００１７】
一方、活性化制御設定信号ＡＤＳＥＬが「０」に設定されている場合には、余剰アドレスによる活性化制御機能が無効とされ、余剰アドレス信号Ａn+1，…，Ａmに拘わらずＡＤＥＮＢ信号が「０」となる。この場合、制御回路１４からの第２メモリ選択信号ＳＭＥＢが「０」か「１」かに応じて、第２メモリの活性化信号ＣＳＭＢは「０」または「１」となり、それに応じて第２メモリ１２がイネーブル状態またはディスエーブル状態となる。
【００１８】
上記の活性化制御設定信号ＡＤＳＥＬの値を設定するための記憶回路２０は、書き換え自在のレジスタなどとして実現してもよいし、プログラマブルＲＯＭ（ＰＲＯＭ）により実現してもよい。ＰＲＯＭとして実現する場合、例えばヒューズ回路を形成し、高電圧でヒューズ部分を溶断したり、レーザでヒューズ部分を加工したりすることで、活性化制御設定信号ＡＤＳＥＬの値を設定することができる。
【００１９】
コンボチップ１２０における第１メモリ１１と第２メモリ１２のうち一方がＲＯＭで実現されている場合には、そのＲＯＭコードのプログラム工程で記憶回路２０に活性化制御設定信号ＡＤＳＥＬの値を設定するような構成としてもよい。なお、ＰＲＯＭやＲＯＭコードのプログラム工程では活性化制御設定信号ＡＤＳＥＬの値を１度設定すると変更できないが、書き換え可能な不揮発性メモリを用いた場合には、活性化制御設定信号ＡＤＳＥＬの値を設定し直すことができ、しかも電源が遮断されても設定内容が保持される。
【００２０】
また、図４に示すように、活性化制御設定信号ＡＤＳＥＬを第２メモリ制御回路１８に伝達するための信号線が接続されるパッド１０１を設け、そのパッド１０１と電源ラインＶccのパッド１０２との間、または、そのパッドと接地ラインＧＮＤのパッド１０３との間のいずれかをワイヤボンディングによって接続することにより、活性化制御設定信号ＡＤＳＥＬの値を設定するようにしてもよい。さらにまた、ワイヤボンディングに代えてワイヤレスボンディングにより、パッド１０１と電源ラインＶccまたは接地ラインＧＮＤとを接続するようにしてもよい。
【００２１】
以上のような本実施形態によれば、余剰アドレスＡn+1，…，Ａmに応じて第２メモリ１２の活性化を制御する機能（余剰アドレスによる活性化制御機能）を有効とするか無効とすかが記憶回路２０に記憶された値（またはパッドに対するワイヤリング）により設定される。したがって、余剰アドレスによる活性化制御機能の設定を当該コンボチップの製造後（後半工程以降）において行うことが可能となる。その結果、余剰アドレスを有効とするか無効とするかが決まらない段階でもコンボチップを製造することができる。また、このチップを使用するシステムの変更により余剰アドレスの有効／無効に変更があった場合にも即座に対応でき、その変更前に製造されたチップも無駄にならない。
【図面の簡単な説明】
【図１】  本発明の一実施形態（実施形態１）の半導体記憶装置であるコンボチップの構成を示すブロック図。
【図２】  本発明の第２の実施形態（実施形態２）の半導体記憶装置であるコンボチップの構成を示すブロック図。
【図３】  実施形態２における第２メモリ制御回路の内部構成を示す回路図。
【図４】  実施形態２における活性化制御設定信号ＡＤＳＥＬの値の設定手段の一例を示す図。
【図５】  従来のコンボチップの構成を示すブロック図。
【符号の説明】
１１            …第１メモリ
１２            …第２メモリ
１４            …制御回路
１６，１８      …第２メモリ制御回路
２０            …記憶回路
１０１          …活性化制御設定信号ＡＤＳＥＬのパッド
１０２          …電源ラインのパッド
１０３          …接地ラインのパッド
１１０，１２０  …コンボチップ
ＡＤＳＥＬ      …活性化制御設定信号
Ａ０〜Ａｍ      …アドレス信号
Ａn+1〜Ａｍ     …余剰アドレス信号
ＣＳＭＢ        …第２メモリの活性化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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