(57)【特許請求の範囲】
【請求項１】
スイッチング素子の導通による通過電流値が予め定める電流閾値となると前記スイッチング素子を遮断するスイッチングパルス幅制御によって所望とする出力電圧を維持するとともに、電圧検出手段による出力電圧の予め定める第１の値以下の低下検出に応答して、発振周波数変更手段が前記スイッチング素子のスイッチング周波数を低下して、過電流保護を行うようにしたチョッパ型のスイッチング電源回路において、
前記電圧検出手段が前記第１の値よりも低い予め定める第２の値以下に出力電圧が低下したことを検出すると、前記電流閾値を低下させる短絡保護手段を含むことを特徴とするスイッチング電源回路。
【請求項２】
前記発振周波数変更手段は、前記出力電圧が低下する程、大きい分周比で発振器からの発振信号を分周する分周手段であることを特徴とする請求項１記載のスイッチング電源回路。
【請求項３】
前記発振周波数変更手段は、前記電圧検出手段によって前記第２の値よりも低い第３の値以下に出力電圧が低下したことが検出されると、発振器からの発振信号を分周する分周手段をさらに備えることを特徴とする請求項１記載のスイッチング電源回路。
【請求項４】
前記請求項１〜３のいずれかで示すスイッチング電源回路を実装することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過負荷や出力短絡が生じたときに出力電流を制限する過電流保護機能を備えるスイッチング電源回路と、それを実装して成る半導体集積回路とに関する。
【０００２】
【従来の技術】
図１０は、前記過電流保護機能を有する典型的な従来技術のスイッチング電源回路１の電気的構成を示すブロック図である。このスイッチング電源回路１は、降圧チョッパ型であり、後述するコンデンサｃ１，ｃ２、ダイオードｄおよびコイルｌを外付けとして、集積回路化されている。
【０００３】
整流ブリッジ回路などからの、たとえば１２〔Ｖ〕の入力電圧ｖINは、入力端子ｐ１から入力され、平滑コンデンサｃ１で平滑化された後、過電流検出回路２を介してパワートランジスタｔｒに与えられる。このパワートランジスタｔｒが導通している期間には、該パワートランジスタｔｒのエミッタに現れた電圧ｖOUT によって、コイルｌ、コンデンサｃ２および負荷ｒｌにエネルギが供給される。パワートランジスタｔｒが遮断すると、コイルｌに蓄積されていたエネルギがダイオードｄによって還流されて前記負荷ｒｌに与えられる。
【０００４】
前記負荷ｒｌが接続される出力端子ｐ２からの出力電圧ｖO は、分圧抵抗ｒ１，ｒ２によって分圧されて定電圧制御のために取込まれ、差動アンプ３の反転入力端に入力される。差動アンプ３の非反転入力端には基準電圧源４からの基準電圧ｖｔｈ１が与えられており、差動アンプ３は前記出力電圧ｖO の分圧値ｖDIV と前記基準電圧ｖｔｈ１との差に対応した電圧を出力する。差動アンプ３からの出力電圧は、コンパレータ５に閾値電圧として入力され、該コンパレータ５では、発振器６から入力される三角波が前記差動アンプ３からの出力電圧でレベル弁別され、前記出力電圧が低くなる程広いパルス幅のＰＷＭ信号を駆動回路７に出力する。駆動回路７は、前記ＰＷＭ信号に応答してパワートランジスタｔｒのゲートをＯＮ／ＯＦＦ制御し、これによって前記出力電圧ｖO が、前記基準電圧ｖｔｈ１および分圧抵抗ｒ１，ｒ２での分圧比によって決定される所望とする定電圧、たとえば５〔Ｖ〕に制御される。
【０００５】
上述のような定格電流値内の定常動作時には、ＰＷＭ信号電圧およびパワートランジスタｔｒの出力電圧ｖOUT は、それぞれ図１１（ａ）および図１１（ｂ）において破線で示すようになる。またこのとき、コイルｌに流れる電流ｉL は、図１１（ｃ）において破線で示すようになっている。
【０００６】
ここで、パワートランジスタｔｒのデューティＤは、該パワートランジスタｔｒのＯＮ時間とＯＦＦ時間とをそれぞれｔON，ｔOFF とすると、
Ｄ＝ｔON／（ｔON＋ｔOFF ）＝（ｖO ／ｖIN）×１００〔％〕    …（１）
である。
【０００７】
前記コンパレータ５に関連してＲＳフリップフロップ回路８が設けられており、このＲＳフリップフロップ回路８は、後述するように過電流検出回路２の検出結果に応答し、過電流が検出されると、コンパレータ５から駆動回路７への前記ＰＷＭ信号をローレベルに立ち下げ、過電流保護動作を行う。また、発振器６からはパワートランジスタｔｒのＯＦＦ時にリセット信号が出力され、前記過電流検出によってＲＳフリップフロップ回路８がセットされても、そのセット状態を解除し、次のＯＮ時に前記ＰＷＭ信号によるパワートランジスタｔｒのＯＮ駆動を可能とする。
【０００８】
したがって、負荷ｒｌが重くなると、前記電流ｉL が図１１（ｃ）において実線で示すように増大し、定格電流値付近に設定される過電流検出回路２による過電流検出レベルｉCL、たとえば２〔Ａ〕を超えると、ＲＳフリップフロップ回路８にセット信号が出力され、該ＲＳフリップフロップ回路８はそのセット端子が図１１（ｄ）に示すようにローレベルに変化してセットされる。ＲＳフリップフロップ回路８は、セット端子電圧が一旦ローレベルとなるとラッチがかかり、出力をローレベルに保持する。このときリセット端子電圧は、図１１（ｅ）で示すようにハイレベルのままとなる。
【０００９】
これによって、コンパレータ５から出力される前記ＰＷＭ信号がハイレベルであるにも拘わらず、駆動回路７への入力は、図１１（ａ）において実線で示すようにローレベルにリセットされてパルス幅が狭められてしまい、パワートランジスタｔｒの導通期間も、図１１（ｂ）において実線で示すように狭められてしまう。このようにして、前記過電流時には前記デューティＤが低下されて、前記過電流保護動作が実現される。
【００１０】
前記発振器６からの三角波のレベルが最小値となると、ＲＳフリップフロップ回路８はリセットされて、図１１（ｅ）で示すようにリセット端子電圧がローレベルとなるとともに、図１１（ｄ）で示すようにセット端子電圧がハイレベルとなり、次のＯＮタイミングでのパワートランジスタｔｒのＯＮ駆動が可能とされる。
【００１１】
図１２は、上述のように構成されるスイッチング電源回路１の出力特性を示すグラフである。出力電流値が０から、前記過電流検出レベルｉCL、たとえば前記２〔Ａ〕の点ａまでは、出力電圧ｖO が５〔Ｖ〕の一定値のままで、前記デューティＤの増加によって出力電流ｉO の増加が可能となっている。これに対して、前記点ａからは、前記過電流抑制動作によって出力電圧ｖO が低下されて、出力電流ｉO が抑制される。
【００１２】
しかしながら、上述のようなスイッチング電源回路１では、小型化や軽量化などのためにスイッチング周波数を高くしてゆくと、たとえば５０〔ｋＨｚ〕以上で、前記過電流保護動作に不具合が生じる。すなわち、図１１で示すように、過電流検出タイミングから実際にＲＳフリップフロップ８がセットされて前記ＰＷＭ信号がローレベルに立ち下がるまでに時間ｔｄ１を要し、また前記ＰＷＭ信号がローレベルとなってからパワートランジスタｔｒがＯＦＦするまでに時間ｔｄ２を要し、これらの時間ｔｄ１，ｔｄ２の合計時間ｔｄだけ、応答遅れが生じる。
【００１３】
前記遅延時間ｔｄは、たとえば１〔μｓｅｃ〕にも達し、上述のようにスイッチング周波数が高くされてスイッチングパルス幅が短くされると、その影響を無視できなくなってしまう。たとえば、入力電圧ｖIN＝４０〔Ｖ〕、出力電圧ｖO ＝５〔Ｖ〕、コイルｌのインダクタンスｍ＝２００〔μＨ〕とすると、前記遅延時間ｔｄの間にコイル電流ｉL の変化分Δｉは、
Δｉ＝｛−（ｖIN−ｖO ）／ｍ｝×ｔｄ＝０．１７５〔Ａ〕      …（２）
となり、この変化分Δｉだけ、コイル電流ｉL は前記過電流検出レベルｉCLを超えてしまう。
【００１４】
したがって、この変化分Δｉが、平均電流、すなわち出力電流ｉO を増大させてしまうことになる。このときの出力特性は、短絡状態（ｖO ＝０〔Ｖ〕）に近くなる程、エミッタ電流ｉE が増大し、前記図１２に示すように、絶対最大定格値ｉMAX 、たとえば２．５〔Ａ〕を超えてしまい、垂下特性とならなくなる。このように上記のスイッチング電源回路１では、スイッチング周波数が高くなる程過電流保護機能が確実に動作しなくなるという問題がある。このような問題を解決することができる他の従来技術として、本件出願人は先に特開平７−４６８２８号を提案した。それによるスイッチング電源回路１１を図１３に示す。
【００１５】
このスイッチング電源回路１１において、前述のスイッチング電源回路１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このスイッチング電源回路１１では、発振器６の発振周波数は、発振周波数変更回路１２からの出力に応答して、たとえば１００〔ｋＨｚ〕から２０〔ｋＨｚ〕に低下可能に構成されている。前記発振周波数の低下は、コンパレータ１３が、前記出力電圧ｖO の分圧値ｖDIV と、定電圧源１４からの基準電圧ｖｔｈ２とを比較し、前記分圧値ｖDIV が基準電圧ｖｔｈ２より低くなると発振周波数変更回路１２へローレベルの出力を導出し、これに応答して該発振周波数変更回路１２が、発振器６内の三角波を発生させるための定電流源の電流値を低下するなどして実現される。
【００１６】
前記基準電圧ｖｔｈ２は、たとえば０．６〔Ｖ〕であり、これに対して分圧抵抗ｒ１，ｒ２の分圧値は、たとえば１／４である。したがって、図１４で示すように、出力電流ｉO が２〔Ａ〕までは前記デューティ制御によって出力電圧ｖO は定格電圧の５〔Ｖ〕を維持し、出力電流ｉO が増加し、出力電圧ｖO が前記基準電圧ｖｔｈ２に対応した２．４〔Ｖ〕の点ｂより低下すると、発振周波数が前記１００〔ｋＨｚ〕から２０〔ｋＨｚ〕までの範囲で低下される。
【００１７】
このとき、前記ＰＷＭ信号のデューティＤは、前記式１から２０〔％〕となっているので、スイッチングパルス幅は２〔μｓｅｃ〕から１０〔μｓｅｃ〕にまで拡大し、前記遅延時間ｔｄの影響を１／５に軽減することができる。したがって、発振周波数の低下を開始する点ｂから終了する点ｃまでは、過電流検出レベルｉCLは、前記２〔Ａ〕の正規の値となっている。
【００１８】
発振周波数が２０〔ｋＨｚ〕に固定される点ｃ以降では、負荷ｒｌが重くなるとスイッチングパルス幅が短くなり、前記遅延時間ｔｄの影響が大きくなって出力電流ｉO が増大してゆく。しかしながら、短絡状態（ｖO ＝０〔Ｖ〕）で２．２〔Ａ〕であり、２．５〔Ａ〕の前記絶対最大定格値ｉMAX を超えることはなく、確実な過電流保護動作を行うことができる。なお、図１４において前記図１２で示すスイッチング電源回路１の出力特性を破線で示す。
【００１９】
【発明が解決しようとする課題】
上述のような従来技術のスイッチング電源回路１１では、出力の短絡時においても、出力電流ｉO を絶対最大定格値ｉMAX 以下とすることができる。しかしながら、この絶対最大定格値ｉMAX は、過電流検出レベルｉCLよりもかなり大きく、パワートランジスタｔｒの素子面積に、前記過電流検出レベルｉCL、すなわち定格電流値に対応した面積よりも、たとえば５０〔％〕程度の充分な余裕をみて、たとえば前記過電流検出レベルｉCLを２〔Ａ〕とすると、素子面積は３〔Ａ〕分の面積とする必要があり、コストが嵩むという問題がある。
【００２０】
またこのため、前記スイッチング電源回路１１は、前記過電流検出レベルｉCLが２〔Ａ〕程度の小容量のものであっても、面実装型の小型のパッケージには入らないという問題がある。さらにまた、定格電流値に比べて短絡時の出力電流値が大きく、発熱等の安全上の問題もある。
【００２１】
本発明の目的は、略短絡時における負荷電流の増大を確実に抑制することができるスイッチング電源回路およびそれを実装する半導体集積回路を提供することである。
【００２２】
【課題を解決するための手段】
請求項１の発明に係るスイッチング電源回路は、スイッチング素子の導通による通過電流値が予め定める電流閾値となると前記スイッチング素子を遮断するスイッチングパルス幅制御によって所望とする出力電圧を維持するとともに、電圧検出手段による出力電圧の予め定める第１の値以下の低下検出に応答して、発振周波数変更手段が前記スイッチング素子のスイッチング周波数を低下して、過電流保護を行うようにしたチョッパ型のスイッチング電源回路において、
前記電圧検出手段が前記第１の値よりも低い予め定める第２の値以下に出力電圧が低下したことを検出すると、前記電流閾値を低下させる短絡保護手段を含むことを特徴とする。
【００２３】
上記の構成によれば、定格電流値付近の予め定める電流閾値までは、負荷が重くなる程スイッチングパルス幅が大きくなるパルス幅制御によって、所望とする一定の電圧に出力電圧が維持され、負荷がさらに重くなって出力電圧が前記第１の値以下に低下すると、まず発振周波数変更手段がスイッチング素子のスイッチング周波数を低下して過電流保護動作を行う。しかしながら、短絡などでさらに出力電圧が低下し、第２の値以下となると、短絡保護手段が前記電流閾値を低下させ、スイッチング素子のＯＮ期間が短くなるように、すなわちパルス幅が短くなるように制御を行う。
【００２４】
したがって、前記電流閾値に対する判定遅れ時間およびスイッチング素子の駆動遅れ時間の影響が大きくなるようなスイッチング周波数の高い構成であっても、負荷電流を確実に絶対最大定格値内に抑えることができる。これによって、前記絶対最大定格値を定格電流値に近付けることができ、スイッチング素子の素子面積を必要最小限とし、コストを抑えることができるとともに、小型パッケージに封入することができる。さらにまた、発熱等に対する安全上の負担も軽減することができる。
【００２５】
また、請求項２の発明に係るスイッチング電源回路では、前記発振周波数変更手段は、前記出力電圧が低下する程、大きい分周比で発振器からの発振信号を分周する分周手段であることを特徴とする。
【００２６】
上記の構成によれば、発振周波数変更手段は、出力電圧が低下する程、たとえば１／２，１／４，…というように、大きい分周比で発振器からの発振信号を分周し、スイッチング周波数を低下させる。
【００２７】
したがって、スイッチング周波数をデジタル的に変化するので、アナログ的に連続可変する構成に比べて、スイッチングノイズによる誤動作が少なく、該誤動作に対する余裕を小さくして、前記絶対最大定格値をさらに小さくすることができる。
【００２８】
さらにまた、請求項３の発明に係るスイッチング電源回路では、前記発振周波数変更手段は、前記電圧検出手段によって前記第２の値よりも低い第３の値以下に出力電圧が低下したことが検出されると、発振器からの発振信号を分周する分周手段をさらに備えることを特徴とする。
【００２９】
上記の構成によれば、発振周波数変更手段は、出力電圧の前記第１の値以下への低下に応答して、まずスイッチング周波数を緩やかに低下し、続いて第２の値以下となると、前述のように電流閾値を低下し、さらに第３の値以下への低下に応答して、スイッチング周波数を、所定の分周比、たとえば１／２，１／４等で分周して、一気に低下させる。
【００３０】
したがって、出力短絡時の短絡電流値をさらに小さく抑えることができ、該スイッチング電源回路から電力供給される後段機器の異常に対して、該後段機器の被害を小さく抑えることができる。
【００３１】
また、請求項４の発明に係る半導体集積回路は、前記請求項１〜３のいずれかで示すスイッチング電源回路を実装して構成されることを特徴とする。
【００３２】
前記請求項１〜３で示すスイッチング電源回路は、素子面積を定格電流値に対応した面積近くまで小さくすることができ、上記の構成のように、集積回路化に好都合である。
【００３３】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図３に基づいて説明すれば以下の通りである。
【００３４】
図１は、本発明の実施の第１の形態のスイッチング電源回路２１の電気的構成を示すブロック図である。このスイッチング電源回路２１は、たとえば１２〔Ｖ〕の入力電圧ＶINを、５〔Ｖ〕の一定の出力電圧ＶO で出力する降圧チョッパ型の電源回路であり、後述する平滑コンデンサＣ１、ダイオードＤ、コイルＬおよびコンデンサＣ２を外付けとして、集積回路化されている。
【００３５】
整流ブリッジ回路などからの入力電圧ＶINは、入力端子Ｐ１から入力され、平滑コンデンサＣ１で平滑化された後、過電流検出回路２２を介してパワートランジスタＴＲに与えられる。このパワートランジスタＴＲが導通している期間には、該パワートランジスタＴＲのエミッタに現れた電圧ＶOUT によって、コイルＬ、コンデンサＣ２および負荷ＲＬにエネルギが供給される。パワートランジスタＴＲが遮断すると、コイルＬに蓄積されていたエネルギがダイオードＤによって還流されて前記負荷ＲＬに与えられる。
【００３６】
前記負荷ＲＬが接続される出力端子Ｐ２からの出力電圧ＶO は、分圧抵抗Ｒ１，Ｒ２によって分圧されて定電圧制御のために取込まれ、差動アンプ２３の反転入力端に入力される。差動アンプ２３の非反転入力端には基準電圧源２４からの基準電圧Ｖｔｈ１が与えられており、差動アンプ２３は前記出力電圧ＶO の分圧値ＶDIV と前記基準電圧Ｖｔｈ１との差に対応した電圧を出力する。差動アンプ２３からの出力電圧は、コンパレータ２５に閾値電圧として入力され、該コンパレータ２５では、発振器２６から入力される、たとえば１００〔ｋＨｚ〕の三角波が前記差動アンプ２３からの出力電圧でレベル弁別され、前記出力電圧が低くなる程広いパルス幅のＰＷＭ信号を駆動回路２７に出力する。駆動回路２７は、前記ＰＷＭ信号に応答してパワートランジスタＴＲのゲートをＯＮ／ＯＦＦ制御し、これによって前記出力電圧ＶO が、前記基準電圧Ｖｔｈ１および分圧抵抗Ｒ１，Ｒ２での分圧比によって決定される所望とする定電圧、たとえば前記５〔Ｖ〕に制御される。
【００３７】
前記コンパレータ２５に関連してＲＳフリップフロップ回路２８が設けられており、このＲＳフリップフロップ回路２８は、後述するように過電流検出回路２２の検出結果に応答し、過電流が検出されると、コンパレータ２５から駆動回路２７への前記ＰＷＭ信号をローレベルに立ち下げ、過電流保護動作を行う。また、発振器２６からはパワートランジスタＴＲのＯＦＦ時にリセット信号が出力され、前記過電流検出によってＲＳフリップフロップ回路２８がセットされても、そのセット状態を解除し、次のＯＮ時に前記ＰＷＭ信号によるパワートランジスタＴＲのＯＮ駆動を可能とする。
【００３８】
したがって、負荷ＲＬが重くなり、過電流検出回路２２による過電流検出レベルＩCL、たとえば２〔Ａ〕を超えると、ＲＳフリップフロップ回路２８にセット信号が出力され、該ＲＳフリップフロップ回路２８はそのセット端子がローレベルに変化してセットされる。ＲＳフリップフロップ回路２８は、セット端子電圧が一旦ローレベルとなるとラッチがかかり、出力をローレベルに保持する。このときリセット端子電圧は、ハイレベルのままとなる。
【００３９】
これによって、コンパレータ２５から出力される前記ＰＷＭ信号がハイレベルであるにも拘わらず、駆動回路２７への入力はローレベルにリセットされてパルス幅が狭められてしまい、パワートランジスタＴＲの導通期間も狭められてしまう。このようにして、前記過電流時にはパワートランジスタＴＲのデューティが低下されて、過電流保護動作が実現される。
【００４０】
前記発振器２６からの三角波のレベルが最小値となると、ＲＳフリップフロップ回路２８はリセットされてリセット端子電圧がローレベルとなるとともに、セット端子電圧がハイレベルとなり、次のＯＮタイミングでのパワートランジスタＴＲのＯＮ駆動が可能とされる。
【００４１】
また、前記発振器２６の発振周波数は、発振周波数変更回路２９からの出力に応答して、たとえば前記１００〔ｋＨｚ〕から２０〔ｋＨｚ〕に低下可能に構成されている。前記発振周波数の低下は、コンパレータ３０が、前記出力電圧ＶO の分圧値ＶDIV と、定電圧源３１からの基準電圧Ｖｔｈ２とを比較し、前記分圧値ＶDIV が基準電圧Ｖｔｈ２より低くなると発振周波数変更回路２９へローレベルの出力を導出し、これに応答して該発振周波数変更回路２９が、発振器２６内の三角波を発生させるための定電流源の電流値を低下するなどして実現される。
【００４２】
前記基準電圧Ｖｔｈ２は、たとえば０．６〔Ｖ〕であり、これに対して分圧抵抗Ｒ１，Ｒ２の分圧値は、たとえば１／４である。したがって、出力電流ＩO が、定格電流値付近に設定される過電流検出レベルＩCL、たとえば２〔Ａ〕までは前記デューティ制御によって出力電圧ＶO は定格電圧の５〔Ｖ〕を維持し、出力電流ＩO が増加し、出力電圧ＶO が前記基準電圧Ｖｔｈ２に対応した第１の電圧である２．４〔Ｖ〕より低下すると、発振周波数が前記１００〔ｋＨｚ〕から２０〔ｋＨｚ〕までの範囲で低下される。このとき、前記過電流検出レベルＩCLは、前記２〔Ａ〕の正規の値となっている。
【００４３】
注目すべきは、本発明では、さらに短絡保護回路３２が設けられており、この短絡保護回路３２は、前記分圧値ＶDIV が第２の電圧に対応した予め定める基準電圧Ｖｔｈ３以下となると、過電流検出回路２２における電流閾値である前記過電流検出レベルＩCLを、たとえば２〔Ａ〕から１．５〔Ａ〕に低下させる。
【００４４】
図２は、上述のように構成されるスイッチング電源回路２１の出力特性を示すグラフである。出力電流ＩO が点Ａで示す前記過電流検出レベルＩCLである２〔Ａ〕までは、出力電圧ＶO は５〔Ｖ〕の定格電圧が維持され、出力電流ＩO が前記過電流検出レベルＩCLより大きくなると、過電流検出回路２２の検出結果に応答して、ＲＳフリップフロップ回路２８は、前記コンパレータ２５から駆動回路２７への前記ＰＷＭ信号のパルス幅、すなわちデューティを小さくしてゆく。これによって、点Ａ−Ｂ間で示すように、出力電圧ＶO が低下しつつ、出力電流ＩO の増加が抑制される。
【００４５】
こうして出力電圧ＶO の分圧値ＶDIV が前記基準電圧Ｖｔｈ２以下となると、発振周波数変更回路２９は、発振器２６の発振周波数を、１００〔ｋＨｚ〕から２０〔ｋＨｚ〕に徐々に低下させ、これによって点Ｂ−Ｃ間で示すように、出力電流ＩO および出力電圧ＶO がともに減少する。さらに出力電圧ＶO の分圧値ＶDIV が基準電圧Ｖｔｈ３以下となると、短絡保護回路３２は前記過電流検出レベルＩCLを低下させ、点Ｃ−Ｄ間で示すように出力電流ＩO および出力電圧ＶO をともに減少させる。これによって、完全短絡時の短絡電流値ＩS を１．９〔Ａ〕に抑えることができ、前述の図１３で示すスイッチング電源回路１１の値である、２．２〔Ａ〕よりも小さく抑えることができる。なお、この図２において、前記スイッチング電源回路１１の特性を破線で示す。
【００４６】
図３は、前記過電流検出回路２２および短絡保護回路３２と、それに関連する構成を詳細に示す電気回路図である。この図３において、前述の図１に対応する部分には同一の参照符号を付して、その説明を省略する。過電流検出回路２２は、大略的に、検出抵抗ＲＤと、トランジスタＱ１〜Ｑ６，Ｑ１０と、電流調整用の抵抗Ｒ１１と、プルアップ抵抗Ｒ１２とを備えて構成されている。
【００４７】
前記入力端子Ｐ１からパワートランジスタＴＲのコレクタへの電源ライン３３には、直列に検出抵抗ＲＤが介在されている。この検出抵抗ＲＤは、パワートランジスタＴＲを流れる電流ＩOUT を電流／電圧変換して取出し、その検出結果は、トランジスタＱ１，Ｑ２から成るカレントミラー回路によって、接続点３４から出力段のトランジスタＱ１０へ取出される。前記トランジスタＱ１，Ｑ２のコレクタはそれぞれトランジスタＱ３，Ｑ４を介して接地されており、これらのトランジスタＱ３，Ｑ４は、トランジスタＱ５と抵抗Ｒ１１とトランジスタＱ６とから成る定電流回路によって規定される電流Ｉ１に比例した電流Ｉ２，Ｉ３を、それぞれ対応する前記トランジスタＱ１，Ｑ２のコレクタから引抜いている。トランジスタＱ６の素子面積に対して、トランジスタＱ３，Ｑ４の素子面積は、それぞれ１倍および１０倍に形成されている。また、トランジスタＱ５への電源電圧ＶS は２．８〔Ｖ〕であり、電流調整用の抵抗Ｒ１１の抵抗値は５０〔ｋΩ〕に選ばれている。
【００４８】
したがって、トランジスタＱ５，Ｑ６の電圧降下ＶBEを、たとえば０．６５〔Ｖ〕とすると、電流Ｉ１は、
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となる。したがって、Ｉ２＝３０〔μＡ〕、Ｉ３＝３００〔μＡ〕となっている。
【００４９】
また、短絡保護回路３２は、大略的に、トランジスタＱ１１〜Ｑ１９と、定電流源Ｆ１，Ｆ２と、分圧抵抗Ｒ２１，Ｒ２２と、抵抗Ｒ２３とを備えて構成されている。前記出力電圧ＶO の分圧抵抗Ｒ１，Ｒ２による分圧値ＶDIV は、一方の入力トランジスタＱ１１を介して、差動対を構成する一方のトランジスタＱ１２のベースに与えられる。前記差動対を構成する他方のトランジスタＱ１３のベースには、他方の入力トランジスタＱ１４を介して、前記電圧ＶS が分圧抵抗Ｒ２１，Ｒ２２で分圧されて与えられる。前記分圧抵抗Ｒ２１，Ｒ２２の抵抗値は、それぞれ４６．４〔ｋΩ〕および３．６〔ｋΩ〕に選ばれており、したがってトランジスタＱ１４のベース電位ＶA は、０．２〔Ｖ〕となっている。トランジスタＱ１１，Ｑ１４のエミッタには、それぞれ定電流源Ｆ１，Ｆ２から、定電流Ｉ１１，Ｉ１２＝１０〔μＡ〕が与えられている。また前記差動対へは、前記トランジスタＱ５とカレントミラー回路を構成するトランジスタＱ１５によって、前記電流Ｉ１に等しい電流Ｉ１３が与えられている。前記差動対において、トランジスタＱ１２のエミッタ側には抵抗Ｒ２３が介在されており、またこのトランジスタＱ１２のコレクタからの該差動対の出力は、トランジスタＱ１６によって取出される。トランジスタＱ１６はトランジスタＱ１７とカレントミラー回路を構成しており、その素子面積比は１：８とされる。こうしてトランジスタＱ１７で取出された前記差動対の出力は、カレントミラー回路Ｑ１８、Ｑ１９で折り返されて、電流Ｉ１４として前記トランジスタＱ１０のベースに与えられる。
【００５０】
したがって、定格電流値内の通常負荷時には、トランジスタＱ２からのコレクタ電流Ｉ４に対して、Ｉ４＜Ｉ３で、トランジスタＱ４のコレクタがほぼ接地電位となり、トランジスタＱ１０のベースへの電流Ｉ５は流れない。またこのとき、前記分圧値ＶDIV は、ＶO ／４＝１．２５〔Ｖ〕で安定しており、トランジスタＱ１１のベース電位がトランジスタＱ１４のベース電位ＶA よりも高いので、トランジスタＱ１４，Ｑ１３が導通し、トランジスタＱ１１，Ｑ１２が遮断している。このため、トランジスタＱ１６〜Ｑ１９も遮断し、トランジスタＱ１９からトランジスタＱ１０への電流Ｉ１４も０となる。したがって、トランジスタＱ１０は遮断し、前記ＲＳフリップフロップ回路２８のセット端子への出力端子Ｐ３は、プルアップ抵抗Ｒ１２によってハイインピーダンスに維持されている。
【００５１】
これに対して、負荷が重くなってＩ４＞Ｉ３となると、電流Ｉ５が流れ、前記トランジスタＱ１０が導通し、前記出力端子Ｐ３がローレベルとなり、前記過電流保護動作が実現される。
【００５２】
このとき、パワートランジスタＴＲを流れる電流ＩOUT を前記過電流検出レベルＩCLとすると、
0003801779.tif 000003
で表される。
【００５３】
ただし、ＶT ＝ｋＴ／ｑ＝２６〔ｍＶ〕、ｋはボルツマン定数であり、Ｔは絶対温度であり、Ｑは素電荷量である。
【００５４】
さらに負荷が重くなってゆくと、出力電圧ＶO の低下に伴って、分圧値ＶDIV も低下してゆき、ＶDIV ＜ＶA となると、トランジスタＱ１１，Ｑ１２が導通するとともに、トランジスタＱ１６〜Ｑ１９が導通し、トランジスタＱ１０へ電流Ｉ１４が流れる。この電流Ｉ１４が前記過電流検出回路２２からの電流Ｉ５に加算されることになり、該電流Ｉ１４分だけトランジスタＱ１０が早く過電流検出し、導通してしまう。これによって、過電流検出レベルＩCLは、前記分圧値ＶDIV 、すなわち出力電圧ＶO が低くなる程小さくなってゆき、前記図２において点Ｃ−Ｄ間で示すように短絡保護動作を行うことができる。
【００５５】
以上のように本発明に従うスイッチング電源回路２１では、出力電圧ＶO が定電圧源３１で規定された基準電圧Ｖｔｈ２に対応した第１の電圧である２．４〔Ｖ〕以下となると、図２における点Ｂ−Ｃ間で示すようにスイッチング周波数を低下し、さらに基準電圧ＶA に対応した第２の電圧である０．８（＝０．２×４）〔Ｖ〕以下となると、図２において点Ｃ−Ｄ間で示すように過電流検出レベルＩCLを低下してゆくので、短絡電流値ＩS を、１．９〔Ａ〕と定格電流値の２〔Ａ〕付近とすることができる。
【００５６】
これによって、パワートランジスタＴＲの素子面積を定格電流値に対応した面積に近付けることができ、素子面積を縮小して低コスト化および省スペース化を図ることができる。また、パワートランジスタＴＲの素子面積が小さくなると、面実装型などの安価な小型パッケージに封入することが可能となる。さらにまた、コイルＬやショットキーダイオードＤなどの外付け部品に、過電流検出レベルＩCL以上の大きい定格品を使用する必要が無くなり、該外付け部品のコストも縮小することができる。さらにまた、短絡電流値ＩS の抑制によって発熱を抑えることができ、安全性を向上することもできる。
【００５７】
本発明の実施の第２の形態について、図４および図５に基づいて説明すれば以下の通りである。
【００５８】
図４は、本発明の実施の第２の形態のスイッチング電源回路４１の電気的構成を示すブロック図である。このスイッチング電源回路４１は、前述のスイッチング電源回路２１に類似し、対応する部分には同一の参照符号を付してその説明を省略する。注目すべきはこのスイッチング電源回路４１では、前記発振周波数変更回路２９に代えて、１／２分周器４２が用いられることである。この１／２分周器４２は、発振器２６とＲＳフリップフロップ回路２８との間に介在されており、前記出力電圧ＶO の分圧値ＶDIV が基準電圧Ｖｔｈ２以下となると、発振器２６からの発振信号を１／２分周する。
【００５９】
したがって、このスイッチング電源回路４１の出力特性は、図５で示すように、出力電圧ＶO が前記基準電圧Ｖｔｈ２に対応した２．４〔Ｖ〕以下となると、パワートランジスタＴＲのスイッチング周波数が１／２となり、点Ｃ−Ｄ間で示すように、出力電流ＩO を一気に抑制する。したがって、スイッチング周波数を出力電圧ＶO に対応してアナログ的に徐々に変化させてゆく前記発振周波数変更回路２９に比べて、該１／２分周器４２はデジタル的にスイッチング周波数を変化させるので、スイッチングノイズによる誤動作を抑制することができる。これによって、前記誤動作に対する余裕を小さくして、前記絶対最大定格値をさらに小さくすることができる。
【００６０】
本発明の実施の第３の形態について、図６および図７に基づいて説明すれば以下の通りである。
【００６１】
図６は、本発明の実施の第３の形態のスイッチング電源回路５１の電気的構成を示すブロック図である。このスイッチング電源回路５１は、前述のスイッチング電源回路４１に類似し、対応する部分には同一の参照符号を付してその説明を省略する。このスイッチング電源回路５１では、前記１／２分周器４２に代えて、１／４分周器５２が用いられている。したがって、その出力特性は、図７で示すように、出力電圧ＶO が基準電圧Ｖｔｈ２に対応した２．４〔Ｖ〕以下となると、出力電流ＩO が大きく減少し、これによって短絡電流値ＩS を１．４〔Ａ〕まで抑制することができる。
【００６２】
前記出力短絡時は、該スイッチング電源回路４１から電力供給される後段回路が異常状態であるので、このように短絡電流値ＩS をさらに抑制することによって、前記後段回路の被害を小さく抑えることができる。
【００６３】
本発明の実施の第４の形態について、図８および図９に基づいて説明すれば以下の通りである。
【００６４】
図８は、本発明の実施の第４の形態のスイッチング電源回路６１の電気的構成を示すブロック図である。このスイッチング電源回路６１は、前述のスイッチング電源回路２１，４１に類似しており、すなわち発振周波数変更回路２９と、１／２分周器４２とを併用している。
【００６５】
したがって、その出力特性は、図９で示すようになり、短絡電流値ＩS を前記スイッチング電源回路５１と同様に１．４〔Ａ〕まで抑制することができ、後段回路の被害を小さく抑えることができる。
【００６６】
【発明の効果】
請求項１の発明に係るスイッチング電源回路は、以上のように、定格電流値付近の予め定める電流閾値までは負荷が重くなる程スイッチングパルス幅が大きくなるパルス幅制御によって所望とする一定の電圧に出力電圧を維持し、負荷がさらに重くなって出力電圧が前記第１の値以下に低下するとスイッチング周波数を低下して過電流保護動作を行うようにしたチョッパ型のスイッチング電源回路において、短絡などでさらに出力電圧が低下し、第２の値以下となると、短絡保護手段が前記電流閾値を低下させ、スイッチング素子のＯＮ期間が短くなるように、すなわちパルス幅が短くなるように制御を行う。
【００６７】
それゆえ、スイッチング周波数の高い構成であっても、負荷電流を確実に絶対最大定格値内に抑えることができ、前記絶対最大定格値を定格電流値に近付けることができ、スイッチング素子の素子面積を必要最小限とし、コストを抑えることができるとともに、小型パッケージに封入することができる。さらにまた、発熱等に対する安全上の負担も軽減することができる。
【００６８】
また、請求項２の発明に係るスイッチング電源回路は、以上のように、前記発振周波数変更手段を、出力電圧が低下する程大きい分周比で発振器からの発振信号を分周する分周手段とする。
【００６９】
それゆえ、スイッチング周波数をデジタル的に変化するので、アナログ的に連続可変する構成に比べて、スイッチングノイズによる誤動作が少なく、該誤動作に対する余裕を小さくして、前記絶対最大定格値をさらに小さくすることができる。
【００７０】
さらにまた、請求項３の発明に係るスイッチング電源回路は、以上のように、出力電圧の前記第１の値以下への低下に応答して、まずスイッチング周波数を緩やかに低下し、続いて第２の値以下となると、前述のように電流閾値を低下し、さらに第３の値以下への低下に応答して、スイッチング周波数を、所定の分周比で分周して、一気に低下させる。
【００７１】
それゆえ、出力短絡時の短絡電流値をさらに小さく抑えることができ、該スイッチング電源回路から電力供給される後段機器の異常に対して、該後段機器の被害を小さく抑えることができる。
【００７２】
また、請求項４の発明に係る半導体集積回路は、以上のように、前記請求項１〜３で示すスイッチング電源回路を実装して構成される。
【００７３】
それゆえ、素子面積を定格電流値に対応した面積近くまで小さくすることができるので、上記の構成のように、集積回路化に好都合である。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のスイッチング電源回路の電気的構成を示すブロック図である。
【図２】図１で示すスイッチング電源回路の出力特性を示すグラフである。
【図３】図１で示すスイッチング電源回路における過電流検出回路と短絡保護回路との具体的構成を説明するための電気回路図である。
【図４】本発明の実施の第２の形態のスイッチング電源回路の電気的構成を示すブロック図である。
【図５】図４で示すスイッチング電源回路の出力特性を示すグラフである。
【図６】本発明の実施の第３の形態のスイッチング電源回路の電気的構成を示すブロック図である。
【図７】図６で示すスイッチング電源回路の出力特性を示すグラフである。
【図８】本発明の実施の第４の形態のスイッチング電源回路の電気的構成を示すブロック図である。
【図９】図８で示すスイッチング電源回路の出力特性を示すグラフである。
【図１０】典型的な従来技術のスイッチング電源回路の電気的構成を示すブロック図である。
【図１１】図１０で示すスイッチング電源回路の動作を説明するための波形図である。
【図１２】図１０で示すスイッチング電源回路の出力特性を示すグラフである。
【図１３】他の従来技術のスイッチング電源回路の電気的構成を示すブロック図である。
【図１４】図１３で示すスイッチング電源回路の出力特性を示すグラフである。
【符号の説明】
２１    スイッチング電源回路
２２    過電流検出回路
２３    差動アンプ
２４    基準電圧源
２５    コンパレータ
２６    発振器
２７    駆動回路
２８    ＲＳフリップフロップ回路
２９    発振周波数変更回路
３０    差動アンプ
３１    定電圧源
３２    短絡保護回路
４１    スイッチング電源回路
４２    １／２分周器
５１    スイッチング電源回路
５２    １／４分周器
６１    スイッチング電源回路
Ｃ１    平滑コンデンサ
Ｃ２    コンデンサ
Ｄ      ダイオード
Ｆ１，Ｆ２    定電流源
Ｌ      コイル
Ｒ１，Ｒ２    分圧抵抗
Ｒ２１，Ｒ２２    分圧抵抗
ＲＤ    検出抵抗
ＲＬ    負荷
Ｑ１〜Ｑ６，Ｑ１０〜Ｑ１９    トランジスタ
ＴＲ    パワートランジスタ
【図１】
0003801779.tif 000004
【図２】
0003801779.tif 000005
【図３】
0003801779.tif 000006
【図４】
0003801779.tif 000007
【図５】
0003801779.tif 000008
【図６】
0003801779.tif 000009
【図７】
0003801779.tif 000010
【図８】
0003801779.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
0003801779.tif 000015
【図１３】
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【図１４】
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