(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリーセルを有し、該複数のメモリーセルのそれぞれに記憶されたデータが一対のビット線にて読み出されるメモリーセルアレイと、
該メモリーセルアレイにおける前記複数のメモリーセルのそれぞれを選択するロウ・カラムデコーダと、
該ロウ・カラムデコーダによって選択される前記メモリーセルのデータを、前記一対のビット線の電位レベルに基づいて判定するセンスアンプ回路と、
該センスアンプ回路によって判定されたデータを外部に出力する出力バッファと、
前記メモリーセルを選択するためのアドレスおよび前記出力バッファ回路の制御信号が入力される入力バッファ回路と、
該入力バッファ回路に入力されるアドレスの変化によって所定信号を出力するＡＴＤ（アドレス・トランジション・ディテクタ）発生回路と、
該ＡＴＤ発生回路から出力される前記所定信号によって前記センスアンプ回路の動作開始時間を遅延させる遅延回路と、
前記メモリーセルアレイと、前記ロウ・カラムデコーダと、前記センスアンプ回路と、前記出力バッファと、前記入力バッファ回路と、前記ＡＴＤ発生回路とに第１の電源電圧を供給するために設けられた第１の電源端子とを有するチップによって構成された半導体記憶装置であって、
前記チップに、前記遅延回路に第２の電源電圧を供給するための第２の電源端子が設けられており、
前記第２の電源電圧の変化によって、前記センスアンプ回路における動作開始の遅延時間が調整されることを特徴とする半導体記憶装置。
【請求項２】
マトリクス状に配置された複数のメモリーセルを有し、該複数のメモリーセルのそれぞれに記憶されたデータが一対のビット線にて読み出されるメモリーセルアレイと、
該メモリーセルアレイにおける前記複数のメモリーセルのそれぞれを選択するロウ・カラムデコーダと、
該ロウ・カラムデコーダによって選択される前記メモリーセルのデータを、前記一対のビット線の電位レベルに基づいて判定するセンスアンプ回路と、
該センスアンプ回路によって判定されたデータを外部に出力する出力バッファと、
前記メモリーセルを選択するためのアドレスおよび前記出力バッファ回路の制御信号が入力される入力バッファ回路と、
該入力バッファ回路に入力されるアドレスの変化によって所定信号を出力するＡＴＤ（アドレス・トランジション・ディテクタ）発生回路と、
該ＡＴＤ発生回路から出力される前記所定信号によって前記センスアンプ回路の動作開始時間を遅延させる遅延回路と、
前記メモリーセルアレイと、前記ロウ・カラムデコーダと、前記センスアンプ回路と、前記出力バッファと、前記入力バッファ回路と、前記遅延回路とに第１の電源電圧を供給するために設けられた第１の電源端子とを有するチップによって構成された半導体記憶装置であって、
前記チップに、前記ＡＴＤ発生回路に第２の電源電圧を供給するための第２の電源端子が設けられており、
前記第２の電源電圧の変化によって、前記センスアンプ回路における動作開始の遅延時間が調整されることを特徴とする半導体記憶装置。
【請求項３】
前記第１の電源端子と前記第２の電源端子とが前記チップ内で隣接して配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体記憶装置をウェハー段階でテストする方法であって、
前記第１の電源端子に前記第１の電源電圧を供給するとともに、前記第１の電源電圧に対して予め設定された電位差になるように前記第２の電源電圧を前記第２の電源端子に供給した状態で、前記入力バッファにアドレスを入力して、該アドレスによって前記メモリーセルを選択して、選択された前記メモリーセルのデータが前記出力バッファから出力されるかに基づいて、選択された前記メモリーセルの異常を検出することを特徴とする半導体記憶装置のウェハーテスト方法。
【請求項５】
前記第２の電源端子に供給する前記第２の電源電圧を、前記第１の電源電圧よりも高電位に設定することを特徴とする請求項４に記載の半導体記憶装置のウェハーテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびそのウェハーテスト方法に関し、特に、容易な方法でテストを行うことができる半導体記憶装置およびそのウェハーテスト方法に関する。
【０００２】
【従来の技術】
従来から、半導体記憶装置を構成する内部回路の動作タイミングを制御する遅延信号を調整するために、例えば特開平２−９１９００号公報や特開平２−２０６０８７号公報に開示されているように、外部入力端子から入力される電圧レベルを変化させる方法が知られている。
【０００３】
このように外部入力端子から入力される電圧レベルを変化させて遅延時間を調整する方法の一例について、図６を参照しながら説明する。図６は、従来のＳＲＡＭの概略構成を説明するためのブロック図である。
【０００４】
この半導体記憶装置は、入力バッファ回路／制御信号回路１００と、ＡＴＤ（アドレス  トランジション  ディテクタ）発生回路２００と、ロウ・カラムデコーダ回路３００と、遅延回路（タイミング回路）４００と、メモリーセルアレイ５００と、センスアンプ回路６００と、出力バッファ回路７００と、遅延時間調整回路８００とを備えており、これらが電源端子Ｖｃｃに接続されている。
【０００５】
この半導体記憶装置にアドレスが入力されると、アドレス変化が入力バッファ回路１００からノード１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ発生回路２００ではアドレスが変化したことを知らせる信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノード２を介して遅延回路４００に入力され、遅延回路４００ではＡＴＤ信号から遅延信号を生成する。遅延信号はノード３を介してセンスアンプ回路６００に入力されると共に、ノード４を介して出力バッファ回路７００に出力される。
【０００６】
制御信号系入力は、例えばＣＥ（チップイネーブル）入力、ＯＥ（アウトプットイネーブル）入力等が入力され、ＯＥ入力の場合には御信号回路１００で生成した制御信号がノード７を介して出力バッファ回路に入力され、出力バッファ回路７００が制御される。
【０００７】
入力バッファ回路１００から出力されたアドレス情報は、ノード８を介してロウ・カラムデコーダ回路３００に入力され、ロウ信号およびカラム信号が生成された後、ノード９を介してメモリーセルアレイ５００に入力される。
【０００８】
メモリーセルアレイ５００は、複数のメモリーセルから構成されており、ロウ・カラムデコーダ３００で生成されたロウ信号およびカラム信号に一致したメモリーセルが選択され、ノード１１を介してメモリーセルの情報が読み出されて、センスアンプ６００に入力される。
【０００９】
センスアンプ６００は、メモリーセルの情報により”０”または”１”を判定し、これがノード１２を介して出力バッファ７００に入力され、出力バッファ７００からデータが出力される。
【００１０】
遅延時間調整回路８００は、遅延時間を調整するために設けられているものであり、外部入力端子からノード５を介して供給される電圧レベルに応じて調整信号を生成する。この調整信号がノード６を介して遅延回路４００に入力されることにより、遅延信号のタイミングが調整される。
【００１１】
図７はＳＲＡＭの読み出し動作を説明するための回路図であり、ここではビット線プリチャージ回路１０、メモリーセル２０およびセンスアンプ回路３０を示している。このプリチャージ回路１０は、ビット線ＢＬおよびＢＬバーの電位をイコライズ信号ＥＱ１がＬｏレベルの間にＶｃｃレベルにプリチャージするために設けられている。また、図８は図７の動作タイミングおよびビット線ＢＬおよびＢＬバーの電位変化を説明するための波形図である。ここでは、メモリーセル２０のノードＮ１にＧＮＤレベル（０Ｖ）、ノードＮ２にＶｃｃレベル（Ｖｃｃ）が書き込まれており、”０”のデータが読み出されるものとして説明を行う。
【００１２】
図８の時刻ｔ０において、遅延回路からビット線プリチャージ回路１０およびセンスアンプ回路３０に与えられるイコライズ信号ＥＱ１およびＥＱ２がイネーブル（Ｌｏレベル）になることによりビット線ＢＬおよびＢＬバーがｔ０からｔ３の時間、Ｖｃｃレベルにプリチャージされる。
【００１３】
時刻ｔ３では、ロウ・カラムデコーダからメモリーセル２０に与えられるワード線駆動信号ＷＬがＨｉｇｈレベルに立ち上がり、メモリーセル２０のトランジスタＱ１およびＱ２がしきい値電圧ＶｔｈＮに達した時点で導通し、メモリーセル２０からインバータＩ１およびＩ２により記憶されたデータがビット線ＢＬおよびＢＬバーに読み出される。
【００１４】
このとき、ビット線ＢＬはプリチャージ回路１０によりＶｃｃレベルまでプリチャージされているが、メモリーセル２０のノードＮ１がＧＮＤレベル（０Ｖ）であるため、電荷移動によりビット線ＢＬの電位が低下する。一方、ビット線ＢＬバーは、メモリーセル２０のノードＮ２がＶｃｃレベル（Ｖｃｃ）であるため、プリチャージされたＶｃｃレベルを保持する。なお、ビット線電位の低下速度は、インバータＩ２を構成するＮｃｈトランジスタのドライブ電流能力とビット線ＢＬに接続されているジャンクション容量などで決まるため、ビット線電位の低下速度は比較的遅いものになる。
【００１５】
次に、時刻ｔ４では、遅延回路からセンスアンプ回路３０に与えられるセンスアンプ駆動信号（センス開始信号）ＳＡＥがＨｉｇｈレベルになり、センスアンプ回路３０がセンス動作を開始する。センスアンプ回路３０はビット線ＢＬとＢＬバーの電位レベルを比較し、この例ではセンスアンプ出力ＳＡＯＵＴにＧＮＤレベルが出力される。
【００１６】
【発明が解決しようとする課題】
上述したセンスアンプ回路３０において、安定した読出し動作を行うためには、ビット線ＢＬの電位が可能な限り低下した時点でセンス動作を開始させるのが望ましい。しかし、センス動作の開始時刻を遅くすると、ＳＲＡＭの動作速度（アクセスタイム）が遅くなるという問題が生じる。逆に、センス動作の開始時刻が速い場合には、センスアンプ回路３０の動作が不安定になって誤動作が生じるおそれがある。
【００１７】
上記センスアンプ回路３０を誤動作させないようにするための時刻の限界点は、アクセスの順序やメモリーセル２０に書き込まれたデータの組み合わせによって異なり、限界点を正確に計算して得ることは困難である。このため、センス動作の開始時刻は、通常、試作実験などから求めた限界点よりも遅い時刻に設定される。
【００１８】
しかしながら、半導体記憶装置の大容量化に伴って、製造中に混入されるダストなどによりメモリーセルに欠陥が生じ、メモリーセルアレイ内の１つまたは複数のメモリーセルにおいてトランジスタの能力低下などによりセル電流が減少し、ビット線ＢＬの電位低下速度が遅くなることが考えられる。その結果、センスアンプが正常動作するための限界点も遅くなる。
【００１９】
上述したようにセンスアンプが正常動作する限界点が遅くなったメモリーセルを有するチップにおいて、センスアンプが正常動作する限界点がセンス動作の開始時刻よりも遅い場合には、ウェハーテストにてチップが正常に動作しないために、ウェハーテストにより取り除くことができる。しかし、センスアンプが正常動作する限界点がセンス動作の開始時刻よりも早い場合には、ウェハーテストではチップが正常に動作して良品となるため、ウェハーテストにより取り除くことができない。
【００２０】
このようなメモリーセルは、センスアンプが正常動作する限界点がセンス動作の開始時刻の近傍に位置するため、センス動作が不安定になり、ウェハーテストで良品となってもアッセンブリ後の後半テストで不良となる場合がある。
【００２１】
さらに、初期不良を取り除くために実施されるバーンイン等のストレスによりトランジスタが劣化した場合、トランジスタの能力低下またはコンタクト抵抗の増大等によりセル電流が減少して、ビット線ＢＬの電位低下がさらに遅くなる。このため、センスアンプが正常動作する限界点がセンスアンプの開始時刻よりも遅くなって、不良が発生する。
【００２２】
以上のように、チップ内に異常なメモリーセルが存在している場合、後半工程の歩留まりおよびデバイスの信頼性に影響を及ぼすという問題がある。よって、このようなセンスアンプが正常動作する限界点が遅くなったメモリーセル（ 限界メモリーセル）を有するチップをウェハー段階で予め取り除くことが重要である。
【００２３】
通常、センス動作の開始時刻は余裕を持って設計されているため、センス動作の開始時刻を早くすることにより、上述したような異常なメモリーセルを有するチップをウェハーテストで不良品として取り除くことができる。
【００２４】
従来においては、外部入力端子から入力される電圧レベルを変化させて遅延時間を調整する方法が用いられている。しかし、この方法では、図６に示したように、遅延時間調整回路８００が必要になり、レイアウト面積が増えることになる。
【００２５】
本発明は、このような従来技術の課題を解決するべくなされたものであり、レイアウト面積を増加させることなく遅延時間を調整して、異常なメモリーセルを有するチップをウェハーテストで取り除くことができる半導体記憶装置およびそのウェハーテスト方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の半導体記憶装置は、遅延信号を生成して内部回路の動作タイミングを制御する遅延回路を備えた半導体記憶装置において、該遅延回路に電圧を供給する第２の電源端子が、該半導体記憶装置を構成する他の回路に電圧を供給する第１の電源端子とは別に設けられており、そのことにより上記目的が達成される。
【００２７】
本発明の半導体記憶装置は、ＡＴＤ信号を生成して外部から入力されたアドレスの変化を知らせるＡＴＤ発生回路を備えた半導体記憶装置において、該ＡＴＤ発生回路に電圧を供給する第２の電源端子が、該半導体記憶装置を構成する他の回路に電圧を供給する第１の電源端子とは別に設けられており、そのことにより上記目的が達成される。
【００２８】
前記第１の電源端子と第２の電源端子とがチップ内で隣接して配置されているのが好ましい。
【００２９】
本発明の半導体記憶装置は、入力バッファ回路、制御信号回路、ＡＴＤ発生回路、ロウ・カラムデコーダ回路、遅延回路、メモリーセルアレイ、センスアンプ回路および出力バッファ回路を備えている構成とすることができる。
【００３０】
本発明の半導体記憶装置のウェハーテスト方法は、本発明の半導体記憶装置をウェハー段階でテストする方法であって、前記第２の電源端子に供給する電圧を変化させることにより遅延回路から出力される遅延信号のパルス幅を調整して動作テストを行い、異常なメモリーセルを検出し、そのことにより上記目的が達成される。
【００３１】
前記第２の電源端子に供給する電圧を、前記第１の電源端子に供給する電圧よりも高電位にすることができる。
【００３２】
以下に、本発明の作用について説明する。
【００３３】
本発明にあっては、遅延回路またはＡＴＤ発生回路に他の回路とは別の電源端子（第２の電源端子）を設けて、電源電圧に応じて遅延信号のパルス幅を調整する。ウェハーテスト時において、遅延回路またはＡＴＤ発生回路の電源端子（第２の電源端子）に供給する電源電圧を他の回路の電源端子（第１の電源端子）に供給する電源電圧よりも高電位にすることにより、遅延回路のパルス幅を短くすることが可能となる。
【００３４】
通常、センス動作の開始時刻は遅延回路で余裕を持って設定されているので、異常メモリーセルを有しないチップにおいては少々遅延回路のパルス幅をも短くしてセンス動作の開始時刻を早くしても、問題なく動作し、ウェハーテストをパスする。しかし、異常メモリーセルを有するチップでは、センスアンプが正常動作する限界点よりもセンス動作の開始時刻が早くなるため、ウェハーテストで正常動作せずに不良となり、ウェハー段階で取り除くことができる。
【００３５】
上記遅延回路またはＡＴＤ端子の電源端子（第２の電源端子）、および他の回路の電源端子（第１の電源端子）をチップ内で隣接して配置し、後半工程において各電源端子同士をワイヤーボンディングでリードフレームに接続することにより、通常通り単一電源を有する半導体記憶装置として使用することが可能である。
【００３６】
【発明の実施の形態】
（実施形態１）
図１は、本発明の半導体記憶装置の一実施形態であるＳＲＡＭの概略構成を説明するためのブロック図である。ここではＳＲＡＭの読み出し動作について説明する。
【００３７】
この半導体記憶装置は、入力バッファ回路／制御信号回路１００と、ＡＴＤ（アドレス  トランジション  ディテクタ）発生回路２００と、ロウ・カラムデコーダ回路３００と、遅延回路（タイミング回路）４００と、メモリーセルアレイ５００と、センスアンプ回路６００と、出力バッファ回路７００とを備えている。また、本実施形態において、電源端子Ｖｃｃ２には遅延回路４００が接続され、電源端子Ｖｃｃ１には遅延回路以外の回路が接続されている。
【００３８】
この半導体記憶装置にアドレスが入力されると、アドレス変化が入力バッファ回路１００からノード１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ発生回路２００ではアドレスが変化したことを知らせる信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノード２を介して遅延回路４００に入力され、遅延回路４００ではＡＴＤ信号から遅延信号を生成する。そして、センス開始信号（ＳＡＥ信号）がノード３を介してセンスアンプ回路６００に入力される。また、出力バッファ回路７００をコントロールする信号がノード４を介して出力バッファ回路７００に入力される。
【００３９】
ロウ・カラムデコーダ回路３００で指定されたメモリーセルの情報はメモリーセルアレイ５００から読み出されてセンスアンプ回路６００で比較され、ラッチされたデータが出力バッファ回路７００から出力される。
【００４０】
以下に、メモリーセルアレイ５００の中で１ビットまたは複数ビットに欠陥がある場合について、ビット線ＢＬとＢＬバーの動作を図２および上述した図７を参照しながら説明する。
【００４１】
図２の時刻ｔ１０において、ビット線ＢＬおよびＢＬバーはＶｃｃレベル（Ｖｃｃ１）にプリチャージされている。ここで、図７のメモリーセル２０に「０」のデータが書き込まれているとすると、図２の時刻ｔ１０においてワード線駆動用信号ＷＬが立ち上がると、図７のメモリーセル２０のノードＮ１がＧＮＤレベルであるため、トランジスタＱ１を通して電荷移動が生じてビット線ＢＬの電位が低下する。一方、図７のメモリーセル２０のノードＮ２はＶｃｃレベルであるため、ビット線ＢＬバーの電位はプリチャージレベルを保持する。
【００４２】
通常のメモリーセルの場合には、図２の特性▲１▼のようにビット線ＢＬの電位が低下するが、異常メモリーセルの場合には、セル電流能力が低下しているため、図２の特性▲２▼のようになり、特性▲１▼に比べてビット線電位の低下速度が遅くなる。センスアンプが正常動作する限界点は、通常メモリーセルの場合には時刻ｔ１２であり、異常メモリーセルでは時刻ｔ１３になる。
【００４３】
通常、センス動作の開始時刻は、余裕を持って設計されており、時刻ｔ１１でセンスアンプが動作を開始する。しかし、この場合には、異常メモリーセルのセンスアンプが正常動作する限界点ｔ１３よりもセンス動作の開始時刻ｔ１１が遅いため、異常メモリーセルがテストをパスしてしまう。
【００４４】
このような異常メモリーセルを有するチップをウェハーテスト段階で取り除くためには、例えばセンス動作の開始時刻を時刻ｔ１４に設定する。これにより、異常メモリーセルのセンスアンプが正常動作する限界点ｔ１３よりも早くなるため、テストで不良を検出することができる。
【００４５】
そこで、本実施形態では、図１に示した遅延回路用の電源端子Ｖｃｃ２の電圧を他の回路用の電源端子Ｖｃｃ１の電圧よりも高く設定することにより、遅延回路４００により生成されるセンス開始信号ＳＡＥが、電源端子Ｖｃｃ１とＶｃｃ２が同電位のときよりも早く開始されることになる。これにより、センス動作の開始時刻を時刻ｔ１１から時刻ｔ１４に設定することができ、ウェハーテストで異常メモリーセルを不良として検出することが可能となる。また、センス動作の開始時刻は、電源端子Ｖｃｃ２の電源電圧によって任意に変化させることができるため、様々な異常メモリーセルの検出が可能となる。
【００４６】
以下に、遅延回路に与えられる電源電圧により遅延信号がどのように変化するかについて、図３および図４を参照して説明する。
【００４７】
一般に、遅延回路は、図９に示すようなインバータディレイによって遅延信号を生成している。
【００４８】
図３において、例えば遅延回路用の電源端子Ｖｃｃ２の電源電圧を３．３Ｖとして、ＡＴＤ発生回路にて電源端子Ｖｃｃ１からの電源電圧３．３Ｖで生成されたＡＴＤ信号を遅延回路に入力した場合、遅延回路で生成されて出力されるイコライズ信号ＥＱ（ 図７のＥＱ１およびＥＱ２としてプリチャージ回路１０およびセンスアンプ回路３０に対して図７に示したＥＱ１およびＥＱ２として与えられる）およびセンス開始信号ＳＡＥは、図４の波形ｂのようになる。
【００４９】
また、図３において、例えば遅延回路用の電源端子Ｖｃｃ２の電源電圧を３．６Ｖとした場合、３．３Ｖとした場合に比べてインバータを構成するトランジスタのドライブ電流の能力が高くなる。よって、遅延回路で生成されて出力されるセンス開始信号ＳＡＥは、図４の波形ａのように、電源端子Ｖｃｃ２の電源電圧を３．３Ｖとした場合に比べてΔｔだけ早くなる。
【００５０】
さらに、図３において、例えば遅延回路用の電源端子Ｖｃｃ２の電源電圧を３．０Ｖとした場合、３．３Ｖとした場合に比べてインバータを構成するトランジスタのドライブ電流の能力が低くなる。よって、遅延回路で生成されて出力されるセンス開始信号ＳＡＥは、図４の波形ｃのように、電源端子Ｖｃｃ２の電源電圧を３．３Ｖとした場合に比べてΔｔだけ遅くなる。なお、図４ではイコライズ信号ＥＱもパルス幅が変化しており、ＥＱパルス幅が短くなった場合にはビット線がプリチャージ不足になるおそれがあるが、設計時にマージンをもって設計することにより、パルス幅が若干変化しても問題は生じず、回路動作は変化しない。
【００５１】
このように、本実施形態によれば、従来のように外部入力端子や遅延時間調整回路を必要とせず、遅延回路に与える電源電圧を変化させて、センス動作の開始時刻の設定を変えることにより、異常メモリーセルを検出することができ、ウェハーテストにおいて容易な方法で不良を検出して取り除くことができる。
【００５２】
（実施形態２）
図５は、本発明の半導体記憶装置の一実施形態であるＳＲＡＭの概略構成を説明するためのブロック図である。ここではＳＲＡＭの読み出し動作について説明する。
【００５３】
この半導体記憶装置は、入力バッファ回路／制御信号回路１００と、ＡＴＤ（アドレス  トランジション  ディテクタ）発生回路２００と、ロウ・カラムデコーダ回路３００と、遅延回路（タイミング回路）４００と、メモリーセルアレイ５００と、センスアンプ回路６００と、出力バッファ回路７００とを備えている。また、本実施形態において、電源端子Ｖｃｃ２にはＡＴＤ発生回路２００が接続され、電源端子Ｖｃｃ１にはＡＴＤ発生回路以外の回路が接続されている。
【００５４】
この半導体記憶装置にアドレスが入力されると、アドレス変化が入力バッファ回路１００からノード１を介してＡＴＤ発生回路２００に入力され、ＡＴＤ発生回路２００ではアドレスが変化したことを知らせる信号（ＡＴＤ信号）を生成する。このＡＴＤ信号はノード２を介して遅延回路４００に入力され、遅延回路４００ではＡＴＤ信号から遅延信号を生成する。そして、センス開始信号（ＳＡＥ信号）がノード３を介してセンスアンプ回路６００に入力される。
【００５５】
ロウ・カラムデコーダ回路３００で指定されたメモリーセルの情報はメモリーセルアレイ５００から読み出されてセンスアンプ回路６００で比較され、ラッチされたデータが出力バッファ回路７００から出力される。
【００５６】
上記実施形態１では、遅延回路に与える電源電圧を変化させることによりセンス開始信号ＳＡＥの設定を変化させたが、本実施形態では、ＡＴＤ発生回路に与える電源電圧を変化させて遅延回路に入力するＡＴＤ信号のパルス幅を変化させることにより、遅延回路で生成されるイコライズ信号およびセンス開始信号を変化させる。
【００５７】
以下に、ＡＴＤ発生回路に与えられる電源電圧により、遅延信号がどのように変化するかについて、図１０から図１２を参照しながら説明する。
【００５８】
図１０はＡＴＤ発生回路の一例であり、入力（ＩＮ）の変化によりＡＴＤパルスが生成されて出力される。
【００５９】
図１１において、例えばＡＴＤ発生回路用の電源端子Ｖｃｃ２の電源電圧を３．３Ｖ、遅延回路用の電源端子Ｖｃｃ１の電源電圧を３．３Ｖとした場合、ＡＴＤ発生回路で生成されるＡＴＤ信号は図１２の波形ｂのようになり、遅延回路に入力される。
【００６０】
遅延回路にＡＴＤ信号が入力されると、遅延回路により各々図１２の波形ｂのようなイコライズ信号ＥＱおよびセンス開始信号ＳＡＥが生成され、遅延回路から出力される。
【００６１】
また、図１１において、例えばＡＴＤ発生回路用の電源端子Ｖｃｃ２の電源電圧を３．６Ｖにした場合、３．３Ｖとした場合に比べてインバータを構成するトランジスタのドライブ電流の能力が高くなる。よって、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信号は、図１２の波形ａのように波形ｂに比べてパルス幅が短くなり、遅延回路から出力されるイコライズ信号ＥＱおよびセンス開始信号ＳＡＥも同様に、図１２の波形ａのように波形ｂに比べてパルス幅がΔｔだけ早くなる。
【００６２】
さらに、図１１において、例えばＡＴＤ発生回路用の電源端子Ｖｃｃ２の電源電圧を３．０Ｖにした場合、３．３Ｖとした場合に比べてインバータを構成するトランジスタのドライブ電流の能力が低くなる。よって、ＡＴＤ発生回路で生成されて出力されるＡＴＤ信号は、図１２の波形ｃのように波形ｂに比べてパルス幅が長くなり、遅延回路から出力されるイコライズ信号ＥＱおよびセンス開始信号ＳＡＥも同様に、図１２の波形ｃのように波形ｂに比べてパルス幅がΔｔだけ遅くなる。
【００６３】
なお、図１３ではイコライズ信号ＥＱもパルス幅が変化しており、ＥＱパルス幅が短くなった場合にはビット線がプリチャージ不足になるおそれがあるが、設計時にマージンをもって設計することにより、パルス幅が若干変化しても問題は生じず、回路動作は変化しない。
【００６４】
このように、本実施形態によれば、従来のように外部入力端子や遅延時間調整回路を必要とせず、ＡＴＦ発生回路に与える電源電圧を変化させて、センス動作の開始時刻の設定を変えることにより、異常メモリーセルを検出することができ、ウェハーテ
なお、上記実施形態１および実施形態２ではＳＲＡＭについて説明したが、本発明はＳＲＡＭ以外の半導体記憶装置（例えばマスクＲＯＭやＤＲＡＭにおける遅延回路についても同様に、遅延時間を調整することができる。
【００６５】
さらに、ウェハーテストでは電源端子Ｖｃｃ１およびＶｃｃ２の各々の電源電圧に応じて遅延信号を設定することが可能となる。また、後半工程では電源端子Ｖｃｃ１とＶｃｃ２同士をワイヤーボンディングでリードフレームに接続することにより、通常通り単一電源として使用することができる。この場合、電源端子Ｖｃｃ１およびＶｃｃ２をチップ内で隣接して配置するのが好ましい。
【００６６】
【発明の効果】
以上詳述したように、本発明によれば、異常メモリーセルを有するチップをウェハーテストで取り除くことができる。よって、後半テストの歩留まりが向上し、デバイスの信頼性も向上させることができる。また、遅延回路またはＡＴＤ発生回路用の電源端子の電圧によって遅延時間を調整することができるため、従来のように外部入力端子および遅延時間調整回路等を必要しない。よって、簡単な回路構成でレイアウト面積も縮小することができる。
【図面の簡単な説明】
【図１】実施形態１のＳＲＡＭの概略構成を説明するためのブロック図である。
【図２】ビット線およびセンス動作のタイミングを説明するためのタイミングチャートである。
【図３】実施形態１における遅延回路の電源電圧に応じた遅延時間の調整を説明するための図である。
【図４】遅延回路に与える電源電圧を変化させたときの遅延時間の変化を説明するためのタイミングチャートである。
【図５】実施形態２のＳＲＡＭの概略構成を説明するためのブロック図である。
【図６】従来のＳＲＡＭの概略構成を説明するためのブロック図である。
【図７】ＳＲＡＭのデータ読み出しについて説明するための回路図である。
【図８】ＳＲＡＭのデータ読み出し動作のタイミングを説明するためのタイミングチャートである。
【図９】遅延回路の一例を示す回路図である。
【図１０】ＡＴＤ発生回路の一例を示す回路図である。
【図１１】実施形態２におけるＡＴＤ発生回路の電源電圧に応じた遅延時間の調整を説明するための図である。
【図１２】ＡＴＤ発生回路に与える電源電圧を変化させたときの遅延時間の変化を説明するためのタイミングチャートである。
【符号の説明】
１、２、３、４、５、６、７，８，９，１１，１２  ノード
１０  プリチャージ回路
２０  メモリーセル
３０  センスアンプ回路
１００  入力バッファ回路／制御信号回路
２００  ＡＴＤ発生回路
３００  ロウ・カラムデコーダ回路
４００  遅延回路（タイミング回路）
５００  メモリーセルアレイ
６００  センスアンプ回路
７００  出力バッファ回路
８００  遅延時間調整回路
ＡＴＤ  ＡＴＤ信号
ＢＬ、ＢＬバー  ビット線
ＥＱ、ＥＱ１、ＥＱ２  イコライズ信号
Ｉ１、Ｉ２  インバータ
Ｎ１、Ｎ２  ノード
Ｑ１、Ｑ２  トランジスタ
ＳＡＥ  センス開始信号
ＳＡＯＵＴ  センスアンプ出力
Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２  電源端子
ＷＬ  ワード線制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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