(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に配置された第２導電型の第１ウェル領域と、該第１ウェル領域内に配置された第１導電型の第２ウェル領域と、該第２ウェル領域内に形成された第２伝導体のソース領域およびドレイン領域とを持つメモリセルを有した半導体記憶装置において、
該メモリセルに対する消去命令実行後の少なくとも消去電圧印加前に、該メモリセルの消去動作時に該第２ウェル領域に印加する電圧以上の電圧を該第１ウェル領域に供給すると共に、該第１ウェル領域に供給した電圧を、消去電圧印加と消去ベリファイを繰り返すことにより該メモリセルが少なくとも所定しきい値電圧以下の消去状態になるまでディスチャージせずに保持するウェル電圧制御手段を備えた半導体記憶装置。
【請求項２】
前記ウェル電圧制御手段は、前記メモリセルに対する消去命令実行後の書込動作実行前に、該メモリセルの消去動作時に前記第２ウェル領域に印加する電圧以上の電圧を前記第１ウェル領域に供給する請求項１記載の半導体記憶装置。
【請求項３】
前記ウェル電圧制御手段は、前記第１ウェル領域に供給した電圧を、過剰消去状態のメモリセルが所定しきい値電圧以上の消去状態になるまで保持する請求項１または２記載の半導体記憶装置。
【請求項４】
前記ウェル電圧制御手段は、前記第１ウェル領域に供給した電圧がディスチャージされた後の電圧を接地レベルまたは正電圧とする請求項１〜３の何れかに記載の半導体記憶装置。
【請求項５】
前記ウェル電圧制御手段は、前記第１ウェル領域に供給した電圧を、前記第２ウェル領域が接地電位の状態において、接地電位以上の正電圧とする請求項１〜３の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にトリプルウェル構造を有するデータ消去が可能なフラッシュメモリなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとしては、ＥＴＯＸ（Intel社の登録商標）がある。このＥＴＯＸ型フラッシュメモリのメモリセルの模式的な断面図を図７に示している。
【０００３】
図７は、フローティングゲート構造を有するフラッシュメモリセルの第１従来例を示す断面図である。図７に示すように、このフラッシュメモリセルはフローティングゲート構造であり、Ｐ型半導体基板Ｐ−Ｓｕｂと、Ｐ型半導体基板Ｐ−Ｓｕｂ内に形成されたドレインＤおよびソースＳと、ドレインＤとソースＳ間のＰ型半導体基板Ｐ−Ｓｕｂ上にトンネル酸化膜Ｒ１を介して設けられたフローティンゲゲートＦＧと、フローティンゲゲートＦＧ上に層間絶縁膜Ｒ２を介して設けられたコントロールゲートＣＧとを有する。
【０００４】
このフラッシュメモリにおけるデータ書込動作について説明すると、書込（プログラム）時は、コントロールゲートＣＧに正電圧（例えばＤＣ８Ｖ）を印加すると共に、ドレインＤに正電圧（例えばＤＣ５Ｖ）を印加し、かつソースＳおよびＰ型半導体基板Ｐ−Ｓｕｂには基準電圧（例えば０Ｖ）を印加する。
【０００５】
これにより、チャネル層では多くの電流がドレインからソースへと流れ、ドレイン領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入される。これによって、メモリセルのしきい値電圧を上昇させ、メモリセルを書き込み状態にする。一般に、フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）は、電気的に書込（プログラム；Program）および消去（Erasure)が可能な機能を持っている。
【０００６】
次に、フラッシュメモリにおけるデータの消去動作について説明すると、消去（イレース）時は、コントロールゲートＣＧには負電圧（例えばＤＣ−９Ｖ）を印加すると共に、ソースＳには正電圧（例えばＤＣ５Ｖ）を印加し、Ｐ型半導体基板Ｐ−Ｓｕｂには基準電圧（例えば０Ｖ）を印加し、ドレインＤをオープン（開放）にする。
【０００７】
これによって、トンネル電流を発生させて、フローティングゲートＦＧからソース領域に電子を引き抜いて、メモリセルのしきい値電圧を低下させ、メモリセルを消去状態にする。
【０００８】
しかし、この消去動作においては、ソースＳとＰ型半導体基板Ｐ−Ｓｕｂとの電位差により、ＢＴＢＴ（Band To Band Tunneling；バンド間トンネリング）電流が流れ、同時にホットホールとホットエレクトロンが発生する。このうち、ホットエレクトロンはドレインＤまたはＰ型半導体基板Ｐ−Ｓｕｂの方向に流れてしまうが、ホットホールはトンネル酸化膜Ｒ１側に引かれ、トンネル酸化膜Ｒ１内にトラップされる。このホットホールのトラップが、トンネル酸化膜Ｒ１の劣化などを招いて信頼性を悪化させると言われている。
【０００９】
このトンネル酸化膜Ｒ１の劣化の問題を解決するために、例えば特開平４−２２９６５５号公報では、不揮発性半導体記憶装置によるデータ消去方式が提案されており、これを図８に示している。
【００１０】
図８は、フラッシュメモリセルの第２従来例を示す断面図である。図８において、このフラッシュメモリセルは、Ｐ型半導体基板Ｐ−Ｓｕｂと、Ｐ型半導体基板Ｐ−Ｓｕｂ内に配置されＰ型半導体基板Ｐ−Ｓｕｂとは反対導電型の深いＮウェルＤＷと、深いＮウェルＤＷによって囲まれてＰ型半導体基板Ｐ−Ｓｕｂとは分離されたＰウェルＰＷと、ＰウェルＰＷ内に形成されたドレインＤおよびソースＳと、ドレインＤとソースＳ間のＰ型半導体基板Ｐ−Ｓｕｂ上にトンネル酸化膜Ｒ１を介して設けられたフローティンゲゲートＦＧと、フローティンゲゲートＦＧ上に層間絶縁膜Ｒ２を介して設けられたコントロールゲートＣＧとを有する。
【００１１】
この第２従来例の第１の従来例との違いは、ウェル構造にあり、Ｐ型半導体基板Ｐ−Ｓｕｂと、チャネル層のあるＰウェルＰＷとの間に、反対の導電型（Ｎ型）の深いＮウェルＤＷを有したウェル構成となっていることであり、これがトリプルウェル構造と言われている。
【００１２】
このフラッシュメモリにおけるデータ消去方法は、ソースＳおよびドレインＤをオープン（開放）にすると共に、コントロールゲートＣＧおよびＰ型半導体基板Ｐ−Ｓｕｂには基準電圧（例えば０Ｖ）を印加し、ＰウェルＰＷおよび深いＮウェルＤＷには正電圧を印加することにより、第１の従来例のようにフローティングゲートＦＧからソース領域に電子を引き抜くのではなく、ＦＮ（ファウラーノーデハイム）トンネル現象によりＰウェルＰＷに形成されているチャネル層に電子を引き抜くことで、メモリセルのしきい値電圧を低下させるものである。これをチャネル消去（チャネルイレース）という。
【００１３】
チャネル層は、ＰウェルＰＷ内のソースＳとドレインＤ間のトンネル酸化膜Ｒ１下に形成される。この場合、ソースＳとＰウェルＰＷの電位は等しいため、ソースＳとＰウェルＰＷとの境界部では、電界が集中せず、したがって、ＢＴＢＴ電流が発生しないため、トンネル酸化膜Ｒ１へのホットホールのトラップも起こらず、トンネル酸化膜Ｒ１の劣化も発生しない。
【００１４】
次に、図８と同様のメモリセル構造（トリプルウェル構造）を用い、消去方式が第２従来例とは異なる第３従来例について説明する。このデータ消去方式は、ソースＳおよびドレインＤをオープン（開放）にすると共に、Ｐ型半導体基板Ｐ−Ｓｕｂを接地電位（ＧＮＤ電位）とし、かつＰウェルＰＷおよび深いＮウェルＤＷに正電圧を印加し、またコントロールゲートＣＧに負電圧を印加することにより、フローティングゲートＦＧからＰウェルＰＷに電子を引き抜くものである。
【００１５】
この消去方式でも、ソースＳとＰウェルＰＷの電位は等しいため、ソースＳとＰウェルＰＷとの境界部では、電界が集中せず、したがって、ＢＴＢＴ電流が発生しないため、トンネル酸化膜Ｒ１へのホットホールのトラップも起こらず、トンネル酸化膜Ｒ１の劣化も発生しない。
【００１６】
これら第２および第３の従来例のようにトリプルウェル構造を有するフラッシュメモリにおいて、フローティングゲートＦＧからＰウェルＰＷに形成されたチャネル層に電子を引き抜くためにＰウェルＰＷには正電圧が印加されている。
【００１７】
一方、ＰウェルＰＷとＰ型半導体基板Ｐ−Ｓｕｂを電気的に分離するために、これらの間にＰウェルＰＷを囲む形で深いＮウェルＤＷが形成されている。このＰウェルＰＷと深いＮウェルＤＷとの電位関係は、順方向バイアスとならないように、常に、下記の関係式に示すように、深いＮウェルＤＷの電位ＶDWはＰウェルＰＷの電位ＶPW以上にしておく必要がある。
【００１８】
ＶPW≦ＶDW
一方、フラッシュメモリ内のメモリセルのしきい値電圧の分布を図９に示しており、横軸はメモリセルのしきい値電圧Ｖｔｈを、縦軸はメモリセルの個数を示している。図９において、０.８Ｖ〜３.０Ｖのしきい値電圧を持つメモリセルは消去状態にあり、４.５Ｖ以上のしきい値電圧を持つメモリセルは書込状態（プログラム状態）にある。
【００１９】
ＰウェルＰＷと深いＮウェルＤＷの電位関係（ＶPW≦ＶDW）が逆転しないような方法が、特開平１１−１４９７８９号公報に提案されている。ここでは、消去電圧の印加時に、コントロールゲートＣＧにゲート電圧ＶCGとして負電圧を印加すると共に、ソースＳおよびドレインＤはオープンにしている。ＰウェルＰＷとＮウェルＤＷへのウェル電圧ＶPW，ＶDWの印加タイミングについて図１０を用いて説明する。
【００２０】
消去動作は、一般的に、図１０に示すように、消去パルス印加とベリファイの繰り返しで行われる。まず、消去パルス印加動作時は、コントロールゲートＣＧにゲート電圧ＶCGとして負電圧（例えば−９Ｖ）を印加し、ソースＳとドレインＤはオープンにし、ＰウェルＰＷとＮウェルＤＷにはウェル電圧ＶPW，ＶDWとして正電圧（例えば６Ｖ）を印加する。
【００２１】
次に、ベリファイを行う。ベリファイとは、消去パルスの印加によって、メモリセルのしきい値電圧が、所定の消去状態のしきい値電圧Ｖｔｈ（例えば図９の０.８Ｖ〜３.０Ｖ）まで低下したかどうかを検証するものである。そのベリファイ動作時に、コントロールゲートＣＧにゲート電圧ＶCGとして例えば６.０Ｖを印加すると共に、ソースＳ、ＰウェルＰＷおよびＮウェルＤＷにはウェル電圧ＶPW，ＶDWとして基準電圧０Ｖを印加し、ドレインＤには例えば１Ｖを印加し、ドレインＤからメモリセルを介してソースＳに流れる電流を検出して消去状態を判定する。
【００２２】
メモリセルのしきい値電圧が所定の電圧Ｖｔｈ（例えば３.０Ｖ）以下になれば、メモリセルが消去状態であると判定して、以後の消去パルス印加は停止する。まだメモリセルが消去状態（例えば図９では３.０Ｖ以下）に至っていなければ、消去状態になるまでさらに消去パルスを印加する。このように、消去パルス印加動作とベリファイ動作とを繰り返すことで、所定の消去状態（例えば図９では０.８Ｖ〜３.０Ｖ）に持っていくようにしている。
【００２３】
この消去パルス印加動作とベリファイ動作の繰り返しにおいて、ＰウェルＰＷの電位ＶPWと深いＮウェルＤＷの電位ＶDWは、常に、ＶPW≦ＶDWを満足する必要がある。このため、ＰウェルＰＷおよびＮウェルＤＷに各々電圧を供給するウェルバイアススィッチング回路において、消去パルス印加開始時には、上記ＶPW≦ＶDWの電圧関係を維持するように、図１０に示すように、まず、深いＮウェルＤＷに正電圧ＶDWを供給し、その後、一定時間（ＤtimeＲ）経過後にＰウェルＰＷに正電圧ＶPWを印加するように動作させている。
【００２４】
また、消去パルスの印加（Etime）が終了した後、ベルファイ動作に移る際に、ＰウェルＰＷと深いＮウェルＤＷのディスチャージ（基準電圧が例えば０Ｖに移行のため）を行う際にも、図１０に示すように、PウェルＰＷの電位ＶPWをまずディスチャージし、一定時間（ＤtimeＦ）経過後、深いＮウェルＤＷの電位ＶDWのディスチャージを行う。これにより、常に、ＶPW≦ＶDWの関係を保つことが可能となる。
【００２５】
ここで、先述の消去パルス印加とベリファイを含む一般的なフラッシュメモリの消去動作のアルゴリズムの概要をについて図１１を用いて説明する。フラッシュメモリの消去アルゴリズムは、図１１に示すように、大きく分けて３つのタスク１〜３から構成されている。なお、消去動作は、ブロック単位毎または全ブロック全体を一括して消去する。
【００２６】
まず、タスク１は、プリコンディションとベリファイからなる。プリコンディションとは、消去パルス印加時に格納されたデータによって各ビット毎の消去時間が異なり、過剰消去セルが出現するのを防ぐことを目的として、各メモリセルの条件をそろえるために、消去されるメモリセルアレイの全メモリセルを一旦プログラム状態にするものである。
【００２７】
つまり、各メモリセルに格納されているデータにより消去を行うべきメモリセルの状態が、書き込み状態（しきい値電圧Ｖｔｈが４.５Ｖ以上）のセルや消去状態（しきい値電圧が０.８Ｖ〜３.０Ｖ）のセルが混在していることから、このまま消去パルスを印加すると、しきい値電圧の低いメモリセルのしきい値電圧が負の値にまで下がる過剰消去セルが出現する虞がある。これを防止するため、まず、消去すべきメモリセルのしきい値電圧の条件をそろえるために書き込み（プログラム）を行う。この書き込みは書き込みパルスとして先述の各種電圧を印加することで行うものであるが、しきい値電圧を検証するベリファイを行いながら、書き込みパルス印加とベリファイを繰り返して行い、全ての消去すべきメモリセルが所定のしきい値電圧（例えば４.５Ｖ以上）になるようにする。
【００２８】
次に、タスク２は、メモリセルアレイに消去パルスを印加する消去電圧印加とベリファイを交互に行いながら、メモリセルのしきい値電圧を例えば３.０Ｖ以下に持っていくものである。
【００２９】
最後に、タスク３は、過剰消去されたメモリセルを修復するためのプログラミング電圧レベルのプログラムパルスを印加するポストコンディションとベリファイからなるものである。
【００３０】
これは、タスク２で消去パルスを印加した際、メモリセルの消去特性のバラツキにより、しきい値電圧の低下が早く、しきい値電圧が負電圧（過剰消去）のメモリセルが発生する場合があり、これの救済して当該メモリセルにはソフトプログラム（軽い書込）を行い、しきい値電圧が０.８Ｖ以上になるようにする。これもベリファイを行い、しきい値電圧値を検証しつつタスク３の処理を実施する。
【００３１】
このようにして、消去すべきブロックまたは全ブロック内のメモリセルが所定のしきい値電圧（０.８Ｖ〜３.０Ｖ）内に収められ、消去アルゴリズムを終了する。
【００３２】
【発明が解決しようとする課題】
上記フラッシュメモリの消去アルゴリズムにおけるタスク２の消去動作では、消去後のメモリセルのしきい値が所定のしきい値電圧に収まるまで、そのメモリセルに消去パルスを繰り返し印加する。つまり、「消去パルス電圧の印加」から「ベリファイ」、さらに「消去パルス電圧の印加」から「ベリファイ」という動作を何度か繰り返すことになる。
【００３３】
したがって、第２従来例および第３従来例に示されるチャネルイレース方式において、特開平１１−１４９７８１号公報の制御方式（消去アルゴリズム）を用いると、上記ＶPW≦ＶDWの関係を常に保つために、図１０に示すように、消去パルス印加前後に、ＰウェルＰＷと深いＤＷに電圧ＶPW，ＶDWを印加するためのディレイ時間（ＤtimeＲ＋ＤtimeＦ）が毎回挿入されることになる。例えば、消去パルス印加時間Ｅtimeが４ｍｓｅｃに対して、ディレイ時間（ＤtimeＲ＋ＤtimeＦ）が各々２０μsｅｃ〜４０μsｅｃ程度使っている。
【００３４】
つまり、フラッシュメモリの一連の消去シーケンス（タスク１〜３）の中で大半を占める消去パルス印加時に余分なオーバーヘッドを持つことになるため、消去動作全体の時間が増大するという問題を有している。
【００３５】
また、２つのディレイ時間（ＤtimeＲ＋ＤtimeＦ）をできるだけ短く、かつ確実に設定する必要があるため、ＰウェルＰＷおよび深いＮウェルＤＷに各々電圧ＶPW，ＶDWを供給するウェルバイアススィッチング回路の構成が複雑になり、その回路規模が大きくなっていた。
【００３６】
本発明は、上記従来の問題を解決するもので、簡易な回路構成でＰウェルＰＷと深いＮウェルＤＷとの電圧関係（ＶPW≦ＶDW）を確実に保つと共に、消去パルス印加時にメモリセルを囲む深いＮウェルへのチャージ、ディスチャージ時間のオーバーヘッドを解消して、消去時間の短縮化を図ることができる半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明の半導体記憶装置は、第１導電型の半導体基板内に配置された第２導電型の第１ウェル領域と、第１ウェル領域内に配置された第１導電型の第２ウェル領域と、第２ウェル領域内に形成された第２伝導体のソース領域およびドレイン領域とを持つメモリセルを有した半導体記憶装置において、メモリセルに対する消去命令実行後の書き込み動作実行前に、メモリセルの消去動作時に該第２ウェル領域に印加する電圧以上の電圧を該第１ウェル領域に供給すると共に、第１ウェル領域に供給した電圧を、消去電圧印加と消去ベリファイを繰り返すことにより該メモリセルが少なくとも所定しきい値電圧以下の消去状態になるまでディスチャージせずに保持するウェル電圧制御手段を備えたものであり、そのことにより上記目的が達成される。この場合のメモリセルは、ソース領域およびドレイン領域間の半導体基板上に、電気的に絶縁されたフローティンゲゲートおよびコントロールゲートを有している。
【００３８】
また、好ましくは、本発明の半導体記憶装置におけるウェル電圧制御手段は、メモリセルに対する消去命令実行後の書き込み動作実行前に、メモリセルの消去動作時に第２ウェル領域に印加する電圧以上の電圧を第１ウェル領域に先に供給する。
【００３９】
さらに、好ましくは、本発明の半導体記憶装置におけるウェル電圧制御手段は、第１ウェル領域に供給した電圧を、過剰消去状態のメモリセルが消去状態（所定しきい値電圧、例えばＤＣ０.８Ｖ以上）にする処理終了まで保持する。
【００４０】
さらに、好ましくは、本発明の半導体記憶装置におけるウェル電圧制御手段は、第１ウェル領域に供給した電圧がディスチャージされた後の電圧を接地レベルまたは正電圧とする。
【００４１】
さらに、好ましくは、本発明の半導体記憶装置におけるウェル電圧制御手段は、第１ウェル領域に供給した電圧を、第２ウェル領域が接地電位の状態において、接地電位以外の正電圧とする。
【００４２】
上記構成により、消去命令実行後の書込動作実行前または消去電圧印加前に、消去動作時に第２ウェル領域に印加する電圧以上の電圧を第１ウェル領域に供給し、第１ウェル領域に供給した電圧をメモリセルが消去状態になるまで保持するようにしたので、消去パルス印加時にメモリセルを囲む深いＮウェルへのチャージ、ディスチャージ時間のオーバーヘッドが解消され、消去時間の短縮が図られると共に、従来の複雑なウェルバイアススィッチング回路を簡易な回路構成にてＰウェルＰＷと深いＮウェルＤＷとの電位関係（ＶPW≦ＶDW）を常に保つように制御することが可能となる。
【００４３】
【発明の実施の形態】
以下、本発明の半導体記憶装置を不揮発性半導体記憶装置に適用した場合の実施形態について、図面を参照しながら説明する。
【００４４】
図１は本発明の一実施形態不揮発性半導体記憶装置におけるメモリセルアレイの１ブロック分を回路およびウェル線を示す構成図である。図１において、メモリセルＭ００〜Ｍｍｎが縦横にアレイ状に構成され、ワード線ＷＬ０にはｍ＋１個のメモリセルＭ００〜Ｍｍ０の各コントロールゲートＣＧが共通接続されており、以下、各ワード線ＷＬ１〜ＷＬｎもそれぞれ同様である。また、ビット線ＢＬ０にはｎ＋１個のメモリセルＭ００〜Ｍ０ｎの各ドレインＤが共通接続され、以下、ビット線ＢＬ１〜ＢＬｍも同様である。また、同一ブロック内のメモリセルＭ００〜Ｍｍｎの各ソースＳには、共通ソース線ＳＯＵＲＣＥが共通接続されている。
【００４５】
メモリセルＭ００〜ＭｍｎのコントロールゲートＣＧに入力されるワード線ＷＬ０〜ＷＬｎから所望のワード線（例えばＷＬ１）を選択し、メモリセルＭ００〜ＭｍｎのドレインＤへ接続されるビット線ＢＬ０〜ＢＬｍから所望のビット線（例えばＢＬ０）を選択するためにビット線ＢＬ０を導通させることにより、所望のメモリセル（例えばＭ０１）が選択されるようになっている。このとき、各メモリセルＭ００〜ＭｍｎのソースＳに接続される共通ソース線ＳＯＵＲＣＥは接地（ＧＮＤ）レベルとなっている。
【００４６】
同一のブロック内の複数のメモリセルＭ００〜Ｍｍｎはトリプルウェル構造を有しており、そのＰウェルＰＷ（第１導電型の第２ウェル領域）が一括されてＰＷＬ線に接続されている。また、同一のブロック内の各複数のメモリセルＭ００〜Ｍｍｎはそれぞれ、これらのＰウェルＰＷを囲む深いＮウェルＤＷ（第２導電型の第１ウェル領域）内にあり、この深いＮウェルＤＷはＤＷＬ線に接続されている。このＰＷＬ線を介してＰウェルＰＷに所定電圧ＶPWを供給すると共に、このＤＷＬ線を介して深いＮウェルＤＷに所定電圧ＶDWを供給することができるようになっている。
【００４７】
これらの所定電圧ＶPW，ＶDWを本発明のウェル電圧制御手段（従来のウェルバイアススィッチング回路に相当）が出力制御するのであるが、構成が略同一であるため、説明を簡略化して、ＤＷＬ線を介して深いＮウェルＤＷに所定電圧ＶDWをチャージ、ディスチャージさせるための回路例についてのみ説明することにする。
【００４８】
図２は、本発明の一実施形態の不揮発性半導体記憶装置におけるウェル電圧制御手段の要部構成例を示す回路図である。図２において、ウェル電圧制御手段１は、制御信号ＤＷＯＮに応じてＶＰＰ１２レベルまたは接地レベルを出力ノードＤＷＳＥＬに出力可能とするレベルシフタ回路２と、制御信号ＤＷＯＮＢと、レベルシフタ回路２の出力電圧とに応じて深いＮウェルＤＷをチャージまたはディスチャージするウェル電圧出力回路３と、制御信号ＤＷＯＮおよび制御信号ＤＷＯＮＢを所定のタイミングで出力する制御信号出力回路４とを有する。これらのレベルシフタ回路２およびウェル電圧出力回路３によりウェル電圧供給回路が構成される。また、出力ノードＤＷＯＵＴはＤＷＬ線を介して深いＮウェルＤＷに接続されている。
【００４９】
レベルシフタ回路部２は、制御信号ＤＷＯＮのハイレベル（不揮発性半導体記憶装置の電源Ｖｃｃレベル）を、昇圧されたハイレベルのＶＰＰ１２レベルに変換すると共に、制御信号ＤＷＯＮのロウレベル（基準電圧０Ｖ）をそのまま、ロウレベル（基準電圧０Ｖ）に変換して、出力ノードＤＷＳＥＬに電圧出力する回路である。電圧ＶＰＰ１２は、外部から入力するか、デバイス内部で電源電圧Ｖｃｃから昇圧回路にて所定値に昇圧して生成すればよい。電圧ＶＰＰ１２レベルについて説明すると、電圧ＶＰＰＤＷを出力するＭＯＳトランジスタＴ２が、ｎＭＯＳトランジスタを使用しているため、ＭＯＳトランジスタＴ２のゲートに入力される電圧ＶＰＰ１２レベルは、電圧ＶＰＰＤＷのレベルに加えて、ＭＯＳトランジスタＴ２のしきい値とバックゲート効果を考慮した電圧を設定しなくてはならない。
【００５０】
ウェル電圧出力回路部３は、ＮウェルＤＷに所定の電圧ＶＰＰＤＷ（ＶPW≦ＶDWの電位関係を保つ電圧、例えばＤＣ６Ｖ）を供給する回路であり、出力ノードＤＷＳＥＬがハイレベル（制御信号ＤＷＯＮがハイレベル）のとき、ＭＯＳトランジスタＴ２がオンして電圧ＶＰＰＤＷレベルが出力される。電圧ＶＰＰＤＷは、外部から入力するか、デバイス内部で電源電圧Ｖｃｃから昇圧回路にて昇圧して生成すればよい。
【００５１】
制御信号出力回路４は、図３に示すように、消去シーケンス開始直後（消去命令実行後）の、消去パルス電圧印加時までのプログラム動作（書込動作）前に、消去パルス電圧印加時にＰウェルＰＷへ供給する電圧ＶPW以上の供給電圧ＶＰＰＤＷ（電圧ＶDW）をノードＤＷＯＵＴからＤＷＬ線を介して深いＮウェルＤＷに先に供給し、消去シーケンスの終了時まで、深いＮウェルＤＷへの供給電圧ＶＰＰＤＷ（電圧ＶDW）を保持するように、制御信号ＤＷＯＮをレベルシフタ回路３に出力すると共に、制御信号ＤＷＯＮＢをウェル電圧出力回路４に出力する制御を行うものである。
【００５２】
ここで、消去電圧印加時以外におけるメモリセルへのパルス制御について説明すると、プログラム時は、コントロールゲートＣＧおよびドレインＤ（第２伝導体のドレイン領域）に正電圧を印加すると共に、ソースＳ（第２伝導体のソース領域）を接地電位（ＧＮＤ電位）にし、チャネルホットエレクトロンを発生させ、フローティングゲートＦＧに電子を注入する。このとき、ＰウェルＰＷは接地（ＧＮＤ）電位（０Ｖ）であり、深いＮウェルＤＷの電圧は０Ｖ以上で有ればＰウェルに対して順方向バイアスが生じることはなく、何ら問題とならない。また、後述する各タスク１〜３におけるメモリセルの状態を検証するベリファイ時も、ＰウェルＰＷは接地（ＧＮＤ）電位（０Ｖ）であり、深いＮウェルＤＷの電圧は０Ｖ以上で有れば問題ない。つまり、実際に消去電圧印加時以外においても、消去時にＰウェルＰＷにかかる電圧ＶPW以上の電圧ＶDWを深いＮウェルＤＷに供給しても何ら問題がない。
【００５３】
図４は本発明で用いるベリファイ回路の一例を簡略化して示す回路図である。図４において、ベリファイ回路１０は、図１のメモリセルアレイのビット線ＢＬ０〜ＢＬｍから選択するビット線選択トランジスタＴ００〜Ｔ０ｍからなるビット線選択手段１１と、ビット線選択手段に接続された電圧制限用のドレインバイアス（Drain#bias）回路１２と、出力端がドレインバイアス（Drain#bias）回路１２に接続され、入力端が電源に接続された負荷回路（ＬＯＡＤ）３と、書込状態参照用リファレンスセルＣｅｌｌ＿ＰＶ、消去状態参照用リファレンスセルＣｅｌｌ＿ＥＶおよび過剰消去状態リファレンスセルＣｅｌｌ＿ＲＥの何れかを選択するリファレンスセル選択手段１４と、リファレンスセル選択手段１４に接続された電圧制限用のドレインバイアスリファレンス（Drain#bias#Ref）回路１５と、出力端がドレインバイアスリファレンス（Drain#bias#Ref）回路１５に接続され、入力端が電源に接続された負荷回路（ＬＯＡＤ）１６と、負荷回路１３，１６の各出力端の電圧差を検出するセンスアンプＳ／Ａなどのベリファイ検出手段１７とを有している。
【００５４】
上記構成により、以下、本発明の消去アルゴリズムについて説明する。本発明の特徴は、前述したように、消去アルゴリズムを開始した直後に、深いＮウェルＤＷを所定の電圧ＶDWにチャージした後は、その電圧ＶDWを消去動作が終了するまでディスチャージせず、後述するタスク３の処理終了後にその電圧ＶDWのディスチャージを行う点にある。
【００５５】
消去アルゴリズム開始前は、制御信号ＤＷＯＮがロウレベルで、制御信号ＤＷＯＮＢがハイレベルになっており、深いＮウェルＤＷへの供給電圧は、基準電圧０Ｖが出力される。
【００５６】
具体的には、制御信号ＤＷＯＮがロウレベルの時はＭＯＳトランジスタＴ２はオフとなるが、制御信号ＤＷＯＮをロウレベルにした後に、別の制御信号ＤＷＯＮＢをハイレベルにすると、ＭＯＳトランジスタＴ１がオンし、ＮウェルＤＷを基準電圧０Ｖにディスチャージする。
【００５７】
図５は、図２のウェル電圧制御手段を用いた不揮発性半導体記憶装置の消去アルゴリズムの一例を示すフローチャートである。
【００５８】
図５に示すように、消去開始命令が実行されると（消去開始命令実行後）、まず、ステップＳ１で消去パルス印加時のＰウェルＰＷに印加される電圧ＶPW以上の電圧ＶDW（例えば６Ｖ）を深いＮウェルＤＷにチャージさせる。
【００５９】
具体的には、消去アルゴリズムが開始すると、制御信号ＤＷＯＮＢをロウレベルに変え、ＭＯＳトランジスタＴ１をオフにした後、制御信号ＤＷＯＮをハイレベルに変える。これにより、ＭＯＳトランジスタＴ２がオンし、深いＮウェルＤＷに電圧ＶＰＰＤＷが出力されてチャージされる。これにより、ＮウェルＤＷは電圧ＶＰＰＤＷになる。
【００６０】
次に、タスク１のプリコンディション（書込パルス印加；ステップＳ２）と書込ベリファイ（ステップＳ３）を行う。
【００６１】
まず、プリコンディションが実施され、消去すべきブロック内のメモリセルは全て書込状態（しきい値電圧Ｖｔｈが４．５Ｖ以上）になる。この書込は、書込パルスとして、コントロールゲートＣＧに正電圧（例えばＤＣ８Ｖ）を印加し、ドレインＤに正電圧（例えばＤＣ５Ｖ）を印加し、ソースＳおよびＰウェルＰＷを基準電圧０Ｖとすることで、ドレイン領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧を上昇させ、書込状態にする。
【００６２】
このときのＮウェルＤＷの電位ＶDWは電圧ＶＰＰＤＷを維持しており、ＶPW≦ＶDWの関係は確保されている。
【００６３】
次に、書込ベリファイを行う。書込ベリファイとは、以上のような書込パルス印加により、メモリセルが所定のしきい値電圧Ｖｔｈ（例えば４.５Ｖ以上）になったか否かを検証するものである。
【００６４】
このベリファイ動作について、図１および図４を用いて詳細に説明する。
【００６５】
メモリセルのコントロールゲートＣＧに入力されるワード線ＷＬ０〜ＷＬｎからベリファイを行うワード線（例えばＷＬ０）を選択し、正電圧（例えばＤＣ６．０Ｖ）を印加する。なお、非選択のワード線ＷＬ１〜ＷＬｎは基準電圧０Ｖを印加している。
【００６６】
また、各メモリセルのソースＳに接続される共通ソース線ＳＯＵＲＣＥおよびＰウェルＰＷは基準電圧０Ｖにしている。
【００６７】
さらに、メモリセルのドレインＤに接続されるビット線ＢＬ０〜ＢＬｍから、所望のビット線（例えばＢＬ０）を選択するため、ビット線選択信号ＣＳＥＬ０をハイレベルにしてＭＯＳトランジスタＴ００をオンさせる。他のビット線選択トランジスタＴ０１〜Ｔ０ｍはオフ状態にしている。
【００６８】
メモリセルのしきい値電圧Ｖｔｈを検証するには、別途書き込みが行われているリファレンスメモリセルのしきい値電圧との比較を行う。書込状態参照用リファレンスセルＣｅｌｌ＿ＰＶ（しきい値電圧４．５Ｖ以上）につながるＭＯＳトランジスタをオンさせるため、選択信号ＲＳＥＬ＿ＰＶをハイレベルにして、書込状態参照用リファレンスセルＣｅｌｌ＿ＰＶを選択する。
【００６９】
リファレンスセル用ワード線ＷＬref線にも、ワード線ＷＬ０と同じ正電圧（例えば６Ｖ）が印加されている。また、メモリセルのドレインＤには、メモリセルへのディスターブを考慮して、ドレインバス（Drain#bias）回路１２およびドレインバスリファレンス（Drain#bias#Ref）回路１５により、メモリセルに接続されるノードＢＬ＿ＭＥＭおよびノードＢＬ＿Refが１Ｖ以下になるように制限されている。
【００７０】
さらに、負荷回路１３，１６をそれぞれ介した電源からの電流を、選択されたメモリセルおよび書込状態参照用リファレンスセルＣｅｌｌ＿ＰＶの各々に供給する。メモリセルアレイ内の選択されたメモリセルでは、書き込み状態に応じた電流が流れることになる。
【００７１】
ここで、選択されたメモリセルのしきい値電圧が、書き込み状態参照用リファレンスセルＣｅｌｌ＿ＰＶのしきい値電圧（しきい値電圧４．５Ｖ）以上に上昇していれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンス側のノードＢＬ＿Ｒｅｆに流れる電流より少なくなる。この電流値の違いは、センスアンプＳ／Ａの入力段のノードＳＡＩＮおよびノードＳＡＩＮ＿Ｒｅｆで電圧値の違いに変換されてセンスアンプＳ／Ａに入力される。
【００７２】
この場合は、各負荷回路１３，１６による電圧降下により、センスアンプＳ／Ａの入力段のノードＳＡＩＮの電圧ＶSAINが、ノードＳＡＩＮ＿Ｒｅｆの電圧ＶSAIN#Refよりも高い電圧になる。これをセンスアンプＳ／Ａで判定し、センスアンプＳ／Ａからの出力に基づいて、以後の書込パルスの印加を停止させるように制御が為される。
【００７３】
逆に、選択されたメモリセルのしきい値電圧Ｖｔｈが、書き込み状態参照用リファレンスセルＣｅｌｌ＿ＰＶのしきい値電圧（４．５Ｖ）以下に留まっていれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンス側のノードＢＬ＿Ｒｅｆを流れる電流より大きくなる。
【００７４】
この場合は、各負荷回路１３，１６による電圧降下により、センスアンプＳ／Ａの入力段のノードＳＡＩＮの電圧ＶSAINが、ノードＳＡＩＮ＿Ｒｅｆの電圧ＶSAIN#Refよりも低い電圧となる。これをセンスアンプS/Aで判定し、センスアンプＳ／Ａからの出力に基づいて、再度、書込パルスの印加が行われるように制御が為される。
【００７５】
このベリファイ動作を、消去すべき全てのメモリセルに対して実施し、全てのメモリセルのしきい値電圧が４．５Ｖ以上になれば、タスク１の処理は完了する。このタスク１では、プリコンディションとベリファイ共に、ＰウェルＰＷは基準電圧０Ｖであることから、深いＮウェルＤＷの電位ＶDWが電圧ＶＰＰＤＷ（例えばＤＣ６Ｖ）を維持していることから、上記ＶPW≦ＶDwのウェル電圧関係は確保されている。
【００７６】
続いて、タスク２の消去パルス電圧印加（図５のステップＳ４）と消去ベリファイ（図５のステップＳ５）について説明する。
【００７７】
消去パルス電圧印加はブロック毎または全ブロック一括して行うため、メモリセルのコントロールゲートＣＧに接続される全てのワード線ＷＬ０〜ＷＬｎに負電圧（例えば−９Ｖ）を印加し、メモリセルのドレインＤに接続される全てのビット線ＢＬ０〜ＢＬｍおよび、ソースＳに接続される共通ソース線ＳＯＵＲＣＥをオープン状態（フローティング状態）にする。
【００７８】
さらに、ＰウェルＰＷには正電圧（例えばＤＣ５Ｖ）の電位ＶPWを印加し、このとき、ＮウェルＤＷの電位ＶDWは電圧ＶＰＰＤＷ（例えばＤＣ６Ｖ）を維持していることから、上記ＶPW≦ＶDWのウェル電圧関係は確保されている。
【００７９】
続いて、消去ベリファイについて説明する。
【００８０】
消去ベリファイは、先の書込ベリファイと原理的には同じであり、違いは、リファレンスセルとして、消去状態参照用リファレンスセルＣｅｌｌ＿ＥＶ（しきい値電圧Ｖｔｈは３．０Ｖ）を選択して比較するところだけであり、後は同じであるので、その説明は省略する。
【００８１】
このようにして、消去パルス電圧印加と消去ベリファイを繰り返すことにより、全メモリセルのしきい値電圧は３．０Ｖ以下となってタスク２の処理は終了する。
【００８２】
なお、消去ベリファイ時は、ＰウェルＰＷは基準電圧０Ｖであることから、ＮウェルＤＷの電位ＶDWが電圧ＶＰＰＤＷ（例えばＤＣ６Ｖ）を維持していることから、上記ＶPW≦ＶDwのウェル電圧関係は確保されている。したがって、タスク２を通して、ＮウェルＤＷの電位ＶDWが電圧ＶＰＰＤＷ（例えばＤＣ６Ｖ）を維持していることから、上記ＶPW≦ＶDwのウェル電圧関係は確保されている。
【００８３】
続いて、タスク３のポストコンディション（書込パルス印加；図５のステップＳ６）と過剰消去ベリファイ（図５のステップＳ７）について説明する。
【００８４】
このタスク３は、先に説明したように、過剰消去により負のしきい値電圧になったメモリセルに対して、ソフトプログラム（軽い書込）を行い、しきい値電圧Ｖｔｈを０．８Ｖ以上にするもので、ベリファイ時に過剰消去状態リファレンスセルＣｅｌｌ＿ＲＥ（しきい値電圧ＤＣ０．８Ｖ）を選択し、これと比較するところだけが異なるだけであり、基本的にタスク１と同じであるので、その詳細な説明は省略する。なお、このタスク３では、ポストコンディションおよび過剰消去ベリファイ共、ＰウェルＰＷは基準電圧０Ｖであることから、ＮウェルＤＷの電位ＶDWが電圧ＶＰＰＤＷを維持していることから、上記ＶPW≦ＶDwのウェル電圧関係は確保されている。
【００８５】
最後に、ステップＳ８において、ＮウェルＤＷへの供給電圧ＶＰＰＤＷのディスチャージを行う。
【００８６】
図２に示したＮウェルＤＷへのウェル電圧供給回路への制御信号ＤＷＯＮをロウレベル（基準電圧０Ｖ）にし、ＭＯＳトランジスタＴ２をオフ状態にする。その後、制御信号ＤＷＯＮＢをハイレベルにし、ＭＯＳトランジスタＴ１をオンさせて、基準電圧０Ｖに引き込むことで、ＮウェルＤＷへの供給電圧ＶＰＰＤＷをディスチャージする。
【００８７】
先のタスク３で既にＰウェルＰＷは基準電圧０Ｖになっているため、上記ＶPW≦ＶDwのウェル電圧関係は維持されており、これが逆転することはない。したがって、本発明では、上記ＶPW≦ＶDwのウェル電圧関係が逆転し、順方向バイアス電流が流れるという問題は発生しない。
【００８８】
以上のように、本実施形態によれば、制御信号出力回路４は、消去シーケンス開始直後のプログラム動作（書込動作）前に、消去パルス電圧印加時にＰウェルＰＷへ供給する電圧ＶPW以上の供給電圧ＶＰＰＤＷ（電圧ＶDW）をノードＤＷＯＵＴを介して深いＮウェルＤＷに先に供給し、消去シーケンスの終了時まで、深いＮウェルＤＷへの供給電圧ＶＰＰＤＷを保持するように、制御信号ＤＷＯＮをレベルシフタ回路３に出力すると共に、制御信号ＤＷＯＮＢをウェル電圧出力回路４に出力するため、消去動作の最初にＮウェルＤＷのチャージ、最後にＮウェルＤＷのディスチャージと、ＮウェルＤＷへのチャージ／ディスチャージの制御が１回で済むことから、消去パルス印加を繰り返してもチャージ／ディスチャージの際のＶPW≦ＶDwのウェル電圧関係を確実に確保するための従来のディレイ時間は不要となり、消去時間の高速化を図ることができる。
【００８９】
また、従来のディレイ時間を短くするためタイミングを細かく制御する必要もなく、簡略なウェル電圧制御手段１で実現でき、また、浮遊容量が大きいＮウェルＤＷの充放電電圧の切換を高速化する必要もないため，出力段トランジスタの小型化も含めて、回路規模の縮小を図ることができる。
【００９０】
さらに、消去シーケンスにおいて、ＮウェルＤＷへのチャージ／ディスチャージは１回で済むことから、浮遊容量が大きいＮウェルＤＷの充放電が少なくてすみ、低消費電力化をも図ることができる。
【００９１】
なお、本実施形態では、ＮウェルＤＷへのチャージ／ディスチャージのタイミングをタスク１〜３の前後に設け、ＮウェルＤＷへのチャージがプリコンディションの前、ＮウェルＤＷへのディスチャージがポストコンディションの後としたが、これに限らず、少なくとも消去パルス印加のタスク２の前後であればよい。また、ＮウェルＤＷへのチャージだけがタスク２の前であってもよく、ＮウェルＤＷへのディスチャージだけがタスク２の後であってもよい。
【００９２】
なお、本実施形態では、ＮウェルＤＷのディスチャージ後の電位は、基準電圧０Ｖとしたが、基準電圧０Ｖではなく、図６のように正電圧（不揮発性半導体記憶装置の電源電圧Ｖｃｃ）であってもよい。
【００９３】
図６は、新たなレベルシフタ回路を並列に接続し、制御信号ＤＷＯＮＢがハイレベルのとき、このハイレベルをＶＰＰ１２レベルに昇圧し、ＭＯＳトランジスタＴ１をオンさせ、ＮウェルＤＷに電源電圧Ｖｃｃを供給するものである。
【００９４】
図６のように０Ｖに完全にディスチャージするのではなく、Ｖｃｃレベルに若干のディスチャージですむため、高速化および低消費電力化をさらに図ることができる。
【００９５】
なお、本実施形態では、特に説明しなかったが、本発明は、ＰウェルＰＷを囲むようにＮウェルＤＷが配設された構成を持つ不揮発性半導体記憶装置の消去方式に有効なものであり、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型などの不揮発性半導体記憶装置の構成に関わらず適用できるものである。
【００９６】
なお、本実施形態では、同一ブロック内の各メモリセルのＰウェルＰＷを１つのＮウェルＤＷで囲む構成としたが、これに限らず、ＮウェルＤＷは、各メモリセルのＰウェルＰＷをそれぞれ囲む構成としてもよい。この場合にも、同一のブロック内の各メモリセルのＰウェルＰＷを囲む各深いＮウェルＤＷを一括してＤＷＬ線に接続すればよい。
【００９７】
【発明の効果】
以上により、本発明によれば、消去パルス印加時において、ＰウェルＰＷの電位以上の深いＮウェルＤＷの電位とするウェル電圧関係を損なうことなく、簡易なウェル電圧制御手段にて、ウェル電圧供給タイミングのオーバーヘッドをなくすことができて、消去時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの１ブロック分の回路を示す回路図である。
【図２】本発明の一実施形態の不揮発性半導体記憶装置におけるウェル電圧制御手段の深いＮウェル側の要部構成例を示す回路図である。
【図３】本発明の消去電圧印加時のウェル供給電圧のタイミング図である。
【図４】本発明で用いるベリファイ回路の一例を簡略化して示す回路図である。
【図５】本発明の消去アルゴリズムの一例を示すフローチャート図である。
【図６】本発明の他の実施形態におけるウェル電圧制御手段の深いＮウェル側の構成例を示す回路図である。
【図７】フローティングゲート構造を有するフラッシュメモリセルの第１従来例を示す断面図である。
【図８】フローティングゲート構造を有するフラッシュメモリセルの第２従来例を示す断面図である。
【図９】消去後およびプログラム後のメモリセルのしきい値電圧分布を示す図である。
【図１０】従来のチャネル消去方式に用いられているウェル供給電圧のタイミング図である。
【図１１】従来の消去アルゴリズムの一例を示すフローチャート図である。
【符号の説明】
１    ウェル電圧制御手段
２    レベルシフタ回路
３    ウェル電圧出力回路
４    制御信号出力回路
１０    ベリファイ回路
ＤＷＯＮ，ＤＷＯＮＢ    制御信号
Ｍ００〜Ｍｍｎ    メモリセル
ＤＷ    深いＮウェル
ＰＷ    Ｐウェル
ＶDW    深いＮウェルＤＷの電位
ＶPW   ＰウェルＰＷの電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003827531.tif 000009
【図９】
0003827531.tif 000010
【図１０】
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【図１１】
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