(57)【特許請求の範囲】
【請求項１】
入力されるコマンドによってその動作が制御される半導体記憶装置において、
該入力されたコマンドを解析してその結果を出力するコマンドステートマシンと、
該半導体記憶装置の状態情報を保持する複数のステータスレジスタと、
該複数のステータスレジスタからの出力を入力し、そのうちの一つまたは二つ以上を第１のデータバスへ選択的に出力する第１の切替回路と、
該第１のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第２のデータバスへ選択的に出力する第２の切替回路とを備え、
該第１および第２の切替回路のうち、少なくとも第１の切替回路は、該コマンドステートマシンが出力するコマンドの解釈結果によって制御され、
該複数のステータスレジスタには、その各々を一意に識別するための識別情報を含む半導体記憶装置。
【請求項２】
前記複数のステータスレジスタには、前記コマンドで指定された動作を実行中のアドレス情報を含む請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のステータスレジスタに格納された状態情報は、前記コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する請求項１または２に記載の半導体記憶装置。
【請求項４】
複数のメモリアレイを有し、その各々は互いに独立して動作可能で、該複数のメモリアレイ間でデータ転送を行う機能を有する半導体記憶装置において、
該複数のメモリアレイの状態情報を保持する複数のステータスレジスタと、
該複数のステータスレジスタからの出力データを入力し、そのうちの一つまたは二つ以上を第１のデータバスへ選択的に出力する第１の切替回路と、
該第１のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第２のデータバスへ選択的に出力する第２の切替回路とを備え、
該複数のステータスレジスタは、少なくとも前記半導体記憶装置に共通の動作に係る状態情報を保持する一つ以上の第１のステータスレジスタ群と、前記メモリアレイ間のデータ転送動作に係る状態情報を保持する一つ以上の第２のステータスレジスタ群からなり、
該第１および第２のステータスレジスタ群には、その各々が第１および第２のステータスレジスタ群の何れに属するかを識別する情報を含む半導体記憶装置。
【請求項５】
外部から入力されるコマンドによってその動作が制御される半導体記憶装置において、前記入力されたコマンドを解析してその結果を出力するコマンドステートマシンをさらに有し、前記第１および第２の切替回路は該コマンドステートマシンが出力するコマンドの解釈結果によって制御される請求項４に記載の半導体記憶装置。
【請求項６】
前記第１および第２のステータスレジスタ群には、その各々を一意に識別するための識別情報を含む請求項４に記載の半導体記憶装置。
【請求項７】
前記第２のステータスレジスタ群には、前記コマンドで指定された動作を実行中のアドレス情報を含む請求項４または６に記載の半導体記憶装置。
【請求項８】
前記第１および第２のステータスレジスタに格納された状態情報は、前記コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する請求項４、６および７の何れかに記載の半導体記憶装置。
【請求項９】
前記コマンドステートマシンが出力するコマンドの解析結果を入力し、該解析結果に従ってコマンドで指定された動作の実行を制御するライトステートマシンをさらに有し、前記第２のステータスレジスタ群には、前記ライトステートマシンが前記複数のメモリアレイ間のデータ転送動作を実行中か否かを示す情報を含む請求項４および６〜８の何れかに記載の半導体記憶装置。
【請求項１０】
前記複数のメモリアレイのうち、少なくとも一つは他のメモリアレイより高速にアクセスが可能なメモリアレイを含み、該高速アクセス可能なメモリアレイはさらに複数のメモリ領域であるページに分割され、該高速アクセス可能なメモリアレイと他のメモリアレイ間のデータ転送動作において、前記第２のステータスレジスタ群には、該データ転送動作中のページを示す情報を含む請求項４および６〜９の何れかに記載の半導体記憶装置。
【請求項１１】
前記第２のステータスレジスタ群には、前記メモリアレイ間のデータ転送が正常に終了したか否かを示すデータ転送結果情報を含む請求項４および６〜１０の何れかに記載の半導体記憶装置。
【請求項１２】
供給される電源電圧を検出する手段を有し、前記第２のステータスレジスタ群には、前記メモリアレイ間のデータ転送動作中に電源電圧が異常か否かを示す情報を含む請求項４および６〜１１の何れかに記載の半導体記憶装置。
【請求項１３】
前記第２のステータスレジスタ群には、前記メモリアレイ間のデータ転送動作を現在実行中か中断中かを示す情報を含む請求項４および６〜１２の何れかに記載の半導体記憶装置。
【請求項１４】
前記複数のメモリアレイに対する書換え動作から記憶情報を保護する機能を有し、前記第２のステータスレジスタ群には、前記書換え動作の保護状態を示す情報であり、書換え動作が保護されたメモリアレイに対して、前記コマンドにより前記データ転送動作を指示されたとき、保護状態を検出したことによりデータ転送動作を中止したことを示す情報を含む請求項４および６〜１３の何れかに記載の半導体記憶装置。
【請求項１５】
前記複数のメモリアレイのうち、前記高速アクセス可能なメモリアレイはＳＲＡＭ（Static Random Access Memory）素子からなり、その他のメモリアレイは電気的に書込みおよび消去動作が可能な不揮発性半導体記憶素子からなる請求項４〜１４の何れかに記載の半導体記憶装置。
【請求項１６】
前記第１のデータバスのバス幅は、前記第２のデータバスのバス幅以下である請求項１〜１５の何れかに記載の半導体記憶装置。
【請求項１７】
前記第１のデータバスのバス幅は、第１または第２のステータスレジスタ群のビット幅以上である請求項４および６〜１５何れかに記載の半導体記憶装置。
【請求項１８】
前記第１のデータバスのバス幅は、第１および第２のステータスレジスタ群のビット幅の合計以上である請求項４および６〜１５の何れかに記載の半導体記憶装置。
【請求項１９】
請求項１〜１８の何れかに記載の半導体記憶装置を用いてデータ転送動作およびメモリ動作の少なくとも何れかを行う情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの書込みや消去が可能なメモリアレイに対応した各種動作状態を格納可能とするステータスレジスタを持つ半導体記憶装置および、これを用いた例えばコンピュータや情報携帯機器などの情報機器に関する。
【０００２】
【従来の技術】
電源の供給を遮断しても記憶情報の保持が可能な半導体記憶装置の一つに、フラッシュメモリ（またはフラッシュＥＥＰＲＯＭ）と呼ばれるものがある。このフラッシュメモリは、チップ全体またはある領域のメモリセル（セクタまたはブロック）内のデータを一括して電気的に消去する機能を有し、メモリセルの面積を、ＥＰＲＯＭ程度に小さくすることが可能である。
【０００３】
このような不揮発性半導体記憶装置（フラッシュメモリ）では、揮発性であるが短時間での書き込みと読み出しが可能なＲＡＭ（ランダムアクセスメモリ）に比べて、メモリアレイの多くの動作状態（書き込み、ブロック消去、全チップ一括消去、ステータスレジスタの読出しなど）が存在する。このような多数の動作状態を外部制御信号（チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＣＥなど）との組み合わせに対応させようとしても、従来のＥＰＲＯＭ、ＥＥＰＲＯＭにある制御信号ではその数が足りなくなり、新しい制御信号を追加する必要が生じている。
【０００４】
その結果として使い勝手が悪くなるので、制御信号線を増加することなく、コマンドを入力して制御する方式が、現在の主流として実施されている。
【０００５】
図９は、従来の不揮発性半導体記憶装置の要部構成を示すブロック図である。図９において、不揮発性半導体記憶装置１００は、メモリアレイ１２０と、コマンドステートマシン（ＣＳＭ）１０２と、ライトステートマシン（ＷＳＭ）１０３と、ロウ（行）デコーダ１０４と、コラム（列）デコーダ１０５と、ブロック選択回路１０６と、ステータスレジスタ１０７（ＳＲ）と、ブロックプロテクト設定部分１０８（ＢＰ）と、データ切り換え回路１０９と、ブロックステータスレジスタ（ＢＳＲ）１１０と、データバス１１２と、アドレスバス１１３と、リセット信号入力線１１４と、消去／書き込み電圧発生回路１１５と、センスアンプ１１６とを備えている。
【０００６】
メモリアレイ１２０は、それぞれが複数のメモリセルで構成された複数の消去ブロック１０１を有している。
【０００７】
コマンドステートマシン１０２（以下ＣＳＭ１０２という）は、入力されたコマンド１１１を解読し、ライトステートマシン１０３にその解読した結果（例えば書込みやブロック消去など）を転送する。ＣＳＭ１０２には、コマンド入力線やリセット信号入力線１１４が配線されており、外部から入力されるコマンド１１１やリセット信号Ｒに同期してチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＣＥなどの入力レベルが変化する。
【０００８】
ライトステートマシン１０３（以下ＷＳＭ１０３という）は、入力コマンド１１１の解読結果に対応した各種動作（例えばブロック消去／書込み等）を実行する。つまり、ＷＳＭ１０３は、後述するブロック選択回路１０６によって選択されたブロックが、例えば消去禁止の状態（ブロックロック状態）になっていないときに、ブロックのデータを一括して消去することができる。逆に、ＷＳＭ１０３は、そのブロックが消去禁止状態（ブロックロック状態）になっているときには、ブロック内に格納されたデータの書き換えは行わないように制御する。
【０００９】
ロウ（行）デコーダ１０４は、メモリアレイ１２０のワード線（図示せず）を順次選択することにより、選択ワード線に接続された行方向の各メモリセルとそのビット線が電気的に接続されるように制御するものである。
【００１０】
コラム（列）デコーダ１０５は、メモリアレイ１２０の複数のビット線（図示せず）から一つのビット線を選択することにより、後述するセンスアンプ１１６にその選択ビット線を接続制御するものである。
【００１１】
ブロック選択回路１０６は、ｎ個ある消去ブロック１０１から一つの消去ブロック１０１を選択するものである。
【００１２】
ステータスレジスタ１０７（以下ＳＲ１０７という）には、メモリアレイの動作状態（例えば書込み／ブロック消去など）を示すデータを格納するものである。
【００１３】
ブロックプロテクト設定部分１０８（以下ＢＰ１０８という）は、各消去ブロック１０１がロックの設定、解除を指定する制御ビットである。なお、各消去ブロック１０１がロックされているかどうかのデータは、後述するが、各消去ブロック１０１のブロックステータスレジスタ１１０に格納されている。
【００１４】
データ切り換え回路１０９は、メモリアレイ１２０に格納されたデータ、ＳＲ１０７に格納されたデータ、ＢＳＲ１１０に格納されたデータのうち何れのデータを読み出すかを選択する回路である。
【００１５】
ブロックステータスレジスタ１１０（以下ＢＳＲ１１０という）には、各ブロック１０１毎にロック状態か否かを示すデータが格納されている。ＢＳＲ１１０に格納されたデータとしては、各消去ブロック１０１のロック状態を示したデータの他に、外部からアドレスを指定することによって選択されたブロックがどれであるかに関するデータなども格納されている。
【００１６】
コマンド１１１は、ユーザが入力した制御指令（例えば書込み／ブロック消去など）としてのコマンド信号である。
【００１７】
データバス１１２は、ＣＳＭ１０２やデータ切り換え回路１０９と外部との間でデータＤのやり取りを可能にするために１６ビット幅としているが、このビット幅は１６ビット以外でもよく、例えば２４ビットでも３２ビットでもよい。
【００１８】
アドレスバス１１３にはアドレス信号Ａが入力され、リセット信号線１１４にはリセット信号が入力される。
【００１９】
消去／書き込み電圧発生回路１１５は消去／書き込みなどのプログラム用に設けられており、外部電源Ｖｃｃから所定電圧が入力されて、必要に応じて約１２Ｖの高電圧を発生させたり、負ゲート消去を実行する場合にはマイナス電位を発生させたりするものである。
【００２０】
センスアンプ１１６は、コラムデコーダ１０５によって選択されたビット線の電圧を増幅することにより選択メモリセルの記憶情報をセンスするものである。
【００２１】
上記構成により、以下、その動作を説明する。
【００２２】
ユーザがコマンド１１１を入力すると、ＣＳＭ１０２でコマンド１１１を認識し、その認識結果をＷＳＭ１０３に出力し、ＷＳＭ１０３はコマンド１１１に対応したメモリ動作（例えばブロック消去／書き込みなど）を実行する。
【００２３】
例えばブロック消去動作を行うためには、通常、まず、消去しようとするブロック１０１の一つを選択し、選択されたブロック１０１内の全メモリセル（図示せず）にデータ「０」を書き込む（メモリセルトランジスタのスレッショルド電圧Ｖｔｈを大にする）。
【００２４】
次に、消去しようとするブロック１０１内の全メモリセルのスレッショルド電圧Ｖｔｈが全て規定値以上になったとき、当該ブロックのメモリセルに格納されたデータを一括して消去する（スレッショルド電圧Ｖｔｈを小にする）。
【００２５】
これらの一連の動作はＷＳＭ１０３によって制御され、その実行結果（例えばブロック消去動作結果）は、ＷＳＭ１０３によって、メモリアレイの動作状態を示すデータとしてＳＲ１０７およびＢＳＲ１１０に格納される。
【００２６】
既存のフラッシュメモリでは、ＳＲ１０７に格納されたデータと、ＢＳＲ１１０に格納されたデータとを読み出すには、以下のように動作させる必要がある。ＷＳＭ１０３がコマンドを実行している間は、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥの制御信号レベルをロウレベル（活性レベル）にして読み出し動作にすると、メモリアレイ１２０に格納されたデータではなく、ＳＲ１０７に格納された８ビットのデータが読み出される。１６ビットのデータバスを用いたときでも、指定したアドレスには無関係に、上位の８ビットのデータバスは使われず下位の８ビットのバスにＳＲ１０７の格納データが出力される。
【００２７】
ＳＲ１０７に格納されたデータについて、後述する図３の一部を用いて説明する。図３に示すように、ＳＲ１０７には、メモリアレイの動作状態を示すデータとして、ＷＳＭＳ（例えばＷＳＭ１０３のレディ状態またはビジー状態）、ＥＳＳ（消去中断状態または消去中状態／消去完了状態）、ＥＳ（ブロック消去エラー状態またはブロック消去成功状態）、ＤＷＳ（データ書き込みエラー状態またはデータ書き込み成功状態）、ＶＰＰＳ（ＶＰＰ低電位検出状態／動作中止状態、またはＶＰＰ正常状態）などが各ビット（第７ビット〜第３ビット）に順次格納されている。
【００２８】
即ち、例えばＳＲ１０７の７ビット目には、ＷＳＭ１０３の動作状態を示すビット（ＷＳＭＳビット）が格納されている。ＷＳＭＳビットの値「１」はレディ状態を示し、その値「０」はビジー状態（実行中）を示す。
【００２９】
ＳＲ１０７の６ビット目には、消去中断状態を示すビット（ＥＳＳビット）が格納されている。ＥＳＳビットの値「１」は消去中断状態を示し、その値「０」は消去中状態／消去完了状態を示す。
【００３０】
ＳＲ１０７の５ビット目には、消去状態を示すビット（ＥＳビット）が格納されている。ＥＳビットの値「１」はブロック消去エラー状態を示し、その値「０」はブロック消去成功状態を示す。
【００３１】
ＳＲ１０７の４ビット目には、データ書き込み状態を示すビット（ＤＷＳビット）が格納されている。ＤＷＳビットの値「１」はデータ書き込みエラー状態を示し、その値「０」はデータ書き込み成功状態を示す。
【００３２】
ＳＲ１０７の３ビット目には、ＶＰＰ状態を示すビット（ＶＰＰＳビット）が格納されている。ＶＰＰＳビットの値「１」はＶＰＰ低電位検出状態および動作中止状態を示し、その値「０」はＶＰＰ正常状態を示す。
【００３３】
ＳＲ１０７の２ビット目〜０ビット目については、図３の格納内容とは異なるが、ここでは将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、ＳＲ１０７をポーリングするときはこれらのビットをマスクする必要がある。
【００３４】
ＳＲ１０７に格納されたデータを利用するときの注意事項としては、ＷＳＭＳビットまたは、ＷＳＭＳビットと同等の情報を出力する外部端子ＲＹ／ＢＹ＃の状態をチェックして、動作（例えば消去中断、消去、またはデータ書込み）が完了していることを確認してから、該当するステータスビット（ＥＳＳビット、ＥＳビット、またはＤＷＳビット）が成功を示していることをチェックする必要がある。
【００３５】
また、消去動作においてＤＷＳビットおよびＥＳビットの値が「１」にセットされている場合は、誤ったコマンド・シーケンスが入力されたことを示す。この場合、各ビットに格納されたデータをクリアして、もう一度動作をやり直すことが必要である。
【００３６】
さらに、ＶＰＰＳビットは、ＶＰＰレベル状態を示すものであるが、連続的に示すものではない。ＷＳＭ１０３は、データの書き込みまたは消去のコマンド・シーケンスが入力された後でのみＶＰＰレベルをチェックし、その結果を示す。
【００３７】
一方、消去ブロックそれぞれの状態を示すＢＳＲ１１０を内蔵する場合には、ＢＳＲ１１０の読み出しコマンドを発行することにより、ＢＳＲ１１０に格納された８ビットのデータを読み出す。たとえ１６ビットのバスを使用したとしても、上位８ビットのバスは使われず、選択したアドレスに対応した、ＢＳＲ１１０内のデータが下位の８ビットのバスに出力される。
【００３８】
また、現在、１パッケージ内に２チップ分のメモリアレイの機能を内蔵したフラッシュメモリがあるが、このようなフラッシュメモリを改良したものとして、１チップ分のメモリアレイ（例えば、第１のメモリアレイ）に対して書き込み／消去動作をしているときに、もう一つのチップ分のメモリアレイ（例えば、第２のメモリアレイ）に対して読み出し動作を行うことができるフラッシュメモリが開発されている。
【００３９】
【発明が解決しようとする課題】
従来のフラッシュメモリでは、メモリチップのステータスを示すのに、一つのステータスレジスタのビット数が限定されていたため、一つのステータスレジスタだけでは、表現できるステータス数が制限されていた。
【００４０】
例えば、１チップのフラッシュメモリ内に複数のステータスレジスタがある場合において、そのメモリチップが消去、書き込み等の後にそのメモリチップの状態を知りたい場合、チップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃をロウレベルにすると、ステータスレジスタの記憶内容が読み出し可能となる。しかし、読み出されたステータスレジスタの内容が、どのステータスレジスタを選択しているのかまでは、ステータスからだけでは判別できない。
【００４１】
また、フラッシュメモリに対してパッケージ外やパッケージ内のその他のメモリチップからのデータを転送された場合に、そのデータ転送が現在どのアドレスを処理しているのかをステータスレジスタで示すことはできなかった。つまり、あるコマンドが任意の範囲を持ったアドレスに対して実行されるときに、現在処理が行われているアドレスを知ることができなかった。
【００４２】
本発明は、上記事情に鑑みて為されたもので、ステータスレジスタから読み出されるメモリアレイ動作状態を多様化することができる半導体記憶装置およびこれを用いた情報機器を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の半導体記憶装置は、入力されるコマンドによってその動作が制御される半導体記憶装置において、入力されたコマンドを解析してその結果を出力するコマンドステートマシンと、半導体記憶装置の状態情報を保持する複数のステータスレジスタと、複数のステータスレジスタからの出力を入力し、そのうちの一つまたは二つ以上を第１のデータバスへ選択的に出力する第１の切替回路と、第１のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第２のデータバスへ選択的に出力する第２の切替回路とを備え、第１および第２の切替回路のうち、少なくとも第１の切替回路は、コマンドステートマシンが出力するコマンドの解釈結果によって制御され、該複数のステータスレジスタには、その各々を一意に識別するための識別情報を含むものであり、そのことにより上記目的が達成される。
【００４５】
さらに、好ましくは、本発明の半導体記憶装置における複数のステータスレジスタには、コマンドで指定された動作を実行中のアドレス情報を含む。
【００４６】
さらに、好ましくは、本発明の半導体記憶装置において、複数のステータスレジスタに格納された状態情報は、コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する。
【００４７】
さらに、好ましくは、本発明の半導体記憶装置は、複数のメモリアレイを有し、その各々は互いに独立して動作可能で、複数のメモリアレイ間でデータ転送を行う機能を有する半導体記憶装置において、複数のメモリアレイの状態情報を保持する複数のステータスレジスタと、複数のステータスレジスタからの出力データを入力し、そのうちの一つまたは二つ以上を第１のデータバスへ選択的に出力する第１の切替回路と、第１のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第２のデータバスへ選択的に出力する第２の切替回路とを備え、該複数のステータスレジスタは、少なくとも前記半導体記憶装置に共通の動作に係る状態情報を保持する一つ以上の第１のステータスレジスタ群と、前記メモリアレイ間のデータ転送動作に係る状態情報を保持する一つ以上の第２のステータスレジスタ群からなり、該第１および第２のステータスレジスタ群には、その各々が第１および第２のステータスレジスタ群の何れに属するかを識別する情報を含むものであり、そのことにより上記目的が達成される。
【００４８】
さらに、好ましくは、外部から入力されるコマンドによってその動作が制御される半導体記憶装置において、入力されたコマンドを解析してその結果を出力するコマンドステートマシンをさらに有し、第１および第２の切替回路はコマンドステートマシンが出力するコマンドの解釈結果によって制御される。
【００５１】
さらに、好ましくは、本発明の半導体記憶装置における第１および第２のステータスレジスタ群には、その各々を一意に識別するための識別情報を含む
さらに、好ましくは、本発明の半導体記憶装置における第２のステータスレジスタ群には、コマンドで指定された動作を実行中のアドレス情報を含む。
【００５２】
さらに、好ましくは、本発明の半導体記憶装置において、第１および第２のステータスレジスタに格納された状態情報は、コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する。
【００５３】
さらに、好ましくは、本発明の半導体記憶装置において、コマンドステートマシンが出力するコマンドの解析結果を入力し、この解析結果に従ってコマンドで指定された動作の実行を制御するライトステートマシンをさらに有し、第２のステータスレジスタ群には、ライトステートマシンが複数のメモリアレイ間のデータ転送動作を実行中か否かを示す情報を含む。
【００５４】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイのうち、少なくとも一つは他のメモリアレイより高速にアクセスが可能なメモリアレイを含み、高速アクセス可能なメモリアレイはさらに複数のメモリ領域であるページに分割され、高速アクセス可能なメモリアレイと他のメモリアレイ間のデータ転送動作において、第２のステータスレジスタ群には、該データ転送動作中のページを示す情報を含む。
【００５５】
さらに、好ましくは、本発明の半導体記憶装置における第２のステータスレジスタ群には、メモリアレイ間のデータ転送が正常に終了したか否かを示すデータ転送結果情報を含む。
【００５６】
さらに、好ましくは、本発明の半導体記憶装置において、供給される電源電圧を検出する手段を有し、第２のステータスレジスタ群には、メモリアレイ間のデータ転送動作中に電源電圧が異常か否かを示す情報を含む。
【００５７】
さらに、好ましくは、本発明の半導体記憶装置における第２のステータスレジスタ群には、メモリアレイ間のデータ転送動作を現在実行中か中断中かを示す情報を含む。
【００５８】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイに対する書換え動作から記憶情報を保護する機能を有し、第２のステータスレジスタ群には、書換え動作の保護状態を示す情報であり、書換え動作が保護されたメモリアレイに対して、コマンドにより前記データ転送動作を指示されたとき、保護状態を検出したことによりデータ転送動作を中止したことを示す情報を含む。
【００５９】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイのうち、高速アクセス可能なメモリアレイはＳＲＡＭ（Static Random Access Memory）素子からなり、その他のメモリアレイは電気的に書込みおよび消去動作が可能な不揮発性半導体記憶素子からなる。
【００６０】
さらに、好ましくは、本発明の半導体記憶装置における第１のデータバスのバス幅は、第２のデータバスのバス幅以下である。
【００６１】
さらに、好ましくは、本発明の半導体記憶装置における第１のデータバスのバス幅は、第１または第２のステータスレジスタ群のビット幅以上である。
【００６２】
さらに、好ましくは、本発明の半導体記憶装置において、第１のデータバスのバス幅は、第１および第２のステータスレジスタ群のビット幅の合計以上である。
【００６３】
本発明の情報機器は、請求項１〜２１何れかに記載の半導体記憶装置を用いてデータ転送動作およびメモリ動作の少なくとも何れかを行うものであり、そのことにより上記目的が達成される。
【００６４】
上記構成により、以下、その作用について説明する。
【００６５】
複数のステータ記憶手段を持つことで、半導体記憶装置の色々な動作状態を表すことが可能となる。また、複数のステータス記憶手段は、入力されたコマンドの解釈結果によって選択されるため、各ステータス専用の読み出し制御指令（コマンド）を必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。
【００６６】
また、複数のステータス記憶手段の格納内容を組み合わせて出力することで、さらに多くのメモリチップ（メモリアレイ）の各種動作状態を表すことが可能となる。また、この場合にも、複数のステータス記憶手段は、入力された制御指令（コマンド）の解釈結果によって選択されるため、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【００６７】
さらに、従来のステータス記憶手段の例えば７ビット目のようにライトステータスマシンのビジー状態を確認するのと同様に、例えば２ビット目および１ビット目の複数ビットによって実行中のアドレスを判別できるため、コマンドが完了する前に実行済みのアドレスに対してアレイ読み出しが可能かどうかの判別ができる。この場合、アドレスを判別するのに、特別なコマンドや入出力バスを必要とせず、従来通り、ステータス記憶手段の格納データの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【００６８】
さらに、ステータス記憶手段の格納データを読み出すための特別なコマンドを用いることなしに複数のステータスからその一つを読み出す場合、どのステータスデータが読み出されているかがステータス記憶手段のビット部によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【００６９】
さらに、コマンドステータスと転送ステータスの２つのステータス記憶手段を持つことで、不揮発性メモリチップの表現力を増大させることが可能となる。コマンドステータスレジスタモードと転送ステータスレジスタモードをコマンドによって切り換え、ステータス記憶手段のビットによりどのモードであるかが判別可能である。これは、コマンドによって各ステータス記憶手段が選択されるので、特別なステータスレジスタ読み出しコマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードではデータ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送を行うことが可能となる。
【００７０】
【発明の実施の形態】
以下、本発明の実施形態１〜５を、不揮発性半導体記憶装置（フラッシュメモリ）に適用させた場合について、図面を参照しながら説明する。なお、本発明の実施形態１〜５は、フラッシュメモリ以外の、ステータスレジスタを持つ半導体記憶装置の他、本発明の半導体記憶装置を用いた情報機器にも適用され得る。
（実施形態１）
本実施形態１では、ステータスレジスタからの表現を多様化するべく、複数のステータスレジスタと、入力コマンドに応じて、複数のステータスレジスタから一つのステータスレジスタを選択するステータスレジスタ選択回路とを持つ場合である。
【００７１】
図１は、本発明の実施形態１の不揮発性半導体記憶装置の要部構成を示すブロック図である。
【００７２】
図１において、不揮発性半導体記憶装置２０は、コマンドステートマシン（ＣＳＭ）２００と、ライトステートマシン２０１と、複数のステータス記憶手段としての第１ステータスレジスタ２０２および第２ステータスレジスタ２０３と、第１ステータス選択手段（または第２ステータス選択手段）としてのステータス切り換え回路２０４（第１の切替回路）と、データ切換手段としてのデータ切り換え回路２０５（第２の切替回路）と、差動増幅手段としてのセンスアンプ２０６とを備え、コマンドステートマシン２００およびデータ切り換え回路２０５と外部との間でデータのやり取りを可能にするため、ステータスレジスタ選択回路２０は、１６ビットの出力データバス２１２を備えている。データバス２１２の幅は１６ビット以外でもよく、例えば２４ビットでも３２ビットでもよい。
【００７３】
ライトステートマシン２０１から第１ステータスレジスタ２０２には第１ステータス信号２１４用の８ビットのバスで接続されている。また、ステータス切り換え回路２０４からデータ切り換え回路２０５には選択ステータス信号２１５用の８ビットのバスで接続されている。また同様に、ライトステートマシン２０１から第２ステータスレジスタ２０２には第２ステータス信号２１７用の８ビットのバスで接続されている。さらに、センスアンプ２０６からデータ切り換え回路２０５にはセンスデータ２１６用の１６ビットのバスで接続されている。なお、これらのステータス信号２１４，２１５，２１７用のバス幅は８ビット以外でもよく、データ切り換え回路２０５の出力側のデータバス２１２と同じバス幅かまたは、それより小さければよい。データバス幅より小さい場合には、例えばデータバスの下位ビットに出力するようにすればよい。
【００７４】
コマンドステートマシン２００（以下ＣＳＭ２００という）は、入力されたコマンド２１１を解読し、その解読結果をライトステートマシン２０１に転送するコマンド認識手段と、ステータス切り換え回路２０４にコマンドの解読結果に基づく選択制御信号としてのステータス選択信号２１３を出力する選択制御信号発生手段とを有する。この場合にも、従来と同様、コマンド２１１の入力と同期してチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネーブル信号／ＯＥの制御信号のＣＳＭ２００への入力レベルが変化する。
【００７５】
ライトステートマシン２０１（以下ＷＳＭ２０１という）は、コマンド２１１に対応した各種動作（消去／書き込み等）を実行するコマンド動作実行手段と、そのコマンド動作によるメモリアレイなどの各種動作状態を第１ステータスレジスタ２０２（ＳＲ０）および第２ステータスレジスタ２０３（ＳＲ１）に格納する動作状態格納手段とを有する。
【００７６】
第１ステータスレジスタ２０２（以下ＳＲ０という）には、メモリアレイなどの各種動作状態に関するデータが格納されている。
【００７７】
第２ステータスレジスタ２０３（以下ＳＲ１という）は、ＳＲ０に格納した以外のメモリアレイなどの各種動作状態に関するデータが格納されている。
【００７８】
ステータス切り換え回路２０４は、コマンドステートマシン２００からのステータス選択信号２１３に基づいて、ＳＲ０とＳＲ１のうち、入力コマンドで指定された動作に直接関係する何れか一つを選択し、選択ステータス信号２１５としてデータ切り換え回路２０５に出力する。例えば、ステータス選択信号２１３が「０」のときはＳＲ０を選択し、ステータス選択信号２１３が「１」のときはＳＲ１を選択して出力する。なお、本実施形態１ではステータスレジスタを２個設けたが、３個以上でもよく、その場合にも入力コマンド２１１に基づいて作られるステータス選択信号２１３により選ばれたステータスレジスタの格納データを出力するようにすればよい。ステータス選択信号２１３は、１ビットでは２つ、２ビットでは４つ、３ビットでは８つのステータスレジスタが選択可能であり、そのビット数は、その格納データによる表現を多様化するためのステータスレジスタの数で決まる。
【００７９】
データ切り換え回路２０５は、メモリアレイ（図示せす）の選択メモリセルからの読出情報をセンスアンプ２０６でセンスしたセンスデータ２１６と、選択ステータス信号２１５との何れかをデータバス２１２に選択出力するものである。
【００８０】
センスアンプ２０６は、入力アドレスに基づいて、ロウ（行）デコーダ（図示せず）によりメモリアレイ（図示せず）のワード線（図示せず）を選択し、コラム（列）デコーダ（図示せず）によりメモリアレイの複数のビット線（図示せず）から一つのビット線を選択して所定のメモリセルと選択ビット線を電気的に接続し、その選択ビット線を通して選択メモリセルの記憶情報をセンスするものである。
【００８１】
上記構成により、以下、その動作を説明する。まず、ＣＳＭ２００にコマンド２１１が入力されると、入力コマンド２１１の解読結果がＷＳＭ２０１に転送される。
【００８２】
ＷＳＭ２０１は、コマンド２１１の解読結果に応じた動作（例えばブロック消去／書き込み等）を実行し、その動作によるメモリアレイの各種動作状態に関するデータが第１ステータス信号２１４（または第２ステータス信号２１７）としてＳＲ０（またはＳＲ１）に出力される。ＳＲ０には第１ステータス信号２１４が格納される（またはＳＲ１には第２ステータス信号２１７が格納される）。
【００８３】
このとき、ステータス切り換え回路２０４には、入力コマンド２１１の解読結果に基づくステータス選択信号２１３がＣＳＭ２００から入力されており、ＳＲ０とＳＲ１のうち、入力コマンドで指定された動作に直接関係する何れか一つの格納内容が選択されてデータ切り換え回路２０５に出力されている。
【００８４】
次に、ＳＲ０，ＳＲ１に格納された動作状態に関するデータの何れかを読み出すには、ＷＳＭ２０１がコマンドを実行している間は、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥの制御信号レベルをロウレベル（活性レベル）にして読み出し動作にすると、データ切り換え回路２０５により、メモリアレイに格納されたデータではなく、選択ステータス信号２１５が選択的にデータバス２１２に読み出される。
【００８５】
以上のように、本実施形態１によれば、複数のステータスレジスタを持つことでメモリチップのいろいろな状態を、より多く表すことができる。また、複数のステータスレジスタ２０２，２０３の何れかは、ＣＳＭ２０１が入力コマンドを解読した結果によって選択されるので、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
（実施形態２）
本実施形態２では、ステータスレジスタの表現性の多様化を実現するべく、複数のステータスレジスタと、入力コマンドに応じて、複数のステータスレジスタのうち二つ以上のステータスレジスタを選択可能とするステータスレジスタ選択回路とを持つ場合である。
【００８６】
図２は、本発明の実施形態２のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【００８７】
図２のステータスレジスタ選択回路２０Ａにおいて、図１のステータスレジスタ選択回路２０と異なる点は、ステータ記憶手段としてのステータスレジスタ２０７（以下ＳＲ２という）を他のＳＲ０，ＳＲ１と並列に新たに設け、図１のステータス切り換え回路２０４を、第３ステータス選択手段としての複数選択用のステータス切り換え回路２０４Ａに置き換えると共に、図１の８ビットの選択ステータス信号２１５用のバスを、１６ビットの選択ステータス信号２１９用のバスに置き換えている点である。それ以外の点は全て図１と同じ構成である。以下、上記実施形態１との相違点を重点的に説明する。
【００８８】
ステータス切り換え回路２０４Ａは、入力されたコマンド２１１を解読するＣＳＭ２００からのステータス選択信号２１３により、ＳＲ０，ＳＲ１，ＳＲ２のうちから、入力されたコマンドで指定された動作に関係する何れか二つを選択して、選択ステータス信号２１９を同時に１６ビットのバスに出力する。
【００８９】
なお、本実施形態２では、３個のＳＲ０，ＳＲ１，ＳＲ２を設けたが、ステータスレジスタは４個以上あってもよく、この場合にも、入力されたコマンド２１１から作られるステータス選択信号２１３により選ばれたステータスレジスタ（３個以上選択してもよい）を自由な組み合わせで選択ステータス信号２１９用のバスに同時（または順次）出力する。
【００９０】
即ち、ステータス信号２１９のバス幅は、データバス２１２のバス幅以内と制限されているが、第１〜第３ステータス信号２１４，２１７，２１８用の各バス幅が５ビット以下ならば、ステータス選択信号２１３によっては、ＳＲ０，ＳＲ１，ＳＲ２を同時に選択ステータス信号２１９用のバス（１６ビット）に同時に出力することも可能である。例えば５ビットの場合、選択ステータス信号２１９用のバスへの出力は、ＳＲ０，ＳＲ１，ＳＲ２の順に下位ビットから１５ビットまで同時に出力するようにすればよい。
【００９１】
以上のより、本実施形態２によれば、複数のステータスレジスタ２０２，２０３，２０７を組み合わせて出力することで、上記実施形態１よりも、さらに多くのメモリチップの各種状態を表すことができる。また、複数のステータスレジスタは、入力コマンドによって選択されるので、各ステータス専用の読み出しコマンドを別途必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
（実施形態３）
コマンドによるメモリ動作（例えば、ブロック消去や書込みなど）中に、その動作を行っていない任意のアドレスに対してメモリアレイの読出しが行える半導体記憶装置について、一つのコマンドで複数のアドレスに対して書き込みをするときに、既に書き込みが終わったアドレスを判別することで、そのメモリアレイデータの読み出しが可能である。そのためには、実行中のアドレスが判別できる必要がある。よって、本実施形態３では、メモリアレイからのデータの読み出しが可能かどうかを判別するために、コマンドによるメモリ動作（例えばブロック消去／書き込み等）処理中の消去／書き込みアドレス（メモリアレイの動作状態に関するデータに含む）をステータスレジスタのビット構成の一部に格納する場合である。
【００９２】
図３は、本発明の実施形態３の半導体記憶装置におけるステータスレジスタのビット構成図である。なお、このビット構成は、上記実施形態１，２で使用される８ビットのステータスレジスタのビット構成例であり、かつ、前述したように第７ビット目〜第３ビット目、第０ビットまでは従来のビット構成と同じである。
【００９３】
図３に示すように、従来のビット構成と異なる本実施形態３の第２ビット目および第１ビット目のＡＤＤ０，ＡＤＤ１は、下記に示すデータが格納されている。即ち、入力されたコマンド２１１をＣＳＭ２００で解読し、ＷＳＭ２０１に解読した結果を転送する。ＷＳＭ２０１はコマンド２１１に対応した動作（例えばブロック消去／書き込み等）を実行し、その動作により処理中の消去／書き込みアドレスを２ビット（複数ビット）のＡＤＤ０およびＡＤＤ１に格納する。
【００９４】
例えば、メモリチップを２つのアドレスで示すことができる４つのエリア（ここでは０，１，２，３プレーンと呼ぶ）に分割した場合、（ＡＤＤ０，ＡＤＤ１）＝（０，０）を「０プレーン」、（０，１）を「１プレーン」、（１，０）を「２プレーン」、（１，１）を「３プレーン」とする。これにより、コマンドにより実行された、処理中のプレーンをステータスレジスタで示すことで、消去／書き込みの終了したプレーンに対してデータの読み出しが可能となる。
【００９５】
また、ステータスレジスタのビット数は、８ビットである必要はなく、データバス２１２以下のバス幅である。また、この例では、４つのエリアに分割しているが、それ以上に分割する場合には、３ビット以上が必要となる。また、ステータスレジスタ内のそれぞれのビット位置はこれに限定されない。
【００９６】
以上のように、従来のステータスレジスタの７ビット目のようにＷＳＭ２０１のビジー状態を確認するのと同様に、本実施形態３ではステータスレジスタの２ビット目および１ビット目によって実行中のアドレスを判別できるため、コマンドによる実行が完了する前に実行済みのアドレスに対してメモリアレイからのデータ読み出しが可能かどうかが判別できる。アドレスを判別するには、特別なコマンドや入出力バスを必要とせず、従来通り、ステータスレジスタの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
（実施形態４）
本実施形態４では、複数のステータスレジスタの識別情報（メモリアレイの各種動作状態に関するデータに含む）をそのビット構成の一部に格納する場合である。
【００９７】
図４は、本発明の実施形態４の半導体記憶装置におけるステータスレジスタのビット構成図である。このビット構成は、上記実施形態１，２で使用可能な８ビットのステータスレジスタのビット構成例であり、図３のビット構成例とは別のビット構成例である。ここでは、第２ビット目と第１ビット目以外の第７ビット目〜第３ビット目と第０ビット目のビット構成は図３および従来のビット構成と同じである。
【００９８】
図４に示す第２および第１ビット目の「ＳＲＢ」，「ＳＲＡ」とは、次に示すようなデータが格納されている。「ＳＲＡ」と「ＳＲＢ」は、そのステータスレジスタがＳＲ０，ＳＲ１，ＳＲ２のうち何れのステータスレジスタであるのかを判別する識別情報（判別情報）であり、「ＳＲＡ」と「ＳＲＢ」の２ビットを用いると、ステータスレジスタは、ＳＲ０，ＳＲ１，ＳＲ２，ＳＲ３の４つのステータスレジスタを判別可能となる。
【００９９】
ステータスレジスタのビット数は、８ビットである必要はなく、データバス２１２以下のバス幅であればよい。「ＳＲＡ」や「ＳＲＢ」は、判別するステータスレジスタの数によってビット数が決まる。例えば、ステータスレジスタの数が５個以上８個以下の場合には、レジスタ判別に要するビット数は３ビットである。
【０１００】
以上のように、本実施形態４によれば、ステータスレジスタを読み出すための特別なコマンドを用いることなしに、複数のステータスからその一つ（または複数）を読み出す場合、どのステータスレジスタのステータス情報が読み出されているのかがステータスレジスタのビット情報（第２および第１ビット目の各情報）によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
（実施形態５）
本実施形態５では、データ転送に関する動作状態を格納可能とするステータスレジスタを有する場合である。
【０１０１】
同一半導体チップ上に、半導体記憶装置として、フラッシュメモリアレイと２つのＳＲＡＭアレイとが集積されている場合の各ＳＲＡＭアレイとフラッシュメモリアレイとの間のデータ転送に関するステータス記憶手段としての転送ステータスレジスタについて説明する。
【０１０２】
このようなデータ転送に関する半導体記憶装置としては、本出願者が特願２０００−１７６１８２号において詳細に開示している。即ち、図５に示すように、一対のＳＲＡＭアレイであるＳＲＡＭ０，ＳＲＡＭ１が設けられており、例えばＳＲＡＭ１が外部のＣＰＵ（中央演算処理装置；図示せず）に対して、Ｉ／Ｏ端子（ピン）によって、データの読み出しおよび書き込みが可能になっている。各ＳＲＡＭ０およびＳＲＡＭ１と同一チップ上に、フラッシュメモリアレイ１１が、各ＳＲＡＭ０およびＳＲＡＭ１とは独立して動作可能に配設されている。各ＳＲＡＭ０およびＳＲＡＭ１とフラッシュメモリアレイ１１とは、ＷＳＭによって相互にデータ転送動作が可能になっている。
【０１０３】
図６および図７はそれぞれ、本発明の実施形態５の半導体記憶装置におけるステータスレジスタのビット構成図であって、図６は転送ステータスレジスタ（ＴＳＲ）のビット構成図、図７はコマンドステータスレジスタ（ＣＳＲ）のビット構成図である。なお、以下の説明では、例えばステータスレジスタＴＳＲのｉ（ｉは自然数）番目のビットを示すために、ＴＳＲｉの表記を用いる。
【０１０４】
まず、図６の転送ステータスレジスタモードのビット構成例について説明する。
【０１０５】
ＴＳＲ７（ＷＳＭＳ）は、ライトステートマシンの動作状態を表しており、ＴＳＲ７＝「１」の時は、後述するＨＳＰ（High Speed Plane）からフラッシュメモリへのデータ転送動作または、フラッシュメモリからＨＳＰへのデータ転送動作が完了している「待機中」を示している。また、ＳＲ７＝「０」の時は、ＨＳＰからフラッシュメモリへのデータ転送動作中または、フラッシュメモリからＨＳＰへのデータ転送動作中である「動作中」を示している。なお、上記ＨＳＰとは、各ＳＲＡＭとフラッシュメモリ間でデータ転送するときに用いる当該ＳＲＡＭのことである。上記ＨＳＰを４分割したものをＨＳＰページと称し、それぞれＨＳＰページ０〜ＨＳＰページ３と表し、図５ではＳＲＡＭ０，ＳＲＡＭ１がそれぞれＨＳＰページに相当する。
【０１０６】
ＴＳＲ６（ＨＰＳ１：High Speed Plane Status）、ＴＳＲ５（ＨＰＳ０）は、ＨＳＰからフラッシュメモリへのデータ転送時に、ＴＳＲ７〜ＴＳＲ５の組合せ（複数ビット）により、現在データ転送に使用しているＨＳＰページ（ページ状態）を確認（半導体メモリアレイを判別）することが可能となる。なお、上記ＨＰＳ１とは、ＨＳＰページ１のステータスビットであり、これはＨＳＰページ１の状態を示し、上記ＨＰＳ０とは、ＨＳＰページ０のステータスビットであり、これはＨＳＰページ０の状態を示している。
【０１０７】
ＴＳＲ４（ＴＳ）は、転送ステータスを表しており、ＴＳＲ４＝「１」の時は「転送失敗」であり、ＴＳＲ４＝「０」の時は「転送成功」である。
【０１０８】
ＴＳＲ３（Ｖｃｃｗ）は、Ｖｃｃｗ（転送時のＶｃｃｗは電源電圧のレベルをモニタする端子を示している）の状態を表しており、ＴＳＲ３＝「１」の時は「Ｖｃｃｗのロウレベルを検出、転送動作中止」の状態であり、ＴＳＲ３＝「０」の時は電源電圧が「Ｖｃｃｗは問題なし」の正常レベル状態である。
【０１０９】
ＴＳＲ２（ＴＳＳ）は、転送中断ステータスを表しており、ＴＳＲ２＝「１」の時は「転送中断中」であり、ＴＳＲ２＝「０」の時は「転送実行中または転送完了」である。
【０１１０】
ＴＳＲ１（ＤＰＳ）は、デバイスプロテクトの状態を表しており、ＴＳＲ＝「１」の時は「ブロックロックビットによるロックを検出したため、転送動作中止」の状態であり、ＴＳＲ１＝０の時は「アンロック」の状態である。
【０１１１】
ＴＳＲ０は、転送ステータスレジスタモード（転送ステータスレジスタに格納されるステータス情報を出力する動作モード）を示しており、常に「１」が読み出される。仮に、ＴＳＲ０＝「０」が読み出された場合、ステータスレジスタは、後述の例えばコマンドステータスレジスタモードを示していてもよい（図７のＣＳＲ０を参照）。
【０１１２】
以上のようなステータスビットを設け、これらを組み合わせることにより、以下のように、各ＳＲＡＭとフラッシュメモリ間のデータ転送に係る多様な動作状態を表現することができる。
【０１１３】
即ち、
ＴＳＲ７＝１、ＴＳＲ２＝０                  ＝転送終了
ＴＳＲ７＝０、ＴＳＲ６＝１、ＴＳＲ５＝１    ＝ＨＳＰページ３転送中
ＴＳＲ７＝０、ＴＳＲ６＝１、ＴＳＲ５＝０    ＝ＨＳＰページ２転送中
ＴＳＲ７＝０、ＴＳＲ６＝０、ＴＳＲ５＝１    ＝ＨＳＰページ１転送中
ＴＳＲ７＝０、ＴＳＲ６＝０、ＴＳＲ５＝０    ＝ＨＳＰページ０転送中
上記の通り、ＴＳＲ７、ＴＳＲ６およびＴＳＲ５の組み合わせにより、現在転送に使用しているＨＳＰページの確認が可能である。
【０１１４】
さらに、
ＴＳＲ６＝１、ＴＳＲ５＝１、ＴＳＲ２＝１    ＝ＨＳＰページ３転送中断中
ＴＳＲ６＝１、ＴＳＲ５＝０、ＴＳＲ２＝１    ＝ＨＳＰページ２転送中断中
ＴＳＲ６＝０、ＴＳＲ５＝１、ＴＳＲ２＝１    ＝ＨＳＰページ１転送中断中
ＴＳＲ６＝０、ＴＳＲ５＝０、ＴＳＲ２＝１    ＝ＨＳＰページ０転送中断中
なお、転送ステータスレジスタモードは、転送コマンドが、入力されたときにのみ移行する。即ち、転送コマンドを入力した後、ステータスレジスタを読み出すと、そのＴＳＲ０は「１」を示す。
【０１１５】
次に、図７のコマンドステータスレジスタ（ＣＳＲ）のビット構成例について説明する。
【０１１６】
コマンドステータスレジスタ（ＣＳＲ）に格納されたステータス情報を出力する動作モードであるコマンドステータスレジスタモードのＣＳＲ７〜ＣＳＲ１は、従来のステータスレジスタのビット構成と同じである。
【０１１７】
ＣＳＲ０は、このモードにおいて常に「０」が読み出されるが、従来のコマンドステータスレジスタとは異なり、将来の機能拡張のために予約されているビットではなく、ＣＳＲ０の値で転送ステータスレジスタモードとコマンドステータスレジスタモードを判別するために設けられている。仮に、ＣＳＲ０＝「１」が読み出された場合、ステータスレジスタは転送ステータスレジスタモードを示している（図６のＴＳＲ０を参照）。
【０１１８】
以上のように、本実施形態５によれば、コマンドステータスレジスタと転送時ステータスレジスタの２つのステータスレジスタを持つことで、半導体記憶装置の表現力を増大させることができる。コマンドステータスレジスタモードと転送ステータスレジスタモードを、入力されたコマンドをＣＳＭが解釈し、その解釈結果によって切り換え、ステータスレジスタのビットによりどのモードであるかの判別が可能である。これは、コマンドによって各ステータスレジスタが選択されるので、特別なステータスレジスタ読み出し用コマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードでは、データ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送が可能となる。
【０１１９】
なお、上記実施形態１〜５では、半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータなどのような情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図８に示すように、情報機器３００が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭまたはフラッシュメモリなどの情報記憶手段と、制御入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、制御入力手段からの制御指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報の読出／書込処理（メモリ動作）やデータ転送動作などを行いつつ各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、本発明の半導体記憶装置を情報記憶手段に容易に用いることができる。
【０１２０】
なお、上記実施形態１〜５を、更に体系化して整理すると、以下の（１）〜（２７）のように整理することができる。これによって、本発明の目的が達成される。
（１）制御指令に基づくメモリアレイの動作状態に関するデータを格納可能とするステータス記憶手段が配設された半導体記憶装置において、該ステータス記憶手段は、その格納内容を多様化するべく複数配設され、選択制御信号に応じた所定のステータス記憶手段の出力データを該複数のステータ記憶手段の各出力データから選択出力可能とする第１ステータス選択手段が配設された半導体記憶装置。
（２）複数のブロックを有するメモリアレイと、該メモリアレイの動作状態に関するデータを格納可能とする複数のステータス記憶手段と、該複数のステータス記憶手段の各出力データから選択制御信号に基づいて選択的に出力する第２ステータス選択手段とを備えた半導体記憶装置。
（３）複数のブロックを有するメモリアレイと、該メモリアレイの動作状態に関するデータを格納可能とする複数のステータス記憶手段と、該複数のステータス記憶手段の各出力データのうち２つ以上の該出力データを選択制御信号に基づいて選択的に出力する第３ステータス選択手段とを備えた半導体記憶装置。
（４）前記第１〜第３ステータス選択手段の何れかで選択した選択データと前記メモリアレイからの読出情報との何れかを選択的に出力するデータ切換手段を有する上記（１）〜（３）の何れかに記載の半導体記憶装置。
（５）前記出力データが第１データバスに出力され、該第１データバス上のデータと前記読出情報との何れかが第２データバスに出力される上記（１）〜（４）の何れかに記載の半導体記憶装置。
（６）入力制御指令に基づく選択制御信号により前記第１〜第３ステータス選択手段の少なくとも何れかを制御する上記（１）〜（５）の何れかに記載の半導体記憶装置。
（７）前記入力制御指令の入力コマンドが解読され、その解読結果に基づいて選択制御信号を発生する選択制御信号発生手段を有し、該選択制御信号によって前記第１〜第３ステータス選択手段の少なくとも何れかを制御する上記（６）に記載の半導体記憶装置。
（８）前記第１データバスのバス幅は、前記第２データバスのバス幅以下である上記（５）に記載の半導体記憶装置。
（９）前記ステータス記憶手段はステータスレジスタで構成され、前記第１データバスのバス幅は、前記ステータスレジスタのビット幅以上である上記（５）または（８）に記載の半導体記憶装置。
（１０）前記出力データを同時に出力する第１データバスのバス幅は、前記選択的に出力されたデータのビット幅の合計以上である上記（３）に記載の半導体記憶装置。
（１１）前記ステータス記憶手段は消去／書き込み処理中のアドレスを格納可能とする上記（１）〜（１０）の何れかに記載の半導体記憶装置。
（１２）前記ステータス記憶手段は、該ステータス記憶手段の判別情報を格納可能とする上記（１）〜（１１）の何れかに記載の半導体記憶装置。
（１３）複数の半導体メモリアレイが一つのチップに集積され、相互にデータ転送を可能とする半導体記憶装置において、データ転送に係る動作状態に関するデータを格納可能とするステータス記憶手段を有する半導体記憶装置。
（１４）前記ステータス記憶手段は、ライトステートマシンの動作状態を表わす第１ビットを含む上記（１３）に記載の半導体記憶装置。
（１５）前記第１ビットが「１」の時は待機中を示し、「０」の時は動作中を示す上記（１４）に記載の半導体記憶装置。
（１６）前記ステータス記憶手段は、前記複数の半導体メモリアレイのページ状態を表わす第２の複数ビットを含む上記（１３）〜（１５）の何れかに記載の半導体記憶装置。
（１７）前記第２の複数ビットによって、前記複数の半導体メモリアレイを判別可能とした上記（１６）に記載の半導体記憶装置。
（１８）前記ステータス記憶手段は、転送ステータスを表わす第３ビットを含む上記（１３）〜（１７）の何れかに記載の半導体記憶装置。
（１９）前記第３ビットが「１」の時は転送失敗状態を示し、「０」の時は転送成功状態を示す上記（１８）に記載の半導体記憶装置。
（２０）前記ステータス記憶手段は、電源電圧レベル検出状態を表わす第４ビットを含む上記（１３）〜（１９）の何れかに記載の半導体記憶装置。
（２１）前記第４ビットが「１」の時はロウレベル検出状態を示し、「０」の時は正常レベル検出状態を示す上記（２０）に記載の半導体記憶装置。
（２２）前記ステータス記憶手段は、転送中断ステータスを表わす第５ビットを含む上記（１３）〜（２１）の何れかに記載の半導体記憶装置。
（２３）前記第５ビットが「１」の時は転送中断中を示し、「０」の時は転送実行中または転送完了を示す上記（２２）に記載の半導体記憶装置。
（２４）前記ステータス記憶手段は、デバイスプロテクトの状態を表わす第６ビットを含む上記（１３）〜（２３）の何れかに記載の半導体記憶装置。
（２５）前記第６ビットが「１」の時はブロックロックビットによるロックを検出し動作中止中を示し、「０」の時はアンロック状態を示す上記（２４）に記載の半導体記憶装置。
（２６）前記ステータス記憶手段は、ステータスレジスタモードを判別する第７ビットを含む上記（１３）〜（２５）の何れかに記載の半導体記憶装置。
（２７）前記第７ビットが「１」の時は転送ステータスレジスタモードを示し、「０」の時はコマンドステータスレジスタモード示す上記（２６）に記載の半導体記憶装置。
【０１２１】
【発明の効果】
以上のように、本発明によれば、複数のステータ記憶手段を持つことで、半導体記憶装置の色々な動作状態を表すことができる。また、複数のステータス記憶手段は、入力されたコマンドの解釈結果によって選択されるため、各ステータス専用の読み出し制御指令（コマンド）を必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【０１２２】
また、複数のステータス記憶手段の格納内容を組み合わせて出力することで、さらに多くのメモリチップ（メモリアレイ）の各種動作状態を表すことができる。また、この場合にも、複数のステータス記憶手段は、入力された制御指令（コマンド）の解釈結果によって選択されるため、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【０１２３】
さらに、従来のステータス記憶手段の７ビット目のようにライトステータスマシンのビジー状態を確認するのと同様に、例えば２ビット目および１ビット目の複数ビットによって実行中のアドレスを判別できるため、コマンドが完了する前に実行済みのアドレスに対してアレイ読み出しが可能かどうかの判別ができる。この場合、アドレスを判別するのに、特別なコマンドや入出力バスを必要とせず、従来通り、ステータス記憶手段の格納データの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【０１２４】
さらに、ステータス記憶手段の格納データを読み出すための特別なコマンドを用いることなしに複数のステータスからその一つを読み出す場合、どのステータスデータが読み出されているかがステータス記憶手段のビット部によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【０１２５】
さらに、コマンドステータスと転送ステータスの２つのステータス記憶手段を持つことで、不揮発性メモリチップの表現力を増大させることができる。コマンドステータスレジスタモードと転送ステータスレジスタモードをコマンドによって切り換え、ステータス記憶手段のビットによりどのモードであるかが判別可能である。これは、コマンドによって各ステータス記憶手段が選択されるので、特別なステータスレジスタ読み出しコマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードではデータ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図２】本発明の実施形態２のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図３】本発明の実施形態３の半導体記憶装置におけるステータスレジスタのビット構成図である。
【図４】本発明の実施形態４の半導体記憶装置におけるステータスレジスタのビット構成図である。
【図５】データ転送機能を持つ１チップ構成の半導体記憶装置の要部構成を示すブロック図である。
【図６】本発明の実施形態５の半導体記憶装置における転送ステータスレジスタモードのビット構成図である。
【図７】本発明の実施形態５の半導体記憶装置におけるコマンドステータスレジスタモードのビット構成図である。
【図８】本発明の半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【図９】従来の不揮発性半導体記憶装置の要部構成を示すブロック図である。
【符号の説明】
２０，２０Ａ    不揮発性半導体記憶装置
２００，１２    ＣＳＭ（コマンドステートマシン）
２０１    ＷＳＭ（ライトステートマシン）
２０２    ＳＲ０（第１ステータスレジスタ）
２０３    ＳＲ１（第２ステータスレジスタ）
２０４，２０４Ａ    ステータス切り換え回路
２０５    データ切り換え回路
２０６    センスアンプ
２０７    ＳＲ２（第３ステータスレジスタ）
１１    フラッシュメモリ
【図１】
0003815718.tif 000002
【図２】
0003815718.tif 000003
【図３】
0003815718.tif 000004
【図４】
0003815718.tif 000005
【図５】
0003815718.tif 000006
【図６】
0003815718.tif 000007
【図７】
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【図８】
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【図９】
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