(57)【特許請求の範囲】
【請求項１】
入力されるアナログ入力信号の直流成分を除去するコンデンサーと、
該コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、
前記デジタル信号を所定のタイミングの周期のクランプパルス信号によってラッチするラッチ回路と、
前記ラッチ回路でラッチされたデジタルデータと、所定のペデスタルクランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、
前記差分データを、設定されているリミッタレベルと比較し、この差分データがリミッタレベルより大きいときはクリアパルス信号を出力するリミッタ回路と、
前記クリアパルス信号が供給されていないときは、前記差分データを積分してクランプレベルの定常偏差をなくするような信号を出力すると共に、
前記クリアパルス信号が供給されたときは、前記差分データの積分処理が中止されて前記差分データをそのまま出力する積分回路と、
前記積分回路の出力を電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダ回路とを備え、
前記電流出力型デジタル／アナログコンバータから出力される電流を、前記アナログ信号に帰還するように構成されていることを特徴とするクランプ回路。
【請求項２】
前記デジタルデータは、ノイズ成分を除去するノイズシェイピング回路を介して前記演算回路に入力されていることを特徴とする請求項１に記載のクランプ回路。
【請求項３】
前記電流出力型デジタル／アナログコンバータは、ｎ個の電流発生手段を有し、
各電流発生手段から入力される前記ｎビットのコントロール信号の各ビットにそれぞれ対応した異なる電流を発生するように構成されていることを特徴とする請求項１に記載のクランプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクランプ回路に関わり、特にアナログ／デジタルコンバータに適用して好適なものである。
【０００２】
【従来の技術】
従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバータ」という）に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【０００３】
ここで、図６にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。
この図において、一点鎖線で示すアナログクランプ回路１００は、コンデンサーＣ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０２、電流制御回路１０３で構成されている。
【０００４】
コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するカップリングコンデンサー、コンパレータ１０１はコンデンサーＣ1 で直流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖref が入力されており、この基準電圧Ｖref とアナログ信号Ｓ2 を比較して比較信号Ａ1 を出力する。
なお、基準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプクランプするための電圧が設定されている。
【０００５】
破線で囲ったスイッチ回路１０２はクランプパルス信号が入力され、このクランプパルス信号のタイミング周期でスイッチＳＷのオン／オフが制御されており、このスイッチＳＷがオンとなる期間にコンパレータ１０１の比較信号Ａ1 がコンデンサーＣ2 に出力される。なお、このクランプパルス信号の周期はアナログ信号Ｓ2 のレベルが一定とされる、例えばペデスタルレベルを示すタイミングに合わせて設定されている。
コンデンサーＣ2 は、スイッチ回路１０２を介して入力される比較信号Ａ1 のレベルを保持して電圧Ｖ1 を出力するホールドコンデンサーである。
【０００６】
破線で示した電流制御回路１０３は、例えばCMOS形のＰ型トランジスタＴP と、Ｎ型トランジスタＴN によって構成されており、Ｐ型トランジスタＴP のドレイン端子は電源電圧と接続され、Ｎ型トランジスタＴN のドレイン端子はアース端子と接続されている。また、それぞれのゲート端子にはコンデンサーＣ2 で保持された電圧Ｖ1 が入力されており、Ｐ型トランジスタＴP は電圧Ｖ1 に応じた電流をコンデンサーＣ1 を充電すると共に、Ｎ型トランジスタＴN では電圧Ｖ1 に応じた電流でコンデンサーＣ1 の電荷を放出するようになされている。
Ａ／Ｄコンバータ１は、アナログクランプ回路１００から出力されるアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【０００７】
すなわち、このように構成されるアナログクランプ回路１００においては、例えばアナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より低い場合は、ホールドコンデンサーＣ2 の電位が低下し、Ｐ型トランジスタＴP を介して供給される電流によりカップリングコンデンサーＣ1 の端子電圧が上昇すると共に、アナログ信号Ｓ2 のクランプ点の電圧が基準電圧Ｖref より高い場合は、ホールドコンデンサーＣ2 の電位が上昇し、Ｎ型トランジスタＴN を介して放出される電流によりカップリングコンデンサーＣ1 の端子電圧が降下して、アナログ信号Ｓ2 に所定のクランプ電圧が印加されることになる。よって、このようなクランプ回路でクランプされたアナログ信号Ｓ2 をＡ／Ｄコンバータ１でＡ／Ｄ変換すれば、そのダイナミックレンジを有効に利用して安定したデジタル出力信号Ｄを得ることができる。
【０００８】
【発明が解決しようとする課題】
上記したようなアナログクランプ回路１００においては、アナログの入力信号Ｓ1 のレベルが変動した場合、この入力信号Ｓ1 のレベル変動に応じてアナログ信号Ｓ2 をクランプするクランプレベルを変化させるようにしている。
しかしながら、例えば図７に示すようにアナログの入力信号Ｓ1 のレベル変動幅が小さければ、アナログ信号Ｓ2 のクランプレベルを入力信号Ｓ1 に対応したレベルに素早く収束させることができるものの、アナログ入力信号Ｓ1 の急峻な変動に対しては、アナログ信号Ｓ2 のクランプレベルをアナログ入力信号Ｓ1 に対応したレベルに収束させるのに時間がかかってしまう。
すなわち、アナログ入力信号Ｓ1 のレベル変動幅によって、アナログ信号Ｓ2 を所定のクランプレベルに収束させるまでの応答特性が大きく異なってしまうという問題点があった。
【０００９】
本発明はこのような問題点を解決するためになされたもので、アナログ入力信号の急峻なレベル変動に対して、Ａ／Ｄコンバータに入力されるアナログ信号のクランプレベルの応答特性を簡単な回路によって向上させたクランプ回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、入力されるアナログ入力信号の直流成分を除去するコンデンサーと、コンデンサーを介して供給されたアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、デジタル信号を所定のタイミングの周期でラッチしたデジタルデータと所定のクランプデータの差分を演算し、その演算結果である差分データによって、前記差分データの積分処理の動作が制御され、ｎビットコントロール信号を出力するデジタル演算処理手段と、ｎビットコントロール信号に応じた電流をアナログ信号に帰還する電流出力型デジタル／アナログコンバータとを備えて構成する。
【００１１】
そして、上記デジタル演算処理手段等は、デジタル信号からクランプパルス信号のタイミングの周期でデジタルデータをラッチするラッチ回路と、ラッチ回路でラッチされたデジタルデータと所定のクランプデータの差分を演算し、その演算結果である差分データを出力する演算回路と、この差分データによって、クリアパルス信号を出力するリミッタ回路と、クリアパルス信号によって差分データの積分処理の動作が制御されている積分回路と、その積分回路から出力される差分データを電流出力型デジタル／アナログコンバータの入力形態に対応したｎビットコントロール信号に変換して出力する入力エンコーダー回路等で構成することとした。
【００１２】
本発明によれば、デジタル演算処理によりデジタルデータと所定のクランプデータの差分を演算し、その演算結果である差分データが所定値以上、又は所定値以下かによって積分処理の動作を制御しているため、アナログ入力信号のレベル変動に対応してクランプデータを急峻に変動させた場合でもアナログ信号のクランプレベルの応答特性を比較的簡単な回路により向上させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。
この図において、コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するコンデンサーである。
Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分が除去されたアナログ信号Ｓ2 をＡ／Ｄ変換して所定のデジタル出力信号Ｄを出力するようになされている。
【００１４】
デジタル演算処理回路１０は、ラッチ回路１１、ノイズシェイピング回路１２、演算回路１３、リミッタ回路１４、積分回路１５及び入力エンコーダ回路１６で構成されている。
ラッチ回路１１は、所定のタイミング周期でクランプパルス信号が入力されており、デジタル出力信号Ｄからクランプパルス信号が入力されるタイミング周期でデジタルデータをラッチするようになされている。
【００１５】
ノイズシェイピング回路１２はノイズによる影響を除去するため、ラッチ回路１１でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。
演算回路１３は所定のクランプデータが入力されており、ノイズシェイピング回路１２でノイズが除去されたデジタルデータからこのクランプデータを減算し、その減算結果である差分データを出力している。
【００１６】
リミッタ回路１４は、入力された差分データを積分回路１５に出力すると共に、所定のリミット値が設定されており、入力された差分データがリミット値より大きい時はクリアパルス信号ａを積分回路１５に出力する。
積分回路１５は、通常、リミッタ回路１４を介して入力される差分データを積分して入力エンコーダ回路１６に出力すると共に、リミッタ回路１４からクリアパルス信号ａが入力されると、記憶している積分データをクリアするようになされている。
【００１７】
入力エンコーダ回路１６は、入力された差分データを電流出力型デジタル／アナログコンバータ（以下、「電流出力型Ｄ／Ａコンバータ」という）２０の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に変換して出力する。電流出力型Ｄ／Ａコンバータ２０は、入力エンコーダ回路１６からのコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流ＩOUT でコンデンサーＣ1 に充放電電流を供給し、所望のクランプ電圧が印加されるように構成されている。
【００１８】
以下、アナログの入力信号Ｓ1 として、例えばアナログ映像信号が入力された場合の動作を図２〜図４を参照して説明する。
先ず、図２（ａ）に示すようなアナログ映像信号が入力信号Ｓ1 として入力されると、コンデンサーＣ1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ１に入力され、ここでＡ／Ｄ変換されてデジタル映像信号Ｄとして出力される。
【００１９】
このデジタル映像信号Ｄは、図示していない後段のブロックに供給されると共に、デジタル演算処理回路１０のラッチ回路１１に出力され、ラッチ回路１１では、デジタル映像信号Ｄからクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路１１に入力されているクランプパルス信号は、図２（ｂ）に示すような映像信号のペデスタルレベルに対応した周期ｔCLとされており、例えば４ｆSCの周期でデジタル信号をラッチすると共に、ラッチ回路１１でラッチされた例えば８サンプル分のデータがペデスタルレベルとなるようにしている。
なお、クランプパルス信号がオンとなる期間に、ペデスタルレベルに対応したデジタルデータを数回取り込んでラッチするようにしてもよい。
【００２０】
ラッチ回路１１でラッチされたデジタルデータは、ノイズシェイピング回路１２に入力され、例えばラッチ回路１１でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて、演算回路１３に出力される。
【００２１】
演算回路１３にはクランプデータとして、アナログ映像信号Ｓ2 を所定のペデスタルレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路１２から出力されるデジタルデータとペデスタルクランプデータの差分が演算されて、その差分データがリミッタ回路１４に出力される。
【００２２】
この差分データは、リミッタ回路１４を介して積分回路１５に出力されると共に、リミッタ回路１４に設定されているリミッタレベルと比較され、差分データがリミッタレベルより大きい時は積分回路１５にクリアパルス信号ａが出力されることになる。
【００２３】
積分回路１５は、例えば図３に示すように加算器１５ａ、Ｄフリップフロップ回路（delayed flip flop ）１５ｂなどの遅延回路によって積分ループを形成しており、リミッタ回路１４から差分データが入力されると、加算器１５ａでＤフリップフロップ回路１５ｂに積分データとして記憶している１つ前の出力データを加算して出力するようになされている。つまり、リミッタ回路１４において、差分データの値が設定されているリミッタレベルＶL より小さい時は、差分データを積分回路１５で積分することにより、クランプレベルの定常偏差をなくすと共に、その出力データを入力エンコーダ回路１６に出力する。
【００２４】
一方、リミッタ回路１４において差分データの値が設定されているリミッタレベルＶL より大きい時は、リミッタ回路１４からクリアパルス信号ａが積分回路１５のＤフリップフロップ回路１５ｂに入力されて、Ｄフリップフロップ回路１５ｂに記憶されている積分データがクリアされる。よって、差分データは積分回路１５で積分されずに、そのまま入力エンコーダ回路１６に出力されることになる。
【００２５】
そして、入力エンコーダ回路１６において、この差分データが電流出力型デジアナコンバータ回路２０の入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換される。例えば演算回路１３から出力される差分データが正の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データだけ下げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力する。
【００２６】
また逆に、差分データが負の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データだけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力する。
【００２７】
このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０からアナログ映像信号Ｓ2 のラインに供給する電流ＩOUT が制御されると共に、この電流ＩOUT がコンデンサーＣ1 で電流・電圧変換されることで、アナログ映像信号Ｓ2 はクランプデータに対応した所望のクランプレベルでクランされることになる。
【００２８】
つまり、このように構成される本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路１０でＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄのデジタルデータとクランプデータの差分を演算し、その演算結果である差分データがリミッタ回路１４に設定されているリミッタレベルＶL より大きくなる場合は、積分回路１５で積分処理を行わずに、差分データをそのまま入力エンコーダ回路１６に出力するようにしている。
【００２９】
そして、この差分データに基づいて、電流出力型Ｄ／Ａコンバータ２０を制御することにより、図４に示すようにアナログ映像信号Ｓ1 のレベルが大きく変動し、このレベルに対応するように基準クランプデータを大きく変化させた時でも、アナログ映像信号Ｓ1 のレベル変動が小さい時と同様、アナログ映像信号Ｓ2 のクランプレベルをアナログ入力信号Ｓ1 に対応したレベルに素早く収束させることができる。
【００３０】
なお、リミッタ回路１４のリミッタレベルＶL は、コンデンサＣ1 、電流出力型Ｄ／Ａコンバータ２０、クランプパルス信号の周期、積分回路１５の積分定数、Ａ／Ｄコンバータ１の分解能等を考慮して最適な値となるようにすれば良い。
【００３１】
次に、図５に電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータ回路の一例を示す。
この図に示す４ビット電流出力型Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生回路２１、第２の電流発生回路２２、第３の電流発生回路２３、第４の電流発生回路２４、及びバイアス制御回路２５から構成されている。
この場合、図１に示したデジタル演算処理回路１０の入力エンコーダ回路１４からのコントロール信号は、この４ビット電流出力型Ｄ／Ａコンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００３２】
第１の電流発生回路２１は、Ｐ型トランジスタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって構成されており、Ｐ型トランジスタＴP1のドレイン端子には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はＰ型トランジスタＴP2のドレイン端子と接続されている。
Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｐ0 が入力されている。
【００３３】
一方、Ｎ型トランジスタＴN1のドレイン端子はアース（ＶSS）に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はＮ型トランジスタＴN2のドレイン端子と接続されている。また、Ｎ型トランジスタＴN2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｎ0 が入力されている。
【００３４】
第２の電流発生回路２２は、上記した第１の電流発生回路２１が２個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第２ビットに対応したコントロール信号Ｐ1 が入力されていると共に、各Ｎ型トランジスタＴN2のゲート端子には、差分データの第２ビットに対応したコントロール信号Ｎ1 が入力されている。
【００３５】
第３の電流発生回路２３は、上記した第１の電流発生回路２１が４個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｐ2 が、各Ｎ型トランジスタＴN2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｎ2 がそれぞれ入力されている。
【００３６】
第４の電流発生回路２４は、上記した第１の電流発生回路２１が８個、並列に接続された構成であり、上記同様、各Ｐ型トランジスタＴP2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｎ3 がそれぞれ入力されている。
つまり、各電流発生回路２１〜２４は４ビットのバイナリコードによって重み付けされた正負の電流を出力するように構成されていることになる。
【００３７】
バイアス制御部２５は、各Ｐ型トランジスタＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート端子にバイアス電圧を印加するようになされており、１個のＰ型トランジスタＴP1を流れる電流ＩP と、１個のＮ型トランジスタＴN1に流れる電流ＩN の電流量が等しくなるようにバイアス電圧が設定されている。
【００３８】
このように構成されている電流出力型Ｄ／Ａコンバータ２０においては、例えばＰ型トランジスタＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ3 が入力されると、Ｐ型トランジスタＴP2がオンになり、トランジスタＴP1によって電流ＩOUT が供給されることになる。
なお、この時、Ｎ型トランジスタＴN2のゲートに入力されるコントロール信号Ｎ0 〜Ｎ3 は、『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフとなる。
【００３９】
また、Ｎ型トランジスタＴN2のゲートに『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力されると、Ｎ型トランジスタＴN2がオンになり、トランジスタＴN1によって電流ＩOUT が抽出されることになる。
なお、この時、Ｐ型トランジスタＴP2のゲートに入力されるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとなり、Ｐ型トランジスタＴP2はオフとなる。
【００４０】
すなわち、Ｐ型トランジスタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコントロール信号Ｎ0 〜Ｎ3 によって制御されるスイッチとして機能すると共に、各Ｐ型トランジスタＴP1及びＮ型トランジスタＴN1によって出力する電流量の重み付けを行って、コントロール信号に応じた電流ＩOUT を出力するようになされている。
【００４１】
なお、本発明の実施の形態においては、電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータを適用した場合について説明したが、これに限定されることなく８ビットの電流出力型Ｄ／Ａコンバータ等を用いることも当然可能である。
また、各電流発生回路２１〜２４を構成するトランジスタは、異なる電流量となるトランジスタで構成することもできる。
【００４２】
【発明の効果】
以上、説明したように本発明のクランプ回路によれば、デジタル演算処理でデジタル信号を所定のタイミングの周期でラッチしたデジタルデータとクランプデータの差分を演算し、その演算結果である差分データの値によって、クランプレベルをコントロールしているため、定常偏差のないクランプ作用を持たせることができる。
また、特に、差分データとリミッタ回路に設定されているリミッタレベルとの比較によって、該差分データの積分処理の有無を制御するようにしているため、入力信号の急峻なレベル変動に対するクランプレベルの応答特性を簡単な回路構成で向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるクランプ回路のブロック図を示した図である。
【図２】本実施の形態であるクランプ回路に入力される信号の波形を示した図である。
【図３】積分回路の構成の一例を示した図である。
【図４】本発明の実施の形態であるクランプ回路の応答特性を示した図である。
【図５】電流出力型Ｄ／Ａコンバータの一例を示した図である。
【図６】従来のアナログクランプ回路の一例を示した図である。
【図７】従来のアナログクランプ回路の応答特性を示した図である。
【符号の説明】
１  Ａ／Ｄコンバータ、１０  デジタル演算処理回路、１１  ラッチ回路、１２  ノイズシェイピング回路、１３  演算回路、１４  リミッタ回路、１５  積分回路、１６  入力エンコーダ回路、２０  電流出力型Ｄ／Ａコンバータ、２１〜２４  電流発生回路、２５  バイアス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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