(57)【特許請求の範囲】
【請求項１】
バーストアドレス内で連続した２つのアドレスのデータを夫々第１入出力ライン対と第２入出力ライン対に一斉に読出し、一時ラッチ回路に貯蔵してからマルチプレキシングして外部信号に同期して順次出力する構成を有する２ビット先取り機能をもつ半導体メモリ装置であって、
カラムデコーダと、
前記カラムデコーダによって制御されて偶数アドレスのデータを前記第１入出力ライン対に伝送する第１群のカラム選択ゲートと、
前記カラムデコーダによって制御されて奇数アドレスのデータを前記第２入出力ライン対に伝送する第２群のカラム選択ゲートと、
前記第１入出力ライン対に接続され、前記第１入出力ライン対上のデータを感知増幅して第１データ入出力ラインへ出力するための第１センスアンプと、
前記第２入出力ライン対に接続され、前記第２入出力ライン対上のデータを感知増幅して第２データ入出力ラインへ出力するための第２センスアンプと、
前記第１、第２センスアンプの出力を基にして確実な論理を有するデータをバッファリング出力するデータ出力バッファとを備え、
前記カラムデコーダは、
バースト形態を定めるバースト選択信号と相補第１カラムアドレス信号とを２入力として論理和する第１及び第２論理和手段と、
前記第１論理和手段の出力信号及び前記第２論理和手段の出力信号をそれぞれ一入力とし、相補第２カラムアドレス信号及び第２カラムアドレス信号をそれぞれ他入力として否定積する第１及び第３否定論理積手段と、
第１カラムアドレス信号を共通に一入力とし、相補第２カラムアドレス信号及び第２カラムアドレス信号をそれぞれ他入力として否定積する第２及び第４否定論理積手段と、
バースト長選択信号の反転信号を共通に一入力とし、前記第４否定論理積手段の出力信号及び前記第２否定論理積手段の出力信号をそれぞれ他入力として論理和する第３及び第４論理和手段と、
前記第３論理和手段の出力信号及び前記第４論理和手段の出力信号をそれぞれ一入力とし、前記第１否定論理積手段の出力信号及び前記第３否定論理積手段の出力信号をそれぞれ他入力として否定積する第５及び第７否定論理積手段と、
前記第１否定論理積手段の出力信号及び前記第３否定論理積手段の出力信号をそれぞれ一入力とし、前記第２否定論理積手段の出力信号及び前記第４否定論理積手段の出力信号をそれぞれ他入力として否定積する第６及び第８否定論理積手段と、
第３カラムアドレス信号及び相補第３カラムアドレス信号をそれぞれ一入力とし、前記第５否定論理積手段、前記第６否定論理積手段、前記第７否定論理積手段、及び前記第８否定論理積手段の出力信号をそれぞれ他入力とする第１〜第８論理積手段とを含み、
前記第１、第３、第５、第７論理積手段の出力信号によって前記第１群のカラム選択ゲートが制御され、前記第２、第４、第６、第８論理積手段の出力信号によって前記第２群のカラム選択ゲートが制御される、
ことを特徴とする半導体メモリ装置。
【請求項２】
前記第１群、第２群のカラム選択ゲートがＮＭＯＳトランジスタで構成される請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、先取り方式のカラムデコーダを備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般にメモリ装置は、それぞれ固有のアドレスを有する多数のメモリセルのアレイ及び選択されたセル内のデータをチップの出力ピンに送出するためのデータ経路を有する。多数のメモリセルで所望のセルを選択するコーディング(coding)方法と、選択されたセル内のデータをチップの外部に出力するデータ経路構造は、チップの構造を決定する主要要素であって、これらには連関性がある。先取り(Prefetch)とは、コーディング方法とデータ経路構造を適切に構成してそれなりの長所を有するチップアーキテクチャの一つである。
【０００３】
図１は、通常の先取り方式の構成を示すブロック図である。図示のように、カラムアドレスをデコーディングするカラムデコーダ４０と、このカラムデコーダ４０でデコードされたアドレスによりカラム選択ラインＣＳＬを通じて選択されるメモリセル５０と、このメモリセル５０のデータをラッチして一時的に貯蔵する一時ラッチ回路６０と、一時ラッチ回路６０に貯蔵されたデータをデータ出力バッファ８０へ出力する際に多数のデータを一つずつ出力するためのマルチプレクサ７０と、このマルチプレクサ７０の出力データを確実な論理を有するデータとして出力するためのデータ出力バッファ８０と、から構成されている。
【０００４】
先取り方式の構成上の一番大きな特徴は、データ出力バッファ８０とメモリセル５０との間に一時ラッチ(Temporary Latch) 回路６０が存在することである。このラッチの容量は先取るビット数とほぼ一致し、その値をＮとするとき、これをＮビット先取りとする。この場合、メモリセル５０と一時ラッチ回路６０との間の独立したデータ経路はＮ個存在し、これは先取るビット数と一致する。即ち、一度のロード作動時に、同時にＮ個のメモリセル５０から読出したデータをそれぞれ独立したＮ個のデータ経路を通じてＮビットの一時ラッチ回路６０に伝達し、その後、Ｎビットのデータをマルチプレキシングして一つのデータ出力バッファ８０へ順次に送る。
【０００５】
このときに、データ出力バッファ８０への出力周波数がＸＨｚであれば、一時ラッチ回路６０とデータ出力バッファ８０との間のインタフェースはＸＨｚの出力周波数で動作するが、メモリセル５０と一時ラッチ回路６０との間のデータ経路はＸ／ＮＨｚにダウンした周波数で動作する。従って、先取り方式を採用した場合、一時ラッチ回路６０内のデータをマルチプレキシングしてデータ出力バッファ８０へ出力する回路群(circuitry) のみ高周波数に対応できるように設計すれば、残りの回路は低周波数で使用した回路をそのまま使用可能であるという長所がある。しかし、このために並列構成を使用するので（メモリセル５０と一時ラッチ回路６０との間の独立したＮ個のデータ経路）、これによりレイアウトが増加することになる。それにもかかわらず、先取り方式は高帯域幅メモリの実現のためのよい方法と考えられている。
【０００６】
図２は、２ビット先取り方式のカラム選択回路の回路図である。同図を参照すれば、１６メガ同期式ＤＲＡＭ(16 Mega Synchronous Dynamic Random Access Memory)に適用した例であり、多数のメモリセル５０と、ＮＭＯＳトランジスタで構成され、各メモリセル５０につき一つずつ接続された多数のカラム選択ゲート３，５，７，９，…，１１と、このカラム選択ゲート３，５，７，９，…，１１のうち二つずつ対をなすゲートに接続されたカラム選択ラインＣＳＬｉと、カラム選択ゲート３，５，７，９，…，１１のうち対をなすＮＭＯＳトランジスタがそれぞれ接続される入出力ライン対２０と、この入出力ライン対２０に接続され、入出力ライン上のデータを感知増幅してデータ入出力ラインＤＩＯへ伝送するセンスアンプ１００，２００と、から構成されている。
【０００７】
同図のカラム選択回路は２ビットの先取り方式なので２つの一時ラッチ回路があり、カラムアドレスＣＡ１〜ＣＡ９までのコーディングが同一である２本のビットライン１０は、相互に独立した入出力ライン２０、入出力センスアンプ１００，２００、データ出力ラインＤＩＯに接続されることが分かる。この２本のビットライン対１０をそれぞれ独立した入出力ライン対２０と接続するＮＭＯＳトランジスタで構成されたカラム選択ゲート３，５，７，９，…，１１は同一のカラム選択ラインＣＳＬｉにより制御され、それにより、カラム選択ラインＣＳＬｉを選択するコーディング時にはカラムアドレスＣＡ０が不要で、カラムアドレスＣＡ０は一時ラッチ回路内のデータをデータ出力バッファへ順次(Serial)出力するとき、即ちマルチプレキシングするときに使用される。
【０００８】
同様に、４ビットの先取り方式の場合では、カラム選択ラインのコーディング時にカラムアドレスＣＡ０，ＣＡ１が使用されず、マルチプレキシング時に使用される。
【０００９】
【発明が解決しようとする課題】
上記のようにカラムアドレスをデコーディングする場合には次のような問題が発生する。
【００１０】
図３は先取り方式で入力アドレスが偶数の場合のカラムアドレスによる内部動作タイミング図で、図４は先取り方式で入力アドレスが奇数の場合のカラムアドレスによる内部動作タイミング図である。そして図５は、先取り方式で入力アドレスが奇数のときに読出命令が再び入ってくる場合のカラムアドレスによる内部動作タイミング図である。図３に示すように、入力アドレスが偶数の場合はチップ外部の動作周波数が１００ＭＨｚであってもチップ内部の動作周波数は５０ＭＨｚで動作するが、図４のように入力アドレスが奇数の場合には、カラムアドレスＣＡ１がほぼ遅延なく直ぐに次のサイクルに変わるので、チップ外部の動作周波数が１００ＭＨｚであればチップ内部の動作周波数も１００ＭＨｚで動作しなければならない。図５に示す読出干渉時にはこのような現象が更に明確になる。即ち、先取り方式を適用してチップ外部の動作周波数が１００ＭＨｚのときには、先取りサイズ（ここでは２ビット）だけ分けられた５０ＭＨｚにチップ内部の動作周波数が低下するはずであるが、奇数アドレスが入力される場合はチップ内部の動作周波数も１００ＭＨｚで動作しなければならないので、一時ラッチ回路以前の回路群も最初の意図から外れて１００ＭＨｚに合うように最適化しなければならないという問題が発生する。
【００１１】
従って本発明の目的は、先取り方式で外部動作周波数と対比して常にダウンした周波数で動作可能で、チップ内設計においてより安定した設計マージンを与えることができるカラムデコーダを提供することにある。
【００１２】
【課題を解決するための手段】
この目的のために本発明は、外部信号に同期して順次に出力する連続したアドレスの多数のデータを該当メモリセルから一斉に読出し、前記データ数分のビットを有する一時ラッチ回路に貯蔵してからマルチプレキシングして出力する構成を有し、前記データ数分のビット先取りをもつカラムデコーダを備える半導体メモリ装置において、同時に先取られるメモリセルのそれぞれに１ずつ接続されて該メモリセルのデータを選択的に伝送するためのカラム選択ゲートと、該カラム選択ゲートのそれぞれに接続されてデータを入出力するための入出力ライン対と、該入出力ライン対に接続され、前記入出力ライン上のデータを感知増幅してデータ入出力ラインへ伝送するためのセンスアンプと、該センスアンプの出力を基にして確実な論理を有するデータをバッファリング出力するデータ出力バッファと、を備えることを特徴とする。カラム選択ゲートはＮＭＯＳトランジスタで構成可能である。またカラム選択ゲートは、入力されたアドレスとこれに連続したＮ−１個の下位アドレスに該当するＮ個がエネーブルされて先取りを遂行するようにすることができる。更に、カラム選択ゲートは、メモリセルと入出力ライン対との間に位置してビットラインを介し前記メモリセルと接続されるものすることができる。
【００１３】
また、本発明によれば、外部信号に同期して順次に出力する連続したアドレスの多数のデータを該当メモリセルから一斉に読出し、前記データ数分のビットを有する一時ラッチ回路に貯蔵してからマルチプレキシングして出力する構成を有する半導体メモリ装置に備えられ、前記データ数分のビット先取りをもつカラムデコーダにおいて、バースト形態を定めるバースト選択信号と相補第１カラムアドレス信号とを２入力として論理和する第１及び第２論理和手段と、該第１論理和手段の出力信号及び該第２論理和手段の出力信号をそれぞれ一入力とし、相補第２カラムアドレス信号及び第２カラムアドレス信号をそれぞれ他入力として否定積する第１及び第３否定論理積手段と、第１カラムアドレス信号を共通に一入力とし、相補第２カラムアドレス信号及び第２カラムアドレス信号をそれぞれ他入力として否定積する第２及び第４否定論理積手段と、バースト長選択信号の反転信号を共通に一入力とし、前記第４否定論理積手段の出力信号及び前記第２否定論理積手段の出力信号をそれぞれ他入力として論理和する第３及び第４論理和手段と、該第３論理和手段の出力信号及び該第４論理和手段の出力信号をそれぞれ一入力とし、前記第１否定論理積手段の出力信号及び前記第３否定論理積手段の出力信号をそれぞれ他入力として否定積する第５及び第７否定論理積手段と、前記第１否定論理積手段の出力信号及び前記第３否定論理積手段の出力信号をそれぞれ一入力とし、前記第２否定論理積手段の出力信号及び前記第４否定論理積手段の出力信号をそれぞれ他入力として否定積する第６及び第８否定論理積手段と、第３カラムアドレス信号及び相補第３カラムアドレス信号をそれぞれ一入力とし、前記第５否定論理積手段、前記第６否定論理積手段、前記第７否定論理積手段、及び前記第８否定論理積手段の出力信号をそれぞれ他入力とする第１〜第８論理積手段と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。図中の共通部分には同じ符号を付して説明する。
【００１５】
前述したように、従来技術の先取り方式の場合には奇数アドレスが入力されるときに、チップ内部の動作周波数をチップ外部の動作周波数より１／Ｎ（Ｎは先取りの大きさで整数）だけダウンして動作させるという本来の先取り方式の長所を失うことになる。これを避けるための方法としては、先取りサイズのＮビットをチップで提供するバースト長(Burst Length)と同一かまたは大きくする、或いは、入力カラムアドレスＣＡ０を偶数のみ与えられるようにする使用法を規定することである。しかし、前者の場合は先取りサイズＮビットだけ独立したデータ経路が存在しなければならないので、レイアウトの増加が非常に大きく、後者の場合はメモリチップの帯域幅を制限しなければならない。そこで、本発明では次のようにカラムアドレスのデコーディング方法を直し、奇数アドレスの入力時の問題点を解決しようとする。
【００１６】
図６は、本発明による先取り方式のカラムデコーダを示す具体的回路図である。カラムアドレスＣＡ０の相補信号バーＣＡ０とカラムアドレスＣＡ１の相補信号バーＣＡ１を２入力として否定積するＮＡＮＤゲート３と、カラムアドレスＣＡ０と相補カラムアドレスバーＣＡ１を２入力として否定積するＮＡＮＤゲート５と、相補カラムアドレスバーＣＡ０とカラムアドレスＣＡ１を２入力として否定積するＮＡＮＤゲート７と、カラムアドレスＣＡ０とカラムアドレスＣＡ１を２入力として否定積するＮＡＮＤゲート９と、ＮＡＮＤゲート３，９の出力を２入力とするＮＡＮＤゲート１１と、ＮＡＮＤゲート３，５の出力を２入力とするＮＡＮＤゲート１３と、ＮＡＮＤゲート５，７の出力を２入力とするＮＡＮＤゲート１５と、ＮＡＮＤゲート７，９の出力を２入力とするＮＡＮＤゲート１７と、ＮＡＮＤゲート１１，１３，１５，１７の各出力をそれぞれ所定時間遅延させてデコーディング値を出力するインバータ２１，２３，３１，３３，４１，４３，５１，５３と、から構成されている。
【００１７】
図７は、本発明による先取り方式のカラム選択回路を示す回路図である。前述した図２では２ビット先取り方式のカラム選択回路を示してあり、カラム選択ラインデコーディングにおいてカラムアドレスＣＡ０は使用されず、一時ラッチ回路内のデータを選択して出力するのにカラムアドレスＣＡ０が使用されるため、同時に先取られる２本のカラム選択ラインＣＳＬは１本のラインにハードワイヤ(Hard-Wire) されている。しかし図７では、カラム選択ラインのデコーディングにカラムアドレスＣＡ０が使用されるので、図２でハードワイヤされているカラム選択ゲートの制御が相互に異なるカラム選択ラインによって制御される。従って、図２に比べてカラム選択ラインの数は２倍に増加して先取り方式を使用しない場合と同じ個数となる。
【００１８】
このように、カラムアドレスＣＡ０をカラム選択ラインのデコーディングに使用し、２ビット先取り方式を達成するためのカラムアドレスデコーダを図６のように構成した。即ち、バースト長４の場合のプリデコーダ(Predecoder)のデコーディングカラムアドレスＤＣＡ０１で示される上位カラム選択ラインがエネーブルされると、そのカラム選択ラインの次のカラム選択ラインが共にエネーブルされる。従って、カラムアドレスの入力が奇数でも偶数でも常にチップ内部の動作は外部に示されるチップ帯域幅の１／２で動作するようになる。但し、これを製品に適用する場合の問題点として、インタリーブ(Interleave)又はシーケンシャル(Sequential)の計数形態(Counting Type) とバースト長２，４，８のようにチップの動作モードがプログラムできるようにされて変わる場合があり、図４の実施形態では困難となる。
【００１９】
そこで、このような場合に使用するカラムプリデコーダのデコーディングカラムアドレスＤＣＡ０１２を図８に示している。同図は、ビットラインのインタリーブとシーケンシャルモードに対応するカラムデコーダの具体的回路図である。図８を参照すれば、バースト選択信号φＩＮＴＥＬと相補カラムアドレスバーＣＡ０を２入力として論理和し、続くＮＡＮＤゲート７，１１に一つの入力を送るＯＲゲート３，５と、ＯＲゲート３，５の出力をそれぞれ一入力とし、相補カラムアドレスバーＣＡ１、カラムアドレスＣＡ１を他入力として否定積するＮＡＮＤゲート７，１１と、カラムアドレスＣＡ０と相補カラムアドレスバーＣＡ１を２入力として否定積するＮＡＮＤゲート９と、カラムアドレスＣＡ０とカラムアドレスＣＡ１を２入力として否定積するＮＡＮＤゲート１３と、バースト長選択信号ＳＺ４を反転してＯＲゲート１７，１９の一入力として伝送するインバータ１５と、ＮＡＮＤゲート１３の出力信号とインバータ１５の出力信号を２入力として論理和するＯＲゲート１７と、インバータ１５の出力信号とＮＡＮＤゲート９の出力信号を２入力として論理和するＯＲゲート１９と、ＯＲゲート１７，１９の出力信号を一入力とし、ＮＡＮＤゲート７，１１の出力信号をそれぞれ他入力として否定積するＮＡＮＤゲート２１，２５と、ＮＡＮＤゲート７の出力信号とＮＡＮＤゲート９の出力信号を２入力として否定積するＮＡＮＤゲート２３と、ＮＡＮＤゲート１１の出力信号とＮＡＮＤゲート１３の出力信号を２入力として否定積するＮＡＮＤゲート２７と、ＮＡＮＤゲート２１の出力信号をそれぞれ一入力とし、制御信号Ａ，Ｂをそれぞれ他入力とするＮＡＮＤゲート３１，４１と、カラムアドレスＣＡ２をそれぞれ一入力とし、ＮＡＮＤゲート２３，２５，２７の出力信号をそれぞれ他入力として否定積するＮＡＮＤゲート６１，８１，１０１と、相補カラムアドレスバーＣＡ２をそれぞれ一入力とし、ＮＡＮＤゲート２３，２５，２７の出力をそれぞれ他入力として否定積するＮＡＮＤゲート５１，７１，９１と、ＮＡＮＤゲート３１，４１，５１，６１，７１，８１，９１，１０１の出力信号に応答してそれぞれ反転信号を出力するインバータ３５，４５，５５，６５，７５，８５，９５，１０５と、から構成されている。
【００２０】
また、制御信号Ａ，Ｂを発生させる構成は、バースト長選択信号ＳＺ８及びカラムアドレスＣＡ０，ＣＡ１を３入力として否定積するＮＡＮＤゲート２と、ＮＡＮＤゲート２の出力信号とこれをインバータ１により反転した信号で制御されてスイッチし、相補カラムアドレスバーＣＡ２を伝送して制御信号Ｂとインバータ８による相補制御信号Ａとを出力する伝送ゲート４と、ＮＡＮＤゲート２の出力信号とこれをインバータ１により反転した信号で制御されてスイッチし、カラムアドレスＣＡ２を伝送してインバータ８を通じた制御信号Ａとその相補制御信号Ｂを出力する伝送ゲート６と、で構成されている。
【００２１】
このプリデコーダにバースト形態を定めるバースト選択信号φＩＮＴＥＬとバースト長を定めるバースト長選択信号ＳＺ４は、それぞれの場合に次のような値を有する。インタリーブモードでバースト長が２である場合は、バースト選択信号φＩＮＴＥＬは論理“ハイ”、バースト長選択信号ＳＺ４，ＳＺ８がそれぞれ論理“ロウ”である。また、シーケンシャルモードでバースト長が４である場合は、バースト選択信号φＩＮＴＥＬは論理“ロウ”、バースト長選択信号ＳＺ４が論理“ハイ”、ＳＺ８が論理“ロウ”である。また、シーケンシャルモードでバースト長が８である場合は、バースト選択信号φＩＮＴＥＬは論理“ロウ”、バースト長選択信号ＳＺ４，ＳＺ８がそれぞれ論理“ハイ”である。このようにする理由は、アドレスデコーディング時にインタリーブモードとシーケンシャルモードが有する特徴のためである。
【００２２】
インタリーブモードで動作する場合は、図８に示すように複雑なプリデコーダを構成せず、既存のプリデコーダを使用すればよい。即ち、奇数アドレスから始まっても次のアドレスが＋１となった上位アドレスでなく−１減少した下位アドレスの入力であるので、既に先取ったデータを一時ラッチ回路で出力すればよいから、奇数アドレス入力による回路の動作周波数は発生しない。従って、インタリーブモードが先取り構造に適合したモードである。しかし、シーケンシャルモードの下ではこのような長所がないので、バースト長２，４，８のそれぞれにすべて対応する必要があり、上記のような方式が要求される。メモリが２ビット計数形態のカラムアドレスＣＡ０，ＣＡ１の場合は、図６のデコーダでも十分である。図６のデコーダが本発明の思想を一番良く示しているが、図８は図６のデコーダ思想を基本として、第一に、１ビット計数（ＣＡ０）、３ビット計数（ＣＡ０，ＣＡ１，ＣＡ２）がバースト長選択信号ＳＺ４，ＳＺ８、バースト選択信号φＩＮＴＥＬにより選択的に遂行可能であるようにし、第二に、インタリーブモードもバースト選択信号φＩＮＴＥＬにより基本的にシーケンシャルモードを支援するプリデコーダに統合されて実現されている。１ビット計数値は基本的にシーケンシャルモードとインタリーブモードが同一で、従って図８では、バースト選択信号φＩＮＴＥＬを論理“ハイ”にすることにより（ＳＺ４＝ＳＺ８＝論理“ロウ”）の２つのモードを選択可能にした。下記表１は、図８によるインタリーブモード及びシーケンシャルモードでの信号の論理値を示す表である。
【表１】
0003857753.tif 000002
【００２３】
次の表２は２ビット計数及び３ビット計数の場合に、インタリーブモード及びシーケンシャルモード時のアドレス増加順序を示した表である。
【表２】
0003857753.tif 000003
【００２４】
図８の回路動作を説明するために、シーケンシャルモードで２ビット計数と３ビット計数の場合を比較する。即ち、２ビット計数ではアドレス３（＝１１）が選択されると、共に選択されるアドレスが０（＝００）であるが、３ビット計数ではアドレス３（＝０１１）が選択されると、共に選択されるアドレスが４（＝１００）となるので、図８でＤＣＡ０１バー２が選択された場合、２ビット計数（φＩＮＴＥＬ＝論理“ロウ”、ＳＺ４＝論理“ハイ”、ＳＺ８＝論理“ロウ”）ではＡ＝バーＣＡ２、Ｂ＝ＣＡ２となってＤＣＡバー０バー１バー２が選択され、３ビット計数（φＩＮＴＥＬ＝論理“ロウ”、ＳＺ４＝論理“ロウ”、ＳＺ８＝論理“ハイ”）ではＡ＝ＣＡ２、Ｂ＝バーＣＡ２となってＤＣＡバー０バー１２が選択される。インタリーブモードの場合は、常にカラムアドレスＣＡ０が相互に異なる２つのコーディングを選択するようになっている。
【００２５】
上記実施形態では図面を中心に例を挙げて限定したが、本発明の技術的思想の範囲内でその他多様な変形が可能であることは勿論である。
【００２６】
【発明の効果】
本発明による構成の先取り方式を採用する場合、外部動作周波数に比べて常にダウンした周波数で動作が行われるので、チップ内設計においてより安定した設計マージを図ることができる効果がある。
【図面の簡単な説明】
【図１】先取り方式の構成を示すブロック図。
【図２】従来技術による２ビット先取り方式のカラム選択回路の回路図。
【図３】従来技術による先取り方式で入力アドレスが偶数の場合のカラムアドレスによる内部動作タイミング図。
【図４】従来技術による先取り方式で入力アドレスが奇数の場合のカラムアドレスによる内部動作タイミング図。
【図５】従来技術による先取り方式で入力アドレスが奇数のときに読出命令が再び入ってくる場合のカラムアドレスによる内部動作タイミング図。
【図６】本発明による先取り方式のカラムデコーダの回路図。
【図７】本発明による先取り方式のカラム選択回路を示す構成図。
【図８】本発明によるビットラインのインタリーブとシーケンシャルモードに対応するカラムデコーダの回路図。
【符号の説明】
４０  カラムデコーダ
５０  メモリセル
６０  一時ラッチ回路
７０  マルチプレクサ
８０  データ出力バッファ
１００，２００  センスアンプ
【図１】
0003857753.tif 000004
【図２】
0003857753.tif 000005
【図３】
0003857753.tif 000006
【図４】
0003857753.tif 000007
【図５】
0003857753.tif 000008
【図６】
0003857753.tif 000009
【図７】
0003857753.tif 000010
【図８】
0003857753.tif 000011