(57)【特許請求の範囲】
【請求項１】
複数のデータ・ユニットと、
少くとも１つの入力ポートと少くとも１つの出力ポートとを有し、前記入力ポートにおいて受信したデータを、前記出力ポートに転送するために供されるデータ転送パスを提供するためのクロスコネクト・スイッチング手段と、
前記入力ポートに接続され、そして、前記複数のデータ・ユニットのうちの少くとも２つに接続される接続手段であって、前記複数のデータ・ユニットは、共に、前記入力ポートに関係付けられたデータ・デリバリー・グループを構成し、該データ・デリバリー・グループの異なるデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを転送するように動作可能である接続手段とを有し、
前記接続手段は、前記データ・デリバリー・グループの各々のデータ・ユニットの各々に対して、該データ・ユニットから、前記各々のデータ・デリバリー・グループに関係付けられた前記入力ポートに至る、それ自身が制御可能な入力接続を提供するように動作可能であり、
前記入力接続の各々は、データ通過状態から、データ・ブロッキング状態へ切り替え可能であり、
前記データ通過状態においては、前記各々の入力接続は、前記各々のデータ・ユニットから、前記各々のデータ・デリバリー・グループに関係付けられた前記入力ポートにデータを転送するために使用され、
前記データ・ブロッキング状態においては、前記各々の入力接続はハイ・インピーダンス状態にあり、
前記入力接続の切替は、前記各々のデータ・デリバリー・グループの前記データ・ユニットのうちの何れか１つの前記入力接続が前記データ通過状態にあるとき、前記各々のデータ・デリバリー・グループの他のデータ・ユニットの入力接続は前記データ・ブロッキング状態にあるように制御される交換機。
【請求項２】
前記クロスコネクト・スイッチング手段は、複数の個別のスイッチング・ユニットを含み、
各スイッチング・ユニットは、当該交換機における前記データ・ユニットの数より少数の出力ポートを、前記クロスコネクト・スイッチング手段に提供し、
各スイッチング・ユニットは、該スイッチング・ユニットの入力ポートと前記出力ポートとの間のみに、前記データ転送パスを提供するように動作可能であり、
前記データ・デリバリー・グループの各々について、前記接続手段は、ある時間には、前記各々のデータ・デリバリー・グループの１つのデータ・ユニットから、該データ・デリバリー・グループと関係付けられた前記入力ポートであって前記複数のスイッチング・ユニットのうちの１つのスイッチング・ユニットの入力ポートであるものに、データを転送するように動作可能であり、そして、他の時間には、前記１つのデータ・ユニットから、前記複数のスイッチング・ユニットのうちの他の１つのスイッチング・ユニットの入力ポートにデータを転送するように動作可能である請求項１に記載の交換機。
【請求項３】
前記接続手段は、各データ・ユニットについて、該データ・ユニットから、前記複数のスイッチング・ユニットのうちのそれぞれ異なるスイッチング・ユニットの入力ポートに、それぞれ異なる時間にデータを転送するように動作可能である請求項２に記載の交換機。
【請求項４】
前記接続手段は、各データ・ユニットについて、データをそこから受信するために、該データ・ユニットに接続されるデータ入力を有する入力回路を含む、該データ・ユニットに対応する接続ユニットを有し、
前記入力回路は、前記複数のスイッチング・ユニットの数に等しい複数のデータ出力を有し、各データ出力は、前記複数のスイッチング・ユニットの異なる１つのスイッチング・ユニットの入力ポートに接続され、
前記入力回路は、該入力回路の前記データ入力にて受信したデータを、前記複数のデータ出力のうちの選択された１つに転送するように制御可能であり、また、残りのデータ出力をハイ・インピーダンス状態にするように制御可能である請求項３に記載の交換機。
【請求項５】
各データ・デリバリー・グループは、前記複数のスイッチング・ユニットの各々異なる１つのスイッチング・ユニット上に、該データ・デリバリー・グループに関係付けられた入力ポートを有する請求項２から４の何れか１つに記載の交換機。
【請求項６】
前記交換機は、Ｎを自然数、ＭをＭ≧２を満たす自然数として、前記スイッチング・ユニットをＭ個有し、各スイッチング・ユニットは高々Ｎ個の入力ポートを有し、各々がＭ個のデータ・ユニットを有するＮ個のデータ・デリバリー・グループが存在する請求項５に記載の交換機。
【請求項７】
複数のデータ・ユニットと、
少くとも１つの入力ポートと少くとも１つの出力ポートとを有し、前記入力ポートにおいて受信したデータを、前記出力ポートに転送するために供されるデータ転送パスを提供するためのクロスコネクト・スイッチング手段と、
前記入力ポートに接続され、そして、前記複数のデータ・ユニットのうちの少くとも２つに接続される接続手段であって、前記複数のデータ・ユニットは、共に、前記入力ポートに関係付けられたデータ・デリバリー・グループを構成し、該データ・デリバリー・グループの異なるデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを転送するように動作可能である接続手段とを有し、
前記接続手段は、前記データ・デリバリー・グループの各々について時分割多重手段を有し、該時分割多重手段は、少くとも１つの第１のスイッチング・サイクルおよび少くとも１つの第２のスイッチング・サイクルを含む予め選択されたシーケンスを繰り返して実行するように動作可能であり、
前記第１のスイッチング・サイクルにおいては、前記時分割多重手段は、前記各々のデータ・デリバリー・グループの第１のデータ・ユニットから受信したデータを、該データ・デリバリー・グループに関係付けられた前記入力ポートに転送するために使用され、
前記第２のスイッチング・サイクルにおいては、前記時分割多重手段は、前記各々のデータ・デリバリー・グループの、前記第１のデータ・ユニットとは異なる第２のデータ・ユニットから受信したデータを、該データ・デリバリー・グループに関係付けられた前記入力ポートに転送するために使用される交換機。
【請求項８】
前記接続手段は更に、前記時分割多重手段に接続されたスケジューリング手段を有し、前記スケジューリング手段は、各データ・デリバリー・グループについて、外部から印加される制御情報に従って前記シーケンスを設定する請求項７に記載の交換機。
【請求項９】
前記接続手段は、前記データ・デリバリー・グループの各々に対応する接続ユニットを含み、前記接続ユニットは入力回路を有し、
該入力回路は、前記各々のデータ・デリバリー・グループの前記複数のデータ・ユニットにそれぞれ接続された複数のデータ入力を有し、
前記入力回路は、更に、前記各々のデータ・デリバリー・グループと関係付けられた前記入力ポートに接続される１つのデータ出力を有し、
前記接続ユニットは、前記予め選択されたシーケンスの、前記各々のデータ・デリバリー・グループの各データ・ユニットに割り当てられた各スイッチング・サイクルにおいて、当該データ・ユニットから前記入力回路によって受信したデータを前記複数のデータ入力のうちの１つを介して前記データ出力に転送するように動作可能である請求項７または８に記載の交換機。
【請求項１０】
各データ・デリバリー・グループに対応する前記接続ユニットは、更に、前記少なくとも１つの出力ポートのうちの１つに接続される１つのデータ入力と、
当該データ・デリバリー・グループの前記複数のデータ・ユニットにそれぞれ接続された複数のデータ出力とを有する出力回路を有し、
前記出力回路は、各スイッチング・サイクルの間に受信したデータを、前記複数のデータ出力のうちの選択された１つに転送するように制御可能である請求項９に記載の交換機。
【請求項１１】
前記接続手段は、前記クロスコネクト・スイッチング手段の前記少なくとも１つの出力ポートに接続され、前記複数のデータ・ユニットのうちの１つのデータ・ユニットによるデータ出力を、前記データ転送パスを通過した後、該データ転送パスの出力ポートから、前記複数のデータ・ユニットのうちの他の１つのデータ・ユニットまで転送する請求項１から１０の何れか１つに記載の交換機。
【請求項１２】
前記接続手段は、前記複数のデータ・ユニットから、ｎビット・パラレル形式で、データを受信するように構成され、
前記接続手段は、ｍおよびｎをｍ＜ｎを満たす自然数として、前記受信したデータを、前記少なくとも１つの入力ポートに転送するために、ビット・シリアル形式またはｍビット・パラレル形式に変換する第１のデータ変換手段を含み、
また、前記接続手段は、前記ビット・シリアル形式またはｍビット・パラレル形式のデータを、前記少なくとも１つの出力ポートより受信するように構成され、前記接続手段は、前記受信したビット・シリアル形式またはｍビット・パラレル形式データを、前記複数のデータ・ユニットへ転送するために、前記ｎビット・パラレル形式に変換する第２のデータ変換手段を含む請求項１１に記載の交換機。
【請求項１３】
前記クロスコネクト・スイッチング手段は、前記データ転送パスを同時に複数提供するように選択的に制御可能であり、
前記複数のデータ転送パスは、各々、入力ポートおよび出力ポートを有し、該入力ポートで受信したデータを該出力ポートまで通過させ、
前記複数のデータ・ユニットは、複数の対の間でデータ・パケットを交換するように動作可能であり、
前記複数の対の各々における２つのデータ・ユニットのうちの１つは発信側データ・ユニットであり、該２つのデータ・ユニットの他の１つは、前記各々の対の前記発信側データ・ユニットから前記データ・パケットを受信すべき宛先データ・ユニットであり、
前記複数の対の各々には、前記発信側データ・ユニットから前記宛先データ・ユニットまでデータ・パケットを転送する際の使用のために、前記複数のデータ転送パスのうちの異なる１つが割り当てられ、
前記接続手段は、前記複数の対のそれぞれの前記発信側データ・ユニットから、該複数の対のそれぞれに割り当てられた前記複数のデータ転送パスそれぞれの前記入力ポートまで、前記データ・パケットを複数並行して転送するために使用される請求項１から１２の何れか１つに記載の交換機。
【請求項１４】
更に、前記複数の対を指定するために前記複数のデータ・ユニットに接続されるスイッチング制御手段を含む請求項１３に記載の交換機。
【請求項１５】
前記クロスコネクト・スイッチング手段、前記接続手段、および、前記複数のデータ・ユニットは、一連のスイッチング・サイクルを実行するために、同期して動作可能であり、
前記スイッチング制御手段は、各スイッチング・サイクルについて前記複数の対の指定を決定するように動作可能であり、
各スイッチング・サイクルにおいて、前記複数の対に属するそれぞれのデータ・パケットは、前記クロスコネクト・スイッチング手段によって提供され、それぞれの対に割り当てられたデータ転送パスを介して並行して転送される請求項１４に記載の交換機。
【請求項１６】
前記スイッチング制御手段は、各スイッチング・サイクルについて、当該交換機におけるデータ・パケットの競合を避けるように、前記複数の対を指定するように動作可能である請求項１４または１５に記載の交換機。
【請求項１７】
前記スイッチング制御手段は、前記複数のデータ・ユニットによって受信したデータの分量および／またはタイプに従って、前記複数の対の指定を決定するように動作可能である請求項１４，１５または、１６に記載の交換機。
【請求項１８】
前記複数のデータ・ユニットは、また、複数のマルチキャスト・グループにおいてデータを交換するように動作可能であり、
前記マルチキャスト・グループの各々は、前記発信側データ・ユニットを１つと、前記宛先データ・ユニットを複数とから構成され、
各マルチキャスト・グループには、前記発信側データ・ユニットによって出力された前記データ・パケットを、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの全てに対して並行して転送する際に使用するために、前記データ転送パスが、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの数に等しい数だけ割り当てられる請求項１３から１７の何れか１つに記載の交換機。
【請求項１９】
前記複数のデータ・ユニットは、また、複数のマルチキャスト・グループにおいてデータを交換するように動作可能であり、
前記マルチキャスト・グループの各々は、前記発信側データ・ユニットを１つと、前記宛先データ・ユニットを複数とから構成され、
各マルチキャスト・グループには、前記発信側データ・ユニットによって出力された前記データ・パケットを、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの全てに対して並行して転送する際に使用するために、前記データ転送パスが、当該マルチキャスト・グループにおける前記複数の宛先データ・ユニットの数に等しい数だけ割り当てられ、
前記スイッチング・サイクルのうちの１つが、マルチキャスト・スイッチング・サイクルとして指定され、
前記マルチキャスト・スイッチング・サイクルにおいて、前記マルチキャスト・グループの１つの前記発信側データ・ユニットにより出力された前記データ・パケットは、該マルチキャスト・グループの前記宛先データ・ユニットの全てに並行して転送される請求項１５に記載の交換機。
【請求項２０】
前記マルチキャスト・グループの１つの前記発信側データ・ユニットにより出力された前記データ・パケットは、前記接続手段によって、前記クロスコネクト・スイッチング手段の前記複数のポートの１つへ転送され、  前記１つのマルチキャスト・グループに割り当てられた前記データ転送パス全ての前記入力ポートは、共に、前記クロスコネクト・スイッチング手段の前記複数のポートの１つに対応するが、前記データ転送パスの前記出力ポートはそれぞれ異なる請求項１８または１９に記載の交換機。
【請求項２１】
前記クロスコネクト・スイッチング手段は、前記データ転送パスの各々につき高々データ・パケット２つ分の記憶容量を有する請求項１３から２０の何れか１つに記載の交換機。
【請求項２２】
指定されたデータ・ユニットの対の各々の前記発信側データ・ユニットは、前記データ・パケットの各々に、該データ・パケットの前記宛先データ・ユニットを示すルーティング情報を含めるように動作可能である請求項１３から２１の何れか１つに記載の交換機。
【請求項２３】
前記クロスコネクト・スイッチング手段は、前記データ・パケットが該クロスコネクト・スイッチング手段の前記複数のポートのうちの１つのポートにおいて受信されるとき、前記データ・パケットに対して、前記データ転送パスを１つ割り当てるように動作可能であるセルフ・ルーティング手段を含み、
前記割り当てられた１つのデータ転送パスの前記入力ポートは、前記データ・パケットを受信した前記クロスコネクト・スイッチング手段の前記複数のポートのうちの１つのポートであり、
前記割り当てられた１つのデータ転送パスの前記出力ポートは、前記複数のポートのうちの、前記データ・パケットに含まれた前記ルーティング情報に従って前記セルフ・ルーティング手段によって選ばれた他の１つのポートである請求項２２に記載の交換機。
【請求項２４】
前記接続手段は、前記データ・パケットが前記接続手段によって受信されたとき、該データ・パケットが転送されるべきである、前記クロスコネクト・スイッチング・ユニットのポートを、該データ・パケットに含まれた前記ルーティング情報に従って決定するように動作可能であるセルフ・ルーティング手段を含む請求項２２または２３に記載の交換機。
【請求項２５】
前記クロスコネクト・スイッチング手段は、各々がデータを受信するのみである複数の専用の入力ポート、および、各々がデータを出力するのみである複数の専用の出力ポートを有する請求項１から２４の何れか１つに記載の交換機。
【請求項２６】
前記クロスコネクト・スイッチング手段の前記複数のポートは、前記データ転送パスの前記入力ポートとして、または、前記出力ポートとして選択され得る複数の双方向ポートである請求項１から２４の何れか１つに記載の交換機。
【請求項２７】
前記クロスコネクト・スイッチング手段の前記複数のポートは、前記データ転送パスの前記入力ポートとして、または、前記出力ポートとして選択され得る複数の双方向ポートであり、
前記スイッチング・サイクルのうちの１つは、入力フェーズおよび出力フェーズをそれぞれ有し、
前記双方向ポートの各々は、前記１つのサイクルの入力フェーズにおいて前記複数のデータ転送パスのうちの１つの前記入力ポートとして選択され得、前記１つのサイクルの出力フェーズにおいて前記複数のデータ転送パスのうちの１つの前記出力ポートとして選択され得る請求項１５に記載の交換機。
【請求項２８】
前記接続手段は、少くとも１部分において冗長構成を含む回路を有する請求項１から２７の何れか１つに記載の交換機。
【請求項２９】
前記データ・ユニットの各々は、当該交換機の１つ以上のデータ・ポートに実効的に接続され、前記データ・ポートにて受信したデータを前記接続手段に転送し、そして、前記クロスコネクト・スイッチング手段にて交換されたデータを前記データ・ポートに転送する請求項１から２８の何れか１つに記載の交換機。
【請求項３０】
前記データがＡＴＭセルを有する請求項１から２９の何れか１つに記載の交換機。
【請求項３１】
前記クロスコネクト・スイッチング手段は、前記入力ポートを複数有し、
前記接続手段は、前記複数のデータ・ユニットの全てに接続され、更に、前記複数の入力ポートの全てに接続され、
前記接続手段は、前記複数のデータ・ユニットの各々から、前記クロスコネクト・スイッチング手段の少くとも１つの入力ポートにデータを転送するように動作可能である請求項１から３０の何れか１つに記載の交換機。
【請求項３２】
前記接続手段においては、前記複数のデータ・ユニットのうちの少くとも２つから構成され、前記クロスコネクト・スイッチング手段のあらゆる入力ポートと関係付けられたデータ・デリバリー・グループが存在する請求項１から３０の何れか１つに記載の交換機。
【請求項３３】
請求項１から３２の何れか１つに記載の交換機の前記接続手段。
【請求項３４】
請求項４，９、および、１０の何れか１つに記載の交換機の前記接続ユニット。
【請求項３５】
少くとも１つが双方向ポートである複数のポートと、
各々が、前記複数のポートのうちの１つから他の１つにデータを転送する複数のデータ転送パスを提供するように選択的に制御可能であるデータ転送手段と、
前記データ転送手段と前記双方向ポートとの間に接続され、入力設定から出力設定に切り替えが可能であるポート制御手段とを有してなり、
前記入力設定においては、前記双方向ポートは、前記データ転送手段によって他の１つのポートへ転送されるべきデータを受信するための入力ポートとして使用され、
前記出力設定においては、前記双方向ポートは、他の１つのポートで受信され、前記データ転送手段によって該双方向ポートに転送されたデータを出力するため出力ポートとして使用されることを特徴とするクロスコネクト・スイッチング装置。
【請求項３６】
前記ポートの各々は双方向ポートであり、
前記ポート制御手段は、前記複数のポートの各々に接続され、
前記ポート制御手段は、前記入力設定においては、前記複数のポートの各々を入力ポートとして使用して、前記データ転送手段によって他の１つのポートに転送されるべきデータを受信するようにし、前記出力設定においては、前記複数のポートの各々を出力ポートとして使用して、他の１つのポートで受信され、前記データ転送手段によって当該出力ポートに転送されたデータを出力するように動作可能である請求項３５に記載のクロスコネクト・スイッチング装置。
【請求項３７】
交互に入力フェーズおよび出力フェーズにおいて動作し、  前記ポート制御手段は、前記入力フェーズの各々において前記入力設定を有し、前記出力フェーズの各々において前記出力設定を有する請求項３５または３６に記載のクロスコネクト・スイッチング装置。
【請求項３８】
前記複数のポートでデータ・パケットの形でデータを受信するように構成された請求項３５から３７の何れか１つに記載のクロスコネクト・スイッチング装置であって、
各パケットはルーティング情報を含み、
前記ルーティング情報は、更に、前記データ・パケットを前記複数のポートのうちの１つにおいて受信すると、前記データ・パケットが前記データ転送手段によって転送されるべきポートを決定するために前記ルーティング情報を使用するように動作可能であるセルフ・ルーティング手段を有するクロスコネクト・スイッチング装置。
【請求項３９】
各データ・パケットによって運ばれた前記ルーティング情報は、当該データ・パケットが目指す宛先を示す請求項３８に記載のクロスコネクト・スイッチング装置。
【請求項４０】
前記ポートのうちの１つにおいて受信した各データ・パケットは、当該ポートで受信すべき次のデータ・パケットが目指す宛先を示しているルーティング情報を運び、
前記セルフ・ルーティング手段は、前記次のデータ・パケットが前記データ転送手段によって転送されるべきポートを決定するために各データ・パケットと共に受信した前記ルーティング情報を使用する請求項３８に記載のクロスコネクト・スイッチング装置。
【請求項４１】
前記データ転送手段に接続されるマルチキャスト手段であって、前記複数のポートのうちの１つにて受信したデータを、当該クロスコネクト・スイッチング装置の他の複数のポートそれぞれに、並行して転送するために、前記データ転送手段に前記データ転送パスを２つ以上提供させるように動作可能であるマルチキャスト手段を有する請求項３５から４０の何れか１つに記載のクロスコネクト・スイッチング装置。
【請求項４２】
複数のデータ・ユニットと、
同時に複数のデータ転送パスを提供するために選択的に制御可能なクロスコネクト・スイッチング手段とを有してなる交換機であって、
前記複数のデータ転送パスの各々は、入力ポートと出力ポートとを有して、前記入力ポートで受信したデータを前記出力ポートに転送し、
前記複数のデータ・ユニットは、複数の対の間で複数のデータ・パケットを交換するように動作可能であり、
前記複数の対の各々における２つのデータ・ユニットのうちの１つは発信側データ・ユニットであり、該２つのデータ・ユニットの他の１つは、前記各々の対の前記発信側データ・ユニットから、前記データ・パケットを受信すべき宛先データ・ユニットであり、
前記複数の対の各々には、前記発信側データ・ユニットから前記宛先データ・ユニットまでデータ・パケットを転送する際の使用のために、前記複数のデータ転送パスのうちの異なる１つが割り当てられ、
前記データ・パケットを、前記各々の対の発信側データ・ユニットから、前記割り当てられた１つのデータ転送パスの前記入力ポートまで転送し、該データ転送パスを通過した後、前記データ・パケットを、該データ転送パスの出力ポートから、前記各々の対の宛先データ・ユニットまで転送する手段を設け、
前記クロスコネクト・スイッチング手段および前記複数のデータ・ユニットは、一連のスイッチング・サイクルを実行するために同期して動作可能であり、
前記スイッチング・サイクルの各々においては、前記複数の対のそれぞれの発信側データ・ユニットから、それぞれの対に割り当てられた前記データ転送パスを介して、それらの対のそれぞれの宛先データ・ユニットへ、前記データ・パケットが並行して転送されることを特徴とする交換機。
【請求項４３】
前記データ・ユニットに接続され、各スイッチング・サイクルにおいて前記データ・ユニットの対の指定を決定するように動作可能であるスイッチング制御手段を更に有する請求項４２に記載の交換機。
【請求項４４】
前記スイッチング制御手段は、当該交換機においてデータ・パケットの競合を避けるように、各スイッチング・サイクルにおいて、前記データ・ユニットの対を示すように動作可能である請求項４３に記載の交換機。
【請求項４５】
前記スイッチング制御手段は、前記複数のデータ・ユニットによって受信したデータの分量および／またはタイプによって、前記複数のスイッチング・サイクルについて前記の対それぞれの指定を決定するように動作可能である請求項４３または４４に記載の交換機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は交換機に関し、例えば、非同期転送モード（ＡＴＭ）のネットワークにおいて使用するための交換機、それら交換機において使用するクロスコネクト・スイッチング装置、接続装置、および、それら交換機におけるデータ・パケットのルーティング方法に関する。
【０００２】
【従来の技術、および、発明が解決しようとする課題】
添付の図１は、ＡＴＭネットワークにおいて使用するために従来考慮された交換機の部分を示す。交換機１は、複数のデータ・ユニット２0 〜２3 を含み、各データ・ユニットは入力部４0 〜４3 、および、出力部６0 〜６3 を有している。図１においては、交換機の動作を明らかにするために、各データ・ユニット２0 〜２3 の出力部６0 〜６3 は、そのユニットの入力部４0 〜４3 から離して別のブロックで示されている。しかし、入力部４0 〜４3 および出力部６0 〜６3 の両方が同じデータ・ユニット２0 〜２3 の部分を形成することが理解されるであろう。
【０００３】
各データ・ユニット２0 〜２3 は、交換機の１つ以上のデータ入力／出力ポートＤＰ0 〜ＤＰ7 に接続している。例えば、図１に示されるように、各データ・ユニットは１対のデータ・ポートＤＰi およびＤＰi+1 に接続している。
交換機１は、更に、データ・ユニット２0 〜２3 と同じ数の入力ポートＩＰ0 〜ＩＰ3 と出力ポートＯＰ0 〜ＯＰ3 とを有するクロスコネクト・スイッチング・ユニット８を有している。各入力部４0 〜４3 はそれらの入力ポートＩＰ0 〜ＩＰ3 のうちの１つに接続し、そして、それらの出力部６0 〜６3 の各々は、それらの出力ポートＯＰ0 〜ＯＰ3 のうちの１つに接続している。
【０００４】
クロスコネクト・スイッチング・ユニット８は、自身の複数の入力ポートと複数の出力ポートとの間の接続を提供するために選択的に制御可能である。上記の入力ポートのうちの１つと上記の出力ポートのうちの１つとの間には、最高４つまでの同時接続がそれぞれ提供され得る。例えば、データが交換機１によってデータ・ポートＤＰ2 （「発信側」データ・ポート）にて受信されるならば、それはデータ・ポートＤＰ4 （「宛先」データ・ポート）に送られる。クロスコネクト・スイッチング・ユニット８は、データ・ユニット２1 （それに接続されたデータ・ポートＤＰ2 を有する「発信側データ・ユニット」）の入力部４1 と、それに接続された宛先データ・ポートＤＰ4 を有するデータ・ユニット２2 （「宛先データ・ユニット」）の出力部６2 との間の接続を提供するように設定される。このように、発信側データ・ユニット２1 と宛先データ・ユニット２2 とはデータ・ユニットの対を形成し、その交換機の中で、その対の発信側データ・ユニットから、その対の宛先データ・ユニットまでデータを通過させるために使用するために、発信側データ・ユニット２1 と宛先データ・ユニット２2 にはデータ転送パス（経路）が割り当てられる。同時に、他の最大３つの、そのようなデータ・ユニットの対にもまた、スイッチング・ユニット８によってそれぞれのデータ転送パスが割り当てられ得る。これにより、それぞれの発信側データ・ユニットに接続された、これらの対の複数の発信側データ・ポートにて受信されたデータもまた、このスイッチを介して、それらの対のそれぞれの宛先データ・ユニットに転送される。ここで、それらの宛先データ・ユニットは関連する宛先データ・ポートに接続されるものである。
【０００５】
それが２つ（またはより多くの）発信側データ・ポートが同時に同じ宛先データ・ポートと通信することは可能であるので、この交換機内の、データ・ユニット２0 〜２3 内、又は、クロスコネクト・スイッチング・ユニット８内、或は、できれば、これらの両方において、ある位置で、データをある程度バッファリングするように構成することが普通である。２つの競合する発信側データ・ポートのうちの一方にて受信されたデータを目的の宛先データ・ポートに転送する間、このバッファリングは、これら２つの競合する発信側データ・ポートの他方のデータを引き止める。
【０００６】
実際に、ＡＴＭネットワークで使用される交換機は、多数のデータ・ポートを、そして、それ故に、多数のデータ・ユニット２0 〜２3 を必要とするかもしれない。例えば、数百のデータ・ポートを有するＡＴＭ交換機を提供することが要求されるかもしれない。これにより、クロスコネクト・スイッチング・ユニット８には、多数のデータ・ユニット２0 〜２3 と、対応する多数の入力ポートおよび出力ポートとが必然的に必要となる。
【０００７】
しかし、（一般に要求されるように）交換機が集積回路として形成されるとき、交換機が持つことができる入力ポートと出力ポートの数は制限される。例えば、ＡＴＭ交換の応用において要求される種類のデータ転送速度では、ＩＣパッケージに３００以上の接続ピンを提供することは容易に実行可能ではない。
したがって、クロスコネクト・スイッチング・ユニットの入出力ポートの数に対する上記の制約が、もはや交換機の寸法を制限しないような交換機を提供することが望ましい。
【０００８】
本発明は、クロスコネクト・スイッチング・ユニットの入出力ポートの数に制約されることなく、多数のデータ・ポートを収容することが可能な交換機、該交換機を実現する接続装置、および、クロスコネクト・スイッチング装置を提供することを第１の目的とする。
本発明は、ルーティングの際の遅延、および、バッファリングの容量を減ずることを可能にする交換機、発信側データ・ユニット、クロスコネクト・スイッチング装置、および、ルーティング方法を提供することを第２の目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の形態によれば、以下の構成要件を含む交換機が提供される。
複数のデータ・ユニット、
少くとも１つの入力ポートと少くとも１つの出力ポートを有して、前記入力ポートにて受信されたデータを前記出力ポートに転送するためのデータ転送パスを提供するクロスコネクト・スイッチング手段、そして、
前記入力ポートに接続され、そして、該入力ポートに関係付けられたデータ・デリバリー・グループ（ｄａｔａ  ｄｅｌｉｖｅｒｙ  ｇｒｏｕｐ）を共に構成する複数の前記データ・ユニットのうちの少くとも２つに接続され、該データ・デリバリー・グループの異なる複数のデータ・ユニットから、それぞれ異なる時間に、前記関係付けられた入力ポートにデータを供給するように動作し得る接続手段。
【００１０】
このような交換機においては、上記のクロスコネクト・スイッチング手段の入力ポートの数を減らすことができる。上記のデータ・デリバリー・グループの複数のデータ・ユニットが時分割の原則の下に同じ入力ポートへのアクセスを共有するからである。
通常、上記のクロスコネクト・スイッチング手段は、上記のような入力ポートを複数、例えば、３２または６４有する。上記の接続手段は、好適には、上記の複数のデータ・ユニットの全てに接続され、更に、上記の入力ポートの全てに接続され、そして、上記の複数のデータ・ユニットの各々から上記のクロスコネクト・スイッチング手段の少くとも１つの入力ポートにデータを転送するように動作可能である。
【００１１】
好適には、上記のデータ・ユニットのうちの少くとも２つから構成される上記のようなデータ・デリバリー・グループであって、上記のクロスコネクト・スイッチング手段のあらゆる入力ポートと関係付けられたものがある。このようにして、上記のクロスコネクト・スイッチング手段によって要求される入力ポートの数を大いに減ずること（少くとも半分にすること）ができる。
【００１２】
１つのデータ・デリバリー・グループのデータ・ユニットは、このグループの他のユニットが出力ディスエーブル状態にあるときには各ユニットが上記の関係付けられた入力ポートにデータを送ることができるように、共通のデータバスによってこの関係付けられた入力ポートに接続され得る。或は、１つの好適な実施の形態においては、上記の接続手段は、そのデータ・デリバリー・グループ、あるいは、各データ・デリバリー・グループの各データ・ユニットに対して、当該データ・ユニットから上記の関係付けられた入力ポートへの、それ自身の、制御可能な入力接続を提供するように動作可能である。上記の入力接続の各々は、データ通過状態（そこでは、データを、そのデータ・ユニットから上記の関係付けられた入力ポートへ通過させる）からデータ・ブロッキング状態（そこでは、ハイ・インピーダンス状態にある）へ切り替え可能である。上記の入力接続の切り替えは、そのグループのデータ・ユニットの何れか１つの入力接続が上記のデータ通過状態にある時、そのグループの他の各々のデータ・ユニットの入力接続はデータ・ブロッキング状態にあるように制御される。これにより、上記のデータ・ユニット自身が特別な出力ディスエイブル回路を持つ必要性を避けることができる。
【００１３】
クロスコネクト・スイッチング手段にて必要な出力ポートの数が、１つのクロスコネクト・スイッチング・ユニット（例えば、１つの集積回路）に物理的に提供され得る数を超えるときには、上記のクロスコネクト・スイッチング手段は個別の複数のスイッチング・ユニットを含んでもよい。ここで、各々のスイッチング・ユニットは、上記のクロスコネクト・スイッチング手段に対して、その交換機内にあるデータ・ユニットの数よりも少数の出力ポートを提供し、上記の各々のユニットの入力ポートと、当該スイッチング・ユニットの出力ポートとの間のみにおいて、上記のようなデータ転送パスを提供するように動作する。この場合、そのデータ・デリバリー・グループ、あるいは、上記のデータ・デリバリー・グループの各々について、上記の接続手段が、ある時間には、当該グループの１つのデータ・ユニットから、上記の複数のスイッチング・ユニットのうちの１つのスイッチング・ユニットの１つの入力ポートであって当該グループに関係付けられた１つの入力ポートへ、データを転送し、更に、上記の接続手段が、他の時間には、上記のデータ・ユニットから、上記の複数のスイッチング・ユニットのうちの他の１つのスイッチング・ユニットの１つの入力ポートであるところの、他の１つの入力ポートへ、データを転送するように動作可能であることが有利である。このように、当該データ・ユニットは両方のスイッチング・ユニットの出力ポートを介して他のデータ・ユニットにデータを送ることができるので、接続の柔軟性が向上する。例えば、各出力ポートが１つのデータ・ユニットだけに接続しているならば、それに対して発信側データ・ユニットがデータを送ることができる宛先データ・ユニットの数は、１つのスイッチング・ユニットの出力ポートの数のみに制限されることはない。また、１つのデータ・デリバリー・グループの１つのデータ・ユニットが上記のクロスコネクト・スイッチング手段へ送るデータを持っているときは、たとえ１つのスイッチング・ユニットの入力ポートが同じグループの他のメンバーによって使われているとしても、上記の１つのデータ・ユニットは、もう１つのスイッチング・ユニットの入力ポートに上記のデータを送ることができるので、データのスループットは維持される。
【００１４】
柔軟性とスループットを最大にするために、好適には、各データ・ユニットについて、上記の接続手段は、当該データ・ユニットから、上記の各々異なるスイッチング・ユニットの１つの入力ポートへ、それぞれ異なる時間にデータを転送するように動作する。
このように、上記の、あるいは、各々のデータ・デリバリー・グループは、上記の複数のスイッチング・ユニットの各々異なるものの上に、上記のような関係付けられた入力ポートを有することができる。例えば、Ｍ≧２とするとき、当該交換機が上記のようなスイッチング・ユニットをＭ個有し、各々が最大Ｎ個の入力ポートを有するとき、好適には、各々がＭ個のデータ・ユニットを有するＮ個のデータ・デリバリー・グループが存在する。
【００１５】
１つの好適な実施の形態において、上記の接続手段は、各データ・ユニットについて、１つの対応する接続ユニットを有し、この接続ユニットは１つの入力回路を含み、この入力回路は、そこから受信するために当該データ・ユニットに接続された１つのデータ入力と、上記の複数のスイッチング・ユニットと同じ数のデータ出力とを有し、データ出力の各々は、上記の複数のスイッチング・ユニットのうちの異なる１つのスイッチング・ユニットの１つの入力ポートに接続される。上記の入力回路は、上記のデータ入力で受信したデータを、それらのデータ出力のうちの選択された１つに対して転送し、残りの各々のデータ出力をハイ・インピーダンス状態にするように制御可能である。上記のような接続ユニットは、単純な回路素子だけを必要とし、したがって、便利な低価格の品目である。
【００１６】
或は、上記の接続手段が、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループについて、時分割多重手段を有してもよい。この時分割多重手段は、少くとも１つの第１のスイッチング・サイクルと少くとも１つの第２のスイッチング・サイクルとを含む複数のスイッチング・サイクルからなる予め選択されたシーケンスを実行するように繰り返し動作可能である。上記の少くとも１つの第１のスイッチング・サイクルにおいて、上記の時分割多重手段は、当該グループの第１のデータ・ユニットから受信したデータを、このグループに関係付けられた入力ポートに転送するために使用され、上記の少くとも１つの第２のスイッチング・サイクルにおいて、上記の時分割多重手段は、当該グループの上記の第１のデータ・ユニットとは異なる、このグループの第２のデータ・ユニットから受信したデータを、上記の関係付けられた入力ポートに転送するために使用される。好適には、これらのスイッチング・サイクルは、同じ持続時間（上記のスイッチング機構を介してデータのパケットを転送するに要する時間）を有する。この構成は、複数のスイッチング・サイクルからなる同じシーケンスが繰り返されるので、簡素で制御しやすい。上記のシーケンスは、通常、当該グループの各データ・ユニットについて１種類のスイッチング・サイクル、例えば、４つのデータ・ユニットからなるグループには第１、第２、第３、および、第４のスイッチング・サイクルを含むであろう。上記のシーケンスで、単純に、１つのデータ・ユニットにつき１つのスイッチング・サイクルとすることができる。例えば、１つの第１のスイッチング・サイクルの後には１つの第２のスイッチング・サイクルが続き、交互に繰り返す第１および第２のスイッチング・サイクルを提供する。或は、その代わりに、上記の第１のデータ・ユニットがこのグループの第２のデータ・ユニットより速い速度で動作するならば、上記のシーケンスにおいて、第２のスイッチング・サイクルより第１のスイッチング・サイクルをより多く含むようにすることができる。例えば、４つの第１のスイッチング・サイクルと１つの第２のスイッチング・サイクルからなる５つのスイッチング・サイクルのシーケンスが使用され得る。
【００１７】
交互に繰り返す第１および第２のサイクルだけが必要なときは、上記の時分割多重手段は独立して動作する単純な回路であり得る。しかし、好適には、多くの異なる状況で使用され得る柔軟な設計を提供するために、上記の接続手段は、更に、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループについて、上記の時分割多重手段に接続されたスケジューリング手段を有する。このスケジューリング手段は、外から印加される制御情報に従って、複数のスイッチング・サイクルからなる上記のシーケンスを設定するためのものである。この制御情報は、全体制御のスイッチング・コントローラ（overall switching controller）によって提供され得、上記の交換機の全ての構成要素を制御するために使用され得る。或は、上記の制御情報は、上記のデータ・デリバリー・グループの上記のデータ・ユニットによって提供され得る。上記の制御情報は、この交換機の動作の間、トラフィック状態の変化に対処するために変更され得る。上記の制御情報は、設定の際、または、時々トラフィック状態の変化に従って供給される必要があるだけであろう。その結果、上記の外部のコントローラに掛かる制御負荷は少ないであろう。
【００１８】
１つの好適な実施の形態において、上記の接続手段は、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループに対応する接続ユニットを含む。この接続ユニットは、当該データ・デリバリー・グループの複数のデータ・ユニットにそれぞれ接続された複数のデータ入力と、このグループに関連した上記の入力ポートに接続していた１つのデータ出力とを有する１つの入力回路を有している。そして、上記の入力回路は、そのグループの各データ・ユニットに割り当てられた上記の予め選択されたシーケンスの、その、あるいは、各々のスイッチング・サイクルにおいて、当該データ・ユニットから上記の複数のデータ入力のうちの１つを介して上記のデータ出力に、この入力回路によって受信したデータを転送するように動作可能である。
【００１９】
上記のような接続ユニットは、単純な回路素子だけを必要とするので、低コストで生産できる。
好適には、そのデータ・デリバリー・グループ、あるいは、各々のデータ・デリバリー・グループに対応する上記の接続ユニットは、上記の複数の出力ポートのうちの１つに接続されている１つのデータ入力と、当該データ・デリバリー・グループの上記の複数のデータ・ユニットにそれぞれ接続された複数のデータ出力とを有する１つの出力回路を更に有し、この出力回路は、各スイッチング・サイクルの間に受信したデータを、上記の複数のデータ出力の選択された１つに対して転送するように制御可能である。
【００２０】
上記の入力回路と同じパッケージに上記の出力回路を設け、上記の入力回路および上記の出力回路の両方が上記のクロスコネクト・スイッチング・ユニットに同じセットのデータ・ユニットを接続するようにすることは、回路レイアウトの見地から便利である。
また、上記の接続手段が、好適には、上記のクロスコネクト・スイッチング手段の上記の出力ポートにも接続されて、この接続手段が、１つのデータ・ユニットによって出力されたデータを、上記のデータ転送パスを通過した後、その経路の出力ポートから、上記の複数のデータ・ユニットの他の１つのデータ・ユニットへ転送するために使用されることには、他にも理由がある。
【００２１】
例えば、上記の出力ポートにも接続されているとき、上記の接続手段は、上記の複数のデータ・ユニットからｎビット・パラレル形式でデータを受信するように構成され、上記の受信データを、上記の複数の入力ポートへ転送するために、ビット・シリアル形式に、または、ｍビット・パラレル形式に変換するための第１のデータ変換手段を含んでもよい。ここで、ｍ＜ｎである。更に、上記の接続手段は、場合により、ビット・シリアル形式で、または、ｍビット・パラレル形式でデータを、上記の複数の出力ポートから受信するように構成され、受信したビット・シリアル形式またはｍビット・パラレル形式のデータを、上記の複数のデータ・ユニットへ転送するために、上記のｎビット・パラレル形式に変換するための第２のデータ変換手段を含んでもよい。ｍビットまたはビット・シリアル形式への上記のデータ変換は、データ転送パスあたりの接続ピンの数を（上記の接続手段の上、および、上記のクロスコネクト・スイッチング手段上の両方で）大いに減らすことを可能にする。
【００２２】
好適には、上記のクロスコネクト・スイッチング手段は、各々のパスに入力ポートと出力ポートを有し、上記の入力ポートにて受信したデータをその出力ポートへ転送するのに使用されるようなデータ転送パスを複数提供するように、選択的に制御可能である。上記の複数のデータ・ユニットは、データのパケットを交換するように、対で動作可能である。上記のようなデータ・ユニットの各々の対の２つのデータ・ユニットのうちの１つは発信側データ・ユニットであり、上記の２つのデータ・ユニットのもう一方は、その対の発信側データ・ユニットからの上記のようなデータ・パケットを受信する宛先データ・ユニットである。各データ・ユニットの対には、データ・パケットを発信側データ・ユニットから宛先データ・ユニットへ転送する際に使用するために、上記の複数のデータ転送パスのうちのそれぞれ異なる１つが割り当てられ、そして、上記の接続手段は、上記のデータ・ユニットの複数の対のそれぞれの発信側データ・ユニットから、これら複数の対のそれぞれに割り当てられた複数のデータ転送パスのそれぞれの入力ポートへ、上記のようなデータ・パケットを複数並行して転送するために使用される。異なる対のためのデータ・パケットの上記のような並列処理により、データのスループットを高くすることができ、例えば、１２８×１５５Ｍｂｉｔｓ／ｓパス、あるいは、２５６×１５５Ｍｂｉｔｓ／ｓパスが実現され得る。
【００２３】
上記のデータ・ユニットの対を指定するために、上記の複数のデータ・ユニットにはスイッチング制御手段が接続される。このように、洗練された方法で上記のスイッチング資源の全体を（グローバルに）制御することが可能である。例えば、上記のスイッチング制御手段は、当該交換機においてデータ・パケットの競合を避けるように上記のデータ・ユニットの対を指定するように動作可能であってもよい。他方、上記のような競合は、上記のクロスコネクト・スイッチング手段の上記の複数の入力ポートのうちの１つか、または、上記の複数の出力ポートのうちの１つに発生し得る。これにより、上記のクロスコネクト・スイッチング手段が本質的にメモリ無し（memory-less)であることを可能にする。例えば、上記のクロスコネクト・スイッチング手段は、データ転送パスにつきデータ・パケット２つ分以下の記憶容量を有することができる。
【００２４】
代わりに、または、それに加えて、上記のスイッチング制御手段は、上記のデータ・ユニットの対の指定が、上記の複数のデータ・ユニットによって受信したデータのボリュームおよび／またはタイプに従って、言い換えれば、実際のトラフィック状態に従って決定するように動作可能であってもよい。例えば、各データ・ユニットが、この交換機の他のデータ・ユニットを宛先とするデータをキュー（queue)に入れるならば、上記のスイッチング・コントローラは、特定の発信側データ・ユニットから特定の宛先データ・ユニットへの（すなわち、何れかの特定のデータ・ユニットの対の間の）トラフィックで渋滞が起こっているかどうかを決定するために、上記のキューの占有レベルを上記の異なる宛先データ・ユニット毎に監視することができる。そして、渋滞が起こっているならば、当該対により多くのデータ転送の機会を与えるように、対の割り当てを変更することができる。上記のスイッチング・コントローラが単に反応的（reactive）であるよりはむしろ先行的（proactive)であり得るように、このスイッチング・コントローラを実現するためにニューラルネットワークまたは他の学習システムが使用され得る。
【００２５】
上記のデータ・ユニットは、各データ・ユニットの対が無期限にデータ転送パスを使用するように非同期に動作してもよい。しかし、好適には、上記のクロスコネクト・スイッチング手段、上記の接続手段、および、上記のデータ・ユニットは、一連のスイッチング・サイクルを実行するために、同期して動作可能である。上記のスイッチング制御手段は、各スイッチング・サイクルについて、上記のデータ・ユニットの対の指定を決定するように動作可能である。そして、各スイッチング・サイクルにおいて、上記のデータ・ユニットの対に属するそれぞれのデータ・パケットが、上記のクロスコネクト・スイッチング手段によって提供された、それぞれ割り当てられたデータ転送パスを介して、並行して転送される。
【００２６】
上記のような同期スイッチは、上記のスイッチング機構の設定が各スイッチング・サイクルの終わりに変わるだけであるので、制御するに便利であり、競合の問題は避けられ得る。好適には、各スイッチング・サイクルは同じ持続時間（上記のスイッチング機構を介してデータ・パケットを転送するために必要な時間）を有するが、代わりに、上記のサイクルは、上記のトラフィック状態に従って変化する持続時間を有することができる。
【００２７】
また、上記のデータ・ユニットは、マルチキャスト・グループ内でデータを交換するように動作可能であってもよい。ここで、マルチキャスト・グループの各々は、上記のような発信側データ・ユニット１つと、２つ以上の上記のような宛先データ・ユニットからなるものである。そして、マルチキャスト・グループの各々は、当該グループ内の宛先データ・ユニットの数だけデータ転送パスが割り当てられ、これらのデータ転送パスは、上記の発信側データ・ユニットによって出力されたデータ・パケットを、当該グループ内の宛先データ・ユニットの全てに対して、並行して転送するために使用される。上記のようなマルチキャスティング方法では、上記のマルチキャスト・パケットを全ての宛先データ・ユニットに同時に送るので、非常に高速である。また、マルチキャスト・パケットは上記のスイッチング機構に一度出力される必要があるだけであるので、上記の発信側データ・ユニットがマルチキャスト・データを扱うのに必要な動作は単純であり、上記のマルチキャスティングは、上記のスイッチング機構によって効果的に実現される。
【００２８】
上記の交換機がスイッチング・サイクルを実行するとき、これらのスイッチング・サイクルのうちの１つがマルチキャスト・スイッチング・サイクルとして指定されてもよい。このマルチキャスト・スイッチング・サイクルにおいては、上記のようなマルチキャスト・グループの発信側データ・ユニットによる上記のようなデータ・パケット出力が、このグループの宛先データ・ユニットの全てに対して並行して転送される。マルチキャスト・サイクルは正規の（ユニキャスト）サイクルと類似した取り扱いを受けるので、これは上記の交換機の制御を単純化する。
【００２９】
上記のマルチキャスト・パケットは、上記の接続手段によって、上記のクロスコネクト・スイッチング手段の複数の入力ポートに送られ得る。しかし、好適には、上記のようなマルチキャスト・グループの発信側データ・ユニットにより出力されたデータ・パケットは、上記の接続手段によって、上記のクロスコネクト・スイッチング手段の複数のポートの１つに転送される。そして、このグループに割り当てられた上記の複数のデータ転送パスは、上記のポートを、それぞれの前記入力ポートとして有するが、それぞれ異なる前記出力ポートを有する。これは、上記の接続手段の制御を単純化して、より多くの入力ポートを自由にしておく。
【００３０】
指定されたデータ・ユニットの対の各々の発信側データ・ユニット、或は、場合により、各マルチキャスト・グループは、好適には、上記のパケットの宛先データ・ユニットを示すルーティング情報を各データ・パケットに含めるように動作可能である。この場合、上記のクロスコネクト・スイッチング手段は、セルフ・ルーティング手段を有するかもしれない。このセルフ・ルーティング手段は、上記のようなデータ・パケットがクロスコネクト・スイッチング手段によって上記の複数のポートのうちの１つにおいて受信されるとき、そのデータ・パケットにデータ転送パスを割り当てるように動作可能である。ここで、割り当てられるデータ転送パスは、上記のポートを入力ポートとして有し、そのデータ・パケットに含まれた上記のルーティング情報に従って上記のセルフ・ルーティング手段によって選択された、上記の複数のポートのうちの更なる１つを、その出力ポートとして有するようなものである。その代わりに、或は、それに加えて、上記の接続手段は、セルフ・ルーティング手段を含んでもよい。このセルフ・ルーティング手段は、上記のようなデータ・パケットが上記の接続手段によって受信されたとき、上記のルーティング情報に従って、それに対して上記のパケットが転送されるべきであるところの、上記のクロスコネクト・スイッチング手段のポートを決定するように動作可能である。上記のスイッチング機構において上記のようなセルフ・ルーティング成分を使うことは、上記のスイッチング・コントローラに掛かる制御負荷を減らす。
【００３１】
上記のクロスコネクト・スイッチング手段は、各々がデータを受信するだけのための複数の専用の入力ポートと、各々がデータを出力するだけのための複数の専用の出力ポートとを有してもよい。その代わりに、上記のクロスコネクト・スイッチング手段は、上記のようなデータ転送パスの上記の入力ポートとしてまたは上記の出力ポートとして選択され得る双方向ポートを有することができる。これにより、上記のクロスコネクト・スイッチング手段に必要なポートの数を更に減らすことができる。
【００３２】
スイッチング・サイクルが実行されるとき、この場合、上記のスイッチング・サイクルはそれぞれの入力フェーズ（phase)および出力フェーズを有するべきであり、そして、上記の双方向ポートは、上記の入力フェーズにおいては、上記の複数のデータ転送パスのうちの１つのデータ転送パスの入力ポートとして選択され得、上記の出力フェーズにおいては、上記の複数のデータ転送パスのうちのもう１つのデータ転送パスの出力ポートとして選択され得る。
【００３３】
好適には、上記の接続手段の上記の回路の少くとも一部分は、冗長回路を有する。上記の接続手段は単純な回路素子だけを使用するので、冗長回路を有することは低コストで容易に実現可能である。上記のような冗長は、例えば、広域ネットワーク（ＷＡＮ）への応用においては非常に望ましい。
１つの好適な実施例において、上記データ・ユニットの各々がこの交換機の１つ以上のデータ・ポートに実効的に接続されており、上記のデータ・ポートで受信したデータを上記の接続手段へ渡し、上記のクロスコネクト・スイッチング手段によって切り換えられたデータを上記のデータ・ポートに渡すために使用される。
【００３４】
以上述べたような交換機は、データ・パケットが各々１つ以上のＡＴＭセルを有するＡＴＭ交換への応用において特に有用に適用される。
本発明の第２の形態によれば、以上述べたような接続手段が提供される。例えば、１つの実施の形態は、１つのデータ・ユニットから１つのスイッチの複数の入力ポートにデータを転送するためのＡＴＭ交換機において使用するための接続装置を提供することができる。この接続装置は、以下のものを具備する１つの入力回路を含む。
【００３５】
そこからデータを受信するために上記のデータ・ユニットへ接続されるべきデータ入力、
上記の複数の入力ポートそれぞれへ接続されるべき複数のデータ出力であって、各データ出力は、データを出力するために使用され得るアクティブ状態から、それがハイ・インピーダンスを有する非アクティブ状態に切り替え可能である複数のデータ出力、そして、
上記のデータ入力と上記の複数のデータ出力の間に接続されたデータ転送手段であって、上記のデータ入力にて受信したデータを、上記の複数のデータ出力のうちの選択された１つに渡すように動作可能であるデータ転送手段。
【００３６】
ここで、上記の選択されたデータ出力は上記アクティブ状態に切り換えられ、残りのデータ出力は上記の非アクティブ状態へ切り換えられる。
好適には、上記の入力回路の上記のデータ入力は、上記のデータ・ユニットからｎビット・パラレル形式でデータを受信するように構成され、各データ出力は、ｍ＜ｎとするとき、ビット・シリアル形式またはｍビット・パラレル形式でデータを出力するように構成され、上記のデータ転送手段は、上記のデータ入力で受信した上記のｎビット・パラレル形式のデータを、上記のデータ出力のうちの選択された１つにおいて出力するために、上記のビット・シリアル形式またはｍビット・パラレル形式に変換するための第１のデータ変換手段を含む。
【００３７】
好適には、上記の接続装置は、更に、上記の１つのスイッチの出力ポートへ接続されるべき１つのデータ入力、および、上記のデータ・ユニットへ接続されるべき１つのデータ出力を有している１つの出力回路を含む。この出力回路は、これから、場合により、上記のビット・シリアル形式または上記のｍビット・パラレル形式にてデータを受信するように構成される。そして、上記のデータ出力は、そこから、上記のｎビット・パラレル形式にてデータを出力するように構成される。上記の出力回路は、上記のデータ入力とこの出力回路の上記のデータ出力との間に接続される第２のデータ変換手段であって、上記の出力回路の上記のデータ入力で受信した、上記のビット・シリアル形式または上記のｍビット・パラレル形式のデータを、上記の出力回路の上記のデータ出力において出力するために、上記のｎビット・パラレル形式データに変換するための第２のデータ変換手段を有する。
【００３８】
また、上記のような接続装置は、上記のデータを複数のデータ・パケットの形で上記の入力回路の上記のデータ入力に転送するようなデータ・ユニットに接続されるように構成されてもよい。ここで、各データ・パケットは、このパケットの目指す宛先を示すルーティング情報を含み、上記の接続装置は、更に、上記の入力回路の上記のデータ入力で上記のようなパケットを受信したときには、そこから上記のパケットが上記のルーティング情報に従って出力されるべきであるところの、上記の入力回路の上記のデータ出力を選択するように動作可能であるセルフ・ルーティング手段を有する。
【００３９】
異なる複数のデータ・ユニットから１つのスイッチの１つの入力ポートにデータを転送するためのＡＴＭ交換機において使用するための他の１つの接続装置は、１つの入力回路を含み、この入力回路は、以下のものを含む。
そこからデータを受信するために上記の複数のデータ・ユニットそれぞれへ接続されるべき複数のデータ入力、
上記の入力ポートへ接続されるべき１つのデータ出力、そして、
上記の複数のデータ入力と上記の１つのデータ出力との間に接続されるデータ転送手段であって、上記の複数のデータ入力を個別に所定のシーケンスで選択し、上記の選択されたデータ入力にて受信したデータを上記のデータ出力に渡すように動作可能であるデータ転送手段。
【００４０】
この接続装置は、好適には、１つの出力回路を含む。この出力回路は、そこからデータを受信するために上記のスイッチの１つの出力ポートへ接続されるべき１つのデータ入力と、上記の複数のデータ・ユニットそれぞれへ接続されるべき複数のデータ出力とを有する。そして、上記の接続装置は、更に、上記の出力回路の上記のデータ入力と上記の複数のデータ出力の間に接続されるデータ転送手段であって、それらのデータ出力のうちの選択された１つに、上記のデータ入力にて受信したデータを渡すように動作可能であるデータ転送手段を有する。
【００４１】
好適には、上記の入力回路の上記データ入力の各々は、上記の複数のデータ・ユニットのうちの１つから、ｎビット・パラレル形式でデータを受信するように構成され、上記の入力回路の上記のデータ出力は、ｍ＜ｎとするとき、ビット・シリアル形式またはｍビット・パラレル形式でデータを出力するように構成される。上記の入力回路の上記のデータ転送手段は、上記データ入力の各々で受信した上記のｎビット・パラレル形式のデータを、上記の入力回路の上記のデータ出力において出力するために、上記のビット・シリアル形式またはｍビット・パラレル形式データに変換するための第１のデータ変換手段を含む。上記の出力回路の上記のデータ入力は、場合により上記のビット・シリアル形式または上記のｍビット・パラレル形式で上記の出力ポートからデータを受信するように構成され、そして、上記の出力回路の上記データ出力の各々は、上記の複数のデータ・ユニットのうちの１つのデータ・ユニットへ、上記のｎビット・パラレル形式で、データを出力するように構成される。上記の出力回路の上記のデータ転送手段は、上記の出力回路の上記のデータ入力で受信した上記のビット・シリアル形式またはｍビット・パラレル形式のデータを、上記の出力回路の上記の選択されたデータ出力において出力するために、パラレル形式に変換するための第２のデータ変換手段を含む。
【００４２】
上記のような接続装置は、それらの上記のデータを、上記の入力回路の上記の複数のデータ入力のそれぞれに対して複数のデータ・パケットの形で転送する複数のデータ・ユニットに接続されるように構成してもよい。ここで、各パケットは、このパケットが目指す宛先を示すルーティング情報を含む。上記のような接続装置は、更に、上記のようなパケットが上記の出力回路の上記のデータ入力で受信されたとき、そこから上記のパケットが上記のルーティング情報に従って出力されるべきであるところの、上記の出力回路の上記のデータ出力を選択するように動作可能であるセルフ・ルーティング手段を有する。
【００４３】
本発明の第３の形態によれば、以下のものを具備するクロスコネクト・スイッチング装置が提供される。
少くとも１つが双方向ポートである複数のポート、
各々が上記の複数のポートのうちの１つから他の１つにデータを転送するような複数のデータ転送パスを提供するように選択的に制御可能であるデータ転送手段、そして、
上記のデータ転送手段と上記の双方向ポートとの間に接続され、入力設定から出力設定へ切り替え可能であるポート制御手段。
【００４４】
ここで、上記の入力設定では、上記のデータ転送手段によって他の１つのポートへ転送されるべきデータを受信するために、上記のポートは入力ポートとして使用され、上記の出力設定では、上記の同じポートは、他の１つのポートで受信されて上記のデータ転送手段によって上記の出力ポートに転送されたデータを出力するための出力ポートとして使用される。
【００４５】
上記のような装置においては、ポートの数は減らされ得る。何故ならば、時分割の原則の下で、同じポートが入力ポートとして、そして、出力ポートとして使用されるからである。これは、前述の、本発明の第１および第２の形態において、同じ入力ポートを、時分割の原則の下で、２つの異なるデータ・ユニットからデータを受信するために使用したことと類似している。
【００４６】
好適には、上記のポートの各々が双方向ポートであり、そして、上記のポート制御手段は、上記の複数のポートの各々に接続されており、上記の入力設定においては、上記のデータ転送手段によって他の１つのポートへ転送されるべきデータを受信するために、上記の複数のポートの各々を入力ポートとして使用するように動作可能であり、上記の出力設定においては、他の１つのポートで受信して、上記のデータ転送手段によって当該出力ポートに転送されたデータを出力するために、上記の複数のポートの各々を出力ポートとして使用するように動作可能である。これにより、専用の入力ポートと出力ポートとを有する従来の交換機と比較してポートの数を半分にすることができる。
【００４７】
例えば、制御を単純化して、内部バッファリング要求を減らすために、上記の装置は、好適には、入力フェーズおよび出力フェーズにおいて交互に動作することができる。上記のポート制御手段は、上記入力フェーズの各々において上記の入力設定を有し、上記出力フェーズの各々において上記の出力設定を有する。
上記のような交換機は、上記の複数のポートで複数のデータ・パケットの形でデータを受信するように構成してもよい。ここで、各パケットはルーティング情報を含む。上記の装置は、更に、セルフ・ルーティング手段を有する。このセルフ・ルーティング手段は、上記のようなデータ・パケットを上記の複数のポートのうちの１つにて受信したときに、そのパケットが上記のデータ転送手段によって転送されるべきポートを決定するために上記のようなルーティング情報を使用するように動作可能である。各データ・パケットによって運ばれた上記のルーティング情報は、当該パケットが目指す宛先を示してもよいが、その代わりに、上記の装置で上記の複数のポートのうちの１つで受信した各データ・パケットは、この装置の当該ポートで受信されることになっている次のデータ・パケットが目指す宛先を示すルーティング情報を運んでもよい。そして、このセルフ・ルーティング手段は、各パケットと共に受信した上記のルーティング情報を使用して、上記の次のパケットが上記のデータ転送手段によって転送されるべきポートを決定する。この「フィード・フォーワード」セルフ・ルーティング方法によれば、現在のパケットのデータ転送が完了すると直ちに、この装置が次のデータ・パケットのためのデータ転送パスを確立することを可能にする。これにより、各ポートで２つの連続したパケットのためのバッファリングを提供することが必要でなくなり、１つのパケットのためのバッファリングで十分となって、上記の装置における伝送遅延だけでなく上記の装置のコストをも減らす。
【００４８】
好適には、上記の装置は、更に以下のものを具備する。上記のデータ転送手段に接続されるマルチキャスト手段であって、上記の複数のポートのうちの１つにて受信したデータを、この装置の他のポートにそれぞれ並行して転送するために、上記のデータ転送手段に、少なくとも２以上の上記のようなデータ転送パスを提供させるように動作可能であるマルチキャスト手段。上記のような装置においては、マルチキャスティングは高速であり、この装置だけに実装することにより、この装置と共に使用される、データ・ユニット等の他の構成要素の設計を単純化することを可能にする。
【００４９】
本発明の第４の形態によれば、複数のデータ・ユニットと、上記のようなデータ転送パスを同時に複数提供するために選択的に制御可能なクロスコネクト・スイッチング手段とを含む交換機が提供される。ここで、パスは、１つの入力ポートと１つの出力ポートとを有し、上記の入力ポートで受信したデータを上記の出力ポートに転送するために使用される。ここで、上記の複数のデータ・ユニットは、対になってデータのパケットを交換するように動作可能であり、そのようなデータ・ユニットの対の各々における２つのデータ・ユニットのうちの１つは発信側データ・ユニットであり、もう１つは、上記の発信側データ・ユニットから上記のようなデータ・パケットを受信することになっている宛先データ・ユニットであり、各データ・ユニットの対には、上記の発信側データ・ユニットから上記の宛先データ・ユニットにデータ・パケットを転送する際に使用するために、上記の複数のデータ転送パスのうちのそれぞれ異なる１つが割り当てられ、各対の上記の発信側データ・ユニットから、上記の割当られたデータ転送パスの上記の入力ポートまで、データ・パケットを転送するための手段であって、上記のパスの通過の後、上記のパスの上記の出力ポートから、上記の対の宛先データ・ユニットまで、上記のデータ・パケットを転送するための手段が設けられる。そして、上記のクロスコネクト・スイッチング手段と上記の複数のデータ・ユニットは、同期して、一連のスイッチング・サイクルを実行するように動作可能である。ここで、上記のようなスイッチング・サイクルの各々においては、上記の複数のデータ・ユニットの対のそれぞれの発信側データ・ユニットから、それぞれの対に割り当てられた上記のデータ転送パスを介して、それらの対のそれぞれの宛先データ・ユニットへ、上記のようなデータ・パケットが並行して転送される。
【００５０】
上記のような同期切り替えは、制御するのに便利であり、スイッチング機構の設定が各スイッチング・サイクルの終わりにおいてのみ変更されるので、競合の問題は避けられ得る。好適には、各スイッチング・サイクルは同じ持続時間（上記のスイッチング機構を介してデータ・パケットを転送するために必要な時間）を有するが、その代わりに、上記のサイクルは、トラフィック状態に従って変化する持続時間を有することができる。
【００５１】
この装置では、本発明の第１の形態を実現する交換機において使用されるような接続手段を使う必要がない。
好適には、この装置は、更に、上記の複数のデータ・ユニットに接続され、各スイッチング・サイクルについて上記のデータ・ユニットの対の指定を決定するように動作可能であるスイッチング制御手段を含む。このようにして、上記のスイッチング資源全体の（グローバルな）制御が、洗練された方法で可能となる。
【００５２】
例えば、上記のスイッチング制御手段は、各スイッチング・サイクルにおいて、この装置においてデータ・パケットの競合を避けるように上記のデータ・ユニットの対を指定するように動作可能であってもよい。そうでなければ、上記のような競合は、上記のクロスコネクト・スイッチング手段の入力ポートのうちの１つか出力ポートのうちの１つで起こり得た。これにより、上記のクロスコネクト・スイッチング手段が本質的にメモリ無し(memory-less）であることを可能にする。例えば、上記のクロスコネクト・スイッチング手段は、１つのデータ転送パスにつきデータ・パケット２つ分以下の記憶容量を有することができる。
【００５３】
その代わりに、または、それに加えて、上記のスイッチング制御手段は、それぞれのスイッチング・サイクルについて、上記の複数のデータ・ユニットによって受信したデータのボリュームおよび／またはタイプに従って、言い換えれば、実際のトラフィック状態に従って、それぞれのデータ・ユニットの対の指定を決定するように動作可能であってもよい。例えば、各データ・ユニットが、この装置の他のデータ・ユニットに宛てられたデータのキューを作るとき、上記のスイッチング・コントローラは、特定の発信側データ・ユニットから特定の宛先データ・ユニットへの（すなわち、何れかの特定のデータ・ユニットの対の間での）トラフィックで渋滞が起こりつつあるかどうかを決定するために、上記の異なる宛先データ・ユニット毎のキュー占有レベルを監視することができる。そして、もしそうならば、当該対に対して、より多くのデータ転送の機会を与えるように、この対への割り当てを変更する。上記のコントローラが単に反応的（reactive）であるよりはむしろ先行的（proactive)であり得るように、このスイッチング・コントローラを実現するために、ニューラルネットワークまたは他の学習システムが使用され得る。
【００５４】
本発明の第５の形態によれば、以下のものを具備する交換機が提供される。
複数のデータ・パケットを出力するように動作可能である発信側データ・ユニット、
上記の発信側データ・ユニットに実効的に接続される入力ポートと、少なくとも２つの出力ポートとを有し、上記の入力ポートで受信した上記のようなデータ・パケットの各々に対して、上記の複数の出力ポートのうちの１つに上記のパケットを渡すために使用される１つのデータ転送パスを提供するように動作可能であるスイッチング手段。
【００５５】
ここで、上記の発信側データ・ユニットは、上記の入力ポートに対して、第１および第２の上記のようなデータ・パケットをそれぞれ続けて送るように動作可能であり、上記の第１のデータ・パケットは、上記の第２のデータ・パケットが、この装置において目指す宛先を示すルーティング情報を含み、上記のスイッチング手段は、上記の入力ポートにて受信されるとき、上記の第１のデータ・パケットから上記のようなルーティング情報を抽出し、上記の第２のデータ・パケットのためのデータ転送パスの出力ポートを決定するために上記の情報を使用するように動作可能であるセルフ・ルーティング手段を含む。
【００５６】
上記のスイッチング手段は、好適には、本質的にメモリ無し（ｍｅｍｏｒｙ−ｌｅｓｓ）であるという上記の利点を有するが、その代わりに、マトリックス、デルタ、および、Ｃｌｏｓタイプのような記憶に基づくスイッチングのタイプであり得るクロスコネクト・スイッチング手段である。
本発明の第６および第７の形態によれば、前述の本発明の第５の形態を実現する交換機の、それぞれ、上記の発信側データ・ユニットと上記のスイッチング手段が提供される。
【００５７】
本発明の第８の形態によれば、以下の構成要件を含む交換機におけるデータ・パケットのルーティング方法が提供される。
複数のデータ・パケットを出力するように動作可能である発信側データ・ユニット、そして、
上記の発信側データ・ユニットおよび少なくとも２つの出力ポートに実効的に接続される入力ポートを有するセルフ・ルーティング・スイッチング手段であって、上記の入力ポートで受信した上記のようなデータ・パケットの各々に対して、上記の複数の出力ポートのうちの１つにこのデータ・パケットを渡すために使用されるデータ転送パスを提供するように動作可能であるセルフ・ルーティング・スイッチング手段。
【００５８】
上記の方法は、以下の手順を含む。上記の発信側データ・ユニットは、第１および第２の上記のようなデータ・パケットを上記の入力ポートに続けて送る。ここで、上記の第１のデータ・パケットは、上記の第２のデータ・パケットがこの装置において目指す宛先を示すルーティング情報を含む。そして、上記のセルフ・ルーティング・スイッチング手段は、上記の入力ポートで受信されるとき、上記の第１のデータ・パケットから上記のようなルーティング情報を抽出して、上記の第２のデータ・パケットのための上記のデータ転送パスの上記の出力ポートを決定するために上記の情報を使用する。
【００５９】
上記の本発明の第５および第８の形態において、上記の「フィード・フォーワード」セルフ・ルーティング方法によれば、上記のスイッチング手段は、現在のパケットのデータ転送が完了すると直ちに、次のデータ・パケットのためにデータ転送パスを確立することができる。これにより、各ポートで２つの連続したパケットのためのバッファリングを提供することは必要でなくなり、パケット１つ分のバッファリングで十分となる。こうして、上記のスイッチング手段における伝送遅延を減らすだけでなく上記のスイッチング手段のコストをも減らす。
【００６０】
【発明の実施の形態】
図２は、本発明の第１の実施の形態によるＡＴＭ交換機の部分のブロック図である。図２において、図１の部分と対応するか、あるいは、同じものには同じ参照符号が付されている。上記の交換機１０は、各々が入力部４0 〜４63と出力部６0 〜６63とを有する６４個のデータ・ユニット２0 〜２63を含む。明確さのために、図２においては、データ・ユニット２0 ，２31，２32、そして、２63の入力部および出力部だけが示されている。
【００６１】
上記のデータ・ユニット２0 〜２63の各々２i には、２つのデータ・ポートＤＰ2iおよびＤＰ2i+1が接続されている。各データ・ユニット２i は、それに接続されるデータ・ポートが唯１つであってもよいが、或は、それに接続される２つ以上のデータ・ポートを有してもよいことが理解されるであろう。更に、各データ・ユニット２に接続されるデータ・ポートの数は同じである必要はない。各データ・ポートは、好適には、ユーザ・ネットワーク・インタフェース（ＵＮＩ）のポートである。
【００６２】
各データ・ユニット２i の入力部４i は、当該データ・ユニットに関係付けられたデータ・ポートＤＰ2iおよびＤＰ2i+1で受信したデータをバッファリングするためのメモリを含む。同様に、各データ・ユニット２0 〜２63の出力部６0 〜６63も、データバッファリングのためのメモリを含む。
図２の交換機１０は、更に、第１および第２のクロスコネクト・スイッチング・ユニット８1 および８2 を有する。各スイッチング・ユニット８j は、３２個の入力ポートＩＰ0 〜ＩＰ31と３２個の出力ポートＯＰ0 〜ＯＰ31とを有する。各スイッチング・ユニット８j は、複数の入力ポートと複数の出力ポートとの間で最大３２の同時接続（データ転送パス）を提供するように動作可能である。
【００６３】
それに加えて、更に、図２の交換機は、それぞれ上記のデータ・ユニット２0 〜２63に対応している６４個の接続ユニット１２0 〜１２63を有する。各接続ユニットは、１つの入力回路１４i と１つの出力回路１６i とを有する。再び、明確さのために、上記の接続ユニット１２0 ，１２31，１２32、そして、１２63の入力回路および出力回路だけが図２において示されている。
【００６４】
各接続ユニット１２i の入力回路１４i は、当該接続ユニットに対応しているデータ・ユニット２i の入力部４i に接続される１つの入力を有する。各接続ユニット１２i の入力回路１４i も、２つの出力、上記の第１のスイッチング・ユニット８1 の入力ポートＩＰ0 〜ＩＰ31に接続される上記の第１の出力と上記の第２のスイッチング・ユニット８2 の入力ポートＩＰ0 〜ＩＰ31に接続される上記の第２の出力を有する。後により詳細に説明されるように、各入力回路の入力は、それが接続されたデータ・ユニット入力部４i からパラレル形式でデータを受信するように設計されたパラレル入力であるが、各入力回路１４i の２つの出力は、ビット・シリアル（またはビット・シリアル差動（bit-serial differential)) 形式でデータを出力するように設計されたトライステート・シリアル出力である。入力回路１４i は、受信した並列データをビット・シリアル形式に変換し、このシリアルデータは、入力回路１４i の２つの出力のうちの１つの上に選択的に出力される。このパラレル→シリアル変換は、上記のデータを上記のスイッチング・ユニットにシリアル形式で転送し、したがって、上記のスイッチング・ユニット８j の上で必要な接続ピンの数を減らすために上記の入力回路１４i において実施される。
【００６５】
各接続ユニット１２i の出力回路１６i は、スイッチング・ユニット８j のうちの１つの出力ポートＯＰk と当該接続ユニット１２i に対応するデータ・ユニット２i の出力部６i との間に接続される。各出力回路１６i は、１つのシリアル入力と１つのパラレル出力とを有し、そのシリアル入力にて受信したビット・シリアル・データにシリアル→パラレル変換を実施して、結果として生ずるパラレル・データを上記のパラレル出力から出力する。
【００６６】
図２に示されるように、各スイッチング・ユニットの入力ポートは２つの異なる入力回路に接続されている。例えば、第１のスイッチング・ユニット８1 の入力ポートＩＰ0 は、入力回路１４0 の第１の出力に、そして、入力回路１４32の第１の出力に接続される。それらに２つの入力回路１４0 および１４32がそれぞれ対応するデータ・ユニット２0 および２32は、スイッチング・ユニット８1 の入力ポートＩＰ0 と関係付けられた１つのデータ・デリバリー・グループを形成する。第１のスイッチング・ユニットの入力ポート各々について上記のようなデータ・デリバリー・グループが１つ存在する。
【００６７】
更に、各データ・デリバリー・グループもまた、第２のスイッチング・ユニット８2 の入力ポートと関係付けられている。例えば、データ・ユニット２0 および２32からなるデータ・デリバリー・グループは、第１のスイッチング・ユニット８1 の入力ポートＩＰ0 と同様に、第２のスイッチング・ユニット８2 の入力ポートＩＰ0 とも関係付けられている。このように、上記の入力部４32は、関係付けられたデータ・ポートＤＰ64およびＤＰ65にて受信したデータを、このデータに要求される宛先データ・ポートに従って、第１のスイッチング・ユニット８1 または第２のスイッチング・ユニット８2 に転送することができる。上記の宛先データ・ポートがデータ・ポートＤＰ0 〜ＤＰ63のうちの１つであるならば、このデータは入力回路１４32の第１の出力を介して、第１のスイッチング・ユニット８1 の入力ポートＩＰ0 に転送される。ところが、上記の宛先データ・ポートがデータ・ポートＤＰ64〜ＤＰ127 のうちの１つであるならば、上記のデータは、入力回路１４32の第２の出力を介して、第２のスイッチング・ユニット８2 の入力ポートＩＰ0 に転送される。各入力回路１４i の出力がトライステート型であるので、２つの出力は同じスイッチング・ユニットの入力ポートに接続され得、如何なる時間においても、これらの出力のうちの１つだけがイネーブル（アクティブ）になっている。
【００６８】
図２の交換機において、各スイッチング・ユニットは、上記の複数のデータ・ユニットからなるサブセットへデータを転送するのに十分な出力ポートを有するだけである。例えば、第１のスイッチング・ユニット８1 の３２個の出力ポートは、複数の出力回路１６0 〜１６31を介して、それぞれデータ・ユニット２0 〜２31にだけ接続される。しかし、上記のデータ・デリバリー・グループのメンバーを適切に選択することによって、たとえ当該宛先データ・ユニットが上記のスイッチング・ユニットのうちの１つに接続されているだけであるとしても、各データ・ユニットが他の如何なるデータ・ユニットからもデータを受信することができることが確実にされる。
【００６９】
図２に示された上記の交換機は、更に、スイッチング・コントローラ２０を有する。このスイッチング・コントローラ２０は、上記のデータ・ユニット２0 〜２63の全て、上記の接続ユニット１２0 〜１２63の全て、そして、上記の２つのクロスコネクト・スイッチング・ユニット８1 および８2 に接続されている。後に、より詳細に説明されるように、上記のスイッチング・コントローラ２０は、この交換機の使用中に上記のデータ・ポート間で要求される接続を動的に確立するために、データ・ユニット２0 〜２63、接続ユニット１２0 〜１２63、そして、スイッチング・ユニット８1 および８2 を制御する。
【００７０】
以下に図２の交換機の動作について詳細に説明する。
上記の図２の交換機は、一連のスイッチング・サイクルにおいて同期して動作するように設計されている。各スイッチング・サイクルは、ＡＴＭデータの少くとも１セルを転送するに十分な長さを有するべきである。しかし、このスイッチング・サイクルが、全て同じ持続時間を有する必要があるというわけではない。例えば、トラフィックに依存して、あるときには、何十ものＡＴＭセルを送信するのに十分な、長いスイッチング・サイクルが使用され得、他のときには、この交換機を介して１つのＡＴＭセルを送信するに十分なだけである、短いスイッチング・サイクルが使用され得る。
【００７１】
交換機１０の使用中には、複数のデータ・ポートＤＰ0 〜ＤＰ127 に接続された複数のＡＴＭチャネル（仮想チャネル）から、これらのデータ・ポートＤＰ0 〜ＤＰ127 にて、複数のＡＴＭセルが受信される。これらのＡＴＭチャネルは、一定ビット伝送速度（ＣＢＲ）か、可変ビット伝送速度（ＶＢＲ）か、有効（avilable) ビット伝送速度（ＡＢＲ）か、或は、不特定の（unspecified)ビット伝送速度（ＵＢＲ）であってもよい。上記のＶＢＲチャネルは、リア  ルタイム可変ビット伝送速度（ＲＴ−ＶＢＲ）、および／または、非リアルタイム可変ビット伝送速度（ＮＲＴ−ＶＢＲ）であり得る。上記のＣＢＲとＶＢＲチャネルの場合でさえ、当該チャネルを提供しているＡＴＭネットワークの気まぐれ（特に、変化する遅延）によって、当該チャネルに属しているＡＴＭセルが、図２の交換機に到着する時間は予測できない。
【００７２】
受信したＡＴＭセルの各々は、そのヘッダ部分にてルーティング情報（仮想パス識別子（ＶＰＩ）および仮想チャネル識別子（ＶＣＩ）からなるセル・アドレス）を運ぶ。ルーティング情報は、この交換機が、当該セルがどの宛先データ・ポートに向けられるべきかを決定するために使用される。
図３は、上記のデータ・ユニット２0 〜２63のうちの１つと関係付けられた２つのデータ・ポートＤＰx およびＤＰx+1 とを、より詳細に示す。各データ・ポートＤＰx およびＤＰx+1 は、終端ユニット２２を介してデータ・ユニット２0 〜２63の上記の１つに接続されている。上記のデータ・ポートＤＰx とＤＰx+1 の各々に到着するセルは、フレーム分解され、同期をとられ、終端ユニット２２によってエラー・チェックされる。上記の終端ユニット２２は、有効なセルをデータ・ユニット２0 〜２63の上記の１つへ転送する。データ・ユニット２0 〜２63の上記の１つにおいて、上記のセルは、入力部４0 〜４63によって選択的に「ポリシング」され、それらのセルが属しているＡＴＭチャネルのための契約されたトラフィックパラメータに従っているかどうかが決定される。
【００７３】
上記の入力部４0 〜４63は、上記のデータ・ポートＤＰx とＤＰx+1 に接続された異なる受信チャネルの各々について、その受信チャネルのセルが転送されるべき、対応する宛先データ・ユニットを登録するルック・アップ・テーブルを有する。特に、受信したセル各々によって運ばれたルーティング情報（セル・アドレス）は、そのセル・アドレスに対応する宛先データ・ユニットの情報が登録されている、上記のルック・アップ・テーブルにおけるアドレスを決定するために使用される。
【００７４】
上記のルック・アップ・テーブルを使って、それから、セルは受信メモリ２４内の、それらが転送されるべき上記の異なる宛先データ・ユニットに従って異なるキューに書込まれる。こうして、図３に示されるように、上記の受信メモリ２４は、上記の異なる可能な宛先データ・ユニット２0 〜２63にそれぞれ対応して、６４個のメイン受信キューＲＱ0 〜ＲＱ63を提供する。それに加えて、好適には、図３に示されるように、上記のメイン・キューＲＱ0 〜ＲＱ63の各々を、セルの異なる優先レベルにそれぞれ対応して、複数のサブ・キューＳＱ0 〜ＳＱ3 に分割することが好ましい。例えば、一定ビット伝送速度チャネルに属しているセルは、最も高いプライオリティ（プライオリティ０）を有し、関連するメイン・キューの上記の最高プライオリティ・サブ・キューＳＱ0 に書込まれる。リアルタイム可変ビット伝送速度チャネルに属しているセルは、２番目に高いプライオリティ（プライオリティ１）を有し、これらは、関連するメイン・キューの２番目に高いプライオリティのサブ・キューＳＱ1 に書込まれる。非リアルタイム可変ビット伝送速度および有効ビット伝送速度／不特定ビット伝送速度チャネルに属しているセルは、関連するメイン・キューの更に下位のプライオリティ・サブ・キューＳＱ2 とＳＱ3 に書込まれる。図３に示されるように、異なる優先レベルの数は４に制限されるものではない。例えば、各メイン受信キューＲＱ0 〜ＲＱ63を６４個の異なるサブ・キューＳＱ0 〜ＳＱ63に再分割することによって、最高６４個の異なる優先レベルが収容され得る。また、セルをプライオリティによってサブ・キューに分割することは本質的なことではない。ある状況においては、各宛先データ・ユニットのために１つのメイン受信キューＲＱを設けることで十分かもしれない。
【００７５】
なお、上記のルック・アップ・テーブルは、上記の入力部４0 〜４63内部に設けてもよく、或は、それ自身でまた、上記の受信メモリ２４の１部分として形成してもよい。
各データ・ユニット２0 〜２63の入力部４0 〜４63は、上記のスイッチング・コントローラによって当該データ・ユニットに供給される制御情報を登録するローカル・スケジューラを有する。この制御情報は、各スイッチング・サイクルにおいて、どの受信キュー（そして、サブ・キューが使用されるならばサブ・キュー）がこのスイッチング機構へデータを転送することが許されるかを決定する際に使用される。
【００７６】
各スイッチング・サイクルにおいてデータを転送することが許されるキューの組合せは、スイッチング・コントローラによって、この交換機内でセルの競合を避けるように決定される。上記のような競合は、スイッチング・ユニット８1 および８2 の入力ポートにおいて（２つの入力回路１４i および１４i+32が同じ入力ポートＩＰi に接続されているので）、または、複数のスイッチング・ユニットのうちの１つのスイッチング・ユニットの出力ポートにおいて（２つのデータ・ユニット入力部４i および４i+32が共に、同じデータ・ユニット出力部６i へデータを送信しようとするので）発生し得る。
【００７７】
上記のスイッチング・コントローラ２０は、そのスイッチを介しての接続を上記のような競合の問題を避けるように決定することができるので、（上記の接続ユニット１２0 〜１２63と上記のスイッチング・ユニット８1 および８2 によって提供された）「スイッチング機構」は、少しのバッファリング（おそらく、以下に説明するセル・パイプライン・バッファは別として）も必要としない、簡素なクロスコネクト構成であり得る。これにより、上記のスイッチング機構自体が安価になり得る。
【００７８】
上記のスイッチング・コントローラ２０は、各データ・ユニットの受信メモリ２４における受信キューＲＱ0 〜ＲＱ63に関連する情報へのアクセス手段を有し、この情報、特に、キュー占有レベルとプライオリティを使用して、この交換機において渋滞を経験している何れかのキュー（または、もし提供されるならば、サブ・キュー）を識別する。そして、必要に応じて、上記の入力部ローカル・スケジューラにおいて登録した上記の制御情報を変更して、上記のような渋滞を軽減させる。
【００７９】
このように、各スイッチング・サイクルにおいて、各発信側データ・ユニットについて宛先データ・ユニットを指定するのと同様に、この実施の形態においては、スイッチング・コントローラ２０もまた、接続ユニット１２0 〜１２63およびスイッチング・ユニット８1 および８2 に対して制御情報を供給して、それらを適切に設定し、各発信側データ・ユニットからその宛先データ・ユニットまでの要求された接続を提供する。この接続は、当該スイッチング・サイクルの間、存在する。１つのスイッチング・サイクルにおいて使用するための上記の接続が確立されたならば、各発信側データ・ユニットの入力部４0 〜４63は、その指定された宛先データ・ユニットのためのキューから、（スイッチング・サイクルの長さに応じて）１つまたは複数のセルを読んで、この（これらの）セルを接続ユニット１２0 〜１２63の入力回路１４0 〜１４63のパラレル入力へ転送する。上記の全セル（ヘッダおよびペイロード）が転送される。転送速度は、例えば、６２２Ｍｂｉｔｓ／ｓ（３８，９００，０００×１６ビット語／秒）である。ヘッダによって運ばれるルーティング情報は、宛先データ・ユニットによって上記の宛先データ・ポートを決定するために必要であるので、ヘッダはペイロードと共に転送される。
【００８０】
入力回路１４0 〜１４63において、上記のセルのパラレル・データは、６２２Ｍｂｉｔｓ／ｓのビット・シリアル・データに変換される。このビット・シリアル・データは、スイッチング・コントローラ２０によって提供された上記の制御情報に従って、入力回路１４0 〜１４63の２つのシリアル出力のうちの１つに転送される。先に言及したように、スイッチング・コントローラ２０は、上記の交換機において入力ポートの競合を避けるために、何れのスイッチング・サイクルにおいても、各スイッチング・ユニットの入力ポートに接続される２つの入力回路出力のうちの１つだけがアクティブであることを確実にする。
【００８１】
スイッチング・ユニット８1 および８2 の入力ポートに到着するシリアル・データは、再びスイッチング・コントローラ２０によって提供された制御情報に従って、このスイッチング・ユニットの適切な出力ポートに転送される。上記のビット・シリアル・データは接続ユニット１２0 〜１２63の出力回路１６0 〜１６63によって１６ビットのパラレル形式に変換され、宛先データ・ユニット２0 〜２63の出力部６0 〜６63によって受信される。
【００８２】
再び図３を参照して、宛先データ・ユニット２0 〜２63において、上記の受信したセル・データは、出力部６0 〜６63の送信メモリ２６に書込まれる。上記のセルはそれぞれ異なるキューに再び書込まれるが、この場合、上記のキューは、それぞれ、そのデータ・ユニットに接続された２つのポートＤＰx とＤＰx+1 に対応する。
【００８３】
このように、図３に示されるように、上記の送信メモリ２６は、上記のデータ・ポートＤＰx に対応する第１の送信キューＴＱx 、および、上記のデータ・ポートＤＰx+1 に対応する第２の送信キューＴＱx+1 を有する。各セルのための宛先データ・ポートＤＰx またはＤＰx+1 の情報は、入力部４0 〜４63における上記のルック・アップ・テーブルに類似する他の１つのルック・アップ・テーブルを参照するために、そのセルによって運ばれた上記のルーティング情報（セル・アドレス）を使用することによって、出力部６0 〜６63によって確立される。
【００８４】
上記の送信キューは、多くの異なる方法で、再びサブ・キューＳＱに分割され得る。例えば、図３は、上記の受信キューＲＱ0 〜ＲＱ63と同様に、セルのプライオリティに従ってサブ・キューＳＱ0 〜ＳＱ3 に分割された、データ・ポートＤＰx のためのメイン送信キューＴＱx を示す。他の選択肢として、図３はまた、宛先データ・ポートＤＰx+1 に接続された異なる仮想チャネルＶＣZ 〜ＶＣW にそれぞれ対応するサブ・キューＳＱW 〜ＳＱZ に分割された、このデータ・ポートＤＰx+1 のためのメイン送信キューＴＱx+1 を示す。
【００８５】
上記の送信メモリ２６においては、複数のタイプのサブ・キューの適当な組合せならばどのようなものでも使用され得ることが理解されるであろう。スイッチング・ユニット８1 および８2 から受信したセルを、単にセルのプライオリティのみに基づいて（すなわち、データ・ポートに基づかず）送信メモリ２６に格納することもまた可能であろう。
【００８６】
したがって、図２の交換機における交換が２つの段階において効果的に実行されることが理解されるであろう。すなわち、第１の段階においては、複数のデータ・ポートにおいて受信した複数のセルは、複数のデータ・ユニット入力部４によって、それぞれの受信メモリ２４に書込まれる。また、上記の第１の段階においては、これらのセルは、上記のスイッチング機構によって、関連する宛先データ・ユニット出力部６0 〜６63へ転送され、それぞれの送信メモリ２６に書込まれる。第２の段階のスイッチングは、上記のセルが当該データ・ユニット２に接続される複数の終端ユニット２２のうちの１つを介して、上記の送信メモリ２６から上記の複数のデータ・ポートのうちの１つまで転送されるときに発生する。
【００８７】
この交換機における渋滞を減らし、より多くのセルがそれらの宛先データ・ユニットに届くようにするために、各データ・ユニット２0 〜２63、各接続ユニット１２0 〜１２63、および、各スイッチング・ユニット８1 および８2 が、それぞれの時間において、それらのデータ・ユニットに接続される複数のデータ・ポートのそれぞれの伝送速度（UNI line rate)の合計より速い伝送速度で動作可能であることが有利である。例えば、上記の複数のデータ・ユニット２0 〜２63、複数の接続ユニット１２0 〜１２63、および、複数のスイッチング・ユニット８1 および８2 は、ＵＮＩの伝送速度（UNI line rate)の合計の２倍の伝送速度で動作することができる。この場合、上記のスイッチング・コントローラ２０は、上記のデータ・ユニット２0 〜２63、接続ユニット１２0 〜１２63、および、スイッチング・ユニット８1 および８2 のクロックの周波数を増加させる命令を発行することができる。その結果、短い期間の間、上記のスイッチング機構のこれらの構成要素が上記の、より速い伝送速度で動作する。このように、発信側データ・ユニットから宛先データ・ユニットまでの間でセルを切り換えるために、より多くの機会が提供され得る。スイッチング機構において競合を回避することは、あるスイッチング・サイクルにおいては、セルがある発信側データ・ユニットからは転送され得ないことを意味するかもしれないので、上記の多くの機会が提供され得ることは望ましい。したがって、上記のスイッチング機構の構成要素をより速く動作させることにより、「キャッチ・アップ」する機会を与えることができる。
【００８８】
また、同様にして、上記のスイッチング機構の上記の構成要素がクロック制御される周波数を減らして、上記のＵＮＩ伝送速度の合計より下の伝送速度まで、上記のスイッチング過程を遅くすることが望ましいかもしれない。その結果、上記のスイッチング・コントローラ２０は、上記のデータ・ユニット入力部４0 〜４63の複数のローカル・スケジューラにおける上記の制御情報を更新することができる。
【００８９】
図２の交換機において、上記のセルのキューの全てが上記のデータ・ユニット２0 〜２63内において実装されることは理解されるであろう。このように、上記のスイッチング過程と関連する全てのメモリは全データ・ユニットにおいて同じ場所に実装され、従来の提案のように交換機全体に分散されない。
各スイッチング・サイクルにおいて上記の発信側から宛先へのパスを決定するために上記のスイッチング・コントローラを使用することは、スイッチの資源と有効な帯域とを、競合する発信元の間で、公正に割り当てることを確実にする際の助けとなることができる点において有利である。上記のスイッチング・コントローラは、上記の発信側から宛先へのパスを決定する方法において比較的洗練されている。例えば、上記のスイッチング・コントローラは、将来のトラフィックの流れの状況をどのように予測して対処するかを前の経験から学ぶことができるニューラルネットワークまたは他の適応的学習手段を含むことができる。これにより、上記のスイッチング・コントローラは、将来のトラフィック状態を予測して、それらに対処するための、発信側から宛先に至る最適のパスを決定するので、単に反応的（reactive）であるというよりはむしろ、先行的（proactive)であることを可能にするであろう。
【００９０】
図２における各入力回路１４0 〜１４63のシリアル出力の数は、２に限られるものではない。例えば、４つのスイッチング・ユニットがあるならば、上記の入力回路１４0 〜１４63はそれぞれ異なるスイッチング・ユニットに接続される４つのシリアル出力を有するであろう。この場合、上記のデータ・デリバリー・グループは各々４つのデータ・ユニットを有するであろう。そして、各グループはそれぞれ異なるスイッチング・ユニット上において４つの関連する入力ポートを有するであろう。各スイッチング・ユニットの上にある入力ポートと同じ数の異なるデータ・デリバリー・グループが必要である。上記の出力回路１６0 〜１６63は、図２に示されたものと変わらない。これにより、より多くのスイッチング・ユニットを、上記のスイッチング機構に含めることができ、したがって、より多数のデータ・ユニットを収容することを可能にする。
【００９１】
複数のシリアル出力を有することは、上記の入力回路には本質的でない。複数の出力は、パラレル・データを、使用されるスイッチング・ユニットのタイプに応じて複数のスイッチング・ユニットに転送することができる。出力データの幅は、入力データ幅と同じ（例えば、上記の実施の形態においては１６ビット幅）であり得るが、好適には、上記の入力回路は、上記の複数のスイッチング・ユニットへ、より狭い幅（例えば、４または８ビットの幅）のパラレル・データを出力する。その結果、上記のスイッチング・ユニット上において必要とされる、入力ポートあたりの（そして、また、対応して、出力ポートあたりの）接続ピンの数を減らすことが可能になる。一般に、ガリウム砒素技術を使用するスイッチング・ユニットは、シリアルのトラフィックを取り扱うためには十分な速さで（例えば、１．２Ｇｂｉｔｓ／ｓ）動作することができるが、より遅いＣＭＯＳ技術によるスイッチング・ユニットでは、同じデータ転送速度に対処するには、４ビット・パラレルのデータが要求されるかもしれない。
【００９２】
以下に、図２の交換機の構成要素について、図４〜７を参照してより詳細に説明する。
図４は、図２の交換機の複数の接続ユニット１２0 〜１２63のうちの１つのユニット１２i （０＜ｉ＜６３）の詳細な構成を示す。入力回路１４i （０＜ｉ＜６３）は、入力コントローラ１４１、送信バッファ１４２、パラレル・シリアル変換器１４３、第１および第２の出力ドライバ１４４および１４５、そして、出力コントローラ１４６を含む。上記の入力コントローラ１４１のデータ・バリッド入力（ＤＡＶ）がアクティブであるとき、上記の入力回路１４i は、１６ビットのパラレル・データを上記の送信入力Ｔx ＩＰにおいて受信する。上記の１６ビットのパラレル・データは、送信バッファ１４２によってバッファされ、パラレル・シリアル・コンバータ１４３に転送されて、ビット・シリアル・データに変換される。このビット・シリアル・データは、２つの出力ドライバ１４４および１４５の各々に転送される。
【００９３】
上記の出力ドライバ１４４および１４５の詳細な構成は、図５に示される。出力ドライバ１４４および１４５の各々は、第１および第２のトライステート・バッファ１５０〜１５３を含む。
トライステート・バッファ１５０および１５２は非反転バッファであるのに、トライステート・バッファ１５１および１５３は反転バッファである。このように、各出力ドライバ１４４および１４５は、差動出力ＯＰＡまたはＯＰＢ（２つのコンプリメンタリ信号ＯＰＡ＋／ＯＰＡ−；ＯＰＢ＋／ＯＰＢ−を有する）を提供する。このことは、スイッチング・ユニットへの高速データ転送のためには好ましい。出力ドライバ１４４のトライステート・バッファ１５０および１５１は両方共に、負論理選択信号
【００９４】
【外１】
0003853920.tif 000002
【００９５】
によって制御される。選択信号
【００９６】
【外２】
0003853920.tif 000003
【００９７】
が低であるときは、出力ドライバ１４４の２つの出力は両方ともアクティブである。選択信号
【００９８】
【外３】
0003853920.tif 000004
【００９９】
が低でないときは、出力ドライバ１４４の２つの出力は両方ともディスエーブル状態（ハイ・インピーダンス状態）である。出力ドライバ１４５のトライステート・バッファ１５２および１５３は、両方共に、他の１つの負論理選択信号
【０１００】
【外４】
0003853920.tif 000005
【０１０１】
によって制御される。選択信号
【０１０２】
【外５】
0003853920.tif 000006
【０１０３】
が低であるとき、出力ドライバ１４５の出力はアクティブであり、選択信号
【０１０４】
【外６】
0003853920.tif 000007
【０１０５】
が低でないときは、出力ドライバ１４５の出力は両方ともディスエーブル状態（ハイ・インピーダンス状態で）である。この実施の形態において、上記の選択信号
【０１０６】
【外７】
0003853920.tif 000008
【０１０７】
および
【０１０８】
【外８】
0003853920.tif 000009
【０１０９】
は、出力コントローラ１４６によって出力ドライバ１４４および１４５に提供され、この出力コントローラ１４６は、スイッチング・コントローラ２０によって提供される制御情報（ＳＥＬ）によって制御される。しかし、後に説明されるように、他の１つの実施の形態においては、オプションとして提供され、発信側データ・ユニットによって各セルに付されるルーティング・タグから、「自動的に」、上記の制御情報を出力コントローラが導き出すこともまた可能である。これは、図４において、送信入力Ｔx ＩＰと出力コントローラ１４６との間を破線によって接続することにより示されている。
【０１１０】
もう一度図４に戻って、各接続ユニット１２i の出力回路１６i （０＜ｉ＜６３）は、受信バッファ１６１、シリアル・パラレル変換器１６２、および、データ・ユニット・インタフェース部１６３を有する。上記の出力回路１６i は、受信入力Ｒx ＩＰにおいて差動形式のビット・シリアル・データを受信して、受信バッファ１６１において、このシリアルデータをバッファする。それから、上記のシリアルデータは、シリアル・パラレル変換器１６２によって１６ビットのパラレル形式に変換され、データ・ユニット・インタフェース部１６３に供給される。ここから、上記のデータはデータ・ユニット・インタフェース部１６３の制御の下に、接続されたデータ・ユニット２i の出力部６i に転送される。
【０１１１】
図６は、図２の交換機において使用される各スイッチング・ユニット８1 および８2 のブロック図である。
各スイッチング・ユニット８j （ｊ＝１，２）は、１組の入力バッファ８２、１組のマルチプレクサ８４、そして、１組の出力バッファ８６を含む。上記のスイッチング・ユニットの入力ポートＩＰi 毎に、１つの入力バッファ８２、１つのマルチプレクサ８４、そして、１つの出力バッファ８６が存在する。先に言及したように、上記の発信側から宛先へのパスの全てが各スイッチング・サイクルにおいて予め決定され、そして、全てのセルのキューは上記のデータ・ユニットにおいて実装されるので、出力の競合の問題に対処するためには上記の入力バッファ８２と出力バッファ８６は必要ではない。しかし、上記のバッファ８２および８６は、パイプライン化、スループット向上、および、クロック周期の減少を目的として、バイトまたはセル単位にバッファリングするために設けられている。これらの目的のために必要なメモリの量が１セル分のデータを上回るであろうとは考えられない。
【０１１２】
上記のスイッチング・ユニットは、更に、上記のマルチプレクサ８４にそれぞれ対応している複数のポート選択レジスタ８８を有する。アドレス・デコーダ９０は、上記のレジスタ８８へのアクセスを制御するために提供される。
図７は、上記のマルチプレクサ８４とポート選択レジスタ８８とを、より詳細に示す。簡単のために、図７においては、上記のスイッチング・ユニットが４つの入力ポートＩＰ0 〜ＩＰ3 と４つの出力ポートＯＰ0 〜ＯＰ3 のみを有すると仮定される。この場合、４つのマルチプレクサ８４0 〜８４3 が設けられ、各マルチプレクサは４つの入力と１つの出力を有する。上記のスイッチング・ユニットの４つの入力ポートＩＰ0 〜ＩＰ3 は、（それぞれ、図７に示されていない入力バッファ８２0 〜８２3 を介して）上記のマルチプレクサの複数の入力に接続されている。その結果、各マルチプレクサの４つの入力の各々が上記の入力ポートＩＰ0 〜ＩＰ3 のうちの異なる１つからデータを受信する。上記のマルチプレクサ８４0 〜８４3 のそれぞれの出力は、（それぞれ、図７に示されていない出力バッファ８６0 〜８６3 を介して）上記のスイッチング・ユニットの出力ポートＯＰ0 〜ＯＰ3 にそれぞれ接続されている。
【０１１３】
各マルチプレクサ８４0 〜８４3 は、ポート選択レジスタ８８0 〜８８3 のうちの関連する１つ８８i に接続される。上記の関連するポート選択レジスタ８８i に書込まれた制御情報を従って、各マルチプレクサ８４i は、上記の複数の入力のうちの１つを、その出力に接続する。これにより、上記のスイッチング・ユニット８j の複数の入力ポートＩＰ0 〜ＩＰ3 のうちの１つから、このスイッチング・ユニットの複数の出力ポートＯＰ0 〜ＯＰ3 のうちの１つへ至るデータ転送パスが提供される。
【０１１４】
各入力ポートが上記の複数の出力ポートのうちの個々に対応する１つに接続されることを許容することに加えて、図７に示された構成は、「マルチキャスティング」を実現するために要求されるかもしれないように、１つの入力ポートが、同時に、少なくとも２つの異なる出力ポートに接続されることを許容することは理解されるであろう。このことは本明細書において後に説明する。
【０１１５】
図６に戻って、ポート選択レジスタ８８0 〜８８3 に書込まれた上記の制御情報は、スイッチング・コントローラ２０によって変更され得る。スイッチング・コントローラ２０は、初めに、アドレス・デコーダ９０にアドレス情報を供給することによって、更新されるべきポート選択レジスタ８８i を選択する。それから、上記のうちの選択されたポート選択レジス８８i に上記の適切な新しい制御情報を供給する。
【０１１６】
以上述べたように、スイッチング・コントローラ２０は、各スイッチング・サイクルにおいて、発信側から宛先へ要求されたパスを設定するために、スイッチング機構の構成要素を直接制御してもよい。しかし、また、上記のスイッチング機構の構成要素は上記のスイッチング・コントローラによって間接的に制御され得る。このことは、上記のスイッチング機構を介して転送されるべき各セルに、そのセルの宛先データ・ユニットを指定しているルーティング・タグを付することによって達成される。この場合、複数のスイッチング・ユニット８1 および８2 、および、複数の接続ユニット１２0 〜１２63は、各セルがそれらを通り抜けるときに、そのセルと共に受信した上記のルーティング・タグ情報を読む。したがって、これらのユニットは「セルフ・ルーティング」であるということができる。言い換えると、各スイッチング・ユニット８j が、適切な内部の入力ポート・出力ポート間接続を確立するために上記のルーティング・タグ情報を使用し、各接続ユニット入力回路１４i が、その２つのシリアル出力のうちのどちらをイネーブルにするかを選択するために上記の情報を使用する。
【０１１７】
図８は、ルーティング・タグ情報に従ってセルフ・ルーティングを実行するクロスコネクト・スイッチング・ユニット１０８の部分のブロック図である。
図８のセルフ・ルーティング・スイッチング・ユニット１０８の構成要素において、図６のスイッチング・ユニット８j の構成要素と同じもの、あるいは、実質的に対応するものは、同じ参照符号によって示されている。こうして、図６のスイッチング・ユニットにおけるように、図８のセルフ・ルーティング・スイッチング・ユニット１０８は、そのｎ個の入力ポートの各々について、１つの入力バッファ８２i （０＜ｉ＜ｎ−１）、１つのマルチプレクサ８４i 、（図示されないが、図６に示された出力バッファ８６i に類似する）１つの出力バッファ、そして、１つのポート選択レジスタ８８i を有する。しかし、図８の各入力ポートＩＰ0 〜ＩＰn-1 は、更に、ルート指定回路１１０0 〜１１０n-1 を備えている。各ルート指定回路１１０i は、入力コントローラ１１２i および宛先レジスタ１１４i に加えて、当該入力ポートのために上記の入力バッファ８２i を有する。
【０１１８】
上記のスイッチング・ユニット１０８は、更に、アドレス・デコーダ１１６およびルーティング・コントローラ１１８を有する。上記のアドレス・デコーダ１１６は、ルーティング情報バス１２０によって、上記の宛先レジスタ１１４0 〜１１４n-1 の各々に接続されている。また、上記のアドレス・デコーダ１１６は、ポート選択レジスタ選択バス１２２によって、上記のポート選択レジスタ８８0 〜８８n-1 の各々にも接続されている。ルーティング・コントローラ１１８は、各ルート指定回路１１０i （図８においては明確さのために入力コントローラ１１２n-1 への接続のみが示されている）の入力コントローラ１１２i に接続されている。そして、このルーティング・コントローラ１１８は、また、データおよび制御バス１２６によって、上記のポート選択レジスタ８８0 〜８８n-1 の各々に接続され、更に、宛先レジスタ選択バス１２８によって、宛先レジスタ１１４0 〜１１４n-1 の各々にも接続される。ルーティング・コントローラ１１８も、上記のアドレス・デコーダ１１６に接続される。
【０１１９】
以下に、図８のスイッチング・ユニットの動作を説明する。上記のスイッチング・ユニット１０８が使用される交換機は同期的に動作し、一連のスイッチング・サイクルを実行すると再び仮定する。スイッチング・ユニット１０８の複数の入力ポートのうちの１つに到着する各セルは、それにルーティング・タグを付されている。図９は、このルーティング・タグのフォーマットの１例を示す。この場合においては、タグの長さは１バイトであって、関連するセルの先頭に付される。すなわち、上記のルーティング・タグ・バイトは先頭のバイトであって、セル自体の複数のバイトは、それに続く。図９に示されるように、このルーティング・タグ・バイトは、下位６ビットＢ0 〜Ｂ5 からなるアドレス・フィールドと、上位２ビットＢ6 およびＢ7 からなる制御フィールドとを有する。上記のアドレス・フィールドの上記の６ビットは、最大６４個の異なる宛先データ・ユニットを指定することを可能にする。上記の制御フィールドは、発信側データ・ユニット２0 〜２63から受信したデータ・パケット（すなわち、ルーティング・タグ・バイトおよびセル・バイト）の先頭を識別するために使用される。
【０１２０】
ルーティング・タグを付されたセルがスイッチング・ユニット１０８の入力ポートにおいて受信されたときには、このセルからのルーティング・タグ・バイトは、その入力ポートのためのルート指定回路１１０i の宛先選択レジスタ１１４i に書込まれる。この動作は、各入力ポートにおいて並行して実行される。その結果、上記のデータ・パケットの先頭のバイト（すなわち、ルーティング・タグ・バイト）が受信されると直ちに、そのときのスイッチング・サイクルにおいて転送されるであろう全てのセルのそれぞれのルーティング・タグが上記の宛先レジスタ１１４0 〜１１４n-1 に書込まれる。
【０１２１】
上記のデータ・パケットの残りのバイト（すなわち、上記のセル自体のバイト）は続けて受信され、それらはルート指定回路１１０i の入力バッファ８２i に書込まれる。これらのバイトが書込まれている間、上記のルーティング・コントローラ１１８は、宛先レジスタ１１４0 から始めて宛先レジスタ１１４n-1 までの、各宛先レジスタ１１４0 〜１１４n-1 を読む。
【０１２２】
上記のルーティング・コントローラは、宛先レジスタ選択バス１２８を介して、選択信号を宛先レジスタに送ることによって、読まれるべき宛先レジスタ１１４i を選択する。それから、選択された宛先レジスタに書込まれた上記のルーティング・タグ情報は、ルーティング情報バス１２０を介してアドレス・デコーダ１１６に転送される。アドレス・デコーダ１１６は、受信したルーティング・タグ情報をポート選択レジスタ・アドレスに変換し、このポート選択レジスタ・アドレスは、ポート選択レジスタ選択バス１２２を介して、全てのポート選択レジスタ８８0 〜８８n-1 に転送される。このポート選択レジスタ・アドレスは、上記のルーティング・タグ情報に従って、上記のポート選択レジスタ８８0 〜８８n-1 のうちの１つを指定する。上記のポート選択レジスタ・アドレスがポート選択レジスタ８８0 〜８８n-1 に供給されるのと同時に、ルーティング・コントローラ１１８は、上記のデータおよび制御バス１２６を使用して、それらのレジスタに制御情報を供給する。この制御情報は、上記の指定されたポート選択レジスタによって制御されるマルチプレクサ８４i のｎ個の入力のうちどれが選択されるべきか、すなわち、どのマルチプレクサ入力が、マルチプレクサ出力に接続されるべきかを指定する。各マルチプレクサ８４i へのｎ個の入力がそれぞれ上記のｎ個のルート指定回路１１０0 〜１１０n-1 に接続されるので、必要な制御情報は、単に、その時読まれた宛先レジスタに対応する特定のルート指定回路を示す数である。それから、上記のルーティング・コントローラ１１８は、上記のデータと制御バス１２６を介して上記のポート選択レジスタにロード信号を印加する。これに応答して、上記のポート選択レジスタ・アドレスによって指定された上記のポート選択レジスタ８８i は、上記の制御情報を格納する。上記の他のポート選択レジスタは、上記の制御情報を書込まない。
【０１２３】
例えば、入力ポートＩＰ0 のためのルート指定回路１１０0 における宛先レジスタ１１４0 が「７」を含む（すなわち、そのとき、上記の入力ポートＩＰ0 において受信されたセルのルーティング・タグが、このセルが宛先データ・ユニット２7 に送られるべきことを示す）ならば、そのとき、アドレス・デコーダ１１６は、ポート選択レジスタ８８7 を指定するポート選択アドレス「７」を生成し、ルーティング・コントローラ１１８は、上記のデータおよび制御バス１２６上に、制御情報「０」を出力する。その結果、出力ポートＯＰ7 のためのポート選択レジスタ８８7 が、そのとき処理されたルート指定回路１１０0 に対応している上記の制御情報「０」を書込む。このようにして、データ転送パスは、入力ポートＩＰ0 から出力ポートＯＰ7 まで確立される。
【０１２４】
それから、上記のルーティング・コントローラ１１８は、次の入力ポートＩＰ1 のためのルート指定回路１１０1 内の宛先レジスタ１１４1 の内容を読む。このレジスタに書込まれたルーティング・タグが宛先データ・ユニット２x （０＜ｘ＜ｎ−１）  を指定する。そして、上記のアドレス・デコーダ１１６は、ポート選択レジスタ８８x を示し、そこに制御情報「１」を書き込む。これによって、入力ポートＩＰ1 から出力ポートＯＰx に至る、もう１つのデータ転送パスを確立する。上記の入力ポートの全てから、それぞれの宛先出力ポートまでの経路が確立されるまで、以上の手続きは繰り返される。
【０１２５】
ｎ個の入力があるので、上記のセル・ルーティング・プロセスにはｎ＋１クロックサイクルを要するであろう。ＡＴＭセルには５３バイトがあるので、もしｎ＜５３ならば、各入力ポートにおいてセルのバイトの全てが受信される前に、全ての入出力間パスが確立され得る。
上記のデータ転送パスがルーティング・コントローラ１１８によって確立されると直ちに、セルデータは入力バッファ８２0 〜８２n-1 からマルチプレクサ８４0 〜８４n-1 の入力へ転送され始め得る。そこから、このデータは、各マルチプレクサ８４0 〜８４n-1 によって、接続されたポート選択レジスタ８８0 〜８８n-1 によって指定されたマルチプレクサ入力から、マルチプレクサ出力に、したがって、宛先データ・ユニットのための該当する出力ポートにまで転送される。
【０１２６】
ルーティング・コントローラ１１８が以上説明したように動作するとき、各ルート指定回路１１０i 内の入力バッファ８２i が１セル分を超えるデータ容量を有することが必要であることは理解されるであろう。例えば、各入力バッファが２セル分に等しいデータ容量を有することが必要かもしれない。しかし、好適には、チップ上で占有される面積を減らすために、入力バッファの各々の容量は、最小にされるべきである。
【０１２７】
この問題を克服するために、異なるセル・ルーティング・プロセスを使用することができる。この場合、セルが到着する前にデータ転送パスが確立される。これは、各データ・ユニットに各セルＣｉのルーティング・タグを使わせて、ルーティング情報Ｒi+1 を、そのセルＣｉのためでなく、当該データ・ユニットが同じスイッチング・ユニット入力ポートに供給するであろう次のセルＣｉ＋１のために供給（フィード・フォーワード）することによって達成される。
【０１２８】
このフィード・フォーワード・セル・ルーティング・プロセスは、宛先レジスタ１１４0 〜１１４n-1 の各々を、図１０（Ａ）に示されたように、「ダブル・バッファード」宛先レジスタ１１４′と置き換えることを要求する。このダブル・バッファード宛先レジスタ１１４′は、入力レジスタ１１４ａおよび出力レジスタ１１４ｂを有する。次のセルＣｉ＋１のためのルーティング情報Ｒi+1 がこの入力レジスタ１１４ａによって受信される間、この出力レジスタ１１４ｂは、現在のセルＣｉのためのルーティング情報Ｒi を保持している。現在のセルの全ての上記のデータが転送されたならば、上記の次のセルのためのルーティング情報は上記の入力レジスタから上記の出力レジスタまで転送される。上記のセル・ルーティング・プロセスの初めに、上記の入力ポートのための宛先レジスタ１１４′0 〜１１４′n-1 が、初期化される必要がある。これは、各データ・ユニット２がダミー・セルＤＣを送ることによって達成される（図１０（Ｂ）参照）。このダミー・セルＤＣには、ルーティング・タグＲＴDCが付され、無効なペイロードを有している。このルーティング・タグＲＴDCは、当該データ・ユニットが同じ入力ポートに送るであろう次のセル（最初の実際のデータセル）Ｃ１のためのルーティング情報ＲC1を指定する。或は、上記のダミー・セルＤＣは、特定の初期化セルであってもよい。上記のダミー・セルによって運ばれたルーティング情報ＲC1は、当該入力ポートのためのダブル・バッファード宛先レジスタ１１４′の入力レジスタ１１４ａにおいて受信される。このルーティング情報ＲC1は、直ちに上記の入力レジスタ１１４ａから当該宛先レジスタの出力レジスタ１１４ｂまで転送される。これらの動作は、全ての入力ポートについて並行して実施される。
【０１２９】
それから、ルーティング・コントローラ１１８は全ての宛先レジスタを読み（すなわち、上記の出力レジスタ１１４ｂを読み）、上記の最初の実際のデータセルＣ１を受信する前に要求されるデータ転送パスを確立するように、必要な情報をポート選択レジスタ８８0 〜８８n-1 に格納する。こうして、最初の実際のデータセルＣ１を受信すると直ちに、それが目指す出力ポートへの転送を開始することができる。
【０１３０】
上記の最初のデータセルＣ１は、そのルーティング・タグＲＴC1の中に、第２のデータセルＣ２のためのルーティング情報ＲC2を運び、最初のデータセルＣ１のデータの転送が続いている間、第２のデータセルＣ２のためのルーティング情報ＲC2は、ダブル・バッファード宛先レジスタ１１４′の入力レジスタ１１４ａに書込まれる。各ダブル・バッファード宛先レジスタ１１４′の出力レジスタ１１４ｂがルーティング・コントローラ１１８によって読まれると直ちに、（上記の最初のデータセルＣ１と共に受信した）第２のデータセルＣ２のためのルーティング情報ＲC2は、その入力レジスタ１１４ａから当該宛先レジスタの出力レジスタ１４ｂへ転送される。こうして、最初のセットのデータ・セルの転送が完了されると直ちに第２のセットのデータ・セルのための要求されたデータ転送パスが確立され得る。
【０１３１】
上記のフィード・フォーワード・セル・ルーティング・プロセスは、図１の交換機のように、各スイッチング・ユニット入力ポートが常に同じデータ・ユニットからデータを受信するような交換機における使用に適するのみである。図２の交換機において可能なように、入力ポートが少なくとも２つの異なるデータ・ユニットからデータを受信することができる場合には、上記の次のデータ・パケットがどの発信側から来るかは判らないので、そのパケットのためのルーティング情報をフィード・フォーワードすることは不可能である。
【０１３２】
図１１は、他のクロスコネクト・スイッチング・ユニット２０８の部分のブロック図である。このクロスコネクト・スイッチング・ユニット２０８もまた、図８のクロスコネクト・スイッチング・ユニット１０８と同様に、ルーティング・タグ情報に従ってセルフ・ルーティングを行う。図１１のセルフ・ルーティング・スイッチング・ユニット２０８の構成要素で、上記の図８のスイッチング・ユニット１０８の構成要素と同じもの、あるいは、実質的に対応するものは、同じ参照符号によって示されている。
【０１３３】
図１１のスイッチング・ユニット２０８は、入力ポートＩＰおよび出力ポートＯＰを別々に有する代わりに、図１１のスイッチング・ユニットは双方向ポートＰ0 〜Ｐn-1 を有するのみであるという点において、図８のスイッチング・ユニット１０８とは異なる。各双方向ポートＰi （０＜ｉ＜ｎ−１）は、バッファ回路９２i を介して、このポートに関係付けられた入力バッファ８２i に接続され、また、このポートと関係付けられた宛先レジスタ１１４i に接続される。それに加えて、各マルチプレクサ８４i は、トライステート・バッファ回路９４i を介して上記のポートＰ0 〜Ｐn-1 のうちの１つに接続されている。
【０１３４】
スイッチング・ユニット２０８は、コントローラ１１８′を更に有し、このコントローラ１１８′は、図８のスイッチング・ユニット１０８におけるルーティング・コントローラ１１８の機能のみでなく、入出力制御機能も実行する。
図１１のスイッチング・ユニット２０８は基本的に図８のスイッチング・ユニット１０８と同様に動作する。しかし、例えば、図２の交換機のような交換機において使用されるとき、上記のスイッチング・ユニットは、１つのスイッチング・サイクルにおいて２つのフェーズ（入力フェーズおよび出力フェーズ）を有する必要がある。入力フェーズにおいては、スイッチング・ユニット２０８の上記のポートＰ0 〜Ｐn-1 が入力ポートとして使用され、各データ・ユニット入力部４i は、接続ユニット入力回路１４i のうちの１つを介して、上記のポートＰ0 〜Ｐn-1 のうちの１つまでデータ・パケット（セル）を転送する。これらのセルは、内部では、スイッチング・ユニット２０８の入力バッファ８２0 〜８２n-1 に書込まれる。前述のように、これらのセルがセル・ルーティング・タグによって運ばれたルーティング情報に基づいて書き込まれるとき、これらのセルのために出力ポート選択がなされる。コントローラ１１８′は、そのスイッチング・サイクルの入力フェーズの間、上記のトライステート・バッファ回路９４0 〜９４n-1 をディスエーブル状態にする。その結果、マルチプレクサ８４0 〜８４n-1 が双方向ポートＰ0 〜Ｐn-1 から分離される。
【０１３５】
それから、上記のスイッチング・サイクルの出力フェーズの間、上記の双方向ポートは出力ポートとして使用される。そして、上記のセルは、入力バッファ８２0 〜８２n-1 から、マルチプレクサ８４0 〜８４n-1 およびトライステート・バッファ回路９４0 〜９４n-1 を介して、この時コントローラ１１８′によってイネーブルにされている、それらに対してそれぞれ決定されたポートＰi まで転送される。
【０１３６】
図８のスイッチング・ユニット１０８と同じデータ伝送速度を提供するために、図１１のスイッチング・ユニット２０８は、データ・ユニット２i に接続されるデータ・ポートそれぞれの伝送速度（ＵＮＩ伝送速度）の和の２倍のデータ伝送速度で動作できなければならないことは理解されるであろう。接続ユニット１２i もまた、２倍のデータ伝送速度で動作できなければならない。例えば、上記のＵＮＩ伝送速度の合計が６２２Ｍｂｉｔｓ／ｓであるならば、そのとき、スイッチング・ユニット２０８および接続ユニット１２i は１．２Ｇｂｉｔｓ／ｓで動作できなければならないであろう。
【０１３７】
図１１のスイッチング・ユニット２０８は、図８のスイッチング・ユニット１０８に比較して、全ポート数が半分であるという利点を有する。
他の実施の形態においては、双方向ポートを有するが、セルフ・ルーティングでないスイッチング・ユニットが使用され得る。また、図１の交換機において、図８のスイッチング・ユニットの代わりに、（上記のセルフ・ルーティングの有無にかかわらず）図１１のスイッチング・ユニット２０８を使用することもできる。
【０１３８】
図２の交換機において、いわゆる「マルチキャスティング」が実行できることが望ましい。その場合、複数のデータ・ポートＤＰ0 〜ＤＰ127 のうちの１つにて受信したデータが他の複数のデータ・ポートに送られる。
このようなマルチキャスティングのためには多くのやり方がある。例えば、上記のスイッチング・サイクルのうちの１つをマルチキャスト・サイクル専用に指定することが可能である。その場合、１つの発信側データ・ユニットが一群の宛先データ・ユニットに１つ以上のセルを出力する。スイッチング・ユニットの入力ポートまたは出力ポートにおける競合を避けるために、それは、一般に、同じマルチキャスト・サイクルにおいては、１または限られた数の発信側データ・ユニットのみがマルチキャストすることが可能であろう。こうして、この方法では、上記のデータ・ユニットには、個別に、或は、小さいグループ毎にマルチキャスト・サイクルが順番に割り当てられるであろう。
【０１３９】
マルチキャスティングを実行するこの方法では、マルチキャスト・サイクルにおける接続ユニット１２0 〜１２63およびスイッチング・ユニット８1 および８2 の設定は、先に図２を参照して説明したように、スイッチング・コントローラ２０によって制御されてもよい。
他方、図８および図１１を参照して説明したように、セルフ・ルーティング・スイッチング・ユニット１０８および２０８が交換機にて使用されるとき、図９に示されたものと異なるルーティング・タグ・フォーマットを採用することが必要である。図１２に示される、上記の異なるルーティング・タグ・フォーマットにおいては、ルーティング・タグは可変長（１バイト長または９バイト長）である。第１のバイトの最上位ビットは、当該ルーティング・タグが付けられたセルがユニキャストされる（すなわち、ちょうど１つの宛先データ・ユニットに送られる）べきか、あるいは、マルチキャストされる（複数の宛先データ・ユニットに送られる）べきかを示すキャスト・タイプ・ビットＣＴである。上記のキャスト・タイプ・ビットＣＴがリセット（０）状態であるならば、これはユニキャスト・セルを示す。そして、この場合、上記のルーティング・タグは唯１バイトの長さである。１バイト・ルーティング・タグの下位６ビットＵＣ０〜ＵＣ５は、上記のユニキャスト動作のための宛先データ・ユニットを指定する。
【０１４０】
他方、上記のキャスト・タイプ・ビットＣＴが（１）に設定されているならば、これはマルチキャスト・セルを示す。そして、上記のルーティング・タグは９バイト長である。ルーティング・タグの最後の８つのバイトは、それぞれ図２における６４個の異なる可能な宛先データ・ユニットに対応する、６４個のデータ・ユニット指定ビットＯ０〜Ｏ６３を提供する。これらのビットの各々は、これらが設定されるとき、それらに対応する宛先データ・ユニットが上記のマルチキャスト・セルを受信すべきであることを指定する。
【０１４１】
先に図８を参照して説明したように、上記のマルチキャスト・ルーティング・タグは、セルフ・ルーティング・スイッチング・ユニット１０８のうちの１つの入力ポートのうちの１つにおいて、それが関係するセルに付された状態で受信され、その入力ポートのためのルート指定回路１１０i の宛先レジスタ１１４i に書込まれる。ルーティング・コントローラ１１８は、上記のキャスト・タイプ・ビットＣＴから、当該ルーティング・タグがマルチキャスト・ルーティング・タグであると決定し、そのルーティング・タグの最後の８つのバイトに含まれたデータ・ユニット指定ビットＯ０〜Ｏ６３から、どの宛先データ・ユニットが上記のマルチキャスト・セルを受信するように要求されているかを認識する。ルーティング・コントローラ１１８によって、マルチキャスト・セルのデータを指定された宛先データ・ユニットへ導くように要求された複数のマルチプレクサ８４0 〜８４n-1 を制御する複数のポート選択レジスタ８８0 〜８８n-1 をそれぞれ指定する複数のポート選択レジスタ・アドレスが、順番に、アドレス・デコーダ１１６から、ポート選択レジスタ選択バス１２２上に印加される。同時に、その宛先レジスタ１１４i が丁度読まれたばかりであるルート指定回路１１０i を示す数が、先に図８を参照して説明したように、ルーティング・コントローラによって、上記のポート選択レジスタに記憶するための上記の制御情報として、データおよび制御バス１２６上に出力される。異なるポート選択レジスタの各々がアドレス・デコーダ１１６により順番に指定されると、ルーティング・コントローラ１１８はデータおよび制御バス１２６上にロード信号を印加する。その結果、指定されたポート選択レジスタに上記の制御情報が書込まれる。こうして、指定されたポート選択レジスタによって制御されたマルチプレクサ８４0 〜８４n-1 は、全て、上記のマルチキャスト・セルを受信したルート指定回路と同じルート指定回路からデータを受信するようにプログラムされる。
【０１４２】
複数のセルフ・ルーティング・クロスコネクト・スイッチによってマルチキャスティングを実現する上記の方法において、マルチキャスティングが発生するときと、ユニキャスティングが実行されるときとでは、データ・パケット（ルーティング・タグおよびＡＴＭセルデータ）の長さが異なる。このことは、マルチキャスト・サイクルには、ユニキャストするためにのみに使用されるスイッチング・サイクルより長い持続時間が必要であろうことを意味する。実際、発信側データ・ユニット２によって生成され、スイッチング・ユニット１０８における各ルート指定回路１１０i の入力コントローラ１１２i に印加される有効データ（ＤＡＶ）信号を使用することによって、ユニキャスト・セルとマルチキャスト・セルとで異なる転送時間は適応させられ得る。
【０１４３】
図１３は、本発明の第２の実施の形態によるＡＴＭ交換機の部分のブロック図である。図１３の交換機の構成要素と同じもの、あるいは、実質的に対応するものは、図２の交換機の構成要素と同じ参照符号によって示されている。図１３の交換機において、接続ユニット３２0 〜３２31は、図２の交換機において使用された接続ユニット１２0 〜１２63とは異なり、接続ユニット３２0 〜３２31の各々は２つの異なるデータ・ユニットに接続されている。各接続ユニットに共に接続される２つのデータ・ユニットは、スイッチング・ユニット８の関連する入力ポートＩＰi のためのデータ・デリバリー・グループを構成し、１つのデータ・デリバリー・グループにつき１つの接続ユニットがある。例えば、データ・ユニット２0 および２1 は、入力ポートＩＰ0 のためにデータ・デリバリー・グループを形成する。
【０１４４】
各接続ユニット３２0 〜３２31は、依然、入力回路３４0 〜３４31と出力回路３６0 〜３６31とを有するが、入力回路３４i は、図２の入力回路１４0 〜１４63の場合のように唯１つの入力の代わりに、２つの入力を有する。これらの２つの入力は、それぞれ異なるデータ・ユニット入力部４2iおよび４2i+1に接続されている。入力回路３４0 〜３４31はまた、スイッチング・ユニット８の入力ポートＩＰ0 〜ＩＰ31のうちの唯１つに接続されている唯１つの出力を有する。この１つの出力は、シリアル出力（差動出力）である。
【０１４５】
各接続ユニット３２i の出力回路３６i も、図２における接続ユニット１２0 〜１２63の出力回路１６0 〜１６63とは異なる。出力回路３６i は、スイッチング・ユニット出力ポートＯＰi に接続される１つのシリアル入力と、それぞれ異なるデータ・ユニット出力部６2iおよび６2i+1に接続される２つの出力とを有する。これら２つの出力は、各々、パラレル・データを出力する。
【０１４６】
図１３の交換機もまた同期的に動作して一連のスイッチング・サイクルを実行するが、この場合、交互に繰り返す第１および第２のスイッチング・サイクルがある。
各スイッチング・サイクルにおいて、各入力回路３４i は、上記のデータ・デリバリー・グループの両方のデータ・ユニットのそれぞれの入力部４2iおよび４2i+1から同時にデータを受信することができる。例えば、入力回路３４0 は、入力部４0 および４1 から同時にパラレル・データを受信することができる。なお、前述のように、当該スイッチング・サイクルにおいて上記のデータを上記のスイッチング機構へ転送することを許された、これら２つの入力部の各々の受信キューは、各データ・ユニット入力部におけるローカル・スケジューラに該当する制御情報を印加するスイッチング・コントローラ２０によって決定される。上記のローカル・スケジューラの使用は、スイッチング・コントローラ２０に掛かる負荷を減らす。
【０１４７】
第１のスイッチング・サイクルの各々において、各入力回路３４i の第１のパラレル入力において、当該データ・デリバリー・グループの第１のデータ・ユニット（すなわち、データ・ユニット２0 ，２2 ，２4 他）の入力部４2iから受信したパラレル・データは、入力回路３４i によってビット・シリアル形式に変換され、そのシリアル出力からスイッチング・ユニット８の関連する入力ポートＩＰi へ出力される。スイッチング・ユニット８の設定に従って、このシリアルデータは、このスイッチング・ユニットの出力ポートのうちの１つに出力され、出力回路３６0 〜３６31のうちの１つ３６j に至る。この出力回路３６j は、上記のシリアルデータをもう一度パラレル・データに変換し、上記の２つの出力のうちの（要求された宛先データ・ユニットに従う）１つに対して出力する。
【０１４８】
例えば、データがデータ・ポートＤＰ0 において受信され、発信側データ・ユニット２0 に格納され、このデータがデータ・ポートＤＰ127 を目指している状況を考えると、そうすれば、そのデータはスイッチング機構によって宛先データ・ユニット２63へ転送されなければならない。上記のようなデータの転送は、上記の第１のスイッチング・サイクルのうちの１つにおいて可能である。何故ならば、第１のスイッチング・サイクルにおいては、入力回路３４0 は、その２つのパラレル入力のうちの第１のパラレル入力（データ・ユニット２0 および２1 から成るデータ・デリバリー・グループの第１のデータ・ユニット２0 の入力部４0 に接続される入力）において受信したデータを出力するからである。入力回路３４0 は、上記のパラレル・データをビット・シリアル形式に変換する。スイッチング・コントローラ２０は、そのときの（第１の）スイッチング・サイクルにおいて、スイッチング・ユニット８の入力ポートＩＰ0 が出力ポートＯＰ31に接続されるようにスイッチング・ユニット８を設定する。スイッチング・コントローラ２０はまた、受信したデータをパラレル形式に戻した後に、受信データを上記の２つのパラレル出力の第２のもの迄転送するために出力ポートＯＰ31に接続される出力回路３６31を設定する。この第２の出力は、宛先データ・ユニット２63の出力部６63に接続される。それから、この出力部は、上記のデータを要求された宛先データ・ポートＤＰ127 に転送する。
【０１４９】
第２のスイッチング・サイクルの各々において、各入力回路３４0 〜３４31は、その第２のパラレル入力において受信したデータを出力する。この第２のパラレル入力は、例えば、入力回路３４0 の場合、データ・ユニット２0 および２1 から構成されるデータ・デリバリー・グループの第２のデータ・ユニット２1 の入力部４1 に接続される入力である。上記のデータは、再び、上記のシリアル出力を介して、接続されるスイッチング・ユニット入力ポートＩＰ0 へ、ビット・シリアル形式で出力される。このスイッチング・ユニットの設定は、必要に応じて、その前の第１のスイッチングにおいて提供されたデータ転送パスの設定とは異なるデータ転送パスの設定を、上記のデータのために提供するために、上記の第２のスイッチング・サイクルのために変更される。また、上記の第２のスイッチング・サイクルにおいて、上記の２つの出力のうちの該当する１つに接続されるスイッチング・ユニット出力ポートから、上記の受信したデータを出力するために、各出力回路３６0 〜３６31は必要に応じて再設定される。
【０１５０】
例えば、データ・ポートＤＰ2 （宛先データ・ユニット２1 ）へ転送されるべきデータがデータ・ポートＤＰ126 （発信側データ・ユニット２63）において受信された状況を仮定する。入力回路３４31は、各第２のスイッチング・サイクルにおいて、上記の２つの入力のうちの第２の入力にて受信したデータを出力し、この第２の入力は、データ・ユニット２62および２63から構成されたデータ・デリバリー・グループの第２のデータ・ユニット２63の入力部４63に接続されているので、上記のような転送は上記の第２のスイッチング・サイクルのうちの１つにおいて可能である。スイッチング・コントローラ２０は、入力ポートＩＰ31から出力ポートＯＰ0 までデータ転送パスを提供するように、スイッチング・ユニット８を設定する。こうして、上記のデータは、出力回路３６0 によって受信される。また、スイッチング・コントローラ２０は、当該第２のスイッチング・サイクルにおいて、出力回路３６0 のシリアル入力において受信したデータを、その２つのパラレル出力の第２のパラレル出力に出力するように、上記の出力回路３６0 を設定する。したがって、上記のデータは要求された宛先データ・ユニット２1 の出力部６1 に転送され、従って、要求された宛先データ・ポートＤＰ2 に出力される。
【０１５１】
また、上記の出力回路設定とスイッチング・ユニット設定は、これらの設定を制御しているスイッチング・コントローラの代わりに、発信側データ・ユニットによって上記のデータ・パケットに付されたルーティング・タグを使用することによって局所的に制御されることもできる。
図１３の交換機においても、複数の接続ユニットは、複数のデータ・ユニットから複数のデータ・デリバリー・グループが形成されるように設けられる。上記の複数の接続ユニットが時分割多重化機能を提供するので、１つのデータ・デリバリー・グループの１つのデータ・ユニットから各接続ユニットによって受信したデータは、この接続ユニットによってそのグループの他のデータ・ユニットから受信したデータとは異なる時間に、そのグループのためのスイッチング・ユニット入力ポートに転送される。
【０１５２】
図１３の交換機において、上記のようなデータ・デリバリー・グループを使用することにより、スイッチング・ユニットの入力ポートと出力ポートの全数を、同数のデータ・ユニットを有する図２のスイッチング・ユニットの半分にすることができることは理解されるであろう。こうして、図２の交換機においては２つのユニットが必要だった場合においても、図１３の交換機においては、１つのスイッチング・ユニットのみを使用することが可能である。更に、図１３における入力回路３４0 〜３４31の出力の数は、図２における入力回路１４0 〜１４63の出力の数の半分であり、出力ピン数を半分にできる。
【０１５３】
しかし、図１３の交換機において図２の交換機と同じデータのスループットを成し遂げるためには、スイッチング・ユニット８と接続ユニット３２0 〜３２31が、図２においてスイッチング・ユニット８1 および８2 と接続ユニット１２0 〜１２31が動作する速度の２倍の速度で動作できることが必要である。何故ならば、図１３の交換機において同時に存在するデータ転送パスの数は半分であるからである。
【０１５４】
このことは、図２の交換機と同じスループットを達成するためには、図１３の交換機における各データ・パケットの転送は、図２の交換機における各転送の半分の時間で完了しなければならないことを意味する。言い換えれば、図２における速度と同じ速度で、各データ・デリバリー・グループの第１のデータ・ユニットが第１のスイッチング・サイクルに割り当てられ、各データ・デリバリー・グループの第２のデータ・ユニットが第２のスイッチング・サイクルに割り当てられるためには、図１３における各（第１または第２の）スイッチング・サイクルは、図２における各スイッチング・サイクルの半分の長さでなければならない。
【０１５５】
例えば、各データ・ユニットのデータ・レートが６２２Ｍｂｉｔｓ／ｓであるならば、上記のスイッチング機構内における（すなわち、接続ユニット入力回路３４0 〜３４31からスイッチング・ユニット８を介して接続ユニット出力回路３６0 〜３６31への）転送のための（シリアルの）データ・レートは１．２Ｇｂｉｔｓ／ｓである必要がある。後者のデータ・レートで動作し得る回路は、ガリウム砒素技術において実現され得る。
【０１５６】
先に述べたように、スイッチング機構においてデータをシリアル形式で転送することは、データ転送パスあたりの接続ピンの数を減らす見地からは最高の解であるけれども、本質的でない。スイッチング・ユニットおよび接続ユニットがより遅く動作することが許容されるように、データ転送パスあたりに、より多くの接続ピンを設けることによって、上記のデータを、４または８ビット幅のパラレル形式において転送することができる。
【０１５７】
図１４は、図１３の交換機の接続ユニット３２0 〜３２31のうちの１つ３２i （０＜ｉ＜３１）のブロック回路図である。接続ユニット３２i は、入力回路３４i （０＜ｉ＜３１）および出力回路３６i （０＜ｉ＜３１）に加えて、入力回路３４i と出力回路３６i の両方に接続される制御回路３５i （０＜ｉ＜３１）を有する。制御回路３５i は、スイッチング・コントローラ２０への接続のための選択入力ＳＥＬを有し、そこから制御情報を受信する。
【０１５８】
入力回路３４i は、接続ユニットの第１および第２のパラレルのデータ入力Ｔx ＩＰ1 およびＴx ＩＰ2 にそれぞれ接続される入力バッファ３４１および３４２を有する。これらの２つのパラレル・データ入力は、それぞれ、上記のデータ・デリバリー・グループのうちの１つのデータ・デリバリー・グループの２つのデータ・ユニットの入力部４に接続されている。各パラレル入力において受信したデータは、入力バッファ３４１および３４２に一時的に保持される。
【０１５９】
入力回路３４i は、更に、入力バッファ３４１および３４２の出力にそれぞれ接続されるセル・バッファ３４３および３４４を有する。上記のセル・バッファ３４３および３４４はオプションであるが、それらが設けられたならば、上記の接続ユニットの関連するパラレル入力Ｔx ＩＰ1 またはＴx ＩＰ2 において受信したデータを最高１セル分まで保持するために使用される。セル・バッファ３４３および３４４のそれぞれの出力は、上記の制御回路３５i によってマルチプレクサ３４５に印加される入力選択信号ＩＰＳＥＬに従って２つの出力のうちの１つを選択するマルチプレクサ３４５に接続されている。各スイッチング・サイクルの後、第１のスイッチング・サイクルの各々の間、セル・バッファ３４３の出力がマルチプレクサ３４５によって選択され、第２のスイッチング・サイクルの各々の間、セル・バッファ３４４の出力がマルチプレクサ３４５によって選択されるように、入力選択信号ＩＰＳＥＬは制御回路３５i によって変更される。
【０１６０】
上記の入力回路は、更に、そのパラレル入力が上記のマルチプレクサ３４５の出力に接続されているパラレル・シリアル・コンバータ３４６を有する。このパラレル・シリアル・コンバータ３４６は、上記のマルチプレクサ３４５から受信した上記のパラレル・データをビット・シリアル・データに変換して、それを出力バッファ３４７に出力する。出力バッファ３４７は、図５に示された回路１４４または１４５のような差動出力ドライバであってもよく、上記のシリアルデータを接続ユニット３２i の出力端子Ｔx ＯＰに転送する。
【０１６１】
接続ユニット３２i の出力回路３６i は、接続ユニット３２i のシリアル入力Ｒx ＩＰに接続されている入力バッファ３６１を有する。このシリアル入力は、複数のスイッチング・ユニット出力ポートのうちの１つに接続されている。上記の入力バッファは、上記の出力ポートから入って来るシリアルデータをバッファリングして、それをセル・バッファ３６２に転送する。セル・バッファ３６２は、入力回路３４i におけるセル・バッファ３４３および３４４のように、最高１セル分までのデータ容量を有する。セル・バッファ３６２はオプションである。
【０１６２】
出力回路３６i は、更に、セル・バッファ３６２から上記のシリアルデータを受信するマルチプレクサ３６３を有する。上記のシリアルデータは、制御回路３５i によりマルチプレクサ３６３に印加される選択信号ＯＰＳＥＬに従って、マルチプレクサ３６３によって上記の２つの出力のうちの１つに出力される。上記の選択信号ＯＰＳＥＬは、制御回路３５i によってスイッチング・コントローラ２０から受信した、外から印加される制御情報ＳＥＬに従って可変である。その代わりに、または、それに加えて、上記の選択信号ＯＰＳＥＬは、制御回路３５i によって、入力バッファ３６１において受信した各セルによって運ばれたルーテング情報に従って、図１４において入力バッファ３６１を制御回路３５i に接続する破線によって概略が示されるように、セルフ・ルーティングを実現するように制御されてもよい。
【０１６３】
マルチプレクサ３６３の上記の２つの出力は、それぞれのシリアル・パラレル変換回路３６４および３６５に接続され、上記のシリアル・パラレル変換回路３６４および３６５の各々は、それによって受信した上記のシリアル・データをパラレル・データに変換し、それを出力バッファ３６６または３６７に出力する。上記の出力バッファ３６６および３６７は、それぞれ、接続ユニット３２i のパラレル出力Ｒx ＯＰ1 およびＲx ＯＰ2 に上記のパラレル・データを転送する。これらのパラレル出力は、上記の接続ユニット３２と関係付けられたデータ・デリバリー・グループの２つのデータ・ユニットの出力部６2iに、それぞれ接続されている。
【０１６４】
（図６および図７に示されるような）図１３のスイッチング・ユニット８は、図８のスイッチング・ユニット１０８または図１１のスイッチング・ユニット２０８（上記のセルフ・ルーティング機能の有無に関わらず）と置き換えられる。図１３のスイッチング・ユニットにおいて、各入力回路３４i の入力の数は、２に限られるものではない。例えば、各入力回路が、それぞれ異なるデータ・ユニット入力部４4i，４4i+1，４4i+2、および、４4i+3への接続のために４つの入力を有することができる、すなわち、各データ・デリバリー・グループは、４つのデータ・ユニットを有するであろう。この場合、各出力回路３６i は、それぞれ異なるデータ・ユニット出力部６4i，６4i+1，６4i+2、および、６4i+3への接続のために４つの出力を有するであろう。また、この交換機は、繰り返す、第１、第２、第３、および、第４のスイッチング・サイクルを有する必要があるであろう。ここで、各入力回路３４i のシリアル出力の速度は、各パラレル入力におけるデータ・レートの４倍のデータ・レートである。これにより、使用される接続ユニットはスイッチング・ユニットが上記の増加されたデータ・レートで動作可能であるならば、上記のスイッチング・ユニットにおいて入力ポートと出力ポートの数が更に減少されるであろう。
【０１６５】
図１３の実施の形態においては、先に述べたように、複数のデータ・ユニットがスイッチング資源を全く等しく共有する。しかし、異なるデータ・ユニットの間で資源を等しく割り当てることが、資源割り当てにおいて要求されるような公平さを提供しないという状況があり得る。例えば、そのグループについて予め選択されたスイッチング・サイクルのシーケンスにおいて、データ・デリバリー・グループの２つのデータ・ユニットのうちの第１のデータ・ユニットが、第２のデータ・ユニットより高速で動作するならば、上記の第１のデータ・ユニットには、第２のデータ・ユニットに第２のスイッチング・サイクルが割り当てられるより多くの第１のスイッチング・サイクルが割り当てられ得る。例えば、上記の第１のデータ・ユニットが６２２Ｍｂｉｔｓ／ｓのデータレートで動作し、上記の第２のデータ・ユニットが１５５Ｍｂｉｔｓ／ｓのデータレートで動作するとき、上記の接続ユニットは、上記のスイッチング・コントローラによって、または、上記のデータ・ユニット自身によって、４つの第１のスイッチング・サイクルと１つの第２のスイッチング・サイクルから構成された５つのスイッチング・サイクルからなるシーケンスを繰り返すように設定され得る。
【０１６６】
上に示されるように、制御回路３５i は、各スイッチング・サイクルにおいて、接続ユニット３２i の入力回路３４i の設定を制御する。この制御回路は、例えば、データ・ユニットに含められたローカル・スケジューラに類似したローカル・スケジューラを含んでもよい。このローカル・スケジューラは、上記のスイッチング・コントローラまたはデータ・ユニットから受信される制御情報を格納する。この制御情報は、当該入力回路のために、上記の予め選択されたスイッチング・サイクルのシーケンスの長さと構成を設定するために使用される。
【０１６７】
この構成において、スイッチング・コントローラ２０はまた、時々、例えば、１つのデータ・デリバリー・グループの異なるデータ・ユニットにおける受信キュー占有レベルを監視して、１つのデータ・ユニットのキューが他の１つのデータ・ユニットのキューより占有されていることに気付いたときには、上記のシーケンスを変更することができる。こうして、データ・デリバリー・グループのデータ・ユニットのためのスイッチング・サイクルの割り当ては、実際のトラフィック状態によって影響され得、交換機における資源の公正な割り振りを促進する。
【０１６８】
また、図２および図１３のアーキテクチャを結合することも可能である。例えば、収容されるデータ・ユニットの数が比較的大きいとき、各接続ユニット３２i は、それに（例えば）４つのデータ・ユニットを接続するかもしれない。個々のスイッチング・ユニットが有する入力ポート（そして、出力ポート）より多くの接続ユニットがあるならば、少なくとも２つのスイッチング・ユニットを使用することが必要であろう。この場合、図２の入力回路１４i における場合のように、少なくとも２つの入力回路のそれぞれのシリアル出力は、同じスイッチング・ユニット入力ポートに接続され得るように、各入力回路３４i が複数のトライステート・シリアル出力を有することが可能である。出力回路３６i の各々は、依然、上記のスイッチング・ユニット出力ポートのうちの１つに接続される唯１つのシリアル入力を有するであろう。
【０１６９】
本発明の実施の形態において使用された接続ユニット１２i および３２i は寸法において比較的小さく、単純な回路素子のみを含むので、単位価格をあまり増やすことなく、上記の回路素子のいくらか、または、全てを各ユニット内で複製する（したがって、冗長構成を提供する）ことが考えられる。これにより、障害発生時には、障害のある構成要素をバイパスすることを可能にするために上記のような複製を要求する広域ネットワーク（ＷＡＮ）への応用に有用である。ＷＡＮにおいて、上記のネットワークのオペレータの収入は、接続された呼の数に基づくので、もし、回線がダウンすると収入が失われ、更に、特に、上記の呼が重要な財務的な処理に関係がある場合、ペナルティが課せられるかもしれない。したがって、障害を速く識別し、呼の再ルーティングを行うことは、上記のようなＷＡＮへの応用において非常に重要である。上記の接続ユニット入力回路がスイッチング機構の入力側に位置するので、上記の入力回路で冗長構成を組み込むには特に有利である。
【０１７０】
以上説明された実施の形態は、ＡＴＭネットワークにおいてＡＴＭセルを交換するために使用することを意図しているけれども、本発明がデータがパケットの形である何れの通信網にでも適用され得ることは理解されるであろう。
また、本発明の他の１つの形態において、時分割多重方式以外の他の多重化方式、例えば、少なくとも２つのデータ・ユニットが同じ入力ポートを共有することを可能にする波長分割多重化や周波数分割多重化方式を使用することによってスイッチング手段の入力ポートの数を減らす接続手段を提供することも可能である。
【０１７１】
【発明の効果】
本発明によれば、第１に、クロスコネクト・スイッチング・ユニットの入出力ポートの数に制約されることなく、多数のデータ・ポートを収容することが可能な交換機が実現される。
本発明によれば、第２に、ルーティングの際の遅延、および、バッファリングの容量を減ずることを可能にする交換機、および、ルーティング方法が提供される。
【図面の簡単な説明】
【図１】従来ＡＴＭネットワークにおいて使用するために提案されていた交換機のブロック図である。
【図２】本発明の第１の形態を実現するＡＴＭ交換機の部分のブロック図である。
【図３】図２の交換機においてデータのキューを作ることを説明するための回路図である。
【図４】図２の交換機の１つの構成要素であって、本発明の第２の形態を実現する構成要素のブロック回路図である。
【図５】より詳細に上記の図４の構成要素の部分を示す図である。
【図６】上記の図２の交換機の第２の構成要素のブロック回路図である。
【図７】図６の構成要素のより詳細な部分を示す図である。
【図８】図８の構成要素を実現する第１の代替の実施形態のブロック図である。
【図９】図２の交換機で使用されるルーティング・タグの第１の典型的なフォーマットを示す図である。
【図１０】図８の構成要素の変更を説明する際に使用される模式図である。
【図１１】図６の構成要素の、本発明の第３の形態による、第２の代替の実施形態のブロック図である。
【図１２】ルーティング・タグの他の典型的なフォーマットを示す図である。
【図１３】本発明の第１の形態を実現する他の１つのＡＴＭ交換機の部分のブロック図である。
【図１４】図１３の交換機の１つの構成要素であって、本発明の第２の形態を実現する構成要素のブロック回路図である。
【符号の説明】
１，１０…交換機
２0 〜２63…データ・ユニット
４0 〜４63…入力部
６0 〜６63…出力部
８，８1 ，８2 ，１０８，２０８…クロスコネクト・スイッチング・ユニット
１２0 〜１２63，３２0 〜３２31…接続ユニット
１４0 〜１４63，３４0 〜３４31…入力回路
１６0 〜１６63，３６0 〜３６31…出力回路
２０…スイッチング・コントローラ
２２…終端ユニット
２４…受信メモリ
２６…送信メモリ
８２，８２0 〜８２n-1 …入力バッファ
８４，８４0 〜８４n-1 …マルチプレクサ
８６，８６0 〜８６n-1 …出力バッファ
８８，８８0 〜８８n-1 …ポート選択レジスタ
９０…アドレス・デコーダ
９４0 〜９４n-1 …トライステート・バッファ回路
１１０0 〜１１０n-1 …ルート指定回路
１１２0 〜１１２n-1 …入力コントローラ
１１４0 〜１１４n-1 ，１１４′0 〜１１４′n-1 …宛先レジスタ
１１４ａ…入力レジスタ
１１４ｂ…出力レジスタ
１１６…アドレス・デコーダ
１１８…ルーティング・コントローラ
１１８′…コントローラ
１２０…ルーティング情報バス
１２２…ポート選択レジスタ選択バス
１２６…データおよび制御バス
１４１…入力コントローラ
１４２…送信バッファ
１４３…パラレル・シリアル変換器
１４４，１４５…出力ドライバ
１４６…出力コントローラ
１５０〜１５３…トライステート・バッファ
３４１，３４２…入力バッファ
３４３，３４４…セル・バッファ
３４５…マルチプレクサ
３４６…パラレル・シリアル・コンバータ
３４７…出力バッファ
３６１…入力バッファ
３６２…セル・バッファ
３６３…マルチプレクサ
３６４，３６５…シリアル・パラレル変換回路
３６６，３６７…出力バッファ
Ｐ0 〜Ｐn-1 …双方向ポート
ＤＰ0 〜ＤＰ127 …データ入力／出力ポート
ＩＰ0 〜ＩＰ31…入力ポート
ＯＰ0 〜ＯＰ31…出力ポート
ＲＱ0 〜ＲＱ63…メイン受信キュー
ＳＱ0 〜ＳＱ63…サブ・キュー
ＴＱx ，ＴＱx+1 …送信キュー
ＶＣZ 〜ＶＣW …仮想チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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