(57)【特許請求の範囲】
【請求項１】
スイッチングトランジスタと、所定の出力電圧を出力させるために、前記スイッチングトランジスタを制御する制御回路と、該制御回路の電源を起動時に充電する起動回路と、を備え、前記電源電圧が第１の基準電圧を超えると、前記起動回路を停止し、前記電源電圧が前記第１の基準電圧より低い第２の基準電圧より低くなると前記制御回路を停止して、前記電源を起動回路により充電するスイッチング電源回路において、
軽負荷時に、前記第１の基準電圧と前記第２の基準電圧との間の第３の基準電圧より前記電源が低くなると所定期間前記起動回路を動作させ電源を充電することを特徴とするスイッチング電源回路。
【請求項２】
前記制御回路は、前記制御を行う制御部と、前記起動回路と、前記電源電圧が前記第１の基準電圧を超えたとき第１の信号を出力し、前記第２の基準電圧より低くなると第２の信号を出力する低電圧誤動作防止回路と、前記電源電圧が前記第３の基準電圧より低くなると第３の信号を出力する間欠動作防止回路とを、備えたことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
スイッチング素子と、所定の出力を出力させるためにスイッチング素子を制御する制御回路と、該制御回路の電源を充電する起動回路と、前記電源電圧が第１の基準電圧より高くなると第１の信号を出力し、前記電源電圧が第１の基準電圧より低い第２の基準電圧より低くなると第２の信号を出力する低電圧誤動作防止信号と有し、前記制御回路は、第１の信号により動作し、第２の信号により停止し、第２の信号により前記電源を充電動作するスイッチング電源回路において、
軽負荷時に前記第１の基準電圧と前記第２の基準電圧との間の第３の基準電圧より前記電源が低くなると所定期間第３の信号を出力する、間欠動作防止回路を有し、前記起動回路が前記第３の信号により前記電源を充電動作することを特徴とするスイッチング電源回路。
【請求項４】
前記間欠動作防止回路は、前記電源電圧と前記第３の基準電圧とを比較し前記電源電圧が前記第３の基準電圧より低くなると第４の信号を出力する比較器と、前記出力電圧をフィードバックしたフィードバック電圧と所定の第４の基準電圧とを比較し前記フィードバック電圧が前記第４の基準電圧より低くなると第５の信号を出力する比較器と、前記第４の信号と前記第５の信号とを入力したときの論理積に基づく第６の信号を出力する論理回路と、を備えたことを特徴とする請求項２または３に記載のスイッチング電源回路。
【請求項５】
前記制御部は発振回路を備え、前記間欠動作防止回路は、前記第６の信号と、前記発振回路の出力とを入力し、前記第３の信号を出力するフリップフロップ回路を備えたことを特徴とする請求項４に記載のスイッチング電源回路。
【請求項６】
前記制御回路が集積回路であること特徴とする請求項１ないし５のいずれかに記載のスイッチング電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング電源を制御する電源制御用ＩＣなどの半導体集積回路に関する。
【０００２】
【従来の技術】
スイッチング電源において、電源制御用ＩＣが定常動作しているとき、この電源制御用ＩＣへの電力は、負荷へ電力を供給するスイッチング電源のトランスの補助巻線から供給されることが多い。
図３は、スイッチング電源の要部回路図である。スイッチング電源の回路構成を説明する。ＡＣ１００Ｖの電源５０にトランス５１を介してダイオードブリッジ５２を接続し、このダイオードブリッジ５２に平滑用の電源コンデンサ５３を接続する。この電源コンデンサ５３の高電位側に、電源制御用ＩＣ１００のＶＨ端子と、トランス５５の１次巻線側の一端を接続し、トランス５５の１次巻線の他端とＭＯＳＦＥＴ５７のドレインを接続し、ソースと電源制御用ＩＣ１００のＩＳ端子および抵抗５８の一端とを接続し、抵抗５８の他端とＧＮＤとを接続する。ＭＯＳＦＥＴ５７のゲートと抵抗５９の一端とを接続し、抵抗５９の他端と電源制御用ＩＣ１００のＯＵＴ端子とを接続する。トランス５５の補助巻線５６の一端とダイオード６０のアノードとを接続し、ダイオード６０のカソードと抵抗６１の一端とを接続し、抵抗６１の他端と、電源コンデンサ５４の一端（高電位側）および電源制御用ＩＣ１００のＶＣＣ端子とを接続する。電源コンデンサ５４の他端とＧＮＤとを接続する。電源制御用ＩＣ１００のＣＳ端子と補助コンデンサ６２の一端を接続し、補助コンデンサ６２の他端とＧＮＤとを接続する。電源制御用ＩＣ１００のＦＢ端子とフォトカプラ７８のフォトトランジスタ７８ａのコレクタとを接続し、フォトトランジスタ７８ａのエミッタとＧＮＤとを接続する。
【０００３】
トランス５５の２次巻線の一端と整流用のダイオード７１のアノードとを接続し、ダイオード７１のアノードと平滑コンデンサ７２の一端および直流高電位端子７３とを接続する。トランス５５の２次巻線の他端と平滑コンデンサ７２の他端および直流低電位端子７４とを接続する。直流高電位端子７３と抵抗７５の一端および抵抗７６の一端とを接続し、抵抗７５の他端とフォトカプラ７８の発光ダイオード７８ｂのアノードとを接続し、発光ダイオード７８ｂのカソードとコンデンサ７９の一端およびツェナーダイオード８０のカソードとを接続し、ツェナーダイオード８０のアノードとトランス５５の２次巻線の他端とを接続する。抵抗７６の他端とコンデンサ７９の他端および抵抗７７の一端とを接続し、抵抗７７の他端とツェナダイオード８０のアノードとを接続する。また、点線の回路５５ｂはトランス５５の主捲線５５ａが動作を停止したときの還流電流を流す回路である。
【０００４】
図４は、電源制御用ＩＣの要部ブロック図である。この電源制御用ＩＣ１００は、起動回路１０１、制御回路２００、低電圧誤動作防止回路８５および内部電源回路８８（ＲＥＧ）で構成され、制御回路２００は発振器８７（ＯＳＣ）および説明は省略するが、ラッチ回路（Ｌａｔｃｈ）および過負荷防止回路（ＯｖｅｒＬｏａｄ）などで構成されている。
【０００５】
起動回路１０１は、スイッチング電源を起動するとき、制御回路２００に電力を供給する電源コンデンサ５４を充電する回路である。制御回路２００は電源制御用ＩＣの主要回路部である。低電圧誤動作防止回路８５は、ＶCC端子の電圧が低下した場合に、制御回路２００の動作を停止することで、電源制御用ＩＣの誤動作を防止する回路である。発振器８７は、図示しない出力回路を介して図３のＭＯＳＦＥＴ５７のゲート信号を制御し、負荷が軽くなったときに、ＦＢ端子からの電圧によって、この発振器８７の発振周波数を低下させ、また出力回路から出力される矩形波パルスのパルス幅を狭くし、ＭＯＳＦＥＴ５７が導通する期間を絞り、負荷に供給される電力を小さくする回路である。
【０００６】
図５は、図４の起動回路図である。起動回路１０１の回路構成を説明する。ＶＨ端子とＪＦＥＴ８１（接合型ＦＥＴ）のドレインとを接続し、ゲートとＧＮＤとを接続し、ソースと、ダーリントン接続したｎｐｎトランジスタ８２のコレクタとを接続し、エミッタとＶＣＣおよび定電流源８６の一端とを接続する。ｎｐｎトランジスタ８２のベースとＭＯＳＦＥＴ８３のドレインとを接続し、このドレインと２ＭΩ程度の抵抗９０を介してＪＦＥＴ８１のソースと接続し、ＭＯＳＦＥＴ８３のソースとＧＮＤとを接続する。ＭＯＳＦＥＴ８３のゲートとＭＯＳＦＥＴ８４のドレインとを接続し、ＭＯＳＦＥＴ８４のソースとＧＮＤとを接続し、ＭＯＳＦＥＴ８４のゲートと低電圧誤動作防止回路８５と接続する。定電流源８６の他端と、ＭＯＳＦＥＴ８４のドレインとを接続する。
【０００７】
図６は、ＪＦＥＴの特性を示す図である。ＶＣＣが高くなると、つまり、エミッタ側の電位が高くなると、ＪＦＥＴ８１がピンチオフ状態となり、ドレイン電流ＩD は急激に減少する。
図７は、起動回路の各部の波形を示す図である。ＶＣＣはＶＣＣ端子の電圧波形、ＩＣ消費電流は、電源制御用ＩＣ１００で消費する電流波形を示し、電流のピーク値は１ｍＡ程度である。ＮＭＯＳ８４ＶD は図５のＭＯＳＦＥＴ８４のドレイン電圧波形であり、ＮＭＯＳ８３ＶD は図５のＭＯＳＦＥＴ８３のドレイン電圧波形である。ＪＦＥＴ電流は図５のＪＦＥＴ８１のドレイン電流波形であり、電流のピーク値は８から１０ｍＡ程度で、テール部の電流は数μＡである。
【０００８】
つぎに、図３で示すスイッチング電源、図４で示す電源制御用ＩＣ１００、図５で示す起動回路１０１の動作および図７の各部の波形について説明する。
まず、電源制御用ＩＣ１００に搭載される低電圧誤動作防止回路８５の動作を説明する。低電圧誤動作防止回路８５は、ＶＣＣ端子の電圧が定常状態から低下し、所定の低い電圧になったときに、制御回路２００を停止させる信号を出力すると同時に起動回路１０１を動作させ、ＶＨ端子とＶＣＣ端子を導通させる信号を起動回路１０１に出力する。
【０００９】
また、低電圧誤動作防止回路８５は、ＶＣＣ端子の電圧が低い電圧から昇圧して、所定の高い電圧になったときに、制御回路２００を動作させる信号を出力すると同時に起動回路１０１による充電を停止させる信号を起動回路１０１に出力する。
この所定の低い電圧のことを低いしきい値電圧（Ｖｔｈ−ＵＶＬＯ−Ｌ、例えば９Ｖ）、所定の高い電圧のことを高いしきい値電圧（Ｖｔｈ−ＵＶＬＯ−Ｈ、例えば１６．５Ｖ）という。このように、低電圧誤動作防止回路８５のしきい値電圧には、電源電圧が昇圧過程で、制御回路２００の動作を開始させる、高いしきい値電圧と、電源電圧が降圧過程で、制御回路２００の動作を停止させる、低いしきい値電圧の２種類がある。このように、異なるしきい値電圧を有することをヒシテリシスがあるといい、低電圧誤動作防止回路８５はヒシテリシス特性を有する回路である。具体的に説明すると、このヒシテリシス特性を持たせている回路は低電圧誤動作防止回路８５を構成するヒシテリシス付き比較器８５ａ（ヒシテリシス付きコンパレータ）である。
【００１０】
このスイッチング電源の起動時について説明する。ＡＣ１００Ｖ電源５０が投入されたとき、電源コンデンサ５３の電圧が０Ｖから徐々に立ち上がる。つまり、ＶＨ端子の電圧が０Ｖから徐々に上昇する。ＶＨ端子の電圧が０Ｖ付近では、ｎｐｎトランジスタ８２のベースにＪＦＥＴ８１から電流が供給されて、ｎｐｎトランジスタ８２はオン状態となっている。起動回路１０１のＭＯＳＦＥＴ８４、８３のゲート電圧はゲートしきい値電圧より低いために、共にオフ状態である。ＶＨの電圧が上昇すると、低電圧誤動作防止回路８５が動作を開始し、ＭＯＳＦＥＴ８４がオン状態となる。そのため、ＭＯＳＦＥＴ８３は、ＶＨ端子の電圧が上昇してもオフ状態を維持する。ＭＯＳＦＥＴ８３がオフ状態を維持すると、抵抗９０を介してＪＦＥＴ８１からベース電流が供給され続けて、ｎｐｎトランジスタ８２はオン状態を維持する。
【００１１】
ｎｐｎトランジスタ８２がオン状態を維持すると、ＶＨ端子からＪＦＥＴ８１、ｎｐｎトランジスタ８２およびＶＣＣ端子を経由して、図３の電源コンデンサ５４が充電され、電源コンデンサ５４の電圧は上昇する。つまり、ＶＣＣ端子の電圧が徐々に上昇する。このＶＣＣ電圧が上昇すると、図６で示すようにＪＦＥＴ８１のドレイン電流ＩD は急激に減少する。
【００１２】
ＶＣＣ端子の電圧が上昇する期間で、低電圧誤動作防止回路８５の高いしきい値電圧よりＶＣＣ電圧が低い場合には、低電圧動作防止回路８５の出力信号で、制御回路２００の電源電圧を用いる内部電源回路８８をオフすることで、制御回路２００は動作停止状態を維持し、ＭＯＳＦＥＴ８４はオン状態を維持し、ＭＯＳＦＥＴ８３はオフ状態を維持し、ｎｐｎトタンジスタ８２はオン状態を維持して、ＶＨ端子とＶＣＣ端子は導通状態となる。
【００１３】
ＶＣＣ端子の電圧が上昇し、低電圧誤動作防止回路８５の高いしきい値電圧になった時点で、低電圧誤動作防止回路８５の出力信号で、内部電源回路８８をオンすることで、制御回路２００は動作を開始し、ＭＯＳＦＥＴ５７の制御を開始する。また、この出力信号でＭＯＳＦＥＴ８４はオフ状態になり、ＭＯＳＦＥＴ８３がオン状態となり、ｎｐｎトランジスタ８２がオフ状態となる。そうすると、ＪＦＥＴ８１を介してＶＨ端子からＶＣＣ端子へ供給されていた電流が遮断される。
【００１４】
しかし、ＭＯＳＦＥＴ５７が動作を開始することにより、補助巻線５６から電源コンデンサ５４へ電流が供給され、ＶＣＣ端子の電圧は、例えば、３０Ｖの電圧を維持するようになり、この立ち上がったＶＣＣ端子の電圧で、電源制御用ＩＣ１００は安定に動作し、負荷に安定した電力が供給される。この状態では、ｎｐｎトランジスタ８２がオフ状態であるため、ＶＨ端子とＶＣＣ端子の間は遮断状態となる。
【００１５】
つぎに、スイッチング電源が定常動作している場合について説明する。
定常動作状態で何らかの原因で、負荷が接続している直流高電位側端子７３の電圧が低下した場合、フォトカプラー７８の発光ダイオード７８ｂの光量が減少して、フォトカプラー７８のフォトトランジスタ７８ａのコレクタ電流が減少する。このＦＢ端子に流れる電流が減少すると、電源制御用ＩＣ１００のＯＵＴ端子から出力される出力電圧で、制御されるＭＯＳＦＥＴ５７の電流が増大する。ＭＯＳＦＥＴ５７の電流が増大すると、直流高電位端子７３の電圧は上昇し、一定の直流電圧が負荷に供給される。
【００１６】
つぎに、このスイッチング電源が待機状態など軽負荷状態になった場合について説明する。
スイッチング電源が待機状態など軽負荷状態では、フォトカプラー７８を介したフィードバック信号（０Ｖの電圧）により、制御回路２００からＭＯＳＦＥＴ５７の動作を停止させる信号が出力される。具体的には、ＭＯＳＦＥＴ５７のゲートに、０Ｖかマイナス電圧が印加される。ＭＯＳＦＥＴ５７が停止するとトランス５５の主捲線５５ａに電流が流れないために、トランス５５の補助巻線５６から電源コンデンサ５４に供給される電流が停止する。
【００１７】
そうすると、補助巻線５６からの電流の供給がないまま、電源コンデンサ５４からＶＣＣ端子を介して電源制御用ＩＣ１００に供給される放電電流で、電源制御用ＩＣ１００が動作を続けることになる。このとき電源制御用ＩＣで消費する電流は１ｍＡ程度である。
しかし、この軽負荷状態が長く続くと、電源コンデンサ５４の電圧が放電により低下する。ＶＣＣ端子の電圧が低いしきい値電圧（例えば、９Ｖ）に達したときに、低電圧誤動作防止回路８５からの出力信号で、制御回路２００の動作が停止する。制御回路２００の動作が停止すると、制御回路２００で消費される電流がなくなるために、電源コンデンサ５４からの放電電流は停止する。一方、この低いしきい値電圧に達した時点で、ＭＯＳＦＥＴ８４のゲートに低電圧誤動作防止回路８５の出力電圧（Ｈレベル）が入力され、ＭＯＳＦＥＴ８４はオンし、ＭＯＳＦＥＴ８３はオフし、ｎｐｎトランジスタ８２がオンする。
【００１８】
そうすると、前記のＶＨ端子と接続するＪＦＥＴ８１を介して、平均電流として数ｍＡの電流が、ＶＨ端子、ＪＦＥＴ８１、ｎｐｎトランジスタ、ＶＣＣ端子を経由して電源コンデンサ５４は再び充電される。このＪＦＥＴ８１のドレイン電流ＩD は、、ピーク値が８から１０ｍＡで、テール部の電流が数μＡの電流である。この充電電流で電源コンデンサ５４の電圧は上昇し、数百ｍｓで高いしきい値電圧（例えば、１６．５Ｖ）に到達する。
【００１９】
高いしきい値電圧に到達すると、低電圧誤動作防止回路８５からの出力信号で、制御回路２００は再び動作を開始する。しかし、軽負荷状態のために、補助巻線５６からの電流の供給がない状態で、電源コンデンサ５４は再び放電を開始し、電源コンデンサ５４の電圧は再び低下する。
このように、電源コンデンサ５４の電圧、つまり、ＶＣＣ端子電圧が、低電圧誤動作防止回路８５の高いしきい値電圧と、低いしきい値電圧の間で低下と上昇を繰り返し、低下している間は、制御回路２００が動作し、上昇している間は、制御回路２００が動作を停止する、所謂、制御回路２００が間欠動作状態に入る。つまり、電源制御用ＩＣが間欠動作状態に入ることになる。
【００２０】
【発明が解決しようとする課題】
このように、電源制御用ＩＣが間欠動作状態で、特に制御回路２００が停止状態にあるときに、スイッチング電源が重負荷状態となった場合、電源コンデンサ５４の電圧が制御回路２００が動作開始できる高いしきい値電圧に直ちに立ち上がらず、数百ｍｓと長い時間が掛かる。つまり、重負荷状態に瞬時に対応できず、応答遅れが生じる。
【００２１】
この発明の目的は、前記の課題を解決して、軽負荷状態での間欠動作を防止し、重負荷状態での応答遅れが小さな半導体集積回路を提供することにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、スイッチングトランジスタと、所定の出力電圧を出力させるために、前記スイッチングトランジスタを制御する制御回路と、該制御回路の電源を起動時に充電する起動回路と、を備え、前記電源電圧が第１の基準電圧を超えると、前記起動回路を停止し、前記電源電圧が前記第１の基準電圧より低い第２の基準電圧より低くなると前記制御回路を停止して、前記電源を起動回路により充電するスイッチング電源回路において、軽負荷時に、前記第１の基準電圧と前記第２の基準電圧との間の第３の基準電圧より前記電源が低くなると所定期間前記起動回路を動作させ電源を充電する構成とする。
【００２３】
また、前記制御回路は、前記制御を行う制御部と、前記起動回路と、前記電源電圧が前記第１の基準電圧を超えたとき第１の信号を出力し、前記第２の基準電圧より低くなると第２の信号を出力する低電圧誤動作防止回路と、前記電源電圧が前記第３の基準電圧より低くなると第３の信号を出力する間欠動作防止回路とを、備えた構成とするとよい。
【００２４】
また、スイッチング素子と、所定の出力を出力させるためにスイッチング素子を制御する制御回路と、該制御回路の電源を充電する起動回路と、前記電源電圧が第１の基準電圧より高くなると第１の信号を出力し、前記電源電圧が第１の基準電圧より低い第２の基準電圧より低くなると第２の信号を出力する低電圧誤動作防止信号と有し、前記制御回路は、第１の信号により動作し、第２の信号により停止し、第２の信号により前記電源を充電動作するスイッチング電源回路において、軽負荷時に前記第１の基準電圧と前記第２の基準電圧との間の第３の基準電圧より前記電源が低くなると所定期間第３の信号を出力する、間欠動作防止回路を有し、前記起動回路が前記第３の信号により前記電源を充電動作する構成とする。
【００２５】
また、前記間欠動作防止回路は、前記電源電圧と前記第３の基準電圧とを比較し前記電源電圧が前記第３の基準電圧より低くなると第４の信号を出力する比較器と、前記出力電圧をフィードバックしたフィードバック電圧と所定の第４の基準電圧とを比較し前記フィードバック電圧が前記第４の基準電圧より低くなると第５の信号を出力する比較器と、前記第４の信号と前記第５の信号とを入力したときの論理積に基づく第６の信号を出力する論理回路と、を備えた構成とするとよい。
【００２６】
また、前記制御部は発振回路を備え、前記間欠動作防止回路は、前記第６の信号と、前記発振回路の出力とを入力し、前記第３の信号を出力するフリップフロップ回路を備えた構成とするとよい。
また、前記制御回路が集積回路であると好ましい。
【００２７】
【発明の実施の形態】
図１は、この発明の一実施例の半導体集積回路の要部回路図である。ここでは、起動回路１０１ａ、ＪＦＥＴ８１および本発明の主要部分である間欠動作防止回路１０２とを示す。
起動回路１０１ａは、従来の起動回路１０１と異なる点は、ｎチャネルＭＯＳＦＥＴであるＭＯＳＦＥＴ７を付加し、間欠動作防止回路１０２の出力を、このＭＯＳＦＥＴ７のゲートに入力している点である。当然、これらの回路は、図３で示した電源制御用ＩＣ１００の中に集積されている。
【００２８】
本発明の間欠動作防止回路について説明する。ＶＣＣ端子と抵抗１の一端とを接続し、抵抗１（Ｒ１）の他端が抵抗２（Ｒ２）の一端とを接続し、抵抗２の他端とＧＮＤとを接続する。接続点ａと比較器３（ＣＯＭＰ１）のマイナス端子とを接続し、プラス端子と基準電源Ｅ１（Ｅ１：基準電圧も意味することとする）とを接続する。ＦＢ端子と比較器４（ＣＯＭＰ２）の−端子とを接続し、比較器４のプラス端子と基準電源Ｅ２（Ｅ２：基準電圧も意味することとする）とを接続する。比較器３と比較器４の出力をＮＡＮＤ回路５の入力端子とを接続し、出力端子とＤＦＦ回路６のＤＡＴＡ端子とを接続し、図４の発振器８７の出力点とＤＦＦ回路６のＣＬＫ端子とを接続する。ＤＦＦ回路６のＱＢ端子から出力信号が出力される。
【００２９】
つぎに、起動回路１０１ａとＪＦＥＴ８１ついて説明する。ＪＦＥＴ８１は図５と同じである。起動回路１０１ａは、基本的には従来の起動回路１０１と同じであるが、前記したようにＭＯＳＦＥＴ７が定電流源８６とＧＮＤの間に追加接続され、ＭＯＳＦＥＴ７のゲートとＤＦＦ回路６のＱＢ端子とを接続している点が従来回路と異なる。
【００３０】
つぎに、間欠動作防止回路１０２と起動回路１０１ａの動作について、図２の各部の波形を用いて説明する。ＶＣＣ端子の電圧（以下、ＶＣＣとする）を抵抗１と抵抗２で分圧した電圧がａ点の電圧である。ＶＣＣは通常３０Ｖ程度であるが、このＶＣＣが低下し、低電圧誤動作防止回路８５の低いしきい値電圧、例えば９Ｖよりも１Ｖ高い１０Ｖになった場合に、ａ点の電圧がＥ１になるように、抵抗１と抵抗２の抵抗値を決める。つまり、低電圧誤動作防止回路８５の低いしきい値電圧（Ｖｔｈ−ＵＶＬＯ−Ｌ）である９Ｖより高い準しきい値電圧（Ｖｔｈ−ＵＶＬＯ−Ｌ＋α）、例えば、αを１Ｖとし、１０Ｖの電圧を準低いしきい値電圧とする。こうすることで、この準低いしきい値電圧（１０Ｖ）では、低電圧誤動作防止回路８５から制御回路２００を停止させる信号は出力されないために、制御回路２００は動作が継続する。
【００３１】
ＶＣＣが準低いしきい値電圧である１０Ｖとなった時点で、比較器３（ＣＯＭＰ１）のマイナス端子の電圧が基準電圧Ｅ１と一致し、１０Ｖより低い電圧で、比較器３（ＣＯＭＰ１）の出力はＬレベルからＨレベルに変わる。
一方、比較器４（ＣＯＭＰ２）のマイナス端子と接続するＦＢ端子の電圧は、軽負荷状態では、ほぼ０Ｖであり、比較器４（ＣＯＭＰ２）からの出力はＨレベルの状態を維持する。前記の比較器３（ＣＯＭＰ１）の出力と比較器４（ＣＯＭＰ２）の出力をＮＡＮＤ回路５に入力すると、ＶＣＣが準しきい値電圧である１０Ｖに達した時点で、ＮＡＮＤ回路５の出力はＨレベルからＬレベルに変化する。
【００３２】
ＮＡＮＤ回路５のＨレベルの信号をＤＦＦ回路６のＤＡＴＡ端子に入力し、発振器８７の出力信号である矩形波のクロック信号（Ｈレベル）をＣＬＫ端子に入力すると、ＤＦＦ回路６のＱＢ端子からＬレベルの信号が出力され、次のクロック信号の立ち上がりに同期をしてＱＢ端子から出力される信号はＬレベルからＨレベルに変わる。このＬレベルからＨレベルに変わる信号を、起動回路１０１ａのＭＯＳＦＥＴ７のゲートに入力すると、ＭＯＳＦＥＴ７はオフ状態からオン状態に変わり、ＭＯＳＦＥＴ８３はオン状態からオフ状態に変わる。
【００３３】
そうすると、ｎｐｎトランジスタ８２がオフ状態からオン状態となり、ＪＦＥＴ８１に、制御回路２００で消費する電流（１ｍＡ程度）より大きな電流が流れ、ＶＨからＶＣＣを経由して図３の電源コンデンサ５４に電流が流れ込み、電源コンデンサ５４の電圧が上昇し、ＶＣＣは上昇に転ずる。
しかし、ＭＯＳＦＥＴ８３は、発振器８７からの次の出力パルス（クロックパルス）の立ち上がりで、オフ状態からオン状態となり、従って、ｎｐｎトランジスタ８２はオン状態からオフ状態となる。ｎｐｎトランジスタ８２がオン状態からオフ状態となる時点は、ＶＣＣが低電圧誤動作防止回路８５の高いしきい値電圧（Ｖｔｈ−ＵＶＬＯ−Ｈ）とは関係なく、出力パルスで決められる。
【００３４】
ｎｐｎトランジスタ８２がオフ状態になると、ＪＦＥＴ８１のドレイン電流は停止されて、電源コンデンサ５４は充電されず、ＶＣＣは再度低下し始める。
このように、ＶＣＣは、降圧、昇圧を繰り返すが、降圧から昇圧する時点の電圧を低いしきい値電圧（９Ｖ）より高い、準しきい値電圧（１０Ｖ）とすることで、電源制御用ＩＣ１００を常時動作状態とすることができる。このときの制御回路２００での消費電流は図２に示すように１ｍＡ程度である。
【００３５】
前記したように、間欠動作防止回路１０２の準低いしきい値電圧（１０Ｖ）を、低電圧誤動作防止回路８５の低いしきい値電圧（９Ｖ）より高くなるように、間欠動作防止回路１０２の抵抗１、抵抗２の抵抗値を設定することで、制御回路２００を常時、動作状態とすることができて、制御回路２００は間欠動作状態とならない。制御回路２００が常時動作しているために、軽負荷状態から重負荷状態となった場合でも、出力の立ち上がり時間は数百μｓとなり、従来回路と比べると３桁程度、応答速度を早くすることができる。尚、抵抗１、抵抗２の抵抗値は、Ｅ１＝（Ｒ２／（Ｒ１＋Ｒ２））×１０Ｖを満たすように決めるとよい。
【００３６】
【発明の効果】
この発明によれば、間欠動作防止回路を起動回路の前段に設置することで、電源制御用ＩＣを構成する制御回路の間欠動作を防止し、軽負荷状態（つまり待機状態）から重負荷状態となった場合の応答遅れを、従来回路と比べて、３桁程度小さくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体集積回路の要部回路図
【図２】図１の半導体集積回路の各部の波形を示した図
【図３】スイッチング電源の要部回路図
【図４】図３の電源制御用ＩＣのブロック図
【図５】従来の起動回路図
【図６】ＪＦＥＴの特性図
【図７】従来回路の各部の波形図
【符号の説明】
１    抵抗（Ｒ１）
２    抵抗（Ｒ２）
３    比較器（ＣＯＭＰ１）
４    比較器（ＣＯＭＰ２）
５    ＮＡＮＤ回路
６    ＤＦＦ回路
７、８３、８４  ＭＯＳＦＥＴ
８１    ＪＦＥＴ
８２    ｎｐｎトランジスタ
８５    低電圧誤動作防止回路
８５ａ  ヒシテリシス付き比較器（コンパレータ）
８６    定電流源
８８    内部電源回路
１０１ａ  起動回路
１０２    間欠動作防止回路
Ｅ１、Ｅ２  基準電源／基準電圧
ＶＨ    ＶＨ端子（高電圧端子）
ＶＣＣ  ＶＣＣ端子／ＶＣＣ端子電圧
ＦＢ    ＦＢ端子（フィードバック端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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