(57)【特許請求の範囲】
【請求項１】
第１段、・・・、第ｍ段、第（ｍ＋１）段、・・・、第２ｍ段（但し、ｍは２以上の整数）から成り、第１段に入力信号が印加され、第１段〜第２ｍ段のそれぞれから出力される信号を加算した信号を出力信号とする対称型のディジタル・トランスバーサル・フィルタであって、
第１段が、前記入力信号を受け取り且つ第１のゲインを有する第１の乗算器を備え、
第２段が、前記入力信号を単位時間だけ遅延させた信号を受け取り且つ第２のゲインを有する第２の乗算器を備え、
第３段が、前記入力信号を前記単位時間の２倍だけ遅延させた信号を受け取り且つ第３のゲインを有する第３の乗算器を備え、
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第ｍ段が、前記入力信号を前記単位時間の（ｍ−１）倍だけ遅延させた信号を受け取り且つ第ｍのゲインを有する第ｍの乗算器を備えてなり、
第（ｍ＋１）段が、第ｍの乗算器の出力を前記単位遅延時間だけ遅延させる遅延素子を備え、
第（ｍ＋２）段が、第（ｍ−１）の乗算器の出力を前記単位時間の３倍だけ遅延させる遅延素子を備え、
第（ｍ＋３）段が、第（ｍ−２）の乗算器の出力を前記単位時間の５倍だけ遅延させる遅延素子を備え、
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第２ｍ段が、第１段の乗算器の出力を前記単位時間の（２ｍ−１）倍だけ遅延させる遅延素子を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタル信号処理に適したディジタル・フィルタに関するもので、特に、トランスバーサル形式でインパルス応答を使った対称型の有限長インパルス応答（ＦＩＲ）フィルタ即ち対称型のディジタル・トランスバーサル・フィルタに関するものである。
【０００２】
【従来の技術】
ディジタル信号処理を行う際のディジタル・フィルタの１つにＦＩＲフィルタがあることは周知である（例えば、著「ディジタル信号処理の基礎」ｐ．８７〜９６、丸善株式会社発行を参照されたい）。図２に、トランスバーサル形式でインパルス応答を使うＦＩＲフィルタの一例として、８段のＦＩＲフィルタを示す。同図において、ある時刻ｔにおける入力信号をＸ（ｔ）とし、出力信号をＹ（ｔ）とする。Ｄ1〜Ｄ7は単位遅延時間Ｚを有する遅延素子であり、遅延素子Ｄ1は入力信号Ｘ（ｔ）に等しい信号ｎ（ｔ）を時間Ｚだけ遅延させて信号ｎ（ｔ−１）を出力し、遅延素子Ｄ2は入力信号ｎ（ｔ−１）を時間Ｚだけ遅延させて信号ｎ（ｔ−２）を出力し、遅延素子Ｄ3は入力信号ｎ（ｔ−２）を時間Ｚだけ遅延させて信号ｎ（ｔ−３）を出力し、以下、同様に、遅延素子Ｄ4〜Ｄ7もそれぞれに対する入力信号を時間Ｚだけ遅延させ、それぞれ信号ｎ（ｔ−４）、ｎ（ｔ−５）、ｎ（ｔ−６）、ｎ（ｔ−７）を出力するよう動作する。
【０００３】
Ｍ1〜Ｍ8はそれぞれゲイン即ちインパルス応答による定数Ｇ1、Ｇ2、Ｇ3、・・・、Ｇ7、Ｇ8を有する乗算器であり、乗算器Ｍ1には信号にｎ（ｔ）が入力され、乗算器Ｍ2には遅延素子Ｄ1から出力された信号ｎ（ｔ−１）が入力され、乗算器Ｍ3には遅延素子Ｄ2から出力された信号ｎ（ｔ−２）が入力され、以下、同様に、乗算器Ｍ4〜Ｍ8には、それぞれ遅延素子Ｄ3〜Ｄ7から出力された信号ｎ（ｔ−３）、ｎ（ｔ−４）、ｎ（ｔ−５）、ｎ（ｔ−６）、ｎ（ｔ−７）が加えられる。これにより、乗算器Ｍ1〜Ｍ8は、それぞれへの入力信号ｎ（ｔ）、ｎ（ｔ−１）、ｎ（ｔ−２）、・・・、ｎ（ｔ−７）にゲインＧ1、Ｇ2、Ｇ3、・・・、Ｇ8を乗算し、その結果の信号Ｎ１、Ｎ２、Ｎ３、・・・、Ｎ７、Ｎ８を加算器Ｓに加える。加算器Ｓは乗算器Ｇ1〜Ｇ8から出力された信号Ｎ１〜Ｎ８を順次加算して出力信号Ｙ（ｔ）を出力する、したがって、出力信号Ｙ（ｔ）は、
【数１】
0003801368.tif 000002
で表すことができる。
【０００４】
この式から理解されるとおり、図２に示す８段のＦＩＲフィルタの出力信号Ｙ（ｔ）を求めるのには、７段のバッファ、７回のバッファシフト、８回の乗算、７回の加算を行うことが必要である。しかしながら、こうした演算を一般のマイコンを使用して行う場合には、乗算は他の命令よりも多くのマシンサイクルを必要とするため、乗算器の数が多くなればなるほど、実行速度は遅くなる。また、こうしたフィルタをハードウェアで実現する場合、遅延素子よりも乗算器の方が複雑であり、回路規模が大きくなってしまうという課題がある。
【０００５】
【発明が解決しようとする課題】
この発明は、こうした従来のＦＩＲフィルタの課題を解決するために成されたものであり、乗算器の数を減らすことができ、それによって実行速度を向上させ、回路規模を削減することができるディジタル・トランスバーサル・フィルタを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、この出願の発明は、
第１段〜第２ｍ段（但し、ｍは２以上の整数）から成り、第１段に入力信号が印加され、第１段〜第２ｍ段のそれぞれから出力される信号を加算した信号を出力信号とする対称型のディジタル・トランスバーサル・フィルタであって、
前記第１段〜第ｍ段が、第１〜第ｍのゲインをそれぞれ有する第１段〜第ｍ段の乗算器と、隣り合う前記乗算器の入力間にそれぞれ接続された遅延素子とを備え、
前記第（ｍ＋１）段〜第２ｍ段のそれぞれが、前記ディジタル・トランスバーサル・フィルタの中心に関して対称な位置の段の前記乗算器の出力信号を、該出力信号が当該段に到達するまでに受けるべき遅延時間に等しい量だけ遅延させる遅延回路を備える
ことを特徴とするディジタル・トランスバーサル・フィルタ、
を提供する。
【０００７】
【発明の実施の形態】
一般に、図２に示すようなＦＩＲフィルタの場合、該フィルタが対称型であるならば、その一端から他端へ順に乗算器Ｍ1、Ｍ2、Ｍ3、・・・、Ｍk、Ｍk+1、・・・、Ｍ2k（ただし、ｋは正の整数）が配置され、それらのゲイン即ちインパルス応答による定数をそれぞれＧ1、Ｇ2、Ｇ3、・・・、Ｇk、Ｇk+1、・・・、Ｇ2kとすると、これらのゲインの間には、
│Ｇ1│＝│Ｇ2k│、│Ｇ2│＝│Ｇ2k-1│、│Ｇ3│＝│Ｇ2k-2│、・・・、│Ｇk│＝│Ｇk+1│なる関係が成り立つ。この関係を利用すると、前記の数式（１）は、
【数２】
0003801368.tif 000003
で表すことができる。
【０００８】
この数式（２）は、第５段の出力Ｎ５は第４段の出力Ｎ４を１単位時間だけ遅延させたものに等しく、第６段の出力Ｎ６は第３段の出力Ｎ３を３単位時間だけ遅延させたものに等しく、第７段の出力Ｎ７は第２段の出力Ｎ２を５単位時間だけ遅延させたものに等しく、第８段の出力Ｎ８は第１段の出力Ｎ１を７単位時間だけ遅延させたものに等しいことを示している。
【０００９】
この発明はこうした事実に着目して成されたものであり、図１は、この発明に係る対称型のディジタル・トランスバーサル・フィルタの１つの実施の形態を概略的に示している。以下、その構成と動作を、図１を用いて詳細に説明する。なお、図１においても、図２に示す構成要素と同じ又は同様の構成要素には同一の参照符号を付すことにする。
【００１０】
図１の対称型のディジタル・トランスバーサル・フィルタは、第１段〜第８段の８つの段からの出力Ｎ１〜Ｎ８を加算器Ｓで加算して出力信号Ｙ（ｔ）とするフィルタであり、図１に向かって左側の第１段〜第４段は図２の従来のＦＩＲフィルタと同様の構成とされる。即ち、加算器Ｓに対して、それぞれゲインＧ1、Ｇ2、Ｇ3、Ｇ4を有していて信号Ｎ１、Ｎ２、Ｎ３、Ｎ４を加える第１段〜第４段の乗算器Ｍ1、Ｍ2、Ｍ3、Ｍ4を備える。第１段の乗算器Ｍ1の入力は遅延素子Ｄ1を介して第２段の乗算器Ｍ2の入力と結合され、第２段の乗算器Ｍ2の入力は遅延素子Ｄ2を介して第３段の乗算器Ｍ3の入力と結合され、第３段の乗算器Ｍ3の入力は遅延素子Ｄ3を介して第４段の乗算器Ｍ4の入力と結合される。
【００１１】
いま、入力信号Ｘ（ｔ）に等しい信号ｎ（ｔ）が第１段の乗算器Ｍ1及び遅延素子Ｄ1に入力されると、第１段の乗算器Ｍ1は信号Ｎ１＝Ｇ1×ｎ（ｔ）を出力し、遅延素子Ｄ1は信号ｎ（ｔ）を時間Ｚだけ遅延させた信号ｎ（ｔ−１）を出力する。遅延素子Ｄ1から出力された信号ｎ（ｔ−１）は第２段の乗算器Ｍ2及び遅延素子Ｄ2に入力され、第２段の乗算器Ｍ2は信号Ｎ２＝Ｇ2×ｎ（ｔ−１）を出力し、遅延素子Ｄ2は信号ｎ（ｔ−１）を時間Ｚだけ遅延させた信号ｎ（ｔ−２）を出力する。同様に、遅延素子Ｄ2から出力された信号ｎ（ｔ−２）は第３段の乗算器Ｍ3及び遅延素子Ｄ3に入力され、第３段の乗算器Ｍ3は信号Ｎ３＝Ｇ3×ｎ（ｔ−２）を出力し、遅延素子Ｄ3は信号ｎ（ｔ−２）を時間Ｚだけ遅延させた信号ｎ（ｔ−３）を出力する。遅延素子Ｄ3から出力された信号ｎ（ｔ−３）は第４段の乗算器Ｍ4に入力され、第４段の乗算器Ｍ4は信号Ｎ４＝Ｇ4×ｎ（ｔ−３）を出力する。
【００１２】
図１のディジタル・トランスバーサル・フィルタは対称型であるから、図１に向かって右側の構成においては、第５段は、第４段の乗算器Ｍ4の出力である信号Ｎ４を時間Ｚだけ遅延させた信号Ｎ５を加算器Ｓに加える遅延素子Ｄ8から構成される。第６段は、第３段の乗算器Ｍ3から出力された信号Ｎ３を時間３Ｚだけ遅延させた信号Ｎ５を加算器３に加えるよう直列接続された３個の遅延素子Ｄ9、Ｄ10、Ｄ11から構成される。第７段は、第２段の乗算器Ｍ2から出力された信号Ｎ２を時間５Ｚだけ遅延させた信号Ｎ７を加算器３に加えるよう直列接続された５個の遅延素子Ｄ12〜Ｄ16から構成される。最後に、第８段は、第１段の乗算器Ｍ1の出力Ｎ１を時間７Ｚだけ遅延させた信号Ｎ８を加算器Ｓに加えるよう直列接続された７個の遅延素子17〜Ｄ23から構成される。
【００１３】
この結果、図１の加算器Ｓから出力される信号Ｙ（ｔ）は、図２におけるＦＩＲフィルタを対称型に構成したときの出力信号に等しい。
【００１４】
【発明の効果】
以上説明したとおり、この発明は、従来のＦＩＲフィルタに比較して乗算器の数を半減することができ、しかも、実行速度を向上させ、回路規模を削減することができるという格別の効果を奏する。
【図面の簡単な説明】
【図１】この発明に係るディジタル・トランスバーサル・フィルタの１つの実施の形態の構成を概略的に示すブロック図である。
【図２】従来のＦＩＲフィルタの構成を概略的に示すブロック図である。
【符号の説明】
Ｍ1〜Ｍ8：乗算器、  Ｄ1〜Ｄ23：遅延素子、  Ｓ：加算器
【図１】
0003801368.tif 000004
【図２】
0003801368.tif 000005