(57)【特許請求の範囲】
【請求項１】
自己増幅ダイナミックメモリセルを備えたメモリセル装置の駆動方法であって、
上記メモリセル装置が、しきい値電圧ＶＴを有する少なくとも１つのメモリトランジスタ（Ｓ）と、少なくとも１つの選択トランジスタ（Ａ）と、少なくとも一つのダイオード（Ｄ）とを含み、
上記メモリトランジスタ（Ｓ）はＮチャネルトランジスタであり、
上記選択トランジスタ（Ａ）は、その第１のソース／ドレイン領域がビット線に接続され、その第２のソース／ドレイン領域がメモリトランジスタ（Ｓ）の第２のソース／ドレイン領域に接続され、そのゲート電極がワード線に接続されており、かつ、
上記ダイオードは、選択トランジスタ（Ａ）の第２のソース／ドレイン領域とメモリトランジスタ（Ｓ）のゲート電極との間に、メモリトランジスタ（Ｓ）のゲート電極から選択トランジスタ（Ａ）の第２のソース／ドレイン領域への電荷の流れが困難になるように接続されており、
第１の情報が論理値「０」に相当し、第２の情報が論理値「１」に相当するものとして、
上記メモリトランジスタ（Ｓ）のゲート電極を充電し、該ゲート電極を、上記第１の情報書き込み時に該ゲート電極に設定すべき第１の電圧Ｖ１とすることによって、メモリセル装置に上記第１の情報を書き込み、
上記メモリトランジスタ（Ｓ）のゲート電極を充電し、該ゲート電極を、上記第２の情報書き込み時に該ゲート電極に設定すべき第２の電圧Ｖ２とすることによって、メモリセル装置に上記第２の情報を書き込み、
上記メモリトランジスタ（Ｓ）の第１のソース／ドレイン領域に作動電圧（ＶＤＤ）を印加し、メモリトランジスタ（Ｓ）の第２のソース／ドレイン領域に読出電圧ＶＲを印加することによって上記第１の情報および第２の情報をそれぞれ読み出す方法において、
上記第１電圧Ｖ１、上記読出電圧ＶＲ、および、上記第２電圧Ｖ２に、
Ｖ２＞Ｖ１＞ＶＲおよびＶ２−ＶＴ＞ＶＲ＞Ｖ１−ＶＴが当てはまり、
上記第１の情報の読み出し時に、上記読出電圧を、メモリトランジスタ（Ｓ）を遮断するように選択することを特徴とする方法。
【請求項２】
上記読出電圧が、ほぼ負のしきい値電圧（−ＶT）に相当する請求項１に記載の方法。
【請求項３】
上記第１の電圧が０ボルトである請求項１または２に記載の方法。
【請求項４】
請求項１〜３のいずれか１項に記載の方法であって、
上記ワード線を駆動することによって、メモリトランジスタ（Ｓ）のゲート電極をビット線（Ｂ）に電気的に接続し、ビット線（Ｂ）に、メモリトランジスタ（Ｓ）のゲート電極を第１の電圧に設定するための第１のビット線電圧を印加することにより、メモリトランジスタ（Ｓ）のゲート電極に第１の電圧を印加し、これにより、メモリセル装置に第１の情報を書き込み、
上記ワード線を駆動することにより、メモリトランジスタ（Ｓ）のゲート電極をビット線（Ｂ）に電気的に接続し、ビット線（Ｂ）に、メモリトランジスタ（Ｓ）のゲート電極を第２の電圧に設定するための第２のビット線電圧を印加することにより、メモリトランジスタ（Ｓ）のゲート電極に第２の電圧を印加し、これにより、メモリセル装置に第２の情報を書き込む方法。
【請求項５】
上記第２のビット線電圧が作動電圧（ＶDD）に等しく、
上記第１の情報および第２の情報をそれぞれ書き込む工程では、作動電圧（ＶDD）と選択トランジスタ（Ａ）のしきい値電圧（ＶT）とを合計した電圧をワード線に供給し、第２の電圧が作動電圧（ＶDD）に等しくなるように、ワード線を駆動する請求項４に記載の方法。
【請求項６】
上記第２のビット線電圧が作動電圧（ＶDD）に等しく、
上記第１の情報および第２の情報をそれぞれ書き込む工程では、作動電圧（ＶDD）をワード線に供給し、第２の電圧が、作動電圧（ＶDD）から選択トランジスタ（Ａ）のしきい値電圧（ＶT）を引いた電圧に等しくなるように、ワード線を駆動する請求項４に記載の方法。
【請求項７】
上記ワード線を駆動することにより、上記選択トランジスタ（Ａ）を読み出しトランジスタとして機能させ、これにより、第１の情報および第２の情報をそれぞれ読み出す請求項４〜６のいずれか１項に記載の方法。
【請求項８】
上記メモリセル装置は電圧が印加された基板に配置されており、
この印加される電圧は、選択トランジスタがＮチャネルトランジスタである場合には読出電圧よりも高くなく、選択トランジスタがＰチャネルトランジスタである場合には読出電圧よりも低くない請求項７に記載の方法。
【発明の詳細な説明】
本発明は、自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法に関する。
【０００１】
メモリセル装置のメモリセルとして、目下、殆どいわゆる１トランジスタ−メモリセルが使用されている。このようなメモリセルは、トランジスタとキャパシタとを各々１つ包含し、それに情報が電荷の形態で記憶されている。ワード線を介したトランジスタの駆動によって、キャパシタの電荷はビット線を介して読出すことができる。キャパシタの電荷はビット線を駆動し、その電荷によって発生した信号がバックグラウンドノイズにもかかわらず識別可能にしなければならないため、キャパシタには必要な最小容量がある。キャパシタに関するこの要求により、キャパシタをいくらでも小型化することができるわけではないため、この要求はメモリセル装置の、パッケージング密度を向上させる上で妨げとなる。
【０００２】
この問題は、メモリセルとして、いわゆるゲインセル、すなわち自己増幅型ダイナミックメモリセルを使用する代替のメモリセル装置で回避できる。また、この場合にも情報が電荷の形態で記憶される。ところが、電荷は直接ビット線を駆動する必要がなく、メモリトランジスタのゲート電極に記憶され、その制御にのみ利用されるため、非常に少量の電荷だけで充分である。
【０００３】
欧州特許出願公報ＥＰ５３７２０３にメモリセル装置が記載されており、この装置においてメモリセルは自己増幅型ダイナミックメモリセルであり、選択トランジスタと、メモリトランジスタと、ショットキー接合とを各々１つ包含する。選択トランジスタのゲート電極はワード線と接続される。選択トランジスタ及びメモリトランジスタは直列であり、ビット線と駆動電圧が印加される電圧端子との間に接続される。ショットキー接合は、メモリトランジスタのゲート電極と選択トランジスタのソース／ドレイン領域との間に接続される。メモリセルに情報を書込むために、帰属する選択トランジスタが帰属するワード線を介して駆動される。ビット線は情報の種類に依存して低い電圧ＵBL又は高い電圧ＵBHが印加される。その場合に設定されるメモリトランジスタのゲート電極の電荷はビット線の電圧に依存し且つ情報を表わす。この情報を読出すために選択トランジスタがワード線を介して駆動され、ビット線に低い電圧ＵBLが印加される。メモリトランジスタのゲート電極がビット線の高い電圧ＵBHによってあらかじめ充電されていると、ゲート電極とメモリトランジスタのソース／ドレイン領域との間にメモリトランジスタの閾値電圧よりも大きい電位差が発生し、その結果、電圧端子とビット線との間に信号電荷が生成される。メモリトランジスタのゲート電極がビット線の低い電圧ＵBLによって充電されていると、ゲート電極とメモリトランジスタのソース／ドレイン領域との間にメモリトランジスタの閾値電圧より大きい電位差が発生せず、したがって電流が流れない。
【０００４】
エム．ヘシャミ（M.Heshami)ら“２５０ＭＨｚスキュード−クロックパイプラインドデータバッファ"ＩＥＥＥ固体回路誌（Journal of Solid-State Circuits ）、第３１巻、第３号、（１９９６年）、第３７６頁に、メモリセル装置が記載されており、この装置においてメモリセルは自己増幅型ダイナミックメモリセルであり、第１の選択トランジスタと、メモリトランジスタと、第２の選択トランジスタとを各々１つ包含する。第１の選択トランジスタは、第１のビット線とメモリトランジスタのゲート電極との間に接続されている。第１の選択トランジスタのゲート電極は、第１のワード線と接続されている。第２の選択トランジスタはメモリトランジスタのソース／ドレイン領域と第２のビット線との間に接続されている。第２の選択トランジスタのゲート電極は、第２のワード線と接続されている。もう１つのメモリトランジスタのソース／ドレイン領域は、電圧端子と接続されている。メモリトランジスタのゲート電極に情報を書込むために、第１の選択トランジスタが第１のワード線を介して駆動されるため、メモリトランジスタのゲート電極に第１のビット線の電圧に依存する電圧が設定され、さらにその大きさは書込むべき情報に依存する。この情報を読出すために第２の選択トランジスタが第２のワード線を介して駆動される。それぞれの情報に応じて、すなわちそれぞれのメモリトランジスタのゲート電極の電圧に応じて、メモリトランジスタが通電又は遮断され、且つ電圧端子と第２のビット線との間に電流が流れたり流れなかったりする。
【０００５】
本発明が解決しようとする問題点は、所定の動作電圧において従来の技術よりも大きい信号電荷となる自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法を提示することである。
【０００６】
この問題点は、メモリセルがそれぞれ少なくとも１つのメモリトランジスタを包含する自己増幅型ダイナミックメモリセルを具備したメモリセル装置の駆動方法によって解決される。メモリセルの１つに第１の情報を書込むために、帰属するメモリトランジスタのゲート電極は、このゲート電極に第１の電圧が印加されるように充電される。このメモリセルに第２の情報を書込むために、メモリトランジスタのゲート電極は、このゲート電極に第２の電圧が印加されるように充電される。それぞれ第１の情報を読出し且つ第２の情報を読出すために、メモリトランジスタの第１のソース／ドレイン領域に動作電圧が印加され、メモリトランジスタの第２のソース／ドレイン領域に読出電圧が印加される。第１の電圧は第２の電圧とこの読出電圧との間にある。この読出電圧はメモリトランジスタの閾値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第２の電圧との間にある。
【０００７】
自己増幅型ダイナミックメモリセルは、メモリトランジスタを包含し、そのゲート電極に情報が電荷の形態で記憶されている。この電荷は書込み時に第１の情報でメモリトランジスタが遮断されるように、すなわち電流がメモリトランジスタを通って流れることができないように設定され、それに対して該メモリトランジスタは第２の情報で通電される。第２の情報の読出し時には、第１の情報の読出し時と異なり信号電荷がメモリトランジスタを通って流れる。この信号電荷は、第１のソース／ドレイン領域とメモリトランジスタの第２のソース／ドレイン領域との間に流れる。読出電圧が第１の電圧に等しくなく且つ第１の電圧と第２の電圧との間にないので、メモリトランジスタのゲート電極とメモリトランジスタの第２のソース／ドレイン領域との間の電位差は、読出電圧が第１の電圧と等しい場合よりも大きくなる。つまり、メモリトランジスタの電気抵抗がより小さくなるため、その抵抗を通り特に大きい信号電荷を流すことができる。第１の電圧が読出電圧に等しい従来の技術と比較して、同じ動作電圧でより大きい信号電荷を流すことができる。第１の電圧が読出電圧に等しい従来の技術と比較して、同じ信号電荷はより小さい動作電圧で流すことができる。一般的に表わすと、信号電荷で分割された動作電圧は従来の技術に比べて小さくなる。所定の動作電圧では信号電荷が従来の技術に比べて大きくなる。読出電圧はメモリトランジスタの閾値電圧を差引いた第１の電圧とメモリトランジスタの閾値電圧を差引いた第２の電圧との間にあり、それによってメモリトランジスタが第１の情報の読出し時に遮断され且つ第２の情報の読出し時に通電される。これは、トランジスタが、そのゲート電極と少なくとも１つのソース／ドレイン領域との間の電位差がその閾値電圧の大きさよりも大きい場合に通電されるという事実に基づいている。動作電圧は、メモリトランジスタがそのゲート電極で第１の電圧が印加された場合に遮断されるように選択される。さもなければ、メモリトランジスタは読出電圧の大きさに無関係に通電されることになる。
【０００８】
例えば、メモリトランジスタにおいて、第１及び第２のソース／ドレイン領域がｎ−ドープされたｎ−チャネル−トランジスタであるとするならば、第２の電圧は第１の電圧よりも大きくなり且つ第１の電圧は読出電圧よりも大きくなる。読出電圧はメモリトランジスタの閾値電圧を差引いた第１の電圧よりも大きく且つメモリトランジスタの閾値電圧を差引いた第２の電圧よりも小さい。閾値電圧は動作電圧を差引いた第１の電圧よりも大きい。閾値電圧は、好ましくは動作電圧を差引いた第２の電圧よりも大きい。この場合、メモリトランジスタの第１のソース／ドレイン領域には、メモリトランジスタの第２のソース／ドレイン領域に読出電圧が印加されない場合でも動作電圧を印加することができ、そのためにメモリトランジスタが通電されることがない。
【０００９】
前述と同様のことは、メモリトランジスタがｐ−チャネル−トランジスタであるメモリセル装置にも当てはまり、メモリトランジスタの第１のソース／ドレイン領域と第２のソース／ドレイン領域とがｐ−ドープされている。単に電圧の記号だけを変える必要がある。つまり、例えば第２の電圧は第１の電圧よりも小さく、第１の電圧は読出電圧よりも小さい。
【００１０】
以下、“電圧ｘとｙとがほぼ等しい"とは、互いに等しいことによって満たされるはずの既知の条件が破れない程度にｘとｙとが近似していることを意味する。
【００１１】
読出電圧は、第１の電圧からメモリトランジスタの閾値電圧を差引いた電圧にほぼ等しいことが望ましい、すなわち、メモリトランジスタのゲート電極に第１の電圧が印加されたときメモリトランジスタに電流が流れない程度の大きさであることが望ましい。つまり、読出電圧と閾値電圧との合計は、近似的に０ボルトである。第１の情報の読出し時にメモリトランジスタが遮断されていることを条件にして、第２の電圧と読出電圧との間の電位差がこの場合に最大になるため、メモリトランジスタは最大限多くの電流が通過する。信号電荷は特に大きい。
【００１２】
第１の電圧は例えば０ボルトになる。この場合、読出電圧は好ましくはほぼメモリトランジスタの負の閾値電圧になる。メモリトランジスタがｎ−チャネル−トランジスタである場合、読出電圧は負の閾値電圧より多少大きくなる。閾値電圧が例えば１ボルトであるとすると、読出電圧は例えば−０．８ボルトになる。
【００１３】
メモリセルは少なくとも１つの選択トランジスタを包含することができ、その第１のソース／ドレイン領域はビット線に、その第２のソース／ドレイン領域はメモリトランジスタのゲート電極に且つそのゲート電極はワード線にそれぞれ接続されている。第１の情報を書込むために、ワード線は、メモリトランジスタのゲート電極がビット線と電気的に接続されるように駆動される。ビット線には、メモリトランジスタのゲート電極に第１の電圧が印加されるように第１のビット線電圧が印加される。メモリセルに第２の情報を書込むために、ワード線は、メモリトランジスタのゲート電極がビット線と電気的に接続されるように駆動される。ビット線には、メモリトランジスタのゲート電極に第２の電圧が印加されるように第２のビット線電圧が印加される。
【００１４】
第２のビット線電圧は動作電圧と等しくすることができる。
【００１５】
簡略化するために、以下、ｎ−チャネル−トランジスタであるメモリトランジスタのみを引用する。しかし、これは類似的に、このメモリトランジスタがｐ−チャネル−トランジスタである場合にも当てはまる。単に電圧の記号が変わるだけである。
【００１６】
メモリトランジスタがｎ−チャネル−トランジスタである場合、選択トランジスタも同様にｎ−チャネル−トランジスタであるのが好ましい。
【００１７】
第１の場合において、ワード線は第２の情報の書込み時に、このワード線が動作電圧と選択トランジスタの閾値電圧との合計に等しい電圧を印加することによって駆動することができる。選択トランジスタは、そのゲート電極と第１のソース／ドレイン領域又は第２のソース／ドレイン領域との間の電位差がその閾値電圧よりも大きい場合に限り通電されたままになる。選択トランジスタのゲート電極に動作電圧と閾値電圧との合計が印加され且つ動作電圧のビット線に印加されるので、メモリトランジスタのゲート電極に同様に動作電圧が印加されるまでの間電流を流すことができる。従って、第２の電圧は、この第１の場合において動作電圧に等しくなる。
【００１８】
第２の場合において、ワード線は第２の情報の書込み時に、このワード線が動作電圧を印加されることによって駆動することができる。この場合、第２の情報の書込み時に選択トランジスタに電流が流れるのは、動作電圧から選択トランジスタの閾値電圧を差引いた電圧がメモリトランジスタのゲート電極に印加される時点までだけである。メモリトランジスタのゲート電極の電荷は、第１の場合よりも少ない。第２の情報の読出し時にゲート電極とメモリトランジスタの第２のソース／ドレイン領域との間の電位差が第１の場合よりも小さいので、第１の場合よりも少ない電流がメモリトランジスタを通って流れる。信号電荷はそれによってより小さくなる。
【００１９】
この方法を簡素化するために、ワード線を第１の情報の書込み時に第２の情報の書込み時と同じ電圧を印加することが好ましい。第２の場合において、そのとき第１の情報の書込み時に選択トランジスタのゲート電極とその第１のソース／ドレイン領域との間の電位差が第１の場合よりも小さくなるため、選択トランジスタのゲート誘電体をより薄くすることができる。ゲート誘電体の小さい厚さは、この厚さが選択トランジスタの高いスティフネス（Steilheit)と高い性能とをもたらすので好ましい。選択トランジスタの性能特性データは、ゲート誘電体の厚さが小さいため、該特性データが論理回路のトランジスタのための要求事項を満たすように良好にすることができる。従って、メモリセル装置のトランジスタも論理回路のトランジスタも同時に１つのチップ上に製作することができる。
【００２０】
ワード線の電圧値は、その時々の必要条件に合わせることができる。信号電荷を大きくするほど、電圧は一層高く選ばれる。好ましくは、この電圧は、メモリトランジスタのゲート電極の第２の電圧が第２のビット線電圧を超えることができないので、上記第１の場合より大きくならない。ゲート誘電体を薄くするほど、電圧は一層小さく選ばれる。本発明の枠内において、ワード線の電圧が動作電圧と、動作電圧及び閾値電圧の合計との間で妥協点を成立させる必要がある。
【００２１】
メモリセル装置の構成時にプロセスコストを低減するために、選択トランジスタ及びメモリトランジスタをそのゲート誘電体が同じ厚さを有するように同時に製作することが好ましい。選択トランジスタ及びメモリトランジスタは同じ閾値電圧を有することができる。
【００２２】
メモリセルは少なくとも１つのダイオードを包含することができ、このダイオードは、選択トランジスタの第２のソース／ドレイン領域とメモリトランジスタのゲート電極との間で、メモリトランジスタのゲート電極から選択トランジスタの第２のソース／ドレイン領域への電荷の流出が困難になるように接続されている。つまり、ダイオードの阻止方向は、メモリトランジスタのゲート電極から選択トランジスタの第２のソース／ドレイン領域へ向いている。選択トランジスタの第２のソース／ドレイン領域は、メモリトランジスタの第２のソース／ドレイン領域に接続されている。それぞれ第１の情報の読出しと第２の情報の読出しとのためにワード線が駆動されるため、選択トランジスタが読出トランジスタとして作用する。つまり、メモリセルあたりただ１つのビット線と１つのワード線とが設けられている。選択トランジスタのゲート誘電体の厚さを選ぶとき、ワード線の電圧と第１のビット線電圧との差のみならず、ワード線の電圧と読出電圧との差も考慮しなければならない。
【００２３】
以下、概念「読出トランジスタ」は、ダイオードを具備したメモリセルの場合に概念「選択トランジスタ」と置換できるものとする。
【００２４】
メモリセル装置は、ワード線が書込み時にも読出し時にも同じ電圧を印加されるとき、特に簡単に構成することができる。
【００２５】
上記第１の場合において、次にゲート電極と選択トランジスタの第１のソース／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作電圧と閾値電圧との合計と等しくなる。つまり、この電位差は動作電圧と２倍の閾値電圧との合計とほぼ等しくなる。上記第２の場合において、ゲート電極と選択トランジスタの第１のソース／ドレイン領域との間の最大電位差は、読出電圧を差引いた動作電圧に等しい。つまり、この電位差はメモリトランジスタの動作電圧と閾値電圧との合計に等しい。
【００２６】
メモリセルは、例えばエム．ヘシャミ（M.Heshami)ら（上記参照）に記載されているように、３トランジスタ−メモリセルとすることができる。例えば、メモリセルは１つの読出トランジスタを包含し、その第１のソース／ドレイン領域はメモリトランジスタの第２のソース／ドレイン領域に接続される。それぞれ第１の情報の読出しと第２の情報の読出しのために、読出トランジスタのゲート電極が駆動される。読出トランジスタのゲート電極は、例えばもう１つのワード線に接続される。読出トランジスタの第２のソース／ドレイン領域は、もう１つのビット線と接続することができ、このビット線を介して信号電荷が決定される。このワード線と別のワード線とは、同一にすることができる。この場合、このビット線と別のビット線とは互いに異なっている。このビット線と別のビット線とは同一にすることができる。この場合、このワード線と別のワード線とは互いに異なっている。
【００２７】
メモリセルがダイオードを包含するとき、選択トランジスタのゲート誘電体は、ワード線が読出し時に書込み時よりも小さい電圧を印加される場合、特に薄くすることができる。好ましくは、ワード線の電圧は選択トランジスタのゲート誘電体での電圧降下が書込み時にも読出し時にも同じであるように読出電圧に適合される。上記第１の場合において、次いで読出し時のワード線の電圧は、動作電圧と、閾値電圧と、読出電圧との合計に等しくなるため、メモリセル装置の駆動時に選択トランジスタのゲート誘電体で降下するゲート電極と選択トランジスタの第１のソース／ドレイン領域との間の最大電位差は、動作電圧と閾値電圧との合計に等しくなる。読出し時のワード線の電圧は、例えばほぼ動作電圧に等しくなる。上記第２の場合において、次に読出し時のワード線の電圧は動作電圧と読出電圧との合計に等しくなるため、メモリセル装置の駆動時に選択トランジスタのゲート誘電体で降下するゲート電極と選択トランジスタの第１のソース／ドレイン領域との間の最大電位差は動作電圧に等しくなる。読出し時のワード線の電圧は、例えば読出トランジスタの閾値電圧を差引いた動作電圧にほぼ等しくなる。
【００２８】
読出トランジスタの第１のソース／ドレイン領域と読出トランジスタの第１のソース／ドレイン領域が配設されている基板との間で読出電圧の印加時にリーク電流が増大しないため、この基板に読出電圧より大きくない電圧が印加される場合が好ましい。トランジスタのソース／ドレイン領域と基板との間のｐ−ｎ接合は、その場合に阻止方向に極性化される。
【００２９】
メモリトランジスタの第１のソース／ドレイン領域は、一定の動作電圧に保持される電圧端子に接続することができる。
【００３０】
以下、本発明の実施例を図面を利用してより詳しく説明する。
【００３１】
図１は、第１の実施例による第１の情報の書込み時のメモリセルの回路図を示す。
【００３２】
図２は、第１の実施例による第１の情報の読出し時のメモリセルの回路図を示す。
【００３３】
図３は、第１の実施例による第２の情報の書込み時のメモリセルの回路図を示す。
【００３４】
図４は、第１の実施例による第２の情報の読出し時のメモリセルの回路図を示す。
【００３５】
図５は、第１の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図を示す。
【００３６】
図６は、第２の実施例による第１の情報の書込み時のメモリセルの回路図を示す。
【００３７】
図７は、第２の実施例による第２の情報の書込み時のメモリセルの回路図を示す。
【００３８】
図８は、第２の実施例による第１の情報の読出し時のメモリセルの回路図を示す。
【００３９】
図９は、第２の実施例による第２の情報の読出し時のメモリセルの回路図を示す。
【００４０】
図１０は、第２の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図を示す。
【００４１】
上記実施例は、自己増幅型ダイナミックメモリセルを具備したメモリセル装置を前提とし、この装置においてメモリセルは各々１つのメモリトランジスタＳ、選択トランジスタＡ及びダイオードＤを包含する。選択トランジスタＡ及びメモリトランジスタＳは、電圧端子Ｑとビット線Ｂとの間に直列に接続されている。メモリトランジスタＳの第１のソース／ドレイン領域は、電圧端子Ｑに接続されている。選択トランジスタＡの第１のソース／ドレイン領域はビット線Ｂに接続されている。選択トランジスタＡの第２のソース／ドレイン領域はメモリトランジスタＳのゲート電極とメモリトランジスタＳの第２のソース／ドレイン領域とに接続されている。選択トランジスタＡの第２のソース／ドレイン領域とメモリトランジスタＳのゲート電極との間に、ダイオードＤが、メモリトランジスタＳのゲート電極から選択トランジスタＡの第２のソース／ドレイン領域への電荷の流出が困難になるように接続されている。電圧端子は２Ｖになる一定の動作電圧ＶDDに保持される。選択トランジスタＡ及びメモリトランジスタＳのソース／ドレイン領域はｎ−ドープされている。すなわち、選択トランジスタＡとメモリトランジスタＳの場合、ｎ−チャネル−トランジスタである。選択トランジスタＡの閾値電圧ＶT及びメモリトランジスタＳの閾値電圧ＶTは約１Ｖになる。選択トランジスタＡ及びメモリトランジスタＳのソース／ドレイン領域は、−１Ｖの電圧が印加される１つの基板に配列される。
【００４２】
第１の実施例において、論理値０に相当する第１の情報を書込むためにワード線Ｗが動作電圧ＶDDを印加されるため、選択トランジスタＡが通電する。ビット線Ｂに、０Ｖになる第１のビット線電圧が印加されるため、メモリトランジスタＳのゲート電極に０Ｖになる第１の電圧が設定される。この第１の電圧は閾値電圧ＶTよりも小さいので、メモリトランジスタＳが阻止される。電圧端子Ｑとビット線Ｂとの間に電流は流れない（図１参照）。
【００４３】
第１の情報を読出すために、ワード線Ｗは閾値電圧ＶTを差引いた動作電圧ＶDDと等しい電圧が印加されるため、選択トランジスタＡが通電される。ビット線Ｂは選択トランジスタＡの負の閾値電圧ＶTに等しい読出電圧を印加される。ダイオードＤは阻止方向に極性化されるため、非常に少ない電荷だけがメモリトランジスタＳのゲート電極からビット線Ｂへ流れる。読出電圧は確かにメモリトランジスタＳのゲート電極の第１の電圧よりも小さいが、その差は閾値電圧ＶTよりも小さいため、メモリトランジスタが遮断され、電流は電圧端子Ｑからビット線Ｂへ流れない。選択トランジスタＡのゲート電極と選択トランジスタＡのソース／ドレイン領域との間の電位差は、決して動作電圧ＶDD以上にならない（図２参照）。
【００４４】
論理値１に相当する第２の情報を書込むために、ワード線Ｗに動作電圧ＶDDが印加されるため、選択トランジスタＡが通電される。ビット線Ｂは動作電圧ＶDDを印加されるため、メモリトランジスタＳのゲート電極に閾値電圧ＶTを差引いた動作電圧ＶDDに等しい第２の電圧が設定される。第２の電圧は、選択トランジスタＡのゲート電極とそのソース／ドレイン領域の１つとの間の電位差が閾値電圧ＶTより大きい間だけ選択トランジスタＡが通電されるので、動作電圧ＶDDと等しくならない（図３参照）。
【００４５】
第２の情報を読出すために、ワード線Ｗが閾値電圧ＶTを差引いた動作電圧ＶDDと等しい電圧を印加される。ビット線Ｂには読出電圧が印加される。ダイオードＤは阻止方向に極性化されるため、電荷がメモリトランジスタＳのゲート電極からビット線Ｂへ緩やかにしか流れない。読出電圧は第２の電圧より小さく且つその差、すなわちメモリトランジスタＳのゲート電極とビット線Ｂとの間の電位差が閾値電圧ＶTより大きくなり、すなわち動作電圧ＶDDと等しくなるので、メモリトランジスタＳが通電され、電流が電圧端子Ｑからビット線Ｂへ流れる（図４参照）。生じた信号電荷で、これが第２の情報であることが識別される。メモリトランジスタＳのゲート電極とそのソース／ドレイン領域との間の電位差は、決して動作電圧ＶDDより大きくならない。
【００４６】
メモリセルのビット線に読出電圧が印加されるもう１つのメモリセルの情報の読出し時、ワード線Ｗは、好ましくはメモリトランジスタＳの負の閾値電圧ＶTと等しくなる電圧を印加される。選択トランジスタＡの第１のソース／ドレイン領域とそのゲート電極との間の電位差は、この場合最小になるため、読出トランジスタを通るリーク電流は同様に最小になる。メモリセルの中に第２の情報が記憶されているとき、選択トランジスタＡのゲート電極と選択トランジスタＡの第２のソース／ドレイン領域との間の電位差は動作電圧ＶDDになる（図５参照）。
【００４７】
情報がメモリセルに書込まれる時間以外又は情報がメモリセルから読出される時間以外は、ワード線Ｗに負の閾値電圧ＶTが印加され、且つビット線Ｂには０Ｖが印加される。選択トランジスタＡのゲート電極とそのソース／ドレイン領域との間の電位差及びメモリトランジスタＳのゲート電極とそのソース／ドレイン領域との間の電位差は決して動作電圧ＶDDより大きくならないので、選択トランジスタＡ及びメモリトランジスタＳのゲート誘電体の厚さを小さくすることができる。この実施例において、ゲート誘電体の厚さは約４ｎｍになり且つＳｉＯ2から成る。
【００４８】
メモリセル装置が配列されている基板上には論理回路も配列されている。選択トランジスタＡとメモリトランジスタＳのゲート誘電体が薄いので、この論理回路のトランジスタはメモリセル装置と同時に製作することができ、論理回路のトランジスタは、そのゲート誘電体の厚さが小さいため高いスティフネス(Steilheit) と高い性能とを有する。
【００４９】
第２の実施例において、第１の情報と第２の情報とを書込むために、ワード線Ｗは、動作電圧ＶDDと閾値電圧ＶTとの合計に等しい電圧が印加される。第１の情報の書込み時にビット線Ｂは電圧０Ｖが印加される。選択トランジスタのゲート電極とその第１のソース／ドレイン領域との間の電位差はＶDD＋ＶTになる（図６参照）。
【００５０】
第２の情報を書込むために、ビット線が動作電圧ＶDDを印加されるため、メモリトランジスタＳのゲート電極には動作電圧ＶDDが設定される（図７参照）。つまり、第２の電圧は、この実施例において第１の実施例よりも大きくなる。
【００５１】
書込む場合と同様に、第１の情報若しくは第２の情報の読出し時にもワード線Ｗには電圧ＶDD＋ＶTが印加される（図８及び図９参照）。ビット線Ｂには第１の実施例の読出電圧に相当する読出電圧が印加される。つまり、この読出電圧はほぼ−ＶTになる。第１の実施例とは異なり、メモリトランジスタＳのゲート電極と第２の情報の読出し時のビット線との間の電位差はＶDD＋ＶTになる（図９参照）。つまり、メモリトランジスタＳの電気抵抗は第１の実施例の場合よりも小さくなるため、より多くの電流が電圧端子Ｑからビット線Ｂへ流れ、その結果、信号電荷がより大きくなる。
【００５２】
第１の情報又は第２の情報の読出し時、選択トランジスタＡのゲート電極とビット線Ｂとの間の電位差はＶDD＋２ＶTになる。この大きな電位差に基づき、選択トランジスタＡのゲート誘電体は第１の実施例の場合よりも厚くなり、約８ｎｍになる。メモリトランジスタＳの場合も、第２の情報の読出し時にゲート電極とビット線Ｂとの間の電位差はＶDD＋ＶTで第１の実施例の場合よりも大きくなるため、メモリトランジスタＳのゲート誘電体は第１の実施例の場合よりも厚くしなければならない。メモリセル装置を少ないプロセスコストで製造できるようにするため、メモリトランジスタＳのゲート誘電体の厚さは選択トランジスタＡのゲート誘電体の厚さに等しくなる。
【００５３】
もう１つのメモリセルの情報の読出しは、第１の実施例に準じて実施される（図１０参照）。
【００５４】
情報がメモリセルに書込まれる時間以外又は情報がメモリセルから読出される時間以外は、ワード線Ｗには−ＶTが印加され、且つビット線Ｂには０Ｖが印加される。
【００５５】
これらの実施例の多くの変形を考えることができるが、同様にこれらも本発明の枠内にある。つまり、動作電圧と閾値電圧はそれぞれの必要条件に合せることができる。ダイオードとメモリトランジスタのゲート電極との間に、メモリトランジスタのゲート電極の容量を高めるためにキャパシタを接続することができる。
【００５６】
メモリセルは３トランジスタ−メモリセルとすることができる。
【図面の簡単な説明】
【図１】  第１の実施例による第１の情報の書込み時のメモリセルの回路図である。
【図２】  第１の実施例による第１の情報の読出し時のメモリセルの回路図である。
【図３】  第１の実施例による第２の情報の書込み時のメモリセルの回路図である。
【図４】  第１の実施例による第２の情報の読出し時のメモリセルの回路図である。
【図５】  第１の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図である。
【図６】  第２の実施例による第１の情報の書込み時のメモリセルの回路図である。
【図７】  第２の実施例による第２の情報の書込み時のメモリセルの回路図である。
【図８】  第２の実施例による第１の情報の読出し時のメモリセルの回路図である。
【図９】  第２の実施例による第２の情報の読出し時のメモリセルの回路図である。
【図１０】  第２の実施例による別のメモリセルの情報の読出し時のメモリセルの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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