(57)【特許請求の範囲】
【請求項１】
モジュールの入力ポート或いは出力ポートを含む多サイクルパスの正当性を検証するシステムであって、モジュールの各ポートについて、ポート名とそのポートの接続先の全ての順序回路素子名を保持するポート情報データベースと、ポートがｎ（ｎは２以上の自然数）サイクルパスのポートであることを各ｎについてポート名より識別する為のパターン情報と該識別がされたポートに接続された全ての順序回路素子に適用される制約情報とを含むポート制約情報を記憶する手段と、前記ポート情報データベースの各ポートについて前記ポート制約情報を参照し、そのポートが前記ｎサイクルパスのポートであれば対応する、前記順序回路素子に適用される制約情報を取得し、そのポートに接続される全ての順序回路素子が前記制約情報を満たしているかを判定し、制約情報を満たさない順序回路素子が接続されていればそのポート名を違反ポート名として出力するポートチェック手段とを備え、前記制約情報を、順序回路素子名が前記ｎサイクルパスの順序回路素子であることを各ｎについて示す文字列パターンに適合していることとすることを特徴とするモジュール間多サイクルパスの正当性検証システム。
【請求項２】
前記ポートチェック手段が、前記ポート情報データベースの各ポートについて前記パターン情報を参照し、そのポートが前記ｎサイクルパスの何れでもなく基本サイクルパスであれば、ポートに接続された全ての順序回路素子の素子名が、前記ｎサイクルパスの順序回路素子であることを示す文字列パターンのいづれにもマッチしない名称であることをチェックする手段を有することを特徴とする請求項１記載のモジュール間多サイクルパスの正当性検証システム。
【請求項３】
論理ネットモデルを読み込み、全ての入出力ポートについてそれぞれ内部へトレースを行い、個々のポートに接続する全ての順序回路素子名を抽出する論理ネットモデル解析手段と、これの出力を受けモジュールの各ポートについて、ポート名とそのポートの接続先の全ての順序回路素子名を保持するポート情報データベースと、前記制約情報の記憶手段と、前記ポートチェック手段とを備えることを特徴とする請求項１、又は２記載のモジュール間多サイクルパスの正当性検証システム。
【請求項４】
ＲＴＬレベルの記述を読み込み、論理的に等価な論理ネットモデルに変換し前記論理ネットモデル解析手段に渡すＲＴＬ解析手段と、前記論理ネットモデル解析手段と、前記制約情報の記憶手段と、前記ポートチェック手段とを備えることを特徴とする請求項３記載のモジュール間多サイクルパスの正当性検証システム。
【請求項５】
データ処理装置により、モジュールの入力ポート或いは出力ポートを含む多サイクルパスの正当性を検証する方法であって、ポートがｎ（ｎは２以上の自然数）サイクルパスのポートであることを各ｎについてポート名より識別する為のパターン情報と該識別がされたポートに接続された全ての順序回路素子に適用される制約情報とをポート制約情報として記憶装置に記憶する手順と、モジュールの各ポートについてポート名とそのポートの接続先の全ての順序回路素子名を記憶装置上にポート情報データベースとして保持する手順と、ポート情報データベースより、各ポートの情報を読み込み、各ポートについて前記パターン情報を参照し識別を行い、そのポートが前記ｎサイクルパスのポートであれば対応する、前記順序回路素子に適用される制約情報を取得し、そのポートに接続される全ての順序回路素子が前記制約情報を満たしているかを判定し、制約情報を満たさない順序回路素子が接続されていればそのポート名を違反ポート名として出力するポートチェック手順とを備え、前記制約情報を、順序回路素子名が前記ｎサイクルパスの順序回路素子であることを各ｎについて示す文字列パターンに適合していることとすることを特徴とするモジュール間多サイクルパスの正当性検証方法。
【請求項６】
前記ポートチェック手順が、前記ポート情報データベースの各ポートについて前記ポート制約情報を参照し、そのポートが前記ｎサイクルパスの何れでもなく基本サイクルパスであれば、ポートに接続された全ての順序回路素子の素子名が、ｎサイクルパスの順序回路素子であることを示す文字列パターンのいづれにもマッチしない名称となっていることもチェックする手順を有することを特徴とする請求項５記載のモジュール間多サイクルパスの正当性検証方法。
【請求項７】
論理ネットモデルを読み込み、全ての入出力ポートについてそれぞれ内部へトレースを行い、個々のポートに接続する全ての順序回路素子名を抽出し、これをポート名と共にポート情報データベースに保持する論理ネットモデル解析手順と、前記ポート制約情報を記憶装置に記憶する手順と、前記ポートチェック手順とを備えることを特徴とする請求項５、又は６記載のモジュール間多サイクルパスの正当性検証方法。
【請求項８】
ＲＴＬレベルの記述を読み込み、論理的に等価な論理ネットモデルに変換し前記論理ネットモデル解析手順に渡すＲＴＬ解析手順と、前記論理ネットモデル解析手順と、前記ポート制約情報を記憶装置に記憶する手順と、前記ポートチェック手順とを備えることを特徴とする請求項７記載のモジュール間多サイクルパスの正当性検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ等の設計において多サイクル（マルチサイクル）パスの正当性を検証するシステムや検証方法に関し、特にモジュール間の多サイクル（マルチサイクル）パスを構成するゲートや順序回路素子に入力される信号の妥当性を検証するシステムや検証方法に関する。
【０００２】
【従来の技術】
今日のＬＳＩの設計手法において、一般的に多サイクルパスの使用は避けるべきであり、もし使用するとしてもモジュール内に留めるべきとされている。このことは例えば「ＲＥＵＳＥ  ＭＥＴＨＯＤＯＬＯＧＹ  ＭＡＮＵＡＬ」（Ｍｉｃｈａｅｌ  Ｋｅａｔｉｎｇ、Ｐｉｅｒｒｅ  Ｂｒｉｃａｕｄ著)に示されている。
【０００３】
なぜなら、多サイクルパスという例外的なパスの使用により、論理最適化ツール・遅延計算ツール等への制約が複雑にならざるを得ない。
【０００４】
一方、情報処理装置の高速化需要に伴ってマシンの基本サイクルタイム（クロック周期）をより小さくする必要がある。この場合マシンを構成する回路の実装単位間の伝送メディアを含むネット等については多サイクルパスとせざるを得ず例外的に一部を多サイクルパスとして設計する。
【０００５】
【発明が解決しようとする課題】
従って、上記の様にマシンのネットの一部を多サイクルパスとした場合、多サイクルパスの制約設定ミスを盛り込んだり、ツールＴＡＴ増大・遅延最適化性能低下などを招いていると言う問題があった。
【０００６】
特に、ボトムアップ階層設計において、モジュール間の多サイクルパスを使用する場合は、 多サイクルパスの経由ポートに設計者の意図しないＦＦ（フリップフロップ）、例えば通常の１サイクルＦＦが接続されていたり、異なったサイクルのＦＦが混在して接続されていた場合、モジュールの結合時に多サイクルパスで不整合が起き、設計の戻りが発生するという問題が有った。
本発明は、モジュール間に多サイクルパス（ｎクロックサイクル以下（ｎ＞１）で信号を伝搬するタイミングパス）を使用するようなＬＳＩ設計の初期段階において、モジュールのポートと、 そのポートに接続するモジュール内のＦＦ郡とを照らし合わせてチェックし、多サイクルパスに関係ないＦＦが多サイクルパスの経由ポートに接続されていないか、逆に通常のポートに多サイクルパスの始終点となるＦＦが接続されていないかを検証するシステム及び方法を提供する。
【０００７】
【課題を解決するための手段】
本発明の第１のモジュール間多サイクルパスの正当性検証システムは、モジュールの入力ポート或いは出力ポートを含む多サイクルパスの正当性を検証するシステムであって、モジュールの各ポートについて、ポート名とそのポートの接続先の全ての順序回路素子名を保持するポート情報データベースと、ポートがｎ（ｎは２以上の自然数）サイクルパスのポートであることを各ｎについてポート名より識別する為のパターン情報と該識別がされたポートに接続された全ての順序回路素子に適用される制約情報とを含むポート制約情報を記憶する手段と、前記ポート情報データベースの各ポートについて前記ポート制約情報を参照し、そのポートが前記ｎサイクルパスのポートであれば対応する前記順序回路素子に適用される制約情報を取得し、そのポートに接続される全ての順序回路素子が前記制約情報を満たしているかを判定し、制約情報を満たさない順序回路素子が接続されていればそのポート名を違反ポート名として出力するポートチェック手段とを備え、前記制約情報を、順序回路素子名が前記ｎサイクルパスの順序回路素子であることを各ｎについて示す文字列パターンに適合していることとすることを特徴とする。
【０００９】
本発明の第２のモジュール間多サイクルパスの正当性検証システムは、前記第１のモジュール間多サイクルパスの正当性検証システムに於いて、前記ポートチェック手段が、前記ポート情報データベースの各ポートについて前記パターン情報を参照し、そのポートが前記ｎサイクルパスの何れでもなく基本サイクルパスであれば、ポートに接続された全ての順序回路素子の素子名が、前記ｎサイクルパスの順序回路素子であることを示す文字列パターンのいづれにもマッチしない名称であることをチェックする手段を有することを特徴とする。
【００１０】
本発明の第３のモジュール間多サイクルパスの正当性検証システムは、前記第１、又は第２のモジュール間多サイクルパスの正当性検証システムに於いて、論理ネットモデルを読み込み、全ての入出力ポートについてそれぞれ内部へトレースを行い、個々のポートに接続する全ての順序回路素子名を抽出する論理ネットモデル解析手段と、これの出力を受けモジュールの各ポートについて、ポート名とそのポートの接続先の全ての順序回路素子名を保持するポート情報データベースと、前記制約情報の記憶手段と、前記ポートチェック手段とを備えることを特徴とする。
【００１１】
本発明の第４のモジュール間多サイクルパスの正当性検証システムは、前記第３のモジュール間多サイクルパスの正当性検証システムに於いて、ＲＴＬレベルの記述を読み込み、論理的に等価な論理ネットモデルに変換し前記論理ネットモデル解析手段に渡すＲＴＬ解析手段と、前記論理ネットモデル解析手段と、前記制約情報の記憶手段と、前記ポートチェック手段とを備えることを特徴とする。
【００１２】
本発明の第１のモジュール間多サイクルパスの正当性検証方法は、データ処理装置により、モジュールの入力ポート或いは出力ポートを含む多サイクルパスの正当性を検証する方法であって、ポートがｎ（ｎは２以上の自然数）サイクルパスのポートであることを各ｎについてポート名より識別する為のパターン情報と該識別がされたポートに接続された全ての順序回路素子に適用される制約情報とをポート制約情報として記憶装置に記憶する手順と、モジュールの各ポートについてポート名とそのポートの接続先の全ての順序回路素子名を記憶装置上にポート情報データベースとして保持する手順と、ポート情報データベースより、各ポートの情報を読み込み、各ポートについて前記パターン情報を参照し識別を行い、そのポートが前記ｎサイクルパスのポートであれば対応する前記順序回路素子に適用される制約情報を取得し、そのポートに接続される全ての順序回路素子が前記制約情報を満たしているかを判定し、制約情報を満たさない順序回路素子が接続されていればそのポート名を違反ポート名として出力するポートチェック手順とを備え、前記制約情報を、順序回路素子名が前記ｎサイクルパスの順序回路素子であることを各ｎについて示す文字列パターンに適合していることとすることを特徴とする。
【００１４】
本発明の第２のモジュール間多サイクルパスの正当性検証方法は、前記第１のモジュール間多サイクルパスの正当性検証方法に於いて、前記ポートチェック手順が、前記ポート情報データベースの各ポートについて前記ポート制約情報を参照し、そのポートが前記ｎサイクルパスの何れでもなく基本サイクルパスであれば、ポートに接続された全ての順序回路素子の素子名が、ｎサイクルパスの順序回路素子であることを示す文字列パターンのいづれにもマッチしない名称となっていることもチェックする手順を有することを特徴とする。
【００１５】
本発明の第３のモジュール間多サイクルパスの正当性検証方法は、前記第１、又は第２のモジュール間多サイクルパスの正当性検証方法に於いて、論理ネットモデルを読み込み、全ての入出力ポートについてそれぞれ内部へトレースを行い、個々のポートに接続する全ての順序回路素子名を抽出し、これをポート名と共にポート情報データベースに保持する論理ネットモデル解析手順と、前記ポート制約情報を記憶装置に記憶する手順と、前記ポートチェック手順とを備えることを特徴とする。
【００１６】
本発明の第４のモジュール間多サイクルパスの正当性検証方法は、前記第３のモジュール間多サイクルパスの正当性検証方法に於いて、ＲＴＬレベルの記述を読み込み、論理的に等価な論理ネットモデルに変換し前記論理ネットモデル解析手順に渡すＲＴＬ解析手順と、前記論理ネットモデル解析手順と、前記ポート制約情報を記憶装置に記憶する手順と、前記ポートチェック手順とを備えることを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の多サイクルパスの正当性検証システムの全体構成を示した図で本システムはデータ処理装置１と情報記憶装置２で構成される。
【００１８】
データ処理装置１はＲＴＬ解析部１１と論理ネットモデル解析部１２とポートチェック部１３を含む。
【００１９】
ＲＴＬ解析部１１は、ｖｅｒｉｌｏｇ等で記述されたモジュールＲＴＬ（レジスタ転送レベル）記述２１を読み込み、論理的に等価な論理ネットモデル２２に変換する。尚、この変換方法については、「ＢｏｏｌｅＤｏｚｅｒ：Ｌｏｇｉｃｓｙｎｔｈｅｓｉｓ  ｆｏｒ  ＡＳＩＣｓ」（Ａ．Ｊ．ｓｕｌｌｉａｖａｎら著）に示されている。
【００２０】
論理ネットモデル解析部１２は論理ネットモデル２２を読み込み、全ての入出力ポートについてそれぞれ内部へトレースを行い、個々のポートに接続する全てのＦＦ名を抽出する。ポート名と抽出されたＦＦ名を組として、ポート情報ＤＢ（データベース）２３に保存する。
【００２１】
ここで個々のポートに接続する全てのＦＦとは、例えば入力ポートの行き先の組み合わせ素子（ゲート回路等）を数段経て或いは直に到達するＦＦであり、又は出力ポートの入力側に遡り数段の組み合わせ回路素子を経て或いは直に到達するソースとなるＦＦである。
【００２２】
ポートチェック部１３は、ポート制約情報２４に含まれる多サイクルパスの経由ポートとＦＦの接続関係の制約を元に、ポート情報ＤＢ２３に含まれるポートとそれに接続する全てのＦＦ名に対して、多サイクルパスの制約を満たしているかの判定を行う。
【００２３】
ここで制約に違反するポートがあった場合は、チェック結果情報２５に多サイクルパスの違反ポートとして記録する。
【００２４】
情報記憶装置２はモジュールＲＴＬ記述２１と論理ネットモデル２２とポート情報ＤＢ２３とポート制約情報２４、およびチェック結果情報２５を記憶する。モジュールＲＴＬ記述２１はモジュール単位のＲＴＬ記述であり、ｖｅｒｉｌｏｇ、ＶＨＤＬ等の言語で設計者が記述する。
【００２５】
論理ネットモデル２２はモジュールＲＴＬ記述２１と論理的に等価なネットリストである。論理ゲート、ＦＦ、ポート、ネットなどによって構成される。ポート情報ＤＢ２３は、モジュールの全入出力ポートと、それぞれに接続する全てのＦＦ名を組で記憶する。
【００２６】
ポート制約情報２４は、多サイクルパスのポート名とそこに接続が許可されるＦＦ名を対で記憶する。本発明では、多サイクルパスの経由ポートのみを指定し、ここで指定されなかったポートは通常ポートとみなす。制約情報は、モジュールＲＴＬ記述２１に併せて、設計者によって明示的に与えられるものとする。正規表現により、一括して指定することも可能とする。
【００２７】
チェック結果情報２５は、ポートチェック部１３によって出力された多サイクルパス接続違反ポート一覧を記憶する。設計者はこれを見て、モジュールＲＴＬ記述２１の違反ポートを修正する。
【００２８】
次に、本発明の実施の形態の動作について図面を参照して説明する。図１〜図７を参照しながら、本実施例の動作について詳細に説明する。
【００２９】
最初に、ＲＴＬ解析部１１はモジュールＲＴＬ記述２１を読み込み、論理的に等価な論理ネットモデル２２に変換する。
【００３０】
具体例として、図６にｖｅｒｉｌｏｇでのモジュールＲＴＬ記述の一部を、図７にそれと等価な論理ネットモデルを示す。図７は、６つの入力ポートと６つのＦＦ、８つの論理ゲートを含む。
ここでは、後でポート制約情報を与えやすいように、２サイクルパスに関連するポート名、ＦＦ名にはＴ２＿を先頭に、３サイクルパスに関連するものにはＴ３＿を先頭に付けている。
次に論理ネットモデル解析部１２が、論理ネットモデル２２を走査して、ポート名とそれに接続する全ＦＦ名を抽出する。
【００３１】
図２は論理ネットモデル解析部１２の動作例を示すフローチャートである。本図を参照し、論理ネットモデル解析部１２は、最初に論理ネットモデル２２を読み込む（図２ステップＡ１）。次に読み込んだ論理ネットモデル２２の入力ポートの一つを取り出し（図２ステップＡ２）、深さ優先探索などの探索アルゴリズムを用いて、論理ゲートのｆａｎｏｕｔをＦＦに到達するまで探索しリストアップする（図２ステップＡ３）。ポートに接続する全てのＦＦを探索し終えた時点で、ポート名と、それらＦＦ名をポート情報ＤＢ２３に記録する（図２ステップＡ４)。
【００３２】
全ての入力ポートに対して、図２のステップＡ２〜Ａ５を繰り返す。同様に出力ポート側からも探索を行い、ポート名とＦＦ名の組をポート情報ＤＢ２３に記録する（図２ステップＡ６〜Ａ９）。
【００３３】
例として、図７の論理ネットモデルを探索して得られたポート情報ＤＢ２３の一部を図５に示す。ポートＩＮ００にはＲＥＧ１，ＲＥＧ２が、ポートＴ３＿ＩＮ０５にはＴ３＿ＲＥＧ５，ＲＥＧ６が接続されていることが分かる。
【００３４】
この様にして論理ネットモデル２２の全ての入出力ポートに対する走査が終わったところで、論理ネットモデル解析部１２の処理は終了する。
【００３５】
次に図３のフローチャートを参照しポートチェック部１３の動作を説明する。ポートチェック部１３は、最初にポート制約情報２４を読み込み、多サイクルパスの経由ポートの正当性の判定条件として内部に持つ（図３ステップＢ１）。
【００３６】
図４にポート制約情報２４の例を示す。左側欄が多サイクルパスの経由ポート名識別パターン、右側欄がそのポートに接続可能なＦＦ名識別パターンである。この例では、正規表現によりそれぞれのパターンを表現しており、２サイクルパスをチェックのために、Ｔ２＿で始まるポート名には、Ｔ２＿で始まるＦＦが、３サイクルパスのチェックのために、Ｔ３＿で始まるポート名にはＴ３＿で始まるＦＦが接続可能であるという制約を与えている。
【００３７】
利便性を高めるために、本発明ではポート制約情報２４に記述されたポート名識別パターンにマッチしないポートは、通常のポートであると解釈する。
【００３８】
図３に戻り、ポート情報ＤＢ２３内のポートを一つ取り出し（図３ステップＢ２）、そのポート名がポート制約情報２４に登録されたポート名識別パターンにマッチするか（すなわち多サイクルパスの経由ポートか）を判定する（図３ステップＢ３）。
【００３９】
マッチした場合は、このポートに対応するＦＦ名識別パターンを取り出す（図３ステップＢ４）。ポート情報ＤＢ２３を参照して、このポートに接続するＦＦを一つ取り出す（図３ステップＢ５）。この取り出されたＦＦの名前を、先ほど取り出したＦＦ名識別パターンと比較し（図３ステップＢ６）、マッチすれば問題なしとして、次のＦＦを取り出し同様の処理を繰り返す。
【００４０】
ＦＦ名がＦＦ名識別パターンとマッチしなければ、許可されていないＦＦが接続されているものとしてエラー情報としてポート名、ＦＦ名の組でチェック結果情報２５に記録し（図３ステップＢ７）、次のＦＦを取り出し同様の処理を繰り返す。
【００４１】
全てのＦＦに対して検査が終わった時点（図３ステップＢ８）で、次のポートの検証処理に移る（図３ステップＢ１３）。
【００４２】
一方、図３ステップＢ３でポート名がポート制約情報２４に登録されたポート名識別パターンにマッチしない場合（すなわち通常のポートの場合）を説明する。この場合もポート情報ＤＢ２３を参照して、このポートに接続するＦＦを一つ取り出す（図３ステップＢ９）。
【００４３】
このＦＦは、通常ポートに接続するＦＦのはずなので、ポート制約情報２４の全てのＦＦ名識別パターン（つまり多サイクルパスに接続するＦＦ名のパターン）とマッチングを行い、どれともマッチしなかった場合に正常ポートと判定する（図３ステップＢ１０）。一つでもＦＦ名識別パターンとマッチした場合は、許可されていないＦＦが接続されているものとしてエラー情報としてポート名、ＦＦ名の組でチェック結果情報２５に記録し（図３ステップＢ１１）、次のＦＦを取り出し同様の処理を繰り返す。
【００４４】
全てのＦＦに対して検査が終わった時点（図３ステップＢ１２）で、次のポートの検証処理に移る（図３ステップＢ１３）。
【００４５】
全てのポート情報ＤＢ２３内のポートに対して処理が終わった時点で、ポートチェック部１３の動作は終了する。
【００４６】
ここで、ポート制約情報２４が図４、ポート情報ＤＢ２３内が図５の状態であったときの場合を例として、ポートチェック部１３の動作を説明する。
最初にポート”ＩＮ００”が取り出される。これはポート制約情報２４のポート名識別パターンのどれともマッチしないので、通常ポートだと判定される。
【００４７】
次に”ＩＮ００”に接続されるＦＦ、”ＲＥＧ１”が取り出される。この”ＲＥＧ１”は、ポート制約情報２４の全てのＦＦ名識別パターンのどれともマッチしないので、問題ないと判定される。次に取り出される”ＲＥＧ２”も問題がないので、ポート”ＩＮ００”は正当なポートであると判定される。同様の手順でポート”ＩＮ０１”も正当なポートと判定される。
【００４８】
次に取り出されるポート”Ｔ２＿ＩＮ０２”は、ポート名識別パターンの”＾Ｔ２＿．＊”にマッチするため、これに対応するＦＦ名識別パターン”＾Ｔ２＿．＊”が取り出される。
【００４９】
そしてポート”Ｔ２＿ＩＮ０２”に接続するＦＦ群、”Ｔ２＿ＲＥＧ３”，”Ｔ２＿ＲＥＧ４”とＦＦ名識別パターンでマッチングが行われる。ここでは全てのＦＦ名がマッチするので、ポート”Ｔ２＿ＩＮ０２”は正当なポートと判定される。同様に、ポート”Ｔ２＿ＩＮ０３”、”Ｔ２＿ＩＮ０４”も正当なポートと判定される。
【００５０】
次にポート”Ｔ３＿ＩＮ０５”が取り出される。このポートはポート名識別パターン”＾Ｔ３＿．＊”にマッチするため、対応するＦＦ名識別パターン”＾Ｔ３＿．＊”が取り出される。
【００５１】
接続するＦＦは、”Ｔ３＿ＲＥＧ５”と”ＲＥＧ６”であるが、”ＲＥＧ６”が”＾Ｔ３＿．＊”にマッチしないため、ポートチェック部１３は、このポート”Ｔ３＿ＩＮ０５”及び”ＲＥＧ６”を、違反ポートとその原因となるＦＦとしてチェック結果情報２５に記録する。
【００５２】
ポートチェック部１３の処理が終了した時点で、チェック結果情報２５内は次の様な情報が記憶されている。
Ｅｒｒｏｒ：Ｔ３＿ＩＮ０５ −＞ ＲＥＧ６
以上の説明において順序回路素子をＦＦとしたが、本発明は順序回路素子をＦＦに限定するものではない。クロック信号やこれに類似の周期信号を動作タイミングとするラッチ等であってもよい。
【００５３】
【発明の効果】
以上説明した様に本発明によれば、設計の初期段階（ＲＴＬ設計）でユニット間多サイクルパスの正当性を検証できるため、設計が進んでモジュール結合時にモジュール間多サイクルパスで不整合が起き、設計の後戻りが発生することを防ぐことが出来る。
【図面の簡単な説明】
【図１】本発明の多サイクルパスの正当性検証システムの全体構成を示した図。
【図２】図１の論理ネットモデル解析部１２の動作例を示すフローチャート。
【図３】図１のポートチェック部１３の動作例を示すフローチャート。
【図４】ポート制約情報２４の例を示す図。
【図５】ポート情報ＤＢ２３の一部を示す図。
【図６】ｖｅｒｉｌｏｇでのモジュールＲＴＬ記述の例を示す図。
【図７】図６のＲＴＬ記述例と等価な論理ネットモデルを示す図。
【符号の説明】
１    データ処理装置
１１    ＲＴＬ解析部
１２    論理ネットモデル解析部
１３    ポートチェック部
２    情報記憶装置
２１    モジュールＲＴＬ記述
２２    論理ネットモデル
２３    ポート情報ＤＢ
２４    ポート制約情報
２５    チェック結果情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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