(57)【特許請求の範囲】
【請求項１】
ＬＡＮ上で動作する通信チャネルに結合されたトランシーバと共に使用するＬＡＮ端末であって、前記トランシーバは前記ＬＡＮ端末に受信データ・ポートと送信データ・ポートを提供し、
（Ａ）前記端末は、
（ａ）前記通信チャネルでのデータの送信と受信を制御するように前記トランシーバに結合された通信コントローラ手段と、
（ｂ）前記通信チャネルで送信するデータと受信するデータを記憶するメモリ手段と、を含み、
（Ｂ）前記通信コントローラ手段は、前記通信チャネルでのデータ転送を管理する手段によって制御され、
（ａ）前記通信チャネルからデータを受信する前記トランシーバの受信データ・ポートに結合された受信手段と、
（ｂ）前記通信チャネルでデータを送信する前記トランシーバの送信データ・ポートに結合された送信手段と、
（ｃ）データ受信が継続中のときに送信手続きを打ち切る、前記通信チャネルでのデータ転送を管理する手段が見落とす可能性のある衝突につながる事象および障害条件を検出する論理回路手段と、を備え、
（Ｃ）前記論理回路手段は、前記受信手段に結合されており、
送信イネーブル信号と打切りイネーブル信号と第１の制御信号とがアクティブの場合に第１の出力信号を生成する第１のゲート手段と、
前記送信イネーブル信号と打切りイネーブル信号と第２の制御信号とがアクティブの場合に第２の出力信号を生成する第２のゲート手段と、
前記第１及び第２の出力信号を使用して送信を中止させる割込みを生じさせる打切り制御信号を生成する出力手段を含んで構成される
ことを特徴とするＬＡＮ端末。
【請求項２】
前記ＬＡＮ端末で動作しているアプリケーション・プログラムに対して前記メモリ手段に記憶されている送信データ及び受信データへのアクセスを提供する手段をさらに含み、
前記アクセスを提供する手段は、前記打切り制御信号と前記受信手段によって生成された受信割込み信号とに応答する、
ことを特徴とする請求項１に記載のＬＡＮ端末。
【請求項３】
前記受信手段が、
前記受信データ・ポートに結合された第１の論理回路を含み、
前記第１の論理回路は、前記受信データ・ポートでの活動を検出する検出手段と前記受信データ・ポートでの活動に応答して第１の制御信号を生成する手段とを有し、
前記論理回路手段は、前記受信データ・ポートでの活動に応答して前記送信手段の動作を打ち切るために前記第１の制御信号を使用して前記打切り制御信号を生成する、
ことを特徴とする、請求項２に記載のＬＡＮ端末。
【請求項４】
前記受信手段が、
前記受信データ・ポートに結合された第２の論理回路を含み、
前記第２の論理回路は、前記通信チャネルからの受信パケットを入力する手段と、前記受信パケットを前記メモリ手段に記憶する手段を有し、
前記第２の論理回路は、前記受信パケットの受信に応答して前記第２の制御信号を生成する手段を備え、
前記論理回路手段は、前記受信パケットの受信の完了に応答して前記送信手段の動作を打ち切るために、前記第２の制御信号を使用して前記打切り制御信号を生成する
ことを特徴とする、請求項３に記載のＬＡＮ端末。
【請求項５】
前記通信チャネルが無線媒体を含み、前記トランシーバが前記無線媒体上で動作する手段を備えることを特徴とする、請求項１に記載のＬＡＮ端末。
【請求項６】
前記データがＣＳＭＡ／ＣＡプロトコルに従って前記通信チャネルを介して送信されたパケットを含むことを特徴とする、請求項５に記載のＬＡＮ端末。
【請求項７】
前記メモリ手段に記憶されている送信データ及び受信データへの前記アクセスを提供する手段が、前記打切り制御信号を処理する手段と前記受信割込み信号を処理する手段とを有する割込みハンドラを含み、
前記アクセスを提供する手段が、前記打切り制御信号に応答する前記受信割り込み信号を使用する前記割込みハンドラにより前記アプリケーション・プログラムと前記通信チャネルとの間のデータ伝送を制御する媒体アクセス制御層を含む
ことを特徴とする、請求項２に記載のＬＡＮ端末。
【請求項８】
前記受信データ・ポートでの活動を検出する検出手段が、前記受信データ・ポートからの最後のデータ・ビットをラッチするラッチと、受信データ・ポートに現れる最後のデータ・ビットと現行データ・ビットの間の遷移を検出する手段とを含み、
前記検出手段が前記遷移を使用して前記第１の制御信号を生成する
ことを特徴とする、請求項３に記載のＬＡＮ端末。
【請求項９】
前記受信パケットを入力する手段が、
前記受信パケット内のアドレス・フィールドを端末識別子と比較し、一致がある場合に第１の受信信号を生成するアドレス比較論理回路と、
前記受信パケットの終わりを検出し、前記受信パケットの終わりを受信した場合に第２の受信信号を生成するパケット受信論理回路とを含み、
前記第２の制御信号を生成する手段が、前記第１及び第２の受信信号を使用して前記第２の制御信号を生成する
ことを特徴とする、請求項４に記載のＬＡＮ端末。
【請求項１０】
前記第１のゲート手段は、前記通信チャネルでデータを送信するときに前記送信手段によって生成された送信イネーブル信号を受信する入力端子と、前記通信コントローラ手段によって生成された打切りイネーブル信号を受信する入力端子と、前記第１の論理回路によって生成された前記第１の制御信号を受信する入力端子とを有することを特徴とする、請求項３に記載のＬＡＮ端末。
【請求項１１】
前記第１のゲート手段は、前記通信チャネルでデータを送信するときに前記送信手段によって生成された送信イネーブル信号を受信する入力端子と、前記通信コントローラ手段によって生成された打切りイネーブル信号を受信する入力端子と、前記第１の論理回路によって生成された前記第１の制御信号を受信する入力端子とを含み、
前記第２のゲート手段は、前記送信イネーブル信号を受信する入力端子と、前記打切りイネーブル信号を受信する入力端子と、前記第２の論理回路によって生成された前記第２の制御信号を受信するもう１つの入力端子とを含むことを特徴とする、請求項４に記載のＬＡＮ端末。
【請求項１２】
各端末が、通信チャネル上で動作するトランシーバと、トランシーバからデータを受信する受信器手段と、トランシーバにデータを送信する送信器手段と、前記通信チャネルでのデータ転送を管理する手段によって制御され、端末と通信チャネルと論理回路手段との間のデータの伝送を制御するコントローラ手段とを含む、ローカル・エリア・ネットワークＬＡＮによって結合された単一の通信チャネルを介して通信する端末間の衝突を回避する方法であって、
（ａ）前記通信チャネルが使用可能か否かを判断するステップと、
（ｂ）ステップ（ａ）から前記通信チャネルが使用可能な場合に、前記送信器手段をイネーブルするように前記コントローラ手段を介して信号を生成することによってデータ送信を開始するステップと、
（ｃ）前記コントローラ手段を介して前記論理回路手段をイネーブルするステップと、
（ｄ）前記トランシーバ及び前記送信器手段を介して前記通信チャネルでデータの送信を開始するステップと、
（ｅ）前記通信チャネルでのデータ転送を管理する手段が見落とす可能性のある衝突につながる事象および障害条件を検出する前記論理回路手段を使用して前記受信器手段内の受信データ活動を監視するステップと、
（ｆ）受信データ活動の検出に応答して、前記論理回路手段を介して打切り制御信号を生成することによって前記送信器手段の動作を打ち切るステップと、
（ｇ）打ち切られた送信を前記コントローラ手段に通知するステップとを含み、前記打ち切るステップは、送信イネーブル信号と打切りイネーブル信号と第１の制御信号とがアクティブの場合に第１の出力信号を生成するステップと、前記送信イネーブル信号と前記打切りイネーブル信号と第２の制御信号とがアクティブの場合に第２の出力信号を生成するステップと、前記第１及び第２の出力信号を使用して送信を中止させる割込みを生じさせる前記打切り制御信号を生成するステップとを含む、衝突回避方法。
【請求項１３】
前記通信が無線媒体で行われることを特徴とする、請求項１２に記載の衝突回避方法。
【請求項１４】
前記通信チャネルで送信されるデータがＣＳＭＡ／ＣＡプロトコルに従ってパケットで送信されることを特徴とする、請求項１３に記載の衝突回避方法。
【請求項１５】
前記受信データ活動を監視するステップが、不完全な着信パケットの受信を検出するステップを含むことを特徴とする、請求項１２に記載の衝突回避方法。
【請求項１６】
前記受信データ活動を監視するステップが、完全な着信パケットの受信を検出するステップと、着信パケットを受信して間もなく前記打切り制御信号を生成するステップとを含むことを特徴とする、請求項１２に記載の衝突回避方法。
【請求項１７】
前記打切り制御信号が前記コントローラ手段とは独立して生成されることを特徴とする、請求項１５に記載の衝突回避方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータが伝送媒体を介して相互に通信するローカル・エリア・ネットワークに関し、特には、無線伝送媒体上における端末間の衝突を回避するシステムに係わる。
【０００２】
【従来の技術】
ローカル・エリア・ネットワーク（ＬＡＮ）において、通信チャネルに複数の装置が同時にアクセスしようとすると衝突が起こる。通信チャネルは、データ搬送波がそれを通って伝播する媒体である。無線通信網では、チャネル媒体は自由空間であり、データ搬送波は変調赤外線放射を含む。（たとえば競合端末が発信する）きわめて強力なローカル信号に重なっている（たとえば遠隔端末から発信される）弱い遠方信号を分解することができないため、無線チャネルを獲得しようとする複数の装置間の衝突を検出することは困難である。
【０００３】
無線通信網では、衝突検出型搬送波感知多重アクセス（ＣＳＭＡ／ＣＤ）と呼ばれるプロトコルを使用してチャネル上の衝突を検出する。衝突が検出されると、適切なバックオフ・アルゴリズムが実行される。ＣＳＭＡ／ＣＤを使用するシステムでは、メッセージを送信しようとする端末は、伝送チャネルが空くまで監視してから情報パケットの送信を開始する。端末は、送信開始後もチャネルを監視し続け、衝突が検出された場合、すなわち複数の端末がデータ・パケットの送信を開始している場合、衝突を検出した端末はメッセージの送信を終了し、ジャム・パターンを送信する。ジャム・パターンによって他のすべての端末に衝突が通知され、それらの端末はそれぞれのバックオフ・アルゴリズムの実行を開始する。バックオフ・アルゴリズムには、メッセージ送信の終止と、もう一度メッセージ送信の開始を試みるまでのランダムな時間の待機とが含まれる。
【０００４】
ＣＳＭＡ／ＣＤプロトコルでは、主として有線ＬＡＮで使用される。単一のチャネルで信号の送受信を行うことができないため、すなわち、ダイナミック・レンジが大きすぎて一般に端末は送信中に受信することができないため、ＣＳＭＡ／ＣＤプロトコルは一般に、単一の無線チャネルを備える無線ＬＡＮには不向きである。その結果、無線ＬＡＮでは衝突検出ではなく衝突回避に焦点を合わせてきた。無線通信チャネルにアクセスする装置間の衝突を回避するために、媒体アクセス制御（ＭＡＣ）のための様々な方法またはプロトコルが開発されている。このような方法は、無線ＬＡＮに結合された装置すなわち端末が、実際のデータ送信を開始する前にまずＭＡＣレベル制御フレームを介して対等端末との通信を確立しなければならない通信予約プロトコルを含む。そのようなシステムでは、ネットワークの有効な動作にとって、折衝制御フレームの保全性がきわめて重要である。
【０００５】
無線ＬＡＮ通信に広く使用されている１つのプロトコルは、ＣＳＭＡ／ＣＡ（衝突回避型搬送波感知多重アクセス）と呼ばれる。ＣＳＭＡ／ＣＡ方式は、競合する端末間の衝突の可能性を最小限にしようとするものである。ＣＳＭＡ／ＣＡプロトコルによると、複数の装置による通信チャネルへのアクセスは、各装置がチャネル活動を検出する能力、すなわち搬送波感知と、同時アクセスの可能性を最小限にするアルゴリズムを実施する能力、すなわち衝突回避によって制御される。ＣＳＭＡ／ＣＡを使用するネットワークの有効な動作は、折衝制御フレームの保全性に依存する。この周知の方法によると、１つの予約は６パケット構造を備え、媒体アクセス制御（ＭＡＣ）層を使用するソフトウェアがチャネル上の予約を監視する。データ・パケットを送信しようとする端末はまず、ＬＡＮに結合されているすべての端末に接続要求（ＣＲ）パケットを同報送信する。ＣＲパケットは、予約要求の発信元の識別フィールドと、予約しようとする相手の端末を識別する宛先フィールドを含む。それに応答して、宛先端末は接続確認（ＣＣ）パケットを同報送信する。ＣＣパケットの同報送信によって、発信元と宛先端末との間の通信チャネル上での予約の確立が確認される。次に、発信元端末がその予約のためのデータ転送（ＸＦＲ）パケットを送信する。ＸＦＲパケットは、転送するデータを含み、一般には６予約パケット構造内で最大のパケットを構成する。ＸＦＲデータ・パケットは、特にその宛先端末に限定して送られる。宛先端末はＸＦＲデータ・パケットを受信すると、データ転送肯定応答（ＸＡＣＫ）パケットで応答してデータ・パケットの受信を確認する。ＸＡＣＫパケットは、発信元端末に特に限定して宛てて送られる。発信元端末はＸＡＣＫパケットに応答して、宛先端末に向けて送られ、他の端末も受信する切断要求（ＤＲ）パケットを同報送信する。ＤＲパケットは、通信チャネルの予約を終了するという発信元端末の意図を示す。宛先端末は、発信元端末に宛てて送られ、他の端末も受信する切断確認（ＤＣ）パケットを同報送信する。通信チャネルが空くのを待っていた他の端末は、これでチャネルへのアクセスを獲得して予約を確立するためのそれぞれの手続き（すなわち接続要求）を開始することができるようになる。
【０００６】
【発明が解決しようとする課題】
無線ＬＡＮに適用されるＣＳＭＡ／ＣＡプロトコルには問題が残る。１つの端末によって接続要求（ＣＲ）パケットが送信されると、他の端末は最初の接続要求（ＣＲ）パケットを送信している端末に与えられた予約が終了し、残りの端末がチャネルを使用できるようになるまで、他の接続要求（ＣＲ）パケットの送信を試みてはならない。これは、ＭＡＣ層ソフトウェアが、それ自体のＣＲパケットを送信する前に別の端末によって接続要求（ＣＲ）パケットが送信されたかどうかを判断するために受信側の状況を綿密に監視しなければならないことを意味する。この手法の本質的な問題は、決定プロセスの実行に費やされる時間によって、所望の状況を見落とす可能性がある窓が生じ、競合する端末から送られる連続した接続要求（ＣＲ）パケットによって予約が損なわれる可能性があることである。さらに、複数の端末による接続要求（ＣＲ）パケットの送信によって、通信チャネルでの衝突の可能性が高くなり、どの端末が予約を確立したかに関してチャネルを争奪する端末を混乱させる。この混乱が起こると、それらの端末は、長く複雑になりがちなバックオフ手続きを実行しなければならない。また、連続する接続要求（ＣＲ）パケットの処理と取扱いのための付加的なオーバーヘッドも、ＣＳＭＡ／ＣＡを使用するシステムのスループットと効率を低下させる。このようなシステムでは、予約プロトコルの実行時間がエラーの窓の制御要因になり、したがってエラーの窓がシステムＣＰＵすなわちマイクロプロセッサの速度によって変動することからも問題が生じる。これは、端末の感受性がシステムＣＰＵに使用されるマイクロプロセッサの速度に一部依存することを意味する。
【０００７】
本発明は、ソフトウェア制御によってパケット送信が開始され、論理回路によってパケットが通信チャネルに入れられるシステムを提供することによって、上記の欠点を克服する。この論理回路は、無条件打切りを発行してパケット送信手続き中の衝突を回避し、予約プロトコルに付随する、時間が重要な処理機能の負担を軽減する能力を備える。本発明によるシステムは、重要なＭＡＣ制御パケットの通信チャネルへの入力を厳密に制御する能力に基づいて、ネットワーク・パフォーマンスを大幅に向上させる。
【０００８】
【課題を解決するための手段】
本発明は、無線ローカル・エリア・ネットワーク（ＬＡＮ）における適用に適した自動打切り衝突回避型搬送波感知多重アクセス（ＣＳＭＡ／ＡＡ）コントローラを提供する。
【０００９】
本発明によるＣＳＭＡ／ＡＡコントローラは、従来のＣＳＭＡ／ＣＡ実施態様を使用して得られるものより優れた無線ネットワーク動作の向上を実現する。本発明による実施態様は、時間のかかるバックオフ手続きの実行による多量の遊休時間期間の原因となるＭＡＣサブ層における無効状態の件数を削減する。
【００１０】
ＣＳＭＡ／ＡＡコントローラの特徴は、時間が重要な機能のハードウェア論理回路制御である。このハードウェア論理回路は、ＣＳＭＡ予約プロトコル下でチャネル上での衝突につながる媒体アクセス制御ソフトウェアが見落とす可能性のある事象及び障害条件を検出する手段を提供する。本発明のこの態様によって、時間が重要な機能をシステムＣＰＵから解放することができ、それによってシステム・オーバーヘッド実行要件及びプロセッサ速度から生じる変動性が減少する。
【００１１】
第１の態様では、本発明は、ＬＡＮ上で動作する通信チャネルに結合されたトランシーバと共に使用するローカル・エリア・ネットワークＬＡＮ端末を提供する。このトランシーバは端末用のデータ受信ポートとデータ送信ポートを備え、前記端末は、（ａ）前記通信チャネル上でのデータの送受信を制御する前記トランシーバに結合された通信コントローラ手段と、（ｂ）前記通信チャネルで送信するデータと受信するデータを記憶する記憶手段とを含み、（ｃ）前記通信コントローラ手段は、前記通信チャネルからデータを受信する前記トランシーバの受信ポートに結合された受信器手段を備え、（ｄ）前記通信コントローラ手段は、前記通信チャネルでデータを送信する前記トランシーバの送信ポートに結合された送信器手段を有し、（ｅ）前記通信コントローラ手段は、データ受信の保留中に送信手続きを打ち切る論理回路手段を備え、（ｆ）前記論理回路手段は前記受信器に結合され、受信活動が検出されたときに前記送信器の動作を打ち切るように前記受信ポートでの活動に応答して打切り制御信号を発生する手段を有する。
【００１２】
他の態様では、本発明は、各端末が、通信チャネル上で動作するトランシーバと、トランシーバからデータを受信する受信器手段と、トランシーバにデータを送信する送信器手段と、端末と通信チャネルの間のデータの転送を制御するコントローラ手段と、論理回路手段とを備える、ローカル・エリア・ネットワークＬＡＮによって結合された単一の通信チャネルで通信する端末間の衝突を回避する方法であって、（ａ）前記通信チャネルが使用可能か否かを判断するステップと、（ｂ）ステップ（ａ）から前記通信チャネルが使用可能な場合に、送信器手段をイネーブルするように前記コントローラ手段を介して信号を発生することによってデータ送信を開始するステップと、（ｃ）前記コントローラ手段を介して前記論理回路手段をイネーブルするステップと、（ｄ）前記トランシーバ手段及び前記送信器手段を介して前記通信チャネル上でのデータの送信を開始するステップと、（ｅ）前記論理回路手段を使用して前記受信器手段におけるデータ受信活動を監視するステップと、（ｆ）データ受信活動の検出に応答して、前記論理回路手段を介して打切り信号を発生することによって前記送信器手段の動作を打ち切るステップと、（ｇ）打ち切られた送信を前記コントローラ手段に通知するステップとを含む方法を提供する。
【００１３】
【発明の実施の形態】
まず、図１を参照すると、本発明による自動打切り衝突回避型搬送波感知多重アクセス・コントローラと共に使用するのに適したタイプの無線ローカル・エリア・ネットワーク（ＬＡＮ）が図示されている。このＬＡＮは参照符号１によって一般的に示し、端末２ａないし２ｎとして個別に図示する複数のデータ処理端末を含む。各端末２は、トランシーバ４ａないし４ｎとして個別に図示するトランシーバ４を有する。端末２は、参照符号６によって一般的に示す共通の単一の無線通信チャネルを介して互いに通信する。無線チャネル６とトランシーバ４は、赤外線波長ビームなどの特定のデータ搬送波用に実現される。
【００１４】
各端末は典型的には、パーソナル・コンピュータ（ＰＣ）などのコンピュータ８を含む。図１では、コンピュータ８は８ａないし８ｎとして個別に図示する、モニタ（図示されている）、キーボード及びその他の入出力装置と周辺装置を備える。コンピュータ８はＬＡＮコントローラを介してトランシーバ４に結合されている。本発明によるＬＡＮコントローラは、以下で詳述するような自動打切り型搬送波感知多重アクセス・コントローラを含む。
【００１５】
図２を参照すると、本発明による自動打切り衝突回避型搬送波感知多重アクセス（ＣＳＭＡ／ＡＡ）コントローラが図示されており、１０によって一般的に示されている。ＣＳＭＡ／ＡＡコントローラ１０は、コンピュータ８とトランシーバ４との間にインタフェースを提供する。ＣＳＭＡ／ＡＡコントローラ１０は、データ・バス１２ａと制御バス１２ｂを含むコンピュータ・バス１２を介してコンピュータ８に結合されている。データ・バス１２ａはデータ転送用の並列バスであり、制御バス１２ｂは制御信号のためのインタフェースを提供する。ＣＳＭＡ／ＡＡコントローラ１０は、直列送信データ線１４及び直列受信データ線１６でトランシーバ４とインタフェースする。トランシーバ４は、たとえば従来の赤外線トランシーバ技術などの周知の技法を使用して実施する。
【００１６】
ＣＳＭＡ／ＡＡコントローラ１０は、ディジタル送信器１８とディジタル受信器２０と打切り制御論理装置２２とを含む。ディジタル送信器１８は、コンピュータ・データ・バス１２ａに結合され、通信チャネル６を介して送信するデータをコンピュータ８から受信する。ディジタル受信器２０は、トランシーバ４を介して通信チャネル６から受信したデータをデータ・バス１２ａを介してコンピュータ８へ転送する。ＣＳＭＡ／ＡＡコントローラ１０は、制御インタフェース２４を介してコンピュータ８の制御バス１２ｂに結合されている。コンピュータ８は、ネットワーク・ソフトウェア・モジュール２６（破線で図示されている）を介してＣＳＭＡ／ＡＡコントローラを制御する。ネットワーク・ソフトウェア・モジュール２６は、コントローラ１０のソフトウェア態様を備え、媒体アクセス制御層またはモジュール２８を含む。ＭＡＣ層２８は、コンピュータ８上で稼働するネットワーク・ソフトウェア２６を介して要求側アプリケーション・プログラム（破線の輪郭で図示されている）３０を支援して、通信チャネル６での大量データ転送を管理する。ＭＡＣ層２８は、制御バス１２ｂを介してＣＳＭＡ／ＡＡコントローラ１０を制御する。ＭＡＣ層２８は、ＣＳＭＡ／ＡＡコントローラ１０によって生成される割込みに応答する。３２で一般的に示されている割込みハンドラがあり、受信割込みＲＸ  ＩＲＱ、フレーム間スペース・タイマ割込みＩＦＳ  ＴＩＭＥＯＵＴ、及び送信割込みＴＸ＿ＡＢＯＲＴを含むコントローラ１０に関連する割込みを処理する。ＣＳＭＡ／ＡＡコントローラ１０はハードウェア態様とソフトウェア態様を備えることがわかる。コントローラ１０と制御ソフトウェアの動作については、以下で詳述する。
【００１７】
次に、ディジタル受信器２０を詳細に示す３図を参照する。ディジタル受信器２０は、受信制御回路２１と論理回路２３ａ、２３ｂを含む。受信制御回路２１は、制御バス１２ｂとインタフェースし、内部信号を生成し、ＭＡＣ層２８及びネットワーク・ソフトウェア２６からのハンドシェークと制御を扱う。論理回路２３ａ及び２３ｂは、直列受信線１６上の活動を検出し、トランシーバ４とコンピュータ・データ・バス１２ａとの間の受信データＲＸＤの転送を管理する。後述するように、論理回路２３ａ、２３ｂは制御信号ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ及びＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧも生成する。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ及びＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧは、後述するように、打切り制御論理回路２２（図４）に制御信号を供給する。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は、ＭＡＣソフトウェア層２８が使用する割込みＲＸ  ＩＲＱも含む。
【００１８】
図３に示すように、受信器２０はトランシーバ４からの直列受信データＲＸＤを入力する入力線３４を有する。入力線３４は直列受信線１６（図２）に接続されている。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号及びＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号のほかに、受信器２０は、通信チャネル６から受信したデータを転送するようにコンピュータ・データ・バス１２ａに結合された、たとえばバイト幅の並列出力ポートを備えるＲＸ出力データ用の出力線を有する。
【００１９】
ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号は、受信線１６でＲＸＤデータを受信すると生成される。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号を生成する論理回路２３ａは、フリップフロップ３６と、排他的論理和（ＸＯＲ）ゲート３８と、遊休カウンタ４０と、ＪＫフリップフロップ４２とを含む。ＲＸＤ入力線３４はフリップフロップ３６の入力端子に接続され、ＸＯＲゲート３８の一方の入力端子にも接続される。フリップフロップ３６の出力がＸＯＲゲート３８の他方の入力信号を供給する。フリップフロップ３６はＢＩＴ＿ＣＬＫによってクロック制御されてＲＸＤビットをラッチする。ＢＩＴ＿ＣＬＫは遊休カウンタ４０にもクロック信号を供給する。ＪＫフリップフロップ４２の「Ｊ」（セット）入力端子には、ＸＯＲゲート３８の出力線が接続される。ＪＫフリップフロップ４２の「Ｋ」（リセット）入力端子には、遊休カウンタ４０からの出力線が接続される。ＸＯＲゲート３８の出力は、遊休カウンタ４０のＲＥＳＥＴ入力端子にも接続される。ＪＫフリップフロップ４２はＭＣＬＫによってクロック制御される。
【００２０】
図３を参照すると、ＲＸＤ線３４上の論理遷移は、トランシーバ４から直列受信データを受信中であること、すなわち通信チャネル６が使用中であることを示す。フリップフロップ３６とＸＯＲゲート３８がＲＸＤ線３４上の遷移をラッチする。ＸＯＲゲート３８からのアクティブ高出力すなわちＲＸ＿ＰＥＮＤＩＮＧによって、アクティブ高ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号を供給するＪＫフリップフロップ４２がセットされる。また、ＸＯＲゲート３８からの出力は、遊休カウンタ４０をリセットする。遊休カウンタ４０は、ＢＩＴ＿ＣＬＫによってクロック制御されるフリー・ランニング・カウンタであり、ビット時間をカウントする。ＲＸ＿ＰＥＮＤＩＮＧがＨＩＧＨのとき、遊休カウンタ４０はリセット状態に保持され、ＲＸ＿ＰＥＮＤＩＮＧが低になるまでその状態を維持する。ＲＸＤ入力線３４上の遷移が停止して、データをそれ以上受信していないことを示す場合、ＲＸ＿ＰＥＮＤＩＮＧが低になる。ＲＸ＿ＰＥＮＤＩＮＧ低は、チャネル６が空いていること、すなわち使用中でないことを示す。リセットがない場合、遊休カウンタ４０はＢＩＴ＿ＣＬＫのエッジでカウントを続け、所定数のビット時間後、遊休カウンタ４０の出力がＨＩＧＨになる。遊休カウンタ４０の出力によって、次のＭＣＬＫエッジでＪＫフリップフロップ４２がリセットされ、それによってＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ出力がクリアされる。信号ＢＩＴ＿ＣＬＫ、ＭＣＬＫは、受信制御回路２１によって周知の方式で生成され、これは当業者の理解の範囲内であろう。
【００２１】
ＲＸＤとＲＸ＿ＰＥＮＤＩＮＧとＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳとの関係を、図６のタイミング図に示す。ＲＸＤ入力線３４上の活動によって、ＲＸ＿ＰＥＮＤＩＮＧ線がトグルし、各パルスによって遊休カウンタ４０がクリアされた後で、カウンタはＪＫフリップフロップ４２をリセットすることができる。遊休カウンタ４０は、４１でＲＸ＿ＰＥＮＤＩＮＧが低になるまでリセットまたは低のままである。ＲＸ＿ＰＥＮＤＩＮＧが低になると、遊休カウンタ４０は時間Ｔ後にタイム・アウトになる。時間Ｔは、それ以上のデータを受信しないことを示す妥当な時間の長さを表すように選定され、典型的にはフル・データ・パケットを基準として短い時間、たとえば１０〜１２ビット時間である。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳは、ＭＣＬＫによってクロック制御されるＲＸ＿ＰＥＮＤＩＮＧの最初のパルスでアクティブＨＩＧＨに上げられ、時間Ｔ後にタイム・アウトになる遊休カウンタ４０によってリセットされるまでＨＩＧＨを維持する。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳアクティブＨＩＧＨは、通信チャネル６（図１）が使用中であること、すなわち着信受信データＲＸＤがあることを示す。
【００２２】
図３を参照すると、ＲＸＤ線３４は、ＲＸシフト・レジスタ４４とＡＤＤＲ比較論理回路４６とＥＮＤ＿ＯＦ＿ＰＫＴ比較論理回路４８とＲＸデータ保持レジスタ５０とを含む受信データ受信論理回路２３ｂにも入力信号を供給する。受信データＲＸＤは、ＢＩＴ＿ＣＬＫの立ち上がりでＲＸシフト・レジスタ４４内にクロック書き込み、すなわちシフト入力される。ＲＸシフト・レジスタ４４は、直列ＲＸＤデータ・ストリームをＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡに変換し、それがバイト幅バス５１でＲＸデータ保持レジスタ５０に出力される。ＲＸ保持レジスタ５０の並列出力端子はコンピュータ・データ・バス１２ａ（図２）に結合されており、ＲＸＤパケットのアドレス・フィールドと端末２のアドレスとの間で一致がある場合にＲＸ保持レジスタ５０の出力がイネーブルされる。ＲＸ保持レジスタ５０からデータ・バス１２ａにデータ・バイトを転送する信号は、受信制御回路２１によって周知の方式で制御される。
【００２３】
アドレス検出は、ＡＤＤＲ比較論理回路４６によって行われる。ＲＸシフト・レジスタ４４からのＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡは、出力線５３でＡＤＤＲ比較論理回路４６に送られ、ＲＸデータのうちのアドレス・フィールドに対応する部分が、端末２の論理ＡＤＤＲ識別子と比較される。ネットワーク１内の各端末２は固有のＡＤＤＲ識別子を有し、ＡＤＤＲ識別子はハードワイヤードするか、ＤＩＰスイッチによって固定するか、または不揮発性メモリ（図示せず）に記憶することができる。ＡＤＤＲ比較論理回路４６の出力はＭＡＴＣＨ出力を含み、ＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡのアドレス・フィールドとＡＤＤＲ識別子との間に一致がある場合にアクティブＨＩＧＨになる。ＭＡＴＣＨ出力はＡＮＤゲート５２の一方の入力端子に接続され、ゲート５２の他方の入力端子は信号ＡＤＤＲ＿ＣＨＫに接続されている。ＡＤＤＲ＿ＣＨＫ信号はＲＸパケットのアドレス・フィールドの終わりで生成され、ＭＡＴＣＨ線をゲート制御する。ＡＮＤゲート５２からの出力は、フリップフロップ５４への入力信号を供給し、これはクロックＣＬＫの立ち上がりでラッチされる。フリップフロップ５４の出力は、ＡＤＤＲ＿ＭＡＴＣＨ＿ＯＫ信号を生成する。ＡＤＤＲ＿ＭＡＴＣＨ＿ＯＫ信号は、ＲＸ保持レジスタ５０のＥＮＡＢＬＥ信号であり、ＲＸ保持レジスタ５０をイネーブルして、ＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡをデータ・バス１２ａに転送することができるようにする。ＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡは、当業者ならわかるように、ＲＸ保持レジスタ５０を受信制御回路２１によって生成されるクロック信号ＢＹＴＥ＿ＣＬＫでクロック制御することによってバイト間隔で転送される。
【００２４】
図３を参照すると、信号ＡＤＤＲ＿ＭＡＴＣＨ＿ＯＫは別のＡＮＤゲート５６への入力も供給する。ＡＮＤゲート５６の他方の入力端子は、ＥＮＤ＿ＯＦ＿ＰＫＴ比較論理回路４８によって生成される信号ＰＫＴ＿ＤＯＮＥを受け取る。ＥＮＤ＿ＯＦ＿ＰＫＴ比較論理回路４８は、ＲＸシフト・レジスタ４４によって出力されたＰＡＲＡＬＬＥＬ  ＲＸ  ＤＡＴＡバイト内で「パケットの終わり」標識を探す。パケットの終わり標識の一致があると、比較論理回路４８は出力信号ＰＫＴ＿ＤＯＮＥを生成する。出力信号ＰＫＴ＿ＤＯＮＥは、ＡＤＤＲ＿ＭＡＴＣＨ＿ＯＫ信号との間で論理積がとられ、フリップフロップ５８によってラッチされて、出力信号ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧが生成される。信号ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがアクティブ（ＨＩＧＨ）になることは、着信ＲＸパケットが端末２のアドレスと一致し、受信が完了しており、ＲＸパケットが入力バッファ内のメモリに記憶されることを意味する。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は割込みＲＸ＿ＩＲＱを含み、これが割込みハンドラ３２によって処理され、それによってＭＡＣ層２８が入力バッファに記憶されているＲＸパケットを処理する。
【００２５】
制御信号ＢＩＴ＿ＣＬＫ、ＢＹＴＥ＿ＣＬＫ、ＣＬＫ、ＡＤＤＲ＿ＣＨＫ、ＭＣＬＫ、及びＲＸ＿ＰＫＴ＿ＡＣＫは、当業者なら熟知している周知の方式で受信制御回路２１によって生成される。
【００２６】
再び図６を参照すると、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号と他の信号との関係が図示されている。図からわかるように、ＲＸパケット内の最後のビットがＥＮＤ比較論理回路４８によって受信され、処理されると、すなわちＡＮＤゲート５６の出力がＢＩＴ＿ＣＬＫの次のエッジでラッチされるとまもなく、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがＨＩＧＨになる。
【００２７】
図３に戻って参照すると、ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号は通信チャネル６からのＲＸパケットの受信が開始されたことを示す。一方、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は、完全なＲＸパケットが受信され、記憶されたことを示す。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は、受信割込みＲＸ  ＩＲＱを含み、これは割込みハンドラ３２によって処理され、ＭＡＣ層２８に対して入力バッファ内に保留ＲＸパケットがあることを通知する。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号とＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は、以下に説明するように打切り制御論理回路２２が衝突を回避するためにも使用する。
【００２８】
次に図４を参照すると、本発明による打切り制御論理回路２２が詳細に図示されている。打切り制御論理回路２２は、ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号とＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号に応答する。論理回路２２は入力信号ＡＢＯＲＴ＿ＥＮにも応答する。ＡＢＯＲＴ＿ＥＮ信号は、ＭＡＣソフトウェア層２８の制御下でコントローラ１０によって生成される。打切り論理回路２２は出力信号ＴＸ＿ＡＢＯＲＴを生成する。ＴＸ＿ＡＢＯＲＴによって割込みが起こり、以下で詳述するように割込みハンドラ３２によって処理されて、通信チャネル６上での衝突事象を含む障害条件の下でディジタル送信器１８の動作が打ち切られる。
【００２９】
図４に示すように、打切り制御論理回路２２は第１及び第２のＡＮＤゲート６０及び６２と、ＯＲゲート６４と、フリップフロップ６６とを含む。第１のＡＮＤゲート６０は、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号を受信するように接続された入力端子と、ＡＢＯＲＴ＿ＥＮ信号の入力端子と、ＴＲＡＮＳＭＩＴ＿ＥＮ信号を受信する他の入力端子とを有する。ＴＲＡＮＳＭＩＴ＿ＥＮ信号は、以下で図５を参照しながら説明するように、ディジタル送信器１８内の論理回路によって生成される。第２のＡＮＤゲート６２の場合、１つの入力端子が信号ＡＢＯＲＴ＿ＥＮを受け取るように接続され、他の入力端子がＴＲＡＮＳＭＩＴ＿ＥＮ信号に接続されている。ＡＮＤゲート６２の第３の入力端子が、図３に図示するようにディジタル受信器２０内の論理回路２３ａによって生成されたＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号を受け取るように接続されている。ＡＮＤゲート６０の出力と第２のＡＮＤゲート６２の出力との論理和がとられる。ＡＮＤゲート６０、６２からのそれぞれの出力はＯＲゲート６４の入力端子に接続され、ＯＲゲート６６の出力はＢＩＴ＿ＣＬＫ信号のエッジでフリップフロップ６６によってラッチされる。
【００３０】
ＡＢＯＲＴ＿ＥＮ及びＴＲＡＮＳＭＩＴ＿ＥＮがイネーブルされ、ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳがＨＩＧＨ（すなわち通信チャネル６が使用中）になると、ＡＮＤゲート６２の出力がＨＩＧＨになる。ＡＢＯＲＴ＿ＥＮ信号及びＴＲＡＮＳＭＩＴ＿ＥＮ信号は、通信チャネル６での送信を開始するためにイネーブルされる。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号のアクティブ状態は、ＲＸデータを受信中で通信チャネル６が使用中であることを示し、したがって受信器２０と送信器１８との衝突が回避され、打切り制御論理回路２２がＴＸ＿ＡＢＯＲＴを生成して送信器１８の動作を中断する。同様に、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号は、チャネル６が使用中であること、すなわち、ＲＸパケットが受信され、コンピュータ８で処理する必要があることを示す。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがアクティブの間にディジタル送信器２０が送信を行おうとした場合、打切り制御論理回路２２がＴＸ＿ＡＢＯＲＴ出力信号を生成して送信器２０の動作を中断する。送信動作中は、ＡＢＯＲＴ＿ＥＮ及びＴＲＡＮＳＭＩＴ＿ＥＮがイネーブルされ、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがＨＩＧＨ状態で、ＡＮＤゲート６２の出力信号がＨＩＧＨになり、フリップフロップ６６によってラッチされる。
【００３１】
図２に示すように、ディジタル送信器１８はコンピュータ・バス１２ａから並列データを受け取り、それをトランシーバ４による通信チャネル６での送信のために直列データ・ストリームに変換する。ディジタル送信器１８の動作を制御する論理回路を図５に示す。ディジタル送信器１８は、送信器制御回路１９を含み、送信データ保持レジスタ６８を有する。送信器制御回路１９はコンピュータ８の制御バス１２ｂとインタフェースし、ＢＹＴＥ＿ＣＬＫ及びＳＨＩＦＴ＿ＣＬＫを含む送信制御信号を生成する。図５に示すように、送信データ・レジスタ６８はコンピュータ・データ・バス１２ａに結合され、送信データ・バイトがレジスタ６８に書き込まれる。保持レジスタ６８の出力端子は送信シフト・レジスタ７０に結合される。送信シフト・レジスタ７０は、保持レジスタ６８からの並列データを直列データ・ストリーム出力に変換し、それがトランシーバ４の直列送信データ線１４に接続される。トランシーバ４は、データを通信チャネル６での送信に適した形式に変換する従来のアナログ送信器を備える。
【００３２】
ディジタル送信器１８の動作は、ＴＲＡＮＳＭＩＴ＿ＥＮ信号とＴＸ＿ＡＢＯＲＴ信号によって制御される。ＴＸ＿ＡＢＯＲＴ信号は、上記で図４を参照しながら説明した打切り制御論理回路２２によって生成される。ＴＸ＿ＡＢＯＲＴ信号は反転され、ＮＡＮＤゲート７２の一方の入力信号となる。ＮＡＮＤゲート７２の出力は、送信保持レジスタ６８及び送信シフト・レジスタ７０上の入力をイネーブル（アクティブＨＩＧＨ）するように接続される。
【００３３】
図５を参照すると、ＴＲＡＮＳＭＩＴ＿ＥＮ信号は打切り制御回路２２によって使用される信号と同じ信号である。ＴＲＡＮＳＭＩＴ＿ＥＮ信号は、コンピュータ・バス１２に結合されたフリップフロップ７４によって生成される。ＭＡＣ層２８のソフトウェアが、データ・バス１２ａでフリップフロップ７４の記憶場所に論理１を書き込み、フリップフロップ７４によってそのビットがラッチされる。フリップフロップ７４の出力は、ＮＡＮＤゲート７２の他方の入力を供給する。ＴＲＡＮＳＭＩＴ＿ＥＮがＨＩＧＨ、すなわちソフトウェアを介して設定されて、ＴＸ＿ＡＢＯＲＴがＬＯＷ、すなわち受信器２０の論理回路２３ａ、２３ｂによって判断されたＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳとＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがＦＡＬＳＥであるとき、ディジタル送信器１８がイネーブルされる。送信シーケンス中の任意の時点でＴＸ＿ＡＢＯＲＴがアクティブになった場合、ＮＡＮＤゲート７２の出力がＨＩＧＨになり、送信保持レジスタ６８と送信シフト・レジスタ７０がディスエーブルされた場合、割込みＴＸ＿ＡＢＯＲＴに応答してソフトウェアが送信動作を中断するコードを実行する。送信打切りがあると、リセット入力に結合されたＴＸ＿ＡＢＯＲＴによってフリップフロップ７４がクリアされる。これによって、ハードウェアにより生成されたＴＸ＿ＡＢＯＲＴがディジタル送信器１８をディスエーブルするだけでなく、ホスト・ソフトウェアによって設定されたＴＸ＿ＥＮＡＢＬＥ信号をそれと同時にクリアする。
【００３４】
次に図７を参照すると、情報伝送のために通信チャネル６の予約を争う端末２ａ、２ｂ、２ｃ、及び２ｄのためのＣＳＭＡ／ＡＡコントローラ１０の動作が示されている。ＣＳＭＡプロトコルを使用するシステムでは、１つの予約は、接続要求（ＣＲ）、接続確認（ＣＣ）、データ転送（ＸＦＲ）、データ転送肯定応答（ＸＡＣＫ）、切断要求（ＤＲ）、及び切断確認（ＤＣ）の６個のパケットを含む。
【００３５】
図７を参照すると、端末２ａ、２ｂ、２ｃ、２ｄはすべて情報伝送のために通信チャネル６を受信しようとしている。図に示すように、端末２ｎは切断確認（ＤＣ）パケットを送信することによって切断要求（ＤＲ）に応答したところである。ＤＣパケットの終わりでフレーム間スペース（ＩＦＳ）時間、すなわち通信チャネル６上の後続パケット間の最小時間の満了後、チャネル６を争奪する端末２ａ、２ｂ、２ｃ、２ｄは時点Ｔ１で示すように接続要求（ＣＲ）パケットを送信することによって開始することができる。要求する端末２ａ、２ｂ、２ｃ、２ｄがすべて時点Ｔ１でチャネル６に行くことができるため、たとえばＩＦＳ時間の満了後にランダムな時間期間を組み込むことによって、送信要求スキュー方法を使用することが好ましい。このステップの目的は、端末２ｎからのＤＣパケットを待っていた端末２ａ、２ｂ、２ｃ、及び２ｄからの送信要求がチャネル６に達する時点をずらすことである。接続要求をずらすことによって、時点Ｔ１での端末間の衝突が回避される。
【００３６】
再び図７を参照すると、端末２ｃが通信チャネル６へのアクセスを獲得し、時点Ｔ２で接続要求（ＣＲ）パケットを送信する。この接続要求（ＣＲ）パケットは通信チャネル６に入れられ、端末２ｄに宛てて送られる。接続要求（ＣＲ）は、チャネル６に結合されている他の端末２も受信し、ＲＸ入力線３４上の活動がそれぞれの受信器２０内の論理回路２３ａによって検出されて、ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号が生成される。これらの端末、すなわち２ａ及び２ｂでは、ＣＲパケットのアドレス・フィールドとの一致はあり得ないため、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ線は非アクティブのままである。端末２ａ及び２ｂがチャネル６で送信しようとしている場合、すなわちＴＲＡＮＳＭＩＴ＿ＥＮ及びＡＢＯＲＴ＿ＥＮがアクティブの場合、図３及び図４を参照しながら前述したようにＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号によって打切り制御論理回路２２がＴＸ＿ＡＢＯＲＴを生成する。ＴＸ＿ＡＢＯＲＴは、図７に示すように時点Ｔ２で端末２ａ及び２ｂの送信動作を中断させる。時点Ｔ２から開始すると、ＡＢＯＲＴ＿ＥＮ線がイネーブルされている場合、宛先端末２ｄも送信が妨げられる。
【００３７】
図７を参照すると、時点Ｔ４で接続要求（ＣＲ）の完全なパケットを受信すると、受信器２０内の論理回路２３ｂがＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ（すなわちアクティブＨＩＧＨ）を生成する。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号に応答にして、宛先端末２ｄは受信パケットを処理し、接続確認（ＣＣ）パケットで応答する準備をする。ＣＲパケットに接続確認（ＣＣ）パケットで応答する前に、端末２ｄはＩＦＳ時間が満了するまで待ってから、時点Ｔ５で送信を開始する。端末２ｄによるＣＣパケットの送信によって、他の端末、すなわち２ａ及び２ｂでＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号がアクティブになる。端末２ａ及び２ｂがＴＲＡＮＳＭＩＴ＿ＥＮをイネーブルすることによって送信を試み、ＡＢＯＲＴ＿ＥＮがアクティブの場合、ＴＸ＿ＡＢＯＲＴが生成されてその送信の試行を中断させる。
【００３８】
図７を参照すると、端末２ｃがそのＣＲパケットをチャネル６にのせた後は、他の端末２ａ、２ｂ、及び２ｄはそのＣＲパケットの送信が完了するまで打切り制御論理回路２２によって送信を抑止される。これによって、端末２ａ、２ｂ、及び２ｄからのパケットの衝突が防止されると共に、送信が中断され、したがってチャネル６のトラヒックがクリアされ、それによってＩＦＳ時間の満了後に宛先端末２ｄが接続確認（ＣＣ）パケットを送信することができるようになる。本発明による自動打切り機能がないと、複数のＣＲパケットがチャネル６に到達する可能性がある。これによって不要なトラヒックが生じるだけでなく、宛先端末、たとえば２ｄからの接続確認（ＣＣ）パケットの送信が遅延する。さらに、後続のＣＲパケットに対してそれぞれのＣＣパケットで応答する各端末によって競合が生じることになる。たとえば図７の端末２ｄによって１つの接続要求がすでに許可されているため、残りの接続要求は許可されず、チャネル６は無用にふさがれることになる。本発明の利点は、チャネル６で複数の端末２が接続要求（ＣＲ）パケットを送信してしまう状況を回避し、その結果として各端末２のＭＡＣソフトウェアが「バックオフ」手続きを実行しなくても済むようになることである。バックオフ処理自体が衝突の可能性を生じさせることがある。
【００３９】
ＣＳＭＡ／ＡＡコントローラ１０の動作を、図１１のフローチャートによって詳しく示す。本発明による自動打切り型ＣＳＭＡコントローラ１０は、ソフトウェア制御すなわちＭＡＣソフトウェア層２８によるソフトウェア制御によって送信が開始され、通信チャネル６上での衝突を回避するために打切り制御論理回路２２の起動によって送信手続き中に無条件ハードウェア生成打切りを発行することができる機能を備えたシステムを含む。本発明によると、接続要求（ＣＲ）パケットを送信することによって情報転送のために通信チャネルを予約しようとする端末は、まず、チャネル６が使用可能であるか判断するために必要な検査を実行することから始める（ブロックＡ）。チャネル６が使用可能な場合、端末２は自動打切りをアクティブにした状態で送信器１８をイネーブルする（ブロックＢ及びＣ）。自動打切りモードをアクティブにすることによって（ブロックＢ）、打切り制御論理回路２２が、ソフトウェアすなわちＭＡＣ層２８が衝突または衝突の可能性を見落とした状況を検出する（ブロックＤ）。打切り制御論理回路２２は、送信を打切り、ＭＡＣ層２８が送信手続きを中断する（ブロックＥ）。ＭＡＣ層２８は後で送信シーケンスを試行する（ブロックＦ）。様々な衝突事例中における本発明の動作を、以下で図８ないし図１０を参照しながら説明する。
【００４０】
図８を参照すると、着信パケットの受信中にパケットの送信が開始された場合のコントローラ１０の動作が事例＃１として図示されている。この事例では、時点１０１で通信チャネル６から接続要求（ＣＲ）パケット１００が着信し始める。着信ＲＸパケットは、ＲＥＣＥＩＶＥ＿ＣＬＫ（またはＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ）によって示されている。ＲＥＣＥＩＶＥ＿ＣＬＫは、入力線３４上で復号直列ＲＸデータを送信するために使用されるローカルで生成されたクロックである。ＲＥＣＥＩＶＥ＿ＣＬＫは、トランシーバ４からデータを受信しているときにのみ動作する。トランシーバ４内の受信器サブシステムが非アクティブのときには動作しない。端末２は、その送信シーケンスを非同期で開始し、ＭＡＣソフトウェア層２８は、ＣＲパケット１００を受信したか否かを検査する。ＭＡＣソフトウェア層２８はＣＲパケット１００が着信中であることを認識せず、検査を通り、時点１０２で送信器１８がイネーブルされた状態で送信シーケンスが続行する。図８に示すように、割込みＲＸ  ＩＲＱは時点１０４でＣＲパケット１００全体を受信し、待ち時間期間ＴWが時点１０６で満了するまで生成されない。本発明によって、ＭＡＣソフトウェア層２８が制御ビットを書き込むことによって送信器１８をイネーブルし（図５）、時点１０２でＴＲＡＮＳＭＩＴ＿ＥＮをアクティブにし、ＡＢＯＲＴ＿ＥＮ線（図４）もアクティブになって打切り制御論理回路２２（図４）がイネーブルされる。打切り制御論理回路２２がイネーブルされることによって、着信ＣＲパケット１００が検出され、時点１０８でＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳ信号によってＴＸ＿ＡＢＯＲＴ割込みが生成され、それによって送信器１８（図５）がディスエーブルされる。割込みハンドラ３２が送信割込みＴＸ＿ＡＢＯＲＴを確認し、ＭＡＣソフトウェア層２８に通知し、ＭＡＣソフトウェア層２８は送信動作を中断させ、ＣＲパケット１００の受信の完了を待つ。完全なパケット１００の受信後、ＭＡＣソフトウェア２８はＣＳＭＡ予約プロトコルに従ってパケット１００を処理する。
【００４１】
図４及び図８を参照すると、ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳはＴＲＡＮＳＭＩＴ＿ＥＮビットの状態をサンプリングする。ＴＲＡＮＳＭＩＴ＿ＥＮがアクティブ（ＨＩＧＨ）の場合、打切り制御論理回路２２がＴＸ＿ＡＢＯＲＴ割込みを生成し、それによってＴＲＡＮＳＭＩＴ＿ＥＮが非アサートになる（図５）。ＲＸ＿ＩＮ＿ＰＲＯＧＲＥＳＳによって、割込みハンドラ３２は、受信完了割込みＲＸ＿ＩＲＱすなわちＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧが生成された時点ではなく、送信打切り条件を検出するとただちにその条件に応答することができる。これによって、ＴＲＡＮＳＭＩＴ＿ＥＮビットが設定されている時点で物理チャネル受信が進行中であるタイミング窓がカバーされる。この機能は、本発明によるコントローラ１０を使用するシステム１における割込みハンドラ３２の実行時間が改善される。
【００４２】
次に図９を参照すると、ＣＳＭＡ／ＡＡコントローラ１０が着信パケット受信の終わりと割込みＲＸ  ＩＲＱの生成との衝突条件を検出する事例＃２が図示されている。これは、後続の関連のないパケットが送信を待っている間に、システムによって検査されていないパケットが到着したための障害条件である。従来のＣＳＭＡ／ＣＡコントローラであれば、保留中の割込みＲＸ  ＩＲＱを見落としてパケットの送信に進み、それによって衝突が発生することになる。本発明によるＣＳＭＡ／ＡＡコントローラ１０は、ＩＦＳ時間（それにランダムなＣＡ時間を加えた時間）の終了時点でチャネルにパケットが入るのを防止する。
【００４３】
図９に示すように、着信ＣＲパケット１１０は時点１１２で到着し始める。ＣＲパケット１１０は時点１１４で完全に受信され、ＣＳＭＡ／ＡＡコントローラ１０は待ち時間期間ＴWを開始してから時点１１６で受信割込みＲＸ  ＩＲＱを生成する。端末が時点１１６より前に非同期で時点１１８で送信シーケンスを開始する。ＭＡＣソフトウェア２８は（たとえば状態レジスタ・フラグを）検査してＣＲパケット１１０を受信していないことを確認し、ＲＸ  ＩＲＱがまだ生成されていないためにこの検査は合格する。（時点１１８で）ＴＲＡＮＳＭＩＴ＿ＥＮとＡＢＯＲＴ＿ＥＮをアクティブにすることによって送信器１８がイネーブルされ、送信器１８はＩＦＳがタイムアウトして満了するのを待ってからチャネル６に入る。ＣＳＭＡコントローラ１０が必要な状態レジスタとＤＭＡカウンタを更新した後、時点１１６で受信割込みＲＸ  ＩＲＱが生成される。時点１１４でＣＲパケット１１０の受信が完了すると、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがＨＩＧＨになり、ＡＢＯＲＴ＿ＥＮがアクティブになって、時点１２０で打切り制御論理隘路がＴＸ＿ＡＢＯＲＴ割込みを生成して送信動作を中断する。言い換えると、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ信号の立ち上がりでＴＲＡＮＳＭＩＴ＿ＥＮ線の状態がサンプリングされ、アクティブな場合は、ＴＸ＿ＡＢＯＲＴが生成され、ＴＲＡＮＳＭＩＴ＿ＥＮがクリアまたは非アサートにされる。割込みハンドラがＴＸ＿ＡＢＯＲＴを確認し、受信割込みＲＸ  ＩＲＱを処理する。割込みを処理する際に実行されるステップは、ＭＡＣ層２８の構造によって異なり、たとえば、ＲＸ  ＩＲＱをクリアするステップすなわちＲＸ＿ＰＫＴ＿ＡＣＫ（図３）をアサートするステップと、入力バッファ内に処理可能になっているパケットがあることを示すフラグを設定するステップなどが含まれる。ＭＡＣ層２８はフラグをポーリングした後、入力バッファからパケットを読み出し、必要な処理を行う。
【００４４】
図４及び図９を参照すると、割込みＲＸ＿ＩＲＱ（すなわちＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ）の立ち上がりでＴＲＡＮＳＭＩＴ＿ＥＮビットの状態がサンプリングされる。ＴＲＡＮＳＭＩＴ＿ＥＮがアクティブの場合、割込みＴＸ＿ＡＢＯＲＴが生成され、それによってフリップフロップ７４（図５）がクリアされて、ＴＲＡＮＳＭＩＴ＿ＥＮビットがクリアされる。割込みハンドラ３２がＴＸ＿ＡＢＯＲＴ割込みを処理し、ＭＡＣ層２８に中断された送信を通知する。
【００４５】
次に図１０を参照すると、受信割込みの保留中にＣＳＭＡ／ＡＡコントローラ１０が送信パケットと受信パケットとの衝突を回避する事例＃３が図示されている。これは、後続の関連のないパケットが送信を待っている間に、まだシステムによって検査されていないパケットが到着したための障害条件である。従来のＣＳＭＡ／ＣＡコントローラであれば、ＩＦＳタイムアウトにランダムなＣＡ時間を加えた時間が終了すると同時に、送信パケットがチャネルに入ることができる。
【００４６】
図１０に示すように、時点１２４で着信接続要求（ＣＲ）パケット１２２が到着を開始し、時点１２６でパケット１２２の受信が完了する。次に、ＣＳＭＡ／ＡＡコントローラ１０が待ち時間期間ＴWを開始してから割込みＲＸ  ＩＲＱを生成する。それとほぼ同時に、より優先順位の高いシステム割込みが発生し、それによって割込みハンドラ３２が他のより優先順位の低い割込みを処理するのを阻止される。ＣＲパケット１２２の受信が完了し、時点１２８で受信割込みＲＸＩＲＱが生成される。同期送信をキューイングするランダムなバックオフ期間が経過し、ＴＩＭＥＲ  ＩＲＱが生成される。ＴＩＭＥＲ  ＩＲＱはＲＸ  ＩＲＱ割込みよりも優先順位が高く、割込みハンドラ３２はＴＩＭＥＲ  ＩＲＱを処理し、時点１３０でＴＲＡＮＳＭＩＴ＿ＥＮとＡＢＯＲＴ＿ＥＮをアクティブにすることによってパケット送信が開始される。受信パケット１２２の保留の結果、ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがアクティブになり、それによって時点１３２で打切り制御論理回路２２がＴＸ＿ＡＢＯＲＴ割込みを生成する。割込みハンドラ３２が送信割込みＴＸ＿ＡＢＯＲＴに肯定応答し、送信手続きを中断して保留中の受信割込みＲＸ  ＩＲＱを処理する。
【００４７】
図４及び図１０を参照すると、ＴＲＡＮＳＭＩＴ＿ＥＮビットの立ち上がりでＲＸ＿ＩＲＱ（すなわちＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧ）割込みの状態がサンプリングされる。ＲＸ＿ＰＡＣＫＥＴ＿ＰＥＮＤＩＮＧがアクティブの場合、ＴＸ＿ＡＢＯＲＴ割込みが生成され、それによってフリップフロップ７４がクリアされてＴＲＡＮＳＭＩＴ＿ＥＮが非アサートになる。これによって、ソフトウェア生成タイマ割込みＩＦＳ  ＴＩＭＥＯＵＴがＭＡＣソフトウェア２８が送信を要求することができることを示すタイミング窓がカバーされる。この時点で、受信は、完了したばかりであって、ＩＦＳ  ＴＩＭＥＯＵＴ割込みの処理のためにまだ処理されていない。割込みハンドラ３２は送信が打ち切られたことをＭＡＣ層２８に通知する。
【００４８】
また、ＲＸ  ＩＲＱの窓の外で２つの競合する端末間で衝突が発生する可能性もある。そのような衝突の窓は小さく、したがってまれにしか発生しない。そのような衝突の発生は、通信チャネル６からの接続要求（ＣＲ）パケットの到着で始まる以下のような事象のシーケンスから成る。端末２は、非同期で、すなわちタイマ割込みＩＦＳ  ＴＩＭＥＯＵＴによってトリガされずに、送信シーケンスを開始する。端末２は、ＣＲパケットを受信していないことを確認するために検査し、システム（すなわちＭＡＣソフトウェア・モジュール２８）はＣＲパケットを受信中であることを認識していないため、この検査は合格する。ＭＡＣモジュール２８が送信を可能にする実行経路にある間、そのコードはＣＲパケットの受信と同時にＲＸ  ＩＲＱによって割り込まれ、割込みハンドラ３２に制御が渡る。割込みハンドラ３２は、たとえばＭＡＣソフトウェア・モジュール２８に状態変化を知らせるフラグを設定することによって受信パケットの処理を開始する。次に、割込みハンドラ３２はＲＸ＿ＰＫＴ＿ＡＣＫ信号（図３）によってＲＸＩＲＱ割込みを非アサートにし、送信実行経路に制御が返る。送信経路は、ＴＲＡＮＳＭＩＴ＿ＥＮとＡＢＯＲＴ＿ＥＮをアクティブにすることによって送信を可能にする。現在処理中の受信（すなわち図８の事例＃１）がなく、ＲＸ  ＩＲＱがトリガしたときに進行中の送信（すなわち図９の事例＃２）がなく、送信開始の時点で保留中の未処理のＲＸ  ＩＲＱ（すなわち事例＃３）もないため、送信パケットは通信チャネル６にのる。その結果、他の端末が以下の含意で連続するＣＲパケットを検出すると予約の衝突が発生する。（ｉ）入力バッファ内にスタックされたＣＲ、（ii）受信割込み及びタイマ割込みの順序変更、及び（iii）非対称または全物理チャネル衝突。事象（ｉ）及び（ii）は、ＭＡＣソフトウェア２８による適切な実行処理によって回復可能な予約衝突であるが、事象（iii）は回復不能な予約障害を示す。無線環境では端末はその端末自体の送信と同時に行われた他の端末からの送信を感知することができないため、物理チャネル衝突は回復不能のままであることがわかるであろう。
【００４９】
予約衝突の結果、各端末のＭＡＣソフトウェア２８は、バックオフ手続きの実行とその後のタイムアウト期間後のチャネル６での送信の試行を含む例外処理を開始する。タイムアウト期間は、ランダムな遅延を実施するハードウェア・タイマによってトリガされることが好ましい。（ランダムな遅延は、通信チャネル６を争奪する様々な端末２による送信の試行をずらす効果があり、それによって図７を参照しながら前述したようなパフォーマンスの向上が得られる。）後続の予約試行はＡＢＯＲＴ＿ＥＮをイネーブルして実行され、したがってコントローラ１０は前述の事例１ないし３の通りに衝突回避を行う。
【００５０】
受信割込みＲＸ  ＩＲＱが遷移しているときに同時にＴＲＡＮＳＭＩＴ＿ＥＮビット（図５）が遷移する場合に生じる可能性がある不安定状態を防止するために、ハードウェア・セマフォが呼び出され、それによってＴＲＡＮＳＭＩＴ＿ＥＮビットを設定するシステム・アクセスが、ＲＸ  ＩＲＱビットを設定する受信器制御サブセットからアービトレーション回路を介してセマフォ・ロックされる。これによって、１つの操作だけが行われるようになり、したがって２つの信号の遷移時点が明確に異なるように保証される。
【００５１】
本発明は、本発明の精神または本質的な特徴から逸脱することなく他の特定の態様でも実施することができる。したがって、以上で述べた実施態様は例示的なものであって限定的なものではないとみなされ、本発明の範囲は上記の説明ではなく特許請求の範囲によって示され、したがって特許請求の範囲と同等の意味及び範囲内に収まるすべての変更は、特許請求の範囲に含まれるものとする。
【００５２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５３】
（１）トランシーバが端末に受信データ・ポートと送信データ・ポートを提供する、ＬＡＮ上で動作する通信チャネルに結合されたトランシーバと共に使用するローカル・エリア・ネットワークＬＡＮ端末であって、前記端末は、
（ａ）前記通信チャネルでのデータの送信と受信を制御するように前記トランシーバに結合された通信コントローラ手段と、
（ｂ）前記通信チャネルで送信するデータと受信するデータを記憶するメモリ手段とを含み、
（ｃ）前記通信コントローラ手段は、前記通信チャネルからデータを受信する前記トランシーバの受信ポートに結合された受信器を備え、
（ｄ）前記通信コントローラ手段は、前記通信チャネルでデータを送信する前記トランシーバに結合された送信器手段を有し、
（ｅ）前記通信コントローラ手段は、データ受信が保留中のときに送信手続きを打ち切る論理回路手段を備え、
（ｆ）前記論理回路手段は前記受信器手段に結合され、受信活動が検出された場合に前記送信器の動作を打ち切るために前記受信ポートでの活動に応答して打切り制御信号を生成する手段を有する端末。
（２）前記端末で動作しているアプリケーション・プログラムに対して前記メモリ手段に記憶されている送信データ及び受信データへのアクセスを提供する手段をさらに含み、アクセスを提供する前記手段は前記打切り制御信号と前記受信器手段によって生成された受信割込み信号とに応答する、上記（１）に記載のＬＡＮ端末。
（３）前記受信器手段が、
前記受信ポートに結合された第１の論理回路を含み、
前記第１の論理回路は、前記受信ポートでの活動を検出する手段と前記受信ポートでの活動に応答して第１の制御信号を生成する手段とを有し、
前記論理回路手段は、前記受信ポートでの活動に応答して前記送信器手段の動作を打ち切るために前記第１の制御信号を使用して打切り制御信号を生成することを特徴とする、上記（２）に記載のＬＡＮ端末。
（４）前記受信器手段が、
前記受信ポートに結合された第２の論理回路を含み、
前記第２の論理回路は、前記通信チャネルからの受信パケットを入力し、前記受信パケットを前記メモリ手段に記憶する手段を有し、
前記第２の論理回路は、前記受信パケットの受信に応答して第２の制御信号を生成する手段を備え、
前記論理回路手段は、前記パケットの受信の完了に応答して前記送信器の動作を打ち切るために前記第２の制御信号を使用して打切り制御信号を生成することを特徴とする、上記（３）に記載のＬＡＮ端末。
（５）前記通信チャネルが無線媒体を含み、前記トランシーバが前記無線媒体上で動作する手段を備えることを特徴とする、上記（１）に記載のＬＡＮ端末。
（６）前記データがＣＳＭＡ／ＣＡプロトコルに従って通信チャネルを介して送信されたパケットを含むことを特徴とする、上記（５）に記載のＬＡＮ端末。
（７）前記メモリ手段に記憶されている送信データ及び受信データへのアクセスを提供する前記手段が、前記打切り制御信号を処理する手段と前記受信割込み信号を処理する手段とを有する割込みハンドラを含み、アクセスを提供する前記手段が、前記割込みハンドラに応答して前記アプリケーション・プログラムと前記通信チャネルとの間のデータ伝送を制御する媒体アクセス制御層を含むことを特徴とする、上記（２）に記載のＬＡＮ端末。
（８）前記受信ポートでの活動を検出する前記手段が、前記受信ポートからの最後のデータ・ビットをラッチするラッチと、受信ポートに現れる最後のデータ・ビットと現行データ・ビットの間の遷移を検出する手段とを含み、前記検出手段が前記遷移を使用して前記第１の制御信号を生成することを特徴とする、上記（３）に記載のＬＡＮ端末。
（９）受信パケットを入力する前記手段が、
前記受信パケット内のアドレス・フィールドを端末識別子と比較し、一致がある場合に第１の受信信号を生成するアドレス比較論理回路と、
受信パケットの終わりを検出し、パケットを受信した場合に第２の受信信号を生成するパケット受信論理回路とを含み、
前記第２の制御信号を生成する前記手段が前記第１及び第２の受信信号を使用して前記第２の制御信号を生成することを特徴とする、上記（４）に記載のＬＡＮ端末。
（１０）前記論理回路手段が、前記通信チャネルでデータを送信するときに前記送信器手段によって生成された送信イネーブル信号を受信する入力端子と、前記通信コントローラ手段によって生成された打切りイネーブル信号を受信する入力端子と、前記第１の論理回路によって生成された前記第１の制御信号を受信する入力端子とを有するゲート手段を含み、前記ゲート手段は前記送信イネーブル信号と打切りイネーブル信号と第１の制御信号とがアクティブの場合に打切り制御信号を生成することを特徴とする、上記（３）に記載のＬＡＮ端末。
（１１）前記論理回路手段が、
前記通信チャネルでデータを送信するときに前記送信器手段によって生成された送信イネーブル信号を受信する入力端子と、前記通信コントローラ手段によって生成された打切りイネーブル信号を受信する入力端子と、前記第１の論理回路によって生成された前記第１の制御信号を受信する入力端子とを有する第１のゲート手段を含み、
前記第１のゲート手段は、前記送信イネーブル信号と打切りイネーブル信号と第１の制御信号とがアクティブの場合に第１の出力信号を生成し、
前記論理回路手段が、
前記送信イネーブル信号を受信する入力端子と、前記打切りイネーブル信号を受信する入力端子と、前記第２の論理回路によって生成された前記第２の制御信号を受信するもう１つの入力端子とを有する第２のゲート手段を含み、
前記第２のゲート手段は、前記送信イネーブル信号と打切りイネーブル信号と第１の制御信号とがアクティブの場合に第２の出力信号を生成し、
前記論理回路手段が、前記第１及び第２の出力信号を使用して前記打切り制御信号を生成する出力手段を含むことを特徴とする、上記（４）に記載のＬＡＮ端末。
（１２）各端末が、通信チャネル上で動作するトランシーバと、トランシーバからデータを受信する受信器手段と、トランシーバにデータを送信する送信器手段と、端末と通信チャネルと論理回路手段との間のデータの伝送を制御するコントローラ手段とを含む、ローカル・エリア・ネットワークＬＡＮによって結合された単一の通信チャネルを介して通信する端末間の衝突を回避する方法であって、
（ａ）前記通信チャネルが使用可能か否かを判断するステップと、
（ｂ）ステップ（ａ）から前記通信チャネルが使用可能な場合に、送信器手段をイネーブルするように前記コントローラ手段を介して信号を生成することによってデータ送信を開始するステップと、
（ｃ）前記コントローラ手段を介して前記論理回路手段をイネーブルするステップと、
（ｄ）前記トランシーバ及び送信器手段を介して前記通信チャネルでデータの送信を開始するステップと、
（ｅ）前記論理回路手段を使用して前記受信器手段内のデータ活動を監視するステップと、
（ｆ）受信データ活動の検出に応答して、前記論理回路手段を介して打ち切り信号を生成することによって前記送信器手段の動作を打ち切るステップと、
（ｇ）打ち切られた送信を前記コントローラ手段に通知するステップとを含む方法。
（１３）通信が無線媒体で行われることを特徴とする、上記（１２）に記載の衝突回避方法。
（１４）通信チャネルで送信されるデータがＣＳＭＡ／ＣＡプロトコルに従ってパケットで送信されることを特徴とする、上記（１３）に記載の衝突回避方法。
（１５）受信データ活動を監視する前記ステップが、不完全な着信パケットの受信を検出するステップを含むことを特徴とする、上記（１２）に記載の衝突回避方法。
（１６）受信データ活動を監視する前記ステップが、完全な着信パケットの受信を検出するステップと、着信パケットを受信して間もなく打ち切り信号を生成するステップとを含むことを特徴とする、上記（１２）に記載の衝突回避方法。
（１７）前記打切り信号が前記コントローラ手段とは独立して生成されることを特徴とする、上記（１５）に記載の衝突回避方法。
【図面の簡単な説明】
【図１】無線ローカル・エリア・ネットワーク（ＬＡＮ）において通信チャネルによって結合されたコンピュータを示すブロック図である。
【図２】本発明による自動打切り型搬送波感知多重アクセス（ＣＳＭＡ／ＡＡ）コントローラを示すブロック図である。
【図３】図２のＣＳＭＡ／ＡＡコントローラのためのディジタル受信器を示す回路図である。
【図４】図２のＣＳＭＡ／ＡＡコントローラのための打切り制御論理装置を示す回路図である。
【図５】図２のＣＳＭＡ／ＡＡコントローラのためのディジタル送信器を示す回路図である。
【図６】図３のディジタル受信器の選択された信号のタイミングを示すタイミング図である。
【図７】通信チャネルを予約しようとする端末からの接続要求（ＣＲ）パケット間の関係を示すタイミング図である。
【図８】早期ＴＸ  ＡＢＯＲＴ発生中の選択された信号のタイミングを示すタイミング図である。
【図９】後期ＴＸ  ＡＢＯＲＴ発生中の選択された信号のタイミングを示すタイミング図である。
【図１０】他の後期ＴＸ  ＡＢＯＲＴ発生中の選択された信号のタイミングを示すタイミング図である。
【図１１】本発明による自動打切り衝突回避を使用した送信を開始する順序を示すフローチャートである。
【符号の説明】
１  無線ローカル・エリア・ネットワーク
２  端末
４  トランシーバ
６  無線通信チャネル
８  コンピュータ
１０  ＣＳＭＡ／ＡＡコントローラ
１２ａ  データ・バス
１２ｂ  制御バス
１４  直列送信データ線
１６  直列受信データ線
１８  ディジタル送信器
１９  送信器制御回路
２０  ディジタル受信器
２１  受信制御回路
２２  打切り制御論理装置
２３  論理回路
２４  制御インタフェース
２６  ネットワーク・ソフトウェア・モジュール
２８  媒体アクセス制御層
３２  割込みハンドラ
３４  入力線
３６  フリップフロップ
３８  ＸＯＲゲート
４０  遊休カウンタ
４２  ＪＫフリップフロップ
４４  ＲＸシフト・レジスタ
４６  ＡＤＤＲ比較論理回路
４８  ＥＮＤ＿ＯＦ＿ＰＫＴ比較論理回路
５０  ＲＸデータ保持レジスタ
５１  バイト幅バス
５２  ＡＮＤゲート
５４  フリップフロップ
５６  ＡＮＤゲート
５８  フリップフロップ
６０  ＡＮＤゲート
６２  ＡＮＤゲート
６４  ＯＲゲート
６６  フリップフロップ
６８  送信データ保持レジスタ
７０  送信シフト・レジスタ
７２  ＮＡＮＤゲート
７４  フリップフロップ
【図１】
0003760009.tif 000002
【図２】
0003760009.tif 000003
【図３】
0003760009.tif 000004
【図４】
0003760009.tif 000005
【図５】
0003760009.tif 000006
【図６】
0003760009.tif 000007
【図７】
0003760009.tif 000008
【図８】
0003760009.tif 000009
【図９】
0003760009.tif 000010
【図１０】
0003760009.tif 000011
【図１１】
0003760009.tif 000012