(57)【特許請求の範囲】
【請求項１】
半導体レーザを入力データの論理値に応じたレベルを有するパルス信号で駆動する半導体レーザ駆動回路において、
半導体レーザに電流を流すときの論理値を"１"、電流を流さないときの論理値を"０"とするとき、入力データにおける"０"符号の連続数を監視する監視部、
入力データにおける"１"符号の前の"０"符号の連続数に応じて前記パルス信号のパルス幅を広げて出力するパルス幅調整回路、
を備え、前記パルス幅調整回路は、入力データにおける"０"符号連続数ｎと半導体レーザから出力する光パルスの発光遅延時間との関係にもとづいて、実際の"０"符号連続数ｎ後の"１"符号によるパルス信号の立上りを該発光遅延時間分だけ早くしてパルス幅を広げることを特徴とする半導体レーザ駆動回路。
【請求項２】
前記パルス幅調整回路は、"０"符号が所定数Ｎ以上連続する場合、前記パルス幅の広げ量を一定値に固定することを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項３】
入力データの"０"連続時間と光パルス発光遅延時間の関係から、発光遅延時間が一定となる"０"連続時間を求め、この"０"連続時間と入力データのビットレートとから前記所定数Ｎを決定することを特徴とする請求項２記載の半導体レーザ駆動回路。
【請求項４】
パルス幅調整回路は、
"０"符号連続数が少ない程、入力データの遅延時間を大きくする第１の遅延部、
第１の遅延部において設定する最大遅延時間分、入力データを遅延する第２の遅延部、
"０"符号連続数に応じた第１の遅延部出力と第２の遅延出力を合成してパルス信号を出力するパルス信号出力部、を備えたことを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項５】
パルス幅調整回路は、
"０"符号連続数に応じたデューティを有するパルス信号を出力するデューティ可変パルス発生回路、
"０"符号連続数に応じたパルス信号を前記デューティ可変パルス発生回路より選択する制御部、を備えたことを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項６】
前記パルス幅調整回路は、
入力データをラッチして前記パルス信号を出力するパルス信号出力部、
遅延時間が異なる複数のクロック信号を発生するクロック遅延部、
所定のクロック信号を選択するクロック選択部、
を備え、"０"符号の連続数が大きくなるほど遅延時間が小さなクロック信号を選択し、該クロック信号により入力データをラッチしてパルス信号の立上りを早くしてパルス幅を広げることを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項７】
前記パルス幅調整回路は、
入力データ波形の立上り及び立ち下がりを傾斜させる傾斜回路、
"０"符号の連続数に基づいて識別レベルを減小する識別レベル制御回路、
傾斜回路出力と前記識別レベルを比較して前記パルス信号を出力する手段、
を備えたこと、
を特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項８】
前記パルス幅調整回路は、
入力データを遅延すると共に、印加電圧により遅延時間を可変する電圧制御型ディレイライン、
"０"符号の連続数に基づいて前記電圧制御型ディレイラインに入力するレベルを制御するレベル制御回路、
入力データとディレイラインから出力される遅延データ信号を合成して前記パルス信号を出力する手段、
を備えたこと、
を特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項９】
前記パルス幅調整回路は、
"０"符号の連続数が２以上の場合と、１以下の場合に分けて前記パルス幅を制御することを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項１０】
前記パルス幅調整回路は、
入力データをラッチして前記パルス信号を出力するパルス信号出力部、
クロック信号を遅延するクロック遅延部、
クロック信号と遅延クロック信号の一方を選択するクロック選択部、
を備え、"０"符号の連続数が１以下であれば遅延クロック信号により入力データをラッチし、"０"符号の連続数が２以上であれば前記クロック信号により入力データをラッチして前記パルス信号の立上りを早くしてパルス幅を広げることを特徴とする請求項９記載の半導体レーザ駆動回路。
【請求項１１】
前記パルス幅調整回路は、
入力データの立上り及び立ち下がりを傾斜させる傾斜回路、
"０"符号の連続数が２以上のとき識別レベルを減小する識別レベル制御回路、
傾斜回路出力と前記識別レベルを比較して前記パルス信号を出力する手段、
を備えたことを特徴とする請求項９記載の半導体レーザ駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体レーザ駆動回路に係り、特に、入力データの信号パターンに依存して発生するジッタ（パターンジッタ）を抑圧し、閾値電流の大きな半導体レーザを使用しても発光遅延がない半導体レーザ駆動回路に関する。
【０００２】
【従来の技術】
半導体レーザを用いた光伝送装置は、幹線系において数ギガビット毎秒の伝送が数十キロメートルの距離で実現されるに至っている。また、加入者系の通信では、加入者の情報を多重して百数十メガビット秒毎の伝送を行う試みがなされている。
ところで、加入者系上り用光伝送装置の受信部には多数の加入者から信号が集まる。このため、加入者側の送信部で常時バイアス電流を流した状態で半導体レーザの変調を行なうと、光伝送装置の受信部において受信信号の“1"と“0"のレベル差が少なくなり、すなわち、消光比が小さくなって受信特性が劣化する。
【０００３】
図２４は半導体レーザの変調方法説明図であり、１０１は半導体レーザの電流・光出力特性であり、Ｉdはダイオード電流、Ｐ0は半導体レーザの出力パワーＰ0、Ｉthは閾値電流、Ｉbはバイアス電流である。データの”１”，”０”により半導体レーザに実線１０２で示すようなパルス状電流を流すと、半導体レーザより１０３で示すように強度変調された信号光が出力する。このように、バイアス電流Ｉbを流した状態で半導体レーザの変調を行なうと“1"と“0"のレベル差が少なくなり、消光比が小さくなり、上記問題が生じる。
そこで、加入者側の送信部では一般的に零バイアス変調方式が用いられている。しかしながら、零バイアス変調では閾値電流Ｉthの大きい半導体レーザを用いると発光遅延が問題となる。又、たとえ閾値電流Ｉthの小さい半導体レーザを用いたとしても、伝送速度が上昇したときに発光遅延が問題となる。
【０００４】
図２５は半導体レーザのパルス変調光出力を模式的に示したもので、破線で示した波形は閾値電流近傍またはそれ以上に直流バイアス電流を加えた場合の変調波形、実線は直流バイアス電流を加えない場合(零バイアス時)の変調波形である。図から分かるように所謂零バイアス変調においては、立上り部での発光遅延を生じる。この発光遅延は閾値電流相当のキャリア充満が行なわれるまでの時間と考えればよい。
実際の信号の場合、パルス列の並びはランダムと見做す必要がありパルス列のパターンによって発光遅延が変動することも知られている。この原因は直前のパルス列が“0"か“1"かにより半導体レーザ内に残る残留キャリアのレベルが変動することにある。このための残留キャリアが多い場合は等価的に直流バイアスを与えておいた場合に近くなり、発光遅延時間が短くなるのに対し、残留キャリアが少ない場合、純粋な零バイアス変調に近くなり、発光遅延時間が長くなる。この現象はパターン効果と呼ばれ、零バイアス変調におけるパターンジッタとして知られている。このパターンジッタは伝送信号の識別誤りを引き起こし、光伝送装置の信頼性を低下させる大きな問題である。
【０００５】
従来、このようなパターンジッタを防止するため、パルス変調信号の立上り部にパルス自身の微分波形を付加して、変調信号の立上り時間を早くしパルス幅を拡げることによって、変調後の波形における発光遅延時間分を補償する方法や、パルス変調の立下り部にアンダーシュートを加えて強制的に残留キャリアを引き抜く方法、発光遅延と同じ遅延を有する遅延素子を用いて遅延前後の波形を重ねて変調信号のパルス幅を拡くすることにより、発光遅延を補償する方法がとられていた。しかしこれらの方法では、発光遅延の変動に依存するパターンジッタを抑圧することはできなかった。
【０００６】
【発明が解決しようとする課題】
上述したように、零バイアス変調においては発光遅延による立上りのパターンジッタが伝送品質を劣化させていた。特に無信号状態から有信号状態に突然変化するバーストデータ伝送が行なわれる加入者系の光送受信装置では、伝送するデータのパターンで発光遅延が大きく変化することが問題となっていた。
本発明は、このような従来技術の問題を考慮してなされ、零バイアス変調における立上りのパターンジッタを減少させ、高品質信号伝送を可能としながら低価格で汎用性の高い光伝送装置の提供を目的としている。
【０００７】
【課題を解決するための手段】
図１は本発明の原理説明図で、１は半導体レーザ、２は入力データ（変調信号）において”０”符号の連続数を監視する監視部、３はパルス幅調整回路であり、半導体レーザにパルス信号（半導体レーザ駆動パルス信号）を入力すると共に、入力データの”１”符号の前の”０”符号の連続数に基づいて該パルス信号のパルス幅を広げるものである。
入力データの”１”符号の前の”０”符号の連続数が多くなるほど半導体レーザ１の発光遅延時間が大きくなる。そこで、”０”符号の連続数に応じた発光遅延時間分、早目に半導体レーザ駆動パルス信号を立ち上がらせると共にその幅を広げれば、”０”符号の連続数に関係なく発光遅延を補償してパターンジッタをなくすることができる。このため、監視部２は入力データ（変調信号）における”０”符号の連続数を監視し、パルス幅調整回路３は入力データの”１”符号の前の”０”符号の連続数に基づいて半導体レーザ駆動パルス信号の立上り時間を早目、かつ、パルス幅を広げる。
【０００８】
”０”符号の連続数監視部２は、入力データの符号を検出する符号検出回路により、あるいは、”０”符号の数をカウントする”０”符号計数回路により実現できる。
パルス幅調整回路３は、入力データにおける”０”符号連続数ｎと半導体レーザから出力する光パルスの発光遅延時間τdとの関係にもとづいて、実際の”０”符号連続数ｎの後の”１”符号によるパルス信号立上り時間を該発光遅延時間分だけ早くしてパルス幅を広げる。
又、パルス幅調整回路３は、”０”符号が所定数Ｎ以上連続する場合にはパルス幅の拡張幅を一定値に固定する。これは、０”符号連続数が一定値Ｎ以上になると発光遅延時間が略一定値になるからである。この場合、パルス幅調整回路３は、”０”連続時間と光パルス発光遅延時間の関係から、発光遅延時間が一定となる”０”連続時間を求め、この”０”連続時間と入力データのビットレートとから発光遅延時間が一定となる”０”符号連続数Ｎを決定する。
【０００９】
パルス幅調整回路３の第１の構成例は、▲１▼”０”符号連続数が少ない程、入力データの遅延時間を大きくする第１の遅延部、▲２▼第１の遅延部において設定する最大遅延時間分、入力データを遅延する第２の遅延部、▲３▼”０”符号連続数に応じた第１の遅延部出力と第２の遅延出力を合成して半導体レーザ駆動パルス信号ＥＰを出力するパルス信号出力部、を備えている。この第１の構成例によれば、”０”符号連続数が多くなるほど半導体レーザ駆動パルス信号の立上りを早く、かつ、そのパルス幅を広げることができる。
パルス幅調整回路３の第２の構成例は、▲１▼”０”符号の連続数に応じたデューティを有するパルス信号を出力するデューティ可変パルス発生回路、▲２▼”０”符号連続数に応じたパルス信号をデューティ可変パルス発生回路出力より選択する制御部、を備えている。この第２の構成例でも、”０”符号連続数が多くなるほど半導体レーザ駆動パルス信号の立上りを早く、かつ、そのパルス幅を広げることができる。
【００１０】
パルス幅調整回路３の第３の構成例は、▲１▼入力データをラッチして半導体レーザ駆動パルス信号ＥＰを出力するパルス信号出力部、▲２▼遅延時間が異なる複数のクロック信号を発生するクロック遅延部、▲３▼所定のクロック信号を選択するクロック選択部を備え、”０”符号の連続数が大きくなるほど遅延時間が小さなクロック信号を選択し、該クロック信号により入力データをラッチして半導体レーザ駆動パルス信号の立上りを早くしてパルス幅を広げる。
パルス幅調整回路３の第４の構成例は、▲１▼入力データ波形の立上り及び立ち下がりを傾斜させる傾斜回路、▲２▼”０”符号の連続数に基づいて識別レベルを減小する識別レベル制御回路、▲３▼傾斜回路出力と前記識別レベルを比較して半導体レーザ駆動パルス信号を出力する手段、を備えている。この第４の構成例でも、”０”符号連続数が多くなるほど半導体レーザ駆動パルス信号の立上りを早く、かつ、そのパルス幅を広げることができる。
【００１１】
パルス幅調整回路３の第５の構成例は、▲１▼入力データを遅延すると共に、印加電圧により遅延時間を可変する電圧制御型ディレイライン、▲２▼”０”符号の連続数に基づいて電圧制御型ディレイラインに入力する電圧レベルを制御するレベル制御回路、▲３▼入力データとディレイラインから出力される遅延データ信号を合成して前記パルス信号を出力する手段、を備えている。この第５の構成例でも、”０”符号連続数が多くなるほど半導体レーザ駆動パルス信号の立上りを早く、かつ、そのパルス幅を広げることができる。
パルス幅調整回路３の第６の構成例は、”０”符号の連続数が２以上の場合と、１以下の場合に分け、それぞれの場合においてパルス幅を制御する構成とする。この場合、”０”符号の連続数が２以上になったか否かを監視してパルス幅の制御を行うことができる。又、入力データにおける連続する３ビットの符号が”１０１”のパターンを検出することにより”０”符号連続ビットが１以下であると判定してパルス幅制御を行うことができる。
【００１２】
【発明の実施の形態】
（Ａ）本発明の概略
図２は本発明の概略を説明するための半導体レーザ駆動回路の構成図、図３は半導体レーザの出力光を強度変調するために該半導体レーザに入力する変調信号（入力データ）の電気波形モデルである。
図２の半導体レーザ駆動回路において、半導体レーザ１を駆動する変調信号（入力データ）は二分岐され、デューティ補償・制御回路（パルス幅調整回路）３と符号検出回路２に入力する。符号検出回路（“０”符号連続数監視部）２は、変調信号のパターン（データパターン）から半導体レーザ１で発生する発光遅延時間を予測し、その情報をデューティ補償・制御回路３に送出する。デューティ補償・制御回路３は、符号検出回路２からの情報をもとに、発光遅延時間による光出力波形のデューティを補償するように変調信号のパルス幅を制御する。上記デューティ補償量は、以下に示すような計算で求めることができる。
【００１３】
図３は変調信号の電気波形モデルである。一般に発光遅延時間tdは、駆動電流を仮定してレート方程式を解くことにより求められる。ここで図に示すように、ある“０"符号連続時間Ｔをもった入力を考える。駆動電流波形に立上り時間ｔr(0%）〜ｔr(100%)および立下り時間ｔf(0%)〜ｔf(100%)があるとすると、図中の立下りの中心から立上りの中心までの時間がＴとなる。このときの駆動電流I(t)は、
【数１】
0003839577.tif 000002
と表せる。ただし、
α＝Ｔ−（ｔr＋ｔf）／２，β＝Ｔ−（ｔr−ｔf）／２
とする。
【００１４】
ここで、キャリア密度をＮ、キャリア寿命をτS、電荷をe、活性層の体積をＶ、閾値キャリア密度をＮthとし、キャリア密度に関するレート方程式を解く。
【数２】
0003839577.tif 000003
これより
【数３】
0003839577.tif 000004
ただし、
【数４】
0003839577.tif 000005
ここで発光遅延時間ｔdは、キャリア密度Ｎ(t)がＮthになるまでの時間であるから、(2)式がＮ(td)＝Ｎthとなるｔdを求めると、
【数５】
0003839577.tif 000006
ただし、
【数６】
0003839577.tif 000007
が得られる。
【００１５】
上記(3)式から“0"符号連続時間Ｔと発光遅延時間ｔdの関係がわかる。すなわち駆動電流波形の立上り時間ｔr、立下り時間ｔf、半導体レーザのキャリア寿命τS、閾値電流Ith、バイアス電流Ibおよびパルス電流IPを与えると、(3)式より“0"符号連続時間Ｔと発光遅延時間tdの関係を求めることができ、“0"符号連続時間Ｔに合わせてデューティ補償回路を設計することができる。
【００１６】
（Ｂ）実施例
（ａ）第１実施例
図４は本発明の半導体レーザ駆動回路の第１実施例構成図、図５は第１実施例のタイミングチャートである。半導体レーザ駆動回路は変調信号（入力データ）の論理値（”１”，”０”）に応じたハイレベル／ローレベルを有するパルス信号で半導体レーザ１を駆動する。
図４において、１は半導体レーザ、２は入力データの符号を検出する符号検出回路、３は検出した符号にもとづいて半導体レーザ１を駆動するパルス信号のパルス幅を調整して出力するデューティ補償・制御回路（パルス幅調整回路）である。デューティ補償・制御回路３において、４はＯＲ回路、5-0〜5-nはセレクタ、6-0, 6-1〜6-nは遅延素子である。遅延素子6-0の遅延時間は、他の全遅延素子6-1〜6-nの遅延時間の合計に等しく設定されている。符号検出回路２において、7-0〜7-nはフリップフロップであり、Ｄはデータ入力端子、Ｃはクロック端子、Ｒはリセット端子、Ｑはセット側出力端子、８は論理値を反転するインバータである。
【００１７】
入力した変調信号（データ信号）は符号検出回路２とデューティ補償・制御回路３とに２分岐される。インバータ８を通過して符号反転した変調信号はフリップフロップ(以下ＦＦ)7-0に入力する。ＦＦ7-1からＦＦ7-nはシフトレジスタ構成になっており、データのビットレートに同期したクロック信号の発生で前段のＦＦのセット状態がシフトされる。又、入力変調信号が“１"となると、ＦＦ 7-0がリセットされ、該ＦＦのＱ反転出力から“１"が出力され、これがリセット信号として全ＦＦ 7-0〜ＦＦ 7-nに入力することにより全ＦＦがリセットされる。
従って、”０”符号の連続数が１の場合にはＦＦ 7-0のみが”０”符号によりセットされ、次の”１”符号によりリセットされる。又、”０”符号の連続数が２の場合には連続する２つの”０”符号によりＦＦ 7-0, 7-1がセットされるが次の”１”符号によりリセットされる。又、”０”符号の連続数が３の場合には連続する３つの”０”符号によりＦＦ 7-0, 7-1,7-2がセットされるが次の”１”符号によりリセットされる。以下、同様に、”０”符号の連続数が(n+1)以上の場合には全ＦＦ 7-0〜7-がセットされ、”１”符号の発生により全ＦＦ 7-0〜ＦＦ 7-nがリセットされる。
【００１８】
“０"符号連続数が１ビット以下の場合、ＦＦ 7-1〜ＦＦ 7-nのＱ出力は全て  “０"となり、すべての遅延素子6-1〜6-nが対応するセレクタ5-1〜5-nにより選択される。前述のように遅延素子6-0の遅延時間は遅延素子6-1〜6-nの遅延時間の和に相当する。したがって全ての遅延素子6-1〜6-nが選択されると、ＯＲ回路４の２つの入力端子に入力する両者の変調信号の位相差は零となっている。この結果、“０"符号連続数が１ビット以下の場合、半導体レーザ駆動パルスのパルス幅は広がらない。
【００１９】
一方、“０"符号連続数がｘビットの場合、ＦＦ 7-0〜ＦＦ 7-(x-1)のＱ出力が“１"となり、セレクタ5-1〜5-(x-1)に”１”信号が送られる。このため、セレクタ5-1〜5-(x-1)は遅延素子6-1〜6-(x-1)を通らないバイパスラインを選択する。一方、ＦＦ 7-x〜ＦＦ 7-nのＱ出力は“０"であるから、セレクタ5-x〜5-nに”０”信号が送られる。このため、セレクタ5-x〜5-nは遅延素子6-x〜6-nを選択する。この結果、セレクタ5-0に到達する信号には、遅延素子6-x〜6-nまでの合計の遅延が付加されることになり、ＯＲ回路４の入力端子に入力する２つの変調信号に位相差が生じる。すなわち、セレクタ5-0から出力される変調信号は、遅延素子6-0から出力される変調信号に対して、遅延素子6-1〜6-(x-1)の合計遅延時間に相当するぶん位相が進むことになり、ＯＲ回路４から出力される半導体レーザ駆動パルスの立上りが早まると共にパルス幅が広がる。
従って、この位相進み具合を“０"符号連続数がｘビットの時の発光遅延量と等しくなるように設計しておくことにより、光出力波形のデューティを補償し、パターンジッタをなくすことができる。
【００２０】
（ｂ）第１実施例の変形例
(b-1) 変形原理
図３に従って解析した“０"符号連続時間Ｔと発光遅延時間ｔdの関係を図示すると、図６のようになり発光遅延時間ｔdは一定値に漸近する。つまり”０”符号連続数がｎビット以上続くと発光遅延時間が一定になる。したがって、デューティ補償・制御回路３中の遅延素子6-1〜6-n、および符号検出回路２中のＦＦ 7-0〜7-nの必要相数をＮ個と決定することができる。
ここで、具体的に必要な遅延素子とＦＦの相数Ｎについて考える。一般的な半導体レーザを用いた場合、キャリア寿命τSは数ナノ秒であり、これにより計算される発光遅延時間ｔdは”０”符号連続時間が数ナノ秒以上続くと一定になることがわかっている。例えば、電気入力波形のｔr,ｔfを100ピコ秒、半導体レーザのキャリア寿命τSを3ナノ秒、閾値電流Ｉthを1.7ミリアンペア、バイアス電流Ｉbを1.5ミリアンペアとして計算すると、発光遅延時間tdは”０”符号連続時間がおよそ8ナノ秒以上続くと一定になる。
【００２１】
入力変調信号のビットレートを156メガビット毎秒とすると、この入力変調信号の１周期(１ビット分)は6.4ナノ秒であるので、“０"符号連続時間が２ビット以上続くと発光遅延時間ｔdは一定になると考えることができる。従って、“０"符号連続数が１ビット以下の場合と、“０"符号連続数が２ビット以上の場合とを検出できる回路を設計すればよいことがわかる。
以上をまとめると、必要相数Ｎは、
▲１▼電気波形モデルのパラメータを設定してレート方程式を解く、
▲２▼”０”符号連続時間Ｔと発光遅延時間ｔdの関係を定式化する、
▲３▼入力データのビットレートを考慮して”０”符号連続数と発光遅延時間の関係をグラフ化する、
▲４▼必要となる補償量を決定する、
▲５▼最後に必要相数Ｎを決定する。
【００２２】
(b-2)第１変形例
図７はＮ＝２とした場合の第１実施例の変形例、図８は図７の各部タイミングチャートである。図７において、図４で示したものと同一のものは同一の記号で示してあり、９はＡＮＤ回路である。
この変形例では、“０"符号連続数が１ビット以下の場合と、“０"符号連続数が２ビット以上の場合とを検出し、半導体レーザ駆動パルス信号のパルス幅を制御するものである。符号検出回路２に入力した変調信号（入力データ）は、インバータ８で反転する。“０"符号連続数が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に“１"となり、この場合のみＡＮＤ回路９の出力が“１"となる。一方、”０”符号連続数が１ビット以下の場合は、ＡＮＤ回路９の出力は“０"となる。ＡＮＤ回路９の出力はＦＦ7-3でラッチされた後、セレクタ5-1に入力する。
【００２３】
すなわち、“０"符号連続数が１ビット以下の場合、ＡＮＤ回路９の出力が”１”にならず、セレクタ5-1は遅延素子6-1を通過した信号を選択し、セレクタ5-0は該セレクタ5-1の出力を選択する。これにより、セレクタ5-0から出力される変調信号は、遅延素子6-0から出力される変調信号と位相が同じになり、半導体レーザ駆動パルスのパルス幅は広がらない。
一方、“０"符号連続数が２ビットの場合、ＡＮＤ回路９の出力が”１”になり、次に”１”符号が入力した時にＦＦ7-3がセットされ、ついで、ＦＦ 7-1〜7-2がリセットされる。この結果、セレクタ5-1は遅延素子6-1を通過しない変調信号（入力データ）を選択し、セレクタ5-0は該セレクタ5-1の出力を選択する。これにより、セレクタ5-0から出力される変調信号は、遅延素子6-0から出力される変調信号に対して、遅延素子6-1の遅延時間に相当する分だけ位相が進むことになり、ＯＲ回路４から出力される半導体レーザ駆動パルスの立上りが早まると共にパルス幅が広がる。
【００２４】
(b-3) 第２変形例
図９はＮ＝２とした場合の第１実施例の別の変形例、図１０は図９の各部タイミングチャートである。図７において、図４で示したものと同一のものは同一符号を付しており、９はＡＮＤ回路である。
この変形例では、“１０１"という入力変調信号のパターンが入力されたか判別し、入力されれば、”１”符号前の“０"符号連続数が１ビット以下であるとして半導体レーザ駆動パルス信号ＥＰのパルス幅を小さくするものである。半導体レーザ駆動回路は、入力データが”１”符号のときに半導体レーザ駆動パルス信号ＥＰを出力するものであり、”１”符号前の”０”符号連続数により該駆動パルスの立上り及びパルス幅を制御するものである。そして、”１”符号が連続すると半導体レーザ１は連続駆動されるため、２番目以降の”１”について駆動パルスの立上り制御及びパルス幅制御を考慮する必要はない。
【００２５】
従って、今回のビットが”１”であっても直前のビットが”１”であれば何ら考慮する必要はなく、今回のビットが”１”で直前のビットが”０”の場合だけを考慮して駆動パルスの立上り制御及びパルス幅制御をすればよい。しかし、この２ビットだけでは”１”符号前の”０”符号連続数が１以下であるか、２以上であるかを判断できず、もう１つ前のビットの”１”，”０”を考慮する必要がある。すなわち、今回の”１”符号を含めて”１０１”の３ビットパターンの場合は”１”符号前の”０”符号連続数が１以下であり、”００１”の３ビットパターンの場合は”１”符号前の”０”符号連続数が２以上であると判断できる。従って、”１０１”のパターンが検出された時のみ、”１０１”パターン中の今回の“１"符号に相当する半導体レーザ駆動パルスＥＰの立上りを遅く、かつ、パルス幅を狭くなるように制御すれば良い。
【００２６】
以上より、図９の変形例において、入力変調信号に“１０１"というパターンがあると、符号検出回路２におけるＦＦ 7-1のＱ出力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がともに“１"となり、このときだけＡＮＤ回路９の出力が“１"となる。“１０１"というパターンを検出するということは、前述のように”１”符号前の”０”符号連続数が１ビット以下の場合を検出することに相当している。
“１０１"パターンが検出されてＡＮＤ回路９の出力が”１”になるとＦＦ7-4がセットされる。この結果、セレクタ5-1は遅延素子6-1を通過した変調信号を選択する。このセレクタ5-1から出力される変調信号は遅延素子6-0から出力される変調信号と位相が同じになり、半導体レーザ駆動パルスＥＰのパルス幅は広がらない。しかし、“１０１"パターン以外の場合には、すなわち、”００１”パターンの場合には、ＡＮＤ回路９の出力が”０”になりＦＦ7-4はセットされない。この結果、セレクタ5-1は遅延素子6-1を通過しない変調信号（入力データ）を選択し、これにより、セレクタ5-1から出力される変調信号は、遅延素子6-0から出力される変調信号に対して、遅延素子6-1の遅延時間に相当する分だけ位相が進むことになり、ＯＲ回路４から出力される半導体レーザ駆動パルスＥＰの立上りが早まると共にパルス幅が広がる。
【００２７】
すなわち、“０"符号連続数が１ビット以下のとき半導体レーザ駆動パルス信号ＥＰのパルス幅を狭くし、“０"符号連続数が２ビット以上のとき半導体レーザ駆動パルスＥＰ信号のパルス幅を広げ、これによりパターンジッタを抑圧することができる。
以上では、符号検出回路２において”１０１”のパターンが検出された時に、”１０１”パターン中の今回の“１"符号に相当する半導体レーザ駆動パルスの立上りを遅く、かつ、パルス幅を狭くなるように制御した。しかし、符号検出回路２において連続する３ビットの”００１”パターンを検出し、“１"符号に相当する半導体レーザ駆動パルスＥＰの立上りを早目にし、かつ、パルス幅を広げるように制御することもできる。
【００２８】
（ｃ）第２実施例
図１１は本発明の半導体レーザ駆動回路の第２実施例構成図、図１２は第２実施例のタイミングチャートである。
図１１において、１は半導体レーザ、２は入力データの符号を検出する符号検出回路、３は検出した符号にもとづいて半導体レーザ１を駆動する半導体レーザ駆動パルス信号ＥＰのパルス幅を調整して出力するデューティ補償・制御回路（パルス幅調整回路）である。符号検出回路２は図４の第１実施例と同一の構成になっている。デューティ補償・制御回路３において、10-1〜10-nはデューティ補償回路であり、図６に示すように”１”符号のデータが入力されると、それぞれデューティが異なる、すなわち、パルス幅の異なるパルス信号Ｐ1〜Ｐnを出力する。１１は制御回路であり、”１”符号前の”０”符号の連続数を符号検出回路２のＦＦ 7-1〜7-nの状態に基づいて判別し、”０”符号の連続数に応じたデューティ選択信号を出力する。１２は所定のデューティ補償回路10-1〜10-nから出力されるパルスを選択して半導体レーザ１に入力するセレクタである。セレクタ１２は、▲１▼”１”符号前の”０”符号連続数が１以下のときデューティ補償回路10-1から出力されるデューティ最小のパルス信号Ｐ1を選択し、▲２▼”０”符号連続数が２のときデューティ補償回路10-2から出力されるパルス信号Ｐ2を選択し、以下同様に▲３▼”０”符号連続数がｎのときデューティ補償回路10-nから出力されるパルス信号Ｐnを選択して半導体レーザ１に入力する。
【００２９】
すなわち、第２実施例では”０”符号連続直後の”１”符号による半導体レーザ駆動パルス信号ＥＰを、”０”符号連続数に対応したデューティ補償回路10-1〜10-nからセレクタ１２でセレクトして出力する。これにより、”０”符号連続数に応じたパルス幅を有する半導体レーザ駆動パルスＥＰ信号で半導体レーザ1を駆動できる。
図１３は制御回路１１の構成図（ｎ＝４）であり、１１ａ1〜１１ａ3はアンドゲート、１１ｂ1〜１１ｂ2はＥＸ−ＯＲゲート、、１１ｃ1〜１１ｃ2はそれぞれ信号Ａ０，Ａ１を出力するＯＲゲートである。出力信号（Ａ０，Ａ１）は、
(1) ”０”符号連続数が１以下の場合には（０，０）、
(2) ”０”符号連続数が２の場合には（０，１）、
(3) ”０”符号連続数が３の場合には（１，０）、
(4) ”０”符号連続数が４の場合には（１，１）
となる。
【００３０】
（ｄ）第３実施例
第１実施例では、”１”符号前の”０”符号連続数に基づいて変調信号（入力データ）を遅延し、該遅延信号を用いて半導体レーザ駆動パルスの立上り制御及びパルス幅制御した。しかし、第３実施例ではクロック信号を遅延して半導体レーザ駆動パルスの立上り制御及びパルス幅制御する。
図１４は本発明の半導体レーザ駆動回路の第３実施例構成図、図１５は第３実施例のタイミングチャートであり、“０"符号連続数が１ビット以下であるか、“０"符号連続数が２ビット以上であるかに応じて半導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を制御する場合を示している。
図１４において、１は半導体レーザ、２は入力データの符号を検出する符号検出回路、３は検出した符号にもとづいて半導体レーザ１を駆動するパルス信号のパルス幅を調整して出力するデューティ補償・制御回路（パルス幅調整回路）である。
【００３１】
符号検出回路２は、”１”符号の前の“０"符号連続数が１ビット以下の場合と、２ビット以上の場合を検出するように構成されており、図７の符号検出回路２とまったく同一の構成を有している。デューティ補償・制御回路３において、6-0はデータのビットレートと同一周波数のクロック信号を所定時間遅延する遅延素子、5-0はセレクタであり”１”符号の前の“０"符号連続数が１ビット以下の場合に遅延素子6-0で遅延した遅延クロック信号ＣＬ1を選択し、“０"符号連続数が２ビット以上の場合に遅延しない本来のクロック信号ＣＬ0を選択して出力する。7-0はセレクタ5-0から出力されるクロック信号ＣＬに基づいて入力データを記憶するフリップフロップである。
【００３２】
符号検出回路２に入力した変調信号（入力データ）は、インバータ８で反転する。“０"符号連続数が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に“１"となり、この場合のみＡＮＤ回路９の出力が“１"となる。一方、”０”符号連続数が１ビット以下の場合は、ＡＮＤ回路９の出力は“０"となる。すなわち、“０"符号連続数が１ビット以下の場合、ＡＮＤ回路９の出力が”１”にならず、フリップフロップ7-3のＱ出力は”０”となる。このため、セレクタ5-0は遅延素子6-0を通過した遅延クロック信号ＣＬ1を選択し、ＦＦ 7-0は遅延クロック信号により入力データをセットするため、半導体レーザ駆動パルスＥＰの立上りが遅れ、パルス幅は広がらない。
【００３３】
しかし、”１”符号前の“０"符号連続数が２ビット以上の場合、ＡＮＤ回路９の出力が”１”になり、次に”１”符号が入力した時にＦＦ7-3がセットされ、ついで、ＦＦ 7-1〜7-2がリセットされる。この結果、セレクタ5-0は遅延素子6-0を通過しない本来のクロック信号ＣＬ0を選択し、ＦＦ 7-0は本来のクロック信号により入力データをセットするため、半導体レーザ駆動パルスＥＰの立上りが遅れず、すなわち、“０"符号連続数が1以下の場合に比べて半導体レーザ駆動パルスＥＰの立上りが早まり、かつ、パルス幅が広がる。この結果、”１”符号前の“０"符号連続数が２ビット以上の場合における光出力波形のデューティを補償し、パターンジッタをなくすことができる。
【００３４】
・第１変形例
第３実施例では、”１”符号前の“０"符号連続数ｎが１以下の場合と２以上の場合であったが、一般に、“０"符号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰの立上り時間及びパルス幅を制御することができる。かかる場合には、遅延時間が異なる複数のクロック信号を発生し、”０”符号の連続数が大きくなるほど遅延時間が小さなクロック信号を選択し、該選択したクロック信号により入力データをラッチして半導体レーザ駆動パルス信号ＥＰの立上りを早く、かつ、パルス幅を広げるように制御する。
【００３５】
・第２変形例
この変形例では、“１０１"という入力変調信号のパターンが入力されたか否か判別し、入力されれば、“０"符号連続数が１ビット以下であるとして図１４の第３実施例の方法で半導体レーザ駆動パルス信号ＥＰのパルス幅を小さくするものである。
入力変調信号に“１０１"というパターンがあると、符号検出回路２におけるＦＦ 7-1のＱ出力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がともに“１"となり、このときだけＡＮＤ回路９の出力が“１"となる。“１０１"というパターンを検出するということは、”１”符号前の“０"符号連続数が１ビット以下の場合を検出することに相当している。“１０１"パターンが検出されてＡＮＤ回路９の出力が”１”になるとＦＦ7-4がセットされる。この結果、セレクタ5-0は遅延素子6-0を通過した遅延クロック信号ＣＬ1を選択し、ＦＦ 7-0はこの遅延クロック信号により入力データをセットする。このため、半導体レーザ駆動パルス信号ＥＰの立上りが遅れ、パルス幅は広がらない。
【００３６】
しかし、“１０１"パターン以外の場合には、すなわち、”００１”パターンの場合には、ＡＮＤ回路９の出力が”０”になりＦＦ7-4はセットされない。この結果、セレクタ5-0は遅延素子6-0を通過しない本来のクロック信号ＣＬ0を選択し、ＦＦ 7-0は該クロック信号により入力データをセットする。このため、半導体レーザ駆動パルスＥＰの立上りが遅れず、すなわち、“０"符号連続数が１以下の場合に比べて半導体レーザ駆動パルスの立上りが早まり、かつ、パルス幅が広がる。この結果、”１”符号前の“０"符号連続数が２ビット以上の場合における光出力波形のデューティを補償し、パターンジッタをなくすことができる。
【００３７】
（ｅ）第４実施例
第１実施例では、”１”符号前の”０”符号連続数に基づいて変調信号（入力データ）を遅延し、該遅延信号を用いて半導体レーザ駆動パルスの立上り制御及びパルス幅制御した。しかし、第４実施例では、入力データ波形の立上り及び立ち下がりを傾斜あるいは鈍化させ、”０”符号の連続数に基づいて識別レベルを制御し、傾斜信号あるいは鈍化信号と識別レベルを比較し、識別レベル以上の傾斜信号あるいは鈍化信号を増幅出力し、”１”符号前の”０”符号連続数に基づいて半導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を制御する。
図１８は本発明の半導体レーザ駆動回路の第４実施例の構成図、図１９は第４実施例のタイミングチャートであり、“０"符号連続数が１ビット以下であるか、“０"符号連続数が２ビット以上であるかに応じて半導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を制御する場合について示している。
【００３８】
図１８において、１は半導体レーザ、２は入力データの符号を検出する符号検出回路、３は検出した符号にもとづいて半導体レーザ１を駆動するパルス信号のパルス幅を調整して出力するデューティ補償・制御回路（パルス幅調整回路）である。
符号検出回路２は、”１”符号の前の“０"符号連続数が１ビット以下の場合と、２ビット以上の場合を検出するように構成されており、図７の符号検出回路２とまったく同一の構成を有している。デューティ補償・制御回路３において、８′はインバータ回路、１３は波形鈍化回路で、入力信号Ａ（図１９）の立上り、立ち下がりを傾斜あるいは鈍化した鈍化信号Ｂを出力するもので、例えばローパスフィルタなどで構成される。１４は差動増幅回路であり、波形鈍化回路１３から出力される鈍化信号Ｂと識別レベルＶRを比較し、識別レベル以上の鈍化信号を増幅して信号Ｃ、すなわち、半導体レーザ駆動パルス信号ＥＰを出力する。１５はレベルシフト回路であり、”１”符号前の“０"符号連続数が２ビット以上続いたときに識別レベルＶRを下げ、これにより、差動増幅回路１４から出力される半導体レーザ駆動パルス信号ＥＰの立上りを早めると共に、パルス幅を広げるものである。
【００３９】
符号検出回路２に入力した変調信号（入力データ）は、インバータ８で反転する。“０"符号連続数が２ビット以上の場合、ＦＦ 7-1〜7-2のＱ出力が共に“１"となり、この場合のみＡＮＤ回路９の出力が“１"となる。一方、”０”符号連続数が１ビット以下の場合は、ＡＮＤ回路９の出力は“０"となる。
従って、“０"符号連続数が１ビット以下の場合、ＡＮＤ回路９の出力が”１”にならず、フリップフロップ7-3のＱ出力は”０”となる。このため、レベルシフト回路１５はレベルを変えない。この結果、差動増幅回路１４から出力されるパルス信号ＥＰのパルス幅は広がらない。しかし、”１”符号前の“０"符号連続数が２ビット以上の場合、ＡＮＤ回路９の出力が”１”になり、次に”１”符号が入力した時にＦＦ7-3がセットされ、ついで、ＦＦ 7-1〜7-2がリセットされる。この結果、レベルシフト回路１５は識別レベルＶRを下げ、これにより、差動増幅回路１４から出力される駆動パルスはその立上りが早まり、かつ、パルス幅が広がる。
【００４０】
・第１変形例
第４実施例では、”１”符号前の“０"符号連続数ｎが１以下の場合と２以上の場合であったが、一般に、“０"符号連続数ｎの値に基づいて半導体レーザ駆動パルスＥＰの立上り時間及びパルス幅を制御することができる。図２０はかかる場合の構成図であり、１は半導体レーザ、２は入力データの符号を検出する符号検出回路で図４に示す符号検出回路と同一の構成を有している。３は検出した符号にもとづいて半導体レーザ１を駆動するパルス信号のパルス幅を調整して出力するデューティ補償・制御回路（パルス幅調整回路）である。
【００４１】
デューティ補償・制御回路３において、１１は制御回路、１３は波形鈍化回路、１４は差動増幅回路、１５はレベルシフト回路である。制御回路１１は”１”符号前の”０”符号の連続数を判別し、”０”符号連続数に応じたレベル選択信号を出力する。ｎ＝４の場合、図１３に示す構成を有している。レベルシフト回路１５は”１”符号前の”０”符号の連続数に応じたレベルを出力するもので、ｎ＝４の場合、図２１に示すように４段階のレベルＶRを出力するようになっている。図２１において、ＲＶ１は”０”符号連続数が１以下の場合のレベルを設定するボリューム、ＲＶ２は”０”符号連続数が２の場合のレベルを設定するボリューム、ＲＶ３は”０”符号連続数が３の場合のレベルを設定するボリューム、ＲＶ４は”０”符号連続数が４の場合のレベルを設定するボリューム、ＡＳＷ１〜ＡＳＷ４はアナログスイッチ、ＤＤＲはデコーダ／ドライバで、”０”符号連続数に応じたアナログスイッチをオンして所定のレベルを出力するものである。例えば、”０”符号連続数が１以下の場合にはアナログスイッチＡＳＷ１をオンしてボリュームＲＶ１で設定したレベルを出力する。
【００４２】
この変形例では、”１”符号前の”０”符号の連続数が多くなるほどシフト回路１５から出力する識別レベルＶRを低くしているから、”０”符号の連続数が大きくなるほど差動増幅回路１４から出力される半導体レーザパルス信号ＥＰの立上りを早め、かつ、パルス幅を広げることができる。
【００４３】
・第２変形例
この変形例では、“１０１"という入力変調信号のパターンが入力されたか否かを判別し、入力されれば、“０"符号連続数が１ビット以下であるとして第４実施例の方法で半導体レーザ駆動パルス信号ＥＰのパルス幅を小さくするものである。
入力変調信号に“１０１"というパターンがあると、符号検出回路２におけるＦＦ 7-1のＱ出力、ＦＦ 7-2の反転Ｑ出力、ＦＦ 7-3のＱ出力がともに“１"となり、このときだけＡＮＤ回路９の出力が“１"となる。“１０１"というパターンを検出するということは、”１”符号前の“０"符号連続数が１ビット以下である場合を検出することに相当している。“１０１"パターンが検出されてＡＮＤ回路９の出力が”１”になるとＦＦ7-4がセットされる。ＦＦ7-4がセットされるとレベルシフト回路１５はレベルを変えない。このため、差動増幅回路１４から出力されるパルス信号ＥＰのパルス幅は広がらない。しかし、“１０１"パターン以外の場合には、すなわち、”００１”パターンの場合には、ＡＮＤ回路９の出力が”０”になりＦＦ7-4はセットされない。ＦＦ7-4がセットされていないと、レベルシフト回路１５は識別レベルＶRを下げ、これにより、差動増幅回路１４から出力される半導体レーザ駆動パルスの立上りが早まり、かつ、パルス幅が広がる。この結果、”１”符号前の“０"符号連続数が２ビット以上の場合における光出力波形のデューティを補償し、パターンジッタをなくすことができる。
【００４４】
（ｆ）第５実施例
第４実施例では入力データ波形の立上り及び立ち下がりを傾斜し、あるいは鈍化させ、”０”符号の連続数に基づいて識別レベルを制御し、傾斜信号あるいは鈍化信号と識別レベルを比較し、識別レベル以上の傾斜信号あるいは鈍化信号を増幅出力し、”１”符号前の”０”符号連続数に基づいて半導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を制御する。
しかし、第５実施例では、”０”符号の連続数に基づいてレベルを制御し、該レベルに基づいて変調信号（入力データ）を遅延し、遅延信号と変調信号を合成することにより、”１”符号前の”０”符号連続数に基づいて半導体レーザ駆動パルス信号ＥＰの立上り及びパルス幅を制御する。
【００４５】
図２３は本発明の半導体レーザ駆動回路の第５実施例の構成図である。図中、１は半導体レーザ、２は入力データの符号を検出する符号検出回路、３は検出した符号にもとづいて半導体レーザ駆動パルス信号の立上り及びパルス幅を制御して出力するデューティ補償・制御回路（パルス幅調整回路）である。
符号検出回路２は図４に示す符号検出回路と同一の構成を有している。デューティ補償・制御回路３において、４はＯＲ回路、６は遅延素子、１１は制御回路、１５はレベルシフト回路、１６は印加電圧により入力信号の遅延時間を変化する電圧制御型ディレイラインであり、印加電圧を大きくするとその遅延量が小さくなる。遅延素子６の遅延量は電圧制御型ディレイライン１６の最大遅延量と等しく設定されている。
制御回路１１は”１”符号前の”０”符号の連続数を判別し、”０”符号連続数に応じたレベル選択信号を出力する。ｎ＝４の場合、図１３に示す構成を有している。レベルシフト回路１５は”１”符号前の”０”符号の連続数が多くなる程大きなレベルを出力するもので、ｎ＝４の場合、図２１に示す構成を有している。電圧制御型ディレイライン１６は、ＤＣ電圧の変化により遅延時間を可変するELMEC CORPORATION製のCDGタイプあるいはQDB,QDDタイプの電圧調整型高速可変ディレイライン(QDG3001,QDB1005,QDD1305など)を採用でき、前述のように、印加電圧が大きくなるとその遅延量が小さくなり、印加電圧が小さくなると遅延量が大きくなる。
【００４６】
第５実施例によれば、”１”符号前の”０”符号の連続数が多くなるほどレベルシフト回路１５から出力するレベルＶRを大きくして遅延時間を小さくする。
この結果、”０”符号の連続数が多くなるほどＯＲ回路から出力される半導体レーザ駆動パルス信号ＥＰのパルス幅を広げることができる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００４７】
【発明の効果】
以上本発明によれば、入力データにおける”０”符号の連続数を監視し、入力データにおける”１”符号の前の”０”符号連続数に応じて半導体レーザ駆動パルス信号の立上り及びパルス幅を制御するように構成したから、零バイアス変調における立上りのパターンジッタを減少させ、高品質信号伝送ができる。
又、本発明によれば、光伝送装置はバースト信号だけでなく、いかなる入力変調信号に対しても安定に動作することが出来る。
又、本発明によれば、簡単な構成でパターンジッタをなくすことが可能であり、低価格で高品質な光伝送装置が要求されるＡＴＭを始めとする光加入者系システムに寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】半導体レーザ駆動回路の構成図ある。
【図３】変調信号の電気波形モデルである。
【図４】半導体レーザ駆動回路の第１実施例の構成図である。
【図５】第１実施例の各部タイミングチャートである。
【図６】”０”符号連続時間と発光遅延時間の関係図である。
【図７】第１実施例の変形例（ｎ＝２）である。
【図８】図７の各部タイミングチャートである。
【図９】第１実施例の別の変形例である。
【図１０】図９の各部タイミングチャートである。
【図１１】半導体レーザ駆動回路の第２実施例の構成図である。
【図１２】第２実施例の各部タイミングチャートである。
【図１３】制御回路の構成図である。
【図１４】半導体レーザ駆動回路の第３実施例の構成図である。
【図１５】第３実施例の各部タイミングチャートである。
【図１６】第３実施例の変形例である。
【図１７】図１６の各部タイミングチャートである。
【図１８】半導体レーザ駆動回路の第４実施例の構成図である。
【図１９】第４実施例の各部タイミングチャートである。
【図２０】第４実施例の変形例である。
【図２１】４段階までレベルを変えられるレベルシフト回路の構成図である。
【図２２】第４実施例の別の変形例である。
【図２３】半導体レーザ駆動回路の第５実施例の構成図である。
【図２４】半導体レーザの変調方法説明図である。
【図２５】半導体レーザのパルス変調光出力模式図である。
【符号の説明】
１・・半導体レーザ
２・・符号検出回路
３・・デューティ補償・制御回路
４・・OR回路
５・・セレクタ
６・・遅延素子
７・・フリップフロップ(ＦＦ)
８・・インバータ
９・・AND回路
１０・・デューティ補償回路
１１・・制御回路
１２・・セレクタ
１３・・波形鈍化回路
１４・・差動増幅回路
１５・・レベルシフト回路
１６・・電圧制御型ディレイライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003839577.tif 000020
【図１４】
0003839577.tif 000021
【図１５】
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【図１６】
0003839577.tif 000023
【図１７】
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【図１８】
0003839577.tif 000025
【図１９】
0003839577.tif 000026
【図２０】
0003839577.tif 000027
【図２１】
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【図２２】
0003839577.tif 000029
【図２３】
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【図２４】
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【図２５】
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