(57)【特許請求の範囲】
【請求項１】
第一のプルアップ抵抗に接続するクロック／ID1端子と、第二のプルアップ抵抗に接続するデータ／ID2端子と、前記クロック／ID1端子と前記データ／ID2端子とパラレル制御端子とパラレル／シリアル制御選択端子に接続する制御信号デコーダーと、音声多重信号入力端子と、該音声多重信号入力端子に共通接続する第一の信号検出回路と第二の信号検出回路と、前記第一の信号検出回路出力と前記第二の信号検出回路出力と前記制御信号デコーダーの第一の出力が接続するパラレル／シリアル変換回路と、該パラレル／シリアル変換回路出力と前記制御信号デコーダーの第二の出力が接続するOR回路と、該OR回路出力と前記第二の信号検出回路出力と前記パラレル／シリアル制御選択端子が接続するデータ／ID2切換えSWと、前記第二の信号検出回路出力と前記パラレル／シリアル制御選択端子が接続するクロック／ID1切換えSWと、前記データ／ID2切換えSWがベースに接続し前記データ／ID2端子がコレクタに接続したエミッタ接地の第一の出力トランジスタと、前記クロック／ID1切換えSWがベースに接続し前記クロック／ID1端子がコレクタに接続したエミッタ接地の第二の出力トランジスタとからなる半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に外部端子数を削減できる半導体集積回路に関するものである。
【０００２】
【従来の技術】
図３は従来の半導体集積回路の回路構成図である。１はクロック端子、２はプルアップ抵抗、３はデータ端子、４はプルアップ抵抗、６はパラレル／シリアル制御選択端子、７−１は複数のパラレル制御端子、７−２は第一の信号検出インジケーター端子、７−３は第二の信号検出インジケーター端子、１０は音声多重信号入力端子、１１は第一の信号検出回路、１２は第二の信号検出回路、１３はパラレル／シリアル変換回路、１４はOR回路、１７は出力トランジスタ、１９，２０は出力トランジスタ、２１，２２はプルアップ抵抗、２３は制御信号デコーダである。
【０００３】
以上のように構成された従来の半導体集積回路について、以下、図３を参照しながら回路動作を説明する。図２は、図３の従来例の各部の動作波形を示すタイミングチャートであり、横軸は時間、縦軸はDC電圧を表す。但し、VINのみ縦軸を入力信号の周波数で表している。
【０００４】
図３において、音声多重信号入力端子１０より周波数ｆＨ（＝１５．７３４ｋＨｚ）の信号VINが入力された時、第一の信号検出回路１１の出力VD1はハイレベルとなり、第二の信号検出回路１２の出力VD2はローレベルとなる。また、周波数５ｆＨの信号VINが入力された時、第一の信号検出回路１１の出力VD1はローレベルとなり、第二の信号検出回路１２の出力VD2はハイレベルとなる。
【０００５】
まず、半導体集積回路をシリアル制御する場合の動作を説明する。双方向シリアル制御用マイコン（図示せず）からのクロック信号がクロック端子１へ入力され、同じくシリアルデータがデータ端子３へ入力される。より入力されたシリアルデータを制御信号デコーダー２３でデコードし、出力モード切換えやｆＨ信号確認、５ｆＨ信号確認を双方向で行う。
【０００６】
＜デバイスをパラレル制御する場合＞
パラレル制御マイコンを用いて、パラレル制御端子７−１より入力されたパラレルデータを制御信号デコーダー２３でデコードし、出力モード切換えを行い、第一の信号検出インジケーター端子７−２でｆＨ信号確認、第二の信号検出インジケーター端子７−３で５ｆＨ信号確認を行う。
【０００７】
以上のように、従来の半導体集積回路の信号検出インジケーター端子は、シリアル制御とパラレル制御の両方に対応するためにはパラレル制御用の信号検出インジケーター端子が双方向シリアル制御端子と別に必要であった。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路における信号検出は、双方向シリアル制御の場合は２端子（データ、クロック）、パラレル制御の場合は検出させる信号の数だけインジケーター端子が必要だった。そのためパラレル制御とシリアル制御の両方に対応するためにはパラレル制御用のインジケーター端子が必要であった。そのため半導体集積回路の端子数が増え問題である。
【０００９】
本発明は、上記従来の問題を解決するもので、双方向シリアル制御時に使用する端子とパラレル制御時に使用する端子を共有化して、端子数を削減する半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体集積回路は、第一のプルアップ抵抗２に接続するクロック／ID1端子１と、第二のプルアップ抵抗４に接続するデータ／ID2端子３と、前記クロック／ID1端子１とデータ／ID2端子３が接続するシリアルデコーダー５と、パラレル／シリアル制御選択端子６と、パラレル制御端子７−１と、該パラレル制御端子７−１と前記シリアルデコーダー５と前記パラレル／シリアル制御選択端子６が接続するセレクター８と、該セレクター８が接続する音声出力モード切換え回路９と、音声多重信号入力端子１０と、該音声多重信号入力端子１０と接続する第一の信号検出回路１１と、前記音声多重信号入力端子１０と接続する第二の信号検出回路１２と、前記シリアルデコーダー５と前記第一の信号検出回路１１出力と前記第二の信号検出回路１２が接続するパラレル／シリアル変換回路１３と、該パラレル／シリアル変換回路１３と前記シリアルデコーダー５が接続するOR回路１４と、該OR回路１４と前記パラレル／シリアル制御選択端子６と前記第二の信号検出回路１２が接続するデータ／ID2切換えSW１５と、該データ／ID2切換えSW１５がベースに接続され前記データ／ID2端子３がコレクタに接続されたエミッタ接地の第一の出力トランジスタ１７と、前記パラレル／シリアル制御選択端子６と前記第一の信号検出回路１１が接続するクロック／ID1切換えSW１６と、該クロック／ID1切換えSW１６がベースに接続され前記クロック／ID1端子１がコレクタに接続されたエミッタ接地の第二の出力トランジスタ１８を備えている。
【００１１】
この構成によって、パラレル制御時には、データ、クロック端子を信号検出のインジケーター端子として使用できるため、端子数を削減することができる。
【００１２】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００１３】
図１は本発明の一実施形態における回路構成を示すものである。図１において、１はクロック／ID1端子、２は第一のプルアップ抵抗、３はデータ／ID2端子、４は第二のプルアップ抵抗、５はシリアルデコーダー、６はパラレル／シリアル制御選択端子、７−１はパラレル制御端子、８はセレクター、９は音声出力モード切換え回路、１０は音声多重信号入力端子、１１は第一の信号検出回路、１２は第二の信号検出回路、１３はパラレル／シリアル変換回路、１４はOR回路、１５はデータ／ID2切換えSW、１６はクロック／ID1切換えSW、１７は第一の出力トランジスタ、１８は第二の出力トランジスタである。以上のように構成された本実施形態の半導体集積回路について、以下、その動作を説明する。
【００１４】
まず、図１の音声多重信号入力端子１０より周波数ｆＨ（＝１５．７３４ｋＨｚ）の正弦波信号が入力した時、第一の信号検出回路１１の出力VD1はHiのDC電圧となり、第二の信号検出回路１２の出力はLoのDC電圧となる。逆に周波数５ｆＨの正弦波信号が入力した時、第一の信号検出回路１１の出力VD1はLoのDC電圧となり、第二の信号検出回路１２の出力はHiのDC電圧となる。すなわち図２のVINの信号が入力された時、第一の信号検出回路出力、第二の信号検出回路出力はそれぞれVD1、VD2の通りに出力される。但し、図２の横軸は時間、縦軸はDC電圧を表す（VINのみ縦軸は入力信号周波数）。
【００１５】
＜デバイスをシリアル制御する場合＞
双方向シリアル制御マイコンを用いて、クロック／ID1端子１、データ／ID2端子３より入力されたシリアルデータをシリアルデコーダー５でデコードし出力モード切換えやｆＨ信号確認、５ｆＨ信号確認を双方向で行う。
【００１６】
パラレル／シリアル制御選択端子６でシリアル制御を選択すると、セレクター８はシリアルデコーダー５の出力を選択し、音声出力モード切換え回路９に伝える。図１のクロック、データは検出結果VD1、VD2をシリアル制御マイコンに送信する場合の一例である。クロックの立ち上がり１BIT目から７BIT目のデータでデバイスのアドレスを指定し、８BIT目のデータで送受信の方向を指定する。図１のデータはクロックの立ち上がり８BIT目のデータがHiのため、デバイスからシリアル制御マイコンへの送信モードとなる一例である。クロック立ち上がり９BIT目のデータはデバイスがアドレスを認識したことを確認するためのBITで、デバイスからシリアル制御マイコンへ認識信号を送信する。具体的には、クロックの８BIT目の立ち下がりから９BIT目の立ち下がりまでの期間、データ端子にコレクタが接続しているエミッタ接地の出力Tr1をONさせてデータ端子をLoに下げ、シリアル制御マイコンがクロック立ち上がり９BIT目で認識している。クロック立ち上がり１０BIT目のデータがｆＨ信号検出認識BITで１１BIT目のデータが５ｆＨ信号検出認識BITである。シリアルデコーダーは図１のようなクロック、データが入力すると、VCK、VRの信号を出力し、パラレル／シリアル変換回路１３にて検出回路出力VD1、VD2のパラレル信号をシリアル信号VD12に変換する。VSはVAKとVD12のOR信号である。ここで、パラレル／シリアル制御選択端子６でシリアル制御を選択しているのでデータ／ID2切換えSW１５はａ側を選択し、クロック／ID1切換えSW１６はOFFするよう動作する。したがって、シリアル信号VSは出力Tr1のベースに入力され、データ／ID2端子３に検出結果を送信する。
【００１７】
＜デバイスをパラレル制御する場合＞
パラレル制御マイコンを用いて、パラレル制御端子７−１より入力されたパラレルデータで出力モード切換えを行い、クロック／ID1端子１でｆＨ信号確認、データ／ID2端子３で５ｆＨ信号確認を行う。
【００１８】
パラレル／シリアル制御選択端子６でパラレル制御を選択すると、セレクター８はパラレル制御端子７−１の信号を選択し、音声出力モード切換え回路９に伝える。データ／ID2切換えSW１５はｂ側を選択し、クロック／ID1切換えSW１６はONするよう動作する。したがって、検出回路出力のVD1、VD2はそれぞれエミッタ接地された出力Tr1、Tr2のベースに入力され、クロック／ID1端子１、データ／ID2端子３に検出結果を出力する。
【００１９】
以上のように本実施形態によれば、クロック／ID1端子１とデータ／ID2端子３を設けて双方向シリアル制御端子とパラレル制御時のインジケーター端子を共用させているため、シリアル制御とパラレル制御の両方に対応すると同時に、端子数の削減ができる。
【００２０】
上記は本発明の一実施形態であり、検出信号はｆＨや５ｆＨ以外の任意の信号、任意の信号検出確認BIT数でも同様に端子数の削減ができる。
【００２１】
【発明の効果】
本発明は双方向シリアル制御端子を、パラレル制御時のインジケーター端子として共用することで、端子削減した半導体集積回路を実現するものである。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体集積回路のブロック構成図
【図２】本発明の半導体集積回路の動作タイミングチャート
【図３】従来の半導体集積回路のブロック構成図
【符号の説明】
１  クロック／ID1端子
２  第一のプルアップ抵抗
３  データ／ID2端子
４  第二のプルアップ抵抗
５  シリアルデコーダー
６  パラレル／シリアル制御選択端子
７−１  パラレル制御端子
７−２  第一のパラレルインジケーター端子
７−３  第二のパラレルインジケーター端子
８  セレクター
９  音声出力モード切換え回路
１０  音声多重信号入力端子
１１  第一の信号検出回路
１２  第二の信号検出回路
１３  パラレル／シリアル変換回路
１４  OR回路
１５  データ／ID2切換えSW
１６  クロック／ID1切換えSW
１７  第一の出力トランジスタ
１８  第二の出力トランジスタ
１９  第三の出力トランジスタ
２０  第四の出力トランジスタ
２１  第三のプルアップ抵抗
２２  第四のプルアップ抵抗
２３  ５、８、９を１ブロック化した制御信号デコーダ
【図１】
0003753049.tif 000002
【図２】
0003753049.tif 000003
【図３】
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