(57)【特許請求の範囲】
【請求項１】
階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、
直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、
第１の電源電圧が供給される第１の電源線と前記ラダー抵抗回路の一端との間に挿入された第１のスイッチ回路と、
第２の電源電圧が供給される第２の電源線と前記ラダー抵抗回路の他端との間に挿入された第２のスイッチ回路と、
第ｊ（１≦ｊ≦ｉ、ｊは整数）の分割ノードと電気的に接続される第ｊの基準電圧出力スイッチ回路が、該第ｊの分割ノードと第ｊの基準電圧が出力される第ｊの基準電圧出力ノードとの間に挿入される第１〜第ｉの基準電圧出力スイッチ回路とを含み、
複数の信号電極を単位とした１ブロックごとに各ブロックの信号電極に対応する表示パネルの表示ラインを表示状態又は非表示状態に設定するためのパーシャルブロック選択データにより、複数のブロックのうち少なくとも１つのブロックが表示状態に設定された場合には、
前記第１及び第２のスイッチ回路と前記第１〜第ｉの基準電圧出力スイッチ回路とは、
前記第１〜第ｉの基準電圧に基づく所与の駆動期間において、第１及び第２のスイッチ制御信号に基づいて、同時にオンにされると共に、前記駆動期間以外の期間になると、前記第１及び第２のスイッチ制御信号に基づいて、同時にオフにされ、
前記複数のブロック分の前記パーシャルブロック選択データにより、全ブロックが非表示状態に設定された場合には、
前記第１及び第２のスイッチ回路と前記第１〜第ｉの基準電圧出力スイッチ回路とは、
前記駆動期間及び前記駆動期間以外の期間にかかわらず、前記第１及び第２のスイッチ制御信号により、オフにされることを特徴とする基準電圧発生回路。
【請求項２】
請求項１において、
前記第１及び第２のスイッチ制御信号は、
信号電極への駆動制御を行う出力イネーブル信号と、走査周期タイミングを示すラッチパルス信号とを用いて生成されることを特徴とする基準電圧発生回路。
【請求項３】
請求項１又は２記載の基準電圧発生回路と、
前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする表示駆動回路。
【請求項４】
複数の信号電極を単位とした１ブロックごとに、各ブロックの信号電極に対応する表示パネルの表示ラインを表示状態又は非表示状態に設定するためのパーシャルブロック選択データを保持するパーシャルブロック選択レジスタと、
前記パーシャルブロック選択データに基づいて、対応する信号電極を駆動するための基準電圧を発生する請求項１乃至３のいずれか記載の基準電圧発生回路と、
前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、
前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含むことを特徴とする表示駆動回路。
【請求項５】
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
前記複数の信号電極を駆動する請求項３又は４記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
【請求項６】
複数の信号電極と、
前記複数の信号電極と交差する複数の走査電極と、
前記複数の信号電極と前記複数の走査電極とにより特定される画素と、
を含む表示パネルと、
前記複数の信号電極を駆動する請求項３又は４記載の表示駆動回路と、
前記複数の走査電極を駆動する走査電極駆動回路と、
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
液晶装置等の電気光学装置に代表される表示装置は、小型化かつ高精細化が要求されている。中でも液晶装置は、低消費電力化が実現され、携帯型の電子機器に搭載されることが多い。例えば携帯電話機の表示部として搭載された場合、多階調化による色調豊富な画像表示が要求される。
【０００３】
一般に、画像表示を行うための映像信号は、表示装置の表示特性に応じてガンマ補正が行われる。このガンマ補正は、ガンマ補正回路（広義には、基準電圧発生回路）により行われる。液晶装置を例にとれば、ガンマ補正回路は、階調表示を行うための階調データに基づいて、画素の透過率に応じた電圧を生成する。
【０００４】
このようなガンマ補正回路は、ラダー抵抗により構成することができる。この場合、ラダー抵抗を構成する各抵抗回路の両端の電圧が、階調値に対応した多値の基準電圧として出力される。
【０００５】
しかしながら、ラダー抵抗には定常的に電流が流れてしまうため、消費電力の増大を招くという問題があった。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調表示に必要な基準電圧を生成するためのラダー抵抗に流れる電流を制御することにより低消費電力化を図ることができる基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生回路であって、直列に接続された複数の抵抗回路を有し、各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路と、第１の電源電圧が供給される第１の電源線と前記ラダー抵抗回路の一端との間に挿入された第１のスイッチ回路と、第２の電源電圧が供給される第２の電源線と前記ラダー抵抗回路の他端との間に挿入された第２のスイッチ回路とを含み、前記第１及び第２のスイッチ回路は、第１及び第２のスイッチ制御信号に基づいてオンオフ制御されることを特徴とする。
【０００８】
ここで抵抗回路は、例えば１又は複数の抵抗素子により構成することができる。抵抗回路が、複数の抵抗素子により構成される場合、各抵抗素子を直列又は並列に接続してもよい。また各抵抗素子と直列又は並列に接続されるスイッチ素子を設けて、当該抵抗回路の抵抗値を可変制御できるように構成してもよい。
【０００９】
また各スイッチ回路がオンにされたときには、該スイッチ回路の両端が電気的に接続されることを意味する。各スイッチ回路がオフにされたときには、該スイッチ回路の両端が電気的に遮断されることを意味する。
【００１０】
本発明においては、複数のラダー抵抗回路を構成する各抵抗回路により抵抗分割された分割ノードの電圧を、多値の基準電圧として出力する。このラダー抵抗回路は、第１及び第２の電源線の間に接続され、第１及び第２の電源線に供給される第１及び第２の電源電圧の差が抵抗分割された電圧が、各分割ノードから出力される。分割ノードから出力された電圧は、多値の基準電圧として出力され、例えば階調データに応じて択一的に選択され、ガンマ補正された駆動電圧として、対応する信号電極に出力される。このようにラダー抵抗回路には、第１及び第２の電源電圧の差が印加されるため、電流が流れることになる。したがって、ラダー抵抗回路の両端を、第１及び第２のスイッチ回路を介して第１及び第２の電源線に接続し、それぞれを第１及び第２のスイッチ制御信号によりオンオフ制御することで、低消費電力化を図ることができるようになる。
【００１１】
また本発明に係る基準電圧発生回路は、前記第１〜第ｉの分割ノードと、前記第１〜第ｉの基準電圧が出力される第１〜第ｉの基準電圧出力ノードとの間にそれぞれ挿入された第１〜第ｉの基準電圧出力スイッチ回路を含み、前記第１〜第ｉの基準電圧出力スイッチ回路は、前記第１及び第２のスイッチ制御信号のいずれかに基づいてオンオフ制御されてもよい。
【００１２】
本発明によれば、ラダー抵抗回路を電気的に遮断する第１又は第２のスイッチ制御信号により、各分割ノードと各基準電圧出力ノードとを電気的に遮断するようにしたので、一旦所与の電圧に駆動された各基準電圧出力ノードが、ラダー抵抗回路を介して他の基準電圧出力ノードと電気的に接続されて電圧が変化してしまうことを回避することができる。したがって、再度各基準電圧出力ノードを、抵抗比に応じた基準電圧に駆動する必要がなくなるため、不要な充電時間を削減することができると共に、更に低消費電力化を図ることができるようになる。
【００１３】
また本発明に係る基準電圧発生回路は、前記第１〜第ｉの基準電圧に基づく所与の駆動期間において、制御対象のスイッチ回路が、前記第１及び第２のスイッチ制御信号によりオンにされ、前記駆動期間以外の期間において、制御対象のスイッチ回路がオフにされてもよい。
【００１４】
本発明によれば、基準電圧が必要なときのみ電流を流して多値の基準電圧を発生させることができるので、ラダー抵抗回路に流れる電流消費を最小に抑えることができるようになる。
【００１５】
また本発明に係る基準電圧発生回路は、前記第１及び第２のスイッチ制御信号は、信号電極への駆動制御を行う出力イネーブル信号と、走査周期タイミングを示すラッチパルス信号とを用いて生成されてもよい。
【００１６】
本発明によれば、信号ドライバに用いられる出力イネーブル信号とラッチパルス信号とにより第１及び第２のスイッチ制御信号を生成するようにしたので、付加回路を設けることなくラダー抵抗回路に流れる電流消費を抑えることができるようになる。
【００１７】
また本発明に係る基準電圧発生回路は、複数の信号電極を単位とした１ブロックごとに各ブロックの信号電極に対応する表示パネルの表示ラインを表示状態又は非表示状態に設定するためのパーシャルブロック選択データにより、全ブロックが非表示状態に設定されたときに、前記第１及び第２のスイッチ制御信号により、制御対象のスイッチ回路がオフにされてもよい。
【００１８】
本発明においては、所与の信号電極数を１ブロックとして、ブロックごとにパーシャルブロック選択データによりパーシャル表示エリア及びパーシャル非表示エリアの設定を行う場合に、信号電極に階調データに基づく駆動電圧の出力を行わないときには第１及び第２のスイッチ制御信号により各スイッチ回路をオフにするようにしている。すなわち、パーシャルブロック選択データにより全ブロックがパーシャル非表示エリアに設定されたときには、各スイッチ回路をオフにすることで、ラダー抵抗回路に流れる電流消費を抑えることができるようになる。
【００１９】
また本発明に係る表示駆動回路は、上記いずれか記載の基準電圧発生回路と、前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路とを含むことができる。
【００２０】
本発明によれば、所与の表示特性に応じてガンマ補正を行って階調表示を実現する表示駆動回路の低消費電力化を図ることができるようになる。
【００２１】
また本発明に係る表示駆動回路は、複数の信号電極を単位とした１ブロックごとに、各ブロックの信号電極に対応する表示パネルの表示ラインを表示状態又は非表示状態に設定するためのパーシャルブロック選択データを保持するパーシャルブロック選択レジスタと、前記パーシャルブロック選択データに基づいて、対応する信号電極を駆動するための基準電圧を発生する上記記載の基準電圧発生回路と、前記基準電圧発生回路によって発生された多値の基準電圧から、階調データに基づいて電圧を選択する電圧選択回路と、前記電圧選択回路によって選択された電圧を用いて信号電極を駆動する信号電極駆動回路とを含むことができる。
【００２２】
本発明によれば、パーシャル表示エリア及びパーシャル非表示エリアをブロックごとに設定できる表示駆動回路について、所与の表示特性に応じてガンマ補正を行った階調表示と、低消費電力化とを両立させることができる。
【００２３】
また本発明に係る表示装置は、複数の信号電極と、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素と、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことができる。
【００２４】
本発明によれば、所与の表示特性に応じてガンマ補正を行った階調表示と、低消費電力化とを両立させる表示装置を提供することができる。
【００２５】
また本発明に係る表示装置は、複数の信号電極と、前記複数の信号電極と交差する複数の走査電極と、前記複数の信号電極と前記複数の走査電極とにより特定される画素とを含む表示パネルと、前記複数の信号電極を駆動する上記記載の表示駆動回路と、前記複数の走査電極を駆動する走査電極駆動回路とを含むことができる。
【００２６】
本発明によれば、所与の表示特性に応じてガンマ補正を行った階調表示と、低消費電力化とを両立させる表示装置を提供することができる。
【００２７】
また本発明は、階調データに基づいてガンマ補正された階調値を生成するための多値の基準電圧を発生する基準電圧発生方法であって、直列に接続された複数の抵抗回路の各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードの電圧を第１〜第ｉの基準電圧として出力するラダー抵抗回路の両端それぞれを、前記第１〜第ｉの基準電圧に基づく所与の駆動期間において、第１及び第２の電源電圧が供給される第１及び第２の電源線に電気的に接続し、前記駆動期間以外の期間において、前記ラダー抵抗回路の両端と、前記第１及び第２の電源線とを電気的に遮断することを特徴とする。
【００２８】
本発明においては、複数の抵抗回路が直列に接続されたラダー抵抗回路から、各抵抗回路により抵抗分割された第１〜第ｉの分割ノードの電圧を第１〜第ｉの基準電圧として出力する。そして、当該第１〜第ｉの基準電圧に基づく所与の駆動期間においてのみラダー抵抗回路を第１及び第２の電源電圧が供給される第１及び第２の電源線に電気的に接続し、更に当該駆動期間以外の期間において、ラダー抵抗回路の両端と、第１及び第２の電源線とを電気的に遮断する。これにより、ラダー抵抗回路により出力される基準電圧を用いて駆動しない期間では、ラダー抵抗回路に流れる電流消費を削減することができるので、低消費電力化を図ることができる。
【００２９】
また本発明に係る基準電圧発生方法は、前記駆動期間において、前記第１〜第ｉの分割ノードと、前記第１〜第ｉの基準電圧が出力される第１〜第ｉの基準電圧出力ノードとを電気的に接続し、前記駆動期間以外の期間において、前記第１〜第ｉの分割ノードと、前記第１〜第ｉの基準電圧出力ノードとを電気的に遮断することができる。
【００３０】
本発明によれば、更に基準電圧を用いて駆動しない期間において、各分割ノードと各基準電圧出力ノードとを電気的に遮断するようにしたので、一旦駆動された各基準電圧出力ノードが、ラダー抵抗回路を介して他の基準電圧出力ノードと電気的に接続されることによる電圧変化を回避することができる。したがって、再度各基準電圧出力ノードを、抵抗比に応じた基準電圧に駆動する必要がなくなるため、不要な充電時間を削減することができると共に、更に低消費電力化を図ることができるようになる。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３２】
本実施形態における基準電圧発生回路は、ガンマ補正回路として用いることができる。このガンマ補正回路は、表示駆動回路に含まれる。表示駆動回路は、印加電圧によって光学特性を変化させる電気光学装置、例えば液晶装置の駆動に用いることができる。
【００３３】
以下では、液晶装置に本実施形態における基準電圧発生回路を適用する場合について説明するが、これに限定されるものではなく、他の表示装置にも適用することができる。
【００３４】
１．  表示装置
図１に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す。
【００３５】
表示装置（狭義には、電気光学装置、液晶装置）１０は、表示パネル（狭義には、液晶パネル）２０を含むことができる。
【００３６】
表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査電極（ゲートライン）Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号電極（ソースライン）Ｓ1〜ＳM（Ｍは、２以上の自然数）とが配置されている。また、走査電極Ｇn（１≦ｎ≦Ｎ、ｎは自然数）と信号電極Ｓm（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２nmが配置されている。
【００３７】
ＴＦＴ２２nmのゲート電極は、走査電極Ｇnに接続されている。ＴＦＴ２２nmのソース電極は、信号電極Ｓmに接続されている。ＴＦＴ２２nmのドレイン電極は、液晶容量（広義には液晶素子）２４nmの画素電極２６nmに接続されている。
【００３８】
液晶容量２４nmにおいては、画素電極２６nmに対向する対向電極２８nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８nmには、対向電極電圧Ｖｃｏｍが供給される。
【００３９】
表示装置１０は、信号ドライバＩＣ３０を含むことができる。信号ドライバＩＣ３０として、本実施形態における表示駆動回路を用いることができる。信号ドライバＩＣ３０は、画像データに基づいて、表示パネル２０の信号電極Ｓ1〜ＳMを駆動する。
【００４０】
表示装置１０は、走査ドライバＩＣ３２を含むことができる。走査ドライバＩＣ３２は、一垂直走査期間内に、表示パネル２０の走査電極Ｇ1〜ＧNを順次駆動する。
【００４１】
表示装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバＩＣ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバＩＣ３２に対して供給する。更に電源回路３４は、対向電極電圧Ｖｃｏｍを生成することができる。
【００４２】
表示装置１０は、コモン電極駆動回路３６を含むことができる。コモン電極駆動回路３６は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを表示パネル２０の対向電極に出力する。
【００４３】
表示装置１０は、信号制御回路３８を含むことができる。信号制御回路３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回路３４を制御する。例えば、信号制御回路３８は、信号ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。
【００４４】
なお図１では、表示装置１０に電源回路３４、コモン電極駆動回路３６又は信号制御回路３８を含めて構成するようにしているが、これらのうち少なくとも１つを表示装置１０の外部に設けて構成するようにしてもよい。或いは、表示装置１０に、ホストを含めるように構成することも可能である。
【００４５】
また図１において、信号ドライバＩＣ３０の機能を有する表示駆動回路、及び走査ドライバＩＣ３２の機能を有する走査電極駆動回路のうち少なくとも１つを表示パネル２０が形成されたガラス基板上に、形成するようにしてもよい。
【００４６】
このような構成の表示装置１０において、信号ドライバＩＣ３０は、階調データに基づく階調表示を行うため、当該階調データに対応した電圧を信号電極に出力するようになっている。信号ドライバＩＣ３０は、信号電極に出力する電圧を、階調データに基づいてガンマ補正する。そのため、信号ドライバＩＣ３０は、ガンマ補正を行う基準電圧発生回路（狭義には、ガンマ補正回路）を含む。
【００４７】
一般に、表示パネル２０は、その構造や用いられる液晶材に応じて階調特性が異なる。すなわち、液晶に印加すべき電圧と画素の透過率との関係が一定とはならない。そこで、階調データに応じて液晶に印加すべき最適な電圧を生成するために、基準電圧発生回路によりガンマ補正が行われる。
【００４８】
階調データに基づいて出力される電圧を最適化するため、ガンマ補正では、ラダー抵抗により生成される多値の電圧を補正する。そのとき、表示パネル２０の製造メーカ等から指定された電圧を生成するように、ラダー抵抗を構成する抵抗回路の抵抗比が決められる。
【００４９】
２．  信号ドライバＩＣ
図２に、本実施形態における基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣ３０の機能ブロック図を示す。
【００５０】
信号ドライバＩＣ３０は、入力ラッチ回路４０、シフトレジスタ４２、ラインラッチ回路４４、ラッチ回路４６、パーシャルブロック選択レジスタ４８、基準電圧選択回路（狭義には、ガンマ補正回路）５０、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）５２、出力制御回路５４、ボルテージフォロワ回路（広義には、信号電極駆動回路）５６を含む。
【００５１】
入力ラッチ回路４０は、図１に示す信号制御回路３８から供給される例えば各６ビットのＲＧＢ信号からなる階調データを、クロック信号ＣＬＫに基づいてラッチする。クロック信号ＣＬＫは、信号制御回路３８から供給される。
【００５２】
入力ラッチ回路４０でラッチされた階調データは、シフトレジスタ４２において、クロック信号ＣＬＫに基づき順次シフトされる。シフトレジスタ４２で順次シフトされて入力された階調データは、ラインラッチ回路４４に取り込まれる。
【００５３】
ラインラッチ回路４４に取り込まれた階調データは、ラッチパルス信号ＬＰのタイミングでラッチ回路４６にラッチされる。ラッチパルス信号ＬＰは、水平走査周期タイミングで入力される。
【００５４】
パーシャルブロック選択レジスタ４８は、パーシャルブロック選択データを保持する。パーシャルブロック選択データは、図示しないホストにより入力ラッチ回路４０を介して設定される。信号ドライバＩＣ３０が駆動する複数の信号電極を例えば２４出力（１画素がＲ、Ｇ、Ｂの３ドットからなる場合、８画素分）を１ブロックとした場合、パーシャルブロック選択データは、ブロック単位で信号電極に対応した表示ラインを表示状態又は非表示状態に設定するためのデータである。
【００５５】
図３（Ａ）に、ブロック単位で信号電極を駆動する信号ドライバＩＣ３０を模式的に示し、図３（Ｂ）に、パーシャルブロック選択レジスタ４８の概要を示す。
【００５６】
信号ドライバＩＣ３０は、図３（Ａ）に示すように、駆動対象の表示パネルの信号電極に対応して、長辺方向に信号電極駆動回路が配列される。信号電極駆動回路は、図２に示すボルテージフォロワ回路５６に含まれる。図３（Ｂ）に示すパーシャルブロック選択レジスタ４８は、ｋ出力分の信号電極駆動回路を例えば２４出力を１ブロックとして、ブロック単位に信号電極に対応した表示ラインを表示状態又は非表示状態に設定するパーシャルブロック選択データを保持する。ここでは、信号電極駆動回路はブロックＢ０〜Ｂｊ（ｊは、１以上の正の整数）に分割され、パーシャルブロック選択レジスタ４８は、入力ラッチ回路４０から各ブロックに対応したパーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴが入力される。パーシャルブロック選択データＢＬＫｚ＿ＰＡＲＴ（０≦ｚ≦ｊ、ｚは整数）が、例えば「１」のときブロックＢｚの信号電極に対応した表示ラインは表示状態に設定される。パーシャルブロック選択データＢＬＫｚ＿ＰＡＲＴが、例えば「０」のときブロックＢｚの信号電極に対応した表示ラインは非表示状態に設定される。
【００５７】
信号ドライバＩＣ３０は、表示状態に設定されたブロックの信号電極に対し階調データに対応した駆動電圧を出力する。また、非表示状態に設定されたブロックの信号電極には、例えば所与の駆動電圧を出力し、階調データに対応した表示を行わない。例えばブロックＢ０〜Ｂｘ０、Ｂｘ１〜Ｂｊの信号電極に対応した表示ラインを非表示状態に設定し、ブロックＢｘ０´〜Ｂｘ１´（ｘ０´＝ｘ０＋１、ｘ１´＝ｘ１−１）の信号電極に対応した表示ラインを表示状態に設定した場合、パーシャル非表示エリア５８Ａ、５８Ｂとパーシャル表示エリア６０とが設けられ、表示パネル２０に対し図４に示すように縦帯のパーシャル表示を行うことができる。
【００５８】
図２において、基準電圧発生回路５０は、駆動対象の表示パネルの階調表現が最適化されるように決められたラダー抵抗の抵抗比を用いて、高電位側の電源電圧（第１の電源電圧）Ｖ０と低電位側の電源電圧（第２の電源電圧）ＶＳＳとの間で抵抗分割された分割ノードにおいて発生した多値の基準電圧Ｖ０〜ＶＹ（Ｙは、自然数）を出力する。
【００５９】
図５に、ガンマ補正の原理を説明するための図を示す。
【００６０】
ここでは、液晶の印加電圧に対する画素の透過率の変化を示す階調特性の図を模式的に示す。画素の透過率を０％〜１００％（又は１００％〜０％）で示すと、一般に液晶の印加電圧が小さくなるほど又は大きくなるほど、透過率の変化が小さくなる。また液晶の印加電圧が中間付近の領域では、透過率の変化が大きくなる。
【００６１】
そこで上述の透過率の変化と逆の変化を行うようなガンマ（γ）補正を行うことで、印加電圧に応じてリニアに変化するガンマ補正された透過率を実現させることができる。したがって、ディジタルデータである階調データに基づき、最適化された透過率を実現する基準電圧Ｖγを生成することができる。すなわち、このような基準電圧が生成されるようにラダー抵抗の抵抗比を実現すればよい。
【００６２】
図２における基準電圧発生回路５０で生成された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５２に供給される。
【００６３】
ＤＡＣ５２は、ラッチ回路４６から供給された階調データに基づいて、多値の基準電圧Ｖ０〜ＶＹのいずれかの電圧を選択して、ボルテージフォロワ回路（広義には、信号電極駆動回路）５６に出力する。
【００６４】
出力制御回路５４は、信号電極への駆動制御を行うための出力イネーブル信号ＸＯＥ、パーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴを用いて、ボルテージフォロワ回路５６の出力制御を行う。
【００６５】
ボルテージフォロワ回路５６は、出力制御回路５４による制御にしたがって、例えばインピーダンス変換を行い、対応する信号電極を駆動する。
【００６６】
このように信号ドライバＩＣ３０は、信号電極ごとに、階調データに基づいて多値の基準電圧の中から選択した電圧を用いて、インピーダンス変換を行って出力する。
【００６７】
ところで、基準電圧発生回路５０は、出力イネーブル信号ＸＯＥ、水平走査周期タイミング（広義には、走査周期タイミング）を示すラッチパルス信号ＬＰ、パーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴのうち少なくとも１つに基づいて、ラダー抵抗に流れる電流を制御することができるようになっている。これにより、発生した基準電圧に基づく階調表示を行う期間のみラダー抵抗に電流を流すようにすることができ、低消費電力化を図ることが可能となる。
【００６８】
次に、基準電圧発生回路５０について詳細に説明する。
【００６９】
３．  基準電圧発生回路
図６に、基準電圧発生回路５０の原理的構成を示す。
【００７０】
基準電圧発生回路５０は、複数の抵抗回路が直列に接続されたラダー抵抗回路７０を含む。ラダー抵抗回路７０を構成する各抵抗回路は、例えば１又は複数の抵抗素子により構成することができる。また各抵抗回路は、抵抗素子同士又は抵抗素子と１又は複数のスイッチ素子とを、直列又は並列に接続して抵抗値を可変となるように構成することもできる。
【００７１】
ラダー抵抗回路７０の各抵抗回路により抵抗分割された第１〜第ｉ（ｉは２以上の整数）の分割ノードＮＤ1〜ＮＤiの電圧は、多値の第１〜第ｉの基準電圧Ｖ１〜Ｖｉとして第１〜第ｉの基準電圧出力ノードに出力される。ＤＡＣ５２には、第１〜第ｉの基準電圧Ｖ１〜Ｖｉと、基準電圧Ｖ０、ＶＹ（＝ＶＳＳ）とが供給される。
【００７２】
基準電圧発生回路５０は、第１及び第２のスイッチ回路（ＳＷ１、ＳＷ２）７２、７４を含む。第１のスイッチ回路７２は、ラダー抵抗回路７０の一端と、高電位側の電源電圧（第１の電源電圧）Ｖ０が供給される第１の電源線との間に挿入される。第２のスイッチ回路７４は、ラダー抵抗回路７０の他端と、低電位側の電源電圧（第２の電源電圧）ＶＳＳが供給される第２の電源線との間に、挿入される。第１のスイッチ回路７２は、第１のスイッチ制御信号ｃｎｔ１に基づいてオンオフ制御される。第２のスイッチ回路７４は、第２のスイッチ制御信号ｃｎｔ２に基づいてオンオフ制御される。このような第１及び第２のスイッチ回路７２、７４は、例えばＭＯＳトランジスタにより構成することができる。第１及び第２のスイッチ制御信号ｃｎｔ１、ｃｎｔ２は、同一の所与の制御信号に基づいて生成されるようにしてもよいし、別個の制御信号として生成されるようにしてもよい。
【００７３】
このような構成の基準電圧発生回路５０は、例えばラダー抵抗回路７０から出力される第１〜第ｉの基準電圧Ｖ１〜Ｖｉを用いて駆動しない期間（第１〜第ｉの基準電圧に基づく所与の駆動期間）において、第１及び第２のスイッチ制御信号（第１及び第２のスイッチ回路７２、７４を同一スイッチ制御信号により制御する場合は、第１又は第２のスイッチ制御信号）により第１及び第２のスイッチ回路７２、７４がオフとなるように制御することで、ラダー抵抗回路７０に流れる電流消費を抑えることができる。
【００７４】
３．１  第１の構成例
図７に、第１の構成例における基準電圧発生回路の構成の概要を示す。
【００７５】
第１の構成例における基準電圧発生回路１００は、ラダー抵抗回路１０２を含む。ラダー抵抗回路１０２は、直列に接続された抵抗回路（狭義には、抵抗素子）Ｒ0〜Ｒiを含み、抵抗回路Ｒ0〜Ｒiにより抵抗分割された第１〜第ｉの分割ノードＮＤ1〜ＮＤiから第１〜第ｉの基準電圧Ｖｉが出力される。
【００７６】
図７では、６４階調の表示に必要な基準電圧Ｖ０〜Ｖ６３がＤＡＣに供給されるものとする。そのうち基準電圧Ｖ１〜Ｖ６２が、基準電圧発生回路１００のラダー抵抗回路１０２から出力される。すなわち、ラダー抵抗回路１０２は、直列に接続された抵抗素子Ｒ0〜Ｒ62を含み、抵抗素子Ｒ0〜Ｒ62により抵抗分割された第１〜第６２の分割ノードＮＤ1〜ＮＤ62から第１〜第６２の基準電圧Ｖ１〜Ｖ６２が出力される。なお抵抗素子Ｒ0〜Ｒ62の抵抗値は、例えば図５に示す階調特性にしたがって決められる抵抗比を実現できるようになっている。
【００７７】
第１のスイッチ回路（ＳＷ１）１０４は、ラダー抵抗回路１０２を構成する抵抗素子Ｒ0の一端と、第１の電源線との間に挿入される。第２のスイッチ回路（ＳＷ２）１０６は、ラダー抵抗回路１０２を構成する抵抗素子Ｒ62の一端と、第２の電源線との間に挿入される。第１及び第２のスイッチ回路１０４、１０６は、スイッチ制御信号ｃｎｔにより制御される。ここで、スイッチ制御信号ｃｎｔの論理レベルが「Ｌ」のとき、第１及び第２のスイッチ回路１０４、１０６はオフとなって両端を電気的に遮断し、スイッチ制御信号ｃｎｔの論理レベルが「Ｈ」のとき、第１及び第２のスイッチ回路１０４、１０６はオンとなって両端を電気的に接続するものとする。
【００７８】
スイッチ制御信号ｃｎｔは、出力イネーブル信号ＸＯＥと、ラッチパルス信号ＬＰと、各ブロックのパーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴとに基づいて生成される。
【００７９】
出力イネーブル信号ＸＯＥが論理レベル「Ｈ」のとき、出力制御回路５４により制御されたボルテージフォロワ回路５６は、信号電極への出力をハイインピーダンス状態にする。出力イネーブル信号ＸＯＥが論理レベル「Ｌ」のとき、出力制御回路５４により制御されたボルテージフォロワ回路５６は、信号電極に所与の駆動電圧を出力する。したがって、出力イネーブル信号ＸＯＥが論理レベル「Ｈ」のとき、第１〜第６２の基準電圧Ｖ１〜Ｖ６２を用いて駆動しない。そのため、その期間においてラダー抵抗回路１０２に流れる電流を遮断することにより、ガンマ補正された階調表示を行うと共に、ラダー抵抗回路に流れる電流を最低限に抑えることができる。
【００８０】
ラッチパルス信号ＬＰは、例えば一水平走査周期タイミングを規定する信号であり、所与の水平走査期間を置いて論理レベルが「Ｈ」となる信号である。信号ドライバＩＣ３０は、このラッチパルス信号ＬＰの立ち下がりエッジを基準に、信号電極への駆動を行う。したがって、ラッチパルス信号ＬＰの論理レベルが「Ｈ」のとき、第１〜第６２の基準電圧Ｖ１〜Ｖ６２を用いて駆動しない。そのため、その期間においてラダー抵抗回路１０２に流れる電流を遮断することにより、ガンマ補正された階調表示を行うと共に、ラダー抵抗回路に流れる電流を最低限に抑えることができる。
【００８１】
パーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴは、所与の信号電極数を単位とした１ブロック単位で、当該ブロックの信号電極に対応する表示ラインを表示状態又は非表示状態に設定するためのデータである。すなわち、非表示状態に設定されたブロックの信号電極に対応する表示ラインはパーシャル非表示エリアとなり、当該信号電極は、第１〜第６２の基準電圧Ｖ１〜Ｖ６２を用いて駆動されない。したがって、パーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴにより全ブロックの信号電極に対応する表示ラインが非表示状態に設定されたとき（ＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴが全て「０」（論理レベル「Ｌ」）のとき）、ラダー抵抗回路１０２に流れる電流を遮断することにより、ガンマ補正された階調表示を行うと共に、ラダー抵抗回路に流れる電流を最低限に抑えることができる。
【００８２】
図８に、第１の構成例における基準電圧発生回路１００の制御タイミングの一例を示す。
【００８３】
ここでは、極性反転信号ＰＯＬにより規定される、液晶（広義には、表示素子）の印加電圧の極性を反転させる周期に対応した制御タイミング例を示す。
【００８４】
上述したように、出力イネーブル信号ＸＯＥ、ラッチパルス信号ＬＰ及びパーシャルブロック選択データＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴを用いて、スイッチ制御信号ｃｎｔを生成することができる。このスイッチ制御信号ｃｎｔに基づいて、第１及び第２のスイッチ回路１０４、１０６をオンオフ制御することができる。ラッチパルス信号ＬＰの立ち下がりエッジを基準に信号ドライバＩＣ３０が信号電極を駆動することを考慮すると、スイッチ制御信号ｃｎｔの論理レベルが「Ｈ」の期間のみ、ラダー抵抗回路１０２に電流が流れることになり、消費電流を最小限に抑えることができるようになる。
【００８５】
３．２  第２の構成例
図９に、第２の構成例における基準電圧発生回路の構成の概要を示す。
【００８６】
ただし、第１の構成例における基準電圧発生回路１００と同一部分には同一符号を付し、適宜説明を省略する。
【００８７】
第２の構成例における基準電圧発生回路１２０が、第１の構成例における基準電圧発生回路１００と異なる点は、第１〜第ｉの分割ノードＮＤ1〜ＮＤiと、第１〜第ｉの基準電圧Ｖ１〜Ｖｉを出力する第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、それぞれ第１〜第ｉの基準電圧出力スイッチＶＳＷ１〜ＶＳＷｉが挿入されている点である。第１〜第ｉの基準電圧出力スイッチＶＳＷ１〜ＶＳＷｉは、第１及び第２のスイッチ回路１０４、１０６のオンオフ制御を行うスイッチ制御信号ｃｎｔ（広義には、第１又は第２のスイッチ制御信号）によりオンオフ制御される。
【００８８】
図９では、６４階調の表示に必要な基準電圧Ｖ０〜Ｖ６３がＤＡＣに供給されるものとする。そのうち基準電圧Ｖ１〜Ｖ６２が、基準電圧発生回路のラダー抵抗回路から出力される。すなわち、第２の構成例における基準電圧発生回路１２０が、第１の構成例における基準電圧発生回路１００と異なる点は、第１〜第６２の分割ノードＮＤ1〜ＮＤ62と、第１〜第６２の基準電圧Ｖ１〜Ｖ６２を出力する第１〜第６２の基準電圧出力ノードＶＮＤ1〜ＶＮＤ62との間に、それぞれ第１〜第６２の基準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２が挿入されている点である。第１〜第６２の基準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２は、第１及び第２のスイッチ回路１０４、１０６のオンオフ制御を行うスイッチ制御信号ｃｎｔによりオンオフ制御される。
【００８９】
例えば図７に示したような第１の構成例において、第１〜第６２の分割ノードＮＤ1〜ＮＤ62の電圧が本来の基準電圧Ｖ１〜Ｖ６２になっている状態で、第１及び第２のスイッチ回路１０４、１０６がオフになった場合を考える。このとき、第１〜第６２の基準電圧出力ノードＶ１〜Ｖ６２の電圧は、ラダー抵抗回路１０２を構成する抵抗素子Ｒ0〜Ｒ62を介して電流が流れて変化してしまう。したがって、第１及び第２のスイッチ回路１０４、１０６がオンになったとき、再び所望の基準電圧になるまで充電する必要がある。
【００９０】
そこで図９に示すように第１〜第６２の基準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２を設けることで、第１及び第２のスイッチ回路１０４、１０６がオフの状態では、第１〜第６２の基準電圧出力ノードＶＮＤ1〜ＶＮＤ62は第１〜第６２の分割ノードＮＤ1〜ＮＤ62と電気的に分離することができ、上述のような現象を回避することができる。そのため、例えばスイッチ制御信号ｃｎｔにより、第１及び第２のスイッチ回路１０４、１０６と同様に第１〜第６２の基準電圧出力スイッチＶＳＷ１〜ＶＳＷ６２をオンオフ制御するように構成すればよい。
【００９１】
３．３  第３の構成例
基準電圧発生回路が適用される信号ドライバＩＣ３０は、階調データに基づいて表示パネル２０の信号電極を駆動する。表示パネル２０の信号電極と走査電極との交差点に対応して設けられた画素領域には、ＴＦＴを介して液晶素子が設けられている。この液晶素子の画素電極及び対向電極の間に封入されている液晶に対しては、劣化を防止するために液晶の印加電圧の極性を所与のタイミングで交互に反転させる必要がある。
【００９２】
したがって、階調特性に対応した基準電圧を発生させる基準電圧発生回路についても、極性反転が行われるたびに、同一の階調データに基づいて信号電極に出力する電圧を切り替える必要がある。そのため、基準電圧発生回路の第１及び第２の電源電圧を交互に切り替えていた。ところが、極性反転が行われるたびに抵抗分割された各分割ノードを、所与の基準電圧で駆動する必要があるため、頻繁に充放電が行われることになり、消費電流が大きくなってしまうという問題がある。
【００９３】
そこで信号ドライバＩＣ３０の基準電圧発生回路２００は、正極性用ラダー抵抗回路と負極性用ラダー抵抗回路とを有する。
【００９４】
図１０に、第３の構成例における基準電圧発生回路２００の構成の概要を示す。
【００９５】
第３の構成例における基準電圧発生回路２００は、正極性用ラダー抵抗回路２１０と負極性用ラダー抵抗回路２２０とを有する。正極性用ラダー抵抗回路２１０は、極性反転信号ＰＯＬの論理レベルが「Ｈ」のときの正極性の極性反転周期で用いられる基準電圧Ｖ１〜Ｖｉを生成する。負極性用ラダー抵抗回路２２０は、極性反転信号ＰＯＬの論理レベルが「Ｌ」のときの負極性の極性反転周期で用いられる基準電圧Ｖ１〜Ｖｉを生成する。このような２つのラダー抵抗回路を設け、所与の極性反転タイミングにしたがって、各極性における基準電圧を切り替えて出力することで、一般的に対称な特性とならない階調特性に対応した最適な基準電圧を発生させることができると共に、高電位側及び低電位側の電源電圧を切り替える必要がなくなる。
【００９６】
より具体的には、正極性用ラダー抵抗回路２１０及び負極性用ラダー抵抗回路２２０は、それぞれ図９に示した第２の構成例における基準電圧発生回路１２０とほぼ同様の構成をなす。ただし、それぞれのスイッチ回路は、極性反転信号ＰＯＬを用いてオンオフ制御されることになる。なお液晶の印加電圧の極性に関わらず、高電位側及び低電位側の電源電圧（第１及び第２の電源電圧）は固定される。
【００９７】
正極性用ラダー抵抗回路２１０は、各抵抗回路が正極性用の抵抗比で直列に接続された第１のラダー抵抗回路２１２を有する。第１のラダー抵抗回路２１２の一端は、第１の電源電圧が供給される第１の電源線と、第１のスイッチ回路（ＳＷ１）２１４を介して接続される。第１のラダー抵抗回路２１２の他端は、第２の電源電圧が供給される第２の電源線と、第２のスイッチ回路（ＳＷ２）２１６を介して接続される。
【００９８】
第１のラダー抵抗回路２１２を構成する各抵抗回路Ｒ0〜Ｒiにより抵抗分割された第１〜第ｉの分割ノードＮＤ1〜ＮＤiと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉが挿入される。
【００９９】
第１及び第２のスイッチ回路ＳＷ１、ＳＷ２、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉは、スイッチ制御信号ｃｎｔ１１（広義には、第１のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔ１１は、図９に示したように生成されたスイッチ制御信号ｃｎｔと、極性反転信号ＰＯＬとの論理積演算により生成される。すなわち、第１及び第２のスイッチ回路ＳＷ１、ＳＷ２と、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉとは、極性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、スイッチ制御信号ｃｎｔにしたがってオンオフ制御される。
【０１００】
負極性用ラダー抵抗回路２２０は、各抵抗回路が負極性用の抵抗比で直列に接続された第２のラダー抵抗回路２２２を有する。第２のラダー抵抗回路２２２の一端は、第１の電源線と、第３のスイッチ回路（ＳＷ３）２２４を介して接続される。第２のラダー抵抗回路２２２の他端は、第２の電源線と、第４のスイッチ回路（ＳＷ４）２２６を介して接続される。
【０１０１】
第２のラダー抵抗回路２２２を構成する各抵抗回路Ｒ0´、Ｒi+1〜Ｒ2iにより抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードＮＤi+1〜ＮＤ2iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉが挿入される。
【０１０２】
第３及び第４のスイッチ回路ＳＷ３、ＳＷ４と、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉとは、スイッチ制御信号ｃｎｔ１２（広義には、第２のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔ１２は、図９に示したように生成されたスイッチ制御信号ｃｎｔと、極性反転信号ＰＯＬの反転信号との論理積演算により生成される。すなわち、第３及び第４のスイッチ回路ＳＷ３、ＳＷ４と、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉは、極性反転信号ＰＯＬの論理レベルが「Ｌ」のとき、スイッチ制御信号ｃｎｔにしたがってオンオフ制御される。
【０１０３】
このような２つのラダー抵抗回路により生成された第１〜第ｉの基準電圧Ｖ１〜Ｖｉと、基準電圧Ｖ０、ＶＹは、電圧選択回路としてのＤＡＣに出力される。
【０１０４】
次に、このような基準電圧発生回路により生成された多値の基準電圧を用いて信号電極を駆動する回路構成について説明する。
【０１０５】
図１１に、ＤＡＣ５２とボルテージフォロワ回路５６の具体的な構成例を示す。
【０１０６】
ここでは、１出力当たりの構成のみを示している。
【０１０７】
ＤＡＣ５２は、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ５２は、（ｑ＋１）ビットの階調データに基づいて、基準電圧Ｖ０、ＶＹと第１〜第ｉの基準電圧Ｖ１〜Ｖｉのうちいずれか１つを選択して選択電圧Ｖｓとしてボルテージフォロワ回路５６に出力する。
【０１０８】
ボルテージフォロワ回路５６は、通常駆動モード又はパーシャル駆動モードのいずれかに設定されたモードに応じて、対応する信号電極を駆動するようになっている。
【０１０９】
まずＤＡＣ５２について説明する。ＤＡＣ５２には、（ｑ＋１）ビットの階調データＤq〜Ｄ0と、（ｑ＋１）ビットの反転階調データＸＤq〜ＸＤ0とが入力される。反転階調データＸＤq〜ＸＤ0は、階調データＤq〜Ｄ0をそれぞれビット反転したものである。ここでは、階調データＤq及び反転階調データＸＤqが、それぞれ階調データ及び反転階調データの最上位ビットであるものとする。
【０１１０】
ＤＡＣ５２において、基準電圧発生回路により生成された多値の基準電圧Ｖ０〜Ｖｉ、ＶＹのうちのいずれか１つが階調データに基づいて選択される。
【０１１１】
例えば図１０に示した基準電圧発生回路２００が、基準電圧Ｖ０〜Ｖ６３を発生させるものとする。また正極性用ラダー抵抗回路２１０を用いて生成される基準電圧を、Ｖ０´〜Ｖ６３´とする。より具体的には、第１及び第２の電源電圧をＶ０´、Ｖ６３´とし、第１〜第ｉの分割ノードＮＤ1〜ＮＤiの電圧をＶ１´〜Ｖ６２´とする。
【０１１２】
更に負極性用ラダー抵抗回路２２０を用いて生成される基準電圧を、Ｖ６３´´〜Ｖ０´´とする。より具体的には、第１及び第２の電源電圧をＶ６３´´、Ｖ０´´とし、第（ｉ＋１）〜第２ｉの分割ノードＮＤi+1〜ＮＤ2iの電圧をＶ６２´´〜Ｖ１´´とする。
【０１１３】
すなわち、以下のような関係式を有する。
【０１１４】
Ｖ０´＝Ｖ６３´´＝Ｖ０      ・・・（１）
Ｖ１´＝Ｖ６２´´＝Ｖ１      ・・・（２）
Ｖ２´＝Ｖ６１´´＝Ｖ２      ・・・（３）
・・・
Ｖ６１´＝Ｖ２´´＝Ｖ６１    ・・・（６２）
Ｖ６２´＝Ｖ１´´＝Ｖ６２    ・・・（６３）
Ｖ６３´＝Ｖ０´´＝Ｖ６３    ・・・（６４）
極性反転信号ＰＯＬの論理レベルが「Ｈ」のとき、６（ｑ＝５）ビットの階調データＤ5〜Ｄ0「００００１０」（＝２）に対応して、正極性用ラダー抵抗回路２１０により生成された基準電圧Ｖ２´（＝Ｖ２）が選択されるものとする。このとき、次の極性反転タイミングで極性反転信号ＰＯＬの論理レベルが「Ｌ」になると、階調データＤ5〜Ｄ0を反転した反転階調データＸＤ5〜ＸＤ0を用いて基準電圧を選択する。すなわち、反転階調データＸＤ5〜ＸＤ0が「１１１１０１」（＝６１）となり、負極性用ラダー抵抗回路２２０により生成された基準電圧Ｖ６１´´を選択することができる。したがって、正極性及び負極性において、（３）式で示すようにいずれも第２の基準電圧Ｖ２を出力することになるため、基準電圧出力ノードの充放電を頻繁に繰り返す必要がなくなる。
【０１１５】
このようにしてＤＡＣ５２により選択された選択電圧Ｖｓは、ボルテージフォロワ回路５６に入力される。
【０１１６】
ボルテージフォロワ回路５６は、スイッチ回路ＳＷＡ〜ＳＷＤと、演算増幅器ＯＰＡＭＰとを含む。演算増幅器ＯＰＡＭＰの出力は、スイッチ回路ＳＷＤを介して、信号電極出力ノードに接続される。該信号電極出力ノードは、演算増幅器ＯＰＡＭＰの反転入力端子に接続される。該信号電極出力ノードは、スイッチ回路ＳＷＣを介して、演算増幅器ＯＰＡＭＰの非反転入力端子に接続される。また該信号電極出力ノードには、スイッチ回路ＳＷＢを介して極性反転信号ＰＯＬを反転するインバータ回路の出力が接続される。更に該信号電極出力ノードは、スイッチ回路ＳＷＡを介して、極性反転信号ＰＯＬにより規定される駆動期間の極性に応じて選択される階調データの最上位ビットの信号線が接続される。
【０１１７】
スイッチ回路ＳＷＡは、スイッチ制御信号ｃａによりオンオフ制御される。スイッチ回路ＳＷＢは、スイッチ制御信号ｃｂによりオンオフ制御される。スイッチ回路ＳＷＣは、スイッチ制御信号ｃｃによりオンオフ制御される。スイッチ回路ＳＷＤは、スイッチ制御信号ｃｄによりオンオフ制御される。
【０１１８】
このようなボルテージフォロワ回路５６は、通常駆動モードにおいて、選択電圧Ｖｓに基づき演算増幅器ＯＰＡＭＰを用いて、信号電極を駆動する。またボルテージフォロワ回路５６は、パーシャル駆動モードにおいて、極性反転信号ＰＯＬを用いて駆動したり、又は階調データの最上位ビットを用いて８色表示を行ったりする。
【０１１９】
図１２（Ａ）に、上述の各モードにおいてスイッチ回路ＳＷＡ〜ＳＷＤにおけるスイッチ状態を示す。図１２（Ｂ）に、スイッチ制御信号ｃａ〜ｃｂの生成回路の一例を示す。
【０１２０】
通常駆動モードでは、オペアンプ駆動期間において演算増幅器ＯＰＡＭＰにより信号電極出力ノードが駆動され、抵抗出力駆動期間において演算増幅器ＯＰＡＭＰをバイパスしてＤＡＣ５２から出力された選択電圧Ｖｓをそのまま出力させる。そのため、スイッチ回路ＳＷＡ、ＳＷＢをオフにしたまま、オペアンプ駆動期間においてスイッチ回路ＳＷＤをオン、スイッチ回路ＳＷＣをオフにし、抵抗出力期間においてスイッチ回路ＳＷＤをオフ、スイッチ回路ＳＷＣをオンにする。
【０１２１】
図１３に、ボルテージフォロワ回路５６における通常駆動モードの動作タイミングの一例を示す。
【０１２２】
スイッチ回路ＳＷＣ、ＳＷＤは、制御信号ＤｒｖＣｎｔにより制御される。図示しないコントロール信号発生回路により生成された制御信号ＤｒｖＣｎｔは、ラッチパルス信号ＬＰにより規定される選択期間（駆動期間）ｔの前半期間（駆動期間の初めの所与の期間）ｔ１と後半期間ｔ２で論理レベルが変化する。前半期間ｔ１で制御信号ＤｒｖＣｎｔの論理レベルが「Ｌ」になると、スイッチ回路ＳＷＤがオン、スイッチ回路ＳＷＣがオフとなるになっている。また、後半期間ｔ２で制御信号ＤｒｖＣｎｔの論理レベルが「Ｈ」になると、スイッチ回路ＳＷＤがオフ、スイッチ回路ＳＷＣがオンとなるようになっている。したがって、選択期間ｔにおいて、前半期間ｔ１ではボルテージフォロワ接続された演算増幅器ＯＰＡＭＰによりインピーダンス変換されて信号電極が駆動され、後半期間ｔ２ではＤＡＣ５２から出力された選択電圧Ｖｓを用いて信号電極が駆動される。
【０１２３】
このように駆動することで、液晶容量や配線容量等の充電に必要な前半期間ｔ１では、高い駆動能力を有するボルテージフォロワ接続された演算増幅器ＯＰＡＭＰにより高速に駆動電圧Ｖｏｕｔを立ち上げ、高い駆動能力が不要な後半期間ｔ２では、ＤＡＣ５２により駆動電圧を出力することができる。したがって、電流消費が大きい演算増幅器ＯＰＡＭＰの動作期間を最低限に抑え、低消費化を図ることができると共に、ライン数の増加によって選択期間ｔが短くなり充電期間が足りなくなるといった事態を回避することができる。
【０１２４】
図１２（Ａ）に示すパーシャル駆動モードでは、パーシャル非表示エリアにおいて、８色表示又はＰＯＬ駆動を行う。８色表示では、階調データの最上位ビットのみを用いて、対応する信号電極を駆動する。そのため、スイッチ回路ＳＷＣ、ＳＷＤをオフにしたまま、スイッチ回路ＳＷＡをオン、スイッチ回路ＳＷＢをオフにする。
【０１２５】
したがって、１画素がＲ、Ｇ、Ｂ信号からなるものとすると、１画素が２3の階調表示を行うことになる。すなわち、パーシャル表示エリアで、所望の動画像若しくは静止画像を表示させる一方、その背景として設定されたパーシャル非表示エリアの表示色を多彩にした画像表示が可能となる。
【０１２６】
更にまた図１２（Ａ）に示すパーシャル駆動モードのＰＯＬ駆動では、極性反転信号ＰＯＬを用いて、極性に対応した電圧を印加することで、黒表示又は白表示を行うことができる。そのため、スイッチ回路ＳＷＣ、ＳＷＤをオフにしたまま、スイッチ回路ＳＷＢをオン、スイッチ回路ＳＷＡをオフにする。
【０１２７】
この場合、パーシャル表示エリアで、所望の動画像若しくは静止画像を表示させる一方、その背景色を黒表示又は白表示を行って、見やすい画像表示を実現させる。同時に、非表示部分の液晶にＤＣ成分が印加されなくなり、液晶の劣化を防止することができる。
【０１２８】
このようなボルテージフォロワ回路５６を制御する各種制御信号は、図１２（Ｂ）に示すような回路により生成することができる。８色表示モード信号８ＣＭＯＤの論理レベルが「Ｈ」のとき、パーシャル駆動モードの８色表示であることを示す。８色表示を行うか否かは、例えば図示しないホストによって設定される。ＰＯＬ駆動モード信号ＰＯＬＭＯＤの論理レベルが「Ｈ」のとき、パーシャル駆動モードのＰＯＬ駆動であることを示す。ＰＯＬ駆動を行うか否かは、例えば図示しないホストによって設定される。
【０１２９】
このようにスイッチ制御信号ｃａ〜ｃｄは、各種信号８ＣＭＯＤ、ＰＯＬＭＯＤ、ＤｒｖＣｎｔを用いて生成することができる。なおボルテージフォロワ回路５６が駆動する信号電極に対応する表示ラインが非表示状態に設定されたブロックに属する場合にのみ８色表示又はＰＯＬ駆動を行い、表示状態に設定されたブロックの属する場合には通常駆動を行うように、当該ブロックＢｚに対応するパーシャルブロック選択データＢＬＫｚ＿ＰＡＲＴによりマスクされるようになっている。
【０１３０】
更にボルテージフォロワ回路５６は、出力イネーブル信号ＸＯＥによって、その出力をハイインピーダンス状態にできるようになっている。したがって、各種制御信号は、出力イネーブル信号ＸＯＥによりマスクされる。すなわち、出力イネーブル信号ＸＯＥの論理レベルが「Ｈ」のとき、スイッチ制御信号ｃａ〜ｃｄは各制御対象のスイッチ回路をオフに制御するようになっている。
【０１３１】
なお第３の構成例では、第１及び第２のラダー抵抗回路２１２、２２２と、第１及び第２の電源線との間に第１〜第４のスイッチ回路を設けるようにしていたが、これらを省略する構成をすることができる。この場合、極性反転駆動により第１及び第２の電源電圧を交互に切り替える必要がなくなるので、各分割ノードの充電時間を確保する必要がなくなり、ラダー抵抗回路の抵抗値を大きくして電流を小さくすることができる。
【０１３２】
３．４  第４の構成例
第４の構成例における基準電圧発生回路は、正極性及び負極性それぞれについて、更に総抵抗が高抵抗及び低抵抗についてのラダー抵抗回路を有する。
【０１３３】
図１４に、第４の構成例における基準電圧発生回路３００の構成の概要を示す。
【０１３４】
すなわち、総抵抗が例えば２０ｋΩで、液晶の印加電圧が正極性の場合に用いられる正極性用低抵抗ラダー抵抗回路（広義には、第１の低抵抗ラダー抵抗回路）３１０と、総抵抗が同様に例えば２０ｋΩで、液晶の印加電圧が負極性の場合に用いられる負極性用低抵抗ラダー抵抗回路（広義には、第２の低抵抗ラダー抵抗回路）３２０とを有する。また、総抵抗が例えば９０ｋΩで、液晶の印加電圧が正極性の場合に用いられる正極性用高抵抗ラダー抵抗回路（広義には、第１の高抵抗ラダー抵抗回路）３３０と、総抵抗が同様に例えば９０ｋΩで、液晶の印加電圧が負極性の場合に用いられる負極性用高抵抗ラダー抵抗回路（広義には、第２の高抵抗ラダー抵抗回路）３４０とを有する。
【０１３５】
正極性用低抵抗ラダー抵抗回路３１０、正極性用高抵抗ラダー抵抗回路３３０は、図１０に示す正極性用ラダー抵抗回路２１０と同様の構成をなす。負極性用低抵抗ラダー抵抗回路３２０、負極性用高抵抗ラダー抵抗回路３４０は、図１０に示す負極性用ラダー抵抗回路２２０と同様の構成をなす。ただし、それぞれのスイッチ回路は、スイッチ制御信号ｃｎｔ１１、ｃｎｔ１２と、タイマカウント信号（広義には、制御期間指定信号）ＴＬ１、ＴＬ２とを用いてオンオフ制御されることになる。なお液晶の印加電圧の極性に関わらず、高電位側及び低電位側の電源電圧（第１及び第２の電源電圧）は固定される。
【０１３６】
正極性用低抵抗ラダー抵抗回路３１０は、総抵抗が例えば２０ｋΩで、各抵抗回路が正極性用の抵抗比で直列に接続された第１のラダー抵抗回路３１２を有する。第１のラダー抵抗回路３１２の一端は、第１の電源電圧が供給される第１の電源線と、第１のスイッチ回路（ＳＷ１）３１４を介して接続される。第１のラダー抵抗回路３１２の他端は、第２の電源電圧が供給される第２の電源線と、第２のスイッチ回路（ＳＷ２）３１６を介して接続される。
【０１３７】
第１のラダー抵抗回路３１２を構成する各抵抗回路Ｒ0〜Ｒiにより抵抗分割された第１〜第ｉの分割ノードＮＤ1〜ＮＤiと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉが挿入される。
【０１３８】
第１及び第２のスイッチ回路ＳＷ１、ＳＷ２、第１〜第ｉの基準電圧出力スイッチ回路ＶＳＷ１〜ＶＳＷｉは、スイッチ制御信号ｃｎｔＰＬ（広義には、第１のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔＰＬは、図１０に示したように生成されたスイッチ制御信号ｃｎｔ１１と、タイマカウント信号ＴＬ１、ＴＬ２とを用いて生成される。すなわち、タイマカウント信号ＴＬ１の論理レベルが「Ｈ」、かつタイマカウント信号ＴＬ２の論理レベルが「Ｌ」のとき、スイッチ制御信号ｃｎｔ１１にしたがってオンオフ制御される。
【０１３９】
負極性用低抵抗ラダー抵抗回路３２０は、総抵抗が例えば２０ｋΩで、各抵抗回路が負極性用の抵抗比で直列に接続された第２のラダー抵抗回路３２２を有する。第２のラダー抵抗回路３２２の一端は、第１の電源電圧が供給される第１の電源線と、第３のスイッチ回路（ＳＷ３）３２４を介して接続される。第２のラダー抵抗回路３２２の他端は、第２の電源電圧が供給される第２の電源線と、第４のスイッチ回路（ＳＷ４）３２６を介して接続される。
【０１４０】
第２のラダー抵抗回路３２２を構成する各抵抗回路Ｒ0´、Ｒi+1〜Ｒ2iにより抵抗分割された第（ｉ＋１）〜第２ｉの分割ノードＮＤi+1〜ＮＤ2iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉが挿入される。
【０１４１】
第３及び第４のスイッチ回路ＳＷ３、ＳＷ４、第（ｉ＋１）〜第２ｉの基準電圧出力スイッチ回路ＶＳＷ（ｉ＋１）〜ＶＳＷ２ｉは、スイッチ制御信号ｃｎｔＭＬ（広義には、第２のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔＭＬは、図１０に示したように生成されたスイッチ制御信号ｃｎｔ１２と、タイマカウント信号ＴＬ１、ＴＬ２とを用いて生成される。すなわち、タイマカウント信号ＴＬ１の論理レベルが「Ｈ」、かつタイマカウント信号ＴＬ２の論理レベルが「Ｌ」のとき、スイッチ制御信号ｃｎｔ１１にしたがってオンオフ制御される。
【０１４２】
正極性用高抵抗ラダー抵抗回路３３０は、総抵抗が例えば９０ｋΩで、各抵抗回路が正極性用の抵抗比で直列に接続された第３のラダー抵抗回路３３２を有する。第３のラダー抵抗回路３３２の一端は、第１の電源電圧が供給される第１の電源線と、第５のスイッチ回路（ＳＷ５）３３４を介して接続される。第３のラダー抵抗回路３３２の他端は、第２の電源電圧が供給される第２の電源線と、第６のスイッチ回路（ＳＷ６）３３６を介して接続される。
【０１４３】
第３のラダー抵抗回路３３２を構成する各抵抗回路Ｒ0´´、Ｒ2i+1〜Ｒ3iにより抵抗分割された第（２ｉ＋１）〜第３ｉの分割ノードＮＤ2i+1〜ＮＤ3iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第（２ｉ＋１）〜第３ｉの基準電圧出力スイッチ回路ＶＳＷ（２ｉ＋１）〜ＶＳＷ３ｉが挿入される。
【０１４４】
第５及び第６のスイッチ回路ＳＷ５、ＳＷ６、第（２ｉ＋１）〜第３ｉの基準電圧出力スイッチ回路ＶＳＷ（２ｉ＋１）〜ＶＳＷ３ｉは、スイッチ制御信号ｃｎｔＰＨ（広義には、第３のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔＰＨは、図１０に示したように生成されたスイッチ制御信号ｃｎｔ１１と、タイマカウント信号ＴＬ１、ＴＬ２とを用いて生成される。すなわち、タイマカウント信号ＴＬ１の論理レベルが「Ｌ」、かつタイマカウント信号ＴＬ２の論理レベルが「Ｈ」のとき、スイッチ制御信号ｃｎｔ１１にしたがってオンオフ制御される。
【０１４５】
負極性用高抵抗ラダー抵抗回路３４０は、総抵抗が例えば９０ｋΩで、各抵抗回路が負極性用の抵抗比で直列に接続された第４のラダー抵抗回路３４２を有する。第４のラダー抵抗回路３４２の一端は、第１の電源電圧が供給される第１の電源線と、第７のスイッチ回路（ＳＷ７）３４４を介して接続される。第４のラダー抵抗回路３４２の他端は、第２の電源電圧が供給される第２の電源線と、第８のスイッチ回路（ＳＷ８）３４６を介して接続される。
【０１４６】
第４のラダー抵抗回路３４２を構成する各抵抗回路Ｒ0´´´、Ｒ3i+1〜Ｒ4iにより抵抗分割された第（３ｉ＋１）〜第４ｉの分割ノードＮＤ3i+1〜ＮＤ4iと、第１〜第ｉの基準電圧出力ノードＶＮＤ1〜ＶＮＤiとの間に、第（３ｉ＋１）〜第４ｉの基準電圧出力スイッチ回路ＶＳＷ（３ｉ＋１）〜ＶＳＷ４ｉが挿入される。
【０１４７】
第７及び第８のスイッチ回路ＳＷ７、ＳＷ８、第（３ｉ＋１）〜第４ｉの基準電圧出力スイッチ回路ＶＳＷ（３ｉ＋１）〜ＶＳＷ４ｉは、スイッチ制御信号ｃｎｔＰＨ（広義には、第４のスイッチ制御信号）によりオンオフ制御される。スイッチ制御信号ｃｎｔＰＨは、図１０に示したように生成されたスイッチ制御信号ｃｎｔ１２と、タイマカウント信号ＴＬ１、ＴＬ２とを用いて生成される。すなわち、タイマカウント信号ＴＬ１の論理レベルが「Ｌ」、かつタイマカウント信号ＴＬ２の論理レベルが「Ｈ」のとき、スイッチ制御信号ｃｎｔ１２にしたがってオンオフ制御される。
【０１４８】
図１５に、図１４に示した基準電圧発生回路３００の制御タイミングの一例を示す。
【０１４９】
ここでは、第１の基準電圧Ｖ１について、極性反転駆動が正極性で行われている場合の制御タイミングを示している。
【０１５０】
基準電圧発生回路３００を含む信号ドライバＩＣは、水平走査周期タイミングを規定するラッチパルス信号ＬＰの立ち下がりエッジを基準に駆動を開始する。そして、当該駆動期間において、基準電圧発生回路３００では、正極性用高抵抗ラダー抵抗回路３３０及び負極性用高抵抗ラダー抵抗回路３４０が用いられる。また当該駆動期間の初めの制御期間では、同時に正極性用低抵抗ラダー抵抗回路３１０及び負極性用低抵抗ラダー抵抗回路３２０も用いられる。すなわち、該制御期間においては正極性用高抵抗ラダー抵抗回路３３０、負極性用高抵抗ラダー抵抗回路３４０、正極性用低抵抗ラダー抵抗回路３１０及び負極性用低抵抗ラダー抵抗回路３２０が用いられることになる。
【０１５１】
このように、該制御期間では低抵抗のラダー抵抗回路に電流が流れるため、高抵抗ラダー抵抗回路を制御する必要がない。
【０１５２】
また該制御期間は、図１５に示すように制御信号ＤｒｖＣｎｔによって規定される。すなわち、図１３に示すように、ボルテージフォロワ回路５６により、オペアンプ駆動が行われた後、抵抗出力駆動が行われるようになっている。
【０１５３】
このように第４の構成例では、低抵抗ラダー抵抗回路を用いてオペアンプ駆動を行った後、抵抗出力駆動を行い、その後高抵抗ラダー抵抗回路により基準電圧Ｖ１を生成する。こうすることで、オペアンプ駆動を行った後に高抵抗ラダー抵抗回路による抵抗出力駆動を行う場合には、分割ノードを第１の基準電圧Ｖ１に上げるのに十分な充電時間を確保できない場合があるが、オペアンプ駆動を行った後に低抵抗ラダー抵抗回路による抵抗出力駆動を行うことで当該充電時間を確保することができる。更にその後高抵抗ラダー抵抗回路を用いて基準電圧を発生させることで、ラダー抵抗回路に流れる電流を小さくして、低消費電力化を図ることができる。
【０１５４】
なお第３の構成例では、第１〜第４のラダー抵抗回路３１２、３２２、３３２、３４２と、第１及び第２の電源線との間に第１〜第８のスイッチ回路ＳＷ１〜ＳＷ８を設けるようにしていたが、これらを省略する構成をすることができる。この場合、極性反転駆動により第１及び第２の電源電圧を交互に切り替える必要がなくなるので、各分割ノードの充電時間を確保する必要がなくなり、ラダー抵抗回路の抵抗値を大きくして電流を小さくすることができる。
【０１５５】
４．  その他
以上においては、ＴＦＴを用いた液晶パネルを備える液晶装置を例に説明したが、これに限定されるものではない。基準電圧発生回路５０で生成した基準電圧を、所与の電流変換回路により電流に変えて、電流駆動型の素子に供給するようにしてもよい。このようにすれば、例えば信号電極及び走査電極により特定される画素に対応して設けられた有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣにも適用することができる。特に有機ＥＬパネルにおいて、極性反転駆動を行わない場合には、第１及び第２の構成例における基準電圧発生回路を用いることができる。
【０１５６】
図１６に、このような信号ドライバＩＣにより駆動される有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す。
【０１５７】
有機ＥＬパネルは、信号電極Ｓmと走査電極Ｇnとの交差点に、駆動ＴＦＴ８００nmと、スイッチＴＦＴ８１０nmと、保持キャパシタ８２０nmと、有機ＬＥＤ８３０nmとを有する。駆動ＴＦＴ８００nmは、ｐ型トランジスタにより構成される。
【０１５８】
駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは、電源線に直列に接続される。
【０１５９】
スイッチＴＦＴ８１０nmは、駆動ＴＦＴ８００nmのゲート電極と、信号電極Ｓmとの間に挿入される。スイッチＴＦＴ８１０nmのゲート電極は、走査電極Ｇnに接続される。
【０１６０】
保持キャパシタ８２０nmは、駆動ＴＦＴ８００nmのゲート電極と、キャパシタラインとの間に挿入される。
【０１６１】
このような有機ＥＬ素子において、走査電極Ｇnが駆動されスイッチＴＦＴ８１０nmがオンになると、信号電極Ｓmの電圧が保持キャパシタ８２０nmに書き込まれると共に、駆動ＴＦＴ８００nmのゲート電極に印加される。駆動ＴＦＴ８００nmのゲート電圧Ｖｇｓは、信号電極Ｓmの電圧によって決まり、駆動ＴＦＴ８００nmに流れる電流が定まる。駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは直列接続されているため、駆動ＴＦＴ８００nmに流れる電流がそのまま有機ＬＥＤ８３０nmに流れる電流となる。
【０１６２】
したがって、保持キャパシタ８２０nmにより信号電極Ｓmの電圧に応じたゲート電圧Ｖｇｓを保持することによって、例えば１フレーム期間中において、ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０nmに流すことで、当該フレームにおいて光り続ける画素を実現することができる。
【０１６３】
図１７（Ａ）に、信号ドライバＩＣを用いて駆動される有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す。図１７（Ｂ）に、この画素回路の表示制御タイミングの一例を示す。
【０１６４】
この場合も、有機ＥＬパネルは、駆動ＴＦＴ９００nmと、スイッチＴＦＴ９１０nmと、保持キャパシタ９２０nmと、有機ＬＥＤ９３０nmとを有する。
【０１６５】
図１６に示した２トランジスタ方式の画素回路と異なる点は、定電圧の代わりにスイッチ素子としてのｐ型ＴＦＴ９４０nmを介して定電流源９５０nmからの定電流Ｉｄａｔａを画素に供給するようにした点と、電源線にスイッチ素子としてのｐ型ＴＦＴ９６０nmを介して保持キャパシタ９２０nm及び駆動ＴＦＴ９００nmと接続するようにした点である。
【０１６６】
このような有機ＥＬ素子において、まずゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電源線を遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオンにして、定電流源９５０nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００nmに流す。
【０１６７】
駆動ＴＦＴ９００nmに流れる電流が安定するまでの間に、保持キャパシタ９２０nmには定電流Ｉｄａｔａに応じた電圧が保持される。
【０１６８】
続いて、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオフにし、更にゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０nmをオンにし、電源線と駆動ＴＦＴ９００nm及び有機ＬＥＤ９３０nmを電気的に接続する。このとき、保持キャパシタ９２０nmに保持された電圧により、定電流Ｉｄａｔａとほぼ同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９３０nmに供給される。
【０１６９】
このような有機ＥＬ素子では、例えば、走査電極をゲート電圧Ｖｓｅｌが印加される電極、信号電極をデータ線として構成することができる。
【０１７０】
有機ＬＥＤは、透明アノード（ＩＴＯ）の上部に発光層を設け、更にその上部にメタルカソードを設けるようにしても良いし、メタルアノードの上部に、発光層、光透過性カソード、透明シールを設けるようにしても良く、その素子構造に限定されるものではない。
【０１７１】
以上説明したような有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバＩＣを上述したように構成することによって、有機ＥＬパネルについて汎用的に用いられる信号ドライバＩＣを提供することができる。
【０１７２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、プラズマディスプレイ装置にも適用可能である。
【０１７３】
更に、本発明は上述の実施の形態における抵抗回路及びスイッチ回路の構成に限定されるものではない。抵抗回路としては、１又は複数の抵抗素子を直列又は並列に接続して構成することができる。或いは、抵抗素子１又は複数のスイッチ回路とを直列又は並列に接続して、抵抗値が可変になるようにこうせいすることもできる。またスイッチ回路としては、例えばＭＯＳトランジスタにより構成することができる。
【図面の簡単な説明】
【図１】基準電圧発生回路を含む表示駆動回路が適用された表示装置の構成の概要を示す構成図である。
【図２】基準電圧発生回路を含む表示駆動回路が適用された信号ドライバＩＣの機能ブロック図である。
【図３】図３（Ａ）は、ブロック単位で信号電極を駆動する信号ドライバＩＣの模式図である。図３（Ｂ）は、パーシャルブロック選択レジスタの概要を示す説明図である。
【図４】縦帯パーシャル表示を模式的に示す説明図である。
【図５】ガンマ補正の原理を説明するための説明図である。
【図６】基準電圧発生回路の原理的構成を示す構成図である。
【図７】第１の構成例における基準電圧発生回路の構成の概要を示す構成図である。
【図８】第１の構成例における基準電圧発生回路の制御タイミングの一例を示すタイミングチャートである。
【図９】第２の構成例における基準電圧発生回路の構成の概要を示す構成図である。
【図１０】第３の構成例における基準電圧発生回路の構成の概要を示す構成図である。
【図１１】ＤＡＣとボルテージフォロワ回路の具体的な構成例を示す構成図である。
【図１２】図１２（Ａ）は、各モードにおいてスイッチ回路のスイッチ状態を示す説明図でダル。図１２（Ｂ）は、スイッチ制御信号の生成回路の一例を示す回路図である。
【図１３】ボルテージフォロワ回路における通常駆動モードの動作タイミングの一例を示すタイミングチャートである。
【図１４】第４の構成例における基準電圧発生回路の構成の概要を示す構成図である。
【図１５】第４の構成例における基準電圧発生回路の制御タイミングの一例を示すタイミングチャートである。
【図１６】有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す構成図である。
【図１７】図１７（Ａ）は、有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す回路構成図である。図１７（Ｂ）は、画素回路の表示制御タイミングの一例を示すタイミング図である。
【符号の説明】
１０  表示装置
２０  表示パネル
２２nm  ＴＦＴ
２４nm  液晶容量
２６nm  画素電極
２８nm  対向電極
３０  信号ドライバＩＣ
３２  走査ドライバＩＣ
３４  電源回路
３６  コモン電極駆動回路
３８  信号制御回路
４０  入力ラッチ回路
４２  シフトレジスタ
４４  ラインラッチ回路
４６  ラッチ回路
４８  パーシャルブロック選択レジスタ
５０、１００、１２０、２００、３００  基準電圧発生回路
５２  ＤＡＣ（電圧選択回路）
５４  出力制御回路
５６  ボルテージフォロワ回路
５８Ａ、５８Ｂ  パーシャル非表示エリア
６０  パーシャル表示エリア
７０、１０２  ラダー抵抗回路
７２、１０４、２１４、３１４  第１のスイッチ回路（ＳＷ１）
７４、１０６、２１６、３１６  第２のスイッチ回路（ＳＷ２）
２１０  正極性用ラダー抵抗回路
２１２、３１２  第１のラダー抵抗回路
２２０  負極性用ラダー抵抗回路
２２２、３２２  第２のラダー抵抗回路
２２４、３２４  第３のスイッチ回路（ＳＷ３）
２２６、３２６  第４のスイッチ回路（ＳＷ４）
３１０    正極性用低抵抗ラダー抵抗回路（第１の低抵抗ラダー抵抗回路）
３２０  負極性用低抵抗ラダー抵抗回路（第２の低抵抗ラダー抵抗回路）
３３０  正極性用高抵抗ラダー抵抗回路（第１の高抵抗ラダー抵抗回路）
３３２  第３のラダー抵抗回路
３３４  第５のスイッチ回路（ＳＷ５）
３３６  第６のスイッチ回路（ＳＷ６）
３４０  負極性用高抵抗ラダー抵抗回路（第２の高抵抗ラダー抵抗回路）
３４２  第４のラダー抵抗回路
３４４  第７のスイッチ回路（ＳＷ７）
３４６  第８のスイッチ回路（ＳＷ８）
Ｂ０〜Ｂｊ  ブロック
ＢＬＫ０＿ＰＡＲＴ〜ＢＬＫｊ＿ＰＡＲＴ  パーシャルブロック選択データ
ＮＤ1〜ＮＤ4i  第１〜第４ｉの分割ノード
ＶＮＤ１〜ＶＮＤｉ  第１〜第ｉの基準電圧出力ノード
ＶＳＷ１〜ＶＳＷ（４ｉ）  第１〜第４ｉの基準電圧出力スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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