(57)【特許請求の範囲】
【請求項１】
切換動作の緊急性に基づいて、ｍを変化させる手段を備え、
第１の１ビットディジタル信号と第２の１ビットディジタル信号の連続するｍビットが等しいことを検出して、上記第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換える、
１ビットディジタル信号処理装置。
【請求項２】
上記ｍを変化させる手段は、切換動作が設定されてからの経過時間に基づき、経過時間が増えるに従って小さくなるように上記ｍを変化させる、
ことを特徴とする請求項１記載の１ビットディジタル信号処理装置。
【請求項３】
上記第２の１ビットディジタル信号は、上記第１の１ビットディジタル信号を遅延又は進めたものであり、上記第１の１ビットディジタル信号から第２の１ビットディジタル信号への切換は、上記第１の１ビットディジタル信号の位相を出力クロックに一致させるものであり、上記ｍを変化させる手段は、上記第１の１ビットディジタル信号の位相を変化させるために、上記第１の１ビットディジタル信号と出力クロックの位相差に基づいて、位相差が大きいときは一般的に小さくなるように上記ｍを変化させる、
ことを特徴とする請求項１記載の１ビットディジタル信号処理装置。
【請求項４】
所望の切換時刻において、制御量ｍを所定の初期値である整数値に設定する手段と、
第１の１ビットディジタル信号と第２の１ビットディジタル信号のそれぞれ連続したｍビットが等しいかを検出する手段と、
上記第１の１ビットディジタル信号と第２の１ビットディジタル信号のそれぞれ連続したｍビットが等しいことが検出されたことに応じて、上記第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換える手段と、
上記所望の切換時刻からの経過時間に従って、上記制御量ｍの値を漸進的に小さくする手段とを備え、
上記所望の切換時刻又はその後に、上記第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換えて、１ビットディジタル信号を出力する、
１ビットディジタル信号切換装置。
【請求項５】
上記制御量ｍの値は、上記所望の切換時刻からの経過時間に対して直線的に減少する、
ことを特徴とする請求項４記載の１ビットディジタル信号切換装置。
【請求項６】
上記第１の１ビットディジタル信号と第２の１ビットディジタル信号は、それぞれ１ビットディジタル音声信号である、
ことを特徴とする請求項４又は５記載の１ビットディジタル信号切換装置。
【請求項７】
１ビットディジタル信号のビットが供給され、出力クロックに基づいて１ビットディジタル信号のビットを出力するバッファと、
入力ビットレートが出力クロックの位相から外れた出力クロックのビット周期数を検出する手段と、
上記ビット周期数が大きなほど小さな正数の値となるようなビット周期数に依存した制御量ｍを設定する手段と、
上記１ビットディジタル信号の第１の連続したｍビットが、第１のｍビットに関してｎビットが置換された対応する連続したｍビットに等しいことを検出する手段と、
上記１ビットディジタル信号の対応するｍビットが等しいことの検出に応じて、上記バッファから出力される１ビットディジタル信号のｎビットを削除又は置換する手段とを備え、
入力ビットレートと出力クロックの位相差を補償するために、１ビットディジタル信号のビットを削除又は重複させて、入力ビットレートを有する１ビットディジタル信号の位相を出力クロックに同期させる、
１ビットディジタル信号処理装置。
【請求項８】
上記ｎは、入力ビットレートが出力クロックの位相から外れたビット周期数に等しい、
ことを特徴とする請求項７記載の１ビットディジタル信号処理装置。
【請求項９】
上記検出手段は、バッファの適切なデータ占有率により、位相差を検出する、
ことを特徴とする請求項７又は８記載の１ビットディジタル信号処理装置。
【請求項１０】
上記１ビットディジタル信号は、１ビットディジタル音声信号である、
ことを特徴とする請求項７乃至９のいずれか１項記載の１ビットディジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ディジタル信号処理装置に関する。
【０００２】
【従来の技術】
ディジタルオーディオミキサ等のディジタル信号切換装置において、１つのディジタル音声信号から他のディジタル音声信号に切り換える（以下、カットという。）場合、カットは、通常、２つのディジタル音声信号のレベルが等しいときに行われる。カットの設定と実際の実行の間に遅延時間を設けたとしても、カットによって発生する可聴のクリック音の大きさを低減するために、２つのディジタル音声信号のレベルが等しいことが要求される。
【０００３】
パルスコード変調（以下、ＰＣＭ変調という。）された複数のビットからなるディジタル音声信号においては、ＰＣＭ変調された２つのサンプル値を単に比較して、２つのディジタル音声信号のレベルが等しくなったときを検出することは比較的に簡単である。
【０００４】
一方、例えば音声信号をデルタ−シグマ変調して得られる１ビットのディジタル音声信号（以下、単に１ビットディジタル音声信号という。）では、２つの１ビットディジタル音声信号におけるそれぞれ連続した多数のビットが等しいかを検出する特有の評価が行われる。しかしながら、２つの１ビットディジタル音声信号においてｍビットが等しいことが要求されるときは、カットが実行される前の平均遅延時間は、統計的に２m 個のサンプル分である。例えばサンプリング周波数（レート）ｆs を４４．１ｋＨｚ又は４８ｋＨｚとし、１ビットディジタル音声信号のビットレートを２．８２２４ＭＨｚ又は３．０７２ＭＨｚとした６４ｆs システムでは、例えば１４ビットが等しいことが要求されるときは、カットが実行される前の平均遅延時間は、約５ｍｓである。
【０００５】
このように、２つの１ビットディジタル音声信号間のカットを実行するときを決定するためには、矛盾した２つの要求がある。カットを実行する前に数多くのビットを遅延して、２つの１ビットディジタル音声信号が等しいことを検出するようにした方がよいが、カットの設定（制御）が行われてからカットの結果が現れるまでの遅延時間が長くなるのは好ましくない。
【０００６】
互いに独立したクロック源を有する２つの１ビットディジタル音声信号を１つの装置で処理するときにも、同様の問題が起こり、２つのクロックの周波数は、通常、ディジタル音声信号のフォーマットで規定されている許容誤差内において僅かに異なる。クロックの差異（ビット数又はクロック周期の数）は、２つの１ビットディジタル音声信号間で蓄積される傾向がある。
【０００７】
そのようなエラーに幾つかは、入力バッファによって処理することができるが、勿論、バッファの容量には制限がある。そのようなエラーを処理する標準的な方法は、入力された１ビットディジタル音声信号からサンプルを削除したり、サンプルを重複させることである。この処理は、一般的に「クロックスリッピング」として知られている。
【０００８】
クロックスリッピングの可聴音に対する影響を低減するためには、入力された１ビットディジタル音声信号と、削除又は重複されたサンプルで置換された１ビットディジタル音声信号とが連続する多数のサンプル上で略等しくなるときは、サンプルを削除又は重複させた方がよい。
【０００９】
【発明が解決しようとする課題】
上述したように、１ビットディジタル音声信号において、１ビットディジタル音声信号と置換後１ビットディジタル音声信号のｍビットが等しいことが要求されるときは、カットが実行される前の平均遅延時間は、統計的に２m 個のサンプル分である。例えば、６４ｆs システムにおいて１４ビットが等しいことが要求されるときは、カットが実行される前の平均遅延時間は、約５ｍｓである。
【００１０】
バッファ容量を増やして、その遅延時間（制限はない）の間により多くのクロッキングエラーを吸収することができる。しかし、より速い応答を得るために、例えばほんの数ビットが等しいというように基準を緩めると、サンプルを削除又は重複させたときにクロックスリッピング動作により、例えばクリック音等の主観的に不快な音が発生する。
【００１１】
本発明は、上述した実情に鑑みてなされたものであり、１つの１ビットディジタル信号から他の１ビットディジタル信号に切り換える際に、クリック音等の不快な音を発生させずに、２つの１ビットディジタル信号が等しいことを比較するためのビット数を少なくすることができる１ビットディジタル信号処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る１ビットディジタル信号処理装置は、切換動作の緊急性に応じて、ｍを変える手段を備える。そして、この１ビットディジタル信号処理装置は、第１の１ビットディジタル信号と第２の１ビットディジタル信号の連続したｍビットが等しいことを検出し、この検出に応じて第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換えて、１つの１ビットディジタル信号を出力する。
【００１３】
ここで、緊急性は、例えば切換動作が設定されてからの経過時間、あるいは入力クロックと出力クロックの位相差のビット周期の数である。したがって、切換動作を速めるときには、２つの信号が等しいという基準を緩める。
【００１４】
本発明に係る１ビットディジタル信号切換装置は、制御量ｍを所望の切換時間に対応した整数からなる所定の初期値に設定する手段と、第１の１ビットディジタル信号と第２の１ビットディジタル信号のそれぞれ連続したｍビットが等しいか否かを検出する手段と、第１の１ビットディジタル信号と第２の１ビットディジタル信号のそれぞれ連続したｍビットが等しいことが検出されたことに応答して、第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換える手段と、所望の切換時間からの経過時間に対応したｍの値を順次減少させる手段とを備え、そのとき、又は所望の切換時間の後、第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換えて、１つの１ビットディジタル信号を出力する。
【００１５】
本発明は、上述の明らかに矛盾した２つの要求を満足させることを目指している。
【００１６】
カット又は切換動作が設定されたとき、切換動作を実行するために２つの１ビットディジタル信号が十分に等しいかを判定するための基準は、かなり厳しくされ、連続するそれぞれの数多くのビットが、等しくなければならない。
【００１７】
しかし、時間が経過すると、基準は次第に緩くなり、２つの１ビットディジタル信号における等しいことが要求されるビット数は、次第に少なくなる。
【００１８】
本発明の実施例では、最終的には、切換動作の設定から所定の時間（例えば１０ｍｓ）経過した後は、基準（要求）は、緩められ、２つの１ビットディジタル信号のただ１ビットが等しいことが要求される。すなわち、基準は、事実上直ちに満たされる。
この構成とすることにより、２つの１ビットディジタル信号が十分に等しいときは、クリック音を少なくして、カットは直ちに実行される。しかし、本発明の実施例において、上限（この場合、１０ｍｓ）は、カットが実施される前の時間の長さとされる。
【００１９】
本発明に係る１ビットディジタル信号処理装置は、１ビットディジタル信号のビットを受信して、出力クロックに従った１ビットディジタル信号を出力するバッファと、入力ビットレートが出力クロックに対して位相が外れた出力クロック信号のビット周期の数を検出する手段と、より多いビット周期の数に対してｍを小さくするために、ビット周期の数に依存した整数である制御値ｍを設定する手段と、１ビットディジタル信号の連続した第１のｍビットが、連続した第１のｍビットに関してｎビットで置換された対応する連続のｍビットと等しいかを検出する手段と、対応する連続のｍビットが等しいことを検出したとき、バッファからの１ビットディジタル信号の出力において、ｎビットを削除又は重複し、入力ビットレートと出力クロック間の位相差を低減する手段とを備え、１ビットディジタル信号のデータビットを削除又は重複させることにより、入力ビットレートを有する１ビットディジタル信号の位相を出力クロックの位相に同期させて、入力ビットレートと出力クロックの位相差を補償する。
【００２０】
本発明を適用したこれらの特定の実施例において、上述の明らかに矛盾した２つの要求を満たすことを目指している。
【００２１】
現クロッキングエラーが、例えばバッファサイズに対して相対的に小さくときは、クロックスリッピングのための厳密な基準は、１又は複数のサンプルが削除又は重複される前に、等しいことが要求される多くのビット数に設定される。
【００２２】
しかしながら、クロッキングエラーのサンプル数の増加し、バッファサイズを使うと、基準は漸進的に緩やかになる。したがって、入力された１ビットディジタル信号と置換された１ビットディジタル信号が等しいことが要求されるビット数は、次第に少なくなる。本発明の実施例において、最終的には、バッファが実際に満杯となったとき、入力された１ビットディジタル信号と置換された１ビットディジタル信号の１ビットのみが等しいことが要求される。すなわち、基準は、事実上直ちに満たされる。
【００２３】
【発明の実施の形態】
以下、本発明に係る１ビットディジタル信号処理装置ついて図面を参照しながら説明する。図１は、１対の入力される１ビットディジタル信号（以下、単に入力１ビットディジタル信号という。）ＳIN1，ＳIN2を切り換えて出力１ビットディジタル信号ＳOUT1を生成する１ビットディジタル信号切換装置の構成を示すブロック図である。
【００２４】
制御ボタンスイッチ１１は、図１に示すように、タイマ１２及び比較器１３に接続されており、２つの入力１ビットディジタル信号ＳIN1，ＳIN2の切換動作を設定するために、ユーザによって操作される。タイマ１２は、コントローラ１４に接続されており、制御ボタンスイッチ１１が押され、切換動作が設定された後の経過時間を示す信号をコントローラ１４に供給し、コントローラ１４は、この信号に応じて制御量ｍを生成する。
【００２５】
２つの入力１ビットディジタル信号ＳIN1，ＳIN2は、それぞれシフトレジスタ１５、１６及び比較器１３によって制御される切換スイッチ１７に供給される。
【００２６】
ここで、上述のように構成された１ビットディジタル信号切換装置の動作について説明する。比較器１３は、２つの入力１ビットディジタル信号ＳIN1，ＳIN2を切り換え選択する切換スイッチ１７の動作を制御する。比較器１３は、シフトレジスタ１５、１６に記憶されている２つの入力１ビットディジタル信号ＳIN1，ＳIN2のそれぞれのｍビットが等しいことを検出して、切換スイッチ１７を動作させる。
【００２７】
等しいことが要求されるビット数を示す制御量ｍは、コントローラ１４により、切換動作が設定されてからの経過時間に応じて設定される。制御量ｍは、切換動作が設定されると、例えば２０等の比較的大きなビット数に設定される。制御量ｍは、時間の経過従って漸進的に小さくされる。例えば、制御量ｍは、経過時間に比例して減少される。具体的には、例えば、制御量ｍは、切換動作が設定された後、所定時間、例えば切換動作を遅延させることができる最大時間経過したときに、１ビット等の非常に小さな値とされる。（各１ビットディジタル信号の１ビットが等しいという要求は、事実上直ちに満たされる）。
【００２８】
図２は、例えばディジタルオーディオミキシングコンソールや他のオーディオ処理装置の入力段を成す装置（以下、入力装置という。）の構成を示すブロック図である。
【００２９】
この入力装置は、図２に示すように、入力１ビットディジタル信号ＳIN3が供給され、出力１ビットディジタル信号ＳOUT2を出力する。入力１ビットディジタル信号ＳIN3は、この装置の外部の入力クロック発生器からの入力クロックに同期しており、出力１ビットディジタル信号ＳOUT2は、この装置の内部の処理クロック発生器２１からのクロックに同期している。一般的に、入力クロック発生器と処理クロック発生器のビットレートは、公称は同一であるが、特定のディジタル信号伝送フォーマットで許容されている誤差範囲内で異なる。
【００３０】
入力１ビットディジタル信号ＳIN3は、バッファ２２に一時的に記憶される。このバッファ２２は、次に受信された入力ビットが書き込まれる位置が、バッファ書込コントローラ２３から順次供給される書込ポインタＷＰによって制御されるとともに、出力１ビットディジタル信号ＳOUT2のビットが読み出される位置が、同様にバッファ読出コントローラ２４からの読出ポインタＲＰによって制御される種類のバッファである。基本的には、書込ポインタＷＰの値を１ビット毎に進めながら、各ビットをバッファ２２に書き込み、読出ポインタＲＰの値を１ビット毎に進めながら、各ビットをバッファ２２から読み出す。
【００３１】
バッファ２２には常に一定量のデータが保持されていることが望ましい。例えば、バッファ２２の総容量（サイズ）を１００ビットとすると、バッファ２２には、常に入力１ビットディジタル信号ＳIN3の略５０ビットが保持されているようにする。これにより、入力１ビットディジタル信号のビットが出力端で必要とされるときよりも早く受信され、バッファ２２により多くのビットが保持される正のクロッキングエラーと、反対に入力端で受信されるビット数よりも多くの出力ビットが必要とされ、バッファ２２内に保持されているビット数が減少する負のクロッキングエラーとを補償することができる。しかし、これらは、本質的には一時的に計測され、バッファの占有率を適正な値にするためには、一般的には、出力１ビットディジタル信号においてビットを削除したり、重複させなければならない。すなわち、クロックスリッピング処理が必要となる。
【００３２】
位相検出器２５は、バッファ書込コントローラ２３とバッファ読出コントローラ２４からの各カウント信号が供給され、バッファ２２の書込ビットレートと、出力１ビットディジタル信号ＳOUT2を生成するためのバッファ２２の読出ビットレートとの差を検出し、バッファ２２の占有率を適正な値に維持する全体的な制御を行う。
【００３３】
位相検出器２５は、差を検出すると、入力クロックと出力クロックの位相が外れているビットの数（以下、クロックエラー数という。）ｎを生成して出力する。また、位相検出器２５は、以下に説明する制御量ｍも生成する。
【００３４】
クロックエラー数ｎ及び制御量ｍは、比較器２６に供給され、比較器２６は、バッファ２２をアクセスして、出力される次のｍビットをバッファ２２内の近隣のｍビットのグループと比較し、出力される次のｍビットのｎビットを置換する。置換されるグループは、位相差が減少するように置換される。したがって、入力１ビットディジタル信号ＳIN3のビットレートが、出力１ビットディジタル信号SOUT2よりも速いときは、この差を補正するためにビットを削除する。また、反対に、入力１ビットディジタル信号ＳIN3のビットレートが、出力１ビットディジタル信号ＳOUT2よりも遅いときは、この差を補正するためにビットを重複させる。
【００３５】
比較器２６は、等しいｍビットの２つのグループを検出すると、スリップクロック信号ＳSCをバッファ読出コントローラ２４に供給し、バッファ読出コントローラ２４は、このスリップクロック信号ＳSCにより、出力１ビットディジタル信号ＳOUT2におけてｍビットを削除したり、重複したりするように読出ポインタＲＰの位置を動かす。
【００３６】
クロックエラー数ｎと、等しいことが要求されるビット数を表す制御量ｍの関係の一具体例を下記の表に示す。
【００３７】
【表１】
0003789604.tif 000002
【００３８】
この表に示すように、制御量ｍは、クロックエラー数ｎが大きくなると、小さくなる。
【００３９】
他の実施例において、「スリップされる」ビット数ｎは、入力クロックと出力クロック間の位相エラーと同じである必要がない。ビット数ｎは、部分的な補償を行うときは小さくし、全体の補償を行うときは大きくする。しかしながら、位相エラーと、等しいことが要求されるビット数ｍとの関係は、上述した通りである。
【００４０】
以上のように、本発明の実施例の１ビットディジタル信号切換装置は、１つの１ビットディジタル信号から他の１ビットディジタル信号に（例えば異なる信号間で、１つの信号を遅延又は進ませたもとの間で）切り換える１ビットディジタル信号切換装置であって、２つの１ビットディジタル信号の連続したｍビットが等しいかを評価して切換を実行する。ここで、ｍは、切換動作の緊急性に応じて変化される値である。
【００４１】
【発明の効果】
以上の説明でも明らかなように、本発明に係る１ビットディジタル信号処理装置は、切換動作の緊急性に応じて、ｍを変え、第１の１ビットディジタル信号と第２の１ビットディジタル信号の連続したｍビットが等しいことを検出し、この検出に応じて第１の１ビットディジタル信号から第２の１ビットディジタル信号に切り換えて、１つの１ビットディジタル信号を出力することにより、クリック音等の不快な音を発生させずに、２つの１ビットディジタル信号が等しいことを比較するためのビット数を少なくすることができる。
【図面の簡単な説明】
【図１】  本発明を適用した１ビットディジタル信号切換装置の構成を示すブロック図である。
【図２】  本発明を適用した入力装置の構成を示すブロック図である。
【符号の説明】
１１  制御ボタンスイッチ、１２  タイマ、１３  比較器、１４  コントローラ、１５，１６  シフトレジスタ、１７  切換スイッチ
【図１】
0003789604.tif 000003
【図２】
0003789604.tif 000004