(57)【特許請求の範囲】
【請求項１】
チップ上に形成されて、設定値以上の電流通過時に熔断される第１ヒューズと、
前記チップ上に第１ヒューズと同一に形成された第２ヒューズと、
ヒューズ熔断信号に応答して前記第１ヒューズに熔断電流ループを提供するヒューズ熔断手段と、
前記第１ヒューズと第２ヒューズとの抵抗値を比較してヒューズオプション信号を生じるオプション信号発生手段とを備え、
前記オプション信号発生手段は、
イネーブル信号に応答して前記第１ヒューズの一端に電源電圧を連結するための第１スイッチング手段と、
前記イネーブル信号に応答して前記第２ヒューズの一端に前記電源電圧を連結するための第２スイッチング手段と、
前記第２ヒューズの他端に印加された第２ノード電圧に応答して前記第１ヒューズの他端に接地電圧を連結するための第３スイッチング手段と前記第１ヒューズの他端に印加された第１ノード電圧に応答して前記第２ヒューズの他端に接地電圧を連結するための第４スイッチング手段とを備え、
前記ヒューズオプション信号は、前記第２ヒューズの他端から出力されることを特徴とする集積回路のヒューズオプション回路。
【請求項２】
前記ヒューズ熔断手段は、
前記第１ヒューズの他端と接地との間に連結されて、前記ヒューズ熔断信号に応答してスイッチングされる第５スイッチング手段で構成されることを特徴とする請求項１に記載の集積回路のヒューズオプション回路。
【請求項３】
前記ヒューズオプション回路は、
前記第２ヒューズの他端に連結されて、前記オプション信号発生手段の第２ノード電圧をヒューズオプション信号として出力するための出力手段をさらに備えることを特徴とする請求項１に記載の集積回路のヒューズオプション回路。
【請求項４】
前記出力手段は、ＣＭＯＳインバータ、２個のＣＭＯＳインバータで構成されたラッチ回路、差動増幅器、ラッチ型増幅器及びセンス増幅器の中のいずれか一つで構成したことを特徴とする請求項３に記載の集積回路のヒューズオプション回路。
【請求項５】
チップ上に形成されて、設定値以上の電流通過時に熔断される第１ヒューズと、
前記チップ上に第１ヒューズと同一に形成された第２ヒューズと、
ヒューズ熔断信号に応答して前記第１ヒューズに熔断電流ループを提供するヒューズ熔断手段と、
前記第１ヒューズと第２ヒューズとの抵抗値を比較してヒューズオプション信号を生じるオプション信号発生手段とを備え、
前記オプション信号発生手段は、
一端が電源電圧に連結された前記第１ヒューズの他端と共通接点との間に連結されて、
前記第１ヒューズと第２ヒューズとの各一端が共同電源電圧に連結された前記第２ヒューズの他端に印加された第２ノード電圧に応答してスイッチングされる第１スイッチング手段と、
前記第２ヒューズの他端と前記共通接点との間に連結されて、前記第１ヒューズの他端に印加された第２ノード電圧に応答してスイッチングされる第２スイッチング手段と、
前記第１及び第２スイッチング手段の共通接点に接地電圧を連結するための第３スイッチング手段とを備え、
前記ヒューズオプション信号は、前記第１ヒューズの他端から出力されることを特徴とする集積回路のヒューズオプション回路。
【請求項６】
前記ヒューズ熔断手段は、
前記第１ヒューズの他端と接地との間に連結されて、前記ヒューズ熔断信号に応答してスイッチングされる第４スイッチング手段で構成されることを特徴とする請求項５に記載の集積回路のヒューズオプション回路。
【請求項７】
前記ヒューズオプション回路は、
前記第１ヒューズの他端に連結されて、前記オプション信号発生手段の第１ノード電圧をヒューズオプション信号として出力するための出力手段をさらに備えることを特徴とする請求項５に記載の集積回路のヒューズオプション回路。
【請求項８】
前記出力手段は、ＣＭＯＳインバータ、２個のＣＭＯＳインバータで構成されたラッチ回路、差動増幅器、ラッチ型増幅器及びセンス増幅器の中のいずれか一つで構成されることを特徴とする請求項７に記載の集積回路のヒューズオプション回路。
【請求項９】
前記ヒューズオプション信号発生回路は、差動増幅器またはラッチ型増幅器であることを特徴とする請求項４に記載の集積回路のヒューズオプション回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路のヒューズオプション回路及び方法に係り、特に集積回路のチップ上に形成された熔断処理されたヒューズとそのまま保存されたヒューズとの抵抗値を比較することによりヒューズの熔断可否を正確に検出してヒューズオプション信号をより信頼性のあるように生じることができるヒューズオプション回路及び方法に関する。
【０００２】
【従来の技術】
半導体集積回路製品は、その装置、製品あるいはシステム処理のモード変更のためにオプション処理方式を用いる。既存のオプション処理方式は、ボンディングオプション、メタルオプション、またはヒューズオプションなどがある。特にヒューズオプションは半導体装置の製造過程で生じた非正常のメモリセルを正常のメモリセルに置き換える修繕方式で広く用いられている。ヒューズオプションは、レーザー熔断方式と電気熔断方式とがある。レーザー熔断方式は図１（ａ）で示したようにヒューズを熔断するためにヒューズにレーザービームを照射する方式であり、電気熔断方式は図１（ｂ）で示したようにヒューズを熔断するために過度な電流を流す方式である。
【０００３】
電気熔断方式は、モード転換や修繕(ｒｅｐａｉｒ)時、別途の装備が要らずにアルゴリズムが簡単である。また、この方式はテストと同時にモードを転換したりメモリセルを修繕できて、パッケージレベルでも使用が可能であるという長所がある。しかし、電気熔断方式はレーザー熔断方式のように精密でない。したがって、電気熔断方式の場合失敗する可能性が大きく、切断後再び連結される場合があるという問題点があり電気熔断ヒューズオプション回路はレーザーヒューズオプション回路に比べて信頼性が落ちる。
【０００４】
図２には電気熔断方式を利用した従来のヒューズオプション回路が示されている。ヒューズオプション回路は、熔断回路１０、ヒューズ１２、ヒューズオプション信号出力回路１４を含む。ヒューズオプション回路はイネーブル信号ＶＣＣＨ印加時に一定時間ヒューズ１２に熔断電流を流してヒューズ１２を電気的に熔断させる。したがって、ヒューズオプション信号出力回路１４ではヒューズ熔断によりノードＮの電位がハイ状態からロー状態に遷移されてこのロー状態がラッチされてハイ状態のヒューズオプション信号ＯＵＴが出力されるようになる。
【０００５】
既存のヒューズオプション回路ではヒューズが正常的に熔断されない場合、すなわち図１（ｂ）に示したように完全に熔断されない場合には、ヒューズの抵抗でエラーが生じる。そしてエラーが生じない場合にも図１（ｂ）のように完全に切断されないヒューズを通して電流が流れるようになるので既存のヒューズオプション回路には過多な電力を消耗するようになる問題がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、このような従来技術の問題点を解決するために熔断処理されたヒューズと基準ヒューズとの抵抗値を比較して正確なヒューズオプション信号を生じることにより信頼性のある集積回路のヒューズオプション回路及び方法を提供することにある。
本発明の他の目的は、完全に熔断されないヒューズにより生じる電力消耗を減少させることができる集積回路のヒューズオプション回路及び方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記のような目的を達成するための本発明による回路は、チップ上に形成されて、設定値以上の電流通過時に熔断される第１ヒューズと、チップ上に第１ヒューズと同一にチップ上に形成された第２ヒューズと、ヒューズ熔断信号に応答して前記第１ヒューズに熔断電流ループを提供するヒューズ熔断手段と、第１ヒューズと第２ヒューズとの抵抗値を比較してヒューズオプション信号を生じるヒューズオプション信号発生手段とを備えることを特徴とする。ここで、オプション信号発生手段はＣＭＯＳインバータ、ＣＭＯＳインバータで構成したラッチ回路、差動増幅器、ラッチ型増幅器またはセンス増幅器中の一つで構成することが望ましい。
【０００８】
本発明のヒューズオプション方法は、チップ上に第１及び第２ヒューズを用意する段階と、第１ヒューズに熔断電流を供給して第１ヒューズを熔断させる段階と、第１ヒューズと第２ヒューズとの抵抗値を比較する段階と、抵抗値比較結果に応答してヒューズオプション信号を生じる段階とを備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の一実施形態を通して本発明をより詳細に説明する。
図３は、本発明によるヒューズオプション回路の第１実施形態の構成を示す。
第１実施形態の回路は第１ヒューズＦ１、第２ヒューズＦ２、ヒューズ熔断手段２０、オプション信号発生手段３０、出力手段４０とを含む。
前記第１及び第２ヒューズＦ１、Ｆ２はポリシリコンまたは金属で構成し、ポリシリコンは、ビットライン、ストレージ、ゲート、プレートまたはメタル形成時用いられる。
【００１０】
第１ヒューズＦ１は、ヒューズ熔断手段２０により電気的に熔断される。第２ヒューズＦ２は第１ヒューズＦ１の熔断以前の初期状態と同一な抵抗値を維持する基準ヒューズである。ヒューズ熔断手段２０は第１ヒューズＦ１の一端にドレーンが連結されてソースが接地されてゲートにヒューズ熔断信号ＰＣＵＴが印加される第５スイッチング手段であるＭＯＳトランジスタＮＭ５で構成する。
オプション信号発生手段３０は、１〜４個のスイッチング手段、すなわちＭＯＳトランジスタＮＭ１〜ＮＭ４を含む。第１スイッチング手段であるＭＯＳトランジスタＮＭ１はゲートにイネーブル信号ＰＥＦＥが印加され、第１ヒューズＦ１の他端にソースが連結され、ドレーンが電源電圧ＶＣＣに連結される。第２スイッチング手段であるＭＯＳトランジスタＮＭ２はゲートにイネーブル信号ＰＥＦＥが印加され、第２ヒューズＦ２の他端にソースが連結され、ドレーンが電源電圧ＶＣＣに連結される。第３スイッチング手段であるＭＯＳトランジスタＮＭ３はゲートが第２ノードＮ２に連結され、第１ヒューズＦ１の一端にドレーンが連結され、ソースが接地電圧に連結される。第４スイッチング手段であるＭＯＳトランジスタＮＭ４はゲートが第１ノードＮ１に連結され、第２ヒューズＦ２の一端にドレーンが連結され、ソースが接地電圧に連結される。出力手段４０は第２ノードＮ２の信号を反転してヒューズオプション信号ＰＯＵＴとして出力するためのインバータＩＮＶ１で構成する。
【００１１】
ここで、ＭＯＳトランジスタＮＭ５の電流駆動能力は、ＭＯＳトランジスタＮＭ３、ＮＭ４の電流駆動能力に比べて第１ヒューズＦ１に十分な熔断電流を供給できる程度に大きい。
したがって、イネーブル信号ＰＥＦＥがアクティブ状態であるハイ区間ではオプション信号発生手段３０がイネーブルされる。このようなオプション信号発生手段３０がイネーブルされた状態でありヒューズ熔断信号ＰＣＵＴがハイ状態になれば、ＭＯＳトランジスタＮＭ５がターンオンされてヒューズＦ１を通して熔断電流が流れるようになる。これによりヒューズＦ１が熔断される。
【００１２】
ヒューズＦ１が熔断された状態であり、イネーブル信号ＰＥＦＥがアクティブ状態であるハイ区間では、第２ノードＮ２には第２ヒューズＦ２を通して電源電圧ＶＣＣが印加されてハイ状態になりこれによりＭＯＳトランジスタＮＭ３はターンオンされる。第２ノードＮ２から入力されたハイレベルゲートに応答して第１ノードＮ１は接地電圧まで低くなる。したがって、第１ノードＮ１はロー状態、第２ノードＮ２はハイ状態にラッチされるようになる。それゆえ、インバータＩＮＶ１を通してロー信号がヒューズオプション信号ＰＯＵＴとして出力されるようになる。
【００１３】
たとえ、第１ヒューズＦ１が明確に熔断されなかったとしても、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値に比べて熔断処理過程により初期状態に比べて著しく増えた状態であるので初期の高い抵抗値をそのまま維持している第２ヒューズＦ２を通して第２ノードＮ２にさらに多い電流が提供されるので第２ノードＮ２は第１ノードＮ１に比べてより速く高い電位に上がるようになる。それゆえ、ＭＯＳトランジスタＮＭ３がＭＯＳトランジスタＮＭ４より先にターンオンされるようになりこれにより第２ノードＮ２はハイレベルにラッチされるようになることである。
【００１４】
すなわち、本発明の第１実施形態では二つのヒューズＦ１、Ｆ２の抵抗値の差によりヒューズオプション信号ＰＯＵＴが正確に生じるようになる。
図４は、本発明によるヒューズオプション回路の第２実施形態の構成を示す。第２実施形態は第１ヒューズＦ１、第２ヒューズＦ２、ヒューズ熔断手段２０、オプション信号発生手段６０、出力手段４０を含む。したがって、第１実施形態と比較するとオプション信号発生手段６０と出力手段４０との構成は異なり残りの構成は同一である。
【００１５】
第２実施形態のオプション信号発生手段６０は、３個のＮＭＯＳトランジスタＮＭ３、ＮＭ４、ＮＭ１６、インバータＩＮＶ６を含む。ＭＯＳトランジスタＮＭ３、ＮＭ４は第１実施形態と同様にラッチ形態で相互連結されて２個のトランジスタＮＭ３、ＮＭ４の共通ソースと接地電圧との間にＭＯＳトランジスタＮＭ１６が連結される。ＭＯＳトランジスタＮＭ１６のゲートにはインバータＩＮＶ６を通してイネーブル信号ＶＣＣＨが印加される。そして、第１及び第２ヒューズＦ１、Ｆ２の一端は電源電圧ＶＣＣに共通連結される。出力手段４０はラッチ構成で連結された二つのインバータＩＮＶ１、ＩＮＶ２を含む。
したがって、ヒューズ熔断信号ＰＣＵＴのハイ信号に応答して第１ヒューズＦ１に熔断電流が提供されてヒューズＦ１が熔断される。
【００１６】
ヒューズＦ１が熔断された場合に、イネーブル信号ＶＣＣＨのロー状態でオプション信号発生手段６０がイネーブルされ第１ノードＮ１のロー状態が出力手段４０にラッチされてヒューズオプション信号ＰＯＵＴはハイ状態で出力される。
図５は、本発明によるヒューズオプション回路の第３実施形態の構成を示す。第３実施形態は第１実施形態に比べて出力手段をラッチで構成した点が異なり、残りの部分は同一構成であるので同一部分は同一符号で処理して具体的な説明を省略する。第３実施形態の出力手段４０はインバータＩＮＶ１の出力端に入力端が連結され、インバータＩＮＶ１の入力端に出力端が連結されたインバータＩＮＶ２をさらに含む。
【００１７】
図６は、本発明によるヒューズオプション回路の第４実施形態の構成を示す。第４実施形態は第１実施形態に比べて出力手段４０を差動増幅器４２で構成した点が、異なり残りの部分は同一構成であるので同一部分は同一符号で処理して具体的な説明を省略する。差動増幅器４２は２個のＰＭＯＳトランジスタＰＭ１、ＰＭ２と３個のＮＭＯＳトランジスタＮＭ６、ＮＭ７、ＮＭ８とで構成する。ＭＯＳトランジスタＮＭ６のゲートには第１ノードＮ１が連結されて、ＭＯＳトランジスタＮＭ７のゲートには第２ノードＮ２が連結される。ＭＯＳトランジスタＮＭ８のゲートにはイネーブル信号ＰＥＦＥが連結される。したがって、差動増幅器４２では第１ノードＮ１と第２ノードＮ２の電位差により反転出力端子Ｎ３がロー状態になる。したがって、インバータＩＮＶ３とラッチＩＮＶ４、ＩＮＶ５とを経たヒューズオプション信号ＰＯＵＴはロー信号として出力される。
【００１８】
図７と図８は、本発明によるヒューズオプション回路の第５及び第６実施形態の構成を各々示す。第５実施形態及び第６実施形態ではオプション信号発生手段５０が増幅器である。
第５実施形態は、第１ヒューズＦ１、第２ヒューズＦ２、ヒューズ熔断手段２０及びオプション信号発生手段５０を含む。オプション信号発生手段５０は第１入力手段５２、第２入力手段５４、差動増幅器５６を含む。第１入力手段５２であるＭＯＳトランジスタＮＭ９は第１ノードＮ１にゲート及びドレーンが連結されてソースが接地される。第２入力手段５４であるＭＯＳトランジスタＮＭ１０は第２ノードＮ２にゲート及びドレーンが連結されてソースが接地される。差動増幅器５６は２個のＰＭＯＳトランジスタＰＭ３、ＰＭ４と３個のＮＭＯＳトランジスタＮＭ１１〜ＮＭ１３とを含む。ＭＯＳトランジスタＮＭ１１のゲートには第１ノードＮ１が連結され、ＭＯＳトランジスタＮＭ１２のゲートには第２ノードＮ２が連結される。ＭＯＳトランジスタＮＭ１３のゲートにはイネーブル信号ＰＥＦＥが連結される。
【００１９】
したがって、差動増幅器５６は、第１ノードと第２ノードとの電位差を増幅して反転出力端子にロー状態のヒューズオプション信号ＰＯＵＴを出力する。
図８の第６実施形態は、第５実施形態と比較して差動増幅器５８をラッチ型増幅器で構成した点が異なり、残りの部分は同一であるので同一部分は同一符号で処理して具体的な説明は省略する。
ラッチ型増幅器５８は、２個のＰＭＯＳトランジスタＰＭ３、ＰＭ４と５個のＮＭＯＳトランジスタＮＭ３、ＮＭ１１〜ＮＭ１４とを含む。ＭＯＳトランジスタＰＭ３、ＮＭ１３とＭＯＳトランジスタＰＭ４、ＮＭ１４はＣＭＯＳトランジスタ構成で連結され、二つのインバータ構成はラッチ形態で相互連結される。したがって、ラッチされた出力は、ヒューズＦ１、Ｆ２からの差分入力を基準にして提供される。
【００２０】
図９は、本発明によるヒューズオプション回路の第７実施形態の構成を示して、図１０は本発明によるヒューズオプション回路の第８実施形態の構成を示す。
第７実施形態は、第１ヒューズＦ１、第２ヒューズＦ２、ヒューズ熔断手段２０、オプション信号発生手段６０、出力手段７０を含む。オプション信号発生手段６０は３個のＮＭＯＳトランジスタＮＭ３、ＮＭ４、ＮＭ１６と、インバータＩＮＶ６とを含む。ＭＯＳトランジスタＮＭ３、ＮＭ４は第１実施形態と同様にラッチ形態で相互連結されて２個のトランジスタＮＭ３、ＮＭ４の共通ソースと接地電圧との間にＭＯＳトランジスタＮＭ１６が連結される。ＭＯＳトランジスタＮＭ１６のゲートにはインバータＩＮＶ６を通してイネーブル信号ＶＣＣＨが印加される。
【００２１】
出力手段７０は、ラッチ構成で連結された二つのインバータＩＮＶ１、ＩＮＶ２とＰＭＯＳトランジスタＰＭ５とを含む。ラッチ構成の入力端は第１ノードＮ１に連結されて、ＭＯＳトランジスタＰＭ５のゲートにはイネーブル信号ＶＣＣＨが印加されて、ドレーンは第１ノードＮ１に連結される。
したがって、ヒューズ熔断信号ＰＣＵＴのハイ信号に応答して第１ヒューズＦ１に熔断電流が提供されてヒューズＦ１が熔断される。
ヒューズＦ１が熔断された場合にイネーブル信号ＶＣＣＨのロー状態でオプション信号発生手段６０と出力手段７０とがイネーブルされ第１ノードＮ１にロー状態がラッチされてヒューズオプション信号ＰＯＵＴはハイ状態で出力される。
【００２２】
図１０の第８実施形態は、図９の第７実施形態に比べてオプション信号発生手段８０がイネーブル信号ＶＣＣＨによりターンオンされるＰＭＯＳトランジスタＰＭ６をさらに備えた点が異なり、残りの部分は同一な構成であるので同一な符号で処理してその具体的な説明は省略する。
ＭＯＳトランジスタＰＭ６は、電源電圧ＶＣＣと第１及び第２ヒューズＦ１、Ｆ２との共通接点の間にソース及びドレーンが連結されてゲートにイネーブル信号ＶＣＣＨが印加される。
第７及び第８実施形態は、イネーブル信号ＶＣＣＨによりイネーブルされた場合にのみ動作して待機状態では電力消耗がない。
【００２３】
【発明の効果】
以上、説明したように本発明では集積回路チップ上に熔断処理用ヒューズと基準用ヒューズとを一対で備えて熔断処理されたヒューズと基準ヒューズとの抵抗値を比較してその結果をヒューズオプション信号として生じる。したがって、熔断処理されたヒューズが不十分に切断されたり再び連結されてもヒューズを通して流れる電流が弱いために電力消耗を減らすことができる。
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野に熟練した当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図面の簡単な説明】
【図１】  従来の電気ヒューズの熔断状態を示した図面である。
【図２】  従来のヒューズオプション回路の構成を示した図面である。
【図３】  本発明によるヒューズオプション回路の第１実施形態の構成を示した図面である。
【図４】  本発明によるヒューズオプション回路の第２実施形態の構成を示した図面である。
【図５】  本発明によるヒューズオプション回路の第３実施形態の構成を示した図面である。
【図６】  本発明によるヒューズオプション回路の第４実施形態の構成を示した図面である。
【図７】  本発明によるヒューズオプション回路の第５実施形態の構成を示した図面である。
【図８】  本発明によるヒューズオプション回路の第６実施形態の構成を示した図面である。
【図９】  本発明によるヒューズオプション回路の第７実施形態の構成を示した図面である。
【図１０】  本発明によるヒューズオプション回路の第８実施形態の構成を示した図面である。
【符号の説明】
２０：ヒューズ熔断手段
３０、５０、６０、８０：オプション信号発生手段
４０、７０：出力手段
４２、５６：差動増幅器
５２、５４：入力手段
５８：ラッチ型増幅器
Ｆ１：第１ヒューズ
Ｆ２：第２ヒューズ
Ｎ１：第１ノード
Ｎ２：第２ノード
ＮＭ１〜ＮＭ１６：ＮＭＯＳトランジスタ
ＰＭ１〜ＰＭ６：ＰＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ６：インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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