(57)【特許請求の範囲】
【請求項１】
セラミック基板の表面全面にガラスセラミック層を形成する工程と、
前記ガラスセラミック層に粗化領域を形成する工程と、
前記ガラスセラミック基板表面全面に無電解銅めっき処理を施す工程と、
形成された無電解銅めっき層の上からフォトレジストを塗布する工程と、
フォトレジストのネガパターンを形成すべく露光・現像処理を施す工程と、
形成されたフォトレジストのネガパターンをめっきマスクとして電解銅めっき処理を施し、前記フォトレジストで覆われていない前記無電解銅めっき層上に電解銅めっき層を形成する工程と、
前記フォトレジストを除去する工程と、
前記電解銅めっき層で覆われていない部分に形成されている前記無電解銅めっき層を除去するためのソフトエッチング処理を施す工程とを含んでいる導体パターンを形成する導体パターン形成方法であって、
前記ソフトエッチング処理工程において、前記無電解銅めっき層を前記ガラスセラミック層の粗化処理部分から根刮ぎ除去することを特徴とする導体パターンの形成方法。
【請求項２】
前記無電解銅めっき層及び前記ガラスセラミック層の粗化領域の不要部分を過硫酸ソ−ダ系エッチング液を用いたソフトエッチング処理により除去することを特徴とする請求項１記載の導体パタ−ンの形成方法。
【請求項３】
セラミック基板上にガラスセラミック層が形成され、
該ガラスセラミック層の表面側には粗化領域が形成され、
該粗化領域を介して、無電解銅めっき層と電解銅めっき層からなる導体パターンが形成され、
前記導体パターン間のスペース部分における前記粗化領域が除去されていることを特徴とする電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は導体パタ−ンの形成方法及び電子部品に関し、より詳細にはセラミック基板上にセミアディティブ法により、微細な導体パタ−ンを形成する導体パタ−ンの形成方法、及びセラミック基板上に微細な導体パタ−ンが形成された電子部品に関する。
【０００２】
【従来の技術】
今日、ＬＳＩチップ等のチップ部品は、該チップ部品を外部環境から保護し、かつ配線基板への実装を容易にする等の目的のため、種々の材料を用いて構成されたパッケージに収納される。
【０００３】
このパッケージには、ＬＳＩチップ上に形成されたパッドと配線基板に形成された端子とを接続するために多数の配線が形成されている。近年、ＬＳＩの高集積化に伴い、パッケージにおいて必要とされる外部接続端子の数も急激に増加してきており、それに伴い５００個以上の外部接続端子が形成されたパッケージも現われてきている。
【０００４】
また、電子機器は小型化の傾向にあり、配線基板も小型のものが求められているため、配線基板に形成する配線の高密度化も進んできており、これに対処するため配線の幅は次第に狭くなってきている。また、セラミック製の配線基板は耐熱性、耐久性、信頼性等に優れるという特徴を有しており、セラミック配線基板、特に比較的安価なアルミナ製のセラミック配線基板は現在盛んに使用されている。
【０００５】
図３はセラミック配線基板を製造する際、セラミック基板上にセミアディティブ法により、微細な銅の導体パタ−ンを形成する場合の概略工程を示したフロ−チャ−トである。
セラミック基板への無電解銅めっきの付着力をアンカ−効果により高めるために、まず、第１工程では、セラミック基板表面にフッ化水素アンモニウムを用いた粗化処理を施す。次にセラミック基板表面の全面に無電解銅めっき処理を施し、さらにこの処理により形成された無電解銅めっき層の上からフォトレジストを塗布し、次いでフォトレジストのネガパタ−ンを形成すべく露光・現像処理を施す。次に露光・現像処理により形成されたフォトレジストのネガパタ−ンをめっきマスクとして電解銅めっき処理を施し、フォトレジストで覆われていない前記無電解銅めっき層上に電解銅めっき層を形成する。次いで前記フォトレジストを除去した後、前記電解銅めっき層で覆われていない部分に形成されている前記無電解銅めっき層を除去するために過硫酸ソ−ダ系エッチング液を用いたソフトエッチング処理を施す。以上の工程によりセミアディティブ法による微細な導体パタ−ンがセラミック基板上に形成される。
【０００６】
上記工程によりセラミック基板上に銅の導体パタ−ンが形成された状態を図４に示す。セラミック基板１１の表面には粗化領域１１ａが形成され、この粗化領域１１ａを介して、無電解銅めっき層１３ａと電解銅めっき層１３ｂとからなる導体パタ−ン１３が形成されている。
【０００７】
【発明が解決しようとする課題】
上記したセミアディティブ法により、セラミック基板１１上に微細な導体パタ−ン１３を形成する場合、セラミック基板１１への無電解銅めっきの付着力をアンカ−効果により高めるために、セラミック基板１１表面には粗化処理を施して粗化領域１１ａを形成しており、この粗化領域１１ａには無電解銅めっき処理の際、無電解銅めっきが入り込んでおり、後の無電解銅めっき除去のためのソフトエッチング処理によっても前記無電解銅めっきを導体パタ−ン１３の形成部分以外において完全に除去するといったことはかなり困難であった。このため、特に導体パタ−ン１３が微細化され、ライン／スペ−スが小さくなるほど、導体パタ−ン１３のライン間に絶縁不良が発生し易くなってきている。
【０００８】
また、セラミック基板１１の表面には図５に示したように、欠陥（窪み）１１ｂが存在していることがあり、この欠陥１１ｂに導体パタ−ン１３がかかると図５に示したようにフォトレジスト１４の型崩れを介して導体パタ−ン１３の一部に欠陥１３ｄが形成されてしまうことがあり、パタ−ンの欠けや断線等を引き起こし、不良品発生の一因になっていた。
【０００９】
本発明は上記課題に鑑みなされたものであって、セラミック基板上に形成される導体パタ−ンのライン／スペ−スが小さくなってもライン間に絶縁不良を生じることがなく、またセラミック基板の表面に欠陥（窪み）が存在していたとしても、導体パタ−ンに欠陥を生じさせない導体パタ−ンの形成方法、及び導体パタ−ンのライン間に絶縁不良がなく導体パタ−ンに欠陥が生じていない電子部品を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る導体パタ−ンの形成方法（１）は、セラミック基板の表面全面にガラスセラミック層を形成する工程と、前記ガラスセラミック層に粗化領域を形成する工程と、前記ガラスセラミック基板表面全面に無電解銅めっき処理を施す工程と、形成された無電解銅めっき層の上からフォトレジストを塗布する工程と、フォトレジストのネガパターンを形成すべく露光・現像処理を施す工程と、形成されたフォトレジストのネガパターンをめっきマスクとして電解銅めっき処理を施し、前記フォトレジストで覆われていない前記無電解銅めっき層上に電解銅めっき層を形成する工程と、前記フォトレジストを除去する工程と、 前記電解銅めっき層で覆われていない部分に形成されている前記無電解銅めっき層を除去するためのソフトエッチング処理を施す工程とを含んでいる導体パターンを形成する導体パターン形成方法であって、前記ソフトエッチング処理工程において、前記無電解銅めっき層を前記ガラスセラミック層の粗化処理部分から根刮ぎ除去することを特徴としている（１）。
【００１１】
上記導体パタ−ンの形成方法（１）によれば、前記ガラスセラミック層を形成するための工程、前記導体パターンを形成するための工程及び前記無電解銅めっき層を前記ガラスセラミック層の粗化処理部分から根刮ぎ除去するための工程を含んでいるので、ガラスセラミック層の粗化処理部分に無電解めっき成分が入り込んでいたとしても、この無電解めっき成分は後のソフトエッチング処理工程において、前記ガラスセラミック層の粗化処理部分から根刮ぎ除去されることとなる。従って、粗化処理部分に無電解めっき成分が残り、前記導体パタ−ンのライン間に絶縁不良が生じるといったことは発生しなくなり、また、前記セラミック基板の表面にたとえ欠陥（窪み）が存在していたとしても、この欠陥は前記ガラスセラミック層により埋め込まれ、該ガラスセラミック層表面の平坦性は容易に確保されるため、前記セラミック基板の表面に存在する欠陥（窪み）が前記導体パタ−ンの形状に反映されることがなくなり、前記導体パタ−ンに前記セラミック基板の表面に存在する欠陥に起因した欠陥が生じることを阻止することができる。
【００１２】
また、本発明に係る導体パタ−ンの形成方法（２）は、上記導体パタ−ンの形成方法（１）において、無電解めっき層及び前記ガラスセラミック層の粗化領域の不要部分を過硫酸ソ−ダ系エッチング液を用いたソフトエッチング処理により除去することを特徴としている。
上記導体パタ−ンの形成方法（２）によれば、前記無電解めっき層及び前記ガラスセラミック層の粗化領域の不要部分を過硫酸ソ−ダ系エッチング液を用いてエッチング・除去するので、前記無電解めっき層及び前記ガラスセラミック層の粗化領域の不要部分を確実に短時間で除去することができ、導体パタ−ン形成の製造プロセスを簡略化することができる。
【００１３】
また、本発明に係る電子部品（１）は、セラミック基板上にガラスセラミック層が形成され、該ガラスセラミック層の表面側には粗化領域が形成され、該粗化領域を介して、無電解銅めっき層と電解銅めっき層からなる導体パターンが形成され、前記導体パターン間のスペース部分における前記粗化領域が除去されていることを特徴としている。
上記電子部品（１）によれば、ガラスセラミック層にめっきの付きをよくするための粗化処理が施され、この粗化処理部分に前記導体パタ−ンを構成する無電解めっき成分が入り込んでいたとしても、この無電解めっき成分は後の無電解めっきの不要部分を除去するためのソフトエッチング処理工程において、前記ガラスセラミック層の粗化処理部分から根刮ぎ除去されることとなる。従って、該粗化処理部分に無電解銅めっき成分が残り、前記導体パタ−ンのライン間に絶縁不良が発生するといった事態は生ぜず、また、前記セラミック基板の表面にたとえ欠陥（窪み）が存在していたとしても、この欠陥は前記ガラスセラミック層により埋め込まれ、該ガラスセラミック層表面の平坦性は容易に確保されるため、前記セラミック基板の表面に存在する欠陥（窪み）が前記導体パタ−ンに反映されることがなくなり、前記導体パタ−ンに前記セラミック基板の表面に存在する欠陥に起因した欠陥が生じることを阻止することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係る導体パタ−ンの形成方法及び電子部品の実施の形態を図面に基づいて説明する。
図１は実施の形態に係る電子部品の要部を示す断面図であり、図中１は積層タイプのセラミック基板を示しており、このセラミック基板１の各層１ａ、１ｂ、…には導体パタ−ン２やビアホ−ル３等が形成されている。このセラミック基板１の構成材料は特に限定されるものではなく、セラミック基板１の構成材料としては、例えばアルミナ等の酸化物系セラミック、窒化アルミニウム等の非酸化物系セラミック、ガラスセラミック等を挙げることができる。また導体パタ−ン２の構成材料も特に限定されるものではないが、セラミック基板１と同時焼成により形成する場合にはセラミック基板１の焼成温度を考慮して決定する必要があり、セラミック基板１の構成材料が例えばアルミナ等の酸化物系セラミックである場合には、タングステン、モリブデン等の金属材料を挙げることができ、セラミック基板１の構成材料が例えば窒化アルミニウム等の非酸化物系セラミックで高温焼成を必要とするものの場合には、タングステン、モリブデン等の金属材料を挙げることができ、またセラミック基板１の構成材料がガラスセラミック等の比較的低温焼成可能な材料からなる場合には、銀、銅、金、白金等の金属材料を挙げることができる。
【００１６】
セラミック基板１上にはガラスセラミック層４が形成されており、このガラスセラミック層４の表面側にはフッ化水素アンモニウムを用いた粗化処理が施されて形成された粗化領域４ａが存在している。この、ガラスセラミック層４に形成された粗化領域４ａを介して、無電解めっき層５ａと電解めっき層５ｂとの２層構造からなる導体パタ−ン５が形成されている。
【００１７】
このガラスセラミック層４の構成材料としては、ＳｉＯ2 、ＣａＯ、ＭｇＯ、Ｂ2 Ｏ3 、Ａｌ2 Ｏ3 、ＰｂＯ、Ｋ2 Ｏ系のガラスセラミック等を挙げることができるが、製造プロセスの簡略化の観点からは、後の導体パタ−ン５形成部分以外の無電解めっき層５ａの除去工程であるソフトエッチング処理工程における溶解除去が容易で、かつ低温焼成可能な材料であることが望ましい。ソフトエッチング処理工程における溶解除去が容易で、かつ低温焼成可能なガラスセラミック材料としては、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＣａＯ、ＰｂＯ、Ｂ2 Ｏ3 系のガラスセラミック等を挙げることができる。
【００１８】
ガラスセラミック層４の表面側には、上記したように、無電解めっき層５ａと電解めっき層５ｂとの２層構造からなる導体パタ−ン５が形成されており、導体パタ−ン５間のスペ−ス部分のガラスセラミック層４表面の粗化領域はソフトエッチング処理工程により根刮ぎ除去されており、導体パタ−ン５間のスペ−ス部分のガラスセラミック層４表面の粗化領域に無電解めっき層５ａが残存する余地はないように構成されている。
【００１９】
図２は、電子部品としてのセラミック配線基板を製造する際、セラミック基板上にセミアディティブ法により、微細な導体パタ−ンを形成する場合の、実施の形態に係る概略工程を示すフロ−チャ−トである。
まず、第１工程では、導体パタ−ン２やビアホ−ル３が形成されて焼成されたセラミック基板１の表面全面に、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＣａＯ、ＰｂＯ、Ｂ2 Ｏ3 系のガラスセラミックからなるガラスセラミック層４を形成するための感光性の絶縁性ガラスペ−ストを塗布する。７０〜９０℃の温度範囲で２０分程度乾燥させた後、ビアホ−ル４ｂ形成のための露光・現像処理を施し、その後、大気雰囲気下、８００〜９００℃の温度範囲で１０分程度焼成する。
【００２０】
次に、ガラスセラミック層４に対する無電解めっき層５ａの付着力をアンカ−効果により高めるために、ガラスセラミック層４の表面にフッ化水素アンモニウムによる粗化処理を２０〜３０℃の温度範囲で施し、粗化領域４ａを形成する。次に、ガラスセラミック層４表面の全面に無電解めっき処理を施し、さらにこの無電解めっき層５ａの上からフォトレジストを塗布し、次いでフォトレジストのネガパタ−ンを形成すべく露光・現像処理を施す。次に前記露光・現像処理により形成されたフォトレジストのネガパタ−ンをめっきマスクとして電解めっき処理を施し、フォトレジストで覆われていない無電解めっき層５ａ上に電解めっき層５ｂを形成する。
【００２１】
次いでＮａＯＨ液を用いて前記フォトレジストを溶解・除去した後、電解めっき層５ｂで覆われていない部分に形成されている無電解めっき層５ａを除去するために過硫酸ソ−ダ系エッチング液を用いて、２０〜３０℃の温度範囲で１０分程度、の条件下でソフトエッチング処理を施す。以上の工程により、図１に示したセミアディティブ法による微細な導体パタ−ン５がガラスセラミック層４上に形成された電子部品としてのセラミック配線基板が製造される。
【００２２】
上記電子部品によれば、セラミック基板１と導体パタ−ン５との間にガラスセラミック層４が介装され、このガラスセラミック層４にめっきの付きをよくするための粗化処理が施され、粗化領域４ａが形成されている。この粗化領域４ａ部分は後のソフトエッチング処理工程において使用される過硫酸ソ−ダ系エッチング液に容易に溶解し、除去されるため、粗化領域４ａ部分に導体パタ−ン５を構成する無電解めっき成分が入り込んでいたとしても、この無電解めっき成分は後の無電解めっき層５ａの不要部分を除去するための前記ソフトエッチング処理工程において、ガラスセラミック層４の粗化領域４ａ部分から根刮ぎ除去されることとなる。従って、粗化領域４ａに無電解銅めっき成分が残り、導体パタ−ン５のライン間に絶縁不良が発生するといった事態は生じない。
【００２３】
また、セラミック基板１の表面に欠陥（窪み）１ｄがたとえ存在していたとしても、この欠陥１ｄは流動性が高いガラスセラミックペ−スト層により埋め込まれ、ガラスセラミックペ−スト層表面の平坦性は容易に確保されるため、焼成・形成されたガラスセラミック層４表面の平坦性も容易に確保され、セラミック基板１の表面に存在する欠陥１ｄが導体パタ−ン５形状に反映されることがなくなり、導体パタ−ン５にセラミック基板１の表面に存在する欠陥１ｄに起因した欠陥が生じることを阻止することができる。
【００２４】
また、実施の形態に係る電子部品は、ガラスセラミック層４が、ＬＦＣであるＳｉＯ2 、Ａｌ2 Ｏ3 、ＣａＯ、ＰｂＯ、Ｂ2 Ｏ3 系のガラスセラミックからなるので、ガラスセラミック層４の焼成形成が容易であり、電子部品製造プロセスの簡略化を図ることができる。
【００２５】
【実施例及び比較例】
以下、本発明に係る導体パタ−ンの形成方法を実施して電子部品を作製し、ライン間の絶縁不良の発生状況、及び導体パタ−ン不良の発生状況を調査した。
また併せて従来の方法による比較例に係る導体パタ−ンの形成方法を実施して電子部品を作製し、同様にライン間の絶縁不良の発生状況、及び導体パタ−ン不良の発生状況を調査した。
【００２６】
＜実施例＞
(i) セラミック基板１の作製
スラリ−の構成材料：  アルミナ粉末、樹脂（アクリル樹脂）、溶剤（キシレン）、可塑剤（ジブチルフタレート（ＤＢＰ））
成形方法：  ドクタブレード法
外形：  １００ｍｍ×１００ｍｍの正方形
厚さ：  ２５０μｍ
(ii)  ガラスセラミック層４の形成
ガラスセラミック層の組成：ＳｉＯ2 、Ａｌ2 Ｏ3 、ＣａＯ、ＰｂＯ、Ｂ2 Ｏ3 系のガラスセラミック
ガラスセラミック層の焼成温度：８００〜  ９００℃
(iii)   導体パタ−ン５の形成
導体の組成：  Ｃｕ
導体パタ−ンの形状：  種々の間隔を有するライン／スペ−ス
ソフトエッチング処理液：過硫酸ソ−ダ系エッチング液
ソフトエッチング処理温度：  ２５℃
ソフトエッチング処理時間：  １分
(iv)  絶縁不良発生状況のテスト：  ライン間の絶縁抵抗値を測定
パタ−ン不良発生状況の観察：  ライン／スペ−スが５０／５０μｍのパタ−ンにおいて光学顕微鏡を用いた目視観察
断線の発生状況：  テスタ−を用いた抵抗値の測定
【００２７】
＜比較例＞
(i) セラミック基板１１の作製
スラリ−の構成材料：  アルミナ粉末、樹脂（アクリル樹脂）、溶剤（キシレン）、可塑剤（ジブチルフタレート（ＤＢＰ））
成形方法：  ドクタブレード法
外形：  １００ｍｍ×１００ｍｍの正方形
厚さ：  ２５０μｍ
(ii)    導体パタ−ン１３の形成
導体の組成：  Ｃｕ
導体パタ−ン１３の形状：  種々の間隔を有するライン／スペ−ス
ソフトエッチング処理液：  過硫酸ソ−ダ系エッチング液
ソフトエッチング処理温度：  ２５℃
ソフトエッチング処理時間：  １分
(iii)   絶縁不良発生状況のテスト：  ライン間の絶縁抵抗値を測定
パタ−ン不良発生状況の観察：  ライン／スペ−スが５０／５０μｍのパタ−ンにおいて光学顕微鏡を用いた目視観察
断線の発生状況：  テスタ−を用いた抵抗値の測定
＜評価結果＞  実施例及び比較例に係るそれぞれ１０枚及び１２枚のセラミック基板１、１１における、絶縁不良発生状況、パタ−ン不良発生状況の結果を下記の表１及び表２に示す。
【００２８】
【表１】
0003791660.tif 000002
【００２９】
【表２】
0003791660.tif 000003
上記表１に示した結果より明らかなように、実施例の場合には、ライン／スペ−スが５０／５０μｍの場合にも、絶縁抵抗値は１０10オ−ム以上と極めて高い値を確保することができ、比較例の場合における絶縁抵抗値１オ−ムに比べて、絶縁抵抗値を格段に改善することができた。
【００３０】
上記表２に示した結果より明らかなように、実施例においては、ライン／スペ−スが５０／５０μｍの場合にも導体パタ−ン５の欠け及び断線は発生しておらず、これに対し比較例の場合には導体パタ−ン１３の欠けが１２個のうち７個に生じ、また断線は１２個のうち３個に生じてしまっていた。
このように、実施例に係る電子部品では、高密度の導体パタ−ン５を形成しても、絶縁不良、及びパタ−ン不良の発生をほとんどなくすことができた。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電子部品の要部を模式的に示した断面図である。
【図２】実施の形態に係る導体パタ−ンの形成方法における工程の概略を示したフロ−チャ−トである。
【図３】従来の導体パタ−ンの形成方法における工程の概略を示したフロ−チャ−トである。
【図４】従来の電子部品の要部を模式的に示した断面図である。
【図５】導体パタ−ンに欠陥を生じる場合の態様を模式的に示した断面図である。
【符号の説明】
１  セラミック基板
４  ガラスセラミック層
４ａ  粗化領域
５  導体パタ−ン
５ａ  無電解めっき層
５ｂ  電解めっき層
【図１】
0003791660.tif 000004
【図２】
0003791660.tif 000005
【図３】
0003791660.tif 000006
【図４】
0003791660.tif 000007
【図５】
0003791660.tif 000008