(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に形成されたフィールド酸化膜と、
所定の結晶面からなる第１及び第２の面を有し、量子井戸として機能するほどに十分に薄い厚さを有するシリコン単結晶よりなるシリコン薄板と、
それぞれが該シリコン薄板の該第１及び第２の面に沿って形成された、一対のトンネル障壁と、
該シリコン薄板及び該一対のトンネル障壁を両側から挟み込むように形成された、お互いに動作可能に結合されている第１及び第２の電極と、を備え、
前記シリコン薄板の両端が、前記フィールド酸化膜によって保持されているフリースタンディング構造を有している、
量子化機能素子。
【請求項２】
前記シリコン薄板に動作可能に結合されている第３の電極をさらに備える、請求項１に記載の量子化機能素子。
【請求項３】
前記第１及び第２の電極がポリシリコン或いは単結晶シリコンでできている、請求項１または２のいずれかに記載の量子化機能素子。
【請求項４】
前記シリコン薄板の少なくとも一部には、該第１の導電型とは反対の第２の導電型を有する不純物が添加されている、請求項１から３のいずれかに記載の量子化機能素子。
【請求項５】
前記シリコン薄板の内で、前記第２の電極の直下に位置する箇所以外の少なくとも一部が、完全に酸化されている、請求項１から３のいずれかに記載の量子化機能素子。
【請求項６】
前記一対のトンネル障壁の厚さが、前記シリコン薄板の前記第１の面の側と前記第２の面の側との間で異なる、請求項１から４のいずれかに記載の量子化機能素子。
【請求項７】
前記一対のトンネル障壁が、ＳｉＯ2、ＳｉＮ、窒化酸化シリコン、ＳｉＣ、ＣａＦ2、及びＳｉＧｅからなるグループから選択された材料からなる膜である、請求項１から６のいずれかに記載の量子化機能素子。
【請求項８】
前記シリコン薄板の厚さが約０．３ｎｍ〜約１００ｎｍの範囲内に設定されている、請求項１から７のいずれかに記載の量子化機能素子。
【請求項９】
共鳴トンネルダイオードである、請求項１から８のいずれかに記載の量子化機能素子。
【請求項１０】
電極と、
該電極を介して直列に動作可能に結合されている複数の量子化機能素子と、を備え、
該量子化機能素子が請求項１から９のいずれかに記載の量子化機能素子である、量子化機能装置。
【請求項１１】
シリコン・オン・インシュレータ基板上に形成された量子化機能素子と、
該シリコン・オン・インシュレータ基板上に形成されたＭＯＳ型トランジスタと、
該量子化機能素子と該ＭＯＳ型トランジスタとを動作可能に結合する導電層と、
を備え、
該量子化機能素子が請求項１から９のいずれかに記載の量子化機能素子である、量子化機能装置。
【請求項１２】
シリコン・オン・インシュレータ基板上に形成された量子化機能素子と、
該シリコン・オン・インシュレータ基板上に形成されたＭＯＳ型トランジスタと、
該量子化機能素子と該ＭＯＳ型トランジスタとを動作可能に結合する電極と、を備え、
該量子化機能素子が請求項１から９のいずれかに記載の量子化機能素子である、量子化機能装置。
【請求項１３】
メモリ素子である、請求項１０から１２のいずれかに記載の量子化機能装置。
【請求項１４】
量子化機能素子の製造方法であって、
シリコン基板と埋め込みシリコン酸化膜層と上部シリコン層とを含むシリコン・オン・インシュレータ基板上のパッド酸化膜及び窒化膜の多層膜をパターニングした後、上部シリコン層を酸化することにより、パターンが形成されている部分の前記上部シリコン層をシリコン島にすると共に、パターンが形成されていなかった部分の前記上部シリコン層を前記埋め込みシリコン酸化膜層と結合させてフィールド酸化膜にする工程と、
量子井戸として機能するほどに十分に薄い厚さの、第１及び第２の面を有するシリコン薄板を形成する工程と、
一対のトンネル障壁を、それぞれが該シリコン薄板の該第１及び第２の面に沿うように形成する工程と、
該シリコン薄板及び該一対のトンネル障壁を両側から挟み込む、お互いに動作可能に結合されている第１及び第２の電極を形成する工程と、
を包含し、
前記シリコン薄板の形成工程は、
前記シリコン島直下の前記フィールド酸化膜の一部を除去することにより、前記シリコン薄板の両端が、前記酸化膜によって保持されているフリースタンディング構造を形成し、
次いで前記シリコン島を薄層化することによって、該シリコン島を前記シリコン薄板に加工する工程と、
を包含する、量子化機能素子の製造方法。
【請求項１５】
前記第１及び第２の電極の形成工程は、
前記シリコン・オン・インシュレータ基板表面にポリシリコン層を堆積する工程と、
該ポリシリコン層に前記上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、
該ポリシリコン層をパターニングして、該第１及び第２の電極を形成する工程と、
を含む、請求項１４に記載の量子化機能素子の製造方法。
【請求項１６】
前記第１及び第２の電極の形成工程が、
該シリコン薄板の直下近傍で前記シリコン基板の一部を露出させて露出部とする工程と、
該露出部をシードとしてラテラルエピタキシャル結晶成長を生じさせて、単結晶シリコン膜を形成する工程と、
該単結晶シリコン膜に前記上部シリコン層と同じ導電型を有する不純物を添加する工程と、
該単結晶シリコン膜をパターニングして、該第１及び第２の電極を形成する工程と、
を含む、請求項１４に記載の量子化機能素子の製造方法。
【請求項１７】
前記一対のトンネル障壁の形成工程は、
前記シリコン薄板の前記第２の面よりも前記シリコン・オン・インシュレータ基板に近い該シリコン薄板の前記第１の面に、第１のトンネル障壁を形成する工程と、
該シリコン薄板の該第１の面とは反対側の該シリコン薄板の該第２の面に第２のトンネル障壁を形成する工程と、
を含み、
前記第１及び第２の電極の形成工程が、
該シリコン・オン・インシュレータ基板の表面に第１のポリシリコン層を堆積する工程と、
該第１のポリシリコン層に前記上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、
該第１のポリシリコン層をパターニングして、該第１のトンネル障壁の上に前記第１の電極を形成する工程と、
該シリコン・オン・インシュレータ基板の表面に第１の絶縁膜を形成する工程と、
該第１の電極の直上の該第１の絶縁膜に開口部を設けて、該開口部を通して該シリコン薄板の一部を露出させる工程と、
該シリコン・オン・インシュレータ基板の表面に第２のポリシリコン層を堆積する工程と、
該第２のポリシリコン層に該上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、
該第２のポリシリコン層をパターニングして、該露出部の上に形成された該第２のトンネル障壁の上に第２の電極を形成する工程と、
を含む、請求項１４に記載の量子化機能素子の製造方法。
【請求項１８】
前記シリコン薄板に動作可能に結合された第３の電極を形成する工程をさらに包含する、請求項１４から１７のいずれかに記載の量子化機能素子の製造方法。
【請求項１９】
前記第３の電極の形成工程は、
前記第１及び第２の電極を覆う絶縁層を形成する工程と、
該絶縁層の表面に導電層を堆積しパターニングして、前記第３の電極を形成する工程と、
を含む、請求項１８に記載の量子化機能素子の製造方法。
【請求項２０】
前記第３の電極の形成工程は、
前記シリコン・オン・インシュレータ基板を熱酸化する工程と、
前記第１及び第２の電極を覆う絶縁層を形成する工程と、
該絶縁層の表面に導電層を堆積しパターニングして、前記第３の電極を形成する工程と、
を含む、請求項１８に記載の量子化機能素子の製造方法。
【請求項２１】
前記第１及び第２の電極の形成工程の後に、
前記上部シリコン層とは反対の導電型を有する不純物を、前記第２の電極を注入マスクとして自己整合的に前記シリコン薄板に導入する工程と、
該導入された不純物の活性化のための熱処理を行う工程と、
をさらに包含する、請求項１４から２０のいずれかに記載の量子化機能素子の製造方法。
【請求項２２】
前記一対のトンネル障壁の形成工程は、熱酸化法、プラズマ酸化法、熱窒化法、シリコン酸化膜の化学的蒸着法、シリコン窒化膜の化学的蒸着法、シリコン窒化酸化膜の化学的蒸着法、ＳｉＣ膜の結晶成長法、ＣａＦ2膜の分子線エピタキシー法、及びＳｉＧｅ膜の結晶成長法からなるグループから選択される方法を使用する、請求項１４から２１のいずれかに記載の量子化機能素子の製造方法。
【請求項２３】
前記シリコン薄板の形成工程では、前記シリコン薄板の厚さを約０．３ｎｍ〜約１００ｎｍの範囲内に設定する、請求項１４から２２のいずれかに記載の量子化機能素子の製造方法。
【請求項２４】
共鳴トンネルダイオードが形成される、請求項１４から２３のいずれかに記載の量子化機能素子の製造方法。
【請求項２５】
複数の量子化機能素子を形成する工程と、
該複数の量子化機能素子を直列に動作可能に結合する電極を形成する工程と、を包含し、
該量子化機能素子の形成工程では、請求項１４から２４のいずれかに記載の方法を使用する、量子化機能装置の製造方法。
【請求項２６】
量子化機能素子を形成する工程と、
該量子化機能素子に直列に動作可能に接続された抵抗性負荷を形成する工程と、
を包含し、
該量子化機能素子の形成工程では、請求項１４から２４のいずれかに記載の方法を使用する、量子化機能装置の製造方法。
【請求項２７】
基板の上に量子化機能素子を形成する工程と、
該基板の上にＭＯＳ型トランジスタを形成する工程と、
該量子化機能素子と該ＭＯＳ型トランジスタとを直列に動作可能に結合する工程と、
を包含し、
該量子化機能素子の形成工程では、請求項１４から２４のいずれかに記載の方法を使用する、量子化機能装置の製造方法。
【請求項２８】
メモリ素子が形成される、請求項２５から２７のいずれかに記載の量子化機能装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、共鳴トンネル効果を利用した量子化機能素子とそれを利用した量子化機能装置、ならびにそれらの製造方法に関し、特に、共鳴トンネルダイオードとそれを利用したメモリ、ならびにそれらの製造方法に関する。
【０００２】
【従来の技術】
近年、量子効果を利用した量子化機能素子の研究が進められている。実用可能な量子化機能素子の一つとして、電子の共鳴トンネル効果を利用した素子、例えば共鳴トンネルダイオードが提案されている。このような素子を形成するためには、電子のドブロイ波長程度の寸法を有する量子井戸をトンネル障壁で挟んだ２重障壁構造の形成が必要であり、具体的には、化合物半導体材料における半導体ヘテロ接合を利用した構成が提案されている。
【０００３】
その製造方法は、化合物半導体基板の上に化合物半導体材料の薄膜層を数原子層ずつ結晶成長させて、所望の半導体ヘテロ接合を得る方法が一般的である（例えば、江崎玲於奈、榊裕之著、「超格子ヘテロ構造デバイス」、工業調査会、１９８８年、第１９７〜２５２頁及び第３９７〜４３５頁を参照）。
【０００４】
化合物半導体材料を積層するには、一般に分子線エピタキシー法を用いる。図４０（ａ）〜（ｄ）を参照して、化合物半導体材料を使用した従来の共鳴トンネルダイオードの製造方法の一例を説明する。
【０００５】
まず、図４０（ａ）に示すように、第１のＳｉ−ドープＧａＡｓ層１１の上に厚さ約２．３ｎｍの第１のＡｌＧａＡｓ層１２を成長させる。次に、図４０（ｂ）〜（ｄ）に順に示すように、その第１のＡｌＧａＡｓ層１２の上に、厚さ約７ｎｍのＧａＡｓ層１３、さらに厚さ約２.３ｎｍの第２のＡｌＧａＡｓ層１４、そして最後に第２のＳｉ−ドープＧａＡｓ層１５を、順に成長させる。結果として、第１のＡｌＧａＡｓ層１２／ＧａＡｓ層１３／第２のＡｌＧａＡｓ層１４からなる二重障壁構造を有する共鳴トンネルダイオードを形成することができる。
【０００６】
一方、シリコン材料を利用した二重障壁構造としては、シリコン基板上にシリコン酸化膜とポリシリコンとによって二重障壁構造を形成した構成が提案されている（例えば、左喜和朗、他、１９９１年（平成３年）秋季第５２回応用物理学会学術講演会講演予講集、Ｎｏ．２、ｐ．６５３、１０ａ−Ｂ−３、「ＳｉＯ2／Ｓｉ／ＳｉＯ2ダブルバリア構造における共鳴トンネル効果」を参照のこと）。
【０００７】
図４１（ａ）〜（ｅ）を参照して、シリコン系材料を利用した従来の共鳴トンネルダイオードの製造方法の一例について、説明する。
【０００８】
まず、図４１（ａ）に示すｎ型シリコン基板２１を準備し、その上に、温度約１０００℃におけるドライ酸化によって、図４１（ｂ）に示すように厚さ約３ｎｍ〜約４ｎｍの第１のシリコン酸化膜２２を形成する。続いて、シリコン酸化膜２２の上に、図４１（ｃ）に示すように厚さ約８ｎｍ〜約１２ｎｍのポリシリコン膜２３を設ける。さらに、温度約１０００℃におけるドライ酸化によって、ポリシリコン層２３の上に厚さ約３ｎｍ〜約４ｎｍの第２のシリコン酸化膜２４を形成し、図４１（ｄ）に示すように二重障壁構造を形成する。さらに、第２のシリコン酸化膜２４の上に、アルミニウムの真空蒸着によってアルミ電極２５を形成する（図４１（ｅ）参照)。結果として、第１のシリコン酸化膜２２／ポリシリコン層２３／第２のシリコン酸化膜２４からなる二重障壁構造を有する共鳴トンネルダイオードを形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の共鳴トンネルダイオードの構成では、以下のような問題点が存在する。
【００１０】
まず、化合物半導体材料を利用する場合には、トンネル障壁の高さが低い（約１．５ｅＶ以下）ため、量子井戸中の電子の閉じ込めが不十分になる。その結果、量子井戸中の電子エネルギーが共鳴状態にない場合にも二重障壁構造を透過する電子が発生するため、素子のＩ−Ｖ特性におけるＰ／Ｖ比（ピーク電流値とバレイ電流値との比）を大きくとれない。ここで、バレイ電流とは、Ｉ−Ｖ特性における最小電流値である。
【００１１】
また、シリコン材料を利用する場合には、結晶性の良い量子井戸を得ることが難しいため、井戸内の量子準位にぼけ（すなわち、エネルギーレベルの広がり）が生じて、良好な負性抵抗特性を得ることができない。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的は、共鳴トンネル効果を利用した量子化機能素子とそれを利用した量子化機能装置、ならびにそれらの製造方法を提供することにある。特に、（１）既存のシリコン半導体装置の製造方法に適合して、高い障壁高さを有するトンネル障壁と完全な結晶性とを有する量子井戸構造を含む二重障壁構造から構成されて、良好な動作特性を示す、共鳴トンネルダイオードなどの量子化機能素子を提供すること、（２）それらを利用したメモリなどの量子化機能装置を提供すること、ならびに（３）それらの製造方法を提供すること、を目的とする。
【００１３】
【課題を解決するための手段】
本発明の量子化機能素子は、所定の結晶面からなる第１及び第２の面を有し、量子井戸として機能するほどに十分に薄い厚さを有するシリコン単結晶よりなるシリコン薄板と、それぞれが該シリコン薄板の該第１及び第２の面に沿って形成された、一対のトンネル障壁と、該シリコン薄板及び該一対のトンネル障壁を両側から挟み込むように形成された、お互いに動作可能に結合されている第１及び第２の電極と、を備えており、そのことによって上記目的が達成される。
【００１４】
ある実施形態では、前記シリコン薄板が、少なくとも部分的に、実質的にフリースタンディング構造である。
【００１５】
好ましくは、前記シリコン薄板に動作可能に結合されている第３の電極をさらに備える。
【００１６】
前記第１及び第２の電極は、ポリシリコン或いは単結晶シリコンでできていてもよい。
【００１７】
ある実施形態では、前記構造が第１の導電型を有するシリコン層の上に形成されており、前記シリコン薄板の少なくとも一部には、該第１の導電型とは反対の第２の導電型を有する不純物が添加されている。
【００１８】
他の実施形態では、前記シリコン薄板の内で、前記第２の電極の直下に位置する箇所以外の少なくとも一部が、完全に酸化されている。
【００１９】
さらに他の実施形態では、前記一対のトンネル障壁の厚さが、前記シリコン薄板の前記第１の面の側と前記第２の面の側との間で異なる。
【００２０】
前記一対のトンネル障壁は、ＳｉＯ2、ＳｉＮ、窒化酸化シリコン、ＳｉＣ、ＣａＦ2、及びＳｉＧｅからなるグループから選択された材料からなる膜であり得る。
【００２１】
好ましくは、前記シリコン薄板の厚さが約０．３ｎｍ〜約１００ｎｍの範囲内に設定されている。
【００２２】
上記の特徴を有する本発明の量子化機能素子は、共鳴トンネルダイオードであり得る。
【００２３】
本発明のある局面によれば、電極と、該電極を介して直列に動作可能に結合されている複数の上記の様な特徴を有する量子化機能素子と、を備えた量子化機能装置が提供され、そのことによって上記目的が達成される。
【００２４】
本発明の他の局面によれば、シリコン・オン・インシュレータ基板上に形成された上記の様な特徴を有する量子化機能素子と、該シリコン・オン・インシュレータ基板上に形成されたＭＯＳ型トランジスタと、該量子化機能素子と該ＭＯＳ型トランジスタとを動作可能に結合する導電層と、を備えた量子化機能装置が提供され、そのことによって上記目的が達成される。
【００２５】
本発明のさらに他の局面によれば、シリコン・オン・インシュレータ基板上に形成された上記の様な特徴を有する量子化機能素子と、該シリコン・オン・インシュレータ基板上に形成されたＭＯＳ型トランジスタと、該量子化機能素子と該ＭＯＳ型トランジスタとを動作可能に結合する電極と、を備えた量子化機能装置が提供され、そのことによって上記目的が達成される。
【００２６】
上記の特徴を有する本発明の量子化機能装置は、共鳴トンネルダイオードであり得る。
【００２７】
本発明の量子化機能素子の製造方法は、シリコン基板と埋め込み絶縁層と上部シリコン層とを含むシリコン・オン・インシュレータ基板の上にシリコン島を形成する工程と、量子井戸として機能するほどに十分に薄い厚さの、第１及び第２の面を有するシリコン薄板を形成する工程と、一対のトンネル障壁を、それぞれが該シリコン薄板の該第１及び第２の面に沿うように形成する工程と、該シリコン薄板及び該一対のトンネル障壁を両側から挟み込む、お互いに動作可能に結合されている第１及び第２の電極を形成する工程と、を包含しており、そのことによって上記目的が達成される。
【００２８】
ある実施形態では、前記シリコン薄板の形成工程は、前記シリコン島直下の前記埋め込み絶縁膜層の一部を除去して、該シリコン島を前記シリコン薄板に加工する工程と、該シリコン薄板の少なくとも一部をフリースタンディング構造とする工程と、を含む。
【００２９】
或いは、前記シリコン薄板の形成工程は、前記シリコン島直下の前記埋め込み絶縁膜層の一部を除去して、該シリコン島の少なくとも一部をフリースタンディング構造とする工程と、該フリースタンディング構造の少なくとも一部を前記シリコン薄板に加工する工程と、を含む。
【００３０】
ある実施形態では、前記第１及び第２の電極の形成工程は、前記シリコン・オン・インシュレータ基板表面にポリシリコン層を堆積する工程と、該ポリシリコン層に前記上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、該ポリシリコン層をパターニングして、該第１及び第２の電極を形成する工程と、を含む。
【００３１】
他の実施形態では、前記シリコン薄板の形成工程は、前記シリコン島直下の前記埋め込み絶縁膜層を除去して、該シリコン島の少なくとも一部をフリースタンディング構造とする工程を含み、前記第１及び第２の電極の形成工程が、該フリースタンディング構造の直下近傍で前記シリコン基板の一部を露出させる工程と、該露出部をシードとしてラテラルエピタキシャル結晶成長を生じさせて、単結晶シリコン膜を形成する工程と、該単結晶シリコン膜に前記上部シリコン層と同じ導電型を有する不純物を添加する工程と、該単結晶シリコン膜をパターニングして、該第１及び第２の電極を形成する工程と、を含む。
【００３２】
さらに他の実施形態では、前記一対のトンネル障壁の形成工程は、前記シリコン薄板の前記第２の面よりも前記シリコン・オン・インシュレータ基板に近い該シリコン薄板の前記第１の面に、第１のトンネル障壁を形成する工程と、該シリコン薄板の該第１の面とは反対側の該シリコン薄板の該第２の面に第２のトンネル障壁を形成する工程と、を含み、前記第１及び第２の電極の形成工程が、該シリコン・オン・インシュレータ基板の表面に第１のポリシリコン層を堆積する工程と、該第１のポリシリコン層に前記上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、該第１のポリシリコン層をパターニングして、該第１のトンネル障壁の上に前記第１の電極を形成する工程と、該シリコン・オン・インシュレータ基板の表面に第１の絶縁膜を形成する工程と、該第１の電極の直上の該第１の絶縁膜に開口部を設けて、該開口部を通して該シリコン薄板の一部を露出させる工程と、該シリコン・オン・インシュレータ基板の表面に第２のポリシリコン層を堆積する工程と、該第２のポリシリコン層に該上部シリコン層と同じ導電型を有する不純物を高濃度に添加する工程と、該第２のポリシリコン層をパターニングして、該露出部の上に形成された該第２のトンネル障壁の上に第２の電極を形成する工程と、を含む。
【００３３】
ある実施形態では、前記シリコン島の形成工程は、前記シリコン・オン・インシュレータ基板の前記上部シリコン層の一部を酸化してシリコン酸化膜を形成し、前記埋め込み絶縁膜層と該シリコン酸化膜とで分離されたシリコン島を形成する工程を含む。
【００３４】
或いは、前記シリコン島の形成工程は、前記シリコン島の形成領域以外の前記上部シリコン層をエッチングで除去する工程を含む。
【００３５】
好ましくは、本発明の量子化機能素子の製造方法は、前記シリコン薄板に動作可能に結合された第３の電極を形成する工程をさらに包含する。ある実施形態では、前記第３の電極の形成工程は、前記第１及び第２の電極を覆う絶縁層を形成する工程と、該絶縁層の表面に導電層を堆積しパターニングして、前記第３の電極を形成する工程と、を含む。或いは、前記第３の電極の形成工程は、前記シリコン・オン・インシュレータ基板を熱酸化する工程と、前記第１及び第２の電極を覆う絶縁層を形成する工程と、該絶縁層の表面に導電層を堆積しパターニングして、前記第３の電極を形成する工程と、を含む。
【００３６】
また、前記第１及び第２の電極の形成工程の後に、前記上部シリコン層とは反対の導電型を有する不純物を、前記第２の電極を注入マスクとして自己整合的に前記シリコン薄板に導入する工程と、該導入された不純物の活性化のための熱処理を行う工程と、をさらに包含していてもよい。
【００３７】
前記一対のトンネル障壁の形成工程は、熱酸化法、プラズマ酸化法、熱窒化法、シリコン酸化膜の化学的蒸着法、シリコン窒化膜の化学的蒸着法、シリコン窒化酸化膜の化学的蒸着法、ＳｉＣ膜の結晶成長法、ＣａＦ2膜の分子線エピタキシー法、及びＳｉＧｅ膜の結晶成長法からなるグループから選択される方法を使用し得る。
【００３８】
好ましくは、前記シリコン薄板の形成工程では、前記シリコン薄板の厚さを約０．３ｎｍ〜約１００ｎｍの範囲内に設定する。
【００３９】
上記の特徴を有する本発明の量子化機能素子の製造方法によって、共鳴トンネルダイオードが形成され得る。
【００４０】
本発明のある局面によれば、上記のような特徴を有する方法によって複数の量子化機能素子を形成する工程と、該複数の量子化機能素子を直列に動作可能に結合する電極を形成する工程と、を包含した量子化機能装置の製造方法が提供され、そのことによって上記目的が達成される。
【００４１】
本発明の他の局面によれば、上記のような特徴を有する方法によって量子化機能素子を形成する工程と、該量子化機能素子に直列に動作可能に接続された抵抗性負荷を形成する工程と、を包含した量子化機能装置の製造方法が提供され、そのことによって上記目的が達成される。
【００４２】
本発明のさらに他の局面によれば、上記のような特徴を有する方法によって基板の上に量子化機能素子を形成する工程と、該基板の上にＭＯＳ型トランジスタを形成する工程と、該量子化機能素子と該ＭＯＳ型トランジスタとを直列に動作可能に結合する工程と、を包含した量子化機能装置の製造方法が提供され、そのことによって上記目的が達成される。
【００４３】
上記の特徴を有する本発明の量子化機能素子の製造方法によって、メモリ素子が形成され得る。
【００４４】
本発明の量子化機能素子では、基板中に形成されるシリコン薄板は、量子効果をもたらす量子井戸として機能する。その量子井戸を両側から挟む１対のトンネル障壁と電極を設けることによって、共鳴トンネルダイオードとして機能する構造を得ることができる。
【００４５】
また、本発明の量子化機能素子はシリコン系材料によって構成されており、基本的に、熱酸化等のＣＭＯＳ製造プロセスと同一の形成プロセスを用いて形成される。従って、本発明の量子化機能素子とＭＯＳ型トランジスタ等の他の半導体装置とを、同一基板上に一連の製造工程の中で同時に形成することが可能となる。
【００４６】
【発明の実施の形態】
以下に、本発明を実施の形態に基づいて説明する。
【００４７】
（第１の実施形態）
本発明における第１の実施形態における共鳴トンネルダイオード１０を、図面を参照しながら説明する。
【００４８】
図１（ａ）は、本発明における共鳴トンネルダイオード１０の上面図であり、図１（ｂ）及び（ｃ）は、それぞれ図１（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図２（ａ）及び（ｃ）、図３（ａ）及び（ｃ）、ならびに図４（ａ）及び（ｃ）は、共鳴トンネルダイオード１０の製造工程をあらわす工程上面図であり、図２（ｂ）及び（ｄ）、図３（ｂ）及び（ｄ）、ならびに図４（ｂ）及び（ｄ）は、それぞれ、図２（ａ）、図２（ｃ）、図３（ａ）、図３（ｃ）、図４（ａ）、及び図４（ｃ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。
【００４９】
図１（ｂ）及び（ｃ）に示すように、共鳴トンネルダイオード１０では、シリコン基板１の上に、フィールド酸化膜１０２で両端が保持されたシリコン薄板１０７が形成されている。シリコン薄板１０７は単結晶シリコンで形成されていて、その厚さは、その内部で量子サイズ効果が生じて量子井戸として機能するように、約０．３ｎｍ〜約１００ｎｍ、好ましくは数ｎｍ〜約５０ｎｍ、さらに典型的には約１０ｎｍである。この下限値は、一原子層の厚さに相当する。また、少なくとも第２の電極１１２の直下に位置する部分は、均一な厚さを有している。このシリコン薄板１０７の下のフィールド酸化膜１０２の少なくとも一部は、弗酸系エッチング液を用いて除去されており、その結果、シリコン薄板１０７の一部は、両端が、例えばフィールド酸化膜によって保持されているような、フリースタンディング構造となっている。
【００５０】
シリコン薄板１０７を挟むようにして、トンネル障壁として機能する一対のシリコン酸化膜１０８が形成されている。シリコン酸化膜１０８は均一な厚さを有し、その厚さはそれぞれ約５ｎｍ以下、好ましくは約１.５ｎｍである。
【００５１】
シリコン薄板１０７の両面に形成されたシリコン酸化膜１０８の上には、それぞれ第１の電極１１１と第２の電極１１２が、いずれもｎ型不純物を高濃度に添加したポリシリコンによって構成されている。ｎ型不純物としては、半導体技術で一般的に使用されている燐、砒素などを用いることができる。また、第１の電極１１１及び第２の電極１１２への印加電圧の制御、及びシリコン薄板（量子井戸）１０７のポテンシャル制御のために、層間絶縁膜１１３を介して第３の電極１１４が設けられている。
【００５２】
なお、添付の図面において、第１の電極１１１が第２の電極１１２よりも大きく描かれているが、実際には、両電極１１１及び１１２の相対的な大きさはこれに限られるわけではない。第１の電極１１１が第２の電極１１２より小さくても、或いは両電極１１１及び１１２が等しい大きさでも良い。
【００５３】
上記のような共鳴トンネルダイオード１０の構成においては、共鳴トンネル効果が発生する二重障壁構造１０００が、シリコン薄板１０７を量子井戸とし、その表面のシリコン酸化膜１０８をトンネル障壁とすることによって、シリコン薄板１０７部分に形成されている。この二重障壁構造１０００とそれをサンドイッチするように存在するように第１の電極１１１及び第２の電極１１２によって、共鳴トンネルダイオード１０の主要部が構成される。
【００５４】
本実施形態の共鳴トンネルダイオード１０においては、量子井戸として機能するシリコン薄板１０７は、シリコン・オン・インシュレータ基板９０の上部シリコン層１００の一部として形成される。従って、その結晶性は、シリコン基板と同程度に高品質である。また、良質の熱酸化膜をシリコン酸化膜１０８として用いるので、二重障壁構造１０００におけるポテンシャル障壁の高さは、電子に対して約３．１ｅＶであり、高いポテンシャル障壁を実現することができる。加えて、シリコン／シリコン酸化膜界面は原子レベルで平坦であるので、極めてシャープな電子エネルギーの量子化準位がシリコン薄板１０７の中に形成されて、良好な電子の共鳴トンネル効果が得られる。さらに、共鳴トンネルダイオード１０は、量産性及び経済性に優れたシリコンを材料として形成されているので、製造コストや量産性に関しても優れている。
【００５５】
次に、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、及び図４（ａ）〜（ｄ）を参照して、本実施形態の共鳴トンネルダイオード１０の製造方法を説明する。
【００５６】
まず、（００１）面方位を有するｎ型シリコン基板１、厚さ約４００ｎｍの埋め込みシリコン酸化膜層９９、及び厚さ約１００ｎｍの上部シリコン層１００からなるシリコン・オン・インシュレータ（ＳＯＩ）基板９０の上に、パッド酸化膜／窒化膜の多層膜１０１を形成する。多層膜１０１に含まれるパッド酸化膜は、温度約９００℃で約２６分間のパイロジェニック酸化により形成し、その厚さは約５０ｎｍである。また、窒化膜は、減圧化学気相成長（ＬＰＣＶＤ）法で堆積し、厚さは約１２０ｎｍである。
【００５７】
次に、フォトリソグラフィー法とＯ2及びＣＦ4ガスを用いたドライエッチング法とにより、図２（ａ）及び（ｂ）に示すように、パッド酸化膜／窒化膜の多層膜１０１を、約３μｍ×約１０μｍの大きさの長方形状にパターニングする。
【００５８】
さらに、温度約１０００℃で約１時間のパイロジェニック酸化による熱酸化処理によって、ＬＯＣＯＳ(local oxidation of silicon)分離を行う。この際、パッド酸化膜／窒化膜の多層膜１０１で覆われた部分以外の上部シリコン膜層１００は完全に酸化され、埋め込み酸化膜層９９と結合して、図２（ｃ）及び（ｄ）に示すようなフィールド酸化膜１０２が形成される。その結果、フィールド酸化膜１０２で、隣接する素子のシリコン島から完全に絶縁分離されたシリコン島１０３が形成される。この時点で、シリコン島１０３の厚さは、典型的には約７７ｎｍとなる。
【００５９】
その後に、窒化膜を約１６０℃の熱燐酸で約８０分間に渡ってエッチング除去し、さらにパッド酸化膜を温度約２５℃の２％バファード弗酸で約４分間に渡ってエッチング除去する。これによって、多層膜１０１を除去する。
【００６０】
そして、図３（ａ）に示すように、フィールド酸化膜１０２の上に第１のレジスト１０４を形成し、フォトリソグラフィー法で約０.５μｍ×約１μｍのサイズのレジスト開口部１０５を設ける。さらに、シリコン島１０３の直下のフィールド酸化膜１０２を、レジスト開口部１０５を通して、２０％バファード弗酸で約１０分間エッチングして除去し、シリコン島１０３の一部をフリースタンディング構造とする（図３（ｂ）参照）。
【００６１】
次に、第１のレジスト１０４を除去した後に、シリコン酸化膜の粘性流動温度（約９６５℃）以上である温度約１０００℃でパイロジェニック酸化を行い、厚さ約７６ｎｍのシリコン酸化膜（不図示）を形成する。その後に、５％バファード弗酸を用いたエッチング処理を行って、形成された厚さ約７５ｎｍのシリコン酸化膜を除去する。これにより、シリコン島１０３のフリースタンディング部が薄層化されて、後ほど量子井戸となる厚さ約７ｎｍのシリコン薄板１０７が形成される。
【００６２】
ここで、ＬＯＣＯＳ分離工程で生じたシリコン島１０３の周辺のエッジ部分は、その形状に伴うストレス集中に起因する酸化抑制効果によって、約９００℃以下の温度で行われる熱酸化（低温での熱酸化）では十分に酸化されない。従って、その部分のシリコン酸化膜の厚さが、非常に薄くなる。しかし、本実施形態では、シリコン酸化膜の粘性流動温度以上の温度で熱酸化を行っているので、上記のエッジ部分にも十分な厚さの酸化膜が形成されて、次のトンネル障壁形成工程の実施後に、酸化抑制効果に起因するエッジ部分での電極１１１及び１１２とシリコン薄板１０７と間の電流リークは、生じない。
【００６３】
その後に、温度約７００℃で約１０分間のドライ酸化を行って、厚さ約７ｎｍのシリコン薄板１０７（すなわち、シリコン島１０３）の上下面に厚さ約１.５ｎｍの熱酸化膜を形成し、これによってトンネル障壁１０８として機能するシリコン酸化膜１０８が得られる。これにともなって、シリコン薄板１０７の厚さは約５ｎｍに減じられる。この酸化工程では、シリコン基板１の上に、他のシリコン酸化膜１０８が形成される。
【００６４】
その後に、ＬＰＣＶＤ法で、約３００ｎｍの厚さのポリシリコン層１０６を堆積する。その良好な段差被覆性によって、図３（ｃ）及び（ｄ）に示すように、シリコン酸化膜１０８で挟まれたシリコン薄板１０７が、ポリシリコン層１０６で完全に囲まれた構造が形成される。
【００６５】
次に、温度約９００℃で約２０分間に渡って、ＰＯＣｌ3ガスを用いた高濃度燐拡散工程を行って、燐を約１×１０19ｃｍ-3以上の濃度でポリシリコン層１０６に添加する。
【００６６】
その後に、フォトリソグラフィー法及びパターニングにより、ポリシリコン層１０６の上に第２のレジスト１０９を形成する。そして、ＳｉＣｌ4、ＣＨ2Ｆ2、ＳＦ6及びＯ2ガスを用いたドライエッチングによって、ポリシリコン層１０６のパターニングを行う。これにより、図４（ｂ）に示すように、約１μｍ×約１μｍの大きさの第１の電極１１１、及び第２の電極１１２が、形成される。
【００６７】
その後に、第２のレジスト１０９を除去し、図４（ｃ）及び（ｄ）に示すように、層間絶縁膜１１３をＬＰＣＶＤ法で約２００ｎｍの厚さに堆積する。そして、フォトリソグラフィー法により、第１の電極１１１及び第２の電極１１２に相当する位置に開口部を有するマスクパターンを、層間絶縁膜１１３の上に形成し、ＣＦ4及びＯ2ガスを用いて、開口部の層間絶縁膜１１３を除去する。その後に、アルミ膜をスパッタ法で約１μｍの厚さに堆積し、さらにパターニングして、図４（ｃ）及び（ｄ）に示すような第３の電極１１４を形成する。
【００６８】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第１の実施形態の共鳴トンネルダイオード１０が形成される。
【００６９】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【００７０】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【００７１】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【００７２】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【００７３】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【００７４】
次に、本実施形態の共鳴トンネルダイオード１０と従来技術による共鳴トンネルダイオードとの間で、電流電圧特性の比較を行う。
【００７５】
図５は、本実施形態による共鳴トンネルダイオード１０の電流電圧特性（曲線１２００）と従来技術による共鳴トンネルダイオードの電流電圧特性（曲線１１００）とを、それぞれ示した図である。これらの特性は、例えば、本実施形態の共鳴トンネルダイオード１０の場合、先に説明した第１の電極１１１と第２の電極１１２との間に電圧を印加したときに流れる電流を測定して得られる。また、図５の電流電圧特性において、ピーク電流Ｉｐは、量子井戸であるシリコン薄板１０７の中の量子化準位と第１の電極１１１及び第２の電極１１２の中の電子のフェルミ準位とが一致した場合に相当する。電流Ｉｐを与える印加電圧Ｖｐを越えた電圧を共鳴トンネルダイオードに印加することにより、印加電圧の増加に対して電流が減少する負性抵抗特性が観測される。ここで、電流の最小値をバレー電流Ｉｖと呼ぶ。
【００７６】
従来の共鳴トンネルダイオードの特性１１００と本実施形態の共鳴トンネルダイオード１０の特性１２００とを比較すると、量子井戸の幅及びシリコン酸化膜（ポテンシャル障壁）の厚さが同じであれば、ピーク電流値Ｉｐ及びバレー電流Ｉｖは、それぞれ同じ印加電圧で得られる。しかし、本実施形態の共鳴トンネルダイオード１０では、シリコン薄板１０７が単結晶シリコンで構成されているために量子化準位のぼけが極めて少ないことから、バレー電流Ｉｖは極めて低いレベルに押さえることができる。その結果、素子特性の良好さを表す指標となるピークバレー比Ｉｐ／Ｉｖは、高い値が得られる。
【００７７】
例えば、本実施形態における共鳴トンネルダイオード１０において、第１及び第２の電極１１１及び１１２として燐を約１×１０19ｃｍ-3という高濃度に添加されたポリシリコンを用い、且つ、障壁高さが約３．１ｅＶである厚さ約１．５ｎｍのシリコン酸化膜１０８と、厚さ約５ｎｍのｎ型単結晶シリコン薄板１０７とからなる二重障壁構造１０００を用いれば、印加電圧約０．５Ｖ近傍で、ピーク電流密度Ｊｐ＝約２０Ａ／ｃｍ2及びピークバレー比Ｉｐ／Ｉｖ＝約１２０（電極の大きさが約１μｍ×約１μｍのときに、Ｉｐ＝０．２μＡ且つＩｖ＝約１．７ｎＡ）という良好な値が得られる。
【００７８】
シリコン／シリコン酸化膜系の２重障壁構造においては、トンネル障壁となるシリコン酸化膜の厚さ及びシリコン量子井戸層の幅に依存して、得られる電圧電流特性が大きく異なる。例えば、上述の例において、ｎ型単結晶シリコン薄板の厚さが約５ｎｍから約１０ｎｍに変化すると、印加電圧約０．５Ｖの近傍のピーク電流密度Ｊｐ＝約１３Ａ／ｃｍ2及びピークバレー比Ｉｐ／Ｉｖ＝約４となって、先述の値と比較して特性が大きく変化することがわかる。これより、シリコン薄板の厚さは、極めて高精度に制御される必要がある。この点に関して、本発明の第１の実施形態における製造方法においては、シリコン薄板１０７の薄層化は、シリコン島１０３の熱酸化工程で行われており、オングストロームオーダの厚さの制御を容易に行うことができる。
【００７９】
（第２の実施形態）
本発明における第２の実施形態における共鳴トンネルダイオード２０を、図面を参照しながら説明する。
【００８０】
図６（ａ）は、本発明における共鳴トンネルダイオード２０の上面図であり、図６（ｂ）及び（ｃ）は、それぞれ図６（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図７（ａ）及び（ｃ）、図８（ａ）及び（ｃ）、図９（ａ）及び（ｃ）、ならびに図１０（ａ）は、共鳴トンネルダイオード２０の製造工程をあらわす工程上面図であり、図７（ｂ）及び（ｄ）、図８（ｂ）及び（ｄ）、図９（ｂ）及び（ｄ）、ならびに図１０（ｂ）は、それぞれ図７（ａ）、図７（ｃ）、図８（ａ）、図８（ｃ）、図９（ａ）、図９（ｃ）、ならびに図１０（ａ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【００８１】
共鳴トンネルダイオード２０において、フィールド酸化膜１０３で両端を保持されたシリコン薄板１０７とそのシリコン薄板１０７の表面に形成されているシリコン酸化膜１０８とからなる二重障壁構造１０００をｎ型シリコン・オン・インシュレータ基板９０の中に形成し、第１の電極１１１と第２の電極１１２とで二重障壁構造１０００を挟み込む構成は、第１の実施形態の共鳴トンネルダイオード１０と同様である。これによって、第１の実施形態と同様に、二重障壁構造１０００とその両側の第１の電極１１１及び第２の電極１１２の二端子からなる共鳴トンネルダイオード２０が構成される。
【００８２】
第２の実施形態の共鳴トンネルダイオード２０が第１の実施形態と異なっている点は、第１の実施形態の共鳴トンネルダイオード１０においては、フリースタンディング部のシリコン薄板１０７の厚さが全体に均一であったのに対し、第２の実施形態の共鳴トンネルダイオード２０では、第２の電極１１２の直下部分以外のシリコン薄板１０７が、第２の電極１１２の直下部分のシリコン薄板１０７よりも厚いことにある。これにより、量子井戸となる第２の電極１１２の直下のシリコン薄板１０７が数ｎｍと極めて薄くとなった時でも、より強固に、フリースタンディング部を支えることが可能となる。
【００８３】
さらに、シリコン薄板１０７のポテンシャル制御用の電極を第３の電極１１４を用いて形成する際に、図６（ａ）〜（ｃ）に示すように、層間絶縁膜１１３の開口部のシリコン薄板１０７の厚さを、プロセスマージンを考慮して約５０ｎｍ以上に設定することが望ましい。本実施形態によれば、開口部のシリコン薄板１０７の厚さは約５０ｎｍ以上にしたままで、シリコン薄板１０７の厚さを第２の電極１１２の直下部のみで、顕著な量子効果が得られる約１０ｎｍ以下に設定することが可能となる。
【００８４】
次に、図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）、ならびに図１０（ａ）及び（ｂ）を参照して、本実施形態の共鳴トンネルダイオード２０の製造方法を説明する。
【００８５】
まず、（００１）面方位を有するｎ型シリコン基板１、厚さ約４００ｎｍの埋め込みシリコン酸化膜層９９、及び厚さ約１００ｎｍの上部シリコン層１００からなるシリコン・オン・インシュレータ（ＳＯＩ）基板９０の上に、パッド酸化膜／窒化膜の多層膜１０１を形成する。多層膜１０１に含まれるパッド酸化膜は、温度約９００℃で約２６分間のパイロジェニック酸化により形成し、その厚さは約５０ｎｍである。また、窒化膜は、減圧化学気相成長（ＬＰＣＶＤ）法で堆積し、厚さは約１２０ｎｍである。
【００８６】
次に、フォトリソグラフィー法とＯ2及びＣＦ4ガスを用いたドライエッチング法とにより、図７（ａ）及び（ｂ）に示すように、パッド酸化膜／窒化膜の多層膜１０１を、約３μｍ×約１０μｍの大きさの長方形状にパターニングする。
【００８７】
さらに、温度約１０００℃で約１時間のパイロジェニック酸化による熱酸化処理によって、ＬＯＣＯＳ分離を行う。この際、パッド酸化膜／窒化膜の多層膜１０１で覆われた部分以外の上部シリコン膜層１００は完全に酸化され、埋め込み酸化膜層９９と結合して、図７（ｃ）及び（ｄ）に示すようなフィールド酸化膜１０２が形成される。その結果、フィールド酸化膜１０２で、隣接する素子のシリコン島から完全に絶縁分離されたシリコン島１０３が形成される。この時点で、シリコン島１０３の厚さは、典型的には約７７ｎｍとなる。
【００８８】
その後に、窒化膜を約１６０℃の熱燐酸で約８０分間に渡ってエッチング除去し、さらにパッド酸化膜を温度約２５℃の２％バファード弗酸で約４分間に渡ってエッチング除去する。これによって、多層膜１０１が除去される。
【００８９】
さらに、第１の実施形態とは異なり、再び温度約９００℃で約２６分間のパイロジェニック酸化を行って、厚さ約２０ｎｍの熱酸化膜を形成する。その後に、図８（ａ）に示すように、ＬＰＣＶＤ法で厚さ約１２０ｎｍの第２の窒化膜３００を連続して堆積する。そして、フォトリソグラフィー法とＣＨ3Ｆ及びＣＨ2Ｆ2ガスを用いたドライエッチング法とにより、シリコン島１０３の中央に位置する第２の窒化膜３００に、約１.５μｍ×約１．５μｍのサイズの開口部を設ける（図８（ｂ）参照）。
【００９０】
次に、シリコン酸化膜の粘性流動温度（約９６５℃）以上である温度約１０００℃でパイロジェニック酸化を行い、厚さ約１５２ｎｍのシリコン酸化膜（不図示）を形成する。その後に、５％バファード弗酸を用いたエッチング処理を行って、形成された厚さ約１５２ｎｍのシリコン酸化膜を除去する。この時点で、第２の窒化膜３００の開口部に相当する位置のシリコン島１０３の厚さは約７ｎｍになっていて、後述するシリコン薄板として機能するようになる。一方、第２の窒化膜３００で覆われた領域のシリコン島１０３の厚さは、約７０ｎｍである（図８（ａ）及び（ｂ）参照）。
【００９１】
その後に、第２の窒化膜３００を、温度約１６０℃の熱燐酸で約８０分間に渡ってエッチングして除去する。そして、図８（ｃ）に示すように、第１のレジスト１０４をフィールド酸化膜１０２の上に堆積し、フォトリソグラフィー法で約０.５μｍ×約１μｍのサイズのレジスト開口部１０５を設ける。さらに、シリコン島１０３の直下のフィールド酸化膜１０２を、レジスト開口部１０５を通して、２０％バファード弗酸で約１０分間エッチングして除去し、シリコン島１０３の一部をフリースタンディング構造とする（図８（ｄ）参照）。
【００９２】
その後に、温度約７００℃で約１０分間のドライ酸化を行って、シリコン島１０３（すなわち、シリコン薄板１０７）の上下面に厚さ約１.５ｎｍの熱酸化膜を形成し、これによってトンネル障壁１０８として機能するシリコン酸化膜１０８を形成する。このとき、シリコン薄板１０７の厚さは、約５ｎｍになっている。この酸化工程では、シリコン基板１の上に、他のシリコン酸化膜１０８が形成される。
【００９３】
その後に、第１の実施例と同様に、ＬＰＣＶＤ法で、約３００ｎｍの厚さのポリシリコン層１０６を堆積する。その良好な段差被覆性によって、図９（ａ）及び（ｂ）に示すように、シリコン酸化膜１０８によって挟まれたシリコン薄板１０７が、ポリシリコン層１０６で完全に囲まれた構造が形成される。
【００９４】
次に、温度約９００℃で約２０分間に渡って、ＰＯＣｌ3ガスを用いた高濃度燐拡散工程を行って、燐を約１×１０19ｃｍ-3以上の濃度でポリシリコン層１０６に添加する。
【００９５】
その後に、フォトリソグラフィー法及びパターニングにより、図９（ｃ）に示すように、ポリシリコン層１０６の上に第２のレジスト１０９を形成する。そして、ＳｉＣｌ4、ＣＨ2Ｆ2、ＳＦ6及びＯ2ガスを用いたドライエッチングによって、ポリシリコン層１０６のパターニングを行う。これにより、図９（ｄ）に示すように、約１μｍ×約１μｍの大きさの第１の電極１１１、及び第２の電極１１２が、形成される。
【００９６】
その後に、第２のレジスト１０９を除去し、層間絶縁膜１１３をＬＰＣＶＤ法で約２００ｎｍの厚さに堆積する。そして、フォトリソグラフィー法により、第１の電極１１１及び第２の電極１１２に相当する位置に開口部を有するマスクパターンを層間絶縁膜１１３の上に形成し、ＣＦ4及びＯ2ガスを用いて、開口部の層間絶縁膜１１３を除去する。その後に、アルミ膜をスパッタ法で約１μｍの厚さに堆積し、さらにパターニングして、図１０（ａ）及び（ｂ）に示すような第３の電極１１４を形成する。
【００９７】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第２の実施形態の共鳴トンネルダイオード２０が形成される。
【００９８】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【００９９】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１００】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１０１】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１０２】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１０３】
（第３の実施形態）
本発明における第３の実施形態における共鳴トンネルダイオード３０を、図面を参照しながら説明する。
【０１０４】
図１１（ａ）は、本発明における共鳴トンネルダイオード３０の上面図であり、図１１（ｂ）及び（ｃ）は、それぞれ図１１（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図１２（ａ）及び（ｃ）、図１３（ａ）及び（ｃ）、図１４（ａ）及び（ｃ）、ならびに図１５（ａ）は、共鳴トンネルダイオード３０の製造工程をあらわす工程上面図であり、図１２（ｂ）及び（ｄ）、図１３（ｂ）及び（ｄ）、図１４（ｂ）及び（ｄ）、ならびに図１５（ｂ）は、それぞれ図１２（ａ）、図１２（ｃ）、図１３（ａ）、図１３（ｃ）、図１４（ａ）、図１４（ｃ）、ならびに図１５（ａ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１０５】
第３の実施形態の共鳴トンネルダイオード３０が、第１の実施形態と異なっている点は、第１の実施形態の共鳴トンネルダイオード１０においては、第１電極１１１及び第２の電極１１２がＬＰＣＶＤ法によって形成されたポリシリコンからできているのに対して、第３の実施形態の共鳴トンネルダイオード３０では、これらの電極１１１及び１１２が、図１１（ｂ）に示すように、シリコン基板１の上面に設けられたシリコン酸化膜１０８の開口部を通じて露出しているシリコン基板１の露出部をシードにして、ラテラル固相方位成長法で形成した単結晶シリコンから構成されていることである。電極１１１及び１１２の構成材料としてポリシリコンの代わりに単結晶シリコン用いることで、電極１１１及び１１２におけるシリコン禁制帯内の準位が大幅に低減される。従って、本実施形態によれば、共鳴トンネルダイオードのリーク成分となる禁制帯内準位と量子井戸内量子準位とを介したトンネル電流が、抑制される。
【０１０６】
次に、図１２（ａ）〜（ｄ）、図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）、ならびに図１５（ａ）及び（ｂ）を参照して、本実施形態の共鳴トンネルダイオード３０の製造方法を説明する。但し、このうちで図１３（ｂ）に相当する工程までは、先に説明した第１の実施形態における対応する工程と同じであるので、ここではその説明を省略する。
【０１０７】
図１３（ｂ）に示すように、シリコン島１０３を部分的にフリースタンディング状態にし、第１のレジスト１０４を除去して、さらにシリコン酸化膜１０８をシリコン島１０３（すなわち、シリコン薄板１０７）の上下面及びシリコン基板１の上に形成した後に、図１３（ｃ）及び（ｄ）に示すように、フォトリソグラフィー法で第２のレジスト３０１を形成する。第２のレジスト３０１は、シリコン基板１のうちで、シリコン島１０３をフリースタンディング構造にするために先に行ったフィールド酸化膜１０２のエッチング工程で露出している部分に対応する箇所に、開口部を有するようにパターニングされている。そして、Ｏ2とＣＦ4ガスとを用いたドライエッチング法によって、第２のレジスト３０１の開口部に相当する箇所に形成されたシリコン酸化膜１０８を除去して、図１３（ｄ）に示すようなシリコン基板１の露出部３０３を形成する。
【０１０８】
その後に第２のレジスト３０１を除去し、シランガスを原料ガスとした熱分解法により、反応温度約５５０℃〜約５８０℃で、非晶質シリコンを厚さ約２００ｎｍに堆積する。そして、燐原子をイオン注入法で約２×１０15ｃｍ-2の濃度に導入する。次に、温度約６００℃で約７時間の熱処理によって、非晶質シリコン膜のラテラル固相方位成長を行う。これによって、シリコン基板１の露出部３０２、すなわちシード部３０３から単結晶シリコンが成長して、燐が約１×１０20ｃｍ-3の高濃度に添加された単結晶シリコン３０２が形成される（図１４（ａ）及び（ｂ）参照）。
【０１０９】
これ以降の工程は、第１の実施形態で図４（ａ）〜（ｄ）を参照して説明した工程と同じであり、ここでは説明を省略する。
【０１１０】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第３の実施形態の共鳴トンネルダイオード３０が形成される。
【０１１１】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【０１１２】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１１３】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１１４】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１１５】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１１６】
（第４の実施形態）
本発明における第４の実施形態における共鳴トンネルダイオード４０を、図面を参照しながら説明する。
【０１１７】
図１６（ａ）は、本発明における共鳴トンネルダイオード４０の上面図であり、図１６（ｂ）及び（ｃ）は、それぞれ図１６（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図１７（ａ）及び（ｃ）、図１８（ａ）及び（ｃ）、ならびに図１９（ａ）及び（ｃ）は、共鳴トンネルダイオード４０の製造工程をあらわす工程上面図であり、図１７（ｂ）及び（ｄ）、図１８（ｂ）及び（ｄ）、ならびに図１９（ｂ）及び（ｄ）は、それぞれ図１７（ａ）、図１７（ｃ）、図１８（ａ）、図１８（ｃ）、図１９（ａ）、ならびに図１９（ｃ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１１８】
第４の実施形態の共鳴トンネルダイオード４０が第１の実施形態と異なっている点は、第１の実施形態の共鳴トンネルダイオード１０においては、シリコン薄板１０７の導電型がｎ型であったのに対し、第４の実施形態の共鳴トンネルダイオード４０においては、図１６（ｂ）及び（ｃ）からわかるように、シリコン薄板１０７のうちで第２の電極１１２の直下部に当たる箇所のみがｎ型で、それ以外の箇所のシリコン薄板１０７はｐ型となっている点である。以下の説明では、シリコン薄板１０７のうちでｎ型の領域を「ｎ型シリコン薄板２０１」と称し、シリコン薄板１０７のうちでｐ型の領域を「ｐ型シリコン薄板２００」と称する。
【０１１９】
ｎ型シリコン薄板２０１の不純物濃度は、散乱による量子準位のぼけ（広がり）を抑制するために、望ましくは１×１０15ｃｍ-3以下に設定する。一方、ｐ型シリコン薄板２００の不純物濃度は、１×１０16ｃｍ-3以上に設定する。
【０１２０】
また、量子井戸部のポテンシャル制御電極は、ｐ型シリコン薄板２００の一部から第３の電極１１４を介して取り出している。ｐ型シリコン薄板２００に逆方向バイアス（すなわち負の電圧）を印加してシリコン薄板２００及び２０１のｐｎ接合部の空乏層を伸ばすことにより、共鳴トンネルダイオード４０の実効的な面積を小さくすることが可能となる。
【０１２１】
逆方向バイアスの値を最適化することで共鳴トンネルダイオード４０の素子面積が約１００ｎｍ2（すなわち、約１０ｎｍ×約１０ｎｍ）以下になれば、量子井戸部はシリコン量子ドットとなる。これより、量子化準位の状態密度関数はデルタ関数的になり、極めて高いピークバレー比を持った共鳴トンネルダイオードを実現することが可能となる。また、その際には量子化準位の間隔も大きくなるため、ピーク電流が得られる時点での第１の電極１１１及び第２の電極１１２への印加電圧値もより大きくなり、量子井戸部への印加電圧を変化させることによって電流電圧特性を変化させることが可能となる。
【０１２２】
次に、図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｄ）、及び図１９（ａ）〜（ｄ）を参照して、本実施形態の共鳴トンネルダイオード４０の製造方法を説明する。但し、このうちで図１８（ｄ）に相当する工程までは、先に説明した第１の実施形態における対応する工程と同じであるので、ここではその説明を省略する。
【０１２３】
ポリシリコン層１０６の形成後に、温度約９００℃で約２０分間に渡ってＰＯＣｌ3ガスを用いた高濃度燐拡散工程を行って、燐を約１×１０19ｃｍ-3以上の濃度でポリシリコン層１０６に添加する。その後に、図１９（ａ）に示すように、フォトリソグラフィー法及びパターニングにより、ポリシリコン層１０６の上に第２のレジスト１０９を形成する。そして、ＳｉＣｌ4、ＣＨ2Ｆ2、ＳＦ6及びＯ2ガスを用いたドライエッチングによって、ポリシリコン層１０６のパターニングを行う。これにより、図１９（ｂ）に示すように、約１μｍ×約１μｍの大きさの第１の電極１１１、及び第２の電極１１２が形成される。
【０１２４】
次に、第２のレジスト１０９が残存している状態で、シリコン薄板１０７に、シリコン酸化膜１０８越しにＢＦ2+イオンを加速電圧約４０ｋｅＶで全面注入する。これによって、シリコン薄板１０７のうちで第２の電極１１２に相当する以外の箇所をｐ型領域として、ｐ型シリコン薄板２００を形成する（図１９（ａ）及び（ｂ）参照）。
【０１２５】
その後に、第２のレジスト１０９を除去して、窒素雰囲気中で温度約９００℃にて約２０分間の熱処理を行い、注入されたｐ型不純物を活性化する。
【０１２６】
それ以降の製造工程は、先に図４（ａ）及び（ｂ）を参照して説明した第１の実施形態の対応する製造工程と同様であり、ここでは説明を省略する。
【０１２７】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第４の実施形態の共鳴トンネルダイオード４０が形成される。
【０１２８】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【０１２９】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１３０】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１３１】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１３２】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１３３】
次に、本実施形態の共鳴トンネルダイオード４０で得られる電流電圧特性を説明する。
【０１３４】
図２０において、曲線１３００は、本実施形態の共鳴トンネルダイオード４０において、バイアス電圧が印加されていない状態での得られた特性を示す。一方、曲線１４００は、共鳴トンネルダイオード４０のｎ型シリコン薄板２０１とｐ型シリコン薄板２００との間に構成されるｐｎ接合部に、第３の電極１１４を用いて逆方向バイアスを印加した際に得られる、第１の電極１１１と第２の電極１１２と間の電流電圧特性である。
【０１３５】
共鳴トンネルダイオード４０において、ｎ型シリコン薄板２０１内の量子準位と第１の電極１１１のフェルミレベルとが合致するとき、図２０の電流電圧特性でピーク電流Ｉｐが観測される。ｐ型シリコン薄板２００とｎ型シリコン薄板２０１との間のｐｎ接合に逆方向バイアスを印加すると、ｎ型シリコン薄板２０１側に空乏層が広がる。これにより、素子面積が実効的に小さくなるとともに、電子の閉じこめ効果も大きくなって量子準位の間隔が広くなる。その結果、ピーク電流Ｉｐを与えるピーク電圧Ｖｐは、高電圧側にシフトする。また、素子面積が小さくなるに伴って、ピーク電流Ｉｐの値は減少する。
【０１３６】
このように、本実施形態によれば、逆方向バイアスを変化させることで共鳴トンネルダイオード４０のＩ−Ｖ特性を変調することが可能となり、トランジスタの動作点を変化させることが可能となる。
【０１３７】
（第５の実施形態）
本発明における第５の実施形態における共鳴トンネルダイオード５０を、図面を参照しながら説明する。
【０１３８】
図２１（ａ）は、本発明における共鳴トンネルダイオード５０の上面図であり、図２１（ｂ）及び（ｃ）は、それぞれ図２１（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図２２（ａ）及び（ｃ）、図２３（ａ）及び（ｃ）、ならびに図２４（ａ）及び（ｃ）は、共鳴トンネルダイオード５０の製造工程をあらわす工程上面図であり、図２２（ｂ）及び（ｄ）、図２３（ｂ）及び（ｄ）、ならびに図２４（ｂ）及び（ｄ）は、それぞれ図２２（ａ）、図２２（ｃ）、図２３（ａ）、図２３（ｃ）、図２４（ａ）、ならびに図２４（ｃ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１３９】
第５の実施形態の共鳴トンネルダイオード５０が第１の実施形態と異なっている点は、シリコン薄板のうちで第２の電極１１２の直下以外の領域が、酸化されたシリコン薄板４００となっている点である。このために、リーク電流経路が極めて少なくなって、著しいバレー電流の低減が可能となり、高いＰ／Ｖ比が達成される。
【０１４０】
次に、図２２（ａ）〜（ｄ）、図２３（ａ）〜（ｄ）、及び図２４（ａ）〜（ｄ）を参照して、本実施形態の共鳴トンネルダイオード５０の製造方法を説明する。但し、このうちで図２４（ｂ）に相当する工程までは、先に説明した第１の実施形態における対応する工程と同じであるので、ここではその説明を省略する。
【０１４１】
本実施形態では、第１の実施形態における図４（ａ）及び（ｂ）の工程と図４（ｃ）及び（ｄ）の工程との間に、第２のレジスト１０９を除去してから温度約９００℃のパイロジェニック酸化で約１０分間の熱酸化処理を行って、厚さが約２０ｎｍの熱酸化膜を形成する。この熱酸化工程によって、図２４（ｃ）及び（ｄ）に示すように、ポリシリコンからなる第１の電極１１１及び第２の電極１１２の表面が酸化されて、第２の電極１１２の直下以外に相当する箇所のシリコン薄板１０７が、酸化されたシリコン薄板４００となる。
【０１４２】
この熱酸化工程以降の製造工程は、第１の実施形態に関して図４（ｃ）及び（ｄ）を参照して説明した製造工程と同様であり、ここでは説明を省略する。
【０１４３】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第５の実施形態の共鳴トンネルダイオード５０が形成される。
【０１４４】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【０１４５】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１４６】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１４７】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１４８】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１４９】
（第６の実施形態）
本発明における第６の実施形態における共鳴トンネルダイオード６０を、図面を参照しながら説明する。
【０１５０】
図２５（ａ）は、本発明における共鳴トンネルダイオード６０の上面図であり、図２５（ｂ）及び（ｃ）は、それぞれ図２５（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図２６（ａ）及び（ｃ）、図２７（ａ）及び（ｃ）、図２８（ａ）及び（ｃ）、ならびに図２９（ａ）は、共鳴トンネルダイオード６０の製造工程をあらわす工程上面図であり、図２６（ｂ）及び（ｄ）、図２７（ｂ）及び（ｄ）、図２８（ｂ）及び（ｄ）、ならびに図２９（ｂ）は、それぞれ図２６（ａ）、図２６（ｃ）、図２７（ａ）、図２７（ｃ）、図２８（ａ）、図２８（ｃ）、ならびに図２９（ａ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１５１】
第６の実施形態の共鳴トンネルダイオード６０が第１の実施形態と異なっている点は、図２５（ａ）〜（ｃ）に示すように、量子井戸となるシリコン薄板１０７を挟み込む一対のトンネル障壁材料が非対称となっている点である。すなわち、シリコン薄板１０７の下面のトンネル障壁は、シリコン酸化膜１０８であるが、シリコン薄板１０７の上面のトンネル障壁４０１は、弗化カルシウムＣａＦ2膜などシリコン酸化膜１０８とは異なる材料の膜から構成されている。
【０１５２】
共鳴電子トンネルダイオードにおいて、電子の入射側となる方のトンネル障壁の高さを変化させると、ピーク電流の大きさとその半値幅とを変化させることができる。例えば、ポテンシャル高さが約３.１ｅＶであるシリコン酸化膜の代わりに、本実施形態のように共鳴トンネルダイオード６０のように、ポテンシャル高さが約１ｅＶであるＣａＦ2膜を用いれば、ピーク電流の半値幅はブロードになるものの、より高いピーク電流値を得ることが可能となる。これより、集積回路素子の中でも高速性を要求される部分に、本実施形態の共鳴トンネルダイオード６０を用いれば、得られる集積回路素子の動作の高速化が図れることになる。
【０１５３】
次に、図２６（ａ）〜（ｄ）、図２７（ａ）〜（ｄ）、図２８（ａ）〜（ｄ）、ならびに図２９（ａ）及び（ｂ）を参照して、本実施形態の共鳴トンネルダイオード６０の製造方法を説明する。但し、このうちで図２７（ｄ）に相当する工程までは、先に説明した第１の実施形態における対応する工程と同じであるので、ここではその説明を省略する。
【０１５４】
ポリシリコン層１０６の形成後に、温度約９００℃で約２０分間に渡ってＰＯＣｌ3ガスを用いた高濃度燐拡散工程を行って、燐を約１×１０19ｃｍ-3以上の濃度でポリシリコン層１０６に添加する。その後に、フォトリソグラフィー法及びパターニングにより、図２８（ａ）に示すように、所定のパターンの第２のレジスト１０９を形成する。そして、ＳｉＣｌ4、ＣＨ2Ｆ2、ＳＦ6及びＯ2ガスを用いたドライエッチングによって、ポリシリコン層１０６のパターニングを行う。これにより、図２８（ｂ）に示すように、第１の電極１１１が形成される。
【０１５５】
ここで、本実施形態では、第１の実施形態とは異なって、シリコン薄板１０７の上に第２のレジスト１０９が形成されていない。そのため、上記のドライエッチング工程によってシリコン薄板１０７の上のポリシリコン層１０６が完全に除去されて、シリコン酸化膜１０８が露出する（図２８（ｂ）参照）。
【０１５６】
その後に、図２８（ｃ）及び（ｄ）に示すように、第２のレジスト１０９を除去し、層間絶縁膜１１３をＬＰＣＶＤ法で約２００ｎｍの厚さに堆積する。そして、フォトリソグラフィー法により、シリコン薄板１０７の上に約１μｍ×約１μｍの大きさの開口マスクパターンを形成する。そして、ＣＦ4及びＯ2ガスを用いたドライエッチングによって、シリコン薄板１０７の表面を露出させる。さらに、ＭＢＥ法によって、露出したシリコン薄板１０７の表面の上に厚さ約１．５ｎｍのＣａＦ2膜を堆積して、第２のトンネル障壁４０１を形成する。
【０１５７】
その後に、ＬＰＣＶＤ法によって、燐を約１×１０19ｃｍ-3以上の濃度に添加したポリシリコンを堆積し、さらにフォトリソグラフィ及びドライエッチング法によってポリシリコンをパターニングして、第２の電極１１２をシリコン薄板１０７の直上に形成する（図２８（ｄ））。なお、本実施例の製造方法によれば、第１の電極１１１と第２の電極１１２との間で不純物の添加濃度を変えて、両電極１１１及び１１２の中のフェルミレベルを異なったものにすることが可能である。
【０１５８】
さらに、図２９（ａ）及び（ｂ）に示すように、第２の層間絶縁膜４０２をＬＰＣＶＤ法によって厚さ約２００ｎｍに堆積し、フォトリソグラフィ法によって、第１の電極１１１及び第２の電極１１２に相当する位置に開口部を有するマスクパターンを形成し、ＣＦ4及びＯ2ガスを用いて、開口部の第２の層間絶縁膜４０２を除去する。その後に、アルミ膜をスパッタ法で約１μｍの厚さに堆積し、さらにパターニングして、図２９（ａ）及び（ｂ）に示すような第３の電極１１４を形成する。
【０１５９】
それ以降の製造工程は、第１の実施形態に関して図４（ａ）〜（ｅ）を参照して説明した製造工程と同様であり、ここでは説明を省略する。
【０１６０】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／第２のトンネル障壁４０１から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第６の実施形態の共鳴トンネルダイオード６０が形成される。
【０１６１】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【０１６２】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１６３】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１６４】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１６５】
また、ポリシリコンの第２の電極１１２を形成する代わりに、第２のトンネル障壁４０１に直接にコンタクトする第３の電極１０４を形成してもよい。
【０１６６】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１６７】
また、本発明の第２〜第５の実施形態で説明した構成において、上記のように第１のトンネル障壁と第２のトンネル障壁とを非対称に形成してもよい。
【０１６８】
（第７の実施形態）
本発明における第７の実施形態における共鳴トンネルダイオード７０を、図面を参照しながら説明する。
【０１６９】
図３０（ａ）は、本発明における共鳴トンネルダイオード７０の上面図であり、図３０（ｂ）及び（ｃ）は、それぞれ図３０（ａ）の上面図の線Ｘ−Ｘ’及び線Ｙ−Ｙ’における断面図である。また、図３１（ａ）及び（ｃ）、図３２（ａ）及び（ｃ）、ならびに図３３（ａ）及び（ｃ）は、共鳴トンネルダイオード７０の製造工程をあらわす工程上面図であり、図３１（ｂ）及び（ｄ）、図３２（ｂ）及び（ｄ）、ならびに図３３（ｂ）及び（ｄ）は、それぞれ図３１（ａ）、図３１（ｃ）、図３２（ａ）、図３２（ｃ）、図３２（ａ）、図３２（ｃ）、図３３（ａ）、ならびに図３３（ｃ）の線Ｘ−Ｘ’における断面図である。なお、図面中で同一の構成要素には、同じ参照番号を付している。また、第１の実施形態においてと同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１７０】
本実施形態の共鳴トンネルダイオード７０が、第１の実施形態の共鳴トンネルダイオード１０と異なるのは、シリコン薄板１０７とシリコン酸化膜１０８とからなる二重障壁構造１０００が、第１の実施形態の共鳴トンネルダイオード１０ではその両端がシリコン基板１にサポートされているのに対して、本実施形態の共鳴トンネルダイオード７０ではメサ上に加工されており、且つ二重障壁構造１０００の周辺部がシリコン酸化膜等の層間絶縁膜１１３によって覆われている点である。これにより、リーク電流経路が極めて少なくなり、著しいバレー電流の低減が可能となって、高いＰＶ比が達成可能となる。また、メサ構造を用いることによって、二重障壁構造１０００に印加され得る機械的なストレスも、低減される。
【０１７１】
次に、図３１（ａ）〜（ｄ）、図３２（ａ）〜（ｄ）、及び図３３（ａ）〜（ｄ）を参照して、本実施形態の共鳴トンネルダイオード７０の製造方法を説明する。但し、このうちで図３３（ｂ）に相当する工程までは、先に説明した第１の実施形態における対応する工程と同じであるので、ここではその説明を省略する。
【０１７２】
第１の実施形態の製造方法では、図４（ａ）及び（ｂ）を参照して説明したポリシリコン層１０６のドライエッチングによって第１及び第２の電極１１１及び１１２を形成する工程で、シリコン酸化膜１０８が露出した時点で、エッチングを終了させる。それに対して、本実施形態では、上記ドライエッチングによってシリコン薄板１０７及び下側のシリコン酸化膜１０８まで除去して、二重障壁構造１０００の断面形状をメサ型に加工する。
【０１７３】
これ以降の製造工程は、第１の実施形態に関して図４（ｃ）及び（ｄ）を参照して説明した製造工程と同様であり、ここでは説明を省略する。
【０１７４】
上記の一連の工程で、シリコン酸化膜１０８からなるトンネル障壁／シリコン薄板１０７による量子井戸／シリコン酸化膜１０８からなるトンネル障壁から構成される２重障壁構造１０００、ならびに第１の電極１１１及び第２の電極１１２と量子井戸のポテンシャル制御用の第３の電極１１４とを備えた、本発明の第７の実施形態の共鳴トンネルダイオード７０が形成される。
【０１７５】
なお、トンネル障壁として機能するシリコン酸化膜１０８は、熱酸化形成にかえて化学蒸着法もしくはオゾン酸化法によって形成されていてもよい。或いは、窒素雰囲気中での熱窒化や化学蒸着法によって形成される窒化膜、或いは窒化酸化膜、または結晶成長によって形成されるＳｉＧｅ膜、ＣａＦ2膜、或いはＳｉＣ膜でもよい。
【０１７６】
また、シリコン基板１として（００１）面方位のものを用いたが、ＳＯＩ基板を形成できるものであれば、どの面方位の基板を用いても良い。
【０１７７】
さらに、上部シリコン層１００の導電型をｐ型とし、第１及び第２の電極１１１及び１１２をｐ型不純物を拡散したポリシリコンによって形成してもよい。
【０１７８】
また、第３の電極１１４を、アルミの代わりに他の金属を用いて形成しても良い。
【０１７９】
さらに、以上の工程では、ＳＯＩ基板９０を構成する上部シリコン層１００の一部を酸化することにより、完全分離型のシリコン島１０３を形成したが、その代わりに、上部シリコン層１００を、パッド酸化膜／窒化膜の多層膜１０１のパターンをマスクにしたドライエッチング法によってメサ型に加工して、それによって分離を実現してもよい。
【０１８０】
また、第６の実施形態で説明したように、シリコン薄板の上下でトンネル障壁を非対称に形成してもよい。
【０１８１】
（第８の実施形態）
次に、本発明の第８の実施形態として、本発明に従って構成される共鳴トンネルダイオードを応用したメモリ素子４０００を、図面を参照して説明する。
【０１８２】
図３４（ａ）は、本発明の第８の実施形態における、共鳴トンネルダイオードを応用したメモリ素子４０００の上面図であり、図３４（ｂ）は、図３４（ａ）の線Ｘ−Ｘ’における断面図である。なお、これまでに説明した構成と同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１８３】
図３４（ｂ）に示すように、メモリ素子４０００は、２つの共鳴トンネルダイオード２０００及び３０００を含んでいる。２つの共鳴トンネルダイオード２０００及び３０００は、それぞれ本発明の第１の実施形態にて説明した共鳴トンネルダイオード１０の構成を有しており、フィールド酸化膜１０２によって相互に絶縁分離されるとともに、第１の電極１１１を介して直列に接続されて、メモリ素子４０００を構成している。また、図３４（ａ）及び（ｂ）で、第３の電極１１４が３箇所に形成されているが、これらはそれぞれ、メモリ素子４０００のグランド用（ＧＮＤ）端子、電源電圧用（Ｖｄｄ）端子、及び印加電圧（Ｖｄ）用端子として機能する。
【０１８４】
以上の様に構成されたメモリ素子４０００の動作について、図３５を参照して、その動作原理を説明する。図３５は、図３４（ａ）及び（ｂ）に示したメモリ素子４０００の構成において、印加電圧（Ｖｄ）用の第３の電極１１４とグランド（ＧＮＤ）用の第３の電極１１４との間の印加電圧Ｖと、それによってメモリ素子４０００に流れる電流Ｉとの関係を示した、電流電圧特性である。
【０１８５】
この場合、第１の共鳴トンネルダイオード２０００については、それが単体に存在する場合と同じ電流電圧特性（ａ）を示す。一方、第２の共鳴トンネルダイオード３０００は、負荷として機能する。そのため、その電圧電流特性（ｂ）、すなわち負荷曲線は、単体に存在するときの電流電圧特性が反転した形状になる。この結果、図３５に示すように、２つの共鳴トンネルダイオードの電圧電流特性曲線（ａ）及び（ｂ）の交点は３箇所に存在することになるが、メモリ素子４０００の全体としては、エントロピー生成最小の定理より、これらのうちで両側の２点（Ｓ１及びＳ２）しか実現されない。これら以外の第３の交点は不安定点であって、この不安定点に相当する電圧値より少しでも小さい電圧が印加されれば、メモリ素子４０００の状態は点Ｓ１に変化する。また、この不安定点に相当する電圧値より少しでも大きい電圧が印加されれば、メモリ素子４０００の状態は点Ｓ２に変化する。
【０１８６】
これより、メモリ素子４０００は、双安定メモリとして機能する。
【０１８７】
なお、以上の説明では、メモリ素子４０００を構成する２つの共鳴トンネルダイオードは、第１の実施形態の共鳴トンネルダイオード１０の構成を有しているが、本発明の他の実施形態の共鳴トンネルダイオードを用いても、同様の効果を有するメモリ素子を構成することができる。
【０１８８】
（第９の実施形態）
次に、本発明の第９の実施形態として、本発明に従って構成される共鳴トンネルダイオードを応用したメモリ素子５０００を、図面を参照して説明する。
【０１８９】
図３６（ａ）は、本発明の第９の実施形態における、共鳴トンネルダイオードを応用したメモリ素子５０００の上面図であり、図３６（ｂ）は、図３６（ａ）の線Ｘ−Ｘ’における断面図である。なお、これまでに説明した構成と同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１９０】
図３６（ｂ）に示すように、本実施形態のメモリ素子５０００は、１個の共鳴トンネルダイオード５１００と、共鳴トンネルダイオード５１００の第１の電極１１１に第１の層間絶縁膜１１３を介して直列に接続されたポリシリコン膜４０５と、を有している。ポリシリコン膜４０５は、負荷抵抗として機能する。共鳴トンネルダイオード５１００は、本発明の第１の実施形態にて説明した共鳴トンネルダイオード１０の構成を有している。
【０１９１】
以上の様に構成されたメモリ素子５０００の動作について、図３７を参照して、その動作原理を説明する。図３７は、図３６（ａ）及び（ｂ）に示したメモリ素子５０００の構成において、２つの第３の電極１１４の間の印加電圧Ｖと、それによってメモリ素子５０００に流れる電流Ｉとの関係を示した、電流電圧特性である。
【０１９２】
負性抵抗特性を示す共鳴トンネルダイオード５１００の特性（ａ）と、負荷抵抗として機能するポリシリコン膜４０５の特性（ｂ）との間には、図３７に示すように、３箇所の交点が存在する。しかし、先に第８の実施形態に関して説明したように、これらのうちで実際に安定になるのは、Ｓ１及びＳ２の２点である。これより、本実施形態のメモリ素子５０００も双安定メモリとして機能する。
【０１９３】
ポリシリコン膜４０５の抵抗値が大きいほど、その特性を示すグラフ（ｂ）の傾きが小さくなり、安定点Ｓ１及びＳ２の間の差を大きく取ることができる。本実施形態の場合には、ポリシリコン膜４０５に燐などの不純物原子をイオン注入する際のドーズ量を変えることによって、抵抗値を任意の値に設定し、メモリ素子５０００としての動作特性を適宜設定することができる。
【０１９４】
なお、以上の説明では、メモリ素子５０００を構成する共鳴トンネルダイオード５１００は、第１の実施形態の共鳴トンネルダイオード１０の構成を有しているが、本発明の他の実施形態の共鳴トンネルダイオードを用いても、同様の効果を有するメモリ素子を構成することができる。
【０１９５】
（第１０の実施形態）
次に、本発明の第１０の実施形態として、本発明に従って構成される共鳴トンネルダイオードを応用したメモリ素子６０００を、図面を参照して説明する。
【０１９６】
図３８（ａ）は、本発明の第１０の実施形態における、共鳴トンネルダイオードを応用したメモリ素子６０００の上面図であり、図３８（ｂ）は、図３８（ａ）の線Ｘ−Ｘ’における断面図である。なお、これまでに説明した構成と同じ構成要素には同じ参照番号を付しており、その説明は省略する。
【０１９７】
図３８（ｂ）に示すように、本実施形態のメモリ素子６０００は、１個の共鳴トンネルダイオード６１００と、共鳴トンネルダイオード６１００の第１の電極１１１に第１の層間絶縁膜１１３を介して直列に接続されたディプリーション型ＭＯＳＦＥＴ６２００と、を有している。ここで、図３８（ａ）に示すように、ＭＯＳＦＥＴ６２００の第１の電極１１１側のソース端子３０３とゲート端子３０４とは短絡されていて、ノーマリーオン型で動作する。なお、共鳴トンネルダイオード６１００は、本発明の第１の実施形態にて説明した共鳴トンネルダイオード１０の構成を有している。
【０１９８】
以上の様に構成されたメモリ素子６０００の動作について、図３９を参照して、その動作原理を説明する。図３９は、図３８（ａ）及び（ｂ）に示したメモリ素子６０００の構成において、２つの第３の電極１１４の間の印加電圧Ｖと、それによってメモリ素子６０００に流れる電流Ｉとの関係を示した、電流電圧特性である。
【０１９９】
負性抵抗特性を示す共鳴トンネルダイオード６１００の特性（ａ）と、抵抗負荷として機能するディプリーション型ＭＯＳＦＥＴ６２００の特性（ｂ）との間には、図３９に示すように、３箇所の交点が存在する。しかし、先に第８の実施形態に関して説明したように、これらのうちで実際に安定になるのは、Ｓ１及びＳ２の２点である。これより、本実施形態のメモリ素子６０００も双安定メモリとして機能する。
【０２００】
本実施形態の場合、共鳴トンネルダイオード６１００とディプリーション型ＭＯＳＦＥＴ６２００とが同一基板上に形成されているので、ＣＭＯＳ回路（不図示）を用いてメモリ素子６０００の信号を読み出す構成とすることも可能である。
【０２０１】
なお、以上の説明では、ソース電極とゲート電極とが短絡されているディプレーション型ＭＯＳＦＥＴ６２００を負荷として有する構成になっているが、その代わりに、ドレイン電極とゲート電極とが短絡されているエンハンスメント型ＭＯＳＦＥＴを負荷として有する構成であっても良い。
【０２０２】
さらに、以上の説明では、メモリ素子６０００を構成する共鳴トンネルダイオード６１００は、第１の実施形態の共鳴トンネルダイオード１０の構成を有しているが、本発明の他の実施形態の共鳴トンネルダイオードを用いても、同様の効果を有するメモリ素子を構成することができる。
【０２０３】
【発明の効果】
以上に説明したように、本発明の量子化機能素子では、量子井戸として機能する部分が、ＳＯＩ基板の上部シリコン層に相当する。従って、量子井戸の結晶性は、基板と同程度に高品質である。また、シリコン酸化膜などにより良質なトンネル障壁を形成できるので、ポテンシャル障壁の高さが約３．１ｅＶと高い。さらに、量子井戸とトンネル障壁との界面は、原子レベルで平滑にすることができる。
【０２０４】
これらのことから、本発明の量子化機能素子では、極めてシャープな量子化準位が量子井戸中に形成されて、良好な電子の共鳴トンネル効果が得られる。従って、各実施形態を参照して上述してきたように、本発明によれば、すぐれた動作特性を示す量子化機能素子を実現することができる。
【０２０５】
さらに、本発明の量子化機能素子の製造方法によれば、半導体素子で一般的に使用されているシリコン系材料を使用し、また熱酸化など一般に使用されている半導体製造技術によって量子化機能素子を製造することができる。さらに、量子化機能素子の素子特性を大きく左右する量子井戸の厚さは、極めて制御性の高い熱酸化工程によって設定されるので、数ｎｍ程度の極めて薄いシリコン薄板を、ウェハ全面に渡って均一性良く設けることができる。これによって、高性能な量子化機能素子を、高い生産性で得ることが可能である。
【０２０６】
さらに、同一基板上に１つ以上の量子化機能素子とＭＯＳＦＥＴなど他の半導体素子とを混載して形成される集積回路を、容易に製造することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図２】（ａ）及び（ｃ）は、図１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図３】（ａ）及び（ｃ）は、図１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図４】（ａ）及び（ｃ）は、図１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図５】従来技術による共鳴トンネルダイオードの電流電圧特性と図１の共鳴トンネルダイオードの電流電圧特性を示す図である。
【図６】（ａ）は、本発明の第２の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図７】（ａ）及び（ｃ）は、図６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図８】（ａ）及び（ｃ）は、図６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図９】（ａ）及び（ｃ）は、図６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１０】（ａ）は、図６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）は、（ａ）に対応した工程断面図である。
【図１１】（ａ）は、本発明の第３の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図１２】（ａ）及び（ｃ）は、図１１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１３】（ａ）及び（ｃ）は、図１１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１４】（ａ）及び（ｃ）は、図１１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１５】（ａ）は、図１１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）は、（ａ）に対応した工程断面図である。
【図１６】（ａ）は、本発明の第４の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図１７】（ａ）及び（ｃ）は、図１６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１８】（ａ）及び（ｃ）は、図１６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図１９】（ａ）及び（ｃ）は、図１６の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２０】図１６の共鳴トンネルダイオードの電流電圧特性を示す図である。
【図２１】（ａ）は、本発明の第５の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図２２】（ａ）及び（ｃ）は、図２１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２３】（ａ）及び（ｃ）は、図２１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２４】（ａ）及び（ｃ）は、図２１の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２５】（ａ）は、本発明の第６の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図２６】（ａ）及び（ｃ）は、図２５の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２７】（ａ）及び（ｃ）は、図２５の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２８】（ａ）及び（ｃ）は、図２５の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図２９】（ａ）は、図２５の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）は、（ａ）に対応した工程断面図である。
【図３０】（ａ）は、本発明の第７の実施形態における共鳴トンネルダイオードの構造を示す上面図であり、（ｂ）及び（ｃ）は、その断面図である。
【図３１】（ａ）及び（ｃ）は、図３０の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図３２】（ａ）及び（ｃ）は、図３０の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図３３】（ａ）及び（ｃ）は、図３０の共鳴トンネルダイオードの製造方法を示す工程上面図であり、（ｂ）及び（ｄ）は、（ａ）及び（ｃ）にそれぞれ対応した工程断面図である。
【図３４】（ａ）は、本発明の第８の実施形態におけるメモリ素子の構造を示す上面図であり、（ｂ）は、その断面図である。
【図３５】図３４のメモリ素子の電流電圧特性を示す図である。
【図３６】（ａ）は、本発明の第９の実施形態におけるメモリ素子の構造を示す上面図であり、（ｂ）は、その断面図である。
【図３７】図３５のメモリ素子の電流電圧特性を示す図である。
【図３８】（ａ）は、本発明の第１０の実施形態におけるメモリ素子の構造を示す上面図であり、（ｂ）は、その断面図である。
【図３９】図３８のメモリ素子の電流電圧特性を示す図である。
【図４０】（ａ）〜（ｄ）は、化合物半導体材料を利用した従来の共鳴トンネルダイオードの製造方法の一例を示す断面図である。
【図４１】（ａ）〜（ｅ）は、シリコン系材料を利用した従来の共鳴トンネルダイオードの製造方法の一例を示す断面図である。
【符号の説明】
１  シリコン基板
１０  共鳴トンネルダイオード
２０  共鳴トンネルダイオード
３０  共鳴トンネルダイオード
４０  共鳴トンネルダイオード
５０  共鳴トンネルダイオード
６０  共鳴トンネルダイオード
７０  共鳴トンネルダイオード
９０  シリコン・オン・インシュレータ（ＳＯＩ）基板
９９  埋め込みシリコン酸化膜層
１００  上部シリコン膜層
１０１  パッド酸化膜／窒化膜の多層膜
１０２  フィールド酸化膜
１０３  シリコン島
１０４  第１のレジスト
１０５  レジスト開口部
１０６  ポリシリコン層
１０７  シリコン薄板
１０８  シリコン酸化膜
１０９  第２のレジスト
１１１  第１の電極
１１２  第２の電極
１１３  層間絶縁膜
１１４  第３の電極
２００  ｐ型シリコン薄板
２０１  ｎ型シリコン薄板
３００  第２の窒化膜
３０１  第２のレジスト
３０２  シリコン基板の露出部
３０３  ソース／ドレイン
３０４  ゲート電極
４００  酸化されたシリコン薄板
４０１  第２のトンネル障壁
４０２  第２の層間絶縁膜
４０５  負荷抵抗用ポリシリコン
１０００  二重障壁構造
２０００、３０００  共鳴トンネルダイオード
４０００  メモリ素子
５０００  メモリ素子
５１００  共鳴トンネルダイオード
６０００  メモリ素子
６１００  共鳴トンネルダイオード
６２００  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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