(57)【特許請求の範囲】
【請求項１】
第１又は第２導電型の半導体基板と、
該半導体基板の上部の全面に成長された不純物がドーピングされないエピタキシャル層と、
該エピタキシャル層の一部の表面部内に形成された高濃度の第１導電型のコレクタ領域と、
前記エピタキシャル層に前記高濃度コレクタ領域に近接して形成されたトレンチと、
該トレンチの一側方のエピタキシャル層に前記高濃度コレクタ領域と連結されるように形成された第１導電型の低濃度コレクタ領域と、
前記トレンチの下部のエピタキシャル層に形成された第２導電型の外部ベース領域と、
前記トレンチの側面のエピタキシャル層に前記低濃度コレクタ領域と接するように、かつ前記外部ベース領域と接続されて形成された第２導電型不純物領域と、
前記トレンチの下部の外部ベース領域上に形成されたサリサイド層と、
前記トレンチの側面の第２導電型不純物領域に連結されるように形成された第１導電型の導電層と
を具備することを特徴とする高速バイポーラトランジスタ。
【請求項２】
前記エピタキシャル層は第１導電型のシリコンを成長させたものであることを特徴とする請求項１記載の高速バイポーラトランジスタ。
【請求項３】
前記エピタキシャル層は第２導電型のシリコンを成長させたものであることを特徴とする請求項１記載の高速バイポーラトランジスタ。
【請求項４】
前記エピタキシャル層上に誘電体層として酸化膜、窒化膜、ＣＶＤ酸化膜が順次積層されることを特徴とする請求項１記載の高速バイポーラトランジスタ。
【請求項５】
前記導電層と前記第２導電型不純物領域間に第１導電型の接合部不純物領域が更に形成されることを特徴とする請求項１記載の高速バイポーラトランジスタ。
【請求項６】
前記サリサイド層は、Ti,W,Pt,Coのうちいずれか一つの金属物質で形成されることを特徴とする請求項１記載の高速バイポーラトランジスタ。
【請求項７】
第１又は第２導電型の半導体基板上にエピタキシャル層を成長させる第１段階と、
それら結果物のエピタキシャル層に選択的に第１導電型不純物を高濃度に注入及び活性化して高濃度コレクタ領域を形成する第２段階と、
それら結果物上に誘電体層を形成し、前記高濃度コレクタ領域に近接して前記エピタキシャル層にトレンチを形成する第３段階と、
それら結果物のトレンチ内壁に熱酸化膜を形成した後、トレンチ一垂直面の前記エピタキシャル層に第１導電型不純物をイオン注入及び熱処理して前記高濃度コレクタ領域と連結される低濃度コレクタ領域を形成する第４段階と、
それら結果物のトレンチ下部エピタキシャル層に第２導電型不純物をイオン注入及び熱処理して外部ベース領域を形成し、さらに前記トレンチの一垂直面のエピタキシャル層に第２導電型不純物をイオン注入及び熱処理して前記低濃度コレクタ領域に接するように、かつ前記外部ベース領域と接続されて第２導電型の不純物領域を形成する第５段階と、
それら結果物のトレンチ側壁に酸化膜スペーサを形成後、トレンチ下部の前記外部ベース領域上にサリサイド層を形成する第６段階と、
それら結果物のトレンチを酸化膜で埋め表面を平坦化した後、酸化膜を一部除去して前記第２導電型の不純物領域の側面を露出させる第７段階と、
前記露出した側面で前記第２導電型の不純物領域に連結される導電層を第１導電型不純物ドープのポリシリコンで形成する第８段階と
を具備することを特徴とする高速バイポーラトランジスタの製造方法。
【請求項８】
前記第８段階の工程後に所定の熱処理を施して前記導電層から第１導電型不純物を拡散させることにより、第１導電型接合部不純物領域を前記第２導電型不純物領域内に形成することを特徴とする請求項７記載の高速バイポーラトランジスタの製造方法。
【請求項９】
前記第５段階工程で、トレンチ下部のエピタキシャル層に第２導電型不純物をイオン注入し、さらに前記トレンチの一垂直面のエピタキシャル層に第２導電型不純物をイオン注入した後熱処理して外部ベース領域と第２導電型不純物領域を同時に形成することを特徴とする請求項７記載の高速バイポーラトランジスタの製造方法。
【請求項１０】
前記第２段階工程で、エピタキシャル層上に誘電体層の一部又は全部を先に形成した後高濃度のコレクタ領域を形成することを特徴とする請求項７記載の高速バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速バイポーラトランジスタ及びその製造方法に係るもので、特にコレクタ領域の面積を減らしてコレクタと半導体基板間のキャパシタンスを減少させることにより素子の処理速度を向上させ得る高速バイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
高速バイポーラ素子は大別してSi、Ga-As 及び異種接合Si素子に分類され、この中でGa-As 素子及び異種接合素子は製造工程が複雑で、装置に対する依存性が強いため、現在の大部分の研究及び生産ラインを構成するSi素子の製造装置を使用して製造することは殆ど不可能である。
【０００３】
そこで、Si素子の製造装置を使用して高速バイポーラ素子を形成する技術が開発されつつあり、その代表的なものとして、IEE BCTM  11:3、173 に記述された"Lamped-heated Rapid Vapor-phase Doping Technology for 100-GHz Si Bipolar Transistors"がある。この技術による従来の高速バイポーラトランジスタでは、図８に示すように、トレンチ５１，５２を基本的に深いトレンチ工程で形成しており、かつダブルポリシリコン（高濃度のIBDP（in-situ  boron-doped polysilicon）５３とIPDP(in-situ  phosphorus  polysilicon)５４）の自己整合構造によりエミッタ−ベース５５，５６を形成している。
【０００４】
【発明が解決しようとする課題】
しかるに、このような従来の高速バイポーラトランジスタでは、その素子の構造からして、半導体チップの小型化に伴う垂直／水平方向の大きさの縮小（スケールダウン）をなし得なく、Ｃjs（コレクタと基板間のキャパシタンス）が大きく、かつ垂直方向の段差性に問題があるという欠点があった。
【０００５】
このような問題点を解決するため本発明の目的は、通常のシリコンレベルの高速バイポーラ素子の構造を変更して同様な技術的／経済的レベルでより高速化を図り得る高速バイポーラトランジスタを提供しようとするものである。
また、本発明の目的は、コレクタ面積を減らして素子の速度を向上させ、かつシングルポリシリコン構造を用いて垂直方向の段差性に優れた高速バイポーラトランジスタを提供しようとするものである。
さらに、本発明の他の目的は、通常のシリコン食刻装置を用いてトレンチを形成し得る高速バイポーラトランジスタの製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため本発明に係る高速バイポーラトランジスタは、第１又は第２導電型の半導体基板と、該半導体基板の上部の全面に成長された不純物がドーピングされないエピタキシャル層と、該エピタキシャル層の所定領域に形成された高濃度の第１導電型のコレクタ領域と、前記エピタキシャル層に前記高濃度コレクタ領域に近接して形成されたトレンチと、該トレンチの一側方のエピタキシャル層に前記高濃度コレクタ領域と連結されるように形成された第１導電型の低濃度コレクタ領域と、前記トレンチの下部と側面のエピタキシャル層に前記低濃度コレクタ領域と接するように形成された第２導電型の外部ベース領域及び第２導電型不純物領域と、前記トレンチの下部の外部ベース領域上に形成されたサリサイド層と、前記トレンチの側面の第２導電型不純物領域に連結されるように形成された第１導電型の導電層とを具備することを特徴とする。ここで、前記エピタキシャル層としては第１導電型または第２導電型のシリコンを使用することもできる。また、前記導電層と前記第２導電型不純物領域間に第１導電型の接合部不純物領域を更に形成することもできる。
【０００７】
また、本発明の高速バイポーラトランジスタの製造方法は、第１又は第２導電型の半導体基板上にエピタキシャル層を成長させる第１段階と、それら結果物のエピタキシャル層に選択的に第１導電型不純物を高濃度に注入及び活性化して高濃度コレクタ領域を形成する第２段階と、それら結果物上に誘電体層を形成し、前記高濃度コレクタ領域に近接して前記エピタキシャル層にトレンチを形成する第３段階と、それら結果物のトレンチ内壁に熱酸化膜を形成した後、トレンチ一垂直面の前記エピタキシャル層に第１導電型不純物をイオン注入及び熱処理して前記高濃度コレクタ領域と連結される低濃度コレクタ領域を形成する第４段階と、それら結果物のトレンチ下部エピタキシャル層に第２導電型不純物をイオン注入及び熱処理して外部ベース領域を形成し、さらに前記トレンチの一垂直面のエピタキシャル層に第２導電型不純物をイオン注入及び熱処理して前記低濃度コレクタ領域に接する第２導電型の不純物領域を形成する第５段階と、それら結果物のトレンチ側壁に酸化膜スペーサを形成後、トレンチ下部の前記外部ベース領域上にサリサイド層を形成する第６段階と、それら結果物のトレンチを酸化膜で埋め表面を平坦化した後、所定深さと広さに酸化膜を除去して前記第２導電型の不純物領域の側面を適正面積だけ露出させる第７段階と、前記露出した側面で前記第２導電型の不純物領域に連結される導電層を第１導電型不純物ドープのポリシリコンで形成する第８段階とを具備することを特徴とする。ここで、前記第４段階の工程時、トレンチ内壁に前記熱酸化膜を形成した後、トレンチの一垂直面を所定幅に露出させ、その上で前記イオン注入工程を施すこともできる。また、前記第８段階の工程後に所定の熱処理を施して前記導電層から第１導電型不純物を適切な深さに拡散させることにより、第１導電型接合部不純物領域を前記第２導電型不純物領域内に形成することもできる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。図６は本発明の高速バイポーラトランジスタの実施の形態を示す断面図、図７は平面図である。これらの図に示すように、本実施の形態の高速バイポーラトランジスタは、Ｎ型又はＰ型の半導体基板としてのシリコン基板１０と、該シリコン基板１０の上部の全面に成長された不純物がドーピングされないエピタキシャル層１２と、該エピタキシャル層１２の所定領域に形成された高濃度のＮ型のコレクタ領域３０と、前記エピタキシャル層１２に前記高濃度コレクタ領域３０に近接して形成されたトレンチ１１と、前記エピタキシャル層１２上に形成された誘電体層２０と、前記トレンチ１１の一側方のエピタキシャル層１２に前記高濃度コレクタ領域３０と連結されるように形成されたＮ型の低濃度コレクタ領域３０ａと、前記トレンチ１１の下部と側面のエピタキシャル層１２に前記低濃度コレクタ領域３０ａと接するように形成されたＰ型の外部ベース領域３２及びＰ型不純物領域３３と、前記トレンチ１１下部の外部ベース領域３２上に形成されたサリサイド層３２ａと、前記トレンチ１１側面のＰ型不純物領域３３に連結されるように形成されたＮ型のポリシリコン層（導電層）３４と、該ポリシリコン層３４からの不純物拡散によりＰ型不純物領域３３内に形成されたＮ型接合部不純物領域３４ａと、前記トレンチ１１の内壁に形成された熱酸化膜２４と、前記トレンチ１１の側壁及び誘電体層２０の内壁に形成された酸化膜スペーサ２５と、前記トレンチ１１の内側及び誘電体層２０の内側を埋めるＣＶＤ酸化膜２６と、該ＣＶＤ酸化膜２６上を含む全表面を覆う絶縁膜２７と、該絶縁膜２７、誘電体層２０、ＣＶＤ酸化膜２６を貫通して前記コレクタ領域３０、サリサイド層３２ａ、ポリシリコン層３４に接続されるコレクタ電極４０、ベース電極４２、エミッタ電極４４からなる。なお、誘電体層２０は下から順に酸化膜２１、窒化膜２２、ＣＶＤ酸化膜２３の３層構造からなる。また、サリサイド層３２ａはＴｉ，Ｗ，Ｐｔ，Ｃｏのうちいずれか１つの金属物質で形成される。さらに、エピタキシャル層１２はＰ型またはＮ型のシリコンで形成することもできる。
【０００９】
上記のような高速バイポーラトランジスタは図１ないし図６に示す本発明の製造方法の実施の形態により製造される。まず、図１に示すように、Ｎ型又はＰ型シリコン基板１０上に不純物のドーピングされないシリコンを用いて所定厚さにエピタキシャル層１２を成長させ、該エピタキシャル層１２の所定領域にＮ型不純物を1.0E18〜1.0E20/cm2の濃度にイオン注入した後熱処理してバイポーラ素子の高濃度のコレクタ領域３０を形成する。その後、それら結果物上に誘電体層２０として酸化膜２１、窒化膜２２、及びＣＶＤ酸化膜２３を順次形成する。なお、エピタキシャル層１２としては、Ｎ型又はＰ型不純物がドーピングされたものを使用することもできる。また、高濃度のコレクタ領域３０はエピタキシャル層１２の上部に酸化膜２１を形成した後に形成することもできる。
【００１０】
次いで、図２に示すように、写真食刻工程で誘電体層２０に開口部を形成し、この開口部を通して、高濃度コレクタ領域３０の近くのエピタキシャル層１２に浅い所定深さ（１μｍ）のトレンチ１１を食刻工程で形成する。その後、イオン注入過程で発生するシリコン表面の破損を保護し汚染を防止するため、トレンチ１１の内壁に数十乃至1000Å程度の熱酸化膜２４を形成する。次いで、写真食刻工程によりトレンチ１１の一垂直面に位置する熱酸化膜２４を所定の幅に除去して前記一垂直面を所定の幅に露出させた後、適当なイオン注入ビームの角度（ウェハ垂直面に対するイオン注入ビームの角度）及び回転にてトレンチ１１の一垂直面に所定の濃度、エネルギ及び回数にてＮ型不純物をイオン注入し、適切な熱処理を施すことにより、トレンチ１１の一垂直面のエピタキシャル層１２に前記高濃度コレクタ領域３０と連結して低濃度コレクタ領域３０ａを形成する。
【００１１】
次いで、角度０゜でトレンチ１１の下部にＰ型不純物を所定の濃度とエネルギでイオン注入し、適切な熱処理を施すことにより、トレンチ１１下部のエピタキシャル層１２に外部ベース領域３２を形成する。さらに、低濃度コレクタ領域３０a を形成するときと同様に適切な角度及び回転でトレンチ１１の一垂直面にＰ型不純物を所定の濃度とエネルギでイオン注入し所定の熱処理を施すことにより、トレンチ１１の一垂直面のエピタキシャル層１２に前記低濃度コレクタ領域３０ａに接するＰ型不純物領域３３を形成する。なお、外部ベース領域３２とＰ型不純物領域３３の熱処理は同時に施すこともできる。
【００１２】
次いで、図３に示すように、ＣＶＤ酸化膜を所定の厚さに堆積した後エッチバック食刻してトレンチ１１の側壁に酸化膜スペーサ２５を形成した後、Ｔｉ，Ｗ，Ｐｔ，Ｃｏ等の適切な金属を堆積、熱処理及びエッチングすることにより、トレンチ１１下部の外部ベース領域３２上に抵抗の低いサリサイド層３２ａを形成する。
【００１３】
次いで、図４に示すように、ＴＥＯＳ等のＣＶＤ酸化膜とフォトレジストを用いたエッチバック食刻工程を施してトレンチ１１及び誘電体層２０の開口部をＣＶＤ酸化膜２６で埋め表面を平坦化する。
【００１４】
次いで、図５に示すように、写真及び適切な食刻工程を施して適正な深さと広さに酸化膜スペーサ２５及び酸化膜２４，２６を除去してＰ型不純物領域３３の側面を適正面積だけ露出させた後、Ｎ型不純物が高濃度にドーピングされたポリシリコンを適切な厚さに堆積させてから写真及び食刻工程を施して一部を除去することにより、Ｐ型不純物領域３３に連結されるポリシリコン層（導電層）３４を形成する。
【００１５】
次いで、所定の熱処理を施してポリシリコン層３４からＮ型不純物が適切な深さに拡散されるようにして、前記Ｐ型不純物領域３３内にＮ型の接合部不純物領域３４ａを形成する。
【００１６】
次いで、図６に示すように、それら結果物の上に所定のＣＶＤ膜（BPSG,HTO,LTO,TEOS,SOG 等）を堆積し、所定のリフロ工程を施して平坦化を行うことにより絶縁膜２７を形成する。その後、写真及び食刻工程を施すことにより、絶縁膜２７、誘電体層２０、ＣＶＤ酸化膜２６に前記高濃度コレクタ領域３０、ポリシリコン層３４及びサリサイド層３２ａにそれぞれ到達するコンタクトホールを形成する。その後、それら結果物の上にＡｌ，Ｗ等の金属若しくはＴｉ，ＴｉＮ，Ａｌ等を組み合わせて蒸着した後、写真及び食刻工程を施してパターニングすることにより、前記高濃度コレクタ領域３０、ポリシリコン層３４、サリサイド層３２ａに接続されるコレクタ電極４０、エミッタ電極４４、ベース電極４２をそれぞれ形成する。
【００１７】
図７は図６の平面図であって、以上の方法により得られた高速バイポーラトランジスタは高濃度のコレクタ領域３０と低濃度のコレクタ領域３０ａ及び外部ベース領域３２が横方向に相互連結された構造を有することが分かる。
【００１８】
そして、上記のような高速バイポーラトランジスタ及びその製造方法によれば、深いトレンチの代わりに１μｍ以下の浅いトレンチ１１を用いて通常のシリコン食刻装置で形成できるし、通常の技術で水平方向に動作するようにコレクタ領域を形成してその面積を減らすことにより、Ｃjsを減少させて素子の速度の向上を図ることができ、かつシングルポリシリコンの使用により垂直方向の段差性も優れているという効果がある。
【００１９】
【発明の効果】
以上詳細に説明したように本発明の高速バイポーラトランジスタ及びその製造方法によれば、通常のシリコン食刻装置で形成できるし、通常の技術で素子の速度を向上させることができ、かつ垂直方向の段差性も優れている。
【図面の簡単な説明】
【図１】本発明に係る高速バイポーラトランジスタの製造方法の実施の形態を示す断面図。
【図２】本発明に係る高速バイポーラトランジスタの製造方法の実施の形態を示す断面図。
【図３】本発明に係る高速バイポーラトランジスタの製造方法の実施の形態を示す断面図。
【図４】本発明に係る高速バイポーラトランジスタの製造方法の実施の形態を示す断面図。
【図５】本発明に係る高速バイポーラトランジスタの製造方法の実施の形態を示す断面図。
【図６】本発明に係る高速バイポーラトランジスタ及びその製造方法の実施の形態を示す断面図。
【図７】本発明に係る高速バイポーラトランジスタの実施の形態を示す平面図。
【図８】従来の高速バイポーラトランジスタの断面図。
【符号の説明】
１０  シリコン基板
１１  トレンチ
１２  エピタキシャル層
２０  誘電体層
２４  熱酸化膜
２５  酸化膜スペーサ
２６  ＣＶＤ酸化膜
３０  高濃度コレクタ領域
３０ａ  低濃度コレクタ領域
３２  外部ベース領域
３２ａ  サリサイド層
３３  Ｐ型不純物領域
３４  ポリシリコン層
３４ａ  Ｎ型接合部不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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