(57)【特許請求の範囲】
【請求項１】
各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロックを備え、前記複数のメモリセルの各々は、半導体層上に絶縁膜を介して形成され、かつ前記複数のメモリセルの各々は、第１の不純物領域と、第２の不純物領域と、前記第１および第２の不純物領域の間に形成されるボディ領域と、前記ボディ領域上にゲート絶縁膜を介して形成される制御電極と、前記第１の不純物領域に電気的に接続する一方電極ノードを有しかつ情報を格納するキャパシタとを有し、
前記複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１列のメモリセルの第２の不純物領域に接続される複数のビット線、
前記複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１行のメモリセルの前記制御電極に接続される複数のワード線、
前記複数のメモリブロックに対応して配置され、各々が対応のメモリブロックのビット線をプリチャージ電圧にプリチャージする複数のプリチャージ手段、
セルフリフレッシュモード指示信号に応答して活性化され、リフレッシュすべきメモリブロックおよびメモリセルを指定するリフレッシュアドレスを所定周期で発生し、前記リフレッシュアドレスに従って指定されたメモリブロックのメモリセルの記憶情報のリフレッシュを行なうデータリフレッシュ手段、および
ボディリフレッシュ指示信号に応答して活性化され、前記リフレッシュアドレスが指定するメモリブロックと異なるメモリブロックにおいてワード線を非選択状態に維持しつつかつ前記メモリセルのボディ領域に蓄積された電荷が対応のビット線へ伝達されるようなボディリフレッシュ電圧をビット線へ印加するボディリフレッシュ手段を備え、
前記ボディリフレッシュ手段は、前記異なるメモリブロックの各ビット線へ、前記プリチャージ手段を介して前記ボディリフレッシュ電圧が印加されるように、前記プリチャージ手段が供給する電圧を前記プリチャージ電圧から前記ボディリフレッシュ電圧に変更する電圧変更手段を含む、半導体記憶装置。
【請求項２】
前記データリフレッシュ手段は、
前記セルフリフレッシュモード指示信号の活性化時活性化され、所定の間隔で同じメモリブロックの異なる行が順次選択されるように前記リフレッシュアドレスを発生する手段を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記ボディリフレッシュ手段は、
前記リフレッシュアドレスが１つのメモリブロックの最後の行を指定することに応答して、前記電圧変更手段に前記プリチャージ電圧から前記ボディリフレッシュ電圧への変更を指示する手段を含む、請求項２記載の半導体記憶装置。
【請求項４】
前記ボディリフレッシュ手段は、
前記リフレッシュアドレスを受け、前記リフレッシュアドレスが指定するメモリブロックの次にリフレッシュされるメモリブロックを前記異なるメモリブロックとして選択する手段を含む、請求項２または３に記載の半導体記憶装置。
【請求項５】
各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロックを備え、前記複数のメモリセルの各々は、半導体層上に絶縁膜を介して形成され、かつ前記複数のメモリセルの各々は、第１の不純物領域と、第２の不純物領域と、前記第１および第２の不純物領域の間に形成されるボディ領域と、前記ボディ領域上にゲート絶縁膜を介して形成される制御電極と、前記第１の不純物領域に電気的に接続する一方電極ノードを有しかつ情報を格納するキャパシタとを有し、
前記複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１列のメモリセルの第２の不純物領域に接続される複数のビット線、
前記複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１行のメモリセルの前記制御電極に接続される複数のワード線、
リフレッシュ指示信号に応答して活性化され、リフレッシュすべきメモリブロックおよびメモリセルを指定するリフレッシュアドレスを発生し、前記リフレッシュアドレスに従って指定されたメモリブロックのメモリセルの記憶情報のリフレッシュを行なうデータリフレッシュ手段、および
前記リフレッシュ指示信号に応答して活性化され、前記リフレッシュアドレスが指定するメモリブロックと異なるメモリブロックにおいてワード線を非選択状態に維持しつつかつ前記メモリセルのボディ領域に蓄積された電荷が対応のビット線へ伝達されるようなボディリフレッシュ電圧をビット線へ印加するボディリフレッシュ手段を備え、
前記ボディリフレッシュ手段は、
前記リフレッシュ指示信号に応答して列選択信号線を介して前記異なるメモリブロックの列を選択する列選択手段と、
前記リフレッシュ指示信号に応答して前記列選択手段により選択された列へ前記ボディリフレッシュ電圧に相当するデータを伝達する書込手段を含む、半導体記憶装置。
【請求項６】
前記書込手段は、通常動作モードにおけるデータ書込動作時、外部からの書込データに対応する内部書込データをメモリセルへ伝達するための書込ドライバを備える、請求項５記載の半導体記憶装置。
【請求項７】
前記列選択手段は、
前記リフレッシュアドレスと前記リフレッシュ指示信号とに従って前記異なるメモリブロックの列を列選択信号線を介して選択状態へ駆動する手段を備える、請求項５または６に記載の半導体記憶装置。
【請求項８】
前記列選択手段は、
前記異なるメモリブロックの各列選択信号線に対応して設けられる出力ノードを有し、通常動作モード時活性化されると列アドレスに従って対応の出力ノードを選択状態へ駆動する列デコーダと、
前記リフレッシュ指示信号に応答して前記列デコーダの出力ノードを順次シフト動作により選択状態へ駆動するシフトレジスタ手段を備える、請求項５から７のいずれかに記載
の半導体記憶装置。
【請求項９】
前記データリフレッシュ手段は、さらに、前記複数のメモリブロックに対応して設けられる複数のセンスアンプ回路をさらに含み、各前記センスアンプ回路は、対応のセンス駆動信号線上のセンス駆動信号の活性化時活性化され、対応のメモリブロックのビット線上の電位を検知増幅する複数のセンスアンプを含み、
前記ボディリフレッシュ手段は、さらに、前記ボディリフレッシュ手段の活性化時前記異なるメモリブロックに対する前記センス駆動信号線上の電圧を前記センス駆動信号の活性化時のそれと逆極性の電圧レベルに設定する手段を含む、請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記ビット線は、各メモリセル列に対応して対を成して設けられ、
前記複数のセンスアンプの各々は、対応のビット線対の高電位のビット線電位を高電圧レベルへ駆動するＰＭＯＳセンスアンプと、前記対応のビット線対の低電位のビット線を低電圧レベルへ駆動するＮＭＯＳセンスアンプとを含み、
前記センス駆動信号線は、前記ＰＭＯＳセンスアンプに対して設けられるＰＭＯＳセンス駆動信号線と、前記ＮＭＯＳセンスアンプに対して設けられるＮＭＯＳセンス駆動信号線とを備え、
各前記センスアンプ回路は、対応のセンスアンプの非活性化時活性化され、予め定められた電圧に対応のＮセンス駆動信号線およびＰセンス駆動信号線を保持するイコライズ手段をさらに備え、
前記ボディリフレッシュ手段は、前記ボディリフレッシュ手段の活性化時、前記異なるメモリブロックに対して設けられたイコライズ手段を非活性化する手段を含む、請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特にメモリセルが絶縁層上に形成されるＳＯＩ（Silicon On Insulator）構造を有するダイナミック型半導体記憶装置（ＳＯＩ−ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
ＳＯＩ型薄膜トランジスタは、３次元集積回路および液晶ディスプレイなどの構成要素として用いられている。このＳＯＩ型薄膜トランジスタは、半導体基板上に絶縁膜を介して形成される半導体層に形成される活性領域（ソース／ドレイン領域）を有する。活性領域が半導体基板と分離されているため、活性領域の接合容量が極めて小さく高速かつ低消費電力での動作が可能、また放射線耐性が優れている、およびラッチアップフリーの絶縁膜分離による高密度化が可能という特徴を有している。このような特徴から、ＳＯＩ型薄膜トランジスタ（薄膜ＳＯＩＭＯＳＦＥＴ）は、１Ｇビット（ギガビット）ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）以降の世代のデバイス構造として期待が高まっている。
【０００３】
図３８は、たとえば森下等、１９９５シンポジウム・オン・ＶＬＳＩ、テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズの第１４１頁から第１４２頁に開示された、従来のＳＯＩＤＲＡＭのメモリセル部の断面構造を概略的に示す図である。
【０００４】
図３８において、半導体基板（または半導体層）１表面上に絶縁層２を介して半導体層（シリコン層）３が形成される。この３層構造をＳＯＩ構造（ＳＯＩ基板）と称す。
【０００５】
ＳＯＩＤＲＡＭのメモリセルは、この半導体層３に形成される活性領域を有するトランジスタ（薄膜トランジスタ）４をアクセストランジスタとして含む。
【０００６】
このトランジスタ４は、高濃度ｎ型不純物領域４ａａと、この不純物領域４ａａの内側に隣接して形成される低濃度ｎ型不純物領域４ａｂとを有するソース／ドレイン４ａと、ソース／ドレイン４ａと対向して形成される高濃度ｎ型不純物領域４ｂａと、この不純物領域４ｂａの内側に隣接してかつ不純物領域４ａｂと対向して形成される低濃度ｎ型不純物領域４ｂｂとを有するソース／ドレイン４ｂと、不純物領域４ａｂおよび４ｂｂの間のボディ領域４ｃと、ボディ領域４ｃ上にゲート絶縁膜４ｄを介して形成されるゲート電極４ｅを含む。
【０００７】
ゲート電極４ｅの側壁にはサイドウォール絶縁膜４ｆが形成される。このサイドウォール絶縁膜４ｆは、高濃度不純物領域４ａａおよび４ｂａ形成時にマスクとして用いられる。ソース／ドレイン４ａおよび４ｂをそれぞれ、高濃度不純物領域／低濃度不純物領域のいわゆるＬＤＤ（ライトリー・ドープト・ドレイン）構造とすることにより、ソース／ドレイン近傍における高電界の発生を抑制し、インパクトイオン化による電子／正孔対のゲート絶縁膜４ｄへのトラップおよびボディ領域４ｃへの蓄積を防止する。
【０００８】
不純物領域４ａａは、ビット線ＢＬに接続され、ゲート電極４ｅは、ワード線ＷＬに接続される。不純物領域４ｂａは、ストレージノードＳＮを介してキャパシタ５の一方電極に接続される。キャパシタ５の他方電極は、セルプレート電極ＣＰに接続される。このセルプレート電極ノードＣＰへは、一定のセルプレート電圧ＶＣＰが印加される。ボディ領域４ｃは、電気的にフローティング状態とされている。このボディ領域４ｃは、ｐ型領域である。
【０００９】
【発明が解決しようとする課題】
今、図３８に示すメモリセルにおいて、ストレージノードＳＮにＨレベルデータに対応する電圧ＶＳＮが与えられており、またワード線ＷＬは非選択状態の接地電圧レベルにある状態を想定する。この状態においては、ソース／ドレイン４ｂとボディ領域４ｃとは、逆方向にバイアスされている。この状態においては、次式で表わされる逆方向電流ＪＲが流れる。
【００１０】
【数１】
0003862333.tif 000002
【００１１】
ここで、ＤｎおよびＤｐは、それぞれ電子および正孔の拡散係数を示し、ＬｎおよびＬｐは、それぞれ電子および正孔の拡散長さを示す。またＮｐｏは、Ｐ型領域（ボディ領域）における熱平衡時の少数キャリア（電子）の濃度を示し、Ｐｎｏは、Ｎ型領域（ソース／ドレイン４ｂ）における熱平衡時の少数キャリア（正孔）濃度を示す。ｑは、電子の電荷量を示し、Ｔは絶対温度を示し、ｋはボルツマン定数である。ＶＲは、ＰＮ接合に印加される逆バイアス電圧である。
【００１２】
この逆バイアス電圧印加時においては、ＰＮ接合において空乏層が広がり、この空乏層に接した部分の少数キャリア濃度が熱平衡時の濃度よりも減少し、Ｎ型領域およびＰ型領域それぞれにおいて少数キャリアの濃度勾配が生じる。この濃度勾配に従って、ソース／ドレイン４ｂおよびボディ領域４ｃにおいて少数キャリア移動が生じる。すなわち、Ｐ型領域（ボディ領域４ｃ）においては、電子がソース／ドレイン４ｂ方向へ拡散し、一方Ｎ型領域（ソース／ドレイン４ｂ）では、正孔がボディ領域４ｃ方向へ拡散する。ボディ領域４ｃは、電気的にフローティング状態とされている。したがって、このソース／ドレイン４ｂから拡散してきた正孔が、ボディ領域４ｃ内の空乏層の影響によりこのボディ領域４ｃの深部４ｇに蓄積される。
【００１３】
ワード線ＷＬの選択時においては、このボディ領域４ｃ表面にチャネルが形成され、このチャネル下に空乏層が形成される。このチャネル内を、電子が通過し、ソース／ドレイン４ａおよび４ｂ間での電子の流れが生じる。この深部４ｇに蓄積された正孔は、すべて排除されず、深部４ｇに順次蓄積される。このボディ領域４ｃに正孔が蓄積されると、このボディ領域４ｃの電位が上昇する。ボディ領域４ｃは、ＳＯＩＭＯＳＦＥＴの基板領域であり、このトランジスタ４のしきい値電圧を実効的に小さくし、ワード線ＷＬの非選択時におけるこのトランジスタ４におけるサブスレッショルドリーク電流を増大させる。このリーク電流の増大により、ストレージノードＳＮに格納されたデータの消失が加速されるという問題が生じる。また、メモリセル選択時、ビット線ＢＬの電位がセンスアンプにより増幅されてＨレベルとなると、非選択メモリセルのソース／ドレイン４ａとボディ領域の逆バイアス電圧が大きくなり、同様、ビット線からボディ領域へ正孔が流入して蓄積される。
【００１４】
このボディ領域４ｃの電位の上昇は、トランジスタ４のソース／ドレイン４ｂとボディ領域４ｃとの間のＰＮ接合における逆バイアスリーク電流に大きく依存している。この逆方向に流れる逆バイアスリーク電流は、ＰＮ接合において必然的に生じる現象であり、この接合特性の改善は困難な克服すべき課題として残されている。
【００１５】
このボディ領域への多数キャリア（正孔）の蓄積を解決する手法として、このボディ領域４ｃに対して電極を形成し、このボディ領域４ｃを所定電位レベルに固定する「ボディ固定」という対策により、このボディ領域４ｃに蓄積される多数キャリア（正孔）を排出する方法も考えられるが、この「ボディ固定」の方法は、以下のような問題をもたらす。
【００１６】
図３９は、考えられる「固定ボディ」方式に従うメモリセルの平面レイアウトを示す図である。図３９において、ソース／ドレイン４ａおよび４ｂならびにボディ領域４ｃは、素子間分離絶縁膜６により図示しない他のメモリセル活性領域と分離される。ボディ領域４ｃは、ソース／ドレイン４ｂを囲むようにＬ字型の形状を有する。このボディ領域４ｃのチャネルが形成されない領域において、コンタクト孔４ｃａを設ける。このコンタクト孔４ｃａを介して図示しない電源配線から、接地電圧をボディ領域４ｃへ印加する。ボディ領域４ｃを接地電圧レベルに固定することにより、このボディ領域４ｃにおける多数キャリアの蓄積を防止することができる。
【００１７】
しかしながら、この図３９に示すメモリセル構造の場合、コンタクト孔４ｃａを形成する領域が余分に必要とされる。ソース／ドレイン４ｂおよび４ａの間には、十分な幅を有するチャネルを形成する必要があり、ソース／ドレイン４ｂの幅を小さくすることはできない。したがって、ボディ固定法は、メモリセルのレイアウト面積を、固定用電極を形成する分だけ大きくする。このメモリセルの面積増加は、１ビットのメモリセルについては小さい場合であっても、１ＧビットのＳＯＩＤＲＡＭにおいては、１Ｇ個（２30個）の薄膜ＳＯＩＭＯＳＦＥＴが設けられるため、メモリ全体としては、大きなレイアウト面積の増大につながり、チップ占有面積が増大し、高集積化に対する大きな障害となる。
【００１８】
それゆえに、この発明の目的は、メモリセル占有面積を増加させることなくボディ領域の多数キャリアの蓄積を抑制することのできる半導体記憶装置を提供することである。
【００１９】
この発明の他の目的は、メモリセル占有面積を増加させることなくボディ領域に蓄積された多数キャリアを容易に排出することのできる半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロックを備える。複数のメモリセルの各々は、半導体層上に絶縁膜を介して形成され、かつ第１の不純物領域、第２の不純物領域、これら第１および第２の不純物領域の間に形成されるボディ領域、およびこのボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、第１の不純物領域に電気的に接続する一方電極を有する情報を記憶するキャパシタとを有する。
【００２１】
請求項１に係る半導体記憶装置は、さらに、複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１列のメモリセルに接続される複数のビット線と、複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１行のメモリセルのゲート電極に接続される複数のワード線と、複数のメモリブロックに対応して配置され、各々が対応のメモリブロックのビット線をプリチャージ電圧にプリチャージする複数のプリチャージ手段を備える。この半導体記憶装置は、さらに、セルフリフレッシュモード指示信号に応答して活性化され、リフレッシュすべきメモリブロックおよびメモリセルを指定するリフレッシュアドレスを所定周期で発生し、リフレッシュアドレスに従って指定されたメモリブロックのメモリセルの記憶情報のリフレッシュを行なうデータリフレッシュ手段と、ボディリフレッシュ指示信号に応答して活性化され、リフレッシュアドレスが指定するメモリブロックと異なるメモリブロックにおいて、ワード線を非選択状態に維持しかつボディ領域に蓄積された電荷が対応のビット線へ伝達されるようなボディリフレッシュ電圧をビット線へ印加するボディリフレッシュ手段を備える。ボディリフレッシュ手段は、該異なるメモリブロックに対するプリチャージ電圧をボディリフレッシュ電圧に変更する電圧変更手段を含み、該異なるメモリブロックの各ビット線へプリチャージ手段を介してボディリフレッシュ電圧を印加する。
【００２２】
請求項２に係る半導体記憶装置は、請求項１のデータリフレッシュ手段が、セルフリフレッシュモード指示信号の活性化時活性化され、所定の間隔で同じメモリブロックの異なる行が順次選択されるようにリフレッシュアドレスを発生する手段を含む。
【００２３】
請求項３に係る半導体記憶装置は、請求項２のボディリフレッシュ手段が、リフレッシュアドレスが１つのメモリブロックの最後の行を指定することに応答して電圧変更手段にプリチャージ電圧からボディリフレッシュ電圧への変更を指示する手段を含む。
【００２４】
請求項４に係る半導体記憶装置は、請求項２または３のボディリフレッシュ手段が、リフレッシュアドレスを受け、このリフレッシュアドレスが指定するメモリブロックの次にリフレッシュされるメモリブロックを該異なるメモリブロックとして選択する手段を含む。
【００２６】
請求項５に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有する複数のメモリブロックを備える。複数のメモリセルの各々は、半導体層上に絶縁膜を介して形成され、かつ第１の不純物領域、第２の不純物領域、これら第１および第２の不純物領域の間に形成されるボディ領域、およびこのボディ領域上にゲート絶縁膜を介して形成されるゲート電極と、第１の不純物領域に電気的に接続する一方電極を有する情報を記憶するキャパシタとを有する。
請求項５に係る半導体記憶装置は、さらに、複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１列のメモリセルに接続される複数のビット線と、複数のメモリブロック各々において設けられ、各々が対応のメモリブロックの１行のメモリセルのゲート電極に接続される複数のワード線と、リフレッシュ指示信号に応答して活性化され、リフレッシュすべきメモリブロックおよびメモリセルを指定するリフレッシュアドレスを発生し、このリフレッシュアドレスに従って指定されたメモリブロックのメモリセルの記憶情報のリフレッシュを行なうデータリフレッシュ手段と、このリフレッシュ指示信号に応答して活性化され、リフレッシュアドレスが指定するメモリブロックと異なるメモリブロックにおいて、ワード線を非選択状態に維持しかつボディ領域に蓄積された電荷が対応のビット線へ伝達されるようなボディリフレッシュ電圧をビット線へ印加するボディリフレッシュ手段を備える。
ボディリフレッシュ手段が、リフレッシュ指示信号に応答して列選択信号線を介して上記異なるメモリブロックの列を選択する列選択手段と、リフレッシュ指示信号に応答して、この列選択手段により選択された列へボディリフレッシュ電圧に相当するデータを伝達する書込手段を備える。
【００２７】
請求項６に係る半導体記憶装置は、請求項５の書込手段が、通常動作モードのデータ書込時、外部からの書込データに対応する内部書込データを選択メモリセルへ書込む書込ドライバを含む。
【００２８】
請求項７に係る半導体記憶装置は、請求項５または６の列選択手段が、リフレッシュアドレスとリフレッシュ指示信号とに従って、上記異なるメモリブロックの列を列選択信号線を介して選択状態へ駆動する手段を含む。
【００２９】
請求項８に係る半導体記憶装置は、請求項５ないし７のいずれかの列選択手段が、上記異なるメモリブロックの各列選択信号線に対応して設けられる出力ノードを有し、通常動作モード時活性化されると列アドレスに従って出力ノードを選択状態へ駆動する列デコーダと、リフレッシュ指示信号に応答して活性状態の信号をシフトさせることにより順次列デコーダの出力ノードを選択状態へ駆動するシフトレジスタ手段を備える。
【００３１】
請求項９に係る半導体記憶装置は、請求項１ないし８のいずれかの半導体記憶装置において、データリフレッシュ手段が、さらに、複数のメモリブロックに対応して設けられる複数のセンスアンプ回路を含む。各センスアンプ回路は、対応のセンス駆動信号線上のセンス駆動信号の活性化時活性化され、対応のメモリブロックのビット線上の電位を検知増幅する複数のセンスアンプを含む。ボディリフレッシュ手段は、さらに、ボディリフレッシュ手段の活性化時上記異なるメモリブロックに対して設けられたセンス駆動信号線上の電圧を上記センス駆動信号の活性化時と逆極性の電圧に設定する手段を含む。
【００３２】
請求項１０に係る半導体記憶装置は、請求項９の半導体記憶装置において、ビット線が各メモリセル列に対応して対を成して設けられ、複数のセンスアンプの各々は、対応のビット線対の高電位のビット線を高出力レベルに駆動しかつ対応のビット線対の低電位のビット線を低電位レベルへ駆動するＰおよびＮＭＯＳセンスアンプと、ＰＭＯＳセンスアンプに対して設けられるＰセンス駆動信号線と、ＮＭＯＳセンスアンプに対して設けられるＮセンス駆動信号線とを含む。各センスアンプ回路は、対応のセンスアンプの非活性化時活性化され、予め定められた電圧にＮセンスおよびＰセンス駆動信号線を保持するイコライズ手段を備える。ボディリフレッシュ手段は、ボディリフレッシュ手段の活性化時、異なるメモリブロックに対して設けられたイコライズ手段を非活性化する手段を備える。
【００３４】
コラム線へ所定の電圧を印加することにより、メモリセルのボディ領域とコラム線との間に電位差が形成され、ボディ領域に蓄積された多数キャリアをコラム線上へ順方向リーク電流として排出することができる。コラム線電位が元の電位に復帰すると、ボディ領域の多数キャリアは排出されており、このボディ領域における多数キャリアによる少数キャリアの加速が抑制され、応じてサブスレッショルドリーク電流が抑制される。
【００３５】
このボディ領域から多数キャリアを排出する動作（以下ボディリフレッシュ動作と称す）をリフレッシュモード指定時にリフレッシュメモリブロックと別のメモリブロックにおいて行なうことにより、特別の動作モードを指定してボディリフレッシュを行なう必要がなく、データリフレッシュと並行して（またはこのデータリフレッシュ動作に隠れて）ボディリフレッシュを行なうことができる。このリフレッシュモード指定信号の活性化時所定間隔でデータリフレッシュが行なわれる場合、ＳＯＩＤＲＡＭでは、単にデータ保持動作が行なわれるだけであり、このときに、併せてボディリフレッシュ動作を行なうことにより、確実にデータを保持することができ、データ保持モード時におけるデータ保持特性を改善することができる。
【００３６】
メモリブロックの最後の行のリフレッシュに応答して別のメモリブロックでボディリフレッシュ動作を行なうことにより、ボディリフレッシュからデータリフレッシュ動作までの期間を短くすることができ、応じてボディ領域に蓄積される多数キャリア量を少なくした状態でデータのリフレッシュを行なうことができ、応じてデータリフレッシュ後のサブスレッショルドリーク電流が抑制され、データ保持特性が改善される。
【００３７】
次にデータリフレッシュが行なわれるメモリブロックでボディリフレッシュを行なうことにより、このボディリフレッシュからデータリフレッシュまでの期間を最小とすることができ、応じてデータリフレッシュ時におけるボディ領域の蓄積多数キャリアによるサブスレッショルドリーク電流増加を最大限に抑制することができ、データ保持特性を大幅に改善することができる。
【００３８】
ボディリフレッシュ動作時、コラム線電位保持回路を介してコラム線電位を一定電圧レベルに設定することにより、ボディリフレッシュ専用の回路を新たに設ける必要がなく、メモリアレイの占有面積増加を抑制できる。
【００３９】
書込手段により、所定電圧レベルのデータを選択列へ書込むことにより、簡易な回路構成でボディリフレッシュを容易に行なうことができる。
【００４０】
書込手段として、通常動作モード時のデータに書込ドライバを用いて選択列へ所定電圧レベルのデータを伝達することにより、ボディリフレッシュ専用の書込回路を設ける必要がなく、回路占有面積の増大を抑制することができる。
【００４１】
リフレッシュモード指示信号とリフレッシュアドレスとに従ってボディリフレッシュ間の列選択を行なうことにより、データリフレッシュメモリブロックと異なるメモリブロックの列を確実に選択することができる。このとき、ボディリフレッシュのために別にアドレスを発生する必要はない。
【００４２】
列デコーダ出力ノードをシフト動作に従って順次選択状態へ駆動することにより、リフレッシュモード時に非活性状態とされる列デコーダの動作態様を変更することなく、ボディリフレッシュを行なう列を容易に選択状態へ駆動することができる。
【００４３】
リフレッシュモード指示信号の活性化時、異なるメモリブロックを１回だけボディリフレッシュすることにより、ボディリフレッシュを必要最小限の回数だけ行なうことにより、消費電力の増大を抑制することができる。
【００４４】
センスアンプのセンス駆動信号線のイコライズ手段を非活性すると、容易にボディリフレッシュ時にはセンス駆動信号を活性化時のそれと逆極性とすることができ、ボディリフレッシュ動作時ビット線対からセンスアンプを介してセンス駆動信号線へ電流が流れるのを防止することができ、消費電流が低減される。
【００４５】
データリフレッシュがリフレッシュモード指示信号の活性化時１回だけ行なわれるとき、併せてボディリフレッシュを行なうことにより、通常アクセスの間に実行されるデータリフレッシュと同時にボディリフレッシュが実行され、特別の動作モードを設けることなくボディリフレッシュを行なうことができ、またこの半導体記憶装置のアクセス効率の低下を防止することができる。
【００４６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＳＯＩＤＲＡＭの全体の構成を概略的に示すブロック図である。図１において、ＳＯＩＤＲＡＭは、ＳＯＩ構造を有するメモリセルが行列状に配列されるメモリセルアレイ１０と、与えられた内部ロウアドレス信号ＲＡに従ってメモリセルアレイ１０の行を選択状態へ駆動するロウデコーダ１２と、与えられた内部コラムアドレス信号ＣＡに従ってメモリセルアレイ１０の列を選択状態へ駆動するコラムデコーダ１４と、アレイ周辺回路１６を含む。
【００４７】
メモリセルアレイ１０の内部構造は後に詳細に説明するが、複数のメモリブロックに分割され、ロウデコーダ１２は、各メモリブロックそれぞれに対して設けられるロウデコード回路を含む。アレイ周辺回路１６は、メモリセルアレイ１０の各メモリブロックにおいて設けられるコラム線としてのビット線に対するイコライズ／プリチャージ回路およびセンスアンプと選択列を内部データ線へ接続するＩＯゲートを含む。アレイ周辺回路１６は、メモリセルアレイ１０の各メモリブロックに対応して分散して配置されるが、図１においては、図面を簡略化するために１つのブロックとして示す。
【００４８】
ＳＯＩＤＲＡＭは、さらに、データリフレッシュおよびボディリフレッシュを行なうためのリフレッシュ系回路を含む。このリフレッシュ系回路は、ロウアドレスストローブ信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳとを受け、ＣＢＲ条件（ＣＡＳビフォーＲＡＳ条件）が満たされたときにリフレッシュ指示信号としてのＣＢＲ検出信号ＣＢＲを出力するＣＢＲ検出回路１８と、ＣＢＲ検出信号ＣＢＲの活性化時、データリフレッシュに必要とされる信号を生成するデータリフレッシュ制御回路２０と、データリフレッシュ制御回路２０の制御の下に、データリフレッシュが行なわれる行を指定するリフレッシュアドレスを生成するリフレッシュアドレスカウンタ２２と、データリフレッシュ制御回路２０の制御の下に、所定の時間間隔でリフレッシュ要求を出力するタイマ２４と、ＣＢＲ検出信号ＣＢＲの活性化時活性化され、リフレッシュアドレスカウンタ２２からのリフレッシュアドレスＲＥＦＡを基にボディリフレッシュに必要な制御動作を行なうボディリフレッシュ制御回路２６を含む。
【００４９】
リフレッシュアドレスカウンタ２２からのリフレッシュアドレス信号ＲＥＦＡは、ロウアドレスバッファ２８へ与えられる。このロウアドレスバッファ２８は、外部からのアドレス信号ＡＤも受け、データリフレッシュ制御回路２０の制御の下に、データリフレッシュ時にはリフレッシュアドレス信号ＲＥＦＡを選択し、かつ通常動作モード時には外部からのアドレス信号ＡＤを選択して、内部ロウアドレス信号ＲＡを生成する。アドレス信号ＡＤは、またコラムアドレスバッファ３０へ与えられる。このコラムアドレスバッファ３０は、リフレッシュアドレス信号は受けず、単に活性化時（通常動作モード時）、外部から与えられるアドレス信号ＡＤから内部コラムアドレス信号ＣＡを生成する。
【００５０】
ＳＯＩＤＲＡＭは、さらに、ロウアドレスストローブ信号／ＲＡＳとデータリフレッシュ制御回路２０からのリフレッシュ活性化指示信号とに従ってメモリセルアレイ１０の行選択動作に必要な制御を行なうロウ系制御回路３２と、コラムアドレスストローブ信号／ＣＡＳに従ってメモリセルアレイ１０の列選択に必要な動作を行なうコラム系制御回路３４と、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アウトプットイネーブル信号／ＯＥ、およびライトイネーブル信号／ＷＥを受け、データ書込／読出に必要な制御信号を生成するリード／ライト制御回路３６と、リード／ライト制御回路３６の制御の下に、メモリセルアレイ１０の選択されたメモリセルと外部との間でデータの入出力を行なう入出力回路３８を含む。
【００５１】
ロウ系制御回路３２は、ロウアドレスストローブ信号／ＲＡＳおよびデータリフレッシュ制御回路２０からのデータリフレッシュ活性化指示信号の活性化時ロウアドレスバッファ２８、ロウデコーダ１２、およびアレイ周辺回路１６に含まれるセンスアンプ、およびビット線イコライズ／プリチャージ回路などの活性／非活性動作を実行する。コラム系制御回路３４は、このＣＢＲ検出信号ＣＢＲの活性化時動作は禁止され、データリフレッシュ動作時における列選択動作は禁止される。
【００５２】
リード／ライト制御回路３６も、データリフレッシュ制御回路２０の制御の下に、ＣＢＲ検出信号ＣＢＲの活性期間中その動作が禁止される。通常動作時においては、内部読出データの増幅を行なうためのアレイ周辺回路１６に含まれるプリアンプの活性化タイミングはコラムアドレスストローブ信号／ＣＡＳの活性化により決定され、さらに周辺回路１６に含まれる書込ドライバによる選択メモリセルへのデータ書込動作タイミングは、コラムアドレスストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥの両者の活性化タイミングにより決定される。入出力回路３８は、データを出力するための出力バッファと外部からのデータを受ける入力バッファとを含む。
【００５３】
図１においては、入出力回路３８は、データ入出力端子４０に結合され、データ入出力端子４０を介してデータＤＱの入出力が行なわれている。しかしながら、データ入力とデータ出力を行なう端子が別々に設けられてもよい。
【００５４】
図２は、図１に示すメモリセルアレイ１０の構成を概略的に示す図である。図２において、メモリセルアレイ１０は、２つのグローバルメモリブロックＭＢＡおよびＭＢＢを含む。グローバルメモリブロックＭＢＡは、各々が行列状に配列されるＳＯＩ構造のメモリセルを有するメモリブロックＭＢ♯０、ＭＢ♯２、ＭＢ♯４、およびＭＢ♯６を含む。グローバルメモリブロックＭＢＢは、メモリブロックＭＢ♯１、ＭＢ♯３、ＭＢ♯５、およびＭＢ♯７を含む。
【００５５】
グローバルメモリブロック（メモリマット）ＭＢＡおよびＭＢＢそれぞれにおいて、隣接するメモリブロックの間にセンスアンプ帯が設けられる。すなわち、メモリブロックＭＢ♯０とメモリブロックＭＢ♯２の間にセンスアンプ帯ＳＢ♯２が配置され、メモリブロックＭＢ♯２とメモリブロックＭＢ♯４の間にセンスアンプ帯ＳＢ♯４が配置され、メモリブロックＭＢ♯４とメモリブロックＭＢ♯６の間にセンスアンプ帯ＳＢ♯６が配置される。メモリブロックＭＢ♯０およびＭＢ♯６それぞれの外側に、センスアンプ帯ＳＢ♯０およびＳＢ♯８が配置される。同様に、グローバルメモリブロックＭＢＢにおいても、メモリブロックＭＢ♯１とメモリブロックＭＢ♯３の間にセンスアンプ帯ＳＢ♯３が配置され、メモリブロックＭＢ♯３とメモリブロックＭＢ♯５の間にセンスアンプ帯ＳＢ♯５が配置され、メモリブロックＭＢ♯５とメモリブロックＭＢ♯７の間にセンスアンプ帯ＳＢ♯７が配置される。メモリブロックＭＢ♯１およびＭＢ♯７外側に隣接して、それぞれセンスアンプ帯ＳＢ♯１およびＳＢ♯９が配置される。
【００５６】
この図２に示すセンスアンプの配置は、「シェアードセンスアンプ」構成として知られており、１つのセンスアンプ帯が、隣接する２つのメモリブロックにより共有される。動作時においては、選択メモリセルを含むメモリブロックがセンスアンプ帯に接続され、この選択メモリブロックと対をなすメモリブロックは対応のセンスアンプ帯から分離される。残りの非選択メモリブロック対応のセンスアンプ帯に接続され、かつプリチャージ状態を維持する。
【００５７】
メモリブロックＭＢ♯０〜ＭＢ♯７それぞれに対してロウデコード回路が設けられ、これらのロウデコード回路は、ブロック指定アドレスに従って活性状態とされて、対応のメモリブロック内の行（ワード線）を選択状態へ駆動する。
【００５８】
図３は、メモリブロックＭＢ♯ｉに関連する部分の構成を概略的に示す図である。図３においてメモリブロックＭＢ♯ｉは、行列状に配列されるメモリセルＭＣを含む。このメモリセルＭＣは、先に図３８を参照して説明したＳＯＩ構造を備える。メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対してコラム線としてのビット線対ＢＬＰが配置される。図３においては、（ｎ＋１）本のワード線ＷＬ０、…、ＷＬｎと４列のメモリセルにそれぞれ対応して配置されるビット線対ＢＬＰ０、ＢＬＰ１、ＢＬＰ２、およびＢＬＰ３を示す。ビット線対ＢＬＰ０〜ＢＬＰ３の各々は、１対のビット線ＢＬおよび／ＢＬを含む。このビット線対ＢＬおよび／ＢＬには、互いに相補なデータ信号が伝達される。
【００５９】
メモリブロックＭＢ♯ｉに対して、その両側に対向してセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋２が配置される。センスアンプ帯ＳＢ♯ｉは、ビット線対ＢＬＰ０およびＢＬＰ２に分離ゲートＢＩＧ０およびＢＩＧ２をそれぞれ介して接続されるセンスアンプＳＡ０およびＳＡ２を含む。センスアンプ帯ＳＢ♯ｉ＋２は、ビット線対ＢＬＰ１およびＢＬＰ３それぞれに対して分離ゲートＢＩＧ１およびＢＩＧ３を介して接続されるセンスアンプＳＡ１およびＳＡ３を含む。すなわち、センスアンプ帯ＳＢ♯ｉは、メモリブロックＭＢ♯ｉの偶数番号のビット線対ＢＬＰ２ｋに対して設けられるセンスアンプＳＡ２ｋを含み、センスアンプ帯ＳＢ♯ｉ＋２は、メモリブロックＭＢ♯ｉの奇数番号のビット線対ＢＬＰ２ｋ＋１に対して設けられるセンスアンプＳＡ２ｋ＋１を含む。
【００６０】
このメモリブロックＭＢ♯ｉに対し、データの入出力を行なうための内部データ線としてのローカルＩＯ線対ＬＰ０、ＬＰ１、ＬＰ２およびＬＰ３が配置される。ローカルＩＯ線対ＬＰ０は、ＩＯゲートＩＧ０を介してセンスアンプＳＡ０に接続され、ローカルＩＯ線対ＬＰ２は、ＩＯゲートＩＧ２を介してセンスアンプＳＡ２に接続される。センスアンプ帯ＳＢ♯ｉ＋２に対して設けられるローカルＩＯ線対ＬＰ１は、ＩＯゲートＩＧ１を介してセンスアンプＳＡ１に接続され、ローカルＩＯ線対ＬＰ３は、ＩＯゲートＩＧ３を介してセンスアンプＳＡ３に接続される。ＩＯゲートＩＧ０〜ＩＧ３は、図示しないコラムデコーダからの列選択信号を伝達する列選択線ＣＳＬにより同時に選択される。したがって、この図３に示す構成においては、１つの列選択線ＣＳＬにより、４ビットのメモリセルが同時に選択される。
【００６１】
列選択線ＣＳＬはグローバルメモリブロック全体にわたって列方向に延在して配置される。一方、ローカルＩＯ線対ＬＰ０〜ＬＰ３は、対応のメモリブロック内においてのみ行方向に沿って配置される。
【００６２】
１つのグローバルメモリブロックの各メモリブロックに共通に、グローバルＩＯ線対ＧＰ０〜ＧＰ３が列選択線ＣＳＬと平行にこのメモリブロックＭＢ♯ｉ両側にそれぞれ２つずつ配置される。グローバルＩＯ線対ＧＰ０はブロック選択ゲートＢＳＧ０を介してローカルＩＯ線対ＬＰ０に接続され、グローバルＩＯ線対ＧＰ１は、ブロック選択ゲートＢＳＧ１を介してローカルＩＯ線対ＬＰ１に接続される。グローバルＩＯ線対ＧＰ２はブロック選択ゲートＢＳＧ２を介してローカルＩＯ線対ＬＰ２に接続され、グローバルＩＯ線対ＧＰ３はブロック選択ゲートＢＳＧ３を介してローカルＩＯ線対ＬＰ３に接続される。
【００６３】
センスアンプ帯ＳＢ♯ｉに対して設けられたブロック選択ゲートＢＳＧ０およびＢＳＧ２は、メモリブロックＭＢ♯ｉまたはＭＢ♯ｉ−２が選択状態とされたとき（選択メモリセルを含むとき）に導通状態へ駆動される。センスアンプ帯ＳＢ♯ｉ＋２に対して設けられるブロック選択ゲートＢＳＧ１およびＢＳＧ３は、メモリブロックＭＢ♯ｉまたはメモリブロックＭＢ♯ｉ＋２が選択されたときに導通状態へ駆動される。
【００６４】
分離ゲートＢＩＧ０およびＢＩＧ２は、メモリブロックＭＢ♯ｉ−２が選択されたときに非導通状態とされる。分離ゲートＢＩＧ１およびＢＩＧ３は、メモリブロックＭＢ♯ｉ＋２が選択されたときに非導通状態へ駆動される。すなわち、センスアンプ帯ＳＢ♯ｉは、メモリブロックＭＢ♯ｉおよびＭＢ♯ｉ−２により共有され、センスアンプ帯ＳＢ♯ｉ＋２は、メモリブロックＭＢ♯ｉおよびＭＢ♯ｉ＋２により共有される。
【００６５】
なお、図３に示すメモリブロックの構成においては、１つのワード線を共有するメモリブロックのみを示している。このメモリブロックＭＢ♯ｉが、さらに複数列単位でサブメモリブロックに分割され、各サブブロックごとにグローバルＩＯ線対およびローカルＩＯ線対が配置される構成であってもよい。このサブブロック構成の場合には、サブブロック単位で列選択が行なわれる（ワード線は各サブブロック共通）。
【００６６】
図４は、図３に示すセンスアンプ帯ＢＳ♯ｉ＋２の部分の構成をより具体的に示す図である。図４においては、ビット線対ＢＬＰ１に対して設けられるセンスアンプＳＡ１、ビット線分離ゲートＢＩＧ１、およびＩＯゲートＩＧ１の具体的構成のみを示す。
【００６７】
センスアンプＳＡ１は、センス駆動信号線５１ａ上に伝達されるセンス駆動信号ＶＰＳの活性化時活性化され、センスノードＳＮおよびＺＳＮのうちの高電位のノードをＨレベルへ駆動するＰＭＯＳセンスアンプ部分と、センス駆動信号線５１ｂ上のセンス駆動信号ＶＮＳの活性化時活性化され、センスノードＳＮおよびＺＳＮのうちの低電位のノードの電位をＬレベルへ駆動するＮＭＯＳセンスアンプ部分とを含む。ＰＭＯＳセンスアンプ部分は、センスノードＺＳＮに接続されるゲートと、センス駆動信号線５１ａに接続される一方導通ノード（ソース）とセンスノードＳＮに接続される他方導通ノードとを有するｐチャネルＭＯＳトランジスタＰ１と、センスノードＳＮに接続されるゲートとセンス駆動信号線５１ａに接続される一方導通ノードとセンスノードＺＳＮに接続される他方導通ノードとを有するｐチャネルＭＯＳトランジスタＰ２を含む。
【００６８】
ＮＭＯＳセンスアンプ部分は、ノードＺＳＮに接続されるゲートとセンス駆動信号線５１ｂに接続される一方導通ノードとセンスノードＳＮに接続される他方導通ノードとを有するｎチャネルＭＯＳトランジスタＮ１と、センスノードＳＮに接続されるゲートとセンス駆動信号線５１ｂに接続される一方導通ノードとセンスノードＺＳＮに接続される他方導通ノードとを有するｎチャネルＭＯＳトランジスタＮ２を含む。ブロックのみで示すセンスアンプＳＡ３も、このセンスアンプＳＡ１と同様の構成を備える。すべてのセンスアンプ帯に含まれるセンスアンプＳＡは、このセンスアンプＳＡ１と同様、交差結合されたｐチャネルＭＯＳトランジスタと、交差結合されたｎチャネルＭＯＳトランジスタで構成される。
【００６９】
センス駆動信号線５１ａおよび５１ｂに対し、センスアンプの非活性化時所定のプリチャージ電位レベルへこれらの信号線５１ａおよび５１ｂを駆動するセンスイコライズ回路ＳＰＱが設けられる。このセンスイコライズ回路ＳＰＱは、センスイコライズ信号線５３上のセンスイコライズ指示信号ＳＥＱｉ＋２の活性化時活性化され、信号線５２上に与えられる中間電圧ＶＳＬを伝達しかつこのセンス駆動信号線５１ａおよび５１ｂを電気的に短絡する。すなわち、このセンスイコライズ回路ＳＰＱは、センスイコライズ指示信号ＳＥＱｉ＋２に応答して導通し、中間電圧ＶＳＬをセンス駆動信号線５１ａおよび５１ｂへそれぞれ伝達するｎチャネルＭＯＳトランジスタＮ３およびＮ４と、センスイコライズ指示信号ＳＥＱｉ＋２の活性化に応答して導通し、センス駆動信号線５１ａおよび５１ｂを電気的に短絡するｎチャネルＭＯＳトランジスタＮ５を含む。中間電圧ＶＳＬは、通常、動作電源電圧ＶＣＣと接地電圧ＶＳＳの１／２の電圧である。
【００７０】
ビット線対ＢＬＰ１をセンスノードＳＮおよびＺＳＮへ接続するための分離ゲートＢＩＧ１は、ビット線分離指示信号ＢＬＩａに応答して導通し、ビット線ＢＬおよび／ＢＬをそれぞれセンスノードＳＮおよびＺＳＮへ接続するｎチャネルＭＯＳトランジスタＮ６およびＮ７を含む。分離ゲートＢＩＧ３も、この分離ゲートＢＩＧ１と同じ構成を備える。
【００７１】
センスノードＳＮおよびＺＳＮに対し、プリチャージ時ビット線対ＢＬＰを中間電圧レベルにプリチャージするビット線イコライズ回路ＢＰＱ（ＢＰＱ１，ＢＰＱ２，…）が設けられる。このビット線イコライズ回路ＢＰＱ１は、ビット線イコライズ信号伝達線５５上のビット線イコライズ指示信号ＢＥＱｉ＋２の活性化時（Ｈレベル）導通し、信号線５４上に与えられる電圧ＶＢＬをセンスノードＳＮおよびＺＳＮへそれぞれ伝達するｎチャネルＭＯＳトランジスタＮ８およびＮ９と、ビット線イコライズ指示信号ＢＥＱｉ＋２の活性化に応答して導通し、センスノードＳＮおよびＺＳＮを電気的に短絡するｎチャネルＭＯＳトランジスタＮ１０を含む。プリチャージ状態においては、ビット線分離ゲートＢＩＧ（ＢＩＧ１、ＢＩＧ３、…）は導通状態にある。したがってこのビット線イコライズ回路ＢＰＱにより、各ビット線対は所定の中間電位レベルにプリチャージされる。
【００７２】
ＩＯゲートＩＧ１は列選択線ＣＳＬ上の列選択信号に応答して導通し、センスノードＳＮおよびＺＳＮをローカルＩＯ線対ＬＰ１へ接続するｎチャネルＭＯＳトランジスタＮ１１およびＮ１２を含む。ＩＯゲートＩＧ３も、同様、ｎチャネルＭＯＳトランジスタ対を含む。ブロック選択ゲートＢＳＧ１は、ブロック選択信号φＢｉの活性化に応答して導通し、ローカルＩＯ線対ＬＰ１をグローバルＩＯ線対ＧＰ１へ接続するｎチャネルＭＯＳトランジスタＮ１３およびＮ１４を含む。このブロック選択信号φＢｉは、メモリブロックＭＢ♯ｉまたはメモリブロックＭＢ♯ｉ＋２が選択されたときに活性状態とされる。
【００７３】
図４においては、またメモリブロックＭＢ♯ｉ＋２に含まれるビット線対ＢＬＰ１、ＢＬＰ２、およびＢＬＰ３を示す。これらのビット線対ＢＬＰ１およびＢＬＰ３は分離ゲートＢＩＧａ１およびＢＩＧａ３を介して対応のセンスアンプＳＡ１およびＳＡ３へそれぞれ接続される。通常動作時およびデータリフレッシュ動作時においては、選択メモリブロックがセンスアンプ帯に接続され、センスアンプ帯に含まれるセンスアンプにより、選択メモリセルのデータの検知増幅が行なわれる。この選択メモリブロックと対をなす（センスアンプ帯を共有する）メモリブロックに対するビット線分離指示信号ＢＬＩは非活性状態とされ、対応のセンスアンプから切離される。センスアンプ帯を共有するメモリブロックがともに非選択状態のときにはビット線分離指示信号ＢＬＩ（ＢＬＩａ，ＢＬＩｂ）はＨレベルを維持し、これらの非選択メモリブロックはプリチャージ状態を維持し、各ビット線対ＢＬＰは中間電圧ＶＢＬレベルにプリチャージされる。
【００７４】
本実施の形態においては、このビット線イコライズ回路ＢＰＱを用いてデータリフレッシュと並行して別のメモリブロックにおいてボディリフレッシュを実行する。
【００７５】
図５（Ａ）は、図１に示すＣＢＲ検出回路１８の構成の一例を示す図である。図５（Ａ）において、ＣＢＲ検出回路１８は、コラムアドレスストローブ信号／ＣＡＳを受けるインバータ１８ａと、ロウアドレスストローブ信号／ＲＡＳを受けるインバータ１８ｂと、インバータ１８ａの出力信号を受けるＮＡＮＤ回路１８ｃと、インバータ１８ｂの出力信号とＮＡＮＤ回路１８ｃの出力信号φＢＲを受けるＮＡＮＤ回路１８ｄと、ＮＡＮＤ回路１８ｃの出力信号φＢＲを一方入力に受けるＮＡＮＤ回路１８ｅと、インバータ１８ｂの出力信号とＮＡＮＤ回路１８ｅの出力信号とを受けるＮＡＮＤ回路１８ｆと、ＮＡＮＤ回路１８ｆの出力信号を受けるインバータ１８ｇを含む。インバータ１８ｇから、ＣＢＲ検出信号ＣＢＲが出力される。ＮＡＮＤ回路１８ｅは、他方入力にＮＡＮＤ回路１８ｆの出力信号を受ける。次に、この図５（Ａ）に示すＣＢＲ検出回路１８の動作を、図５（Ｂ）に示す波形図を参照して説明する。
【００７６】
アドレスストローブ信号／ＲＡＳおよび／ＣＡＳがともにＨレベルのときには、インバータ１８ａおよび１８ｂの出力信号はともにＬレベルであり、信号φＢＲはＨレベルにある。また、ＮＡＮＤ回路１８ｆの出力信号もＨレベルとなり、ＣＢＲ検出信号ＣＢＲは、Ｌレベルにある。
【００７７】
時刻ｔ０において、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がっても、この状態において、コラムアドレスストローブ信号／ＣＡＳがＨレベルのときには、信号φＢＲがＨレベルを維持し、またＮＡＮＤ回路１８ｅの出力信号はＨレベルであるため、ＮＡＮＤ回路１８ｆの出力信号はＬレベルに維持される。
【００７８】
時刻ｔ１において、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がり、インバータ１８ａの出力信号がＨレベルとなっても、ＮＡＮＤ回路１８ｄの出力信号はＬレベルであり、信号φＢＲおよびＣＢＲは変化しない。この状態においては、通常動作が行なわれ、データの書込／読出が行なわれる。
【００７９】
時刻ｔ２において、ロウアドレスストローブ信号／ＲＡＳがＨレベルのときに、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がると、ＮＡＮＤ回路１８ｄの出力信号はＨレベルであるため、ＮＡＮＤ回路１８ｃの両入力がＨレベルとなり、信号φＢＲがＬレベルに立下がる。これに応答して、ＮＡＮＤ回路１８ｅの出力信号がＨレベルに変化する。この状態においては、インバータ１８ｇの出力信号であるＣＢＲ検出信号ＣＢＲが、依然Ｌレベルを維持する。
【００８０】
時刻ｔ３において、ロウアドレスストローブ信号／ＲＡＳがＬレベルになると、ＮＡＮＤ回路１８５の出力信号がＬレベルとなり、インバータ１８ｂからのＣＢＲ検出信号ＣＢＲがＨレベルとなる。この信号ＣＢＲは、ロウアドレスストローブ信号／ＲＡＳがＬレベルの期間Ｈレベルを維持する。
【００８１】
時刻ｔ４において、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がると、ＣＢＲ検出信号ＣＢＲがＬレベルに立下がる。このロウアドレスストローブ信号／ＲＡＳの立上がりに応答して、ＮＡＮＤ回路１８ｄの出力信号がＨレベルに立上がる。したがって、信号φＢＲが、コラムアドレスストローブ信号／ＣＡＳおよびロウアドレスストローブ信号／ＲＡＳがともにＨレベルとなると、Ｈレベルに立上がる。
【００８２】
このＣＢＲ検出信号ＣＢＲがＨレベルの期間の間、所定の間隔でデータのリフレッシュが行なわれる。この信号ＣＢＲの活性化期間の間に行なわれるリフレッシュモードには、信号ＣＢＲの立上がりに応答して行なわれるデータリフレッシュ（ＣＢＲリフレッシュ）と、この信号ＣＢＲが立上がってから所定時間経過した後に、内部で所定の時間間隔でリフレッシュを行なうデータリフレッシュ（セルフリフレッシュ）がある。本実施の形態１においては、このセルフリフレッシュモードを利用する。ＣＢＲリフレッシュモードを利用する動作は、実施の形態２において説明する。
【００８３】
図６は、図１に示すロウアドレスバッファの構成を概略的に示す図である。図６において、ロウアドレスバッファ２８は、ＣＢＲ検出信号ＣＢＲに応答してリフレッシュアドレスカウンタからのリフレッシュアドレス信号ＲＥＦＡおよび外部からのアドレス信号ＡＤの一方を選択するマルチプレクサ２８ａと、後に説明するロウ系制御回路から与えられるアドレスラッチ／デコードイネーブル信号ＲＡＬＤの活性化に応答してこのマルチプレクサ２８ａから与えられたアドレス信号を取込み内部ロウアドレス信号ＲＡ，／ＲＡを生成する内部アドレス発生回路２８ｂを含む。マルチプレクサ２８ａは、ＣＢＲ検出信号ＣＢＲが活性状態（Ｈレベル）のときには、リフレッシュアドレス信号ＲＥＦＡを選択し、一方、このＣＢＲ検出信号ＣＢＲの非活性化時には、外部からのアドレス信号ＡＤを選択する。内部ロウアドレス信号ＲＡおよび／ＲＡは、互いに相補なアドレス信号であり、メモリブロックを指定するブロックアドレスおよび指定されたメモリブロック内のワード線を指定するアドレス両者を含む。
【００８４】
図７は、図１に示すデータリフレッシュ制御回路２０、ロウ系制御回路３２およびコラム系制御回路３４の構成を概略的に示す図である。図７において、データリフレッシュ制御回路２０は、ＣＢＲ検出信号ＣＢＲの活性化に応答して起動され、所定時間経過後にセルフリフレッシュモード指示信号φｓｒｆを活性化してタイマ２４へ与えるタイマ回路２０ａと、このタイマ回路２０ａからのセルフリフレッシュモード指示信号φｓｒｆおよびタイマ２４からのリフレッシュ活性化指示信号φｒｑの立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路２０ｂを含む。タイマ２４は、このセルフリフレッシュモード指示信号φｓｒｆの活性化に応答して所定の時間間隔でリフレッシュ活性化指示信号φｒｑを活性状態とする。このワンショットパルス発生回路２０ｂの発生するパルス幅は、１つのメモリブロックにおいて、ワード線が選択され、選択されたワード線に接続されるメモリセルのデータの検知増幅および再書込が行なわれる時間幅である。このワンショットパルス発生回路２０ｂの具体的構成は、セルフリフレッシュモード指示信号φｓｒｆおよびリフレッシュ活性化指示信号φｒｑそれぞれに対してよく知られた遅延回路とゲート回路を用いた、信号の立上りに応答してパルス信号を発生するパルス発生回路を設け、これらのパルス発生回路の出力の論理和をとる構成が用いられる。ワンショットパルス発生回路２０ｂからのパルス信号はリフレッシュアドレスカウンタ（図１参照）へ与えられ、リフレッシュアドレスの更新が行なわれる。リフレッシュアドレスは、１つのデータリフレッシュ動作完了時にそのアドレス値が更新されてもよい。
【００８５】
ロウ系制御回路３２は、ＣＢＲ検出信号ＣＢＲとロウアドレスストローブ信号／ＲＡＳを受けるＮＯＲ回路３２ａと、ワンショットパルス発生回路２０ｂからのワンショットパルスとＮＯＲ回路３２ａの出力信号を受けるＯＲ回路３２ｂを含む。このＯＲ回路３２ｂから内部ロウアドレスストローブ信号ｉｎｔＲＡＳが出力され、この内部アドレスストローブ信号ｉｎｔＲＡＳに従って行選択に関連する制御信号が所定のシーケンスで順次活性状態とされる。
【００８６】
コラム系制御回路３４は、ＣＢＲ検出信号ＣＢＲとコラムアドレスストローブ信号／ＣＡＳを受けるＮＯＲ回路３４ａと、ＮＯＲ回路３２ａの出力信号とＮＯＲ回路３４ａの出力信号を受けるＡＮＤ回路３４ｂを含む。ＡＮＤ回路３４ｂから内部コラムアドレスストローブ信号ｉｎｔＣＡＳが出力される。この内部コラムアドレスストローブ信号ｉｎｔＣＡＳの活性化（Ｈレベルへの立上がり）に応答して、列選択に関連する動作（データ書込／読出を含む）が行なわれる。次に動作について簡単に説明する。
【００８７】
通常動作モードにおいては、ＣＢＲ検出信号ＣＢＲはＬレベルであり、ロウ系制御回路３２ａのＮＯＲ回路３２ａおよびコラム系制御回路３４ｂのＮＯＲ回路３４ａは、それぞれインバータとして作用する。ＣＢＲ検出信号ＣＢＲの非活性化時（Ｌレベル）には、データリフレッシュ制御回路２０は、非活性状態にあり、ワンショットパルス発生回路２０ｂの出力信号はＬレベルである。したがって、内部ロウアドレスストローブ信号ｉｎｔＲＡＳが、ロウアドレスストローブ信号／ＲＡＳに従って活性／非活性状態とされる。内部コラムアドレスストローブ信号ｉｎｔＣＡＳは、このＮＯＲ回路３２ａの出力信号がＨレベル、すなわちロウアドレスストローブ信号／ＲＡＳが活性状態のＬレベルとなったときに、コラムアドレスストローブ信号／ＣＡＳに従って活性／非活性とされる。したがって、この状態においては、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳに従ってメモリセルへのアクセスが行なわれる。
【００８８】
ＣＢＲ検出信号ＣＢＲが活性状態とされると、タイマ回路２０ａが起動される。一方、ロウ系制御回路３２においては、ＮＯＲ回路３２ａの出力信号がＬレベルに固定され、外部からのロウアドレスストローブ信号／ＲＡＳによる制御が禁止される。また、コラム系制御回路３４においても、ＮＯＲ回路３４ａの出力信号がＬレベルに固定され、内部コラムアドレスストローブ信号ｉｎｔＣＡＳが非活性状態とされる。すなわち、ＣＢＲ検出信号ＣＢＲの活性化時においては、列選択に関連する動作は禁止される。
【００８９】
タイマ回路２０ａは、起動されると所定時間をカウントし、所定時間経過後に、セルフリフレッシュモードに入ったことを示すためにセルフリフレッシュモード指示信号φｓｒｆを活性状態のＨレベルとし、タイマ２４を起動する。ワンショットパルス発生回路２０ｂは、このセルフリフレッシュモード指示信号φｓｒｆの活性化に応答して所定の時間幅を有するワンショットのパルス信号ＰＬＳを発生する。したがって、ロウ系制御回路３２においては、ＯＲ回路３２ｂから、このワンショットパルス発生回路２０ｂの出力するパルス信号に応じた内部ロウアドレスストローブ信号ｉｎｔＲＡＳが出力され、行選択動作およびセンスアンプの活性化が行なわれる。タイマ２４は、このセルフリフレッシュモード指示信号φｓｒｆの活性化の間、所定の時間間隔でリフレッシュ活性化指示信号φｒｑを出力し、ワンショットパルス発生回路２０ｂが、応じて所定の時間間隔でワンショットパルスを発生し、内部ロウアドレスストローブ信号ｉｎｔＲＡＳを活性化する。したがって、メモリセルアレイ内においては、所定の時間間隔で、メモリセルデータのリフレッシュが行なわれる。
【００９０】
図８は、図１に示すリフレッシュアドレスカウンタ２２の出力するリフレッシュアドレスビットの構成を示す図である。図８においては、図２に示すメモリセルアレイ１０の構成に合わせ、１メモリブロックが２５６本のワード線を含む場合のリフレッシュアドレスビットの構成が一例として示される。このリフレッシュアドレスＲＥＦ＜１０：０＞の下位８ビットＲＥＦ＜７：０＞がワード線特定のために用いられる。上位のアドレスビットＲＥＦ＜１０：８＞がメモリブロックを特定するために用いられる。リフレッシュアドレスビットＲＥＦ０は、最下位ビット（ＬＳＢ）であり、リフレッシュアドレスビットＲＥＦ１０が、最上位アドレスビット（ＭＳＢ）である。このリフレッシュアドレスカウンタ２２は、図７に示すワンショットパルス発生回路２０ｂからのパルス信号ＰＬＳの活性化に従ってカウント動作を行なう。したがって、１つのメモリブロックにおいて順次ワード線が選択されてデータリフレッシュが行なわれる。１つのメモリブロックにおいてすべてのワード線に接続されるメモリセルのリフレッシュが行なわれると、次のメモリブロックのデータリフレッシュが実行される。
【００９１】
図９は、図１に示すボディリフレッシュ制御回路２６の構成の一例を示す図である。図９において、ボディリフレッシュ制御回路２６は、リフレッシュアドレスカウンタ（図８参照）からの下位８ビットのアドレスＲＥＦ０〜ＲＥＦ７とセルフリフレッシュモード指示信号φｓｒｆを受けるＡＮＤ回路２６ａと、ＡＮＤ回路２６ａの出力信号の活性化時活性化され、リフレッシュアドレスカウンタからの上位３ビットのアドレスＲＥＦ８〜ＲＥＦ１０をデコードするブロックデコーダ２６ｂを含む。このブロックデコーダ２６ｂは、ボディリフレッシュを実行するメモリブロックを指定するボディリフレッシュブロック指定信号ＢＲＥｊを出力する。
【００９２】
この図９に示すボディリフレッシュ制御回路の構成においては、１つのメモリブロックにおいて最後のワード線（ワード線ＷＬ２５５）のメモリセルのデータリフレッシュが行なわれるときに、ＡＮＤ回路２６ａの出力信号がＨレベルの活性状態とされてブロックデコーダ２６ｂがイネーブルされる。したがって、１つのメモリブロックにおける最後のワード線のメモリセルデータのリフレッシュが行なわれるときに、別のブロックにおいてボディリフレッシュが実行される。図１０は、図９に示すブロックデコーダ２６ｂのデコード態様を示す図である。
【００９３】
上位３ビットのリフレッシュアドレスＲＥＦ＜１０：８＞が（０，０，０）から（１，１，１）へ順次そのカウント値が１ずつ増分するにつれて、データリフレッシュを行なうメモリブロックがメモリブロックＭＢ♯０からメモリブロックＭＢ♯７へ順次更新される。一方、ボディリフレッシュを行なうメモリブロックとしては、次にデータリフレッシュが行なわれるメモリブロックが指定される。すなわち、リフレッシュアドレスビットＲＥＦ＜１０：８＞が（０，０，０）から（１，１，０）へ順次増分されるときには、ボディリフレッシュメモリブロックがメモリブロックＭＢ♯１からメモリブロックＭＢ♯７へ順次更新され、リフレッシュアドレスビットＲＥＦ＜１０：８＞が（１，１，１）を指定するときには、ボディリフレッシュメモリブロックとして、メモリブロックＭＢ♯０が指定される。
【００９４】
この図１０に示すデータリフレッシュメモリブロックのためのブロックデコーダおよびボディリフレッシュのための構成は、単にそのブロックデコーダ２６ｂに含まれる各デコード回路におけるブロックリフレッシュアドレス信号ビットの接続態様を、データリフレッシュメモリブロック特定のためのブロックデコーダのそれとメモリブロックの番号が１つ異なるように配線することにより実現される。
【００９５】
図１１は、データリフレッシュとボディリフレッシュとの動作タイミングを示す図である。１つのメモリブロックＭＢ♯ｉにおいて最後のワード線ＷＬ２５５のデータリフレッシュが行なわれるとき、次にデータリフレッシュが行なわれるメモリブロックＭＢ♯ｉ＋１が選択されて、ボディリフレッシュが行なわれる。このボディリフレッシュ動作は、後に詳細に説明するように、メモリブロックＭＢ♯ｉ＋１内のメモリセルに対し同時に実行されるため、１つのメモリブロックのデータリフレッシュが行なわれる期間において１回だけボディリフレッシュが行なわれる。したがって、ボディリフレッシュの回数は、データリフレッシュ動作の回数の１／２５６となり、ボディリフレッシュを行なうための消費電流はほぼ無視することができる。また、次にデータリフレッシュが行なわれるメモリブロックにおいてデータリフレッシュを行なうことにより、ボディ領域における多数キャリアの蓄積が少ない状態でデータリフレッシュが行なわれるため、リフレッシュデータに対するサブスレッショルドリーク電流は少なく、データ保持特性は改善される。すなわち、ボディ領域の多数キャリア排出により、ボディ領域の電位が下がった状態においてセルフリフレッシュ動作が行なわれる。このセルフリフレッシュ動作時においては、各ビット線電位がＨレベルおよびＬレベルへ駆動される。したがって、同じメモリブロック内においてデータリフレッシュが行なわれないメモリセルでありかつＬレベルのビット線に接続するメモリセルのボディ領域への多数キャリアの注入が行なわれるというディスターブ動作が生じる。しかしながら、データリフレッシュが行なわれるメモリブロックは、直前においてボディリフレッシュが行なわれており、そのボディ領域に蓄積される多数キャリアは最も少ない状態になっている。したがって、サブスレッショルドリーク電流が最も少ない状態に保持された状態でデータリフレッシュが行なわれるため、確実にデータのリフレッシュを行なうことができる。また、リフレッシュ後においてもそのボディ領域の蓄積多数キャリア量は少ないため、サブスレッショルドリーク電流は極めて小さく、リフレッシュ後のデータがこのサブスレッショルドリーク電流により変化する速度はほぼ最小となるため、リフレッシュされたデータを確実に長時間にわたって保持することが可能となる。
【００９６】
なお、図９に示すボディリフレッシュ制御回路２６の構成において、リフレッシュアドレスビットの数が記憶容量の増大に伴って増加する場合には、単にセルフリフレッシュモード指示信号φｓｒｆの活性化時活性化され、内部ロウアドレスストローブ信号ｉｎｔＲＡＳの活性化をカウントするカウンタが用いられ、このカウンタ出力に従ってブロックデコーダ２６ｂがデコード動作を行なうように構成されてもよい。
【００９７】
また、上述の説明においては、１つのメモリブロックにおいてデータのリフレッシュが行なわれるように説明しているが、同時に複数のメモリブロックがデータリフレッシュを受ける場合には、このデータリフレッシュを受けるメモリブロックと別のメモリブロックでありかつ次にデータリフレッシュを受けるメモリブロックを同時に複数個ボディリフレッシュを行なうように構成してもよい。
【００９８】
さらに、ボディリフレッシュとデータリフレッシュとを全く同じタイミングで行なう必要はなく、データリフレッシュが行なわれた後に、ボディリフレッシュが行なわれるように構成されてもよい。セルフリフレッシュモード時においては、データリフレッシュ間隔は、データリフレッシュに要する時間よりも十分長く、データリフレッシュ動作およびボディリフレッシュ動作を２つの連続するデータリフレッシュ動作の間に十分余裕をもって実行することができる。
【００９９】
図１２は、図１に示すロウ系制御回路３２および１つのセンスアンプ帯に対して設けられるアレイ周辺回路に含まれるボディリフレッシュ実行部の構成を概略的に示す図である。図１２において、ロウ系制御回路３２は、内部ロウアドレスストローブ信号ｉｎｔＲＡＳと内部ロウアドレス信号（ブロックアドレスを含む）ＲＡおよび／ＲＡに従ってメモリブロックとセンスアンプ帯との接続／非接続を制御するビット線分離信号ＢＬＩを出力するビット線分離制御回路３２ｃと、内部ロウアドレスストローブ信号ｉｎｔＲＡＳと内部ロウアドレス信号ＲＡおよび／ＲＡに従って選択メモリブロックに対するセンスアンプ帯を活性化する信号を発生するセンスアンプ活性化回路３２ｄと、内部ロウアドレスストローブ信号ｉｎｔＲＡＳと内部ロウアドレス信号ＲＡおよび／ＲＡとに従ってビット線およびセンスアンプ駆動信号線のプリチャージ／イコライズを制御するプリチャージ／イコライズ制御回路３２ｅを含む。
【０１００】
これらのビット線分離制御回路３２ｃ、センスアンプ活性化回路３２ｄおよびプリチャージ／イコライズ制御回路３２ｅは、通常のＤＲＡＭにおいて用いられている回路構成と同様の構成を有し、内部ロウアドレスストローブ信号ｉｎｔＲＡＳの活性化に応答して選択メモリブロックに対して設けられたセンスアンプの活性化およびビット線プリチャージ／イコライズ回路およびセンスアンプ駆動信号線プリチャージ／イコライズ回路の非活性化を行ない、かつ選択メモリブロックを対応のセンスアンプ帯に接続する。
【０１０１】
また、ビット線およびセンス駆動信号線を所定電位にプリチャージするために、電源電圧Ｖｃｃと接地電圧とから中間電圧Ｖｃｃ／２を生成するプリチャージ電圧発生回路６５が設けられる。このプリチャージ電圧発生回路６５から、ビット線プリチャージ電圧ＶＢＬおよびセンス駆動信号線プリチャージ電圧ＶＳＬが出力される。このプリチャージ電圧発生回路６５は、グローバルメモリブロックそれぞれに対して設けられてもよく、またすべてのグローバルメモリブロックに共通に設けられてもよい。
【０１０２】
ボディリフレッシュを実行するボディリフレッシュ回路６６は、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋに従って活性化される。このボディリフレッシュ指示信号ＢＲＥｊは、メモリブロックＭＢ♯ｊのボディリフレッシュを示し、ボディリフレッシュ指示信号ＢＲＥｋは、メモリブロックＭＢ♯ｋのボディリフレッシュを指示する。これらのメモリブロックＭＢ♯ｊおよびＭＢ♯ｋは、１つのグローバルメモリブロックにおいてセンスアンプ帯を共有する隣接メモリブロックを示す。
【０１０３】
ボディリフレッシュ回路６６は、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋとビット線分離信号ＢＬＩａおよびＢＬＩｂとに従ってビット線分離指示信号ＢＬＩｊａおよびＢＬＩｊｂを出力するビット線分離回路６６ａと、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋとセンスアンプ活性化信号／ＳＯＰおよびＳＯＮとに従ってセンスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊを出力するセンス駆動回路６６ｂと、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋとセンスアンプ駆動信号線イコライズ指示信号ＳＥＱとに従ってセンスアンプ駆動信号線イコライズ指示信号ＳＥＱｊを出力するセンスイコライズ駆動回路６６ｃと、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋとビット線プリチャージ電圧ＶＢＬとに従って、ビット線プリチャージ電圧を中間電圧（Ｖｃｃ／２）またはボディリフレッシュ電位ＶＢＲのいずれかに設定するビット線電圧変更回路６６ｄを含む。プリチャージ電圧発生回路６５からのセンスアンプ駆動信号線プリチャージ電圧ＶＳＬはそのまま対応のセンスアンプ帯のセンスアンプ駆動信号線プリチャージ／イコライズ回路へ与えられる。
【０１０４】
図１３は、ボディリフレッシュ回路６６の出力信号／電圧が印加される回路部分を概略的に示す図である。図１３において、メモリブロックＭＢ♯ｊとメモリブロックＭＢ♯ｋの間にセンスアンプ帯ＳＢ♯ｊが設けられる。メモリブロックＭＢ♯ｊとセンスアンプ帯ＳＢ♯ｊの間にビット線分離ゲート群ＢＩＧ♯ｊが配置され、センスアンプ帯ＳＢ♯ｊとメモリブロックＭＢ♯ｋの間にビット線分離ゲート群ＢＩＧ♯ｋが配置される。センスアンプ帯ＳＢ♯ｊとビット線分離ゲート群ＢＩＧ♯ｋの間にビット線イコライズ回路群ＢＥＱ♯ｊが配置される。このセンスアンプ帯ＳＢ♯ｊにおいては、明確に示していないが、センスアンプ駆動信号線イコライズ回路が配置される。
【０１０５】
ビット線分離指示信号ＢＬＩｊａは、ビット線分離ゲート群ＢＩＧ♯ｊへ与えられる。センスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊはセンスアンプ帯ＳＢ♯ｊへ与えられる。ビット線プリチャージ電圧ＶＢＬｊは、ビット線イコライズ回路群ＢＰＱ♯ｊへ与えられる。ビット線分離指示信号ＢＬＩｊｂは、ビット線分離ゲート群ＢＩＧ♯ｋへ与えられる。このビット線イコライズ回路群ＢＰＱ♯ｊの活性／非活性の制御は、図１２に示すロウ系制御回路３２に含まれるプリチャージ／イコライズ制御回路３２ｅから出力されるビット線イコライズ／プリチャージ指示信号ＢＥＱｊにより行なわれる。
【０１０６】
図１２に示すプリチャージ電圧発生回路６５からのセンスアンプ駆動信号線プリチャージ電圧ＶＳＬは明確に示さないが、センスアンプ駆動信号線プリチャージ／イコライズ回路へ与えられる。このセンスアンプ駆動信号線プリチャージ／イコライズ回路へは、ボディリフレッシュ回路６６からのセンスアンプ駆動信号線プリチャージ／イコライズ指示信号ＳＥＱｊが与えられる。このボディリフレッシュ回路６６は、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋに従って、ボディリフレッシュを行なうメモリブロックをビット線イコライズ回路群ＢＥＱ♯ｊに接続するようにビット線分離ゲート群ＢＩＧ♯ｊおよびＢＩＧ♯ｋを制御し、かつセンスアンプ帯ＳＢ♯ｊおよびセンスアンプ駆動信号線プリチャージ／イコライズ回路の動作を制御する。
【０１０７】
図１４は、図１２および図１３に示すボディリフレッシュ回路６６の具体的構成の一例を示す図である。図１４において、ビット線分離回路６６ａは、メモリブロックＭＢ♯ｊに対するビット線分離指示信号ＢＬＩｊａを信号線５６上に出力するサブビット線分離回路６６ａａと、メモリブロックＭＢ♯ｋに対するビット線分離指示信号ＢＬＩｊｂを信号線５７上に出力するサブビット線分離回路６６ａｂを含む。サブビット線分離回路６６ａａは、ボディリフレッシュ指示信号ＢＲＥｋの非活性化時導通し、ビット線分離信号ＢＬＩａを信号線５６上に伝達するｐチャネルＭＯＳトランジスタ６６ａａａと、ボディリフレッシュ指示信号ＢＲＥｋの活性化時導通し、信号線５６を接地電圧レベルへ駆動するｎチャネルＭＯＳトランジスタ６６ａａｂを含む。サブビット線分離制御回路６６ａｂは、ボディリフレッシュ指示信号ＢＲＥｊの非活性化時導通し、ビット線分離信号ＢＬＩｊｂを信号線５７上に伝達するｐチャネルＭＯＳトランジスタ６６ａｂａと、ボディリフレッシュ指示信号ＢＲＥｊの活性化時導通し、信号線５７を接地電圧Ｖｓｓレベルへ駆動するｎチャネルＭＯＳトランジスタ６６ａｂｂを含む。
【０１０８】
センス駆動回路６６ｂは、センスアンプ活性化信号／ＳＯＰの活性化時導通し、センスアンプ駆動信号線５１ａへ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタ６６ｂａと、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋを受けるＯＲゲート６８の出力信号の活性化時導通し、センスアンプ駆動信号線５１ａを接地電圧Ｖｓｓレベルに駆動するｎチャネルＭＯＳトランジスタ６６ｂｂと、ＯＲ回路６８の出力信号を受けるインバータ６６ｂｃと、インバータ６６ｂｃの出力信号がＬレベルのときに導通し、センスアンプ駆動信号線５１ｂ上に電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタ６６ｂｂと、センスアンプ活性化信号ＳＯＮの活性化時（Ｈレベル）導通し、センスアンプ駆動信号線５１ｂを接地電圧Ｖｓｓレベルに駆動するｎチャネルＭＯＳトランジスタ６６ｂｅを含む。
【０１０９】
センスイコライズ駆動回路６６ｃは、ＯＲゲート６８の出力信号とセンスアンプ駆動信号線イコライズ指示信号ＳＥＱｊとを受けるゲート回路６６ｃａを含む。このゲート回路６６ｃａは、ＯＲ回路６８の出力信号がＬレベルのときにバッファとして動作し、かつＯＲゲート６８の出力信号がＨレベルのときにはＬレベルの信号を出力する。
【０１１０】
ビット線電圧変更回路６６ｄは、中間電圧Ｖｃｃ／２と接地電圧Ｖｓｓを両動作電源電圧として動作し、ＯＲ回路６８の出力信号を反転するインバータバッファ６６ｄａを含む。このインバータバッファ６６ｂａは、ＯＲ回路６８の出力信号に従って中間電圧Ｖｃｃ／２および接地電圧Ｖｓｓの一方を選択して信号線５４上に伝達するマルチプレクサで置換えられてもよい。
【０１１１】
図１４においては、メモリブロックＭＢ♯ｊの１つのビット線対ＢＬＰｊとメモリブロックＭＢ♯ｋの１つのビット線対ＢＬＰｋを代表的に示し、またビット線プリチャージ／イコライズ回路ＢＰＱ、センスアンプＳＡ、センスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱ、ならびにビット線分離ゲートＢＩＧａおよびＢＩＧｂの構成は、先の図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。次に、この図１２ないし図１４に示す回路の動作を図１５および図１６に示す動作波形図を参照して説明する。
【０１１２】
まず、図１５に示す通常動作モード時の動作について説明する。ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態とされ、次いでコラムアドレスストローブ信号／ＣＡＳが活性状態のＬレベルとされる。この信号シーケンスは、ＣＢＲ条件を満たしていない。ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、内部ロウアドレスストローブ信号ｉｎｔＲＡＳがＨレベルの活性状態へ駆動される。この内部ロウアドレスストローブ信号ｉｎｔＲＡＳの立上がりに応答してアドレス信号ＡＤがロウアドレスとして取込まれ、行選択動作が実行される。今、メモリブロックＭＢ♯ｊが選択メモリセルを含む場合を仮定する。この場合においては、ロウアドレスと内部ロウアドレスストローブ信号ｉｎｔＲＡＳとに従ってビット線分離信号ＢＬＩａがＨレベルを維持し、一方、非選択メモリブロックＭＢ♯ｋに対するビット線分離信号ＢＬＩｂがＬレベルへ駆動される。
【０１１３】
また、この内部ロウアドレスストローブ信号ｉｎｔＲＡＳとロウアドレスとに従って、センスアンプ帯ＳＢ♯ｊに対するセンスアンプ駆動信号線プリチャージ指示信号ＳＥＱｊおよびビット線イコライズ指示信号ＢＥＱｊがＬレベルの非活性状態とされる。ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋはともにＬレベルであり、図１４に示すＯＲゲート６８の出力信号はＬレベルである。したがって、ビット線分離信号ＢＬＩａおよびＢＬＩｂに従って、サブビット線分離制御回路６６ａａおよび６６ａｂからは、ｐチャネルＭＯＳトランジスタ６６ａａａおよび６６ａｂａを介して信号線５６および５７上に、それぞれビット線分離指示信号ＢＬＩｊａおよびＢＬＩｊｂが伝達される。これにより、メモリブロックＭＢ♯ｊがセンスアンプ帯ＳＢ♯ｊに接続され、一方、メモリブロックＭＢ♯ｋがセンスアンプ帯ＳＢ♯ｊから分離される。また、イコライズ指示信号ＳＥＱｊおよびＢＥＱｊに従ってセンスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱおよびビット線プリチャージ／イコライズ回路ＢＰＱがそれぞれ非活性状態とされ、センスアンプ駆動信号線５１ａおよび５１ｂならびにビット線対ＢＬＰｊが電気的にフローティング状態とされる。
【０１１４】
次にこの内部アドレスストローブ信号ｉｎｔＲＡＳとロウアドレスとに従ってメモリブロックＭＢ♯ｊにおいてワード線（ＷＬｊ）が選択状態へ駆動される。メモリブロックＭＢ♯ｋにおいて、ワード線（ＷＬｋ）は非選択状態にある。ワード線ＷＬｊが選択されると、このワード線ＷＬｊに接続されるメモリセルのデータがビット線対ＢＬＰｊ上に読出され、ビット線対ＢＬＰｊの電位が中間電位レベルのプリチャージ電圧から読出されたデータに応じた電位に変化する。図１５においては、Ｈレベルのデータが読出された場合の波形が一例として示される。
【０１１５】
次いで、このビット線対ＢＬＰｊの信号電位が十分拡大されると、内部ロウアドレスストローブ信号ｉｎｔＲＡＳに従ってセンスアンプ活性化信号／ＳＯＰおよびＳＯＮがそれぞれＬレベルおよびＨレベルの活性状態へ駆動される。
【０１１６】
センス駆動回路６６ｂに含まれるｐチャネルＭＯＳトランジスタ６６ｂａおよびｎチャネルＭＯＳトランジスタ６６ｂｅが導通し、信号線５１ａ上の信号ＶＰＳｊが電源電圧ＶｃｃレベルのＨレベルへ駆動され、一方信号線５１ｂ上の信号ＶＮＳｊが接地電圧レベルへ駆動される。これにより、センスアンプＳＡが活性化され、ｐチャネルＭＯＳトランジスタＰ１およびＰ２ならびにｎチャネルＭＯＳトランジスタＮ１およびＮ２によりビット線対ＢＬＰｊ上の電位差が増幅されてラッチされる。メモリブロックＭＢ♯ｋにおいては、ビット線対ＢＬＰｋは、プリチャージ状態を維持する。
【０１１７】
一方、コラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、アドレス信号ＡＤがコラムアドレスとして取込まれ、センス動作完了後、列選択動作が開始される。この列選択動作により、アドレス指定された列に対応するコラム選択線ＣＳＬ上の信号電位がＨレベルへ立下がり、メモリセルが選択される。この選択されたメモリセルに対し、データの書込または読出が行なわれる。
【０１１８】
メモリサイクルが完了すると、ロウアドレスストローブ信号／ＲＡＳがＨレベルの非活性状態へ移行し、またコラムアドレスストローブ信号／ＣＡＳも次いでＨレベルの非活性状態へ駆動される。このロウアドレスストローブ信号／ＲＡＳの非活性化に応答して内部ロウアドレスストローブ信号ｉｎｔＲＡＳがＬレベルの非活性状態へ駆動され、選択ワード線ＷＬｊが非選択状態へ駆動される。次いで、センスアンプ活性化信号ＳＯＮおよび／ＳＯＰが非活性状態のＬレベルおよびＨレベルへ駆動され、センスアンプＳＡが非活性状態とされる。プリチャージ／イコライズ信号ＢＥＱｊおよびＳＥＱｊも活性状態のＨレベルへ駆動され、プリチャージ／イコライズ回路ＳＰＱおよびＢＰＱが活性化され、ビット線対ＢＬＰｊの電位の中間電位ＶＢＬへのプリチャージ／イコライズおよびセンスアンプ駆動信号線５１ａおよび５１ｂの中間電源電位ＶＳＬへのプリチャージ／イコライズが行なわれる。この後、非選択状態にあったビット線分離信号ＢＬＩｂがＨレベルに立上がり、メモリブロックＭＢ♯ｋ（ビット線対ＢＬＰｋ）がセンスアンプ帯ＳＢ♯ｊ（センスアンプＳＡ）に接続される。また、コラムアドレスストローブ信号／ＣＡＳの非活性化に応答して列選択線ＣＳＬ上の列選択信号もＬレベルに立下がり、これによりメモリブロックＭＢ♯ｊが、プリチャージ状態に復帰する。
【０１１９】
メモリブロックのデータリフレッシュ動作においては、この図１５に示す波形図において、コラムアドレスストローブ信号／ＣＡＳは、ロウアドレスストローブ信号／ＲＡＳよりも早いタイミングでＬレベルへ駆動されること、およびロウアドレスとしてリフレッシュアドレスＲＥＦが用いられること、および列選択が行なわれない（列選択線ＣＳＬはＬレベルを維持する）ことを除いて同じ動作波形が得られる。したがって、データリフレッシュ時の動作説明は省略し、図１６を参照してボディリフレッシュ時の動作について説明する。
【０１２０】
ロウアドレスストローブ信号／ＲＡＳよりも早いタイミングでコラムアドレスストローブ信号／ＣＡＳがＬレベルへ駆動されると、リフレッシュモードに入り、ＣＢＲ検出信号ＣＢＲがＨレベルに立上がる。このＣＢＲ検出信号ＣＢＲがＨレベルから立上がってから所定時間Ｔが経過するとセルフリフレッシュモード指示信号φｓｒｆがＨレベルとなり、このＳＯＩＤＲＡＭはセルフリフレッシュモードに入る。このセルフリフレッシュモードに入ると、所定の時間間隔で、リフレッシュ活性化指示信号φｒｑがＨレベルの活性状態とされ、このリフレッシュ活性化信号φｒｑの活性化に応答して内部ロウアドレスストローブ信号ｉｎｔＲＡＳが所定期間Ｈレベルとされる。
【０１２１】
リフレッシュ活性化指示信号φｒｑがＨレベルの活性状態とされ、内部ロウアドレスストローブ信号ｉｎｔＲＡＳが所定期間活性状態とされると、そのときのリフレッシュアドレスＲＥＦｉが、１つのメモリブロック（メモリブロックＭＢ♯ｉ）の最後のワード線を指定しているときには、ボディリフレッシュが活性状態とされる。この図１６においては、メモリブロックＭＢ♯ｊに対するボディリフレッシュが行なわれる場合の動作波形が示される。したがって、メモリブロックＭＢ♯ｊに対するボディリフレッシュ指示信号ＢＲＥｊがＨレベルとなり、一方メモリブロックＭＢ♯ｋに対するボディリフレッシュ指示信号ＢＲＥｋはＬレベルを維持する。ボディリフレッシュ指示信号ＢＲＥｊが、活性化されても、データリフレッシュは行なわれないため、センスアンプ活性化信号／ＳＯＰおよびＳＯＮは、非活性状態のＨレベルおよびＬレベルをそれぞれ維持する。またビット線分離信号ＢＬＩａおよびＢＬＩｂもＨレベルを維持し、プリチャージ／イコライズ指示信号ＳＥＱｊおよびＢＥＱｊも活性状態のＨレベルを維持する。
【０１２２】
ボディリフレッシュ指示信号ＢＲＥｊがＨレベルに立上がると、図１４に示すセンスイコライズ駆動回路６６ｃから信号線５３上に伝達される信号がＬレベルとなり、センスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱが非活性状態とされる。
【０１２３】
また、センス駆動回路６６ｂにおいては、ＯＲ回路６８の出力信号に従って、ＭＯＳトランジスタ６６ｂｂおよび６６ｂｄがオン状態となり、センスアンプ駆動信号線５１ａおよび５１ｂ上のセンスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊがそれぞれ中間電圧ＶＳＬの電圧レベルからそれぞれＬレベルおよびＨレベルへ駆動される。
【０１２４】
さらに、サブビット線分離回路６６ａａにおいては、ＭＯＳトランジスタ６６ａａａが導通状態でありかつＭＯＳトランジスタ６６ａａｂが非導通状態であるため、この信号線５６上の分離指示信号ＢＬＩｊａは、Ｈレベルのビット線分離信号ＢＬＩａに従ってＨレベルを維持する。これにより、ビット線分離ゲートＢＩＧａを介してビット線対ＢＬＰｊがセンスアンプＳＡに接続される。一方、サブビット線分離回路６６ａｂにおいては、ＭＯＳトランジスタ６６ａｂａが非導通状態とされ、一方ＭＯＳトランジスタ６６ａｂｂが導通状態となり、この信号線５７上のビット線分離指示信号ＢＬＩｊｂがＬレベルに立下がる。これにより、メモリブロックＭＢ♯ｋのビット線対ＢＬＰｋはセンスアンプＳＡから分離される。すなわち、メモリブロックＭＢ♯ｋがセンスアンプ帯ＳＢ♯ｊから切離され、一方メモリブロックＭＢ♯ｊが、センスアンプ帯ＳＢ♯ｊに接続される。
【０１２５】
ビット線電圧変更回路６６ｄは、ＯＲ回路６８の出力信号のＨレベルに応答して、このビット線プリチャージ電圧ＶＢＬｊを接地電圧レベルへ駆動する。この接地電圧レベルのビット線プリチャージ電圧ＶＢＬｊは、分離ゲートＢＩＧａ（ビット線分離ゲート群ＢＩＧ♯ｊ）を介してメモリブロックＭＢ♯ｊの各ビット線対ＢＬＰｊ，…へ伝達される。メモリブロックＭＢ♯ｊおよびＭＢ♯ｋにおいては、データリフレッシュが行なわれないため、ワード線（ＷＬｊおよびＷＬｋ）は非選択状態のＬレベルにある。
【０１２６】
ＳＯＩ構造のメモリセルにおいては、その多数キャリアの蓄積により電位が上昇したボディ領域とビット線ＢＬまたは／ＢＬとの間が順方向にバイアスされ、このボディ領域に蓄積した多数キャリアがビット線ＢＬおよび／ＢＬへ排出される。このボディリフレッシュ動作時において、センスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊの電圧レベルを中間電圧レベルから活性化時と逆の極性の電圧レベルへ駆動するのは以下の理由による。ボディリフレッシュ動作時、センスノードＳＮおよびＺＳＮはＬレベルとなる。センスアンプ駆動信号線５１ａ上の電圧レベルが、この接地電圧よりも高い場合には、ＰＭＯＳトランジスタＰ１およびＰ２が導通し、信号線５１ａからセンスノードＳＮおよびＺＳＮへ電流を供給し、消費電流が増大するとともに、ビット線電位を上昇させてボディリフレッシュ動作を妨げる。
【０１２７】
ＭＯＳトランジスタＮ１およびＮ２に対しては、信号線５１ｂ上のセンスアンプ駆動信号ＶＮＳｊの電圧レベルがセンスノードＳＮおよびＺＳＮよりも高い場合、電流が流れない。しかしながら、このボディリフレッシュ動作時において、ＭＯＳトランジスタＮ１およびＮ２のゲートおよびソースが同電位となるため、何らかの原因でこのセンスノードＳＮおよびＺＳＮにノイズが生じて、ＭＯＳトランジスタＮ１およびＮ２の一方が導通する可能性がある。このようなボディリフレッシュ動作時においてセンスアンプ帯ＳＡを介して電流が流れるのを防止するために、このセンスアンプ駆動信号線ＶＰＳｊをＬレベル、センスアンプ駆動信号線ＶＮＳｊをＨレベルへ駆動する。これにより、ボディリフレッシュ動作時においてセンスノードＳＮおよびＺＳＮにノイズが生じた場合および多数キャリアの排出により、このセンスノードＳＮおよびＺＳＮの電位が上昇しても、確実にセンスアンプＳＡを非活性状態としてこのセンスアンプ帯（センスアンプＳＡ）における消費電流の発生を抑制することができる。
【０１２８】
図１７は、ボディリフレッシュ動作を説明するための図である。図１７に示すように、ＳＯＩメモリセルのアクセストランジスタのゲートは、ワード線が非選択状態であり０Ｖに保持され、ビット線に接続されるソース／ドレイン４ａは０Ｖに保持される。他方のソース／ドレイン４ｂは、記憶情報に応じた電圧ＶＳＮを保持する。この状態においては、ボディ領域４ｃは、その多数キャリア（正孔）の蓄積によりその電位が０Ｖよりも上昇している。ソース／ドレイン４ａを接地電位０Ｖに保持することにより、このボディ領域４ｃとソース／ドレイン４ａの間のＰＮ接合を順方向にバイアスすることができ、このボディ領域４ｃに蓄積された多数キャリアを順方向電流によりビット線上に排出することができ、応じてボディ領域４ｃの電位を低下させることができる。
【０１２９】
ビット線プリチャージ電圧ＶＢＬｊは、メモリブロックＭＢ♯ｊ全体へ与えられる。したがって、１つのボディリフレッシュ動作により、メモリブロックＭＢ♯ｊのすべてのメモリセルに対し同時にボディリフレッシュを行なうことができる。このボディリフレッシュは、データリフレッシュが１メモリブロックの全メモリセルに対して行なわれるときに１回行なわれるだけであり、したがってこのボディリフレッシュに必要とされる電流もデータリフレッシュのために必要とされる電流に比べて大幅に小さく、チップ全体の消費電流増加分はほぼ無視することができる。
【０１３０】
［変更例］
図１８は、この発明の実施の形態１の変更例１のボディリフレッシュ時のメモリセルへの印加電圧を示す図である。図１８において、ボディリフレッシュ動作時においては、メモリセルの制御電極４ｅおよびソース／ドレイン４ａに負のボディリフレッシュ電圧ＶＢＲが印加される。すなわち、ボディリフレッシュ動作時においては、ボディリフレッシュを行なうメモリブロックにおけるワード線ＷＬおよびビット線ＢＬ，／ＢＬへは、負電圧ＶＢＲが印加される。ビット線を介してメモリセルのソース／ドレイン４ａに負電圧ＶＢＲを印加することにより、ボディ領域４ｃとソース／ドレイン４ａの間の順方向バイアス電圧が大きくなり、より大きな順方向リーク電流を流すことができ、より確実にこのボディ領域４ｃに蓄積した多数キャリアを排出することができる。
【０１３１】
このボディリフレッシュ動作時において制御電極４ｅを同様、負電圧ＶＢＲに印加することにより、ストレージノードの記憶電圧ＶＳＮに対するサブスレッショルドリーク電流の増大を抑制することができ、メモリセルのデータ保持特性の劣化をもたらすことなくボディ領域の多数キャリアの排出を効率的に行なうことができる。
【０１３２】
図１９は、このボディリフレッシュ動作時にワード線ＷＬへ負電圧を印加するための構成を示す図である。図１９において、１つのワード線ＷＬに対する構成のみを示す。図１９において、与えられたアドレス信号をデコードし、対応の行を指定する行選択信号ＷＡを生成するデコード回路１２ａと、このデコード回路１２ａからの信号ＷＡのＬレベル電位を負電圧ＶＲＢレベルへ変換するレベル変換回路１２ｂと、レベル変換回路１２ｂの出力信号のＨレベルの電圧レベルを昇圧電圧Ｖｐｐレベルに変換するレベル変換回路１２ｃと、このレベル変換回路１２ｃの他方電源ノードへ接地電圧Ｖｓｓおよび負電圧ＶＲＢの一方を伝達するマルチプレクサ１２ｄを含む。このマルチプレクサ１２ｄは、ボディリフレッシュ指示信号ＢＲＥｊがＨレベルの活性状態のときには負電圧ＶＲＢを選択し、一方、ボディリフレッシュ指示信号ＢＲＥｊが非活性状態のときには接地電圧Ｖｓｓを選択する。
【０１３３】
レベル変換回路１２ｂおよび１２ｃの構成は、通常の構成を利用することができ、特に後に説明するような回路構成を利用することができる。
【０１３４】
この図１９に示す構成においては、ボディリフレッシュ動作時においては、ワード線選択信号ＷＡが非活性状態にあり、ワード線選択信号ＷＡは負電圧ＶＲＢのＬレベルに駆動される。それ以外の動作モード時においては、この非選択状態のワード線ＷＬは接地電圧Ｖｓｓレベルに保持される。
【０１３５】
図２０は、図１９に示すレベル変換回路１２ｂの構成の一例を示す図である。図２０において、レベル変換回路１２ｂは、ワード線選択信号ＷＡを受けるインバータ１２ｂａと、電源ノードＶｃｃとノード１２ｂｘの間に接続されかつそのゲートにワード線選択信号ＷＡを受けるｐチャネルＭＯＳトランジスタ１２ｂｂと、電源ノードＶｃｃとノード１２ｂｙの間に接続されかつそのゲートにインバータ１２ｂａの出力信号を受けるｐチャネルＭＯＳトランジスタ１２ｂｃと、ノード１２ｂｘと負電圧供給ノードＶＲＢの間に接続されかつそのゲートがノード１２ｂｙに接続されるｎチャネルＭＯＳトランジスタ１２ｂｂと、ノード１２ｂｙと負電圧供給ノードＶＲＢの間に接続されかつそのゲートがノード１２ｂｘに接続されるｎチャネルＭＯＳトランジスタ１２ｂｅを含む。ノード１２ｂｘから、レベル変換後の信号ＷＡＡが出力され、ノード１２ｂｙから、レベル変換されかつ論理が反転された信号ＺＷＡＡが出力される。次にこの図２０に示すレベル変換回路１２ｂの動作について簡単に説明する。
【０１３６】
ワード線選択信号ＷＡは電源電圧Ｖｃｃと接地電圧Ｖｓｓの間で変化する信号である。今、ワード線選択信号ＷＡがＨレベルのときにはインバータ１２ｂａの出力信号がＬレベル（接地電圧レベル）となり、ＭＯＳトランジスタ１２ｂｃが導通状態、ＭＯＳトランジスタ１２ｂｂが非導通状態となる。ノード１２ｂｙがＭＯＳトランジスタ１２ｂｃにより充電されると、ＭＯＳトランジスタ１２ｂｄのゲート電位が上昇し、ＭＯＳトランジスタ１２ｂｄがノード１２ｂｘの電位を負電圧ＶＲＢレベルにまで低下させる。このノード１２ｂｘの電位低下に伴って、ＭＯＳトランジスタ１２ｂｅが非導通状態へ移行し、応じてノード１２ｂｙが高速でＭＯＳトランジスタ１２ｂｃにより電源電圧Ｖｃｃレベルにまで充電される。最終的に、ノード１２ｂｙからの信号ＺＷＡＡが電源電圧Ｖｃｃレベル、ノード１２ｂｘからの信号ＷＡＡが負電圧ＶＲＢレベルとなる。
【０１３７】
ワード線選択信号ＷＡがＬレベルのときには、逆に、ＭＯＳトランジスタ１２ｂｂが導通状態、ＭＯＳトランジスタ１２ｂｃが非導通状態となる。したがって、この状態において、先の動作と逆に、ノード１２ｂｙが、ＭＯＳトランジスタ１２ｂｅにより放電され、負電圧ＶＲＢレベル、ノード１２ｂｘがＭＯＳトランジスタ１２ｂｂにより充電され、電源電圧Ｖｃｃレベルとなる。
【０１３８】
これにより、電源電圧Ｖｃｃと接地電圧Ｖｓｓの間で変化する信号を、電源電圧Ｖｃｃと負電圧ＶＲＢの間で変化する信号に変換することができる。
【０１３９】
図２１は、図１９に示すレベル変換回路１２ｃおよびマルチプレクサ１２ｄの構成を概略的に示す図である。図２１において、レベル変換回路１２ｃは、昇圧電圧供給ノードＶｐｐとノード１２ｃｘの間に接続されかつそのゲートがノード１２ｃｙに接続されるｐチャネルＭＯＳトランジスタ１２ｃａと、昇圧電圧供給ノードＶｐｐとノード１２ｃｙの間に接続されかつそのゲートがノード１２ｃｘに接続されるｐチャネルＭＯＳトランジスタ１２ｃｂと、ノード１２ｃｘとノード１２ｃｚの間に接続されかつそのゲートにワード線選択信号ＷＡＡを受けるｎチャネルＭＯＳトランジスタ１２ｃｃと、ノード１２ｃｙとノード１２ｃｚの間に接続されかつそのゲートにワード線選択信号ＺＷＡＡを受けるｎチャネルＭＯＳトランジスタ１２ｃｄを含む。
【０１４０】
マルチプレクサ１２ｄは、導通時ノード１２ｃｚへ接地電圧Ｖｓｓを伝達するｎチャネルＭＯＳトランジスタ１２ｄａと、導通時ノード１２ｃｚへ負電圧ＶＲＢを伝達するｎチャネルＭＯＳトランジスタ１２ｂｄを含む。このマルチプレクサ１２ｄにおけるＭＯＳトランジスタ１２ｄａおよび１２ｄｂの導通／非導通の制御は、ボディリフレッシュ指示信号ＢＲＥｊを受けるレベル変換回路７０により行なわれる。このレベル変換回路７０は、ボディリフレッシュ指示信号ＢＲＥｊの振幅を電源電圧Ｖｃｃと負電圧ＶＲＢの間のそれに変化させる。このレベル変換回路７０の構成は、図２０に示すレベル変換回路１２ｃの構成と同じである。次に、この図２１に示すレベル変換回路１２ｃおよびマルチプレクサ１２ｄの動作について説明する。
【０１４１】
ワード線選択信号ＷＡＡがＨレベルのときには、ＭＯＳトランジスタ１２ｃｃが導通状態、ＭＯＳトランジスタ１２ｃｄが非導通状態となる。したがってノード１２ｃｘが、ＭＯＳトランジスタ１２ｃｃを介してノード１２ｃｚ上の電圧レベルまで放電される。これにより、ＭＯＳトランジスタ１２ｃｂが導通し、ノード１２ｃｙを昇圧電圧Ｖｐｐレベルまで充電する。このノード１２ｃｙの電位上昇に従ってＭＯＳトランジスタ１２ｃａが非導通状態へ移行する。したがって最終的に、ノード１２ｃｘは、ノード１２ｃｚ上の電圧レベルにまで放電され、ノード１２ｃｙからは、昇圧電圧Ｖｐｐが出力されてワード線ＷＬへ伝達される。
【０１４２】
逆に、ワード線選択信号ＷＡＡがＬレベルのときには、ＭＯＳトランジスタ１２ｃｃが非導通状態、ＭＯＳトランジスタ１２ｃｂが導通状態となる。この状態においては、逆に、ノード１２ｃｙがＭＯＳトランジスタ１２ｃｂを介してノード１２ｃｚ上の電圧レベルまで放電され、ノード１２ｃｘがＭＯＳトランジスタ１２ｃａを介して昇圧電圧Ｖｐｐレベルまで充電される。信号ＷＡＡおよびＺＷＡＡのＬレベルは負電圧ＶＲＢレベルである。したがってノード１２ｃｚの電圧レベルが負電圧ＶＲＢであっても、確実にＭＯＳトランジスタ１２ｃｃおよび１２ｃｄを非導通状態に保持することができる。
【０１４３】
レベル変換回路７０は、ボディリフレッシュ指示信号ＢＲＥｊがＨレベルのときには電源電圧Ｖｃｃレベルの信号をＭＯＳトランジスタ１２ｄｂのゲートへ与え、負電圧ＶＲＢのレベルの信号をＭＯＳトランジスタ１２ｄａのゲートへ与える。この状態においては、ＭＯＳトランジスタ１２ｄｂが導通し、負電圧ＶＲＢをノード１２ｃｚへ伝達する。したがって、このボディリフレッシュ動作が行なわれるときにはワード線ＷＬは負電圧ＶＲＢレベルとなる。
【０１４４】
逆に、ボディリフレッシュ指示信号ＢＲＥｊがＬレベルのときには、レベル変換回路７０は、電源電圧Ｖｃｃレベルの信号をＭＯＳトランジスタ１２ｄａのゲートへ与え、負電圧ＶＲＢのレベルの信号をＭＯＳトランジスタ１２ｄｂのゲートへ与える。これにより、ＭＯＳトランジスタ１２ｄａが導通状態、ＭＯＳトランジスタ１２ｄｂが非導通状態となり、ノード１２ｃｚへ接地電圧Ｖｓｓが伝達される。したがって非選択ワード線ＷＬが接地電圧Ｖｓｓレベルに保持される。
【０１４５】
図２２は、負電圧を用いるボディリフレッシュ時におけるビット線電圧変更回路６６ｄの構成の一例を示す図である。図２２において、ビット線電圧変更回路６６ｄは、ＯＲ回路６８の出力信号を受けるインバータ６６ｄｂと、中間電圧供給ノード６６ｘとノード６６ｄｘの間に接続されかつそのゲートにＯＲ回路６８の出力信号を受けるｐチャネルＭＯＳトランジスタ６６ｄｃと、中間電圧供給ノード６６ｘとノード６６ｄｙの間に接続されかつそのゲートにインバータ６６ｂｂの出力信号を受けるｐチャネルＭＯＳトランジスタ６６ｄｄと、ノード６６ｂｘと負電圧供給ノードＶＲＢの間に接続されかつそのゲートがノード６６ｄｙに接続されるｎチャネルＭＯＳトランジスタ６６ｄｅと、ノード６６ｄｙと負電圧供給ノードＶＲＢの間に接続されかつそのゲートがノード６６ｄｘに接続されるｎチャネルＭＯＳトランジスタ６６ｄｆを含む。ノード６６ｄｘからビット線プリチャージ電圧ＶＢＬｊが出力される。
【０１４６】
この図２２に示すビット線電圧変更回路６６ｄは、実質的にレベル変換回路である。ＯＲ回路６８の出力信号がＬレベルのときには、ＭＯＳトランジスタ６６ｂｃが導通状態、ＭＯＳトランジスタ６６ｄｄが非導通状態となり、ノード６６ｄｘが、ＭＯＳトランジスタ６６ｄｃにより充電され、一方、ノード６６ｄｙは、ＭＯＳトランジスタ６６ｄｆにより負電圧ＶＲＢレベルにまで放電される。したがって、この状態においては、ビット線プリチャージ電圧ＶＢＬａが中間電圧Ｖｃｃ／２の電圧レベルとなる。
【０１４７】
一方、ＯＲ回路６８から出力信号がＨレベルのときには、逆にＭＯＳトランジスタ６６ｄｃが非導通状態、ＭＯＳトランジスタ６６ｄｄが導通状態とされる。この状態において、ノード６６ｄｘは、ＭＯＳトランジスタ６６ｄｅより負電圧ＶＲＢレベルにまで放電され、一方ノード６６ｄｙは、中間電圧Ｖｃｃ／２の電圧レベルにまでＭＯＳトランジスタ６６ｄｄにより充電される。したがってこの状態において、ビット線プリチャージ電圧ＶＢＬｊは負電圧ＶＲＢの電圧レベルとなる。これにより、ボディリフレッシュを行なうメモリブロックの各ビット線対に、負電圧ＶＲＢを伝達することができる。
【０１４８】
図２３は、この発明の実施の形態１の変更例におけるボディリフレッシュ制御ブロックの構成を概略的に示す図である。図２３においては１つのセンスアンプ帯に対する構成のみが示される。ボディリフレッシュ回路６６は、先の実施の形態１において説明したものと同じである。この実施の形態１の変更例において、さらに、ボディリフレッシュ回路６６の出力信号のレベルを変換するレベル変換回路７５が設けられる。このレベル変換回路７５は、電源電圧Ｖｃｃを一方動作電源電圧とし、かつマルチプレクサ７９を介して与えられる電圧を他方動作電源電圧として動作する。このレベル変換回路７５から、各種信号ＢＬＩｊａ、ＳＥＱｊ、ＢＰＳｊ、ＶＮＳｊ、ＶＢＬｊおよびＢＬＩｊｂが出力される。このレベル変換回路７５は、先の図２０に示すレベル変換回路と同様の構成を備える。
【０１４９】
このレベル変換回路７５は、マルチプレクサ７９を介して与えられる電圧の接地電圧Ｖｓｓまたは負電圧ＶＲＢに従って、このボディリフレッシュ回路６６から出力される信号のＬレベルを接地電圧Ｖｓｓレベルまたは負電圧ＶＲＢレベルに設定する。マルチプレクサ７９は、図２１に示すマルチプレクサ１２ｄと同様の構成を備える。このマルチプレクサ７９は、レベル変換機能を備える選択制御回路７７の出力信号によりその選択動作が制御される。
【０１５０】
選択制御回路７７は、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋを受けるＯＲ回路と、このＯＲ回路の出力信号のＬレベルを負電圧ＶＲＢレベルに変換するレベル変換回路を備える。したがってこの構成としては、先の図２０に示す構成を利用することができる。ワード線選択信号ＷＡに代えて、ボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋを受けるＯＲ回路の出力信号が用いられる。マルチプレクサ７９は、ボディリフレッシュ動作が指定されるときには、負電圧ＶＲＢを選択し、それ以外には接地電圧Ｖｓｓを選択する。
【０１５１】
図２４は、コラムデコーダの構成を概略的に示す図である。このコラムデコーダは、レベル変換機能を備える。このレベル変換機能付きコラムデコーダ８０は、単にＬレベルを、接地電圧Ｖｓｓまたは負電圧ＶＲＢレベルに変換するだけであり、図２０に示すレベル変換回路を出力部に備える。このレベル変換機能付きコラムデコーダ８０からコラム選択線ＣＳＬ上に列選択信号が伝達される。このレベル変換機能付きコラムデコーダ８０は、電源電圧Ｖｃｃおよびマルチプレクサ８２を介して与えられる電圧を両動作電源電圧として動作する。マルチプレクサ８２は、接地電圧Ｖｓｓおよび負電圧ＶＲＢの一方を選択してレベル変換機能付きコラムデコーダ８０へ与える。このマルチプレクサ８２は、レベル変換回路８４の出力信号により、その選択態様が決定される。
【０１５２】
レベル変換回路８４は、ボディリフレッシュ制御回路２６の出力信号を電源電圧Ｖｃｃおよび負電圧ＶＲＢレベルの信号に変換する。ボディリフレッシュ制御回路２６は、リフレッシュアドレスカウンタの下位８ビットＲＥＦ０〜ＲＥＦ７とセルフリフレッシュモード指示信号φｓｒｆを受けるＡＮＤ回路２６ａを含む。したがって、このレベル変換回路８４は、１つのメモリブロックにおける最後の行のデータリフレッシュが行なわれるときに負電圧ＶＲＢが選択されるようにマルチプレクサ８２の動作を制御する。それ以外のときには、接地電圧Ｖｓｓがマルチプレクサ８２により選択される。
【０１５３】
図２５は、負電圧を用いたボディリフレッシュ時における１つのビット線対に関連する部分の電圧を示す図である。図２５において、ビット線ＢＬおよび／ＢＬへは、ビット線分離ゲートＢＩＧａを介して負電圧ＶＲＢが伝達される。列選択（ＩＯ）ゲートＩＧへは、負電圧ＶＲＢレベルの列選択信号が伝達され、ビット線ＢＬおよび／ＢＬが負電圧ＶＲＢレベルとされるとともに確実にこの列選択ゲートＩＧは非導通状態とされる。これにより、ビット線ＢＬおよび／ＢＬがローカルＩＯ線対ＬＰに接続されるのを防止することができる。ビット線分離指示信号ＢＩＧｊａは、電源電圧Ｖｃｃレベルである。センスアンプ駆動信号線５１ａ上のセンスアンプ駆動信号ＶＰＳｊは、負電圧ＶＲＢレベルであり、センスアンプ駆動信号線５１ｂ上のセンスアンプ駆動信号ＶＮＳｊは、電源電圧Ｖｃｃレベルである。他方のビット線分離ゲートＢＩＧｂへ与えられるビット線分離指示信号ＢＩＧｊｂは、負電圧ＶＲＢレベルである。これにより、負電圧ＶＲＢがビット線へ印加されてメモリブロックにおいてボディリフレッシュが行なわれているとき、その他方のメモリブロックは確実にセンスアンプから分離される。他方のメモリブロックのビット線電位は中間電位Ｖｃｃ／２の電圧レベルである。
【０１５４】
この上述のようなレベル変換機能を持たせることにより、負電圧ＶＲＢを用いてボディリフレッシュを行なうことができ、より効率的に、ボディ領域の多数キャリアの排出を行なうことができる。
【０１５５】
なお、上述の実施例においては、ボディリフレッシュ動作時においてのみ負電圧ＶＲＢがワード線、およびビット線へ伝達されている。通常動作モード時においても、負電圧ＶＲＢが非選択ワード線へ伝達されるように構成されてもよい。負電圧ワード線により、メモリトランジスタのサブスレショルドリーク電流を低減することができ、リフレッシュ特性が改善される。
【０１５６】
以上のように、この発明の実施の形態１に従えば、データリフレッシュ動作と並行してボディリフレッシュをビット線イコライズ回路を介して行なっているため、余分の回路構成を用いることなく容易にボディリフレッシュを行なうことができる。また、このボディリフレッシュは、データリフレッシュ動作に隠れて行なうことができ、ボディリフレッシュのための特別な時間を必要とすることがなく、また特別の動作モードを指定する必要もなく、制御が簡略化される。
【０１５７】
さらに、セルフリフレッシュが行なわれる前にボディリフレッシュを行なうことにより、ボディ領域の電位が下がった状態でセルフリフレッシュによるディスターブ動作に入る（ワード線選択およびビット線電位の増幅が行なわれる）。このときのサブスレショルドリーク電流を抑制することができ、リフレッシュ特性の優れたメモリを実現することができる。
【０１５８】
また、ボディリフレッシュ動作は、データリフレッシュ動作の回数に比べてその行なう回数は極めて少なくボディリフレッシュ動作における消費電流の増加をほぼ無視することができる。
【０１５９】
［実施の形態２］
図２６（Ａ）は、この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。図２６（Ａ）において、メモリアレイは、実施の形態１と同様、２つのグローバルメモリブロックＭＲＡおよびＭＲＢに分割される。グローバルメモリブロックＭＲＡおよびＭＲＢの構成は実施の形態１と同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。グローバルメモリブロックＭＲＡに対し、コラムデコーダＣＤＡとボディリフレッシュ時、コラムデコーダの出力ノードを順次選択状態へ駆動するシフトレジスタＳＲＡが設けられる。グローバルメモリブロックＭＲＢに対しても同様、コラムデコーダＣＤＢおよびシフトレジスタＳＲＢが設けられる。コラムデコーダＣＤＡおよびＣＤＢからの列選択線ＣＳＬは対応のグローバルメモリブロックに含まれるメモリブロックすべてに共通に配置される。
【０１６０】
この図２６（Ａ）に示す構成においては、メモリブロックにおいてデータリフレッシュが行なわれている場合、このデータリフレッシュが行なわれているメモリブロックと異なるメモリブロックにおいて列選択線ＣＳＬを選択状態へ駆動し、内部データ線（グローバルＩＯ線およびローカルＩＯ線）を介してビット線対の各ビット線を強制的にＬレベルに設定する。
【０１６１】
たとえば、メモリブロックＭＢ♯０においてワード線ＷＬが選択され、データリフレッシュが行なわれている場合、このメモリブロックＭＢ♯０と異なるメモリブロック、すなわちグローバルメモリブロックＭＲＢにおいて、列選択線ＣＳＬを選択状態へ駆動する。この列選択線ＣＳＬにより選択されたビット線を内部データ線へ接続し、この内部データ線に接続される書込ドライブ回路を介してビット線対の各ビット線をＬレベルへ駆動する。したがって、メモリブロックＭＢ♯１、ＭＢ♯３、ＭＢ♯５およびＭＢ♯７において、この列選択線ＣＳＬに接続されるビット線対に接続するメモリセルのボディリフレッシュを同時に実行する。１つの列選択線ＣＳＬに４つのビット線対が接続される場合、グローバルメモリブロックＭＲＢにおいては、合計１６対のビット線が選択される。ワード線ＷＬの１つのメモリブロックにおける数が２５６本であり、また１つのメモリブロックにおけるビット線対の数が２５６本の場合、ボディリフレッシュサイクルは、データリフレッシュのサイクルの１／１６となる。これにより、効率的にボディリフレッシュを行ない、ボディ領域の多数キャリアの蓄積を防止することができる。
【０１６２】
図２６（Ｂ）は、この図２６（Ａ）に示すＳＯＩ−ＤＲＡＭのボディリフレッシュ動作を示す波形図である。以下、簡単に、ボディリフレッシュ動作について説明する。
【０１６３】
まず、ロウアドレスストローブ信号／ＲＡＳの立下がり前に、コラムアドレスストローブ信号／ＣＡＳを立下げ、ＣＢＲ検出信号ＣＢＲをＨレベルの活性状態とする。このＣＢＲ検出信号ＣＢＲの活性化に応答して、「ＣＢＲリフレッシュ」が行なわれる。データリフレッシュが行なわれるメモリブロックにおいてワード線ＷＬ（ＷＬ０）が選択され、このワード線ＷＬ（ＷＬ０）に接続されるメモリセルのデータのリフレッシュが行なわれる。このＣＢＲリフレッシュ動作時において、生成されたリフレッシュアドレスに従ってデータリフレッシュが行なわれるメモリブロックを含むグローバルメモリブロックと異なるメモリブロックを指定するボディリフレッシュ指示信号ＢＲＥ♯がＨレベルの活性状態とされる。
【０１６４】
今、メモリブロックＭＢ♯０においてデータリフレッシュが行なわれている場合を考える。この状態において、グローバルメモリブロックＭＲＢにおいてボディリフレッシュが行なわれる。このボディリフレッシュ指示信号ＢＲＥ♯に従ってシフトレジスタＳＲＢの出力信号に従ってコラムデコーダＣＤＢからの列選択線ＣＳＬが選択状態へ駆動される。この選択された列選択線ＣＳＬ（ＣＳＬ０）により、グローバルメモリブロックＭＲＢのメモリブロックＭＢ♯１、ＭＢ♯３、ＭＢ♯５、およびＭＢ♯７の各ビット線を内部データ線に接続する。次いでこの内部データ線に接続される書込回路を介してＬレベルのデータを書込む。これにより、ビット線対ＢＬＰの各ビット線の電位がＬレベルに立下がり、ボディリフレッシュが実行される。ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がると、ＣＢＲリフレッシュサイクルが完了する。
【０１６５】
次いで、通常動作が行なわれ、データアクセスが行なわれる。
所定期間が経過すると、再びロウアドレスストローブ信号／ＲＡＳの立下がり前にコラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がり、再びＣＢＲリフレッシュが指定される。このＣＢＲ検出信号ＣＢＲの立上がり（活性化）に従って、再びリフレッシュアドレスに従ってワード線ＷＬ（ＷＬ１）の選択が行なわれ、データリフレッシュが行なわれる。このデータリフレッシュのためのリフレッシュアドレスに従って再びボディリフレッシュ指示信号ＢＲＥ♯が活性状態とされ、このデータリフレッシュが行なわれるメモリブロックと別のメモリブロックを含むグローバルメモリブロックが指定される。このボディリフレッシュ指示信号ＢＲＥ♯に従って、再びシフトレジスタＳＲＢのシフト動作が行なわれ、別の列選択線ＣＳＬ１が選択状態へ駆動される。この状態で、再び書込回路を介してＬレベルのデータ信号を選択ビット線対の各ビット線へ伝達して、ビット線対ＢＬＰ〈１〉の電位をＬレベルに低下させ、ボディリフレッシュが実行される。このボディリフレッシュ動作時においては、先の実施の形態１と同様、ワード線はすべて非選択状態にある。
【０１６６】
この実施の形態２に従うＳＯＩＤＲＡＭの全体の構成は、先の図１に示す実施の形態１に従うＳＯＩＤＲＡＭのそれと同じである。したがって、以下の説明において、実施の形態１と異なる部分の構成についてのみ説明する。
【０１６７】
図２７（Ａ）は、この発明の実施の形態２におけるボディリフレッシュ制御回路２６の構成を示す図である。図２７（Ａ）において、ボディリフレッシュ制御回路２６は、ＣＢＲ検出信号ＣＢＲの立上がりに応答して所定の時間幅を有するパルス信号φＡを出力するワンショットパルス発生回路１２６ａと、リフレッシュアドレス信号ビットＲＥＦ８を受けるインバータ１２６ｂと、ワンショットパルス発生回路１２６ａからのワンショットパルス信号φＡとインバータ１２６ｂの出力信号を受けるＡＮＤ回路１２６ｃと、ワンショットパルス信号φＡとリフレッシュアドレス信号ビットＲＥＦ８を受けるＡＮＤ回路１２６ｄを含む。ここで、実施の形態１の場合と同様、メモリブロックの数は、８個であり、リフレッシュアドレス信号の上位３ビットＲＥＦ〈１０：８〉によりメモリブロックが特定される構成が一例として示される。
【０１６８】
この場合、リフレッシュブロックアドレスの最下位ビットＲＥＦ８により、グローバルメモリブロックを特定することができる（図１０参照）。ＡＮＤ回路１２６ｃから、グローバルメモリブロックＭＲＡに対するボディリフレッシュ指示信号ＢＲＥＡが出力され、ＡＮＤ回路１２６ｄから、グローバルメモリブロックＭＲＢに対するボディリフレッシュ指示信号ＢＲＥＢが出力される。
【０１６９】
ワンショットパルス発生回路１２６ａは、ＣＢＲ検出信号ＣＢＲを所定時間遅延させかつその論理を反転する反転遅延回路１２６ａａと、反転遅延回路１２６ａａの出力信号とＣＢＲ検出信号ＣＢＲを受けるＡＮＤ回路１２６ａｂを含む。この反転遅延回路１２６ａａの有する遅延時間により、ワンショットパルス信号φＡの活性状態（Ｈレベル）の期間が決定される。
【０１７０】
ＣＢＲ検出信号ＣＢＲは、先の実施の形態１と同様、図５（Ａ）に示す構成を用いて生成される。次に、この図２７（Ａ）に示すボディリフレッシュ制御回路２６の動作について図２７（Ｂ）に示す波形図を参照して説明する。
【０１７１】
ＣＢＲ検出信号ＣＢＲがＨレベルの活性状態に立上がると、ワンショットパルス発生回路１２６ａからのワンショットパルスφＡが所定期間Ｈレベルの活性状態とされる。このワンショットパルスφＡの活性期間は、内部でワード線の選択およびセンスアンプの活性化およびメモリセルデータのリストア動作を行なうのに必要とされる期間よりも長くされる。
【０１７２】
このＣＢＲ検出信号ＣＢＲに従ってリフレッシュアドレスＲＥＦが出力される。今、リフレッシュアドレス信号ビットＲＥＦ８が“０”の場合、インバータ１２６ｂの出力信号はＨレベルとなり、ボディリフレッシュ指示信号ＢＲＥＢがＨレベルとなる。一方ボディリフレッシュ指示信号ＢＲＥＡはＬレベルである。ここで、ビット“０”をＬレベルに対応させている。この状態においては、グローバルメモリブロックＭＲＡのいずれかのメモリブロックにおいてデータリフレッシュが行なわれ、グローバルメモリブロックＭＲＢにおいてボディリフレッシュが実行される。
【０１７３】
ＣＢＲ検出信号ＣＢＲがＬレベルに立下がると、ＣＢＲリフレッシュサイクルが完了して通常動作が行なわれる。所定時間が経過すると、再びＣＢＲ検出信号ＣＢＲがＨレベルの活性状態とされ、ワンショットパルス信号φＡがＨレベルの活性状態とされる。このときのリフレッシュアドレス信号ビットＲＥＦ８が、“１”の場合には、インバータ１２６ｂの出力信号がＬレベルとなり、ボディリフレッシュ指示信号ＢＲＥＡがＨレベル、ボディリフレッシュ指示信号ＢＲＥＢがＬレベルを維持する。したがって、この状態においては、ボディリフレッシュ動作が、グローバルメモリブロックＭＲＡにおいて実行され、データリフレッシュがグローバルメモリブロックＭＲＢにおいて行なわれる。
【０１７４】
図２８は、ローカル制御回路３２およびロウ系制御回路３２およびコラム系制御回路３４の要部の構成を示す図である。図２８において、ロウ系制御回路３２は、ＣＢＲ検出信号ＣＢＲとロウアドレスストローブ信号／ＲＡＳを受けるＮＯＲ回路３２ａと、ＮＯＲ回路３２ａの出力信号とワンショットパルス発生回路１２６ａの出力するワンショットパルスφＡを受けるＯＲ回路３２ｂを含む。このＯＲ回路３２ｂから内部ロウアドレスストローブ信号ｉｎｔＲＡＳが出力される。コラム系制御回路３４の構成は、先の実施の形態１の構成と同じであり、ＣＢＲ検出信号ＣＢＲとコラムアドレスストローブ信号／ＣＡＳを受けるＮＯＲ回路３４ａと、ＮＯＲ回路３４ａの出力信号とＮＯＲ回路３２ａの出力信号を受けるＡＮＤ回路３４ｂを含む。ＡＮＤ回路３４ｂから内部コラムアドレスストローブ信号ｉｎｔＣＡＳが出力される。
【０１７５】
この図２８に示す構成においては、ロウ系制御回路３２が、ＣＢＲ検出信号ＣＢＲの立上がりに応答して所定期間活性状態とされるワンショットパルス信号φＡに従って内部ロウアドレスストローブ信号ｉｎｔＲＡＳを出力している。したがって、このワンショットパルス信号φＡの活性期間中に、内部でリフレッシュアドレスにより指定されたメモリブロックのメモリセル行の選択動作が実行される。このＣＢＲ検出信号ＣＢＲの活性化時においては、内部コラムアドレスストローブ信号ｉｎｔＣＡＳが非活性状態に保持され、列選択動作は禁止される。
【０１７６】
図２９は、１つのセンスアンプ帯に対するボディリフレッシュ制御系の構成を概略的に示す図である。図２９においては、メモリブロックＭＢ♯ｊとメモリブロックＭＢ♯ｋの間に、ビット線分離ゲート群ＢＩＧ♯ｊ、センスアンプ帯ＳＢ♯ｊ、ビット線イコライズ回路群ＢＰＱ♯ｊ、ＩＯゲート群ＩＧ♯ｊ、およびビット線分離ゲート群ＢＩＧ♯ｋが配置される。ＩＯゲート群ＩＧ♯ｊは、コラムデコーダＣＤからの列選択線ＣＳＬ上の信号に従って選択された列を対応のローカルＩＯ線対ＬＰへ接続する。このローカルＩＯ線対ＬＰはブロック選択ゲートＢＳＧｊを介してグローバルＩＯ線対ＧＰに接続される。このブロック選択ゲートＢＳＧｊは、ブロック選択信号φＢｊとボディリフレッシュ指示信号ＢＲＥ♯を受けるＯＲ回路１６７の出力信号に従って導通／非導通が制御される。
【０１７７】
グローバルＩＯ線対ＧＰには、書込回路１７０が設けられる。この書込回路１７０は、その内部構成は後に詳細に説明するが、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時、Ｌレベルの信号をグローバルＩＯ線対ＧＰに含まれるグローバルＩＯ線ＧＩＯおよび／ＧＩＯ上に伝達する。この書込回路１７０は、入出力回路３８からの内部書込データを受ける。この書込回路１７０と入出力回路３８の間にセレクタが設けられていてもよい。
【０１７８】
周辺回路群に対しローカルロウ系制御回路１３２が設けられる。このローカルロウ系制御回路１３２は、図１に示すロウ系制御回路３２に含まれる。このローカルロウ系制御回路１３２は、内部ロウアドレスストローブ信号ｉｎｔＲＡＳと内部ロウアドレス信号ＲＡおよび／ＲＡに従って各制御信号の活性／非活性を制御し、その構成は図１２に示すビット線分離制御回路、センスアンプ活性化回路３２ｄ、プリチャージ／イコライズ制御回路３２ｅと同様の構成である。
【０１７９】
この発明の実施の形態２においては、ローカルロウ系制御回路１３２から出力されるビット線分離信号ＢＬＩｊａは直接ビット線分離ゲート群ＢＩＧ♯ｊへ与えられ、ビット線分離信号ＢＬＩｊｂは、直接ビット線分離ゲート群ＢＩＧ♯ｋへ与えられる。またビット線イコライズ指示信号ＢＥＱｊは、ビット線イコライズ回路群ＢＰＱ♯ｊへ与えられる。
【０１８０】
センスアンプ帯ＳＢ♯ｊおよびビット線イコライズ回路群ＢＰＱ♯ｊに対しボディリフレッシュ回路１６６が設けられる。このボディリフレッシュ回路１６６は、ボディリフレッシュ指示信号ＢＲＥ♯に従って活性化され、ローカルロウ系制御回路１３２からのセンスアンプ活性化信号／ＳＯＰおよびＳＯＮからセンスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊを生成してセンスアンプ帯ＳＢ♯ｊへ与えかつビット線プリチャージ電圧ＶＢＬのビット線イコライズ回路群ＢＰＱ♯ｊへの供給を停止する。このボディリフレッシュ回路１６６は、また、ローカルローカル系制御回路１３２からのセンス駆動信号線プリチャージ／イコライズ指示信号ＳＥＱｊを受け、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時図示しないセンスアンプ駆動信号線イコライズ回路を非活性状態とする。
【０１８１】
図３０は、図２９に示すボディリフレッシュ回路１６６の詳細構成を示す図である。図３０において、ビット線分離ゲートＢＩＧａ、センスアンプＳＡ、ＩＯゲートＩＧ、ビット線分離ゲートＢＩＧｂ、ビット線プリチャージ／イコライズ回路ＢＰＱおよびセンスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱの構成は、先の図１４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８２】
ボディリフレッシュ回路１６６は、センスアンプ駆動信号線５１ａおよび５１ｂ上のセンスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊの電圧レベルを制御するセンス駆動回路１６６ｂと、センスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱの活性／非活性を制御するセンスイコライズ駆動回路１６６ｃと、ビット線プリチャージ電圧伝達線５４への中間電圧ＶＢＬの供給を制御するビット線電圧制御回路１６６ａを含む。
【０１８３】
ビット線電圧制御回路１６６ａは、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時に非導通状態となり、中間電圧ＶＢＬの伝達線５４上への伝達を禁止するｐチャネルＭＯＳトランジスタ１６６ａａを含む。すなわち、ボディリフレッシュ動作時においては、選択メモリブロックに対してプリチャージ電圧ＶＢＬは供給されない。
【０１８４】
センスイコライズ駆動回路１６６ｃは、ボディリフレッシュ指示信号ＢＲＥ♯とセンスアンプ駆動信号線イコライズ指示信号ＳＥＱｊを受けるゲート回路１６６ｃａを含む。このセンスイコライズ回路１６６ｃは、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時、センスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱへ与えられる制御信号ＳＥＱｊｊを非活性状態のＬレベルとして、センスアンプ駆動信号線５１ａおよび５１ｂへの中間電圧ＶＳＬへの供給を停止させる。ボディリフレッシュ指示信号ＢＲＥ♯の非活性化時においては、このセンスイコライズ駆動回路１６６ｃは、センスアンプ駆動信号線プリチャージ／イコライズ指示信号ＳＥＱｊに従って信号ＳＥＱｊｊを出力する。
【０１８５】
センス駆動回路１６６ｂは、図１４に示すセンス駆動回路６６ｂと同様の構成を備える。すなわち、センス駆動回路１６６ｂは、センスアンプ活性化信号／ＳＯＰの活性化時センスアンプ駆動信号線５１ａを電源電圧Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ１６６ｂａと、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時センスアンプ駆動信号線５１ａを接地電圧レベルへ放電するｎチャネルＭＯＳトランジスタ１６６ｂｂと、センスアンプ活性化信号ＳＯＮの活性化時センスアンプ駆動信号線５１ｂを接地電圧レベルへ放電するｎチャネルＭＯＳトランジスタＳＯＮと、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時、インバータ１６６ｂｃを介して与えられる信号に応答して導通しセンスアンプ駆動信号線５１ｂを電源電圧Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ１６６ｂｄを含む。
【０１８６】
ＩＯゲート（列選択ゲート）ＩＧは、列選択線ＣＳＬ上の信号電位に応答して導通し、センスノードＳＮおよびＺＳＮをローカルＩＯ線対ＬＰに接続するｎチャネルＭＯＳトランジスタＮ１１およびＮ１２を含む。次に、この図３０に示す構成の動作について説明する。
【０１８７】
通常動作モード時は、ボディリフレッシュ指示信号ＢＲＥ♯は非活性状態のＬレベルであり、したがって、図１５に示す動作波形と同様の動作波形に従ってメモリセルのアクセスが行なわれる。このため、通常動作モードの説明は先の図１５に示す波形図を参照して説明したものと同じであり、その説明は省略する。
【０１８８】
次に、図３１に示す動作波形図を参照して、ボディリフレッシュ時の動作について説明する。
【０１８９】
ロウアドレスストローブ信号／ＲＡＳよりもコラムアドレスストローブ信号／ＣＡＳが先に立下がると、ＣＢＲ検出信号ＣＢＲが活性化され、応じてワンショットパルス信号φＡが所定期間Ｈレベルの活性状態とされる。このワンショットパルス信号φＡの活性化に応答して内部ロウアドレスストローブ信号ｉｎｔＲＡＳがＨレベルの活性状態とされる。また、このワンショットパルス信号φＡに応答して、リフレッシュアドレスＲＥＦが、次にデータリフレッシュが行なわれるべきメモリブロックを指定するリフレッシュアドレスＲＥＦｉに確定される。このワンショットパルス信号φＡとリフレッシュアドレスＲＥＦｉとに従って、データリフレッシュを受けるメモリブロックを含まないグローバルメモリブロックを指定するように、ボディリフレッシュ指示信号ＢＲＥ♯がＨレベルの活性状態となる。ボディリフレッシュが行なわれるグローバルメモリブロックの各メモリブロックは、ワード線の選択およびセンス動作は行なわれないため、ワード線ＷＬはＬレベルにあり、またセンスアンプ活性化信号／ＳＯＰはＨレベルの非活性状態、センスアンプ活性化信号ＳＯＮもＬレベルの非活性状態にある。さらに、ビット線分離信号ＢＬＩａおよびＢＬＩｂも、Ｈレベルの状態にあり、ビット線分離ゲートＢＩＧａおよびＢＩＧｂは導通状態にあり、各ビット線対ＢＬＰｊおよびＢＬＰｋはセンスノードＳＮおよびＺＳＮに接続されている。さらに、プリチャージ／イコライズ指示信号ＳＥＱｊおよびＢＥＱｊもＨレベルにある。
【０１９０】
ボディリフレッシュ指示信号ＢＲＥ♯の活性化に応答して、センスイコライズ制御回路１６６ｃの出力信号ＳＥＱｊｊがＬレベルとなり、センスアンプ駆動信号線プリチャージ／イコライズ回路ＳＰＱが非活性状態とされる。また、センス駆動回路１６６ｂにおいては、ボディリフレッシュ指示信号ＢＲＥ♯の活性化に応答して、ＭＯＳトランジスタ１６６ｂｂおよび１６６ｂｄが導通し、センスアンプ駆動信号ＶＰＳｊおよびＶＮＳｊは、それぞれ接地電圧および電源電圧レベルへ駆動される。
【０１９１】
グローバルビット線対ＧＰへは、このボディリフレッシュ指示信号ＢＲＥ♯の活性化に応答して書込回路がＬレベルの信号を伝達する。ブロック選択ゲートＢＳＧが、図２９に示すように、ＯＲ回路１６７の出力信号に従って導通し、ローカルＩＯ線対ＬＰをグローバルＩＯ線対ＧＰに接続する。
【０１９２】
また、このボディリフレッシュ指示信号ＢＲＥ♯の活性化に応答して、列選択線ＣＳＬの信号電位がＨレベルとなり、この列選択線ＣＳＬに接続されるＩＯゲートＩＧが導通し、ビット線対ＢＬＰｊおよびＢＬＰｋ（ＢＬＰとして示す）がローカルＩＯ／線対ＬＰに接続される。これにより、ビット線対ＢＬＰ（ＢＬＰｊおよびＢＬＰｋ）の各ビット線の電位がＬレベルとなる。メモリブロックＭＢ♯ｊおよびＭＢ♯ｋにおいては、ワード線ＷＬは非選択状態のＬレベルにある。したがってこの状態において、ボディ領域に格納された多数キャリアがビット線上に排出され、ボディ領域の電位が低下する。所定期間が経過すると、ワンショットパルス信号φＡがＬレベルの非活性状態とされ、ボディリフレッシュ指示信号ＢＲＥ♯がＬレベルの非活性状態となり、ボディリフレッシュ動作が完了し、各信号は所定のプリチャージ状態に復帰する。
【０１９３】
図３２（Ａ）は、図２９に示す書込回路１７０の具体的構成の一例を示す図である。図３２（Ａ）において、書込回路１７０は、グローバルＩＯ線対ＧＰの各グローバルＩＯ線ＧＩＯおよび／ＧＩＯそれぞれに対して設けられる書込回路１７０ａおよび１７０ｂを含む。これらの書込回路１７０ａおよび１７０ｂは同じ構成を備えており、図３２（Ａ）においては、書込回路１７０ａの構成のみを具体的に示す。
【０１９４】
書込回路１７０ａは、グローバルＩＯ線ＧＩＯと電源ノードＶｃｃの間に直列に接続されるｐチャネルＭＯＳトランジスタ１７０ａａおよび１７０ａｂと、グローバルＩＯ線ＧＩＯと接地ノードの間に互いに直列に接続されるｎチャネルＭＯＳトランジスタ１７０ａｃおよび１７０ａｄと、ＭＯＳトランジスタ１７０ａｃおよび１７０ａｄと並列にグローバルＩＯ線ＧＩＯと接地ノードの間に接続されるｎチャネルＭＯＳトランジスタ１７０ａｅを含む。
【０１９５】
ＭＯＳトランジスタ１７０ａａおよび１７０ａｄのゲートへは、書込指示信号φＷＥが与えられる。ＭＯＳトランジスタ１７０ａｂおよび１７０ａｃのゲートへは、書込データＺＷＤが与えられる。ＭＯＳトランジスタ１７０ａｅのゲートへは、ボディリフレッシュ指示信号ＢＲＥ♯が与えられる。
【０１９６】
書込回路１７０ｂには、書込データＷＤが与えられる。書込データＷＤおよびＺＷＤは、互いに相補な書込データであり、図２９に示す入出力回路３８から与えられる。
【０１９７】
グローバルＩＯ線ＧＩＯおよび／ＧＩＯに対し、ゲート回路１７９が出力するプリチャージ指示信号に従ってこれらのグローバルＩＯ線ＧＩＯおよび／ＧＩＯを所定のプリチャージ電圧ＶＰＲＧに充電するプリチャージ回路１８が設けられる。ゲート回路１７９は、プリチャージ指示信号φＰＲおよび反転ボディリフレッシュ指示信号／ＢＲＥ♯を受けるＮＡＮＤ回路で構成される。プリチャージ回路１８０は、このゲート回路１７９の出力信号がＬレベルのときに導通するｐチャネルＭＯＳトランジスタ対を含む。プリチャージ信号φＰＲおよび書込指示信号φＷＥは、信号／ＣＡＳに関連する信号である。書込指示信号φＷＥは、コラムアドレスストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥがともに活性状態とされたときに、所定期間活性状態のＨレベルとされる。次に、この図３２（Ａ）に示す書込回路の動作を、図３２（Ｂ）に示す波形図を参照して説明する。
【０１９８】
通常動作モード時においては、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳが順次Ｌレベルの活性状態へ駆動される。スタンバイ状態においては、信号φＷＥはＬレベル、信号／φＷＥは、Ｈレベルであり、書込回路１７０ａおよび１７０ｂは、出力ハイインピーダンス状態にある。またプリチャージ指示信号φＰＲはＨレベルであり、ボディリフレッシュ指示信号／ＢＲＥ♯は、Ｈレベルであり、ゲート回路１７９の出力信号はＬレベルであり、プリチャージ回路１８０は、グローバルＩＯ線ＧＩＯおよび／ＧＩＯをそれぞれ所定のプリチャージ電圧ＶＰＲＧに充電している。
【０１９９】
コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がると、プリチャージ指示信号φＰＲがＬレベルに立下がり、ゲート回路１７９の出力信号がＨレベルとなり、プリチャージ回路１８０は、グローバルＩＯ線ＧＩＯおよび／ＧＩＯのプリチャージを停止する。次いで、図示しないライトイネーブル信号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳがともに活性状態のＬレベルとされると、書込指示信号φＷＥが所定期間Ｈレベルの活性状態とされる。これにより、ＭＯＳトランジスタ１７０ａａおよび１７０ａｄが導通し、書込回路１７０ａおよび１７０ｂは、与えられた書込データＺＷＤおよびＷＤに従ってグローバルＩＯ線ＧＩＯおよび／ＧＩＯを駆動する。このとき、ボディリフレッシュ指示信号ＢＲＥ♯は、Ｌレベルであり、ＭＯＳトランジスタ１７０ａｅは非導通状態を維持しており、このデータ書込動作に対しては何ら影響は及ぼさない。
【０２００】
ＣＢＲリフレッシュ時においては、まずコラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がり、次いでロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がる。このＣＢＲ条件が満たされると、ＣＲＢ検出信号ＣＢＲがＨレベルに立上がり、またボディリフレッシュ指示信号／ＢＲＥ♯がＬレベル、ボディリフレッシュ指示信号ＢＲＥ♯がＨレベルとされ、ボディリフレッシュを行なうグローバルメモリブロックが指定される。コラムアドレスストローブ信号／ＣＡＳがＬレベルであっても、内部で、このＣＢＲリフレッシュ動作時には列選択系の動作は禁止されるため、プリチャージ指示信号φＰＲはＨレベルを維持し、書込パルス信号／φＷＥは、Ｈレベルを維持している。
【０２０１】
このボディリフレッシュ指示信号／ＢＲＥ♯の活性化（Ｌレベル）に従って、ゲート回路１７９の出力信号がＨレベルとなり、プリチャージ回路１８０が、グローバルＩＯ線ＧＩＯおよび／ＧＩＯのプリチャージ動作を停止する。このときまた、ボディリフレッシュ指示信号ＢＲＥ♯の活性化（Ｈレベル）に従って書込回路１７０ａおよび１７０ｂにおいて、ＭＯＳトランジスタ１７０ａｅが導通し、グローバルＩＯ線ＧＩＯおよび／ＧＩＯがＬレベルに駆動される。このグローバルＩＯ線ＧＩＯおよび／ＧＩＯ上の信号電位が、列選択線ＣＳＬにより選択されたビット線上に伝達されてボディリフレッシュが実行される。
【０２０２】
また、図３２（Ａ）に示す書込回路の構成において、ＭＯＳトランジスタ１７０ａｃは、グローバルメモリブロック全体にわたって延在するグローバルＩＯ線ＧＩＯおよび／ＧＩＯを駆動する必要があり、比較的大きな電流駆動力を持つように形成される。
【０２０３】
図３３（Ａ）は、図２６（Ａ）に示すコラムデコーダおよびシフトレジスタの一部の構成を示す図である。図３３（Ａ）においては、１つの列選択線ＣＳＬ０に関連するコラムデコーダの回路部分および１段のシフトレジスタＳＲの初段レジスタ段ＳＲ♯０の構成を代表的に示す。このシフトレジスタＳＲは、リング状の構成を備え、最終段のシフトレジスタ段の出力は、初段のシフトレジスタ段ＳＲ♯０へフィードバックされる。初段シフトレジスタ段ＳＲ♯０は、インバータ１９０ａと、インバータ１９０ａとラッチ回路を構成するインバータ１９０ｂと、ボディリフレッシュ指示信号ＢＲＥ♯の活性化に応答して導通し、インバータ１９０ａの出力信号を伝達するｎチャネルＭＯＳトランジスタで構成されるトランスファゲート１９０ｃと、トランスファゲート１９０ｃから与えられた信号を反転するインバータ１９０ｄと、インバータ１９０ｄとラッチ回路を構成するインバータ１９０ｅと、ボディリフレッシュ指示信号／ＢＲＥ♯の活性化（Ｈレベル）に応答して導通し、インバータ１９０ｄの出力信号を次段のシフトレジスタ段ＳＲ♯１へ伝達するトランスファゲート１９０ｆを含む。シフトレジスタ段ＳＲ♯１も、シフトレジスタ段ＳＲ♯０と同じ構成を備え、ラッチ回路を構成するインバータ１９０ａおよび１９０ｂと、ボディリフレッシュ指示信号ＢＲＥ♯に応答してインバータ１９０ａの出力信号を伝達するトランスファゲート１９０ｃを含む。
【０２０４】
初段シフトレジスタ段ＳＲ♯０は、さらに、電源投入検出信号／ＰＯＲの活性化時（Ｌレベル）に応答して導通し、インバータ１９０ａの入力部へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタ１９０ｇを含む。このシフトレジスタＳＲの残りのシフトレジスタ段（ＳＲ♯１、…）の入力部には、電源投入検出信号ＰＯＲの活性化時（Ｈレベル）導通し、接地電圧をインバータ１９０ａの入力部へ伝達するｎチャネルＭＯＳトランジスタ１９０ｈを含む。これらのＭＯＳトランジスタ１９０ｇおよび１９０ｈにより、電源投入時シフトレジスタＳＲの初期設定が行なわれる。すなわち、この初期設定により、列選択線ＣＳＬ０が最初に選択状態へ駆動される状態に設定される。なお、図３３（Ａ）において、初段のシフトレジスタ段ＳＲ♯０の入力部へトランスファゲート１９０ｆを介して最終段レジスタからの出力信号が伝達される。
【０２０５】
シフトレジスタＳＲは、さらに、ボディリフレッシュ指示信号ＢＲＥ♯とシフトレジスタ段ＳＲ♯０のインバータ１９０ｄの出力信号を受けるＡＮＤ回路１９１を含む。このＡＮＤ回路１９１は、シフトレジスタ段それぞれに対して設けられる。ボディリフレッシュ指示信号ＢＲＥ♯のＨレベルのときに、ＡＮＤ回路１９１がバッファ回路として動作し、シフトレジスタＳＲの各レジスタ段の出力段が保持するデータがコラムデコーダＣＤへ伝達される。ボディリフレッシュ指示信号ＢＲＥ♯の非活性化時（Ｌレベル）には、シフトレジスタＳＲの出力信号の伝達が停止される。
【０２０６】
コラムデコーダＣＤは、与えられた内部コラムアドレス信号ＣＡをデコードするＡＮＤ型デコード回路１９５ａと、ＡＮＤ回路１９１の出力信号とデコード回路１９５ａの出力信号を受けるＯＲ回路１９５ｂを含む。ＯＲ回路１９５ｂから、列選択線ＣＳＬ０上に列選択信号が伝達される。次に、この図３３（Ａ）に示すコラムデコーダＣＤおよびシフトレジスタＳＲの動作を、図３３（Ｂ）に示す動作波形図を参照して説明する。
【０２０７】
通常動作モード時においては、ボディリフレッシュ指示信号ＢＲＥ♯は、非活性状態のＬレベルである。したがってＡＮＤ回路１９の出力信号がＬレベルとなり、ＯＲ回路１９５ｂは、デコード回路１９５ａの出力信号に従って対応の列選択線（ＣＳＬ０）を駆動する。
【０２０８】
ＣＢＲ条件が満たされると、内部でボディリフレッシュ指示信号ＢＲＥ♯が、生成されたリフレッシュアドレス信号ＲＥＦおよびワンショットパルス信号φＡに従って生成される。このボディリフレッシュ指示信号ＢＲＥ♯の活性化に従ってトランスファゲート１９０ｃが導通し、インバータ１９０ａの出力信号をインバータ１９０ｄへ伝達する。初段のシフトレジスタ段ＳＲ♯０においては、電源投入時に初期設定されたＨレベルの信号がインバータ１９０ｄを介して出力される。残りのシフトレジスタ段ＳＲ♯１、…においては、その入力部のＬレベルの信号が伝達されて出力される。したがって、ＡＮＤ回路１９１は、列選択線ＣＳＬ０に対して設けられたもののみがＨレベルの信号を出力し、残りのＡＮＤ回路１９１は、Ｌレベルの信号を出力する。これにより、ＯＲ回路１９５ｂの出力信号がＨレベルとなり、列選択線ＣＳＬ０がＨレベルの活性状態とされる。残りの列選択線ＣＳＬ１、…は、非選択状態のＬレベルを維持する。このボディリフレッシュ動作時においてシフトレジスタＳＲにおいて、トランスファゲート１９０ｆは、非導通状態であり、そのラッチした信号の次段のシフトレジスタ段への転送は行なわれない。
【０２０９】
１つのボディリフレッシュ動作が完了し、ボディリフレッシュ指示信号ＢＲＥ♯がＬレベルとされると、反転ボディリフレッシュ指示信号ＺＢＲＥ♯がＨレベルとなり、各シフトレジスタ段において、前段のシフトレジスタのラッチしている信号が、次段のシフトレジスタの入力段へ伝達されてラッチされる。
【０２１０】
次いで、ボディリフレッシュ指示信号ＢＲＥ♯がＨレベルの活性状態とされると、各シフトレジスタ段ＳＲ♯０、ＳＲ♯１、…において、トランスファゲート１９０ｃが導通し、入力段においてラッチされた信号が出力段へ転送される。この状態においては、初段シフトレジスタ段ＳＲ♯０は、Ｌレベルの信号を出力し、次段のシフトレジスタ段ＳＲ♯１がＨレベルの信号を出力する。したがってこの状態において、列選択線ＣＳＬ１（図示せず）が選択状態へ駆動される。列選択線ＣＳＬ０は非選択状態を維持する（最終段レジスタからＬレベルの信号が伝達されている）。
【０２１１】
以降、このＣＢＲリフレッシュが行なわれるごとに、ボディリフレッシュ指示信号ＢＲＥ♯が与えられたリフレッシュアドレスに従って活性状態とされ、シフトレジスタＳＲがシフト動作を行なって、列選択線を順次選択状態へ駆動する。
【０２１２】
このＣＢＲリフレッシュ動作時においては列選択動作は禁止されており、コラムデコーダＣＤにおけるデコード動作は禁止されており、デコード回路１９５ａの出力信号はＬレベルに固定されている。このシフトレジスタＳＲを利用することにより、ＣＢＲリフレッシュ動作時においては、コラムデコーダのデコード動作が禁止された状態においても、確実に列選択線を順次選択状態へ駆動することができる。
【０２１３】
なお、この図３３（Ａ）に示す構成においてシフトレジスタＳＲの初期設定において、複数の列選択線が同時に選択状態へ駆動されるように初期設定することにより、必要な数の列選択線を選択状態へ駆動してボディリフレッシュを実行することができる。また、ボディリフレッシュ指示信号ＢＲＥ♯を、ＯＲ回路１９５ｂへ直接与える構成とすれば、１つのグローバルメモリブロックのすべてのメモリブロックのメモリセルに対し同時にボディリフレッシュを行なうことができる。
【０２１４】
以上のように、この発明の実施の形態２に従えば、ＣＢＲリフレッシュが行なわれるとき、このデータリフレッシュが行なわれるメモリブロックと異なるグローバルメモリブロックにおいて、列選択線を選択状態へ駆動して、書込回路からボディリフレッシュに必要な電圧を各選択ビット線へ伝達するように構成しているため、特別の動作モードを設けることなく、ＣＢＲリフレッシュと並行してボディリフレッシュを行なうことが可能となる。また、１つの列選択線により複数のビット線対が同時に選択状態へ駆動されるとき、１列ずつボディリフレッシュを行なう構成に比べて、ボディリフレッシュサイクルを短くすることができ、データリフレッシュサイクルよりも、そのボディリフレッシュサイクルを短くすることができ、ボディ領域に蓄積される多数キャリアを確実に排出して、メモリセルトランジスタにおけるサブスレショルドリーク電流によるデータ消失を防止することができる。
【０２１５】
また、メモリブロックが２５６行１０２４列の構成の場合、１つのメモリブロックのデータリフレッシュ完了時、グローバルメモリブロックすべてのメモリセルのボディリフレッシュを行なうことが可能となる。したがって、たとえばメモリブロックＭＢ♯０のデータリフレッシュの後グローバルメモリブロックＭＲＢのメモリブロックＭＢ♯１のデータリフレッシュが行なわれる場合においても、確実に、そのデータリフレッシュの前に、すべてのメモリセルのボディリフレッシュが完了しており、リフレッシュデータに対するサブスレショルドリーク電流を十分小さくすることができ、データ保持特性を大幅に改善することができる。
【０２１６】
［実施の形態３］
図３４は、この発明の実施の形態３に従うＳＯＩＤＲＡＭの要部の構成を概略的に示す図である。図３４においては、２つのメモリブロックＭＢ♯ｊおよびＭＢ♯ｋの間のビット線分離ゲート群ＢＩＧ♯ｊ、センスアンプ帯ＳＢ♯ｊ、ビット線イコライズ回路群ＢＰＱ♯ｊ、ＩＯゲート群ＩＧ♯ｊおよびビット線分離ゲート群ＢＩＧ♯ｋに対するボディリフレッシュ回路２６６の構成が示される。このボディリフレッシュ回路２６６は、ローカルロウ系制御回路１３２からの制御信号をボディリフレッシュ指示信号ＢＲＥ♯、ＢＲＥｊおよびＢＲＥｋに従って調整して各回路群へ与える。
【０２１７】
この図３４に示す回路構成は、図２９に示す構成とは、このボディリフレッシュ回路２６６が、ボディリフレッシュ指示信号ＢＲＥ♯ｋおよびＢＲＥ♯ｊを受け、ビット線分離指示信号ＢＲＩｊａおよびＢＲＩｊｂを制御しかつビット線プリチャージ電圧レベルを変更する点が異なっている。他の構成は、この図２９に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０２１８】
図３５は、図３４に示すボディリフレッシュ回路２６６の詳細構成を示す図である。この図３５に示すボディリフレッシュ回路２６６は、図１４に示す実施の形態１におけるボディリフレッシュ回路の構成と、以下の点において異なっている。すなわち、センス駆動回路６６ｂが、ボディリフレッシュ指示信号ＢＲＥ♯、ＢＲＥｊおよびＢＲＥｋを受けるＯＲ回路１６９の出力信号により制御されること、ビット線電圧変更回路６６ｄとビット線電圧伝達線５４の間に、ビット線電圧制御回路１６６ａが設けられていることである。このビット線電圧制御回路１６６ａは、ボディリフレッシュ指示信号ＢＲＥ♯の活性化時非導通状態とされる。他の構成は、図１４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１９】
すなわち、この発明の実施の形態３は、実施の形態１と実施の形態２の構成を組合せたものであり、ＣＢＲリフレッシュ時において、列選択線を選択状態が駆動して、書込回路からビット線電位をＬレベルに低下させてボディリフレッシュを行ない、一方、セルフリフレッシュモード時においては、１つのメモリブロックの最後のデータリフレッシュ動作時に並行して別のメモリブロックにおいて、ビット線プリチャージ電圧ＶＢＬを低下させてボディリフレッシュを実行する。
【０２２０】
図３６は、この発明の実施の形態３に従うＳＯＩＤＲＡＭのボディリフレッシュ時の動作を示す波形図である。図３６において、図３５に示していない信号φＡは、実施の形態２におけるＣＢＲリフレッシュ時に活性状態とされるワンショットパルス信号である。信号φｓｒｆは、実施の形態１における、セルフリフレッシュモードに入ったことを示すセルフリフレッシュモード指示信号である。信号φｒｑは、セルフリフレッシュモード時において、所定時間間隔で活性状態とされる実施の形態１におけるリフレッシュ活性化指示信号である。次に、この図３６に示す波形図を参照して、図３４および図３５に示す回路構成の動作について説明する。
【０２２１】
コラムアドレスストローブ信号／ＣＡＳが立下がってから、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がると、ＣＢＲ検出信号ＣＢＲがＨレベルの活性状態とされる。このＣＢＲ検出信号ＣＢＲは信号／ＲＡＳがＬレベルの間Ｈレベルの活性状態を維持する。
【０２２２】
このＣＢＲ検出信号ＣＢＲの立上がり応答して、ワンショットのパルス信号φＡが所定期間活性状態のＨレベルとされる。このワンショットパルス信号φＡの活性化に応答して内部ロウアドレスストローブ信号ｉｎｔＲＡＳが活性状態とされる。この内部ロウアドレスストローブ信号ｉｎｔＲＡＳに従ってデータリフレッシュが行なわれる。一方、このデータリフレッシュが行なわれるメモリブロックを含まないグローバルメモリブロックにおいては、ボディリフレッシュ指示信号ＢＲＥ♯がＨレベルの活性状態とされ、ビット線プリチャージ電圧ＶＢＬｊの伝達線５４上への伝達がビット線電圧制御回路１６６ａにより禁止される（ビット線プリチャージ電圧伝達線５４はハイインピーダンス（ＨｉＺ状態））。この状態において、図３４に示す書込回路１７０が活性化され、グローバルＩＯ線ＧＰの電位をＬレベルに駆動する。このボディリフレッシュ指示信号ＢＲＥ♯の活性化に従って、列選択線ＣＳＬが選択状態へ駆動され、このグローバルＩＯ線対ＧＰ上のＬレベルデータは、この列選択線ＣＳＬにより選択状態とされたビット線へ伝達され、ビット線対ＢＬＰの各ビット線の電位がＬレベルに低下する。センスアンプＳＡは、センス駆動回路６６ｂの制御のもとに非活性状態とされている（ＯＲ回路１６９の出力信号がＨレベル）。
【０２２３】
ＣＢＲリフレッシュサイクルが完了すると、ワンショットパルス信号φＡが非活性状態のＬレベルへ駆動され、各信号は、所定のプリチャージ状態に復帰する。
【０２２４】
ＣＢＲ検出信号ＣＢＲがＨレベルの活性状態へ駆動されてから所定期間が経過すると、セルフリフレッシュモード指示信号φｓｒｆがＨレベルの活性状態とされる（これは実施の形態１の場合と同じである）。このセルフリフレッシュモード指示信号φｓｒｆの活性化に応答して、ワンショットパルス発生回路（図７参照）からのワンショットパルス信号ＰＬＳが所定時間活性状態とされ、応じて内部ロウアドレスストローブ信号ｉｎｔＲＡＳが活性状態とされる。この内部ロウアドレスストローブ信号ｉｎｔＲＡＳの活性化に応答して、データリフレッシュが行なわれる。このセルフリフレッシュ指示信号φｓｒｆが活性状態の間、所定の時間間隔で、データリフレッシュ活性化指示信号φｒｑがＨレベルの活性状態とされる。この信号φｒｑの活性化に応答して、ワンショットのパルス信号ＰＬＳが発生され、応じて内部ロウアドレスストローブ信号ｉｎｔＲＡＳが活性状態とされて、データリフレッシュが実行される。このセルフリフレッシュモードにおいて、２５５回目のリフレッシュ活性化指示信号φｒｑが活性化に応答して、ボディリフレッシュ指示信号ＢＲＥｊまたはＢＲＥｋが活性状態とされる。このボディリフレッシュ指示信号ＢＲＥｊまたはＢＲＥｋの活性化に応答して、ボディリフレッシュを行なうメモリブロックＭＢ♯ｊまたはＭＢ♯ｋの一方はセンスアンプ帯に接続され、他方が、センスアンプ帯から分離される（ビット線分離指示信号ＢＬＩｊａおよびＢＬＩｊｂの制御）。次いで、ＯＲ回路１６９の出力信号に従ってセンス駆動回路６６ｂが動作し、センス駆動信号をＶＰＳｊ，ＶＮＳｊを深い非活性状態（活性状態のときと逆極性の電圧）レベルへ駆動する。次いで、ビット線電圧変更回路６６ｄの制御のもとに、ビット線プリチャージ電圧ＶＢＬｊが、所定の電圧（接地電圧Ｖｓｓ）レベルへ駆動される。これにより、このビット線イコライズ回路ＢＰＱに接続されるビット線へ、中間電圧よりも低い所定のボディリフレッシュ電圧（接地電圧）が伝達されて、ボディリフレッシュされるメモリブロックのビット線対ＢＬＰの各ビット線の電位が低下する。これにより、ボディリフレッシュが実行される。
【０２２５】
ＣＢＲリフレッシュとセルフリフレッシュは同時に実行されない。ＣＢＲリフレッシュが実行されて所定期間が経過してから後セルフリフレッシュが実行される。したがって、ボディリフレッシュ指示信号ＢＲＥ♯とボディリフレッシュ指示信号ＢＲＥｊおよびＢＲＥｋとが同時に活性状態とされることはなく、それぞれ互いに独立に、違うモードでボディリフレッシュを行なうことができる。セルフリフレッシュモードは、データ保持モードのみが行なわれ、消費電流の低減が図られる。このセルフリフレッシュモード時において、書込回路を利用しないことにより、セルフリフレッシュ時におけるボディリフレッシュの消費電流を低減する（大きな負荷容量を有するグローバルＩＯ線対にＧＰの駆動を行なわないため）。
【０２２６】
なお、この実施の形態２および実施の形態３において、ボディリフレッシュ電圧（ビット線へボディリフレッシュ時に伝達される電圧）は接地電圧レベルとして説明している。しかしながら、実施の形態１の変更例のように、このボディリフレッシュ電圧は、負電圧ＶＲＢであってもよい。各Ｌレベルの信号を出力する部分にレベル変換回路を設けておけばこの負電圧レベルのボディリフレッシュ電圧をボディリフレッシュ時各ビット線へ伝達することができる。この構成は、実施の形態２と実施の形態１の変更例との組合せにより容易に実現される。
【０２２７】
以上のように、この発明の実施の形態３に従えば、ＣＢＲリフレッシュ時においては、列選択線の選択状態が駆動し、書込回路から各ビット線へボディリフレッシュに必要な電圧を伝達し、セルフリフレッシュモード時においては、ビット線プリチャージ電圧のレベルを低下させて各ビット線へボディリフレッシュに必要な電圧を伝達して、各ビット線にボディリフレッシュに必要な電圧を伝達しているため、セルフリフレッシュ動作時においては、大きな電流駆動力が必要とされる書込回路を動作させる必要がなく、ボディリフレッシュに要求される電流は低減することができる。
【０２２８】
また、実施の形態１と同様、セルフリフレッシュモード時においてボディリフレッシュは、１つのメモリブロックのデータリフレッシュが行なわれるときに１回行なわれるだけであり、ボディリフレッシュに必要とされる電流はデータリフレッシュ動作に比べてほぼ無視することができる。また、ＣＢＲリフレッシュにおいては、列選択線ＣＳＬを１本選択状態へ駆動するだけであり、通常動作時において、メモリブロックが各サブブロックに分割され各サブブロック対応にグローバルＩＯ線が設けられ、かつサブブロックにおいて列選択線を選択する動作モードに比べて、ボディリフレッシュが行なわれるビット線対の数を低減することができ、ＣＢＲリフレッシュ時のボディリフレッシュによる消費電流の増大を十分小さくすることができる。
【０２２９】
［実施の形態４］
図３７は、この発明の実施の形態４に従うＳＯＩＤＲＡＭの全体の構成を概略的に示す図である。図３７において、このＳＯＩＤＲＡＭは、２つのグローバルメモリブロックＭＲ♯ＡおよびＭＲ♯Ｂを含む。グローバルメモリブロックＭＲ♯Ａは、実施の形態１ないし３と同様、メモリブロックＭＢ♯０、ＭＢ♯２、ＭＢ♯４、およびＭＢ♯６を含み、グローバルメモリブロックＭＲ♯Ｂは、メモリブロックＭＢ♯１、ＭＢ♯３、ＭＢ♯５およびＭＢ♯７を含む。グローバルメモリブロックＭＲ♯ＡおよびＭＲ♯Ｂの各々は、シェアードセンスアンプを構成を備え、センスアンプ帯ＳＢ♯２、ＳＢ♯４、ＳＢ♯６、およびＳＢ♯８は、グローバルメモリブロックＭＲ♯Ａに設けられ、グローバルメモリブロックＭＲ♯Ｂに対し、センスアンプ帯ＳＢ♯１、ＳＢ♯３、ＳＢ♯５、ＳＢ♯７およびＳＢ♯９が設けられる。また、グローバルメモリブロックＭＲ♯Ａに対しコラムデコーダＣＤＡが設けられ、グローバルメモリブロックＭＲ♯Ｂに対しコラムデコーダＣＤＢが設けられる。
【０２３０】
このＳＯＩＤＲＡＭは、さらに、各センスアンプ帯に対して設けられる内部データ線（ＩＯ線）を含む。センスアンプ帯ＳＢ♯０、ＳＢ♯２、ＳＢ♯４、ＳＢ♯６、およびＳＢ♯８に対しては、内部データ線ＩＯ０、ＩＯ２、ＩＯ４、ＩＯ６およびＩＯ８が設けられる。センスアンプ帯ＳＢ♯１、ＳＢ♯３、ＳＢ♯５、ＳＢ♯７、およびＳＢ♯９に対しては内部データ線ＩＯ１、ＩＯ３、ＩＯ５、ＩＯ７およびＩＯ９が設けられる。これらの内部データ線ＩＯ０〜ＩＯ９は、対応のセンスアンプ帯に対して設けられたコラム選択ゲート（ＩＯゲート）を介して選択メモリブロックとデータの授受を行なう。内部データ線ＩＯ０〜ＩＯ９に対し、それぞれ書込回路（ライトドライバ）ＷＤＲ♯０〜ＷＤＲ♯９が設けられる。グローバルメモリブロックＭＲ♯Ａに対して設けられた書込回路ＷＤＲ♯０、ＷＤＲ♯２、ＷＤＲ♯４、ＷＤＲ♯６およびＷＤＲ♯８は、内部書込データ伝達線ＷＤＢＡを介して与えられる書込データをバッファ処理して対応のメモリブロックへ書込データを伝達する。グローバルメモリブロックＭＲ♯Ｂに対して、書込回路ＷＤＲ♯１、ＷＤＲ♯３、ＷＤＲ♯５、ＷＤＲ♯７およびＷＤＲ♯９が設けられる。これらの書込回路ＷＤＲ♯１、ＷＤＲ♯３、ＷＤＲ♯５、ＷＤＲ♯７およびＷＤＲ♯９は、内部書込データ伝達線ＷＤＢＢを介して与えられる内部書込データをバッファ処理して、対応のメモリブロックの選択メモリセルへ書込データを伝達する。
【０２３１】
これらの書込回路ＷＤＲ♯０〜ＷＤＲ♯９の各々は、ブロック選択信号に従って通常動作時活性化されて、指定されたメモリブロックに対して設けられた書込回路のみが活性化されて対応のメモリブロックへ書込データを伝達する。非選択状態のときには、これらの書込回路ＷＤＲ♯０〜ＷＤＲ♯９の各々は、出力ハイインピーダンス状態とされる。書込回路ＷＤＲ♯０、ＷＤＲ♯２、ＷＤＲ♯４、ＷＤＲ♯６およびＷＤＲ♯８へは共通に、ボディリフレッシュ指示信号ＢＲＥＡが与えられる。書込回路ＷＤＲ♯１、ＷＤＲ♯３、ＷＤＲ♯５、ＷＤＲ♯７およびＷＤＲ♯９に対して、共通にボディリフレッシュ指示信号ＢＲＥＢが与えられる。
【０２３２】
内部書込データ伝達線ＷＤＢＡおよびＷＤＢＢは、データ入出力回路３３８に結合される。このデータ入出力回路３３８は、さらに、書込データ伝達線ＷＤＢＡおよびＷＤＢＢの一方を選択する選択機能を備えていてもよく、２ビットのデータの入出力を行なう構成であってもよい。
【０２３３】
このＳＯＩＤＲＡＭは、さらに、行選択動作を制御するロウ系制御回路３２、ボディリフレッシュ動作を制御するボディリフレッシュ制御回路２６およびロウ系制御回路３２およびボディリフレッシュ制御回路２６の出力信号に従って、ボディリフレッシュを実行するボディリフレッシュ回路３６６を含む。このボディリフレッシュ回路３６６は、各センスアンプ帯に対応して設けられるサブ回路群を含むが、図３７においては、図面を簡略化するために、１つのブロック３６６で示す。このボディリフレッシュ回路３６６は、実施の形態２における構成と同じである。
【０２３４】
通常動作時においては、コラムデータＣＤＡおよびＣＤＢが活性化され、対応のグローバルメモリブロックＭＲ♯ＡおよびＭＲ♯Ｂにおいて列選択動作が行なわれる。メモリブロック指定信号（ロウアドレスおよびコラムアドレスの特定のビットにより指定されてもよく、またコラムアドレス信号により指定されてもよい）に従って、対応の書込回路が活性化され、選択メモリブロックへのデータの書込が行なわれる。
【０２３５】
ボディリフレッシュ動作時においては、データリフレッシュが行なわれていないグローバルメモリブロックに対するボディリフレッシュ指示信号ＢＲＥＡまたはＢＲＥＢが活性状態とされ、対応の書込回路（ＷＤＲ♯０、ＷＤＲ♯２、ＷＤＲ♯４、ＷＤＲ♯６およびＷＤＲ♯８またはＷＤＲ♯１、ＷＤＲ♯３、ＷＤＲ♯５、ＷＤＲ♯７およびＷＤＲ♯９）が活性化されて、Ｌレベルのデータを対応の内部データ線上に伝達する。コラムデコーダＣＤＡおよびＣＤＢは、また、実施の形態２と同様、シフトレジスタを含んでおり、ボディリフレッシュ指示信号に従って、グローバルメモリブロックにおいて列選択線ＣＳＬを選択状態へ駆動している。したがって、この状態においては、各書込回路を介して、Ｌレベルのデータが各ビット線へ伝達されたボディリフレッシュが行なわれる。
【０２３６】
この図３７に示す構成において、その具体的な内部構成および制御態様は、実施の形態２と同じである。単に、ローカルＩＯ線対ＬＰに代えて、内部データ線対ＩＯ０〜ＩＯ９が配置され、グローバルＩＯ線に代えて内部書込データ伝達線ＷＤＡＡおよびＷＤＢＢが配置されるとともに、内部データ線ＩＯ０〜ＩＯ９に対し、書込回路が設けられる点が実施の形態２と異なるだけである。このような構成であっても、データリフレッシュ（ＣＢＲリフレッシュ）と並行してボディリフレッシュを実行することができる。
【０２３７】
また、この図３７に示すメモリアレイ構成を用いて、実施の形態１と組合せれば、同様、実施の形態３のローカル／グローバルの階層ＩＯ線構成に代えて、シングルＩＯ線構成のＳＯＩＤＲＡＭにおいてもボディリフレッシュをＣＢＲリフレッシュ時およびセルフリフレッシュ動作時において実行することができる。その場合の制御態様は、実施の形態３に示すものと同じであり、その詳細説明は省略する。
【０２３８】
なお、上記実施の形態１ないし４においては、ＳＯＩＤＲＡＭは、２つのグローバルメモリブロックを含むように示されている。しかしながらこのグローバルメモリブロックの数は、ＳＯＩＤＲＡＭの記憶容量に応じて適当な数に定められる。またデータの入出力は、１ビット単位でなく、多ビット単位で行なわれる構成であってもよい。
【０２３９】
図３７に示す構成において、センスアンプ帯ＳＢ♯０〜ＳＢ♯９の内部構成を示していないが、実施の形態１ないし３に示すものと同じである。
【０２４０】
なお、上述の実施の形態１ないし４の説明においては、メモリセルは、ボディ領域がＰ型領域であり、ソース／ドレイン領域がＮ型である構成が示されている。しかしながら、ボディ領域がＮ型であり、ソース／ドレイン領域がＰ型であるＰチャンネルＭＯＳトランジスタがメモリセルトランジスタとして用いられてもよい。この場合には、ボディ領域に蓄積される多数キャリアは電子であり、ボディ領域の電位が低下するため、ビット線へは、Ｈレベルのボディリフレッシュ電圧を印加する（この場合においては、ビット線プリチャージ電圧は接地電圧または負電圧とする必要がある）。
【０２４１】
【発明の効果】
以上のように、この発明に従えば、ＳＯＩＤＲＡＭにおいて、ボディ領域とビット線の間に両方向バイアス電圧が印加されるような電圧をビット線に印加しているため、メモリセルの占有面積を増大させることなくボディ領域に蓄積された多数キャリアを排出することができる。このボディ領域の多数キャリアの排出により、ディスターブ時（ビット線電位がＨレベルとＬレベルに増幅されるとき）、メモリセルトランジスタのサブスレショルドリーク電流の増大を抑制することができ、リフレッシュ特性の優れたＳＯＩＤＲＡＭを得ることができる。また、データリフレッシュが行なわれるメモリブロックと別のメモリブロックにおいてボディリフレッシュを行なうことにより、このデータリフレッシュに隠れてボディリフレッシュを行なうことができ、ボディリフレッシュのための特別な動作モードを設ける必要がなく、メモリへのアクセス効率の低下を抑制することができる。また、次にデータリフレッシュが行なわれるメモリブロックのボディリフレッシュを行なうことにより、ボディ領域の多数キャリアが排出された状態でデータリフレッシュを行なうことができ、リフレッシュされたデータのサブスレショルドリーク電流により消失速度を低減することができ、サブスレショルドリーク電流を確実に抑制することができ、リフレッシュ特性のよいＳＯＩＤＲＡＭを実現することができる。
【０２４２】
また、１つのメモリブロックにおけるセルフリフレッシュ動作が行なわれる間に１回ボディリフレッシュのみを行なうことにより、ボディリフレッシュに必要とされる電流増加をほぼ無視することができ、セルフリフレッシュモードに要求される低消費電流特性を何ら阻害することはない。
【０２４３】
また、ビット線プリチャージ／イコライズ回路または書込回路を用いて、各ビット線に、ボディリフレッシュの動作に必要とされる電圧を伝達するように構成したため、新たに特別な回路構成を設けることなく、従来の構成と同様の構成で、確実にボディリフレッシュを行なうことができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従うＳＯＩＤＲＡＭの全体の構成を概略的に示す図である。
【図２】  図１に示すメモリセルアレイのより具体的構成を概略的に示す図である。
【図３】  図２に示すセンスアンプ帯およびメモリブロックの構成を概略的に示す図である。
【図４】  図３に示すセンスアンプ帯、分離ゲートおよびＩＯゲートならびにブロック選択ゲートの構成を具体的に示す図である。
【図５】  （Ａ）は、図１に示すＣＢＲ検出回路の構成の一例を示し、（Ｂ）はその動作波形を示す図である。
【図６】  図１に示すロウアドレスバッファの構成を概略的に示す図である。
【図７】  図１に示すデータリフレッシュ制御回路、ボディリフレッシュ制御回路、ロウ系制御回路、およびコラム系制御回路の構成を概略的に示す図である。
【図８】  図１に示すリフレッシュアドレスカウンタの出力するリフレッシュアドレスビットの構成を概略的に示す図である。
【図９】  図１に示すボディリフレッシュ制御回路に含まれるボディリフレッシュ制御信号発生部の構成を概略的に示す図である。
【図１０】  図９に示すブロックデコーダの動作を説明するための図である。
【図１１】  この発明の実施の形態１におけるデータリフレッシュ動作とボディリフレッシュ動作の対応関係を概略的に示す図である。
【図１２】  この発明の実施の形態１における１つのセンスアンプ帯に対するボディリフレッシュ制御部の構成を概略的に示す図である。
【図１３】  図１２に示すボディリフレッシュ制御部の出力信号／電圧とこれらの信号／電圧を受ける部分との対応関係を示す図である。
【図１４】  図１３に示すボディリフレッシュ回路の構成を具体的に示す図である。
【図１５】  この発明の実施の形態１におけるＳＯＩＤＲＡＭの通常動作時の信号波形を示す図である。
【図１６】  この発明の実施の形態１におけるボディリフレッシュ動作時における各信号波形を示す図である。
【図１７】  この発明の実施の形態１におけるボディリフレッシュ動作を説明するための図である。
【図１８】  この発明の実施の形態１の変更例におけるボディリフレッシュ時のメモリセル印加電圧を示す図である。
【図１９】  この発明の実施の形態１の変更例におけるロウデコーダの構成を概略的に示す図である。
【図２０】  図１９に示すレベル変換回路の構成を概略的に示す図である。
【図２１】  図１９に示すレベル変換回路およびマルチプレクサの具体的構成の一例を示す図である。
【図２２】  この発明の実施の形態１における中間電圧変更回路の構成の一例を具体的に示す図である。
【図２３】  この発明の実施の形態１におけるボディリフレッシュ回路の構成を概略的に示す図である。
【図２４】  この発明の実施の形態１の変更例におけるコラムデコーダの構成を概略的に示す図である。
【図２５】  この発明の実施の形態１の変更例における各ボディリフレッシュ動作時における各部分への印加電圧を示す図である。
【図２６】  （Ａ）は、この発明の実施の形態２におけるメモリセルアレイの構成およびデータリフレッシュとボディリフレッシュの動作を説明するための図であり、（Ｂ）は、この（Ａ）に示すメモリセルアレイのボディリフレッシュ動作を示す信号波形図である。
【図２７】  （Ａ）は、この発明の実施の形態２におけるボディリフレッシュ制御回路の構成の一例を示し、（Ｂ）は、（Ａ）に示すボディリフレッシュ制御回路の動作を示す信号波形図である。
【図２８】  この発明の実施の形態２におけるロウ系制御回路およびコラム系制御回路の構成を概略的に示す図である。
【図２９】  この発明の実施の形態２における１つのセンスアンプ帯部分に対するボディリフレッシュ回路の構成を概略的に示す図である。
【図３０】  図２９に示すボディリフレッシュ回路をより具体的に示す図である。
【図３１】  この発明の実施の形態２のボディリフレッシュ動作時における波形を示す図である。
【図３２】  （Ａ）は、この発明の実施の形態２における書込回路の構成を概略的に示す図であり、（Ｂ）は、その動作波形を示す図である。
【図３３】  （Ａ）は、この発明の実施の形態２におけるシフトレジスタおよびコラムデコーダの構成の一例を概略的に示す図であり、（Ｂ）は、ボディリフレッシュ動作時における（Ａ）の概略図の動作を示す信号波形図である。
【図３４】  この発明の実施の形態３に従うＳＯＩＤＲＡＭの要部の構成を概略的に示す図である。
【図３５】  図３４に示すボディリフレッシュ回路の具体的構成の一例を示す図である。
【図３６】  この発明の実施の形態３におけるボディリフレッシュ動作を説明するための信号波形図である。
【図３７】  この発明の実施の形態４に従うＳＯＩＤＲＡＭの要部の構成を示す図である。
【図３８】  従来のＳＯＩ構造メモリセルの断面構成を概略的に示す図である。
【図３９】  従来のＳＯＩ構造メモリセルの問題点を説明するための図である。
【符号の説明】
１  半導体基板、２  絶縁層、４ｃ  ボディ領域、４ａ，４ｂ  ソース／ドレイン、４ｅ  制御電極、１０  メモリセルアレイ、１２  ロウデコーダ、１４コラムデコーダ、１６  アレイ周辺回路、１８  ＣＢＲ検出回路、２０  データリフレッシュ制御回路、２２  リフレッシュアドレスカウンタ、２４  タイマ、２６  ボディリフレッシュ制御回路、２８  ロウアドレスバッファ、３０  コラムアドレスバッファ、３２  ロウ系制御回路、３４  コラム系制御回路、３６リード／ライト制御回路、３８  入出力回路、ＭＢ♯０〜♯７  メモリブロック、ＭＢＡ，ＭＢＢ  グローバルメモリブロック、ＳＢ♯０〜ＳＢ♯９  センスアンプ帯、ＳＡ  センスアンプ、ＣＳＬ  列選択線、ＧＰ０〜ＧＰ３  グローバルＩＯ線対、ＬＰ０〜ＬＰ３  ローカルＩＯ線対、ＢＳＤ  ブロック選択ゲート、ＢＩＧ  ビット線分離ゲート、ＩＧ  ＩＯゲート、ＢＢＱ  ビット線プリチャージ／イコライズ回路、ＳＰＱ  センスアンプ駆動信号線プリチャージ／イコライズ回路、３２ｃ  ビット線分離制御回路、３２ｄ  センスアンプ活性回路、３２ｅ  プリチャージ／イコライズ制御回路、６５  プリチャージ電圧発生回路、６６ａ  ビット線分離回路、６６ｂ  センス駆動回路、６６ｃ  センスイコライズ駆動回路、６６ｄ  ビット線電圧変更回路、６６  ボディリフレッシュ回路、６８  ＯＲ回路、５１ａ，５１ｂ  センスアンプ駆動信号線、５４  ビット線プリチャージ電圧伝達線、ＳＲＡ，ＳＲＢ  シフトレジスタ、１２６ａ  ワンショットパルス発生回路、１６６  ボディリフレッシュ回路、１６７  ＯＲ回路、１７０  書込回路、１３２  ローカルロウ系制御回路、１６６ａ  ビット線電圧制御回路、１６６ｂ  センスアンプ駆動回路、１６６ｃ  センスイコライズ駆動回路、１７０ａ，１７０ｂ  書込回路、１８０  プリチャージ回路、ＳＲ♯０，ＳＲ♯１  シフトレジスタ段、１９５ａ  コラムデコード回路、１９１  ＡＮＤ回路、１９５ｂ  ＯＲ回路、１９５ｂ  ＯＲ回路、２６６  ボディリフレッシュ回路、１６９  ＯＲ回路。
【図１】
0003862333.tif 000003
【図２】
0003862333.tif 000004
【図３】
0003862333.tif 000005
【図４】
0003862333.tif 000006
【図５】
0003862333.tif 000007
【図６】
0003862333.tif 000008
【図７】
0003862333.tif 000009
【図８】
0003862333.tif 000010
【図９】
0003862333.tif 000011
【図１０】
0003862333.tif 000012
【図１１】
0003862333.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003862333.tif 000020
【図１９】
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【図２０】
0003862333.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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