(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続される画素スイッチング素子と、前記画素スイッチング素子を駆動する複数の走査線と、前記画素スイッチング素子を介して前記画素電極に接続されている複数の信号線と、前記複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子と、前記信号線スイッチング素子の他端に電気的に接続された信号入力部と、前記信号入力部と前記スイッチング素子との間に設けられた信号線分岐部と、前記信号線スイッチング素子に接続され、前記信号線スイッチング素子の導通・非導通を切り替える制御配線とを備えているアクティブマトリクス基板と、
基板と、前記基板上に形成された対向電極とを備えている対向基板と、
前記アクティブマトリクス基板によって駆動される表示媒体層と
を有する表示装置であって、
前記信号線スイッチング素子を導通状態にすべき信号と、前記画素スイッチング素子を導通状態にすべき信号とは極性が異なり、そのことによって、前記信号線および前記対向電極に供給される互いに極性が異なる電圧の内の一方の電圧を供給するための電源の電圧範囲内に、他方の電圧の範囲が含まれていることを特徴とする表示装置。
【請求項２】
前記画素スイッチング素子および前記信号線スイッチング素子は、チャネル長が略同一である薄膜トランジスタであり、
前記画素スイッチング素子のチャネル幅と画素の静電容量との比は、前記信号線スイッチング素子のチャネル幅と信号線の静電容量の比と略同一であることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記画素スイッチング素子および前記信号線スイッチング素子は薄膜トランジスタであり、それらのチャネル長の方向が同一であることを特徴とする、請求項１または２に記載の表示装置。
【請求項４】
前記画素スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタのうちの一方であり、前記信号線スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタの他方であることを特徴とする、請求項１から３のいずれかひとつに記載の表示装置。
【請求項５】
前記画素スイッチング素子はＮチャネル型トランジスタであり、前記信号線スイッチング素子はＰチャネル型トランジスタであることを特徴とする、請求項４に記載の表示装置。
【請求項６】
前記画素スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタのうちの一方で構成されており、前記信号線スイッチング素子はＰチャネル型トランジスタおよびＮチャネル型トランジスタが並列に接続されて構成されており、
前記信号線スイッチング素子において、前記Ｐチャネル型トランジスタおよび前記Ｎチャネル型トランジスタのうちの前記画素スイッチング素子と異なる極性を有するトランジスタが、他方のトランジスタよりも大きいチャネル長またはチャネル幅を有していることを特徴とする、請求項１から３のいずれかひとつに記載の表示装置。
【請求項７】
前記画素スイッチング素子および前記信号線スイッチング素子は、いずれも、前記基板上に堆積された半導体層をトランジスタの活性領域として有している、請求項１から６のいずれかひとつに記載の表示装置。
【請求項８】
基板と、前記基板上に形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続される画素スイッチング素子と、前記画素スイッチング素子を駆動する複数の走査線と、前記画素スイッチング素子を介して前記画素電極に接続されている複数の信号線と、前記複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子と、前記信号線スイッチング素子の他端に電気的に接続された信号入力部と、前記信号入力部と前記スイッチング素子との間に設けられた信号線分岐部と、前記複数の信号線スイッチング素子に共通に接続され、前記信号線スイッチング素子の導通・非導通を切り替える制御配線とを備えているアクティブマトリクス基板と、
基板と、前記基板上に形成された対向電極とを備えている対向基板と、
前記アクティブマトリクス基板によって駆動される表示媒体層と
を有する表示装置であって、
前記画素スイッチング素子は、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタのいずれか一方で構成されており、前記信号線スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタを並列に接続して構成されており、
前記信号線スイッチング素子において、前記Ｎチャネル型トランジスタおよび前記Ｐチャネル型トランジスタのうちの前記画素スイッチング素子と異なる極性を有するトランジスタが、他方のトランジスタよりも大きいチャネル長またはチャネル幅を有し、
前記信号線スイッチング素子を導通状態にすべき信号と、前記画素スイッチング素子を導通状態にすべき信号とは極性が異なり、そのことによって、前記信号線および前記対向電極に供給される互いに極性が異なる電圧の内の一方の電圧を供給するための電源の電圧範囲内に、他方の電圧の範囲が含まれていることを特徴とする表示装置。
【請求項９】
前記表示媒体が液晶層であることを特徴とする、請求項１から８のいずれかに記載の表示装置。
【請求項１０】
前記信号線および前記対向電極は、同一の電源によって駆動される、請求項１から９のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置などに用いられるアクティブマトリクス基板に関するものである。また、本発明は、このアクティブマトリクス基板を用いて製造される表示装置にも関している。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置などの表示装置では、複数の画素電極が行列状に配列されたアクティブマトリクス基板が用いられる。アクティブマトリクス基板には、画素電極に表示信号を供給するための信号線、画素ごとに設けられたスイッチング素子（画素スイッチング素子と）、および、スイッチング素子を駆動する走査線なとが設けられている。一方、アクティブマトリクス基板に対向する基板（対向基板）には、上記複数の画素に対して共通の対向電極が設けられている。
【０００３】
アクティブマトリクス基板には、信号線および走査線を駆動するための外部駆動回路(ドライバ)が搭載される。外部駆動回路は、通常、アクティブマトリクス基板の製造工程とは別に製造された集積回路チップ（ＩＣチップまたはＩＣドライバ）の形態で利用され、信号線や走査線の本数と同数の出力端をもっている。
【０００４】
このような外部駆動回路の部品点数を減らし、また、外部駆動回路の実装にかかるコストを低減するために、ＩＣチップの数を半分ないし３分の１に減らす方法が考えられている。この方法では、外部駆動回路に接続される信号入力部の数を信号線の総数よりも少なくし（例えば半分の数に減少させ）、スイッチング素子を介して各信号入力部と複数の信号線とを接続する。
【０００５】
具体的には、各信号線の端部に信号線スイッチング素子を接続し、信号線スイッチング素子の他端を外部駆動回路用の信号入力部に接続する。そして、各々の信号入力部と、各信号入力部に割り当てられる複数のスイッチング素子との間に信号線分岐部が設けられる。
【０００６】
信号線スイッチング素子の制御端（ゲーディング部）には、スイッチング素子の導通・非導通を切り替える制御配線が複数のブロック毎に共通に接続されており、映像その他の表示信号を時分割で信号線に供給できる。
【０００７】
このような構造は例えば特開平８−２３４２３７号公報に開示されており、上記効果に加えて駆動回路の単辺実装が容易であるなどの効果も記載されている。この文献には、走査線がブロック毎に選択されるのに対し、信号線は隣接ラインをスイッチング素子で切り替える例が記載されている。
【０００８】
【発明が解決しようとする課題】
しかし、上記の従来技術には、以下に説明するような問題がある。
【０００９】
従来のアクティブマトリクス基板においては、走査線がある画素を選択し終えて走査信号がハイからローに切り替わるとき、走査線と画素電極との間の寄生容量によって画素電極の電位を押し下げる現象が生じる。
【００１０】
アクティブマトリクス基板を液晶表示装置に用いる場合、液晶層に印加される電圧から直流成分を取り除いておく必要があるため、このような画素電極電位の押し下げ分をも考慮して、対向基板における対向電極の電位を調整することになる。
【００１１】
一方、信号線スイッチング素子を介して表示信号を信号線に供給する場合を考えると、信号線スイッチング素子の状態を選択（導通状態）から非選択（非導通状態）に切り替える際、信号線スイッチング素子の制御配線と信号線との間の寄生容量によって電位の押し下げも生じるため、この電位押し下げ分が前述の画素電極電位の押し下げ分に重畳されることになる。
【００１２】
以上のことから、従来は、信号線上の信号電圧に含まれるＤＣ成分とは大きく異なる電圧を対向電極に印加する必要があった。
【００１３】
さらに、ＩＣドライバに電圧耐性を持たせる必要をなくすためや、消費電力を低減させるために、信号線用ＩＣドライバの駆動電圧範囲を低く抑える場合、信号線の極性とは逆の極性を持つ波形の信号を対向電極に与える方法が従来から採られている。この場合には前述の押し下げ成分が小さければ小さいほど、信号線駆動電圧に近い電圧で対向電極を駆動することができるが、画素スイッチング素子と信号線スイッチング素子の両方の押し下げ分を受ける場合には、信号線の駆動にかかる電圧とは大きく異なる電圧範囲で駆動せねばならず、新たな電源にて電圧生成をする必要が生じ、消費電力増大の要因となっている。
【００１４】
また、スイッチング素子による電位の押し下げは、そのスイッチング素子特有の寄生容量の大きさによって左右されるが、通常の製造プロセスにおいては、スイッチング素子として機能するトランジスタのゲート絶縁膜厚さや、配線／電極のサイズ（線幅）は、生産される際のロット間バラツキ、ロット内の基板間バラツキ、基板の位置によるバラツキ等の影響を受けて、表示装置ごとにばらばらである。
【００１５】
一方、表示媒体として機能する液晶層にＤＣ成分が長期間印加されると、信頼性不良を生じるおそれがあるため、印加電圧を厳密に調整し、ＤＣ成分を除去することが求められる。そのため、個々の表示装置毎に、外部に設けた対向電極電圧調整用ボリュームなどを用いてＤＣ成分を低減する調整を行なうことが必要であった。
【００１６】
ところが、信号線にスイッチング素子を設ける構造によると、画素用スイッチング素子と信号線スイッチング素子との双方の電位押し下げ成分が重畳されるため、液晶に印加される電圧のバラツキ幅が大きくなる。このため、可調整範囲を充分に大きくする必要が生じ、粗調整用と微調整用の二つのボリューム設けることが必要になるなどして、部品点数の増加が招かれ、製造コストが上昇するという問題も生じている。
【００１７】
さらに、電位の押し下げ分が大きくなり、調整電圧範囲が接地電位をまたぐようになると、正電位と負電位の両方の調整回路を作製する必要が生じ、さらに製造コストが上昇してしまうという問題がある。
【００１８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、画素のスイッチング素子による電位の押し上げ・押し下げと信号線のスイッチング素子による電位の押し上げ・押し下げによる影響を低減して、消費電力を抑えることができるアクティブマトリクス基板を提供することにある。
【００１９】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板と、前記基板上に形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続される画素スイッチング素子と、前記画素スイッチング素子を駆動する複数の走査線と、前記画素スイッチング素子を介して前記画素電極に接続されている複数の信号線と、前記複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子と、前記信号線スイッチング素子の他端に電気的に接続された信号入力部と、前記信号入力部と前記スイッチング素子との間に設けられた信号線分岐部と、前記信号線スイッチング素子に接続され、前記信号線スイッチング素子の導通・非導通を切り替える制御配線とを備えているアクティブマトリクス基板であって、前記信号線スイッチング素子を導通状態にすべき信号と、前記画素スイッチング素子を導通状態にすべき信号とは極性が異なっていることを特徴とする。
【００２０】
好ましい実施形態において、前記画素スイッチング素子および前記信号線スイッチング素子は、チャネル長が略同一である薄膜トランジスタであり、前記画素スイッチング素子のチャネル幅と画素の静電容量との比は、前記信号線スイッチング素子のチャネル幅と信号線の静電容量の比と略同一である。
【００２１】
好ましい実施形態において、前記画素スイッチング素子および前記信号線スイッチング素子は薄膜トランジスタであり、それらのチャネル長の方向が同一である。
【００２２】
好ましい実施形態において、前記画素スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタのうちの一方であり、前記信号線スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタの他方である。
【００２３】
好ましい実施形態において、前記画素スイッチング素子は、Ｎチャネル型トランジスタであり、前記信号線スイッチング素子は、Ｐチャネル型トランジスタである。
【００２４】
好ましい実施形態において、前記画素スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタのうちの一方で構成されており、前記信号線スイッチング素子はＰチャネル型トランジスタおよびＮチャネル型トランジスタが並列に接続されて構成されており、前記信号線スイッチング素子において、前記Ｐチャネル型トランジスタおよび前記Ｎチャネル型トランジスタのうちの前記画素スイッチング素子と異なる極性を有するトランジスタが、他方のトランジスタよりも大きいチャネル長またはチャネル幅を有している。
【００２５】
好ましい実施形態において、前記画素スイッチング素子および前記信号線スイッチング素子は、いずれも、前記基板上に堆積された半導体層をトランジスタの活性領域として有している。
【００２６】
本発明のアクティブマトリクス基板は、基板と、前記基板上に形成された複数の画素電極と、前記複数の画素電極にそれぞれ接続される画素スイッチング素子と、前記画素スイッチング素子を駆動する複数の走査線と、前記画素スイッチング素子を介して前記画素電極に接続されている複数の信号線と、前記複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子と、前記信号線スイッチング素子の他端に電気的に接続された信号入力部と、前記信号入力部と前記スイッチング素子との間に設けられた信号線分岐部と、前記複数の信号線スイッチング素子に共通に接続され、前記信号線スイッチング素子の導通・非導通を切り替える制御配線とを備えているアクティブマトリクス基板であって、前記画素スイッチング素子は、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタのいずれか一方で構成されており、前記信号線スイッチング素子はＮチャネル型トランジスタおよびＰチャネル型トランジスタを並列に接続して構成されており、前記信号線スイッチング素子において、前記Ｎチャネル型トランジスタおよび前記Ｐチャネル型トランジスタのうちの前記画素スイッチング素子と異なる極性を有するトランジスタが、他方のトランジスタよりも大きいチャネル長またはチャネル幅を有していることを特徴とする。
【００２７】
本発明の表示装置は、上記いずれかのアクティブマトリクス基板と、前記アクティブマトリクス基板によって駆動される表示媒体とを備えていることを特徴とする。
【００２８】
好ましい実施形態において、前記表示媒体が液晶層である。
【００２９】
本発明の装置は、表示素子を有する装置であって、前記表示素子は、複数の画素が行列状に配列された基板と、前記複数の画素を駆動するための駆動回路と、前記基板上に形成され、前記画素と前記駆動回路との間の電気的接続状態を変化させるスイッチング手段とを備え、前記スイッチング手段は、前記画素に近い側に配置された第１のスイッチング素子と、前記駆動回路に近い側に配置された第２のスイッチング素子とを有しており、前記第１のスイッチング素子を導通状態にする信号と前記第２のスイッチング素子を導通状態にする信号とは極性が異なっている。
【００３０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００３１】
（実施形態１)
図１は、本発明の第１の実施形態におけるアクティブマトリクス基板を用いた液晶表示装置の等価回路を示す図である。本実施形態では、信号線を２つのブロックに分けている。また、これを駆動する駆動波形を図２に示す。
【００３２】
本実施形態のアクティブマトリクス基板は、ガラスやプラスチックなどの透明絶縁性基板上に形成された複数の画素電極Ａ1、Ａ2、Ｂ1、Ｂ2、Ｃ1、Ｃ2、Ｄ1、Ｄ2、・・・と、これらの画素電極にそれぞれ接続される画素スイッチング素子６と、画素スイッチング素子６を駆動する複数の走査線ｇ１、ｇ２、・・・と、画素スイッチング素子を介して画素電極に接続される複数の信号線ａ、ｂ、ｃ、ｄ、ｅ、ｆ、・・・とを備えている。
【００３３】
また、本実施形態のアクティブマトリクス基板上には、上記複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・と、信号線スイッチング素子の他端に電気的に接続された信号入力部ｓ１、ｓ２、ｓ３、ｓ４、・・・と、これらの信号入力部とスイッチング素子との間に設けられた信号線分岐部７と、複数の信号線スイッチング素子に共通に接続され、信号線スイッチング素子の導通・非導通を切り替える制御配線ＳＷ１およびＳＷ２とが設けられている。
【００３４】
本実施形態では、信号線スイッチング素子ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・を導通状態にすべき信号と、画素スイッチング素子６を導通状態にすべき信号とは極性が異なっていることを特徴としている。すなわち、画素スイッチングトランジスタ６は、Ｎチャネル型のＭＯＳトランジスタから構成され、これらの画素スイッチング素子６を導通状態にするために画素スイッチング素子６のゲーティング部（ゲート電極）に印加される信号は、「Ｈｉｇｈ（ハイ）」レベルである。これに対し、本実施形態における信号線スイッチング素子ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・は、Ｐチャネル型のＭＯＳトランジスタから構成され、これらの信号線スイッチング素子を導通状態にするために信号線スイッチング素子のゲーティング部（ゲート電極）に印加される信号は、「Ｌｏｗ（ロー）」レベルである。
【００３５】
このように本実施形態では、信号線スイッチング素子ＳＷａ、・・・を導通状態にすべき信号と、画素スイッチング素子６を導通状態にすべき信号とは極性が異なっているため、後に詳述するように、信号線電位が信号線スイッチング素子ＳＷａ、・・・によって押し上げられても（または押し下げられても）、画素の電位は画素スイッチング素子６によって押し下げられ（または押し上げられ）ることになる。その結果、これら２つのスイッチング素子による電位の押し上げ・押し下げ効果が互いに相殺しあい、従来技術の問題が解決する。
【００３６】
次に、本発明のアクティブマトリクス基板の製造プロセスを説明する。
【００３７】
まず、絶縁性基板（図示せず）上に、走査線ｇ１、ｇ２、・・・およびトランジスタのゲート電極および補助容量配線（図示せず）を形成する。このとき、信号線スイッチング素子の制御配線ＳＷ１、ＳＷ２も同時に形成する。
【００３８】
次に、公知の製造プロセスにより、ゲート絶縁膜、半導体層（多結晶シリコン層など）、ソースおよびドレインコンタクト層（いずれも図示せず）を形成し、画素トランジスタ６を形成する。このとき、同時に信号線スイッチング素子として働く信号線トランジスタＳＷａ、ＳＷｂ、・・・も形成しておく。そして、アニールによる脱水素化やレーザアニールを施して半導体層を活性化する。本実施形態では、Ｎチャネル型トランジスタである画素トランジスタ６のソース・ドレインにはリンをドープし、Ｐチャネル型トランジスタの信号線トランジスタＳＷａ、ＳＷｂ、・・・のソース・ドレインにはホウ素をドープする。
【００３９】
次に、フォトリソグラフィ技術を用いて、配線・電極とのコンタクトに必要な部分をゲート絶縁膜からエッチングした後、堆積した金属膜から信号線ａ、ｂ・・・をパターニングする。このとき、信号線駆動回路１の実装用パッドや信号線分岐部７も形成しておく。また、画素電極Ａ１、Ｂ１、・・・は、透明導電膜から形成する。
【００４０】
上記アクティブマトリクス基板を用いて液晶表示装置を作製するには、まず、上記のアクティブマトリクス基板を用意する一方で、対向基板を用意する。対向基板は、例えば、ガラスなどの絶縁性基板上にカラーフィルタやブラックマトリクスなどを形成することにより作製される。対向基板の共通電極はＩＴＯなどの透明導電膜から形成される。
【００４１】
次に、アクティブマトリクス基板側に一部開口部（図示せず）を設けてシール剤（図示せず）を塗布する。対向基板には、対向電極への信号転移用の導電性物質を塗布する。そして、表示媒体として機能する液晶層を一定の厚みにするためのスペーサー（図示せず）を散布した後、両基板を貼りあわせ、加熱によりシール剤を硬化させる。この後、上記の開口部から液晶を注入する。最後に封止剤（図示せず）によって開口部をふさぎ、液晶表示装置の表示パネルが完成する。
【００４２】
次に、図２を参照しながら、本発明のアクティブマトリクス基板の駆動を説明する。ここでは、画面全体を黒表示するために、信号線駆動回路１の出力端ｓ１〜ｓ４から最大振幅の信号（＋ｖｓ、−ｖｓ）が供給されている場合を例に説明する。
【００４３】
走査線ｇ１が選択されている間に、信号線スイッチング素子（ＳＷａ等）を導通させるために制御配線ＳＷ１およびＳＷ２に対して交互に信号が送られる。まず、時刻ｔ１で、走査線ｇ１がハイになり、これに接続された画素トランジスタ（Ｎチャネル型ＴＦＴ）が導通状態になる。同時にＳＷ１がローになり、信号線スイッチング素子ＳＷａ、ＳＷｂ（Ｐチャネル型ＴＦＴ）が導通する。これにより信号線駆動回路１からの信号（＋ｖｓ）が信号線ａ、ｂに供給される。走査線ｇ１が選択されているため、この間に画素Ａ１、Ｂ１にはその電位（＋ｖｓ）が書き込まれる。このときＳＷ２は選択されていないため信号線ｃ、ｄには信号は供給されず、画素電極Ｃ１、Ｄ１にはそのときの信号線の状態が書き込まれる。次に時刻ｔ２にＳＷ１がハイになりＳＷａ、ＳＷｂが非導通になるため、信号線ａ、ｂは保持の状態となる。このとき、信号線スイッチング素子ＳＷａ、ＳＷｂの寄生容量により、選択から非選択に変わる瞬間に信号線電位の押し上げが発生し、信号線ａ、ｂは＋ｖｓよりも高い＋ｖｓ’に変わる。そしてＳＷ２がローになり、信号線スイッチング素子ＳＷｃ、ＳＷｄが導通状態となると、信号線駆動回路１からの信号が信号線ｃ、ｄに供給され、同様に画素電極Ｃ１、Ｄ１には、その電位（＋ｖｓ）が書き込まれる。
【００４４】
時刻ｔ３でＳＷ２がハイになりＳＷｃ、ＳＷｄが非導通となった後には、信号線ｃ、ｄは信号線ａ、ｂと同様に＋ｖｓ’に押し上げられる。そして、その後も画素スイッチング素子６は導通状態にあるため、画素電極Ａ１〜Ｄ１には＋ｖｓ’が書き込まれる。
【００４５】
時刻ｔ４に走査線ｇ１がローになると、画素スイッチング素子６が非導通になる。このとき、画素スイッチング素子６の寄生容量により、導通から非導通に変わる瞬間に画素電極電位の押し下げが発生し、画素電極Ａ１〜Ｄ１は＋ｖｓ’より低い＋ｖｓ”に変わる。したがって、画素スイッチング素子６が非導通になって液晶の保持電圧が確定する時刻ｔ４以降、次の書き込みタイミングである時刻ｔ５までの間は、液晶にはｖｓ”−ｖｃ（ここでｖｃはこのときの対向電極の電位）が印加されることになる。ここで
ｖｓ−ｖｓ’  ＝  Δｖｇｄ（画素トランジスタによる電位押し下げ量）
ｖｓ”−ｖｓ’＝  Δｖｓｗ（信号線トランジスタによる電位押し下げ量）
とすると、保持期間の液晶印加電圧は、
ｖｓ”−ｖｃ  ＝  ｖｓ−ｖｃ＋Δｖｓｗ−Δｖｇｄ
となる。同様に計算すると、次のフレーム、すなわち時刻ｔ５から始まるマイナス書き込みのフレームにおいては、
−ｖｓ＋ｖｃ＋Δｖｓｗ−Δｖｇｄ
が液晶に印加される。すなわち、液晶には本来印加したい電圧に対して、Δｖｓｗ−Δｖｇｄだけオフセットした電圧が印加されることになる。したがって、前述の対向調整回路によって、信号線または対向電極に対し、このオフセット分のＤＣ値を重畳して、液晶にＤＣ電圧が印加されることを防止する必要がある。逆にいえば、Δｖｓｗ＝Δｖｇｄとなるようにアクティブマトリクス基板が設計されている場合、設計通りに生産できたときにはオフセットの重畳は必要なく、対向電極のＤＣ値と信号線のＤＣ値が一致することになる。このときには、信号線または対向電極の一方のために用意した電源の範囲内に他方の電圧範囲が含まれることになるので、電圧は別々に用意する必要がなく、消費電力の低減には有利である。また、ΔｖｓｗとΔｖｇｄが等しくない場合でも、従来のような双方のスイッチング素子が同一チャネルである構造と比べると、オフセット量は非常に小さく抑えられる。それは、従来構造では画素スイッチング素子も信号線スイッチング素子も画素電極に対して同極性に押し下げ効果を発揮し、その和Δｖｓｗ＋Δｖｇｄがオフセット量として作用するためである。
【００４６】
なお、一般に、ΔｖｃおよびΔｓは次の式で表される。
【００４７】
Δｖｇｄ＝Ｃｇｄ／Ｃｐｉｘ×Ｖｇｐｐ
Δｖｓｗ＝Ｃｓｗｓ／Ｃｓ×Ｖｓｗｐｐ
Ｃｇｄ  ：  画素スイッチング素子のゲート−画素間寄生容量
Ｃｐｉｘ：  画素のトータル容量
Ｖｇｐｐ：  走査線の信号のハイ−ロー電圧差
Ｃｓｗｓ：  信号線スイッチング素子の制御電極−信号線間寄生容量
Ｃｓ    ：  信号線のトータル容量
Ｖｓｗｐｐ：  制御配線の信号のハイ−ロー電圧差
製造プロセス条件の変動などによって、基板上に形成するゲート絶縁膜の厚さが変動したり、トランジスタのゲート電極幅やゲート−ドレイン電極の重なり量が変動した場合、ＣｇｄやＣｓｗｓは大きく変化してしまう。これらの変動を実際の製造プロセスから完全に排除することは不可能であるため、従来、表示パネル毎に対向電極のＤＣレベルを調整する必要があった。
【００４８】
しかしながら、Δｖｓｗ＝Δｖｇｄとするためには、Ｃｇｄ／ＣｐｉｘとＣｓｗｓ／Ｃｓとを同一にする必要がある。今、キャリア移動度（電界効果移動度）がＰチャネル型トランジスタとＮチャネル型トランジスタとで同一であると仮定する。この場合において、トランジスタのチャネル長として製造プロセスの最小ルールを適用し、ＣｇｄとＣｓｗｓを最小化する設計を行なうと、信号線または画素電極に所定の電圧を印加する能力（電荷充電率）は、チャネル幅と負荷容量の比率によって定まる。
【００４９】
上記の比率を、信号線スイッチング素子と画素スイッチング素子との間で略等しくすると、寄生容量と負荷容量の比率も略等しくなる。すなわち、Ｃｇｄ／ＣｐｉｘとＣｓｗｓ／Ｃｓとが同一となる。
【００５０】
スイッチング素子の構成は、相互にチャネル幅が異なる点を除けば、ほとんど同じであるため、ゲート絶縁膜の厚さの変動やパターンのシフト方向およびシフト量については、各スイッチング素子で同様に引き起こされ、その影響も等しく生じる。すなわち、プロセスパラメータの変動をが生じても、Ｃｇｄ／Ｃｐｉｘ＝Ｃｓｗｓ／Ｃｓの関係が保たれる結果、Δｖｓｗ＝Δｖｇｄが維持される。
【００５１】
一方、Ｐチャネル型トランジスタとＮチャネル型トランジスタの間でキャリアの移動度が異なる場合にも、上述の効果に近い効果を得るため、信号線スイッチング素子のチャネル幅と信号線容量の比率、および、画素スイッチング素子のチャネル幅と画素容量の比率を、それぞれ、略一定にすることが望ましい。Ｐチャネル型トランジスタとＮチャネル型トランジスタの間でキャリアの移動度が異なる場合には、いずれかの導電型のトランジスタの充電能力が他方に比較して優っていることになる。このような場合には、画素電極および信号線のうち相対的に高い充電能力を求められる側に、充電能力が優れたトランジスタに割り当てればよい。
【００５２】
さらに、画素スイッチング素子と信号線スイッチング素子のチャネル長の方向を同一にすることによって、製造工程においてある特定方向のパターンシフトやずれが発生した場合にも、画素スイッチング素子による画素電極の押し下げ量と、信号線スイッチング素子による信号線の押し下げ量の双方の変化量がほぼ同じになるため、Ｃｇｄ／Ｃｐｉｘ＝Ｃｓｗｓ／Ｃｓが保たれ、信号線と共通線の信号のＤＣレベルに差が生じないという、上記の効果が保たれる。これを、図3を参照しながら、より詳細に説明する。
【００５３】
図３は、画素スイッチング素子の平面図である。図３において、１１は画素スイッチング素子である薄膜トランジスタのゲート電極、１２は走査線、１３は信号線である。ゲート−画素間規制容量Ｃｇｄは画素電極１４とゲート電極１１との重なり面積で定まる。ただし、ΔＶｇｄはトランジスタがオンからオフになる瞬間に発生するため、チャネルの一部も電極化しているとみなす必要があり、重なり部は実際に画素電極が存在する長さＬｘよりもチャネル部に延長して考えなければならない。本願発明者がその延長分を実験的に求めたところ、Ｃｇｄに寄与する面積は、およそＷ×（Ｌｘ＋Ｌ／２）であった。次に、図３（ｂ）に示すように信号線のパターンが走査線に対してチャネル長方向にΔＬｘだけずれた場合、Ｃｇｄに寄与する面積はおよそＷ×（Ｌｘ＋ΔＬｘ＋Ｌ／２）となり、ずれによる増加分は１＋ΔＬｘ／（Ｌｘ＋Ｌ／２）倍となる。すなわち、Δｖｇｄも１＋ΔＬｘ／（Ｌｘ＋Ｌ／２）倍になることになる。
【００５４】
Ｌは、前述のように、製造プロセスの許容する最小ルールで設定され、Ｌｘもその製造プロセスにおけるずれ量の最大値を示すときにもゲート電極を踏み外すことのないように設定される一定値である。このため、これらは画素スイッチング素子についても信号線スイッチング素子についても同一の大きさである。したがって、これらのトランジスタのチャネル長方向が同一であれば、ΔｖｇｄとΔｖｓｗは、ΔＬｘに応じて同じ割合で増加することになり、Δｖｇｄ＝Δｖｓｗが維持されることになる。
【００５５】
このように、本実施形態によれば、画素のスイッチング素子による電位の押し上げ・押し下げと信号線のスイッチング素子による電位の押し下げ・押し上げによる影響が相殺され、消費電力を抑えた駆動が実現する。このようなアクティブマトリクス基板を用いれば、少ない部品点数で優れた表示を実現する表示装置が提供され、種々の装置の表示部に利用することができる。
【００５６】
なお、本実施形態で用いる各信号線スイッチング素子は、単一のトランジスタ（ＴＦＴ）から構成されているが、信号線スイッチング素子は、複数のトランジスタを含むスイッチング回路から構成されていても良い。
【００５７】
また、本実施形態では、絶縁性基板を用いてアクティブマトリクス基板を作製しているが、本発明はこれに限定されない。シリコン基板等の半導体基板を用いても良い。
【００５８】
（実施形態２)
上記の実施形態１においては、駆動回路がドライバＩＣの外付けによって実現されているが、本発明は、走査線の駆動回路および／または信号線の駆動回路が基板上にモノリシック化されている場合にも適用される。
【００５９】
以下、図４を参照しながら、駆動回路が基板上にモノリシック化されている実施形態を説明する。
【００６０】
図４は、代表的なアナログドライバの構成を示す回路図である。図４の構成では、複数の信号線のそれぞれに一端が接続されている複数の信号線スイッチング素子と、信号線スイッチング素子（ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、…）の他端に接続された信号入力部１６と、信号入力部１６とスイッチング素子との間に設けられた信号線分岐部とが同一基板上に形成されている。
【００６１】
信号線スイッチング素子に接続され、信号線スイッチング素子の導通・非導通を切り替える制御配線はシフトレジスタ１５に接続されている。
【００６２】
また、前述の実施形態と同様に、信号線スイッチング素子（ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・）を導通状態にすべき信号と画素スイッチング素子を導通状態にすべき信号との間で極性が異なるように、信号線スイッチング素子（ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・）の導電型は画素トランジスタの導電型とは反対である。
【００６３】
このような駆動回路によれば、信号入力部から時系列的に信号供給線１６に与えられた信号が、スイッチング素子（ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・）によって選択された信号線に供給される。すなわち、シフトレジスタ１５により作成される選択信号によって信号線スイッチング素子が順次選択される間に、信号供給線１６に映像信号が時系列的に供給され、これがスイッチング素子を介して信号線（ａ、ｂ、・・・）に順次与えられる。この動作が走査線１ライン分にわたるまで行われ、その間、ある走査線が選択状態にあるので、画素への信号供給としては点順次の駆動となる。
【００６４】
前述と同様に、スイッチング時の押し上げ／押し下げが発生するが、導電型の異なるトランジスタをスイッチング素子で使い分けているため、前述の実施形態と同様の効果が得られる。
【００６５】
なお、図４の駆動回路は必ずしもモノリシック構造を有している必要はなく、ドライバＩＣによって実現しても良い。しかしながら、従来のドライバＩＣによれば、シリコンプロセスによって作製されるトランジスタの特性が良好であるため、最終段のスイッチング素子も小型化でき、電位の押し上げ・押し下げの程度は問題にならないほど小さくなる。そのため、ドライバＩＣによって図４の回路を構成する場合は、本発明を採用する必要性が小さいといえる。これに対し、モノリシック化されたドライバを用いる場合は、薄膜プロセスでトランジスタを基板上に作製する必要があるため、スイッチング素子内での電荷移動度が小さくなり、微細加工精度の観点からスイッチング素子を小型化することも難しい。その結果、画素電極電位の押し上げ・押し下げを無視することができなくなる。したがって、モノリシック化されたドライバを用いる場合において、特に、本発明による効果が顕著に得られる。
【００６６】
（実施形態３)
図５を参照しながら、駆動回路の一部がモノリシック化された実施形態を説明する。図４の例では、完全にモノリシック化された駆動回路で信号線を駆動するため、動作速度や信号精度の面で、要求されるスペックを満足しきれない場合がある。これに対して、図５の実施形態では、ブロックごとに選択される信号線スイッチング素子ＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄ、・・・と、これらの信号線スイッチング素子に対する制御信号を生成・供給するシフトレジスタ１５とが同一基板上に形成されている。そして、より高速に動作するシフトレジスタ１９、サンプルホールド回路１８、ＤＡ変換部１７、および、クロックやスタートパルスなどを発生する制御部２０などを含む外付け駆動回路２１によって実現されている。
【００６７】
このように本実施形態例では、駆動回路が、外付けされるドライバＩＣ部分とモノリシック化された駆動回路部分の双方を含み、両者の中間的な形態を有している。
【００６８】
このような構造によれば、駆動回路の一部がモノリシック化されているため、その形成には本来的にＣＭＯＳプロセスが採用される場合が多い。そのため、本発明を適用して、信号線スイッチング素子および画素スイッチング素子の一方をＮチャネル型トランジスタから構成し、他方をＰチャネル型トランジスタから形成する場合でも、それによって製造プロセスの工程数が特別に増加するという問題は生じない。
【００６９】
（実施形態４)
図６（ａ）および（ｂ）を参照しながら、本発明の更に他の実施形態を説明する。
【００７０】
図４の実施形態では、点順次で画素が駆動される。点順次駆動の場合において画面左右での画素駆動のタイミング差から生じる表示品位の差を低減するとともに、画素電極への書き込み時間を有効に利用するため、いわゆる線順次駆動も広く採用されている。線順次駆動によれば、ある走査線が選択されている期間にその走査線に割り当てられている全ての画素電極に対して一斉に信号電荷が与えられる。
【００７１】
図６（ａ）に示す駆動回路では、線順次駆動が実行される。図６（ａ）に示す駆動回路によれば、まず、データ保持用コンデンサ２２にデータが一時的に保持され、スイッチング素子（スイッチ）２３がオンになることにより、同時に複数の信号線に対して信号が与えられる。スイッチング素子２３としてＣＭＯＳ回路を用いる場合、例えば図６（ｂ）の右側に示すような構造のＣＭＯＳ回路が用いられる。すなわち、ＣＭＯＳ回路は、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが並列に接続された回路要素を１つの単位として構成される。両トランジスタには、極性が反対の制御信号が入力され、双方のトランジスタが同時にオン／オフする。このため、スイッチング前後における電位の押し上げ・押し下げが相殺される。
【００７２】
本発明では、画素スイッチング素子と信号線スイッチング素子の押し上げ・押し下げが互いに逆方向となり、しかも、画素への書き込みを１回行なう毎に、押し上げ・押し下げによる影響を相殺することが重要である。このため、図６（ａ）にスイッチング素子２３は、ＮチャネルトランジスタまたはＰチャネルトランジスタのいずれか一方によって構成されるか、または、非対称な特性を示すＣＭＯＳ回路によって構成されることが望ましい。非対称な特性を示すＣＭＯＳ回路とは、例えば画素スイッチング素子がＮチャネルトランジスタである場合、信号線スイッチング素子２３のＣＭＯＳ回路では、Ｐチャネル型トランジスタのチャネル幅またはチャネル長を、Ｎチャネル型トランジスタのチャネル幅またはチャネル長よりも充分に大きくすればよい。
【００７３】
【発明の効果】
本発明によれば、信号線の電位が信号線スイッチング素子によって押し上げられ（または押し下げられ）る一方で、画素電極の電位は画素スイッチング素子によって押し下げられ（または押し上げられ）る。このため、これら２つのスイッチング素子による電位の押し上げ・押し下げ効果が互いに相殺され、対向電極と信号線の信号のＤＣレベルが大きくかけ離れることはくなる。したがって、新たな電圧生成にかかる電力の余分な消費を抑えることができる。
【００７４】
また、画素スイッチング素子および信号線スイッチング素子を薄膜トランジスタから構成し、画素スイッチング素子のチャネル幅と画素の静電容量との比を、信号線スイッチング素子のチャネル幅と信号線の静電容量との比と略同一にすると、画素スイッチング素子による画素電極の電位の押し下げ量（または押し上げ量）と、信号線スイッチング素子による信号線電位の押し上げ量（または押し下げ量）がほぼ同じになる。この結果、信号線と対向電極の信号のＤＣレベルがほぼ一致するため、同一の電源で駆動することができ、電圧形成ロスを省くことができる。また、アクティブマトリクス基板毎に生じ得る電位押し下げ量のバラツキを個々に調整する必要がなくなり、部品点数や調整にかかる労力を省くことができ、製造コストダウンを図ることができる。
【００７５】
さらに、画素スイッチング素子を構成する薄膜トランジスタと、信号線スイッチング素子を構成する薄膜トランジスタとでチャネル長の方向を同一とすることにより、製造工程途中でパターンシフトやアライメントずれが発生した場合においても、画素スイッチング素子による画素電極電位の押し下げ量（または押し上げ量）と、信号線スイッチング素子による信号線電位の押し上げ量（または押し下げ量）の双方の変化量をほぼ同じにすることができる。このため、信号線と対向電極の信号のＤＣレベルに差が生じず、調整の手間や部品点数の増加を防ぐことができる。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス基板を用いた液晶表示装置の等価回路を表す図である。
【図２】図1の液晶表示装置の駆動状態を表す信号波形図である。
【図３】本発明のアクティブマトリクス基板を製造する際にパターンシフトが起きた場合を説明する図である。
【図４】モノリシック化された駆動回路の一例を示す図である。
【図５】一部がモノリシック化された駆動回路の例を示す図である。
【図６】一部がモノリシック化された駆動回路の他の例を示す図である。
【符号の説明】
１  信号入力部
６  画素トランジスタ
７  信号線分岐部
ａ、ｂ、ｃ、ｄ、ｅ、ｆ  信号線
ｇ１、ｇ２  走査線
ＳＷ１、ＳＷ２  制御配線
ＳＷａ。ＳＷｂ、ＳＷｃ、ＳＷｄ  信号線トランジスタ
Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２  画素電極
【図１】
0003807934.tif 000002
【図２】
0003807934.tif 000003
【図３】
0003807934.tif 000004
【図４】
0003807934.tif 000005
【図５】
0003807934.tif 000006
【図６】
0003807934.tif 000007