(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、
前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜スペーサを形成する工程と、
前記結果物の全表面上に表面を平坦化させる酸化膜材質の層間絶縁膜を形成する工程と、
前記層間絶縁膜をコンタクトマスクを利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン用コンタクトホールを形成する工程と、
前記コンタクトホールを埋め込むシリコン材質のコンタクトプラグを形成する工程と、
前記コンタクトプラグと層間絶縁膜を塩基性スラリーを利用して一定の厚さにエッチングする第１次ＣＭＰ工程と、
前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用して第２次ＣＭＰ工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする半導体素子の形成方法。
【請求項２】
前記塩基性スラリーはｐＨ６〜１２であり、酸性スラリーはｐＨ６以下であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記酸性スラリーの（シリコン材質／酸化膜）の研磨選択比は、０.５〜２であることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記マスク絶縁膜の上部に反射防止膜が備えられていることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記反射防止膜は、シリコン酸化窒化膜であることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記導電配線に有機下部反射防止膜が備えられていることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記コンタクトプラグは非晶質シリコン、ポリシリコン及びエピタキシャル成長したシリコンの中から選択される何れか１つの材質から形成されてなることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記コンタクトプラグは、円形又は「Ｔ」字状にランディングされて備えられていることを特徴とする請求項１に記載の半導体素子の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の形成方法に関し、特に、ランディングプラグポリを利用するコンタクトプラグ用導電層のＣＭＰ工程時に、周辺の層間絶縁膜であるシリコン酸化膜がディッシング（dishing）される現象を防止する技術に関する。
【０００２】
【従来の技術】
従来のＣＭＰ（chemical mechanical polishing：化学機械的研磨)工程は、塩基性スラリー（slurry）を用いてプラグを隔離させる方法でプラグ材料と、ワードライン（word line）のハードマスク層に用いられる窒化膜と、平坦化及びギャップフィル（gap fill）材料に用いられる酸化膜を研磨する工程の際、窒化膜とプラグ材料及び酸化膜のエッチング選択比の差により窒化膜に比べてプラグ材料と酸化膜がディッシングされる現象が誘発され、他の酸化膜をさらに蒸着しなければならない工程上の問題点がある。
【０００３】
プラグ材料と酸化膜ディッシング領域にＣＭＰ研磨残留物が流出する場合、後続洗浄（cleaning）工程で残留物が除去されないためビットラインコンタクトプラグや貯蔵電極コンタクトプラグとの間にブリッジ（bridge）を誘発させ、素子の収率の減少を発生させるという問題点がある。
【０００４】
図１及び図２は、従来の技術に係る半導体素子の形成方法に伴う問題点を説明するための図面等である。
図１は、窒化膜でなるマスク絶縁膜パターンが上側に備えられ、側壁に窒化膜スペーサが備えられるワードラインを形成し、その上部を平坦化させる層間絶縁膜をＢＰＳＧ（Borophosphosilicate glass）で形成した後、貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成できる露光マスクを利用した写真エッチング(photoetching)工程で、前記層間絶縁膜を自己整列的にエッチングして貯蔵電極コンタクトホール及びビットラインコンタクトホールを形成した後、前記コンタクトホール等を埋め込む導電層を全体表面の上部に形成して前記層間絶縁膜が露出するよう前記導電層をエッチングした後、前記マスク絶縁膜が露出するまで表面をＣＭＰ処理してコンタクトプラグを形成する。
【０００５】
このとき、前記ＣＭＰ工程は前記マスク絶縁膜の窒化膜と、シリコン酸化膜のＢＰＳＧ及びコンタクトプラグ用導電層のエッチング選択比の差を利用して行ったものであり、塩基性スラリーを利用して行ったものである。
（ａ）は、コンタクトプラグ用材料のコンタクトプラグ用導電層がＣＭＰ工程時に過度にエッチングされてディッシングされていることを示す。
（ｂ）は、層間絶縁膜のＢＰＳＧがＣＭＰ工程時に過度にエッチングされディッシングされていることを示す。
【０００６】
前記図２は、前記図１のディッシング現象により発生するフェイル（fail）を示す写真等であり、ランディングプラグポリ（Landing Plug Poly：以下、ＬＰＰと記す）のＣＭＰ時に発生する残留物（residue）により後続工程でビットラインコンタクトプラグと貯蔵電極コンタクトプラグとの間のショートが発生したフェイル状態である。
（ｃ）はカラムフェイルを示したものであり、（ｄ）はビットフェイルを示したものである。
【０００７】
【発明が解決しようとする課題】
前記のように、従来の技術に係る半導体素子のコンタクトプラグの形成方法は、マスク絶縁膜の窒化膜と、層間絶縁膜のシリコン酸化膜と、コンタクトプラグ用導電層との間のエッチング選択比の差を利用したＣＭＰ工程の際、コンタクトプラグ用導電層及び層間絶縁膜であるシリコン酸化膜のディッシング現象による素子の特性の劣化、及び収率の低下が発生することがあるという問題点がある。
【０００８】
本発明は、このような従来の技術の問題点を解決するためのものであり、本発明の目的は、窒化膜に比べてシリコン層と酸化膜に対する研磨速度の速い塩基性スラリーを利用した第１次ＣＭＰ工程を行い、ディッシングを減少させることのできる酸性スラリーを利用した第２次ＣＭＰ工程を行い、コンタクトプラグを形成するためのＣＭＰ工程時にディッシング現象の誘発を抑制することにより半導体素子の特性及び信頼性を向上させ、それに伴う半導体素子の収率を向上させることができる半導体素子の形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の半導体素子の形成方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、窒化膜で形成されたマスク絶縁膜パターンが重ねられた導電配線を形成する工程と、前記導電配線とマスク絶縁膜パターンの側壁に絶縁膜スペーサを形成する工程と、前記結果物の全表面上に表面を平坦化させる酸化膜材質の層間絶縁膜を形成する工程と、前記層間絶縁膜をコンタクトマスク（露光マスク)を利用した写真エッチング工程でエッチングし、前記半導体基板を露出させて貯蔵電極及びビットライン（bit  line)用コンタクトホールを形成する工程と、前記コンタクトホールを埋め込むシリコン材質のコンタクトプラグを形成する工程と、前記コンタクトプラグと層間絶縁膜を塩基性スラリーを利用して一定の厚さにエッチングする第１次ＣＭＰ工程と、前記コンタクトプラグと層間絶縁膜を酸性スラリーを利用して第２次ＣＭＰ工程を行い、前記マスク絶縁膜パターンを露出させることを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記塩基性スラリーはｐＨ６〜１２であり、酸性スラリーはｐＨ６以下であることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記酸性スラリーの（シリコン材質／酸化膜）の研磨選択比は、０.５〜２であることを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記マスク絶縁膜の上部に反射防止膜が備えられていることを特徴とする。
【００１３】
請求項５に記載の発明は、請求項４に記載の半導体素子の形成方法において、前記反射防止膜は、シリコン酸化窒化膜（ＳｉＯＮ）であることを特徴とする。
【００１４】
請求項６に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記導電配線に有機下部反射防止膜（organic bottom ＡＲＣ）が備えられていることを特徴とする。
【００１５】
請求項７に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記コンタクトプラグは非晶質シリコン、ポリシリコン及びエピタキシャル成長したシリコンの中から選択される何れか１つの材質から形成されてなることを特徴とする。
【００１６】
請求項８に記載の発明は、請求項１に記載の半導体素子の形成方法において、前記コンタクトプラグは、円形又は「Ｔ」字状にランディング（landing)されて備えられていることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参考にしながら本発明を詳しく説明する。
図３〜図７は、本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
先ず、半導体基板１１に活性領域を定義する素子分離膜１３を形成し、全体表面の上部にゲート酸化膜（ゲート絶縁膜）１５を形成する。
そして、前記ゲート酸化膜１５の上部にゲート電極用導電層を形成する。このとき、前記ゲート電極用導電層はドープドポリシリコン層１７とタングステンシリサイド層１９の積層構造に形成する。
【００２０】
さらに、前記ゲート電極用導電層の上部にマスク絶縁膜２１を形成する。このとき、前記マスク絶縁膜２１は窒化膜で形成する。
次いで、ゲート電極マスクを利用した写真エッチング工程で前記マスク絶縁膜２１パータン、前記積層構造に形成されたゲート電極用導電パターン（導電配線）１７、１９等からなるゲート電極を形成する（図３参照）。
【００２１】
ここで、前記マスク絶縁膜２１の上部に反射防止膜（図示省略）を形成することができる。このとき、前記反射防止膜はシリコン酸化窒化膜（ＳｉＯＮ）で形成すると好ましい。このような反射防止膜は、有機下部反射防止膜で形成して前記ゲート電極の下部に形成することもできる。
【００２２】
そして、前記ゲート電極等のパターンの側壁に絶縁膜スペーサ２３を形成して全体表面の上部にＨＴＯ（high temperature oxide：高温熱ＣＶＤ酸化膜）層２５を形成した後、全体表面の上部を平坦化させる酸化膜材質（例えば、ＢＰＳＧ：Borophosphosilicate glass等）の層間絶縁膜２７を形成する（図４参照）。
【００２３】
次いで、貯蔵電極及びビットラインコンタクト領域に予定された部分をコンタクトマスクを利用した写真エッチング工程でエッチングして半導体基板１１を露出させて貯蔵電極用及びビットライン用コンタクトホール２９を形成する。
さらに、前記構造の全表面に前記コンタクトホール２９を埋め込むコンタクトプラグ用導電層３１を形成し、前記導電層３１と前記層間絶縁膜２７とのエッチング選択比の差を利用して前記層間絶縁膜２７が露出するよう平坦化エッチングすることにより、コンタクトプラグ用導電層３１を前記コンタクトホール２９に埋め込む。
【００２４】
このとき、前記コンタクトプラグ用導電層３１はエピタキシャル（epitaxial）方法で成長させたシリコン膜、非晶質シリコン膜又はポリシリコン膜で形成することができる（図５参照）。
【００２５】
次いで、前記層間絶縁膜２７とコンタクトプラグ用導電層３１の一定の厚さを第１次ＣＭＰ工程で研磨する。
このとき、前記第１次ＣＭＰ工程は窒化膜に比べてシリコン層と酸化膜に対する高いエッチング速度を有するｐＨ６〜１２の塩基性スラリーを利用して行う（図６参照）。
【００２６】
次いで、前記層間絶縁膜２７とコンタクトプラグ用導電層３１を前記マスク絶縁膜２１が露出するまで第２次ＣＭＰ工程を行い、コンタクトプラグ３３を形成する。
このとき、前記第２次ＣＭＰ工程は（シリコン層／酸化膜層）の研磨選択比が０.５〜２程度である酸性スラリーを利用して行う（図７参照）。
【００２７】
図８は、前記ＣＭＰ工程で形成された半導体素子のコンタクトプラグの形成後のＳＥＭ写真を示すものである。
このとき、（ｅ）はコンタクトプラグ３３のディッシングが殆どない状態を示し、（ｆ）は層間絶縁膜２７のディッシングが殆どない状態を示す。
【００２８】
図９及び図１０は、本発明により改善されたディッシング程度と欠陥のレベルを示すグラフ図である。
前記図９は、酸性スラリー及び塩基性スラリーを利用したＬＰＰのＣＭＰ工程後のディッシング程度を示すグラフ図であり、ＣＭＰ工程時に酸性スラリー（−■−）を用いた場合と、塩基性スラリー（−◆−）を利用した場合、ビットライン窒化膜（ＢＬ ＮＩＴ）、ビットラインコンタクトポリ（ＢＬＣ ＰＯＬＹ）、貯蔵電極コンタクトポリ（ＳＮＣ ＰＯＬＹ）、ビットラインコンタクト層間絶縁膜（ＢＬＣ ＢＰＳＧ）及び貯蔵電極コンタクト層間絶縁膜（ＳＮＣ ＢＰＳＧ）でのディッシングの差を示すものである。
【００２９】
前記図１０は、ＣＭＰスラリーのｐＨに伴うＢＰＳＧ絶縁膜のディッシング（−●−）とピノキオ欠陥レベル（−〇−）を示すグラフ図であり、本発明に係る層間絶縁膜のディッシングの減少と欠陥の減少を示すものである。
【００３０】
図１１及び図１２は、本発明に基づき形成されたランディングプラグの平面及び断面写真を示すものであり、前記図１１は平面視において円形にランディングプラグを形成する場合を示し、前記図１２は平面視において「Ｔ」字状にランディングプラグを形成する場合を示すものである。
【００３１】
【発明の効果】
本発明によれば、半導体基板上に、マスク絶縁膜パターンが重ねられた導電配線と、前記パターン等の側壁に絶縁膜スペーサを形成し、その上部に表面を平坦化させる層間絶縁膜を形成し、コンタクトマスクを利用した写真エッチング工程で前記層間絶縁膜をエッチングし、半導体基板を露出させる貯蔵電極コンタクトホール及びビットライン用コンタクトホールを形成した後、前記コンタクトホール等を埋め込むコンタクトプラグ用導電層を蒸着してランディングプラグポリ（ＬＰＰ）を形成し、前記コンタクトプラグ用導電層と層間絶縁膜を塩基性スラリーを利用して上部の一定の厚さをエッチングする第１次ＣＭＰ工程を行った後、酸性スラリーを利用してコンタクトプラグ用導電層と層間絶縁膜を研磨する第２次ＣＭＰ工程で、前記マスク絶縁膜パターンの上部を露出させてコンタクトプラグを形成することにより、マスク絶縁膜パターンやコンタクトプラグのディッシング現象を防いで素子の特性の劣化を防止し、それに伴う半導体素子の高集積化を可能にすることができる。
【００３２】
すなわち、本発明に係る半導体素子の形成方法によれば、ランディングプラグポリを利用する半導体素子で塩基性スラリーを利用した第１次ＣＭＰ工程と、酸性スラリーを利用した第２次ＣＭＰ工程で層間絶縁膜とプラグのディッシング現象を最小化させ、半導体素子の特性及び信頼性を向上させる効果が得られる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子形成時のディッシングが発生した状態のＳＥＭ写真である。
【図２】ディッシングによりビットラインの形成時に発生したフェイル部分の詳細写真である。
【図３】本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図４】本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図５】本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図６】本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図７】本発明の実施の形態に係る半導体素子の形成方法を示す断面図である。
【図８】本発明に基づき形成された半導体素子のコンタクトプラグの形成後のＳＥＭ写真である。
【図９】本発明の効果を説明するためのグラフ図である。
【図１０】本発明の効果を説明するためのグラフ図である。
【図１１】前記図６の段階でデザインされたコンタクトプラグ形状（円形）の平面及び断面写真である。
【図１２】前記図６の段階でデザインされたコンタクトプラグ形状（「Ｔ」字状）の平面及び断面写真である。
【符号の説明】
１１  半導体基板
１３  素子分離膜
１５  ゲート酸化膜
１７  ドープドポリシリコン層
１９  タングステンシリサイド層
２１  マスク絶縁膜
２３  絶縁膜スペーサ
２５  ＨＴＯ層
２７  層間絶縁膜
２９  コンタクトホール
３１  コンタクトプラグ用導電層
３３  コンタクトプラグ
【図１】
0003786413.tif 000002
【図２】
0003786413.tif 000003
【図３】
0003786413.tif 000004
【図４】
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【図５】
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【図６】
0003786413.tif 000007
【図７】
0003786413.tif 000008
【図８】
0003786413.tif 000009
【図９】
0003786413.tif 000010
【図１０】
0003786413.tif 000011
【図１１】
0003786413.tif 000012
【図１２】
0003786413.tif 000013