(57)【特許請求の範囲】
【請求項１】
電気的に書き込み及び消去が可能な不揮発性記憶素子から成るメモリセルアレイを有し、書き込み及び消去時間を可変とするＥＥＰＲＯＭ装置において、
前記メモリセルアレイに前記書き込み及び消去を行う時間のデータを記憶する領域を設け、前記領域から前記時間のデータを読み出して記憶するラッチ回路と、発振回路より発振されるクロックをカウントするカウンタとを備え、
前記ラッチ回路が、記憶する前記時間のデータを基に前記カウンタに信号を与え、前記カウンタが前記信号を基にして前記クロックをカウントすることにより書き込み及び消去を行う時間を決定することとし、前記ラッチ回路にリセット信号が入力される場合は、前記ラッチ回路が、記憶している前記時間のデータに関わらず、書き込み及び消去時間を設定しうる最大値とする信号を前記カウンタに与えることを特徴とするＥＥＰＲＯＭ装置。
【請求項２】
前記時間のデータを前記メモリセルアレイに書き込む時に、前記データリセット信号が、前記ラッチ回路に入力されることを特徴とする請求項１に記載のＥＥＰＲＯＭ装置。
【請求項３】
電源導通開始時に前記領域から前記データを読み出して前記ラッチ回路に記憶することを特徴とする請求項１または請求項２に記載のＥＥＰＲＯＭ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性記憶素子のメモリセルアレイを有するＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）装置に関し、特にそのメモリセルアレイに書き込み及び消去を行う時間を可変するＥＥＰＲＯＭ装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ装置は、例えば酸化膜に高電圧を印加すると、その酸化膜をトンネル効果による電流が流れることを利用したもので、フローティングゲートに電子の注入又は放出をすることにより電気的にデータの消去や書き込み（以下「書き込み等」という）を行う。しかし、製造段階において特性のばらつきが比較的大きいため、一律に書き込み時間（本明細書において「書き込み時間」とはメモリセルでの消去及び書き込みの一連のサイクル時間をいう）を決定していたのでは、特性のばらつきにより次のような問題があった。
【０００３】
すなわち、書き込み時間を長く設定すると、電子の注入や放出の特性が良いメモリセルの場合、電子注入量や放出量が増大してトンネル酸化膜の絶縁破壊等が発生し、特性が劣化してしまう。逆に、上記特性の悪いメモリセルの場合、書き込みが十分に行われて歩留まりは確保されることになる。一方、書き込み時間を短く設定すると、上記特性の良いセルの場合には歩留まりは確保されるが、逆に上記特性の悪いメモリセルの場合には十分な電子注入や放出が行えなくなり、データエラーが発生する。
【０００４】
この対策として従来より書き込み時間を可変することが行われている。この種のＥＥＰＲＯＭ装置には例えば特許番号第２５１０５２１号の特許公報に記載されている装置がある。この従来のＥＥＰＲＯＭ装置は、発振回路で生成されるクロックから分周回路で分周比のそれぞれ異なる複数の基準信号を出力し、これらの基準信号から適当な信号を選択して書き込み時間を可変するものである。
【０００５】
【発明が解決しようとする課題】
しかし、上記従来のＥＥＰＲＯＭ装置では、基準信号数をあまり多くすることができないので書き込み時間の分解能が低いという問題があった。また、分周比の異なる信号から選択を行うためにメモリセルアレイとは別個にこのデータを記憶するものであった。そのため、例えばポリヒューズを使用する構成となるが、ポリヒューズのレーザカット用に位置を認識するマークのため及び周囲に影響しないようにするために十分なスペースが必要となるのでチップ面積が増大するという問題もあった。
【０００６】
本発明は上記課題を解決し、書き込み時間を可変するＥＥＰＲＯＭ装置において、書き込み時間の設定の分解能の向上等により歩留まりの向上等を図ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明におけるＥＥＰＲＯＭ装置においては、メモリセルアレイに書き込み及び消去を行う時間のデータを記憶する領域を設け、この領域から時間のデータを読み出して記憶するラッチ回路と、発振回路より発振されるクロックをカウントするカウンタとを備え、ラッチ回路が、記憶する時間のデータを基にカウンタに信号を与え、カウンタがこの信号を基にしてクロックをカウントすることにより書き込み及び消去を行う時間を決定する。また、ラッチ回路にリセット信号が入力される場合は、ラッチ回路が、記憶している時間のデータに関わらず、書き込み及び消去時間を設定しうる最大値とする信号をカウンタに与えることを特徴とする。
【００１０】
このような構成では、ラッチ回路にデータリセット信号が入力されると、ラッチ回路は記憶しているデータにかかわりなく、設定し得る最大の時間となるようにカウンタに信号を伝える。これにより、例えば書き込み時間のデータをメモリセルアレイに記憶するときに、データリセット信号をラッチ回路に入力することによって確実に上記データをメモリセルアレイに記憶することができるようになる。
【００１１】
また、本発明におけるＥＥＰＲＯＭ装置は電源導通開始時にメモリセルアレイの前記領域から時間のデータを読み出してラッチ回路に記憶するようにしている。このような構成では、ＥＥＰＲＯＭ装置は電源導通開始時に書き込み時間のデータをメモリセルアレイから読み出してラッチ回路に記憶する。そのため、通常の使用時には書き込み時間を設定する特別な操作等は必要でない。
【００１２】
【発明の実施の形態】
本発明の一実施形態について図１〜図４を用いて説明する。図１は本実施形態のブロック図である。本実施形態のＥＥＰＲＯＭ装置はシリアル信号でデータの入出力を行うものである。ロジックバッファ５はチップセレクト信号ＣＳ、データ入力信号ＤＩＮ及びクロックＣＬＫの入力により各種の命令コード等を識別してデータの書き込みや読み出し等を行う。ＥＥＰＲＯＭ装置はチップセレクト信号ＣＳによりアクティブとされたものだけが使用可能となるので、複数のＥＥＰＲＯＭ装置より特定の装置を選んで使用するときにチップセレクト信号ＣＳが用いられる。
【００１３】
リングオシレータ４はクロックを発振する発振回路であり、そのクロックを昇圧回路１やカウンタ３に送出する。昇圧回路１は例えば複数段の昇圧用のコンデンサの両極間に保持されている電圧にクロック信号を加えることにより段階的に昇圧を行う回路である。
【００１４】
高電圧スイッチング回路／デコーダ２は、電源として用いる電圧を通常の電源電圧又は昇圧回路１で発生した高電圧のいずれか一方に切り換える回路と、ロジックバッファ５からのアドレス信号をデコードするデコーダとを有する。また、この高電圧により書き込み等が行われるが、書き込み時間はカウンタ３からの信号ＷＴにより可変する。
【００１５】
メモリセルアレイ６、７は電気的に書き換え可能な不揮発性記憶素子から成る。メモリセルアレイ６は書き込み時間のデータを記憶する領域である。Ｙゲート８はロジックバッファ５からのアドレス信号をデコードする。センス回路９はメモリセルアレイ６、７から高電圧スイッチング回路／デコーダ２とＹゲート８で指定されたアドレスのデータの判別を行う。
【００１６】
シフタ回路１０はシリアル信号とパラレル信号の変換を行う。センス回路９で読み出されたデータをシフタ回路１０はパラレル信号に変換して出力バッファ１１に送出する。出力バッファ１１はデータを一時的に記憶するものでシリアル信号ＤＯＵＴを出力する。また、信号ＤＯＵＴが書き込み時間のデータであるときはロジックバッファ５の制御により信号ＤＯＵＴはバッファ回路１２を介してカウンタ３に送信され、カウンタ３で記憶される。
【００１７】
このＥＥＰＲＯＭ装置よりデータを読み出すときには、クロックＣＬＫに同期してロジックバッファ５に読み出し命令コード及びアドレスを含む信号ＤＩＮをロジックバッファ５に入力する。ロジックバッファ５は読み出し命令コードを認識すると、高電圧スイッチング回路／デコーダ２とＹゲート８で指定したアドレスのデータを読み取り、データをセンス回路９で判別する。そして、シフタ回路１０でシリアル信号に変換し、出力バッファ１１より信号ＤＯＵＴとして出力する。このとき、高電圧スイッチング回路／デコーダ２では昇圧回路１からの高電圧でなく通常の電源電圧が使用される。
【００１８】
メモリセルアレイ６に書き込み時間のデータを記憶するときには、クロックＣＬＫに同期してそのことを示す命令コードとそのデータを含む信号ＤＩＮをロジックバッファ５に入力する。これにより、ロジックバッファ５は高電圧スイッチング回路／デコーダ２とＹゲート８を制御してメモリセルアレイ６にそのデータを記憶する。そして、電源導通開始時にはロジックバッファ５はメモリセルアレイ６からその書き込み時間のデータを読み出してカウンタ３で記憶するようにする。
【００１９】
メモリセルアレイ７に書き込み等を行うときには、クロックＣＬＫに同期して書き込み命令コード、アドレス及びデータを含む信号ＤＩＮをロジックバッファ５に入力する。ロジックバッファ５は書き込み命令コードを認識すると、シリアルに入力されたデータをシフタ回路１０でパラレルに変換した後、高電圧スイッチング回路／デコーダ２及びＹゲート８で指定したメモリセルに書き込み等を行う。書き込み時間はカウンタ３からの信号ＷＴにより可変する。尚、高電圧スイッチング回路／デコーダ２では例えばスイッチング動作をするトランジスタを用いることにより通常の電源電圧と高電圧との切り換えを行うことができる。
【００２０】
このＥＥＰＲＯＭ装置について基本的な書き込み時間の決定方法を図２に示す。まだ書き込み時間のデータが記憶されていない状態のＥＥＰＲＯＭ装置に、まずステップＳ１で、ある書き込み時間のデータを入力する。このとき、確実に書き込み等を行うためにロジックバッファ５よりカウンタ３にデータリセット信号ＤＲ（後述する）を送り、書き込み時間が最大となるようにする。
【００２１】
そして、ステップＳ２でそのデータで書き込みや読み出し動作等を行ってしきい値のマージンが最適の状態にあるかチェックする。もしマージンが最適の状態でなければステップＳ６で書き込み時間のデータを変更して再度ステップＳ１でそのデータをＥＥＰＲＯＭ装置に入力する。一方、ステップＳ３でマージンが最適の状態であればステップＳ４に進み、論理検査やＤＣ検査等のその他の項目の検査をする。ここまでがウエハ状態で検査するＥＤＳ（Electrical Die SORT）であり、これにて不良ならば不良を示すマークが付されることとなる。
【００２２】
そして、パッケージング等を行い、ステップＳ５で機能テスト（ＦＴ）を行う。前述の不良を示すマークが付されたものも取り除かれ、機能テストに合格したものだけが出荷される。製品として出荷されるＥＥＰＲＯＭ装置は電源導通開始時に自動的に最適な書き込み時間に設定する。
【００２３】
図３はカウンタ３とリングオシレータ４の一例の回路図である。リングオシレータ４では、複数段のインバータ２５、２６・・・２７が接続されており、各インバータ２５、２６・・・２７の接続間にコンデンサ２２、２３・・・がインバータ２５、２６・・・の各出力電圧で充電されるように接続されている。
【００２４】
各インバータ２５、２６・・・２７では例えばインバータ２５におけるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２０、２１のようにそれぞれＮチャネルＭＯＳＦＥＴが直列に接続された構成となっている。最終段のインバータ２７の出力は初段のインバータ２５に帰還しているためリングオシレータ４は発振動作し、クロックをカウンタ３に送出する。尚、インバータ２５、２６・・・２７の段数は奇数である。
【００２５】
カウンタ３では、リングオシレータ４からのクロックをインバータ１５で反転して信号ＣＫとし、ダウンカウンタ１６及びシフトレジスタ１８に入力する。また、電源導通開始時等に信号ＤＯＵＴをバッファ回路１２からシフトレジスタ１８に入力し、ＮビットのデータＤ０〜ＤＮをラッチ回路１７で記憶する。このとき、データＤ０〜ＤＮは書き込み時間を表し、ダウンカウンタ１６に伝えられる。
【００２６】
ダウンカウンタ１６はロジックバッファ５からのカウンタスタート信号ＳＴによってカウントを開始する。また、ロジックバッファ５よりラッチ回路１７にデータリセット信号ＤＲが入力される。信号ＤＲがハイレベルのときにラッチ回路１７は記憶しているデータにかかわらず、データＤ０〜ＤＮの各ビットを全て「１」としてダウンカウンタ１６に伝える。
【００２７】
カウンタ３での基本的な動作を説明すると、ダウンカウンタ１６はカウンタスタート信号ＳＴの入力によりデータＤ０〜ＤＮでセットしてカウントを開始する。このとき、ダウンカウンタ１６は出力信号ＷＴをハイレベルとする。そして、カウントを終了すると信号ＷＴをロウレベルとする。信号ＷＴがハイレベルである期間を高電圧スイッチング回路／デコーダ２は上述の書き込み時間とする。
【００２８】
尚、高電圧スイッチング回路／デコーダ２では例えば信号ＷＴによってオン／オフするスイッチング素子を回路に挿入することにより、信号ＷＴに応じて高電圧をメモリセルアレイ６、７に印加する時間を可変することができる。また、データリセット信号ＤＲがハイレベルであるときに書き込み時間は最大となる。
【００２９】
図４は動作の一例を示す波形図である。信号ＣＫ、ＳＴ、ＤＲはカウンタ３に入力される前述の各信号である。信号ＷＴはカウンタ３より出力される信号である。信号ＤＯＵＴは出力バッファ１１（図１参照）より出力される信号であり、ロジックバッファ５の制限により一部がカウンタ３に入力される。
【００３０】
信号ＣＫは一定の周期で繰り返している。データリセット信号ＤＲがハイレベルであるときにカウンタスタート信号ＳＴが入力されると、カウンタ３より出力される信号ＷＴはＫ１に示すように消去期間Ａ１と書き込み期間Ｂ１が最大となる。書き込み時間のデータをメモリセルアレイ６に記憶するときにはロジックバッファ５はデータリセット信号ＤＲをハイレベルとして確実に書き込み等を行うようにしている。
【００３１】
これにより、高電圧スイッチング回路／デコーダ２では期間Ａ１で消去を行い、期間Ｂ１で必要な書き込みを行う。書き込み時間とは期間Ａ１、Ｂ１のように消去及び書き込みの一連のサイクル時間のことである。このとき、信号ＤＯＵＴのデータ３１をカウンタ３に入力して、ラッチ回路１７で記憶するようにする。尚、メモリセルアレイ６にデータの書き込む等をするのはＥＤＳだけで書き込み回数が少ないので、期間Ｋ１に示すように書き込み時間を十分に長くしても問題はない。
【００３２】
次に、ロジックバッファ５は信号ＤＲをロウレベルとし、メモリセルアレイ７にデータを記憶するためにカウンタスタート信号ＳＴをカウンタ３に入力すると、ダウンカウンタ１６はデータ３１に応じてカウント値がセットされる。これにより、期間Ｋ２での消去期間Ａ２と書き込み期間Ｂ２は書き込み時間のデータにより可変する。本実施形態では消去期間Ａ２と書き込み期間Ｂ２がそれぞれ期間Ａ１、Ｂ１よりも短縮された波形となる。期間Ａ２、Ｂ２はデータＤ０〜ＤＮの各ビットが全て「１」である場合を除き、それぞれ期間Ａ１、Ｂ２よりも短くなる。
【００３３】
その後、データリセット信号ＤＲがロウレベルである限り、カウンタスタート信号ＳＴが入力されると、設定された書き込み時間のデータで期間Ｋ３では消去期間Ａ３は書き込み期間Ｂ３は期間Ｋ２ときとそれぞれ等しくなる。また、ＥＥＰＲＯＭ装置の電源導通時にもメモリセルアレイ６から書き込み時間のデータを読み出してラッチ回路１７で記憶する。
【００３４】
以上説明したように本実施形態によれば、ＥＥＰＲＯＭ装置は製造段階で特性にばらつきがあっても最適の書き込み時間に設定することができるので、ＥＤＳやＦＴの歩留まりが向上する。具体的に言えば、メモリセルアレイ６、７の特性が悪い場合には書き込み時間を長くし、逆に特性が良い場合には書き込み時間を短くする。書き込み時間のデータの設定はＥＤＳで行い得るので、通常の使用では書き込み時間を設定するための特別な操作等は不要である。将来ＥＥＰＲＯＭ装置はメモリサイズの微細化等にともなって特性のばらつきが更に増大すると考えられるが、本実施形態のＥＥＰＲＯＭ装置では信頼性を確保しつつ歩留まりを向上することができる。
【００３５】
上記公報（特許番号第２５１０５２１号）に記載の従来のＥＥＰＲＯＭ装置では、分解能が低く、また書き込み時間のデータを記憶する部分がメモリセルアレイとは別々に設けられているためにチップ面積が増大するという問題があったが、本実施形態ではメモリセルアレイ６、７を共通のメモリセルアレイとして一部の領域を前記データの記憶用として使用し、ここのデータでカウンタを動作させて書き込み時間を可変する構成となっているので、分解能が高く、ポリヒューズ等も必要でない。また、書き込み時間のデータを書き込むのも通常のデータ書き込みとほぼ同様に行っているので前記データを簡単に記憶できる。
【００３６】
尚、図３に示すリングオシレータ４は発振回路の一例であり、その他の構成の発振回路でもよい。カウンタ３についても例えばアップカウンタを用いるものでも同様の動作をするように構成することができる。また、シリアルタイプのＥＥＰＲＯＭ装置に限らずパラレルタイプのＥＥＰＲＯＭでも同様にメモリセルアレイに書き込み時間のデータを記憶する領域を設けて書き込み時間を可変するようにすることができる。
【００３７】
本実施形態では電源導通開始時に書き込み時間のデータをメモリセルアレイ６から読み出していたが、例えば書き込み等が行われたかどうかを監視しておいて最初に書き込み等を行う時にデータを読み出すようにタイミングを変更してもよい。
【００３８】
＜請求項１の効果＞以上説明したように本発明によれば、メモリセルアレイに書き込み時間のデータを記憶する領域が設けられていて、ＥＥＰＲＯＭ装置はここよりデータを読み出してラッチ回路で記憶することによりカウンタで書き込み時間を可変する。これにより、製造段階で特性にばらつきがあっても書き込み時間を適切に設定することができるので、歩留まりの向上を図ることができる。また、上記公報に記載の従来のＥＥＰＲＯＭ装置と比較しても、書き込み時間の分解能を改善することができるので、さらなる歩留まりの向上が可能である。メモリセルアレイに前記データを記憶しているためポリヒューズ等が不要となるので、チップ面積が増大せず、コストの上昇にならない。また、データリセット信号を用いることで、簡単に書き込み時間を最大とすることができる。
【００３９】
＜請求項２の効果＞書き込み時間のデータをメモリセルアレイに記憶するときにはデータリセット信号を使って確実に書き込むことができる。また、書き込み時間のデータの記憶と通常のデータの記憶とが、ほぼ同様の動作となり簡単である。
【００４０】
＜請求項３の効果＞電源導通開始時に書き込み時間のデータが読み出され、ＥＥＰＲＯＭ装置では自動的に書き込み時間が設定されるので、通常の使用状態では書き込み時間の設定のための特別な操作等が不要である。
【図面の簡単な説明】
【図１】  本発明の一実施形態のブロック図。
【図２】  その書き込み時間を決定する基本的な方法のフローチャート。
【図３】  そのカウンタとリングオシレータの一例の回路図。
【図４】  その信号の一例のタイミングチャート。
【符号の説明】
１    昇圧回路
２    高電圧スイッチング回路／デコーダ
３    カウンタ
４    リングオシレータ
５    ロジックバッファ
６、７    メモリセルアレイ
８    Ｙゲート
９    センス回路
１０    シフタ回路
１１    出力バッファ
１６    ダウンカウンタ
１７    ラッチ回路
１８    シフトレジスタ
【図１】
0003853024.tif 000002
【図２】
0003853024.tif 000003
【図３】
0003853024.tif 000004
【図４】
0003853024.tif 000005