(57)【特許請求の範囲】
【請求項１】
データ転送全体を制御するデータ転送制御回路及び転送された転送データに従って処理を行なう複数個の処理回路とを具備したデータ転送装置において、上記データ転送制御回路は、転送する転送データを生成するデータ生成回路、この転送データを転送するための同期をとるクロックを発生するクロック発生回路、上記転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路及び上記データ転送制御回路内部の上記各回路を制御する制御回路とを備え、また上記処理回路には、上記クロックに同期して転送された上記転送データを入力するクロック同期データ入力回路、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路、上記入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路及び上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが上記各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【請求項２】
データ転送全体を制御するデータ転送制御回路及び転送された転送データに従って処理を行なう複数個の処理回路とを具備したデータ転送装置において、上記データ転送制御回路は、転送する転送データを生成するデータ生成回路、この転送データを転送するための同期をとるクロックを発生するクロック発生回路、上記転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、上記データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路及びデータ転送制御回路内部の上記各回路を制御する制御回路と備え、また上記処理回路は、上記クロックに同期して転送された上記転送データを入力するクロック同期データ入力回路、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路、上記入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路及び上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが上記各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【請求項３】
データ転送全体を制御するデータ転送制御回路と転送された転送データに従って処理を行なう複数個の処理回路とを具備したデータ転送装置において、上記データ転送制御回路は、転送する転送データを生成するデータ生成回路、この転送データを転送するための同期をとるクロックを発生するクロック発生回路、上記転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、上記データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、上記クロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路、上記データ転送制御回路内部の上記各回路を制御する制御回路とを備え、また上記処理回路は、上記クロックに同期して転送された上記転送データを入力するクロック同期データ入力回路、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路、上記入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路及び上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが上記各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【請求項４】
データ転送全体を制御するデータ転送制御回路及び転送された転送データにしたがい処理を行なう複数個の処理回路とを備えたデータ転送装置において、上記データ転送制御回路は、転送する転送データを生成するデータ生成回路、この転送データを転送するための同期をとるクロックを発生するクロック発生回路、上記転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、上記データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、上記クロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路、上記データ転送制御回路内部の上記各回路を制御する制御回路とを備え、また上記処理回路は、上記クロックに同期して転送された上記転送データを入力するクロック同期データ入力回路、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路、上記入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路、上記入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、上記入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路及び上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが上記各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【請求項５】
データ転送全体を制御するデータ転送制御回路及び転送された転送データに従って処理を行なう複数個の処理回路とを具備したデータ転送装置において、上記データ転送制御回路は、転送する転送データを生成するデータ生成回路、この転送データを転送するための同期をとるクロックを発生するクロック発生回路、上記転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、上記データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、上記クロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路及び上記データ転送制御回路内部の上記各回路を制御する制御回路とを備え、また上記処理回路は、上記クロックに同期して転送された上記転送データを入力するクロック同期データ入力回路、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路、上記入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路、上記入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、上記入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路、上記入力された転送データのパリティエラーを検出するパリティエラー検出回路及び上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが上記各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データ転送全体を制御するデータ転送制御回路と、転送された転送データにしたがい処理を行なう複数個の処理回路から構成されるデータ転送装置に関するものである。
【０００２】
【従来の技術】
図８は、フェーズドアレーアンテナや計算機応用装置をはじめとする電子機器等で使用される従来のデータ転送装置の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、５は、処理回路２ａ〜２ｆの並びのＸ列を選択するＸイネーブル選択回路、６は、処理回路２ａ〜２ｆの並びのＹ行を選択するＹイネーブル選択回路、７は、データ転送制御回路１内部の上記各回路を制御する制御回路、８は、データ生成回路３が生成した転送データを処理回路２ａ〜２ｆに供給するデータライン、９は、クロック発生回路４が発生したクロックを処理回路２ａ〜２ｆへ供給するクロックライン、１０ａ、１０ｂは、Ｘイネーブル選択回路５が選択したＸイネーブル信号を処理回路２ａ〜２ｆへ供給するＸイネーブルライン、１１ａ〜１１ｃは、Ｙイネーブル選択回路６が選択したＹイネーブル信号を処理回路２ａ〜２ｆへ供給するＹイネーブルラインである。
【０００３】
図９は、従来のデータ転送装置の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路である。そして、図１０は、従来のデータ転送装置のデータ転送制御回路１から処理回路２ａ〜２ｆへの転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【０００４】
次に動作について説明する。特許公報  第２０７２５８１号の従来例にもあるように、Ｘイネーブルライン１０ａ、１０ｂから供給されるＸイネーブル信号とＹイネーブルライン１１ａ〜１１ｃから供給されるＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆに、データ生成回路３の生成した転送データが、クロック発生回路４の発生したクロックに同期して入力される。そして、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆでは、転送データをクロック同期データ入力回路１２で入力し、その転送データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データに従って処理を行う。
【０００５】
例えば、図１０の転送データにおける処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。Ｘイネーブル選択回路５はＸイネーブルライン１０ａのＸイネーブル信号のみをイネーブル状態にし、同時にＹイネーブル選択回路６はＹイネーブルライン１１ａのＹイネーブル信号のみをイネーブル状態にする。そして、データ生成回路３は、処理回路２ａ用データをデータライン８を介し、クロック発生回路４は、クロックをクロックライン９を介して、すべての処理回路２ａ〜２ｆへ供給する。この時、処理回路２ａ〜２ｆの中で、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆは、Ｘイネーブルライン１０ａとＹイネーブルライン１１ａの双方が接続された処理回路２ａのみであるから、処理回路２ａにデータ生成回路３の生成した転送データである処理回路２ａ用データが、クロック発生回路４の発生したクロックに同期して入力される。そして、処理回路２ａでは、転送データである処理回路２ａ用データをクロック同期データ入力回路１２で入力し、その転送データである処理回路２ａ用データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データである処理回路２ａ用データに従って処理を行う。
【０００６】
また、転送データである処理回路２ｂ用データを処理回路２ｂへ転送する場合には、Ｘイネーブルライン１０ｂのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ａのＹイネーブル信号をイネーブル状態にし、転送データである処理回路２ｃ用データを処理回路２ｃへ転送する場合には、Ｘイネーブルライン１０ａのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ｂのＹイネーブル信号をイネーブル状態にする。以下同様に、転送データである各処理回路２ａ〜２ｆ用データを各処理回路２ａ〜２ｆに転送する場合には、各処理回路２ａ〜２ｆへのＸイネーブル信号とＹイネーブル信号の双方を同時にイネーブル状態にすることにより、各処理回路２ａ〜２ｆに対応するそれぞれの転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【０００７】
【発明が解決しようとする課題】
従来のデータ転送装置は、以上のように構成されているので、データライン８とクロックライン９の他にＸイネーブルライン１０ａ、１０ｂとＹイネーブルライン１１ａ〜１１ｃが必要になりデータ転送装置が大きく、重くなってしまうという課題があるとともに、低消費電力化のために処理回路２ａ〜２ｆをＣＭＯＳ半導体回路で構成した場合に、転送データを送る処理回路２ａ〜２ｆ以外のすべての処理回路２ａ〜２ｆにもクロックライン９からクロックが供給されるため、処理回路２ａ〜２ｆのＣＭＯＳ半導体回路が動作してしまい消費電力が大きくなってしまうという課題があった。
【０００８】
この発明は、かかる課題を解決するためになされたものであり、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
第１の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１０】
また、第２の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１１】
第３の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１２】
また、第４の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路と、上記入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１３】
第５の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路と、入力された転送データのパリティエラーを検出するパリティエラー検出回路と、上記入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックラインである。
【００１５】
図２は、この発明の実施の形態１の処理回路２ａ〜２ｆの内部構成図である。
図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路である。
【００１６】
図３は、この発明の実施の形態１のデータ転送制御回路１から処理回路２ａ〜２ｆへの転送データおよびクロックの説明図である。
【００１７】
次に動作について説明する。データ転送制御回路１に備えられたデータ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン１６ａ、１６ｂと、データ転送制御回路１に備えられたクロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン１７ａ〜１７ｃは、処理回路２ａ〜２ｆに対して、マトリックス状に、かつ、それぞれ１本づつ接続されている。つまり、処理回路２ａには、選択データライン１６ａと選択クロックライン１７ａが接続され、処理回路２ｂには、選択データライン１６ｂと選択クロックライン１７ａが接続され、処理回路２ｃには、選択データライン１６ａと選択クロックライン１７ｂが接続され、処理回路２ｄには、選択データライン１６ｂと選択クロックライン１７ｂが接続され、処理回路２ｅには、選択データライン１６ａと選択クロックライン１７ｃが接続され、さらに処理回路２ｆには、選択データライン１６ｂと選択クロックライン１７ｃが接続されている。
【００１８】
例えば、図３の転送データにおける処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。データ生成回路３で生成された転送データである処理回路２ａ用データは、データ出力選択回路１４へ伝えられる。そして、データ出力選択回路１４では、選択データライン１６ａに接続される出力端子のみを選択して転送データである処理回路２ａ用データを出力する。また、クロック発生回路４で発生したクロックは、クロック出力選択回路１５へ伝えられる。そして、クロック出力選択回路１５では、選択クロックライン１７ａに接続される出力端子のみを選択してクロックを出力する。つまり、各選択データライン１６ａ、１６ｂの転送データと各選択クロックライン１７ａ〜１７ｃのクロックは、図３の転送データの処理回路２ａ用データの区間のように、処理回路２ａ用データは選択データライン１６ａのみに出力され、クロックは選択クロックライン１７ａのみに出力される。そして、処理回路２ａでは、選択データライン１６ａからの処理回路２ａ用データを選択クロックライン１７ａからのクロックに同期して入力することができる。従って、処理回路２ａのクロック同期データ入力回路１２では、転送データである処理回路２ａ用データをクロックに同期して入力でき、入力データ長カウント回路１８が入力された転送データである処理回路２ａ用データの規定のビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データである処理回路２ａ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データである処理回路２ａ用データに従って処理を行うことができる。
【００１９】
しかし、図３の転送データの処理回路２ａ用データの区間において、処理回路２ｂでは、選択クロックライン１７ａからのクロックは入力されるが、選択データライン１６ｂには、転送データがないため、クロック同期データ入力回路１２は、選択クロックライン１７ａからのクロックに同期して、図３のオールハイのデータを入力してしまう。これに対し、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９はオールハイのデータを規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可の指示する。従って、処理回路２ｂはこれ以上の動作はしない。また、他の処理回路２ｃ〜２ｆに対しては、図３の転送データの処理回路２ａ用データの区間のように選択クロックライン１７ｂ、１７ｃにはクロックが出力されないため、処理回路２ｃ〜２ｆのクロック同期データ入力回路１２は転送データを入力しないため、これらの処理回路２ｃ〜２ｆは動作しない。
【００２０】
次に、図３の転送データにおける処理回路２ｂ用データを処理回路２ｂへ転送する場合について説明する。つまり、各選択データライン１６ａ、１６ｂの転送データと各選択クロックライン１７ａ〜１７ｃのクロックは、図３の転送データの処理回路２ｂ用データの区間のように、処理回路２ｂ用データは選択データライン１６ｂのみに出力され、クロックは選択クロックライン１７ａのみに出力される。そして、処理回路２ｂでは、選択データライン１６ｂからの処理回路２ｂ用データを選択クロックライン１７ａからのクロックに同期して入力することができる。従って、処理回路２ｂのクロック同期データ入力回路１２では、転送データである処理回路２ｂ用データをクロックに同期して入力し、入力データ長カウント回路１８が入力された転送データである処理回路２ｂ用データの規定のビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データである処理回路２ｂ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データである処理回路２ｂ用データに従って処理を行うことができる。
【００２１】
しかし、図３の転送データの処理回路２ｂ用データの区間において、処理回路２ａでは、選択クロックライン１７ａからのクロックは入力されるが、選択データライン１６ａには、転送データがないため、クロック同期データ入力回路１２は、選択クロックライン１７ａからのクロックに同期して、図３のオールハイのデータを入力してしまう。これに対し、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９はオールハイのデータを規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可の指示する。従って、処理回路２ａはこれ以上の動作はしない。また、他の処理回路２ｃ〜２ｆに対しては、図３の転送データの処理回路２ｂ用データの区間のように選択クロックライン１７ｂ、１７ｃにはクロックが出力されないため、処理回路２ｃ〜２ｆのクロック同期データ入力回路１２は転送データを入力しないため、これらの処理回路２ｃ〜２ｆは動作しない。以下同様に、各処理回路２ａ〜２ｆに対応するそれぞれの転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【００２２】
従って、選択データライン１６ａ、１６ｂと選択クロックライン１７ａ〜１７ｃにより、各処理回路２ａ〜２ｆに転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、クロックをすべての処理回路２ａ〜２ｆに転送しないで済むので、クロックを出力されていない選択クロックライン１７ａ〜１７ｃに接続されるＣＭＯＳ半導体回路で構成された処理回路２ａ〜２ｆは動作せず、その分、消費電力を少なくすることができる。つまり、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を実現できるという効果が得られる。
【００２３】
実施の形態２．
図４は、この発明の実施の形態２の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン、２０は、上記データ出力選択回路１４の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路である。
【００２４】
次に動作について説明する。データ出力全選択回路２０は、すべての選択データライン１６ａ、１６ｂに同じ転送データを出力するので、同じ選択クロックライン１７ａ〜１７ｃに接続される処理回路２ａ〜２ｆに同じ転送データを転送する場合に、データ転送時間を短縮することができる。例えば、処理回路２ａ、２ｂに同じ転送データを転送する場合、データ出力全選択回路２０から選択データライン１６ａ、１６ｂすべてに転送データを出力し、クロック出力選択回路１５からは、選択クロックライン１７ａのみにクロックを出力するようにすれば、１回のデータ転送で、処理回路２ａ、２ｂに同じ転送データを転送することができる。つまり、データ転送時間を短縮できるという効果が得られる。
【００２５】
実施の形態３．
図５は、この発明の実施の形態３の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン、２０は、上記データ出力選択回路１４の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路、２１は、上記クロック出力選択回路１５の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路である。
【００２６】
次に動作について説明する。クロック出力全選択回路２１は、すべての選択クロックライン１７ａ〜１７ｃにクロックを出力するので、データ出力全選択回路２０からのすべての選択データライン１６ａ、１６ｂに同じ転送データを出力する機能と組み合わせることにより、すべての処理回路２ａ〜２ｆに同じ転送データを転送する場合に、データ転送時間を短縮することができる。例えば、処理回路２ａ〜２ｆに同じ転送データを転送する場合、データ出力全選択回路２０から選択データライン１６ａ、１６ｂすべてに転送データを出力し、クロック出力全選択回路２１からすべての選択クロックライン１７ａ〜１７ｃにクロックを出力するようにすれば、１回のデータ転送で、すべての処理回路２ａ〜２ｆに同じ転送データを転送することができる。つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００２７】
実施の形態４．
図６は、この発明の実施の形態４の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路、２２は、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、２３は、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路である。
【００２８】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期データ入力回路１２では、各処理回路２ａ〜２ｆに対応する転送データを同じ転送データの場合も含めクロックに同期して入力する。そして、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データの中の動作モードを判断する。その時にスタートビット検出回路２２では、入力された転送データの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。また、同時に、エンドビット検出回路２３では、入力された転送データの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。これらのスタートビットおよびエンドビットが共に正常の場合に、動作モード判断回路１９は内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データに従って処理を行うことができる。
【００２９】
ところが、ノイズ等により転送データがビットずれを起こした場合等には、スタートビットやエンドビットがずれるため、スタートビット検出回路２２やエンドビット検出回路２３は、スタートビットやエンドビットが異常と判断する。転送データがビットずれを起こした場合、動作モードもビットずれしているため、正常な動作モードとは異なる動作モードになってしまう。このため、動作モード判断回路１９は内部処理回路１３に対して動作不許可の指示を出す。従って、ノイズ等により、転送データにビットずれ等の問題が発生した場合でも、処理回路２a〜２fでの間違った処理を防止することができるという効果が得られる。
【００３０】
実施の形態５．
図７は、この発明の実施の形態５の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路、２２は、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、２３は、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路、２４は、入力された転送データのパリティエラーを検出するパリティエラー検出回路である。
【００３１】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期データ入力回路１２では、各処理回路２ａ〜２ｆに対応する転送データを同じ転送データの場合も含めクロックに同期して入力する。そして、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出す指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データの中の動作モードを判断する。その時にスタートビット検出回路２２では、入力された転送データの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。また、同時に、エンドビット検出回路２３では、入力された転送データの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。さらに、パリティエラー検出回路２４では、入力された転送データにパリティエラーがないかどうかを判断する。これらのスタートビットおよびエンドビットさらにパリティエラーがすべて正常の場合に、動作モード判断回路１９は内部処理回路１３に対して動作許可を指示する。
【００３２】
これにより、内部処理回路１３は、転送データに従って処理を行うことができる。ところが、ノイズ等により転送データの中の奇数個のあるビットが反転を起こした場合等には、パリティエラー検出回路２４はパリティ異常と判断する。このため、動作モード判断回路１９は、内部処理回路１３に対して動作不許可の指示を出す。従って、ノイズ等により、転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路２a〜２fでの間違った処理を防止することができるという効果が得られる。
【００３３】
実施の形態６．
また、上記の実施の形態１〜５では、処理回路２ａ〜２ｆが３行、２列に並んだ合計６個の場合について説明したが、任意の数の行、任意の数の列に並んだ任意の数の処理回路２ａ〜２ｆの場合にも同様の効果が得られる。
【００３４】
実施の形態７．
また、上記の実施の形態１〜６では、処理回路２ａ〜２ｆが行列に整然と並んだ場合について説明したが、途中の処理回路２ａ〜２ｆが間引かれた場合や、行や列が乱れた場合や、処理回路２ａ〜２ｆが３次元的に並んだ場合にも同様の効果が得られる。
【００３５】
実施の形態８．
また、上記の実施の形態１〜５では、選択データライン１６ａ、１６ｂが２本、選択クロックライン１７ａ〜１７ｃが３本の場合について説明したが、上記の実施の形態６、７に合せた選択データライン１６ａ、１６ｂの数および選択クロックライン１７ａ〜１７ｃの数の場合にも同様の効果が得られる。
【００３６】
実施の形態９．
また、上記の実施の形態１〜８では、１回の転送データを４クロック分として図３で説明したが、１回の転送データの長さが任意のクロック数分の場合にも同様の効果が得られる。
【００３７】
実施の形態１０．
また、上記の実施の形態１〜９では、各転送データを連続したデータとし、またその切り替わりをクロックの立ち下がりとして図３で説明したが、各転送データ間に間隔が空いた場合にも、また、各転送データの切り替わりがクロックの立ち上がりの場合にも同様の効果が得られる。
【００３８】
実施の形態１１．
また、上記の実施の形態１〜１０では、選択データライン１６ａ、１６ｂの転送データが無い場合と選択クロックライン１７ａ〜１７ｃのクロックが無い場合をハイレベルとして図３で説明したが、これらをローレベルとした場合にも同様の効果が得られる。
【００３９】
【発明の効果】
第１の発明によれば、選択データラインと選択クロックラインにより、各処理回路に転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、クロックをすべての処理回路に転送しないで済むので、クロックを出力されていない選択クロックラインに接続されるＣＭＯＳ半導体回路で構成された処理回路は動作せず、その分、消費電力を少なくすることができる。よって、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を実現できるという効果が得られる。
【００４０】
また、第２の発明によれば、データ転送制御回路に、データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路を備えているので、同じ選択クロックラインに接続される処理回路に同じ転送データを転送する場合に、データ転送時間を短縮することができる。よって、データ転送時間を短縮できるという効果が得られる。
【００４１】
第３の発明によれば、データ転送制御回路に、クロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてからクロックを出力するクロック出力全選択回路を備えているので、データ出力全選択回路からのすべての選択データラインに同じ転送データを出力する機能と組み合わせることにより、すべての処理回路に同じ転送データを転送する場合に、１回のデータ転送で、すべての処理回路に同じ転送データを転送することができる。つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００４２】
また、第４の発明によれば、処理回路に、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路を備えているので、ノイズ等により転送データがビットずれを起こした場合等に、スタートビット検出回路やエンドビット検出回路はスタートビットやエンドビットが異常と判断し、動作モード判断回路は内部処理回路に対して動作不許可の指示を出す。つまり、ノイズ等により、転送データにビットずれ等の問題が発生した場合でも、処理回路での間違った処理を防止することができるという効果が得られる。
【００４３】
第５の発明によれば、処理回路に、入力された転送データのパリティエラーを検出するパリティエラー検出回路を備えているので、ノイズ等により転送データの中の奇数個のあるビットが反転を起こした場合等に、パリティエラー検出回路がパリティ異常と判断し、動作モード判断回路は、内部処理回路に対して動作不許可の指示を出す。つまり、ノイズ等により、転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路での間違った処理を防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の構成図である。
【図２】  この発明の実施の形態１の処理回路の内部構成図である。
【図３】  この発明の実施の形態１のデータ転送制御回路から処理回路への転送データおよびクロックの説明図である。
【図４】  この発明の実施の形態２の構成図である。
【図５】  この発明の実施の形態３の構成図である。
【図６】  この発明の実施の形態４の処理回路の内部構成図である。
【図７】  この発明の実施の形態５の処理回路の内部構成図である。
【図８】  従来のデータ転送装置の構成図である。
【図９】  従来のデータ転送装置の処理回路の内部構成図である。
【図１０】  従来のデータ転送装置のデータ転送制御回路から処理回路への転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【符号の説明】
１  データ転送制御回路、２  処理回路、３  データ生成回路、４  クロック発生回路、７  制御回路、１２  クロック同期データ入力回路、１３  内部処理回路、１４  データ出力選択回路、１５  クロック出力選択回路、１６  選択データライン、１７  選択クロックライン、１８  入力データ長カウント回路、１９  動作モード判断回路、２０  データ出力全選択回路、２１  クロック出力全選択回路、２２  スタートビット検出回路、２３  エンドビット検出回路、２４パリティエラー検出回路。
【図１】
0003760700.tif 000002
【図２】
0003760700.tif 000003
【図３】
0003760700.tif 000004
【図４】
0003760700.tif 000005
【図５】
0003760700.tif 000006
【図６】
0003760700.tif 000007
【図７】
0003760700.tif 000008
【図８】
0003760700.tif 000009
【図９】
0003760700.tif 000010
【図１０】
0003760700.tif 000011