(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたソースおよびドレインと、上記ソース,ドレインおよび上記ソース,ドレイン間のチャネル領域上にトンネル酸化膜を介して形成されたフローティングゲートと、上記フローティングゲート上に層間絶縁膜を介して形成されたコントロールゲートを有するフローティングゲート型金属酸化膜半導体トランジスタから成るメモリセルが、マトリックス状に配列されたメモリセルアレイを備えると共に、同一行にある上記メモリセルのコントロールゲートを共通に接続するワード線と、同一列にある上記メモリセルのドレインを共通に接続するローカルビット線と、このローカルビット線に第１金属酸化膜半導体トランジスタを介して接続されたメインビット線と、同一列にある上記メモリセルのソースを共通に接続するローカルソース線と、このローカルソース線に第２金属酸化膜半導体トランシスタを介して接続された共通ソース線と、上記メインビット線に第３金属酸化膜半導体トランジスタを介して接続されて基準電位を供給する電源線を備えた不揮発性半導体記憶装置の駆動方法であって、
消去時に、
上記第３金属酸化膜半導体トランジスタをオフ状態にし、
上記半導体基板に第１電圧を印加する一方、上記第１金属酸化膜半導体トランジスタを半導通状態にして、上記ローカルビット線を充電することによって上記メインビット線を充電し、
上記ワード線を介して上記コントロールゲートに第２電圧を印加して、上記フローティングゲートからチャネル領域に、上記トンネル酸化膜を介して電子を放出させることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の駆動方法において、
上記第１金属酸化膜半導体トランジスタを半導通状態にする際に、上記第１金属酸化膜半導体トランジスタのゲートに第３電圧を印加して、上記第１金属酸化膜半導体トランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第３金属酸化膜半導体トランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置の駆動方法において、
上記第３電圧は、
上記ローカルビット線の電圧に上記第１金属酸化膜半導体トランジスタの閾値電圧を加え、更に上記第１金属酸化膜半導体トランジスタの耐圧を減じた電圧よりも高く、且つ、上記第３金属酸化膜半導体トランジスタの耐圧に上記第１金属酸化膜半導体トランジスタの閾値電圧を加えた電圧よりも低い
電圧であることを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的に書き換え可能なフラッシュメモリ等の不揮発性半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
従来より、データの書き込みおよび消去が可能な不揮発性半導体記憶装置として、高集積化が可能なことから、フラッシュメモリに関する多くのメモリセル構造や駆動方式の開発が進められている。そして、そのメモリセル構造に多くの提案がなされている。中でも、特開平１１‐３１３９６号公報に開示されているチャネル領域‐フローティングゲート間における同一領域のトンネル酸化膜を介して、電子の注入・引き抜き(すなわち、書き込み・消去)を行うメモリセル構造においては、アクセス速度の高速化と高集積化とが可能であり、且つ、良好なエンデュランス特性(書き込み・消去動作に伴うメモリセルの劣化に対する耐性)を得ることかできる。
【０００３】
このような不揮発性半導体装置の代表例として、ＮＯＲ型フラッシュメモリの概略ブロック図を図３に示す、尚、このフラッシュメモリに用いられるメモリセルは、フローティングゲート型ＭＯＳ(金属酸化膜半導体)電界効果トランジスタであり、図４に示すような構造を有している。すなわち、半導体基板１の表面に形成されたソース２およびドレイン３と、ソース２とドレイン３との間のチャネル領域と、このチャネル領域上に形成されたフローティングゲート５およびコントロールゲート７で構成されている。また、コントロールゲート７とフローティングゲート５との間に層間絶縁膜６を設けると共に、フローティングゲート５と上記チャネル領域との間にトンネル酸化膜４を設けている。
【０００４】
図３に示すように、上記フラッシュメモリは、高電圧ポンプ(高電圧発生回路)１１,負電圧ポンプ(負電圧発生回路)１２,レギュレータ回路１３〜１５,メモリセルアレイ１６,カラムデコーダ１７,ロウデコーダ１８,消去回路１９,ドレインセレクトゲート(sg)回路２０およびソースセレクトゲート(sg)回路２１で構成されている。
【０００５】
上記高電圧ポンプ１１は、電圧Ｖccに基づいて昇圧された正電圧Ｖpp〜Ｖegを出力する。一方、負電圧ポンプ(負電圧発生回路)１２は、電圧Ｖccに基づいて昇圧された負電圧Ｖnegを出力する。そうすると、レギュレータ回路１３は高電圧ポンプ１１からの正電圧Ｖppに基づいて電圧Ｖdsを出力し、レギュレータ回路１４は正電圧Ｖppに基づいて電圧Ｖinhを出力し、レギュレータ回路１５は正電圧Ｖppに基づいて電圧Ｖpdを出力する。
【０００６】
上記メモリセルアレイ１６は、複数のメモリセル(図３では１つのみを示す)がマトリックス状に配列されて構成されている。そして、カラムデコーダ１７は、レギュレータ回路１３からの電圧Ｖdsとレギュレータ回路１４からの電圧Ｖinhとに基づいて、メモリセルアレイ１６のビット線を選択する。これに対して、ロウデコーダ１８は、高電圧ポンプ１１からの正電圧Ｖppおよび負電圧ポンプ１２からの負電圧Ｖnegに基づいてメモリセルアレイ１６のワード線を選択する。また、消去回路１９は、レギュレータ回路１３からの電圧Ｖdsに基づいてメモリセルの消去制御を行う。
【０００７】
上記ドレインsg回路２０は、上記高電圧ポンプ１１からの正電圧Ｖppとレギュレータ回路１５からの電圧Ｖpdとに基づいて、ドレイン選択ゲート信号線ＤＳＧに信号を出力する。また、ソースsg回路２１は、高電圧ポンプ１１からの正電圧Ｖppに基づいて、ソース選択ゲート信号線ＳＳＧに信号を出力する。
【０００８】
図５は、上記レギュレータ回路１３,１４,１５の具体的構造を示す回路図である。レギュレーク回路１３,１４,１５は、反転増幅器ＯＰ,トランジスタＱ１,抵抗Ｒ１および抵抗Ｒ２で構成されている。
【０００９】
上記反転増幅器ＯＰの非反転入力端子には基準電圧が入力され、出力端子にはトランジスタＱ１のゲートが接続されている。そして、トランジスタＱ１のドレインには電圧Ｖppが入力され、ソースには抵抗Ｒ１の一端が接続されている。さらに、抵抗Ｒ１の他端には、反転増幅器ＯＰの反転入力端子と抵抗Ｒ２の一端とが接続されている。さらに、抵抗Ｒ２の他端はグランドに接続されている。そして、抵抗Ｒ１および抵抗Ｒ２の抵抗値を適切な値に設定することによって、トランジスタＱ１のソースから、レギュレータ回路１３の場合には電圧Ｖdsが出力され、レギュレータ回路１４の場合には電圧Ｖinhが出力され、レギュレータ回路１５の場合には電圧Ｖpdが出力されるのである。
【００１０】
上記構成のフラッシュメモリにおいて、上記高電圧ポンプ１１,負電圧ポンプ１２およびレギュレータ回路１３,１４,１５によって、書き込みおよび消去に必要な電圧を得る。すなわち、高電圧ポンプ１１は、書き込み時には電圧Ｖppを発生し、読み出し時には電圧Ｖbias(約５Ｖ)を発生し、消去時には電圧Ｖegを発生する。また、負電圧ポンプ１２は、負電圧を必要とはしない書き込み時には動作せず、消去時に電圧Ｖnegを発生するのである。
【００１１】
表１は、上記メモリセルアレイ１６を構成するメモリセルの各電極と半導体基板とへの印加電圧を、各動作毎に示したものである。
表１
0003762658.tif 000002
ここで、Ｖss/Ｖinhは、データ「０」の書き込み時にはＶssを、データ「１」の書き込み時にはＶinhを印加することを表わす。また、Ｖds(Ｆ)は、電圧Ｖdsを印加するかまたはフローティング(Ｆ)状態にすることを表わす。
【００１２】
図６は、図４に示す構造を有するフラッシュメモリのメモリセルに対する書き込み状態を示す。表１の印加電圧条件に示すように、コントロールゲート７に電圧Ｖpp(例えば＋１５Ｖ：書き込み時のコントロールゲート電圧)を印加し、ソース２とドレイン３と半導体基板１とに電圧Ｖss(基準電位：例えば０Ｖ)を印加する。そうすると、チャネル領域ｃに電子が誘起され、フローティングゲート５とチャネル領域ｃとの間に高電界が発生して、トンネル酸化膜４(図４参照)を介してフローティングゲート５に電子が注入される。
【００１３】
一方、図７は、消去状態を示す。消去の場合には、コントロールゲート７に電圧Ｖneg(例えば−１０Ｖ：消去時のコントロールゲート負電圧)を印加し、ソース２およびドレイン３をフローティング状態または電圧Ｖds(例えば０Ｖ〜＋６Ｖ)を印加し、半導体基板１に電圧Ｖdsを印加する。そうすることによって、フローティングゲート５からトンネル酸化膜４を介してチャネル領域ｃ側に電子が引き抜かれる。
【００１４】
図８は、上記メモリセルにおける消去状態と書き込み状態との閾値電圧の分布を示している。横軸はメモリセルの閾値電圧Ｖth、縦軸は各閾値電圧Ｖthを有するメモリセルの数を示している。
【００１５】
また、図９は、図３に示すメモリセルアレイ１６の具体的構成を示す。図９において、同じ列のメモリセルＭ00〜Ｍn0,Ｍ01〜Ｍn1,…,Ｍ0m〜Ｍnmのドレインを共通に接続するローカルビット線ＬＢＬ0,ＬＢＬ1,…,ＬＢＬmは、上記第１ＭＯＳトランジスタとしてのセレクトトランジスタＳＴ10,ＳＴ11,…,ＳＴ1mを介して、メインビット線ＢＬ0〜ＢＬmに夫々接続されている。また、同列のメモリセルＭ00〜Ｍn0,Ｍ01〜Ｍn1,…,Ｍ0m〜Ｍnmのソースを共通に接続するローカルソース線ＬＳＬ0,ＬＳＬ1,…,ＬＳＬmは、上記第２ＭＯＳトランジスタとしてのセレクトトランジスタＳＴ20,ＳＴ21,…,ＳＴ2mを介して、共通ソース線ＣＳＬに夫々接続されている。さらに、同じ行のメモリセルＭ00〜Ｍ0m,Ｍ10〜Ｍ1m,…,Ｍn0〜Ｍnmのコントロールゲートは、ワード線ＷＬ0,ＷＬ1,…,ＷＬnに共通に接続されている。
【００１６】
上記セレクトトランジスタＳＴ10,ＳＴ11,…,ＳＴ1mの各ゲートにはドレイン選択ゲート信号線ＤＳＧが共通に接続される一方、セレクトトランジスタＳＴ20,ＳＴ21,…,ＳＴ2mの各ゲートにはソース選択ゲート信号線ＳＳＧが共通に接続されている。また、上記メインビット線ＢＬ0〜ＢＬmには、ディスチャージを行うためのメインビット線ディスチャージトランジスタＣＰ0〜ＣＰmが接続されている。そして、そのメインビット線ディスチャージトランジスタＣＰ0〜ＣＰmの各ゲートには、メインビット線ディスチャージ信号線ＣＰＯが共通に接続されている。
【００１７】
表２は、図９に示す上記メモリセルアレイ１６の各信号線および半導体基板への印加電圧を、各動作毎に示したものである。
表２
0003762658.tif 000003
【００１８】
図１０は、書き込みシーケンスのタイミングチャートである。以下、図１０に従って、書き込み動作について説明する。尚、書き込み動作に先立ってメモリセルＭは消去されて、メモリセルＭの閾値電圧は低い状態(データ「１」)であるとする。
【００１９】
先ず、上記ソース選択ゲート信号線ＳＳＧに電圧Ｖssが印加されると、セレクトトランジスタＳＴ20〜ＳＴ2mがオフして共通ソース線ＣＳＬとローカルソース線ＬＳＬ0〜ＬＳＬmとが電気的に分離され、全メモリセルＭ00〜Ｍnmのソースがフローティング状態となる。更に、ドレイン選択ゲート信号線ＤＳＧに電圧Ｖpd(＞Ｖinh＋Ｖth)(Ｖth：上記セレクトトランジスタＳＴ10〜ＳＴ1mの閾値電圧、Ｖinh：後述する書き込み阻止電圧)が印加されると、上記セレクトトランジスタＳＴ10〜ＳＴ1mがオンしてローカルビット線ＬＢＬ0〜ＬＢＬmとメインビット線ＢＬ0〜ＢＬmとが夫々接続される。
【００２０】
次に、上記メインビット線ＢＬ0〜ＢＬmに、書き込む値に従って所定の電圧を印加する。すなわち、メモリセルＭのチャネル領域ｃからフローティングゲートヘ電子を注入することによってデータ「０」を書き込む場合には、該当するメモリセルＭに接続されたメインビット線ＢＬに電圧Ｖss(例えば０Ｖ)を印加する。一方、メモリセルＭにデータ「１」を書き込む場合には、該当するメモリセルＭに接続されたメインビット線ＢＬに書き込み阻止電圧Ｖinh(例えば＋６Ｖ等の比較的高い電圧)を印加する。この書き込み阻止電圧Ｖinhは、上記ワード線ＷＬへの電圧Ｖppの印加によって、チャネル領域ｃに電子が誘起されてドレイン３とソース２とが短絡するために、メインビット線ＢＬからドレイン３を介してチャネル領域ｃおよびソース２に印加されて、フローティングゲート５にチャネル領域ｃ側から電子が注入されないようにするのである。ここで、上記データ「１」の書き込みとは、消去状態を維持する動作のことを言う。
【００２１】
次に、上記ワード線ＷＬ(ＷＬ0〜ＷＬm)のうちの選択された何れか１つ(データ「０」が書き込まれるメモリセルＭが接続されたワード線ＷＬ)に、電圧Ｖppを書き込み時間ｔWだけ印加する。そうすると、当該ワード線ＷＬに接続されたメモリセルＭのチャネル領域ｃに電子が誘起されてドレイン３とソース２とは短絡する。そして、当該ワード線ＷＬに接続されたメモリセルＭのうち、上述のようにメインビット線ＢＬに電圧Ｖss(例えば０Ｖ)が印加されているメモリセルＭのドレイン電位が、メインビット線ＢＬおよびローカルビット線ＬＢＬを介して電圧Ｖssになる。したがって、チャネル領域ｃを介してソース電位も電圧Ｖssになり、フローティングゲート５‐ソース２間,フローティングゲート５‐ドレイン３間およびフローティングゲート５‐チャネル領域ｃ間に高電界が発生する。そして、ソース２,ドレイン３およびチャネル領域ｃからフローティングゲート５に電子が注入されると、当該メモリセルＭの閾値電圧が高くなる。すなわち、データ「０」が書き込まれるのである。
【００２２】
一方、上記選択ワード線ＷＬに接続されているデータ「１」が書き込まれるメモリセルＭのチャネル領域ｃにも電子が誘起されて、データ「０」が書き込まれるメモリセルＭの場合と同様にドレイン３とソース２とは短絡する。ところが、このメモリセルＭのドレイン３の電位は、メインビット線ＢＬに印加された書き込み阻止電圧Ｖinh(Ｖinh＞Ｖss)になるので、ソース２も電圧Ｖinhになる。そのため、チャネル領域ｃ‐フローティングゲート５間の電界が緩和されて、フローティングゲート５に電子は注入されない。したがって、当該メモリセルＭの閾値電圧は低い状態に保たれて、書き込みデータが「１」に保たれるのである。
【００２３】
上記各メモリセルＭに書き込まれたデータの消去は、上記メモリセルアレイ１６に対して一括して行われる。その一括消去には、図１１に示す方法と図１２に示す方法との２通りの方法がある。以下、図１１に示す第１の消去シーケンスについて説明する。
【００２４】
先ず、最初に、上記メインビット線ディスチャージ信号線ＣＰＯに電圧Ｖssが印加される。そうすると、メインビット線ディスチャージトランジスタＣＰ0〜ＣＰmはオフ状態になって、メインビット線ＢＬはフローティング状態になる。次に、ソース選択ゲート信号線ＳＳＧとドレイン選択ゲート信号線ＤＳＧとに、電圧Ｖeg(例えば＋８Ｖ)が印加される(Ｖeg＞(Ｖds＋Ｖth))(Ｖth：セレクトトランジスタＳＴ10〜ＳＴ1m,ＳＴ20〜ＳＴ2mの閾値電圧)。そうすると、セレクトトランジスタＳＴ10〜ＳＴ1m,ＳＴ20〜ＳＴ2mの各ソースとゲートとの間には、後の動作においてメインビット線ＢＬおよび共通ソース線ＣＳＬに電圧Ｖdsが印加されても閾値Ｖth以上の電圧が生じるため、上記セレクトトランジスタＳＴ1,ＳＴ2は総てオンする。
【００２５】
こうして、上記共通ソース線ＣＳＬとローカルソース線ＬＳＬ0〜ＬＳＬmとが接続されると共に、メインビット線ＢＬ0〜ＢＬmとローカルビット線ＬＢＬ0〜ＬＢＬmとが接続される。次に、半導体基板１(図１１では「ＳＵＢ」と記載)とメインビット線ＢＬと共通ソース線ＣＳＬとに、電圧Ｖds(例えば０Ｖ〜＋６Ｖ)が印加される。さらに、メモリセルアレイ１６内における総てのワード線ＷＬに負の電圧Ｖneg(例えば−８Ｖ)が印加される。その結果、全メモリセルＭ00〜Ｍnmにチャネル領域ｃは形成されないが、ソース２及びドレイン３の電位が電圧Ｖdsに近い値となる。そのために、総てのメモリセルＭ00〜Ｍnmにおけるソース２‐フローティングゲート５間,チャネル領域ｃ‐フローティングゲート５間およびドレイン３‐フローティングゲート５間に生じる電位差(Ｖds−Ｖneg)に対応する高電界が発生する。そして、フローティングゲート５から電子が引き抜かれると同時に、チャネル領域ｃ内のホールがトンネル酸化膜４およびフローティングゲート５に注入されて、全メモリセルＭ00〜Ｍnmの閾値電圧が低下する。すなわち、全メモリセルＭ00〜Ｍnmのデータが消去されるのである。その場合、ソース２をフローティング状態にして、チャネル領域ｃ‐フローティングゲート５間およびドレイン３‐フローティングゲート５間でのみ電子の引き抜きを行ってもよい。
【００２６】
次に、図１２に示す第２の消去シーケンスについて説明する。先ず、メインビット線ディスチャージ信号線ＣＰＯに電圧Ｖccが印加される。そうすると、メインビット線ディスチャージトランジスタＣＰ0〜ＣＰmがオン状態となり、メインビット線ＢＬは接地されてディスチャージされる。さらに、ソース選択ゲート信号線ＳＳＧとドレイン選択ゲート信号線ＤＳＧとに電圧Ｖssが印加される。そうすると、セレクトトランジスタＳＴ10〜ＳＴ1m,ＳＴ20〜ＳＴ2mが総てオフになり、ローカルビット線ＬＢＬ0〜ＬＢＬmおよびローカルソース線ＬＳＬ0〜ＬＳＬmはフローティング状態となる。次に、半導体基板１(図１２では「ＳＵＢ」と記載)に電圧Ｖdsが印加されると共に、共通ソース線ＣＳＬの電圧はＶssに維持され、ワード線ＷＬに電圧Ｖnegが消去時間ｔEだけ印加される。したがって、総てのメモリセルＭ00〜Ｍnmにおけるチャネル領域ｃ‐フローティングゲート５間に高電界が発生する。そして、フローティングゲート５から電子が引き抜かれると同時に、チャネル領域ｃ内のホールがトンネル酸化膜４およびフローティングゲート５に注入されて、全メモリセルＭ00〜Ｍnmの閾値電圧が低下するのである。
【００２７】
上記第１の消去シーケンスの場合には、書き込と消去時とに、ソース２‐フローティングゲート５間,チャネル領域ｃ‐フローティングゲート５間およびドレイン３‐フローティングゲート５間において、フローティングゲート５に対して電子の注入と放出とを行うので、ドレイン３およびソース２の部分のトンネル酸化膜４に信頼性低下の要因となるトラップが発生し難い。
【００２８】
これに対して、上記第２の消去シーケンスの場合には、消去時に、ソース２およびドレイン３がフローティング状態であるため、ソース２およびドレイン３の部分のトンネル酸化膜４にトラップが発生する可能性がある。しかしながら、本第２の消去シーケンスの場合には、第１の消去シーケンスに比べて、電圧Ｖegという高い電圧を発生させる必要がなく、高電圧ポンプ１１の発生電圧をより低い電圧にして高電圧ポンプ１１のレイアウト面積を小さくすることができると言う利点を有する。
【００２９】
【発明が解決しようとする課題】
しかしながら、上記従来の不揮発性半導体記憶装置の駆動方法には、以下のような問題がある。すなわち、上記第１の消去シーケンスの場合には、最初にメインビット線ディスチャージ信号線ＣＰＯに電圧Ｖssを印加する。そうすると、メインビット線ディスチャージトランジスタＣＰはオフ状態になって、メインビット線ＢＬはフローティング伏態となる。そして、ソース選択ゲート信号線ＳＳＧとドレイン選択ゲート信号線ＤＳＧとに電圧Ｖeg(＞(Ｖds＋Ｖth(ＳＴ))を印加する。そうすると、全セレクトトランジスタＳＴ1,ＳＴ2がオンして、共通ソース線ＣＳＬとローカルソース線ＬＳＬとが接続されると共に、メインビット線ＢＬとローカルビット線ＬＢＬとが接続される。次に、半導体基板ＳＵＢとメインビット線ＢＬと共通ソース線ＣＳＬに電圧Ｖdsが印加される。
【００３０】
そうすると、図９の主要部を抽出した図１３に示すように、メインビット線ＢＬの電圧ＶmblはＶdsとなるために、メインビット線ディスチャージトランジスタＣＰのドレイン‐ソース間の電位差はＶdsと高電位差になる。このトランジスタＣＰは、導通の際にメインビット線ＢＬから高速且つ適切にディスチャージするように、ゲート長を短くし導通時の抵抗を下げるのが一般的である。
【００３１】
しかしながら、そうすると、ゲート長が短いトランジスタＣＰのソース‐ドレイン間の耐圧が低くなって、ストレスが掛り易くなってしまう。また、ドレイン‐ソース間に高電位差が発生するとパンチスルーや雪崩降伏による素子の破壊等が起こり、信頼性に悪影響を及ぼす可能性が高いという問題がある。
【００３２】
一方、上記第２の消去シーケンスの場合には、上記メインビット線ディスチャージ信号線ＣＰＯに電圧Ｖccを印加する。そうすると、メインビット線ディスチャージトランジスタＣＰがオン状態になってメインビット線ＢＬは接地されてディスチャージされる。さらに、ソース選択ゲート信号線ＳＳＧとドレイン選択ゲート信号線ＤＳＧとに電圧Ｖssが印加される。そうすると、総てのセレクトトランジスタＳＴ1,ＳＴ2がオフして、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬはフローティング状態となる。次に、半導体基板ＳＵＢには電圧Ｖdsが印加され、共通ソース線ＣＳＬは電圧Ｖssに維持され、ワード線ＷＬには電圧Ｖnegが消去時間ｔEだけ印加される。
【００３３】
その場合、Ｐ型で形成されている半導体基板１からＮ型で形成されているドレイン３にはＰＮ順バイアスによって電流が流れて、フローティング状態のローカルビット線ＬＢＬを充電し、その結果ドレイン３に接続されているローカルビット線ＬＢＬの電圧はＶdsまで引き上げられる。同様に、Ｐ型で形成されている半導体基板１からＮ型で形成されているソース２にはＰＮ順バイアス電流が流れ、ローカルソース線ＬＳＬが電圧Ｖdsまでに充電される。
【００３４】
そうすると、図９の主要部を抽出した図１４に示すように、上記セレクトトランジスタＳＴ1におけるドレイン‐ソース間の電位差はＶdsと高電位差になる。同様に、ローカルソース線ＬＳＬ電圧はＶdsであり、共通ソース線ＣＳＬの電圧はＶssであるから、セレクトトランジスタＳＴ2のドレイン‐ソース間の電位差はＶdsと高電位差になる。セレクトトランジスタＳＴ1,ＳＴ2は、メインビット線ディスチャージトランジスタＣＰと同様に、導通の際にメインビット線ＢＬおよび共通ソース線ＣＳＬから高速且つ適切にローカルビット線ＬＢＬおよびローカルソース線ＬＳＬに電圧を与えるために、導通時の抵抗を下げる必要がある。したがって、ゲート長を短くすることによって、導通時の抵抗を下げるようにしている。
【００３５】
しかしながら、そうすると、ゲート長が短いトランジスタＳＴ1,ＳＴ2のソース‐ドレイン間の耐圧が低くなって、ストレスが掛り易くなってしまう。また、ドレイン‐ソース間に高電位差が発生するとパンチスルーや雪崩降伏による素子の破壊等が起こり、信頼性に悪影響を及ぼす可能性が高いという問題がある。
【００３６】
そこで、この発明の目的は、消去時において、メインビット線ディスチャージトランジスタＣＰおよびセレクトトランジスタＳＴ1,ＳＴ2に掛るストレスを軽減して不揮発性半導体装置の信頼性を高めることができる不揮発性半導体装置の駆動方法を提供することにある。
【００３７】
【課題を解決するための手段】
上記目的を達成するため、この発明は、半導体基板の表面に形成されたソースおよびドレインと,上記ソース・ドレイン及び上記ソース‐ドレイン間のチャネル領域上にトンネル酸化膜を介して形成されたフローティングゲートと,上記フローティングゲート上に層間絶縁膜を介して形成されたコントロールゲートを有するフローティングゲート型ＭＯＳトランジスタから成るメモリセルが,マトリックス状に配列されたメモリセルアレイを備えると共に,同一行にある上記メモリセルのコントロールゲートを共通に接続するワード線と,同一列にある上記メモリセルのドレインを共通に接続するローカルビット線と,このローカルビット線に第１ＭＯＳトランジスタを介して接続されたメインビット線と,同一列にある上記メモリセルのソースを共通に接続するローカルソース線と,このローカルソース線に第２ＭＯＳトランシスタを介して接続された共通ソース線と,上記メインビット線に第３ＭＯＳトランジスタを介して接続されて基準電位を供給する電源線を備えた不揮発性半導体記憶装置の駆動方法であって、消去時に、上記第３ＭＯＳトランジスタをオフ状態にし、上記半導体基板に第１電圧を印加する一方,上記第１ＭＯＳトランジスタを半導通状態にして,上記ローカルビット線を充電することによって上記メインビット線を充電し、上記ワード線を介して上記コントロールゲートに第２電圧を印加して,上記フローティングゲートからチャネル領域に,上記トンネル酸化膜を介して電子を放出させることを特徴としている。
【００３８】
上記構成によれば、フローティングゲート型ＭＯＳトランジスタから成るメモリセルの半導体基板に第１電圧が印加されることによって、上記メモリセルのドレインに接続されたローカルビット線が充電される。さらに、半導通状態の第１ＭＯＳトランジスタを介して、この第１ＭＯＳトランジスタのソースに接続されたメインビット線が充電され、メインビット線の電圧が、上記第１ＭＯＳトランジスタのゲート電圧と当該トランジスタの閾値電圧との差のレベルまで電圧が引き上げられる。
【００３９】
したがって、上記第１ＭＯＳトランジスタのドレイン‐ソース間の電位差であるローカルビット線とメインビット線との電位差は、従来の上記第２の消去シーケンスのごとくメインビット線をディスチャージする場合よりも低くなる。さらに、第３ＭＯＳトランジスタのドレイン‐ソース間の電位差であるメインビット線と基準電位との電位差は、従来の上記第１の消去シーケンスのごとくメインビット線に上記半導体基板への印加電圧と同じ第１電圧を印加する場合よりも低くなる。こうして、上記セレクトトランジスタとしての第１ＭＯＳトランジスタ、および、上記メインビット線ディスチャージトランジスタとしての第３ＭＯＳトランジスタに掛るストレスが軽減されるのである。
【００４０】
また、１実施例では、上記この発明の不揮発性半導体記憶装置の駆動方法において、上記第１ＭＯＳトランジスタを半導通状態にする際に、上記第１ＭＯＳトランジスタのゲートに第３電圧を印加して、上記第１ＭＯＳトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第３ＭＯＳトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすることを特徴としている。
【００４１】
上述したように、上記メインビット線の電圧は上記第１ＭＯＳトランジスタのゲート電圧と当該トランジスタの閾値電圧とで設定される。したがって、この実施例のごとく、上記第１ＭＯＳトランジスタのゲート電圧である第３電圧が最適に設定されることによって、上記第１,第３の２つのＭＯＳトランジスタに掛るストレスが軽減されるのである。
【００４２】
また、１実施例では、上記この発明の不揮発性半導体記憶装置の駆動方法において、上記第３電圧は、上記ローカルビット線の電圧に上記第１ＭＯＳトランジスタの閾値電圧を加え、更に上記第１ＭＯＳトランジスタの耐圧を減じた電圧よりも高く、且つ、上記第３ＭＯＳトランジスタの耐圧に上記第１ＭＯＳトランジスタの閾値電圧を加えた電圧よりも低い電圧であることを特徴としている。
【００４３】
この実施例によれば、上記第３電圧は、(ローカルビット線の電圧＋第１ＭＯＳトランジスタの閾値電圧−第１ＭＯＳトランジスタの耐圧)よりも高く設定されるため、上記第１ＭＯＳトランジスタのドレイン‐ソス間の電圧が、当該第１ＭＯＳトランジスタの耐圧よりも低くなる。さらに、上記第３電圧は、(第３ＭＯＳトランジスタの耐圧＋第１ＭＯＳトランジスタの閾値電圧)よりも低く設定されるため、上記第３ＭＯＳトランジスタのドレイン‐ソース間の電圧が、当該第３ＭＯＳトランジスタの耐圧よりも低くなる。こうして、不揮発性半導体記憶装置の信頼性が高められる。
【００４４】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の不揮発性半導体記憶装置の駆動方法における消去シーケンスを示すタイミングチャートである。本実施の形態において対象とする不揮発性半導体装置は図３と基本的に同じ構造を有するＮＯＲ型フラッシュメモリであり、それを構成するメモリセルアレイ１６の構造は図９と同じである。また、メモリセルアレイ１６を構成するメモリセルＭの構造は図４と同じである。以下、本実施の形態における説明には、図３,図９および図４をも用いて説明する。
【００４５】
図１における、「ＳＵＢ」は、図４における半導体基板１に印加される基板信号であり、図３におけるレギュレータ回路１３で生成されて消去回路１９によって印加される。また、「ＳＳＧ」は、セレクトトランジスタＳＴ2の各ゲートに印加されるソース選択ゲート信号であり、上記ソースsg回路２１によって生成されて印加される。また、「ＤＳＧ」は、セレクトトランジスタＳＴ1の各ゲートに印加されるドレイン選択ゲート信号であり、ドレインsg回路２０によって生成されて印加される。また、「ＢＬ」は、メインビット線ＢＬに印加されるビット線信号であり、レギュレータ回路１３,１４で生成されてカラムデコーダ１７によって印加される。また、「ＣＳＬ」は、共通ソース線ＣＳＬに印加されるソース線信号であり、レギュレータ回路１３で生成されて消去回路１９によって印加される。また、「ＷＬ」は、ワード線ＷＬに印加されるワード線信号であり、ロウデコーダ１８によって生成されて印加される。また、「ＣＰＯ」は、メインビット線ディスチャージトランジスタＣＰの各ゲートに印加されるメインビット線ディスチャージ信号である。
【００４６】
以下、上記消去シーケンスについて詳細に説明する。先ず、メインビット線ディスチャージ信号CPOのレベルを電圧Ｖssに設定する。そうすると、メインビット線ディスチャージトランジスタＣＰがオフ状態になって、メインビット線ＢＬがフローティング状態となる。
【００４７】
次に、上記ソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGのレベルを中間電圧Ｖleg(Ｖth＜Ｖleg＜(Ｖds＋Ｖth))にする。そうした後、半導体基板１に印加する基板信号SUBのレベルを電圧Ｖdsにし、ソース線信号CSLのレベルを電圧Ｖdsにする。こうすることによって、Ｐ型の半導体基板１からＮ型のドレイン３およびソース２に向ってＰＮ順バイアスにより電流が流れて、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬが充電される。
【００４８】
その結果、上記各メモリセルＭ00〜Ｍnmのドレイン３に接続されているローカルビット線ＬＢＬ0〜ＬＢＬmおよびソース２に接続されるローカルソース線ＬＳＬ0〜ＬＳＬmの電圧がＶdsにまで引き上げられる。さらに、ソース選択ゲート信号線ＳＳＧとドレイン選択ゲート信号線ＤＳＧとには、電圧(Ｖds＋Ｖth)よりも低く電圧Ｖthよりも高い中間電圧Ｖlegのソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGが印加されている。尚、このＶlegの適切な電圧値の設定方法は後に詳述する。したがって、セレクトトランジスタＳＴ10〜ＳＴ1mおよびセレクトトランジスタＳＴ20〜ＳＴ2mは、恰も一定のコンダクタンスを有した半導通状態となる。そして、共通ソース線ＣＳＬとローカルソース線ＬＳＬ0〜ＬＳＬmとは半導通状態になると共に、メインビット線ＢＬ0〜ＢＬmとローカルビット線ＬＢＬ0〜ＬＢＬmとは半導通状態になっている。
【００４９】
そのために、図９の主要部を抽出した図２に示すように、フローティング状態にあったメインビット線ＢＬは、電圧Ｖdsにまで引き上げられたローカルビット線ＬＢＬから徐々に充電される。そして、その電圧Ｖmblは、セレクトトランジスタＳＴ1がカットオフとなるソース‐ゲート間の電圧に対応する「Ｖleg−Ｖth(ＳＴ)」にまで引き上げられるのである。
【００５０】
さらに、上記総てのワード線ＷＬのレベルを、消去時間ｔEだけ電圧Ｖnegにする。そうすると、メモリセルＭのコントロールゲート７に電圧Ｖnegが印加されるためチャネル領域ｃは形成されないが、ソース２およびドレイン３の電位が電圧Ｖdsに近い値であるために、総てのメモリセルＭのソース２‐フローティングゲート５間,ドレイン３‐フローティングゲート５間およびチャネル領域ｃ‐フローティングゲート５間に高電界が発生し、フローティングゲート５から電子が引き抜かれる。それと同時に、チャネル領域ｃ内のホールがトンネル酸化膜４およびフローティングゲート５に注入されて、閾値電圧が低下するのである。こうして、本実施の形態における消去シーケンスにおいても、正常に消去動作が行われるのである。
【００５１】
さらに、上記消去シーケンスにおいては、セレクトトランジスタＳＴ1,ＳＴ2を半導通状態にすることによって、図２に示すように、セレクトトランジスタＳＴ1,ＳＴ2のドレイン‐ソース間の電位差は(Ｖds−Ｖmbl)つまり(Ｖds−(Ｖleg−Ｖth))となる。また、上記メインビット線ディスチャージトランジスタＣＰのドレイン‐ソース間の電位差は、図２に示すように、Ｖmbl＝Ｖleg−Ｖth(Ｖleg＜(Ｖds＋Ｖth))となる。すなわち、何れも上記従来の第１の消去シーケンスおよび第２の消去シーケンスの場合のＶdsよりも低く設定できるのである。
【００５２】
これら上記両セレクトトランジスタＳＴ1,ＳＴ2とメインビット線ディスチャージトランジスタＣＰとの３組のトランジスタは、一般的に導通時の抵抗値を下げるためにゲート長を短くする。そのため、ソース‐ドレイン間の耐圧は低く、ストレスが掛り易い。しかしながら、本実施の形態における消去シーケンスによれば、ドレイン‐ソース間の電位差が低く設定されるために、信頼性に悪影響を及ぼす可能性を低くできるのである。
【００５３】
ところで、上記メインビット線ＢＬに印加される電圧Ｖmblが、式(１),(２)
Ｖds−Ｖmbl＜Ｖk(ＳＴ)        …(１)
Ｖmbl＜Ｖk(ＣＰ)              …(２)
但し、Ｖk(ＳＴ)：両セレクトトランジスタＳＴ1,ＳＴ2の最大耐圧
Ｖk(ＣＰ)：メインビット線ディスチャージトランジスタＣＰの最大耐圧
の条件を満たすように、両セレクトトランジスタＳＴ1,ＳＴ2のゲート電圧Ｖlegを与える必要がある。また、上記ゲート電圧Ｖlegは、セレクトトランジスタＳＴ1,ＳＴ2とメインビット線ディスチャージトランジスタＣＰとで電圧Ｖdsの電圧負担を等分割するような値が最も望ましい。
【００５４】
上記ゲート電圧Ｖlegの範囲は、上記セレクトトランジスタＳＴ1,ＳＴ2の閾値電圧をＶthとすると、Ｖmbl＝Ｖleg−Ｖthであるので、式(１),(２)より、ゲート電圧Ｖlegの範囲は、次式(３)
Ｖk(ＣＰ)＋Ｖth＞Ｖleg＞Ｖds−Ｖk(ＳＴ)＋Ｖth  …(３)
となる。
【００５５】
尚、本実施の形態における不揮発性半導体装置は、図３に示す不揮発性半導体装置と基本的に同じである。但し、両セレクトトランジスタＳＴ1,ＳＴ2の各ゲートに印加される電圧Ｖlegを生成するために、高電圧ポンプ１１は電圧Ｖegの代わりに正電圧Ｖlegにまで昇圧するようになっている点において若干異なる。そして、消去時には、高電圧ポンプ１１によって、電圧Ｖccを正電圧Ｖlegにまで昇圧して、ドレイン選択ゲート信号線ＤＳＧへのドレイン選択ゲート信号DSGを生成するドレインsg回路２０と、ソース選択ゲート信号線ＳＳＧへのソース選択ゲート信号SSGを生成するソースsg回路２１とに出力されるのである。その場合、電圧Ｖlegは電圧Ｖegよりも明らかに低い電圧であるために、高電圧ポンプ１１の消費電力を、電圧Ｖegにまで昇圧していた従来に比して低減することができるのである。
【００５６】
上述したように、本実施の形態においては、上記高電圧ポンプ１１を電圧Ｖegよりも低い正電圧Ｖlegにまで昇圧してドレインsg回路２０およびソースsg回路２１に出力するようにしている。そして、一括消去時には、先ず、メインビット線ディスチャージトランジスタＣＰをオフ状態して、メインビット線ＢＬをフローティング状態にする。次に、ソース選択ゲート信号SSGおよびドレイン選択ゲート信号DSGのレベルを中間電圧Ｖleg(Ｖth＜Ｖleg＜(Ｖds＋Ｖth))にして、両セレクトトランジスタＳＴ1,ＳＴ2を一定のコンダクタンスを有した半導通状態にし、共通ソース線ＣＳＬとローカルソース線ＬＳＬおよびメインビット線ＢＬとローカルビット線ＬＢＬを半導通状態にする。そして、半導体基板１に印加する基板信号SUBのレベルを電圧Ｖdsにし、ソース線信号CSLのレベルを電圧Ｖdsにする。
【００５７】
こうすることによって、各ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬ電圧がＶdsにまで引き上げられ、フローティング状態にあったメインビット線ＢＬが充電され、その電圧Ｖmblは「Ｖleg−Ｖth(ＳＴ)」になる。そして、総てのワード線ＷＬのレベルを消去時間ｔEだけ電圧Ｖnegにすることによって、フローティングゲート５から電子が引き抜かれると同時に、チャネル領域ｃ内のホールがトンネル酸化膜４およびフローティングゲート５に注入される。こうして、閾値電圧が低下して消去動作が行われる。
【００５８】
その場合、上記セレクトトランジスタＳＴ1,ＳＴ2におけるドレイン‐ソース間の電位差は(Ｖds−Ｖmbl)になる。また、メインビット線ディスチャージトランジスタＣＰにおけるドレイン‐ソース間の電位差は、Ｖmbl＝(Ｖleg−Ｖth）（Ｖleg＜(Ｖds＋Ｖth))となる。したがって、上記従来の第１の消去シーケンスおよび第２の消去シーケンスの場合のＶdsよりも、ドレイン‐ソース間の電位差を低く設定できる。
【００５９】
すなわち、本実施の形態によれば、上記メインビット線ディスチャージトランジスタＣＰおよびセレクトトランジスタＳＴ1,ＳＴ2に掛るストレスを軽減して不揮発性半導体装置の信頼性を高めることができる。さらに、高電圧ポンプ１１の昇圧を低くして、消費電力を低減できるのである。
【００６０】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体記憶装置の駆動方法は、フローティングゲート型ＭＯＳトランジスタから成るメモリセルアレイに対して消去を行う際に、メインビット線と基準電位供給用の電源線とに介設された第３ＭＯＳトランジスタをオフ状態にし、上記半導体基板に第１電圧を印加し、ローカルビット線とメインビット線とに介設された第１ＭＯＳトランジスタを半導通状態にして、上記ローカルビット線を充電することによって上記メインビット線を充電するので、上記メインビット線の電圧を上記第１ＭＯＳトランジスタのゲート電圧と当該トランジスタの閾値電圧との差のレベルまで引き上げることができる。
【００６１】
したがって、上記第１ＭＯＳトランジスタのドレイン‐ソース間の電位差を、従来の上記第２の消去シーケンスのごとくメインビット線をディスチャージする場合よりも低くできる。さらに、第３ＭＯＳトランジスタのドレイン‐ソース間の電位差を、従来の上記第１の消去シーケンスのごとくメインビット線に上記半導体基板への印加電圧と同じ第１電圧を印加する場合よりも低くできる。
【００６２】
すなわち、この発明の発明によれば、上記セレクトトランジスタとしての第１ＭＯＳトランジスタ、および、上記メインビット線ディスチャージトランジスタとしての第３ＭＯＳトランジスタに掛るストレスを軽減でき、ゲート長を短くして(つまり、導通時の抵抗を下げて)高速化を図る際の信頼性を高めることができる。
【００６３】
また、１実施例の不揮発性半導体記憶装置の駆動方法は、上記第１ＭＯＳトランジスタを半導通状態にする際に、上記第１ＭＯＳトランジスタのゲートに第３電圧を印加して、上記第１ＭＯＳトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にすると共に、上記第３ＭＯＳトランジスタにおけるドレイン‐ソース間の電圧を当該トランジスタの耐圧以下にするので、上記第３電圧を最適に設定するだけで、上記第１,第３の２つのＭＯＳトランジスタに掛るストレスを軽減することができる。
【００６４】
また、１実施例の不揮発性半導体記憶装置の駆動方法は、上述の第３電圧を、(ローカルビット線の電圧＋第１ＭＯＳトランジスタの閾値電圧−第１ＭＯＳトランジスタの耐圧)よりも高く、且つ、(第３ＭＯＳトランジスタの耐圧＋第１ＭＯＳトランジスタの閾値電圧)よりも低い電圧にしたので、上記第１,第３ＭＯＳトランジスタのドレイン‐ソース間の電圧を、当該トランジスタの耐圧よりも低くすることができる。したがって、不揮発性半導体記憶装置の信頼性を高めることができるのである。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体記憶装置の駆動方法における消去シーケンスを示すタイミングチャートである。
【図２】  この発明の不揮発性半導体記憶装置におけるメモリセルアレイの消去時に関する主要部を示す図である。
【図３】  図１に示す消去シーケンスが適用されるＮＯＲ型フラッシュメモリの概略ブロック図である。
【図４】  図３におけるメモリセルアレイを構成するメモリセルの断面構造を示す図である。
【図５】  図３におけるレギュレータ回路の具体的回路図である。
【図６】  図４に示すメモリセルに対する書き込み状態の説明図である。
【図７】  図４に示すメモリセルに対する消去状態の説明図である。
【図８】  メモリセルにおける消去状態と書き込み状態との閾値電圧分布を示す図である。
【図９】  図３におけるメモリセルアレイの具体的構成を示す図である。
【図１０】  図９に示すメモリセルアレイに対する書き込みシーケンスのタイミングチャートである。
【図１１】  図９に示すメモリセルアレイに対する従来の消去シーケンスを示すタイミングチャートである。
【図１２】  図１１とは異なる従来の消去シーケンスを示すタイミングチャートである。
【図１３】  図９に示すメモリセルアレイにおける図１１に示す消去シーケンスに関する主要部を示す図である。
【図１４】  図９に示すメモリセルアレイにおける図１２に示す消去シーケンスに関する主要部を示す図である。
【符号の説明】
１…半導体基板、
２…ソース、
３…ドレイン、
４…トンネル酸化膜、
５…フローティングゲート、
６…層間絶縁膜、
７…コントロールゲート、
１１…高電圧ポンプ、
１２…負電圧ポンプ、
１３〜１５…レギュレータ回路、
１６…メモリセルアレイ、
１７…カラムデコーダ、
１８…ロウデコーダ、
１９…消去回路、
２０…ドレインsg回路、
２１…ソースsg回路、
ＳＵＢ…基板信号、
ＳＳＧ…ソース選択ゲート信号、
ＤＳＧ…ドレイン選択ゲート信号、
ＢＬ…ビット線信号、
ＣＳＬ…ソース線信号、
ＷＬ…ワード線信号、
ＣＰＯ…メインビット線ディスチャージ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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