(57)【特許請求の範囲】
【請求項１】
ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、
前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、オンオフ制御のレベルが互いに逆転した二つのトランジスタがトーテムポール接続された出力段と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路とを有し、
前記ポジティブ側出力バッファは、送信する信号のポジティブ出力を受け、これを前記可変遅延回路及び前記固定遅延回路に入力し、可変遅延回路出力で前記出力段の一方のトランジスタのオンオフ制御を行い、固定遅延回路出力で前記出力段の他方のトランジスタのオンオフ制御を行い、
前記ネガティブ側出力バッファは、送信する信号のネガティブ出力を受け、ポジティブ側出力バッファと同様に出力段のトランジスタのオンオフ制御を行うことを特徴とする差動出力バッファ。
【請求項２】
前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファにおいて、前記出力段のトーテムポール出力を内部出力とし、これでオンオフ制御されるトランジスタを設け、このトランジスタを各バッファの出力トランジスタとしたことを特徴とする請求項１記載の差動出力バッファ。
【請求項３】
前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファにおいて、前記固定遅延回路を別に設けるのでなく、前記可変遅延回路の遅延用のゲート列の途中の所定ゲートからの出力を固定遅延出力とし、これで前記出力段の他方のトランジスタのオンオフを制御することを特徴とする請求項１、又は２記載の差動出力バッファ。
【請求項４】
ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、
前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、入力された信号の立ち上がり及び立ち下がりの微分出力を作成する回路と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路と、セットリセット出来る状態記憶素子と、オンオフ制御レベルが互いに逆転した二つのトランジスタがトーテムポール接続された出力段とを有し、前記ポジティブ側出力バッファは、送信する信号のポジティブ出力が入力され、微分回路の一方の出力を可変遅延回路、他方の出力を固定遅延回路に入力し、固定遅延回路出力及び可変遅延回路出力で前記状態記憶素子をセット、リセットし、状態記憶素子の出力で前記出力段の両方のトランジスタのスイッチ動作を行ない、
前記ネガティブ側出力バッファは、送信する信号のネガティブ出力が入力され、ポジティブ側出力バッファと同様に出力段の両方のトランジスタのスイッチ動作を行なうことを特徴とする差動出力バッファ。
【請求項５】
ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、
前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、入力された信号の立ち上がり及び立ち下がりの微分出力を作成する回路と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路と、セットリセット出来る状態記憶素子と、出力トランジスタとを有し、
前記ポジティブ側出力バッファは、送信する信号のポジティブ出力が入力され、微分回路の一方の出力を可変遅延回路、他方の出力を固定遅延回路に入力し、固定遅延回路出力及び可変遅延回路出力で状態記憶素子をセット、リセットし、状態記憶素子の出力で出力トランジスタのスイッチ動作を行ない、前記ネガティブ側出力バッファは、送信する信号のネガティブ出力が入力され、ポジティブ側出力バッファと同様に出力トランジスタのスイッチ動作を行なうことを特徴とする差動出力バッファ。
【請求項６】
前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファの可変遅延回路が、複数のゲートがカスケード接続されたゲート列と、外部からの増減指示により値を増減するカウンタと、前記ゲート列の各ゲート出力の内、前記カウンタ値に応じた出力を選択するセレクタとを備えることを特徴とする請求項１乃至５の何れかに記載の差動出力バッファ。
【請求項７】
ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、
前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、
前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、
前記第２の差動入力バッファ出力、前記第３の差動入力バッファ出力がハイ／ロウレベルの内、予め定められたレベルの方向に切り替わる際に、前記第２の差動入力バッファ出力の切り替わりタイミングと前記第３の差動入力バッファ出力の切り替わりタイミングの時間差が有れば、前後関係に応じ、前記差動信号の内、前記定められたレベルの方向に切り替わる側の信号の出力元に、前記定められ方向への切替タイミングを遅延或いは早期化する様に指示する位相比較手段とを、有することを特徴とする差動入力バッファブロック。
【請求項８】
ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、
前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、
前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、
前記第１の差動入力バッファ出力が一方の電位の方向に切り替わる際に、先行して前記第２の差動入力バッファ出力が切り替わることを検出すると、前記ポジティブ側信号の出力元に前記一方の電位方向に対応した切り替え開始タイミングの遅延を指示し、前記第１の差動入力バッファ出力が他方の電位に切り替わる際に、前記第３の差動入力バッファ出力が先行して切り替わることを検出すると、前記ネガティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延を指示する位相比較手段とを、
有することを特徴とする差動入力バッファブロック。
【請求項９】
ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、
前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、
前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、
前記第１の差動入力バッファ出力が一方の電位の方向に切り替わる際の先行する、前記第２の差動入力バッファ出力の切り替わり、或いは前記第３の差動入力バッファ出力の切り替わりを検出すると、前記ポジティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延、或いは早期化を指示し、前記第１の差動入力バッファ出力が他方の電位に切り替わる際の先行する、前記第３の差動入力バッファ出力の切り替わり、或いは前記第２の差動入力バッファ出力の切り替わることを検出すると、前記ネガティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延、或いは早期化を指示する位相比較手段とを、
有することを特徴とする差動入力バッファブロック。
【請求項１０】
請求項１乃至６の何れかに記載の差動出力バッファと、請求項７、８、又は９記載の差動入力バッファブロックを半導体基板上に集積したことを特徴とする半導体集積回路。
【請求項１１】
請求項１乃至６の何れかに記載の差動出力バッファを含む集積回路と、請求項７、８、又は９記載の差動入力バッファブロックを含む他の集積回路と、基準電圧回路とを実装し、
前記集積回路のポジティブ側出力バッファ、ネガティブ側出力バッファの各出力を前記他の集積回路の差動入力バッファブロックへの差動信号とし、他集積回路の差動入力バッファブロックからの切り替え開始タイミングに関する指示を差動出力バッファへの遅延時間制御指示としたことを特徴とする回路基板。
【請求項１２】
請求項２、３、５、又は６に記載の差動出力バッファを含む第１の集積回路と、請求項７、８、又は９記載の差動入力バッファブロックを含む第２〜第Ｎの集積回路と、基準電圧回路とを実装し、前記第１の集積回路からのポジティブ側出力バッファ、ネガティブ側出力バッファの各出力を前記第２〜第Ｎの集積回路への差動信号とし、前記第２〜第Ｎの集積回路の内の一つの集積回路の切り替え開始タイミングに関する指示を第１の集積回路への遅延時間制御指示としたことを特徴とする回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は正負の一組の信号を送信する差動出力バッファ、これを受信する差動入力バッファ、少なくともこれらの何れかを含む半導体集積回路、回路基板に関し、特に差動信号のクロスポイント電位を基準電圧に自動調整する為の差動出力バッファ、差動入力バッファ、少なくともこれらの何れかを含む半導体集積回路、回路基板に関する。
【０００２】
【従来の技術】
図１４の点線ブロックを除いた部分は、コンピューター等のＬＳＩ間を正負一組の差動形式で伝送する例を示したものである。入力側ＬＳＩ２００の差動入力バッファ２１は正負一組の差動入力信号の電圧が交差する点（クロスポイント電位）を検知して動作するが、信号が、同時にＬｏｗレベル(又はＨｉｇｈレベル)になるなど、信号間の電位差が、差動入力バッファ２１で検出できる限界以下になった場合、出力信号は僅かなノイズによって誤動作してしまう。
【０００３】
これは、出力側ＬＳＩ１００側の電源がＯＦＦしている場合にも起こりうる。即ち、出力バッファ回路のトランジスタの特性や回路構成、電源ノイズなどによって、交差する点がずれるためである。
【０００４】
【発明が解決しようとする課題】
交差する点がずれるのは避けられないため、差動入力バッファ２１で受信した信号を内部論理で使用する際に、フリップフロップ（ＦＦ）でラッチするタイミングを考慮したり、一定以上の時間検出した場合にのみ有効とすることが考えられる。
【０００５】
しかし、差動形式で受信する信号がストローブ信号の様にそれ自体が入力側の回路動作のトリガとなる制御信号であればＦＦでのサンプリングタイミングを調整するというわけにはいかず、クロスポイントのずれが大きくなった場合の誤動作が直接機能障害となるという問題がある。
【０００６】
又、図１４に示す様に、基準電圧Ｖｒｅｆと、正負一組の差動信号両方を比較し、両方がＨｉｇｈ又はＬｏｗであることを検出する回路（ＨＨ検出回路、または、ＬＬ検出回路）を設けて誤動作期間の差動入力バッファ２１の出力信号を抑止する（＃ディスエイブルによる抑止）ことも考えられる。
【０００７】
しかし、動作周波数の向上により、タイミング設計が厳しくなり、クロスポイントのずれが大きくなった場合、ＨＨ又はＬＬ検出回路自体が誤動作を引き起こす問題があった。
【０００８】
また、バス接続された信号線では、正負両方の信号がＨｉｇｈになった場合は、バスが使用されていない状態を示す意味を持たせてこれを機能上の論理にも使用したいという要求もあるが上記誤動作のため使用できない。
【０００９】
【課題を解決するための手段】
本発明の第１の差動出力バッファは、ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、オンオフ制御のレベルが互いに逆転した二つのトランジスタがトーテムポール接続された出力段と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路とを有し、前記ポジティブ側出力バッファは、送信する信号のポジティブ出力を受け、これを前記可変遅延回路及び前記固定遅延回路に入力し、可変遅延回路出力で前記出力段の一方のトランジスタのオンオフ制御を行い、固定遅延回路出力で前記出力段の他方のトランジスタのオンオフ制御を行い、前記ネガティブ側出力バッファは、送信する信号のネガティブ出力を受け、ポジティブ側出力バッファと同様に出力段のトランジスタのオンオフ制御を行うことを特徴とする。
【００１０】
本発明の第２の差動出力バッファは、前記第１の差動出力バッファであって、前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファにおいて、前記出力段のトーテムポール出力を内部出力とし、これでオンオフ制御されるトランジスタを設け、このトランジスタを各バッファの出力トランジスタとしたことを特徴とする。
【００１１】
本発明の第３の差動出力バッファは、前記第１、又は第２の差動出力バッファであって、前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファにおいて、前記固定遅延回路を別に設けるのでなく、前記可変遅延回路の遅延用のゲート列の途中の所定ゲートからの出力を固定遅延出力とし、これで前記出力段の他方のトランジスタのオンオフを制御することを特徴とする。
【００１２】
本発明の第４の差動出力バッファは、ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、入力された信号の立ち上がり及び立ち下がりの微分出力を作成する回路と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路と、セットリセット出来る状態記憶素子と、オンオフ制御レベルが互いに逆転した二つのトランジスタがトーテムポール接続された出力段とを有し、前記ポジティブ側出力バッファは、送信する信号のポジティブ出力が入力され、微分回路の一方の出力を可変遅延回路、他方の出力を固定遅延回路に入力し、固定遅延回路出力及び可変遅延回路出力で前記状態記憶素子をセット、リセットし、状態記憶素子の出力で前記出力段の両方のトランジスタのスイッチ動作を行ない、前記ネガティブ側出力バッファは、送信する信号のネガティブ出力が入力され、ポジティブ側出力バッファと同様に出力段の両方のトランジスタのスイッチ動作を行なうことを特徴とする。
【００１３】
本発明の第５の差動出力バッファは、ポジティブ側出力バッファとこれと逆極性の信号を出力するネガティブ側出力バッファとを含む差動出力バッファであって、前記ポジティブ側出力バッファ及びネガティブ側出力バッファのそれぞれは、入力された信号の立ち上がり及び立ち下がりの微分出力を作成する回路と、外部から増減指示を受けて遅延時間を変更出来る可変遅延回路と、遅延時間が一定の固定遅延回路と、セットリセット出来る状態記憶素子と、出力トランジスタとを有し、前記ポジティブ側出力バッファは、送信する信号のポジティブ出力が入力され、微分回路の一方の出力を可変遅延回路、他方の出力を固定遅延回路に入力し、固定遅延回路出力及び可変遅延回路出力で状態記憶素子をセット、リセットし、状態記憶素子の出力で出力トランジスタのスイッチ動作を行ない、前記ネガティブ側出力バッファは、送信する信号のネガティブ出力が入力され、ポジティブ側出力バッファと同様に出力トランジスタのスイッチ動作を行なうことを特徴とする。
【００１４】
本発明の第６の差動出力バッファは、前記第１乃至第５の何れかの差動出力バッファであって、前記ポジティブ側出力バッファ及び前記ネガティブ側出力バッファの可変遅延回路が、複数のゲートがカスケード接続されたゲート列と、外部からの増減指示により値を増減するカウンタと、前記ゲート列の各ゲート出力の内、前記カウンタ値に応じた出力を選択するセレクタとを備えることを特徴とする。
【００１５】
本発明の第１の差動入力バッファブロックは、ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、前記第２の差動入力バッファ出力、前記第３の差動入力バッファ出力がハイ／ロウレベルの内、予め定められたレベルの方向に切り替わる際に、前記第２の差動入力バッファ出力の切り替わりタイミングと前記第３の差動入力バッファ出力の切り替わりタイミングの時間差が有れば、前後関係に応じ、前記差動信号の内、前記定められたレベルの方向に切り替わる側の信号の出力元に、前記定められ方向への切替タイミングを遅延或いは早期化する様に指示する位相比較手段とを、有することを特徴とする。
【００１６】
本発明の第２の差動入力バッファブロックは、ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、前記第１の差動入力バッファ出力が一方の電位の方向に切り替わる際に、先行して前記第２の差動入力バッファ出力が切り替わることを検出すると、前記ポジティブ側信号の出力元に前記一方の電位方向に対応した切り替え開始タイミングの遅延を指示し、前記第１の差動入力バッファ出力が他方の電位に切り替わる際に、前記第３の差動入力バッファ出力が先行して切り替わることを検出すると、前記ネガティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延を指示する位相比較手段とを有することを特徴とする。
【００１７】
本発明の第３の差動入力バッファブロックは、ポジティブ側信号とネガティブ側信号から構成される差動信号を入力する第１の差動入力バッファと、前記差動信号のポジティブ側信号と外部から供給される基準電圧とを入力とする第２の差動入力バッファと、前記差動信号のネガティブ側信号と前記基準電圧とを入力とする第３の差動入力バッファと、前記第１の差動入力バッファ出力が一方の電位の方向に切り替わる際の先行する、前記第２の差動入力バッファ出力の切り替わり、或いは前記第３の差動入力バッファ出力の切り替わりを検出すると、前記ポジティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延、或いは早期化を指示し、前記第１の差動入力バッファ出力が他方の電位に切り替わる際の先行する、前記第３の差動入力バッファ出力の切り替わり、或いは前記第２の差動入力バッファ出力の切り替わることを検出すると、前記ネガティブ側信号の出力元に前記一方の電位方向に対応した切り替えタイミングの遅延、或いは早期化を指示する位相比較手段とを有することを特徴とする。
【００１８】
本発明の半導体集積回路は、前記第１乃至第６の何れかの差動出力バッファと、前記第１乃至第３の何れかの差動入力バッファブロックを半導体基板上に集積したことを特徴とする。
【００１９】
本発明の第１の回路基板は、前記第１乃至第６の何れかの差動出力バッファを含む集積回路と、前記第１乃至第３の何れかの差動入力バッファブロックを含む他の集積回路と、基準電圧回路とを実装し、前記集積回路のポジティブ側出力バッファ、ネガティブ側出力バッファの各出力を前記他の集積回路の差動入力バッファブロックへの差動信号とし、他集積回路の差動入力バッファブロックからの切り替え開始タイミングに関する指示を差動出力バッファへの遅延時間制御指示としたことを特徴とする。
【００２０】
本発明の第２の回路基板は、前記第２、第３、第５、第６の何れかの差動出力バッファを含む第１の集積回路と、前記第１乃至第３の何れかの差動入力バッファブロックを含む第２〜第Ｎの集積回路と、基準電圧回路とを実装し、前記第１の集積回路からのポジティブ側出力バッファ、ネガティブ側出力バッファの各出力を前記第２〜第Ｎの集積回路への差動信号とし、前記第２〜第Ｎの集積回路の内の一つの集積回路の切り替え開始タイミングに関する指示を第１の集積回路への遅延時間制御指示としたことを特徴とする。
【００２１】
【発明の実施の形態】
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図５に示す様に集積回路１、２間でストローブ信号を正負でバランス伝送する例で説明する。
【００２２】
図１を参照し、差動出力バッファ１０は、同一の構成である２つの出力バッファ１１Ｐ、１１Ｎを持っており、それぞれストローブ（Ｐ）、ストローブ（Ｎ）の２つの信号を出力する。ここでＰ、ＮはそれぞれＰｏｓｉｔｉｖｅ、Ｎｅｇａｔｉｖｅを意味する。
【００２３】
出力バッファ１１Ｎの入力端子には、出力バッファ１１Ｐへの入力信号ストローブをインバータ１６で反転したものが入力され、二つのバッファは相補的に動作する。
【００２４】
出力バッファ１１Ｐの出力段はトーテムポール接続されたＰチャネルトランジスタ１１２とＮチャネルトランジスタ１１３により構成され、この出力段の前段には、可変ディレイゲート１１４と固定ディレイゲート１１５がある。固定ディレイゲート１１５は可変ディレイゲートの遅延時間の中央に設定することで、立ち上がり波形の出力遅延値を、立下り側に対して相対的にマイナスにも出来るように構成されている。
【００２５】
差動入力バッファブロック２０は、ストローブ（Ｐ）、（Ｎ）を入力とした差動入力バッファ２１と、ストローブ（Ｐ）と外部基準電圧（Ｖｒｅｆ）３１を入力とした差動入力バッファ２２と、ストローブ（Ｎ）と外部基準電圧（Ｖｒｅｆ）３１を入力とした差動入力バッファ２３と、位相比較器２８を含む。
【００２６】
位相比較器２８は差動入力バッファ２１の出力（Ｐ−Ｎ信号）と差動入力バッファ２２の出力（Ｐ−Ｖｒｅｆ信号）及び差動入力バッファ２３の出力（Ｎ−Ｖｒｅｆ信号）の位相を比較し、比較結果信号で出力バッファ１１Ｐ、１１Ｎの可変ディレイゲート１１４のディレイ値が自動調整される。
【００２７】
図２は可変ディレイゲート１１４の構成例を示したブロック図である。可変ディレイゲート１１４は数ビット（例えば３ビット）の２進カウンタ１１４２とカスケード接続された複数個（例えば８個）のバッファゲート１１４１−１〜１１４１−８と２進カウンタ１１４２の値に応じバッファゲート１１４１−１〜１１４１−８出力のいづれかを選択するセレクタ１１４３から構成される。
【００２８】
２進カウンタ１１４２は初期クリア信号でリセットされクロックの立ち上がりで制御データ（アップ指示）がＨｉｇｈであればインクリメントされる。又カウンタ値が０ではバッファゲート１１４１−１が選択され７ではバッファゲート１１４１−８が選択される。
【００２９】
詳細図を示していないが固定ディレイゲート１１５はバッファゲート４段より構成されている。又、図３に示す様に固定ディレイゲート１１５を別に設けることなく可変ディレイゲートの中央付近のディレイゲートより固定出力を引き出す様にしてもよい。
【００３０】
図４は位相比較器２８の構成例を示したブロック図で、タイミング入力の立ち上がりエッジでデータがセットされるフリップフロップ（以下ＦＦと省略）２８１、２８５と、これらの動作時間相当の遅延を持つバッファ２８２、２８６とインバータ２８３、２８４を含む。
【００３１】
次に、本実施形態の動作について図面を参照して説明する。この発明では、差動入力バッファブロック２０側で、Ｐ−Ｎ信号とＰ−Ｖｒｅｆ信号の位相差、Ｐ−Ｎ信号とＮ−Ｖｒｅｆ信号の位相差を比較することで、差動出力バッファ１０の出力であるストローブ（Ｐ）とストローブ（Ｎ）信号のクロスポイント電位とＶｒｅｆ電位との差を検出する。
【００３２】
次に検出した情報に基づき、出力バッファ１１Ｐ、１１Ｎそれぞれの可変ディレイゲート１１４の遅延時間を調整し、ストローブ（Ｐ）とストローブ（Ｎ）の立ち上がりタイミングを変化させ、最終的にＰ−Ｎ信号波形のクロスポイントの電位をＶｒｅｆ電位に合わせる。
【００３３】
図６のタイムチャートに沿って、また図１〜４を参照しつつ詳しく説明する。差動入力バッファ２１は、ストローブ（Ｐ）、ストローブ（Ｎ）を受けてクロスポイントでスイッチング動作し、信号 Ｐ−Ｎを出力する。一方、差動入力バッファ２２は、ストローブ（Ｐ）とＶｒｅｆとのクロスポイント電位によって動作し、 Ｐ−Ｖｒｅｆ信号を出力する。同様に差動入力バッファ２３はストローブ（Ｎ）とＶｒｅｆとからＮ−Ｖｒｅｆ信号を出力する。
【００３４】
位相比較器２８は、Ｐ−Ｎ信号の立ち上がり時のＰ−Ｖｒｅｆ信号値をＦＦ２８１で捕らえることで、結果として２つの信号間の位相を比較する。即ち、ストローブ（Ｐ）の立ち上がり時に、ストローブ（Ｐ）とストローブ（Ｎ）のクロスポイント（以下単に、ストローブのクロスポイント）がＶｒｅｆよりも高い場合は、Ｐ−Ｎ信号立ち上がりよりもＰ−Ｖｒｅｆ信号立ち上がりのタイミングが早くなりＦＦ２８１がＨになることで検出する。
【００３５】
同様にＰ−Ｎ信号の立ち下がり時（ストローブ（Ｎ）の立ち上がり時）にＮ−Ｖｒｅｆ信号値をＦＦ２８５で捕らえることで、結果として２つの信号間の位相を比較する。即ち、Ｐ−Ｎ信号の立ち下がり時に、ストローブのクロスポイントがＶｒｅｆよりも高い場合は、Ｐ−Ｎ信号立ち下がりよりもＮ−Ｖｒｅｆ信号立ち上がりのタイミングが早くなりＦＦ２８５がＨになることで検出する。
【００３６】
図６に示す様にストローブ（Ｐ）の立ち上がり動作時間（立ち上がりに要する時間）がストーブ（Ｎ）の立ち下がり動作時間より短いにも拘わらず動作開始タイミングが後でない場合はクロスポイント電位がＶｒｅｆより高くなる。そしてＰ−ＶＲＥＦ信号が立ち上がってからＰ−Ｎ信号が立ち上がり、その後Ｎ−ＶＲＥＦ信号が立ち下がることになる。
【００３７】
従ってＰ−Ｎ信号の立ち上がりタイミングでＦＦ２８１がＨｉｇｈ（以下Ｈと省略）にセットされ制御データ（Ｐ）はＨとなり、制御クロック（Ｐ）と同期して、出力バッファ１１Ｐの可変ディレイゲート１１４に入力される。
【００３８】
逆にストローブのクロスポイントがＶｒｅｆよりも低い場合は、図７に示す様にＰ−Ｖｒｅｆ信号の立ち上がりはＰ−Ｎ信号立ち上がりより後になり、ＦＦ２８１がＬｏｗ（以下Ｌと省略）にセットされ制御データ（Ｐ）はＬとなり、同様に可変ディレイゲート１１４に入力される。
【００３９】
図２に移り、可変ディレイゲート１１４の２進カウンタ１１４２は制御クロックの立ち上がりで制御データ（Ｐ）がＨであればカウント値をインクリメントする。カウンタ値は選択信号として出力され、セレクタ１１４３へ入力される。セレクタ１１４３は２進カウンタ１１４２の値が１つ大きくなると、データ出力の遅延時間が１ステップ遅い信号を選ぶ様に変化する。
【００４０】
よって、ストローブのクロスポイントがＶｒｅｆよりも高い場合は、可変ディレイゲート１１４が遅い方に１ステップ変化し、出力バッファ１１Ｐの立ち上がりのタイミングが遅い方向にずれ、結果としてストローブのクロスポイント電位が低い方向へ調整される。
【００４１】
図６のタイムチャートに戻り、ストローブ（Ｐ）信号の立ち下がりでは、クロスポイント電位がＶｒｅｆ電位より高い場合は、Ｎ−Ｖｒｅｆ信号の立ち上がりがＰ−Ｎ信号立ち下がりより先行する。図４の位相比較器２８のＦＦ２８５はこれを捕らえＨにセットされ、制御データ（Ｎ）がＨになる。
【００４２】
出力バッファ１１Ｎの可変ディレイゲート１１４は制御クロック（Ｎ）、Ｈとなった制御データ（Ｎ）を受け、内部のカウンタをインクリメントし、出力バッファ１１Ｎの立ち上がりのタイミングが遅い方向にずれ、結果として立ち下がり時ストローブのクロスポイント電位が低い方向へ調整される。
【００４３】
本実施例では差動出力バッファ１０の初期設定（集積回路１の電源投入時リセット等）でストローブ（Ｐ）、（Ｎ）の立ち上がりタイミング（トランジスタ１１２のオンタイミング）をストローブ（Ｎ）、（Ｐ）の立ち下がりタイミングより早くしておき、上記２進カウンタのインクリメント動作を数回繰り返して、最終的に全てのクロスポイント電位をＶｒｅｆ電位に近づけ、以降インクリメントは行われず其の状態が保たれる。
【００４４】
次に本実施形態の第２実施例について図面を参照し説明する。図８は本実施例の全体構成を示したブロック図である。位相比較器２９が差動出力バッファ１２Ｐ、１２Ｎのそれぞれに制御データ（Ｕ）及び制御データ（Ｄ）を送出するところが前記図１の構成と相違している。ここでＵ、Ｄはカウントアップ、ダウンを意味している。
【００４５】
又、ディレイゲート１１４Ｂについては図９に示す様に前記固定出力を可変ディレイゲートより引き出す一体型の構成例としている。そして２進カウンタ１１４２ＢはＵＰ、ＤＯＷＮ入力を持ち、制御クロック入力の立ち上がりエッジで制御データ（Ｕ）がＨであればインクリメントし、制御データ（Ｄ）がＨであればデクリメントする。
【００４６】
又、初期クリアでは固定出力と対応する「３」をプリセットする。しかし差動出力バッファ１０Ａを含む集積回路１の製造プロセス等においてトランジスタ１１２、１１３のオン動作時間の大小傾向が一定で既知であれば中心値「３」に対しクロスポイント電位がＶｒｅｆに近くなる様事前補正した値をプリセットすることを否定しない。
【００４７】
図１０は位相比較器２９の詳細構成を示したブロック図である。位相比較器２９は、ＲＳフリップフロップ２９１、ＦＦ２９２、２９３とＡＮＤ−ＯＲ回路２９４、２９５、２９６とインバータ２９７、２９８と遅延バッファ２９９１〜２９９４から構成されている。
【００４８】
ＦＦ２９１はＰ−Ｎ信号を受けＦＦ化或いはラッチ化するＦＦである。ＡＮＤ−ＯＲ回路２９４はＰ−Ｎ信号の立ち上がりや立ち下がりで所定時間（ＦＦ２９１の動作時間とバッファ２９９１、或いはバッファ２９９２の遅延時間の和相当）Ｈになる内部クロックパルスを作成する回路である。
【００４９】
ＦＦ２９２は２進カウンター１１４２Ｂのインクリメントを指示するＦＦで制御機能的には前記ＦＦ２８１とＦＦ２８２を纏めたＦＦである。ＦＦ２９３はＬｏｗにセットされた場合同様にデクリメントを指示するＦＦである。
【００５０】
ＡＮＤ−ＯＲ回路２９５はバッファ２９９２がＨの時、即ちＰ−Ｎ信号の立ち上りの前から立ち上がり後の所定時間迄の間、Ｐ−Ｖｒｅｆ信号をＦＦ２９１のデータ入力として選択し、バッファ２９９１がＨの時、即ちＰ−Ｎ信号が立ち下がり前から立ち下がり後の所定時間迄の間、Ｎ−Ｖｒｅｆ信号をＦＦ２９２のデータ入力として選択するセレクタである。
【００５１】
ＡＮＤ−ＯＲ回路２９６はバッファ２９９２がＨの時にＮ−Ｖｒｅｆ信号をＦＦ２９３のデータ入力として選択し、バッファ２９９１がＨの時にＰ−Ｖｒｅｆ信号をＦＦ２９１のデータ入力として選択するセレクタである。
【００５２】
次に本実施例の動作について前記第１実施例と異なるところを説明する。図８を参照し、初期設定後ストローブが立ち上がると出力バッファ１２Ｐでは、Ｎチャネルトランジスタ１１３がオフし、Ｐチャネルトランジスタ１１２がオンする。出力バッファ１２ＮではＰチャネルトランジスタ１１２がオフし、Ｎチャネルトランジスタ１１３がオンする。
【００５３】
このストローブ（Ｐ）信号、ストローブ（Ｎ）信号が伝送され差動入力バッファ２１、２２、２３が動作する。Ｐ−Ｎ信号、Ｐ−Ｖｒｅｆ信号が立ち上がり、Ｎ−Ｖｒｅｆ信号が立ち下がる。この際図６に示す様に差動入力バッファ２１でのクロスポイント電位がＶｒｅｆ電位より高ければ、Ｐ−Ｖｒｅｆ信号立ち上がり、Ｐ−Ｎ信号立ち上がり、Ｎ−Ｖｒｅｆ信号立ち下がりの順となる。又、前記電位差に応じた時間差となる。
【００５４】
図１０を参照し、位相比較器２９ではＡＮＤ−ＯＲ回路２９４からの内部クロックパルスがＨになる前からＡＮＤ−ＯＲ回路２９５、２９６ではそれぞれ立ち上がったＰ−Ｖｒｅｆ信号、未だＨ状態のＮ−Ｖｒｅｆ信号が選択されており内部クロックの立ち上がりエッジでＦＦ２９２がＨにセットされ、ＦＦ２９３もＨが継続される。バッファ２９９３と２９９４の動作時間の和はＡＮＤ−ＯＲ回路２９４とＦＦ２９２の動作時間の和より若干大きくなる様にしており、制御データ（Ｕ）がＨ、制御データ（Ｄ）がＬとなってから制御クロック（Ｐ）がＨとなる。
【００５５】
図９を参照し、出力バッファ１２Ｐのディレイゲート１１４Ｂは制御クロック（Ｐ）の立ち上がりで制御データ（Ｕ）がＨであるので２進カウンター１１４２Ｂはインクリメントされ「４」となりＰチャネルトランジスタ１１２の制御タイミングが１ステップ遅らせる。
【００５６】
ストローブ（Ｐ）信号が立ち下がった際のクロスポイント電位もＶｒｅｆより高ければ、Ｎ−Ｖｒｅｆ信号立ち上がり、Ｐ−Ｎ信号立ち下がり、Ｐ−Ｖｒｅｆ信号立ち下がりの順となる。位相比較器２９ではＦＦ２９２、２９３の入力としてＮ−Ｖｒｅｆ信号、Ｐ−Ｖｒｅｆ信号が選択されており、内部クロックの立ち上がりエッジでそれぞれＨとなり、制御データ（Ｕ）のみＨとした後に制御クロック（Ｎ）を立ち上げる。そして出力バッファ１２Ｎのディレイゲート１１４Ｂの２進カウンター１１４２Ｂはインクリメントされ「４」となりＰチャネルトランジスタ１１２の制御タイミングが１ステップ遅らせる。
【００５７】
上記調整動作が何回か行われると、クロスポイント電位がＶｒｅｆに近くなりＰ−Ｖｒｅｆ信号立ち上がりからＰ−Ｎ信号立ち上がり迄の時間、又Ｎ−Ｖｒｅｆ信号立ち上がりからＰ−Ｎ信号立ち下がり迄の時間が極めて小さくなる。従ってＦＦ２９２において内部クロック立ち上がりエッジに対するデータ入力のセットアップタイムが満たされずＨにセットされなくなる。従って、制御データ（Ｕ）、制御データ（Ｄ）共Ｌのままとなり、２進カウンター１１４２Ｂも値が保たれる。
【００５８】
次に、初期設定後にストローブ（Ｐ）信号立ち上がり、ストローブ（Ｎ）信号立ち下がりを受けた際の差動入力バッファ２１での、クロスポイント電位がＶｒｅｆ電位より低ければ、図７に示す様にＮ−Ｖｒｅｆ信号立ち下がり、Ｐ−Ｎ信号立ち上がり、Ｐ−Ｖｒｅｆ信号立ち上がりの順となる。図１０の位相比較器２９ではＦＦ２９２、２９３の入力としてＰ−Ｖｒｅｆ信号、Ｎ−Ｖｒｅｆ信号が選択されており、それぞれＬにセットされる。従って制御データ（Ｕ）、（Ｄ）をＬ、Ｈとした後に制御クロック（Ｐ）が立ち上げられる。これにより出力バッファ１２Ｐのディレイゲート１１４Ｂの２進カウンター１１４２Ｂがデクリメントされ「２」となる。
【００５９】
次のストローブ（Ｎ）信号立ちがりでのクロスポイント電位もＶｒｅｆ電位より低ければ、図７に示す様にＰ−Ｖｒｅｆ信号立ち下がり、Ｐ−Ｎ信号立ち下がり、Ｎ−Ｖｒｅｆ信号立ち上がりの順となる。位相比較器２９のＦＦ２９２、２９３には未だＬ状態のＮ−Ｖｒｅｆ信号、先行してＬとなったＰ−Ｖｒｅｆ信号が入力される。従ってＦＦ２９２、２９３は共にＬにセットされ、制御クロック（Ｎ）の立ち上がりエッジで出力バッファ１２Ｎの２進カウンター１１４２Ｂをデクリメントさせる。
【００６０】
この場合も、クロスポイント電位がＶｒｅｆに近くなりＮ−Ｖｒｅｆ信号立ち下がりからＰ−Ｎ信号立ち上がり迄の時間、又Ｐ−Ｖｒｅｆ信号立ち下がりからＰ−Ｎ信号立ち下がり迄の時間が極めて小さくなる。従ってＦＦ２９３において内部クロック立ち上がりエッジに対するデータ入力のセットアップタイムが満たされずＬｏｗセットされなくなり、以降２進カウンター１１４２Ｂも値が保たれる。
【００６１】
次に、本発明の第２の実施形態について図面を参照して説明する。図１１を参照し、差動出力バッファ１０Ｂのストローブ（Ｐ）出力、ストローブ（Ｎ）出力をオープンドレイン型にした点が前記第１の実施形態と異なる。
【００６２】
オープンドレイン出力バッファ１３Ｐは前記出力バッファ１１Ｐの出力の後ろにインバータ１１６とトランジスタ１１７を設けトランジスタ１１７のドレインを出力する。オープンドレイン出力バッファ１３Ｎもオープンドレイン出力バッファ１３Ｐと同じ構成である。尚、Ｐチャネルトランジスタ１１２やＮチャネルトランジスタ１１３は内部駆動であるので駆動能力を小さくしたものでよい。
【００６３】
ストローブ（Ｐ）信号、ストローブ（Ｎ）信号には出力電圧を得るための終端抵抗３３、３４を接続する。受け側は前記の差動入力バッファブロック２０とする。
【００６４】
又、図示してないが複数の差動入力バッファブロック２０を駆動する例もある。この場合、差動出力バッファ１０Ｂへの調整用の信号（制御クロック（Ｐ）、制御データ（Ｐ）、制御クロック（Ｎ）、制御データ（Ｎ））は、受信する差動信号波形が受信側を代表する差動入力バッファブロック２０の一つから戻す様にすればよい。
【００６５】
次に、本発明の第３の実施形態について図面を参照して説明する。本実施形態では図１の二つの出力バッファの各々を図１２（１）に示す様に構成する。即ち、Ｐチャネルトランジスタ１１２とＮチャネルトランジスタ１１３のゲート信号を別にすることなく、ＩＮ（ストローブ或いは＃ストローブ）の立ち上がりから前記ゲート信号の立ち下がり（出力オン指示）迄の動作時間を調整出来る様可変とし、ＩＮの立ち下がりから前記ゲート信号の立ち上がり（出力オフ指示）迄の動作時間を固定（前記動作時間の中央値）とする。
【００６６】
出力バッファ１４ＰはＩＮ信号の立ち上がり及び立ち下がり微分を作成する
ディレイゲート（固定）１１９及び排他論理和ゲート１２０と、ＡＮＤゲート１２１、１２２と可変ディレイゲート１１４と固定ディレイゲート１１５とＲＳフリップフロップ１１８と出力段のＰチャネルトランジスタ１１２とＮチャネルトランジスタ１１３から構成される。
【００６７】
図１３のタイムチャートを参照し、出力バッファ１４Ｐの動作を説明する。ＩＮ信号とこれの遅れ信号（ＩＮ’）との排他論理和信号は、ＩＮ信号の立ち上がり及び立ち下がり微分信号（Ｅ）となる。この信号をＩＮによりゲートしＩＮの立ち上がり微分信号（Ａ）が出力され、ＩＮ’によりゲートした信号はＩＮの立ち下がり微分信号（Ｂ）となる。
【００６８】
従って、ＩＮ信号が立ち上がると可変ディレイゲート１１４の遅延値に依存した時間後にＲＳ−ＦＦ１１８へのリセットパルスがオンし（セットパルスはオフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＬとなりＮチャネルトランジスタ１１３がオフし、Ｐチャネルトランジスタ１１２がオンし出力が立ち上がる。
【００６９】
ＩＮ信号が立ち下がると固定時間後にＲＳ−ＦＦ１１８へのセットパルスがオンし（リセットパルスはオフのまま）、ＲＳ−ＦＦ１１８出力（Ｑ）がＨとなりＰチャネルトランジスタ１１２がオフし、Ｎチャネルトランジスタ１１３がオンし出力が立ち下がる。
【００７０】
出力バッファ１４Ｐ、１４Ｎをこの様に構成することで出力バッファ出力段のスイッチング動作時に瞬間的に流れる貫通電流の増加を回避できる。
【００７１】
次に図１２（２）は上記貫通電流増加を回避したオープンドレイン出力バッファ１５Ｐの例であり、出力バッファの出力段をオープンドレイントランジスタ１１７としたものであり、他は出力バッファ１４Ｐと同様である。動作についてもこれと同様である。
【００７２】
出力バッファの出力を複数に供給しないのであれば、オープンドレイントランジスタ１１７の代わりにドレインやコレクタが抵抗等を通じＶＤＤやＶＣＣに接続されたトランジスタとする構成でもよい。
【００７３】
前記図５には差動出力バッファを含む集積回路１から差動入力バッファブロックを含む集積回路２への伝送を示したが、受信側を複数の集積回路としてもよい。又、差動出力バッファと一つ以上の差動入力バッファブロックを一つの集積回路のサブストレートに集積したＩＣであってもよい。
【００７４】
上記第１及び第２の実施形態の例では、出力バッファの出力段のＰチャネルトランジスタ１１２に接続されるディレイゲートを可変にしているが、同様の方法でＮチャネルトランジスタ１１３側のディレイゲートを可変してもよい（差動入力バッファブロックの位相比較器でストローブ（Ｐ）信号、ストローブ（Ｎ）信号の立下り時の位相差を検出し、ポジティブ側出力バッファ、ネガティブ側出力バッファに立ち下がりタイミングの遅延／早期化を指示することで実現出来る）。
【００７５】
上記第１、第２及び第３の実施形態の例において、調整によって発振が起きないよう、フィードバックの係数は最適にとる必要があるが、このために可変ディレイゲート１１４の調整ステップを十分小さくとる方法の他に、制御クロック（Ｐ）、（Ｎ）の途中に分周回路を挿入して、ｎ回に１回だけ可変ディレイゲート１１４の調整を行うようにする方法もある。
また、Ｖｒｅｆを可変するとクロスポイントを最適な値に設定できる。
【００７６】
【発明の効果】
以上説明した様に本発明によればＬＳＩ製造ばらつきや回路構成やノイズによって生じる、差動信号のクロスポイント電位の基準電位からのずれを自動補正するので、ずれに起因する設計、製造後の誤動作を回避する効果を有する。
【００７７】
又、本発明の第３実施形態によれば出力バッファ出力段のスイッチング動作時の貫通電流の増加を伴わずに差動信号のクロスポイント電位の基準電位からのずれを自動補正出来る。
【００７８】
又、差動信号の受信側に供給する基準電位設定を調整出来るようにすればより広範囲の回路的な誤動作を回避出来る。
【図面の簡単な説明】
【図１】本発明の第１実施形態の全体の回路構成を示すブロック図。
【図２】図１の可変ディレイゲート１１４の構成例を示したブロック図。
【図３】図１の可変ディレイゲート１１４と固定ディレイゲート１１５をまとめ固定遅延出力付きの可変ディレイゲート１１４Ａとした場合の構成を示すブロック図。
【図４】図１の位相比較器２８の構成例を示したブロック図。
【図５】本発明の第１実施形態の全体の金物構成を示した図。
【図６】本発明の第１実施形態の動作やタイミングを示すタイムチャートでストローブのクロスポイントがＶｒｅｆよりも高い場合のチャート。
【図７】本発明の第１実施形態で、ストローブのクロスポイントがＶｒｅｆよりも低い場合のタイミングを示すタイムチャート。
【図８】本発明の第１実施形態の第２実施例の全体構成を示したブロック図である。
【図９】図８のディレイゲート１１４Ｂの構成を示すブロク図。
【図１０】図８の位相比較器２９の詳細構成を示したブロック図。
【図１１】本発明の第２実施形態の全体の回路構成を示すブロック図。
【図１２】（１）は本発明の第３実施形態の出力バッファ１４Ｐの構成を示すブロック図で、（２）はオープンドレイン出力バッファ１５Ｐの構成を示すブロック図。
【図１３】本発明の第３実施形態の出力バッファ１４Ｐの動作を示すタイムチャート。
【図１４】従来のＬＳＩ間を正負一組の差動形式で伝送する例を含む図。
【符号の説明】
１、２    集積回路
１０、１０Ａ、１０Ｂ    差動出力バッファ
１１２    Ｐチャネルトランジスタ
１１３    Ｎチャネルトランジスタ
１１４    可変ディレイゲート
１１４１−１〜１１４１−８    バッファゲート
１１４２、１１４２Ｂ    ２進カウンタ
１１４３    セレクタ
１１４Ｂ    ディレイゲート
１１５    固定ディレイゲート
１１６    インバータ
１１７    オープンドレイントランジスタ
１１８    ＲＳフリップフロップ
１１９    ディレイゲート（固定）
１１Ｐ、１１Ｎ    出力バッファ
１２０    排他論理和ゲート
１２１    ＡＮＤゲート
１２Ｐ、１２Ｎ    出力バッファ
１３Ｐ、１３Ｎ    オープンドレイン出力バッファ
１４Ｐ    出力バッファ
１５Ｐ    オープンドレイン出力バッファ
１６    インバータ
２０    差動入力バッファブロック
２１    差動入力バッファ
２２    差動入力バッファ
２３    差動入力バッファ
２８、２９    位相比較器
３１    基準電圧回路
３３、３４    終端抵抗
【図１】
0003794347.tif 000002
【図２】
0003794347.tif 000003
【図３】
0003794347.tif 000004
【図４】
0003794347.tif 000005
【図５】
0003794347.tif 000006
【図６】
0003794347.tif 000007
【図７】
0003794347.tif 000008
【図８】
0003794347.tif 000009
【図９】
0003794347.tif 000010
【図１０】
0003794347.tif 000011
【図１１】
0003794347.tif 000012
【図１２】
0003794347.tif 000013
【図１３】
0003794347.tif 000014
【図１４】
0003794347.tif 000015