(57)【特許請求の範囲】
【請求項１】
複数の処理要素を備えた信号処理装置であって、
前記複数の処理要素は、前記信号処理装置の入力データ信号を転送するための第１パスと、各々前記入力データ信号の対応する処理結果を示すデータ信号を転送するための第２及び第３パスとを構成するように縦続接続されており、
前記複数の処理要素の各々は、
前記第１パス上に配置された第１入力と、
前記第２パス上に配置された第２入力と、
前記第３パス上に配置された第３入力と、
前記第１入力を介して供給されたデータ信号を保持するためのデータ保持回路と、
前記データ保持回路から供給されたデータ信号と前記第２入力を介して供給された他のデータ信号との加減算の演算結果を求め、かつ該演算結果を示すデータ信号を前記第２パスへ供給するための演算回路と、
前記データ保持回路から供給されたデータ信号と前記演算結果を示すデータ信号とのいずれかを前記第１パスへ供給するための出力選択回路と、
前記第３入力を介して供給されたフラグ信号に前記演算結果の符号を示すフラグ信号を連結して保持し、かつ該連結されたフラグ信号を前記第３パスへ供給するためのフラグ保持回路と、
前記データ保持回路、前記演算回路、前記出力選択回路及び前記フラグ保持回路の各々の動作を制御するための処理制御回路とを備え、
前記演算回路は、
前記データ保持回路から供給されたデータ信号に一定量のシフト処理を施すための入力シフタと、
前記入力シフタによるシフト処理の結果を示すデータ信号と他のデータ信号との加減算を実行するための加減算器と、
前記加減算器の演算結果を示すデータ信号に一定量のシフト処理を施すための結果シフタと、
前記結果シフタによるシフト処理の結果を示すデータ信号を保持するための結果レジスタと、
前記第２入力を介して供給されたデータ信号と前記結果レジスタから供給されたデータ信号とのいずれかを前記加減算器へ供給するための入力選択回路とを備えたことを特徴とする信号処理装置。
【請求項２】
請求項１記載の信号処理装置において、
前記データ保持回路は、前記第１入力を介して供給された複数のデータ信号を保持するための複数のラッチを備え、
前記出力選択回路は、前記複数のラッチのうちの任意のラッチに保持されたデータ信号を前記第１パスへ供給する機能を備え、
前記演算回路は、前記複数のラッチに保持された複数のデータ信号の中から少なくとも１個のデータ信号を選択するためのデータ選択回路を更に備え、
前記入力シフタは、各々前記選択されたデータ信号に一定量のシフト処理を施し、かつ該シフト処理の結果を示すデータ信号を前記加減算器へ供給するための少なくとも１個のシフタを備えたことを特徴とする信号処理装置。
【請求項３】
請求項１記載の信号処理装置において、
前記演算回路は、前記第２入力を介して供給されたデータ信号を保持し、かつ該保持したデータ信号を前記入力選択回路へ供給するための入力レジスタを更に備えたことを特徴とする信号処理装置。
【請求項４】
請求項１記載の信号処理装置において、
前記演算回路は、前記入力選択回路から供給されたデータ信号と、前記加減算器から供給された前記演算結果を示すデータ信号とのいずれかを前記結果シフタへ供給するための結果選択回路を更に備えたことを特徴とする信号処理装置。
【請求項５】
請求項１記載の信号処理装置において、
前記処理制御回路は、前記データ保持回路、前記演算回路、前記出力選択回路及び前記フラグ保持回路の各々の動作を指定する制御情報を保持するための少なくとも１個の制御レジスタを備えたことを特徴とする信号処理装置。
【請求項６】
請求項１記載の信号処理装置において、
前記第３入力を介して供給されたフラグ信号が負の符号を示す場合には、前記処理制御回路から加算指令が発せられたときには減算を、前記処理制御回路から減算指令が発せられたときには加算をそれぞれ前記加減算器に実行させるための演算変更制御回路を更に備えたことを特徴とする信号処理装置。
【請求項７】
複数の処理要素を備えた信号処理装置であって、
前記複数の処理要素は、各々前記信号処理装置の対応する入力データ信号を転送するための第１及び第２パスと、前記入力データ信号の処理結果を示すデータ信号を転送するための第３パスとを構成するように縦続接続されており、
前記複数の処理要素の各々は、
前記第１パス上に配置された第１入力と、
前記第２パス上に配置された第２入力と、
前記第３パス上に配置された第３入力と、
前記第１入力を介して供給されたデータ信号を保持し、かつ該保持したデータ信号を前記第１パスへ供給するための第１ラッチと、
前記第２入力を介して供給されたデータ信号を保持し、かつ該保持したデータ信号を前記第２パスへ供給するための第２ラッチと、
前記第３入力を介して供給されたデータ信号を保持するための第３ラッチと、
与えられた選択信号に応じて、前記第１ラッチから供給されたデータ信号と前記第２ラッチから供給されたデータ信号とのいずれかを選択するための選択回路と、
前記選択されたデータ信号と前記第３ラッチから供給されたデータ信号との和を求めるための加算器と、
前記加算器の和を示すデータ信号に一定量のシフト処理を施し、かつ該シフト処理の結果を示すデータ信号を前記第３パスへ供給するためのシフタとを備えたことを特徴とする信号処理装置。
【請求項８】
請求項７記載の信号処理装置において、
前記信号処理装置の制御データ信号を転送するための第４パスと、前記制御データ信号の処理結果を示すデータ信号を転送するための第５パスとを構成するように縦続接続された複数の制御処理要素を更に備え、
前記複数の制御処理要素の各々は、
前記第４パス上に配置された第４入力と、
前記第５パス上に配置された第５入力と、
前記第４入力を介して供給されたデータ信号を保持し、かつ該保持したデータ信号を前記第４パスへ供給するための第４ラッチと、
前記第５入力を介して供給されたデータ信号を保持するための第５ラッチと、
前記第４ラッチから供給されたデータ信号に一定量のシフト処理を施すための制御シフタと、
前記第５ラッチから供給されたデータ信号から、前記制御シフタによるシフト処理の結果を示すデータ信号を減算するための減算器と、
前記第５ラッチから供給されたデータ信号と、前記減算器の減算結果を示すデータ信号とのいずれかを前記第５パスへ供給するための結果選択回路と、
前記減算器の減算結果の符号を示すフラグ信号を保持するためのフラグ保持回路とを備え、
前記複数の制御処理要素の各々のフラグ保持回路に保持されたフラグ信号は、前記複数の信号処理要素のうちの対応する信号処理要素の選択回路へ、前記選択信号としてそれぞれ与えられることを特徴とする信号処理装置。
【請求項９】
請求項７記載の信号処理装置において、
前記信号処理装置の制御データ信号を転送するための第４パスを構成するように縦続接続された複数の制御処理要素を更に備え、
前記複数の制御処理要素の各々は、
前記第４パス上に配置された第４入力と、
前記第４入力を介して供給されたデータ信号を保持し、かつ該保持したデータ信号を前記第４パスへ供給するための第４ラッチと、
定数データ信号を保持するための定数保持回路と、
前記第４ラッチから供給されたデータ信号と、前記定数保持回路から供給された定数データ信号との大小比較を実行するための比較器と、
前記大小比較の結果を示すフラグ信号を保持するためのフラグ保持回路とを備え、
前記複数の制御処理要素の各々のフラグ保持回路に保持されたフラグ信号は、前記複数の信号処理要素のうちの対応する信号処理要素の選択回路へ、前記選択信号としてそれぞれ与えられることを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号や音声信号などの算術演算処理のための信号処理装置に関するものである。
【０００２】
【従来の技術】
今日、従前のＮＴＳＣ（National Television System Committee）方式に加えて、ＥＤＴＶ（Extended Definition TV）方式、ＨＤＴＶ（High Definition TV）方式などの新たな放送方式が実用化されている。そこで、異なる放送方式の処理アルゴリズムに共用できるフレキシブルな映像信号処理装置の実現が強く望まれている。ところが、従来のテレビジョン受像機は、各々１つの放送方式に対応した複数の専用ハードウェアを内蔵し、受信信号に応じて使用ハードウェアを切り替えるものであったので、コスト高となる欠点があった。また、今後開始される放送方式に対応したり、処理アルゴリズムの変更に対応したりするためには、新たに専用ハードウェアを開発する必要があり、開発期間の長期化、開発コストアップという問題をも有していた。
【０００３】
ある種のテレビジョン受像機では、画素信号のフィルター処理すなわち積和演算処理に加えて、あるフレームに属する画素信号と他のフレームに属する画素信号との差分すなわちフレーム間差分を求める減算処理や、１フレーム内の２つの画素信号の差分すなわちエッジ量を求める減算処理が実行される。更に、フレーム間差分をエッジ量で割る除算処理により、動き量が求められる。動画処理の結果と静止画処理の結果とを動き量に応じた割合で加算するという混合処理も実行される。
【０００４】
フィルター処理を実行するための従来の積和演算回路は、複数の乗算回路と、複数の加算器とで構成されたものであった。個々の乗算回路は、例えば多数の全加算器をツリー状に接続してなる複雑な構造を有する。この積和演算回路は、複雑な構造を有する乗算回路を備えているため、回路規模が大きく、かつ処理速度が遅いという問題があった。
【０００５】
動き量の算出のための従来の除算回路は、ＲＯＭ（Read Only Memory）を用いたものであった。多数の除算結果をＲＯＭに格納しておき、被除数（フレーム間差分）と除数（エッジ量）との組み合わせに係る１つのアドレスをＲＯＭに与え、該アドレスに対応した１つの演算結果をＲＯＭから読み出すようにしたものである。この除算回路は、ＲＯＭを備えているため、回路規模が大きいという問題があった。
【０００６】
混合処理のための従来の混合回路は、２個の乗算回路と、１個の加算器と、１個の減算器とで構成されたものであった。個々の乗算回路は、例えば多数の全加算器をツリー状に接続してなる複雑な構造を有する。動画処理の結果をＡ、静止画処理の結果をＢ、動き量をＫとすると、混合処理の結果ＭＸは、例えば、
ＭＸ＝Ｋ×Ａ＋（１６−Ｋ）×Ｂ
の演算を実行することにより求められる。ここに、動き量Ｋは０から１６までの整数のうちの任意の整数である。この混合回路は、複雑な構造を有する乗算回路を備えているため、上記積和演算回路と同様の問題があった。
【０００７】
【発明が解決しようとする課題】
従来のテレビジョン受像機に内蔵された複数の専用ハードウェアの各々は、複数の専用ユニットの組み合わせで構成されていた。これらの専用ユニットには、上記のような積和演算回路、除算回路、混合回路などが含まれる。これらの専用ユニットを用いる限り、上記のようなフレキシブルな映像信号処理装置の実現は望めない。音声信号の処理についても同様である。
【０００８】
本発明の目的は、信号処理のための１つの回路ユニットを複数の処理アルゴリズムで共用できるようにすることにある。
【０００９】
本発明の他の目的は、信号処理装置の回路規模を削減することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＲＯＭや複雑な構造を有する乗算回路を用いずに、積和演算処理と除算処理とに共用できる信号処理装置を実現したものである。具体的には、互いに縦続接続された複数の処理要素により第１の信号処理装置を構成する。これら複数の処理要素により、第１の信号処理装置の入力データ信号を転送するための第１パスと、各々入力データ信号の対応する処理結果を示すデータ信号を転送するための第２及び第３パスとが構成される。複数の処理要素の各々は、第１パス上に配置された第１入力と、第２パス上に配置された第２入力と、第３パス上に配置された第３入力と、第１入力を介して供給されたデータ信号を保持するためのデータ保持回路と、該データ保持回路から供給されたデータ信号と第２入力を介して供給された他のデータ信号との加減算の演算結果を求めかつ該演算結果を示すデータ信号を第２パスへ供給するための演算回路と、データ保持回路から供給されたデータ信号と前記演算結果を示すデータ信号とのいずれかを第１パスへ供給するための出力選択回路と、第３入力を介して供給されたフラグ信号に前記演算結果の符号を示すフラグ信号を連結して保持しかつ該連結されたフラグ信号を第３パスへ供給するためのフラグ保持回路と、前記データ保持回路、演算回路、出力選択回路及びフラグ保持回路の各々の動作を制御するための処理制御回路とを備える。しかも、演算回路は、データ保持回路から供給されたデータ信号に一定量のシフト処理を施すための入力シフタと、該入力シフタによるシフト処理の結果を示すデータ信号と他のデータ信号との加減算を実行するための加減算器と、該加減算器の演算結果を示すデータ信号に一定量のシフト処理を施すための結果シフタと、該結果シフタによるシフト処理の結果を示すデータ信号を保持するための結果レジスタと、第２入力を介して供給されたデータ信号と結果レジスタから供給されたデータ信号とのいずれかを加減算器へ供給するための入力選択回路とを備えることとしたものである。
【００１１】
上記第１の信号処理装置によれば、入力シフタと加減算器とを利用することにより積和演算処理が実行される。第１パスを介して入力データ信号を転送し、かつ第２パスを介して積和演算処理の中間結果を示すデータ信号を転送するようにすれば、複数の処理要素で積和演算処理の最終結果を求めることができる。第２パスから第１パスへのバイパスを出力選択回路により構成して積和演算処理の最終結果を示すデータ信号を第１パスへ転送するようにすれば、残りの処理要素で他の処理を実行できる。また、上記第１の信号処理装置によれば、加減算器とフラグ保持回路と結果シフタと利用することにより除算処理が実行される。この際、除数信号は第１パスへ、被除数信号は第２パスへそれぞれ与えられ、除数信号が第１パスを介して、部分剰余信号が第２パスを介して、部分商信号が第３パスを介してそれぞれ転送される。そして、最終段の処理要素のフラグ保持回路から、除算処理の最終結果すなわち商を表わす信号が得られる。
【００１２】
また、本発明は、複雑な構造を有する乗算回路を用いずに、混合処理を実行するための信号処理装置を実現したものである。具体的には、互いに縦続接続された複数の処理要素により第２の信号処理装置を構成する。これら複数の処理要素により、各々第２の信号処理装置の対応する入力データ信号を転送するための第１及び第２パスと、入力データ信号の処理結果を示すデータ信号を転送するための第３パスとが構成される。複数の処理要素の各々は、第１パス上に配置された第１入力と、第２パス上に配置された第２入力と、第３パス上に配置された第３入力と、第１入力を介して供給されたデータ信号を保持しかつ該保持したデータ信号を第１パスへ供給するための第１ラッチと、第２入力を介して供給されたデータ信号を保持しかつ該保持したデータ信号を第２パスへ供給するための第２ラッチと、第３入力を介して供給されたデータ信号を保持するための第３ラッチと、第１ラッチから供給されたデータ信号と第２ラッチから供給されたデータ信号とのいずれかを与えられた選択信号に応じて選択するための選択回路と、該選択されたデータ信号と第３ラッチから供給されたデータ信号との和を求めるための加算器と、該加算器の和を示すデータ信号に一定量のシフト処理を施しかつ該シフト処理の結果を示すデータ信号を第３パスへ供給するためのシフタとを備えることとしたものである。
【００１３】
上記第２の信号処理装置によれば、混合されるべき２つのデータ信号が第１及び第２パスを介して転送され、かつ混合処理の中間結果を示すデータ信号が第３パスを介して転送される。そして、最終段の処理要素のシフタから、混合処理の最終結果を示す信号が得られる。
【００１４】
【発明の実施の形態】
以下、本発明に係る信号処理装置の具体例について、図面を参照しながら説明する。
【００１５】
図１は、本発明に係る信号処理装置の構成例を示している。図１において、信号処理装置１００は、互いに縦続接続された４個の信号処理要素（ＳＰＥ）１０５で構成されている。１段目から４段目までの各信号処理要素１０５をそれぞれＳＰＥ１、ＳＰＥ２、ＳＰＥ３及びＳＰＥ４と呼ぶことにする。各ＳＰＥは、第１入力１０１と、第２入力１０２と、第３入力１０３とを有する。
【００１６】
図２は、図１中のＳＰＥ１の内部構成を示している。ＳＰＥ１は、データ保持回路１と、演算回路２と、出力選択回路７と、フラグ保持回路１６と、処理制御回路５とを備えている。ＳＰＥ２、ＳＰＥ３及びＳＰＥ４の各々の内部構成も、図２と同様である。
【００１７】
データ保持回路１は、第１入力１０１を介して供給された３つのデータ信号を保持するための第１、第２及び第３ラッチ８，９，１０から構成されている。これら第１、第２及び第３ラッチ８，９，１０は、１つのシフトレジスタを構成するように、互いに縦続接続されている。
【００１８】
演算回路２は、第２入力１０２を介して供給されたデータ信号を保持するための第１レジスタ（入力レジスタ）３と、データ保持回路１に保持された３つのデータ信号の中から少なくとも１個のデータ信号を選択するためのデータ選択回路２２と、各々選択されたデータ信号に一定量のシフト処理を施すための第１及び第２シフタ（入力シフタ）１２，１３と、該第１及び第２シフタ１２，１３によるシフト処理の結果を示すデータ信号と他のデータ信号との加減算を実行するための加減算器１４と、該加減算器１４の演算結果Ｌを示すデータ信号に一定量のシフト処理を施すための第３シフタ（結果シフタ）１５と、該第３シフタ１５によるシフト処理の結果を示すデータ信号を保持するための第２レジスタ（結果レジスタ）４と、第１レジスタ３から供給されたデータ信号と第２レジスタ４から供給されたデータ信号とのいずれかを加減算器１４へ供給するための入力選択回路６とを有する。加減算器１４は、第２シフタ１３によるシフト処理の結果を示すデータ信号をＨ、第１シフタ１２によるシフト処理の結果を示すデータ信号をＩ、入力選択回路６から供給されたデータ信号をＪとするとき、加算Ｈ＋Ｉ、加算Ｉ＋Ｊ、減算Ｉ−Ｊ、又は、減算Ｊ−Ｉを実行するものである。減算を実行する場合には、加減算器１４は、減算結果Ｌを示すデータ信号とともに、該減算結果Ｌの符号を示すフラグ信号Ｋを供給する。以下の説明では、Ｌ＜０ならばＫ＝０であり、Ｌ≧０ならばＫ＝１であるものとする。なお、加減算器１４は、入力選択回路６から供給されたデータ信号をそのまま第３シフタ１５へ供給する機能をも有する。
【００１９】
出力選択回路７は、データ保持回路１に保持されている３つのデータ信号と第３シフタ１５から供給されたデータ信号との中からいずれか１つを選択して、第１出力１１１を介してＳＰＥ２の第１入力１０１へ供給するものである。第３シフタ１５の出力データ信号は、第２出力１１２を介してＳＰＥ２の第２入力１０２へも供給される。フラグ保持回路１６は、第３入力１０３を介して供給されたフラグ信号に加減算器１４から供給されたフラグ信号を連結して保持するものである。該連結されたフラグ信号は、第３出力１１３を介してＳＰＥ２の第３入力１０３へ供給される。処理制御回路５は、データ保持回路１、演算回路２、出力選択回路７及びフラグ保持回路１６の各々の動作を制御するものである。
【００２０】
図３は、処理制御回路５の内部構成を示している。処理制御回路５は、各々制御情報を記憶するための４つの制御レジスタ２００と、４つの制御レジスタ２００へ制御情報を書き込むための書き込み制御回路２０１と、４つの制御レジスタ２００から制御情報を読み出すための読み出し制御回路２０２とを備えている。書き込み制御回路２０１には、書き込み対象の制御レジスタ２００を指定するためのアドレスがアドレスバス２０４を介して、書き込むべき制御情報を示すデータがデータバス２０３を介して、書き込み制御信号が信号線２０５を介してそれぞれ与えられる。各制御レジスタ２００は、演算フィールドＯＰと、シフトフィールドＳＦＴと、選択フィールドＳＥＬと、ストアフィールドＳＴＲとからなっている。演算フィールドＯＰには、加減算器１４の演算則を指定する情報が格納される。シフトフィールドＳＦＴには、第１、第２及び第３シフタ１２，１３，１５の各々のシフト量が格納される。選択フィールドＳＥＬには、入力選択回路６、出力選択回路７及びデータ選択回路２２を制御するための情報が格納される。ストアフィールドＳＴＲには、データ保持回路１、第１レジスタ３、第２レジスタ４及びフラグ保持回路１６を制御するための情報が格納される。読み出し制御回路２０２には、信号線２０６を介してクロック信号ＣＬＫが与えられる。読み出し制御回路２０２は、与えられたクロック信号ＣＬＫに同期して４つの制御レジスタ２００から制御情報をサイクリックに読み出す。読み出された制御レジスタ２００の各フィールドの内容は、それぞれ制御信号２０７，２０８，２０９，２１０として出力される。
【００２１】
以上の構成を備えた信号処理装置１００は、積和演算処理と除算処理とを実行することができる。まず、積和演算処理の動作を説明する。積和演算の基本は、データ信号Ｙ１と定係数Ａ１との乗算である。ここでは、Ａ１＝１１／１６＝１／２＋１／８＋１／１６の例について説明する。データ信号Ｙ１は、第１入力１０１からＳＰＥ１の第１ラッチ８に与えられる。第１サイクルでは、ＳＰＥ１のデータ選択回路２２は第１ラッチ８に保持されているデータ信号Ｙ１を選択する。処理制御回路５は、第１及び第２シフタ１２，１３にそれぞれ１ビット及び３ビット右へシフトするように指示を出す。加減算器１４は、第１及び第２シフタ１２，１３の各出力を加算する。これにより、加算結果Ｌ＝Ｙ１×（１／２＋１／８）が得られる。この加算結果を示すデータ信号は、そのまま第３シフタ１５を素通りして第２レジスタ４に格納される。次の第２サイクルでは、ＳＰＥ１の第１ラッチ８のデータ信号Ｙ１が第２ラッチ９へ転送される。データ選択回路２２は、第２ラッチ９に保持されているデータ信号Ｙ１を選択する。処理制御回路５は、第１シフタ１２に４ビット右へシフトするように指示を出す。入力選択回路６は、第２レジスタ４から供給されたデータ信号を選択する。加減算器１４は、第１シフタ１２から供給されたデータ信号と入力選択回路６から供給されたデータ信号とを加算する。これにより、乗算結果Ｙ１×Ａ１＝Ｙ１×（１／２＋１／８＋１／１６）が得られる。
【００２２】
さて、上記の例ではＳＰＥ１で２サイクルかけて乗算Ｙ１×Ａ１を処理したが、上記第２サイクルの処理をＳＰＥ２で行なってもよい。この場合、ＳＰＥ１の第１ラッチ８に保持されているデータ信号Ｙ１と、ＳＰＥ１の第３シフタ１５に保持されているデータ信号Ｙ１×（１／２＋１／８）とは、第２サイクルにおいてそれぞれＳＰＥ２の第１ラッチ８と第１レジスタ３とに格納される。ＳＰＥ２において、第１ラッチ８のデータ信号Ｙ１は、データ選択回路２２及び第１シフタ１２を介して、右４ビットシフト処理が施されたうえで加減算器１４に与えられる。一方、第１レジスタ３のデータ信号Ｙ１×（１／２＋１／８）は入力選択回路６を介して加減算器１４に与えられる。加減算器１４は、加算の実行により乗算結果Ｙ１×（１／２＋１／８＋１／１６）を求める。このように、２つのＳＰＥでも乗算Ｙ１×Ａ１を処理することができる。しかも、ＳＰＥ２で第２サイクルの処理を行なっている時に、並行してＳＰＥ１で新たなデータ信号に対する処理を実行できる。このようなパイプライン処理を採用すれば、信号処理能力を向上させることができる。
【００２３】
なお、上記信号処理装置１００によれば、他のデータ信号Ｙ２と他の定係数Ａ２との乗算も同様にして実行され、かつ積和演算処理の結果Ｙ１×Ａ１＋Ｙ２×Ａ２が求められる。
【００２４】
次に、除算Ｘ／Ｙの実行について説明する。図４は、除算Ｘ／Ｙの１つのアルゴリズムを示している。ここで、被除数Ｘ及び除数Ｙはいずれも８ビットの整数であるものとする。まず、被除数Ｘと除数Ｙとから、１ビットの部分商Ｑ１と、部分剰余Ｒ１＝Ｘ−Ｙ×Ｑ１とが求められる。ここで、Ｘ≧ＹならばＱ１＝１かつＲ１＝Ｘ−Ｙであり、Ｘ＜ＹならばＱ１＝０かつＲ１＝Ｘである。次に、除数Ｙの右１ビットシフト結果Ｙ／２を新たな除数として、部分剰余Ｒ１と除数Ｙ／２とから、１ビットの部分商Ｑ２と、部分剰余Ｒ２＝Ｒ１−Ｙ／２×Ｑ２とが求められる。ここで、Ｒ１≧Ｙ／２ならばＱ２＝１かつＲ２＝Ｒ１−Ｙ／２であり、Ｒ１＜Ｙ／２ならばＱ２＝０かつＲ２＝Ｒ１である。次に、除数Ｙ／２の右１ビットシフト結果Ｙ／４を新たな除数として、部分剰余Ｒ２と除数Ｙ／４とから、１ビットの部分商Ｑ３と、部分剰余Ｒ３＝Ｒ２−Ｙ／４×Ｑ３とが求められる。ここで、Ｒ２≧Ｙ／４ならばＱ３＝１かつＲ３＝Ｒ２−Ｙ／４であり、Ｒ２＜Ｙ／４ならばＱ３＝０かつＲ３＝Ｒ２である。次に、除数Ｙ／４の右１ビットシフト結果Ｙ／８を新たな除数として、部分剰余Ｒ３と除数Ｙ／８とから、１ビットの部分商Ｑ４と、部分剰余Ｒ４＝Ｒ３−Ｙ／８×Ｑ４とが求められる。ここで、Ｒ３≧Ｙ／８ならばＱ４＝１かつＲ４＝Ｒ３−Ｙ／８であり、Ｒ３＜Ｙ／８ならばＱ４＝０かつＲ４＝Ｒ３である。求める商Ｘ／Ｙは、各々１ビットの部分商Ｑ１，Ｑ２，Ｑ３，Ｑ４を連結したものである。このようにして得られた４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４は、整数部分Ｑ１と、小数部分Ｑ２Ｑ３Ｑ４とを有するものである。同様にして、任意のビット長の商を求めることができる。
【００２５】
図５は、除算Ｘ／Ｙの他のアルゴリズムを示している。まず、被除数Ｘと除数Ｙとから、１ビットの部分商Ｑ１と、部分剰余ｒ１＝Ｘ−Ｙ×Ｑ１とが求められる。ここで、Ｘ≧ＹならばＱ１＝１かつｒ１＝Ｘ−Ｙであり、Ｘ＜ＹならばＱ１＝０かつｒ１＝Ｘである。次に、部分剰余ｒ１の左１ビットシフト結果ｒ１×２を新たな被除数として、被除数ｒ１×２と除数Ｙとから、１ビットの部分商Ｑ２と、部分剰余ｒ２＝ｒ１×２−Ｙ×Ｑ２とが求められる。ここで、ｒ１×２≧ＹならばＱ２＝１かつｒ２＝ｒ１×２−Ｙであり、ｒ１×２＜ＹならばＱ２＝０かつｒ２＝ｒ１×２である。次に、部分剰余ｒ２の左１ビットシフト結果ｒ２×２を新たな被除数として、被除数ｒ２×２と除数Ｙとから、１ビットの部分商Ｑ３と、部分剰余ｒ３＝ｒ２×２−Ｙ×Ｑ３とが求められる。ここで、ｒ２×２≧ＹならばＱ３＝１かつｒ３＝ｒ２×２−Ｙであり、ｒ２×２＜ＹならばＱ３＝０かつｒ３＝ｒ２×２である。次に、被除数ｒ３の左１ビットシフト結果ｒ３×２を新たな被除数として、被除数ｒ３×２と除数Ｙとから、１ビットの部分商Ｑ４と、部分剰余ｒ４＝ｒ３×２−Ｙ×Ｑ４とが求められる。ここで、ｒ３×２≧ＹならばＱ４＝１かつｒ４＝ｒ３×２−Ｙであり、ｒ３×２＜ＹならばＱ４＝０かつｒ４＝ｒ３×２である。求める商Ｘ／Ｙは、各々１ビットの部分商Ｑ１，Ｑ２，Ｑ３，Ｑ４を連結したものである。このようにして得られた４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４は、整数部分Ｑ１と、小数部分Ｑ２Ｑ３Ｑ４とを有するものである。同様にして、任意のビット長の商を求めることができる。
【００２６】
図６は、図５のアルゴリズムに従った除算Ｘ／Ｙの具体例を示している。この例では、被除数Ｘ＝０１０１００１０及び除数Ｙ＝００１１００１０から、４ビットの商Ｘ／Ｙが求められる。まず、減算Ｘ−Ｙが実行される。この減算の結果は正であるので、部分商Ｑ１＝１かつ部分剰余ｒ１＝Ｘ−Ｙである。次に、部分剰余ｒ１の左１ビットシフトによりｒ１×２が求められた後、減算ｒ１×２−Ｙが実行される。この減算の結果は正であるので、部分商Ｑ２＝１かつ部分剰余ｒ２＝ｒ１×２−Ｙである。次に、部分剰余ｒ２の左１ビットシフトによりｒ２×２が求められた後、減算ｒ２×２−Ｙが実行される。この減算の結果は負であるので、部分商Ｑ３＝０かつ部分剰余ｒ３＝ｒ２×２である。この際、減算の結果そのものすなわちｒ２×２−Ｙは捨てられ、先に求められていたｒ２×２が部分剰余ｒ３として採用される。次に、部分剰余ｒ３の左１ビットシフトによりｒ３×２が求められた後、減算ｒ３×２−Ｙが実行される。この減算の結果は正であるので、部分商Ｑ４＝１かつ部分剰余ｒ４＝ｒ３×２−Ｙである。このようにして、４ビットの商Ｑ１Ｑ２Ｑ３Ｑ４が求められる。つまり、商Ｘ／Ｙは１．１０１である。
【００２７】
上記信号処理装置１００は、図５に示された除算アルゴリズムを採用したものである。ここでは、ＳＰＥ１の第１ラッチ８に除数信号Ｙが、ＳＰＥ１の第１レジスタ３に被除数信号Ｘがそれぞれ保持されているものとする。第１サイクルでは、ＳＰＥ１のデータ選択回路２２は第１ラッチ８に保持されている除数信号Ｙを選択する。第１シフタ１２は、除数信号Ｙをそのまま加減算器１４へ供給する。一方、入力選択回路６は、被除数信号Ｘを加減算器１４へ供給する。加減算器１４は、減算Ｘ−Ｙを実行して、減算結果Ｌ＝Ｘ−Ｙを示すデータ信号と該減算結果の符号を示すフラグ信号Ｋとを供給する。フラグ信号Ｋは、除算Ｘ／Ｙの１ビット部分商Ｑ１を示す信号であり、フラグ保持回路１６に保持される。減算結果Ｘ−Ｙを示すデータ信号は、そのまま第３シフタ１５を素通りして第２レジスタ４に格納される。次の第２サイクルでは、ＳＰＥ１の第１ラッチ８の除数信号Ｙが第２ラッチ９へ転送される。入力選択回路６は、第１サイクルで得られたフラグ信号Ｋが１の場合には第２レジスタ４から供給されたデータ信号Ｘ−Ｙを選択し、該フラグ信号Ｋが０の場合には第１レジスタ３から供給されたデータ信号Ｘを選択して、該選択したデータ信号を加減算器１４へ供給する。加減算器１４は、入力選択回路６から供給されたデータ信号（Ｘ−Ｙ又はＸ）をそのまま出力する。したがって、加減算器１４の出力データ信号は除算Ｘ／Ｙの部分剰余ｒ１を示す信号である。第３シフタ１５は、加減算器１４から供給されたデータ信号ｒ１を左に１ビットシフトさせる。この結果、新たな被乗数信号ｒ１×２がＳＰＥ２の第２入力１０２に供給される。また、フラグ保持回路１６は部分商Ｑ１を示すフラグ信号をＳＰＥ２の第３入力１０３へ、出力選択回路７は第２ラッチ９から供給された除数信号ＹをＳＰＥ２の第１入力１０１へそれぞれ供給する。したがって、ＳＰＥ２の第１ラッチ８に除数信号Ｙが、ＳＰＥ２の第１レジスタ３に新たな被除数信号ｒ１×２がそれぞれ保持される。第３及び第４サイクルでは、ＳＰＥ２において、上記ＳＰＥ１における第１及び第２サイクルと同様の動作で、除算Ｘ／Ｙの１ビット部分商Ｑ２と、新たな被乗数信号ｒ２×２とが得られる。この際、ＳＰＥ２のフラグ保持回路１６は、２ビットの連結された部分商Ｑ１Ｑ２をＳＰＥ３へ供給する。以下同様の動作により、ＳＰＥ４のフラグ保持回路１６から４ビットの商Ｘ／Ｙ＝Ｑ１Ｑ２Ｑ３Ｑ４を示す信号が出力される。
【００２８】
以上のとおり、上記信号処理装置１００によれば、ＲＯＭや複雑な構造を有する乗算回路を用いずに、積和演算処理と除算処理とを実行することができる。なお当然ながら、該信号処理装置１００の中の各ＳＰＥは、単一の加算処理や単一の減算処理をも実行することができる。
【００２９】
図７は、図２のＳＰＥの変形例を示している。図７のＳＰＥ１０５ａは、除算Ｘ／Ｙの１ビット部分商Ｑ１を示すデータ信号と、新たな被乗数信号ｒ１×２とが１サイクルで得られるようにしたものである。図２のＳＰＥ中の第１レジスタ３と、第２レジスタ４と、第３シフタ１５とをなくして、結果選択回路１７と、結果シフタ１８と、結果レジスタ１９とを追加したものが、図７のＳＰＥ１０５ａである。結果選択回路１７は、加減算器１４で得られたフラグ信号Ｋが１の場合には加減算器１４で得られた減算結果Ｌを示すデータ信号を選択し、該フラグ信号Ｋが０の場合には入力選択回路６から供給されたデータ信号を選択して、該選択したデータ信号を結果シフタ１８へ供給する。結果シフタ１８は、結果選択回路１７から供給されたデータ信号に一定量のシフト処理を施す。結果レジスタ１９は、結果シフタ１８によるシフト処理の結果を示すデータ信号を保持し、かつ該保持したデータ信号を入力選択回路６、出力選択回路７及び第２出力１１２へ供給する。入力選択回路６は、第２入力１０２を介して供給されたデータ信号と結果レジスタ１９から供給されたデータ信号とのいずれかを加減算器１４及び結果選択回路１７へ供給する。
【００３０】
図７のＳＰＥ１０５ａによれば、加減算器１４が減算結果Ｌ＝Ｘ−Ｙを示すデータ信号と該減算結果Ｌの符号を示すフラグ信号Ｋとを出力すると、該フラグ信号Ｋが１の場合には減算結果を示すデータ信号Ｘ−Ｙが結果選択回路１７により選択され、該フラグ信号Ｋが０の場合には入力選択回路６から供給されたデータ信号Ｘが結果選択回路１７により選択される。すなわち、結果選択回路１７から結果シフタ１８へ供給されるデータ信号は、除算Ｘ／Ｙの部分剰余ｒ１を示す信号である。結果シフタ１８は、結果選択回路１７から供給された部分剰余信号ｒ１を左に１ビットシフトさせる。この結果、新たな被乗数信号ｒ１×２が結果レジスタ１９に保持される。一方、フラグ信号Ｋは、除算Ｘ／Ｙの１ビット部分商Ｑ１を示す信号であり、フラグ保持回路１６に保持される。以上のとおり、図７のＳＰＥ１０５ａによれば、除算Ｘ／Ｙの１ビット部分商Ｑ１を示す信号と、新たな被乗数信号ｒ１×２とが１サイクルで得られる。なお、結果レジスタ１９から入力選択回路６への信号パスを利用すれば、次の１ビット部分商Ｑ２を求めるための減算処理を、上記１ビット部分商Ｑ１を求めたのと同じ加減算器１４で実行できる。
【００３１】
図８は、図２のＳＰＥの他の変形例を示している。図８のＳＰＥ１０５ｂは、絶対値化処理のための構成を含んだものであり、処理制御回路５ａと加減算器１４との間に演算変更制御回路２５を介在させたものである。処理制御回路５ａは、加減算器１４のために２つの制御信号２０７ａ，２０７ｂを供給する。一方の制御信号２０７ａは、加算Ｉ＋Ｊの指令又は減算Ｉ−Ｊの指令を含むものとする。また、他方の制御信号２０７ｂは絶対値化指令を意味するものである。演算変更制御回路２５は、加算Ｉ＋Ｊの指令と絶対値化指令とが処理制御回路５ａから供給され、かつ第３入力１０３を介して負の符号を示すフラグ信号Ｆが供給された場合には、加減算器１４へ減算Ｉ−Ｊの指令を供給するように制御信号２０７ｃを加減算器１４に与える。また、演算変更制御回路２５は、減算Ｉ−Ｊの指令と絶対値化指令とが処理制御回路５ａから供給され、かつ第３入力１０３を介して負の符号を示すフラグ信号Ｆが供給された場合には、加減算器１４へ加算Ｉ＋Ｊの指令を供給するように制御信号２０７ｃを加減算器１４に与える。更に、第３入力１０３を介して正の符号を示すフラグ信号Ｆが供給された場合には、演算変更制御回路２５は、処理制御回路５ａから供給された加算又は減算の指令をそのまま加減算器１４へ供給する。
【００３２】
第１レジスタ３は、例えば、第２入力１０２を介して供給された差分Ａ−Ｂを示すデータ信号を保持する。第３入力１０３を介して供給されるフラグ信号Ｆは、該差分Ａ−Ｂの符号を示す信号である。ここで、Ａ−Ｂ＜０ならばＦ＝０であり、Ａ−Ｂ≧０ならばＦ＝１であるものとする。差分Ａ−Ｂを示すデータ信号は、入力選択回路６を介して加減算器１４にＪ入力として与えられる。また、データ信号Ｃが加減算器１４にＩ入力として与えられるものとする。
【００３３】
Ａ−Ｂ＜０すなわちＦ＝０の場合に処理制御回路５ａが減算Ｉ−Ｊの指令と絶対値化指令とを供給すると、加減算器１４は加算Ｉ＋Ｊを実行する。その加算結果Ｌは、
Ｌ＝Ｉ＋Ｊ＝Ｃ＋（Ａ−Ｂ）＝Ｃ−｜Ａ−Ｂ｜
で表わされる。また、Ａ−Ｂ≧０すなわちＦ＝１の場合に処理制御回路５ａが減算Ｉ−Ｊの指令と絶対値化指令とを供給すると、加減算器１４は減算Ｉ−Ｊを実行する。その減算結果Ｌは、
Ｌ＝Ｉ−Ｊ＝Ｃ−（Ａ−Ｂ）＝Ｃ−｜Ａ−Ｂ｜
で表わされる。すなわち、フラグ信号Ｆの如何にかかわらず、ある値Ｃから差分Ａ−Ｂの絶対値を減じる演算が加減算器１４によって実行される。
【００３４】
Ａ−Ｂ＜０すなわちＦ＝０の場合に処理制御回路５ａが加算Ｉ＋Ｊの指令と絶対値化指令とを供給すると、加減算器１４は減算Ｉ−Ｊを実行する。その減算結果Ｌは、
Ｌ＝Ｉ−Ｊ＝Ｃ−（Ａ−Ｂ）＝Ｃ＋｜Ａ−Ｂ｜
で表わされる。また、Ａ−Ｂ≧０すなわちＦ＝１の場合に処理制御回路５ａが加算Ｉ＋Ｊの指令と絶対値化指令とを供給すると、加減算器１４は加算Ｉ＋Ｊを実行する。その加算結果Ｌは、
Ｌ＝Ｉ＋Ｊ＝Ｃ＋（Ａ−Ｂ）＝Ｃ＋｜Ａ−Ｂ｜
で表わされる。すなわち、フラグ信号Ｆの如何にかかわらず、ある値Ｃに差分Ａ−Ｂの絶対値を加える演算が加減算器１４によって実行される。
【００３５】
以上のとおり、図８のＳＰＥ１０５ｂによれば、フラグ信号Ｆに応じて加減算器１４における演算則を変更することによって、差分Ａ−Ｂの絶対値化処理が達成される。なお、絶対値化の対象となるデータ信号が差分Ａ−Ｂに限らないことはいうまでもない。
【００３６】
図９は、図１中のＳＰＥの他の接続例を示している。図９の信号処理装置１００ａは、中央処理装置（ＣＰＵ）１０４と、３行４列の２次元アレイ状に配置された１２個のＳＰＥ１０５、すなわちＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３、ＳＰＥ１４、ＳＰＥ２１、ＳＰＥ２２、ＳＰＥ２３、ＳＰＥ２４、ＳＰＥ３１、ＳＰＥ３２、ＳＰＥ３３及びＳＰＥ３４と、１２個の接続回路１０６、すなわちＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ３１、Ｃ３２、Ｃ３３及びＣ３４とを備えている。例えば、Ｃ２２はＳＰＥ２２とＳＰＥ２３との間に介在している。そして、Ｃ２１とＣ２２との間、Ｃ２２とＣ２３との間、Ｃ１２とＣ２２との間及びＣ２２とＣ３２との間には、バイパス１０７，１０８，１０９，１１０がそれぞれ設けられている。１２個の接続回路１０６の各々は、データ信号をどこからどこへ転送すべきかを示す制御情報を記憶するための制御レジスタを内蔵している。ＣＰＵ１０４は、全てのＳＰＥ１０５と全ての接続回路１０６との各々の制御レジスタへのデータの書き込みを司るものである。そのために、データバス２０３と、アドレスバス２０４と、書き込み制御信号の転送のための信号線２０５とが設けられている（図３参照）。
【００３７】
上記信号処理装置１００ａによれば、各ＳＰＥ１０５が実行すべき処理を自由に設定できる。また、ＳＰＥ２２の出力データ信号をＳＰＥ１３及びＳＰＥ２３へ分配したり、ＳＰＥ２２の出力データ信号を該ＳＰＥ２２へ戻したり、ＳＰＥ２２の出力データ信号をＳＰＥ２４へ供給（ＳＰＥ２３をスキップする）したり、ＳＰＥ１４の出力データ信号をＳＰＥ２４へ供給したりすることができる。図９に例示するように信号処理装置１００ａを３つの部分１２１，１２２，１２３に分け、各部分に異なる処理を行なわせることも可能である。なお、信号処理装置１００ａの中に上記３種類のＳＰＥ１０５，１０５ａ，１０５ｂを混在させてもよい。
【００３８】
図１０は、本発明に係る信号処理装置の他の構成例を示している。図１０において、信号処理装置１５０は、混合回路７０と混合制御回路７１とで構成されている。混合回路７０は、互いに縦続接続された５個の信号処理要素（ＳＰＥ）７４で構成されている。混合回路７０の中の１段目から５段目までの各信号処理要素７４をそれぞれＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３、ＳＰＥ１４及びＳＰＥ１５と呼ぶことにする。混合回路７０の中の各ＳＰＥは、第１入力１５１と、第２入力１５２と、第３入力１５３とを有する。混合制御回路７１は、互いに縦続接続された５個の信号処理要素（ＳＰＥ）７５で構成されている。混合制御回路７１の中の１段目から５段目までの各信号処理要素７５をそれぞれＳＰＥ２１、ＳＰＥ２２、ＳＰＥ２３、ＳＰＥ２４及びＳＰＥ２５と呼ぶことにする。混合制御回路７１の中の各ＳＰＥは、第４入力１７１と、第５入力１７２とを有する。混合回路７０及び混合制御回路７１の中の各ＳＰＥには、クロック入力８０を介して共通のクロック信号ＣＬＫが供給される。ＳＰＥ２１は１ビットの混合率信号Ｍ１をＳＰＥ１１へ、ＳＰＥ２２は１ビットの混合率信号Ｍ２をＳＰＥ１２へ、ＳＰＥ２３は１ビットの混合率信号Ｍ３をＳＰＥ１３へ、ＳＰＥ２４は１ビットの混合率信号Ｍ４をＳＰＥ１４へ、ＳＰＥ２５は１ビットの混合率信号Ｍ５をＳＰＥ１５へそれぞれ供給する。
【００３９】
図１１は、図１０中のＳＰＥ１１の内部構成を示している。ＳＰＥ１１は、第１入力１５１を介して供給されたデータ信号を保持するための第１ラッチ５１と、第２入力１５２を介して供給されたデータ信号を保持するための第２ラッチ５２と、第３入力１５３を介して供給されたデータ信号を保持するための第３ラッチ５６と、選択回路５３と、加算器５４と、シフタ５５とを備えている。第１、第２及び第３ラッチ５１，５２，５６には、共通のクロック信号ＣＬＫが与えられる。第１ラッチ５１に保持されたデータ信号は、選択回路５３へ供給されるとともに、第１出力１６１を介してＳＰＥ１２の第１入力１５１へ供給される。第２ラッチ５２に保持されたデータ信号は、選択回路５３へ供給されるとともに、第２出力１６２を介してＳＰＥ１２の第２入力１５２へ供給される。選択回路５３は、第１ラッチ５１から供給されたデータ信号と第２ラッチ５２から供給されたデータ信号とのいずれかを１ビットの混合率信号（選択信号）Ｍ１に応じて選択するものである。具体的には、ＳＰＥ１１の選択回路５３は、Ｍ１＝１ならば第１ラッチ５１から供給されたデータ信号を、Ｍ１＝０ならば第２ラッチ５２から供給されたデータ信号をそれぞれ加算器５４へ供給する。加算器５４は、選択回路５３から供給されたデータ信号と第３ラッチ５６から供給されたデータ信号との和を示すデータ信号をシフタ５５へ供給するものである。シフタ５５は、加算器５４から供給されたデータ信号に左１ビットシフト処理を施して得られたデータ信号を出力するものである。シフタ５５の出力データ信号は、第３出力１６３を介してＳＰＥ１２の第３入力１５３へ供給される。なお、加算器５４は、第３ラッチ５６から供給されたデータ信号をそのままシフタ５５へ供給する機能をも有する。また、シフタ５５は、加算器５４から供給されたデータ信号をそのまま出力する機能をも有するものとする。ＳＰＥ１２、ＳＰＥ１３、ＳＰＥ１４及びＳＰＥ１５の各々の内部構成も、図１１と同様である。
【００４０】
図１２は、図１０中のＳＰＥ２１の内部構成を示している。ＳＰＥ２１は、第４入力１７１を介して供給されたデータ信号を保持するための第４ラッチ６０と、第５入力１７２を介して供給されたデータ信号を保持するための第５ラッチ６１とに加えて、制御シフタ６２と、減算器６６と、結果選択回路６７と、フラグ保持回路６９とを備えている。第４及び第５ラッチ６０，６１並びにフラグ保持回路６９には、共通のクロック信号ＣＬＫが与えられる。第４ラッチ６０に保持されたデータ信号は、制御シフタ６２へ供給されるとともに、第４出力１８１を介してＳＰＥ２２の第４入力１７１へ供給される。制御シフタ６２は、第４ラッチ６０から供給されたデータ信号に一定量のシフト処理を施して得られたデータ信号を減算器６６へ供給するものである。第５ラッチ６１に保持されたデータ信号は、減算器６６及び結果選択回路６７へ供給される。減算器６６は、第５ラッチ６１から供給されたデータ信号から制御シフタ６２によるシフト処理の結果を示すデータ信号を減算して、その減算の結果Ｔを示すデータ信号とともに、該減算結果Ｔの符号を示すフラグ信号Ｓを供給する。Ｔ＜０ならばＳ＝０であり、Ｔ≧０ならばＳ＝１であるものとする。結果選択回路６７は、Ｓ＝１ならば減算器６６の減算結果Ｔを示すデータ信号を、Ｓ＝０ならば第５ラッチ６１から供給されたデータ信号をそれぞれ、第５出力１８２を介してＳＰＥ２２の第５入力１７２へ供給する。フラグ保持回路６９は、減算器６６から供給されたフラグ信号Ｓを保持し、かつ該保持したフラグ信号Ｓを１ビットの混合率信号Ｍ１としてＳＰＥ１１へ供給する。ＳＰＥ２２、ＳＰＥ２３、ＳＰＥ２４及びＳＰＥ２５の各々の内部構成も、図１２と同様である。
【００４１】
上記混合回路７０の動作を説明する。ＳＰＥ１１の第１、第２及び第３入力１５１，１５２，１５３には、それぞれデータ信号Ａ、データ信号Ｂ及びデータ信号Ｏが与えられる。データ信号Ａは動画処理の結果を、データ信号Ｂは静止画処理の結果を、データ信号Ｏは定数０をそれぞれ示す信号である。ＳＰＥ１１、ＳＰＥ１２及びＳＰＥ１３の各々のシフタ５５は左１ビットシフト処理を実行し、ＳＰＥ１４及びＳＰＥ１５の各々のシフタ５５はシフト処理を実行しないものとする。ＳＰＥ１５のシフタ５５の出力ＭＸと、動き量Ｋとは、
ＭＸ＝Ｋ×Ａ＋（１６−Ｋ）×Ｂ
Ｋ＝Ｍ１×８＋Ｍ２×４＋Ｍ３×２＋Ｍ４×１＋Ｍ５
で表される。すなわち、５ビットの混合率Ｍ１Ｍ２Ｍ３Ｍ４Ｍ５に応じて、２つのデータ信号Ａ，Ｂを１７段階で混合することができる。
【００４２】
また、ＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３、ＳＰＥ１４及びＳＰＥ１５の各々のシフタ５５がいずれもシフト処理を実行せず、ＳＰＥ１５の加算器５４は第３ラッチ５６の出力をそのままシフタ５５へ供給するものとすると、ＳＰＥ１５のシフタ５５の出力ＭＸと、動き量Ｋとは、
ＭＸ＝Ｋ×Ａ＋（４−Ｋ）×Ｂ
Ｋ＝Ｍ１＋Ｍ２＋Ｍ３＋Ｍ４
で表される。すなわち、４ビットの混合率Ｍ１Ｍ２Ｍ３Ｍ４に応じて、２つのデータ信号Ａ，Ｂを５段階で混合することができる。
【００４３】
以上のとおり、上記混合回路７０によれば、複雑な構造を有する乗算回路を用いずに、様々な混合処理を実行することができる。しかも、各ＳＰＥのパイプライン動作が可能であり、混合処理結果を毎サイクル得ることができる。なお、ＳＰＥ１１の中の第３ラッチ５６及び加算器５４は省略可能である。
【００４４】
次に、上記混合制御回路７１の動作を説明する。ＳＰＥ２１の第４及び第５入力１７１，１７２には、それぞれデータ信号Ｄ及びデータ信号Ｃが与えられる。データ信号Ｃはフレーム間差分を、データ信号Ｄはエッジ量をそれぞれ示す信号である。ＳＰＥ２１の制御シフタ６２は右１ビットシフト処理を、ＳＰＥ２２の制御シフタ６２は右２ビットシフト処理を、ＳＰＥ２３の制御シフタ６２は右３ビットシフト処理を、ＳＰＥ２４の制御シフタ６２は右４ビットシフト処理を、ＳＰＥ２５の制御シフタ６２は右４ビットシフト処理をそれぞれ実行するものとする。これにより、混合制御回路７１は、図４のアルゴリズムに従った除算Ｃ／Ｄを実行することとなる。すなわち、５ビットの混合率Ｍ１Ｍ２Ｍ３Ｍ４Ｍ５は、商Ｃ／Ｄを表わしている。ここに、Ｃ／Ｄ≧１ならばＭ１＝Ｍ２＝Ｍ３＝Ｍ４＝Ｍ５＝１であり、Ｃ／Ｄ＜１ならばＭ１Ｍ２Ｍ３Ｍ４＝１６×Ｃ／ＤかつＭ５＝０である。
【００４５】
なお、データ信号Ｃを予め左へ４ビットシフトしておけば、ＳＰＥ２１の制御シフタ６２が左３ビットシフト処理を、ＳＰＥ２２の制御シフタ６２が左２ビットシフト処理を、ＳＰＥ２３の制御シフタ６２が左１ビットシフト処理をそれぞれ実行し、ＳＰＥ２４及びＳＰＥ２５の各々の制御シフタ６２がシフト処理を実行しないものとすることによって、上記と同等の結果が得られる。
【００４６】
以上のとおり、上記混合制御回路７１によれば、ＲＯＭや複雑な構造を有する乗算回路を用いずに、除算処理を実行することができる。しかも、各ＳＰＥのパイプライン動作が可能である。
【００４７】
図１３は、本発明に係る信号処理装置の更に他の構成例を示している。図１３において、信号処理装置１５０ａは、混合回路７０ａと混合制御回路７１ａとで構成されている。混合回路７０ａは、互いに縦続接続された４個の信号処理要素（ＳＰＥ）７４、すなわちＳＰＥ１１、ＳＰＥ１２、ＳＰＥ１３及びＳＰＥ１４で構成されている。混合回路７０ａの中の各ＳＰＥの内部構成は、図１１のとおりである。混合制御回路７１ａは、互いに縦続接続された４個の信号処理要素（ＳＰＥ）７５ａ、すなわちＳＰＥ２１、ＳＰＥ２２、ＳＰＥ２３及びＳＰＥ２４で構成されている。混合制御回路７１ａの中の各ＳＰＥは、第４入力１７３を有する。混合回路７０ａ及び混合制御回路７１ａの中の各ＳＰＥには、クロック入力８０を介して共通のクロック信号ＣＬＫが供給される。ＳＰＥ２１は１ビットの混合率信号Ｍ１をＳＰＥ１１へ、ＳＰＥ２２は１ビットの混合率信号Ｍ２をＳＰＥ１２へ、ＳＰＥ２３は１ビットの混合率信号Ｍ３をＳＰＥ１３へ、ＳＰＥ２４は１ビットの混合率信号Ｍ４をＳＰＥ１４へそれぞれ供給する。
【００４８】
図１４は、図１３中のＳＰＥ２１の内部構成を示している。ＳＰＥ２１は、第４入力１７３を介して供給されたデータ信号Ｚを保持するための第４ラッチ８１と、定数データ信号Ｚ１を保持するための定数保持回路８２とに加えて、比較器８３と、フラグ保持回路８４とを備えている。第４ラッチ８１及びフラグ保持回路８４には、共通のクロック信号ＣＬＫが与えられる。第４ラッチ８１に保持されたデータ信号Ｚは、比較器８３へ供給されるとともに、第４出力１８３を介してＳＰＥ２２の第４入力１７３へ供給される。定数保持回路８２は、定数データ信号Ｚ１を比較器８３へ供給する。比較器８３は、第４ラッチ８１のデータ信号Ｚから定数保持回路８２のデータ信号Ｚ１を減算して、その減算結果の符号を示すフラグ信号Ｓを供給する。減算結果が負ならばＳ＝０であり、減算結果が正又は０ならばＳ＝１であるものとする。フラグ保持回路８４は、比較器８３から供給されたフラグ信号Ｓを保持し、かつ該保持したフラグ信号Ｓを１ビットの混合率信号Ｍ１としてＳＰＥ１１へ供給する。つまり、Ｚ＜Ｚ１ならばＭ１＝０であり、Ｚ≧Ｚ１ならばＭ１＝１である。ＳＰＥ２２、ＳＰＥ２３及びＳＰＥ２４の各々の内部構成も、図１４と同様である。ただし、ＳＰＥ２２、ＳＰＥ２３及びＳＰＥ２４の各々の定数保持回路８２は、定数データ信号Ｚ２、Ｚ３及びＺ４をそれぞれ保持するものとする。ここに、Ｚ１＞Ｚ２＞Ｚ３＞Ｚ４である。
【００４９】
図１５は、上記混合制御回路７１ａの動作を示している。Ｚ１≦Ｚ≦Ｚｍａｘ（ＺｍａｘはＺの最大値、例えば１１１１である）ならばＭ１Ｍ２Ｍ３Ｍ４＝１１１１であり、Ｚ２≦Ｚ＜Ｚ１ならばＭ１Ｍ２Ｍ３Ｍ４＝０１１１であり、Ｚ３≦Ｚ＜Ｚ２ならばＭ１Ｍ２Ｍ３Ｍ４＝００１１であり、Ｚ４≦Ｚ＜Ｚ３ならばＭ１Ｍ２Ｍ３Ｍ４＝０００１であり、０≦Ｚ＜Ｚ４ならばＭ１Ｍ２Ｍ３Ｍ４＝００００である。したがって、上記信号処理装置１５０ａによれば、４ビットの混合率Ｍ１Ｍ２Ｍ３Ｍ４に応じて２つのデータ信号Ａ，Ｂを５段階で混合することができ、かつ各ＳＰＥのパイプライン動作が可能である。なお、上記混合回路７０ａの動作は図１０中の混合回路７０と同様であるので、その説明は省略する。
【００５０】
【発明の効果】
以上説明してきたとおり、本発明によれば、積和演算処理と除算処理とに共用できる信号処理装置を入力シフタと、加減算器と、フラグ保持回路と、結果シフタとで実現したので、その回路規模が削減される。また、混合処理を実行するための信号処理装置を選択回路と、加算器と、シフタとで実現したので、その回路規模が削減される。
【図面の簡単な説明】
【図１】本発明に係る信号処理装置の構成例を示すブロック図である。
【図２】図１中の１個の信号処理要素の内部構成を示すブロック図である。
【図３】図２中の処理制御回路の内部構成を示すブロック図である。
【図４】除算の１つのアルゴリズムを示す図である。
【図５】除算の他のアルゴリズムを示す図である。
【図６】除算の具体例を示す図である。
【図７】図２の信号処理要素の変形例を示すブロック図である。
【図８】図２の信号処理要素の他の変形例を示すブロック図である。
【図９】図１中の信号処理要素の他の接続例を示すブロック図である。
【図１０】本発明に係る信号処理装置の他の構成例を示すブロック図である。
【図１１】図１０中の上段要素列の中の１個の信号処理要素の内部構成を示すブロック図である。
【図１２】図１０中の下段要素列の中の１個の信号処理要素の内部構成を示すブロック図である。
【図１３】本発明に係る信号処理装置の更に他の構成例を示すブロック図である。
【図１４】図１３中の下段要素列の中の１個の信号処理要素の内部構成を示すブロック図である。
【図１５】図１３中の下段要素列の動作を示す図である。
【符号の説明】
１  データ保持回路
２  演算回路
３  第１レジスタ（入力レジスタ）
４  第２レジスタ（結果レジスタ）
５，５ａ  処理制御回路
６  入力選択回路
７  出力選択回路
８，９，１０  第１〜第３ラッチ
１２，１３  第１、第２シフタ（入力シフタ）
１４  加減算器
１５  第３シフタ（結果シフタ）
１６  フラグ保持回路
１７  結果選択回路
１８  シフタ（結果シフタ）
１９  レジスタ（結果レジスタ）
２２  データ選択回路
２５  演算変更制御回路
５１，５２  第１，第２ラッチ
５３  選択回路
５４  加算器
５５  シフタ
５６  第３ラッチ
６０，６１  第４，第５ラッチ
６２  制御シフタ
６６  減算器
６７  結果選択回路
６９  フラグ保持回路
７０，７０ａ  混合回路
７１，７１ａ  混合制御回路
７４  信号処理要素
７５，７５ａ  信号処理要素（制御処理要素）
８１  第４ラッチ
８２  定数保持回路
８３  比較器
８４  フラグ保持回路
１００，１００ａ  信号処理装置
１０１〜１０３  第１〜第３入力
１０４  中央処理装置（ＣＰＵ）
１０５，１０５ａ，１０５ｂ  信号処理要素
１５０，１５０ａ  信号処理装置
１５１〜１５３  第１〜第３入力
１７１，１７２  第４，第５入力
１７３  第４入力
２００  制御レジスタ
Ｍ１〜Ｍ５  混合率信号（選択信号）
【図１】
0003781476.tif 000002
【図２】
0003781476.tif 000003
【図３】
0003781476.tif 000004
【図４】
0003781476.tif 000005
【図５】
0003781476.tif 000006
【図６】
0003781476.tif 000007
【図７】
0003781476.tif 000008
【図８】
0003781476.tif 000009
【図９】
0003781476.tif 000010
【図１０】
0003781476.tif 000011
【図１１】
0003781476.tif 000012
【図１２】
0003781476.tif 000013
【図１３】
0003781476.tif 000014
【図１４】
0003781476.tif 000015
【図１５】
0003781476.tif 000016