(57)【特許請求の範囲】
【請求項１】
電力系統の事故を検出するリレーのトリップ出力回路に点検用インターロック回路を直列に設け、前記トリップ出力回路およびインターロック回路は発光素子のオン・オフ動作で半導体スイッチ素子を駆動する構成にし、前記インターロック回路は前記リレーの点検時を除いて該リレーの点検出力のオフで半導体スイッチ素子を常時オンさせておく静止形トリップ回路において、
前記トリップ出力回路及びインターロック回路は、事故検出時の前記半導体スイッチ素子のオン動作で前記発光素子の入力電流を通常時よりも高めてオン動作させる手段を備えたことを特徴とする静止形トリップ回路。
【請求項２】
電力系統の事故を検出するリレーのトリップ出力回路に点検用インターロック回路を直列に設け、前記トリップ出力回路およびインターロック回路は発光素子のオン・オフ動作で半導体スイッチ素子を駆動する構成にし、前記インターロック回路は前記リレーの点検時を除いて該リレーの点検出力のオフで半導体スイッチ素子を常時オンさせておく静止形トリップ回路において、
前記トリップ出力回路及びインターロック回路は、トリップ動作時の半導体スイッチ素子のオン電圧が高いときに前記発光素子の入力電流を通常時よりも高めてオン動作させる手段を備えたことを特徴とする静止形トリップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、保護継電装置のトリップ出力回路及び点検用インターロック回路に半導体スイッチ素子を利用した静止形トリップ回路に係り、特にトリップ出力回路及び点検用インターロック回路をフォトボル等で駆動する回路に関する。
【０００２】
【従来の技術】
この種の静止形トリップ回路には、スイッチング速度が速く、オン抵抗の小さいＭＯＳ型ＦＥＴやパワートランジスタ等の半導体スイッチ素子が使用されている。これら半導体スイッチ素子には、トリップコイル駆動電流として数アンペアの大きな電流が流れる。このような大電流回路を、５Ｖ系のディジタル回路素子により直接制御するのは、耐圧やノイズ等の問題があるため、フォトカプラやフォトボルなどの絶縁素子により分離している。
【０００３】
図８は、トリップ出力回路を示す。ＦＥＴ１は事故検出リレーからの検出信号ＦＳによって駆動され、ＦＥＴ２は主事故検出リレーからの検出信号Ｍによって駆動される。ＦＥＴ３とその駆動のための点検信号１１Ｔは、リレー点検時のインターロック回路になり、常時はオン制御され、リレー点検時にＦＥＴ１またはＦＥＴ２をオン動作させる際にオフ制御されることで、トリップコイルＴＣの駆動をロックする。
【０００４】
これらＦＥＴ１〜ＦＥＴ３とその駆動信号は、フォトボルＰＶ１〜ＰＶ３によってそれぞれ絶縁・分離される。
【０００５】
フォトカプラＰＣA〜ＰＣCは、それぞれＦＥＴ１〜ＦＥＴ３に並列に設けられ、インターロック回路及びトリップ出力回路のオン・オフ状態を監視する監視回路にされる。これらフォトカプラＰＣA〜ＰＣCは、電流制限抵抗Ｒａ〜Ｒｃとの直列接続で構成され、ＦＥＴ１〜ＦＥＴ３がオンのときはその両端電圧がほとんど零でオフ出力を得、ＦＥＴ１〜ＦＥＴ３がオフのときはその両端電圧が印加されてオン出力を得ることで監視する。
【０００６】
【発明が解決しようとする課題】
前記のように、論理信号系とトリップ出力回路系を絶縁・分離するために使用したフォトカプラ、フォトボルなどの絶縁素子が劣化した場合の故障モードにトリップ機能喪失の問題がある。
【０００７】
フォトカプラの場合、長期使用で電流伝達率ＣＴＲが低下し、出力電流が低下する。フォトボルの場合にも、出力電流と出力電圧の低下が起きる。このような素子の劣化対策として、監視回路が設けられるが、素子劣化は徐々に進行するために、実際には、監視の盲点が存在し、劣化によりＦＥＴの駆動不可能にもかかわらず監視で見つからない期間が存在する。
【０００８】
例えば、図８の構成において、監視電流Ｉａは、信号１１Ｔがオンの時、抵抗Ｒａ，Ｒｂを通して流れる数ｍＡの電流である。フォトボルＰＶ３の出力ＶOによってＦＥＴ３を駆動するゲート電圧Ｖｇｓが上記理由により低下していた場合、ＦＥＴ３が不完全オン（数ＫΩのインピーダンスを持ってオンしている）状態となる。このとき、ＦＥＴ３は数Ａのトリップ電流を流すことはできない。また、監視電流ＩａはＦＥＴ３を通して流れ、フォトカプラＰＣCには制限抵抗Ｒｃのため、オンできない。
【０００９】
なお、正常な監視では、ＦＥＴ３がオンするとフォトカプラＰＣCはオフし、ＦＥＴ３がオフするとフォトカプラＰＣCはオンする。
【００１０】
本発明の目的は、フォトカプラやフォトボルの劣化を防止し、また確実なトリップ動作を得ることができる静止形トリップ回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、前記課題を解決するため、トリップ出力回路及びインターロック回路を駆動するフォトボル等の入力電流を点検時に減じて点検すること、または通常時には減じておきトリップ出力時に高めるようにしたもので、以下の構成を特徴とする。
【００１３】
電力系統の事故を検出するリレーのトリップ出力回路に点検用インターロック回路を直列に設け、前記トリップ出力回路およびインターロック回路は発光素子のオン・オフ動作で半導体スイッチ素子を駆動する構成にし、前記インターロック回路は前記リレーの点検時を除いて該リレーの点検出力のオフで半導体スイッチ素子を常時オンさせておく静止形トリップ回路において、
前記トリップ出力回路及びインターロック回路は、事故検出時の前記半導体スイッチ素子のオン動作で前記発光素子の入力電流を通常時よりも高めてオン動作させる手段を備えたことを特徴とする。
【００１４】
また、電力系統の事故を検出するリレーのトリップ出力回路に点検用インターロック回路を直列に設け、前記トリップ出力回路およびインターロック回路は発光素子のオン・オフ動作で半導体スイッチ素子を駆動する構成にし、前記インターロック回路は前記リレーの点検時を除いて該リレーの点検出力のオフで半導体スイッチ素子を常時オンさせておく静止形トリップ回路において、
前記トリップ出力回路及びインターロック回路は、トリップ動作時の半導体スイッチ素子のオン電圧が高いときに前記発光素子の入力電流を通常時よりも高めてオン動作させる手段を備えたことを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明の実施形態を示すトリップ出力回路とインターロック回路の構成であり、監視回路は省略して示す。
【００１７】
同図が図８と異なる部分は、フォトボルＰＶ１とＰＶ２の入力回路の電流制限抵抗Ｒ１とＲ２に共通の電流制限抵抗Ｒ４を介挿し、フォトボルＰＶ３の電流制限抵抗Ｒ３に電流制限抵抗Ｒ５を介挿し、これら抵抗Ｒ４，Ｒ５をそれぞれ常時閉のスイッチ回路ＳＷ１，ＳＷ２を設け、スイッチ回路ＳＷ１の開放にはインターロック回路の点検信号１１Ｔを発生したときにタイマＴ１で一定時限だけ行い、スイッチ回路ＳＷ２の開放にはインターロック信号１１Ｔが復帰したときにタイマＴ２で一定時限だけ行う点にある。
【００１８】
図２は、点検時のタイムチャートを示す。点検時には点検信号１１ＴがハイレベルにされてＦＥＴ３をオフ状態にする。この点検開始でタイマＴ１が起動されてその時限だけスイッチ回路ＳＷ１を開放し、この間に事故検出リレーや主事故検出リレーに点検信号が印加され、その出力ＦＳ，Ｍに対してＦＥＴ１、２の出力の正常動作を監視回路でチェックする。したがって、点検は、フォトボルＰＶ１，ＰＶ２の入力電流を半減（Ｒ１とＲ２の抵抗値がＲ４に等しい場合）させて行う。
【００１９】
同様に、ＦＥＴ１、ＦＥＴ２の動作点検終了で、点検信号１１Ｔがローレベルに復帰したとき、タイマＴ２が起動されてその時限だけスイッチ回路ＳＷ２を開放し、この状態でＦＥＴ３の出力の正常動作を監視回路でチェックする。このときも、フォトボルＰＶ３の入力電流を半減させて動作チェックする。
【００２０】
このように、点検時にフォトボルＰＶ１〜ＰＶ３の入力電流を半減させてＦＥＴ１〜ＦＥＴ３をオン制御し、監視回路でそのオン動作を確認する。
【００２１】
以上のことから、本実施形態によれば、素子の劣化特性による監視回路の盲点をなくすことができる。これを以下に説明する。
【００２２】
一般に、大電流の監視を小電流の監視回路で実施することは困難である。つまり、大電流回路は、小電流が流れたときと大電流が流れたときとで応動が異なるからである。トリップ回路で間題になるのは、ＦＥＴに大電流が流せるか否かの監視を小電流を流すことで監視を行う点である（監視時に大電流を流すことはできない。大電流を流すことで、トリップしてしまうからである。）。ＦＥＴの電流特性では、大電流は流せないが、小電流なら流せるという領域が存在する。つまり、ＦＥＴの完全なオン、オフなら監視できるが、ＦＥＴのゲート電圧が低下していく過程で発生する不完全なオン、オフ領域では、監視の盲点が存在してしまう（この監視の盲点となる領域は、永久的に存在すのではない。ＦＥＴのゲート電圧がより低くなり、小電流でさえも流せなくなるまでの間である）。
【００２３】
したがって、本実施形態においては、フォトボルの入力電流を点検時に半減することで、フォトボルの劣化進行による監視盲点期間をスキップした監視ができる。つまり、フォトボルとＦＥＴの不完全なオン、オフ期間の影響を受けることなく点検ができる。
【００２４】
図３は、図１の変形例を示すトリップ出力回路である。図３では、点検時に点検オフ信号を主事故検出リレーから発生し、この信号でスイッチ回路ＳＷ１及びＳＷ２を一括して開放させることで点検期間で全てのフォトボルの入力電流を半減させて一括点検を行う。
【００２５】
図４は、他の実施形態を示すトリップ出力回路である。同図は、スイッチ回路ＳＷ１，ＳＷ２を常時開放させておき、監視回路のフォトカプラＰＣA，ＰＣBが共にオンしたときにスイッチ回路ＳＷ１，ＳＷ２を短絡させる。
【００２６】
本実施形態において、トリップ出力回路の点検は、従来と同様に、点検信号１１Ｔをハイレベルにして実行する。一方、実際の事故発生で監視回路のフォトカプラＰＣA，ＰＣBが共に動作したときには、スイッチ回路ＳＷ１，ＳＷ２を短絡させ、フォトボルＰＶ１〜ＰＶ３の入力電流を高め、ＦＥＴ１〜３の駆動を確実にする。
【００２７】
本実施形態においては、通常時にはスイッチ回路ＳＷ１，ＳＷ２を開放しておくことでフォトボルの入力電流を減らしておき、事故検出時等には入力電流を高めることができ、フォトボルの寿命を延ばすことができる。
【００２８】
すなわち、フォトボル、フォトカプラ、フォトモス等の素子は、入力回路にＬＥＤ（発光ダイオード）を内蔵した発光素子を内蔵するため、ＬＥＤ劣化による特性変化が存在する。なかでもフォトボルはＬＥＤ劣化の影響が出力回路の特性変化に現れやすい。フォトボルの出力に十分な電圧を発生させるには、入力電流を大きくする必要があるが、それは、ＬＥＤの劣化を早めるといったマイナス面がある。
【００２９】
そこで、通常時でのフォトボルの入力電流を減らしておき、その劣化を遅らせる、つまり長寿命化を図り、しかも事故検出時のトリップ動作が確実になる。
【００３０】
図５は、他の実施形態を示すインターロック回路の要部構成図である。本実施形態においては、フォトボルＰＶ３によってＦＥＴ３をオン・オフ駆動する回路構成において、フォトカプラＰＣOを設け、ＦＥＴ３のオン電圧が高い場合にフォトカプラＰＣOにオン出力を得てフォトボルＰＶ３の入力電流を高める。
【００３１】
フォトカプラＰＣOは、その入力回路でＦＥＴ３のアノード・カソード間の電圧監視を行い、事故発生時にＦＥＴ３のオン電圧が高くなっていたときに出力にオン状態を得て抵抗ＲＴを短絡させる。抵抗ＲＴは、抵抗ＲＵと直列接続されて抵抗ＲＦに並列接続され、その短絡でフォトボルＰＶ３への入力電流を高める。
【００３２】
これにより、ＦＥＴ３が不完全動作領域にある場合にもフォトボルＰＶ３の動作電流を高め、事故発生時に確実なトリップ動作を得ることができる。
【００３３】
ＦＥＴは不完全動作領域に入ると、インピーダンスが増加しているため、トリップ時にドレイン、ソース間に１１０Ｖが発生する。これをフォトカプラＰＣO（フォトモスなど）で検出して、フォトボルＰＶ３の入力電流を高めることで、ＦＥＴ３が不完全動作領域にある場合のトリップ時にフォトボルの出力を増加し、ＦＥＴ３の駆動を確実に行い、トリップ動作を確実にする。
【００３４】
なお、本実施形態ではインターロック回路に適用した場合を示すが、トリップ出力回路に適用して同等の作用効果を得ることができる。
【００３５】
図６及び図７は、他の実施形態を示すインターロック回路の要部構成図である。図６では、ＦＥＴ３のゲート電圧を発生させるのに、パルストランスＰＴによって絶縁した交流電圧を発生させ、この交流をダイオードＤとコンデンサＣにより整流平滑する。また、ＦＥＴ３のゲート電圧のオン・オフには、フォトカプラＰＣGを使用し、通常時には出力をオフさせておき、その入力回路に点検信号を印加したときにオンしてＦＥＴ３をオフ状態にする。
【００３６】
図７では、パルストランスＰＴに代えて、ＤＣ／ＤＣコンバータによって交流電圧を得る場合である。
【００３７】
これら構成によれば、ＤＣ／ＤＣコンバータやパルストランスには経年変化による出力電圧の低下故障モードがないため、ＦＥＴ３の不完全動作域の監視盲点を考慮する必要がない。また、ゲート電圧のオン、オフには、フォトカプラ等を使用するが、このフォトカプラも常時オフで使用するため（点検時のみオン）、劣化はほとんどない。
【００３８】
なお、図６および図７の実施形態ではインターロック回路に適用した場合を示すが、トリップ出力回路に適用できる。この場合、トリップ出力回路ではフォトカプラＰＣGが常時オン駆動されるため、その劣化の問題が発生するが、前記までの実施形態と同様に、フォトカプラＰＣGの入力電流を常時は半減させておくことで対応できる。
【００３９】
【発明の効果】
以上のとおり、本発明によれば、トリップ出力回路及びインターロック回路を駆動するフォトボル等の入力電流を点検時に減じて点検すること、または通常時には減じておきトリップ出力時に高めるようにしたため、フォトカプラやフォトボルの劣化を防止し、また確実なトリップ動作を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す回路構成（その１）。
【図２】図１における点検時のタイムチャート。
【図３】本発明の実施形態を示す回路構成（その２）。
【図４】本発明の実施形態を示す回路構成（その３）。
【図５】本発明の実施形態を示すインターロック回路の構成（その１）。
【図６】本発明の実施形態を示すインターロック回路の構成（その２）。
【図７】本発明の実施形態を示すインターロック回路の構成（その３）。
【図８】従来のフォトボルによるＦＥＴ駆動回路および監視回路。
【符号の説明】
ＦＥＴ１〜ＦＥＴ３…半導体スイッチ素子
ＰＶ１〜ＰＶ３…フォトボル
ＳＷ１、ＳＷ２…スイッチ回路
Ｔ１、Ｔ２…タイマ
ＰＣA，ＰＣB，ＰＣC，ＰＣO，ＰＣG…フォトカプラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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