(57)【特許請求の範囲】
【請求項１】
出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が切り離されると共に前記出力線に電源電位が供給されて前記出力線が“Ｈ”レベルに引き上げられ、出力確定期間では入力信号が与えられると共に前記出力線への電源電位の供給が停止され、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが接続され、前記出力線を介して確定した論理値を出力するダイナミック回路と、
出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“Ｌ”レベルに引き下げられ、前記出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力するＰｓｅｕｄｏ−ＮＭＯＳ回路と、
前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路に接続され、前記ダイナミック回路の前記出力線の信号に応じて、前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する制御回路と、
を備え、前記ダイナミック回路と前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の確定した論理値は同一又は相補的であり、前記出力確定期間において前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線が前記接地電位に接続されて“Ｌ”レベルに引き下げられたときは、前記ダイナミック回路の対応する前記出力線の変化に応答して前記制御回路が前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を停止することを特徴とする論理回路。
【請求項２】
前記ダイナミック回路と前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路は、同じ論理で構成されたＮＭＯＳ・ＦＥＴからなることを特徴とする請求項１に記載の論理回路。
【請求項３】
出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が接続されて前記出力線が“Ｌ”レベルに引き下げられ、出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第２のＰｓｅｕｄｏ−ＮＭＯＳ回路と、
出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“Ｌ”レベルに引き下げられ、前記出力確定期間では前記入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第１のＰｓｅｕｄｏ−ＮＭＯＳ回路と、
前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線からの信号に応じて、前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する第１の制御回路と、
前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線からの信号に応じて、前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する第２の制御回路と、
を備え、前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路と前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路は相補的であり、前記出力確定期間において前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路及び前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路のうちの一方の前記出力線に前記接地電位が接続されて“Ｌ”レベルに引き下げられたときは、他方の前記出力線の“Ｈ”レベルの変化に応答して前記第１又は第２の制御回路が前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路及び前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路のうちの他方の前記出力線への電源電位の供給を停止することを特徴とする論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は論理回路に関し、とくに多ビットのデータ列に最初に現れる０又は１をサーチする論理回路に関する。
【０００２】
【従来の技術】
コンピュータのハードウェアを構成する論理回路の一つに０（ゼロ）サーチ回路又は１サーチ回路と呼ばれる回路（以下、０又は１サーチ回路）がある。この回路は、２進数のデータ列のビットを上位ビットから順に検査したときに、最初に現れる０又は１をサーチする回路であり、例えばデータ列の大小を比較する比較器や、２以上の入力ラインに０又は１が入ったときに、最も優先順位の高い入力ラインを表す出力コードを生成するプライオリティエンコーダなどの基本回路として用いられている。
【０００３】
【発明が解決しようとする課題】
ところで、従来の０又は１サーチ回路では、多くの論理ゲートがマトリクス状あるいはツリー状に接続された構造となっているため、回路構成が複雑なものとなっていた。また、入力から出力までの間に多くのルートを通ることになるために処理に時間がかかるという問題点があった。
【０００４】
この発明の目的は、簡単な回路構成でかつ高速処理が可能な論理回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が切り離されると共に前記出力線に電源電位が供給されて前記出力線が“Ｈ”レベルに引き上げられ、出力確定期間では入力信号が与えられると共に前記出力線への電源電位の供給が停止され、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが接続され、前記出力線を介して確定した論理値を出力するダイナミック回路と、出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“Ｌ”レベルに引き下げられ、前記出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力するＰｓｅｕｄｏ−ＮＭＯＳ回路と、前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路に接続され、前記ダイナミック回路の前記出力線の信号に応じて、前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する制御回路とを備え、前記ダイナミック回路と前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の確定した論理値は同一又は相補的であり、前記出力確定期間において前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線が前記接地電位に接続されて“Ｌ”レベルに引き下げられたときは、前記ダイナミック回路の対応する前記出力線の変化に応答して前記制御回路が前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を停止することを特徴とする論理回路である。
【０００６】
請求項２の発明は、請求項１の発明において、前記ダイナミック回路と前記Ｐｓｅｕｄｏ−ＮＭＯＳ回路は、同じ論理で構成されたＮＭＯＳ・ＦＥＴからなることを特徴とする。
【０００７】
請求項３の発明は、出力線と接地電位との間に接続され、プリチャージ期間では前記出力線と前記接地電位が接続されて前記出力線が“Ｌ”レベルに引き下げられ、出力確定期間では入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第２のＰｓｅｕｄｏ−ＮＭＯＳ回路と、出力線と接地電位との間に接続され、前記プリチャージ期間では、前記出力線と前記接地電位とが接続されて前記出力線が“Ｌ”レベルに引き下げられ、前記出力確定期間では前記入力信号が与えられると共に前記出力線に電源電位が供給されて、その論理演算の値に応じて、選択的に前記出力線と前記接地電位とが切り離され、前記出力線を介して確定した論理値を出力する第１のＰｓｅｕｄｏ−ＮＭＯＳ回路と、前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線からの信号に応じて、前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する第１の制御回路と、前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線からの信号に応じて、前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路の前記出力線への電源電位の供給を制御する第２の制御回路とを備え、前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路と前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路は相補的であり、前記出力確定期間において前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路及び前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路のうちの一方の前記出力線に前記接地電位が接続されて“Ｌ”レベルに引き下げられたときは、他方の前記出力線の“Ｈ”レベルの変化に応答して前記第１又は第２の制御回路が前記第１のＰｓｅｕｄｏ−ＮＭＯＳ回路及び前記第２のＰｓｅｕｄｏ−ＮＭＯＳ回路のうちの他方の前記出力線への電源電位の供給を停止することを特徴とする論理回路である。
【００１２】
【発明の実施の形態】
以下、この発明に係わる論理回路の具体的な実施形態を図面を参照しながら説明する。
【００１３】
図１は、この発明に係わる論理回路を４ビットのプライオリティエンコーダに適用した場合の回路構成図である。このプライオリティエンコーダ１は、４ビットの入力データのうち、最も優先順位の高い入力ラインに対応する２ビットの出力コードを生成する回路であり、１サーチ回路２と、この１サーチ回路２の出力をエンコードするエンコーダ３とから構成されている。
【００１４】
次に、１サーチ回路２の構成について説明する。なお、エンコーダ３は既存のエンコーダ回路で構成することができるので説明を省略する。
【００１５】
１サーチ回路２は、入力データＩＮ＜０＞、ＩＮ＜１＞、ＩＮ＜２＞、ＩＮ＜３＞の各ビット値を優先順位の高いＩＮ＜０＞、ＩＮ＜１＞・・・の順に検査し、ＩＮ＜ｉ＞（０≦ｉ≦３）で最初に１が現れたときは、出力データＳ＜０＞、Ｓ＜１＞、Ｓ＜２＞、Ｓ＜３＞の中でＳ＜ｉ＞（０≦ｉ≦３）のみに１、その他のＳ＜ｊ＞（ｊ≠ｉ）には０、Ｙには１を出力する。また、ＩＮ＜ｉ＞（０≦ｉ≦３）がすべて０であるときは、Ｓ＜ｉ＞（０≦ｉ≦３）にはすべて１、Ｙには０を出力する回路である。
【００１６】
図１に示す１サーチ回路２は、入力データＩＮ＜０＞を入力するＮＯＴ回路１１と、ＩＮ＜１＞及びＩＮ＜０＞を入力する２入力のＮＯＲ回路１２と、ＩＮ＜２＞、ＩＮ＜０＞及びＩＮ＜１＞を入力する３入力のＮＯＲ回路１３と、ＩＮ＜３＞、ＩＮ＜０＞、ＩＮ＜１＞及びＩＮ＜２＞を入力する４入力のＮＯＲ回路１４とを備えている。
【００１７】
ＮＯＴ回路１１、ＮＯＲ回路１２〜１４の出力は、続くＮＯＴ回路１５〜１８により反転され、さらにＮＯＴ回路１９〜２２により反転されて２入力のＮＯＲ回路２３〜２６の入力ラインＡ０〜Ａ３に入力される。また同時に、ＮＯＲ回路２３の入力ラインＢ０にはビット信号“０”、ＮＯＲ回路２４の入力ラインＢ１にはＮＯＴ回路１５の反転信号、ＮＯＲ回路２５の入力ラインＢ２にはＮＯＴ回路１６の反転信号、ＮＯＲ回路２６の入力ラインＢ３にはＮＯＴ回路１７の反転信号がそれぞれ入力される。ＮＯＲ回路２３〜２６での演算結果は、出力データＳ＜０＞、Ｓ＜１＞、Ｓ＜２＞、Ｓ＜３＞として取り出される。また、ＮＯＴ回路１８で反転された信号は出力データＹとして取り出される。
【００１８】
上記のように構成された１サーチ回路２において、例えばビット並び“０１０１”の入力データＩＮ＜３：０＞が入力した場合について見てみると、ＮＯＴ回路１１、ＮＯＲ回路１２〜１４ではビット並びが“１０００”となり、続くＮＯＴ回路１５〜１８では“０１１１”となる。ここまでの演算では、入力データのビットを上位から順に調べてゆき、ビット並びが“０、１”となる位置を検出して、それ以降のビット値をすべて１としている。したがって、ＩＮ＜３：０＞＝“０１０１”においては、ＩＮ＜２＞以降のビットは、その値にかかわらず全て１（“０１１１”）となる。この後、ＮＯＴ回路１９〜２２、ＮＯＲ回路２３〜２６を経て、出力データＳ＜３：０＞のビット並びは“０１００”として出力される。
【００１９】
同様に、ビット並び“１ＸＸＸ”、“００１Ｘ”、“０００１”の入力データ（Ｘは０でも１でもよい）が入力されたときには、それぞれ“１０００”、“００１０”、“０００１”が出力される。また、入力データＩＮ＜３：０＞の中に少なくとも一つ“１”が含まれている場合は、出力データＹとして１が出力される。
【００２０】
一方、ビット並び“００００”の入力データＩＮ＜３：０＞が入力した場合には、ＮＯＴ回路１１、ＮＯＲ回路１２〜１４ではビット並びが“１１１１”となり、続くＮＯＴ回路１５〜１８では“００００”となる。ここでは、入力データのビット並びが“０、１”となる組み合わせがないため、ＮＯＴ回路１９〜２２、ＮＯＲ回路２３〜２６を経た出力データＳ＜３：０＞のビット並びは“００００”となる。また、入力データＩＮ＜３：０＞の中に“１”が含まれていない場合は、出力データＹとして０が出力される。
【００２１】
続いて、出力データＳ＜３：０＞はエンコーダ３に入力されて、最も優先順位の高い入力ラインを表す２ビットの出力コードＱ０、Ｑ１が生成される。ちなみに、出力データＳ＜３：０＞が“１０００”であれば入力ライン０を表す“００”が、“０１００”であれば入力ライン１を表す“０１”が、“００１０”であれば入力ライン２を表す“１０”が、“０００１”であれば入力ライン３を表す“１１”がそれぞれ出力される。また、出力データＹが０であるときは、Ｓ＜３：０＞が“００００”であるものと識別される。
【００２２】
このように、本実施形態に係わる１サーチ回路では、従来のように論理ゲートをマトリクスあるいはツリー状に接続した構造のものに比べて、回路構成は簡単なものとなる。また、入力から出力までの間に辿るルートも少なくなるために、処理に要する時間を短縮することができる。したがって、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【００２３】
なお、本実施形態では１サーチ回路について説明しているが、この発明に係わる論理回路は０サーチ回路としても構成することができる。
【００２４】
次に、本実施形態に係わる１サーチ回路の具体的な回路構成例について説明する。
【００２５】
図２は、図１に示す１サーチ回路２のＮＯＴ回路１１、ＮＯＲ回路１２〜１４をダイナミック回路４で構成した場合の回路構成図である。図２において、ＰＣ０〜ＰＣ３はクロック信号（ＣＬＫ）により制御されるＰＭＯＳ・ＦＥＴ、Ｎ００〜Ｎ３３はＮＭＯＳ・ＦＥＴをそれぞれ示している。図１との対応について見てみると、Ｎ００はＮＯＴ回路１１、Ｎ１０、Ｎ１１は２入力のＮＯＲ回路１２、Ｎ２０〜Ｎ２２は３入力のＮＯＲ回路１３、Ｎ３０〜Ｎ３３は４入力のＮＯＲ回路１４に対応している。
【００２６】
図３は、図２に示すダイナミック回路４に、クロック信号によりダイナミック回路のイネーブルを制御するＮＭＯＳ・ＦＥＴを追加した場合の回路構成図である。図３のダイナミック回路５において、ＮＣ１〜ＮＣ３はクロック信号により制御されるＮＭＯＳ・ＦＥＴを示している。ダイナミック回路５を図３のように構成した場合、動作速度は図２の例に比べて少し遅くなるが、クロック信号によるプリチャージ時に回路に流れる貫通電流を防止することができる。
【００２７】
図４は、図２に示すダイナミック回路５に、さらに論理をスタティック動作させるためのスタティック回路を追加した場合の回路構成図である。図４のダイナミック回路６において、Ｐ０〜Ｐ７はＰＭＯＳ・ＦＥＴで構成されたスタティック回路を示している。一般的なダイナミック回路においては、プリチャージによるＨレベルを保持することが難しいが、ダイナミック回路６を図４のように構成した場合、論理はスタティックに決定されるので、回路の動作を安定させることができる。ちなみに、回路の処理速度は図２と同程度とすることができる。
【００２８】
図５は、図３に示すダイナミック回路５からクロックによる制御機能を取り除き、論理をスタティック動作させるための回路を追加した場合の回路構成図である。図５のダイナミック回路７において、Ｐ０〜Ｐ７はＰＭＯＳ・ＦＥＴで構成されたスタティック回路を示している。ダイナミック回路７を図５のように構成した場合、プリチャージによりイネーブル状態になると、論理はスタティックに決定されるので、回路の動作を安定させることができる。ちなみに、回路の処理速度は図２と同程度とすることができる。
【００２９】
なお、図１では、１サーチ回路２の論理回路をＮＯＲ回路とＮＯＴ回路で構成した例について示しているが、例えば図６に示すようにＮＡＮＤ回路で構成することもできる。
【００３０】
図７は、図１の１サーチ回路を複数接続して、さらに多ビットのプライオリティエンコーダを構成した場合の回路構成図である。このプライオリティエンコーダ３１は、１サーチ回路３２と、この１サーチ回路３２の出力をエンコードするエンコーダ３３ａ及び３３ｂから構成されている。
【００３１】
次に、図７に示す１サーチ回路３２の構成について説明する。
【００３２】
１サーチ回路３２は、４ビットの１サーチ回路２−１〜２−４と、同じく４ビットの１サーチ回路２−５と、ＡＮＤ回路３４〜３７と、マルチプレクサ３８とから構成されている。
【００３３】
１６ビットの入力データＩＮ＜１５：０＞は、並列に配置された１サーチ回路２−１〜２−４に４ビットづつ入力される。ここで、１サーチ回路２−１〜２−４からは、中間出力としてＹ０＜３：０＞、ＳＯ＜１５：０＞が出力される。このうち、Ｙ０＜３：０＞は１サーチ回路２−５に入力され、ＳＯ＜１５：０＞はＡＮＤ回路３４〜３７の一方の入力ラインとマルチプレクサ３８の入力ラインにそれぞれ入力される。一方、１サーチ回路２−５からは出力データＹ、中間出力Ｙ１＜３：０＞が取り出される。このうち、中間出力Ｙ１＜３：０＞はＡＮＤ回路３４〜３７の他方の入力ラインとマルチプレクサ３８の選択信号ラインに入力される。なお、ＡＮＤ回路３４〜３７の出力データＳ＜１５：０＞は、図示しない１６ビットのエンコーダに接続されているものとする。
【００３４】
上記のように構成されたプライオリティエンコーダ３１において、入力データＩＮ＜１５：０＞に対するＡＮＤ回路３４〜３７の出力データＳ＜１５：０＞及びＹは、図１の１サーチ回路２を１６ビット入力とした場合と同じものとなる。この後、この出力データＳ＜１５：０＞は図示しないエンコーダに入力されて、最も優先順位の高い入力ラインを表す４ビットの出力コードＱ０、Ｑ１、Ｑ２、Ｑ３が出力される。
【００３５】
一方、マルチプレクサ３８からの中間出力Ｔ＜３：０＞と、１サーチ回路２−５からの中間出力Ｙ１＜３：０＞には、出力データＳ＜１５：０＞をバイナリーコードにエンコードする時の下位及び上位の２ビットがそれぞれ出力される。そして、エンコーダ３３ａではＹ１＜３：０＞で上位の２ビットが生成され、エンコーダ３３ｂではＴ＜３：０＞で下位の２ビットが生成される。
【００３６】
例えば、入力データＩＮ＜１５：０＞のビット並びが“００００００１ＸＸＸＸＸＸＸＸＸ”であったとすると、Ｙ１＜３：０＞で上位の２ビット“０１”が、またＴ＜３：０＞で下位の２ビット“１０”が出力され、最も優先順位の高い入力ライン（この場合は“６”）を表す４ビットの出力コード“０１１０”が生成される。また、いずれの場合も出力データＹが０であるときは、Ｓ＜１５：０＞が“００００００００００００００００”であるものと識別される。
【００３７】
図７に示す回路では、出力データＳ＜１５：０＞、中間出力Ｔ＜３：０＞、中間出力Ｙ１＜３：０＞を生成しているが、このうちＳ＜１５：０＞のみ、あるいはＴ＜３：０＞、Ｙ１＜３：０＞を生成するように構成してもよい。
【００３８】
このように、図１の１サーチ回路を用いてプライオリティエンコーダを階層構造とすることにより、さらに多ビットの入力の場合も、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【００３９】
図８は、図１の１サーチ回路を用いて、ＣＬＡ（Ｃａｒｒｙ Ｌｏｏｋ Ａｈｅａｄ）回路を構成した場合の回路構成図である。このＣＬＡ回路４１は、各ビットのＰ（Ｐｒｏｐａｇａｔｅ）／Ｇ（Ｇｅｎｅｒａｔｅ）／Ｋ（Ｋｉｌｌ）信号から、グループのＰＧ／ＰＧＢ／ＧＧ／ＫＧを生成する回路であり、４ビットのＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路４２と、同じく４ビットの１サーチ回路２−７と、４×１のマルチプレクサ４３とから構成されている。
【００４０】
Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路４２は、各ビットのＰ信号からグループのＰＧを生成する回路である。図９は、Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路４２をＰＭＯＳ・ＦＥＴ、ＮＭＯＳ・ＦＥＴ及びＮＯＴ回路で構成した場合の回路構成図である。
【００４１】
１サーチ回路２−７は、各ビットのＰＢ（Ｐの反転）信号から出力Ｓ＜３：０＞とＰＧＢ信号を生成する回路である。図１０は、１サーチ回路２−７のＮＯＲ回路１２〜１４をダイナミック回路８で構成した場合の回路構成図である。
【００４２】
マルチプレクサ４３は、４×１のマルチプレクサ４３−１と同４３−２とから構成されるデュアル−レイルダイナミックマルチプレクサである。このマルチプレクサ４３は、各ビットのＧ、Ｋ信号からグループのＧＧとＫＧを生成する。図１１は、マルチプレクサ４３をＰＭＯＳ・ＦＥＴ、ＮＭＯＳ・ＦＥＴ及びＮＯＴ回路で構成した場合の回路構成図である。
【００４３】
図１２は、図８に示すＣＬＡ回路４１の入出力のタイミングを示すタイムチャートである。
【００４４】
入力のＰ（図中実線）とＰＢ（図中破線）はＣＬＫが“Ｌ”レベルの期間にプリチャージされており、ＣＬＫが“Ｈ”レベルの期間にＰとＰＢは異なる状態に推移する。すなわち、Ｐが“１”のときにＰＢは“０”、Ｐが“０”のときにＰＢは“１”になる。また、Ｐが“１”の期間はＧ（図中実線）、Ｋ（図中破線）は両方とも“０”となり、ＰＢが“１”の期間だけＧ又はＫのいずれか一方が“０”になる。グループのＰＧ／ＰＧＢ／ＧＧ／ＫＧは、上記Ｐ、ＰＢ、Ｇ、Ｋ信号と同じタイミングで出力される。
【００４５】
図８に示すようなＣＬＡ回路においては、論理素子をツリー状に構成していないため、高速なＣＬＡ回路を構成することができる。
【００４６】
図１３は、図８の回路の出力段にＡＮＤ回路を接続した場合の回路構成図であり、図８と同等部分を同一符号で示している。このＣＬＡ回路５１は、各ビットのＰ／Ｇ／Ｋ信号及びグループのキャリー入力Ｃから、グループのＰＧ／ＰＧＢ／ＧＧ／ＫＧ及びグループのキャリー出力を生成する回路であり、１サーチ回路２−７からのＰＧＢとマルチプレクサ４３からの出力を入力とする２入力のＡＮＤ回路４４、４５が接続されている。図１４は、図１３に示すＣＬＡ回路５１の入出力のタイミングを示すタイムチャートである。
【００４７】
このように、ＣＬＡ回路を図１３のように構成した場合は、ＣＧ（グループキャリー）の計算も高速化することができる。
【００４８】
また、図８及び図１３に示すＣＬＡ回路を複数ツリー状に接続することにより、さらに大きなＣＬＡ回路を構成することができる。この場合、出力段には図１３のＣＬＡ回路を用いる。
【００４９】
次に、図８及び図１３に示すＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路４２の構成について説明する。
【００５０】
図１５は、Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の構成例を示す回路構成図である。このＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路６１は、一つの論理回路として、Ｐｓｅｕｄｏ- ＮＭＯＳ回路６２と、同じ論理で構成されたダイナミック回路６３とを備えている。さらにＰｓｅｕｄｏ- ＮＭＯＳ回路６２には、ダイナミック回路６３の出力信号がプリチャージされている時の論理値から、論理が成立して反転した時にＰｓｅｕｄｏ- ＮＭＯＳ回路６２のＰＭＯＳ負荷回路６４をオフするための制御回路（ＮＡＮＤ回路）６５が接続されている。
【００５１】
図１６は、図１５に示すＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路６１の入出力のタイミングを示すタイムチャートである。
【００５２】
Ｐｓｅｕｄｏ- ＮＭＯＳ回路６２への入力信号ＩＮＰＵＴ［Ｎ：０］、及びダイナミック回路６３への入力信号ＩＮＰＵＴ* ［Ｎ：０］は、出力確定期間（Ｅｖａｌｕａｔｅ）には等しい論理値をとる信号であり、プリチャージ期間（Ｐｒｅ−ｃｈａｒｇｅ）において、入力信号ＩＮＰＵＴ［Ｎ：０］は“Ｈ”レベルにプリチャージされ、入力信号ＩＮＰＵＴ* ［Ｎ：０］は“Ｌ”レベルにプリチャージされる点のみが異なる。
【００５３】
プリチャージ期間では、ダイナミック回路６３の出力信号ＯＵＴＰＵＴ￣（ＯＵＴＰＵＴの反転）は“Ｈ”レベルにプリチャージされているため、イネーブル信号Ｅｎによって制御回路６５の出力は“１”になり、ＰＭＯＳ負荷回路６４がＯＮする。その後の出力確定期間で全ての入力信号の論理値が確定することになるが、ここで論理が非成立の場合には、Ｐｓｅｕｄｏ- ＮＭＯＳ回路６２の端子Ｘを“Ｌ”レベルに引き下げる電流パスがなくなり、ＰＭＯＳ負荷回路６４によって端子Ｘは“Ｈ”レベルに固定されるため、消費電流は流れなくなる。一方、論理が成立の場合には、端子Ｘを“Ｌ”レベルに引き下げる電流パスが存在するため、ＰＭＯＳ負荷回路６４を通じて無駄な電流が消費される。しかし、ダイナミック回路６３では、論理の成立により端子Ｘ* が“Ｌ”レベルに変化するため、出力信号ＯＵＴＰＵＴ￣も“Ｌ”レベルに変化する。これにより、制御回路６５を通じてＰＭＯＳ負荷回路６４はオフとなるので、消費電流（ＩｄｌｉｎｇＣｕｒｒｅｎｔ）は流れなくなる。
【００５４】
図１７は、Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の他の構成例を示す回路構成図である。このＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路７１は、一つの論理回路として、第１のＰｓｅｕｄｏ- ＮＭＯＳ回路７２と、この第１のＰｓｅｕｄｏ- ＮＭＯＳ回路７２と双対をなす第２のＰｓｅｕｄｏ- ＮＭＯＳ回路７３とを備えている。さらに、２つのＰｓｅｕｄｏ- ＮＭＯＳ回路には、これら２つの回路の出力信号がプリチャージされている時の論理値から、論理が成立して反転した時に互いに相手のＰｓｅｕｄｏ- ＮＭＯＳ回路のＰＭＯＳ負荷回路７４、７５をオフするための制御回路（ＮＡＮＤ回路）７６、７７が接続されている。
【００５５】
図１８は、図１７に示すＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路７１の入出力のタイミングを示すタイムチャートである。
【００５６】
Ｐｓｅｕｄｏ- ＮＭＯＳ回路７２への入力信号ＩＮＰＵＴ［Ｎ：０］、及び第２のＰｓｅｕｄｏ- ＮＭＯＳ回路７３への入力信号ＩＮＰＵＴ￣（ＩＮＰＵＴの反転）［Ｎ：０］は、出力確定期間（Ｅｖａｌｕａｔｅ）には互いに反転の論理値をとる信号であり、プリチャージ期間（Ｐｒｅ−ｃｈａｒｇｅ）においてはともに“Ｈ”レベルにプリチャージされる。この間、端子Ｘ、Ｘ* はともに“Ｌ”レベルに、また出力信号ＯＵＴＰＵＴ、ＯＵＴＰＵＴ￣はともに“Ｈ”レベルにプリチャージされているため、イネーブル信号Ｅｎによって制御回路７６、７７の出力は“１”になり、ＰＭＯＳ負荷回路７４、７５がともにＯＮする。その後の出力確定期間で全ての入力信号の論理値が確定することになるが、ここで第１又は第２のＰｓｅｕｄｏ- ＮＭＯＳ回路のうち、必ず一方は論理が非成立になるため、その非成立になったＰｓｅｕｄｏ- ＮＭＯＳ回路における端子Ｘ又はＸ* を“Ｌ”レベルに引き下げる電流パスがなくなる。すると、ＰＭＯＳ負荷回路７４又は７５によって端子Ｘ又はＸ* は“Ｈ”レベルに固定されるため、消費電流は流れなくなる。他方、論理が成立になったＰｓｅｕｄｏ- ＮＭＯＳ回路では、端子Ｘ又はＸ* を“Ｌ”レベルに引き下げる電流パスが存在するため、ＰＭＯＳ負荷回路７３又は７４を通じて無駄な電流が消費される。しかし、論理が非成立となったＰｓｅｕｄｏ- ＮＭＯＳ回路の出力信号ＯＵＴＰＵＴ又はＯＵＴＰＵＴ￣が“Ｌ”レベルに変化するため、制御回路７６又は７７を通じてＰＭＯＳ負荷回路７４又は７５はオフとなり、消費電流は流れなくなる。
【００５７】
上述したように、Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路４２を図１５又は図１７のように構成した場合は、論理値が確定した後に直ちにＰＭＯＳ負荷回路がオフされるので、無駄な消費電流が流れ続けることがなくなり、低消費電力の論理回路を実現することができる。
【００５８】
【発明の効果】
以上説明したように、この発明に係わる論理回路においては、論理素子をマトリクスあるいはツリー状に接続した構造のものに比べて、回路構成を簡単なものとすることができる。また、入力から出力までの間に辿るルートも少なくなるために、処理に要する時間を短縮することができる。したがって、簡単な回路構成でかつ高速処理が可能な論理回路を実現することができる。
【図面の簡単な説明】
【図１】この発明に係わる論理回路を４ビットのプライオリティエンコーダに適用した場合の回路構成図。
【図２】図１に示す１サーチ回路のＮＯＴ回路、ＮＯＲ回路をダイナミック回路で構成した場合の回路構成図。
【図３】図２のダイナミック回路にＮＭＯＳ・ＦＥＴを追加した場合の回路構成図。
【図４】図２のダイナミック回路にスタティック回路を追加した場合の回路構成図。
【図５】図３のダイナミック回路に論理をスタティック動作させるための回路を追加した場合の回路構成図。
【図６】図１の１サーチ回路をＮＡＮＤ回路で構成した場合の回路構成図。
【図７】図１の１サーチ回路を複数接続して多ビットのプライオリティエンコーダを構成した場合の回路構成図。
【図８】図１の１サーチ回路を用いてＣＬＡ回路を構成した場合の回路構成図。
【図９】Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路をＰＭＯＳ・ＦＥＴ、ＮＭＯＳ・ＦＥＴ及びＮＯＴ回路で構成した場合の回路構成図。
【図１０】１サーチ回路のＮＯＲ回路をダイナミック回路で構成した場合の回路構成図。
【図１１】マルチプレクサをＰＭＯＳ・ＦＥＴ、ＮＭＯＳ・ＦＥＴ及びＮＯＴ回路で構成した場合の回路構成図。
【図１２】図８に示すＣＬＡ回路の入出力のタイミングを示すタイムチャート。
【図１３】図８の回路の出力段にＡＮＤ回路を接続した場合の回路構成図。
【図１４】図１３に示すＣＬＡ回路の入出力のタイミングを示すタイムチャート。
【図１５】Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の構成例を示す回路構成図。
【図１６】図１５に示すＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の入出力のタイミングを示すタイムチャート。
【図１７】Ｐｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の他の構成例を示す回路構成図。
【図１８】図１７に示すＰｓｅｕｄｏ-ＮＭＯＳ ＮＡＮＤ回路の入出力のタイミングを示すタイムチャート。
【符号の説明】
１  プライオリティエンコーダ
２  １サーチ回路
３  エンコーダ
４〜７  ダイナミック回路
１１、１５〜２２  ＮＯＴ回路
１２〜１４、２３〜２６  ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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