(57)【特許請求の範囲】
【請求項１】
導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、酸化物強誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが存在し、前記下部電極が前記導電領域と電気的に接触するとともにプラチナと導電性金属酸化物を形成しうる金属を含む層を具えている半導体デバイスにおいて、
前記下部電極は導電性金属酸化物の層を具え、且つ前記プラチナを含む層（１１１）が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物の層が前記プラチナを含む層と前記強誘電体との間に存在することを特徴とする半導体デバイス。
【請求項２】
導電性金属酸化物を形成しうる前記金属はルテニウムであることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記プラチナ含有層と前記導電領域との間に導電性酸化物を形成しうる金属の層が存在していることを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記導電領域はタングステンで構成されていることを特徴とする請求項１〜３のいずれかに記載の半導体デバイス。
【請求項５】
半導体デバイスの他の部分間又は他の部分への電気的接続が前記プラチナを含む層から形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体デバイス。
【請求項６】
導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが設けられた半導体デバイスの製造するにあたり、前記導電領域上にプラチナと導電性金属酸化物を形成しうる金属を含む層を具える下部電極を設ける工程と、酸化物強誘電体を設ける工程と、酸素含有雰囲気内において高温処理を実行する工程と、上部電極を設ける工程とを具える半導体デバイスの製造方法において
前記下部電極はプラチナと導電性酸化物を形成しうる金属の堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、該堆積後に酸素含有雰囲気内における前記高温処理を実行し、その後前記強誘電体を設けることを特徴とする半導体デバイスの製造方法。
【請求項７】
プラチナと導電性酸化物を形成しうる金属の前記堆積は、プラチナと導電性酸化物を形成しうる金属のスパッタリング、化学気相成長又は電気化学成長の何れで行なうことを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
導電性酸化物を形成しうる前記金属としてルテニウムを設けることを特徴とする請求項６又は７記載の方法。
【請求項９】
プラチナと導電性金属酸化物を形成しうる前記金属の前記堆積後であるが、前記高温処理前に、プラチナ層を前記堆積により生成された金属層の上に設けることを特徴とする請求項６又は７記載の方法。
【請求項１０】
プラチナと導電性金属酸化物を形成しうる前記金属の前記堆積前に、導電性金属酸化物を形成しうる金属の層を前記導電領域上に設けることを特徴とする請求項６又は７記載の方法。
【発明の詳細な説明】
本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に、下部電極、酸化物の強誘電体及び上部電極を有する、メモリ素子を構成するキャパシタが存在し、前記下部電極が前記導電領域と電気的に接触するとともにプラチナと導電性金属酸化物を形成しうる金属を含む層を具えている半導体デバイスに関するものである。本発明はこのような半導体デバイスを製造する方法にも関するものである。
誘電体のような強誘電材料を有するキャパシタからなる上述のメモリ素子は不揮発性メモリ素子である。電圧をキャパシタの両端間に印加し、再び除去すると、即ち電圧パルスを印加すると、残留分極が強誘電材料内に存在する。反対極性の等しい大きさの電圧パルスをこのキャパシタの両端間に印加すると、残留分極が逆向きになる。従って、電圧パルスによって２つの安定な分極状態の間で繰り返し切り換えることができる。実際上、メモリ素子は電圧パルスを供給するスイッチングトランジスタに接続される場合が多い。経済上の理由から、半導体本体上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。従って、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア）のような導電領域上に設けられる場合が多い。これらの導通領域はドープシリコン、シリサイド又は金属のような材料を具える。
当初に記載された種類のデバイスは特開平４−２８７９６８号や特開平６−２１３９１号から既知であり、これには集積メモリ素子として強誘電体キャパシタを具えた半導体デバイス及びその方法が開示されている。このデバイスでは酸化物強誘電体層との接続のために下部電極をプラチナと導電性金属酸化物を形成しうる金属を含有する層で形成している。この下部電極上に、酸化物強誘電体として鉛−ジルコニウムチタン酸塩からなる強誘電体層が設けられる。前記導電性金属酸化物を形成しうる金属を含む層は、製造中に酸素が導電表面へ拡散するのを阻止する金属酸化物（酸素障壁）を構成する。この酸素は導電表面を酸化するため、下部電極が導電表面と良好に電気的に接触しなくなる。
上述の既知のデバイスは、高い酸化温度での強誘電体処理中に金属酸化物の存在にもかかわらず下部電極と導電領域との電気的接触が実際上しばしば不満足になり、導電領域と下部電極との間に増大した接触抵抗がしばしば測定されるという欠点を有している。
本発明の目的は特に上述の欠点を克服することにある。
この目的を達成するために、本発明の半導体デバイスにおいては、前記下部電極が導電性金属酸化物層を具え、且つ前記プラチナ含有層が導電性金属酸化物を形成しうる金属を１５原子％以上含み、且つ前記導電性金属酸化物層が前記プラチナ含有層と前記強誘電体との間に存在することを特徴とする。
この構成によれば、半導体デバイスの製造後に下部電極と導電領域との間に良好な電気的接触を得ることができる。
本発明は、半導体デバイスの製造中に導電領域と下部電極との界面に導電領域の材料の酸化により非導電性酸化物が依然として形成されるという認識に基づくものである。既知のデバイスの製造中においては導電性金属酸化物を有する層の製造時及び強誘電体の製造時に酸素含有雰囲気中において高温処理が実施される。この処理中に酸素が比較的容易にプラチナ含有層を経て拡散する。従って、比較的少量の酸素が酸素障壁を経て導電領域まで拡散する。このとき、薄い非導電性酸化層が導電領域上に形成される。既知の半導体デバイスにおいてはこの非導電性酸化層が導電領域と下部電極との間の比較的高い接触抵抗値をもたらす。本発明に従ってプラチナ含有層を導電性金属酸化物を形成しうる金属を１５原子％以上含むものとすると、デバイスの製造中に追加の酸素障壁が形成されるという驚くべき事実が確かめられた。この場合には酸素が製造中に導電領域と下部電極との界面まで拡散することは全く又は殆ど不可能になる。従って、本発明のデバイスは下部電極と導電領域との間の良好な電気的接触をもたらす。導電性酸化物を形成しうる金属をプラチナ含有層に添加することによりこの層の電気的特性が低下することは全く又は殆どない。
導電性金属酸化物を形成しうる金属としては例えばレニウム又はルテニウムとすることができる。本発明デバイスの好適例においては、導電性金属酸化物を形成しうる金属をルテニウムとする。これにより、極めて良好な酸素障壁を製造中に形成することができる。
導電性酸化物を形成しうる金属の層をプラチナ含有層と導電領域との間に存在させると、追加の利点が得られる。この実施例ではプラチナ含有層の酸素透過度が極めて強く減少し、酸素含有雰囲気内における高温度（＞５００℃）の長時間（≧１時間）の処理の場合でも、導電領域と下部電極との間の電気的接触抵抗に何の増大も測定されない。このようなデバイスは、導電性酸化物を形成しうる金属の層とプラチナの層を導電領域上に設け、これらの層を酸素含有雰囲気内で高温処理することにより比較的容易に製造することができる。次の過程が生ずるものと推測される。導電性金属酸化物を形成しうる金属の層は高温処理中に金属の拡散源を形成する。この層の金属の一部分がプラチナ含有層内に拡散し、従って導電性金属酸化物を形成しうる金属を１５原子％以上含むプラチナの合金層を形成する。この合金層は導電領域への酸素の拡散を阻止する。導電性金属酸化物を形成しうる金属の他の部分がプラチナ含有層を経て拡散し、酸化し、導電金属酸化物層を形成する。従って、導電表面に向かう酸素拡散が合金層と、導電性金属酸化物層とにより阻止される。既知の半導体デバイスでは、導電性酸化物層が導電性金属酸化物を形成しうる金属のプラチナ含有層内への拡散を阻止するためにこのような合金層が形成されない。
導電領域はタングステンで構成するのが好ましい。タングステンは電気的リードスルー（接点又はバイア）に極めて頻繁に使用されている。タングステンは極めて容易に酸化し、タングステン酸化物は約５００℃以上の温度で蒸発し、タングステンの導電領域を有する既知の半導体デバイスの製造においてはタングステンが酸化する問題が生ずる。タングステン酸化物の蒸発は下部電極を導電領域から剥離させる。本発明の半導体デバイスでは、実際上タングステンに酸化物が形成されないため、下部電極はタングステン導電領域と良好な機械的及び電気的接触を有する。
本発明半導体デバイスにおいては、半導体デバイスの他の部分間又は他の部分への電気的接続はプラチナ含有層から形成するのが好ましい。プラチナ含有層を下部電極の製造中に導電表面上に設ける。下部電極のプラチナ含有層はこの層から製造する。次にこのプラチナ含有層をパターン化し、本発明では同時に下部電極と１個又は数個の他の電気接続をデバイス内に形成する。この際、このプラチナ含有層は半導体本体の表面上の追加の配線層としても使用する。
本発明は、導電領域を有する半導体素子を具える半導体本体を具え、前記導電領域上に下部電極、誘電体及び上部電極を有するメモリ素子を構成するキャパシタが設けられた半導体デバイスの製造するにあたり、前記導電領域上にプラチナと導電性金属酸化物を形成しうる金属を含む層を具える下部電極を設ける工程と、酸化物強誘電体を設ける工程と、酸素含有雰囲気内における高温処理を実行する工程と、上部電極を設ける工程とを具える半導体デバイスの製造方法にも関するものである。
本発明の目的は導電領域と下部電極との間に良好な電気的接触を有する半導体デバイスを製造する方法を提供することにある。
本発明の方法においては、下部電極をプラチナと導電性酸化物を形成しうる金属の共堆積により設け、導電性酸化物を形成しうる前記金属は２０原子％以上含有させ、その後に酸素含有雰囲気内における前記高温処理を実行し、前記強誘電体を設けることを特徴とする。
この方法によれば、酸素雰囲気内における高温処理中に導電性金属酸化物層がプラチナ及びこの金属酸化物を形成する金属を含む金属層上に形成される。この金属酸化物層及び共堆積されたその下の金属層が酸素障壁として作用する。この２重障壁により、実際上酸素は導電領域と下部電極との界面まで拡散し得ない。従って、導電領域と下部電極との間に良好な電気的接触が生成される。共堆積は下部電極の比較的滑らかな表面ももたらす。高温処理後における導電性酸化物を形成する金属の原子パーセントはプラチナ含有層内において１５％以上になる。
導電性酸化物を形成しうる金属としてルテニウムを設けるのが好ましい。１５％以上のルテニウムを有するプラチナ層とルテニウム酸化物層とが相まって極めて有効な対酸素障壁を形成する。
プラチナと導電性金属酸化物を形成しうる金属の共堆積により生成した金属層の上に、高温処理前に、プラチナ層を設けるのが好ましい。このようなプラチナ層を有する下部電極上に設けられた酸化物強誘電体は既知の疲労効果により生ずる誘電体の欠陥に対し高い抵抗を示すことが確かめられた。
プラチナと導電性金属酸化物を形成しうる金属の共堆積前に導電性金属酸化物を形成しうる金属の層を設けると追加の利点が得られる。この場合には、酸素含有雰囲気内における長時間の高温処理に対しても接触抵抗が増大する問題が実際上生じないことが確かめられた。
以下に図面を参照して本発明を更に詳細に説明する。図面において、
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
これらの図は純粋に略図であって、一定の寸法比で描いてない。
図１は本発明半導体デバイスの断面図である。この半導体デバイスは導電領域５を有する半導体素子１（本例ではトランジスタ）を有する半導体本体３を具え、その導電領域５上に、下部電極１１、酸化物強誘電体１２及び上部電極１３を有する、メモリ素子を形成するキャパシタ２が存在し、この下部電極が導電領域５と電気的に接触し且つ導電性金属酸化物層１１２とプラチナ含有層１１１とを具得ている。トランジスタ１とキャパシタ２はスイッチングエロクトロニクスにより相互接続される。これらのスイッチングエレクトロニクスにより強誘電体１２を２つの安定な分極状態の間でスイッチすることができる。図を簡単にするために、１つのトランジスタ１及び１つのキャパシタ２のみを示したが、実際には半導体本体３は極めて多数のこのようなトランジスタ及びキャパシタを具えている。図１に示すＭＯＳトランジスタは通常の方法でシリコン半導体本体３内に設けられる。多結晶シリコンのゲート電極１５は半導体本体３から約３０ｎｍの厚さのシリコン酸化膜１６により絶縁される。ゲート電極１５は更にシリコン酸化膜１７により絶縁される。個々のトランジスタはフィールド酸化物領域１８により互いに分離される。トランジスタのドレイン及びソース領域２０及び２１はフィールド酸化物領域１８とゲート電極１５との間に拡散により形成される。図１のＭＯＳトランジスタは既知の方法で製造される。
経済上の理由から、半導体本体３上に単位面積当たりできるだけ多数のメモリ素子を実現するのが望ましい。このことは、実際には、メモリ素子は接点パッド、スイッチングトランジスタの電極及びスルー接続部（バイア、プラグ）のような半導体素子の導電領域上に設けられることが多いことを意味する。これらの導電領域はドープシリコン、シリサイド又は金属のような材料で構成される。図１の例では、導電領域５はタングステンリードスルー領域（プラグ）である。このようなタングステンプラグは実際に広く使われている。タングステンは極めて酸化し易いため、既知の半導体デバイスでは導電領域と下部電極との間の接触抵抗がしばしば高くなりすぎる。
本発明の半導体デバイスにおいては、前記プラチナ含有層１１１が導電性金属酸化物を形成しうる金属を１５原子％以上含み、導電性金属酸化物層１１２がプラチナ含有層１１１と強誘電体１２との間に存在することを特徴とする。この構成によれば、半導体デバイスの製造後に下部電極１１と導電領域５との間に良好な電気的接触を得ることができる。導電性金属酸化物を形成しうる金属としてはルテニウムを選択するのが好ましい。
図２及び図３はオージェ電子分光法（ＡＥＳ）により記録されたデータのグラフを示す。スパッタング時間がこれらの図の横軸にプロットされている。このスパッタリング時間は下部電極１１の表面下の深さの尺度である。原子濃度（原子％）が図２、３の縦軸にプロットされている。図２は、プラチナ内に約１０原子％のルテニウムを加え、Ｎ2／Ｏ2雰囲気内で５５０℃で１時間加熱処理した後に、導電タングステン層５とプラチナ含有層１１との界面４にタングステン酸化層がどのぐらい形成されるかを示す。図３は、１５原子％以上（本例では約３０原子％）のルテニウムの場合には、Ｎ2／Ｏ2雰囲気内で６００℃で１時間加熱した後に、界面４に極めて少量の酸素が存在するだけとなることを示す。この酸素は下部電極１１を設ける前に既に存在していたものと予想される。この量の酸素は導電領域５のタングステン上に密閉タングステン酸化膜を形成するには不十分である。
本発明半導体デバイスの第１の実施例は次の通りである（図４、５及び１参照）。図４はゲート電極１５、ドレイン領域２０及びソース領域２１を有するスイッチングトランジスタ１を半導体本体３内に既知の方法でどの様に形成するかを示す。ゲート電極１５及びドレイン及びソース領域２０及び２１にシリサイド層２２を既知の方法で設ける。トランジスタを既知の方法で燐珪酸ガラス層（ＰＳＧ）１７により覆う。この層１７に、ドレイン及びソース領域２０、２１の区域において既知の方法でタングステンプラグ２５、５を設けてソース領域２１上に導電領域５を形成する。次に、２００ｎｍのプラチナ／ルテニウム（７０／３０原子％）の層を半導体本体３の表面上に設ける。この層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。ここでは２つのスパッタリング源を使用し、約１．５ｎｍの厚さのルテニウム層とプラチナ層を交互に堆積する。この場合にはプラチナ層を最終層にするのが好ましい。次に、堆積したこれらの層をＮ2／Ｏ2（８０／２０）雰囲気内で６００℃で１時間ベーキングする。これにより図３に示す本発明による構造を有する下部電極１１が生成される。最後に設けた層をプラチナにしたので、ベーキング後に下部電極の良好な表面が得られる。このような表面を有する下部電極１１上に設けられる酸化物強誘電体１２は既知の疲労効果により生ずるような欠陥に対し高い抵抗力を示す。酸化物強誘電体１２を下部電極１１上に設ける。この強誘電体は既知の物質であり、本例では鉛−ジルコニウムチタン酸塩（ＰＺＴ）であり、これを既知のようにゾル−ゲル技術により設ける。これは、メトオキシエタノール内に１．１：０．３５：０．６５の組成比でリードアセテート、ジルコニウムブトキサイド及びチタニウムｎ−ブトキサイドを含む溶液（約０．４５モル濃度）で出発する。この溶液を回転塗布処理（回転速度２５００ｒｐｍ、３０ｓ）により下部電極上に設ける。層１２を設けた後に、これを酸素雰囲気内で５５０℃で３０分間ベーキングする。１回の回転塗布処理及び１回のベーキングサイクルにおいて得られる強誘電体の層厚は約０．１μmである。約０．２μmの所望の層厚を得るために、この処理を２回実施する。次いで層を６００℃で１時間ベーキングする。上述の処理により得られる鉛−ジルコニウムチタン酸塩の組成はＰｂ1.0Ｚｒ0.35Ｔｉ0.65Ｏ3である。或いは又、スパッタリング又は有機金属化学気相成長（ＯＭＣＶＤ）のような既知の技術を使用することができる。鉛チタン酸塩（ＰＴ）、鉛−ランタニウム−ジルコニウムチタン酸塩、又は他の幾つかの酸化物強誘電体を使用することもできる。プラチナ上部電極１３をスパッタリングにより誘電体１２上に設ける（図５参照）。上部電極１３、誘電体１２及び下部電極１１をフォトリソグラフ及びエッチング技術によりパターン化する。このときプラチナ含有層１１１はタングステンプラグ２５の区域においてエッチ除去されない（図１参照）。プラチナ含有層１１１はドレイン領域２０と半導体デバイスの他の部分との間の電気接続も形成する。このようにこのプラチナ層は半導体本体３の表面上の追加の配線層として使用する。次に、半導体本体３の表面を絶縁性���Ｅ（プラズマエンハンスト）ＣＶＤシリコン酸化層２６で覆う。この層にコンタクトホールをエッチングし、その中にチタン／タングステン障壁層及びアルミニウム配線層２７を既知の方法で設ける。このように製造された半導体デバイスは導電領域５と下部電極１１との間の極めて低い抵抗値（即ち実際には約１０-8Ω／ｃｍ2）を有する。
図６は本発明半導体デバイスの第２の実施例を示す。本例では導電性酸化物を形成しうる金属の層１１０をプラチナ含有層１１１と導電領域５との間に設ける。本例でもプラチナ含有層１１１の酸化し易さが著しく減少する。このようなデバイスは比較的製造が容易である。先の実施例（図４）と同様にタングステンリードスルー領域５を有する燐珪酸ガラス層１７で被覆されたＭＯＳトランジスタから出発して、導電領域５上に１００ｎｍのルテニウムの層と１００ｎｍのプラチナの層を順に設ける。これらの層は室温で０．６５ｍＰａアルゴンの圧力でスパッタする（ＲＦスパッタリング、５００Ｗパワー）。スパッタした層をＮ2／Ｏ2雰囲気内で６００℃で１時間ベーキングする。これにより約２５原子％のプラチナを含むルテニウム層１１０と、約１５−２０原子％のルテニウムを含むプラチナ層１１１と、ルテニウム酸化層１１２をこの順に具える下部電極１１が得られる。ルテニウム／プラチナ７５／２５層とプラチナ／ルテニウム８５／１５層の両層が酸素拡散を阻止する役割を演ずるものと推測される。ＡＥＳ分析の結果は下部電極１１の表面はプラチナの濃度が高いことを示した。この高濃度プラチナ表面は次にこの表面に設けられる酸化物強誘電体の良好な基板をもたらすものと推測される。次に、既知のスパッタリングプロセスによりＰＺＴを強誘電体１２として下部電極上に設け、次いでプラチナを上部電極１３を設ける。次に上部電極１３、誘電体１２及び下部電極１１を既知のようにフォトリソグラフィ及びエッチングによりパターン化する。次に既知のようにＰＥＣＶＤシリコン酸化物層２６を被覆し、上部電極１３に接点手段２７を設けて半導体デバイスを完成させる。この実施例も導電領域５と下部電極１１との間に極めて良好な電気的接触（即ち１０-8Ω／ｃｍ2）を有する。
本発明は上述の実施例に限定されない。例えば、実施例１及び２を組み合わせることもできる。この場合には、最初にルテニウム層を導電表面５上に設け、その後にプラチナ／ルテニウム層を共堆積処理により設ける。更に、キャパシタ２を各実施例においてＭＯＳトランジスタ１のソース領域上に位置させることができる。また、例えばバイポーラトランジスタのような他のスイッチング素子を使用することもできること明らかである。更に、導電領域５はタングステン以外の材料、例えばドープシリコン、シリサイド、シリコン−ゲルマニウム、又はタングステン以外の金属を使用することもできる。本発明半導体デバイスを製造する特定の技術について上述したが、これは本発明半導体デバイスの製造方法はこのような技術によって実施しうるのみであることを意味するものではない。例えば、電極１１、１３を設けるスパッタリングの代わりに、化学気相成長（ＣＶＤ）又は電気化学成長のような他の技術を使用することもできる。強誘電体は溶液−ゲル技術の代わりにスパッタリングにより設けることもできる。既知の技術に関しもっと詳しいことを知りたければ、S.M. Sze: "VLSI Technology", Mc-Graw-Hill Book Company, 及びS. Wolf: "Silicon Processing for the VLSI Era" vol.1,2, Lattce Pressを参照されたい。
【図面の簡単な説明】
図１は本発明半導体デバイスの断面図であり、
図２及び図３は種々の下部電極に対するオージェ電子分光法（ＡＥＳ）の測定結果を示すグラフ（横軸にスパッタリング時間、縦軸に原子濃度がプロットされている）、
図４及び図５は本発明半導体デバイスの種々の製造工程を示し、
図６は本発明半導体デバイスの他の実施例の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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