(57)【特許請求の範囲】
【請求項１】
クロック信号とクロック信号以外の信号を含む複数の信号を受け取り該複数の信号の各々に於て立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを低減した該複数の信号を出力する第１のスキュー低減回路と、
該第１のスキュー低減回路から出力される該複数の信号間で信号間のエッジのタイミングのずれを低減する第２のスキュー低減回路
を含むことを特徴とする回路。
【請求項２】
前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングを調整して調整された信号を出力する複数のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力される調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように該クロック信号に対応する該エッジ調整回路を制御すると共に、該クロック信号以外の信号に対応する他のエッジ調整回路に対しても同一の制御を適用するスキュー測定回路を含むことを特徴とする請求項１記載の回路。
【請求項３】
前記スキュー測定回路は、前記調整されたクロック信号を受け取り、該調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とを比較し、両期間が同一の長さになるように前記クロック信号に対応する前記エッジ調整回路を制御すると共に、他のエッジ調整回路に対しても同一の制御を適用することを特徴とする請求項２記載の回路。
【請求項４】
前記スキュー測定回路は、前記クロック信号を受け取り、該クロック信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを測定し、該測定の結果に基づいて前記調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように前記クロック信号に対応する前記エッジ調整回路を制御すると共に、他のエッジ調整回路に対しても同一の制御を適用することを特徴とする請求項２記載の回路。
【請求項５】
前記第２のスキュー低減回路は、
前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の第１の遅延回路と、
該複数の第１の遅延回路の各々に対応して設けられ、対応する第１の遅延回路からの該遅延信号と前記調整されたクロック信号との位相差を測定し、該位相差が略ゼロとなるように該対応する第１の遅延回路の遅延量を調整する信号間スキュー測定回路
を含むことを特徴とする請求項２記載の回路。
【請求項６】
前記第２のスキュー低減回路は、
前記調整されたクロック信号を所定の遅延量だけ遅延させ遅延クロック信号を出力するクロックバッファ回路と、
前記複数の第１の遅延回路の各々に対応して設けられ、該遅延クロック信号を同期信号として用いて対応する第１の遅延回路からの前記遅延信号をラッチするラッチ回路
を含むことを特徴とする請求項５記載の回路。
【請求項７】
前記第１のスキュー低減回路と前記第２のスキュー低減回路との間に設けられ、前記調整されたクロック信号以外の前記調整された信号のタイミング分布と該調整されたクロック信号のタイミングとを接近させる第３のスキュー低減回路を更に含むことを特徴とする請求項２記載の回路。
【請求項８】
前記第３のスキュー低減回路は、
前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の第２の遅延回路と、
前記調整されたクロック信号を遅延させ遅延クロック信号を出力する第３の遅延回路と、
該複数の第２の遅延回路の所定の一つから出力される遅延信号と該遅延クロック信号との位相差が略ゼロとなるように、該所定の一つの遅延量と該第３の遅延回路の遅延量を調整すると共に、他の第２の遅延回路に対しては該所定の一つの遅延量と同一の遅延量を設定するクロックスキュー測定回路
を含むことを特徴とする請求項７記載の回路。
【請求項９】
前記スキュー測定回路は、
前記調整されたクロック信号の立ち上がりエッジから立ち下がりエッジまでの期間を測定する第１の回路と、
該調整されたクロック信号の立ち下がりエッジから立ち上がりエッジまでの期間を測定する第２の回路と、
該第１の回路の測定結果と該第２の回路の測定結果とを比較する比較回路
を含むことを特徴とする請求項３記載の回路。
【請求項１０】
前記第１の回路は第１の遅延素子列を含み、前記立ち上がりエッジから立ち下がりエッジまでの期間に該第１の遅延素子列内で信号が通過する遅延素子の個数によって該立ち上がりエッジから立ち下がりエッジまでの期間を測定し、前記第２の回路は第２の遅延素子列を含み、前記立ち下がりエッジから立ち上がりエッジまでの期間に該第２の遅延素子列内で信号が通過する遅延素子の個数によって該立ち下がりエッジから立ち上がりエッジまでの期間を測定することを特徴とする請求項９記載の回路。
【請求項１１】
前記エッジ調整回路は、
前記対応する信号を第１の遅延量遅延させて第１の遅延信号を生成する第３の遅延素子列と、
該対応する信号を第２の遅延量遅延させて第２の遅延信号を生成する第４の遅延素子列と、
該第１の遅延信号と該第２の遅延信号とを重ね合わせることで前記調整された信号を出力する回路
を含むことを特徴とする請求項２記載の回路。
【請求項１２】
前記複数の信号間で前記信号間のエッジのタイミングのずれを低減する際に、前記クロック信号の少なくとも幾つかのエッジとエッジタイミングが一致するキャリブレーション用の信号パターンを前記複数の信号として受け取ることを特徴とする請求項１記載の回路。
【請求項１３】
前記キャリブレーション用の信号パターンは、複数種類の信号パターンを含むことを特徴とする請求項１２記載の回路。
【請求項１４】
クロック信号とクロック信号以外の信号を含む複数の信号を入力として動作する半導体装置であって、
該複数の信号の各々に於て立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを低減した該複数の信号を出力する第１のスキュー低減回路と、
該第１のスキュー低減回路から出力される該複数の信号間で信号間のエッジのタイミングのずれを低減する第２のスキュー低減回路
を含む入力インターフェース部を含み、該入力インターフェース部に於て該複数の信号の立ち上がり／立ち下がりスキュー及び信号間スキューが低減されることを特徴とする半導体装置。
【請求項１５】
前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングを調整して調整された信号を出力する複数のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力される調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように該クロック信号に対応する該エッジ調整回路を制御すると共に、該クロック信号以外の信号に対応する他のエッジ調整回路に対しても同一の制御を適用するスキュー測定回路を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第２のスキュー低減回路は、
前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の遅延回路と、
該複数の遅延回路の各々に対応して設けられ、対応する遅延回路からの該遅延信号と前記調整されたクロック信号との位相差を測定し、該位相差が略ゼロとなるように該対応する遅延回路の遅延量を調整する信号間スキュー測定回路
を含むことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第２のスキュー低減回路は、
前記調整されたクロック信号を所定の遅延量だけ遅延させ遅延クロック信号を出力するクロックバッファ回路と、
前記複数の遅延回路の各々に対応して設けられ、該遅延クロック信号を同期信号として用いて対応する遅延回路からの前記遅延信号をラッチするラッチ回路
を含むことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１のスキュー低減回路と前記第２のスキュー低減回路との間に設けられ、前記調整されたクロック信号以外の前記調整された信号のタイミング分布と該調整されたクロック信号のタイミングとを接近させる第３のスキュー低減回路を更に含むことを特徴とする請求項１５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、詳しくは半導体装置の入出力インターフェースに関する。
【０００２】
【従来の技術】
半導体装置に於ては、高い周波数の信号を用いてデータを入出力することで、高速な動作を実現することが望まれる。しかしながら、より高速な動作を目指してデータ入出力信号の周波数をより高くしようすると、信号周波数を律速する要因が顕在化してくるために、これらの要因を排除していく必要がある。
【０００３】
【発明が解決しようとする課題】
データ入出力信号の周波数を律速する大きな要因として、信号のスキュー即ち信号のタイミングのずれが挙げられる。例えば同期用の入力クロック信号にスキューが存在すると、クロック信号のタイミングを用いて他の信号を取り込む際に、タイミングのずれにより誤った信号の取り込みが行われる可能性がある。また入力データ信号の各ビット間でスキューが存在すると、タイミングのずれにより誤ったデータとして取り込まれる可能性がある。
【０００４】
これらの可能性は信号周波数が高くなるほど大きくなるので、信号にスキューが存在する場合には、データ入出力信号の周波数を高くして動作速度を上げることが困難になる。
スキューには幾つかの種類があり、代表的なものとしては、信号配線の経路の違いにより生じる信号間のタイミングのずれが挙げられる。即ち各信号線の長さが異なると、あるチップから別のチップに複数の信号を伝送した場合に、受信側のチップに到達するタイミングは各信号間でずれることになる。また仮に信号線の長さが同一であっても経路が異なれば、配線容量や配線インダクタンス等の負荷条件が異なることになり、信号伝達の速度が異なってしまう。従って受信側で受信した信号はスキューを含むことになる。
【０００５】
図１９は、信号間のスキューを低減するための従来の回路を示す。スキュー低減回路５００は、ディレイライン５０１と、遅延制御レジスタ５０２と、比較器５０３を含む。ディレイライン５０１は、ディジタル遅延素子の列を含み、遅延制御レジスタ５０２からの制御信号に基づいて動作する遅延素子数を変えることによって、入力信号を適当な遅延量だけ遅延させる。比較器５０３は、ディレイライン５０１からの遅延入力信号とクロック信号ＣＬＫとを受け取り、両者の位相を比較する。位相比較結果は、遅延制御レジスタ５０２に供給される。遅延制御レジスタ５０２は、遅延入力信号とクロック信号ＣＬＫとの位相差がゼロになるように、ディレイライン５０１の遅延量を制御する。このように位相差がゼロになるように遅延制御レジスタ５０２を調整しておけば、ディレイライン５０１から出力される遅延信号は、クロック信号ＣＬＫと位相が合った信号となり、クロック信号ＣＬＫと入力信号との間のスキューが殆ど取り除かれたことになる。スキュー低減回路５００を各信号入力に対して設ければ、各信号とクロック信号ＣＬＫとの間及び各信号間でスキューを低減することが出来る。
【０００６】
図１９のようなスキュー低減回路を用いれば信号間のスキューは低減することが出来るが、問題になるのは、信号間にスキューが存在するだけではなく、個々の信号にもスキューが存在することである。
個々の信号が含むスキューとして、信号の立ち上がりと立ち下がりのスキューが挙げられる。これは信号の立ち上がりのタイミング及び立ち下がりのタイミングが、所望のタイミングからずれることを意味する。
【０００７】
図２０（Ａ）及び図２０（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明する図である。図２０（Ａ）は、立ち上がり／立ち下がりスキューが存在しない場合を示し、図２０（Ｂ）は、立ち上がり／立ち下がりスキューが存在する場合を示す。図２０（Ａ）及び図２０（Ｂ）に於て、受信用入力バッファが比較に用いる参照基準電圧Ｖｒｅｆを、クロック信号と共に示す。またクロック信号と参照基準電圧Ｖｒｅｆとの比較によって、クロック信号がＨＩＧＨレベルとして認識される期間をＴｈｉｇｈ、ＬＯＷレベルとして認識される期間をＴｌｏｗとして示す。
【０００８】
図２０（Ｂ）は、クロック信号にスキューが存在し、立ち上がりの遷移時間が短時間（立ち上がりが急峻）であり、立ち下がりの遷移時間が長時間（立ち下がりが緩慢）な場合を示す。この場合、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗの各々が、図２０（Ａ）に示す期間とはずれてしまうことになる。これは各期間の長さが正常な長さからずれると共に、立ち上がり／立ち下がりのタイミングが正常なタイミングからずれることを意味する。
【０００９】
このような立ち上がり／立ち下がりスキューには、幾つかの原因がある。まず出力側の信号出力回路に於て、回路特性の違いから立ち上がり／立ち下がりの遷移時間が互いに異なるために、信号出力の時点で既に立ち上がり／立ち下がりスキューが含まれる。また入力側の入力バッファに於て、信号入力と比較する参照基準電圧Ｖｒｅｆが何等かの要因で変動すると、期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが変化することになる。更には、入力バッファに於て回路特性の違いにより立ち上がり／立ち下がりの遷移時間が互いに異なることも、立ち上がり／立ち下がりスキューの原因となる。
【００１０】
これらの立ち上がり／立ち下がりスキューの要因は、一般に、各信号に対して同一の影響をもたらすと考えられる。これは各信号には、一般に同一設計の出力バッファ及び入力バッファが用いられ、また参照基準電圧Ｖｒｅｆは共通に使用されるからである。従って立ち上がり／立ち下がりスキューは、各信号に共通のスキューであると言える。
【００１１】
立ち上がり／立ち下がりスキューはそれ自体が問題であるが、同時に、信号間のスキュー低減に影響を与える点に於ても問題となる。即ち、同期用のクロック信号を含め各信号が立ち上がり／立ち下がりスキューを含む場合に、例えば図１９の回路を用いて信号間のスキューを低減することを考える。このとき各信号のタイミングは、立ち上がり／立ち下がりスキューの不確定さを含んでいるので、この不確定さ以上の精度で信号同士のタイミングを合わせることは出来ない。即ち、各信号の不確定さ以上の精度で、信号間のスキューを低減することが出来ない。
【００１２】
従来は、使用される信号周波数がそれ程高くなかったこともあり、立ち上がり／立ち下がりスキューに対する対策としては、立ち上がり／立ち下がりスキューが小さくなるように回路を設計する程度であった。しかし信号周波数を高くして更に高速な動作を実現しようとすると、立ち上がり／立ち下がりスキューの影響が大きくなり、信号間のスキュー低減の効果が損なわれることになる。
【００１３】
従って本発明は、立ち上がり／立ち下がりスキューを低減することによって、各信号に共通なスキューの影響を受けずに信号間スキューを低減することが可能な回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１の発明の回路は、クロック信号とクロック信号以外の信号を含む複数の信号を受け取り該複数の信号の各々に於て立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを低減した該複数の信号を出力する第１のスキュー低減回路と、該第１のスキュー低減回路から出力される複数の信号間で信号間のエッジのタイミングのずれを低減する第２のスキュー低減回路を含むことを特徴とする。
【００１５】
請求項２の発明に於ては、請求項１記載の回路に於て、前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングを調整して調整された信号を出力する複数のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力される調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように該クロック信号に対応する該エッジ調整回路を制御すると共に、該クロック信号以外の信号に対応する他のエッジ調整回路に対しても同一の制御を適用するスキュー測定回路を含むことを特徴とする。
【００１６】
請求項３の発明に於ては、請求項２記載の回路に於て、前記スキュー測定回路は、前記調整されたクロック信号を受け取り、該調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とを比較し、両期間が同一の長さになるように前記クロック信号に対応する前記エッジ調整回路を制御すると共に、他のエッジ調整回路に対しても同一の制御を適用することを特徴とする。
【００１７】
請求項４の発明に於ては、請求項２記載の回路に於て、前記スキュー測定回路は、前記クロック信号を受け取り、該クロック信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを測定し、該測定の結果に基づいて前記調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように前記クロック信号に対応する前記エッジ調整回路を制御すると共に、他のエッジ調整回路に対しても同一の制御を適用することを特徴とする。
【００１８】
請求項５の発明に於ては、請求項２記載の回路に於て、前記第２のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の第１の遅延回路と、該複数の第１の遅延回路の各々に対応して設けられ、対応する第１の遅延回路からの該遅延信号と前記調整されたクロック信号との位相差を測定し、該位相差が略ゼロとなるように該対応する第１の遅延回路の遅延量を調整する信号間スキュー測定回路を含むことを特徴とする。
【００１９】
請求項６の発明に於ては、請求項５記載の回路に於て、前記第２のスキュー低減回路は、前記調整されたクロック信号を所定の遅延量だけ遅延させ、遅延クロック信号を出力するクロックバッファ回路と、前記複数の第１の遅延回路の各々に対応して設けられ、該遅延クロック信号を同期信号として用いて、対応する第１の遅延回路からの前記遅延信号をラッチするラッチ回路を含むことを特徴とする。
【００２０】
請求項７の発明に於ては、請求項２記載の回路に於て、前記第１のスキュー低減回路と前記第２のスキュー低減回路との間に設けられ、前記調整されたクロック信号以外の前記調整された信号のタイミング分布と該調整されたクロック信号のタイミングとを接近させる第３のスキュー低減回路を更に含むことを特徴とする。
【００２１】
請求項８の発明に於ては、請求項７記載の回路に於て、前記第３のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の第２の遅延回路と、前記調整されたクロック信号を遅延させ遅延クロック信号を出力する第３の遅延回路と、該複数の第２の遅延回路の所定の一つから出力される遅延信号と該遅延クロック信号との位相差が略ゼロとなるように、該所定の一つの遅延量と該第３の遅延回路の遅延量を調整すると共に、他の第２の遅延回路に対しては該所定の一つの遅延量と同一の遅延量を設定するクロックスキュー測定回路を含むことを特徴とする。
【００２２】
請求項９の発明に於ては請求項３記載の回路に於て、前記スキュー測定回路は、前記調整されたクロック信号の立ち上がりエッジから立ち下がりエッジまでの期間を測定する第１の回路と、該調整されたクロック信号の立ち下がりエッジから立ち上がりエッジまでの期間を測定する第２の回路と、該第１の回路の測定結果と該第２の回路の測定結果とを比較する比較回路を含むことを特徴とする。
【００２３】
請求項１０の発明に於ては、請求項９記載の回路に於て、前記第１の回路は第１の遅延素子列を含み、前記立ち上がりエッジから立ち下がりエッジまでの期間に該第１の遅延素子列内で信号が通過する遅延素子の個数によって該立ち上がりエッジから立ち下がりエッジまでの期間を測定し、前記第２の回路は第２の遅延素子列を含み、前記立ち下がりエッジから立ち上がりエッジまでの期間に該第２の遅延素子列内で信号が通過する遅延素子の個数によって該立ち下がりエッジから立ち上がりエッジまでの期間を測定することを特徴とする。
【００２４】
請求項１１の発明に於ては、請求項２記載の回路に於て、前記エッジ調整回路は、前記対応する信号を第１の遅延量遅延させて第１の遅延信号を生成する第３の遅延素子列と、該対応する信号を第２の遅延量遅延させて第２の遅延信号を生成する第４の遅延素子列と、該第１の遅延信号と該第２の遅延信号とを重ね合わせることで前記調整された信号を出力する回路を含むことを特徴とする。
【００２５】
請求項１２の発明に於ては、請求項１記載の回路に於て、前記複数の信号間で前記信号間のエッジのタイミングのずれを低減する際に、前記クロック信号の少なくとも幾つかのエッジとエッジタイミングが一致するキャリブレーション用の信号パターンを前記複数の信号として受け取ることを特徴とする。
請求項１３の発明に於ては、請求項１２記載の回路に於て、前記キャリブレーション用の信号パターンは複数種類の信号パターンを含むことを特徴とする。
【００２６】
請求項１４の発明に於ては、クロック信号とクロック信号以外の信号を含む複数の信号を入力として動作する半導体装置は、該複数の信号の各々に於て立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングのずれを低減した該複数の信号を出力する第１のスキュー低減回路と、該第１のスキュー低減回路から出力される複数の信号間で信号間のエッジのタイミングのずれを低減する第２のスキュー低減回路を含む入力インターフェース部を含み、該入力インターフェース部に於て該複数の信号の立ち上がり／立ち下がりスキュー及び信号間スキューが低減されることを特徴とする。
【００２７】
請求項１５の発明に於ては、請求項１４記載の半導体装置に於て、前記第１のスキュー低減回路は、前記複数の信号の各々に対応して設けられ、対応する信号の立ち上がりエッジ及び立ち下がりエッジ間の相対的なタイミングを調整して調整された信号を出力する複数のエッジ調整回路と、前記クロック信号に対応する該エッジ調整回路から出力される調整されたクロック信号のＨＩＧＨである期間とＬＯＷである期間とが同一の長さになるように該クロック信号に対応する該エッジ調整回路を制御すると共に、該クロック信号以外の信号に対応する他のエッジ調整回路に対しても同一の制御を適用するスキュー測定回路を含むことを特徴とする。
【００２８】
請求項１６の発明に於ては、請求項１５記載の半導体装置に於て、前記第２のスキュー低減回路は、前記クロック信号以外の前記複数の信号の各々に対応して設けられ、前記調整された信号を遅延させ遅延信号を出力する複数の遅延回路と、該複数の遅延回路の各々に対応して設けられ、対応する遅延回路からの該遅延信号と前記調整されたクロック信号との位相差を測定し、該位相差が略ゼロとなるように該対応する遅延回路の遅延量を調整する信号間スキュー測定回路を含むことを特徴とする。
【００２９】
請求項１７の発明に於ては、請求項１６記載の半導体装置に於て、前記第２のスキュー低減回路は、前記調整されたクロック信号を所定の遅延量だけ遅延させ遅延クロック信号を出力するクロックバッファ回路と、前記複数の遅延回路の各々に対応して設けられ、該遅延クロック信号を同期信号として用いて対応する遅延回路からの前記遅延信号をラッチするラッチ回路を含むことを特徴とする。
【００３０】
請求項１８の発明に於ては、請求項１５記載の半導体装置に於て、前記第１のスキュー低減回路と前記第２のスキュー低減回路との間に設けられ、前記調整されたクロック信号以外の前記調整された信号のタイミング分布と該調整されたクロック信号のタイミングとを接近させる第３のスキュー低減回路を更に含むことを特徴とする。
【００３１】
上記請求項１乃至６及び請求項９乃至１３の発明に於ては、第１のスキュー低減回路によって各信号の立ち上がり／立ち下がりスキューを低減し、第２のスキュー低減回路によって信号間のスキューを低減する。従って、各信号に存在する共通のスキューである立ち上がり／立ち下がりスキューに影響されることなく、第２のスキュー低減回路によって信号間スキューを高い精度で低減することが出来る。
【００３２】
請求項７及び８の発明に於ては、孤立したタイミングを有する可能性が高いクロック信号を他の信号のタイミングに近付けるための第３のスキュー低減回路が、第１のスキュー低減回路と第２のスキュー低減回路との間に設けられる。従って、第３のスキュー低減回路に於てクロック信号を用いて信号間スキューを低減する際に、既にクロック信号と各信号とは近いタイミングにアライメントされているため、タイミングを調整するための遅延量の調整範囲を比較的小さく設定することが可能であり、比較的小さな回路構成で高精度に信号間スキューを低減することが出来る。
【００３３】
上記請求項１４乃至１７の発明に於ては、半導体装置の入力インターフェースに於て、第１のスキュー低減回路によって各信号の立ち上がり／立ち下がりスキューを低減し、第２のスキュー低減回路によって信号間のスキューを低減するので、各信号に存在する共通のスキューである立ち上がり／立ち下がりスキューに影響されることなく、信号間スキューを高い精度で低減することが可能である。従って、半導体装置に於て各種スキューが高精度で低減された信号を用いることが可能になり、高周波数信号による半導体装置の高速動作を実現できる。
【００３４】
請求項１８の発明に於ては、半導体装置の入力インターフェースに於て、孤立したタイミングを有する可能性が高いクロック信号を他の信号のタイミングに近付けるための第３のスキュー低減回路が、第１のスキュー低減回路と第２のスキュー低減回路との間に設けられる。従って、第３のスキュー低減回路に於てクロック信号を用いて信号間スキューを低減する際に、既にクロック信号と各信号とは近いタイミングにアライメントされているため、タイミングを調整するための遅延量の調整範囲を比較的小さく設定することが可能であり、比較的小さな回路構成で高精度に信号間スキューを低減することが出来る。
【００３５】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明によるスキュー低減回路の第１の実施例を示す。図１のスキュー低減回路１０は、ＲＦ（rise/fall ：立ち上がり／立ち下がり）スキュー低減回路１１、信号間スキュー低減回路１２、クロックバッファ回路１３を含む。本発明によるスキュー低減回路は、半導体装置の入力インターフェースとして主に用いられる。
【００３６】
ＲＦスキュー低減回路１１は、クロック信号ＣＬＫに基づいてクロック信号ＣＬＫ及び信号Ａの立ち上がり／立ち下がりスキューを低減し、信号Ａの立ち上がり／立ち下がりスキューを低減した信号Ａ１と、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減したクロック信号ＣＬＫ１を出力する。信号間スキュー低減回路１２は、クロックバッファ回路１３でクロック信号ＣＬＫ１を遅延したクロック信号ＣＬＫ３を受け取り、クロック信号ＣＬＫ３及び信号Ａ１間のスキューを低減する。クロックバッファ回路１３は、クロック信号ＣＬＫ１に適当な遅延を加えて、通常動作時にはクロック信号ＣＬＫ２を出力し、キャリブレーション時にはクロック信号ＣＬＫ３を出力する。
【００３７】
図１に於て、クロック信号ＣＬＫ以外の信号Ａは一つだけであるが、信号Ａをクロック信号ＣＬＫにアライメントするのと同様にして、複数の信号をクロック信号ＣＬＫにアライメントすることが可能である。即ち、複数の信号をクロック信号にアライメントすることで、複数の信号間のスキューを低減することが可能である。
【００３８】
ＲＦスキュー低減回路１１は、ＲＦスキュー測定回路２１と、複数（図では２つ）のエッジ調整回路２２を含む。ＲＦスキュー測定回路２１は、エッジ調整回路２２でクロック信号ＣＬＫのエッジ位置調整が行われたクロック信号ＣＬＫ１を受け取り、クロック信号ＣＬＫ１の立ち上がり／立ち下がりスキューを測定する。ＲＦスキュー測定回路２１は、測定結果に基づいて、クロック信号ＣＬＫ１がＨＩＧＨである期間Ｔｈｉｇｈ及びＬＯＷである期間Ｔｌｏｗが同一になるように、エッジ調整回路２２を制御する。これによってクロック信号ＣＬＫ１の立ち上がり／立ち下がりスキューを低減する。ＲＦスキュー低減回路２１は更に、信号Ａを受け取るエッジ調整回路２２にも同一の制御を適用する。これによって信号Ａの立ち上がり／立ち下がりスキューが低減され、信号Ａ１として出力される。
【００３９】
クロックバッファ回路１３は、第１乃至第３の遅延回路２６乃至２８と、第１のバッファ２９と、第２のバッファ３０と、第１乃至第３のスイッチＳＷ１乃至ＳＷ３を含む。クロックバッファ回路１３は、立ち上がり／立ち下がりスキューが低減されたクロック信号ＣＬＫ１を受け取る。スキューを低減するキャリブレーション時には、第１のスイッチＳＷ１が導通される。また通常動作時には、第２のスイッチＳＷ２或いは第３のスイッチＳＷ３が導通される。従ってキャリブレーション時には、第１の遅延回路２６で遅延されたクロック信号ＣＬＫ３が、信号間スキュー低減回路１２に供給される。また通常動作時には、第２の遅延回路２７或いは第３の遅延回路２８で遅延されたクロック信号ＣＬＫ２が、信号間スキュー低減回路１２に供給されると共に、スキュー低減回路１０を入力インターフェースとする装置内の内部回路に供給される。
【００４０】
信号間スキュー低減回路１２は、信号間スキュー測定回路２３、遅延回路２４、及びラッチ２５を含む。キャリブレーション時には、信号間スキュー測定回路２３が、遅延回路２４で遅延された信号Ａ１とクロック信号ＣＬＫ３との位相差を測定して、位相差がゼロになるように遅延回路２４の遅延量を調整する。これによって、信号Ａ１とクロック信号ＣＬＫ３との間でスキューが低減され、信号同士がアライメントされる。
【００４１】
通常動作時には、ラッチ２５が、クロック信号ＣＬＫ２を同期信号として用いて、アライメントされた信号Ａ１をラッチする。ここでクロック信号ＣＬＫ２は、クロックバッファ回路１３によってクロック信号ＣＬＫ３より適当な遅延量だけ遅延された信号であり、この遅延量をラッチ２５のセットアップ時間に相当する遅延量とすることで、ラッチ２５に於ける適切なデータラッチが可能となる。ラッチ２５がラッチした信号は、信号Ａ２として出力される。
【００４２】
このように図１のラッチ低減回路１０に於ては、ＲＦスキュー低減回路１１が、クロック信号ＣＬＫのスキュー情報を基にして、クロック信号ＣＬＫ及び信号Ａの立ち上がり／立ち下がりスキューを低減する。更に、信号間スキュー低減回路１２が、クロック信号ＣＬＫと信号Ａとをアライメントすることで、信号間のスキューを低減する。従って、信号間で共通なスキューである立ち上がり／立ち下がりスキューを第１段で低減して、その後の第２段で信号間のスキューを低減することによって、各信号に共通なスキューの影響を受けずに信号間スキューを低減することが可能になる。
【００４３】
図２は、図１のＲＦスキュー測定回路２１の構成を示すブロック図である。
ＲＦスキュー測定回路２１は、比較波形生成器４１乃至４４、時間差測定回路４５及び４６、比較器４７、及びインバータ４８を含む。
図３は、図２のＲＦスキュー測定回路２１の動作を説明するためのタイミング図である。図２及び図３を参照して、ＲＦスキュー測定回路２１の動作を以下に説明する。
【００４４】
比較波形生成器４１乃至４４は、同一の構成を有する回路であり、リセット入力ＲｅｓｅｔにＨＩＧＨが与えられた後、信号入力Ｉｎに与えられる信号の最初の立ち上がりエッジで、出力をＨＩＧＨに変化させる。比較波形生成器４１及び４４の信号入力Ｉｎには、クロック信号ＣＬＫ１が供給され、比較波形生成器４２及び４３の信号入力Ｉｎには、インバータ４８で反転されたクロック信号ＣＬＫ１の反転信号が供給される。
【００４５】
比較波形生成器４１のリセット入力Ｒｅｓｅｔには、リセット信号ＲＳＴが与えられる。従って比較波形生成器４１の出力Ｓ１は、リセット信号ＲＳＴがＨＩＧＨになった後、クロック信号ＣＬＫ１の最初の立ち上がりエッジでＨＩＧＨになる。
比較波形生成器４２のリセット入力Ｒｅｓｅｔには、比較波形生成器４１の出力である信号Ｓ１が供給される。従って比較波形生成器４２の出力Ｅ１は、信号Ｓ１がＨＩＧＨになった後、反転クロック信号／ＣＬＫ１の最初の立ち上がりエッジでＨＩＧＨになる。比較波形生成器４３の出力Ｓ２も同様である。
【００４６】
比較波形生成器４４のリセット入力Ｒｅｓｅｔには、比較波形生成器４３の出力である信号Ｓ２が供給される。従って比較波形生成器４４の出力Ｅ２は、信号Ｓ２がＨＩＧＨになった後、クロック信号ＣＬＫ１の最初の立ち上がりエッジでＨＩＧＨになる。
図３から分かるように、信号Ｓ１及びＥ１の立ち上がりエッジは、クロック信号ＣＬＫ１がＨＩＧＨである期間Ｔｈｉｇｈの開始と終了を示し、信号Ｓ２及びＥ２の立ち上がりエッジは、クロック信号ＣＬＫ１がＬＯＷである期間Ｔｌｏｗの開始と終了を示すことになる。
【００４７】
時間差測定回路４５は、信号Ｓ１及びＥ１の立ち上がりエッジ間の時間差を測定して、測定された時間差即ち期間Ｔｈｉｇｈの持続時間をディジタル表現として出力する。同様に、時間差測定回路４６は、信号Ｓ２及びＥ２の立ち上がりエッジ間の時間差を測定して、測定された時間差即ち期間Ｔｌｏｗの持続時間をディジタル表現として出力する。
【００４８】
時間差測定回路４５及び４６からの出力は、比較器４７によって比較される。比較器４７は、期間Ｔｈｉｇｈが期間Ｔｌｏｗよりも長い場合に、立ち下がりエッジを進ませることを指示する信号ＦＢＦをＨＩＧＨにする。逆に期間Ｔｌｏｗが期間Ｔｈｉｇｈよりも長い場合には、立ち上がりエッジを進ませることを指示する信号ＲＢＦをＨＩＧＨにする。これらの信号ＦＢＦ及びＲＢＦによって、図１のエッジ調整回路２２を制御する。
【００４９】
図４は、ＲＦスキュー測定回路２１の回路構成を示す回路図である。比較波形生成器４１乃至４４の各々は、ＮＡＮＤ回路５１乃至５６とインバータ５７を含む。
比較波形生成器４１を例にとって説明すると、信号ＲＳＴがＬＯＷの間は、ＮＡＮＤ回路５５の出力がＨＩＧＨであるので、インバータ５７から出力される信号Ｓ１は常にＬＯＷである。信号ＲＳＴがＨＩＧＨになると、ＮＡＮＤ回路５２及び５３からなるラッチが、ＮＡＮＤ回路５２及び５３の出力が各々ＬＯＷ及びＨＩＧＨになる状態をラッチする。クロック信号ＣＬＫ１がＬＯＷである間は、ＮＡＮＤ回路５４の出力はＨＩＧＨであり、ＮＡＮＤ回路５５及び５６からなるラッチが、ＮＡＮＤ回路５５及び５６の出力が各々ＨＩＧＨ及びＬＯＷになる状態を保つ。。
【００５０】
この状態でＮＡＮＤ回路５１の出力はＨＩＧＨである。クロック信号ＣＬＫ１がＨＩＧＨになると、ＮＡＮＤ回路５４の出力がＬＯＷとなり、ＮＡＮＤ回路５５及び５６からなるラッチが、ＮＡＮＤ回路５５及び５６の出力が各々ＬＯＷ及びＨＩＧＨである状態に反転する。従ってインバータ５７から出力される信号Ｓ１はＨＩＧＨになる。クロック信号ＣＬＫ１がＨＩＧＨ及びＬＯＷの間で変化しても、ＮＡＮＤ回路５５及び５６からなるラッチの状態が変化しないので、信号Ｓ１はリセット信号ＲＳＴがＨＩＧＨである限りＨＩＧＨを保つ。所定の時間後に信号ＲＳＴがＬＯＷになると、ＮＡＮＤ回路５５の出力がＨＩＧＨになるので、インバータ５７から出力される信号Ｓ１はＬＯＷにもどる。
【００５１】
このようにして比較波形生成器４１は、信号ＲＳＴがＨＩＧＨになった後、クロック信号ＣＬＫ１の最初の立ち上がりエッジを検出することが出来る。比較波形生成器４２乃至４４の動作も同様であり、夫々図３に示される信号を出力する。
時間差測定回路４５及び４６は各々、直列に接続された複数のインバ−タ６１と、対で複数のラッチを構成するＮＡＮＤ回路６２及び６３と、このラッチ群からの出力を反転する複数のインバータ６４を含む。
【００５２】
時間差測定回路４５を例にとって説明すると、複数のインバ−タ６１は遅延素子列を構成し、入力される信号Ｓ１は、遅延素子列内を遅延しながら伝播する。インバ−タ６１の遅延素子列と平行して、信号線ＳＡ上を信号Ｅ１が伝播する。即ち、遅延素子列内を遅延しながら伝播する信号Ｓ１と、信号線ＳＡ上を遅延なしで伝播する信号Ｅ１とが、互いに競争する形となる。
【００５３】
ＮＡＮＤ回路６２及び６３が構成するラッチ群は、信号Ｓ１が先にＨＩＧＨになると出力としてＬＯＷをラッチし、信号Ｅ１が先にＨＩＧＨになると出力としてＨＩＧＨをラッチする。図３に示されるように、入力される時点では信号Ｓ１が先にＨＩＧＨになるので、入力に近い図４の左側のラッチ群はＬＯＷをラッチする。図４の右に信号が伝播していくほど信号Ｓ１は遅れていくので、入力から遠い図４の右側のラッチ群はＨＩＧＨをラッチすることになる。ＬＯＷをラッチするラッチ群とＨＩＧＨをラッチするラッチ群との境界の位置が、信号Ｓ１と信号Ｅ１とのエッジ間の時間差を示すことになる。時間差が小さいほど、境界は入力側により近づくことになる。
【００５４】
このようにして時間差測定回路４５は、信号Ｓ１と信号Ｅ１の立ち上がりエッジ間の時間差、即ちクロック信号ＣＬＫ１の期間Ｔｈｉｇｈの長さを測定する。時間差測定回路４６も同様に動作し、信号Ｓ２と信号Ｅ２の立ち上がりエッジ間の時間差、即ちクロック信号ＣＬＫ１の期間Ｔｌｏｗの長さを測定する。
比較器４７は、複数のＮＡＮＤ回路７１、複数のＮＡＮＤ回路７２、複数のＮＡＮＤ回路７３、複数のＮＡＮＤ回路７４、及びインバータ７５及び７６を含む。
【００５５】
時間差測定回路４５及び４６の出力である複数のインバータ６４からの出力は、図の左側ではＨＩＧＨを出力し、図の右側ではＬＯＷを出力する。例えば、比較器４７の一番左側のＮＡＮＤ回路７１及び７２並びにＮＡＮＤ回路７３及び７４が、一番左側の上下２つのインバータ６４からＨＩＧＨを受け取る場合、これらのＮＡＮＤ回路は他方の入力に対するインバータとして動作する。従ってＮＡＮＤ回路７１及び７２並びにＮＡＮＤ回路７３及び７４は、図面右側から伝播してきた信号を素通りさせることになる。
【００５６】
また比較器４７の一番右側のＮＡＮＤ回路７１及び７２が、一番右側の上下２つのインバータ６４からＬＯＷを受け取る場合、これらのＮＡＮＤ回路は他方の入力に関わらずＨＩＧＨを出力する。
従って、上下で対をなすインバータ６４からの出力が共にＨＩＧＨである部分では、比較器４７は右から左に信号を素通りさせ、インバータ６４からの出力が共にＬＯＷである部分では、比較器４７のＮＡＮＤ回路７１及び７２はＨＩＧＨを出力する。
【００５７】
期間Ｔｈｉｇｈの長さと期間Ｔｌｏｗの長さとに差がある場合、上下で対をなすインバータ６４間で出力レベルの異なる部分が存在する。上下で一対のインバータ６４に着目した場合に、上のインバータ６４がＨＩＧＨを出力して、下のインバータ６４がＬＯＷを出力するとする。この場合、対応するＮＡＮＤ回路７１及び７２は、ＬＯＷ及びＨＩＧＨを出力する。このＬＯＷ及びＨＩＧＨの出力が、比較器４７の左側まで伝播されることで、期間Ｔｈｉｇｈと期間Ｔｌｏｗとでどちらが長いかを判定することが出来る。
【００５８】
具体的には、期間Ｔｈｉｇｈの方が長いときには信号ＦＢＦがＨＩＧＨになり、期間Ｔｌｏｗの方が長いときには信号ＲＢＦがＨＩＧＨになる。これらの信号ＦＢＦ及びＲＢＦによって、図１のエッジ調整回路２２を制御する。
図５は、図１のエッジ調整回路２２の回路構成を示す回路図である。エッジ調整回路２２は、シフトレジスタ駆動回路８１、シフトレジスタ８２、及びエッジシフト回路８３を含む。
【００５９】
シフトレジスタ駆動回路８１は、信号ＲＢＦ及びＦＢＦと、キャリブレーション時の同期信号であるキャリブレーションクロックＣＡＬ−ＣＬＫを受け取る。キャリブレーションクロックＣＡＬ−ＣＬＫは、適当なサイクルを有した普通のクロック信号であり、この信号に同期してシフトレジスタ駆動回路８１が出力を変化させる。
【００６０】
シフトレジスタ駆動回路８１は、ＮＯＲ回路９１及び９２と、ＮＡＮＤ回路９３乃至９６と、バイナリカウンタ９７を含む。バイナリカウンタ９７は、ＮＡＮＤ回路１０１乃至１０８と、インバータ１０９乃至１１１を含む。その動作は従来技術の範囲内であるので、説明を省略する。バイナリカウンタ９７の出力である信号ＳＡ及びＳＢは、キャリブレーションクロックＣＡＬ−ＣＬＫを１／２に分周した信号とその反転信号になる。
【００６１】
ＮＯＲ回路９１及び９２は夫々、キャリブレーションクロックＣＡＬ−ＣＬＫがＬＯＷの場合のみ、信号ＲＢＦ及び信号ＦＢＦを通過させるゲートである。信号ＲＢＦ（の反転）は、ＮＯＲ回路９１からＮＡＮＤ回路９３及び９４に供給され、信号ＦＢＦ（の反転）は、ＮＯＲ回路９２からＮＡＮＤ回路９５及び９６に供給される。ＮＡＮＤ回路９３及び９５のもう一方の入力には、バイナリカウンタ９７の出力である信号ＳＡが供給され、ＮＡＮＤ回路９４及び９６のもう一方の入力には、バイナリカウンタ９７の出力である信号ＳＢが供給される。
【００６２】
従って信号ＲＢＦがＬＯＷになる場合には、ＮＡＮＤ回路９３及び９４からＨＩＧＨパルスが交互に出力されることになる。逆に信号ＦＢＦがＬＯＷになる場合には、ＮＡＮＤ回路９５及び９６からＨＩＧＨパルスが交互に出力される。これらのＨＩＧＨパルスによって、シフトレジスタ８２を駆動する。図６は、シフトレジスタ８２の回路構成を示す回路図である。
【００６３】
シフトレジスタ８２は、ＮＡＮＤ回路１２１−１乃至１２１−７、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、ＮＭＯＳトランジスタ１２７−１乃至１２７−８、ＮＡＮＤ回路１２８−１乃至１２８−８、及びインバータ１２９を含む。リセット信号ＲがＬＯＷにされると、シフトレジスタ８２はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００６４】
この初期状態では、図６に示されるように、ＮＡＮＤ回路１２８−１乃至１２８−７の出力はＬＯＷであり、ＮＡＮＤ回路１２８−８の出力はＨＩＧＨである。
クロック信号ＣＬＫ１の立ち下がりエッジを進ませる必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。まず図６に示される初期状態に於て、信号線ＣにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２５−８がオンになる。このときＮＭＯＳトランジスタ１２７−８がオンであるので、ＮＡＮＤ回路１２３−８の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−８の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−８とインバータ１２２−８からなるラッチに保持される。またこの時インバータ１２９の出力はＬＯＷからＨＩＧＨに変化し、ＮＡＮＤ回路１２１−７の出力はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、ＮＡＮＤ回路１２８−７及び１２８−８の出力がＨＩＧＨで、他の出力はＬＯＷである。
【００６５】
次に信号線ＤにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２５−７がオンになる。このときＮＭＯＳトランジスタ１２７−７がオンになっているので、ＮＡＮＤ回路１２３−７の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−７の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−７とインバータ１２２−７からなるラッチに保持される。またこの時ＮＡＮＤ回路１２１−７の出力はＬＯＷからＨＩＧＨに変化し、ＮＡＮＤ回路１２１−６の出力はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、ＮＡＮＤ回路１２８−６及び１２８−７の出力がＨＩＧＨで、他の出力はＬＯＷである。
【００６６】
このように信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、ＮＡＮＤ回路１２８−１乃至１２８−８の出力のうちでＨＩＧＨである２つの出力の位置を順次左にずらしていくことが出来る。
クロック信号ＣＬＫ１の立ち上がりエッジを進ませる必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。これによって、ＮＡＮＤ回路１２８−１乃至１２８−８の出力のうちでＨＩＧＨである２つの出力の位置を順次右にずらしていくことが出来る。この場合の動作は上述の場合と同様であるので説明を省略する。
【００６７】
上述のように、シフトレジスタ８２の複数の出力は、隣り合う２つの出力がＨＩＧＨで、それ以外の出力がＬＯＷである。また立ち上がりエッジを進ませる必要があるのか、或いは立ち下がりエッジを進ませる必要があるのかに応じて、ＨＩＧＨである２つの出力の位置を、右或いは左にシフトさせることが出来る。このシフトレジスタ８２からの複数の出力を用いて、図５のエッジシフト回路８３を制御する。
【００６８】
図５のエッジシフト回路８３は、複数のＮＡＮＤ回路１３１、複数のＮＡＮＤ回路１３２、複数のインバータ１３３、複数のＮＡＮＤ回路１３４、複数のＮＡＮＤ回路１３５、複数のインバータ１３６、ＮＯＲ回路１３７、インバータ１３８、ＰＭＯＳトランジスタ１３９、ＮＭＯＳトランジスタ１４０、及びインバータ１４１及び１４２を含む。複数のＮＡＮＤ回路１３２と複数のインバータ１３３は、第１の遅延素子列を構成し、複数のＮＡＮＤ回路１３５と複数のインバータ１３６は、第２の遅延素子列を構成する。
【００６９】
複数のＮＡＮＤ回路１３１は、一方の入力にシフトレジスタ８２からの出力を受け取り、もう一方の入力にクロック信号ＣＬＫを受け取る。従って、シフトレジスタ８２からの出力がＨＩＧＨである位置で、クロック信号ＣＬＫが第１の遅延素子列に入力される。クロック信号ＣＬＫは、第１の遅延素子列内を伝播して、ＮＯＲ回路１３７に入力される。
【００７０】
複数のＮＡＮＤ回路１３４は、一方の入力にシフトレジスタ８２からの出力を受け取り、もう一方の入力にクロック信号ＣＬＫを受け取る。従って、シフトレジスタ８２からの出力がＨＩＧＨである位置で、クロック信号ＣＬＫが第２の遅延素子列に入力される。クロック信号ＣＬＫは、第２の遅延素子列内を伝播して、ＮＯＲ回路１３７及びインバータ１３８に入力される。
【００７１】
シフトレジスタ８２からの出力のうちで、ＨＩＧＨである２つの出力は隣り合わせに位置される。従って、これらＨＩＧＨである２つの出力が右にシフトされる場合、第１の遅延素子列を伝播するクロック信号ＣＬＫの遅延時間は小さくなり、逆に第２の遅延素子列を伝播するクロック信号ＣＬＫの遅延時間は大きくなる。またＨＩＧＨである２つの出力が左にシフトされる場合、第１の遅延素子列を伝播するクロック信号ＣＬＫの遅延時間は大きくなり、逆に第２の遅延素子列を伝播するクロック信号ＣＬＫの遅延時間は小さくなる。
【００７２】
インバータ１４１及び１４２から構成されるラッチは、第２の遅延素子列を伝播したクロック信号ＣＬＫの立ち上がりエッジで、ＨＩＧＨレベルをラッチする。また第１の遅延素子列を伝播したクロック信号ＣＬＫと第２の遅延素子列を伝播したクロック信号ＣＬＫとが共にＬＯＷになるタイミングで、上記ラッチはＬＯＷレベルをラッチする。
【００７３】
従って、シフトレジスタ８２からの複数の出力のうちでＨＩＧＨである２つの出力が存在する位置に応じて、エッジシフト回路８３の出力であるクロック信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗが調整されることになる。
このようにしてエッジ調整回路２２は、クロック信号ＣＬＫを入力として受け取り、ＲＦスキュー測定回路２１からの制御信号に応じて、出力クロック信号ＣＬＫ１の期間Ｔｈｉｇｈ及び期間Ｔｌｏｗを調整することが出来る。この調整の結果、クロック信号ＣＬＫ１の期間Ｔｈｉｇｈと期間Ｔｌｏｗとが等しくなり、クロック信号ＣＬＫの立ち上がり／立ち下がりスキューを低減できる。
【００７４】
図１を参照して説明したように、エッジ調整回路２２は、クロック信号ＣＬＫ以外の信号Ａに対しても同一のエッジ調整を適用することで、信号Ａの立ち上がり／立ち下がりスキューを低減することが出来る。
図７は、図１の信号間スキュー測定回路２３の構成を示す構成図である。
信号間スキュー測定回路２３は、タイミング信号生成器１５１、比較波形生成器１５２及び１５３、位相比較器１５４を含む。
【００７５】
タイミング信号生成器１５１は、信号Ａを遅延回路２４で遅延した信号ＤＡＴＡとクロック信号ＣＬＫ３とを受け取り、これらの信号に基づいてタイミング信号Ｔを生成する。タイミング信号Ｔは、比較波形生成器１５２及び１５３に供給される。比較波形生成器１５２は、タイミング信号ＴがＨＩＧＨになった後、クロック信号ＣＬＫ３の最初の立ち上がりエッジで、出力信号ＣＥをＨＩＧＨにする。比較波形生成器１５３は、タイミング信号ＴがＨＩＧＨになった後、信号ＤＡＴＡの最初の立ち上がりエッジで、出力信号ＤＥをＨＩＧＨにする。
【００７６】
図８は、図７の各信号を示すタイミング図である。図８に示される信号ＣＥ及び信号ＤＥの立ち上がりエッジ同士のタイミングを比較することで、クロック信号ＣＬＫ３と信号ＤＡＴＡとの相対的な位相関係を判定することが出来る。
図７を参照して、位相比較器１５４は、信号ＣＥ及び信号ＤＥを受け取り、何れの信号の立ち上がりエッジが速いかを判定する。クロック信号ＣＬＫ３と信号ＤＡＴＡとの位相を合わせるためには信号ＤＡＴＡを進ませる必要がある場合、位相比較器１５４は出力信号ＳＦをＨＩＧＨにする。逆に、位相合わせのためには信号ＤＡＴＡを遅らせる必要がある場合、位相比較器１５４は出力信号ＳＤをＨＩＧＨにする。
【００７７】
図９は、信号間スキュー測定回路２３の回路構成を示す回路図である。
タイミング信号生成器１５１は、ＮＡＮＤ回路１６１乃至１６８、インバータ１６９、ＮＡＮＤ回路１７０、ＮＡＮＤ回路１７１乃至１７８、及びインバータ１７９を含む。タイミング信号生成器１５１は、ＮＡＮＤ回路１７０で、クロック信号ＣＬＫ３と信号ＤＡＴＡとのＮＡＮＤを求め、ＮＡＮＤ回路１７０の出力信号のタイミングに基づいて、タイミング信号Ｔを生成する。
【００７８】
比較波形生成器１５２及び１５３は、図４に示される比較波形生成回路４１乃至４４と同一の構成であるので、説明を省略する。
位相比較器１５４は、ＮＡＮＤ回路１８１乃至１９３と、インバータ１９４及び１９５を含む。ＮＡＮＤ回路１８１及び１８２が第１のラッチを構成し、ＮＡＮＤ回路１８３及び１８４が第２のラッチを構成する。第１のラッチは、信号ＣＥと信号ＤＥとで、早いほうの立ち上がりエッジをラッチする。第２のラッチは、インバータ１９４及び１９５で遅延された信号ＣＥと遅延のない信号ＤＥとで、早いほうの立ち上がりエッジをラッチする。第１のラッチの状態に応じて出力信号ＳＦの信号レベルが決定され、第２のラッチの状態に応じて出力信号ＳＤの信号レベルが決定される。
【００７９】
信号ＳＦは、位相を合わせるためには信号ＤＡＴＡを進ませることが必要な場合にＨＩＧＨとなり、信号ＳＤは、位相を合わせるためには信号ＤＡＴＡを遅らせる必要がある場合にＨＩＧＨとなる。
これらの信号ＳＦ及びＳＤを用いて、図１の遅延回路２４を制御する。
図１０は、遅延回路２４の回路構成を示す回路図である。遅延回路２４は、シフトレジスタ駆動回路８１、シフトレジスタ２０１、及びディレイライン２０２を含む。図１０に於て、図５と同一の要素は同一の番号で参照される。
【００８０】
シフトレジスタ駆動回路８１は、信号ＳＦ及びＳＤと、キャリブレーション時の同期信号であるキャリブレーションクロックＣＡＬ−ＣＬＫを受け取る。図１０のシフトレジスタ駆動回路８１は、図５のシフトレジスタ駆動回路８１と同一の構成であり、説明を省略する。
図１１は、シフトレジスタ２０１の回路構成を示す回路図である。図１１に於て、図６と同一の要素は同一の番号で参照される。
【００８１】
シフトレジスタ２０１は、ＮＡＮＤ回路１２１−１乃至１２１−７、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、ＮＭＯＳトランジスタ１２７−１乃至１２７−８、インバータ１２９及び２１１、及びインバータ２１２−０乃至２１２−８を含む。リセット信号ＲがＬＯＷにされると、シフトレジスタ２０１はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００８２】
この初期状態では、図１１に示されるように、インバータ２１２−０乃至２１２−７の出力はＬＯＷであり、インバータ２１２−８の出力だけがＨＩＧＨである。
遅延回路２４の遅延量を増やす必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。まず図１１に示される初期状態に於て、信号線ＣにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２５−８がオンになる。このときＮＭＯＳトランジスタ１２７−８がオンであるので、ＮＡＮＤ回路１２３−８の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−８の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−８とインバータ１２２−８からなるラッチに保持される。またこの時インバータ１２９の出力はＬＯＷからＨＩＧＨに変化し、ＮＡＮＤ回路１２１−７の出力はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、インバータ２１２−７の出力のみがＨＩＧＨで、他の出力はＬＯＷである。
【００８３】
次に信号線ＤにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２５−７がオンになる。このときＮＭＯＳトランジスタ１２７−７がオンになっているので、ＮＡＮＤ回路１２３−７の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−７の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−７とインバータ１２２−７からなるラッチに保持される。またこの時ＮＡＮＤ回路１２１−７の出力はＬＯＷからＨＩＧＨに変化し、ＮＡＮＤ回路１２１−６の出力はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、インバータ２１２−６の出力のみがＨＩＧＨで、他の出力はＬＯＷである。
【００８４】
このように信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、インバータ２１２−０乃至２１２−８の出力のうちで唯一ＨＩＧＨである出力の位置を、順次左にずらしていくことが出来る。
遅延回路２４の遅延量を減らす必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。これによって、インバータ２１２−０乃至２１２−８の出力のうちで唯一ＨＩＧＨである出力の位置を、順次右にずらしていくことが出来る。この場合の動作は上述の場合と同様であるので説明を省略する。
【００８５】
このシフトレジスタ２０１からの複数の出力を用いて、図１０のディレイライン２０２を制御する。
図１０のディレイライン２０２は、複数のＮＡＮＤ回路２２１、複数のＮＡＮＤ回路２２２、及び複数のインバータ２２３を含む。複数のＮＡＮＤ回路２２２と複数のインバータ２２３は、遅延素子列を構成する。
【００８６】
複数のＮＡＮＤ回路２２１は、一方の入力にシフトレジスタ２０１からの出力を受け取り、もう一方の入力にＲＦスキュー低減回路１１からの信号Ａ１を受け取る。従って、シフトレジスタ２０１からの出力が唯一ＨＩＧＨである位置で、信号Ａ１が遅延素子列に入力される。信号Ａ１は、遅延素子列内を伝播した後、信号ＤＡＴＡとして出力される。
【００８７】
シフトレジスタ２０１からの出力のうちで、唯一ＨＩＧＨである出力が右にシフトされる場合、遅延素子列を伝播する信号Ａ１の遅延時間は小さくなる。また唯一ＨＩＧＨである出力が左にシフトされる場合、遅延素子列を伝播する信号Ａ１の遅延時間は大きくなる。
従って、シフトレジスタ２０１からの複数の出力のうちで唯一ＨＩＧＨである出力が存在する位置に応じて、ディレイライン２０２の出力である信号ＤＡＴＡの遅延量が調整されることになる。
【００８８】
このようにして遅延回路２４は、信号Ａ１を入力として受け取り、信号間スキュー測定回路２３からの制御信号に応じて、出力信号ＤＡＴＡの遅延量を調整することが出来る。この調整の結果、信号ＤＡＴＡとクロック信号ＣＬＫ３との位相が合わされ、信号ＤＡＴＡ及びクロック信号ＣＬＫ３間の信号間スキューを低減できる。
【００８９】
図１を参照して説明したように、遅延回路２４は、信号Ａ以外の信号に対しても同一の信号間アライメント（位相合わせ）を適用することで、各信号間のスキューを低減することが出来る。
図１２は、図８に対応する図であり、信号間スキュー低減のためのキャリブレーション時に於いて、図８の場合とは異なったキャリブレーション信号ＤＡＴＡを与えた場合の各信号を示すタイミング図である。図１２に示すように、キャリブレーション信号ＤＡＴＡとして、クロック信号ＣＬＫ３の２倍のサイクルを有する信号を用いてもよい。
【００９０】
図１３は、信号間スキュー低減のためのキャリブレーション時に於いて、異なったキャリブレーション用クロック信号ＣＬＫ３を与えた場合の各信号を示すタイミング図である。図１３に示すように、キャリブレーション信号ＤＡＴＡとして、通常のクロック信号ＣＬＫ３の２倍のサイクルを有する信号を用いると共に、キャリブレーション時のクロック信号ＣＬＫ３を通常のクロック信号の２倍のサイクルを有する信号としてもよい。
【００９１】
図１２及び図１３に示されるように、種々のキャリブレーション条件で信号間スキュー低減のためのキャリブレーションを行うことで、種々の信号に対応した柔軟性のある信号間スキュー低減が可能となる。
図１４は、本発明によるスキュー低減回路の第２の実施例を示す。図１４に於て、図１と同一の要素は同一の番号で参照され、その説明は省略される。
【００９２】
図１４のスキュー低減回路１０Ａは、ＲＦスキュー低減回路１１、信号間スキュー低減回路１２、クロックバッファ回路１３、及びクロックスキュー低減回路１４を含む。
例えばメモリシステムに於ては、メモリコントローラからメモリデバイスへの配線のうちで、クロック信号に対する配線は、データ信号やアドレス信号に対する配線とは異なった経路でレイアウトされる場合が多い。これは、クロック信号を他のデバイスにも供給する必要があるために、他の信号線とは異なった配線経路がクロック信号配線に対して用いられるためである。このような場合一般に、受信側で受け取るクロック信号は、他の受信信号とは大きくタイミングがずれることになる。図１のスキュー低減回路１０Ａに於ては、クロック信号と信号Ａとのタイミングを合わせることが行われる。クロック信号以外に複数の信号が存在する場合にも、各信号とクロック信号とのタイミングを合わせることが行われる。しかし上述のように、クロック信号と各信号との間の信号間スキューは、クロック信号以外の複数の信号間のスキューよりも大幅に大きなものである。
【００９３】
従って、まずクロック信号と複数の信号との間の大きな信号間スキューを低減して、クロック信号のタイミングを複数の信号のタイミング分布の辺りまで合わせたうえで、クロック信号と各信号との間の小さな信号間スキューを低減することが望ましい。このようにクロック信号の大きなスキューを低減する回路と、信号間の小さなスキューを低減する回路とを別個に設けることで、回路規模を小さく保ちながらも精度の高い信号間スキュー低減を実現することが出来る。
【００９４】
図１４のクロックスキュー低減回路１４は、クロック信号と複数の信号との間の大きな信号間スキュー（以降クロックスキューと呼ぶ）を低減する回路である。このクロックスキュー低減回路１４によってクロックスキューを低減した後に、信号間スキュー低減回路１２により各信号とクロック信号とをアライメントすることで、信号間の小さなスキューを低減する。
【００９５】
クロックスキュー低減回路１４は、クロックスキュー測定回路２３Ａと、複数の遅延回路２４Ａを含む。各遅延回路２４Ａは、ＲＦスキュー低減回路１１で立ち上がり／立ち下がりスキューが低減された信号Ａ１、信号Ｂ１、及びクロック信号ＣＬＫ１を受け取り、これらの信号を遅延させる。クロックスキュー測定回路２３Ａは、信号Ａ１とクロック信号ＣＬＫ１が遅延回路２４Ａで遅延された信号を受け取り、これら２つの信号間の位相のずれを測定する。クロックスキュー測定回路２３Ａは、信号Ａ１が遅延回路２４Ａで遅延された信号とクロック信号ＣＬＫ１が遅延回路２４Ａで遅延された信号との位相が等しくなるように、遅延回路２４Ａの遅延量を調整する。
【００９６】
クロックスキュー測定回路２３Ａは、図９の信号間スキュー測定回路２３と同一の構成でよい。また遅延回路２４Ａは、図１０の遅延回路２４と同一の構成でよい。但し、信号Ａ１の遅延信号の方がクロック信号ＣＬＫ１の遅延信号より進んでいる場合には、信号Ａ１を受け取る遅延回路２４Ａの遅延量を大きくして、クロック信号ＣＬＫ１を受け取る遅延回路２４Ａの遅延量を小さくするように、制御信号ＳＦ及びＳＤの入力を入れ替える必要がある。逆に、信号Ａ１の遅延信号の方がクロック信号ＣＬＫ１の遅延信号より遅れている場合には、信号Ａ１を受け取る遅延回路２４Ａの遅延量を小さくして、クロック信号ＣＬＫ１を受け取る遅延回路２４Ａの遅延量を大きくするように制御する。更に、信号Ａ１に対する遅延量と同一の遅延量が設定されるように、信号Ｂ１を受け取る遅延回路２４Ａを制御する。
【００９７】
図１４の様な構成とすれば、クロック信号ＣＬＫ１と複数の信号Ａ及びＢとの間の大きな信号間スキューをクロックスキュー低減回路１４により低減して、クロック信号ＣＬＫ１のタイミングを複数の信号Ａ及びＢのタイミング分布の辺りまで合わせたうえで、信号間スキュー低減回路１２を用いて、クロック信号ＣＬＫ１と信号Ａとの間及びクロック信号ＣＬＫ１と信号Ｂとの間の小さな信号間スキューを低減することが出来る。クロック信号の大きなスキューを低減するクロックスキュー低減回路１４には、広い範囲の遅延量を粗く設定できるような遅延量調整機能を設け、信号間の小さなスキューを低減する信号間スキュー低減回路１２には、狭い範囲の遅延量を細かく設定できるような遅延量調整機能を設ければ、全体の回路規模を比較的小さく保ちながらも精度の高い信号間スキュー低減を実現することが出来る。
【００９８】
図１５は、本発明によるスキュー低減回路の第３の実施例を示す。図１５に於て、図１と同一の要素は同一の番号で参照され、その説明は省略される。
図１５のスキュー低減回路１０Ｂは、ＲＦスキュー低減回路１１Ａ、信号間スキュー低減回路１２、及びクロックバッファ回路１３を含む。図１のスキュー低減回路１０とは、ＲＦスキュー低減回路１１Ａのみが異なり、ＲＦスキュー低減回路１１Ａは、ＲＦスキュー測定回路２１Ａ及び複数のエッジ調整回路２２Ａを含む。図１のスキュー低減回路１０に於ては、ＲＦスキュー測定回路２１は、エッジ調整回路２２から出力されるクロック信号ＣＬＫ１に基づいて立ち上がり／立ち下がりスキューを測定し、フィードバック制御によってエッジ調整回路２２を制御していた。それに対し図１５のスキュー低減回路１０Ｂに於ては、ＲＦスキュー測定回路２１Ａは、入力されるクロック信号ＣＬＫに基づいて立ち上がり／立ち下がりスキューを測定し、その測定値に基づいてエッジ調整回路２２のエッジ調整量を設定する。
【００９９】
図１６は、ＲＦスキュー測定回路２１Ａの回路構成を示す回路図である。図１６に於て、図４と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１６のＲＦスキュー測定回路２１Ａは、図４の比較波形生成器４１及び４２と、時間差測定回路４５を含み、更に、ＮＡＮＤ回路２３１、インバータ２３２、ＮＭＯＳトランジスタ２３３、複数のインバータ２３４及び２３５、複数のＮＡＮＤ回路２３６、及び複数のＮＡＮＤ回路２３７を含む。
【０１００】
図４を参照して説明したように、時間差測定回路４５の出力である複数のインバータ６４からの出力は、入力に近い図の左側ではＨＩＧＨを出力し、入力から遠い図の右側ではＬＯＷを出力する。このＨＩＧＨとＬＯＷとを分ける境界の位置が、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジとの時間差を示し、時間差が長いほど境界の位置はより図面の右側に存在する。
【０１０１】
ＮＡＮＤ回路２３１とインバータ２３２は、比較波形生成器４１及び４２の両出力がＨＩＧＨになると、ＮＭＯＳトランジスタ２３３を導通させる。これにより複数のインバータ６４の出力が、インバータ２３４及び２３５から構成される複数のラッチにラッチされる。隣り合う２つのラッチの出力が図１６に示されるように、複数のＮＡＮＤ回路２３６に入力される。従って、複数のインバータ６４からの出力に於て、ＨＩＧＨとＬＯＷとを分ける境界の位置に於てのみ、複数のＮＡＮＤ回路２３６のうちの一つがＬＯＷを出力する。
【０１０２】
隣り合う２つのＮＡＮＤ回路２３６の出力は、複数のＮＡＮＤ回路２３７に入力される。従って、複数のインバータ６４からの出力に於てＨＩＧＨとＬＯＷとを分ける境界の位置に於てのみ、複数のＮＡＮＤ回路２３７のうちの隣り合う２つがＨＩＧＨを出力する。
複数のＮＡＮＤ回路２３７のうちで隣り合う２つがＨＩＧＨを出力する位置は、クロック信号ＣＬＫの立ち上がりエッジから立ち下がりエッジまでの時間、即ち期間Ｔｈｉｇｈの長さを示す指標となる。従って、図１６のＲＦスキュー測定回路２１Ａの出力は、クロック信号ＣＬＫの期間Ｔｈｉｇｈの長さを測定して表現したものとなっている。
【０１０３】
ＲＦスキュー測定回路２１Ａの出力は、図５のシフトレジスタ８２の出力と同様の形式となっているので、ＲＦスキュー測定回路２１Ａの出力を図５のエッジシフト回路８３と同様の回路に入力すればよい。即ち、図１５のエッジ調整回路２２Ａは、図５のエッジシフト回路８３と同様の構成とすればよい。これによって、測定したクロック信号ＣＬＫの期間Ｔｈｉｇｈの長さに応じて、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの位置を、適切にシフトすることが出来る。
【０１０４】
以上のようにして、図１５に示されるスキュー低減回路の第３の実施例に於ては、ＲＦスキュー測定回路２１Ａによってクロック信号ＣＬＫの立ち上がり／立ち下がりスキューを測定し、この測定値に応じて、エッジ調整回路２２Ａのエッジ調整量を設定する。これによってＲＦスキュー低減回路１１Ａは、クロック信号ＣＬＫ及び信号Ａの立ち上がり／立ち下がりスキューを低減することが出来る。
【０１０５】
図１７は、本発明によるスキュー低減回路の第４の実施例を示す。図１７に於て、図１４及び図１５と同一の要素は同一の番号で参照され、その説明は省略される。
図１７のスキュー低減回路１０Ｃは、ＲＦスキュー低減回路１１Ａ、信号間スキュー低減回路１２、クロックバッファ回路１３、及びクロックスキュー低減回路１４Ａを含む。図１７のスキュー低減回路１０Ｃに於ては、図１４のスキュー低減回路１０ＡのＲＦスキュー低減回路１１の代わりに図１５のＲＦスキュー低減回路１１Ａが用いられ、更に、図１４のクロックスキュー低減回路１４の代わりにクロックスキュー低減回路１４Ａが用いられる。
【０１０６】
クロックスキュー低減回路１４Ａは、クロック信号ＣＬＫ１と信号Ａ１とを受け取り両信号の位相差を測定するクロックスキュー測定回路２３Ｂと、クロックスキュー測定回路２３Ｂの測定値に基づいてクロック信号ＣＬＫ１、信号Ａ１、及び信号Ｂ１を遅延させる遅延回路２４Ｂを含む。クロックスキュー低減回路１４Ａは、クロックスキュー低減回路１４とは異なり、フィードバック制御を用いずに、クロック信号ＣＬＫ１と信号Ａ１との位相差の測定値に基づいて遅延量設定を行う。
【０１０７】
図１８は、クロックスキュー測定回路２３Ｂの回路構成を示す回路図である。図１８に於て、図１６と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１８のクロックスキュー測定回路２３Ｂは、図１６のＲＦスキュー測定回路２１Ａの複数のＮＡＮＤ回路２３７の代わりに、複数のインバータ２３８を含む。図１６の説明を参照すれば明らかなように、複数のインバータ６４からの出力に於てＨＩＧＨとＬＯＷとを分ける境界の位置に於てのみ、複数のインバータ２３８のうちの１つのインバータがＨＩＧＨを出力し、残りのインバータはＬＯＷを出力する。
【０１０８】
唯一ＨＩＧＨを出力するインバータの位置は、信号Ａ１とクロック信号ＣＬＫ１との位相差を示す指標となる。クロックスキュー測定回路２３Ｂの出力は、図１０のシフトレジスタ２０１の出力と同様の形式となっているので、クロックスキュー測定回路２３Ｂの出力を図１０のディレイライン２０２と同様の回路に入力すればよい。即ち、図１７の遅延回路２４Ｂは、図１０のディレイライン２０２と同様の構成とすればよい。これによって、信号Ａ１及びクロック信号ＣＬＫ１の間の位相差に応じて、クロック信号ＣＬＫ１、信号Ａ１、及び信号Ｂ１に適切な遅延を与えることが出来る。
【０１０９】
以上のようにして、図１７に示されるスキュー低減回路の第４の実施例に於ては、クロックスキュー測定回路２３Ｂによって信号Ａ１とクロック信号ＣＬＫ１の位相差を測定し、この測定値に応じて、遅延回路２４Ｂの遅延量を設定する。これによってクロックスキュー低減回路１４Ａは、クロック信号ＣＬＫ１のタイミングを、信号Ａ１及び信号Ｂ１のタイミング分布付近までシフトさせることが出来る。
【０１１０】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で、変更・変形が可能なものである。
【０１１１】
【発明の効果】
上記請求項１乃至６及び請求項９乃至１３の発明に於ては、第１のスキュー低減回路によって各信号の立ち上がり／立ち下がりスキューを低減し、第２のスキュー低減回路によって信号間のスキューを低減する。従って、各信号に存在する共通のスキューである立ち上がり／立ち下がりスキューに影響されることなく、第２のスキュー低減回路によって信号間スキューを高い精度で低減することが出来る。
【０１１２】
請求項７及び８の発明に於ては、孤立したタイミングを有する可能性が高いクロック信号を他の信号のタイミングに近付けるための第３のスキュー低減回路が、第１のスキュー低減回路と第２のスキュー低減回路との間に設けられる。従って、第３のスキュー低減回路に於てクロック信号を用いて信号間スキューを低減する際に、既にクロック信号と各信号とは近いタイミングにアライメントされているため、タイミングを調整するための遅延量の調整範囲を比較的小さく設定することが可能であり、比較的小さな回路構成で高精度に信号間スキューを低減することが出来る。
【０１１３】
上記請求項１４乃至１７の発明に於ては、半導体装置の入力インターフェースに於て、第１のスキュー低減回路によって各信号の立ち上がり／立ち下がりスキューを低減し、第２のスキュー低減回路によって信号間のスキューを低減するので、各信号に存在する共通のスキューである立ち上がり／立ち下がりスキューに影響されることなく、信号間スキューを高い精度で低減することが可能である。従って、半導体装置に於て各種スキューが高精度で低減された信号を用いることが可能になり、高周波数信号による半導体装置の高速動作を実現できる。
【０１１４】
請求項１８の発明に於ては、半導体装置の入力インターフェースに於て、孤立したタイミングを有する可能性が高いクロック信号を他の信号のタイミングに近付けるための第３のスキュー低減回路が、第１のスキュー低減回路と第２のスキュー低減回路との間に設けられる。従って、第３のスキュー低減回路に於てクロック信号を用いて信号間スキューを低減する際に、既にクロック信号と各信号とは近いタイミングにアライメントされているため、タイミングを調整するための遅延量の調整範囲を比較的小さく設定することが可能であり、比較的小さな回路構成で高精度に信号間スキューを低減することが出来る。
【図面の簡単な説明】
【図１】本発明によるスキュー低減回路の第１の実施例を示す。
【図２】図１のＲＦスキュー測定回路の構成を示すブロック図である。
【図３】図２のＲＦスキュー測定回路の動作を説明するためのタイミング図である。
【図４】ＲＦスキュー測定回路の回路構成を示す回路図である。
【図５】図１のエッジ調整回路の回路構成を示す回路図である。
【図６】シフトレジスタの回路構成を示す回路図である。
【図７】図１の信号間スキュー測定回路の構成を示す構成図である。
【図８】図７の各信号を示すタイミング図である。
【図９】信号間スキュー測定回路の回路構成を示す回路図である。
【図１０】遅延回路の回路構成を示す回路図である。
【図１１】シフトレジスタの回路構成を示す回路図である。
【図１２】信号間スキュー低減のためのキャリブレーション時に於いて、図８の場合とは異なったキャリブレーション信号を与えた場合の各信号を示すタイミング図である。
【図１３】信号間スキュー低減のためのキャリブレーション時に於いて、異なったキャリブレーション用クロック信号を与えた場合の各信号を示すタイミング図である。
【図１４】本発明によるスキュー低減回路の第２の実施例を示す構成図である。
【図１５】本発明によるスキュー低減回路の第３の実施例を示す構成図である。
【図１６】図１５のＲＦスキュー測定回路の回路構成を示す回路図である。
【図１７】本発明によるスキュー低減回路の第４の実施例を示す構成図である。
【図１８】クロックスキュー測定回路の回路構成を示す回路図である。
【図１９】信号間のスキューを低減するための従来の回路を示す回路図である。
【図２０】（Ａ）及び（Ｂ）は、クロック信号に於ける立ち上がり／立ち下がりスキューを説明する図である。
【符号の説明】
１０  スキュー低減回路
１１、１１Ａ  ＲＦスキュー低減回路
１２  信号間スキュー低減回路
１３  クロックバッファ回路
１４、１４Ａ  クロックスキュー低減回路
２１、２１Ａ  ＲＦスキュー測定回路
２２、２２Ａ  エッジ調整回路
２３、２３Ａ、２３Ｂ  信号間スキュー測定回路
２４、２４Ａ、２４Ｂ  遅延回路
２５  ラッチ
２６、２７、２８  遅延回路
２９、３０  バッファ
４１、４２、４３、４４  比較波形生成器
４５、４６  時間差測定回路
４７  比較器
４８  インバータ
８１  シフトレジスタ駆動回路
８２  シフトレジスタ
８３  エッジシフト回路
１５１  タイミング信号生成器
１５２、１５３  比較波形生成器
１５４  位相比較器
２０１  シフトレジスタ
２０２  ディレイライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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