(57)【特許請求の範囲】
【請求項１】
シリコン半導体基板に対して、Ｐ+型及びＮ+型の拡散層形成のためのイオン注入をそれぞれ行った後、ランプアニール装置による熱処理（以下、ＲＴＡという。）を施し、続いて、Ｐ+型及びＮ+型の拡散層にそれぞれ設けたコンタクトホール開口部より、基板がアモルファス化する臨界ドーズ量以下でＰ+型及びＮ+型のそれぞれの拡散層にシリコンをイオン注入し、コンタクトホール底部に点欠陥を形成した後、炉体アニール装置による熱処理（以下、ＦＡという。）を施すことを特徴とする半導体装置の製造方法。
【請求項２】
シリコンのイオン注入はそのドーズ量が５×１０13〜５×１０14ｍ-2の範囲にて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記ＲＴＡは処理温度が９５０〜１０５０℃の範囲かつ１０秒以下の処理時間で行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
上記ＦＡは８００ ℃未満の処理温度かつ６０分以上の処理時間で行われることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
拡散層形成のためのイオン注入を行う前に、不活性元素の注入を、基板がアモルファス化する臨界ドーズ量以上の注入量にて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
Ｎ+型の拡散層形成のためのイオン注入のイオン種として燐を用いることを特徴とする請求項１または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、半導体装置の製造方法、特にＣＭＯＳ型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路におけるＭＯＳトランジスタの形成において、基板にトランジスタ領域を形成した後、絶縁膜を堆積してコンタクトホールを開口するプロセスについて、図４を参考にして説明する。
【０００３】
近年、半導体集積回路の高集積化実現のため、トランジスタのコンタクトホール７の開口部と素子分離のための絶縁酸化膜領域（フィールド領域）２との距離を狭めることが行われている。このように、コンタクト−フィールド領域間の距離を狭めると、図４に示すように、アライメントずれが発生して絶縁膜５をエッチング除去した場合には、コンタクトホール７が基板１に形成された拡散層領域３をはずれ、フィールド領域２上に開口し、接合リーク電流が発生するという問題がある。
【０００４】
上記したリーク電流の発生を防ぐ技術として、ＳＡＣ（ｓｅ１ｆ−ａ１ｉｇｎ−ｃｏｎｔａｃｔ）技術が一般に知られている。このＳＡＣ技術は、コンタクト開口部より拡散層領域に対し、拡散層と同一導電型の不純物を注入（プラグ注入）し、コンタクトホール開口部の底に拡散領域を形成することで、リーク電流の発生を防ぐものである。
【０００５】
このＳＡＣ技術につき、図５を参照して説明する。図５はＣＭＯＳトランジスタの形成の一方の導電型のトランジスタ部分の工程別断面図である。
【０００６】
まず、シリコン（Ｓｉ）半導体基板１に対して、ウェル形成、分離酸化膜（フィールド領域）２の形成、ゲート電極４の形成を行い、ゲート電極４をマスクとしてＰ+／Ｎ+型の拡散層領域３を形成するために、Ｐ+／Ｎ+型の不純物をそれぞれイオン注入する（図５（ａ）参照）。
【０００７】
続いて、層間絶縁膜５を堆積後、拡散層領域３の活性化及び層間絶縁膜５のリフローを目的として、温度８５０℃で３０分間のＦＡ（炉体アニール装置による熱処理）を施す（図５（ｂ）参照）。
【０００８】
次に、写真製版工程を経てフォトレジストをマスクとして、層間絶縁膜５をエッチングし、コンタクトホール６、７を開口する（図５（ｃ）参照）。
【０００９】
その後、写真製版工程を経て、Ｎ+型拡散層領域全面をフォトレジストで覆い、これをマスクとしてＰ+型拡散層領域のコンタクトホール６、７の開口部より、ＢＦ2十をイオン注入により導入し、コンタクトホールの底に拡散領域８を形成する。また、Ｐ十型拡散層領域と同様、Ｎ+型拡散層領域に対してもコンタクトホール６、７の６、７よりＰ+をイオン注入により導入し、コンタクトホールの底に拡散領域８を形成する（図５（ｄ）参照）。
【００１０】
そして、コンタクトホールの底にイオン注入した拡散領域８の活性化のため、８００℃の温度で３０分間のＦＡを施す。
【００１１】
以上のプロセスにおいては、コンタクト開口部の底に拡散領域の形成、すなわち、プラグ注入するために、２回の写真製版工程、２回のイオン注入工程、１回の活性化工程を必要とする。
【００１２】
一方、コンタクトホールの開口部から不活性元素イオンを打ち込む技術としては、特開平４−１９９８１７号公報、特開平４−２４６８２４号公報がある。
【００１３】
特開平４−１９９８１７号公報は、コンタクトホールに選択的に多結晶シリコンを任意の厚みに堆積させるものにおいて、空洞が生じず、且つ単結晶化が起こることがない半導体装置の製造方法に関するものであり、コンタクトホールの底面に不活性元素イオンを打ち込み、その表面を非晶質化させた後、コンタクトホール内に選択的に多結晶シリコン膜を堆積させるものである。すなわち、この公報のものは、コンタクトホール底面に露呈した表面を非晶質化することで、その後の選択的シリコン堆積時に、単結晶化が起こらずに多結晶シリコンが堆積するものである。しかしながら、この公報のものは、あくまで、コンタクトホール内に埋め込む多結晶シリコンに空洞を生じることなく堆積する方法が開示されているだけで、コンタクトとフィールド領域間の距離が短くなったときに起こりやすいアライメンとずれ発生時のリーク電流の問題については、なんら解消されていない。
【００１４】
また、特開平４−２４６８２４号公報は、コンタクト抵抗を低減するために、コンタクトホールの開口部より基板に対してシリコン（Ｓｉ）をイオン注入し、その後開口に選択的にタングステン（Ｗ）を埋め込むものである。すなわち、この公報のものは、シリコンをイオン注入することにより、拡散層に損傷を生じさせた後に、開口内にタングステンを成長させることにより、損傷を受けた半導体層中での不純物の拡散速度が速くなることを利用し、高濃度の拡散層の表面でタングステンを混在させてコンタクト抵抗を低減させるものである。しかしながら、この公報のものは、シリコンをイオン注入した後、熱処理を行わずにタングステンを堆積させているために、不純物横方向の拡散を促進するための熱処理を施すことはできない。そして、タングステン堆積後にはタングステンと基板間の不純物拡散の問題から不純物の横方向の拡散を促進するために熱処理を施すことはできず、フィールド領域−コンタクト間距離が短くなったときに起こり易い、アライメントずれ発生時のリーク電流を防止することはできない。このため、この公報のものでは、リーク電流の防止に対する効果はなく、フィールド領域−コンタクト間の距離を十分に取れる場合のみ適用可能なプロセスである。
【００１５】
【発明が解決しようとする課題】
前述したように、従来技術によるＳＡＣ形成においては、Ｐ+／Ｎ+型拡散層領域それぞれに、それぞれの導電型の不純物イオンの注入の必要があるため、これを実現するためには写真製版工程が２回、イオン注入工程が２回必要になる。これは工程数の増加、すなわち、製造コストの増加につながり問題となる。さらに、工程数の増加は歩留まりの低下を招くという問題もある。
【００１６】
この発明は、上述した従来の問題点を解決するためになされたものにして、ＳＡＣを行わない従来プロセスに対し、写真製版工程の増加なく、またイオン注入も１度のみ行うことにより、ＳＡＣと同等の効果、具体的にはフィールド−コンタクト間距離を狭めることによるリーク電流の発生を抑えることができる半導体装置の製造方法を提供することを目的とする。すなわち、従来のＳＡＣプロセスに対し、写真製版工程２回、イオン注入工程１回を削減し、製造コストの低減を図ることを目的としている。
【００１７】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、シリコン半導体基板に対して、Ｐ+型及びＮ+型の拡散層形成のためのイオン注入をそれぞれ行った後、ランプアニール装置による熱処理（以下、ＲＴＡという。）を施し、続いて、Ｐ+型及びＮ+型の拡散層にそれぞれ設けたコンタクトホール開口部より、基板がアモルファス化する臨界ドーズ量以下でＰ+型及びＮ+型のそれぞれの拡散層にシリコンをイオン注入し、コンタクトホール底部に点欠陥を形成した後、炉体アニール装置による熱処理（以下、ＦＡという。）を施すことを特徴とする。
【００１８】
この発明は、コンタクトホールを形成後、Ｐ+／Ｎ+型拡散層領域に対し、熱処理を加えて再拡散を発生させ、コンタクトホール底部に拡散領域を回り込ませることにより、ＳＡＣと同等のリーク電流防止効果を得ようというものである。但し、通常の熱処理のみでは、拡散層領域全体が再拡散し、チャネル方向に対しても拡散してチャネル長が短くなり、短チャネル効果が顕著になる。これを防ぐため、この発明では、コンタクトホールを形成した領域の底部の拡散層のみ選択的に再拡散を行わせるようにする。この実現のため、コンタクトホールの開口部よりシリコンのイオン注入を行ってコンタクトホール底部に点欠陥を導入、増速拡散を起こして選択的に拡散を行う。
【００１９】
具体的には、Ｎ+及びＰ+型拡散層領域を形成後、ＲＴＡの熱処理を加える。これにより、拡散層領域が活性化されると同時に、拡散層形成のための不純物イオン注入時により発生した点欠陥は消滅し、増速拡散の起こりにくい状態になる。そして、拡散層領域が必要以上に拡散し、短チャネル効果等デバイス特注の劣下が発生することを抑えるためには、９５０〜１０５０℃の範囲、特に１０００℃の温度による処理が適切である。同様の理由から、処理時間は１０秒以下が必要となる。但し、この処理条件においては、残留欠陥による接合リーク電流の発生が懸念されるが、この発明においては、後に長時間のＦＡを行い、この工程にて欠陥の消滅が可能なため特に問題にはならない。
【００２０】
この状態でＰ+型及びＮ+型の拡散層にコンタクトホールを形成し、コンタクトホールの開口部よりＰ+型及びＮ+型のそれぞれの拡散層にＳｉをイオン注入する。これにより、コンタクトホール領域付近のみ点欠陥が導入され、増速拡散の起こりやすい状態に戻る。ここでのイオン注入は、基板に点欠陥を導入するために行われるものであり、基板不純物の拡散機構に合わせたイオン種を選ぶ必要があるが、もっとも適当なイオンはＳｉである。点欠陥導入が目的なので、アモルファス化する臨界ドーズ量以下で注入を行う必要があるが、Ｓｉの場合は５×１０14ｃｍ-2未満である。
【００２１】
この点欠陥導入後、ＦＡを低温で長時間行うと、点欠陥導入領域のみ不純物拡散層は再拡散が発生し、コンタクトホールの形成時にコンタクトホールの底が拡散領域と離れ分離酸化膜（フィールド領域）上にかかるような場合でも、コンタクトホール下部に拡散層が回り込み、リーク電流の発生を抑えるようになる。ここでのＦＡは、増速拡散は起こるが通常拡散は起こりにくい低温にて行う必要があり、８００℃以下に設定する必要があるが、欠陥回復等も考え、７５０℃が適切である。この温度では、増速拡散の起こらない点欠陥未導入部においてはほとんど再拡散が起こらず、短チャネル効果の問題は発生しない。
【００２２】
尚、Ｐ+／Ｎ+型拡散層形成のイオン種は、通常Ｐ+型層形成に対しては硼素、Ｎ+型層形成に対しては砒素が用いられており、この発明でもそのまま適用できるが、砒素の場合増速拡散が硼素に比して発生しにくいため、より容易に条件設定出来る燐をＮ+イオン種として使用することが効果的である。燐注入による形成の場合、通常は増速拡散により短チャネル効果に極めて弱いデバイスとなり適用されにくいが、この発明においては注入後にＲＴＡ処理を加えているため、増速拡散は起こりにくくこの点は特に問題にならない。
【００２３】
また、この発明においては、Ｐ+／Ｎ+型拡散層形成のためのイオン注入を行う前に、Ｓｉ等の不活性元素の注入を、基板がアモルファス化する臨界ドーズ量以上の注入量にて行うとよい。
【００２４】
このように、Ｐ+／Ｎ+型の拡散層領域を形成する前に、基板をＳｉ等の注入によりアモルファス化を行った場合、燐イオン注入時に問題になるチャネリングによる分布の広がりも抑えることが出来、更に短チャネル効果に強い構造に形成することが出来る。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図１はこの発明をＣＭＯＳトランジスタの形成に適用した場合の一方の導電型のトランジスタ部分を工程別に示す断面図である。
【００２６】
まず、シリコン（Ｓｉ）半導体基板１に対して、ウェル形成、分離酸化膜（フィールド領域）２の形成、ゲート電極４の形成を行い、ゲート電極４をマスクとしてＰ+／Ｎ+型の拡散層領域３を形成するために、Ｐ+／Ｎ+型の不純物をイオン注入し、ランプアニール装置による熱処理（ＲＴＡ）を施す（図１（ａ）参照）。このＲＴＡは処理温度が９５０〜１０５０℃の範囲かつ１０秒以下の処理時問であり、この実施の形態においては、１０００℃の温度で１０秒間行った。
【００２７】
続いて、層間絶縁膜５を堆積後、写真製版工程を経てフォトレジストをマスクとして、層間絶縁膜５をエッチングし、コンタクトホール６、７を開口する（図１（ｂ）参照）。
【００２８】
前記コンタクトホール６、７の開口部より、不活性元素、この実施の形態ではＳｉイオンを加速エネルギー８０ＫｅＶ、ドーズ量が５×１０13〜５×１０14ｃｍ-2の範囲、この例では、１×１０14ｃｍ-2の条件にて注入した（図１（ｃ）参照）。このＳｉイオンの注入により、コンタクトホール底部に点欠陥９が形成される。
【００２９】
続いて、基板１に炉体アニール装置による熱処理（ＦＡ）を施す。このＦＡは８００ ℃未満の処理温度かつ６０分以上の処理時間、この実施の形態においては、７５０℃の温度で２時間行った。このように、ＦＡを低温で長時間行うと、点欠陥導入領域のみ不純物拡散層は再拡散が発生し、コンタクトホール形成時にコンタクトホールの開口部底が拡散領域と離れ分離酸化膜（フィールド領域）２上にかかるような場合でも、コンタクト下部に拡散層８ａが回り込む（図１（ｄ）参照）。そして、ここでのＦＡは、増速拡散は起こるが通常拡散は起こりにくい低温にて行う必要があり、８００℃以下に設定する必要があるが、欠陥回復等も考え、７５０℃が適切である。この温度では、増速拡散の起こらない点欠陥未導入部においてはほとんど再拡散が起こらず、短チャネル効果の問題は発生しない。
【００３０】
図２に、シミュレーションによるＳｉイオンによる点欠陥導入効果の計算結果を示す。この図は、Ｓｉのイオン注入有無による増速拡散の発生有無の比較を行ったものであり、以下のプロセスを行っている。
【００３１】
１）Ｓｉ+注入：加速エネルギー３０ＫｅＶ、ドーズ量５×１０15（基板アモルファス化）
２）Ｂ十注入：加速エネルギー１０ＫｅＶ、ドーズ量３×１０15
３）ＲＴＡ：温度１０００℃、時間１０秒
４）Ｓｉ+注入：加速エネルギー１２０ＫｅＶ、ドーズ量１×１０14
５）ＦＡ：温度７５０℃、時間１２０分
【００３２】
図２において、Ａは上記プロセスの２）までを行った状態、Ｂは上記プロセスの３）まで行った状態、Ｃは上記プロセスの４）を行わずに５）を行った状態、Ｄは上記プロセスの５）まで通して行った状態における硼素（Ｂ）のプロファイルを示している。
【００３３】
図２から明らかな通り、Ｓｉ導入を行わないＣ（拡散領域におけるチャネル付近に相当）のプロファイルはＦＡによる熱拡散がほとんど見られないが、Ｓｉ導入を行ったＤ（コンタクト付近の拡散領域）では激しい増速拡散が認められる。これから、この発明により、コンタクトホール開口部のみ選択的に十分な拡散を起こさせられることが示される。
【００３４】
以上のプロセスを経て作成した半導体装置と、Ｓｉ注入を行わない従来技術によるプロセスを経て作製した半導体装置、及びＳｉ注入は行うが熱処理は従来技術（高温ＦＡのみ）で処理した半導体装置を準備し、それぞれのフィールド−コンタクト間距離に対するリーク電流を測定した結果を図３に示す。
【００３５】
図３から明らかなように、この発明によれば、デザインルール縮小によってフィールド−コンタクト間距離を縮めてもリーク電流の増加はないことがわかる。
【００３６】
また、Ｐ+／Ｎ+型の拡散層形成のイオン種は、通常Ｐ+型拡散層形成に対しては硼素、Ｎ+型拡散層形成に対しては砒素が用いられており、この発明でもそのまま適用できるが、砒素の場合増速拡散が硼素に比して発生しにくいため、より容易に条件設定出来る燐（Ｐ）をＮ+イオン種として使用することが効果的である。燐注入による形成の場合、通常は増速拡散により短チャネル効果に極めて弱いデバイスとなり適用されにくいが、この発明においては注入後にＲＴＡ処理を加えているため、増速拡散は起こりにくくこの点は特に問題にならない。
【００３７】
また、この発明においては、拡散層形成のためのイオン注入を行う前に、Ｓｉ等の不活性元素の注入を、基板がアモルファス化する臨界ドーズ量以上の注入量にて行うとよい。
【００３８】
このように、Ｐ+／Ｎ+型の拡散層領域を形成する前に、基板をＳｉ等の注入によりアモルファス化を行った場合、燐イオン注入時に問題になるチャネリングによる分布の広がりも抑えることが出来、更に短チャネル効果に強い構造に形成することが出来る。
【００３９】
【発明の効果】
以上説明したように、この発明の半導体装置の製造方法は、拡散層形成のためのイオン注入を行った後、ＲＴＡを施し、続いて、コンタクトホール開口部よりシリコンをイオン注入し、コンタクトホール底部に点欠陥を形成した後、ＦＡを施すことにより、工程数の大幅な増加を招くことなく、フィールドーコンタクト間距離を狭めてデザインルールを縮小することが出来る。
【００４０】
また、ＲＴＡを処理温度が９５０〜１０５０℃の範囲かつ１０秒以下の処理時間で行うことにより、トランジスタ特性の劣下を招くことなく上記の効果を実現できる。
【００４１】
また、ＦＡを８００℃未満の処理温度かつ６０分以上の処理時間で行うことにより、トランジスタ特性の劣下を招くことなく上記の効果を実現できる。
【００４２】
さらに、拡散層形成のためのイオン注入を行う前に、不活性元素の注入を、基板がアモルファス化する臨界ドーズ量以上の注入量にて行うことで、拡散領域の広がりを抑え、より短チャネル効果に強く特性の良好なトランジスタを得ることが出来る。
【図面の簡単な説明】
【図１】  この発明をＣＭＯＳトランジスタの形成に適用した場合の一方の導電型のトランジスタ部分を工程別に示す断面図である。
【図２】  Ｓｉのイオン注入有無による増速拡散の発生有無の比較を行ったシミュレーション図である。
【図３】  この発明と従来技術により製造した半導体装置にフィールド−コンタクト間距離に対するリーク電流を測定した特性図である。
【図４】  従来の半導体装置の問題点を示す断面図である。
【図５】  従来のＣＭＯＳトランジスタの形成の一方の導電型のトランジスタ部分の工程別断面図である。
【符号の説明】
１  基板
２  フィールド領域
３  拡散層領域
４  ゲート電極
５  層間絶縁膜
６、７  コンタクトホール
８ａ  拡散層
９  点欠陥
【図１】
0003781472.tif 000002
【図２】
0003781472.tif 000003
【図３】
0003781472.tif 000004
【図４】
0003781472.tif 000005
【図５】
0003781472.tif 000006