(57)【特許請求の範囲】
【請求項１】
複数のトランジスタを形成することにより所定の機能をもたせた回路部を有する半導体集積回路において、
前記複数のトランジスタが、該回路部の待機期間にてオフ状態になる２種の伝導型のトランジスタを含み、前記複数のトランジスタのソース−ドレイン間を流れるサブスレッショルド電流がより多い一方の伝導型のトランジスタのみのソース電位を変化させることを特徴とする半導体集積回路。
【請求項２】
前記回路部の待機期間に基づくタイミングにより、前記回路部の待機期間にてオフ状態になる複数のトランジスタの中で、前記サブスレッショルド電流がより多い一方の伝導型のトランジスタのみのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソース電位を変化させる請求項１記載の半導体集積回路。
【請求項３】
前記回路部の待機期間にてオフ状態になる複数のトランジスタの中で、前記サブスレッショルド電流がより多い一方の伝導型のトランジスタのサブスレッショルド電流を減少させるように構成される請求項１または２記載の半導体集積回路。
【請求項４】
前記回路部が、入力信号の電位を高くまたは低く変位させるための複数のトランジスタを有するレベルシフタ回路である請求項１から３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、前記レベルシフタ回路の前記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される請求項４記載の半導体集積回路。
【請求項６】
前記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、
該スイッチ素子は、前記レベルシフタ回路の待機期間中、当該トランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる請求項４記載の半導体集積回路。
【請求項７】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、該第１の伝導型のトランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、  該スイッチ素子は、前記第１の伝導型のトランジスタのソースに接続されるドレインを有する第２の伝導型のトランジスタを含み、該第２の伝導型のトランジスタのソースは、前記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
前記第２の伝導型のトランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて該第２の伝導型のトランジスタをオン状態にするための信号を供給し、前記第１の伝導型のトランジスタのソースの電位が、前記レベルシフタ回路の待機期間中、略電源の電位に保持される請求項４記載の半導体集積回路。
【請求項８】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記レベルシフタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項７記載の半導体集積回路。
【請求項９】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、該第２の伝導型のトランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、  該スイッチ素子は、前記第２の伝導型のトランジスタのソースに接続されるドレインを有する第１の伝導型のトランジスタを含み、該第１の伝導型のトランジスタのソースは、前記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
前記第１の伝導型のトランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて該第１の伝導型のトランジスタをオン状態にするための信号を供給し、前記第２の伝導型のトランジスタのソースの電位が、前記レベルシフタ回路の待機期間中、略電源の電位に保持される請求項４記載の半導体集積回路。
【請求項１０】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記レベルシフタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項９記載の半導体集積回路。
【請求項１１】
入力信号の電位を第１の電源の電位から第２の電源の電位へ変換するための第１のＰチャネル型トランジスタおよび第２のＰチャネル型トランジスタのゲートとドレインをクロスカップリングにより相互に接続し、かつ、前記第１および第２のＰチャネル型トランジスタのいずれか一方のＰチャネル型トランジスタのゲートを、第１のＮチャネル型トランジスタのドレインに接続してなるレベルシフタ回路を有する半導体集積回路において、
該レベルシフタ回路の前記第１のＮチャネル型トランジスタのソースは、第３のＰチャネル型トランジスタのドレインを介して前記第１の電源に接続されると共に、第２のＮチャネル型トランジスタのドレインを介して、前記第１および第２の電源の電位よりも低い第３の電源に接続され、
前記第１および第２のＰチャネル型トランジスタの中の他方のＰチャネル型トランジスタのゲートは、ソースが前記第３の電源に接続された第３のＮチャネル型トランジスタのドレインに接続されることを特徴とする半導体集積回路。
【請求項１２】
前記入力信号が、前記第１のＮチャネル型トランジスタのゲートに入力されると共に、前記第３のＰチャネル型トランジスタおよび前記第２のＮチャネル型トランジスタの各々のゲートに入力され、
前記レベルシフタ回路の待機期間にて、前記入力信号の電位が前記第３の電源の電位になって前記第１のＮチャネル型トランジスタがオフ状態になると共に、前記第３のＰチャネル型トランジスタがオン状態になって前記第２のＮチャネル型トランジスタがオフ状態になり、前記第１のＮチャネル型トランジスタのソースの電位が、前記レベルシフタ回路の待機期間中、略第１の電源の電位に保持される請求項１１記載の半導体集積回路。
【請求項１３】
前記レベルシフタ回路の待機期間にオフ状態になる前記第１のＮチャネル型トランジスタのソースの電位を変化させるタイミングが、前記レベルシフタ回路の前記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される請求項１１記載の半導体集積回路。
【請求項１４】
前記第３のＰチャネル型トランジスタおよび前記第２のＮチャネル型トランジスタにより構成されるスイッチ素子が、前記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の前記第１のＮチャネル型トランジスタに対して割り当てられ、
前記スイッチ素子内の前記第３のＰチャネル型トランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて前記第３のＰチャネル型トランジスタをオン状態にするための信号を供給し、前記レベルシフタ回路の待機期間中、一つまたは複数の前記第１のＮチャネル型トランジスタのソースの電位を略第１の電源の電位に保持することによって、一つまたは複数の前記第１のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように該第１のＮチャネル型トランジスタのソースの電位を変化させる請求項１１記載の半導体集積回路。
【請求項１５】
前記レベルシフタ回路内の前記第１のＮチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、前記第１のＰチャネル型トランジスタおよび第２のＰチャネル型トランジスタの各々のオフ状態におけるサブスレッショルド電流よりも多い場合に、前記第３のＰチャネル型トランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて前記第３のＰチャネル型トランジスタをオン状態にするための信号を供給し、前記レベルシフタ回路の待機期間中、前記第１のＮチャネル型トランジスタのソースの電位を略第１の電源の電位に保持することによって、前記第１のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように該第１のＮチャネル型トランジスタのソースの電位を変化させる請求項１１記載の半導体集積回路。
【請求項１６】
入力信号の電位を第４の電源の電位から第５の電源の電位へ変換するための第１のＮチャネル型トランジスタおよび第２のＮチャネル型トランジスタのゲートとドレインをクロスカップリングにより相互に接続し、かつ、前記第１および第２のＮチャネル型トランジスタのいずれか一方のＮチャネル型トランジスタのゲートを、第１のＰチャネル型トランジスタのドレインに接続してなるレベルシフタ回路を有する半導体集積回路において、
該レベルシフタ回路の前記第１のＰチャネル型トランジスタのソースは、第３のＮチャネル型トランジスタのドレインを介して前記第４の電源に接続されると共に、第２のＰチャネル型トランジスタのドレインを介して、前記第４および第５の電源の電位よりも高い第６の電源に接続され、
前記第１および第２のＮチャネル型トランジスタの中の他方のＮチャネル型トランジスタのゲートは、ソースが前記第６の電源に接続された第３のＰチャネル型トランジスタのドレインに接続されることを特徴とする半導体集積回路。
【請求項１７】
前記入力信号が、前記第１のＰチャネル型トランジスタのゲートに入力されると共に、前記第３のＮチャネル型トランジスタおよび前記第２のＰチャネル型トランジスタの各々のゲートに入力され、
前記レベルシフタ回路の待機期間にて、前記入力信号の電位が高電圧の電位になって前記第１のＰチャネル型トランジスタがオフ状態になると共に、前記第３のＮチャネル型トランジスタがオン状態になって前記第２のＰチャネル型トランジスタがオフ状態になり、前記第１のＰチャネル型トランジスタのソースの電位が、前記レベルシフタ回路の待機期間中、略第４の電源の電位に保持される請求項１６記載の半導体集積回路。
【請求項１８】
前記レベルシフタ回路の待機期間にオフ状態になる前記第１のＰチャネル型トランジスタのソースの電位を変化させるタイミングが、前記レベルシフタ回路の前記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される請求項１６記載の半導体集積回路。
【請求項１９】
前記第３のＮチャネル型トランジスタおよび前記第２のＰチャネル型トランジスタにより構成されるスイッチ素子が、前記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の前記第１のＰチャネル型トランジスタに対して割り当てられ、
前記スイッチ素子内の前記第３のＮチャネル型トランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて前記第３のＮチャネル型トランジスタをオン状態にするための信号を供給し、前記レベルシフタ回路の待機期間中、一つまたは複数の前記第１のＰチャネル型トランジスタのソースの電位を略第４の電源の電位に保持することによって、一つまたは複数の前記第１のＰチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように該第１のＰチャネル型トランジスタのソースの電位を変化させる請求項１６記載の半導体集積回路。
【請求項２０】
前記第１のＰチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、前記第１のＮチャネル型トランジスタおよび第２のＮチャネル型トランジスタの各々のオフ状態におけるサブスレッショルド電流よりも多い場合に、前記第３のＮチャネル型トランジスタのゲートに対し、前記レベルシフタ回路の待機期間にて前記第３のＮチャネル型トランジスタをオン状態にするための信号を供給し、前記レベルシフタ回路の待機期間中、前記第１のＰチャネル型トランジスタのソースの電位を略第４の電源の電位に保持することによって、前記第１のＰチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように該第１のＰチャネル型トランジスタのソースの電位を変化させる請求項１６記載の半導体集積回路。
【請求項２１】
前記複数のトランジスタの中で、前記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソースの電位を変化させるためのソース電位切換回路を有する請求項１から３のいずれか一項に記載の半導体集積回路。
【請求項２２】
前記ソース電位切換回路が、前記回路部の待機期間に基づくタイミングにより、前記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる請求項２１記載の半導体集積回路。
【請求項２３】
前記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させるように構成される請求項２１または２２記載の半導体集積回路。
【請求項２４】
前記回路部が、入力信号の電位を高くまたは低く変位させるための複数のトランジスタを有するレベルシフタ回路である請求項２１から２３のいずれか一項に記載の半導体集積回路。
【請求項２５】
前記レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、前記レベルシフタ回路の前記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される請求項２４記載の半導体集積回路。
【請求項２６】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記レベルシフタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項２４または２５記載の半導体集積回路。
【請求項２７】
前記レベルシフタ回路が、前記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記レベルシフタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項２４または２５記載の半導体集積回路。
【請求項２８】
前記回路部が、前記半導体集積回路内の配線部を駆動するための複数のトランジスタを有するメインドライバトランジスタ回路、および該メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路の少なくとも一方のドライバトランジスタ回路である請求項２１記載の半導体集積回路。
【請求項２９】
前記ドライバトランジスタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、前記ドライバトランジスタ回路の前記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される請求項２８記載の半導体集積回路。
【請求項３０】
前記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるための前記ソース電位切換回路が割り当てられ、
該ソース電位切換回路は、前記ドライバトランジスタ回路の待機期間中、当該トランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる請求項２８記載の半導体集積回路。
【請求項３１】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記ドライバトランジスタ回路の待機期間にてオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、該第１の伝導型のトランジスタのソースの電位を変化させるための前記ソース電位切換回路が割り当てられ、
該ソース電位切換回路は、前記第１の伝導型のトランジスタのソースに接続されるドレインを有する第２の伝導型のトランジスタを含み、該第２の伝導型のトランジスタのソースは、前記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
前記第２の伝導型のトランジスタのゲートに対し、前記ドライバトランジスタ回路の待機期間にて該第２の伝導型のトランジスタをオン状態にするための信号を供給し、前記第１の伝導型のトランジスタのソースの電位が、前記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される請求項２８記載の半導体集積回路。
【請求項３２】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、該第１の伝導型のトランジスタのソースの電位を変化させるための前記ソース電位切換回路が割り当てられ、
該ソース電位切換回路は、前記第１の伝導型のトランジスタのソースに接続されるソースを有する他の第１の伝導型のトランジスタを含み、該他の第１の伝導型のトランジスタのドレインは、前記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
該他の第１の伝導型のトランジスタのゲートに対し、前記ドライバトランジスタ回路の待機期間にて該他の第１の伝導型のトランジスタをオン状態にするための信号を供給し、前記第１の伝導型のトランジスタのソースの電位が、前記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される請求項２８記載の半導体集積回路。
【請求項３３】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記ドライバトランジスタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項３１または３２記載の半導体集積回路。
【請求項３４】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記ドライバトランジスタ回路の待機期間にてオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、該第２の伝導型のトランジスタのソースの電位を変化させるための前記ソース電位切換回路が割り当てられ、
該ソース電位切換回路は、前記第２の伝導型のトランジスタのソースに接続されるドレインを有する第１の伝導型のトランジスタを含み、該第１の伝導型のトランジスタのソースは、前記第２の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
前記第１の伝導型のトランジスタのゲートに対し、前記ドライバトランジスタ回路の待機期間にて該第１の伝導型のトランジスタをオン状態にするための信号を供給し、前記第２の伝導型のトランジスタのソースの電位が、前記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される請求項２８記載の半導体集積回路。
【請求項３５】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、前記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、該第２の伝導型のトランジスタのソースの電位を変化させるための前記ソース電位切換回路が割り当てられ、
該ソース電位切換回路は、前記第２の伝導型のトランジスタのソースに接続されるソースを有する他の第２の伝導型のトランジスタを含み、該他の第２の伝導型のトランジスタのドレインは、前記第２の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、
該他の第２の伝導型のトランジスタのゲートに対し、前記ドライバトランジスタ回路の待機期間にて該他の第２の伝導型のトランジスタをオン状態にするための信号を供給し、前記第２の伝導型のトランジスタのソースの電位が、前記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される請求項２８記載の半導体集積回路。
【請求項３６】
前記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、
前記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、前記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、前記ドライバトランジスタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、前記待機期間に基づくタイミングにより変化させる請求項３４または３５記載の半導体集積回路。
【請求項３７】
複数のトランジスタを組み合わせることにより所定の機能をもたせた回路部を半導体集積回路内に形成し、該回路部の待機期間に基づくタイミングにより、該回路部の待機期間にてオフ状態になる２種の伝導型のトランジスタの中で、前記待機期間に流れるサブスレッショルド電流がより多い一方の伝導型のトランジスタのみのゲート−ソース間に所定のバイアス電圧がかかるように前記一方の伝導型のトランジスタのソースの電位を変化させ、
前記一方の伝導型のトランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させることを特徴とする半導体集積回路内のトランジスタのソース電位切換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のトランジスタを組み合わせることによってレベルシフタ回路やドライバトランジスタ回路のような所定の機能を有する回路部を形成してなる半導体集積回路、および半導体集積回路内のトランジスタのソース電位切換方法に関する。
【０００２】
特に、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎチャネル型トランジスタと略記する）やＰチャネル型ＭＯＳトランジスタ（以下、Ｐチャネル型トランジスタと略記する）のようなＭＯＳトランジスタを用いて半導体集積回路を構成する場合、このような半導体集積回路の高集積化および微細化に伴い、電源電圧の低電圧化や半導体集積回路の低消費電力化が要求される傾向にある。また一方で、半導体集積回路の動作速度の高速化を実現するために、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧を低くすることが要求される傾向にある。
【０００３】
【従来の技術】
上記のような半導体集積回路の高集積化および微細化を実現するために、ＭＯＳトランジスタのゲート酸化膜の膜厚を１／ｋ（ｋは２以上の正の整数）にした場合、このゲート酸化膜の耐圧が変わらないときは、上記ゲート酸化膜の絶縁破壊が生じないようにするために、上記ゲート酸化膜にかかる電界を一定にしておく必要がある。このためには、電源電圧も１／ｋに低減して電源電圧の低電圧化を進めなければならない。また一方で、半導体集積回路の動作速度の高速化を実現するために、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧も１／ｋに低下させることが望ましい。しかしながら、このしきい値電圧が低下すると、ソース−ドレイン間を流れる電流をカットオフすることができなくなり、半導体集積回路が待機状態になっている待機期間中のサブスレッショルド電流が増加することになる。このサブスレッショルド電流について、添付図面を用いて説明する。
【０００４】
図２５は、一般のＭＯＳトランジスタのゲート−ソース間電圧とソース−ドレイン間を流れる電流との関係を示すグラフである。
図２５においては、ＭＯＳトランジスタ中のＮチャネル型トランジスタのゲート−ソース間電圧をＶｇｓ、ソース−ドレイン間を流れる電流をＩｄｓとしたときの、ゲート−ソース間電圧Ｖｇｓに対する電流Ｉｄｓの対数値（ｌｏｇ（Ｉｄｓ））との関係が例示されている。例えば、ｌｏｇ（Ｉｄｓ）＝Ｉ０のときの電圧Ｖｇｓをゲート−ソース間のしきい値電圧とした場合、１番目のＮチャネル型トランジスタ▲１▼のしきい値電圧をＶｔｈ、２番目のＮチャネル型トランジスタ▲２▼のしきい値電圧をＶｔｈ′とする。一般に、ゲート−ソース間電圧Ｖｇｓがしきい値電圧よりも低い領域でのＩｄｓ、すなわち、Ｎチャネル型トランジスタのオフ状態（非動作状態）におけるＩｄｓをサブスレッショルド電流と称する。
【０００５】
また一方で、１番目のＮチャネル型トランジスタ▲１▼においてゲート−ソース間電圧Ｖｇｓ＝０Ｖのときの電流をＩｄｓｏ、２番目のＮチャネル型トランジスタ▲２▼においてゲート−ソース間電圧Ｖｇｓ＝０Ｖのときの電流をＩｄｓｏ′とする。図２５に示すように、１番目のＮチャネル型トランジスタ▲１▼より２番目のＮチャネル型トランジスタ▲２▼のほうがしきい値電圧が低い場合、ゲート−ソース間電圧Ｖｇｓ＝０Ｖのときの電流（ＩｄｓｏとＩｄｓｏ′）は、１番目のＮチャネル型トランジスタ▲１▼より２番目のＮチャネル型トランジスタ▲２▼のほうが多くなる。図２５のグラフの縦軸は対数スケール（ｌｏｇスケール）になっているので、ゲート−ソース間電圧Ｖｇｓ＝０Ｖのときの電流は数桁増加することになる。ただし、ゲート−ソース間電圧Ｖｇｓとして負のバイアス電圧（例えば−Ｖ′）をかけると、サブスレッショルド電流が大きく低減することになる。負のバイアス電圧−Ｖ′の絶対値の大きさが小さくても、このグラフの縦軸は対数スケールになっているので、上記の負のバイアス電圧の効果は大きい。
【０００６】
図２５のグラフでは、Ｎチャネル型トランジスタのゲート−ソース間電圧Ｖｇｓとソース−ドレイン間を流れる電流Ｉｄｓとの関係を例示しているが、Ｐチャネル型トランジスタの場合にも、ゲート−ソース間電圧Ｖｇｓと電流Ｉｄｓの極性が逆になるのみで、同様のことがいえる。
一般に、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧を低くするためには、ＭＯＳトランジスタのゲート幅Ｗを大きくする必要がある。また一方で、サブスレッショルド電流は、ＭＯＳトランジスタのゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）に比例して増加する。このため、半導体集積回路を構成する複数のＭＯＳトランジスタの総ゲート幅が大きくなるにつれて、待機期間中のサブスレッショルド電流が増加することになり、このサブスレッショルド電流の大きさが無視できなくなってきた。
【０００７】
このような待機期間中のサブスレッショルド電流の低減を図るために、従来は次のような方法により対策が採られてきた。トランジスタの総ゲート幅が大きいワードデコーダに対しては、特開平６−２０３５５８号公報に開示されているように、電源と回路との間にゲート幅（Ｗ）の小さいトランジスタを挿入することにより、電源に接続しているトランジスタのゲート幅（Ｗ）を小さくする方法を使用していた。
【０００８】
さらに、特開平５−１０８１９４号公報に開示されているように、半導体集積回路が活性状態になっている活性期間と待機状態になっている待機期間とで、基板やウェルのバイアスを変化させることにより、待機期間中の電流を低減させる方法を使用していた。
さらにまた、特開平７−３８４１７号公報に開示されているように、インバータを構成するＭＯＳトランジスタと電源との間に抵抗素子やスイッチ素子を挿入し、上記ＭＯＳトランジスタに負バイアスがかかるようにする方法や、活性期間と待機期間とでしきい値の異なるトランジスタと電位の異なる電源とを使い分ける方法等を使用していた。
【０００９】
ついで、特に低電圧電源かつ高速にて入力信号の電位を変位させることが要求されるレベルシフタ回路について、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧とサブスレッショルド電流との関係を説明する。
図２６は、従来のレベルシフタ回路の第１例の構成を示す回路図である。図２６のレベルシフタ回路は、米国特許第４４８６６７０号に開示されている回路である。
【００１０】
図２６に示すレベルシフタ回路１００では、入力信号ＩＮの電位を第１の正極性の電源の電位Ｖ１から第２の正極性の電源の電位Ｖ２（Ｖ１＜Ｖ２）へ変換して出力信号ＯＵＴを得るために、Ｐチャネル型トランジスタ１０１およびＰチャネル型トランジスタ１０２のゲートとドレインをクロスカップリングにより相互に接続している。さらに、図２６のレベルシフタ回路では、入力信号ＩＮの極性を反転するための第１のインバータと、この第１のインバータから出力される信号を反転してＰチャネル型トランジスタ１０１のゲートに供給するための第２のインバータとが形成されている。ここで、出力信号ＯＵＴは、Ｐチャネル型トランジスタ１０２のドレインから出力される。第１のインバータは、第１の電源と第３の電源（アース電位Ｖ０）との間に接続されるＰチャネル型トランジスタ１０７およびＮチャネル型トランジスタ１０８から構成される。また一方で、第２のインバータは、第１の電源と第３の電源との間に接続されるＰチャネル型トランジスタ１０５およびＮチャネル型トランジスタ１０６から構成される。
【００１１】
さらに、図２６のレベルシフタ回路において、第１の電源に接続されるゲートを有するＮチャネル型トランジスタ１０３、１０４は、Ｎチャネル型トランジスタ１０８およびＮチャネル型トランジスタ１０６のような低耐圧のトランジスタをそれぞれ保護するために挿入されたＮチャネル型トランジスタであり、電源が低電圧化すると不要になるものである。
【００１２】
しかしながら、電源が低電圧化した場合にレベルシフタ回路の高速動作および安定動作を保証するためには、上記レベルシフタ回路内のＮチャネル型トランジスタ１０８およびＮチャネル型トランジスタ１０６の各々のゲート−ソース間のしきい値電圧をできる限り低くすることが要求される。このためには、前述したように、Ｎチャネル型トランジスタ１０６、１０８の各々のゲート幅を、Ｐチャネル型トランジスタ１０７およびＰチャネル型トランジスタ１０５のゲート幅に対して大きな比率にする必要がある。
【００１３】
ここで、レベルシフタ回路の待機期間中に入力信号が低電圧レベル（“Ｌ（Low ）”レベル）になっている場合、ゲート幅が相対的に大きいＮチャネル型トランジスタ１０８がオフ状態（非動作状態）になり、オフ状態におけるサブスレッショルド電流が相対的に大きくなる。また一方で、レベルシフタ回路の待機期間中に入力信号が高電圧レベル（“Ｈ（High）”レベル）になっている場合、ゲート幅が相対的に大きいＮチャネル型トランジスタ１０６がオフ状態になり、オフ状態におけるサブスレッショルド電流が相対的に大きくなる。
【００１４】
図２７は、従来のレベルシフタ回路の第２例の構成を示す回路図である。図２６のレベルシフタ回路は、参考書「超ＬＳＩメモリ」（伊藤清男著、培風館、第７１頁第７行目〜第１０行目）に開示されている回路である。
図２７に示すレベルシフタ回路１２０では、入力信号ＩＮの電位を第１の正極性の電源の電位Ｖ１から第２の正極性の電源の電位Ｖ２（Ｖ１＜Ｖ２）へ変換して出力信号ＯＵＴを得るために、Ｐチャネル型トランジスタ１２１およびＰチャネル型トランジスタ１２２のゲートとドレインをクロスカップリングにより相互に接続している。
【００１５】
さらに、図２７のレベルシフタ回路では、Ｎチャネル型トランジスタ１２３のドレインが、Ｐチャネル型トランジスタ１２２のゲートに接続されると共に、同Ｎチャネル型トランジスタ１２３のソースが、アース電位Ｖ０の第３の電源に接続されている。また一方で、Ｎチャネル型トランジスタ１２４のドレインが、Ｐチャネル型トランジスタ１２１のゲートに接続されると共に、同Ｎチャネル型トランジスタ１２４のソースが、アース電位Ｖ０の第３の電源に接続されている。ここで、入力信号ＩＮは、Ｎチャネル型トランジスタ１２３のゲートに入力されると共に、Ｐチャネル型トランジスタ１２５およびＮチャネル型トランジスタ１２６からなるインバータを介して、Ｎチャネル型トランジスタ１２４のゲートに入力される。また一方で、出力信号ＯＵＴは、Ｐチャネル型トランジスタ１２２のドレインから出力される。  さらに、図２７のレベルシフタ回路において、電源が低電圧化した場合にレベルシフタ回路の高速動作および安定動作を保証するためには、上記レベルシフタ回路内のＮチャネル型トランジスタ１２３およびＮチャネル型トランジスタ１２４の各々のゲート−ソース間のしきい値電圧をできる限り低くすることが要求される。このためには、前述したように、Ｎチャネル型トランジスタ１２３、１２４の各々のゲート幅を、Ｐチャネル型トランジスタ１２１およびＰチャネル型トランジスタ１２２のゲート幅に対して大きな比率にする必要がある。
【００１６】
ここで、レベルシフタ回路の待機期間中に入力信号が“Ｌ”レベルになっている場合、ゲート幅が相対的に大きいＮチャネル型トランジスタ１２３がオフ状態になり、図２６の場合と同じように、オフ状態におけるサブスレッショルド電流が相対的に大きくなる。また一方で、レベルシフタ回路の待機期間中に入力信号が“Ｈ”レベルになっている場合、ゲート幅が相対的に大きいＮチャネル型トランジスタ１２４がオフ状態になり、図２６の場合と同じように、オフ状態におけるサブスレッショルド電流が相対的に大きくなる。
【００１７】
【発明が解決しようとする課題】
上記のとおり、低電圧動作かつ高速動作が要求されるレベルシフタ回路（または、後述のドライバトランジスタ回路）等の半導体集積回路においては、電源の低電圧化とＭＯＳトランジスタのゲート−ソース間のしきい値電圧の低下はあいまって進んでいく傾向にある。すなわち、上記半導体集積回路の高集積化、微細化および低電圧化が進むにつれて、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧が低下し、待機期間中のサブスレッショルド電流が増加するという問題が生じてきた。しかしながら、従来のレベルシフタ回路等では、待機期間中のサブスレッショルド電流を低減させるための抜本的な対策はなされていなかった。したがって、サブスレッショルド電流のような余計な電流が流れることによる消費電力の増加を最小限に抑制しなければならない。
【００１８】
本発明は上記問題点に鑑みてなされたものであり、低電圧動作かつ高速動作が要求されるレベルシフタ回路やドライバトランジスタ回路等において、待機期間中のサブスレッショルド電流をできる限り低減させることにより低消費電力化を図ることが可能な半導体集積回路を提供することを目的とするものである。
【００１９】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、複数のトランジスタを形成することにより所定の機能をもたせた回路部を有する半導体集積回路において、上記複数のトランジスタの中で、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソースの電位を変化させるようにしている。
【００２０】
好ましくは、本発明の半導体集積回路においては、上記回路部の待機期間に基づくタイミングにより、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させるようにしている。
さらに、好ましくは、本発明の半導体集積回路においては、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させるように構成される。
【００２１】
また一方で、本発明の半導体集積回路の第１の実施態様において、上記回路部が、入力信号の電位を高くまたは低く変位させるための複数のトランジスタを有するレベルシフタ回路である。
好ましくは、本発明の半導体集積回路の第１の実施態様において、上記レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、上記レベルシフタ回路の上記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【００２２】
さらに、好ましくは、本発明の半導体集積回路の第１の実施態様において、上記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、このスイッチ素子は、上記レベルシフタ回路の待機期間中、当該トランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる。
【００２３】
さらに、好ましくは、本発明の半導体集積回路の第１の実施態様において、上記レベルシフタ回路は、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタ（例えば、Ｎチャネル型トランジスタ）と、少なくとも一つの第２の伝導型のトランジスタ（例えば、Ｐチャネル型トランジスタ）とを有し、上記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、上記第１の伝導型のトランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、このスイッチ素子は、上記第１の伝導型のトランジスタのソースに接続されるドレインを有する第２の伝導型のトランジスタを含み、上記第２の伝導型のトランジスタのソースは、上記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記第２の伝導型のトランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第２の伝導型のトランジスタをオン状態にするための信号を供給し、上記第１の伝導型のトランジスタのソースの電位が、上記レベルシフタ回路の待機期間中、略電源の電位（例えば、電源の電位に対してトランジスタのしきい値分低い（高い）電位）に保持される。
【００２４】
さらに、好ましくは、本発明の半導体集積回路の第１の実施態様において、上記レベルシフタ回路は、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、上記レベルシフタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００２５】
さらに、好ましくは、本発明の半導体集積回路の第１の実施態様の変形例において、上記レベルシフタ回路は、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、上記第２の伝導型のトランジスタのソースの電位を変化させるためのスイッチ素子が割り当てられ、このスイッチ素子は、上記第２の伝導型のトランジスタのソースに接続されるドレインを有する第１の伝導型のトランジスタを含み、上記第１の伝導型のトランジスタのソースは、上記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記第１の伝導型のトランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第１の伝導型のトランジスタをオン状態にするための信号を供給し、上記第２の伝導型のトランジスタのソースの電位が、上記レベルシフタ回路の待機期間中、略電源の電位に保持される。
【００２６】
さらに、好ましくは、本発明の半導体集積回路の第１の実施態様の変形例において、上記レベルシフタ回路は、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、上記レベルシフタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００２７】
また一方で、本発明の半導体集積回路の第２の実施態様は、入力信号の電位を第１の電源の電位から第２の電源の電位へ変換するための第１のＰチャネル型トランジスタおよび第２のＰチャネル型トランジスタのゲートとドレインをクロスカップリングにより相互に接続し、かつ、上記第１および第２のＰチャネル型トランジスタのいずれか一方のＰチャネル型トランジスタのゲートを、第１のＮチャネル型トランジスタのドレインに接続してなるレベルシフタ回路を有しており、このレベルシフタ回路の上記第１のＮチャネル型トランジスタのソースは、第３のＰチャネル型トランジスタのドレインを介して上記第１の電源に接続されると共に、第２のＮチャネル型トランジスタのドレインを介して、上記第１および第２の電源の電位よりも低い第３の電源に接続される。
【００２８】
好ましくは、本発明の半導体集積回路の第２の実施態様において、上記入力信号が、上記第１のＮチャネル型トランジスタのゲートに入力されると共に、上記第３のＰチャネル型トランジスタおよび上記第２のＮチャネル型トランジスタの各々のゲートに入力され、上記レベルシフタ回路の待機期間にて、上記入力信号の電位が上記第３の電源の電位になって上記第１のＮチャネル型トランジスタがオフ状態になると共に、上記第３のＰチャネル型トランジスタがオン状態になって上記第２のＮチャネル型トランジスタがオフ状態になり、上記第１のＮチャネル型トランジスタのソースの電位が、上記レベルシフタ回路の待機期間中、略第１の電源の電位に保持される。
【００２９】
さらに、好ましくは、本発明の半導体集積回路の第２の実施態様において、上記レベルシフタ回路の待機期間にオフ状態になる上記第１のＮチャネル型トランジスタのソースの電位を変化させるタイミングが、上記レベルシフタ回路の上記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【００３０】
さらに、好ましくは、本発明の半導体集積回路の第２の実施態様において、上記第３のＰチャネル型トランジスタおよび上記第２のＮチャネル型トランジスタにより構成されるスイッチ素子が、上記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の上記第１のＮチャネル型トランジスタに対して割り当てられ、上記スイッチ素子内の上記第３のＰチャネル型トランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第３のＰチャネル型トランジスタをオン状態にするための信号を供給し、上記レベルシフタ回路の待機期間中、一つまたは複数の上記第１のＮチャネル型トランジスタのソースの電位を略第１の電源の電位に保持することによって、一つまたは複数の上記第１のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように上記第１のＮチャネル型トランジスタのソースの電位を変化させる。
【００３１】
さらに、好ましくは、本発明の半導体集積回路の第２の実施態様において、上記レベルシフタ回路内の上記第１のＮチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、上記第１のＰチャネル型トランジスタおよび第２のＰチャネル型トランジスタの各々のオフ状態におけるサブスレッショルド電流よりも多い場合に、上記第３のＰチャネル型トランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第３のＰチャネル型トランジスタをオン状態にするための信号を供給し、上記レベルシフタ回路の待機期間中、上記第１のＮチャネル型トランジスタのソースの電位を略第１の電源の電位に保持することによって、上記第１のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように上記第１のＮチャネル型トランジスタのソースの電位を変化させる。
【００３２】
また一方で、本発明の半導体集積回路の第３の実施態様は、入力信号の電位を第４の電源の電位から第５の電源の電位へ変換するための第１のＮチャネル型トランジスタおよび第２のＮチャネル型トランジスタのゲートとドレインをクロスカップリングにより相互に接続し、かつ、上記第１および第２のＮチャネル型トランジスタのいずれか一方のＮチャネル型トランジスタのゲートを、第１のＰチャネル型トランジスタのドレインに接続してなるレベルシフタ回路を有しており、このレベルシフタ回路の上記第１のＰチャネル型トランジスタのソースは、第３のＮチャネル型トランジスタのドレインを介して上記第４の電源に接続されると共に、第２のＰチャネル型トランジスタのドレインを介して、上記第４および第５の電源の電位よりも高い第６の電源に接続される。
【００３３】
好ましくは、本発明の半導体集積回路の第３の実施態様において、上記入力信号が、上記第１のＰチャネル型トランジスタのゲートに入力されると共に、上記第３のＮチャネル型トランジスタおよび上記第２のＰチャネル型トランジスタの各々のゲートに入力され、上記レベルシフタ回路の待機期間にて、上記入力信号の電位が高電圧の電位になって上記第１のＰチャネル型トランジスタがオフ状態になると共に、上記第３のＮチャネル型トランジスタがオン状態になって上記第２のＰチャネル型トランジスタがオフ状態になり、上記第１のＰチャネル型トランジスタのソースの電位が、上記レベルシフタ回路の待機期間中、略第４の電源の電位に保持される。
【００３４】
さらに、好ましくは、本発明の半導体集積回路の第３の実施態様において、上記レベルシフタ回路の待機期間にオフ状態になる上記第１のＰチャネル型トランジスタのソースの電位を変化させるタイミングが、上記レベルシフタ回路の上記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【００３５】
さらに、好ましくは、本発明の半導体集積回路の第３の実施態様において、上記第３のＮチャネル型トランジスタおよび上記第２のＰチャネル型トランジスタにより構成されるスイッチ素子が、上記レベルシフタ回路の待機期間にオフ状態になる一つまたは複数の上記第１のＰチャネル型トランジスタに対して割り当てられ、このスイッチ素子内の上記第３のＮチャネル型トランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第３のＮチャネル型トランジスタをオン状態にするための信号を供給し、上記レベルシフタ回路の待機期間中、一つまたは複数の上記第１のＰチャネル型トランジスタのソースの電位を略第４の電源の電位に保持することによって、一つまたは複数の上記第１のＰチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように上記第１のＰチャネル型トランジスタのソースの電位を変化させる。
【００３６】
さらに、好ましくは、本発明の半導体集積回路の第３の実施態様において、上記第１のＰチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、上記第１のＮチャネル型トランジスタおよび第２のＮチャネル型トランジスタの各々のオフ状態におけるサブスレッショルド電流よりも多い場合に、上記第３のＮチャネル型トランジスタのゲートに対し、上記レベルシフタ回路の待機期間にて上記第３のＮチャネル型トランジスタをオン状態にするための信号を供給し、上記レベルシフタ回路の待機期間中、上記第１のＰチャネル型トランジスタのソースの電位を略第４の電源の電位に保持することによって、上記第１のＰチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように上記第１のＰチャネル型トランジスタのソースの電位を変化させる。
【００３７】
また一方で、本発明の半導体集積回路の第４の実施態様は、上記複数のトランジスタの中で、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソースの電位を変化させるためのソース電位切換回路を有する。
好ましくは、本発明の半導体集積回路の第４の実施態様において、上記ソース電位切換回路が、上記回路部の待機期間に基づくタイミングにより、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる。
【００３８】
さらに、好ましくは、本発明の半導体集積回路の第４の実施態様において、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させるように構成される。さらに、好ましくは、本発明の半導体集積回路の第４の実施態様において、上記回路部が、入力信号の電位を高くまたは低く変位させるための複数のトランジスタを有するレベルシフタ回路である。
【００３９】
さらに、好ましくは、本発明の半導体集積回路の第４の実施態様において、上記レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、上記レベルシフタ回路の上記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【００４０】
さらに、好ましくは、本発明の半導体集積回路の第４の実施態様において、上記レベルシフタ回路が、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、上記レベルシフタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００４１】
さらに、好ましくは、本発明の半導体集積回路の第４の実施態様において、上記レベルシフタ回路が、上記入力信号の電位を変位させるための少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第１の伝導型のオフ状態におけるサブスレッショルド電流よりも多い場合、上記レベルシフタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００４２】
また一方で、本発明の半導体集積回路の第５の実施態様において、上記回路部が、上記半導体集積回路内の配線部を駆動するための複数のトランジスタを有するメインドライバトランジスタ回路、および上記メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路の少なくとも一方のドライバトランジスタ回路である。
【００４３】
好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングが、上記ドライバトランジスタ回路の上記入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【００４４】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるための上記ソース電位切換回路が割り当てられ、このソース電位切換回路は、上記ドライバトランジスタ回路の待機期間中、当該トランジスタのゲート−ソース間に所定のバイアス電圧がかかるように当該トランジスタのソースの電位を変化させる。
【００４５】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記ドライバトランジスタ回路の待機期間にてオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、上記第１の伝導型のトランジスタのソースの電位を変化させるための上記ソース電位切換回路が割り当てられ、このソース電位切換回路は、上記第１の伝導型のトランジスタのソースに接続されるドレインを有する第２の伝導型のトランジスタを含み、上記第２の伝導型のトランジスタのソースは、上記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記第２の伝導型のトランジスタのゲートに対し、上記ドライバトランジスタ回路の待機期間にて上記第２の伝導型のトランジスタをオン状態にするための信号を供給し、上記第１の伝導型のトランジスタのソースの電位が、上記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される。
【００４６】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数の第１の伝導型のトランジスタに対し、上記第１の伝導型のトランジスタのソースの電位を変化させるための上記ソース電位切換回路が割り当てられ、このソース電位切換回路は、上記第１の伝導型のトランジスタのソースに接続されるソースを有する他の第１の伝導型のトランジスタを含み、上記の他の第１の伝導型のトランジスタのドレインは、上記第１の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記の他の第１の伝導型のトランジスタのゲートに対し、上記ドライバトランジスタ回路の待機期間にて上記の他の第１の伝導型のトランジスタをオン状態にするための信号を供給し、上記第１の伝導型のトランジスタのソースの電位が、上記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される。
【００４７】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、上記ドライバトランジスタ回路の待機期間にオフ状態になる第１の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００４８】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記ドライバトランジスタ回路の待機期間にてオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、上記第２の伝導型のトランジスタのソースの電位を変化させるための上記ソース電位切換回路が割り当てられ、このソース電位切換回路は、上記第２の伝導型のトランジスタのソースに接続されるドレインを有する第１の伝導型のトランジスタを含み、上記第１の伝導型のトランジスタのソースは、上記第２の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記第１の伝導型のトランジスタのゲートに対し、上記ドライバトランジスタ回路の待機期間にて上記第１の伝導型のトランジスタをオン状態にするための信号を供給し、上記第２の伝導型のトランジスタのソースの電位が、上記ドライバトランジスタ回路の待機期間中、略記電源の電位に保持される。
【００４９】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記ドライバトランジスタ回路の待機期間にオフ状態になる一つまたは複数の第２の伝導型のトランジスタに対し、上記第２の伝導型のトランジスタのソースの電位を変化させるための上記ソース電位切換回路が割り当てられ、この上記ソース電位切換回路は、上記第２の伝導型のトランジスタのソースに接続されるソースを有する他の第２の伝導型のトランジスタを含み、上記の他の第２の伝導型のトランジスタのドレインは、上記第２の伝導型のトランジスタのゲート−ソース間に所定のバイアス電圧を印加するための電源に接続され、上記の他の第２の伝導型のトランジスタのゲートに対し、上記ドライバトランジスタ回路の待機期間にて上記の他の第２の伝導型のトランジスタをオン状態にするための信号を供給し、上記第２の伝導型のトランジスタのソースの電位が、上記ドライバトランジスタ回路の待機期間中、略電源の電位に保持される。
【００５０】
さらに、好ましくは、本発明の半導体集積回路の第５の実施態様において、上記ドライバトランジスタ回路が、少なくとも一つの第１の伝導型のトランジスタと、少なくとも一つの第２の伝導型のトランジスタとを有し、上記第２の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流が、上記第１の伝導型のトランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合、上記ドライバトランジスタ回路の待機期間にオフ状態になる第２の伝導型のトランジスタのソースの電位を、上記待機期間に基づくタイミングにより変化させる。
【００５１】
また一方で、本発明の半導体集積回路内のトランジスタのソース電位切換方法は、複数のトランジスタを組み合わせることにより所定の機能をもたせた回路部を半導体集積回路内に形成した場合に、上記回路部の待機期間に基づくタイミングにより、上記回路部の待機期間にてオフ状態になる少なくとも一つのトランジスタのゲート−ソース間に所定のバイアス電圧がかかるように上記の少なくとも一つのトランジスタのソースの電位を変化させ、上記の少なくとも一つのトランジスタのゲート−ソース間の電位差が、当該トランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させる。
【００５２】
本発明の半導体集積回路においては、低電圧動作かつ高速動作が要求されるレベルシフタ回路やドライバトランジスタ回路に使用されるようなゲート幅の比較的大きいトランジスタの中で、待機期間にてオフ状態になるトランジスタを対象とし、このトランジスタのソース−ドレイン間を流れるサブスレッショルド電流を減少させる方向に、上記トランジスタのソースの電位を待機期間中に変化させるようにしている。
【００５３】
より詳しくいえば、待機期間にてオフ状態になるトランジスタがＮチャネル型トランジスタである場合、待機期間中に上記Ｎチャネル型トランジスタのゲート─ソース間に負のバイアス電圧がかかるように同トランジスタのソースの電位を変化させ、待機期間中のサブスレッショルド電流を大幅に低減させるようにしている。また一方で、待機期間にてオフ状態になるトランジスタがＰチャネル型トランジスタである場合、待機期間中に上記Ｐチャネル型トランジスタのゲート─ソース間に正のバイアス電圧がかかるように同トランジスタのソースの電位を変化させ、待機期間中のサブスレッショルド電流を大幅に低減させるようにしている。
【００５４】
さらに、ドライバトランジスタ回路内のメインドライバトランジスタ回路において、待機期間中にオフ状態になるトランジスタが、オン状態になるトランジスタよりも、上記オフ状態におけるサブスレッショルド電流が少ない場合は、その前段に位置する前段ドライバトランジスタ回路のトランジスタを対象とする。その理由は、配線部を駆動するメインドライバトランジスタ回路のトランジスタはゲート幅が大きくなる場合が多く、通常、ある比率でゲート幅を大きくしたインバータ列（すなわち、前段ドライバトランジスタ回路）で上記メインドライバトランジスタ回路のトランジスタを駆動しているからである。したがって、ゲート幅の大きなトランジスタの前段のトランジスタのゲート幅も比較的大きくなっている。図２５のグラフにて説明したように、オフ状態におけるサブスレッショルド電流が多いトランジスタほどサブスレッショルド電流が増加する傾向にあるので、上記のようなソースの電位を変化させる手法によるサブスレッショルド電流低減の効果が大きくなる。また一方で、待機期間中にソースの電位を変化させるトランジスタを限定することにより、ソース電位切換回路の負担を最小限に抑えた状態で、さらに大きな効果を得ることができる。
【００５５】
かくして、本発明では、低電圧動作かつ高速動作が要求されるレベルシフタ回路やドライバトランジスタ回路等において、待機期間中にオフ状態になるトランジスタのソースの電位を変化させてサブスレッショルド電流を大幅に低減させることができるので、高集積化、微細化および低電圧化と進んでいく半導体集積回路の待機期間中の低消費電力化を図ることが可能になる。
【００５６】
【発明の実施の形態】
以下、添付図面（図１〜図２４）を参照しながら、本発明の好ましい実施例を説明することとする。
図１は、本発明の第１の実施例の構成を示す回路図である。ただし、ここでは、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを本発明の対象とした場合の半導体集積回路の構成を例示している。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００５７】
図１においては、レベルシフタ回路１が待機状態になっている待機期間中に、入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルも“Ｌ”になり、活性状態になっている活性期間中に、同入力信号のレベルが“Ｈ”になって同出力信号のレベルも“Ｈ”になる場合の回路例が示されている。
図１に示すレベルシフタ回路１においては、前述の図２７のレベルシフタ回路と同じように、入力信号ＩＮの電位を高く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ１０および他方のＰチャネル型トランジスタ１１のゲートとドレインをクロスカップリングにより相互に接続している。ここでは、第１の正極性の電源の電位Ｖ１から、この電位Ｖ１よりも高い第２の正極性の電源の電位Ｖ２（Ｖ１＜Ｖ２）へと入力信号ＩＮの電位を変換している。
【００５８】
さらに、図１のレベルシフタ回路では、待機期間中にオフ状態になる一方のＮチャネル型トランジスタ１２（すなわち、本願発明の対象とするトランジスタ）のドレインが、他方のＰチャネル型トランジスタ１１のゲートに接続されると共に、待機期間中にオン状態になる他方のＮチャネル型トランジスタ１３のドレインが、一方のＰチャネル型トランジスタ１０のゲートに接続されている。ここで、入力信号ＩＮは、一方のＮチャネル型トランジスタ１２のゲートに入力されると共に、相補形式にて接続されたＰチャネル型トランジスタ１４およびＮチャネル型トランジスタ１５からなるインバータを介して、他方のＮチャネル型トランジスタ１３のゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＰチャネル型トランジスタ１１のドレインから出力される。
【００５９】
さらに、図１のレベルシフタ回路では、前述の図２７のレベルシフタ回路と異なり、待機期間中にオフ状態になるＮチャネル型トランジスタ１２のソースが、アース電位Ｖ０の第３の電源に直接接続されることなくインバータ内のＮチャネル型トランジスタ１５のドレインに接続されている。換言すれば、待機期間中にオフ状態になるＮチャネル型トランジスタ１２のソースは、Ｐチャネル型トランジスタ１４のドレインを介して第１の電源に接続されると共に、Ｎチャネル型トランジスタ１５のドレインを介して第３の電源に接続されることになる。上記Ｐチャネル型トランジスタ１４は、待機期間中にＮチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｎチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように、待機期間中にオフ状態になるＮチャネル型トランジスタ１２のソースの電位を変化させる。
【００６０】
より詳しくいえば、待機期間中に“Ｌ”レベルの入力信号ＩＮが、本願発明の対象とするＮチャネル型トランジスタ１２に入力されると同時に、インバータにも入力されるので、このインバータ内のＰチャネル型トランジスタ１４がオン状態になってＮチャネル型トランジスタ１５がオフ状態になる。それゆえに、Ｎチャネル型トランジスタ１２のソースの電位は、待機期間中Ｐチャネル型トランジスタ１４を通して第１の電源に接続され、略第１の電源の電位（第１の電源の電位に近い電位）に保持されることになる。すなわち、待機期間中のＮチャネル型トランジスタ１２のソースの電位は自動的に“Ｈ”レベルになり、Ｎチャネル型トランジスタ１２のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＮチャネル型トランジスタ１２のサブスレッショルド電流を大幅に低減させることができる。
【００６１】
上記の第１の実施例に示されるように、待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるような回路は、Ｎチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、Ｐチャネル型トランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合に特に大きな効果が得られる。
【００６２】
上記第１の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるタイミングは、レベルシフタ回路の入力信号ＩＮの電位の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
さらに、上記第１の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタの一つに対し、このＮチャネル型トランジスタのソースの電位を変化させるための一つのスイッチ素子が割り当てられているが、待機期間中にオフ状態になるＮチャネル型トランジスタが複数存在する場合には、これらの複数のＮチャネル型トランジスタに対し、一つのスイッチ素子を割り当てることも可能である。このように、複数のＮチャネル型トランジスタに対し、一つのスイッチ素子を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【００６３】
図２は、図１の変形例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図２においては、レベルシフタ回路１ａの待機期間中に、入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルが“Ｈ”になり、同レベルシフタ回路の活性期間中に、同入力信号のレベルが“Ｈ”になって同出力信号のレベルが“Ｌ”になる場合の回路例が示されている。
【００６４】
図２に示すレベルシフタ回路１ａにおいては、前述の図１の場合と異なり、一方のＰチャネル型トランジスタ１０のドレインから出力信号ＯＵＴが出力される。その他の回路構成は、前述の図１の回路構成と同じなので、ここでは、その詳細な説明を省略する。  図２に示す変形例においても、待機期間中にオフの状態になるＮチャネル型トランジスタ１２のソースの電位は、スイッチ素子として機能するＰチャネル型トランジスタ１４を通して第１の電源に接続されるので、自動的に“Ｈ”レベルになり、Ｎチャネル型トランジスタ１２のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、前述の第１の実施例の場合と同じように、待機期間中にオフ状態になるＮチャネル型トランジスタ１２のサブスレッショルド電流を大幅に低減させることができる。
【００６５】
図３は、図１の動作を説明するためのタイミングチャートであり、図４は、図２の動作を説明するためのタイミングチャートである。
図３に示すタイミングチャートにおいては、レベルシフタ回路の活性期間に“Ｈ”になっている入力信号ＩＮのレベルが、上記活性期間から待機期間へ移行する時刻ｔ０に“Ｌ”に変化する。これに伴い、図１のインバータの出力側のノードｎ００のレベルが“Ｈ”になると共に、Ｎチャネル型トランジスタ１２のドレインのノードｎ０１のレベルも“Ｈ”になり、レベルシフタ回路は待機状態となる。ここで、出力信号ＯＵＴのレベルは、ノードｎ０１から出力される信号を反転した形になっており、時刻ｔ０に“Ｈ”から“Ｌ”に変化する。
【００６６】
このときに、Ｎチャネル型トランジスタ１２のソースは、Ｐチャネル型トランジスタ１４およびＮチャネル型トランジスタ１５からなるインバータの出力側のノードｎ００に接続されているので、Ｎチャネル型トランジスタ１２のゲート−ソース間には負バイアス電圧がかかることになる。また一方で、待機期間から活性期間へ再び移行する時刻ｔ１に入力信号ＩＮのレベルが“Ｈ”に変化すると、インバータの出力側のノードｎ００のレベルが“Ｌ”になると共に、Ｎチャネル型トランジスタ１２のドレイン側のノードｎ０１のレベルも“Ｌ”になり、通常のレベルシフタ回路としての所望の動作が行われる。ここで、出力信号ＯＵＴのレベルは、ノードｎ０１から出力される信号を反転した形になっており、時刻ｔ１に“Ｌ”から“Ｈ”に変化する。上記のＮチャネル型トランジスタ１２のソース電位の制御を行うための一連の動作においては、入力信号ＩＮのみで、ソースの電位を変化させるタイミングの制御も行えることになる。
【００６７】
図４に示すタイミングチャートにおいても、前述の図３の場合と同じように、レベルシフタ回路の活性期間に“Ｈ”になっている入力信号ＩＮのレベルが、上記活性期間から待機期間へ移行する時刻ｔ０に“Ｌ”に変化する。これに伴い、図２のインバータの出力側のノードｎ１０のレベルが“Ｈ”になって、Ｎチャネル型トランジスタ１３のドレインのノードｎ１１のレベルが“Ｌ”になり、レベルシフタ回路は待機状態となる。ここで、出力信号ＯＵＴのレベルは、ノードｎ１１から出力される信号を反転した形になっており、時刻ｔ０に“Ｌ”から“Ｈ”に変化する。
【００６８】
このときに、Ｎチャネル型トランジスタ１２のソースは、Ｐチャネル型トランジスタ１４およびＮチャネル型トランジスタ１５からなるインバータの出力側のノードｎ１０に接続されているので、Ｎチャネル型トランジスタ１２のゲート−ソース間には負のバイアス電圧がかかることになる。また一方で、待機期間から活性期間へ再び移行する時刻ｔ１に入力信号ＩＮのレベルが“Ｈ”に変化すると、インバータの出力側のノードｎ１０のレベルが“Ｌ”になって、Ｎチャネル型トランジスタ１３のドレイン側のノードｎ１１のレベルが“Ｈ”になり、通常のレベルシフタ回路としての所望の動作が行われる。ここで、出力信号ＯＵＴのレベルは、ノードｎ１１から出力される信号を反転した形になっており、時刻ｔ１に“Ｈ”から“Ｌ”に変化する。上記のＮチャネル型トランジスタ１２のソース電位の制御を行うための一連の動作においても、前述の図３の場合と同じように、入力信号ＩＮのみで、ソースの電位を変化させるタイミングの制御も行えることになる。
【００６９】
図５は、本発明の第２の実施例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図５の第２の実施例においては、前述の第１の実施例とは入力信号ＩＮの極性が異なり、レベルシフタ回路２の待機期間中に入力信号ＩＮのレベルが“Ｈ”になり、同レベルシフタ回路の活性期間中に入力信号ＩＮのレベルが“Ｌ”になる場合の回路例が示されている。ただし、ここでは、出力信号ＯＵＴのレベルは、前述の第１の実施例と同じように、レベルシフタ回路の待機期間中に“Ｌ”になり、同レベルシフタ回路の活性期間中に“Ｈ”になる。
【００７０】
さらに、図５に示すレベルシフタ回路２においては、前述の図１のレベルシフタ回路と同じように、入力信号ＩＮの電位を高く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ２０および他方のＰチャネル型トランジスタ２１のゲートとドレインをクロスカップリングにより相互に接続している。ここでは、第１の正極性の電源の電位Ｖ１から、この電位Ｖ１よりも高い第２の正極性の電源の電位Ｖ２へと入力信号ＩＮの電位を変換している。
【００７１】
さらに、図５のレベルシフタ回路では、待機期間中にオフ状態になる一方のＮチャネル型トランジスタ２２（すなわち、本願発明の対象とするトランジスタ）のドレインが、他方のＰチャネル型トランジスタ２１のゲートに接続されると共に、待機期間中にオン状態になる他方のＮチャネル型トランジスタ２３のドレインが、一方のＰチャネル型トランジスタ２０のゲートに接続されている。
【００７２】
ここで、入力信号ＩＮは、Ｐチャネル型トランジスタ２６およびＮチャネル型トランジスタ２７からなるインバータにより極性を反転した後に、一方のＮチャネル型トランジスタ２２のゲートに入力される。これと同時に、上記入力信号ＩＮは、Ｐチャネル型トランジスタ２４およびＮチャネル型トランジスタ２５からなるインバータを介して、他方のＮチャネル型トランジスタ２３のゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＰチャネル型トランジスタ２１のドレインから出力される。換言すれば、図５のレベルシフタ回路は、図１の第１の実施例の入力側に、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタからなるインバータが一段付加された回路になっている。
【００７３】
さらに、図５のレベルシフタ回路では、前述の図１のレベルシフタ回路と同じように、待機期間中にオフ状態になるＮチャネル型トランジスタ２２のソースが、アース電位Ｖ０の第３の電源に直接接続されることなくインバータ内のＮチャネル型トランジスタ２５のドレインに接続されている。換言すれば、待機期間中にオフ状態になるＮチャネル型トランジスタ２２のソースは、Ｐチャネル型トランジスタ２４のドレインを介して第１の電源に接続されると共に、Ｎチャネル型トランジスタ２５のドレインを介して第３の電源に接続されることになる。上記Ｐチャネル型トランジスタ２４は、待機期間中にＮチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｎチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように、待機期間中にオフ状態になるＮチャネル型トランジスタ２２のソースの電位を変化させる。
【００７４】
より詳しくいえば、待機期間中に“Ｈ”レベルの入力信号ＩＮが、Ｐチャネル型トランジスタ２６およびＮチャネル型トランジスタ２７からなるインバータにより反転された後に、本願発明の対象とするＮチャネル型トランジスタ２２に入力される。これと同時に、上記入力信号ＩＮは、Ｐチャネル型トランジスタ２４およびＮチャネル型トランジスタ２５からなるインバータにも入力されるので、このインバータ内のＰチャネル型トランジスタ２４がオン状態になってＮチャネル型トランジスタ２５がオフ状態になる。それゆえに、Ｎチャネル型トランジスタ２２のソースの電位は、待機期間中Ｐチャネル型トランジスタ２４を通して第１の電源に接続され、この第１の電源の電位に近い電位に保持されることになる。すなわち、待機期間中のＮチャネル型トランジスタ２２のソースの電位は自動的に“Ｈ”レベルになり、Ｎチャネル型トランジスタ２２のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、前述の第１の実施例の場合と同じように、待機期間中にオフ状態になるＮチャネル型トランジスタ２２のサブスレッショルド電流を大幅に低減させることができる。
【００７５】
図６は、図５の変形例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図６においては、レベルシフタ回路２ａの待機期間中に、入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルが“Ｈ”になり、同レベルシフタ回路の活性期間中に、同入力信号のレベルが“Ｌ”になって同出力信号のレベルが“Ｌ”になる場合の回路例が示されている。
【００７６】
図６に示すレベルシフタ回路２ａにおいては、前述の図５の場合と異なり、一方のＰチャネル型トランジスタ２０のドレインから出力信号ＯＵＴが出力される。その他の回路構成は、前述の図５の回路構成と同じなので、ここでは、その詳細な説明を省略する。
図６に示す変形例においても、待機期間中にオフの状態になるＮチャネル型トランジスタ２２のソースの電位は、スイッチ素子として機能するＰチャネル型トランジスタ２４を通して第１の電源に接続されるので、自動的に“Ｈ”レベルになり、Ｎチャネル型トランジスタ２２のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、前述の第２の実施例の場合と同じように、待機期間中にオフ状態になるＮチャネル型トランジスタ２２のサブスレッショルド電流を大幅に低減させることができる。
【００７７】
図７は、本発明の第３の実施例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図７においては、レベルシフタ回路３が待機状態になっている待機期間中に、入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルも“Ｈ”になり、活性状態になっている活性期間中に、同入力信号のレベルが“Ｌ”になって同出力信号のレベルも“Ｌ”になる場合の回路例が示されている。
【００７８】
図７に示すレベルシフタ回路３においては、入力信号ＩＮの電位を低く変位させて出力信号ＯＵＴを得るための一方のＮチャネル型トランジスタ３２および他方のＮチャネル型トランジスタ３３のゲートとドレインをクロスカップリングにより相互に接続している。ここでは、第４のアース電位または負極性の電源の電位Ｖ０′から、この電位Ｖ０′よりも低い第５の負極性の電源の電位Ｖ５（Ｖ０′＞Ｖ５：  Ｖ０′、Ｖ５は零または負の値）へと入力信号ＩＮの電位を変換している。
【００７９】
さらに、図７のレベルシフタ回路では、待機期間中にオフ状態になる一方のＰチャネル型トランジスタ３０（すなわち、本願発明の対象とするトランジスタ）のドレインが、他方のＮチャネル型トランジスタ３３のゲートに接続されると共に、待機期間中にオン状態になる他方のＰチャネル型トランジスタ３１のドレインが、一方のＮチャネル型トランジスタ３２のゲートに接続されている。ここで、入力信号ＩＮは、一方のＰチャネル型トランジスタ３０のゲートに入力されると共に、相補形式にて接続されたＰチャネル型トランジスタ３４およびＮチャネル型トランジスタ３５からなるインバータを介して、他方のＰチャネル型トランジスタ３１のゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＮチャネル型トランジスタ３３のドレインから出力される。
【００８０】
さらに、図７のレベルシフタ回路では、前述の図２７のレベルシフタ回路と異なり、待機期間中にオフ状態になるＰチャネル型トランジスタ３０のソースが、第６の正極性の電源（例えば、電位Ｖ１′）に直接接続されることなくインバータ内のＰチャネル型トランジスタ３４のドレインに接続されている。換言すれば、待機期間中にオフ状態になるＰチャネル型トランジスタ３０のソースは、Ｎチャネル型トランジスタ３５のドレインを介して第４の電源に接続されると共に、Ｐチャネル型トランジスタ３４のドレインを介して第６の電源に接続されることになる。上記Ｎチャネル型トランジスタ３５は、待機期間中にＰチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｐチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように、待機期間中にオフ状態になるＰチャネル型トランジスタ３０のソースの電位を変化させる。
【００８１】
より詳しくいえば、待機期間中に“Ｈ”レベルの入力信号ＩＮが、本願発明の対象とするＰチャネル型トランジスタ３０に入力されると同時に、インバータにも入力されるので、このインバータ内のＮチャネル型トランジスタ３５がオン状態になってＰチャネル型トランジスタ３４がオフ状態になる。それゆえに、Ｐチャネル型トランジスタ３０のソースの電位は、待機期間中Ｎチャネル型トランジスタ３５を通して第４の電源に接続され、この第４の電源の電位に近い電位に保持されることになる。すなわち、待機期間中のＰチャネル型トランジスタ３０のソースの電位は自動的に“Ｌ”レベルになり、Ｐチャネル型トランジスタ３０のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＰチャネル型トランジスタ３０のサブスレッショルド電流を大幅に低減させることができる。
【００８２】
上記の第３の実施例に示されるように、待機期間中にオフ状態になるＰチャネル型トランジスタのソースの電位を変化させるような回路は、Ｐチャネル型トランジスタのゲート−ソース間のオフ状態におけるサブスレッショルド電流が、Ｎチャネル型トランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合に特に大きな効果が得られる。
【００８３】
上記第３の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＰチャネル型トランジスタのソースの電位を変化させるタイミングは、レベルシフタ回路の入力信号ＩＮの電位の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
さらに、上記第３の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＰチャネル型トランジスタの一つに対し、このＰチャネル型トランジスタのソースの電位を変化させるための一つのスイッチ素子が割り当てられているが、待機期間中にオフ状態になるＰチャネル型トランジスタが複数存在する場合には、これらの複数のＰチャネル型トランジスタに対し、一つのスイッチ素子を割り当てることも可能である。このように、複数のＰチャネル型トランジスタに対し、一つのスイッチ素子を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【００８４】
図８は、図７の変形例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図８においては、レベルシフタ回路３ａの待機期間中に、入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルが“Ｌ”になり、同レベルシフタ回路の活性期間中に、同入力信号のレベルが“Ｌ”になって同出力信号のレベルが“Ｈ”になる場合の回路例が示されている。
【００８５】
図８に示すレベルシフタ回路３ａにおいては、前述の図７の場合と異なり、一方のＮチャネル型トランジスタ３２のドレインから出力信号ＯＵＴが出力される。その他の回路構成は、前述の図８の回路構成と同じなので、ここでは、その詳細な説明を省略する。
図８に示す変形例においても、待機期間中にオフの状態になるＰチャネル型トランジスタ３０のソースの電位は、スイッチ素子として機能するＮチャネル型トランジスタ３５を通して第４の電源に接続されるので、自動的に“Ｌ”レベルになり、Ｐチャネル型トランジスタ３０のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、前述の第３の実施例の場合と同じように、待機期間中にオフ状態になるＰチャネル型トランジスタ３０のサブスレッショルド電流を大幅に低減させることができる。
【００８６】
図９は、本発明の第４の実施例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図９の第４の実施例においては、前述の第３の実施例とは入力信号ＩＮの極性が異なり、レベルシフタ回路４の待機期間中に入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルも“Ｌ”になり、同レベルシフタ回路の活性期間中に入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルも“Ｈ”になる場合の回路例が示されている。
【００８７】
さらに、図９に示すレベルシフタ回路４においては、前述の図７のレベルシフタ回路と同じように、入力信号ＩＮの電位を低く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ４０および他方のＰチャネル型トランジスタ４１のゲートとドレインをクロスカップリングにより相互に接続している。ここでは、第４のアース電位または負極性の電源の電位Ｖ０′から、この電位Ｖ０′よりも低い第５の負極性の電源の電位Ｖ５へと入力信号ＩＮの電位を変換している。
【００８８】
さらに、図９のレベルシフタ回路では、待機期間中にオフ状態になる一方のＰチャネル型トランジスタ４０（すなわち、本願発明の対象とするトランジスタ）のドレインが、他方のＰチャネル型トランジスタ４１のゲートに接続されると共に、待機期間中にオン状態になる他方のＰチャネル型トランジスタ４３のドレインが、一方のＮチャネル型トランジスタ４２のゲートに接続されている。
【００８９】
ここで、入力信号ＩＮは、Ｐチャネル型トランジスタ４６およびＮチャネル型トランジスタ４７からなるインバータにより極性を反転した後に、一方のＰチャネル型トランジスタ４０のゲートに入力される。これと同時に、上記入力信号ＩＮは、Ｐチャネル型トランジスタ４４およびＮチャネル型トランジスタ４５からなるインバータを介して、他方のＰチャネル型トランジスタ４１のゲートに入力される。また一方で、出力信号ＯＵＴは、一方のＮチャネル型トランジスタ４２のドレインから出力される。換言すれば、図９のレベルシフタ回路は、図８のレベルシフタ回路の入力側に、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタからなるインバータが一段付加された回路になっている。
【００９０】
さらに、図９のレベルシフタ回路では、前述の図７のレベルシフタ回路と同じように、待機期間中にオフ状態になるＰチャネル型トランジスタ４０のソースが、第６の正極性の電源（例えば、電位Ｖ１′）に直接接続されることなくインバータ内のＰチャネル型トランジスタ４４のドレインに接続されている。換言すれば、待機期間中にオフ状態になるＰチャネル型トランジスタ４０のソースは、Ｎチャネル型トランジスタ４５のドレインを介して第４の電源（例えば、電位Ｖ０′）に接続されると共に、Ｐチャネル型トランジスタ４４のドレインを介して第６の電源に接続されることになる。上記Ｎチャネル型トランジスタ４５は、待機期間中にＰチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｐチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように、待機期間中にオフ状態になるＰチャネル型トランジスタ４０のソースの電位を変化させる。
【００９１】
より詳しくいえば、待機期間中に“Ｌ”レベルの入力信号ＩＮが、Ｐチャネル型トランジスタ４６およびＮチャネル型トランジスタ４７からなるインバータにより反転された後に、本願発明の対象とするＰチャネル型トランジスタ４０に入力される。これと同時に、上記入力信号ＩＮは、Ｐチャネル型トランジスタ４４およびＮチャネル型トランジスタ４５からなるインバータにも入力されるので、このインバータ内のＰチャネル型トランジスタ４４がオフ状態になってＮチャネル型トランジスタ４５がオン状態になる。それゆえに、Ｐチャネル型トランジスタ４０のソースの電位は、待機期間中Ｎチャネル型トランジスタ４５を通して第４の電源に接続され、この第４の電源の電位に近い電位に保持されることになる。すなわち、待機期間中のＰチャネル型トランジスタ４０のソースの電位は自動的に“Ｌ”レベルになり、Ｐチャネル型トランジスタ４０のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、前述の第３の実施例の場合と同じように、待機期間中にオフ状態になるＰチャネル型トランジスタ４０のサブスレッショルド電流を大幅に低減させることができる。
【００９２】
図１０は、図９の変形例の構成を示す回路図である。ここでも、レベルシフタ回路内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。
図１０においては、レベルシフタ回路４ａの待機期間中に、入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルが“Ｈ”になり、同レベルシフタ回路の活性期間中に、同入力信号のレベルが“Ｈ”になって同出力信号のレベルが“Ｌ”になる場合の回路例が示されている。
【００９３】
図１０に示すレベルシフタ回路４ａにおいては、前述の図９の場合と異なり、他方のＮチャネル型トランジスタ４３のドレインから出力信号ＯＵＴが出力される。その他の回路構成は、前述の図９の回路構成と同じなので、ここでは、その詳細な説明を省略する。
図１０に示す変形例においても、待機期間中にオフの状態になるＰチャネル型トランジスタ４０のソースの電位は、スイッチ素子として機能するＮチャネル型トランジスタ４５を通して第４の電源に接続されるので、自動的に“Ｌ”レベルになり、Ｎチャネル型トランジスタ４０のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、前述の第４の実施例の場合と同じように、待機期間中にオフ状態になるＰチャネル型トランジスタ４０のサブスレッショルド電流を大幅に低減させることができる。
【００９４】
これまで説明してきた第１〜第４の実施例（図１〜図１０）は、図２６および図２７に示した第１および第２の従来例に係るレベルシフタ回路とは異なる。なぜなら、タイミングにより状態が変わる信号によってオン／オフ動作がなされるＮチャネル型トランジスタが直列接続されてアース電位の電源に接続されるか、あるいは、同様のＰチャネル型トランジスタが直列接続されて正極性の電源に接続されている例はないからである。
【００９５】
上記のように、本発明の第１〜第４の実施例の各々に係る回路は、従来例と同様の動作で、かつ待機中のサブスレッショルド電流を効果的に節減することができる。
図１１は、本発明の第５の実施例を示す回路図である。ただし、ここでは、メインドライバトランジスタ回路、および上記メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路からなるドライバトランジスタ回路において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合は、Ｐチャネル型トランジスタよりもＮチャネル型トランジスタのほうが、オフ状態におけるスレッショルド電流が多い場合の例を示す。
【００９６】
図１１においては、説明を簡単にするために、メインドライバトランジスタ回路５や前段ドライバトランジスタ回路５１以外の回路部（例えば、他の回路部５２、５４）の詳細な説明は省略している。メインドライバトランジスタ回路５は、分布容量Ｃ５および分布抵抗Ｒ５を含む半導体集積回路の配線部５３を駆動するためのＮチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。この場合、上記のＰチャネル型トランジスタのソースは、例えば電位Ｖ１の正極性の電源に接続され、そのドレインは、上記のＮチャネル型トランジスタのドレインに接続されている。さらに、上記のＮチャネル型トランジスタのソースは、例えばアース電位Ｖ０の電源に直接接続されることなくソース電位切換回路５５に接続されている。また一方で、前段ドライバトランジスタ回路５１もまた、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。
【００９７】
ここで、待機期間中にノードｎ５１のレベルが“Ｈ”である場合に、前段ドライバトランジスタ回路５１内のＮチャネル型トランジスタはオン状態になる。このときに、ノードｎ５０のレベルが“Ｌ”になってメインドライバトランジスタ回路５内のＮチャネル型トランジスタはオフ状態になる。それゆえに、この場合は、メインドライバトランジスタ回路５内のＮチャネル型トランジスタが、本願発明の対象とする該当トランジスタ５０となる。
【００９８】
図１１に示す第５の実施例では、待機期間中にオフ状態になるＮチャネル型トランジスタである該当トランジスタ５０のみのソースをソース電位切換回路５５に接続するようにしている。このソース電位切換回路５５は、待機期間中にＮチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｎチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように、該当トランジスタ５０のソースの電位を変化させるための電圧Ｖsourceを供給する。
【００９９】
換言すれば、待機期間中の該当トランジスタ５０のソースの電位は自動的に“Ｈ”レベルになり、該当トランジスタ５０のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＮチャネル型トランジスタである該当トランジスタ５０のサブスレッショルド電流を大幅に低減させることができる。
【０１００】
上記の第５の実施例に示されるように、ドライバトランジスタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるようなソース電位切換回路は、Ｎチャネル型トランジスタのオフ状態におけるサブスレッショルド電流が、Ｐチャネル型トランジスタのオフ状態におけるサブスレッショルド電流よりも多い場合に特に大きな効果が得られる。
【０１０１】
上記第５の実施例においては、ドライバトランジスタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタ（該当トランジスタ５０）のソースの電位を変化させるタイミングは、メインドライバトランジスタ回路の入力信号の電位（ノードｎ５０の電位）の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
【０１０２】
さらに、上記第５の実施例においては、メインドライバトランジスタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタの一つに対し、このＮチャネル型トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられているが、待機期間中にオフ状態になるＮチャネル型トランジスタが複数存在する場合には、これらの複数のＮチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てることも可能である。このように、複数のＮチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【０１０３】
図１２は、図１１の変形例の構成を示す回路図である。ここでも、メインドライバトランジスタ回路、および上記メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路からなるドライバトランジスタ回路において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合も、Ｐチャネル型トランジスタよりもＮチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１０４】
図１２においても、前述の図１１の場合と同じように、メインドライバトランジスタ回路５ａは、配線部５３を駆動するためのＮチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。さらに、このメインドライバトランジスタ回路５ａの前段に位置する前段ドライバトランジスタ回路５１ａもまた、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。
【０１０５】
さらに、図１２においては、待機期間中にノードｎ５４のレベルが“Ｌ”になっているので、前段ドライバトランジスタ回路５１ａ内のＮチャネル型トランジスタはオフ状態になる。このときに、ノードｎ５３のレベルが“Ｈ”になってメインドライバトランジスタ回路５ａ内のＮチャネル型トランジスタはオン状態になる。それゆえに、この場合は、前段ドライバトランジスタ回路５１ａ内のＮチャネル型トランジスタが、本願発明の対象とする該当トランジスタ５６となる。上記の前段ドライバトランジスタ回路５１ａ内のＰチャネル型トランジスタのソースは、例えば電位Ｖ１の正極性の電源に接続され、そのドレインは、上記のＮチャネル型トランジスタ（該当トランジスタ５６）のドレインに接続されている。さらに、上記のＮチャネル型トランジスタのソースは、例えばアース電位Ｖ０の電源に直接接続されることなくソース電位切換回路５５ａに接続されている。
【０１０６】
図１２に示す変形例では、待機期間中にオフ状態になるＮチャネル型トランジスタである該当トランジスタ５６のみのソースをソース電位切換回路５５ａに接続するようにしている。このソース電位切換回路５５ａは、待機期間中にＮチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｎチャネル型トランジスタのゲート−ソース間に負のバイアス電圧がかかるように、該当トランジスタ５６のソースの電位を変化させるための電圧Ｖsourceを供給する。
【０１０７】
換言すれば、待機期間中の該当トランジスタ５６のソースの電位は自動的に“Ｈ”レベルになり、該当トランジスタ５６のゲート−ソース間に負のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＮチャネル型トランジスタである該当トランジスタ５６のサブスレッショルド電流を大幅に低減させることができる。
【０１０８】
図１３は、図１１の動作を説明するためのタイミングチャートであり、図１４は、図１２の動作を説明するためのタイミングチャートである。
図１３に示すタイミングチャートにおいては、ソース電位切換回路５５から出力される電圧Ｖsourceのレベルは、ドライバトランジスタ回路の活性期間中は“Ｌ”になっており、メインドライバトランジスタ回路５はインバータとして所望の動作を行う。上記活性期間では、前段ドライバトランジスタ回路５１の入力側のノードｎ５１のレベルが“Ｌ”になり、メインドライバトランジスタ回路５の入力側のノードｎ５０のレベルが“Ｈ”になり、メインドライバトランジスタ回路５の出力側のレベルが“Ｌ”になる。その後、時刻ｔ０にて活性期間が終了すると、電圧Ｖsourceを正極性の電源の電位Ｖ１または電位Ｖ１より低い電位にし、メインドライバトランジスタ回路内のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧をかけ、上記Ｎチャネル型トランジスタのサブスレッショルド電流を低減させる。
【０１０９】
その後、ドライバトランジスタ回路の待機期間では、前段ドライバトランジスタ回路の入力側のノードｎ５１のレベルが“Ｈ”になり、メインドライバトランジスタ回路の入力側のノードｎ５０のレベルが“Ｌ”になり、メインドライバトランジスタ回路の出力側のレベルが“Ｈ”になる。ここで、ソース電位切換回路５５から出力される電圧Ｖsourceの電位は、ソース電位切換回路５５内の具体的な回路の構成によって決まる。さらに、時刻ｔ１にて電圧Ｖsourceのレベルを再び“Ｌ”にすることによって、通常の回路動作を行うことができる。
【０１１０】
上記の第４の実施例では、ノードｎ５０〜ｎ５２を伝搬する信号と同期させずに、活性期間の最初と最後にＶsourceの電位を変化させる場合の例を示しているが、上記信号と同期させるようなタイミングでＶsourceの電位を変化させることも可能である。
図１４に示すタイミングチャートにおいても、前述の図１３の場合と同じように、ソース電位切換回路５５ａから出力される電圧Ｖsourceのレベルは、ドライバトランジスタ回路の活性期間中は“Ｌ”になっており、前段ドライバトランジスタ回路５１ａはインバータとして所望の動作を行う。上記活性期間では、前述の図１３の場合と異なり、前段ドライバトランジスタ回路５１ａの入力側のノードｎ５４のレベルが“Ｈ”になり、メインドライバトランジスタ回路５ａの入力側のノードｎ５３のレベルが“Ｌ”になり、メインドライバトランジスタ回路５ａの出力側のレベルが“Ｈ”になる。その後、時刻ｔ０にて活性期間が終了すると、電圧Ｖsourceを正極性の電源の電位Ｖ１または電位Ｖ１より低い電位にし、前段ドライバトランジスタ回路内のＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧をかけ、上記Ｎチャネル型トランジスタのサブスレッショルド電流を低減させる。
【０１１１】
その後、ドライバトランジスタ回路の待機期間では、前段ドライバトランジスタ回路の入力側のノードｎ５４のレベルが“Ｌ”になり、メインドライバトランジスタ回路の入力側のノードｎ５３のレベルが“Ｈ”になり、メインドライバトランジスタ回路の出力側のレベルが“Ｌ”になる。ここで、ソース電位切換回路５５から出力される電圧Ｖsourceの電位は、ソース電位切換回路５５ａ内の具体的な回路の構成によって決まる。さらに、時刻ｔ１にて電圧Ｖsourceのレベルを再び“Ｌ”にすることによって、通常の回路動作を行うことができる。
【０１１２】
図１２および図１４にて説明した変形例では、ノードｎ５３〜ｎ５５を伝搬する信号と同期させずに、活性期間の最初と最後にＶsourceの電位を変化させる場合の例を示しているが、上記信号と同期させるようなタイミングでＶsourceの電位を変化させることも可能である。
図１５は、本発明の第６の実施例を示す回路図である。ここでも、前述の図１１の場合と同じように、メインドライバトランジスタ回路、および上記メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路からなるドライバトランジスタ回路において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。ただし、この場合は、Ｎチャネル型トランジスタよりもＰチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。  図１５においては、説明を簡単にするために、メインドライバトランジスタ回路６や前段ドライバトランジスタ回路６１以外の回路部（例えば、他の回路部６２、６４）の詳細な説明は省略している。メインドライバトランジスタ回路６は、分布容量Ｃ６および分布抵抗Ｒ６を含む半導体集積回路の配線部６３を駆動するためのＮチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。この場合、上記のＮチャネル型トランジスタのソースは、例えばアース電位Ｖ０の電源に接続され、そのドレインは、上記のＰチャネル型トランジスタのドレインに接続されている。さらに、上記のＰチャネル型トランジスタのソースは、正極性の電源に直接接続されることなくソース電位切換回路６５に接続されている。また一方で、前段ドライバトランジスタ回路６１もまた、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。
【０１１３】
ここで、待機期間中にノードｎ６１のレベルが“Ｌ”である場合に、前段ドライバトランジスタ回路６１内のＰチャネル型トランジスタはオン状態になる。このときに、ノードｎ６０のレベルが“Ｈ”になってメインドライバトランジスタ回路６内のＰチャネル型トランジスタはオフ状態になる。それゆえに、この場合は、メインドライバトランジスタ回路６内のＰチャネル型トランジスタが、本願発明の対象とする該当トランジスタ６０となる。
【０１１４】
図１５に示す第６の実施例では、待機期間中にオフ状態になるＰチャネル型トランジスタである該当トランジスタ６０のみのソースをソース電位切換回路６５に接続するようにしている。このソース電位切換回路６５は、待機期間中にＰチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｐチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように、該当トランジスタ６０のソースの電位を変化させるための電圧Ｖsourceを供給する。
【０１１５】
換言すれば、待機期間中の該当トランジスタ６０のソースの電位は自動的に“Ｌ”レベルになり、該当トランジスタ６０のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＰチャネル型トランジスタである該当トランジスタ６０のサブスレッショルド電流を大幅に低減させることができる。
【０１１６】
上記の第６の実施例に示されるように、ドライバトランジスタ回路の待機期間中にオフ状態になるＰチャネル型トランジスタのソースの電位を変化させるようなソース電位切換回路は、Ｐチャネル型トランジスタのほうが、Ｎチャネル型トランジスタよりも、オフ状態におけるサブスレッショルド電流が多い場合に特に大きな効果が得られる。
【０１１７】
上記第６の実施例においては、ドライバトランジスタ回路の待機期間中にオフ状態になるＰチャネル型トランジスタ（該当トランジスタ６０）のソースの電位を変化させるタイミングは、メインドライバトランジスタ回路の入力信号の電位（ノードｎ６０の電位）の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
【０１１８】
さらに、上記第６の実施例においては、メインドライバトランジスタ回路の待機期間中にオフ状態になるＰチャネル型トランジスタの一つに対し、このＰチャネル型トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられているが、待機期間中にオフ状態になるＰチャネル型トランジスタが複数存在する場合には、これらの複数のＰチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てることも可能である。このように、複数のＰチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【０１１９】
図１６は、図１５の変形例の構成を示す回路図である。ここでも、メインドライバトランジスタ回路、および上記メインドライバトランジスタ回路の前段に位置する前段ドライバトランジスタ回路からなるドライバトランジスタ回路において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合も、Ｎチャネル型トランジスタよりもＰチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１２０】
図１６においても、前述の図１５の場合と同じように、メインドライバトランジスタ回路６ａは、配線部６３を駆動するためのＮチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。さらに、このメインドライバトランジスタ回路６ａの前段に位置する前段ドライバトランジスタ回路６１ａもまた、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタからなるインバータを有する。
【０１２１】
さらに、図１６においては、待機期間中にノードｎ６４のレベルが“Ｈ”になっているので、前段ドライバトランジスタ回路６１ａ内のＰチャネル型トランジスタはオフ状態になる。このときに、ノードｎ６３のレベルが“Ｌ”になってメインドライバトランジスタ回路６ａ内のＰチャネル型トランジスタはオン状態になる。それゆえに、この場合は、前段ドライバトランジスタ回路６１ａ内のＰチャネル型トランジスタが、本願発明の対象とする該当トランジスタ６６となる。上記の前段ドライバトランジスタ回路６１ａ内のＮチャネル型トランジスタのソースは、例えばアース電位Ｖ０の電源に接続され、そのドレインは、上記のＰチャネル型トランジスタ（該当トランジスタ６６）のドレインに接続されている。さらに、上記のＰチャネル型トランジスタのソースは、例えば正極性の電源に直接接続されることなくソース電位切換回路６５ａに接続されている。
【０１２２】
図１６に示す変形例では、待機期間中にオフ状態になるＰチャネル型トランジスタである該当トランジスタ６６のみのソースをソース電位切換回路６５ａに接続するようにしている。このソース電位切換回路６５ａは、待機期間中にＰチャネル型トランジスタのソースの電位を変化させるためのスイッチ素子として機能し、Ｎチャネル型トランジスタのゲート−ソース間に正のバイアス電圧がかかるように、該当トランジスタ６６のソースの電位を変化させるための電圧Ｖsourceを供給する。
【０１２３】
換言すれば、待機期間中の該当トランジスタ６６のソースの電位は“Ｌ”レベルになり、該当トランジスタ６６のゲート−ソース間に正のバイアス電圧がかかった状態になる。この結果、待機期間中にオフ状態になるＰチャネル型トランジスタである該当トランジスタ６６のサブスレッショルド電流を大幅に低減させることができる。
【０１２４】
図１７は、本発明の第７の実施例の構成を示す回路図である。ただし、ここでは、通常の回路の高電位側の電源（例えば、電位Ｖ１）に対してＶ２＞Ｖ１なる電位Ｖ２に入力信号の電位を変位させるためのレベルコンバータ（この場合は、レベルアップコンバータ）において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合は、Ｐチャネル型トランジスタよりもＮチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１２５】
図１７においては、レベルアップコンバータ７が待機状態になっている待機期間中に、入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルも“Ｌ”になり、活性状態になっている活性期間中に、同入力信号のレベルが“Ｈ”になって同出力信号のレベルも“Ｈ”になる場合の回路例が示されている。
図１７に示すレベルアップコンバータ７においては、入力信号ＩＮの電位を高く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ７０および他方のＰチャネル型トランジスタ７１のゲートとドレインをクロスカップリングにより相互に接続している。一般に、このようなレベルアップコンバータでは、電源の電位Ｖ１が電位Ｖ２に比べて低下するほど、Ｎチャネル型トランジスタのゲート幅をＰチャネル型トランジスタのゲート幅に比べて大きくとらなければならない。このために、待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位の変化に工夫を加えることが必要になる。
【０１２６】
さらに、図１７のレベルアップコンバータでは、待機期間中にオフ状態になる一方のＮチャネル型トランジスタ（すなわち、本願発明の対象とする該当トランジスタ）７２のドレインが、他方のＰチャネル型トランジスタ７１のゲートに接続されると共に、待機期間中にオン状態になる他方のＮチャネル型トランジスタ７３のドレインが、一方のＰチャネル型トランジスタ７０のゲートに接続されている。ここで、入力信号ＩＮは、一方のＮチャネル型トランジスタ７２のゲートに入力されると共に、インバータ７４を介して、他方のＮチャネル型トランジスタ７３のゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＰチャネル型トランジスタ７１のドレインから出力される。
【０１２７】
さらに、図１７のレベルアップコンバータでは、待機期間中にオフ状態になるＮチャネル型トランジスタ７２のソースが、アース電位Ｖ０の電源に直接接続されることなくソース電位切換回路７５に接続されている。半導体集積回路内の該当回路または該当回路群が待機状態に入ると、ソース電位切換回路７５から供給される電圧Ｖsourceの電位が変化し、本願発明の対象とするＮチャネル型トランジスタ７２のゲート−ソース間に負のバイアス電圧がかかるようになっている。この結果、待機期間中にオフ状態になるＮチャネル型トランジスタ７２のサブスレッショルド電流を大幅に低減させることができる。
【０１２８】
上記の第７の実施例に示されるように、待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるような回路は、Ｎチャネル型トランジスタのほうが、Ｐチャネル型トランジスタよりも、オフ状態におけるサブスレッショルド電流が多い場合に特に大きな効果が得られる。
上記第７の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるタイミングは、レベルシフタ回路の入力信号ＩＮの電位の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
【０１２９】
さらに、上記第７の実施例においては、レベルシフタ回路の待機期間中にオフ状態になるＮチャネル型トランジスタの一つに対し、このＮチャネル型トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられているが、待機期間中にオフ状態になるＮチャネル型トランジスタが複数存在する場合には、これらの複数のＮチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てることも可能である。このように、複数のＮチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【０１３０】
図１８は、図１７の変形例の構成を示す回路図である。ここでも、レベルアップコンバータ７ａ内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合も、Ｐチャネル型トランジスタよりもＮチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１３１】
図１８においては、レベルアップコンバータ７ａの待機期間中に、入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルも“Ｈ”になり、同レベルアップコンバータの活性期間中に、同入力信号のレベルが“Ｌ”になって同出力信号のレベルが“Ｌ”になる場合の回路例が示されている。
図１８に示すレベルアップコンバータ７ａにおいては、待機期間中にオフ状態になるＮチャネル型トランジスタ（すなわち、本願発明の対象とする該当トランジスタ）７３ａが、前述の図１７のレベルアップコンバータと異なるのみで、その回路構成は、前述の図１７の回路構成とほぼ同じである。より詳しくいえば、図１８のレベルアップコンバータにおいては、入力信号ＩＮの電位を高く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ７０ａおよび他方のＰチャネル型トランジスタ７１ａのゲートとドレインをクロスカップリングにより相互に接続している。
【０１３２】
さらに、図１８のレベルアップコンバータでは、待機期間中にオン状態になる一方のＮチャネル型トランジスタ７２ａのドレインが、他方のＰチャネル型トランジスタ７１ａのゲートに接続されると共に、待機期間中にオフ状態になる他方のＮチャネル型トランジスタ７３ａ（該当トランジスタ）のドレインが、一方のＰチャネル型トランジスタ７０ａのゲートに接続されている。ここで、入力信号ＩＮは、一方のＮチャネル型トランジスタ７２ａのゲートに入力されると共に、インバータ７４ａを介して、他方のＮチャネル型トランジスタ７３ａのゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＰチャネル型トランジスタ７１ａのドレインから出力される。
【０１３３】
図１８に示す変形例においても、待機期間にオフの状態になるＮチャネル型トランジスタ７３ａのソースが、アース電位Ｖ０の電源に直接接続されることなくソース電位切換回路７５ａに接続されている。半導体集積回路内の該当回路または該当回路群が待機状態に入ると、ソース電位切換回路７５ａから供給される電圧Ｖsourceの電位が変化し、本願発明の対象とするＮチャネル型トランジスタ７３ａのゲート−ソース間に負のバイアス電圧がかかるようになっている。この結果、待機期間中にオフ状態になるＮチャネル型トランジスタ７３ａのサブスレッショルド電流を大幅に低減させることができる。
【０１３４】
図１９は、本発明の第８の実施例の構成を示す回路図である。ただし、ここでは、通常の回路の低電位側の電源（例えば、アース電位Ｖ０′）に対してＶ５＜Ｖ０なる電位Ｖ５に入力信号の電位を変位させるためのレベルコンバータ（この場合は、レベルダウンコンバータ）において、待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合は、Ｎチャネル型トランジスタよりもＰチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１３５】
図１９においては、レベルダウンコンバータ８が待機状態になっている待機期間中に、入力信号ＩＮのレベルが“Ｌ”になって出力信号ＯＵＴのレベルも“Ｌ”になり、活性状態になっている活性期間中に、同入力信号のレベルが“Ｈ”になって同出力信号のレベルも“Ｈ”になる場合の回路例が示されている。
図１９に示すレベルダウンコンバータ８においては、入力信号ＩＮの電位を低く変位させて出力信号ＯＵＴを得るための一方のＮチャネル型トランジスタ８２および他方のＰチャネル型トランジスタ８３のゲートとドレインをクロスカップリングにより相互に接続している。一般に、このようなレベルダウンコンバータでは、電源の電位｜Ｖ０′｜（絶対値で示す）に対し電位｜Ｖ５｜（絶対値で示す）が大きくなるほど、Ｐチャネル型トランジスタのゲート幅をＮチャネル型トランジスタのゲート幅に比べて大きくとらなければならない。このために、待機期間中にオフ状態になるＰチャネル型トランジスタのソースの電位の変化に工夫を加えることが必要になる。
【０１３６】
さらに、図１９のレベルダウンコンバータでは、待機期間中にオフ状態になる他方のＰチャネル型トランジスタ（すなわち、本願発明の対象とする該当トランジスタ）８１のドレインが、一方のＮチャネル型トランジスタ８２のゲートに接続されると共に、待機期間中にオン状態になる一方のＰチャネル型トランジスタ８０のドレインが、他方のＮチャネル型トランジスタ８３のゲートに接続されている。ここで、入力信号ＩＮは、一方のＰチャネル型トランジスタ８０のゲートに入力されると共に、インバータ８４を介して、他方のＰチャネル型トランジスタ８１のゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＮチャネル型トランジスタ８３のドレインから出力される。
【０１３７】
さらに、図１９のレベルダウンコンバータでは、待機期間中にオフ状態になるＰチャネル型トランジスタ８１のソースが、高電位側の電源（例えば、電位Ｖ１′）に直接接続されることなくソース電位切換回路８５に接続されている。これに対し、待機期間中にオン状態になるＰチャネル型トランジスタ８０のソースは、通常どおり、高電位側の電源に接続される。半導体集積回路内の該当回路または該当回路群が待機状態に入ると、ソース電位切換回路８５から供給される電圧Ｖsourceの電位が変化し、本願発明の対象とするＰチャネル型トランジスタ８１のゲート−ソース間に正のバイアス電圧がかかるようになっている。この結果、待機期間中にオフ状態になるＰチャネル型トランジスタ８１のサブスレッショルド電流を大幅に低減させることができる。
【０１３８】
上記の第８の実施例に示されるように、待機期間中にオフ状態になるＰチャネル型トランジスタのソースの電位を変化させるような回路は、Ｐチャネル型トランジスタのほうが、Ｎチャネル型トランジスタよりも、オフ状態におけるサブスレッショルド電流が多い場合に特に大きな効果が得られる。
上記第８の実施例においては、レベルダウンコンバータの待機期間中にオフ状態になるＮチャネル型トランジスタのソースの電位を変化させるタイミングは、レベルダウンコンバータの入力信号ＩＮの電位の変化に合わせて設定されるようになっているが、予め定められたプログラム命令により設定することも可能である。
【０１３９】
さらに、上記第８の実施例においては、レベルダウンコンバータの待機期間中にオフ状態になるＰチャネル型トランジスタの一つに対し、このＰチャネル型トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられているが、待機期間中にオフ状態になるＰチャネル型トランジスタが複数存在する場合には、これらの複数のＰチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てることも可能である。このように、複数のＰチャネル型トランジスタに対し、一つのソース電位切換回路を割り当てる構成は、本発明の半導体集積回路を簡略化する上で特に有効である。
【０１４０】
図２０は、図１９の変形例の構成を示す回路図である。ここでも、レベルダウンコンバータ８ａ内で待機期間中にオフ状態になるトランジスタを対象とした場合の半導体集積回路の構成を例示している。さらに、この場合も、Ｐチャネル型トランジスタよりもＮチャネル型トランジスタのほうが、オフ状態におけるサブスレッショルド電流が多い場合の例を示す。
【０１４１】
図２０においては、レベルダウンコンバータ８ａの待機期間中に、入力信号ＩＮのレベルが“Ｈ”になって出力信号ＯＵＴのレベルも“Ｈ”になり、同レベルダウンコンバータの活性期間中に、同入力信号のレベルが“Ｌ”になって同出力信号のレベルが“Ｌ”になる場合の回路例が示されている。
図２０に示すレベルダウンコンバータ８ａにおいては、待機期間中にオフ状態になるＰチャネル型トランジスタ（すなわち、本願発明の対象とする該当トランジスタ）８０ａが、前述の図１９のレベルダウンコンバータと異なるのみで、その回路構成は、前述の図１９の回路構成とほぼ同じである。より詳しくいえば、図２０のレベルダウンコンバータにおいては、入力信号ＩＮの電位を低く変位させて出力信号ＯＵＴを得るための一方のＰチャネル型トランジスタ８０ａおよび他方のＰチャネル型トランジスタ８１ａのゲートとドレインをクロスカップリングにより相互に接続している。
【０１４２】
さらに、図２０のレベルダウンコンバータでは、待機期間中にオフ状態になる一方のＰチャネル型トランジスタ８０ａ（該当トランジスタ）のドレインが、他方のＮチャネル型トランジスタ８３ａのゲートに接続されると共に、待機期間中にオン状態になる他方のＰチャネル型トランジスタ８１ａのドレインが、一方のＮチャネル型トランジスタ８２ａのゲートに接続されている。ここで、入力信号ＩＮは、一方のＰチャネル型トランジスタ８０ａのゲートに入力されると共に、インバータ８４ａを介して、他方のＰチャネル型トランジスタ８１ａのゲートに入力される。また一方で、出力信号ＯＵＴは、他方のＮチャネル型トランジスタ８３ａのドレインから出力される。
【０１４３】
図２０に示す変形例においても、待機期間にオフの状態になるＰチャネル型トランジスタ８０ａのソースが、高電位側の電源に直接接続されることなくソース電位切換回路８５ａに接続されている。半導体集積回路内の該当回路または該当回路群が待機状態に入ると、ソース電位切換回路８５ａから供給される電圧Ｖsourceの電位が変化し、本願発明の対象とするＰチャネル型トランジスタ８０ａのゲート−ソース間に正のバイアス電圧がかかるようになっている。この結果、待機期間中にオフ状態になるＰチャネル型トランジスタ８０ａのサブスレッショルド電流を大幅に低減させることができる。
【０１４４】
図２１は、本発明の実施例に使用されるソース電位切換回路の第１例の構成を示す回路図であり、図２２は、本発明の実施例に使用されるソース電位切換回路の第２例の構成を示す回路図である。
図２１および図２２のソース電位切換回路においては、半導体集積回路内の該当回路の活性期間中は電圧Ｖsourceの電位が“Ｌ”になり、待機期間中は電圧Ｖsourceの電位が“Ｈ”になる場合の例が示されている。しかしながら、電圧Ｖsourceの電位が活性期間中に“Ｈ”になって待機期間中に“Ｌ”になる場合には、その論理を逆にすればよく、ソース電位切換回路そのものの動作は同様に考えることができる。図２１および図２２のソース電位切換回路は、Ｎチャネル型トランジスタのソース電位切換用のスイッチ回路の例を示すものである。
【０１４５】
図２１に示すソース電位切換回路は、Ｐチャネル型トランジスタ８６およびＮチャネル型トランジスタ８７からなるインバータから構成される。より詳しくいえば、上記のソース電位切換回路は、Ｎチャネル型トランジスタ８７のドレインに接続されるドレインを有するＰチャネル型トランジスタ８６を含み、このＰチャネル型トランジスタ８６のソースは、待機期間中に本発明の対象とするＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧を印加するための正極性の電位Ｖ１の電源に接続される。このような構成のソース電位切換回路は、活性期間中にアース電位になっているＮチャネル型トランジスタ（本発明の対象とするトランジスタ）のソースについて、待機期間中に、その電位を正極性の電位Ｖ１まで上げる機能を有する。上記ソース電位切換回路により、本発明の対象とするＮチャネル型トランジスタのソースの電位を変化させるタイミングは、ドライバトランジスタ回路またはレベルコンバータの入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【０１４６】
また一方で、図２２に示すソース電位切換回路は、２つのＮチャネル型トランジスタ８９、９０と、一つのインバータ素子８８とを有する。より詳しくいえば、上記のソース電位切換回路は、一方のＮチャネル型トランジスタ９０のドレインに接続されるソースを有する他方のＮチャネル型トランジスタ８９を含み、このＮチャネル型トランジスタ８９のドレインは、本願発明の対象とするＮチャネル型トランジスタのゲート−ソース間に負のバイアス電圧を印加するための正極性の電位Ｖ１の電源に接続される。このような構成のソース電位切換回路では、Ｎチャネル型トランジスタ８９のゲート−ソース間のしきい値電圧Ｖthが無視できないため、活性期間中にアース電位になっているＮチャネル型トランジスタのソースの電位は、待機期間中に、正極性の電位Ｖ１からしきい値電圧Ｖth分だけ低い電位まで上がる。図２５のグラフにて説明したように、ゲート−ソース間にかかるバイアス電圧がわずかであっても、サブスレッショルド電流の低減効果が大きいので、待機期間中の上記のソース電位切換回路から得られる電位で充分である。
【０１４７】
図２３は、本発明の実施例に使用されるソース電位切換回路の第３例の構成を示す回路図であり、図２４は、本発明の実施例に使用されるソース電位切換回路の第４例の構成を示す回路図である。
図２３および図２４のソース電位切換回路においても、半導体集積回路内の該当回路の活性期間中は電圧Ｖsourceの電位が“Ｈ”になり、待機期間中は電圧Ｖsourceの電位が“Ｌ”になる場合の例が示されている。しかしながら、活性期間中に“Ｌ”になって待機期間中に“Ｈ”になる場合には、その論理を逆にすればよく、ソース電位切換回路そのものの動作は同様に考えることができる。さらに、図２３および図２４のソース電位切換回路は、Ｐチャネル型トランジスタのソース電位切換用のスイッチ回路の例を示すものである。
【０１４８】
図２３に示すソース電位切換回路は、Ｐチャネル型トランジスタ９１およびＮチャネル型トランジスタ９２からなる１段目のインバータと、Ｐチャネル型トランジスタ９３およびＮチャネル型トランジスタ９４からなる２段目のインバータから構成される。１段目のインバータは、ソース電位切換回路に入力される信号のレベルを反転するために設けられたものであり、本願発明とは直接関係ない。
【０１４９】
より詳しくいえば、上記のソース電位切換回路は、Ｐチャネル型トランジスタ９３のドレインに接続されるドレインを有するＮチャネル型トランジスタ９４を含み、このＮチャネル型トランジスタ９４のソースは、待機期間中に本発明の対象とするＰチャネル型トランジスタのゲート−ソース間に正のバイアス電圧を印加するための低電位側の電源（例えば、アース電位Ｖ０′）に接続される。このような構成のソース電位切換回路は、活性期間中に高電位になっているＰチャネル型トランジスタ（本発明の対象とするトランジスタ）のソースについて、待機期間中に、その電位をアース電位Ｖ０′まで下げる機能を有する。上記ソース電位切換回路により、本発明の対象とするＮチャネル型トランジスタのソースの電位を変化させるタイミングは、ドライバトランジスタ回路またはレベルコンバータの入力信号の電位の変化に応じて設定されるか、または、予め定められたプログラム命令により設定される。
【０１５０】
また一方で、図２４に示すソース電位切換回路は、２つのＰチャネル型トランジスタ９６、９７と、一つのインバータ素子９５とを有する。より詳しくいえば、上記のソース電位切換回路は、一方のＰチャネル型トランジスタ９６のドレインに接続されるソースを有する他方のＰチャネル型トランジスタ９７を含み、こののＰチャネル型トランジスタ９７のドレインは、本願発明の対象とするＮチャネル型トランジスタのゲート−ソース間に正のバイアス電圧を印加するための低電位側の電源（例えば、アース電位Ｖ０′）に接続される。このような構成のソース電位切換回路では、Ｐチャネル型トランジスタ９７のゲート−ソース間のしきい値電圧Ｖthが無視できないため、活性期間中に高電位になっているＰチャネル型トランジスタ（本発明の対象とするトランジスタ）のソースの電位は、待機期間中に、アース電位Ｖ０′からしきい値電圧Ｖth分だけ高い電位まで下がる。図２５のグラフにて説明したように、ゲート−ソース間にかかるバイアス電圧がわずかであっても、サブスレッショルド電流の低減効果が大きいので、待機期間中の上記のソース電位切換回路から得られる電位で充分である。
【０１５１】
図２１〜図２４のいずれのソース電位切換回路についても、一つのドライバトランジスタ回路またはレベルコンバータに対し、一つのソース電位切換回路電源切換回路を配置しているが、複数のドライバトランジスタ回路またはレベルコンバータに対して一つの電源切換回路を配置することも可能であり、その場合の動作は図２１〜図２４の場合と同様である。
【０１５２】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、第１に、複数のトランジスタが形成された所定の機能を有する回路部の待機期間にてオフ状態になるトランジスタのソースの電位を変化させることにより、当該トランジスタのサブスレッショルド電流を大幅に低減させることができるので、高集積化、微細化および低電圧化と進んでいく半導体集積回路の待機期間中の低消費電力化を図ると共に、半導体集積回路の低消費電力用途の拡大を図ることが可能になる。
【０１５３】
さらに、本発明の半導体集積回路によれば、第２に、入力信号の電位を変位させるためのレベルシフタ回路の待機期間にオフ状態になるＮチャネル型トランジスタおよびＰチャネル型トランジスタの中で、オフ状態におけるサブスレッショルド電流がより多いほうのトランジスタのソースのみの電位を変化させ、当該トランジスタのサブスレッショルド電流を大幅に低減させるようにしているので、簡単な回路構成にて待機期間中の低消費電力化を図ることが可能になる。
【０１５４】
さらに、本発明の半導体集積回路によれば、第３に、レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングを、入力信号の電位の変化やプログラム命令により容易に設定することができるので、上記タイミングを制御するための制御系が複雑にならずに済む。
さらに、本発明の半導体集積回路によれば、第４に、レベルシフタ回路の待機期間にオフ状態になるトランジスタの一つに対し、当該トランジスタのソースの電位を変化させるための一つのスイッチ素子が割り当てられるので、このスイッチ素子によるソース電位の切換制御が簡単かつ高速にて行える。
【０１５５】
さらに、本発明の半導体集積回路によれば、第５に、レベルシフタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるためのスイッチ素子は、当該トランジスタのサブスレッショルド電流を減少させる方向に、ゲート−ソース間にバイアス電圧を印加するようにしているので、待機期間中のリーク電流を最小限に抑制することが可能になる。
【０１５６】
さらに、本発明の半導体集積回路によれば、第６に、レベルシフタ回路の待機期間にオフ状態になる複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるための一つのスイッチ素子が割り当てられるので、余計なスイッチ素子が削減されて高集積化が促進される。
さらに、本発明の半導体集積回路によれば、第７に、ゲート幅の大きなトランジスタを必要とするドライバトランジスタ回路の待機期間にオフ状態になるＮチャネル型トランジスタおよびＰチャネル型トランジスタの中で、オフ状態におけるサブスレッショルド電流がより多いほうのトランジスタのソースのみの電位を変化させ、当該トランジスタのサブスレッショルド電流を大幅に低減させるようにしているので、簡単な回路構成にて待機期間中の低消費電力化および低電圧化を図ることが可能になる。
【０１５７】
さらに、本発明の半導体集積回路によれば、第８に、ドライバトランジスタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるタイミングを、入力信号の電位の変化やプログラム命令により容易に設定することができるので、上記タイミングを制御するための制御系が複雑にならずに済む。
さらに、本発明の半導体集積回路によれば、第９に、ドライバトランジスタ回路の待機期間にオフ状態になるトランジスタの一つに対し、当該トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられるので、このソース電位切換回路に対する負荷を最小限に抑えた状態でソース電位の切換制御が簡単かつ高速にて行える。
【０１５８】
さらに、本発明の半導体集積回路によれば、第１０に、ドライバトランジスタ回路の待機期間にオフ状態になるトランジスタのソースの電位を変化させるためのソース電位切換回路は、当該トランジスタのサブスレッショルド電流を減少させる方向に、ゲート−ソース間にバイアス電圧を印加するようにしているので、待機期間中のリーク電流を最小限に抑制することが可能になる。
【０１５９】
さらに、本発明の半導体集積回路によれば、第１１に、ドライバトランジスタ回路の待機期間にオフ状態になる複数のトランジスタに対し、当該トランジスタのソースの電位を変化させるための一つのソース電位切換回路が割り当てられるので、ソース電位切換回路の節減が図れると共に高集積化が促進される。
【図面の簡単な説明】
【図１】  本発明の第１の実施例の構成を示す回路図である。
【図２】  図１の変形例の構成を示す回路図である。
【図３】  図１の動作を説明するためのタイミングチャートである。
【図４】  図２の動作を説明するためのタイミングチャートである。
【図５】  本発明の第２の実施例の構成を示す回路図である。
【図６】  図５の変形例の構成を示す回路図である。
【図７】  本発明の第３の実施例の構成を示す回路図である。
【図８】  図７の変形例の構成を示す回路図である。
【図９】  本発明の第４の実施例の構成を示す回路図である。
【図１０】  図９の変形例の構成を示す回路図である。
【図１１】  本発明の第５の実施例の構成を示す回路図である。
【図１２】  図１１の変形例の構成を示す回路図である。
【図１３】  図１１の動作を説明するためのタイミングチャートである。
【図１４】  図１２の動作を説明するためのタイミングチャートである。
【図１５】  本発明の第６の実施例の構成を示す回路図である。
【図１６】  図１５の変形例の構成を示す回路図である。
【図１７】  本発明の第７の実施例の構成を示す回路図である。
【図１８】  図１７の変形例の構成を示す回路図である。
【図１９】  本発明の第８の実施例の構成を示す回路図である。
【図２０】  図１９の変形例の構成を示す回路図である。
【図２１】  本発明の実施例に使用されるソース電位切換回路の第１例の構成を示す回路図である。
【図２２】  本発明の実施例に使用されるソース電位切換回路の第２例の構成を示す回路図である。
【図２３】  本発明の実施例に使用されるソース電位切換回路の第３例の構成を示す回路図である。
【図２４】  本発明の実施例に使用されるソース電位切換回路の第４例の構成を示す回路図である。
【図２５】  一般的なＭＯＳトランジスタのゲート−ソース間電圧とソース−ドレイン間を流れる電流との関係を示すグラフである。
【図２６】  従来のレベルシフタ回路の第１例の構成を示す回路図である。
【図２７】  従来のレベルシフタ回路の第２例の構成を示す回路図である。
【符号の説明】
１〜４…レベルシフタ回路
１ａ〜４ａ…レベルシフタ回路
５、６…メインドライバトランジスタ回路
５ａ、６ａ…メインドライバトランジスタ回路
７…レベルアップコンバータ
７ａ…レベルアップコンバータ
８…レベルダウンコンバータ
８ａ…レベルダウンコンバータ
１０、１１…Ｐチャネル型トランジスタ
１２、１３…Ｎチャネル型トランジスタ
１４…Ｐチャネル型トランジスタ
１５…Ｎチャネル型トランジスタ
２０、２１…Ｐチャネル型トランジスタ
２２、２３…Ｎチャネル型トランジスタ
２４…Ｐチャネル型トランジスタ
２５…Ｎチャネル型トランジスタ
２６…Ｐチャネル型トランジスタ
２７…Ｎチャネル型トランジスタ
３０、３１…Ｐチャネル型トランジスタ
３２、３３…Ｎチャネル型トランジスタ
３４…Ｐチャネル型トランジスタ
３５…Ｎチャネル型トランジスタ
４０、４１…Ｐチャネル型トランジスタ
４２、４３…Ｎチャネル型トランジスタ
４４…Ｐチャネル型トランジスタ
４５…Ｎチャネル型トランジスタ
４６…Ｐチャネル型トランジスタ
４７…Ｎチャネル型トランジスタ
５０…該当トランジスタ
５１…前段ドライバトランジスタ回路
５１ａ…前段ドライバトランジスタ回路
５２、５４…他の回路部
５３…配線部
５５…ソース電位切換回路
５５ａ…ソース電位切換回路
５６…該当トランジスタ
６０…該当トランジスタ
６１…前段ドライバトランジスタ回路
６２、６４…他の回路部
６３…配線部
６５…ソース電位切換回路
６５ａ…ソース電位切換回路
６６…該当トランジスタ
７０、７１…Ｐチャネル型トランジスタ
７０ａ、７１ａ…Ｐチャネル型トランジスタ
７２…該当トランジスタ
７２ａ…Ｎチャネル型トランジスタ
７３…Ｎチャネル型トランジスタ
７３ａ…該当トランジスタ
７４…インバータ
７４ａ…インバータ
７５…ソース電位切換回路
７５ａ…ソース電位切換回路
８０…Ｐチャネル型トランジスタ
８０ａ…該当トランジスタ
８１…該当トランジスタ
８１ａ…Ｐチャネル型トランジスタ
８２、８３…Ｎチャネル型トランジスタ
８２ａ、８３ａ…Ｎチャネル型トランジスタ
８４…インバータ
８４ａ…インバータ
８５…ソース電位切換回路
８５ａ…ソース電位切換回路
８６…Ｐチャネル型トランジスタ
８７…Ｎチャネル型トランジスタ
８８…インバータ素子
８９、９０…Ｎチャネル型トランジスタ
９１、９３…Ｐチャネル型トランジスタ
９２、９４…Ｎチャネル型トランジスタ
９５…インバータ素子
９６、９７…Ｐチャネル型トランジスタ
１００…レベルシフタ回路
１０１、１０２…Ｐチャネル型トランジスタ
１０３、１０４…Ｎチャネル型トランジスタ
１０５…Ｐチャネル型トランジスタ
１０６…Ｎチャネル型トランジスタ
１０７…Ｐチャネル型トランジスタ
１０８…Ｎチャネル型トランジスタ
１２０…レベルシフタ回路
１２１、１２２…Ｐチャネル型トランジスタ
１２３、１２４…Ｎチャネル型トランジスタ
１２５…Ｐチャネル型トランジスタ
１２６…Ｎチャネル型トランジスタ
【図１】
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【図２】
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【図３】
0003770741.tif 000004
【図４】
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【図５】
0003770741.tif 000006
【図６】
0003770741.tif 000007
【図７】
0003770741.tif 000008
【図８】
0003770741.tif 000009
【図９】
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【図１０】
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【図１１】
0003770741.tif 000012
【図１２】
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【図１３】
0003770741.tif 000014
【図１４】
0003770741.tif 000015
【図１５】
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【図１６】
0003770741.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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