(57)【特許請求の範囲】
【請求項１】
ｎ型領域とｐ型領域を有するシリコン基板上に誘電体材料層を形成するステップと、
前記誘電体材料層上にアモルファスシリコンまたはポリシリコンからなるシリコン層を形成するステップと、
前記基板を、約７００℃を超えない温度でアニールするステップと、
前記アニールするステップの後で前記シリコン層上に耐火金属珪化物層を形成するステップと、
前記Ｐ型領域の上方に位置し、かつ前記耐火金属珪化物層上に露出した第１の部分を有するように前記耐火金属珪化物層上に第１のマスクを形成するステップと、
ｎ型ドーパントを前記耐火金属珪化物層の前記第１の部分に注入するステップと、
前記注入するステップの後で窒素ドーパントを前記第１の部分に注入するステップと、
前記第１のマスクを除去するステップと、
前記ｎ型領域の上方に位置し、かつ前記耐火金属珪化物層上に露出した第２の部分を有するように前記耐火金属珪化物層上に第２のマスクを形成するステップと、
ボロンを含むｐ型ドーパントを耐火金属珪化物層の前記第２の部分に注入するステップと、
前記第２のマスクを除去するステップと、
前記ｎ型ドーパントと前記窒素ドーパントと前記ｐ型ドーパントを前記耐火金属珪化物層に注入した後に、第１のアニール処理を行うステップとから成る一連の処理をこのステップの順番で行い、
ここで、前記第１のアニール処理は、１分以下の時間で１０００℃以上の温度で行う高速熱アニールであり、これにより、前記耐火金属珪化物層に存在する前記ｎ型ドーパントと前記ｐ型ドーパントの少なくとも一部を前記耐火金属珪化物層からその下のアモルファスシリコン又はポリシリコンからなるシリコン層に移動させるようにし、
前記第１のアニール処理に先行して、もしくはこれに後続して、第２のアニール処理が行われ、この第２のアニール処理は、いずれも７５０℃を超えない温度で行われる炉内アニールであることを特徴とする装置の製造方法。
【請求項２】
前記ボロンを含むｐ型ドーパントは、ＢとＢＦ２からなるグループから選択されることを特徴とする請求項１の方法。
【請求項３】
前記耐火金属珪化物は、タングステン珪化物，タンタル珪化物，コバルト珪化物からなるグループから選択されたものである
ことを特徴とする請求項１の方法。
【請求項４】
前記耐火金属珪化物は、スパッタリングにより形成される
ことを特徴とする請求項３の方法。
【請求項５】
前記シリコン層の厚さは、２００から３０００オングストロームの範囲内にあることを特徴とする請求項１の方法。
【請求項６】
前記基板を約７００℃を超えない温度でアニールするステップにおいて、前記基板は、５時間以下の時間アニールされることを特徴とする請求項１の方法。
【請求項７】
前記ｎ型ドーパントは、ＡｓとＰからなるグループから選択されることを特徴とする請求項１の方法。
【請求項８】
前記基板のｎ型領域とｐ型領域の上の誘電体層の少なくとも一部の厚さは、１００オングストローム以下であることを特徴とする請求項１の方法。
【請求項９】
前記シリコン層の厚さは、５００から１０００オングストロームの範囲内にあることを特徴とする請求項５の方法。
【請求項１０】
前記耐火金属珪化物層の厚さは、３００から３０００オングストロームの範囲内にあることを特徴とする請求項３の方法。
【請求項１１】
前記耐火金属珪化物層の厚さは、１０００から２０００オングストロームの範囲内にあることを特徴とする請求項３の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の製造方法に関する。
【０００２】
【従来の技術】
多くのＣＭＯＳを組み込んだ回路は、ＰＭＯＳとＮＭＯＳの両方に対し、ｎ+ ゲート材料を用いてる。しかしゲート長さが短くなり動作電圧が２．５Ｖ以下になるとＰＭＯＳ用のｐ+ ゲートを利用する傾向がある。このＰ+ ゲートＰＭＯＳトランジスタ（表面チャネル素子）は、良好なショートチャネル性能と良好なしきい値電圧とｎ+ ゲートのＰＭＯＳ素子（埋め込み型チャネル素子）よりはチャネル長の依存性の少ないサブしきい値スイングを示す。
【０００３】
通常ｐ+ ゲートは、ポリシリコン層を堆積しその後ドーピングすることにより形成される。通常このポリシリコンは、ボロンあるいはＢＦ2 でもってドーピングされる。しかしポリシリコンがボロンをイオン注入することによりドーピングされる場合には、ドーパント種（ボロン）はポリシリコンを貫通し（チャネル減少と称する）基板内に入り込みしきい値電圧を変化させてしまう。ポリシリコンがＢＦ2 （あるいはより大きな種）でドーピングされている場合には、チャネリングの発生は少なくなる。しかし、ポリシリコン層内のフッ素の存在により後続の熱処理の間、ゲート酸化物を貫通して基板内にボロンが拡散する傾向がある。このためしきい値電圧は、悪影響を受ける。
【０００４】
Ｎ+ ゲートは、通常ＰとＡｓをドープしたポリシリコンから形成される。このＰとＡｓの両方ともボロン原子よりも大きいためにチャネリングの問題は、ｎ+ ゲートの素子の問題よりも深刻ではない（ただしポリシリコンの厚さが同一の場合）。
【０００５】
二重ゲート構造のＣＭＯＳ（ＰＭＯＳに対してｐ+ ポリシリコン、ＮＭＯＳに対してはｎ+ ポリシリコン）においては、イオン注入の間のドーパントチャネリングは、問題ではない。特にボロンは、注入後の熱アニールステップの間薄い下のゲート酸化物を介して、ｐ+ ポリシリコンからチャネル領域に拡散する傾向がある。この傾向は、フッ素により増大する。金属珪化物を用いるゲート構造においては、ｎ型ドーパントとｐ型ドーパントの両方とも側面方向に拡散する傾向があり、これにより隣接する素子のゲートをクロスしてドーピングし、そして素子のしきい値電圧に大きな受け入れ難いほどのシフトが発生する。
【０００６】
チャネリングの問題に対する１つの解決方法は、ゲートポリシリコン材料を厚くすることである。３６００オングストローム（以下Ａで表す）のポリシリコン厚さを有するゲートは、現在使用されている注入エネルギに対するチャネリングに対し受け入れ可能な抵抗である。しかしこのような厚さのゲートは、後続の処理を難しくする形状となる。
【０００７】
薄いｎ+ ゲートを製造する素子業者は、ドーパントチャネルの量を減らすためにポリシリコンをタングステン珪化物で、そしてその後二酸化シリコンでもってポリシリコンをカバーする。この二酸化シリコン層は、タングステン珪化物を結晶化させるのに充分なほど高い温度でもって形成される。二酸化シリコン層が形成された後ゲートには、Ｐのようなｎ型ドーパントが注入される。
【０００８】
米国特許第５，２７８，０９６号によれば、下の珪化物層にボロンを注入するのに充分なエネルギでもって珪化物層の上に形成された誘電体層内にボロンを導入することを開示している。次に従来技術を図１に基づいて説明する。同図においてシリコン基板１０は、順番にその上に酸化物層１２とアンドープポリシリコン層１４とタングステン珪化物層１８とオプションとして誘電体層２０（例えば、ＰＥＴＥＯＳ，ＰＥＣＶＤ窒化物，低温酸化物，スピンオンガラス）が形成される。前掲の特許は、ｐ+ ドーパント２３をタングステン珪化物層１８の上に直接あるいは誘電体層２０の上に直接導入する。アニールステップを実行してｐ+ ドーパント２３を下のアンドープポリシリコン層１４に移送させる。この延長プロセスとして、（Yu, D.C.H., et al., "Novel n+/p+ Dual-Gate Surface-Channel CMOS Device Fabrication and Characterization," 1994 IEDM Technical Digest, page 489 (1994)） ではドープした珪化物層の上にチタン窒化物（ＴｉＮ）シャント層を形成している。前掲の文献に記載されたプロセスは、ｎ+／ｐ+インタフェース領域内にＷＳｉX ポリサイド層をエッチングで除去し、ＴｉＮシャント層を形成するためにさらにマスキングステップを必要とする。このようなステップは、従来の二重ゲートＣＭＯＳプロセスでは必要とされなかった。前掲の文献に記載されたプロセスは、後続のアニールステップの間ｐ+ ドーパントがｎ+ ゲート領域に拡散する量あるいはその逆の量の両方を制御しているがさらに単純なプロセスが望ましい。
【０００９】
【発明が解決しようとする課題】
本発明の方法は、より単純なプロセスでＣＭＯＳ素子を形成することである。
【００１０】
【課題を解決するための手段】
本発明のプロセスによればＣＭＯＳ素子は、半導体基板のｎ型領域およびｐ型領域上に前もって形成された薄い１００Ａ（以下Ａはオングストロームの略号とする）のゲート酸化物層の上にアモルファスシリコンあるいは多結晶シリコンの層を形成することにより形成される。通常この基板は、シリコン製基板である。このポリシリコン層を再結晶化するために基板上にポリシリコン層が形成された後、基板を不活性雰囲気中で７００℃以下の温度で３時間以上アニールすることが好ましい。この再結晶化時間と温度は、層の厚さに依存し当業者は、再結晶化の適当な条件を適宜選択することができる。
【００１１】
耐火金属珪化物層が、その後このポリシリコン層の上に形成される。標準のリソグラフ技術を用いて耐火金属珪化物層上にマスクを形成し、基板のｐ型領域上の耐火金属珪化物層の一部を選択的に露出させる。ｎ型ドーパントが標準の注入エネルギとドーパント濃度を用いて耐火金属珪化物層のこの露出部分に注入される。ＡｓとＰが、適当なｎ型ドーパントの例である。耐火金属珪化物層の露出部分は、その後窒素イオン注入プロセスで処理される。少なくとも約５×１０14原子／ｃｍ2 の窒素ドーズ量が耐火金属珪化物層の露出領域に導入される。ｎ型ドーパントと窒素のドーズ量は、設計的選択事項で形成されたポリシリコン層の厚さ（即ちある範囲内でポリシリコン層が薄くなると、ある範囲内でドーズ量が少なくなる）と素子の性能に影響を及ぼす他のパラメータとに依存する。一般的に述べるとｎ型ドーパントのドーズ量は、１×１０15／ｃｍ2 から５×１０15／ｃｍ2 の範囲内にある。その後このマスクが、除去され通常の処理技術を用いて第２マスクが耐火金属珪化物層の上に形成される。基板のｎ型領域上の耐火金属珪化物層の一部は、マスクの一部あるいは複数の部分を介して露出される。ｐ型ドーパント（例、ＢあるいはＢＦ2 ）がその後耐火金属珪化物層の露出部分に導入される。
【００１２】
その後、これらの素子は、当業者には周知である従来のプロセスを用いてウェハ上に形成される。しかしながら、引き続く熱アニールステップにおいては、高温の急速熱アニールステップ(即ち、素子が形成されつつある基板を、約１０００℃を超える温度に約１分間よりも短い時間さらすステップ）に先行して、もしくは後続して約７５０℃を超える温度での炉内アニールが行われないようにすることが有利である。高速熱アニールの前の約７５０℃を上まわる炉内アニールは、急速熱アニールステップの前にｎ型ドーパントとｐ型ドーパントの両方の側面方向の拡散を増加させることとなる。急速熱アニールの後の約７５０℃を上まわる炉内アニールは、ポリシリコン層のｐ型ドーパントの活性レベルを低減させることとなる。
【００１３】
【発明の実施の形態】
本発明の製造プロセスを図２−４に示す。ＣＭＯＳ素子がシリコン基板１０内にｐ型領域２０とｎ型領域３０を形成することにより製造される。通常基板１０は、シリコン製基板である。この基板のｎ型領域とｐ型領域とは標準のプロセス技術を用いて形成され、例えばこれは米国特許第４，４３５，８９６号に記載されたツインタブプロセスである。
【００１４】
フィールド酸化物層４０がシリコン基板１０の表面上のｎ型領域３０とｐ型領域２０とを分離する。このフィールド酸化物層４０は、例えば炉内酸化のような標準の技術を用いて基板上に形成される。通常フィールド酸化物層４０は、２０００Ａから４０００Ａの厚さを有する。フィールド酸化物層４０を形成した後、薄いゲート酸化物層４５がシリコン基板１０の露出部分に形成される。この薄いゲート酸化物層４５は、少なくとも５０Ａの厚さを有するのが好ましい。この薄いゲート酸化物層４５は標準のプロセス技術を用いて形成される。
【００１５】
アモルファスシリコンあるいはポリシリコンからなるシリコン層５０が、基板表面上に形成される。通常このシリコン層５０は、２０ｎｍから３００ｎｍの厚さを有する。ポリシリコン製のシリコン層５０の場合には、５０ｎｍから１００ｎｍの厚さが好ましい。最低の厚さは、フィルムの均一性およびゲートスタッグの形成のパターン化の必要性に適合するようにして特定される。酸化シリコン製基板上にアモルファスシリコンあるいはポリシリコン層を形成する条件は公知である。
【００１６】
シリコン層５０が酸化基板表面上に形成された後、基板を窒素雰囲気中で７００℃以下の低温で３時間以上アニールして、アモルファスシリコンあるいはポリシリコンを再結晶化するのが好ましい。他の再結晶化の従来技術も適宜利用できる。しかし再結晶化は、７００℃以下の温度でおこさせ余分の表面粗さを回避するのが好ましい。次に図３に示すように、その後耐火金属珪化物層６０がシリコン層５０の上に形成される。適当な金属珪化物材料の例は、例えばタングステン珪化物，タンタル珪化物，コバルト珪化物である。この金属珪化物は、通常室温から４００℃の範囲内でスパッタリングにより形成される。このスパッタリングプロセスは、比較的アモルファスな層を生成し、後で注入されたドーパントのチャネリング減少を促進させるような結晶粒子（crystalline grains）を示さない。一般的に耐火金属珪化物層６０は、３００Ａから３０００Ａの範囲の厚さを有する。この範囲内の厚さの層により提供されるコンダクタンスのために耐火金属珪化物層６０は、約１０００Ａから２０００Ａの厚さが好ましい。ＣＶＤのような他の従来技術も耐火金属珪化物層の形成に用いることができる。
【００１７】
シリコン基板１０のｐ型領域２０上の耐火金属珪化物層６０の一部を選択的に露出するために、標準のリソグラフ技術を用いて第１マスク７０を耐火金属珪化物層６０の上に形成する。ｎ型ドーパント８０が耐火金属珪化物層６０の露出部分６２に注入される。Ａｓがｎ型ドーパントの一例である。図４に示すように耐火金属珪化物層６０の露出部分６２は、その後窒素注入９０にさらされる。少なくとも５×１０14原子／ｃｍ2 の窒素ドーパント濃度が耐火金属珪化物層の露出部分に導入される。実際のドーパント濃度は、設計的事項であるが１×１０15原子／ｃｍ2 から５×１０15原子／ｃｍ2 の範囲が好ましい。
【００１８】
その後第１マスク７０が除去され、第２マスク１００が耐火金属珪化物層６０の上に形成される。シリコン基板１０のｎ型領域３０上の耐火金属珪化物層６０の露出部分６３は、その後第２マスク１００の一部あるいは複数の部分を介して露出される。ｐ型ドーパント１１０が耐火金属珪化物層６０の露出部分６３に導入される。通常このｐ型ドーパントは、ボロンあるいはＢＦ2 である。ドーパント条件は、ドーパントドーズ量の大部分が耐火金属珪化物層に実質的に閉じこめられるように決定される。ＢＦ2 注入の例示的条件は、４×１０15原子／ｃｍ2 のドーズ量で２５ＫｅＶである。ボロンが注入された後、第２マスク１００は、通常のプロセス技術を用いて除去される。
【００１９】
このようにして得られた構造体は、その後通常の処理プロセスで処理される。そのプロセスは、珪化物層上に誘電体層を形成するステップと基板のｎ型領域とｐ型領域の上にゲートスタックを形成するためのさらなるプロセス処理ステップである。この誘電体層は、耐火金属珪化物層を介してドーパントのクロス拡散を阻止する程度に充分に低い温度で行われるいかなる誘電体材料でもよい。このような誘電体材料の例としては、ＴＥＯＳ（ＰＥＴＥＯＳ）のプラズマ強化堆積により形成された酸化物層およびプラズマ強化ＣＶＤにより形成された窒化物層（ＰＥＣＶＤ窒化物）である。またこの誘電体層は、スピンオンガラス（ＳＯＧ）でもよい。
【００２０】
次に本発明の具体的な実施例を示す。
【００２１】
【実施例】
シリコン製ウェハを処理して基板内に薄くドープしたｎ型領域とｐ型領域とを形成する。３３００Ａ厚さのフィールド酸化物領域が、ウェハの選択された領域上に形成され、ｎ型領域をｐ型領域から電気的に絶縁する。６０Ａ厚さの二酸化シリコンゲート誘電体層が、その後フィールド酸化物によりマスクされていないウェハの部分上に、酸化炉内で８００℃の乾燥空気に４０分間さらすことにより形成される。あるウェハは、５５０℃の低圧ＣＶＤ（ＬＰＣＶＤ）炉内で８０ｎｍ厚のアモルファスシリコン層を成長させるのに充分な時間炉内に配置される。他のウェハは、ＬＰＣＶＤ炉内に８０ｎｍ厚の多結晶シリコン層を成長させるのに充分な時間６２０℃のＬＰＣＶＤ炉内に配置される。その後これらのウェハをシリコン再結晶化するために、窒素雰囲気内で６５０℃で５時間アニールする。１２０ｎｍ厚のタングステン珪化物ＷＳｉX の層が再結晶化したシリコンウェハ上にスパッタ堆積により形成される。ここでスパッタ堆積したタングステン珪化物は、シリコンリッチであるために変数ｘを用いる。通常ｘは、２以上である。このスパッタ堆積は、ＷＳｉ2.85ターゲットを用いて１２ミクロンのＨｇ圧力でもってアルゴン雰囲気中行われる。スパッタリングの間このウェハは、４００℃の温度に保持される。これらの条件で形成されたこのＷＳｉX 層はアモルファスである。
【００２２】
フォトレジスト層が前述のようにして構成された構造体上にその後形成されパターン化されて基板の薄くドープされたｐ型領域の上の構造体表面上の一部を露出する。従来のフォトレジストと従来のリソグラフ技術をこのために用いる。この構造体の露出部分は、その後５０ＫｅＶで４×１０15原子／ｃｍ2 のドーズ量のＡｓが注入される。その後この露出部分に対し３０ＫｅＶで３×１０15原子／ｃｍ2 のドーズ量の窒素注入を行う。その後フォトレジスト層が除去され第２のフォトレジストマスクが積層化された構造体上に形成される。そして今度は基板の軽くドープされたｎ型領域の上の構造体表面の部分がこのレジストマスクを介して露出される。
【００２３】
この構造体の露出部分は、２５ＫｅＶの４×１０15原子／ｃｍ2 のドーズ量のＢＦ2 か、あるいは１０ＫｅＶのボロンの同一のドーズ量でもってイオン注入される。その後このフォトレジスト層が除去され、１０００Ａ厚さの酸化物層がＴＥＯＳのプラズマ分解技術を用いて構造体の表面上に形成される。その後従来公知のプロセス技術を用いて素子が形成される。このようにして形成された素子のしきい値電圧シフトが、電圧技術が（Parillo, L., et al., "A Fine Line CMOS Technology That Uses P+ Polysilicon Gates For NMOS and PMOS Devices," IEDM Technical Digest, p. 418 (1984)）に記載された技術を用いて測定された。一方、低温アニールステップと窒素注入ステップを行わないプロセスにより製造された素子も用意した。この素子形成のプロセスは（Takehuci, K., et al., "High Performance Sub-tenth Micron CMOS Using Advanced Boron Doping and WSi2 Dual Gate Process," Symposium on VLSI Technology, p. 9 (1995)）に開示されている。
【００２４】
【発明の効果】
本発明の方法により製造された素子のしきい値シフトは、上記の方法で測定された。図６に示すように、珪化物層形成の前に低温アニール処理（ＬＴＡ）されたアモルファスシリコン（ａ−Ｓｉ）層あるいは多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を有するＰＭＯＳ素子のしきい値電圧シフトは、シリコン層（アモルファスシリコンあるいは多結晶シリコンのいずれか）が形成された後、ウェハを低温アニール処理をしない（ＮｏーＬＴＡ）プロセスにより形成された素子のしきい値電圧シフトよりもはるかに小さかった。本発明の方法により形成されたＰＭＯＳ素子と、ポリシリコン形成後の低温アニール処理をしないプロセスを用いて形成されたＰＭＯＳ素子との間のしきい電圧シフトの差は、金属珪化物層内のｎ型ドーパントの領域から１０μｍ以下の距離の場所で最大であった。同様に図７に示すように、窒素イオンの共表面注入（N co-implant）を行ったＮＭＯＳ素子は、窒素イオンの共表面注入を行わない（no N co-implant）プロセスにより形成されたＮＭＯＳ素子よりもはるかに低いしきい値電圧を有する。この差は、同じく金属珪化物内のｐ型ドーパントの領域から１０μｍ離れた距離の場所で最大であった。したがって本発明の方法により形成されたＰＭＯＳとＮＭＯＳは、従来の方法により形成されたＰＭＯＳとＮＭＯＳの素子よりもはるかに低いしきい値電圧のシフトしかなかった。
【図面の簡単な説明】
【図１】従来技術に係る処理ステップにより形成された素子の断面図
【図２】本発明の製造方法による途中までのプロセスにより製造された素子の断面図
【図３】本発明の製造方法による途中までのプロセスにより製造された素子の断面図
【図４】本発明の製造方法による途中までのプロセスにより製造された素子の断面図
【図５】本発明の製造方法による途中までのプロセスにより製造された素子の断面図
【図６】本発明のプロセスを用いて製造されたＰＭＯＳ素子のしきい値電圧のシフトと低温アニールステップを有さないプロセスを用いた素子のしきい値電圧との比較を表す図
【図７】本発明のプロセスを用いて形成されたＮＭＯＳ素子のしきい値電圧と低温アニールステップと窒素注入ステップとを除いたプロセスを用いて形成した素子のしきい値電圧との比較を表す図
【符号の説明】
１０  シリコン基板
１２  酸化物層
１４  アンドープポリシリコン層
１８  タングステン珪化物層
２０  ｐ型領域
２３  ｐ+ ドーパント
３０  ｎ型領域
４０  フィールド酸化物層
４５  ゲート酸化物層
５０  シリコン層
６０  耐火金属珪化物層
６２，６３  露出部分
７０  第１マスク
８０  ｎ型ドーパント
９０  窒素注入
１００  第２マスク
１１０  ｐ型ドーパント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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