(57)【特許請求の範囲】
【請求項１】
半導体基板に第１及び第２研磨阻止層を二重層に順次に積層する第１工程と、
前記第１及び第２研磨阻止層をパターニングして前記第２研磨阻止層下部の半導体基板を食刻することによってトレンチを形成する第２工程と、
前記トレンチが形成された半導体基板を十分に覆える素子分離膜用絶縁膜を積層する第３工程と、
前記二重層の研磨阻止層のうち上部の第１研磨阻止層を研磨阻止層として用いて１次化学機械的研磨(CMP)を実施する第４工程と、
前記第１研磨阻止層を除去する第５工程と、
前記第１研磨阻止層の下部の第２研磨阻止層を研磨阻止層として用いて２次化学機械的研磨(CMP)工程を実施する第６工程と
を具備することを特徴とする二重研磨阻止層を用いた化学機械的研磨方法。
【請求項２】
前記第１及び第２研磨阻止層は材質が相異なる物質で形成されたことを特徴とする請求項１に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項３】
前記第１研磨阻止層はポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)よりなる絶縁膜群から選択された少なくとも一つの膜であることを特徴とする請求項２に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項４】
前記第２研磨阻止層はポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)よりなる絶縁膜群から選択された少なくとも一つの膜であることを特徴とする請求項２に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項５】
前記第１及び第２研磨阻止層は厚さを各々１００〜１００００Åの範囲に形成することを特徴とする請求項１に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項６】
前記素子分離膜用絶縁膜はUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜であることを特徴とする請求項１に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項７】
半導体基板に第２研磨阻止層、食刻阻止層及び第１研磨阻止層を順次に積層する第１工程と、
前記第２研磨阻止層、食刻阻止層及び第１研磨阻止層をパターニングして前記第２研磨阻止層の下部の半導体基板を食刻することによってトレンチを形成する第２工程と、
前記トレンチが形成された半導体基板の全面に半導体基板を十分に覆える素子分離膜用絶縁膜を積層する第３工程と、
前記第１研磨阻止層を研磨阻止層として用いて前記絶縁膜に対する１次化学機械的研磨(CMP)を実施する第４工程と、
前記食刻阻止層を食刻阻止層として用いて前記第１研磨阻止層を除去する第５工程と、
前記第２研磨阻止層を研磨阻止層として用いて前記素子分離膜用絶縁膜及び食刻阻止層に対する２次化学機械的研磨(CMP)工程を実施する第６工程と
を具備することを特徴とする二重研磨阻止層を用いた化学機械的研磨方法。
【請求項８】
前記第１及び第２研磨阻止層は材質が同じ物質で形成されたことを特徴とする請求項７に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項９】
前記第１及び第２研磨阻止層はポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)よりなる絶縁膜群から選択された少なくとも一つの膜であることを特徴とする請求項８に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項１０】
前記第１及び第２研磨阻止層は厚さを各々１００〜１００００Åの範囲に形成することを特徴とする請求項７に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項１１】
前記食刻阻止層はUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜であることを特徴とする請求項７に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【請求項１２】
前記素子分離膜用絶縁膜はUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜であることを特徴とする請求項７に記載の二重研磨阻止層を用いた化学機械的研磨方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より詳細には化学機械的研磨(CMP:Chemical Mechanical Polishing)に関する。
【０００２】
【従来の技術】
半導体素子は高機能化、高性能化、高集積化に向かって２５６メガ及び１ギガ級のDRAM(Dynamic Random Access Memory)に代表されるULSI(Ultra Large Scale Integration)時代に突入している。今後、これら半導体素子の高集積化によりさらに微細なパターン形成技術を必要とし、３次元的な多層化構造を要求する領域が広くなって、現時点で新たなプロセスの導入が検討課題となっている。
微細配線をパターン形成技術により多層化していく場合、その下層に存在する層間絶縁膜(ILD:Inter Layer Dielectric)を平坦にすることが必須になるが、今までは部分的な平坦化処理技術で対応してきた。しかし半導体素子の加工能率向上及び高品質化を達成するためにウェハ全面にわたった平坦化、即ち、広域平坦化(global planarization)技術が１９８０年代半ばから実工程に紹介されたが、それが化学機械的研磨(CMP)技術である。
【０００３】
実際に化学機械的研磨(CMP)技術が半導体素子の製造工程に適用される場合を調べれば、▲１▼ 層間絶縁膜(ILD)の平坦化、▲２▼ 金属配線の平坦化及び ▲３▼ 素子分離工程でのトレンチの構造のための平坦化工程で主に応用されて、フォトリソグラフィ工程で露光光に対する焦点深度(DOF: Depth Of Focus)を向上させ、微細パターンを用いた多層配線形成を可能にし、メモリ素子においてはメモリセル領域と隣接する周辺回路領域との段差を解消することができる。従って、化学機械的研磨(CMP)技術が半導体素子の製造工程に導入された後、集積度を向上させうる素子分離技術、微細パターン構造の実現及び多層配線用半導体素子の広域平坦化を達成する分野で多くの発展がなされた。そして、前述した化学機械的研磨(CMP)技術の長所のため、今でも化学機械的研磨(CMP)装置とこれに用いられる消耗品、化学機械的研磨(CMP)を用いた工程及び化学機械的研磨(CMP)を用いた工程設計技術に対する研究が持続されている。
【０００４】
前述した化学機械的研磨(CMP)を実際工程に適用した技術中、素子分離工程のトレンチを平坦化する工程に関する特許が米国特許第５,４９４,８５７号(Title: Chemical Mechanical Planarization of shallow trenches in semiconductor substrates、Date: Feb.２７、１９９６)でDEC(Digital Equipment Corporation)社により開発されて特許登録されたことがある。
【０００５】
図１及び図２は、前記従来の技術に係る化学機械的研磨方法及びその問題点を説明するために示す断面図である。
図１を参照すれば、半導体基板５１に窒化膜(Silicon Nitride)のような研磨阻止層５３を形成し、素子分離膜を形成するために半導体基板５１の一部を食刻してトレンチを形成する。次いで、前記トレンチを埋立てながら素子分離膜の役割をすることができる酸化膜５５を半導体基板５１の表面を十分に覆えるように積層する。図面で半導体基板５１はフィールド酸化膜が比較的広い領域に形成されるフィールド領域と、メモリセルのような個別素子が形成されるパターン領域とに区分される。
【０００６】
図２を参照すれば、前記酸化膜５５が積層された半導体基板５１の表面に対して化学機械的研磨(CMP)工程を実施して広域平坦化を達成することによって半導体基板の表面に活性領域と非活性領域を区分する素子分離膜５７を形成する。この時、窒化膜よりなる研磨阻止層５３は広域平坦化を達成できる研磨阻止の役割を遂行する。通常広域平坦化を遂行するために実施される化学機械的研磨(CMP)工程でスラリがシリカベースの場合には主に窒化膜(SiN)、ボロンナイトライド膜(BN)が研磨阻止層として使われ、スラリがセリアベース(Ceria base)の場合には窒化膜(SiN)またはポリシリコン膜が研磨阻止層として使われる。
【０００７】
【発明が解決しようとする課題】
しかし、前述した化学機械的研磨(CMP)方法は次のような問題点がある。
第１に、フィールド領域で素子分離膜が平坦に形成されずに凹むディッシング(図２のD)現象が発生する。このようなディッシング現象は高研磨選択比を有するスラリを化学機械的研磨(CMP)工程で使用しても発生する必然的な問題であるため、これを防止し難い実情にある。
第２に、フィールド領域とパターン領域が隣接する領域(図２のA)で研磨阻止層の厚さの変移が発生する。このように均一でない研磨阻止層の厚さは半導体素子の製造工程が完了した状態で半導体素子の特性を落とし、信頼度を落とす要因として作用する。
本発明は上記の点に鑑みなされたもので、その目的は、化学機械的研磨(CMP)工程でディッシング現象を防止し、かつ研磨阻止層の厚さ変化を抑制できる二重研磨阻止層を用いた化学機械的研磨方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の二重研磨阻止層を用いた化学機械的研磨方法は、まず半導体基板に第１及び第２研磨阻止層を二重層に順次に積層する。次に、前記第１及び第２研磨阻止層をパターニングして前記第２研磨阻止層下部の半導体基板を食刻してトレンチを形成する。その後、前記トレンチが形成された半導体基板の全面に前記半導体基板を十分に覆える素子分離膜用絶縁膜を積層する。次いで前記第１研磨阻止層を研磨阻止層として用いて前記素子分離用絶縁膜に対して１次化学機械的研磨(CMP)を実施する。次いで前記第１及び第２研磨阻止層の食刻選択比を用いて第１研磨阻止層を除去する。最後に前記第２研磨阻止層を研磨阻止層として用いて２次化学機械的研磨(CMP)工程を実施する。
【０００９】
本発明の望ましい形態によれば、前記第１及び第２研磨阻止層は相異なる物質で形成することが好ましく、例えば第１及び第２研磨阻止層としてはポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)よりなる絶縁膜群から選択された一つの膜を使用することができ、膜の厚さは１００〜１００００Åの範囲内で形成することが適している。
望ましくは、前記素子分離膜用絶縁膜としてはUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜を使用する。
また、望ましい形態によれば、前記素子分離膜用絶縁膜研磨比/第１研磨阻止層の研磨比が１より大きいことが適しており、前記第１研磨阻止層の食刻比/素子分離膜用絶縁膜の食刻比が５より大きいことが適している。
また、前記第１研磨阻止層の食刻比/第２研磨阻止層の食刻比が５より大きいことが望ましいし、前記素子分離膜用絶縁膜の研磨比/第２研磨阻止層の研磨比が１より大きいことが望ましい。
【００１０】
本発明の第２の二重研磨阻止層を用いた化学機械的研磨方法は、まず半導体基板に第２研磨阻止層、食刻阻止層及び第１研磨阻止層を順次に積層する。次いで前記第２研磨阻止層、食刻阻止層及び第１研磨阻止層をパターニングして前記第２研磨阻止層下部の半導体基板を食刻することによってトレンチを形成する。次に、前記結果物の全面に半導体基板を十分に覆える素子分離膜用絶縁膜を積層し、前記第１研磨阻止層を研磨阻止層として用いて前記絶縁膜に対する１次化学機械的研磨(CMP)を実施する。次いで前記食刻阻止層を食刻阻止層として用いて前記第１研磨阻止層を除去した後、前記第２研磨阻止層を研磨阻止層として用いて前記素子分離膜用絶縁膜及び食刻阻止層に対する２次化学機械的研磨(CMP)工程を実施する。
【００１１】
本発明の第２の方法において望ましい形態によれば、前記第１及び第２研磨阻止層は同じ物質で形成することが好ましく、例えば第１及び第２研磨阻止層の材質としてはポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)よりなる絶縁膜群から選択された少なくとも一つの膜を使用することが望ましく、厚さは各々１００〜１００００Åの範囲内で形成することが適している。
また、前記食刻阻止層及び素子分離膜用絶縁膜はUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜を使用することが望ましい。
また、望ましい実施形態によれば、前記素子分離膜用絶縁膜研磨比/第１研磨阻止層の研磨比が１より大きいことが適しており、前記第１研磨阻止層の食刻比/素子分離膜用絶縁膜の食刻比が５より大きいことが適しており、前記第１研磨阻止層の食刻比/食刻阻止層の食刻比が５より大きいことが望ましく、前記素子分離膜用絶縁膜および食刻阻止層の研磨比/第２研磨阻止層の研磨比が１より大きいことが望ましい。
【００１２】
上記のような本発明によれば、フィールド酸化膜が形成されるフィールド領域でディッシング現象が発生することを抑制し、かつフィールド領域とパターン領域の隣接部で研磨阻止層の厚さ変移を減らして半導体素子の遂行能力を改善できる。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。なお、当明細書に係る化学機械的研磨(CMP)方法は最も広い意味で使用しているし、トレンチ素子分離膜工程のような特定工程だけに限定されるものではない。本発明はその精神及び必須の特徴事項を逸脱しなければ他の方式に置換できる。例えば下記の望ましい実施形態においては二重研磨阻止層を用いた化学機械的研磨方法がトレンチ素子分離工程に適用されたが、これは層間絶縁膜(ILD)の平坦化工程に適用してもよい。従って、下記の望ましい実施形態で記載した内容は例示的なことであって限定する意味ではない。
【００１４】
＜第１実施形態; 二重層研磨阻止層を使用する場合＞
図３乃至図６は、本発明の第１実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
図３を参照すれば、メモリセルのような個別素子が形成されるパターン領域と、フィールド酸化膜が比較的広い領域に形成されるフィールド領域がある半導体基板１００に通常の方法で窒化膜(SiN)を材質とする第２研磨阻止層１０２とポリシリコンを材質とする第１研磨阻止層１０４を順次に積層する。この時前記第１及び第２研磨阻止層１０４、１０２の厚さは１００〜１００００Åの範囲内で調節ができ、本実施形態では約１５００Åの厚さで形成する。また、この第１及び第２研磨阻止層はポリシリコン、窒化膜(SiN)及びボロンナイトライド膜(BN)を含む膜のうち任意の他の膜を選択しても本発明が追求する目的を達成できる。従って、本発明ではセリア系(Ceria base)のスラリを使用するため第１研磨阻止層１０４としてポリシリコン膜を使用し、第２研磨阻止層１０２として窒化膜を使用する。反対に第１研磨阻止層１０４として窒化膜(SiN)を使用し、第２研磨阻止層１０２としてボロンナイトライド膜(BN)を使用した場合にはシリカ系のスラリを使用することが適している。
【００１５】
次いで、前記二重層研磨阻止層をパターニングして半導体基板１００にトレンチを形成した後、前記二重層研磨阻止層のパターンが形成された半導体基板１００の全面に素子分離膜用絶縁膜１０６を半導体基板１００の表面が十分に覆えるように積層する。このような素子分離膜用絶縁膜１０６としてはUSG(Undoped Silicate Glass)、PSG(Prosphoro、Silicate Glass)、BSG(Boron Silicate Glass)、BPSG(Boron Phosphorus Silicate Glass)、HDP(High Density Plasma)を用いた酸化膜、TEOS及び流動性酸化膜(Fox)中選択された一つの膜を用いる。ここではUSGを使用する。この時前記素子分離膜用絶縁膜１０６の選択において、素子分離膜用絶縁膜１０６は前記第１研磨阻止層１０４及び第２研磨阻止層１０２より研磨比が大きい膜質であるべきで、食刻率においては前記第１研磨阻止層１０４より５倍以上食刻率が低い物質を選択することが適している。また、前記第１研磨阻止層の食刻比/第２研磨阻止層の食刻比が５より大きい膜質を選択することが適している。
【００１６】
図４を参照すれば、一般的に用いられるシリカ(SiO2)系のスラリよりは高選択比用スラリのセリア(CeO2)系のスラリを用いて１次化学機械的研磨(CMP)工程を実施する。この時、素子分離膜用絶縁膜１０６の研磨比がより高いため第１研磨阻止層１０４により研磨が中断される。この時、第１研磨阻止層１０４として窒化膜を使用し第２研磨阻止層１０２としてボロンナイトライド膜(BN)を使用した場合には、シリカ系のスラリを使用することが適している。しかし素子分離膜が比較的広く形成されるフィールド領域では表面が皿状に凹むディッシング現象が発生する。
【００１７】
図５を参照すれば、前記１次化学機械的研磨(CMP)が終わった結果物に対して湿式食刻を実施して第１研磨阻止層１０４を除去する。このような湿式食刻は第１研磨阻止層１０４の食刻比が前記素子分離膜用絶縁膜１０６及び第２研磨阻止層１０２の食刻比より５倍以上大きい性質を用いて実施する。従って、本発明の場合はHNO3とHFとCH3COOHの混合物を食刻液に用いて約３０分間湿式食刻を実施すれば第１研磨阻止層１０４をきれいに除去できる。本発明の望ましい実施形態では第１研磨阻止層１０４を湿式食刻方法で除去したが、これは乾式食刻で除去できることは勿論である。
【００１８】
図６を参照すれば、前記湿式食刻が実施された半導体基板の表面に高選択比用スラリであるセリア(CeO2)系のスラリを使用して２次化学機械的研磨(CMP)工程を実施する。ここで、ポリシリコンを材質とする第２研磨阻止層１０２が容易に研磨されなく、低く突出された柱状の素子分離膜用絶縁膜１０６'が容易に除去されうるスラリを使用して２次化学機械的研磨(CMP)工程を実施した。このとき、２次化学機械的研磨(CMP)工程で除去する素子分離膜用絶縁膜１０６'の厚さは非常に薄いためディッシング現象がフィールド領域で発生しない。そして素子分離膜１０８の形成が終わった後にもパターン領域及びフィールド領域の隣接部で既存のトレンチ素子分離工程に比べて研磨阻止層の厚さ変移があまり発生しない改善されたトレンチ素子分離工程を実現できる。
【００１９】
＜第２実施形態; 二重層研磨阻止層と食刻阻止層を共に使用する場合＞
前記第１実施形態では二重層よりなる研磨阻止層の材質を相異なる物質にすることによって第１研磨阻止層を除去したが、本第２実施形態ではこれを同一物質とするため第１研磨阻止層２０４と第２研磨阻止層２０２との間に食刻阻止層２１０をさらに介在して第１研磨阻止層を除去する。ここで、第１実施形態と重複される部分は説明を省略する。また、理解を容易にするために参照符号は前記第１実施形態と相互対応するように付した。
【００２０】
図７乃至図１０は、本発明の第２実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
図７を参照すれば、半導体基板２００に第２研磨阻止層２０２、食刻阻止層２１０及び第１研磨阻止層２０４を順次に積層する。ここで前記食刻阻止層２１０の材質としてはUSG、PSG、BSG、BPSG、HDPを用いた酸化膜、TEOS及び流動性酸化膜(Fox)よりなる絶縁膜群から選択された一つの膜、例えばUSGを使用し、膜質の厚さは１００〜１００００Å間で調節するが、本実施形態では１５００〜２０００Åの厚さで形成する。次いで、パターニングを実施してトレンチを形成し、上部に素子分離膜用絶縁膜２０６を厚く積層する。
【００２１】
図８を参照すれば、研磨選択比を用いて１次化学機械的研磨(CMP)工程を実施する。この時第１研磨阻止層２０４がパターン領域では研磨阻止層の役割をするが、フィールド領域では既存の工程と同じようにディッシング現象が発生する。
【００２２】
図９を参照すれば、前記食刻阻止層２１０及び素子分離膜用絶縁膜２０６'対第１研磨阻止層２０４が有する食刻選択比を用いて第１研磨阻止層２０４を除去する。この時、第１及び第２研磨阻止層２０４、２０２として窒化膜を使用した場合、燐酸(H3PO4)を用いた湿式食刻を３０分間実施する。
【００２３】
図１０を参照すれば、前記第１研磨阻止層が除去された半導体基板に２次化学機械的研磨(CMP)工程を実施して素子分離膜用絶縁膜２０６'の表面と食刻阻止層２１０を除去して素子分離膜２０８を形成する。この時にもフィールド領域でディッシングの発生が抑制され、フィールド領域とパターン領域の隣接部で研磨阻止層の厚さ変移が減る。
【００２４】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１に、フィールド酸化膜が形成されるフィールド領域でディッシング現象が発生することを抑制できる。第２に、フィールド領域とパターン領域の隣接部で研磨阻止層の厚さ変移を減らして半導体素子の遂行能力を改善できる。
【図面の簡単な説明】
【図１】従来の技術に係る化学機械的研磨方法及びその問題点を説明するために示す断面図である。
【図２】従来の技術に係る化学機械的研磨方法及びその問題点を説明するために示す断面図である。
【図３】本発明の第１実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図４】本発明の第１実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図５】本発明の第１実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図６】本発明の第１実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図７】本発明の第２実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図８】本発明の第２実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図９】本発明の第２実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【図１０】本発明の第２実施形態に係る二重研磨阻止層を用いた化学機械的研磨方法を説明するために示す断面図である。
【符号の説明】
１００  半導体基板
１０２  第２研磨阻止層
１０４  第１研磨阻止層
１０６'  素子分離膜用絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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