(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭセル装置において、
１つの縦型トランジスタと１つのコンデンサとを有しているメモリセルを複数備え、
基板（１）が、基板面に垂直な方向に所定の深さを有するとともに所定の幅で基板面に平行な第１の方向に互いに平行に延びる複数の溝（Ｇ）を有し、これらの溝（Ｇ）の中にそれぞれ、配線方向が前記第１の方向に平行なビット線（Ｂ）が配置され、
それぞれの前記溝（Ｇ）は、前記ビット線（Ｂ）の上面よりも上方の部分を占める上部部分と、前記ビット線（Ｂ）の上面よりも下方の部分を占める下部部分とを備え、
前記下部部分において、前記ビット線（Ｂ）と前記基板（１）との間に絶縁物としての絶縁部（Ｉ３）を備えており、
前記下線部分において、前記溝（Ｇ）の前記第１の方向に平行な２つの側面のうちの、基板面に平行で前記第１の方向と直交する第２の方向に沿って所定側にある第１の側面には、絶縁物に覆われないことにより長手方向が前記第１の方向に延びるようにストライプ状となる繰り抜き部が設けられており、
前記下部部分の前記絶縁部（Ｉ３）以外の領域は前記ビット線（Ｂ）により充填されており、
前記上部部分において、前記第１の側面と、前記ビット線（Ｂ）の上面とが、絶縁物としての他の絶縁部（Ｉ４）を備えており、
前記ビット線（Ｂ）の上面に備えられた前記他の絶縁部（Ｉ４）は、前記溝（Ｇ）の前記第１の方向に平行な２つの側面のうちの、前記第２の方向に沿って前記所定側とは反対側にある第２の側面に備えられた前記絶縁部（Ｉ３）と境を接しており、
ワード線（Ｗ）が、前記基板（１）の上方で配線方向が前記第２の方向となるように延在し、且つ絶縁層（Ｉ１）により前記基板（１）から仕切られているとともに、前記第２の方向に延在している部分から前記溝（Ｇ）の前記上部部分の中へ達する折り返し部を備えており、
前記上部部分では、前記第１の方向に沿って、前記ワード線（Ｗ）の前記折り返し部と絶縁性構造部（Ｉ５）とが交互に配置され、
前記縦型トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄｏ）と下部ソース／ドレイン領域（Ｓ／Ｄｕ）とが、前記溝（Ｇ）の前記第１の側面と接している前記基板（１）の部分内であって前記ワード線（Ｗ）の下方に配置され、
前記基板（１）内に前記第１の方向に沿って並ぶ複数の前記縦型トランジスタが配置されており、前記第１の方向に沿って並ぶ各前記縦型トランジスタの間のそれぞれに、他の絶縁性構造部（Ｉ６）が配置され、前記他の絶縁性構造部（Ｉ６）は、前記第１の方向に沿って互いに隣り合う２つの前記縦型トランジスタに対して、一方の前記縦型トランジスタの前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）と、他方の前記縦型トランジスタの前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）とを互いに仕切っており、
前記縦型トランジスタの前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）が、前記メモリセルの前記コンデンサと接続されている、前記ＤＲＡＭセル装置。
【請求項２】
前記縦型トランジスタの前記下部ソース／ドレイン領域（Ｓ／Ｄｕ）は、互いに隣り合う２つの前記溝（Ｇ）の間に配置され、且つ、前記互いに隣り合う２つの前記溝（Ｇ）のうちの一方が備える前記第１の側面で前記繰り抜き部と境を接するとともに、前記互いに隣り合う２つの前記溝（Ｇ）のうちの他方が備える前記第２の側面から間隔を置いて配置されている請求項１に記載のＤＲＡＭセル装置。
【請求項３】
前記メモリセルの１つの前記縦型トランジスタの前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）が前記絶縁層（Ｉ１）によって覆われ、
前記ワード線（Ｗ）が前記絶縁層（Ｉ１）の上方に延在し、
前記ワード線（Ｗ）の前記第２の方向に平行な側面が絶縁スペーサー（Ｓｐ）を備え、
前記ワード線（Ｗ）の、前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）とは逆の側の上部表面が、絶縁性保護層（Ｓ）を備え、
導電性構造部（Ｌ）が前記絶縁性保護層（Ｓ）と前記絶縁スペーサー（Ｓｐ）とを覆い、
前記メモリセルの前記コンデンサが前記導電性構造部の上に配置されている、請求項１または２に記載のＤＲＡＭセル装置。
【請求項４】
前記第１の方向に沿って、前記縦型トランジスタの前記下部ソース／ドレイン領域（Ｓ／Ｄｕ）と前記他の絶縁性構造部（Ｉ６）とが前記繰り抜き部の領域において交互に前記ビット線（Ｂ）に境を接している、請求項１から３までのいずれか一つに記載のＤＲＡＭセル装置。
【請求項５】
前記他の絶縁性構造部（Ｉ４）の、前記ワード線（Ｗ）によって覆われている部分が、前記ワード線（Ｗ）のエッジにおいて肉厚にされている、請求項１から４までのいずれか一つに記載のＤＲＡＭセル装置。
【請求項６】
ＤＲＡＭセル装置の製造方法において、
基板（１）上に絶縁層（Ｉ１）を生成させ、
前記基板（１）内に、基板面に垂直な方向に所定の深さを有するとともに所定の幅で基板面に平行な第１の方向に互いに平行に延びる複数の溝（Ｇ）を生成させ、
それぞれの前記溝（Ｇ）において、形成されることになるビット線（Ｂ）の上面よりも上方の部分を上部部分とし、形成されることになる前記ビット線（Ｂ）の上面よりも下方の部分を下部部分としたとき、
前記下部部分において、前記溝（Ｇ）の前記第１の方向に平行な２つの側面のうちの、基板面に平行で前記第１の方向と直交する第２の方向に沿って所定側にある第１の側面に、絶縁物に覆われないことにより長手方向が前記第１の方向に延びるようにストライプ状となる繰り抜き部が設けられるように、前記２つの側面および前記溝（Ｇ）の底面に、絶縁物としての絶縁部（Ｉ３）を形成し、
前記下部部分の前記絶縁部（Ｉ３）以外の領域が充填されるようにそれぞれビット線（Ｂ）を生成させ、
前記上部部分において、前記第１の側面と、前記ビット線（Ｂ）の上面とに、他の絶縁部（Ｉ４）を形成して、前記ビット線（Ｂ）の上面に備えられた前記他の絶縁部（Ｉ４）が、前記溝（Ｇ）の前記第１の方向に平行な２つの側面のうちの、前記第２の方向に沿って前記所定側とは反対側にある第２の側面に備えられた前記絶縁部（Ｉ３）と境を接するようにし、
第１の導電材を被着させて前記上部部分における前記他の絶縁部（Ｉ４）以外の領域を充填し、
前記第１の導電材を覆う保護層（Ｓ）を生成させ、
ワード線（Ｗ）が、前記基板（１）の上方で配線方向が前記第２の方向となるように延在するとともに、前記第２の方向に延在している部分から前記溝（Ｇ）の前記上部部分の中へ達する折り返し部を備えるように、且つ、前記ワード線（Ｗ）が前記保護層（Ｓ）によって覆われるように生成されるように、前記第１の導電材と前記保護層（Ｓ）とを構造化し、
第１の絶縁材を析出させ、前記基板（１）が露出するまで前記第１の絶縁材を絶縁層（Ｉ１）とともに前記保護層（Ｓ）および前記基板（１）に対し選択的にエッチバックさせて、前記溝（Ｇ）内に、前記ワード線（Ｗ）の前記折り返し部の間にして前記ビット線（Ｂ）の上方に配置される絶縁性構造部（Ｉ５）を生成させ、
前記基板（１）を前記絶縁性構造部（Ｉ５）に対し選択的にエッチングして、前記ワード線（Ｗ）の間と前記溝（Ｇ）の間とに凹部（Ｖ）を生成させ、
前記基板（１）内の前記溝（Ｇ）の間および前記凹部（Ｖ）の間に、メモリセルの縦型トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄｏ）を生成させ、
前記基板（１）内にして前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）の下方に、それぞれ前記繰り抜き部の１つに境を接する、前記縦型トランジスタの下部ソース／ドレイン領域（Ｓ／Ｄｕ）を生成させ、
前記凹部（Ｖ）に他の絶縁性構造部（Ｉ６）を生成させ、
それぞれ前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）と接続される前記メモリセルのコンデンサを生成させる、前記ＤＲＡＭセル装置の製造方法。
【請求項７】
前記ビット線（Ｂ）の、前記繰り抜き部に境を接している少なくとも１つの部分が、ドープしたポリシリコンから成り、
テンパリングステップを実施することによりドープ剤を前記ビット線（Ｂ）から前記基板（１）内へ拡散させて、互いに隣り合う２つの前記溝（Ｇ）の間に配置され、且つ前記互いに隣り合う２つの前記溝（Ｇ）のうちの一方が備える前記第１の側面で前記繰り抜き部に境を接するとともに、前記互いに隣り合う２つの前記溝（Ｇ）のうちの他方が備える前記第２の側面から間隔を置いて配置されるドープ領域（Ｄ２）を生成させる、請求項６に記載の製造方法。
【請求項８】
第２の絶縁材を析出させてエッチバックすることにより前記凹部（Ｖ）を生成させる前に、前記ワード線（Ｗ）の側面を覆う絶縁スペーサー（Ｓｐ）を生成させ、
前記絶縁性構造部（Ｉ５）の生成後、前記ワード線（Ｗ）の間の中間空間が充填されないような厚さで第２の導電材を析出させ、
前記第２の導電材の、前記溝（Ｇ）の上方に配置されている部分を除去し、
前記ワード線（Ｗ）の上方に配置される前記第２の導電材の一部分の水平面を覆うマスク（Ｍ）を生成させ、
前記凹部（Ｖ）の生成のため前記第２の導電材と前記基板（１）とをマスク（Ｍ）に対し選択的にエッチングさせて、前記第２の導電材から、前記上部ソース／ドレイン領域（Ｓ／Ｄｏ）に境を接する導電性構造部（Ｌ）を生じさせ、
前記導電性構造部（Ｌ）に前記コンデンサを生成させる、請求項６または７に記載の製造方法。
【請求項９】
前記マスク（Ｍ）を生成させるための第３の絶縁材を一様に析出させず、その結果前記第３の絶縁材が、前記ワード線（Ｗ）の上方に配置されている前記第２の導電材の一部分の水平表面上方において最も厚くなっており、
前記ワード線（Ｗ）の間に配置される前記第２の導電材の一部分が露出するまで前記第３の絶縁材をエッチバックさせることにより、前記マスク（Ｍ）を前記第３の絶縁材から生成させる、請求項８に記載の製造方法。
【請求項１０】
前記第２の導電材がドープしたポリシリコンを含んでおり、
前記第２の導電材の析出後、前記第２の導電材の側部側面が露出するまで補助材を析出させてエッチバックさせ、
熱酸化を行なって、前記第２の導電材の露出部分に前記マスクを生じさせ、
前記補助材を除去する、請求項８に記載の製造方法。
【請求項１１】
前記凹部（Ｖ）を、前記絶縁部（Ｉ３）の折り返し部よりも深い位置に達するように生成させる、請求項６から１０までのいずれか１つに記載の製造方法。
【請求項１２】
前記ワード線（Ｗ）の生成後、前記他の絶縁部（Ｉ４）の、前記ワード線（Ｗ）によって覆われる部分が、前記ワード線（Ｗ）のエッジにおいて肉厚になるように、熱酸化を行なう、請求項６から１１までのいずれか１つに記載の製造方法。
【発明の詳細な説明】
本発明は、ＤＲＡＭセル装置、すなわちビット線が基板に埋設されているダイナミックアクセス選択自在型メモリセル装置、およびその製造方法に関するものである。
【０００１】
ＤＲＡＭセル装置のメモリセルとして、最近ではもっぱら、１つのトランジスタと１つのコンデンサとを有している、いわゆる単一トランジスタメモリセルが使用されることが多い。メモリセルの情報は、コンデンサの充電という形で記憶されている。コンデンサはトランジスタと接続されているので、ワード線を介してトランジスタを制御する場合に、コンデンサの充電をビット線を介して読み取ることができる。
【０００２】
一般に、高記録密度を有するＤＲＡＭセル装置を生成することに努力が払われる。
【０００３】
米国特許第５４９７０１７号明細書には、単一トランジスタメモリセルを有するＤＲＡＭセル装置が記載されている。メモリセル１個あたりの需要スペースは４Ｆ2 である。ここでＦは、適用された技術で製造可能な最小の構造サイズである。ビット線を生成するため、珪素基板内で互いに平行に延びる溝がエッチングで形成される。これらの溝を充填しないような薄い絶縁層が析出で形成される。ビット線を生成するため、溝がタングステンで充填される。各溝の１つの側面においてそれぞれ絶縁層が除去され、その結果、ビット線は、側部において部分的に露出する。縦型トランジスタのソース／ドレイン領域とチャネル領域とは、エピタキシーにより生成せしめられる。この場合、トランジスタの下部ソース／ドレイン領域は、側部においてビット線に境を接する。ワード線は、ビット線に対し横方向に延在し、互いに隣接するトランジスタの間に配置されている溝のなかに設けられる。
【０００４】
本発明の課題は、ＤＲＡＭメモリセル装置において、そのメモリセルがそれぞれ１つのトランジスタと１つのコンデンサを有し、ビット線が基板に埋設され、１個のメモリセルあたりの需要スペースが４Ｆ2 であり、且つ、従来の技術に比較してプロセスコストを小さくして製造可能であるＤＲＡＭメモリセル装置を提供することである。
【０００５】
この課題は、次のようなＤＲＡＭセル装置によって解決される。すなわち、１つの縦型トランジスタと１つのコンデンサとを有しているメモリセルを複数備え、基板が、基板面に垂直な方向に所定の深さを有するとともに所定の幅で基板面に平行な第１の方向に互いに平行に延びる複数の溝を有し、これらの溝の中にそれぞれ、配線方向が前記第１の方向に平行なビット線が配置され、それぞれの前記溝は、前記ビット線の上面よりも上方の部分を占める上部部分と、前記ビット線の上面よりも下方の部分を占める下部部分とを備え、前記下部部分において、前記ビット線と前記基板との間に絶縁物としての絶縁部を備えており、前記下線部分において、前記溝の前記第１の方向に平行な２つの側面のうちの、基板面に平行で前記第１の方向と直交する第２の方向に沿って所定側にある第１の側面には、絶縁物に覆われないことにより長手方向が前記第１の方向に延びるようにストライプ状となる繰り抜き部が設けられており、前記下部部分の前記絶縁部以外の領域は前記ビット線により充填されており、前記上部部分において、前記第１の側面と、前記ビット線の上面とが、絶縁物としての他の絶縁部を備えており、前記ビット線の上面に備えられた前記他の絶縁部は、前記溝の前記第１の方向に平行な２つの側面のうちの、前記第２の方向に沿って前記所定側とは反対側にある第２の側面に備えられた前記絶縁部と境を接しており、ワード線が、前記基板の上方で配線方向が前記第２の方向となるように延在し、且つ絶縁層により前記基板から仕切られているとともに、前記第２の方向に延在している部分から前記溝の前記上部部分の中へ達する折り返し部を備えており、前記上部部分では、前記第１の方向に沿って、前記ワード線の前記折り返し部と絶縁性構造部とが交互に配置され、前記縦型トランジスタの上部ソース／ドレイン領域と下部ソース／ドレイン領域とが、前記溝の前記第１の側面と接している前記基板の部分内であって前記ワード線の下方に配置され、前記基板内に前記第１の方向に沿って並ぶ複数の前記縦型トランジスタが配置されており、前記第１の方向に沿って並ぶ各前記縦型トランジスタの間のそれぞれに、他の絶縁性構造部が配置され、前記他の絶縁性構造部は、前記第１の方向に沿って互いに隣り合う２つの前記縦型トランジスタに対して、一方の前記縦型トランジスタの前記上部ソース／ドレイン領域と、他方の前記縦型トランジスタの前記上部ソース／ドレイン領域とを互いに仕切っており、前記縦型トランジスタの前記上部ソース／ドレイン領域が、前記メモリセルの前記コンデンサと接続されている。
【０００６】
ワード線の折り返し部は、トランジスタのゲート電極として作用する。
【０００７】
さらに、上記の課題は、それぞれ１つのトランジスタと１つのコンデンサとを有しているメモリセルを備えたＤＲＡＭメモリセル装置の次のような製造方法により解決される。基板上に絶縁層を生成させ、前記基板内に、基板面に垂直な方向に所定の深さを有するとともに所定の幅で基板面に平行な第１の方向に互いに平行に延びる複数の溝を生成させ、それぞれの前記溝において、形成されることになるビット線の上面よりも上方の部分を上部部分とし、形成されることになる前記ビット線の上面よりも下方の部分を下部部分としたとき、前記下部部分において、前記溝の前記第１の方向に平行な２つの側面のうちの、基板面に平行で前記第１の方向と直交する第２の方向に沿って所定側にある第１の側面に、絶縁物に覆われないことにより長手方向が前記第１の方向に延びるようにストライプ状となる繰り抜き部が設けられるように、前記２つの側面および前記溝の底面に、絶縁物としての絶縁部を形成し、前記下部部分の前記絶縁部以外の領域が充填されるようにそれぞれビット線を生成させ、前記上部部分において、前記第１の側面と、前記ビット線の上面とに、他の絶縁部を形成して、前記ビット線の上面に備えられた前記他の絶縁部が、前記溝の前記第１の方向に平行な２つの側面のうちの、前記第２の方向に沿って前記所定側とは反対側にある第２の側面に備えられた前記絶縁部と境を接するようにし、第１の導電材を被着させて前記上部部分における前記他の絶縁部以外の領域を充填し、前記第１の導電材を覆う保護層を生成させ、ワード線が、前記基板の上方で配線方向が前記第２の方向となるように延在するとともに、前記第２の方向に延在している部分から前記溝の前記上部部分の中へ達する折り返し部を備えるように、且つ、前記ワード線が前記保護層によって覆われるように生成されるように、前記第１の導電材と前記保護層とを構造化し、第１の絶縁材を析出させ、前記基板が露出するまで前記第１の絶縁材を絶縁層とともに前記保護層および前記基板に対し選択的にエッチバックさせて、前記溝内に、前記ワード線の前記折り返し部の間にして前記ビット線の上方に配置される絶縁性構造部を生成させ、前記基板を前記絶縁性構造部に対し選択的にエッチングして、前記ワード線の間と前記溝の間とに凹部を生成させ、前記基板内の前記溝の間および前記凹部の間に、メモリセルの縦型トランジスタの上部ソース／ドレイン領域を生成させ、前記基板内にして前記上部ソース／ドレイン領域の下方に、それぞれ前記繰り抜き部の１つに境を接する、前記縦型トランジスタの下部ソース／ドレイン領域を生成させ、前記凹部に他の絶縁性構造部を生成させ、それぞれ前記上部ソース／ドレイン領域と接続される前記メモリセルのコンデンサを生成させる。溝の第１の側面において、ワード線はトランジスタのゲート電極として作用し、他の絶縁部はゲート誘導体として作用する。
【０００８】
トランジスタのソース／ドレイン領域を生成するためにエピタクシーは必要なく、プロセスが簡単になる。
【０００９】
上部ソース／ドレイン領域と、下部ソース／ドレイン領域と、絶縁性構造部と、他の絶縁性構造部とは、ワード線および溝に対し自動的に位置調整されて生成されるので、ＤＲＡＭセル装置は高い記録密度を有することができ、すなわち１個のメモリセルあたりの需要スペースが小さくなる。溝をストライプ状のマスクを用いて生成させ、すなわちそのストライプが互いに平行に延びているマスクを用いて生成させ、ワード線を他のストライプ状のマスクを用いて構造化させ、すなわちそのストライプが互いに平行に且つ溝に対し横方向に延在しているマスクを用いて構造化し、ストライプがＦの幅およびＦの相互間隔を持っているならば、１つのメモリセルの需要スペースは４Ｆ2 になる。ここで、Ｆは、使用された技術で製造可能な最小構造サイズである。
【００１０】
フローティング・ボディ効果を回避するため、トランジスタの下部ソース／ドレイン領域が、前記溝と隣接する溝との間に配置され、且つ隣接する溝から間隔を保っているのが有利である。この場合、下部ソース／ドレイン領域と上部ソース／ドレイン領域との間に配置されているトランジスタのチャネル領域は、基板の大部分と電気的に接続されている。
【００１１】
このような下部ソース／ドレイン領域を生成するため、ビット線の、繰り抜き部に境を接している少なくとも１つの部分は、ドープしたポリシリコンから成っていてよい。テンパリングステップにおいては、ドープ剤がビット線から基板内へ拡散し、そこでドープ領域を形成する。ドープ領域は溝とこれに隣接する溝との間に配置され、繰り抜き部に境を接し、隣接する溝から間隔を保っている。このテンパリングステップとは、たとえばゲート誘電体を生成するための熱酸化である。
【００１２】
ドープ領域の、上部ソース／ドレイン領域の下に配置される部分は、下部ソース／ドレイン領域として作用する。
【００１３】
ドープ領域は凹部によって構造化することができるので、ドープ領域から、溝に沿って互いに隣接し且つ互いに仕切られているトランジスタの下部ソース／ドレイン領域が生成される。この場合、溝に沿って互いに隣接しているトランジスタの下部ソース／ドレイン領域と他の絶縁構造部は、繰り抜き部の領域において交互にビット線に境を接している。
【００１４】
或いは、下部ソース／ドレイン領域を、基板の下部ドープ層を構造化することによって生成させてもよい。構造化は、溝を生成させることによって行なわれる。溝に沿って互いに隣接しているトランジスタの下部ソース／ドレイン領域を互いに仕切るため、この場合も、絶縁部の繰り抜き部よりも深い位置まで達するように、凹部を生成させてよい。
【００１５】
上部ソース／ドレイン領域は、基板の上部ドープ層を構造化することによって生成させることができる。構造化は、凹部および溝を生成することによって行なう。凹部は、少なくとも上部ドープ層を切断するほどの深さである。
【００１６】
上部ソース／ドレイン領域は、注入によっても生成させることができる。たとえば、溝を生成後、注入を行う。上部ソース／ドレイン領域とビット線に沿って互いに隣接しているトランジスタとの分離は、凹部を生成することによって行なう。
【００１７】
コンデンサと上部ソース／ドレイン領域との接続は、導電性構造部を介して行なうことができる。このため、トランジスタの上部ソース／ドレイン領域は、絶縁層によって覆われている。ワード線は、絶縁層の上方に延在している。絶縁層への上部ソース／ドレイン領域への投影は、絶縁層へのワード線の投影とオーバーラップして、ワード線の投影部の２つの側を越えて拡大されているので、上部ソース／ドレイン領域の２つの部分の投影部はワード線の投影部に境を接し、ワード線の投影部とオーバーラップしない。その結果、上部ソース／ドレイン領域は、ワード線に対し横方向において、ワード線よりも大きなサイズを有している。ワード線の側面は絶縁スペーサーを備えている。ワード線の、上部ソース／ドレイン領域とは逆の側の上部表面は、絶縁保護層を備えている。導電性構造部はこの保護層とスペーサーを覆い、上部ソース／ドレイン領域の２つの部分とオーバーラップしている。コンデンサは導電性構造部の上に配置されている。
【００１８】
導電性構造部はワード線に対し自動的に位置調整されて生成することができ、メモリセルの需要スペースを拡大させない。絶縁スペーサーはたとえば凹部の生成前に第２の絶縁材を析出させてエッチバックすることにより生成させることができる。絶縁性構造部の生成後、第２の導電材を、ワード線の間の中間空間が充填されないような厚さで析出させる。マスクは、ワード線の上方に配置されている第２の導電材の一部分の水平表面を覆うように生成される。第２の導電材と基板とはマスクに対し選択的にエッチングされる。その結果、絶縁材の、ワード線の間に配置されている部分は、除去される。この場合、第２の導電材から導電性構造部が生じ、基板内には凹部が生成される。
【００１９】
マスクは自動的に位置調整されて生成させることができるので、メモリセルの需要スペースは拡大されない。
【００２０】
マスクを生成させる１つの可能性は、第３の絶縁材を一様に析出させず、その結果第３の絶縁材が、ワード線の上方に配置されている第２の導電材の一部分の水平表面上方において最も厚くなっていることにある。ワード線の間に配置される第２の導電材の一部分が露出するまで第３の絶縁材をエッチバックさせることにより、マスクを第３の絶縁材から生成させる。この場合マスクは、第２の導電材の、ワード線の上方に配置されている部分の水平表面以外に、これに対し横方向に延びている第２の導電材の面をも覆う。
【００２１】
マスクを生成させる他の可能性は、まずドープ剤を含んでいる第２の導電材の析出後、第２の導電材の側部側面が部分的に露出するまで補助材を析出させてエッチバックさせる。次に熱酸化を行なって、第２の導電材の露出部分にマスクを生じさせる。次に補助材を除去する。
【００２２】
ビット線の導電性を高めるため、ビット線は部分的に金属からなっていてよい。基板が珪素から成っている場合は、モリブデンまたはタンタル以外に特にタングステンが適している。というのは、珪素とタングステンはほぼ同じ熱膨張係数を有しているので、温度変化時の機械的応力およびこれから生じる欠損が回避される。
【００２３】
ビット線の金属および基板の珪素から、或いは場合によってはビット線のポリシリコンから、より小さな導電性を有している珪化金属が拡散により形成されるのを阻止するため、金属と珪素との間またはポリシリコンの間に拡散バリアーを設けるのが有利である。たとえば、ビット線の下部部分は金属から成っている。その上に、窒素を含む拡散バリアーが配置されている。拡散バリアーの上には、繰り抜き部に境を接しているポリシリコンが配置されている。
【００２４】
ワード線のエッジでの強い電場による漏れ電流を防止するため、ワード線の生成後、熱酸化を実施するのが有利であり、その結果、他の絶縁部の、ワード線によって覆われる部分は、ワード線のエッジにおいて肉厚になる。
【００２５】
ワード線の導電性を高めるため、ワード線は２つの部分からなっていてよい。ワード線の、折り返し部を有している下部部分は、ドープしたポリシリコンからなっているのが有利である。ワード線の、第１の部分の上方に配置される第２の部分は、たとえば珪化タングステンのような珪化金属からなっていてよい。ワード線は、ドープしたポリシリコンと、その上に配置され、たとえば窒素を含んでいる拡散バリアーと、その上に配置される金属、たとえばタングステンからなっていてよい。
【００２６】
絶縁層と、絶縁部と、他の絶縁部と、絶縁性構造部と、他の絶縁性構造部と、マスクとは、たとえばＳｉＯ2 または窒化珪素から成っている。しかし、他の絶縁材料も本発明の範囲内にある。
【００２７】
同じことは保護層およびスペーサーにも適用される。絶縁層がたとえばＳｉＯ2 から成っている場合には、保護層が窒化珪素からなり、選択的なエッチングを可能にさせるのが有利である。
【００２８】
基板は、珪素の代わりに、トランジスタに適している他の材料からなっていてもよい。たとえば、基板はＧａＡｓを含んでいてよい。
【００２９】
次に、本発明の実施形態を図面を用いて詳細に説明する。
【００３０】
図１は、第１の絶縁層と、窒化珪素からなる層と、第２の絶縁層と、溝と、絶縁部とを生成した後の基板の横断面図である。
【００３１】
図２は、ビット線および第１のドープ領域を生成した後の図１の横断面図である。
【００３２】
図３ａは、他の絶縁部と、第２のドープ領域と、ワード線と、保護層と、スペーサーとを生成した後の図２の横断面図である。
【００３３】
図３ｂは、図３ａのプロセスステップを実施した後の基板の、図３ａの横断面図に平行な横断面図である。
【００３４】
図３ｃは、図３ａのプロセスステップを実施した後の基板の、図３ａの横断面図に垂直な横断面図である。
【００３５】
図３ｄは、図３ａのプロセスステップを実施した後の基板の、図３ｃの横断面図に平行な横断面図である。
【００３６】
図３ｅは、第１の絶縁層と、ビット線と、絶縁部と、他の絶縁部と、ワード線と、スペーサーとを図示した基板の平面図である。
【００３７】
図４ａは、絶縁性構造部と、マスクと、凹部と、導電性構造部と、他の絶縁性構造部と、上部ソース／ドレイン領域と、チャネル領域と、下部ソース／ドレイン領域とを生成した後の、図３ａの横断面図である。
【００３８】
図４ｂは、図４ａのプロセスステップを実施した後の図３ｂの横断面図である。
【００３９】
図４ｃは、図４ａのプロセスステップを実施した後の図３ｃの横断面図である。
【００４０】
図４ｄは、図４ａのプロセスステップを実施した後の図３ｄの横断面図である。
【００４１】
図５は、メモリノードと、導電性スペーサーと、コンデンサプレートとを生成した後の、図４ｄの横断面図である。
【００４２】
図は縮尺どおりのものではない。
【００４３】
本実施形態では、単結晶珪素からなる基板１が設けられている。
【００４４】
基板１の表面に、約２０ｎｍの厚さでＳｉＯ2 を析出させ、その結果、第１の絶縁層Ｉ１が生じる。窒化珪素Ｎからなる層を生成するため、窒化珪素をほぼ５０ｎｍの厚さで析出させる。第２の絶縁層Ｉ２を生成するため、ＳｉＯ2 をほぼ２００ｎｍの厚さで析出させる（図１を参照）。
【００４５】
ストライプ状の第１のフォトレジストマスク（そのストライプはほぼ１００ｎｍの幅であり、互いにほぼ１００ｎｍの間隔を有している）を用いて、第２の絶縁層Ｉ２と、窒化珪素Ｎからなる層と、第１の絶縁層Ｉ１とを構造化し、その結果、基板１は部分的に露出する。次に、フォトレジストマスクを除去する。たとえばＨＢｒを用いて基板１をほぼ５００ｎｍの深さにエッチングして、溝Ｇを生成させる（図１を参照）。この場合、構造化された第２の絶縁層Ｉ２はマスクとして機能する。
【００４６】
ほぼ１０ｎｍ厚の絶縁部Ｉ３を生成するため、熱酸化を行なう。絶縁部Ｉ３は溝Ｇの側面と底部を覆う（図１を参照）。
【００４７】
次に、そのままの状態（insitu) でドープしたポリシリコンを、ほぼ５０ｎｍの厚さで析出させる。このポリシリコンを、第２の絶縁層Ｉ２が除去されるまで化学・機械的に研磨する。次に、ポリシリコンを、ほぼ４００ｎｍの深さにエッチバックする。
【００４８】
ストライプ状の第２のフォトレジストマスク（図示せず、そのストライプは溝Ｇの第１の側面を覆わない）を用いて、絶縁部Ｉ３の露出部分を除去する（図２を参照）。エッチング剤としては、たとえばＨＦが適している。窒化珪素Ｎからなる層は、第１の絶縁層Ｉ１の一部を保護する。
【００４９】
次に、そのままの状態（insitu) でドープした他のポリシリコンをほぼ５０ｎｍの厚さで析出させ、化学・機械的に研磨することにより窒化珪素Ｎからなる層が露出するまで再研削する。
【００５０】
Ｎ型ドーピングイオンによる注入により、基板１内にストライプ状の第１のドープ領域Ｄ１を生成する。ドープ領域Ｄ１は溝Ｇの間に配置され、基板１の表面に境を接する（図２を参照）。第１のドープ領域Ｄ１の厚さはほぼ２０ｎｍである。
【００５１】
次に、ポリシリコンをほぼ３３０ｎｍの深さでエッチバックする。溝Ｇにドープしたポリシリコンは、溝Ｇの下部部分に配置されるビット線Ｂを形成する。絶縁部Ｉ３は、溝Ｇの下部部分において、ビット線Ｂが基板１に境を接している第１の側面にそれぞれストライプ状の繰り抜き部を有している（図２を参照）。
【００５２】
エッチバック部位を除去するため、熱酸化を実施し、次にこれによって生成されたＳｉＯ2 をウェットエッチングにより除去する。窒化珪素Ｎからなる層が除去される。
【００５３】
他の絶縁部Ｉ４を生成するため、熱酸化を実施する。他の絶縁部Ｉ４はほぼ５ｎｍの厚さで、溝Ｇの側面の、当該溝Ｇの下部部分上方に配置された部分と、ビット線Ｂの上面とを覆う（図３ａないし図３ｅを参照）。熱酸化はテンパリングステップとして作用し、これによりドープ剤はビット線Ｂから基板１内へ拡散し、そこで第２のドープ領域Ｄ２を形成する（図３ａ，図３ｂを参照）。第２のドープ領域Ｄ２のそれぞれはビット線Ｂが配置されている溝Ｇに境を接しており、ビット線Ｂからは、この第２のドープ領域Ｄ２を生成させたドープ剤が拡散している。第２のドープ領域Ｄ２は、この溝と隣接している溝との間に配置され、溝Ｇの繰り抜き部に境を接し、隣接する溝からは間隔を保っている。
【００５４】
次に、そのままの状態（insitu) でドープしたポリシリコンをほぼ５０ｎｍの厚さで析出させ、その結果溝Ｇが充填される。さらに、珪化タングステンをほぼ８０ｎｍの厚さで析出させる。保護層Ｓを生成させるため、窒化珪素をほぼ５０ｎｍの厚さで析出させる（図３ａないし図３ｄを参照）。
【００５５】
ストライプ状の第３のフォトレジストマスク（図示せず、そのストライプは第１のフォトレジストマスクのストライプに対し横方向に延び、ほぼ１００ｎｍの幅であり、互いにほぼ１００ｎｍの間隔を有している）を用いて、窒化珪素、珪化タングステン、ポリシリコンを、前記他の絶縁部Ｉ４の、ビット線Ｂ上に配置される部分が露出するまでエッチングする。これにより、ポリシリコンおよび珪化タングステンから、ビット線Ｂに対し横方向に延びるワード線Ｗが生じる。ワード線Ｗは、溝Ｇに達する下向きの折り返し部を有している（図３ａないし図３ｅを参照）。
【００５６】
第３のフォトレジストマスクを除去する。漏れ電流を低減させるため、熱酸化を実施し、その結果、他の絶縁部Ｉ４は、部分的にワード線Ｗの下方に至るまで肉厚になる。すなわち、他の絶縁部Ｉ４は、ワード線Ｗのエッジの領域において肉厚になる。この熱酸化は、プレーナートランジスタにおけるいわゆる再酸化ステップに相当している。
【００５７】
絶縁スペーサーＳｐを生成するため、窒化珪素をほぼ１０ｎｍの厚さで析出させ、エッチバックする（図３ａないし図３ｅを参照）。スペーサーＳｐは、ワード線Ｗの側面と、絶縁部Ｉ３および他の絶縁部Ｉ４の一部を覆う。
【００５８】
次に、ＳｉＯ2 をほぼ５０ｎｍの厚さで析出させ、化学・機械的に研磨して、保護層Ｓを露出させる。次に、基板１が露出するまでＳｉＯ2 をエッチバックする。これにより、溝内に絶縁性構造部Ｉ５が生成され、その結果、各溝Ｇ内には、付属のビット線Ｂの上方にワード線Ｗの折り返し部と絶縁性構造部Ｉ５とが交互に配置される（図４ａないし図４ｄを参照）。
【００５９】
次に、そのままの状態（insitu）でドープしたポリシリコンをほぼ１０ｎｍの厚さで析出させる。厚さは、ワード線Ｗの間の中間空間が充填されないほどの薄さである。
【００６０】
ストライプ状の第４のフォトレジストマスク（図示せず、第１のフォトレジストマスクに対応している）を用いて、溝Ｇ上方のポリシリコンを除去する。
【００６１】
第４のフォトレジストマスクを除去する。マスクＭを生成するため、ＳｉＯ2 を高効率ＣＶＤ方法で析出させ、その結果ＳｉＯ2 は、ワード線Ｗの上方に配置されているポリシリコンの一部分の水平表面上方において、さらに下にある部位に比べて厚さがほぼ２倍に、すなわち２０ｎｍに成長する。
【００６２】
次に、ＳｉＯ2 をほぼ１０ｎｍの深さでエッチングし、その結果、ポリシリコンの、ワード線Ｗの間に配置されている部分が露出する。これにより、ＳｉＯ2 からマスクＭが生成される（図４ａないし図４ｄを参照）。
【００６３】
たとえばＨＢｒを用いてポリシリコンと基板１とを選択的にエッチングしてマスクＭと絶縁性構造部Ｉ５とを生成させ、その結果ワード線Ｗの間に、より厳密には溝Ｇの間に凹部Ｖが生成される（図４ｂと図４ｄを参照）。凹部Ｖの深さはほぼ４５０ｎｍであるので、絶縁部Ｉ３の繰り抜き部よりも深い。
【００６４】
凹部Ｖにより、第１のドープ領域Ｄ１からトランジスタのソース／ドレイン領域Ｓ／Ｄｏを生成させる。さらに、ポリシリコンから導電性構造部Ｌを生成させる。この導電性構造部Ｌは、ソース／ドレイン領域Ｓ／Ｄｏと接続されている。ワード線Ｗに沿って互いに隣接している導電性構造部Ｌは、第４のフォトレジストマスクにより予めエッチングステップが施されているため、互いに仕切られている。さらに凹部Ｖにより、第２のドープ領域Ｄ２からトランジスタの下部ソース／ドレイン領域Ｓ／Ｄｕを生成させる（図４ａと図４ｄを参照）。溝の第１の側面においては、ワード線がトランジスタのゲート電極として作用し、他の絶縁部がゲート誘電体として作用する。基板１の、各トランジスタの上部ソース／ドレイン領域Ｓ／Ｄｏと下部ソース／ドレイン領域Ｓ／Ｄｕとの間に配置されている部分は、トランジスタのチャネル領域Ｋａとして作用する。
【００６５】
次に、ＳｉＯ2 をほぼ１００ｎｍの厚さで析出させ、化学・機械的な研磨によりプレーナー化する。これにより、凹部Ｖ内に他の絶縁性構造部Ｉ６が生成される（図４ｂと図４ｄを参照）。
【００６６】
フォトリソグラフィー方法により導電性構造部Ｌを露出させる（図５を参照）。次に、そのままの状態（insitu）でドープしたポリシリコンをほぼ５００ｎｍの厚さで析出させる。フォトリソグラフィー方法により、珪化タングステンとポリシリコンとからコンデンサのメモリノードＫを生成させる。このメモリノードＫは、導電性構造部Ｌと接続されている（図５を参照）。
【００６７】
メモリノードＫの表面を導電性スペーサーＳｐ’によって拡大させる。導電性スペーサーＳｐ’は、珪化タングステンをほぼ２０ｎｍの厚さで析出させ、次にエッチバックさせることにより生成する。コンデンサ誘電体ＫＤを生成するため、窒化珪素をほぼ６ｎｍの厚さで析出させ、ほぼ１ｎｍの深さで表面を酸化させる。個々のコンデンサに共通のコンデンサプレートＰを生成するため、窒化チタンをほぼ１００ｎｍの厚さで析出させる（図５を参照）。
【００６８】
本実施形態では、それぞれトランジスタの１つおよびこれに接続されるコンデンサの１つを有するメモリセルを備えたＤＲＡＭセル装置が生成される。
【００６９】
本実施形態の多くの変形実施形態が可能で、これらの変形実施形態も本発明の範囲内にある。したがって層、溝、構造部、凹部、領域のサイズをその都度の必要条件に適合させることができる。同様のことは、材料の選定に対しても言える。
【図面の簡単な説明】
【図１】  第１の絶縁層と、窒化珪素からなる層と、第２の絶縁層と、溝と、絶縁部とを生成した後の基板の横断面図である。
【図２】  ビット線および第１のドープ領域を生成した後の図１の横断面図である。
【図３Ａ】  他の絶縁部と、第２のドープ領域と、ワード線と、保護層と、スペーサーとを生成した後の図２の横断面図である。
【図３Ｂ】  図３ａのプロセスステップを実施した後の基板の、図３ａの横断面図に平行な横断面図である。
【図３Ｃ】  図３ａのプロセスステップを実施した後の基板の、図３ａの横断面図に垂直な横断面図である。
【図３Ｄ】  図３ａのプロセスステップを実施した後の基板の、図３ｃの横断面図に平行な横断面図である。
【図３Ｅ】  第１の絶縁層と、ビット線と、絶縁部と、他の絶縁部と、ワード線と、スペーサーとを図示した基板の平面図である。
【図４Ａ】  絶縁性構造部と、マスクと、凹部と、導電性構造部と、他の絶縁性構造部と、上部ソース／ドレイン領域と、チャネル領域と、下部ソース／ドレイン領域とを生成した後の、図３ａの横断面図である。
【図４Ｂ】  図４ａのプロセスステップを実施した後の図３ｂの横断面図である。
【図４Ｃ】  図４ａのプロセスステップを実施した後の図３ｃの横断面図である。
【図４Ｄ】  図４ａのプロセスステップを実施した後の図３ｄの横断面図である。
【図５】  メモリノードと、導電性スペーサーと、コンデンサプレートとを生成した後の、図４ｄの横断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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