(57)【特許請求の範囲】
【請求項１】
複数本のｃPCIバスの割り込み用信号線のいずれか一本を介して同期信号が接続される第１の制御ボードと第２の制御ボードとを有し、第１，第２の制御ボードにそれぞれ接続された子局を介して複数の制御対象の同期制御を行う数値制御装置であって、
前記第１の制御ボードは、
同期信号を出力するタイミング発生器と、タイミング発生器からの同期信号の替わりに検査信号を出力する出力信号制御部と、を有し、
前記第２の制御ボードは、
前記複数本の割り込み用信号線のうち、前記検査信号が検知された割り込み用信号線を、同期信号を受信する割り込み用信号線として選択設定する信号選択部と、
選択設定された割り込み用信号線を介して送られてくる第１の制御ボードからの同期信号にタイミングを合わせて、接続された子局に指令を送信する指令出力手段と、
を有することを特徴とする数値制御装置。
【請求項２】
一定周期の信号である同期信号にタイミングを合わせて、制御対象を制御する子局に指令を送信する第１の制御ボードが、複数本のｃPCIバスの割り込み用信号線のいずれか一本を介して、前記同期信号を第２の制御ボードに送り、第２の制御ボードが前記同期信号にタイミングを合わせて、第２の制御ボードに接続された子局に指令を送信することで、第１，第２の制御ボードに接続した制御対象の同期制御を行う数値制御装置の制御方法であって、
前記第１の制御ボードは、同期信号を検査信号に変化させる出力信号制御工程を有し、
前記第２の制御ボードは、前記複数本の割り込み用信号線のうち、前記検査信号が検知された割り込み用信号線を、同期信号を受信する割り込み用信号線として選択設定する信号選択工程と、
選択設定された割り込み用信号線を介して第１の制御ボードから送られてくる信号にタイミングを合わせて、接続された子局に指令を送信する指令出力工程と、
を有することを特徴とする数値制御装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数の制御対象の同期制御を行う数値制御装置、特に、ｃPCIに準拠したバスで接続した複数の制御ボードを用いて、同期制御を行う数値制御装置に関するものである。
【０００２】
【従来の技術】
数値制御装置では、一定周期のクロックである同期信号にタイミングを合わせて、複数の制御ボードからそれぞれの制御対象を制御する子局に指令を送信し、制御対象をタイミングを合わせて制御する同期制御を行っている。従来の同期制御を行う数値制御装置について説明する。
【０００３】
図５は従来技術の数値制御装置の一例を示す概略構成図で、ｃＰＣＩ（Compact Peripheral Component Interconnect ）に準拠したバス（以下ｃＰＣＩバスと略す）で互いに接続された複数枚の制御ボードを使用して同期制御を行う場合を示している。以下図５を参照して従来技術の説明を行う。数値制御装置１は、第１の制御ボード３で生成される一定周期の同期信号Ｓｙで動作のタイミングを取りシステム全体の制御を行っているメインＣＰＵボード２と、前記メインＣＰＵボード２と同様に同期信号Ｓｙでタイミングを取り動作する第１の制御ボード３と第２の制御ボード４とで構成され、各ボードはｃＰＣＩバス１１にＪ１コネクタで接続されている。第１の制御ボード３は、一定周期の同期信号Ｓｙを生成するタイミング制御部３３と、前期タイミング制御部３３より出力される一定周期の同期信号Ｓｙでタイミングを取り、接続されている子局７、子局８とのデータの授受を制御する通信制御部３２と、メインＣＰＵボード２と通信制御部３２とでデータの授受を行うために設けられた共有メモリ３１とで構成されている。第２の制御ボード４は、第１の制御ボード３内のタイミング制御部３３より出力される一定周期の同期信号Ｓｙでタイミングを取り、接続されている子局９、子局１０とのデータの授受を制御する通信制御部４２と、メインＣＰＵボード２と前記通信制御部４２とでデータの授受を行うために設けられた共有メモリ４１と、で構成されている。
【０００４】
上記構成の数値制御装置１において、第１の制御ボード３内のタイミング制御部３３より出力される一定周期の同期信号ＳｙはｃＰＣＩバス１１のＪ１コネクタのＡ３ピンへ出力されるように予め決められている。図７に示されるようにｃＰＣＩバス１１では、各スロットのＪ１コネクタの割り込み用信号線であるＡ３ピン、Ｂ３ピン、Ｃ３ピン、Ｅ３ピンが循環して接続する循環接続で接続されており、第１の制御ボード３をスロット２に挿入した場合、同期信号Ｓｙはスロット２のＡ３ピンから送信されるので、スロット１（システムスロット）にあるメインＣＰＵボード２では、同期信号ＳｙはＥ３ピンを介して受信され、メインＣＰＵボード２はＩＮＴＤ＃（Ｅ３ピン）より入力される同期信号Ｓｙでタイミングを取って動作する。また、第２の制御ボード４をスロット４に挿入した場合、第１の制御ボード３より出力される一定周期の同期信号Ｓｙは、第２の制御ボード４でｃＰＣＩバス１１のＪ１コネクタのＣ３ピンより入力されることになる。そこで、Ｃ３ピンから入力される同期信号Ｓｙを受信して、第１の制御ボード３と同じタイミングで子局９，１０に指令を送信するために、第２の制御ボード４ではＣ３ピンから信号を受信するようにスイッチ４４の設定を行う。
【０００５】
また、図６は別の従来技術の数値制御装置１の一例を示す概略構成図であり、ｃＰＣＩバス１１のＪ２コネクタの追加拡張信号線１２を利用して、複数枚の制御ボード間で同期信号Ｓｙを送受信し、同期制御を行う場合を示している。以下図６を参照して、この従来技術の数値制御装置１の説明を行う。数値制御装置１は第１の制御ボード３で生成される一定周期の同期信号Ｓｙでタイミングを合わせてシステム全体の制御を行っているメインＣＰＵボード２と、制御対象を制御する子局７，８と制御指令等の制御に必要なデータを送受信する第１の制御ボード３と、同様に子局９，１０と制御指令等を送受信する第２の制御ボード４とで構成され、各ボード間はｃＰＣＩバス１１に、Ｊ１およびＪ２コネクタで接続されている。このとき、一定周期の同期信号Ｓｙは、Ｊ２コネクタ内に予め準備されている追加拡張信号線１２を介して、第１の制御ボード３から他のボードに送信される構成となっている。第１の制御ボード３は、一定周期の同期信号Ｓｙを生成するタイミング制御部３３と、前期タイミング制御部３３より出力される一定周期の同期信号Ｓｙでタイミングを取り接続されている子局７、子局８とデータの授受を制御する通信制御部３２と、前記メインＣＰＵボード２と通信制御部３２とでデータの授受を行うために設けられた共有メモリ３１とで構成されている。第２の制御ボード４は、第１の制御ボード３内のタイミング制御部３３より出力される一定周期の同期信号Ｓｙでタイミングを取り接続されている子局９、子局１０とデータの授受を制御する通信制御部４２と、メインＣＰＵボード２と前記通信制御部４２とでデータの授受を行うために設けられた共有メモリ４１とで構成されている。
【０００６】
上記構成の数値制御装置１において、第１の制御ボード３内の通信制御部３２はタイミング制御部３３より出力される同期信号Ｓｙを受信したタイミングで、接続される子局７、子局８と通信を行う。つまり、メインＣＰＵボード２により共有メモリ３１に書き込まれた指令を送信し、また、各子局７，８より受信した応答を共有メモリ３１に書き込む動作を行っている。同様に第２の制御ボード４内の通信制御部４２は、第１の制御ボード３内のタイミング制御部３３がｃＰＣＩバス１１に出力する一定周期の同期信号Ｓｙを受信したタイミングで、接続される子局９、子局１０と通信を行う。つまり、メインＣＰＵボード２により共有メモリ４１に書き込まれた指令を各子局９，１０に送信し、また、各子局９，１０より受信した応答を共有メモリ４１に書き込む動作を行っている。
【０００７】
メインＣＰＵボード２は第１の制御ボード３内のタイミング制御部３３よりｃＰＣＩバス１１に出力される同期信号Ｓｙを受信したタイミングで、ｃＰＣＩバス１１を介して、第１の制御ボード３内の共有メモリ３１、第２の制御ボード４内の共有メモリ４１にアクセスし、各制御ボード３，４に接続されている子局７〜１０とデータの授受を行い、システム全体を同期制御している。
【０００８】
【発明が解決しようとする課題】
しかしながら、図５の一例の数値制御装置１においては、図７に示されるようにｃＰＣＩバス１１上の割り込み用信号線ＩＮＴＡ〜Ｄ＃は挿入されるスロット毎に循環接続されているため、スロット２に挿入された第１の制御ボード３内のタイミング制御部３３より出力される一定周期の同期信号Ｓｙを第２の制御ボード４で受信するために、第１の制御ボード３と第２の制御ボード４がどこに挿入されているのかを意識して、第２の制御ボード４のスイッチ設定を行わなければならず、その設定作業が煩わしいという問題点があった。また、図６の一例の数値制御装置１においては、ｃＰＣＩバス１１のＪ２コネクタ内に予め設けられた追加拡張信号線１２を使用しなければならず、Ｊ２コネクタが余分に必要になり、追加拡張されたＪ２コネクタに対応した設計を行わなければならないという問題点があった。
【０００９】
本発明は上記のような問題に対処するものであり、本発明の目的はｃＰＣＩバス１１のＪ２コネクタ内の追加拡張信号線１２を使用せずにＪ１コネクタ内の信号線のみを使用して、複数の制御ボード間で同期信号Ｓｙの送受信を実現し、且つ、各制御ボードが挿入されたスロット位置を意識することなく、信号線設定できる、複数の制御ボードで同期制御を行う数値制御装置１を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る数値制御装置は、複数本のｃPCIバスの割り込み用信号線のいずれか一本を介して同期信号が接続される第１の制御ボードと第２の制御ボードとを有し、第１，第２の制御ボードにそれぞれ接続された子局を介して複数の制御対象の同期制御を行う数値制御装置であって、前記第１の制御ボードは、同期信号を出力するタイミング発生器と、タイミング発生器からの同期信号の替わりに検査信号を出力する出力信号制御部と、を有し、前記第２の制御ボードは、前記複数本の割り込み用信号線のうち、前記検査信号が検知された割り込み用信号線を、同期信号を受信する割り込み用信号線として選択設定する信号選択部と、選択設定された割り込み用信号線を介して送られてくる第１の制御ボードからの同期信号にタイミングを合わせて、接続された子局に指令を送信する指令出力手段と、を有することを特徴としている。
【００１１】
本発明の数値制御装置によれば、同期信号Ｓｙを送信するのにｃＰＣＩバスのＪ２コネクタを使用せずにすみ、また、各制御ボードがｃＰＣＩバスのどのスロットに挿入されていても、スロットの位置を意識することなく同期信号Ｓｙを受信する設定を行うことが可能となり、複数枚の制御ボードによる同期制御に良好な数値制御装置を提供することができる。さらに、本発明の制御方法は、一定周期の信号である同期信号にタイミングを合わせて、制御対象を制御する子局に指令を送信する第１の制御ボードが、複数本のｃPCIバスの割り込み用信号線のいずれか一本を介して、前記同期信号を第２の制御ボードに送り、第２の制御ボードが前記同期信号にタイミングを合わせて、第２の制御ボードに接続された子局に指令を送信することで、第１，第２の制御ボードに接続した制御対象の同期制御を行う数値制御装置の制御方法であって、前記第１の制御ボードは、同期信号を検査信号に変化させる出力信号制御工程を有し、前記第２の制御ボードは、前記複数本の割り込み用信号線のうち、前記検査信号が検知された割り込み用信号線を、同期信号を受信する割り込み用信号線として選択設定する信号選択工程と、選択設定された割り込み用信号線を介して第１の制御ボードから送られてくる信号にタイミングを合わせて、接続された子局に指令を送信する指令出力工程と、を有することを特徴とする。
【００１２】
【発明の実施の形態】
以下に本発明の一実施形態について、図１，２，３を参照して説明する。
【００１３】
図１は本実施形態のｃＰＣＩバス１１で互いに接続した複数枚の制御ボードを使用して同期制御を行う数値制御装置を示す概略構成図である。以下図１を参照して、本実施形態の構成及び動作を説明する。
【００１４】
図１に示される本実施形態の数値制御装置１では、ｃＰＣＩバス１１を介して互いに接続したメインＣＰＵボード２と第１の制御ボード３と第２の制御ボード４が設けられている。第１の制御ボード３には共有メモリ３１、通信制御部３２、同期信号Ｓｙを生成するタイミング制御部３３、出力信号制御部３５が設けられている。また、第２の制御ボード４には、共有メモリ４１、通信制御部４２、信号選択部４６が設けられている。図５に示す従来技術と同一番号にて示されている構成要素については、機能はほぼ同一である。
【００１５】
上記構成の本実施形態では、第１の制御ボード３のタイミング制御部３３から送信される同期信号Ｓｙを、自動的に第２の制御ボード４において受信可能に設定するモードである同期信号選択モードがある。同期信号選択モード時では、まず始めに、メインＣＰＵボード２から出力信号制御部３５にＯＮ，ＯＦＦ指令が送られ、出力信号制御部３５はその指令を受け取ると、タイミング制御部３３が接続する割り込み信号線と同じ信号線であるｃＰＣＩバス１１のＪ１コネクタのＡ３ピンに対応する信号をＯＮ，ＯＦＦさせ、検査信号を送信する。検査信号が送信される間は同期信号は送信されず、検査信号により同期信号が変化される。次に、第２の制御ボード４に備えられる信号選択部４６が、出力信号制御部３５がｃＰＣＩバス１１上に出力した検査信号による同期信号の変化を検知し、その変化が検出された割り込み信号線からの信号を通信制御部４２が受信するように設定する。数値制御装置１が同期信号選択モードで上記の処理を行うことにより、各制御ボード３，４がどのスロットに挿入されているか意識することなく、同期信号Ｓｙを受信する設定を行うことが可能となる。
【００１６】
次に、上述の処理を実現する出力信号制御部３５及び信号選択部４６について、詳しく説明する。図２は出力信号制御部３５の一例を示すブロック図であり、出力信号制御部３５は、メインＣＰＵボード２から指令される命令を解釈するデコーダ３５１と、解釈された信号ＯＮ／ＯＦＦ−ＳＩＧによって出力をＯＮ、ＯＦＦし、検査信号ＣＮＴＳＩＧを送信するレジスタ３５２と、レジスタ３５２からの出力とタイミング制御部３３からの同期信号Ｓｙをオープンドレインロジック３５４に伝えるオアロジック３５３と、ｃＰＣＩバス１１の割り込み信号ＯＲＧ−ＩＮＴＡ＃として出力するためのオープンドレインロジック３５４から構成されている。図３は信号選択部４６の一例を示すブロック図であり、信号選択部４６は、同期信号選択モードを指定し、カウントする値を設定する同期信号選択モードレジスタ４６１と同期信号選択モード時のみｃＰＣＩバス１１上の４本の割り込み信号ＩＮＴＡ〜Ｄ＃それぞれのＯＮ／ＯＦＦの回数をカウントし、同期信号選択モードレジスタ４６１に設定された値とカウント値が一致したときに、その一致した信号が送られてきた割り込み信号線を選択するＳＥＬ信号を出力するカウンタ部４６２と、ＳＥＬ信号により選択された割り込み信号線を同期信号Ｓｙを受信する信号線として接続するセレクタ４６３から構成される。
【００１７】
信号選択部４６で同期信号Ｓｙを受信する設定を行う処理の流れを図４のタイムチャートを参照して説明する。まず始めに、メインＣＰＵボード２は電源投入後の初期化時に、第２の制御ボード４内の信号選択部４６内の同期信号選択モードレジスタ４６１に、同期信号選択モードであることを識別するための同期信号選択モードフラグと、カウントする値（たとえば３）をセットし、また同時にカウンタ部４６２に指令を送り、同期信号選択モードフラグがＯＮとなってから、所定の時間（たとえば５秒間）割り込み信号線ＩＮＴＡ＃〜Ｄ＃のそれぞれのＯＮ，ＯＦＦ回数をカウントさせる。次にメインＣＰＵボード２は第１の制御ボード３内の出力信号制御部３５に対してＯＲＧ−ＩＮＴＡ＃信号を前記同期信号選択モードレジスタに設定した値と同じだけＯＮ，ＯＦＦする検査信号を送信させる指令を行う。この指令をデコーダ３５１が解釈し、解釈された指令に従い検査信号生成部であるレジスタ３５２が出力ＣＮＴＳＩＧをＯＮ、ＯＦＦし、オアロジック３５３、オープンドレインロジック３５４を介してＯＲＧ−ＩＮＴＡ＃がＯＮ，ＯＦＦし、最終的に第１の制御ボード３が挿入されているスロット２に対応するｃＰＣＩバス１１のＪ１コネクタのＡ３ピンのＩＮＴＤ＃信号がＯＮ，ＯＦＦする。このとき、少なくともカウンタ部４６２がＯＮ，ＯＦＦをカウントしている間は、出力信号制御部３５からの出力は同期信号Ｓｙを出力せず、検査信号のみを出力する。第２の制御ボード４の信号選択部４６は４本の割り込み信号線それぞれのＯＮ／ＯＦＦ変化をカウントしているが、スロット２のＡ３ピンを介して送信される検査信号は、スロット４に挿入されている第２の制御ボード４ではＣ３ピンで受信されるので、Ｃ３ピンで受信される信号のみ３回のＯＮ／ＯＦＦがカウントされる。したがって、同期信号選択モードレジスタ４６１に設定されたカウントする値（３）とカウンタ部４６２でＣ３ピン（ＩＮＴＤ＃）の変化をカウントした値が一致し、そのカウント値が一致した信号線を選択するＳＥＬＤ信号が出力される。セレクタ４６３は、カウンタ部４６２より出力されたＳＥＬＤ信号により、Ｃ３ピンを同期信号Ｓｙが送られてくるピンとして、同期信号Ｓｙを受信する設定を行う。また、他のＩＮＴＡ＃〜Ｃ＃が送信される信号線には、他の様々な割り込み信号が送信されているが、カウント値は設定された値（３）と一致せず、選択されない。このとき、検査信号を送信しない信号線についても偶然にＯＮ，ＯＦＦ回数が設定された値と同じ３回であったとしても、カウント値が一致した信号線が複数ある場合には、上記の処理を再度行うように設定すれば良い。
【００１８】
【発明の効果】
本発明の数値制御装置１によれば、同期信号Ｓｙを送信するのにｃＰＣＩバス１１のＪ２コネクタを使用せずにすみ、また、第１の制御ボード３、第２の制御ボード４がｃＰＣＩバス１１のどのスロットに挿入されていても、スロットの位置を意識することなく同期信号Ｓｙを受信する設定を行うことが可能となり、複数枚の制御ボードによる同期制御に良好な数値制御装置１を提供することができる。
【図面の簡単な説明】
【図１】  本発明の数値制御装置の一実施形態を示す概略構成図である。
【図２】  本実施形態の出力信号制御部を示すブロック図である。
【図３】  本実施形態の信号選択部を示すブロック図である。
【図４】  本実施形態の数値制御装置の処理の流れを示すタイムチャートである。
【図５】  従来の数値制御装置の一例を示す概略構成図である。
【図６】  従来の数値制御装置の別の一例を示す概略構成図である。
【図７】  ｃＰＣＩバス上の割り込み信号ＩＮＴＡ〜Ｄ＃の各スロット間での接続を示す説明図である。
【符号の説明】
１  数値制御装置、２  メインＣＰＵボード、３  第１の制御ボード、４  第２の制御ボード、５，６  通信線、７，８，９，１０  子局、１１  ｃＰＣＩバス、３１，４１  共有メモリ、３２，４２  通信制御部、３３  タイミング制御部、４４  スイッチ、３５  出力信号制御部、４６  信号選択部。
【図１】
0003826004.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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