(57)【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、
前記導体フレームは、前記半導体チップの裏面に対向する部分を磁性体で構成したことを特徴とする半導体装置。
【請求項２】
前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、
前記導体フレームと前記半導体チップとの間に磁性体層を設けたことを特徴とする半導体装置。
【請求項４】
前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インダクタンス素子を有する半導体装置に関する。
【０００２】
【従来の技術】
従来のインダクタンス素子は、内鉄型や外鉄型などコイルと磁性材料を複合させたものを用いてきた。これは、▲１▼回路からの要求インダクタンスが大きかったためにインダクタンス素子が大きくなり、ＩＣ上にモノリシック形成するのに適さなかったこと、▲２▼磁性材料を用いたプロセスがＩＣプロセスに適さなかったこと、などに起因する。
【０００３】
また、磁性材料を用いてきたのは、磁性材料を用いることでコイル通電時に発生する磁束を有効活用し、インダクタンスを増大することができたためである。
【０００４】
しかし、近年、回路での使用周波数が大きくなるに従って、回路からの要求インダクタンスが小さくなり、高速ＩＣなどで、ＩＣ上にインダクタンス素子を搭載する要求が出てきている。さらに、デバイスの小型化のために、ＩＣ上への一体化や、マルチチップモジュールなどによるモジュール化などの要求が出てきている。
【０００５】
ＩＣ上にインダクタンス素子を形成するには、ミアンダコイル（図１２（ａ）参照）やスパイラルコイル（図１２（ｂ）参照）などの平面構造を有するコイルが適している。これは、多層コイルを使用する場合に比べ、接触抵抗やＶＩＡ抵抗などを無視でき、デザインが容易であるためである。
【０００６】
図１３は、インダクタンス素子を搭載した従来の樹脂封止型半導体装置の一例を示す断面図である。
【０００７】
この半導体装置は、ベッド１０１の上面にマウント材１０２によって固着された半導体チップ１０３を備えている。この半導体チップ１０３の主面には、スパイラルコイルから成るインダクタンス素子１０４が形成されている。その拡大図を図１４に示す。そして、この半導体チップ１０３の電極とリード１０６とがボンディングワイヤ１０５を介して接合され、前記リード１０６の一部を外部に引き出す形で前記半導体チップ１０３、前記リード１０６及び前記ボンディングワイヤ１０５を含む全体が樹脂１０７でモールドされている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置では、次のような問題点があった。
【０００９】
図１４に示すように、半導体チップ１０３上にスパイラルコイル１０４を形成すると、コイルに電流を流したときに発生する等ベクトルポテンシャル線を表した図１５に示すように、磁束は、コイル形成面に対し垂直方向に形成される。該コイルを高周波で用いる場合では、コイルに流れる電流が高周波電流となるため発生する磁界方向も電流と同じ周波数で変化する。この為、コイル１０４の近くに導体３０１を配置すると、該導体３０１内に渦電流が発生し、その結果、コイル１０４のインダクタンスは低下する。
【００１０】
図１３に示すように、通常の半導体パッケージにおいては、ベッド１０１に半導体チップ１０３をマウントする。これによって、Ｓｉ表面に形成されたコイル１０４とベッド１０１間の距離は、チップ厚さと同程度になる。この為、インダクタンス素子に対し、チップ厚さのところに導体が隣接していることになる。
【００１１】
図１６は、Ｃｕ導体とインダクタンス素子間の距離の関係を示すグラフである。使用周波数は１０ＭＨｚである。ここでコイルは、外径：４０００μｍ、コイル幅：８０μｍ，コイル間スペース：８０μｍ，巻数：１０ターン、コイル厚さ：１９μｍのものを用いた。導体としては厚さ０．１５ｍｍのＣｕ板を用いた。図１６に示すように、距離が近くなるほどインダクタンスは低下し、特に０．６ｍｍ以下では略距離の１乗で減少することが分かる。
【００１２】
図１３の従来構造の半導体装置では、前述したようにインダクタンス素子１０４に対し、チップ厚さのところに導体であるベッド１０１が隣接している構造であり、これは、図１６のグラフから明らかなように、インダクタンスが十分低下してしまう厚さになる。例えば、基板厚さ０．２９ｍｍの場合では、インダクタンスは設計値に対し、６９％に低下する。
【００１３】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、ベッドで発生する渦電流を減少させて、コイルのインダクタンス低下を抑制した半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明に係る半導体装置では、半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、前記導体フレームは、前記半導体チップの裏面に対向する部分を磁性体で構成したことを特徴とする。
【００１５】
請求項２記載の発明に係る半導体装置では、請求項１記載の半導体装置において、前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したことを特徴とする。
【００１６】
請求項３記載の発明に係る半導体装置では、半導体チップと、前記半導体チップの表面上に形成された平面構造を有するインダクタンス素子とを有し、前記半導体チップが導体フレーム上に固定されてパッケージングされた半導体装置において、前記導体フレームと前記半導体チップとの間に磁性体層を設けたことを特徴とする。
【００１７】
請求項４記載の発明に係る半導体装置では、請求項３記載の半導体装置において、前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１９】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図であり、平面構造のコイルを有する半導体チップをパッケージに実装した断面を表している。
【００２０】
コイルを形成した面をチップ表面と称した場合、チップ裏面をパッケージのベッド（導体フレーム）に固着させるが、本実施形態においては該ベッドに磁性体を用いた点が特徴となっている。
【００２１】
具体的には、この半導体装置は、磁性体で構成されたベッド１１の上面にマウント材１２によって固着された半導体チップ１３を備えている。本実施形態の磁性体１１の緒言を図２に示す。磁性体で構成するベッド１１は、例えば急冷薄帯作成法によって作成された、５０μｍの（Ｃｏ０．８８Ｆｅ０．０６Ｎｉ０．０４Ｎｂ０．０２）７５Ｓｉ１０Ｂ１５のアモルファスリボンを、打ち抜き加工して作製する。この時用いる磁性体は、パーマロイに代表される結晶性のメタル系軟磁性体、フェライト等の結晶性の酸化物系軟磁性体、Ｃｏ−Ｚｒ−Ｎｂ等のアモルファス系軟磁性膜、あるいはナノクリスタル、ヘテロアモルファスなどの軟磁性膜を用いる。上述したもの以外でも軟磁性を示す磁性膜であればよい。
【００２２】
この半導体チップ１３の主面には、スパイラルコイルから成るインダクタンス素子１４が形成されている。本実施形態のインダクタンス素子１４の緒言を図３に示す。
【００２３】
そして、この半導体チップ１３の電極とリード１６とがボンディングワイヤ１５を介して接合され、前記リード１６の一部を外部に引き出す形で前記半導体チップ１３、前記リード１６及び前記ボンディングワイヤ１５を含む全体が樹脂１７でモールドされている（例えばトランスファーモールド法による）。
【００２４】
図４（ａ），（ｂ）は、本実施形態と従来例における磁路の概念的な模式図を示し、同図（ａ）は本実施形態の磁路であり、同図（ｂ）は従来例の磁路を表している。
【００２５】
ベッド１１を磁性体で構成した本実施形態では、インダクタンス素子１４により発生しベッド１１を通過する磁束のうち、ベッド１１形成面と平行な成分が増大し垂直成分が減少するため、ベッド１１の形成面内の渦電流が減少していることが分かる。
【００２６】
これにより、渦電流損失が低減し、インダクタンス素子１４のインダクタンス低下を抑制することができる。
【００２７】
図５は、本実施形態に係る効果を示す図であり、１０ＭＨｚにおいて、実装方式の違いによるインダクタンスの変化を表している。
【００２８】
同図に示すように、本実施形態による場合の実装時のインダクタンスと、従来の非磁性材によるベッドを用いた場合のインダクタンスとを比較した場合に、本実施形態の方が従来実装に比べてインダクタンスが３７％向上している。また、実装前に比ベインダクタンスが減少しているが、これは磁性体内部での渦電流損失による減少である。また、ＤＣ（あるいは十分低周波数）ではベッドに磁性体を用いることでインダクタンスは７％向上する。
【００２９】
また、本実施形態と従来例でのインダクタンスの周波数特性を図６に示す。同図に示すように、低周波帯域では磁気回路の磁気抵抗減少によりインダクタンスが増大している。
【００３０】
前述したように、高周波で使用するコイルを内蔵した半導体チップを通常の実装方法で実装した場合、コイルに発生する磁束により半導体チップをマウントするベッド内に渦電流が発生し、実質的なインダクタンスが低下してしまう。このことを避けるために、本実施形態では、パッケージのベッド１１として磁性材料を用いるようにしたので、十分大きなインダクタンスを有する半導体チップを実装して使用することができる。
【００３１】
なお、磁性体であるベッド１１と半導体チップ１３との間を固着する上記マウント材１２として、磁性体を材料に含む接着材料を用いてもよい。これにより、マウント材１２として、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減することができるので、インダクタンス低下をより一層抑制することができる。
【００３２】
［第２実施形態］
図７は、本発明の第２実施形態に係る半導体装置の構成を示す断面図であり、平面構造のコイルを有する半導体チップをパッケージに実装した断面を表している。
【００３３】
本実施形態に係る半導体装置の構造は、上記第１実施形態に構造において、ベッド１１を非磁性体の導体フレームで構成したベッド１１Ａに置き換え、このベッド１１Ａと前記半導体チップ１３との間に磁性体層２１を設けたものである。
【００３４】
このような構造を実現するには、チップを表面に形成したウエハの裏面に、スパッタや蒸着等の気相成長法、あるいはメッキ法などのウェット法によって磁性体層２１を形成し、個々のチップにダイシングした後に、マウント材１２でベッド１１Ａにマウントする。磁性体層２１として本実施形態においては、１．５μｍ×４層のＦｅＣｏＢＣ膜を用いている。この時用いる磁性体は、パーマロイに代表される結晶性のメタル系軟磁性体、フェライト等の結晶性の酸化物系軟磁性体、Ｃｏ−Ｚｒ−Ｎｂ等のアモルファス系軟磁性膜、あるいはナノクリスタル、ヘテロアモルファスなどの軟磁性膜を用いる。上述したもの以外でも軟磁性を示す磁性膜であればよい。本実施形態の磁性体層２１の緒言を図８に示す。
【００３５】
図９（ａ），（ｂ）は、本実施形態と従来例における磁路の概念的な模式図を示し、同図（ａ）は本実施形態の磁路であり、同図（ｂ）は従来例の磁路を表している。
【００３６】
同図より明らかなように、ベッド１１Ａと半導体チップ１３との間に磁性体層２１を設けた本実施形態では、インダクタンス素子１４により発生した磁束のほとんどは軟磁性層２１内部を通過する際に磁性層形成面と平行な成分が大きくなる為、磁性体内部で発生する渦電流が減少し、また、上記磁束成分の変化により、ベッド１１Ａ内の磁束の絶対値が減少し、ベッド１１Ａを通過する磁束のうち、ベッド１１Ａ形成面と平行な成分が増大し垂直成分が減少するため、ベッド１１Ａの形成面内の渦電流が減少する。
【００３７】
これにより、渦電流損失が低減し、インダクタンス素子１４のインダクタンス低下を抑制することができる。
【００３８】
図１０は、本実施形態に係る効果を示す図であり、１０ＭＨｚにおいて、実装方式の違いによるインダクタンスの変化を表している。
【００３９】
同図に示すように、本実施形態の方が従来実装に比べてインダクタンスが３５％向上している。また、実装前に比ベインダクタンスが減少しているが、これは磁性体内部での渦電流損失及び磁性体の裏面に漏洩した磁束によりベッド１１Ａ導体内に発生した渦電流損失による減少である。また、ＤＣ（あるいは十分低周波数）ではチップ裏面に磁性体を設けることでインダクタンスは７％向上する。
【００４０】
ここで、本実施形態と従来例でのインダクタンスの周波数特性を図１１に示す。同図に示すように、低周波帯域では磁気回路の磁気抵抗減少によりインダクタンスが増大している。
【００４１】
なお、本実施形態では、チップを表面に形成したウエハの裏面に、スパッタや蒸着等の気相成長法などによって磁性体層２１を形成したが、急冷薄帯作成法等によって作成した薄膜状磁性膜を挿入することで磁性体層２１を形成するようにしてもよい。さらに、これらの方法の代わりに、ベッド１１Ａをチップ１３に接着するマウント材に磁性体を有するものを用いることで磁性体層２１を形成してもよい。
【００４２】
また、ベッド１１Ａと磁性体層２１との間を固着する上記マウント材１２として、磁性体を材料に含む接着材料を用いてもよい。これにより、マウント材１２として、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減することができるので、インダクタンス低下をより一層抑制することができる。
【００４３】
【発明の効果】
以上詳細に説明したように、請求項１記載の発明に係る半導体装置によれば、半導体チップが固定される導体フレームは、半導体チップの裏面に対向する部分を磁性体で構成したので、インダクタンス素子により発生し導体フレームを通過する磁束のうち、導体フレーム形成面の平行成分が増大し垂直成分が減少するため、導体フレームの形成面内の渦電流が減少する結果、渦電流損失が低減し、インダクタンス素子のインダクタンス低下を抑制することができる。また、低周波策域では磁気回路の磁気抵抗減少によりインダクタンスが増大する。
【００４４】
請求項２記載の発明に係る半導体装置によれば、請求項１記載の半導体装置において、前記導体フレームと前記半導体チップとの間を、磁性体を材料に含む接着材料により接着したので、マウント材層における渦電流損失を低減し、上記請求項１の発明の効果をより顕著にすることができる。
【００４５】
請求項３記載の発明に係る半導体装置によれば、半導体チップが固定される導体フレームと半導体チップとの間に磁性体層を設けたので、上記請求項１の発明と同等の効果を奏する。
【００４６】
請求項４記載の発明に係る半導体装置によれば、請求項３記載の半導体装置において、前記導体フレームと前記磁性体層との間を、磁性体を材料に含む接着材料により接着したので、非磁性の接着材料を用いる場合に比べ、マウント材層における渦電流損失を低減し、上記請求項３の発明の効果をより顕著にすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１実施形態の磁性体１１の緒言を示す図である。
【図３】第１実施形態のインダクタンス素子１４の緒言を示す図である。
【図４】第１本実施形態と従来例における磁路の概念的な模式図である。
【図５】  第１実施形態に係る効果を示す図である。
【図６】第１実施形態と従来例でのインダクタンスの周波数特性を示す図である。
【図７】本発明の第２実施形態に係る半導体装置の構成を示す断面図である。
【図８】第２実施形態の磁性体層２１の緒言を示す図である。
【図９】第２実施形態と従来例における磁路の概念的な模式図である。
【図１０】第２実施形態に係る効果を示す図である。
【図１１】第２実施形態と従来例でのインダクタンスの周波数特性を示す図である。
【図１２】平面構造を有するコイルの平面図である。
【図１３】インダクタンス素子を搭載した従来の樹脂封止型半導体装置の一例を示す断面図である。
【図１４】図１３中のインダクタンス素子を有する半導体チップの拡大図である。
【図１５】従来の等ベクトルポテンシャル線を示す図である。
【図１６】Ｃｕ導体とインダクタンス素子間の距離の関係を示すグラフである。
【符号の説明】
１１  磁性体ベッド
１１Ａ  ベッド
１２  マウント材
１３  半導体チップ
１４  インダクタンス素子
１５  ボンディングワイヤ
１６  リード
１７  樹脂
２１  磁性体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003781610.tif 000007
【図７】
0003781610.tif 000008
【図８】
0003781610.tif 000009
【図９】
0003781610.tif 000010
【図１０】
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【図１１】
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【図１２】
0003781610.tif 000013
【図１３】
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【図１４】
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【図１５】
0003781610.tif 000016
【図１６】
0003781610.tif 000017