(57)【特許請求の範囲】
【請求項１】
テストパターン及び前記テストパターンに付加された同一アドレスの繰返回数を示すリピートデータを格納する第１の格納手段と、前記テストパターンへのアクセス順序を示すプログラムであって、インクリメント命令が圧縮されているプログラムを格納する第２の格納手段と、前記プログラムに従いシーケンス制御信号を生成するシーケンス制御手段と、前記シーケンス制御信号を基に前記第１の格納手段に対して供給するアクセスアドレスを生成するアドレス生成手段と、前記圧縮されたインクリメント命令を展開する手段と、前記リピートデータを基に、指定回数だけカウントダウンするリピートカウンタを用いて前記第１の格納手段のアドレスを制御するリピート制御手段とを有するパターン発生器を備え、
前記リピート制御手段は、前記リピートカウンタが指定回数だけカウントダウンを行っている間は他の回路の機能を停止させるために、前記シーケンス制御手段に対しリピート開始又は終了信号を送ることを特徴とする半導体試験装置。
【請求項２】
請求項１記載の半導体試験装置において、前記第２の格納手段に同一アドレスを繰り返し発生するためのリピートデータの一部を格納することを特徴とする半導体試験装置。
【請求項３】
テストパターンと前記テストパターンに付加され、同一アドレスの繰返回数を示すリピートデータのアドレスとを格納する第１の格納手段と、前記テストパターンへのアクセス順序を示すプログラムであって、インクリメント命令が圧縮されているプログラムを格納する第２の格納手段と、前記リピートデータを格納する第３の格納手段と、前記プログラムに従いシーケンス制御信号を生成するシーケンス制御手段と、前記シーケンス制御信号を基に前記第１の格納手段に供給するアクセスアドレスを生成するアドレス生成手段と、前記圧縮されたインクリメント命令を展開する手段と、前記リピートデータを基に、指定回数だけカウントダウンするリピートカウンタを用いて前記第１の格納手段のアドレスを制御するリピート制御手段とを有するパターン発生器を備え、
前記リピート制御手段は、前記リピートカウンタが指定回数だけカウントダウンを行っている間は他の回路の機能を停止させるために、前記シーケンス制御手段に対しリピート開始又は終了信号を送ることを特徴とする半導体試験装置。
【請求項４】
テストパターン及び前記テストパターンに付加された同一アドレスの繰返回数を示すリピートデータを第１のメモリに格納するステップと、前記テストパターンへのアクセス順序を示すプログラムであって、インクリメント命令が圧縮されているプログラムを第２のメモリに格納するステップと、前記プログラムを基に前記第１のメモリに対してアクセスアドレスを生成するステップと、前記圧縮されたインクリメント命令を展開するステップと、前記リピートデータを基に、指定回数だけカウントダウンするリピートカウンタを用いて前記第１のメモリのアドレスを制御するステップとを備え、
前記リピートカウンタが指定回数だけカウントダウンを行っている間はリピート開始又は終了信号を送り、他の回路の機能を停止させることを特徴とするテストパターン生成方法。
【請求項５】
請求項４記載のテストパターン発生方法において、前記第２の格納手段に同一アドレスを繰り返し発生するためのリピートデータの一部を格納するステップを備えることを特徴とするテストパターン生成方法。
【請求項６】
テストパターンと前記テストパターンに付加され、同一アドレスの繰返回数を示すリピートデータのアドレスとを第１のメモリに格納するステップと、前記テストパターンへのアクセス順序を示すプログラムであって、インクリメント命令が圧縮されているプログラムを第２のメモリに格納するステップと、前記リピートデータを第３のメモリに格納するステップと、前記プログラムを基に前記第１のメモリに供給するアクセスアドレスを生成するステップと、前記圧縮されたインクリメント命令を展開するステップと、前記リピートデータを基に、指定回数だけカウントダウンするリピートカウンタを用いて前記第１のメモリのアドレスを制御するステップとを備え、
前記リピートカウンタが指定回数だけカウントダウンを行っている間はリピート開始又は終了信号を送り、他の回路の機能を停止させることを特徴とするテストパターン生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの良否を判定する半導体試験装置及びこの半導体試験装置に用いるテストパターン発生方法に関するものである。
【０００２】
【従来の技術】
図２は従来の半導体試験装置に用いるテストパターン発生装置の基本構成であり、図に示す様に、テストパターン発生装置は、テストパターンへのアクセス順序を記述したプログラム（以降、シーケンシャルプログラムと称す）を記憶するシーケンシャルプログラムメモリ２と、このシーケンシャルプログラムメモリのアドレスを生成するプログラムカウンタ１と、プログラムカウンタ１で指定されるアドレスに格納されているシーケンシャルプログラムに従い、パターンアドレスを制御するシーケンス制御部３及び同一アドレスを繰り返す命令（以降、リピート命令と称す）の繰り返し回数を管理するリピートカウンタ部４、コマンド別制御部５と、シーケンス制御部３の制御信号１９に従い、パターンアドレスレジスタ６の設定データを選択する選択回路２３と、テストパターンを格納するテストパターンメモリ７で構成される。
なお、１１はシーケンシャルメモリ２のアドレス信号、１２はシーケンスプログラム、１３はシーケンス制御部３から出力されたプログラムカウンタ１の制御データ、１４はシーケンスプログラムのデータ、１５はシーケンスプログラムの中に含まれているコマンド、１６はコマンド種別の判別結果、１９はシーケンス制御信号、２０はデータ保持信号、２１はＮＯＰの場合に一つずつインクリメントされた信号、２２はパターンメモリ７のアドレス信号、２４はランダムパターン及びテスト制御パターンである。
【０００３】
シーケンシャルプログラムメモリ２に格納されるシーケンシャルプログラムには、テストパターンアドレスのインクリメント命令、指定されたアドレス間をループするループ系命令、指定されたアドレスへジャンプさせる分岐系命令、プログラムを機能毎に分割するためのサブルーチン系命令、割り込み制御を行う割り込み制御系命令等のシーケンスを制御するためのプログラム及び付随するデータが格納される。シーケンス制御部３は、このシーケンスプログラムメモリ２からシーケンスプログラム１２を読み出し、各命令毎のシーケンス制御信号を生成する。また、テストパターンメモリ７は、被試験デバイス（以降、ＤＵＴと称す）の入出力ピンに印加するテストパターンや判定データを格納する。
【０００４】
最近のＬＳＩ，ＩＣの大規模化に伴い、実際のテストパターンは長大化している。そのため、テストパターンメモリ７のワード数（メモリの深さを表す）は、増大傾向にある。このため、テストパターンメモリ７は、一般的に低速、大容量メモリデバイス（ＤＲＡＭ、ＳＤＲＡＭ等）が用いられる。一方、シーケンシャルプログラムメモリ２は、テストレートに同期した高速制御が必要なため、高速メモリ（ＳＲＡＭ等）が用いられることが一般的である。高速メモリとして使用されるＳＲＡＭ等は、ＤＲＡＭ等の大容量メモリに比べ高価で、同一パッケージサイズに記憶できる容量が少ない。従って、シーケンシャルプログラムメモリ２をテストパターンメモリ７と同一のワード数でアドレスを管理することは、コスト及び実装面積上困難である。例えば、現在、一般的な半導体試験装置のテストパターンメモリ７は、６４ＭＷ〜（Ｍ＝１０２４×１０3）となっている。一方、シーケンシャルプログラムメモリ２として使用できる容量は６４ｋＷ〜５１２ｋＷ（ｋ＝１０２４）くらいがコスト的にも一般的である。従って、シーケンスプログラムを圧縮してシーケンシャルメモリ２に格納する必要がある。
【０００５】
図３はシーケンシャルプログラムの圧縮状況を示す模式図であり、図３（ａ）は圧縮前のシーケンシャルプログラムメモリ容量を示し、図３（ｂ）は圧縮後のシーケンシャルプログラムメモリ容量を示す。前述のように、シーケンスプログラムメモリ２の容量を大きくするとコストが増大するので、図３（ａ）のシーケンシャルプログラム５１の容量を図３（ｂ）に示すシーケンシャルプログラム５２の容量に減らす必要がある。
シーケンシャルプログラムメモリを圧縮する方式として、特許登録第１８６０７５５号公報に開示されているように、インクリメント命令（ＮＯＰ命令と称す）を圧縮する方法がある。
【０００６】
図４はＮＯＰ命令の圧縮方法を説明するための模式図である。ＮＯＰ命令は、アドレスインクリメントを行う命令であることを利用し、ＮＯＰ以外の命令までのＮＯＰ命令を一命令に圧縮する方式である。即ち、図では、アドレス０〜５までは、ＮＯＰ命令なので、これを纏めて、ＮＯＰ  ｕｎｔｉｌ＜５＞とし、アドレス５までのＮＯＰ命令を一つに纏めることによって圧縮する方式である。
【０００７】
図５はＮＯＰ圧縮時のシーケンシャルプログラムの例を示す図であり、図５（ａ）は圧縮前のシーケンシャルプログラムのシーケンシャルパターンを示す図であり、図５（ｂ）は圧縮後のシーケンシャルパターンを示す図である。図に示すように、図５（ａ）に示す全てのＮＯＰを図５（ｂ）に示すように、“ＮＯＰ  ＵＮＴＩＬ  アドレス”に圧縮している。即ち、この“ＮＯＰ ＵＮＴＩＬ”命令のアドレスを、全てＮＯＰ命令として処理することで圧縮している。
この例ではシーケンシャルプログラムのワード数が、２０命令から１０命令の１／２に圧縮されている。
【０００８】
【発明が解決しようとする課題】
しかし、最近のＬＳＩの大規模・高機能化に伴いテストパターンの長大化とともにシーケンシャルプログラムサイズも増大傾向にあり、ＮＯＰ命令の圧縮だけでは、シーケンシャルプログラムメモリ容量を越えるものがでてきている。そのため、複数のテストパターンに分割する必要がでてきており、テスト時間の増大を招き、テストコストを引き上げる原因になっている。
この問題はシーケンシャルプログラムメモリの容量を増やすことで、回避することが可能であるが、メモリの実装面積の増大から装置面積を大きくすることになる。また、装置コストを引き上げることにもなる。
【０００９】
本発明の目的はシーケンシャルプログラムメモリサイズを増やさずに増大を続けるシーケンシャルプログラム格納することができる半導体試験装置及びテストパターン発生方法を提供することにある。
【００１０】
【課題を解決しようとする手段】
前記問題を解決するために、本発明は次のような構成をとる。最近の半導体ＬＳＩ、ＩＣ等の設計は、ＣＡＤによるものがほとんどであり、テストパターンも自動生成されることが多い。自動生成されるテストパターンには、一般的にリピート命令を多用するテストパターンが多い。リピート命令は、指定された時間テストパターンメモリへのアクセスアドレスを保持し、同一テストパターンをＤＵＴに供給することを目的とした命令である。このリピート命令に着目し、シーケンシャルプログラムの圧縮を行う。
【００１１】
まず、テストパターンを格納する格納手段と、前記テストパターンへのアクセス順序、所謂テストパターン発生順序データまたはプログラムを記憶するプログラム記憶手段と、前記プログラムに従いシーケンス制御信号を生成するシーケンス制御手段と、前記シーケンス制御信号を基に前記テストパターン格納手段へのアクセスアドレスを生成するアドレス生成手段と、前記アドレス発生順序データまたはプログラム内のインクリメント命令を圧縮する手段と、この圧縮された命令を展開する手段と、前記テストパターン格納手段に保持されるテストパターンに同一アドレスを繰り返すためのリピートデータを付加し、この同一アドレスを繰り返すリピートデータを基にテストパターンメモリへのアクセスアドレスを指定された時間保持するリピート制御手段とを備える。リピート制御手段は、リピートカウンタを用いて指定回数だけカウントダウンを行っている間は他の回路の機能を停止させるために、前記シーケンス制御手段に対しリピート開始又は終了信号を送る。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例を用い、図を参照して説明する。
まず、本発明による半導体試験装置に用いるテストパターン発生装置の一実施例について、図１を用いて説明する。
【００１３】
図１は本発明によるテストパターン発生装置の一実施例を示すブロック図である。本実施例は、図７及び図８を用いて後述するように、シーケンシャルプログラムメモリ２のシーケンシャルプログラムのリピート（ＲＥＰＴ）をＮＯＰに変えて圧縮してシーケンシャルメモリ２のメモリ容量を削減し、テストパターンメモリ７のテストパターンにリピートデータを付加した場合を例にとって説明する。
図において、テストパターン発生装置は、テストパターンへのアクセス順序を記述したプログラム（シーケンシャルプログラム）を記憶するシーケンシャルプログラムメモリ２と、このシーケンシャルプログラムメモリ２のアドレスを生成するプログラムカウンタ１と、プログラムカウンタ１で指定されるアドレスに格納されているシーケンシャルプログラムに従い、パターンアドレスを制御するシーケンス制御部３と、コマンド別制御部５と、シーケンス制御部３の制御信号１９に従い、パターンアドレスレジスタ６の設定データを選択する選択回路２３と、テストパターンを格納するテストパターンメモリ７と、次のイベントまでのアドレスと現在のアドレスを比較して、次のアドレスはイベントを示す場合に信号を発生してシーケンス制御部３に供給するＵＮＴＩＬアドレス比較部１０と、リピートカウンタ部４と、リピート制御部８とから構成される。本実施例においては、リピート命令の繰り返し制御を行うリピート制御部８と、リピート回数を管理するリピートカウンタ部４とを設け、従来、シーケンシャルプログラムメモリに含まれていたリピート命令をテストパターンメモリに付加することによってシーケンシャルプログラムメモリ２の容量を低減している。
【００１４】
シーケンシャルプログラムメモリ２に格納するシーケンシャルプログラムには、テストパターンアドレスのインクリメント命令、指定されたアドレス間をループするループ系命令、指定されたアドレスへジャンプさせる分岐系命令、プログラムを機能毎に分割するためのサブルーチン系命令、割り込み制御を行う割り込み制御系命令等のシーケンスを制御するためのプログラム及び付随するデータが格納される。シーケンス制御部３は、制御データ１３をプログラムカウンタ１に送り、プログラムカウンタ１からメモリのアドレス１１をシーケンシャルプログラムメモリ２に送る。これにより、シーケンスプログラム１２がシーケンス制御部３に入力される。シーケンス制御部３は、コマンド別制御部５へ処理要求コマンド１７を送信すると、コマンド別制御部５はコマンド種別を判別した結果１８をシーケンス制御部３に返送する。シーケンス制御部３はこの結果１８を基に命令毎のシーケンス制御信号１９を生成する。シーケンス制御信号１９でパターンアドレスレジスタ６の設定データを選択する選択回路２３を制御する。パターンアドレスレジスタ６は、テストパターンメモリ７のアドレスを格納するレジスタで、インクリメントデータ２１、データ保持２０、シーケンスプログラム内データ１４のいずれかを選択し、設定する。パターンアドレスレジスタ６からの出力信号２２は、テストパターンメモリ７のアドレスを示す。パターンメモリのアドレス２２はリピート命令の繰り返し制御を行うリピート制御部８に入力される。リピート制御部８からテストパターンメモリ７にテストパターンのアドレス２５がテストパターンメモリ７に入力される。テストパターンメモリ７のリピートデータ２４はリピート制御部８に入力されると、リピート制御部８からリピート回数１５がリピートカウンタ４に入力される。リピートカウンタ４は指定された回数だけカウントダウンを行う。カウントダウンが終了するとその結果１６をリピート制御部８に送る。なお、リピートカウンタ部４でカウントダウンを行っている間はリピート制御部８からリピート開始又は終了信号２６の開始信号により、他の回路の機能は全て停止される。リピートカウンタ部１６でのカウントダウンが終了すると、リピート開始又は終了信号２３の内の終了信号により全ての回路が機能し始める。リピート制御部８から、ＤＵＴの入出力ピンへの印加、判定データを格納するテストパターンメモリ７にテストパターンのアドレス２５が入力される。但し、リピートカウンタ４でリピート中はこのアドレスはホールドされる。アドレス２５に従ってテストパターンメモリ７からランダムパターンやテスト制御パターン２９が出力される。なお、ＵＮＴＩＬアドレス比較部１０にはシーケンシャルプログラムメモリ２から次のイベントまでのアドレス２８が入力され、パターンアドレスレジスタ６から現在のアドレス３０が入力され、この比較部１０でこれらが比較され一致信号３０がシーケンス制御部３に入力される。このＵＮＴＩＬアドレス比較部１０はＮＯＰを圧縮しているために必要な回路であり、この一致信号３０はＮＯＰが終わり、次にイベントが始まることを示す。
【００１５】
最近の半導体ＬＳＩ、ＩＣ等の設計は、ＣＡＤによるものがほとんどであり、テストパターンも自動生成されることが多い。自動生成されるテストパターンには、一般的にリピート命令を多用するテストパターンが多い。このリピート命令の動作を図６に示す。
図６はリピートに着目した圧縮方法の一実施例を説明するための模式図であり、図６（ａ）はアドレスとコマンドを時系列で示しており、図６（ｂ）は出力アドレスを示す。リピート命令は、指定された時間テストパターンメモリへのアクセスアドレスを保持し、同一テストパターンをＤＵＴに供給することを目的とした命令である。このリピート命令に着目し、シーケンシャルプログラムの圧縮を行う。即ち、図６（ａ）に示すＲＥＰＴ１２８はリピートを１２８回繰り返すことを示しており、その出力アドレスとしては、図６（ｂ）に示すように、リピートのアドレス「１００３」はホールドされ、１２８回繰り返して出力される。本実施例では、この点に着目して、リピート（ＲＥＰＴ）の圧縮を行っている。
【００１６】
以下、ＲＥＰＴの圧縮方法について図７を用いて説明する。
図７はリピート命令をシーケンシャルプログラムから抜き出した場合のシャルパターンパターンを示す図であり、図７（ａ）は圧縮前のシーケンシャルパターンを示す図であり、図（ｂ）は圧縮されたシーケンシャルパターンを示す図である。
図７（ａ）に示す圧縮前のシーケンシャルパターンにおいて、アドレスが「３」のリピート（ＲＥＰＴ）をＮＯＰに変えると、アドレス「６」までは、ＮＯＰとして示されるために、図７（ｂ）に示すように、ＮＯＰ  ｕｎｔｉｌ＜６＞として、シーケンシャルプログラムメモリ２に格納する。この場合、シーケンシャルのアドレスは含んでいるが、リピート命令としては格納されない。このように、図７（ａ）のシーケンシャルパターンのＲＥＰＴをＮＯＰに変え、圧縮してシーケンシャルプログラムメモリ２に格納すると、図７（ｂ）に示すように、圧縮されたシーケンシャルパターンはワード数で１／５に削減できる。
【００１７】
ＲＥＰＴを図７（ｂ）に示すように圧縮した結果、リピート回数をアドレスに対応してメモリに格納する必要があるが、以下に、リピート回数をテストパターンメモリ７に格納する場合の実施例について図８を用いて説明する。
図８はテストパターンメモリに格納されるテストパターン及びリピートデータの一実施例を示す図であり、図８（ａ）はリピートデータが格納される前のメモリ内容であり、図８（ｂ）はリピートデータが格納された後のメモリ内容を示す。図８において、縦軸はシーケンシャルプログラムにより生成されるアドレスを示し、横軸はピン方向を示す。テストパターンメモリ７内には、ＤＵＴへの印加及び判定データが格納されている。
【００１８】
本実施例では、シーケンシャルプログラムからリピート命令を取りだし、テストパターンプログラムに付加する。このために、図８（ａ）に示すテストパターン７ａの横軸方向にビット幅を拡張し、その拡張した部分に、図８（ｂ）に示すように、リピートに必要なデータ７ｂを格納する。格納するデータは、例えば、拡張ビット数を１６ビットするとリピート回数の最大値は、６５５３６回まで設定可能になる。テストパターンは、最近の半導体の多ピン化に伴い、ピン方向データ量も増大しており、１０００ピンクラスの試験装置が一般的になりつつある。従って、テストパターンメモリのビット幅も１０００ビットを超えており、リピートデータを付加しても実装面積、コストへの影響は少ない。
【００１９】
次に図１に示すテストパターン発生装置の具体的な回路構成について図９及び図１０を用いて説明する。
図９はテストパターン発生装置のシーケンス制御部近傍の一実施例を示す回路図である。図では、シーケンシャルプログラムメモリ２に格納されたＮＯＰ命令を圧縮したシーケンスプログラムを展開し、テストパターンアドレスを生成する一実施例を示している。シーケンスプログラムは、命令の種類を示すオペコード（ＯＰＣ）２ａと命令に付随するデータオペランド（ＯＰＤ１、ＯＰＤ２…）２ｂ、２ｃで構成される。図９の実施例では、オペコード（ＯＰＣ）２ａはコマンドを示し、オペランドはそれに付随するデータであり、例えば第１のオペランド（ＯＰＤ１）２ｂは分岐命令などのジャンプ系命令の飛び先アドレスを示し、第２のオペランド（ＯＰＤ２）２ｃはＮＯＰ圧縮時のＵＮＴＩＬアドレスを示している。オペコード（ＯＰＣ）をデコードし、各シーケンス命令の処理内容に従い、パターンアドレスレジスタ６へ設定する。ＮＯＰ命令は、インクリメンタ９（“＋１”）のデータをパターンアドレスレジスタ６に設定する。
コマンド別制御部５のサブルーチン制御部５ａは図５（ａ）のアドレス「２０」でサブルーチン（ＳＵＢＲ）のコマンドが来たら、別のプログラムを呼び出し、サブルーチンのプログラムを呼び出した後、保持されていた元のアドレスに戻る。ループ制御部５ｂはシーケンス制御部３からのコマンドに対して、ループカウンタを動作させ、指令されたアドレス間を繰り返す指令であることをシーケンス制御部３に出力する。
【００２０】
次にリピート制御部の回路構成例を図１０により説明する。
【００２１】
図１０はリピート制御部及びリピートカウンタの一実施例を示す回路図である。リピート制御部８はパターンアドレスレジスタ６から出力されるパターンメモリ７のアドレス２２とデータ保持３８のいずれかを選択回路３１で選択し、リピートするアドレスを保持するパターンアドレス回路を介して、パターンメモリ７のアドレス２５がテストパターンメモリ７に入力される。このアドレス２５は、リピートの間そのアドレスに保持される。
テストパターンメモリ７はパターンアドレスレジスタ６に設定されたアドレスに従ってアクセスされ、ランダムパターン、テスト制御パターンを出力する。その際、図８に示した例のように、テストパターンメモリ７に格納されたリピートデータを読み出し、リピートが必要なパターンの場合、そのリピートデータを基にリピート回数（または時間）を計数し、リピート終了検出まで、パターンアドレスを保持する。これにより、シーケンシャルプログラムメモリ２のシーケンスプログラムからリピート命令を取り出すことができる。
【００２２】
即ち、テストパターンメモリ７からのリピート回数を示すリピートデータ２４はリピートデータリード回路３３で読み込まれ、その出力によって、選択回路３４が制御される。選択回路３４によって、リピートデータ４０はリピート回数計数回路３５を介してインクリメンタ３７に入力され、インクリメンタ３７でダウンカウントされたデータがリピート回数計数回路３５で計数されるように選択され、インクリメンタ３５で−１ずつインクリメンとされたデータはリピート回数計数回路３５で計数され、リピート終了検出回路３６でリピートの終了を検出する。リピート中は選択回路３１でデータ保持、即ちアドレスが保持されているが、リピート終了検出回路３６でリピート終了が検出されると、パターンアドレスレジスタ６からのアドレスがテストパターンメモリ７に入力される。また、リピート終了信号２６はシーケンス制御部３に入力され、他の回路の機能が働きはじめる。
【００２３】
次にリピート制御をシーケンシャルプログラムとテストパターンメモリに共存させる実施例を図１１に示す。
図１１は本発明によるパターン発生装置の他の実施例を示すブロック図である。
【００２４】
本実施例では、シーケンシャルプログラムメモリ２と、このシーケンシャルプログラムメモリ２のアドレスを生成するプログラムカウンタ１と、プログラムカウンタ１で指定されるアドレスに格納されているシーケンシャルプログラムに従い、パターンアドレスを制御するシーケンス制御部３と、リピート命令の繰り返し回数を管理するシーケンス制御部３と接続された第１のリピートカウンタ部４ａと、コマンド別制御部５と、シーケンス制御部３の制御信号１９に従い、パターンアドレスレジスタ６の設定データを選択する選択回路２３と、テストパターンを格納するテストパターンメモリ７とで構成される。さらに、リピート命令の繰り返し制御を行うリピート制御部８と、リピート回数を管理する第２のリピートカウンタ部４ｂとを接続する。また、従来、シーケンシャルプログラムメモリに含まれていたリピート命令をテストパターンメモリ７に付加する。
【００２５】
本実施例では、シーケンシャルプログラムメモリ２とテストパターンメモリ７の両方にリピートコマンドを設けることで、テストパターンメモリ７に加えるリピートデータの情報量を削減することができ、リピートデータ格納部分のビット数を削減できる。例えば、リピート命令の中で、２５５回以下のリピートが多い場合には、テストパターンメモリ７には、２５５回以下のリピートデータのみとすることで、テストパターンメモリ７に拡張するビット数を８ビットにすることができる。
【００２６】
図１２にリピートデータメモリを設け、これによりリピートデータを管理する例を示す。
図１２はリピートデータの他の管理方式を説明するための図である。テストパターンメモリ７にテストパターン７ａとリピートデータアドレス７ｂを格納し、リピート回数を格納するメモリを新たに設け、このメモリにリピートデータアドレスに対応するリピートデータ３９を格納する。こうすることで、テストパターンメモリ７に格納するリピートデータは、リピートデータメモリのワード数となり、さらにビット数を削減することができる。例えば、使用するリピート数の種類が１６種類であれば拡張ビットは４ビットで済むことになる。特に、同一テストパターンの中で使われるリピート数がある程度固定化される場合、有効である。
【００２７】
本発明の実施例ではシーケンシャルプログラムメモリ２に格納されている内容を単にシーケンシャルプログラムとして説明したが、シーケンシャルプログラムとはテストパターン発生順序データまたはプログラムを総称する。
【００２８】
以上述べたように、本発明によれば、半導体ＬＳＩが大規模化し、シーケンスプログラムサイズが増大する中で、シーケンシャルプログラムメモリ２の必要量を抑えるシーケンスプログラムの圧縮が実現できる。
シーケンシャルプログラムメモリの容量が足りない場合、テストパターンを複数に分け、分割されたテストパターン毎に、シーケンシャルプログラムメモリ及びテストパターンメモリにプログラムやテストパターンをロードして半導体の試験を行わなければならないため、半導体の試験に要する時間が増加し、半導体のテストコストが増大したが、本発明を用いると、シーケンシャルプログラムメモリ２の容量を削減することができるので、半導体の試験に要する時間を短縮でき、従って、半導体の試験のためのコストを削減することができる。
【００２９】
【発明の効果】
本発明によれば、シーケンシャルプログラムメモリサイズの削減を容易に実現することができ、装置コスト削減、装置小型化を図れる。
【図面の簡単な説明】
【図１】本発明によるテストパターン発生装置の一実施例を示すブロック図である。
【図２】従来の半導体試験装置に用いるテストパターン発生装置の基本構成であり
【図３】シーケンシャルプログラムの圧縮状況を示す模式図である。
【図４】ＮＯＰ命令の圧縮方法を説明するための模式図である。
【図５】ＮＯＰ圧縮時のシーケンシャルプログラムの例を示す図である。
【図６】リピートに着目した圧縮方法の一実施例を説明するための模式図であ
【図７】リピート命令をシーケンシャルプログラムから抜き出した場合のシャルパターンパターンを示す図である。
【図８】テストパターンメモリに格納されるテストパターン及びリピートデータの一実施例を示す図である。
【図９】テストパターン発生装置のシーケンス制御部近傍の一実施例を示す回路図である。
【図１０】リピート制御部及びリピートカウンタの一実施例を示す回路図である。
【図１１】本発明によるパターン発生装置の他の実施例を示すブロック図である。
【図１２】リピートデータの他の管理方式を説明するための図である。
【符号の説明】
１…プログラムカウンタ、２…シーケンシャルプログラムメモリ、３…シーケンス制御部、４…リピートカウンタ部、５…コマンド別制御部、６…パターンアドレスレジスタ、７…テストパターンメモリ、８…リピート制御部、９…インクリメンタ、１０…ＵＮＴＩＬアドレス比較部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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