(57)【特許請求の範囲】
【請求項１】
基準信号と比較対象信号との位相を比較する位相比較手段と、
位相比較手段の比較結果に応じて発振周波数を制御し、上記基準信号の周波数より高い周波数で発振信号を発生する発振手段と、
上記発振手段からの発振信号を分周して分周信号を出力し、分周信号を比較対象信号として位相比較手段に入力する分周手段とを有するＰＬＬ回路において、
上記発振手段は、環状に接続されている複数の遅延回路を有し、上記位相比較手段からの比較結果に応じて上記各遅延回路の遅延時間が設定され、電圧制御発振手段の発振周波数が制御され、
上記遅延回路は、
入力信号を増幅する増幅回路と、
上記増幅回路の出力信号に応じて容量素子の電流の充放電により、上記入力信号のレベル変化エッジに対して、一定の変化率で出力レベルを変化させる傾斜信号を発生する傾斜信号発生回路と、
上記傾斜信号と上記位相比較手段の比較結果に応じて設定された制御電流により発生した基準電圧レベルとを比較し、これらの被比較信号のレベルが一致するとき、出力信号レベルを変化させるレベル比較手段と
を有するＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関するものである。特に、意図的に電圧制御発振器の発振周波数を高く設定し、分周回路により発振信号を分周して所望の周波数を有する発振信号を獲得し、発振信号のジッタを低減できるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
一般的なＰＬＬ回路は、図５に示すように、位相比較器１０、ループフィルタ２０および電圧制御発振器（ＶＣＯ）３０により構成されている。位相比較器１０は、入力されている基準信号Ｓref とＶＣＯ３０からの発振信号Ｓo との位相を比較し、比較結果に応じて例えば、電圧信号Ｓ１０発生する。
ループフィルタ２０は、位相比較器１０からの電圧信号Ｓ１０の内、高周波成分を減衰させ、低周波成分のみを制御信号Ｓ２０として、ＶＣＯ３０に出力する。ＶＣＯ３０は、ループフィルタ２０からの制御信号Ｓ２０に応じて発振周波数ｆo を決定し、発振信号Ｓo を出力する。
【０００３】
ＶＣＯ３０は、図６に示すように、ｎ（ｎは正整数）個の遅延回路ＤＬＹ0 〜ＤＬＹn-1 、インバータＩＮＶ1 により構成されている。
遅延回路ＤＬＹ0 〜ＤＬＹn-1 およびインバータＩＮＶ1 は、環状に接続されている。即ち、図示のように、遅延回路ＤＬＹn-1 ，ＤＬＹn-2 ，ＤＬＹn-3 ，…，ＤＬＹ0 が直列に接続され、前段の遅延回路の出力端子は後段の遅延回路の入力端子に接続されている。さらに、インバータＩＮＶ1 の入力端子は、遅延回路ＤＬＹ0 の出力端子に接続され、インバータＩＮＶ1 の出力端子は、遅延回路ＤＬＹn-1 の入力端子に接続されている。
【０００４】
各遅延回路ＤＬＹ0 〜ＤＬＹn-1 の遅延時間ｔD は、ループフィルタ２０の出力信号Ｓ２０により制御される。このように構成されたＶＣＯ３０により発振信号Ｓ３０が得られる。かつ、発振信号Ｓ３０の周波数は、ループフィルタ２０からの制御信号Ｓ２０により制御される。各遅延回路ＤＬＹ0 〜ＤＬＹn-1 は同様な構成を有し、図７はその一構成例を示している。以下、図７に示す回路図および図８に示す波形図を参照しながら、遅延回路およびＶＣＯの動作について説明する。
【０００５】
遅延回路ＤＬＹは、図示のように、ｎｐｎトランジスタＱ１〜Ｑ４、抵抗素子Ｒ１〜Ｒ３、電流源Ｉ１，Ｉ３、可変電流源Ｉ２，Ｉ４、容量素子Ｃ１およびコンパレータＣＭＰ１により構成されている。
ｎｐｎトランジスタＱ１〜Ｑ４、抵抗素子Ｒ１および電流源Ｉ１により差動増幅器を構成している。ｎｐｎトランジスタＱ１のベースは、信号入力端子Ｔinに接続され、コレクタは電源電圧ＶCCの供給線に接続されている。ｎｐｎトランジスタＱ２のベースは、反転信号入力端子Ｔ/in に接続され、コレクタは、抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続されている。ｎｐｎトランジスタＱ１とＱ２のエミッタが電流源Ｉ１に共通に接続されている。即ち、電流源Ｉ１は、差動増幅器に動作電流を供給し、抵抗素子Ｒ１は、差動増幅器の負荷を構成している。
【０００６】
ｎｐｎトランジスタＱ３のベースは、抵抗素子Ｒ１とｎｐｎトランジスタＱ２のコレクタとの接続点に接続され、コレクタは電源電圧ＶCCの供給線に接続され、エミッタは、ノードＮＤ１に接続されている。容量素子Ｃ１の電極は、それぞれ電源電圧ＶCCの供給線およびノードＮＤ１に接続され、さらにノードＮＤ１と接地電位ＧＮＤとの間に、可変電流源Ｉ２が接続されている。
【０００７】
ｎｐｎトランジスタＱ４のベースは、ノードＮＤ３に接続され、コレクタは、電源電圧ＶCCに供給線に接続され、エミッタはノードＮＤ２に接続されている。ノードＮＤ２と接地電位ＧＮＤとの間に、電流源Ｉ３が接続されている。抵抗素子Ｒ２，Ｒ３は電源電圧ＶCCの供給線とノードＮＤ３との間に並列に接続され、ノードＮＤ３と接地電位ＧＮＤとの間に、可変電流源Ｉ４が接続されている。
コンパレータＣＭＰ１の非反転入力端子は、ノードＮＤ１に接続され、反転入力端子は、ノードＮＤ２に接続されている。
【０００８】
制御信号入力端子ＴC には、遅延回路ＤＬＹの遅延時間ｔD を制御するための制御信号が入力される。この制御信号に応じて可変電流源Ｉ２，Ｉ４の電流値ｉ2 ，ｉ4 が制御される。
【０００９】
図８は、図７に示す遅延回路ＤＬＹの動作を説明するための波形図である。ここで、図８を参照しつつ、入力端子Ｔinに入力される信号の立ち下がりエッジにおける回路の動作を説明する。
ここで、反転入力端子Ｔ/in には、例えば、入力端子Ｔinに入力される信号の反転信号が入力されるとする。
入力端子Ｔinにハイレベルの信号が入力されているとき、ｎｐｎトランジスタＱ３のベース電圧がハイレベルに保持されるので、導通状態に保持される。ノードＮＤ１が電源電圧ＶCCレベルに近いハイレベルＶ１に保持され、出力端子Ｔout にもハイレベルの信号が出力される。
【００１０】
時間ｔ1 において、入力端子Ｔinに入力される信号は、ハイレベルからローレベルに変化する。これに応じてｎｐｎトランジスタＱ３のベース電圧が低下し、ｎｐｎトランジスタＱ３が導通状態から非導通状態に切り換えられ、可変電流源Ｉ２の電流により容量素子Ｃ１が充電される。ノードＮＤ１の電圧は、図８に示すように、所定の変化率でハイレベルＶ１からローレベルＶ２に変化する。なお、ノードＮＤ１の電圧レベルの変化率は、容量素子Ｃ１の容量値および可変電流源Ｉ２の電流値ｉ2 により設定される。
一方、ノードＮＤ２は、可変電流源Ｉ４、抵抗素子Ｒ２，Ｒ３およびｎｐｎトランジスタＱ４により、所定の基準電圧ＶREF に設定されている。ノードＮＤ３の電圧は、抵抗素子Ｒ２，Ｒ３の抵抗値、可変電流源Ｉ４の電流値ｉ4 により設定される。そして、ｎｐｎトランジスタＱ４のベース／エミッタ電圧をＶBEとすると、ノードＮＤ２の基準電圧ＶREF は、ノードＮＤ３の電圧とＶBEとの差で決まる。
【００１１】
ノードＮＤ１およびノードＮＤ２の電圧レベルは、コンパレータＣＭＰ１により比較され、比較結果に応じてコンパレータＣＭＰ１の出力信号レベルが決まる。例えば、ノードＮＤ１のレベルはノードＮＤ２がレベルより高い場合に、コンパレータＣＭＰ１の出力端子Ｔout にハイレベルの信号が出力され、逆に、ノードＮＤ１がレベルがノードＮＤ２のレベルより低い場合に、コンパレータＣＭＰ１の出力端子Ｔout にローレベルの信号が出力される。
【００１２】
図８に示すように、ノードＮＤ１の電圧がレベルＶ１からＶ２に変化し、ある時間ｔ2 において、ノードＮＤ１のレベルとノードＮＤ２のレベルが一致する。このとき、コンパレータＣＭＰ１の出力信号が反転し、ハイレベルからローレベルに変化する。時間ｔ2 と時間ｔ1 との時間差ｔD は、遅延回路ＤＬＹの遅延時間となる。
【００１３】
このように、例えば、可変電流源Ｉ２の電流値ｉ2 を変化させることにより、ノードＮＤ１の電圧レベルの変化率が変わり、遅延回路ＤＬＹの遅延時間ｔD が変わる。または、可変電流源Ｉ４の電流値ｉ4 を変化させることにより、ノードＮＤ２の基準電圧ＶREF を変化させ、遅延回路ＤＬＹの遅延時間ｔD を変えることもできる。
【００１４】
制御信号入力端子ＴC に入力される制御信号に応じて可変電流源Ｉ２，Ｉ４の何れかまたは両方を変化させることにより、遅延回路ＤＬＹの遅延時間ｔD は制御信号に応じて変化する。例えば、入力端子ＴC にループフィルタ２０からの制御信号Ｓ２０入力することにより、遅延回路ＤＬＹの遅延時間ｔD は制御信号Ｓ２０により制御される。図６に示すように、複数段の遅延回路およびインバータを環状に接続して構成されたＶＣＯにおいて、その発振周波数は、ループフィルタ２０からの制御信号Ｓ２０により制御される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のＰＬＬ回路において、ＶＣＯの遅延時間ｔD には、ジッタが存在するという問題がある。例えば、コンパレータＣＭＰ１に入力される基準電圧ＶREF にノイズが含まれている場合、遅延回路ＤＬＹの遅延時間ｔDにノイズに応じた変化成分が含まれる結果となり、その結果、ＰＬＬ回路の発振周波数にジッタが生じる。
【００１６】
また、基準電圧ＶREF ではなく、遅延回路の入力信号にノイズが含まれている場合でも、ＰＬＬ回路の発振周波数にジッタが生じる結果となる。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路の構成を大きく変えることなく、発振信号のジッタを改善できるＰＬＬ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、基準信号と比較対象信号との位相を比較する位相比較手段と、位相比較手段の比較結果に応じて発振周波数を制御し、上記基準信号の周波数より高い周波数で発振信号を発生する発振手段と、上記発振手段からの発振信号を分周して分周信号を出力し、分周信号を比較対象信号として位相比較手段に入力する分周手段とを有するＰＬＬ回路において、上記発振手段は、環状に接続されている複数の遅延回路を有し、上記位相比較手段からの比較結果に応じて上記各遅延回路の遅延時間が設定され、電圧制御発振手段の発振周波数が制御され、上記遅延回路は、入力信号を増幅する増幅回路と、上記増幅回路の出力信号に応じて容量素子の電流の充放電により、上記入力信号のレベル変化エッジに対して、一定の変化率で出力レベルを変化させる傾斜信号を発生する傾斜信号発生回路と、上記傾斜信号と上記位相比較手段の比較結果に応じて設定された制御電流により発生した基準電圧レベルとを比較し、これらの被比較信号のレベルが一致するとき、出力信号レベルを変化させるレベル比較手段とを有する。
【図面の簡単な説明】
【図１】  本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】  ＰＬＬ回路のＶＣＯを構成する遅延回路の遅延時間を示す波形図である。
【図３】  遅延回路の遅延時間とジッタの関係を示す波形図である。
【図４】  発振信号のジッタを示す波形図である。
【図５】  従来のＰＬＬ回路の構成を示す回路図である。
【図６】  従来のＰＬＬ回路におけるＶＣＯの構成を示す回路図である。
【図７】  ＶＣＯを構成する遅延回路の回路図である。
【図８】  遅延回路の動作を示す波形図である。
【符号の説明】
１０…位相比較器、２０…ループフィルタ、３０，３０ａ…ＶＣＯ、４０…分周器、Ｑ１〜Ｑ４…ｎｐｎトランジスタ、Ｒ１〜Ｒ３…抵抗素子、Ｉ１，Ｉ３…電流源、Ｉ２，Ｉ４…可変電流源、Ｃ１…容量素子、ＣＭＰ１…コンパレータ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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