(57)【特許請求の範囲】
【請求項１】
フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記ワードラインに所定のワードライン信号を供給するＸデコーダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘデコーダ回路に負電圧電源を供給する負電圧発生回路とを含み、
前記Ｘデコーダ回路は、前記ワードライン毎に第１のＮ型トランジスタ及び第２のＮ型トランジスタを含み、
前記第１のＮ型トランジスタのゲート電極は、前記ワードラインに接続され、
前記第１のＮ型トランジスタのドレインは、前記第２のＮ型トランジスタのゲート電極に接続され、
前記第２のＮ型トランジスタのドレインは、前記ワードラインに接続され、
前記第１のＮ型トランジスタ及び第２のＮ型トランジスタのソースには、前記負電圧電源が供給され、
前記第１のＮ型トランジスタ及び第２のＮ型トランジスタは、前記Ｘデコーダ回路に含まれる他のＮ型トランジスタが形成される第１のウェルとは分離されて設けられた第２のウェルに形成され、
前記Ｘデコーダ回路は、第１のＰ型トランジスタをさらに含み、
前記第１のＰ型トランジスタのソースには高電位側の第１の電源の電圧が供給され、
前記第１のＰ型トランジスタのドレインは、前記第２のＮ型トランジスタのゲート電極に接続され、
前記第１のＰ型トランジスタのゲート電極は、前記ワードラインに接続され、
前記Ｘデコーダ回路は、高電位側の前記第１の電源と低電位側の第２の電源との間に直列接続される第２のＰ型トランジスタと、デプレッション型の第３のＰ型トランジスタと、第３のＮ型トランジスタとをさらに含み、
前記第２のＰ型トランジスタのドレイン及び前記第３のＰ型トランジスタのソースには前記ワードラインが接続され、
前記第３のＰ型トランジスタのゲート電極には、前記第１の電源の電圧が供給され、
前記第３のＮ型トランジスタは、前記第１、第２のＮ型トランジスタが形成される前記第２のウェルとは分離された前記第１のウェルに形成され、
前記ワードラインを選択する際には、前記第２のＰ型トランジスタ及び前記第３のＮ型トランジスタのゲート電極には前記ワードラインを選択するための選択信号が供給され、
前記メモリートランジスタの消去動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により前記ワードラインに負電圧の前記ワードライン信号を印加するとともに、前記メモリートランジスタの読み出し動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により非選択の前記ワードラインに負電圧の前記ワードライン信号を印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記ビットラインに供給されるビットライン信号はビットライン制御回路により生成され、前記ビットライン制御回路が、前記メモリートランジスタの書き込み動作の際に、前記ビットラインに高電圧の印加を行わないことを特徴とする不揮発性半導体記憶装置。
【請求項３】
フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記メモリートランジスタのしきい値電圧を検出して前記消去動作の停止を行う消去動作停止回路と、前記ワードラインに所定のワードライン信号を供給するＸデコーダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘデコーダ回路に負電圧電源を供給する負電圧発生回路とを含み、
前記Ｘデコーダ回路は、前記ワードライン毎に第１のＮ型トランジスタ及び第２のＮ型トランジスタを含み、
前記第１のＮ型トランジスタのゲート電極は、前記ワードラインに接続され、
前記第１のＮ型トランジスタのドレインは、前記第２のＮ型トランジスタのゲート電極に接続され、
前記第２のＮ型トランジスタのドレインは、前記ワードラインに接続され、
前記第１のＮ型トランジスタ及び第２のＮ型トランジスタのソースには、前記負電圧電源が供給され、
前記第１のＮ型トランジスタ及び第２のＮ型トランジスタは、前記Ｘデコーダ回路に含まれる他のＮ型トランジスタが形成される第１のウェルとは分離されて設けられた第２のウェルに形成され、
前記Ｘデコーダ回路は、第１のＰ型トランジスタをさらに含み、
前記第１のＰ型トランジスタのソースには高電位側の第１の電源の電圧が供給され、
前記第１のＰ型トランジスタのドレインは、前記第２のＮ型トランジスタのゲート電極に接続され、
前記第１のＰ型トランジスタのゲート電極は、前記ワードラインに接続され、
前記Ｘデコーダ回路は、高電位側の前記第１の電源と低電位側の第２の電源との間に直列接続される第２のＰ型トランジスタと、デプレッション型の第３のＰ型トランジスタと、第３のＮ型トランジスタとをさらに含み、
前記第２のＰ型トランジスタのドレイン及び前記第３のＰ型トランジスタのソースには前記ワードラインが接続され、
前記第３のＰ型トランジスタのゲート電極には、前記第１の電源の電圧が供給され、
前記第３のＮ型トランジスタは、前記第１、第２のＮ型トランジスタが形成される前記第２のウェルとは分離された前記第１のウェルに形成され、
前記ワードラインを選択する際には、前記第２のＰ型トランジスタ及び前記第３のＮ型トランジスタのゲート電極には前記ワードラインを選択するための選択信号が供給され、
前記消去動作停止回路は、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧を検出し、この検出されたしきい値電圧が所定の設定電圧より低くなった場合に前記消去動作の停止を行い、
前記メモリートランジスタの読み出し動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により非選択の前記ワードラインに負電圧の前記ワードライン信号を印加し、前記負電圧が前記消去動作停止回路における前記設定電圧より低い電圧であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体記憶装置に関し、特にフラッシュ（一括消去型）ＥＥＰＲＯＭの回路に関するものである。
【０００２】
【従来の技術】
図１６は従来のフラッシュＥＥＰＲＯＭの回路図であり、説明を簡単にするために４つのメモリートランジスタ構成として示している。
【０００３】
さて、図１６に示すように、メモリートランジスタ１〜４のソース領域にはソースラインＳＬが接続され、このソースラインＳＬにはＮチャネルトランジスタ１１、Ｐチャネルトランジスタ１２が接続されている。そして、Ｎチャネルトランジスタ１１のゲート電極には消去信号の反転信号が、Ｐチャネルトランジスタ１２のゲート電極にはインターフェイス回路８８を介して消去信号の反転信号が入力される。なお、ここでインターフェイス回路８８は、Ｖｄｄ−ＧＮＤの電圧振幅入力をＶPP−ＧＮＤの電圧振幅出力に変える働きを持つ。
【０００４】
メモリートランジスタ１〜４のコントロールゲート電極にはワードラインＷＬ１、ＷＬ２が、ドレイン領域にはビットラインＢＬ１、ＢＬ２が接続されている。
【０００５】
アドレス信号は、アドレスバッファ９０を介してＸデコーダ回路９２、Ｙデコーダ回路９４に入力される。Ｘデコーダ回路９２では、これによりワードラインＷＬ１、ＷＬ２へのワードライン信号が生成される。また、Ｙデコーダ回路９４では、これによりＹデコーダ信号が生成され、ビットライン制御回路９５、センスアンプ９６に、このＹデコーダ信号が出力される。
【０００６】
ビットライン制御回路９５では、このＹデコーダ信号により、データの書き込み制御が行われる。即ち、ビットライン制御回路９５により、データバッファ９８を介して入力されたデータ信号が、このＹデコーダ信号をアドレスとしてメモリートランジスタ１〜４に書き込まれる。更に、ビットライン制御回路９５では、メモリートランジスタ１〜４の消去制御、読み出し制御も行われる。
【０００７】
また、センスアンプ９６では、メモリートランジスタ１〜４に記憶されたデータが、Ｙデコーダ信号をアドレスとして読み出される。読み出されたデータは、データバッファ９８を介してデータ信号として出力される。
【０００８】
次に、この従来の回路の動作を、図１７の真理値表を用いて説明する。
【０００９】
まず、書き込み動作について説明する。書き込み動作を行う場合は、消去信号をＧＮＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより図１７に示すようにソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧ＶPPレベル（例えば１０〜１２Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００１０】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極の電圧とドレイン領域の電圧とが同時にＶPPレベルとなるためチャンネル電流が発生する。この結果、ドレイン領域端部にホットエレクトロンが発生し、フローティングゲート電極に電子が注入される。これによりメモリートランジスタ１に書き込み動作が行われ、データ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極の電圧とドレイン領域の電圧とが同時にＶPPレベルとはならないため、チャンネル電流が発生しない。このためメモリートランジスタ２〜４には書き込み動作は行われないことになる。
【００１１】
次に、消去動作について説明する。消去動作を行う場合には、消去信号をＶＤＤレベルに設定して、トランジスタ１１をオフ状態、１２をオン状態とする。これにより図１７に示すようにソースラインＳＬはＶPPレベルに設定される。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００１２】
以上のように設定すると、メモリートランジスタ１〜４は、ソース領域が各々ＶPPレベル、フローティングゲート電極が各々ＧＮＤレベルに設定されるため、フローティングゲート電極とソース領域との間にトンネル電流が発生する。この結果、フローティングゲート電極からソース領域に電子が放出され、消去動作が行われることになる。
【００１３】
次に読み出し動作について説明する。読み出し動作を行う場合には、消去信号をＧＮＤレベルに設定して、トランジスタ１１をオン状態、１２をオフ状態とする。これにより図１７に示すようにソースラインＳＬはＧＮＤレベルに設定される。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を正の電圧である読み出しレベルＶred （例えば１Ｖ）、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００１４】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００１５】
なお、以上の書き込み、消去、読み出し動作におけるＸデコーダ回路９２、ビットライン制御回路９５の動作は、書き込み信号、読み出し信号、消去信号等により制御されている。
【００１６】
【発明が解決しようとする課題】
さて、上記従来技術では、上記消去動作時に電子の放出が進みすぎメモリートランジスタのしきい値電圧が負になる現象、すなわち過剰消去現象が発生するという問題があった。
【００１７】
例えば、今、メモリートランジスタ３が上記消去動作により過剰消去されたと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、メモリートランジスタ１にはデータ" ０" が記憶されているため、ビットラインＢＬ１には電流が流れないはずである。しかし、メモリートランジスタ３が過剰消去されている場合には、そのコントロールゲート電極がＧＮＤレベルでも図１６に示すようなドレイン電流が流れてしまう。このドレイン電流によりセンスアンプ９６が誤動作し、メモリートランジスタ１には" １" が記憶されているという誤った判断がなされてしまう。この結果、読み出し動作不良を引き起こすことになってしまう。
【００１８】
このような過剰消去を防止する従来技術として例えば特開平１−２９４２９７に示す技術がある。この従来技術では、消去動作時にメモリートランジスタに流れる電流を検出する。そして、電流が検出されると消去電圧を与えているトランジスタをオフ状態にして消去動作を停止するものである。
【００１９】
しかし、この従来技術では、１つのメモリートランジスタが過剰消去された時点で、他のメモリートランジスタに対する消去動作も停止してしまうため、これらの他のメモリートランジスタの下限動作マージンが減少してしまうという問題があった。
【００２０】
更に、過剰消去を防止する他の従来技術としては、ベリファイ動作と呼ばれる手法を用いた技術がある（例えば特開平４−３３９５）。このベリファイ動作と呼ばれる手法では、消去動作の後、メモリートランジスタのしきい値電圧が随時モニタされる。そして、全てのメモリートランジスタのしきい値電圧があらかじめ設定されたベリファイ電圧以下であれば、メモリートランジスタの消去は適正に行われたとみなし、その時点で次回からの消去動作は中止される。一方、メモリートランジスタのしきい値電圧が１つでもベリファイ電圧より大きければ、消去は適正に行われていないとみなし、再度消去動作を行った後、ベリファイ動作が再び行われる。そして、全てのメモリートランジスタの消去動作が適正に行われるまで、これらのベリファイ動作、消去動作が繰り返される。
【００２１】
しかし、このベリファイ動作手法では、消去される速度の早いメモリートランジスタ、即ち消去動作の際、メモリートランジスタのしきい値電圧の負方向へのシフト量が大きいメモリートランジスタについては、過剰消去を防止できないという問題があった。
【００２２】
更に、従来のフラッシュＥＥＰＲＯＭ回路では、消去動作が一括消去又はブロック消去により行われているため、消去動作時にソースラインＳＬに大量の電流が流れるという問題があった。このため、ソースラインＳＬに高電圧ＶPPを供給するための内部昇圧回路の電流供給能力の制限により、メモリーの記憶容量が制限されたり、あるいは、高電圧ＶPPを半導体チップの外部から供給しなければならないとい問題が生じた。これらの問題は、電源の低電圧化、単一電源化を図る際における大きな妨げとなっていた。
【００２３】
本発明は以上のような技術的課題を解決するものであり、その目的とするところは、過剰消去されたメモリートランジスタが生じても誤った読み出し動作が生ずるのを防止でき、読み出し動作時の下限動作マージンを向上できる不揮発性半導体記憶装置を実現することにある。また、本発明の更なる目的は、電源の低電圧化、単一電源化に好適な不揮発性半導体記憶装置を実現することにある。
【００２４】
【課題を解決するための手段】
請求項１の発明は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記ワードラインに所定のワードライン信号を供給するＸデコーダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘデコーダ回路に負電圧電源を供給する負電圧発生回路とを含み、
前記メモリートランジスタの消去動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により前記ワードラインに負電圧の前記ワードライン信号を印加するとともに、前記メモリートランジスタの読み出し動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により非選択の前記ワードラインに負電圧の前記ワードライン信号を印加することを特徴とする。
【００２５】
請求項２の発明は、前記ビットラインに供給されるビットライン信号はビットライン制御回路により生成され、前記ビットライン制御回路が、前記メモリートランジスタの書き込み動作の際に、前記ビットラインに高電圧の印加を行わないことを特徴とする。
【００２６】
請求項３の発明は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記メモリートランジスタのしきい値電圧を検出して前記消去動作の停止を行う消去動作停止回路と、前記ワードラインに所定のワードライン信号を供給するＸデコーダ回路と、前記Ｘデコーダ回路に接続され、前記Ｘデコーダ回路に負電圧電源を供給する負電圧発生回路とを含み、
前記消去動作停止回路は、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧を検出し、この検出されたしきい値電圧が所定の設定電圧より低くなった場合に前記消去動作の停止を行い、
前記メモリートランジスタの読み出し動作の際に、前記Ｘデコーダ回路及び前記負電圧発生回路により非選択の前記ワードラインに負電圧の前記ワードライン信号を印加し、前記負電圧が前記消去動作停止回路における前記設定電圧より低い電圧であることを特徴とする。
【００２７】
請求項４の発明は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記メモリートランジスタの基板に接続され負電圧電源の供給を行う負電圧発生回路を含み、
前記メモリートランジスタの読み出し動作の際に、前記負電圧発生回路により前記メモリートランジスタの基板に負電圧を印加することを特徴とする。
【００２８】
請求項５の発明は、フローティングゲート電極と、コントロールゲート電極と、ソース領域と、ドレイン領域とを備え、前記フローティングゲート電極に対する電子の注入・放出動作によりデータの書き込み動作、消去動作を行うメモリートランジスタをマトリクス状に配列し、前記メモリートランジスタのドレイン領域がビットラインに、ソース領域がソースラインに、コントロールゲート電極がワードラインに各々接続される不揮発性半導体記憶装置において、
前記ビットラインに所定のビットライン信号を供給するビットライン制御回路と、前記ソースラインに所定のソースライン信号を供給するソースライン制御回路と、前記ソースライン制御回路に接続され前記ソースライン制御回路に正電圧電源を供給する正電圧発生回路とを含み、
前記メモリートランジスタの読み出し動作の際に、前記ソースライン制御回路及び正電圧発生回路により前記ソースラインに正電圧の前記ソースライン信号を印加するとともに前記ビットライン制御回路により前記ビットラインに前記正電圧よりも高い電圧の前記ビットライン信号を印加することを特徴とする。
【００２９】
請求項６の発明は、前記メモリートランジスタの基板に接続され、負電圧電源の供給を行う負電圧発生回路を更に含み、
前記メモリートランジスタの読み出し動作の際に、前記ソースラインに正電圧の前記ソースライン信号を印加するとともに前記負電圧発生回路により前記メモリートランジスタの基板に負電圧を印加することを特徴とする。
【００３０】
請求項７の発明は、前記消去動作によりしきい値電圧の低下が最も遅いメモリートランジスタのしきい値電圧としきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧との間のしきい値電圧差が十分小さくなった後に、前記読み出し動作が行われることを特徴とする。
【００３１】
請求項８の発明は、前記メモリートランジスタの読み出し動作の際に、非選択の前記ワードラインに負電圧の前記ワードライン信号を印加することを特徴とする。
【００３２】
【作用】
請求項１の発明によれば、読み出し動作の際に、非選択のワードラインに負電圧のワードライン信号が印加される。これにより、非選択のメモリトランジスタが過剰消去されていても非選択のメモリトランジスタはオン状態とならず、誤まった読み出し動作が行われるのを有効に防止できる。また、請求項１の発明によれば、消去動作の際に、ワードラインに負電圧のワードライン信号が印加される。これにより、消去動作の際にソースラインに印加すべき高電圧レベルを低くすることができる。しかも、請求項１の発明によれば、これらの動作を同様のハードウェア、即ち同様の負電圧発生回路、Ｘデコーダ回路等で行うことが可能となる。
【００３３】
また、請求項２の発明によれば、メモリートランジスタの書き込み動作の際にビットラインに高電圧の印加が行われない。これにより、電流の流れる経路が低インピーダンスである部分の電源に高電圧の電源を使用する必要がなくなる。
【００３４】
また、請求項３の発明によれば、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧が所定の設定電圧よりも低くなった場合に消去動作が停止される。そして、読み出し動作の際に、非選択のワードラインに前記設定電圧よりも低い電圧である負電圧が印加される。これにより、誤った読み出し動作を確実に防止することが可能となる。
【００３５】
また、請求項４の発明によれば、メモリートランジスタの読み出し動作の際に、メモリートランジスタの基板に負電圧が印加される。これにより読み出し動作の際におけるメモリトランジスタのしきい値電圧を上昇させることができる。従って、過剰消去されたメモリトランジスタのしきい値電圧がＧＮＤレベルより大きくなるように前記負電圧の値を設定すれば、非選択ワードラインにＧＮＤレベルが印加されても過剰消去されたメモリトランジスタはオン状態とならず、誤った読み出し動作が行われるのを有効に防止できる。
【００３６】
また、請求項５の発明によれば、メモリートランジスタの読み出し動作の際に、ソースラインに正電圧のソースライン信号が印加されるとともにビットラインに前記正電圧よりも高い電圧の前記ビットライン信号が印加される。これにより読み出し動作の際におけるメモリトランジスタのしきい値電圧を上昇させることができる。従って、過剰消去されたメモリトランジスタのしきい値電圧がＧＮＤレベルより大きくなるように前記正電圧の値を設定すれば、非選択ワードラインにＧＮＤレベルが印加されても過剰消去されたメモリトランジスタはオン状態とならず、誤った読み出し動作が行われるのを有効に防止できる。
【００３７】
また、請求項６の発明によれば、メモリートランジスタの読み出し動作の際に、ソースラインに正電圧のソースライン信号が印加されるとともにメモリートランジスタの基板に負電圧が印加される。これにより、負電圧レベルの値及び正電圧レベルの値の絶対値をそれほど大きくしなくても、読み出し動作の際におけるメモリートランジスタのしきい値電圧を十分に上昇させることが可能となる。
【００３８】
また、請求項７の発明によれば、消去動作によりしきい値電圧の低下が最も遅いメモリートランジスタと最も速いメモリートランジスタとの間のしきい値電圧差が十分小さくなった後に、基板に負電圧を印加した読み出し動作、又は、ソース領域に正電圧を印加した読み出し動作、又は、基板に負電圧を印加するとともにソース領域に正電圧を印加した読み出し動作が行われる。これにより、メモリートランジスタのしきい値電圧のばらつき幅が小さくなった後に、メモリートランジスタのしきい値電圧を上昇させ、メモリートランジスタの読み出し動作を行うことができる。この結果、過剰消去を原因とする誤読み出しを防止できるとともに、下限動作マージンの向上を図ることが可能となる。
【００３９】
【実施例】
１．第１の実施例
（１）実施例の構成
図１は本発明の第１の実施例を示すフラッシュＥＥＰＲＯＭの回路図である。説明を簡単にするため４つのメモリートランジスタ構成とした。但し、実際には、このメモリートランジスタから成るメモリー部は、所望の数のメモリートランジスタがマトリックス状に配列されることにより形成されている。なお、以下の説明では、図１６に示す従来例と同一のものについては同一符号を付して説明を省略する。
【００４０】
図１に示すように、本実施例は図１６に示す従来例と比較して、負電圧発生回路８が新たに設けられている点、また、これに関連してＸデコーダ回路５の構成が異なる点が相違しており、これら以外については同様の構成となる。本実施例では、これらの負電圧発生回路８、Ｘデコーダ回路５を設けることにより、メモリートランジスタの読み出し動作の際に非選択のワードラインに負電圧ＶBBレベルを印加することが可能となる。
【００４１】
図３には、本実施例を構成する負電圧発生回路８の一例が示される。図３に示すように、この負電圧発生回路８は、インバータ回路２４、コンデンサー２５-1〜２５-n、Ｐチャネルトランジスタ２６-1〜２６-nを含んで構成される。そして、この負電圧発生回路８ではノードｈに降圧用クロックを印加することで、負電圧の出力電圧を生成することが可能となる。この出力電圧は後述するＸデコーダ回路５に出力され、Ｘデコーダ回路５の負電圧電源となる。なお、他のノード例えばノードｉ等から出力電圧を取り出すことにより、多数の種類の負電圧電源を作り出すことも可能である。
【００４２】
図４（Ａ）には、本第１の実施例に使用されるＸデコーダ回路５の一例が示される。但し、説明を簡単にするために、図４（Ａ）では、Ｘデコーダ回路５のうち１本のワードラインＷＬに接続される部分のみが示されている。図４（Ａ）に示すように、このＸデコーダ回路５は、Ｎチャンネルトランジスタ１３、１４、１５、Ｐチャネルトランジスタ１６、１７、１８、ＮＡＮＤ回路１９を含んで構成される。
【００４３】
ここでＮチャネルトランジスタ１４、１５は、他のＮチャンネルトランジスタが設けられたウエルと分離して形成されたウエル内に設けられたＮチャネルトランジスタである。このような構造としたのは、Ｎチャンネルトランジスタ１４、１５のソース領域に後述するように負電圧ＶBBが印加された場合に、他のウエルの電位が変化してしまうことを防止するためである。また、Ｐチャネルトランジスタ１８は、デプレッション型のＰチャネルトランジスタであり、ワードラインＷＬに出力された負電圧がＮチャネルトランジスタ１３側に逆流するのを防止するために設けられている。また、ＮＡＮＤ回路１９は、アドレス信号をデコードするために設けられたものである。具体的にはアドレス信号が全てＶＤＤレベルの場合に、即ち当該ワードラインＷＬが選択された場合にＧＮＤレベルを出力することになる。
【００４４】
さて、図４（Ａ）に示すＸデコーダ回路５は、ワードラインＷＬが非選択の場合に、負電圧のワードライン信号を出力できるように構成されており、この点において、従来のＸデコーダ回路９２と異なる構成となっている。そして、この場合に必要となる負電圧電源は、図３に示す負電圧発生回路８により形成されることになる。
【００４５】
（２）実施例の動作
次に本第１の実施例の動作について説明する。
【００４６】
まず、書き込み動作について説明する。書き込み動作を行う場合は、図２に示すように消去信号をＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１に対して書き込み動作を行う場合には、ＷＬ１、ＢＬ１を各々高電圧ＶPPレベル、ＷＬ２をＧＮＤレベル、ＢＬ２をオープンレベルに設定する。
【００４７】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極の電圧とドレイン領域の電圧とが同時にＶPPレベルとなり、フローティングゲート電極に電子が注入される。これにより、メモリートランジスタ１にのみ書き込み動作が行われデータ" ０" が記憶されることになる。一方、メモリートランジスタ２〜４では、コントロールゲート電極とドレイン領域の電圧が同時にＶPPレベルとはならないため、書き込み動作は行われない。
【００４８】
次に、消去動作について説明する。消去動作を行う場合には、図２に示すように消去信号をＶＤＤレベルに設定しソースラインＳＬをＶPPレベルに設定する。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００４９】
以上のように設定すると、メモリートランジスタ１〜４は、ソース領域が各々ＶPPレベル、フローティングゲート電極が各々ＧＮＤレベルに設定され、フローティングゲート電極からソース領域に電子が放出される。これにより、メモリートランジスタ１〜４に対する消去動作が行われることになる。
【００５０】
次に読み出し動作について説明する。読み出し動作を行う場合には、図２に示すように消去信号をＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を読み出しレベルＶred に設定する。また、ＢＬ２をオープンレベルに設定する。
【００５１】
さて、図１６に示す従来例では、図１７の真理値表に示されるように、非選択のワードライン、即ちＷＬ２はＧＮＤレベルに設定されていた。これに対して、本第１の実施例では、図２の真理値表に示されるように、非選択ワードラインＷＬ２は負電圧ＶBBレベルに設定される。そして、この場合の負電圧ＶBBは、Ｘデコーダ回路５及びこれに接続された負電圧発生回路８により形成されることになる。
【００５２】
以上のように設定すると、メモリートランジスタ１のみコントロールゲート電極がＶＤＤレベル、ドレイン領域がＶred レベル、ソース領域がＧＮＤレベルに設定されることになる。そして、メモリートランジスタ１に書き込み動作が行われている場合、即ち、データ" ０" が記憶されている場合にはビットラインＢＬ１にドレイン電流が流れない。逆に、メモリートランジスタ１に書き込み動作が行われていない場合、即ち、データ" １" が記憶されている場合にはドレイン電流が流れることになる。従って、センスアンプ９６によりこのドレイン電流を検出することにより、記憶されたデータを読み出すことが可能となる。
【００５３】
さて、上述の状態では、図２の真理値表に示すように、非選択のワードラインＷＬ２は負電圧ＶBBレベルとなっており、また、ソースラインＳＬはＧＮＤレベルとなっている。従って、メモリートランジスタ３のゲート・ソース間電圧差ＶGSは負電圧ＶBBボルトとなる。ここで、今、メモリートランジスタ３が上記消去動作により過剰消去され、しきい値電圧が負電圧になったと仮定する。また、メモリートランジスタ１には、上記書き込み動作によりデータ" ０" が記憶されていたとする。この状態で、メモリートランジスタ１からデータの読み出しを行った場合、図１６に示す従来例では、メモリートランジスタ３のゲート・ソース電圧ＶGSが０ボルトとなり、メモリートランジスタ３がオン状態となってしまう。これによりメモリートランジスタ３を介したドレイン電流が流れ、読み出し動作不良を引き起こしていた。これに対して、本第１の実施例では、たとえメモリートランジスタ３が過剰消去されていたとしも、前述のようにゲート・ソース間電圧ＶGSが負電圧レベルＶBBとなっているため、メモリートランジスタ３はオン状態とならない。従って、メモリートランジスタ３を介したドレイン電流は流れず、この結果、上記のような読み出し動作不良も生じないことになる。
【００５４】
但し、本実施例において読み出し不良を生じさせないためには、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧が、過剰消去によりＶBBボルト以下とならないことが条件となる。例えば、上述の例では、メモリートランジスタのしきい値電圧がＶBBボルト以下になると、メモリートランジスタ３を介したドレイン電流が流れ、読み出し動作不良が生ずることになる。
【００５５】
以上のように、本第１の実施例では、過剰消去されたメモリートランジスタが生じても、誤った読み出し動作が生ずるのを防止できる。また、本第１の実施例では、過剰消去されたメモリートランジスタからもデータの読み出しができるため、消去動作時にメモリートランジスタのしきい値電圧を十分に低くすることができる。この結果、全てのメモリートランジスタの下限動作マージンを非常に増加させることができるとともに、メモリートランジスタの読み出し速度の高速化を図ることも可能となる。
【００５６】
（３）Ｘデコーダ回路の動作
次に、図４（Ａ）に示すＸデコーダ回路５の動作について簡単に述べる。図２に示す真理値表から明らかなように、本第１の実施例におけるＸデコーダ回路５は、ＶPPレベル、ＶＤＤレベル、ＧＮＤレベル、負電圧ＶBBレベルを出力できるよう構成されていなければならない。以下、それぞれのレベルの切り換え方法について、図４（Ｂ）に示す真理値表に基づいて説明する。
【００５７】
まず、ワードラインＷＬにＶPPレベルを出力する場合には、図４（Ｂ）に示すようにノードａをＶPPレベル、ノードｂをＧＮＤレベルに設定する。この状態で、ＮＡＮＤ回路１９によりノードｃをＧＮＤレベルに設定すると、Ｎチャネルトランジスタ１３はオフ状態、Ｐチャネルトランジスタ１６はオン状態となる。これにより、ノードｄはＶPPレベルになる。そして、ノードｄがＶPPレベルになるとＮチャネルトランジスタ１４がオン状態、Ｐチャネルトランジスタ１７がオフ状態となる。これにより、ノードｅがＧＮＤレベルとなるが、Ｎチャネルトランジスタ１５はオン状態とならないため、ノードｄの電圧に変化は生じない。従って、ワードラインＷＬにはＶPPレベルが出力されることになる。
【００５８】
ワードラインＷＬにＶＤＤレベルを出力する場合には、図４（Ｂ）に示すようにノードａをＶＤＤレベル、ノードｂをＧＮＤレベルに設定する。この状態で、ＮＡＮＤ回路１９によりノードｃをＧＮＤレベルに設定すると、Ｎチャネルトランジスタ１３はオフ状態、Ｐチャネルトランジスタ１６はオン状態となる。これにより、ノードｄはＶＤＤレベルになる。そして、ノードｄがＶＤＤレベルになるとＮチャネルトランジスタ１４がオン状態、Ｐチャネルトランジスタ１７がオフ状態となる。これにより、ノードｅがＧＮＤレベルとなるが、Ｎチャネルトランジスタ１５はオン状態とならないため、ノードｄの電圧に変化は生じない。従って、ワードラインＷＬにはＶＤＤレベルが出力されることになる。
【００５９】
ワードラインＷＬにＧＮＤレベルを出力する場合には、図４（Ｂ）に示すようにノードａをＶＤＤレベル、ノードｂをＧＮＤレベルに設定する。この状態でＮＡＮＤ回路１９により、ノードｃをＶＤＤレベルに設定すると、Ｎチャネルトランジスタ１３はオン状態、Ｐチャネルトランジスタ１６はオフ状態となる。これにより、ノードｄはＧＮＤレベルになる。そして、ノードｄがＧＮＤレベルになるとＮチャネルトランジスタ１４がオフ状態、Ｐチャネルトランジスタ１７がオン状態となる。これにより、ノードｅはＶＤＤレベルとなる。ノードｅがＶＤＤレベルとなると、Ｎチャネルトランジスタ１５がオン状態となるので、ワードラインＷＬにはＧＮＤレベルが出力されることになる。
【００６０】
ワードラインＷＬにＶBBレベルを出力する場合には、図４（Ｂ）に示すようにノードａをＶＤＤレベル、ノードｂを負電圧発生回路８により発生されたＶBBレベルに設定する。この状態でＮＡＮＤ回路１９により、ノードｃをＶＤＤレベルに設定すると、Ｎチャネルトランジスタ１３はオン状態、Ｐチャネルトランジスタ１６はオフ状態となる。これにより、ノードｄはＧＮＤレベルになる。そして、ノードｄがＧＮＤレベルになるとＮチャネルトランジスタ１４がオフ状態、Ｐチャネルトランジスタ１７がオン状態となる。これにより、ノードｅはＶＤＤレベルとなる。ノードｅがＶＤＤレベルとなると、Ｎチャネルトランジスタ１５がオン状態となり、ノードｄの電圧はＶBBレベルに引っ張られ、ノードｄに電圧の変化が生ずる。これにより、ワードラインＷＬには負電圧ＶBBレベルが出力されることになる。
【００６１】
以上より、図４（Ａ）に示すＸデコーダ回路５はＶPPレベル、ＶＤＤレベル、ＧＮＤレベル、負電圧ＶBBレベルの全てのレベルを出力できることが理解される。なお、ノードａ、ｂ、ｃに対するＶｐｐレベル、ＶＤＤレベル、ＧＮＤレベル、ＶBBレベルの設定は、書き込み信号、消去信号、読み出し信号、アドレス信号の切り換え等により行うことになる。
【００６２】
（４）ソースラインＳＬに印加される電圧の低電圧化
さて、従来のフラッシュＥＥＰＲＯＭ回路では、図２の真理値表に示すように、消去動作を行う場合には、ソースラインＳＬ、即ちメモリートランジスタのソース領域に非常に高い電圧であるＶPPレベル（例えば１０〜１２ボルト）を印加しなければならなかった。そして、このようにメモリートランジスタのソース領域に高電圧ＶＰＰレベルを印加すると以下のような２つの問題点が生ずる。
【００６３】
まず、第１の問題点について説明する。消去動作時にソース領域に印加される電圧を高電圧とするためには、ソース領域における接合耐圧を十分に高く設定する必要がある。一方、消去動作時に発生するバンド間トンネリング電流によりメモリートランジスタのＥｎｄｕｒａｎｃｅ特性が劣化するのを防止するためには、ソース領域の不純物濃度を高くしてバンド間トンネリング電流を減少させる必要がある。そして、これらの二つの要求を満たすためには、ソース領域を不純物濃度の高い層と不純物濃度の低い層の二重構造とする必要ある。しかし、このようにソース領域を二重構造とする手法には、メモリートランジスタの微細化を妨げるという問題点があった。
【００６４】
次に、第２の問題点について説明する。通常、その種のフラッシュＥＥＰＲＯＭ回路では、前記消去動作は一括消去あるいはブロック消去により行われる。即ち半導体チップ内に存在する全てのメモリートランジスタ、あるいはブロック内に存在する全てのメモリートランジスタに対して消去動作を行わなければならない。このため、高電圧ＶPPレベルを供給する電源には、非常に大量の電流が流れることになる。従って、この高電圧Ｖｐｐレベルを、半導体チップに内蔵された昇圧回路により供給するのは困難であり、仮に、この昇圧回路により高電圧Ｖｐｐレベルを供給した場合には、この昇圧回路の面積が非常に増大化してしまう。このため、従来のフラッシュＥＥＰＲＯＭ回路では、高電圧Ｖｐｐを供給するために、通常の電圧ＶＤＤを供給する外部電源と高電圧Ｖｐｐを供給する外部電源を２つ用意する方式、即ち２電源方式を採用していた。このことは、外部電源電圧の単一化の妨げとなっていた。
【００６５】
本第１の実施例では、メモリートランジスタの消去動作の際に、全てのワードラインに負電圧ＶBBレベルを印加することで、上記の２つの問題点を解決している。即ち、この場合には、図５の真理値表に示すように、消去動作時にワードラインＷＬ１、ＷＬ２に負電圧ＶBBレベル（例えば−９ボルト）を印加することで、ソースラインＳＬに印加すべき電圧をＶＤＤレベル（例えば５ボルト）とすることができる。つまり、図１において、Ｐチャンネルトランジスタ１２に接続される電源をＶＤＤレベルとすることができる。これにより、消去動作の際に、メモリートランジスタのコントロールゲート電極（ＶBBレベル、例えば−９ボルト）とソース領域（ＶＤＤレベル、例えば５ボルト）との間の電圧差を例えば１４ボルトとすることができるため、トンネル電流による消去動作が可能となる。
【００６６】
さて、この場合、負電圧ＶBBについては図２に示す負電圧発生回路８により発生させる必要がある。しかし、この負電圧ＶBBは、ワードラインを駆動するものであり、入力インピーダンスの非常に高いコントロールゲート電極を駆動するものである。従って、負電圧ＶBBを供給する負電圧発生回路８には、それほど多くの電流供給能力は必要とされない。従って、負電圧発生回路８により半導体チップ内部でこの負電圧ＶBBを発生させても、昇圧回路により半導体チップ内部で高電圧ＶPPを発生させる場合に生ずるような前述の問題点は生じない。しかも、消去動作の際に負電圧を発生させる回路は、読み出し動作の際に負電圧を発生させる回路、即ちＸデコーダ回路５及び負電圧発生回路８により兼用することができる。従って、消去動作の際に負電圧を発生させるために、新たにハードウェアを設ける必要がなくなる。
【００６７】
以上のように、本第１の実施例では、読み出し動作の際に非選択のワードラインに負電圧を印加することで過剰消去を原因とする誤読み出しを有効に防止できる。そして、この誤読み出しを防止するハードウェアと同様のハードウェアを用いて、消去動作の際に全てのワードラインに負電圧を印加することで、ソースラインに印加すべき高電圧ＶPPのレベルを低くすることが可能となる。これにより、メモリートランジスタの構造を前述のように二重構造とする必要がなくなり、メモリートランジスタの小面積化を図ることができる。また、高電圧ＶPPを例えばＶＤＤレベルまで低くすれば、ソースラインに対する電源の供給を、内部昇圧回路ではなく半導体チップの外部電源により行うことが可能となる。これにより、半導体チップの電源の単一電源化も可能となる。
【００６８】
なお、図６の真理値表に示すように、消去動作時のソースラインＳＬのみならず、書き込み動作時の選択ビットラインＢＬ１に供給する電源をＶＤＤとすれば、完全な単一電源化が可能となる。即ち、コントロールゲート電極の入力インピーダンスは非常に高いため、ワードラインについては内部昇圧回路によりＶPPレベルを供給してもそれほど問題はない。従って、電流の流れる経路が低インピーダンスである書き込み動作時の選択ビットラインＢＬ１の電源をＶＤＤとすれば、完全な単一電源化が可能となる。そして、このように書き込み動作時の選択ビットラインの電源をＶＤＤとしても、読み出し動作にそれほど大きな影響を及ぼすこともない。
【００６９】
２．第２の実施例
図７には、本第２の実施例が示される。ここで図１に示す本第１の実施例と同一のものは同一符号を付して説明を省略する。
【００７０】
前述の第１の実施例と比較して、本第２の実施例では、消去動作停止回路４０を含んでいる点が異なっており、それ以外の部分は同様の構成となっている。
【００７１】
消去動作停止回路４０は、Ｎチャネルトランジスタ４２、４４を含んで構成される。そして、Ｎチャネルトランジスタ４２、４４は、ソース領域がＧＮＤレベル、ゲート電極が消去信号に接続され、ドレイン領域が各々ビットラインＢＬ１、ＢＬ２に接続されている。この構成により、消去動作停止回路４０は、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧を検出する。そして、検出されたしきい値電圧が所定の設定電圧、即ちこの場合には０ボルトよりも低い電圧の場合に消去動作の停止を行うことになる。そして、読み出し動作の際に非選択のワードラインに印加される電圧ＶBBは、この設定電圧（０ボルト）よりも低い電圧に設定されている。これにより過剰消去を原因とする誤読み出しを確実に防止できる。
【００７２】
次に、本第２の実施例の動作について、図８に示す信号波形図に基づいて説明する。
【００７３】
まず、書き込み動作であるが、図２に示す第１の実施例の動作と全く同様に行われるため、説明を省略する。
【００７４】
次に、消去動作について説明する。消去動作を行う場合には、図８に示すように消去信号をＶＤＤレベルに設定しソースラインＳＬをＶPPレベルに設定する。更に、この状態でＷＬ１、ＷＬ２を各々ＧＮＤレベル、ＢＬ１、ＢＬ２を各々オープンレベルに設定する。
【００７５】
以上のように設定すると、メモリートランジスタ１〜４は、ソース領域が各々ＶPPレベル、フローティングゲート電極が各々ＧＮＤレベルに設定され、これにより、メモリートランジスタ１〜４に対する消去動作が行われることになる。
【００７６】
さて、消去動作が進むと、メモリートランジスタ１〜４のしきい値電圧は徐々に下がってくる。この場合、Ｐチャネルトランジスタ１２の電流供給能力を、メモリートランジスタ１〜４、Ｎチャネルトランジスタ４２、４４の電流供給能力よりも十分小さく設定しておく。すると、メモリートランジスタ１〜４のうち、しきい値電圧の低下が最も速いメモリートランジスタがオン状態になると、図８に示すようにソースラインＳＬの電圧が、Ｎチャンネルトランジスタ４２又は４４を介してＧＮＤレベルに引っ張られることになる。この結果、ソースラインＳＬの電圧の低下が進む。ソースラインＳＬの電圧が低下すると、メモリートランジスタ１〜４のフローティングゲート電極とソース領域間のトンネル電流も減少し、やがて消去動作が停止することになる。
【００７７】
さて、本第２の実施例の場合、消去動作の際に、ビットラインＢＬ１、ＢＬ２はＧＮＤレベルに設定され、ワードラインＷＬ１、ＷＬ２もＧＮＤレベルに設定されている。そして、上述のように消去動作によるしきい値電圧の低下が最も速いメモリートランジスタがオン状態となった場合に、ソースラインＳＬがＧＮＤレベルに引っ張られ、消去動作が停止する。従って、消去動作が停止した時点のメモリートランジスタ１〜４のしきい値電圧は０ボルト以上となることが保証される。また、たとえ消去動作停止回路４０等の回路の動作速度のばらつき、プロセス変動等を考慮したとしても、メモリートランジスタの１〜４のしきい値電圧は例えば−１ボルト以上となることが保証される。
【００７８】
このように消去動作が停止した後に読み出し動作を行う。読み出し動作を行う場合には、図８に示すように消去信号をＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を読み出しレベルＶred に設定する。また、ＷＬ２を負電圧ＶBBレベルに、ＢＬ２をオープンレベルに設定する。
【００７９】
以上のように設定することにより、メモリートランジスタ１に対する読み出し動作が可能となる。この場合、メモリートランジスタ３のコントロールゲート電極は負電圧ＶBBレベル、ソース領域はＧＮＤレベルに設定されるため、メモリートランジスタ３のゲート・ソース間電圧ＶGSはＶBBボルトに設定される。従って、メモリートランジスタ３のしきい値電圧がＶBBボルト以下でない限り、メモリートランジスタ３はオン状態とならないことになる。そして、前述のように、消去動作停止回路４０による消去停止動作により、メモリートランジスタの１〜４のしきい値電圧は０ボルト以上になると保証され、消去停止部４０の動作速度のばらつき、プロセス変動等を考慮したとしても例えば−１ボルト以上になると保証される。従って、負電圧ＶBBレベルを０ボルトより小さく、好ましくは例えば−１ボルト以下とすれば、確実に過剰消去を原因とする誤まった読み出し動作を防止できる。この点、前述の第１の実施例では、しきい値電圧の低下速度が極端に速く、消去動作が停止した時のしきい値電圧がＶBBボルト以下となるメモリートランジスタが存在した場合には、誤まった読み出し動作が生ずる。これに対して、本第２の実施例では、消去動作停止回路４０によりメモリートランジスタのしきい値電圧が所定の設定電圧以下とならないことが保証され、この設定電圧以下の電圧でメモリートランジスタの読み出し動作が行われるため、誤った読み出し動作を確実に防止できることになる。
【００８０】
なお、本第２の実施例では、消去停止を行うしきい値電圧を０ボルトと設定したが、本発明はこれに限らずあらゆる値を設定することができる。また、負電圧ＶBBレベルの値も少なくとも前記設定電圧よりも小さければよく、あらゆる値を設定することができる。
【００８１】
３．第３の実施例
図９には、本第３の実施例が示される。ここで図１に示す第１の実施例と同一のものは同一符号を付して説明を省略する。
【００８２】
本第３の実施例は、前述の第１の実施例と比較して、負電圧発生回路８がメモリートランジスタ１〜４の基板に接続され、Ｘデコーダ回路に接続されていない点が相違する。また、Ｘデコーダ回路６の構成が第１の実施例におけるＸデコーダ回路５の構成と異なる点が相違する。そして、それ以外の部分は本第１の実施例と同様の構成となっている。
【００８３】
本第３の実施例では、読み出し動作の際に、負電圧発生回路８がメモリートランジスタ１〜４の基板に負電圧を印加する構成となっている。このように基板に負電圧を印加することで、メモリートランジスタ１〜４のしきい値電圧Ｖthは上昇する。これにより、誤った読み出し動作が行われるのを防止することが可能となる。
【００８４】
図１１（Ａ）には、本第３の実施例に使用されるＸデコーダ回路６の一例が示される。図１１（Ａ）に示すように、このＸデコーダ回路６は、ＮＡＮＤ回路１９、Ｎチャネルトランジスタ２０、２１、Ｐチャネルトランジスタ２２、２３により構成される。この構成により、Ｘデコーダ回路はワードラインＷＬにＶPPレベル、ＶＤＤレベル、ＧＮＤレベルの電圧を印加することが可能となる。なお、Ｎチャネルトランジスタ２０は、ワードラインＷＬにＶPPレベルを出力する際に、高電圧がノードｆの方向に逆流するのを防止するために設けられている。
【００８５】
次に、本第３の実施例の動作について、図１０の真理値表を用いて説明する。
【００８６】
まず、書き込み動作、消去動作であるが、これは図２に示す第１の実施例の動作と全く同様に行われるため、説明を省略する。
【００８７】
次に、読み出し動作について説明する。読み出し動作を行う場合には、図８に示すように消去信号をＧＮＤレベルに設定しソースラインＳＬをＧＮＤレベルに設定する。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を読み出しレベルＶred に設定する。また、ＷＬ２をＧＮＤレベルに、ＢＬ２をオープンレベルに設定する。更に、負電圧発生回路８によりメモリートランジスタの基板を負電圧ＶBBレベルに設定する。
【００８８】
以上のように設定することにより、メモリートランジスタ１に対する読み出し動作が可能となる。この場合、メモリートランジスタ３のコントロールゲート電極、ソース領域はＧＮＤレベルに設定されている。従って、仮にメモリートランジスタ３が過剰消去されており、しきい値電圧が０ボルト以下となっていた場合には、メモリートランジスタ３はオン状態となり、誤った読み出し動作が生じてしまう。しかし、本第３の実施例では、メモリートランジスタ３の基板は前述のように負電圧ＶBBレベルに設定されているため、しきい値電圧が上昇することになる。
【００８９】
Ｖth＝｜Ｖth0 ｜＋γ｛（｜ＶSB｜＋２｜ψａ｜）1/2 −（２｜ψａ｜）1/2 ｝
Ｖth0     ：ＶSB＝０（Ｖ）の時のしきい値電圧
ψａ    ：バルクポテンシャル
ＶSB    ：ソース・基板（バルク）間の電圧
即ち、上記のしきい値電圧の式において、基板の電圧が負電圧ＶBBレベルであるため（ソース領域はＧＮＤレベル）、｜ＶSB｜＞０（Ｖ）となり、しきい値電圧Ｖthが上昇することになる。従って、仮にメモリセルトランジスタ３が過剰消去されていたとしても、しきい値電圧Ｖthが０ボルトよりも大きくなるように負電圧ＶBBレベルを設定しておけば、メモリートランジスタ３はオン状態とならない。この結果、メモリートランジスタ３を介したドレイン電流の発生を防止でき、誤った読み出し動作が行われるのを防止できることになる。
【００９０】
次に、図１１（Ａ）に示すＸデコーダ回路６の動作について図１１（Ｂ）の真理値表を用いて簡単に説明する。
【００９１】
Ｘデコーダ回路６はワードラインＷＬにＶPPレベル、ＶＤＤレベル、ＧＮＤレベルを出力できるよう構成されている。
【００９２】
まず、ワードラインＷＬにＶPPレベルを出力する場合には、図１１（Ｂ）に示すようにノードｇをＶPPレベルに設定する。この状態でＮＡＮＤ回路１９によりノードｆをＧＮＤレベルに設定すると、Ｎチャネルトランジスタ２１はオフ状態、Ｐチャネルトランジスタ２３はオン状態となる。これによりワードラインＷＬにはＶPPレベルが出力されることになる。
【００９３】
ワードラインＷＬにＶＤＤレベルを出力する場合には、ノードｇをＶＤＤレベルに設定する。この状態でノードｆをＧＮＤレベルに設定すると、Ｎチャネルトランジスタ２１はオフ状態、Ｐチャネルトランジスタ２３はオン状態となる。これにより、ワードラインＷＬにはＶＤＤレベルが出力されることになる。
【００９４】
ワードラインＷＬにＧＮＤレベルを出力する場合には、ノードｇをＶＤＤレベルに設定する。この状態でノードｆにＶＤＤレベルに設定すると、Ｎチャネルトランジスタ２１はオン状態、Ｐチャネルトランジスタ２３はオフ状態となる。これによりワードラインＷＬにはＧＮＤレベルが出力されることになる。
【００９５】
さて、以上述べたように本第３の実施例では、読み出し動作の際にメモリートランジスタの基板に負電圧ＶBBレベルを印加することで、過剰消去を防止している。この場合、消去動作を十分に行い、メモリートランジスタのしきい値電圧を十分低下させた後に、基板に負電圧を印加した読み出し動作を行えば、下限動作マージンを非常に向上させることができる。この点は、図１２に示す特性図からも明らかである。
【００９６】
図１２には、消去動作の際の消去電圧印加時間に対するしきい値電圧の低下についての特性図が示される。ここで、特性曲線Ｋはしきい値電圧の低下が最も遅いメモリートランジスタ（以下、消去の遅いメモリートランジスタと呼ぶ）の特性曲線であり、特性曲線Ｌはしきい値電圧の低下が最も速いメモリートランジスタ（以下、消去の速いメモリートランジスタと呼ぶ）の特性曲線である。図１２に示すように、消去電圧印加時間が増えるにしたがって、しきい値電圧の低下率が徐々に減少し、しきい値電圧は所定の値に収束する。そして、消去の速いメモリートランジスタの方が、消去の遅いメモリートランジスタよりも速く所定の値に収束することになる。従って、消去電圧印加時間が増えるにしたがって、消去の遅いメモリートランジスタのしきい値電圧と消去の速いメモリートランジスタのしきい値電圧とのしきい値電圧差が、徐々に小さくなってくる。
【００９７】
例えば、図１２において、消去電圧印加時間が１００μsec の時のこのしきい値電圧差をＶ１、消去電圧印加時間が１００ｍsec の時のしきい値電圧差をＶ４とする。すると、図１２に示されように、Ｖ１は約１．５ボルトとなりＶ４は約０．８ボルトとなり、Ｖ４の方が小さくなっている。即ち、消去動作が進むにつれて、このしきい値電圧差が小さくなる。このことは、消去動作を十分にすることでメモリートランジスタ間でのしきい値電圧のばらつき幅が小さくなることを意味している。従って、消去動作を十分に行い、このしきい値電圧差、即ちしきい値電圧のばらつき幅が十分に小さくなった後に、基板をＶBBレベルにして読み出し動作を行えば、下限動作マージンを非常に向上させることができる。
【００９８】
例えば図１２において１００ｍsec の時間の消去動作を行った後に、基板をＶBBレベルにして、メモリートランジスタのしきい値電圧を約２．０ボルト上昇させる。すると、この場合の消去の最も速いメモリートランジスタしきい値電圧はＶL （約０．６ボルト）となり、正の値となる。これにより、誤った読み出し動作が起こらないことを保証できる。一方、消去の最も遅いメモリートランジスタのしきい値電圧はＶH （約１．８ボルト）となる。従って、十分な下限動作マージンを得ることができる。これにより安定した、高速の読み出し動作が可能となり、また、電源の低電圧化に好適なフラッシュＥＥＰＲＯＭ回路を提供できることになる。
【００９９】
なお、図１２において消去電圧印加時間が例えば１００ｍsec 〜１．０sec となる領域は、消去電圧印加時間ｔに対するしきい値電圧Ｖthの変化量即ち、△Ｖth／△ｔが非常に少ない領域である。従って、この領域では、しきい値電圧Ｖthの制御を非常に容易に行うことが可能となる。
【０１００】
４．第４の実施例
図１３には、本第４の実施例が示される。ここで図９に示す第３の実施例と同一のものは同一符号を付して説明を省略する。
【０１０１】
本第４の実施例は前述の第３の実施例と比較して、ソースライン制御回路４６及びこれに接続された正電圧発生回路５０を含む点が相違している。また、ビットライン制御回路１０７の構成が異なる点、及び、基板がＧＮＤレベルに印加する点が相違する。それ以外の部分は本第３の実施例と同様の構成となっている。
【０１０２】
本第４の実施例では、読み出し動作の際に、ソースライン制御回路４６及び正電圧発生回路５０により、ソースラインＳＬに正電圧ＶX レベルが印加される。このようにメモリートランジスタ１〜４のソース領域に正電圧を印加することにより、メモリートランジスタ１〜４のしきい値電圧Ｖthは上昇し、誤読み出し動作の防止が可能となる。なお、この時、選択されたビットラインＢＬ１には、ビットライン制御回路１０７により（ＶX ＋Ｖｒｅｄ）レベルの電圧が印加される。
【０１０３】
ソースライン制御回路４６は、Ｎチャンネルトランジスタ１１、４８及びＰチャンネルトランジスタ１２を含んで構成される。そして、Ｎチャンネルトランジスタ１１は、ソース領域がＧＮＤレベルとなっており、ゲート電極には書き込み信号が入力される。また、Ｐチャンネルトランジスタ１２は、ソース領域がＶPPレベルとなっており、ゲート電極にはインターフェイス回路８８を介して消去信号の反転信号が入力されている。また、Ｎチャンネルトランジスタ４８は、ソース領域が正電圧発生回路５０に接続されており、ゲート電極には読み出し信号が接続されている。以上の構成のソースライン制御回路４６により、ソースラインＳＬは、書き込み動作時にＧＮＤレベル、消去動作時にＶPPレベル、読み出し動作時に正電圧ＶX レベルに設定されることになる。
【０１０４】
図１５（Ａ）、（Ｂ）には、本第４の実施例に使用される正電圧発生回路５０の例が示される。ここで図１５（Ａ）に示す回路は、ダイオードのように動作するように接続されたトランジスタ５２、５４を直列に接続することにより構成され、これによりＶＯＵＴに正電圧ＶX レベルを出力できる。また、図１５（Ｂ）は、ＶＤＤレベルを抵抗Ｒ１、Ｒ２で抵抗分割する回路であり、これによりＶＯＵＴに正電圧ＶX レベルを出力できることになる。
【０１０５】
次に、本第４の実施例の動作について、図１４の真理値表を用いて説明する。
【０１０６】
まず、書き込み動作、消去動作であるが、これは図１０に示す第３の実施例の動作と全く同様に行われるため、説明を省略する。
【０１０７】
次に、読み出し動作について説明する。読み出し動作を行う場合には、図１４に示すように、書き込み信号及び消去信号をＧＮＤレベルに、読み出し信号をＶＤＤレベルに設定する。これによりＮチャネルトランジスタ１１、Ｐチャネルトランジスタをオフ状態、Ｎチャネルトランジスタ４８をオン状態にして、ソースラインＳＬを正電圧ＶX レベルに設定する。この場合の正電圧ＶX は、正電圧発生回路５０により生成される。そして、メモリートランジスタ１からデータを読み出す場合には、ＷＬ１をＶＤＤレベル、ＢＬ１を読み出しレベル（ＶX ＋Ｖred ）に設定する。ここで、ＢＬ１を（ＶX ＋Ｖred ）レベルに設定するのは、選択されたメモリートランジスタ１を流れるドレイン電流が、ドレイン領域からソース領域に流れるようにするためである。そして、この（ＶX ＋Ｖred ）レベルはビットライン制御部１０７により生成される。更に、ＷＬ２をＧＮＤレベルに、ＢＬ２をオープンレベルに設定する。
【０１０８】
以上のように設定することにより、メモリートランジスタ１に対する読み出し動作が可能となる。この場合、メモリートランジスタ３のコントロールゲート電極、ソース領域はＧＮＤレベルに設定されている。従って、仮にメモリートランジスタ３が過剰消去されており、しきい値電圧が０ボルト以下となっていた場合には、メモリートランジスタ３はオン状態となり、誤った読み出し動作が生じてしまう。しかし、本第４の実施例では、メモリートランジスタ３のソース領域は正電圧ＶX レベルに設定されているため、しきい値電圧が上昇することになる。
【０１０９】
Ｖth＝｜Ｖth0 ｜＋γ｛（｜ＶSB｜＋２｜ψａ｜）1/2 −（２｜ψａ｜）1/2 ｝
即ち、上記のしきい値電圧の式において、ソース領域の電圧が正電圧ＶX レベルであるため（基板はＧＮＤレベル）、｜ＶSB｜＞０（Ｖ）となり、しきい値電圧Ｖthが上昇することになる。従って、仮にメモリセルトランジスタ３が過剰消去されていたとしても、しきい値電圧Ｖthが０ボルトよりも大きくなるように正電圧ＶX レベルを設定しておけば、メモリートランジスタ３はオン状態とならない。この結果、メモリートランジスタ３を介したドレイン電流の発生を防止でき、誤った読み出し動作が行われるのを防止できることになる。
【０１１０】
以上のように本第４の実施例では、読み出し動作の際にメモリートランジスタのソース領域に正電圧ＶX レベルを印加することで、過剰消去を防止できる。この場合、消去動作を十分に行い、メモリートランジスタのしきい値電圧を十分低下させた後に、ソース領域に正電圧を印加した読み出し動作を行えば、上述の第３の実施例と全く同様に、下限動作マージンを非常に向上させることができる。この点は、前述の図１２に示す特性図からも明らかである。
【０１１１】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１２】
例えばＸデコーダ回路、負電圧発生回路、正電圧発生回路の構成としては、第１〜第４の実施例で説明したものに限らず、本発明ではあらゆる種類のものを用いることができる。また、負電圧発生回路、正電圧発生回路は、半導体チップ内に必ずしも内蔵する必要はなく、外部回路から負電圧電源、正電圧電源を供給してもかまわない。
【０１１３】
また、上記の第１〜第４の実施例では、ＶＤＤを例えば５ボルトとした場合について説明したが、半導体チップの低電圧化を行う場合には、ＶＤＤを例えば３ボルト等とした場合にも本発明は当然に適用できる。
【０１１４】
また、本第２の実施例における消去動作停止回路としては前述した構成に限らず、本発明ではあらゆる構成の消去動作停止回路を用いることができる。例えば、ビットラインに流れる電流を検出して、消去動作を停止するような構成であってもよい。更に、消去動作停止回路を設ける代わりに、例えばベリファイ手段を設けてもかまわない。
【０１１５】
また、本発明では、本第１の実施例と本第３の実施例を組み合わせて読み出し動作を行ってもよい。即ち、非選択のワードラインＷＬをＶBBレベルにし、メモリートランジスタの基板をＶBBレベルにして読み出し動作を行ってもよい。同様に、本第２の実施例と第３の実施例を組み合わせたり、本第１の実施例と本第４の実施例を組み合わせたり、本第２の実施例と本第４の実施例を組み合わせてもよい。以上のような組み合わせを行うことにより、前述の図１２に示す特性曲線の性質を利用してしきい値電圧のばらつき幅を小さくするとともに、過剰消去を原因とする誤った読み出し動作を確実に防止できる。
【０１１６】
更に、本第３の実施例と第４の実施例を組み合わせ、即ちメモリートランジスタの基板を負電圧ＶBBレベルに設定とともに、メモリートランジスタのソース領域に正電圧ＶX レベルに設定して、読み出し動作を行うことも可能である。このように組み合わせることで、負電圧ＶBBレベルの値及び正電圧ＶX レベルの値の絶対値をそれほど大きくしなくても、読み出し動作の際に十分にメモリートランジスタのしきい値電圧を上昇させることが可能となる。
【０１１７】
また、本発明は、本第１〜第５の実施例で説明した選択書き込み・一括消去の手法のみならず、一括書き込み・選択消去の手法にも容易に適用できる。特に、後者の手法は、半導体チップの単一電源化に有効である。
【０１１８】
【発明の効果】
請求項１の発明によれば、読み出し動作の際に非選択のワードラインに負電圧のワードライン信号が印加されるため、過剰消去を原因とする誤まった読み出し動作が行われるのを有効に防止できる。これにより、信頼性の向上、歩留まりの向上、電源電圧の低減化、下限動作マージンの向上、読み出し動作の高速化等を図ることができる。更に、ベリファイ動作を行った場合には、ベリファイ動作の回数を減少させることもできる。また、請求項１の発明によれば、消去動作の際にワードラインに負電圧のワードライン信号が印加されるため、消去動作の際にソースラインに印加すべき高電圧レベルを低くすることができる。これにより、ソース領域を不純物濃度の高い層と低い層の二重構造とする必要がなくなり、メモリーの小面積化、信頼性の向上等を図れる。更に、電源の低電圧化、電源の単一電源化等を図ることも可能となる。そして、請求項１の発明によれば、以上の効果を同様のハードウェア、即ち同様の負電圧発生回路、Ｘデコーダ回路等で達成できる。従って、請求項１の発明は、過剰消去を原因とする誤読み出し等を防止できるとともに、消去動作時のソースライン電圧を低減化しメモリー面積の小面積化、電源の単一電源化等が可能であり、しかも、これらの効果を同様のハードウェアで達成できるという特有の効果を有していることになる。
【０１１９】
また、請求項２の発明によれば、メモリートランジスタの書き込み動作の際にビットラインに高電圧が印加されないため、電流の流れる経路が低インピーダンスである部分の電源に、高電圧の電源を使用する必要がなくなる。これにより、更に完全な電源の単一電源化が可能となる。
【０１２０】
また、請求項３の発明によれば、しきい値電圧の低下が最も速いメモリートランジスタのしきい値電圧が所定の設定電圧よりも低くなった場合に消去動作が停止され、読み出し動作の際に、非選択のワードラインに前記設定電圧よりも低い負電圧が印加される。これにより、過剰消去を原因とする誤った読み出し動作が行われるのを確実に防止することが可能となる。この場合、回路の動作速度のばらつき、プロセス変動等を考慮して、上記設定電圧と上記負電圧との電圧差を大きくすれば、より確実に過剰消去を原因とする誤読み出しを防止できる。
【０１２１】
また、請求項４の発明によれば、メモリートランジスタの読み出し動作の際に、メモリートランジスタの基板に負電圧が印加されるため、読み出し動作の際におけるメモリトランジスタのしきい値電圧を上昇させることができる。従って、過剰消去を原因とする誤った読み出し動作が行われるのを有効に防止できる。これにより、信頼性の向上、歩留まりの向上、電源電圧の低減化、下限動作マージンの向上、読み出し動作の高速化等を図ることができる。更に、ベリファイ動作を行った場合には、ベリファイ動作の回数を減少させることもできる。
【０１２２】
また、請求項５の発明によれば、メモリートランジスタの読み出し動作の際に、ソースラインに正電圧が印加されるため、読み出し動作の際におけるメモリトランジスタのしきい値電圧を上昇させることができる。従って、過剰消去を原因とする誤った読み出し動作が行われるのを有効に防止できる。これにより、信頼性の向上、歩留まりの向上、電源電圧の低減化、下限動作マージンの向上、読み出し動作の高速化等を図ることができる。更に、ベリファイ動作を行った場合には、ベリファイ動作の回数を減少させることもできる。
【０１２３】
また、請求項６の発明によれば、メモリートランジスタの読み出し動作の際に、ソースラインに正電圧、基板に負電圧が印加されるため、負電圧レベル及び正電圧レベルの値の絶対値をそれほど大きくしなくても、読み出し動作の際におけるメモリートランジスタのしきい値電圧を十分に上昇させることが可能となる。これにより、更に確実な誤読み出し防止が可能となる。
【０１２４】
また、請求項７の発明によれば、メモリートランジスタのしきい値電圧のばらつき幅が小さくなった後に、メモリートランジスタのしきい値電圧を上昇させ、メモリートランジスタの読み出し動作を行うことができる。従って、過剰消去を原因とする誤読み出しを防止できるとともに、下限動作マージンの向上を図ることが可能となる。これにより、信頼性の向上、歩留まりの向上、電源電圧の低減化、下限動作マージンの向上、読み出し動作の高速化等を図ることができる。更に、ベリファイ動作を行った場合には、ベリファイ動作の回数を減少させることもできる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施例の一例を示す回路図である。
【図２】本第１の実施例の動作を説明するための真理値表である。
【図３】本発明に使用される負電圧回路の一例を示す回路図である。
【図４】図４（Ａ）は、Ｘデコーダ回路の一例を示す回路図であり、図４（Ｂ）は、このＸデコーダ回路の動作を説明するための回路図である。
【図５】消去動作時のワードラインに負電圧を印加した場合の本第１の実施例の動作を説明するための真理値表である。
【図６】書き込み動作時のビットラインに高電圧を印加しない場合の本第１の実施例の動作を説明するための真理値表である。
【図７】本発明に係る第２の実施例の一例を示す回路図である。
【図８】本第２の実施例の動作を説明するための信号波形図である。
【図９】本発明に係る第３の実施例の一例を示す回路図である。
【図１０】本第３の実施例の動作を説明するための真理値表である。
【図１１】図１１（Ａ）は、Ｘデコーダ回路の一例を示す回路図であり、図１１（Ｂ）は、このＸデコーダ回路の動作を説明するための回路図である。
【図１２】消去電圧印加時間に対するしきい値電圧の特性曲線を示す特性図である。
【図１３】本発明に係る第４の実施例の一例を示す回路図である。
【図１４】本第４の実施例の動作を説明するための真理値表である。
【図１５】図１５（Ａ）、（Ｂ）は、本発明に使用される正電圧発生回路の例を示す回路図である。
【図１６】従来の不揮発性半導体装置を示す回路図である。
【図１７】従来の不揮発性半導体装置の動作を説明するための真理値表である。
【符号の説明】
１〜４  メモリトランジスタ
５、６  Ｘデコーダー回路
７、１０７  ビットライン制御回路
８  負電圧発生回路
１１  Ｎチャネルトランジスタ
１２  Ｐチャネルトランジスタ
ＷＬ１〜ＷＬ２  ワードライン
ＢＬ１〜ＢＬ２  ビットライン
ＳＬ  ソースライン
１３、１４、１５  Ｎチャネルトランジスタ
１６、１７  Ｐチャネルトランジスタ
１８  デプレッション型Ｐチャネルトランジスタ
１９  ＮＡＮＤ回路
２０、２１  Ｎチャネルトランジスタ
２２、２３  Ｐチャネルトランジスタ
２４  インバータ回路
２５-1〜２５-n  コンデンサ
２６-1〜２６-n  Ｐチャネルトランジスタ
４０  消去動作停止回路
４６  ソースライン制御回路
５０  正電圧発生回路
８８  インターフェイス回路
９０  アドレスバッファ
９４  Ｙデコーダ回路
９６  センスアンプ
９８  データバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003743453.tif 000013
【図１３】
0003743453.tif 000014
【図１４】
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【図１５】
0003743453.tif 000016
【図１６】
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【図１７】
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