(57)【特許請求の範囲】
【請求項１】
複数の画素をマトリクス状に配列した表示部を有し、前記表示部に様々な画像を表示する表示装置において、各画素の表示状態を示す画素データを前記画素に接続された信号線に供給する複数の駆動用ドライバと、前記画素データを生成するために各画素の表示状態を示す映像データと前記映像データに対応した映像制御データを出力する制御回路部と、前記制御回路部と前記駆動用ドライバに接続すると共に複数画素を一組としてその複数画素の映像データと映像制御データを前記制御回路部から前記駆動用ドライバへ供給する複数のデータ線とを備え、前記データ線を介して各組の映像データと映像制御データを順次繰返し出力して表示部の一ライン分の画素の映像データを前記駆動用ドライバに供給する表示装置であって、前記制御回路部は、前記一組分の複数画素の映像データを対になる第１グループと第２グループに分け、第１グループと第２グループの対になる映像データが異なる値のときは、第１グループと第２グループの映像データをそれぞれ対応するデータ線に出力すると共に映像制御データを第１レベルに設定し、第１グループと第２グループの対になる映像データが同じ値のときは、第１グループの映像データを対応するデータ線に出力すると共に第２グループに対応するデータ線には前回の第２グループに対応する信号線の出力と同じ値を出力し、且つ映像制御データを第２レベルに設定し、前記駆動用ドライバは、映像制御データが第１レベルのときは第１及び第２グループの映像データをそれぞれ画素データに変換して対応する信号線に供給し、映像制御データが第２レベルのときは第１グループに対応する信号線に第１グループの映像データを変換した画素データを供給し、第２グループに対応する信号線には第２グループの映像データと対になる第１グループの映像データを変換した画素データを供給することを特徴とする表示装置。
【請求項２】
一対の基板間に封入された液晶と、一方の基板の各画素内に形成された画素電極と、前記画素電極に接続されたスイッチング素子と、前記スイッチング素子に接続された信号線とを備え、各信号線に画素データを供給して画素内の液晶の配列状態を制御することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記映像データが各画素で表示する階調を示すデータであることを特徴とする請求項１又は請求項２のいずれかに記載の表示装置。
【請求項４】
各画素が赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のうちいづれか一つの色を表示するように設定され、第１グループ及び第２グループの映像データは少なくとも一組のＲＧＢの画素に対応することを特徴とする請求項１乃至請求項３のいずれかに記載の表示装置。
【請求項５】
表示部に一ライン上に並ぶ画素の映像データのうちＯＤＤデータを第１グループにし、ＥＶＥＮデータを第２グループにしたことを特徴とする請求項１乃至請求項４のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は各画素で多階調表示を行い、高精細なカラー表示を行う表示装置に関する。
【０００２】
【従来の技術】
近年、フラットパネルディスプレイはＣＲＴに代わりパソコン用モニターを始め、各方面で採用されている。特に液晶表示装置は薄型軽量、低消費電力等の特徴を生かし、携帯電話から大型モニターに至るまで幅広く利用されている。大型モニターや液晶テレビに用いられる液晶表示装置には高精細化、高画質化が求められ、１５型、１８型になるに伴い画素数もＳＸＧＡ（１２８０×ＲＧＢ×１０２４）、ＵＸＧＡ（１６００×ＲＧＢ×１２００）に増え、各画素も多階調によるカラー表示を行っている。
【０００３】
従来の多階調のカラー表示を行う液晶表示装置を図面に基づいて説明する。図６は液晶パネル上の画素５１の配列を模式的に示した図であり、図７は駆動用ドライバ５４への信号の流れを模式的に示す図である。液晶パネルの表示部５０には複数の信号線５２と走査線５３がマトリクス状に形成され、信号線５２と走査線５３に囲まれる部分がそれぞれ画素５１に該当し、各画素に対応して赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のカラーフィルタがストライプ状に配列されている。ここでは赤色を表示する画素を５１Ｒ、緑色を表示する画素を５１Ｇ、青色を表示する画素を５１Ｂと表す。そしてＲ、Ｇ、Ｂの画素５１Ｒ、５１Ｇ、５１Ｂの一組で一単位を構成し、各画素５１の階調の組合せにより一単位の画素群で様々な色を表示している。
【０００４】
各画素５１を６ビットのデジタル信号である階調データに基づいて表示する場合、各画素５１を６４階調で再現でき、一単位の画素群で２６万色の表示を行うことができる。駆動用ドライバ５４は入力側にプリント基板上のソース制御回路が、出力側に液晶パネル上の信号線５２がそれぞれ電気的に接続され、ソース制御回路からの階調データなどを信号処理し、各画素５１の信号線５２に階調に応じたソース信号を供給する。図７では説明を簡単にするために駆動用ドライバ５４に入力される階調データとクロック信号、駆動用ドライバ５４から出力されるソース信号の流れを示し、他の信号については省略する。また階調データを供給する幅広線は６本（６ビット）のデータ線５５を示し、クロック信号やソース信号を供給する細線は１本のデータ線５６、５７を示している。
【０００５】
ソース制御回路から駆動用ドライバ５４へは一単位の画素群の２ポート分（ｏｄｄデータ、ｅｖｅｎデータ）の階調データが同時に供給され、階調データ用に３６本（６ビット×ＲＧＢ×２ポート）のデータ線５５が用いられる。この従来例では１つ駆動用ドライバ５４から二単位分の画素群（６画素）のデータ線５７が出力しているが、実際には１つの駆動用ドライバ５４はもっと多くの画素５１と接続している。そして階調データ用のデータ線５５及びクロック信号用のデータ線５６がそれぞれ分岐して駆動用ドライバに５４接続され、駆動用ドライバ５４ではデータ線５５、５６を介して供給される階調データのうちクロック信号に基づいて各画素に対応した階調データを受取っている。駆動用ドライバ５４は６ビットのデジタル信号である階調データを階調に応じたアナログ信号であるソース信号に変換し、対応する画素５１に供給する。例えば図６のように二単位分の画素群を左端から順に１ＣＬＫ、２ＣＬＫ、３ＣＬＫ…とすると、１クロックで２ポートのデータを供給するため、ＳＸＧＡの場合は６４０ＣＬＫ、ＵＸＧＡの場合は８００ＣＬＫまで存在する。図８にソース制御回路から駆動用ドライバ５４に供給される階調データの一例を示す。駆動用ドライバ５４にはクロック毎に該当する画素の階調を示す階調データが６ビットのデジタル信号として供給され、次のクロックになると次の画素に該当する新たな階調データが供給される。つまり駆動用ドライバ５４には１ＣＬＫのｏｄｄとｅｖｅｎに対応する画素（図６のＲＧＢ×２）の階調データ”１１１１１１、１１１１１１、１１１１１０、１１１１１０、１１１１１１、１１１１１１”が第１クロックと同時に供給され、その次に、２ＣＬＫのｏｄｄとｅｖｅｎに対応する画素（図６のＲＧＢ×２）の階調データ”１１１１１０、１１１１１０、１１１１１０、１１１１１０、１１１１１０、１１１１１０”が第２クロックと同時に供給される。これをクロック毎に順次繰返し、駆動用ドライバ５４に一ラインの画素の階調データ（６４０ＣＬＫ分）を供給する。
【０００６】
【発明が解決しようとする課題】
しかしながら表示装置の大型化に伴い高精細化になると画素数が増加するため、駆動用ドライバ等に供給する階調データ量も増え、クロック信号の周波数も今まで以上に高周波なものが必要となる。また、高画質化のためには各画素をこれまで以上に多階調にすることになり、例えば１画素の階調データを６ビットのデジタル信号にしていたものを８ビットやそれ以上のデジタル信号にすることになり、その分だけ階調データを供給するデータ線の本数も増加する。そのため階調データにおけるＨｉｇｈ（１）、Ｌｏｗ（０）の切替えを非常に短い期間で多く行うため、これまで以上に不要輻射とよばれる電磁障害による影響が増え、こうしたＥＭＩへ対策が必要となっていた。
【０００７】
そこで本発明は、ＥＭＩ等の影響を抑えた表示装置を提案することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、複数の画素をマトリクス状に配列した表示部を有し、表示部に様々な画像を表示する表示装置において、各画素の表示状態を示す画素データを画素に接続された信号線に供給する複数の駆動用ドライバと、画素データを生成するために各画素の表示状態を示す映像データと映像データに対応した映像制御データを供給する制御回路部と、制御回路部と駆動用ドライバに接続すると共に複数画素を一組としてその複数画素の映像データと映像制御データを制御回路部から駆動用ドライバへ供給する複数のデータ線とを備え、データ線を介して各組の映像データと映像制御データを順次繰返し出力して表示部の一ライン分の画素の映像データを駆動用ドライバに供給する表示装置であって、制御回路部は、一組分の複数画素の映像データを対になる第１グループと第２グループに分け、第１グループと第２グループの対になる映像データが異なる値のときは、第１グループと第２グループの映像データをそれぞれ対応するデータ線に出力すると共に映像制御データを第１レベルに設定し、第１グループと第２グループの対になる映像データが同じ値のときは、第１グループの映像データを対応するデータ線に出力すると共に第２グループに対応するデータ線には前回の第２グループに対応する信号線の出力と同じ値を出力し、且つ映像制御データを第２レベルに設定し、駆動用ドライバは、映像制御データが第１レベルのときは第１及び第２グループの映像データをそれぞれ画素データに変換して対応する信号線に供給し、映像制御データが第２レベルのときは第１グループに対応する信号線に第１グループの映像データを変換した画素データを信号線に供給し、第２グループに対応する信号線には第２グループの映像データと対になる第１グループの映像データを変換した画素データを供給することを特徴とする。
【０００９】
この構成により、特に第１グループと第２グループの映像データが同じ値のときに第２グループに対応するデータ線の出力は変化しないため、映像データの出力におけるＨｉｇｈ（１）、Ｌｏｗ（０）の切替えが少なくなり、ＥＭＩの影響を低減させることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図に基づいて説明する。図１は本発明の一実施形態である液晶表示装置の概略図である。尚、この実施形態では液晶表示装置の場合を説明するが、本発明は液晶表示装置に限定するものではなく、有機ＥＬ（electroluminescence）やＦＥＤ（field emission display）等の方式の表示装置でもよい。
【００１１】
１は液晶パネルであり、一対のガラス基板１ａ、１ｂを中空状に貼り合せ、このガラス基板１ａ、１ｂ間に液晶を注入する。ＴＦＴ型液晶表示装置の場合、一方のガラス基板１ａに複数の走査線と複数の信号線をマトリクス状に配置し、その交差部にＴＦＴを形成し、走査線と信号線で囲まれる領域内に画素電極を形成する。ＴＦＴはゲート電極が走査線に、ソース電極が信号線に、ドレイン電極が画素電極にそれぞれ接続されている。他方のガラス基板１ｂには画素電極に対向してカラーフィルタが形成され、走査線や信号線に対向して遮光膜が形成されている。カラーフィルタや遮光膜上には共通電極が積層され、所定の電圧が印加されている。画素電極やカラーフィルタは図６と同様の配列であり、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のカラーフィルタをストライプ状に配列し、行方向に並ぶＲ、Ｇ、Ｂの画素を一組として一単位にする。そして各画素を多階調表示することで、この一単位で多色のカラー表示をすることができる。
【００１２】
２はプリント基板上にソース用の制御回路を搭載したソース制御回路基板、３はプリント基板上にゲート用の制御回路を搭載したゲート制御回路基板、４は液晶パネル１とソース制御回路基板２の間に介在するＴＣＰ、５は液晶パネル１とゲート制御回路基板３の間に介在するＴＣＰである。ＴＣＰ４には駆動用ドライバ４ａが設けられ、この駆動用ドライバ４ａの入力側はソース制御回路基板２の制御回路と、出力側はガラス基板１ａの長辺側の一端に並ぶ接続端子と電気的に接続し、その接続端子は信号線につながっている。ＴＣＰ５には駆動用ドライバ５ａが設けられ、この駆動用ドライバ５ａの入力側はゲート制御回路基板３の制御回路と、出力側はガラス基板１ａの短辺側の一端に並ぶ接続端子と電気的に接続し、その接続端子は走査線につながっている。ソース制御回路基板２から駆動用ドライバ４ａには後述する階調データや階調制御データが供給され、駆動用ドライバ４ａで階調データ等を変換して画素データであるソース信号を生成し、対応する画素にソース信号を供給する。ゲート制御回路基板から走査するラインの走査線にゲート信号を供給し、各信号線にソース信号を供給すると、ＯＮ状態になっているＴＦＴを介してソース信号が画素電極に供給され、画素電極と共通電極の間にソース信号に応じた電界が発生し、液晶の透過率をコントロールする。６は外部制御回路であり、ソース制御回路基板２やゲート制御回路基板３に各種制御信号や階調データ等を供給している。なおこの実施形態ではソース制御回路基板２が本発明の制御回路部に該当し、駆動用ドライバ４ａが本発明の駆動用ドライバに該当し、階調データが本発明の映像データに該当し、階調制御データが本発明の映像制御データに該当する。
【００１３】
図２は信号線につながる駆動用ドライバ４ａへの信号の流れを示す模式図である。１０はクロック信号用のデータ線、１１は階調データ用のデータ線、１２は階調制御データ用のデータ線、１３はソース信号用のデータ線である。この実施形態では１画素分の階調データを６ビットのデジタル信号で示すため、１画素で６４階調を再現でき、ＲＧＢの画素一組の一単位で約２６万色を表示することができる。この実施形態では説明を簡単にするために６ビットの場合で説明するが階調データを８ビットのデジタル信号で示しても良く、この場合は１画素で２５６階調、画素の一単位で約１６７７万色を再現できる。
【００１４】
ソース制御回路基板２から駆動用ドライバ４ａには２ポートで階調データが供給され、一方のポートにはｏｄｄデータが出力され、他方のポートにはｅｖｅｎデータが出力される。この実施形態では各画素を図６に示す通りに配列し、表示部内で左側からＲ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂの順に並んでいる。そしてＲ、Ｇ、Ｂを一組とするので、一番左側のＲＧＢの画素がｏｄｄに、次のＲＧＢの画素がｅｖｅｎに該当し、同様に順次ＲＧＢの一組単位でｏｄｄ、ｅｖｅｎが繰返される。また、この実施形態ではこのデータ線１１で６画素分の階調データを同時に駆動用ドライバ４ａに供給するが、この階調データをｏｄｄデータである３画素分の階調データを第１グループ、ｅｖｅｎデータである３画素分の階調データを第２グループにグループ分けする。第１グループにはｏｄｄデータのＲＧＢを含み、第２グループにはｅｖｅｎグループのＲＧＢを含むので、それぞれ第１グループと第２グループのＲ画素の階調データが対の関係になり、第１グループと第２グループのＧ画素の階調データが対の関係になり、第１グループと第２グループのＢ画素の階調データが対の関係になる。
【００１５】
図２のデータ線１１は線幅が広いがこれは６本分（６ビット）のデータ線を示し、ソース制御回路基板２から駆動用ドライバ４ａには階調データ用のデータ線１１を６ビット×ＲＧＢ×２ポートの３６本設けている。そして図２のデータ線１１は左側から順にｏｄｄデータのＲＧＢ、ｅｖｅｎデータのＲＧＢの階調データを供給し、ソース制御回路基板２から駆動用ドライバ４ａに６画素分（２単位）の階調データを同時に供給することができる。このときソース制御回路２からクロック信号も同時に供給され、駆動用ドライバ４ａはクロック信号に基づいて供給された階調データを対応する画素の階調データとして受取る。例えば、画素は図６に示すように並んでいるので、データ線１０に第１クロック信号を出力するときはデータ線１１で表示部の左側から第１番目〜第６番目までの画素の階調データを供給し、次に第２クロック信号を出力するときは表示部の左側から第７番目〜第１２番目の画素の階調データを供給する。こうして順次、第ｎクロック信号を出力するときに表示部の左側から第（６ｎ―５）番目〜第６ｎ番目までの階調データを供給することを繰返し、一ラインの画素の階調データを駆動用ドライバ４ａに供給することができる。
【００１６】
駆動用ドライバ４ａではクロック信号、階調データ、階調制御データなどに基づいて各画素に供給するソース信号を生成し、対応する信号線にソース信号を供給する。
【００１７】
図２では駆動用ドライバ４ａの出力側に６本のデータ線１３を接続しているが、例えばＳＸＧＡの液晶表示装置に１０個のＴＣＰ４を用いる場合、液晶パネルに３８４０本（１２８０×ＲＧＢ）の信号線が設けられるため、１つの駆動用ドライバ４ａには３８４本（１２８×ＲＧＢ）のデータ線１３が設けられ、ＵＸＧＡのときは４８００本（１６００×ＲＧＢ）の信号線が設けられるため、１つの駆動用ドライバ４ａには４８０本（１６０×ＲＧＢ）のデータ線１３が設けられる。
【００１８】
図３は駆動用ドライバ４ａの構成を示した模式図でる。映像データバッファ１６には階調データを出力する６ビット×ＲＧＢ×２ポートの３６本のデータ線１１ａと階調制御データを出力する１本のデータ線１２ａが設けられている。シフトレジスタ回路１５はソース制御回路基板２から供給されるクロック信号等に基づき各データレジスタ１７ａ、１７ｂにクロック信号を出力している。データレジスタ１７ａ、１７ｂにはシフトレジスタ回路１５からのクロック信号と対応する一本のデータ線１１ａから階調データが入力され、クロック信号に基づいて対応する階調データを保持する。２１は階調制御データ用のデータレジスタであり、クロック信号に基づいて対応する階調制御データを保持する。第１グループであるｏｄｄデータ用のデータレジスタ１７ａの出力側は２つに分岐し、一方をラッチ回路１８に、他方を対応するｅｖｅｎデータ用のデータレジスタ１７ｂの出力側に接続されている。ｅｖｅｎデータ用のデータレジスタ１７ｂの出力側には階調制御データに応じて出力を選択するスイッチング素子２２が設けられ、ｅｖｅｎ用データレジスタ１７ａ若しくは対となるｏｄｄ用データレジスタ１７ａのどちらか一方の出力をラッチ回路１８に供給する。一ライン分の画素の階調データをデータレジスタ１７で保持すると、そのデータをラッチ回路１８に供給し、ラッチ回路１８からＤ／Ａコンバータ１９に供給される。Ｄ／Ａコンバータ１９では６ビットのデジタル信号を１画素分の階調を示すソース信号（アナログ信号）に変換し、出力バッファ２０に供給する。そして出力バッファ２０から液晶パネル１の信号線にソース信号を供給し、表示部で様々な表示を行う。
【００１９】
図４には階調データのデータ線１１及び階調制御データのデータ線１２への出力の一実施形態を示す。この実施形態では１クロックで２ポート分（６画素分）の階調データを駆動用ドライバ４ａに供給するので、ＳＸＧＡの場合は６４０クロック、ＵＸＧＡの場合は８００クロックで一ライン分の画素の階調データを供給することができる。図４はＳＸＧＡの場合を示す。各クロック毎にデータ線１１、１２にはＨＩＧＨ（１）又はＬＯＷ（０）の信号が供給され、図４では各画素の階調データ（６ビット）毎に区切って表示している。そして例えば第１クロックのときは第１グループ”１１１１１１、１１１１１１、１１１１１０”と第２グループ”１１１１１０、１１１１１１、１１１１１１”と階調制御データ”０”が同時にデータ線１１、１２を介して駆動用ドライバ４ａに供給され、次の第２クロックのときには第１グループ”１１１１１０、１１１１１０、１１１１１０”と第２グループ”１１１１１０、１１１１１１、１１１１１１”と階調制御データ”１”が同時にデータ線１１、１２を介して駆動用ドライバ４ａに供給される。この処理を６４０クロック分繰返して、一ライン部の画素の階調データを供給する。
【００２０】
本発明では同一クロックにおける第１グループの階調データ（ｏｄｄデータ）と第２グループの階調データ（ｅｖｅｎデータ）が異なる値のときは、データ線１１にそれぞれｏｄｄデータとｅｖｅｎデータを出力し、データ線１２には階調制御データとして第１レベルであるＬＯＷ（０）を出力する。そして同一クロックにおける第１グループの階調データ（ｏｄｄデータ）と第２グループの階調データ（ｅｖｅｎデータ）が同じ値のときは、ｏｄｄデータはそのまま対応するデータ線１１に出力し、ｅｖｅｎデータ側のデータ線１１には前回のクロック時におけるｅｖｅｎデータのデータ線１１の出力と同じ値を出力し、データ線１２には階調信号データとして第２レベルであるＨＩＧＨ（１）を出力する。第１グループと第２グループの階調データはそれぞれ対の関係にあるデータが存在するため、その対となるデータが全て同じ値になるかどうかで、両グループの階調データが同じであるかどうかを判断する。
【００２１】
例えば図４の場合、第ｎ−１クロックの階調制御データが”０”であるため、第１グループと第２グループの階調データは同一ではなく、データ線１１にはそれぞれｏｄｄデータ”１１１１１１、１１１１１０、１１１１１１”、ｅｖｅｎデータ”１１１１１１、１１１１１０、１１１１１０”が出力される。次に第ｎクロックでは、階調制御データが”１”であるため第１グループと第２グループの階調データは同じであり、共に実際に各画素の階調を示すデータは”１１１１１１、１１１１１１、１１１１１１”である。しかしデータ線１１への出力は第１グループのデータ線１１にはｏｄｄデータ”１１１１１１、１１１１１１、１１１１１１”をそのまま出力し、第２グループのデータ線１１には前回のクロック時（第ｎ−１クロック）における第２グループのデータ線１１と同じ出力”１１１１１１、１１１１１０、１１１１１０”を出力する。同様に第ｎ＋１クロックのときも階調制御データが”１”であるため第１グループと第２グループの実際の画素の階調を示すデータは共に”００００００、００００００、００００００”であるが、第１グループのデータ線１１にはｏｄｄデータ”００００００、００００００、００００００”をそのまま出力し、第２グループのデータ線１１には第ｎクロック時と同じ出力”１１１１１１、１１１１１０、１１１１１０”を出力する。このように第１グループ（ｏｄｄデータ）と第２グループ（ｅｖｅｎデータ）が同じ値のときに第２グループ側のデータ線１１の出力を前回のクロック時の出力と同じにすることで、その出力におけるＨＩＧＨ（１）とＬＯＷ（０）の切替えを少なくすることができ、画素数や階調数が増加してもＥＭＩの影響を低減することができる。
【００２２】
図４に示す各データが映像データバッファ１６からデータレジスタ１７、２１に供給されると、階調制御データの値によってスイッチング素子２２を制御し、ラッチ回路１８へ供給するデータを切換える。つまり階調制御データが”０”のとき、第２グループのデータ線１１には実際の画素の階調データが出力され、第２グループに該当するデータレジスタ１７ｂに適正な階調データが保持されているため、ラッチ回路１８には第２グループのデータレジスタ１７ｂからの出力を供給する。そして階調制御データが”１”のとき、第２グループのデータ線１１の出力は実際の画素の階調データとは異なり、第２グループに該当する画素の実際の階調データは第１グループの対となる階調データと同じになるため、ラッチ回路１８には第２グループの階調データとして第１グループの対応するデータレジスタ１７ａからの出力を供給する。従ってラッチ回路１８に供給される階調データは常に本当の階調データが入力され、適正な表示を行える。
【００２３】
以上のように本発明は、常に適正な表示を実現しながらＥＭＩの影響を低減することができ、大型化に適した表示装置を実現できる。また、第１グループの階調データと第２グループの階調データを互いに近くに配置された画素の階調データにすることで、第１グループと第２グループの階調データが同じ値になる割合が多くなり、本発明の効果をより効率良く受けることができる。
【００２４】
なお、この実施形態ではデータレジスタ１７とラッチ回路１８の間にラッチ回路１８へ適正な階調データを供給するためのスイッチング素子２２を設けたが、本発明では第１グループ若しくは第２グループの階調データのうち適正なデータを供給できればよく、スイッチング素子ではなく論理回路等の各種回路を採用しても良い。また本発明は最終的に液晶パネルの信号線に適正な信号が供給できれば良く、スイッチング素子や論理回路などの配置箇所もデータレジスタ１７とラッチ回路１８の間に限定するものではない。このスイッチング素子又は論理回路等による動作を図５に基づいて説明する。この場合も上述した実施形態と同様に、階調データを供給する３６本のデータ線と階調制御データを供給する１本のデータ線を有し、第１グループの１８本のデータ線にｏｄｄデータを出力し、第２グループの１８本のデータ線にｅｖｅｎデータを出力する。データの入力があると、階調制御データである３７本目のデータ線の出力を確認する。この３７本目のデータが”０”のとき、ｏｄｄラインにはｏｄｄデータを出力し、ｅｖｅｎラインにはｅｖｅｎデータを出力する。また３７本目のデータが１のとき、ｏｄｄラインとｅｖｅｎデータの両方にｏｄｄデータを出力する。このｏｄｄデータやｅｖｅｎデータとは、出力を選択する素子に入力されるデータを意味し、ｏｄｄラインやｅｖｅｎラインとはこの素子の出力側に接続するデータ線を意味する。
【００２５】
なお、本発明の要旨を逸脱しない範囲であれば上記実施形態以外の形態も可能である。例えば、第１グループや第２グループに該当する画素の組合せをそれぞれ一組のＲＧＢ以外にしてもよく、第１グループと第２グループをｏｄｄデータとｅｖｅｎデータ以外の組合せで分けても良い。また、各画素はオン・オフの２つの表示状態しか持たないが、複数フレームで表示部に多階調を再現する形態において、制御回路部と駆動用ドライバの間に各画素の表示状態を示す映像データを供給するデータ線が多数ある場合にも本発明は有効である。このときデータ線に供給される映像データは画素の階調状態を示すものではなく、オン・オフの表示状態を示すものになる。駆動用ドライバをＴＣＰ上ではなく液晶パネルのガラス基板上に形成したり、制御回路部をガラス基板上に形成した形態でも良い。
【００２６】
【発明の効果】
本発明によれば、適正な表示を実現しながら、映像データにおけるＨＩＧＨ、ＬＯＷを切換える信号数を減らすことができ、ＥＭＩの面で有利になる。特に表示部の大型化に伴い、高画質、高精細が要求される表示装置に対しては非常に有効である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である液晶表示装置の概略図である。
【図２】本発明の第１の実施形態である液晶表示装置の信号線につながる駆動用ドライバへの信号の流れを示す模式図である。
【図３】第1の実施形態である液晶表示装置の駆動用ドライバの構成を示した模式図でる。
【図４】第1の実施形態である液晶表示装置の階調データのデータ線及び階調制御データのデータ線への出力を説明する図である。
【図５】論理回路等の動作を説明するフローチャートである。
【図６】液晶パネル上の画素の配列を模式的に示した図である。
【図７】従来の駆動用ドライバへの信号の流れを模式的に示す図である。
【図８】ソース制御回路から駆動用ドライバに供給される階調データを説明する図である。
【符号の説明】
１  液晶パネル
２  ソース制御回路基板
４ａ  駆動用ドライバ
１５  シフトレジスタ回路
１６  映像データバッファ
１７  データレジスタ
１８  ラッチ回路
２２  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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