(57)【特許請求の範囲】
【請求項１】
容量性負荷の入力に接続され、該負荷への入力信号を遅延させる可変遅延器であって、
前記入力信号が印加される入力端子と、
前記負荷の入力に接続される出力端子と、
遅延量を変化させるための第１及び第２制御電圧が印加される第１及び第２制御端子と、
ドレインが前記出力端子に接続され、ソースが高電位側電源に接続されたＰチャネルＭＯＳトランジスタからなる第１スイッチ素子、及びドレインが前記出力端子に接続され、ソースが低電位側電源に接続されたＮチャネルＭＯＳトランジスタからなる第２スイッチ素子からなるスイッチング回路と、
前記入力端子に印加される入力信号に従って、前記スイッチング回路を構成する第１及び第２スイッチ素子のうちいずれか一方を、そのゲート，ソース間を導通させることによりオフするオフ制御回路と、
前記第２スイッチ素子のオフ時には、前記第１制御端子と前記第１スイッチ素子のゲートとを導通させ、前記第１スイッチ素子のオフ時には、前記第２制御端子と前記第２スイッチ素子のゲートとを導通させることにより、前記第１及び第２制御電圧によって前記第１或いは第２スイッチ素子を流れる電流の大きさを制御する電流制御回路と、
を備えることを特徴とする可変遅延器。
【請求項２】
前記オフ制御回路は、
ソースが前記第１スイッチ素子のソース、ドレインが前記第１スイッチ素子のゲート、ゲートが前記入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第１オフ制御素子と、
ソースが前記第２スイッチ素子のソース、ドレインが前記第２スイッチ素子のゲート、ゲートに前記入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第２オフ制御素子と、
からなることを特徴とする請求項１記載の可変遅延器。
【請求項３】
前記電流制御回路は、
ソース，ドレインが前記第１スイッチ素子のゲート及び前記第１制御端子に接続され、ゲートが前記入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第１電流制御素子と、
ソース，ドレインが前記第２スイッチ素子のゲート及び前記第２制御電圧が印加される第２制御端子に接続され、ゲートが前記入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第２電流制御素子と、
からなることを特徴とする請求項１記載の可変遅延器。
【請求項４】
前記オフ制御回路は、
ソースが前記第１スイッチ素子のソース、ドレインが前記第１スイッチ素子のゲート、ゲートが前記入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第１オフ制御素子と、ソースが前記第２スイッチ素子のソース、ドレインが前記第２スイッチ素子のゲート、ゲートに前記入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第２オフ制御素子とからなり、
前記電流制御回路は、
ソース，ドレインが前記第１スイッチ素子のゲート及び前記第１制御端子に接続され、ゲートが前記入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第１電流制御素子と、ソース，ドレインが前記第２スイッチ素子のゲート及び前記第２制御電圧が印加される第２制御端子に接続され、ゲートが前記入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第２電流制御素子とからなることを特徴とする請求項１記載の可変遅延器。
【請求項５】
請求項４記載の可変遅延器において、
当該可変遅延器と前記容量性負荷との配列方向を第１の方向、該第１の方向に直交する方向を第２の方向として、
前記第２の方向に沿って前記第１オフ制御素子及び前記第１電流制御素子を配列してなる第１ブロックと、同じく第２の方向に沿って前記第２オフ制御素子及び前記第２電流制御素子を配列してなる第２ブロックとを、前記第１の方向に沿って配列し、且つ、前記第１及び第２スイッチ素子を、該第１及び第２ブロックを前記第２の方向の両側から挟む位置に配置したことを特徴とする可変遅延器。
【請求項６】
請求項４記載の可変遅延器において、
当該可変遅延器と前記容量性負荷との配列方向を第１の方向、該第１の方向に直交する方向を第２の方向として、
前記第２の方向に沿って前記第１及び第２オフ制御素子、第１及び第２電流制御素子を一列に配列してなる制御ブロックと、同じく第２の方向に沿って前記第１及び第２スイッチ素子を配列してなるスイッチブロックとを、前記第１の方向に沿って配列したことを特徴とする可変遅延器。
【請求項７】
１つ以上の請求項１乃至請求項６いずれか記載の可変遅延器と、奇数個のインバータ回路とをリング状に接続してなり、前記第１及び第２制御端子に印加される前記第１及び第２制御電圧に応じて発振周波数が変化することを特徴とする電圧制御発振器。
【請求項８】
前記インバータ回路は、ＣＭＯＳインバータからなることを特徴とする請求項７記載の電圧制御発振器。
【請求項９】
前記インバータ回路の入力に接続された前記可変遅延器の出力を、当該電圧制御発振器の出力とすることを特徴とする請求項７又は請求項８記載の電圧制御発振器。
【請求項１０】
前記第１及び第２制御端子のそれぞれに、該制御端子に印加される制御電圧の信号レベルを、前記電圧制御発振器が発振停止することのない可制御範囲内の大きさに変換する電圧変換器を設けたことを特徴とする請求項７乃至請求項９いずれか記載の電圧制御発振器。
【請求項１１】
前記電圧変換器は、高入力インピーダンスであることを特徴とする請求項１０記載の電圧制御発振器。
【請求項１２】
前記電圧変換器は、入出力間のゲインが１未満であることを特徴とする請求項１０又は請求項１１記載の電圧制御発振器。
【請求項１３】
前記電圧変換器は、ソースホロワ回路からなることを特徴とする請求項１０記載の電圧制御発振器。
【請求項１４】
請求項７乃至請求項１３いずれか記載の電圧制御発振器と、
該電圧制御発振器が出力する出力信号或いは該出力信号を分周した分周信号を対象信号とし、該対象信号と外部から入力される基準信号との位相差に基づいて、前記電圧制御発振器の第１及び第２制御端子に印加する前記第１及び第２制御電圧を生成する制御回路と、
からなることを特徴とするＰＬＬ回路。
【請求項１５】
前記制御回路が生成する第１及び第２制御電圧は、高電位側電源ライン及び低電位側電源ラインの中間電位に対して対称的な電位を有することを特徴とする請求項１４記載のＰＬＬ回路。
【請求項１６】
前記制御回路は、
前記対象信号が前記基準信号より位相が進んでいる時に第１位相差信号を、前記対象信号が前記基準信号より位相が遅れている時に第２位相差信号を出力する位相比較器と、
前記第１位相差信号により電荷の充電、前記第２位相差信号により電荷の放電を行うことにより前記第１制御電圧を生成する第１チャージポンプ回路と、
前記第１位相差信号により電荷の放電、前記第２位相差信号により電荷の充電を行うことにより前記第２制御電圧を生成する第２チャージポンプ回路と、
を備えることを特徴とする請求項１５記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）及びこれを用いたＰＬＬ（Phase Locked Loop ）回路、これらに使用される可変遅延器に関する。
【０００２】
【従来の技術】
従来より、外部から入力される基準信号に同期したクロックを発生させる回路としてＰＬＬ回路が知られている。
このＰＬＬ回路の一例を図７（ａ）に示す。図示されているように、ＰＬＬ回路１００は、制御電圧によって発振周波数を変化させることが可能な電圧制御発振器（ＶＣＯ）１０２と、ＶＣＯ１０２の出力信号を周波数が１／Ｎとなるように分周する分周器１０４と、外部から入力される基準信号と分周器１０４の出力とで位相を比較し、その位相差に応じた信号を生成する位相比較器１０６と、位相比較器１０６の出力を制御電圧に変換するチャージポンプ１０８と、チャージポンプ１０８が生成した制御電圧を平滑化してＶＣＯ１０２を制御するための制御電圧を生成するローパスフィルタ（ＬＰＦ）１１０とを備えている。
【０００３】
このように構成されたＰＬＬ回路１００では、ＶＣＯ１０２により基準信号のＮ倍の周波数を有する高周波信号が生成されるため、例えば、水晶発振器を用いて生成される比較的低周波ではあるが安定した信号を基準信号として用いることにより、高速で安定したクロックを安価に得ることができる。また、ＰＬＬ回路１００では、分周器１０４での分周比１／Ｎを変化させることにより、基準信号のＮ倍の周波数を有する信号を任意に生成することができる。
【０００４】
このため、ＰＬＬ回路１００は、例えばマイクロコンピュータ（以下単に「マイコン」という）や、チャンネル選択等を行う各種無線機器等に多用されている。
なお、上述したＰＬＬ回路は、一般的な構成を有するものであり、公知・公用の技術に該当するので、特に先行技術文献は開示しない。
【０００５】
ところで、これらマイコンや無線機器の多くは、携帯用機器として構成されている。そして携帯用機器では、電池交換や充電の手間を極力削減するために低消費電力化する必要があること、また、機器を構成する各種半導体集積回路のプロセスが微細化され、これを構成する素子（トランジスタ）の耐圧が低下していることから、電源電圧を低電圧化することが望まれている。
【０００６】
また、これらの用途では、数百ＭＨｚ〜数ＧＨｚのクロックや周波数帯が使用されているため、これに対応してＶＣＯも高い周波数での発振が可能なものが必要とされている。そのようなＶＣＯとして、近年では、トランジスタのみで構成でき、しかも、直流のバイアス電流を必要としないため、ＬＣ発振を基本とし可変容量ダイオードを用いて構成されるＶＣＯと比較して、小型化、低消費電力（低消費電流）化に有利なリングＶＣＯが注目されている。
【０００７】
このリングＶＣＯは、図７（ｂ）に示すように、奇数個（ここでは３個）の可変遅延インバータ回路１２０（１２０ａ〜１２０ｃ）をリング状に接続することにより構成されている。
そして、各可変遅延インバータ回路１２０は、電源ラインＬ１とグランドラインＬ２との間に、直列接続（いわゆるトーテムポール接続）された各２個のＰチャネルＭＯＳ（以下単に「ＰＭＯＳ」という）トランジスタＴＰ１，ＴＰ２、及びＮチャネルＭＯＳ（以下単に「ＮＭＯＳ」という）トランジスタＴＮ１，ＴＮ２からなる。
【０００８】
このうちドレイン同士、及びゲート同士が互いに接続されＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１を、以下ではスイッチ素子ＴＰ１，ＴＮ１と呼び、各スイッチ素子ＴＰ１，ＴＮ１と電源ラインＬ１及びグランドラインＬ２との間に接続されたＰＭＯＳトランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２を、以下では電流制御素子ＴＰ２，ＴＮ２と呼ぶ。
【０００９】
そして、スイッチ素子ＴＰ１，ＴＮ１が構成するＣＭＯＳインバータの入出力が、可変遅延インバータ回路１２０の入出力となり、また、各可変遅延インバータ回路１２０ａ〜１２０ｃの電流制御素子ＴＰ２には共通に第１制御電圧Ｖc1が印加され、同じく電流制御素子ＴＮ２には共通に第２制御電圧Ｖc2が印加されるように構成されている（例えば、特許文献１参照。）。
【００１０】
ここで、図８（ａ）は、ＶＣＯ動作原理を説明するための等価回路図であり、１段分の可変遅延インバータ回路１２０と、次段の可変遅延インバータ回路１２０の入力容量を表す等価コンデンサＣinとからなる。
まず、第１制御電圧Ｖc1としてグランド電圧ＶＧ、第２制御電圧Ｖc2として電源電圧ＶＤが印加され、電流制御素子ＴＰ２、ＴＮ２がいずれも完全にオンした状態を仮定する。
【００１１】
この時、可変遅延インバータ回路１２０の入力Ｖinがハイレベル（電源電圧）であれば、スイッチ素子ＴＰ１がオフ、スイッチ素子ＴＮ１がオンし、可変遅延インバータ回路１２０の出力Ｖout はロウレベル（グランド電圧）となる。
この状態から、入力Ｖinがハイレベルからロウレベルに変化すると、スイッチ素子ＴＰ１がオン、スイッチ素子ＴＮ１がオフすることにより、電流制御素子ＴＰ２及びスイッチ素子ＴＰ１を介して等価コンデンサＣinが充電され、その結果、出力Ｖout はハイレベルとなる。この時の充電電流は、電流制御素子ＴＰ２、ひいては第１制御電圧Ｖc1によって制御される。
【００１２】
また、この状態から、入力Ｖinがロウレベルからハイレベルに変化すると、再びスイッチ素子ＴＰ１がオフ、スイッチ素子ＴＮ１がオンすることにより、スイッチ素子ＴＮ１及び電流制御素子ＴＮ２を介して等価コンデンサＣinが放電され、その結果、出力Ｖout はロウレベルとなる。この時の充電電流は、電流制御素子ＴＮ２、ひいては第２制御電圧Ｖc2によって制御される。
【００１３】
具体的には、図８（ｂ）に示すように、入力Ｖinが時刻ｔ１にてハイレベルからロウレベルに変化すると、出力Ｖout は、ある動作遅延をもって時刻ｔ２から変化を始める。この時、第１制御電圧Ｖc1が大きいほど、電流制御素子ＴＰ２のゲート，ソース間の電位差が小さくなり、充電電流は小さくなる。従って、出力Ｖout の変化（等価コンデンサＣinの充放電波形）は、第１制御電圧Ｖc1が大きくなるに従って、図中ａ→ｂ→ｃに示すようなものに変化する。
【００１４】
同様に、入力Ｖinが時刻ｔ３にてロウレベルからハイレベルに変化すると、出力Ｖout は、ある動作遅延をもって時刻ｔ４から変化を始める。この時、第２制御電圧Ｖc2が小さいほど、電流制御素子ＴＮ２のゲート，ソース間の電位差が小さくなり、放電電流は小さくなる。従って、出力Ｖout の変化（等価コンデンサＣinの充放電波形）は、第２制御電圧Ｖc2が小さくなるに従って、図中ｄ→ｅ→ｆに示すようなものに変化する。
【００１５】
つまり、第１制御電圧Ｖc1が大きいほど、また第２制御電圧Ｖc2が小さいほど、入力Ｖinの信号レベルの反転時に、出力Ｖout の信号レベルがしきい値Ｖthに達して、その信号レベルが反転するまでに要する遅延が長くなる。
このように、可変遅延インバータ回路１２０では、その出力Ｖout の立ち上がり特性が第１制御電圧Ｖc1により、立ち下がり特性が第２制御電圧Ｖc2により変化することにより、可変遅延インバータ回路１２０の伝搬遅延が変化し、その結果、リングＶＣＯ１２０の発振周波数も変化するのである。
【００１６】
【特許文献１】
特開平７−７４５９６号公報（段落０００２〜０００８、図１９）
【００１７】
【発明が解決しようとする課題】
しかし、上述の可変遅延インバータ回路１２０では、電源電圧ＶＤを低下させていくと、出力レベルの反転時に流れる充放電電流が減少し、これに伴って発振周波数も低下する。そして、最終的には、スイッチ素子ＴＰ１，ＴＮ１や電流制御素子ＴＰ２，ＴＮ２をオンさせるのに必要なゲート，ソース間の電位差を確保できなくなると、リングＶＣＯ１２０の発振は停止する。
【００１８】
特に、上述の可変遅延インバータ回路１２０では、４個ものトランジスタが直列接続され、そのうち２個のトランジスタを同時にオンさせる必要があり、そのために必要なゲート，ソース間の電位差を確保するには、電源電圧ＶＤを十分に低くすることができないという問題があった。
【００１９】
これに対して、可変遅延インバータ回路１２０を構成する各ＭＯＳトランジスタのしきい値電圧を低く設定することが考えられる。しかし、ＭＯＳトランジスタでは、その構造上、しきい値を低下させるとリーク電流が増大するため、消費電力を低減できないという問題があった。
【００２０】
そこで本発明は、上記問題点を解決するために、リーク電流を増大させることなく、低い電源電圧で動作させることができ、しかも電源電圧の低電圧化に伴う発振周波数の低下を緩和できる電圧制御発振器、これを用いたＰＬＬ回路、及びこれらに使用する可変遅延器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するための発明である請求項１記載の可変遅延器は、高電位側電源及び低電位側電源の間に直列接続されたＰチャネルＭＯＳトランジスタ（第１スイッチ素子）及びＮチャネルＭＯＳトランジスタ（第２スイッチ素子）により構成されたスイッチング回路を備えている。
【００２２】
そして、オフ制御回路が、入力端子に印加される入力信号に従って、スイッチング回路を構成する第１及び第２スイッチ素子のうちいずれか一方を、そのゲートソース間を導通させることによりオフする。すると、電流制御回路は、第２スイッチ素子のオフ時には、第１制御電圧が印加される第１制御端子と第１スイッチ素子のゲートとを導通させ、一方、第１スイッチ素子のオフ時には、第２制御電圧が印加される第２制御端子と第２スイッチ素子のゲートとを導通させることにより、第１或いは第２スイッチ素子を流れる電流の大きさを制御する。
【００２３】
つまり、出力端子に接続された容量性負荷は、第２スイッチ素子のオフ時には、第１スイッチ素子を介して流れる充電電流により充電され、第２スイッチ素子のオン時には、第２スイッチ素子を介して流れる放電電流により放電される。
従って、本発明の可変遅延器によれば、第１及び第２制御電圧により充放電電流の大きさを制御することにより、出力端子から出力される出力信号の立ち上がり及び立ち下がり特性を変化させることができる。つまり、入力端子から入力される入力信号の信号レベルが反転した後、出力信号の信号レベル（容量性負荷の充電電圧）が、そのハイレベル／ロウレベルを判定するしきい値に到達して信号レベルが反転したとされるまでの時間を変化させることができ、ひいては当該可変遅延器を通過する信号の伝搬遅延を制御することができる。
【００２４】
しかも、本発明の可変遅延器によれば、高電位側電源と低電位側電源との間に直列接続されるトランジスタの数は２個だけであり、両トランジスタが同時にオンすることはないため、当該可変遅延器を動作させるには、単一のトランジスタをオンさせるだけのゲート，ソース間電圧を確保できればよい。このため、４個のトランジスタが直列接続され、２個のトランジスタを同時にオンする必要のある従来装置と比較して、同じ電源電圧であれば、より多くの充放電電流を流すことができ、また同じ充放電電流を確保するのであれば、電源電圧をより低く設定することができる。
【００２５】
ところで、オフ制御回路は、例えば請求項２記載のように、ソースが第１スイッチ素子のソース、ドレインが第１スイッチ素子のゲート、ゲートが入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第１オフ制御素子と、ソースが第２スイッチ素子のソース、ドレインが第２スイッチ素子のゲート、ゲートに入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第２オフ制御素子とにより構成することができる。
【００２６】
この場合、入力端子に印加される入力信号がハイレベルの時には、第２オフ制御素子が導通することにより第２スイッチ素子がオフし、入力信号がロウレベルの時には、第１オフ制御素子が導通することにより第１スイッチ素子がオフすることになる。
【００２７】
また、電流制御回路は、例えば請求項３記載のように、ソース，ドレインが第１スイッチ素子のゲート及び第１制御端子に接続され、ゲートが入力端子に接続されたＮチャネルＭＯＳトランジスタからなる第１電流制御素子と、ソース，ドレインが第２スイッチ素子のゲート及び第２制御端子に接続され、ゲートが入力端子に接続されたＰチャネルＭＯＳトランジスタからなる第２電流制御素子とにより構成することができる。
【００２８】
この場合、入力端子に印加される入力信号がハイレベルの時には、第１スイッチ素子のゲートに第１制御電圧が印加されることにより、この第１制御電圧に応じた充電電流によって出力端子に接続された容量性負荷の充電をすることができ、入力信号がロウレベルの時には、第２スイッチ素子のゲートに第２制御電圧が印加されることにより、第２制御電圧に応じた放電電流によって出力端子に接続された容量性負荷の放電をすることができる。
【００２９】
また、請求項４記載のように、オフ制御回路を、上述の第１及び第２オフ制御素子にて構成し、且つ、電流制御回路を、上述の第１及び第２電流制御素子にて構成した場合、これを半導体上に実現する際に、その構成要素となる各素子を次のようにレイアウトすることが望ましい。但し、当該可変遅延器と容量性負荷との配列方向を第１の方向、この第１の方向に直交する方向を第２の方向とする。
【００３０】
即ち、請求項５記載のように、第２の方向に沿って第１オフ制御素子及び第１電流制御素子を配列してなる第１ブロックと、同じく第２の方向に沿って第２オフ制御素子及び第２電流制御素子を配列してなる第２ブロックとを、第１の方向に沿って配列し、且つ、第１及び第２ブロックを前記第２の方向の両側から挟む位置に、第１及び第２スイッチ素子を配置することが望ましい。
【００３１】
また、請求項６記載のように、第２の方向に沿って第１及び第２オフ制御素子、第１及び第２電流制御素子を一列に配列してなる制御ブロックと、同じく第２の方向に沿って第１及び第２スイッチ素子を配列してなるスイッチブロックとを、第１の方向に沿って配列してもよい。
【００３２】
いずれの場合も、可変遅延回路の第１の方向に沿った長さが短縮されるため、半導体のチップ面積を小さくできるだけでなく、半導体上にて、第１の方向に沿って配列された可変遅延回路とインバータとをリング状に接続して発振器を構成する場合には、リング状に接続するためのパターンの配線長を短縮できるため、配線の寄生容量による発振周波数の低下を防止できる。
【００３３】
次に、請求項７記載の電圧制御発振器は、１つ以上の請求項１乃至請求項３いずれか記載の可変遅延器と、奇数個のインバータ回路とをリング状に接続することにより構成されている。
なお、インバータ回路や可変遅延器の入力は入力容量を有しており、容量性負荷とみなすことができるため、第１及び第２制御端子に印加する第１及び第２制御電圧を変化させると、可変遅延器で遅延時間が変化する。その結果、リング状に接続された回路を周回するパルス信号が、リングを一周するのに要する時間、即ち当該電圧制御発振器の出力信号の信号レベルが反転する周期、換言すれば発振周波数が変化する。
【００３４】
このように構成された本発明の電圧制御発振器によれば、従来の可変遅延インバータ回路１２０を用いる場合と比較して、同じ電源電圧であれば、より多くの充放電電流を流すことができるため、より高周波での発振が可能となり、また同じ充放電電流（発振周波数）を確保するのであれば、電源電圧をより低く設定できるため、消費電力を低減することができる。
【００３５】
なお、請求項８記載のように、インバータ回路は、ＣＭＯＳインバータであることが望ましい。この場合、インバータ回路では信号レベルが反転する時以外は電流が流れないため、消費電力を必要最小限に抑えることができる。
そして、請求項９記載のように、インバータ回路の入力に接続された可変遅延器の出力を、当該電圧制御発振器の出力とすることが望ましい。
【００３６】
これは、可変遅延器では、オフ制御回路及び電流制御回路を動作させなければならず入力容量が比較的大きいため、その信号波形は立ち上がり及び立ち下がりが鈍ったものとなるが、インバータ回路では、入力容量が小さいため、その信号波形はより整ったものとなるためである。
【００３７】
ところで、第１制御電圧が過大であったり、第２制御電圧が過小であったりすると、上述したように電圧制御発振器は発振を停止してしまう。この発振を停止した状態から、発振を開始させると、基準信号に同期した安定した状態に落ち着くまでに時間を要することが知られている。このため、第１及び第２制御電圧の入力に関わらず、常時、発振状態を保持できるようにすることが望ましい。
【００３８】
そこで、請求項１０記載の電圧制御発振器では、第１及び第２制御端子のそれぞれに電圧変換器を設け、各制御端子に印加される制御電圧の信号レベルを、当該電圧制御発振器の発振が停止することのない可制御範囲内の大きさに変換するようにされている。
【００３９】
このように構成された本発明の電圧制御発振器によれば、第１及び第２制御端子に可制御範囲外の過大或いは過小な信号レベルを有する第１及び第２制御電圧が印加された時でも、発振停止に陥ることがなく、基準信号に追従した出力信号を速やかに出力することができる。
【００４０】
なお、請求項１１記載のように、電圧変換器は、高入力インピーダンスであることが望ましい。即ち、第１及び第２制御電圧が、例えばチャージポンプを用いて生成されたものである場合に、そのチャージポンプが蓄積した電荷を電圧変換器が消費して第１及び第２制御電圧の信号レベルに影響を与えてしまうことがないため、精度よく制御を行うことができる。
【００４１】
また、請求項１２記載のように、電圧変換器は、入出力間のゲインが１未満であることが望ましい。この場合、第１及び第２制御電圧に変化があった時に、その変化に対する発振周波数の変動を小さく抑えることができるため、周波数の安定した出力信号を供給することができる。
【００４２】
なお、このような高入力インピーダンスで、入出力間のゲインが１未満である電圧変換器として、具体的には、請求項１３記載のように、ソースホロワ回路を用いることができる。
次に、請求項１４記載のＰＬＬ回路では、電圧制御発振器が出力する出力信号に基づき、制御回路が、この出力信号或いは出力信号を分周した分周信号を対象信号とし、この対象信号と外部から入力された基準信号との位相差に基づいて、電圧制御発振器の第１及び第２制御端子に印加する第１及び第２制御電圧を生成する。
【００４３】
そして、本発明のＰＬＬ回路では、電圧制御発振器として、請求項７乃至請求項１３いずれか記載の電圧制御発振器を備えているため、電源電圧を低く設定しても、高周波の出力を得ることができ、携帯用機器を構成する各種回路において好適に用いることができる。
【００４４】
なお、制御回路が生成する第１及び第２制御電圧は、請求項１５記載のように、高電位側電源ライン及び低電位側電源ラインの中間電位に対して対称的な電位を有するように設定することが望ましい。この場合、第１スイッチ素子のゲート，ソース間の電位と、第２スイッチ素子のゲート，ソース間の電位とが同じ大きさとなり、両スイッチ素子が対称的な特性を有していれば、第１スイッチ素子を流れる充電電流と第２スイッチ素子を流れる放電電流とは同じ大きさとなる。つまり、立ち上がりエッジでの遅延と、立ち下がりエッジでの遅延を均一なものとすることができる。
【００４５】
そして、例えば、請求項１６記載のように、位相比較器が、対象信号が基準信号より位相が進んでいる時に第１位相差信号を、対象信号が基準信号より位相が遅れている時に第２位相差信号を出力するように構成されている場合、上述のような第１及び第２制御電圧は、第１位相差信号により電荷の充電、第２位相差信号により電荷の放電を行う第１制御電圧を生成する第１チャージポンプ回路と、第１位相差信号により電荷の放電、第２位相差信号により電荷の充電を行う第２チャージポンプ回路とにより生成することができる。
【００４６】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、本発明が適用された第１実施形態の電圧制御発振器（ＶＣＯ）の構成を表す回路図である。
【００４７】
図１に示すように、本実施形態のＶＣＯ２は、入力信号の信号レベルを反転させた出力信号を出力するインバータ回路２０と、入力信号を遅延させた出力信号を出力し、第１制御電圧Ｖc1及び第２制御電圧Ｖc2によってその遅延量を制御可能な可変遅延器２２とからなる。そして、インバータ回路２０の出力が可変遅延器２２の入力、可変遅延器２２の出力がインバータ回路２０の入力となるようにリング状に接続され、且つ可変遅延器２２の出力が、当該ＶＣＯ２の出力となるようにその出力端子Ｔｏに接続されている。
【００４８】
なお、インバータ回路２０は、ドレイン同士、ゲート同士が互いに接続され、ソースが電源ラインＬ１に接続されたＰチャネルＭＯＳ（以下単に「ＰＭＯＳ」という）トランジスタ２０ａ、及びソースがグランドラインＬ２に接続されたＮチャネルＭＯＳ（以下単に「ＮＭＯＳ」という）トランジスタ２０ｂからなるいわゆるＣＭＯＳインバータにより構成されている。
【００４９】
一方、可変遅延器２２は、ドレイン同士が互いに接続され、ソースが電源ラインＬ１に接続されたＰＭＯＳトランジスタ（以下「第１スイッチ素子」という）２３ａ、及びソースがグランドラインＬ２に接続されたＮＭＯＳトランジスタ（以下「第２スイッチ素子」という）２３ｂからなるスイッチング回路２３を備えている。
【００５０】
また、可変遅延器２２は、ソースが電源ラインＬ１、ドレインが第１スイッチ素子２３ａのゲート、ゲートが当該可変遅延器２２の入力端子に接続されたＰＭＯＳトランジスタ（以下「第１オフ制御素子」という）２４ａ、及びソースがグランドラインＬ２、ドレインが第２スイッチ素子２３ｂのゲート、ゲートが当該可変遅延器２２の入力端子に接続されたＮＭＯＳトランジスタ（以下「第２オフ制御素子」という）２４ｂからなるオフ制御回路２４を備えている。
【００５１】
更に、可変遅延器２２は、ゲートが第１オフ制御素子２４ａと同様に当該可変遅延器２２の入力端子に接続され、その入力端子からの入力信号に応じて第１制御電圧Ｖc1が印加される第１制御端子から第１スイッチ素子２３ａのゲートに到る信号線を導通，遮断するＮＭＯＳトランジスタ（以下「第１電流制御素子」という）２５ａ、及びゲートが第２オフ制御素子２４ｂと同様に当該可変遅延器２２の入力端子に接続され、その入力端子からの入力信号に応じて第２制御電圧Ｖc2が印加される第２制御端子から第２スイッチ素子２３ｂのゲートに到る信号線を導通，遮断するＰＭＯＳトランジスタ（以下「第２電流制御素子」という）２５ｂからなる電流制御回路２５を備えている。
【００５２】
このように構成された可変遅延器２２では、その入力Ｖｉがロウレベル（グランド電圧ＶＧ）の時は、第１オフ制御素子２４ａと第２電流制御素子２５ｂとがオンし、第１電流制御素子２５ａと第２オフ制御素子２４ｂとがオフする。これにより、ソースと同じ電源電圧ＶＤがゲートに印加される第１スイッチ素子２３ａはオフし、第２制御端子からの第２制御電圧Ｖc2がゲートに印加される第２スイッチ素子２３ｂはオンする。その結果、可変遅延器２２の出力Ｖｏはロウレベル（グランド電圧ＶＧ）となる。
【００５３】
一方、入力Ｖｉがハイレベル（電源電圧ＶＤ）の時には、第１オフ制御素子２４ａと第２電流制御素子２５ｂがオフし、第１電流制御素子２５ａと第２オフ制御素子２４ｂがオンする。これにより、第１制御端子からの第１制御電圧Ｖc1がゲートに印加される第１スイッチ素子２３ａはオンし、ソースと同じグランド電圧ＶＧがゲートに印加される第２スイッチ素子２３ｂはオフする。その結果、可変遅延器２２の出力Ｖｏはハイレベル（電源電圧ＶＤ）となる。
【００５４】
次に、ＶＣＯ２の動作について説明する。
まず、可変遅延器２２の出力Ｖｏ、即ちインバータ回路２０の入力がロウレベル（グランド電圧ＶＧ）にあり、インバータ回路２０の出力、即ち可変遅延器２２の入力Ｖｉがロウレベルからハイレベル（電源電圧ＶＤ）に反転したと仮定する。
【００５５】
この時、可変遅延器２２は、上述したように、第１スイッチ素子２３ａがオンし、第２スイッチ素子２３ｂがオフする。これにより、第１スイッチ素子２３ａを介してインバータ回路２０の入力に電流が流入し、この充電電流によりインバータ回路２０の入力容量Ｃinが充電される。その結果、出力Ｖｏの電圧レベルは、入力容量Ｃinと充電電流の大きさで決まる速度（時定数）で、グランド電圧ＶＧから電源電圧ＶＤに向けて上昇する。そして、出力Ｖｏの電圧レベルが、インバータ回路２０のしきい値を上回ると、インバータ回路２０の出力、即ち可変遅延器２２の入力Ｖｉがロウレベルに反転する。
【００５６】
すると、可変遅延器２２は、上述したように、第１スイッチ素子２３ａがオフし、第２スイッチ素子２３ｂがオンする。これにより、第２スイッチ素子２３ｂを介してインバータ回路２０の入力から電流が流出し、この放電電流によりインバータ回路２０の入力容量Ｃinが放電される。その結果、出力Ｖｏの電圧レベルは、入力容量Ｃinと放電電流の大きさで決まる速度（時定数）で、電源電圧ＶＤからグランド電圧ＶＧに向けて下降する。そして、出力Ｖｏの電圧レベルが、インバータ回路２０のしきい値を下回ると、インバータ回路２０の出力、即ち可変遅延器２２の入力Ｖｉがハイレベルに反転する。
【００５７】
以下、同様の動作を繰り返すことにより、出力Ｖｏからは、可変遅延器２２での遅延量に応じて周波数の変化する信号が出力される。
なお、第１スイッチ素子２３ａを流れる充電電流の大きさは、第１制御電圧Ｖc1に応じて変化する。具体的には、第１制御電圧Ｖc1がグランド電圧ＶＧの時に、第１スイッチ素子２３ａのゲート，ソース間の電位差が最大となり、第１スイッチ素子２３ａを介して流れる充電電流も最大となる。そして、第１制御電圧Ｖc1が電源電圧ＶＤに近付くほど、第１スイッチ素子２３ａのゲート，ソース間の電位差が小さくなり、これに伴って第１スイッチ素子２３ａを流れる充電電流も小さくなる。
【００５８】
また、第２スイッチ素子２３ｂを流れる放電電流の大きさは、第２制御電圧Ｖc2に応じて変化する。具体的には、第２制御電圧Ｖc2が電源電圧ＶＤの時に、第２スイッチ素子２３ｂのゲート，ソース間の電位差が最大となり、第２スイッチ素子２３ｂを介して流れる放電電流も最大となる。そして、第２制御電圧Ｖc2がグランド電圧ＶＧに近付くほど、第２スイッチ素子２３ｂのゲート，ソース間の電位差が小さくなり、これに伴って第２スイッチ素子２３ｂを流れる放電電流も小さくなる。
【００５９】
つまり、第１制御電圧Ｖc1が大きくなるほど、また第２制御電圧Ｖc2が小さくなるほど、インバータ回路２０の入力容量Ｃinの充放電に要する時間が長くなり、可変遅延器２２を通過する信号の伝搬遅延も増大することになる。その結果、ＶＣＯ２の発振周波数が低下することになる。
【００６０】
なお、ここでは、可変遅延器２２での伝搬遅延を中心に説明したが、インバータ回路２０の伝搬遅延も、可変遅延器２２の出力Ｖｏが反転する時と同様に、可変遅延器２２の入力容量と、ＰＭＯＳトランジスタ２０ａを介して流れる充電電流、或いはＮＭＯＳトランジスタ２０ｂを介して流れる放電電流の大きさにより変化する。但し、インバータ回路２０での伝搬遅延は、第１及び第２制御電圧Ｖc1，Ｖc2の影響を受けることなく、電源電圧ＶＤ及び温度などによってのみ変化する。
【００６１】
以上説明したように、本実施形態のＶＣＯ２によれば、第１及び第２制御電圧Ｖc1，Ｖc2を制御することにより、出力Ｖｏの信号レベルの反転時にインバータ回路２０の入力容量を充放電するために流れる電流の大きさ、ひいては可変遅延器２２を通過する信号の伝搬遅延が変化し、出力Ｖｏの周波数（当該ＶＣＯ２での発振周波数）を変化させることができる。
【００６２】
しかも、本実施形態のＶＣＯ２によれば、電源ラインＬ１とグランドラインＬ２との間に直列接続されるトランジスタの数は２個だけであり、両トランジスタが同時にオンすることがない。このため、電源電圧ＶＤが、単一のトランジスタをオンさせるだけのゲート，ソース間電圧を確保できるような大きさであればＶＣＯ２を動作させることができるため、従来のＶＣＯ１０２と比較して、電源電圧ＶＤを低く設定することができる。
【００６３】
ここで、図２は、本実施形態のＶＣＯ２と、従来のＶＣＯ１０２とについて、電源電圧ＶＤをパラメータとして最高発振周波数をシミュレーションにより求めた結果を表すグラフである。なお、最高発振周波数とは、第１制御電圧Ｖc1をグランド電圧ＶＧ、第２制御電圧Ｖc2を電源電圧ＶＤに設定して動作させた時の発振周波数である。
【００６４】
図２から明らかなように、本実施形態のＶＣＯ２によれば、従来のＶＣＯ１０２と比較して、同じ電源電圧であればより高い発振周波数が得られ、また、同じ発振周波数を得るのであれば、電源電圧ＶＤをより低く設定できることがわかる。
【００６５】
また、図３は、本実施形態のＶＣＯ２について、第１制御電圧Ｖc1をパラメータとし、電源電圧ＶＤを１．８Ｖに固定して動作させた時の発振周波数をシミュレーションにより求めた結果を表すグラフである。但し、第２制御電圧Ｖc2は、第１及び第２スイッチ素子２３ａ，２３ｂのゲート，ソース間の電位差が、同じ大きさとなるようにＶc2＝ＶＤ−Ｖc1に設定した。
【００６６】
図３から明らかなように、電源電圧ＶＤが１．８Ｖの時でも、約６００ＭＨｚまでの範囲で発振させることができることがわかる。
このように、本実施形態のＶＣＯ２によれば、第１及び第２スイッチ素子２３ａ，２３ｂのしきい値電圧を低下させることなく、即ちリーク電流を増大させることなく電源電圧ＶＤを低下させることができるため、装置の小型化，低消費電力化を図ることができる。
【００６７】
また、低い電源電圧ＶＤでの使用が可能であることにより、携帯機器等で電源として使用される電池の終止電圧（例えばリチウム電池であれば１．８〜２Ｖ）付近まで、ＶＣＯ２を確実に動作させることができるため、バッテリ交換（充電）までの寿命を長くすることができる。
【００６８】
更に本実施形態のＶＣＯ２では、インバータ回路２０の出力ではなく、可変遅延器２２の出力を、当該ＶＣＯ２の出力としているため、ＶＣＯ２内での負荷が平均化され、ＶＣＯ２からの信号を受けて動作する機器（ＰＬＬ回路では分周器）の負荷の影響を受けにくくすることができる。
【００６９】
即ち、インバータ回路２０の出力は、オフ制御回路２４を構成するトランジスタ２４ａ，２４ｂ、電流制御回路２５を構成するトランジスタ２５ａ，２５ｂの合計４つのトランジスタを駆動しなければならないのに対して、可変遅延器２２の出力は、これを構成するトランジスタ２０ａ，２０ｂの２つだけであるため、可変遅延器２２の出力を当該ＶＣＯ２の出力とした方が、ＶＣＯ２内での負荷が平均化されるのである。
【００７０】
ところで、インバータ回路２０を構成するトランジスタ２０ａ，２０ｂのゲート幅をｘ、オフ制御回路２４及び電流制御回路２５を構成するトランジスタ２４ａ，２４ｂ，２５ａ，２５ｂのゲート幅をｙ、スイッチング回路２３を構成するトランジスタ２３ａ，２３ｂのゲート幅をｚとした場合、これらゲート幅の比率ｘ：ｙ：ｚは、略２：１：３とすることが望ましい。これは、ゲート幅の比率を様々に設定してシミュレーションを行った結果、この比率とした場合が最も高速に発振可能であったためである。
【００７１】
ここで、図９，１０，１１は、半導体基板上に実現されたＶＣＯ２のレイアウト図であり、図１２は、その半導体基板上のＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの断面図である。
なお、図９〜１１には、ＣＭＯＳインバータ（トランジスタＭ９，Ｍ１０）からなる出力バッファ回路３０を付加した構成を示す。また、各トランジスタのドレイン，ゲート，ソースの配列方向の長さ（以下単に「トランジスタ長」という）はいずれも等しく、一方、これに直交する方向の長さ（以下単に「トランジスタ幅」という）は、上述のゲート幅の比率に応じた大きさとなっている。また、図９〜１１において、左右方向が第１の方向、これに直交する上下方向が第２の方向に相当する。
【００７２】
まず、図９〜１１に示されたレイアウトの共通事項として、いずれも、インバータ回路２０、可変遅延器２２、出力バッファ回路３０が、左右方向に沿って配置され、このうち、インバータ回路２０を構成するトランジスタ２０ａ，２０ｂ、及び出力バッファ回路３０を構成するトランジスタＭ９，Ｍ１０が、それぞれ上下方向に沿って配置されている。また、基板は上半分がＮウェル、下半分がＰウェルに形成されており、従って、ＰＭＯＳ型のトランジスタ２０ａ，２３ａ，２４ａ，２５ｂ，Ｍ９は基板の上半分に、ＮＭＯＳ型のトランジスタ２０ｂ，２３ｂ，２４ｂ，２５ａ，Ｍ１０は基板の下半分に位置するように配置されている。  また、図中において、枠線のみで示されたパターンは、ゲート等を構成するポリシリコンからなるパターン、黒く塗りつぶされたパターンは、アルミニウム（Ａｌ）配線、トランジスタ中のドレイン及びソース上の四角いパターンは、素子とＡｌ配線を接続するコンタクトである。そして、図１２に示すように、ポリシリコンからなるパターンとＡｌ配線とは、図９〜１１の平面図で見れば重なり合っていても、実際には接触しない立体的な構造を有している。
【００７３】
以下、図９〜１１で相違する可変遅延器２２のレイアウトについて説明する。
まず、図９に示されたレイアウトでは、トランジスタ２３ａ，２３ｂ（スイッチング回路２３）、トランジスタ２４ａ，２５ａ（以下「第１ブロック」とよぶ）、及びトランジスタ２４ｂ，２５ｂ（以下「第２ブロック」とよぶ）が、それぞれ上下方向に沿って配置され、しかも、これらスイッチング回路２３，第１及び第２ブロックが、左右方向に沿って一列に配置されている。また、全てのトランジスタが、ドレイン，ゲート，ソースが上下方向に沿って並ぶように形成されている。
【００７４】
次に、図１０に示されたレイアウトでは、スイッチング回路２３を構成するトランジスタ２３ａ，２３ｂの配置のみが、図９とは異なっており、ＮＭＯＳ型トランジスタ２４ｂ，２５ａの下側にトランジスタ２３ｂ、ＰＭＯＳ型トランジスタ２４ａ，２５ｂの上側にトランジスタ２３ａが配置されている。即ち、第１及び第２ブロックを挟んで上下方向の両側に、スイッチング回路２３を構成する両トランジスタ２３ａ，２３ｂが配置されている。
【００７５】
また、トランジスタ２３ａ，２３ｂは、他のトランジスタとは異なり、ドレイン，ゲート，ソースが上下方向に沿って並ぶように形成されている。
また次に、図１１に示されたレイアウトでは、オフ制御回路２４及び電流制御回路２５（第１及び第２ブロック）を構成するトランジスタ２４ａ，２４ｂ，２５ａ，２５ｂの配置のみが、図９とは異なっており、これら四つのトランジスタ２４ａ，２４ｂ，２５ａ，２５ｂは、上下方向に沿って一列に配置されている。
【００７６】
つまり、図１０及び図１１に示されたレイアウトでは、図９に示されたレイアウトと比較して、半導体基板の左右方向に沿ったサイズが、トランジスタ１個分の長さだけ短縮され、可変遅延器２２の出力（即ちスイッチング回路２３の出力）を、インバータ回路２０の入力に帰還させる配線パターンを短くすることができる。その結果、半導体基板の大きさ（チップサイズ）を小さくできるだけでなく、上記配線パターンの寄生容量を低減できるため、ＶＣＯ２の発振周波数の低下を防止できる。
【００７７】
なお、本実施形態では、ＶＣＯ２を一個のインバータ回路２０と一個の可変遅延器２２とで構成したが、奇数個のインバータ回路２０と一個以上の可変遅延器２２とをリング状に接続することで構成してもよい。
また、可変遅延器２２は、ＶＣＯ２に限らず、他の用途に用いてもよい。また、可変遅延器２２の入力又は出力に、インバータ回路２０を単純に接続して、可変遅延インバータ回路として用てもよい。
［第２実施形態］
次に、第２実施形態について説明する。
【００７８】
図４は、第１実施形態のＶＣＯを用いたＰＬＬ回路の全体構成図である。
図４に示すように、本実施形態のＰＬＬ回路１０は、第１及び第２制御電圧Ｖc1，Ｖc2によって発振周波数が変化するＶＣＯ部３と、ＶＣＯ部３の出力信号を周波数が１／Ｎとなるように分周する分周器１１と、外部から入力される基準信号Ｓｒと分周器１１の出力（分周信号）Ｓｐとで位相を比較し、分周信号Ｓｐが基準信号Ｓｒより位相が進んでいる間だけハイレベルとなる第１ポンプ信号Ｐｄを、分周信号Ｓｐが基準信号Ｓｒより位相が遅れている間だけハイレベルとなる第２ポンプ信号Ｐｕを生成する位相比較器１２と、位相比較器１２からの第１及び第２ポンプ信号Ｐｄ，Ｐｕに基づいて、第１及び第２制御電圧Ｖc1，Ｖc2を生成する制御電圧生成部１３とを備えている。
【００７９】
このうち、制御電圧生成部１３は、いずれも抵抗及びコンデンサからなる周知の構成を有し、その出力がそれぞれ第１及び第２制御電圧Ｖc1，Ｃc2となる第１及び第２ローパスフィルタ（ＬＰＦ）１８，１９と、第１ポンプ信号Ｐｄがハイレベルの時に第１ＬＰＦ１８を充電し、第２ポンプ信号Ｐｕがハイレベルの時に第１ＬＰＦ１８を放電する第１チャージポンプ回路１６と、第１ポンプ信号Ｐｄがハイレベルの時に第２ＬＰＦ１９を放電し、第２ポンプ信号Ｐｕがハイレベルの時に第２ＬＰＦ１９を充電する第２チャージポンプ回路１７とを備えている。
【００８０】
なお、第１チャージポンプ回路１６は、ドレイン同士が接続され、ソースに電源電圧ＶＤが印加されたＰＭＯＳトランジスタ１６ａ、及びソースにグランド電圧ＶＧが印加されたＮＭＯＳトランジスタ１６ｂからなり、ＰＭＯＳトランジスタ１６ａのゲートには、反転回路１４を介して第１ポンプ信号Ｐｄが印加され、ＮＭＯＳトランジスタ１６ｂのゲートには、第２ポンプ信号Ｐｕが印加されている。
【００８１】
一方、第２チャージポンプ回路１７は、第１チャージポンプ回路１６と同様に接続されたＰＭＯＳトランジスタ１７ａ，ＮＭＯＳトランジスタ１７ｂからなり、ＰＭＯＳトランジスタ１７ａのゲートには、反転回路１５を介して第２ポンプ信号Ｐｕが印加され、ＮＭＯＳトランジスタ１７ｂのゲートには、第１ポンプ信号Ｐｄが印加されている。
【００８２】
従って、分周信号Ｓｐが基準信号Ｓｒより位相が進んでいる時には、第１チャージポンプ回路１６が第１ＬＰＦ１８を充電し、第２チャージポンプ回路１７が第２ＬＰＦを放電することにより、第１制御電圧Ｖc1の電位は高く、第２制御電圧Ｖc2の電位は低くなる。逆に、分周信号Ｓｐが基準信号Ｓｒより位相が遅れている時には、第１チャージポンプ回路１６が第１ＬＰＦ１８を放電し、第２チャージポンプ回路１７が第２ＬＰＦ１９を充電することにより、第１制御電圧Ｖc1の電位は低く、第２制御電圧Ｖc2の電位は高くなる。
【００８３】
なお、これら第１及び第２制御電圧Ｖc1，Ｖc2は、グランド電圧ＶＧから電源電圧ＶＤの範囲で変化し、電源電圧ＶＤとグランド電圧ＶＧとの中間電圧に対して互いに対称な大きさとなる。換言すれば、第１及び第２制御電圧Ｖc1，Ｖc2は、電源電圧ＶＤと第１制御電圧Ｖc1との電位差と、第２制御電圧Ｖc1とグランド電圧ＶＧとの電位差が、常に等しく（ＶＤ−Ｖc1＝Ｖc2−ＶＧ）なるように変化する。
【００８４】
また、分周信号Ｓｐが基準信号Ｓｒの位相と一致すると、第１及び第２ポンプ回路１６，１７の出力はいずれもハイインピーダンス状態となり、第１及び第２制御電圧Ｖc1，Ｖc2の電位が保持される。
次に、ＶＣＯ部３では、第１実施形態のＶＣＯ２を備え、第１制御電圧Ｖc1はバッファ２６を、第２制御電圧Ｖc2はバッファ２７を介してＶＣＯ２に供給されるように構成されている。これらバッファ２６，２７が本発明における電圧変換器に相当する。
【００８５】
このうち、バッファ２６は、図５（ａ）に示すように、ドレインに電源電圧ＶＤ、ゲートに第１制御電圧Ｖc1が印加され、ソースが出力となるＮＭＯＳトランジスタ２６ａと、ドレインが出力（ＮＭＯＳトランジスタ２６ａのソース）に接続され、ソースにグランド電圧ＶＧ、ゲートに一定のバイアス電圧Ｖb1が印加されたＮＭＯＳトランジスタ２６ｂとからなる。
【００８６】
また、バッファ２７は、図５（ｂ）に示すように、ドレインにグランド電圧ＶＧ、ゲートに第２制御電圧Ｖc1が印加され、ソースが出力となるＰＭＯＳトランジスタ２７ａと、ドレインが出力（ＰＭＯＳトランジスタ２７ａのソース）に接続され、ソースに電源電圧ＶＤ、ゲートに一定のバイアス電圧Ｖb2が印加されたＰＭＯＳトランジスタ２７ｂとからなる。
【００８７】
なお、バイアス電圧Ｖb1，Ｖb2は、いずれもトランジスタ２６ｂ，２７ｂを確実にオンさせる大きさに設定されている。つまり、いずれのバッファ２６，２７も、いわゆるソースホロワ回路を構成するものであり、高入力インピーダンス、且つ増幅率が１未満となる特性を有している。
【００８８】
このように構成されたバッファ２６は、図６に示すように、トランジスタ２６ａのゲート，ソース間電圧がトランジスタ２６ａのしきい値電圧（ここでは約０．７［Ｖ］）以下となるような第１制御電圧Ｖc1（０〜０．７［Ｖ］）の印加時には、その出力Ｖ１はグランド電圧ＶＧとなる。そして、トランジスタ２６ａのゲート，ソース間電圧がしきい値電圧より大きくなるような第１制御電圧Ｖc1（０．７〜ＶＤ［Ｖ］）の印加時には、第１制御電圧Ｖc1が大きいほど、出力電圧Ｖ１が大きくなるが、その増幅率（グラフの傾き）は１未満となる。
【００８９】
同様に、バッファ２７は、トランジスタ２７ａのゲート，ソース間電圧がトランジスタ２７ａのしきい値電圧（ここでは約０．７［Ｖ］）となるような第２制御電圧Ｖc2（ＶＤ−０．７〜ＶＤ［Ｖ］）の印加時には、その出力Ｖ２は電源電圧ＶＤとなる。そして、トランジスタ２６ａのゲート，ソース間電圧がしきい値電圧より大きくなるような第２制御電圧Ｖc2（０〜ＶＤ−０．７［Ｖ］）の印加時には、第２制御電圧Ｖc2が小さいほど、出力電圧Ｖ２が小さくなるが、その増幅率（グラフの傾き）は１未満となる。
【００９０】
なお、図６では、電源電圧ＶＤを１．８［Ｖ］とした場合のグラフである。
つまり、バッファ２６，２７では、バイアス電圧Ｖb1，Ｖb2によってバッファ２６，２７の増幅率を適宜調整することにより、グランド電圧ＶＧから電源電圧ＶＤの範囲（ここでは０〜１．８［Ｖ］）で変化する第１及び第２制御電圧Ｖc1，Ｖc2を、ＶＣＯ２が発振を停止することのない０〜０．６［Ｖ］の範囲（図３参照）で変化する信号Ｖ１、及び１．２〜１．８［Ｖ］の範囲で変化する信号Ｖ２に変換するようにされている。
【００９１】
以上説明したように、本実施形態のＰＬＬ回路１０によれば、第１実施形態のＶＣＯ２を用いて構成されているため、従来装置と比較して、同じ周波数の信号を得るのであれば、電源電圧ＶＤをより低電圧に設定でき、また、同じ電源電圧ＶＤであれば、より高い周波数の信号を得ることができる。
【００９２】
このように、本実施形態のＰＬＬ回路１０によれば、低電圧で動作する半導体集積回路を用いて構成することができ、装置の小型化，低消費電力化を図ることができる。
また、低い電源電圧ＶＤでの使用が可能であることにより、携帯機器等で電源として使用される電池の終止電圧（例えばリチウム電池であれば１．８〜２Ｖ）付近まで、ＰＬＬ回路１０を確実に動作させることができるため、バッテリ交換（充電）までの寿命を長くすることができる。
【００９３】
しかも、本実施形態のＰＬＬ回路１０によれば、バッファ２６，２７を設けることにより、ＶＣＯ２が発振停止をすることがないようにされているため、ＶＣＯ２が発振停止している場合と比較して、ＶＣＯ２の発振周波数を、所望の周波数に速やかに収束させることができる。
【００９４】
また、バッファ２６，２７での増幅率が１未満であるため、第１及び第２制御電圧Ｖc1，Ｖc2の変化に対する発振周波数の変化の割合が小さくなり、ノイズなどの影響による発振周波数の変動を抑えることができる。
更に、バッファ２６，２７は、ソースホロワ回路からなり、増幅率が１未満となる特性を簡単な構成で実現できるだけでなく、高入力インピーダンスであるため、ＬＰＦ１８，１９に蓄積された電荷を消費してしまうことがなく、常に位相比較器１２にて検出される位相差に正しく対応した第１及び第２制御電圧Ｖc1，Ｖc2をＶＣＯ２に供給することができる。
【００９５】
なお、本実施形態では、第１及び第２制御電圧Ｖc1，Ｖc2を、それぞれ個別に設けたチャージポンプ回路１６，１７及びＬＰＦ１８，１９を用いて生成しているが、チャージポンプ回路及びＬＰＦを１系統だけ用いて一方の制御電圧を生成し、その制御電圧から増幅率が１の反転増幅器を用いて他方の制御電圧を生成するように構成してもよい。
【００９６】
また、本実施形態においてバッファ２６，２７は、入力信号に対して出力信号が変化しない区間を有しているが、単純に増幅率が１未満の増幅器を用いて、グランド電圧ＶＧから電源電圧ＶＤまでの範囲の制御電圧を、ＶＣＯ２が発振停止をしない範囲の制御電圧に変換するようにしてもよい。
【図面の簡単な説明】
【図１】  第１実施形態の電圧制御発振器の構成を示す回路図である。
【図２】  第１実施形態の電圧制御発振器の効果を示すグラフである。
【図３】  第１実施形態の電圧制御発振器の特性を示すグラフである。
【図４】  第２実施形態のＰＬＬ回路の構成を示す回路図である。
【図５】  バッファの構成を示す回路図である。
【図６】  バッファの特性を示すグラフである。
【図７】  ＰＬＬ回路の一般的な構成を示すブロック図、及び従来の電圧制御発振器の構成を示す回路図である。
【図８】  従来の電圧制御発振器を構成する可変遅延インバータ回路の動作を説明するための等価回路図、及びタイミング図である。
【図９】  半導体基板上に実現されたＶＣＯのレイアウト図である。
【図１０】  半導体基板上に実現されたＶＣＯのレイアウト図である。
【図１１】  半導体基板上に実現されたＶＣＯのレイアウト図である。
【図１２】  半導体基板上のＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの断面図である。
【符号の説明】
２…電圧制御発振器（ＶＣＯ）、３…ＶＣＯ部、１０…ＰＬＬ回路、１１…分周器、１２…位相比較器、１３…制御電圧生成部、１４，１５…反転回路、１６，１７…チャージポンプ回路、１８，１９…ローパスフィルタ（ＬＰＦ）、２０…インバータ回路、２２…可変遅延器、２３…スイッチング回路、２３ａ，２３ｂ…スイッチ素子、２４…オフ制御回路、２４ａ，２４ｂ…オフ制御素子、２５…電流制御回路、２５ａ，２５ｂ…電流制御素子、２６，２７…バッファ、３０…出力バッファ回路、Ｌ１…電源ライン、Ｌ２…グランドライン、Ｔｏ…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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