(57)【特許請求の範囲】
【請求項１】
半導体表面を有する基板の該半導体表面の一部の領域上に、トンネル絶縁膜、フローティングゲート膜、ゲート絶縁膜、及びコントロールゲート膜がこの順番に積層されたゲート積層構造を形成する工程と、
前記ゲート積層構造の両側にそれぞれ隣接する２つの表面領域のうち一方の表面領域のみの基板表面層にＡｓイオンとＰイオンとを添加して９００℃以上の温度で第１の熱処理を行い、添加された不純物を拡散させ、前記一方の表面領域に、前記ゲート電極構造の下方にもぐり込んだソース領域を形成する工程と、
前記基板の半導体表面のうち、前記ソース領域をマスクして他方の表面領域の基板表面層に不純物を添加した後、８５０℃以下の温度で第２の熱処理を行い、前記他方の表面領域の基板表面層にドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記ゲート積層構造を形成する工程が、さらに、前記基板の半導体表面のうち前記ゲート積層構造が形成されている表面領域とは異なる表面領域上に、他のゲート絶縁膜とゲート電極膜の積層からなる他のゲート積層構造を形成する工程を含み、
前記ドレイン領域を形成する工程が、さらに、前記他のゲート積層構造の両側にそれぞれ隣接する２つの表面領域の基板表面層に、不純物を添加する工程を含み、前記第２の熱処理が、前記ゲート積層構造に隣接する前記他方の表面領域の基板表面層に添加された不純物と前記他のゲート積層構造の両側に隣接する表面領域の基板表面層に添加された不純物とに対して共通に行われる請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、半導体装置の製造方法に関し、特にフラッシュメモリに用いられるトンネル絶縁膜とフローティングゲートを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
トンネル絶縁膜とフローティングゲートを有するメモリセルの従来の製造方法について説明する。
【０００３】
半導体表面を有する基板の表面の一部の領域上に、トンネル絶縁膜、フローティングゲート膜、ゲート絶縁膜、及びコントロールゲート膜が、この順番に積層されたゲート積層構造を形成する。このゲート積層構造をマスクとして、その両側の基板表面層に不純物をイオン注入する。その後、熱処理を行い、注入されたイオンを活性化してソース／ドレイン領域を形成する。熱処理時に、不純物が横方向に拡散するため、ソース／ドレイン領域がゲート積層構造の下方にもぐり込み、フローティングゲートとソース／ドレイン領域との重なり部分が形成される。
【０００４】
ＮＯＲ型の場合、ドレイン領域の先端近傍に発生したホットキャリアがフローティングゲートに捕捉され、書き込みが行われる。消去は、フローティングゲートとソース領域との重なり部分においてトンネル絶縁膜を通してトンネル電流を流すことにより行う。
【０００５】
【発明が解決しようとする課題】
素子の微細化が進むと、ゲート長に対してフローティングゲートとソース／ドレイン領域との重なり部分の長さの割合が大きくなる。このため、短チャネル効果が顕著になり、これが微細化の妨げになっていた。
【０００６】
本発明の目的は、素子の微細化を進めても短チャネル効果の増大を抑制することができる半導体装置の製造方法に関する。
【０００７】
本発明の一観点によると、半導体表面を有する基板の該半導体表面の一部の領域上に、トンネル絶縁膜、フローティングゲート膜、ゲート絶縁膜、及びコントロールゲート膜がこの順番に積層されたゲート積層構造を形成する工程と、前記ゲート積層構造の両側にそれぞれ隣接する２つの表面領域のうち一方の表面領域のみの基板表面層にＡｓイオンとＰイオンとを添加して９００℃以上の温度で第１の熱処理を行い、添加された不純物を拡散させ、前記一方の表面領域に、前記ゲート電極構造の下方にもぐり込んだソース領域を形成する工程と、
前記基板の半導体表面のうち、前記ソース領域をマスクして他方の表面領域の基板表面層に不純物を添加した後、８５０℃以下の温度で第２の熱処理を行い、前記他方の表面領域の基板表面層にドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
前記他方の表面領域の表面層に添加された不純物は、第１の熱処理を経験しない。前記一方の表面領域の表面層に添加された不純物が十分拡散するような条件で第１の熱処理を行う場合にも、前記他方の表面領域の表面層に添加された不純物の拡散を抑制することができる。このため、第１の拡散領域のもぐり込みの長さを十分とり、かつ第２の拡散領域のもぐり込みの長さを短くすることが可能になる。
【００１１】
【発明の実施の形態】
図１Ａ〜１Ｄ、及び図２Ａ〜２Ｃを参照して、本発明の実施例による半導体装置の製造方法について説明する。
【００１２】
図１Ａに示すシリコン基板１の表面のうちｎチャネルＭＯＳトランジスタを形成する領域及びメモリセルを形成する領域にｐ型ウェルを形成し、ｐチャネルＭＯＳトランジスタを形成すべき領域にｎ型ウェルを形成する。まず、加速エネルギ１５０ｋｅＶ、ドーズ量１．４×１０13ｃｍ-2の条件で、ｎ型ウェル形成領域にＰ+ イオンを注入し、１１２５℃で６９０分間の熱処理を行う。次に、加速エネルギ１５０ｋｅＶ、ドーズ量１．９×１０13ｃｍ-2の条件で、ｐ型ウェル形成領域にＢ+ イオンを注入し、１１２５℃で２１０分間の熱処理を行う。さらに、加速エネルギ１５０ｋｅＶ、ドーズ量１．４×１０13ｃｍ-2の条件でｎ型ウェル形成領域にＰ+ イオンを注入する。このようにしてｎ型ウェル及びｐ型ウェルが形成される。
【００１３】
図１Ａの左図は、トンネル絶縁膜を有するＥＰＲＯＭのメモリセルを形成する領域でありｐ型ウェルとされている。また、図１Ａの右図は、ＥＰＲＯＭの周辺回路のｐチャネルＭＯＳトランジスタを形成する領域であり、ｎ型ウェルとされている。
【００１４】
ウェルを形成した後、ＬＯＣＯＳ技術を用いて素子分離用のフィールド酸化膜を形成する。例えば、素子形成領域を厚さ２５ｎｍのＳｉＯ2 膜と厚さ１７０ｎｍのＳｉＮ膜からなる積層膜で覆い、１１２５℃で１５０分間のドライＯ2 酸化を行うことにより、厚さ約２５０ｎｍのフィールド酸化膜が形成される。
【００１５】
フィールド酸化膜形成後、しきい値電圧制御のためのイオン注入を行う。例えば、加速エネルギ４０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件でＢ+ イオンを注入する。
【００１６】
次に、図１Ａの左図に示すように、素子形成領域に露出したシリコン基板１の表面を、基板温度１０５０℃でドライＯ2 酸化し、厚さ１０ｎｍのトンネル絶縁膜層２ａを形成する。このトンネル絶縁膜層２ａの上に、厚さ９０ｎｍ、Ｐ濃度１×１０20ｃｍ-3のポリシリコン層３ａを堆積する。ポリシリコン層３ａの堆積は、原料ガスとしてＳｉＨ4 、不純物原料ガスとしてＰＨ3 を用い、成長温度を５３０℃とした化学気相堆積（ＣＶＤ）により行う。
【００１７】
ポリシリコン層３ａの堆積の後、エッチングガスとしてＣｌ2 とＯ2 またはＨＢｒとＣｌ2 とＨｅの混合ガスを用いてポリシリコン層３ａをパターニングする。このパターニングにより図１Ａの左図において紙面に平行な方向に延在する複数本の直線状パターンが形成される。周辺回路領域においては、図１Ａの右図に示すようにトンネル絶縁膜２ａとポリシリコン層３ａが除去される。
【００１８】
基板表面の全領域上に、ＣＶＤにより厚さ６ｎｍのＳｉＯ2 膜、厚さ１０ｎｍのＳｉＮ膜を順番に堆積する。このＳｉＮ膜の表面を９５０℃でウェット酸化し、厚さ３ｎｍのＳｉＯＮ膜を形成する。このようにして、ＳｉＯ2 膜、ＳｉＮ膜、及びＳｉＯＮ膜の３層からなるゲート絶縁膜層４ａが形成される。
【００１９】
周辺回路領域のゲート絶縁膜層４ａをエッチング除去する。このエッチングは、ＣＨ4 とＣＨＦ3 とＯ2 との混合ガスを用いて行う。このエッチングにより、図１Ａの右図に示す周辺回路領域にシリコン基板１の表面の素子形成領域が露出する。周辺回路領域に露出したシリコン基板１の表面を９００℃でウェット酸化し、厚さ１５ｎｍのゲート絶縁膜層５０ａを形成する。
【００２０】
基板表面の全領域上に、厚さ１２０ｎｍ、Ｐ濃度３×１０20ｃｍ-3のポリシリコン層と厚さ１５０ｎｍのＷＳｉ層との積層からなるゲート電極層５ａを形成する。ＷＳｉ層の堆積は、ＷＦ6 とＳｉＨ4 を用い、成長温度を３６０℃としたＣＶＤにより行う。
【００２１】
ゲート電極層５ａの上に、厚さ５０ｎｍのポリシリコン層と厚さ１１０ｎｍのＳｉＯＮ膜がこの順番に積層されたマスクパターン４０を形成する。このポリシリコン層は、ＳｉＯＮ膜の剥がれ防止作用を有し、ＳｉＯＮ膜は、エッチングマスク及び反射防止膜としての作用を有する。マスクパターン４０は、図１Ａの左図において紙面に垂直な方向に延在し、右図においてゲート電極の形状を有する。
【００２２】
マスクパターン４０をエッチングマスクとして、図１Ａの左図においてはゲート電極層５ａからトンネル絶縁膜層２ａまで、右図においてはゲート電極層５ａとゲート絶縁膜層５０ａとをエッチングする。エッチング後、マクスパターン４０を除去する。
【００２３】
図１Ｂの左図に示すように、メモリセル領域にＳｉＯ2 からなるトンネル絶縁膜２、ポリシリコンからなるフローティングゲート膜３、ＳｉＯ2 とＳｉＮとＳｉＯＮとの３層からなるゲート絶縁膜４、及びポリシリコンとＷＳｉの２層からなるコントロールゲート膜５が積層されたゲート積層構造６が形成される。コントロールゲート膜５は、図の紙面に垂直な方向に延在し、ワード線を兼ねる。図１Ｂの横方向に関し、フローティングゲート膜３の位置がコントロールゲート膜５に対して自己整合する。
【００２４】
図１Ｂの右図に示すように、周辺回路領域にＳｉＯ2 からなるゲート絶縁膜５０及びポリシリコンとＷＳｉの２層からなるゲート電極膜５１が形成される。
【００２５】
次に、Ｏ2 とＡｒとの混合ガス雰囲気中で基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
【００２６】
図１Ｂに示すように、ゲート積層構造６の両側にそれぞれ隣接する２つの表面領域のうち一方の表面領域のみに開口を有するレジストパターン４１を形成する。レジストパターン４１をマスクとして、開口が形成された表面領域にＡｓ+ イオンとＰ+ イオンを注入する。Ａｓ+ イオンの注入は、加速エネルギ４０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で行い、Ｐ+ イオンの注入は、加速エネルギ４０ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件で行う。ゲート積層構造６に隣接する一方の表面領域にＡｓ+ イオンとＰ+ イオンを添加された領域７が形成される。
【００２７】
図１Ｃにおいて、レジストパターン４１を除去し、温度９００℃で２０分間の熱処理を行う。ゲート積層構造６の両側に隣接する２つの表面領域のうち一方の表面領域に、Ａｓを添加されたソース領域８が形成され、その側方及び下方の界面に接するようにＰを添加された低濃度ソース領域９が形成される。ソース領域８は、Ａｓ原子の拡散により、ゲート積層構造６の下方にもぐり込む。低濃度ソース領域９は、ソース領域８よりもさらに深くもぐり込む。
【００２８】
次に、Ｏ2 とＡｒとの混合ガス雰囲気中で基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
【００２９】
図１Ｄに示すように、ゲート積層構造６の両側にそれぞれ隣接する２つの表面領域のうち、ソース領域８の反対側の表面領域にのみ開口を有するレジストパターン４２を形成する。レジストパターン４２をマスクとしてソース領域８と反対側の表面領域の表面層にＡｓ+ イオンを注入する。Ａｓ+ イオンの注入は、加速エネルギ４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で行う。ソース領域８の反対側にＡｓ+ イオンの添加された領域１０が形成される。イオン注入後、レジストパターン４２を除去する。
【００３０】
図２Ａに示すように、周辺回路領域のうちｐチャネルＭＯＳトランジスタを形成する領域にのみ開口を有するレジストパターン４３を形成する。レジストパターン４３をマスクとして、その開口部の表面層に、加速エネルギ２５ｋｅＶ、ドーズ量１×１０14ｃｍ-2の条件でＢ+ イオンを注入する。ゲート電極膜５１の両側の表面領域に、Ｂ+ イオンの注入された領域５２が形成される。レジストパターン４３を除去し、同様に、ｎチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ６０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でＰ+ イオンを注入する。イオン注入後、レジストパターンを除去する。
【００３１】
図２Ｂに示すように、ゲート積層構造６の側面上、及びゲート絶縁膜５０とゲート電極膜５１との積層構造の側面上に、それぞれスペーサ領域１１及び５３を形成する。スペーサ領域１１及び５３は、基板表面の全領域上に等方的にＳｉＯ2 膜を堆積した後、異方性エッチングを行って積層構造の側面上にのみＳｉＯ2 膜を残すことにより形成する。
【００３２】
スペーサ領域１１及び５３の形成後、周辺回路領域のうちｐチャネルＭＯＳトランジスタを形成する領域にのみ開口を有するレジストパターン４４を形成する。レジストパターン４４をマスクとして、その開口部の表面層に、加速エネルギ４０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でＢＦ2 + イオンを注入する。スペーサ領域５３の両側に隣接する領域に、ＢＦ2 + イオンの注入された領域５４が形成される。レジストパターン４４を除去し、同様に、ｎチャネルＭＯＳトランジスタを形成する領域に、加速エネルギ６０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でＡｓ+ イオンを注入する。イオン注入後、レジストパターンを除去する。
【００３３】
その後、Ｎ2 雰囲気中で基板温度を８００℃とし、４０分間の熱処理を行う。図２Ｄの左図に示すように、ゲート積層構造６に関してソース領域８の反対側にＡｓの添加されたドレイン領域１２が形成される。図２Ｄの右図に示すように、ゲート電極膜５１の両側の表面領域に、低濃度ドレイン（ＬＤＤ）構造を有するソース／ドレイン領域５５が形成される。
【００３４】
その後、層間絶縁膜を堆積し、コンタクトホールを形成して、ドレイン領域１２に接続されるビット線、ソース領域８に接続される接地線を形成する。ビット線及び接地線は、図２Ｄの横方向、すなわち紙面に垂直な方向に延在するコントロールゲート膜５（ワード線）に交差する方向に延在する。
【００３５】
図２Ｄの左図において、ソース領域８は、図１Ｃの工程で９００℃、２０分間の熱処理により形成される。これに対し、ドレイン領域１２は、８００℃、４０分間の熱処理により形成される。この２つの条件では、ソース領域８内のＡｓ原子の拡散する距離が、ドレイン領域１２内のＡｓ原子の拡散する距離よりも長くなる。このため、ソース領域８のゲート積層構造６の下方へのもぐり込みの横方向の長さが、ドレイン領域１２のそれよりも長くなる。このように、ソース領域とドレイン領域形成のための熱処理を別々に行うことにより、両者のゲート積層構造下方へのもぐり込みの長さを異ならせることが可能になる。
【００３６】
フローティングゲート膜３とソース領域８との十分な重なりが確保されるため、両者間のトンネル電流による消去を確実に行うことができる。また、ドレイン領域１２のもぐり込みの長さが短いため、短チャネル効果を抑制することができる。また、メモリセルを構成するトランジスタのドレイン領域と、周辺回路のトランジスタのソース／ドレイン領域形成のための熱処理を同時に行うため、工程増を抑制することができる。
【００３７】
上記実施例では、メモリセルを構成するフローティングゲート型トランジスタのソース領域形成のための熱処理温度を９００℃とし、ドレイン領域形成のための熱処理温度を８００℃とした。ソース領域形成のための熱処理時に不純物原子の拡散する距離が、ドレイン領域形成のための熱処理時のそれよりも長くなる条件であれば、その他の熱処理条件としてもよい。ソース領域とフローティングゲート膜との重なり量を十分確保し、短チャネル効果の増大を抑制するためには、ソース領域の熱処理温度を９００℃以上とし、ドレイン領域の熱処理温度を８５０℃以下とすることが好ましい。
【００３８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、トンネル絶縁膜とフローティングゲート膜を有するトランジスタの短チャネル効果を抑制しつつ微細化を図ることができる。このため、このトランジスタを用いた不揮発性メモリの集積度の向上を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【符号の説明】
１  シリコン基板
２  トンネル絶縁膜
３  フローティングゲート膜
４  ゲート絶縁膜
５  コントロールゲート膜
６  ゲート積層構造
７  Ａｓ及びＰの注入領域
８  ソース領域
９  低濃度ソース領域
１０  Ａｓの注入領域
１１  スペーサ領域
１２  ドレイン領域
４０  マスクパターン
４１、４２、４３、４４  レジストパターン
５０  ゲート絶縁膜
５１  ゲー電極膜
５２  Ｂの注入領域
５３  スペーサ領域
５４  ＢＦ2 の注入領域
５５  ソース／ドレイン領域
【図１】
0003780057.tif 000002
【図２】
0003780057.tif 000003