(57)【特許請求の範囲】
【請求項１】
入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周する２モジュラスプリスケーラ回路であって、
ｎ個（ｎは３以上の自然数）のＤフリップフロップと、２以上の入力を有する第１の多入力論理ゲートと、２以上の入力を有する第２の多入力論理ゲートとを含み、
第１のＤフリップフロップのデータ入力端子には第１の多入力論理ゲートの出力端子が接続され、
第１から第ｎ−２のＤフリップフロップの出力端子は、第２から第ｎ−１のＤフリップフロップのデータ入力端子にそれぞれ接続され、
第１の多入力論理ゲートの入力端子には、第ｎ−１のＤフリップフロップの出力端子と第ｎのＤフリップフロップの出力端子が接続され、
第２の多入力論理ゲートには、第ｎ−１のＤフリップフロップの出力端子と、切替信号が入力され、
第ｎのＤフリップフロップのデータ入力端子には、第２の多入力論理ゲートの出力端子が接続されるように２モジュラスプリスケーラ回路を構成し、
上記それぞれの接続が、全て差動信号を用いる接続であり、
第１、および第２の多入力論理ゲートとして、
電流源と、一端がそれぞれ電源に接続された第１、第２の抵抗器と、
ソースが電流源の出力端に接続され、ドレインが第１の抵抗器の他端に並列に接続されたｍ個（ｍは２以上の自然数）のトランジスタと、
電流源の出力端と、第２の抵抗器の他端との間にソース、ドレインを直列に接続されたｍ個のトランジスタを有し、
ｍ個の差動の入力データが、並列に接続されたトランジスタのゲートと直列に接続されたトランジスタのゲートのそれぞれに入力され、
第１の抵抗器と第２の抵抗器の、それぞれの他端より差動信号として出力される多入力論理ゲートを使用したことを特徴とする２モジュラスプリスケーラ回路。
【請求項２】
入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周する２モジュラスプリスケーラ回路であって、
ｎ個（ｎは３以上の自然数）のＤフリップフロップと、２以上の入力を有する第１の多入力論理ゲートと、２以上の入力を有する第２の多入力論理ゲートとを含み、
第１のＤフリップフロップのデータ入力端子には第１の多入力論理ゲートの出力端子が接続され、
第１から第ｎ−２のＤフリップフロップの出力端子は、第２から第ｎ−１のＤフリップフロップのデータ入力端子にそれぞれ接続され、
第１の多入力論理ゲートの入力端子には、第ｎ−１のＤフリップフロップの出力端子と第ｎのＤフリップフロップの出力端子が接続され、
第２の多入力論理ゲートには、第ｎ−１のＤフリップフロップの出力端子と、切替信号が入力され、
第ｎのＤフリップフロップのデータ入力端子には、第２の多入力論理ゲートの出力端子が接続されるように２モジュラスプリスケーラ回路を構成し、
上記それぞれの接続が、全て差動信号を用いる接続であり、
第１の多入力論理ゲートと、第１のＤフリップフロップ、および第２の多入力論理ゲートと、第ｎのＤフリップフロップとして、
２個の電流源と、
第１の電流源の出力端にソースが接続された第１、第２のトランジスタと、
第２の電流源の出力端にソースが接続された第３、第４のトランジスタと、
第１のトランジスタのドレインにソースが接続された第５、第６、第７のトランジスタと、
第７のトランジスタのドレインにソースが接続された第８のトランジスタと、
第２のトランジスタのドレインにソースが接続された第９、第１０のトランジスタと、
第３のトランジスタのドレインにソースが接続された第１１、第１２のトランジスタと、
第４のトラジジスタのドレインにソースが接続された第１３、第１４のトランジスタと、
片方の端子が電源に接続され、他方の端子が第５、第６、第９のトランジスタのドレインと、第１０と第１１のトランジスタのゲートに接続された第１の抵抗器と、
片方の端子が電源に接続され、他方の端子が第８と第１０のトランジスタのドレインと、第９と第１２のトランジスタのゲートに接続された第２の抵抗器と、
片方の端子が電源に接続され他方の端子が第１１と第１３のトランジスタのドレインと、第１４のトランジスタのゲートに接続された第３の抵抗器と、
片方の端子が電源に接続され、他方の端子が第１２と第１４のトランジスタのドレインと、第１３のトランジスタのゲートに接続された第４の抵抗器とを有し、
第１と第４のトランジスタのゲート、第２と第３のトランジスタのゲートに、それぞれ差動化されたクロック信号を入力し、
第５、第８のトランジスタのゲートに差動化した第１のデータを入力し、第６、第７のトランジスタのゲートに差動化した第２のデータを入力する論理ゲート付きＤフリップフロップを用いることを特徴とする２モジュラスプリスケーラ回路。
【請求項３】
論理ゲート付きのＤフリップフロップにおいて、電流源を削除し、第１、第２、第３、第４のトランジスタのソースをグランドに接続する請求項２記載の２モジュラスプリスケーラ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザ等に使用し得る２モジュラスプリスケーラ回路に関し、特に、小さな信号振幅で動作可能で、低消費電力化を計ることのできる２モジュラスプリスケーラ回路に係る。
【０００２】
【従来の技術】
パルススワロー方式のＰＬＬシンセサイザに用いられる２モジュラスプリスケーラの基本となる４分周と５分周に切替可能な“÷４／÷５分周器”は、図４に示されるような回路で構成される。同図において、数字符号１１〜１３はＤフリップフロップ回路（ＤＦＦ回路）、１４、１５はＮＯＲ回路を示している。この回路は、端子Ｍの入力信号の極性によって４分周と５分周に切り替わる構成となっている。
【０００３】
図５は、“÷４／÷５分周器”の動作を示すタイミングチャートである。“÷４／÷５分周器”は、図５に示すように端子Ｍの入力がＨｉの時には、ＤＦＦ３のＤ入力は変化しないため、ＤＦＦ１とＤＦＦ２によって入力信号は４分周される。一方、端子Ｍの入力がＬｏｗの場合には、ＤＦＦ３が動作し、入力信号は５分周される。
【０００４】
この回路の出力に更に分周器を追加することで、２ｎ分周と、２ｎ＋１分周を切替えることの出来る２モジュラスプリスケーラが構成できる。図６は“÷４／÷５分周器”を使用した“÷３２／÷３３分周器”の構成図であり、数字符号１１〜１３はＤフリップフロップ回路（ＤＦＦ回路）、１４、１５はＮＯＲ回路、１６はＯＲ回路、２１〜２３はＴフリップフロップ回路（ＴＦＦ回路）を表している。
【０００５】
図６の回路において、“÷４／÷５分周器”を構成するＤＦＦ１、ＤＦＦ２、ＤＦＦ３は、入力信号の周波数で動作する必要があるが、ＴＦＦ１、ＴＦＦ２、ＴＦＦ３はそれぞれ分周された信号が入力されるため後段に行くにしたがって動作周波数は低くなる。
【０００６】
そのため、２モジユラスプリスケーラの低消費電力化のためには“÷４／÷５分周器”の低消費電力化が重要となる。一般にプリスケーラは高速動作を要求されるのでバイポーラプロセスが良く用いられるが、近年ＣＭＯＳプロセスの高速化に伴ってＣＭＯＳによるプリスケーラの開発も行なわれている。
【０００７】
ＣＭＯＳプロセスの場合通常のＣＭＯＳゲートを用いるより、高速性が期待できる図７に示すようなカレント・モード・ロジック回路を用いたＤＦＦが考えられる。図７の回路はトランジスタＭ１〜Ｍ６とＲｌ、Ｒ２より構成されるマスターＦＦと、Ｍ８〜Ｍ１３とＲ３、Ｒ４で構成されるスレーブＦＦにより構成される。同図のＩ−１、Ｉ−２は電流源である。
【０００８】
トランジスタＭ５とＭ６、およびＭ１２とＭ１３は差動信号で入力されるクロックによりＯＮ、ＯＦＦし、電流パスが切り替わる。ＣＮがＨｉ、ＣＰがＬｏｗの時はマスターＦＦ側では電流パスがＭ５側になる、この時Ｍ１のゲート電圧ＩＮがＭ２のゲート電圧ＩＰよりも高ければＲ１に電流が流れＬｏｗが読み込まれ、ＩＮがＩＰよりも小さければＲ２に電流が流れＨｉが読み込まれる。
【０００９】
同時にスレーブＦＦ側は電流パスがＭ１３側になり、Ｍ１０、Ｍ１１により出力は保持される。ＣＮがＬｏｗ、ＣＰがＨｉの時はマスターＦＦ側は電流パスがＭ６側になり、Ｍ３、Ｍ４でデータが保持され、スレーブＦＦ側では電流パスがＭ１２側になり、Ｍ８、Ｍ９を介してデータが出力される。以上の動作によりこの回路は、ＤＦＦとして動作する。
【００１０】
“÷４／÷５分周器”に用いられるＮＯＲ回路は、図７のＤＦＦ回路のデータ入カトランジスタＭ１を図８に示すようにＭ１Ａ、Ｍ１Ｂと並列に接続されたトランジスタに置きかえるだけで容易に実現できる。図８の記号等は図７の記号と同様である。
【００１１】
図８に示すＮＯＲ付きＤＦＦ回路では、ＣＰがＬｏｗのデータ読み込み時にＭ１Ａのゲート電圧ＡとＭ１Ｂのゲート電圧Ｂのどちらか一方、または両方がＭ２のゲー卜電圧ＶＲよりも大きい場合にＲ１に電流が流れＬｏｗが読み込まれ、ＡとＢの両者がＶＲよりも小さい時にＲ２に電流が流れＨｉが読み込まれるため、ＮＯＲ付きＤＦＦとして動作する。
【００１２】
【発明が解決しようとする課題】
図８に示すＮＯＲ付きＤＦＦはデータ入力が単相であるため、データのＨｉ、Ｌｏｗを判別するためのしきい値電圧ＶＲが必要となる。この回路を動作させるのに必要となる電源電圧は、各トランジスタの動作電圧に信号振幅を加えた電圧値のものが必要となる。図８のＮＯＲ付きＤＦＦでは、トランジスタ３段分の動作電圧に信号振幅電圧が必要である。
【００１３】
信号振幅は大きい方が動作マージンが多くなるが、その分電源電圧が高くなってしまう。図８のＮＯＲ付きＤＦＦは入力信号が単相人力であるためＤＣバイアスの動作マージンを確保するためには、信号の振幅を大きくとる必要があり、そのため、電源電圧を下げるのが困難であるという課題があった。
【００１４】
【課題を解決するための手段】
本発明によれば、上述の課題は、前記特許請求の範囲に記載した手段によって解決される。すなわち、本願第１の発明は、入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周するプリスケーラ回路であって、
【００１５】
ｎ個（ｎは３以上の自然数）のＤフリップフロップと、２以上の入力端子を有する第１の多入力論理ゲートと、２以上の入力端子を有する第２の多入力論理ゲートとを含み、第１のＤフリップフロップのデータ入力端子には第１の多入力論理ゲートの出力端子が接続され、
【００１６】
第１から第ｎ−２のＤフリップフロップの出力端子は、第２から第ｎ−１のＤフリップフロップのデータ入力端子にそれぞれ接続され、第１の多入力論理ゲートの入力端子には、第ｎ−１のＤフリップフロップの出力端子と第ｎのＤフリップフロップの出力端子が接続され、
【００１７】
第２の多入力論理ゲートには、第ｎ−１のＤフリップフロップの出力端子と、切替信号が入力され、第ｎのＤフリップフロップのデータ入力端子には、第２の多入力論理ゲートの出力端子が接続されるように２モジュラスプリスケーラ回路を構成し、上記それぞれの接続を全て差動信号を用いる接続とした２モジュラスプリスケーラ回路である。
【００１８】
本願第２の発明は、本願第１の発明に係る２モジュラスプリスケーラ回路において、第１、および第２の多入力論理ゲートとして、電流源と、一端が電源に接続された第１、第２の抵抗器と、ソースが電流源の出力端に接続されドレインが第１の抵抗器の他端に並列に接続されたｍ個（ｍは２以上の自然数）のトランジスタと、
【００１９】
電流源の出力端と、第２の抵抗器の他端との間にソース、ドレインを直列に接続されたｍ個のトランジスタを有し、ｍ個の差動の入力データが、並列に接続されたトランジスタのゲートと直列に接続されたトランジスタのゲートのそれぞれに入力され、第１の抵抗器と第２の抵抗器の、それぞれの他端より差動信号として出力される多入力論理ゲートを使用して構成したものである。
【００２０】
本願第３の発明は、本願第１の発明に係る２モジュラスプリスケーラ回路において、第１の多入力論理ゲートと、第１のＤフリップフロップ、および第２の多入力論理ゲートと、第ｎのＤフリップフロップとして、２個の電流源と、第１の電流源の出力端にソースが接続された第１、第２のトランジスタと、第２の電流源の出力端にソースが接続された第３、第４のトランジスタと、
【００２１】
第１のトランジスタのドレインにソースが接続された第５、第６、第７のトランジスタと、第７のトランジスタのドレインにソースが接続された第８のトランジスタと、第２のトランジスタのドレインにソースが接続された第９、第１０のトランジスタと、第３のトランジスタのドレインにソースが接続された第１１、第１２のトランジスタと、
【００２２】
第４のトラジジスタのドレインにソースが接続された第１３、第１４のトランジスタと、片方の端子が電源に接続され、他方の端子が第５、第６、第９のトランジスタのドレインと、第１０と第１１のトランジスタのゲートに接続された第１の抵抗器と、片方の端子が電源に接続され、他方の端子が第８と第１０のトランジスタのドレインと、第９と第１２のトランジスタのゲートに接続された第２の抵抗器と、
【００２３】
片方の端子が電源に接続され他方の端子が第１１と第１３のトランジスタのドレインと、第１４のトランジスタのゲートに接続された第３の抵抗器と、片方の端子が電源に接続され、他方の端子が第１２と第１４のトランジスタのドレインと、第１３のトランジスタのゲートに接続された第４の抵抗器とを有し、
【００２４】
第１と第４のトランジスタのゲート、第２と第３のトランジスタのゲートに、それぞれ差動化されたクロック信号を入力し、第５、第８のトランジスタのゲートに差動化した第１のデータを入力し、第６、第７のトランジスタのゲートに差動化した第２のデータを入力する論理ゲート付きＤフリップフロップを用いるように構成したものである。
【００２５】
本願第４の発明は、本願第３の発明に係る２モジュラスプリスケーラ回路において、論理ゲート付きのＤフリップフロップの、電流源を削除し、第１、第２、第３、第４のトランジスタのソースをグランドに接続して構成したものである。
【００２６】
本発明では上述のように、ＮＯＲ付きＤＦＦの入力を差動化することによって信号の振幅を小さくすることを可能にしている。信号を差動化することによって信号振幅は１／２に下げることが出来るため、これによって低電源電圧化を実現する。そのために、差動入力差動出力のＮＯＲ／ＯＲ回路と、差動ＤＦＦを用いて初段のＮＯＲ付きＤＦＦを構成する方法と、差動入力のＮＯＲ付きＤＦＦを使用する方法がある。
【００２７】
【発明の実施の形態】
図１は本発明の実施の形態の第１の例を示す図である。この例は本願第１の発明に対応する。同図において数字符号１〜３はＤＦＦ回路、４、５はＮＯＲ回路を表している。図１の回路は、ＤＦＦ回路（Ｄフリップフロップ回路）とＮＯＲ回路（多入力論理ゲート）を全て差動化入出力化している。差動入出力ＮＯＲ回路の例を図２に示す。これは本願第２の発明で規定するＮＯＲ回路に対応する。
【００２８】
図２の回路は、高速性を確保するため電流モードで動作させるＮＯＲ回路である。同図において、Ｒ１、Ｒ２は抵抗器、Ｍ１〜Ｍ４はトランジスタ、Ｉ−１は電流源、ＡＰは入力信号、ＹＰは出力信号を示している。図２の回路の端子ＡＰとＢＰがＨｉの時にはＡＮとＢＮはＬｏｗである。
【００２９】
このとき、Ｒ１に電流が流れ、Ｒ２には電流は流れないため、ＹＰはＬｏｗ、ＹＮはＨｉとなる。ＡＰがＨｉ、ＢＰがＬｏｗの場合と、ＡＰがＬｏｗ、ＢＰがＨｉの場合は、Ｒ１に電流が流れるため、ＹＰはＬｏｗ、ＹＮはＨｉとなる。すなわち、ＹＰはＡＰ、ＢＰに対しＮＯＲとして動作する。ここで、ＤＦＦとしては、前述の図７の回路を使用する。
【００３０】
図７の回路は、トランジスタＭ１〜Ｍ６とＲｌ、Ｒ２より構成されるマスターＦＦと、Ｍ８〜Ｍ１３とＲ３、Ｒ４で構成されるスレーブＦＦにより構成される。トランジスタＭ５とＭ６、およびＭ１２とＭ１３は差動信号で入力されるクロックによりＯＮ、ＯＦＦし、電流パスが切り替わる。
【００３１】
ＣＮがＨｉ、ＣＰがＬｏｗの時はマスターＦＦ側では電流パスがＭ５側になる、この時Ｍ１のゲート電圧ＩＮがＭ２のゲート電圧ＩＰよりも高ければＲ１に電流が流れＬｏｗが読み込まれ、ＩＮがＩＰよりも小さければＲ２に電流が流れＨｉが読み込まれる、同時にスレーブＦＦ側は電流パスがＭ１３側になり、Ｍ１０、Ｍ１１により出力は保持される。
【００３２】
ＣＮがＬｏｗ、ＣＰがＨｉの時はマスターＦＦ側は電流パスがＭ６側になり、Ｍ３、Ｍ４でデータが保持され、スレーブＦＦ側では電流パスがＭ１２側になり、Ｍ８、Ｍ９を介してデータが出力される。以上の動作によりこの回路は、ＤＦＦとして動作する。ＮＯＲ回路として前記図２の回路を使用し、ＤＦＦとして前記図７の回路を使用することで、全差動の“÷４／÷５分周器”が実現できる。
【００３３】
図３は本発明の実施の形態の第２の例を示す図であって、本願第３の発明に対応する。図３の回路は、図８に示すＮＯＲ付きＤＦＦのトランジスタＭ２を、直列接続されたトランジスタＭ２ＡとＭ２Ｂに置き換えたものである。図３の回路においてＡＰとＡＮ、およびＢＰとＢＮにはそれぞれ差動の信号が入力される。
【００３４】
ＣＰがＬｏｗのデータ読み込み時において、ＡＰがＬｏｗ、ＢＰがＬｏｗの時にのみＡＮ、ＢＮがＨｉとなり、Ｒ２に電流が流れＨｉが読み込まれる。それ以外の場合には、Ｍ１Ａ、Ｍ１Ｂのいずれかまたは両方に電流が流れ、Ｍ２Ａ、Ｍ２Ｂのいずれか、または両方がオフするため、Ｒ１に電流が流れ、Ｌｏｗが読み込まれる。
【００３５】
従って、図３の回路は、ＮＯＲ付きＤＦＦとして動作する。図１のＮＯＲ１とＤＦＦ１、およびＮＯＲ２とＤＦＦ３に、図３のＮＯＲ付きＤＦＦを使用し、ＤＦＦ２に、図７のＤＦＦを使用することで、全差動の“÷４／÷５分周器”が実現できる。また、図３のＮＯＲ付きＤＦＦ回路や、図７のＤＦＦ回路は、クロック信号が差動であるため、電流源を省略しても動作するから、電流源を省略して更に低電源電圧化することも可能である。
【００３６】
【発明の効果】
本発明は、２モジュラスプリスケーラを構成する回路を、全て差動人力、差動出力としているので、従来の回路に比べ、信号振幅、信号の直流レベルに対する動作マージンを大きくすることができるから、小さな信号振幅で動作が可能である。これにより電源電圧の低下を図り、消費電力を減少させることができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の第１の例を示す図である。
【図２】本発明の実施の形態の第１の例の差動入出力ＮＯＲ回路の構成の例を示す図である。
【図３】本発明の実施の形態の第２の例を示す図である。
【図４】従来の“÷４／÷５分周器”の構成の例を示す図である。
【図５】“÷４／÷５分周器”のタイミングチャートである。
【図６】“÷３２／÷３３分周器”の構成の例を示す図である。
【図７】従来のカレントモードロジックによるＤＦＦの回路構成を示す図である。
【図８】従来のカレントモードロジックによるＮＯＲ付きＤＦＦの回路構成を示す図である。
【符号の説明】
１〜３、１１〜１３    ＤＦＦ回路
４、５、１４、１５    ＮＯＲ回路
１６    ＯＲ回路
２１〜２３    ＴＦＦ回路
Ｍ１〜Ｍ１３、Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ    トランジスタ
Ｒ１〜Ｒ４    抵抗器
Ｉ−１、Ｉ−２    電流源
【図１】
0003857916.tif 000002
【図２】
0003857916.tif 000003
【図３】
0003857916.tif 000004
【図４】
0003857916.tif 000005
【図５】
0003857916.tif 000006
【図６】
0003857916.tif 000007
【図７】
0003857916.tif 000008
【図８】
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