(57)【特許請求の範囲】
【請求項１】
半導体層および第１〜第３端子と、第１端子と半導体層との間に介在されるゲート絶縁層とをそれぞれ有する少なくとも１つのスイッチング素子と、
少なくとも１つの前記スイッチング素子の第１および第２端子がそれぞれ接続される少なくとも１本の第１および第２制御信号線と、
前記各スイッチング素子の第３端子がそれぞれ接続される画素電極と、
液晶から形成される液晶部と、
前記液晶部を挟んで前記各画素電極とそれぞれ対向する対向電極と、
前記各対向電極が接続される少なくとも１本の第３制御信号線と、
前記各スイッチング素子の第２端子と前記各第１制御信号線との間にそれぞれ介在される接続線とを含み、
少なくとも前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子は、半導体とのオーミック接触が可能でかつ導電性を有する材料から形成され、
前記第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、
前記各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置し、
ゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定することを特徴とする液晶表示素子。
【請求項２】
前記導電性を有する材料は金属材料であり、前記金属材料は、アルミニウム、クロム、タンタル、窒化タンタル、およびチタニウムのうちのいずれか、またはこれらの金属材料のうちの少なくとも２つの混合物で実現されることを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
前記第３端子および画素電極を形成する材料は、微結晶ｎ＋シリコンであることを特徴とする請求項１記載の液晶表示素子。
【請求項４】
少なくとも一部分が前記各画素電極の一部分と相互に重なり、かつ抵抗率が前記画素電極よりも低い材料から形成される第１導電部材をさらに含むことを特徴とする請求項１記載の液晶表示素子。
【請求項５】
少なくとも前記第１および第２制御信号線のうちの少なくとも一方は、前記第１導電部材と同じ材料から形成されることを特徴とする請求項４記載の液晶表示素子。
【請求項６】
前記第１導電部材は、遮光性を有し、
前記各画素電極内の前記第１導電部材と重なる一部分は、該各画素電極の周辺部内の少なくとも一部分であることを特徴とする請求項４記載の液晶表示素子。
【請求項７】
前記画素電極が複数ある場合、前記第１導電部材内の前記各画素電極と相互に重なる一部分以外の他の一部分は、該各画素電極と該各画素電極の隣にある他の画素電極との間に位置することを特徴とする請求項６記載の液晶表示素子。
【請求項８】
少なくとも一部分が前記各接続線の一部分と相互に重なり、かつ抵抗率が前記接続線よりも低い材料から形成される第２導電部材をさらに含むことを特徴とする請求項１記載の液晶表示素子。
【請求項９】
少なくとも前記第１および第２制御信号線のうちの少なくとも一方は、前記第２導電部材と同じ材料から形成されることを特徴とする請求項８記載の液晶表示素子。
【請求項１０】
請求項１〜９のうちのいずれかに記載の液晶表示素子と、
予め定める基準信号を前記液晶表示素子内の第２制御信号線を介して全ての各画素電極に供給し、かつ前記液晶表示素子内において相互に対向する前記各画素電極および各対向電極間にある液晶の状態の制御のための電界を規定させるための階調信号を、前記第３制御信号線を介して該各対向電極にそれぞれ供給する駆動手段とを含むことを特徴とする液晶表示装置。
【請求項１１】
半導体層および第１〜第３端子と、第１端子と半導体層との間に介在されるゲート絶縁層とをそれぞれ有する少なくとも１つのスイッチング素子、少なくとも１つの前記スイッチング素子の第１および第２端子がそれぞれ接続される少なくとも１本の第１および第２制御信号線、前記各スイッチング素子の第２端子と前記各第１制御信号線との間にそれぞれ介在される接続線、ならびに前記各スイッチング素子の第３端子にそれぞれ接続される画素電極を含む主基板部を形成する工程と、前記各画素電極と対向するべき対向電極、ならびに前記各対向電極が接続される少なくとも１本の第３制御信号線を含む対向基板部を形成する工程と、前記主基板部と対向基板部との間に液晶を封入する工程とを含む液晶表示素子の製造方法において、
少なくとも前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子は、半導体とのオーミック接触が可能でかつ導電性を有する材料を用いて、同時に形成され、
前記第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、
前記各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置し、
ゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定することを特徴とする液晶表示素子の製造方法。
【請求項１２】
前記スイッチング素子が前記第１端子と前記半導体層との間に介在されるゲート絶縁層をさらに有する場合、前記ゲート絶縁層および半導体層は、絶縁性を有する材料からなる第１の薄膜および半導体材料からなる第２の薄膜を相互に重なるように連続して形成した後、第１および第２の薄膜内の前記ゲート絶縁層および半導体層となるべき部分以外の残余の部分を、連続して除去して形成されることを特徴とする請求項１１記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、３端子能動素子をスイッチング素子として用いた液晶表示素子およびその製造方法ならびに液晶表示装置に関する。
【０００２】
【従来の技術】
ネマティック液晶を用いたセグメント型の液晶表示装置は、たとえば時計の表示部、または電卓の表示部として、従来から広く利用されている。またネマティック液晶を用いたマトリクス型の液晶表示装置は、ワードプロセッサの表示部、コンピュータの表示部、またはナビゲーション装置の表示部として利用されるため、市場をより拡大している。マトリクス型の液晶表示装置は、他の表示装置、たとえば陰極線管よりも装置の厚みが格段に薄く、該他の表示装置よりも軽量であり、該他の表示装置よりも消費電力が小さく、かつ該他の表示装置よりもフルカラー化が容易である。このために前記液晶表示装置は、前記他の表示装置の利用分野よりも広い分野における需要が広がっている。たとえば前記液晶表示装置は、ノート型のコンピュータの表示部、ゲーム装置の表示部、携帯型テレビジョン装置の表示部、およびデジタルカメラの表示部として、利用されている。
【０００３】
前記マトリクス型の液晶表示装置は、複数の画素が行列状に配置されて構成される液晶表示素子、すなわちパネル部と、該パネル部に電気信号を供給するための液晶駆動部とを含む。前記液晶表示素子は陰極線管よりも視野角が狭く、かつ該液晶表示素子の製造コストは陰極線管の製造コストの３倍〜１５倍程度になっている。このため陰極線管を用いた表示装置を液晶表示装置により多く置換えるため、および新規の携帯電子機器を創出するために、多くの企業、大学、および研究機関が、種々の方式の提案ならびに開発を競っている。前記マトリクス型の液晶表示装置のうち、能動素子をスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が、特に良く利用されている。前記能動素子は、たとえば、薄膜トランジスタ（以後「ＴＦＴ」と略称する）で実現される。
【０００４】
図１１は、スイッチング素子６としてＴＦＴを用いた従来技術の透過型のアクティブマトリクス型の液晶表示装置のパネル部１の等価回路図である。パネル部１は、透光性を有する主基板、全画素３の画素電極１０、該全画素の数と同数のスイッチング素子６、複数本の走査信号線７、および複数本の階調信号線８を含む主基板部と、透光性を有する対向基板、全画素の対向電極９、および基準信号線５を含む対向基板部と、前記主基板部および対向基板部の間に介在される液晶層とを含む。全画素３の対向電極９は基準信号線５を介して相互に接続されており、かつ両者５，９が一体化されて、全画素電極１０と対向し得る１枚の薄膜状の共通電極を形成している。共通電極５は前記対向基板上に配置される。
【０００５】
全画素３の画素電極１０は、前記主基板の一方面上に行列状に並べられる。各走査信号線７は、画素電極１０の周囲を通りかつ画素３の配列の行方向にそれぞれ平行に、前記主基板の一方面上に並べられる。各階調信号線８は、画素電極１０の周囲を通りかつ画素３の配列の列方向に平行に、前記主基板の一方面上に並べられる。各スイッチング素子６は前記主基板の一方面上に配置される。各走査信号線７と各階調信号線８とは前記主基板上で相互に直交する。前記主基板部および対向基板部の液晶層に最近接する位置に、配向膜がそれぞれ設けられる。複数の付加容量部１１が、複数の各画素３とそれぞれ並列にさらに設けられていることもある。前記液晶表示装置がカラー画像を表示可能である場合、前記主基板または対向基板上に、カラーフィルタがさらに設けられる。
【０００６】
図１２は、図１１のスイッチング素子６であるＴＦＴの具体的な構成を示す拡大断面図である。ＴＦＴ６は、ゲート端子１５、半導体層１７、ゲート絶縁膜１８、ソースおよびドレインコンタクト層２０，２１、ソース端子２２、ドレイン端子２３を含む。ゲート端子１５，ゲート絶縁層１８、半導体層１７は、この順で、主基板１６の一方面上に重ねて配置される。ソースおよびドレインコンタクト層２０，２１は、相互に間隔を明けて、かつ少なくとも一部分が半導体層１７にそれぞれ接触するように、それぞれ配置される。ソース端子およびドレイン端子２２，２３は、少なくとも一部分がソースおよびドレインコンタクト層２０，２１とそれぞれ接触するように、主基板１６上にそれぞれ配置される。ＴＦＴ６全体の表面は層間絶縁膜２４によって覆われており、かつ層間絶縁膜２４のドレイン端子２３上の一部分に、コンタクトホール２５が設けられている。画素電極１０は、層間絶縁膜２４の上に配置され、かつコンタクトホール２５を介してドレイン端子２３と接続されている。ソース端子およびドレイン端子２２，２３は金属材料でそれぞれ形成され、かつ走査信号線７および階調信号線８と接続されている。前記主基板部の配向膜は、画素電極１０および層間絶縁膜２４上に配置される。
【０００７】
２つの各コンタクト層２０，２１は、２つの各端子２２，２３と半導体層１７とのオーミック接触のために設けられており、たとえばｎ＋シリコン層で実現される。また各端子２２，２３内のキャリアの移動度をより増加させかつＴＦＴ６のオン電流を増加させるために、２つの各コンタクト層２０，２１は微結晶ｎ＋シリコン層で実現されることがある。ゲート絶縁膜１８と層間絶縁膜２４とは、従来、無機材料の薄膜、たとえば窒化シリコン（ＳｉＮx ）またはＳｉＯ2 で、実現される。ゲート絶縁膜１８は、ゲート端子１５を周囲の他の部品から絶縁すると共に、走査および階調信号線７，８の交差部において該信号線７，８が短絡しないように、該信号線７，８を絶縁している。本明細書では、図１１，１２で説明したパネル部の構成を、「現行構成」と称する。
【０００８】
上述の２種類の絶縁膜１８，２４は、ＣＶＤ（化学気相成長）法またはスパッタ法を用いて形成される。これらの結果、ゲート絶縁膜２４の下にある部品、すなわち走査信号線７およびゲート端子１５の表面上の凹凸および該部品の段差が、ゲート絶縁膜２４上にほぼ同じように反映される。またこれらの結果、層間絶縁膜２４の下にある部品の表面上の凹凸および該部品の段差が、層間絶縁膜２４上にほぼ同じように反映される。さらに階調信号線８が、ＣＶＤ法またはスパッタ法を用いて走査信号線７形成後の主基板１６上に成膜された薄膜を加工して得られる場合、走査および階調信号線７，８の交差部において、走査信号線７の表面上の凹凸および該部品の段差が、階調信号線８に反映される。
【０００９】
上記２種類の絶縁膜１８，２４下の部品に表面の凹凸および段差がある場合、該絶縁膜１８，２４内の該凹凸および段差上に位置する部分に、不良構造、すなわちピンホールおよびクラックが生じ易い。また現行構成のパネル部１は、走査信号線７と階調信号線８とが主基板１６上で交差する構造になっている。これら信号線７，８の交差部の段差はパネル部１内の他の部分の段差よりも特に大きいので、前記交差部の段差は該交差部上の部品に影響を特に及ぼし易い。この結果前記不良構造は、各絶縁層１８，２４内の交差部と重なる部分に生じ易い。
【００１０】
また現行構成のパネル部は、上述の構成に起因する以下の６点の問題点を有する。第１の問題点は、上記２種類の絶縁膜１８，２４の前記交差部と重なる部分に、不良構造が生じ易いことである。ゲート絶縁膜１８内の前記交差部と重なる部分にピンホールがある場合、ゲート絶縁膜１８を挟んで対向する走査および階調信号線７，８が短絡することがある。また２種類の絶縁膜１８，２４内の導電性部品下の部分、すなわち階調信号線８および画素電極１０下の部分にクラックがある場合、該導電性部品が断線しやすい。これらの短絡および断線は、パネル部１の歩留りの低下の原因になる。ゲート絶縁膜１８内の不良構造の発生を防止するために、従来のゲート絶縁膜１８は２層構造になっている。２層構造のゲート絶縁膜１８内の前記交差部の上の部分の不良構造の発生率は、１層構造のゲート絶縁膜１８における不良構造の発生率よりも格段に低減されている。しかしながらゲート絶縁膜１８を２層構造にした場合、走査および階調信号線７，８の断線および短絡の発生率、すなわち不良率は、０％にはならず、少なくとも１％〜９％ある。単一のパネル部１内の信号線の本数が増加するほど、または信号線の幅が細くなるほど、該信号線の不良率は増加する。
【００１１】
近年、新規開発中のパネル部は従来のパネル部よりも大型または高精細になっているため、信号線の本数が従来よりも増加または信号線の幅が従来のパネル部よりも細くなっているので、従来のパネル部よりも不良率が増加する傾向がある。たとえば新規開発中のパネル部を突発的に生産する場合または該パネル部の初期生産時では、走査および階調信号線７，８の不良率は１０％〜９０％になり、この結果多量の不良品が発生する。また上述の不良構造は、ゲート絶縁膜１８のゲート端子１５の上の部分にも生じやすく、該部分の不良構造の発生率は０．１％〜１．０％である。
【００１２】
第２の問題点は、いわゆる成膜残留応力に起因して、完成後のパネル部１内の部品、たとえば２種類の絶縁膜１８，２４および２種類の信号線７，８に新たなクラックが生じ易いこと、ならびに該成膜残留応力に起因して、該部品に製造時から存在するクラックが広がることである。これらのクラックはたとえばパネル部１における静電気破壊の発生要因となるので、この結果商品化後のパネル部１に欠陥が生じる。ゆえに商品化後のパネル部１の信頼性が低い。第３の問題点は、前記交差部の段差に起因して、パネル部の画素３を透過する光が該画素３から洩れやすくなることである。前記光の洩れは、前記交差部の段差のために、前記主基板部の配向膜の該交差部に重なる部分のラビング処理が乱れるために生じる。また前記光の漏れは、階調信号線５４内の前記交差部の部分からの電界が、該信号線２４近傍の液晶だけに強く働くために生じる。
【００１３】
第４の問題点は、走査および階調信号線７，８はどちらも主基板１６上に設けられているため、パネル部１の歩留りが低下しやすいことである。たとえば走査信号線７の形成工程の歩留りが９０％であり、かつ階調信号線８の形成工程の歩留りが８０％である場合、パネル部１の製造工程内のこれら２つの形成工程の合計歩留りは、おおよそ、これら２つの形成工程の歩留りが掛合わされた値、すなわち７２％になる。パネル部１の実際の歩留りは、走査および階調信号線７，８の形成工程だけでなく該信号線７，８以外の他の部品の形成工程も関係するので上記のように単純には定まらないが、前記合計歩留りが低下するほど、パネル部１全体の歩留りは低下する。第５の問題点は、走査および階調信号線７，８はどちらも主基板１６上に設けられているため、パネル部１の製造工程内で、走査信号線７の形成工程および階調信号線８の形成工程を、この順で順次行う必要があることである。この結果パネル部１の製造期間が長くなり易いので、パネル部１の仕掛かり在庫の増加およびパネル部１の納期の長期化が招かれる。第６の問題点は、パネル部１が大型化または高精細化される場合、走査および階調信号線７，８が細くなるまたは長くなるのに伴い、これら信号線７，８の負荷容量が大きくなることである。前記負荷容量は、走査および階調信号線７，８がコンデンサの電極と同等に働くために生じるものである。各信号線７，８の負荷容量が大きくなるほど、該各信号線７，８に与えられる信号の遅延が大きくなる。
【００１４】
このように現行構成のパネル部１は、パネル部１の不良の様々な原因の発生理由がある。このためにパネル部１の製造工程において、不良品となったパネル部１の部品に対してさらに工程を実行することを防止するため、および不良品となった部品に対してさらに材料を投入することを防止するために、該製造工程内の少なくとも１〜３カ所に、該製造工程で製造される全部品に対して不良の有無を調べる検査工程が設けられている。前記検査工程において不良品と判断された部品は、そのまま製造工程から除去されることもあり、またはリワークまたは擬似修正の後に製造工程に戻されることもある。この結果パネル部１の製造工程全体の総合歩留りは、５０％〜９０％程度になっている。また前記検査工程および不良品の修正工程が前記製造工程に含まれるので、他の表示素子の製造工程と比較して、現行構成のパネル部１の製造工程の設備投資が増大し、該製造工程の工程数が増加し、かつパネル部１の製造期間が増加する。
【００１５】
図１３は、特開平７−１２８６８７号公報に開示され、かつ主基板１６上における走査および階調信号線７，８の交差部を無くすための技術を用いたアクティブマトリクス型のパネル装置３１の構成を示す斜視図である。図１３のパネル装置３１のうち、図１１，１２のパネル部１と同じ機能の部品の説明には図１１，１２と同じ名称を用いて同じ参照符を付し、説明は省略する。パネル装置３１は、透光性を有する対向基板３２および複数の列電極３４を含む対向基板部と、複数の画素電極１０、主基板１６、全画素の数と同数のスイッチング素子、複数本の走査信号線７、ならびに１本の基準信号線５を含む主基板部と、対向基板部および主基板部の間に介在される液晶層とを含む。図１３のパネル装置３１は、スイッチング素子として、ＴＦＴの代わりにＭＯＳＦＥＴを用いている。図１３では、液晶の記載を省略している。
【００１６】
対向基板３２の一方面には、１枚の共通電極に代わって、複数本の列電極３４が、走査信号線７の長手方向と直交する方向に平行に並べられる。主基板１６上の画素電極１０および走査信号線７の配置は、図１１，１２のパネル部１と等しい。基準信号線５は、主基板１６の一方面上に並べられる。前記各スイッチング素子は主基板１６の一方面上の各画素電極１０近傍に配置される。各スイッチング素子のドレイン端子は各画素電極１０にそれぞれ接続され、該各スイッチング素子のゲート端子はいずれか１本の走査信号線７に接続され、該各スイッチング素子のソース端子は、接続線３５を介して、基準信号線５に接続される。任意のスイッチング素子のゲート端子が接続される走査信号線７と、該スイッチング素子のソース端子が接続される基準信号線５の直線上の部分とは、該スイッチング素子のドレイン端子が接続された画素電極１０を挟み、かつ相互に平行に並んでいる。本明細書では、図１３のパネル装置３１のように、走査信号線７および対向信号線８が主基板および対向基板上にそれぞれ配置される構成を、「対向ソース構成」と称する。
【００１７】
また特開平５−２７２６４号公報は、スイッチング素子としてＴＦＴを用いた対向ソース構成のアクティブマトリクス型の液晶表示素子を開示している。前記公報の液晶表示素子は、表示電極とスキャンバスラインとの間、すなわち画素電極１０と走査信号線７との間に、表示電極の電位の変動を補償するための可変容量部を設けている。前記可変容量部と走査信号線７とを接続するために、走査信号線は、該信号線にスイッチング素子を介して接続される画素を挟んで相互に平行に伸びる２本の直線状の部分を、相互に電気的に接続した構成になっている。
【００１８】
さらにまた本件出願人は、図１４，１５に示す構造の主基板部４１を用いた対向ソース構成のパネル部を、提案している。図１４は前記パネル部の主基板部４１の部分拡大平面図である。図１５は、図１４の主基板部４１のＡ−Ａ断面図である。図１４，１５の主基板部４１を用いたパネル部の構造は、図１３のパネル装置３１の構造と比較して、以下に説明する部分の構成だけが異なり他は等しいので、図１３のパネル装置と同じ機能の部品には同じ参照符を付し、説明は省略する。なお図１４，１５では、配向膜の記載を省略している。
【００１９】
図１４の主基板部４１は、スイッチング素子６として、ＴＦＴを用いている。スイッチング素子６のソース端子と基準信号線５との間の接続線３５の抵抗を小さくするために、任意のスイッチング素子のゲート端子が接続される走査信号線７は、該スイッチング素子６のソース端子が接続される基準信号線５内の直線状部分と、該スイッチング素子６のドレイン端子が接続される画素電極１０との間に、該直線状部分と平行に、配置される。スイッチング素子６であるＴＦＴの構造は、図１２で説明したＴＦＴの構造とほぼ等しい。
【００２０】
図１４の主基板部４１の製造工程において、画素電極１０、ソース端子２２、ドレイン端子２３、および接続線３５は、工程数の削減のために、ソースおよびドレインコンタクト層２０，２１形成後の主基板１６上に導電性材料の薄膜を形成する工程と該薄膜をパターニングする工程とを組合わせた１回の形成工程で、同時に形成される。図１４の主基板部１４を含むパネル部が透過型の場合または反射型でかつ該パネル部外部に反射板がある構成の場合、前記導電性材料はたとえばＩＴＯ（インジウム−錫  酸化物）から形成され、該パネル部４１が反射型でかつ画素電極が反射板を兼ねる構成である場合、金属から形成される。
【００２１】
【発明が解決しようとする課題】
上述したスイッチング素子６において、ソースおよびドレイン端子２２，２３がＩＴＯまたは金属から形成される状況下では、ソースおよびドレイン端子２２，２３と半導体層１７とのオーミック接触のために、ソースおよびドレイン端子２２，２３と半導体層１７との間にソースおよびドレインコンタクト層２０，２１を介在させる必要がある。前記状況下で、ドレイン端子２３または画素電極１０内のドレインコンタクト層２１の端部と重なる部分、および該重なる部分の近傍に、不良構造、たとえばクラックが生じることがある。また前記状況下で、ソース端子２２または接続線３５内のソースコンタクト層２０の端部と重なる部分、および該重なる部分の近傍に、不良構造が生じることがある。これらの不良構造が発生した結果、ドレイン端子２３、画素電極１０、ソース端子２２、および接続線３５のうちの少なくとも１つが断線するので、ソース端子２２と接続線３５との間の信号伝達およびドレイン端子２３と画素電極１０との間の信号伝達のうちの少なくとも一方が阻害される。ゆえにスイッチング素子６を用いないパネル部と比較して、スイッチング素子６を用いるパネル部の断線率が増加し、かつ該パネル部の信頼性が低下する。
【００２２】
スイッチング素子６を用いるパネル部において、ソースおよびドレイン端子２２，２３、画素電極１０、および接続線３５がＩＴＯで形成され、かつ２つのコンタクト層２０，２１が微結晶ｎ＋シリコンで形成される場合、前記パネル部の断線率はより増加し、かつ前記パネル部の信頼性はより低下する。これは、微結晶ｎ＋シリコン層はｎ＋シリコン層よりも表面の凹凸形状が大きいので、微結晶ｎ＋シリコン層上に成膜されたＩＴＯ膜の成長結晶粒はｎ＋シリコン層上に成膜されたＩＴＯ膜の成長結晶粒よりも小さくなり、この結果塩化第二鉄溶液を用いたＩＴＯ膜のエッチング工程時に、微結晶ｎ＋シリコン層上のＩＴＯ膜のエッチングレートが、ｎ＋シリコン層上のＩＴＯ膜のエッチングレートよりも早くなるためである。また前記パネル部において、該パネル部の製造コストの低減および製造に要する期間の短縮のために、ソース端子２２，ドレイン端子２３、画素電極１０、および接続線３５が単一の形成工程で同時に形成される場合、前記パネル部の断線率はより増加し、かつ前記パネル部の信頼性はより低下する。
【００２３】
本発明の目的は、スイッチング素子の構成に起因する断線率の増加および信頼性の低下を防止し、かつ製造コストの低減および製造期間の短縮が可能な液晶表示素子およびその製造方法、ならびに液晶表示装置を提供することである。
【００２４】
【課題を解決するための手段】
第１の発明は、半導体層および第１〜第３端子と、第１端子と半導体層との間に介在されるゲート絶縁層とをそれぞれ有する少なくとも１つのスイッチング素子と、
少なくとも１つの前記スイッチング素子の第１および第２端子がそれぞれ接続される少なくとも１本の第１および第２制御信号線と、
前記各スイッチング素子の第３端子がそれぞれ接続される画素電極と、
液晶から形成される液晶部と、
前記液晶部を挟んで前記各画素電極とそれぞれ対向する対向電極と、
前記各対向電極が接続される少なくとも１本の第３制御信号線と、
前記各スイッチング素子の第２端子と前記各第１制御信号線との間にそれぞれ介在される接続線とを含み、
少なくとも前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子は、半導体とのオーミック接触が可能でかつ導電性を有する材料から形成され、
前記第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、
前記各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置し、
ゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定することを特徴とする液晶表示素子である。
【００２５】
第１の発明に従えば、前記液晶表示素子は、いわゆるアクティブマトリクス型であり、かつ前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子が上述の材料から形成されている。これによって前記接続線、第２端子および第３端子と前記半導体層との間のいわゆるコンタクト層を前記スイッチング素子から除くことができるので、コンタクト層に起因する前記液晶表示素子の断線率の増加、および該液晶表示素子の信頼性低下が防止され、かつ該液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮を図ることができる。さらに前記接続線、スイッチング素子の第２端子、画素電極が前記第３端子と同じ材料で形成されているので、前記液晶表示素子の製造工程がさらに簡略化されるため、該液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮をさらに図ることができる。そして第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置するので、第１または第２制御信号線から前記各スイッチング素子を介して前記各画素電極に与えられる信号に応じて規定される画素電極の電位が、より安定化しやすくなる。しかもゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定するので、薄膜内の形成するべき層として残すべき部分と、薄膜内の該残すべき部分以外の除くべき残余の部分とが、確実に分離される。それ故、薄膜形成精度の向上を図ることができるうえ、薄膜形成工程の歩留まり向上を図ることができる。
【００２６】
第２の発明の液晶表示素子は、前記導電性を有する材料は金属材料であり、前記金属材料は、アルミニウム、クロム、タンタル、窒化タンタル、およびチタニウムのうちのいずれか、またはこれらの金属材料のうちの少なくとも２つの混合物で実現されることを特徴とする。
第２の発明に従えば、たとえば前記金属材料から形成される接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子のうちの少なくともいずれか１つは、他の導電性材料から成る配線よりも配線抵抗が低いので、たとえば前記金属材料から形成される接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子のうちの少なくともいずれか１つの線幅を、前記他の導電性材料から成る配線の線幅よりも細くすることができる。第３の発明の液晶表示素子は、前記第３端子および画素電極を形成する材料は、微結晶ｎ＋シリコンであることを特徴とする。
【００２７】
第３の発明に従えば、該発明の液晶表示素子は、第１の発明の液晶表示素子と同じ構成を有し、かつ前記導電性材料として微結晶ｎ＋シリコンが選ばれる。この結果前記第３端子が他の材料、たとえばｎ＋シリコンから形成されたスイッチング素子よりも、第３の発明の液晶表示素子内のスイッチング素子の特性が良好になる。またこの結果、ＩＴＯ膜と微結晶ｎ＋シリコン膜との乗り重なりに起因した断線および不良構造が、前記第３端子および画素電極に発生しない。これによって液晶表示素子の歩留り低下および信頼性低下が、確実に防止される。
【００２８】
第４の発明の液晶表示素子は、少なくとも一部分が前記各画素電極の一部分と相互に重なり、かつ抵抗率が前記画素電極よりも低い材料から形成される第１導電部材をさらに含むことを特徴とする。
【００２９】
第４の発明に従えば、該発明の液晶表示素子は、第１の発明の液晶表示素子と同じ構成を有し、かつ上述の第１導電部材をさらに含む構成になっている。この結果第４の発明の液晶表示素子において、各画素電極の電位がより高速に安定化され、かつ該液晶表示素子が該画素電極が断線および不良構造に対する冗長性を持つことができる。これによって前記液晶表示素子の表示品位、歩留り、および信頼性がより向上する。
【００３０】
第５の発明の液晶表示素子は、少なくとも前記第１および第２制御信号線のうちの少なくとも一方は、前記第１導電部材と同じ材料から形成されることを特徴とする。
【００３１】
第５の発明に従えば、該発明の液晶表示素子は、第４の発明の液晶表示素子と同じ構成を有し、かつ前記第１導電部材が上述の構成になっている。この結果第５の発明の液晶表示素子の製造工程時に、前記第１および第２制御信号線のうちの少なくとも一方と前記第１導電部材とを単一の形成工程によって同時に形成することができる。これによって前記液晶表示素子の製造コストの増加および該液晶表示素子の製造期間の延長が、抑えられる。
【００３２】
第６の発明の液晶表示素子は、前記第１導電部材は、遮光性を有し、
前記各画素電極内の前記第１導電部材と重なる一部分は、該各画素電極の周辺部内の少なくとも一部分であることを特徴とする。
【００３３】
第６の発明に従えば、該発明の液晶表示素子は、第４の発明の液晶表示素子と同じ構成を有し、かつ前記第１導電部材の一部分と画素電極との位置関係が上述のようになっている。この結果前記第１導電部材は、液晶表示素子が備えるべき遮光部材の少なくとも一部分を兼ねる。これによって第６の発明の液晶表示素子は、液晶部内の配向状態が乱れている部分から光を精度良く遮光しつつ、開口率を向上させることができる。
【００３４】
第７の発明の液晶表示素子は、前記画素電極が複数ある場合、前記第１導電部材内の前記各画素電極と相互に重なる一部分以外の他の一部分は、該各画素電極と該各画素電極の隣にある他の画素電極との間に位置することを特徴とする。
【００３５】
第７の発明に従えば、該発明の液晶表示素子は、第６の発明の液晶表示素子と同じ構成を有し、かつ前記第１導電部材の他の部分と画素電極との位置関係が上述のようになっている。これによって第７の発明の液晶表示素子は、液晶部の中の配向状態が乱れている部分から光をより精度良く遮光しつつ、開口率をさらに向上させることができる。またこれによって前記液晶表示素子は、液晶部の中の配向状態が乱れている部分内の前記第１導電部材によって遮光されない残余部分を遮光するための遮光部材の構成を、さらに簡略化することができる。
【００３８】
第８の発明の液晶表示素子は、少なくとも一部分が前記各接続線の一部分と相互に重なり、かつ抵抗率が前記接続線よりも低い材料から形成される第２導電部材をさらに含むことを特徴とする。
【００３９】
第８の発明に従えば、該発明の液晶表示素子は、第１の発明の液晶表示素子と同じ構成を有し、かつ上述の第２導電部材をさらに含む構成になっている。この結果第８の発明の液晶表示素子において、前記第２制御信号線に与えられた信号が、前記スイッチング素子の第２端子に、より高速に供給される。またこの結果、前記液晶表示素子が前記接続線の断線および不良構造に対する冗長性を持つことができる。これによって前記液晶表示素子の表示品位、歩留り、および信頼性がより向上する。
【００４０】
第９の発明の液晶表示素子は、少なくとも前記第１および第２制御信号線のうちの少なくとも一方は、前記第２導電部材と同じ材料から形成されることを特徴とする。
【００４１】
第９の発明に従えば、該発明の液晶表示素子は、第８の発明の液晶表示素子と同じ構成を有し、かつ前記第２導電部材が上述の構成になっている。この結果第９の発明の液晶表示素子の製造工程時に、前記第１および第２制御信号線のうちの少なくとも一方と前記第２導電部材とを単一の形成工程によって同時に形成することができる。これによって前記液晶表示素子の製造コストの増加および該液晶表示素子の製造期間の延長が、抑えられる。
【００４４】
第１０の発明は、上述のうちのいずれかに記載の液晶表示素子と、予め定める基準信号を前記液晶表示素子内の第２制御信号線を介して全ての各画素電極に供給し、かつ前記液晶表示素子内において相互に対向する前記各画素電極および各対向電極間にある液晶の状態の制御のための電界を規定させるための階調信号を、前記第３制御信号線を介して該各対向電極にそれぞれ供給する駆動手段とを含むことを特徴とする液晶表示装置である。
【００４５】
第１０の発明に従えば、液晶表示装置は、第１〜第９の発明の液晶表示素子と、上述の駆動手段とを含む。上述したように、前記基準信号および階調信号は前記画素電極および対向電極にそれぞれ供給されるので、前記液晶表示装置はいわゆる対向ソース構成になっている。この結果、前記基準信号および階調信号が前記対向電極および画素電極にそれぞれ供給される構成、すなわち現行構成の液晶表示装置と比較して、前記第１１の発明の液晶表示装置は、該装置内の液晶表示素子の歩留り、信頼性、および表示品位がそれぞれ向上し、該液晶表示素子の製造期間が短縮され、該液晶表示素子を構成する部品の無駄な作り貯めおよび仕掛かり在庫が減少され、かつ該液晶表示素子内の信号線における信号遅延が低減される。
【００４６】
第１１の発明は、半導体層および第１〜第３端子と、第１端子と半導体層との間に介在されるゲート絶縁層とをそれぞれ有する少なくとも１つのスイッチング素子、少なくとも１つの前記スイッチング素子の第１および第２端子がそれぞれ接続される少なくとも１本の第１および第２制御信号線、前記各スイッチング素子の第２端子と前記各第１制御信号線との間にそれぞれ介在される接続線、ならびに前記各スイッチング素子の第３端子にそれぞれ接続される画素電極を含む主基板部を形成する工程と、前記各画素電極と対向するべき対向電極、ならびに前記各対向電極が接続される少なくとも１本の第３制御信号線を含む対向基板部を形成する工程と、前記主基板部と対向基板部との間に液晶を封入する工程とを含む液晶表示素子の製造方法において、
少なくとも前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子は、半導体とのオーミック接触が可能でかつ導電性を有する材料を用いて、同時に形成され、
前記第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、
前記各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置し、
ゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定することを特徴とする液晶表示素子の製造方法である。
【００４７】
第１１の発明に従えば、上述の製造方法を用いて前記液晶表示素子が製造される状況下で、前記接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子が上述のように形成される。この結果第１の発明で説明した理由に基づき、前記液晶表示素子の製造工程が簡略化される。これによって前記製造方法を用いて前記液晶表示素子が製造される場合、前記接続線、スイッチング素子の第２端子、画素電極および第３端子をそれぞれ別個に形成する製造方法が用いられる場合よりも製造工程が簡略化されるので、後者の場合よりも該液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮を図ることができる。そして第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置するので、第１または第２制御信号線から前記各スイッチング素子を介して前記各画素電極に与えられる信号に応じて規定される画素電極の電位が、より安定化しやすくなる。しかもゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定するので、薄膜内の形成するべき層として残すべき部分と、薄膜内の該残すべき部分以外の除くべき残余の部分とが、確実に分離される。それ故、薄膜形成精度の向上を図ることができるうえ、薄膜形成工程の歩留まり向上を図ることができる。
【００４８】
第１２の発明の液晶表示装置の製造方法は、前記スイッチング素子が前記第１端子と前記半導体層との間に介在されるゲート絶縁層をさらに有する場合、前記ゲート絶縁層および半導体層は、絶縁性を有する材料からなる第１の薄膜および半導体材料からなる第２の薄膜を相互に重なるように連続して形成した後、第１および第２の薄膜内の前記ゲート絶縁層および半導体層となるべき部分以外の残余の部分を、連続して除去して形成されることを特徴とする。
【００４９】
第１２の発明に従えば、該発明の製造方法が用いられる場合、第１１の発明の製造方法が用いられる状況下で、前記半導体層およびゲート絶縁体層が上述の手順で形成される。これによって前記第１２の発明の製造方法を用いて前記液晶表示素子が製造される場合、前記半導体層およびゲート絶縁体層をそれぞれ別個に形成する製造方法が用いられる場合よりも製造工程がより簡略化されるので、後者の場合よりも該液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮をさらに図ることができる。
【００５０】
【発明の実施の形態】
図１は、本発明の第１の実施の形態である液晶表示素子であるパネル部４１の概略構造を示す斜視図である。パネル部４１は、基本的には少なくとも１つの画素を含み、本実施の形態では複数の画素を含む。前記各画素は、画素電極４７と対向電極４８との間に液晶層が介在されて、それぞれ構成される。本実施の形態のパネル部４１は、スイッチング素子として３端子能動素子を用いたアクティブマトリクス型のパネル部であり、対向ソース構成になっている。なお本実施の形態では、３端子能動素子として、薄膜トランジスタ（以後「ＴＦＴ」と略称することがある）が用いられる。
【００５１】
パネル部４１は、概略的には、主基板部４３と対向基板部４４と液晶部とに区分される。主基板部４３は、主基板５１、少なくとも１本の走査信号線５３、前記全画素の画素電極４７、該全画素電極４７と同数のＴＦＴ５４、少なくとも１本の基準信号線５５、および１枚の配向膜を含む。対向基板部４４は、前記全画素の対向電極４８、少なくとも１本の階調信号線、対向基板５２、および１枚の配向膜を含む。本実施の形態では、走査信号線５３および階調信号線はそれぞれ複数本あり、基準信号線５５は１本である。前記液晶部は、前記全画素内の液晶層が一体化された平板状のものであり、主基板部４３と対向基板部４４との間に配置される。なお図１はパネル部４１の一部分を拡大して示しており、かつ対向基板部４４の一部分が切欠かれており、さらに液晶部および両基板部４３，４４の配向膜が省略されている。
【００５２】
主基板５１および対向基板５２は、相互に平行に、予め定める間隔を空けて、かつ両基板５１，５２の一方面５７，５８を向かい合わせて、配置される。本明細書では、パネル部４１において、対向基板部４４の前記液晶部と反対側、すなわち対向基板５１の他方面が、表示面５６として用いられる。本明細書では、パネル部１の表示面５６の法線方向から見て該表示面５６内の全画素が並べられた領域を、「表示領域」と称する。
【００５３】
全走査信号線５３、全画素電極４７、全ＴＦＴ５４、および基準信号線５５は、主基板５１の一方面５７上に、以下のように配置される。複数本の走査信号線５３は、相互に平行に、かつ相互に予め定める間隔を空けて、並ぶ。基準信号線５５は、走査信号線５３の本数と同数の直線状の第１部分と該直線状の部分を相互に接続する第２部分とを含む。前記各第１部分は、各走査信号線５３の隣に、該各走査信号線５３と平行に並べられる。前記第２部分は、主基板５１の一方面５７内の表示領域の外側の部分に配置され、全第１部分と接続される。
【００５４】
前記全画素の画素電極４７は、前記表示領域内に、走査信号線５３の長手方向および該長手方向と直交する方向にそれぞれ平行に並べられる。結果として画素電極４７の配列は行列状になる。本明細書において、行列状に配置された複数の要素のうち、走査信号線５３の長手方向Ｘに平行に並ぶ一群の要素を「行」と総称し、該長手方向Ｘに直交する方向に平行に並ぶ一群の要素を「列」と総称することがある。画素電極４７の行の数は走査信号線５３の本数と等しく、画素電極４７の列の数は前記階調信号線の本数と等しい。ゆえに画素電極４７の各行は、各走査信号線５３の隣に配置される。
【００５５】
各ＴＦＴ５４は各画素電極４７の近傍に配置される。概略的には、各ＴＦＴ５４のソース端子およびドレイン端子のうちのいずれか一方端子は該ＴＦＴ近傍の各画素電極４７にそれぞれ接続され、該各ＴＦＴ５４のゲート端子は該画素電極４７近傍のいずれかの走査信号線５３に接続され、該各ＴＦＴ５４のソース端子およびドレイン端子のうちのいずれか他方端子は基準信号線５５に接続される。パネル部４１内の全部品のうち、少なくともＴＦＴ５４内の前記いずれか一方端子、および画素電極４７は、半導体とのオーミック接触が可能でかつ導電性を有する材料（以後「オーミック材料」と略称する）から形成される。オーミック材料は、電極および端子の材料として充分な導電率を有しているならば、いわゆる導電体でもよくまたいわゆる半導体でもよい。本明細書の以後の説明では、前記いずれか一方端子がドレイン端子６５でありかつ前記いずれか他方端子がソース端子６４になっている。勿論前記いずれか一方端子がソース端子６４でありかつ前記いずれか他方端子がドレイン端子６５であっても、同じ効果が得られる。ＴＦＴ５４の具体的構成は後述する。
【００５６】
全対向電極４８および全階調信号線５４は、対向基板５２の一方面５８上に、以下のように配置される。前記各画素の対向電極４８は、基本的には、対向基板５２の一方面５８上の該各画素の画素電極４７と対向する位置に、配置される。この結果全対向電極４８の配列は、基本的には画素電極４７と同じ配列になる。複数本の各階調信号線は、対向電極４８の各列の隣に、該列と平行に並べられる。この結果前記階調信号線は、走査信号線５３および基準信号線５５の第１部分から見て、ねじれの位置にある。前記各階調信号線は、該階調信号線の隣の列内の全対向電極４８に、それぞれ電気的に接続される。階調信号線は、実際のパネル部４１において、前記階調信号線は数百本以上ある。
【００５７】
本実施の形態では、前記各階調信号線と該各階調信号線に接続される対向電極４８とが一体化されて、前記階調信号線と同数の列電極６０になっている。各列電極６０は、略帯状の導電体の膜片であり、各列電極６０の中のＴＦＴ５４、走査信号線５３，および基準信号線５５と対向する位置に、切欠きが設けられている。この結果実際には、対向基板５２の一方面５８上には、全列電極６０が、その長手方向を走査信号線５３の長手方向と直交する方向と平行にして、かつ相互に間隔を空けて、並ぶ。この結果列電極６０は、走査信号線５３および基準信号線５５の第１部分から見て、ねじれの位置にある。各列電極６０内の各画素電極４７に対向する部分が、該各画素電極４７を含む画素内の対向電極４８に相当する。本明細書では、各列電極６０内の前記部分を「対向電極４８」と称する。
【００５８】
前記２枚の各配向膜は、主基板部４３および対向基板部４４内の前記液晶部に最近接する位置に、配置される。すなわち主基板部４３の配向膜は、主基板５１の一方面５７の露出部分および該一方面５７上の全部品５３〜５５を覆い、対向基板部４４の配向膜は、対向基板５２の一方面５８の露出部分および該一方面５８上の全部品６０を覆う。前記配向膜は、画素電極４７と対向電極４８との間に電圧が印加されていない時点、すなわち電圧無印加時における前記液晶部内の液晶分子の配向状態を規定する。
【００５９】
パネル部４１が透過型である場合、少なくとも、主基板５１、対向基板５２、全画素電極４７、全対向電極４８、および２枚の配向膜は、透光性を有する。パネル部４１が反射型である場合、主基板５１側または対向基板５２側のなかのいずれか一方側で、たとえば対向基板５２側であれば、対向基板５２、全対向電極４８、および対向基板部４４の配向膜は、透光性を有する。ただし、対向基板５２側が透光性を有するほうが光利用効率が高い。対向基板部４４は、遮光性を有する材料から形成された遮光部材をさらに備えることがある。前記遮光部材は、たとえば、対向基板５２の一方面５８内の、画素電極４７と対向する部分以外の残余部分を覆う形状、たとえば格子状の膜片である。また前記遮光部材は、前記対向基板５２の一方面５８内の、画素電極４７の周辺部と対向する部分をさらに覆うことがある。さらにまた主基板部４３は、前記画素の数と同数の付加容量部をさらに含んでもよい。また前記液晶表示装置がカラー画像を表示可能である場合、主基板５１または対向基板５２上にカラーフィルタがさらに設けられる。
【００６０】
図１のパネル部４１は、以下に示す構成をさらに備えていてもよい。前記液晶層がいわゆるネマティック液晶によって形成され、かつパネル部４１がいわゆるＴＮ型のものである場合、該パネル部４１は２枚の偏光板をさらに含む。２枚の偏向板は、主基板部４３と対向基板部４４と前記液晶部とから構成されるセル部を挟んで、相互に平行に配置される。パネル部４１がいわゆるノーマリホワイト表示のものであるならば、前記２枚の各偏光板の偏向軸は、該各偏向板と前記液晶部との間にある各基板部４３，４４の配向膜の配向方向と、それぞれ平行である。パネル部４１がいわゆるノーマリブラック表示のものであるならば、前記２枚の偏光板のうちのいずれか一方の偏向軸は、該一方の偏向板と液晶部との間にある基板部の配向膜の配向方向と平行であり、かつ該２枚の偏向板のうちのいずれか他方の偏向軸は、該他方の偏向板と液晶部との間にある基板部の配向膜の配向方向と直交する。以上がパネル部４１の構成説明である。
【００６１】
本実施の形態の液晶表示装置は、図１のパネル部４１と、該パネル部４１に信号を供給する駆動部とを含む。またパネル部４１が透過型である場合、前記液晶表示装置は、光源をさらに含む。前記光源は、パネル部４１の表示面５６とは反対側の面近傍に、配置される。さらにまたパネル部４１が反射型である場合、画素電極４７および主基板５１がさらに透光性を有するならば、前記液晶表示装置は、光を反射可能な反射板をさらに含む。前記反射板は、パネル部４１の表示面５６とは反対側の面近傍に配置される。またパネル部４１が反射型である場合、反射板が設けられる代わりに、画素電極４７が光を反射可能な導電性材料を積層して、反射板を兼ねても良い。
【００６２】
図２は、図１のパネル部４１内の主基板部４３のＢ−Ｂ拡大断面図である。図２に基づき、ＴＦＴ５４の構成を、説明する。図２はパネル部４１内の任意の単一の画素の画素電極４７およびその周辺部だけを拡大して示しており、他の画素およびその周辺部の構成も図２で示すものと等しい。なお図２では、主基板部４３の配向膜５９の一部分が省略されている。ＴＦＴ５４は、概略的には、ゲート端子６１、ゲート絶縁層６２、半導体層６３、ソース端子６４、およびドレイン端子６５を含む。ゲート端子６１は、主基板５１上に配置され、かつ走査信号線５３に接続される。ゲート絶縁層６２は、少なくともゲート端子６１の表面を覆う。半導体層６３は、ゲート絶縁層６２を介して、ゲート端子６１に重なっている。ソース端子６４およびドレイン端子６５は、両端子６４，６５が互いに導通しないように、相互に離れた位置にそれぞれ配置される。
【００６３】
ソース端子６４およびドレイン端子６５のうちの画素電極４７に接続されるべきいずれか一方端子、および画素電極４７は、前記オーミック材料から形成される。この結果前記いずれか一方端子の少なくとも一部分、本実施の形態ではドレイン端子４７の少なくとも一部分は、半導体層６３とそれぞれ直接接触している。ソース端子６４およびドレイン端子６５のうちの基準信号線５５に接続されるいずれか他方端子の少なくとも一部分、本実施の形態ではソース端子６４の少なくとも一部分は、半導体層６３とのオーミック接触が得られるように、半導体層６３に直接または間接的に接触させられている。前記いずれか他方端子と基準信号線５５との間に、導電性材料から形成される接続線６６が介在されている。
【００６４】
本実施の形態では、ＴＦＴ５４および該ＴＦＴの周辺の部品の具体的構造は以下のとおりになっている。ドレイン端子６５と画素電極４７とは、相互に等しいオーミック材料から形成されかつ一体化されて、前記オーミック材料から形成される薄膜片である画素部材６８になっている。ソース端子６４は、ドレイン端子６５と同様に、前記オーミック材料から形成されている。この結果ソース端子６４の一部分が半導体層１７と直接接触している。接続線６６は、ドレイン端子６５と同様に、前記オーミック材料から形成されている。またソース端子６４と接続線６６とは相互に等しい材料から形成されてかつ一体化されて、前記オーミック材料から成る薄膜片である接続部材６９になっている。画素部材６８の材料と接続部材６９との材料は、相互に等しいことが好ましい。ドレイン端子６５および画素電極４７の材料は、微結晶ｎ＋シリコンである。
【００６５】
ゲート絶縁層６２は、ゲート端子６１表面の他に、さらに走査信号線５３の表面も覆っている。走査信号線５３およびゲート端子６１は、相互に同じ材料で形成されかつ本実施の形態では同じ幅の膜片である。ただし、同一幅でなくとも良い。この結果走査信号線５３とゲート端子６１とは一体化されて、導電性材料から形成される帯状の膜片である走査部材７０になっている。すなわち走査部材７１内の、ゲート絶縁層６２を介して半導体層６３が重なっている部分が、ゲート端子６１に相当する。任意の１つのＴＦＴ５４のソース端子６４が接続される基準信号線５５内の直線状の第１部分は、該ＴＦＴ５４のゲート端子６１が接続される走査信号線５３から見て、該ＴＦＴ６４のドレイン端子６５が接続される画素電極４７と反対側に、配置される。
【００６６】
またＴＦＴ５４は、ソース端子６４およびドレイン端子６５の導通を防止するために、ＴＦＴ５４は、半導体層６３の一部分に重なる絶縁層、いわゆるチャネル保護層をさらに含んでいてもよい。この場合ソース端子６４およびドレイン端子６５は、前記チャネル保護層を挟んで配置される。またソース端子６４は、ドレイン端子６５と同じ材料で形成されていてもよく、半導体とのオーミック接触が困難な導電性材料で形成されていてもよい。ソース端子６４が半導体とのオーミック接触が困難な導電性材料で形成されている場合、ＴＦＴ５４が半導体層６３よりも不純物濃度が高い半導体層、すなわちコンタクト層をさらに有し、前記コンタクト層が半導体層１７に接触し、かつソース端子６４は該コンタクト層に接触する構成であれば、ソース端子６４と半導体層６３とのオーミック接触が得られる。以上がＴＦＴ５４の構成説明である。
【００６７】
図３は、図１のパネル部４１内の主基板部４３の製造工程を説明するための図である。図３を参照して、主基板部４３の製造工程を、以下に説明する。以下の製造工程の説明において述べる工程の手法は最適な手法の１つの例示であり、以下に示す部材を形成可能な手法であれば、他の手法が用いられても良い。
【００６８】
最初に、導電性材料の薄膜が、主基板５１の一方面５７上全体に成膜される。前記導電性材料の薄膜の成膜は、たとえばスパッタリング装置を用いて行われる。成膜後、前記導電性材料の薄膜内の走査部材７０および基準信号線５５に相当する部分だけが主基板５１上に残るように、該薄膜がパターン形成される。前記パターン形成は、いわゆるフォトリソグラフィプロセスを用いて行われる。この結果図３（Ａ）に示すように、走査部材７０および基準信号線５５、すなわちゲート端子６１、走査信号線５３，および基準信号線５５が、同時に形成される。
【００６９】
走査部材および基準信号線の形成後、絶縁性材料の薄膜が、図３（Ａ）の状態の主基板５１の一方面５７上全体に、かつ走査部材７０に少なくとも重なるように、成膜される。前記絶縁性材料の薄膜の成膜は、たとえばプラズマＣＶＤ装置を用いて行われる。成膜後、前記絶縁性材料の薄膜内のゲート絶縁層６２に相当する部分だけが主基板５１上に残るように、該薄膜がパターン形成される。この結果ゲート絶縁層６２が形成される。ゲート絶縁層形成後、半導体材料の薄膜が、ゲート絶縁層６２形成後の主基板５１の一方面５７上全体に、かつゲート絶縁層６２を介してゲート端子６１に少なくとも重なるように、成膜される。前記半導体材料の薄膜の成膜は、たとえばプラズマＣＶＤ装置を用いて行われる。成膜後、前記半導体材料の薄膜内の半導体層６３に相当する部分だけが主基板５１上に残るように、該薄膜がパターン形成される。この結果図３（Ｂ）に示すように、半導体層６３が形成される。
【００７０】
半導体層形成後、前記オーミック材料から成る薄膜が、図３（Ｂ）の状態の状態の主基板５１の一方面５７上全体に、かつ半導体層６３および基準信号線５５に少なくとも重なるように、成膜される。前記オーミック材料から成る薄膜の成膜は、たとえばプラズマＣＶＤ装置を用いて行われる。成膜後、前記オーミック材料の薄膜内の、画素部材６８および接続部材６９に相当する部分だけが主基板５１上に残るように、該薄膜がパターン形成される。前記オーミック材料からなる薄膜のパターン形成は、いわゆるエッチングパターン処理を用いて行われる。この結果図３（Ｃ）に示すように、画素部材６８および接続部材６９、すなわち画素電極４７，ソース端子６４、ドレイン端子６５および接続線６６が同時に形成される。
【００７１】
２つの部材６８，６９形成後、図３（Ｃ）に示す状態の主基板５１の一方面５７上全体に、かつＴＦＴ５４、画素電極４７、走査信号線５３、および基準信号線５５を覆うように、配向膜５９が形成される。配向膜５９の形成工程は、たとえば、配向膜５９の材料からなる薄膜を上記状態の主基板５１の一方面５７上全体に成膜する工程と、成膜された薄膜表面にラビング処理を施す工程とをこの順で含む。この結果主基板部４３が完成する。以上が主基板部４３の形成工程の説明である。
【００７２】
主基板部４３の形成工程において、ゲート絶縁層６２の形成工程と半導体層６３の形成工程とを順次行う代わりに、以下の形成工程を行ってもよい。走査部材および基準信号線の形成後、絶縁性材料の薄膜が、図３（Ａ）に示す状態の主基板５１の一方面５７上全体に、かつ走査部材７０に少なくとも重なるように、成膜される。成膜後、半導体材料の薄膜が、前記絶縁体材料の薄膜表面を少なくとも覆うように、成膜される。成膜後、前記半導体材料の薄膜が半導体層６３が残るようにパターン形成され、さらに前記絶縁体材料の薄膜がゲート絶縁層６２が残るようにパターン形成される。この結果ゲート絶縁層６２および半導体層６３が得られる。
【００７３】
前記２種類の薄膜の形成工程は、たとえば具体的には、相互に隣接する２つの成膜室を有する１台のプラズマＣＶＤ装置を用い、いずれか一方の成膜室内で絶縁体材料の薄膜を成膜し、成膜後の基板を前記いずれか一方の成膜室からいずれか他方の成膜室に直接移動させ、移動後に該いずれか他方の成膜室内で半導体材料の薄膜を成膜することによって、実現されることが好ましい。また前記２種類の薄膜のパターン形成工程は、たとえば具体的には、１台のドライエッチング装置を用い、まず半導体材料の薄膜のパターン形成に応じたドライエッチングの条件を設定して半導体材料の薄膜のエッチングを行い、かつエッチング終了後、該装置内に主基板を入れたままドライエッチングの条件を絶縁性材料の薄膜のパターン形成に応じた条件に変更して、絶縁性材料の薄膜のエッチングを行うことで実現されることが、好ましい。
【００７４】
このように、上述したゲート絶縁層６２および半導体層６３の連続形成工程は、絶縁性材料の薄膜と半導体材料の薄膜とを連続して順次成膜する工程と、半導体材料の薄膜と絶縁性材料の薄膜とを連続して順次パターン形成する工程とをこの順で含む。この結果前記連続形成工程において用いられる装置の数、フットプリント、および該連続形成工程内の工数が、ゲート絶縁層６２と半導体層６３とを個別の形成工程で形成する場合よりも、減少する。またこの結果２種類の薄膜の成膜工程と該２種類の薄膜のパターン形成工程とが、それぞれ連続した高真空処理で実現されるので、ゲート絶縁層６２および半導体層６３内のいわゆるパーティクルに起因する不良が少なく、かつこれら２つの層６２，６３の品質が向上する。ゆえにゲート絶縁層６２および半導体層６３は、上述の連続形成工程で形成されることが好ましいのである。以上が主基板４３の形成工程の説明である。
【００７５】
パネル部４１の製造工程において、対向基板部４４の形成工程は、主基板部４３の形成工程に先立ちまたは該形成工程の終了後に、あるいは該主基板部４３の形成工程と平行して、行われる。前記対向基板部４４の形成工程は、対向基板５２の一方面５８上に導電性材料の薄膜を成膜する工程と、成膜された薄膜をパターン形成して対向電極４８および前記階調信号線だけを残す工程と、対向基板５２の一方面５９上全体に配向膜を形成する工程とを、この順で含む。主基板部４３および対向基板部４４が形成された後、これら２つの基板部４３，４４間を、前記配向膜が相互に対向するように配置して、該２つの基板部４３，４４間に液晶を封入する。この結果２つの基板部４３，４４間に液晶部が形成される。この結果パネル部４１が完成する。完成したパネル部４１内の３種類の信号線と駆動部とを接続すれば、液晶表示装置が完成する。
【００７６】
前記オーミック材料、すなわち半導体とのオーミック接触が可能でかつ導電性を有する材料として、たとえば、微結晶ｎ＋シリコン、ポリシリコン、ならびにイオンドーピングされたＺｎＳが挙げられる。本実施の形態では、前記オーミック材料として、微結晶ｎ＋シリコンが用いられている。これは、微結晶ｎ＋シリコン膜の抵抗は上述の構成のＴＦＴ５４のＯＮ抵抗よりも充分に低く、かつ微結晶ｎ＋シリコン膜はパネル部４１の表示品位に問題がない程度の透光性を有するからである。またドレイン電極６５および画素電極４７が微結晶ｎ＋シリコンから形成される場合、該ドレイン端子がｎ＋シリコンから形成される場合よりも、ＴＦＴ５４のスイッチング特性が良好になるので、より好ましい。前記オーミック材料として微結晶ｎ＋シリコンが用いられるならば、画素電極４７が透光性を有するので、パネル部４１は透過型の液晶表示装置および反射板がパネル部４１の外にある反射型の液晶表示装置のどちらにも使用可能である。またソース端子６４および接続線６６も、ドレイン端子６５および画素電極４７と同様に、微結晶ｎ＋シリコンから形成されることが好ましい。
【００７７】
またパネル部４１内の各種の部品は、以下に示す材料で構成されることが好ましい。走査信号線５３、基準信号線５５、およびゲート端子６１は、導電性材料から形成される。前記導電性材料は、たとえば金属材料であり、具体的にはアルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、およびチタニウム（Ｔｉ）のうちのいずれか、またはこれらの材料のうちの少なくとも２つの混合物で実現される。またこれら信号線５３，５５およびゲート端子６１は複数種類の導電性材料からそれぞれ成る複数の薄膜片が積層された多層構造になっていても良い。特に前記２種類の信号線５３，５５およびゲート端子６１は、チタニウムから成る薄膜片とタンタルから成る薄膜片とが積層された構成（Ｔｉ／Ｔａ）、または窒化タンタルから成る２枚の薄膜片の間にタンタルから成る薄膜片が挟まれて積層された構成（ＴａＮ／Ｔａ／ＴａＮ）であることが好ましい。これは、上述の構成の２種類の信号線５３，５５およびゲート端子６１の配線抵抗が、他の構成の信号線およびゲート端子５３，５５；６１よりも低く、かつこれら信号線５３，５５およびゲート端子６１と主基板５１および絶縁層との密着性が他の材料が用いられる場合よりも良好だからである。
【００７８】
本実施の形態では、２つの信号線５３，５５およびゲート端子６１は、アルミニウムを含有したチタニウム（以後「Ｔｉ含有Ａｌ」と略称する）から形成されている。チタニウムに対するアルミニウムの含有率は、約３ｗｔ％である。これは以下の理由からである。Ｔｉ含有Ａｌから形成された信号線は、他の導電性材料から成る配線よりも配線抵抗が低いので、２つの信号線５３，５５の線幅を前記他の配線よりも細くすることができるため、この結果パネル部４１の開口率を従来よりも向上することができる。またＴｉ含有Ａｌから成る薄膜は、他の導電性材料から成る薄膜よりも膜厚を薄くすることができるので、前記２つの信号線５３，５５およびゲート端子６１の厚みを薄くすることができる。この結果これら信号線５３，５５およびゲート端子６１の絶縁のための絶縁層の厚みを従来よりも薄くすることができるので、スループットが改善される。Ｔｉ含有Ａｌから形成された信号線５３，５５およびゲート端子６１は、主基板５１となるガラス基板との密着性が、他の材料からなる部材よりも比較的良好である。これらの結果、２つの信号線５３，５５およびゲート端子６１は、Ｔｉ含有Ａｌから形成されていることが好ましい。
【００７９】
ゲート絶縁層６２は、絶縁性材料から形成される。本実施の形態では、絶縁性材料として、窒化シリコンが用いられている。窒化シリコンから成る絶縁層は、他の材料から成る導電性の薄膜片よりもたとえば残留応力に起因するクラックおよび膜剥がれの発生が少なく、かつ該他の薄膜片よりも絶縁信頼性が良く、さらに該絶縁層上に成膜された導電膜内の段差切れが、該他の薄膜片上に成膜された導電膜内の段差切れよりも少ないので、好ましい。表示領域の対角線の長さが１５インチでありかつ絶縁性材料として窒化シリコンを用いて、図１〜図３に示すパネル部４１を実際に試作したところ、クラックおよび膜剥がれの発生ならびに絶縁層上の導電膜内の段差切れのうちの少なくとも１つに起因する不良品の発生率は、約２％だった。半導体層６３は、半導体材料から形成される。本実施の形態では、前記半導体材料として、水素化アモルファスシリコンが用いられる。水素化アモルファスシリコンから形成される薄膜は、水素によって、未結合手、すなわちダングリングボンドが補われているので、他の半導体材料からなる薄膜よりも、局在準位が減少され、かつ膜欠陥も少なくなっているので、好ましい。列電極７０は、ＩＴＯから形成される。
【００８０】
本実施の形態では、具体的には、オーミック材料が微結晶ｎ＋シリコンである場合、ドレイン端子２３、画素電極４７、ソース端子２２、および接続線６６の膜厚は、それぞれ５０ｎｍである。前記場合、Ｔｉ含有Ａｌから形成される走査信号線５３，基準信号線５５，およびゲート端子６１の膜厚はそれぞれ２８０ｎｍである。前記場合、窒化シリコンから成るゲート絶縁層６２の厚さは３００ｎｍである。前記場合、水素化アモルファスシリコンから成る半導体層６２の厚さは１２０ｎｍである。なお以上のように説明したパネル部４１内の部品の具体的な材料および部品の具体的な形状は、これら部品の最適な材料および形状の１つの例示であり、上述した特徴を満たすものであるならば、他の物質および形状で実現されてもよい。
【００８１】
以上説明した構成のパネル部４１は、以下に示す効果を有する。上述のように、ドレイン端子６５が前記オーミック材料から形成された結果、ドレイン端子６５が半導体層６３に直接接触した状態で、ドレイン端子６５と半導体層６３とのオーミック接触が得られる。この結果オーミック接触を得るために、半導体層６３よりも不純物濃度が高い半導体層、いわゆるコンタクト層を、ドレイン端子６５と半導体層６３との間に介在させる必要がない。この結果ＴＦＴ５４において、ドレイン端子６５の一部分が前記コンタクト層の端部に重なることに起因して、ドレイン端子６５に断線および不良構造がそれぞれ生じることが、防止される。不良構造とは、パネル部４１の不良の原因となる構造であり、たとえばクラックおよびピンホールの少なくとも一方である。これによって、ドレイン端子６５の断線に起因する主基板４３の歩留り増加、およびドレイン端子６５の不良構造に起因するパネル部４１の信頼性低下が、防止される。
【００８２】
また上述したように、ドレイン端子６５だけでなく画素電極４７が前記オーミック材料で形成されているので、ドレイン端子６５および画素電極４７を、前記オーミック材料からなる薄膜を形成する工程と該薄膜を加工する工程とを含む単一の形成工程によって、同時に形成することができる。この結果パネル部４１の製造工程が、ドレイン端子６５と画素電極４７とが相互に異なる材料から形成されているパネル部の製造工程よりも短縮される。この結果パネル部４１の製造コストが従来技術のパネル部よりも低減され、かつパネル部４１の製造に要する期間が従来技術のパネル部の製造に要する期間よりも短縮される。
【００８３】
またドレイン端子６５と画素電極４７とが相互に同じ前記オーミック材料から形成された結果、ドレイン端子６５と画素電極４７とを一体化することができる。この結果ドレイン端子６５と画素電極４７とが相互に重なる部分がなくなるので、画素電極４７がドレイン端子６５の端部に重なることに起因して、画素電極４７に断線および不良構造がそれぞれ生じることが、防止される。これによって、画素電極４７の断線に起因する主基板４３の歩留り増加、および画素電極４７の不良構造に起因するパネル部４１の信頼性低下が、防止される。
【００８４】
またドレイン端子６５が微結晶ｎ＋シリコンから形成される状況下では、画素電極４７は、従来技術のようにＩＴＯで形成される構成よりも、微結晶ｎ＋シリコンで形成される構成であるほうが好ましい。これは以下の理由からである。画素電極４７がＩＴＯで形成される場合、該画素電極４７の一部分が微結晶ｎ＋シリコンからなるドレイン端子６５に乗り重なる必要がある。この結果、従来技術で説明した理由に基づき、ＩＴＯから成る画素電極４７内のドレイン端子６５に乗り重なる部分および該部分の近傍に、断線および不良構造が発生しやすい。ドレイン端子６５および画素電極４７が微結晶ｎ＋シリコンから形成される場合、ＩＴＯ膜と微結晶ｎ＋シリコン膜との乗り重なりに起因した画素電極４７の断線および不良構造の発生が起こらない。これによって画素電極４７の断線および不良構造に起因する主基板４３の歩留り増加およびパネル部４１の信頼性低下が、確実に防止される。ゆえにドレイン端子６５だけでなく画素電極４７も微結晶ｎ＋シリコンから形成されることが好ましいのである。
【００８５】
またパネル部４１の製造工程の簡略化のためにドレイン端子６５と画素電極４７とを相互に同じ材料で形成される状況下では、画素電極４７がドレイン端子６５に適した材料、すなわち前記オーミック材料から形成される構成のほうが、ドレイン端子６５が画素電極に適した材料、たとえばＩＴＯから形成される構成よりも、好ましい。これは以下の理由からである。ドレイン端子６５および画素電極４７がＩＴＯから形成される場合、ドレイン端子６５と半導体層６３との間にコンタクト層が必要であり、かつＴＦＴ５４のオン電流の増加のために、前記コンタクト層は微結晶ｎ＋シリコンで形成される。この結果ＩＴＯから成るドレイン端子６５が微結晶ｎ＋シリコンから成るコンタクト層に重なるので、従来技術で説明した理由に基づき、該ドレイン端子内の該コンタクト層に乗り重なる部分および該部分の近傍に、断線および不良構造が発生しやすい。ドレイン端子６４および画素電極４７が前記オーミック材料から形成される場合、コンタクト層が不要なので、ＩＴＯ膜と微結晶ｎ＋シリコン膜との乗り重なりに起因したドレイン端子の断線および不良構造の発生が起こらない。これによって、ドレイン端子の断線および不良構造に起因する主基板４３の歩留り増加およびパネル部４１の信頼性低下が、確実に防止される。ゆえにドレイン端子６５および画素電極４７の両方が、ドレイン端子６５に適した前記オーミック材料で形成されることが好ましいのである。
【００８６】
本実施の形態では、ソース端子６４が、ドレイン端子６５の材料と同じオーミック材料で形成されている。この結果ＴＦＴ５４内にコンタクト層を設ける必要がないので、パネル部４１の製造工程内のＴＦＴ５４の形成工程が、従来技術のパネル部の製造工程内のコンタクト層を有するＴＦＴの形成工程よりも、簡略化される。またこの結果、パネル部４１の製造工程において、ドレイン端子６５および画素電極４７と同時にソース端子６４を同時に形成することができるので、パネル部４１の製造工程が従来よりもさらに簡略化される。これらの結果パネル部４１の製造コストが従来よりもさらに低減され、かつパネル部４１の製造に要する期間が従来よりもさらに短縮される。
【００８７】
また本実施の形態では、接続線６６が前記オーミック材料で形成されている。この結果パネル部４１の製造工程において、接続線６６の材料であるオーミック材料がドレイン端子６３の材料と等しいならば、主基板部４３の形成工程内において、接続線６６とドレイン端子６５および画素電極４７とを単一の工程で同時に形成することができる。これによってパネル部４１の製造工程が従来よりもさらに簡略化されるため、パネル部４１の製造コストがさらに低減され、かつパネル部４１の製造に要する期間がさらに短縮される。またこの結果ソース端子６４も前記オーミック材料で形成されているならば接続線６６がＩＴＯで形成される場合と比較して、画素電極４７とドレイン端子６５とがオーミック材料で形成される場合と同じ理由に基づき、接続線６６の断線に起因する主基板４３の歩留り増加、および接続線６６の不良構造に起因するパネル部４１の信頼性低下が、防止される。
【００８８】
また任意の１つのＴＦＴ５４のゲート端子６１と接続される走査信号線５３は、該ＴＦＴ５４のソースおよびドレイン端子６４，６５とそれぞれ接続される基準信号線５５の第１部分および画素電極４７との間に配置されていることが好ましい。これは、上記２本の信号線５３，５５およびＴＦＴ５４が上述の配置である場合、従来技術の公報のパネル部内の接続線よりも、本実施の形態のパネル部内の接続線６６を、太くかつ短くすることができる。この結果本実施の形態の接続線６６と公報のパネル部内の接続線とが同一材料から形成される場合、本実施の形態の接続線６６の抵抗が前記公報の接続線の抵抗よりも低くなる。ゆえに上記配置が好ましいのである。以上がパネル部４１の効果説明である。
【００８９】
パネル部４１が対向ソース構成になっているので、本実施の形態の液晶表示装置内の駆動部の概略的な動作は、以下のとおりになっている。前記駆動部は、各ＴＦＴ５４の駆動制御のための走査信号を、各走査信号線５３を介して該各ＴＦＴ５４に供給する。前記走査信号は、各ＴＦＴ５４の状態を、ソース端子とドレイン端子との間の信号伝達が可能なオン状態、および該２つの端子間の信号伝達が禁止されたオフ状態のいずれか一方に、規定するための信号である。すなわちＴＦＴ５４はスイッチング素子として働き、前記走査信号によってその開閉状態が制御される。前記走査信号は、概略的には、時間経過に伴い電圧が変化する信号、すなわち脈動信号であり、かつ該走査信号の電圧の変化パターンは予め定められている。この結果各ＴＦＴ５４は、前記走査信号によって規定される期間だけ駆動状態になる。
【００９０】
また前記駆動部は、予め定める基準信号を、基準信号線５５に常に供給する。前記基準信号は、電圧の変化パターンが予め定められた脈動信号でもよく、または時間経過に拘わらず電圧が予め定める電圧をほぼ保つ信号、すなわち定常信号でもよい。この結果任意のＴＦＴ５４がオン状態である間、該ＴＦＴ５４に接続された画素電極４７に、前記基準信号が供給される。さらに前記駆動部は、前記任意のＴＦＴがオン状態である間、該ＴＦＴに接続された画素電極４７と対向する対向電極４８に、すなわち該画素電極４７と対向する列電極６０に、該画素の表示状態を定めるための階調信号を供給する。前記階調信号は脈動信号であり、かつ該階調信号の電圧の変化パターンは、画素の表示状態に応じて設定される。
【００９１】
この結果前記任意のＴＦＴ５４に接続された画素電極４７と、該画素電極４７と対向する列電極６０との間の表示電圧が、該画素電極４７を含む前記画素がとるべき表示状態に応じた電圧に規定される。液晶層の表示に拘わる状態、たとえば液晶層の光学的性質は、該液晶層を挟む一対の電極間の電界に応じて変化し、前記電界は該電極間の電圧によって規定される。前記光学的性質は、たとえば光の旋光性である。この結果、画素内の液晶層の表示に拘わる状態は、該画素内の画素電極４７と対向電極４８との間の電界に応じて決定される。前記画素電極４７と共通電極との間の電圧、すなわち前記画素の表示電圧は、設定後、画素電極４７に接続されたＴＦＴ５４がオフ状態である間、保持される。以上の結果画素電極４７と列電極６０内の対向電極４８との間の電圧に応じて、該電極４７，６間の液晶の状態が決定される。以上が駆動部の概略動作説明である。
【００９２】
以上のように、本実施の形態の液晶表示装置は、画素電極４７に前記基準信号を与え、かつ対向電極４８に前記階調信号を与える構成になっている。すなわちパネル部４１の構造が対向ソース構成になっている。図１の対向ソース構成のパネル部４１と従来技術で説明した現行構成のパネル部とを比較した場合、対向ソース構成のパネル部４１が以下の利点を有する。
【００９３】
対向ソース構成のパネル部４１において、走査信号線５３および前記階調信号線は主基板５１および対向基板５２上にそれぞれ配置され、かつ走査信号線５３と基準信号線５５とは主基板５１上で交差していない。この結果図１のパネル部４１の２つの各基板５１，５２上で、２種類の信号線が交差していない。この結果２種類の信号線の交差部に起因する問題が生じない。たとえば図１のパネル部４１の主基板部４３において、前記交叉部に起因する２種類の信号線５３，５５の短絡および各信号線５３，５５の断線がないので、主基板部４３の歩留りが、現行構成のパネル部１の主基板部よりも向上する。またたとえば図１のパネル部４１の主基板部４３において、２種類の信号線５３，５５上に絶縁膜が成膜された場合、たとえば該絶縁膜の成膜残留応力の影響に起因した該絶縁膜内のクラックの発生および成長が防止されるので、該クラックに起因して前記パネル部４１に欠陥が発生することが防止される。この結果図１のパネル部４１の信頼性は、前記現行構成のパネル部の信頼性よりも高い。また図１のパネル部４１の主基板部４３には前記２種類の信号線の交叉部がないので、該交叉部に起因してパネル部４１内の画素からの光の洩れが、防止される。
【００９４】
また図１の対向ソース構成のパネル部４１において、走査信号線５３および前記階調信号線は、主基板５１および対向基板５２上にそれぞれ配置されているので、パネル部４１の主基板部４３の歩留りが、現行構成のパネル部の主基板部の歩留りよりも向上される。たとえば従来技術で説明した考え方で主基板部４３の歩留りを算出するならば、走査信号線５３の形成工程の歩留りが９０％である場合、走査信号線５３の形成工程の歩留りだけが主基板部４３の歩留りに関わり、前記階調信号線の形成工程は拘わらないので、主基板部４３の歩留りは９０％になる。この結果図１のパネル部４１の主基板部４３の歩留りは、現行構成のパネル部の主基板部の歩留りよりも１割強向上するので、この結果図１のパネル部４１の主基板部４３の生産時における良品の数は、現行構成のパネル部の主基板部の生産時における良品の数よりも、約１割増加する。
【００９５】
また図１のパネル部４１内の対向基板５２上で、前記階調信号線は走査信号線５５に重なりかつ交差していないので、前記階調信号線が段差を乗り越えない。この結果前記階調信号線の形成工程の歩留りは、現行構成のパネル部の製造工程内の階調信号線の形成工程の歩留りよりも、向上する。具体的には、現行構成のパネル部の製造工程内の階調信号線の形成工程の歩留りが約８０％である場合、図１のパネル部４１の製造工程内の前記階調信号線の形成工程、すなわち列電極６０の形成工程の歩留りは、９０％〜９９％になっている。
【００９６】
また図１の対向ソース構成のパネル部４１において、走査信号線５３および前記階調信号線は、主基板５１および対向基板５２上にそれぞれ配置されているので、走査信号線５３の形成工程と前記階調信号線の形成工程とを、それぞれ独立して実行できる。この結果これら２つの形成工程を並行して行うことができる。これによって図１のパネル部４１の製造期間は、現行構成のパネル部の製造期間よりも短縮することができ、かつパネル部４１の納期も短縮することができる。さらに図１のパネル部４１の生産時に、２種類の各基板部４３，４４の無駄な作り貯めおよび仕掛かり在庫を、現行構成のパネル部の生産時よりも減少させることができる。
【００９７】
また前述したように、図１のパネル部４１の２つの各基板５１，５２上で、２種類の信号線が交差していない、すなわち該各基板５１，５２上で２種類の信号線が相互に近接していない。この結果図１のパネル部４１内の信号線の負荷容量が、現行構成のパネル部内の信号線よりも小さくなるので、図１のパネル部４１内の信号線が伝達する信号の遅延が、現行構成のパネル部内の信号線が伝達する信号の遅延よりも低減される。前記信号遅延の低減具合を調べるために、図１の対向ソース構成のパネル部４１における信号遅延と図１１の現行構成のパネル部における信号遅延とを、シミュレーションした結果、図１の対向ソース構成のパネル部４１内の走査信号線５３が伝達する走査信号の遅延時間は、図１１の現行構成のパネル部内の走査信号線が伝達する信号の遅延時間の６分の１以下になっており、図１のパネル部４１内の階調信号線、すなわち列電極６０が伝達する階調信号の遅延時間は、前記現行構成のパネル部内の階調信号線が伝達する信号の遅延時間の４分の１以下になっていることが分かった。
【００９８】
このように、対向ソース構成のパネル部４１における信号の遅延時間は、前記現行構成のパネル部における信号の遅延時間よりも大幅に低減されている。この結果対向ソース構成のパネル部４１内の走査信号線５３および前記階調信号線の材料として、前記現行構成のパネル部内の走査および階調信号線の材料よりも、比抵抗が１ランク高い材料を用いることができる。これによって対向ソース構成のパネル部４１の設計の自由度は、前記現行構成のパネル部よりも増す。
【００９９】
本発明の第２の実施の形態の液晶表示素子であるパネル部、および該パネル部を含む液晶表示装置について、以下に説明する。第２の実施の形態のパネル部（以後「第２パネル部」と称する）の構成は、第１の実施の形態のパネル部（以後「第１パネル部」と称する）４１と比較して、以下に説明する点だけが異なり、他は等しい。なお前記第２パネル部内の部品のうち、前記第１パネル部内の部品と等しいものは、該第１パネル部内の部品と同じ名称および参照符を用いて示し、詳細な説明は省略することがある。
【０１００】
前記第２パネル部は、主基板部８１と対向基板部４４と液晶層とを少なくとも含む。図４は、前記第２パネル部内の主基板部（以後「第２主基板部」と称する）８１の部分拡大平面図である。第２主基板部８１の構成は、第１パネル部４１内の主基板部（以後「第１主基板部」と称する）４３の構成と比較して、画素電極４７内における画素電極４７とＴＦＴ５４のドレイン端子６５との接続箇所８３の位置だけが異なり、他は等しい。なお図４は、第２主基板部８１内の、任意の単一の画素電極４７、該画素電極４７に接続される単一のＴＦＴ５４、ならびに該ＴＦＴ５４に接続される走査および基準信号線５３，５５の一部分がある部分を、拡大して示し、かつ第２主基板部８１内の配向膜５９は省略している。
【０１０１】
画素電極４７とドレイン端子６５との接続箇所８３は、画素電極４７内において、画素電極４７をほぼ２等分する仮想の基準軸線８５上に、位置する。基準軸線８５は、たとえば、画素電極４７の中心またはその近傍を通る。本実施の形態では、画素電極４７が四角形であるので、前記接続箇所８３は、画素電極４７の４つの端部のうちのいずれか一端部８７のほぼ中央部に位置する。このようにＴＦＴ５４のドレイン端子６５が画素電極４７の一端部と前記基準軸線８５との交点に接続されている場合、画素電極４７の電位を容易に安定化させることができる。画素電極４７の電位は、第１の実施の形態で述べたように、ＴＦＴ５４を介して基準信号線５５から供給される信号によって、規定される。
【０１０２】
図４において、ＴＦＴ５４のソースおよびドレイン端子６４，６７を通る仮想線における第２主基板部８１の断面形状、すなわち前記基準軸線８５における第２主基板部８１の断面形状は、図２に示す第１主基板部４３の断面形状と等しい。前記第２パネル部内の対向基板部４４および液晶層の構成は、第１パネル部４１内の対向基板部４４および液晶層の構成と等しい。前記第２の実施の形態の液晶表示装置は、前記第２パネル部と第１の実施の形態で説明した駆動部とを少なくとも含む。前記第２パネル部の製造工程は、第１パネル部４１の製造工程と等しい。これらの結果前記第２パネル部および第２の実施の形態の液晶表示装置は、第１の実施の形態で説明した第１パネル部４１および液晶表示装置の利点と同じ利点を有し、かつ画素電極４７の電位がより安定化されているので、第２パネル部の表示品位がさらに向上される。以上が第２の実施の形態の説明である。
【０１０３】
本発明の第３の実施の形態の液晶表示素子であるパネル部、および該パネル部を含む液晶表示装置について、以下に説明する。第３の実施の形態のパネル部（以後「第３パネル部」と称する）の構成は、第１パネル部４１および前記第２パネル部と比較して、以下に説明する点だけが異なり、他は等しい。なお前記第３パネル部内の部品のうち、前記第１および第２パネル部内の部品と等しいものは、該第１および第２パネル部内の部品と同じ名称および参照符を用いて示し、詳細な説明は省略することがある。
【０１０４】
前記第３パネル部は、主基板部９１と対向基板部４４と液晶層とを少なくとも含む。前記第３パネル部内の対向基板部４４および液晶層の構成は、第１パネル部４１内の対向基板部４４および液晶層の構成と等しい。前記第３の実施の形態の液晶表示装置は、前記第３パネル部と第１の実施の形態で説明した駆動部とを少なくとも含む。
【０１０５】
図５は、前記第３パネル部内の主基板部（以後「第３主基板部」と称する）９１の部分拡大平面図である。図６は、図５の第３基板部９１のＣ−Ｃ断面図である。図７は、図５の第３基板部９１のＤ−Ｄ断面図である。なお図５〜図７は、第３主基板部９１内の、任意の単一の画素電極４７、該画素電極４７に接続される単一のＴＦＴ５４、ならびに該ＴＦＴ５４に接続される走査および基準信号線５３，５５の一部分がある部分を、拡大して示し、かつ第３主基板部９１内の配向膜５９は省略している。図６のＣ−Ｃ断面は、図５においてＴＦＴ５４のソースおよびドレイン端子６４，６７を通る第１仮想線に沿う断面であり、図７のＤ−Ｄ断面は、図５において前記第１仮想線に直交しかつ画素電極４７の中心８６またはその近傍を通る第２仮想線に沿う断面である。
【０１０６】
第３主基板部９１は、第１および第２主基板部４３，８１と同じ構成を有し、かつ全画素電極４７の数と同数の第１導電部材９３と、全ＴＦＴ５４の数と同数の第２導電部材９４とを、さらに含む。各第１導電部材９３の少なくとも一部分は、画素電極４７の少なくとも一部分と、相互に重なる。各第２導電部材９４は、接続線６６の少なくとも一部分と、相互に重なる。なお第１および第２導電部材９３，９４の一部分が、画素電極４７および接続線６６とそれぞれ重なることなくはみ出していてもよい。以後の説明では、任意の１つの画素電極と重なる第１導電部材、および該画素電極に接続されるＴＦＴ５４の接続線６６に重なる第２導電部材を、例として説明する。
【０１０７】
第１および第２導電部材９３，９４は、画素電極４７および接続線６６の材料よりもそれぞれ抵抗率の小さい導電性材料から形成される薄膜片である。また画素電極４７内の第１導電部材９３と重なる一部分は、画素電極４７の周辺部の少なくとも一部分であり、かつ第１導電部材９３は遮光性を有することが好ましい。さらにまた第２導電部材９４は、遮光性を有することが好ましい。ゆえに第１および第２導電部材９３をそれぞれ形成する導電性材料は、金属材料であることが好ましい。これは、金属材料の抵抗率は、少なくとも画素電極４７の材料である前記オーミック材料の抵抗率よりも充分に小さく、かつ金属材料の薄膜は遮光性を有するので、上記の２つの条件を充分満たすことができるからである。また第１および第２導電部材９３，９４の少なくとも一方部材の材料は、走査信号線５３および基準信号線５５のうちの少なくとも一方信号線と同じ材料であることが好ましい。さらにまた画素電極４７の電位をより安定化させるために、画素電極４７内の周辺部の中の第１導電部材９３と重なる部分は、ドレイン端子６５との接続箇所８３を含むことが好ましい。
【０１０８】
ゲート絶縁層６２のテーパ角θ１および半導体層６３のテーパ角θ２のうちの少なくとも一方のテーパ角は、３０度以上６０度以下の第１基準範囲内の角度に選ばれることが好ましい。ゲート絶縁層６２のテーパ角θ１は、ゲート絶縁層６２の側端と主基板５１の一方面５７との成す角度であり、半導体層６３のテーパ角θ２は、半導体層６３の側端と主基板５１の一方面５７との成す角度である。
【０１０９】
本実施の形態では、第１および第２導電部材９３，９４の具体的構造は、以下のとおりになっている。第１導電部材９３の平面形状はコの字状であり、４角形の画素電極内の周辺部内の、ドレイン端子６５との接続箇所８３を含む１辺を含む３辺および該３辺の近傍の部分と重なっている。第２導電部材９４は、基準信号線５５と接続されている。すなわち第２導電部材９４と基準信号線５５とが一体化されて、導電性材料から形成されかつ延在部のある略帯状の膜片である基準部材９６になっている。第１および第２導電部材９３，９４、走査信号線５３、ならびに基準信号線５５は、相互に等しい材料から形成される。
【０１１０】
図８は、前記第３パネル部内の第３主基板部９１の製造工程を説明するための図である。図８を参照して、第３主基板部９１の製造工程を以下に説明する。以下の製造工程の説明において述べる工程の手法は最適な手法の１つの例示であり、以下に示す部材を形成可能な手法であれば、他の手法が用いられても良い。
【０１１１】
最初に、導電性材料の薄膜が、主基板５１の一方面５７上全体に成膜される。前記導電性材料の薄膜の成膜は、たとえばスパッタリング装置を用いて行われる。成膜後、前記導電性材料の薄膜内の走査部材７０、第１導電部材９３および基準部材９６に相当する部分だけが主基板５１上に残るように、該薄膜がパターン形成される。前記パターン形成は、いわゆるフォトリソグラフィプロセスを用いて行われる。この結果、走査および基準信号線５３，５５、ゲート端子６１、ならびに第１および第２導電部材９３，９４が、同時に形成される。
【０１１２】
導電性材料の部材７０，９４，９６形成後、絶縁性材料の薄膜９８が、導電性材料の部材形成後の主基板５１の一方面５７上に、かつ走査部材７０に少なくとも重なるように、成膜される。成膜後、半導体材料の薄膜９９が、絶縁体材料の薄膜９８表面内のゲート端子６１上の部分を少なくとも覆うように、成膜される。本実施の形態では、図８（Ａ）に示すように、絶縁体材料および導電性材料の薄膜９８，９９は、主基板５１の一方面５７上全体に積層して成膜される。上記の２種類の薄膜９８，９９の成膜工程は、具体的には、相互に隣接する２つの成膜室を有する１台のプラズマＣＶＤ装置を用い、かつ第１の実施の形態で説明した手順で行われることが好ましい。
【０１１３】
成膜後、半導体材料および絶縁体材料の薄膜９９，９８が、半導体層６３およびゲート絶縁層６２だけがそれぞれ残るように、連続的にパターン形成される。この際、ゲート絶縁層６２および半導体層６３のテーパ角θ１，θ２のうちのいずれか一方が３０度以上６０度以下の範囲内から選ばれることが好ましく、かつ該いずれか一方のテーパ角が４０度以上５０度以下の範囲内から選ばれることがさらに好ましい。前記２種類の薄膜９９，９８のパターン形成工程は、たとえば具体的には、１台の平行平板型イオンエッチング装置を用い、かつ第２の実施の形態で説明した手順のドライエッチング処理によって行われることが好ましい。これによって図８（Ｂ）に示すように、ゲート絶縁層６２および半導体層６３が得られる。
【０１１４】
半導体層６３形成後、前記オーミック材料から成る部材、すなわち画素電極４７，ソース端子６４，ドレイン端子６５、および接続線６６が、図８（Ｂ）に示す状態の状態の主基板５１の一方面５７上に形成される。前記オーミック材料からなる部材形成後、配向膜５９が、前記部材４７，６４〜６６形成後の状態の主基板５１の一方面５７上に形成される。前記オーミック材料からなる部材４７，６４〜６６および配向膜５９の形成工程は、第１の実施の形態の第１主基板部４３の製造工程内の前記部材４７，６４〜６６および配向膜５９の形成工程と等しいので、これら形成工程の説明は省略する。この結果図５〜図７で示す第３主基板部９１が完成する。
【０１１５】
前記２種類の薄膜９９，９８のパターン形成工程のための１台の平行平板型のイオンエッチング装置を用いたドライエッチング処理において、たとえば前記絶縁性材料が窒化シリコンでありかつ前記半導体材料がアモルファスシリコンである場合、前記ドライエッチング処理の制御パラメータ、すなわちドライエッチング処理のエッチングガスの成分および圧力は、以下のとおりであることが好ましい。ドライエッチング処理の開始時点において、半導体材料の薄膜９９のエッチングのために、エッチングガスとしてＳＦ4 とＣＣｌＦ3 とＯ2 との混合ガスが前記イオンエッチング装置内に導入され、かつ該混合ガスのガス圧力は３０Ｐａに設定される。前記イオンエッチング装置内に導入されるＳＦ4 、ＣＣｌＦ3 、Ｏ2 の流量比率は、ＳＦ4 の流量が２５ｓｃｃｍであるのに対して、ＣＣｌＦ3 の流量が約２５ｓｃｃｍであり、かつＯ2 の流量が約５ｓｃｃｍである。ドライエッチング処理の途中の時点、たとえば半導体材料の薄膜９９のエッチング終了後の時点で、絶縁性材料の薄膜９８のエッチングのために、エッチングガスが混合ガスからＳＦ4 ガス単体に切換られ、該ＳＦ4 だけが該ドライエッチング処理の終了時点まで前記イオンエッチング装置内に導入される。この結果１台のエッチング装置を用いて２種類の薄膜９９，９８が連続してパターン形成される。なおドライエッチング処理の制御パラメータが上述のように設定される場合、ゲート絶縁層６２および半導体層６３のテーパ角θ１，θ２のうちの少なくとも一方は、約４０度になっている。
【０１１６】
第３主基板部９１の形成工程では、ゲート絶縁層６２および半導体層６３は上述の連続形成工程で連続して形成されるものとしたが、これに限らず、第１主基板部４３の形成工程と同様に、ゲート絶縁層６２の形成工程と半導体層６３との形成工程がこの順で順次行われても良い。この際ゲート絶縁層のテーパ角θ１および半導体層のテーパ角θ２は、どちらも第１基準範囲内から選ばれることが好ましく、かつ両テーパ角θ１，θ２がどちらも第２基準範囲内から選ばれることがさらに好ましい。以上が第３主基板部９１の形成工程の説明である。
【０１１７】
以上説明した構成の第３パネル部および第３の実施の形態の液晶表示装置は、第１および第２の実施の形態で説明したパネル部および液晶表示装置の利点と同じ利点を有し、さらに以下に説明する利点を有する。
【０１１８】
第３主基板部９１において、第１導電部材９３が画素電極４７の少なくとも一部分と重なっている。この結果画素電極４７の電位をより高速に安定化させることができるので、第３パネル部の表示品位がさらに向上される。またこの結果、画素電極４７に断線および不良構造、たとえば欠けがある場合、第１導電部材９３は該断線および不良構造に起因する信号伝達の阻害を救済することができる。これによって第３パネル部は、画素電極４７の断線および不良構造に対して冗長性を持つことができる。これによって第３パネル部の歩留りおよび信頼性がさらに向上する。
【０１１９】
また第１導電部材９３が画素電極４７の周辺部内の少なくとも一部分と相互に重なりかつ遮光性を有する場合、第１導電部材９３が第３パネル部内に備えられるべき遮光部材の少なくとも一部分を兼ねることができる。この結果第３パネル部の遮光部材のうちの第１導電部材９３によって実現される部分の形成精度が従来技術の遮光部材よりも向上されるので、第３パネル部は、液晶層内の配向状態が乱れている部分からの光を従来技術のパネル部よりも精度よく遮光しつつ、開口率を従来のパネル部よりも向上させることができる。
【０１２０】
また第１導電部材９３の材料が走査信号線５３および基準信号線５５のうちの少なくとも一方信号線と同じ材料である場合、第３主基板部９１の形成工程において、前記少なくとも一方信号線と第１導電部材９３とを、単一の工程で同時に形成することができる。この結果第３パネル部が第１導電部材９３をさらに有する構成であることに起因した該第３パネル部の製造工程内の工数の増加が防止されるので、該第３パネル部の製造コストの増加および該第３パネル部の製造期間の延長が、防止される。
【０１２１】
また第３主基板部９１において、第２導電部材９３が接続線６６の少なくとも一部分と重なっている。この結果基準信号線５５によって伝達される信号が、ＴＦＴ５４のソース端子６４に、より高速に供給される。またこの結果、第１導電部材９３が画素電極４７と重なる場合と同様の理由に基づき、接続線６６の断線および不良構造に対して冗長性を持たせることができるので、第３パネルの信頼性および歩留りをさらに向上させることができる。また第２導電部材９４が遮光性を有する場合、第２導電部材９４が第３パネル部内に備えられるべき遮光部材の少なくとも一部分をを兼ねることができる。この結果第３パネル部は、液晶層内の配向状態が乱れている部分からの光を従来技術のパネル部よりも精度よく遮光しつつ、開口率を従来のパネル部よりも向上させることができる。さらにまた第２導電部材９４の材料が走査信号線５３および基準信号線５５のうちの少なくとも一方信号線と同じ材料である場合、第１導電部材９３の材料が前記少なくとも一方信号線と同じ材料である場合と同じ理由に基づき、第３パネル部の製造コストの増加および該第３パネル部の製造期間の延長が、防止される。
【０１２２】
第３パネル部は、第１および第２導電部材９３，９４の両方を含む構成に限らず、２つの導電部材９３，９４のうちのいずれか一方を含む構成でもよい。第３パネル部が第１および第２導電部材９３，９４の両方を含む場合、第３パネル部の歩留りおよび信頼性がよりさらに向上され、かつ液晶層内の配向状態が乱れた部分からの光をより精度よく遮光しつつ、開口率がより向上されるので、より好ましい。前記第１および第２導電部材９３，９４のうちの少なくとも一方が遮光性を有する場合、第３パネル部がさらに備えるべき遮光部材は、対向基板の一方面の中の液晶部内の配向状態が乱れた部分と対向する一部分内の、前記少なくとも一方の導電部材と対向する部分以外の残余部分だけに、設けられれば良い。
【０１２３】
第１導電部材９３が遮光部材の少なくとも一部分を兼ねる状況下で第３パネル部の開口率が向上するのは、以下の理由のためである。一般的なパネル部において、液晶部は、複数の画素電極４７だけでなく、主基板５１の一方面５８内の画素４７の周囲の部分、すなわち該一方面５８内の画素電極４７と該電極に隣合う他の画素電極４７との間の部分（以後「周囲部分」と称する）とも対向する。前記液晶部の中の或る画素電極４７の周辺部および該画素電極４７周囲部分に対向する一部分内にある液晶分子の配向状態は、前記液晶部の中の該画素電極４７中央部に面する部分内の液晶分子の配向状態と比較して、乱れている。配向状態の乱れは、配向膜５９内の前記或る画素電極４７の周辺部および周囲部分と対向する部分におけるラビング処理の乱れ、および該画素電極４７に隣合う他の画素電極４７および前記或る画素電極の周囲の信号線５３，５５からの電界のうちの少なくとも一方に起因する。前記配向状態の乱れはパネル部から不要な光が漏れ出す原因になる。このために一般的なパネル部は、全画素電極４７の周辺部および周囲部分と対向しかつ光を遮光する遮光部材を、有する必要がある。
【０１２４】
従来技術のパネル部は、遮光部材を対向基板部４４内に設けている。従来技術のパネル部内の遮光部材は、該パネル部内の主基板部および対向基板部の貼合わせ誤差を考慮して、画素電極４７の周辺部および周囲部分よりも大きく設計されているので、該パネル部の開口率の低下の原因になっている。本実施の形態のパネル部は、第１導電部材９３に遮光部材の少なくとも一部分を兼ねさせているので、該遮光部材内の第１導電部材９３によって実現される部分は、画素電極５４周辺部と対向する位置に精度良く配置されるため、該部分を該周辺部よりも大きくする必要がなくなる。これらの結果第３パネル部は、液晶層内の配向状態が乱れている部分からの光を精度よく遮光しつつ、開口率を向上させることができるのである。
【０１２５】
ゲート絶縁層６２および半導体層６３のテーパ角のうちの少なくとも一方テーパ角が上記第１基準範囲内の角度であることが好ましいのは、以下の理由からである。従来、基本的な構造が従来技術の現行構成のパネル部と等しい多数の機種のパネル部が、それぞれ多数量産されている。これらのパネル部の量産製造の経験に基づき、薄膜のパターン形成工程時に、形成するべき層のテーパ角を前記第１基準範囲内の値にするように該パターン形成工程の制御パラメータを設定した場合、該薄膜内の該形成するべき層として残すべき部分と該薄膜内の該残すべき部分以外の除くべき残余の部分とが、確実に分離されることが分かっている。この結果前記薄膜のパターン形成工程のパターン形成精度が向上し、かつ該パターン形成工程の歩留りが向上している。また前記量産製造の経験に基づき、前記テーパ角が第１基準範囲内の角度になるように形成された層の端部は、前記テーパ角が第１基準範囲外の角度になっている層の端部よりも、滑らかな形状になることが分かっている。この結果複数の導電体材料からなる複数の膜片、たとえば複数の信号線が、前記テーパ角が第１基準範囲内の角度になるように形成された層の上に、成膜工程とパターン形成工程とを含む工程で形成される場合、前記複数の各膜片の断線不良の発生が少なくなり、該各膜片の線幅および寸法が安定し、かつ複数の膜片間の膜残りに起因するリーク不良の発生を軽減することができる。これらの理由に基づき、前記少なくとも一方テーパ角を前記第１基準範囲の角度に選んだ場合、ゲート絶縁層６２および半導体層６３の各パターン形成工程のパターン形成精度が向上し、該各パターン形成工程の歩留りが向上し、かつ該２種類の層６２，６３上に形成される導電体材料の膜片、たとえばソースおよびドレイン端子６４，６５の歩留りが向上する。ゆえに前記いずれか一方テーパ角は上記の第１基準範囲内の角度であることが好ましいのである。
【０１２６】
特にゲート絶縁層６２および半導体層６３を第１の実施の形態で説明したこれら２種類の層６２，６３の連続形成工程によって形成する状況下で、前記いずれか一方角度を上述の第１基準範囲内の角度にすることが、特に好ましい。この結果前記連続形成工程内の半導体材料および絶縁性材料の薄膜のパターン形成工程において、これら２種類の層６２，６３のパターン形成精度がどちらも確実に向上し、該パターン形成工程の歩留りが確実に向上し、さらにかつ該２種類の層６２，６３上に形成される導電体材料の膜片の歩留りが向上する。またパターン形成工程のパターン形成精度および歩留りをより向上させるためには、前記いずれか一方テーパ角が、４０度以上５０度以下の第２基準範囲内の角度に選ばれることがより好ましい。以上が第３の実施の形態の説明である。
【０１２７】
本発明の第４の実施の形態の液晶表示素子であるパネル部、および該パネル部を含む液晶表示装置について、以下に説明する。第４の実施の形態のパネル部（以後「第４パネル部」と称する）の構成は、第１〜第３パネル部と比較して、以下に説明する点だけが異なり、他は等しい。なお前記第４パネル部内の部品のうち、第１〜第３パネル部内の部品と等しいものは、該第１〜第３パネル部内の部品と同じ名称および参照符を用いて示し、詳細な説明は省略することがある。
【０１２８】
前記第４パネル部は、主基板部１０１と対向基板部４４と液晶層とを少なくとも含む。前記第４パネル部内の対向基板部４４および液晶層の構成は、第１パネル部４１内の対向基板部４４および液晶層の構成と等しい。前記第４の実施の形態の液晶表示装置は、前記第４パネル部と第１の実施の形態で説明した駆動部とを少なくとも含む。
【０１２９】
図９は、前記第４パネル部内の主基板部（以後「第４主基板部」と称する）１０１の部分拡大平面図である。図１０は、図９の第４基板部９１のＥ−Ｅ断面図である。なお図９，１０は、第４主基板部１０１内の、任意の単一の画素電極４７、該画素電極４７に接続される単一のＴＦＴ５４、ならびに該ＴＦＴ５４に接続される走査および基準信号線５３，５５の一部分がある部分および該部分の周辺を、拡大して示し、かつ第４主基板部９１内の配向膜５９は省略している。図１０の第４主基板部１０１のＥ−Ｅ断面は、図７のＤ−Ｄ断面図において説明した第２仮想線に沿う断面である。
【０１３０】
第４主基板部１０１は、第１および第２主基板部４３，８１と同じ構成を有し、かつ全画素電極の数の同数の第３導電部材１０３を少なくとも含む。複数の第３導電部材の構成は相互に等しいので、以後の説明では、任意の１つの第３導電部材の構成だけを説明する。第３導電部材１０３は、抵抗率が画素電極４７の材料よりも低い導電性材料から形成される薄膜片であり、かつ遮光性を有する。任意の１つの第３導電部材１０３内の一部分である第１部分１０４は、任意の１つの画素電極（以後「特定画素電極」と略称することがある）４７の周辺部の少なくとも一部分と相互に重なり、かつ該第１導電部材１０３内の他の一部分である第２部分１０５は、主基板５１の一方面５７内の特定画素電極４７の周囲部分のうち、該特定画素電極４７の隣にある少なくとも１つの他の画素電極４７との間の部分（以後「画素間部分」と称する）１０６を覆う。
【０１３１】
第３導電部材１０３を形成する導電性材料は、第３の実施の形態の第１導電部材９３の材料と同じ理由に基づき、金属材料であることが好ましい。また第３導電部材１０３の材料は、走査信号線５３および基準信号線５５のうちの少なくとも一方信号線と同じ材料であることが好ましい。すなわち第３導電部材１０３は、第３の実施の形態で説明した第１導電部材９３の形状および主基板部１０１内の他の部材との位置関係だけを変更したものと等しい。ゆえに第３導電部材１０３の形状およひ位置関係以外の他の構成は、第１導電部材９１の形状および位置関係以外の他の構成と等しいので、該他の構成の詳細およびその効果の説明は省略する。また第４主基板部１０１は、第３の実施の形態で説明した第２導電部材９４をさらに含んでいてもよい。
【０１３２】
本実施の形態では、第３導電部材１０３の具体的構造および第４パネル部の具体的構成は、以下のとおりになっている。第４パネル部は、絶縁性材料の膜片である層間絶縁層１０７をさらに含む。第３導電部材１０３の平面形状は略Ｌの字状である。第３導電部材１０３の第１部分１０４は第３導電部材１０３の一方の端部であってその平面形状は略Ｌ字状である。かつ前記第１部分１０４は、４角形の特定画素電極４７内の周辺部内の、ドレイン端子６５との接続箇所８３を含む１辺、および該特定画素電極４７と走査信号線５３の長手方向と平行に並ぶ隣のの画素電極４７に臨む１辺、ならびに該２辺の近傍の部分と、重なっている。第３導電部材１０３内の第１部分１０４とは反対側の端部である第３部分１０８は、層間絶縁層１０７を介して、特定画素電極４７の前記隣の画素電極４７の端部に重なっている。層間絶縁層１０７は、第３導電部材１０３の第３部分１０８と前記隣の画素電極４７との導通を禁止するために、第３部分１０８と隣の画素電極４７との間を絶縁している。第３導電部材１０３、走査信号線５３、ならびに基準信号線５５は、相互に等しい材料から形成される。
【０１３３】
第３導電部材１０３は、導電性および遮光性を有する部材である。この結果第３導電部材１０３は、特定画素電極４７の電位安定化および第４パネル部の歩留りおよび信頼性向上を図ると共に、第４パネル部内に備えられるべき遮光部材の少なくとも一部分をを兼ねることができる。この結果第４パネル部は、液晶層内の配向状態が乱れている部分、すなわち液晶層内の画素電極４７の周辺部および周囲部分に対向する部分からの光を従来技術のパネル部よりも精度よく遮光しつつ、開口率を従来のパネル部よりもさらに向上させることができる。これは以下の理由のためである。
【０１３４】
第３の実施の形態で説明した理由に基づき、従来技術のパネル部は格子状の遮光部材を対向基板部４４内に設けており、該遮光部材は該パネル部の開口率の低下の原因になっている。本実施の形態の第４パネル部は、第３導電部材１０３に遮光部材のうちの画素電極４７の周辺部および画素間部分を遮光するための一部分を兼ねさせているので、該遮光部材内の第３導電部材１０３によって実現される部分は、画素電極５４周辺部および画素間部分と対向する位置に精度良く配置されるため、該部分を該周辺部および画素間部分よりも大きくする必要がなくなる。これらの結果第４パネル部の遮光部材のうちの第３導電部材１０３によって実現される部分の形成精度が従来技術の遮光部材よりもさらに向上されるので、第４パネル部は、液晶層内の配向状態が乱れている部分からの光をより精度よく遮光しつつ、開口率をさらに向上させることができるのである。
【０１３５】
また第３導電部材１０３は、特定画素電極４７の周辺部の一部分だけでなく該特定画素電極４７の画素間部分を遮光する。この結果第４パネル部の対向基板部４４内の遮光部材は、液晶部の中の液晶分子の配向状態が乱れた部分内の、画素電極４７の周辺部および画素間部分１０６と対向する部分以外の残余部分だけに少なくとも対向すればよい。これによって第４パネル部の対向基板部内の遮光部材の形状は、たとえば長手方向が走査信号線５３の長手方向と平行な略ストライプ状のものであれば良くなるので、対向基板部４４内の遮光部材の平面形状が従来技術の格子状の遮光部材の平面形状よりも簡単になる。これによって対向基板部４４内の遮光部材が成膜工程とパターン形成工程とを含む形成工程で説明された場合、該形成工程の歩留りが向上され、かつパターン形成精度が向上する。
【０１３６】
また第４パネル部は、誘電率が０以上３．５以下の材料からなる平滑化層を、さらに有することが好ましい。平滑化層の材料は、たとえば樹脂であることが好ましい。平滑化層は、画素電極４７のほぼ全面下層に配置される。かつ平滑化層の一部分が、層間絶縁層１０３を介することなく、主基板５１と画素電極４７の大部分との間に介在され、さらに該平滑化層の他の一部分が第３導電部材１０３と主基板５１の一方面５７との間に介在される。この結果画素電極４７の短絡不良が軽減され、かつ画素電極４７の信号透過が抑えられ、かつ画素電極下に層間絶縁層がある場合に比べて光透過率が高いので、第４パネル部の表示品位がさらに向上される。以上が第４の実施の形態の説明である。
【０１３７】
第１〜第４の実施の形態のパネル部および液晶表示装置は、本発明の液晶表示素子および液晶表示装置の例示であり、主要な構成が等しければ、他の様々な形で実施することができる。たとえばパネル部内の部品の詳細な構成、たとえば形状および配置は、該部品の特徴が等しければ、上述の構成に限らず他の構成によって実現されてもよい。
【０１３８】
たとえば画素電極４７と、走査信号線５３および基準信号線５５のうちの少なくとも一方信号線とが、平面的に相互に重畳されていてもよい。これは以下の理由からである。２種類の信号線５３，５５が画素電極と重なっていない構成のパネル部において、主基板５１上のこれら信号線５３，５５近傍の部分は、表示に用いられないデットスペースになっている。前記少なくとも一方信号線と画素電極４７とが重畳されるパネル部は、信号線５３，５５が画素電極と重ならない構成のパネル部よりも、デッドスペースが減少しているので、前者のパネル部の開口率は後者のパネル部の開口率よりも、向上する。ゆえに前記少なくとも一方信号線と画素電極４７とが重畳されることが好ましい。なお前記少なくとも一方信号線と画素電極４７とが重畳される場合、該信号線と画素電極４７との短絡防止のために、該信号線と画素電極４７との間に、絶縁層が介在される。また各走査信号線５３，基準信号線５５、各ＴＦＴ５４、および各画素電極４７のうちの少なくとも２種類の部品は、該部品間の短絡が防止された状態、たとえば絶縁層を介して、相互に重なって配置されてもよい。
【０１３９】
たとえば本実施の形態では、スイッチング素子としてＴＦＴ５４を用いているが、スイッチング素子は、これに限らず、３端子能動素子であれば、他の素子、たとえばＭＯＳＦＥＴが用いられても良く、バイポーラトランジスタが用いられても良い。すなわち本実施の形態のスイッチング素子は、半導体層と、半導体層に直接または間接的に接触する第１および第２端子と、前記オーミック材料で形成されて半導体層に直接接触する第３端子とを有していればよい。また本実施の形態では、ＴＦＴ５４に走査信号および基準信号を供給するための信号線５３，５５が接続されているが、これに限らず、他の制御信号の供給のための第１および第２制御信号線がそれぞれ接続されていればよい。
【０１４０】
たとえば第１〜第４の実施の形態のパネル部は対向ソース構成であるが、第１〜第４で説明した本実施の形態の特徴的な構成を、図１１，１２で説明したアクティブマトリクス型の現行構成のパネル部に適用してもよい。たとえば現行構成のパネル部において、スイッチング素子である３端子能動素子の３つの端子のうち、半導体層と接触しかつ画素電極と接続されるいずれか１つの端子と、該画素電極とを、前記オーミック材料で形成することが好ましい。第１〜第４の実施の形態のパネル部を現行構成にするには、基準信号線５５が前記階調信号線の代わりに対向基板５２上に設けられて全対向電極と接続され、かつ前記複数の各階調信号線が基準信号線の代わりに主基板上５１に走査信号線５３との位置関係を保ったまま配置されて少なくとも１つの各ＴＦＴ５４のソース端子とそれぞれ接続されればよい。
【０１４１】
【発明の効果】
以上のように第１の発明によれば、スイッチング素子として３端子能動素子を用いた液晶表示素子において、接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子が、半導体とのオーミック接触が可能でかつ導電性を有する材料から形成された構成になっている。前記液晶表示素子の断線率の増加、および該液晶表示素子の信頼性低下が防止され、かつ該液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮を図ることができる。そして第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置するので、第１または第２制御信号線から前記各スイッチング素子を介して前記各画素電極に与えられる信号に応じて規定される画素電極の電位が、より安定化しやすくなる。しかもゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定するので、薄膜内の形成するべき層として残すべき部分と、薄膜内の該残すべき部分以外の除くべき残余の部分とが、確実に分離される。それ故、薄膜形成精度の向上を図ることができるうえ、薄膜形成工程の歩留まり向上を図ることができる。また第２の発明によれば、前記導電性を有する材料は金属材料であり、前記金属材料は、アルミニウム、クロム、タンタル、窒化タンタル、およびチタニウムのうちのいずれか、またはこれらの金属材料のうちの少なくとも２つの混合物で実現される。したがってたとえば前記金属材料から形成される接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子のうちの少なくともいずれか１つは、他の導電性材料から成る配線よりも配線抵抗が低いので、たとえば前記金属材料から形成される接続線、スイッチング素子の第２端子、画素電極およびスイッチング素子の第３端子のうちの少なくともいずれか１つの線幅を、前記他の導電性材料から成る配線の線幅よりも細くすることができる。したがって開口率の向上を図ることが可能となる。また第３の発明によれば、前記画素電極および第３端子の材料として微結晶ｎ＋シリコンが選ばれる。前記液晶表示素子内のスイッチング素子の特性が良好になり、かつ前記液晶表示素子の歩留り低下および信頼性低下が、確実に防止される。
【０１４２】
さらにまた第３の発明によれば、前記液晶表示素子は、画素電極よりも抵抗率が低い材料から形成されてかつ画素電極の一部分と相互に重なる第１導電部材をさらに含む。これによって前記液晶表示素子の表示品位、歩留り、および信頼性がより向上する。また第４の発明によれば、前記第１導電部材は、前記液晶表示素子内の第１および第２制御信号線のうちの少なくとも一方と同じ材料から形成される。これによって前記液晶表示素子の製造コストの増加および該液晶表示素子の製造期間の延長が、抑えられる。さらにまた第５の発明によれば、前記第１導電部材の一部分は、前記画素電極の周辺部の少なくとも一部分と重なっている。また第６の発明によれば、前記第１導電部材の画素電極と重なる一部分以外の他の部分は、該画素電極と該画素電極の隣の他の画素電極との間に位置する。これらの結果前記液晶表示素子は、液晶部の中の配向状態が乱れている部分から光を精度良く遮光しつつ、開口率を向上させることができる。
【０１４４】
また第８の発明によれば、前記液晶表示素子は、接続線よりも抵抗率が低い材料から形成されてかつ接続線の一部分と相互に重なる第２導電部材をさらに含む構成になっている。これによって前記液晶表示素子の表示品位、歩留り、および信頼性がより向上する。さらにまた第９の発明によれば、前記第２導電部材は、前記液晶表示素子内の第１および第２制御信号線のうちの少なくとも一方と同じ材料から形成される。これによって前記液晶表示素子の製造コストの増加および該液晶表示素子の製造期間の延長が、抑えられる。
【０１４５】
さらにまた以上のように第１０の発明によれば、液晶表示装置は、第１〜第９の発明の液晶表示素子と、該液晶表示素子内の画素電極および対向電極に基準信号および階調信号をそれぞれ与える駆動手段とを含む。この結果前記液晶表示装置は、該装置内の液晶表示素子の歩留り、信頼性、および表示品位がそれぞれ向上し、該液晶表示素子の製造期間が短縮され、該液晶表示素子を構成する部品の無駄な作り貯めおよび仕掛かり在庫が減少され、かつ該液晶表示素子内の信号線における信号遅延が低減される。
【０１４６】
また第１１の発明によれば、上述の構成の液晶表示素子の製造方法において、接続線、スイッチング素子の第２端子、前記画素電極およびスイッチング素子は、半導体とのオーミック接触が可能でかつ導電性を有する材料を用いて、同時に形成される。この結果前記液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮を図ることができる。そして第２制御信号線は、第１制御信号線の本数と同数の直線状の第１部分を含み、前記各第１部分は、各第１制御信号線の隣に該各第１制御信号線と平行に並べられ、各画素電極内の前記各スイッチング素子の第３端子と接続される一部分は、該各画素電極の中心または該中心の近傍を通る基準軸線上に位置するので、第１または第２制御信号線から前記各スイッチング素子を介して前記各画素電極に与えられる信号に応じて規定される画素電極の電位が、より安定化しやすくなる。しかもゲート絶縁層および半導体層の少なくともいずれか一方の層の端部を滑らかな形状にするように、ゲート絶縁層および半導体層の少なくともいずれか一方のテーパ角であって画素電極を含む主基板部となすテーパ角を、設定するので、薄膜内の形成するべき層として残すべき部分と、薄膜内の該残すべき部分以外の除くべき残余の部分とが、確実に分離される。それ故、薄膜形成精度の向上を図ることができるうえ、薄膜形成工程の歩留まり向上を図ることができる。さらにまた第１２の発明によれば、製造方法において、スイッチング素子内にある半導体層およびゲート絶縁体層が、絶縁体材料からなる薄膜と半導体材料からなる薄膜とを積層する工程と、これら２枚の薄膜を連続して加工する工程とによって、形成される。これによって前記液晶表示素子の製造コストの低減および該液晶表示素子の製造期間の短縮をさらに図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるパネル部４１内にある主基板部４３および対向基板部４４の構成を示す斜視図である。
【図２】図１の主基板部４３のＢ−Ｂ部分拡大断面図である。
【図３】図１の主基板部４３の形成工程を説明するための段階的な断面図である。
【図４】本発明の第２の実施の形態であるパネル部内にある主基板部８１の部分拡大平面図である。
【図５】本発明の第３の実施の形態であるパネル部内にある主基板部９１の部分拡大平面図である。
【図６】図５の主基板部９１のＣ−Ｃ部分拡大断面図である。
【図７】図５の主基板部９１のＤ−Ｄ部分拡大断面図である。
【図８】図５の主基板部９１の形成工程を説明するための段階的な断面図である。
【図９】本発明の第４の実施の形態であるパネル部内にある主基板部１０１の部分拡大平面図である。
【図１０】図９の主基板部９１のＥ−Ｅ部分拡大断面図である。
【図１１】アクティブマトリクス型でかつ現行構成の従来技術のパネル部１の透過回路図である。
【図１２】図１１のパネル部１内のＴＦＴ６の具体的構成を示す断面図である。
【図１３】アクティブマトリクス型でかつ対向ソース構成の従来技術のパネル部３１の斜視図である。
【図１４】本願出願人が提案している対向ソース構成の従来技術のパネル部内にある主基板部の部分拡大平面図である。
【図１５】図１４の主基板部のＡ−Ａ部分拡大断面図である。
【符号の説明】
４１  パネル部
４７  画素電極
４８  対向電極
５３  走査信号線
５４  ＴＦＴ
５５  基準信号線
６１  ゲート端子
６２  ゲート絶縁層
６３  半導体層
６４  ソース端子
６５  ドレイン端子
６６  接続線
９３  第１導電部材
９４  第２導電部材
１０３  第３導電部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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