(57)【特許請求の範囲】
【請求項１】
入力信号のデューティサイクルを補正する回路において、
前記入力信号を受信して前記入力信号を所定時間だけ遅延させると共に反転させる反転遅延回路と、
前記入力信号と前記反転遅延回路の出力信号とを受信して、前記入力信号の上昇エッジと前記反転遅延回路の出力信号の上昇エッジとの中間時点で上昇し、前記入力信号の下降エッジと前記反転遅延回路の出力信号の下降エッジとの中間時点で下降する出力信号を発生させる位相混合器とを具備することを特徴とするデューティサイクル補正回路。
【請求項２】
前記反転遅延回路は、
前記入力信号を前記所定時間だけ遅延させる遅延回路と、
前記所定時間だけ遅延させた信号を反転させる反転回路とを具備することを特徴とする請求項１に記載のデューティサイクル補正回路。
【請求項３】
前記遅延回路は、前記反転回路の出力信号に応答して前記入力信号を前記所定時間だけ遅延させる遅延同期ループ回路を具備することを特徴とする請求項２に記載のデューティサイクル補正回路。
【請求項４】
前記所定時間は、前記入力信号のロー区間又はハイ区間に相当する時間であることを特徴とする請求項３に記載のデューティサイクル補正回路。
【請求項５】
入力信号のデューティサイクルを補正する回路において、
補正された出力信号を発生させるために、前記入力信号を受信し、制御信号に応答して前記入力信号のデューティサイクルを変化させるデューティサイクル可変回路と、
前記デューティサイクル可変回路の出力信号を所定時間だけ遅延させる遅延回路と、
前記デューティサイクル可変回路の出力信号の位相と前記遅延回路の出力信号の位相とを比較し、その比較結果に応答して前記制御信号の電圧レベルを調節する制御回路とを具備し、
前記遅延回路は、自己の出力信号の反転信号に応答して前記デューティサイクル可変回路の出力信号を前記所定時間だけ遅延させる遅延同期ループ回路を具備することを特徴とするデューティサイクル補正回路。
【請求項６】
前記所定時間は、前記デューティサイクル可変回路の出力信号のロー区間又はハイ区間に相当する時間であることを特徴とする請求項５に記載のデューティサイクル補正回路。
【請求項７】
前記制御回路は、前記デューティサイクル可変回路の出力信号のエッジと前記遅延回路の出力信号のエッジが同期するまで、前記制御信号の電圧レベルを変化させることを特徴とする請求項５に記載のデューティサイクル補正回路。
【請求項８】
前記制御回路は、
前記デューティサイクル可変回路の出力信号を反転させる反転回路と、
前記反転回路の出力信号の位相と前記遅延回路の出力信号の位相とを比較する位相検出器と、
前記位相検出器の出力信号に応答して前記制御信号の電圧レベルを変化させる積分器とを具備することを特徴とする請求項７に記載のデューティサイクル補正回路。
【請求項９】
入力信号のデューティサイクルを補正する方法において、
前記入力信号を所定時間だけ遅延させると共に反転させる段階と、
前記入力信号の上昇エッジと前記遅延及び反転させた信号の上昇エッジとの中間時点で上昇し、前記入力信号の下降エッジと前記遅延及び反転させた信号の下降エッジとの中間時点で下降する出力信号を発生させる段階とを具備することを特徴とするデューティサイクル補正方法。
【請求項１０】
前記遅延及び遅延させる段階は、
前記入力信号を所定時間だけ遅延させる段階と、
前記所定時間だけ遅延された信号を反転させる段階とを具備することを特徴とする請求項９に記載のデューティサイクル補正方法。
【請求項１１】
前記遅延させる段階は、前記反転された信号の位相と前記入力信号の位相とを比較し、その比較結果に応答して前記入力信号を前記所定時間だけ遅延させる段階を具備することを特徴とする請求項１０に記載のデューティサイクル補正方法。
【請求項１２】
入力信号のデューティサイクルを補正する方法において、
補正された出力信号を発生させるために制御信号に応答して前記入力信号のデューティサイクルを変化させる段階と、
前記出力信号を所定時間だけ遅延させる段階と、
前記出力信号の位相と前記遅延された信号の位相とを比較し、その比較結果に応答して前記制御信号の電圧レベルを調節する段階とを具備し、
前記遅延させる段階は、
前記遅延された信号を反転させる段階と、
前記反転された信号の位相と前記出力信号の位相とを比較し、その結果に応答して前記出力信号を前記所定時間だけ遅延させる段階とを具備することを特徴とするデューティサイクル補正方法。
【請求項１３】
前記調節する段階は、前記出力信号のエッジと前記遅延された信号のエッジが同期するまで、前記制御信号の電圧レベルを変化させる段階を具備することを特徴とする請求項１２に記載のデューティサイクル補正方法。
【請求項１４】
前記調節する段階は、
前記出力信号を反転させる段階と、
前記反転された出力信号の位相と前記遅延された信号の位相とを比較する段階と、
前記比較結果に応答して前記制御信号の電圧レベルを変化させる段階とを具備することを特徴とする請求項１２に記載のデューティサイクル補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデューティサイクル補正に係り、特にデューティサイクルエラーを防止できるデューティサイクル補正回路及び補正方法に関する。
【０００２】
【従来の技術】
デジタルクロック応用分野において、クロック信号のデューティサイクルが正確に制御されることは非常に重要である。一般的に半導体集積回路などのデジタルクロック応用分野ではデューティサイクルが５０%のクロック信号が主に使われるが、デューティサイクルが５０%というのは、クロック信号のハイレベル部分とローレベル部分が同一であるということを意味する。したがって、半導体集積回路などのデジタルクロック応用分野においては、デューティサイクル５０%のクロック信号を生成させるためにデューティサイクル補正回路が用いられる。デューティサイクル補正回路は、デューティサイクルが５０%でないクロック信号が入力される時にこれをデューティサイクルが５０%のクロック信号に変換して出力する。
【０００３】
ところが、様々な形態の従来のデューティサイクル補正回路はデューティサイクル歪曲、すなわち、デューティサイクルエラーを発生する。したがって、従来の回路では、５０%デューティサイクルを正確に維持し難い。
【０００４】
デューティサイクル補正のための公知の回路は、旋回率制限器、差同増幅器、及び積分器を用いる。代表的なデューティサイクル補正回路が、１９９９年８月３１日にJoseph Harold Havensに付与された米国特許５,９４５,８５７号（発明の名称は”Method and apparatus for duty-cycle correction”）に開示される。しかし、このようなデューティサイクル補正回路においては、積分器のオフセットが存在する場合に、これによりデューティサイクル歪曲、すなわち、デューティサイクルエラーが発生する。したがって、出力信号のデューティサイクルが正確に５０%に維持され難い。
【０００５】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的課題は、デューティサイクルエラーを防止することができるデューティサイクル補正回路を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は、デューティサイクルエラーを防止することができるデューティサイクル補正方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一態様によれば、反転遅延回路と位相混合器とを具備するデューティサイクル補正回路が提供される。
【０００８】
反転遅延回路は、入力信号を受信して前記入力信号を所定時間だけ遅延させると共に反転させる。前記位相混合器は、前記入力信号と前記反転遅延回路の出力信号を受信して、前記入力信号の上昇エッジと前記反転遅延回路の出力信号の上昇エッジとの中間時点で上昇し、前記入力信号の下降エッジと前記反転遅延回路の出力信号の下降エッジとの中間時点で下降する出力信号を発生させる。
【０００９】
前記反転遅延回路は、前記入力信号を前記所定時間だけ遅延させる遅延回路と、前記所定時間だけ遅延された信号を反転させる反転回路とを具備する。
【００１０】
望ましくは、前記遅延回路は、前記反転回路の出力信号に応答して前記入力信号を前記所定時間だけ遅延させる遅延同期ループ回路を具備する。
【００１１】
また、前記技術的課題を達成するための本発明の他の態様によれば、デューティサイクル可変回路、遅延回路、及び制御回路を備えるデューティサイクル補正回路が提供される。
【００１２】
前記デューティサイクル補正回路は、補正された出力信号を発生させるために入力信号を受信し、制御信号に応答して前記入力信号のデューティサイクルを可変させる。前記遅延回路は、前記デューティサイクル可変回路の出力信号を所定時間だけ遅延させる。前記制御回路は、前記デューティサイクル可変回路の出力信号の位相と前記遅延回路の出力信号の位相とを比較し、その比較結果に応答して前記制御信号の電圧レベルを調節する。
【００１３】
望ましくは、前記遅延回路は、自己の出力信号の反転信号に応答して前記デューティサイクル可変回路の出力信号を前記所定時間だけ遅延させる遅延同期ループ回路を具備する。また、望ましくは、前記制御回路は、前記デューティサイクル可変回路の出力信号を反転させる反転回路と、前記反転回路の出力信号の位相と前記遅延回路の出力信号の位相とを比較する位相検出器と、前記位相検出器の出力信号に応答して前記制御信号の電圧レベルを変化させる積分器とを具備する。
【００１４】
前記他の技術的課題を達成するための本発明の一態様によれば、入力信号を所定時間だけ遅延させると共に反転させる段階と、前記入力信号の上昇エッジと前記遅延及び反転された信号の上昇エッジとの中間時点で上昇し、前記入力信号の下降エッジと前記遅延及び反転された信号の下降エッジとの中間時点で下降する出力信号を発生させる段階とを具備することを特徴とするデューティサイクル補正方法が提供される。
【００１５】
前記反転遅延させる段階は、前記入力信号を所定時間だけ遅延させる段階と、前記所定時間だけ遅延された信号を反転させる段階とを具備する。
【００１６】
望ましくは、前記遅延させる段階は、前記反転された信号の位相と前記入力信号の位相とを比較し、その比較結果に応答して前記入力信号を前記所定時間だけ遅延させる段階を具備する。
【００１７】
また、前記他の技術的課題を達成するための本発明の他の態様によれば、補正された出力信号を発生させるために制御信号に応答して前記入力信号のデューティサイクルを変化させる段階と、前記出力信号を所定時間だけ遅延させる段階と、前記出力信号の位相と前記遅延された信号の位相とを比較し、その比較結果に応答して前記制御信号の電圧レベルを調節する段階とを具備するデューティサイクル補正方法が提供される。
【００１８】
望ましくは、前記遅延させる段階は、前記遅延された信号を反転させる段階と、前記反転された信号の位相と前記出力信号の位相とを比較し、その結果に応答して前記出力信号を前記所定時間だけ遅延させる段階とを具備する。
【００１９】
望ましくは、前記調節する段階は、前記出力信号を反転させる段階と、前記反転された出力信号の位相と前記遅延された信号の位相とを比較する段階と、前記比較結果に応答して前記制御信号の電圧レベルを変化させる段階とを具備する。
【００２０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２１】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に示した同じ参照符号は同じ要素を示す。
【００２２】
図１に示すように、本発明の第１実施形態に係るデューティサイクル補正回路は、反転遅延回路１０と位相混合器１２とを具備する。
【００２３】
反転遅延回路１０は、入力信号INを受信し、受信した入力信号INを所定時間だけ遅延させるとともに反転させて出力信号OBを出力する。位相混合器１２は、入力信号INの位相と反転遅延回路１０の出力信号OBの位相とを混合してデューティサイクルが補正された出力信号OUTを発生させる。すなわち、位相混合器１２は、入力信号INと反転遅延回路１０の出力信号OBを受信して、入力信号INの上昇エッジと反転遅延回路１０の出力信号OBの上昇エッジとの中間時点で上昇し、入力信号INの下降エッジと反転遅延回路１０の出力信号OBの下降エッジとの中間時点で下降する出力信号OUTを発生させる。
【００２４】
より詳細には、反転遅延回路１０は、入力信号INを前記所定時間だけ遅延させる遅延回路１０aと、前記所定時間だけ遅延された信号、すなわち、遅延回路１０aの出力信号Oを反転させる反転回路１０bとを具備する。
【００２５】
遅延回路１０aは、一般的な遅延器または遅延同期ループ回路(Delay Locked Loop Circuit、DLL)で構成することができ、入力信号INが高周波数の場合には遅延同期ループ回路(DLL)で構成されることが望ましい。遅延回路１０aが遅延同期ループ回路(DLL)で構成される場合には、遅延回路１０aは反転回路１０bの出力信号OBに応答して入力信号INを前記所定時間だけ遅延させる。すなわち、遅延同期ループ回路(DLL)で実現される遅延回路１０aは、反転回路１０bの出力信号OBの位相と入力信号INの位相とを比較し、その比較結果に応答して入力信号INを前記所定時間だけ遅延させる。
【００２６】
前記所定時間は任意の時間とすることができるが、入力信号INのデューティサイクルをより正確に補正するためには入力信号INのロー区間またはハイ区間に相当する時間であることが望ましい。
【００２７】
図２は、図１に示したデューティサイクル補正回路の動作タイミング図である。図２のタイミング図は、遅延回路１０aが遅延同期ループ回路(DLL)で構成され、遅延回路１０aにより遅延される時間が入力信号INのロー区間に相当する時間である場合を示す。
【００２８】
図２に示したタイミング図を参照して、図１に示したデューティサイクル補正回路の動作及びデューティサイクル補正方法をより詳細に説明する。
【００２９】
まず、デューティサイクルが５０%でない入力信号INが遅延同期ループ回路(DLL)１０ａに入力されると、遅延同期ループ回路(DLL)１０ａは入力信号INの位相とフィードバック信号（すなわち、反転回路１０bの出力信号OB）の位相とを比較し、その比較結果によって入力信号INを遅延させる時間を変化させる。言い換えれば、遅延同期ループ回路(DLL)１０ａは、ロッキングされるまで、すなわち、入力信号INの上昇エッジと反転回路１０bの出力信号OBの上昇エッジが同期するまで入力信号INを遅延させる時間を変化させる。
【００３０】
遅延同期ループ回路(DLL)１０ａがロッキングされると、すなわち、入力信号INの上昇エッジと反転回路１０bの出力信号OBの上昇エッジが同期すると、図２に示したように入力信号INを入力信号INのロー区間に相当する時間tLOWだけ遅延させた出力信号Oが遅延同期ループ回路(DLL)１０ａから継続して出力される。これにより、反転回路１０bからは、遅延同期ループ回路(DLL)１０ａの出力信号Oを反転させた出力信号OBが継続して出力される。すなわち、上昇エッジが入力信号INの上昇エッジに同期し、また入力信号INから時間tLOWだけ遅延すると共に反転された信号OBが反転回路１０bから出力される。そして、反転回路１０bの出力信号OBが位相混合器１２に提供される。
【００３１】
このように上昇エッジが入力信号INの上昇エッジに同期し、また入力信号INから時間tLOWだけ遅延すると共に反転された信号OBを発生させる理由は、信号OBと入力信号INとの位相差を減少させることにより、位相混合器１２によって入力信号INのデューティサイクルをより正確に補正するためである。
【００３２】
続いて、入力信号INの位相と信号OBの位相が位相混合器１２により混合されて位相混合器１２からデューティサイクルが補正された出力信号OUTが発生する。出力信号OUTは、位相混合器１２の動作により、入力信号INの上昇エッジと信号OBの上昇エッジとの中間時点(ここでは図２に示したように入力信号INの上昇エッジと信号OBの上昇エッジが同一なのでこれら信号の上昇エッジ)で上昇し、入力信号INの下降エッジと信号OBの下降エッジとの中間時点で下降する。
【００３３】
したがって位相混合器１２の出力信号OUTのハイ区間tHIGH,OUT及びロー区間tLOW,OUTは、各々次の式１及び式２で表現することができる。
【００３４】
tHIGH,OUT＝(tHIGH,IN＋tHIGH,OB)/２  ・・・（式１）
tLOW,OUT＝(tLOW,IN＋tLOW,OB)/２  ・・・（式２）
ここで、tHIGH,IN及びtLOW,INは、各々入力信号INのハイ区間及びロー区間を示し、tHIGH,OB及びtLOW,OBは各々反転回路１０bの出力信号OBのハイ区間及びロー区間を示す。
【００３５】
一方、信号OBのハイ区間tHIGH,OBは入力信号INのロー区間tLOW,INと同一であり、また信号OBのロー区間tLOW,OBは入力信号INのハイ区間tHIGH,INと同一であるので、式１及び式２は、各々次の式３及び式４で表現することができる。
【００３６】
tHIGH,OUT＝(tHIGH,IN＋tLOW,IN)/２＝tCC/２  ・・・（式３）
tLOW,OUT＝(tLOW,IN＋tHIGH,IN)/２＝tCC/２  ・・・（式４）
ここで、tCCは入力信号INの周期tCCを示す。したがって、位相混合器１２の出力信号OUTのデューティサイクルは正確が５０%となる。
【００３７】
ここでは、遅延同期ループ回路(DLL)１０ａにより遅延される時間が入力信号INのロー区間tLOWに相当する時間である場合のデューティサイクル補正回路の動作について説明した。しかし、遅延同期ループ回路(DLL)１０ａの構成を変更することによって遅延同期ループ回路(DLL)１０ａにより入力信号INのハイ区間に相当する時間だけ遅延させてもよいことは明らかであり、この場合にも位相混合器１２の出力信号OUTのデューティサイクルは正確に５０%となる。また、必要に応じて、反転回路１０bの出力端と遅延同期ループ回路(DLL)１０ａの入力端との間に補償遅延器を配置することもでき、この場合にも位相混合器１２の出力信号OUTのデューティサイクルは正確に５０%となる。
【００３８】
前述したように、本発明の第１実施形態に係るデューティサイクル補正回路は、積分器を用いるのではなく、遅延回路と位相混合器を用いる。従って、本発明の第１実施形態に係るデューティサイクル補正回路には、積分器のオフセットのようなデューティサイクルエラーの原因が存在しない。したがって、本発明の第１実施形態に係るデューティサイクル補正回路は、デューティサイクルエラーを防止することができ、正確に５０%デューティサイクルを有する出力信号を発生することができるという長所がある。
【００３９】
図３は図１に示した位相混合器の一例を示す回路図であり、図４は図３に示した回路の動作タイミング図である。ここで、信号INは図１に示した入力信号INに相当し、信号OBは図１に示した反転遅延回路１０の出力信号OBに相当する。また信号OUTは図１に示した出力信号OUTに相当する。
【００４０】
図３を参照すれば、位相混合器１２Aは、それぞれの出力端がノードZに共通接続されたインバータ３０、３２と、入力端がノードZに接続されたインバータ３４を具備する。
【００４１】
インバータ３０の入力端を通じて信号INが入力され、インバータ３２の入力端を通じて信号OBが入力されると、この二つの信号の位相が混合された信号OUTがインバータ３４の出力端から出力される。すなわち、インバータ３０、３２、３４の遅延時間が存在しないと仮定する場合、信号INの上昇エッジと信号OBの上昇エッジとの中間時点で上昇し、信号INの下降エッジと信号OBの下降エッジとの中間時点で下降する信号OUTがインバータ３４の出力端から出力される。しかし、実質的には、インバータ３０、３２、３４の遅延時間が存在するので、図４に示したように、信号OUTはインバータ３０、３２、３４の遅延時間だけ遅延された後にインバータ３４の出力端から出力される。
【００４２】
図５は図１に示した位相混合器の他の例を示す回路図であり、図６は図５に示した回路の動作タイミング図である。ここで、信号INは、図１に示した入力信号INに相当し、信号OBは、図１に示した反転遅延回路１０の出力信号OBに相当する。また信号OUTは、図１に示した出力信号OUTに相当する。
【００４３】
図５に示すように、位相混合器１２Bは、第１旋回率限定器５０、第２旋回率限定器５２、及び差同増幅器５４を具備する。
【００４４】
第１旋回率限定器５０は信号INの旋回率を限定し、第２旋回率限定器５２は信号OBを限定する。差同増幅器５４は、第２旋回率限定器５２の出力信号Z２を基準として第１旋回率限定器５０の出力信号Z１を差同増幅してその結果を出力信号OUTとして出力する。
【００４５】
第１及び第２旋回率限定器５０、５２及び差同増幅器５４の遅延時間が存在しないと仮定する場合、信号INの上昇エッジと信号OBの上昇エッジとの中間時点で上昇し、信号INの下降エッジと信号OBの下降エッジとの中間時点で下降する信号OUTが差同増幅器５４の出力端から出力される。しかし、実質的には第１及び第２旋回率限定器５０、５２及び差同増幅器５４の遅延時間が存在するので、図６に示したように、信号OUTは第１及び第２旋回率限定器５０、５２及び差同増幅器５４の遅延時間だけ遅延された後、差同増幅器５４の出力端から出力される。
【００４６】
図７は、図１に示した遅延同期ループ回路（DLL）１０ａの一例を示すブロック図である。ここで、信号INは図１に示した入力信号INに相当し、信号Oは図１に示した信号Oに相当する。また信号OBは信号Oの反転信号であって、図１に示した反転回路１０bの出力信号OBに相当する。
【００４７】
図７に示すように、遅延同期ループ回路１０aは、位相検出器７０、電荷ポンプ回路７２、及び電圧制御遅延ライン７４を具備する。
【００４８】
位相検出器７０は、信号INの位相と信号OBの位相とを比較する。電荷ポンプ回路７２は、位相比較結果を示す位相検出器７０の出力信号UP、DOWNに応答して制御信号VCONの電圧レベルを変化させる。電圧制御遅延ライン７４は、制御信号VCONに応答して信号INを遅延させてその結果を信号Oとして出力する。
【００４９】
前記のように、信号Oの反転信号、すなわち、信号OBがフィードバック信号として使われる場合には、前述したように遅延同期ループ回路１０aがロッキングされると、すなわち、信号INの上昇エッジと信号OBの上昇エッジが同期すると、図２のタイミング図に示したように信号INを信号INのロー区間に相当する時間tLOWだけ遅延させた信号Oが電圧制御遅延ライン７４から出力される。
【００５０】
一方、信号INの反転信号と電圧制御遅延ライン７４の出力信号Oとが位相検出器７０に入力されるように構成される場合には、信号INを信号INのハイ区間に相当する時間tHIGHだけ遅延させた出力信号Oが電圧制御遅延ライン７４から出力される。
【００５１】
以上で説明した、図３及び図５に示した位相合成器と図７に示した遅延同期ループ回路は単なる例示であって、これに対して多様な変形を加えることが可能である。
【００５２】
図８は、本発明の望ましい第２実施形態に係るデューティサイクル補正回路のブロック図である。
【００５３】
図８に示すように、本発明の第２実施例に係るデューティサイクル補正回路は、デューティサイクル可変回路８０、遅延回路１０a、及び制御回路８２を具備する。
【００５４】
デューティサイクル可変回路８０は、補正された出力信号OUTを発生するために、入力信号INを受信し、制御信号Vcに応答して入力信号INのデューティサイクルを変化させる。デューティサイクル可変回路８０は、旋回率限定器８０aと差同増幅器８０bを具備する。旋回率限定器８０aは入力信号INの旋回率を限定し、差同増幅器８０bは制御信号Vcを基準として旋回率限定器８０aの出力信号INSを差同増幅してその結果を出力信号OUTとして出力する。
【００５５】
遅延回路１０aは図１に示した遅延回路と同様あり、デューティサイクル可変回路８０の出力信号OUTを所定時間だけ遅延させて出力信号Oを出力する。図１に示した第１実施形態と同様に、遅延回路１０aは一般的な遅延器または遅延同期ループ回路(DLL)で構成することができ、入力信号INが高周波数の場合には遅延同期ループ回路で構成されることが望ましい。
【００５６】
制御回路８２は、デューティサイクル可変回路８０の出力信号OUTの位相と遅延回路１０aの出力信号Oの位相とを比較し、その比較結果に応答して制御信号Vcの電圧レベルを調節する。詳細には、制御回路８２は、反転回路８２a、位相検出器８２b、及び積分器８２cを具備する。積分器８２cは、電荷ポンプ回路または低域通過フィルターで具現できる。反転回路８２aは、デューティサイクル可変回路８０の出力信号OUTを反転させる。位相検出器８２bは、反転回路８２aの出力信号の位相と遅延回路１０aの出力信号Oの位相とを比較する。積分器８２cは、位相検出器８２bの出力信号UP,DOWNに応答して制御信号Vcの電圧レベルを変化させる。
【００５７】
したがって、制御回路８２は、デューティサイクル可変回路８０の出力信号OUTの下降エッジと遅延回路１０aの出力信号Oの上昇エッジが同期するまで制御信号Vcの電圧レベルを変化させる。
【００５８】
一方、遅延回路１０aが遅延同期ループ回路DLLで構成される場合には、遅延回路１０aは、その出力信号Oの反転信号OBに応答してデューティサイクル可変回路８０の出力信号OUTを前記所定時間だけ遅延させる。すなわち、遅延同期ループ回路（DLL）で構成される遅延回路１０aは、出力信号Oの反転信号OBの位相とデューティサイクル可変回路８０の出力信号OUTの位相を比較し、その比較結果に応答してデューティサイクル可変回路８０の出力信号OUTを前記所定時間だけ遅延させる。
【００５９】
また、図１に示した第１実施形態のように、前記所定時間は任意の時間とすることができるが、デューティサイクルをより正確に補正するためには、デューティサイクル可変回路８０の出力信号OUTのロー区間またはハイ区間に相当する時間であることが望ましい。
【００６０】
図９は、図８に示したデューティサイクル補正回路の動作タイミング図である。図９に示したタイミング図は、遅延回路１０aが遅延同期ループ回路（DLL）で構成され、遅延回路１０aにより遅延される時間がデューティサイクル可変回路８０の出力信号OUTのロー区間に相当する時間である場合である。
【００６１】
図９に示したタイミング図を参照して図８に示したデューティサイクル補正回路の動作及びデューティサイクル補正方法をより詳細に説明する。
【００６２】
まず、デューティサイクルが５０%でない入力信号INがデューティサイクル可変回路８０に入力されると、旋回率限定器８０aが入力信号INの旋回率を限定し、差同増幅器８０bが制御信号Vcを基準として旋回率限定器８０の出力信号INSを差同増幅してその結果を出力信号OUTとして出力する。
【００６３】
デューティサイクル可変回路８０の出力信号OUTが遅延同期ループ回路（DLL）１０ａに入力されると、遅延同期ループ回路（DLL）１０ａは、デューティサイクル可変回路８０の出力信号OUTの位相とフィードバック信号（すなわち、自己の出力信号Oの反転信号OB）の位相とを比較し、その比較結果によってデューティサイクル可変回路８０の出力信号OUTを遅延させる時間を変化させる。換言すると、遅延同期ループ回路（DLL）１０ａは、ロッキングされるまで、すなわち、デューティサイクル可変回路８０の出力信号OUTの上昇エッジと自己の出力信号Oの下降エッジが同期するまでデューティサイクル可変回路８０の出力信号OUTを遅延させる時間を変化させる。
【００６４】
遅延同期ループ回路（DLL）１０ａがロッキングされると、すなわち、デューティサイクル可変回路８０の出力信号OUTの上昇エッジと遅延同期ループ回路（DLL）１０ａの出力信号Oの下降エッジが同期すると、図９に示したように、信号OUTから信号OUTのロー区間に相当する時間tLOWだけ遅延された信号Oが遅延同期ループ回路DLLから継続して出力される。
【００６５】
また、制御回路８２は、デューティサイクル可変回路８０の出力信号OUTの位相と遅延同期ループ回路（DLL）１０ａの出力信号Oの位相とを比較し、その比較結果に応答して制御信号Vcの電圧レベルを調節する。より詳細には、制御回路８２は、デューティサイクル可変回路８０の出力信号OUTの下降エッジ（すなわち、反転回路８２aの出力信号OUTBの上昇エッジ）と遅延同期ループ回路DLLの出力信号Oの上昇エッジが同期するまで制御信号Vcの電圧レベルを変化させる。
【００６６】
デューティサイクル可変回路８０の出力信号OUTの下降エッジ（すなわち、反転回路８２aの出力信号OUTBの上昇エッジ）と遅延同期ループ回路（DLL）１０ａの出力信号Oの上昇エッジが同期すると(図９のT時点)、制御信号Vcの電圧レベルは一定になる。したがって、T時点以降は、デューティサイクル可変回路８０の出力信号OUTのデューティサイクルが正確に５０%となる。
【００６７】
制御信号Vcの電圧レベルの変化に基づくデューティサイクル可変回路８０の出力信号OUTの変化を説明すれば次の通りである。制御信号Vcの電圧レベルの変化によりデューティサイクル可変回路８０の出力信号OUTのロー区間tLOW,OUTがδだけ大きくなる場合、出力信号OUTのハイ区間tHIGH,OUT及びロー区間tLOW,OUTは、各々次の式５及び式６で表現することができる。
【００６８】
tHIGH,OUT＝tLOW,OUTB＝tHIGH,IN−δ  ・・・（式５）
tLOW,OUT＝tLOW,O＝tLOW,IN＋δ  ・・・（式６）
ここで、tHIGH,IN及びtLOW,INは各々デューティサイクル可変回路８０に入力される入力信号INのハイ区間及びロー区間を示す。tLOW、Oは遅延同期ループ回路（DLL）１０ａの出力信号Oのロー区間を示し、tLOW,OUTBは反転回路８２aの出力信号OUTBのロー区間を示す。
【００６９】
一方、制御回路８２によりデューティサイクル可変回路８０の出力信号OUTの下降エッジ（すなわち、反転回路８２aの出力信号OUTBの上昇エッジ）と遅延同期ループ回路（DLL）１０ａの出力信号Oの上昇エッジが同期するように制御信号Vcの電圧レベルが調節されれば、次の式７が成立する。
【００７０】
tHIGH,OUT＝tLOW,OUTB＝tLOW,O  ・・・（式７）
したがって、式５及び式６を式７に代入すれば次の式８及び式９が成立する。
【００７１】
tHIGH,IN−δ＝tLOW,IN＋δ  ・・・（式８）
δ＝(tHIGH,IN−tLOW,IN)/２  ・・・（式９）
また、式９を式５及び式６に代入すると、式５及び式６は各々次の式１０及び式１１で表現することができる。
【００７２】
tHIGH,OUT＝tHIGH,IN−δ＝(tHIGH,IN＋tLOW,IN)/２＝tCC/２  ・・・（式１０）
tLOW,OUT＝tLOW,IN＋δ＝(tHIGH,IN＋tLOW,IN)/２＝tCC/２  ・・・（式１１）
ここで、tCCは入力信号INの周期tCCを示す。したがって、デューティサイクル可変回路８０の出力信号OUTのデューティサイクルは正確に５０%となる。
【００７３】
ここででは、遅延同期ループ回路（DLL）１０ａにより遅延される時間がデューティサイクル可変回路８０の出力信号OUTのロー区間tLOWに相当する時間の場合について説明した。しかし、遅延同期ループ回路（DLL）１０ａの構成を変更することによって遅延同期ループ回路（DLL）１０ａによりデューティサイクル可変回路８０の出力信号OUTのハイ区間に相当する時間だけ遅延されることは明らかであり、この場合にもデューティサイクル可変回路８０の出力信号OUTのデューティサイクルは正確に５０%となる。また、必要に応じて、反転出力信号OBが出力される遅延同期ループ回路（DLL）１０ａの反転出力端と遅延同期ループ回路（DLL）１０ａの入力端との間に補償遅延器を配置することもでき、この場合にもデューティサイクル可変回路８０の出力信号OUTのデューティサイクルは正確に５０%となる。
【００７４】
前述したように、本発明の第２実施形態に係るデューティサイクル補正回路は、デューティサイクル可変回路８０、遅延回路１０a、及びデューティサイクル可変回路８０を制御する制御回路８２を用いる。ここで、第２実施形態に係るデューティサイクル補正回路においては、制御回路８２に積分器８２cが含まれている。しかし、積分器８２cに入力される位相検出器８２bの出力信号UP,DOWNが短いパルスであるので、積分器８２cのオフセットはほとんど存在しない。
【００７５】
本発明の第２実施例に係るデューティサイクル補正回路は、デューティサイクルエラーを防止することができ、正確に５０%デューティサイクルを有する出力信号を発生させることができるという長所がある。
【００７６】
以上のように図面と明細書で最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたのではない。したがって、当業者であれば、これらの実施形態に対して多様な変形を加え、或いは均等な他の実施形態の採用が可能であることを理解するはずである。したがって、本発明の技術的保護範囲は特許請求の範囲の記載に基づいて定められなければならない。
【００７７】
【発明の効果】
本発明によれば、例えば、デューティサイクルエラーを防止することができる。
【図面の簡単な説明】
【図１】本発明の望ましい第１実施形態に係るデューティサイクル補正回路のブロック図である。
【図２】図１に示したデューティサイクル補正回路の動作タイミング図である。
【図３】図１に示した位相混合器の一例を示す回路図である。
【図４】図３に示した回路の動作タイミング図である。
【図５】図１に示した位相混合器の他の例を示す回路図である。
【図６】図５に示した回路の動作タイミング図である。
【図７】図１に示した遅延同期ループ回路(DLL)の一例を示すブロック図である。
【図８】本発明の望ましい第２実施例に係るデューティサイクル補正回路のブロック図である。
【図９】図８に示したデューティサイクル補正回路の動作タイミング図である。
【符号の説明】
１０  反転遅延回路
１０a  遅延回路
１０b  反転回路
１２  位相混合器
【図１】
0003804763.tif 000002
【図２】
0003804763.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003804763.tif 000007
【図７】
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【図８】
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【図９】
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