(57)【特許請求の範囲】
【請求項１】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう第１及び第２のトランジスタを用いて構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう第３及び第４のトランジスタを用いて構成されてなる第３の差動増幅回路とを具備し、
前記第１の差動増幅回路は、第５及び第６のトランジスタを有してなり、それぞれのエミッタは、直接または電流帰還用抵抗器を介して相互に接続されると共に、それぞれエミッタ抵抗器を介してアースに接続され、それぞれのベースは、それぞれ抵抗器を介してアースに接続されると共に、入力信号の入力端とされる一方、前記第５のトランジスタのコレクタは、前記第２の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、
第６のトランジスタのコレクタは、前記第３の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続されてなり、
前記第２の差動増幅回路の第１のトランジスタのベースと、前記第３の差動増幅回路の第３のトランジスタのベースが相互に接続されると共に、前記第１の差動増幅回路の入力信号の大きさに応じて変化する第１のバイアス電圧が印加される一方、前記第１及び第３のトランジスタのコレクタは直流電源に接続され、前記第２の差動増幅回路の第２のトランジスタのベースと、前記第３の差動増幅回路の第４のトランジスタのベースが相互に接続されると共に、所定電圧の第２のバイアス電源に接続される一方、前記第２及び第４のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、
前記第２の差動増幅回路の第２のトランジスタのコレクタは、第１及び第２の分圧抵抗器を介して前記第１の差動増幅回路の第５のトランジスタのベースに接続され、前記第３の差動増幅回路の第４のトランジスタのコレクタは、第３及び第４の分圧抵抗器を介して前記第１の差動増幅回路の第６のトランジスタのベースに接続され、前記第１の分圧抵抗器と第２の分圧抵抗器との接続点と前記第３の分圧抵抗器と第４の分圧抵抗器との接続点が相互に接続され、
前記第１の差動増幅回路への入力信号の変化に伴い前記第１のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなることを特徴とする利得制御増幅回路。
【請求項２】
第１の差動増幅回路と第２及び第３の差動増幅回路の間に、第７及び第８のトランジスタから構成されてなる第４の平衡増幅回路が設けられ、
前記第７及び第８のトランジスタのベースは、第１及び第２の分圧抵抗器の接続点と第３及び第４の分圧抵抗器の接続点に接続され、
前記第７のトランジスタのエミッタは、前記第１の差動増幅器の第５のトランジスタのコレクタに、前記第８のトランジスタのエミッタは、前記第１の差動増幅回路の第６のトランジスタのコレクタに、それぞれ接続され、前記第７のトランジスタのコレクタは、前記第２の差動増幅回路の第１及び第２のトランジスタのエミッタに、前記第８のトランジスタのコレクタは、前記第３の差動増幅回路の第３及び第４のトランジスタのエミッタに、それぞれ接続されてなることを特徴とする請求項１記載の利得制御増幅回路。
【請求項３】
第１の分圧抵抗器と第２の差動増幅器を構成する第２のトランジスタのコレクタとの間に、第９のトランジスタが、第３の分圧抵抗器と第３の差動増幅器を構成する第４のトランジスタのコレクタとの間に、第１０のトランジスタが、それぞれ設けられ、
前記第９のトランジスタのベースは、前記第２のトランジスタのコレクタに、前記第９のトランジスタのエミッタは、前記第１の分圧抵抗器へ、それぞれ接続され、
前記第１０のトランジスタのベースは、前記第４のトランジスタのコレクタに、前記第１０のトランジスタのエミッタは、前記第３の分圧抵抗器へ、それぞれ接続され、
前記第９及び第１０のトランジスタのコレクタは、共に直流電源に接続されてなることを特徴とする請求項１記載の利得制御増幅回路。
【請求項４】
入力信号に対して平衡的に動作するよう構成されてなる第１の平衡増幅回路と、
前記第１の平衡増幅回路の平衡出力信号の一方に対して差動的に動作するよう第１及び第２のトランジスタを用いて構成されてなる第２の差動増幅回路と、
前記第１の平衡増幅回路の平衡出力信号の他方に対して差動的に動作するよう第３及び第４のトランジスタを用いて構成されてなる第３の差動増幅回路とを具備し、
前記第１の平衡増幅回路は、第５及び第６のトランジスタを有してなり、それぞれのエミッタは、それぞれエミッタ抵抗器を介してアースに接続されると共に、それぞれ入力端とされ、前記第５及び第６のトランジスタのベースは、相互に接続されて抵抗器を介してアースに接続される一方、前記第５のトランジスタのコレクタは、前記第２の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第６のトランジスタのコレクタは、前記第３の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続されてなり、
前記第２の差動増幅回路の第１のトランジスタのベースと、前記第３の差動増幅回路の第３のトランジスタのベースが相互に接続されると共に、前記第１の平衡増幅回路の入力信号の大きさに応じて変化する第１のバイアス電圧が印加される一方、前記第１及び第３のトランジスタのコレクタは直流電源に接続され、
前記第２の差動増幅回路の第２のトランジスタのベースと、前記第３の差動増幅回路の第４のトランジスタのベースが相互に接続されると共に、所定電圧の第２のバイアス電源に接続される一方、前記第２及び第４のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、
前記第２の差動増幅回路の第２のトランジスタのコレクタは、第３の抵抗器を介して前記第１の平衡増幅回路の第５のトランジスタのベースに接続され、
前記第３の差動増幅回路の第４のトランジスタのコレクタは、第４の抵抗器を介して前記第１の平衡増幅回路の第６のトランジスタのベースに接続され、
前記第１の平衡増幅回路への入力信号の変化に伴い前記第１のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなることを特徴とする利得制御増幅回路。
【請求項５】
第１１及び第１２のトランジスタから構成されてなる第１の定電流回路と、
第１３及び第１４のトランジスタから構成されてなる第４の平衡増幅回路と、
前記第４の平衡増幅回路の平衡出力信号の一方に対して差動的に動作するよう第１及び第２のトランジスタを用いて構成されてなる第２の差動増幅回路と、
前記第４の平衡増幅回路の平衡出力信号の他方に対して差動的に動作するよう第３及び第４のトランジスタを用いて構成されてなる第３の差動増幅回路とを具備し、
前記第１１及び第１２のトランジスタのそれぞれのエミッタは、それぞれエミッタ抵抗器を介してアースに接続され、前記第１１及び第１２のトランジスタのベースは、相互に接続されて抵抗器を介してアースに接続され、
前記第１３及び第１４のトランジスタのベースは、相互に接続されて所定の第３のバイアス電圧が印加され、
前記第１３のトランジスタのエミッタは、前記第１の定電流回路の第１１のトランジスタのコレクタに、前記第１４のトランジスタのエミッタは、前記第１の定電流回路の第１２のトランジスタのコレクタに、それぞれ接続されると共に、それぞれ入力端とされる一方、
前記第７のトランジスタのコレクタは、前記第２の差動増幅回路の第１及び第２のトランジスタのエミッタに、前記第８のトランジスタのコレクタは、前記第３の差動増幅回路の第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記第２の差動増幅回路の第１のトランジスタのベースと、前記第３の差動増幅回路の第３のトランジスタのベースが相互に接続されると共に、前記第４の平衡増幅回路の入力信号の大きさに応じて変化する第１のバイアス電圧が印加される一方、前記第１及び第３のトランジスタのコレクタは直流電源に接続され、
前記第２の差動増幅回路の第２のトランジスタのベースと、前記第３の差動増幅回路の第４のトランジスタのベースが相互に接続されると共に、所定電圧の第２のバイアス電源に接続される一方、前記第２及び第４のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、
前記第２の差動増幅回路の第２のトランジスタのコレクタは、第３の抵抗器を介して前記第１の定電流回路の第１１のトランジスタのベースに接続され、
前記第３の差動増幅回路の第４のトランジスタのコレクタは、第４の抵抗器を介して前記第１の定電流回路の第１２のトランジスタのベースに接続され、
前記第４の平衡増幅回路への入力信号の変化に伴い前記第１のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなることを特徴とする利得制御増幅回路。
【請求項６】
第３の抵抗器と第２の差動増幅器を構成する第２のトランジスタのコレクタとの間に、第９のトランジスタが、第４の抵抗器と第３の差動増幅器を構成する第４のトランジスタのコレクタとの間に、第１０のトランジスタが、それぞれ設けられ、
前記第９のトランジスタのベースは、前記第２のトランジスタのコレクタに、前記第９のトランジスタのエミッタは、前記第３の抵抗器へ、それぞれ接続され、
前記第１０のトランジスタのベースは、前記第４のトランジスタのコレクタに、前記第１０のトランジスタのエミッタは、前記第４の抵抗器へ、それぞれ接続され、
前記第９及び第１０のトランジスタのコレクタは、共に直流電源に接続されてなることを特徴とする請求項４記載の利得制御増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等におけるいわゆるＩＦ(Intermediate Frequency)周波数帯あるいはＲＦ(Radio Frequency)周波数帯の信号を増幅するための増幅器に係り、特に、利得減衰時における歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図４に示されたようなものがある。以下、同図を参照しつつ、この従来回路について概括的に説明する。
この従来回路は、入力信号に対して差動増幅動作するよう構成されてなる第１の差動増幅回路１００と、この第１の差動増幅回路１００の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路１０１と、同じく第１の差動増幅回路１００の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路１０２とを具備してなるものである。
【０００３】
かかる構成において、入力端子１，２より入力された差動入力信号は、トランジスタ９，１０で構成された第１の差動増幅回路１００により増幅され、差動増幅信号の内、一方の差動増幅信号はトランジスタ５，６で構成された第２の差動増幅回路１０１へ、他方の平行増幅信号はトランジスタ７，８で構成された第３の差動増幅回路１０２へ、それぞれ入力されるようになっている。
そして、第２及び第３の差動増幅回路１０１，１０２は、その増幅動作がいわゆるＡＧＣ電圧ＶAGCと基準電圧ＶREFの相互の大小に応じて制御されるようになっているため、入力信号の変動に関わらず略一定の出力が得られるようになっているものである。
【０００４】
また、従来回路として、例えば、図１３に示されたような構成のものもある。
以下、同図を参照しつつこの従来回路について概括的に説明する。
この従来回路は、入力信号に対して平衡動作するように構成されてなる第１の平衡増幅回路１０５と、この第１の平衡増幅回路１０５の平衡出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅回路１０６と、先の第１の平衡増幅回路１０５の平衡出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅回路１０７とを具備してなるものである。
【０００５】
かかる構成において、入力端子４１，４２より入力された平衡入力信号は、トランジスタ４９，５０で構成された第１の平衡増幅回路１０５により増幅され、平衡増幅信号の内、一方はトランジスタ４５，４６で構成された第２の差動増幅回路１０６へ、他方の平衡増幅信号はトランジスタ４７，４８で構成された第３の差動増幅回路１０７へ、それぞれ入力されるようになっている。
そして、第２及び第３の差動増幅回路１０６，１０７は、その増幅動作がいわゆるＡＧＣ電圧ＶAGCと基準電圧ＶREFの相互の大小に応じて制御されるようになっているため、入力信号の変動に関わらず略一定の出力が得られるようになっているものである。
【０００６】
【発明が解決しようとする課題】
ところで、このような増幅回路において、利得低下時におけるいわゆる歪み特性を良くするには、一般的には、増幅トランジスタに充分なドライブ電流を流し、かつ、充分なコレクタ・エミッタ間電圧ＶCEを与えて歪みの少ない動作領域を使用するようにするとよい。すなわち、換言すれば、良い歪み特性を得るには、高い電源電圧と充分ないわゆるドライブ電流とが必要になるということができる。
しかしながら、一般的に、使用する装置等の条件等により電源電圧にはおのずから制限があり、歪み特性を考慮した充分高い電圧を用いることはできないことが多く、そのため、充分な動作電流を流せないのが常である。
例えば、先の図４に示された回路において具体的に説明すれば、まず、回路の歪み特性を良くするためには、トランジスタ６，８に大きな電流を流すとよいが、このコレクタ電流の増大により、負荷抵抗器１５，１６の電圧降下が大となるため、逆にトランジスタ６，８のコレクタ・エミッタ間電圧ＶCEが小さくなり、電圧歪み特性が悪化してしまうという二律背反に陥ってしまう。
このような事態を回避するためには、直流電源３０の電圧ＶDCを高くすればよいが、上述したようにむやみに高くできるものではない。
また、ＡＧＣ電圧ＶAGCと基準電圧ＶREFを低く設定すれば、トランジスタ６，８のコレクタ・エミッタ間電圧ＶCEを大きくとることが可能となるが、その場合には、第１の差動増幅回路１００のトランジスタ９，１０のコレクタ・エミッタ間電圧が小さくなり、今度は第１の差動増幅回路１００の歪み特性の悪化を招いてしまう。
このことは、図１３に示された従来回路においても、全く同様である。
【０００７】
本発明は、上記実状に鑑みてなされたもので、入力信号の大きさに応じて増幅度を低下させた際における歪み特性が劣化することのない利得制御増幅回路を提供するものである。
本発明の他の目的は、増幅段における充分なコレクタ・エミッタ間電圧を確保しつつ、回路の動作電流を流すことができ、しかも、大信号入力時における歪み特性が劣化することのない利得制御増幅回路を提供することにある。
本発明の他の目的は、安定性、信頼性の良好な利得制御増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明に係る利得制御増幅回路は、
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の一方に対して差動的に動作するよう第１及び第２のトランジスタを用いて構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して差動的に動作するよう第３及び第４のトランジスタを用いて構成されてなる第３の差動増幅回路とを具備し、
前記第１の差動増幅回路は、第５及び第６のトランジスタを有してなり、それぞれのエミッタは、直接または電流帰還用抵抗器を介して相互に接続されると共に、それぞれエミッタ抵抗器を介してアースに接続され、それぞれのベースは、それぞれ抵抗器を介してアースに接続されると共に、入力信号の入力端とされる一方、前記第５のトランジスタのコレクタは、前記第２の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第６のトランジスタのコレクタは、前記第３の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続されてなり、
前記第２の差動増幅回路の第１のトランジスタのベースと、前記第３の差動増幅回路の第３のトランジスタのベースが相互に接続されると共に、前記第１の差動増幅回路の入力信号の大きさに応じて変化する第１のバイアス電圧が印加される一方、前記第１及び第３のトランジスタのコレクタは直流電源に接続され、
前記第２の差動増幅回路の第２のトランジスタのベースと、前記第３の差動増幅回路の第４のトランジスタのベースが相互に接続されると共に、所定電圧の第２のバイアス電源に接続される一方、前記第２及び第４のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、
前記第２の差動増幅回路の第２のトランジスタのコレクタは、第１及び第２の分圧抵抗器を介して前記第１の差動増幅回路の第５のトランジスタのベースに接続され、
前記第３の差動増幅回路の第４のトランジスタのコレクタは、第３及び第４の分圧抵抗器を介して前記第１の差動増幅回路の第６のトランジスタのベースに接続され、
前記第１の分圧抵抗器と第２の分圧抵抗器との接続点と前記第３の分圧抵抗器と第４の分圧抵抗器との接続点が相互に接続され、
前記第１の差動増幅回路への入力信号の変化に伴い前記第１のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなるものである。
【０００９】
かかる構成においては、特に、第２の差動増幅回路の第２のトランジスタ及び第３の差動増幅回路の第４のトランジスタのそれぞれのコレクタ電圧を、それぞれ抵抗分圧により、第１の差動増幅回路を構成する２つのトランジスタのベースへベースバイアス電圧として印加するようにしたことで、入力信号に比例して回路の動作電流を充分流せるようにしたものである。
すなわち、上述のようにして第１の差動増幅回路を構成する２つのトランジスタのバイアス電圧が供給される結果、入力信号が小さい場合には、バイアス電圧は小さく、入力信号が大きくなるにつれてバイアス電圧も上昇するようになるため、大信号入力時、すなわち、回路全体の利得が小さい状態であっても、充分な動作電流を流すことができ、低利得状態における電流歪みの改善がなされることとなるものである。
【００１０】
請求項４記載の発明に係る利得制御増幅回路は、入力信号に対して平衡的に動作するよう構成されてなる第１の平衡増幅回路と、前記第１の平衡増幅回路の平衡出力信号の一方に対して差動的に動作するよう第１及び第２のトランジスタを用いて構成されてなる第２の差動増幅回路と、前記第１の平衡増幅回路の平衡出力信号の他方に対して差動的に動作するよう第３及び第４のトランジスタを用いて構成されてなる第３の差動増幅回路とを具備し、前記第１の平衡増幅回路は、第５及び第６のトランジスタを有してなり、それぞれのエミッタは、それぞれエミッタ抵抗器を介してアースに接続されると共に、それぞれ入力端とされ、前記第５及び第６のトランジスタのベースは、相互に接続されて抵抗器を介してアースに接続される一方、前記第５のトランジスタのコレクタは、前記第２の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第６のトランジスタのコレクタは、前記第３の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続されてなり、前記第２の差動増幅回路の第１のトランジスタのベースと、前記第３の差動増幅回路の第３のトランジスタのベースが相互に接続されると共に、前記第１の平衡増幅回路の入力信号の大きさに応じて変化する第１のバイアス電圧が印加される一方、前記第１及び第３のトランジスタのコレクタは直流電源に接続され、前記第２の差動増幅回路の第２のトランジスタのベースと、前記第３の差動増幅回路の第４のトランジスタのベースが相互に接続されると共に、所定電圧の第２のバイアス電源に接続される一方、前記第２及び第４のトランジスタのコレクタは、それぞれ負荷インピーダンスを介して前記直流電源に接続されると共に、それぞれのコレクタが出力端とされ、前記第２の差動増幅回路の第２のトランジスタのコレクタは、第３の抵抗器を介して前記第１の平衡増幅回路の第５のトランジスタのベースに接続され、前記第３の差動増幅回路の第４のトランジスタのコレクタは、第４の抵抗器を介して前記第１の平衡増幅回路の第６のトランジスタのベースに接続され、前記第１の平衡増幅回路への入力信号の変化に伴い前記第１のバイアス電圧を変化させることにより、前記入力信号に対する利得制御を可能としてなるものである。
【００１１】
かかる構成においては、特に、第２の差動増幅回路の第２のトランジスタ及び第３の差動増幅回路の第４のトランジスタのそれぞれのコレクタ電圧を、それぞれ抵抗分圧により、第１の差動増幅回路を構成する２つのトランジスタのベースへベースバイアス電圧として印加するようにしたことで、入力信号に比例して回路の動作電流を充分流せるようにしたものである。
すなわち、上述のようにして第１の差動増幅回路を構成する２つのトランジスタのバイアス電圧が供給される結果、入力信号が小さい場合には、バイアス電圧は小さく、入力信号が大きくなるにつれてバイアス電圧も上昇するようになるため、大信号入力時、すなわち、回路全体の利得が小さい状態であっても、充分な動作電流を流すことができ、低利得状態における電流歪みの改善がなされることとなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図１８を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、図４或いは図１３に示された従来回路と同一の構成要素については、同一の符号を付することとする。
最初に、図１乃至図９を参照しつつ第１の発明に係る利得制御増幅回路について説明する。
この利得制御増幅回路は、例えば、テレビジョンのいわゆるＲＦ信号や、中間周波数に変換されたテレビジョン信号を、増幅または利得制御するためのものであり、出力信号は、図示されない後段の復調機能を有する回路等において用いられるようになっている。
【００１３】
まず、図１を参照しつつ第１の発明における第１の回路構成例について説明する。
この利得制御増幅回路は、入力段を構成する第１の差動増幅回路１００と、次段を構成する第２及び第３の差動増幅回路１０１，１０２とに大別されて構成されたものとなっている。
第１の差動増幅回路１００は、ｎｐｎ型の第５及び第６のトランジスタ９，１０を主たる構成要素としてなるもので、第５のトランジスタ９のベースには、第１の入力端子１が、第６のトランジスタ１０のベースには、第２の入力端子２が、それぞれ接続されており、それぞれのベースが入力端となっている。
【００１４】
また、第５のトランジスタ９のエミッタは、エミッタ抵抗器としての第６の抵抗器２０を介して、第６のトランジスタ１０のエミッタは、エミッタ抵抗器としての第７の抵抗器２１を介して、それぞれアースに接続されると共に、双方のエミッタは、電流帰還抵抗器としての第１４の抵抗器２８を介して相互に接続されている。なお、第５及び第６のトランジスタ９，１０のエミッタは、第１４の抵抗器２８を介することなく直接相互に接続してもよい。
さらに、第５のトランジスタ９のコレクタは、第２の差動増幅回路１０１を構成する第１及び第２のトランジスタ５，６のエミッタに、第６のトランジスタ１０のコレクタは、第３の差動増幅回路１０２を構成する第３及び第４のトランジスタ７，８のエミッタに、それぞれ接続されている。
【００１５】
第２の差動増幅回路１０１は、ｎｐｎ型の第１及び第２のトランジスタ５，６を主たる構成要素としてなるもので、この第１及び第２のトランジスタ５，６は、エミッタが相互に接続される一方、第１のトランジスタ５のコレクタは、第８の抵抗器２２を介して直流電源３０による電源電圧ＶDCが印加されるようになっている。また、第２のトランジスタ６のコレクタは、負荷抵抗器としての第１の抵抗器１５と第８の抵抗器２２を介して直流電源３０による電源電圧ＶDCが印加されるようになっていると共に、第１の出力端子３に接続されており、出力端となっている。
【００１６】
また、第１のトランジスタ５のベースは、後述する第３の差動増幅回路１０２を構成する第３のトランジスタ７のベースと相互に接続されると共に、第９の抵抗器２３を介して第１のバイアス電源３１によるいわゆるＡＧＣ電圧ＶAGCが印加されるようになっている。
この第１のバイアス電源３１は、入力信号の強度によって、いわゆるＡＧＣ信号を発生するよう構成された回路によって実現されるもので、このようなＡＧＣ信号を発生する回路としては、例えば、平均値ＡＧＣ回路、尖頭値ＡＧＣ回路、キードＡＧＣ回路等の公知・周知の回路でよく、何れか特定のものに限定される必要はないので、ここでの詳細な説明は省略することとする。
【００１７】
さらに、第２のトランジスタ６のベースは、後述する第３の差動増幅回路１０２を構成する第４のトランジスタ８のベースと相互に接続されると共に、第１０の抵抗器２４を介して第２のバイアス電源３２による基準電圧ＶREFが印加されるようになっている。
【００１８】
第３の差動増幅回路１０２は、ｎｐｎ型の第３及び第４のトランジスタ７，８を主たる構成要素としてなるもので、この第３及び第４のトランジスタ７，８は、エミッタが相互に接続される一方、第３のトランジスタ７のコレクタは、第８の抵抗器２２を介して直流電源３０による電源電圧ＶDCが印加されるようになっている。また、第３のトランジスタ８のコレクタは、負荷抵抗器としての第２の抵抗器１６と第８の抵抗器２２を介して直流電源３０による電源電圧ＶDCが印加されるようになっていると共に、第２の出力端子４に接続されており、出力端となっている。
【００１９】
さらに、第２の差動増幅回路１０１の第２のトランジスタ６のコレクタは、第１の分圧抵抗器としての第３の抵抗器１７及び第２の分圧抵抗器としての第１２の抵抗器２６を介して第１の差動増幅回路１００の第５のトランジスタ９のベースに接続される一方、第３の差動増幅回路１０２の第４のトランジスタ８のコレクタは、第３の分圧抵抗器としての第４の抵抗器１８及び第４の分圧抵抗器としての第１３の抵抗器２７を介して第１の差動増幅回路１００の第６のトランジスタ１０のベースに接続されている。そして、第３の抵抗器１７と第１２の抵抗器２６との接続点と、第４の抵抗器１８と第１３の抵抗器２７との接続点とが相互に接続されている。
また、第５のトランジスタ９のベースは、第５の抵抗器１９を介して、第６のトランジスタ１０は、第１１の抵抗器２５を介して、共にアースに接続されている。
なお、第２及び第４のトランジスタ６，８の負荷としては、上述したような抵抗器に限定される必要はなく、インピーダンスであってもよいものである。
【００２０】
次に、上記構成における動作について説明する。
まず、前提として、第１のバイアス電源３１の電圧ＶAGCは、入力端子１，２に印加される入力信号の変化に応じて変わるものであり、入力信号が小さい場合は、電圧ＶAGCも小さく、入力信号が大きい場合には、電圧ＶAGCも大となるものとする。また、ＡＧＣ電圧ＶAGCが小さい場合に、その大きさは、第２のバイアス電源３２の基準電圧ＶREF以下となるように相互の関係が予め設定されているものとする。
かかる前提の下、入力端子１，２に入力信号が印加されると、その入力信号は、第１の差動増幅回路１００により増幅され、その増幅出力は、次段の第２及び第３の差動増幅回路１０１，１０２に入力される。例えば、入力端子１，２に印加された入力信号が小さくなると、それに伴いＡＧＣ電圧ＶAGCも小さくなるが、このＡＧＣ電圧ＶAGCが基準電圧ＶREF以下となると、第２の差動増幅回路１０１の第１のトランジスタ５及び第３の差動増幅回路１０２の第３のトランジスタ７のそれぞれのエミッタ電流が減少する一方、第２のトランジスタ６及び第４のトランジスタ８のエミッタ電流は、それぞれ増加することとなる。
【００２１】
そして、入力信号がさらに小さくなり、それに伴い電圧ＶAGCが電圧ＶREFに比して充分小さくなると、第２の差動増幅回路１０１の第１のトランジスタ５及び第３の差動増幅回路１０２の第３のトランジスタ７のエミッタ電流は流れなくなる一方、第２のトランジスタ６及び第４のトランジスタ８のそれぞれのエミッタ電流は最大値となり、その電流は、入力段を構成する第１の差動増幅回路１００の第５及び第６のトランジスタ９，１０のコレクタ電流と等しくなる。
かかる状態において、第２の差動増幅回路１０１の第１のトランジスタ５及び第３の差動増幅回路１０２の第３のトランジスタ７のエミッタ入力インピーダンスは、エミッタ電流が流れないために最大となる。したがって、入力端子１，２に印加され、第１の差動増幅回路１００を介して、第２及び第３の差動増幅回路１０１，１０２へ入力された入力信号に対する第１のトランジスタ５及び第３のトランジスタ７による減衰量は最小となる。一方、この場合、第２の差動増幅回路１０１の第２のトランジスタ６及び第３の差動増幅回路１０２の第４のトランジスタ８の増幅度が最大となるため、第１の差動増幅回路１００を経た入力信号は、この第２及び第４のトランジスタ６，８による最大の増幅を受け、出力端子３，４には最大出力が得られることとなる。
【００２２】
次に、入力信号が大きくなった場合の動作について説明すれば、この場合、入力信号の増大に伴いＡＧＣ電圧ＶAGCも増大してゆくこととなる。そして、電圧ＶAGCが基準電圧ＶREFを越えると、先の入力信号が小さくなった場合とは逆に、第２の差動増幅回路１０１の第２のトランジスタ６及び第３の差動増幅回路１０２の第４のトランジスタ８のそれぞれのエミッタ電流が減少することとなる。一方、第２の差動増幅回路１０１の第１のトランジスタ５及び第３の差動増幅回路１０２の第３のトランジスタ７のそれぞれのエミッタ電流は、入力信号の増加に伴い増加し、これら第１及び第３のトランジスタ５，７のエミッタ入力インピーダンスは低下することとなる。
【００２３】
そして、入力信号がさらに大となり、電圧ＶAGCが電圧ＶREFに比して充分大となると、第１及び第３のトランジスタ５，７のエミッタ電流は最大値となり、入力段を構成する第１の差動増幅回路１００の第５及び第６のトランジスタ９，１０のコレクタ電流と、それぞれ等しくなる。
したがって、第１及び第３のトランジスタ５，７のエミッタ入力インピーダンスは最小となり、これら第１及び第３のトランジスタ５，７における入力信号に対する減衰量は、最大となる。すなわち、換言すれば、第１及び第３のトランジスタ５，７は、入力信号に対して、いわばシャント・トランジスタとして作用するようになっている。一方、この際、第２及び第４のトランジスタ６，８のそれぞれのエミッタ電流は流れなくなるので、これら第２及び第４のトランジスタ６，８における入力信号に対する増幅度は最小となり、結局、出力端子３，４における出力信号は最小の状態となる。
【００２４】
このように、この利得制御増幅回路においては、第１及び第３のトランジスタ５，７のエミッタ入力インピーダンスの変化と、第２及び第４のトランジスタ６，８の電流制御による増幅度の変化との二重の効果により、大きな利得制御が得られるようになっているものである。
そして、この利得制御増幅回路は、上述したような基本的な動作に加えて、次述するような動作を有してなるものである。
【００２５】
すなわち、まず、入力信号が極めて小さい場合、ＡＧＣ電圧ＶAGCは、基準電圧ＶREFよりも充分小さいので、第２の差動増幅回路１０１の第１のトランジスタ５及び第３の差動増幅回路１０２の第３のトランジスタ７のコレクタ電流は遮断される一方、第２のトランジスタ６及び第４のトランジスタ８のそれぞれのコレクタ電流は最大となることは先に説明した通りであるが、この際、負荷抵抗器としての第１及び第２の抵抗器１５，１６における電圧降下が最大となる。すなわち、直流電源３０から第１及び第２の抵抗器１５，１６を介して第２及び第４のトランジスタ６，８に最大のコレクタ電流が供給されるためである。したがって、この場合の第２及び第４のトランジスタ６，８のコレクタ電圧は最低値となる。
【００２６】
一方、第２のトランジスタ６のコレクタは、第１の分圧抵抗器としての第３の抵抗器１７及び第２の分圧抵抗器としての第１２の抵抗器２６を介して第５のトランジスタ９のベースに接続されると共に、第５のトランジスタ９のベースは、第５の抵抗器１９を介してアースされているため、第５のトランジスタ９のベースには、第２のトランジスタのコレクタ電圧を、第３の抵抗器１７、第１２の抵抗器２６及び第５の抵抗器１９により、いわゆる抵抗分圧した電圧が印加される。すなわち、この場合、第２のトランジスタ６のコレクタ電圧は最低値となっているため、第５のトランジスタ９のベースにバイアス電圧として印加される分圧電圧も最低のものとなる。
また、第４のトランジスタ８のコレクタは、第３の分圧抵抗器としての第４の抵抗器１８及び第４の分圧抵抗器としての第１３の抵抗器２７を介して第６のトランジスタ１０のベースに接続されると共に、第６のトランジスタ１０のベースは、第１１の抵抗器２５を介してアースされている。このため、第４のトランジスタ８のコレクタ電圧は、第４の抵抗器１８、第１３の抵抗器２７及び第１１の抵抗器２５により抵抗分圧され、第６のトランジスタ１０のベースに印加されるようになっているが、第４のトランジスタ８のコレクタ電圧も最低であるため、第６のトランジスタ１０のベースにバイアス電圧として印加される分圧電圧も最低のものとなる。
【００２７】
一方、入力信号が大きくなる場合、ＡＧＣ電圧ＶAGCは、入力信号の増大と共に大きくなるので、上述とは逆に、第１及び第３のトランジスタ５，７のコレクタ電流は、徐々に増加して最大値に達する。
それとは逆に、第２及び第４のトランジスタ６，８のコレクタ電流は、徐々に減少してゆき、最終的には流れなくなる。
したがって、負荷抵抗器としての第１及び第２の抵抗器１５，１６における電圧降下は、徐々に小さくなり、最終的にはなくなることとなる。
このため、第２及び第４のトランジスタ６，８のコレクタ電圧は、入力信号が大きくなるに伴い上昇し、最終的には、直流電源３０の電圧ＶDCに略達することとなる。
【００２８】
すなわち、第１の差動増幅回路１００の第５及び第６のトランジスタ９，１０の各々のベースバイアス電圧は、入力信号が大きくなるに伴い徐々に上昇し、第２及び第４のトランジスタ６，８が遮断状態となるまで増加し続けることとなる。
ところで、第１の差動増幅回路１００の第５のトランジスタ９のエミッタは、第６の抵抗器２０を介して、また、第６のトランジスタ１０は、第７の抵抗器２１を介して、共にアースに接続されているため、第５及び第６のトランジスタ９，１０のコレクタ電流は、上述したような入力信号の変化に伴うベースバイアス電圧の変化に比例するものとなる。すなわち、第５及び第６のトランジスタ９，１０のコレクタ電流は、入力信号が極めて小さい状態から徐々に大きくなるにつれて増加してゆき、やがて最大値に達することとなる。
【００２９】
図７には、ＡＧＣ電圧ＶAGCの変化に対する第１の差動増幅回路１００の第５のトランジスタ９のコレクタ電流の変化特性を試験した例が示されており、同図によれば、所定の範囲において、ＡＧＣ電圧ＶAGCの増加に伴い第５のトランジスタ９のコレクタ電流が略比例して増加するものとなっていることが確かめられる。すなわち、この利得制御増幅回路は、入力信号の増加に伴い回路電流が増加する、いわゆるフォワードＡＧＣ特性を有しているものとなっていることが図７により確かめられる。
【００３０】
そして、このフォワードＡＧＣ特性により、入力信号が大きくなるにつれて、この利得制御増幅回路は、いわゆる電流歪み特性が向上することとなる。
具体的には、図５に示されたような特性曲線により確認することができる。
すなわち、図５は、ＡＧＣ電圧ＶAGCの変化に対する伝達特性及び相互変調歪み特性を示したもので、まず、同図において、二点鎖線で示された特性曲線は、基本波の伝達特性を示すものである。
この試験例では、第１の入力信号として８５０ＭＨｚを、第２の入力信号として８６０ＭＨｚを、共に−１５ｄＢｍで入力した場合において、ＡＧＣ電圧ＶAGCが変化した際の、出力レベルの変化を示したものとなっており、いずれの入力信号もＶAGCの増加と共に略同一に出力レベルが低下してゆくものとなっている。
【００３１】
一方、図５において、実線で示された特性曲線は、上述したと同一の入力信号の条件の下におけるＡＧＣ電圧ＶAGCの変化に対する相互変調歪み波のレベル変化を示すものである。
これに対して、従来の回路、例えば、図４で示されたような構成を有してなるものにおける同様な基本波の伝達特性及び相互変調歪み特性は、図６に示されたようなものとなる。
すなわち、同図において、二点鎖線で表された特性曲線は、基本波の伝達特性を、実線で表された特性曲線は、相互変調歪み特性を、それぞれ示すものである。なお、入力信号の条件は、上述の場合と同様である。
【００３２】
ところで、増幅利得の減衰時の歪み特性の良し悪しは、上述した基本波の伝達特性（図５において二点鎖線の特性曲線参照）と相互変調歪み特性（図５において実線の特性曲線参照）との差で表されるが、図５のそれと図６のそれとを比較すると、図５に示された本発明に係る利得制御増幅回路の減衰時の歪み特性が、従来回路に比して大凡１０乃至２０ｄＢｍ程度の改善がなされていることが確認できる。
【００３３】
また、図９には、従来回路におけるＡＧＣ電圧ＶAGCの変化に対する直流電源からの供給電流（電源電流）の変化例が示されているが、従来回路では、ＡＧＣ電圧ＶAGCの変化に関わらず、直流電源からの供給電流（電源電流）は略一定となっている。
これに対して、本発明に係る利得制御増幅回路においては、図８に示されたように、直流電源３０による供給電流（電源電流）は、所定の範囲において、ＡＧＣ電圧ＶAGCの変化に伴い増加するようになっていることが確認できる。すなわち、本発明に係る利得制御増幅回路では、ＡＧＣ電圧の増加（換言すれば、伝達利得の減衰）に伴い供給電流（電源電流）が増加するようになっており、いわゆるフォワードＡＧＣ特性を有し、減衰時の歪み特性が非常に良好なものとなっているということができる。
【００３４】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、第１の差動増幅回路１００と、第２及び第３の差動増幅回路１０１，１０２との間に、第４の平衡増幅回路１０３を設けたものである。すなわち、第４の平衡増幅回路１０３は、ｎｐｎ型の第７及び第８のトランジスタ１１，１２を中心に構成されてなるもので、両者のベースは、相互に接続されると共に、第３及び第１２の抵抗器１７，２６の接続点と第４及び第１３の抵抗器１８，２７の接続点とに接続されている。
【００３５】
また、第７のトランジスタ１１のコレクタは、第２の差動増幅回路１０２の第１及び第２のトランジスタ５，６のエミッタに、第８のトランジスタ１２のコレクタは、第３の差動増幅回路１０３の第３及び第４のトランジスタ７，８のエミッタに、それぞれ接続されている。
一方、第７のトランジスタ１１のエミッタは、第１の差動増幅回路１００の第５のトランジスタ９のコレクタに、第８のトランジスタ１２のエミッタは、第６のトランジスタ１０のコレクタに、それぞれ接続されたものとなっている。
【００３６】
かかる構成においては、第１の差動増幅回路１００の第５及び第６のトランジスタ９，１０のそれぞれのコレクタ・アース間インピーダンスは、一般に第６及び第７の抵抗器２０，２１の抵抗値より高く、また、第４の平衡増幅回路１０３の各トランジスタ１１，１２のエミッタ入力インピーダンスより充分に高いので、入力端子１，２より入力された信号はアースに殆ど漏洩することなく、効率良く第４の平衡増幅回路１０３に注入されることとなる。
また、この第２の構成例においては、入力端子１，２に平衡入力信号が印加された場合、アースとの絶縁が確保されることとなる。
なお、この第２の構成例における全体的な回路動作は、上述した点を除けば、図１で説明した第１の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００３７】
次に、第３の回路構成例について、図３を参照しつつ説明する。
なお、図１に示された回路構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。この第３の回路構成例は、先に図１に示された第１の回路構成例に対して、第３及び第４の抵抗器１７，１８への電流供給のために、次述するようにｎｐｎ型の第９及び第１０のトランジスタ１３，１４を付加してなるものである。
すなわち、まず、第９のトランジスタ１３は、そのベースが第２の差動増幅回路１０１の第２のトランジスタ６のコレクタと第１の抵抗器１５との接続点に接続され、また、そのコレクタには、第８の抵抗器２２を介して電源電圧ＶDCが印加されるようになっている。そして、第９のトランジスタ１３のエミッタは、第３の抵抗器１７に接続されている。
【００３８】
一方、第１０のトランジスタ１４は、そのベースが第３の差動増幅回路１０２の第４のトランジスタ８のコレクタと第２の抵抗器１６との接続点に接続され、また、そのコレクタには、第８の抵抗器２２を介して電源電圧ＶDCが印加されるようになっている。そして、第１０のトランジスタ１４のエミッタは、第４の抵抗器１８に接続されている。
かかる構成においては、第３の抵抗器１７への電流は、図１に示された構成例のように負荷抵抗器としての第１の抵抗器１５から供給されるのではなく、第９のトランジスタ１３のエミッタ電流が供給される一方、第４の抵抗器１８への電流は、図１に示された構成例のように負荷抵抗器としての第２の抵抗器１６から供給されるのではなく、第１０のトランジスタ１４のエミッタ電流が供給されるようになっている。
そのため、図１に示された回路構成例におけるような第１及び第２の抵抗器１５，１６での電圧降下が低減されることとなるものである。
【００３９】
また、第９及び第１０のトランジスタ１３，１４のベース・エミッタ間電圧ＶBEは、第１の差動増幅回路１００の第５及び第６のトランジスタ９，１０のそれぞれのベース・エミッタ間電圧ＶBEの温度ドリフトによる電圧変化を相殺するように作用するため、温度ドリフトによるバイアス電圧の変動が抑圧されるようになっている。
なお、この第３の構成例における全体的な回路動作は、上述した点を除けば、図１で説明した第１の構成例と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００４０】
次に、第２の発明の実施の形態について図１０乃至図１８を参照しつつ説明する。
この発明に係る利得制御増幅回路は、例えば、テレビジョン受像機のいわゆるＲＦ信号や、中間周波数に変換されたテレビジョン信号を増幅または利得制御するために用いられるものであり、出力信号は、図示されない後段の復調機能を有する回路等において用いられるようになっている。
まず、第１の回路構成例について図１０を参照しつつ説明する。
この利得制御増幅回路は、入力段を構成する第１の平衡増幅回路１０５と、次段を構成する２つの差動増幅回路１０６，１０７とに大別されて構成されたものとなっている。
【００４１】
第１の平衡増幅回路１０５は、ｎｐｎ型の第５及び第６のトランジスタ４９，５０を中心にしてなるもので、双方のベースは相互に接続されて、第１５の抵抗器５９を介してアースに接続されている。第５のトランジスタ４９のエミッタは、エミッタ抵抗器としての第６の抵抗器６０を介して、また、第６のトランジスタ５０のエミッタは、エミッタ抵抗器としての第７の抵抗器６１を介して、共にアースに接続されると共に、第５のトランジスタ４９のエミッタは、第１の入力端子４１に、第６のトランジスタのエミッタは、第２の入力端子４２に、それぞれ接続されて、入力端となっている。一方、第５のトランジスタ４９のコレクタは、後述する第２の差動増幅回路１０６を構成する第１及び第２のトランジスタ４５，４６のエミッタに、第６のトランジスタ５０のコレクタは、後述する第３の差動増幅回路１０７を構成する第３及び第４のトランジスタ４７，４８のエミッタに、それぞれ接続されたものとなっている。
【００４２】
第２の差動増幅回路１０６は、ｎｐｎ型の第１及び第２のトランジスタ４５，４６を中心に構成されてなるもので、第１のトランジスタ４５のコレクタは、第８の抵抗器６２を介して直流電源６６の電源電圧ＶDCが印加されるようになっている。一方、第２のトランジスタ４６のコレクタは、負荷抵抗器としての第１の抵抗器５５及び第８の抵抗器６２を介して電源電圧ＶDCが印加されるようになっていると共に、第１の出力端子４３に接続されて、出力端となっている。
また、第１のトランジスタ４５のベースは、後述する第３の差動増幅回路１０７を構成する第３のトランジスタ４７のベースと相互に接続されると共に、第９の抵抗器６３を介して第１のバイアス電源６７によるいわゆるＡＧＣ電圧ＶAGCが印加されるようになっている。
この第１のバイアス電源６７は、入力信号の強度によって、いわゆるＡＧＣ信号を発生するよう構成された回路によって実現されるもので、このようなＡＧＣ信号を発生する回路としては、例えば、平均値ＡＧＣ回路、尖頭値ＡＧＣ回路、キードＡＧＣ回路等の公知・周知の回路でよく、何れか特定のものに限定される必要はないので、ここでの詳細な説明は省略することとする。
【００４３】
さらに、第２のトランジスタ４６のベースは、後述する第３の差動増幅回路１０７を構成する第４のトランジスタ４８のベースと相互に接続されると共に、第１０の抵抗器６４を介して第２のバイアス電源６８による基準電圧ＶREFが印加されるようになっている。
【００４４】
第３の差動増幅回路１０７は、ｎｐｎ型の第３及び第４のトランジスタ４７，４８を主たる構成要素としてなるもので、それぞれのエミッタ、ベースの接続は、先に説明した通りである。
そして、第３のトランジスタ４７のコレクタには、第８の抵抗器６２を介して電源電圧ＶDCが印加されるようになっている。一方、第４のトランジスタ４８のコレクタには、負荷抵抗器としての第２の抵抗器５６及び第８の抵抗器６２を介して電源電圧ＶDCが印加されるようになっていると共に、第２の出力端子４４が接続されて、出力端となっている。
【００４５】
さらに、第２の差動増幅回路１０６の第２のトランジスタ４６のコレクタは、第３の抵抗器５７を介して、第１の平衡増幅回路１０５の第５及び第６のトランジスタ４９，５０のベースに接続される一方、第３の差動増幅回路１０７の第４のトランジスタ４８のコレクタは、第４の抵抗器５８を介して、第５及び第６のトランジスタ４９，５０のベースに接続されている。なお、第２及び第４のトランジスタ４６，４８の負荷としては、上述したような抵抗器に限定される必要はなく、インピーダンスであってもよいものである。
【００４６】
次に、上記構成における動作について説明する。
まず、前提として、第１のバイアス電源６７の電圧ＶAGCは、入力端子４１，４２に印加される入力信号の変化に応じて変わるものであり、入力信号が小さい場合は、電圧ＶAGCも小さく、入力信号が大きい場合には、電圧ＶAGCも大となるものとする。また、ＡＧＣ電圧ＶAGCが小さい場合に、その大きさは、第２のバイアス電源６８の基準電圧ＶREF以下となるように相互の関係が予め設定されているものとする。
かかる前提の下、入力端子４１，４２に入力信号が印加されると、その入力信号は、第１の平衡増幅回路１０５により増幅され、その増幅出力は、次段の第２及び第３の差動増幅回路１０６，１０７に入力される。例えば、入力端子４１，４２に印加された入力信号が小さくなると、それに伴いＡＧＣ電圧ＶAGCも小さくなるが、このＡＧＣ電圧ＶAGCが基準電圧ＶREF以下となると、第２の差動増幅回路１０６の第１のトランジスタ４５及び第３の差動増幅回路１０７の第３のトランジスタ４７のそれぞれのエミッタ電流が減少する一方、第２のトランジスタ４６及び第４のトランジスタ４８のエミッタ電流は、それぞれ増加することとなる。
【００４７】
そして、入力信号がさらに小さくなり、それに伴い電圧ＶAGCが電圧ＶREFに比して充分小さくなると、第２の差動増幅回路１０６の第１のトランジスタ４５及び第３の差動増幅回路１０７の第３のトランジスタ４７のエミッタ電流は共に流れなくなる一方、第２のトランジスタ４６及び第４のトランジスタ４８のそれぞれのエミッタ電流は最大値となり、その電流は、入力段を構成する第１の平衡増幅回路１０５の第５及び第６のトランジスタ４９，５０のコレクタ電流と等しくなる。
かかる状態において、第２の差動増幅回路１０６の第１のトランジスタ４５及び第３の差動増幅回路１０７の第３のトランジスタ４７のエミッタ入力インピーダンスは、エミッタ電流が流れないために最大となる。したがって、入力端子４１，４２に印加され、第１の平衡増幅回路１０５を介して、第２及び第３の差動増幅回路１０６，１０７へ入力された入力信号に対する第１のトランジスタ４５及び第３のトランジスタ４７による減衰量は最小となる。一方、この場合、第２の差動増幅回路１０６の第２のトランジスタ４６及び第３の差動増幅回路１０７の第４のトランジスタ４８の増幅度が最大となるため、第１の平衡増幅回路１０５を経た入力信号は、この第２及び第４のトランジスタ４６，４８による最大の増幅を受け、出力端子４３，４４には最大出力が得られることとなる。
【００４８】
次に、入力信号が大きくなった場合の動作について説明すれば、この場合、入力信号の増大に伴いＡＧＣ電圧ＶAGCも増大してゆくこととなる。そして、電圧ＶAGCが基準電圧ＶREFを越えると、先の入力信号が小さくなった場合とは逆に、第２の差動増幅回路１０６の第２のトランジスタ４６及び第３の差動増幅回路１０７の第４のトランジスタ４８のそれぞれのエミッタ電流が減少することとなる。  一方、第２の差動増幅回路１０６の第１のトランジスタ４５及び第３の差動増幅回路１０７の第３のトランジスタ４７のそれぞれのエミッタ電流は、入力信号の増加に伴い増加し、これら第１及び第３のトランジスタ４５，４７のエミッタ入力インピーダンスは低下することとなる。
【００４９】
そして、入力信号がさらに大となり、電圧ＶAGCが電圧ＶREFに比して充分大となると、第１及び第３のトランジスタ４５，４７のエミッタ電流は最大値となり、入力段を構成する第１の平衡増幅回路１０５の第５及び第６のトランジスタ９，１０のコレクタ電流と、それぞれ等しくなる。
したがって、第１及び第３のトランジスタ４５，４７のエミッタ入力インピーダンスは最小となり、これら第１及び第３のトランジスタ４５，４７における入力信号に対する減衰量は、最大となる。すなわち、換言すれば、第１及び第３のトランジスタ４５，４７は、入力信号に対して、いわばシャント・トランジスタとして作用するようになっている。一方、この際、第２及び第４のトランジスタ４６，４８のそれぞれのエミッタ電流は流れなくなるので、これら第２及び第４のトランジスタ４６，４８における入力信号に対する増幅度は最小となり、結局、出力端子４３，４４における出力信号は最小の状態となる。
このように、この利得制御増幅回路においては、第１及び第３のトランジスタ４５，４７のエミッタ入力インピーダンスの変化と、第２及び第４のトランジスタ４６，４８の電流制御による増幅度の変化との二重の効果により、大きな利得制御が得られるようになっているものである。
【００５０】
また、入力段の第１の平衡増幅回路１０５は、いわゆる共通ベース型の回路であるため、入力インピーダンスが低く、広帯域に渡って安定な増幅動作となるものである。さらに、この第１の平衡増幅回路１０５は、いわゆる逆方向アイソレーションが大きいため、利得制御増幅回路全体として、さらなる利得制御が可能であり、特に、ＵＨＦ帯より高い周波数帯（数ＧＨｚの周波数帯）であっても実用的な利得制御が可能なものである。換言すれば、この利得制御増幅回路は、広い周波数帯域に渡って、利得制御可能な入力信号の変化幅を大（いわゆるダイナミックレンジが大）とすることができ、入力信号に大きな変動があっても、後段の回路に安定した出力を供給できるようになっているものである。
【００５１】
そして、この利得制御増幅回路は、上述したような基本的な動作に加えて、次述するような動作を有してなるものである。
すなわち、まず、入力信号が極めて小さい場合、ＡＧＣ電圧ＶAGCは、基準電圧ＶREFよりも充分小さいので、第２の差動増幅回路１０６の第１のトランジスタ４５及び第３の差動増幅回路１０７の第３のトランジスタ４７のコレクタ電流は遮断される一方、第２のトランジスタ４６及び第４のトランジスタ４８のそれぞれのコレクタ電流は最大となることは先に説明した通りであるが、この際、負荷抵抗器としての第１及び第２の抵抗器５５，５６における電圧降下が最大となる。すなわち、直流電源６６から第１及び第２の抵抗器５５，５６を介して第２及び第４のトランジスタ４６，４８に最大のコレクタ電流が供給されるためである。したがって、この場合の第２及び第４のトランジスタ４６、４８のコレクタ電圧は最低値となる。
【００５２】
一方、第２のトランジスタ４６のコレクタは、第３の抵抗器５７を介して、第４のトランジスタ４８のコレクタは、第４の抵抗器５８を介して、共に第１の平衡増幅回路１０５を構成する第５及び第６のトランジスタ４９，５０のベースに接続されている。しかも、これら第５及び第６のトランジスタ４９，５０のベースは、第５の抵抗器５９を介してアースされているため、第５のトランジスタ４９のベースには、第２のトランジスタ４６のコレクタ電圧を、第３及び第５の抵抗器５７，５９の抵抗比に応じて分圧した電圧が、第６のトランジスタ５０のベースには、第４のトランジスタ４８のコレクタ電圧を、第４及び第５の抵抗器５８，５９の抵抗比に応じて分圧した電圧が、それぞれ印加されることとなる。すなわち、この場合には、第２及び第４のトランジスタ４６、４８のコレクタ電圧は最低値となっているため、第５及び第６のトランジスタ４９，５０のベースに上述のようにして印加されるベースバイアス電圧も最も低いものとなる。
【００５３】
一方、入力信号が大きくなる場合、ＡＧＣ電圧ＶAGCは、入力信号の増大と共に大きくなるので、上述とは逆に、第１及び第３のトランジスタ４５，４７のコレクタ電流は、徐々に増加して最大値に達する。
それとは逆に、第２及び第４のトランジスタ４６，４８のコレクタ電流は、徐々に減少してゆき、最終的には流れなくなる。
したがって、負荷抵抗器としての第１及び第２の抵抗器５５，５６における電圧降下は、徐々に小さくなり、最終的にはなくなることとなる。
このため、第２及び第４のトランジスタ４６，４８のコレクタ電圧は、入力信号が大きくなるに伴い上昇し、最終的には、直流電源６６の電圧ＶDCに略達することとなる。
【００５４】
すなわち、第１の平衡増幅回路１０５の第５及び第６のトランジスタ４９，５０の各々のベースバイアス電圧は、入力信号が大きくなるに伴い徐々に上昇し、第２及び第４のトランジスタ４６，４８が遮断状態となるまで増加し続けることとなる。
ところで、第１の平衡増幅回路１０５の第５のトランジスタ４９のエミッタは、第６の抵抗器６０を介して、第６のトランジスタ５０のエミッタは、第７の抵抗器６１を介して、共にアースに接続されているため、第５及び第６のトランジスタ９，１０のコレクタ電流は、上述したような入力信号の変化に伴うベースバイアス電圧の変化に比例するものとなる。すなわち、第５及び第６のトランジスタ９，１０のコレクタ電流は、入力信号が極めて小さい状態から徐々に大きくなるにつれて増加してゆき、やがて最大値に達することとなる。
【００５５】
図１６には、ＡＧＣ電圧ＶAGCの変化に対する第１の平衡増幅回路１０５の第５のトランジスタ４９のコレクタ電流の変化特性を試験した例が示されており、同図によれば、所定の範囲において、ＡＧＣ電圧ＶAGCの増加に伴い第５のトランジスタ４９のコレクタ電流が略比例して増加するものとなっていることが確かめられる。すなわち、この利得制御増幅回路は、入力信号の増加に伴い回路電流が増加する、いわゆるフォワードＡＧＣ特性を有しているものとなっていることが図１６により確かめられる。
【００５６】
そして、このフォワードＡＧＣ特性により、入力信号が大きくなるにつれて、この利得制御増幅回路は、いわゆる電流歪み特性が向上することとなる。
具体的には、図１４に示されたような特性曲線により確認することができる。すなわち、図１４は、ＡＧＣ電圧ＶAGCの変化に対する伝達特性及び相互変調歪み特性を示したもので、まず、同図において、二点鎖線で示された特性曲線は、基本波の伝達特性を示すものである。
この試験例では、第１の入力信号として８５０ＭＨｚを、第２の入力信号として８６０ＭＨｚを、共に−１５ｄＢｍで入力した場合において、ＡＧＣ電圧ＶAGCが変化した際の、出力レベルの変化を示したものとなっており、いずれの入力信号もＶAGCの増加と共に略同一に出力レベルが低下してゆくものとなっている。
【００５７】
一方、図１４において、実線で示された特性曲線は、上述したと同一の入力信号の条件の下におけるＡＧＣ電圧ＶAGCの変化に対する相互変調歪み波のレベル変化を示すものである。
これに対して、従来の回路、例えば、図１３で示されたような構成を有してなるものにおける同様な基本波の伝達特性及び相互変調歪み特性は、図１５に示されたようなものとなる。
すなわち、同図において、二点鎖線で表された特性曲線は、基本波の伝達特性を、実線で表された特性曲線は、相互変調歪み特性を、それぞれ示すものである。なお、入力信号の条件は、上述の場合と同様である。
【００５８】
ところで、増幅利得の減衰時の歪み特性の良し悪しは、上述した基本波の伝達特性（図１４おいて二点鎖線の特性曲線参照）と相互変調歪み特性（図１４において実線の特性曲線参照）との差で表されるが、図１４のそれと、図１５のそれとを比較すると、図１４に示された本発明に係る利得制御増幅回路の減衰時の歪み特性が、従来回路に比して大凡１０乃至２０ｄＢｍ程度の改善がなされていることが確認できる。
【００５９】
また、図１８には、従来回路におけるＡＧＣ電圧ＶAGCの変化に対する直流電源からの供給電流（電源電流）の変化例が示されているが、従来回路では、ＡＧＣ電圧ＶAGCの変化に関わらず、直流電源からの供給電流（電源電流）は略一定となっている。
これに対して、本発明に係る利得制御増幅回路においては、図１７に示されたように、直流電源６６による供給電流（電源電流）は、所定の範囲において、ＡＧＣ電圧ＶAGCの変化に伴い増加するようになっていることが確認できる。すなわち、本発明に係る利得制御増幅回路では、ＡＧＣ電圧の増加（換言すれば、伝達利得の減衰）に伴い供給電流（電源電流）が増加するようになっており、いわゆるフォワードＡＧＣ特性を有し、減衰時の歪み特性が非常に良好なものとなっているということができる。
【００６０】
次に、第２の構成例について、図１１を参照しつつ説明する。なお、図１０に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。この第２の構成例は、第１の定電流回路１０９と、第２及び第３の差動増幅回路１０６，１０７との間に、第４の平衡増幅回路１０８を設けてなるものである。すなわち、第４の平衡増幅回路１０８は、ｎｐｎ型の第１３及び第１４のトランジスタ５１，５２を中心に構成されてなるもので、両者のベースは、相互に接続されると共に、第１１の抵抗器６５を介して第３のバイアス電源６９に接続されて、直流電圧ＶBが印加されるようになっている。
【００６１】
また、第７のトランジスタ５１のコレクタは、第１及び第２のトランジスタ４５，４６のエミッタに、第８のトランジスタ５２のコレクタは、第３及び第４のトランジスタ４７，４８のエミッタに、それぞれ接続されている。
一方、第７のトランジスタ５１のエミッタは、第５のトランジスタ４９のコレクタと共に、第１の入力端子４１に、また、第８のトランジスタ５２のエミッタは、第６のトランジスタ５０のコレクタと共に、第２の入力端子４２に、それぞれ接続されたものとなっている。
【００６２】
かかる構成においては、第１の定電流回路１０９の第１１及び第１２のトランジスタ４９ａ，５０ａのコレクタ・アース間インピーダンスは、一般に第６及び第７の抵抗器６０，６１より充分大きいものであり、また、第４の平衡増幅回路１０８のエミッタ入力インピーダンスより充分大きいので、入力端子４１，４２より入力された信号は、アースに殆ど漏洩することなく、効率良く第４の平衡増幅回路１０８に注入されることとなる。また、この第２の構成例においては、入力端子４１，４２に平衡入力信号が印加された場合、アースとの絶縁が確保されることとなる。なお、この第２の構成例における全体的な回路動作は、上述した点を除けば、図１０で説明した回路構成例と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００６３】
次に、第３の回路構成例について図１２を参照しつつ説明する。
なお、図１０に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の回路構成例は、先に図１０に示された第１の回路構成例に対して、第３及び第４の抵抗器５７，５８への電流供給のために、次述するようにｎｐｎ型の第９及び第１０のトランジスタ５３，５４を付加してなるものである。
すなわち、まず、第９のトランジスタ５３は、そのベースが第２の差動増幅回路１０６の第２のトランジスタ６のコレクタと第１の抵抗器５５との接続点に接続され、また、そのコレクタには、第８の抵抗器６２を介して電源電圧ＶDCが印加されるようになっている。そして、第９のトランジスタ５３のエミッタは、第３の抵抗器５７に接続されている。
【００６４】
一方、第１０のトランジスタ５４は、そのベースが第３の差動増幅回路１０７の第４のトランジスタ４８のコレクタと第２の抵抗器５６との接続点に接続され、また、そのコレクタには、第８の抵抗器６２を介して電源電圧ＶDCが印加されるようになっている。そして、第１０のトランジスタ５４のエミッタは、第４の抵抗器５８に接続されている。
かかる構成においては、第３の抵抗器５７への電流は、図１０に示された構成例のように負荷抵抗器としての第１の抵抗器５５から供給されるのではなく、第９のトランジスタ５３のエミッタ電流が供給される一方、第４の抵抗器５８への電流は、図１０に示された構成例のように負荷抵抗器としての第２の抵抗器５６から供給されるのではなく、第１０のトランジスタ５４のエミッタ電流が供給されるようになっている。
そのため、図１０に示された回路構成例におけるような第１及び第２の抵抗器５５，５６での電圧降下が低減されることとなるものである。
【００６５】
また、第９及び第１０のトランジスタ５３，５４のベース・エミッタ間電圧ＶBEは、第１の平衡増幅回路１０５の第５及び第６のトランジスタ４９，５０のそれぞれのベース・エミッタ間電圧ＶBEの温度ドリフトによる電圧変化を相殺するように作用するため、温度ドリフトによるバイアス電圧の変動が抑圧されるようになっている。
なお、この第３の構成例における全体的な回路動作は、上述した点を除けば、図１０で説明した第１の構成例と基本的に同様であるので、ここでの詳細な説明は省略することとする。
【００６６】
上述した発明の実施の形態においては、いずれの回路構成例も、ｎｐｎ型トランジスタを用いたが、勿論これに限定される必要はなく、ｐｎｐ型トランジスタを用いて同様に構成してもよく、さらに、バイポーラトランジスタに代えて電界効果トランジスタ等の他の形態のトランジスタを用いて構成してもよいものである。
また、いずれの回路構成例においても、第１のバイアス電源３１と第２のバイアス電源３２の接続位置を示したが、勿論これに限定される必要はなく、上述したそれぞれの回路構成例において、第１のバイアス電源３１と第２のバイアス電源３２の接続位置を相互に入れ替えた構成としてもよい。
【００６７】
【発明の効果】
以上、述べたように、請求項１乃至３記載の発明によれば、入力信号に応じて変化される第１のバイアス電圧と所定電圧の第２のバイアス電圧との相対関係に応じて、入力信号のレベルに略比例して増幅度が変わるよう設けられたトランジスタと、入力信号に略比例して入力信号に対する減衰量が変わるよう設けられたトランジスタを用いて構成された利得制御増幅回路において、特に、入力信号のレベルに略比例して増幅度が変わるよう設けられたトランジスタのコレクタ側における電圧降下を利用して、回路の動作電流が制御されるような構成とすることにより、第１の差動増幅回路のバイアス電圧が、入力信号が小さい状態から徐々に大きくなるにつれて増加して最大値に達するため、入力信号が小さい場合には、回路の動作電流は小さく、入力信号が大きい場合には、回路の動作電流が大となり、従来に比して大信号入力状態における動作電流の確保ができ、低利得状態での歪み特性の改善がなされるものである。特に、第２の差動増幅回路の第２のトランジスタ及び第３の差動増幅回路の第４のトランジスタのコレクタ・エミッタ間電圧が充分確保できるようになるため、大信号入力時における非常に良好な歪み特性を得ることができるものである。
【００６８】
特に、請求項２記載の発明においては、上記効果に加えて、入力端子から入力された信号が、アースに漏洩されることが殆どなく、効率良く第４の平衡増幅回路へ入力信号の注入がなされるという効果を奏するものである。
また、請求項３記載の発明においては、上記効果に加えて、温度ドリフトに伴うバイアス電圧の変動を少なくでき、安定性が良く、信頼性の高い利得制御増幅回路を提供することができるという効果を奏するものである。
【００６９】
以上、述べたように、請求項４乃至６記載の発明によれば、入力信号に応じて変化される第１のバイアス電圧と所定電圧の第２のバイアス電圧との相対関係に応じて、入力信号のレベルに略比例して増幅度が変わるよう設けられたトランジスタと、入力信号に略比例して入力信号に対する減衰量が変わるよう設けられたトランジスタを用いて構成された利得制御増幅回路において、特に、入力信号のレベルに略比例して増幅度が変わるよう設けられたトランジスタのコレクタ側における電圧降下を利用して、回路の動作電流が制御されるような構成とすることにより、第１の平衡増幅回路のバイアス電圧が、入力信号が小さい状態から徐々に大きくなるにつれて増加して最大値に達するため、入力信号が小さい場合には、回路の動作電流は小さく、入力信号が大きい場合には、回路の動作電流が大となり、従来に比して大信号入力状態における動作電流の確保ができ、低利得状態での歪み特性の改善がなされるものである。特に、第２の差動増幅回路の第２のトランジスタ及び第３の差動増幅回路の第４のトランジスタのコレクタ・エミッタ間電圧が充分確保できるようになるため、大信号入力時における非常に良好な歪み特性を得ることができるものである。
【００７０】
特に、請求項５記載の発明においては、上記効果に加えて、入力端子から入力された信号が、アースに漏洩されることが殆どなく、効率良く第４の平衡増幅回路へ入力信号の注入がなされるという効果を奏するものである。
また、請求項６記載の発明においては、上記効果に加えて、温度ドリフトに伴うバイアス電圧の変動を少なくでき、安定性が良く、信頼性の高い利得制御増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】第１の発明に係る利得制御増幅回路の第１の回路構成例を示す回路図である。
【図２】第１の発明に係る利得制御増幅回路の第２の回路構成例を示す回路図である。
【図３】第１の発明に係る利得制御増幅回路の第３の回路構成例を示す回路図である。
【図４】従来の回路構成例を示す回路図である。
【図５】第１の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する出力変化を示す伝達利得特性及び相互変調歪み特性を表す特性線図である。
【図６】従来回路におけるＡＧＣ電圧の変化に対する出力変化を示す伝達利得特性及び相互変調歪み特性を表す特性線図である。
【図７】第１の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する第１の差動増幅回路を構成する第５のトランジスタのコレクタ電流の変化を示す特性線図である。
【図８】第１の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する直流電源からの供給電流の変化を示す特性線図である。
【図９】従来回路におけるＡＧＣ電圧の変化に対する直流電源からの供給電流の変化を示す特性線図である。
【図１０】第２の発明に係る利得制御増幅回路の第１の回路構成例を示す回路図である。
【図１１】第２の発明に係る利得制御増幅回路の第２の回路構成例を示す回路図である。
【図１２】第２の発明に係る利得制御増幅回路の第３の回路構成例を示す回路図である。
【図１３】従来の回路構成例を示す回路図である。
【図１４】第２の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する出力変化を示す伝達利得特性及び相互変調歪み特性を表す特性線図である。
【図１５】従来回路におけるＡＧＣ電圧の変化に対する出力変化を示す伝達利得特性及び相互変調歪み特性を表す特性線図である。
【図１６】第２の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する第１の差動増幅回路を構成する第５のトランジスタのコレクタ電流の変化を示す特性線図である。
【図１７】第２の発明に係る利得制御増幅回路におけるＡＧＣ電圧の変化に対する直流電源からの供給電流の変化を示す特性線図である。
【図１８】従来回路におけるＡＧＣ電圧の変化に対する直流電源からの供給電流の変化を示す特性線図である。
【符号の説明】
１…第１の入力端子
２…第２の入力端子
３…第１の出力端子
４…第２の出力端子
３０…直流電源
３１…第１のバイアス電源
３２…第２のバイアス電源
４１…第１の入力端子
４２…第２の入力端子
４３…第１の出力端子
４４…第２の出力端子
６６…直流電源
６７…第１のバイアス電源
６８…第２のバイアス電源
１００…第１の差動増幅回路
１０１…第２の差動増幅回路
１０２…第３の差動増幅回路
１０４…第４の平衡増幅回路
１０５…第１の平衡増幅回路
１０６…第２の差動増幅回路
１０７…第３の差動増幅回路
１０８…第４の平衡増幅回路
１０９…第１の定電流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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