(57)【特許請求の範囲】
【請求項１】
表示部の画素をサブフィールド方式で点灯させて映像を表示する表示装置であって、
入力映像信号を複数のサブフィールドのサブフィールドデータに変換する入力信号処理手段と、
該表示部の画素をアドレスするタイミングを制御する制御手段と、
該入力信号処理手段と該制御手段とからの出力に基づいて、該表示部の該画素をアドレスし、点灯させる駆動手段と
を有し、
該入力信号処理手段は、隣り合う複数のラインでのディジタル化した該入力映像信号を複数の周波数成分に変換する手段と、変換された該周波数成分のうちの所定の周波数成分の所定個数の下位ビットを０とした後に逆変換する手段とを含む構成をなして、少なくとも１つの下位側サブフィールドで該複数のラインのサブフィールドデータを同一にし、
該制御手段により、サブフィールドデータが同一とされた該下位側サブフィールドで該複数のラインの点灯すべき該画素を同時にアドレスするように動作させることにより、アドレス制御時間を短くし、
該駆動手段で表示部を駆動して該入力映像信号に対応する映像を表示するようにしたことを特徴とする表示装置。
【請求項２】
請求項１において、
前記入力信号処理手段は、最も発光重みの小さい最下位サブフィールドを含む下位側サブフィールドの複数のラインのアドレス信号を同一とするようにしたことを特徴とする表示装置。
【請求項３】
請求項１または２において、
前記下位側サブフィールドの数を外部から設定できるように構成したことを特徴とする表示装置。
【請求項４】
請求項１，２または３において、
前記入力信号処理手段は、前記少なくとも１つの下位側サブフィールドの隣接する２ラインのアドレス信号を同一とするようにしたことを特徴とする表示装置。
【請求項５】
表示部の画素をサブフィールド方式で点灯させて映像を表示する表示方法であって、
少なくとも１つの下位側サブフィールドで、隣り合う複数のラインでのディジタル化された入力映像信号を複数の周波数成分に変換し、変換された該周波数成分のうちの所定の周波数成分の所定個数の下位ビットを０とした後に逆変換することにより、少なくとも１つの下位側サブフィールドで該複数のラインのサブフィールドデータを同一にするように、該入力映像信号を複数のサブフィールドのサブフィールドデータに変換する入力信号処理を行ない、
該表示部の画素をアドレスするタイミングを制御する制御処理を行ない、
該入力信号処理と該制御処理とからの出力に基づいて、該表示部の該画素をアドレスして点灯させ、
該制御処理により、サブフィールドデータが同一とされた該下位側サブフィールドで該複数のラインの点灯すべき該画素を同時にアドレスするように動作させることによりアドレス制御時間を短くするようにし、
該表示部を駆動して該入力映像信号に対応する映像を表示するようにしたことを特徴とする表示方法。
【請求項６】
請求項５において、
前記入力信号処理は、最も発光重みの小さい最下位サブフィールドを含む下位側サブフィールドの複数のラインのアドレス信号を同一とするようにしたことを特徴とする表示方法。
【請求項７】
請求項５または６において、
前記下位側サブフィールドの数を外部から設定できるように構成したことを特徴とする表示方法。
【請求項８】
請求項５，６または７において、
前記入力信号処理は、前記少なくとも１つの下位側サブフィールドの隣接する２ラインのアドレス信号を同一とするようにしたことを特徴とする表示方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置および表示方法に係わり、特に、サブフィールド方式により階調表現を行ない、夫々のサブフィールドでライン毎のデータを順次出力して表示する表示装置および表示方法に関する。
【０００２】
【従来の技術】
近年、従来から用いられていたブラウン管（ＣＲＴ）表示装置に代わって、薄型軽量で、画面歪みが少なく地磁気の影響を受けにくい、液晶やプラズマを用いたフラットパネルディスプレイが用いられるようになってきた。特に、自発光型による広い視野角を有し、大型パネルが比較的容易に作成可能なプラズマディスプレイが映像信号の表示装置として注目されている。
【０００３】
一般に、プラズマディスプレイは、発光と非発光の中間の階調表示が困難であるので、中間階調を表示するためには、サブフィールド方式と呼ばれる方式が用いられている。このサブフィールド方式では、１フィールドの時間幅を複数のサブフィールドに分割し、夫々のサブフィールドに固有の発光重みを割り当て、各サブフィールドの発光と非発光を制御することにより、１フィールドの輝度の階調を表現している。
【０００４】
【発明が解決しようとする課題】
現在、プラズマディスプレイの主流となっているアドレス−サステイン分離方式では、１つのサブフィールドが放電セルの状態を初期化するリセット期間，放電セルの点灯・不点灯を制御するアドレス制御期間及びその発光量を決定するサステイン期間などを制御する制御パルスから構成されている。これらの制御パルスは、安定した発光制御を実現するために、所定の時間幅より短くすることはできない。このアドレス制御期間では、ライン毎に点灯・非点灯を制御するデータに基づいてアドレス処理が行なわれるため、高解像度のパネルでは、ライン数の増加により多くの時間が必要となる。このため、１フィールド期間内に構成可能なサブフィールドの数が制限されたり、十分な輝度が得られないという問題があった。例えば、アドレス制御処理に１ライン当り２μｓ要する表示パネルを用いて垂直解像度１０００ラインの高精細パネルを実現しようとする際には、１サブフィールド当り２ｍｓ（＝２μｓ×１０００ライン）のアドレス制御期間が必要となる。一般に、映像信号を劣化することなく表示するためには、２５６階調（８ビット）程度必要とされているが、約１６．６ｍｓの１フィールド期間に８サブフィールドを構成しようとすると、サステイン期間に割り当てる時間はほとんどなくなってしまう。このように、１フィールドの期間のほとんどをサブフィールド毎のアドレス制御期間に割り当ててしまうことになるため、パネル発光に寄与するサステイン期間を十分確保できないという問題があった。
【０００５】
また、サブフィールド数を制限した場合、例えば、６サブフィールド６４階調に制限したような場合には、十分な階調数が表現できず、高画質の表示装置を実現することが困難であった。
【０００６】
さらに、サブフィールド方式による階調表示固有の問題として、動画像の画質を劣化させてしまう擬似輪郭妨害がある。この擬似輪郭妨害を低減させるためには、サブフィールド数を増加させて１フィールド内の発光分布や発光の重心を制御する手法が用いられている。表現可能な階調数が同一の条件では、サブフィールド数が多いほど制御可能な発光パターンが増加するため、擬似輪郭妨害を低減する効果は大きくなる。従って、十分なサブフィールド数が得られない場合には、この擬似輪郭妨害によって動画像表示時の画質が著しく劣化してしまうという問題があった。
また、従来の表示装置では、基本的には、入力された信号を忠実に表示することに終始しており、一部に階調数の不足を補うためのディザや誤差拡散処理、あるいは平均輝度の制御など人間の視覚特性を考慮して高画質を得る手法も用いられているが、信号の振幅を制御する程度のものであった。
さらに、特開平１１−２４６２８号公報に示されるように、下位ビットに相当するサブフィールドでは、飛び越し走査によってアドレス制御時間を短縮する手法や、飛び越し走査の代わりに、走査電極を２本同時に選択して書込み動作を行なう方式も開示されているが、具体的な信号の生成方法が示されていない。
【０００７】
映像信号の各ラインは１画面の垂直方向にサンプリングしたデータであり、飛び越し走査によってサンプリングデータを間引く際には、折り返し妨害低減のため、事前に垂直解像度を半減させておく必要がある。これにより、垂直解像度は半減することになり、解像度感の欠落した画像となってしまう。また、事前に垂直解像度を半減させずにサンプリングデータを間引いた場合には、折り返し妨害により、高い周波数成分の信号が低い周波数に変換され、大きな画質劣化の要因となることが知られている。
【０００８】
本発明の目的は、人間の視覚特性や映像信号の統計的な性質を積極的に利用して、必要に応じて表示画像の解像度情報量を制限し、総合的な画質を向上させた表示装置および表示方法を提供することにある。
【０００９】
本発明の他の目的は、フィールドの時間内に占める総アドレス制御期間を改善して、十分なサブフィールド数を確保し、階調表現、擬似輪郭妨害の対策、さらには、高輝度表示の実現を可能にした高解像度の表示装置および表示方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。
【００１１】
第１の手段として、入力信号に基づいて、点灯画素及び発光輝度を制御する表示装置において、設定に応じて表示解像度情報を制限し、点灯画素を制御する時間を短くすることを特徴とする。
【００１２】
また、第２の手段として、サブフィールド方式により階調表現を行なう表示装置において、所定のサブフィールドにおいて、表示解像度情報を制限し、アドレス制御期間を短縮化することを特徴とする。
【００１３】
また、第３の手段として、第２の手段において、前記アドレス制御期間を短縮化するサブフィールドが、最も発光重みの小さい最下位サブフィールドを含む１つ以上のサブフィールドであることを特徴とする。
【００１４】
また、第４の手段として、第２の手段において、前記アドレス制御期間を短縮化するサブフィールドが、最も発光重みの小さい最下位サブフィールドを除いた１つ以上の下位サブフィールドであることを特徴とする。
【００１５】
また、第５の手段として、第２の手段において、前記アドレス制御期間を短縮化するサブフィールドの数が、当該表示装置の外部からの設定により変化することを特徴とする。
【００１６】
また、第６の手段として、サブフィールド方式により階調表現を行ない、夫々のサブフィールドの点灯・非点灯の制御をライン単位で行なう表示装置において、所定のサブフィールドにおいて、隣接する複数ラインを同一データで同時に制御することを特徴とする。
【００１７】
また、第７の手段として、第６の手段において、前記同一データで同時に制御するサブフィールドが、最も発光重みの小さい最下位サブフィールドを含む１つ以上のサブフィールドであることを特徴とする。
【００１８】
また、第８の手段として、第６の手段において、前記同一データで同時に制御するサブフィールドが、最も発光重みの小さい最下位サブフィールドを除いた１つ以上の下位サブフィールドであることを特徴とする。
【００１９】
また、第９の手段として、第６の手段において、前記同一データで制御するラインの組み合わせがフィールドあるいはフレーム単位で変化する構成であることを特徴とする。
【００２０】
また、第１０の手段として、第６の手段において、前記同一データで制御するラインの組み合わせが１フィールド内のサブフィールドで互いに異なる組み合わせであることを特徴とする。
【００２１】
また、第１１の手段として、第６の手段において、前記同一データで同時に制御するサブフィールドの数が、当該表示装置の外部からの設定により、変化することを特徴とする。
【００２２】
また、第１２の手段として、第６の手段において、前記同一データで同時に制御するラインの数が、当該表示装置の外部からの設定により、変化することを特徴とする。
【００２３】
また、第１３の手段として、第６の手段において、前記同一データで同時に制御するラインが隣接する２ラインであることを特徴とする。
【００２４】
また、第１４の手段として、入力信号に基づいて点灯画素及び発光輝度を制御して画像表示する表示方法において、設定に応じて表示解像度情報を制限して点灯画素を制御する時間を短くすることを特徴とする。
【００２５】
また、第１５の手段として、サブフィールド方式により階調表現を行なって画像表示する表示方法において、所定のサブフィールドにおいて、表示解像度情報を制限し、アドレス制御期間を短縮化することを特徴とする。
【００２６】
また、第１６の手段として、第１５の手段において、前記アドレス制御期間を短縮化するサブフィールドの数が、外部からの設定により、変化することを特徴とする。
【００２７】
また、第１７の手段として、サブフィールド方式により階調表現を行ない、夫々のサブフィールドの点灯・非点灯の制御をライン単位で行なって画像表示する表示方法において、所定のサブフィールドにおいて、隣接する複数ラインを同一データで同時に制御することを特徴とする。
【００２８】
また、第１８の手段として、第１７の手段において、前記同一データで同時に制御するサブフィールドの数が、外部からの設定により、変化することを特徴とする。
【００２９】
【発明の実施の形態】
以下に、本発明に係る実施形態を図面を用いて説明する。
【００３０】
図１は一般的なＡＣ３電極型プラズマディスプレイの放電セルと電極の配置を模式的に示したものである。
【００３１】
同図において、５１０１，５１０２，５１０３，５１０４はＸサステイン電極、５２０１，５２０２，５２０３，５２０４はＹサステイン電極、５３００，５３０１はアドレス電極である。各アドレス電極５３００，５３０１は背面板、Ｘサステイン電極５１０１〜５１０４及びＹサステイン電極５２０１〜５２０４は前面板上に形成されており、Ｘサステイン電極及びＹサステイン電極の電極対とアドレス電極の交点に画素が形成される。これらの電極間の放電により、同図に示すように、パネル上に画素５４１０，５４１１，５４２０，５４２１，５４３０，５４３１，５４４０，５４４１が形成される。
【００３２】
図２は本発明と対比するために示した従来技術でのアドレス制御期間におけるＹサステイン電極５２０１〜５２０４及びアドレス電極５３００〜５３０１の印加電圧を示す図である。
【００３３】
同図に示すように、Ｙ１サステイン電極５２０１，Ｙ２サステイン電極５２０２，Ｙ３サステイン電極５２０３，Ｙ４サステイン電極５２０４の順にスキャンパルスが印加され、ライン毎に点灯・非点灯を制御するアドレスパルスがＡ０アドレス電極５３００，Ａ１アドレス電極５３０１に印加される。
【００３４】
ここで、時刻Ｔ１では、Ｙ１サステイン電極５２０１にスキャンパルスが印加されているので、第１ラインの画素５４１０，５４１１の点灯・非点灯が制御される。この例では、Ａ０アドレス電極５３００及びＡ１アドレス電極５３０１にはともにアドレス電圧が印加されているので、Ａ０アドレス電極−Ｙ１サステイン電極間，Ａ１アドレス電極−Ｙ１サステイン電極間でアドレス放電が生じ、これに続くサステイン期間での発光可能なように壁電荷が形成される。以降、時刻Ｔ２では、第２ラインの画素５４２０と画素５４２１、時刻Ｔ３では、第３ラインの画素５４３０と画素５４３１、時刻Ｔ４では、画素５４４０と画素５４４１の点灯・非点灯を制御するアドレス処理が夫々行なわれる。このようなライン毎のアドレス処理により、必要に応じてセル内の壁電荷が形成され、これに続くサステイン期間において、発光が制御される。
【００３５】
図３は本発明と対比するために示した従来技術での１フィールドが３つのサブフィールド（ＳＦ１，ＳＦ２，ＳＦ３）から構成されたフィールド構成を示す図である。
【００３６】
同図において、１０は各サブフィールドにおいて放電セルの状態を初期化するリセット期間、２０は各サブフィールドにおいて各画素の点灯・非点灯を制御するアドレス制御期間、３１，３２，３３は夫々のサブフィールドにおける発光量を決定するサステイン期間である。このサステイン期間３１〜３３では、アドレス制御期間２０で発光可能なように壁電荷が形成された放電セルについて、サステインパルス数に応じた発光が行なわれる。サブフィールド方式では、階調表現を実現するために、各サブフィールドＳＦ１〜ＳＦ３には、夫々に対応した発光重みが割り当てられている。ここでは、各サブフィールドＳＦ１〜ＳＦ３のサステイン期間３１，３２，３３におけるサステインパルス数は概略４：２：１の発光重みとなるように構成されている。これにより、サブフィールドＳＦ１〜ＳＦ３のいずれも発光しない階調０から、全てのサブフィールドＳＦ１〜ＳＦ３が発光する階調７（＝３＋２＋１）までの階調を表現することができる。ここで、表示可能な最大輝度（階調７）は、サブフィールドＳＦ１〜ＳＦ３の各サステイン期間３１，３２，３３におけるサステインパルス数の合計で決定されるために、１フィールド内のアドレス制御期間２０などの発光に寄与しない時間が長くなると、輝度が十分確保できず、良好な画質を得ることができない。また、アドレス制御期間２０は表示ライン数に比例した時間を必要とし、また、１サブフィールドに１つのアドレス制御期間が必要となるものである。このため、高解像度の表示パネルを実現しようとする場合には、十分なサブフィールド数が確保できず、表示階調数が不足したり、輝度が低下したりして画質が劣化してしまうという問題がある。
【００３７】
図４は本発明の第１の実施形態に係わり、図３に示す従来のフレーム構成に比べて、サブフィールド（ＳＦ１，ＳＦ２，ＳＦ３）のうち、発光重みの少ない下位サブフィールドＳＦ３のアドレス制御期間を半分に設定したフィールド構成を示す図である。
【００３８】
同図において、２１はサブフィールドＳＦ３のアドレス制御期間が図３に示すものと比べて半分の期間に設定されたアドレス制御期間である。なお、その他の構成は図３に示す同符号の構成に対応する。
【００３９】
同図において、サブフィールドＳＦ１，ＳＦ２では、図３に示す場合と同様に、リセット期間１０で放電セルを初期化し、アドレス制御期間２０でライン毎に点灯・非点灯画素が選択処理される。サステイン期間３１，３２では、アドレス制御期間２０で選択された画素を夫々の発光重みに応じて発光させる。サブフィールドＳＦ３では、リセット期間１０に続くアドレス制御期間２１で隣接する２ライン同時にアドレス処理を行なうようにすることにより、データ間引きによりアドレス制御期間２０が短縮化されて１ライン当たり半分の時間でアドレス制御処理を行なうことができる。
【００４０】
図５は本実施形態でのアドレス制御期間におけるＹサステイン電極５２０１〜５２０４及びアドレス電極５３００〜５３０１の印加電圧を示す模式図である。
【００４１】
同図に示すように、Ｙ１サステイン電極５２０１及びＹ２サステイン電極５２０２が同時にスキャンパルスが印加されることにより、２ライン同時に同一データによりアドレス処理が行なわれる。Ｙ１サステイン電極５２０１，Ｙ２サステイン電極５２０２に引き続いて、Ｙ３サステイン電極５２０３及びＹ４サステイン電極５２０４が同時にアドレス処理される。このように２ラインづつ同時にスキャンパルスを印加してアドレス処理を行なうことにより、１画面の総ラインのスキャンに要する時間を半分に短縮することができる。
【００４２】
なお、図５に示す例では、２ライン同時のアドレス処理としたが、２ラインに限ることなく、３ラインあるいは４ライン同時の処理としてもよく、この際に必要なアドレス時間は１／３あるいは１／４に短縮することができる。また、このアドレス短縮化の処理は、最も発光重みの少ない最下位サブフィールドＳＦ３に限ることなく、サブフィールドＳＦ２あるいはサブフィールドＳＦ２とサブフィールドＳＦ３の両方に適応するものであってもよい。また、サブフィールドＳＦ２は２ラインの同時アドレス処理によりアドレス処理期間を１／２にし、サブフィールドＳＦ３は３ラインの同時アドレス処理によりアドレス処理期間を１／３に短縮化させるように構成してもよい。このような処理を行なうことにより、発光重みの小さい下位サブフィールドの垂直解像度情報は失われてしまうが、画像平坦部の滑らかな表示は問題なく表示することができ、また、発光重みの大きな上位サブフィールドによりエッジ部の信号は再現されるため、ほとんど画質の劣化はなく、高輝度の画像表示が可能となる。
【００４３】
このように、本実施形態によれば、特定のサブフィールドでアドレス制御データ数を減らすことにより、１フィールド内での直接発光に寄与しないアドレス制御期間を短縮し、その分、サステイン期間３１，３２，３３に割り当てて高輝度化したり、または、サブフィールド数を増加させて高画質化を図ることが可能となる。
【００４４】
また、本実施形態によれば、常に隣接する２ラインが同一のデータでアドレス処理されるが、隣接画素間では、画像の相関性によって類似したデータとなりやすく、また、発光重みの小さいサブフィールドＳＦ３に対してこの処理を行なうことにより、ほとんど画質を劣化させることなく、アドレス処理期間を短縮することができる。
【００４５】
図６は本発明の第２の実施形態に係わり、図３に示す従来のフレーム構成に比べて、サブフィールドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のうち発光重みの少ない下位サブフィールドＳＦ３〜ＳＦ４のアドレス制御期間を半分にしたフィールド構成を示す図である。
同図において、２１はサブフィールドＳＦ３，ＳＦ４のアドレス制御期間が図３に示すものと比べて半分の期間に設定したアドレス制御期間、３４は増加したサブフィールドＳＦ４のサステイン期間である。その他の構成は図３に示す同符号の構成に対応する。
【００４６】
同図において、サブフィールドＳＦ１，ＳＦ２では、図３の場合と同様に、リセット期間１０で放電セルを初期化し、アドレス制御期間２０でライン毎に点灯・非点灯画素の選択処理を行なう。サステイン期間３１，３２では、アドレス制御期間で選択された画素を夫々の発光重みに応じて発光させる。サブフィールドＳＦ３では、リセット期間１０に続くアドレス制御期間２１で２ライン同時にアドレス処理を行なうことにより、半分の時間でアドレス処理を行ない、２ラインづつ等しいデータにより点灯・非点灯の制御が行なわれる。これに続くサステイン期間３３では、アドレス処理で選択されたラインの発光が行なわれる。また、サブフィールドＳＦ４も同様に、リセット期間１０に続くアドレス制御期間２１で２ライン同時にアドレス処理を行なうことにより、半分の時間でアドレス制御処理を行ない、サステイン期間３４において、アドレス処理で選択されたセルを発光させる。
【００４７】
このように、本実施形態によれば、サブフィールドＳＦ３，ＳＦ４のアドレス制御期間２１を半分の時間にすることにより、１フィールド期間内に４つのサブフィールドＳＦ１〜ＳＦ４を構成することができ、サステイン期間３１，３２，３３，３４の発光比率を８：４：２：１に設定することにより、１６階調の表示を行なうことができる。なお、本実施形態では、サブフィールドＳＦ４のアドレス制御期間が新たに増加するが、サブフィールドＳＦ３，ＳＦ４のアドレス制御期間を半分の時間で処理するため、１フィールド期間内の全てのサブフィールドＳＦ１〜ＳＦ４のアドレス制御期間の合計は、図３に示した従来の構成とほぼ等しくすることができる。これにより、従来の方式とほぼ等しい輝度を保った状態で表示階調数を増加させることができ、高画質な表示装置を実現することができる。
【００４８】
図７は本発明の第３の実施形態に係わり、図３に示す従来のフレーム構成と比べて、サブフィールドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のうち最下位のサブフィールドＳＦ４を除く下位のサブフィールドＳＦ２〜ＳＦ３のアドレス制御期間を半分にしたフィールド構成を示す図である。
【００４９】
２１はサブフィールドＳＦ２，ＳＦ３のアドレス制御期間が半分の期間にしたアドレス制御期間、３４は増加したサブフィールドＳＦ４のサステイン期間である。その他の構成は図３に示す同符号の構成に対応する。
【００５０】
同図に示すように、サブフィールドＳＦ１とサブフィールドＳＦ４は、図３に示すものと同様に、全てのラインに対してアドレス処理を行ない、サブフィールドＳＦ２，ＳＦ３は、２ラインづつ同一データにより、アドレス処理を行なう。
【００５１】
本実施形態によれば、サブフィールドＳＦ２，ＳＦ３のアドレス制御期間２１は通常のアドレス制御期間２０の約半分となり、第２の実施形態と同様に、１フィールド期間内の総アドレス制御期間は図３に示す従来技術の３サブイールドの構成とほぼ等しく、従来とほぼ等しい輝度を保った状態で表示階調数を増加させることができる。
【００５２】
また、本実施形態は、第２の実施形態と比べて、最下位サブフィールドＳＦ４がライン毎に点灯・非点灯を制御できるので、ディザや誤差拡散方式といった擬似中間階調表現と併用した際の画質妨害を低減させることができる。
【００５３】
ここで、ディザや誤差拡散方式とは、最小の階調ステップをＯＮ・ＯＦＦさせることによって平均的な輝度を擬似的に表現するものであり、例えば、最小の階調ステップを１とした場合に、この最小ステップを交互にＯＮ・ＯＦＦさせることにより、擬似的に０．５の階調を表現し、このＯＮ・ＯＦＦの比率を変えることにより、細かな中間階調を表現しようとすることができる。この擬似中間階調を適用することにより、実際の表示階調よりもより多くの階調が擬似的に表現可能となるが、最小ステップ階調のＯＮ・ＯＦＦパターンが粒状性のノイズとして目に付く問題が知られている。
【００５４】
サブフィールド方式に基づく階調表現では、この最小ステップ階調は最下位サブフィールドの発光量に相当する。また、プラズマディスプレイなどでは、従来のＣＲＴのようなガンマ特性を持たないため、低輝度側の表示階調が粗くなる傾向がある。そのため、擬似中間階調を適用した際には、黒レベルと最下位サブフィールドがＯＮする最小ステップ階調の間の階調を擬似的に表現しようとした際に生ずる粒状性ノイズによる妨害が目につきやすい。
【００５５】
第１及び第２の実施形態では、夫々の最下位サブフィールドＳＦ３，ＳＦ４が２ライン同一データで制御されているため、この粒状性ノイズの粒が大きくなって画質劣化要因となるが、本実施形態では、最下位サブフィールドＳＦ４は１ドット毎に制御でき、粒状性ノイズによる妨害を従来と同等にすることができる。
【００５６】
一般の自然画像を対象とした場合、隣接画素の差分情報の振幅発生分布はラプラス分布になることが知られている。これはゼロ近傍の小さな振幅の発生頻度が極めて高く集中しており、振幅の大きな差分情報が発生する頻度は小さいという特徴を有している。即ち、上下の隣接する２つの画素に着目した場合には、２つの差分がゼロ（同じレベル）であるか、わずかな差である場合が多いことを示している。第１，第２の実施形態では、夫々の最下位サブフィールドＳＦ３，ＳＦ４を２ライン同一データで発光制御するため、２つの差分がゼロ（同じレベル）である場合には、画質が劣化することなく、画像の表示が可能である。さらに、本実施形態では、振幅の小さな最下位サブフィールドＳＦ４をライン単位に独立制御するため、２つの画素の差分がゼロ（同じレベル）である場合に加えて、階調の最小ステップ以内であれば、画質が劣化することなく、画像の表示が可能となる。
【００５７】
このように、本実施形態によれば、最下位サブフィールドＳＦ４を含めた下位サブフィールドＳＦ２，ＳＦ３を独立に制御することにより、発生頻度の極めて高い隣接画素差分が小さな領域における画質劣化を低減させることができる。
【００５８】
また、本実施形態では、発生頻度は低いが情報量の多いエッジ部の信号は、最上位サブフィールドを含む上位サブフィールドをライン毎に独立に制御することにより、正しく表現するので、全体としてアドレス制御期間を短縮したことによる画質劣化をより少なくすることができる。これを高階調表現の場合に適用すると、例えば、２５６階調表現可能な１２８：６４：３２：１６：８：４：２：１の発光比率を有するＳＦ１〜ＳＦ８の８つのサブフィールドにおいて、ＳＦ５，ＳＦ６の２つのサブフィールドを２ライン同一データにより表示し、残りの最下位サブフィールドを含めた下位サブフィールドＳＦ７，ＳＦ８及び最上位サブフィールドを含む上位サブフィールドＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４は、従来と同様に、ライン毎にアドレス制御を行なう構成とすればよい。あるいはＳＦ４，ＳＦ５，ＳＦ６のアドレス制御期間を短縮化する構成や、ＳＦ５，ＳＦ６，ＳＦ７のアドレス制御期間を短縮化する構成であってもよい。
【００５９】
また、本実施形態の応用例として、必要に応じてアドレス制御期間を全く短縮化しない高解像度であるが低輝度の表示モードと、より多くのサブフィールドに対してアドレス制御期間を短縮化させるために解像度は低いが高輝度な表示モードとを必要に応じて切り換えるように構成してもよい。例えば、コンピュータなどのモニタとして使用する際には、アドレス制御期間を全く短縮化しない高解像度な表示とし、ビデオ信号の表示の際には、サブフィールドＳＦ１〜ＳＦ８の８つのサブフィールドのうち、２つのサブフィールドＳＦ５，ＳＦ６を２ライン同一データにより表示させて高輝度表示を行なえるように切り換える構成とする。
さらにまた、表示装置が置かれている周辺の輝度やユーザ設定，映像信号のレベルに応じて、２つのサブフィールドのアドレス制御期間を短縮化するモードから３つのサブフィールドのアドレスの短縮化、４つ，５つと短縮化するサブフィールドを増加させて輝度調整の範囲を拡大する構成としてもよい。
【００６０】
図８は本発明の第４の実施形態に係わり、図３に示す従来のフレーム構成と比べて、サブフィールドＳＦ４を増やし、サブフィールドＳＦ１〜ＳＦ４のうち最下位のサブフィールドＳＦ４を除く下位のサブフィールドＳＦ２，ＳＦ３のアドレス制御期間を半分にするとともに、そのサステイン期間の発光比率を同じにしたフィールド構成を示す図である。
【００６１】
２１はサブフィールドＳＦ２の第１の位相でデータ間引きを行なって短縮化したアドレス制御期間、２２はサブフィールドＳＦ３の第２の位相でデータ間引きを行なって短縮化したアドレス制御期間、３２，３３は互いに同一の発光比率を有するサブフィールドＳＦ２，ＳＦ３のサステイン期間、３４は増加したサブフィールドＳＦ４のサステイン期間である。その他の構成は図３に示すものと同じである。
【００６２】
本実施形態では、各サブフィールドＳＦ１〜ＳＦ４の発光比率を１：２：４：・・・のような２のべき乗の値でなく、サブフィールドＳＦ２とサブフィールドＳＦ３の発光量を等しくなるように構成する。具体的には、４：２：２：１のような発光重みである。２のべき乗と異なる発光比率とすることにより、同一サブフィールド数で表現可能な階調数は減ることになるが、サブフィールド方式固有の問題である擬似輪郭妨害を低減させる手法として用いることができる。
【００６３】
本実施形態では、発光重みの等しい２つのサブフィールドＳＦ２，ＳＦ３に対してアドレス制御期間２１，２２を圧縮するが、これらサブフィールドＳＦ２，ＳＦ３では、異なる位相でデータを間引くように構成している。サブフィールドＳＦ２のアドレス制御期間２１では、図５に示すように、Ｙ１サステイン電極とＹ２サステイン電極とに等しいスキャンパルスを与えて第１ラインと第２ラインとを等しいデータでアドレスし、Ｙ３サステイン電極とＹ４サステイン電極とに同時にスキャンパルスを与えて第３ラインと第４ラインとを等しいデータでアドレスするが、サブフィールドＳＦ３のアドレス制御期間２２では、図９に示すように、Ｙ２サステイン電極とＹ３サステイン電極とに等しいスキャンパルスを与えて第２ラインと第３ラインとを等しいデータでアドレスし、Ｙ４サステイン電極とＹ５サステイン電極とに同時にスキャンパルスを与えて第４ラインと第５ラインとを等しいデータでアドレスするように構成する。このように構成することにより、例えば、Ｙ２サステイン電極のデータに関してＹ１サステイン電極と同一データでアドレス処理するか、Ｙ３サステイン電極と同一データでアドレス処理するかの選択範囲が広がり、最適な処理を選択することにより、アドレス制御期間の短縮に伴う画質劣化を低減させることができる。
【００６４】
また、本実施形態によれば、他の実施形態のような常に同一ペアの２ラインが同一データで処理される方式では、２ラインのデータが類似な値となりやすく、ラインペアリングと呼ばれる妨害が生じてしまう可能性があるが、同一データで処理するラインペアが２通りあることにより、ラインペアリングを目立ちにくくする効果がある。
【００６５】
このように、本実施形態によれば、従来の擬似輪郭妨害低減の効果を保持したままアドレス制御期間を圧縮することができ、高輝度あるいは階調特性の優れた表示装置を実現することができる。また、アドレス制御期間を圧縮することによって生じる時間を用いてサブフィールド数を増加させ、擬似輪郭妨害を低減させることもできる。
【００６６】
なお、このようなラインペアリングを低減するために、第２，第３の実施形態における発光重みの異なるサブフィールドの場合でも、間引くラインの位相を互いに変えるように構成してもよい。また、フィールド単位で間引くラインの位相を変化させるものであってもよい。例えば、奇数フィールドと偶数フィールドとでペアとなるラインを変化させる構成とすればよい。
【００６７】
次に、上記の各実施形態に係わるサブフィールド構成を適用した表示装置の構成を図１０を用いて説明する。
【００６８】
同図において、１０１，１０２，１０３は夫々Ｒ，Ｇ，Ｂのアナログ映像信号をディジタル信号に変換するＡ／Ｄ変換回路、２はＡ／Ｄ変換された２進のディジタル信号をサブフィールドの発光・非発光を表わすサブフィールドデータに変換するサブフィールド変換回路、２００はサブフィールド変換回路２内に設けられており、アドレス制御期間の圧縮を行なうサブフィールドに対応する制御ビットの平滑化処理を行なう制御ビット平滑化回路、３は画素単位で表わされるサブフィールドデータをサブフィールド単位の面順次の形に変換するサブフィールド順次変換回路、３０１はサブフィールド順次変換回路３内に設けられたビット単位での面順次を実現するためのフレームメモリ、４はサブフィールド単位の面順次形式に変換された信号を駆動に必要なパルスを追加挿入して表示デバイスを駆動するための電圧（あるいは電流）に変換する駆動回路、５はサブフィールド方式で階調表現が行なわれる表示パネル、６は入力映像信号のタイミング情報であるドットクロックＣＫ，水平同期信号Ｈ，垂直同期信号Ｖなどから各ブロックに必要な制御信号を生成する制御回路である。
【００６９】
ここで、入力されたＲ，Ｇ，Ｂの各信号は、Ａ／Ｄ変換回路１０１，１０２，１０３により、ディジタル信号に変換される。このディジタル信号は一般の２進数表記に基づくものであり、各ビットが２のべき乗の重みを有している。具体的には、ｂ０，ｂ１，・・・・ｂ６，ｂ７の８ビットの信号に量子化する際には、最下位ビットｂ０が１の重みを有し、ｂ１が２、ｂ２が４、ｂ３が８、・・・ｂ７が１２８の重みを有している。これらのディジタル信号は、サブフィールド変換回路２により、サブフィールドの発光・非発光を示すサブフィールドデータに変換される。このサブフィールドデータは表示を行なうサブフィールドの数に対応したビット数の情報からなり、８サブフィールドにより表示を行なう際には、Ｓ０，Ｓ１，・・・・Ｓ７の８ビットの信号で構成される。さらに、ビットＳ０は先頭のサブフィールドＳＦ１の発光期間にその画素が発光するか否かを示しており、同様に、Ｓ１，Ｓ２，・・・の順でサブフィールドＳＦ２，ＳＦ３の発光・非発光に対応している。
【００７０】
さらに、制御ビット平滑化回路２００では、アドレス制御期間の圧縮を行なうサブフィールドに対応する制御ビットの平滑化処理を行なう。これは、２ライン同時に同一の制御ビットでアドレスを行なうため、ペアとなる１ライン上のサブフィールドデータあるいは１ライン下のサブフィールドデータとで該当する制御ビットが同じデータとなるよう変換する処理である。なお、このサブフィールド制御ビット平滑化処理の説明は後述する。
【００７１】
次に、このサブフィールドデータはサブフィールド順次変換回路３に供給され、このサブフィールド順次変換回路３内に設けられたフレームメモリ３０１に画素単位で書き込まれる。フレームメモリ３０１からの読み出しは、サブフィールド単位で面順次に読み出しが行なわれる。即ち、サブフィールドＳＦ１での発光の有無を示すビットＳ０が１フィールド分読み出された後、サブフィールドＳＦ２の発光の有無を示すビットＳ１が読み出され、以下順に、Ｓ２，Ｓ３，・・・・Ｓ７の順で読み出され、アドレスデータとして出力されることにより、各サブフィールドが構成される。この際、アドレス制御期間の圧縮を行なうサブフィールドでは、２ラインに１ラインが間引かれて半分のライン数のデータがアドレスデータとして読み出される。この後、駆動回路４で表示素子を駆動するのに必要な信号変換やパルスの挿入などが行なわれ、マトリックスディスプレイパネル５が駆動される。
【００７２】
なお、アドレス制御期間のアドレスデータと同時に出力されるスキャンパルスは、通常のライン単位でアドレス処理を行なうサブフィールドでは、図２に示したタイミングであり、２ライン同時にアドレス処理してアドレス制御期間を圧縮したサブフィールドでは、図５あるいは図９に示したタイミングで出力される。
【００７３】
上記のように構成することにより、所定のサブフィールドのアドレス制御期間を短縮化させることができ、従来に比べて高輝度あるいは高画質の表示装置を実現することができる。
【００７４】
なお、フレームメモリ３０１では、全てのデータが書き込まれ、読み出しの段階でアドレス制御期間の圧縮を行なう際に２ラインに１ラインが間引かれる構成としたが、書込みの段階で間引く構成であってもよい。これにより、メモリ容量を低減でき、同一容量のメモリであっても、より高解像度あるいは多階調の表示ができる。
【００７５】
また、サブフィールド数を増加させる、あるいは２のべき乗と異なる発光重みを割り当てて擬似輪郭妨害低減の処理を行なう場合には、サブフィールド変換回路２において、入力映像信号レベルからサブフィールド発光パターンへの変換が行なわれる。例えば、８ビットで入力される映像信号を１０サブフィールドで表示を行なう場合には、８ビットの入力信号から１０ビットのサブフィールドデータへの変換が組み合わせ論理回路あるいはルックアップテーブルなどにより行なわれる。
【００７６】
次に、制御ビット平滑化回路２００の構成について図１１を用いて説明する。
同図において、２０１はサブフィールドデータを１ライン遅延させるためのラインメモリ、２０２は２つの入力Ｐ１，Ｐ２に対して制御信号ＣＢで指定されたビットデータが等しくなるように変換して出力Ｏ１，Ｏ２として出力する処理回路、２０３は処理回路２０２の出力Ｏ１を１ライン遅延させるためのラインメモリ、２０４はライン単位で２つの入力ａ，ｂを切り換えて出力する切換回路である。
【００７７】
ここで、各サブフィールドの発光・非発光をビットデータに対応させたサブフィールドデータＳは、ラインメモリ２０１と、入力Ｐ１として処理回路２０２とに供給される。ラインメモリ２０１で１ライン遅延したサブフィールドデータＳは、入力Ｐ２として処理回路２０２に供給される。処理回路２０２では、入力Ｐ１としてのサブフィールドデータと入力Ｐ２としての１ライン遅延したサブフィールドデータとにより、現在のラインと１ライン前との上下に隣接する２つの画素のサブフィールドデータに対して所定のビットデータが等しくなるように変換が行なわれる。このような変換処理を施されたサブフィールドデータは、出力Ｏ１，Ｏ２として、処理回路２０２から出力される。処理回路２０２の出力Ｏ１，Ｏ２は画面上で垂直に隣接する画素のサブフィールドデータであるため、出力Ｏ１をラインメモリ２０３で１ライン遅延させ、切換回路２０４をライン毎に切り換えて２ラインの信号を順次化することにより、所定のビットデータが２ライン同一値をとるサブフィールドデータＤに変換することができる。
【００７８】
なお、この処理回路２０２で等しいビットデータとなるように処理するビットの位置は制御信号ＣＢによって決定されており、どのサブフィールドのアドレス制御期間を短縮化するかが設定できるようになっている。また、アドレス制御期間の短縮化を全く行なわない場合の設定も、この制御信号ＣＢにより行なわれ、この際には、処理回路２０２は入力Ｐ１をそのまま出力Ｏ１として出力し、入力Ｐ２をそのまま出力Ｏ２として出力する。
【００７９】
処理回路２０２の最も簡単な構成は、入力Ｐ１の所定のビットデータをそのまま、入力Ｐ２の同一位置のビットデータとして、出力するものである。これにより、両者のビットデータを等しくすることができる。あるいは入力Ｐ２のビットデータを、入力Ｐ１の同一位置のビットデータとして、出力してもよく、入力信号との誤差が少なくなるようにいずれかの方法を選択するものであってもよい。これ以外の構成であっても、制御信号ＣＢで指定されたビットデータが出力Ｏ１，Ｏ２で等しくなり、かつ変換に伴う入力信号との差が小さくなるように考慮されたものであればよい。この際に、必要に応じて制御信号ＣＢで指定されたビット以外の信号を変換に伴う入力信号との差が小さくなるように変更する構成であってもよい。
【００８０】
なお、上記の各実施形態では、特定のサブフィールドのアドレス制御期間を短縮するため、図５あるいは図９に示したように、スキャンパルスを２ライン同時に印加して同時に２ラインのアドレス処理を行なったが、このような処理を施すことにより、アドレス制御期間の短縮は可能となるが、アドレス処理時に同時に２ラインで放電が発生するため、アドレス放電電流のピーク値が増加してしまう問題がある。
【００８１】
このような問題を避けるために、図１２に示すように、Ｙ１サステイン電極及びＹ２サステイン電極、あるいはＹ３サステイン電極及びＹ４サステイン電極のペアとなる２つのラインに時間的にずれたパルスを印加する構成としてもよい。このように構成することにより、放電のピーク電流の増加を抑えることができ、ドライバ回路の小面積化や小型化など経済的効果がある。この際には、通常のアドレスタイミングに比較して、期間ＴＤだけ長い時間のアドレス処理周期として構成すればよい。あるいは、Ｙ２サステイン電極及びＹ４サステイン電極の後半のラインのアドレス放電は、Ｙ１サステイン電極及びＹ３サステイン電極の隣接画素放電に伴うプライミング効果により、放電発生のタイミングが早まる効果が期待されるため、通常のアドレス処理周期のまま、後半ラインのスキャンパルス幅が狭くなるように構成してもよい。このように構成することにより、従来並みの放電ピーク電流でアドレス制御期間の短縮化を実現できる。図１２では、Ｙ１サステイン電極とＹ２サステイン電極、及びＹ３サステイン電極とＹ４サステイン電極を２ラインづつペアにした場合を示しているが、２ラインに限らず、３ラインあるいは４ライン同時の処理としてもよく、この際にも、アドレス放電が重複して発生しないように、スキャンパルスのタイミングをずらして与える構成とすればよい。また、Ｙ２サステイン電極とＹ３サステイン電極、及びＹ４サステイン電極とＹ５サステイン電極のようにペアとなるラインがずれた場合でも同様であり、後半のラインのスキャンパルスが遅れて印加されるように構成すればよい。
【００８２】
次に、本発明の表示装置において、アドレス制御期間を全く短縮化しない高解像度であるが低輝度の表示モードと、より多くのサブフィールドに対してアドレス制御期間を短縮化させる解像度は低いが高輝度な表示モードとの関係を図１３を用いて説明する。
【００８３】
同図において、縦軸は時間軸を示し、１フィールド期間内をどのような処理を割り当てるかの時間配分を表わし、横軸は最高輝度の設定値を示し、この最高輝度の設定範囲によってサブフィールドＳＦ１〜ＳＦ４の時間配分がＡ，Ｂ，Ｃ，Ｄの４つのモードで切り換わる様子を示す。
【００８４】
ここで、ＳＦ１，ＳＦ２，ＳＦ３，ＳＦ４は夫々のサブフィールドＳＦ１〜ＳＦ４のアドレス制御期間を表わし、斜線で示した領域はサステイン期間内の総サステインパルス数を表わしている。
【００８５】
同図に示すように、最高輝度の設定が低いＡ領域では、全てのサブフィールドをアドレス制御期間の短縮化をせずに表示を行なう。設定輝度がやや高いＢ領域では、サブフィールドＳＦ４のアドレス制御期間を短縮化し、これによる空き時間をサステイン期間に割り当てて高輝度を実現している。最高輝度の設定を増加させたＣ領域及びＤ領域の場合には、最下位サブフィールドＳＦ４に加えて、サブフィールドＳＦ３，サブフィールドＳＦ２のアドレス制御期間を順次１／２に短縮化し、設定輝度を実現するためのサステイン期間を得る構成となっている。
【００８６】
なお、この例では、アドレス制御期間を１／２に短縮化する場合を示しているが、これを１／３あるいは１／４に短縮化するものであってもよい。また、一旦１／２に短縮化した後、さらにサステイン期間を伸ばして輝度向上を図るため、１／３あるいは１／４と設定を変化するものであってもよい。
【００８７】
本発明によれば、従来の表示装置では、アドレス制御期間の短縮化を全く行なわないため、図１３に示すＡ領域に該当する場合しか使用することができなかったが、必要に応じて表示解像度情報を領域Ｂ，領域Ｃ，領域Ｄのように制限することより、高輝度の設定が可能となる。
【００８８】
また、本発明では、使用目的などに応じてより広範囲な輝度設定が可能となり、表示装置が置かれている周辺の輝度やユーザ設定，映像信号のレベルに応じて設定することができ、高画質で高輝度の表示装置を実現することができる。そのため、それほど高輝度を必要としないが高解像度が要求されるコンピュータ等のモニタや、それほど解像度は要求されないが高輝度でメリハリのある表示が望まれる映画やビデオ表示に応じて、画像内容や使用者の目的に適した画質を自在に実現することができる。
【００８９】
なお、上記の各実施形態では、全てアドレス−サステイン分離方式に関するものであったが、アドレスとサステインの時間がフィールド内で重なり合う多重駆動方式であっても、アドレス制御期間が短縮化されることにより、同様の効果が得られる。
【００９０】
また、インターレース（飛び越し走査）形式の入力信号（インターレース信号）に対して、フィールド毎に異なる位置のラインを発光ラインとすることにより、インターレース表示をする特開平９−１６０５２５号公報に記載のプラズマ表示装置にも、本発明式を適用することができる。
【００９１】
図１４はインターレース表示を行なうプラズマディスプレイの放電セルと電極の配置を模式的に示す図であって、同図（ａ）は奇数フィールドの表示の場合を、同図（ｂ）は偶数フィールドの表示の場合を夫々示しており、５１０１〜５１０４はＸサステイン電極、５２０１〜５２０４はＹサステイン電極、５３００，５３０１はアドレス電極である。ここで、アドレス電極５３００，５３０１は背面板上に、Ｘサステイン電極５１０１〜５１０４及びＹサステイン電極５２０１〜５２０４は前面板上に夫々形成されている。
【００９２】
インターレース表示を実現するために、奇数フィールドの表示の際には、図１４（ａ）に示すように、Ｙサステイン電極５２０１−Ｘサステイン電極５１０１間，Ｙサステイン電極５２０２−Ｘサステイン電極５１０２間，Ｙサステイン電極５２０３−Ｘサステイン電極５１０３間夫々に放電発光による画素が形成される。また、偶数フィールドの表示の際には、図１４（ｂ）に示すように、Ｘサステイン電極５１０１−Ｙサステイン電極５２０２間，Ｘサステイン電極５１０２−Ｙサステイン電極５２０３間，Ｘサステイン電極５１０３−Ｙサステイン電極５２０４間夫々に放電発光による画素が形成される。このように、インターレース信号の奇数，偶数のフィールドで発光画素の位置をずらすことにより、インターレース表示を実現している。
【００９３】
この奇数，偶数フィールドでの発光画素の位置制御は、Ｘサステイン電極とＹサステイン電極とに印加するサステインパルスの位相によって行なわれるものであって、該当するサブフィールドでの画素の発光・非発光は、アドレス電極５３００，５３０１とＹサステイン電極５２０１，５２０２，５２０３，５２０４との間のアドレス放電によって制御されている。即ち、奇数フィールドと偶数フィールドとのいずれの場合も、画素５４１０の発光・非発光の制御はＹサステイン電極５２０１とアドレス電極５３００との間のアドレス放電によって決定され、その後のサステインパルスの印加条件によって図１４（ａ）に示す位置で画素５４１０が形成されるか、図１４（ｂ）に示す位置で画素５４１０が形成されるかする。従って、アドレス制御期間での動作は、偶数，奇数フィールドともに、図２に示した従来のプラズマディスプレイと同様に、Ｙサステイン電極に順次スキャンパルスが印加され、画素の発光・非発光に応じてアドレス電極Ａ０，Ａ１を制御する動作は全く同様である。
【００９４】
従って、特開平９−１６０５２５号公報に記載されるようなインターレース表示のプラズマディスプレイであっても、順次走査のプラズマディスプレイと同様に、本発明を適用することができる。
【００９５】
上記のように、複数ラインを同一データで同時にアドレスすることにより、アドレス制御期間を短縮化することも、従来のプラズマディスプレイと同様に、インターレース表示に適用可能であり、この際には、インターレース信号のフィールド内で隣接する複数ラインでの下位サブフィールドのデータを共通化することになる。ところで、１フレームに合成された映像信号では、同じフィールドでの隣接ライン間での垂直方向の距離が離れ、これらライン間の画像の相関性は低くなる。このため、従来の順次走査のプラズマディスプレイと比較して、アドレス処理のデータを同一とするライン数は２ライン程度に少なくし、また、アドレス処理を同一データとするサブフィールドを発光重みが小さいものに制限することが必要となり、これにより、画質劣化を目立ちにくくすることができる。
【００９６】
ところで、画面上の上下に隣接する画素の下位ｎビットのデータを無条件に同一にすると、これら画素のデータが大きく異なるようになり、大幅な画質劣化を生じる場合があり、何らかの処理が必要である。例えば、上下に隣接する２つの画素のうちの上側の画素がレベル１６、下側の画素データがレベル１５である場合、２のべき乗の発光重みによるサブフィールド表現では、レベル１６は［１，０，０，０，０］（左側が最上位ビット（最上位サブフィールドに対するもの）、右側が最下位ビット（最下位サブフィールドに対するもの）であり、“１”は発光サブフィールド、“０”は消灯サブフィールドを夫々表わす）で表わされ、レベル１５は［０，１，１，１，１］で表わされる。この際、下位４ビットに相当するサブフィールドを飛び越し走査の要領に従って２ラインに１ラインの割合で間引いて同一データとする場合を想定する。この場合、上側の画素のレベル１６［１，０，０，０，０］の下位４ビット［０，０，０，０］で、下側の画素のレベル１５［０，１，１，１，１］の下位４ビット［１，１，１，１］を置き換えるものとすると、下側の画素のレベルは０［０，０，０，０］となる。即ち、かかる処理により、上側の画素のレベルはそのまま１６「１，０，０，０，０」であるが、下側の画素は、そのレベルが１５「０，１，１，１，１」から０「０，０，０，０，０」に大きく変化してしまう。また、その逆に、レベル１６の上側の画素の下位４ビット「０，０，０，０」を下側の画素のレベル１５［０，１，１，１，１］の下位４ビット［１，１，１，１］と書き替えると、この上側の画素のレベルは３１[１，１，１，１，１]となり、下側の画素のレベルがそのまま１５「０，１，１，１，１」であるのに対し、これら画素間のレベル差が大きくなる。
【００９７】
そこで、かかる問題を解消できるようにした図１１における処理回路２０２の動作及び構成の一具体例について、図１５及び図１６を用いて説明する。
【００９８】
図１５は処理回路２０２に入力される画面上で上下に隣接する２つの画素Ｐ１，Ｐ２（以下では、入力画素Ｐ１，Ｐ２という）の振幅と処理出力Ｏ１，Ｏ２（以下では、出力画素Ｏ１，Ｏ２という）の振幅とを模式的に示す図である。
【００９９】
同図において、上記の入力画素データとの変換による誤差が最も少なく、かつ所望の下位ｎビット（但し、ｎは１以上の整数であって、上記のように、この下位ｎビットに最下位ビットが含まれるとは限らない）を隣接する画素間で共通にするために、画面上で上下に隣接する画素Ｐ１，Ｐ２のデータの平均値ｆ０と、これら入力画素Ｐ１，Ｐ２のデータの差分値ｆ１とを次の式（１），（２）で算出する。
ｆ０＝（Ｐ１＋Ｐ２）／２                ……（１）
ｆ１＝（Ｐ１−Ｐ２）／２                ……（２）
この演算は、入力画素Ｐ１，Ｐ２を直交変換（２行×２列のアダマール変換）するものである。
【０１００】
次に、差分値ｆ１を、その下位ｎビットが“０”となるように、変換（量子化）し、量子化差分値ｆ１’とする。この量子化差分値ｆ１’を用いて、出力画素Ｏ１，Ｏ２を次の式（３），（４）で算出する。
Ｏ１＝ｆ０＋ｆ１’                      ……（３)
Ｏ２＝ｆ０−ｆ１’                      ……（４）
この演算は、上記式（１），（２）による直交変換の逆変換である。
【０１０１】
ここで、量子化差分値ｆ１’の下位ｎビットは“０”であるため、差分値ｆ０をこれと加算あるいは減算して得られる出力画素Ｏ１，Ｏ２の下位ｎビットは、差分値ｆ０の下位ｎビットと等しいデータとなっている。即ち、出力画素Ｏ１と出力画素Ｏ２との下位ｎビットを等しいデータとすることができる。厳密には、かかる加算，減算によって下位ｎビットのデータからキャリーやボローがない状態では、差分値ｆ０と量子化差分値ｆ０’との加算と減算とは等しい算出結果（２を法とする演算）となるため、上記式（３），（４）で得られる出力画素Ｏ１，Ｏ２で下位ｎ＋１ビットのデータも等しくすることができる。
【０１０２】
この際の出力画素Ｏ１，Ｏ２の平均値（Ｏ１＋Ｏ２）／２は常に入力画素Ｐ１，Ｐ２の平均値ｆ０と等しくなり、常に隣接する２ラインの平均信号レベルを同一に保つことができる。また、下位ｎビットを共通にすることによって生じる変換誤差は、出力画素Ｏ１，Ｏ２ともに等しく、｜ｆ１−ｆ１'｜づつ分散される。このため、特定の画素に変換誤差が集中せず、入力画像と変換後の画像との２乗平均誤差を最小にすることができる。なお、ｆ１＝ｆ１’の場合（即ち、差分値ｆ１の量子化対象とする下位ｎビットが全て“０”）には、変換誤差がなく、Ｐ１＝Ｏ１，Ｐ２＝Ｏ２となることは明らかであり、差分値ｆ１から量子化差分値ｆ１’への量子化回路２０７による量子化特性により、下位何ビットを共通化するかが決定される。
【０１０３】
図１６は処理回路２０２の一具体例を示すブロック図であって、２０５，２０８は加算回路、２０６，２０９は減算回路、２０７は外部からの制御信号ＣＢによって特性の変化する量子化回路である。
なお、この図１６では、画面の垂直方向に隣接する２つの画素の処理について説明する。従って、Ｐ１，Ｐ２は入力画素、Ｏ１，Ｏ２は出力画素である。
【０１０４】
同図において、処理回路２０２に入力された画面上垂直方向に隣接した入力画素Ｐ１，Ｐ２は、加算回路２０５と減算回路２０６とに供給される。加算回路２０５では、上記式（１）による入力画素Ｐ１，Ｐ２の加算処理が行なわれ、平均値ｆ０が算出される。また、減算回路２０６では、上記式（２）による入力画素Ｐ１，Ｐ２の減算処理が行なわれ、差分値ｆ１が算出される。この差分値ｆ１は量子化回路２０７に供給され、量子化差分値ｆ１’に変換される。量子化回路２０７では、制御信号ＣＢによって指定される下位ｎビットが“０”となるように、差分値ｆ１が量子化処理される。このようにして得られた所望の下位ｎビットが“０”の量子化差分値ｆ１’は、一方では、加算回路２０５で生成された平均値ｆ０と加算回路２０８で加算されて、上記式（３）で表わされる変換出力Ｏ１、即ち、出力画素Ｏ１として出力され、また、他方では、減算回路２０９で加算回路２０５で生成された平均値ｆ０から減算されて、上記式（４）で表わされる変換出力Ｏ２、出力画素Ｏ２として出力される。
【０１０５】
一例として、画面上の上下に隣接する２つの画素が上記のレベル、即ち、上側の入力画素Ｐ１がレベル１６「１，０，０，０，０」であり、下側の入力画素Ｐ２のレベルが１５「０，１，１，１，１」である場合について説明する。
【０１０６】
上記式（１），（２）により、
0003850625.tif 000002
であり、差分値ｆ１を、その下位４ビットを“０”とする量子化によって得られる量子化差分値ｆ１’は「０，０，０，０，０」となる。従って、得られる出力画素Ｏ１，Ｏ２は、上記式（３），（４）により、
Ｏ１＝「０，１，１，１，１」＋「０，０，０，０，０」
Ｏ２＝「０，１，１，１，１」−「０，０，０，０，０」
となり、いずれもレベル１５「０，１，１，１，１」となって、下位４ビットが等しいものとなる。従って、上記の入力画素Ｐ１の下位４ビットを入力画素Ｐ２の下位４ビットと置き換えて夫々出力画素Ｏ１，Ｏ２とする場合に比べ、また、上記の入力画素Ｐ２の下位４ビットを入力画素Ｐ１の下位４ビットと置き換えて夫々出力画素Ｏ１，Ｏ２とする場合に比べ、出力画素Ｏ１，Ｏ２のレベルは入力画素Ｐ１，Ｐ２に近いものとなって画質の劣化がなくなり、また、これら出力画素Ｏ１，Ｏ２の下位４ビットが互いに等しいものとなって、アドレス制御期間の短縮化が可能となる。
【０１０７】
以上のような構成により、画質劣化を最小に留め、しかも、垂直方向に隣接する２ラインの下位ｎビットのデータを共通化することができる。
【０１０８】
なお、上記式（１），（２）での１／２の演算処理は、最下位ビットを切り捨てることによって実現可能であるため、明確に図示していないが、加算回路２０５及び減算回路２０６の出力を１／２とする形態とすればよい。また、かかる演算過程での丸め誤差などを低減するために、加算回路２０８及び減算回路２０９の出力部で１／２とする形態であってもよい。さらに、量子化回路２０７の量子化特性は制御信号ＣＢによって制御されており、外部からのＣＢの設定により、下位何ビットを共通化するか制御することが可能である。
【０１０９】
ところで、ここで示した画面上垂直方向に隣接した２つの画素の平均信号レベル（平均値）ｆ０は画像の垂直方向の低周波成分であり、また、それらの差分値ｆ１は垂直方向の高周波成分であると考えることができる。そして、量子化回路２０７により、下位ｎビットに相当するサブフィールドに対しては、垂直方向の高周波成分ｆ１が“０”となり、低周波成分ｆ０のみで構成されることになる。これにより、下位ｎ個のサブフィールドでは、垂直解像度がこの平均信号レベルｆ０のみの低周波成分に制限され、アドレス制御期間のデータ数を間引いて（同一データで同時にアドレス処理されて）表示することができる。
【０１１０】
以上のように、入力信号を複数の垂直周波数成分に分割し、量子化手段により加減算するビットを選択して再合成することにより、所望のビットに相当する特定のサブフィールドの解像度情報を制限することができ、これにより、アドレス制御期間を短縮化するという点も本発明の特徴である。
【０１１１】
以上は垂直方向に隣接する２ラインに対する処理であったが、さらに、複数のラインについて、それらの下位ｎサブフィールドに相当するデータを共通化することができる。以下に４ラインに拡張した場合について説明する。
【０１１２】
図１７は画面上垂直方向に順に隣接する４つの画素Ｐ１〜Ｐ４の下位ｎビットを同時にアドレス処理する場合のビット平滑回路２００の一具体例を示すブロック図であって、２０１ａは１ライン分の遅延量をもつ１ラインメモリ、２０１ｂは２ライン分の遅延量をもつ２ラインメモリ、２０１ｃは３ライン分の遅延量をもつ３ラインメモリ、２０３ａは３ライン分の遅延量をもつ３ラインメモリ、２０３ｂは２ライン分の遅延量をもつ２ラインメモリ、２０３ｃは１ライン分の遅延量をもつ１ラインメモリであり、図１１に対応する部分には同一符号を付けている。
【０１１３】
同図において、各サブフィールドの発光・非発光をビットデータに対応させたサブフィールドデータＳは、直接、また、１ラインメモリ２０１ａで１ライン期間遅延されて、また、２ラインメモリ２０１ｂで２ライン期間遅延され、また、３ラインメモリ２０１ｃで３ライン期間遅延されて、夫々処理回路２０２に供給される。従って、画面上垂直方向に順に隣接する入力画素Ｐ１，Ｐ２，Ｐ３，Ｐ４は、同時に処理回路２０２に供給される。処理回路２０２では、これら入力画素Ｐ１〜Ｐ４が変換処理され、これら入力画素Ｐ１〜Ｐ４に対して画面上垂直方向に順に隣接し、かつ互いに所望の下位ｎビットのデータが等しい出力画素Ｏ１，Ｏ２，Ｏ３，Ｏ４の信号が生成される。出力Ｏ１の信号は３ラインメモリ２０３ａで３ライン期間分遅延されて入力ａとして、出力Ｏ２の信号は２ラインメモリ２０３ｂで２ライン期間分遅延されて入力ｂとして、出力Ｏ３の信号は１ラインメモリ２０３ｃで１ライン期間分遅延されて入力ｃとして、出力Ｏ４の信号は入力ｄとして直接、夫々切換回路２０４に供給される。切換回路２０４はライン毎に所定の順序でこれら入力ａ〜ｄを選択切り換えて順次化し、これにより、常に垂直方向に順に隣接した４つの画素で所望の下位ｎビットのデータが同一をなるサブフィールドデータＤが得られる。
【０１１４】
なお、この処理回路２０２で等しいビットデータとなるように処理するビットの位置は制御信号ＣＢによって決定されており、どのサブフィールドのアドレス制御期間を短縮化するかが設定できるようになっている。また、アドレス制御期間の短縮化を全く行なわない場合の設定も、この制御信号ＣＢにより行なわれ、この際には、処理回路２０２は入力画素Ｐ１〜Ｐ４を夫々そのまま出力画素Ｏ１〜Ｏ４として出力する。
【０１１５】
図１８（ａ）は図１７での処理回路２０２の一具体例を示すブロック図であって、２１０は同一フィールド内の画面上垂直方向に順に隣接する入力画素Ｐ１，Ｐ２，Ｐ３，Ｐ４を４つの周波数成分ｆ０，ｆ１，ｆ２，ｆ３に変換する４次のアダマール変換回路、２１１はｆ０，ｆ１’，ｆ２’，ｆ３’の４つの周波数成分から出力画素Ｏ１，Ｏ２，Ｏ３，Ｏ４に逆変換を行なう４次のアダマール逆変換回路、２０７は周波数成分ｆ１を量子化して量子化周波数成分ｆ１’に変換する量子化回路、２１２は周波数成分ｆ２を量子化して量子化周波数成分ｆ２’に変換する量子化回路、２１３は周波数成分ｆ３を量子化して量子化周波数成分ｆ３’に変換する量子化回路である。
また、図１８（ｂ）は量子化回路２０７，２１２，２１３の量子化処理を示すものであり、斜線でハッチングした部分は量子化処理によって変換されないビットを示すものである。
なお、この具体例では、入力信号を周波数分割するために、直交行列の１種である４次のアダマール行列Ｈ4、即ち、
【数１】
0003850625.tif 000003
による直交変換を用いるものであるが、他の直交変換方法を用いてもよい。
【０１１６】
同図において、画面上垂直方向に順に隣接した入力画素Ｐ１，Ｐ２，Ｐ３，Ｐ４はアダマール変換回路２１０に供給され、上記のアダマール行列を用いた直交変換により、
【数２】
0003850625.tif 000004
即ち、
ｆ０＝Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４
ｆ１＝Ｐ１＋Ｐ２−Ｐ３−Ｐ４
ｆ２＝Ｐ１−Ｐ２−Ｐ３＋Ｐ４
ｆ３＝Ｐ１−Ｐ２＋Ｐ３−Ｐ４
の４個の周波数成分ｆ０，ｆ１，ｆ２，ｆ３に分解される。ここで、周波数成分ｆ０は４つの入力画素Ｐ１〜Ｐ４の平均レベル（直流成分）である。また、周波数成分ｆ１，ｆ２，ｆ３は夫々、４つの入力画素Ｐ１〜Ｐ４による周波数が異なる高周波数成分であって、画面の垂直方向の周波数成分であり、「＋」から「−」や「−」から「＋」への符号反転回数が多いほど周波数が高い。
【０１１７】
これら周波数成分ｆ０〜ｆ３のうちの周波数成分ｆ１，ｆ２，ｆ３は夫々量子化回路２０７，２１２，２１３に供給され、制御信号ＣＢによって定められた量子化特性により、量子化される。図１８（ｂ）に示す例では、量子化回路２０７は周波数成分ｆ１を量子化して、その下位２ビットが“０”となる量子化周波数成分ｆ１’を生成し、量子化回路２１２，２１３は夫々、周波数成分ｆ２，ｆ３を量子化して、それらの下位４ビットが“０”となる量子化周波数成分ｆ２’，ｆ３’を生成する。勿論、周波数成分ｆ０は量子化されていない。
【０１１８】
アダマール逆変換回路２１１では、上記数１の直交行列の逆行列Ｈ4-1、即ち、
【数３】
0003850625.tif 000005
を用いて（なお、この逆行列Ｈ4-1は直交行列Ｈと等しい）これらの周波数成分ｆ０及び量子化されたｆ１’、ｆ２’、ｆ３’がアダマール逆変換され、出力画素を生成し出力する。
【０１１９】
即ち、周波数成分ｆ０と量子化周波数成分ｆ１’〜ｆ４’とはアダマール逆変換回路２１１に供給され、数３に示す逆行列Ｈ4-1を用いたアダマール逆変換により、
【数４】
0003850625.tif 000006
即ち、
Ｏ１＝（ｆ０＋ｆ１’）＋（ｆ２’＋ｆ３’）……（５）
Ｏ２＝（ｆ０＋ｆ１’）−（ｆ２’＋ｆ３’）……（６）
Ｏ３＝（ｆ０−ｆ１’）−（ｆ２’−ｆ３’）……（７）
Ｏ４＝（ｆ０−ｆ１’）＋（ｆ２’−ｆ３’）……（８）
の４つの出力画素Ｏ１〜Ｏ４が生成出力される。
【０１２０】
この具体例では、周波数成分ｆ２に対する量子化回路２１２と周波数成分ｆ３に対する量子化回路２１３との量子化特性が等しく設定されており、これらから出力される量子化周波数成分ｆ２’，ｆ３’は、ともに、下位４ビットが“０”となるように変換されている。これにより、上記式（５），（６）の右辺第２項の（ｆ２’＋ｆ３’）と式（７），(８）の右辺第２項の（ｆ２’−ｆ３’）とでは、それらの下位４ビットが“０”となる。また、量子化周波数成分ｆ１’は下位２ビットが“０”である。これらの条件から、出力画素Ｏ１〜Ｏ４は周波数成分ｆ０と、量子化周波数成分ｆ１’と、（ｆ２’＋ｆ３’)あるいは（ｆ２’−ｆ３’）との上記式（５）〜（８）に基づく加減算によって算出されるため、出力画素Ｏ１〜Ｏ４の少なくとも下位２ビットは周波数成分ｆ０の下位２ビットの値に等しく、垂直方向に順に隣接した４つの画素で下位２ビットのデータが等しくなる。
【０１２１】
次に、上記式（５），（６）で示す出力画素Ｏ１と出力画素Ｏ２とを比較すると、出力画素Ｏ１は(ｆ０＋ｆ１’）に下位４ビットが“０”である(ｆ２’＋ｆ３’）を加算したものであり、出力画素Ｏ２は（ｆ０＋ｆ１’）から（ｆ２’＋ｆ３’）を減算したものであるから、出力画素Ｏ１，Ｏ２の下位４ビットのデータは等しいが、さらに、下位５ビット目も等しくなる。上記式（５），（６）において、（ｆ０＋ｆ１’），（ｆ２’＋ｆ３’）の下位５ビット目のデータに対する出力画素Ｏ１，Ｏ２の下位５ビット目は、
【表１】
0003850625.tif 000007
となり、出力画素Ｏ１，Ｏ２の下位５ビットのデータも等しくなる。但し、「ボロー」は下位６ビット目からのボロー、「キャリー」は下位６ビット目へのキャリーである。
【０１２２】
同様に、上記式（７），（８）で表わされる出力画素Ｏ３と出力画素Ｏ４とを比較すると、これらは（ｆ０−ｆ１’）と下位４ビットが“０”である（ｆ２’−ｆ３’）とを加算あるいは減算したものであるから、出力画素Ｏ１，Ｏ２の場合と同様、下位５ビット目までが同一のデータとなる。
【０１２３】
即ち、上記数２のように入力画素Ｐ１〜Ｐ４をアダマール変換して周波数成分ｆ０〜ｆ３を得、これら周波数成分ｆ１〜ｆ３を量子化した後、数４のようにアダマール逆変換することにより、垂直方向に隣接する２個の画素間で下位５ビットのデータを等しくすることができるのである。
【０１２４】
以上のように、量子化回路２０７，２１２，２１３に図１８（ｂ）に示す量子化特性を設定することにより、下位５ビット目から下位３ビット目までは出力画素Ｏ１と出力画素Ｏ２、及び出力画素Ｏ３と出力画素Ｏ４の２ライン単位で等しいデータとなり、下位２ビット目と最下位ビットは垂直方向に順に隣接する４個の出力画素Ｏ１〜Ｏ４全てで等しいデータとすることができる。
【０１２５】
以上の処理により、下位２ビットに対応する２つの下位サブフィールドでは、同一データによる４ライン同時のアドレス処理を行なうことができ、下位５ビット目から下位３ビット目までに対応する３つのサブフィールドでは、同一データによる２ライン同時のアドレス処理を行なうことができる。これにより、下位５ビット目〜下位３ビット目に対応するサブフィールドのアドレス制御期間を各ライン毎に順次アドレス処理を行なう場合の１／２の時間長に短縮することができ、下位２ビット目と最下位ビット（ＬＳＢ）に対応する２つの下位サブフィールドのアドレス期間の時間長を同じく１／４に短縮することができる。
【０１２６】
なお、入力画素Ｐ１〜Ｐ４と出力画素Ｏ１〜Ｏ４との振幅レンジを等しくするためには、式（５）〜（８）に示す出力画素Ｏ１〜Ｏ４に１／４の演算処理が必要であるが、これは下位２ビットを除く処理をすればよく、図１６で示した処理回路２０２と同様に、これら演算データの有効ビットの設定により、特殊なハードウエアなく、これを実現できるため省略している。アダマール変換回路２１０の出力段でｆ０〜ｆ３を１／４にする構成であっても、出力画素Ｏ１〜Ｏ４の振幅を１／４にする構成であってもよい。勿論、アダマール逆変換回路２１１に供給される周波数成分ｆ０や量子化回路２０７，２１２，２１３に供給される周波数成分ｆ１，ｆ２，ｆ３はこのように処理されたものである。
【０１２７】
図１９は図１８に示した処理回路２０２を用いた図１７に示したビット平滑回路２００の動作を示す図であって、図１７に対応する信号には同一符号を付けている。
【０１２８】
図１９（ａ）は処理回路２０２の入力Ｐ１〜Ｐ４の時間関係を示すものであって、入力Ｐ２は入力Ｐ１を１ライン期間分遅延したもの、入力Ｐ３は入力Ｐ１を２ライン期間分遅延したもの、入力Ｐ４は入力Ｐ１を３ライン期間分遅延したものである。
【０１２９】
図１９（ｂ）は処理回路２０２の出力Ｑ１〜Ｑ４の時間関係を示すものであって、括弧（  ）内は下位２ビットのデータを表わしている。括弧（  ）内の符号が等しいラインはそれらの下位２ビットのデータが等しいことを示している。例えば、（Ｄ）で表わされる出力Ｏ１のライン４と出力Ｏ２のライン３と出力Ｏ３のライン２と出力Ｏ４のライン１とは、下位２ビットのデータがＤと等しいことになる。なお、ここでは、画面上垂直方向に隣接する２つの画素で下位５ビット目〜下位３ビット目が等しいことは省いている。
【０１３０】
図１９（ｃ）は切換回路２０４の入力ａ，ｂ，ｃ，ｄを示すものであって、夫々で同じ順位のラインが同時刻となるが、同時刻のライン１では、入力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータがＡ，Ｂ，Ｃ，Ｄの順に異なっており、次の同時刻のライン２では、入力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータがＢ，Ｃ，Ｄ，Ｅの順に異なっており、次の同時刻のライン３では、入力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータがＣ，Ｄ，Ｅ，Ｆの順に異なっており、……、最後に図示するライン７では、入力ａ，ｂ，ｃ，ｄの順に下位２ビットのデータがＧ，Ｈ，Ｉ，Ｊの順に異なっている。
【０１３１】
切換回路２０４は、図１９の場合、ライン毎に入力ｄ，ｃ，ｂ，ａの順に繰り返し選択し、この結果、図１９（ｄ）に示すように、下位２ビットのデータが等しい順番の４個のラインがその順で選択され、連続する４ラインが同じ下位２ビットのデータをもつサブフィールドデータＤが得られることになる。
【０１３２】
なお、かかるサブフィールドデータＤにおいて、同じ下位２ビットのデータをもつ連続した４ラインのうち（例えば、図１９（ｄ）において、ライン１（Ｄ）〜ライン４（Ｄ））、前半の２つのライン（ライン１（Ｄ）とライン２（Ｄ））は下位５ビット目〜下位３ビット目が等しく、後半の２つのライン（ライン３（Ｄ）とライン４（Ｄ））も下位５ビット目〜下位３ビット目が等しい。
【０１３３】
このようにして、アドレス制御期間を短縮化する所望のサブフィールドデータＤが得られることになる。
【０１３４】
なお、図１６に示した処理回路２０２を用いた図１１に示すビット平滑回路２００も、２入力Ｐ１，Ｐ２に対し、直交変換（ここでは、２行×２列のアダマール変換）を用いてサブフィールドデータＤを得ていることになる。
【０１３５】
図１６及び図１８に示した処理回路２０２での処理は、直交変換（アダマール変換）を用いた画像データの圧縮・復号の過程と一致しており、直流成分に比較して高い周波数成分ほど粗く量子化する手法と極めて類似している。即ち、従来からの画像圧縮で蓄積された量子化ビット配分のノウハウを適用し、画質劣化をほとんど目立たないように変換することができる。
【０１３６】
また、直交変換を用いた画像圧縮方式により圧縮されて記録／伝送された映像信号を復号（圧縮された信号を伸張処理すること）して表示する場合には、予め本発明によるアドレス制御期間の圧縮処理によって欠落する情報が圧縮・記録／伝送の過程で低減されているため、実質的に画質劣化の少ない表示を実現することができる。
【０１３７】
以上のように、入力信号を複数の解像度情報に分割して、特定のサブフィールドの解像度情報を制限することにより、アドレス制御期間を短縮化することができる。
【０１３８】
以上のように４つの垂直周波数成分に分割し、量子化手段により加減算するビットを選択し、再合成することにより、所望順位のビットに対応する特定のサブフィールドの解像度情報を制限することができ、これにより、そのサブフィールドでのアドレス制御期間を短縮化することができる。また、解像度情報を制限するサブフィールドや解像度の制限範囲は、制御信号ＣＢでもってこれら周波数成分の量子化特性を変化させることにより、制御することができる。
【０１３９】
この際に、複数に分割された周波数成分から画素を再合成する過程は、上記式（３），（４）及び上記式（５）〜（８）で示すように、係数が「１」と「−１」との線形結合による演算処理によって行なわれる。これにより、量子化手段によって選択したビットが直接出力画素に反映され、所望順位のビットに対応する特定のサブフィールドの解像度情報制限の設定を容易にすることができる。なお、実際には、入出力画素の振幅レンジを等しくするために、１／２あるいは１／４というような係数がかかるため、出力画素を合成する際の各周波数成分の係数が「＋Ｋ」，「−Ｋ」の２種のみからなる線形結合で表わされれば、量子化特性の設定により、所望順位のビットに対応する特定のサブフィールドの解像度情報の制限の設定を容易にすることが可能である。従って、本発明は、上記の直交変換に限ることなく、逆変換の過程が「＋Ｋ」，「−Ｋ」の２種のみの係数からなる線形結合であれば、他の直交変換を用いてもよい。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、必要な輝度に応じてアドレス制御期間を短縮化しこの時間を輝度・階調・擬似輪郭などの画質の改善に割り当てることができる。
【０１４１】
また、比較的発光重みが小さい下位サブフィールドに対してデータ数を間引いて表示するよう構成することにより、画質劣化を低減させことができる。
【０１４２】
また、最も発光重みが小さいサブフィールドを除いた、下位サブフィールドに対してデータ数を間引いて表示するよう構成することにより、ディザや誤差拡散処理などの擬似中間階調表現を行なうことができる。
【０１４３】
また、高輝度表示を実現する場合にはより多くのサブフィールドに対してデータ数を間引いてサステイン期間を多く割り当てて表示し、低輝度であっても高精細の表示を行なう場合にはデータ間引きを行なうサブフィールドを減らす、あるいは全くなくすることにより、画像内容や使用者の目的に適した画質を実現することができる。
【０１４４】
また、入力映像信号を垂直周波数成分に分割し、表示解像度情報を制限して点灯画素を制御する時間を短くすることにより、画質劣化の目立ちにくい高画質な表示を実現することができる。
【図面の簡単な説明】
【図１】ＡＣ３電極型プラズマディスプレイの放電セルと電極の配置を示す模式図である。
【図２】従来技術に係るアドレス制御期間におけるＹサステイン電極及びアドレス電極の印加電圧を示す図である。
【図３】従来技術に係る１フィールドが３つのサブフィールドから構成されたフィールド構成を示す図である。
【図４】本発明の第１の実施形態に係わり、サブフィールドのうち発光重みの少ない下位サブフィールドのアドレス制御期間を半分にしたフィールド構成を示す図である。
【図５】本発明の第１の実施形態に係わり、アドレス制御期間におけるＹサステイン電極及びアドレス電極の印加電圧を示す図である。
【図６】本発明の第２の実施形態に係わり、最下位サブフィールドを増やし、発光重みの少ない下位サブフィールドのアドレス制御期間を半分にしたフィールド構成を示す図である。
【図７】本発明の第３の実施形態に係わり、最下位サブフィールドを増やし、最下位のサブフィールドを除く下位サブフィールドのアドレス制御期間を半分にしたフィールド構成を示す図である。
【図８】本発明の第４の実施形態に係わり、最下位サブフィールドを増やし、最下位のサブフィールドを除く下位のサブフィールドのアドレス制御期間を半分にするとともに、そのサステイン期間の発光比率を同じにしたフィールド構成を示す図である。
【図９】本発明の第４の実施形態に係わるアドレス制御期間のＹサステイン電極及びアドレス電極の印加電圧を示す図である。
【図１０】本発明の各実施形態に係わるサブフィールド構成を適用した表示装置の構成を示すブロック図である。
【図１１】図１０に示す制御ビット平滑化回路２００の構成を示すブロック図である。
【図１２】本発明の各実施形態に係わるアドレス制御期間のＹサステイン電極及びアドレス電極の印加電圧の他の例を示す図である。
【図１３】本発明における、アドレス制御期間を短縮化しない高解像度・低輝度の表示モードと、アドレス制御期間を短縮化した低解像度・高輝度の表示モードとの関係を説明するための図である。
【図１４】インターレース表示に適したプラズマディスプレイの奇数フィールド表示と偶数フィールド表示との際の放電セルと電極の配置を示す模式図である。
【図１５】図１１における処理回路の動作を説明する模式図である。
【図１６】図１１における処理回路の一具体例を示すブロック図である。
【図１７】図１０におけるビット平滑化回路の他の具体例を示すブロック図である。
【図１８】図１７における処理回路の一具体例を示すブロック図である。
【図１９】図１８に示す処理回路を用いた図１７に示すビット平滑回路の動作を示す図である。
【符号の説明】
１０  リセット期間
２０  アドレス制御期間
２１，２２  時間短縮されたアドレス制御期間
３１〜３４  サステイン期間
１０１〜１０３  Ａ／Ｄ変換回路
２  サブフィールド変換回路
２００  制御ビット平滑化回路
２０１，２０３  ラインメモリ
２０２  処理回路
２０４  切換回路
２０５，２０８  加算回路
２０６，２０９  減算回路
２０７，２１２，２１３  量子化回路
２１０  アダマール変換回路
２１１  アダマール逆変換回路
３  サブフィールド順次変換回路
３０１  フレームメモリ
４  駆動回路
５  表示パネル
５１０１〜５１０４  Ｘサステイン電極
５２０１〜５２０４  Ｙサステイン電極
５３００，５３０１  アドレス電極
５４１０，５４１１  放電セル
５４２０，５４２１  放電セル
５４３０，５４３１  放電セル
５４４０，５４４１  放電セル
６  制御回路
【図１】
0003850625.tif 000008
【図２】
0003850625.tif 000009
【図３】
0003850625.tif 000010
【図４】
0003850625.tif 000011
【図５】
0003850625.tif 000012
【図６】
0003850625.tif 000013
【図７】
0003850625.tif 000014
【図８】
0003850625.tif 000015
【図９】
0003850625.tif 000016
【図１０】
0003850625.tif 000017
【図１１】
0003850625.tif 000018
【図１２】
0003850625.tif 000019
【図１３】
0003850625.tif 000020
【図１４】
0003850625.tif 000021
【図１５】
0003850625.tif 000022
【図１６】
0003850625.tif 000023
【図１７】
0003850625.tif 000024
【図１８】
0003850625.tif 000025
【図１９】
0003850625.tif 000026