(57)【特許請求の範囲】
【請求項１】
第１状態の制御信号に応答して入力信号が第１状態から第２状態に遷移すれば第１状態に遷移する出力信号を発生するプルダウン手段と、
第２状態の制御信号に応答して前記入力信号が第２状態から第１状態に遷移すれば第２状態に遷移する前記出力信号を発生するプルアップ手段と、
前記出力信号を反転して最終の出力信号を発生し、前記最終の出力信号が第１状態に遷移すれば前記最終出力信号を遅延して前記第１状態の制御信号を発生し、前記最終の出力信号が第２状態に遷移すれば前記最終の出力信号を遅延して前記第２状態の制御信号を発生する制御信号発生手段とを備え、前記制御信号に応答して前記プルダウン手段と前記プルアップ手段とのうち、いずれか一つだけが前記出力信号を発生することを特徴とするバッファ。
【請求項２】
前記プルダウン手段は、
電源電圧が印加されるソースと前記制御信号が印加されるゲートとを有した第１プルアップトランジスタと、
前記第１プルアップトランジスタのドレーンに連結されたソースと前記入力信号が印加されるゲートと前記出力信号が生じるドレーンとを有した第２プルアップトランジスタと、
前記第２プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートとを有した第１プルダウントランジスタと、
前記第１プルダウントランジスタのソースに連結されたドレーンと前記制御信号の反転された信号が印加されるゲートと接地電圧が印加されるソースとを有した第２プルダウントランジスタとを備えて、
前記第２プルアップトランジスタの大きさが前記第１プルアップトランジスタ並びに前記第１及び第２プルダウントランジスタの大きさより小さいことを特徴とする請求項１に記載のバッファ。
【請求項３】
前記プルアップ手段は、
電源電圧が印加されるソースと前記制御信号の反転された信号が印加されるゲートとを有した第３プルアップトランジスタと、
前記第３プルアップトランジスタのドレーンに連結されたソースと前記入力信号が印加されるゲートと前記出力信号が生じるドレーンとを有した第４プルアップトランジスタと、
前記第４プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートとを有した第３プルダウントランジスタと、
前記第３プルダウントランジスタのソースに連結されたドレーンと前記制御信号が印加されるゲートと接地電圧が印加されるソースとを有した第４プルダウントランジスタを備えて、
前記第３プルダウントランジスタの大きさが前記第３及び第４プルアップトランジスタ並びに前記第４プルダウントランジスタの大きさより小さいことを特徴とする請求項１に記載のバッファ。
【請求項４】
前記プルダウン手段は、
電源電圧が印加されるソースと前記入力信号が印加されるゲートとを有した第５プルアップトランジスタと、
前記第５プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートと接地電圧に連結されたソースとを有した第５プルダウントランジスタと、
前記第１状態の制御信号に応答して前記第５プルダウントランジスタのドレーンから出力される信号を出力信号として伝送するための第１ＣＭＯＳ伝送ゲートとを備えて、
前記第５プルアップトランジスタの大きさが前記第５プルダウントランジスタの大きさより小さいことを特徴とする請求項１に記載のバッファ。
【請求項５】
前記プルアップ手段は、
電源電圧が印加されるソースと前記入力信号が印加されるゲートとを有した第６プルアップトランジスタと、
前記第６プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートと接地電圧に連結されたソースとを有した第６プルダウントランジスタと、
前記第２状態の制御信号に応答して前記第６プルアップトランジスタのドレーンから出力される信号を伝送するための第２ＣＭＯＳ伝送ゲートとを備えて、
前記第６プルダウントランジスタの大きさが前記第６プルアップトランジスタの大きさより小さいことを特徴とする請求項１に記載のバッファ。
【請求項６】
前記制御信号発生手段は、
前記プルアップ手段またはプルダウン手段の出力信号を反転するための第１インバータと、
前記第１インバータの出力信号を所定時間遅延して前記制御信号を生じるための遅延手段と、
前記遅延手段の出力信号を反転して前記反転された制御信号を生じるための第２インバータとを備えたことを特徴とする請求項１に記載のバッファ。
【請求項７】
第１状態の制御信号及び第２状態の反転制御信号に応答し、入力信号をプルダウンして出力信号を発生するためのプルダウン手段と、
第２状態の前記制御信号及び第１状態の前記反転制御信号に応答し、前記入力信号をプルアップして前記出力信号を発生するためのプルアップ手段と、
前記出力信号を反転して最終出力信号を発生し、前記最終の出力信号が第１状態に遷移すれば前記最終の出力信号を遅延して前記第１状態の制御信号と前記第２状態の反転制御信号を発生し、前記最終の出力信号が第２状態に遷移すれば前記最終の出力信号を遅延して前記第１状態の制御信号と前記第１状態の反転制御信号を発生する制御信号発生手段とを備え、前記制御信号に応答して前記プルダウン手段と前記プルアップ手段の中、いずれか一つだけが前記出力信号を発生することを特徴とするバッファ。
【請求項８】
前記プルダウン手段は、
電源電圧に連結されたソースと前記制御信号が印加されるゲートを有した第１プルアップトランジスタと、
前記入力信号が印加されるゲートと前記第１プルアップトランジスタのドレーンに連結されたソース及び前記出力信号を生じるドレーンを有した第２プルアップトランジスタと、
前記入力信号が印加されるゲートと前記第２プルアップトランジスタのドレーンに連結されたドレーンを有した第１プルダウントランジスタと、
前記制御信号の反転された信号が印加されるゲートと前記第１プルダウントランジスタのソースに連結されたドレーンと接地電圧に連結されたソースとを有した第２プルダウントランジスタとを備えて、
前記第２プルアップトランジスタの大きさが前記第１プルアップトランジスタ並びに前記第１及び第２プルダウントランジスタの大きさより小さいことを特徴とする請求項７に記載のバッファ。
【請求項９】
前記プルアップ手段は、
電源電圧が印加されるソースと前記制御信号の反転された信号が印加されるゲートとを有した第３プルアップトランジスタと、
前記第３プルアップトランジスタのドレーンに連結されたソースと前記入力信号が印加されるゲートとを有した第４プルアップトランジスタと、
前記第４プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートとを有した第３プルダウントランジスタと、
前記第３プルダウントランジスタのソースに連結されたドレーンと前記制御信号が印加されるゲート及び接地電圧に連結されたソースとを有した第４プルダウントランジスタとを備えて、
前記第３プルダウントランジスタの大きさが前記第３及び第４プルアップトランジスタ並びに前記第４プルダウントランジスタの大きさより小さいことを特徴とする請求項７に記載のバッファ。
【請求項１０】
前記プルダウン手段は、
電源電圧が印加されるソースと前記入力信号が印加されるゲートとを有した第５プルアップトランジスタと、
前記第５プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートと接地電圧に連結されたソースとを有した第５プルダウントランジスタと、
前記制御信号と前記制御信号の反転された信号に応答して前記第５プルダウントランジスタのドレーンから出力される信号を伝送するための第１ＣＭＯＳ伝送ゲートとを備えて、
前記第５プルアップトランジスタの大きさが前記第５プルダウントランジスタの大きさより小さいことを特徴とする請求項７に記載のバッファ。
【請求項１１】
前記プルアップ手段は、
電源電圧が印加されるソースと前記入力信号が印加されるゲートとを有した第６プルアップトランジスタと、
前記第６プルアップトランジスタのドレーンに連結されたドレーンと前記入力信号が印加されるゲートと接地電圧に連結されたソースとを有した第６プルダウントランジスタと、
前記制御信号と前記制御信号の反転された信号の反対位相の信号に応答して前記第６プルアップトランジスタのドレーンから出力される信号を伝送するための第２ＣＭＯＳ伝送ゲートとを備えて、
前記第６プルダウントランジスタの大きさが前記第６プルアップトランジスタの大きさより小さいことを特徴とする請求項７に記載のバッファ。
【請求項１２】
前記制御信号発生手段は、
前記プルアップ手段またはプルダウン手段の出力信号を反転するための第１インバータと、
前記第１インバータの出力信号を遅延して前記制御信号を生じるための遅延手段と、
前記遅延手段の出力信号を反転して前記反転された制御信号を生じるための第２インバータとを備えたことを特徴とする請求項７に記載のバッファ。
【請求項１３】
第１状態の制御信号及び第２状態の反転制御信号に応答して入力信号をプルアップする時間よりも前記入力信号をプルダウンする時間が早いプルダウン信号を出力信号として発生するプルダウン手段と、
第２状態の制御信号及び第１状態の反転制御信号に応答して前記入力信号をプルダウンする時間よりも前記入力信号をプルアップする時間が早いプルアップ信号を前記出力信号として発生するプルアップ手段と、
前記出力信号を反転して最終の出力信号を発生し、前記最終の出力信号が第１状態に遷移すれば前記最終の出力信号を遅延して前記第１状態の制御信号と前記第２状態の反転制御信号を発生し、前記最終の出力信号が第２状態に遷移すれば前記最終の出力信号を遅延して前記第２状態の制御信号と前記第１状態の反転制御信号を発生する制御信号発生手段とを備え、前記制御信号に応答して前記プルダウン手段と前記プルアップ手段の中、いずれか一つだけが前記出力信号を発生することを特徴とするバッファ。
【請求項１４】
前記プルダウン手段は、
電源供給が印加されるソースと前記制御信号が印加されるゲートとを有する第１プルアップトランジスタと、
前記第１プルアップトランジスタのドレーンと連結されるソース、前記入力信号が印加されるゲート、及び前記出力信号が生じるドレーンを有する第２プルアップトランジスタと、
前記第２プルアップトランジスタのドレーンと連結されたドレーンと前記入力信号が印加されるゲートとを有する第１プルダウントランジスタと、
前記第１プルダウントランジスタのソースと連結されたドレーン、前記制御信号の反転された信号が印加されるゲート、及び接地電圧が印加されるソースを有する第２プルダウントランジスタとを備えて、
前記第１プルアップトランジスタ並びに前記第１及び第２プルダウントランジスタの大きさより前記第２プルアップトランジスタの大きさが小さいことを特徴とする請求項１３に記載のバッファ。
【請求項１５】
前記プルアップ手段は、
前記制御信号が印加されるゲートと電源供給が印加されるソースとを有する第３プルアップトランジスタと、
前記第３プルアップトランジスタのドレーンと連結されるソース、前記入力信号が印加されるゲート、及び前記出力信号が生じるドレーンを有する第４プルアップトランジスタと、
前記第４プルアップトランジスタのドレーンと連結されたドレーンと前記入力信号が印加されるゲートとを有する第３プルダウントランジスタと、
前記第３プルダウントランジスタのソースと連結されたドレーン、前記制御信号が印加されるゲート、及び接地電圧が印加されるソースを有する第４プルダウントランジスタとを備えて、
前記第３及び第４プルアップトランジスタ並びに前記第４プルダウントランジスタの大きさより前記第３プルダウントランジスタの大きさが小さいことを特徴とする請求項１３に記載のバッファ。
【請求項１６】
前記プルダウン手段は、
電源供給が印加されるソースと前記入力信号が印加されるゲートとを有する第５プルアップトランジスタと、
前記第５プルアップトランジスタのドレーンと連結されるドレーン、前記入力信号が印加されるゲート、及び接地電圧に連結されるソースを有する第５プルダウントランジスタと、
前記制御信号が第１制御状態にあることに応答して前記第５プルダウントランジスタのドレーンから前記出力信号として出力された信号を伝送するための第１ＣＭＯＳ伝送ゲートとを備えることを特徴とする請求項１３に記載のバッファ。
【請求項１７】
前記プルアップ手段は、
電源供給が印加されるソースと前記入力信号が印加されるゲートとを有する第６プルアップトランジスタと、
前記第６プルアップトランジスタのドレーンと連結されるドレーン、前記入力信号が印加されるゲート、及び接地電圧に連結されるソースを有する第６プルダウントランジスタと、
前記制御信号が第２制御状態にあることに応答して前記第６プルダウントランジスタのドレーンから前記出力信号として出力された信号を伝送するための第２ＣＭＯＳ伝送ゲートとを備えて、
前記第６プルダウントランジスタの大きさが前記第６プルアップトランジスタの大きさより小さいことを特徴とする請求項１３に記載のバッファ。
【請求項１８】
前記制御信号発生手段は、
前記プルアップ手段あるいはプルダウン手段の前記出力信号を反転するための第１インバータと、
前記第１インバータの出力信号を所定時間遅延することによって前記制御信号を生じるための遅延手段と、
前記遅延手段の出力信号を反転することによって反転された制御信号を生じるための第２インバータとを備えることを特徴とする請求項１３に記載のバッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバッファに係り、特に、“ハイ”レベルから“ロー”レベルに遷移する入力信号と“ロー”レベルから“ハイ”レベルに遷移する入力信号を双方共速く伝送できるバッファに関する。
【０００２】
【従来の技術】
従来のバッファにおいて、データ伝送を最適化するためには、入力信号が“ハイ”レベルから“ロー”レベルに遷移する場合の速度を速くするか、或いは、入力信号が“ロー”レベルから“ハイ”レベルに遷移する場合の速度を速くするかのいずれかをするしかなかった。
したがって、入力信号が“ハイ”レベルから“ロー”レベルに遷移する場合の速度を速くすれば入力信号が“ロー”レベルから“ハイ”レベルに遷移する速度は相対的に遅くなり、入力信号が“ロー”レベルから“ハイ”レベルに遷移する場合の速度を速くすれば入力信号が“ハイ”レベルから“ロー”レベルに遷移する速度は相対的に遅くなる、という問題点があった。
【０００３】
図１は、従来におけるバッファの一例を示す回路図であり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＳＮ１とで構成されたインバータＩ１、及びＰＭＯＳトランジスタＳＰ１とＮＭＯＳトランジスタＮ１とで構成されたインバータＩ２で構成されている。
前記構成中のＳＮ１、ＳＰ１は、各々大きさが小さいＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを示している。
入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合に対して信号出力速度を速くするために、小さい大きさのＮＭＯＳトランジスタＳＮ１、及びＰＭＯＳトランジスタＳＰ１を用いて構成されている。
【０００４】
図２は、図１に示した回路の動作を説明するためのタイミング図であり、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合に出力信号ＯＵＴの遷移速度は速くなるが（符号９２、９４の信号遷移箇所参照）、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移する場合に遷移速度は遅くなる。
【０００５】
図３は、従来におけるバッファの他の例を示す回路図であり、ＰＭＯＳトランジスタＳＰ２とＮＭＯＳトランジスタＮ２とで構成されたインバータＩ３、及びＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＳＮ２とで構成されたインバータＩ４で構成されている。
図３では、大きさが小さいＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを各々ＳＰ２、ＳＮ２で示してある。
入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移する場合に対して信号出力速度を速くするために、小さい大きさのＰＭＯＳトランジスタＳＰ２、及びＮＭＯＳトランジスタＳＮ２を用いて構成されている。
【０００６】
図４は、図３に示した回路の動作を説明するためのタイミング図であり、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移する場合に出力信号ＯＵＴの遷移速度は速くなるが、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合に出力信号ＯＵＴの遷移速度が遅くなる（符号９６、９８の信号遷移箇所参照）。
【０００７】
すなわち、従来のバッファは、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合と“ロー”レベルから“ハイ”レベルに遷移する場合のうち、いずれか一方の場合における出力信号ＯＵＴの信号伝達を速くすることはできるが、入力信号が“ハイ”レベルから“ロー”レベルに遷移する場合及び“ロー”レベルから“ハイ”レベルに遷移する場合の双方の場合における信号伝達速度を同時に速くできないという問題点があった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、入力信号が“ハイ”レベルから“ロー”レベルに遷移する場合及び“ロー”レベルから“ハイ”レベルに遷移する場合の双方における出力信号の遷移速度を速くできるバッファを提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するための本発明のバッファは、第１状態の制御信号に応答して入力信号が第１状態から第２状態に遷移すれば第１状態に遷移する出力信号を生じるためのプルダウン手段、第２状態の制御信号に応答して前記入力信号が第２状態から第１状態に遷移すれば第２状態に遷移する前記出力信号を生じるためのプルアップ手段、及び前記出力信号に応答して前記制御信号を生じるための制御信号発生手段を備えたことを特徴とする。
第１状態の出力信号に応答して入力信号が第１状態から第２状態に遷移すれば第１状態に遷移する出力信号を生じるためのプルダウン手段、及び第２状態の前記出力信号に応答して前記入力信号が第２状態から第１状態に遷移すれば第２状態に遷移する前記出力信号を生じるためのプルアップ手段を備えたことを特徴とする。
【００１０】
【発明の実施の形態】
図５は、本発明の一実施形態のバッファのブロック図であり、ＰＭＯＳトランジスタＰ３、高速プルダウン回路１０、及びＮＭＯＳトランジスタＮ３で構成された高速プルダウン手段１００と、ＰＭＯＳトランジスタＰ４、高速プルアップ回路１２、及びＮＭＯＳトランジスタＮ４で構成された高速プルアップ手段２００と、インバータＩ５、Ｉ６、及び遅延回路１４とによって構成されている。
【００１１】
図５に示した回路の動作を説明すると次の通りである。
ＰＭＯＳトランジスタＰ３は、負論理で動作し、“ロー”レベルの制御信号Ｃに応答してオンする。ＮＭＯＳトランジスタＮ３は、正論理で動作し、“ハイ”レベルの反転制御信号ＣＢに応答してオンする。高速プルダウン回路１０は、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３が“ロー”レベルの制御信号Ｃに応答して作動することによってイネーブルされる。そのイネーブルされた状態のときに、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移すると、高速プルダウン回路１０は、その入力信号ＩＮに応答して“ハイ”レベルから“ロー”レベルに遷移する中間信号Ａ（インバータＩ５で反転されて出力信号ＯＵＴとなる中間の出力信号）を高速でプルダウンする。
【００１２】
これと同様に、ＰＭＯＳトランジスタＰ４は、負論理で動作し、したがって“ロー”レベルの反転制御信号ＣＢに応答してオンする。ＮＭＯＳトランジスタＮ４は、正論理で動作し、“ハイ”レベルの制御信号Ｃに応答してオンする。高速プルアップ回路１２は、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４が“ハイ”レベルの制御信号Ｃに応答して作動することによってイネーブルされる。そのイネーブルされた状態のときに、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移すると、高速プルアップ回路１２は、その入力信号ＩＮに応答して“ロー”レベルから“ハイ”レベルに遷移する中間信号Ａを高速でプルアップする。インバータＩ５は、高速プルダウン回路１０と高速プルアップ回路１２とによって出力される中間信号Ａを反転して出力信号ＯＵＴを生成する。遅延回路１４は、出力信号ＯＵＴを所定時間遅延して制御信号Ｃを生成し、この制御信号ＣはＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４のゲートに印加される。インバータＩ６は、制御信号Ｃを反転して反転制御信号ＣＢを生成し、この反転制御信号ＣＢはＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ４のゲートに印加される。
【００１３】
出力信号ＯＵＴが“ロー”レベルの場合、制御信号Ｃ、反転制御信号ＣＢが各々“ロー”レベル、“ハイ”レベルになる。したがって、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３及び高速プルダウン回路１０は作動される。そうすると、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移したときに、高速プルダウン回路１０は、中間信号Ａを“ハイ”レベルから“ロー”レベルに高速でプルダウンする。すなわち、出力信号ＯＵＴが“ロー”レベルの場合には以前の入力信号ＩＮが“ロー”レベルであるので、高速プルダウン回路１０は、入力信号ＩＮが“ロー”レベルのままであれば“ハイ”レベル出力の中間信号Ａを継続的に生成する。そして、入力信号ＩＮが“ハイ”レベルに遷移すると、その時の高速プルダウン回路１０は作動（イネーブル）状態にあり、直ちに高速で“ハイ”レベルから“ロー”レベルに遷移する中間信号Ａを出力するようになる。この間、高速プルアップ回路１２は、動作しない。
【００１４】
一方、以前の動作で出力信号ＯＵＴが“ハイ”レベルとなった場合、反転制御信号ＣＢ、制御信号Ｃが各々“ロー”レベル、“ハイ”レベルになる。したがってＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ４及び高速プルアップ回路１２は作動される。そうすると、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移される時に、高速プルアップ回路１２は、中間信号Ａを“ロー”レベルから“ハイ”レベルに高速でプルアップする。すなわち、出力信号ＯＵＴが“ハイ”レベルの場合には以前の入力信号ＩＮが“ハイ”レベルであるので、高速プルアップ回路１２は、入力信号ＩＮが“ハイ”レベルのままであれば“ロー”レベル出力の中間信号Ａを持続的に生成する。そして、入力信号ＩＮが“ロー”レベルに遷移すると、その時の高速プルアップ回路１２は作動状態にあり、直ちに高速で“ロー”レベルから“ハイ”レベルに遷移する中間信号Ａを出力するようになる。この間、高速プルダウン回路１０は動作しない。
【００１５】
この方法で、この発明のバッファの回路配列は、“ハイ”レベルから“ロー”レベルへの入力遷移と“ロー”レベルから“ハイ”レベルへの入力遷移の双方に対して、その出力における速いデータ遷移を提供する。
【００１６】
図６は、図５に示したバッファのより具体的な実施形態例の回路図である。この図において、高速プルダウン手段１００は、電源電圧が印加されるソースと制御信号Ｃが印加されるゲートとを有するＰＭＯＳトランジスタＰ３、入力信号ＩＮ印加されるゲートとＰＭＯＳトランジスタＰ３のドレーンに連結（接続）されたソースと中間信号Ａが印加されるドレーンとを有するＰＭＯＳトランジスタＳＰ３、入力信号ＩＮが印加されるゲートとＰＭＯＳトランジスタＳＰ３のドレーンに連結されたドレーンを有するＮＭＯＳトランジスタＮ５、及びＮＭＯＳトランジスタＮ５のソースに連結されたドレーンと反転制御信号ＣＢが印加されるゲートと接地電圧の電極に連結されたソースとを有するＮＭＯＳトランジスタＮ３によって、構成されている。そして、ＰＭＯＳトランジスタＳＰ３とＮＭＯＳトランジスタＮ５が高速プルダウン回路１０を構成している。
【００１７】
高速プルアップ手段２００は、電源電圧が印加されるソースと反転制御信号ＣＢが印加されるゲートとを有するＰＭＯＳトランジスタＰ４、入力信号ＩＮが印加されるゲートとＰＭＯＳトランジスタＰ４のドレーンに連結されたソースと中間信号Ａが印加されるドレーンとを有するＰＭＯＳトランジスタＰ５、入力信号ＩＮが印加されるゲートとＰＭＯＳトランジスタＰ５のドレーンに連結されたドレーンとを有するＮＭＯＳトランジスタＳＮ３、及びＮＭＯＳトランジスタＳＮ３のソースに連結されたドレーンと制御信号Ｃが印加されるゲートと接地電圧の電極に連結されたソースとを有するＮＭＯＳトランジスタＮ４によって、構成されている。そして、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＳＮ３が高速プルアップ回路１２を構成している。尚、図６では、大きさが小さいＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを各々ＳＮ３、ＳＰ３で示した。
【００１８】
すなわち、図６に示した高速プルダウン回路１０は、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移する場合に出力中間信号Ａが“ハイ”レベルから“ロー”レベルに遷移する速度を速くするために、ＰＭＯＳトランジスタＰ３並びにＮＭＯＳトランジスタＮ３及びＮ５に比べて相対的に大きさが小さいＰＭＯＳトランジスタＳＰ３を用いて構成されている。そして、高速プルアップ回路１２は、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合に出力中間信号Ａが“ロー”レベルから“ハイ”レベルに遷移する速度を速くするために、ＰＭＯＳトランジスタＰ４及びＰ５並びにＮＭＯＳトランジスタＮ４に比べて相対的に大きさが小さいＮＭＯＳトランジスタＳＮ３を用いて構成されている。
【００１９】
したがって、図６に示したようにバッファが高速プルダウン回路１０と高速プルアップ回路１２とを用いて構成されることによって、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合と“ロー”レベルから“ハイ”レベルに遷移する場合のいずれの場合においても、中間信号Ａの遷移速度が速く、出力信号の伝送速度は相対的に速い方の速度になる。
【００２０】
図７は、図６に示した回路の動作を説明するための動作タイミング図である。出力信号ＯＵＴがまず“ロー”レベルであれば、遅延回路１４は出力信号ＯＵＴを受けて所定時間遅延して“ロー”レベルの制御信号Ｃを生成する。インバータＩ６は、その“ロー”レベルの制御信号Ｃを反転して“ハイ”レベルの反転制御信号ＣＢを生成する。そうすると、高速プルダウン手段１００のＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが作動され、これらに対応する高速プルアップ手段２００のＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４は作動しない状態になる。入力信号ＩＮが“ロー”レベルである間はＰＭＯＳトランジスタＳＰ３がオンされて高速プルダウン回路１０が中間信号Ａを“ハイ”レベルに維持する。そして、入力信号ＩＮが“ハイ”レベルに遷移すると、高速プルダウン回路１０は、ＮＭＯＳトランジスタＮ５がオンされて比較的高速で“ロー”レベルに遷移する中間信号Ａを生じる。その後、中間信号Ａは、タイミング図のＴ１で示した区間中、その“ロー”レベルの状態を維持される。
【００２１】
これと同様に、出力信号ＯＵＴがタイミング図のＴ１で示した区間で“ハイ”レベルであれば、遅延回路１４は出力信号ＯＵＴを受けて所定時間遅延して“ハイ”レベルの制御信号Ｃを生成する。インバータＩ６は、その制御信号Ｃを反転して“ロー”レベルの反転制御信号ＣＢを生成する。そうすると、高速プルアップ手段２００のＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４が作動され、これらに対応する高速プルダウン手段１００のＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３は作動しない状態になる。入力信号ＩＮが“ハイ”レベルである間はＮＭＯＳトランジスタＳＮ３がオンされて高速プルアップ回路１２が中間信号Ａを“ロー”レベルに維持する。そして、入力信号ＩＮが“ロー”レベルに遷移すると、ＰＭＯＳトランジスタＰ５がオンされて高速プルアップ回路１２は比較的高速で“ハイ”レベルに遷移する中間信号Ａを生じる。その後、中間信号Ａは、タイミング図のＴ２で示した区間中、その“ハイ”レベルの状態を維持される。
【００２２】
図８は、本発明の他の実施形態のバッファのブロック図であり、高速プルダウン回路２０及びＣＭＯＳ伝送ゲートＴ１で構成された高速プルダウン手段１１０と、高速プルアップ回路２２及びＣＭＯＳ伝送ゲートＴ２で構成された高速プルアップ手段２１０と、インバータＩ５、Ｉ６、及び遅延回路１４とによって構成されている。
【００２３】
図８に示した回路の動作を説明すると次の通りである。
出力信号ＯＵＴが“ロー”レベルの場合に制御信号Ｃ、反転制御信号ＣＢが各々“ロー”レベル、“ハイ”レベルになりＣＭＯＳ伝送ゲートＴ１がオンされる。そうすると、高速プルダウン回路２０のプルダウン信号ＰＤがＣＭＯＳ伝送ゲートＴ１を通じて伝送されて中間信号Ａとなる。すなわち、出力信号ＯＵＴが“ロー”レベルの場合には、その入力信号ＩＮは“ロー”レベルであるので、高速プルダウン回路２０は、入力信号ＩＮが“ロー”レベルであれば、“ハイ”レベルのプルダウン信号ＰＤを維持する。一方、入力信号ＩＮが“ハイ”レベルになれば、高速プルダウン回路２０は、高速で“ロー”レベルに遷移するプルダウン信号ＰＤを生じる。ＣＭＯＳ伝送ゲートＴ１は、中間信号Ａを生成するためにこの“ロー”レベルのプルダウン信号ＰＤを通過させる。この間、ＣＭＯＳ伝送ゲートＴ２がオフされているので、高速プルアップ回路２２のプルアップ信号ＰＵは伝送されない。
【００２４】
そして、出力信号ＯＵＴが“ハイ”レベルの場合に、反転制御信号ＣＢ、制御信号Ｃが各々“ロー”レベル、“ハイ”レベルになり、ＣＭＯＳ伝送ゲートＴ２がオンされてＣＭＯ伝送ゲートＴ１はオフされる。そうすると、高速プルアップ回路２２の出力プルアップ信号ＰＵがＣＭＯＳ伝送ゲートＴ２を通じて伝送されて中間信号Ａとなる。すなわち、出力信号ＯＵＴが“ハイ”レベルの場合には、その入力信号ＩＮは“ハイ”レベルであるので、高速プルアップ回路２２は、入力信号ＩＮが“ハイ”レベルの場合には“ロー”レベルのプルアップ信号ＰＵを維持する。一方、入力信号ＩＮが“ロー”レベルに遷移する場合には、高速プルアップ回路２２は、高速で“ハイ”レベルに遷移するプルアップ信号ＰＵを生じる。ＣＭＯＳ伝送ゲートＴ２は、中間信号Ａを提供するために、この“ハイ”レベルの出力プルアップ信号ＰＵを通過させる。この間、高速プルダウン回路２０も動作してプルダウン信号ＰＤを生成するが、ＣＭＯＳ伝送ゲートＴ１がオフされているので、高速プルダウン回路２０のプルダウン信号ＰＤは伝送されない。
【００２５】
図９は、図８に示したブロック図のより具体的な実施形態例の回路図である。この図において、高速プルダウン手段１１０は、電源電圧が印加されるソースと入力信号ＩＮが印加されるゲートとプルダウン信号ＰＤを発生するためのドレーンとを有するＰＭＯＳトランジスタＳＰ４，ＰＭＯＳトランジスタＳＰ４のドレーンに連結されたドレーンと入力信号ＩＮが印加されるゲートと接地電圧の電極に連結されたソースとを有するＮＭＯＳトランジスタＮ６、及び“ロー”レベルの制御信号Ｃと“ハイ”レベルの反転制御信号ＣＢが印加されたときにプルダウン信号ＰＤを伝送するＣＭＯＳ伝送ゲートＴ１によって、構成されている。そして、ＰＭＯＳトランジスタＳＰ４とＮＭＯＳトランジスタＮ６が高速プルダウン回路２０を構成している。
【００２６】
高速プルアップ手段２１０は、電源電圧が印加されるソースと入力信号ＩＮが印加されるゲートとプルアップ信号ＰＵを発生するためのドレーンとを有するＰＭＯＳトランジスタＰ６，ＰＭＯＳトランジスタＰ６のドレーンに連結されたドレーンと入力信号ＩＮが印加されるゲートと接地電圧の電極に連結されたソースとを有するＮＭＯＳトランジスタＳＮ４、及び“ロー”レベルの反転制御信号ＣＢと“ハイ”レベルの制御信号Ｃが印加されたときにプルアップ信号ＰＵを伝送するＣＭＯＳ伝送ゲートＴ２によって、構成されている。そして、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＳＮ４が高速プルアップ回路２２を構成している。尚、図９では、トランジスタＮ６及びＰ６と比較して比較的大きさが小さいＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを各々ＳＰ４、ＳＮ４で示してある。
【００２７】
すなわち、高速プルダウン回路２０は、入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移する場合に出力信号遷移速度を速くするために、ＮＭＯＳトランジスタＮ６に比べて相対的に大きさが小さいＰＭＯＳトランジスタＳＰ４を用いて構成したものである。そして、高速プルアップ回路２２は、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移する場合に出力信号遷移速度を速くするために、ＰＭＯＳトランジスタＰ６に比べて相対的に大きさが小さいＮＭＯＳトランジスタＳＮ４を用いて構成したものである。
【００２８】
したがって、このバッファは、高速プルダウン回路２０と高速プルアップ回路２２とを具備することによって、入力信号ＩＮが“ハイ”レベルから“ロー”レベルに遷移したり入力信号ＩＮが“ロー”レベルから“ハイ”レベルに遷移したりする場合の信号伝送速度を速くできる。
すなわち、出力信号ＯＵＴが“ハイ”レベルの場合には高速プルアップ回路２２のプルアップ信号ＰＵが中間信号Ａとして生成され、出力信号ＯＵＴが“ロー”レベルの場合には高速プルダウン回路２０のプルダウン信号ＰＤが中間信号Ａとして生成される。
【００２９】
図１０は、図９に示した回路の動作を説明するためのタイミング図である。
出力信号ＯＵＴが“ロー”レベルであれば、遅延回路１４は、その出力信号ＯＵＴを所定時間遅延して“ロー”レベルの制御信号Ｃを生成する。このとき、インバータＩ６は“ハイ”レベルの反転制御信号ＣＢを生成する。そうすると、ＣＭＯＳ伝送ゲートＴ１がオンされる。高速プルダウン回路２０は、入力信号ＩＮが“ロー”レベルであれば“ハイ”レベルの出力プルダウン信号ＰＤを生成する。そして、入力信号ＩＮが“ハイ”レベルに遷移すると、ＮＭＯＳトランジスタＮ６がオンされて高速プルダウン回路２０は高速で“ロー”レベルに遷移する出力プルダウン信号ＰＤを生じる。これと同時に、ＮＭＯＳトランジスタＳＮ４がオンされて高速プルアップ回路２２は遅く“ロー”レベルに遷移するプルアップ信号ＰＵを生じる。しかしこの時、ＣＭＯＳ伝送ゲートＴ１がオンされてＣＭＯＳ伝送ゲートＴ２はオフされているので、高速プルダウン回路２０のプルダウン信号ＰＤのみが出力中間信号Ａとして伝送される。すなわち、タイミング図のＴ２で示した区間の終わりにおいて、高速で“ロー”レベルに遷移する出力中間信号Ａが生成される。
【００３０】
出力信号ＯＵＴが“ハイ”レベルであれば、遅延回路１４は、その出力信号ＯＵＴを所定時間遅延して“ハイ”レベルの制御信号Ｃを生成する。このとき、インバータＩ６は、“ロー”レベルの反転制御信号ＣＢを生成する。そうすると、ＣＭＯＳ伝送ゲートＴ２がオンされる。高速プルアップ回路２２は、入力信号ＩＮが“ハイ”レベルであれば“ロー”レベルの出力プルアップ信号ＰＵを生成する。そして、入力信号ＩＮが“ロー”レベルに遷移すると、ＰＭＯＳトランジスタＰ６がオンされて高速プルアップ回路２２は高速で“ハイ”レベルに遷移するプルアップ信号ＰＵを生じる。これと同時に、ＰＭＯＳトランジスタＳＰ４がオンされて高速プルダウン回路２０は遅く“ハイ”レベルに遷移するプルダウン信号ＰＤを生じる。ところがこの時、ＣＭＯＳ伝送ゲートＴ２がオンされてＣＭＯＳ伝送ゲートＴ１はオフされているので、高速プルアップ回路２２の出力プルアップ信号ＰＵのみが出力中間信号Ａとして伝送される。すなわち、タイミング図のＴ１で示した区間の終わりにおいて、プルアップ回路２２は高速で“ハイ”レベルに遷移する出力中間信号Ａを生成する。
【００３１】
以上、本発明によるバッファの望ましい実施形態を説明したが、本発明の技術分野における通常の知識を有する当業者は、特許請求の範囲に記載された本発明の事象及び領域から外れない範囲内で、本発明を多様に修正及び変更することができることを理解することができる。
【００３２】
【発明の効果】
本発明のバッファは、入力信号が“ロー”レベルから“ハイ”レベルに遷移する場合のみならず入力信号が“ハイ”レベルから“ロー”レベルに遷移する場合にも入力信号を高速で伝送することができる。
したがって、本発明のバッファを半導体装置に適用することによって高速化を図ることができる。
【図面の簡単な説明】
【図１】従来のバッファの一例の回路図である。
【図２】図１に示した回路の動作を説明するためのタイミング図である。
【図３】従来のバッファの他の例の回路図である。
【図４】図３に示した回路の動作を説明するためのタイミング図である。
【図５】本発明の一実施形態のバッファのブロック図である。
【図６】図５に示したブロック図のより具体的な実施形態例の回路図である。
【図７】図６に示した回路の動作を説明するための動作タイミング図である。
【図８】本発明の他の実施形態のバッファのブロック図である。
【図９】図８に示したブロック図のより具体的な実施形態例の回路図である。
【図１０】図９に示した回路の動作を説明するための動作タイミング図である。
【符号の説明】
Ｉ５、Ｉ６  インバータ
１０、２０  高速プルダウン回路
１２、２２  高速プルアップ回路
１００、１１０  高速プルダウン手段
２００、２１０  高速プルアップ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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