(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列され、前記不揮発性メモリセルの列が２以上のＩ／Ｏに分割して割り当てられた２以上のブロックを含むメモリセル群と、
前記複数の不揮発性メモリセルのソースにソース線を介して接続され、前記複数の不揮発性メモリセルに共通のソース電位を供給する前記２以上のブロックに対して１つ配置された複数のソース線コンタクトと、
前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、
前記ビット線を選択するカラム選択回路と、
前記ビット線に書き込み電位を供給する書き込み回路と、
前記複数のソース線コンタクトのうちの１つに対して２以上の前記Ｉ／Ｏに対応する前記不揮発性メモリセルが同時に２ビット以上書き込まれず、かつ前記複数のソース線コンタクトのうちの他のソース線コンタクトに対応する前記不揮発性メモリセルが同時に書き込まれるように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記カラム選択回路、又は前記書き込み回路による前記メモリセル群への書き込みの選択制御は、前記メモリセル群を構成する不揮発性メモリセルの列が２以上のＩ／Ｏに分割して割り当てられる際の分割数に応じて、分割書き込みを行うものであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセル群を構成する不揮発性メモリセルの列は、２以上のＩ／Ｏに対応した２以上のブロックに分割され、前記書き込み制御回路は、全書き込み時間を前記２以上のブロックに対して２以上の書き込み時間に分けることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記書き込み制御回路は、１つの前記ソース線コンタクトに対して２ビット以上同時に書き込まれないよう、前記２以上の書き込み時間、及び前記２以上のＩ／Ｏに対応して書き込みデータを分割することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に高信頼性のＥＰＲＯＭ（Electrically Programmable Read Only Memory )、またはフラッシュ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory )に使用されるものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置においては、各Ｉ／Ｏ（データの入出力部）に対応して、隣り合うソース線コンタクトとの間に、それぞれ１ブロックのメモリセルアレイが割り付けられており、アドレス信号により各ブロックに含まれる１個のメモリセル（１ビットの記憶データ）が選択される。
【０００３】
図５を用いて、従来のＮＯＲ型不揮発性半導体記憶装置の回路構成について概要を説明する。図５に示す不揮発性半導体記憶装置は、フローティングゲートを備えるメモリセル１がマトリックス状に配置されたメモリセルアレイと、このメモリセルの制御ゲートを行（以下ロウと呼ぶ）方向に接続するＷＬ0〜ＷＬ3等からなるワード線２と、記憶データの書き込みと読み出しを行うＢＬ0〜ＢＬ3等からなる列（以下カラムと呼ぶ）方向のビット線３から構成される。なお、４はソース線、５はソース線コンタクトである。
【０００４】
ＮＯＲ型に接続されたメモリセルアレイへの記憶データの書き込みと読み出しは、ロウ選択回路１８にロウアドレスを入力することにより、ＷＬ0〜ＷＬ3等からなるワード線２の１つが選択され、カラム選択回路１９にカラムアドレスを入力することにより、選択トランジスタ１６によりＢＬ0〜ＢＬ3からなるビット線３の１つが選択され、ロウ及びカラムの交点上のメモリセルに記憶データの書き込みと読み出しが行われる。読み出されたデータはセンスアンプ２１で増幅し出力される。
【０００５】
図５において４行、４列のメモリセルアレイについて説明したが、一般にｉ行、ｊ列（ｉ、ｊは自然数）の場合についても同様にして書き込みと読み出しが行われる。このようなメモリセルアレイを１ブロックとして、ブロック選択回路２０にブロック選択信号を入力することにより、図５に示すブロック０、ブロック１等の書き込み、読み出しの対象となる複数のブロックが選択される。
【０００６】
ＷＬ0〜ＷＬ3等からなるワード線２は、複数のブロックにわたって一続きに配線され、通常各Ｉ／Ｏに対応して各ブロックが割り付けられる。ここで、Ｉ／Ｏ数とデータ処理の単位をなすビット幅、及びメモリセルのブロック数との関係について説明する。
【０００７】
不揮発性半導体記憶装置へのデータの入出力は、データ処理の単位をなす一定のビット幅で行われるのでＩ／Ｏ数はビット幅に等しい。また各ブロックは各Ｉ／Ｏに対応して割り付けられるので、１回の書き込み、読み出しの対象となるブロック数もＩ／Ｏ数に等しい。
【０００８】
例えば第１書き込み動作において、ロウ選択回路１８で選択された１つのワード線に接続される１ページのメモリセルの内、ブロック０の第１のメモリセルに第１書き込みデータのＢｉｔ０が書き込まれ、同時にブロック１の第１のメモリセルに第１書き込みデータのＢｉｔ１が書き込まれる。同様にして全ビット幅の第１書き込みを終了する。
【０００９】
次に第２書き込み動作において、ブロック０の第２メモリセルに第２書き込みデータのＢｉｔ０が書き込まれ、同時にブロック１に属する第２のメモリセルに第２書き込みデータのＢｉｔ１が書き込まれる。同様にして全ビット幅の第２書き込みを終了する。このように各書き込みサイクルにおいて、図５に示す各ブロックごとに、それぞれ１個のメモリセルが選択され、データが書き込まれる。
【００１０】
メモリセルへのデータの書き込みは、フローティングゲートに電子を注入することにより行われるが、このとき書き込み電流はソース線コンタクト５を介して接地（又は一定のソース電圧Ｖｓに接続）される。ソース線コンタクト５には、書き込み電流のほか読み出し電流やフラッシュ消去の電流も流れるので、次に図６を用いてこれらの電流値の大小関係について説明する。
【００１１】
はじめに図６(a)を用いてメモリセルを構成するフローティングゲートＭＯＳトランジスタへの書き込み動作を説明する。書き込みの場合フローティングゲートへの電子注入を伴う書き込みは“０”データに対して行われる。“１”データでは消去状態が維持され実際には書き込み動作は行われない。したがってソース線コンタクト５への書き込み電流は“０”データ書き込みの場合にだけ流れる。
【００１２】
図６(ａ)に示すように、フローティングゲートＭＯＳトランジスタからなるメモリセルは、シリコン基板２２と、ドレイン領域２３と、ソース領域２４と、トンネル絶縁膜を介してシリコン基板上に形成されるフローティングゲート２５と、絶縁膜を介してフローティングゲート２５に電子注入に必要な電圧を与える制御電極２６から構成される。
【００１３】
制御電極２６に制御電圧ＶＧ1を与え、ドレイン領域２３にドレイン電圧ＶＤ1を与えれば、高電界が集中するドレイン側のチャネル空乏層の表面からフローティングゲートにホットエレクトロンが注入され、ＭＯＳトランジスタのしきい値が正にシフトする。したがって“０”書き込みの場合にはチャネル電流を含む大きな書き込み電流が流れる。ここでホットエレクトロンとは、高電界で加速され高エネルギー状態になった電子のことをいう。
【００１４】
次に図６(b)を用いてメモリセルの読み出し動作を説明する。先にのべたように“０”書き込みのメモリセルには電子注入が行われ、“１”書き込みのメモリセルには電子注入が行われないので、書き込み状態の読み出しは、メモリセルを構成するＭＯＳトランジスタの電子注入によるしきい値変化を検出することよりなされる。しきい値の検出はごく微小な電流を流すに必要な制御ゲート電圧ＶＧ2を求めることにより行われるので、読み出し電流によるソース線コンタクト５の劣化やコンタクト抵抗による電圧の変化は無視することができる。
【００１５】
次に図６(c)を用いてメモリセルの消去動作を説明する。メモリセルの消去は、図６(c)に示すように、ＭＯＳトランジスタのドレインをオープン状態にし、ソースにＶｓ、制御ゲートにＶＧ3を印加してＶs−ＶＧ3間に電界を与え、トンネル電流を利用してフローティングゲート２５に注入されたホットエレクトロンをシリコン基板２２に引き抜くことにより行われる。
【００１６】
このときＭＯＳトランジスタにはチャネル電流が流れないので、全てのメモリセルに書き込まれた記憶データを一括消去するフラッシュ消去の場合でも消去電流は小さく、消去電流によるソース線コンタクト５の劣化やコンタクト抵抗による電圧の変化は無視することができる。
【００１７】
従来のＮ Kbyte（Ｎは自然数）不揮発性半導体記憶装置を構成する場合について、各Ｉ／Ｏに対応するメモリセルアレイへのブロックの割り付けと、ソース線コンタクトの配置と、データ書き込み時にソース線コンタクトに流れる電流との関係を図７を用いて具体的に説明する。
【００１８】
本発明において“０”書き込みの際、ソース線コンタクト５に流れる書き込み電流が問題となるので、図７ではメモリセル１と、ビット線３と、ソース線４と、Ｖｓで表示したソース線コンタクト５の配置を示し、ワ−ド線の記載は省略している。
【００１９】
最悪ケースとして、書き込みデータが全ビット幅にわたって全て“０”である場合についてのべる。図７に示す構成では、 (Ｉ／Ｏ)0、(Ｉ／Ｏ)1、…、等に対応してブロック０、ブロック１、…、等が割り付けられ、各ブロックごとにソース線コンタクト５が配置される。
【００２０】
先にのべたように、１回の書き込み動作においてワード線で選択されたメモリセルの内、各ブロックごとにそれぞれ１個づつ“０”データが書き込まれるのでソース線コンタクト５にはそれぞれメモリセル１個分の書き込み電流が流れる。
【００２１】
次に図７に示すセルアレイのブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成し、前記複数のブロックに記憶データを書き込む際、従来用いられてきた第１のブロック構成について説明する。
【００２２】
図８に示す第１のブロック構成では、図７に示す各ブロックのブロックサイズをそれぞれ１／２にして、隣り合うソース線コンタクト５の間に２個のブロックを割り当て、全体でＮ／２ Kbyteの不揮発性半導体記憶装置を構成している。この場合も図７と同様(Ｉ／Ｏ)0、(Ｉ／Ｏ)1、…、等に対応してブロック０、ブロック１、…、等が割り付けられる。
【００２３】
最悪ケースとして、書き込みデータが全ビット幅にわたってすべて“０”である場合を考えれば、図８においても (Ｉ／Ｏ)0、(Ｉ／Ｏ)1、…、に対応してブロック０、ブロック１、…、等がそれぞれ割り付けられ、かつ１回の書き込み動作において、ワード線で選択されたメモリセルの内、各ブロックごとにそれぞれ１個づつ“０”データが書き込まれるので、ソース線コンタクト５には、それぞれメモリセル２個分の書き込み電流が流れる。
【００２４】
このため、図８に示す第１のブロック構成において、図７と同一仕様のソース線コンタクト５をそのまま使用すれば、電流値が過大となりソース線コンタクトの劣化やコンタクト抵抗による電圧変化を生じ、不揮発性半導体記憶装置の所望の特性を得ることができない。
【００２５】
すなわち、図８のセル構成では、少なくとも隣り合うＩ／Ｏ（隣り合うブロック）に属するメモリセルに電子注入を伴う“０”データの書き込みが行われれば、ソース線コンタクト５に流れ込む電流が過大となり、不揮発性半導体記憶装置の所望の特性が得られないという問題があった。
【００２６】
この問題を回避するために、ソース線コンタクト５を大きくすればソース線コンタクト部の電流密度が低下して所望の特性を得ることができるが、この場合にはメモリセルアレイの所要面積が増加し、不揮発性半導体記憶装置の集積密度が低下するという問題があった。
【００２７】
次に図７に示すセルアレイのブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成する際、従来用いられてきた第２のブロック構成について説明する。
【００２８】
図９に示す第２のブロック構成では、図７に示す各ブロックのブロックサイズをそれぞれ１／２にして、かつブロックごとにソース線コンタクト５を設け、全体でＮ／２ Kbyteの不揮発性半導体記憶装置を構成している。
【００２９】
このように、ソース線コンタクト５の間に割り当てるＩ／Ｏ（ブロック）を１つにすれば、ソース線コンタクト５に流れ込む電流は図７に示す場合と同一になるので、所望の特性の不揮発性半導体記憶装置を得ることができる。しかし、この場合には、ブロックサイズが小さくなるにもかかわらず、必要なソース線コンタクト５の数は図７のＮ Kbyte不揮発性半導体記憶装置と同数になるので、メモリセルアレイにおけるソース線コンタクト５の占める面積比率が増大し、メモリセルアレイの集積密度が低下するという問題があった。
【００３０】
【発明が解決しようとする課題】
上記したように、各Ｉ／Ｏに対応する複数のブロックを有し、かつ各ブロックごとにソース線コンタクトを備える不揮発性半導体記憶装置のブロック構成を元にして、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を構成する場合において、前記第１のブロック構成を用いればソース線コンタクトに過大電流が流れ、前記第２のブロック構成を用いればメモリセルアレイの集積密度が低下するという問題があった。
【００３１】
本発明は上記の課題を解決すべくなされたものであり、ソースコンタクトに過大な電流を流すことなく、またメモリセルアレイの集積密度を低下させることなく、各Ｉ／Ｏに対応する複数のブロックを有し、かつ各ブロックごとにソース線コンタクトを備える不揮発性半導体記憶装置のブロック構成から、ブロックサイズの小さい複数のブロックからなる不揮発性半導体記憶装置を提供することを目的としている。
【００３２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の態様は、複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列され、前記不揮発性メモリセルの列が２以上のＩ／Ｏに分割して割り当てられた２以上のブロックを含むメモリセル群と、前記複数の不揮発性メモリセルのソースにソース線を介して接続され、前記複数の不揮発性メモリセルに共通のソース電位を供給する前記２以上のブロックに対して１つ配置された複数のソース線コンタクトと、前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、前記ビット線を選択するカラム選択回路と、前記ビット線に書き込み電位を供給する書き込み回路と、前記複数のソース線コンタクトのうちの１つに対して２以上の前記Ｉ／Ｏに対応する前記不揮発性メモリセルが同時に２ビット以上書き込まれず、かつ前記複数のソース線コンタクトのうちの他のソース線コンタクトに対応する前記不揮発性メモリセルが同時に書き込まれるように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路とを具備することを特徴とする。
本発明は、記憶容量の小さな複数のブロックからなる不揮発性半導体記憶装置を構成する場合に、隣り合うソース線コンタクト間に２以上のＩ／Ｏ、すなわち２以上のブロックを割り当て、かつメモリセルへの記憶データ書き込みの際、隣り合うＩ／Ｏに属するメモリセルに、電子注入を伴う“０”データの書き込みが行われないように、データ書き込み方法を制御する。
【００３３】
すなわち、本発明の不揮発性半導体記憶装置は、隣り合うソース線コンタクトの間に２以上のＩ／Ｏ（２以上のブロック）を割り当て、この２以上のブロックに属するメモリセルに、電子注入を伴う２以上の“０”データが同時に書き込まれないように、分割書き込みを行うことを特徴とする。
【００３４】
具体的には本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルが行方向及び列方向にアレイ状に配列されたメモリセル群と、前記複数の不揮発性メモリセルのソースに接続され、前記メモリセル群に共通のソース電位を供給するソース線と、前記複数の不揮発性メモリセルのドレインに前記メモリセル群の列ごとに接続されたビット線と、前記ビット線を選択するカラム選択回路と、前記ビット線に書き込み電位を供給する書き込み回路と、前記メモリセル群を構成する不揮発性メモリセルの列が複数のＩ／Ｏに分割して割り当てられ、かつ、前記メモリセル群が同時に２ビット以上書き込まれないように、前記カラム選択回路、又は前記書き込み回路を選択制御する書き込み制御回路とを具備することを特徴とする。
【００３５】
好ましくは前記カラム選択回路、又は前記書き込み回路による前記メモリセル群への書き込みの選択制御は、前記メモリセル群を構成する不揮発性メモリセルの列が２以上のＩ／Ｏに分割して割り当てられる際の分割数に応じて、分割書き込みを行うものであることを特徴とする。
【００３６】
好ましくは、前記メモリセル群を構成する不揮発性メモリセルの列は、複数のＩ／Ｏに対応した複数のブロックに分割され、前記複数のブロックに対して、書き込み時間をずらして書き込みを行う書き込み制御回路を具備することを特徴とする。
【００３８】
このように、隣り合うソース線コンタクトの間に２以上のブロックをそれぞれ割り付け、隣接するブロックに属するメモリセルに同時に“０”データが書き込まれないように書き込み動作を分割することにより、ソース線コンタクトに過大電流が流れてコンタクト部分の劣化や電圧変化を生じることなく、所望の特性の不揮発性半導体記憶装置を提供することができる。
【００３９】
また、ブロックを構成するメモリセルのマトリックスサイズに応じて書き込みの単位を変更することにより、ソース線コンタクトに流れ込む電流の増加を抑制することができるので、不揮発性半導体記憶装置の特性を保ちつつレイアウトサイズの増加を抑えることが可能になる。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態につき図面を参照して説明する。
【００４１】
図１は本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。図１(a)は、複数のブロックからなる通常の不揮発性半導体記憶装置のブロック構成を示す図である。図１(b)は図１(a)を元にしてブロックサイズの小さい複数のブロックからなる第１の実施の形態の不揮発性半導体記憶装置を構成する手順を示す図である。
【００４２】
図１(a)には、先に図７で説明したＮ Kbyteの不揮発性半導体記憶装置において、各４カラム（図に４セルと記載）の複数ブロックを通じて配置されたワード線２が選択され、ワード線２を制御ゲートとするフローティングゲートを備えた１ページのメモリセルに、記憶データが書まれる部分の構成が示されている。
【００４３】
ここで各４個のメモリセル１は、(Ｉ／Ｏ)0、(Ｉ／Ｏ)1、…、等に対応する図７のブロック０、ブロック１、…、等に属するメモリセルの内、ワード線２で選択されたものであり、先に説明したように、書き込みデータのＢｉｔ０が、４回の書き込みサイクルでブロック０に属する４個のメモリセル１に順に書き込まれ、Ｂｉｔ１が、４回の書き込みサイクルでブロック１に属する４個のメモリセル１に順に書き込まれる。なお、書き込み電流はソース線４を介してＶｓと表示したソース線コンタクト５に流入する。
【００４４】
図１(b)では、先に第１のブロック構成として説明したように、図１(a)を元にして、ブロックサイズをそれぞれ１／２にすることにより、Ｎ／２ Kbyteのセルアレイを構成している。
【００４５】
したがって、各２カラムのブロックにおいて、ワード線２により各２個のセルが選択される。しかし図１(b)に示すブロック構成では、ソース線コンタクト５は図１(a)と同様、４個のセルごとに設けられるので、例えばＢｉｔ０、Ｂｉｔ１が共に“０”であって、(Ｉ／Ｏ)0、(Ｉ／Ｏ)1等からブロックサイズを１／２にしたブロック０、ブロック１等に“０”データが書き込まれれば、ソース線コンタクト５に２倍の書き込み電流が流れることになる。
【００４６】
この問題を回避するために、本第１の実施の形態では、隣り合うブロックに同時に“０”データが書き込まれることがないように、不揮発性半導体記憶装置に図２(a)に示す書き込み制御回路を設ける。
【００４７】
図２(c)に示すように、例えば書き込みデータのビット幅を８ビットとし、Ｉ／Ｏに０から７までの番号が付与されるものとする。また、最悪ケースとして、書き込みデータは全ビット幅にわたってすべて“０”とする。
【００４８】
図２(a)に示す書き込み制御回路は、８ビットの書き込みデータをそれぞれ４ビットの第１書き込みと、４ビットの第２書き込みに２分割する分割書き込みを行う機能を備えている。図２(ｂ)に示すタイムチャートを用いて第１の実施の形態の書き込み制御回路の動作を説明する。なお、以下の回路動作は、全て負論理の場合を例として説明する。
【００４９】
図２(a)の書き込み制御回路は、書き込みデータ入力部６と、書き込みデータを転送するデータバス７と、８個のＯＲゲート８と、リング発振器９と、書き込み時間制御回路１０と、第１書き込み制御信号を出力する出力線１１と、第２書き込み制御信号を出力する出力線１２から構成される。
【００５０】
リング発振器９の出力は、シフトレジスタからなる書き込み時間制御回路１０に入力され、図２(b)に示すように、全書き込み時間ＴWを時間幅ＴW／２の前半の第１書き込み時間と、後半の第２書き込み時間とに分けて、それぞれ低レベルの第１、第２書き込み制御信号が、前記出力線１１、１２から出力される。
【００５１】
データバス７から、８個のＯＲゲートに同時に入力された８個の “０”データは、前記ＯＲゲート８で第１、第２書き込み制御信号とのＯＲをとり、(Ｉ／Ｏ)0から(Ｉ／Ｏ)7までＩ／Ｏ部への分割書き込み用入力データＤin0〜Ｄin7となって出力される。
【００５２】
このようにして得られた第１、第２書き込み用入力データは、具体的には図２(c)に示すように、隣り合うＩ／Ｏに対して“０”データと“１”データとが交互に入力されるようになる。
【００５３】
また第１書き込みで“０”データが書き込まれたＩ／Ｏには、第２書き込みで“１”データが書き込まれ、第１書き込みで“１”データが書き込まれたＩ／Ｏには、第２書き込みで“０”データが書き込まれる。
【００５４】
このようにすれば、図１(b)において、隣り合うブロックに属するセルに同時に“０”データが書き込まれないので、ソース線コンタクト５に過大電流が流れることはない。
【００５５】
なお、第1の実施の形態では、最悪ケースとして、書き込みデータが全ビット幅にわたって“０”の場合について説明したが、図２の回路を用いれば、任意の書き込みデータに対して、隣り合うブロックに属するセルに同時に“０”データが書き込まれないことは明らかである。
【００５６】
次に図３、図４を用いて本発明の第２の実施の形態について説明する。図３は第２の実施の形態に係る不揮発性半導体記憶装置のセルアレイの構成を示す図である。
【００５７】
図３に示す不揮発性半導体記憶装置は、図１(a)に示すＮ Kbyteのセルアレイ構成を元にして、ブロックサイズをそれぞれ１／４、すなわち１カラム、１ブロックにまでブロックサイズを縮小して、Ｎ／４ Kbyteのセルアレイを構成した例である。第２の実施の形態でも、４セルごとにソース線コンタクト５が設けられる。
【００５８】
このとき、最悪ケースとして、書き込みデータは全ビット幅にわたって全て“０”の書き込みデータを通常の方法で入力すれば、ソース線コンタクト５には図１(a)の４倍の過大電流が流れる。
【００５９】
この問題を回避するために、本第２の実施の形態では、図４に示す４分割の書き込み制御回路を用いる。図４(a)に書き込み制御回路、図４(b)にそのタイムチャート、図４(c)に第１〜第４の書き込みデータを示す。動作の基本は図２と同様であるから詳細な説明を省略する。このような４分割書き込み回路を用いれば、図４(c)に示すような書き込みデータが得られるので、図３に示す回路においてソース線コンタクト５に過大電流が流れることはない。
【００６０】
なお本発明は上記の実施の形態に限定されるものではない。第１、第２の実施の形態で説明した複数ブロックへの分割書き込みでは、書き込みデータを時系列的に分割することにより分割書き込みを行ったが、必ずしも書き込みデータを分割する必要はない。図５に示すブロック選択回路により選択される被書き込みブロックの選択方法（ブロックを構成するカラム群の選択方法）を時系列的に制御することにより、同様に分割書き込みを行うことができる。
【００６１】
また、第１、第２の実施の形態では、複数のセルブロックを備える基本となる不揮発性半導体記憶装置のセルアレイ構成から、ブロックサイズの小さい複数のセルブロックを備える不揮発性半導体記憶装置を派生させる場合について説明したが、一般に隣り合うソース線コンタクトの間に2以上のＩ／Ｏが割り当てられる場合に本発明の分割書き込みを用いれば、ソース線コンタクトの占有面積を縮小することができる。
【００６２】
また本発明は、基本となる複数ブロックの不揮発性半導体記憶装置のセルアレイ構成から、ブロックサイズの大きいセルブロックを備える不揮発性半導体記憶装置を派生させる場合にも有効であることはいうまでもない。
【００６３】
またブロックサイズの異なる複数のセルブロックを含む不揮発性半導体記憶装置において、本発明の分割書き込みを部分的に適用することができる。その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば容量の小さなメモリブロックを構成する際にも、メモリセル内に配置されるソース線コンタクトの数の増大を抑えることが可能になり、不揮発性半導体記憶装置のメモリセルアレイの面積増加を最小限に抑えることが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態の不揮発性半導体記憶装置のセルアレイ構成を示す図であって、
（ａ）は元になるＮ Kbyteセルアレイのブロック構成を示す図。
（ｂ）はブロックサイズを１／２に縮小したＮ／２ Kbyteセルアレイの構成を示す図。
【図２】第１の実施の形態の書き込み制御回路の構成と動作を示す図であって、
（ａ）は書き込み制御回路の構成を示す図。
（ｂ）は２分割書き込みのタイムチャートを示す図。
（ｃ）は書き込みデータを示す図。
【図３】第２の実施の形態の不揮発性半導体記憶装置のセルアレイ構成を示す図。
【図４】第２の実施の形態の書き込み制御回路の構成と動作を示す図であって、
（ａ）は書き込み制御回路の構成を示す図。
（ｂ）は４分割書き込みのタイムチャートを示す図。
（ｃ）は書き込みデータを示す図。
【図５】従来の不揮発性半導体記憶装置の構成図。
【図６】フローティングゲート・メモリセルの書き込み、読み出し、消去の説明図。
【図７】Ｎ Kbyteセルアレイのブロック構成図。
【図８】Ｎ／２Kbyteセルアレイのブロック構成図。
【図９】Ｎ／２Kbyteセルアレイの他のブロック構成図。
【符号の説明】
１…メモリセル
２…ワード線
３…ビット線
４…ソース線
５…ソース線コンタクト
６…書き込みデータ入力部
７…データバス
８…ＯＲゲート
９…リング発振機
１０…書き込み時間制御回路
１１…第１書き込み
１２…第２書き込み
１３…第３書き込み
１４…第４書き込み
【図１】
0003857458.tif 000002
【図２】
0003857458.tif 000003
【図３】
0003857458.tif 000004
【図４】
0003857458.tif 000005
【図５】
0003857458.tif 000006
【図６】
0003857458.tif 000007
【図７】
0003857458.tif 000008
【図８】
0003857458.tif 000009
【図９】
0003857458.tif 000010