(57)【特許請求の範囲】
【請求項１】
入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部（８０）を含むディジタルハイパスフィルタにおいて、
前記乗算処理部を、
該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器（８１）と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器（８２）とによって構成し、近似計算することを特徴とするディジタルハイパスフィルタ。
【請求項２】
入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部（８０）を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、
前記ディジタルハイパスフィルタの前記乗算処理部を、
該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器（８１）と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器（８２）とによって構成し、近似計算することを特徴とするディジタルハイパスフィルタを用いたジッタ測定器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルハイパスフィルタおよびそれを用いたジッタ測定器において、ディジタルハイパスフィルタの処理を高速化するための技術に関する。
【０００２】
【従来の技術】
ディジタル信号を伝送するシステムでは、ディジタル信号が伝送路を伝送する間に生じたジッタ（１０Ｈｚ以上の位相揺らぎ）によって、データを正しく受信できなくなる場合がある。
【０００３】
このため、ディジタル信号を伝送するシステムを新たに布設する場合や、メインテナンスをする際に、そのシステムのジッタ量を測定する必要がある。
【０００４】
図１０は、このような目的で使用されている従来のジッタ測定器１０の構成を示している。
【０００５】
このジッタ測定器１０では、位相比較器１１によって被測定信号Ｓ（ディジタル信号のクロック成分）と分周器１２の出力の位相差を検出し、その誤差信号から第１のローパスフィルタ（ＬＰＦ）１３によってジッタ周波数以下の誤差信号を抽出し、電圧制御発振器１４へ入力している。
【０００６】
電圧制御発振器１４の発振周波数は、第１のローパスフィルタ１３から出力される誤差信号の平均電圧（直流分）によって被測定信号Ｓの周波数に対して分周器１２の分周比倍の周波数に一致するようにコントロールされ、その発振出力を分周器１２に出力する。
【０００７】
一方、第１のローパスフィルタ１３から出力される誤差信号は、Ａ／Ｄ変換器１５によってディジタル変換され、ディジタルハイパスフィルタ（ＨＰＦ）１６および第２のローパスフィルタ１７に入力される。
【０００８】
ディジタルハイパスフィルタ１６および第２のローパスフィルタ１７は、入力される誤差信号から、１０Ｈｚ以上から伝送ビットレート毎に規定された帯域までのジッタ成分を抽出する。ディジタルハイパスフィルタ１６および第２のローパスフィルタ１７によって抽出されたジッタ成分信号はジッタ量検出器１８に出力され、そのジッタ成分信号から被測定信号Ｓのジッタ量Ｊが検出される。
【０００９】
ここで、ディジタルハイパスフィルタ１６としては、一般的に次の伝達関数Ｈ（ｚ）で表される演算処理を行う１次のＩＩＲ型ハイパスフィルタが用いられている。
【００１０】
Ｈ（ｚ）＝ｇ０（１−ｚ−１）／（１−α０ｚ−１）
ただし、ｇ０＝ｐ／（ｐ＋１）
α０＝（ｐ−１）／（ｐ＋１）
ｐ＝１／ｔａｎ（πｆｃ／ｆｓ）
ｆｓ：サンプリング周波数
ｆｃ：低域遮断周波数
【００１１】
この伝達関数Ｈ（ｚ）をもつディジタルハイパスフィルタ１６は、図１１に示すように加算器１６ａ、減算器１６ｂ、データを１サンプル分遅延する１次の遅延器１６ｃおよび２つの乗算器１６ｄ、１６ｅによって構成される。
【００１２】
即ち、入力データ列ｘ〔ｎ〕と第１乗算器１６ｄからの帰還データとを加算器１６ａによって加算し、その加算結果を遅延器１６ｃおよび減算器１６ｂに入力する。
【００１３】
遅延器１６ｃの出力は第１乗算器１６ｄおよび減算器１６ｂに入力される。第１乗算器１６ｄは、遅延器１６ｃの出力にフィルタ係数α０を乗算し、その乗算結果を帰還データとして加算器１６ａに出力する。
【００１４】
また、減算器１６ｂは、加算器１６ａの出力から遅延器１６ｃの出力を減算し、その減算結果を第２乗算器１６ｅへ出力する。
【００１５】
第２乗算器１６ｅは、減算器１６ｂの出力にフィルタ係数ｇ０を乗算し、この乗算結果ｙ〔ｎ〕をこのディジタルハイパスフィルタ１６の演算結果として出力する。
【００１６】
【発明が解決しようとする課題】
このような構成を有するジッタ測定器を用いたジッタ測定に関して、近年、ＩＴＵ−Ｔ０．１７２の勧告で、ジッタ成分を抽出するためのフィルタの周波数特性が規格化された。
【００１７】
ところが、この規格では、ビットレートが２４８８．３２Ｍｂｉｔ／Ｓ（ＳＴＭ−１６）のときにサンプリング周波数ｆｓが最低でも８０ＭＨｚのフィルタリング処理が必要となり、ディジタルハイパスフィルタ１６として高速なデバイスを用いたとしても、計算量の多い乗算器がネックとなって、容易に実現できないという問題があった。
【００１８】
本発明は、この問題を解決して、低速なデバイスでも高速なフィルタリング処理が行えるディジタルハイパスフィルタおよびこれを用いたジッタ測定器を提供することを目的としている。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１のディジタルハイパスフィルタは、
入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部（８０）を含むディジタルハイパスフィルタにおいて、
前記乗算処理部を、
該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器（８１）と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器（８２）とによって構成し、近似計算することを特徴としている。
【００２２】
また、本発明の請求項２のディジタルハイパスフィルタを用いたジッタ測定器は、
入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部（８０）を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、
前記ディジタルハイパスフィルタの前記乗算処理部を、
該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器（８１）と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器（８２）とによって構成し、近似計算することを特徴としている。
【００２３】
【発明の実施の形態】
以下図面に基づいて、本発明の実施形態を説明する。
始めに、前記したジッタ測定器に用いるディジタルハイパスフィルタの実施形態について説明する。
【００２４】
図１１の従来技術で説明したように、１次の伝達関数Ｈ（ｚ）で構成したディジタルハイパスフィルタ１６では、遅延器１６ｃの出力にフィルタ係数α０を乗算して第１加算器１６ａへ帰還する部分が高速化の障害になっている。
【００２５】
そこで、前記１次の伝達関数Ｈ（ｚ）の分母と分子に、分子と加減算符号が反対の関数（１＋α０ｚ−１）を乗じて、前記１次の伝達関数Ｈ（ｚ）を次の２次の伝達関数Ｈ（ｚ）′に変形してみる。
【００２６】
Ｈ（ｚ）′＝ｇ０（１−ｚ−１）（１＋α０ｚ−１）／（１−α０２ｚ−２）
なお、ここで係数ｇ０、α０は前記したものと等しい。
【００２７】
図１にこの伝達関数Ｈ（ｚ）′を満たすディジタルハイパスフィルタ２０を示す。図１は本発明に至る着眼点を説明するための図である。
【００２８】
このディジタルハイパスフィルタ２０は、データ列に対して伝達関数１／（１−α０２ｚ−２）で表される演算を行う第１演算部２１と、データ列に対して伝達関数（１−ｚ−１）で表される演算を行う第２演算部２２と、データ列に対して伝達関数（１＋α０ｚ−１）で表される演算を行う第３演算部２３と、データ列に対してフィルタ係数ｇ０の乗算を行う第４演算部２４とが直列に接続されて構成される。
【００２９】
ここで、第１演算部２１は、加算器２１ａ、２つの遅延器２１ｂ、２１ｃ、乗算器２１ｄで構成され、この第１演算部２１に入力されるデータと乗算器２１ｄからの帰還データとを加算器２１ａで加算し、その加算結果に２つの遅延器２１ｂ、２１ｃで２次の遅延を与え、その出力を乗算器２１ｄに入力して係数α０２を乗じている。
【００３０】
また、第２演算部２２は、減算器２２ａ、遅延器２２ｂで構成され、この第２演算部２２に第１演算部２１から入力されるデータから、この入力データを遅延器２２ｂで遅延した前データを減算器２２ａで減算して出力している。
【００３１】
また、第３演算部２３は、加算器２３ａ、遅延器２３ｂ、乗算器２３ｃで構成され、この第３演算部２３に第２演算部２２から入力されるデータと、この入力データを遅延器２３ｂで遅延した出力に乗算器２３ｃで係数α０を乗じた結果とを加算器２３ａで加算して出力している。
【００３２】
第４演算部２４は、乗算器２４ａによって構成され、第３演算部２３から入力されるデータに係数ｇ０を乗算し、その乗算結果を出力している。
【００３３】
この図１の構造のディジタルハイパスフィルタ２０では、第１演算部２１における係数α０２の乗算処理が高速化の妨げとなる。
【００３４】
ところが、この第１演算部２１では、加算器２１ａの出力に対して２次の遅延を行っており、１次遅延結果は用いていない。したがって、サンプリング周波数ｆｓでの２次の遅延を、サンプリング周波数ｆｓ／２の１次遅延に置き換えることができる。
【００３５】
本発明は、この点に着目したものであり、第１演算部２１を、図２に示す実施形態のディジタルハイパスフィルタ３０の第１演算部３１のように構成することによって高速化し、さらに後述の置換および近似を用いることでより高速化している。
【００３６】
このディジタルハイパスフィルタ３０の第１演算部３１は、入力するデータ列ｘ〔ｎ〕をデータ振分回路３１ａによってサンプリング周期で２組の演算回路３１ｂ、３１ｃに交互に振り分けて入力し、この入力に対する２組の演算回路３１ｂ、３１ｃの出力を、出力選択回路３１ｄによってサンプリング周期で交互に選択して出力する。
【００３７】
演算回路３１ｂ、３１ｃは同一構成であり、データ振分回路３１ａから振り分けられたデータと帰還データとを加算する加算器３６と、加算器３６の出力を１次遅延する遅延器３７と、遅延器３７の出力に係数α０２を乗算し、その乗算結果を帰還データとして加算器３６に入力する乗算器３８とによって構成されている。
【００３８】
次に、この第１演算部３１の動作を説明する。
図３の（ａ）に示すように入力データ列ｘ〔ｋ〕、ｘ〔ｋ＋１〕、ｘ〔ｋ＋２〕、…が周波数ｆｓで順次入力されると、データ振分回路３１ａによって一方の演算回路３１ｂには図３の（ｂ）のように、データｘ〔ｋ〕、ｘ〔ｋ＋２〕、ｘ〔ｋ＋４〕、…が１つおきに入力され、他方の演算回路３１ｃには図３の（ｃ）のように、データｘ〔ｋ＋１〕、ｘ〔ｋ＋３〕、ｘ〔ｋ＋５〕、…が１つおきに入力される。
【００３９】
データｘ〔ｋ〕を受けた演算回路３１ｂは、遅延器３７に記憶されている前のデータｑ〔ｋ−２〕に係数α０２を乗じた値α０２・ｑ〔ｋ−２〕を入力データｘ〔ｋ〕に加算して、その加算結果ｘ〔ｋ〕＋α０２・ｑ〔ｋ−２〕を図３の（ｄ）のように出力し、以後同様に順次入力されるデータ、ｘ〔ｋ＋２〕、ｘ〔ｋ＋４〕、…に対して、ｘ〔ｋ＋２〕＋α０２・ｑ〔ｋ〕、ｘ〔ｋ＋４〕＋α０２・ｑ〔ｋ＋２〕、…を出力する。
【００４０】
一方、データｘ〔ｋ＋１〕を受けた演算回路３１ｃは、遅延器３７に記憶されている前のデータｑ〔ｋ−１〕に係数α０２を乗じた値α０２・ｑ〔ｋ−１〕を入力データｘ〔ｋ＋１〕に加算して、その加算結果ｘ〔ｋ＋１〕＋α０２・ｑ〔ｋ−１〕を図３の（ｅ）のように出力し、以後同様に順次入力されるデータ、ｘ〔ｋ＋３〕、ｘ〔ｋ＋５〕、…に対して、ｘ〔ｋ＋３〕＋α０２・ｑ〔ｋ＋１〕、ｘ〔ｋ＋５〕＋α０２・ｑ〔ｋ＋３〕、…を出力する。
【００４１】
なお、ここでは、演算回路３１ｂ、３１ｃの入力データに対する演算処理に必要な時間をＴｄとする。
【００４２】
この２つの演算回路３１ｂ、３１ｃの出力を受けた出力選択回路３１ｄは、データ振分回路３１ａによってデータが入力されたタイミングから少なくともＴｄ時間遅れたタイミングで選択する出力を交互に切り換える。
【００４３】
このため、出力選択回路３１ｄからは図３の（ｆ）のように、
ｑ〔ｋ〕＝ｘ〔ｋ〕＋α０２・ｑ〔ｋ−２〕、
ｑ〔ｋ＋１〕＝ｘ〔ｋ＋１〕＋α０２・ｑ〔ｋ−１〕、
ｑ〔ｋ＋２〕＝ｘ〔ｋ＋２〕＋α０２・ｑ〔ｋ〕、
ｑ〔ｋ＋３〕＝ｘ〔ｋ＋３〕＋α０２・ｑ〔ｋ＋１〕、
ｑ〔ｋ＋４〕＝ｘ〔ｋ＋４〕＋α０２・ｑ〔ｋ＋２〕、
ｑ〔ｋ＋５〕＝ｘ〔ｋ＋５〕＋α０２・ｑ〔ｋ＋３〕、
……
の順にデータがサンプリング周波数ｆｓで出力される。
【００４４】
この第１演算部３１の入力データ列に対する出力データ列は、前記第１演算部２１と同じであるが、第１演算部３１では、２つの演算回路３１ｂ、３１ｃの演算処理は、データが入力されてから次のデータから入力されるまでの間、即ち、サンプリング周期の２倍の時間が経過するまでに行えばよいので、サンプリング周波数が高くても従来のデバイスで対応できる。
【００４５】
したがって、図４に示すジッタ測定器４０にこのディジタルハイパスフィルタ３０を用いれば、従来の２倍のサンプリング周波数でのジッタ測定が可能となる。
【００４６】
次に、本発明の請求項に対応した実施の形態を説明する。
前記図１に示したディジタルハイパスフィルタ２０の第１演算部２１では、２次の遅延を受けたデータに係数α０２を乗算し、また、第３演算部２３では、１次の遅延を受けたデータに係数α０を乗算している。
【００４７】
前記したように、
α０＝（ｐ−１）／（ｐ＋１）
ｐ＝１／ｔａｎ（πｆｃ／ｆｓ）
であり、サンプリング周波数ｆｓは、低域遮断周波数ｆｃにπを乗じた値より格段に大きいから、値ｐは１より格段に大きい。
【００４８】
したがって、係数α０、α０２の値は１より小で且つ１に非常に近い値（例えば０．９９９９９９）であって、この係数を浮動小数演算する場合、実数部の桁数が多くなり、乗算処理に時間がかかる。
【００４９】
本発明では、次の近似を用いることでこの乗算処理を高速化している。
即ち、α０＝１−β０と置換すると、β０は０に非常に近い値（例えば０．０００００１）であり、この値の実数部の桁数は非常に少なくて済む。
【００５０】
また、
0003857011.tif 000002
となるが、前記したようにβ０は０に非常に近い値であるから、
１−２β０≫β０２
となり、
α０２≒１−２β０
と近似することができる。
【００５１】
上記置換および近似を用いて、前記図１のディジタルハイパスフィルタ２０の第１演算部２１と第３演算部２３の乗算処理部を変形することで、図５のディジタルハイパスフィルタ５０を得ることができる。
【００５２】
このディジタルハイパスフィルタ５０の第１演算部５１は、加算器５１ａ、２つの遅延器５１ｂ、５１ｃ、乗算器５１ｄおよび減算器５１ｅによって構成され、加算器５１ａの出力に遅延器５１ｂ、５１ｃによって２次の遅延を与え、その遅延出力に対して乗算器５１ｄで係数２β０を乗算し、減算器５１ｅによって遅延出力から乗算結果を減じて加算器５１ａに帰還している。
【００５３】
この第１演算部５１は、伝達関数１／（１−α０２ｚ−２）のα０２部分を前記近似値（１−２β０）に置き換えて構成したものである。
【００５４】
また、第３演算部５３は、加算器５３ａ、遅延器５３ｂ、乗算器５３ｃおよび減算器５３ｄによって構成され、入力データに遅延器５３ｂによって１次の遅延を与え、その遅延出力に対して乗算器５３ｃで係数β０を乗算し、減算器５３ｄによって遅延出力から乗算結果を減じて加算器５３ａに入力している。
【００５５】
この第３演算部５３は、伝達関数（１＋α０ｚ−１）のα０部分を（１−β０）に置き換えて構成したものである。
【００５６】
このように１に近い係数α０、α０２の乗算処理を、０に近い係数β０、２β０の乗算処理に変形したので、この第１演算部５１、第３演算部５３の処理を格段に高速化でき、ディジタルハイパスフィルタ５０全体の処理速度が高くなり、このディジタルハイパスフィルタ５０を前記図４に示したジッタ測定器４０のディジタルハイパスフィルタ３０の代わりに用いることができる。
【００５７】
また、上記置換および近似を用いて、前記図２のディジタルハイパスフィルタ３０の第１演算部３１を変形し、また、第３演算部２３を図５のディジタルハイパスフィルタ５０の第３演算部５３に置き換えることで、図６のディジタルハイパスフィルタ３０′を得ることができる。
【００５８】
このディジタルハイパスフィルタ３０′の第１演算部３１′では、２つの演算回路３１ｂ、３１ｃに減算器３９を追加し、遅延器３７の出力を受けた乗算器３８が係数α０２に代わって２β０の乗算を行い、減算器３９が遅延器３７の出力から乗算器３８の出力を減算し、その減算結果を加算器３７に帰還するように構成している。
【００５９】
このように構成したディジタルハイパスフィルタ３０′では、第１演算部３１′の処理速度をさらに高速化でき、また第３演算部５３も高速化されているので、このディジタルハイパスフィルタ３０′を前記図４に示したジッタ測定器４０のディジタルハイパスフィルタ３０の代わりに用いることで、そのジッタ測定器４０の処理速度をさらに高速化できる。
【００６０】
上記説明は、入力されるデータ列に対して伝達関数１／（１−Ａｚ−２）で表される演算を行う演算部を含むディジタルハイパスフィルタおよびこれを用いたジッタ測定器について説明したが、本発明は、入力されるデータ列に対してより高次の伝達関数１／（１−Ａｚ−Ｎ）（Ｎは正の整数）で表される演算を行う演算部を含むディジタルハイパスフィルタおよびこれを用いたジッタ測定器に対して適用することができる。
【００６１】
即ち、伝達関数１／（１−Ａｚ−Ｎ）を実現するための一般的な構成は、図７に示す演算部６０ように、加算器６１の出力を遅延器６２（１）〜６２（Ｎ）によってＮ次遅延し、その遅延出力に乗算器６３によって係数Ａを乗算し、その乗算結果を加算器６１に帰還する構成となるが、これを図８に示す演算部７０のように、入力されるデータ列をデータ振分回路７１によってそのサンプリング周期でＮ組の演算回路７２（１）〜７２（Ｎ）に振り分けて入力し、そのＮ組の演算回路７２（１）〜７２（Ｎ）の出力を、出力選択回路７３によってデータが振り分けられた順に選択して出力するように構成する。
【００６２】
ここで、各演算回路７２（１）〜７２（Ｎ）は同一構成で、前記ディジタルハイパスフィルタ３０の演算回路３１ｂ、３１ｃと同様に、データ振分回路７１から振り分けられたデータと帰還データとを加算する加算器３６と、加算器３６の出力を１次遅延する遅延器３７と、遅延器３７の出力に係数Ａを乗算し、その乗算結果を帰還データとして加算器３６に入力する乗算器３８とによって構成される。
【００６３】
このように構成した演算部７０では、各演算回路７２（１）〜７２（Ｎ）が演算部７０に入力されるデータの入力レートの１／Ｎの処理速度で乗算処理をそれぞれ行えばよいので、低速なデバイスでも高速な入力レートに対応できる。
【００６４】
また、前記説明では、１に近いフィルタ係数α０、α０２の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタに対して前記した近似演算を用いてその演算処理を高速化していたが、この近似演算による高速化は、さらに高次の係数についても適用できる。
【００６５】
即ち、係数Ｂのべき乗ＢＭの乗算処理を行う場合で、例えばＭを３とすると、前記同様に、
Ｂ＝１−Ｃと置換したとき、
0003857011.tif 000003
となるが、１−３Ｃ≫３Ｃ２−Ｃ３であるので、
Ｂ３≒１−３Ｃ
と近似できる。
【００６６】
同様にＭ＝４、５、６、…に対しても、
Ｂ４≒１−４Ｃ
Ｂ５≒１−５Ｃ
Ｂ６≒１−６Ｃ
……
が成立する。
【００６７】
したがって、ＢＭの乗算処理を行う演算回路を図９に示す演算回路８０のように、入力データに係数ＭＣを乗算する乗算器８１と、入力データから乗算器８１の出力を減算する減算器８２によって構成することができ、このように構成することで、乗算の桁数を減らすことができ、演算速度を高くできる。
【００６８】
なお、この置換による乗算処理の高速化は、前記した第４演算部２４に対しても行うことが可能である。
【００６９】
即ち、第４演算部２４では、係数ｇ０の乗算処理を行っているが、前記したように、ｇ０＝ｐ／（ｐ＋１）であり、前記したように、値ｐは１に比べて非常に大きいから、係数ｇ０表の値は１より小で１に非常に近い値である。
【００７０】
したがって、前記同様にｇ０＝１−Ｃと置換し、Ｍ＝１とした演算回路８０によって第４演算部２４を置き換えることで、この乗算処理を高速化できる。
【００７１】
また、この置換による乗算処理の高速化は図１１で示した従来のディジタルハイパスフィルタ１６の乗算器１６ｄ、１６ｅによる乗算処理にも適用できる。
【００７２】
【発明の効果】
以上説明したように、本発明の請求項１のディジタルハイパスフィルタは、入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタの乗算処理部を、該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器と、前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器とによって構成して近似計算を行っている。
【００７５】
このため、係数の乗算処理を少ない桁数で行うことができ、演算を高速化できる。
【００７８】
また、本発明の請求項２のジッタ測定器は、入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し１に近い係数Ｂのべき乗ＢＭ（Ｍは整数）の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、前記ディジタルハイパスフィルタの前記乗算処理部を、該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器と、前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器とによって構成して近似計算を行っている。
【００７９】
このため、ディジタルハイパスフィルタの乗算処理の桁数を少なくでき、低速なデバイスで高速に入力されるジッタ信号成分に対するフィルタリング処理が可能となり、ジッタをその高い周波数成分まで正確に抽出できる。
【図面の簡単な説明】
【図１】本発明の基本となるディジタルハイパスフィルタの構成を示す図
【図２】実施形態のディジタルハイパスフィルタの構成を示す図
【図３】実施形態の動作を説明するためのタイミング図
【図４】実施形態のディジタルハイパスフィルタを用いたジッタ測定器を示すブロック図
【図５】実施形態のディジタルハイパスフィルタの変形例を示す図
【図６】実施形態のディジタルハイパスフィルタの変形例を示す図
【図７】ディジタルハイパスフィルタの演算部の一部を示す図
【図８】本発明の実施形態のディジタルハイパスフィルタの演算部の一部を示す図
【図９】本発明の実施形態のディジタルハイパスフィルタの演算部の一部を示す図
【図１０】従来のジッタ測定器の構成を示すブロック図
【図１１】従来のジッタ測定器に用いられているディジタルハイパスフィルタの構成を示す図
【符号の説明】
１１  位相比較器
１２  分周器
１３  第１のローパスフィルタ
１４  電圧制御発振器
１５  Ａ／Ｄ変換器
１７  第２のローパスフィルタ
１８  ジッタ量検出器
２０、３０、３０′、５０  ディジタルハイパスフィルタ
２１  第１演算部
２２  第２演算部
２２ａ  減算器
２２ｂ  遅延器
２３  第３演算部
２３ａ  加算器
２３ｂ  遅延器
２３ｃ  乗算器
２４  第４演算部
２４ａ  乗算器
３１、３１′、５１  第１演算部
３１ａ、７１  データ振分回路
３１ｂ、３１ｃ、７２  演算回路
３１ｄ、７３  出力選択回路
３６  加算器
３７  遅延器
３８  乗算器
３９  減算器
５１ａ  加算器
５１ｂ、５１ｃ  遅延器
５１ｄ  乗算器
５１ｅ  減算器
５３ａ  加算器
５３ｂ  遅延器
５３ｃ  乗算器
５３ｄ  減算器
７０  演算部
８０  乗算処理部
８１  乗算器
８２  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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