(57)【特許請求の範囲】
【請求項１】
可変周波数発振回路の出力信号である第１のクロック信号が入力される、第１の制御遅延回路を縦続に接続したディレーチエーン回路を有し、このディレーチエーン回路の信号遅延時間を制御するＤＬＬシステムにおいて、
第２の制御遅延回路を複数含む前記可変周波数発振回路の出力信号を、入力される第２のクロック信号周波数の係数倍に制御するＰＬＬ回路と、前記第１の制御遅延回路を制御する第１の制御信号と前記第２の制御遅延回路を制御する第２の制御信号を比較する比較回路と、この比較回路の比較結果をもとに前記ＤＬＬ回路に含まれる位相比較回路の動作を停止させるとともに、前記ＤＬＬ回路に含まれるチャージポンプ回路の出力電圧を前記比較結果をもとに所望の電圧方向に遷移させる制御回路とを備えたことを特徴とするＤＬＬシステム。
【請求項２】
請求項１記載のＤＬＬシステムにおいて、前記比較回路に、各々の設定値が互いに異なる第１及び第２の比較回路を設けるとともに、前記第１又は第２の比較回路の比較結果で位相比較回路の動作を停止させ、前記第１及び第２比較回路の比較結果に基づき互いに異なる所望の電圧方向に遷移させる制御回路を設けたことを特徴とするＤＬＬシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にトリガ信号によって不連続に位相が変化するクロック信号を入力して、各々のクロック位相が制御された状態の多相クロック信号を出力することができるＤＬＬ（ディレー・ロックド・ループ）回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路の説明
ＤＬＬ回路と似た回路にＰＬＬ（フェーズ・ロックド・ループ）回路がある。ＤＬＬ回路を説明する前にＰＬＬ回路を説明する。図１２はＰＬＬ回路の構成例を示すものである。Ｘ’ｔａｌ発振回路８からは水晶振動子のみで容易に発生できる３０ＭＨｚ以下の基準クロック信号が出力され、位相比較回路９の基準信号入力Ｒ２に入力される。制御電圧ＶＤ２によって制御される可変周波数発振回路１３はシステムに使用される基準クロックＫを出力する。基準クロックＫは分周回路１２に入力されＮ分周クロック信号を出力して位相比較回路９の比較入力Ｖ２に入力される。位相比較回路９は比較信号Ｖ２が基準信号Ｒ２に対して位相が遅れている（位相が進んでいる）とアップパルスＵ２（ダウンパルスＤ２）を出力するものである。比較信号Ｖ２と基準信号Ｒ２の位相が一致しているとアップパルスＵ２及びダウンパルスＤ２ともに出力しない。これらアップパルスＵ２及びダウンパルスＤ２はチャージポンプ回路１０に入力され誤差電圧ＶＣ２を発生する。
【０００３】
誤差電圧ＶＣ２はは制御信号発生回路１１に入力される。制御信号発生回路１１は可変周波数発振回路１３の出力周波数を決定する制御電流を発生する為の制御電圧ＶＤ２を作成するものである。そして制御電圧ＶＤ２は可変周波数発振路１３入力されている。チャージポンプ回路１０の出力には抵抗Ｒｄ及び容量Ｃｏが接続され、交流変換ゲインを所定の有限値に設定し制御位相誤差が可変周波数発振回路１３で積分されることにより阻害されるループ安定性を確保している。
【０００４】
また位相比較回路９は現在では一般にデジタル位相比較回路が採用されている。このデジタル位相比較回路９は位相差検出能力に加えて周波数検出能力を備えているためＰＬＬ回路は誤動作条件が無い安定した構成が実現できる。出力される基準クロックＫとして、Ｘ’ｔａＩ発振回路８が発生したクロック信号のＮ倍周波数の、Ｘ’ｔａＩ発振回路では不可能な高い周波数の安定なクロック信号を発生できるものである。ＰＬＬ回路は高精度化が進むデジタル回路（ＬＳＩ）では一般的に使用されているものである。
【０００５】
従来のＤＬＬ回路の説明
デジタルシステムではトリガ信号によって不連続に位相が変化するクロック信号を使ってより高精度な信号処理をする場合がある。この不連続に位相が変化するクロック信号を基準信号Ｒ２とした場合、ＰＬＬ回路では位相変化が起こる度に平衡状態が崩れ再度引き込み動作を行わなければならずシステム的に使用できない。この場合に用いられるのがＤＬＬ回路である。
【０００６】
図１０は従来のＤＬＬ回路の構成例を示すものである。前述の不連続に位相が変化するクロック信号ＳＣＫは、遅延時間が制御可能な遅延回路を複数縦続に接続したディレーチェーン回路７に入力され、順次位相が遅れたＮ個の多相クロック信号群Ｐ０〜ＰＮを出力する。クロックＰ０及びＰＮは基準信号Ｒ１及び比較信号Ｖ１として位相比較回路４に入力される。出力されるアップパルスＵ１及びダウンパルスＤｌはチャージポンプ回路５に入力され誤差電圧ＶＣｌを出力する。誤差電圧ＶＣ１は制御信号発生回路６によって制御電圧ＶＤ１を発生してディレーチェーン回路７に入力され内部の遅延回路における遅延時間を制御する。ＤＬＬ回路においては制御位相誤差がディレーチェーン回路７で積分されることがなくループ安定性が阻害されることがないのでＰＬＬ回路と異なり、チャージポンプ回路５の出力に交流ゲインを有限値に押さえるフィルタ回路は必要ない。
【０００７】
したがって、図１１ａに示す様にクロック信号ＰＮはＰ０に対してクロック信号周期だけ位相が遅れたクロック信号になる状態で平衡するように制御される。クロック信号Ｐ０〜Ｐ（Ｎ−１）はクロック周期内の制御されたタイミング信号であり、これらクロック信号を使用して高精度なデジタル信号処理が可能になる。
【０００８】
以上説明した様に、デジタル信号処理は、連続クロック（絶対時間軸）の高精度化が計れるＰＬＬ回路と、位相が不連続に変化するクロック（非同期時時間軸）の高精度化が計れるＤＬＬ回路を併用して高精度な信号処理を実現しようとしている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＤＬＬ回路には以下に示す誤動作の課題をもっている。
【００１０】
（課題１）図１１ｂに示す様に比較信号Ｖ１（ＰＮ）が基準信号Ｒｌ（Ｐ０）に対して２周期遅れた場合、図からわかるように、アップパルスＵ１及びダウンパルスＤ１はｌ周期遅延の場合と全く同じく両方とも発生せずこのまま平衡してしまう。この状態は２倍以上の整数倍周期遅延でこの現象が発生してしまう。この誤動作を避けるためには制御信号発生回路６における制御電圧発生範囲を限定する様にすればよいが、特にＣＭＯＳ回路で構成する場合（一般的）、大きな素子特性バラツキに対処する為不可能である。
【００１１】
（課題２）図１１ｃの様に比較信号Ｖ１（ＰＮ）が基準信号Ｒ１（Ｐ０）に対して所望の所望の１周期遅延より進んだ場合、アップパルスＵ１が出力されないでダウンパルスＤ１が出力されて比較信号Ｖ１（ＰＮ）を遅らせ所望の１周期遅延に平衡させる。しかしこの動作は位相比較回路において保証されるものでは無い。
【００１２】
図１１ｄに示す様に、反対にダウンパルスＤｌが発生しないでアップパルスＵ１が発生して更に比較信号Ｖ１（ＰＮ）の位相が制御信号発生回路６の制御能力限界までさらに進んでしまいこの状態から脱出できない。
【００１３】
以上説明したＤＬＬ回路の誤動作に対して、ＰＬＬ回路では効果があるデジタル位相比較回路の周波数検出機能は全く効果が無い。ＤＬＬ回路は非常に有効な回路であるがこの誤動作問題を根本的に解決しないとデジタル信号処理システムにおいて広く使用できる回路とはならない。
【００１４】
本発明は、このような状況のもとでなされたもので、誤動作の平衡（収束）のないＤＬＬシステムを提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
本発明は、前記目的を達成するためＤＬＬシステムを次の（１）、（２）のとおりに構成する。
【００１６】
（１）可変周波数発振回路の出力信号である第１のクロック信号が入力される、第１の制御遅延回路を縦続に接続したディレーチエーン回路を有し、このディレーチエーン回路の信号遅延時間を制御するＤＬＬシステムにおいて、
第２の制御遅延回路を複数含む前記可変周波数発振回路の出力信号を、入力される第２のクロック信号周波数の係数倍に制御するＰＬＬ回路と、前記第１の制御遅延回路を制御する第１の制御信号と前記第２の制御遅延回路を制御する第２の制御信号を比較する比較回路と、この比較回路の比較結果をもとに前記ＤＬＬ回路に含まれる位相比較回路の動作を停止させるとともに、前記ＤＬＬ回路に含まれるチャージポンプ回路の出力電圧を前記比較結果をもとに所望の電圧方向に遷移させる制御回路とを備えたＤＬＬシステム。
【００１７】
（２）前記（１）記載のＤＬＬシステムにおいて、前記比較回路に、各々の設定値が互いに異なる第１及び第２の比較回路を設けるとともに、前記第１又は第２の比較回路の比較結果で位相比較回路の動作を停止させ、前記第１及び第２比較回路の比較結果に基づき互いに異なる所望の電圧方向に遷移させる制御回路を設けたＤＬＬシステム。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態をＤＬＬシステムの実施例により詳しく説明する。
【００１９】
【実施例】
図１は、実施例であるＤＬＬシステムの構成を示す図である。本実施例は、概略、ＤＬＬ回路２、ＤＬＬ誤動作防止回路１、ＰＬＬ回路３及び同期クロック信号発生回路１４から構成される。
【００２０】
多相クロック群を発生するＰＬＬ回路３の説明
ＰＬＬ回路３は図１２の構成と基本的には同じであるので差異についてのみ説明する。可変周波数発振回路１３が多相クロック群Ｋ０〜Ｋｍ（ｍは整数）を発生できる様になっている。ｍ＝７とした場合の可変周波数発振回路１３の構成例を図２に示す。差動信号を遅延する遅延回路１５ａの正極出力Ｐｏ及び負極出力Ｎｏは、同じ構成の遅延回路１５ｂの正極入力Ｐｉ及び負極入力Ｎｉに入力される。遅延回路１５ｂの正極出力Ｐｏ及び負極出力Ｎｏは同様に同じ構成の遅延回路１５ｃに入力される。遅延回路１５ｄに関しても同じく入力されるが、正極出力Ｐｏ及び負極出力Ｎｏは遅延回路１５ａの負極入力Ｎｉ及び正極入力Ｐｉに入力され発振回路を構成する。遅延回路１５ａ〜１５ｄの各差動出力Ｐｏ及びＮｏは差動バッファ１６ａ〜１６ｄを介してて多相クロック群Ｋ０〜Ｋ７を出力する。また遅延回路１５ａ〜１５ｄの制御端子Ｖｄには制御電圧ＶＤ２が入力され、各遅延回路の遅延時間を制御することによって発振周波数を制御する。
【００２１】
差動信号を遅延する遅延回路１５ａ〜１５ｄの説明
図３は遅延回路１５ａ〜１５ｄのＣＭＯＳ回路による構成例を示すものである。駆動電圧ＶｄはＭＮ１／Ｇ、ＭＮ３／Ｇに入力される。ＭＮ３のドレイン電流Ｉ１はソースカップルＭＮ２、ＭＮ４の各ソースに接続される。ＭＮ２／Ｇ及びＭＮ４／Ｇには正極信号Ｐｉ、負極信号Ｎｉが入力される。ＭＮ１／Ｄはゲートードレイン短絡ＭＰｌ／Ｄ、ＭＰ２／Ｇ及びＭＰ３／Ｇに入力されている。ともに電流Ｉ２を出力するＭＰ２／Ｄ及びＭＰ３／Ｄは各々ＭＮ２／Ｄ及びＭＮ４／Ｄに結線されるとともにゲートードレイン短絡ＭＮ５／Ｓ及びＭＮ６／Ｓが接続され、正極信号Ｐｏ及び負極信号Ｎｏを出力する。Ｉ２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電が行われる。電流Ｉ２は駆動電圧ＶＤによって決定されるため、入出力遅延時間が制御できることになる。
【００２２】
同期クロック信号発生回路１４の説明
多相クロック群Ｋ０〜Ｋｍは高精度絶対時間軸を必要とするデジタル信号処理部（図示されていない）に出力されるともに同期クロック信号発生回路１４に入力される。図９は同期クロック信号発生回路１４の動作を説明するタイムチャートである。ａ図は同期トリガ信号ＳＹＮＣであり、ｂ図は同期クロック信号ＳＣＫを示すものである。時刻ｔｓにおいて同期トリガ信号ＳＹＮＣの有効タイミングが発生すると一定期間Ｔ１遅れて（同期して）クロック群Ｋ０〜Ｋｍと同じ周期のクロック信号を直ちに発生するものである。クロック群Ｋ０〜Ｋｍと同期トリガ信号ＳＹＮＣは全く非同期な関係にあるため、同期トリガ信号ＳＹＮＣの有効タイミングが発生する時刻ｔｓを境に出力クロック信号の位相がジャンプする（不連続になる）。つまり同期クロック信号ＳＣＫは非同期時間軸を司るものである。また、同期クロック信号ＳＣＫの同期トリガ信号ＳＹＮＣに対する同期精度Ｊｓは多相クロック群Ｋ０〜Ｋｍの各位相差で決定される。
【００２３】
多相クロックを発生するＤＬＬ回路の説明
同期クロック信号ＳＣＫはＤＬＬ回路２内のディレーチェーン回路７に入力される。ＤＬＬ回路２と図１０の従来例との差異について説明する。ディレーチェーン回路７の構成例を図４に示す。ここではＮ＝８の場合で説明する。同期クロック信号ＳＣＫは差動化バッファ１７に入力され差動信号に変換される。この差動信号は縦続に接続された各同じ構成の９個の遅延回路群１５ｅ〜１５ｎに入力される。各々の遅延時間を制御する制御電圧ＶＤ１が制御端子Ｖｄに入力されるともに、各々遅延回路の差動出力Ｐｏ、Ｎｏは単相化バッファ１８ａ〜１８ｈを介して多相クロック群Ｐ０〜Ｐ８を出力する。なお出力差動信号が使用されていない遅延回路１５ｎは他の遅延回路１５ｅ〜１５ｍにおけると同じ動作を得るためのものである。ディレーチェーン回路７における遅延回路１５ｅ〜１５ｎと、ＰＬＬ回路３における可変周波数発振回路１３における遅延回路１５ａ〜１５ｄの遅延時間は等しくできるため制御電圧ＶＤｌ及びＶＤ２により制御される制御電流は使用素子の相対バラツキによる差だけになる。しかしＰＬＬ回路３の制御電圧ＶＤ２でディレーチェーン回路７を兼用して駆動することはできない。この相対バラツキは素子の絶対バラツキの大きなＣＭＯＳプロセスにおいても１０％以下に押さえることは十分に可能である。
【００２４】
チャージポンプ回路の説明
ＰＬＬ回路３及びＤＬＬ回路２に使用されるチャージポンプ回路の一般的構成を図５に示す。負極アップパルスＮＵ及び正極ダウンパルすＰＤは各々ＭＰ１／Ｇ及びＭＮ１／Ｇに入力され、ＭＰ１／Ｄ、ＭＮ１／Ｄ及び容量Ｃｌは接続され誤差電圧ＶＣを出力する。ＭＮ１／Ｓにはダウン電流Ｉ１をＭＮ２によって発生し、ＭＰ１／Ｓにはアップ電流Ｉ２をＭＰ２、ＭＰ３、ＭＮ３によって発生する。
【００２５】
ＭＮ２／Ｇ及びＭＮ３／Ｇには同一のバイアスＶＢ１が入力され電流Ｉ１及びＩ２の相関性を確保する。通常、ダウン電流Ｉ１とアップ電流Ｉ２は等しくなるように関係するトランジスタの（Ｗ／Ｌ）比を設定しておく。しかしこのチャージポンプ回路には２つの問題点を抱えている。ＭＮ２とＭＮ３及びＭＰ２とＭＰ３の各ドレインーソース間電圧を概ね等しく設計することは不可能であり、素子絶対バラツキ（特に電流駆動能力）及び対環境（動作温度、電源電圧）に対して変動する為、アーリー効果によってダウン電流Ｉ１とアップ電流Ｉ２をバランスできない。これは定常的に考えた時、入力されるアップパルス幅とダウンパルス幅がズレている状態で平衡状態になることを意味し、比較信号Ｖが基準信号Ｒに対して位相がずれた状態で収束することになる。またアップパルス及びダウンパルスによってＭＰ１及びＭＮ１がＯＦＦしている時、ＭＰ１／Ｓ及びＭＮ１／Ｓは各々電源及びＧＮＤに向かって移動しＭＰ２及びＭＮ２の電流駆動能力は無くなっている。この状態からＭＰｌ、ＭＮ１がＯＮに変化すると、まずＭＰｌ／Ｓ（ＭＮ１／Ｓ）を下降（上昇）させてからＭＰ２（ＭＮ２）の電流駆動能力を復帰させてアップ電流Ｉ２（ダウン電流Ｉ１）を発生させることによってチャージポンプ端子に電流を供給して誤差電圧ＶＣを変化させる。
【００２６】
この様に図２のチャージポンプ回路では過渡的な特性が理想的に行われず高速動作のみならず、やはり平衡状態における比較信号Ｖが基準信号Ｒに対して位相がずれた状態で収束する要因を持っている。以上の動作はＤＬＬ回路２では致命的である。
【００２７】
そこで本発明者は図６の構成例からなるチャージポンプ回路を提唱している。
【００２８】
差動信号化された差動アップパルス（ＮＵ，ＰＵ）は各々ＭＰ１／Ｇ及びＭＰ４／Ｇに入力されるとともに、同じく差動信号化された差動ダウンパルス（ＰＤ，ＮＤ）は各々ＭＮ１／Ｇ及びＭＮ４／Ｇに入力される。ＭＰ１／Ｓ及びＭＰ４Ｓは接続されるとともにアップ電流Ｉ２を供給するＭＰ２／Ｄに接続され、一方ＭＮ１／Ｓ及びＭＮ４／Ｓは接続されるとともにダウン電流を供給するＭＮ２／Ｄに接続される。ＭＰ１／ＤとＭｌＮ１／Ｄ及びＭＰ４／ＤとＭＮ４／Ｄは各々接続され、ＭＰ１／ＤとＭＮ１／Ｄの接続点は、電源及びＧＮＤに接続されている容量ＣＩ及びＣ２が接続され誤差電圧ＶＣとして出力される。誤差電圧ＶＣは電圧バッファ２１に入力され、その出力はＭＰ４／ＤとＭＮ４／Ｄの接続点に接続される。ＭＮ２と同じバイアスＶＢ１で駆動されるＭＮ３はダウン電流Ｉ１の係数電流を発生しＭＰ３／Ｄに接続される。ＭＰ３／ＧとＭＰ２／Ｇは接続されているためＭＰ３／Ｄにはアップ電流の係数電流が発生する。そしてＭＰ３／Ｄの電流値がＭＮ３／Ｄの電流値と等しくなるようにＭＮ５、ＭＮ６、ＭＮ７、ＭＰ５、ＭＰ６及び抵抗Ｒ１、Ｒ２からなる制御回路でアップ電流Ｉ２及びダウン電流Ｉｌの電流バランスを制御する。電流バランスにおける電圧は抵抗Ｒ１及びＲ２で決定され、通常は誤差電圧ＶＣの使用電圧範囲が最も広く得られる電源電圧の半分にする（つまりＲｌ＝Ｒ２）にしておく。
【００２９】
図６のチャージポンプ回路はアップ電流とダウン電流のバランスが飛躍的に向上するだけでなく、チャージポンプ動作に関連するＭＰｌまたはＭＮ１がＯＦＦしている時、ＭＰ４またはＭＮ４がＯＮしＭＰ１／Ｓ及びＭＮｌ／Ｓ電圧を保持することによってアップ電流源ＭＰ２及びダウン電流源ＭＮ２を常に動作状態できる。しかもＭＰ４／ＤとＭＮ４／Ｄの接続点には誤差電圧ＶＣが電圧バッファ２１を介して入力されているため、ＭＰ１とＭＰ４及びＭＮ１とＭＮ４の各トランジスタのＯＮ及びＯＦＦ時のドレインーソース問電圧が一致するため、アップパルス及びダウンパルスの変化に対するチャージポンプ動作が飛躍的に迅速になる。
【００３０】
誤差電圧ＶＣ端子に接続される容量Ｃ１及びＣ２の素子値に関しては、抵抗比（Ｒ１／Ｒ２）と容量比（Ｃ２／Ｃｌ）を満たすように設定しておくと電源ノイズに対して強くなる。図６の構成のチャージポンプ回路はＰＬＬ回路２においても使用できるものである。
【００３１】
ＤＬＬ誤動作防止回路の構成説明
ＤＬＬ回路２に含まれているＤＬＬ誤動作防止回路１について説明する。制御電圧ＶＤ１はＭＮ１／Ｇ及びＭＮ２／Ｇに入力され、各々ディレーチェーン回路７内の遅延回路１５ｅ〜１５ｎの遅延時間を決定している制御電流の係数電流を各ドレイン端子に発生する。一方ＰＬＬ回路３で発生する制御電圧ＶＤ２はＭＰｌ／Ｇ及びＭＰ２／Ｇに入力され、各々可変周波数発振回路１３内の遅延回路１５ａ〜１５ｄの遅延時間を決定している制御電流の係数電流を各ドレイン端子に発生する。またＭＰ１／ＤとＭＮ１／Ｄ及びＭＰ２／ＤとＭＮ２／Ｄは接続され、各々の接続点をＨＥＲＲＢ及びＬＥＲＲと名付ける。なおＮ型トランジスタを駆動する制御電圧ＶＤ１及びＰ型トランジスタを駆動する制御電圧ＶＤ２は、逆に各々Ｐ型トランジスタ及びＮ型トランジスタを駆動するように回路構成して接続するトランジスタのタイプを変えても良い。ＭＰ１及びＭＮ１の各トランジスタのゲート幅Ｗ及びゲート長Ｌの比（Ｗ／Ｌ）を設定して電流比〔Ｉ（ＭＰ１／Ｄ）／Ｉ（ＭＮ１／Ｄ）〕＞１に設定しておく。以下の説明では電流比〔Ｉ（ＭＰ１／Ｄ）／Ｉ（ＭＮ１／Ｄ）〕＝４／３にしておく。ＭＰ２及びＭＮ２の各トランジスタのゲート幅Ｗ及びゲート長Ｌの比（Ｗ／Ｌ）を設定して電流比〔Ｉ（ＭＰ２／Ｄ）／Ｉ（ＭＮ２／Ｄ）〕１に設定しておく。以下の説明では電比〔Ｉ（ＭＰ２／Ｄ）／Ｉ（ＭＮ２／Ｄ）〕＝３／４にしておく。
【００３２】
端子ＨＥＲＲＢ及びＬＥＲＲは各々ＩＮＶ２とＩＮＶ１及びＩＮＶ３を介してＤＦＦ１及びＤＦＦ２のりセット端子（Ｌレベルで非同期リセット）に入力される。ＩＮＶ２出力及びＩＮＶ３の出力はＭＮ３／Ｇ及びＭＰ３／Ｇに入力され、ＭＰ３／Ｓ及びＭＮ３／Ｓは各々電源及びＧＮＤに接続される。またＭＰ３／Ｄ及びＭＮ３／Ｄはともにチャージポンプ回路５の出力である誤差電圧ＶＣ１に接続される。ＤＦＦ１及びＤＦＦ２のデータ入力はともに電源に接続されるとともに、各々のクロック入力には基準信号Ｒ１（Ｐ０）及び比較信号Ｖ１（Ｐｎ）が接続される。ＤＦＦ１及びＤＦＦ２の各Ｑ出力はＡＮＤ１に入力され、ＡＮＤ１の出力は位相比較回路４のリセット入力（Ｌレベルでリセット動作）に入力される。位相比較回路４はリセットされるとアップパルス及びダウンパルスの出力を停止する。このリセット動作が解除されると最初に基準信号Ｒ（比較信号Ｖ）の有効エッジが到達するとアップパルス（ダウンパルス）を発生して次に来る比較信号Ｖ（基準信号Ｒ）の有効エッジでアップパルス（ダウンパルス）をリセットする通常動作になる。
【００３３】
ＤＬＬ誤動作防止回路の動作説明
ＤＬＬ回路２及びＰＬＬ回路３が所望動作状態になっていると、ＤＬＬ回路２における制御電流が過大（遅延回路１５ｅ〜１５ｎの遅延時間が小さい）なことを検出するＨＥＲＲＢ点はＨレベルなる。ＤＬＬ回路２における制御電流が過小（遅延回路１５ｅ〜１５ｎの遅延時間が大きい）なことを検出するＬＥＲＲ点はＬレベルになる。この場合、ＭＰ３及びＭＮ３はＯＦＦ状態であるともに、ＤＦＦ１及びＤＦＦ２のＱ出力はともにＨレベルである。したがってＡＮＤ１の出力はＨレベルになり、位相比較回路４は通常動作状態であり、所望動作状態ではＤＬＬ誤動作防止回路１はＤＬＬ回路２の主動作に何ら影響しない。今もしＤＬＬ回路２の制御電流が所望電流より３／４未満の異常に小さくなったとすると、ＬＥＲＲ点はＨレベルに変化し、直ちにＤＦＦ２をリセットしてＡＮＤｌ出力をＬレベルにして位相比較回路４出力のアップパルス及びダウンパルスのチャージポンプ回路５への入力を遮断する。これに加えてＭＰ３をＯＮさせて誤差電圧ＶＣｌを強制的に上昇させてＬＥＲＲ点がＬレベルに変化するまで制御電流を上昇させる。
【００３４】
ＬＥＲＲ点がＬレベル変化してからＤＬＬ回路２を正常制御に復帰させる動作を図７で示すタイムチャートを使用して説明する。この時制御電流はまだ所望制御電流値より小さいため、図示するように比較信号Ｖ（Ｐｎ）はは基準信号Ｒ（Ｐ０）より１周期以上遅れている。例えば時刻ｔｘ１においてＬＥＲＲ点がＬレベルに変化した時、図７ａに示すように最初に到達するのが基準信号Ｒｌの有効エッジなのでアップパルスＵｌを発生して次に到達する比較信号Ｖｌの有効エッジでアップパルスＵｌ発生を終了する。このアップパルスによってチャージポンプ回路５出力の誤差電圧ＶＣ１を上昇させて制御電流を増大させて遅延回路１５ｅ〜１５ｎの遅延時間を減少させて所望遅延時間に収束させる。しかし、もし時刻ｔｘ２の時にＬＥＲＲがＬレベルに変化した場合、直ちに位相比較回路４の動作を復帰すると図７ｂに示すように最初に比較信号Ｖ１の有効エッジが到達するためダウンパルスＤ１が発生して次に到達する基準信号Ｒ１の有効エッジでダウンパルスＤｌの発生を終了する。この場合逆に誤差電圧ＶＣ１は下降させて制御電流を減少させて遅延回路１５ｅ〜１５ｎの遅延時間を増大させ正常な復帰動作に入れない。この為に比較信号ＶｌをクロックとしたＤＦＦ２がある。ＤＦＦ２のＱ出力がＨレベルに変化できるのは比較信号Ｖｌの有効エッジの到達後であり、図７ｃに示すように必ず位相比較回路４は基準信号Ｒ１の有効エッジから動作を開始し、必ずアップパルスＵ１を発生して正常制御動作に復帰させる。次にＤＬＬ回路２の制御電流が所望電流より４／３を超える異常に大きくなったとすると、ＨＥＲＲＢ点はＬレベルに変化し、直ちにＤＦＦＩをリセットしてＡＮＤｌ出力をＬレベルにして位相比較回路４出力のアップパルス及びダウンパルスのチャージポンプ回路５への入力を遮断する。これに加えてＭＮ３をＯＮさせて誤差電圧ＶＣｌを強制的に下降させてＨＥＲＲＢ点がＨレベルに変化するまで制御電流を下降させる。ＨＥＲＲＢ点がＨレベルに変化してからＤＬＬ回路２を正常制御に復帰させる動作を図８で示すタイムチャートを使用して説明する。この時制御電流はまだ所望制御電流値より大きいため、図示するように比較信号Ｖ（Ｐｎ）はは基準信号Ｒ（Ｐ０）より所望１周期遅延より進んでいる。例えば時刻ｔｘ１においてＨＥＲＲｂ点がＨレベルに変化した時、図８ａに示すように最初に到達するのが比較信号Ｖ１の有効エッジなのでダウンパルスＤ１を発生して次に到達する基準信号Ｒ１の有効エッジでダウンパルスＤ１発生を終了する。このダウンパルスによってチャージポンプ回路５出力の誤差電圧ＶＣ１を下降させて制御電流を減少させて遅延回路１５ｅ〜１５ｎの遅延時間を増大させて所望遅延時間に収束させる。しかし、もし時刻ｔｘ２の時にＨＥＲＲＢがＨレベルに変化した場合、直ちに位相比較回路４の動作を復帰すると図８ｂに示すように最初に基準信号Ｒ１の有効エッジが到達するためアップパルスＵ１が発生して次に到達す比較信号Ｖ１の有効エッジでアップパルスＵ１の発生を終了する。この場合逆に誤差電圧ＶＣ１を上昇させて制御電流を増大させて遅延回路１５ｅ〜１５ｎの遅延時間を減少させ正常な復帰動作に入れない。この為に基準信号Ｒ１をクロックとしたＤＦＦｌがある。ＤＦＦ１のＱ出力がＨレベルに変化できるのは基準信号Ｒ１の有効エッジの到達後であり、図８ｃに示すように必ず位相比較回路４は比較信号Ｖ１の有効エッジから動作を開始し、必ずダウンパルスＤ１を発生して正常制御動作に復帰せせる。よって本実施例のＤＬＬ回路の誤動作を防止できる。
【００３５】
本実施例では説明を簡単にするためにＤＬＬ回路２とＰＬＬ回路内に含まれる遅延回路を等しい動作状態（遅延時間＝１／８周期）にしたが互いの制御電流の相対値が概ね管理できる構成にすれば本発明のＤＬＬ回路が実施できるのは明確である。
【００３６】
【発明の効果】
以上説明した様に、本発明には以下の効果がある。
【００３７】
従来のＤＬＬ回路にあった誤動作の平衡（収束）状態が全く無い。これは電源起動時等の限定された条件だけでなく常に実現される。つまり、一度異常状態に陥っても自動的に復帰することができるとともに、またこの復帰動作も短い時間で行うことができる。このため、ＰＬＬ回路と同様に広く一般のデジタル信号理システムに応用することができる。したがって、ＰＬＬ回路による絶対時間軸の精度アップとともにＤＬＬ回路による非同期時間軸の精度アップが可能になり、デジタル信号処理多彩な高精度化が可能なり、ＣＭＯＳプロセスによるＬＳＩ技術で容易に実現できる。
【図面の簡単な説明】
【図１】  実施例の構成を示すブロック図
【図２】  可変周波数発振回路１３の構成を示すブロック図
【図３】  制御遅延回路１５ａないし１５ｄの構成を示すブロック図
【図４】  ディレーチェーン回路７の構成を示すブロック図
【図５】  一般のチャージポンプ回路を示す図
【図６】  使用するチャージポンプ回路を示す図
【図７】  ＤＬＬ回路２の復帰のタイムチャート
【図８】  ＤＬＬ回路２の復帰のタイムチャート
【図９】  同期クロック発生回路１４のタイムチャート
【図１０】  従来のＤＬＬ回路を示す図
【図１１】  従来のＤＬＬ回路の動作を示すタイムチャート
【図１２】  一般的なＰＬＬ回路を示す図
【符号の説明】
１  ＤＬＬ誤動作防止回路
２  ＤＬＬ回路
３  ＰＬＬ回路
４  位相比較回路
５  チャージポンプ回路
６  制御信号発生回路
７  ディレーチェーン回路
８  水晶発振回路
１２  分周回路
１３  可変周波数発振回路
１５ａ〜１５ｎ  制御遅延回路
【図１】
0003780143.tif 000002
【図２】
0003780143.tif 000003
【図３】
0003780143.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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