(57)【特許請求の範囲】
【請求項１】
ドレイン電極とソース電極間に第１のキャパシタを並列に装荷した第１のＦＥＴ（電界効果トランジスタ）に、ドレイン電極とソース電極間に第１のインダクタを並列に装荷した第２のＦＥＴが、ドレイン電極及びソース電極を接続端子として直列に接続された第１の直列回路と、
ドレイン電極とソース電極間に第２のキャパシタを並列に装荷した第３のＦＥＴに、ドレイン電極とソース電極間に第２のインダクタを並列に装荷した第４のＦＥＴが、ドレイン電極及びソース電極を接続端子として直列に接続された第２の直列回路とを、入出力間を結ぶ主線路に対して直列に接続すると共に、
ドレイン電極とソース電極間に第３のキャパシタを並列に装荷した第５のＦＥＴに、ドレイン電極とソース電極間に第３のインダクタを並列に装荷した第６のＦＥＴが、ドレイン電極及びソース電極を接続端子として直列に接続された第３の直列回路を、前記第１の直列回路と第２の直列回路の接続点に、入出力間を結ぶ主線路に対して並列接続してＴ型回路を構成し、
前記第１から第６のＦＥＴの各々のゲート電極にバイアス電圧を印加する手段を具備した
ことを特徴とする移相器。
【請求項２】
前記インダクタが装荷されるＦＥＴのうち少なくとも一つ以上のＦＥＴのソース電極及びドレイン電極が、少なくとも一本以上の短冊形状パターンを並行に配置して形成した指交差状であって、この指交差状の電極を有するＦＥＴに装荷される前記インダクタを形成するインダクタ用線路パターンが、ソース電極パターンまたはドレイン電極パターンのうち一極の少なくとも一本以上の電極パターンと、他極の少なくとも一本以上に電極パターンとを接続して形成さることを特徴とする請求項１記載の移相器。
【請求項３】
前記キャパシタが装荷されるＦＥＴのうち少なくとも一つ以上のＦＥＴのソース電極及びドレイン電極が、少なくとも一本以上の短冊形状パターンを並行に配置して形成した指交差状であって、この指交差状の電極を有するＦＥＴに装荷される前記キャパシタが、ソース電極パターンまたはドレイン電極パターンのうち一極の少なくとも一本以上の電極パターンと、他極の少なくとも一本以上の電極パターンとを接続して形成されることを特徴とする請求項１記載の移相器。
【請求項４】
前記ＦＥＴのうち少なくとも一つ以上のＦＥＴのソース電極及びドレイン電極が、少なくとも一本以上の短冊形状パターンを並行に配置して形成した指交差状であって、これら指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを配置してＦＥＴ部を形成すると共に、残るソース電極パターンとドレイン電極パターンとを接続して前記インダクタを形成したことを特徴とする請求項１記載の移相器。
【請求項５】
前記ＦＥＴのうち少なくとも一つ以上のＦＥＴのソース電極及びドレイン電極が、少なくとも一本以上の短冊形状パターンを並行に配置して形成した指交差状であって、この指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを配置してＦＥＴ部を形成すると共に、残るソース電極パターンとドレイン電極パターンの一部にＭｅｔａｌｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌコンデンサを形成して前記キャパシタを構成したことを特徴とする請求項１記載の移相器。
【請求項６】
前記ＦＥＴのうち少なくとも一つ以上のＦＥＴのソース電極及びドレイン電極が、少なくとも一本以上の短冊形状パターンを並行に配置して形成した指交差状であって、この指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを配置してＦＥＴ部を形成すると共に、残るソース電極パターンとドレイン電極パターンとの間隙をインターデジタルキャパシタとして前記キャパシタを形成したことを特徴とする請求項１記載の移相器。
【請求項７】
前記入出力間を結ぶ主線路に対して並列に接続されたＦＥＴのソース電極またはドレイン電極がキャパシタを介して接地されていることを特徴とする請求項１記載の移相器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、マイクロ波帯やミリ波帯で動作するＦＥＴ（電界効果トランジスタ）を切換え素子として用いた移相器に関するものである。
【０００２】
【従来の技術】
ＦＥＴを用いた移相器は、マイクロ波帯やミリ波帯におけるフェーズドアレイアンテナや各種伝送回路において広く用いられている。従来から知られている移相器としては、例えばスイッチドライン型と呼ばれる図３５に示すような等価回路を有する移相器がある。
【０００３】
図中１は第１のＦＥＴ、３は第２のＦＥＴ、５は第３のＦＥＴ、６は第４のＦＥＴ、２５は基準伝送線路、２６は遅延伝送線路であり、入力端子１０に第１のＦＥＴ１のドレイン電極２７ａ及び第２のＦＥＴ３のドレイン電極２７ｂが接続され、出力端子１１には第３のＦＥＴ５のドレイン電極２７ｃ及び第４のＦＥＴ６のドレイン電極２７ｄが接続されている。また、第２のＦＥＴ３のソース電極２８ｂと第４のＦＥＴ６のソース電極２８ｄとの間には、基準伝送線路２５が接続され、第１のＦＥＴ１のソース電極２８ａと第４のＦＥＴ６のソース電極２８ｃとの間には、基準伝送線路２５より電気長の長い遅延伝送線路２６が接続されている。また、２９は各ＦＥＴのゲート電極である。
【０００４】
次に従来の移相器の動作を図３５を用いて説明する。一般に、ＦＥＴのゲートに０［Ｖ］のバイアス電圧を印加するとＦＥＴはオン状態となり、ドレイン電極ソース電極間インピーダンスは抵抗性の低インピーダンスとなる。逆に、ＦＥＴのゲートにピンチオフ電圧相当のバイアス電圧を印加するとＦＥＴはオフ状態となり、ドレインとソース間インピーダンスは容量性の高インピーダンスとなる。この特性を利用してＦＥＴを高周波信号に対してスイッチとして利用することができる。ここで、オン状態時の抵抗値及びオフ状態時の容量値はＦＥＴの総ゲート電極長に依存しており、使用周波数に応じて予め所望の値とすることが可能である。
【０００５】
まず、第１のＦＥＴ１及び第３のＦＥＴ５のゲート電極２９ａ、２９ｃにピンチオフ電圧を印加し、第２のＦＥＴ３及び第４のＦＥＴ６のゲート電極２９ｂ、２９ｄに０［Ｖ］を印加すると、第１のＦＥＴ１のドレイン電極２７ａとソース電極２８ａ間及び第３のＦＥＴ５のドレイン電極２７ｃとソース電極２８ｃ間は容量性の高インピーダンス（オフ状態）となり、一方第２のＦＥＴ３のドレイン電極２７ｂとソース電極２８ｂ及び第４のＦＥＴ６のドレイン電極２７ｄとソース電極２８ｄ間は抵抗性の低インピーダンス（オン状態）となる。この状態で、入力端子１０より入力する高周波信号は、オン状態となっている第２のＦＥＴ３、基準伝送線路２５及びオン状態となっている第４のＦＥＴ６を通過して出力端子１１より出力する。
【０００６】
次に、第１のＦＥＴ１及び第３のＦＥＴ５のゲート電極２９ａ、２９ｃに０［Ｖ］を印加し、第２のＦＥＴ３及び第４のＦＥＴ６のゲート電極２９ｂ、２９ｄにピンチオフ電圧を印加すると、入力端子１０より入力する高周波信号は、オン状態となっている第１のＦＥＴ１、遅延伝送線路２６及びオン状態となっている第３のＦＥＴ５を通過して出力端子１１より出力する。このときの入力端子１０から出力端子１１までの高周波信号の通過位相量は、上記の基準伝送線路２５を通過した場合の通過位相量に対し、基準伝送線路２５と遅延伝送線路２６との通過位相差分だけ遅れ位相となる。
【０００７】
このように、第１から第４のＦＥＴのオン状態とオフ状態を、ゲート電極２９に印加する電圧によって制御することにより、高周波信号の通過経路を切換え移相器として動作させることができる。
【０００８】
【発明が解決しようとする課題】
従来の移相器では、以上のように構成されているので、移相量の大きい移相器を得ようとすると基準伝送線路と遅延伝送線路との通過位相差、すなわち線路パターン長差を大きくとる必要があるため回路の大型化を招き、また、線路長延長に伴う設定位相の周波数特性が大きくなるなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、小型で周波数特性の小さい移相器を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明の実施例１による移相器においては、キャパシタを並列に装荷した第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ直列に配置し、キャパシタを並列に装荷した第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１１】
また、この発明の実施例２による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ直列に配置し、キャパシタを並列に装荷した第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１２】
また、この発明の実施例３による移相器においては、キャパシタを並列に装荷した第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ直列に配置し、第５のＦＥＴと、インダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１３】
また、この発明の実施例４による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ直列に配置し、第５のＦＥＴと、インダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１４】
また、この発明の実施例５による移相器においては、インダクタを並列に装荷した第１のＦＥＴを入出力端を結ぶ主線路に対し２つ直列に配置し、第５のＦＥＴと、インダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１５】
また、この発明の実施例６による移相器においては、キャパシタを並列に装荷したＦＥＴを入出力端を結ぶ主線路に対し２つ直列に配置し、第５のＦＥＴと、インダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１６】
また、この発明の実施例７による移相器においては、第１のＦＥＴと第２のＦＥＴとを入出力端を結ぶ主線路に対し直列に配置し、第３のＦＥＴと、インダクタを並列に装荷した第４のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１７】
また、この発明の実施例８による移相器においては、キャパシタを並列に装荷した第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、キャパシタを並列に装荷した第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１８】
また、この発明の実施例９による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、キャパシタを並列に装荷した第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００１９】
また、この発明の実施例１０による移相器においては、キャパシタを並列に装荷した第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２０】
また、この発明の実施例１１による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、第５のＦＥＴとインダクタを並列に装荷した第６のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２１】
また、この発明の実施例１２による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、キャパシタを並列に装荷した第５のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２２】
また、この発明の実施例１３による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、第５のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２３】
また、この発明の実施例１４による移相器においては、第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し２つ並列に配置し、インダクタを並列に装荷した第５のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２４】
また、この発明の実施例１５による移相器においては、キャパシタを並列に装荷した第１のＦＥＴとインダクタを並列に装荷した第２のＦＥＴとを入出力端を結ぶ主線路に対し直列に配置し、第３のＦＥＴとインダクタを並列に装荷した第４のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２５】
また、この発明の実施例１６による移相器においては、第２のＦＥＴとインダクタを並列に装荷した第１のＦＥＴとを入出力端を結ぶ主線路に対し直列に配置し、第３のＦＥＴとインダクタを並列に装荷した第４のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２６】
また、この発明の実施例１７による移相器においては、インダクタを並列に装荷した第１のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、第２のＦＥＴとインダクタを並列に装荷した第３のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２７】
また、この発明の実施例１８による移相器においては、キャパシタを並列に装荷した第１のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、第２のＦＥＴとインダクタを並列に装荷した第３のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２８】
また、この発明の実施例１９による移相器においては、第１のＦＥＴを入出力端を結ぶ主線路に対し直列に配置し、第２のＦＥＴとインダクタを並列に装荷した第３のＦＥＴとを直列に接続した回路を入出力端を結ぶ主線路に対し並列に配置し、これらＦＥＴのゲート電極に所定のバイアス電圧を印加するようにした。
【００２９】
また、この発明の実施例２０による移相器においては、ＦＥＴに並列に装荷されるインダクタ用線路パターンの両端を、ＦＥＴの指交差状に形成されているソース電極パターンとドレイン電極パターンとに接続した。
【００３０】
また、この発明の実施例２１による移相器においては、ＦＥＴに並列に装荷されるキャパシタの入出力端を形成する線路パターンを、ＦＥＴの指交差状に形成されているソース電極パターンとドレイン電極パターンとに接続した。
【００３１】
また、この発明の実施例２２による移相器においては、ＦＥＴを形成する指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを形成し、残るソース電極パターンとドレイン電極パターンとを接続してインダクタを形成するようにした。
【００３２】
また、この発明の実施例２３よる移相器においては、ＦＥＴを形成する指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを形成し、残るソース電極パターンとドレイン電極パターンとの間にＭｅｔａｌ  ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌコンデンサ（以下ＭＩＭコンデンサ）を形成するようにした。
【００３３】
また、この発明の実施例２４による移相器においては、ＦＥＴを形成する指交差状のソース電極パターンとドレイン電極パターンとの間隙の一部にゲート電極パターンを形成し、残るソース電極パターンとドレイン電極パターンとの間隙を用いてインダーデジタルキャパシタを形成するようにした。
【００３４】
また、この発明の実施例２５による移相器においては、ＦＥＴのソース電極またはドレイン電極キャパシタを介して接地されるようにした。
【００３５】
【作用】
この発明の実施例１によれば、インダクタもしくはキャパシタが並列に装荷されたＦＥＴのゲート電極に所定のバイアス電圧を印加してＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＴ型位相遅れ回路とＴ型位相進み回路とを切換える。
【００３６】
また、この発明の実施例２によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＴ型位相遅れ回路とＴ型位相進み回路とを切換える。
【００３７】
また、この発明の実施例３によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＴ型位相遅れ回路とＴ型位相進み回路とを切換える。
【００３８】
また、この発明の実施例４によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＴ型位相遅れ回路とＴ型位相進み回路とを切換える。
【００３９】
また、この発明の実施例５によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるＴ型位相遅れ回路とを切換える。
【００４０】
また、この発明の実施例６によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるＴ型位相進み回路とを切換える。
【００４１】
また、この発明の実施例７によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるＴ型位相進み回路とを切換える。
【００４２】
また、この発明の実施例８によれば、インダクタもしくはキャパシタが並列に装荷されたＦＥＴのゲート電極に所定のバイアス電圧を印加してＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるπ型位相遅れ回路とπ型位相進み回路とを切換える。
【００４３】
また、この発明の実施例９によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるπ型位相遅れ回路とπ型位相進み回路とを切換える。
【００４４】
また、この発明の実施例１０によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるπ型位相遅れ回路とπ型位相進み回路とを切換える。
【００４５】
また、この発明の実施例１１によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるπ型位相遅れ回路とπ型位相進み回路とを切換える。
【００４６】
また、この発明の実施例１２によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるπ型位相進み回路とを切換える。
【００４７】
また、この発明の実施例１３によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるπ型位相進み回路とを切換える。
【００４８】
また、この発明の実施例１４によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成されるπ型位相遅れ回路を切換える。
【００４９】
また、この発明の実施例１５によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＬＣ型位相遅れ回路とＬＣ型位相進み回路とを切換える。
【００５０】
また、この発明の実施例１６によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、インダクタ及びキャパシタより構成されるＬＣ型位相遅れ回路とＬＣ型位相進み回路とを切換える。
【００５１】
また、この発明の実施例１７によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成される位相遅れ回路とを切換える。
【００５２】
また、この発明の実施例１８によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたキャパシタ及びインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成される位相進み回路とを切換える。
【００５３】
また、この発明の実施例１９によれば、ＦＥＴのオフ状態でドレイン電極とソース電極間に発生する容量成分と、ＦＥＴに並列に装荷されたインダクタとを利用して、ＦＥＴのオン状態とオフ状態との組合せを選択することにより、通過回路とインダクタ及びキャパシタより構成される位相進み回路とを切換える。
【００５４】
また、この発明の実施例２０によれば、ＦＥＴに並列に装荷されるインダクタ用線路パターンを指交差状に形成されるソース電極パターンとドレイン電極パターンとに接続することで、インダクタ用線路パターンが短く配置できるようにした。
【００５５】
また、この発明の実施例２１によれば、ＦＥＴに並列に装荷されるキャパシタの入出力端を形成する線路パターンを指交差状に形成されるソース電極パターンとドレイン電極パターンとに接続することで、キャパシタの入出力端を形成する線路パターンをソース及びドレインの両電極パターン間に短く配置できるようにした。
【００５６】
また、この発明の実施例２２によれば、ＦＥＴのソース電極パターンとドレイン電極パターンとの一部を接続し、インダクタを形成する線路パターンとしたことにより、インダクタ用線路パターンをソース及びドレインの両電極パターン間に更に短くして配置できる。
【００５７】
また、この発明の実施例２３によれば、ＦＥＴのソース電極パターンとドレイン電極パターンとの間隙の一部に、ＭＩＭコンデンサを設けたことにより、キャパシタの入出力端を形成する線路パターンをソース及びドレインの両電極パターン間に更に短くして配置できる。
【００５８】
また、この発明の実施例２４によれば、ＦＥＴのソース電極パターンとドレイン電極パターンとの間隙の一部に、インターデジタルキャパシタとしたことにより、容易にキャパシタを実現できるとともに、キャパシタの入出力端を形成する線路パターンをソース及びドレインの両電極パターン間に更に短くして配置できる。
【００５９】
また、この発明の実施例２５によれば、ＦＥＴのソース電極またはドレイン電極を直流的に接地せずに構成したので、ゲート電極の制御を任意の電圧で行える。
【００６０】
【実施例】
実施例１．
以下にこの発明の実施例１を図について説明する。図１はこの発明の実施例１を示す回路図である。図において、１は第１のキャパシタ２ａが並列に装荷された第１のＦＥＴ、３は第１のインダクタ４ａが並列に装荷された第２のＦＥＴ、５は第２のキャパシタ２ｂが並列に装荷された第３のＦＥＴ、６は第２のインダクタ４ｂが並列に装荷された第４のＦＥＴ、７は第３のキャパシタ２ｃが並列に装荷された第５のＦＥＴ、８は第３のインダクタ４ｃが並列に装荷された第６のＦＥＴ、９は接地である。
【００６１】
つぎに、図１を用い動作について説明する。従来の実施例で説明したように、ＦＥＴのゲート電極に印加する電圧を制御することでＦＥＴをオン状態とオフ状態に切換えることができる。まづ、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオン状態にし、第１のＦＥＴ１、第３のＦＥＴ５及び第６のＦＥＴ８をオフ状態とすると、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなるために、高周波信号は並列に装荷した回路側を通過する。よってこのときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分に小さいとして省略すれば図２（ａ）のように第１のキャパシタ２ａ、第２のキャパシタ２ｂ及び第３のインダクタ４ｃによりＴ型ハイパスフィルタを構成し位相進み回路として作用する。
【００６２】
つぎに、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオフ状態にし、第１のＦＥＴ１、第３のＦＥＴ５及び第６のＦＥＴ８をオン状態とする。このときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分に小さいとして省略すれば図２（ｂ）のように第１のインダクタ４ａ、第２のインダクタ４ｂ及び第３のキャパシタ２ｃによりＴ型ローパスフィルタを構成し位相遅れ回路として作用する。
【００６３】
このように、ＦＥＴのオン状態とオフ状態とを制御し、Ｔ型位相進み回路とＴ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。本実施例の場合、移相回路をＭＩＭコンデンサ等の集中定数素子を用い構成しているため、大きい移相量が必要な場合でも、従来例のように移相量に比例して線路パターン長を長くする必要がなく、移相回路を構成する集中定数素子の定数を変更することで対応可能であることから小型化が実現でき、また遅れ位相回路と進み位相回路とで逆の周波数特性をもたせる等して周波数特性の小さい移相器の設計が容易となる。
【００６４】
実施例２．
図３はこの発明の実施例２を示す回路図であり、図１における第１のキャパシタ２ａ及び第２のキャパシタ２ｂがないことが実施例１と異なる点である。
【００６５】
実施例１では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてＴ型位相進み回路を構成したが、実施例２においては、実施例１における第１のキャパシタ２ａ及び第２のキャパシタ２ｂの代わりに、ＦＥＴのオフ状態における容量成分をＴ型位相進み回路を構成するキャパシタとして利用する。ここで、図２（ａ）に示すＴ型位相進み回路による位相進み量をθ１、周波数をｆとすれば、第１のキャパシタ２ａ及び第２のキャパシタ２ｂのキャパシタ値Ｃ１は数１により求まることが知られている。
【００６６】
【数１】
0003853855.tif 000002
【００６７】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数１から判るように、必要とする位相進み量が大きくなるほど、あるいは信号周波数が高くなるほどＣ１の値は小さくなるため、大きい移相量を得たい場合やより高周波数の信号に対して移相を行いたい場合は、ＦＥＴのオフ状態時の容量成分を用いてＴ型位相進み回路が構成可能となる。また、この容量成分はＦＥＴの総ゲート電極長に依存しており、この総ゲート電極長の設定により所望のキャパシタ値とすることも可能である。動作については、Ｔ型位相進み回路を構成するキャパシタを第１のＦＥＴ１、第３のＦＥＴ５のオフ状態での容量により実現する点を除けば実施例１と同様である。
【００６８】
このように、実施例２のような構成とすれば、移相量を大きくとりたい場合や高周波で使用したい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【００６９】
実施例３．
図４はこの発明の実施例３を示す回路図であり、図１における第３のキャパシタ２ｃがないことが実施例１と異なる点である。
【００７０】
実施例１では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてＴ型位相遅れ回路を構成したが、実施例３においては、実施例１における第３のキャパシタ２ｃの代わりに、ＦＥＴのオフ状態における容量成分をＴ型位相遅れ回路を構成するキャパシタとして利用する。ここで、図２（ｂ）に示すＴ型位相遅れ回路による位相遅れ量をθ２、周波数をｆとすれば、第３のキャパシタ２ｃのキャパシタ値Ｃ２は数２により求まることが知られている。
【００７１】
【数２】
0003853855.tif 000003
【００７２】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数２から判るように、必要とする位相遅れ量が小さくなるほど、あるいは信号周波数が高くなるほどＣ２の値は小さくなるため、小さい移相量を得たい場合やより高周波数の信号に対して移相を行いたい場合は、ＦＥＴのオフ状態時の容量成分を用いてＴ型位相遅れ回路が構成可能となる。動作については、Ｔ型位相遅れ回路を構成するキャパシタを第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例１と同様である。
【００７３】
このように、実施例３のような構成とすれば、移相量を小さくとりたい場合や高周波で使用したい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【００７４】
実施例４．
図５はこの発明の実施例４を示す回路図であり、図１における第１のキャパシタ２ａ、第２のキャパシタ２ｂ及び第３のキャパシタ２ｃがないことが実施例１と異なる点である。
【００７５】
実施例１では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてＴ型位相回路を構成したが、実施例４においては、実施例１におけるキャパシタ２の代わりに、ＦＥＴのオフ状態における容量成分をＴ型位相回路を構成するキャパシタとして利用する。前述したように、図２に示すＴ型位相回路による位相進み量θ１及び位相遅れ量θ２は数１及び数２により求まる。
【００７６】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数１及び数２から判るように、移相器として使用する周波数が高いほどＣ１及びＣ２の値は小さくなるため、このような高周波数帯で動作をさせる場合はＦＥＴのオフ状態時の容量成分によりＴ型位相回路が構成可能となる。動作については、Ｔ型位相回路を構成するキャパシタを第１のＦＥＴ１  第３のＦＥＴ５及び第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例１と同様である。
【００７７】
このように、実施例４のような構成とすれば、移相器を高周波数帯で動作させたい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【００７８】
実施例５．
図６はこの発明の実施例５を示す回路図である。実施例１では、Ｔ型位相進み回路とＴ型位相遅れ回路とをＦＥＴのオン状態とオフ状態を用いて切換えて通過位相量を変化させる構成としていたが、実施例５では通過回路とＴ型位相遅れ回路とを切換える構成とするものである。
【００７９】
まず、第１のＦＥＴ１、第２のＦＥＴ３及び第３のＦＥＴ５をオン状態にし、第４のＦＥＴ６をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図７（ａ）のようになる。ここで、第３のインダクタ４ｃの定数を高周波信号に対しインピーダンスが十分大きくなる値にしておけば、この第３のインダクタ４ｃは高周波信号に対して遮断の作用をする。すなわち入力端子１０と出力端子１１とを結ぶ主線路に対して並列に接続される第３のＦＥＴ５と第４のＦＥＴ６は開放端と見なせるため図７（ａ）の等価回路は、図７（ｂ）の等価回路と見なすことができ通過回路として作用する。
【００８０】
つぎに、第１のＦＥＴ１、第２のＦＥＴ３及び第３のＦＥＴ５をオフ状態にし、第４のＦＥＴ６をオン状態として位相遅れ回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図７（ｃ）のようになる。ここで、図７（ｃ）中の第１のキャパシタ２ａは、第３のＦＥＴ５のオフ状態における容量成分である。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とＴ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。
【００８１】
実施例５の場合、実施例１の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が小さくでき、且つ小型化が可能となる。
【００８２】
実施例６．
図８はこの発明の実施例６を示す回路図である。実施例６では通過回路とＴ型位相進み回路とを切換える構成とするものである。まづ、第１のＦＥＴ１、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態にし、第３のＦＥＴ５をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図９（ａ）のようになる。このように入力端子１０と出力端子１１とを結ぶ主線路に対して第３のＦＥＴ５は開放端と見なせるため通過回路として作用する。ここで、第４のＦＥＴ６をオン状態としておくのは第３のＦＥＴ５のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰を防止するためである。
【００８３】
まず、第１のＦＥＴ１、第２のＦＥＴ３及び第４のＦＥＴ６をオフ状態にし、第３のＦＥＴ５をオン状態として位相進み回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図９（ｂ）のようにＴ型位相進み回路となる。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とＴ型位相進み回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。実施例６の場合、実施例１の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が小さくでき、且つ小型化が可能となる。
【００８４】
実施例７．
図１０はこの発明の実施例７を示す回路図である。実施例７では実施例６と同様に通過回路とＴ型位相進み回路とを切換える構成とするものであり、図８における第１のキャパシタ２ａ及び第２のキャパシタ２ｂがないことが実施例６と異なる点である。実施例６ではＦＥＴに並列に装荷されるキャパシタを用いてＴ型位相進み回路を構成したが、実施例７においては、実施例６における第１のキャパシタ２ａ及び第２のキャパシタ２ｂの代わりに、ＦＥＴのオフ状態における容量成分をＴ型位相進み回路を構成するキャパシタとして利用する。動作については、Ｔ型位相進み回路を構成するキャパシタを第１のＦＥＴ１、第２のＦＥＴ３のオフ状態での容量により実現する点を除けば実施例６と同様である。実施例７の場合、実施例６の構成に比べキャパシタが不要となるため、更に小型化が可能となる。
【００８５】
実施例８．
以下にこの発明の実施例８を図について説明する。図１１はこの発明の実施例８を示す回路図である。実施例８では、実施例１でＴ型位相遅れ回路とＴ型位相進み回路とを切換える構成としたのに対し、π型位相遅れ回路とπ型位相進み回路とを切換える構成としたものである。
【００８６】
つぎに、図１１を用い動作について説明する。まづ、第１のＦＥＴ１、第３のＦＥＴ５及び第６のＦＥＴ８をオン状態にし、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオフ状態とすると、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなるために、高周波信号は並列に装荷した回路側を通過する。よってこのときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分に小さいとして省略すれば図１２（ａ）のように第３のキャパシタ２ｃ、第１のインダクタ４ａ及び第２のインダクタ４ｂによりπ型ハイパスフィルタを構成し位相進み回路として作用する。
【００８７】
つぎに、第１のＦＥＴ１、第３のＦＥＴ５及び第６のＦＥＴ８をオフ状態にし、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオン状態とする。このときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分に小さいとして省略すれば図１２（ｂ）のように第３のインダクタ４ｃ、第１のキャパシタ２ａ及び第２のキャパシタ２ｂによりπ型ローパスフィルタを構成し位相遅れ回路として作用する。
【００８８】
このように、ＦＥＴのオン状態とオフ状態とを制御し、π型位相進み回路とπ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができ、また移相器を集中定数素子を用い構成できるため実施例１と同様の効果を得ることができる。
【００８９】
実施例９．
図１３はこの発明の実施例９を示す回路図であり、図１１における第１のキャパシタ２ａ及び第２のキャパシタ２ｂがないことが実施例８と異なる点である。
【００９０】
実施例８では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてπ型位相遅れ回路を構成したが、実施例９においては、実施例８における第１のキャパシタ２ａ及び第２のキャパシタ２ｂの代わりに、ＦＥＴのオフ状態における容量成分をπ型位相遅れ回路を構成するキャパシタとして利用する。ここで、図１２（ｂ）に示すπ型位相遅れ回路による位相遅れ量をθ３、周波数をｆとすれば、第１のキャパシタ２ａ及び第２のキャパシタ２ｂのキャパシタ値Ｃ３は数３により求まることが知られている。
【００９１】
【数３】
0003853855.tif 000004
【００９２】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数３から判るように、必要とする位相遅れ量が小さくなるほど、あるいは信号周波数が高くなるほどＣ３の値は小さくなるため、小さい移相量を得たい場合やより高周波数の信号に対して移相を行いたい場合は、ＦＥＴのオフ状態時の容量成分を用いπ型位相遅れ回路が構成可能となる。また、この容量成分はＦＥＴの総ゲート電極長に依存しており、この総ゲート電極長の設定により所望のキャパシタ値とすることも可能である、動作については、π型位相遅れ回路を構成するキャパシタを第１のＦＥＴ１及び第３のＦＥＴ５のオフ状態での容量により実現する点を除けば実施例１と同様である。
【００９３】
このように、実施例９のような構成とすれば、移相量を小さくとりたい場合や高周波で使用したい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【００９４】
実施例１０．
図１４はこの発明の実施例１０を示す回路図であり、図１１における第３のキャパシタ２ｃがないことが実施例８と異なる点である。
【００９５】
実施例８では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてπ型位相進み回路を構成したが、実施例９においては、実施例８における第３のキャパシタ２ｃの代わりに、ＦＥＴのオフ状態における容量成分をπ型位相進み回路を構成するキャパシタとして利用する。ここで、図１２（ａ）に示すπ型位相進み回路による位相進み量をθ４、周波数をｆとすれば、第３のキャパシタ２ｃのキャパシタ値Ｃ４は数４により求まることが知られている。
【００９６】
【数４】
0003853855.tif 000005
【００９７】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数４から判るように、必要とする位相進み量が大きくなるほど、あるいは信号周波数が高くなるほどＣ４の値は小さくなるため、大きい移相量を得たい場合やより高周波数の信号に対して移相を行いたい場合は、ＦＥＴのオフ状態時の容量成分を用いπ型位相進み回路が構成可能となる。動作については、π型位相進み回路を構成するキャパシタを第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例８と同様である。
【００９８】
このように、実施例１０のような構成とすれば、移相量を大きくとりたい場合や高周波で使用したい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【００９９】
実施例１１．
図１５はこの発明の実施例１１を示す回路図であり、図１１における第１のキャパシタ２ａ、第２のキャパシタ２ｂ及び第３のキャパシタ２ｃがないことが実施例８と異なる点である。
【０１００】
実施例８では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてπ型位相回路を構成したが、実施例１１においては、実施例８におけるキャパシタ２の代わりに、ＦＥＴのオフ状態における容量成分をπ型移相回路を構成するキャパシタとして利用する。前述したように、図１２に示すπ型移相回路による位相遅れ量θ３及び位相進み量θ４は数３及び数４により求まる。
【０１０１】
一般的にＦＥＴのオフ状態時の容量成分は数ｐＦ以下の小さい値となるが、数３及び数４から判るように、移相器として使用する周波数が高いほどＣ３及びＣ４の値は小さくなるため、このような高周波数帯で動作をさせる場合はＦＥＴのオフ状態時の容量成分によりπ型移相回路が構成可能となる。動作については、π型移相回路を構成するキャパシタを第１のＦＥＴ１、第３のＦＥＴ５及び第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例８と同様である。
【０１０２】
このように、実施例１１のような構成とすれば、移相器を高周波数帯で動作させたい場合に、ＦＥＴに並列に装荷するキャパシタが不要となり小型化ができ、またキャパシタを並列に装荷するための引出し線路パターンに伴う寄生インダクタ成分がなくなることで、高周波数帯における周波数特性劣化の要因を低減できる。
【０１０３】
実施例１２．
図１６はこの発明の実施例１２を示す回路図である。実施例８では、π型位相進み回路とπ型位相遅れ回路とをＦＥＴのオン状態とオフ状態を用いて切換えて通過位相量を変化させる構成としていたが、実施例１２では通過回路とπ型位相進み回路とを切換える構成とするものである。
【０１０４】
まず、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオン状態にし、第１のＦＥＴ１及び第３のＦＥＴ５をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図１７（ａ）のようになる。このように入力端子１０と出力端子１１とを結ぶ主線路に対して、第１のＦＥＴ１と第３のＦＥＴ５は開放端と見なせるため通過回路として作用する。ここで、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態としておくのは、第１のＦＥＴ１のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰、及び第３のＦＥＴ５のオフ状態での容量成分と第２のインダクタ４ｂとの共振による高周波信号の減衰を防止するためである。
【０１０５】
つぎに、第２のＦＥＴ３、第４のＦＥＴ６及び第５のＦＥＴ７をオフ状態にし、第１のＦＥＴ１及び第３のＦＥＴ５をオン状態として位相進み回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図１７（ｂ）のようになりπ型位相進み回路として作用する。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とπ型位相進み回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。
【０１０６】
実施例１２の場合、実施例８の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が小さくでき、且つ小型化が可能となる。
【０１０７】
実施例１３．
図１８はこの発明の実施例１３を示す回路図である。実施例１３では実施例１２と同様に通過回路とπ型位相進み回路とを切換える構成とするものであり、図１６における第１のキャパシタ２ａがないことが実施例１２と異なる点である。実施例１２ではＦＥＴに並列に装荷されるキャパシタを用いてπ型位相進み回路を構成したが、実施例１３においては、実施例１２における第１のキャパシタ２ａの代わりに、ＦＥＴのオフ状態における容量成分をπ型位相進み回路を構成するキャパシタとして利用する。動作については、π型位相進み回路を構成するキャパシタを第５のＦＥＴ７のオフ状態での容量により実現する点を除けば実施例１２と同様である。実施例１３の場合、実施例１２の構成に比べキャパシタが不要となるため、更に小型化が可能となる。
【０１０８】
実施例１４．
図１９はこの発明の実施例１４を示す回路図である。実施例８では、π型位相進み回路とπ型位相遅れ回路とをＦＥＴのオン状態とオフ状態を用いて切換えて通過位相量を変化させる構成としていたが、実施例１４では通過回路とπ型位相遅れ回路とを切換える構成とするものである。
【０１０９】
まづ、第１のＦＥＴ１、第３のＦＥＴ５及び第５のＦＥＴ７をオン状態にし、第２のＦＥＴ３及び第４のＦＥＴ６をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２０（ａ）のようになる。ここで、第１のインダクタ４ａ及び第２のインダクタ４ｂの定数を高周波信号に対しインピーダンスが十分大きくなる値にしておけば、これら第１のインダクタ４ａ及び第２のインダクタ４ｂは高周波信号に対して遮断の作用をする。すなわち入力端子１０と出力端子１１とを結ぶ主線路に対して並列に接続される第１のＦＥＴ１及び第３のＦＥＴ５は開放端と見なせるため図２０（ａ）の等価回路は、図２０（ｂ）の等価回路と見なすことができ通過回路として作用する。
【０１１０】
つぎに、第１のＦＥＴ１、第３のＦＥＴ５及び第５のＦＥＴ７をオフ状態にし、第２のＦＥＴ３及び第４のＦＥＴ６をオン状態として位相遅れ回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２０（ｃ）のようになり位相遅れ回路として作用する。ここで、図２０（ｃ）中の第１のキャパシタ２ａは第１のＦＥＴ１のオフ状態における容量成分であり、また第２のキャパシタ２ｂは第３のＦＥＴ５のオフ状態における容量成分である。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とπ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。
【０１１１】
実施例１４の場合、実施例８の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が小さくでき、且つ小型化が可能となる。
【０１１２】
実施例１５．
以下にこの発明の実施例１５を図について説明する。図２１はこの発明の実施例１５を示す回路図である。実施例１５では、実施例１でＴ型位相遅れ回路とＴ型位相進み回路とを切換える構成としたのに対し、インダクタＬとキャパシタＣによるＬＣ型位相遅れ回路とＬＣ型位相進み回路とを切換える構成としたものである。
【０１１３】
まず、第２のＦＥＴ３、第４のＦＥＴ６をオン状態にし、第１のＦＥＴ１、第３のＦＥＴ５をオフ状態とすると、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなるために、高周波信号は並列に装荷した回路側を通過する。よってこのときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分に小さいとして省略すれば図２２（ａ）のように第１のインダクタ４ａ及び第３のＦＥＴ５のオフ状態における容量成分による第２のキャパシタ２ｂによりＬＣ型ローパスフィルタを構成し位相遅れ回路として作用する。
【０１１４】
つぎに、第２のＦＥＴ３、第４のＦＥＴ６をオフ状態にし、第１のＦＥＴ１、第３のＦＥＴ５をオン状態とする。このときの移相器の等価回路は、オン状態でのＦＥＴの抵抗値が十分小さいとして省略すれば図２２（ｂ）のように第２のインダクタ４ｂ、第１のキャパシタ２ａによりＬＣ型ハイパスフィルタを構成し位相進み回路として作用する。
【０１１５】
このように、ＦＥＴのオン状態とオフ状態とを制御し、ＬＣ型位相進み回路とＬＣ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができ、また移相器を集中定数素子を用い構成できるため実施例１と同様の効果を期待できるうえ、実施例１の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が小さくでき、且つ小型化が可能となる。
【０１１６】
実施例１６．
図２３はこの発明の実施例１６を示す回路図であり、図２１における第１のキャパシタ２ａがないことが実施例１５と異なる点である。
【０１１７】
実施例１５では、ＦＥＴのゲート電極にピンチオフ電圧を印加することで発生するドレイン電極とソース電極間の容量成分を、通過する高周波信号に対し高インピーダンス、すなわち遮断となるように設定し、このＦＥＴに並列に装荷されるキャパシタを用いてＬＣ型位相進み回路を構成したが、実施例１６においては、実施例１５における第１のキャパシタ２ａの代わりに、ＦＥＴのオフ状態における容量成分をＬＣ型位相進み回路を構成するキャパシタとして利用する。動作については、ＬＣ型位相進み回路を構成するキャパシタを第２のＦＥＴ３のオフ状態での容量により実現する点を除けば実施例１５と同様である。実施例１６の場合、実施例１５の構成に比べキャパシタが不要となるため、更に小型化が可能となる。
【０１１８】
実施例１７．
図２４はこの発明の実施例１７を示す回路図である。実施例１５では、ＬＣ型位相進み回路とＬＣ型位相遅れ回路とをＦＥＴのオン状態とオフ状態を用いて切換えて通過位相量を変化させる構成としていたが、実施例１７では通過回路とＬＣ型位相遅れ回路とを切換える構成としたものである。
【０１１９】
まず、第１のＦＥＴ１、第２のＦＥＴ３をオン状態にし、第３のＦＥＴ５をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２５（ａ）のようになる。ここで、第２のインダクタ４ｂの定数を高周波信号に対しインピーダンスが十分大きくなる値にしておけば、この第２のインダクタ４ｂは高周波信号に対して遮断の作用をする。すなわち入力端子１０と出力端子１１とを結ぶ主線路に対して並列に接続される第２のＦＥＴ３は開放端と見なせるため図２５（ａ）の等価回路は、図２５（ｂ）の等価回路と見なすことができ通過回路として作用する。
【０１２０】
つぎに、第１のＦＥＴ１、第２のＦＥＴ３をオフ状態にし、第３のＦＥＴ５をオン状態として位相遅れ回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２５（ｃ）のようになる。ここで、図２５（ｃ）中の第１のキャパシタ２ａは、第２のＦＥＴ３のオフ状態における容量成分である。このように、ＦＥＴのオン状態とオフ状態とを制御し、通過回路とＬＣ型位相遅れ回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。
【０１２１】
実施例１７の場合、実施例１５の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が更に小さくでき、且つ小型化が可能となる。
【０１２２】
実施例１８．
図２６はこの発明の実施例１８を示す回路図である。実施例１８では通過回路とＬＣ型位相進み回路とを切換える構成とするものである。まず、第１のＦＥＴ１、第３のＦＥＴ５をオン状態にし、第２のＦＥＴ３をオフ状態として通過回路を構成する。この状態での等価回路は、ＦＥＴがオン状態ではＦＥＴが十分に低インピーダンスとなり高周波信号はＦＥＴ側を通過し、一方オフ状態ではＦＥＴが高インピーダンスとなり高周波信号は遮断されるため、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２７（ａ）のようになる。このように入力端子１０と出力端子１１とを結ぶ主線路に対して第２のＦＥＴ３は開放端と見なせるため通過回路として作用する。ここで、第３のＦＥＴ５をオン状態としておくのは第２のＦＥＴ３のオフ状態での容量成分と第１のインダクタ４ａとの共振による高周波信号の減衰を防止するためである。
【０１２３】
つぎに、第１のＦＥＴ１、第３のＦＥＴ５をオフ状態にし、第２のＦＥＴ３をオン状態として位相進み回路を構成する。この状態での等価回路は、ＦＥＴのオン状態での抵抗値が十分小さいとして省略すれば図２７（ｂ）のようになる。このように、ＦＥＴのオン状態とオフ状態を制御し、通過回路と位相進み回路とを切換えることにより、両回路の通過位相差分の移相を行うことができる。実施例１８の場合、実施例１５の構成に比べて入力端子１０と出力端子１１とを結ぶ主線路に直列に接続されるＦＥＴの数量が減るため、移相器としての通過損失が更に小さくでき、且つ小型化が可能となる。
【０１２４】
実施例１９．
図２８はこの発明の実施例１９を示す回路図である。実施例１９では実施例１８と同様に通過回路とＬＣ型位相進み回路とを切換える構成とするものであり、図２４における第１のキャパシタ２ａがないことが実施例１８と異なる点である。実施例１８ではＦＥＴに並列に装荷されるキャパシタを用いてＬＣ型位相進み回路を構成したが、実施例１９においては、実施例１８における第１のキャパシタ２ａの代わりに、ＦＥＴのオフ状態における容量成分をＬＣ型位相進み回路を構成するキャパシタとして利用する。動作については、ＬＣ型位相進み回路を構成するキャパシタを第１のＦＥＴ１のオフ状態での容量により実現する点を除けば実施例１８と同様である。実施例１９の場合、実施例１８の構成に比べキャパシタが不要となるため、更に小型化が可能となる。
【０１２５】
実施例２０．
図２９はこの発明の実施例２０を示す回路図であり、実施例１で説明した図１中第１のインダクタ４ａが装荷された第２のＦＥＴ３を示す構造図である。図において第２のＦＥＴ３の電極構造は、短冊形状のドレイン電極パターン１２と、同じく短冊形状をしたソース電極パターン１３とを複数本指交差状に配置し、ドレイン電極パターン１２とソース電極パターン１３との間にゲート電極パターン１４を配置した構にとなっている。また、ゲート電極パターン１４は相互に接続されかつ外部に引き出されており、ソース電極パターン１３はゲート電極パターン１４との競合・干渉を避けるため、エアブリッジ１５ａを介して他のＦＥＴとの接続パターン１９ａに接続されている。
【０１２６】
次いで、１８は図１における第１のインダクタ４ａに相当するインダクタ用線路パターンであり、このインダクタ用線路パターン１８の一端は、ドレイン電極パターン１２ａの先端部に接続され、他端は、ソース電極パターン１３ａの先端部にエアブリッジ１６により接続されている。更に、くし形状に配置されている複数のドレイン電極パターン１２どうしをエアブリッジ１７にて橋絡接続しており、同様にソース電極パターン１３どうしをエアブリッジ１６にて橋絡接続した構造となっている。
【０１２７】
以上のような構造とすれば、例えばインダクタ用線路パターン１８の両端を、隣接するＦＥＴとの接続パターン１９ａ及び１９ｂから引出す場合に比べ、インダクタ用線路パターン１８の占有面積が小さくでき、また、隣接する回路との電気的干渉を低減できるため、インダクタ用線路パターン１８の配置に影響されない安定した電気特性が得られる。
【０１２８】
更に、一般的に所望の移相量を得るために必要とされるインダクタ量は、使用周波数が高くなるほど小さい値となる。そこで図２９のような構造であれば、インダクタ用線路パターン１８がより短く配置できるため、設計時のインダクタ量に対する制限が軽減でき、高周波でも安定して動作する移相器が得られる。
【０１２９】
ここでは、図１中のインダクタ４ａの構造を例にとって説明したが、他のインダクタについても同様の構造で、同様の動作が可能である。また、図２９では、ドレイン電極パターン１２どうしをエアブリッジ１７にて接続し、ソース電極パターン１３どうしをエアブリッジ１３にて接続しているが、エアブリッジ１６、１７による寄生インダクタ成分を低減したい場合等は、インダクタ用線路パターン１８の両端を、ドレイン電極パターン１２の少なくとも１本以上と、ソース電極パターン１３の少なくとも１本以上とに接続しても同様な動作が可能である。
【０１３０】
実施例２１．
図３０はこの発明の実施例２１を示す構造図であり、実施例１で説明した図１中第１のキャパシタ２ａが装荷された第１のＦＥＴ１を示す構造図である。図において第１のＦＥＴ１の電極構造は、実施例２０で説明した第２のＦＥＴ３と同様の構造をしている。また、２０は図１における第１のキャパシタ２ａに相当する以下ＭＩＭコンデンサであり、このＭＩＭコンデンサ２０は端子用線路パターン２１により第２のＦＥＴ３に接続されている。
【０１３１】
端子用線路パターン２１ａは、ドレイン電極パターン１２ａの先端部に接続され、端子用線路パターン２１ｂは、ソース電極パターン１３ａの先端部にエアブリッジ１６により接続されている。更に、くし形状に配置されている複数のドレイン電極パターン１２どうしをエアブリッジ１７にて橋絡接続しており、同様にソース電極パターン１３どうしをエアブリッジ１６にて橋絡接続した構造となっている。
【０１３２】
以上のような構造とすれば、例えば端子用線路パターン２１を、隣接するＦＥＴとの接続パターン１９ａ及び１９ｂから引出す場合に比べ、端子用線路パターン２１の線路長を極力短くできるため配置上小型化が可能となり、更に、周波数特性を劣化させる要因である端子用線路パターン２１に伴う寄生インダクタ成分が低減でき、また、隣接するＦＥＴに装荷される回路との電気的干渉も低減できる。
【０１３３】
ここでは、図１中の第１のキャパシタ２ａを例にとって説明したが、他のキャパシタについても同様の構造で、同様の動作が可能である。また、図３０では、ドレイン電極パターン１２どうしをエアブリッジ１７にて接続し、ソース電極パターン１３どうしをエアブリッジ１６にて接続しているが、エアブリッジ１６、１７による寄生インダクタ成分を低減したい場合等は、端子用線路パターン２１を、ドレイン電極パターン１２の少なくとも１本以上と、ソース電極パターン１３の少なくとも１本以上とに接続しても同様な動作が可能である。
【０１３４】
実施例２２．
図３１はこの発明の実施例２２を示す回路図であり、実施例１で説明した図１中第１のインダクタ４ａが装荷された第２のＦＥＴ３を示す構造図である。図３１において、２２ａはドレイン電極パターン１２ａとソース電極パターン１３ａとの間にゲート電極パターン１４ａを形成した第１のＦＥＴセルであり、２２ｂはドレイン電極パターン１２ｃとソース電極パターン１３ｂとの間にゲート電極パターン１４ｂを形成した第２のＦＥＴセルである。また、これら２つのＦＥＴセルに挟まれる形で、インダクタ用線路パターン１８がエアブリッジ１５ｂを介して接続パターン１９ａと１９ｂとの間に形成されている。このように、ＦＥＴの内部にインダクタ用線路パターン１８を配置する構造としたため、更に短いインダクタ用線路パターンが実現でき小型化が可能となる。
【０１３５】
実施例２３．
図３２はこの発明の実施例２３を示す回路図であり、実施例１で説明した図１中第１のキャパシタ２ａが装荷された第１のＦＥＴ１を示す構造図である。図３２において、２２は第１のＦＥＴセル２２ａと第２のＦＥＴセル２２ｂに挟まれる形で形成されているＭＩＭコンデンサである。このＭＩＭコンデンサ２０は、端子用線路パターン２１とエアブリッジ１５ｂとにより接続パターン１９と接続されている。このように、ＦＥＴの内部にＭＩＭコンデンサ２０を配置する構造としているため、端子用線路パターン２１を更に短くすることができる。
【０１３６】
実施例２４．
図３３はこの発明の実施例２４を示す回路図であり、実施例１で説明した図１中第１のキャパシタ２ａが装荷された第１のＦＥＴ１を示す構造図である。図３３において、２３は第１のＦＥＴセル２２ａと第２のＦＥＴセル２２ｂに挟まれる形で、ドレイン電極パターン１２ｂとソース電極パターン１３との間に形成されているインターデジタルキャパシタである。このように、ＦＥＴのドレイン電極パターン１２ｂとソース電極パターン１３とによりインターデジタルキャパシタ２３をＦＥＴの内部に実現することで、小型で且つ、ＭＩＭコンデンサを使わずにキャパシタを構成することができる。
【０１３７】
実施例２５．
図３４はこの発明の実施例２５を示す回路図である。２４は直流遮断用キャパシタであり、第６のＦＥＴ８のドレイン電極は、直流遮断用キャパシタ２４を介して接地されている。
【０１３８】
次に動作について説明する。通常、ＦＥＴのオンかオフかの状態を決定する電圧はゲート電極とドレイン電極及びソース電極との電位差で決まり、ドレイン電極またはソース電極が接地している構成の場合、ゲート電極は負電圧で制御するのが一般的である。本実施例では、６つのＦＥＴのドレイン電極及びソース電極は直流遮断用キャパシタ２４により接地されない構成となっているため、図示していないバイアス回路より第１のＦＥＴ１から第６のＦＥＴ８までの６つのＦＥＴのソース電極及びドレイン電極に正電位の電圧ＡＶ（＞｜ピンチオフ電圧｜）を印加すれば、ゲート電圧を０ＶとＡＶに切換えることによりＦＥＴのドレイン電極とソース電極との間は高周波信号が遮断、通過のスイッチ動作をする。つまり、ゲート電圧の制御を正電位で行うことができるため、例えば通常出力電圧が正電圧であるＴＴＬ回路での直接制御が可能となり外部駆動回路も含めて小型化を図ることができる。
【０１３９】
なお、移相器としての動作原理は実施例１の場合と同様であり、直流遮断用キャパシタ２４の定数を、移相器として使用する信号使用周波数に対して十分にインピーダンスが小さくなるようにキャパシタ量に設定しておけば、直流的に遮断の作用をするのと同時に高周波信号に対しては接地として作用するので移相器としての動作を損うことはない。また本実施例の場合はＴ型移相器の例をとって説明したが、この他π型移相器あるいはＬＣ型移相器の場合に適用しても同様の動作で同様の効果が得られる。
【０１４０】
以上、実施例１から実施例２５までの移相器で使用しているＦＥＴの動作においては、ＦＥＴを構成するドレイン電極とソース電極とは電気的に等価な働きを行うことから、実施例１から２５までの説明におけるソース電極とドレイン電極とを逆としても、同様な効果が得られる。また、実施例１から実施例２５までの説明ではインダクタとして線路パターンを用いているが、所望のインダクタ量によってはスパイラルインダクタ等、よりインダクタ量の大きいものを用いてもよい。
【０１４１】
更に、実施例１から実施例２５では各々１段構成のＴ型移相回路、π型移相回路、ＬＣ型移相回路を用いた移相器の例を示したが、更に段数を増した構成としても同様に移相回路として動作し同様な効果が得られる。
【０１４２】
【発明の効果】
この発明は以上のように構成されているので、以下に記載するような効果がある。
【０１４３】
この発明によれば、移相器の構成をインダクタ及びキャパシタ等の集中定数によるＴ型位相遅れ回路とＴ型位相進み回路とを切換える構成としたので、移相量の大きい移相器でも小型にでき、また、位相遅れ回路と位相進み回路とで逆の周波数特性を持たせる等して周波数特性の小さい移相器の設計が可能となる。
【０１６２】
また、この発明によれば、ＦＥＴに並列に装荷されるインダクタ用線路パターンを短く配置できるようにしたので、回路を小型化でき、且つ小さいインダクタ量に対する制限が軽減したので、高周波数帯でも安定した動作をする移相器が容易に設計できる。
【０１６３】
また、この発明によれば、ＦＥＴに並列に装荷されるキャパシタの入出力端を形成する線路パターンを短く配置できるようにしたので、回路を小型化でき、且つ線路パターンによる寄生インダクタ量が低減したことで、周波数特性の少ない移相器の設計が可能となる。
【０１６４】
また、この発明によれば、ＦＥＴの内部にインダクタ用線路パターンを形成することで、ＦＥＴに並列に装荷されるインダクタ用線路パターンを更に短く配置できるようにしたので、回路を小型化でき、且つ小さいインダクタ量に対する制限が軽減したことで、高周波数帯でも安定した動作をする移相器が容易に設計できる。
【０１６５】
また、この発明によれば、ＦＥＴの内部にＭＩＭコンデンサを形成することで、ＦＥＴに並列に装荷されるキャパシタの入出力端を形成する線路パターンを更に短く配置できるようにしたので、回路を小型化でき、且つ線路パターンによる寄生インダクタ量が低減したことで、周波数特性の少ない移相器の設計が可能となる。
【０１６６】
また、この発明によれば、ＦＥＴの内部にインターデジタルキャパシタを形成することで、回路を小型化でき、且つＭＩＭコンデンサ等の回路素子を使わずにキャパシタを容易に構成できる。
【０１６７】
また、この発明によれば、ゲート電圧の制御を任意の電圧で行うことができるため、ＦＥＴの駆動回路に対する制限が軽減でき、外部駆動回路も含めた移相器の小型化を図ることができる。
【図面の簡単な説明】
【図１】  この発明の実施例１を示す回路図である。
【図２】  この発明の実施例１の動作を説明する回路図である。
【図３】  この発明の実施例２を示す回路図である。
【図４】  この発明の実施例３を示す回路図である。
【図５】  この発明の実施例４を示す回路図である。
【図６】  この発明の実施例５を示す回路図である。
【図７】  この発明の実施例５の動作を説明する回路図である。
【図８】  この発明の実施例６を示す回路図である。
【図９】  この発明の実施例６の動作を説明する回路図である。
【図１０】  この発明の実施例７を示す回路図である。
【図１１】  この発明の実施例８を示す回路図である。
【図１２】  この発明の実施例８の動作を説明する回路図である。
【図１３】  この発明の実施例９を示す回路図である。
【図１４】  この発明の実施例１０を示す回路図である。
【図１５】  この発明の実施例１１を示す回路図である。
【図１６】  この発明の実施例１２を示す回路図である。
【図１７】  この発明の実施例１２の動作を説明する回路図である。
【図１８】  この発明の実施例１３を示す回路図である。
【図１９】  この発明の実施例１４を示す回路図である。
【図２０】  この発明の実施例１４の動作を説明する回路図である。
【図２１】  この発明の実施例１５を示す回路図である。
【図２２】  この発明の実施例１５の動作を説明する回路図である。
【図２３】  この発明の実施例１６を示す回路図である。
【図２４】  この発明の実施例１７を示す回路図である。
【図２５】  この発明の実施例１７の動作を説明する回路図である。
【図２６】  この発明の実施例１８を示す回路図である。
【図２７】  この発明の実施例１８の動作を説明する回路図である。
【図２８】  この発明の実施例１９を示す回路図である。
【図２９】  この発明の実施例２０を示す構造図である。
【図３０】  この発明の実施例２１を示す構造図である。
【図３１】  この発明の実施例２２を示す構造図である。
【図３２】  この発明の実施例２３を示す構造図である。
【図３３】  この発明の実施例２４を示す構造図である。
【図３４】  この発明の実施例３４を示す回路図である。
【図３５】  従来の移相器を示す回路図である。
【符号の説明】
１  第１のＦＥＴ、２  キャパシタ、３  第２のＦＥＴ、４  インダクタ、５第３のＦＥＴ、６  第４のＦＥＴ、７  第５のＦＥＴ、８  第６のＦＥＴ、９接地、１０  入力端子、１１  出力端子、１２  ドレイン電極パターン、１３ソース電極パターン、１４  ゲート電極パターン、１５  エアブリッジ、１６エアブリッジ、１７  エアブリッジ、１８  インダクタ用線路パターン、１９接続パターン、２０  ＭＩＭコンデンサ、２１  端子用パターン、２２  ＦＥＴセル、２３  インターデジタルキャパシタ、２４  直流遮断用キャパシタ、２５  基準伝送線路、２６  遅延伝送線路、２７  ドレイン電極、２８  ソース電極、２９  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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