(57)【特許請求の範囲】
【請求項１】
複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し、各帰還信号を出力し、分周数Ｎ（Ｎは設定周波数を基準周波数で割った整数値）が設定される第１の可変分周器と、第２の可変分周器と、各帰還信号と各基準信号を位相比較する位相比較器と、分散回路と、を備え、
前記分散回路は、Ｎ／ｎ（Ｎ＞ｎで、Ｎは設定周波数を基準周波数で割った整数値であり、ｎは前記基準信号の総数）を演算するＮ／ｎ演算部と、当該Ｎ／ｎ演算部が演算したＮ／ｎの整数部を一時的に保存するＮ／ｎ整数部回路と、前記Ｎ／ｎ演算部が演算したＮ／ｎの整数部に１を加えたものを一時的に記憶するＮ／ｎ整数部＋１回路と、前記Ｎ／ｎ整数部回路からの出力か、又は前記Ｎ／ｎ整数部＋１回路からの出力を選択して出力する選択部と、を有し、
前記選択部から前記第２可変分周器に対して、Ｎ／ｎの整数部又はＮ／ｎの整数部＋１から成る分周数Ｍを与えることを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路であり、
前記分散回路は、更にカウンタと演算部とを有し、
前記Ｎ／ｎ演算部は、余り部（Ｎ／ｎの計算の結果得られた、整数値と余りの値の内、余りの値）を出力し、
前記カウンタは、前記第１可変分周器と前記第２可変分周器からの信号を入力し、前記第１可変分周器からの信号に基づいてカウンタ値がリセットされ、前記第２可変分周期からの信号に基づいて回数Ｃをカウントし、
前記演算部は、前記カウンタから入力される回数Ｃと、前記Ｎ／ｎ演算部から入力される余り部から、余り部×Ｃ≧１か否かの演算を行い、余り部×Ｃ≧１であると判定すると、前記選択部にＮ／ｎ整数部＋１回路の出力を選択させ、余り部×Ｃ＜１であると判定すると、前記選択部にＮ／ｎ整数部回路の出力を選択させる、ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来、この種の回路は例えば「ＳＡＮＹＯ  ＴＥＣＨＮＩＣＡＬ  ＲＥＶＩＥＷ」、ＶＯＬ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されている。しかし、この回路は、位相比較器１段型（位置比較器を１段しか用いないもの）であり、基準信号の１周期中に、位相比較を１回しか行わないので、ロックアップ時間（出力信号に同期する迄の時間）が短い第１の欠点がある。
【０００３】
この欠点を解消するために、特開平１０−１３５８２２号公報が提案されている。この公報によると、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周する複数（例えば４個）の分周器と、各分周器の帰還信号と各基準信号を比較する複数の位相比較器が設けられている。
【０００４】
【発明が解決しようとする課題】
しかし上記公報の回路では、電力消費量が大きい第２の欠点がある。本発明者が、その原因を究明したところ、複数の分周器を設けているためである事が分った。また、ロックアップ時間を更に短縮するため、基準信号の１周期中に１６回位相比較をするならば、１６個の分周器が必要となり電力消費量が更に大きくなる。
【０００５】
また、比較的、多くのスペースを必要とする分周器を複数個用いるので、装置が大きくなり、コストが高くなり、ＬＳＩ化が困難となる第３の欠点がある。
【０００６】
本出願人は、これらの欠点を解消するために、特願２０００−７６２５０にて出願している、この出願によると、２個の可変分周器４、９が各々、第１帰還信号と第２帰還信号を出力している。可変分周器９は、Ｎ／ｎ（Ｎとｎは整数）の整数部の分周数にて分周する（分数分周する可変分周器はコストが高く、動作が不安定となる欠点が有るため）。
【０００７】
この様に、Ｎ／ｎの整数部で分周するため、可変分周器９の出力は分周数Ｎ／ｎで分周すべき帰還信号と誤差ができる。そのため、可変分周器９に接続された位相比較器ＰＣ２は、上記誤差を含んだ位相比較信号（これを本明細書では、誤差信号と呼ぶ）を出力する。その結果、設定周波数からずれた周波数を持つ出力信号を出力する、第４の欠点が有る。
【０００８】
故に、本発明はこの様な従来の欠点を考慮し、ロックアップ時間が短い、電力消費量が少ない、コストが安くＬＳＩ化し易い、誤差信号の影響を減らしたＰＬＬ回路を提供する。
【０００９】
【課題を解決するための手段】
本発明はこのような課題を解決する為のものであり、請求項１記載の発明は  、  複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周  し、各帰還信号を出力し、分周数Ｎ（Ｎは設定周波数を基準周波数で割った整  数値）が設定される第１の可変分周器と、第２の可変分周器と、各帰還信号と  各基準信号を位相比較する位相比較器と、分散回路と、を備え、前記分散回路  は、Ｎ／ｎ（Ｎ＞ｎで、Ｎは設定周波数を基準周波数で割った整数値であり、  ｎは前記基準信号の総数）を演算するＮ／ｎ演算部と、当該Ｎ／ｎ演算部が演  算したＮ／ｎの整数部を一時的に保存するＮ／ｎ整数部回路と、前記Ｎ／ｎ演  算部が演算したＮ／ｎの整数部に１を加えたものを一時的に記憶するＮ／ｎ整  数部＋１回路と、前記Ｎ／ｎ整数部回路からの出力か、又は前記Ｎ／ｎ整数部  ＋１回路からの出力を選択して出力する選択部と、を有し、前記選択部から前  記第２可変分周器に対して、Ｎ／ｎの整数部又はＮ／ｎの整数部＋１から成る  分周数Ｍを与えることを特徴とする。
【００１０】
請求項２記載の発明は、請求項１記載のＰＬＬ回路であり、前記分散回路は、更にカウンタと演算部とを有し、前記Ｎ／ｎ演算部は、余り部（Ｎ／ｎの計算の結果得られた、整数値と余りの値の内、余りの値）を出力し、前記カウンタは、前記第１可変分周器と前記第２可変分周器からの信号を入力し、前記第１可変分周器からの信号に基づいてカウンタ値がリセットされ、前記第２可変分周期からの信号に基づいて回数Ｃをカウントし、前記演算部は、前記カウンタから入力される回数Ｃと、前記Ｎ／ｎ演算部から入力される余り部から、余り部×Ｃ≧１か否かの演算を行い、余り部×Ｃ≧１であると判定すると、前記選択部にＮ／ｎ整数部＋１回路の出力を選択させ、余り部×Ｃ＜１であると判定すると、前記選択部にＮ／ｎ整数部回路の出力を選択させる、ことを特徴とする。
【００１８】
【発明の実施の形態】
以下に、図１と図２に従い、本発明の実施の形態に係るＰＬＬ回路１を説明する。図１はＰＬＬ回路１のブロック図、図２はＰＬＬ回路１に用いられる各信号のタイムチャートである。
【００１９】
これらの図において、発生手段２は例えば、基準発振器ＯＳＣと、固定分周器Ｍと、リング式カウンタＲＩＣとオアゲート３等から成る。固定分周器Ｍは例えば分周比６４で分周するものであり、基準発振器ＯＳＣとリング式カウンタＲＩＣとの間に接続されている。固定分周器Ｍは、基準発振器ＯＳＣが出力する信号（発振周波数が例えば２５．６ＭＨｚ）を６４分周した信号（周波数が４００ＫＨｚ）を、リング式カウンタＲＩＣへ出力する。
【００２０】
リング式カウンタＲＩＣは例えば、１６個のフリップフロップ（図示せず）が接続されたものであり、上記４００ＫＨｚの信号の入力に応じて、１６個の基準信号ＦＲ１〜ＦＲ１６を出力する。
【００２１】
基準信号ＦＲ２は基準信号ＦＲ１の１／１６周期（ＴＲ）だけ、基準信号ＦＲ１より遅延する。同様に、基準信号ＦＲＡ（Ａは２から１６までの整数）は、（Ａ−１）／１６周期だけ、基準信号ＦＲ１より遅延する。この様にして、基準信号ＦＲ１〜ＦＲ１６の各基準周波数は、４００ＫＨｚ÷１６＝２５ＫＨｚであり、所望のチャンネル・スペース（局間周波数）に一致する。上述の様に、発生手段２は、位相が異なる複数の基準信号ＦＲ１〜ＦＲ１６を発生する。
【００２２】
第１基準信号（基準信号）ＦＲ１は、第１位相比較器ＰＣ１の１入力側に入力される。基準信号ＦＲ２〜ＦＲ１６は各々、オアゲート３の入力側に入力され、オアゲート３の出力は第２位相比較器ＰＣ２の１入力側に入力される。即ち、１個の第１基準信号ＦＲ１は、第１位相比較器ＰＣ１に入力され、複数の基準信号ＦＲ２〜ＦＲ１６は、オアゲート３により加算され、その加算された第２基準信号ＦＲは、第２位相比較器ＰＣ２に入力される。この様に、発生手段２は、第１基準信号ＦＲ１および第２基準信号ＦＲを発生する。
【００２３】
第１可変分周器４は例えば、特願２０００−７６２５０に示す様に、２係数プリスケラ（図示せず）と、スワロカウンタ（図示せず）と、コースカウンタ（図示せず）等から構成されている。２係数プリスケラは例えば、分周数６４又は分周数６５の分周を行うものである。スワロカウンタには、第１一致回路（図示せず）が接続され、コースカウンタには第２一致回路（図示せず）が接続されている。第１可変分周器４から出力されるロード信号は、スワロカウンタおよびコースカウンタに印加されている。
【００２４】
例えば、使用者が設定周波数キー（図示せず）に於て、１，６５０，０５０ＫＨｚを設定したとする。設定周波数キーに接続された制御部５（マイクロコンピュータ等から成る）は、第１可変分周器４の分周数Ｎを演算し、第１可変分周器４へ出力する。即ち、Ｎ＝１，６５０，０５０ＫＨｚ÷２５ＫＨｚ＝６６００２となる（基準周波数が２５ＫＨｚだから）。即ち、第１可変分周器４は、設定周波数を基準周波数で割った値、分周数Ｎが設定される。
【００２５】
制御部５は、上記分周数Ｎに基づいて、スワロカウンタの運転回数Ｋ１とコースカウンタＮ１の運転回数Ｋ２を演算し、設定する（例えばＫ１＝１８回、Ｋ２＝１０３１回）。この様に、第１可変分周器４をパルススワロカウンタにて構成分周数が２種類だけで切り替えられるので、伝搬遅延時間を小さくでき動作速度が向上する。
【００２６】
この様に、電圧制御発振器ＶＣＯの出力信号ＶＯをＮ分周された第１帰還信号ＦＰ１は、第１位相比較器ＰＣ１の他の入力側に入力される。
【００２７】
第１位相比較器ＰＣ１は、上記第１基準信号ＦＲ１と、上記第１帰還信号ＦＰ１を位相比較し、位相比較信号（ポンプアップ信号Ｕ１）と、位相比較信号（ポンプダウン信号Ｄ１）を第１チャージポンプＣＰ１へ出力する。即ち、第１位相比較器ＰＣ１は、１個の第１基準信号ＦＲ１と、第１可変分周器４が出力する１個の第１帰還信号ＦＰ１を位相比較する。
【００２８】
第１チャージポンプＣＰ１は、これらの位相比較信号Ｕ１、Ｄ１に基づき、第１出力電圧ＥＲ１を生成し、ローパスフィルタＬＰＦに対し、第１出力電圧ＥＲ１を出力する。
【００２９】
ローパスフィルタＬＰＦは、第１出力電圧ＥＲ１の高周波成分をカットした制御電圧ＣＶを生成し、電圧制御発振器ＶＣＯへ出力する。これらの、発生手段２と、第１位相比較器ＰＣ１と、第１チャージポンプＣＰ１と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯと、第１可変分周器４等により、第１ＰＬＬ周波数シンセサイザ６が構成されている。
【００３０】
第２可変分周器７は例えば、特願２０００−７６２５０に示す様に、２係数プリスケラ（図示せず）と、スワロカウンタ（図示せず）とコースカウンタ（図示せず）等から構成されている。２係数プリスケラは例えば、分周数３２または分周数３３の分周を行うものである。スワロカウンタには、第１一致回路（図示せず）が接続され、コースカウンタには第２一致回路（図示せず）が接続されている。第２可変分周器７から出力されるロード信号は、スワロカウンタおよびコースカウンタに印加されている。
【００３１】
そして、第２可変分周器７に予じめ定められた分周数Ｍが与えられる。複数の基準信号ＦＲ１〜ＦＲ１６の総数をｎとして、第２可変分周器７に対し、例えばｎに関連した分周数Ｍが与えられる（設定される）。この時、第２基準信号ＦＲは（ｎ−１）個の基準信号ＦＲ２〜ＦＲ１６が加算されたものである。
【００３２】
例えばｎ＝１６個とするならば、第２可変分周器７に対し、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１からなる分周数Ｍがを与えられる。上記説明の様に、Ｎ＝６６００２の場合には、Ｎ／ｎ＝６６００２／１６＝４１２５＋２／１６となる。
【００３３】
この様にして、値Ｎ／ｎは、整数部（例えば４１２５）と余り部（例えば２／１６）から成る。第２可変分周器７は、Ｎ／ｎの整数部４１２５と、Ｎ／ｎの整数部＋１（即ち、４１２６）により分周する。なお、Ｎがｎの整数倍ならば、第２可変分周器７は、分周数Ｍ＝Ｎ／ｎにて分周する。
【００３４】
以下の説明では、Ｍ＝４１２５の場合を説明する。分散回路８（後述）は、上記分周数４１２５に基づいて、第２可変分周器７に於て、スワロカウンタの運転回数Ｋ３と、コースカウンタの運転回数Ｋ４を演算し、設定する（例えば、Ｋ３＝３９回、Ｋ４＝１２８回）。
【００３５】
この様にして、第２可変分周器７は、電圧制御発振器ＶＣＯの出力信号ＶＯを分周数Ｍにて分周し、１周期ＴＲ当り１６個のＨｉレベル信号（帰還信号であり図２のＦＰで示した突出部を参照）ｆｐ１、ＦＰ２〜ＦＰ１６から成る第２帰還信号ＦＰを出力する。
【００３６】
この様に、第２位相比較器ＰＣ２の１入力側には、発生手段２により発生した位相が異なる（ｎ−１）個の基準信号ＦＲ２〜ＦＲ１６を加算した第２基準信号ＦＲが入力される。また、第２位相比較器ＰＣ２の他の入力側には、第２可変分周器７が出力する第２帰還信号ＦＰが入力される。
【００３７】
第２位相比較器ＰＣ２は、第２可変分周器７が出力する第２帰還信号ＦＰと、第２基準信号ＦＲを位相比較し、位相比較信号（ポンプアップ信号Ｕ２）と、位相比較信号（ポンプダウン信号Ｄ２）を出力する。
【００３８】
この様にして、第１可変分周器４と、第２可変分周器７とにより、可変分周器９が構成されている。第１位相比較器ＰＣ１と、第２位相比較器ＰＣ２とにより位相比較器１０が構成されている。
【００３９】
上述した様に、電圧制御発振器ＶＣＯの出力信号ＶＯを分周し、各帰還信号ＦＰ１、ＦＰを出力する複数の可変分周器４、７が設けられている。位相比較器１０は、各帰還信号ＦＰ１、ＦＰと、各基準信号ＦＲ１、ＦＲを位相比較する。
【００４０】
第２チャージポンプＣＰ２は、第２位相比較器ＰＣ２が出力する位相比較信号Ｕ２、Ｄ２に基づき、ローパスフィルタＬＰＦに対し、第２出力電圧ＥＲ２を出力する。
【００４１】
ローパスフィルタＬＰＦは、第２出力電圧ＥＲ２の高周波の成分をカットした制御電圧ＣＶを生成し、電圧制御発振器ＶＣＯへ出力する。これらの発生手段２と、第２位相比較器ＰＣ２と、第２チャージポンプＣＰ２と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯと、第２可変分周器７等により、第２ＰＬＬ周波数シンセサイザ１１が構成されている。
【００４２】
分散回路８は例えば、Ｎ／ｎ演算部１２と、Ｎ／ｎ整数部回路１３と、Ｎ／ｎ整数部＋１回路１４と、選択部１５と、カウンタ１６と、演算部１７等から構成されている。
【００４３】
Ｎ／ｎ演算部１２は、制御部５から、分周数Ｎ（Ｎは設定周波数を基準周波数で割った整数値、ｎは基準信号ＦＲ１〜ＦＲ１６の総数）が与えられる。Ｎ／ｎ演算部１２は、分周数Ｎを総数ｎで割算する。上記説明では、Ｎ＝６６００２、ｎ＝１６だから、Ｎ／ｎ演算部１２は、Ｎ／ｎ＝６６００２／１６＝４１２５＋２／１６なる演算を行う。
【００４４】
Ｎ／ｎ整数部回路１３は、Ｎ／ｎ演算部１２が演算した、Ｎ／ｎの整数部、即ち数値４１２５を一時的に保存する。Ｎ／ｎ整数部＋１回路１４は、Ｎ／ｎ演算部１２が演算した、Ｎ／ｎの整数部に１を加えたもの、即ち数値４１２６を一時的に保存する。
【００４５】
選択部１５は、演算部１７からの制御信号Ｂ（例えばＨｉレベル信号とＬｏレベル信号とから成る）に従い、第２可変分周器７に対し、Ｎ／ｎ整数部回路１３の出力か又は、Ｎ／ｎ整数部＋１回路１４の出力を選択して、出力するものである。
【００４６】
カウンタ１６の１入力側は、第１帰還信号ＦＰが入力され、第１帰還信号ＦＰがＨｉレベルになる毎に、カウンタ値がリセット（回数が「１」に設定される）される。
【００４７】
カウンタ１６の他の入力側は、第２帰還信号ＦＰが入力され、第２帰還信号ＦＰがＨｉレベルになる（ｆｐ１、ＦＰ２、…ＦＰ１６）毎に、回数Ｃがカウントされる。カウンタ１６は、演算部１７に対し、数値Ｎ／ｎの余り部（Ａ／１６）（上記説明では、Ａ＝２）を出力する。
【００４８】
演算部１７は、Ｎ／ｎ演算部１２から入力される余り部Ａ／１６と、カウンタ１７から入力される回数Ｃに基づいて、（Ａ／１６）×Ｃ≧１か否かの演算を行う。演算部１７は（Ａ／１６）×Ｃ≧１と判定（演算した）時は、選択部１５に対しＨｉレベル信号を出力し、Ｎ／ｎ整数部＋１回路１４の出力を選択させる。
【００４９】
演算部１７は（Ａ／１６）×Ｃ＜１と演算した時は、選択部１５に対しＬｏレベル信号を出力し、Ｎ／ｎ整数部回路１３の出力を選択させる。
【００５０】
この様に、分散回路８は、Ｎ／ｎ演算部１２およびＮ／ｎ整数部回路１３により、Ｎ／ｎの整数部を求める様に演算する。また分散回路８は、Ｎ／ｎ演算部１２およびＮ／ｎ整数部＋１回路１４により、Ｎ／ｎの整数部＋１を求める様に演算する。
【００５１】
分散回路８は、上記演算後、選択部１５を介して第２可変分周器７に対し、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１から成る分周数Ｍを与える。
【００５２】
なお、上記Ｎ／ｎ演算部１２と、Ｎ／ｎ整数部回路１３と、Ｎ／ｎ整数部＋１回路１４と、選択部１５の代りに、記憶部１８を設けても良い。記憶部１８は例えばＲＯＭから成る。
【００５３】
記憶部１８に対し、制御部５から分周数Ｎと総数ｎが与えられる。また記憶部１８に対し、カウンタ１６から回数Ｃが与えられる。記憶部１８は、第２可変分周器７に対し、分周数Ｍを出力する様に、構成されている。
【００５４】
上述の様に、分散回路８は、Ｎ／ｎの整数部と、Ｎ／ｎの整数部＋１のデータを記憶している。また、分散回路８は、記憶部１８から上記データを読出した後第２可変分周器９に対し、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１から成る分周数を与えても良い。
【００５５】
また、選択信号Ｓが選択部１５に入力した時（例えば、選択信号ＳがＨｉレベル信号の場合）、上述の様に、演算部１７の判定により、選択部１５はＮ／ｎの整数部又はＮ／ｎの整数部＋１を選択する。この時、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１から成る分周数Ｍは、第２可変分周器７に対して、設定される。即ち、この時、分散回路８による余り部の補正をする（即ち、第２可変分周器７に対し、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１から成る分周数Ｍを与える事）様に、選択される。
【００５６】
反対に、選択信号Ｓが選択部１５に入力しない時（例えば、選択信号ＳがＬｏレベル信号の場合）、選択部１５は、演算部１７からの制御信号Ｂを無視し、Ｎ／ｎ整数部回路１３の出力のみを選択する。
【００５７】
その結果、第２可変分周器７には、選択部１５を介して、Ｎ／ｎの整数部のみの分周数Ｍが与えられる。この様に、分散回路８による余り部の補正をするか否かを選択する選択部１５が設けられる。
【００５８】
次に、図１と図２に従い、このＰＬＬ回路１の動作を説明する。最初に、例えば使用者は設定周波数キー（図示せず）に於て、１，６５０，０５０ＫＨｚを設定し、スタートキーを押したとする。
【００５９】
制御部５は第１可変分周器４に対し、分周数Ｎ＝１，６５０，０５０ＫＨｚ／２５ＫＨｚ＝６６００２を出力する。それと同時に、制御部５は分散回路８を介して第２可変分周器７に対し、分周数Ｍを出力する。
【００６０】
基準発振器ＯＳＣからの発振信号（２５．６ＭＨｚ）は固定分周器Ｍにより、４００ＫＨｚになる様に分周され、発生手段２により、位相が異なる複数の基準信号ＦＲ１〜ＦＲ１６が出力される。基準信号ＦＲ１〜ＦＲ１６は、基準周波数が２５ＫＨｚであり、タイミングｔ１〜ｔ１６にて各々、立上っている（図２参照）。
【００６１】
第１可変分周器４は、電圧制御発振器ＶＣＯからの出力信号ＶＯを、分周数Ｎ＝６６００２にて分周し、第１帰還信号ＦＰ１を生成し、第１帰還信号ＦＰ１（図２に於ける、突出部で示したＦＰ１を参照）を、第１位相比較器ＰＣ１へ出力する。
【００６２】
第１位相比較器ＰＣ１は、第１基準信号ＦＲ１と第１帰還信号ＦＰ１を位相比較し、第１チャージポンプＣＰ１に対し、位相比較信号Ｕ１、Ｄ１を出力する。
【００６３】
第１チャージポンプＣＰ１は、位相比較信号Ｕ１、Ｄ１に従い、ローパスフィルタＬＰＦに対し、第１出力電圧ＥＲ１を出力する。ローパスフィルタＬＰＦは第１出力電圧ＥＲ１に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを出力する。
【００６４】
制御部５は第１可変分周器４に対し、分周数Ｎを出力すると同時に、分散回路８のＮ／ｎ演算部１２に対し、分周数Ｎおよび総数ｎを出力する。
【００６５】
Ｎ／ｎ演算部１２は、Ｎ／ｎ＝６６００２／１６＝４１２５＋２／１６を演算する。Ｎ／ｎ整数部回路１３は上記演算により、Ｎ／ｎの整数部＝４１２５を一時保存し、Ｎ／ｎ整数部回路１４は、Ｎ／ｎの整数部＋１＝４１２６を一時保存する。
【００６６】
演算部１７には、Ｎ／ｎ演算部１２から、Ｎ／ｎの余り部（Ａ／１６＝２／１６）が入力される。また、第１帰還信号ＦＰ１が高レベルになった時、この第１帰還信号ＦＰ１が入力されるカウンタ１６はリセットされ、演算部１７に対し、帰還信号ＦＰがＨｉレベルとなる回数Ｃ＝１を出力する（この時、第２可変分周器７は帰還信号ｆｐ１を出力する）。
【００６７】
その結果、演算部１７は、（Ａ／１６）×Ｃ＝（２／１６）×１＜１なる判定を行い、演算部１７は選択部１５に対し、制御信号Ｂ（Ｌｏレベル信号）を出力する。この制御信号Ｂに従い、選択部１７はＮ／ｎ整数部回路１３の出力を選択し、第２可変分周器７に対して、分周数Ｍ＝Ｎ／ｎの整数部＝４１２５を設定する。
【００６８】
それ故、第２帰還信号ＦＰのＨｉレベル信号ｆｐ１は、Ｎ／ｎの整数部＝４１２５にて分周された信号となる。その後、第２可変分周器７は、第２帰還信号ＦＰのＨｉレベル信号ＦＰ２を出力すると、カウンタ１６は、第２帰還信号ＦＰがＨｉレベルとなる回数Ｃ＝２を出力する。
【００６９】
その結果、演算部１７は、（Ａ／１６）×Ｃ＝４／１６＜１なる判定を行い、演算部１７はＬｏ信号を出力し、選択部１７はＮ／ｎ整数部回路１３の出力を選択する。そして、第２可変分周器７に対し、Ｎ／ｎの整数部（４１２５）が設定され、Ｈｉレベル信号ＦＰ２は、Ｎ／ｎの整数部にて分周された信号となる。
【００７０】
同様にして、第２帰還信号ＦＰのＨｉレベル信号ＦＰ３、ＦＰ４、ＦＰ５、ＦＰ６、ＦＰ７は、Ｎ／ｎの整数部（４１２５）にて分周された信号となる。
【００７１】
その後、第２可変分周器７は、第２帰還信号ＦＰのＨｉレベル信号ＦＰ８を出力すると、カウンタ１６は第２帰還信号ＦＰがＨｉレベルとなる回数Ｃ＝８を出力する。
【００７２】
その結果、演算部１７は、（Ａ／１６）×Ｃ＝（２／１６）×８＝１≧１なる判定を行い、演算部１７はＨｉ信号を出力し、選択部１７はＮ／ｎ整数部＋１回路１４の出力を選択する。そして、第２可変分周器７に対し、Ｎ／ｎの整数部＋１（４１２６）が設定され、Ｈｉレベル信号ＦＰ８は、Ｎ／ｎの整数部＋１（４１２６）にて分周された信号となる。
【００７３】
その後、直ぐに、カウンタ１６は、回数Ｃをリセット（０に戻し）する。そして、その後、第２可変分周器７は、第２帰還信号ＦＰのＨｉレベル信号ＦＰ９を出力すると、カウンタ１６は回数Ｃ＝１を出力する。その結果、Ｈｉレベル信号ＦＰ９は、Ｎ／ｎの整数部（４１２５）にて分周された信号となる。
【００７４】
同様にして、第２帰還信号ＦＰのＨｉレベル信号ＦＰ１０、ＦＰ１１、ＦＰ１２、ＦＰ１３、ＦＰ１４、ＦＰ１５は、Ｎ／ｎの整数部（４１２５）にて分周された信号となる。
【００７５】
その後、第２可変分周器７は、第２帰還信号ＦＰのＨｉレベル信号ＦＰ１６を出力すると、カウンタ１６は第２帰還信号ＦＰがＨｉレベルとなる回数Ｃ＝８を出力する。
【００７６】
その結果、演算部１７は、（Ａ／１６）×Ｃ＝（２／１６）×８＝１≧１なる判定を行い、演算部１７はＨｉ信号を出力し、選択部１７はＮ／ｎ整数部＋１回路１４の出力を選択する。そして、第２可変分周器７に対し、Ｎ／ｎの整数部＋１（４１２６）が設定され、Ｈｉレベル信号ＦＰ１６は、Ｎ／ｎの整数部＋１（４１２６）にて分周された信号となる。
【００７７】
上記動作をまとめる。Ｎ／ｎ演算部１２は、制御部５により、分周数Ｎと総数ｎを与えられる。例えば、Ｎ＝６６００２、ｎ＝１６の場合、Ｎ／ｎ演算部１２は、Ｎ／ｎ＝６６００２／１６＝４１２５＋２／１６を演算する。４１２５がＮ／ｎの整数部、２／１６が余り部である。
【００７８】
上記構成に於て、第１基準信号１ＴＲの間に、第２可変分周器７は、ｎ個のＨｉレベル信号（ｆｐ１、ＦＰ２〜ＦＰ１６）を出力する。上記した様に、カウンタ１６はＨｉレベル信号の回数Ｃをカウント、演算部１７に出力する。演算部１７は、余り部×回数Ｃ＝（２／１６）×Ｃが１以上と判定すると、選択部１５を介して、第２可変分周器７に対し、Ｎ／ｎの整数部＋１の分周数を出力させる。
【００７９】
また、カウンタ１６は上記分周数が出力された後、回数Ｃを０にリセットする。そして、演算部１７は、余り部×回数Ｃ＝（２／１６）×Ｃが１未満であると判定すると、選択部１５を介して、第２可変分周器に対し、Ｎ／ｎの整数部から成る分周数を出力させる。
【００８０】
その結果、第２帰還信号ＦＰのＨｉレベル信号ＦＰ８、ＦＰ１６の２箇所に於て、第２可変分周器７に対して、分周数Ｍ＝Ｎ／ｎの整数部＋１（４１２６）が設定される。また、第２帰還信号ＦＰのＨｉレベル信号（ｆｐ１、ＦＰ２〜ＦＰ７、ＦＰ９〜ＦＰ１５）の１４箇所に於て、第２可変分周器７に対して、分周数Ｍ＝Ｎ／ｎの整数部（４１２５）が設定される。
【００８１】
同様にして、Ｎ／ｎ＝整数部＋Ａ／１６の場合（Ａ＝０〜１５の整数）には、第２帰還信号ＦＰのＨｉレベル信号のＡ箇所に於て、第２可変分周器７に対して分周数Ｍ＝Ｎ／ｎの整数部＋１が設定される。また、第２帰還信号ＦＰのＨｉレベル信号の（１６−Ａ）箇所に於て、第２可変分周器７に対して、分周数Ｍ＝Ｎ／ｎの整数部が設定される。
【００８２】
そこで、Ｎ／ｎ＝整数部（Ｋ）＋（Ａ／１６）の場合、上記手段による１６個のＨｉレベル信号の平均分周数Ｐを求める。上記Ｈｉレベル信号に於て、分周数Ｋ＋１のものが、Ａ個あり、分周数Ｋのものが（１６−Ａ）個あるので、
Ｐ＝（１／１６）×｛（Ｋ＋１）×Ａ＋Ｋ×（１６−Ａ）｝＝（１／１６）×（ＫＡ＋Ａ＋１６Ｋ−ＫＡ）＝（１／１６）×（１６Ｋ＋Ａ）＝Ｋ＋（Ａ／１６）となる。…式（１）
従って、この様な分散回路８による分散制御により、第１基準信号ＴＲの間に第２可変分周器７は、任意の値Ｎ／ｎ（Ｎ＞ｎ、Ｎとｎは整数）にて、正確に分周する事ができる。
【００８３】
言い換えれば、Ｎ＞ｎの余り部（Ａ／１６）を補正する分散回路８が設けられ第２可変分周器７は、分散回路８により、Ｎ＞ｎの余り部Ａ／１６が補正された分周数が設定される。
【００８４】
上述の様に、第２可変分周器７は、Ｎ／ｎの整数部又はＮ／ｎの整数部＋１にて分周した第２帰還信号（Ｈｉレベル信号ｆｐ１、ＦＰ２〜ＦＰ１６を有する）を出力する。
【００８５】
第２位相比較器ＰＣ２は、第２基準信号ＦＲの立上りＦＲ２と、第２帰還信号ＦＰに於けるＨｉレベル信号ＦＰ２を位相比較し、位相比較信号Ｕ２、Ｄ２を出力する。同様に、第２位相比較器ＰＣ２は、第２基準信号ＦＲの立上りＦＲＡ（Ａは３から１６までの整数）と、第２帰還信号ＦＰに於けるＨｉレベル信号ＦＰＡ（Ａは３から１６までの整数）を位相比較し、位相比較信号Ｕ２、Ｄ２を出力する。
【００８６】
この時、上述した様に、第２可変分周器７は、分散回路８により、Ｎ／ｎの余り部Ａ／１６が補正された分周数（即ち、Ｎ／ｎの整数部とＮ／ｎの整数部＋１の組合せ）が設定される。その結果、第２可変分周器７は、任意の値Ｎ／ｎにて正確に分周する事ができる。
【００８７】
故に、第２位相比較器ＰＣ２は、誤差信号を含まない正確な位相比較信号Ｕ２とＤ２を出力する事ができる。
【００８８】
第２チャージポンプＣＰ２は、位相比較信号Ｕ２、Ｄ２の入力に従い、ローパスフィルタＬＰＦに対し、第２出力電圧ＥＲ２を出力する。ローパスフィルタＬＰＦは、第２出力電圧ＥＲ２に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを出力する。
【００８９】
この構成により、第１基準信号ＦＲ１の１周期ＴＲの間に、位相比較が１６回行われるため（図２参照）、従来の位相比較器１段型に比べて、ロックアップ時間（出力信号ＶＯが設定周波数に略達するまでの時間）が約１／１６倍に短縮される。この様にして、第１ＰＬＬ周波数シンセサイザ６と、第２ＰＬＬ周波数シンセサイザ１１に於て、上記位相比較が繰り返される。
【００９０】
そして、第１ＰＬＬ周波数シンセサイザ７に於て、上記位相比較が繰返されると、出力信号ＶＯの周波数は、設定周波数±３００Ｈｚ以内になる。この状態を定常時と呼ぶ。
【００９１】
この定常時に於ても、第２ＰＬＬ周波数シンセサイザ１０に於て、電圧制御発振器ＶＣＯに対し、誤差信号は出力されない。
【００９２】
この様にして、定常時に達した後、第１位相比較器ＰＣ１に接続されたロック検出器（図示せず）は制御部５に対し、Ｈｉ信号（同期検出信号）を出力する。上記同期検出信号の入力により、制御部５は第２可変分周器７を停止させ、第２位相比較器ＰＣ２を停止させ、第２チャージポンプＣＰ２を停止させる。
【００９３】
また、同期検出信号の入力により、制御部５は第１可変分周器４のみの動作を継続させ、第１ＰＬＬ周波数シンセサイザ６の動作を継続させ、第２ＰＬＬ周波数シンセサイザ１１の動作を停止させる。
【００９４】
上述した様に、ＰＬＬ回路１がサーチ時および定常時に、電圧制御発振器ＶＣＯに対し、誤差信号は出力されない。
【００９５】
従って、第１ＰＬＬ周波数シンセサイザ７に於て、第１可変分周器４により、分周数Ｎにて正確に分周された第１帰還信号ＦＰ１は、誤差を有しない。その結果、第１位相比較器ＰＣ１は誤差を含まない正確な第１帰還信号ＦＰ１と、第１基準信号ＦＲ１を位相比較する。
【００９６】
故に、第１位相比較器ＰＣ１は、誤差信号を含まない、正確な位相比較信号Ｕ１、Ｄ１を、第１チャージポンプＣＰ１に対し、出力する。その結果、ローパスフィルタＬＰＦを介して、電圧制御発振器ＶＣＯに対し、上記誤差を含まない、正確な制御電圧ＣＶが与えられる。
【００９７】
従って、定常時に、電圧制御発振器ＶＣＯは、設定周波数１，６５０，０５０ＫＨｚに正確に合致した出力信号ＶＯを、安定して出力させる事ができる。
【００９８】
【発明の効果】
請求項１の本発明では、複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周し、各帰還信号を出力する複数の可変分周器と、各帰還信号と各基準信号を位相比較する位相比較器とを備え、Ｎ／ｎ（Ｎ＞ｎで、Ｎとｎは整数）の余り部を補正する分散回路を設ける構成とする。この様に、Ｎ／ｎの余り部を補正する分散回路を設けたので、可変分周器は任意の分周数Ｎ／ｎにて分周する事ができる。更に、上記分散回路を設ける事により、可変分周器は、整数分周すれば良いので、コストが高くかつ動作が不安定な可変分数分周器を使う必要がない。
【００９９】
請求項２の本発明では、前記可変分周器は少なくとも、第１可変分周器および第２可変分周器を有し、前記第１可変分周器は分周数Ｎ（Ｎは設定周波数を基準周波数で割った値）が設定され、前記第２可変分周器は、前記分散回路により、Ｎ／ｎの余り部が補正された分周数が設定される構成とする。この様に、第１可変分周器は分周数Ｎ（Ｎは整数）で分周するので、正確な（分周すべき帰還信号と誤差がない）帰還信号を出力する事ができる。また、第２可変分周器は、分散回路により、Ｎ／ｎの余り部が補正された分周数が設定されるので、任意の分周数Ｎ／ｎにて分周する事ができる。その結果、第２可変分周器は、分周すべき帰還信号と誤差がない、正確な帰還信号を出力できる。
【０１００】
請求項３の本発明では、前記分散回路は、Ｎ／ｎの整数部と、Ｎ／ｎの整数部＋１の演算を行う構成とする。この様に、分散回路は、Ｎ／ｎの整数部と、Ｎ／ｎの整数部＋１の演算を行うので、Ｎ／ｎの余り部Ａ／１６は、Ｎ／ｎの整数部と、Ｎ／ｎの整数部＋１の組合せにより得られる（式（１）を参照）。
【０１０１】
請求項４の本発明では、前記分散回路は前記演算後、前記第２可変分周器に対し、前記Ｎ／ｎの整数部および前記Ｎ／ｎの整数部＋１から成る分周数を与える構成とする。この様に、第２可変分周器に設定される上記分周数は、Ｎ／ｎの整数部およびＮ／ｎの整数部＋１の組合せにより与えられる。その結果、第２可変分周器は整数分周器を用いる事ができ、更に、任意の分周分周数Ｎ／ｎにて正確に分周する事ができる（式（１）を参照）。
【０１０２】
請求項５の本発明では、前記分散回路は、Ｎ／ｎの整数部と、Ｎ／ｎの整数部＋１のデータを記憶する記憶部を有する構成とする。この構成により、記憶部にＮの値とｎの値を入力する事により、分散回路はＮ／ｎの整数部のデータと、Ｎ／ｎの整数部＋１のデータを出力するので、Ｎ／ｎを演算する必要がなく、分散回路は簡素化し、コストが安く、占めるスペースが小さく、ＬＳＩ化し易い。
【０１０３】
請求項６の本発明では、前記分散回路は、前記記憶部から前記データを読出した後、前記第２可変分周器に対し、前記Ｎ／ｎの整数部および前記Ｎ／ｎの整数部＋１から成る分周数を与える構成とする。この様に、第２可変分周器に設定される上記分周数は、記憶部から読出されたＮ／ｎの整数部のデータおよびＮ／ｎの整数部＋１のデータの組合せに与えられる。また、両者の組合比も、この記憶部に記憶され、出力されるので、自動的に上記組合せを出力する事ができ、分散回路は簡素化し、コストが安くなる。
【０１０４】
請求項７の本発明では、前記分散回路による前記余り部の補正をするか否かを選択する選択部を設ける構成とする。例えば、分周数Ｎが大きい場合、Ｎ／ｎの整数部に比べ、Ｎ／ｎの余り部は小さい。従って、サーチ時に、分散回路による余り部の補正を選択しない場合、Ｎ／ｎの整数部にて分周しても、誤差信号は比較的小さい。しかし、分周数が小さい場合、Ｎ／ｎの整数部に比べ、Ｎ／ｎの余り部は比較的大きい。従って、分散回路による余り部の補正を選択する事によりＮ／ｎにて正確に分周する事となり、誤差信号は出力しない。この様に、例えば分周数Ｎ（即ち設定周波数）の大小により、上記補正をするか否かの選択をする事ができ、仕様決定の選択巾が増える。
【０１０５】
請求項８の本発明では、前記発生手段は、位相が異なる複数の基準信号を発生させ、前記基準信号の１つが第１基準信号であり、前記第１可変分周器が出力する第１帰還信号と前記第１基準信号を位相比較する第１位相比較器を設ける構成とする。この様にして、第１位相比較器は、１個の第１基準信号と、分周数Ｎ（整数）にて分周された１個の第１帰還信号を位相比較するので、正確な位相比較ができる。その結果、定常時に、設定周波数に正確に一致した出力信号を出力できる。
【０１０６】
請求項９の本発明では、ｎ個の互いに位相が異なる前記基準信号の中で、前記第１基準信号を除く（ｎ−１）個の前記基準信号を加算したものが第２基準信号であり、前記第２可変分周器が出力する第２帰還信号と前記第２基準信号を位相比較する第２位相比較器を設ける構成とする。この様にして、位相が異なる（ｎ−１）個の基準信号を加算した第２基準信号が第２位相比較器へ入力されるので第１基準信号の１周期の間に、（ｎ−１）回の位相比較が正確なタイミングで行われる。また、この様に、（ｎ−１）個の基準信号を加算するので、回路構成を簡素化できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＬＬ回路１のブロック図である。
【図２】上記ＰＬＬ回路１に用いられる各信号のタイムチャートである。
【符号の説明】
２  発生手段
４、７  可変分周器
８  分散回路
１０  位相比較器
【図１】
0003857879.tif 000002
【図２】
0003857879.tif 000003