(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部に第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層の中層部のうち前記第１ゲート領域と対向する位置に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層の表層部のうち前記ソース領域と対向する位置を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
前記チャネル層に対して、前記第２ゲート領域及び前記ソース領域を貫通し、前記第１ゲート領域に達する凹部（８）を形成する工程と、
前記第１ゲート領域に電気的に接続される第１ゲート電極（９、３３、４２）、前記ソース領域に電気的に接続されるソース電極（９、３２、４１）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１０、３２、４３）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１２）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記ソース領域を形成する工程および前記第２ゲート領域を形成する工程は、
前記チャネル層の上に第１のマスク膜（２１）を形成すると共に、この第１のマスク膜（２２）を覆うように第２のマスク膜（２２）を配置し、該第１、第２のマスク膜に開口部を形成する工程と、
前記第１、第２のマスク膜をマスクとしたイオン注入を行うことで、前記ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、前記第２ゲート領域のうち前記ソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、
前記第２のマスク膜で前記第１のマスク膜を覆った状態で熱酸化を行い、前記第１のマスク膜を開口端から酸化させる工程と、
前記第１のマスク膜のうちの酸化された部分および前記第２のマスク膜を除去したのち、前記第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、前記第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、
前記注入された第１、第２導電型不純物を活性化することで前記ソース領域および前記第２ゲート領域を形成する工程とを有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１のマスク膜としてポリシリコン膜を用いることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２のマスク膜として酸化膜もしくは窒化膜のいずれかを用いることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部に第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層の中層部のうち前記第１ゲート領域と対向する位置に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層の表層部のうち前記ソース領域と対向する位置を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
前記チャネル層に対して、前記第２ゲート領域及び前記ソース領域を貫通し、前記第１ゲート領域に達する凹部（８）を形成する工程と、
前記第１ゲート領域に電気的に接続される第１ゲート電極（９、３３、４２）、前記ソース領域に電気的に接続されるソース電極（９、３２、４１）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１０、３２、４３）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１２）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記ソース領域を形成する工程および前記第２ゲート領域を形成する工程は、
前記チャネル層の上にマスク膜（２１）を配置すると共に、該マスク膜に開口部を形成する工程と、
前記マスク膜をマスクとしたイオン注入を行うことで、前記ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、前記第２ゲート領域のうち前記ソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、
前記マスク膜に対して等方性エッチングを行い、該マスク膜に形成された開口部の開口端を後退させる工程と、
前記第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、前記第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、
前記注入された第１、第２導電型不純物を活性化することで前記ソース領域および前記第２ゲート領域を形成する工程とを有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記マスク膜としてポリシリコン膜を用いることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１ゲート領域の下部に第１導電型のボディブレーク領域（４）を形成する工程を有していることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１ゲート領域を形成する工程および前記ボディブレーク領域を形成する工程では、同一マスクを用いたイオン注入を施すことで、前記第１ゲート領域および前記ボディブレーク領域を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１ゲート領域を形成する工程では、前記イオン注入に用いる第２導電型不純物としてボロンを用い、前記第１ゲート領域の端部において該第１ゲート領域よりも深くまで前記ボロンを拡散させることで第２導電型領域（３ａ）を形成する工程を含んでいることを特徴とする請求項１乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１ゲート領域を形成する工程と前記ソース領域を形成する工程と前記第２ゲート領域を形成する工程とのいずれかにおいて、前記第１ゲート領域と前記ソース領域と前記第２ゲート領域とのいずれかを形成する際に、第１導電型不純物と第２導電型不純物を混ぜた不純物を用いることを特徴とする請求項１乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１ゲート領域もしくは前記第２ゲート領域の形成に前記第１導電型不純物と前記第２導電型不純物を混ぜた不純物を用いる場合において、前記第１導電型不純物よりも前記第２導電型不純物の方が高濃度となるようにし、
前記ソース領域の形成に前記第１導電型不純物と前記第２導電型不純物を混ぜた不純物を用いる場合において、前記第２導電型不純物よりも前記第１導電型不純物の方が高濃度となるようにすることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第１ゲート領域を形成する工程と前記チャネル層を形成する工程と前記第２ゲート領域を形成する工程では、前記第１ゲート領域及び前記第２ゲート領域に電圧を印加していない時に、前記第１ゲート領域から伸びる空乏層と前記第２ゲート領域から伸びる空乏層とによって前記チャネル層がピンチオフされるように、前記第１および第２ゲート領域の不純物濃度と前記チャネル層の不純物濃度とを設定することを特徴とする請求項１乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記チャネル層を形成する工程では、前記チャネル層を前記半導体層よりも不純物濃度が低くなるようにすることを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図１０に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図１０に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。
【０００３】
そして、第１ベース領域Ｊ３上を含み、ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図１０に示すＪ−ＦＥＴが構成されている。
【０００４】
【発明が解決しようとする課題】
このような構成のＪ−ＦＥＴは、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００５】
この従来のＪ−ＦＥＴでは、第１、第２ゲート領域Ｊ３、Ｊ６やｎ+型ソース領域Ｊ５をイオン注入もしくはエピタキシャル成長に形成しているが、これら各不純物層をセルフアライン（自己整合）で形成していないため、作製時のマスクずれによるバラツキ、特にチャネル長のバラツキが生じる。このため、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題を発生させ、パワー素子全体のオン抵抗を増加させると共に、耐圧の低下をもたらすという問題を発生させる。
【０００６】
一方、ＳｉＣは拡散係数が小さいことから、上記従来の第１ゲート領域Ｊ３の下端部における丸みが十分とならず、シリコン半導体のようなボディブレーク構造を作製することが難しい。このため、第１ゲート領域Ｊ３の２ヶ所の下端部Ｘにおいてブレークダウンが発生することになる。このような場合、第１ゲート電極Ｊ７からブレークダウン発生部位までの距離が長くなるため、その間の内部抵抗が大きくなり、その結果、ソース電極Ｊ９の直下に位置するｎ+型ソース領域Ｊ５と第１ゲート領域Ｊ３とｎ-型エピ層Ｊ２（ｎ+型基板Ｊ１含む）からなるｎｐｎ寄生バイポーラトランジスタが動作し、Ｊ−ＦＥＴが破壊されるという問題がある。すなわち、アバランシェ耐量が小さくなるという問題がある。
【０００７】
本発明は上記点に鑑みて、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することを目的とする。また、寄生バイポーラトランジスタが動作することを防止し、アバランシェ耐量を確保することも目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ソース領域を形成する工程および第２ゲート領域を形成する工程は、チャネル層の上に第１のマスク膜（２１）を形成すると共に、この第１のマスク膜（２２）を覆うように第２のマスク膜（２２）を配置し、第１、第２のマスク膜に開口部を形成する工程と、第１、第２のマスク膜をマスクとしたイオン注入を行うことで、ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、第２ゲート領域のうちソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、第２のマスク膜で第１のマスク膜を覆った状態で熱酸化を行い、第１のマスク膜を開口端から酸化させる工程と、第１のマスク膜のうちの酸化された部分および第２のマスク膜を除去したのち、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、注入された第１、第２導電型不純物を活性化することでソース領域および第２ゲート領域を形成する工程とを有していることを特徴としている。
【０００９】
このように、第１のマスク膜を第２のマスク膜で覆った状態で酸化することで、開口端からの第１のマスク膜の酸化量が一定となる。このため、第１のマスク膜のうち酸化された部分を第２のマスク膜と共に除去したのち、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、ソース領域と第２ゲート領域とがセルフアラインで形成される。このため、チャネル長のバラツキを防止することができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１０】
例えば、請求項２に示すように、第１のマスク膜としてポリシリコン膜を用いることができ、請求項３に示すように、第２のマスク膜として酸化膜もしくは窒化膜のいずれかを用いることができる。
【００１１】
請求項４に記載の発明では、ソース領域を形成する工程および第２ゲート領域を形成する工程は、チャネル層の上にマスク膜（２１）を配置すると共に、該マスク膜に開口部を形成する工程と、マスク膜をマスクとしたイオン注入を行うことで、ソース領域が形成される予定位置に第１導電型不純物を注入すると共に、第２ゲート領域のうちソース領域の直上に位置する部分が形成される予定位置に第２導電型不純物を注入する工程と、マスク膜に対して等方性エッチングを行い、該マスク膜に形成された開口部の開口端を後退させる工程と、第１のマスク膜の残った部分をマスクとしたイオン注入を行うことで、第２ゲート領域が形成される予定位置に第２導電型不純物を注入する工程と、注入された第１、第２導電型不純物を活性化することでソース領域および第２ゲート領域を形成する工程とを有していることを特徴としている。
【００１２】
このように、マスク膜を等方性エッチングすると、マスク膜の開口部でのエッチング量が一定となるため、マスク膜の残った部分をマスクとしたイオン注入を行うことで、ソース領域と第２ゲート領域とがセルフアラインで形成される。このため、請求項１と同様の効果を得ることができる。例えば、請求項５に示すように、マスク膜としてポリシリコン膜を用いることができる。
【００１３】
請求項６に記載の発明では、  第１ゲート領域の下部に第１導電型のボディブレーク領域（４）を形成する工程を有していることを特徴としている。このように、第１ゲート領域の下部に第１導電型のボディブレーク領域を形成すれば、このボディブレーク領域に電界を集中させることが可能となる。このため、ボディブレーク領域において耐圧を低くなり、ソース領域と第１ゲート領域と半導体層とによる寄生バイポーラトランジスタを動作させ難くすることができ、アバランシェ耐量を向上させることが可能となる。このボディブレーク領域の形成は、例えば、請求項７に示すように、第１ゲート領域と同一マスクを用いたイオン注入によって行われる。
【００１４】
請求項９に記載の発明では、第１ゲート領域とソース領域と第２ゲート領域とのいずれかを形成する際に、第１導電型不純物と第２導電型不純物を混ぜた不純物を用いることを特徴としている。このような不純物を用いることで、活性化エネルギーを少なくすることができると共に、高濃度のキャリアを形成することが可能となる。具体的には、請求項１０に示すように、第１ゲート領域もしくは第２ゲート領域を形成する際には第１導電型不純物よりも第２導電型不純物の方が高濃度となるようにし、ソース領域を形成する際には第２導電型不純物よりも第１導電型不純物の方が高濃度となるようにする。
【００１５】
なお、請求項１１のように、第１ゲート領域及び第２ゲート領域に電圧を印加していない時に、第１ゲート領域から伸びる空乏層と第２ゲート領域から伸びる空乏層とによってチャネル層がピンチオフされるように、第１および第２ゲート領域の不純物濃度とチャネル層の不純物濃度とを設定することで、炭化珪素半導体装置を安全性の高いノーマリオフ型にすることができる。例えば、請求項１２に示すように、チャネル層を形成する工程において、チャネル層を半導体層よりも不純物濃度が低くなるようにすることで、ノーマリオフ型にし易くできる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、シングルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１９】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００２０】
ｎ-型エピ層２の表層部における所定領域には、ｐ+型層からなる第１ゲート領域３が形成されている。この第１ゲート領域３の端部には、第１ゲート領域３よりも接合深さが深くなるように形成されたｐ-型領域（第２導電型領域）３ａが形成されている。このｐ-型領域３ａは、第１ゲート領域３におけるｐ型不純物が熱拡散されることで形成されている。さらに、第１ゲート領域３の下層には、第１ゲート領域３とほぼ同パターンで形成されたｎ+型ボディブレーク領域４が形成されている。このｎ+型ボディブレーク領域４は、ｎ-型エピ層２よりも高濃度（例えば、１×１０17〜１０18ｃｍ-3）で構成され、後述するようにアバランシェ耐量を向上させる役割を果たす。
【００２１】
また、第１ゲート領域３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する領域にはｎ+型ソース領域６が形成されており、また、チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｐ+型層からなる第２ゲート領域７が形成されている。第２ゲート領域７は全体的に高濃度で構成されているが、ｎ+型ソース領域６と対向する部位において最も高濃度に構成されている。そして、第２ゲート領域７は、高濃度部分よりも外側に所定距離だけ離れた位置、つまりｎ+型ソース領域６の端部から外側に所定距離だけ離れた位置において、接合深さが浅くなった構成となっている。従って、紙面左右両側においてｎ+型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２が、Ｓ１＝Ｓ２の関係を満たすようになっている。
【００２２】
また、チャネル層５には、第２ゲート領域７及びｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８が形成されている。この凹部８の内には、ｎ+型ソース領域６に電気的に接続されたソース電極９が形成されており、本実施形態ではこのソース電極９に第１ゲート領域３も電気的に接続された構成となっている。すなわち、ソース電極９が、第１ゲート領域３の電位を制御するための第１ゲート電極としての役割も果たすようになっている。
【００２３】
そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１０が形成されている。この第２ゲート電極１０とソース電極９とは、凹部８のうちソース電極９よりも上に形成されたパッシベーション膜１１によって絶縁分離された状態となっている。
【００２４】
さらに、ｎ+型基板１の裏面側には、ｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。以上によって、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２５】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第２ゲート電極１０に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第２ゲート電極１０に所望の電圧を印加すると、第２ゲート領域７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１１の順で電流が流れるようになっている。
【００２６】
このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧がチャネルの長さ、つまり第２ゲート領域７のうち接合深さが深くなっている部分の端部からｎ+型ソース領域６の端部までの距離によって決定されることになる。これに対し、本実施形態では、上述したように、ｎ+型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２がＳ１＝Ｓ２の関係となっているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２７】
さらに、本実施形態のＪ−ＦＥＴにおいては、第１ゲート領域３の直下にｎ+型ボディブレーク領域４を形成しているため、このｎ+型ボディブレーク領域４に電界を集中させることが可能となる。このため、本実施形態に示す構造によれば、従来のように第１ゲート領域Ｊ３（図１０参照）の端部で決定されていた場合と比べて耐圧を低くすることができ、第１ゲート領域３の電位を制御する役割を果たす第１ゲート電極、つまりソース電極９の直下においてブレークダウンさせることが可能となる。従って、ｎ+型ソース領域６と第１ゲート領域３とｎ-型エピ層２とによるｎｐｎ寄生バイポーラトランジスタを動作させ難くすることができ、アバランシェ耐量を向上させることが可能となる。
【００２８】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図６を用いて説明する。
【００２９】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００３０】
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置し、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、まず、ｎ+型ボディブレーク領域４を形成する予定位置に、ｎ型不純物である窒素又はリンをイオン注入する。続いて、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００３１】
〔図２（ｂ）に示す工程〕
熱処理を施し、注入されたイオンを活性化させる。例えば、ＲＴＡによるランプアニールを行う。これにより、第１ゲート領域３が形成されると共に、ｎ+型ボディブレーク領域４が形成され、さらに、ボロンの拡散によってｐ-型領域３ａが形成される。
【００３２】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去した後、第１ゲート領域３上を含み、ｎ-型エピ層２の上にエピタキシャル成長によって、ｎ-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ-型エピ層２よりも低濃度とするのが好ましい。
【００３３】
〔図３（ｂ）に示す工程〕
チャネル層５の表面にポリシリコン膜２１とＬＴＯ膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２１及びＬＴＯ膜２２をパターニングし、第１ゲート領域３と対向する部位においてポリシリコン膜２１及びＬＴＯ膜２２に開口部を形成する。
【００３４】
そして、ポリシリコン膜２１及びＬＴＯ膜２２をマスクとしてイオン注入を行う。具体的には、まず、ｎ+型ソース領域６を形成する予定位置に、ｎ型不純物である窒素又はリンをイオン注入する。続いて、第２ゲート領域７のうち最も高濃度となる部分を形成する予定位置に、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。
【００３５】
〔図４（ａ）に示す工程〕
熱酸化により、ポリシリコン膜２１を酸化させる。このとき、ポリシリコン膜２１の上にＬＴＯ膜２２が配置されているため、ポリシリコン膜２１は開口端から一定量まで酸化される。すなわち、ポリシリコン膜２１は、この工程においてｐ型不純物やｎ型不純物が注入された領域（ｎ+型ソース領域６を形成する予定位置や第２ゲート領域７のうち最も高濃度となる部分）の端部から所定距離離れた位置まで酸化される。
【００３６】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２及びポリシリコン膜２１のうちの酸化された部分を除去する。これにより、図４（ａ）に示された工程においてｐ型不純物やｎ型不純物が注入された領域までポリシリコン膜２１が開口させられる。そして、ポリシリコン膜２１をマスクとしてｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、ポリシリコン膜２１の開口部分においては深い位置までイオン注入が成され、ポリシリコン膜２１が残っている部分においては開口部分よりも浅い位置までイオン注入が成される。つまり、第２ゲート領域７を形成する予定位置全域にｐ型不純物が注入される。
【００３７】
〔図５（ａ）に示す工程〕
ポリシリコン膜２１を除去したのち熱処理を施すことで、注入されたイオンを活性化させる。これにより、ｎ+型ソース領域６が形成されると共に、第２ゲート領域７が形成される。このとき、上述したように、ｎ+型ソース領域６や第２ゲート領域７を形成するためのイオンの注入される位置がポリシリコン膜２２の酸化量に応じて決定されていることから、ｎ+型ソース領域６および第２ゲート領域７はセルフアライン（自己整合）で形成される。
【００３８】
このため、上述したように、ｎ+型ソース領域６の端部から第２ゲート領域７の接合深さが深くされた部位の端部までの距離Ｓ１、Ｓ２がＳ１＝Ｓ２の関係となるようにできる。
【００３９】
〔図５（ｂ）に示す工程〕
第２ゲート領域７の表面にＬＴＯ膜２３を配置したのち、フォトリソグラフィによってＬＴＯ膜２３をパターニングし、第２ゲート領域７のうち最も高濃度とされている部位と対向する箇所においてＬＴＯ膜２３を開口させる。
【００４０】
〔図６（ａ）に示す工程〕
そして、ＬＴＯ膜２３をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）により、第２ゲート領域７及びｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００４１】
〔図６（ｂ）に示す工程〕
凹部８の内部を含むようにパッシベーション膜１１を配置したのち、パッシベーション膜１１をパターニングすることでコンタクトホールを形成する。そして、パッシベーション膜１１の上に電極層を形成したのち、電極層をパターニングすることでｎ+型ソース領域６及び第１ゲート領域３に電気的に接続されるソース電極９を形成すると共に、第２ゲート領域７に電気的に接続される第２ゲート電極１０を形成する。その後、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、本実施形態におけるＪ−ＦＥＴが完成する。
【００４２】
（第２実施形態）
本実施形態では、第１実施形態と異なる製造工程を用いて図１に示すＪ−ＦＥＴを製造する場合について説明する。ただし、本実施形態に示す製造工程の概略は第１実施形態と同様であるため、同様の部分については第１実施形態を参照し、異なる部分についてのみ説明する。
【００４３】
まず、第１実施形態で示した図２（ａ）〜図３（ａ）に示す工程まで行う。そして、図３（ｂ）に示す工程においてポリシリコン膜２１のみを配置し、このポリシリコン膜２１のみをマスクとしたイオン注入により、ｎ+型ソース領域６を形成する予定位置にｎ型不純物を注入すると共に、第２ゲート領域７のうち最も高濃度となる部分を形成する予定位置にｐ型不純物を注入する。その後、図７（ａ）、（ｂ）に示す工程を行う。
【００４４】
〔図７（ａ）に示す工程〕
ポリシリコン膜２１に対して等方性エッチング、例えばウェットエッチングを行う。これにより、ポリシリコン膜２１の表面が全体的にエッチングされ、ポリシリコン膜２１の開口部の開口端が後退すると共に、その開口端がテーパ形状となる。このとき、ポリシリコン膜２１のエッチング量は決まっており、ポリシリコン膜２１の開口端でのエッチング量は紙面左右両側において同等（一定）となる。
【００４５】
〔図７（ｂ）に示す工程〕
ポリシリコン膜２１をマスクとしてｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、ポリシリコン膜２１の開口部分においては深い位置までイオン注入が成され、ポリシリコン膜２１が残っている部分においては開口部分よりも浅い位置までイオン注入が成される。つまり、第２ゲート領域７を形成する予定位置全域にｐ型不純物が注入される。
【００４６】
この後、第１実施形態における図５（ａ）以降に示される工程を施すことで図１と同様のＪ−ＦＥＴが完成する。
【００４７】
このようにポリシリコン膜２１を等方性エッチングする方法を採用しても、ポリシリコン膜２１の開口部分におけるエッチング量が決まっていることから、ｎ+型ソース領域６および第２ゲート領域７がセルフアライン（自己整合）で形成されることになる。従って、第１実施形態と同様の効果を得ることができる。
【００４８】
（第３実施形態）
図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。上記第１、第２実施形態では、シングルゲート駆動タイプとして、ソース電極９により第１ゲート領域３の電位がｎ+型ソース領域６と同電位にされるＪ−ＦＥＴを例に挙げて説明したが（図１参照）、本実施形態は第２ゲート領域７がｎ+型ソース領域６と同電位にされるものである。
【００４９】
すなわち、図８に示すように、本実施形態におけるＪ−ＦＥＴは、ｎ+型ソース領域６に電気的に接続されたソース電極３１が第２ゲート領域７とも電気的に接続された構成となっており、ソース電極３１によって第２ゲート領域７の電位の制御を行う第２ゲート電極の役割を果たさせている。そして、パッシベーション膜３２を介して、第１ゲート領域３に電気的に接続される第１ゲート電極３３をソース電極３１から電気的に分離した構成としている。なお、この他の構成に関しては、本実施形態のＪ−ＦＥＴは第１実施形態と同様である。
【００５０】
このように構成された本実施形態のＪ−ＦＥＴも、ノーマリオフ型で動作するように構成されている。すなわち、第１ゲート電極３３に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１ゲート電極３３に所望の電圧を印加すると、第１ゲート領域３からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１１の順で電流が流れるようになっている。
【００５１】
以上説明したＪ−ＦＥＴは、第１実施形態で示した図６（ｂ）の製造工程においてパターニングする電極層のパターンを変更すれば、第１実施形態と同様の製造方法によって形成される。そして、このような構成においてもｎ+型ソース領域６と第２ゲート領域７とがセルフアラインで形成されることから、第１実施形態と同様の効果を得ることが可能となる。また、ｎ+型ボディブレーク層４を備えているため、アバランシェ耐量の向上も図ることができる。
【００５２】
（第４実施形態）
図９に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。上記第１〜第３実施形態では、シングルゲート駆動タイプを例に挙げて説明したが、本実施形態ではダブルゲート駆動タイプのＪ−ＦＥＴについて説明する。
【００５３】
すなわち、図９に示すように、本実施形態におけるＪ−ＦＥＴは、ｎ+型ソース領域６に電気的に接続されたソース電極４１、第１ゲート領域３に電気的に接続された第１ゲート電極４２、第２ゲート領域７と電気的に接続された第２ゲート電極４３がパッシベーション膜４４を介してそれぞれ電気的に分離された構成となっている。なお、この他の構成に関しては、本実施形態のＪ−ＦＥＴは第１実施形態と同様である。
【００５４】
このように構成された本実施形態のＪ−ＦＥＴも、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極４２、４３に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１ゲート電極４２と第２ゲート電極４３の一方もしくは双方に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１１の順で電流が流れるようになっている。このようなダブルゲート駆動タイプのＪ−ＦＥＴは、チャネルの両側から空乏層の伸び量を制御することができるため、シングルゲート駆動タイプのものよりも低オン抵抗化を図ることができる。
【００５５】
以上説明したＪ−ＦＥＴは、第１実施形態で示した図６（ｂ）の製造工程においてパターニングする電極層のパターンを変更すれば、第１実施形態と同様の製造方法によって形成される。そして、このような構成においてもｎ+型ソース領域６と第２ゲート領域７とがセルフアラインで形成されることから、第１実施形態と同様の効果を得ることが可能となる。また、ｎ+型ボディブレーク層４を備えているため、アバランシェ耐量の向上も図ることができる。
【００５６】
（他の実施形態）
上記各実施形態ではｎチャネルタイプのＪ−ＦＥＴについて説明しているが、勿論、各導電型を反対にしたｐチャネルタイプのＪ−ＦＥＴについても本発明を適用することができる。また、ノーマリオフ型のＪ−ＦＥＴを例に挙げたが、ノーマリオン型のものであっても良い。
【００５７】
また、上記各実施形態においては、ｐ型不純物層を形成する際のｐ型不純物としてボロンもしくはアルミニウムを用いる場合を示しているが、ボロンを用いる場合には炭素も同時にイオン注入すれば活性化率を向上させることが可能となる。また、ｎ型不純物層を形成する際のｎ型不純物として窒素又はリンを用いる場合を示したが、双方を用いても良い。
【００５８】
さらに、ｐ型不純物層（例えば第１、第２ゲート領域３、７）やｎ型不純物層（例えばｎ+型ソース領域６）の形成においては、ｐ型不純物もしくはｎ型不純物を混ぜたものをドーパントとして用いるようにしても良い。この場合、ｐ型不純物層を形成するのであればｐ型不純物をｎ型不純物よりも多くし、ｎ型不純物層を形成するのであればｎ型不純物をｐ型不純物よりも多くすることになる。このようにすることで、活性化エネルギーを少なくすることができると共に、高濃度のキャリアを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示す図である。
【図６】図５に続くＪ−ＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示す図である。
【図８】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図１０】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領域、３ａ…ｐ-型領域、４…ｎ+型ボディブレーク領域、５…チャネル層、６…ｎ+型ソース領域、７…第２ゲート領域、８…凹部、９…ソース電極（第１ゲート電極）、１０…第２ゲート電極、１２…ドレイン電極。
【図１】
0003760882.tif 000002
【図２】
0003760882.tif 000003
【図３】
0003760882.tif 000004
【図４】
0003760882.tif 000005
【図５】
0003760882.tif 000006
【図６】
0003760882.tif 000007
【図７】
0003760882.tif 000008
【図８】
0003760882.tif 000009
【図９】
0003760882.tif 000010
【図１０】
0003760882.tif 000011