(57)【特許請求の範囲】
【請求項１】
クロック信号のタイミングを可変にするために遅延回路を備えたデジタル回路において、遅延同期ループを用いることにより、該遅延回路の遅延量を安定化させるものであり、該遅延回路は、２個以上の基準電圧を合成する遅延量設定電圧発生回路を有しており、該遅延量設定電圧発生回路は、折れ線近似により基準電圧を合成するものであり、ラダー回路を等価的に２組備え、２つの基準電圧発生域を等価的に切り替え動作することを特徴とするデジタル回路。
【請求項２】
上記ラダー回路は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのソース並びにドレインをそれぞれ並列に接続し、それらのＭＯＳＦＥＴのゲートは、電源電圧、グランド電位、スイッチの切り替え制御信号又はスイッチの切り替え制御信号がインバーターを経由した信号のいずれか１つに接続することを特徴とする請求項１に記載のデジタル回路。
【請求項３】
上記遅延回路の駆動電流を制御する回路は、カレントミラー型回路であることを特徴とする請求項１又は２に記載のデジタル回路。
【請求項４】
上記遅延同期ループは、起動時安定化手段を有することを特徴とする請求項１から３のいずれかの請求項に記載のデジタル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明はCPU,ALU等のデジタル回路全般に適用可能であり、特に、デジタル回路を用いるデジタル処理装置における、クロックパルスのタイミングを可変にする遅延回路に関する。
【０００２】
【従来の技術】
デジタル処理装置において、デジタル回路の動作するタイミングの基準となるクロック信号の実動作におけるタイミングを最適化することが、デジタル信号処理装置の性能向上に有効であり、このことは公開特許公報2001-43261「デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体」に示されている。また、この公報においては、デジタル処理装置のクロック信号のタイミングを遺伝的アルゴリズムを用いて調整することにより、デジタル処理装置の最高クロック周波数を上げることが出来るということが示されている。
【０００３】
クロック信号のタイミング調整は、多数のインバータを用いて、インバータの段数をマルチプレクサにより切り替えて、該信号の遅延量を可変としている。この方法においては、調整回路にきわめて多数のインバータ回路を必要とし、調整回路のICチップ面積に占める割合が極めて大きい。またクロック信号の遅延量が、周囲温度や電源電圧等のLSI動作環境の影響を受けるという問題がある。さらにまた細かいタイミングの設定が困難であり、原理上、インバータ1段の遅延時間よりも短い時間間隔でのタイミングの設定が不可能であった。
【０００４】
【発明が解決しようとする課題】
このように、従来技術によるクロックタイミング調整方法においては、調整回路のLSIチップ面積に占める割合が大きく、LSIの周囲温度及び電源電圧等の動作環境の影響を受け、クロックタイミングが変動するという問題がある。このような問題に鑑み、本願発明が解決しようとする課題は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することである。
【０００５】
【課題を解決するための手段】
本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。
これにより、デジタル信号処理装置において、少ないチップ面積で温度及び電源電圧等の動作環境の影響を受けることなく、クロック信号のタイミングを安定に遅延させることが実現可能となる。
【０００６】
【参考例１】
本願発明に係るクロック信号の遅延制御を行う遅延回路システムの参考例１を、図１に基づいて説明する。図１において、１は本願発明の遅延回路システム、Dは遅延回路、MUXは遅延調整電圧生成回路、DLL１〜DLL３は遅延同期ループ回路(Delay Locked Loop)、CLKはクロック入力、D−CLKはクロック出力、Ｂａは調整値入力、Vs1〜Vs3は遅延調整基準電圧、Ｖａは遅延調整電圧である。
【０００７】
この回路システムは、クロック入力CLKに対して、外部から遅延量を設定する調整値入力Ｂａに対応した遅延時間（＝τ）の遅延を行い、クロック出力D-CLKを出力することを目的とする。
【０００８】
本願発明は、クロック信号の遅延制御を行う遅延回路D、遅延時間τを設定するための遅延調整電圧Ｖａを生成する遅延調整電圧生成回路MUX、ならびに、調整電圧の基準となる遅延調整基準電圧Ｖｓ１〜３を発生する３つの遅延同期ループ回路DLL１〜３を主要な構成要素とする。
【０００９】
遅延調整電圧Ｖａを調整値入力Ｂａ（例えば４ビット：0〜15）に対して直線的に変化させる場合と、非直線的に折れ線近似で変化させる場合があるが、ここでは折れ線近似の場合について説明する。
【００１０】
図１において、クロック入力CLKが、遅延回路Dと、３つの遅延同期ループ回路DLL１〜３に入力される。このDLL１〜３では、3つの遅延調整基準電圧Ｖｓ１〜３を発生し、遅延調整電圧生成回路MUXへ入力する。そこで調整値入力Ｂａに対応した遅延調整電圧Ｖａが生成される。
この電圧Ｖａで遅延回路Dの遅延量を制御することにより、調整値入力Ｂａに対応した遅延時間τを有するクロック出力D-CLKが得られる。ここで遅延時間τは遅延調整電圧Ｖａによって変えられることを特徴としている。
【００１１】
遅延回路Dの構成例を図２に基づいて説明する。図２において、電源電圧（Vdd）とグランド（GND）電位間に、１つのPチャネルFET（Ｍ１）と２つのNチャネルFET(Ｍ２、Ｍ３)が直列に接続されたインバータと、同様に１つの PチャネルFET（Ｍ４）と２つのNチャネルFET（Ｍ５、Ｍ６）が直列に接続されたインバータの２つのインバータが縦列2段に接続される。２段のインバータの中点をC−CLKとする。FETは電界効果トランジスタであり、通常はMOS構造のものが用いられる。FET  Ｍ３とＭ６のゲートには遅延調整電圧Ｖａが印加され、ゲートソース間電圧VGSは遅延調整電圧Ｖａである。
【００１２】
ここでFET Ｍ１とＭ２、およびＭ４とＭ５が従来のCMOSFETによるインバータを構成する。FET  Ｍ３とＭ６は、上記のインバータの駆動電流を制限することが可能であり、クロック入力CLKが遅延調整電圧Ｖａに従って、時間τだけ遅延されてクロック出力D-CLKとなる。その動作を次に説明する。
【００１３】
図３に、該遅延回路Dに使われるNチャネルFETのゲートソース間電圧VGSに対するソースドレイン間の電流電圧特性を示す。図中IDはドレイン電流、VDSはソースドレイン間の電圧を示す。ソース端子Sに対するゲート端子Gの電位差VGSが小さく、該FETのしきい値電圧以下ならば、ドレイン電流IDは０であり、VGSが該FETのしきい値電圧以上ならばVGSの上昇と共に、IDは増加する。
【００１４】
該遅延回路Dに使われるPチャネルFETのゲートソース間電圧VGSに対するソースドレイン間の電流電圧特性は、一般的には前記のNチャネルFETの特性において各電圧・電流の符号を反転させたものと同等である。
【００１５】
図２の遅延回路Dには、浮遊容量やFETの入力容量等が内在する。この浮遊容量やFETの入力容量等の合計をＣｓ１、Ｃｓ２として、図２の回路図に追加記入したものを図４に示す。図４中、図２と同一の要素は図３と同じ符号とした。また、図５に、クロック入力CLKとして短形波を加えた場合の遅延回路Ｄの動作波形を示す。以下のように、上記のＣｓ１、Ｃｓ２により時間遅延が発生する。
【００１６】
デジタルシステムの電圧と論理の関係は、後述の論理しきい値電圧ＶTを用いて、電圧0から電圧ＶTまでを論理「０」、電圧ＶTから電圧Vddまでを論理「１」となる。ここで、論理しきい値電圧ＶTは、回路特性で定まる電圧であり、Vddの約１／２である。
【００１７】
図４の遅延調整電圧Ｖａには、FET  Ｍ３、Ｍ６のしきい値電圧よりも高くVddよりも低い一定の電圧が設定されていると仮定する。また、最初の状態として、クロック入力CLKの論理が「０」、電圧が0（GND電位）を仮定する。このとき、FET  Ｍ１はオン、FET  Ｍ２はオフであり、信号C−CLKの電圧はVdd（論理「１」）である。そして、FET  Ｍ４はオフ、FET  M5はオンであり、クロック出力D−CLKの電圧は0V、論理は「０」である。Ｃｓ１の電圧は信号C−CLKの電圧に等しくVddであり、Ｃｓ２の電圧はクロック出力D−CLKの電圧に等しく0Vである。
【００１８】
クロック入力CLKの論理が「０」から「１」に遷移する場合は、FET  Ｍ１はオフ、FET  Ｍ２はオンとなる。そして、FET  Ｍ３は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示す。VddであったＣｓ１の電圧はＭ２、Ｍ３を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶT以下となり、すなわち、信号C−CLKの電圧は一定時間（τA）経過後にＶT以下となる。このとき、FET  Ｍ４はオン、FET  Ｍ５はオフに遷移し、Ｃｓ２がＭ４を経由して急速に（時間τB）電圧Vddに充電される。したがって、以上の動作により、クロック出力D−CLKはクロック入力CLKの立ち上がり時点よりτA＋τBの一定時間後に立ち上がる（論理が「０」から「１」に遷移する）。
【００１９】
クロック入力CLKの論理が「１」から「０」に遷移する場合は、FET  Ｍ１はオン、FET  Ｍ２はオフとなり、Ｃｓ１がＭ１を経由して急速に（時間τB）電圧Vddに充電される。このとき、FET  Ｍ４はオフ、FET  Ｍ５はオンに遷移し、FET  Ｍ６は遅延調整電圧Ｖａで規定される図３の電流電圧特性を示すことから、VddであったＣｓ２の電圧はＭ５、Ｍ６を経由して放電し、図３の電流電圧特性で規定される電流値で定まる時間経過後に論理しきい値電圧ＶT以下となる。すなわち、信号D−CLKの電圧は一定時間（τA）経過後にＶT以下となる。したがって、以上の動作により、クロック出力D−CLKはクロック入力CLKの立ち下がり時点よりτB＋τAの一定時間後に立ち下がる（論理が「１」から「０」に遷移する）。
【００２０】
このように、遅延回路Dに入力されたクロック入力CLKは遅延時間τA＋τBの遅延を受けてクロック出力D−CLKとなる。ここで、上記のτAとτBの和は遅延時間τである。
【００２１】
Ｍ３およびＭ６のドレイン電流IDは、ゲート電圧VGSに等しい遅延調整電圧Ｖａによって図３に示す様に調整出来るので、遅延時間τの調整が遅延調整電圧Ｖａによって可能となる。なお、ここでは、クロック入力として矩形波の信号電圧を例に説明したが、台形波でも全く同様の動作をする。
【００２２】
図６に、遅延回路Dの遅延調整電圧Ｖａに対する遅延時間τの特性（遅延特性）を示す。すなわち遅延調整電圧Ｖａ下げると、遅延時間τは図６に示す傾向で非直線的に増加する。但し、遅延調整電圧Ｖａには、回路内素子の特性に基づく上限・下限が存在する。
【００２３】
次に、この遅延特性の環境依存性について考察する。該遅延特性は、該遅延回路Dの周囲温度Ta、電源電圧Vdd等の環境の影響を受ける。たとえば、Taが上昇すると遅延時間τは大きくなり、電源電圧が上昇するとτは小さくなる。使用温度範囲を-10℃〜80℃とした時、遅延時間τの変化の程度は約1.5倍である。
【００２４】
そこで、周囲温度や電源電圧の変化があっても所定のτを維持するためには、図７および図８の特性に従って遅延調整電圧Ｖａを補正する必要がある。これは、本願発明の図1に示す構成により実現でき、補正された遅延調整電圧Ｖａが生成される。すなわち、以下に詳述する遅延同期ループ回路によって、環境変化に対しても遅延時間τが常に一定となるような遅延調整電圧が生成される。この遅延同期ループ回路で生成する遅延調整電圧を遅延調整基準電圧と呼ぶ。
【００２５】
遅延同期ループ回路DLL 1、2、3の代表としてDLL 1を取り上げ、その動作を図９および図１０を用いて説明する。図９に遅延同期ループ回路DLL 1の実装例を示す。
【００２６】
図９において、CLKはクロック入力、４はCLKの入力バッファであるインバータ、Dsは遅延回路、５は位相比較器、６はループフィルターである。遅延回路Dsは、前述の遅延回路Dと同一の構成の遅延回路がN1個あり、これらをN1段直列に接続する。ここで遅延調整電圧Ｖａは共通である。インバータ４の出力のクロック信号は位相比較器５と遅延回路DsをN1段直列にした回路の初段に入力される。位相比較器５の出力はループフィルター６を経てN1個の遅延回路すべての調整電圧Ｖａおよび遅延調整基準電圧Vs1の出力となる。
【００２７】
N1個の遅延回路Dsは、同一ICチップ内に形成すれば、遅延時間−遅延調整電圧特性は均一となる。そこで同じ電圧Vs1を遅延回路の遅延調整電圧Ｖａとして供給すれば、各遅延回路Dsの遅延時間は同一とみなせる。したがって、図９における遅延回路Dsの遅延時間をτ1とすると、N1段の遅延回路の出力信号は、元の入力信号よりτ1×N1だけ時間遅延される。また、その出力信号も、位相比較器５へ供給される。
【００２８】
図１０に、図９の位相比較器５の動作波形概略を示す。図１０によると、位相比較器５で基準信号Ｒ(t)とN1段の遅延回路で遅延された信号Ｓ(t)との位相を比較し、位相差情報の信号が出力される。この信号が次段のループフィルター６により平滑されて、不要な高周波信号は減衰を受け、信号Ｒ(t)と信号Ｓ(t)の位相差φに比例した直流の電圧Vo(φ)となる。このVo(φ)が遅延回路Dの遅延調整電圧Ｖａおよび遅延調整基準電圧Vs1として出力される。
【００２９】
この遅延同期ループ回路は、負帰還動作をするので、Ｓ(t)がＲ(t)に重なる様に制御動作を行う。この制御動作により、遅延時間τがクロック信号パルスの一周期Tに一致するように自動的に制御され、Ｓ(t)とＲ(t)は重なり制御動作が安定化する。
【００３０】
したがって、位相差φ＝2πのときのVoを平滑した直流出力が安定化された遅延調整基準電圧Ｖｓ1となる。遅延回路DsがN1段直列に接続されていることから、一段当たりの遅延時間τlはτ1=T / N1になる。ここでT はCLKの周期である。
【００３１】
さらにまた、図９の遅延同期ループ回路DLL１の外部の遅延回路Ｄであって遅延回路Ｄsと同一チップ上に作製される同一特性の回路では、Ｖａの入力にVs1を入力するとDではDsと同一の遅延時間τが得られる。（図１１）
【００３２】
すなわち、遅延調整基準電圧を同一構成の別の遅延回路Dに入力した場合に別の遅延回路Dで得られる遅延時間は環境変化によらず一定の値（＝T / N1）とすることが実現できる。このとき、動作環境の変化により遅延回路の特性が変化した場合、遅延時間τを一定とするように遅延調整電圧Ｖａおよび遅延調整基準電圧Vs1が変化する。
【００３３】
この負帰還制御系は、デジタル信号を扱うから、位相比較器５は、通常EX-OR(Exclusive-OR)形位相比較器または、R-S(Reset-Set)フリップ・フロップによる位相比較器で構成される。さらに、ループフィルター６は、制御動作に余裕を持たせるため、ラグーリード型の低域通過フィルタ等で構成される。
【００３４】
遅延回路Dの遅延時間τを可変とするためには、遅延調整電圧Ｖａをτに応じて変更する必要があり、そのために本願発明では複数の遅延同期ループ回路を用いて遅延調整基準電圧を複数生成する。
【００３５】
図１の遅延量制御回路DLL2およびDLL3も上記したDLL1と同じ動作をするが、遅延回路Dsの段数が異なる。遅延量制御回路DLL2、DLL3での遅延時間を、それぞれτ2、τ3、また、遅延回路Dsの段数をそれぞれN2、N3とすると、遅延時間τ2、τ3は同様にＴ／N2、Ｔ／N3となる。
【００３６】
遅延同期ループを用いる構成では、遅延同期ループの回路の数だけ、所定の遅延量に対応する遅延調整電圧Ｖａが得られることになる。しかしながら、遅延時間の設定を細かい刻みで行うためには多岐にわたる遅延調整電圧を生成する必要があり、本願発明においては、以下に示す遅延調整電圧の生成手段を追加する。すなわち、２ないし３の遅延調整基準電圧を元に、すべての調整値入力Ｂａに対応する遅延調整電圧Ｖａを生成する。
【００３７】
遅延時間τは、調整値入力Ｂａに対して直線的に変化することが望ましい。この直線的に変化する場合の調整値入力Ｂａに対する遅延調整電圧Ｖａは、図６の特性から計算することが可能であり、図１２の曲線２１に例示される。この曲線で表される遅延調整電圧Ｖａに近い電圧を生成するため、本願発明では折れ線近似を採用することを特徴とする。
【００３８】
ここで説明を容易にするために、遅延同期ループ回路における遅延回路Dsの段数N1, N2, N3をN1<N2<N3とする。図６のτ-Ｖａ特性と対応させると、τ1=T/N1は、遅延調整電圧Ｖａが最小値（Ｖａ＿min）に近い値（Vs1）、τ3=T/N3はVaが最大値（Ｖａ＿max）に近い値（Vs3）によって規定される値となる。また、τ2=Ｔ／N2は、その間の適当な電圧Vs2によって規定される値となる。そして、電圧Vs1、Vs2、Vs3は、図６のVa特性曲線上の3点にある電圧であり、P1(Vs1, τ1) 、P2(Vs2, τ2)、P3(Vs3, τ3)の動作点を規定する。
【００３９】
遅延調整電圧生成回路の一構成例について、図１３にもとづいて、調整値入力Ｂａが4bit(b3 b2 b1 b0)すなわちBa=0〜15の場合を例に説明する。図１３において、MUXは図1と同じ遅延調整電圧生成回路である。８はデプレション型のFET、９はアナログマルチプレクサである。そして、FET８は抵抗器として機能し、１５個が縦列に接続される。
【００４０】
遅延調整電圧生成回路MUXには、３つの遅延調整基準電圧Vs1、Vs2、Vs3が入力される。ここで、Vs3は最大の遅延調整電圧、Vs1は最小の遅延調整電圧である。Vs2はその間の値である。Vs1〜Vs3間はFET８によって１５分割の電圧に分けられる。そして、遅延調整電圧Vaは、アナログマルチプレクサ９によって調整値入力Ｂａの情報に基づいて選択される。
【００４１】
図１３の遅延調整電圧生成回路MUXの動作は、遅延調整基準電圧Vs1とVs2の間を調整値入力Ｂａに対して直線で補間した電圧、および、遅延調整基準電圧Vs2とVs3の間を調整値入力Ｂａに対して直線で補間した電圧から、調整値入力Ｂａに対する遅延調整電圧Ｖａを発生する。この遅延調整電圧Ｖａは図１２の線２２、２３に示すように折れ線近似されている。ここで、P1に対応する調整値入力Baは0（2進表記で0000）、P3に対応する調整値は15（2進表記で1111）、P2に対応する調整値入力Baは0と15の間の任意の整数である。
【００４２】
図１４は、図６のτ-Ｖａ特性を元にして算出された遅延時間τ一調整値入力Ｂａ(0〜15)特性である。図１４中、２５は、図１２の曲線２１の場合の特性、２６、２７は、本願発明による二直線の折れ線近似による特性、２８は、1本の直線近似特性にそれぞれ対応する。
【００４３】
したがって、上述のように、調整値入力Ｂａに対応して、遅延調整基準電圧Vs1〜Vs3に基づいた各々の調整値入力Ｂａに対する遅延調整電圧Ｖａが規定される。
【００４４】
図１３の遅延調整電圧生成回路MUXは、FET８としてデプレション型のFETを用いたが、エンハンスメント型のFETで構成することも可能である。この場合の遅延調整電圧生成回路MUXの回路を図１５に示す。図１５中、７NはNチャネルFET、７PはPチャネルFETであり、ゲート電極はVddおよびGNDにそれぞれ接続される。このほかの記号は図１３中の記号と同じ構成要素を示す。
【００４５】
【参考例１のまとめ】
上述のように、参考例１においては、少ない回路面積で、温度や電源電圧の環境に依存することなく、調整値入力Ｂａに対してほぼ直線的な遅延量τを持つ遅延回路が実現できる。
【００４６】
【参考例２】
次に参考例２について説明する。
参考例１において、別の遅延調整電圧Vaの生成手段も可能である。図１６に、その別方式の遅延調整電圧生成回路MUXの一構成例を示す。これはR-2R形D-A変換器による遅延調整電圧生成方法である。図１６において、S0〜S3はスイッチ、３１は抵抗値がRの抵抗、３２は抵抗値が２Rの抵抗、３３は調整値入力Ｂａを入力する端子、３４は遅延調整電圧Ｖａを出力する端子、３５は遅延調整基準電圧を入力する端子である。ｂ0〜ｂ3は、調整値入力Ｂａの各ビットを表す。
【００４７】
図１６の遅延調整電圧生成回路MUXにおいて、スイッチS0〜S3の状態（Ｂａ：0〜15の16通り）に対応して電位差Vs1-Vs3の分割された電圧が端子３４に現れる。スイッチS0〜S3がｂ0〜ｂ3に対応してオンオフされる。この回路はR-2Rのラダー型回路であることから、Ｂａと、出力Ｖａとの関係を算出すると表１になる。
【表１】
0003762988.tif 000002
R-2R形変換器による調整値と出力との関係
【００４８】
この表は、図１２における中間電圧Vs2の入力がなく、直線近似の直線２４で示される場合である。Ｂａ=0がVS1、Ｂａ=15がVs3に対応する。
【００４９】
図１６の遅延調整電圧生成回路MUXは、抵抗３１、３２、とスイッチS0〜S3をFETで構成することも可能である。この場合、LSI化し易いFETを用いることによりチップ面積を小さくすることが可能である。
【００５０】
図１６の抵抗３１をFETで構成した例を図１７に示す。図１７中、１０はNチャネルFET、１１はPチャネルFETである。FET１０のゲートはVddに接続し、FET１１のゲートはGNDに接続する。FET１０およびFET１１のソースとドレインはそれぞれ並列に接続する。FET１０および１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。同様にして、図１６の抵抗３２もFETで構成可能である。
【００５１】
また、図１６の抵抗３２とスイッチS0の直列の回路をFETで構成した例を図１８に示す。図１８中、１０、１２はNチャネルFET、１１、１３はPチャネルFET、１４はインバータ、３６、３７はスイッチで選択される端子、３８はスイッチの共通端子、３９はスイッチの切替制御の入力端子である。
【００５２】
端子３９からの信号は、直接FET１０およびFET１３のゲートに接続し、インバータを経由した信号はFET１１およびFET１２のゲートに接続する。FET１０およびFET１１のソースとドレインはそれぞれ並列に接続する。同様にFET１２およびFET１３のソースとドレインはそれぞれ並列に接続する。
【００５３】
３９の信号入力が「１」すなわちVddの電圧の場合、FET１０およびFET１１が所定の抵抗値で導通し、FET１２およびFET１３はオフとなる。３９の信号入力が「０」すなわちGNDの電圧の場合、FET１０およびFET１１がオフとなり、FET１２およびFET１３が所定の抵抗値で導通する。FET１０から１３の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。図１８の回路の等価回路を図１９に示す。
【００５４】
図１６の抵抗３２とスイッチS1の直列の回路、抵抗３２とスイッチS2の直列の回路、抵抗３２とスイッチS3の直列の回路についても、図１８の回路により同様に構成することができる。
【００５５】
図１６の遅延調整電圧生成回路MUXにおける抵抗３１、図中左端の３２を図１７の構成、抵抗３２とスイッチS0〜S3の組み合わせを図１８で構成した場合の構成を図２０に示す。１５はNチャネルFET、１６はPチャネルFETである。
【００５６】
この構成を用いるとLSI化し易いFETを用いて構成可能でチップ面積を小さくすることが可能である。また、この構成の場合、FETにより実現される抵抗がある程度の電圧依存性を有するので、調整値入力Ｂａと遅延調整電圧Ｖａの関係が、図１６の遅延調整電圧生成回路MUXの場合と比較してわずかにずれが生ずる。このため、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００５７】
【実施例１】
次に実施例１について説明する。
実施例１は、参考例１における図１３の遅延調整電圧生成回路MUXを２組のR-2Rラダー回路によって構成するものである。参考例１の場合の二直線近似のVa-Ｂａ特性を、参考例１の場合より少ないチップ面積で実現することができる。
【００５８】
図２１に、遅延調整電圧生成回路MUXの構成原理図を示す。図２１において、４１は抵抗値Rの抵抗、４２、４３、４５、４７は抵抗値２Rの抵抗、４４a、４４b、４４c、４６a、４６b、４６c、４８a、４８b、４８cはスイッチ、４９は調整値入力Ｂａを入力する端子、５０は遅延調整電圧Ｖａを出力する端子、５１、５２、５３は遅延調整基準電圧を入力する端子である。
【００５９】
ｂ0〜ｂ3は、調整値入力Ｂａの各ビットを表す。Ｂａとｂ0〜ｂ3の関係は表２に示される。便宜上、ビットの反転（論理の反転）したものを￣の記号で表す。また、端子５１〜５３にそれぞれ遅延調整基準電圧Vs1、Vs2、Vs3が入力される。
【表２】
0003762988.tif 000003
【００６０】
スイッチ４４aはｂ0とｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６aはｂ0と￣ｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８aは￣ｂ0が１のときオンとなり、それ以外ではオフとなる。
【００６１】
スイッチ４４bはｂ1とｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６bはｂ1と￣ｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８bは￣ｂ1が１のときオンとなり、それ以外ではオフとなる。
【００６２】
スイッチ４４cはｂ2とｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４６cはｂ2と￣ｂ3の論理積が１のときオンとなり、それ以外ではオフとなる。スイッチ４８cは￣ｂ2が１のときオンとなり、それ以外ではオフとなる。
【００６３】
ところで、図２１の回路は、ｂ3が０の場合、スイッチ４４a、４４b、４４cのすべてがオフであることから、図２２に示す等価回路と同等となる。また、ｂ3が１の場合、スイッチ４６a、４６b、４６cのすべてがオフであることから、図２３に示す等価回路と同等となる。
【００６４】
図２２の回路と図２３の回路を電気的に同時に調整値設定に使用することがないので、2つの等価回路に分けることが可能である。そして、図２２の回路と図２３の回路はそれぞれが3ビットのR-2Rラダー回路である。
【００６５】
このように、３ビットのR-2Rラダー回路を等価的に二組形成し、Vs1からVs2の電圧発生域と、Vs2からVs3の電圧発生域とを等価的に切り変え動作を行っていることを特徴とする。
【００６６】
調整値入力Baに対するこの回路の出力電圧すなわち遅延調整電圧Ｖａの関係は、図２２の回路と図２３の回路のそれぞれにおいて、R-2Rラダー回路の原理より算出が可能である。その結果を表２に示す。また、図２４に、遅延調整値入力Baに対する遅延調整電圧Vaの関係を示す。
【００６７】
上述の図２１で構成原理を示す回路は、参考例２の場合と同様に、FETで構成することが可能である。この場合、LSI化し易いFETを用いることによりチップ面積を小さくすることが可能である。
【００６８】
この場合、抵抗４１と４２は、図１７に示す回路で構成できる。また、抵抗４３とスイッチ４４の直列の回路をFETで構成した例を図２５に示す。図２５中、１０はNチャネルFET、１１はPチャネルFET、１４はインバータ、３６、３８はスイッチの両端の端子、３９はスイッチの切替制御の入力端子である。
【００６９】
端子３９からの信号は直接FET１０のゲートに接続し、インバータを経由した信号はFET１１のゲートに接続する。FET１０およびFET１１のソースとドレインはそれぞれ並列に接続する。
【００７０】
３９の信号入力が「１」すなわちVddの電圧の場合、FET１０およびFET１１が所定の抵抗値で導通し、該信号入力が「０」すなわちGNDの電圧の場合、FET１０およびFET１１がオフとる。FET１０、１１の寸法形状を最適設計することにより、並列接続したソースドレイン間の抵抗が所定の値となる。
【００７１】
図２１の抵抗４５とスイッチ４６a、４６b、あるいは４６cの直列の回路、抵抗４７とスイッチ４８a、４８b、あるいは４８cの直列の回路についても、図２５の回路により同様に構成できる。
【００７２】
図２１の遅延調整電圧生成回路MUXの回路を、図１７および図２５のFETによる回路で構成した場合を図２６に示す。１５はNチャネルFET、１６はPチャネルFETである。
【００７３】
この構成を用いるとLSI化し易いFETを用いて構成可能でチップ面積を小さくすることが可能であり、なおかつ、折れ線近似によって誤差の少ない遅延調整電圧Ｖａが生成可能である。また、参考例２の場合と同様に、本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整される場合、特に好適である。
【００７４】
また、前述の参考例１、参考例２及び実施例１において、遅延回路Dを別の構成とすることも可能である。図２７に遅延回路Dの他の構成例を示す。図２７において、図２と同じ符号は同じ構成要素を示す。また、Ｍ７、Ｍ８、Ｍ１０、はPチャネルFET、Ｍ９はNチャネルFETである。
【００７５】
図２７中、Ｍ１とＭ２によるインバータの上にFET  Ｍ７を直列接続し、Ｍ４とＭ５によるインバータの上にFET  Ｍ８を直列接続する。電流制御用FET  Ｍ７、Ｍ８のゲートバイアス電圧を生成するため、FET  Ｍ９、FET  Ｍ１０を直列接続したものを付加する。
【００７６】
FET  Ｍ３およびＭ６へのゲートバイアスは、前述の遅延調整電圧Ｖａであるが、FET  Ｍ１０は、ゲート端子をドレイン端子と接続し、その接続点からFET  Ｍ７、Ｍ８へのゲートバイアスを給電するいわゆるカレントミラー回路の構成になっている。
【００７７】
FET  Ｍ３およびＭ６の電流は、図３の電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定されるが、同様にして、FET  Ｍ７およびＭ８の電流が、電流電圧特性にもとづいて遅延調整電圧Ｖａにより規定される。
【００７８】
遅延時間の発生は、図２の遅延回路と同様であるが、この図２７の遅延回路では、FET  Ｍ１およびＭ４の電流がFET  Ｍ７およびＭ８にて規定されることから、遅延量を決めるFET  Ｍ７およびＭ８が余分に追加されていることになり、図２の遅延回路Dの場合よりも、図２７の場合の遅延回路Dの方が、大きい遅延時間を実現することが可能となる。また、この場合、波形の対称性が良くなる。
【００７９】
また、図２７の遅延回路Dを図９に代表される遅延同期ループ回路DLL 1、2、3に用いる場合、遅延回路D（Ds）を多段にするが、FET  Ｍ９およびＭ１０からなるバイアス発生回路を共通とすることが可能である。すなわち、図２８に示すようにFET  Ｍ９およびＭ１０からなるバイアス発生回路を共通バイアス発生回路とすると、それだけ回路規模が減少し、チップ面積を節約することが可能である。
【００８０】
上記参考例１、参考例２及び実施例１の遅延回路では、図４に示すように、浮遊容量およびFETの容量からなる容量Ｃｓ１、Ｃｓ２を用いて遅延を発生したが、この容量Ｃｓ１、Ｃｓ２の部分に積極的に容量を付加してもよい。この場合の容量はメタル電極で構成される容量、FETのゲート容量などである。この場合、遅延時間を大きくすることが可能である。
【００８１】
以上説明した実施例においては、D-CLKの出力は1種類の場合であったが、言うまでもなく複数の異なる遅延量のD-CLKを発生させる場合にも適応可能である。この場合は異なる遅延量の数の遅延回路Dと遅延調整電圧生成回路MUXを設ければよく、遅延同期ループ回路DLL1〜DLL3は共通にすることが可能である。これによりチップ面積の有効利用が可能である。
【００８２】
さらにまた、遅延同期ループ回路DLL 1〜3の安定性を向上する手段を追加する。  遅延回路システム１に回路の電源が投入されて起動する際、ループフィルター６の過渡的な出力電圧により遅延回路Dの遅延量が通常の値から大幅にずれる可能性がある。その場合、位相比較器に入力される信号の位相ずれが過大となり遅延同期ループ回路の動作が不安定になる。また、位相比較器５の入力信号の位相差がクロック信号CLKの1周期ではなく２周期以上となってしまう異常動作となる可能性もある。
【００８３】
電源投入直後に、ループフィルター６の出力電圧を定常状態での電圧あるいはそれよりもVddに近い値にプリチャージすることで、上記の不安定性は排除できる。そのため構成を図２９に示す。図２９において、６はループフィルター、６１はカウンター回路、６２はデジタルアナログ変換回路、６３はリセット回路、６４はプリセットデータ、６５は位相差情報の信号、６６はループフィルター６の出力電圧である。
【００８４】
遅延同期ループ回路DLL1〜3の位相比較器５の出力である位相差情報の信号６５は、カウンター回路６１に入力される。この位相差情報の信号６５にもとづいて、カウンター回路６１はアップカウントあるいはダウンカウントの計数を行う。カウンター回路６１の出力はデジタルアナログ変換回路６２に入力され、デジタルアナログ変換回路６２によってアナログ値の電圧である出力信号６６に変換されてループフィルター６の出力となる。
【００８５】
遅延回路システム１を含むデジタルシステムに電源が投入される時には、リセット回路６３は、遅延回路システム１に電源が投入される過渡状態を検出し、カウンター回路６１はプリセットデータ６４をカウンター回路内のレジスターにロードする。遅延回路システム１を含むデジタルシステムがリセット動作されるときも同様に動作する。
【００８６】
プリセットデータ６４は、定常状態における出力電圧が出力されるデータをあらかじめ記憶しておくことで、遅延回路システム１を含むデジタルシステムに電源が投入される起動時やシステムのリセット時においても、遅延同期ループ回路を急速にかつ安定して起動することができ、異常動作を防止することができる。
【００８７】
【発明の効果】
このように上記で示されるパルス遅延回路を有するデジタル処理装置では、従来技術による回路である、多数のインバータ回路とマルチプレクサからなる論理回路での構成と比較して、回路面積が、遅延の指定が4ビットの場合で1/5、6ビットの場合で1/10と大幅に縮小が可能であり、LSIのチップ面積の大幅な縮小が可能となる。  また温度環境条件では、-10℃〜80℃の周囲温度変化に対して、従来回路では遅延時間が約1.5倍程変化していたが、本願発明による遅延回路では、温度による変化を補償する機能を設けたことにより、設定した遅延時間が、温度変化によらずほぼ一定とすることが可能である。
さらにまた、高分解能の遅延時間設定が実現可能となる。
【図面の簡単な説明】
【図１】  本願発明の遅延回路システムの構成を説明する図
【図２】  遅延回路の構成例を説明する回路図
【図３】  NチャネルFETのソースドレイン間の電流電圧特性を示す図
【図４】  遅延回路の動作を説明する回路図
【図５】  遅延回路の動作波形を説明する説明図
【図６】  遅延回路の遅延調整電圧に対する遅延時間の特性を説明する図
【図７】  温度が変化する場合の遅延回路の遅延時間の特性を説明する図
【図８】  電源電圧が変化する場合の遅延回路の遅延時間の特性を説明する図
【図９】  遅延同期ループ回路の実装例を示す図
【図１０】  位相比較器の動作波形の概略を示す図
【図１１】  遅延調整基準電圧による遅延時間一定の原理を説明する図
【図１２】  調整値入力に対する遅延調整電圧の特性を説明する図
【図１３】  参考例１の遅延調整電圧生成回路の構成例
【図１４】  調整値入力と遅延時間の関係を説明する図
【図１５】  参考例１の遅延調整電圧生成回路の別の構成例
【図１６】  参考例２の遅延調整電圧生成回路の構成例を示す原理説明図
【図１７】  遅延調整電圧生成回路の抵抗をFETで構成する例を示す回路図
【図１８】  遅延調整電圧生成回路の抵抗とスイッチをFETで構成する例を示す回路図
【図１９】  遅延調整電圧生成回路の抵抗とスイッチをFETで構成する例の等価回路図
【図２０】  参考例２の遅延調整電圧生成回路の構成例を示す回路説明図
【図２１】  実施例１の遅延調整電圧生成回路の構成原理
【図２２】  実施例１の遅延調整電圧生成回路の一部の等価回路
【図２３】  実施例１の遅延調整電圧生成回路の別の一部の等価回路
【図２４】  実施例１における調整値入力に対する遅延調整電圧の関係
【図２５】  遅延調整電圧生成回路の抵抗とスイッチをFETで構成する別の例を示す回路図
【図２６】  参考例２の遅延調整電圧生成回路の構成例を示す回路説明図
【図２７】  遅延回路Dsの他の構成例
【図２８】  バイアス発生回路を共通とする遅延回路の回路図
【図２９】  ループフィルターの別の構成例を示す説明図
【符号の説明】
１……遅延回路システム      D、Ds ……遅延回路
DLL１〜DLL３……遅延同期ループ回路
MUX……遅延調整電圧生成回路
５……位相比較器
６……ループフィルター
CLK……クロック入力
D−CLK……クロック出力
Ｂａ……調整値入力
Vs1〜Vs3……遅延調整基準電圧
Ｖａ……遅延調整電圧
τ……遅延時間
９……アナログマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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