(57)【特許請求の範囲】
【請求項１】
半導体結晶に近い側から順次、オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部が配置されてなる半導体素子の電極構造において、
上記半導体結晶と上記オーミックメタル電極部との間に設けられ、上記ボンディングメンタル電極部とパターン認識可能に異なる色彩を有する金属層を備え、
上記オーミックメタル電極部と上記半導体結晶との上記金属層を介しての電気接続はオーミック特性を有し、
上記金属層は上記半導体結晶に接触し、
上記オーミックメタル電極部、上記バリアメタル電極部および上記ボンディングメタル電極部のみが平面視で島状にパターニングされており、
上記半導体結晶のオーミックメタル電極部側の全表面は上記金属層で覆われていることを特徴とする半導体素子の電極構造。
【請求項２】
請求項１に記載の電極構造において、
上記金属層はＴｉで形成されていることを特徴とする半導体素子の電極構造。
【請求項３】
請求項１または２に記載の半導体素子の電極構造において、
上記金属層の厚さは６００Å以下であることを特徴とする半導体素子の電極構造。
【請求項４】
請求項１に記載の半導体素子の電極構造を用いて作製された半導体レーザ素子であって、
チップ幅が２８０μｍ以下であることを特徴とする半導体レーザ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の電極構造およびそれを用いて作製された半導体レーザ素子に関する。
【０００２】
【従来の技術】
従来より、半導体素子の電極構造としては、図１６（ａ）に示すようなものがある。この半導体素子の電極構造は次のように形成される。
（１）  まず、スパッタあるいは蒸着にて、図１５に示すように、半導体結晶１５１のＰ側（図１５中において上側）の表面に、Ｐ側オーミックメタル１５２、Ｐ側バリアメタル１５３およびＰ側ボンディングメタル１５４を順次積層すると共に、半導体結晶１５１のＮ側（図１５中において下側）の表面に、Ｎ側オーミックメタル１６２、Ｎ側バリアメタル１６３およびＮ側ボンディングメタル１６４を順次積層する。
【０００３】
上記Ｐ，Ｎ側オーミックメタル１５２，１６２、Ｐ，Ｎ側バリアメタル１５３，１６３およびＰ，Ｎ側ボンディングメタル１５４，１６４に用いる材料としては、以下のものがある。
【０００４】
Ｐ側オーミックメタル１５２の材料：ＡｕＺｎ、ＡｕＢｅ等
Ｎ側オーミックメタル１６２の材料：ＡｕＳｉ、ＡｕＧｅ等
Ｐ，Ｎ側バリアメタル１５３，１６３の材料：Ｔｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等
Ｐ，Ｎ側ボンディングメタル１５４，１６４の材料：Ａｌ、Ａｕ等
（２）  そして、図示しないが、通常のフォトリソ工程により、Ｐ側ボンディングメタル１５４上に、所望とする形状のレジスト膜を形成する。
（３）  上記レジスト膜を形成した後、そのレジスト膜をマスクとして用い、エッチング処理を行って、Ｐ側ボンディングメタル１５４のみをパターニングする。これにより、図１６（ａ）に示すように、ボンディングメタル電極部１５４Ａ，１５４Ｂが形成される。そして、上記ボンディングメタル電極部１５４Ａ，１５４Ｂ上のレジスト膜をレジスト剥離液にて除去する。
（４）  最後に、上記半導体結晶１５１とＰ，Ｎ側オーミックメタル１５２，１６２とのオーミックコンタクトを得るために熱処理を行う。
【０００５】
【発明が解決しようとする課題】
ところで、上記オーミックコンタクトを得るための熱処理を行った後、Ｐ側ボンディングメタル電極部１５４Ａ，１５４Ｂの形状を基にアライメントを行い、スクライブ法を用いてチップ分割を行っている。具体的には、図１６（ａ），（ｂ）に示すように、スクライバー２００を用いて、Ｎ側ボンディングメタル１６４の表面にスクライブ傷２０１をつけ、チップ分割を行う。
【０００６】
しかし、上記半導体結晶１５１のＰ側の全表面上にＰ側バリアメタル１５３が形成されているため、スクライブ法によるチップ分割を行い難い。つまり、上記Ｐ側バリアメタル１５３に用いられるＭｏ、ＴｉＮ等は比較的硬い金属であるため、Ｐ側バリアメタル１５３が割れ難く、チップ分割を行い難いのである。その結果、チップ分割時において、半導体結晶１５１を分割できても、Ｐ側バリアメタル１５３を分割できず、図１７に示すように、チップつながりが発生して、歩留りが低下するという問題がある。
【０００７】
また、上記半導体素子が形成されるウエハにおいて、ウエハ一枚当りの半導体素子の取れ数を増加させてコスト低減を図るために、半導体素子のチップサイズを小さくする。この場合、チップ分割を行うと、かなりの頻度でチップつながりが発生するため、歩留りの低下が著しくなってしまう。
【０００８】
そこで、上記Ｐ側ボンディングメタル１５４をパターンニングする際に、Ｐ側バリアメタル１５３もエッチングし、Ｐ側バリアメタル１５３の一部を除去しておけば、チップ分割は行い易くなり、チップ分割時のチップつながりが発生の発生を防げる。
【０００９】
ところが、上記Ｐ側バリアメタル１５３までパターンニングすると、Ｐ側オーミックメタル１５２の一部が露出してしまう。そうすると、上記Ｐ側ボンディングメタル電極部１５４Ａ，１５４ＢがＡｕで形成されている場合、Ｐ側オーミックメタル１５２がＡｕ系材料で形成されているため、下地であるＰ側オーミックメタル１５２と、上地であるＰ側ボンディングメタル電極部１５４Ａ，１５４Ｂが同じＡｕ系になって、アライメント時にパターン認識できない。すなわち、上記Ｐ側オーミックメタル１５２とＰ側ボンディングメタル電極部１５４Ａ，１５４Ｂとが同色であるため、パターン認識を行うための二値化が不可能になってしまう。
【００１０】
また、上記Ｐ側ボンディングメタル電極部１５４Ａ，１５４ＢがＡｕ系でない場合でも、Ｐ側オーミックメタル１５２では、後工程の熱処理により合金化反応が起こるため、半導体結晶１５１の面状態およびＰ側オーミックメタル１５２の材質により、Ｐ側オーミックメタル１５２の面状態は様々に変化する。つまり、上記Ｐ側オーミックメタル１５２の色目が変わる。その結果、一定の条件で二値化によるパターン認識が行えない。上記アライメントでは、表面状態の違いに起因する光の反射率の違いによって、コントラストを確保し、パターン認識を行っている。しかし、上記Ｐ側オーミックメタル１５２の面状態が一定していないと光の反射率が変化するため、一定の条件下では良好なコントラストを常に確保できない。したがって、上記Ｐ側オーミックメタル１５２の面状態が異なる度に、コントラストを確保するための照明調整を行う必要が生じる。
【００１１】
そこで、上記Ｐ側ボンディングメタル１５４をパターンニングする際に、Ｐ側バリアメタル１５３およびＰ側オーミックメタル１５２もエッチングして、半導体結晶１５１のＰ側の表面の一部を露出させれば、チップつながりも発生せず、二値化によるパターン認識も可能となる。
【００１２】
しかし、上記半導体結晶１５１は非常にもろいため、半導体結晶１５１のＰ側の表面の一部が露出していると、チップ分割時に、図１８に示すようなチップ欠け３００が生じて、歩留りが低下してしまう。
【００１３】
そこで、本発明の課題は、歩留りの低下を阻止することができて、しかもパターン認識できる半導体素子の電極構造およびそれを用いて作製された半導体レーザ素子を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体素子の電極構造は、半導体結晶に近い側から順次、オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部が配置されてなる半導体素子の電極構造において、
上記半導体結晶と上記オーミックメタル電極部との間に設けられ、上記ボンディングメンタル電極部とパターン認識可能に異なる色彩を有する金属層を備え、
上記オーミックメタル電極部と上記半導体結晶との上記金属層を介しての電気接続はオーミック特性を有し、
上記金属層は上記半導体結晶に接触し、
上記オーミックメタル電極部、上記バリアメタル電極部および上記ボンディングメタル電極部のみが平面視で島状にパターニングされており、
上記半導体結晶のオーミックメタル電極部側の全表面は上記金属層で覆われていることを特徴としている。
【００１５】
上記構成の半導体素子の電極構造は、上記オーミックメタル電極部、上記バリアメタル電極部および上記ボンディングメタル電極部を、例えば、オーミックメタル、バリアメタルおよびボンディングメタルをパターニンして形成する。このとき、上記半導体結晶の分割ミス、すなわちチップつながりの原因となる部分のバリアメタルを除去すると、金属層が脆性を有するから、例えばスクライブ法を用いてチップ分割を容易かつ確実に行え、歩留りの低下を阻止できる。
【００１６】
また、上記オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部を、例えば、オーミックメタル、バリアメタルおよびボンディングメタルをパターニンして形成することにより、アライメント時のパターン認識不良の原因となる部分のオーミックメタルを除去することができる。このとき、上記ボンディングメンタル電極部と異なる色彩を有する金属層が露出するから、アライメント時にパターン認識できる。
【００１７】
また、上記オーミックメタル電極部、上記バリアメタル電極部および上記ボンディングメタル電極部のみがパターニング形成され、金属層がパターニング形成されていないので、半導体結晶の表面が露出しない。したがって、上記半導体結晶を分割、すなわちチップ分割しても、半導体結晶に欠けが生じず、歩留が低下しない。
また、上記オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部のみが平面視で島状にパターニングされていても、半導体結晶のオーミックメタル電極部側の全表面が金属層で覆われているから、半導体結晶のオーミックメタル電極部側の表面が露出せず、半導体結晶の損傷を防止できる。
また、上記半導体素子の電極構造を用いて半導体レーザ素子を形成することにより、半導体レーザ素子の製造歩留が低下するのを防止できる。
【００１８】
一実施形態の半導体素子の電極構造は、上記金属層はＴｉで形成されている。
【００１９】
一実施形態の半導体素子の電極構造は上記金属層の厚さは６００Å以下である。
【００２０】
上記実施形態の半導体素子の電極構造によれば、上記金属層の厚さが６００Å以下であると、ボンディングメタル電極部においてパターン認識に支障をきたす凝集が生じない。
【００２１】
【００２２】
【００２３】
【００２４】
本発明の半導体レーザ素子は、上記半導体素子の電極構造を用いて作製された半導体レーザ素子であって、チップ幅が２８０μｍ以下である。
【００２５】
【発明の実施の形態】
以下、本発明の半導体素子の電極構造およびそれを用いて作製された半導体レーザ素子を図示の実施の形態により詳細に説明する。
【００２６】
（第１実施形態）
図１は、本発明の第１実施形態の半導体素子の電極構造を示す図である。図１に示すように、半導体結晶１のＰ側（図１中において上側）における半導体素子の電極構造は、半導体結晶１に近い側から順次、Ｐ側オーミックメタル電極部３Ａ，３Ｂ、Ｐ側バリアメタル電極部４Ａ，４ＢおよびＰ側ボンディングメタル電極部５Ａ，５Ｂが配置されてなっている。一方、上記半導体結晶１のＮ側（図１中において下側）における半導体素子の電極構造は、半導体結晶１に近い側から順次、Ｎ側オーミックメタル１３、Ｎ側バリアメタル電極部１４およびＮ側ボンディングメタル１５が配置されてなっている。
【００２７】
また、上記半導体結晶１のＰ側における半導体素子の電極構造は、半導体結晶１とＰ側オーミックメタル電極部３Ａ，３Ｂとの間に設けられた金属層２を有している。この金属層２は、脆性を有し、かつ、Ｐ側ボンディングメンタル電極部５Ａ，５Ｂと異なる色彩を有している。また、上記金属層２は、Ｐ側オーミックメタル電極部３Ａ，３Ｂと半導体結晶１とのオーミックを阻害しない。つまり、上記Ｐ側オーミックメタル電極部３Ａ，３Ｂと半導体結晶１との金属層２を介しての電気接続はオーミック特性を有している。上記金属層２は、後工程でパターンニングする面側のみに形成するから、Ｐ側のみに形成されている。
【００２８】
以下、図４（ａ）〜（ｆ）を用いて、上記半導体素子の電極構造の形成工程を説明する。
【００２９】
まず、図４（ａ）に示すように、上記半導体結晶１のＰ側（図４（ａ）中において上側）の表面上に、大きな脆性を有する金属層２を形成する。
【００３０】
次に、図４（ｂ）に示すように、上記金属層２上に、例えばＡｕＺｎ、ＡｕＢｅ等のＰ側オーミックメタル３を形成すると共に、半導体結晶１のＮ側（図４（ｂ）中において下側）の表面下に、例えばＡｕＳｉ、ＡｕＧｅ等のＮ側オーミックメタル１３を形成する。
【００３１】
引き続いて、図４（ｃ）に示すように、上記Ｐ側オーミックメタル３上に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＰ側バリアメタル４を形成すると共に、Ｎ側オーミックメタル１３下に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＮ側バリアメタル１４を形成する。このＰ，Ｎ側バリアメタル４，１４により、後工程で行う熱処理でＰ，Ｎ側ボンディングメタル５，１５（図４（ｄ）参照）とＰ，Ｎ側オーミックメタル３，１３が反応するのを防げると共に、半導体結晶１およびＰ，Ｎ側オーミックメタル３，１３からのＧａ、Ｚｎ、Ｂｅ、Ｓｉ、Ｇｅ等の不純物がＰ，Ｎ側ボンディングメタル５，１５の表面まで拡散するのを阻止できる。
【００３２】
次に、図４（ｄ）に示すように、上記Ｐ側バリアメタル４上に、例えばＡｌ、Ａｕ等のＰ側ボンディングメタル５を形成すると共に、Ｎ側バリアメタル１４下に、例えばＡｌ、Ａｕ等のＮ側ボンディングメタル１５を形成する。
【００３３】
その後、図４（ｅ）に示すように、フォトリソ工程にて、Ｐ側ボンディングメタル５上に、レジストからなる所望形状の電極パターン４０を形成する。
【００３４】
そして、上記Ｐ側ボンディングメタル５、Ｐ側バリアメタル４およびＰ側オーミックメタル３の一部を順番にエッチングにより除去した後、電極パターン４０をレジスト剥離液にて除去すると、図４（ｆ）に示す状態になる。そして、上記Ｐ側オーミックメタル電極部３Ａ，３Ｂと半導体結晶１との金属層２を介しての電気接続、および、Ｎ側オーミックメタル１３と半導体結晶１との電気接続がオーミック特性を有するようにするために、例えば４００〜４５０℃で熱処理を行って、電極形成工程が終了する。
【００３５】
このような形成工程を行った後、スクライブ法を用いて、Ｎ側ボンディングメタル１５の表面にスクライブ傷をつけ、図４（ｆ）の点線に沿ってチップ分割して、複数の半導体レーザ素子（図４（ｆ）では２個のみ示す）を形成する。このとき、図４（ｆ）の点線上のＰ側オーミックメタル３、Ｐ側バリアメタル４およびＰ側ボンディングメタル５はエッチングにより除去されていると共に、金属層２が脆性を有するから、チップ分割を容易かつ確実に行える。したがって、チップ分割時においてチップつながりの発生が減少し、歩留りの低下を阻止できる。
【００３６】
また、上記Ｐ側オーミックメタル電極部３Ａ，３Ｂの表面が露出せず、かつ、Ｐ側ボンディングメタル電極部５Ａ，５Ｂと異なる色彩を有する金属層２が露出しているから、一定の条件下でも良好なコントラストが常に確保され、アライメント時にパターン認識できる。
【００３７】
また、上記半導体結晶１のＰ側の表面が金属層２で覆われて露出していないので、チップ分割を行っても、半導体結晶１に欠けが生じず、歩留が低下しない。
【００３８】
図７は、従来の半導体素子の電極構造を用いた半導体レーザのチップ幅と、チップ分割時の歩留り（図７では「チップ化歩留り」と記す）との関係を示すグラフであり、図８は、従来の半導体素子の電極構造を用いた半導体レーザのチップ幅と、チップ分割時のチップ欠け発生率との関係を示すグラフである。
【００３９】
図７に示すように、従来の半導体素子の電極構造において、チップ幅が３００μｍ以下になると、チップつながりが発生し、歩留りが大きく低下する。
【００４０】
また、従来の半導体素子の電極構造において、オーミックメタルまでパターンニングすると、チップ欠けが発生する。図８に示すように、特にチップ幅が小さくなるとその発生率が増加する。
【００４１】
図９は、本発明の半導体素子の電極構造を用いた半導体レーザのチップ幅と、チップ分割時の歩留り（図９では「チップ化歩留り」と記す）との関係を示すグラフである。
【００４２】
図９に示すように、本発明の半導体素子の電極構造を用いると、半導体レーザ素子のチップ幅が３００μｍ以下でも良好な歩留りが得られる。
【００４３】
また、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を図１０〜１４に示す。
【００４４】
図１０〜１４は、脆性が大きい金属層（本サンプルでは、Ｔｉを使用）２の膜厚が２００Å、３００Å、４００Å、６００Å、１０００Åの場合のサンプル写真である。
【００４５】
図１０〜１４のサンプル写真から判るように、金属層２の膜厚が１０００Åの場合、Ｐ側ボンディングメタル電極部５Ａ，５Ｂの一部の表面に凝集が発生し、パターン認識に支障が発生している。また、上記金属層２の膜厚が３００Åの場合、Ｐ側ボンディングメタル電極部５Ａ，５Ｂの表面には凝集があるもののパターン認識上は問題ない。さらに、上記金属層２の膜厚が２００Åの場合、Ｐ側ボンディングメタル電極部５Ａ，５Ｂの表面に凝集は全く発生しなかった。本発明者は、金属層２の厚さが６００Å以下であれば、確実にパターン認識できることを確認している。
【００４６】
上記金属層２は、脆性を有し、かつ、Ｐ側ボンディングメンタル電極部５Ａ，５Ｂと異なる色彩を有すると共に、Ｐ側オーミックメタル電極部３Ａ，３Ｂと半導体結晶１とのオーミック接続を阻害しないものであればよく、例えばＴｉ等で形成することができる。
【００４７】
（第２実施形態）
図２は、本発明の第２実施形態の半導体素子の電極構造を示す図である。図２に示すように、半導体結晶２１のＮ側（図２中においてした側）における半導体素子の電極構造は、半導体結晶２１に近い側から順次、Ｎ側オーミックメタル電極部２３Ａ，２３Ｂ、Ｎ側バリアメタル電極部２４Ａ，２４ＢおよびＮ側ボンディングメタル電極部２５Ａ，２５Ｂが配置されてなっている。一方、上記半導体結晶２１のＰ側（図１中において下側）における半導体素子の電極構造は、半導体結晶２１に近い側から順次、Ｐ側オーミックメタル３３、Ｐ側バリアメタル３４およびＰ側ボンディングメタル３５が配置されてなっている。
【００４８】
また、上記半導体結晶２１のＮ側における半導体素子の電極構造は、半導体結晶２１とＮ側オーミックメタル電極部２３Ａ，２３Ｂとの間に設けられた金属層２２を有している。この金属層２２は、脆性を有し、かつ、Ｎ側ボンディングメンタル電極部２５Ａ，２５Ｂと異なる色彩を有している。また、上記金属層２２は、Ｎ側オーミックメタル電極部２３Ａ，２３Ｂと半導体結晶２１とのオーミックを阻害しない。つまり、上記Ｎ側オーミックメタル電極部２３Ａ，２３Ｂと半導体結晶２１との金属層２２を介しての電気接続はオーミック特性を有している。上記金属層２２は、後工程でパターンニングする面側のみに形成するから、Ｎ側のみに形成されている。
【００４９】
以下、図５（ａ）〜（ｆ）を用いて、上記半導体素子の電極構造の形成工程を説明する。
【００５０】
まず、図５（ａ）に示すように、上記半導体結晶２１のＮ側（図５（ａ）中において下側）の表面下に、大きな脆性を有する金属層２２を設ける。
【００５１】
次に、図５（ｂ）に示すように、上記半導体結晶２１のＰ側（図５（ｂ）中において上側）の表面上に、例えばＡｕＳｉ、ＡｕＧｅ等のＰ側オーミックメタル３３を設けると共に、金属層２２下に、例えばＡｕＺｎ、ＡｕＢｅ等のＮ側オーミックメタル２３を設ける。
【００５２】
引き続いて、図５（ｃ）に示すように、上記Ｐ側オーミックメタル３３上に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＰ側バリアメタル３４を形成すると共に、Ｎ側オーミックメタル２３下に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＮ側バリアメタル２４を形成する。このＰ，Ｎ側バリアメタル３４，２４により、後工程で行う熱処理でＰ，Ｎ側ボンディングメタル３５，２５（図５（ｄ）参照）とＰ，Ｎ側オーミックメタル３３，２３が反応するのを防げると共に、半導体結晶２１およびＰ，Ｎ側オーミックメタル３３，２３からのＧａ、Ｚｎ、Ｂｅ、Ｓｉ、Ｇｅ等の不純物がＰ，Ｎ側ボンディングメタル３５，２５の表面まで拡散するのを阻止できる。
【００５３】
次に、図５（ｄ）に示すように、上記Ｐ側バリアメタル３４上に、例えばＡｌ、Ａｕ等のＰ側ボンディングメタル３５を形成すると共に、Ｎ側バリアメタル２４下に、例えばＡｌ、Ａｕ等のＮ側ボンディングメタル２５を形成する。
【００５４】
その後、図５（ｅ）に示すように、フォトリソ工程にて、Ｎ側ボンディングメタル２５下に、レジストからなる所望形状の電極パターン５０を形成する。
【００５５】
そして、上記Ｎ側ボンディングメタル２５、Ｎ側バリアメタル２４およびＮ側オーミックメタル２３の一部を順番にエッチングにより除去した後、電極パターン４０をレジスト剥離液にて除去すると、図５（ｆ）に示す状態になる。そして、上記Ｐ側オーミックメタル３３と半導体結晶２１との電気接続、および、Ｎ側オーミックメタル２３Ａ，２３Ｂと半導体結晶２１との金属層２２を介しての電気接続がオーミック特性を有するようにするために、例えば４００〜４５０℃で熱処理を行って、電極形成工程が終了する。
【００５６】
このような形成工程を行った後、スクライブ法を用いて、Ｐ側ボンディングメタル３５の表面にスクライブ傷をつけ、図５（ｆ）の点線に沿ってチップ分割して、複数の半導体レーザ素子（図５（ｆ）では２個のみ示す）を形成する。このとき、図５（ｆ）の点線上のＮ側オーミックメタル２３、Ｎ側バリアメタル２４およびＮ側ボンディングメタル２５はエッチングにより除去されていると共に、金属層２２が脆性を有するから、チップ分割を容易かつ確実に行える。したがって、チップ分割時においてチップつながりの発生が減少し、歩留りの低下を阻止できる。
【００５７】
また、上記Ｎ側オーミックメタル電極部２３Ａ，２３Ｂの表面が露出せず、かつ、Ｎ側ボンディングメタル電極部２５Ａ，２５Ｂと異なる色彩を有する金属層２２が露出しているから、一定の条件下でも良好なコントラストが常に確保され、アライメント時にパターン認識できる。
【００５８】
また、上記半導体結晶２１のＮ側の表面が金属層２２で覆われて露出していないので、チップ分割を行っても、半導体結晶２１に欠けが生じず、歩留が低下しない。
【００５９】
上記金属層２２は、脆性を有し、かつ、Ｎ側ボンディングメンタル電極部２５Ａ，２５Ｂと異なる色彩を有すると共に、Ｎ側オーミックメタル電極部２３Ａ，２３Ｂと半導体結晶２１とのオーミック接続を阻害しないものであればよく、例えばＴｉ等で形成することができる。
【００６０】
（第３実施形態）
図３は、本発明の第３実施形態の半導体素子の電極構造を示す図である。図３に示すように、半導体結晶４１のＰ側（図３中において上側）における半導体素子の電極構造は、半導体結晶４１に近い側から順次、Ｐ側オーミックメタル電極部４３Ａ，４３Ｂ、Ｐ側バリアメタル電極部４４Ａ，４４ＢおよびＰ側ボンディングメタル電極部４５Ａ，４５Ｂが配置されてなっている。一方、上記半導体結晶４１のＮ側（図３中において下側）における半導体素子の電極構造は、半導体結晶４１に近い側から順次、Ｎ側オーミックメタル電極部５３Ａ，５３Ｂ、Ｎ側バリアメタル電極部５４Ａ，５４ＢおよびＮ側ボンディングメタル電極部５５Ａ，５５Ｂが配置されてなっている。
【００６１】
また、上記半導体結晶４１のＰ側における半導体素子の電極構造は、半導体結晶４１とＰ側オーミックメタル電極部４３Ａ，４３Ｂとの間に設けられた金属層４２を有している。一方、上記半導体結晶４１のＮ側における半導体素子の電極構造は、半導体結晶４１とＮ側オーミックメタル電極部５３Ａ，５３Ｂとの間に設けられた金属層５２を有している。上記金属層４２，５２は、脆性を有し、かつ、Ｐ，Ｎ側ボンディングメンタル電極部４５Ａ，４５Ｂ，５５Ａ，５５Ｂと異なる色彩を有している。また、上記金属層４２，５２は、Ｐ，Ｎ側オーミックメタル電極部４３Ａ，４３Ｂ，５３Ａ，５３Ｂと半導体結晶４１とのオーミックを阻害しない。つまり、上記Ｐ側オーミックメタル電極部４３Ａ，４３Ｂと半導体結晶４１との金属層４２を介しての電気接続はオーミック特性を有すると共に、Ｎ側オーミックメタル電極部５３Ａ，５３Ｂと半導体結晶４１との金属層５２を介しての電気接続はオーミック特性を有している。
【００６２】
次に、図６（ａ）〜（ｆ）を用いて、上記半導体素子の電極構造の形成工程を説明する。
【００６３】
まず、図６（ａ）に示すように、上記半導体結晶４１のＰ側（図６（ａ）中において上側）の表面上に、大きな脆性を有する金属層４２を設けると共に、半導体結晶４１のＮ側（図６（ａ）中において下側）の表面下に、大きな脆性を有する金属層５２を設ける。
【００６４】
次に、図６（ｂ）に示すように、上記金属層４２上に、例えばＡｕＺｎ、ＡｕＢｅ等のＰ側オーミックメタル４３を形成すると共に、金属層５２下に、例えばＡｕＳｉ、ＡｕＧｅ等のＮ側オーミックメタル５３を形成する。
【００６５】
引き続いて、図６（ｃ）に示すように、上記Ｐ側オーミックメタル４３上に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＰ側バリアメタル４４を形成すると共に、Ｎ側オーミックメタル５３下に、例えばＴｉ、ＴｉＮ、ＴｉＷ、Ｍｏ等のＮ側バリアメタル５４を形成する。このＰ，Ｎ側バリアメタル４４，５４により、後工程で行う熱処理でＰ，Ｎ側ボンディングメタル４５，５５（図６（ｄ）参照）とＰ，Ｎ側オーミックメタル４３，５３が反応するのを防げると共に、半導体結晶４１およびＰ，Ｎ側オーミックメタル４３，５３からのＧａ、Ｚｎ、Ｂｅ、Ｓｉ、Ｇｅ等の不純物がＰ，Ｎ側ボンディングメタル４５，５５の表面まで拡散するのを阻止できる。
【００６６】
次に、図６（ｄ）に示すように、上記Ｐ側バリアメタル４４上に、例えばＡｌ、Ａｕ等のＰ側ボンディングメタル４５を形成すると共に、Ｎ側バリアメタル５４下に、例えばＡｌ、Ａｕ等のＮ側ボンディングメタル５５を形成する。
【００６７】
その後、図６（ｅ）に示すように、フォトリソ工程にて、Ｐ側ボンディングメタル４５上に、レジストからなる所望形状の電極パターン６０を形成すると共に、フォトリソ工程にて、Ｎ側ボンディングメタル５５下に、レジストからなる所望形状の電極パターン７０を形成する。
【００６８】
そして、上記Ｐ，Ｎ側ボンディングメタル４５，５５、Ｐ，Ｎ側バリアメタル４４，５４およびＰ側オーミックメタル４３，５３の一部を順番にエッチングにより除去した後、電極パターン４０をレジスト剥離液にて除去すると、図６（ｆ）に示す状態になる。そして、上記Ｐ側オーミックメタル電極部４３Ａ，４３Ｂと半導体結晶４１との金属層４２を介しての電気接続、および、Ｎ側オーミックメタル電極部５３Ａ，５３Ｂと半導体結晶４１との金属層５２を介しての電気接続がオーミック特性を有するようにするために、例えば４００〜４５０℃で熱処理を行って、電極形成工程が終了する。
【００６９】
このような形成工程を行った後、スクライブ法を用いて、図６（ｆ）の点線に沿ってチップ分割して、複数の半導体レーザ素子（図６（ｆ）では２個のみ示す）を形成する。このとき、図６（ｆ）の点線上のＰ，Ｎ側オーミックメタル４３，５３、Ｐ，Ｎ側バリアメタル４４，５４およびＰ，Ｎ側ボンディングメタル４５，５５はエッチングにより除去されていると共に、金属層４２，５２が脆性を有するから、チップ分割をより容易かつ確実に行える。したがって、チップ分割時においてチップつながりの発生が減少し、歩留りの低下をより確実に阻止できる。
【００７０】
また、上記Ｐ，Ｎ側オーミックメタル電極部４３Ａ，４３Ｂ，５３Ａ，５３Ｂの表面が露出せず、かつ、Ｐ，Ｎ側ボンディングメタル電極部４５Ａ，４５Ｂ，５５Ａ，５５Ｂと異なる色彩を有する金属層２が露出しているから、Ｐ側ボンディングメタル電極部４５Ａ，４５ＢまたはＮ側ボンディングメタル電極部５５Ａ，５５Ｂを用いて、一定の条件下でも良好なコントラストが常に確保され、アライメント時にパターン認識できる。
【００７１】
また、上記半導体結晶４１のＰ，Ｎ側の表面が金属層４２，５２で覆われて露出していないので、チップ分割を行っても、半導体結晶４１に欠けが生じず、歩留が低下しない。
【００７２】
上記金属層４２は、脆性を有し、かつ、Ｐ側ボンディングメンタル電極部４５Ａ，４５Ｂと異なる色彩を有すると共に、Ｐ側オーミックメタル電極部４３Ａ，４３Ｂと半導体結晶４１とのオーミック接続を阻害しないものであればよく、例えばＴｉ等で形成することができる。
【００７３】
また、上記金属層５２は、脆性を有し、かつ、Ｎ側ボンディングメンタル電極部５５Ａ，５５Ｂと異なる色彩を有すると共に、Ｎ側オーミックメタル電極部５３Ａ，５３Ｂと半導体結晶４１とのオーミック接続を阻害しないものであればよく、例えばＴｉ等で形成することができる。
【００７４】
【発明の効果】
以上より明らかなように、本発明の半導体素子の電極構造は、オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部を、例えば、オーミックメタル、バリアメタルおよびボンディングメタルをパターニンして形成することにより、半導体結晶の分割ミス、すなわちチップつながりの原因となる部分のバリアメタルを除去できて、金属層が脆性を有するから、例えばスクライブ法を用いてチップ分割を容易かつ確実に行え、歩留りの低下を阻止できる。
【００７５】
また、上記オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部を、例えば、オーミックメタル、バリアメタルおよびボンディングメタルをパターニンして形成することにより、アライメント時のパターン認識不良の原因となる部分のオーミックメタルを除去することができて、ボンディングメンタル電極部と異なる色彩を有する金属層が露出するから、アライメント時にパターン認識できる。
【００７６】
また、上記オーミックメタル電極部、上記バリアメタル電極部および上記ボンディングメタル電極部のみがパターニング形成され、金属層がパターニング形成されていないので、半導体結晶の表面が露出しない。したがって、上記半導体結晶を分割、すなわちチップ分割しても、半導体結晶に欠けが生じず、歩留が低下しない。
【００７７】
一実施形態の半導体素子の電極構造によれば、上記金属層の厚さは６００Å以下であるから、ボンディングメタル電極部においてパターン認識に支障をきたす凝集が生じない。
【００７８】
本発明の半導体レーザ素子は、上記半導体素子の電極構造を用いて形成されているので、製造歩留が低下するのを防止できる。
【００７９】
また、上記オーミックメタル電極部、バリアメタル電極部およびボンディングメタル電極部のみがパターニングされていても、半導体レーザ素子のオーミックメタル電極部側の表面が金属層で覆われているから、半導体結晶のオーミックメタル電極部側の表面が露出せず、半導体結晶の損傷を防止できる。
【図面の簡単な説明】
【図１】  図１は、本発明の第１実施形態の半導体素子の電極構造の模式断面図である。
【図２】  図２は、本発明の第２実施形態の半導体素子の電極構造の模式断面図である。
【図３】  図３は、本発明の第３実施形態の半導体素子の電極構造の模式断面図である。
【図４】  図４（ａ）〜（ｆ）は、第１実施形態の半導体素子の電極構造の形成工程図である。
【図５】  図５（ａ）〜（ｆ）は、第２実施形態の半導体素子の電極構造の形成工程図である。
【図６】  図６（ａ）〜（ｆ）は、第３実施形態の半導体素子の電極構造の形成工程図である。
【図７】  図７は、従来の半導体素子の電極構造を用いて形成された半導体レーザのチップ幅と、チップ分割時の歩留りとの関係を示すグラフである。
【図８】  図８は、従来の半導体素子の電極構造を用いて形成された半導体レーザのチップ幅と、チップ分割時のチップ欠け発生率との関係を示すグラフである。
【図９】  図９は、本発明の半導体素子の電極構造を用いた半導体レーザのチップ幅と、チップ化歩留りとの関係を示すグラフである。
【図１０】  図１０は、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を示す図である。
【図１１】  図１１は、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を示す図である。
【図１２】  図１２は、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を示す図である。
【図１３】  図１３は、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を示す図である。
【図１４】  図１４は、図４（ａ）〜（ｆ）の形成工程を行って作製した半導体レーザ素子のサンプル写真を示す図である。
【図１５】  図１５は、従来の半導体素子の電極構造の形成を説明するための図である。
【図１６】  図１６（ａ）は、上記従来の半導体素子の電極構造の模式断面図であり、図１６（ｂ）は、上記従来の半導体素子の電極構造の模式下面図である。
【図１７】  図１７は従来の半導体レーザ素子の作製時におけるチップつながりを示す図である。
【図１８】  図１８は、上記半導体レーザのチップ欠けを示す図である。
【符号の説明】
１，２１，４１  半導体結晶
２，２２，４２，５２  金属層
３Ａ，３Ｂ  Ｐ側オーミックメタル電極部
４Ａ，４Ｂ  Ｐ側バリアメタル電極部
５Ａ，５Ｂ  Ｐ側ボンディングメタル電極部
２３Ａ，２３Ｂ  Ｎ側オーミックメタル電極部
２４Ａ，２４Ｂ  Ｎ側バリアメタル電極部
２５Ａ，２５Ｂ  Ｎ側ボンディングメタル電極部
４３Ａ，４３Ｂ  Ｐ側オーミックメタル電極部
４４Ａ，４４Ｂ  Ｐ側バリアメタル電極部
４５Ａ，４５Ｂ  Ｐ側ボンディングメタル電極部
５３Ａ，５３Ｂ  Ｎ側オーミックメタル電極部
５４Ａ，５４Ｂ  Ｎ側バリアメタル電極部
５５Ａ，５５Ｂ  Ｎ側ボンディングメタル電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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