(57)【特許請求の範囲】
【請求項１】
周波数拡散されたクロックを発生するクロックジェネレータであって、
比較基準信号と比較信号の位相差を検出する位相差検出器と、
前記位相差検出器から出力される位相差出力に応じた周波数で発振し、前記クロックを出力する発振器と、
前記発振器から出力される前記クロックを、比較信号分周値に基づいて分周して、前記比較信号として出力する比較信号分周器と、
外部から調整可能な所定の許容条件に基づいて、許容分周値を発生する許容分周値発生器と、
外部から調整可能な基準分周値と、発生された前記許容分周値とに基づいて、前記比較信号分周値を求めて、前記比較信号分周器に供給する演算器と、を備え、
前記許容分周値発生器は、前記許容条件に応じて決定される所定の許容範囲内に含まれる乱数を前記許容分周値として発生させる、クロックジェネレータ。
【請求項２】
請求項１記載のクロックジェネレータであって、
前記許容分周値発生器は、前記許容条件に応じて決定される所定の許容範囲に対応するＭ系列の乱数を発生するＭ系列発生器を含む、クロックジェネレータ。
【請求項３】
請求項１または請求項２記載のクロックジェネレータであって、
外部から調整可能な比較基準信号分周値に基づいて所定の原クロックを分周して、前記比較基準信号として出力する比較基準信号分周器を備える、クロックジェネレータ。
【請求項４】
請求項３記載のクロックジェネレータであって、さらに、
前記原クロックを発生するための原クロック発振器を備える、クロックジェネレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ（Phase-Locked Loop）を用いたクロックジェネレータに関し、特に、クロックジェネレータから出力されるクロックを基準に動作するシステムにおけるＥＭＩ（Electromagnetic Interference）の抑制を可能とするクロックジェネレータに関する。
【０００２】
【従来の技術】
各種の電子機器が発生するノイズは、他の電子機器に好ましくない障害（ＥＭＩ）を与える場合がある。このため、電子機器が発生するノイズ（以下、「ＥＭＩノイズ」と呼ぶ。）には、種々の規制が設けられている。
【０００３】
電子機器を開発し製造する場合において、通常、製造メーカは、製造する電子機器がＥＭＩノイズの規制を満足するように、電子機器が発生するＥＭＩノイズの低減を図っている。
【０００４】
ここで、電子機器を構成する電子回路は、通常、１または複数のクロックを基準に動作するのが一般的である。図７は、クロックの周波数スペクトラムの例を示す説明図である。実線で示すように、クロックの周波数スペクトラムは、通常、クロックの発振周波数（基本波：ｆ１）とその調波に相当する各周波数（ｆ２，ｆ３…）で振幅のピークを有する。このため、電子機器において発生するＥＭＩノイズの周波数スペクトルも、通常、クロックの発振周波数（ｆ１）とその調波に相当する各周波数（ｆ２，ｆ３…）で振幅のピークを有する。ＥＭＩを低減するためには、クロックの基本波とその調波の各周波数で発生する振幅のピークを低減することが要求される。その一手法として、クロックの発振周波数を変化させることにより、図７に破線で示すように、クロックの周波数スペクトラムを拡散させて、クロックの基本波（ｆ１）とその調波の周波数（ｆ２，ｆ３…）で発生する周波数スペクトラムの振幅のピークを低減することが考えられている。以下では、クロックの発振周波数を変化させて、周波数スペクトラムを拡散させることを、「周波数拡散」と呼ぶ。また、周波数拡散により変化するクロックの発振周波数の変化量を「拡散量」と呼ぶ。
【０００５】
周波数拡散されたクロックを出力するクロックジェネレータの例として、特開平９−９８１５２号に開示されている拡散スペクトル・クロック生成装置等がある。
【０００６】
従来例のクロックジェネレータは、周波数偏差プロファイル対プロファイルの周期（分周器の分周値対分周器の設定周期）を示すデータに基づいて、ＰＬＬを構成する分周器の分周値を変化させて出力クロックの周波数を変調することにより、周波数拡散を行っている。周波数偏差プロファイル対プロファイルの周期を示すデータは、あらかじめ書き換え可能なＲＯＭに記憶されており、周波数拡散の特性の変更は、ＲＯＭに記憶されている周波数偏差プロファイル対プロファイルの周期を示すデータを書き換えることにより行うことができる。
【０００７】
【発明が解決しようとする課題】
しかし、ＲＯＭに記憶されている周波数偏差プロファイル対プロファイルの周期を示すデータは、プロファイルの周期ごとの多くの周波数偏差プロファイルを含んでいる。このため、クロックの周波数拡散の特性を、ユーザが所望する特性に変更するためには、ＲＯＭに記憶されているデータを、対応する周波数偏差プロファイル対プロファイルの周期を示すデータに書き換えるために比較的多くの時間を要することになる。
【０００８】
以上の問題から、比較的簡単な設定で、ユーザが所望する周波数拡散の特性を有するクロックを生成可能なクロックジェネレータの提供が望まれている。
【０００９】
この発明は、従来技術における上述の課題を解決するためになされたものであり、比較的簡単な設定で、ユーザが所望する周波数拡散の特性を有するクロックを生成可能なクロックジェネレータを提供することを目的とする。
【００１０】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、周波数拡散されたクロックを発生するクロックジェネレータであって、
比較基準信号と比較信号の位相差を検出する位相差検出器と、
前記位相差検出器から出力される位相差出力に応じた周波数で発振し、前記クロックを出力する発振器と、
前記発振器から出力される前記クロックを、比較信号分周値に基づいて分周して、前記比較信号として出力する比較信号分周器と、
外部から調整可能な所定の許容条件に基づいて、許容分周値を発生する許容分周値発生器と、
外部から調整可能な基準分周値と、発生された前記許容分周値とに基づいて、前記比較信号分周値を求めて、前記比較信号分周器に供給する演算器と、を備え、
前記許容分周値発生器は、前記許容条件に応じて決定される所定の許容範囲内に含まれる乱数を前記許容分周値として発生させることを特徴とする。
【００１１】
上記クロックジェネレータでは、供給された許容条件に応じて決定される所定の許容範囲内に含まれる乱数を許容分周値として発生させることができるので、これに応じて発振器の発振周波数を変化させて、周波数拡散されたクロックを出力することが可能となる。従って、比較的簡単な設定で、ユーザが所望する周波数拡散の特性を有するクロックが生成可能となる。
【００１２】
ここで、前記許容分周値発生器は、前記許容条件に応じて決定される所定の許容範囲に対応するＭ系列の乱数を発生するＭ系列発生器を含むことが好ましい。
【００１３】
こうすれば、容易に許容分周値発生器を構成することができる。
【００１４】
なお、上記クロックジェネレータにおいて、
外部から調整可能な比較基準信号分周値に基づいて所定の原クロックを分周して、前記比較基準信号として出力する比較基準信号分周器を備えるようにしてもよい。
【００１５】
さらに、前記原クロックを発生するための原クロック発振器を備えるようにしてもよい。
【００１６】
【発明の実施の形態】
Ａ．クロックジェネレータの構成：
図１は、本発明の一実施例としてのクロックジェネレータの構成を示すブロック図である。このクロックジェネレータ１０は、発振器１２と、第１の分周器１４と、位相周波数検出器（ＰＦＤ）１６と、ローパスフィルタ（ＬＰＦ。ループフィルタとも呼ばれる）１８と、電圧制御発振器（ＶＣＯ）２０と、第２の分周器２２とを備えている。
【００１７】
発振器１２は、外部に接続される水晶振動子ＯＸの振動周波数ｆｓに応じた周波数を有する原クロックＯＳＣＫを出力する。第１の分周器１４は、原クロックＯＳＣＫを、調整可能な分周値ｍ１で分周する。これにより、周波数ｆｒ（＝ｆｓ／ｍ１）を有する比較基準クロック（比較基準信号）ＲＣＫを出力する。なお、第１の分周器１４は、分周値ｍ１を記憶するためのレジスタを有しており、分周値ｍ１は、外部の直列バスあるいは並列バス等の制御線ＣＴＬＳを介して、図示しないＣＰＵによって設定可能である。なお、発振器１２が本発明の原クロック発振器に相当する。また、第１の分周器１４が本発明の比較基準信号分周器に相当し、分周値ｍ１が比較基準信号分周値に相当する。
【００１８】
位相周波数検出器１６の比較基準信号入力ＰＡには比較基準クロックＲＣＫが入力されており、比較信号入力ＰＢには比較クロック(比較信号)ＦＣＫが入力されている。位相周波数検出器１６は、位相差出力ＰＯＵＴから比較基準クロックＲＣＫと比較クロックＦＣＫとのエッジ差、例えば、立ち上がりエッジ同士の差に応じた電圧レベルを有する出力信号を出力する。この位相周波数検出器１６が本発明の位相差検出器に相当する。
【００１９】
位相差出力ＰＯＵＴからの出力信号は、ローパスフィルタ１８を通じて電圧制御発振器２０の制御入力ＶＣＯＩＮに与えられる。電圧制御発振器２０の出力ＶＣＯＯＵＴからは、制御入力ＶＣＯＩＮに与えられた電圧に応じた周波数ｆｇを有するクロックＧＣＫが出力される。また、電圧制御発振器２０から出力されるクロックＧＣＫは、第２の分周器２２の入力ＣＫＩＮに入力される。第２の分周器２２は、調整可能な分周値ｓ１でクロックＧＣＫを分周する。第２の分周器２２の出力ＣＫＯＵＴから出力される分周クロックは、比較クロックＦＣＫとして位相周波数検出器１６の比較信号入力ＰＢに入力される。なお、第２の分周器２２が本発明の比較信号分周器に相当し、分周値ｓ１が本発明の比較信号分周値に相当する。
【００２０】
位相周波数検出器１６と、ローパスフィルタ１８と、電圧制御発振器２０と、第２の分周器２２とは、ＰＬＬを構成している。従って、比較基準クロックＲＣＫと比較クロックＦＣＫの位相と周波数がロックした状態においては、クロックＧＣＫは、その周波数ｆｇが比較基準クロックＲＣＫのｓ１倍の周波数ｓ１・ｆｒを有する周期信号となる。なお、比較基準クロックＲＣは、その周波数ｆｒが原クロックＯＳＣＫのｍ１分の１の周波数ｆｓ／ｍ１を有する周期信号である。従って、クロックＧＣＫは、その周波数ｆｇが原クロックＯＳＣＫのｓ１／ｍ１倍の周波数ｆｓ・ｓ１／ｍ１を有する周期信号でもある。
【００２１】
クロックジェネレータ１０は、さらに、第２の分周器２２の分周値ｓ１を設定するために、演算装置３２と、基準分周値設定レジスタ３４と、許容分周値発生器３６とを備えている。基準分周値設定レジスタ３４には、制御線ＣＴＬＳを介して供給される基準分周値ｎ１が記憶される。許容分周値発生器３６は、許容分周値ｋ１を発生する。なお、許容分周値発生器３６については、後述する。
【００２２】
演算装置３２は、基準分周値設定レジスタ３４に記憶されている基準分周値ｎ１と許容分周値発生器３６で発生される許容分周値ｋ１とを加算して、第２の分周器２２に設定する分周値ｓ１を求める。求められた分周値ｓ１は、第２の分周器２２に設定される。
【００２３】
図２は、第２の分周器２２に設定される分周値ｓ１の設定タイミングの例を示すタイミングチャートである。図２（ｂ）は、図２（ａ）に示すクロックＧＣＫを分周値ｓ１で分周した比較クロックＦＣＫを示している。基準分周値設定レジスタ３４は、図２（ｃ）に示すように、記憶されている一定の基準分周値ｎ１のデータを出力する。許容分周値発生器３６は、図２（ｄ）に示すように、比較信号ＦＣＫの立ち上がりエッジタイミングごとに許容分周値ｋ１のデータを出力する。この許容分周値ｋ１は、後述するように、比較信号ＦＣＫの立ち上がりエッジタイミングごとに異なった値に変化する。演算装置３２は、図２（ｅ）に示すように、基準分周値設定レジスタ３４から出力される基準分周値ｎ１と、許容分周値発生器３６から出力される許容分周値ｋ１とを加算し、加算値（ｎ１＋ｋ１）のデータを出力する。第２の分周器２２は、分周値ｓ１を記憶する図示しないレジスタを有しており、図２（ｆ）に示すように、加算値（ｎ１＋ｋ１）を分周値ｓ１として比較信号ＦＣＫの立ち下がりエッジタイミングで記憶する。
【００２４】
Ｂ．許容分周値発生器：
図３は、許容分周値発生器３６の構成例を示すブロック図である。許容分周値発生器３６は、ｐビット（ｐは３以上ｎ以下の整数、ｎは４以上の整数）のＭ系列（maximum length code）発生器３６ａと、Ｍ系列発生器３６ａに設定されるべきビット数ｐの値ＢＴを設定するビット数設定部３６ｂと、Ｍ系列発生器３６ａに初期データを設定するための初期データ設定部３６ｃとを備えている。Ｍ系列発生器３６ａに設定されるビット数ｐは、ビット数設定部３６ｂから供給されるセレクトデータＳＥＬに応じて可変可能である。ビット数設定部３６ｂと、初期データ設定部３６ｃとは、制御線ＣＴＬＳを介して図示しないＣＰＵにより設定可能である。ビット数設定部３６ｂは、図示しないレジスタを有しており、制御線ＣＴＬＳを介して供給されるＭ系列発生器３６ａに設定されるべきビット数ｐの値ＢＴを記憶する。また、ビット数設定部３６ｂは、記憶されているＭ系列発生器３６ａに設定されるべきビット数ｐの値ＢＴに応じて、Ｍ系列発生器３６ａに設定されるべきビット数ｐを設定するためのセレクトデータＳＥＬを出力する。初期データ設定部３６ｃは、図示しないレジスタを有しており、制御線ＣＴＬＳを介して供給されるデータを、Ｍ系列発生器３６ａの初期データＰＤ１〜ＰＤｎとして記憶する。また、初期データ設定部３６ｃは、初期データＰＤ１〜ＰＤｎおよび初期データ設定信号ＰＲＳＴを、Ｍ系列発生器３６ａに出力する。
【００２５】
図４は、Ｍ系列発生器３６ａの構成例を示すブロック図である。このＭ系列発生器３６ａは、１ビットのレジスタ３０２をｎ段並べたシフトレジスタと、ｎ−２個のＥＸＯＲ３０４と、セレクタ３０６とで構成されている。
【００２６】
ｎ個のレジスタ３０２の各クロック入力ＣＫには、シフトクロックＳＦＣＫとしての比較クロックＦＣＫが入力されている。
【００２７】
ｉ（ｉは２からｎ−１の整数）段目の出力Ｑｉとｉ＋１段目の出力Ｑｉ＋１の出力とは第ｉ−１のＥＸＯＲ３０４により排他的論理和がとられる。例えば、２段目の出力Ｑ２と３段目の出力Ｑ３とは第１のＥＸＯＲ３０４により排他的論理和がとられ、３段目の出力Ｑ３と４段目の出力Ｑ４とは第２のＥＸＯＲ３０４により排他的論理和がとられる。また、第ｎ−１段目の出力Ｑｎ−１と第ｎ段目の出力Ｑｎとは第ｎ−２のＥＸＯＲ３０４により排他的論理和がとられる。
【００２８】
第１から第ｎ−２のＥＸＯＲ３０４の出力Ｅ１からＥｎ−２は、セレクタ３０６に入力されている。セレクタ３０６は、第１から第ｎ−２の排他的論理和出力Ｅ１からＥｎ−２のうち１つを、ビット数設定部３６ｂから出力されるセレクトデータＳＥＬに応じて選択する。選択された排他的論理和出力は、１段目（左端）のレジスタ３０２の入力Ｄに入力される。
【００２９】
Ｍ系列発生器３６ａは、第ｊ(ｊは１以上ｎ−２以下の整数)の排他的論理和出力Ｅｊが選択されている場合には、ｊ＋２ビットのＭ系列発生器を構成する。例えば、第１の排他的論理和出力Ｅ１が選択されている場合には３ビットのＭ系列発生器を構成し、第２の排他的論理和出力Ｅ２が選択されている場合には４ビットのＭ系列発生器を構成する。また、第ｎ−２の排他的論理輪出力Ｅｎ−２が選択されている場合にはｎビットのＭ系列発生器を構成する。すなわち、Ｍ系列発生器３６ａは、セレクタ３０６により選択される排他的論理和出力Ｅ１〜Ｅｎ−２に応じて、３ビット〜ｎビットのＭ系列発生器を構成する。
【００３０】
ｎ個のレジスタ３０２のプリセットデータ入力ＰＤには、それぞれ対応する１ビットの初期データＰＤ１〜ＰＤｎが入力されており、プリセットイネーブル入力ＰＲＥには、初期データ設定信号ＰＲＳＴが入力されている。初期データＰＤ１〜ＰＤｎは、初期データ設定信号ＰＲＳＴに基づいて、それぞれ対応する第１〜第ｎのレジスタ３０２に初期設定される。なお、第１〜第ｎのレジスタ３０２の初期設定は、クロックジェネレータの動作の初期化実行時に実行される。
【００３１】
図５は、Ｍ系列発生器３６ａの動作を示す説明図である。図５（Ａ）は、図４において、ＥＸＯＲ３０４の出力Ｅ２、すなわち、第３段目の出力Ｑ３と第４段目の出力Ｑ４の排他的論理和の出力がセレクタ３０６により選択されて、４ビットのＭ系列発生器を構成している場合を示している。４つのレジスタ３０２の出力Ｑ１〜Ｑ４は、図５（Ｂ）に示すように変化する。
【００３２】
なお、図５（Ｂ）において、シフトクロックＳＦＣＫの”０”〜”１４”の数字は、クロックパルスの数を示しており、最初の”０”は、初期データ設定時を示している。また、許容分周値ｋ１は、第１の出力Ｑ１が最下位ビットで第４の出力Ｑ４が最上位ビットとする４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”の表す値を符合付きの十進数で示している。なお、出力Ｑ４は符号も表しおり、”０”で”＋”符号を表し、”１”で”−”符号を表している。
【００３３】
初期データ設定時において、４ビットのレジスタ３０２には、下位ビットから順に”１”，”０”，”０”，”０”の初期データが設定されているとする。このとき４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”は”１，０，０，０”となり、許容分周値ｋ１は”＋１”である。
【００３４】
シフトクロックＳＦＣＫに１つのクロックパルスが発生すると各レジスタ３０２の記憶内容は、それぞれ右隣のレジスタ３０２に移行する。ただし、左端の第１のレジスタ３０２は、ＥＸＯＲ３０４の出力、すなわち、出力Ｑ３と出力Ｑ４の排他的論理和の内容に移行する。
【００３５】
具体的には、図５（Ｂ）に示すように、シフトクロックＳＦＣＫのクロックパルスが”０”から”１”となると、４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”は”１，０，０，０”から”０，１，０，０”に移行し、許容分周値ｋ１は”＋２”となる。シフトクロックＳＦＣＫのクロックパルスが”１”から”２”となると、４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”は”０，１，０，０”から”０，０，１，０”に移行し、許容分周値ｋ１は”＋４”となる。同様にして、シフトクロックＳＦＣＫのクロックパルスが０から１４まで順に変化すると、４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ３”は、順に”１，０，０，０”、”０，１，０，０”、”０，０，１，０”、”１，０，０，１”、”１，１，０，０”、”０，１，１，０”、”１，０，１，１”、”０，１，０，１”、”１，０，１，０”、”１，１，０，１”、”１，１，１，０”、”１，１，１，１”、”０，１，１，１、”、”０，０，１，１”、”０，０，０，１”となる。許容分周値ｋ１は、順に、”＋１”、”＋２”、”＋４”、”−１”、”＋３”、”＋６”、”−５”、”−２”、”＋５”、”−３”、”＋７”、”−７”、”−６”、”−４”、”−８”となる。なお、シフトクロックＳＦＣＫのクロックパルスが”１６”となると、４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”は、クロックパルスが”０”の状態と同じとなり、以後同じ変化を繰り返す。
【００３６】
このように、４ビットのＭ系列発生器３６ａは、シフトクロックＳＦＣＫのクロックパルスに従って、４ビットの出力”Ｑ１，Ｑ２，Ｑ３，Ｑ４”が”１，０，０，０”から”１，１，１，１”までの”０，０，０，０”を除く１５種類の出力に変化し、”−８”〜”＋７”までの１５種類の許容分周値ｋ１を乱数発生する。
【００３７】
なお、図５（Ｃ）に示すように、Ｍ系列発生器３６ａが４ビット以外の構成をとる場合においても、４ビットの場合と同様に、許容分周値ｋ１を乱数発生することができる。具体的には、３ビットの場合には”−４”から”＋３”まで、５ビットの場合には”−１６”から”＋１５”まで、６ビットの場合には”−３２”から”＋３１”まで、ｎビットの場合には”−２n-1”から”＋２n-1−１”、の許容分周値ｋ１を乱数発生する。
【００３８】
Ｃ．拡散量の設定：
ところで、クロックジェネレータ１０から出力されるクロックＧＣＫの周波数ｆｇは、上述したように、下式（１）で表される。
【００３９】
ｆｇ＝ｓ１・ｆｒ＝ｎ１・ｆｒ＋ｋ１・ｆｒ  …（１）
【００４０】
ここで、ｆｒは比較基準クロックＲＣＫ（図１）の周波数、ｓ１は第２の分周器２２に設定される分周値、ｎ１は基準分周値、ｋ１は許容分周値を示している。
【００４１】
クロックＧＣＫの周波数ｆｇは、上記（１）式に示すように、比較基準クロックの周波数ｆｒを基準分周値ｎ１倍することにより求められる一定の基準周波数ｆｃ（「中心周波数」と呼ぶ。）と、許容分周値ｋ１倍することにより求められる周波数変化分Δｆ（「拡散周波数」とも呼ぶ。）との和で表される。
【００４２】
許容分周値ｋ１は、上述のようにシフトクロックＳＦＣＫとしての比較クロックＦＣＫのクロックパルスに従って、Ｍ系列発生器３６ａを構成するレジスタのビット数に応じて決定される許容範囲内で変化する。このため、クロックＧＣＫの周波数ｆｇは、中心周波数ｆｃを中心として拡散周波数Δｆの範囲内で変化することになる。これにより、本実施例のクロックジェネレータ１０は周波数拡散されたクロックＧＣＫを発生することが可能となる。
【００４３】
なお、上記例では、４ビットのＭ系列発生器３６ａの初期データとして最下位ビット（左端）のレジスタ３０２に”１”を設定する場合を例に説明しているが、これに限定されるものではなく、全ビット”０”および全ビット”１”を除く種々のデータを初期データとして利用することが可能である。初期データに応じて、Ｍ系列発生器３６ａは種々の発生パターンを有する乱数データを発生することが可能である。従って、装置の状況等に応じて適切な初期データを設定するようにすればよい。
【００４４】
以上説明したように、本実施例のクロックジェネレータ１０では、Ｍ系列発生装置３６ａに設定されるべきビット数と初期データを設定することにより、中心周波数ｆｃに対して、設定されたビット数に応じて決定される拡散周波数Δｆの範囲内で周波数が変化するクロックＧＣＫを発生することができる。
【００４５】
なお、中心周波数ｆｃに対する拡散周波数Δｆ(以下、「拡散量」とも呼ぶ。)は、下式（２）で表される。
【００４６】
Δｆ／ｆｃ［％］＝（ｋ１／ｎ１）・１００  …（２）
【００４７】
上記(２)式からわかるように、拡散量Δｆ／ｆｃは、許容分周値ｋ１および基準分周値ｎ１に依存して変化する。すなわち、基準分周値ｎ１が大きいほど拡散量Δｆ／ｆｃは小さくなり、基準分周値ｎ１が小さいほど拡散量Δｆ／ｆｃは大きくなる。また、許容分周値ｋ１が小さいほど拡散量Δｆ／ｆｃは小さくなり、許容分周値ｋ１が大きいほど拡散量Δｆ／ｆｃは大きくなる。なお、許容分周値ｋ１の変化範囲は、上述したように、Ｍ系列発生器３６ａのビット数に応じて変化する。従って、拡散量Δｆ／ｆｃは、Ｍ系列発生器３６ａのビット数に応じて変化する。具体的には、ビット数が大きくなれば拡散量は大きくなり、ビット数が小さくなれば拡散量は小さくなる。なお、許容分周値ｋ１の変化範囲がより大きい方が、設定された拡散量Δｆ／ｆｃの範囲内において、クロックＧＣＫの周波数をより多くの異なった周波数に変化させることができるので、クロックＧＣｋの周波数スペクトラムのピーク値をより多く分散させて、ピーク値をより低くすることが可能である。このため、Ｍ系列発生器３６ａのビット数は、より大きく設定するほうが好ましい。ただし、Ｍ系列発生器３６ａのビット数をより大きくすると、許容分周値ｋ１が大きくなり、拡散量Δｆ／ｆｃも大きくなる。このため、クロックＧＣＫの拡散量を所望の拡散量に設定するためには、許容分周値ｋ１を決定するＭ系列発生器のビット数ｐと、基準分周値ｎ１とを適切な組み合わせに調整することが好ましい。
【００４８】
図６は、クロックジェネレータ１０の設定例を示す説明図である。設定条件として、原クロックＯＳＣＫの周波数ｆｓを１０ＭＨｚ、第１の分周器１４の分周値ｍ１を１００、基準分周値ｎ１を１０００とする。比較基準クロックＦＣＫの周波数ｆｒは、原クロックＯＳＣＫの周波数ｆｓを分周値ｍ１で除算した周波数であり、０．１ＭＨｚとなる。クロックＧＣＫの中心周波数ｆｃは比較基準クロックＦＣＫの周波数ｆｒを基準分周値ｎ１倍した周波数であり、１００ＭＨｚとなる。
【００４９】
このとき、拡散量Δｆ／ｆｃの設定値は、上記（２）式から、Ｍ系列発生器３６ａのビット数が３ビットで−０．４％〜＋０．３％、４ビットで−０．８％〜＋０．７％、５ビットで−１．６％〜＋１．５％、６ビットで−３．２％〜＋３．１％、ｎビットで−２n-1／１０％〜＋（２n-1−１）／１０％と、ビット数に応じて大きくなる。
【００５０】
なお、拡散量Δｆ／ｆｃの保証許容値は、通常、設定値の約２倍に設定することが好ましい。例えば、上記設定値の場合、ビット数が３ビットで±０．８％、４ビットで±１．６％、５ビットで±３．２％、６ビットで±６．４％、ｎビットで±２n／１０％となる。これは、以下の理由による。
【００５１】
クロックＧＣＫは、位相周波数検出器１６と、ローパスフィルタ１８と、電圧制御発振器２０と、第２の分周器２２とで構成されるＰＬＬにより生成される。このとき、第２の分周器２２の分周値ｓ１が許容分周値ｋ１に応じて変化すると、位相周波数検出器１６に入力される比較クロックＦＣＫの周波数および位相が変化するため、ＰＬＬは比較基準クロックＲＣＫに対して比較クロックＦＣＫの周波数および位相が一致するように動作する。このとき、ＰＬＬの応答特性によって、クロックＧＣＫの周波数ｆｇが大きく変化する場合がある。また、許容分周値ｋ１の変化によるクロックＧＣＫの変化は、許容分周値ｋ１の最小値から最大値あるいは最大値から最小値に変化する場合がある。この場合の変化量は、中心周波数ｆｃに対する周波数変化Δｆの約２倍である。従って、拡散量Δｆ／ｆｃの保証許容値は、これらの変化量を考慮して、設定値の約２倍に設定することが好ましい。
【００５２】
以上説明したように、本実施例のクロックジェネレータ１０は、周波数拡散されたクロックＧＣＫを発生することが可能である。また、許容分周値発生器３６を構成するＭ系列発生器３６ａに設定されるべきビット数ｐを、制御線ＣＴＬＳを介して設定することにより、拡散量を容易に調整することが可能である。
【００５３】
なお、制御線ＣＴＬＳを介して設定されるＭ系列発生器３６ａに設定されるべきビット数ｐが本発明の所定の許容条件に相当する。
【００５４】
Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５５】
上記実施例の許容分周値発生器３６は、ビット数ｎを選択設定可能なＭ系列発生器３６ａにより、選択設定されたビット数を有する許容分周値ｋ１を乱数発生する構成としているが、これに限定されるものではない。ビット数ｎを選択設定可能で、選択設定されたビット数を有する許容分周値ｋ１を乱数発生することができる種々の乱数発生器を利用することが可能である。
【００５６】
上記実施例では、クロックＧＣＫの周波数ｆｇが、基準分周値ｎ１によって決定される中心周波数ｆｃに対してプラス側およびマイナス側に周波数拡散されるように、許容分周値ｋ１を符号付きの整数とする場合を示しているが、これに限定されるものではない。基準分周値ｎ１によって決定される基準周波数を、クロックＧＣＫの周波数ｆｇに許容される最小周波数ｆｍｉｎに設定し、クロックＧＣＫの周波数ｆｇが最小周波数ｆｍｉｎに対してプラス側に周波数拡散されるように、許容分周値ｋ１を正の整数とするようにしてもよい。また、基準分周値ｎ１によって決定される基準周波数をクロックＧＣＫの最大周波数ｆｍａｘとして、クロックＧＣＫの周波数ｆｇが、最大周波数ｆｍａｘに対してマイナス側に周波数拡散されるように、許容分周値ｋ１を負の整数とするようにしてもよい。
【００５７】
なお、上記実施例では、許容分周値ｋ１としてＭ系列発生器３６ａが乱数データを発生することにより、周波数拡散されたクロックＧＣＫを発生するクロックジェネレータを説明している。しかしながら、このクロックジェネレータは、以下に示すように、周波数拡散されない単一周波数のクロックＧＣＫを発生することも可能である。
【００５８】
ビット数設定部３６ｂ（図３）にＭ系列発生器３６ａのビット数を”０”と設定して、セレクタ３０６（図４）によって、データ”０”に相当する信号Ｅ０（グランドＧＮＤに接続）を選択する。また、初期データ設定部３６ｃ（図３）に初期データを”０”と設定することにより、Ｍ系列発生器３６ａの各レジスタ３０２（図４）には初期データ”０”が記憶される。これにより、クロックＧＣＫの周波数ｆｇは、上記（１）式の第１項（ｎ１・ｆｒ）のみによって決定される。ここで、基準分周値ｎ１及び比較基準クロックＦＣＫの周波数ｆｒは一定である。したがって、このクロックジェネレータは、周波数拡散されない単一周波数のクロックＧＣＫを発生することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例としてのクロックジェネレータの構成を示すブロック図である。
【図２】第２の分周器２２に設定される分周値ｓ１の設定タイミングの例を示すタイミングチャートである。
【図３】許容分周値発生器３６の構成例を示すブロック図である。
【図４】Ｍ系列発生器３６ａの構成例を示すブロック図である。
【図５】Ｍ系列発生器３６ａの動作を示す説明図である。
【図６】クロックジェネレータ１０の設定例を示す説明図である。
【図７】クロックの周波数スペクトラムの例を示す説明図である。
【符号の説明】
１０…クロックジェネレータ
１２…発振器
１４…第１の分周器（比較基準信号分周器）
１６…位相周波数検出器（ＰＦＤ）
１８…ローパスフィルタ（ＬＰＦ）
２０…電圧制御発振器（ＶＣＯ）
２２…第２の分周器（比較信号分周器）
３２…演算装置
３４…基準分周値設定レジスタ
３６…許容分周値発生器
３６ａ…Ｍ系列発生器
３６ｂ…ビット数設定部
３６ｃ…初期データ設定部
３０２…レジスタ
３０４…ＥＸＯＲ
３０６…セレクタ
ＲＣＫ…比較基準クロック（比較基準信号）
ＦＣＫ…比較クロック(比較信号)
ＣＴＬＳ…制御線
ＯＳＣＫ…原クロック
ＯＸ…水晶振動子
ＰＡ…比較基準信号入力
ＰＢ…比較信号入力
ＰＯＵＴ…位相差出力
ＶＣＯＩＮ…制御入力
ＶＣＯＯＵＴ…出力
ＧＣＫ…クロック
ＣＫＩＮ…入力
ＣＫＯＵＴ…出力
ｍ１…分周値（比較基準信号分周値）
ｎ１…基準分周値
ｋ１…許容分周値
ｓ１…分周値（比較信号分周値）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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