(57)【特許請求の範囲】
【請求項１】
情報を貯蔵するためのアレー領域を備えた半導体メモリ装置において、
外部電源電圧と、外部電源電圧がセットアップされる間、外部電源電圧によって上昇され、セットアップされた後、一定のレベルで維持される基準電圧を受信して内部電源電圧を発生する第１電圧発生手段と、
前記内部電源電圧を受信して前記内部電源電圧のレベルより高いレベルの昇圧電圧を発生する第２電圧発生手段とを含み、
前記第１電圧発生手段は、前記基準電圧を受信して、外部電源電圧のセットアップ区間の間に前記基準電圧のレベルが前記昇圧電圧のレベルより高い時、前記昇圧電圧のレベルより所定レベルより低く設定され、前記基準電圧のレベルが前記昇圧電圧のレベルより低い時、前記基準電圧によって動くように前記昇圧電圧に制御された基準電圧を出力する負荷手段とを含むことを特徴とする半導体メモリ装置。
【請求項２】
前記第１電圧発生手段は、前記内部電源電圧と前記負荷手段からの前記制御基準電圧を受信して前記２つの電圧のレベルを比較した比較信号を発生する比較手段及び、前記比較信号に応じて前記外部電源電圧で前記内部電源電圧を駆動するための駆動手段を付加的に含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記負荷手段は、前記昇圧電圧に制御されるゲートと、前記基準電圧が印加されるドレーン及び前記比較手段に接続されたソースを有するＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記所定レベルは、前記トランジスタのスレショルド電圧のレベルに該当することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記昇圧電圧は、前記アレー領域のウェルバイアス電圧として提供されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ウェルは、Ｎ型不純物でドーピングされた領域であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
メモリセルアレーと、外部電源電圧を受信して内部電源電圧を発生する内部電源電圧発生回路と、前記内部電源電圧を受信して前記内部電源電圧より高いレベルの昇圧電圧を発生する昇圧電圧発生回路とを含む半導体メモリ装置において、
前記内部電源電圧発生回路は、
前記外部電源電圧がセットアップされる間、外部電源電圧によって上昇され、セットアップされた後、一定に維持される基準電圧を受信するための入力端子と、
前記入力端子に連結され、前記基準電圧を受信して前記昇圧電圧のレベル以下に制御された基準電圧を出力する手段と、
前記制御基準電圧と前記内部電源電圧を受信して前記２つの電圧のレベルを比較した比較信号を発生する手段と、
前記比較信号に応じて前記外部電源電圧で前記内部電源電圧を駆動するための手段とを含み、
前記制御された基準電圧は、セットアップ区間の間に前記基準電圧のレベルが前記昇圧電圧のレベルより高い時、前記昇圧電圧のレベルより所定レベル低く設定され、前記基準電圧のレベルが前記昇圧電圧のレベルより低い時、前記基準電圧によって動くことを特徴とする半導体メモリ装置。 
【請求項９】
前記制御された基準電圧を出力する手段は、前記昇圧電圧に制御されるゲートと、前記基準電圧が印加されるドレーンと、前記比較手段に接続されたソースとを有するＮＭＯＳトランジスタを含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記所定レベルは、前記トランジスタのスレショルド電圧のレベルに該当することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記昇圧電圧は、前記アレーのウェルバイアス電圧として提供されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記ウェルは、Ｎ型不純物でドーピングされた領域であることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記内部電源電圧は、前記アレーの電源として提供されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１４】
外部電源電圧より低くクランプされた第１電圧と、前記第１電圧を昇圧した第２電圧を利用する半導体装置において、
主表面を有する半導体基板と、
前記半導体基板に所定導電型を有する不純物でドーピングされた少なくとも１つ以上のウェル領域と、
前記外部電源電圧がセットアップされる間、前記外部電源電圧によって上昇され、セットアップされた後、一定に維持される基準電圧を受信してセットアップ区間の間に前記基準電圧のレベルが前記第２電圧のレベルより高い時、前記第２電圧レベルより所定レベル低く設定され、前記基準電圧のレベルが前記第２電圧のレベルより低い時、前記基準電圧によって上昇されるように前記第２電圧に制御された基準電圧を出力する負荷手段と、
前記外部電源電圧を受信して前記制御された基準電圧のレベルに比例して上昇する前記第１電圧を発生する手段と、
前記第１電圧を受信して前記ウェル領域のバイアス電圧として前記第２電圧を発生する手段とを含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記第１電圧発生手段は、前記第１電圧と前記負荷手段からの前記制御された基準電圧を受信して前記２つの電圧のレベルを比較した比較信号を発生する比較手段と、前記比較信号に応じて前記外部電源電圧で前記第１電圧を駆動するための駆動手段を付加的に含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記負荷手段は、前記第２電圧に制御されるゲートと、前記基準電圧が印加されるドレーンと、前記比較手段に接続されたソースとを有するＭＯＳトランジスタを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記ＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記所定導電型の不純物は、Ｎ型不純物であることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１９】
外部電源電圧を内部電源電圧に変換するための内部電源電圧発生回路と、前記内部電源電圧を昇圧するための昇圧回路を含むことを半導体メモリ装置の内部電源電圧制御方法において、
基準電圧を受信して外部電源電圧がセットアップされる間に、前記基準電圧のレベルが前記昇圧電圧のレベルより高い時、前記昇圧電圧のレベルより所定レベル低く設定されるように前記昇圧電圧に制御された電圧を発生する段階と、
前記基準電圧を受信して前記基準電圧のレベルが前記昇圧電圧のレベルより低い時、前記基準電圧によって動くように前記昇圧電圧に制御された電圧を発生する段階とを含むことを特徴とする内部電源電圧制御方法。
【請求項２０】
前記制御電圧に応じて前記内部電源電圧発生する段階を付加的に含むことを特徴とする請求項１９に記載の内部電源電圧制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくは外部電源電圧がセットアップされる間にＮ−ウェルから発生されるラッチ−アップ（ｌａｔｃｈ−ｕｐ）現象を根本的に防止できる半導体装置及び半導体メモリ装置の内部電源電圧発生回路及びその制御方法に関するものである。
【０００２】
【従来の技術】
図１は、内部電源電圧発生回路及び昇圧電圧発生回路によってメモリアレー領域に提供される一般的な電源供給関係を示すブロック図である。図２は、図１の点線部分を拡大した図面である。半導体メモリ装置の内部電圧（ｉｎｔｅｒｎａｌ  ｖｏｌｔａｇｅ）は、アレー用内部電源電圧、周辺回路用内部電源電圧、出力バッファ用内部電源電圧等に区分することができ、各電圧のレベルは、相互違って制御されることは、この技術分野で通常的な知識を持っている者によく知られている。
【０００３】
図１を参照すると、半導体装置が高速化及び高集積化され、半導体装置、特に半導体メモリ装置は、動作電流を減らすためアレー用基準電圧ＶＲＥＦＡを受信して外部電源電圧（ｅｘｔｅｒｎａｌ  Ｖｃｃ：以下、ＥＶＣで称する）からアレー用内部電源電圧（ｉｎｔｅｒｎａｌ  Ｖｃｃ：ＶＩＮＴＡ）を発生する内部電源電圧発生回路（ｉｎｔｅｒｎａｌ  ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｎｇ  ｃｉｒｃｕｉｔ）１００を使用する。昇圧回路（ｂｏｏｓｔｉｎｇ  ｃｉｒｃｕｉｔ）２００は、内部電源電圧発生回路１００から提供された電圧ＶＩＮＴＡより高く昇圧した昇圧電圧Ｖｐｐを発生する。
【０００４】
メモリアレー領域（ｍｅｍｏｒｙ  ａｒｒａｙ  ｒｅｇｉｏｎ）は、行と列で配列されたセルアレーで構成され、図２に示されるように、行方向に配列されたアレーの間に感知増幅回路が配列され、列方向に配列されたアレーの間にサブ−ワード駆動器（ｓｕｂ−ｗｏｒｄ  ｄｒｉｖｅｒ）が配列されている。そして、結合領域（ｃｏｎｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）が駆動器及び感知増幅回路の間に配列されている。メモリアレー領域は、この分野の通常的な知識を持っている者によく知られているため、これに対する説明は省略する。
【０００５】
昇圧電圧Ｖｐｐは、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置で、安定的なワードライン電圧の保障のため、そしてビットライン感知増幅回路でＰＭＯＳラッチと、ＮＭＯＳラッチの共有構造を具現するためセルアレーと感知増幅器回路を分離するための分離ゲート回路、ＤＲＡＭ、又はＳＲＡＭチップのロードライバ（ｒｏｗ  ｄｒｉｖｅｒ）回路及びクロックドライバ（ｃｌｏｃｋ  ｄｒｉｖｅｒ）回路等で使用される。
【０００６】
図３は、従来技術による内部電源発生回路と従来内部電源電圧をＣＭＯＳインバータ回路の電源として使用し、Ｎ−ウェルバイアス電圧で昇圧電圧を使用する時、インバータ回路で発生されるラッチ−アップ現象を防止するための回路図である。図４は、Ｐ−ＳＵＢのＮ−ウェルに形成されたＰＭＯＳトランジスタの構造及びラッチ−アップ現象を説明するための断面図である。そして、図５は、外部電源電圧が所定レベルまで上昇するセットアップ領域Ａとセットアップされた後飽和領域Ｂで基準電圧ＶＲＥＦＡ、内部電源電圧ＶＩＮＴＡ、外部電源電圧ＥＶＣ、そして昇圧電圧Ｖｐｐのレベル変化を示す図面である。
【０００７】
再び、図４を参照すると、Ｐ−ＳＵＢに形成されたＰＭＯＳトランジスタの一般的な構造として、Ｐ＋不純物でドーピングされたソース領域に内部電源電圧ＶＩＮＴＡが印加され、Ｎ−ウェル領域にはウェルバイアス電圧（ｗｅｌｌ  ｂｉａｓ  ｖｏｌｔａｇｅ）としてＮ＋不純物領域を通して昇圧電圧Ｖｐｐが印加される。図５で分かるように、外部電源電圧が決めたレベルまで上昇するセットアップ領域Ａで昇圧電圧Ｖｐｐのレベルが内部電源電圧ＶＩＮＴＡのレベルより低い区間Ｃが必然的に存在するようになる。このように必然的に発生する順バイアス区間Ｃの間に、図４に図示されたように、Ｐ＋不純物のソース領域とＮ−ウェルの間に形成されるＰＮダイオドに順バイアス条件（ｆｏｒｗａｒｄ  ｂｉａｓ
ｃｏｎｄｉｔｉｏｎ）が形成される。
【０００８】
これによって、デバイスに致命的なラッチ−アップ現象が発生する。これを改善するための従来技術は、図３に図示されたように、昇圧電圧Ｖｐｐでウェル、即ちボディがバイアスされる時、内部電源電圧ＶＩＮＴＡとＰＭＯＳトランジスタのソースの間にラッチ−アップ防止用ＮＭＯＳトランジスタを挿入することによっセットアップ領域Ａで順バイアス条件が形成される区間Ｃの間にラッチ−アップが発生することが防止できる。
【０００９】
一般的に、ＰＭＯＳトランジスタを形成するためのＮ−ウェルのバイアス電圧が相互違う場合、例えば内部電源電圧ＶＩＮＴＡと昇圧電圧Ｖｐｐで各々バイアスさせるため、相互違うＮ−ウェルに各々ＰＭＯＳトランジスタを形成するようになる。このような場合、スペースルール（ｓｐａｃｅ  ｒｕｌｅ）によって各Ｎ−ウェルの間にスペースが保障されなければならないため、レイアウト面積が増加するようになる。
【００１０】
これと反対に、相互違うバイアス電圧でバイアスされるＮ−ウェルをウェルバイアス電圧のうち、一番高いバイアス電圧、例えば内部電源電圧より高いレベルの昇圧電圧でバイアスする場合、前述のスペースルールによるレイアウト面積は増加しない。
【００１１】
しかし、ウェルバイアス電圧として昇圧電圧Ｖｐｐが印加される場合、セットアップ領域Ａでラッチ−アップ現象（例えば、図４でＰＭＯＳトランジスタのソース領域とＮ−ウェルの間のダイオードに順バイアス条件が形成されること）を防止するため、図３に図示されたように、Ｎ−ウェルに形成される全てのＰＭＯＳトランジスタのソースと内部電源電圧ＶＩＮＴＡの間にラッチ−アップ防止用ＮＭＯＳトレンシスターを挿入すべきで、その結果、ラッチ−アップ防止用トランジスタのレイアウトによる面積もなお増加するようになる。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、外部電源電圧のセットアップ区間の間に内部電源電圧より高いレベルの昇圧電圧でバイアスされるＮ−ウェルで必然的に発生されるラッチ−アップ現象を根本的に防止できる半導体メモリ装置の内部電源電圧発生回路及びその制御方法を提供することである。
【００１３】
本発明の他の目的は、半導体メモリ装置のレイアウトを減少させることができる内部電源電圧発生回路及びその制御方法を提供することである。
【００１４】
【課題を解決するための手段】
上述のような目的を達成するための本発明の一つの特徴によると、情報を貯蔵するためのアレー領域を備えた半導体メモリ装置において、外部電源電圧と、外部電源電圧がセットアップされる間、外部電源電圧によって上昇され、セットアップされた後、一定のレベルで維持される基準電圧を受信して内部電源電圧を発生する第１電圧発生手段と、内部電源電圧を受信して内部電源電圧のレベルより高いレベルの昇圧電圧を発生する第２電圧発生手段を含み、
第１電圧発生手段は、基準電圧を受信して外部電源電圧のセットアップ区間の間に基準電圧のレベルが昇圧電圧のレベルより高い時、昇圧電圧のレベルより所定レベルより低く設定され、基準電圧のレベルが昇圧電圧のレベルより低い時、基準電圧によって動くように昇圧電圧に制御された基準電圧を出力する負荷手段とを含む。
【００１５】
この望ましい態様において、第１電圧発生手段は、内部電源電圧と負荷手段からの制御基準電圧を受信して２つの電圧のレベルを比較した比較信号を発生する比較手段と、比較信号に応じて外部電源電圧で内部電源電圧を駆動するための駆動手段を付加的に含む。
【００１６】
この望ましい態様において、負荷手段は、昇圧電圧に制御されるゲートと、基準電圧が印加されるドレーン及び比較手段に接続されたソースを有するＭＯＳトランジスタを含む。
【００１７】
この望ましい態様において、ＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタで構成される。
【００１８】
この望ましい態様において、所定レベルは、トランジスタのスレショルド電圧のレベルに該当する。
【００１９】
この望ましい態様において、昇圧電圧は、アレー領域のウェルバイアス電圧として提供される。
【００２０】
この望ましい態様において、ウェル（ｗｅｌｌ）は、Ｎ型不純物でドーピングされた領域である。
【００２１】
本発明の他の特徴によると、メモリセルアレーと、外部電源電圧を受信して内部電源電圧を発生する内部電源電圧発生回路と、内部電源電圧を受信して内部電源電圧より高いレベルの昇圧電圧を発生する昇圧電圧発生回路を含む半導体メモリ装置において、内部電源電圧発生回路は、外部電源電圧がセットアップされる間、外部電源電圧によって上昇され、セットアップされた後、一定に維持される基準電圧を受信するための入力端子と、入力端子に連結され、基準電圧を受信して昇圧電圧に制御された基準電圧を出力する手段と、制御基準電圧と内部電源電圧を受信して２つの電圧のレベルを比較した比較信号を発生する手段と、比較信号に応じて外部電源電圧で内部電源電圧を駆動するための手段とを含む。
【００２２】
この望ましい態様において、制御された基準電圧は、セットアップ区間の間に基準電圧のレベルが昇圧電圧のレベルより高い時、昇圧電圧のレベルより所定レベル低く設定され、基準電圧のレベルが昇圧電圧のレベルより低い時、基準電圧によって動く。
【００２３】
この望ましい態様において、制御された基準電圧を出力する手段は、昇圧電圧に制御されるゲートと、基準電圧が印加されるドレーン及び比較手段に接続されたソースを有するＮＭＯＳトランジスタを含む。
【００２４】
この望ましい態様において、所定レベルは、トランジスタのスレショルド電圧のレベルに該当する。
【００２５】
この望ましい態様において、昇圧電圧は、アレーのウェルバイアス電圧として提供される。
【００２６】
この望ましい態様において、ウェルは、Ｎ型不純物でドーピングされた領域である。
【００２７】
この望ましい態様において、内部電源電圧は、アレーの電源として提供される。
【００２８】
本発明の他の特徴によると、外部電源電圧より低くクランプされた第１電圧と、第１電圧を昇圧した第２電圧を利用する半導体装置において、主表面を有する半導体基板と、半導体基板に所定導電型を有する不純物でドーピングされた少なくとも１つ以上のウェル領域と、外部電源電圧がセットアップされる間、外部電源電圧によって上昇され、セットアップされた後、一定に維持される基準電圧を受信してセットアップ区間の間に基準電圧のレベルが第２電圧のレベルより高い時、第２電圧レベルより所定レベル低く設定され、基準電圧のレベルが第２電圧のレベルより低い時、基準電圧によって上昇されるように第２電圧に制御された基準電圧を出力する負荷手段と、外部電源電圧を受信して制御された基準電圧のレベルに比例して上昇する第１電圧を発生する手段と、第１電圧を受信してウェル領域のバイアス電圧として第２電圧を発生する手段とを含む。
【００２９】
この望ましい態様において、第１電圧発生手段は、第１電圧と負荷手段からの制御された基準電圧を受信して２つの電圧のレベルを比較した比較信号を発生する比較手段と、比較信号に応じて外部電源電圧で第１電圧を駆動するための駆動手段を付加的に含む。
【００３０】
この望ましい態様において、負荷手段は、第２電圧に制御されるゲートと、基準電圧が印加されるドレーン及び比較手段に接続されたソースを有するＭＯＳトランジスタを含む。
【００３１】
この望ましい態様において、ＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタで構成される。
【００３２】
この望ましい態様において、所定導電型の不純物は、Ｎ型不純物である。
【００３３】
本発明の他の特徴によると、外部電源電圧を内部電源電圧に変換するための内部電源電圧発生回路と、内部電源電圧昇圧するための昇圧回路を含む半導体メモリ装置の内部電源電圧制御方法において、基準電圧を受信して外部電源電圧がセットアップされる間に、基準電圧のレベルが昇圧電圧のレベルより高い時、昇圧電圧のレベルより所定レベル低く設定されるように昇圧電圧に制御された電圧を発生する段階と、基準電圧を受信して基準電圧のレベルが昇圧電圧のレベルより低い時、基準電圧によって動くように昇圧電圧に制御された電圧を発生する段階とを含む。
【００３４】
この望ましい態様において、制御電圧に応じて内部電源電圧発生する段階を付加的に含む。
【００３５】
このような回路及び方法によって、外部電源電圧が一定レベルまで設定されるセットアップ領域及び一定レベルで維持される飽和領域で内部電源電圧ＶＩＮＴＡがいつも昇圧電圧Ｖｐｐより低いレベルで維持されるようにできる。
【００３６】
【発明の実施の形態】
図６を参照すると、本発明の新規な内部電源電圧発生回路は負荷１１０を含み、負荷１１０は基準電圧ＶＲＥＦＡを受信して昇圧電圧Ｖｐｐに制御された基準電圧ＶＲＥＦＡ’を発生する。制御された基準電圧ＶＲＥＦＡ’は、外部電源電圧ＥＶＣがセットアップされる区間Ａの間に基準電圧ＶＲＥＦＡのレベルが昇圧電圧Ｖｐｐのレベルより高い時、昇圧電圧Ｖｐｐのレベルより所定レベル（例えば、ＮＭＯＳトランジスタスレショルド（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ：以下Ｖｔｈ）レベル）だけ低く設定される。
【００３７】
そして、基準電圧ＶＲＥＦＡのレベルが昇圧電圧Ｖｐｐのレベルより低い時、基準電圧ＶＲＥＦＡによって動く特性を有する。それゆえ、図３で、Ｎ−ウェルのバイアス電圧として昇圧電圧Ｖｐｐを印加しても、セットアップ領域Ａの間に内部電源電圧ＶＩＮＴＡが印加されるＰＭＯＳトランジスタのソース領域とＮ−ウェルの間に順バイアス条件が形成されないため、ラッチ−アップ現象を根本的に防止することができる。
【００３８】
図６は、本発明の望ましい実施形態による内部電源電圧発生回路を示す回路図である。図７は、本発明による内部電源電圧をＣＭＯＳインバータ回路の電源で使用し、ボディ（ウェル）バイアス電圧で昇圧電圧を使用する時、従来ラッチ−アップ防止用トランジスタを除去してもラッチ−アップ現象が発生しないことを説明するための回路図である。そして、図８は、セットアップ領域Ａ及び飽和領域Ｂ電圧ＶＲＥＦＡ、内部電源電圧ＶＩＮＴＡ、外部電源電圧ＥＶＣ、そして昇圧電圧Ｖｐｐのレベル変化を示す断面図である。
【００３９】
再び、図６を参照すると、本発明による内部電源電圧発生回路１００は、負荷（ｌｏａｄ）１１０、比較部（ｃｏｍｐａｒｉｓｏｎ  ｓｅｃｔｉｏｎ）１２０、そして駆動部（ｄｒｉｖｉｎｇｓｅｃｔｉｏｎ）１３０とを含む。
【００４０】
本発明の実施形態による負荷１１０は、１つのＮＭＯＳトランジスタＭ１で構成され、トランジスタＭ１は基準電圧ＶＲＥＦＡが印加されるドレーンと比較部１２０に接続されたソース及び昇圧電圧Ｖｐｐに制御されるゲートを有する。結果として、トランジスタＭ１を通して比較部に伝達される基準電圧ＶＲＥＦＡのレベルはセットアップされる間、可変される昇圧電圧Ｖｐｐのレベルによって制御される。例えば、セットアップ領域Ａで基準電圧ＶＲＥＦＡが昇圧電圧Ｖｐｐのレベルより高い時、比較部１２０に伝達される基準電圧ＶＲＥＦＡ’のレベルは、昇圧電圧ＶｐｐのレベルでトランジスタＭ１のスレショルド電圧Ｖｔｈが減圧されたレベルＶｐｐ−Ｖｔｈである。従って、減圧されたレベルＶｐｐ−Ｖｔｈを受信した比較部１２０及び駆動部１３０は、それに対応するレベルの内部電源電圧ＶＩＮＴＡを発生する。
【００４１】
比較部１２０は、内部電源電圧ＶＩＮＴＡと負荷１１０からの電圧ＶＲＥＦＡ’を受けて２つの電圧ＶＩＮＴＡ及びＶＲＥＦＡ’のレベルを比較した比較信号ＳＣＯＭＰを発生し、各々がゲート、ソース／ドレーンを有する２つのＰＭＯＳトランジスタＭ２及びＭ３と３つのＮＭＯＳトランジスタＭ４、Ｍ４及びＭ５からなっている。ＰＭＯＳトランジスタＭ２のソースは、外部電源電圧ＥＶＣが印加される第１電源端子１０に連結され、そのもののドレーンは、比較部１２０の出力端子１４に接続される。ＰＭＯＳトランジスタＭ３のソースは、第１電源端子１０に連結され、そのもののドレーン及びゲートは、相互接続されてトランジスタＭ２のゲートに共通接続されている。
【００４２】
ＮＭＯＳトランジスタＭ４のゲートは、アクティブ抵抗（ａｃｔｉｖｅ  ｌｏａｄ）として作用するＮＭＯＳトランジスタＭ１のソースに接続され、ドレーンは比較部１２０の出力端子１４に接続され、ソースは外部電源電圧ＥＶＣに制御されるトランジスタＭ６のチャンネルを通して設置電位Ｖｓｓを受け入れるための第２電源端子１２に接続される。ＮＭＯＳトランジスタＭ５のゲートは、内部電源電圧ＶＩＮＴＡの出力のための出力端子１６に接続され、そのドレーンはトランジスタＭ３のドレーンに接続され、そのソースは外部電源電圧ＥＶＣに制御されるトランジスタＭ６を通して第２電源端子１４に接続される。
【００４３】
駆動部１３０は、比較部１２０からの比較信号ＳＣＯＭＰに応じて外部電源電圧ＥＶＣで内部電源電圧ＶＩＮＴＡを駆動し、ＰＭＯＳトランジスタＭ７からなっている。ＰＭＯＳトランジスタＭ７は比較部１２０の出力端子１４に制御されるゲートと第１電源端子１０に接続されたソース及び内部電源電圧ＶＩＮＴＡの出力のための出力端子１６に接続されたドレーンを有する。例えばトランジスタＭ７は内部電源電圧ＶＩＮＴＡのレベルを一定に維持される比較信号ＳＣＯＭＰのレベルによって第２電源端子１０から出力端子１６に供給される電流の量を制御するようになる。
【００４４】
本発明による動作が以下説明される。再び図８を参照すると、基準電圧ＶＲＥＦＡは外部電源電圧ＥＶＣが一定レベルまで上昇するセットアップ領域Ａで外部電源電圧ＥＶＣによって上昇され、飽和領域で一定レベルで維持される。外部電源電圧ＥＶＣがセットアップされる区間Ａの間、基準電圧ＶＲＥＦＡが昇圧電圧Ｖｐｐより高いレベルで維持される時、図６の負荷１１０を通して比較部１２０に伝達される制御された基準電圧ＶＲＥＦＡ’のレベルは、図８に図示されるように負荷１１０を構成するトランジスタのスレショルド電圧だけ減圧されたレベルである。これによって、内部電源電圧ＶＩＮＴＡもなお制御された基準電圧ＶＲＥＦＡ’によって昇圧電圧Ｖｐｐより低いレベルに維持されながら上昇する。
【００４５】
この時、図４及び図７で分かるように、ＰＭＯＳトランジスタソースとＮ−ウェルの間のＰＮ接合には順バイアス条件が形成されない。言い換えると、Ｐ＋でドーピングされたソース領域に印加される内部電源電圧ＶＩＮＴＡのレベルがＮ＋でドーピングされた不純物領域を通してＮ−ウェルに印加される昇圧電圧Ｖｐｐのレベルより低いため、ＰＮ接合の間に逆バイアスがかかるようになる。結果として、本発明による内部電源電圧発生回路１００を通して得られた内部電源電圧ＶＩＮＴＡを使用する場合、上昇電圧ＶｐｐでバイアスされたＮ−ウェルで必然的に発生するラッチ−アップ現象を根本的に解決できる。付け加えると、内部電源電圧ＶＩＮＴＡとＰＭＯＳトランジスタの間に図３のラッチ−アップ防止用ＮＭＯＳトランジスタを使用する必要がないため、レイアウト面で負担が減るようになる。
【００４６】
以後、外部電源電圧ＥＶＣがセットアップ区間Ａ及び飽和区間Ｂの間、基準電圧ＶＲＥＦＡが昇圧電圧Ｖｐｐより低いレベルで維持される時、正常的な動作が行われる。
【００４７】
前述のように、セットアップ領域Ａの間で昇圧電圧Ｖｐｐが基準電圧ＶＲＥＦＡより低い時、昇圧電圧Ｖｐｐより低く、例えばＶｐｐ−Ｖｔｈのレベルで制御され、昇圧電圧Ｖｐｐが基準電圧ＶＲＥＦＡより高い時、基準電圧ＶＲＥＦＡによって上昇するように内部電源電圧ＶＩＮＴＡを制御することによって、全てのＮ−ウェルを昇圧電圧Ｖｐｐでバイアスしても内部電源電圧ＶＩＮＴＡを使用するＰＭＯＳトランジスタのソース領域とＮ−ウェル領域のＰＮ接合に順バイアス条件が形成されない。結果として、従来技術の場合、セットアップ時、Ｎ−ウェルで必然的に発生されたラッチ−アップ現象は、図６に図示された本発明による内部電源電圧発生回路１００によって制御された内部電源電圧ＶＩＮＴＡを利用して根本的に解決できる。
【００４８】
付け加えて、従来の場合、相互に違うレベルの電圧でバイアスされる各Ｎ−ウェルの間のスペースを保障するためレイアウトが増加したが、本発明による内部電源電圧ＶＩＮＴＡを利用する場合、１つのＮ−ウェルにＰＭＯＳトランジスタを形成し、そのもののウェルバイアス（又は、バックバイアス−ｂａｃｋ  ｂｉａｓ）で昇圧電圧Ｖｐｐを提供すると、ウェルの間のスペースによるレイアウトの増加を減らすことができる。
【００４９】
これと反対に、相互に違うレベルの電圧にバイアスされるＮ−ウェルを使用しても本発明による内部電源電圧ＶＩＮＴＡを利用する場合、Ｎ−ウェルに形成されたＰＭＯＳトランジスタのソース領域と昇圧電圧Ｖｐｐが印加されるウェルのＰＮ接合に順バイアス条件が満足されないため、Ｎ−ウェルに形成される全てのＰＭＯＳトランジスタのソースと内部電源電圧ＶＩＮＴＡの間に図３に図示されたラッチ−アップ防止用ＮＭＯＳトランジスタを形成する必要がない。従ってそれに伴うレイアウトの負担が減る。
【００５０】
前者の場合、本来内部電源電圧ＶＩＮＴＡをウェルバイアス電圧として利用したトランジスタのスレショルド電圧はバイアス電圧が昇圧電圧で高めるため多少増加するが、イオン注入量及びサイズ調節を通して補償することができる。このように、２つの場合において、本発明による内部電源電圧ＶＩＮＴＡを利用する場合、レイアウトの負担を減らすだけではなく、根本的にラッチ−アップ現象が防止できる。
【００５１】
【発明の効果】
外部電源電圧が一定レベルまでセットアップされる間に内部電源電圧ＶＩＮＴＡより高いレベルの昇圧電圧ＶｐｐでバイアスされるＮ−ウェルで必然的に発生されるラッチ−アップ現象は、セットアップ領域Ａ及び飽和領域Ｂで、いつも内部電源電圧ＶＩＮＴＡを昇圧電圧Ｖｐｐより低く維持することによって根本的に防止することができる。
【図面の簡単な説明】
【図１】  内部電源電圧発生回路及び昇圧電圧発生回路によってメモリアレー領域に提供される一般的な電源供給関係を示すブロック図である。
【図２】  図１の点線部分を拡大した図面である。
【図３】  従来の技術による内部電源発生回路と従来内部電源電圧をＣＭＯＳインバータ回路の電源で使用し、Ｎ−ウェルバイアス電圧で昇圧電圧を使用する時、インバータ回路で発生されるラッチ−アップ現象を防止するための回路図である。
【図４】  Ｐ−ＳＵＢのＮ−ウェルに形成されたＰＭＯＳトランジスタの構造及びラッチ−アップ現象を説明するための断面図である。
【図５】  外部電源電圧が所定レベルまで上昇するセットアップ領域Ａとセットアップされた後飽和領域Ｂで基準電圧、内部電源電圧、外部電源電圧、そして昇圧電圧のレベル変化を示す図面である。
【図６】  本発明の望ましい実施形態による内部電源電圧発生回路を示す回路図である。
【図７】  本発明による内部電源電圧をＣＭＯＳインバータ回路の電源で使用し、ボディ（ウェル）バイアス電圧で昇圧を使用する時、従来ラッチ−アップ防止用トランジスタを除去してもラッチ−アップ現象が発生されないことを説明するための回路図である。
【図８】  セットアップ領域Ａ及び飽和領域Ｂで基準電圧、内部電源電圧、外部電源電圧、そして昇圧電圧のレベル変化を示す図面である。
【符号の説明】
１００：内部電源電圧発生回路
１１０：負荷
１２０：比較部
１３０：駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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