(57)【特許請求の範囲】
【請求項１】
走査電極群とデータ電極群との交差部で画素を形成するコレステリック液晶表示素子と、前記走査電極群の走査電極を複数の走査電極よりなるブロックとして順次選択し、選択期間における前記ブロックの複数の走査電極に、複数の直交周期を有する符号化された駆動電圧を同時に印加するとともに、前記データ電極群のデータ電極にそれぞれ対応する符号化されたデータ電圧を前記駆動電圧に同期して印加する駆動回路とを備えたことを特徴とするコレステリック液晶表示装置。
【請求項２】
選択期間内の画素に印加される実効電圧に対する液晶の応答時間が、前記直交周期以上選択期間以下であることを特徴とする請求項１記載のコレステリック液晶表示装置。
【請求項３】
前記選択期間に先立って初期配向に遷移させるためのリセット期間を設けたことを特徴とする請求項１または２に記載のコレステリック液晶表示装置。
【請求項４】
前記リセット期間が、前記ブロックの全部に同時に与えられることを特徴とする請求項３記載のコレステリック液晶表示装置。
【請求項５】
前記リセット期間が、前記ブロックごとにずらしたタイミングで順次与えられることを特徴とする請求項３記載のコレステリック液晶表示装置。
【請求項６】
前記選択期間に続いて最終的な配向状態への遷移を補助するための保持期間を設けたことを特徴とする請求項３〜５のいずれかに記載のコレステリック液晶表示装置。
【請求項７】
前記走査電極を空間配列順にＬ本ずつｎ個の空間ブロックに分けて、１つの空間ブロックを１つのドライバＩＣで駆動するとともに、各空間ブロックから１本ずつ選ばれたｎ本の走査電極に同時に前記データ電圧を印加することを特徴とする請求項１に記載のコレステリック液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器の表示パネルや画像の記録・表示媒体として用いられるコレステリック液晶表示装置に関するものである。
【０００２】
【従来の技術】
コレステリック液晶表示装置は、外光の反射を利用して明るい表示ができること、電圧を切っても表示内容が維持できるメモリー性を有すること、メモリー性を利用して単純マトリクス駆動で大容量表示ができること、駆動にアクティブマトリクスを必要としないため樹脂などのフレキシブル基板を利用可能なことなどの特徴を有することから、近年、電子新聞や電子書籍などの電子ペーパー用の表示装置として期待を集めている。
【０００３】
コレステリック液晶は螺旋状に配向した棒状分子からなり、螺旋ピッチに対応した波長の光を反射する選択反射現象を示す。この現象を利用したものがコレステリック液晶表示素子である。この素子は、図１８にその断面構造の一例を示すように、２枚の基板１１、１２の間にそれぞれ透明電極２１、２２を介してコレステリック液晶３０を挟持したセルよりなり、セルの観察側と反対面に選択反射波長を吸収する光吸収層４１を設けたものである。以下、光吸収層４１は黒色であるものとして説明する。
【０００４】
コレステリック液晶の配向状態は、図１７（ａ）〜（ｃ）に示すように、それぞれプレーナ（Ｐ）配向、フォーカルコニック（Ｆ）配向、ホメオトロピック（Ｈ）配向の３種類を取りうる。Ｐ配向は螺旋軸が基板面にほぼ垂直に配向した状態であり、選択反射波長により呈色する。Ｆ配向は螺旋軸が基板面にほぼ平行に配向した状態であり、これは無色であるため光吸収層４１の黒色が観測される。Ｈ配向は螺旋構造が解けて分子が基板面と垂直に配向した状態であり、これも無色であるため光吸収層４１の黒色が観測される。
【０００５】
透明電極２１、２２間に電圧を印加した場合、印加電圧がＶＴ１以下ではＰ配向とＦ配向はともに安定に存在し双安定性を示す。これより電圧を上げていくとＦ配向には変化はないが、Ｐ配向は徐々にＦ配向に遷移し、電圧ＶＴ２以上では完全にＦ配向に遷移する。さらに高い電圧ＶＴ３以上を印加すると、Ｈ配向に遷移しはじめ、電圧ＶＴ４以上では完全にＨ配向に遷移する。Ｆ配向状態から電圧を急激に除去してもＦ配向が維持されるが、Ｈ配向状態から電圧を急激に除去するとＰ配向に遷移する。
【０００６】
以上の遷移特性の結果として、図２０に示すように時間Ｔの間だけ電圧を印加して一定時間経過後に反射率を測定すると、図２１のような電圧−反射率特性が得られる。すなわち、初期配向がＰ配向の場合、電圧ＶＴ１以下では高反射率を示し、ＶＴ１以上ＶＴ２以下では徐々に反射率が低下し、ＶＴ２以上ＶＴ３以下では低反射率を示し、ＶＴ３以上ＶＴ４以下では反射率が上昇し、ＶＴ４以上では初期配向と同じ高反射率を示す。一方、初期配向がＦ配向の場合、電圧ＶＴ３以下では低反射率を示し、ＶＴ３以上ＶＴ４以下では反射率が上昇し、ＶＴ４以上では高反射率を示す。
【０００７】
上記の電圧−反射率特性は電圧印加時間Ｔに依存して変化する。初期配向がＰ配向の場合、図２３に示すように、時間Ｔが短くなるにしたがって電圧−反射率特性全体が高電圧側へシフトするとともに、ＶＴ２以上ＶＴ３以下の電圧範囲での反射率が上昇する。これは時間Ｔが短くなることでＦ配向への遷移が不完全になりＦ配向とＰ配向が微視的に混合した状態となるためである。また、初期配向がＦ配向の場合、図２２に示すように、時間Ｔが短くなるにしたがってＶＴ４が高電圧側へシフトして、ＶＴ３以上ＶＴ４以下の電圧範囲が拡大する。
【０００８】
上記の電圧−反射率特性を利用して、コレステリック液晶表示装置は、走査電極とデータ電極の交差部を画素とする単純マトリクス電極を用いて画像を書き込むことができる。例として、図１９に１６×１６画素の単純マトリクスパネルの平面構成図を示す。図示のように、本パネルは、Ｒ１〜Ｒ１６からなる走査電極群２３とＣ１〜Ｃ１６からなるデータ電極群２４とを備える。
【０００９】
コレステリック液晶表示素子の駆動方法として、例えば、特開平１１−３２６８７１号公報には、ＦＣＲ（ＦｏｃａｌＣｏｎｉｃ  Ｒｅｓｅｔ）法と名付けられた書き込み方法が開示されている。この方法では、Ｆ配向に遷移させるためのリセット期間とＰ配向を書き込むための選択期間とからなる駆動電圧によって書き込みを行い、リセット期間では全走査電極に同時にＦ配向に遷移させるための駆動電圧を印加し、つづいて一走査電極ずつ順次選択電圧を与える。
【００１０】
例として、走査電極数が１６本の場合の、走査電極群２３に与える駆動電圧のタイミング図を図９に示す。図のように、リセット期間ＴｒではＶＴ４以上の電圧Ｖｒｈを与えてＨ配向に遷移させた後に、一旦電圧をゼロにして、つづいてＶＴ２以上ＶＴ３以下の電圧Ｖｒｆを与え、再び電圧をゼロにすることでＦ配向を得る。この間データ電極群２４の電圧はゼロとする。選択期間Ｔｓでは走査電極に（ＶＴ３＋ＶＴ４）／２の電圧Ｖｓを与え、それに同期してデータ電極にデータ電圧として（ＶＴ３−ＶＴ４）／２または（−ＶＴ３＋ＶＴ４）／２を与える。これにより画素には走査電圧とデータ電圧との差であるＶＴ４またはＶＴ３が印加されて、Ｐ配向またはＦ配向に選択的に遷移させることができる。リセット期間Ｔｒおよび選択期間Ｔｓ以外は走査電極への印加電圧はゼロとする。
【００１１】
ある走査電極を選択中に他の走査電極上の画素にはデータ電圧（ＶＴ３−ＶＴ４）／２または（−ＶＴ３＋ＶＴ４）／２が印加される。│（ＶＴ３−ＶＴ４）／２│＜ＶＴ１とすることで、すでに書き込んだ画素の反射率を変化させることなく全画素に書き込むことができる。走査線数をＮとすると、全書き込み時間Ｔｆは、
【００１２】
【数１】
Ｔｆ＝Ｔｒ＋Ｎ×Ｔｓ
【００１３】
とあらわされる。
別の書き込み方法として、米国特許５，７４８，２７７号明細書には、ＤＤＳ（Ｄｙｎａｍｉｃ  Ｄｒｉｖｅ  Ｓｃｈｅｍｅ）法と名付けられた方法が開示されている。ＤＤＳ法における駆動電圧波形は、図２４に示すように、一連のリセット期間Ｔｒ、選択期間Ｔｓ、保持期間Ｔｈからなる。リセット期間Ｔｒでは、電圧Ｖｒｈを印加してＨ配向に遷移させる。選択期間Ｔｓでは、電圧Ｖｓを印加して、Ｈ配向を維持するかＰ配向への遷移を開始するか選択する。保持期間Ｔｈでは、電圧Ｖｈを印加して、Ｈ配向を維持するとともにＰ配向をＦ配向に遷移させる。ＶｓがＨ配向を維持するように選ばれた場合、保持電圧Ｖｈを除去後にＰ配向に遷移して高反射率となる。一方、ＶｓがＰ配向への遷移を開始するように選ばれた場合、保持期間中にＦ配向に遷移し低反射率となる。Ｖｓ＝０およびＶｓ＝Ｖｈのときの電圧Ｖｈに対する電圧−反射率特性を図２５に示す。Ｖｓ＝０の場合、図２１における初期配向がＰ配向の場合と等しくなる。Ｖｓ＝Ｖｈの場合、Ｖｓ＝０の場合の電圧−反射率特性を低電圧側へシフトした形状となる。ＶｈはＶＴ５以上ＶＴ３以下に選ばれる。電圧Ｖｓに対する電圧−反射率特性は、図２６のようになり、ＶＴ６からＶＴ７の範囲で反射率を制御することができる。
【００１４】
この書き込み方法は単純マトリクスパネルに適用できる。例として、走査電極本数が１６本の場合の走査電極に与える駆動電圧のタイミング図を図１０に示す。走査電極にはリセット期間Ｔｒ、選択期間Ｔｓ、保持期間Ｔｈに対応した駆動電圧Ｖｒｈ、Ｖｓ、Ｖｈを、それぞれ選択期間の長さＴｓだけタイミングをずらして順次走査電極に印加する。選択期間中には走査電極には電圧（ＶＴ６＋ＶＴ７）／２が与え、それに同期してデータ電極には電圧（ＶＴ６−ＶＴ７）／２または−（ＶＴ６−ＶＴ７）／２を与える。それにより画素には走査電圧とデータ電圧との差であるＶＴ６またはＶＴ７が印加されてＰ配向またはＦ配向に選択的に遷移させることができる。│（ＶＴ６−ＶＴ７）／２│＜ＶＴ１とすることで、すでに書き込んだ画素の反射率を変化させることなく全画素に書き込むことができる。全書き込み時間Ｔｆは、
【００１５】
【数２】
Ｔｆ＝Ｔｒ＋Ｎ×Ｔｓ＋Ｔｈ
【００１６】
で与えられる。
ＦＣＲ法、ＤＤＳ法のいずれも、コレステリック液晶のメモリー性を利用して、すでに書き込んだ画素の反射率を変化させることなく次の走査電極上の画素に書き込むことができる。このため、走査電極の本数に制限がなく大容量表示が可能となる。
【００１７】
【発明が解決しようとする課題】
ＦＣＲ法、ＤＤＳ法のいずれも走査電極の本数が増大するにしたがって全書き込み時間Ｔｆが増加する。この場合、（数１）及び（数２）の第２項の寄与、すなわち選択期間の項Ｎ×Ｔｓが支配的となる。選択期間Ｔｓの長さは、液晶の物性定数、セルパラメータ、印加電圧等に依存するため一概には言えないが、通常、ＦＣＲ法で１〜１０ｍｓ／ｌｉｎｅ、ＤＤＳ法で０．３〜数ｍｓ／ｌｉｎｅである。たとえば、走査線数が１０００本の場合、書き換え時間はＦＣＲ法で１〜１０秒、ＤＤＳ法で０．３〜数秒となる。低温では液晶の粘度上昇に起因してさらに数倍の時間がかかる。用途によってはこの書き換え時間では必ずしも十分ではなく、さらなる書き換え時間の短縮が望まれていた。
【００１８】
ＦＣＲ法の場合、選択期間Ｔｓの長さは液晶の粘度、配向弾性定数、誘電異方性等に依存するが、これら物性定数による改善には限度があった。また、図２２に示すように、駆動電圧を上げることで選択時間の短縮が可能であるが、駆動電圧の上昇は駆動回路のコスト高や、電極間の短絡による歩留まり低下、消費電力の増大などの問題を生ずる。また、駆動電圧を上げて選択時間を短くすると、データ電極への印加電圧│（ＶＴ３−ＶＴ４）／２│がＶＴ１を超えてクロストークを生ずるという問題も発生する。ＤＤＳ法の場合、選択期間の長さは液晶の粘度、配向弾性定数等の物性定数だけで決まるが、これらによる選択時間の短縮にも限度があった。
【００１９】
従って本発明の目的は、高速に書き換え可能なコレステリック液晶表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的は、走査電極群とデータ電極群との交差部で画素を形成するコレステリック液晶表示素子と、前記走査電極群の走査電極を複数の走査電極よりなるブロックとして順次選択し、選択期間における前記ブロックの複数の走査電極にそれぞれ対応する符号化された駆動電圧を同時に印加するとともに、前記データ電極群のデータ電極にそれぞれ対応する符号化されたデータ電圧を前記駆動電圧に同期して印加する駆動回路とを備えたコレステリック液晶表示装置により、達成される。
【００２１】
ここで、前記駆動電圧は、前記選択期間の５０％以上の時間、ホメオトロピック配向への遷移電圧以上の電圧波高値を有し、直交関数又は実質的な直交関数を用いて符号化されたものを使用することができる。直交関数としては、例えば、＋１と−１を要素とするものを用いることができるが、これに限定されるものではない。また、前記データ電圧は、直交関数又は実質的な直交関数に画素データ値を乗じて符号化されたものとすることができる。
【００２２】
前記選択期間は、直交関数の直交条件の成立時間である直交周期を複数含むようにすることができる。選択期間内の画素に印加される実効電圧に対する液晶の応答時間は、前記直交周期以上選択期間以下とされる。また、非選択期間内の画素に印加される実効電圧は、プレーナ配向とフォーカルコニック配向との双安定状態を維持可能な閾値電圧より小さくされる。
【００２３】
また、前記選択期間に先立って初期配向に遷移させるためのリセット期間を設けることができる。このリセット期間は、前記ブロックの全部に同時に与えられ、又は前記ブロックごとにずらしたタイミングで順次与えられる。また、前記選択期間に続いて最終的な配向状態への遷移を補助するための保持期間を設けることができる。前記ブロックは、隣接した複数の走査電極ではなく、空間的に離散した複数の走査電極より構成することができる。
【００２４】
本発明に係る画像書き込み装置は、走査電極群とデータ電極群との交差部で画素を形成するコレステリック液晶表示素子に画像を書き込む装置であって、直交関数を発生する直交関数発生回路と、前記直交関数をレベルシフトして前記走査電極群の複数の走査電極ごとに順次印加する走査電圧を生成する走査電圧合成回路と、前記直交関数に画素データ値を乗じた値をレベルシフトして前記データ電極群のデータ電極に印加するデータ電圧を生成するデータ電圧合成回路とを備える。本装置には、前記走査電圧を前記走査電極群の空間的に離散した複数の走査電極ごとに印加可能な走査電極ドライバを備えることができる。また、前記走査電圧の印加に先だってリセット波形を前記走査電圧合成回路及びデータ電圧合成回路を介して印加するリセット波形発生回路を備えることができる。さらに、前記画素データ値として任意の位相ずれを有する波形を印加することにより、階調表示が可能となる。
【００２５】
本発明に係る画像書き込み方法は、走査電極群とデータ電極群との交差部で画素を形成するコレステリック液晶表示素子に画像を書き込む方法であって、前記走査電極群の走査電極を複数の走査電極よりなるブロックとして順次選択し、前記選択したブロックにおける複数の走査電極にそれぞれ対応する符号化された駆動電圧を同時に印加するとともに、前記データ電極群のデータ電極にそれぞれ対応する符号化されたデータ電圧を前記駆動電圧に同期して印加するものである。ここで、前記駆動電圧は、＋１と−１を要素とする直交関数をレベルシフトして得ることができる。
【００２６】
このように構成することにより、本発明では、Ｌ本（Ｌは２以上の整数）の走査電極に同時に画像を書き込むことができ、これにより選択期間の長さを実質的に最大で１／Ｌに短縮することができる。したがって、全体として書き換え時間が短縮され、高速に書き換え可能なコレステリック液晶表示装置を得ることができる。
【００２７】
【発明の実施の形態】
以下、本発明に係るコレステリック液晶表示装置の実施形態を走査電極数が１６本の場合を例にとって説明する。
【００２８】
＜実施形態１＞
図１は、本発明に係るコレステリック液晶表示装置の一実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では、走査電極Ｒ１〜Ｒ１６を、Ｌ＝４本の走査電極を１ブロックとする４つのブロックに分割する。各ブロックには順次選択期間Ｔｓにおいて駆動電圧が印加される。１つの選択期間Ｔｓで１つのブロックを選択し、選択されたブロックでは４本の走査電極に同時に駆動電圧Ｖｓ（又は−Ｖｓ）を印加する。選択されていないブロックの走査電極には電圧ゼロを与える。従って、この場合、全書き換え時間Ｔｆは、Ｔｆ＝４×選択期間Ｔｓとなる。
【００２９】
ブロック内の走査電極間のクロストークを防止するために、＋１および−１を要素とする直交関数Ｉｉ（ｔ）よりなる符号化された（時系列パターンを有する）駆動電圧を印加する。ここで、ｉは、１ブロックを形成するＬ本の走査電極中ｉ番目の走査電極を意味する。Ｉｉ（ｔ）は直交関数なので下記の関係が成立する。
【００３０】
【数３】
∫Ｉｉ（ｔ）・Ｉｊ（ｔ）ｄｔ＝０  （ｉ≠ｊ）
【００３１】
Ｌ＝２、４、８、１６の直交関数を図１１（ａ）〜（ｄ）に例示する。図１１はアダマール行列であり、行方向が時間で列方向が走査電極を表す。また、図１１はＬ行Ｌ列の正方行列であるが、（数３）の直交関係が成立すれば正方行列でなくても構わない。図１１の行列は、任意の２列の入れ替え、あるいは任意の行の極性反転に対して上記直交関係が維持されるので、Ｉｉ（ｔ）としてこのような操作を行った後の関数を用いてもよい。また、Ｌとして２のべき乗を例示したが、たとえば、Ｌ＝８の直交関数の中から任意の６つ、または７つの直交関数を選ぶことによって、Ｌ＝６やＬ＝７といった２のべき乗以外の直交関数を作ることもできる。時間軸方向のＬ個の要素は、時間Ｔｓ／Ｌを単位時間として順次電圧印加して時間Ｔｓ内にすべての要素を印加する。互いに極性反転したものであれば正弦波、三角波、のこぎり波など任意の波形を対応させることができる。ただし、実効電圧値を最大とするために、ここに例示した波形が好ましい。
【００３２】
直交関数の要素＋１および−１に対応する実際の印加波形としては、図１２（ａ）のような極性反転した直流矩形波や、図１２（ｂ）に示すような極性反転した対称矩形波を用いることができる。あるいは極性反転した対称矩形波よりなるバースト波形を用いてもよい。コレステリック液晶３０への長時間の直流電圧の印加は閾値電圧の変動や液晶の劣化を招くため、選択電圧波形の選択時間内での時間平均値はゼロとすることが望ましい。したがって、図１２（ａ）の直流矩形波を用いる場合には、∫（ｔ＝０〜Ｔｓ）Ｉｉ（ｔ）ｄｔ＝０となる直交関数Ｉｉ（ｔ）の使用が好ましい。また、図１２（ｂ）の対称矩形波を用いる場合には、この条件は自動的に満たされるので、∫（ｔ＝０〜Ｔｓ）Ｉｉ（ｔ）ｄｔ≠０となる直交関数を用いてもよい。
【００３３】
同時選択されたＬ本の走査電極のうち、ｉ番目の走査電極に印加する駆動電圧Ｒｉ（ｔ）を、直交関数Ｉｉ（ｔ）にＶｓを乗じた値として与える。一方、同期して与えるデータ電圧Ｃ（ｔ）は、直交関数Ｉｉ（ｔ）に画素データ値Ｕｉを乗じた値のｉ＝１〜Ｌの総和として与える。
【００３４】
【数４】
Ｒｉ（ｔ）＝Ｖｓ・Ｉｉ（ｔ）
Ｃ（ｔ）＝Σ（ｉ＝１〜Ｌ）Ｕｉ・Ｉｉ（ｔ）
【００３５】
ｉ番目の走査電極上の画素には選択期間中に｛Ｒｉ（ｔ）−Ｃ（ｔ）｝の電圧が加わる。したがって選択期間中に画素に加わる実効電圧Ｖｉは、
Ｖｉ＝｛１／Ｔｓ・∫（Ｒｉ（ｔ）−Ｃ（ｔ））２ｄｔ｝１／２
となる。積分範囲は［０、Ｔｓ］である。ここで、
【００３６】
【数５】
∫（Ｒｉ（ｔ）−Ｃ（ｔ））２ｄｔ
＝∫Ｒｉ（ｔ）２ｄｔ＋∫Ｃ（ｔ）２ｄｔ−２∫Ｒｉ（ｔ）・Ｃ（ｔ）ｄｔ
第１項＝Ｖｓ２∫Ｉｉ（ｔ）２ｄｔ＝Ｖｓ２・Ｔｓ
第２項＝∫｛ΣＵｉ・Ｉｉ（ｔ）｝２ｄｔ＝Ｔｓ・ΣＵｉ２
第３項＝−２Ｖｓ・∫Ｉｉ（ｔ）・ΣＵｊ・Ｉｊ（ｔ）ｄｔ
＝−２Ｖｓ・Ｕｉ・Ｔｓ
【００３７】
である。したがって、
Ｖｉ＝｛Ｖｓ２＋ΣＵｉ２−２Ｖｓ・Ｕｉ｝１／２
で与えられる。Ｕｉは絶対値が表示画像情報にかかわらず一定値Ｖｄとなるように選ぶ。すなわち、Ｕｉとして＋Ｖｄまたは−Ｖｄを与えるとすると、第２項はＬ・Ｖｄ２となる。したがって選択期間中にＶｓとＶｄを一定に維持すれば、ＶｉはＵｉを与えることで一意的に決定することができ、原理的に同時選択する走査電極間のクロストークを除去できる。Ｖｉの最大値をＶｏｎ、最小値をＶｏｆｆとすると、
Ｖｏｎ＝｛Ｖｓ２＋Ｌ・Ｖｄ２＋２Ｖｓ・Ｖｄ｝１／２    （Ｕｉ＝−Ｖｄ）
Ｖｏｆｆ＝｛Ｖｓ２＋Ｌ・Ｖｄ２−２Ｖｓ・Ｖｄ｝１／２  （Ｕｉ＝Ｖｄ）
となる。これは近似的に、
Ｖｏｎ＝｛（Ｖｓ＋√Ｌ・Ｖｄ）２＋２（１−√Ｌ）・Ｖｓ・Ｖｄ｝１／２
〜（Ｖｓ＋√Ｌ・Ｖｄ）＋（１−√Ｌ）・Ｖｓ・Ｖｄ／（Ｖｓ＋√Ｌ・Ｖｄ）
Ｖｏｆｆ＝｛（Ｖｓ＋√Ｌ・Ｖｄ）２−２（１＋√Ｌ）・Ｖｓ・Ｖｄ｝１／２
〜（Ｖｓ＋√Ｌ・Ｖｄ）−（１＋√Ｌ）・Ｖｓ・Ｖｄ／（Ｖｓ＋√Ｌ・Ｖｄ）
と書ける。したがって、Ｕｉとして＋Ｖｄまたは−Ｖｄを与えることで、
【００３８】
【数６】
Ｖｏｎ−Ｖｏｆｆ＝２Ｖｓ・Ｖｄ／（Ｖｓ＋√Ｌ・Ｖｄ）
【００３９】
の実効電圧差を画素に与えることができる。Ｖｓ＞＞√Ｌ・Ｖｄと近似できる場合には、（Ｖｏｎ−Ｖｏｆｆ）〜２Ｖｄで与えられる。ある閾電圧ＶＴＬからＶＴＨの間で反射率変化が生ずる場合、Ｖｏｆｆ＜ＶＴＬ、ＶＴＨ＜Ｖｏｎとなるように設定することで画像の書き込みが可能となる。（Ｖｏｎ−Ｖｏｆｆ）はＬの増加に伴い小さくなるので、（Ｖｏｎ−Ｖｏｆｆ）＞（ＶＴＨ−ＶＴＬ）となるように設定することでＬの上限が制約される。以上、ある１つのデータ電極上の画素について説明したが、他のデータ電極上の画素についても同様である。
【００４０】
図１４は、１ブロックの選択期間中の走査電極およびデータ電極に印加する印加波形の一例を示す図である。本例では、あるデータ電極とｉ＝１、２、３、４番目の走査電極との交差部よりなる画素に暗、明、暗、明の画像をそれぞれ書き込む場合の走査電極およびデータ電極に印加する波形のタイミング図を示している。ただし、画像情報に対応してＵ１＝Ｖｄ、Ｕ２＝−Ｖｄ、Ｕ３＝Ｖｄ、Ｕ４＝−Ｖｄと設定するものとする。直交関数としては、Ｌ＝４として図１１（ｂ）の行列を用い、直交関数要素＋１と−１には図１２（ｂ）に示した対称矩形波を対応させた。（数４）にしたがってＣ（ｔ）として０→４Ｖｄ→０→０と時間変化する波形が得られる。これをデータ電極に印加することで上記の表示パターンを得ることができる。
【００４１】
直交関数が＋１と−１を要素とすることは、選択期間中に走査電極に印加される駆動電圧の実効値を最大にできること、回路を簡略化できることから好ましいが、直交関係が成立していればこれ以外の要素を含んでいても、複数の走査線上の画素に同時に書き込むことは可能である。しかし、＋１と−１以外を要素に含むと実効電圧が低下するので、これを補償するために選択期間を長くする必要が生ずる。このようなデメリットを生じさせないためには、選択期間中に走査電極に印加される駆動電圧は、少なくとも選択期間の５０％以上の時間、十分長い時間電圧印加したときのホメオトロピック配向への遷移電圧以上の電圧波高値を有する必要がある。
【００４２】
直交関係に関しても、
∫（ｔ＝０〜Ｔｓ）Ｉｉ（ｔ）・Ｉｊ（ｔ）ｄｔ＜０．２（ｉ≠ｊ）
であれば、実質的に直交関数を満たすと言える。同時選択されるｉ番目とｊ番目の走査電極に出力される駆動電圧をＶｓｉ（ｔ）、Ｖｓｊ（ｔ）として、より一般的に書くと、
∫（ｔ＝０〜Ｔｓ）Ｖｓｉ（ｔ）・Ｖｓｊ（ｔ）ｄｔ／
√{∫（ｔ＝０〜Ｔｓ）Ｖｓｉ（ｔ）２・∫（ｔ＝０〜Ｔｓ）Ｖｓｊ（ｔ）２ｄｔ}
＜０．２（ｉ≠ｊ）
であればよい。
【００４３】
さて、直交関数よりなる駆動電圧波形を複数の走査線を同時に印加する駆動方法（以下、複数走査線同時駆動と呼ぶ）は、たとえば特開平７−４９６６８号公報に開示されているように、ＳＴＮ  ＬＣＤでは公知である。しかるに、ＳＴＮ
ＬＣＤと本発明とでは下記の２点で異なる。
【００４４】
１つは選択期間の長さと応答速度との関係である。ＳＴＮ  ＬＣＤでは選択期間内の配向変化はフレーム応答によるコントラスト低下を招くため、液晶の応答速度が選択時間より大きくなるように選ぶのに対して、本発明の場合は、１回の選択期間内に最終的な配向状態を得るために必要な配向変化を完了するように、選択期間の長さおよび印加電圧を液晶の応答速度が選択時間と同等かそれより小さくなるように選ぶ。ここで「必要な配向変化を完了する」とは、選択期間内に反射率の変化が完了するという意味ではない。たとえば、Ｆ配向している画素をＰ配向に書き換える場合、選択期間内にＦ配向からＨ配向への変化が完了すれば、選択期間終了後にＨ配向からのＰ配向へ自発的に遷移するため、所望とするＰ配向が得られる。このような前駆的な配向変化を意味する。また、後述するリセット期間を設ける場合のように、ＶｏｎまたはＶｏｆｆのいずれかが電圧印加された場合のみに実質的に配向変化を生ずる場合、応答時間としては配向変化が生ずる方のみを考慮すればよい。
【００４５】
ただし、液晶の応答時間は前記直交関係が成立する周期（以下、直交周期と呼ぶ）より大きい必要がある。たとえば、直交周期が４単位時間の場合に、前半の２単位時間でＦ配向からＨ配向へ遷移が完了するほど応答速度が小さいと、ヒステリシスの影響でその後の２単位時間での印加電圧の高低に関わらずＨ配向が維持されるため、選択期間内の実効電圧値に対して一意的に配向状態が決定できなくなり、同時選択する走査電極間のクロストークが発生する。他の配向間の応答に関しても同様である。したがって、
【００４６】
【数７】
直交周期≦応答時間≦選択期間
【００４７】
となるように設定することが好ましい。図１の場合、直交周期＝選択時間であるので、応答時間＝直交周期＝選択時間に設定する必要がある。この設定マージンを広げる手段として、選択時間内に複数の直交周期を含むように直交関数を定めるとよい。例として、選択時間Ｔｓ内に直交周期Ｔｘを２回含む場合のタイミング図を図２に示す。
【００４８】
一般に液晶の応答時間は印加電圧の関数である。（数７）の応答時間は選択期間中の実効電圧に対する応答時間であるが、本発明では選択期間中に電圧波高値が時間変化するので、それに対しても応答してしまわないように注意が必要である。たとえば、画素への印加電圧は、波高値が最大で（Ｖｓ＋Ｌ・Ｖｄ）、最小で（Ｖｓ−Ｌ・Ｖｄ）であり、時間Ｔｓ／Ｌの期間印加される。したがって、これらの印加電圧に対する応答時間がＴｓ／Ｌより大きくなるようにＬ、Ｖｄ、Ｖｓを設定しなければならない。この観点からＶｓがＬ・Ｖｄより十分に大きくなるように設定する方が好ましい。
【００４９】
ＳＴＮでは１フレーム時間内の平均実効電圧値を与えることで反射率を制御する。それに対して、本発明では選択期間内の実効電圧値を与えることで反射率を制御する。そもそもコレステリック液晶はメモリー性を有しているため、ＳＴＮＬＣＤのように電圧実効値に対して一意的に反射率を決定できないが、上記のように、直交周期と応答時間と選択時間との関係を規定し、実効電圧値をとるべき期間を選択期間に限定することにより、実効電圧と反射率との対応付けを可能としたものであり、この点が本発明の特異な点である。
【００５０】
本発明がＳＴＮ  ＬＣＤにおける複数走査線同時駆動と異なる２点目は、コレステリック液晶のメモリー性を利用するために、ある画素に書き込む際にすでに書き込んだ画素を書き換えないように電圧設定する点である。非選択ブロック上の画素には実効電圧
｛∫Ｃ（ｔ）２ｄｔ／Ｔｓ｝１／２＝√Ｌ・Ｖｄ
が印加される。この電圧が最も長く印加されるのは第１ブロック上の画素であり、印加時間はＴｆ−Ｔｓである。したがって、すでに書き込んだ画素の反射率を変化させないためには、
√Ｌ・Ｖｄ＜ＶＴ１（Ｔ＝Ｔｆ−Ｔｓ）
となるようにＶｄおよびＬを設定する必要がある。ここでＶＴ１（Ｔ＝Ｔｆ−Ｔｓ）は電圧印加時間Ｔ＝Ｔｆ−ＴｓにおけるＶＴ１である。
【００５１】
このような電圧を走査電極群２３およびデータ電極群２４に印加するための駆動回路（画像書き込み装置）の一例を図１５に示す。同図において、フレームメモリ１は１画面分の表示データを格納し、直交関数発生回路５は直交関数Ｉｉ（ｔ）を発生する。Ｕｉは＋Ｖｄまたは−Ｖｄをとるので、（Ｕｉ／Ｖｄ）は＋１または−１となる。（Ｕｉ／Ｖｄ）・Ｉｉ（ｔ）は（Ｕｉ／Ｖｄ）＝−１かつＩｉ（ｔ）＝−１か、または（Ｕｉ／Ｖｄ）＝１かつＩｉ（ｔ）＝１の場合に１となり、（Ｕｉ／Ｖｄ）＝−１かつＩｉ（ｔ）＝１か、または（Ｕｉ／Ｖｄ）＝１かつＩｉ（ｔ）＝−１の場合に−１となる。これは（Ｕｉ／Ｖｄ）とＩｉ（ｔ）の符号が一致する場合に１、一致しない場合に−１を与える排他論理和演算を行うことを意味する。
【００５２】
排他論理和演算回路２はフレームメモリ１から１ブロック分の表示データを取得し、直交関数との排他論理和を演算する。計数回路３では、上記排他論理和演算の結果得られた（Ｕｉ／Ｖｄ）とＩｉ（ｔ）の符号の一致数と不一致数との差からＣ（ｔ）／Ｖｄ＝Σ（Ｕｉ／Ｖｄ）・Ｉｉ（ｔ）を算出する。これがデータ電圧合成回路６でＶｄ倍にレベルシフトされ、データ電極ドライバ７を介してコレステリック液晶表示素子１０のデータ電極群２４に印加される。一方、直交関数発生回路５で発生した直交関数は、走査電圧合成回路８でＶｓ倍にレベルシフトされ、走査電極ドライバ９を介してコレステリック液晶表示素子１０の走査電極群２３に印加される。後述する実施形態で述べるように、選択期間に先だってリセット期間を設ける場合には、リセット波形発生回路４で発生したリセット波形を、データ電圧合成回路６および走査電圧合成回路８を介してコレステリック液晶表示素子１０の走査電極群２３およびデータ電極群２４に印加する。
【００５３】
本発明に用いられるコレステリック液晶表示素子１０は、走査電極群２３とデータ電極群２４をそれぞれ設けた２枚の基板１１、１２の間にコレステリック液晶３０を挟持してなり、観察側と反対面に選択波長を吸収する光吸収層４１を設けたものである。基板１１、１２としてはガラスや、ポリカーボネート、ポリエチレンテレフタレート、ポリエーテルスルフォンなどの樹脂など透光性誘電体が使用できる。走査電極群２３とデータ電極群２４としては、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＳｎＯ２、ＺｎＯ：Ａｌ等の導電性酸化物や、ポリピロールやポリアニリン等の導電性樹脂など透光性導電部材を用いる。これらは蒸着法、スパッタリング法、イオンプレーティング法、ゾルゲル法、コーティング法、印刷法、電着法などで成膜できる。透光性導電部材は印刷法などで成膜時にパターニングするが、成膜後、リソグラフィ法などを用いて所望の形状に加工して用いる。
【００５４】
コレステリック液晶３０は、シアノビフェニル系、フェニルシクロヘキシル系、フェニルベンゾエート系、シクロヘキシルベンゾエート系、アゾメチン系、アゾベンゼン系、ピリミジン系、ジオキサン系、シクロヘキシルシクロヘキサン系、トラン系などのネマチック液晶組成物に、コレステロール誘導体や２−メチルブチル基などの光学活性基を有する化合物からなるカイラル化合物を添加したものや液晶性カイラル化合物を利用できる。コレステリック液晶３０には色素、微粒子などの添加剤を加えてもよい。コレステリック液晶３０は高分子マトリクス中に分散したものや、高分子ゲル化したものや、カプセル化したものでもよい。また、高分子液晶、中分子液晶、低分子液晶のいずれでもよく、またこれらの混合物でもよい。コレステリック液晶３０の選択反射波長は４００〜８００ｎｍの間の可視波長域にあるものだけでなく、近赤外波長域にある散乱−透過型のコレステリック液晶表示装置に対しても本発明は適用できる。セルギャップは通常２〜２０μｍの範囲とする。セルギャップｄとコレステリック液晶３０の螺旋ピッチＰとの比は、ｄ／Ｐ＝２〜３０とする。
【００５５】
コレステリック液晶３０と走査電極群２３及びデータ電極群２４との間にはポリイミドなどの樹脂、ＳｉＯなどの無機蒸着膜、シラン系やアンモニア系表面改質剤を配向膜として設けてもよい。光吸収層４１は選択反射波長帯を吸収するものを用いるが、その色調は表示効果に鑑みて適宜選択できる。材料としては染料や顔料を含む塗料や、金属や金属酸化膜などの蒸着膜を用いることができる。選択反射波長を近赤外波長域とする場合には、光吸収層４１として黒色材料を用いるか、省略するか、光吸収層の代わりに光反射層を設けてもよい。
【００５６】
また、本発明に用いられるコレステリック液晶表示素子は、各画素にカラーフィルタを設けることができ、また選択反射波長が異なる複数のコレステリック液晶表示素子を積層してなるカラーコレステリック液晶表示素子であってもよい。なお、Ｖｏｎ＝ＶＴ４、Ｖｏｆｆ＝ＶＴ３となるようにＶｓとＶｄを設定することで、メモリーされている配向状態にかかわりなく、Ｐ配向またはＦ配向に選択的に遷移させることができる。
本実施形態では、Ｆ配向からＨ配向への応答時間、およびＰ配向からＦ配向へ応答時間より直交周期を小さく、選択期間の長さを大きくする必要がある。この応答時間は液晶の弾性定数、粘度、印加電圧によって異なるが、通常数十ｍｓである。
【００５７】
＜実施形態２＞
図３は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では、ｉ番目、（ｉ＋４）番目、（ｉ＋８）番目、（ｉ＋１２）番目の走査電極、すなわち、ｉ番目、ｉ＋Ｌ番目、ｉ＋２Ｌ番目、・・・ｉ＋ｎＬ番目（ｉはＬ未満の整数、ｎは整数）の走査電極を１つのブロックとする。このように走査電極ブロックは空間的に離散した走査電極を選んでもよい。
【００５８】
本実施形態によれば、駆動回路として市販のＳＴＮ用コモンドライバＩＣが利用できる。図１６は、本実施形態に係る走査回路のブロック図を示すものである。図のように、一般にＳＴＮ用コモンドライバＩＣ９ａ、９ｂ、９ｃ、９ｄはシフトレジスタとレベルシフタとからなり、レベルシフタは出力の電圧極性を反転するための極性反転端子を備える。本実施形態では、各ブロックに１つのＳＴＮ用コモンドライバＩＣ９ａ、９ｂ、９ｃ、９ｄを接続し、走査電圧合成回路８から各ドライバＩＣのシフトレジスタのデータ入力に１ビットの選択信号を入力し、全ブロック並列に選択時間Ｔｓごとに１ビットずつシフトさせる。各ドライバＩＣの出力極性は直交関数発生回路５の出力にしたがって時間Ｔｓ／Ｌごとに変化させる。このような手順で図３に示したタイミング図を実現できる。本実施形態によれば、市販のＳＴＮ用コモンドライバＩＣを利用できるので、低コストにコレステリック液晶表示装置を構成できる。
【００５９】
＜実施形態３＞
図４は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では選択期間に先立ってＰ配向に遷移するためのリセット期間を設ける。リセット期間Ｔｒは、ＶＴ４以上の電圧Ｖｒｈを印加する期間と電圧ゼロを印加する期間とからなり、これによって一旦Ｈ配向へ遷移してからＰ配向へ遷移する。リセット期間Ｔｒにおいては、全走査電極Ｒ１〜Ｒ１６に同時に駆動電圧を印加する一方、データ電極への印加電圧はゼロにする。選択期間Ｔｓでは、Ｖｏｎ＝ＶＴ２、Ｖｏｆｆ＝ＶＴ１と設定して１ブロックごとに順次Ｆ配向を書き込む。
【００６０】
本実施形態ではＰ配向からＦ配向への応答時間より直交周期を小さく、選択期間の長さを大きくする必要がある。この応答時間は液晶の弾性定数、粘度、印加電圧によって異なるが、通常数十ｍｓである。
Ｈ配向からＰ配向への遷移はトランジェント・プレーナ（ＴＰ）配向と呼ばれる長ピッチのプレーナ配向状態を経由して進行することが知られているが、前記電圧ゼロとする期間はＨ配向からＴＰ配向へ遷移するまでの時間をとればよく、通常１ｍｓ程度以上とれば十分である。Ｈ配向からＰ配向への遷移完了には通常数百ｍｓかかるが、その完了まで待つ必要はない。この期間を設けない場合、第１ブロックはＨ配向から直接Ｆ配向へ遷移するのに対して、第２ブロック以降はＨ配向からＴＰ配向を経由した後にＦ配向へ遷移する。図２５に示すように、この２つの場合は電圧−反射率特性が異なるので、第１ブロックと他のブロック間との間で表示むらが発生する。上記のように、リセット期間の最後に電圧ゼロとする期間を設けることによってこの表示むらを防止できる。
【００６１】
図２１に示すように、ＶＴ３以上ＶＴ４以下の電圧では初期配向がＰ配向かＦ配向かに依存して反射率が若干異なる。このため実施形態１のようにリセット期間を設けない書き込み方法の場合、以前に書き込んだ画像が残像として残ることがある。本実施形態によれば、一旦全画素をＰ配向にリセットするため、確実に残像がない画像を得ることができる。
【００６２】
＜実施形態４＞
図５は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では、選択期間Ｔｓに先立ってＦ配向に遷移させるためのリセット期間Ｔｒを設ける。このリセット期間Ｔｒはさらに下記の期間からなる。
１）ＶＴ４以上の電圧Ｖｒｈを与えて全画素をＨ配向とする期間
２）電圧をゼロにしてＰ配向への遷移を開始させる期間
３）ＶＴ２以上ＶＴ３以下の電圧Ｖｒｆを与えてＦ配向に遷移させる期間
４）電圧をゼロにする期間
このリセット期間Ｔｒにおけるデータ電極への印加電圧はゼロにする。Ｆ配向へリセットした後、Ｖｏｎ＝ＶＴ４、Ｖｏｆｆ＝ＶＴ３と設定して１ブロックごとに順次Ｐ配向を書き込む。
【００６３】
本実施形態では、Ｆ配向からＨ配向への応答時間より直交周期を小さく、選択期間の長さを大きくする必要がある。この応答時間は液晶の弾性定数、粘度、印加電圧によって異なるが、通常数〜数十ｍｓである。
図２２及び図２３に示すように、Ｆ配向の反射率は電圧印加時間が比較的長くなければ十分に低反射率にできないが、Ｐ配向の反射率は電圧印加時間が短くても印加電圧が十分に高ければ高反射率を得られる。それゆえ、実施形態３のようにＰ配向にリセットした後Ｆ配向を順次書き込むより、本実施形態のようにＦ配向にリセットした後Ｐ配向を順次書き込むほうが、選択期間Ｔｓの長さを短く、かつコントラストを高くすることができる。
【００６４】
＜実施形態５＞
図６は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態は、実施形態４と同様に、選択期間Ｔｓに先立ってＦ配向に遷移させるためのリセット期間Ｔｒを設けるが、一連の駆動電圧を選択期間Ｔｓだけずらしたタイミングでブロックごとに順次印加することが実施形態４と異なる点である。
実施形態４では、一旦全画面が消去された後に画面端から徐々に新しい画像が現れるが、本実施形態では、前の画像を残したまま、画面端から新しい画像が現れる。このように異なる表示効果を与えることができる。
【００６５】
＜実施形態６＞
図７は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では、選択期間Ｔｓに先立ってＨ配向に遷移させるためのリセット期間Ｔｒを設け、一連の駆動電圧を選択期間Ｔｓだけずらしたタイミングでブロックごとに順次印加する。リセット期間Ｔｒでは、ＶＴ４以上の電圧Ｖｒｈを与えて全画素をＨ配向に遷移させる。これに連続して選択期間Ｔｓでは、Ｖｏｎ＝ＶＴ８、Ｖｏｆｆ＝ＶＴ１として駆動電圧を印加する。
【００６６】
本実施形態ではＨ配向からＦ配向への応答時間より直交周期を小さく、選択期間の長さを大きくする必要がある。この応答時間は液晶の弾性定数、粘度、印加電圧によって異なるが、通常数十ｍｓである。
図２５に電圧−反射率特性を示すように、Ｈ配向へリセット後にＦ配向を書き込む方が、実施形態４のようにＰ配向リセット後にＦ配向を書き込む場合より電圧−反射率特性の急峻性が高く、（Ｖｏｎ−Ｖｏｆｆ）は小さくてよい。それゆえ本実施形態によれば、同時選択できる走査電極本数Ｌを大きくとることができ、書き込み時間を短縮することができる。
【００６７】
＜実施形態７＞
図８は、本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。本実施形態では、選択期間Ｔｓに先立ってＨ配向に遷移させるためのリセット期間Ｔｒを設けるとともに、選択期間Ｔｓにつづいて最終的な配向状態への遷移を補助するための保持期間Ｔｈを設け、ブロックごとに一連のリセット期間Ｔｒ、選択期間Ｔｓ、保持期間Ｔｈからなる駆動電圧を印加するとともに、これら一連の駆動電圧を該選択期間だけずらしたタイミングでブロックごとに順次印加する。
【００６８】
リセット期間Ｔｒでは、印加電圧Ｖｒｈを時間Ｔｒ印加してＨ配向に遷移させる。このときデータ電極への印加電圧はゼロとする。選択期間Ｔｓでは、電圧ＶｓがＶｏｎ＝ＶＴ７、Ｖｏｆｆ＝ＶＴ６となるように設定する。保持期間Ｔｈでは、電圧Ｖｈを時間Ｔｈ印加して、Ｈ配向を維持するとともにＴＰ配向をＦ配向に遷移させる。Ｖｏｎが印加された画素は選択期間中にＨ配向が維持され、保持期間後にＰ配向に遷移して高反射率となる。一方、Ｖｏｆｆが印加された画素は選択期間中にＴＰ配向を経由してＰ配向への遷移を開始し、保持期間中にＦ配向に遷移し低反射率となる。
【００６９】
本実施形態では、Ｈ配向からＴＰ配向への応答時間より直交周期を小さく、選択期間の長さを大きくする必要がある。この応答時間は液晶の弾性定数、粘度、印加電圧によって異なるが、通常サブｍｓである。
本実施形態はＤＤＳ法においてＬ本の走査電極を同時選択するようにしたものとみなすことができる。従来のＤＤＳ法の走査速度は０．３〜数ｍｓ／ｌｉｎｅであり、従来の駆動方法の中では高速であるが、本実施形態よればこれをさらにＬ倍に高速化することができる。
【００７０】
＜実施形態８＞
実施形態１〜７において、画素データ値Ｕｉとして、図１３（ａ）、（ｂ）に示すような、任意の位相ずれφを有する波形を印加することで階調表示が可能となる。ただし、直交関数要素＋１、−１に対応して図１２（ａ）の直流矩形波を選んだ場合は図１３（ａ）の波形を、図１２（ｂ）の対称矩形波を選んだ場合は図１３（ｂ）の波形を用いるものとする。画素データ値Ｕｉが＋Ｖｄおよび−Ｖｄの場合は、それぞれφ＝１および０に相当する。φとして０〜１の間の任意の値を選ぶことによってＶｏｎとＶｏｆｆの中間の実効電圧値を画素に加えることができる。
【００７１】
【発明の効果】
本発明によれば、高速に書き換え可能なコレステリック液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るコレステリック液晶表示装置の一実施形態における各走査電極に与える電圧のタイミング図である。
【図２】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図３】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図４】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図５】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図６】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図７】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図８】本発明に係るコレステリック液晶表示装置の他の実施形態における各走査電極に与える電圧のタイミング図である。
【図９】従来のＦＣＲ法における各走査電極に与える電圧のタイミング図である。
【図１０】従来のＤＤＳ法における各走査電極に与える電圧のタイミング図である。
【図１１】（ａ）〜（ｄ）はそれぞれ本発明で用いられる直交関数の例を示す図である。
【図１２】（ａ）、（ｂ）はそれぞれ本発明における直交関数要素と電圧波形との関係を説明する図である。
【図１３】（ａ）、（ｂ）はそれぞれ本発明における階調表示時の電圧波形を示す図である。
【図１４】１ブロックの選択期間中の走査電極およびデータ電極に印加する印加波形の一例を示す図である。
【図１５】本発明に係るコレステリック液晶表示装置の画像書き込み装置の一例を示すブロック図である。
【図１６】本発明に係るコレステリック液晶表示装置の走査回路の一例を示すブロック図である。
【図１７】（ａ）〜（ｃ）はそれぞれコレステリック液晶の配向状態を説明するための断面図である。
【図１８】コレステリック液晶表示素子の一例を示す断面構造図である。
【図１９】単純マトリクスパネルの一例を示す平面構成図である。
【図２０】電圧−反射率特性の測定用の印加波形と測定タイミングを説明するための図である。
【図２１】コレステリック液晶の電圧−反射率特性を示す図である。
【図２２】初期配向がＦ配向時における電圧−反射率特性の電圧印加時間による変化を説明するための図である。
【図２３】初期配向がＰ配向時における電圧−反射率特性の電圧印加時間による変化を説明するための図である。
【図２４】ＤＤＳ法における駆動電圧の時系列パターンを示す図である。
【図２５】初期配向がＨ配向およびＰ配向時における電圧−反射率特性を示す図である。
【図２６】ＤＤＳ法における選択電圧−反射率特性を示す図である。
【符号の説明】
１  フレームメモリ
２  排他論理和回路
３  計数回路
４  リセット波形発生回路
５  直交関数発生回路
６  データ電圧合成回路
７  データ電極ドライバ
８  走査電圧合成回路
９  走査電極ドライバ
９ａ、９ｂ、９ｃ、９ｄ  ＳＴＮ用コモンドライバＩＣ
１０  コレステリック液晶表示素子
１１、１２  基板
２１、２２  透明電極
２３  走査電極群
２４  データ電極群
３０  コレステリック液晶
４１  光吸収層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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