(57)【特許請求の範囲】
【請求項１】
第１導電型の比較的低めにドープされた表面領域を備えた半導体基体を有し、該表面領域は誘電層により被覆され、この誘電層上には第２導電型の且つ比較的高いドープ濃度の半導体領域が並設され、これらの各半導体領域は下側に隣接する前記誘電層及び前記表面領域と組合わさってプログラム可能な素子を形成し、該プログラム可能な素子が、前記半導体領域と前記表面領域との間に前記誘電層の電気的降伏を発生させるような充分に高い電圧が印加されると前記誘電層の電気的降伏により前記表面領域中に第２導電型の区域が形成され、該区域が前記半導体領域と導電的に接続されると共に前記半導体領域と前記表面領域との間に整流接合を形成することによりプログラムされるようなプログラム可能な半導体装置において、
前記表面領域には該表面領域に対し同一の導電型ではあるが高いドープ濃度の１個叉は数個の表面区域が設けられ、これら表面区域が、前記半導体基体の表面側から見て前記各半導体領域の間に延在すると共に、前記表面区域は前記半導体基体の前記表面側から該表面を横切るように且つプログラム中に第１導電型の前記表面領域内に形成される第２導電型の前記区域の深さよりも浅い深さにわたって前記半導体基体中に延在し、第２導電型の前記区域はこれら区域の垂直な壁で第１導電型の前記表面区域に接している
ことを特徴とするプログラム可能な半導体装置。
【請求項２】
請求項１に記載の半導体装置において、第１導電型の前記表面領域は前記半導体基体の表面側とは反対側においてｐｎ接合を介して第２導電型の基板となり、前記表面領域より高いドープ濃度を持つ第１導電型の埋め込み層が前記表面領域と前記基板との間に形成されることを特徴とするプログラム可能な半導体装置。
【請求項３】
請求項１ないし請求項２の何れか一項に記載の半導体装置において、前記表面領域が第２導電型の基板上にエピタキシャル的に設けられた第１導電型の層により形成されていることを特徴とするプログラム可能な半導体装置。
【請求項４】
請求項１ないし請求項３の何れか一項に記載の半導体装置を有してなるプログラム可能な半導体メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はプログラム可能な半導体装置に関する。更に詳細には、本発明は第１導電型の比較的弱め（低め）にドープされた表面領域を備えた半導体基体を有し、該表面領域は誘電層により被覆され、この誘電層上には反対の第２導電型の且つ比較的高ドープ濃度の多数の半導体領域が並設され、これらの各半導体領域は下側に隣接する上記誘電層及び表面領域と組合わさってプログラム可能な（プログラマブル）素子を形成し、該プログラマブル素子が、前記半導体領域と表面領域との間に充分に高い電圧が印加されると前記誘電層の降伏により第２導電型の区域が前記表面領域中に形成されるようにし、該区域が前記半導体領域と導電的に接続されると共に前記半導体領域と表面領域との間に整流接合を形成するようにすることによりプログラムされるような半導体装置に関する。
【０００２】
また、本発明は上記のような半導体装置を有するプログラム可能な半導体メモリにも関する。
【０００３】
【従来の技術】
上述したような種類の半導体装置は、例えば、米国特許第4881114号公報から既知である。この既知の半導体装置においては、前記半導体基体がｎ型シリコン基板により形成され、該基板中には拡散領域の形でｐ型表面領域が局部的に設けられている。また、前記誘電層は、例えば、酸化シリコン、窒化シリコン及び酸化シリコンの薄い複合層により形成されている。この層上には比較的強めにドープされたｎ型の多結晶シリコン（以下短くポリと呼ぶ）の半導体領域が形成されている。上記誘電層は、プログラム中にプログラムされていない状態の非導通から導通へと変化する反ヒューズを形成する。プログラム中においては、充分に高い電圧が半導体基体中のｐ型表面領域とｎ型ポリ領域との間に印加され、これにより上記誘電層中に局部的に降伏が発生し、該誘電層にピンホールが形成される。発熱により、ｎ型のドーパントが上記ポリ領域からｐ型表面領域へと拡散するから、この領域内にｎ型区域が生成され、該区域が前記表面領域とでｐｎ接合を形成する。マトリクス状に配置されると、これら素子はプログラマブル・メモリ（ＰＲＯＭ）叉はプログラマブル論理アレイ（ＰＬＡ）等を形成する。このようなプログラム可能な素子の使用に関する重要な利点は、前記米国特許公報に述べられているように、非常に高密度が達成されることにある。
【０００４】
しかしながら、上記のようなプログラム可能な素子から構築されたメモリにおいては、実際には、隣接するダイオードの間に例えば１ｎＡよりも大きな強い漏れ電流がしばしば発生することが分かった。これらの漏れ電流による欠点には、プログラミングが電圧損失のため困難になる点及び消費電力が好ましくない程高い点等が含まれる。
【０００５】
【発明の目的及び概要】
従って、本発明の目的は本明細書の冒頭で述べたような半導体装置であって、他の特性を維持したまま上述した漏れ電流を許容可能な低いレベルにまで低減することができるようなプログラム可能な半導体装置を提供することにある。
【０００６】
上記目的を達成するため、本発明によるプログラム可能な半導体装置は、前記表面領域には該領域に対し同一の導電型ではあるが高いドープ濃度の１個叉は数個の表面区域が設けられ、これら表面区域が、前記半導体基体の表面側から見て前記各半導体領域の間に延在すると共に、プログラム中に形成される前記整流接合の降伏電圧が前記表面領域の比較的低いドープ濃度により少なくとも実質的に決まり前記表面区域によっては全く叉は少なくとも実質的に影響されないように前記表面領域内に表面部を有することを特徴としている。
【０００７】
本発明は以下に述べるような認識に基づいている。即ち、プログラム中においては、既に形成されているｐｎ接合の間にプログラミング電圧が逆方向に印加される一方、隣接するｐｎ接合の間には０ボルトの電圧が掛かることがありえる。従って、ｐｎ接合の雪崩降伏電圧はプログラミング電圧よりも高くなければならない。このことは、通常の厚さ及び／叉は組成の誘電層が与えられた場合、形成されたダイオードの雪崩降伏電圧は１０ボルトより高くなければならないことを意味する。このような高い降伏電圧は、基板中の前記ｐ型表面領域のドープ濃度を適切に、例えば４＊１０16原子／ｃｍ3に、選定することにより得ることができる。
【０００８】
通常、隣接するダイオードの間の間隔はできる限り小さく、例えば１μｍ以下に、しなければならない（この結果として、高密度が得られる）。上記各特性の組み合わせ（即ち、基板の低ドーピング及び小さな間隔）は、一方が逆方向に強くバイアスされ他方には低電圧がかかるような隣接するダイオードの間に突き抜け現象（punch-through）を発生させる可能性があり、これにより逆にバイアスされた一方のｐｎ接合の空乏層が他方のｐｎ接合まで叉はその近くまで延びて後者のｐｎ接合を順方向にバイアスするので、上記のような大きな漏れ電流をひきおこす。上述した突き抜け現象は、原理的には、前記ｐ型表面領域のドープ濃度を増加させることにより抑制することができる。しかしながら、このようにするとダイオードの降伏電圧が許容することができない程低いレベルになってしまう。本発明による対策によれば、高降伏電圧と高密度とを維持したまま、漏れ電流を大幅に減少させることが可能である。
【０００９】
本発明は、更に、前記誘電層の降伏により半導体基体中に形成されるダイオードは実際には点形状を呈し、小さな寸法のため少なくとも降伏がｐｎ接合の曲率が最も強くなるダイオードの底部の近傍で発生するような形状を有しているという認識に基づいている。従って、本発明による半導体装置の主要な実施例は、第１導電型の前記表面区域が、前記半導体基体の前記表面側から該表面を横切るように且つプログラム中に第１導電型の前記表面領域内に形成される第２導電型の前記区域の深さよりも浅い深さにわたって前記半導体基体中に延在し、第２導電型の前記区域はこれら区域の垂直な壁で第１導電型の前記表面区域に接していることを特徴としている。この場合、降伏電圧は第１導電型の表面区域の深さが充分に浅く選定されているので該表面区域の高ドープ濃度によっては全く叉は少なくとも実質的には影響されない。一方、この表面区域は、突き抜け現象は主に前記半導体基体の表面で叉は該表面の近くで発生するので、漏れ電流に関しては好ましい効果を有する。なお、上記の表面区域は後述するように製造工程の初期の段階で、特にポリ領域が誘電層上に設けられる前に、設けることができるので、強めにドープされた上記表面区域を当該ポリより下に延在させることができる。
【００１０】
また、本発明による半導体装置の他の実施例は、前記各表面区域が前記半導体基体の表面側から見て相互に分離されていると共に、第２導電型の前記半導体領域の間に位置する前記表面領域の領域内に第２導電型の前記半導体領域に対してセルフアライン的に設けられることを特徴とする。この場合も、上記表面区域はダイオードの降伏電圧が全く叉は少なくとも実質的に減少しないような深さまで効果的に設けることができる。前記誘電層が当該誘電層上の半導体領域（ポリ）の縁部で降伏せず、これら半導体領域のもっと中心下の位置で降伏する場合は、本実施例における前記強めにドープされる表面区域はプログラム中に形成されるダイオードから横方向に分離される。この構成によれば当該表面区域を、ダイオードの降伏電圧を低下させることなしに、形成すべきダイオードの深さに等しいか叉はそれより深い深さまで設けることが可能となる。本実施例においては上記強めにドープされる表面区域を比較的深い深さまで設けることができるので、突き抜け現象に起因する漏れ電流をダイオードの降伏電圧の目立った低下なしに更に抑圧することが可能となる。
【００１１】
本発明による半導体装置の更に他の実施例は、第１導電型の前記表面領域が前記半導体基体の表面側とは反対側においてｐｎ接合を介して基板と呼ぶ第２導電型の領域となり、前記表面領域より高いドープ濃度を持つ第１導電型の埋め込み層が前記表面領域と前記基板との間に形成されることを特徴とする。この場合、表面領域の抵抗は上記の強めにドープされた埋め込み層により主に決まるので、表面領域のバックグラウンド濃度は、例えばメモリの選択ラインの過度の直列抵抗は防止しながら最適な降伏電圧を期待して非常に低い値に選定する等、比較的高い自由度で選定することができる。この目的のため、本発明による半導体装置の更に他の実施例は、前記表面領域が第２導電型の基板上にエピタキシャル的に設けられた第１導電型の層により形成されることを特徴としている。
【００１２】
【実施例】
以下、本発明の実施例をプログラム可能なメモリ（ＰＲＯＭ）の場合について説明する。尚、本発明は以下に述べるようなメモリのみならず、ＰＬＡ（プログラマブル論理アレイ）叉はＰＬＤ（プログラマブル論理装置）等の既知の集積回路にも好適に適用することができることに注意されたい。また、本メモリは独立型のメモリのみならず、例えばマイクロプロセッサ等の他の回路に組み込まれたメモリのような埋め込み型のメモリであってもよい。
【００１３】
図１ないし図３に示す半導体装置は本例ではシリコンからなる半導体基体１を有するが、該基体は既知の他の半導体材料からなるものであってもよい。本例ではｎ導電型である第２導電型から主になる上記基体１は、本例ではｐ導電型である第１導電型の比較的弱め（低め）にドープされた表面領域３を有し、該表面領域が表面２に接している。上記表面領域３は溝６により島領域に副分割され、これら溝は前記ｎ型領域１まで下方に延在している。また、上記各島領域は図１の平面図では垂直方向に延在し、当該メモリの垂直選択ラインとして使用される。相互の明確さのために、これら領域には符号３ａ、３ｂ、３ｃ、…を付す。電気抵抗を減少させるために、各表面領域３ａ、３ｂ、３ｃ、…との間の境界には強くドープされたｐ型の埋め込み層１０が形成されている。前記表面２は薄い誘電層４により被覆されている。該層は単に酸化シリコンのみからなってもよいが、好ましくは「ＯＮＯ」と呼ばれる交互の酸化物−窒化物−酸化物層のような複合層を有してなる。
【００１４】
上記誘電層４上には、例えば多結晶シリコン（即ち、ポリ）からなり、第２導電型の（従って、本例ではｎ型の）且つ並置された多数の半導体領域５が設けられている。これら半導体領域５は図１に示すように当該メモリ・マトリクス上に水平方向に延在し、水平方向選択ラインとして使用される。これらのラインには、相互の明確さのために、符号５ａ、５ｂ、５ｃ、…を付してある。これらライン５の半導体材料のドープ濃度は比較的高い、即ちｐ型表面領域３における表面濃度に較べて高い。プログラム可能なメモリ素子は、領域５及びその下の誘電層４の部分と表面領域３との間のマトリクスの各交差領域に形成される。誘電層４の厚さ及び表面領域３ｉの表面濃度及び半導体領域５ｉのドープ濃度は、選択された表面領域３ｉと、選択された半導体領域５ｊとの間への充分に高い電圧の印加が誘電層４の電気的降伏を発生させるような値に選定される。これにより、開口すなわちピンホール７（図２では３個だけが例示されている）が上記層４に局部的に（即ち、層４が一番弱い位置に）形成される。熱の発生により、上記ピンホールは降伏の間に半導体材料で充填され、これと同時にドーパントが前記ｎ型半導体領域５から表面領域３へと拡散し、かくして非常に浅く且つ非常に小さなｎ型区域８を持つダイオードが形成され、この区域がｐ型領域３とでｐｎ接合を形成する。
【００１５】
隣接するダイオード間の漏れ電流を低減するために、本発明によれば表面領域３には該表面領域３と同一の導電型（従って、ｐ導電型）であるが、これより一層高いドープ濃度の１個叉は数個の表面区域９が設けられる。図２から明らかなように、上記表面区域９は少なくとも半導体領域５の間に位置する各領域内に、従って同一の表面領域３内の隣接するダイオード８の間に延在する。表面区域９の表面部は、前記ｎ型区域とｐ型表面領域３とにより形成されるダイオード（単に、ダイオード８と呼ぶ）の降伏電圧が表面領域３の比較的低いドープ濃度により少なくとも実質的に決まり、表面区域９によっては全く叉は少なくとも実質的に影響を受けないようなものとする。
【００１６】
上記表面区域９は前記表面２から半導体基体中に、プログラム中に表面領域３中に形成されるｎ型区域８の深さよりは浅い深さにわたって延在する。横方向では、表面区域９は表面領域３ｉの全表面部にわたって延在し、形成されたダイオード８とは横方向に接する。
【００１７】
本発明により得られる効果を明確にするために、先ず情報がどのように書き込まれるかを説明する。原理的に、プログラミングには２つの電圧で充分であり、ここでは０ボルトと−１０ボルトが用いられる。図１では、このことがスイッチＳを用いて概念的に示されており、これらスイッチによりライン３ｉは０ボルトのライン１４か叉は−１０ボルトのライン１５に選択的に接続される。同様にして、ライン５ｉは０ボルト及び−１０ボルトに各々対応するライン１６及びライン１７に選択的に接続される。データが書き込まれる方法を、４本の水平ライン５ａないし５ｄと４本の垂直ライン３ａないし３ｄを示す図４を参照して説明する。この場合、ダイオード８が、垂直ライン３ａと、水平ライン５ａ、５ｂ及び５ｃとの間の各交差部に前記誘電層の破壊により形成されている。
【００１８】
上記のようなダイオードをライン３ｂとライン５ｂとの間の交差部にも形成したい場合は、０ボルトの電圧を垂直ライン３ｂ（ｐ型表面領域３）に、叉−１０ボルトの電圧を水平ライン５ｂ（ｎ型ポリ）に各々印加する。ここで、降伏は誘電層４の両端間に１０ボルトの電圧が掛かると発生すると仮定する。この場合、選択されていな垂直ライン３ａ、３ｃ及び３ｄには−１０ボルトの電圧が印加され、また選択されていない水平ライン５ａ、５ｃ及び５ｄには０ボルトの電圧が印加される。上記の場合、３ｂ、５ｂの交差部では１０ボルトの電圧が全て誘電層間に掛かり、従って該誘電層はこの領域において破裂し、これによりダイオードが形成される。図４においては容量として示されている未だプログラムされない交差部においては、ライン５上の０ボルトが下側に隣接するｐ型領域３に空乏層を形成させる。従って、ライン３及び５間の１０ボルトは上記空乏層の間に部分的に掛かり、前記誘電層間には部分的にしか掛からないから、該誘電層では降伏は生じない。同様に、誘電層間に０ボルトしか掛からない不完全選択されたセルでは上記のような降伏は発生しない。
【００１９】
３ａ、５ａの交差部で規定されるセルのダイオードの両端間には１０ボルトの電圧が逆方向に掛かり、このことはダイオード８の降伏電圧は１０ボルトよりも高くなければならないことを意味する。同時に、３ａ、５ｂの交差部におけるセルのダイオードの両端間には０ボルトの電圧しか掛からない。この状況においては、点３ａ、５ａのダイオードと点３ａ、５ｂのダイオードとの間の突き抜け現象（punch-through）がライン５ａと５ｂとの間に電流を流させる可能性がある。ダイオードの降伏電圧と突き抜け電圧の両方は、図５に示すように、ｐ型領域３のドープ濃度により決定される。このグラフにおいて、曲線Ａ及び曲線Ｂはダイオードの降伏電圧Ｖbd及び突き抜け電圧Ｖptをｐ型表面領域３におけるドープ濃度Ｎaの関数として各々表している。この場合、表面領域は一様なドーピングを有すると仮定する。また、隣接するダイオードの間の間隔は０．６μｍである。また、突き抜け電圧はライン５ａと５ｂとの間の漏れ電流が２ｎＡとなる電圧として規定される。図に示すように、電圧Ｖptは値Ｎaの上昇と共に上昇する。もし漏れ電流が例えば１ｎＡのような所定の値より大きくてはならないならば、Ｎaに関しては曲線ＢとＶ＝１０ボルトなる破線との交差点の右側に在るような値が選択されねばならない。しかしながら、もっと高い濃度では曲線Ａで示されるように降伏電圧が減少してしまう。ダイオードの降伏電圧はプログラミング電圧よりも高くなければならないから（従って、１０ボルトよりも高くなければならないから）、ドーピングに関しては曲線ＡとＶ＝１０ボルトの線との交差点の左側にある値が選択されねばならない。上記両条件は共に満たされねばならないから、一様なドーピングの場合の領域３のドープ濃度は極めて狭い境界内で選択されねばならず、従って誤差の危険性が高い。
【００２０】
本発明は、ダイオード８がＯＮＯ層４内の極めて小さな寸法の開口７を介して形成され、従って半導体基体中のダイオードは当該ダイオードの底部が非常に強い曲率となるような略点形状のものであるという事実を利用する。結果として、ダイオードの電気的降伏は、上記曲率のため電場が最強となるような前記表面２から最大距離の位置で発生することになる。一方、突き抜け現象により生じる漏れ電流は、大部分が表面２に沿って叉は表面２に非常に接近して流れる。本発明によれば、狭い区域９の表面濃度を増加させることにより、ダイオード８の降伏電圧を目立って減少させることなしに突き抜け現象を大幅に抑圧することが可能である。
【００２１】
領域３がエピタキシャル層により形成される特別な実施例においては、ドープ濃度Ｎaは例えば４＊１０16原子／ｃｍ3であり、一方、区域９の表面濃度は約１．７＊１０17原子／ｃｍ3である。ダイオード８の深さに等しいか叉は少なくとも略等しい特性長（characteristic length）を持つガウス・ドープ分布が与えられた場合、領域３における低いバックグラウンド濃度のため降伏電圧は依然として約１５ボルトであった。
【００２２】
一方、突き抜け電圧はｐ型領域３における高い表面濃度により充分に１０ボルトを超えるものであった。
【００２３】
本半導体装置は既知の技術により製造することができる。当該工程を完全に説明するために、本出願人により１９９２年１１月２０日付けで出願されたヨーロッパ特許出願第92203576.1号の公開された明細書を参照されたい。なお、本発明を明確にするため、この工程の幾つかのステップを以下に説明する。本工程は、例えば、表面に強くドープされたｐ型の表面領域が設けられたシリコンのｎ型基板１から開始される。上記表面領域からは当該工程の後の段階で埋め込み領域１０が形成される。次いで、上記埋め込み領域のドープ濃度よりも大幅に低いドープ濃度（例えば４＊１０16原子／ｃｍ3）を持つｐ型のエピタキシャル層３が上記ｎ型基板の表面に付着される。このエピタキシャル層３の厚さは約０．５μｍである。次に、異方性エッチングにより絶縁領域６が形成され、これにより半導体基体中に選択ライン３ａ、３ｂ、３ｃ、…と同一方向に延びるＵ字溝が形成される。これら溝の間の間隔及びこれら溝の幅は、例えば、各々０．５μｍ及び０．２５μｍである。これらの寸法は、上述した出願に記載されているように、既知の移相技術により得ることができる。上記各溝６は、それらの壁に沿って薄い酸化物層により被覆され、次いで例えば多結晶シリコン等により充填されるので、略平坦な表面が得られる。これら各溝は表面を横切るようにして埋め込み層１０の深さよりも深い深さ（約１μｍの深さ）まで下方に延在し、かくして前記領域を選択ライン３ａ、３ｂ、…に分割する。
【００２４】
次いで、誘電性ＯＮＯ層４が、約２ｎｍ厚の酸化シリコン、約６ｎｍ厚の窒化シリコン及びそれに続く約２ｎｍ厚の酸化シリコンの２重層の形で設けられる。次のステップでは、前記の薄い比較的強めにドープされたｐ型表面区域９を例えばマスク無し打ち込みにより設けることができる。この打ち込みは約１０ｋｅＶなる打ち込みエネルギで実行され、これには約９００°Ｃで約３０分間の焼き鈍しステップが後続する。言うまでもなく、上記の打ち込みステップは、前記ＯＮＯ層４を形成する前に実施してもよい。選択ライン５は、約１０20原子／ｃｍ3のドーピングの約０．３μｍ厚のｎ型ポリ層から形成される。各導体路５ａ、５ｂ、５ｃ、…の間の間隔及び各導体５ｉの幅は前述した移相技術を用いることにより非常に小さくすることができる。実際には各ダイオードは各ポリ導体路５の略中心下に形成されるので、各ダイオード間の距離は約０．５μｍとなる。非常な高密度を可能にするこのような小さな距離が、上記の一層強めにドープされた表面区域９のおかげで、隣接するダイオードの間の突き抜け効果を伴うことなく実現される。
【００２５】
上記の一層強めにドープされた表面区域９は、この実施例では、メモリマトリクスの全表面にわたって打ち込みを実施することにより設けることができるので、この強めにドープされた区域９は前記ポリ導体より下に溝６の縁に沿って効果的に設けることもできる。
【００２６】
図６は図２の実施例の変形例を示している。この場合、前記の一層強めにドープされたｐ型区域は全マトリクス上に一様に設けられる区域としてではなく、互いに分離された多数の区域１２として形成される。これら区域１２はダイオード８からは横方向に分離されているので、これらダイオードとはｐｎ接合を形成しない。これら区域１２は、ポリ導体路の間の領域内に主に延在し、これらポリ路の下には全く叉は少なくとも実質的に延在しないように、各ポリ路５ａ、５ｂ、５ｃ、…に対するセルフアラインにより設けられる。この実施例は前述した実施例よりは、区域１２のドープ濃度及び深さを、最適な突き抜けの抑制を期待して、高自由度で選択することができる点で有利である。このように、ダイオード８が図６に示すようにポリ路の縁部の下には形成されない場合には、ダイオード８の降伏電圧を減少させることなく区域１２の深さをダイオード８の深さよりも大きくすることが可能となる。当該半導体装置の製造中において上記区域１２は、フォトレジストマスクにより、叉は導体路５用に表面に付着されたポリ層をエッチングすることによりポリ路５が決定された後に設けることができる。区域１２を設ける間には、表面は局部的にマスクを用いることにより打ち込みから遮蔽されねばならない。
【００２７】
なお、本発明は上述した各実施例にのみ限定されるものではなく当業者にとっては本発明の趣旨を逸脱しない範囲で種々変形可能であることは明らかであろう。例えば、前記表面領域３は単結晶半導体基体の一部である代わりに、基板上に付着されたような多結晶半導体領域を有してなってもよい。また、各部の導電型は上述した各実施例におけるものと逆であってもよい。また、選択ライン３ａ、３ｂ、…は前述した溝６によるのみならず、他の既知の絶縁領域を用いて相互に分離するようにしてもよい。
【図面の簡単な説明】
【図１】  図１は、本発明による半導体装置の一実施例を概念的に示す平面図、
【図２】  図２は、図１に示す実施例のII−II線に沿う断面図、
【図３】  図３は、図１に示す実施例のIII−III線に沿う断面図、
【図４】  図４は、図１の実施例に基づくプログラマブル半導体メモリの一部の回路図、
【図５】  図５は、表面領域のドープ濃度と、降伏電圧及び突き抜け電圧との間の関係の一例を示すグラフ、
【図６】  図６は、本発明による半導体装置の他の実施例の断面図である。
【符号の説明】
１…半導体基体、                ２…表面、
３…表面領域、                  ４…誘電層、
５…半導体領域、                ８…第２導電型の区域、
９…表面区域、                １０…埋め込み層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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