(57)【特許請求の範囲】
【請求項１】
入力画像信号の画像データを記憶する記憶手段と、
前記入力画像信号に同期した同期信号から前記画像データの解像度を検出し、前記検出された解像度に応じて、前記記憶手段からの前記画像データの読出タイミングを制御する制御手段とを有し、
前記制御手段は、前記入力画像信号に同期した同期信号としてデータイネーブル信号及び前記画像データの読出タイミングと同期したクロック信号が供給されており、該データイネーブル信号における前記入力画像信号の１フレーム内のデータイネーブル信号数を検出し、出力すべき画像の垂直方向解像度を該データイネーブル信号パルス数で除した値を垂直方向拡大率として検出するとともに、前記データイネーブル信号のパルス幅を該クロック信号で計数し、出力すべき画像の水平方向解像度を該計数値で除した値を水平方向拡大率として検出し、前記垂直方向拡大率及び前記水平方向拡大率に応じて前記記憶手段からの前記画像データの読出タイミングを制御することを特徴とする画像処理装置。
【請求項２】
入力画像信号の画像データを記憶する記憶手段と、
前記入力画像信号に同期した水平同期信号及び垂直同期信号の周期を検出し、出力すべき画像の水平同期期間及び垂直同期期間と前記入力画像信号に同期した水平同期信号及び垂直同期信号の周期とから前記出力すべき画像の拡大率を検出し、前記検出された拡大率に応じて、前記記憶手段からの前記画像データの読出タイミングを制御する制御手段と、
前記出力すべき画像の解像度に応じたクロックを発生するクロック発生手段とを有し、
前記制御手段は、前記クロック発生手段で発生されたクロックにより前記画像信号の１フレームのうち垂直ブランキング期間を除いた期間を計数し、該計数値を前記出力すべき画像の垂直方向の解像度で除した値から前記出力すべき画像の水平方向の解像度を減じた値を前記出力すべき画像の水平ブランキング期間に設定して、該設定された水平ブランキング期間及び前記拡大率に応じて前記記憶手段から前記画像データを読み出すことを特徴とする画像処理装置。
【請求項３】
前記制御手段は、前記入力画像信号１フレーム毎に前記水平ブランキング期間を更新することを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記制御手段は、前記記憶手段の書込時間と読出時間との差に応じて前記水平ブランキング期間を更新することを特徴とする請求項２又は３記載の画像処理装置。
【請求項５】
前記制御手段は、前記記憶手段のデータ量に応じて前記水平ブランキング期間を更新することを特徴とする請求項２乃至４いずれか一項記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置及び画像処理方法に係り、特に、ディスプレイに表示する画像を処理する画像処理装置及び画像処理方法に関する。
【０００２】
現在、パソコン（パーソナルコンピュータ）やワークステ−ションなどのホストコンピュータの表示装置にＣＲＴ（Ｃａｔｈｏｄｅ  ｒａｙ  ｔｕｂｅ）表示装置が広く使用されている。しかし、昨今、省スペース、省エネルギー等により、液晶パネル、プラズマディスプレイといったフラットパネル表示装置が注目されている。
【０００３】
上記のパソコンからＣＲＴ表示装置及びフラットパネル表示装置に供給する信号には、ビデオ信号が使用される。ビデオ信号は、アナログの画像データと垂直・水平同期信号（ＶＳ・ＨＳ信号）、あるいはこれらの複号信号（コンポジット信号）が使用されるのが一般的である。
【０００４】
このようなビデオ信号には、異なる多くの仕様があり、時にパーソナルコンピュータでは複数の解像度を有する。これらの仕様としては、例えば、３２０ドット×２００ドット、６４０ドット×４００ドット、７２０ドット×４００ドット、６４０ドット×３５０ドット、６４０ドット×４８０ドット、８００ドット×６００ドット、１０２４ドット×７６８ドット、１２８０ドット×１０２４ドットの解像度がある。
【０００５】
これらの解像度に対応するＣＲＴ表示装置には、マルチシンクＣＲＴ表示装置と呼ばれるものが存在する。マルチシンクＣＲＴ表示装置は、ビデオ信号の同期信号を測定し、走査線の駆動周期と振れ幅をそのビデオ信号の同期信号に合わせることで解像度に対応させていた。これは、ＣＲＴ表示装置の最小表示画素を決定するシャドーマスクのピッチがビデオ信号の表示解像度からくる画素ピッチより小さいために可能なことである。
【０００６】
一方、液晶パネルや、プラズマディスプレイといったドットマトリックスディスプレイは、１画素がＣＲＴのシャドーマスクに比べて大きいため、マルチシンクＣＲＴ表示装置のようには処理できない。そのため、入力されたアナログビデオ信号の解像度（ドットクロック）に同期してアナログ・デジタル変換し、その後、水平・垂直ともドットマトリックスディスプレイの出力解像度に合わせて補間処理を施し、表示するという方法がとられていた。
【０００７】
【従来の技術】
図１に、従来の画像表示装置の一例のブロック図を示す。
【０００８】
図１において、画像表示装置２０は、アナログ画像信号からドットマトリクスディスプレイを駆動するための装置であり、パソコン１０からの画像信号に基づいて表示を行う。パソコン１０には、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）コントローラー１１が内蔵されている。画像信号はＶＧＡコントローラ１１を介して画像表示装置２０に供給される。
【０００９】
ＶＧＡコントローラー１１は、画像に応じたＲＧＢ（Ｒｅｄ  Ｇｒｅｅｎ  Ｂｌｕｅ）信号１２及びＨＳ（Ｈｏｒｉｚｏｎａｌ  Ｓｃａｎ）・ＶＳ（Ｖｅｒｔｉｃａｌ  Ｓｃａｎ）信号１３を画像表示装置２０に供給する。
【００１０】
画像表示装置２０は、Ａ／Ｄ変換器２１、画像処理部２２、ＬＣＤパネル２３、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２４、２６、システム制御部２５で構成されている。
【００１１】
アナログビデオ信号（ＲＧＢ信号１２、ＨＳ・ＶＳ信号１３）は、Ａ／Ｄ変換器２１に供給され、ＨＳ・ＶＳ信号１３はシステム制御部２５に供給される。
【００１２】
Ａ／Ｄ変換器２１は、ＶＧＡコントローラ１１からのアナログビデオ信号をＰＬＬ回路２４からのクロックに応じてデジタル信号に変換する。
【００１３】
システム制御部２５は、ＨＳ・ＶＳ信号１３に同期してＰＬＬ回路２４、２６、Ａ／Ｄ変換器２１、画像処理部２２を制御する。
【００１４】
ＰＬＬ回路２４は、システム制御部２５からのＨＳ・ＶＳ信号と位相同期したクロックを、Ａ／Ｄ変換器２１にクロックを供給し、Ａ／Ｄ変換器２１の変換タイミングを制御する。
【００１５】
ＰＬＬ回路２６は、システム制御部２５からのＨＳ・ＶＳ信号と位相同期したクロックを、画像処理部２２及びＬＣＤパネル２３に供給し、画像処理部２２及びＬＣＤパネル２３の駆動タイミングを制御する。
【００１６】
画像処理部２２は、Ａ／Ｄ変換器２１から送られたデジタル信号をシステム制御部２５の制御信号とＰＬＬ回路２６のクロックにより、ＬＣＤパネル２３に対応した解像度に変換する。画像処理部２２は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）が内蔵されており、変換した画像信号をＦＩＦＯに格納する。この画像信号は、ＬＣＤパネル２３に供給される。
【００１７】
ＬＣＤパネル２３は、画像処理部２２から供給された画像信号をＰＬＬ回路２６から供給されたクロックに応じて画像処理部からのデータを保持し、保持されたデータにより画像が表示される。
【００１８】
図２に、従来の画像表示装置の他の一例のブロック図を示す。
【００１９】
図２において、画像表示装置３０は、デジタル画像信号からドットマトリクスディスプレイを駆動するための装置であり、パソコン１５からの画像信号に基づいて表示を行う。パソコン１５には、ＶＧＡコントローラー１６が内蔵されている。画像信号はＶＧＡコントローラ１６を介して画像表示装置３０に供給される。ＶＧＡコントローラ１６は、画像に応じたＲＧＢ信号１７及びＤＥ（ＤａｔａＥｎａｂｌｅ）、ＣＬＫ、ＨＳ・ＶＳ信号１８を画像表示装置３０に供給する。
【００２０】
画像表示装置３０は、画像処理部３１、ＬＣＤパネル３２、ＰＬＬ回路３４、システム制御部３３で構成されている。
【００２１】
ビデオ信号（ＲＧＢ信号１７、ＤＥ、ＣＬＫ、ＨＳ・ＶＳ信号１８）は画像処理部３１に供給され、ＤＥ、ＣＬＫ、ＨＳ・ＶＳ信号１８はシステム制御部３３に供給される。
【００２２】
システム制御部３３は、ＤＥ、ＣＬＫ、ＨＳ・ＶＳ信号１８に同期してＰＬＬ回路３４、画像処理部３１を制御する。
【００２３】
ＰＬＬ回路３４は、システム制御部３３からのＤＥ、ＣＬＫ、ＨＳ・ＶＳ信号と位相同期したクロックを、画像処理部３１及びＬＣＤパネル３２に供給し、画像処理部３１及びＬＣＤパネル３２の駆動タイミングを制御する。
【００２４】
画像処理部３１は、ＶＧＡコントローラ１６から送られたデジタル信号をシステム制御部３３の制御信号とＰＬＬ回路３４から供給されたクロックにより、ＬＣＤパネル３２に対応した解像度に変換する。画像処理部３１は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）が内蔵されており、変換した画像信号をＦＩＦＯに格納する。この画像信号は、ＬＣＤパネル３２に供給される。
【００２５】
ＬＣＤパネル３２は、画像処理部３１から供給された画像信号をＰＬＬ回路３２から供給されたクロックに応じて画像処理部からのデータを保持し、保持されたデータにより画像が表示される。
【００２６】
図３は、従来のディジタル信号の波形図である。
【００２７】
図３（Ａ）は、図２示す画像処理部３１に入力されるＨＳ信号、図３（Ｂ）はＤＥ信号、図３（Ｃ）、（Ｄ）はＨＳ信号、図３（Ｅ）はＶｉｄｅｏ信号、図３（Ｆ）はＤＥ信号である。例えば、入力ビデオ信号がＶＧＡ（６４０×４８０ドット、７５Ｈｚ）であるとする。
【００２８】
図３（Ａ）のＶＳ信号は、１３．３ｍＳの周期のパルス波である。ＶＳ信号がハイレベルの時に、画像を更新する垂直走査信号が入力される。
【００２９】
図３（Ｂ）のＤＥ信号は、ＶＳ信号のローレベルで垂直走査信号の同期期間となり、ＶＳ信号のローレベルからハイレベルに立ちあがった直後の期間で垂直バックポーチ期間となる。ＤＥ信号は、垂直バックポーチ期間が経過すると垂直有効画像期間となる。ここで、ＤＥ信号の垂直有効画像期間は１２．８ｍＳ（４８０Ｌｉｎｅ）である。ＤＥ信号は、垂直有効画像期間が経過してＶＳ信号のハイレベルからローレベルに立ち下がるまでの期間で、垂直フロントポーチ期間となる。
【００３０】
図３（Ｃ）、（Ｄ）のＨＳ信号は、２６．７μＳの周期のパルス波である。ＨＳ信号がハイレベルの時に、画像の水平方向を走査する水平走査信号が入力される。
【００３１】
図３（Ｅ）のＶｉｄｅｏ信号は、ＨＳ信号の立下りパルスの期間の水平同期期間（６４画素分）と、ＨＳ信号の立上りからの水平バックポーチ期間（１２０画素分）が経過した後、有効データとなる。Ｖｉｄｅｏ信号は、水平有効期間（６４０画素分）でハイレベルとなり、この期間でＶｉｄｅｏ信号が有効になる。Ｖｉｄｅｏ信号の有効データは、ＨＳ信号がハイレベルからローレベルに立ち下がるまでの水平フロントポーチ期間（１６画素分）が経過する前がブランキング期間となる。図３（Ｆ）のＤＥ信号は、Ｖｉｄｅｏ信号が有効である時にハイレベルとなる。
【００３２】
上記のように従来は図１、図２のいずれの画像表示装置においてもＬＣＤパネル３２を駆動するためのクロックはＰＬＬ回路２６、３４により生成されていた。
【００３３】
【発明が解決しようとする課題】
このように、従来の画像表示装置では、パーソナルコンピュータからのビデオ信号の各解像度に応じて、ＬＣＤパネルに出力すべき画像データの読み出しタイミングのための所定の周波数が決定される。そして、その決定は、図示しないＣＰＵ、メモリ、該メモリに記憶されたプログラムなどからなるシステム制御部２５、３３により行われるが、予め入力が想定されるビデオ信号についてのみ、事前に検証作業を行い、出力解像度に合わせた補間（変換）処理を行うようにプログラムされたいるため、予め入力が想定されているビデオ信号以外は対応できない。
【００３４】
従って、ビデオ信号の入力変動に応じた制御が行なわれていないために、実際の出力解像度に合わせた補間（変換）処理におけるＦＩＦＯからの画像データ読み出しタイミングはシビアであり、該読み出しタイミングをＬＣＤパネル側の許容範囲内で何種類か設定しなければならなかった。その結果、ＦＩＦＯから画像データを読み出すためのタイミング用として何種類もの周波数を可変制御して出力可能なＰＬＬが必要であった。
【００３５】
しかしながら、ＰＬＬは入力条件に応じて出力クロック周波数の周波数を可変するという複雑な機構を有するため、出力クロックの位相が変動するというジッタ−が発生し易く、このジッターによってＬＣＤパネル側での画像データの取り込みタイミングがシビアになり画像データがエラーとなって表示画像にちらつきが発生するという問題点があった。
【００３６】
なお、この問題を解決する一手法としては、十分な（例えば１フレーム分の）大きさのＦＩＦＯを使用することが考えられるが、ＦＩＦＯメモリは高価であり現実的ではない。
【００３７】
よって、本発明は、上記の問題点を解決し、少量のメモリで正確な画像処理を行い、装置の簡略化を図ることのできる画像処理装置及び画像処理方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明は、入力画像信号の画像データを記憶する記憶手段と、入力画像信号に同期した同期信号から画像データの解像度を検出し、検出された解像度に応じて記憶手段からの画像データの読出タイミングを制御する制御手段とを有し、制御手段は入力画像信号に同期した同期信号としてデータイネーブル信号及び画像データの読出タイミングと同期したクロック信号が供給されており、データイネーブル信号における入力画像信号の１フレーム内のデータイネーブル信号数を検出し、出力すべき画像の垂直方向解像度をデータイネーブル信号パルス数で除した値を垂直方向拡大率として検出するとともに、データイネーブル信号のパルス幅をクロック信号で計数し、出力すべき画像の水平方向解像度を計数値で除した値を水平方向拡大率として検出し、垂直方向拡大率及び水平方向拡大率に応じて記憶手段からの画像データの読出タイミングを制御することを特徴とする。
【００３９】
本発明によれば、データイネーブル信号における入力画像信号の１フレーム内のデータイネーブル信号数を検出し、出力すべき画像の垂直方向解像度をデータイネーブル信号パルス数で除した値を垂直方向拡大率として検出し、データイネーブル信号のパルス幅をクロック信号で計数し、出力すべき画像の水平方向解像度を該計数値で除した値を水平方向拡大率として検出し、垂直方向拡大率及び前記水平方向拡大率に応じて記憶手段からの画像データの読出タイミングを制御することにより、何種類もの周波数を可変制御して出力可能なＰＬＬを用いることなく、また、少量のＦＩＦＯ容量での画像処理が可能となる。
【００４０】
また、本発明は、入力画像信号の画像データを記憶する記憶手段と、前記入力画像信号に同期した水平同期信号及び垂直同期信号の周期を検出し、出力すべき画像の水平同期期間及び垂直同期期間と前記入力画像信号に同期した水平同期信号及び垂直同期信号の周期とから前記出力すべき画像の拡大率を検出し、前記検出された拡大率に応じて、前記記憶手段からの前記画像データの読出タイミングを制御する制御手段と、前記出力すべき画像の解像度に応じたクロックを発生するクロック発生手段とを有し、前記制御手段は、前記クロック発生手段で発生されたクロックにより前記画像信号の１フレームのうち垂直ブランキング期間を除いた期間を計数し、該計数値を前記出力すべき画像の垂直方向の解像度で除した値から前記出力すべき画像の水平方向の解像度を減じた値を前記出力すべき画像の水平ブランキング期間に設定して、該設定された水平ブランキング期間及び前記拡大率に応じて前記記憶手段から前記画像データを読み出すことを特徴とする。
また、このとき、制御手段は入力画像信号１フレーム毎に水平ブランキング期間を更新することを特徴とする。さらに、制御手段は記憶手段の書込時間と読出時間との差に応じて水平ブランキング期間を更新することを特徴とする。また、制御手段は記憶手段のデータ量に応じて水平ブランキング期間を更新することを特徴とする。
【００４１】
本発明によれば、クロック発生手段で発生されたクロックにより画像信号の１フレームのうち垂直ブランキング期間を除いた期間を計数し、計数値を出力すべき画像の垂直方向の解像度で除した値から出力すべき画像の水平方向の解像度を減じた値を出力すべき画像の水平ブランキング期間に設定して、設定された水平ブランキング期間及び拡大率に応じて記憶手段から画像データを読み出すことにより、何種類もの周波数を可変制御して出力可能なＰＬＬを用いることなく、また、少量のＦＩＦＯ容量での画像処理が可能となる。
【００５６】
【発明の実施の形態】
図４に、本発明の第１実施例の画像表示装置のブロック図を示す。
【００５７】
図４において、画像表示装置４８は、パソコン４０からのディジタルビデオ信号に応じた画像を表示する。パソコン４０は、ＶＧＡコントローラー４１とその他（図示せず）で構成されている。パソコン４０は、ディジタルビデオ信号であるＲＧＢ信号４２及びＤＥ信号４３、ＣＬＫ信号４４を画像表示装置４８に供給する。
【００５８】
画像表示装置４８は、画像処理部４５、ＬＣＤパネル４７、発振器４６で構成されている。画像表示装置４８において、パソコン４０から供給されるディジタルビデオ信号（ＲＧＢ信号４２、ＤＥ信号４３、ＣＬＫ信号４４）は画像処理部４５に供給される。
【００５９】
画像処理部４５は、ＤＥ信号４３、ＣＬＫ信号４４、発振器４６からのクロック信号によりＬＣＤパネル４７に対応した解像度に変換する。ＬＣＤパネル４７に対応した画像信号は、発振器４６から発振されるクロック信号により同期され、ＬＣＤパネル４７に供給する。
【００６０】
発振器４６は、ＬＣＤパネル４７の解像度に対応した固定の周波数を有するクロック信号を、画像処理部４５及びＬＣＤパネル４７に供給する。このクロック信号は、画像処理部４５に供給されるＤＥ信号４３、ＣＬＫ信号と同期するように設定されている。
【００６１】
ＬＣＤパネル４７は、画像処理部４５からの画像信号と発振器４６からのクロックにより、ＬＣＤパネル４７の解像度に対応した画像を表示する。
【００６２】
図５に、本発明の第１実施例の画像処理部のブロック図を示す。
【００６３】
図５において、画像処理部４５は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）４５０、ラインバッファ４５１、補間演算部４５２、ＦＩＦＯ制御部４５３、拡大率設定回路４５４、パネル水平・垂直解像度回路４５５、水平ブランキング設定回路４５６、ＤＥＲ発生部４５７、ＤＥ出力発生部４５８で構成されている。
【００６４】
ＦＩＦＯ４５０には、パソコン４０からＲＧＢ信号４２、ＤＥ信号４３、ＣＬＫ信号４４が供給され、発振器４６から読み出し用のクロックであるＲＣＬＫ信号４３３、ＦＩＦＯ制御部４５３から制御信号が供給される。また、ＦＩＦＯ４５０には、ＤＥ信号の書き込みＤＥ信号（ＤＥＷ）４３０、ＣＬＫ信号４４の書き込みＣＬＫ信号（ＷＣＬＫ）４４０が供給される。ＦＩＦＯ４５０は、これらの入力信号により、メモリの書き込み、読み出しを行い、ラインバッファ４５１、補間演算部４５２に信号を供給する。
【００６５】
ラインバッファ４５１は、ＦＩＦＯ４５０からのデータと発振器４６からのＲＣＬＫ信号４３３により、ＦＩＦＯ４５０からの画像出力の１ライン分を遅延させたデータを記憶すると共に、補間演算部４５２にデータを転送する。
【００６６】
補間演算部４５２は、ＦＩＦＯ４５０、ラインバッファ４５１からの画像信号により補間する。この補間演算部４５２は、垂直方向のＬＣＤパネル４７に対応した画像を作成し、ＬＣＤパネル４７に出力する。また、補間演算部４５２は、ＬＣＤパネル４７に応じて水平同期信号（ＰＨＳ）、垂直同期信号（ＰＶＳ）も生成する。
【００６７】
ＦＩＦＯ制御部４５３は、拡大率設定回路４５４からの信号と、ＤＥＲ発生部からの読み出しＤＥ信号（ＤＥＲ）により、ＲＧＢ信号４２をＬＣＤパネル４７の特性（解像度、最大周波数、最大水平周波数等）に適応するように制御する制御信号を生成する。この制御信号は、ＦＩＦＯ４５０に送られる。
【００６８】
拡大率設定回路４５４は、ＤＥＷ信号４３０、ＷＣＬＫ信号４３１、パネル水平垂直解像度回路４５５からのパネル解像度信号４３４により、画像の拡大率が設定され、ＦＩＦＯ制御部４５３に供給する。この画像の拡大率は、例えば、画像の拡大率が横１．６、縦１．６とすると、従来、画像処理のクロックの周波数は、３１．５ＭＨｚ×１．６×１．６＝８０．６４ＭＨｚが必要となるが、本発明では、ＬＣＤパネル４７の最大周波数を６５ＭＨｚに固定する。
【００６９】
パネル水平垂直解像度４５５は、ＬＣＤパネル４７の水平方向と垂直方向のパネル解像度４３４を拡大率設定回路４５４と水平ブランキング設定回路４５６に出力する。
【００７０】
水平ブランキング設定回路４５６は、ＤＥＷ信号４３０、パネル解像度４３４、ＲＣＬＫ信号４３３により、画像の水平方向のブランキング期間を設定し、ＤＥＲ発生部４５７に設定値を供給する。
【００７１】
ＤＥＲ発生部４５７は、発振器４６からのＲＣＬＫ信号４３３、水平ブランキング設定回路４５６からの信号により、信号の読み出しを決定するＤＥＲ信号４３２を生成し、ＤＥ出力発生部４５８とＦＩＦＯ制御部４５３にＤＥＲ信号４３２を供給する。
【００７２】
ＤＥ出力発生部４５８は、ＲＣＬＫ信号４３３、ＤＥＲ信号４３２により、ＬＣＤパネル４７に対応したＤＥ信号を出力する。
【００７３】
以下に、上記の拡大率設定回路４５４について説明する。
【００７４】
図６に、本発明の第１実施例の拡大率設定回路のブロック図を示す。
【００７５】
図６において、拡大率設定回路４５４は、微分回路６０、カウンタ６１、６５、レジスタ６２、６６、割り算器６３、６７、ＤＥ終了検出回路６４より構成されている。
【００７６】
拡大率設定回路４５４では、ＤＥＷ信号４３０、ＷＣＬＫ信号４４０、パネル解像度４３４が供給される。拡大率設定回路４５４は、供給された信号により水平方向の拡大率と垂直方向の拡大率を出力する。
【００７７】
微分回路６０では、ＤＥＷ信号４３０が供給され、ＤＥＷ信号４３０を微分する。微分回路６０は、ＤＥＷ信号４３０の立ち下り時に、カウンタ６１、レジスタ６２へ信号を供給する。
【００７８】
カウンタ６１では、ＤＥＷ信号４３０とＷＣＬＫ信号４３１が供給される。カウンタ６１は、ＤＥＷ信号４３０の立ち上がり時に、ＷＣＬＫ信号４３１のカウントを開始する。また、カウンタ６１は、ＤＥＷ信号４３０の立ち下がり時に、微分回路６０からの信号によりカウント値をレジスタ６２に供給し、カウント値をリセットする。
【００７９】
レジスタ６２では、微分回路６０からの信号と、カウンタ６１からのカウント値と、ＷＣＬＫ信号４３１が供給される。レジスタ６２は、微分回路６０からの信号によりカウンタ６１からのカウント値を格納し、カウント値を割り算器６３に供給する。
【００８０】
割り算器６３では、レジスタ６２からの信号と、パネル解像度４３４からの水平方向の解像度が供給される。割り算器６３は、レジスタ６２からのカウント値でパネルの水平方向の解像度を割り算し、水平方向の拡大率として出力する。
【００８１】
例えば、レジスタ６２の出力が６４０、ＬＣＤパネルの水平方向の解像度が１０２４ドットとし、割り算器６３によってこれらを割り算すると１０２４÷６４０＝１．６の拡大率が得られる。
【００８２】
一方、ＤＥ終了検出回路６４は、供給されるＤＥＷ信号４３０により、ＤＥＷ信号４３０の立ち上がりが長い期間発生しない場合を検出する。ＤＥ終了検出回路６４は、検出された信号をカウンタ６５、レジスタ６６に供給する。
【００８３】
カウンタ６５では、ＤＥＷ信号４３０とＤＥ終了検出回路６４からの信号が供給される。カウンタ６５は、１フレーム期間のＤＥＷ信号４３０のパルス数をカウントし、ＤＥ終了検出回路６４からの信号に応じてカウント値をレジスタ６６に供給し、カウント値をリセットする。
【００８４】
レジスタ６６では、ＤＥ終了検出回路６４からの信号と、カウンタ６５からのカウント値と、ＤＥＷ信号４３０が供給される。レジスタ６６は、ＤＥ終了検出回路６４からの信号によりカウンタ６５からのカウント値を格納し、カウント値を割り算器６７に供給する。
【００８５】
割り算器６７は、レジスタ６６からの信号と、パネル解像度４３４からの垂直方向の解像度が供給される。割り算器６７は、レジスタ６６からのカウント値で垂直方向の解像度を割り算し、垂直方向の拡大率として出力する。
【００８６】
例えば、レジスタ６６の出力が４８０で、ＬＣＤパネルの垂直方向の解像度が７６８ドットで、割り算器６７によってこれらを割り算すると７６８÷４８０＝１．６の拡大率が得られる。
【００８７】
上記割り算器６３、６７から出力される水平・垂直方向拡大率は、ＦＩＦＯ制御部４５３に供給される。
【００８８】
図７に、本発明の第１実施例の水平ブランキング設定回路のブロック図を示す。
【００８９】
図７において、水平ブランキング設定回路４５６は、ＤＥ終了検出回路７００、ＪＫ−ＦＦ７０１、カウンタ７０２、レジスタ７０３、割り算器７０４、引き算器７０５で構成されている。
【００９０】
ＤＥ終了検出７００では、ＤＥＷ信号４３０が供給される。ＤＥ終了検出７００は、ＤＥＷ信号の立ち上がりが長い期間発生しない場合を検出し、検出結果の信号をＪＫ−ＦＦ７０１、カウンタ７０２、レジスタ７０３に供給する。
【００９１】
ＪＫ−ＦＦ７０１には、ＤＥＷ信号４３０、ＤＥ終了検出７００からの信号、ＲＣＬＫ信号４３３が供給される。ＪＫ−ＦＦ７０１は、供給されたＤＥＷ信号が立ち上がり、アクティブになった時、「１」を出力し、ＤＥ終了検出７００からの信号が「１」になった時、「０」を出力する。
【００９２】
カウンタ７０２では、ＲＣＬＫ信号４３３、ＪＫ−ＦＦ７０１からの信号、ＤＥ終了検出７００が供給される。カウンタ７０２は、ＲＣＬＫ信号４３３をクロックとし、ＪＫ−ＦＦ７０１からの信号が「１」の間、クロックをカウントし、ＤＥ終了検出７００により最終カウント値をレジスタ７０３に供給する。
【００９３】
レジスタ７０３では、ＲＣＬＫ信号４３３、カウンタ７０２からのカウント値、ＤＥ終了検出７００が供給される。レジスタ７０３は、カウンタ７０２からのカウント値を格納し、ＤＥ終了検出７００の信号により割り算器７０４に供給する。
【００９４】
割り算器７０４は、レジスタ７０３から供給されたカウント値をパネル解像度４３４の垂直方向の解像度で割り算を行う。割り算の結果は、引き算器７０５に供給される。
【００９５】
引き算器７０５は、割り算器７０４からの値からパネル解像度４３４の水平方向の解像度を引き算し、水平ブランキング値を得る。この水平ブランキング値は、ＤＥＲ発生部４５７に供給される。
【００９６】
例えば、ＪＫ−ＦＦ７０１のアクティブ期間は、
有効水平ライン数（４８０）×１水平期間（１／３７．５ＫＨｚ）＝１２．８ｍＳとなる。この値がＲＣＬＫ信号（６５ＭＨｚ）でサンプリングされると、レジスタ７０３からの出力は、
１２．８ｍＳ×６５ＭＨｚ＝８３２０００となる。
【００９７】
割り算器７０４は、
レジスタ７０３の出力（８３２０００）÷ＬＣＤパネルの垂直解像度（７６８）＝１０８３．３３を出力する。
【００９８】
引き算器７０５は、
１０８３．３３―ＬＣＤパネルの水平解像度（１０２４）≒５９を出力する。この値が水平ブランキング値としてＤＥＲ発生部４５７に供給される。
【００９９】
図８に、本発明の第１実施例の変形例である画像処理部の水平ブランキング設定回路のブロック図を示す。
【０１００】
図８において、水平ブランキング設定回路４５６は、ＤＥ終了検出回路７１０、７１４、ＪＫ−ＦＦ７１１、７１５、カウンタ７１２、７１６、レジスタ７１３、７１７、引き算器７１８、割り算器７１９より構成されている。
【０１０１】
図７と同様に、ＤＥＷ信号４３０のアクティブ期間は、ＤＥ終了検出回路７１０、ＪＫ−ＦＦ７１１、カウンタ７１２、レジスタ７１３により計測される。加えて、図８ではＦＩＦＯ４５０からの読み出し側ＤＥ信号（ＤＥＲ）４３２がＤＥ終了検出回路７１４、ＪＫ−ＦＦ７１５、カウンタ７１６、レジスタ７１７によって計測される。
【０１０２】
引き算器７１８は、ＤＥＷ信号４３０側のレジスタ７１３の値からＤＥＲ信号４３２側のレジスタ７１７の値を引き算する。引き算の結果は、割り算器７１９に供給される。
【０１０３】
割り算器７１９は、供給された引き算の値をＬＣＤパネルの垂直解像度で割り算する。割り算の結果は、現状のＤＥＲのブランキング値にプラスした水平ブランキング値としてＤＥＲ発生部４５７に供給される。
【０１０４】
図９に、本発明の第１実施例の変形例である画像処理部の水平ブランキング設定回路のブロック図を示す。
【０１０５】
図９において、水平ブランキング設定回路４５６は、ＤＥ開始検出回路７２０、７２１、ＤＥ終了検出回路７３０、７３１、ＪＫ−ＦＦ７２２、７３２、カウンタ７２３、７３３、レジスタ７２４、７３４、引き算器７２５、割り算器７２６より構成されている。
【０１０６】
ＤＥ開始検出回路７２０、７２１は、ＤＥＷ信号４３０とＤＥＲ信号４３５の各アクティブ期間の開始を検出する。
【０１０７】
ＲＣＬＫ信号４３３、ＤＥ開始検出７２０、７２１からの信号が、ＪＫ−ＦＦ７２２に供給される。ＪＫ−ＦＦ７２２は、ＤＥＷ信号４３０のアクティブ期間が開始になった時、「１」を出力し、ＤＥＲ信号４３５のアクティブ期間が開始になった時、「０」を出力する。
【０１０８】
カウンタ７２３には、ＲＣＬＫ信号４３３、ＪＫ−ＦＦ７２２からの信号、ＤＥ開始検出７２１からの信号が供給される。カウンタ７２３は、ＲＣＬＫ信号４３３をクロックとし、ＪＫ−ＦＦ７２３からの信号が「１」の間、クロックをカウントし、ＤＥ開始検出７２１の信号により最終カウント値をレジスタ７２４に供給する。
【０１０９】
レジスタ７２４には、ＲＣＬＫ信号４３３、カウンタ７２３からのカウント値、ＤＥ開始検出回路７２１からの信号が供給される。レジスタ７２４は、カウンタ７２３からのカウント値が格納される。レジスタ７２４は、ＤＥ開始検出回路７２１からの信号により格納されたカウント値を引き算器７２５に供給する。
【０１１０】
同様に、ＤＥ終了検出回路７３０、７３１は、ＤＥＷ信号４３０とＤＥＲ信号４３５の各アクティブ期間の終了を検出する。
【０１１１】
ＤＥ終了検出回路７３０、７３１の出力はＤＥＷ信号４３０のアクティブ期間終了からＤＥＲ信号４３５のアクティブ期間終了までの期間を、カウンタ７３３、レジスタ７３４により計測する。レジスタ７３４は、引き算器７２５に格納された値を供給する。
【０１１２】
引き算器７２５は、レジスタ７２４のカウント値からレジスタ７３４のカウント値を引き算する。引き算の結果は、割り算器７２６に供給される。
【０１１３】
割り算器７２６は、引き算器７２５からの値をパネル解像度４３４の垂直方向の解像度で割り算し、その結果は現状のＤＥＲブランキング期間にプラスされ新たな水平ブランキング期間を得る。この水平ブランキング期間は、ＤＥＲ発生部４５７に供給される。
【０１１４】
図１０に、本発明の第１実施例のＤＥＲ発生部のブロック図を示す。
【０１１５】
図１０において、ＤＥＲ発生部４５７は、ブランキング期間微調回路８０、水平ブランキングカウンタ８００、コンパレータ８０１、８０５、８０９、微分回路８０２、８０６、ＯＲ回路８０３、８１０、水平有効期間カウンタ８０４、垂直有効期間カウンタ８０８、ＪＫ−ＦＦ８０７により構成されている。
【０１１６】
ＤＥＲ発生部４５７では、水平ブランキング設定回路４５６からの水平ブランキング値、ＲＣＬＫ信号４３３、パネル解像度信号４３４、読み込みが開始した時のパルスであるＲ−ＳＴＡＲＴ信号８１１が供給される。
【０１１７】
ブランキング期間微調回路８０では、図７、８、９に示す水平ブランク設定回路４５６により水平ブランキング値と、微分回路８０２からの信号が供給される。ブランキング期間微調回路８０は、水平ブランキング値を調整し、調整された水平ブランキング値をコンパレータ８０１に供給する。
【０１１８】
水平ブランキングカウンタ８００では、コンパレータ８０１の出力と、微分回路８０６の出力と、ＲＣＬＫ信号４３３が供給される。水平ブランキングカウンタ８００は、ＲＣＬＫ信号４３３をクロックとしてカウントし、微分回路８０６の出力によりカウントをクリアし、コンパレータ８０１の出力により停止する。この水平ブランキングカウンタ８００は、カウント値をコンパレータ８０１に供給する。
【０１１９】
コンパレータ８０１は、水平ブランキング値と、水平ブランキングカウンタ８００からのカウンタ値とを比較する。コンパレータ８０１は、水平ブランキングカウンタ８００のカウンタ値の方が大きくなると、ハイレベルの信号を供給する。このハイレベルの信号は、水平ブランキングカウンタ８００と微分回路８０２に供給される。
【０１２０】
水平ブランキングカウンタ８００は、コンパレータ８０１の出力がハイレベルになると、カウントが停止する。微分回路８０２は、コンパレータ８０１の出力を微分し、ブランキング期間微調回路８０、ＯＲ回路８０３に出力する。
【０１２１】
ＯＲ回路８０３では、Ｒ−ＳＴＡＲＴ信号８１１と微分回路８０２の出力が供給され、出力信号が水平有効期間カウンタ８０４とＪＫ−ＦＦ８０７に出力される。この出力は、水平有効期間カウンタ８０４のカウント値をクリアし、ＪＫ―ＦＦ８０７は、ＤＥＲ信号４３２として「１」を出力する。
【０１２２】
水平有効期間カウンタ８０４では、ＯＲ回路８０３、８１０の出力、ＲＣＬＫ信号４３３が供給される。水平有効期間カウンタ８０４は、ＲＣＬＫ信号４３３をクロックとしてカウントし、ＯＲ回路８０３の出力によりクリアし、ＯＲ回路８１０の出力で停止する。水平有効期間カウンタ８０４は、カウント値をコンパレータ８０５に供給する。
【０１２３】
コンパレータ８０５は、パネルの水平解像度と、水平有効期間カウンタ８０４からのカウンタ値とを比較し、水平有効期間カウンタ８０４のカウンタ値の方が大きくなると、出力がハイレベルとされる。コンパレータ８０５の出力は、ＯＲ回路８１０、微分回路８０６、垂直有効期間カウンタ８０８に供給される。
【０１２４】
垂直有効期間カウンタ８０８は、コンパレータ８０５、８０９の出力と、Ｒ−ＳＴＡＲＴ信号８１１が供給される。垂直有効期間カウンタ８０８は、コンパレータ８０５の出力をクロックとしてカウントし、Ｒ−ＳＴＡＲＴ信号８１１によりクリアされ、コンパレータ８０９の出力で停止される。この垂直ブランキングカウンタ８０８の出力はコンパレータ８０９に供給される。
【０１２５】
コンパレータ８０９は、パネルの垂直解像度と垂直有効期間カウンタ８０８からのカウンタ値とを比較する。コンパレータ８０９の出力は、垂直有効期間カウンタ８０８とＯＲ回路８１０に供給される。コンパレータ８０９の出力がハイレベルになると、垂直有効期間カウンタ８０８は、カウントが停止する。また、コンパレータ８０１の出力は、水平有効期間カウンタ８０４に供給される。水平有効期間カウンタ８０４は、ＯＲ回路８１０の出力によりカウントが停止する。
【０１２６】
また、微分回路８０６は、コンパレータ８０５の出力を微分し、ＪＫ−ＦＦ８０７及び水平ブランキングカウンタ８００に出力する。水平有効期間カウンタ８００は、微分回路８０６の出力によりクリアされる。ＪＫ−ＦＦ８０７は、微分回路８０６からの信号によりＤＥＲ信号４３２として「０」が出力される。
【０１２７】
図１１は、本発明の第１実施例のＤＥＲ信号の波形図である。
【０１２８】
図１１（Ｇ）は、図１０に示すＤＥＲ発生部４５７に入力されるＲ−ＳＴＡＲＴ信号８１１であり、図１１（Ｈ）、（Ｉ）は、ＤＥＲ発生部４５７から出力されるＤＥＲ信号である。
【０１２９】
図１１（Ｇ）のＲ−ＳＴＡＲＴ信号がハイレベルのパルスを出力すると、図１１（Ｈ）のＤＥＲ信号は垂直有効期間にカウントを行う。ＤＥＲ信号の一部を拡大して表示すると図１１（Ｉ）になる。図１１（Ｉ）のＤＥＲ信号は、水平有効カウンタでハイレベルとなり、水平ブランキングカウンタでローレベルとなる。
【０１３０】
図１２に、水平ブランキング設定回路からの水平ブランキング値に対応するブランキング期間微調回路８０のブロック図である。
【０１３１】
図１２において、ブランキング期間微調回路８０は、ｎ進カウンタ８２０、コンパレータ８２１、加算器（＋１）８２２、セレクタ８２３により構成されている。
【０１３２】
例えば、このブランキング期間微調整回路８０では、ｎ＝４とし、水平ブランキング値を出力する時の割り算器の出力の小数点以下の値がｋ＝０〜０．２５のときｍ＝０、ｋ＝０．２６〜０．５のときｍ＝１、ｋ＝０．５１〜０．７５のときｍ＝２、ｋ＝０．７６〜０．９９のときｍ＝３に設定する。
【０１３３】
ｎ進カウンタ８２０は、微分回路８０２から供給される水平ブランキング値を４進でカウントを行い、カウント値はコンパレータ８２１に供給される。
【０１３４】
コンパレータ８２１では、４進カウンタ８２０からのカウント値がＢに、ｍの値がＡに供給される。コンパレータ８２１は、Ａ＞Ｂの時にセレクタ８２３に出力する。たとえば、コンパレータ８２１は、Ｂの入力が０、１、２、３、０の順に変化し、Ａが０の時、出力は０、０、０、０、０、Ａが１の時、出力は１、０、０、０、１、Ａが２の時、出力は１、１、０、０、１、Ａが３の時、出力は１、１、１、０、１となる。
【０１３５】
セレクタ８２３では、水平ブランキング値と、加算器８２２を介して水平ブランキング値に１加算された値が供給される。セレクタ８２３は、コンパレータ８２１からの値に応じて、図１０に示すコンパレータ８０１に出力する。よって、セレクタ８２３は、コンパレータ８２１からの値の４回の内、ｍ回は水平ブランキング値に１加算された値を出力する。
【０１３６】
図１３に、水平ブランキング設定回路からの水平ブランキング値に対応するブランキング期間微調回路８０のブロック図を示す。
【０１３７】
図１３において、ブランキング期間微調回路８０は、加算器（＋１）８３０、減算器（−１）８３１、セレクタ８３２、レジスタ８３３により構成されている。
【０１３８】
セレクタ８３２は、ＦＩＦＯ−Ｅ信号４３７とＦＩＦＯ−Ｆ信号４３６、水平ブランキング設定回路４５６からの水平ブランキング値、加算器８３０の出力、減算器８３１の出力が供給される。
【０１３９】
ＦＩＦＯ−Ｅ信号４３７は、ＦＩＦＯ４５０の容量が空（ｅｍｐｔｙ）の時に出力される信号で、ＦＩＦＯ−Ｆ信号４３６は、ＦＩＦＯ４５０の容量が満杯（ｆｕｌｌ）の時に出力される信号である。
【０１４０】
セレクタ８３２は、ＦＩＦＯ−Ｅ信号４３７とＦＩＦＯ−Ｆ信号４３６がローレベルの場合、水平ブランキング値をそのままレジスタ８３３に供給する。レジスタ８３３は、水平ブランキング値をＤＥＲ発生部４５７のコンパレータ８０１に出力する。
【０１４１】
また、ＦＩＦＯ４５０に対しデータ書き込みよりも読み出しが多くなり、ＦＩＦＯ−Ｅ信号４３７が発生した場合、セレクタ８３２は、加算器８３０の出力を選択してレジスタ８３３の値に１加算した値を出力する。即ち、出力値を１加算することにより、水平ブランキング期間を長くしてＦＩＦＯ４５０でのデータの読み出しを遅らせる。
【０１４２】
一方、ＦＩＦＯ４５０に対しデータ読み出しよりも読み込みが多くなり、ＦＩＦＯ−Ｆ信号４３６が発生した場合、セレクタ８３２は、減算器８３１の出力を選択してレジスタ８３３の値を１減算した値を出力する。即ち、出力値を１減算することにより、水平ブランキング期間を短くしてＦＩＦＯ４５０でのデータの読み込みを速くする。
【０１４３】
図１４に、本発明の第１実施例のＦＩＦＯと比較回路のブロック図を示す。
【０１４４】
図１４において、ＦＩＦＯ４５０は、書き込み側のアドレスカウンタ５０、読み出し側のアドレスカウンタ５１、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２より構成されている。
【０１４５】
Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２は、アドレスカウンタ５０、５１の信号を基にして、Ｗ−ｄａｔａの格納、Ｒ−ｄａｔａの出力を行う。
【０１４６】
アドレスカウンタ５０では、ＤＥＷ信号４３０とＷＣＬＫ信号４４０が供給される。アドレスカウンタ５０では、書き込み側のアドレスをカウントし、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２に格納されるアドレスを設定する。アドレスカウンタ５１は、ＤＥＲ信号４３２とＲＣＬＫ信号４３３が供給され、読み出し側のアドレスをカウントし、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２から出力するアドレスを設定する。アドレスカウンタ５０、５１の出力は、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２、コンパレータ５３、減算器５４に供給される。
【０１４７】
比較回路４８０は、コンパレータ５３、５７、５８、減算器５４、ＡＮＤ回路５５、加算器５６より構成されている。この比較回路４８０は、図１３に示すブランキング期間微調回路８０に入力されるＦＩＦＯ−Ｆ信号４３６、ＦＩＦＯ−Ｅ信号４３７を生成する。
【０１４８】
コンパレータ５３では、アドレスカウンタ（Ｗ）５０、アドレスカウンタ（Ｒ）５１からの値が供給される。コンパレータ５３は、アドレスカウンタ（Ｗ）５０の値が、アドレスカウンタ（Ｒ）５１の値より大きい場合、ＡＮＤ回路５５に「０」を出力する。一方、アドレスカウンタ（Ｒ）５１の値が、アドレスカウンタ（Ｗ）５０の値より大きい場合、ＡＮＤ回路５５に「１」を出力する。
【０１４９】
ＡＮＤ回路５５は、コンパレータ５３からの入力により、加算器５６に出力する。このＡＮＤ回路５５は、入力が「０」の時、「０」を出力し、入力が「１」の時、ＦＩＦＯ４５０のワード長の値であるＷＤ値を出力する。
【０１５０】
減算器５４は、アドレスカウンタ（Ｗ）５０の値から、アドレスカウンタ（Ｒ）５１の値を引いた値を加算器５６に出力する。
【０１５１】
加算器５６は、減算器５４からの入力と、ＡＮＤ回路５５からの入力を加算し、コンパレータ５７、５８に出力する。
【０１５２】
コンパレータ５７は、加算器５６からの入力と、所定値ＭＡＸを比較する。加算器５６の値がＭＡＸよりも大きくなる場合、ＦＩＦＯ−Ｆ４３６として「１」を出力する。即ち、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２に書き込まれたアドレスと読み出されたアドレスの差がＭＡＸ以上になるとＦＩＦＯ−Ｆ４３６が出力される。
【０１５３】
一方、コンパレータ５８は、加算器５６からの入力と、所定値ＭＩＮを比較する。加算器５６の値がＭＩＮよりも小さくなる場合、ＦＩＦＯ−Ｅ４３７として「１」を出力する。即ち、Ｄｕａｌ−Ｐｏｒｔ−ＲＡＭ５２に読み出されたデータと書き込まれたデータの差がＭＩＮ以下になるとＦＩＦＯ−Ｅ４３７が出力される。
【０１５４】
図１５に、本発明の第２実施例の画像表示装置のブロック図を示す。
【０１５５】
図１５において、画像表示装置４９は、アナログ画像信号によりドットマトリクスディスプレイを駆動するための装置であり、パソコン４０からの画像信号に基づいて表示を行う。パソコン４０は、ＶＧＡコントローラー４１とその他（図示せず）で構成されている。
【０１５６】
パソコン４０は、アナログビデオ信号であるＲＧＢ信号１２及びＨＳ信号５１、ＶＳ信号５２を画像表示装置４９に供給する。
【０１５７】
画像表示装置４９は、Ａ／Ｄ変換器５３、画像処理部５４、ＬＣＤパネル５５、ＰＬＬ回路５６、システム制御部５７、ＤＥ発生部５８、発振器５９で構成されている。
【０１５８】
画像表示装置４９では、パソコン４０からのアナログビデオ信号（ＲＧＢ信号５０、ＨＳ信号５１、ＶＳ信号５２）がＡ／Ｄ変換器５３に供給される。また、ＨＳ信号５１、ＶＳ信号５２はシステム制御部５７に送られる。
【０１５９】
Ａ／Ｄ変換器５３は、アナログビデオ信号をデジタル信号に変換し、画像処理部２２、ＤＥ発生部５８に供給する。
【０１６０】
システム制御部５７は、ＨＳ信号５１、ＶＳ信号５２に同期してＰＬＬ回路５６、Ａ／Ｄ変換器５３、ＤＥ発生部５８を制御する。
【０１６１】
ＰＬＬ回路５６は、システム制御部５７からのＨＳ・ＶＳ信号と位相同期したクロックを、Ａ／Ｄ変換器５３にクロックを供給し、Ａ／Ｄ変換器５３の変換タイミングを制御する。
【０１６２】
ＤＥ発生部５８は、Ａ／Ｄ変換器５３からのデジタル信号をシステム制御部５７からの制御信号によって、ＤＥ信号を生成し、画像処理部５４に送る。
【０１６３】
画像処理部５４は、Ａ／Ｄ変換器５３のデジタル信号、ＤＥ発生部５８のＤＥ信号、ＰＬＬ回路５６からクロックが供給される。この画像処理部５４は、Ａ／Ｄ変換器５３から送られたデジタル信号を、ＤＥ信号、ＣＬＫ信号に基づいてＬＣＤパネル５５に対応した解像度に変換する。ＬＣＤパネル５５に対応した画像信号は、発振器５９からの信号によって同期され、ＬＣＤパネル５５に送られる。
【０１６４】
発振器５９は、ＬＣＤパネル５５の解像度に対応した固定の周波数を有するクロック信号を、画像処理部５４及びＬＣＤパネル５５に供給する。このクロック信号は、画像処理部５４に供給されるＤＥ信号、ＣＬＫ信号と同期するように設定されている。
【０１６５】
ＬＣＤパネル５５は、画像処理部５４からの画像信号と発振器５９からのクロックにより、ＬＣＤパネル５５の解像度に対応した画像を表示する。
【０１６６】
図１６に、本発明の第２実施例のＤＥ発生部のブロック図を示す。
【０１６７】
図１６において、ＤＥ発生部５８は、水平バックポーチレジスタ５８０、垂直バックポーチレジスタ５９０、水平バックポーチカウンタ５８１、垂直バックポーチカウンタ５９１、コンパレータ５８２、５９２、５８６、５９６、微分回路５８３、５９３、５８７、５９７、水平有効期間レジスタ５８４、垂直有効期間レジスタ５９４、水平有効期間カウンタ５８５、垂直有効期間レジスタ５９５、ＪＫ−ＦＦ５８８、５９８、ＡＮＤ回路５８９で構成されている。
【０１６８】
水平バックポーチレジスタ５８０は、システム制御部５７からの制御信号５７０を入力し、コンパレータ５８２に出力する。
【０１６９】
水平バックポーチカウンタ５８１では、ＨＳ信号５１、コンパレータ５８２、書き込みクロック（ＷＣＬＫ）信号５３０が供給される。水平バックポーチカウンタ５８１は、ＷＣＬＫ信号５３０をクロックとしてカウントし、ＨＳ信号５１がハイレベルの時にクリアする。また、水平バックポーチカウンタ５８１は、コンパレータ５８２の出力でカウントが停止する。この水平バックポーチカウンタ５８１の出力はコンパレータ５８２に供給される。
【０１７０】
コンパレータ５８２は、水平バックポーチレジスタ５８０の値と、水平バックポーチカウンタ５８１の値を比較して等しくなると、出力がハイレベルとなる。コンパレータ５８２の出力は、水平バックポーチカウンタ５８１、微分回路５８３に供給される。
【０１７１】
水平バックポーチカウンタ５８１は、コンパレータ５８２の出力がハイレベルになると、カウントが停止する。微分回路５８３は、コンパレータ５８２の出力を微分し、水平有効期間カウンタ５８５、ＪＫ−ＦＦ５８８に出力する。
【０１７２】
水平有効期間レジスタ５８４は、システム制御部５７からの制御信号５７０を入力し、コンパレータ５８６に出力する。
【０１７３】
水平有効期間カウンタ５８５では、微分回路５８３の出力、コンパレータ５８６の出力、ＷＣＬＫ信号５３０が供給される。水平有効期間カウンタ５８５は、ＷＣＬＫ信号５３０をクロックとしてカウントし、微分回路５８３からの信号によってクリアする。また、水平有効期間カウンタ５８５は、コンパレータ５８６の出力でカウントが停止する。この水平有効期間カウンタ５８５の出力は、コンパレータ５８６に供給される。
【０１７４】
コンパレータ５８６は、水平有効期間レジスタ５８４の値と、水平有効期間カウンタ５８５の値を比較して等しくなると、出力がハイレベルとなる。コンパレータ５８６の出力は、水平有効期間カウンタ５８５、微分回路５８７に供給される。
【０１７５】
水平有効期間カウンタ５８５は、コンパレータ５８６の出力がハイレベルになると、カウントが停止する。微分回路５８７は、コンパレータ５８６の出力を微分し、ＪＫ−ＦＦ５８８に出力する。
【０１７６】
ＪＫ−ＦＦ５８８では、微分回路５８３、５８７から信号が供給される。ＪＫ−ＦＦ５８８は、水平方向のＤＥ（ＨＤＥ）信号をＡＮＤ回路５８９に出力する。
【０１７７】
一方、垂直バックポーチレジスタ５９０は、システム制御部５７からの制御信号５７０を入力し、コンパレータ５９２に出力する。
【０１７８】
垂直バックポーチカウンタ５９１では、ＶＳ信号５２、ＨＳ信号５１、コンパレータ５９２の出力が供給される。垂直バックポーチカウンタ５９１は、ＨＳ信号５１をクロックとしてカウントし、ＶＳ信号５２によりクリアされ、コンパレータ５９２の出力がハイレベルになるとカウントが停止する。この垂直バックポーチカウンタ５９１の出力はコンパレータ５９２に供給される。
【０１７９】
コンパレータ５９２は、垂直バックポーチレジスタ５９０の値と、垂直バックポーチカウンタ５９１の値を比較して等しくなると、出力がハイレベルとなる。コンパレータ５９２の出力は、垂直バックポーチカウンタ５９１、微分回路５９３に供給される。
【０１８０】
垂直バックポーチカウンタ５９１は、コンパレータ５９２の出力がハイレベルになると、カウントが停止する。微分回路５９３は、コンパレータ５９２の出力を微分し、垂直有効期間カウンタ５９５、ＪＫ−ＦＦ５９８に出力する。
【０１８１】
垂直有効期間レジスタ５９４は、システム制御部５７からの制御信号５７０を入力し、コンパレータ５９６に出力する。
【０１８２】
垂直有効期間カウンタ５９５では、微分回路５９３の出力、コンパレータ５９６の出力、ＨＳ信号５１が供給される。垂直有効期間カウンタ５９５は、ＨＳ信号５１をクロックとしてカウントされ、微分回路５９３からの信号によってクリアされ、コンパレータ５９６の出力でカウントが停止する。この垂直アドレッサブルカウンタ５９５の出力は、コンパレータ５９６に供給される。
【０１８３】
コンパレータ５９６は、垂直有効期間レジスタ５９４の値と、垂直有効期間カウンタ５９５の値を比較して等しくなると、出力がハイレベルとなる。コンパレータ５９６の出力は、垂直有効期間カウンタ５９５、微分回路５９７に供給される。
【０１８４】
垂直有効期間カウンタ５９５は、コンパレータ５９６の出力が供給されると、カウントが停止する。微分回路５９７は、コンパレータ５９６の出力を微分し、ＪＫ−ＦＦ５９８に出力する。
【０１８５】
ＪＫ−ＦＦ５９８は、微分回路５９３、５９７から信号が供給され、垂直方向のＤＥ（ＶＤＥ）信号がＡＮＤ回路５８９に出力される。
【０１８６】
ＡＮＤ回路５８９は、ＨＤＥ信号とＶＤＥ信号により、書き込みＤＥ（ＷＤＥ）信号を図１５に示す画像処理部５４に供給する。
【０１８７】
図１７に、本発明の第３実施例の画像処理に関するフローチャートを示す。
【０１８８】
図１７について、アナログ信号に対して画像処理を行う場合、先ず、ステップＳ１０〜Ｓ１２までの処理が行われる。
【０１８９】
ステップＳ１０の処理は、ＶＧＡコントローラからのＨＳ信号、ＶＳ信号を測定する。ステップＳ１１の処理は、ＨＳ、ＶＳ信号の測定結果から表示装置のモードを決定する。ステップＳ１２の処理は、ＲＧＢ信号等のビデオ信号に合わせてＰＬＬ回路及びＤＥＷ発生部のレジスタを設定する。
【０１９０】
以下の処理は、アナログ信号及びデジタル信号の両方に対応して行われる。ステップＳ１３の処理は、ＤＥＷ信号とパネルの解像度を用いて、画像処理部で拡大率が決定される。ステップＳ１４の処理は、画像の１フレーム分の水平ブランキング期間とＤＥＷの有効期間の合計をパネルへのクロックによって計数する。ステップＳ１５の処理は、ステップＳ１４で計数された値をパネルの垂直解像度の値で割り、水平解像度の値を引いた結果をパネルへの水平ブランキング期間とする。ステップＳ１５で求めた水平ブランキング期間の値は、以下に示すステップＳ１６及びステップＳ１７、Ｓ１８の処理が平行して行われる。
【０１９１】
ステップＳ１６の処理は、画像の１フレーム分に対してＤＥＷ信号を用いてＦＩＦＯへのデータの書き込み、ＤＥＲ信号を用いてＦＩＦＯからの読み出しを行い、パネルの解像度に対応させて拡大し、パネルへ拡大したデータを送る。
【０１９２】
ステップＳ１７の処理は、次の１フレーム分の水平ブランキング期間とＤＥＷ信号の有効期間の総計をパネルへのクロックで計数する。
【０１９３】
ステップＳ１８の処理は、ステップＳ１７で求めた値を垂直パネルの垂直解像度の値で割り、水平解像度の値を引いた結果をパネルへの水平ブランキング期間とする。このようにして、水平ブランキング期間が求められ、求められた水平ブランキング期間を用いてＦＩＦＯへのデータの書き込み、読み出しを制御する。
【０１９４】
図１８に、本発明の第４実施例の画像処理に関するフローチャートを示す。
【０１９５】
図１８において、図１７に示したステップＳ１０〜Ｓ１５の処理は同様である。
【０１９６】
ステップＳ２０は、画像の１ライン分に対してＤＥＷ信号を用いてＦＩＦＯへのデータの書き込み、ＤＥＲ信号を用いてＦＩＦＯからの読み出しを行い、パネルの解像度に対応させて拡大し、パネルへ拡大したデータを送る。
【０１９７】
ステップＳ２１は、ＦＩＦＯに書き込まれたデータが一杯になった時、ＦＩＦＯ−Ｆ信号が発生したかを判定する。ＦＩＦＯ−Ｆ信号が発生した時、ステップＳ２２の処理を行う。ステップＳ２２の処理は、パネルへの水平ブランキング期間を１減算し、ＦＩＦＯへの読み出し時間を速くする。
【０１９８】
ＦＩＦＯ−Ｆ信号が発生しない場合、ステップＳ２３の処理でＦＩＦＯ−Ｅ信号が発生したかを判定する。ＦＩＦＯ−Ｅ信号が発生した時、ステップＳ２４の処理を行い、パネルへの水平ブランキング期間を１加算し、ＦＩＦＯへの読み出し時間を遅らせる。
【０１９９】
【発明の効果】
本発明によれば、データイネーブル信号における入力画像信号の１フレーム内のデータイネーブル信号数を検出し、出力すべき画像の垂直方向解像度をデータイネーブル信号パルス数で除した値を垂直方向拡大率として検出し、データイネーブル信号のパルス幅をクロック信号で計数し、出力すべき画像の水平方向解像度を該計数値で除した値を水平方向拡大率として検出し、垂直方向拡大率及び前記水平方向拡大率に応じて記憶手段からの画像データの読出タイミングを制御することにより、何種類もの周波数を可変制御して出力可能なＰＬＬを用いることなく、また、少量のＦＩＦＯ容量での画像処理が可能となる。
【０２００】
また、本発明によれば、クロック発生手段で発生されたクロックにより画像信号の１フレームのうち垂直ブランキング期間を除いた期間を計数し、計数値を出力すべき画像の垂直方向の解像度で除した値から出力すべき画像の水平方向の解像度を減じた値を出力すべき画像の水平ブランキング期間に設定して、設定された水平ブランキング期間及び拡大率に応じて記憶手段から画像データを読み出すことにより、何種類もの周波数を可変制御して出力可能なＰＬＬを用いることなく、また、少量のＦＩＦＯ容量での画像処理が可能となる。
【図面の簡単な説明】
【図１】従来の画像表示装置の一例のブロック図を示す。
【図２】従来の画像表示装置の他の一例のブロック図を示す。
【図３】従来のディジタル信号の波形図である。
【図４】本発明の第一実施例の画像表示装置のブロック図を示す。
【図５】本発明の第１実施例の画像処理部のブロック図を示す。
【図６】本発明の第１実施例の拡大率設定回路のブロック図を示す。
【図７】本発明の第１実施例の水平ブランキング設定回路のブロック図を示す。
【図８】本発明の第１実施例の変形例である画像処理部の水平ブランキング設定回路のブロック図を示す。
【図９】本発明の第１実施例の変形例である画像処理部の水平ブランキング設定回路のブロック図を示す。
【図１０】本発明の第１実施例のＤＥＲ発生部のブロック図を示す。
【図１１】本発明の第１実施例のＤＥＲ信号の波形図である。
【図１２】水平ブランキング設定回路からの水平ブランキング値に対応するブランキング期間微調回路８０のブロック図を示す。
【図１３】水平ブランキング設定回路からの水平ブランキング値に対応するブランキング期間微調回路８０のブロック図を示す。
【図１４】本発明の第１実施例のＦＩＦＯと比較回路のブロック図を示す。
【図１５】本発明の第２実施例の画像表示装置のブロック図を示す。
【図１６】本発明の第２実施例のＤＥ発生部のブロック図を示す。
【図１７】本発明の第３実施例の画像処理に関するフローチャートを示す。
【図１８】本発明の第４実施例の画像処理に関するフローチャートを示す。
【符号の説明】
１０、１５、４０    パソコン
１１、１６、４１    ＶＧＡコントローラ
２０、３０、４８    画像表示装置
２１、５３    ＡＤ変換機
２２、３１、４５、５４    画像処理部
２３、３２、４７、５５    ＬＣＤパネル
２４、２６、３４、５６    ＰＬＬ回路
２５、３３、５７    システム制御部
４６、５９    発振器
５８    ＤＥ発生部
４５０    ＦＩＦＯ
４５１    ラインバッファ
４５２    補間演算部
４５３    ＦＩＦＯ制御部
４５４    拡大率設定回路
４５５    パネル水平垂直解像度回路
４５６    水平ブランキング設定回路
４５７    ＤＥＲ発生部
４５８    ＤＥ出力発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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