(57)【特許請求の範囲】
【請求項１】
（ａ）上面と下面、及び前記上面中に形成された少なくとも１個の四辺形のキャビティを有するプリント配線板（ＰＷＢ）であって、前記四辺形のキャビティがこのプリント配線板を少なくとも部分的に通って伸びるプリント配線板と、
（ｂ）前記キャビティの端縁部を包囲する、前記プリント配線板の前記上面上の一群のプリント配線板ボンディングパッドと
（ｃ）前記プリント配線板に付設され、かつ、前記キャビティを充分に覆うトランスレータとを具備し、
前記トランスレータが、
（ｉ）上面と下面、及び表面面積Ａtを有し、その下面上に中央のＩＣチップ相互配線領域とこの中央のＩＣチップ相互配線領域を包囲する外側相互配線領域とを有する基板と、
（ii）前記基板の下面上に形成された第１の段間誘電体層と、
（iii）前記段間誘電体層上に形成された第１のパターンが形成された導電層と、
（iv）前記第１のパターンが形成された導電層上に形成された絶縁層と、
（ｖ）前記絶縁層上に形成され、それが更に前記ＩＣチップ領域に設けられ、かつ、中心間距離Ｓを有する第１のグループのトランスレータボンディングパッドと、
（vi）前記絶縁層上に形成され、それが更に前記中央のＩＣチップ相互配線領域に設けられ、かつ、中心間距離Ｓを有する第２のグループのトランスレータボンディングパッドと、
（vii）前記絶縁層上に形成され、それが更に前記外側の相互配線領域に設けられ、かつ、２Ｓを超える（＞２Ｓ）中心間距離を有する第３のグループのトランスレータボンディングパッドと、
（viii）前記絶縁層上に形成され、それが更に前記外側の相互配線領域に設けられ、かつ、２Ｓを超える中心間距離を有する第４のグループのトランスレータボンディングパッドと、
（ix）前記第１のグループのトランスレータボンディングパッドを前記基板と電気的に相互連結する手段と、
（ｘ）前記第２のグループのトランスレータボンディングパッドを前記第１のパターンが形成された導電層と電気的に相互連結する手段と、
（xi）前記第３のグループのトランスレータボンディングパッドを前記基板と電気的に相互連結する手段と、
（xii）前記第３のグループのトランスレータボンディングパッドをプリント配線板ボンディングパッドと電気的に相互連結する手段と、
（xiii）前記第４のグループのトランスレータボンディングパッドを前記第１のパターンが形成された導電層と電気的に相互連結する手段と、
（xiv）前記第４のグループのトランスレータボンディングパッドをプリント配線板ボンディングパッドと電気的に相互連結する手段と、
を具備し、
（ｄ）上面と下面、及びＡt＞４ＡＩなる関係式で与えられる表面面積ＡＩを有し、更にその上面上に形成され、かつ、前記キャビティ内に伸びる前記ＩＣチップを有する前記第１及び第２のグループのトランスレータボンディングパッドにＩＣチップを電気的に相互連結するＩＣチップ相互配線の配列を有するＩＣチップ
を具備する
ことを特徴とするＩＣパッケージ。
【請求項２】
前記基板がシリコンである
ことを特徴とする、請求項１記載のＩＣパッケージ。
【請求項３】
前記基板が金属の導電層で被覆されている
ことを特徴とする、請求項２記載のＩＣパッケージ。
【請求項４】
前記プリント配線板がボール・グリッド・アレイである
ことを特徴とする、請求項１記載のＩＣパッケージ。
【請求項５】
前記第１のグループのトランスレータボンディングパッドが電源用相互配線あるいは接地用相互配線を構成する
ことを特徴とする、請求項１記載のＩＣパッケージ。
【請求項６】
前記ＩＣチップボンディングパッドを前記トランスレータボンディングパッドに接合する手段がはんだを具備する
ことを特徴とする、請求項１記載のＩＣパッケージ。
【請求項７】
第１のグループのトランスレータボンディングパッドと第２のグループのトランスレータボンディングパッドの結合数が、第３のグループのトランスレータボンディングパッドと第４のグループのトランスレータボンディングパッドの結合数より実質的に多い
ことを特徴とする、請求項１記載のＩＣパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はフリップ・チップ集積回路（ＩＣ）パッケージに関し、特に、ＩＣチップがそれぞれ相互配線基板のキャビティに埋め込まれるＩＣパッケージに関する。なお、特に、１個のＩＣチップがトランスレータと相互配線され、高い相互配線密度を供する埋め込み型チップ相互配線構造に関することが注目される。
【０００２】
【従来の技術】
チップ埋込み型ＩＣパッケージ（recessed chip IC package）は、それによって相互配線基板領域の効率的使用、全体として薄型のパッケージ及び短い相互配線が得られるため、ＩＣデバイス相互配線技術で受け入れられつつある。埋め込み型チップ・パッケージの種々のオプションが、ここでの開示のために参考に供する、１９９７年３月４日に発行された米国特許第５，６０８，２６２号に記述され、かつ、請求されている。
【０００３】
埋め込み型チップ・パッケージは３つの構成要素、即ち、この説明のために第１段構成要素と定義される１個あるいは複数個の首位のＩＣチップ、従来のパッケージではＩＣチップあるいは非能動相互配線基板の何れかであり、ここでは第２段構成要素と定義される中間部相互配線基板（intermediate interconnection substrate；ＩＩＳ）、及び代表的にはプリント回路板 (printed circuit board ；ＰＣＢ)であり、ここでは第３段構成要素と定義されるシステム相互配線基板 (system interconnection substrate ；ＳＩＳ)に特徴が有る。これらの構成要素は面積が順々に広くなっており、第２段構成要素が１以上のＩＣチップを支持することができ、第３段構成要素が１以上の第２段構成要素に適応することができる。３構成要素パッケージでは、第１段構成要素が代表的には第２段構成要素にフリップ・チップ接合され、第２段構成要素が第３段構成要素にフリップ接合され、その結果、第１段構成要素が第３段構成要素に形成されたキャビティに埋め込まれる。
【０００４】
この基本概念を使用する多数の変形例が可能であり、例えばシステム相互配線基板自体が中間部相互配線基板として機能して第４段ボードに付設することができ、その結果、第２段構成要素がその第４段構成要素中のキャビティに埋め込まれる。
【０００５】
【発明が解決しようとする課題】
凹状キャビティ構造は、効果的な相互配線構造を有するが、より高密度の相互配線及びより高い相互配線性能をに対する要望が絶えず増している。本発明はこのように、１個のＩＣチップがトランスレータと相互配線され、高い相互配線密度を供する埋め込み型チップ相互配線構造を改善することを目的とする。
【０００６】
【課題を解決するための手段】
本発明によれば、チップ埋込み型ＩＣパッケージ（recessed chip IC package）に対する改善された相互配線方法が開発された。それらの改善の中に、隔離して多段構成相互配線トランスレータに造られた電源段（レベル）と接地段とを使用する改善された電源及び接地相互配線構造が有る。本発明の好適な実施例では、トランスレータがシリコンであり、電源段と接地段とがそのトランスレータ上に数段の隔離した相互配線段を具備する。トランスレータが持つ多段構成相互配線フィーチャによって、数個の電源用及び接地用相互配線がこのボード段で整理統合され、かつ、電源用入／出力や接地用入／出力及び信号入／出力が次のボード段へ更に結線される。また、本発明のトランスレータは１個の多ピンＩＣチップを収容し、従ってそのＩＣチップよりも充分に大きく作られる。この大きなトランスレータ領域により、シリコン製トランスレータ上でのパターンの引き回し及び四方への展開の双方が可能になる。
【０００７】
【発明の実施の形態】
最新技術のＩＣチップは現在４００を超える入／出力数を持つものが作成されている。要求される必要な相互配線数がこのように大きいとき、従来の構成でははんだ接合相互配線のピッチは狭くなり、実現不可能である。従来の相互配線方策ではこのように多数のＩＣアレイを持つ相互配線を相互に連結する課題に対処することはできない。
【０００８】
広い表面面積（領域）のアレーの相互配線サイトを有するＩＣチップが図１に示されている。このＩＣチップが１１で示され、上記領域アレー相互配線サイトが１２及び１３で示されている。それらの相互配線サイトは方形として示されているが、円形であることもできる。代表的な例証ではボンディングパッドが示されており、これらは方形であってもよいが、多くの場合円形である。図１のＩＣチップ構成（design）では、“ｘ”で示されている３列の端縁部に配列された相互配線サイト１２が信号入／出力であり、“ｘ”無しで示されている内側の各相互配線サイト１３は電源用及び接地用サイトである。これらの割り当て方は回路設計に従って変更することが可能である。即ち、それらのピンは信号入／出力用と電源／接地用入／出力用とを取り混ぜることができる。図１は総計で４００個のＩＣチップ相互配線サイトを示し、そのうち１９６個は電源及び接地用入／出力であり、２０４個は信号入／出力である。最新技術のＩＣチップでは、合算した数で４００個を超える入／出力相互配線を持つことができ、より厳密には本発明によって扱われる相互配線の課題を代表している。
【０００９】
本発明による改善された相互配線方法は第２の相互配線段、即ちＩＣチップが接合される基板にトランスレータを使用し、かつ、そのトランスレータを多段構成相互配線を有する大型モジュールとして構成することであり、その結果、広いアレーの相互配線を収容することができ、それらを交差し、再引き回しし、かつ、四方へ展開することができる。トランスレータのための付加領域は領域アレーの相互配線の数及びこれら相互配線で要望されるピッチに依存する。本発明による代表的な構成では、トランスレータの領域（表面面積）はＩＣチップの少なくとも４倍であり、望ましくは６倍である。
【００１０】
本発明による図１のＩＣチップを相互に連結するためのトランスレータが図２に示されている。トランスレータ２１の中央部にはこのトランスレータ２１にフリップ・チップ接合されたＩＣチップが収容されている。そのＩＣチップの位置が想像線１５で示されている。トランスレータ上のＩＣ相互配線サイトアレイはＩＣチップ上の上記アレイと鏡像（mirror）関係にある。図２に示されているトランスレータ２１はＩＣチップの領域の約７倍の領域を有する。ＩＣチップの領域の外側の付加領域には相互配線サイト２２が収容されている。この付加領域はここでは外側の領域と呼ばれ、この領域の相互配線サイト２２は次のボード段へ接続するためのものである。
【００１１】
図２の実施例では、上記外側の領域に３２０個の相互配線サイト２２が収容されている。この数はＩＣチップ上の４００個の相互配線サイトより少なく、かつ、後で述べる理由で熟慮の上での選択（deliberate choice）された数である。ピン・サイトのピンは図２のトランスレータ２１の外側の領域に収容することができ、かつ、更にＩＣチップ相互配線のピッチより充分に大きいピッチを持っている。この構成はまた、チップ取付けサイトの外側にあるトランスレータ２１の広い領域を使用して広大なアレーの相互配線を四方へ展開している。即ち、この構成は次のボード段へ進む外側の相互配線のピッチを増加させている。パッケージ中のこのボード段で大きなピッチを持つ利点は、トランスレータが大きなはんだバンプまたははんだボールを使用してプリント配線板またはボール・グリッド・アレイ（ＢＧＡ）にフリップ接合可能であることである。大きなはんだ相互配線が更に高い信頼性が有り、より高い歩留まりで作ることが可能である。相互配線サイト２２のバンプ・パッドあるいはボール・パッドは、例えば銅（Ｃｕ）−クロム（Ｃｒ）合金あるいはチタン（Ｔｉ）−白金（Ｐｔ）−金（Ａｕ）合金のはんだ濡れ性パッドである。
【００１２】
本発明による代表的なトランスレータ構造では、その外側の相互配線のピッチはＩＣ相互配線のピッチよりも大きくなる。もし外側の領域がＩＣチップ領域の４倍より大きければ、その外側の領域の相互配線サイトのピッチは、通常、ＩＣチップ取付けサイトのＩＣ相互配線のピッチの少なくとも２倍になる。そのピッチは相互配線サイト間の中心間距離である。
【００１３】
上記中央領域の領域相互配線サイトの５個分を含む、図２のトランスレータの一部断面図が図３に示されている。図３は図２の断面３−３の中央の一部分の詳細図である。このパッケージ設計の重要な特徴は、多段構成の相互配線が示されているこの図３から明らかである。Ｕ字状の各相互配線３６〜４１は通常のはんだ濡れ性金属を表している。
【００１４】
図３の相互配線構造では、ＩＣチップ取付けサイトの中央の領域アレーは電源用及び接地用相互配線用である。本発明によるトランスレータは、電源用及び接地用相互配線にための特別機能を持っている。１個の相互配線段が電源用相互配線用に留保され、望ましくは介在段によってその第１段から隔離されているもう１つの相互配線段が接地用相互配線用に留保されている。
【００１５】
図３は４個の相互配線段３１，３２，３３及び３４を示している。明確化のため、段間誘電体層は個別的には図中に示されていないが、当業者には、導電層３３と３４、即ち相互配線段３３と３４との間に第１の段間誘電体層が有り、導電層３２と３３、即ち相互配線段３２と３３との間に第２の段間誘電体層が有り、導電層３１と３２、即ち相互配線段３１と３２との間に第３の段間誘電体層が有り、導電層、即ち相互配線段３１とパッド、即ち相互配線サイト３６〜４１との間に最上部の誘電体層が有ることは明らかであろう。
【００１６】
最下部の導電段、即ち相互配線段３４は接地段であり、最上部の導電段、即ち相互配線段３１は電源段である。２個の中間部導電段３２と３３、即ち相互配線段３２と３３は信号入／出力用に割り当てられている。導電段、即ち相互配線段３１〜３３は、多段構成コンセプトを例証するため、各々が導電パターンを有するように示されている。
【００１７】
図示の構成において、もし上記領域アレー内の相互配線が全て電源用及び接地用相互配線であれば、第２段及び第３段の導電パターンはこの図中では省略されている。しかし、中央区画に導電パターンを形成することによって、設計者がＩＣチップ上の任意の位置、従ってトランスレータの中央の任意の対応する位置の信号入／出力系統と電源用及び接地用入／出力系統と混在させることができるオプションが与えられる。信号入／出力用に割り当てられた中間段とそれぞれ電源用入／出力及び接地用入／出力に割り当てられた最上部の段及び最下部の段を持つ図示の構成は電源用入／出力系統と接地用入／出力系統とが隔離される利点を持っているが、その他の割り当て方も有益であることは明らかである。
【００１８】
最下部相互配線段３４は、電源段または接地段の何れか一方あるいはその両方に割り当てることもできるが、接地段に割り当てる方が望ましく、この段を通る相互配線は構成されないので連続シートとして示されている。接地段を、基板、例えば、不純物ドーピング処理されたシリコン基板とすることができるが、より高い導電性を得るため、その基板をより高い導電性の材料、例えばアルミニウム（Ａｌ）や （Ｔｉ）−白金（Ｐｔ）−金（Ａｕ）合金あるいは金（Ａｕ）で被覆することもできる。相互配線段３１は図示のような凹みを有する網目状の導電材料である。相互配線サイト３６及び３７は接地段３４に接続され、相互配線サイト３８、３９及び４１は電源段、即ち相互配線段３１に接続されている。電源段及び接地段はトランスレータ領域全体に渡って広がっており、その結果、パッド、即ち相互配線サイト２２のうちの任意の１つが上記トランスレータの上記外側の領域の所望の相互配線サイトで相互配線段３１かまたは３４にバイアを形成することによって電源段及び接地段に接続されるようにすることができる。
【００１９】
上記アレーの端縁部で数列の相互配線サイト、即ち、図２に“ｘ”で示され、かつ、本実施例では信号入／出力用に割り当てられている相互配線サイト列の断面図が、図２の線４−４に沿う断面を示す図４中に示されている。ここで端縁部に配列された相互配線サイト４２、４３及び４４は図示のようなバイアを使用して相互配線段３２に接続され、相互配線サイト４５及び４６は相互配線段３２に接続されている。相互配線段３２及び３３の導電パターンは、通常的なパターン、即ち、相互配線サイト４２を外側の領域の選択された相互配線サイト２２に接続している１個の引き回し線（runner）である。これに対し、ＩＣチップからの電源用及び接地用の各相互配線は電源段及び接地段層上で集合している。上述の如く、接地段は連続シートであり、電源段は網目状シートである。各相互配線は適切なバイアを使用して外側の領域の所望の相互配線サイト２２でこれらのシートに為されている。これにより、回路設計者は電源段及び接地段へ配線を再引き回しし、かつ、トランスレータから出て行く電源用及び接地用相互配線の数をそこへ入って来る相互配線の数とは自由に違えることができる。
【００２０】
図２は２０４個のＩＣチップ信号入／出力相互配線サイト及び１９６個の電源用及び接地用相互配線サイトを示している。しかし、トランスレータの外側の領域に丁度３２０個の相互配線サイト２２が有る。代表的には、ＩＣチップからの各信号入／出力は３２０個の相互配線サイトのうちの２０４個が各ボード段のピンと互いにピンを突き合せて相互に接続され、１１６個が電源用及び接地用に残されている。上記記述から明らかな如く、ボード段間の電源用及び接地用相互配線は不連続（discrete）ではない。
【００２１】
代表的な回路設計では外側の領域の周囲に間隔をおいて大きな数の電源用及び接地用相互配線サイトに対する需要が有るが、代表的にはこの数はＩＣチップから出て行く電源用及び接地用相互配線の数より顕著に少ない数である。従って、本発明のトランスレータは電源用及び接地用配線を整理統合し、かつ、それらを空間的に再分配することの双方に貢献する。従来技術では元来は１対１対応の受け渡し段であったボード段でのこの整理統合機能は埋め込みフリップ・チップ・パッケージ実装において重要な進歩である。電源用及び接地用相互配線を、例えば、少なくとも１０％だけ削減することが意味が有ると見なされている。更に、このボード段での配線交差を盛り込み、パターンの再引き回しを達成し、電源系統及び接地系統を隔離し、かつ、四方への展開を達成できることは、相互配線技術での大きな進歩を象徴している。
【００２２】
図５に示されるように、そのときトランスレータ２１は一群の相互配線５１によって次段のボード５２にボールはんだ付けあるいはバンプはんだ付けされ、ＩＣチップが図示のように埋設される。ボード５２は、好ましくはトランスレータ２１からその次段のボードへの多数の入／出力リードの確実な接合を供するボール・グリッド・アレイである。ボード段５２は、中間ボード段であることができ、あるいはシステム・プリント配線板 (ＰＷＢ)、即ち、マザー・ボードであることもできる。いずれのケースでも、凹みがこの段に形成され、そこにＩＣチップが埋設される。なお、トランスレータ２１をボード５２と相互連結するダイ接合はんだボールはＩＣチップをトランスレータと相互連結するダイ接合はんだボールより充分に大きいことに注目しなければならない。ＩＣチップ相互配線は、代表的には例えば５０〜２００ミクロンの直径を持つフリップ・チップ・マイクロ・ジョイントであり、一方、ＢＧＡはんだボールは、代表的には例えば２０〜１００ミルの直径を持つフリップ・チップ・マイクロ・ジョイントである。
【００２３】
本発明は明らかに、ＩＣチップを収容すキャビティがボードの厚み方向の全体に渡って伸張し、かつ、ＩＣチップがボードの表面より下方へ相当埋め込まれるように装着されるＰＷＢ相互配線構造に適用することができ、その結果、パッケージ形状を縮小することができる。それら各構成体及び上記ＩＣチップが入るキャビティは矩形であり、多くの場合、正方形である。基本的に、埋め込み型チップ・パッケージは、ＩＣチップが凹部に埋め込まれるように構成される。即ち、ＩＣチップが入るキャビティは専らトランスレータが付設されるプリント配線板の一部分を通って伸びる。プリント配線板なる語は、本発明を定義するために使用するときは、標準的なエポキシ・ボードを言い、例えばボール・グリッド・アレイ相互配線基板及びその他の適切な相互配線基板に対するＦＲ４を言う。
【００２４】
トランスレータの材料は、ＩＣチップの熱膨張係数 (coefficient of thermal expansion；ＣＴＥ)と一致させるため、半導体であることが好ましい。最も代表的な材料はシリコンであろう。シリコンを使用する利点は、それが最下部導電段としての用を果たすために充分な導電性を持つようにすることができることである。シリコンを使用するもう１つの利点は、そのシリコン上に多段構成の相互配線を形成するための相互配線技術がよく知られており、かつ、原則的にＩＣチップ自体を製造する際に使用されていることである。従って、シリコンＩＣ技術で標準的に使用されている如く、多段構成相互配線は石英（ＳiＯ2）を段間誘電体に使用し、アルミニウムを金属被覆に使用して作成することができる。しかし、トランスレータ上の相互配線はＩＣチップ上の相互配線より極めて大きく、従って低い精度及び低コストの技術で製造可能である。
【００２５】
従って、トランスレータ上に多段構成相互配線パターン、即ち図３及び図４における相互配線段３１〜３４のような多段構成相互配線パターンを作成する好適な方法は段間誘電体にスピン・オン塗布法材料（spin-on material）を使用する方法である。スピン・オン塗布法材料はスピン・オン塗布法基板ガラス (spin-on-glass；ＳＯＧ)とポリイミドのような種々のよく知られた高分子材料とを包含する。多層構成導電パターンは任意の適当な金属、例えば銅（Ｃu）やアルミニウム（Ａｌ）、金（Ａｕ）、チタン（Ｔｉ）−白金（Ｐｔ）−金（Ａｕ）等を用いて作成することができる。バイアは任意の適当な被覆技術、例えばスパッタリングによって形成することができる。相互配線段３１〜３４の各層及び段間誘電体の厚さは薄く、従って従来のスパッタリング処理を用いて行うバイアの被覆は困難ではない。必要に応じてバイア・プラグを使用することも可能である。
【００２６】
然るに、シリコン（即ち、半導体）はトランスレータに好適な材料であり、本発明の利点、例えば、多段構成相互配線を有する広い領域の相互配線基板を得ることは、他の材料、特にセラミックを使用することによって実現することができる。もしセラミックのような絶縁材料が使用される場合、金属層をその絶縁材料上に形成（deposit）して最下部相互配線段とすることができる。
【００２７】
【発明の効果】
本発明は主に４００個を超える量の入／出力を持つＩＣに対するＩＣパッケージを得ることができる利点が有る。既に述べた如く、トランスレータのサイズはそのＩＣより充分に大きくして、その大きな数の相互配線をそのトランスレータの外側の領域に収容する必要が有る。トランスレータを使用する殆どのパッケージ設計では、トランスレータの最長寸法（長さ）がＩＣの最長寸法の少なくとも２倍、好ましくは２．５倍を超える。ＩＣチップの領域に対するトランスレータの領域に関しては、殆どの場合トランスレータ領域がＩＣチップ領域の少なくとも４倍、好ましくは６倍を超える。
【００２８】
本発明の種々のその他の変形例が、本技術分野の当業者によって実施することが可能である。本明細書の特定の教示からの変更であって、進歩しつつある本技術による原理及びそれらと同等の原理に基本的に依存する全ての変更は、当然にここに記載され、かつ、請求されている本発明の範囲の内にあるものと考えられる。
【図面の簡単な説明】
【図１】  多ピンＩＣチップの平面図である。
【図２】  本発明によるトランスレータの平面図である。
【図３】  図２の線３−３を通る一部断面図である。
【図４】  図２の線４−４を通る一部断面図である。
【図５】  図２のトランスレータを有する組込み型ＩＣパッケージ（assembled IC package）の一部正面図である。
【図８】  本発明の実施例に関連する図である。
【図９】  本発明の実施例に関連する図である。
【符号の説明】
１１    ＩＣチップ
１２    端縁部相互配線サイト
１３    内部相互配線サイト
１５    想像線
２１    トランスレータ
２２    相互配線サイト
３１−３４    相互配線段
３６−３９    相互配線サイト
４１−４６    相互配線サイト
５１    相互配線サイト群
５２    ボード段
【図１】
0003803213.tif 000002
【図２】
0003803213.tif 000003
【図３】
0003803213.tif 000004
【図４】
0003803213.tif 000005
【図５】
0003803213.tif 000006
【図８】
0003803213.tif 000007
【図９】
0003803213.tif 000008