(57)【特許請求の範囲】
【請求項１】
絶縁膜と、前記絶縁膜上に形成された半導体層とを含むＳＯＩ基板と、
前記半導体層に形成された能動型の半導体素子と
を少なくとも備えたＳＯＩ型半導体装置であって、
前記能動型の半導体素子は、前記半導体層を島状に誘電体分離するための前記絶縁膜に達する分離溝からなる分離領域によって囲まれてなる素子形成領域内に形成されており、
前記素子形成領域には、Ｎ型およびＰ型の少なくとも一方のウェルが形成されており、
前記能動型の半導体素子が形成された前記素子形成領域以外の前記半導体層の一部には、高濃度の不純物拡散層からなるゲッタリング層が形成されており、かつ、前記能動型の半導体素子が形成された前記素子形成領域内には、前記ゲッタリング層は形成されておらず、
前記ゲッタリング層の深さは、前記ウェルの深さと比べて同じまたは深い、ＳＯＩ型半導体装置。
【請求項２】
前記半導体層には、前記能動型の半導体素子が複数形成されており、
全ての前記能動型の半導体素子は、前記ゲッタリング層から１．５ｍｍ以内の距離に位置している、請求項１に記載のＳＯＩ型半導体装置。
【請求項３】
前記ＳＯＩ型半導体装置は、複数の回路ブロックを有しており、
前記複数の回路ブロックのそれぞれは、１辺の長さが３ｍｍ以下の寸法を有しており、
前記複数の回路ブロックのそれぞれの周辺に前記ゲッタリング層が設けられている、請求項１に記載のＳＯＩ型半導体装置。
【請求項４】
前記ＳＯＩ型半導体装置は、出力トランジスタを有しており、
前記出力トランジスタは、１辺の長さが３ｍｍ以下となるように複数のブロックに分離されており、
前記複数のブロックのそれぞれの周囲に、前記ゲッタリング層が設けられている、請求項１に記載のＳＯＩ型半導体装置。
【請求項５】
前記ＳＯＩ型半導体装置は、大規模ロジック回路を有しており、
前記大規模ロジック回路は、１辺の長さが３ｍｍ以下となるように複数のブロックに分割して配置されており、
前記複数のブロックのそれぞれの周囲に、前記ゲッタリング層が設けられている、請求項１に記載のＳＯＩ型半導体装置。
【請求項６】
前記ゲッタリング層は、前記分離領域と離されて配置されている、請求項１に記載のＳＯＩ型半導体装置。
【請求項７】
絶縁膜上に形成された半導体層で構成されたＳＯＩ活性層を含むＳＯＩ基板を用意する工程と、
前記ＳＯＩ活性層の表面のうち、能動型の半導体素子が形成されることとなる素子形成予定領域を除く部分に選択的に、高濃度不純物を含むゲッタリング層を形成する工程と、
前記ゲッタリング層を形成した後、前記ＳＯＩ活性層の表面における前記素子形成予定領域に、ウェル形成用の不純物を導入する工程と、
導入した前記不純物をドライブインして前記素子形成予定領域にウェルを形成するために、熱処理をする工程と、
前記熱処理の後、前記素子形成予定領域を島状に誘電体分離するように前記半導体層に前記絶縁膜に達する分離溝からなる分離領域を形成する工程と
を包含する、ＳＯＩ型半導体装置の製造方法。
【請求項８】
前記分離領域によって囲まれた前記素子形成予定領域に、前記能動型の半導体素子を形成する工程をさらに含む、請求項７に記載のＳＯＩ型半導体装置の製造方法。
【請求項９】
用意される前記ＳＯＩ基板は、切断されると半導体チップとなる半導体チップ領域を複数含むウェハであり、
前記半導体チップ領域のそれぞれは、回路ブロックの形成領域を複数有しており、
前記各回路ブロック形成領域は、１辺の長さが３ｍｍ以下の寸法を有し、当該各回路ブロック形成領域の周囲に位置する前記半導体層に、前記ゲッタリング層が形成される、請求項７に記載のＳＯＩ型半導体装置の製造方法。
【請求項１０】
前記分離領域を形成する工程において、前記ゲッタリング層が前記分離領域と離されて配置されるように当該分離領域を形成する、請求項８に記載のＳＯＩ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板を用いたＳＯＩ型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造では、純度の高い半導体基板が用いられるが、半導体基板にわずかに含まれる重金属の影響により、半導体素子に接合リークが生じたり、ゲート酸化膜の耐圧低下が発生したりする。それゆえ、重金属の存在は、好ましくない。
【０００３】
このような重金属汚染に対しては、一般的にゲッタリングを呼ばれる手法を用いて、重金属を捕獲し、重金属を半導体素子から遠ざけることによって、作製される半導体素子の特性に重金属が影響を与えないようにしている。具体的な方法としては、ブラッシュダメージ法がある。この方法は、半導体基板の裏面にブラッシュダメージを与え、このダメージ層により重金属を捕獲するものであり、これにより、重金属が半導体素子の特性に影響を及ぼさないようにしている。
【０００４】
しかしながら、ＳＯＩ基板を用いたＳＯＩ型半導体装置を製造する場合、そのような方法を適用することはできない。なぜならば、ＳＯＩ型半導体装置においては、半導体素子は、埋め込み酸化膜によって半導体基板と分離されたＳＯＩ活性層に形成されているからである。つまり、一部の重金属は、埋め込み酸化膜を通過することができないため、半導体基板裏面に形成したダメージ層では重金属汚染を防止することはできない。したがって、ＳＯＩ型半導体装置に適した重金属のゲッタリング方法の開発が必要となる。
【０００５】
このような問題点を解決するＳＯＩ型半導体装置のゲッタリング方法は、例えば、特許文献１に開示されている。図１８を参照にしながら、従来のＳＯＩ型半導体装置について説明する。
【０００６】
図１８（ａ）は、従来のＳＯＩ型半導体装置のＣＭＯＳトランジスタの平面構成を示しており、一方、図１８（ｂ）は、図１８（ａ）中のＹ−Ｙ’線に沿った断面構成を示している。
【０００７】
図１８（ａ）および（ｂ）に示した構成では、ＳＯＩ基板における支持基板としての半導体基板１０１上に、第１の絶縁膜としてのシリコン酸化膜１０２を介して、ＳＯＩ基板の活性層となるｎ-型半導体層１０３が積層して形成されている。ｎ-型半導体層１０３は、シリコン酸化膜１０２およびシリコン酸化膜１０５によって、島状に誘電体分離されている。詳細に述べると、埋め込まれたシリコン酸化膜１０２にまで達する分離溝１０４をエッチングにより形成した後、分離溝１０４の側壁部分に絶縁膜としてのシリコン酸化膜１０５を形成し、さらにポリシリコン層１０６を埋め込んで、シリコン酸化膜１０２とシリコン酸化膜１０５とによってｎ-型半導体層１０３を島状に誘電体分離している。
【０００８】
このようにして形成された島状のｎ-型半導体層１０３の中には、ＰチャネルＭＯＳトランジスタのＮウェルとしてｎ型半導体層１２２、ＮチャネルＭＯＳトランジスタのＰウェルとしてｐ型半導体層１２３、および、重金属のゲッタリングのための高濃度の不純物拡散領域（ｐ+層）１１０が形成されている。言い換えると、島状に分離された複数のｎ-型半導体層１０３のそれぞれについて、高濃度の不純物拡散領域１１０が設けられている。また、ゲート酸化膜１２５ａおよび１２５ｂ、ゲート電極１２４ａおよび１２４ｂ、ＰチャネルＭＯＳトランジスタのドレイン領域とソース領域を形成するためのｐ+型半導体層１２６ａおよび１２６ｂ、ＮチャネルＭＯＳトランジスタのドレイン領域およびソース領域となるｎ+型半導体層１２７ａおよび１２７ｂが形成されている。このような構成に、さらに配線が形成されて、ＣＭＯＳトランジスタが作製される。
【０００９】
このＣＭＯＳトランジスタにおいて、高濃度の不純物拡散領域１１０をＰ型不純物であるボロンで形成し、その表面濃度を１×１０18原子／ｃｍ3以上で５×１０20原子／ｃｍ3以下とすると、高濃度の不純物拡散領域１１０が重金属をゲッタリングし、それにより、接合リークやゲート酸化膜の耐圧低下を防ぐことができる。
【００１０】
【特許文献１】
特開２０００−３１５７３６号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、捕獲した重金属の周辺に結晶欠陥が生じるため、上記従来のＳＯＩ型半導体装置では、高濃度の不純物拡散領域１１０からＰＮ接合までの距離を充分に離す必要があり、半導体素子単体が大きくなり、結果として半導体チップが大きくなってしまうという課題が存在することを本願発明者は見出した。つまり、上記ＳＯＩ型半導体装置では、絶縁膜により分離された島内に形成された半導体素子と同じ島内に（または、活性領域の直近に）、高濃度の不純物拡散領域１１０を形成しているため、半導体素子の寸法が大きくなってしまう。上記公報では、分離領域を形成する分離溝１０４をまたいで、高濃度の不純物拡散領域１１０を形成する方法も提案されているが、この場合でも、高濃度の不純物拡散領域１１０を拡散する時の横広がりにより、半導体素子内までゲッタリング層（不純物拡散領域１１０）が広がるため、ＰＮ接合までの距離を確保する結果として半導体素子単体が大きくなり、半導体チップ全体が大きくなる。
【００１２】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、小型のＳＯＩ型半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるＳＯＩ型半導体装置は、絶縁膜と、前記絶縁膜上に形成された半導体層とを含むＳＯＩ基板と、前記半導体層に形成された能動型の半導体素子とを少なくとも備えたＳＯＩ型半導体装置であって、前記能動型の半導体素子は、前記半導体層を島状に分離するための分離領域によって囲まれてなる素子形成領域内に形成されており、前記能動型の半導体素子が形成された前記素子形成領域以外の前記半導体層の一部には、高濃度不純物を含むゲッタリング層が形成されており、かつ、前記能動型の半導体素子が形成された前記素子形成領域内には、前記ゲッタリング層は形成されていない。
【００１４】
前記ゲッタリング層における前記高濃度不純物の表面濃度は、１×１０18原子／ｃｍ3以上であることが好ましい。
【００１５】
前記半導体層には、前記能動型の半導体素子が複数形成されており、全ての前記能動型の半導体素子は、前記ゲッタリング層から１．５ｍｍ以内の距離に位置していることが好ましい。
【００１６】
ある好適な実施形態において、前記素子形成領域には、Ｎ型およびＰ型の少なくとも一方のウェルが形成されており、前記ゲッタリング層の深さは、前記ウェルの深さと比べて実質的に同じまたは深い。
【００１７】
ある好適な実施形態では、１つの前記素子形成領域に複数の前記能動型の半導体素子が形成されており、  前記素子形成領域を包囲した前記分離領域の外側に、前記ゲッタリング層が形成されている。
【００１８】
ある好適な実施形態では、前記ゲッタリング層は、前記分離領域と離されて配置されている。
【００１９】
ある好適な実施形態では、前記ＳＯＩ基板は、シリコン基板と、前記シリコン基板上に形成された前記絶縁膜と、前記絶縁膜上に形成されたＳＯＩ活性層とから構成されており、前記半導体層は、シリコンからなるＳＯＩ活性層であり、前記ＳＯＩ活性層は、前記能動型の半導体素子としてのトランジスタを少なくとも有しており、前記能動型の半導体素子が形成される領域内には、前記ゲッタリング層は形成されていない。
【００２０】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、半導体チップであり、前記半導体チップの周辺領域には、低電位側電源配線および高電位側電源配線のうちの少なくとも１つの電源配線が設けられており、前記ゲッタリング層は、前記電源配線の直下に位置する半導体層に形成されている。
【００２１】
前記ゲッタリング層と前記電源配線とが電気的に接続されていてもよい。
【００２２】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、切断されると半導体チップとなる半導体チップ領域を複数含むウェハ状の構成を有しており、前記ウェハ状の構成を有する前記ＳＯＩ型半導体装置は、隣り合った前記半導体チップ領域の境界部分をスクライブレーンとし、かつ、当該スクライブレーン内の前記半導体層の少なくとも一部に前記ゲッタリング層を有している。
【００２３】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、半導体チップであり、前記半導体チップの周辺に沿って、複数のボンディングパットが設けられており、前記複数のボンディングパットの少なくとも１つの直下またはその周辺部に、前記ゲッタリング層が設けられている。
【００２４】
前記ゲッタリング層は、前記少なくとも１つのボンディングパッドの外縁から３０μｍ以内の領域（当該ボンディングパッド内の領域も含む。）の直下に設ければよい。
【００２５】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、バス配線、電源配線およびグラウンド配線の少なくとも１つを有しており、前記バス配線、前記電源配線および前記グラウンド配線の少なくとも１つの下に、前記ゲッタリング層が設けられている。
【００２６】
ある好適な実施形態において、前記半導体層の上には、絶縁膜を介して、受動型の半導体素子が形成されており、前記ゲッタリング層は、前記受動型の半導体素子の下に位置する前記半導体層に形成されており、前記受動型の半導体素子は、容量および多結晶シリコン抵抗の少なくとも１つである。
【００２７】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、複数の回路ブロックを有しており、前記複数の回路ブロックのそれぞれは、１辺の長さが３ｍｍ以下の寸法を有しており、前記複数の回路ブロックのそれぞれの周辺に前記ゲッタリング層が設けられている。
【００２８】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、出力トランジスタを有しており、前記出力トランジスタは、１辺の長さが３ｍｍ以下となるように複数のブロックに分離されており、前記複数のブロックのそれぞれの周囲に、前記ゲッタリング層が設けられている。
【００２９】
ある好適な実施形態において、前記ＳＯＩ型半導体装置は、大規模ロジック回路を有しており、前記大規模ロジック回路は、１辺の長さが３ｍｍ以下となるように複数のブロックに分割して配置されており、前記複数のブロックのそれぞれの周囲に、前記ゲッタリング層が設けられている。
【００３０】
本発明による第１のＳＯＩ型半導体装置の製造方法は、絶縁膜と、前記絶縁膜上に形成された半導体層とを含むＳＯＩ基板を用意する工程と、前記半導体層の表面のうち、能動型の半導体素子が形成されることとなる素子形成予定領域を除く部分に選択的に、高濃度不純物を含むゲッタリング層を形成する工程と、前記ゲッタリング層を形成する工程の後または当該工程と同一工程において、前記半導体層に含まれている重金属のゲッタリングを促進するための熱処理を行う工程と、前記熱処理の後、前記素子形成予定領域を島状に分離するように前記半導体層に分離領域を形成する工程と、前記分離領域によって囲まれた前記素子形成予定領域内に、能動型の半導体素子を形成する工程とを包含する。
【００３１】
本発明による第２のＳＯＩ型半導体装置の製造方法は、半導体から構成されたＳＯＩ活性層を含むＳＯＩ基板を用意する工程と、前記ＳＯＩ活性層の表面のうち、能動型の半導体素子が形成されることとなる素子形成予定領域を除く部分に選択的に、高濃度不純物を含むゲッタリング層を形成する工程と、前記ゲッタリング層を形成した後、前記ＳＯＩ活性層の表面における前記素子形成予定領域に、ウェル形成用の不純物を導入する工程と、導入した前記不純物をドライブインして前記素子形成予定領域にウェルを形成するために、熱処理をする工程と、前記熱処理の後、前記素子形成予定領域を島状に分離するように前記半導体層に分離領域を形成する工程とを包含する。
【００３２】
本発明による第３のＳＯＩ型半導体装置の製造方法は、半導体から構成されたＳＯＩ活性層を含むＳＯＩ基板を用意する工程と、前記ＳＯＩ活性層の表面のうち、能動型の半導体素子が形成されることとなる素子形成予定領域を除く部分に選択的にゲッタリング層を形成するために、高濃度不純物を導入する工程と、前記ＳＯＩ活性層の表面における前記素子形成予定領域に、ウェル形成用の不純物を導入する工程と、導入した前記不純物をドライブインして前記素子形成予定領域にウェルを形成するとともに、ゲッタリングを促進するために熱処理をする工程と、前記熱処理の後、前記素子形成予定領域を島状に分離するように前記半導体層に分離領域を形成する工程とを包含する。
【００３３】
本発明による第４のＳＯＩ型半導体装置の製造方法は、絶縁膜と、前記絶縁膜上に形成された半導体層とを含むＳＯＩ基板を用意する工程と、前記半導体層の表面のうち、能動型の半導体素子が形成されることとなる素子形成予定領域を除く部分に、高濃度不純物を含むゲッタリング層を形成する工程と、前記素子形成予定領域にウェル形成用の不純物を選択的に導入した後、熱処理を行うことにより、ウェルを形成する工程と、前記素子形成予定領域内に前記ゲッタリング層を含まないように、前記半導体層の前記素子形成予定領域を囲む分離領域を形成する工程と、前記素子形成領域に、能動型の半導体素子を形成する工程とを包含する。
【００３４】
ある好適な実施形態において、前記ゲッタリング層を形成する工程は、所定領域に開口部を有する酸化膜マスクを前記半導体層上に形成する工程と、前記酸化膜マスクの前記開口部を通じて、前記半導体層に高濃度不純物を導入する工程と、前記高濃度不純物の導入後に、前記酸化膜マスクをエッチングする工程とを含み、前記ゲッタリング層を形成する工程において、前記半導体層の前記所定領域に形成された段差を、以後用いられるマスクの位置合わせための基準として使用する。
【００３５】
ある好適な実施形態において、前記ゲッタリング層における前記高濃度不純物の表面濃度は、１×１０18原子／ｃｍ3以上である。
【００３６】
ある好適な実施形態において、用意される前記ＳＯＩ基板は、切断されると半導体チップとなる半導体チップ領域を複数含むウェハであり、前記半導体チップ領域のそれぞれは、グラウンド配線が設けられる領域、バス配線が設けられる領域、電源配線が設けられる領域、ボンディングパッドが設けられる領域、受動型の半導体素子が設けられる領域からなる群から選択される少なくとも１つの領域と、複数の前記素子形成予定領域とを有しており、前記少なくとも１つの領域における前記半導体層に、前記ゲッタリング層が形成される。
【００３７】
ある好適な実施形態において、用意される前記ＳＯＩ基板は、切断されると半導体チップとなる半導体チップ領域を複数含むウェハであり、隣り合った前記半導体チップ領域の境界部分をスクライブレーンとして、当該スクライブレーン内の前記半導体層に前記ゲッタリング層を形成する。
【００３８】
ある好適な実施形態において、用意される前記ＳＯＩ基板は、切断されると半導体チップとなる半導体チップ領域を複数含むウェハであり、前記半導体チップ領域のそれぞれは、回路ブロックの形成領域を複数有しており、前記各回路ブロック形成領域は、１辺の長さが３ｍｍ以下の寸法を有し、当該各回路ブロック形成領域の周囲に位置する前記半導体層に、前記ゲッタリング層が形成される。
【００３９】
本発明による他のＳＯＩ型半導体装置は、絶縁膜と、前記絶縁膜上に形成された半導体層とを含むＳＯＩ基板と、前記半導体層に形成された能動型の半導体素子とを少なくとも備えたＳＯＩ型半導体装置であって、前記能動型の半導体素子は、前記半導体層を島状に分離するための分離領域によって囲まれてなる素子形成領域内に形成されており、前記能動型の半導体素子が形成された前記素子形成領域以外の前記半導体層の一部には、前記半導体層中の重金属を捕獲するためのゲッタリング層が形成されており、かつ、前記能動型の半導体素子が形成された前記素子形成領域内には、前記ゲッタリング層は形成されていない。
【００４０】
前記ゲッタリング層は、前記半導体層中の前記重金属を捕獲可能な格子欠陥を有するダメージ層であってもよい。
【００４１】
本発明によると、能動型の半導体素子が形成された素子形成領域内においてゲッタリング層が形成されていないので、小型のＳＯＩ型半導体装置を実現することができる。
【００４２】
【発明の実施形態】
以下、図面を参照しながら、本発明による実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（実施形態１）
図１および図２を参照しながら、本発明の実施形態１にかかるＳＯＩ型半導体装置１０００を説明する。図１（ａ）は、本実施形態のＳＯＩ型半導体装置１０００に含まれる能動型の半導体素子（ＣＭＯＳトランジスタ）の構成の要部を模式的に示しており、図１（ｂ）は、図１（ａ）中のＸ−Ｘ’線に沿った断面構成を模式的に示している。
【００４３】
本実施形態のＳＯＩ型半導体装置１０００は、絶縁膜２と、絶縁膜２上に形成された半導体層３とを含むＳＯＩ基板５０と、半導体層３に形成された能動型の半導体素子６０とを有している。能動型の半導体素子６０は、半導体層３を島状に分離するための分離領域４によって囲まれてなる素子形成領域７０内に形成されている。能動型の半導体素子６０が形成された素子形成領域７０以外の半導体層３の一部（８０）には、高濃度不純物を含むゲッタリング層９が形成されている。ただし、能動型の半導体素子６０が形成された素子形成領域７０内には、ゲッタリング層９は形成されていない。このように構成すると、分離領域４を隔てる距離によってゲッタリング層９と半導体素子６０との間の距離を充分に確保できる一方、素子形成領域７０内にゲッタリング層９が設けられた従来の構成のものと比較して、素子形成領域７０の面積を小さくすることができ、その結果、ＳＯＩ型半導体装置１０００全体を小型にすることができる。半導体素子がバイポーラトランジスタである場合は、半導体素子単体毎に素子分離が必要となるため、その効果は顕著である。
【００４４】
本実施形態において、半導体層３には、能動型の半導体素子６０が複数形成されており、そして、全ての能動型の半導体素子６０は、ゲッタリング層９から例えば１．５ｍｍ以内の距離に位置している。この距離以内に全ての能動型の半導体素子６０を配置させた理由については後述する。図１に示した例では、分離領域４の内側に位置する１つの素子形成領域７０に、能動型の半導体素子６０が複数個形成されており、そして、分離領域４の外側に、ゲッタリング層９が形成されている。この例においては、素子形成領域７０の外縁を画定している分離領域４の周囲を覆うように、その分離領域４の外側に環状のゲッタリング層９が形成されている。なお、素子形成領域７０内にゲッタリング層９が位置しないのであれば、ゲッタリング層９は分離領域４に接してもよいし、離して形成してもよい。
【００４５】
図１（ａ）および（ｂ）に示すように、素子形成領域７０には、Ｎ型およびＰ型の少なくとも一方のウェル（７、８）が形成されており、ゲッタリング層９の深さは、ウェル（７、８）の深さよりも深くされている。ゲッタリング層９が深いほど、製造プロセス段階で多くの重金属を捕獲できるため、接合リークやゲート酸化膜の耐圧低下をより効果的に防止することができ、その結果、より高性能のＳＯＩ型半導体装置を実現することができる。図１（ｂ）では、ゲッタリング層９の外形を模式的に示しているが、実際には、所定の割合で横方向にも拡散して広がるため、ゲッタリング層９を深くするほど、ゲッタリング層９の平面方面および断面の面積は広くなる。集積回路を形成する場合、素子形成領域は数多く設けられるので、素子形成領域内にゲッタリング層９を形成したときにはその面積増大の影響は非常に大きくなるのであるが、本実施形態では、素子形成領域７０以外の領域８０にゲッタリング層９を形成することにより、その影響を極力小さくすることができ、それゆえに、ゲッタリング層９の面積が広くなったとしても、それに伴って、ＳＯＩ型半導体装置１０００の大きさが必要以上に大きくなることもない。なお、製造方法によっては、ゲッタリング層９の深さを、ウェル（７、８）の深さと比べて実質的に同じにすることも可能である。
【００４６】
ここで、図１に示した構成を、図１８に示した構成のようにした場合には、図１中の各素子形成領域７０ごとに、ゲッタリング層９を設けることになるのであるが、本実施形態のように、素子形成領域７０内にゲッタリング層９を設けない構成であっても、十分に重金属をゲッタリングすることは可能であり、この構成により、半導体チップの面積を増加することなく、高いゲッタリング能力を有する小型のＳＯＩ型半導体装置１０００を実現することができる。このような効果を有する本実施形態の構成は、本願発明者の次のような考えに基づいて完成されたものであり、以下、素子形成領域７０内にゲッタリング層９を設けない構成であっても、重金属をゲッタリングできることについて説明する。
【００４７】
まず、前提として、重金属は、半導体製造工程中の熱処理によりＳＯＩ活性層３中を移動する。すると、全ての半導体素子（または、素子形成領域７０）中に、ゲッタリング層（９）を設けなくとも、熱処理により移動する距離よりも近い領域に高濃度のゲッタリング層（９）を設けておけば、重金属のゲッタリングは可能となる。特に、分離領域４を形成する分離溝を形成する前にゲッタリング層（９）を形成すれば、半導体製造工程中の熱処理により重金属が移動する距離まで離してゲッタリング層を設けても、重金属のゲッタリングは可能となる。したがって、全ての半導体素子（または、素子形成領域７０）中にゲッタリング層（９）を設ける必要は無く、局所的にゲッタリング層（９）を形成すれば、十分に重金属のゲッタリングは可能となる。
【００４８】
また、半導体製造工程中の熱処理によってＳＯＩ活性層３中を移動する重金属の移動量は、熱処理温度が高く、熱処理時間が長いほど大きくなるため、ゲッタリング層を半導体製造工程の最大熱処理前に形成しておけば、十分にゲッタリング効果を得ることができる。また、半導体製造工程中の熱処理によりＳＯＩ活性層中を移動する重金属の移動量は、熱処理温度、熱処理時間で決まるため、半導体製造工程中の熱処理条件でゲッタリング効果が期待できる離間距離内に配置し、かつ、半導体素子からゲッタリング層までの離間距離を十分に確保することにより、ゲッタリング層を効率良く配置することができる。
【００４９】
ゲッタリング層９に含まれる高濃度不純物の表面濃度は、例えば１×１０18原子／ｃｍ3以上であり、この濃度範囲であれば、ゲッタリング層９が効果的に重金属のゲッタリング機能を発揮することができる。ゲッタリング層９は、素子形成領域７０中には形成されていないので、この表面濃度の上限は特に制限されることはない。典型的には、半導体層３内の固溶限界（例えば、約５×１０20原子／ｃｍ3）が上限となる。ゲッタリング層９中の不純物は、例えば、リンのようなＮ型不純物であってもよいし、ボロンのようなＰ型不純物であってもよい。図２を参照しながら、ゲッタリング層９が、重金属をゲッタリングする機構について説明する。
【００５０】
まず、図２（ａ）に示すように、シリコンからなる半導体層３に高濃度の不純物（リン）を導入して拡散させると、図２（ｂ）に示すように、結晶格子にあるシリコン（Ｓｉ）とリン（Ｐ）が置換し、置換されたシリコンにより、重金属（鉄）をゲッタリングすることが可能となる。つまり、格子に配置したシリコン（Ｓｉ）中にリン（Ｐ）を拡散してくると（図２（ａ））、格子にあるシリコン（Ｓｉ）とリン（Ｐ）とが置換し、格子位置にリン（Ｐ）が入り込み、余ったシリコン（Ｓｉ）が鉄（Ｆｅ）を捕獲して、シリサイドとなり、鉄をゲッタリングする（図２（ｂ））。この機構により、ゲッタリング層９を通過する重金属が捕獲され、素子が形成される前の素子形成領域７０中における重金属の濃度を低減させることができる。重金属のゲッタリングは、特に高温の熱処理工程と共に顕著に実行されるが、例えば鉄は、高温（１１５０℃）で処理されるドライブイン処理で１．５ｍｍ拡散するため、それゆえ、ｎ+型高濃度ゲッタリング層９を半導体素子から１．５ｍｍ以内の領域に形成しておけば、１．５ｍｍ以内の鉄はゲッタリング層９にゲッタリングされ、半導体素子６０内にほとんど残留しないので、接合リークやゲート酸化膜の耐圧低下を防ぐことができる。
【００５１】
本実施形態の構成をさらに詳細に説明すると、次の通りである。ＳＯＩ基板５０における半導体層３は、シリコンからなるＳＯＩ活性層であり、そして、ＳＯＩ基板５０は、支持基板としての半導体基板１（例えば、シリコン基板）と、半導体基板１上に形成された絶縁膜（例えば、酸化シリコン膜）２と、絶縁膜２上に形成されたＳＯＩ活性層３とから構成されている。このＳＯＩ活性層３（素子形成領域７０）には、能動型の半導体素子６０としてのトランジスタを少なくとも含む半導体集積回路が形成されている。そして、半導体集積回路が形成される領域（７０）内には、ゲッタリング層９は形成されていない。
【００５２】
なお、図１に示したトランジスタは、ＭＯＳトランジスタであるが、これに限定されず、他のトランジスタ（例えば、バイポーラトランジスタ）でもよい。また、素子形成領域７０には、能動型の半導体素子として、トランジスタ以外の素子（例えば、サイリスタ）を設けてもよい。もちろん、素子形成領域７０中に受動型の半導体素子（例えば、抵抗、コンデンサ）を設けても良い。また、ＳＯＩ活性層３に半導体集積回路が形成されるので、支持基板としての基板の種類は特に限定されず、シリコン基板以外のものを用いてもよく、場合によっては、基板１を省略することも可能である。
【００５３】
図１に示した構成では、ＳＯＩ基板における支持基板としての半導体基板１上に、第１の絶縁膜としてのシリコン酸化膜２を介して、活性層となるｎ-型半導体層３が積層して形成されている。ＳＯＩ基板５０において活性層となるｎ-型半導体層３上には、ゲッタリング層９、ＰチャネルＭＯＳトランジスタのＮウェルとしてｎ型半導体層７、ＮチャネルＭＯＳトランジスタのＰウェルとしてｐ型半導体層８が形成されている。また、ｎ-型半導体層３を島状に分離するために、分離溝４が形成されている。分離溝４は、埋め込まれたシリコン酸化膜２に達するまでｎ-型半導体層３をエッチングすることにより形成されている。分離溝４の側壁部分には、第２の絶縁膜としてのシリコン酸化膜５が形成されており、さらに、シリコン酸化膜５の覆われた分離溝４の中には、ポリシリコン層６が埋め込まれている。このように、ｎ-型半導体層３は、埋め込みシリコン酸化膜２とシリコン酸化膜５とによって島状に誘電体分離されている。
【００５４】
さらに、公知のＣＭＯＳのトランジスタ構造と同様に、ゲート酸化膜１０、ゲート電極１１、ＰチャネルＭＯＳトランジスタのドレイン領域とソース領域を形成するためのｐ+型半導体層１２、ＮチャネルＭＯＳトランジスタのドレインとソース領域を形成するためのｎ+型半導体層１３が形成されている。実際のデバイスでは、この構造に、さらに配線（不図示）が形成されることになる。本実施形態のＳＯＩ型半導体装置に含まれる各層の厚さ等の条件は、重複を避けるため、以下の本実施形態の製造方法の説明において例示することとする。
【００５５】
次に、図３から図６を参照しながら、本実施形態にかかるＳＯＩ型半導体装置１０００の製造方法を説明する。図３（ａ）から図６（ｃ）は、本実施形態の製造方法を説明するための工程断面図である。
【００５６】
最初に、図３（ａ）に示すように、ＳＯＩ基板５０を用意する。ＳＯＩ基板５０は、次のようにして形成することが可能である。まず、ｎ-型半導体基板を酸化することによって、０．５〜３μｍの酸化膜２を形成した後、酸化膜２を形成した面に支持基板となる半導体基板１を加熱接着する。その後、ｎ-型半導体基板を研磨して、ＳＯＩ活性層となるｎ-型半導体層３の厚さが０．５〜３０μｍのＳＯＩ基板５０を得る。なお、埋め込み酸化膜２およびｎ-型半導体層３の厚さは、形成する半導体素子（６０）の耐圧や特性に合わせて適宜選択すればよい。
【００５７】
次に、図３（ｂ）に示すように、ｎ-型半導体層３の表面を酸化した後、重金属のゲッタリング層としてｎ+型ゲッタリング層９を形成する領域に位置する酸化膜をレジストマスクを用いてエッチングすることにより、ｎ+型ゲッタリング層９を形成するための酸化膜マスク２１を形成する。次いで、酸化膜マスク２１の開口した領域に、リンを加速電圧１００ｋｅｖ、注入量８×１０15原子／ｃｍ2でイオン注入する。
【００５８】
その後、図３（ｃ）に示すように、酸素を含む雰囲気で熱処理してｎ+型のゲッタリング層９を形成するととともに、ｎ-型半導体層３上にシリコン段差を形成する。このシリコン段差は、以後の工程のマスク合わせ基準とすることができる。このときに、ｎ+型のゲッタリング層９の表面濃度は、１×１０20（原子／ｃｍ3）となる。なお、この表面濃度は一例であり、この表面濃度が例えば１×１０18（原子／ｃｍ3）以上となるように注入量を選定すればよい。また、上述したように、ゲッタリング層９は、半導体素子が形成されることになる領域中に形成されないため、この表面濃度の上限は制限されることはなく、ｎ-型半導体層３内の固溶限界が上限となる。
【００５９】
なお、本実施形態では、イオン注入法によってゲッタリング層９を形成しているが、不純物蒸着法を用いてゲッタリング層９を形成してもよい。また、ゲッタリング層９を形成するのにリンを用いているが、ボロン、ヒ素を用いてゲッタリング層９を形成してもよい。
【００６０】
本実施形態では、ｎ+型ゲッタリング層９をＣＭＯＳトランジスタのウェル形成の熱処理前に形成する。その理由は、ウェル形成の熱処理温度が製造プロセス中において最も高く、それゆえ、熱処理中の重金属の移動度が大きくなり、ゲッタリング層９によるゲッタリング効果を大にすることができるからである。ただし、注意しなければならないのは、分離溝４の側壁酸化膜５を形成した後の熱処理では、一部の重金属は酸化膜５を通過できないため、分離溝４の形成前にゲッタリング層９を形成することが必要である点である。
【００６１】
次に、図３（ｄ）に示すように、ウェル形成のためのイオン注入を行う。本実施形態では、まず、ＰチャネルＭＯＳトランジスタのＮウェルとしてのｎ型半導体層７を形成するために、ｎ-型半導体層３上にレジストマスクを形成してリンをイオン注入し、次いで、レジストマスクを除去した後、ＮチャネルＭＯＳトランジスタのＰウェルとしてのｐ型半導体層８を形成するため、別のレジストマスクを用いてボロンをイオン注入する。
【００６２】
次に、図４（ａ）に示すように、レジストマスクを除去した後、高温の熱処理を行ってドライブイン処理すると、ｎ型半導体層７およびｐ型半導体層８のウェハが形成される。この熱処理は、例えば、窒素雰囲気中で１１５０℃、１００分の熱処理である。この熱処理の際に、重金属は、ＳＯＩ活性層３内を移動し、そして、ゲッタリング層９に到達すると捕獲される。
【００６３】
次に、図４（ｂ）に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを分離するため、まず、ウェルを形成したｎ-型半導体層３上に窒化シリコン膜を形成し、次いで、レジストマスクを用いて窒化シリコン膜を局所的にエッチングし、そして、そのレジストマスクを除去した後、熱酸化によりＬＯＣＯＳ酸化膜２２を形成する。その後、窒化シリコン膜を除去する。
【００６４】
次に、図４（ｃ）に示すように、再度、窒化シリコン膜２３を形成した後、レジストマスクを用いて窒化シリコン膜２３およびＬＯＣＯＳ酸化膜２２を局所的にエッチングし、その後、レジストマスクを除去する。次いで、図４（ｄ）に示すように、窒化シリコン膜２３をマスクとして、シリコン層（ｎ-型半導体層）３をエッチングすると、分離溝４が形成される。
【００６５】
次に、図５（ａ）に示すように、ｎ-型半導体層３内に絶縁された島を形成するため、熱酸化により、分離溝４の側面に２０ｎｍ〜１μｍの厚さの側壁酸化膜５を形成する。次いで、図５（ｂ）に示すように、ＣＶＤ法によりアモルファスシリコンを堆積して、分離溝４内にアモルファスシリコンを埋め込む。埋め込まれたアモルファスシリコンは、その後に行う熱処理の過程でポリシリコン層６に変質していく。
【００６６】
次に、図５（ｃ）に示すように、表面に残ったポリシリコン層６の表面層を全面エッチングした後、分離溝４内のポリシリコンの表面を絶縁するため、図５（ｄ）に示すように、表面酸化膜２４を形成する。次いで、窒化シリコン２３を除去する。このようにして、分離領域（分離溝）が形成される。
【００６７】
なお、本実施形態では、分離溝（分離領域）４をＬＯＣＯＳ酸化膜２２が存在する箇所に形成しているが、それ以外の箇所に形成しても、同様のゲッタリング効果を得ることができる。また、分離溝側壁４の絶縁膜５として熱酸化膜を用いたが、ＣＶＤによる酸化膜を用いても良い。さらに、分離溝埋め込みのために多結晶シリコンを用いたが、ＣＶＤによる酸化膜を用いてもよい。
【００６８】
次に、図６（ａ）に示すように、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが形成される領域の表面を酸化してゲート酸化膜１０を形成した後、ＣＶＤ法によりシリコンを堆積した後、熱処理を行って多結晶シリコン膜を形成する。次いで、レジストマスク（不図示）を用いて多結晶シリコン膜をエッチングし、ゲート電極１１を形成する。
【００６９】
さらに、図６（ｂ）に示すように、レジストマスクとゲート電極１１とＬＯＣＯＳ酸化膜２２とをマスクとして、ＰチャネルＭＯＳトランジスタ領域において、ＰチャネルＭＯＳトランジスタのドレインとソースを形成するためのｐ+型半導体層１２をイオン注入によって形成する。一方、ＮチャネルＭＯＳトランジスタ領域において、ＮチャネルＭＯＳトランジスタのドレインとソースを形成するためのｎ+型半導体層１３をイオン注入によって形成し、その後、熱処理すると、図６（ｃ）のようになる。
【００７０】
この後に、配線を形成すると、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが形成される。このようにして、本実施形態のＳＯＩ型半導体装置１０００が得られる。
【００７１】
本実施形態の製造方法によると、ＳＯＩ基板５０の半導体層３の表面の一部に選択的にゲッタリング層９を形成した後、半導体層３に分離領域４を形成する前に、ウェルを形成するための熱処理を施すと同時にゲッタリングを行う。次いで、半導体層３のうちゲッタリング層９が形成されておらず、かつ、分離領域４によって囲まれた素子形成領域（７０）内に、能動型の半導体素子（６０）を形成するので、半導体素子における接合リークの防止やゲート酸化膜の耐圧低下の防止を図ることができるとともに、小型のＳＯＩ型半導体装置１０００を製造することができる。
【００７２】
さらに、最初の拡散工程でゲッタリング層９を形成するため、このときに、半導体層３の表面にできる段差を、その後の拡散工程で使用するマスクを位置合わせするための基準マークとすることができる。同じマスク乾板上に基準マーク用とゲッタリング層用のパターンを形成することができ、基準マーク専用のマスク乾板を用いる必要がないため、製造工程を簡略化できるというメリットも得られる。
【００７３】
次に、図７および図８を参照しながら、本実施形態のＳＯＩ型半導体装置１０００の他の製造方法を説明する。図７（ａ）から図８（ｃ）は、本実施形態の当該他の製造方法を説明するための工程断面図である。この製造方法では、ゲッタリング層９の形成と、ウェル（７、８）の形成を同一工程にて実行する点が特徴である。これにより、製造工程の簡略化を図ることができる。なお、イオン注入の条件等は、上述の製造方法と実質的に同じである。
【００７４】
まず、図７（ａ）に示すように、ＳＯＩ基板５０を用意する。ＳＯＩ基板５０の形成方法は、図３（ａ）において説明したのと同様である。
【００７５】
次に、図７（ｂ）に示すように、重金属のゲッタリング層としてのｎ+型のゲッタリング層９を形成する領域に、レジストマスク２５を用いてリンをイオン注入する。次いで、図７（ｃ）に示すように、ＰチャネルＭＯＳトランジスタのＮウェルとしてのｎ型半導体層７を形成するために、レジストマスク２６を用いてリンをイオン注入する。その後、図７（ｄ）に示すように、レジストマスク２６を除去した後、ＮチャネルＭＯＳトランジスタのＰウェルとしてのｐ型半導体層８を形成するため、レジストマスク２７を用いてボロンをイオン注入する。
【００７６】
次に、図８（ａ）に示すように、レジストマスクを除去した後、一括してドライブイン熱処理を行うと、図８（ｂ）に示すように、ｎ+型ゲッタリング層９とｎ型半導体層７とｐ型半導体層８とが同時に形成される。この熱処理は、例えば、窒素雰囲気中で１１５０℃、１００分の熱処理である。この熱処理により、重金属はＳＯＩ活性層３内を移動し、ゲッタリング機能を有するゲッタリング層９に到達すると捕獲される。
【００７７】
次に、図８（ｃ）に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを分離するため、ＬＯＣＯＳ酸化膜２２を形成する。ＬＯＣＯＳ酸化膜２２の形成は、図４（ｂ）において説明したのと同様である。すなわち、窒化シリコンを形成した後、レジストマスクを用いて窒化シリコンを局所的にエッチングし、レジストマスクを除去した後、熱酸化により、ＬＯＣＯＳ酸化膜２２を形成し、その後、窒化シリコンを除去する。これ以降の工程は、上述の製造方法と同様であるので省略する。
【００７８】
この製造方法によれば、ゲッタリング層９とウェル層（７、８）とを同時に形成することができ、工程を短縮することが可能である。上述の製造方法では、ウェル層（７、８）よりも先にゲッタリング層９を形成したのであるが、この製造方法では、ゲッタリング層９とウェル層（７、８）とを同時に形成するので、両者の深さは、実質的に同程度となる。
【００７９】
なお、この手法では、ゲッタリング層９とウェル層（７、８）とを形成するイオン注入が全て完了した後に同時に熱処理するため、これらのイオン注入の順序はどの順序でもよい。
（実施形態２）
次に、図９から図１７を参照しながら、本発明による実施形態２にかかるＳＯＩ型半導体装置を説明する。
【００８０】
本実施形態のＳＯＩ型半導体装置は、図１８に示した構成と異なり、各素子形成領域７０内ごとにゲッタリング層９を設ける必要がないので、設計の自由度が大幅に高まる。つまり、ゲッタリング効果を得る上では、全ての能動型の半導体素子６０は、ゲッタリング層９から所定の距離以内（例えば、１．５ｍｍ以内）に配置されている条件を満たせば良いため、設計の自由度が上がることになる。それに加えて、ＳＯＩ型半導体装置を形成する上で、デッドスペースとなる箇所に、例えば、他の部材が位置している領域の下層に該当するｎ-型半導体層に、ゲッタリング層９を設けることも可能となる。また、電源ライン（電源配線および／またはグラウンド配線）が形成される領域は、比較的大きな面積を必要とすることが多いので、電源ラインの周囲にデッドスペース（空き領域）ができてしまうことが多く、従って、その空き領域に、ゲッタリング層９を設けることも可能である。さらに、抵抗素子が配列される領域中の、抵抗素子が形成されていない部分もデッドスペース（空き領域）となるので、そこにゲッタリング層９を設けることもできる。
【００８１】
そのような空き領域にゲッタリング層９を形成した場合、デッドスペースを有効活用することにより、ゲッタリング層９のみで占有される面積の広がりを防ぐことができ、更なる小型化を図ることができる。言い換えると、各素子形成領域７０内ごとに少なくとも１つのゲッタリング層９を設けなくて済むだけでも、チップ面積の縮小を図ることができるのに、他の部材が位置している領域と重ねてゲッタリング層９を設けることにより、更なるチップ面積の縮小を実行することができる。つまり、本発明は、半導体チップのレイアウトを視野に入れた場合、さらに効果を奏するものとなる。以下、本発明の実施形態２のＳＯＩ型半導体装置を詳述する。
＜第１の構成＞
図９（ａ）は、本実施形態にかかるＳＯＩ型半導体装置の第１の構成を模式的に示す平面図であり、図１０は、図９（ａ）中のＡ−Ａ’線における断面構成を模式的に示す図である。
【００８２】
図９（ａ）および図１０に示したＳＯＩ型半導体装置１１００は、半導体チップの構成を有している。半導体チップであるＳＯＩ型半導体装置１１００の周辺領域には、低電位側電源配線であるグラウンド配線３３が設けられており、そして、グラウンド配線３３の下に、ゲッタリング層９が設けられている。このＳＯＩ型半導体装置１１００においては、チップ内のグラウンド電位を安定させるためにチップ周辺にグラウンド配線３３（図９（ａ）中の左ハッチング部分）を設けている。そして、チップ周辺のグラウンド配線３３下に、ゲッタリング層９は形成されている。なお、図９では、半導体ウェハ状態のときにおいて、各半導体チップ領域の周辺に位置し、切りしろとなるスクライブレーン（または、スクライブレーンの一部）３１も示している。ここで、スクライブレーン３１は、グラウンド配線３３のさらに外周に位置している。
【００８３】
図９（ａ）に示すように、この構成では、グラウンド配線３３の内周に、複数のボンディングパッド３２が設けられており、その内側には、回路ブロック３４が位置している。回路ブロック３４は、例えば、図１に示すようなＣＭＯＳトランジスタ６０等の複数の半導体素子を含む回路網で構成されている。
【００８４】
チップ周辺のグラウンド配線３３の下にゲッタリング層９を設けた場合であっても、小さい半導体チップのときには、重金属が熱処理により拡散する距離にゲッタリング層９を配置することができるので、ゲッタリング層９により、十分に重金属をゲッタリングすることができる。また、グラウンド配線３３の下に形成しているため、ゲッタリング層９がない場合と同じチップ面積で、接合リークやゲート酸化膜の耐圧低下を防止したＳＯＩ型半導体装置１１００を実現することが可能となる。なお、上述の構成では、低電位側電源配線であるグラウンド配線３３をチップ周辺に設けた例で説明したが、グラウンド配線３３に代えて、高電位側電源配線（Ｖｃｃ配線）を設けて、その下にゲッタリング層９を設けても構わない。
【００８５】
また、図１０に示すように、ゲッタリング層９とグラウンド配線３３とを電気的に接続させるようにすることも可能である。言い換えると、グラウンド配線３３の下に形成されたゲッタリング層９にコンタクトを設けてもよい。このようにすると、ゲッタリング層９により、チップのグラウンド電位を安定させることができるという利点が得られる。なお、両者をコンタクトさせずに、単に、グラウンド配線３３の下にゲッタリング層９を設けるだけでも、勿論、本実施形態の効果は得られる。
【００８６】
グランド配線３３は、図９（ｂ）に示すように、半導体チップの周辺領域に配列された複数のボンディングパッド３２の内側（例えば、ボンディングパッド３２と回路ブロック３４との空きスペース）に配置させることも可能であり、その場合には、グランド配線３３の下にゲッタリング層９を配置させればよい。また、図９（ａ）に示したように、ボンディングパッド３２の外側にグランド配線３３を設けた場合でも、周辺領域に配列された複数のボンディングパッド３２の内側（例えば、ボンディングパッド３２と回路ブロック３４との空きスペース）にゲッタリング層９を配置させることも可能である。ボンディングパッド３２の内側にゲッタリング層９を配置させた場合には、ゲッタリング層９と回路ブロック３４に位置する領域とが近くなるので、重金属の熱拡散のことを考慮すると、回路ブロック３４に位置する領域内の重金属をより効率的に除去することが可能となる。
【００８７】
なお、ゲッタリング層９は、図９（ａ）および（ｂ）に示すように連続的に形成してもよいし、図９（ｃ）に示すように、離散的に形成してもよい。図９（ｃ）では、短冊状の領域９ａを配列させて、図９（ａ）および（ｂ）に示したレベルのゲッタリング層９を構築させている。小領域（９ａ）のゲッタリング層を形成する用いるメリットは、ゲットスペースに配列させる上での設計や編集が容易になり得ることである。小領域（９ａ）は、同一形状のものを等間隔に配列させてもよいし、任意の形状のものを任意の間隔に配列させてもよい。ゲッタリング層を離散的に形成する構成は、後述の実施形態にも適用できる。
＜第２の構成＞
図１１は、本実施形態にかかるＳＯＩ型半導体装置の第２の構成を模式的に示す平面図である。上記第１の構成では、低電位側電源配線（グラウンド配線）３３の下にゲッタリング層９が設けたが、本構成では、スクライブレーン領域（図９中の符号３１に相当する箇所）にゲッタリング層９を設けている。以下、さらに説明する。
【００８８】
図１１に示したＳＯＩ型半導体装置１２００は、ウェハ状の構成を有しており、スクライブレーン領域３１に沿って切断されると半導体チップとなる半導体チップ領域１２００−１を複数含むウェハ１２００である。
【００８９】
スクライブレーン領域３１は、半導体チップ領域１２００−１の周辺部に設けられた低電位側電源配線３３よりも外側に位置し、隣り合った半導体チップ領域１２００−１の境界部分に位置しており、ウェハ１２００状態で全ての拡散を完了した後、ダイヤモンドカッタ（図示せず）等で切断される切りしろの箇所である。このスクライブレーン領域３１は、その大部分がダイヤモンドカッタで切断される際に欠落し、半導体チップ状態では一部分が残るのみである。従って、回路構成に使われる半導体素子や配線等が形成されることはなく、ウェハ１２００の状態では一種のデッドスペースとなる箇所でもある。スクライブレーン領域３１は、その幅が半導体チップ領域１２００−１の１個分当たり約３０μｍ幅であり、隣り合わせた半導体チップ領域の分も含めて約６０μｍ幅である。
【００９０】
そして、図１１に示したＳＯＩ型半導体装置では、そのウェハ１２００のスクライブレーン領域３１に位置する半導体層にゲッタリング層９を設けている。ゲッタリング層９は、スクライブレーン領域３１の全域に設けることを理想とするが、スクライブレーン領域３１に設けたゲッタリング層９の一部が欠けても構わない。
【００９１】
上記第１の構成と同様に、ゲッタリング層９をスクライブレーン領域３１に形成しても、重金属をゲッタリングすることができ、接合リークやゲート酸化膜の耐圧低下を防止した小型のＳＯＩ型半導体装置を実現することができる。切りしろであるスクライブレーン３１には、回路構成を行うための半導体素子を形成しないので、ゲッタリング層９を形成することによって、チップ面積は増大しない。また、ゲッタリング層９は、デバイス完成後は特に必要ではないので、ウェハからチップへの切断時に削除されても問題はない。
【００９２】
なお、ゲッタリング層９の一部が欠けていても、スクライブレーン領域３１の大部分に形成されていれば、ほぼ同等の効果がある。従って、スクライブレーン領域３１内におけるゲッタリング層９の欠け部分に、プロセスモニター用の半導体素子（図示せず）や、マスクを位置合わせするための合わせマーク（図示せず）等を設けても構わない。もし、このように構成すると、ウェハ１２００の状態でプロセスモニター用半導体素子の電気的特性を測定して、回路構成に用いられた半導体素子の電気的特性を間接的に確認することができる。また、合わせマークは、全ての拡散工程を完了すると不要になるため、スクライブレーン領域３１に配置しても問題にはならない。そして、その合わせマークをスクライブレーン領域３１内に設けた場合は、それ以外の領域に設けた場合と比べて半導体チップ領域の大きさを小さくすることができる。
＜第３の構成＞
図１２は、本実施形態にかかるＳＯＩ型半導体装置の第３の構成を模式的に示す平面図である。本構成では、ボンディングパット３２の下に、ゲッタリング層９を設けており、この点が上述の構成と異なる。
【００９３】
さらに説明すると、図１２に示したＳＯＩ型半導体装置１３００は、半導体チップの構成を有しており、そして、半導体チップ１３００には、その周辺に沿って複数のボンディングパッド３２が配列されている。
【００９４】
ボンディングパッド３２は、内部配線で使用される金属と同じもので構成され、ＳＯＩ基板のＳＯＩ活性層上に形成された絶縁膜の更にその上に形成されている。ボンディングパッド３２には、半導体チップ１３００内に集積化された回路の入力または出力が配線（図示せず）によって接続される。そして、後工程であるワイヤーボンディング工程では、リードフレーム（図示せず）との接続を施すために、金線がボンディングされる。このワイヤーボンディング工程では、熱圧着法や超音波圧着法が用いられ、ボンディングパッド３２直下の半導体層にストレスが加えられる。そのストレスが起因してリーク不良となる可能性があるため、通常、ボンディングパッド３２直下の半導体層には半導体素子を形成しないことから、直下の半導体層はデッドスペースになっている。また、直下だけでなく、その周辺部もデッドスペースとなっている。この部分もデッドスペースとなるのは、ワイヤボンディング工程のマシーンの精度の問題であり、より詳細に述べると、パッド３２の中心を狙ってボンディングしても、ボンディングの位置がパッド３２からはみ出すことがあり、それを考慮して、パッド３２の周辺部（例えば、パッド外縁から３０μｍ以内）をデッドスペースにしている。
【００９５】
そして、本構成では、半導体チップ１３００の周辺に沿って配列された複数のボンディングパッド３２の直下またはその周辺部の半導体層にゲッタリング層９を設けている。このように構成すると、元々デッドスペースとなっているボンディングパッド３２直下またはその周辺部にゲッタリング層９を設けても、チップ面積を増大する要因にはならず、上記第１の構成と同様にゲッタリング効果が得られ、接合リークやゲート酸化膜の耐圧低下を防止した小型のＳＯＩ型半導体装置を実現することができる。
＜第４の構成＞
図１３は、本実施形態にかかるＳＯＩ型半導体装置の第４の構成を模式的に示す平面図である。本構成では、回路ブロックのそれぞれの周辺にゲッタリング層９が設けられており、この点が上述の構成と異なる。
【００９６】
さらに説明すると、図１３に示したＳＯＩ型半導体装置１４００は、複数の回路ブロック３４を有しており、各回路ブロック３４は、１辺の長さが３ｍｍ以下の寸法となるように設計されている。このように設計した上で、回路ブロック３４毎に周辺にゲッタリング層９を形成すると、ゲッタリング層９を全ての半導体素子から１．５ｍｍ以内の領域に設けることができることができる。したがって、大きいチップを用いた場合でも、半導体素子形成領域の重金属を効果的にゲッタリングすることが可能となる。また、半導体素子毎にゲッタリング層を設ける構成と比較して、はるかにチップ面積を小さくすることができる。
【００９７】
本構成は、ＳＯＩ型半導体装置が、出力トランジスタや大規模ロジック回路を有している場合において特に好適である。その理由は、その出力トランジスタ部分や大規模ロジック回路部分は大きくなることが多いので、その部分の回路ブロックを分割して、本構成のようにすれば、ゲッタリング効果を効果的に得られるとともに、チップ面積の小さくすることができるからである。当該出力トランジスタが大電流出力トランジスタである場合には、分割した大電流出力トランジスタ毎の周辺にゲッタリング層９を形成し、そして、分割された複数の大電流出力トランジスタを並列に動作させるようにすればよい。また、大規模ロジック回路の場合には、分割した大規模ロジック回路毎の周辺にゲッタリング層９を形成し、分割された複数の大規模ロジック回路を互いに配線で接続して、動作させるようにすればよい。
＜第５の構成＞
図１４は、本実施形態にかかるＳＯＩ型半導体装置の第５の構成を模式的に示す平面図である。図１５、図１６および図１７は、それぞれ、図１４中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面図である。本構成では、バス配線、高電位側電源配線および低電位側電源配線の少なくとも１つの下に、および／または、受動型の半導体素子の下にゲッタリング層９が設けられており、この点が上述の構成と異なる。以下、さらに詳述する。
【００９８】
図１４に示した例では、本構成のＳＯＩ型半導体装置１５００は、バス配線４１、高電位側電源配線３９、低電位側電源配線４０、および、受動型の半導体素子（例えば、抵抗４２、容量４３）を有している。
【００９９】
また、高電位側電源配線３９および低電位側電源配線（グラウンド配線）４０は、半導体チップ内に集積化した各回路へ電源供給するための電源配線である。これらの電源配線は、半導体チップ１５００のＳＯＩ活性層を覆う酸化膜上に形成され、且つ、半導体チップ１５００の周辺に沿って配列された複数のボンディングパッド３２のうちＶｄｄ用ボンディングパッドおよびＧＮＤ用ボンディングパッドに接続される。
【０１００】
本発明では、バス配線４１は、１層目のみ、あるいは２層目のみの複数の配線が密集して並行に束ねられた配線のことを意味し、その配線が施された領域直下の半導体層には半導体素子が形成されていないものと定義する。配線本数で言えば、５本以上の配線層を密集して施した配線が対象となる。一般的にバス配線は、ある回路ブロックからその他の１つ又は複数の回路ブロックへと数多くの信号を伝達するために、その信号に合わせた数の配線を束ねて配線され得る。特にＣＭＯＳを用いたデジタル回路では、回路ブロック間で複数の信号を相互に交信するために採用されることが多い。そして、バス配線領域における配線は、配線に必要な占有面積をできるだけ小さくするため、配線幅および配線間隔を最小許容寸法で配線する場合が多い。ただし、信号の波形鈍りや、クロストーク等の電気的特性を重視する場合には、必ずしも最小寸法の配線を配線しない。
【０１０１】
バス配線の下の領域は、そこに半導体素子を形成すると、その半導体素子の電極部が配線の妨げになることから、通常、バス配線の下の領域には、半導体素子は設けられず、それゆえ、その領域はデッドスペースとなる。また、受動型の半導体素子の一種である抵抗４２および容量４３は、それぞれ、多結晶シリコン抵抗および酸化膜容量であり、半導体チップの酸化膜の上に形成されているので、それらを配置した領域直下の半導体層もデッドスペースとなり得る。
【０１０２】
図１４に示すように、ＳＯＩ型半導体装置１５００のバス配線４１、高電位側電源配線３９、低電位側電源配線４０の下には、ゲッタリング層９が形成されている。なお、これらの配線の全ての下に、ゲッタリング層９を形成しなくとも、いずれか１つの配線の下に形成しても構わない。バス配線４１についてのゲッタリング層９は、図１７にて再び示すこととする。
【０１０３】
また、図１５に示すように、ゲッタリング層９は、多結晶シリコン抵抗４２の下に設けられている。多結晶シリコン抵抗４２は、ＬＯＣＯＳ酸化膜２２上に形成された多結晶シリコン抵抗体４２−１を有し、多結晶シリコン抵抗体４２−１には、金属電極４２−２が接続されている。多結晶シリコン抵抗４２は、酸化膜２２上に形成されているので、この下に位置する半導体層にゲッタリング層９を設けても、多結晶シリコン抵抗４２の特性に影響を及ぼさない。したがって、抵抗４２の下を、ゲッタリング層９の形成領域として使用することが可能であり、そして、この領域にゲッタリング層９を形成することにより、チップ面積の増大を防ぐことが可能となる。
【０１０４】
さらに、図１６に示すように、ゲッタリング層９は、酸化膜容量４３の下にも設けられている。酸化膜容量４３は、酸化膜４３’と、下部電極となる多結晶シリコン４５と、上部電極となる１層目のアルミニウム配線４６とから構成されており、ＬＯＣＯＳ酸化膜２２上に形成されている。つまり、酸化膜４３’は、ＬＯＣＯＳ酸化膜２２上の下部電極となる多結晶シリコン４５上に形成されている。そして、ＬＯＣＯＳ酸化膜２２の下に、ゲッタリング層９が形成されている。上述した抵抗４２と同様に、酸化膜容量４３もまた、ＬＯＣＯＳ酸化膜２２上に形成されているので、酸化膜容量４３の下の領域にゲッタリング層９を設けても、酸化膜容量４３の特性に影響を及ぼさない。したがって、この領域を、ゲッタリング層の形成領域として用いることが可能であり、それゆえ、チップ面積の増大を防ぐことが可能となる。
【０１０５】
そして、図１７に示すように、ゲッタリング層９は、バス配線４１の下にも設けられている。バス配線４１は、複数の１層目配線４６からなる。そして、これらの配線４６と直交する方向の左右に２層目配線４７を引き出して、複数の回路ブロックに結線される、逆に２層目配線４７でバス配線を構成し、１層目配線で信号を引き出しても構わない。なお、図１７中の配線４６および４７は、アルミニウムからなる配線である。
【０１０６】
図１５および図１６で示した素子と同様に、バス配線４１もまた酸化膜上に形成されるので、バス配線４１の下の領域にゲッタリング層９を設けても、バス配線の特性に影響を及ぼさない。したがって、この領域にゲッタリング層９を設けることが可能であり、それゆえ、チップ面積の増大を防ぐことが可能となる。
【０１０７】
図１４から図１６に示したように、本構成によれば、絶縁膜上に形成された受動素子、配線の下にゲッタリング層９を形成しているので、チップ面積を増加させずに、接合リークやゲート酸化膜の耐圧低下を抑制したＳＯＩ型半導体装置１５００を実現することが可能となる。なお、全ての配線および受動素子の下にゲッタリング層９を形成せずに、それらの一部にゲッタリング層９を形成してもよい。
【０１０８】
なお、本実施形態の各構成は、相互に組み合わせても良く、例えば、第１の構成と、第２または第３の構成とを組み合わせてよい。また、上記の実施形態１の構成および改変例は、実施形態２の各構成に適用できるものである。
【０１０９】
また、上述の実施形態では、高濃度不純物を含む半導体層からゲッタリング層９を構築したが、これに限定されず、半導体層中の重金属を捕獲する領域であれば、その領域をゲッタリング層とすることが可能である。例えば、ゲッタリング層は、半導体層中の重金属を捕獲可能な格子欠陥を有するダメージ層から構築することも可能である。このようなダメージ層は、半導体層（例えば、図３（ａ）中の半導体層３）に、酸素、炭素、シリコン、窒素等のイオンをイオン注入して形成することができる。つまり、半導体層の所定領域へのイオン注入によって、その領域に格子欠陥を生じさせ、その格子欠陥を有するダメージ層を、重金属を捕獲するためのゲッタリング層として利用することができる。
【０１１０】
以上、本発明の好ましい例について説明したが、こうした記述は限定事項ではなく、勿論、種々の変形が可能である。
【０１１１】
【発明の効果】
本発明によると、能動型の半導体素子が形成された素子形成領域以外の半導体層の一部にゲッタリング層が形成されており、かつ、能動型の半導体素子が形成された素子形成領域内にゲッタリング層は形成されていないので、小型のＳＯＩ型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明による実施形態１にかかるＳＯＩ型半導体装置１０００に含まれる能動型の半導体素子（ＣＭＯＳトランジスタ）の構成の要部を模式的に示す平面図であり、（ｂ）は、（ａ）中のＸ−Ｘ’線に沿った断面図である。
【図２】（ａ）および（ｂ）は、ゲッタリング層９が重金属をゲッタリングする機構について説明するための図である。
【図３】（ａ）から（ｄ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の製造方法を説明するための工程断面図である。
【図４】（ａ）から（ｄ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の製造方法を説明するための工程断面図である。
【図５】（ａ）から（ｄ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の製造方法を説明するための工程断面図である。
【図６】（ａ）から（ｃ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の製造方法を説明するための工程断面図である。
【図７】（ａ）から（ｄ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の他の製造方法を説明するための工程断面図である。
【図８】（ａ）から（ｃ）は、実施形態１にかかるＳＯＩ型半導体装置１０００の他の製造方法を説明するための工程断面図である。
【図９】（ａ）および（ｂ）は、本発明による実施形態２にかかるＳＯＩ型半導体装置の第１の構成を模式的に示す平面図である。（ｃ）は、離散的に形成されたゲッタリング層の構成を示す平面図である。
【図１０】図９中のＡ−Ａ’線における断面構成を模式的に示す図である。
【図１１】本発明による実施形態２にかかるＳＯＩ型半導体装置の第２の構成を模式的に示す平面図である。
【図１２】本発明による実施形態２にかかるＳＯＩ型半導体装置の第３の構成を模式的に示す平面図である。
【図１３】本発明による実施形態２にかかるＳＯＩ型半導体装置の第４の構成を模式的に示す平面図である。
【図１４】本発明による実施形態２にかかるＳＯＩ型半導体装置の第５の構成を模式的に示す平面図である。
【図１５】図１４中のＡ−Ａ’線に沿った断面図である。
【図１６】図１４中のＢ−Ｂ’線に沿った断面図である。
【図１７】図１４中のＣ−Ｃ’線に沿った断面図である。
【図１８】（ａ）は、従来のＳＯＩ型半導体装置のＣＭＯＳトランジスタの平面図であり、（ｂ）は、（ａ）中のＹ−Ｙ’線に沿った断面図である。
【符号の説明】
１  支持基板としての半導体基板
２  絶縁膜（シリコン酸化膜）
３  半導体層（活性層としてのｎ--型半導体層）
４  分離溝（分離領域）
５  シリコン酸化膜
６  ポリシリコン膜
７  Ｎウェルとしてのｎ-型半導体層
８  Ｐウェルとしてのｐ-型半導体層
９  ゲッタリング層
１０  ゲート酸化膜
１１  ゲート電極
１２  ＰチャネルＭＯＳトランジスタのドレイン・ソース領域
１３  ＮチャネルＭＯＳトランジスタのドレイン・ソース領域
２１  酸化膜マスク
２２  ＬＯＣＯＳ酸化膜
２３  窒化シリコン
２５、２６、２７  レジストマスク
３１  スクライブレーン
３２  ボンディングパッド
３３  低電位側電源配線
３４  回路ブロック
３９  高電位側電源配線
４０  低電位側電源配線
４１  バス配線（バス配線ブロック）
４２  抵抗
４３  容量
４６  アルミニウム配線
５０  ＳＯＩ基板
６０  能動型の半導体素子（ＣＭＯＳトランジスタ）
１０００  ＳＯＩ型半導体装置
１１００、１２００、１３００、１４００、１５００  ＳＯＩ型半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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