(57)【特許請求の範囲】
【請求項１】
入力データから該入力データのビットレートに相当する周期をもつクロック信号を再生するクロック再生回路において、
制御電圧を入力し、該制御電圧に応じた発振周波数で発振して前記クロック信号を出力する電圧制御発振手段と、
前記入力データ及び前記クロック信号を入力し、該入力データと該クロック信号の位相を比較して位相比較信号を出力する位相比較手段と、
前記入力データ及び前記位相比較信号を入力し、該入力データの遷移時に該位相比較信号に応じて所定のパルス幅の正または負の出力パルスを出力するパルス発生手段と、
前記入力データ及び前記クロック信号を入力し、該入力データのビットレートに相当する周期をもつクロック信号の周波数と前記発振周波数とを比較して周波数比較信号を出力する周波数比較手段と、
前記周波数比較信号及び前記出力パルスを入力し、該周波数比較信号を積分して積分値を求めると共に、該出力パルスの直流成分を除去して制御パルスを求め、該制御パルスと該積分値とを分圧して前記電圧制御発振手段に与える前記制御電圧を出力する制御信号生成手段とを、備えたことを特徴とするクロック再生回路。
【請求項２】
入力データから該入力データのビットレートに相当する周期をもつクロック信号を再生するクロック再生回路において、
制御パルス及び制御電圧を入力して発振し、該制御電圧で発振周波数が制御され、かつ該制御パルスで該発振周波数の位相が制御されて前記クロック信号を出力する電圧制御発振手段と、
前記入力データ及び前記クロック信号を入力し、該入力データと該クロック信号の位相を比較して位相比較信号を出力する位相比較手段と、
前記入力データ及び前記位相比較信号を入力し、該入力データの遷移時に該位相比較信号に応じて所定のパルス幅の正または負の出力パルスを出力するパルス発生手段と、
前記入力データ及び前記クロック信号を入力し、該入力データのビットレートに相当する周期をもつクロック信号の周波数と前記発振周波数とを比較して周波数比較信号を出力する周波数比較手段と、
前記周波数比較信号及び前記出力パルスを入力し、該周波数比較信号を積分して前記電圧制御発振手段に与える前記制御電圧を出力すると共に、該出力パルスを分圧して該電圧制御発振手段に与える前記制御パルスを出力する制御信号生成手段とを、備えたことを特徴とするクロック再生回路。
【請求項３】
請求項１または２記載のクロック再生回路において、
前記パルス発生手段は、
前記位相比較信号を入力し、該位相比較信号の電圧を所定レベル降下させて第１の比較信号を出力する第１の抵抗手段と、
前記位相比較信号の逆相の逆相位相比較信号を入力し、該逆相位相比較信号の電圧を前記所定レベル降下させて第２の比較信号を出力する第２の抵抗手段と、
前記第１の比較信号を入力し、該第１の比較信号を反転する第１のインバータと、
前記第２の比較信号を入力し、該第２の比較信号を反転する第２のインバータと、
前記入力データを入力し、該入力データの遷移時に所定のパルス幅のエッジパルスを発生するエッジパルス発生回路と、
前記エッジパルスを入力し、該エッジパルスが活性化状態のときには前記第１と第２のインバータの入力部及び出力部を短絡し、該エッジパルスが非活性化状態のときには該短絡状態を開放状態にする短絡手段と、
前記第１及び第２のインバータの出力信号を入力し、該出力信号を駆動して前記正または負の出力パルスを出力する出力バッファ回路とを、備えたことを特徴とするクロック再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信した入力データから該入力データのビットレートに相当する周期をもつクロック信号を再生するクロック再生回路に関するものである。
【０００２】
【従来の技術】
従来、この種のクロック再生回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
文献：IEEE Jounal Of Sold-State Circuits, 27 [12] (1992-12)（米）“ASi Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s”P.1747-1751
図２は、前記文献に記載された従来のクロック再生回路を示す構成図である。
このクロック再生回路は、入力データＤＡを入力するデータ入力端子１、及びクロック信号ＣＫを出力するクロック出力端子２を有し、これらの端子１，２が位相・周波数比較器３の入力端子に接続されている。位相・周波数比較器３は、入力された入力データＤＡとクロック信号ＣＫの位相及び周波数の差異に従って出力パルスＳ３を出力する回路である。位相・周波数比較器３の出力端子は、抵抗４ａ，４ｂ及びコンデンサ４ｃからなる積分回路４を介して、電圧制御発振器（Voltage Control Oscillator、以下「ＶＣＯ」という）５の入力端子ＶＣＴに接続され、該ＶＣＯ５の出力端子ＶＯＴがクロック出力端子２に接続されている。ＶＣＯ５は、入力端子ＶＣＴの入力電圧に応じて発振周波数Ｆvco が変化し（例えば、入力電圧が上昇すると、これに比例して発振周波数Ｆvco が増加する）、クロック信号ＣＫを出力端子ＶＯＴから出力してクロック出力端子２に与えると共に、位相・周波数比較器３にフィードバック入力するようになっている。
【０００３】
図３は、図２のクロック再生回路の動作を示すタイムチャートである。この図３を参照しつつ、図２のクロック再生回路の動作を説明する。
データ入力端子１に入力される入力データＤＡにおけるデータ列のビットレートに相当する周波数の周期をＴＤとする。入力データＤＡの遷移する時間間隔は、Ｎを自然数とすれば、Ｎ・ＴＤとなる。Ｎ・ＴＤ＜Ｎ／Ｆvco のとき、ＶＣＯ５の発振周波数Ｆvco を高めるために位相・周波数比較器３は論理“Ｈ”の出力パルスＳ３を出力し、Ｎ・ＴＤ＞Ｎ／Ｆvco のときは論理“Ｌ”の出力パルスＳ３を出力する。位相・周波数比較器３の出力パルスＳ３は、積分回路４で積分されるので、複数回の比較結果の平均値がＶＣＯ５の入力端子ＶＣＴにバイアスされてＮ・ＴＤ≒Ｎ／Ｆvco となる。
クロック信号ＣＫと入力データＤＡの周波数が一致した後、該入力データＤＡの遷移時刻とＶＣＯ５から出力されるクロック信号ＣＫとが、位相・周波数比較器３の入力部で見て位相が異なると、該位相・周波数比較器３は入力の位相の差に応じた出力パルスＳ３を出力し、該入力の位相が一致するような動作をする。ここで、位相比較結果による出力パルスＳ３は、積分回路４で積分され、この平均値が０となる。即ち、位相比較結果の出力パルスＳ３は、この出力されたパルス幅分だけ瞬時的にＶＣＯ５の発振周波数Ｆvco を高くしたり、あるいは低くしたりすることにより、位相を一致させるように動作する。
【０００４】
通常、位相・周波数比較器３から出力される出力パルスＳ３の振幅は、ＶＣＯ５の入力電圧範囲以上あり、該ＶＣＯ５の出力変動量が大きくなるので、Ｒ４ａ＋Ｒ４ｂ≫｜Ｃ４ｃ／（２πＦvco ）｜（但し、Ｒ４ａは抵抗４ａの抵抗値、Ｒ４ｂは抵抗４ｂの抵抗値、Ｃ４ｃはコンデンサ４ｃの容量値）とすると、Ｒ４ｂ／（Ｒ４ａ＋Ｒ４ｂ）程度に減衰してＶＣＯ５に入力される。
このように、図２のクロック再生回路では、位相・周波数比較器３によって入力データＤＡとＶＣＯ５から出力されたクロック信号ＣＫとの周波数及び位相が比較され、この比較結果に対応した信号がＶＣＯ５の入力端子ＶＣＴに入力される。このため、入力データＤＡのビットレートに対応する周波数をもったクロック信号に同期したＶＣＯ５の出力信号（即ち、クロック信号ＣＫ）を再生することが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のクロック再生回路では、次のような課題があった。
図４は図２の入力側のデータ伝送系を示す構成図、及び図５（ａ）〜（ｄ）は図４のケーブルによる波形劣化の説明図である。
図４に示すように、パルスパターン発生器６から出力された高速のデータ信号列が、周波数によって伝達速度が異なるような特性を有するケーブル（例えば、同軸ケーブルやストリップライン等）７を用いて伝送されると、ケーブル入力端７ａに比べ、終端抵抗ＲＯが接続されたケーブル出力端７ｂにおいて、大きなデータの遷移時刻の分散が生じる。このようなケーブル出力端７ｂから出力されたデータ信号列が、図２のクロック再生回路のデータ入力端子１に入力されると、位相・周波数比較器３は入力データＤＡを基準に位相と周波数の差異を出力パルスＳ３の形で出力する。そのため、ＶＣＯ５の入力端子ＶＣＴに、前記分散に応じた信号が入力されることになり、該ＶＣＯ５の出力端子ＶＯＴから出力されるクロック信号ＣＫも、前記分散に対応した位相や周波数の分散を生じるという課題があった。
本発明は、前記従来技術がもっていた課題を解決し、入力データとして遷移時刻に大きな分散を有する信号が入力されても、その分散の大きさによらず、一定の分散を有するクロック信号を得ることが可能なクロック再生回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの請求項１に係る発明では、入力データから該入力データのビットレートに相当する周期をもつクロック信号を再生するクロック再生回路において、制御電圧を入力し、該制御電圧に応じた発振周波数で発振して前記クロック信号を出力する電圧制御発振手段と、前記入力データ及び前記クロック信号を入力し、該入力データと該クロック信号の位相を比較して位相比較信号を出力する位相比較手段と、前記入力データ及び前記位相比較信号を入力し、該入力データの遷移時に該位相比較信号に応じて所定のパルス幅の正または負の出力パルスを出力するパルス発生手段と、周波数比較手段と、制御信号生成手段とを備えている。
前記周波数比較手段は、前記入力データ及び前記クロック信号を入力し、該入力データのビットレートに相当する周期をもつクロック信号の周波数と前記発振周波数とを比較して周波数比較信号を出力するものである。さらに、前記制御信号生成回路は、前記周波数比較信号及び前記出力パルスを入力し、該周波数比較信号を積分して積分値を求めると共に、該出力パルスの直流成分を除去して制御パルスを求め、該制御パルスと該積分値とを分圧して前記電圧制御発振手段に与える前記制御電圧を出力するものである。
【０００７】
このような構成を採用したことにより、入力データが位相比較手段、パルス発生手段、及び周波数比較手段に入力されると、該位相比較手段において入力データと電圧制御発振手段から出力されたクロック信号との位相が比較され、該位相比較手段から位相比較信号が出力されてパルス発生手段へ送られる。パルス発生手段では、入力データの遷移時に位相比較信号に応じて所定のパルス幅の正または負の出力パルスを出力して制御信号生成手段へ送る。一方、周波数比較手段において、入力データのビットレートに相当する周期をもつクロック信号の周波数と電圧制御発振手段の発振周波数とが比較され、該周波数比較手段から周波数比較信号が出力されて制御信号生成手段へ送られる。
制御信号生成手段では、入力された周波数比較信号を積分して積分値を求め、さらに入力された出力パルスの直流成分を除去して制御パルスを求め、これらの制御パルスと積分値とを分圧して制御電圧を生成する。この制御電圧によって電圧制御発振手段の発振周波数が制御され、該電圧制御発振手段からクロック信号が出力される。
【０００８】
請求項２に係る発明では、入力データから該入力データのビットレートに相当する周期をもつクロック信号を再生するクロック再生回路において、制御パルス及び制御電圧を入力して発振し、該制御電圧で発振周波数が制御され、かつ該制御パルスで該発振周波数の位相が制御されて前記クロック信号を出力する電圧制御発振手段と、前記入力データ及び前記クロック信号を入力し、該入力データと該クロック信号の位相を比較して位相比較信号を出力する位相比較手段と、前記入力データ及び前記位相比較信号を入力し、該入力データの遷移時に該位相比較信号に応じて所定のパルス幅の正または負の出力パルスを出力するパルス発生手段と、周波数比較手段と、制御信号生成手段とを備えている。
前記周波数比較手段は、請求項１の周波数比較手段と同様に、前記入力データ及び前記クロック信号を入力し、該入力データのビットレートに相当する周期をもつクロック信号の周波数と前記発振周波数とを比較して周波数比較信号を出力するものである。さらに、前記制御信号生成手段は、前記周波数比較信号及び前記出力パルスを入力し、該周波数比較信号を積分して前記電圧制御発振手段に与える前記制御電圧を出力すると共に、該出力パルスを分圧して該電圧制御発振手段に与える前記制御パルスを出力するものである。
【０００９】
このような構成を採用したことにより、入力データが位相比較手段、パルス発生手段、及び周波数比較手段に入力されると、これらの各手段が請求項１と同様の作用を行い、該パルス発生手段から出力パルスが出力されると共に、周波数比較手段から周波数比較信号が出力され、制御信号生成手段へ送られる。制御信号生成手段では、周波数比較信号を積分して制御電圧を出力すると共に、出力パルスを分圧して制御パルスを出力し、これらの制御電圧及び制御パルスを電圧制御発振手段に与える。電圧制御発振手段において、入力された制御電圧で発振周波数が制御され、かつ入力された制御パルスで該発振周波数の位相が制御されてクロック信号が出力される。
【００１０】
請求項３に係る発明では、請求項１または２のクロック再生回路において、前記パルス発生手段は、前記位相比較信号を入力し、該位相比較信号の電圧を所定レベル降下させて第１の比較信号を出力する第１の抵抗手段と、前記位相比較信号の逆相の逆相位相比較信号を入力し、該逆相位相比較信号の電圧を前記所定レベル降下させて第２の比較信号を出力する第２の抵抗手段と、前記第１の比較信号を入力し、該第１の比較信号を反転する第１のインバータと、前記第２の比較信号を入力し、該第２の比較信号を反転する第２のインバータと、前記入力データを入力し、該入力データの遷移時に所定のパルス幅のエッジパルスを発生するエッジパルス発生回路と、短絡手段と、出力バッファ回路とを備えている。
前記短絡手段は、前記エッジパルスを入力し、該エッジパルスが活性化状態のときには前記第１と第２のインバータの入力部及び出力部を短絡し、該エッジパルスが非活性化状態のときには該短絡状態を開放状態にするものである。さらに、前記出力バッファ回路は、前記第１及び第２のインバータの出力信号を入力し、該出力信号を駆動して前記正または負の出力パルスを出力する回路である。
【００１１】
このような構成を採用したことにより、位相比較信号及びこの逆相位相比較信号が入力されると、該位相比較信号が第１の抵抗手段によって電圧降下すると共に、該逆相位相比較手段が第２の抵抗手段によって電圧降下し、第１及び第２のインバータへそれぞれ送られる。一方、入力データが入力されると、この入力データの遷移時に所定のパルス幅のエッジパルスがエッジパルス発生回路から発生される。
エッジパルスが活性化状態のときには、短絡手段によって第１と第２のインバータの入力部及び出力部が短絡される。また、エッジパルスが非活性化状態のときには、短絡手段によって前記短絡状態が開放状態になる。前記短絡状態が開放状態のときには、第１及び第２の抵抗手段から出力された第１及び第２の比較信号が、それぞれ第１及び第２のインバータで反転され、これらの第１及び第２のインバータの出力信号が出力バッファ回路で駆動され、該出力バッファ回路から正または負の出力パルスが出力される。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すクロック再生回路の構成図である。
このクロック再生回路は、入力データＤＡを入力するデータ入力端子１１、及びクロック信号ＣＫを出力するクロック出力端子１２を有し、これらの端子１１，１２が位相比較手段（例えば、遅延型フリップフロップ、以下「Ｄ−ＦＦ」という）２０、パルス発生手段（例えば、短パルス発生回路）３０、及び周波数比較手段４０に接続されている。
Ｄ−ＦＦ２０は、データ入力端子１１に接続されたクロック入力端子Ｃ、クロック出力端子１２に接続されたデータ入力端子Ｄ、正相出力端子Ｑ、及び逆相出力端子／Ｑ（但し、「／」は反転を意味する）を有し、該クロック入力端子Ｃから入力される入力データＤＡと、データ入力端子Ｄから入力されるクロック信号ＣＫとの位相を比較し、正相の位相比較信号Ｓ２０ａを正相出力端子Ｑから出力すると共に、逆相の位相比較信号Ｓ２０ｂを逆相出力端子／Ｑから出力する回路であり、この出力側に短パルス発生回路３０が接続されている。
【００１３】
短パルス発生回路３０は、データ入力端子１１に接続された第１の入力端子３０ａ、Ｄ−ＦＦ２０の正相出力端子Ｑに接続された第２の入力端子３０ｂ、該Ｄ−ＦＦ２０の逆相出力端子／Ｑに接続された第３の入力端子３０ｃ、及び出力端子３０ｄを有し、該第１の入力端子３０ａから入力データＤＡを入力すると共に、第２及び第３の入力端子３０ｂ，３０ｃから相補的な位相比較信号Ｓ２０ａ，Ｓ２０ｂを入力し、該入力データＤＡの遷移時に位相比較信号Ｓ２０ａ，Ｓ２０ｂに応じて所定のパルス幅の正または負の出力パルスＳ３０を出力端子３０ｄから出力する回路であり、この出力側に制御信号生成手段５０が接続されている。
周波数比較手段４０は、入力データＤＡ及びクロック信号ＣＫを入力し、該入力データＤＡのビットレートに相当する周期をもつクロック信号の周波数と、クロック出力端子１２から出力されるクロック信号ＣＫの周波数とを比較して、周波数比較信号Ｓ４３を出力する回路であり、２つのＤ−ＦＦ４１，４２及び２入力の排他的否定論理和ゲート（以下、「ＥＸ−ＮＯＲ」という）４３で構成されている。２つのＤ−ＦＦ４１，４２のうち、一方のＤ−ＦＦ４１は、データ入力端子１１に接続されたクロック入力端子Ｃ、クロック出力端子１２に接続されたデータ入力端子Ｄ、及び正相出力端子Ｑを有し、該正相出力端子Ｑが、２入力ＥＸ−ＮＯＲ４３の一方の入力端子に接続されると共に、他方のＤ−ＦＦ４２のデータ入力端子Ｄに接続されている。他方のＤ−ＦＦ４２のクロック入力端子Ｃはデータ入力端子１１に接続され、正相出力端子Ｑが２入力ＥＸ−ＮＯＲ４３の他方の入力端子に接続されている。ＥＸ−ＮＯＲ４３の出力端子からは周波数比較信号Ｓ４３が出力され、これが制御信号生成手段５０に与えられるようになっている。
【００１４】
制御信号生成手段５０は、短パルス発生回路３０から出力される出力パルスＳ３０とＥＸ−ＮＯＲ４３から出力される周波数比較信号Ｓ４３とを入力し、制御電圧Ｓ５３を生成する回路である。この制御信号生成手段５０は、出力パルスＳ３０の直流成分を除去して制御パルスを出力するコンデンサ５１と、該制御パルスを分圧して平均化するための抵抗５２，５３及びコンデンサ５５からなるラグリード型フィルタと、周波数比較信号Ｓ４３を積分するための抵抗５４及び該コンデンサ５５からなる積分回路とで、構成されている。コンデンサ５１及び抵抗５２は、短パルス発生回路３０の出力端子３０ｄとノード５３ａとの間に直列接続され、このノード５３ａが抵抗５３を介してノード５３ｂに接続されている。ノード５３ｂは、抵抗５４を介してＥＸ−ＮＯＲ４３の出力端子に接続されると共に、コンデンサ５５を介してグランドに接続されている。ノード５３ａから制御電圧Ｓ５３が出力され、これが電圧制御発振手段（例えば、狭帯域のＶＣＯ）６０に与えられるようになっている。
狭帯域のＶＣＯ６０は、ノード５３ａに接続された入力端子ＶＣＴ、及びクロック出力端子１２に接続された出力端子ＶＯＴを有し、該入力端子ＶＣＴから入力される制御電圧Ｓ５３に応じた発振周波数Ｆvco で発振してクロック信号ＣＫを出力端子ＶＯＴから出力する回路である。
【００１５】
図６は、図１の動作を示すタイムチャートである。この図６を参照しつつ、図１のクロック再生回路の動作を説明する。
本実施形態のＤ−ＦＦ２０，４１，４２は、例えば、入力データＤＡの立下りエッジで動作するものとする。
データ入力端子１１に入力される入力データＤＡの立下り時に、Ｄ−ＦＦ２０はＶＣＯ６０の出力端子ＶＯＴから出力されたクロック信号ＣＫをラッチする。この時、Ｄ−ＦＦ２０がクロック信号ＣＫの“Ｈ”を読込んだら、該クロック信号ＣＫの位相が遅いと判定し、“Ｌ”を読込んだら該クロック信号ＣＫの位相が早いと判定し、この判定結果に応じた相補的な位相比較信号Ｓ２０ａ，Ｓ２０ｂを出力し、短パルス発生回路３０へ送る。短パルス発生回路３０は、入力データＤＡの立下り時に位相比較信号Ｓ２０ａ，Ｓ２０ｂに応じてＴＤより短い一定幅の短パルスの出力パルスＳ３０を出力する。即ち、この短パルス発生回路３０は、位相比較信号Ｓ２０ａ，Ｓ２０ｂに基づき、位相が遅いときには正の出力パルスＳ３０、位相が早いときには負の出力パルスＳ３０を出力する。
出力パルスＳ３０は、コンデンサ５１によって直流成分が除去され、Ｒ５３／（Ｒ５２＋Ｒ５３）（但し、Ｒ５２は抵抗５２の抵抗値、Ｒ５３は抵抗５３の抵抗値）分だけ分圧され、この分圧された制御電圧Ｓ５３がノード５３ａを通してＶＣＯ６０の入力端子ＶＣＴに入力される。制御電圧Ｓ５３がＶＣＯ６０に入力されると、該ＶＣＯ６０の発振周波数Ｆvco が変化し、該ＶＣＯ６０に入力された制御電圧Ｓ５３の分だけ、入力データＤＡの立下り毎に位相が一致するように動作する。
【００１６】
一方、２つのＤ−ＦＦ４１，４２により、入力データＤＡの立下り時とそれ以前の立下り時のＶＣＯ６０から出力されたクロック信号ＣＫのラッチ結果より、この２つのＤ−ＦＦ４１，４２の正相出力端子Ｑの出力信号が一致したら、Ｎ・ＴＤ＜Ｎ／Ｆvco と見なし（即ち、ＶＣＯ６０の発振周波数Ｆvco が低いと見なし）、ＥＸ−ＮＯＲ４３から出力される周波数比較信号Ｓ４３が“Ｈ”になり、制御電圧Ｓ５３が高くなってＶＣＯ６０の発振周波数Ｆvco が高くなる。これに対し、２つのＤ−ＦＦ４１，４２の正相出力端子Ｑの出力信号が異なるときには、ＶＣＯ６０の発振周波数Ｆvco が高いと見なし、ＥＸ−ＮＯＲ４３から出力される周波数比較信号Ｓ４３が“Ｌ”となり、ＶＣＯ６０の発振周波数Ｆvco が下がる。
ＥＸ−ＮＯＲ４３から出力された周波数比較信号Ｓ４３は、抵抗５４及びコンデンサ５５より構成される積分回路で積分され、平均化された電圧が抵抗５３を介して、制御電圧Ｓ５３の形でＶＣＯ６０の入力端子ＶＣＴに入力される。このため、前記積分回路の時定数より充分速い周期をもつ周波数領域では、ＶＣＯ６０の安定な発振周波数Ｆvco を得ることができる。
【００１７】
図６の期間Ｔａにおいて、ＶＣＯ６０から出力されたクロック信号ＣＫは、周波数が高く位相が遅れているので、ＥＸ−ＮＯＲ４３から出力された周波数比較信号Ｓ４３が“Ｌ”で、短パルス発生回路３０は入力データＤＡの立下り時に正の出力パルスＳ３０を出力している。この出力パルスＳ３０が、コンデンサ５１，５５及び抵抗５２，５３，５４によって分圧、平均化され、周波数比較信号Ｓ４３に重畳されて、制御電圧Ｓ５３の形でＶＣＯ６０の入力端子ＶＣＴに入力される。
このように、入力データＤＡの立下り毎に、ＶＣＯ６０から出力されたクロック信号ＣＫの位相及び周波数を比較し、この比較結果に基づき該ＶＣＯ６０の発振周波数Ｆvco を制御するので、入力データＤＡのデータレートに対応する発振周波数Ｆvco を有するクロック再生回路を得ることができる。
【００１８】
以上のように、この第１の実施形態では、次の（ａ），（ｂ）のような効果がある。
（ａ）  位相同期のために、短パルス発生回路３０から出力された一定のパルス幅を有する短パルスの出力パルスＳ３０を用いている。このため、入力データＤＡの遷移時刻に大きな分散を有する信号が入力されても、この分散の大きさによらず、一定の分散を有するクロック信号ＣＫを得ることができる。
（ｂ）  例えば、図４に示すケーブル入力端７ａの分散が２項分布に類似するならば、図１のクロック再生回路において位相比較が早いか、遅いかのみで切り分けられているので、２項分布に類似した分散を得ることができる。
【００１９】
第２の実施形態
図７は、本発明の第２の実施形態を示すクロック再生回路の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このクロック再生回路では、図１の制御信号生成手段５０及び狭帯域のＶＣＯ６０に代えて、構成の異なる制御信号生成手段５０Ａ及び狭帯域のＶＣＯ６０Ａが設けられている。
制御信号生成手段５０Ａは、短パルス発生回路３０の出力端子３０ｄが、図１のようなコンデンサ５１を介さずに直接、抵抗５２に接続され、この抵抗５２の出力側ノード５３ａが、抵抗５３及びコンデンサ５５の直列回路を介してグランドに接続されている。抵抗５２，５３及びコンデンサ５５は、ラグリード型フィルタを構成している。ＥＸ−ＮＯＲ４３の出力端子は、抵抗５４を介してノード５６ａに接続され、このノード５６ａが、狭帯域のＶＣＯ６０Ａに接続されると共に、コンデンサ５６を介してグランドに接続されている。抵抗５４及びコンデンサ５６は、積分回路を構成している。
【００２０】
狭帯域のＶＣＯ６０Ａは、ノード５３ａから出力される制御パルスを入力する位相制御用の第１の入力端子ＶＣＴ、ノード５６ａから出力される制御電圧を入力する周波数制御用の第２の入力端子VCTF、及びクロック信号ＣＫを出力する出力端子ＶＯＴを有し、該入力端子VCTFの電圧変化量に対する該ＶＣＯ６０Ａの発振周波数Ｆvco の変化量が、入力端子ＶＣＴの電圧変化量に対する該発振周波数Ｆvco よりも数倍大きく設定された構成になっている。その他の構成は、図１と同様である。
この第２の実施形態のクロック再生回路の基本的な動作は、第１の実施形態のクロック再生回路と同様である。但し、ＶＣＯ６０Ａの入力端子ＶＣＴに入力される制御パルスの平均値は、入力端子VCTFの周波数制御側とは独立しているので、ロック時においては短パルス発生回路３０が出力パルスＳ３０を出力していないときの電圧と等しくなる。
【００２１】
この第２の実施形態では、次のような効果がある。
短パルス発生回路３０から出力される１個の短パルス（即ち、出力パルス）Ｓ３０は、該出力パルスＳ３０を発生しないときの電圧を中心に正と負の場合も等量の位相の増減を行うように設定したとき、短パルス発生回路３０側の位相制御とＥＸ−ＮＯＲ４３側の周波数制御とが独立しているので、ＶＣＯ６０Ａの位相制御用の入力端子ＶＣＴの平均電圧が一定となる。このため、１パルス当りの位相の進み遅れ量が一定となる。
第１の実施形態では、周波数を制御するために、ＶＣＯ６０の入力端子ＶＣＴに入力される平均化された制御電圧Ｓ５３が、短パルス発生回路３０が出力パルスＳ３０を出力しないときの電圧より大きく異なるときに、１パルス当りの位相の進み遅れ量に偏りを生じるため、該ＶＣＯ６０から出力されるクロック信号ＣＫのジッタが増加する。これに対し、この第２の実施形態では、ジッタの少ないクロック信号ＣＫを得ることが可能となる。
【００２２】
第３の実施形態
図８は、本発明の第３の実施形態を示すもので、図１及び図７中の短パルス発生回路３０の構成図である。
この短パルス発生回路３０は、入力データＤＡが入力される入力端子３０ａ、正相の位相比較信号Ｓ２０ａが入力される入力端子３０ｂ、逆相の位相比較信号Ｓ２０ｂが入力される入力端子３０ｃ、及び出力パルスＳ３０を出力する出力端子３０ｄを有している。入力端子３０ｂは、第１の抵抗手段（例えば、抵抗）３１ａを介して第１のインバータ３２ａの入力端子に接続されている。同様に、入力端子３０ｃは、第２の抵抗手段（例えば、抵抗）３１ｂを介して第２のインバータ３２ｂの入力端子に接続されている。入力端子３０ａは、エッジパルス発生回路３３の入力端子に接続されている。エッジパルス発生回路３３は、入力された入力データＤＡの立下りエッジより、図１あるいは図７のＤ−ＦＦ２０の出力遅延時間以上の遅延時間後に、該入力データＤＡのビットレートに相当する周期ＴＤ以下の所定の負のエッジパルスを発生する回路である。
【００２３】
第１と第２のインバータ３２ａ，３２ｂの入力部間には、短絡用スイッチ手段（例えば、電界効果トランジスタ、以下「ＦＥＴ」という）３４ａが接続され、さらに、該インバータ３２ａ，３２ｂの出力部間に、短絡用スイッチ手段（例えば、ＦＥＴ）３４ｂ，３４ｃが直列に接続されている。これらのＦＥＴ３４ａ，３４ｂ，３４ｃは、短絡手段を構成し、エッジパルス発生回路３３から出力されるエッジパルスによってオン／オフ動作するようになっている。インバータ３２ａ，３２ｂの出力部側には、トランジスタ（例えば、ＦＥＴ）３５ａ，３５ｂからなる出力バッファ回路が接続されている。ＦＥＴ３５ａのドレインは電源電圧ＶＣＣに接続され、このソースが出力端子３０ｄ及びＦＥＴ３５ｂのドレインに接続されている。ＦＥＴ３５ｂのソースは、グランドに接続されている。
この短パルス発生回路３０において、エッジパルス発生回路３３のエッジパルスを発生させないときの出力レベルは、ＦＥＴ３４ａ，３４ｂ，３４ｃがオン状態になる電圧を発生させるようになっている。また、ＦＥＴ３５ａ，３５ｂがオン状態のときの出力電圧は、短パルス発生回路３０から出力される出力パルスＳ３０の“Ｈ”レベルと“Ｌ”レベルの中心電圧になるように設定されている。
【００２４】
次に、図８の短パルス発生回路３０の動作を説明する。
入力端子３０ｂ，３０ｃには、図１あるいは図７のＤ−ＦＦ２０から出力される両相の位相比較信号Ｓ２０ａ，Ｓ２０ｂが入力されるので、必ず“Ｈ”レベルと“Ｌ”レベルが入力される。エッジパルス発生回路３３の出力パルスが“Ｈ”のとき、ＦＥＴ３４ａ，３４ｂ，３４ｃがオン状態になる。ＦＥＴ３４ａがオン状態になると、インバータ３２ａ，３２ｂの入力電圧が、“Ｈ”レベルと“Ｌ”レベルの中心電圧となる。
例えば、抵抗３１ａと３１ｂは等しい抵抗値を有し、ＦＥＴ３４ａのオン状態でのドレイン・ソース間抵抗値に比べて該抵抗３１ａ，３１ｂを充分大きな抵抗値に設定することにより、該ＦＥＴ３４ａのオン状態のときのインバータ３２ａ，３２ｂの入力電圧が“Ｈ”レベルと“Ｌ”レベルの中心電圧になる。ここで、例えば、前記中心電圧とインバータ３２ａ，３２ｂの論理閾値は、ほぼ等しい値に設定されている。
インバータ３２ａ，３２ｂは、この論理閾値と前記中心電圧の差分の電圧を、該インバータ３２ａ，３２ｂの電圧利得分増幅した電圧に論理閾値に加減した電圧を出力しようとするが、ＦＥＴ３４ｂ，３４ｃがオン状態なので、該インバータ３２ａ，３２ｂから出力される電圧は論理閾値に近い値となる。
【００２５】
ＦＥＴ３５ａ，３５ｂのゲートに論理閾値を印加したとき、出力端子３０ｄの出力電圧として、例えば、前記中心電圧になるようにＦＥＴ３５ａ，３５ｂのゲート幅を設定しているので、エッジパルス発生回路３３の出力パルスが“Ｈ”レベルのとき、出力端子３０ｄの電圧が前記中心電圧となる。
入力端子３０ａに入力データＤＡの立下り波形が入力されると、エッジパルス発生回路３３の出力パルスは、所定の時間“Ｌ”レベルとなる。このため、ＦＥＴ３４ａ，３４ｂ，３４ｃはオフ状態となり、インバータ３２ａ，３２ｂから“Ｈ”レベルと“Ｌ”レベルの両相レベルが出力され、それに応じてＦＥＴ３５ａまたは３５ｂがオン／オフするので、出力端子３０ｄより所定のパルス幅をもった正または負の出力パルスＳ３０が出力される。
この第３の実施形態の短パルス発生回路３０では、比較的簡単な回路構成で、安定した出力パルスＳ３０を出力することができる。
【００２６】
なお、本発明は上記実施形態に限定されず、種々の変形例や利用形態がある。この変形例や利用形態としては、例えば、次の（ｉ）〜(iii）のようなものがある。
（ｉ）  実施形態では、入力データＤＡの立下りエッジのみで位相及び周波数の制御を行う構成について説明したが、Ｄ−ＦＦ２０，４１，４２として立上りエッジで動作するものを用いること等により、入力データＤＡの立上りエッジで位相及び周波数制御を行う構成にすることもできる。
（ii）  ＶＣＯ６０，６０Ａとして狭帯域用のものを用いたが、広帯域用のＶＣＯを用いてもよい。広帯域用のＶＣＯを用いる場合、例えば、該ＶＣＯの入力端子部にバイアス調整回路を設け、予め所望の発振周波数になるように、該発振周波数を設定しておけば、適用可能である。
(iii）  Ｄ−ＦＦ２０，４１，４２に代えて他のラッチ回路等を用いたり、短パルス発生回路３０を図８以外の他の回路で構成したり、あるいは制御信号生成手段５０，５０Ａを図示以外の他の回路で構成してもよい。
【００２７】
【発明の効果】
以上詳細に説明したように、本発明のうちの請求項１に係る発明によれば、位相同期のために所定のパルス幅を有する正または負の出力パルスを用いているので、入力データの遷移時刻に大きな分散を有する信号が入力されても、分散の大きさによらず、一定の分散を有するクロック信号を得ることができる。
請求項２に係る発明によれば、電圧制御発振手段に対する周波数制御と位相制御が独立しているので、例えば、パルス発生手段から出力される出力パルスの位相の進み遅れ量に偏りが生じたとしても、ジッタの少ないクロック信号を得ることができる。
請求項３に係る発明によれば、回路構成が比較的簡単で、安定した出力パルスを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック再生回路の構成図である。
【図２】従来のクロック再生回路を示す構成図である。
【図３】図２の動作を示すタイムチャートである。
【図４】図２の入力側のデータ伝送系を示す構成図である。
【図５】図４のケーブルによる波形劣化の説明図である。
【図６】図１の動作を示すタイムチャートである。
【図７】本発明の第２の実施形態を示すクロック再生回路の構成図である。
【図８】本発明の第３の実施形態を示すもので、図１及び図７中の短パルス発生回路の構成図である。
【符号の説明】
２０，４１，４２                          Ｄ−ＦＦ
３０                                      短パルス発生回路
３１ａ，３１ｂ                            抵抗
３２ａ，３２ｂ                            インバータ
３３                                      エッジパルス発生回路
３４ａ，３４ｂ，３４ｃ，３５ａ，３５ｂ    ＦＥＴ
４０                                      周波数比較手段
４３                                      ＥＸ−ＮＯＲ
５０，５０Ａ                              制御信号生成手段
５１，５５，５６                          コンデンサ
５２，５３，５４                          抵抗
６０，６０Ａ                              ＶＣＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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