(57)【特許請求の範囲】
【請求項１】
対向する第１及び第２電極を有し該第１電極が出力ノードに接続された第１キャパシタと、
該出力ノードと第１電源電位との間に接続された第１スイッチ素子と、
出力端が第１ノードを介し該第２電極に接続され、該出力端を選択的に該第１電源電位、該第１電源電位より高い第２電源電位又はハイインピーダンス状態にする第１切換回路と、
対向する第１及び第２電極を有しこの第１電極が該第１ノードに接続された第２キャパシタと、
出力端が第２ノードを介し該第２キャパシタの第２電極に接続され、この出力端を選択的に該第１電源電位、該第１電源電位より高い第３電源電位又はハイインピーダンス状態にする第２切換回路と、
第１段階において、該第１スイッチ素子をオンにし該第１及び第２切換回路の出力端をそれぞれ該第２電源電位及び該第１電源電位にし、第２段階において、該第１切換回路の出力端をハイインピーダンス状態にした状態で該第２切換回路の出力端を該第３電源電位にし、第３段階において、該第１スイッチ素子をオフにし該第２切換回路の出力端をハイインピーダンス状態にした状態で該第１切換回路の出力端を該第１電源電位にするように、該第１スイッチ素子、該第１切換回路及び該第２切換回路を制御する制御回路と、
を有することを特徴とする負電圧生成回路。
【請求項２】
上記第１切換回路は、
上記第１ノードと上記第１電源電位との間に接続された第２スイッチ素子と、
電流路の第１端が該第１ノードに接続された第３スイッチ素子と、
該第３スイッチ素子の電流路の第２端を選択的に上記第１又は第２電源電位に切り換える第４スイッチ素子と、
を有することを特徴とする請求項１記載の負電圧生成回路。
【請求項３】
上記第１切換回路において、上記第２及び第３スイッチ素子はいずれもＮＭＯＳトランジスタであり、該第１切換回路はさらに、
電流路の第１端が該第３スイッチ素子のゲートに接続されゲートが上記第２電源電位に接続された第５スイッチ素子としてのＮＭＯＳトランジスタと、
該第５スイッチ素子の電流路の第２端を選択的に上記第１又は第２電源電位に切り換える第６スイッチ素子と、
を有することを特徴とする請求項２記載の負電圧生成回路。
【請求項４】
上記第２切換回路は、
上記第２ノードと上記第１電源電位との間に接続された第７スイッチ素子と、
該第２ノードと上記第２電源電位との間に接続された第８スイッチ素子と、
を有することを特徴とする請求項１乃至３のいずれか１つに記載の負電圧生成回路。
【請求項５】
上記第２切換回路において、上記第７及び第８スイッチ素子はそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか１つに記載の負電圧生成回路。
【請求項６】
上記第１スイッチ素子はＰＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれか１つに記載の負電圧生成回路。
【請求項７】
上記第３電源電位は上記第２電源電位に等しいことを特徴とする請求項１乃至６のいずれか１つに記載の負電圧生成回路。
【請求項８】
メモリセルを構成する強誘電体キャパシタの残留分極に応じた電荷量を、第１電源電位にリセットされたビット線に転送してリードする負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置において、
請求項１乃至７のいずれか１つに記載の負電圧生成回路と、
該ビット線と該負電圧生成回路の出力ノードとの間に接続され、該負電圧生成回路の制御回路が上記第３段階の動作を行った後に、該ビット線が該第１電源電位を維持するように該ビット線上の電荷を該出力ノードに転送する電荷転送回路と、
該出力ノードへの電荷転送後の該出力ノードの電位に基づいて該メモリセルから読み出した値を判定する読出値判定回路と、
を有することを特徴とする強誘電体メモリ回路。
【請求項９】
請求項１乃至７のいずれか１つに記載の負電圧生成回路が形成された半導体チップを有することを特徴とする集積回路装置。
【請求項１０】
請求項８の強誘電体メモリ回路が形成された半導体チップを有することを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負電圧生成回路に係り、特に強誘電体メモリ回路に適用して好適な、電源電圧ＶＤＤに対し−ＶＤＤより深い負電圧を生成する回路に関する。
【０００２】
【従来の技術】
図７は、従来の負電圧生成回路１を示す（文献１：TECHNICAL REPORT OF IECE, ICD2001-68(2001-08); 文献２：2001 Symposium on VLSI circuit, C12-3）。図８は、図７の回路の動作を示す電圧波形図である。
【０００３】
制御回路２は、図８に示すような制御信号Ｓ１及びＳ２を生成して、出力ノードＮＯを負電位にする。以下、この動作を詳説する。
【０００４】
最初、制御信号Ｓ１及び出力ノードＮＯが０Ｖ、制御信号Ｓ２が電源電位ＶＤＤで、ＰＭＯＳトランジスタスイッチＳＷ１及びＳＷ３がオフ、ＮＭＯＳトランジスタスイッチＳＷ２がオンになっている。
【０００５】
（ｔ１）制御信号Ｓ２が０Ｖに遷移して、ＮＭＯＳトランジスタスイッチＳＷ２がオフ、ＰＭＯＳトランジスタスイッチＳＷ３がオンになり、ノードＮ１が電源電位ＶＤＤまで上昇する。
【０００６】
（ｔ２）制御信号Ｓ１が−１Ｖに遷移してＰＭＯＳトランジスタスイッチＳＷ１がオンになる。
【０００７】
（ｔ３）制御信号Ｓ１が０Ｖに遷移してＰＭＯＳトランジスタスイッチＳＷ１がオフになり、出力ノードＮＯがフローティング状態になる。
【０００８】
（ｔ４）制御信号Ｓ２が電源電位ＶＤＤに遷移してＰＭＯＳトランジスタスイッチＳＷ３がオフ、ＮＭＯＳトランジスタスイッチＳＷ２がオンになり、ノードＮ１が０Ｖまで低下する。理想的な場合、この低下に追従して出力ノードＮＯが−ＶＤＤまで低下する。実際には主に出力ノードＮＯの配線容量により、−（ＶＤＤ−α）となり、ここにα＞０である。
【０００９】
また、他の負電圧生成回路としてチャージポンプを用いたものでは、繰り返し動作を行って出力を規定の負電圧に到達させるので、その時間が長いと共に、消費電力が大きい。さらに他の負電圧生成回路としてスイッチトキャパシタを用いたものでは、切換スイッチングトランジスタをツインウエルで構成しても、オフ状態でＰＮ接合に順方向電流が流れるので実現困難であり、この問題を解決するためには回路が複雑となる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、簡単な構成でより深い負電圧を発生させることが可能な負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
本発明による負電圧生成回路の一態様では、
対向する第１及び第２電極を有し該第１電極が出力ノードに接続された第１キャパシタと、
該出力ノードと第１電源電位との間に接続された第１スイッチ素子と、
出力端が第１ノードを介し該第２電極に接続され、該出力端を選択的に該第１電源電位、該第１電源電位より高い第２電源電位又はハイインピーダンス状態にする第１切換回路と、
対向する第１及び第２電極を有しこの第１電極が該第１ノードに接続された第２キャパシタと、
出力端が第２ノードを介し該第２キャパシタの第２電極に接続され、この出力端を選択的に該第１電源電位、該第１電源電位より高い第３電源電位又はハイインピーダンス状態にする第２切換回路とを有する。
【００１２】
制御回路はこの負電圧生成回路に対し、第１段階において、該第１スイッチ素子をオンにし該第１及び第２切換回路の出力端をそれぞれ該第２電源電位及び該第１電源電位にし、第２段階において、該第１切換回路の出力端をハイインピーダンス状態にした状態で該第２切換回路の出力端を該第３電源電位にし、第３段階において、該第１スイッチ素子をオフにし該第２切換回路の出力端をハイインピーダンス状態にした状態で該第１切換回路の出力端を該第１電源電位にする。
【００１３】
この構成によれば、第１及び第２キャパシタは第１〜３段階の動作によりそれぞれ例えば図３（Ａ）〜（Ｃ）に示す状態になり、電源電位ＶＤＤに対し−ＶＤＤより深い負電圧を簡単な構成で発生させることが可能となる。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１６】
図１は、本発明の一実施形態の負電圧生成回路１０を示す回路図である。
【００１７】
キャパシタＣ１の一方及び他方の電極はそれぞれ出力ノードＮＯ及びノードＮ１に接続されている。出力ノードＮＯは、ＰＭＯＳトランジスタスイッチＳＷ１を介してグランド電位に接続されている。ノードＮ１は、キャパシタＣ２の一方の電極及び切換回路１１の出力端に接続されている。
【００１８】
切換回路１１は、ノードＮ１を選択的に０Ｖ、電源電位ＶＤＤ又はハイインピーダンス状態にするためのものである。切換回路１１は、ノードＮ１とグランド電位との間に接続されたＮＭＯＳトランジスタスイッチＳＷ２と、ソースがノードＮ１に接続されたＮＭＯＳトランジスタスイッチＳＷ３Ａと、ＳＷ３Ａのドレインを選択的に電源電位ＶＤＤ又はグランド電位にする切換スイッチＳＷ４、例えばＣＭＯＳインバータと、一端がノードＮ３を介してＮＭＯＳトランジスタスイッチＳＷ３Ａのゲートに接続されたＮＭＯＳトランジスタスイッチＳＷ５と、ＳＷ５の他端を選択的に電源電位ＶＤＤ又はグランド電位にする切換スイッチＳＷ６、例えばＣＭＯＳインバータとを備えている。
【００１９】
キャパシタＣ２の他方の電極は、ノードＮ２を介して切換回路１２の出力端に接続されている。切換回路１２は、ノードＮ２を選択的に０Ｖ、電源電位ＶＤＤ又はハイインピーダンス状態にするためのものであり、ノードＮ２とグランド電位との間に接続されたＮＭＯＳトランジスタスイッチＳＷ７と、ノードＮ２と電源電位ＶＤＤとの間に接続されたＰＭＯＳトランジスタスイッチＳＷ８とを備えている。
【００２０】
これらＰＭＯＳトランジスタスイッチＳＷ１、ＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ７及びＰＭＯＳトランジスタスイッチＳＷ８はそれぞれ、制御回路１３からの制御信号Ｓ１、Ｓ２、Ｓ７及びＳ８によりオン／オフ制御される。切換スイッチＳＷ４及びＳＷ６はそれぞれ、制御回路１３からの制御信号Ｓ４及びＳ６により切換制御される。
【００２１】
図２は、図１の回路の動作を示す電圧波形及びスイッチの状態を示す。図２では、電源電位ＶＤＤが１．５Ｖである場合を示している。図２で時刻ｔｉのｉの値が間欠的であるのは、後述の図５と対応させるためである。図１の回路の動作は段階Ａ〜Ｃに分けられ、それぞれ図３（Ａ）〜（Ｃ）に対応している。
【００２２】
最初、ノードＮ１〜Ｎ３、制御信号Ｓ１、Ｓ２及びＳ７が０Ｖ、制御信号Ｓ８が電源電位ＶＤＤ、切換スイッチＳＷ４及びＳＷ６が０Ｖ側であるとする。このとき、ＰＭＯＳトランジスタスイッチＳＷ１及びＳＷ８並びにＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ３Ａ、ＳＷ５及びＳＷ７がオフである。
【００２３】
段階Ａ
（ｔ２）制御信号Ｓ１及びＳ７がそれぞれ−１Ｖ及び電源電位ＶＤＤに遷移してＰＭＯＳトランジスタスイッチＳＷ１及びＮＭＯＳトランジスタスイッチＳＷ７がオンになる。また、切換スイッチＳＷ６が電源電位ＶＤＤ側に切り換えられて、ＮＭＯＳトランジスタスイッチＳＷ５がオンになり、ＮＭＯＳトランジスタスイッチＳＷ５のゲートとノードＮ３との電位差がＮＭＯＳトランジスタスイッチＳＷ５の閾値電圧Ｖｔｈｎに等しくなるまでノードＮ３の電位が上昇する。Ｖｔｈｎ＝０．５Ｖであるとする。この場合、ノードＮ３は１．０Ｖまで上昇し、ＮＭＯＳトランジスタスイッチＳＷ５がオフになってノードＮ３がフローティング状態になる。
【００２４】
（ｔ８）切換スイッチＳＷ４が電源電位ＶＤＤ側に切り換えられる。ＮＭＯＳトランジスタスイッチＳＷ３Ａのドレイン・ゲート間の寄生容量により、フローティング状態のノードＮ３の電位がＮＭＯＳトランジスタスイッチＳＷ３Ａのドレイン電位上昇に追従して約２Ｖまで上昇する。これによりＮＭＯＳトランジスタスイッチＳＷ３Ａがオンになり、ノードＮ１が電源電位ＶＤＤまで上昇する。この際、ＮＭＯＳトランジスタスイッチＳＷ５はオフである。
【００２５】
このような動作により、キャパシタＣ１及びＣ２は図３（Ａ）に示す状態になる。
【００２６】
段階Ｂ
（ｔ９）切換スイッチＳＷ６が０Ｖ側に切り換えられて、ＮＭＯＳトランジスタスイッチＳＷ５がオンになり、ノードＮ３が０Ｖに遷移する。これにより、ＮＭＯＳトランジスタＳＷ３ＡがオフになってノードＮ１がフローティング状態になる。また、制御信号Ｓ７が０Ｖに遷移してＮＭＯＳトランジスタスイッチＳＷ７がオフになり、ノードＮ２がフローティング状態になる。
【００２７】
（ｔ１２）制御信号Ｓ８が０Ｖに遷移してＰＭＯＳトランジスタスイッチＳＷ８がオンになり、ノードＮ２が電源電位ＶＤＤまで上昇する。これによりノードＮ１の電位が、キャパシタＣ１とＣ２の容量比により定まる電位、例えば２．０Ｖまで上昇する。
【００２８】
このような動作により、キャパシタＣ１及びＣ２は図３（Ｂ）に示す状態になる。
【００２９】
段階Ｃ
（ｔ１４）制御信号Ｓ８及びＳ１がそれぞれ電源電位ＶＤＤ及び０Ｖに遷移してＰＭＯＳトランジスタスイッチＳＷ８及びＳＷ１が共にオフになり、ノードＮ２及びＮＯがフローティング状態になる。
【００３０】
（ｔ１５）制御信号Ｓ２が電源電位ＶＤＤに遷移してＮＭＯＳトランジスタスイッチＳＷ２がオンになり、ノードＮ１が０Ｖまで低下する。フローティング状態のノードＮ２及びＮＯはこの低下に追従してそれぞれ−０．５Ｖ（ノードＮ２の寄生容量は無視できるとする。）及び−（２−α）Ｖとなる。ここにαは、図８で説明したものと同じであり、Ｃ１の容量と、出力ノードＮＯとグランド線との間及びＰＭＯＳトランジスタスイッチＳＷ１の電極間の寄生容量とに依存し、該寄生容量が無視できる場合には０Ｖである。αは例えば、０．１Ｖである。また、制御信号Ｓ１が０Ｖであるので、出力ノードＮＯが−（２−α）Ｖまで低下してもＰＭＯＳトランジスタスイッチＳＷ１はオフを維持する。
【００３１】
このような動作により、キャパシタＣ１及びＣ２は図３（Ｃ）に示す状態になる。
【００３２】
図１の負電圧生成回路１０によれば、簡単な構成で−ＶＤＤよりも低い負電圧を生成することができる。
【００３３】
図４は、図１の回路が適用された強誘電体メモリ回路を示す。このメモリ回路は、集積回路装置の半導体チップに形成されている。図５は、図４の回路の動作を示すタイムチャートである。負電圧生成回路１０に関する図５中の信号のタイミングは図２のそれに類似しており、例えば図２中の時点ｔ２は図５中の時点ｔ２に対応している。図６は、図５の動作における図４中のノードＮＯ、ＮＧ及びビット線ＢＬの電圧波形を示す。
【００３４】
一対の強誘電体キャパシタＣＡ及びＣＢはそれぞれ、ＮＭＯＳトランジスタスイッチＳＷＡ及びＳＷＢを介してビット線ＢＬ及び／ＢＬに接続されており、メモリセルからの読出電位差を大きくするために、相補的な強誘電体キャパシタＣＡ及びＣＢにはそれぞれ、例えば図示矢印のように、残留分極が互いに逆方向になるように書き込まれる。ＮＭＯＳトランジスタスイッチＳＷＡ及びＳＷＢのゲートは共に、ワード線ＷＬに接続されている。
【００３５】
ビット線ＢＬ及び／ＢＬが０Ｖにプリチャージされた状態でワード線ＷＬを高レベルにしてＮＭＯＳトランジスタスイッチＳＷＡ及びＳＷＢをオンにし（ｔ１）、プレート線ＰＬを０Ｖから電源電位ＶＤＤに立ち上げると（ｔ１８）、強誘電体キャパシタＣＡ及びＣＢの電荷がそれぞれビット線ＢＬ及び／ＢＬへ移動する。移動電荷量は、強誘電体キャパシタＣＡの残留分極の方向により異なる。図４の場合、プレート線ＰＬの立ち上げにより強誘電体キャパシタＣＡの分極は反転するが、強誘電体キャパシタＣＢのそれは反転しない。このため、ビット線ＢＬへの電荷移動量はビット線／ＢＬのそれよりも大きい。
【００３６】
ビット線ＢＬと／ＢＬとの電位差を電荷転送回路２１で増幅して記憶内容を判定することは可能である。しかしながら、ビット線ＢＬ及び／ＢＬへの電荷移動によりこれらの電位が上昇して強誘電体キャパシタＣＡ及びＣＢの電極間電圧が低下するので、消費電力低減のために電源電位ＶＤＤが例えば１．５Ｖと低くなると、この電極間電圧低下の影響が大きくなり、ビット線ＢＬ及び／ＢＬへの電荷移動量が少なくなってビット線ＢＬと／ＢＬとの間の電位差が減少する。この減少に、インプリント効果による電荷移動量減少が加わって、誤読出しが生ずる可能性が増加する。
【００３７】
そこで、ビット線ＢＬは読出回路２０Ａを介して読出値判定回路３０に接続されている。読出回路２０Ａは、ノードＮＯを負電位にして（図６のｔ１５〜ｔ１８）ビット線ＢＬ上の電荷をノードＮＯへ移動させると共に、ビット線ＢＬの電位を０Ｖに維持することにより、ノードＮＯの電位を、電荷移動量に比例した値ΔＶだけ上昇させる。
【００３８】
同様に、ビット線／ＢＬは読出回路２０Ａと同一構成の読出回路２０Ｂを介して読出値判定回路３０に接続されている。読出値判定回路３０は、読出回路２０Ａと２０Ｂの出力の電位差をセンスアンプで増幅して‘０’又は‘１’と判定する。
【００３９】
次に読出回路２０Ａの構成について説明する。
【００４０】
ビット線ＢＬは、コラムアドレスにより選択的にオンにされるコラムスイッチＳＷ１０の一端に接続されている。コラムスイッチＳＷ１０は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列接続された構成であり、これらＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートにそれぞれ制御信号Ｓ１０及びこれをインバータで反転した信号が供給され、制御信号Ｓ１０が電源電位ＶＤＤのときオン、０Ｖのときオフになる。コラムスイッチＳＷ１０の他端は、一方では、ＮＭＯＳトランジスタスイッチＳＷ１１を介してグランド電位に接続され、他方ではバス接続用ＮＭＯＳトランジスタスイッチＳＷ１２及び電荷転送回路２１を介してノード（バス）ＮＯに接続されている。ＮＭＯＳトランジスタスイッチＳＷ１１は、ＮＭＯＳトランジスタスイッチＳＷ１２がオンの間トランジスタＳ１２のトランジスタ２２側のノードを０Ｖにプリチャージするとともに、コラムスイッチＳＷ１０がオンになってからプレート線ＰＬが立ち上げられる前まで（ｔ２〜ｔ１６）ビット線ＢＬを０Ｖにプリチャージするためのものである。
【００４１】
ノードＮＯは、図１の負電圧生成回路１０の出力端に接続されており、ビット線ＢＬからの電荷はノードＮＯを介しキャパシタＣ１へ移動する。キャパシタＣ１の容量値が小さいほど、移動電荷量に対するノードＮＯの電位上昇が大きいので、読出回路２０Ａと２０Ｂの出力電位差が大きくなって誤読出しが生ずる可能性をより低減することが可能となる。低消費電力化のために電源電位ＶＤＤが低くなると、ノードＮＯの電位上昇を大きくすると共にノードＮＯを負電位に保つためには、負電圧生成回路１０により生成される負電圧をより深くする必要がある。上述のような図１の負電圧生成回路１０は、この要求を満たす。
【００４２】
電荷転送回路２１は、ＮＭＯＳトランジスタスイッチＳＷ１２とノードＮＯとの間に接続された電荷転送用ＰＭＯＳトランジスタ２２と、トランジスタ２２のソース・ゲート間に直列接続されたキャパシタＣ３、インバータアンプ２３及びキャパシタＣ４と、インバータアンプ２３に並列接続されたリセットスイッチＳＷ１３とを備えている。キャパシタＣ３及びＣ４は直流成分カット用である。リセットスイッチＳＷ１３は、ビット線ＢＬからノードＮＯへの電荷転送前に制御信号Ｓ１３を電源電位ＶＤＤにしてこれをオンにし次いでプレート線ＰＬの立ち上げ（ｔ１８）前にオフにすることにより（ｔ３〜ｔ１３）、インバータアンプ２３の入出力の動作点を同電位ＶＤＤ／２にして、アンプ感度を最大にすると共に、アンプの入出力特性を線形にするためのものである。
【００４３】
時点ｔ１８でのプレート線ＰＬの立ち上げにより強誘電体キャパシタＣＡ上の電荷がビット線ＢＬへ移動してその電位が０Ｖから上昇しようとすると、インバータアンプ２３によりＰＭＯＳトランジスタ２２のゲート電位が低下してビット線ＢＬからノードＮＯへの移動電荷量が増加する。逆にビット線ＢＬの電位が０Ｖより低下しようとすると、インバータアンプ２３によりＰＭＯＳトランジスタ２２のゲート電位が上昇してビット線ＢＬからノードＮＯへの電界移動量が減少又は停止して、ビット線ＢＬの電位が上昇しようとする。これにより、ビット線ＢＬの電位が０Ｖに維持されると共に、ビット線ＢＬからノードＮＯへの電荷移動により、ノードＮＯの電位がΔＶだけ上昇する。
【００４４】
ＰＭＯＳトランジスタ２２のゲートは、ノードＮＧを介し、第１及び第２のバイアス電位を順に生成するゲートバイアス生成回路２４の出力端に接続されている。第１のバイアス電圧は、スイッチＳＷ１０〜ＳＷ１２が共にオンでノードＮＯがリセット前の負電位、例えば−１．０Ｖである時にＰＭＯＳトランジスタ２２をオンにさせて（ｔ６〜ｔ１３）ノードＮＯを０Ｖにリセットするためのものである。第２のバイアス電圧は、ビット線ＢＬ上の電荷をノードＮＯへ転送する時（ｔ１８〜ｔ１９）にＰＭＯＳトランジスタ２２のゲート・ソース間に閾値電圧Ｖｔｈｐ＝−０．５Ｖを印加するためのものである。
【００４５】
ゲートバイアス生成回路２４では、ノードＮＧが、ダイオードＤ１及びＰＭＯＳトランジスタスイッチＳＷ１４を介してグランド電位に接続されている。図４のダイオードＤ１は、ダイオード接続されたＰＭＯＳトランジスタで構成されている。ＰＭＯＳトランジスタスイッチＳＷ１４がオンのとき、ノードＮＧの電位はグランド電位よりダイオードＤ１の順方向電圧（＝−Ｖｔｈｐ）０．５Ｖだけ低い−０．５Ｖになる。上記第１バイアス電圧−１．０Ｖを生成するために、ノードＮＧがキャパシタＣ５の一方の電極に接続され、キャパシタＣ５の他方の電極が、一方ではＮＭＯＳトランジスタスイッチＳＷ１５を介してグランド電位に接続され、他方ではＰＭＯＳトランジスタスイッチＳＷ１６を介して電源電位ＶＤＤに接続されている。トランジスタスイッチＳＷ１５及びＳＷ１６のゲートにはそれぞれ制御信号Ｓ１５及びＳ１６が供給される。
【００４６】
ＰＭＯＳトランジスタスイッチＳＷ１６がオン状態（〜ｔ５）でＰＭＯＳトランジスタスイッチＳＷ１４がオン（ｔ２〜ｔ４）にされてノードＮＧが−Ｖｔｈｐ＝０．５Ｖになり、次にＰＭＯＳトランジスタスイッチＳＷ１４がオフ（ｔ４〜ｔ１３）にされてノードＮＧがフローティング状態となる。この状態でＰＭＯＳトランジスタスイッチＳＷ１６をオフ（ｔ５〜ｔ２０）にし、ＮＭＯＳトランジスタスイッチＳＷ１５をオン（ｔ６〜ｔ１３）にすることにより、ノードＮＧが０．５Ｖから−１．０Ｖに変化する。
【００４７】
上記第２バイアス電圧を生成するために、ＰＭＯＳトランジスタスイッチＳＷ１４のゲートが、一方ではダイオードＤ２を介してクランド電位に接続され、他方ではキャパシタＣ６を介してインバータ２５の出力端に接続され、インバータ２５の入力端に制御信号Ｓ１４が供給される。制御信号Ｓ１４が０Ｖの時（ｔ４〜ｔ１３）、キャパシタＣ６が充電される。この時、ＰＭＯＳトランジスタスイッチＳＷ１４のゲート電位は、ダイオードＤ２の順方向電圧０．５Ｖに等しくなる。この状態から制御信号Ｓ１４が電源電位ＶＤＤに遷移すると（ｔ１３）、ＰＭＯＳトランジスタスイッチＳＷ１４のゲートが、−１Ｖまで低下しフローティング状態になり、ＰＭＯＳトランジスタスイッチＳＷ１４がオンになり、ノードＮＧの電位が−１Ｖから上昇する。ノードＮＧの電位が０．５Ｖだけ上昇して第２バイアス電位−０．５Ｖになると、ＰＭＯＳトランジスタＤ１がオフになるので、ノードＮＧの電位は−０．５Ｖより高くならない。
【００４８】
このようなゲートバイアス生成回路２４は、上記文献１及び２に開示された回路より構成が簡単であり、また、キャパシタの数も少ないので、消費電力を低減することができる。
【００４９】
なお、本発明には外にも種々の変形例が含まれる。
【００５０】
例えば、分極反転が生じないキャパシタＣ１〜Ｃ６として強誘電体キャパシタを用いることにより、チップ上専有面積を低減させてもよい。
【００５１】
また、図４において、読出回路２０Ｂ及びこれに接続されたメモリセルを備える替わりに、参照電位を判定回路３０に供給する構成であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の負電圧生成回路を示す図である。
【図２】図１の回路の動作を示す電圧波形及びスイッチの状態を示す図である。
【図３】（Ａ）〜（Ｃ）は図２の動作における図１中のＣ１及びＣ２に関する３状態説明図である。
【図４】図１の回路が適用された強誘電体メモリ回路を示す図である。
【図５】図４の回路の動作を示すタイムチャートである。
【図６】図５の動作における図４中のノードＮＯ、ＮＧ及びビット線ＢＬの電圧波形図である。
【図７】従来の負電圧生成回路を示す図である。
【図８】図７の回路の動作を示す電圧波形図である。
【符号の説明】
１０  負電圧生成回路
１３  制御回路
２０Ａ、２０Ｂ  読出回路
２１  電荷転送回路
２２  ＰＭＯＳトランジスタ
２３  インバータアンプ
２４  ゲートバイアス生成回路
２５  インバータ
３０  読出値判定回路
Ｃ１〜Ｃ６  キャパシタ
ＣＡ、ＣＢ  強誘電体キャパシタ
ＳＷ１、ＳＷ３、ＳＷ８、ＳＷ１４、ＳＷ１６  ＰＭＯＳトランジスタスイッチ
ＳＷ２、ＳＷ３Ａ、ＳＷ５、ＳＷ７、ＳＷ１１、ＳＷ１２、ＳＷ１５、ＳＷＡ、ＳＷＢ  ＮＭＯＳトランジスタスイッチ
ＳＷ４、ＳＷ６  切換スイッチ
ＳＷ１０  コラムスイッチ
ＳＷ１３  リセットスイッチ
Ｄ１、Ｄ２  ダイオード
Ｓ１〜Ｓ１６  制御信号
ＮＯ  出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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