(57)【特許請求の範囲】
【請求項１】
行と列に配列される多数個の記憶素子を含み、少なくとも１つのテスト動作モードを有する集積回路において、
所定のクロック信号に応答して選択する前記記憶素子のアドレスを変更するアドレス信号を発生するアドレス変更手段と、
前記クロック信号に応答し、第１状態と第２状態とを交互に有するデータ信号を発生し、選択される前記記憶素子に提供するデータ発生手段と、
前記ノーマル動作モードで外部からノーマル電源電圧が提供されるノーマル電源ラインと、
所定の制御信号に応答して、前記テスト動作モードでは、テスト電源ラインと前記ノーマル電源ラインとを連結し、前記ノーマル動作モードでは、前記テスト電源ラインと前記ノーマル電源ラインとを断絶させるスイッチと、
前記テスト電源ラインと前記スイッチとの間に抵抗手段と
を備え、
前記テスト電源ラインが、前記集積回路のチップ外郭のスクライブレーンに形成されることを特徴とする集積回路。
【請求項２】
前記アドレス変更手段は、
前記クロック信号に応答して変更しながら、前記記憶素子の行を選択する行アドレス信号を発生する行アドレス変更手段と、
前記クロック信号に応答して変更しながら、前記記憶素子の列を選択する列アドレス信号を発生する列アドレス変更手段とを具備することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記データ発生手段は、
前記クロック信号に応答し、前記第１及び第２状態を交互に有するデータ信号を発生させるデータレジスターと、
前記データ信号をドライビングし、前記行及び列アドレス信号によって選択される前記記憶素子に供給する書込ドライバーとを具備することを特徴とする請求項２に記載の集積回路。
【請求項４】
前記集積回路は、
前記データ信号に応答し、前記行アドレス変更手段によって発生する行アドレス信号を制御するパルス信号を発生するパルス発生器をさらに具備することを特徴とする請求項３に記載の集積回路。
【請求項５】
前記行アドレス変更手段は、
前記クロック信号の活性化回数をカウンティングする行カウンターと、
前記パルス信号によってイネーブルされ、前記行カウンターによってカウンティングされる前記クロック信号の活性化回数に応じて順次に変わる前記行アドレス信号を発生する行デコーダ部を具備することを特徴とする請求項３に記載の集積回路。
【請求項６】
前記行カウンターは、
直列に連結される多数個の行レジスターを具備し、
最初の前記行レジスターは前記クロック信号に応答し、後続の前記行レジスターは各々以前の行レジスターの出力信号をキャリとして入力して前記クロック信号に応答することを特徴とする請求項５に記載の集積回路。
【請求項７】
前記行デコーダ部は、
対応する前記行レジスターの出力信号をデコーディングするプリ行デコーダ部と、
前記プリ行デコーダ部の出力信号をデコーディングし、前記パルス信号の活性化に応答して活性化する前記行アドレス信号を発生する主行デコーダ部を具備することを特徴とする請求項６に記載の集積回路。
【請求項８】
前記列アドレス変更手段は、
最後の前記行レジスターのキャリの発生後に発生する、前記クロック信号の活性化回数をカウンティングする列カウンターと、
前記列カウンターによってカウンティングされる前記クロック信号の活性化回数に応じて順次に変化する前記列アドレス信号を発生する列デコーダ部とを具備することを特徴とする請求項６に記載の集積回路。
【請求項９】
前記列カウンターは、
直列に連結する多数個の列レジスターを具備し、
最初の前記列レジスターは最後の前記行レジスターの出力信号をキャリとして入力して前記クロック信号に応答し、後続の前記列レジスターは各々以前の列レジスターの出力信号をキャリとして入力して前記クロック信号に応答することを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記列デコーダ部は、
対応する前記列レジスターの出力信号をデコーディングするプリ列デコーダ部と、
前記プリ列デコーダ部の出力信号をデコーディングし、前記列アドレス信号を発生する主列デコーダ部とを具備することを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記列アドレス変更手段は、
前記クロック信号の活性化回数をカウンティングする列カウンターと、
前記パルス信号によってイネーブルされ、前記列カウンターによってカウンティングされる前記クロック信号の活性化回数に応じて順次に列アドレスを変化させる列デコーダ部とを具備することを特徴とする請求項４に記載の集積回路。
【請求項１２】
前記クロック信号は、
前記集積回路の外部から入力される外部クロック信号であることを特徴とする請求項２に記載の集積回路。
【請求項１３】
前記テスト動作モードは、
バーンインテストモードであることを特徴とする請求項１に記載の集積回路。
【請求項１４】
行と列に配列される多数個の集積回路のダイを含み、前記集積回路ダイは各々多数個の記憶素子を含んでノーマル動作モードと少なくとも１つのテスト動作モードを有し、前記隣接する集積回路ダイの間にはスクライブレーンが存在する半導体ウェーハにおいて、
前記スクライブレーンには前記テスト動作モードにおいて外部からテスト電源が提供されるテスト電源ラインが備えられ、
前記集積回路のダイのそれぞれは、
所定のクロック信号に応答して変化しながら前記記憶素子を選択するアドレス信号を発生するアドレス変更手段と、
前記クロック信号に応答して第１状態と第２状態とを交互に有するデータを発生し、前記アドレス信号に応じて選択される前記記憶素子に前記データを提供するデータ発生手段と、
ノーマル動作モードにおいて外部からノーマル電源電圧が提供されるノーマル電源ラインと、
所定の制御信号に応答し、前記テスト動作モードでは前記テスト電源ラインと前記ノーマル電源ラインとを連結させ、前記ノーマル動作モードでは前記テスト電源ラインと前記ノーマル電源ラインとを遮断するスイッチを具備し、
前記記憶素子に提供されるデータの電圧レベルは前記ノーマル電源ラインの電圧レベルによって制御され、
前記集積回路のダイは各々、前記テスト電源ラインと前記スイッチとの間に抵抗手段をさらに具備することを特徴とする半導体ウェーハ。
【請求項１５】
前記抵抗手段のシート抵抗は前記テスト電源ラインのシート抵抗より大きいことを特徴とする請求項１４に記載の半導体ウェーハ。
【請求項１６】
前記スイッチは、
ＭＯＳトランジスタであることを特徴とする請求項１４に記載の半導体ウェーハ。
【請求項１７】
前記集積回路のダイは各々、
前記テスト動作モードにおいて前記制御信号をラッチさせる制御手段をさらに具備することを特徴とする請求項１４に記載の半導体ウェーハ。
【請求項１８】
前記テスト動作モードは、
バーンインテストモードであることを特徴とする請求項１４に記載の集積回路。
【請求項１９】
行と列に配列される多数個の集積回路のダイを含み、前記集積回路のダイは各々多数個の記憶素子を含んでノーマル動作モードと少なくとも１つのテスト動作モードを有し、前記隣接する集積回路のダイ間にはスクライブレーンが存在する半導体ウェーハにおいて、
前記スクライブレーンには前記テスト動作モードにおいて外部から接地電圧が提供されるテスト接地ラインが備えられ、
前記集積回路のダイは各々、
所定のクロック信号に応答して変化しながら前記記憶素子を選択するアドレス信号を発生するアドレス変更手段と、
前記クロック信号に応答して第１状態と第２状態を交互に有するデータを発生し、前記アドレス信号に応じて選択される前記記憶素子に前記データを提供するデータ発生手段と、
ノーマル動作モードにおいて外部からノーマル接地電圧が提供されるデータの電圧を変化させるノーマル接地ラインと、
所定の制御信号に応答し、前記テスト動作モードでは前記テスト接地ラインと前記ノーマル接地ラインとを連結させ、前記ノーマル動作モードでは前記テスト接地ラインと前記ノーマル接地ラインとを遮断するスイッチを具備し、
前記記憶素子に提供されるデータの電圧レベルは前記ノーマル電源ラインの電圧レベルによって制御され、
前記集積回路のダイは各々、前記テスト接地ラインと前記スイッチとの間に抵抗手段をさらに具備することを特徴とする半導体ウェーハ。
【請求項２０】
前記抵抗手段のシート抵抗は前記テスト接地ラインのシート抵抗より大きいことを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２１】
前記スイッチはＭＯＳトランジスタであることを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２２】
前記集積回路のダイは各々、
前記テスト動作モードにおいて前記制御信号をラッチさせる制御手段をさらに具備することを特徴とする請求項１９に記載の半導体ウェーハ。
【請求項２３】
前記テスト動作モードは、
バーンインテストモードであることを特徴とする請求項１９に記載の集積回路。
【請求項２４】
行と列に配列される多数個の記憶素子を含み、ノーマル動作モードと少なくとも１つのテスト動作モードとを有する集積回路において、
所定のクロック信号に応答して選択する前記記憶素子のアドレスを変更するアドレス信号を発生するアドレス変更手段と、
前記クロック信号に応答し、第１状態と第２状態とを交互に有するデータ信号を発生し、選択される前記記憶素子に提供するデータ発生手段と、
前記ノーマル動作モードで外部からノーマル接地電圧が提供されるノーマル接地ラインと、
所定の制御信号に応答して、前記テスト動作モードでは、テスト接地ラインと前記ノーマル接地ラインとを連結し、前記ノーマル動作モードでは、前記テスト接地ラインと前記ノーマル接地ラインとを断絶させるスイッチと、
前記テスト接地ラインと前記スイッチとの間に抵抗手段と
を備え、
前記テスト接地ラインが、前記集積回路のチップ外郭のスクライブレーンに形成されることを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路に係り、特に半導体ウェーハレベルにおいてバーンインテストを行う集積回路及びこれを用いたテスト方法に関する。
【０００２】
【従来の技術】
一般に、DRAM、SRAMのような多数個の記憶素子を有する集積回路は製造工程上の欠陥等によって不良(Fail)が発生しうる。このような不良を検出するために、集積回路は製品の製作過程において"バーンイン(Burn-in)テスト"が行われる。バーンインテストは高電圧と高温の状態で書込動作を繰返して行う方法である。かかるバーンインテストは大部分パッケージ状態で行われる。即ち、集積回路製品はウェーハ状態でチップの電気的なテストを行った後、良品のチップのみをパッケージしてパッケージ状態で"バーンイン"を行う。このようなバーンインテストを"パッケージバーンイン(Package Burn-in、以下、PBIと略称する)"と称する。
【０００３】
しかしPBIには集積回路の集積度の増加に伴うバーンイン時間が延びる問題点が発生する。そして、集積回路が多機能化、多ピン化することによって、バーンインボード(Burn-in Board)当りソケット集積度(Socket Density)が減少し、これによって生産性が低下する問題点がある。また、ウェーハレベルにおける適切な初期不良の未検出によるパッケージの収率低下の問題が発生する。このような問題点を解決するためにウェーハレベルにおける多様なバーンイン方法が提示されている。
【０００４】
このようなウェーハバーンイン方法の１つが、日本の東芝株式会社の米国特許５,２９４,７７６に記載されている。米国特許５,２９４,７７６に記載されたウェーハバーンイン方法は、ウェーハ上にバーンインのための余分の電源電圧(VCC)、接地電圧(VSS)及びバーンインパッドに電圧を印加することによって、ウェーハ上の全てのダイに電気的なストレスを加える方法である。
しかし、このような方法は直流ストレス方法であって、全ての記憶素子の順次かつ反復的な交流ストレスが不可能な短所がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は全ての記憶素子を順次かつ反復的な交流ストレスを加えることができる効率的なウェーハバーンインテスト可能な集積回路及びテスト方法を提供することである。
【０００６】
【課題を解決するための手段】
前記課題を達成するために本発明は、行と列に配列される多数個の記憶素子を含み、少なくとも１つのテスト動作モードを有する集積回路に関する。本発明の集積回路はアドレス変更手段及びデータ発生手段を具備する。アドレス変更手段は所定のクロック信号に応答して選択する記憶素子のアドレスを変更するアドレス信号を発生する。データ発生手段はクロック信号に応答し、第１状態と第２状態とを交互に有するデータ信号を発生し、選択される記憶素子に提供する。
【０００７】
望ましくは、集積回路はデータ信号に応答し、前記行アドレス変更手段によって発生する行アドレス信号を制御するパルス信号を発生するパルス発生器をさらに具備する。
【０００８】
前記課題を達成するための本発明の他の側面は、行と列に配列される多数個の集積回路のダイを含み、前記集積回路のダイは各々多数個の記憶素子を含んでノーマル動作モードと少なくとも１つのテスト動作モードを有し、前記隣接する集積回路のダイの間にはスクライブレーン(Scribe Lane)が存在する半導体ウェーハに関する。本発明の半導体ウェーハの前記スクライブレーンには前記テスト動作モードにおいて外部からテスト電源が提供されるテスト電源ラインが備えられる。そして、前記集積回路のダイは各々所定の制御信号に応答し、前記テスト動作モードでは前記テスト電源ラインと前記ノーマル電源ラインとを連結させ、前記ノーマル動作モードでは前記テスト電源ラインと前記ノーマル電源ラインとを遮断するスイッチを具備する。前記記憶素子に提供されるデータの電圧レベルは前記ノーマル電源ラインの電圧レベルによって制御される。
【０００９】
前記他の技術的課題を達成するために本発明は、テスト動作モードにおいてウェーハ上の行と列に配列される多数個の集積回路ダイをテストするテスト方法であって、前記集積回路のダイは各々多数個の記憶素子を含む前記テスト方法に関する。本発明のテスト方法は、(A) 所定のクロック信号をカウンティングし、前記カウンティングされたクロック信号によって前記記憶素子を指定するアドレス信号を発生する段階と、(B) 前記クロック信号に応答して所定のデータ信号を発生する段階と、(C) 前記データ信号を前記アドレス信号によって指定された前記記憶素子に提供する段階とを具備する。
【００１０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
図１は本発明の一実施形態に係る交流ストレスのバーンインテスト可能な集積回路が半導体ウェーハ上に配列されたことを示す概略的な図面である。図１に示された集積回路１００は多数個の記憶素子を有する多様な半導体製品であってよいが、本明細書では説明の便宜上多数個のメモリセル(図示せず)を記憶素子とするメモリチップを例として説明する。そして、テストモードも多様に適用できるが、説明の便宜上バーンインテストを代表として説明する。
【００１１】
図１を参照すれば、半導体ウェーハ上に行(Row)と列(Column)方向にメモリチップが存在する。そしてメモリチップの間にはパッケージ組立時ソーイングされるスクライブレーン領域が存在する。そして、スクライブレーン領域にはバーンイン電源端子１０及びバーンイン電源ライン１１、クロック信号端子３０及びクロック信号ライン３１、そしてバーンイン接地端子２０及びバーンイン接地ライン２１が配線される。
【００１２】
バーンイン電源ライン１１には半導体ウェーハ上で同一な行に位置したメモリチップが共通連結される。従って、半導体ウェーハの行方向に共通のバーンイン電源ラインが形成され、特定のバーンイン電源ライン１１の電圧が同一な行に位置したメモリチップの電源ラインに同時に印加される。そして、バーンイン接地ライン２１とクロック信号ライン３１もバーンイン電源ライン１１と同一な方式で構成されうる。
【００１３】
従って、特定の行に対応する１本のバーンイン電源ライン１１、クロック信号ライン３１及びバーンイン接地ライン２１に電位を印加すれば、同一な行に存する全てのメモリチップに電位が印加される。従って、特定の行に存在する１つのメモリチップに対してバーンインテストが進行されると、同一行に存在する全てのメモリチップに対してもバーンインテストが進行される。
【００１４】
一般に、装備において同時にテストしうるチャンネルの数には限界がある。従って、望ましくは、１行においてテストできるチャンネルの数を最小化するためにウェーハバーンイン電源端子１０とバーンイン接地端子２０、そしてメモリセルを選択するアドレスとデータを提供しうるクロック信号端子３０は１つずつのみ使用する。
【００１５】
もし、装備のチャンネルが許容する範囲内で同時に複数行に電位が印加できるなら、別のパッケージバーンイン費用無しに半導体ウェーハ上で全てのメモリチップに対するバーンインテストが可能となる。従って、本発明によれば、低コスト化ができ、高信頼性のベアーチップ(Bare Chip)が確保されて生産性が向上される。
【００１６】
図２は本発明の実施形態に係る交流ストレス可能なメモリチップの内部回路とスクライブレーン上に存在する電圧バシング(bussing)ラインを示す図面である。そして、図３はメモリチップ内でデータを貯蔵する１つの記憶素子とその周辺の信号回路を示す図面である。
【００１７】
図２を参照すれば、それぞれのメモリチップはアドレス変更手段３００及びデータ発生手段４００を具備する。アドレス変更手段３００はクロック信号ライン３１を通して入力されるクロック信号CLKに応答して順次に変化しながらメモリチップ内の記憶素子５１(メモリセル、図３参照)を選択する行アドレス信号Xadd及び列アドレス信号Yaddを発生する。行アドレス信号Xaddはメモリチップ内の同行に配列される記憶素子のワードラインWL(図３参照)を選択して活性化させる。列アドレス信号Yaddによってコラム選択ラインCSLが活性化されることによって、データ入出力ラインSDL、/SDL（図３参照）に提供されたデータが行及び列アドレス信号Xadd、Yaddによって選択される記憶素子(図３参照)に提供される。
【００１８】
アドレス変更手段３００は具体的に行アドレス変更手段３０１及び列アドレス変更手段３３１よりなる。行アドレス変更手段３０１はクロック信号CLKに応答して行アドレス信号Xaddを発生する。行アドレス変更手段３０１はさらに具体的に行カウンターと行デコーダ部とからなるが、行カウンターは多数個の行レジスター３１０で構成され、クロック信号CLKの活性化回数をカウンティングする。行デコーダ部はプリ行デコーダ部３２０と主行デコーダ部３３０とで構成され、行カウンターによってカウンティングされるクロック信号CLKの活性化回数に応じて順次に行アドレスを変化させる。
【００１９】
行レジスター３１０は直列に連結されてクロック信号CLKに応答する。そして、２番目以降の行レジスター３１０は以前の行レジスターの出力信号C０をキャリで入力しながら、クロック信号CLKに応答する。そして、プリ行デコーダ部３２０は対応する行レジスター３１０の出力信号CL、CL'、…をデコーディングする。主行デコーダ部３３０はプリ行デコーダ部３２０の出力信号をデコーディングして行アドレス信号Xaddを発生する。そして主行デコーダ部３３０はパルス発生器３６０から生成されるパルス信号PULによって制御され、選択される行アドレス信号Xaddの活性化幅はパルス信号PULの活性化幅に従うことになる。
【００２０】
列アドレス変更手段３３１は具体的に列カウンターと列デコーダ部とで構成される。列カウンターは多数個の列レジスター列で構成され最後の行レジスターのキャリが発生した後に発生するクロック信号CLKの活性化回数をカウンティングする。列デコーダ部はプリ列デコーダ部３４０と主列デコーダ部３５０で構成され、列カウンターによってカウンティングされるクロック信号CLKの活性化回数に応じて順次に列アドレスを変化させる。
【００２１】
列レジスター３１１は直列に連結され、クロック信号CLKに応答する。最初の列レジスター３１１は最後の行レジスター３１０の出力信号をキャリで入力しながら、クロック信号CLKに応答する。そして、二番目以後の列レジスター３１１は以前の列レジスターの出力信号をキャリとして入力しながら、クロック信号CLKに応答する。そしてプリ列デコーダ部３４０は対応する列レジスター３１１の出力信号をデコーディングする。主列デコーダ部３５０はプリ列デコーダ部３４０の出力信号をデコーディングして列アドレス信号Yaddを発生する。
【００２２】
データ発生手段４００はクロック信号CLKに応答して"ハイ"または"ロー"のデータを交互に発生する。そしてデータ発生手段４００によって発生されるデータはデータ入出力ラインSDL、/SDL(図３参照)に提供される。そしてデータ入出力ラインSDL、/SDLに提供されたデータは行及び列アドレス信号Xadd、Yaddによって選択される記憶素子に提供される。
【００２３】
データ発生手段４００は具体的にデータレジスター４１０及び書込ドライバー４２０を具備する。データレジスター４１０はクロック信号CLKに応答し、"ハイ"または"ロー"に交互に遷移されるデータ信号DATを発生する。そして書込ドライバー４２０はデータ信号DATをドライビングしてデータ入出力ラインSDL、/SDL（図３参照）に提供する。
【００２４】
前述したアドレス変更手段３００は、望ましくは、パルス発生器３６０をさらに具備する。パルス発生器３６０はデータ信号DATの遷移に応答するパルス信号PULを発生する。そしてパルス信号PULは主行デコーダ部３３０に提供され、行アドレス信号Xaddの活性化幅を制御する。このように、本発明の望ましい実施形態においてパルス発生器３６０が使われる理由は次のようである。
【００２５】
半導体ウェーハ上でバーンインテストを行うためには、まずバーンイン電源端子１０に電源を印加し、バーンイン接地端子２０を接地電圧VSSに接地する。以降、一定のクロック信号CLKがクロック信号端子３０に印加される。この際、一度に多くのチップをバーンインするために、過度な電流が流れる恐れがある。従って、メモリチップの動作電流を最小化するために、パルスワードライン(Pulsed Word Line）が望ましい。このようなパルスワードラインを発生するために、パルス発生器３６０が使われる。
【００２６】
図４は図２のメモリチップの内部回路の主要信号のタイミング図である。まず、バーンイン電源端子１０及びバーンイン接地端子２０に電源電源と接地電圧とを印加した後、ウェーハバーンインテストを行うためのクロック信号CLKが印加される。すると、最初の行レジスター３１０はクロック信号CLKに相応する信号の'CL'を発生し、このＣＬが行レジスター３１０に一対一対応するプリ行デコーダ部３２０に入力され、最初の行レジスター３１０のキャリの'C０'が二番目の行レジスター３１０に伝えられる。最初の行レジスター３１０から受取ったキャリC０により二番目の行レジスター３１０は最初の行レジスターの２倍だけの周期を有する出力信号CL'を発生させる。このような方式で行レジスター３１０から発生される信号の組み合わせによって、行及び列アドレスを選択しうる。望ましくは、行及び列レジスター３１０、３１１に印加されてクロック信号CLKによって選択される記憶素子に対するアドレス情報は順次に生成される。行及び列レジスター３１０、３１１によって生成されたアドレス情報は各々主行デコーダ３３０及び主列デコーダ３５０に伝えられ、所望のワードラインWL及びコラム選択ラインCSLを活性化させる。
【００２７】
データレジスター４１０は行及び列レジスター３１０、３１１と同一に動作するが、応答するクロック信号CLKの遷移方向に差がある。例えば、行及び列レジスター３１０、３１１がクロック信号CLKの立上がり端部に応答するに対して、データレジスター４１０はクロック信号CLKの立下がり端部に応答する。
データレジスター４１０により発生されたデータ信号DATは書込ドライバー４２０によってデータ入出力ラインSDL、/SDLに伝送され、窮極的にはビットラインに伝送される。
【００２８】
パルス発生器３６０はデータ信号DATの遷移に応答して短い活性化幅を有するパルス信号PULを生成し、ワードラインを活性化する主行デコーダ部３３０に印加される。従って、データ信号DATが遷移する度にワードラインが'オン'されるパルスワードラインが生成される。
【００２９】
再び図２を参照すれば、本発明の望ましい実施形態に係るメモリチップの内部にウェーハレベルのバーンインテストモードを制御するスイッチ５００がさらに含まれる。このように本発明の望ましい実施形態において、スイッチ５００は次の通りに実現される。即ち、ウェーハバーンインテスト時に用いられるバーンイン電源ライン１１、バーンイン接地ライン２１はメモリ-チップの外郭のスクライブレーンに形成される。従って、ウェーハレベルにおいて正常動作を行う時、外部との短絡性不良が誘発されうる。本発明の望ましい実施形態において、スイッチ５００はこのような短絡性不良を最小化しうる。
【００３０】
スイッチ５００は具体的に制御信号端子５０１に印加される制御信号XWBIに応答するPMOSトランジスタとして具現されうる。即ち、バーンインテスト動作モードでは制御信号XWBIが"ロー"状態となって、PMOSトランジスタとして具現されるスイッチ５００は"ターンオン"される。従って、バーンインテスト動作モードではバーンイン電源ライン１１が、窮極的にノーマル電源ライン(図示せず)と連結されるノーマル電源端子１２と連結する。しかし、ノーマル動作モードでは制御信号XWBIが"ハイ"状態となって、スイッチ５００は"ターンオフ"される。従って、ノーマル動作モードではバーンイン電源ライン１１が、ノーマル電源ライン(図示せず)と遮断する。そして、さらに望ましい実施形態によれば、制御信号端子５０１を通して入力される制御信号XWBIをラッチさせる制御手段２００をさらに具備する。
【００３１】
本発明の望ましい実施形態において、ノーマル電源端子１２はメモリチップの動作時に電源を供給する端子であって、パッケージ組立時に電源電圧VDDにボンディングされるメモリチップの主電源端子である。そして制御信号端子５０１はノーマル動作時やパッケージ組立時には電源電圧VDDにボンディングされる。
【００３２】
本発明のさらに望ましい実施形態によれば、バーンイン電源ライン１１とスイッチ５００との間に抵抗手段５０５をさらに具備する。本実施形態において抵抗手段５０５はメモリチップの内部に短絡が発生した場合、過度な電流の流れを防止する。即ち、スイッチ５００を形成するPMOSトランジスタのバルクがノーマル電源端子１２に連結される。従って、メモリチップ内でノーマル電源端子１２に連結されるノーマル電源ライン(図示せず)とノーマル接地端子２２に連結されるノーマル接地ライン(図示せず)とが相互短絡されると、バーンイン電源ライン１１とノーマル電源ラインとの間には順方向バイアスが形成されるので多くの電流が消費される。このような電流の消費はウェーハバーンイン装備の電流消費限界を超えることがあり、また過度な電流はウェーハバーンイン用パワーメタルラインの信頼性を落とす。
【００３３】
バーンイン電源ライン１１とスイッチ５００を形成するＭＯＳトランジスタとの間に形成される抵抗手段５０５はチップ内部の短絡の場合に流れる電流を低く調節する。この際、抵抗手段５０５のシート抵抗はバーンイン電源ライン１１のシート抵抗より大きいことが望ましい。部材番号２０はバーンイン接地端子を、２１はバーンイン接地ラインを、２２はノーマル接地端子を各々示す。
【００３４】
図５は本発明の他の実施形態に係る交流ストレス可能なメモリチップの内部回路とスクライブレーン上に存在する電圧バシングラインを示す図面であって、図２の変更変形である。図５の実施形態は、図２の実施形態とほぼ同一である。但し、図２の実施形態ではスイッチ５００がバーンイン電源ライン１１とノーマル電源ライン(図示せず)との間に存在する反面、図５の実施形態ではスイッチ５００'がバーンイン接地ライン２１とノーマル電源ライン(図示せず)との間に存在するという点でのみ差がある。本明細書では説明の便宜上その差についてのみ説明する。
【００３５】
前記スイッチ５００'は制御信号端子５０１'に印加される制御信号XWBIに応答するＮＭＯＳトランジスタで具現しうる。ところが、図５の実施形態ではバーンインテスト動作モードでは制御信号XWBIが"ハイ"状態となって、ＮＭＯＳトランジスタで具現されるスイッチ５００'は"ターンオン"される。従って、バーンインテスト動作モードではバーンイン接地ライン２１が、窮極的にノーマル接地ライン(図示せず)に連結されるノーマル接地端子２２'に連結される。しかし、ノーマル動作モードでは制御信号XWBIが"ロー"状態となって、スイッチ５００'は"ターンオフ"される。従って、ノーマル動作モードではバーンイン接地ライン２１が、ノーマル電源ライン(図示せず)と遮断する。そして、図２の実施形態と同様に、図５の実施形態でも、制御信号端子５０１'を通して入力される制御信号XWBIをラッチさせる制御手段２００'をさらに具備する。
【００３６】
本発明の望ましい実施形態において、ノーマル接地端子２２'はメモリチップの動作時に接地電圧を供給する端子であって、パッケージ組立時に接地電圧VSSにボンディングされるメモリチップの主接地端子である。そして制御信号端子５０１'はノーマル動作時やパッケージ組立時には接地電圧VSSにボンディングされる。
そして、さらに望ましくは、バーンイン接地ライン２１とスイッチ５００'との間に抵抗手段５０５'をさらに具備する。抵抗手段５０５'はメモリチップ内部に短絡が発生した場合、過度な電流の流れを防止する。
【００３７】
【発明の効果】
本発明の集積回路及び半導体ウェーハによれば、多数個の記憶素子を順次かつ反復的な交流ストレスを加えることができる効率的なウェーハバーンインテストを可能にし、電流の消耗も最小化させる。そして、メーンチップでは使用しないスクライブレーンにバーンインテスト用電源ライン及び接地ラインを配置することによって、その生産性と効率が大きく向上する。
【００３８】
本発明は図面に示された一実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならこれより多様な変更及び均等な他実施形態が可能である。例えば、本明細書では集積回路をテストするテストモードとしてバーンインテストモードのみを挙げたが、多数個の記憶素子を同時にテストするその外のテストモードにも適用しうる。
従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る交流ストレスのバーンインテスト可能な集積回路が半導体ウェーハ上に配列されたことを示す概略的な図面である。
【図２】  本発明の実施形態に係る交流ストレス可能なメモリチップの内部回路とスクライブレーン上に存在する電圧バシングラインを示す図面である。
【図３】  メモリチップ内でデータを貯蔵する１つの記憶素子とその周辺の信号回路を示す図面である。
【図４】  図２のメモリチップの内部回路の主要信号のタイミング図である。
【図５】  本発明の他の実施形態に係る交流ストレス可能なメモリチップの内部回路とスクライブレーン上に存在する電圧バシングラインを示す図面である。
【符号の説明】
３１…クロック信号ライン
３００…アドレス変更変形手段
３０１…行アドレス変更手段
３１０…行レジスター
３１１…列レジスター
３２０…プリ行デコーダ
３３０…主行デコーダ
３３１…列アドレス変更手段
３４０…プリ列デコーダ
３５０…主列デコーダ
３６０…パルス発生器
４００…データ発生手段
【図１】
0003786826.tif 000002
【図２】
0003786826.tif 000003
【図３】
0003786826.tif 000004
【図４】
0003786826.tif 000005
【図５】
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