(57)【特許請求の範囲】
【請求項１】
同期受信において既知のディジタル系列を用いて符号系列（ＳＳ、図１）を検出する方法にして、
ａ）既知のディジタル系列を少なくとも２個の別々のセグメント（Ｓ１、Ｓ２、．．．）に分割する工程と、
ｂ）前記セグメントに等しい個数の特定の閾値（ＴＶ１、ＴＶ２、．．．）を割り当てる工程と、
ｃ）第１相関値（ａ１）を得るため、前記受信系列（ＳＳ）と既知のディジタル系列の第１セグメント（Ｓ１）との相関を求める工程（８０１）と、
ｄ）前記第１相関値（ａ１）を保存する工程（８０２）と、
ｅ）第２の相関値（ａ２）を得るため、前記受信符号系列（ＳＳ）と既知のディジタル系列系列の第２セグメント（Ｓ２）との相関を求める工程と、
ｆ）第１の総和（ａ１＋ａ２）を得るため、前記保存された第１相関値（ａ１）に前記第２相関値（ａ２）を加算する工程（８０７）と、
ｇ）前記第１の総和（ａ１＋ａ２）を前記閾値の内の２番目（ＴＶ２）と比較する工程（８０９）
とを含み、前記総和が前記第２閾値を超えたとき、前記符号系列の受信完了の表示が得られる前記方法であって、
−  前記第１相関値（ａ１）前記閾値の１番目（ＴＶ１）を超えたときのみ、工程ｄ）にしたがってその相関値を保存すると共に、相関器からの第２セグメント（ＳＳ２）出力信号がその最高値に達すると予測される第１の時間（ｔ１ａ）が第２セグメントの長さに応じて設定されることと、
−  前記第１の時間（ｔ１ａ）に前記受信符号系列（ＳＳ）と既知のディジタル系列の第２セグメント（Ｓ２）との相関が工程ｅ）にしたがって求められること
とを特徴とする前記方法。
【請求項２】
請求項１において、前記既知ディジタル系列が３個以上のセグメント（Ｓ１、Ｓ２、Ｓ３、Ｓ４、．．．）に分割され、
−  少なくとも前記値が前記第２閾値（ＴＶ２）の閾値を超えたとき前記第１の総和（ａ１＋ａ２）を保存するとともに、工程ｄ）を反復すること、
−  第３セグメントの長さに応じて第２の時間（ｔ２ａ）の設定を反復すること、
−  第３相関値（ａ３）を得るため、前記第２の時間（ｔ２ａ）において第３セグメント（Ｓ３）に対して工程ｅ）を反復すること、
−  第２の総和（ａ１＋ａ２＋ａ３）を得るため、前記第１の総和（ａ２＋ａ３）に前記第３相関値（ａ３）を加算することによって工程ｆ）を反復すること、
−  前記第２の総和（ａ１＋ａ２＋−ａ３）および第３の閾値（ＴＶ３）に対して工程ｇ）を反復すること、および
−  前記ディジタル系列に含まれる分割セグメント数に対応する回数だけ前記工程ｄ）、ｅ）、ｆ）、ｇ）を反復すること
を特徴とする前記方法。
【請求項３】
請求項１と請求項２のいずれかにおいて、ディジタル系列の最終セグメントの相関が得られるまで、工程ｄ）〜工程ｇ）（ｇを含む）を反復し、最終の総和（ａ１＋ａ２＋．．．）が最終閾値を超えたときに同期時間パルス信号（Ｔｓ）が発生することを特徴とする前記方法。
【請求項４】
請求項１〜請求項３のいずれかにおいて、既知のディジタル系列を互いに異なる長さのセグメントに分割し、各相関を求める前に新しい相関係数（Ｃ０、Ｃ１、Ｃ２、．．．）を割り当てることを特徴とする前記方法。
【請求項５】
請求項１〜請求項３のいずれかにおいて、既知のディジタル系列を互いに異なる長さのセグメントに分割することを特徴とする前記方法。
【請求項６】
請求項５において、前記各セグメントに異なるビットパターンを割り合て、各相関を求める前に新しい相関係数（Ｃ０、Ｃ１、Ｃ２、．．．）を割り当てること（８００、８０５）を特徴とする前記方法。
【請求項７】
請求項５において、前記各セグメントに同一のビットパターンを割り当てることを特徴とする前記方法。
【請求項８】
請求項５において、特定のセグメント列を得るために、何個かのセグメントに一定のビットパターンを割り当て、その反転パターンを残りのセグメントに割り当てることを特徴とする前記方法。
【請求項９】
請求項５〜請求項８のいずれかにおいて、セグメント列が、いわゆる最大長コードであることを特徴とする前記方法。
【請求項１０】
請求項５〜請求項８のいずれかにおいて、セグメント列が、いわゆるゴールド（Ｇｏｌｄ）系列であることを特徴とする前記方法。
【請求項１１】
請求項５〜請求項８のいずれかにおいて、セグメント列が、いわゆるバーカー（Ｂａｒｋｅｒ）系列であることを特徴とする前記方法。
【請求項１２】
請求項７〜請求項１１のいずれかにおいて、少なくとも第１相関値（ａ１）が前記閾値のうちの第１閾値（ＴＶ１）を超えたときに、工程ｃ）および工程ｅ）にしたがって既に相関計算の開始されている受信符号系列（ＳＳ）の部分より後で受信された部分に対して工程ｃ）および工程ｅ）にしたがって新たに相関を求める工程が含まれ、そこで得られた相関値（ｂ２、ｂ２、ｂ３、．．．）は工程ｄ）および工程ｆ）で保存、加算され、前記時間設定の後、工程ｇ）にしたがって各閾値（ＴＶ１、ＴＶ２、．．．）と比較されることにより、先に検出された偽の符号系列に続いて受信される真の符号系列に注意が払われることを特徴とする前記方法。
【請求項１３】
請求項１２において、同期時間パルスの発生後に少なくとも１個のタイマがゼロ設定（１４０２）されることを特徴とする前記方法。
【請求項１４】
前記請求項のいずれかにおいて、セグメントのビットパターンが、いわゆる最大長コードであることを特徴とする前記方法。
【請求項１５】
前記請求項のいずれかにおいて、セグメントのビットパターンが、いわゆるゴールド（Ｇｏｌｄ）系列であることを特徴とする前記方法。
【請求項１６】
前記請求項のいずれかにおいて、セグメントのビットパターンが、いわゆるバーカー（Ｂａｒｋｅｒ）系列であることを特徴とする前記方法。
【請求項１７】
同期受信において既知のディジタル系列を用いて符号系列（ＳＳ）を検出する装置にして、
−  第１および第２の相関値（ａ１、ａ２）を得るため、前記受信系列（ＳＳ）と既知のディジタル系列のセグメント（Ｓ１、Ｓ２）との相関を求めるための少なくとも１個の相関器（３００）と、
−  前記第１相関値（ａ１）を保存する少なくとも１個のメモリ（３０８）と、
−  第１の総和（ａ１＋ａ２）を得るため、前記保存された相関値（ａ１）に第２相関値（ａ２）を加算する少なくとも１個の加算器（３０４）と、
−  第１の総和（ａ１＋ａ２）を前記閾値の内の２番目（ＴＶ２）と比較する制御ユニット（３１１）
とを有し、前記第１の総和（ａ１＋ａ２）が前記第２閾値（ＴＶ２）を超えたとき、前記符号系列の受信完了の表示が得られるように構成した前記装置であって、
−  さらに、相関器（３００）からの第２セグメント（Ｓ２）出力信号がその最高値に達すると予測される時間（ｔ１ａ）を設定するために少なくとも１個のタイマ（３１９）が設けられることと、
−  第１相関値（ａ１）と前記閾値の１番目（ＴＶ１）との比較が前記制御ユニット（３１１）によって行なわれ、前記第１相関値（ａ１）が閾値の１番目（ＴＶ１）を超えた時にのみ制御ユニット（３１１）によって、第１相関値（ａ１）がメモリ（３０８）に保存されると共にタイマ（３１９）が前記時間（ｔ１ａ）に設定されること
とを特徴とする前記装置。
【請求項１８】
請求項１７において、
−  前記第１および第２の相関値（ａ１、ａ２）が得られた後、受信符号系列（ＳＳ）と既知のディジタル系列の各セグメント（Ｓ３、Ｓ４、．．．）との相関が前記相関器（３００）によって求められ、それによって、第３および第３の相関値（ａ３、ａ４、．．．）が得られること、
−  少なくとも総和が前記閾値（ＴＶ２、ＴＶ３、ＴＶ４、．．．）を超えたとき、前記相関値の総和（ａ１＋ａ２、ａ２＋ａ３、ａ１＋ａ２＋ａ３＋ａ４、．．．）が前記メモリ（３０８）に保存されること、
−  前記相関値（ａ３、ａ４、．．．）と前記保存された総和（ａ１＋ａ２、ａ１＋ａ２＋ａ３、ａ１＋ａ２＋ａ３＋ａ４、．．．）が前記加算器（３０４）によって加算されることにより、新しい総和（ａ１＋ａ２＋ａ３、ａ１＋ａ２＋ａ３＋ａ４、．．．）が得られ、その総和が前記メモリ（３０８）に保存されること、
−  一定の時間（ｔ３ａ、ｔ４ａ、．．．）を設定するために少なくとも１個のタイマ（３１９）が設けられること、および
−  前記タイマの設定を行うと共に、前記の新しい総和（ａ１＋ａ２＋ａ３、ａ１＋ａ２＋ａ３＋ａ４、．．．）を前記閾値（ＴＶ３、ＴＶ４、．．．）と比較するために制御ユニット（３１１）が設けられ、それぞれの総和（ａ１＋ａ２＋ａ３、ａ１＋ａ２＋ａ３＋ａ４、．．．）が各閾値（ＴＶ３、ＴＶ４、．．．）を超えたときに、前記符号系列（ＳＳ）の受信完了の表示が得られること
を特徴とする前記装置。
【請求項１９】
請求項１８において、各相関を求める前に新しい相関係数（Ｃ０、Ｃ１、Ｃ２、．．．）が制御ユニット（３１１）によって割り当てられることを特徴とする前記装置。
【請求項２０】
請求項１７〜請求項１９のいずれかにおいて、相関値（ａ１、ａ２、．．．）と特定の係数との乗算用の乗算器によってセグメント相関器が形成されることを特徴とする前記装置。
【請求項２１】
請求項１７〜請求項２０のいずれかにおいて、加算器・メモリ・乗算器ユニット（１０００）およびタイマユニット（１００１）の支援によって各符号系列の相関が同時に求められ、また、アドレスバス（１１０２）を設けることにより、制御ユニット（３１１）から出力されるアドレスでアクティブなユニットを選択し得ることを特徴とする前記装置。
【請求項２２】
請求項２１において、符号系列が検出されたとき、タイマユニット（１００１）内の少なくとも１個のタイマが機能ユニット（３１１）によってゼロ設定されることを特徴とする前記装置。
【発明の詳細な説明】
技術分野
本発明は受信機から見て既知のディジタル列を非同期的に受信するための方法および装置に関するものである。
背景技術の説明
現代のディジタル通信システムにおいて、送受信機間の同期は重要な部分を占める。無線ディジタル通信システムには、例えば、時分割多重方式（ＴＤＭＡ）や符号分割多重方式（ＣＤＭＡ）があり、後者は、周波数ホップ方式（ＦＨＳＳ）およびダイレクトシーケンス方式（ＤＳＳＳ）における最も有用な２つの解決策を備えている。ＴＤＭＡでは受信機が正しいタイムスロットを受信し、また、ＣＤＭＡでは受信機が正しいコード相を受信できるように、送受信機相互の同期が必要である。
ディジタル通信システムにおいて送信機と受信機を同期させるには、受信機から見て既知のディジタル系列を送信機から送出する方法がある。受信機はサーチ手順で動作し、既知のディジタル系列を探索する。受信機が既知のディジタル系列を検出すると同期時間パルスが発生し、これを時間基準として使用することによって送信機と受信機の同期が得られる。
システム識別信号の受信機能も非同期受信の一応用例である。受信機が既知信号を探索するサーチ手順は自動識別システムにも応用される。自動識別システムの一例としては、車両、従業員、犯罪者、動物などを監視する高周波識別（ＲＦＩＤ）がある。監視対象は固有の信号を発信する送信機を具備または携帯する。この信号は受信機から見て未知の時刻に送信される非同期信号であって、既知の信号が検出された場合は、そのことがその信号によって登録される。
受信機から見て既知のディジタル系列を非同期受信するための周知の方法には、既知のディジタル系列の長さに等しいフィルター長を持つトランスバーサルフィルターとして使用可能な相関器を利用するものがある。このフィルターによって受信ディジタル系列と受信機から見て既知のディジタル系列との相関が得られ、その結果、受信ディジタル系列と既知のディジタル系列との類似性に比例する値が得られる。受信された既知のディジタル系列を登録するためには、相関の結果が所定の閾値より高いことが必要である。
上記相関によって達成され得る性能は既知のディジタル系列の長さに直接依存する。既知のディジタル系列が長ければ長いほど、相関に基づく性能は良くなる。しかし、フィルター長の増加に伴って電力消費が増すので、トランスバーサルフィルターの長さには実用面での上限がある。例えば、移動体装置においては電力消費を低レベルに保つことが重要になる。また、トランスバーサルフィルターは構成面で複雑になる。
以上のように、上記技術の欠点はフィルター長の増加が電力消費を増すことと、その構成の複雑さである。
長いトランスバーサルフィルターを使用することの欠点は、移動体装置にはメモリ領域に制限があるにもかかわらず、その構成に大きいメモリ領域を要することである。
上記技術のもう一つの欠点は、既知系列の長さが固定的、すなわち変更不能なことである。
既知のディジタル系列を用いた同期方法が米国特許出願第５，４２２，９１６号に開示されているが、周囲条件によっては入力バーストノイズが受信系列に影響を与えることがあるので、既知のディジタル系列を識別するためには、受信ディジタル系列と既知のディジタル系列の相関を利用するだけではなく、それ以上の手段を必要とする。そして、既知のディジタル系列として、いわゆるバーカー系列から得られる６４ビット系列が使用される。
この周知の方法には、受信ディジタル系列中のエラーを計数するために受信ディジタル系列と既知ディジタル系列との比較過程が含まれる。比較の結果が所定の閾値を超えた場合、受信ディジタル系列中のエラー数が上限を超えないことを確認しながら比較操作を継続する。その他の場合は、受信ディジタル系列ほ各１６ビットからなる４個の部分に分割する。これら４個の部分は２個づつに連結され、結果的に、新たな６個の３２ビット語が形成される。新しい各３２ビット語においてエラーが計数され、各語につきカウンタを１計数づつ上げる。ただし、エラーの数が特定値を超えることはない。６語すべてをチェックした後、カウンタの計数値が特定値を超えていれば、既知のディジタル系列が受信されたものとみなす。
この周知の方法は入力バーストノイズに関わる問題は解決するが、相関器および相関が長くなるという問題は残る。
１９９５年９月に開催されたＰＩＭＲＣ会議において、ハイブリッド並列相関器に関して、ＣＤＭＡパーソナル無線通信用の改良型ハイブリッドＰＮコードアクイジション（Ａｎ  Ｉｍｐｒｏｖｅｄ  Ｈｙｂｒｉｄ  ＰＮ  Ｃｏｄｅ  Ａｃｑｕｉｓｉｔｉｏｎ  ｆｏｒ  ＣＤＭＡ  Ｐｅｒｓｏｎａｌ  Ｗｉｒｅｌｅｓｓ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ、ＩＥＥＥ−９５：０−７８０３−３００２−１／９５）と題する報告が行われた。このハイブリッド並列相関器は、シリアル・パラレル混在相関器として本文書に記載されている。既知のディジタル系列は、二つの構成パラメータＮ1およびＮ2に依存するセグメントに分割される。これらパラメータの選択は、パラレル特性（Ｎ1）およびシリアル特性（Ｎ2）に対する要求程度によって異なる。パラレル相関器の使用個数が増すと、コードアクセス時間は短くなるが、装置のハードウェア構成が複雑になる。シリアル相関器を使用すると、ハードウェアは単純化されるが、コードアクセス時間が長くなる。上記文書に記載の方法はパラレル相関器およびシリアル相関器の中間物である。既知系列の長さをΘとすれば、セグメントの長さＭは、Ｍ＝Θ／（Ｎ1×Ｎ2）で表される。各相関器のＭ個のセグメントには１個の相関セグメントが含まれる。第１セグメントが検出されると、システムはサーチモード（Ｈ0）から検証モード（Ｈ1）に切替わる。検証モードにおいて、Ａテストが行なわれ、そして、Ｂテストで相関器出力信号が一組の閾値を超えていれば、追跡過程に切替わる。コード追跡システムに正しいコード相が入力されれば、アクセス過程は修了するが、誤りのコード相が入力された場合は、アクセス過程が再開される。
この方法は、相関受信レートを増加させることだけに関するもので、それを重要視するシステムには応用可能であるが、本発明が課題とする問題を解決するものではない。
発明の概要
本発明の目的は、長いディジタル系列の非同期検出に関わる問題を、そのディジタル系列と少なくとも同じ長さを持つ相関器を用いて解決することである。検出過程は、既知のディジタル系列に等しい長さの相関器を用いた場合と実質的に同等の高確率で実行されるものとする。
本発明が解決しようとするもう一つの問題は、ディジタル系列の非同期受信時に電力消費を低レベルに保つことである。
本発明はまた、ディジタル系列の非同期受信用相関器の構成を単純化することを目的とする。
本発明によれば、既知のディジタル系列を、個別の閾値を持つ所定数のセグメントに分割することにより、上記問題は克服、解決される。入力ディジタル系列との相関はセグメント単位で求められ、セグメントの受信を確かめるためには、最新受信セグメントに対する相関値と以前のセグメントに対する相関値の和との和が最新の受信セグメント対応の閾値を超えていることが必要である。全セグメントが受信され、その最後のセグメントの相関値が以前の相関値和に加えられると、最終相関値を与える前記和は最終セグメントに対応する閾値を超え、既知のディジタル系列が受信されたものとみなされる。その時点で同期時間パルス信号が発生する。
本発明の方法は、「請求項１」記載の特徴を有する。
発明の好ましい一実施例によれば、受信機に入力される符号系列の後部の相関は後続する真の符号系列を考慮に入れながら行われる。この実施例は「請求項９」記載の特徴を有する。
本発明の方法を実行する際、受信機内の相関器は１セグメント長で足りる。したがって、相関器が短いということは、相関器の単純化、メモリ使用量と電力消費の減少につながる。
本方法を実行するために発明された装置では、相関器と、制御ユニットと、タイマと、メモリと、加算器とを有する受信機でディジタル系列を受信することにより上記問題を解決する。受信ディジタル系列は所定数のセグメント分割され、各セグメントには個別の閾値が割り当てられる。受信系列はセグメント毎に相関が取られ、各相関値は以前の相関値の総和に加えられる。その過程において、以前の相関値和の大きさが、閾値との比較に影響を与えるようになる。すなわち、蓄積効果が生じる。まず最初、相関器は第１のセグメントの到着を待つ。相関器の出力信号が第１セグメント対応の閾値を超えたとき、第１のセグメントが受信されたとみなす。第１セグメントに対する相関器出力信号は１個のメモリに保存され、相関器の第２セグメントが測定されるべき時刻が１個のタイマに設定される。この時刻は、次の受信ディジタルセグメントがその最大相関値を持つと想定される時点である。タイマから信号が発生すると、新しい相関器出力信号がメモリの保存値に加算される。この和は第１と第２セグメントの組合せに対する閾値を超えることがあり、その場合は、前記和はメモリに保存される。一方、和が対応閾値を超えない場合、メモリはクリア、すなわちゼロ設定され、相関器は改めて第１のセグメントを待つ。
この装置は「請求項１４」に明示された特徴を有する。ここに提供される装置の好ましい実施例は「請求項１５」〜「請求項１９」記載の特徴を有する。
上述の手順はすべてのセグメントに対して行われ、相関器出力信号とメモリ値の和が受信中のその時点で相関対象になっているセグメントに対応する閾値を超えなければ、メモリはクリアされ、相関器はあらためて第１のセグメントを待つ。系列の全セグメントが受信され、最終セグメントの相関値とメモリの保存値の和が最終セグメント対応の閾値を超えたとき、ディジタル系列全体の受信完了とみなす。この時、一つのディジタル系列の受信完了を示す同期時間パルスが制御ユニットから出力される。このようにして、送信機と受信機間の通信リンクが樹立される。
本発明装置は、高周波システムやデータ通信システムにおける送受信機間の同期用の署名（ｓｉｇｎａｔｕｒｅ）と呼ばれる長いディジタル系列を検出するため、あるいは自動識別システムの確認信号検出のために、比較的短い相関器の使用を可能にする重要な利点を備えている。
さらに、本発明の特徴として、正確な検出の確率を高める長いディジタル系列を署名として使用可能にするが、相関器はそのディジタル系列と同等まで長くする必要はない。
本発明の目的は、同期的同期にディジタル系列の使用を可能にすると同時に、ディジタル系列より短い相関器を使用することである。
さらに、本発明の目的は、比較的短い相関器を使用することにより、移動体装置における電力消費の経済性を高めることである。
【図面の簡単な説明】
以下に発明の実施例および付図を参照しながら本発明をさらに詳細に説明する。
図１は無線通信システムの回路図である。
図２はトランスバーサルフィルターとして構成された相関器を示すブロック図である。
図３は発明の逐次相関器を示すブロック図である。
図４は系列間隔の個別例を示す時間グラフである。
図５は系列間隔の個別例を示す時間グラフである。
図６は系列間隔の個別例を示す時間グラフである。
図７は系列間隔の個別例を示す時間グラフである。
図８は逐次相関手順を示すフローチャートである。
図９は発明の逐次相関器のもう一つの実施例を示すブロック図である。
図１０は逐次相関器のもう一つの例を示すブロック図である。
図１１は制御ユニット、タイマ、加算器、メモリを示す詳細ブロック図である。
図１２は制御ユニット、タイマ、加算器、メモリを示すもう一つの詳細ブロック図である。
図１３は逐次相関手順の代替実施例を示すフローチャートである。
図１４は逐次相関手順を示す、もう一つのフローチャートである。
図１５はサンプリング点を考慮した相関器を示すブロック図である。
好ましい実施例の説明
無線通信システムにおいて既知の符号系列ＳＳを同期受信することによって受信機１０３と送信機１００を同期させる方法を図１に示す。受信機１０３から見て既知の系列が送信機１００からアンテナ１０１を介して送出され、その既知系列ＳＳは受信機１０３に接続されたアンテナ１０２を介してひずみ状態で受信される。受信系列ＳＳはダウンミキサ１０４、Ａ／Ｄ変換器１０５を通過し、伝送媒体の不完全性に起因する歪を伴ったディジタル形式の既知系列として相関器３００に入力される。相関器３００および判定器１０７はサーチモードすなわち、既知ディジタル系列ＳＳを待つ状態にあって、受信機１０３内で系列が検出されると、直ちに同期時間パルス信号１０８が発生する。サーチモードでは、相関器３００は相関値１１０を判定器１０７に送る。判定器はその相関値を所定の値と比較する。既知のディジタル符号系列ＳＳが相関器３００に入力されると、相関値１１０は所定値を超えることがある。その時、同期時間パルス信号１０８が判定器１０７から受信器１０９に送られ、送信機１００から送られた情報搬送高周波信号が受信機内で復調される。それにより、受信機１０３は送信機１００と同じ時間基準を得ることになり、これで通信リンクが形成される。通信リンクが形成されると、送信機１００から受信した高周波信号を高周波復調（１０４におけるダウンミキシング）することにより得られたメッセージ１１１が処理され、１０５においてＡ／Ｄ変換される。受信器１０９は、所望のメッセージを含む出力信号を送出する。
周知の方法にしたがって相関器、例えば相関器３００をトランスバーサルフィルターで構成する方法を図２に示す。この種の相関器はディジタル系列の同期受信関連の中でも無線通信およびデータ通信において多くの状況で使用され、ディジタル系列の受信確認後直ちに、送信機と受信機を互いに同期させるために受信機内の判定器から同期時間パルス信号１０８が発生する。
トランスバーサルフィルターは、入力端２０１を持つシフトレジスタ２００を含んでいる。このシフトレジスタには、出力端２０２、２０３、２０４、２０５を備えた所定数の遅延ユニット２２０、２２１、２２２、２２３が含まれる。横型フィルタはさらに、所定数の乗算器２０６、２０７、２０８、２０９を含んでいる。各乗算器は２個の入力端と１個の出力端２１０、２１１、２１２、２１３を備え、一方の入力端はそれぞれシフトレジスタ出力端２０２、２０３、２０４、２０５に接続される。各乗算器の他方の出力端２１４、２１５、２１６、２１７は、相関係数Ｃ0、Ｃ1、Ｃ2、・・・、ＣL-1を持つ相関系列に接続される。なお、これら相関係数は受信機に保存され、既知ディジタル系列を構成する。このフィルタは１個の出力端２１９と所定数の入力端を持つ加算器２１８を含んでおり、その入力端はそれぞれ、乗算器２０６、２０７、２０８、２０９の各出力端２１０、２１１、２１２、２１３に接続される。
この相関器は受信ディジタル系列と相関器の既知系列との相関関係を求める機能を持つ。各受信ディジタル系列に対しては、受信系列と既知ディジタル系列との前記相関に比例する信号が加算器２１８の出力端２１９上で得られる。
受信ディジタル系列はシフトレジスタ入力端２０１を介して入力され、遅延ユニット２２０、２２１、２２２、２２３によって１ビットづつシフトされる。シフトレジスタ２００に入力された系列は各シフト毎に相関係数Ｃ0、Ｃ1、Ｃ2、・・・、ＣL-1と掛け合わされる。すべての乗算結果は出力端２１０、２１１、２１２、２１３に出力され、加算器２１８によって加算され、その加算値は出力端２１９に送られる。上記は数学的に、たたみ込み和として表すことができる。出力端２１９の出力信号をｒ（ｋ）、相関係数をＣｉ、受信ディジタル系列をｘ（ｉ）とすると、次の関係式が得られる。
0003762792.tif 000002
フィルター長、すなわちシフトレジスタ内の遅延ユニット２２０、２２１、２２２、２２３の数および乗算器２０６、２０７、２０８、２０９の数は、既知系列に含まれるビット数に応じて選択される。たとえば−１／＋１からなる二進表示を選択した場合、受信ディジタル系列と既知ディジタル系列が同一であれば、Ｌに等しい、つまり受信ディジタル系列の長さに等しい信号が加算器の出力端２１９に出力される。
ノイズがある場合、相関器出力信号が最高値Ｌに達することはまれである。したがって、受信ディジタル系列と既知のディジタル系列の間に十分な類似性があると考えられる値を閾値に設計し、その閾値に達したときに受信ディジタル系列を同時信号として認めることが必要である。受信ディジタル系列に対応する同期信号は署名と呼ばれることがある。
既知のディジタル系列を相関器で同期受信するとき、考慮すべき要点が三つある。第一は、受信系列に署名がある場合、その署名を高確率で検出する必要があること。送出された署名が欠落する確率は偽棄却率（false reject rate）（ＦＲレート）と定義する。系列は受信されても、署名は干渉やノイズに起因するエラーによって検出されないことがある。第二は、相関器へのランダム入力信号が署名に類似している場合、相関器出力信号は所定閾値を超えないこと。相関器がランダムノイズ中の署名を検出する確率は偽警告率（false alarm rate）（ＦＡレート）と定義する。第三は、選択された署名が良好な自己相関性および相互相関性を持つこと。すなわち、受信系列と既知の系列が一致したときのみ相関値が高くなり、それ以外のときは低くなることが、同期時には非常に重要である。その場合、受信系列と既知の系列が完全に一致したとき、明瞭なピーク値が得られる。
ＦＡレートおよびＦＲレートの値は所定の閾値に依存する。この閾値は、相関値の方が高いときに判定器１０７から同期時間パルスが発生するように設定される値であって、受信ディジタル系列と既知ディジタル系列の比較時に一致を要するビット数で定義される。閾値として、署名の長さに近い値、例えばＬ−２を選択すると、受信ディジタル系列と既知のディジタル系列との比較時に受信ディジタル系列に僅かな個数のエラー、例では２個しかない場合でも検出失敗という結果になり得るから、ＦＲレートは大きな値になることがある。一方、小さい閾値、例えば５を選択すると、受信ディジタル系列に含まれる正しいビットが僅かな個数、例では５個しかなくても同期時間パルスが発生することになるから、ＦＡレートは大きな値となる。したがって、ＦＡレートおよびＦＲレートを最小にするような閾値を求める。ＦＡレートおよびＦＲレートが同時に最小になるとき、それらレートの値は署名の長さＬに依存する。署名が長くなるにしたがって、ＦＡレートおよびＦＲレートは同時に低下する。同様に、署名の自己相関性や相互相関性も署名の長さに依存する。署名が長くなるにしたがって、その署名の自己相関性（ａｕｔｏ−ｐｒｏｐｅｒｔｉｅｓ）および相互相関性（ｃｒｏｓｓ−ｃｏｒｒｅｌａｔｉｏｎ  ｐｒｏｐｅｒｔｉｅｓ）は良化する。しかし、署名の長さには実用上の上限がある。理由は、長い署名は長い相関器を必要とし、そのような相関器を構成するには困難が伴い、また、電力消費も増加する。
本発明は短い相関器を使用するが、その特性は基本的に長い相関器と同等である。この特性が達成されるのは、既知のディジタル系列を所定数のセグメントＳ１、Ｓ２、・・・、Ｓｎは分割されることと、署名の受信に使用される相関器の長さが最長セグメントに対応することによる。その後、セグメント毎に相関が求められるが、各セグメントには、閾値ＴＶ１、ＴＶ２、・・・、ＴＶｎがそれぞれ与えられる。第１のセグメントＳ１が受信され、そのセグメントの相関値ａ１が対応閾値ＴＶ１を超えた場合、相関値ａ１はメモリに記憶され、２番目のセグメントを待つ。第２のセグメントＳ２が受信されると、記憶値ａ１と第２のセグメントの閾値ａ２とが加算される。第２のセグメントＳ２が受信済みと仮定すれば、上記加算値、ａ１＋ａ２は第２のセグメントに対応する閾値ＴＶ２を超えるはずである。全セグメントが受信され、それらセグメントの相関値ａ１、ａ２、・・・、ａｎの総和が閾値ＴＶｎを超えたとき、同期時間パルス信号が発生する。最新の相関セグメントＳｍの相関値ａｍに加算された、それ以前の相関値ａ１、ａ２、・・・、ａ（ｍ−１）の和が最新の相関セグメントに対応する閾値を超えなければ、以前の受信セグメントは棄却され、あらためて、第１のセグメントＳ１を待つ。
図４、図５ａ、図６、図７は系列をセグメントに分割する方法のいくつかの例を示す。これらの図において、時間はＴで表される。系列に含まれる第１のセグメントはＳ１、第２のセグメントはＳ２、以下同様に表される。図４は系列を互いに異なる長さの４セグメントに分割する方法の一例、また、図５ａは系列を互いに異なるビットパターンを持つ等長の４セグメントに分割する方法を示す。図６は同一ビットパターンを持つ等長の４セグメントに分割された系列を示す。図７に示す系列は、セグメントＳ３を除いて同一のビットパターンを持つ等長の４セグメントに分割され、セグメントＳ３だけはパターンが反転している。系列のバイナリビットパターンは上記と異なっても良い。ランダムなビット分布にすることも可能であり、また、自己相関性および相互相関性の良い系列として、例えば最長コードや、いわゆるバーカー（Ｂａｒｋｅｒ）系列、ゴールド（Ｇｏｌｄ）系列、その他所望の特性を持つ系列を選択することができる。図７では、あるセグメントは他のセグメントの反転になっているが、このセグメント反転は他の方法でも可能である。セグメント反転は、ランダム的に行うことも可能であり、また、自己相関性および相互相関性の良い系列として、例えば最長コード、バーカー（Ｂａｒｋｅｒ）系列、ゴールド（Ｇｏｌｄ）系列、その他所望の特性を持つ系列を選択することができる。セグメント反転を用いると、検出過程でセグメント相関器と呼ばれる新たな相関器が得られる。このセグメント反転は、例えば前記セグメント反転のいくつかを含む多重系列を使うことで、さらにレベルを拡張することができる。数個の多重系列の組合せで超系列、また、数個の超系列の組合せで極超系列が形成される。既知の系列をこのようなレベルに分割することにより、５個の相関器が得られ、これによって系列の自己相関性および相互相関性がさらに向上する。
ノイズの多い環境で十分良好な自己相関性および相互相関性を同期系列に与えるには、最低６４ビットの系列であることが好ましい。同期系列の長さの例として、ＧＳＭでは同期チャンネル（ＳＣＨ）上で６４ビットの同期バーストを含む同期系列、ＣＯＤＩＴ計画（ＣＤＭＡ）では２２５ビット長の制御チャンネル（ＰＣＣＨ）上で展開系列（ｓｐｒｅａｄ  ｓｅｑｕｅｎｃｅ）、ＱＵＡＬＣＯＭＭからのＣＤＭＡであるＩＳ−９５では６４ビットおよび３２７６８ビットを含む展開系列を、それぞれ採用している。
図３は発明装置の実施例を示す。相関器３００は入力端３０１と、係数入力端３０２と、出力端３０３を含む。入力端３０２は図２に示す入力端群２１４〜２１７を集合的に表すものとする。加算器の入力端３０５は相関器の出力端３０３に接続される。この加算器はさらに、入力端３０６および出力端３０７を備えている。メモリ３０８は複数の入力端と１個の出力端３０９を備えており、そのうちの入力端３１０は加算器の出力端３０７に接続される。制御ユニット３１１は複数の入力端および出力端を備えており、その内、出力端３１２は相関器３００の係数入力端３０２に接続され、出力端３１３は同期時間パルス集合Ｔｓを出力し、入力端３１４は加算器３０４の出力端３０７は接続され、出力端３１５はメモリ３０８の入力端３１６に接続され、出力端３２２はメモリ３０８の入力端３１８に接続される。タイマ３１９は複数の入力端および出力端を備えており、その内、入力端３２０は制御ユニットの出力端３２３に接続され、入力端３２１は制御ユニットの出力端３１７に接続され、出力端３２４は制御ユニットの入力端３２５に接続される。
装置を機能させるためには、その装置にクロックを設ける必要がある。付図はいずれも中央クロックを表示していない。同期論理も当然必要であり、そして、すべてのユニットは中央クロックに基づいて動作しなければならない。装置は中央クロックから供給されるパルス列のパルス立ち上がり部またはパルス立ち下がり部のいずれかで同期することが可能である。装置内の異なるユニット間で授受される信号はアクティブになる出力端に対応、すなわちレベル変化が生じる。そのレベル変化は入力端上で、中央クロックから得られるクロックパルスの最初の端縁（立ち上がりまたは立下り）に応答して検出される。
相関器３００は入力端３０１でディジタルセグメントを受信し、出力端３０３から信号を出力する構成になっており、その出力信号は受信ディジタルセグメントと既知のディジタルセグメントとの相関に比例する。相関器３００の入力端３０２は相関器３００に種々の相関係数Ｃ０、Ｃ１、・・・、ＣＬS-1を導入するよう構成され、これら相関係数は既知のディジタルセグメントのビットパターンである。加算器３０４は、メモリ３０８の出力端３０９から受け取った入力端３０６上の値と、相関器３００の出力端３０３から受け取った入力端３０５上の相関値とを加算する。その加算結果は出力端３０７上に現れる。加算器３０４とメモリ３０８とで累算器１１０６が形成される。制御ユニット３１１は個数、長さ、構成があらかじめ規定されたすべてのセグメントの相関を制御する。したがって、制御ユニット３１１は各セグメントに対応する閾値に関する情報と、既知のディジタル系列の構成情報、すなわちセグメント数、セグメント長、セグメントのビットパターンなどの情報を保持している。制御ユニットの入力端３１４は出力端３０７から送られてきた値と所定の閾値とを比較するために加算器の入力端３０７に接続される。なお、この閾値は最後に加算器に入力された相関値に関わるセグメントに属する。第１のセグメントＳ１が制御ユニットに入力、受容される前は、出力端３１５は信号ＬＤ１によってアクティブに保たれている。出力端３１５はメモリ入力端３１６に接続されているが、この出力端がアクティブのとき、相関値は加算されずに直接メモリに入力される。信号ＬＤ１は相関値とメモリ保存値との加算が不要なときに利用される。入力端３１４上の値が閾値を超えないとき、信号ＬＤ１はアクティブに保持される。これは、相関器３００から次に入力される相関値でメモリ保存値が上書きされることを意味する。タイマ３１９の入力端３２０には、制御ユニット３１１から信号ＬＤ３が入力され、この信号によって、次に到達するセグメントの長さに比例する大きさを持つ所定のタイマ初期値が起動する。例えば、次に到達するセグメントが３０ビットセグメントであれば、タイマ３１９には３０がセットされる。タイマ入力端３２１に接続された制御ユニット出力端３２３（ＤＮ３）がアクティブになり、それと同時に中央クロックからクロックパルス端縁が入力される度に、初期値は１づつ減数しながらゼロまでカウントダウンされる。次の相関値がメモリ保存値に加算されるべきとき、つまり、タイマがゼロに達した後で最新の相関値がその対応閾値と比較されるとき、タイマ３１９は出力端３２４を介して信号Ｚを制御ユニットに入力する。受信セグメント全体が相関器のシフトレジスタ内でシフトされたとき、次に到達するセグメントの相関値が最大値になるはずであるので、セグメントのシフト期間中はその他の相関値は無視し、セグメントの相関値が最大になるまで待機して次に到達するセグメントの相関値をメモリ保存値に加算する。制御ユニット３１１の入力端３２５には、タイマの出力端３２４から信号Ｓが入力され、信号Ｚによって、制御ユニット出力端３２２からメモリ入力端３１８へ信号ＡＣＣ１が送出される。この信号ＡＣＣ１が発生すると、加算器３０４内で加算動作が開始され、その後、制御ユニット３１１の入力端３１４上の値と制御ユニットに保存されていた対応閾値との比較動作が開始される。この比較動作の後、制御ユニット３１１によって三種類の決定が可能である。１）値が対応閾値を超え、最終セグメントが受信完了の場合、制御ユニット３１１の出力端３１３から同期時間パルス信号Ｔｓ、出力端３１５から信号ＬＤ１、出力端３１２から第１のセグメントの相関係数がそれぞれ発生する。２）値が対応閾値を超えたが、まだ最終セグメントが受信されていない場合、制御ユニット３１１は次に到達するセグメントの相関係数を出力端３１２に出力し、タイマは次に到達するセグメントの長さで起動される。３）値が対応閾値を超えない場合、制御ユニット３１１の出力端３１５から信号ＬＤ１、出力端３１２から第１のセグメントＳ１の相関係数がそれぞれ出力される。メモリ３０８の入力端３１６には信号ＬＤ１が入力され、その結果、相関値がメモリの保存値に加算されることなく直接的に入力端３１０からメモリ３０８に入力される。メモリ３０８には、信号ＡＣＣ１も入力され、この信号によって、相関値とメモリ保存値の加算が加算器３０４内で開始され、その結果がメモリに保存される。与えられた相関値または複数の相関値の和が対応閾値を超えるか、等しい場合もある。基本的なことは、相関値または相関値の総和に関わる閾値に対応することである。
図５ｂは受信ディジタル系列の構成、図５ａは対応のディジタル系列を示す。ここでは、図５ｂのディジタル系列が受信され、図５ａのような既知ディジタル系列を待っている状況を詳細に説明する。図５ａに示すディジタル系列を同期用として使用する場合、セグメント長が７ビットであるから、相関器３００の長さはＬ＝７になる。ここでセグメントＳ１の閾値がＴＶ１＝３に設定されているとすれば、セグメントＳ２の閾値はＴＶ２＝４、セグメントＳ３の閾値はＴＶ３＝７、セグメントＳ４の閾値はＴＶ４＝９となる。このような閾値ＴＶ１、ＴＶ２、ＴＶ３、ＴＶ４を選択することは、ある閾値を超えるためには、閾値が以前の相関値に依存することを意味することになる。これを以下に説明する。相関器は図５ａのセグメントＳ１に対する相関係数（Ｃ0、Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5、Ｃ7）＝（＋１、＋１、−１、−１、＋１、＋１、＋１）を受け取った後、第１のセグメントを待つ。制御ユニット３１１の出力端３１５はアクティブである。これは相関値がメモリ３０８に直接入力され、制御ユニット３１１で比較されることを意味する。第１セグメントにＣ３のみがエラーになるので、図５ｂに示す受信ディジタル系列の第１セグメントＳ１全体が相関器内でシフトされるまで、出力信号３０３の値は５、すなわちＳ１に対する閾値より高いＳ１の相関値ａ１＝５に達しない。相関器出力信号３０３が第１セグメントＳ１の閾値より高いことが制御ユニット３１１内で判明すると、制御ユニットは信号ＬＤ３をタイマ３１９に送り、上述のタイマ初期値の入力が開始される。一般的に、タイマ初期値は、次に到達するセグメントの長さに依存して個々に異なる。ここに記述する実施例では、すべてのセグメントは長さが７であり、タイマ初期値も７になっている。制御ユニット３１１はＳ２（図５ａ参照）に対する新しい相関係数を相関器の入力端３０２へ送出する。制御ユニットの出力端ＤＮ３がアクティブになり、それと同時に中央クロックからクロックパルス端縁が入力される度に、タイマ３１９は１づつカウントダウンする。タイムがゼロに達したとき、すなわちＳ２に対する相関器出力信号３０３が最高値に達したとき、タイマ３１９から信号Ｓが制御ユニット３１１に送られる。そのとき、メモリ３０８には制御ユニット３１１から信号ＡＣＣ１が送られ、それにより、Ｓ２に対する相関値ａ２とメモリ保存値との加算が開始される。なお、このメモリ保存値は第１セグメントＳ１の相関値ａ１であって、その値は５である。この加算動作は加算器３０４によって行われるが、図５ｂのＳ２に３つのエラービットが含まれていて相関値ａ２が１に等しくなるので、加算結果はａ１＋ａ２＝６である。この値ａ１＋ａ２＝６はメモリ３０８に保存される。Ｓ２に対する閾値ＴＶ２は４となり、これは、Ｓ２が受信済みであってＳ３の長さに対応する初期値がタイマ３１９に入力されることを意味する。次に、Ｓ３に対する相関値ａ３と、メモリ保存値ａ１＋ａ２すなわち６との加算が行われる。この加算結果はａ１＋ａ２＋ａ３＝９であって、Ｓ３に対する相関値ＴＶ３より大きくなる。次に、Ｓ４に対する相関値ａ４すなわち１と、メモリ保存値すなわち９との加算が行われ、その結果はａ１＋ａ２＋ａ３��ａ４＝１０となって最終セグメントＳ４の閾値ＴＶ４＝９より大きくなる。したがって、制御ユニット３１１は出力端３１３から同期時間パルス信号Ｔｓを出力する。
各セグメントのビットパターンが相等しく、ビットパターンの自己相関性および相互相関性が良好な場合、個々のセグメントの自己相関性および相互相関性は良好であるが、全署名の自己相関性および相互相関性は良くならない。理由は同期時間パルス信号Ｔｓが１セグメント分以上早めまたは遅めに発生するためと考えられる。これを次の例で説明する。署名長が１５０で、それぞれが３０ビットからなる５個のセグメントを想定し、同期時間パルス信号が発生するための最終閾値を１１０とする。また、第１セグメントはノイズが多く全く受信できず、後続のセグメントはエラーなしで受信されるものとする。このような場合、第２セグメントを受信したとき、装置から見れば、それは第１セグメントを受信したことになり、また装置が第５セグメントを受信したと認識したとき、それはノイズである。その結果、受信全体に１セグメント分のずれが生じる。しかし、４セグメント（第２セグメントから第４セグメントまで）がエラーなしで受信されたことにより、和３０＋３０＋３０＋３０＝１２０は既に得られたので、同期時間パルス信号は発生する。ただし、１セグメントの長さに相当する時間だけの遅延は生じる。全セグメントが正しく受信されたことを確認するチェックはセグメントレベルでのコーティングによって行なわれ、正しいタイミング、すなわち系列の最終セグメントが検出された時点で同期時間パルス信号が得られる。セグメントコーティングは、１個以上のセグメントを他のセグメントの反転とすることによって実行され、これによって、セグメントレベルではあるが、もう一つの相関が得られる。上記セグメントコーティングの一例を図７に示す。
図９は送受信機の同期用として、同一パターンの反転および非反転で形成された既知のディジタルセグメントを受信する発明装置の実施例を示す。図９の装置が図３の装置と異なる点は、相関器３００と加算器３０４の間に乗算器９００を設けたことと、同一の相関係数が全セグメントに共用されるため、制御ユニット３１１が相関器３００に接続されないことである。相関器３００において非反転セグメント用の相関係数と反転セグメントとの相関が求められる場合、非反転セグメントと絶対値の等しい負の値を持つ出力信号が得られる。制御ユニットの出力端９０２は乗算器の入力端９０１に接続される。制御ユニット３１１から＋１および−１が正の相関値を与えるような順序で乗算器９００に入力される。反転セグメントの相関を求めるときは、制御ユニットから乗算器へ−１が入力され、その結果、反転セグメントについて正の相関値が得られる。一方、非反転セグメントの相関を求めるときは、制御ユニットから乗算器へ＋１が入力される。セグメントがエラー状態で受信された場合は、乗算器の下流で負の相関値が得られる。乗算器９００の下流で相関値が負になると、メモリ３０８に保存されている値に負の相関値が加算される結果、総和が以前の保存値より小さくなるので、新規の検出過程が開始されることになる。これは、相関値の総計は対応閾値を超えないことを意味し、したがって、検出過程はセグメントＳ１から再開される。上述以外の面では、図９の装置は図３の装置と同様に機能する。制御ユニットは、各セグメントがどの閾値を超えるか、各セグメントが＋１と−１のいずれかに関連するのか、という情報を持っている。この乗算器を用いてセグメント相関器が得られる。
図１０に、発明の装置の一部を別の実施例で示す。この装置は同時に署名を受信するために特定数のカウンタ、メモリ、タイマを備えている。カウンタ、メモリ、タイマが各１個づつの場合、送信機から送られる署名を見落とすことがある。その理由は、セグメントＳ１が受信されたとき、装置は「受動的」、すなわちＳ２を待つ状態であり、他の署名を検出できないかも知れないからである。例えば、ノイズが原因でセグメントＳ１が受信済みという誤った判断がなされた状態で装置の「受動的期間」中に正しい署名が到着した場合、装置は誤った署名を受けてセグメントＳ２を待っているので正しい信号を受信することができない。次に、カウンタ、メモリ、タイマを数個づつ設けた場合、数個の署名を同時に処理することが可能である。カウンタ、メモリ、タイマを数個づつ使用すると、失敗警告によるセグメント喪失を伴わずに、第１セグメントＳ１に対する閾値を低く設定することが可能である。図１０に示す装置はユニット１０００を１個と、メモリ３０８、加算器３０４、インバータ９００をそれぞれ所定の個数と、全タイマ群３１９を含むタイマユニット１００１を１個有する。信号設定は前述のものと同様であって、その原理も同じであるが、各種メモリ、インバータ、加算器、タイマへの信号入力は、アドレスバス１００２上に送出される各アドレスにしたがって開始される。しかし、図には新しい信号ＲＥＳＥＴ３が示されており、これは受信した署名が同期時間パルス信号の送出条件を満たすときに発生するグローバルリセット信号である。
本発明装置については図３および図９を用いて前述したが、以下に図１１および図１２を参照しながら、さらに詳細に説明する。
図１１には制御ユニット３１１、タイマ３１９、メモリ３０８、加算器３０４が詳細なブロック図で示されている。相関器は除外されているが、図１１は図３の装置の詳細ブロック図である。制御ユニット３１１は、有限状態機械１１０２に出力信号Ｃを供給する比較器１１００を備えている。この出力信号Ｃは、入力信号Ｘすなわち加算器出力信号と入力信号Ｙすなわち対応閾値との比に依存する。この閾値１１０７は制御ユニット３１１内のレジスタ１１０１から供給される。制御ユニット３１１はさらに、カウンタ１１０３を備えており、このカウンタ１１０３の入力端ＵＰ２に接続された有限状態機械の出力端ＵＰ２は、このカウンタに中央クロックからクロックパルス端縁が入力されると同時にアクティブになり、出力端ＵＰ２がアクティブになる度にカウンタ１１０３はカウントアップする。出力端ＵＰ２は各セグメントが受容されるたびにアクティブになる。カウント１１０３はセグメント番号１１０９をレジスタ１１０１および有限状態機械１１０２に供給し、それにより、レジスタ１１０１および有限状態機械１１０２は処理中のセグメントを認識することができる。有限状態機械は、組合せネットワーク（すなわちＮＯＴ−ＡＮＤ論理ゲートおよびＮＯＴ−ＯＲ論理ゲート）または、送出すべき制御信号を判別するためのＲＯＭメモリを用いて構成することができる。この判別は入力信号Ｃ、Ｚおよびセグメント数の各値にしたがって行なわれる。タイマ３１９はカウンタ１１０４と少なくとも１個のレジスタ１１０５を含んでいる。レジスタ１１０５はカウンタの初期値を保持しており、有限状態機械から信号ＬＤ３が発生したとき、この初期値はカウンタ１１０４に入力される。カウンタ１１０４は有限状態機械１１０２から信号ＤＮ３にしたがってゼロまでカウントダウンし、ゼロになった時点で、信号Ｚを上記有限状態機械に送る。その時、有限状態機械からメモリ３０８に信号ＡＣＣ１が供給され、メモリ保存値と閾値の加算が行なわれる。比較結果によっては、別の信号が有限状態機械から出力される。条件Ｘ＞Ｙが満たされるとき、信号ＵＰ２が発生し、それによってカウンタが１だけ増数され、カウンタの新しい値は次に到達するセグメントの番号になる。カウンタ１１０３はそのセグメントを次の相関および比較の対象として認識する。レジスタ１１０１に記憶された新しい相関係数１１０８はカウンタ１１０３の増数時に相関器に入力される。信号ＬＤ３はまた、制御ユニットからカウンタ１１０５に入力され、それによってカウンタ１１０４が新しい初期値に設定される。条件Ｘ＞Ｙが満たされない場合は、信号ＲＥＳＥＴ２によってカウンタ１１０３はゼロに設定される。信号ＬＤ２は有限状態機械１１０２からメモリに入力され、相関値がメモリに直接的に入力される。第１セグメントＳ１が検出されるときは、信号ＬＤ１が使われる。最終セグメントの相関時にＸ＞Ｙが満たされれば、同期時間パルス信号Ｔｓが発生する。加算器３０４とメモリ３０８は共にアキュムレータ１１０６に内蔵される。
図１２は図９の実施例に含まれる制御ユニット３１１の実施例を示す。図１１の実施例と図１２の実施例の違いは、レジスタ１１０１がインバータ９００の反転係数１２００を保持することである。それにより、加算器３０４において常に正の相関値が得られる。その実施例でも、同様の反転セグメントが採用されるので、制御ユニット３１１から新しい相関係数を供給する必要はない。
受信機から見て既知の系列をセグメントの相関に基づいて検出する際に図３の装置によって実行される手順を図８のフローチャートに示す。まず、ステップ８００において、第１の既知セグメントに対応する相関係数Ｃ0、Ｃ1、Ｃ2、・・・、ＣLS-1が所定の値で相関器に設定される。次にステップ８０１において、第１セグメント５００と受信系列との相関が求められる。ステップ８０２において、第１セグメントＳ１の相関値ａｌがメモリ３０８に保存される。ステップ８０３において、相関値ａ１と第１セグメントＳ１に対応する閾値ＴＶ１の間の相関が求められる。相関値ａ１が閾値ＴＶ１を超えない場合、ＮＯと判定され、これは第１の既知セグメントＳ１がまだ受信されていないと判断するもので、同じ相関係数を用いてステップ８０１が繰り返され、あらためて第１セグメントＳ１の探索が行なわれる。一方、相関値ａ１が閾値ＴＶ１を超えた場合は、ＹＥＳと判定され、これは第１セグメントＳ１が受信されたと判断するもので、ステップ８０４において、タイマ３１９が時間ｔ１ａに設定される。この時間ｔ１ａは第２セグメントＳ２の相関値ａ２が最大値に達すると想定される時間であり、その後、相関値ａ２はメモリに保存されている相関値ａ１と加算される。第２セグメントの相関値が最大値に達すると想定される時間ｔ１ａは、第２セグメント５０１が全体として完全にシフトレジスタ２００内にシフトされる時間とする。ステップ８０５において、第２の既知セグメントＳ２の相関係数が相関器に入力される。ステップ８０６は受動的な手順であり、第２セグメントの相関値ａ２とメモリ３０８の値ａ１との加算を指示する信号がタイマ３１９から発生するのを待つ。ステップ８０７において、第２セグメントＳ２の相関値ａ２がメモリ３０８内の値ａ１に加算される。次に、ステップ８０８において、和ａ１＋ａ２がメモリに保存される。ステップ８０９において、加算結果の和ａ１＋ａ２の比較が行なわれる。ここで和ａ１＋ａ２が第２セグメントＳ２に対応する閾値ＴＶ２を超えないと判断されると、判定はＮＯとなり、手順はステップ８００に戻る。一方、和ａ１＋ａ２が第２セグメントＳ２に対応する閾値ＴＶ２を超えたと判断されると、判定はＹＥＳとなり、ステップ８１０において、既知のディジタル系列の全セグメントが受信されたことを確認するためのチェックが行なわれる。全セグメントの受信が完了していなければ、判定はＮＯとなり、手順はステップ８０４に戻る。ステップ８０４からステップ８１０までの手順は、セグメントの相関値ａｍの和ａ１＋ａ２・・・＋ａｌ＋ａｍとその時点でのメモリ保存値ａ１＋ａ２・・・＋ａｌとの和がそのセグメントに対応する閾値ＴＶｍ超えている条件において繰り返される。全セグメントが受信済みであれば、判定はＹＥＳとなり、ステップ８０９において、各閾値ＴＶ１、・・・、Ｖｎの方が小さくなり、既知のディジタル系列すなわち署名が受信されたものと判断される。そして、ステップ８１１において、送信機１００と受信機１０３とを同期させるための同期時間パルス信号Ｔｓが発生する。これで手順が完了し、ステップ８００に戻って新しい署名を待つ。なお、文字Ａ、Ｂ、Ｃはフローチャートにおける対応点を明示する目��でのみ使用した。
図９の装置による署名受信方法を図１３に示す。まず、ステップ８０１において、セグメントＳ１の相関を求め、ステップ１３００において、相関値ａ１と＋１か−１、いずれか正の相関値を与える方との乗算を行う。ステップ８０２において、乗算結果はメモリ３０８に保存される。ステップ８０１、ステップ１３００、ステップ８０２は、ステップ８０３でチェックしながら第１セグメントに対応する閾値を超えない各セグメントに対して繰り返される。セグメントＳ１を受信したと判断されるとき、つまり、相関値ａ１が第１セグメントに対応する閾値ＴＶ１を超えたとき、ステップ８０４において、タイマが時間ｔ１ａに対応する値に設定される。この時間ｔ１ａはセグメントＳ２の相関値ａ２と係数＋１または−１との積がセグメントＳ１の相関値ａ１に加算されるべき時間とする。ステップ８０６において、装置は相関値ａ２が得られるのを待つ。セグメントＳ２の相関値ａ２が得られると、ステップ１３０１において、その相関値と＋１または−１との乗算を行う。ステップ８０７において、乗算の積はメモリ３０８内の値ａ１に加算され、ステップ８０８において、上記加算結果としての和ａ１＋ａ２がメモリ３０８に保存される。ステップ８０９において、上記和ａ１＋ａ２を比較することによって、前記和が第２セグメントに対応する閾値ＴＶ２を超えたか否かが確認される。判定がＮＯであれば閾値の方が大きいことになり、手順はステップ８０１に戻る。判定がＹＥＳであれば、ステップ８１０において、全セグメントの受信が完了したことを確認するためのチックが行なわれる。全セグメントの受信が完了していなければ、判定はＮＯとなり、ステップ８０４に戻る。全セグメントの受信が完了してステップ８１０で判定がＹＥＳになり、ステップ８０９で受信完了が確認されるまで、ステップ８０３、８０６、１３０１、８０７、８０８、８０９、８１０が実行される。その結果、ステップ８１１において同期時間パルス信号Ｔｓが発生し、これで検出手順が完了する。その後、ステップ８０１に戻って新しい署名を待つ。
図１０の装置による手順を以下に図１４を参照しながら簡単に説明する。図１０の装置はカウンタ、タイマ、メモリを数個づつ含んでいる。図１４において、各種カウンタ、タイマ、メモリの各状態は２種類の異なる状態すなわち「セグメントＳ１待ち」と「次のセグメント待ち」で記号化されている。「セグメントＳ１待ち」の各カウンタ、タイマ、メモリは署名検出用として自由に使うことができる。各１個づつのカウンタ、タイマ、メモリは検出用に割り当てられるときに「次のセグメント待ち」に切替わる。この状態になるのは、最初の相関値ａ１が最初の閾値ＴＶ１を超えたときである。「次のセグメント待ち」の状態にある各カウンタ、タイマ、メモリは、署名が検出されたときに「セグメントＳ１待ち」に切替わる。前回の検出過程で閾値の方が低くなければ、その検出過程で使用されていた各カウンタ、タイマ、メモリは「次のセグメント待ち」状態から「セグメントＳ１待ち」状態に切替わり、そして新規の検出に利用することができる。以上は図１３にしたがって記述した手順と基本的に同じであるが、複数回の署名の検出が同時に実行可能なところが異なる。これはセグメントの反転を利用するかしないかに関わらず可能である。ブロック８０１〜ブロック８１１に関しては、図８〜図１３を参照されたい。ステップ１４００では、タイマがダウンカウントしてゼロに達しているか否かを判断し、ＹＥＳと判断されれば相関値が加算される。ステップ１４０１ではタイマがアイドルすなわち新規の署名検出に使用可能であることを示し、また、ステップ１４０２では、同期時間パルス信号Ｔｓ発生後すべてのタイマがゼロ設定すなわちクリアされたことを示す。
上記では各閾値との比較を行う前にメモリに値が入力されるとしたが、これは必要条件ではない。しかし，上記手順によれば、まず閾値との比較を行い、その結果、閾値の方が低ければそれをメモリに入れるだけで良いので少ないステップ数で足りる。また、この手順は電力消費が低い。
上述の装置および手順では、受信ビット流に含まれる個々のサンプリング点には触れなかった。しかし、実際には、各ビットはそれぞれの形式を持つので、サンプリングはビット流の各ビットの中央で行うことが好ましい。上記相関器を用いた応用でのサンプリング時間は不明である。したがって、ビット流内の種々のサンプリング点で相関を求めることが好ましい。最良のサンプリング点を得るには通常、受信系列に対してＫ回（Ｋ＝４〜６）の重複サンプルを行う。図５は、各ビットにつき、上述のような１回ではなく４回（Ｋ＝４）相関を求める相関器を示している。遅延ユニット２２０、２２１、２２２、２２３はシフトレジスタ２００の各出力端間で４段構成になっており、これは系列内の各ビットに４回づつ相関係数Ｃ0、Ｃ1、・・・、ＣＬS-1を乗算することを意味する。図１５に示す相関器は、図３の相関器のような逐次相関器の一部であって、すべてが、より高速に４回実行される。図１５には新しい遅延ユニットが示されている。タイマユニット１００１に含まれる各タイマは、ビット相およびサンプリング相用として、それぞれ異なる時間基準を備えている。
また、異なるサンプリング点で相関を求めるためにＫ個の相関器を使用することが可能である。その場合、各相関器は普通の符号速度で動作させる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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