(57)【特許請求の範囲】
【請求項１】
対向マルチチップ用パッケージであって、
ダイ・パッドと複数のリードとを少なくとも備え、前記リードが内部リードと外部リードとから成るリード・フレームと、
それぞれが複数のパッドを有する面を持つＮ（Ｎ≧２の整数）個のチップとＮ＋１個のチップとが上側又は下側にそれぞれ隣接して配置され、前記面が互いに上下に向き合った状態で、それぞれが対向する側の隣接チップにまたがるように電気的に接続されて積層され、前記ダイ・パッド上に配置されている複数のチップと、
前記チップを電気的に接続するために、前記パッド上に形成された複数の突起と、
前記ダイ・パッド、前記チップ、および前記内部リードを密封する絶縁材と、を備え、ワイヤなどを使用することなく前記内部リードが直接に前記突起に接続されていることを特徴とするパッケージ。
【請求項２】
請求項１に記載のパッケージにおいて、前記絶縁材がエポキシを含むことを特徴とするパッケージ。
【請求項３】
請求項１に記載のパッケージにおいて、前記パッドがエリアアレーとして前記チップ上に配置されていることを特徴とするパッケージ。
【請求項４】
請求項１に記載のパッケージにおいて、熱放散装置が、前記ダイ・パッドに配置され、前記絶縁材の外部に露出していることを特徴とするパッケージ。
【請求項５】
対向マルチチップ用パッケージであって、
それぞれが複数のパッドと該パッド上に形成された突起とを備えた面を持つＮ（Ｎ≧２の整数）個のチップとＮ＋１個のチップとが上側又は下側にそれぞれ隣接して配置され、前記面が互いに上下に向き合った状態で、それぞれが対向する側の隣接チップにまたがるように電気的に接続されて積層配置されている複数のチップと、
内部リードと外部リードとを有するフィルム・キャリヤと、
前記内部リードが直接に前記突起に電気的に接続されており、
積層されている上側チップと下側チップとの間に充填された充填材と、
前記内部リードおよび前記チップを密封するとともに、前記上側チップと前記下側チップの少なくとも一方のチップの裏面を露出させて密封する絶縁材と、を備えることを特徴とするパッケージ。
【請求項６】
請求項５に記載のパッケージにおいて、前記チップの間がエポキシ樹脂により充填されることを特徴とするパッケージ。
【請求項７】
請求項５に記載のパッケージにおいて、前記絶縁材がエポキシを含むことを特徴とするパッケージ。
【請求項８】
請求項５に記載のパッケージにおいて、前記パッドがエリアアレーとして前記チップ上に配置されていることを特徴とするパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージ構成体に関し、特に対向マルチチップ用パッケージに関する。
【０００２】
【従来の技術】
半導体製造技術がますます進歩するに連れて、半導体装置の要件を満たすために関連技術をさらに進歩させる必要がある。半導体装置の製造プロセスは、通常、三つの段階を含む。第一の段階においては、半導体基板を形成するために、エピタキシ技術が使用される。金属酸化膜半導体（ＭＯＳ）のような半導体装置および多層相互接続部は、第二段階において前記基板上に形成される。第三の段階は、パッケージ・プロセスである。薄く、軽量で、小型に、すなわち、半導体装置の集積度をより高めて、装置または電子製品を作るのが現在の傾向の主流である。パッケージについては、集積度を高めるために、チップ・スケール・パッケージ、マルチチップ・モジュール（ＭＣＭ）のような多くの技術が開発されてきた。ライン幅０．１８ミクロンの製造技術の開発は、非常な関心を集め、パッケージ容積をさらに小さくするために、非常に熱心な研究が行われてきた。非常に重要なパッケージ技術の一つは、一つ以上のチップを単一のパッケージ内に配置する技術である。マルチチップ・パッケージの場合には、製造コストおよびパッケージ容積を低減するために、プロセッサ、ダイナミックＲＡＭ（ＤＲＡＭ）およびフラッシュ・メモリを含むメモリ、および論理回路のチップを一緒に、単一のパッケージ内に収容することができる。さらに、効率を向上させるために、信号送信経路が短縮される。マルチチップＩＣパッケージ技術は、また、可変機能および動作周波数を持った、例えば、下記のマルチチップ・システムにも適用することができる。
【０００３】
１．メモリ・チップ、マイクロプロセッサ、抵抗、コンデンサおよびインダクタを備えるシステム。
【０００４】
２．メモリ・チップ（ＤＲＡＭ）、論理回路チップ、およびメモリ・チップ（フラッシュ・メモリ）を備えるシステム。
【０００５】
３．アナログ・チップ、論理回路チップ、（ＤＲＡＭ、ＳＲＡＭ、フラッシュ・メモリを含む）メモリ・チップ、抵抗、コンデンサおよびインダクタを備えるシステム。
【０００６】
図１は、従来のマルチチップ・モジュールである。多層プリント基板（ＰＣＢ）は、通常、マルチチップ・モジュールのキャリヤの基板として使用される。一つ以上のチップ１２が、絶縁接着剤１４により基板１０上に接着される。チップ１２上のボンディング・パッドは、導電性ワイヤ１６により、基板１０上のターミナルに電気的に接続している。ワイヤ・ボンディングの他に、フリップ・チップまたは突起（バンプ）を使用するコントロール・コラプス・チップ接続（Ｃ４）により、チップ１２と基板１０との間を接続することができる。チップ１２を密封するために樹脂１８を使用することができ、プリント基板上のターミナルに接続するために、半田のボール２０を使用するボール・グリッド・アレー（ＢＧＡ）により、全パッケージとプリント基板との間を電気接続することができる。
【０００７】
【発明が解決しようとする課題】
この従来のマルチチップ・モジュールの欠点としては、広い面積が占有されるという事実をあげることができる。何故なら、複数のチップが表面の同じ側上に設置されるからである。それ故、パッケージの容積は大きくなり、チップ間の信号経路は長くなる。さらに、チップとキャリヤとの間を接続するために、フリップ・チップ技術を使用することにより、パッケージの容積を小さくすることができても、チップ間の接続は、前記基板１０上のプリント回路により行わなければならない。それ故、信号送信経路を効果的に短くし、容積または表面積を同時に小さくすることはできない。そのため、歩留まりは低くなり、コストが高くなる。
【０００８】
米国特許第５，３３１，２３５号は、パッケージの容積をさらに小さくするための対面マルチチップ・パッケージを開示している。図２の場合、このマルチチップ・パッケージは、テープ自動化ボンディング（ＴＡＢ）により、向き合った状態に配置されている二つのチップ３０および３２を備える。内部リード・ボンディング（ＩＬＢ）の場合には、二つのチップ３０、３２は、フィルム・キャリヤ３８に電気的に接続するための突起３４、３６を持つ。外部リード・ボンディング（ＯＬＢ）の場合には、チップ３０、３２は、リード・フレーム４０に接続している。半田ボール４２は、二つのチップ３０、３２の間に形成される。その後、チップ３０、３２、フィルム・キャリヤ３８、およびリード・フレーム４０は、樹脂４４により成形される。このマルチチップ・パッケージは、テープ自動化ボンディング技術を使用する。チップとプリント基板との間の電気接続は、リード・フレームまたは他のキャリヤを設置することにより行われる。信号送信経路は長くなる。さらに、チップ間の接続を行うために、フィルム・キャリヤが使用され、ライン・レイアウトまたは周辺レイアウトにより、チップ上に金属パッド・レイアウトが行われる。それ故、さらに高度の集積度により、入力／出力（Ｉ／Ｏ）数が非常に増大した半導体に対する集積要件を満たすことができない。
【０００９】
本発明は、厚さが薄く、表面積の小さな対向マルチチップ用パッケージを提供する。一つ以上のチップが、一つのキャリヤ上にパッケージされる。
【００１０】
本発明の他の目的は、対向マルチチップ用パッケージを提供することである。マルチチップ用チップ・スケール・パッケージの信号送信経路は、チップの性能を向上させるために短くなっている。
【００１１】
パッケージの集積度を増大するために、チップ上にエリアアレー(area array)としてのボンディング・パッドが割り当てられる。さらに、チップの後面は露出していて、そのため熱放散が改善される。
【００１２】
【課題を解決するための手段】
上記目的および利点を達成するために、対向マルチチップ用パッケージが使用される。フリップ・チップ技術を使用する。一つ以上のチップが、向き合う形で配置され、複数の突起により電気的に接続される。
【００１３】
本発明の他の実施形態の場合には、電気接続を改善するために、チップ間に異方性導電性ペーストの充填が行われる。フリップ・チップ技術を使用するので、パッドをその上にエリアアレーの形で配置することができる。それ故、集積度が向上する。熱放散性能を改善するために、チップのもう一つの面上に、熱放散装置をさらに設置することができる。
【００１４】
さらに、本発明の対向マルチチップ用パッケージは、キャリヤとして、リード・フレーム、フィルム・キャリヤ、プリント基板を使用することができる。パッケージは、ボール・グリッド・アレー・パッケージ、チップ・オン・ボード（ＣＯＢ）、チップ・オン・ガラス（ＣＯＧ）およびマルチチップ・チップ・スケール・パッケージ（ＭＣＣＳＰ）のような、多くの種々のタイプのパッケージ内で使用することができる。パッケージ品質が改善され、信頼性が向上する。
【００１５】
前記の簡単な説明および以下の詳細な説明は、例示および説明のためのものであって、特許請求の範囲に記載するように本発明を制限するものではない。
【００１６】
【発明の実施の形態】
パッケージ・プロセス中のいくつかの段階は、通常、下記のステップを含む。
【００１７】
１）キャリヤの選択：例えば、リード・フレーム、フィルム・キャリヤまたはプリント基板のような要件に従って、いくつかのタイプのチップを選択しなければならない。フィルム・キャリヤは、通常、テープ自動化ボンディング（ＴＡＢ）技術のために使用される。
【００１８】
２）チップとキャリヤ間の電気接続：現在、ワイヤ・ボンディング、フィルム自動化ボンディング、およびフリップ・チップまたはコントロール・コラプス・チップ接続（Ｃ４）が開発され、広く使用されている。
【００１９】
３）パッケージおよび装置の密封：チップ上の装置およびチップとキャリヤ間の接続を保護するために、樹脂、セラミックまたは他のパッケージ材によりチップおよびキャリヤを覆い、密封する。
【００２０】
＜第１の実施形態＞
図３および図４は、マルチチップ用チップ・スケール・パッケージの断面図である。本発明の場合、キャリヤとして、リード・フレームが使用される。通常、リード・フレームは、ダイ・パッド５０およびいくつかのリード５６を含む。リード５６は、さらに、内部リード部５２および他の外部リード部５４に分類される。複数のチップ５８、６０、６２，６４および６６が、すべてのチップ５８〜６６の全容積とほぼ同じ容積の一つのパッケージ内に収容される。チップ５８〜６６は、ＤＲＡＭ、読み出し専用メモリ（ＲＯＭ）、論理回路またはアナログ回路、または他の装置を含むことができる。各チップ５８〜６６は、それぞれ、いくつかのパッド６８を含む面５８ａ〜６６ａを持つ。本発明は、フリップ・チップ技術を使用している。一つの突起７０が各パッド６８上に形成される。チップ５８〜６６は、上下に向き合った状態、および上下のそれぞれで横方向に複数個有する状態で配置され、突起７０により上下のチップが相互に電気的に接続される。フリップ・チップ技術を使用しているので、パッド６８を、チップ５８〜６６上に配置したエリアアレーを備える形に設計することができる。この設計は、高い集積度を持ち、多数のＩ／Ｏノードを持つ半導体で使用することができる。
【００２１】
チップ５８〜６６と、リード・フレーム間の電気接続については、従来のワイヤボンディングを使用することができる。例えば、金、アルミニウムの糸状体または他の金属の糸状体のような糸状導電性材７２により、パッド６８の一部が内部リード５２に接続される。別の方法としては、フリップ・チップ技術を使用して、前記突起７０が図４に示すように内部リード５２に電気的に接続される。例えば、エポキシ等の絶縁材のような充填材７４がチップ５８〜６６の間に充填される。突起７０間の電気接続を改善するために、異方性導電性ペースト（ＡＣＰ）を使用することもできる。パッケージ部および成形部用に、ダイ・パッド５０、チップ５８〜６６、および内部リード５２を密封するために、エポキシのような絶縁材７６が使用される。
【００２２】
図５および図６は、熱放散装置を含む対向マルチチップ用パッケージである。パッケージの熱放散を考慮して、チップ５８および６０の後面５８ｂ、６０ｂは、図５に示すように露出している。そのため、パッケージの厚さが薄くなり、熱放散用の経路が改善される。熱放散性能をさらに向上させるために、図６に示すように、ヒート・スプレッダまたはヒート・シンクのような熱放散装置７８ａを、チップ５８〜６２の後面５８ｂ〜６２ｂ上にさらに設置することができる。または、図６に示すように、例えば、ヒート・スプレッダまたはヒート・シンクのような熱放散装置７８ｂをダイ・パッド５０の後面上に配置し、絶縁材７６の外部に露出させることもできる。
【００２３】
リード５６の形成、およびリード５６と回路板の間の接合箇所に使用する表面実装技術（ＳＭＴ）の後続のステップは、従来のものである。
【００２４】
当業者であれば、通常のリード・フレームの代わりに、例えば、リード・オン・チップ（ＬＯＣ）またはチップ・オン・リード（ＣＯＬ）構造体のような、ダイ・パッドを持たないリード・フレームを使用することができることを理解することができるだろう。
【００２５】
＜第２の実施形態＞
図７は、マルチチップ用チップ・スケール・パッケージの断面図である。本発明の場合には、フィルム・キャリヤを使用している。通常、フィルム・キャリヤは、柔軟なフィルム８０およびいくつかのリード８６を含む。リード８６は、さらに、内部リード部８２および外部リード部８４に分類される。それぞれ、表面５８ａ、６０ａ、６２ａ、６４ａおよび６６ａを持つ各チップ５８、６０、６２、６４および６６は、いくつかのパッド６８を備える。本発明は、フリップ・チップ技術を使用している。一つの突起７０が各パッド６８上に形成される。チップ５８〜６６は、上下に向き合った状態、および上下のそれぞれで横方向に複数個有する状態で配置され、突起７０により上下のチップが相互に電気的に接続される。フリップ・チップ技術を使用しているので、パッド６８を、チップ５８〜６６上に配置したエリアアレーを持つように、設計することができる。この設計は、高い集積度を持ち、多数のＩ／Ｏノードを持つ半導体で使用することができる。
【００２６】
チップ５８〜６６と、リード８６との間の電気接続については、フリップ・チップ技術を使用することができる。突起７０は、リード８６に電気的に接続される。例えば、エポキシ等の絶縁材のような充填材７４が、チップ５８〜６６の間に充填される。突起７０間の電気接続を改善するために、異方性導電性ペースト（ＡＣＰ）を使用することもできる。パッケージ部および成形部用に、チップ５８〜６６、および内部リード８２を密封するために、エポキシのような絶縁材７６が使用される。
【００２７】
図８および図９は、熱放散装置を含む対向マルチチップ用パッケージである。パッケージの熱放散を考慮して、チップ５８ないし６６のいくつかのまたはすべての後面５８ｂ、６０ｂ、６２ｂ、６４ｂおよび６６ｂは、図８に示すように露出している。そのため、パッケージの厚さが薄くなり、熱放散用の経路が改善される。熱放散性能をさらに向上させるために、図９に示すように、ヒート・スプレッダまたはヒート・シンクのような熱放散装置８８ａを、チップ５８〜６２の後面５８ｂ〜６２ｂ上にさらに設置することができる。または、例えば、ヒート・スプレッダまたはヒート・シンクのような熱放散装置８８ｂをチップ６４および６６の後面６４ｂおよび６６ｂ上に配置し、絶縁材７６の外部に露出させることもできる。
【００２８】
リード８６の形成、およびリード８６と回路板の間の接合箇所に使用する表面実装技術は、従来のものである。
【００２９】
それ故、ここでの詳細な説明は省略する。
【００３０】
＜第３の実施形態＞
図１０は、他の対向マルチチップ用パッケージである。プリント基板（ＰＣＢ）またはガラスがキャリヤとして使用される。通常、ＰＣＢまたはガラスは、例えばＦＲ−４、ＦＲ−５、またはガラス基板のような、基板９０を備える。基板９０は、いくつかのターミナル９２を持つ。このターミナル９２は、図１１のように基板９０下面の外部端子９６に接続される。ＰＣＢが使用される場合には、パッケージを行うために、チップ・オン・ボード（ＣＯＢ）技術またはＢＧＡを含む基板が使用される。基板９０は、絶縁材またはプリント回路（銅のフォイル）の複数の層を積層することにより形成される。基板９０上に配置されるチップ５８、６０、６２、６４および６６は、それぞれ、面５８ａ、６０ａ、６２ａ、６４ａおよび６６ａを持つ。各面５８ａ〜６６ａ上には、いくつかのパッド６８が形成される。チップ６２、６６のパッド６８は導電性ワイヤ９４によりターミナル９２に接続される。チップ５８〜６６間の接続には、フリップ・チップ技術が使用される。突起７０が各パッド６８上に形成される。チップ５８〜６６は上下に向き合った状態、および上下のそれぞれで横方向に複数個有する状態で配置され、突起７０により上下のチップが相互に電気的に接続される。フリップ・チップ技術を使用しているので、パッド６８を、チップ５８〜６６上に、エリアアレーの形で配置することができる。この方法は、高い集積度を持ち、多数のＩ／Ｏノードを持つ半導体で使用することができる。チップ５８〜６６間には充填材７４が充填される。さらに、チップ５８〜６６および内部リード９４を含む基板９０上は絶縁材７６で密封される。
【００３１】
図１２および図１３は、熱放散装置を含む対向マルチチップ用パッケージである。パッケージの熱放散を考慮して、図１２に示すようにチップ５８〜６０の後面５８ｂ、６０ｂ（上面）は、露出している。そのため、パッケージの厚さが薄くなり、熱放散用の経路が改善される。熱放散性能をさらに向上するために、図１３に示すように、ヒート・スプレッダまたはヒート・シンクのような熱放散装置９８をチップ５８および６６の後面５８ｂ、６６ｂ上にさらに設置することができる。熱放散装置９８を絶縁材７６の外部に露出させることもできる。
【００３２】
【発明の効果】
要するに、本発明は、少なくとも下記の利点を含む。
【００３３】
１）対向チップ用パッケージを使用することにより、厚さが薄くなり、表面積が小さくなる。フリップ・チップ技術の使用により、パッドをエリアアレーとして設計することができ、その結果、集積度が大きく改善される。
【００３４】
２）チップ間の電気接続を行うために複数の突起が形成され、そのため、信号送信経路が短くなる。その結果、チップの性能が向上する。パッドのエリアアレー・レイアウトにより、パッケージの集積度がさらに向上し、多数のＩ／Ｏノードを持つ半導体に使用することができる。
【００３５】
３）本発明は、また裸のチップ・パッケージを使用することができるので、熱放散性能が改善される。熱放散をさらに改善するために、熱放散装置をさらに設置することができる。
【００３６】
４）パッケージを、ＤＲＡＭ、ＲＯＭ、ＳＲＡＭ、フラッシュ・メモリ、論理回路またはアナログ回路を含むチップに適用することができる。それ故、適用範囲が広くなり、通信装置またはコンピュータ・システム、または単一のシステム・チップのような、種々の機能または周波数を持つ装置にも使用することができる。
【００３７】
本明細書に開示した本発明の仕様および実行を読めば、当業者なら他の実行方法を思いつくことができるだろう。上記仕様および実施形態は、単に例示としてのものであって、本発明の真の範囲および精神は、特許請求の範囲に記載してある。
【図面の簡単な説明】
【図１】従来のマルチチップ用モジュール・パッケージである。
【図２】従来の対面マルチチップ用モジュール・パッケージの断面図である。
【図３】本発明の第１の実施形態の対向マルチチップ用パッケージの断面図である。
【図４】本発明の第１の実施形態の対向マルチチップ用パッケージの断面図である。
【図５】熱放散装置が追加された前記第１の実施形態の対向マルチチップ用パッケージの断面図である。
【図６】熱放散装置が追加された前記第１の実施形態の対向マルチチップ用パッケージの断面図である。
【図７】本発明の第２の実施形態の対向マルチチップ用パッケージの断面図である。
【図８】熱放散装置が追加された前記第２の実施形態の対向マルチチップ用パッケージの断面図である。
【図９】熱放散装置が追加された前記第２の実施形態の対向マルチチップ用パッケージの断面図である。
【図１０】本発明の第３の実施形態の対向マルチチップ用パッケージの断面図である。
【図１１】本発明の第３の実施形態の対向マルチチップ用パッケージの断面図である。
【図１２】熱放散装置が追加された前記第３の実施形態の対向マルチチップ用パッケージの断面図である。
【図１３】熱放散装置が追加された前記第３の実施形態の対向マルチチップ用パッケージの断面図である。
【符号の説明】
５０    ダイ・パッド
５６    リード
５２    内部リード
５４    外部リード
５８、６０、６２、６４、６６    チップ
７０    突起
６８    パッド
７２    糸状導電性材
７４    充填材
７６    絶縁材
【図１】
0003762844.tif 000002
【図２】
0003762844.tif 000003
【図３】
0003762844.tif 000004
【図４】
0003762844.tif 000005
【図５】
0003762844.tif 000006
【図６】
0003762844.tif 000007
【図７】
0003762844.tif 000008
【図８】
0003762844.tif 000009
【図９】
0003762844.tif 000010
【図１０】
0003762844.tif 000011
【図１１】
0003762844.tif 000012
【図１２】
0003762844.tif 000013
【図１３】
0003762844.tif 000014