(57)【特許請求の範囲】
【請求項１】
第１の入力レシーバー及びミラー型同期回路及び第１のオフチップドライバーからなるリアル回路と、前記ミラー型同期回路の遅延量を決定する第２の入力レシーバー及び第２のオフチップドライバーからなるダミー回路とを具備し、一定周期の外部クロック信号に同期して内部クロック信号を発生する同期信号発生回路において、
前記ダミー回路における前記第２の入力レシーバーと前記第２のオフチップドライバーとの接続は、前記第２のオフチップドライバーの出力部に前記第２の入力レシーバーの入力部が接続されており、
前記ミラー型同期回路を除く前記リアル回路は、少なくともゲート幅ＷprのｐチャネルＭＯＳトランジスタと、ゲート幅ＷnrのｎチャネルＭＯＳトランジスタと、抵抗値Ｒr の抵抗と、容量値Ｃr の容量からなる回路を備え、前記ダミー回路は、少なくともゲート幅ＷpdのｐチャネルＭＯＳトランジスタと、ゲート幅ＷndのｎチャネルＭＯＳトランジスタと、抵抗値Ｒd の抵抗と、容量値Ｃd の容量からなる回路を備え、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａの関係が成り立つことを特徴とする同期信号発生回路。
【請求項２】
第１の入力レシーバー及びミラー型同期回路及び第１のオフチップドライバーからなるリアル回路と、前記ミラー型同期回路の遅延量を決定する第２の入力レシーバー及び第２のオフチップドライバーからなるダミー回路とを具備し、一定周期の外部クロック信号に同期して内部クロック信号を発生する同期信号発生回路において、
前記ダミー回路における前記第２の入力レシーバーと前記第２のオフチップドライバーとの接続は、前記第２のオフチップドライバーの出力部に前記第２の入力レシーバーの入力部が接続されており、
前記第１、第２のオフチップドライバーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタと、第１の抵抗と、第２の抵抗と、容量からなり、
前記ｐチャネルＭＯＳトランジスタのソースは第１の電源電圧に接続され、このｐチャネルＭＯＳトランジスタのドレインは前記ｎチャネルＭＯＳトランジスタのドレインに接続され、このｎチャネルＭＯＳトランジスタのソースは第２の電源電圧に接続され、
前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの互いに接続されたドレインは前記第１の抵抗の一方の端子に接続され、この第１の抵抗の他方の端子は前記第２の抵抗の一方の端子に接続され、この第２の抵抗の他方の端子は前記第１の電源電圧の１／２の電圧に接続され、前記第１の抵抗の他方の端子と前記第２の抵抗の一方の端子との接続点は前記容量の一方の端子に接続され、この容量の他方の端子は前記第２の電源電圧に接続され、
前記第１、第２のオフチップドライバーは、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタのゲートを入力部とし、前記第１の抵抗の他方の端子と前記第２の抵抗の一方の端子と前記容量の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャネルＭＯＳトランジスのゲート幅をＷpr、ｎチャネルＭＯＳトランジスタのゲート幅をＷnr、第１、第２の抵抗の値をＲr 、容量の値をＣr とし、前記第２のオフチップドライバーにおけるｐチャネルＭＯＳトランジスのゲート幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、第１、第２の抵抗の値をＲd 、容量の値をＣd とし、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａの関係が成り立つことを特徴とする同期信号発生回路。
【請求項３】
第１の入力レシーバー及びミラー型同期回路及び第１のオフチップドライバーからなるリアル回路と、前記ミラー型同期回路の遅延量を決定する第２の入力レシーバー及び第２のオフチップドライバーからなるダミー回路とを具備し、一定周期の外部クロック信号に同期して内部クロック信号を発生する同期信号発生回路において、
前記ダミー回路における前記第２の入力レシーバーと前記第２のオフチップドライバーとの接続は、前記第２のオフチップドライバーの出力部に前記第２の入力レシーバーの入力部が接続されており、
前記第１、第２のオフチップドライバーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタと、抵抗と、容量からなり、
前記ｐチャネルＭＯＳトランジスタのソースは第１の電源電圧に接続され、このｐチャネルＭＯＳトランジスタのドレインは前記ｎチャネルＭＯＳトランジスタのドレインに接続され、このｎチャネルＭＯＳトランジスタのソースは第２の電源電圧に接続され、
前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの互いに接続されたドレインは前記抵抗の一方の端子に接続され、この抵抗の他方の端子は前記容量の一方の端子に接続され、この容量の他方の端子は前記第２の電源電圧に接続され、
前記第１、第２のオフチップドライバーは、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタのゲートを入力部とし、前記抵抗の他方の端子と前記容量の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャネルＭＯＳトランジスのゲート幅をＷpr、ｎチャネルＭＯＳトランジスタのゲート幅をＷnr、抵抗の値をＲr 、容量の値をＣr とし、前記第２のオフチップドライバーにおけるｐチャネルＭＯＳトランジスのゲート幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、抵抗の値をＲd 、容量の値をＣd とし、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａの関係が成り立つことを特徴とする同期信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期信号発生回路に係り、特に一定周期で供給される外部クロック信号に同期して内部クロック信号を発生し、高速データの転送に使用する同期信号発生回路に関するものである。
【０００２】
【従来の技術】
従来の同期信号発生回路には、記憶装置に入力する外部クロック信号に同期して内部クロック信号を発生し、高速データの転送に使用するものがある。入力時には入力レシーバー等の回路により、また出力時にはオフチップドライバー等の回路により遅延を生じるため、記憶装置内部の同期回路を用いてこれを補正している。
【０００３】
図９は、ミラー型同期回路を本体部とする従来の同期信号発生回路の構成を示す図である。図９に示す同期信号発生回路は、互いに実線で接続された入力レシーバー１、ミラー型同期回路２、及びオフチップドライバー３からなるリアル回路と、互いに破線で接続され、点線の囲みで示す入力レシーバー４、及びオフチップドライバー５からなるダミー回路６ａから構成される。
【０００４】
メモリに入力される小信幅の外部クロック信号ｎ０ａは、前記リアル回路の入力レシーバー１に入力されＣＭＯＳレベルの大振幅の信号ｎ１ａが出力される。このとき、入力レシーバー１で生じる遅延量をＤ１ｒとする。
【０００５】
前記ＣＭＯＳレベルの大振幅の信号ｎ１ａは、ダミー回路６ａの入力レシーバー４、及びリアル回路のミラー型同期回路２に分岐して入力される。リアル回路のパスでは、前記信号ｎ１ａはミラー型同期回路２を通りＣＭＯＳレベルの大振幅の信号ｎ４ａとして出力される。この信号ｎ４ａはオフチップドライバー３に入力され、小振幅の内部クロック信号ｎ５ａが出力される。このとき、オフチップドライバー３で生じる遅延量をＤ２ｒとする。
【０００６】
点線の囲みで示すダミー回路６ａのパスでは、前記信号ｎ１ａをダミー回路の入力レシーバー４に入力し、ＣＭＯＳレベルの大振幅の信号ｎ２ａを出力する。この信号ｎ２ａを入力するオフチップドライバー５は、ミラー型同期回路２をドライブするために、ＣＭＯＳレベルの大振幅の信号ｎ３ａを出力する。このとき、入力レシーバー４とオフチップドライバー５で生じる遅延量を、それぞれＤ１ｄ、Ｄ２ｄとする。
【０００７】
このような同期信号発生回路に外部クロック信号ｎ０ａを入力し、これと同期した内部クロック信号ｎ５ａを出力するためには、外部クロック信号ｎ０ａと内部クロック信号ｎ５ａとの間の遅延量が丁度外部クロック信号ｎ０ａの周期Ｔの整数倍に等しくなければならない。以下では１周期Ｔの例を示す。
【０００８】
入力レシーバ４の入力信号ｎ１ａがダミー回路６ａのパスを通じてミラー型同期回路２を通過するが、このとき通過する遅延量は、ｎ１ａが直接ミラー型同期回路２パルスの立ち上がりでトリガーされるので、ミラー型同期回路２の遅延量は、Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）となる。
【０００９】
なお、ミラー型同期回路２は上下に同一の構造となるように構成されているので、ダミー回路６ａを通る信号が、ミラー型同期回路２の上部に破線で矢示したように通過するとき、Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）の遅延を生じるように設定されれば、実線で結ばれたリアル回路を通る信号がミラー型同期回路２の下部を実線で矢示したように通過する際、同様にＴ−（Ｄ１ｄ＋Ｄ２ｄ）の遅延を生じる。
【００１０】
したがって、リアル回路のパスにおける遅延量の合計は、Ｄ１ｒ＋Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）＋Ｄ２ｒとなるので、これが周期Ｔに等しくなり、外部クロック信号ｎ０ａと同期した内部クロック信号ｎ５ａが得られるためには、遅延量の間にＤ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋Ｄ２ｄの関係が成り立たなければならない。
【００１１】
すなわち、ダミー回路のパスを通る遅延量は、リアル回路（ミラー型同期回路を除く）のパスを通る遅延量に等しくなければならない。
【００１２】
換言すれば、同期信号発生回路から出力する内部クロック信号ｎ５ａが外部入力クロック信号ｎ０ａと同期するためには、ダミー回路の遅延量は、前記リアル回路の遅延量を完全に模倣するものでなければならない。さらに製造プロセス的立場からいえば、Ｄ１ｒ＝Ｄ１ｄ、Ｄ２ｒ＝Ｄ２ｄの関係が、それぞれ成り立つことが望ましい。
【００１３】
図１０は、従来の同期信号発生回路の動作を示す波形図である。ｎ０ａは入力レシーバー１に入力する小振幅の外部クロック信号であり、ｎ０ａの波形にその１周期Ｔが矢示されている。ｎ１ａは入力レシーバ１の出力であり、その遅延量Ｄ１ｒだけ遅れてダミー回路６ａの入力レシーバー４に入力され、ＣＭＯＳレベルの大振幅の信号ｎ２ａとして出力される。ｎ２ａはダミー回路のオフチップドライバー５に入力され、その遅延量Ｄ２ｄだけ遅れてＣＭＯＳレベルの大振幅の信号ｎ３ａとして出力される。
【００１４】
ｎ３ａはミラー型同期回路２に入力されるが、その遅延量がＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されるので、ダミー回路６ａを介してミラー型同期回路２を通過するダミーの出力（図示せず）はｎ１ａから１周期Ｔだけ遅れた信号となる。
【００１５】
一方、リアル回路では、入力レシーバー１のＣＭＯＳレベルの大振幅の出力ｎ１ａは、遅延量がＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２に入力され、その出力ｎ４ａはリアル回路のオフチップドライバー３の遅延量Ｄ２ｒだけ遅れて小振幅の内部クロック信号ｎ５ａとして出力される。
【００１６】
図１０の波形図では、ダミー回路６ａ通過後とリアル回路通過時におけるミラー型同期回路の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとして矢示されている。ｎ４ａの立上がりから、リアル回路のオフチップドライバー３の遅延量Ｄ２ｒだけ遅れて、小信号の外部クロック信号ｎ０ａと同期した小信号の内部クロック信号ｎ５ａが出力される。なお、図１０の波形図では、Ｄ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋Ｄ２ｄの場合が示されている。
【００１７】
このように、従来の同期信号発生回路のダミー回路６ａでは、信号の入力順は入力レシーバー４、オフチップドライバー５の順序になっていた。またリアル回路の入力レシーバー１は小振幅の外部クロック信号ｎ０ａをＣＭＯＳレベルの大振幅の信号ｎ１ａに変換し、リアル回路のオフチップドライバー３はＣＭＯＳレベルの大振幅の信号ｎ４ａを小振幅の内部クロック信号ｎ５ａに変換している。ミラー型同期回路２は入出力信号が共にＣＭＯＳレベルの大振幅の信号であるため、ダミー回路６ａを構成する入力レシーバー４とオフチップドライバー５の入出力信号は全てＣＭＯＳレベルの大振幅の信号にせざるを得ないという問題があった。
【００１８】
このように、リアル回路とダミー回路６ａをそれぞれ構成する入力ドライバー１と４、及びオフチップドライバー３と５において、入出力信号レベルの違いがあるため、従来の同期信号発生回路において、リアル回路とダミー回路を入出力信号レベルを含めて同一な回路を用いて構成することができなかった。
【００１９】
さらにプロセス上のばらつきや電源変動等が加われば、リアルの回路とダミーの回路６ａの遅延量のずれが発生し、このずれは外部入力クロック信号と同期信号発生回路から出力される内部クロック信号との間の同期誤差を生じるという問題があった。
【００２０】
【発明が解決しようとする課題】
上記したように従来の同期信号発生回路にはリアル回路（ミラー型同期回路を除く）とこれを模倣するダミー回路を、同一の入力レシーバーとオフチップドライバーを用いて構成することができないという問題があった。
【００２１】
本発明は上記の問題点を解決すべくなされたもので、前記リアル回路とダミー回路を入出力信号レベルを含めて、完全に同一の入力レシーバーとオフチップドライバーを用いて構成することができるように配置し、プロセス上のばらつきや電源変動による同期誤差の発生を抑制した同期信号発生回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の同期信号発生回路は、ミラー型同期回路の遅延量設定に用いるダミー回路の信号の入力順を従来と逆にすることを特徴とする。すなわち、ダミー回路において、オフチップドライバーを前段に、入力レシーバーを後段に配置することを特徴とする。換言すれば、ダミー回路を構成するオフチップドライバーの出力部にダミー回路を構成する入力レシーバーの入力部を接続することを特徴とする。
【００２３】
このようにすれば、ダミー回路のオフチップドライバーは、リアル回路の入力レシーバーから出力される大振幅の信号を受けて小振幅の信号を出力し、ダミー回路の入力レシーバーは、前記ダミー回路のオフチップドライバーから出力される小振幅の信号を受けて大振幅の信号を出力し、これをリアル回路のミラー型同期回路に入力することができる。
【００２４】
すなわち、ダミー回路を構成するオフチップドライバーと入力レシーバーの配置を従来と逆の順序にすれば、リアル回路を構成する入力レシーバーとオフチップドライバーをそのまま用いることで、リアル回路（ミラー型同期回路を除く）とダミー回路を通過する信号のレベル合わせと遅延時間の一致とを同時に実現することが可能になる。
【００２５】
具体的には本発明の同期信号発生回路は、第１の入力レシーバー及びミラー型同期回路及び第１のオフチップドライバーからなるリアル回路と、前記ミラー型同期回路の遅延量を決定する第２の入力レシーバー及び第２のオフチップドライバーからなるダミー回路とを具備し、一定周期の外部クロック信号に同期して内部クロック信号を発生する同期信号発生回路において、前記ダミー回路における前記第２の入力レシーバーと前記第２のオフチップドライバーとの接続は、前記第２のオフチップドライバーの出力部に前記第２の入力レシーバーの入力部が接続されることを特徴とする。
【００２６】
好ましくは前記同期信号発生回路は、前記第１、第２の入力レシーバーの入力信号の信号レベル、及び、前記第１、第２の入力レシーバーの出力信号の信号レベルが互いに等しく、かつ、前記第１、第２のオフセットドライバーの入力信号の信号レベル、及び、前記第１、第２のオフセットドライバーの出力信号の信号レベルが互いに等しいことを特徴とする。
【００２７】
また、好ましくは前記第１、第２の入力レシーバーは、入力信号が小振幅の信号であって、出力信号が大振幅の信号であることを特徴とする。
【００２８】
また、好ましくは前記第１、第２のオフチップドライバーは、入力信号が大振幅の信号であって、出力信号が小振幅の信号であることを特徴とする。
【００２９】
また、好ましくは前記第１、第２の入力レシーバーは、入力信号が小振幅の信号であって、出力信号が大振幅の信号であり、かつ、前記第１、第２のオフチップドライバーは、入力信号が大振幅の信号であって、出力信号が小振幅の信号であることを特徴とする。
【００３０】
また、好ましくは前記第１、第２の入力レシーバを構成する回路素子の接続方法は互いに同一であり、かつ、前記第１、第２のオフチップドライバーを構成する回路素子の接続方法は互いに同一であることを特徴とする。
【００３１】
また、好ましくは前記第２の入力レシーバーの出力信号の立ち上がりの傾斜が任意に設定できるように構成されること特徴とする。
【００３２】
また、好ましくは前記第２のオフチップドライバーの出力信号の立ち上がりの傾斜が任意に設定できるように構成されることを特徴とする。
【００３３】
また、好ましくは前記第２の入力レシーバーの出力信号の立ち上がりの傾斜、及び、前記第２のオフチップドライバーの出力信号の立ち上がりの傾斜が共に任意に設定できるように構成されることを特徴とする。
【００３４】
また、好ましくは前記ミラー型同期回路を除く前記リアル回路は、少なくともゲート幅ＷprのｐチャネルＭＯＳトランジスタと、ゲート幅ＷnrのｎチャネルＭＯＳトランジスタと、抵抗値Ｒr の抵抗と、容量値Ｃr の容量からなる回路を備え、前記ダミー回路は、少なくともゲート幅ＷpdのｐチャネルＭＯＳトランジスタと、ゲート幅ＷndのｎチャネルＭＯＳトランジスタと、抵抗値Ｒd の抵抗と、容量値Ｃd の容量からなる回路を備え、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及び、Ｃd ＝Ｃr ／ａの関係が成り立つことを特徴とする。
【００３５】
また、好ましくは前記第１、第２のオフチップドライバーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタと、第１の抵抗と、第２の抵抗と、容量からなり、
前記ｐチャネルＭＯＳトランジスタのソースは第１の電源電圧に接続され、このｐチャネルＭＯＳトランジスタのドレインは前記ｎチャネルＭＯＳトランジスタのドレインに接続され、このｎチャネルＭＯＳトランジスタのソースは第２の電源電圧に接続され、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの互いに接続されたドレインは前記第１の抵抗の一方の端子に接続され、この第１の抵抗の他方の端子は前記第２の抵抗の一方の端子に接続され、この第２の抵抗の他方の端子は前記第１の電源電圧の１／２の電圧に接続され、前記第１の抵抗の他方の端子と前記第２の抵抗の一方の端子との接続点は前記容量の一方の端子に接続され、この容量の他方の端子は前記第２の電源電圧に接続され、
前記第１、第２のオフチップドライバーは、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタのゲートを入力部とし、前記第１の抵抗の他方の端子と前記第２の抵抗の一方の端子と前記容量の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネルＭＯＳトランジスタのゲート幅をＷnr、第１、第２の抵抗の値をＲr 、容量の値をＣr とし、前記第２のオフチップドライバーにおけるｐチャネルＭＯＳトランジスタのゲート幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、第１、第２の抵抗の値をＲd 、容量の値をＣd とし、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａの関係が成り立つことを特徴とする。
【００３６】
また、好ましくは前記第１、第２のオフチップドライバーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタと、抵抗と、容量からなり、
前記ｐチャネルＭＯＳトランジスタのソースは第１の電源電圧に接続され、このｐチャネルＭＯＳトランジスタのドレインは前記ｎチャネルＭＯＳトランジスタのドレインに接続され、このｎチャネルＭＯＳトランジスタのソースは第２の電源電圧に接続され、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの互いに接続されたドレインは前記抵抗の一方の端子に接続され、この抵抗の他方の端子は前記容量の一方の端子に接続され、この容量の他方の端子は前記第２の電源電圧に接続され、
前記第１、第２のオフチップドライバーは、前記ｐチャネル、及びｎチャネルＭＯＳトランジスタのゲートを入力部とし、前記抵抗の他方の端子と前記容量の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネルＭＯＳトランジスタのゲート幅をＷnr、抵抗の値をＲr 、容量の値をＣr 、前記第２のオフチップドライバーにおけるｐチャネルＭＯＳトランジスタのゲート幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、抵抗の値をＲd 、容量の値をＣd 、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及び、Ｃd ＝Ｃr ／ａの関係が成り立つことを特徴とする。
【００３７】
このようにすれば、プロセス上のばらつきや電源電圧変動を生じても、リアル回路（ミラー型同期回路を除く）に対するダミー回路の遅延量が等しくなり、同期精度を向上することが可能になる。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の第１の実施の形態に係る同期信号発生回路の構成を示す図である。図１の同期信号発生回路は、入力レシーバー１及びミラー型同期回路２及びオフチップドライバー３からなるリアル回路と、オフチップドライバー５及び入力レシーバー４からなる点線の囲みで示すダミー回路６ｂから構成される。
【００３９】
第１の実施の形態における同期信号発生回路では、従来と異なりリアル回路とダミー回路６ｂの入力レシーバー１と４、及びリアル回路とダミー回路６ｂのオフチップドライバー３と５が入出力信号レベルを含めて同一であることに特徴がある。
【００４０】
メモリに入力される小信幅の外部クロック信号ｎ０ｂは、まず前記リアル回路の入力レシーバー１に入力され、ＣＭＯＳレベルの大振幅の信号ｎ１ｂに変換される。このとき、入力レシーバー１で生じる遅延量をＤ１ｒとする。
【００４１】
前記ＣＭＯＳレベルの大振幅の信号ｎ１ｂはダミー回路６ｂのオフチップドライバー５及びリアル回路のミラー型同期回路２に分岐して入力される。リアル回路のパスでは実線で示すように、信号ｎ１ｂは引き続きミラー型同期回路２に入力され、ＣＭＯＳレベルの大振幅の信号ｎ４ｂとして出力される。この信号ｎ４ｂはオフチップドライバー３に入力され、小信幅の内部クロック信号ｎ５ｂが出力される。このとき、オフチップドライバー３で生じる遅延量をＤ２ｒとする。ダミー回路６ｂのパスでは、ダミー回路のオフチップドライバー５はＣＭＯＳレベルの大振幅の信号ｎ１ｂを受けて小振幅の出力信号ｎ２ｂを出力し、これを受ける入力レシーバー４は、前記ミラー型同期回路本体部２をドライブするＣＭＯＳレベルの大振幅の信号ｎ３ｂを出力する。このとき、前記オフチップドライバー５と入力レシーバー４で生じる遅延量をそれぞれＤ２ｄ、Ｄ１ｄとする。
【００４２】
ダミー回路６ｂを用いてミラー型同期回路２の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）を設定すれば、図１に示す同期信号発生回路ではリアル回路とダミー回路の入力レシーバー１と４、及びオフチップドライバー３と５が入出力信号レベルを含めて同一であり、Ｄ１ｒ＝Ｄ１ｄ及びＤ２ｒ＝Ｄ２ｄの関係があるため、この同期信号発生回路から出力する内部クロック信号と外部入力クロック信号とを完全に同期させることができる。
【００４３】
図２は第１の実施の形態に係る同期信号発生回路の動作を示す波形図である。ｎ０ｂは入力レシーバー１に入力する小振幅の外部クロック信号であり、ｎ０ｂの波形にその１周期Ｔが矢示されている。ｎ１ｂは入力レシーバ１からのＣＭＯＳレベルの大振幅の出力であり、入力レシーバー１の遅延量Ｄ１ｒだけ遅れてダミー回路のオフチップドライバー５に入力され、オフチップドライバー５の遅延量Ｄ２ｄだけ遅れて小振幅の信号ｎ２ｂとして出力される。この信号ｎ２ｂはダミー回路の入力レシーバー４に入力され、遅延量Ｄ１ｄだけ遅れてＣＭＯＳレベルの大振幅の信号ｎ３ｂとして出力され、この信号ｎ３ｂがミラー型同期回路２に入力される。
【００４４】
ミラー型同期回路２の遅延量は、ダミー回路６ｂを用いてＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されるので、ダミー回路６ｂを介してミラー型同期回路２を破線で矢示したように通過するダミー側の出力（図示せず）は、ｎ１ｂの立上がりから１周期Ｔだけ遅れた信号となる。
【００４５】
リアル回路では、入力レシーバー１からのＣＭＯＳレベルの大振幅の出力ｎ１ｂは、遅延量がＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２に入力され、ＣＭＯＳレベルの大振幅の出力ｎ４ｂは、リアル回路のオフチップドライバー３でＤ２ｒだけ遅れて小振幅の内部クロック信号ｎ５ｂとして出力される。
【００４６】
図２に示す波形図では、ダミー回路６ｂ通過後と、リアル回路通過時におけるミラー型同期回路２の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとして矢示されている。ｎ４ｂの立上がりから、リアル回路のオフチップドライバー３の遅延量Ｄ２ｒだけ遅れて、小信号の外部クロック信号ｎ０ｂと同期した小信号の内部クロック信号ｎ５ｂが出力される。なお、図２の波形図ではリアル回路とダミー回路の入力レシーバー１と４、及びオフチップドライバー３と５が入出力信号レベルを含めて同一であるため、Ｄ１ｒ＝Ｄ１ｄ、Ｄ２ｒ＝Ｄ２ｄとして波形図が示されている。
【００４７】
上記のように、第１の実施の形態では、ダミー回路を構成するオフチップドライバーと入力レシーバーの配置を従来と逆の順序に接続し、リアル回路を構成する入力レシーバーとオフチップドライバーを用いて、ダミー回路を通過する信号のレベル合わせと、このダミー回路を用いたミラー型同期回路の遅延量の設定とを同時に行うことにより、プロセス上のばらつきや電源変動等の影響が抑制された同期精度の高い同期信号発生回路を提供することができる。
【００４８】
すなわち、第１の実施の形態では、プロセス上のばらつきを生じてトランジスタのしきい値等が変化しても、リアル回路（ミラー型同期回路を除く）の遅延量の和Ｄ１ｒ＋Ｄ２ｒとダミー回路の遅延量の和Ｄ１ｄ＋Ｄ２ｄは、前記リアル回路とダミー回路が同じ回路の組み合わせで構成され、また、入出力の信号レベルも同じであるため、前記リアル回路とダミー回路の遅延量の差は変化しない。
【００４９】
同期信号発生回路の同期精度は、前記リアル回路とダミー回路の遅延量の絶対値よりもその差の変化に依存するので、第１の実施の形態の回路構成を用いれば同期精度の向上を図ることができる。
【００５０】
次に、図３乃至図６を用いて、本発明の第２の実施の形態について説明する。第２の実施の形態では、第１の実施の形態で説明したダミー回路を用いることにより、従来の同期信号発生回路の同期精度がどの程度向上するかを定量的に検討したシミュレーションの結果について説明する。
【００５１】
図３は、遅延量Ｄ１ｒのリアル回路の入力レシーバー１と、遅延量Ｄ１ｄのダミー回路６ｃの入力レシーバー４と、遅延量Ｄ２ｄのダミー回路６ｃのオフチップドライバー５と、ダミー回路６ｃの遅延量を調整する容量７と、遅延量Ｄ２ｒのリアル回路のオフチップドラバー３からなる従来の同期信号発生回路（ミラー型同期回路を除く）の回路構成を示す図である。
【００５２】
図４は、図３に示す従来の同期信号発生回路の回路構成において、ダミー回路の遅延量を調整する容量７のかわりに、その遅延量を補正するインバーターチエーン８が挿入されたものである。その他の構成は図３と同様であるため、対応する部分に同一の参照番号を付して詳細な説明を省略する。
【００５３】
図５は、本発明の同期信号発生回路に含まれる入力レシーバー１、４とオフチップドライバー３、５からなる回路構成を示す図であり、第１の実施の形態で説明したようにダミー回路６ｂのオフチップドライバー５が前段に、入力レシーバー４が後段に配置されている。図３、図４に示す従来のダミー回路６ｃ、６ｄの構成においては容量７とインバーターチェーン８が付加され、図５に示す本発明のダミー回路６ｂでは容量もインバーターチェーンも付加されない理由は次の通りである。
【００５４】
図３乃至図５において、リアル回路の入力レシーバー１とダミー回路の入力レシーバー４とは同一の回路であり、リアル回路のオフチップドライバー３とダミー回路のオフチップドライバー５もまた同一の回路であるとする。
【００５５】
しかし、図３、図４に示す従来のダミー回路の構成において、リアル回路の入力レシーバー１には小振幅の外部入力クロック信号が入力されるのに対して、ダミー回路の入力レシーバー４には、入力レシーバー１で増幅されたＣＭＯＳレベルの大振幅の信号が入力されるので、入力レシーバー４の遅延量Ｄ１ｄは入力レシーバー１の遅延量Ｄ１ｒよりも小さい。
【００５６】
また、図３、図４に示す従来のダミー回路の構成において、リアル回路のオフチップドライバー３からは、小振幅の内部クロック信号が出力されるのに対して、先に図９で説明したように、ダミー回路のオフチップドライバー５からはＣＭＯＳレベルの大振幅の信号が出力されるので、オフチップドライバー５の遅延量Ｄ２ｄはオフチップドライバー３の遅延量Ｄ２ｒよりも小さい。
【００５７】
したがって、図３、図４に示す従来のダミー回路の構成において、ダミー回路における遅延量の合計Ｄ１ｄ＋Ｄ２ｄはリアル回路（ミラー型同期回路を除く）における遅延量の合計Ｄ１ｒ＋Ｄ２ｒよりも小さいので、この遅延量の差を補正するために図３の容量７、又は図４のインバーターチェーン８が挿入される。
【００５８】
図５に示す本発明のダミー回路の構成では、先に図１を用いて説明したように、ダミー回路６ｂにおいて、オフチップドライバー５が前段に、入力レシーバー４が後段に配置されるため、リアル回路とダミー回路を構成するオフチップドライバー３と５、及びリアル回路とダミー回路を構成する入力レシーバー１と３の入出力信号レベルを互いに同一にすることができる。このため、従来の回路構成のように、リアル回路（ミラー型同期回路を除く）とダミー回路との間で遅延量の差を生じることはない。
【００５９】
プロセスバラツキが遅延量に与える影響を評価するために、図３乃至図５の回路を構成するｎチャネルトランジスタ（以下ｎ−ｃｈと呼ぶ）及びｐチャネルトランジスタ（以下ｐ−ｃｈと呼ぶ）の設計条件をそれぞれ標準条件（Ｎｏｍｉｎａｌ）、高速条件（Ｆａｓｔ）、及び低速条件（Ｓｌｏｗ）に変化させた場合の、前記図３乃至図５の回路における遅延量の差をシミュレーションにより求めた結果を図６に示す。ここで、標準条件、高速条件、低速条件の変化とは、回路を構成するトランジスタのゲート長やしきい値を、これらの条件に合わせて変化させることをいう。
【００６０】
図６において、
（ａ）ｎ−ｃｈ、ｐ−ｃｈが共にＮｏｍｉｎａｌ条件の場合をＮｏｍｉｎａｌ
（ｂ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｓｌｏｗの場合をｎＦｐＳ
（ｃ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｆａｓｔの場合をｎＳｐＦ
（ｄ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｆａｓｔの場合をｎＦｐＦ
（ｅ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｓｌｏｗの場合をｎＳｐＳ
としたときの（ａ）〜（ｅ）のプロセスバラツキに相当する変化が横軸に、図３乃至図５におけるリアル回路（ミラー型同期回路を除く）の遅延量Ｄ１ｒ＋Ｄ２ｒからダミー回路の遅延量Ｄ１ｄ＋Ｄ２ｄを差し引いた遅延量のずれが縦軸に示されている。
【００６１】
図６に示すシミュレーション結果から、図３、図４のダミー回路の構成について、前記遅延量のずれに対するプロセスバラツキの影響は大きいが、図５に示す本発明のダミー回路の構成では、前記遅延量のずれはプロセスバラツキにほとんど影響されないことがわかった。
【００６２】
次に、図７（ａ）、図７（ｂ）を用いて本発明の第３の実施の形態について説明する。第３の実施の形態では、第１の実施の形態で述べた同期信号発生回路の低消費電力化について説明する。先に述べたように、図１に示す第１の実施の形態の同期信号発生回路では、リアル回路のオフチップドライバー３とダミー回路６ｂのオフチップドライバー５は同一のものを用いることができる。
【００６３】
しかし、ダミー回路６ｂにおいては、前段のオフチップドライバー５の出力は、後段の入力レシーバー４に直接入力されるが、リアル回路のオフチップドライバー３から出力される信号は、容量の大きいチップ外へ出力されるので、大きな出力電流を必要とする。
【００６４】
したがって、これらを全く同一の回路にすれば、ダミー回路前段のオフチップドライバー５の出力電流が過大となり、オフチップドライバー５の内部で無駄な電力を消費するという問題がある。
【００６５】
そこで、図７（ａ）に示すリアル回路のオフチップドライバー３の回路要素を図７（ｂ）に示すようにスケーリングし、ダミー回路のオフチップドライバー５として用いる。次に、スケーリングの方法について具体的に説明する。
【００６６】
図７（ａ）はリアル回路におけるオフチップドライバー３の回路構成の一例を示す図である。図７（ａ）に示すオフチップドライバー３は、ソースが電源電圧Ｖccq に接続されたゲート幅Ｗp のｐチャネルトランジスタＱ1 、及びソースが電源電圧Ｖssq （０Ｖ）に接続されたゲート幅Ｗn のｎチャネルトランジスタＱ2 からなるＣＭＯＳインバーターと、互いに接続された両者の共通ドレインに一方の端子が接続された抵抗値Ｒの第１の抵抗と、この第１の抵抗の他方の端子と電源電圧Ｖccq ／２との間に接続された抵抗値Ｒの第２の抵抗と、前記第１の抵抗の他方の端子と電源電圧Ｖssq との間に接続された容量Ｃから構成される。
【００６７】
図７（ａ）に示すオフチップドライバー３の入力部は前記ｐチャネルトランジスタＱ1 とｎチャネルトランジスタＱ2 のゲートであり、ここに前段からのＣＭＯＳレベルの大振幅出力信号が入力される。また、オフチップドライバー３の出力部は前記第２の抵抗と容量の接続部であり、この出力部から小振幅の出力信号Ｖout が取り出される。
【００６８】
次に、図７（ｂ）に示すようにスケーリング比をａ（ａ＞１）とし、ＣＭＯＳインバーターを構成するｐチャネルトランジスタＱ1 のゲート幅をＷp ／ａ、ｎチャネルトランジスタＱ2 のゲート幅をＷn ／ａと小さくし、第１、第２の抵抗の抵抗値をＲ×ａと大きくし、容量をＣ／ａと小さくする。
【００６９】
このようにすれば、トランジスタのゲート幅が１／ａと小さくなり、また抵抗値がａ倍と大きくなるので、回路に流れる電流値Ｉを１／ａに抑制することができる。一方、Ｒ×Ｉで決まる出力電圧Ｖout の振幅は不変であるため、直接次段に接続される入力レシーバー４の入力インピーダンスが十分高ければ、ダミー回路におけるオフチップドライバー５の入出力信号レベルを、リアル回路におけるオフチップドライバーの入出力信号レベルと揃えることができる。
【００７０】
また、遅延量を決める時定数Ｒ×Ｃについてみれば、Ｒをａ倍、Ｃをａ分の１にすることで不変となる。このように、リアル回路のオフチップドライバー３をスケーリングすることで、ダミーのオフチップドライバー５を形成すれば、信号電圧の振幅レベルや遅延量を変えることなく、消費電流を抑制することが可能になる。
【００７１】
次に、図８を用いて、本発明の第４の実施の形態について説明する。第４の実施の形態では、第１の実施の形態で示したリアル回路、及びダミー回路のオフチップドライバーの消費電力を、第３の実施の形態に比べてさらに低減するための回路構成について説明する。
【００７２】
先に図７（ａ）、及び図７（ｂ）を用いて説明したリアル回路及びダミー回路のオフチップドライバー３及び５の回路構成では、小振幅の出力電圧Ｖout を得るために、Ｖccq ／２とＶccq 、Ｖssq との間にＣＭＯＳインバーターを介して貫通電流が流れる。
【００７３】
この貫通電流を避けるために、図７のＶccq ／２の電源と第２の抵抗を除去した回路を図８に示す。このようにすれば、Ｖccq ／２の電源が不要になると同時にＣＭＯＳインバーターの貫通電流を除去することができる。図８に示す回路では出力電圧Ｖout は小振幅ではなく、ＣＭＯＳレベルの大振幅の出力電圧Ｖout となるが、容量Ｃと抵抗Ｒの値を選択してＶout の立上がり時定数Ｒ×Ｃを調整することにより、ダミー回路においてオフチップドライバー５の後段に接続される入力レシーバー４での遅延量の短縮を補償することができる。
【００７４】
また、図８に示すオフチップドライバーの回路において、図７で説明した第３の実施の形態のスケーリングを同様に実施することができるので、両者を組み合わせることにより、さらに大幅な低消費電力化を達成することが可能になる。
【００７５】
なお、本発明は上記の実施の形態に限定されることはない。上記第３の実施の形態において、ダミー回路のオフチップドライバーを例としてリアル回路のオフチップドライバーをスケーリングすることを説明したが、同様に入力レシーバをスケーリングすれば、ダミー回路全体をリアル回路からスケーリングすることができる。
【００７６】
また、上記第４の実施の形態において、ダミー回路のオフチップドライバーを例としてリアル回路のオフチップドライバーの出力部の立ち上がりを可変にすることを説明したが、同様に入力レシーバの出力部の立ち上がりを可変にすれば、ダミー回路全体の遅延量を調整することができる。
【００７７】
また、上記第１乃至第４の実施の形態において、ＣＭＯＳ回路を基本とする同期信号発生回路の回路構成について説明したが、必ずしもＣＭＯＳ回路に限定されるものではない。バイポーラトランジスタで構成された相補型回路、又はＢｉ−ＣＭＯＳ型回路を基本とする同期信号発生回路についても同様に実施することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７８】
【発明の効果】
上述したように本発明の同期信号発生回路によれば、ダミー回路における信号の入力順をオフチップドライバー、入力レシーバーの順にして、オフチップドライバーと入力レシーバーとの間の信号を小振幅にし、リアル回路における入力レシーバーとオフチップドライバーの入出力部における信号レベルの関係と一致させれば、プロセスバラツキに対するリアル回路（ミラー型同期回路を除く）とダミー回路における遅延量の誤差を最小に抑えることができるので同期精度が向上し、高速なＩ／０を実現することが可能になる。
【００７９】
また、本発明のダミー回路におけるオフチップドライバーと入力レシーバーの配置に対応して、リアル回路のオフチップドライバーをスケーリングしてダミー回路のオフチップドライバーとすることにより、同期信号発生回路の低消費電力化を図ることができる。また、オフチップドライバーに含まれるＣＭＯＳインバーターの貫通電流を除去する回路構成とし、前記スケーリング方法を併用すれば、前記オフチップドライバーの回路構成を単純化すると同時に電源電圧の数を減らすことができるので、さらに大幅な低消費電力化を達成することできる。
【００８０】
なお、本発明の同期信号発生回路を用いることにより、同期速度が低下する恐れはなく、また、回路規模が大きくなることも、制御が複雑になることも全くない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期信号発生回路の構成を示す図。
【図２】本発明の第１の実施の形態に係る同期信号発生回路の動作波形を示す図。
【図３】シミュレーションに用いた従来の同期信号発生回路の構成部分を示す図。
【図４】シミュレーションに用いた従来の同期信号発生回路の他の構成部分を示す図。
【図５】シミュレーションに用いた本発明の同期信号発生回路の構成部分を示す図。
【図６】シミュレーションの結果を示す図。
【図７】オフチップドライバーの回路の一例を示す図であって、
（ａ）はスケーリング前の回路構成を示す図。
（ｂ）はスケーリング後の回路構成を示す図。
【図８】ダミー回路のオフチップドライバーの他の回路構成を示す図。
【図９】従来の同期信号発生回路の回路構成を示す図。
【図１０】従来の同期信号発生回路の動作波形を示す図。
【符号の説明】
１…入力レシーバー
２…ミラー型同期回路
３…リアル回路のオフチップドライバー
４…ダミー回路の入力レシーバー
５…ダミー回路のオフチップドライバー
６ａ…従来のダミー回路
６ｂ…本発明のダミー回路
６ｃ…容量を含む従来のダミー回路
６ｄ…インバーターチェーンを含む従来のダミー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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