(57)【特許請求の範囲】
【請求項１】
５×１０１３電荷キャリアｃｍ−３を上回るドーピング濃度を示す第１の導電型の半導体部（１）を備え、かつ２つの相互に反対側の面にそれぞれ少なくとも１つの電極（Ｅ、Ｃ）が設けられており、その際、電極（Ｅ）の少なくとも１つは、第１の導電型とは反対の第２の導電型の半導体ゾーン（１２）と接続している半導体構成素子において、半導体部（１）中に第２の導電型のゾーン（４）に対して間隔を置いて第２の導電型のゾーン（４）をウェル状に取り囲みかつそれぞれ少なくとも１箇所で第１の導電型の通路（８）により中断された第２の導電型の領域（７）が配置されており、かつ第２の導電型の領域（７）は、第２の導電型のゾーン（４）と半導体部（１）との間に形成されるｐｎ接合の遮断時に電荷キャリアに関して完全には空乏化されない程度に高くドープされている半導体構成素子。
【請求項２】
阻止電圧を高めるために第２の導電型の領域（７）は複数の箇所で第１の導電型の通路（８）により中断されている、請求項１記載の半導体構成素子。
【請求項３】
通路（８）は半導体部（１）のドリフト領域内に配置されている、請求項１又は２項記載の半導体構成素子。
【請求項４】
通路（８）は半導体部（１）の縁部領域に配置されている、請求項１から３までのいずれか１項記載の半導体構成素子。
【請求項５】
絶縁ゾーン（１０）が縁部ゾーンからの電荷キャリアの遮蔽のために配置されている、請求項１から４までのいずれか１項記載の半導体構成素子。
【請求項６】
少なくとも一方の表面内に弱いインジェクタ（２２）が配置されている、請求項１から５までのいずれか１項記載の半導体構成素子。
【請求項７】
弱いインジェクタ（２２）がショットキー遮断層である、請求項６記載の半導体構成素子。
【発明の詳細な説明】
【０００１】
本発明は、５×１０１３電荷キャリアｃｍ-３を上回るドーピング濃度のを示す第１の導電型の半導体部を備え、かつ相互に反対側の２つの表面上にそれぞれ少なくとも１つの電極が配置されており、その際、前記電極の少なくとも１つは第１の導電型とは反対の第２の導電型の半導体ゾーン（４）と接続する半導体構成素子に関する。本発明は特にこのような半導体構成素子のための縁部構造体に関する。
【０００２】
シリコン出力素子の最小の基底ドーピングは約８×１０１２電荷キャリアｃｍ-３であることは公知である。このような基底ドーピングの場合、ｐｎ接合を有する半導体部の容量阻止電圧は室温で１０ｋＶのオーダーにある。
【０００３】
単結晶シリコンの場合、熱的に発生された電子・正孔対の固有導電性密度（eigenleitende Dichte）もしくは固有密度（intrinsische Dichte）は３００゜Ｋで、つまり室温で約１．３８×１０１０電荷キャリアｃｍ-３である。１０１０電荷キャリアｃｍ-３のオーダーのこのような濃度は、ほぼ３桁ほど高い８×１０１２電荷キャリアｃｍ-３の基底ドーピングに比べて通常無視できる。
【０００４】
しかしながら、固有密度は温度と共に指数的に上昇し、低いドーピングの場合では固有密度が基底ドーピングを達成できることも考慮しなければならない。このように、１５０℃で（この場合「固有温度（intrinsische Temperatur）」）既に達成される固有密度は、例えば約１×１０１３電荷キャリアｃｍ-３の基底ドーピングに相当する。換言すると、半導体構成素子の温度が固有領域にある場合、逆方向電流は熱的に発生された電子・正孔対のために劇的に上昇する。9
この物理的基準値が、２０ｋＶまで及びそれを上回る電圧が生じる強電流工学における半導体構成素子の使用能自体を制限している。しかしながらこのような高電圧をコントロールするために、複数の半導体構成素子の直列回路が使用される。さらに、例えばシリコン中で１×１０１３ｃｍ-３電荷キャリアを下回る低い基底ドーピングを有する半導体構成素子の場合、固有密度が上昇することによる高い逆方向電流を回避するために、最大運転温度は約１００℃を上回らないことが留意される。
【０００５】
ＥＰ−Ｂ１−０３４４５１４からは半導体部を有するターンオフ可能なサイリスタは公知であり、このサイリスタは隣接するｐ型ベース層を備え、カソード側電極と接続したｎ型エミッタ層及び隣接するｎ型ベース層を備え、アノード側電極と接続したｐ型エミッタ層を有し、その際、前記のベース層はサイリスタの遮断状態で遮断されたｐｎ接合により相互に隔てられている。ベース層の一方はゲート電極を備えており、このゲート電極にサイリスタの遮断を引き起こす消弧電圧インパルスが供給可能である。ゲート電極が接続していないベース層中には、外部電位と接続されていない、ｐｎ接合に対してほぼ平行に延びる、前記ベース層に対して反対にドープされた、半導体部の厚さと比べて薄い半導体層が挿入されており、ｐｎ接合のこの間隔は、サイリスタの遮断時にこのｐｎ接合で構築され空間電荷ゾーンの最大フィールド強度が、遮断時に空乏化すべき電荷キャリアに関してなだれ降伏が生じる限界値を下回る値に制限される程度に短く選択されている。ベース層中に挿入され、このベース層に対して反対にドープされた半導体層は、貫通する凹設部を備えており、そのラテラル方向での寸法はそれぞれの隣接する、サイリスタの遮断時に構築する空間電荷ゾーンの厚さに比べて薄い。この凹設部はこの場合、この半導体層の格子状構造体が生じるように配置される。この凹設部によりサイリスタの点弧挙動が改善される。
【０００６】
本発明の課題は、高い固有温度の点で優れておりかつ印加電圧が高い場合でも大きな逆方向電流を遮断できる半導体構成素子を提供することである。
【０００７】
前記課題は冒頭に記載された種類の半導体構成素子において本発明により、半導体部中に第２の導電型のゾーンに対して間隔を置いて第２の導電型のゾーンがウェル状に取り囲みかつそれぞれ少なくとも１箇所で半導体部の通路により中断された第２の導電型の領域が設けられており、かつ第２の導電型の前記の領域は、第２の導電型のゾーンと半導体部との間に形成されたｐｎ接合の遮断時に電荷キャリアについて完全には空乏化されていない程度に前記の領域は高くドープされることにより解決される。
【０００８】
本発明は第１の導電型の半導体部を備えた半導体構成素子でもある。第１の導電型のこの半導体部中に第２の導電型の領域は、任意の数の第１の導電型のゾーンが半導体部中に存在するように埋め込まれており、前記のゾーンは５×１０１３電荷キャリアｃｍ-３より大きい基底ドーピングを有する。第１の導電型のこのゾーンは第２の導電型の領域を貫通する通路を介して相互に接続されている。第２の導電型の領域中のドーピング濃度は、この領域が半導が体構成素子の遮断時に電荷キャリアに関して完全には空乏化されない程度に規定される。
【０００９】
第２の導電型の領域は有利に間隔を開けてウェル状に第２の導電型のゾーンを囲むように配置され、第１の導電型の通路により中断されている。第１の導電型のゾーン中には遮断時に台形の拡がりを有する電場が発生し、その際、このような「台形フィールド強度（Feldstaerketrapez）」の長さは第１の導電型のそれぞれのゾーンの長さにより、つまり第２の導電型の隣接する２つの領域間の間隔によって規定される。第１の導電型のゾーンを相互に接続している第１の導電型の通路により中断されている第２の導電型の領域の数を高めることにより、任意の数の「台形フィールド強度」を相互に並べることができ、阻止電圧は相応して増大する。
【００１０】
半導体部中の、つまり第１の導電型のゾーン中の比較的高い基底ドーピングにより、固有温度は、それぞれ同等な遮断電圧を印加する場合、均一にドープされた半導体部よりも著しく高まる。それにより運転温度に関する前記した制限は最大１００℃下方に明らかに緩和される。
【００１１】
本発明による半導体構成素子の場合、半導体部は「台形フィールド強度」の直列接続により、半導体部の基底ドーピングひいては固有温度をもさらに減少させることなく実際に任意の阻止電圧を達成することができるように構成される。「台形フィールド強度」のこの直列接続は、空間電荷ゾーンのための電圧の深さとして作用するフィールド環系を有する縁部構造体の場合と比較可能である。
【００１２】
第２の導電型の領域は有利に、半導体部の容量中で臨界フィールド強度を上回る電場のピーク値を回避するために、個々の台形フィールド強度の空間電荷ゾーンが半導体部の表面にもしくは第２の導電型のウェル状に配置された領域の次の「層」にまで達するように設計されている。
【００１３】
第２の導電型の領域の間を通る第１の導電型の通路は、前記したように、第２の導電型の領域により作り出された第１の導電型のゾーンと接続し、その結果、駆動電流は通路を通して流れることができる。この通路はその内部で電場のピークが生じないように設計されるのが好ましい。
【００１４】
半導体構成素子の縁部領域の電荷キャリアを遮蔽するために半導体部中へはなお例えば二酸化ケイ素層からなる絶縁ゾーンを組み込むことができる。
【００１５】
本発明は有利にダイオード、サイリスタ、トランジスタ、ＩＧＢＴ及びその他の公知の半導体−出力構成素子に適用可能である。
【００１６】
次に、図面を用いて本発明をさらに詳説する。
【００１７】
図面中には相互に対応する部材はそれぞれ同じ符号を備えている。同様に図面中では見やすくするために全ての断面部材は実際にハッチングして示されている。
【００１８】
さらに、図示された実施例においてもちろんそれぞれの導電型は逆であってもよい。
【００１９】
図１はｎ＋導電型半導体基板２及びｎ-導電型半導体層３からなる半導体部１を示し、これは５×１０１３電荷キャリアｃｍ-３又はそれ以上の基底ドーピングを有する。
【００２０】
カソードＫは半導体基板２と接続しており、アノードＡはｐ＋導電型ゾーンと接続している。
【００２１】
フィールドプレート５は、詳細に示されていない例えば二酸化ケイ素からなる絶縁層上又は絶縁層中の半導体部１の上側に配置されている。さらに、ｎ＋導電型保護リング６が半導体部１のフィールドプレート５に向う表面中に埋め込まれている。この保護リング６はフィールドプレート５と同様にダイオードの縁部領域での破壊強度を高めるために用いられる。
【００２２】
本発明の場合、ｐ導電型領域７が配置され、この領域はゾーン４を間隔を置いてウェル状に取り囲み、かつゾーン４の下方のドリフト領域において通路８により中断されており、この通路によりアノードＡとカソードＫとの間の駆動電流が流れることができる。
【００２３】
領域７は、遮断時に電荷キャリアに関してアノードＡとカソードＫとの間に阻止電圧を印加する場合に電荷キャリアにより完全には空乏化されない程度に高くドープされている。
【００２４】
図２は本発明のもう一つの実施例を示し、この実施例は、領域７が縁部領域においても多数の通路８により中断されていることにより図１の実施例とは異なっている。同様に通路８の一つで点線９により「台形フィールド強度」が示されている。この台形フィールド強度の長さは領域７の間の半導体部１の長さにより、つまり第１の導電型の通路８の幅により決定される。つまり台形フィールド強度の長さは第２の導電型の隣接する２つの領域の間の間隔に依存する。第２の導電型の領域７の数を相応して高めることにより、実際に任意の数の台形フィールド強度を相互に並べることができ、このことは阻止電圧を相応して高めることになる。
【００２５】
図３は本発明のもう一つの実施例を示し、この場合、図１の実施例と同じように、縁部領域でｐ導電型領域８が連続しているため、通路８は単にダイオードのドリフト範囲内に存在しているだけである。それ以外にここではなお例えば二酸化ケイ素からなる絶縁ゾーン１０が設けられており、この絶縁ゾーン１０はゾーン４の下側の領域をリング状に取り囲み、電荷キャリアを縁部領域から遮蔽する。それに応じてフィールドプレート５はこの実施例の場合配置されていない。
【００２６】
図４はエミッタ電極Ｅ、ゲート電極Ｇ及びコレクタ電極Ｃを備えたＭＯＳ電界効果トランジスタを示す。コレクタ電極Ｃはｐ＋導電型ゾーン１１と接続しており、エミッタ電極Ｅはｐ導電型ゾーン１２及びｎ導電型ゾーン１３と接続しており、ゲート電極Ｇはゾーン１２により形成された通路領域の上方にあり、通常は例えば二酸化ケイ素からなる絶縁層により半導体部から隔てられている。この実施例の場合、図２と同様にｐ導電型領域７は間隔を置いてウェル状にゾーン１２及び１３を取り囲み、半導体部２の通路８により隔てられている。さらに、このＭＯＳ電界効果トランジスタの縁部領域ではなおフィールドプレート５が破壊強度を高めるために設けられている。
【００２７】
図５は、図４のＭＯＳ電界効果トランジスタに一致するがフィールドプレートを有していないＭＯＳ電界効果トランジスタを備えた本発明のもう一つの実施例を示す。
【００２８】
フィールドプレート５は図１及び２に示したように、ｐ導電型領域５と接続することができる。これは図４に示されているようにフロート状であってもよい。
【００２９】
図６は本発明のもう一つの実施例を示し、この場合、半導体部は半導体層３の代わりに複数の多様にドープされたエピタキシャル層１６、１７及び１８からなり、これらの層の間にそれぞれ領域７が例えばイオン注入により導入されている。この関連で、図１〜５の前記の実施例においてここの領域５はここの、同じにドープされた層の相応する析出及びイオン注入工程により作成することができることが解る。さらに、図６の実施例において、ソース−メタライジング層１９、二酸化ケイ素からなる絶縁層２０、例えばドーピングされた多結晶シリコンからなるゲート電極２１及びｐ導電型ゾーン２２が示されている。このｐ導電型ゾーン２２の代わりに、弱いインジェクタ、例えばショットキー遮断層が設けられていてもよい。このゾーン２２は基板２と同様に層厚を有していてもよく又はそれよりも厚くてもよい。
【図面の簡単な説明】
【図１】  構造化された半導体部を備えかつ縁部領域で連続する第２の導電型の領域を備えたダイオードの断面図
【図２】  構造化された半導体部を備えかつ縁部領域で中断された第２の導電型の領域を備えたダイオードの断面図
【図３】  構造化された半導体部を備えかつ縁部領域で連続する第２の導電型の領域並びに縁部領域の電荷キャリアを遮蔽するために組み込まれた絶縁ゾーンを備えたダイオードの断面図
【図４】  構造化された半導体部を備えかつ縁部領域で中断された第２の導電型の領域を備えたＭＯＳ電界効果トランジスタの断面図
【図５】  構造化された半導体部を備えかつ縁部領域で中断された第２の導電型の領域を備え、その際、図４のＭＯＳ電界効果トランジスタとは反対にフィールドプレートを備えていないＭＯＳ電界効果トランジスタの断面図
【図６】  インジェクタを有するＭＯＳ電界効果トランジスタの断面図
【符号の説明】
１  半導体部、  ４  ゾーン、  ７  領域、  ８  通路、  １０  絶縁ゾーン
【図１】
0003853595.tif 000002
【図２】
0003853595.tif 000003
【図３】
0003853595.tif 000004
【図４】
0003853595.tif 000005
【図５】
0003853595.tif 000006
【図６】
0003853595.tif 000007