(57)【特許請求の範囲】
【請求項１】
入力クロック信号を遅延させ遅延クロック信号を供給する可変遅延回路と、該入力クロック信号と該遅延クロック信号との何れか一方を選択して供給するクロック制御回路と、該クロック制御回路から供給されるクロック信号に同期して半導体装置の外部に出力すべきデータを出力する出力回路と、該可変遅延回路の遅延量を調整するＤＬＬ回路を含み、該ＤＬＬ回路は、該可変遅延回路の遅延量を調整する遅延制御回路と、該クロック制御回路を制御して該入力クロック信号と該遅延クロック信号との何れか一方を選択させるクロック選択回路を含み、該クロック選択回路が該入力クロック信号を選択するときには該遅延量が増加しないように該遅延制御回路を制御することを特徴とする半導体装置。
【請求項２】
前記クロック選択回路は、前記入力クロック信号と前記遅延クロック信号とで位相を比較して位相の早い方を選択する信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＤＬＬ回路は、前記入力クロック信号を分周する分周器と、該分周器で分周された信号に基づいて該遅延制御回路を制御するループ制御部を含み、前記クロック選択回路は前記入力クロックを選択した場合に該分周器の分周率を上げることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記遅延制御回路が前記可変遅延回路に最大の遅延量を設定した場合にはオーバーフロー状態として前記分周器の分周率を上げることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記クロック選択回路は、前記入力クロック信号の所定のタイミングから固定遅延時間遅れた第１のタイミングを示す第１の信号と、前記入力クロック信号の該所定のタイミングから該入力クロック信号の周期に比例した遅延時間遅れた第２のタイミングを示す第２の信号とに関して、該第１のタイミングと該第２のタイミングとを比較して、該第２のタイミングが遅い場合には該入力クロック信号を選択することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ＤＬＬ回路は、前記入力クロック信号を分周する分周器と、該分周器で分周された信号に基づいて該遅延制御回路を制御するループ制御部を含み、前記クロック選択回路は前記入力クロックを選択した場合に該分周器の分周率を上げることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記遅延制御回路が前記可変遅延回路に最大の遅延量を設定した場合にはオーバーフロー状態として前記分周器の分周率を上げることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記分周器は第３の信号と前記第２の信号を生成し、該第３の信号を前記固定遅延時間だけ遅延させて前記第１の信号を生成する固定遅延回路を更に含むことを特徴とする請求項６記載の半導体装置。
【請求項９】
クロックタイミングを調整するＤＬＬ回路と、入力クロック信号と該ＤＬＬ回路が調整した遅延クロック信号との何れか一方を選択するクロック制御回路と、該クロック制御回路が選択したクロック信号に同期して半導体装置の外部に出力すべきデータを出力する出力回路を含み、該入力クロック信号が選択されるときには該遅延クロック信号の遅延量が増加しないように該ＤＬＬ回路を制御することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくはＤＬＬ（Delay Locked Loop ）回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置に於いては、ＤＬＬ回路によりクロック信号のタイミングを制御することが行われる。
図１１は、ＤＬＬ回路をタイミング安定化回路としてデータ出力に用いた構成例を示す図である。図１１の回路は、入力回路５０１、可変遅延回路５０２、クロック制御回路５０３、配線遅延５０４、出力回路５０５、分周器５０６、位相比較器５０７、遅延制御回路５０８、可変遅延回路５０９、ダミークロック制御回路５１０、ダミー配線遅延５１１、ダミー出力回路５１２、ダミー負荷回路５１３、ダミー入力回路５１４、及びオーバーフロー検出器５１５を含む。
【０００３】
入力回路５０１に入力されたクロック信号ＣＬＫは、参照基準電圧と比較されて、内部クロック信号ｉ−ｃｌｋとして入力回路５０１から出力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回路５０２によって適当な遅延量だけ遅延されて、クロック制御回路５０３及び配線遅延５０４を介して、データ出力回路５０５に入力される。データ出力回路５０５では、供給された内部クロック信号を同期信号として用いて、出力すべきデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、出力回路５０５から半導体装置の外部にデータＤＱとして供給される。
【０００４】
クロック信号ＣＬＫ入力から出力回路５０５までの経路には、回路固有の遅延が発生するため、出力回路５０５から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。この出力回路５０５から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器５０７、遅延制御回路５０８、及び可変遅延回路５０９からなるＤＬＬ回路が用いられる。
【０００５】
内部クロック信号ｉ−ｃｌｋは、分周器５０６で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが生成される。内部クロック信号ｉ−ｃｌｋと同位相のダミークロック信号ｄ−ｃｌｋは、可変遅延回路５０９に供給される。可変遅延回路５０９は、可変遅延回路５０２と同一の遅延量だけダミークロック信号ｄ−ｃｌｋを遅延するように制御される。可変遅延回路５０９から出力される遅延されたダミークロック信号ｄ−ｄｌｌ−ｃｌｋは、クロック制御回路５０３及び配線遅延５０４と同一の遅延特性を有するダミークロック制御回路５１０及びダミー配線遅延５１１を介して、出力回路５０５を模擬するダミー出力回路５１２に供給される。ダミー出力回路５１２から出力されるクロック信号は、出力回路５０５の外部負荷を模擬する負荷回路５１３と、入力回路５０１と同一の遅延特性を有するダミー入力回路５１４とを介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして位相比較器５０７に入力される。
【０００６】
位相比較器５０７は、参照クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器５０７は、遅延制御回路５０８を介して可変遅延回路５０９の遅延量を制御する。これによって、ダミー出力回路５１２から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【０００７】
可変遅延回路５０２、クロック制御回路５０３、配線遅延５０４、及び出力回路５０５の総遅延量は、可変遅延回路５０９、ダミークロック制御回路５１０、ダミー配線遅延５１１、及びダミー出力回路５１２の総遅延量と同一である。また内部クロック信号ｉ−ｃｌｋとダミークロック信号ｄ−ｃｌｋとの位相は同一である。従って、ダミー出力回路５１２から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、出力回路５０５から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【０００８】
例えば、参照クロック信号ｃ−ｃｌｋの立ち上がりエッジが、クロック信号ＣＬＫの１サイクル分だけダミークロック信号ｄ−ｃｌｋの立ち上がりエッジから遅れている場合、ダミー出力回路５１２から出力されるクロック信号の立ち上がりエッジは、クロック信号ＣＬＫの立ち上がりエッジと同一のタイミングとなる。この場合を図１２に示す。この場合、データＤＱは、クロック信号ＣＬＫの立ち上がりエッジに同期して出力されることになる。
【０００９】
このとき電源電圧の変動や温度変動等により、入力回路５０１、可変遅延回路５０２、クロック制御回路５０３、配線遅延５０４、及び出力回路５０５の特性が変化しても、ダミー入力回路５１４、可変遅延回路５０９、ダミークロック制御回路５１０、ダミー配線遅延５１１、及びダミー出力回路５１２の特性も同様に変化する。従って、出力回路５０５から外部に出力されるデータＤＱは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００１０】
また遅延制御回路５０８は、最大遅延に設定されるとこれを検出する。遅延制御回路５０８が制御する可変遅延回路５０２及び５０９は所定段数の遅延素子列からなり、使用可能な遅延素子の段数には最大限度がある。この最大限度の遅延量に設定されると、可変遅延回路５０２及び５０９は、それ以上に遅延量を大きくすることは出来ない。この場合には遅延制御回路５０８からの最大遅延検出信号に基づいて、オーバーフロー検出回路５１５が、オーバーフロー信号を生成する。このオーバーフロー信号は、クロック制御回路５０３に供給される。
【００１１】
クロック制御回路５０３は、オーバーフロー信号が供給されると、可変遅延回路５０２からの遅延クロック信号ｄｌｌ−ｃｌｋではなく、可変遅延回路５０２をバイパスした内部クロック信号ｉ−ｃｌｋを選択して、配線遅延５０４を介して出力回路５０５に内部クロック信号ｉ−ｃｌｋを供給する。
【００１２】
【発明が解決しようとする課題】
図１１の構成に於いては、参照クロック信号ｃ−ｃｌｋの位相を内部クロック信号ｉ−ｃｌｋと所定の位相関係に設定することで、出力回路５０５から出力されるデータＤＱが、クロック信号ＣＬＫの立ち上がりエッジから１＋ｍ（ｍ＜１）サイクルだけ遅れて出力されるように制御する。例えば、クロック信号ＣＬＫのサイクルが１０ｎｓでｍが１／４の場合、クロック信号ＣＬＫのある立ち上がりエッジから１２．５ｎｓ後（外見上は２．５ｎｓ後）にデータＤＱが出力される。例えばクロック信号ＣＬＫの周期が長くなり２０ｎｓになると、２５ｎｓ後（外見上は５ｎｓ後）にデータＤＱが出力されることになる。
【００１３】
このように長周期の場合、可変遅延回路５０２からの遅延クロック信号ｄｌｌ−ｃｌｋは、内部クロック信号ｉ−ｃｌｋよりも１サイクル以上位相が遅れた状態になる可能性がある。このとき遅延クロック信号ｄｌｌ−ｃｌｋではなく、内部クロック信号ｉ−ｃｌｋをクロック制御回路５０３で選択して、内部クロック信号ｉ−ｃｌｋを用いたタイミングでデータＤＱを出力すれば、例えば３ｎｓ程度の遅れでデータＤＱを出力することが可能になる。なるべく早いタイミングでデータＤＱをアクセスできた方がよいことを考えると、このように長い周期のクロック信号ＣＬＫの場合には、内部クロック信号ｉ−ｃｌｋを選択して、そのタイミングでデータを出力することが望ましい。
【００１４】
しかしながら、遅延クロック信号ｄｌｌ−ｃｌｋが内部クロック信号ｉ−ｃｌｋよりも１サイクル以上位相が遅れた場合には内部クロック信号ｉ−ｃｌｋを選択するようにすると、内部クロック信号ｉ−ｃｌｋを用いてデータＤＱの出力を行っているにも関わらず、ＤＬＬ回路が動作し続けるために、無駄な電力を消費することになる。
【００１５】
またＤＬＬ回路が動作し続けることによって、可変遅延回路５０２及び５０９の遅延量を不必要に増加させることになる。この場合、後ほど短い周期のクロック信号に変更したときに、大きな遅延量から１段ずつ遅延量を減らしていくことになり、ＤＬＬ回路がロックオンするまでに多くのクロックサイクルが必要になる。
【００１６】
従って本発明は、ＤＬＬ回路に於いて、無駄な電力消費量を削減すると共に長周期から短周期のクロック信号に変えたときのロックオンまでの時間を短縮した半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１の発明に於ては、半導体装置は、入力クロック信号を遅延させ遅延クロック信号を供給する可変遅延回路と、該入力クロック信号と該遅延クロック信号との何れか一方を選択して供給するクロック制御回路と、該クロック制御回路から供給されるクロック信号に同期して半導体装置の外部に出力すべきデータを出力する出力回路と、該可変遅延回路の遅延量を調整するＤＬＬ回路を含み、該ＤＬＬ回路は、該可変遅延回路の遅延量を調整する遅延制御回路と、該クロック制御回路を制御して該入力クロック信号と該遅延クロック信号との何れか一方を選択させるクロック選択回路を含み、該クロック選択回路が該入力クロック信号を選択するときには該遅延量が増加しないように該遅延制御回路を制御することを特徴とする。
【００１８】
上記発明に於いては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於いて可変遅延回路の遅延量を増加させるインクリメント動作を停止することが出来る。従ってＤＬＬ回路に於ける電力消費量を削減できると共に、後ほど短い周期のクロック信号が入力された場合に、ロックオンまでに要する時間を短縮することが出来る。
【００１９】
請求項２の発明に於ては、請求項１記載の半導体装置に於て、前記クロック選択回路は、前記入力クロック信号と前記遅延クロック信号とで位相を比較して位相の早い方を選択する信号を出力することを特徴とする。上記発明に於いては、入力クロック信号と遅延クロック信号との間で位相を比較することで、入力クロック信号の周期が所定の周期よりも長いか否かを判断して、何れのクロック信号を選択するかを決定することが出来る。
【００２０】
請求項３の発明に於ては、請求項１又は２記載の半導体装置に於て、前記ＤＬＬ回路は、前記入力クロック信号を分周する分周器と、該分周器で分周された信号に基づいて該遅延制御回路を制御するループ制御部を含み、前記クロック選択回路は前記入力クロックを選択した場合に該分周器の分周率を上げることを特徴とする。
【００２１】
上記発明に於いては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於ける分周器の分周率を上げることで、無駄な電力消費を避けることが出来る。請求項４の発明に於ては、請求項３記載の半導体装置に於て、前記遅延制御回路が前記可変遅延回路に最大の遅延量を設定した場合にはオーバーフロー状態として前記分周器の分周率を上げることを特徴とする。
【００２２】
上記発明に於いては、可変遅延回路がオーバーフロー状態になったときに無駄な電力消費を避けることが出来る。
請求項５の発明に於ては、請求項１記載の半導体装置に於て、前記クロック選択回路は、前記入力クロック信号の所定のタイミングから固定遅延時間遅れた第１のタイミングを示す第１の信号と、前記入力クロック信号の該所定のタイミングから該入力クロック信号の周期に比例した遅延時間遅れた第２のタイミングを示す第２の信号とに関して、該第１のタイミングと該第２のタイミングとを比較して、該第２のタイミングが遅い場合には該入力クロック信号を選択することを特徴とする。
【００２３】
上記発明に於いては、固定遅延時間が示す時間間隔と入力クロック信号の周期に比例する時間間隔とを比較することで、入力クロック信号の周期が所定の周期よりも長いか否かを判断して、何れのクロック信号を選択するかを決定することが出来る。請求項６の発明に於ては、請求項５記載の半導体装置に於て、前記ＤＬＬ回路は、前記入力クロック信号を分周する分周器と、該分周器で分周された信号に基づいて該遅延制御回路を制御するループ制御部を含み、前記クロック選択回路は前記入力クロックを選択した場合に該分周器の分周率を上げることを特徴とする。
【００２４】
上記発明に於いては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於ける分周器の分周率を上げることで、無駄な電力消費を避けることが出来る。請求項７の発明に於ては、請求項６記載の半導体装置に於て、前記遅延制御回路が前記可変遅延回路に最大の遅延量を設定した場合にはオーバーフロー状態として前記分周器の分周率を上げることを特徴とする。
【００２５】
上記発明に於いては、可変遅延回路がオーバーフロー状態になったときに無駄な電力消費を避けることが出来る。
請求項８の発明に於ては、請求項６記載の半導体装置に於て、前記分周器は第３の信号と前記第２の信号を生成し、該第３の信号を前記固定遅延時間だけ遅延させて前記第１の信号を生成する固定遅延回路を更に含むことを特徴とする。
【００２６】
上記発明に於いては、分周器が生成する信号を基にして、固定遅延時間が示す時間間隔と入力クロック信号の周期に比例する時間間隔とを比較することが出来る。請求項９の発明に於ては、半導体装置は、クロックタイミングを調整するＤＬＬ回路と、入力クロック信号と該ＤＬＬ回路が調整した遅延クロック信号との何れか一方を選択するクロック制御回路と、該クロック制御回路が選択したクロック信号に同期して半導体装置の外部に出力すべきデータを出力する出力回路を含み、該入力クロック信号が選択されるときには該遅延クロック信号の遅延量が増加しないように該ＤＬＬ回路を制御することを特徴とする。
【００２７】
上記発明に於いては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於いるインクリメント動作を停止することが出来る。従ってＤＬＬ回路に於ける電力消費量を削減できると共に、後ほど短い周期のクロック信号が入力された場合に、ロックオンまでに要する時間を短縮することが出来る。
【００２８】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明によるＤＬＬ回路を備えた半導体装置の実施例を示す構成図である。図１の半導体装置は、入力回路１１、可変遅延回路１２、クロック制御回路１３、配線遅延１４、出力回路１５、分周器１６、位相比較器１７、遅延制御回路１８、可変遅延回路１９、ダミークロック制御回路２０、ダミー配線遅延２１、ダミー出力回路２２、ダミー負荷回路２３、ダミー入力回路２４、オーバーフロー検出器２５、及びクロック選択回路３０を含む。
【００２９】
入力回路１１に入力されたクロック信号ＣＬＫは、参照基準電圧と比較されて、内部クロック信号ｉ−ｃｌｋとして入力回路１１から出力される。内部クロック信号ｉ−ｃｌｋは、可変遅延回路１２によって適当な遅延量だけ遅延されて、クロック制御回路１３及び配線遅延１４を介して、データ出力回路１５に入力される。データ出力回路１５では、供給された内部クロック信号を同期信号として用いて、出力すべきデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、出力回路１５から半導体装置の外部にデータＤＱとして供給される。
【００３０】
クロック信号ＣＬＫ入力から出力回路１５までの経路には、回路固有の遅延が発生するため、出力回路１５から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。この出力回路１５から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器１７、遅延制御回路１８、及び可変遅延回路１９からなるＤＬＬ回路が用いられる。
【００３１】
内部クロック信号ｉ−ｃｌｋは、分周器１６で分周され、ダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが生成される。内部クロック信号ｉ−ｃｌｋと同位相のダミークロック信号ｄ−ｃｌｋは、可変遅延回路１９に供給される。可変遅延回路１９は、可変遅延回路１２と同一の遅延量だけダミークロック信号ｄ−ｃｌｋを遅延するように制御される。可変遅延回路１９から出力される遅延されたダミークロック信号ｄ−ｄｌｌ−ｃｌｋは、クロック制御回路１３及び配線遅延１４と同一の遅延特性を有するダミークロック制御回路２０及びダミー配線遅延２１を介して、出力回路１５を模擬するダミー出力回路２２に供給される。ダミー出力回路２２から出力されるクロック信号は、出力回路１５の外部負荷を模擬する負荷回路２３と、入力回路１１と同一の遅延特性を有するダミー入力回路２４とを介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして位相比較器１７に入力される。
【００３２】
位相比較器１７は、参照クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器１７は、遅延制御回路１８を介して可変遅延回路１９の遅延量を制御する。これによって、ダミー出力回路２２から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００３３】
可変遅延回路１２、クロック制御回路１３、配線遅延１４、及び出力回路１５の総遅延量は、可変遅延回路１９、ダミークロック制御回路２０、ダミー配線遅延２１、及びダミー出力回路２２の総遅延量と同一である。また内部クロック信号ｉ−ｃｌｋとダミークロック信号ｄ−ｃｌｋとの位相は同一である。従って、ダミー出力回路２２から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、出力回路１５から外部に出力されるデータＤＱもまた、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【００３４】
このとき電源電圧の変動や温度変動等により、入力回路１１、可変遅延回路１２、クロック制御回路１３、配線遅延１４、及び出力回路１５の特性が変化しても、ダミー入力回路２４、可変遅延回路１９、ダミークロック制御回路２０、ダミー配線遅延２１、及びダミー出力回路２２の特性も同様に変化する。従って、出力回路１５から外部に出力されるデータＤＱは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００３５】
また遅延制御回路１８は、最大遅延に設定されるとこれを検出する。遅延制御回路１８が制御する可変遅延回路１２及び１９は所定段数の遅延素子列からなり、使用可能な遅延素子の段数には最大限度がある。この最大限度の遅延量に設定されると、可変遅延回路１２及び１９は、それ以上に遅延量を大きくすることは出来ない。この場合には遅延制御回路１８からの最大遅延検出信号に基づいて、オーバーフロー検出回路２５が、オーバーフロー信号ＯＦを生成する。このオーバーフロー信号ＯＦは、クロック制御回路１３に供給される。
【００３６】
クロック制御回路１３は、オーバーフロー信号が供給されると、可変遅延回路１２からの遅延クロック信号ｄｌｌ−ｃｌｋではなく、可変遅延回路１２をバイパスした内部クロック信号ｉ−ｃｌｋを選択して、配線遅延１４を介して出力回路１５に内部クロック信号ｉ−ｃｌｋを供給する。
クロック選択回路３０は、内部クロック信号ｉ−ｃｌｋと遅延クロック信号ｄｌｌ−ｃｌｋとを、位相に関して比較する。この比較は、内部クロック信号ｉ−ｃｌｋのあるサイクルに着目した場合に、可変遅延回路１２で遅延された遅延クロック信号ｄｌｌ−ｃｌｋの対応するサイクルと、内部クロック信号ｉ−ｃｌｋの次のサイクルとに関して行われる。これによって、遅延クロック信号ｄｌｌ−ｃｌｋが内部クロック信号ｉ−ｃｌｋよりも１サイクル以上位相が遅れているか否かを判定する。１サイクル以上位相が遅れている場合には、クロック制御回路３０は、クロックセレクト信号ＣＫＳをＨＩＧＨにする。クロックセレクト信号ＣＫＳは、クロック制御回路１３、分周器１６、及び位相比較器１７に供給される。
【００３７】
クロック制御回路１３は、クロックセレクト信号ＣＫＳがＨＩＧＨになると、オーバーフロー信号が供給された場合と同様の動作を行う。即ち、可変遅延回路１２からの遅延クロック信号ｄｌｌ−ｃｌｋではなく、可変遅延回路１２をバイパスした内部クロック信号ｉ−ｃｌｋを選択して、配線遅延１４を介して出力回路１５に内部クロック信号ｉ−ｃｌｋを供給する。
【００３８】
分周器１６は、クロックセレクト信号ＣＫＳがＨＩＧＨになると、分周率を上げる（或いは分周動作を停止しても良い）。これによって、遅延クロック信号ｄｌｌ−ｃｌｋではなく内部クロックｉ−ｃｌｋを選択して、そのタイミングに基づいてデータＤＱを出力している場合に於いて、ＤＬＬ回路での無駄な電力消費を削減することが出来る。
【００３９】
位相比較器１７は、クロックセレクト信号ＣＫＳがＨＩＧＨになると、遅延制御回路１８のインクリメント動作を停止させる。即ち、位相比較器１７の位相比較結果に従って、遅延制御回路１８が可変遅延回路１２及び１９の遅延量を調整するが、クロックセレクト信号ＣＫＳがＨＩＧＨになった場合には、遅延制御回路１８が可変遅延回路１２及び１９の遅延量を増加させる動作を停止させる。これによって無駄な消費電力を削減できると共に、長い周期のクロックから短い周期のクロックに変化した場合に、ロックオンまでに必要以上のサイクル数を費やすことがない。
【００４０】
またオーバーフロー検出器２５からのオーバーフロー信号ＯＦは、分周器１６にも供給される。分周器１６は、オーバーフロー信号ＯＦを受け取ると、分周率を上げる。これによって、オーバーフローが生じて遅延クロック信号ｄｌｌ−ｃｌｋではなく内部クロックｉ−ｃｌｋを選択して、そのタイミングに基づいてデータＤＱを出力している場合に於いて、ＤＬＬ回路での無駄な電力消費を削減することが出来る。
【００４１】
図２は、クロック選択回路３０の回路構成を示す回路図である。
図２のクロック選択回路３０は、分周器３１及び３２と、位相比較器３３とを含む。分周器３１は、入力回路１１から内部クロック信号ｉ−ｃｌｋを受け取り、１／ｎに分周する。分周器３２は、可変遅延回路１２から遅延クロック信号ｄｌｌ−ｃｌｋを受け取り、１／ｎに分周する。分周器の構成は、従来技術の範囲内であるので詳細な回路構成は省略する。
【００４２】
位相比較器３３は、インバータ４１乃至４３、ＮＯＲ回路４４、及びＮＡＮＤ回路４５乃至５１を含む。
位相比較器３３は、内部クロック信号ｉ−ｃｌｋを分周した信号ｉ−ｃｌｋ−ｄｉｖと、遅延クロック信号ｄｌｌ−ｃｌｋを分周した信号ｄｌｌ−ｃｌｋ−ｄｉｖとを受け取り、信号ｉ−ｃｌｋ−ｄｉｖ及び信号ｄｌｌ−ｃｌｋ−ｄｉｖの何れの立ち上がりエッジが先であるかを判断する。
【００４３】
例えば信号ｉ−ｃｌｋ−ｄｉｖの立ち上がりエッジが先行する場合には、ＮＡＮＤ回路４６及び４７からなるラッチは信号ｉ−ｃｌｋ−ｄｉｖの立ち上がりエッジをラッチして、その出力Ｌ１及びＬ２はそれぞれＬＯＷ及びＨＩＧＨとなる。その後、両方の信号ｉ−ｃｌｋ−ｄｉｖ及びｄｌｌ−ｃｌｋ−ｄｉｖがＨＩＧＨになると、ＮＡＮＤ回路４５の出力がＬＯＷとなり、ＮＯＲ回路４４の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路４４からの出力は、ＮＡＮＤ回路４８及び４９からなるゲートを開き、ラッチ出力Ｌ１及びＬ２が反転されてＮＡＮＤ回路５０及び５１からなるラッチに入力される。従って、ＮＡＮＤ回路５０及び５１からなるラッチの出力ＣＫＳはＨＩＧＨになる。
【００４４】
このように信号ｉ−ｃｌｋ−ｄｉｖの立ち上がりエッジが先行する場合には、クロックセレクト信号ＣＫＳはＨＩＧＨになる。逆に信号ｄｌｌ−ｃｌｋ−ｄｉｖの立ち上がりエッジが先行する場合には、ラッチ出力Ｌ１及びＬ２はＨＩＧＨ及びＬＯＷとなるので、クロックセレクト信号ＣＫＳはＬＯＷになる。
【００４５】
図３は、クロック選択回路３０の動作を説明するタイミングチャートである。図３に示されるように、内部クロック信号ｉ−ｃｌｋを例えば１／２分周して信号ｉ−ｃｌｋ−ｄｉｖを生成し、また遅延クロック信号ｄｌｌ−ｃｌｋを１／２分周して信号ｄｌｌ−ｃｌｋ−ｄｉｖを生成する。そして信号ｉ−ｃｌｋ−ｄｉｖと信号ｄｌｌ−ｃｌｋ−ｄｉｖとの立ち上がりエッジ間で位相を比較して、何れの位相が進んでいるかを判定する。この判定結果に基づいて、クロックセレクト信号ＣＫＳを制御する。図３には、内部クロック信号ｉ−ｃｌｋの方が位相が早い場合を示す。
【００４６】
図４は、クロック制御回路１３の回路構成を示す回路図である。
図４のクロック制御回路１３は、ＮＯＲ回路６１、インバータ６２、ＮＡＮＤ回路６３乃至６５を含む。ＮＯＲ回路６１に入力されるクロックセレクト信号ＣＫＳ或いはオーバーフロー信号ＯＦがＨＩＧＨになると、インバータ６２の出力がＨＩＧＨになり、内部クロック信号ｉ−ｃｌｋが選択されて、配線遅延回路１４へ供給される。クロックセレクト信号ＣＫＳ及びオーバーフロー信号ＯＦが共にＬＯＷの場合、遅延信号ｄｌｌ−ｃｌｋが選択されて、配線遅延回路１４へ供給される。
【００４７】
図５は、分周器１６の構成を示す構成図である。
図５の分周器１６は、図１１の分周器５０６、１／ｎ分周器７１、ＡＮＤ回路７２及び７３、及びＯＲ回路７４を含む。
１／ｎ分周器７１は、供給される内部クロック信号ｉ−ｃｌｋを１／ｎに分周する通常の分周器であり、ＯＲ回路７４に入力されるロックオン信号ＪＳＴ、クロックセレクト信号ＣＫＳ、及びオーバーフロー信号ＯＦの何れかがＨＩＧＨになると動作する。ここでロックオン信号ＪＳＴは、ＤＬＬ回路がロックオンしたときにＨＩＧＨになる信号であり、後ほど説明する。１／ｎ分周器７１が動作しない状態では、その出力ＮはＨＩＧＨに固定された状態にある。
【００４８】
図６は、図５の分周器１６の動作を説明するタイミング図である。
図５を参照して、分周器５０６は、分周信号Ｄ及びＣを出力する。この分周信号Ｄ及びＣは、１／ｎ分周器７１が動作しない状態（出力ＮがＨＩＧＨに固定された状態）では、ダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋと同一である。図６に示されるように１／ｎ分周器７１が動作すると、出力Ｎが内部クロック信号ｉ−ｃｌｋのｎ倍の周期でＨＩＧＨ及びＬＯＷを繰り返す。出力ＮがＨＩＧＨの場合のみ、ＡＮＤ回路７２及び７３は、分周信号Ｄ及びＣをダミークロック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋとして出力する。
【００４９】
このようにして、ロックオン信号ＪＳＴ、クロックセレクト信号ＣＫＳ、及びオーバーフロー信号ＯＦの何れかがＨＩＧＨになった場合には、分周器１６の分周比を上げることが可能になる。図７は、位相比較器１７の回路構成を示す回路図である。図７の位相比較器１７は、エッジタイミング比較回路１３０、バイナリカウンタ１６０、及びパルス生成回路１８０を含む。
【００５０】
エッジタイミング比較回路１３０は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５乃至１４８、ＮＯＲ回路１４９、ＮＡＮＤ回路１５０、及びインバータ１５１を含む。バイナリカウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ１６９乃至１７１を含む。パルス生成回路１８０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバータ１８７乃至１９２、及びインバータ１９３を含む。
【００５１】
エッジタイミング比較回路１３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。入力信号Ｓ１が、ダミー入力回路２４（図１）からのダミークロック信号ｄ−ｉ−ｃｌｋに対応し、入力信号Ｓ２が、分周器１６からの参照クロック信号ｃ−ｃｌｋに対応する。
【００５２】
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路１３１及び１３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷとなり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路１４９からの出力は、ＮＡＮＤ回路１３７乃至１４０からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至１４４からなる２つのラッチに入力される。従って、ＮＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路１４３及び１４４からなるラッチの出力φｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００５３】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路１８０のＮＡＮＤ回路１８１が出力をＬＯＷに変化させることになる。なおクロックセレクト信号ＣＫＳがＨＩＧＨである場合には、ＮＡＮＤ回路１８１の出力はＨＩＧＨのまま固定である。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８２が出力をＬＯＷに変化させることになる。
【００５４】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力をＨＩＧＨのまま変化させない。
【００５５】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図７の位相比較回路１７は出力φSO、φSE、φRO、及びφREを生成しない構成となっている。またこのときエッジタイミング比較回路１３０のＮＡＮＤ回路１５０及びインバータ１５１が、φｃ及びφｄのＡＮＤ演算をし、その結果をロックオン信号ＪＳＴとして出力する。このロックオン信号ＪＳＴがＨＩＧＨになると、ＤＬＬ回路がロックオンしたことを示す。
【００５６】
バイナリカウンタ１６０は、エッジタイミング比較回路１３０のＮＡＮＤ回路１３６からの信号を１／２分周して、分周信号Ｄ１をインバータ１７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ１７０から出力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ１６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００５７】
パルス信号生成回路１８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路１８１の出力がインバータ１８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路１８０は、信号φSO及びφSEとして、交互にＨＩＧＨパルスを出力することになる。
【００５８】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路１８２の出力がインバータ１８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び１８６に供給される。ＮＡＮＤ回路１８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路１８０は、信号φRO及びφREとして、交互にＨＩＧＨパルスを出力することになる。
【００５９】
これらの信号φSO、φSE、φRO、及びφREが、図１の遅延制御回路１８に供給される。ダミークロック信号ｄ−ｉ−ｃｌｋが先行している場合には、信号φSO及びφSEが遅延制御回路１８に供給され、遅延量を増加する方向に変化させる。参照クロックｃ−ｃｌｋが先行している場合には、信号φRO及びφREが遅延制御回路１８に供給され、遅延量を減少させる方向に変化させる。
【００６０】
但しクロックセレクタ信号ＣＫＳがＨＩＧＨの場合には、上述のように、ＮＡＮＤ回路１８１の出力がＨＩＧＨに固定されるため、信号φSO及びφSEはＬＯＷに固定される。従って、遅延制御回路１８が、可変遅延回路１２及び１９の遅延量を増加させることはない。
図８は、可変遅延回路の回路構成を示す回路図である。図１の可変遅延回路１２及び１９は、図８に示すように同一の回路構成を有する。
【００６１】
図８の可変遅延回路は、複数のインバータ１０１、複数のインバータ１０２、複数のインバータ１０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ回路１０５を含む。ある一つのインバータ１０３と対応する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を構成し、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、遅延制御回路１８から供給される制御信号であり、詳しくは後ほど説明する。制御信号ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯＷである信号である。
【００６２】
入力として供給される入力信号ＳＩは、複数のインバータ１０１を介して、複数のＮＡＮＤ回路１０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介して、入力信号ＳＩは、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで構成される遅延素子列に入力される。入力信号ＳＩは、遅延素子列を伝播して、更に複数のインバータ１０２を通過した後に、出力信号ＳＯとして出力される。従って、制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号の位置に応じて、入力信号ＳＩが通過する遅延素子の段数が異なることになる。この位置によって、入力信号ＳＩをどの程度遅延させるのかを制御することが出来る。
【００６３】
図９は、遅延制御回路１８の回路構成を示す回路図である。遅延制御回路１８は、前述の制御信号ＴＣ１乃至ＴＣ８を生成する。
遅延制御回路１８は、ＮＯＲ回路１２１−１乃至１２１−８、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７−８を含む。リセット信号ＲがＬＯＷにされると、遅延制御回路１８はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００６４】
この初期状態では、図９に示されるように、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−１がオンになる。このときＮＭＯＳトランジスタ１２６−１がオンであるので、ＮＡＮＤ回路１２３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−１とインバータ１２２−１からなるラッチに保持される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２がＨＩＧＨになる。
【００６５】
次に信号線Ｂに信号φSOのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−２がオンになる。このときＮＭＯＳトランジスタ１２６−２がオンになっているので、ＮＡＮＤ回路１２３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２とインバータ１２２−２からなるラッチに保持される。またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００６６】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力ＴＣ１乃至ＴＣ８のうちで、２つＨＩＧＨである隣接する出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。このようにして生成された制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路１２及び１９に供給することで、位相調整対象である信号の遅延量を自由に調整することが出来る。
【００６７】
図９の遅延制御回路１８の動作説明から分かるように、インバータ１２２−８の出力がＨＩＧＨとなるのは、制御信号ＴＣ１乃至ＴＣ８のうちで制御信号ＴＣ７及びＴＣ８がＨＩＧＨである状態から、更に遅延を増やすために信号線ＢにφSOのパルスが供給されて、これによって制御信号ＴＣ７がＬＯＷに転じた状態である。この状態は、遅延制御回路１８がオーバーフローを起こした状態に対応する。従って、インバータ１２２−８の出力信号によって、オーバーフローが発生したか否かを判断することが出来る。即ち、インバータ１２２−８からの出力をオーバーフロー検出回路２５（図１）に供給すれば、オーバーフロー信号ＯＦを生成することが出来る。信号論理としては、インバータ１２２−８の出力の論理が、そのままオーバーフロー信号ＯＦの論理に対応する。
【００６８】
図１０は、本発明によるＤＬＬ回路を備えた半導体装置の別の実施例を示す構成図である。図１０に於いて、図１と同一の構成要素は同一の番号で参照され、その説明は省略される。
図１０の半導体装置は、図１のクロック選択回路３０の替わりに、クロック選択回路３０Ａを含む。また更に固定遅延回路２９を含む。固定遅延回路２９は、分周器からのダミークロック信号ｄ−ｃｌｋを、固定遅延量だけ遅延させて固定遅延クロック信号ｆｉｘｄ−ｃｌｋを生成する。固定遅延回路２９は、遅延素子列からなる通常の遅延回路であり、その回路構成については省略する。
【００６９】
クロック選択回路３０Ａは、図２の位相比較器３３と同一の構成でよく、固定遅延クロック信号ｆｉｘｄ−ｃｌｋと参照クロック信号ｃ−ｃｌｋとの間で、立ち上がりエッジ同士の位相を比較する。固定遅延回路２９の固定遅延量を適当な値に設定しておくと、クロック信号ＣＬＫの周期が短いときには常に参照クロック信号ｃ−ｃｌｋの立ち上がりエッジの方が、固定遅延クロック信号ｆｉｘｄ−ｃｌｋの立ち上がりエッジよりも先行する。ある周期よりもクロック信号ＣＬＫの周期が長くなると、参照クロック信号ｃ−ｃｌｋの立ち上がりエッジが、固定遅延クロック信号ｆｉｘｄ−ｃｌｋの立ち上がりエッジよりも遅れることになる。従って、固定遅延クロック信号ｆｉｘｄ−ｃｌｋと参照クロック信号ｃ−ｃｌｋとの間で、立ち上がりエッジ同士の位相を比較すれば、クロック信号ＣＬＫの周期が所定周期よりも短いか長いかを判定することが出来る。
【００７０】
なお上記のようにしてクロック信号ＣＬＫの周期の判定が可能であるのは、参照クロック信号ｃ−ｃｌｋの立ち上がりエッジが、ダミークロック信号ｄ−ｃｌｋの立ち上がりエッジと比較して、クロック信号ＣＬＫの周期に比例した遅延時間だけ遅れるように、参照クロック信号ｃ−ｃｌｋが生成されるからである。
クロック選択回路３０Ａは、このようにしてクロック信号ＣＬＫの周期が所定周期よりも短いか長いかを判定して、この判定結果に従ってクロックセレクト信号ＣＫＳを生成する。生成されたクロックセレクト信号ＣＫＳは、図１の実施例の場合と同様に、クロック制御回路１３、分周器１６、及び位相比較器１７に供給される。
【００７１】
以上、本発明を実施例に基づいて説明したが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で、自由に変形・変更が可能なものである。
【００７２】
【発明の効果】
請求項１の発明に於ては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於いて可変遅延回路の遅延量を増加させるインクリメント動作を停止することが出来る。従ってＤＬＬ回路に於ける電力消費量を削減できると共に、後ほど短い周期のクロック信号が入力された場合に、ロックオンまでに要する時間を短縮することが出来る。
【００７３】
請求項２の発明に於ては、入力クロック信号と遅延クロック信号との間で位相を比較することで、入力クロック信号の周期が所定の周期よりも長いか否かを判断して、何れのクロック信号を選択するかを決定することが出来る。請求項３の発明に於ては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於ける分周器の分周率を上げることで、無駄な電力消費を避けることが出来る。
【００７４】
請求項４の発明に於ては、可変遅延回路がオーバーフロー状態になったときに無駄な電力消費を避けることが出来る。
請求項５の発明に於ては、固定遅延時間が示す時間間隔と入力クロック信号の周期に比例する時間間隔とを比較することで、入力クロック信号の周期が所定の周期よりも長いか否かを判断して、何れのクロック信号を選択するかを決定することが出来る。
【００７５】
請求項６の発明に於ては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於ける分周器の分周率を上げることで、無駄な電力消費を避けることが出来る。請求項７の発明に於ては、可変遅延回路がオーバーフロー状態になったときに無駄な電力消費を避けることが出来る。
【００７６】
請求項８の発明に於ては、分周器が生成する信号を基にして、固定遅延時間が示す時間間隔と入力クロック信号の周期に比例する時間間隔とを比較することが出来る。
請求項９の発明に於ては、入力クロック信号と遅延クロック信号とのうちで入力クロック信号を選択して、データ出力の際の同期信号として用いる場合、ＤＬＬ回路に於いるインクリメント動作を停止することが出来る。従ってＤＬＬ回路に於ける電力消費量を削減できると共に、後ほど短い周期のクロック信号が入力された場合に、ロックオンまでに要する時間を短縮することが出来る。
【図面の簡単な説明】
【図１】本発明によるＤＬＬ回路を備えた半導体装置の実施例を示す構成図である。
【図２】クロック選択回路の回路構成を示す回路図である。
【図３】クロック選択回路の動作を説明するタイミングチャートである。
【図４】クロック制御回路の回路構成を示す回路図である。
【図５】分周器の構成を示す構成図である。
【図６】図５の分周器の動作を説明するタイミング図である。
【図７】位相比較器の回路構成を示す回路図である。
【図８】可変遅延回路の回路構成を示す回路図である。
【図９】遅延制御回路の回路構成を示す回路図である。
【図１０】本発明によるＤＬＬ回路を備えた半導体装置の別の実施例を示す構成図である。
【図１１】ＤＬＬ回路をタイミング安定化回路としてデータ出力に用いた構成例を示す図である。
【図１２】図１１のＤＬＬ回路の動作を示すタイミング図である。
【符号の説明】
１１  入力回路
１２  可変遅延回路
１３  クロック制御回路
１４  配線遅延
１５  出力回路
１６  分周器
１７  位相比較器
１８  遅延制御回路
１９  可変遅延回路
２０  ダミークロック制御回路
２１  ダミー配線遅延
２２  ダミー出力回路
２３  ダミー負荷回路
２４  ダミー入力回路
２５  オーバーフロー検出器
３０  クロック選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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