(57)【特許請求の範囲】
【請求項１】
シリアルバスと接続されて、シリアルバス上を伝送された他ノード機器からのパケットの伝送信号を受信し、受信データに変換したり、送信データを伝送信号に変換してシリアルバス上に出力したりする物理レイヤ回路と、物理レイヤ回路と接続されてシリアルバス試験用のコントローラの指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データをハンドシェイク用の制御信号データとともに物理レイヤ回路に出力したり、物理レイヤ回路から受信データをハンドシェイク用の制御信号データとともに入力し、所定の受信パケットを取り出してシリアルバス試験用のコントローラに出力するリンクレイヤ回路と、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを一時記憶するキャプチャメモリと、物理レイヤ回路とリンクレイヤ回路を結ぶ信号線に接続されて、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むデータ抽出・書き込み回路と、を備え、シリアルバス試験用のコントローラはキャプチャメモリに書き込まれたパケットを対象として所望の試験用の処理を行うシリアルバス試験器において、キャプチャメモリに一時記憶されたパケットのインデックス情報を一時記憶するインデックスメモリと、
データ抽出・書き込み回路から、該データ抽出・書き込み回路の抽出したデータとキャプチャメモリへの書き込み位置を入力しながらパケットを判別し、パケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析をし、パケット別にインデックス情報をインデックスメモリに記憶させるインデックス情報解析回路と、
を備え、
シリアルバス試験用のコントローラはキャプチャメモリに書き込まれたパケットを対象にして所望の試験用の処理を行う際、まず、インデックスメモリに記憶されたパケット別のインデックス情報を対象にして所望のパケットを検索してインデックス情報を得るとともに所望のパケットのキャプチャメモリ上の記憶位置を判別し、キャプチャメモリから所望のパケットのデータを読み出すようにしたこと、
を特徴とするシリアルバス試験器。
【請求項２】
データ抽出・書き込み回路は、所望の基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしたこと、
を特徴とする請求項１記載のシリアルバス試験器。
【請求項３】
データ抽出・書き込み回路は、
基準タイミング用のパケットを指定するデータを設定する基準パケット指定データ設定回路と、
物理レイヤ回路とリンクレイヤ回路の間で送受されるデータと基準パケット指定データを比較する比較回路を含み、
抽出したデータと基準パケット指定データが一致したときを基準タイミングとして、基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしたこと、
を特徴とする請求項１記載のシリアルバス試験器。
【請求項４】
インデックス情報には、パケットの種類とキャプチャメモリ上での記憶位置に加えて、パケットのヘッダ情報の一部または全部が含まれること、
を特徴とする請求項１または２または３記載のシリアルバス試験器。
【請求項５】
インデックス情報には、パケットの転送速度が含まれること、  を特徴とする請求項１または２または３または４記載のシリアルバス試験器。
【請求項６】
インデックス情報には、パケットのエラーの有無が含まれること、
を特徴とする請求項１または２または３または４記載のシリアルバス試験器。
【請求項７】
シリアルバス試験用のコントローラは、キャプチャメモリに記憶された任意のパケットを対象にして解析した結果を、当該パケットのインデックス情報としてインデックスメモリに追加するようにしたこと、
を特徴とする請求項１または２または３または４または５または６記載のシリアルバス試験器。
【請求項８】
シリアルバスと接続されて、シリアルバス上を伝送された他ノード機器からのパケットの伝送信号を受信し、受信データに変換したり、送信データを伝送信号に変換してシリアルバス上に出力したりする物理レイヤ回路と、物理レイヤ回路と接続されてシリアルバス試験用の外部コントローラの指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データ列をハンドシェイク用の制御信号データとともに物理レイヤ回路に出力したり、物理レイヤ回路から受信データ列をハンドシェイク用の制御信号データとともに入力し、所定の受信パケットを取り出してシリアルバス試験用の外部コントローラに出力するリンクレイヤ回路と、データを一時記憶するキャプチャメモリと、物理レイヤ回路とリンクレイヤ回路を結ぶ信号線に接続されて、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むデータ抽出・書き込み回路と、を備え、シリアルバス試験用の外部コントローラがキャプチャメモリに書き込まれたパケットを対象として所望の試験用の処理を行えるようにしたシリアルバス試験器において、
キャプチャメモリに一時記憶されたパケットのインデックス情報を一時記憶するインデックスメモリと、
データ抽出回路から、該データ抽出回路の抽出したデータとキャプチャメモリへの書き込み位置を入力しながらパケットを判別し、パケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析をし、パケット別にインデックス情報をインデックスメモリに記憶させるインデックス情報解析回路と、
を備え、
インデックスメモリに記憶されたパケットのインデックス情報をシリアルバス試験用の外部コントローラが読み出し自在としたこと、
を特徴とするシリアルバス試験器。
【請求項９】
データ抽出・書き込み回路は、所望の基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしたこと、
を特徴とする請求項８記載のシリアルバス試験器。
【請求項１０】
データ抽出・書き込み回路は、
基準タイミング用のパケットを指定するデータを設定する基準パケット指定データ設定回路と、
物理レイヤ回路とリンクレイヤ回路の間で送受されるデータと基準パケット指定データを比較し、一致したときを基準タイミングとして、基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしたこと、
を特徴とする請求項８記載のシリアルバス試験器。
【請求項１１】
インデックス情報には、パケットの種類とキャプチャメモリ上での記憶位置に加えて、パケットのヘッダ情報の一部または全部が含まれること、
を特徴とする請求項８または９または１０記載のシリアルバス試験器。
【請求項１２】
インデックス情報には、パケットの転送速度が含まれること、  を特徴とする請求項８または９または１０または１１記載のシリアルバス試験器。
【請求項１３】
インデックス情報には、パケットのエラーの有無が含まれること、
を特徴とする請求項８または９または１０または１１記載のシリアルバス試験器。
【請求項１４】
インデックスメモリには、シリアルバス試験用の外部コントローラにより、キャプチャメモリに記憶された任意のパケットを対象にして解析した結果を、当該パケットのインデックス情報としてインデックスメモリに追加可能としたこと、
を特徴とする請求項８または９または１０または１１または１２または１３記載のシリアルバス試験器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリアルバス試験器に係り、とくに、シリアルバスを伝送される大量のパケットの試験用の処理を迅速に実行可能なシリアルバス試験器に関する。
【０００２】
【従来の技術】
近年、パソコン本体に、プリンタ、ディジタルカメラ、外付型ハードディスク等をディジーチェーンまたはツリー構造に接続し、任意のノード機器間で高速通信を可能としたＩＥＥＥ１３９４と呼ばれるシリアルバス（以下、「高速シリアルバス」という）が実用化された。この高速シリアルバスは、小型なケーブルを用いて非常に多数のノード機器を接続することができ、かつ、動画データ等の大容量のデータも円滑に転送できるという特徴を持つ。
【０００３】
図１８に高速シリアルバスの接続例を示す。図１８において、高速シリアルバス１は、シリアルバスケーブル１1 〜１n-1 により複数のノード機器２1 〜２n がシリアル接続されて成り、各ノード機器２i は、上位のコントローラ３i の指示に従い、ハードレベルでシリアル通信のプロトコル制御を行う物理レイヤ回路４i とリンクレイヤ回路５i を有している。物理レイヤ回路４i はシリアルバスケーブル１i-1 、１i と接続されており、シリアルバスケーブル１i-1 （または１i ）の上を伝送された他ノード機器からの伝送信号を受信すると、同一の伝送信号をシリアルバスケーブル１i （または１i-1 ）に出力するとともに、受信データに変換し、リンクレイヤ回路５i に出力する。また、リンクレイヤ回路５i から送信データを入力すると、伝送信号に変換し、シリアルバスケーブル１i と１i-1 に出力する。
【０００４】
リンクレイヤ回路５i は上位のコントローラ３i の指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データを物理レイヤ回路４i に出力する。具体的には、125 マイクロ秒周期での転送が保証されたアイソクロナスパケットの場合、データ長、チャンネル番号、同期化コードを含むヘッダ情報と実データをコントローラ３i から受け取ると、計算により求めた誤り検出用のヘッダＣＲＣ（巡回冗長チェック）データ、データＣＲＣデータ等を附加しながら４バイトの整数倍から成る所定のフォーマットのアイソクロナスパケットを生成し（図１９参照）、先頭から２ビットずつ（100Mbit/s の転送速度の場合）、または４ビットずつ（200Mbit/s の転送速度の場合）、または１バイトずつ（400Mbit/s の転送速度の場合）に分けた送信データを物理レイヤ回路４i に出力する。非同期で転送されるアシンクロナスパケットの場合、チャンネル番号の代わりに、送信先ノード機器のノードＩＤ（送信先ＩＤ）と送信元ノード機器のノードＩＤ（送信元ＩＤ）がヘッダに加わるなどの相違が有る（図２０参照）。
【０００５】
また、リンクレイヤ回路５i は物理レイヤ回路４i から受信データを入力すると、自ノードで取り込むべき受信パケットを取り出し、ヘッダＣＲＣデータ、データＣＲＣデータなどの誤り検出データを用いてエラーの有無を判別し、エラーが無ければコントローラ３i に出力する。例えば、ヘッダＣＲＣエラーの有無は、ヘッダを構成する各バイトデータから計算したヘッダＣＲＣの値がヘッダに付加されていたヘッダＣＲＣデータと一致するか否かで判定し、データＣＲＣエラーの有無は、データブロックを構成する各バイトデータから計算したデータＣＲＣの値がデータブロックに付加されていたデータＣＲＣデータと一致するか否かで判定する。リンクレイヤ回路５i と物理レイヤ回路４i は３本の制御線CTL0、CTL1、LReqを介して制御信号データを受授し、ハンドシェイクしながら８本のデータ線Ｄ0 〜Ｄ7 の内、Ｄ0 とＤ1 の２本（100Mbit/s の転送速度の場合）、またはＤ0 〜Ｄ3 の４本（200Mbit/s の場合）、またはＤ0 〜Ｄ7 の８本（400Mbit/s 以上）を用いて送信データまたは受信データを受授する。物理レイヤ回路４i は送信時にバス調停を行ったり、リンクレイヤ回路５i との間で授受する制御信号データや送受信データに同期したクロックSCLKを出力する機能も有する。
【０００６】
高速シリアルバスに接続される種々のノード機器の動作試験を行うためのシリアルバス試験器が開発されている。このシリアスバス試験器は、図１８の符号２n に示す如く、他のノード機器と同様に１つのノード機器としてバス接続されており、また、例えばマイコンで構成されたバス試験用のコントローラ３n 、リンクレイヤ回路５n 、物理レイヤ回路４n 、メモリ１０、表示装置１１、操作パネル１２などを有している。例えば、チャンネル番号１でアイソクロナス転送を行うノード機器２1 の試験をしたい場合、メモリ１０には予めノード機器２1 の試験に用いる各種テストデータ、ノード機器２1 がアイソクロナス転送を行うチャンネル番号、ノード機器２1 のノードＩＤ、シリアスバス試験器２n のノードＩＤ等を記憶しておく。
【０００７】
操作パネル１２でノード機器２1 にデータ転送を指示すると、コントローラ３n はメモリ１０を参照して、転送速度（ここでは100Mbit/s とする）、ノード機器２1 のノードＩＤである送信先ＩＤ、シリアスバス試験器２n のノードＩＤである送信元ＩＤ、アシンクロナスパケットのデータ長を含むヘッダ情報と、データ転送命令を含む実データをリンクレイヤ回路５n へ出力する。リンクレイヤ回路５n はヘッダＣＲＣデータ、データＣＲＣデータなどを附加しながら所定のフォーマットのアシンクロナスパケット（図２０参照）を生成するとともに、制御線LReqを通じて物理レイヤ回路４n に高速シリアルバス１の使用権の確保の要求と転送速度を通知し、物理レイヤ回路４n が高速シリアルバスへのアクセスの調停に勝ち、制御線CTL0、CTL1を通じて転送許可を与えると、リンクレイヤ回路５n はクロックSCLKで見て或る複数クロック数分だけ（CTL0、CTL1）＝（０１）、データ線Ｄ0 〜Ｄ7 を全て０とし、しかるのち、クロックSCLKに同期させてデータ線Ｄ0 とＤ1 を用いてアシンクロナスパケットの先頭から２ビットずつに分けた送信データを物理レイヤ回路４n に出力する（この際、リンクレイヤ回路５n は（CTL0、CTL1）＝（１０）を出力することで送信データ出力中であることを示す）。
【０００８】
送信データを入力した物理レイヤ回路４n は、規格に従った電気的な送信信号に変換し、高速シリアルバスへ出力する。
リンクレイヤ回路５n が１パケット分の送信データ出力を終え、他に送信すべきパケットが無いとき、リンクレイヤ回路５n は（CTL0、CTL1）を（１０）から（００）にして送信完了を示し、該信号を受けて物理レイヤ回路４n は他の処理に移行する。
【０００９】
シリアルバス試験器２n から送信されたアシンクロナスパケットの伝送信号を受信したノード機器２1 が100Mbit/s の転送速度でアイソクロナスパケットの伝送信号を一定周期で送信したとき、他の全てのノード機器２2 〜２n の物理レイヤ回路４2 〜４n が受信し、受信データに変換してリンクレイヤ回路５2 〜５n に出力する（この際、物理レイヤ回路４2 〜４n は制御線CTL0、CTL1を通じて（CTL0、CTL1）＝（１０）を出力することで受信データ出力中であることを示す）。
【００１０】
リンクレイヤ回路５2 〜５n は、制御線CTL0、CTL1に受信データ出力中であることを示す制御信号データが現れているとき、クロックSCLKに同期して受信データを入力してパケットの種別を解析し、アイソクロナスパケットなので、ヘッダに含まれるチャンネル番号が上位のコントローラから受信を指示されたものかチェックする。指示されたものでなければ受信パケットを無視し、指示されたものであればヘッダＣＲＣデータ、データＣＲＣデータを用いてヘッダとデータブロックのエラーの有無をチェックし、受信パケットにエラーがなければ上位のコントローラに出力する。シリアルバス試験器２n では、ヘッダに含まれるチャンネル番号がコントローラ３n により予め受信が指定されたものであり、ヘッダと実データにエラーがなかったとき、リンクレイヤ回路５n はノード機器２1 からの受信パケットをコントローラ３n に出力し、コントローラ３n はメモリ１０に記憶させる。ノード機器２1 からアイソクロナスパケットが繰り返し受信される度に、同様の処理を繰り返す。
操作パネル１２で表示が指示されれば、コントローラ３n はメモリ１０に記憶された受信パケットを表示装置１１に表示させ、作業者がチェック可能とする。
【００１１】
ここで、高速シリアルバス１に接続されたノード機器の試験を行う際、試験対象のノード機器が正しくパケットを送受信しているかチェックする必要が有るが、このためには、高速シリアルバス１上を伝送される全てのパケットをモニタしなければならない。
リンクレイヤ回路には物理レイヤ回路から入力した受信データ列より、全ての受信パケットを取り込み、コントローラに出力するスヌープ機能を持つものがあるが、コントローラが大量のパケットを取り込みながら、平行して他ノード機器宛に所望のパケットを送信させようとすると、極めて高い処理速度が必要となり、構成上の負担が大きい。また、リンクレイヤ回路のスヌープ機能で取り込んだパケットには送信パケットが含まれていないため、シリアルバス上を伝送される全てのパケットを時系列順でモニタすることができない。
【００１２】
この点に鑑み、本願発明者は先に簡単な構成で、高速シリアルバス１上を伝送される全てのパケットを時系列順でモニタ可能としたシリアルバス試験器を発明した（特願平１０−１２４０９９号）。このシリアルバス試験器は、図２１の符号２n に示す如く、物理レイヤ回路４n とリンクレイヤ回路５n の間に、これらの間で送受されるデータを抽出し、キャプチャメモリ３０に書き込むパケット取り込み回路３２を設けたものである。パケット取り込み回路３２はシリアルバス試験開始後、物理レイヤ回路４n とリンクレイヤ回路５n の間で送受される内、事前にコントローラ３n により基準パケット設定回路２７に設定された所望の基準パケットの指定データから一定の時間関係にある一連のデータを抽出してキャプチャメモリ３０に記憶させる。しかるのち、高速シリアルバス１の試験用のコントローラ３n がキャプチャメモリ３０を対象にしてパケットの種別、転送速度、パケットの長さ、チャンネル番号、送信先ＩＤ、送信元ＩＤ、ヘッダＣＲＣエラーの有無、データＣＲＣエラーの有無等の各種解析をして解析結果をメモリ１０に記憶させるとともに、解析結果とパケットの内容を表示装置１１に表示させるようにしてある。
【００１３】
【発明が解決しようとする課題】
ところで、近年はディジタルビデオカメラで撮影した大量の動画データ（ＭＰＥＧ１、ＭＰＥＧ２）をＭＰＥＧ−ＴＳ（エムペグトランスポートストリーム）と呼ばれる規格に基づきＩＥＥＥ１３９４のシリアルバスを用いてパソコンやディジタル録画装置に転送したり、ＳＢＰ−２（シリアルバスプロトコル２）と呼ばれる規格に基づきＩＥＥＥ１３９４のシリアルバスを介して光ディスク装置やハードディスク装置をアクセスする場面が多くなってきている。ＭＰＥＧ−ＴＳではパケットという単位より遙に大きな単位のデータを集めないと規格との整合性が評価できず、ＳＢＰ２でも長時間、シリアルバスを伝送されるパケットを収集しないと規格との整合性が評価できない。
【００１４】
このため、図２１のキャプチャメモリ３０には数十Ｍバイト以上の大容量のものを使用する必要があった。この場合、キャプチャメモリ３０にデータを取り込んだあと、シリアルバス試験用のコントローラ３n がキャプチャメモリ３０内のパケットの解析を実行するのに多大の時間が掛かり、所望パケットの解析結果を表示できるまで数分から十数分も掛かってしまうという問題があった。
本発明は上記した従来技術の問題に鑑み、キャプチャメモリに取り込んだデータの解析を迅速に実行できるシリアルバス試験器を提供することを、その目的とする。
【００１５】
【課題を解決するための手段】
本発明の請求項１記載のシリアルバス試験器では、シリアルバスと接続されて、シリアルバス上を伝送された他ノード機器からのパケットの伝送信号を受信し、受信データに変換したり、送信データを伝送信号に変換してシリアルバス上に出力したりする物理レイヤ回路と、物理レイヤ回路と接続されてシリアルバス試験用のコントローラの指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データをハンドシェイク用の制御信号データとともに物理レイヤ回路に出力したり、物理レイヤ回路から受信データをハンドシェイク用の制御信号データとともに入力し、所定の受信パケットを取り出してシリアルバス試験用のコントローラに出力するリンクレイヤ回路と、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを一時記憶するキャプチャメモリと、物理レイヤ回路とリンクレイヤ回路を結ぶ信号線に接続されて、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むデータ抽出・書き込み回路と、を備え、シリアルバス試験用のコントローラはキャプチャメモリに書き込まれたパケットを対象として所望の試験用の処理を行うシリアルバス試験器において、キャプチャメモリに一時記憶されたパケットのインデックス情報を一時記憶するインデックスメモリと、データ抽出・書き込み回路から、該データ抽出・書き込み回路の抽出したデータとキャプチャメモリへの書き込み位置を入力しながらパケットを判別し、パケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析をし、パケット別にインデックス情報をインデックスメモリに記憶させるインデックス情報解析回路と、を備え、シリアルバス試験用のコントローラはキャプチャメモリに書き込まれたパケットを対象にして所望の試験用の処理を行う際、まず、インデックスメモリに記憶されたパケット別のインデックス情報を対象にして所望のパケットを検索してインデックス情報を得るとともに所望のパケットのキャプチャメモリ上の記憶位置を判別し、キャプチャメモリから所望のパケットのデータを読み出すようにしたこと、を特徴としている。
請求項１によれば、データ抽出・書き込み回路が物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むのと平行して、インデックス情報解析回路がパケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析し、パケット別にインデックス情報をインデックスメモリに記憶させていく。よって、キャプチャメモリへのデータ取込みが終わると、既にインデックス情報については解析済なので、シリアルバス試験用のコントローラはインデックスメモリを参照してキャプチャメモリ内の所望パケットのデータの検索及び読み出しを迅速に実行でき、この結果、所望パケットについて試験用の所望の処理を迅速に行える。とくに、キャプチャメモリ内の所望パケットについて解析処理をしたい場合、インデックス情報解析回路が解析していない項目だけ解析すれば良く、全体の解析処理を速やかに行うことができる。
本発明の請求項８記載のシリアルバス試験器では、シリアルバスと接続されて、シリアルバス上を伝送された他ノード機器からのパケットの伝送信号を受信し、受信データに変換したり、送信データを伝送信号に変換してシリアルバス上に出力したりする物理レイヤ回路と、物理レイヤ回路と接続されてシリアルバス試験用の外部コントローラの指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データ列をハンドシェイク用の制御信号データとともに物理レイヤ回路に出力したり、物理レイヤ回路から受信データ列をハンドシェイク用の制御信号データとともに入力し、所定の受信パケットを取り出してシリアルバス試験用の外部コントローラに出力するリンクレイヤ回路と、データを一時記憶するキャプチャメモリと、物理レイヤ回路とリンクレイヤ回路を結ぶ信号線に接続されて、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むデータ抽出・書き込み回路と、を備え、シリアルバス試験用の外部コントローラがキャプチャメモリに書き込まれたパケットを対象として所望の試験用の処理を行えるようにしたシリアルバス試験器において、キャプチャメモリに一時記憶されたパケットのインデックス情報を一時記憶するインデックスメモリと、データ抽出・書き込み回路から、該データ抽出・書き込み回路の抽出したデータとキャプチャメモリへの書き込み位置を入力しながらパケットを判別し、パケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析をし、パケット別にインデックス情報をインデックスメモリに記憶させるインデックス情報解析回路と、を備え、インデックスメモリに記憶されたパケットのインデックス情報をシリアルバス試験用の外部コントローラが読み出し自在としたこと、を特徴としている。
請求項８によれば、データ抽出・書き込み回路が物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むのと平行して、インデックス情報解析回路がパケットの種類とキャプチャメモリ上での記憶位置を含むインデックス情報を解析し、パケット別にインデックス情報をインデックスメモリに記憶させていく。よって、キャプチャメモリへのデータ取込みが終わると、既にインデックス情報については解析済なので、シリアルバス試験用の外部コントローラはインデックスメモリを参照してキャプチャメモリ内の所望パケットのデータの検索及び読み出しを迅速に実行でき、この結果、所望パケットについて試験用の所望の処理を迅速に行える。とくに、キャプチャメモリ内の所望パケットについて解析処理をしたい場合、インデックス情報解析回路が解析していない項目だけ解析すれば良く、全体の解析処理を速やかに行うことができる。
請求項１、請求項８記載のシリアルバス試験器において、データ抽出・書き込み回路は、所望の基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしても良い。これにより、試験対象のノード機器の所望動作を開始させた直後、または所望動作を開始させる直前、または所望動作を開始させた前後など、所望の時間範囲についての試験を簡単に行える。
請求項１、請求項８記載のシリアルバス試験器において、データ抽出・書き込み回路は、基準タイミング用のパケットを指定するデータを設定する基準パケット指定データ設定回路と、物理レイヤ回路とリンクレイヤ回路の間で送受されるデータと基準パケット指定データを比較する比較回路を含み、抽出したデータと基準パケット指定データが一致したときを基準タイミングとして、基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路とリンクレイヤ回路の間で送受されるデータを抽出し、キャプチャメモリに書き込むようにしても良い。これにより、所望の時間範囲を試験するための基準タイミングを正確に定めることができる。
請求項１、請求項８記載のシリアルバス試験器において、シリアルバス試験用のコントローラまたはシリアルバス試験用の外部コントローラは、キャプチャメモリに記憶された任意のパケットを対象にして解析した結果を、当該パケットのインデックス情報としてインデックスメモリに追加するようにしても良い。これにより、シリアルバス試験用のコントローラまたはシリアルバス試験用の外部コントローラが既に解析し終えたパケットについて、あとで再び検索したとき、先に解析した結果を速やかに入手できる。
請求項１、請求項８記載のシリアルバス試験器において、インデックス情報解析回路の解析するインデックス情報には、パケットの種類とキャプチャメモリ上での記憶位置に加えて、パケットのヘッダ情報の一部または全部、或いは、パケットの転送速度、或いは、パケットのエラーの有無を含めても良い。
【００１６】
【発明の実施の形態】
次に、図１を参照して本発明の一つの実施の形態を説明する。
図１は本発明に係るシリアルバス試験器を含むシリアルバス試験システムの構成図であり、図２１と同一の構成部分には同一の符号が付してある。
ノード機器２1 、２2 、・・とシリアルバス試験器（ノード機器の１つとして機能する）２０n が高速シリアルバス１により接続されている。
シリアルバス試験器２０n の内、７０は例えば数十メガバイト分の記憶容量を持つキャプチャメモリであり、アドレス０〜Ｍまでの（Ｍ＋１）個のの各アドレスに１単位分ずつデータを記憶できるものとする。ここで（Ｍ＋１）は２の倍数とし、１単位分のデータはここでは１１ビット長とする。キャプチャメモリ７０は、物理レイヤ回路４n とリンクレイヤ回路５n の間で授受される大量のパケットのデータを、制御信号データCTL0、CTL1、LReqと対応付けて時系列で記憶する（図５参照）。
【００１７】
６０はデータ抽出・書き込み回路であり、リンクレイヤ回路５n と物理レイヤ回路４n の間を結ぶ各種信号線と接続されて、リンクレイヤ回路５n と物理レイヤ回路４n の間で授受される全てのデータを抽出し、キャプチャメモリ７０に書き込んで行く。データ抽出・書き込み回路６０が抽出するデータは、ここではデータ線Ｄ0 〜Ｄ7 の８ビットと、制御線CTLO、CTL1、LReqの３ビットの制御信号データである。このデータ抽出・書き込み回路６０は内蔵の書き込みアドレスカウンタ（図示せず）によりキャプチャメモリ７０の書き込みアドレスＣＲＡを管理しており、１回の書き込みを行う際、データとともに書き込みアドレスデータＣＲＡを出力して、該書き込みアドレスデータＣＲＡの示すアドレスに書き込ませたあと、書き込みアドレスＣＲＡをインクリメントする（書き込みアドレスの初期値は０であり、Ｍに達したあとは０に戻る）。データ抽出・書き込み回路６０は、抽出したデータと書き込みアドレスＣＲＡを外部出力する機能も有する。
【００１８】
このデータ抽出・書き込み回路６０は具体的には図２に示す如く構成されている。図２の内、６１はレジスタ回路であり、３つの１１ビットパラレルレジスタ（以下、単に、レジスタと略す）６２、６３、６４が直列に接続されて成る。レジスタ６２の入力側は下位側からデータ線Ｄ0 〜Ｄ7 の８本と、制御線CTL0、CTL1、LReqの３本が接続されている。レジスタ６２はクロックSCLKを入力する度にＤ0 〜Ｄ7 及びCTL0、CTL1、LReqを同時に取り込んで出力する。レジスタ２２はクロックSCLKを入力する度に、レジスタ６２から出力されたＤ0 〜Ｄ7 及びCTL0、CTL1、LReqを同時に取り込んで出力する。レジスタ６４はクロックSCLKを入力する度に、レジスタ２２から出力されたＤ0 〜Ｄ7 及びCTL0、CTL1、LReqを同時に取り込んで出力する。よって、データ線Ｄ0 〜Ｄ7 と制御線CTL0、CTL1、LReqの各ビットデータは、レジスタ６２から６４まで逐次転送される。
【００１９】
６５は転送速度識別回路であり、レジスタ６４の出力を監視し、パケットの受信時はレジスタ６４の出力の内、Ｄ0 〜Ｄ7 とCTL0、CTL1から転送速度を識別し、パケットの送信時はレジスタ６４の出力の内、LReqから転送速度を識別する。すなわち、物理レイヤ回路４n が高速シリアルバス１から伝送信号を受信し、クロックSCLKに同期して受信データを出力する際、最初に、（CTL0、CTL1）を（００）から（１０）に変え、クロックSCLKで見て或るクロック数分だけ（Ｄ0 〜Ｄ7 ）＝（１１１１１１１１）＝（ＦＦ）16を出力したあと、転送速度コードを出力し、しかるのち、受信パケットの先頭から受信データを出力する。100Mbit/sの場合、転送速度コードは（Ｄ0 〜Ｄ7 ）＝（００ｘｘｘｘｘｘ）、200Mbit/sの場合、転送速度コードは（Ｄ0 〜Ｄ7 ）＝（０１００ｘｘｘｘ）、400Mbit/sの場合、転送速度コードは（Ｄ0 〜Ｄ7 ）＝（０１００００００）である（ｘは０とされ、リンクレイヤ回路５n で無視される）。
【００２０】
100Mbit/s の場合、受信データはＤ0 とＤ1 を用いて２ビットずつ出力され、200Mbit/s の場合、受信データはＤ0 〜Ｄ3 を用いて４ビットずつ出力され、400Mbit/s の場合、受信データはＤ0 〜Ｄ7 を用いて８ビットずつ出力される。転送速度識別回路６５はレジスタ６４から出力されるCTL0、CTL1を監視しており、（CTL0、CTL1）が（００）から（１０）に変わると、その後、（Ｄ0 〜Ｄ7 ）が（ＦＦ）16から変わった最初の（Ｄ0 〜Ｄ7 ）の値から転送速度を識別し、直ちに後述するバイト位置検出回路とパターン検出回路に転送速度識別データを出力する。
【００２１】
また、リンクレイヤ回路５n がパケットを送信しようとするとき、該リンクレイヤ回路５n は事前に制御線Req を通じて送信要求とともに転送速度データを物理レイヤ回路４n に出力する。転送速度識別回路６５はレジスタ６４から出力されるReq を監視しており、送信要求とともに転送速度データが入力されると、転送速度を識別し、次に（CTL0、CTL1）が（００）から（０１）に変わった時点で転送速度識別データを出力する。
【００２２】
６６はバイト位置検出回路であり、レジスタ６４の出力するCTL0、CTL1と転送速度識別回路２４から入力した転送速度識別データから、送信パケットまたは受信パケットの何バイト目がレジスタ６４のＤ0 〜Ｄ7 から出力されているか検出する。具体的には、（CTL0、CTL1）が（００）から（１０）に変わった状態で転送速度識別データを入力したとき、次のクロックSCLKを入力した時点でレジスタ２３のＤ0 〜Ｄ7 から受信パケットの先頭の受信データが出力される。
よって、転送速度が100Mbit/s であれば、（CTL0、CTL1）が（００）から（１０）に変わった時点で−１に初期化したカウント値Ｋを、転送速度識別データを入力したあと、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋを４で割った商ｑに＋１した値をバイト位置検出データとして出力する。
【００２３】
転送速度が200Mbit/s であれば、（CTL0、CTL1）が（００）から（１０）に変わった時点で−１に初期化したカウント値Ｋを、転送速度識別データを入力したあと、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋを２で割った商ｑに＋１した値をバイト位置検出データとして出力する。転送速度が400Mbit/s であれば、（CTL0、CTL1）が（００）から（１０）に変わった時点で−１に初期化したカウント値Ｋを、転送速度識別データを入力したあと、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋに＋１した値をバイト位置検出データとして出力する。
【００２４】
反対に、（CTL0、CTL1）が（００）から（０１）に変わった時点で転送速度識別データを入力したとき、（CTL0、CTL1）が（０１）から（１０）に変わった時点で、レジスタ２３のＤ0 〜Ｄ7 から送信パケットの先頭の送信データが出力される。
よって、（CTL0、CTL1）が（００）から（０１）に変わった時点で転送速度識別データを入力したとき、（CTL0、CTL1）が（０１）から（１０）に変わった時点でカウント値Ｋを零に初期化したあと、転送速度が100Mbit/s であれば、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋを４で割った商ｑに＋１した値をバイト位置検出データとして出力する。転送速度が200Mbit/s であれば、（CTL0、CTL1）が（０１）から（１０）に変わった時点でカウント値Ｋを零に初期化したあと、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋを２で割った商ｑに＋１した値をバイト位置検出データとして出力する。転送速度が400Mbit/s であれば、（CTL0、CTL1）が（０１）から（１０）に変わった時点でカウント値Ｋを零に初期化したあと、クロックSCLKを入力する度に＋１ずつカウントアップするとともに、カウント値Ｋをバイト位置検出データとして出力する。
なお、バイト位置検出回路６６はクロックSCLKの周期をＴとして、バイト位置検出データの出力を変化させてからＴ／２だけ経過したタイミングでデータ出力ストローブ信号ＳＴを出力する。また、バイト位置検出回路６６は（CTL0、CTL1）が（００）のときバイト位置検出データを零としている。
【００２５】
６７はパターン検出回路であり、バイト位置検出回路６６で検出された送信パケットまたは受信パケット中のバイト位置における８ビットパターンを出力する。パターン検出回路２６は100Mbit/s を示す転送速度識別データを入力すると、以降、レジスタ６４の出力Ｄ0 とＤ1 をｄ0 とｄ1 、レジスタ６３の出力Ｄ0 とＤ1 をｄ2 とｄ3 、レジスタ６２の出力Ｄ0 とＤ1 をｄ4 とｄ5 、リンクレイヤ回路５n の出力Ｄ0 とＤ1 をｄ6 とｄ7 として取り出し、（ｄ0 ｄ1 ｄ2 ｄ3 ｄ4 ｄ5 ｄ6 ｄ7 ）の順に並べてパラレル出力することで、８ビットのバイトデータを出力する（ここでは、100Mbit/s のとき、パケットを構成する各バイトデータのＭＳＢ、２ＳＢ、３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、７ＳＢ、ＬＳＢが、２ビットずつ、（Ｄ0 Ｄ1 ）＝（ＭＳＢ２ＳＢ）、（Ｄ0 Ｄ1 ）＝（３ＳＢ４ＳＢ）、（Ｄ0 Ｄ1 ）＝（５ＳＢ６ＳＢ）、（Ｄ0 Ｄ1 ）＝（７ＳＢＬＳＢ）という具合に分けて物理レイヤ回路４n とリンクレイヤ回路５n の間を転送されるものとする）。
【００２６】
また、パターン検出回路６７は200Mbit/s を示す転送速度識別データを入力すると、以降、レジスタ６４の出力Ｄ0 〜Ｄ3 をｄ0 〜ｄ3 、レジスタ６３の出力Ｄ0 〜Ｄ3 をｄ4 〜ｄ7 として取り出し、（ｄ0 ｄ1 ｄ2 ｄ3 ｄ4 ｄ5 ｄ6 ｄ7 ）の順に並べてパラレル出力することで、８ビットのパータンデータを出力する（ここでは、200Mbit/s のとき、パケットを構成する各バイトデータのＭＳＢ、２ＳＢ、３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、７ＳＢ、ＬＳＢが、４ビットずつ、（Ｄ0 Ｄ1 Ｄ2 Ｄ3 ）＝（ＭＳＢ２ＳＢ３ＳＢ４ＳＢ）、（Ｄ0 Ｄ1 Ｄ2 Ｄ3 ）＝（５ＳＢ６ＳＢ７ＳＢＬＳＢ）という具合に分けて物理レイヤ回路４n とリンクレイヤ回路５n の間を転送されるものとする）。
【００２７】
また、400Mbit/s を示す転送速度識別データを入力すると、以降、レジスタ６４の出力Ｄ0 〜Ｄ7 をｄ0 〜ｄ7 として取り出し、（ｄ0 ｄ1 ｄ2 ｄ3 ｄ4 ｄ5 ｄ6 ｄ7 ）の順でパラレル出力することで、８ビットのパータンデータを出力する（ここでは、400Mbit/s のとき、パケットを構成する各バイトデータのＭＳＢ、２ＳＢ、３ＳＢ、４ＳＢ、５ＳＢ、６ＳＢ、７ＳＢ、ＬＳＢが、（Ｄ0 Ｄ1 Ｄ2 Ｄ3 Ｄ4 Ｄ5 Ｄ6 Ｄ7 ）＝（ＭＳＢ２ＳＢ３ＳＢ４ＳＢ５ＳＢ６ＳＢ７ＳＢＬＳＢ）という具合に分けて物理レイヤ回路４n とリンクレイヤ回路５n の間を転送されるものとする）。
【００２８】
８０は基準パケット設定回路であり、コントローラ３０n により、高速シリアルバス１を伝送される内、所望の一連のパケットを取り込む際の基準パケットを指定するデータが設定される。ここでは、一例としてパケット中のバイト位置と該バイト位置での１バイトデータの組み合わせが１または複数設定するものとする。複数設定する場合は、バイト位置順とする（図３参照）。６８は照合回路であり、バイト位置検出回路６６の出力するバイト位置検出データとパターン検出回路６７の出力するバイトデータをバイト位置検出回路６６からデータ出力ストローブ信号（ＳＴ）が入力された時点で取り込み、該取り込んだバイト位置検出データとバイトデータを、基準パケット設定回路８０で設定されたバイト位置と該バイト位置での１バイトデータの組み合わせと一致するか照合し、基準パケット設定回路８０での設定順に全て一致したとき、基準パケット検出信号をデータ抽出・書き込み制御回路と後述するインデックス情報解析回路へ出力する。
【００２９】
６９はデータ抽出・書き込み制御回路であり、内部にクロックSCLKに同期してインクリメントされる書き込みアドレスカウンタ（図示せず）を有しており、レジスタ回路６０のレジスタ６４からクロックSCLKに同期して出力されたデータ線Ｄ0 〜Ｄ7 と制御信号線CTL0、CTL1、LReqの１１ビット長のデータ（DATA）を、キャプチャメモリ７０の内、書き込みアドレスカウンタの指定する書き込みアドレス（ＣＲＡ）に書き込ませる。
【００３０】
データ抽出・書き込み制御回路６９は、シリアルバス試験器２０n が稼働状態になると、データDATAをキャプチャメモリ７０にアドレス０から順に書き込んでいくが（アドレスＭまで書き込んだあとはアドレス０に戻って書き込みを続ける）、後述するコントローラにより設定されるキャプチャモードに応じて、基準パケットスタートモード（またはトリガ信号スタートモード）の場合、照合回路６８から基準パケット検出信号を入力した時点（またはコントローラからトリガ信号を入力した時点）から（Ｍ＋１）個のデータの書き込みをした時点で書き込みを終え、コントローラと後述するインデックス情報解析回路へキャプチャ終了信号を出力する。また、基準パケットストップモード（またはトリガ信号ストップモード）の場合、照合回路６８から基準パケット検出信号を入力した時点（またはコントローラからトリガ信号を入力した時点）で書き込みを終えてキャプチャ終了信号を出力する。基準パケットステップオーバーモード（またはトリガ信号ステップオーバーモード）の場合、照合回路６８から基準パケット検出信号を入力した時点（またはコントローラからトリガ信号を入力した時点）から（Ｍ＋１）／２個のデータDATAの書き込みをした時点で書き込みを終えてキャプチャ終了信号を出力する。
【００３１】
レジスタ回路６１、転送速度識別回路６５、バイト位置検出回路６６、パターン検出回路６７、照合回路６８、データ抽出・書き込み制御回路６９により、データ抽出・書き込み回路６０が構成されている。
【００３２】
９０はインデックスメモリであり、大量のパケットについて、パケット別の解析情報とインデックスメモリの管理情報を記憶可能である。このインデックスメモリ９０は、パケット別に、通し番号、パケットの種類、パケットの長さ、転送速度、チャンネル番号（アイソクロナスパケットの場合）、送信先ＩＤ（アシンクロナスパケットの場合）、送信元ＩＤ（アシンクロナスパケットの場合）、パケット先頭キャプチャメモリアドレス、パケット終了キャプチャメモリアドレスの１次項目（１次項目はこの実施の形態でのインデックス情報に相当）と、パケットのヘッダＣＲＣエラーとデータＣＲＣエラーの有無及び所定の基準タイミングからの時間差を示すタイムスタンプの２次項目、解析の進行状況、予備情報（ユーザが入力した注釈情報）を記憶する記憶領域ＰＦ0 〜ＰＦN （Ｎは１０００以上の十分大きな整数）を有している（図４参照）。
【００３３】
インデックスメモリ９０の最後には管理情報記憶領域ＲＦが設けられており、基準タイミングにおけるパケットについてのインデックス情報の記憶された記憶領域ＰＦZ の開始アドレスＡＤZ 、キャプチャメモリ７０の中の一番古いパケットについてのインデックス情報の記憶された記憶領域ＰＦS の開始アドレスＡＤS 、キャプチャメモリ７０の中の一番新しいパケットについてのインデックス情報の記憶された記憶領域ＰＦE の開始アドレスＡＤE が記憶される。
【００３４】
９１はインデックス情報解析回路であり、データ抽出・書き込み回路６０のデータ抽出・書き込み制御回路６９から出力される１１ビット長のデータDATAと書き込みアドレスＣＲＡを入力してパケットを判別するとともに解析を行い、パケットの種別、パケットの長さ、転送速度、チャンネル番号（アイソクロナスパケットの場合）、送信先ＩＤ（アシンクロナスパケットの場合）、送信元ＩＤ（アシンクロナスパケットの場合）、パケット先頭キャプチャメモリアドレス、パケット終了キャプチャメモリアドレスの解析結果（以上、１次項目）をパケットの通し番号とともにインデックス情報としてインデックスメモリ９０の記憶領域ＰＦ0 〜ＰＦN にパケット単位で記憶させる。
【００３５】
インデックス情報解析回路９１は、シリアルバス試験器２０n が稼働状態になると、データ抽出・書き込み制御回路６９から入力するデータDATAと書き込みアドレスＣＲＡに基づきパケットの判別とインデックス情報の解析及びインデックスメモリ９０の先頭の記憶領域ＰＦ0 からの書き込みを行っていくが（最後の記憶領域ＰＦN まで書き込んだあとは先頭の記憶領域ＰＦ0 に戻って書き込みを続ける）、コントローラにより設定されるキャプチャモードに応じて、基準パケットスタートモード（またはトリガ信号スタートモード）であれば、照合回路６８より基準パケット検出信号（またはコントローラからトリガ信号）を入力した時点より一定時間（キャプチャメモリ７０に（Ｍ＋１）個のデータの９割分を格納するのに要する時間）の間にデータ抽出・書き込み制御回路６９から入力したデータDATAと書き込みアドレスＣＲＡの解析結果をインデックスメモリ９０に記憶させ、基準パケットストップモード（またはトリガ信号ストップモード）と基準パケットステップオーバーモード（またはトリガ信号ステップオーバーモード）であれば、照合回路６８より基準パケット検出信号（またはコントローラからトリガ信号）を入力するまでの一定時間（キャプチャメモリ７０に（Ｍ＋１）個のデータを格納するのに要する時間）の間にデータ抽出・書き込み制御回路６９から入力したデータDATAと書き込みアドレスＣＲＡの解析結果をインデックスメモリ９０に記憶させる。
【００３６】
なお、インデックス情報解析回路９１は基準パケットスタートモード（またはトリガ信号スタートモード）であれば、照合回路６８より基準パケット検出信号（またはコントローラからトリガ信号）を入力した時点でデータ抽出・書き込み制御回路６９から入力中のデータDATAを含むパケットにつき解析したインデックス情報の記憶された記憶領域ＰＦi の開始アドレスＡ(i) をＡＤS 及びＡＤZ として、また、データ抽出・書き込み制御回路６９からキャプチャ終了信号を入力する直前に解析を終えたパケットのインデックス情報の記憶された記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに記憶させる。
【００３７】
また、基準パケットストップモード（またはトリガ信号ストップモード）の場合、データ抽出・書き込み制御回路６９からキャプチャ終了信号を入力する直前に解析を終えたパケットのインデックス情報の記憶された記憶領域ＰＦi の開始アドレスＡ(i) をＡＤE 及びＡＤz として、また、キャプチャメモリ７０の内、キャプチャ終了信号を入力した時点でデータ抽出・書き込み制御回路６９から入した書き込みアドレスＣＲＡの次のアドレス以降に記憶済のパケットの中で、最初に、インデックスメモリ９０にインデックス情報が書き込まれており、かつ解析の進行状況データが一次項目解析済となっているパケットについてのインデック情報の記憶された記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【００３８】
また、基準パケットステップオーバーモード（またはトリガ信号ステップオーバーモード）の場合、照合回路６８より基準パケット検出信号（またはコントローラからトリガ信号）を入力した時点でデータ抽出・書き込み制御回路６９から入力中のデータDATAを含むパケットにつき解析したインデックス情報の記憶された記憶領域ＰＦi の開始アドレスＡ(i) をＡＤZ として、また、データ抽出・書き込み制御回路６９からキャプチャ終了信号を入力する直前に解析を終えたパケットのインデックス情報の記憶された記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として、更に、キャプチャメモリ７０の内、キャプチャ終了信号を入力した時点でデータ抽出・書き込み制御回路６９から入力中の書き込みアドレスＣＲＡの次のアドレス以降に記憶済のパケットの中で、最初に、インデックスメモリ９０にインデックス情報が書き込まれており、かつ解析の進行状況データが一次項目解析済となっているパケットについてのインデック情報の記憶された記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【００３９】
１０はメモリであり、ノード機器の評価試験に必要なプログラムとデータが記憶されている。メモリ１０は評価試験の最中にシリアルバス試験器２０n 宛に送信されたパケットの記憶も行う。１１は評価試験の結果を表示する表示装置、１２は操作パネルであり、評価試験を行う際のキャプチャモードの選択操作、基準パケットを指定するデータの設定操作、評価試験結果の表示指示操作等を行う。
【００４０】
３０n はシリアルバス試験用のコントローラであり、例えばマイコンで構成されている。このコントローラ３０n は作業者による操作パネル１２での指示に従い、メモリ１０に記憶された評価試験用のプログラムとデータを用いて所望ノード機器の評価試験を行う。具体的には、所望ノード機器に所望動作をさせるため、リンクレイヤ回路５n に指示して所望のノード機器宛のパケットを送信させたり、所望ノード機器からシリアルバス試験器２０n 宛に送信されたパケットを受信して出力させ、メモリ１０に記憶させる。そして、作業者の指示に従い、メモリ１０に記憶させた受信パケットの内容を表示させる。また、或る時間中に高速シリアルバス１の上を伝送される全てのパケットのキャプチャを行うために、データ抽出・書き込み回路６０とインデックス情報解析回路９１に対するキャプチャモードの設定、トリガ信号の出力、基準パケットの指定データの設定をする。更に、キャプチャメモリ７０に記憶された内、連続する所定量のパケットについて、インデックス情報解析回路９１の解析対象以外の項目の解析をし、インデックス情報解析回路９１の解析結果と合わせて表示装置１１に表示させる。
シリアルバス試験器２０n の他の構成部分は図２１と全く同一に構成されている。
【００４１】
次に、図５〜図１５を参照して上記した実施の形態の動作を簡単に説明する。図５〜図７はキャプチャメモリ７０の記憶内容の説明図、図８〜図９はインデックスメモリ９０の記憶内容の説明図、図１０は基準パケットステップオーバーモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図、図１１は基準パケットスタートモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図、図１２は基準パケットストップモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図、図１３はトリガ信号ステップオーバーモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図、図１４はトリガ信号スタートモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図、図１５はトリガ信号ストップモードでのキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係を示す説明図である。
なお、ここでは、ノード機器２1 の動作試験を行うものとし、高速シリアルバス１に接続された各ノード機器２1 、２2 、・・とシリアルバス試験器２０n はいずれも予め稼働状態にあり、また、メモリ１０には予めノード機器２1 の試験に必要なデータ、ノード機器２1 がアイソクロナス転送を行うチャンネル番号、ノード機器２1 のノードＩＤ、シリアスバス試験器２０n のノードＩＤ等が記憶されているものとすする。また、リンクレイヤ回路５n はスヌープ機能を有していないものとする。
【００４２】
（１）高速シリアルバスからのパケットの受信
ノード機器２1 、２2 などが高速シリアルバス１の上にパケットの伝送信号を出力しているとき、シリアルバス試験器２０n の物理レイヤ回路４n が受信し、クロックSCLKに同期して受信データをリンクレイヤ回路５n に出力する。この際、最初に、（CTL0、CTL1）を（００）から（１０）に変え、所定クロック数分だけデータ線Ｄ0 〜Ｄ7 を（ＦＦ）16とし、次に１クロック分だけデータ線Ｄ0 〜Ｄ7 に転送速度データを出力したのち、受信パケットをクロックSCLKに同期させて先頭からデータ線Ｄ0 〜Ｄh （転送速度400Mbit/s のときｈ＝７、200Mbit/sのときｈ＝３、100Mbit/s のときｈ＝１）に出力させる（この際、物理レイヤ回路４n は（CTL0、CTL1）＝（０１）として受信データ出力中であることを示す）。リンクレイヤ回路５n は、物理レイヤ回路４n がパケットを受信し、制御線CTL0、CTL1を（００）から（１０）に変えると、クロックSCLKに同期して受信データを入力する。そして、事前にコントローラ３０n から自ノードで取り込む対象として指示された受信パケットを取り出し、ヘッダＣＲＣデータ、データＣＲＣデータなどの誤り検出データを用いてエラーの有無を判別し、エラーが無ければコントローラ３０n に出力する。コントローラ３０n はリンクレイヤ回路５n から受信パケットを入力するとメモリ１０に記憶させる。そして、操作パネル１２での指示に応じて、表示装置１１への表示等、必要な処理を行う。
物理レイヤ回路４n が１パケット分の受信データ出力を終えると、（CTL0、CTL1）を（０１）から（００）にして受信完了を示す。
【００４３】
（２）高速シリアルバスへのパケットの送信
反対に、コントローラ３０n の指示に基づきリンクレイヤ回路５n が物理レイヤ回路４n へ他ノード機器宛の送信パケットの送信データを出力する際、事前にLReqにシリアルストリームデータを出力し、物理レイヤ回路４n に対し高速シリアルバス１の使用権の確保の要求と転送速度の指定をする。物理レイヤ回路４n が調停に勝って（CTL0、CTL1）を１クロックの間（１１）として転送許可を与えると、リンクレイヤ回路５n は（CTL0、CTL1）を或る所定クロック分だけ（０１）、（Ｄ0 〜Ｄ7 ）を（００）16としながら送信パケットの準備をし、（CTL0、CTL1）を（１０）として送信パケットをクロックSCLKに同期させて先頭からデータ線Ｄ0 〜Ｄh （転送速度400Mbit/s のときｈ＝７、200Mbit/s のときｈ＝３、100Mbit/s のときｈ＝１）に出力させる（この際、リンクレイヤ回路５n は（CTL0、CTL1）＝（１０）として送信データ出力中であることを示す）。
送信データを入力した物理レイヤ回路４n は、規格に従った電気的な送信信号に変換し、高速シリアルバス１へ出力する。
リンクレイヤ回路５n が１パケット分の送信データ出力を終え、他に送信すべきパケットが無いとき、リンクレイヤ回路５n は（CTL0、CTL1）を（１０）から（００）にして送信完了を示し、該信号を受けて物理レイヤ回路４n は他の処理に移行する。
【００４４】
ところで、スヌープ機能を有していないリンクレイヤ回路５n は物理レイヤ回路４n から入力した受信データに基づき全ての受信パケットを取り込むことはできない。この実施の形態では、キャプチャメモリ７０とデータ抽出・書き込み回路６０を備えたことで、高速シリアルバス１の上を伝送される一連の所望の大量のパケットを取り込み可能になっており、かつ、インデックスメモリ９０とインデックス情報解析回路９１を備えたことで、パケットの取り込み動作と平行して該取り込んだパケットの解析も行うようになっている。
【００４５】
すなわち、シリアルバス試験器２０n の稼働中、データ抽出・書き込み回路６０の中では、物理レイヤ回路４n とリンクレイヤ回路５n の間で授受されるデータ線Ｄ0 〜Ｄ7 の８ビットと、制御線CTLO、CTL1、LReqの３ビットの制御信号データを合わせた１１ビット長のデータがクロックSCLKに同期してレジスタ６２から６４まで逐次転送され、データ抽出・書き込み制御回路６９に出力される。データ抽出・書き込み制御回路６９はクロックSCLKに同期して、レジスタ６４から出力される１１ビット長のデータをデータDATAとしてキャプチャメモリ７０に先頭アドレス０から順に書き込んでいき、アドレスＭに達したあとは先頭アドレスに戻って再び順に書き込むという動作を繰り返している。なお、パケットの受信に際してレジスタ６４のＤ0 〜Ｄ7 から転送速度データが出力されたり、パケットの送信に際してレジスタ６４のLReqから転送速度データが出力されると、転送速度識別回路６５は転送速度を識別してバイト位置検出回路６６、パターン検出回路６７へ出力する。
【００４６】
一方、シリアルバス試験器２０n の稼働中、インデックス情報解析回路９１は、データ抽出・書き込み制御回路６９から出力される１１ビット長のデータDATAと書き込みアドレスＣＲＡを入力してリアルタイムで解析を行い、パケットを判別するとともにパケットの種類、パケットの長さ、転送速度、チャンネル番号（アイソクロナスパケットの場合）、送信先ＩＤ（アシンクロナスパケットの場合）、送信元ＩＤ（アシンクロナスパケットの場合）、パケット先頭キャプチャメモリアドレス、パケット終了キャプチャメモリアドレスの解析結果（１次項目）と、１次項目が解析済で２次項目が未解析であることを表す解析の進行状況データとをパケットの通し番号（初期値は１）とともにインデックスメモリ９０の先頭の記憶領域ＰＦ0 からパケット単位で順に書き込んでいき、最後尾の記憶領域ＰＦN に達したあとは先頭の記憶領域ＰＦ0 に戻って再び順に書き込むという動作を繰り返している。
【００４７】
例えば、インデックスメモリ９０の記憶領域ＰＦi-1 までパケットの１次項目の書き込みが進行していたとして（記憶領域ＰＦi-1 に書き込まれた通し番号はａとする）、このあと、物理レイヤ回路４n が高速シリアルバス１からパケットの伝送信号を受信し、クロックSCLKに同期して受信データを出力する際、最初に、（CTL0、CTL1）を（００）から（１０）に変える。インデックス情報解析回路９１はデータDATAの（CTL0、CTL1）とLReqを監視しており、（CTL0、CTL1）が（００）から（１０）に変わった時点で受信パケットの先行部分が開始したと判断し、その時点の書き込みアドレスＣＲＡをパケット先頭キャプチャメモリアドレスとして記憶領域ＰＦi のアドレスＡ(i) ＋７に書き込む。そして、記憶領域ＰＦi-1 のパケットの通し番号に１を加えた通し番号（＝ａ＋１）をアドレスＡ(i) に書き込む。（CTL0、CTL1）が（００）から（１０）に変わった時点より所定クロック数分だけデータDATAのＤ0 〜Ｄ7 が（ＦＦ）16となった直後に１クロック分だけＤ0 〜Ｄ7 が転送速度データを示すので、これをアドレスＡ(i) ＋３に書き込む。
【００４８】
続いて、転送速度が400Mbit/s の場合、データDATAのＤ0 〜Ｄ7 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、受信パケットの本体部分が先頭から１バイトずつ出力され（図５のＲＡ0 〜ＲＡm ）、転送速度が200Mbit/sの場合、データDATAのＤ0 〜Ｄ3 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、受信パケットの本体部分が先頭から４ビットずつ出力され（図５のＲＢ0 〜ＲＢm ）、転送速度が100Mbit/s の場合、データDATAのＤ0 とＤ1 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、受信パケットの本体部分が先頭から２ビットずつ出力される（図６のＲＣ0 〜ＲＣm ）。よって、インデックス情報解析回路９１は受信パケットの本体部分の解析をし、ヘッダ中のトランザクションコード（tcode;transaction code）などからパケットの種類を識別してアドレスＡ(i) ＋１に書き込み、更に種別がアイソクロナスパケットであればヘッダ中のチャンネル番号をアドレスＡ(i) ＋４に書き込み、アシンクロナスパケットであればヘッダ中の送信先ＩＤと送信元ＩＤを各々アドレスＡ(i) ＋５、Ａ(i) ＋６に書き込む。そして、受信パケットの本体部分の長さ（バイト数）を計数し、アドレスＡ(i) ＋２に書き込む。最後に、データDATAの（CTL0、CTL1）が（１０）から（００）に変わった時点で受信パケットが終了したと判断し、その時点の書き込みアドレスＣＲＡの１つ手前のアドレスをパケット終了キャプチャメモリアドレスとしてアドレスＡ(i) ＋８に書き込み、１次項目が解析済で２次項目が未解析であることを表す解析の進行状況データをアドレスＡ(i) ＋１１に書き込む。
【００４９】
例えば、図５の受信パケットＲＡが解析対象であれば、１次項目の内、転送速度＝400Mbit/s 、パケットの長さ＝200byte 、パケット先頭キャプチャメモリアドレス＝１１１、パケット終了キャプチャメモリアドレス＝３１６となり（図８（１）参照）、受信パケットＲＢが解析対象であれば、１次項目の内、転送速度＝200Mbit/s 、パケットの長さ＝460byte 、パケット先頭キャプチャメモリアドレス＝３５０、パケット終了キャプチャメモリアドレス＝１２７５となる（図８（２）参照）。図６の受信パケットＲＣが解析対象であれば、１次項目の内、転送速度＝100Mbit/s 、パケットの長さ＝600byte 、パケット先頭キャプチャメモリアドレス＝１３０１、パケット終了キャプチャメモリアドレス＝３７０６となる（図８（３）参照。なお、図５〜図７中のｘは０であるが、パケットを構成するデータとしては無視される）。
【００５０】
また、インデックスメモリ９０の記憶領域ＰＦj-1 までパケットの１次項目の書き込みが進行していたとして（記憶領域ＰＦj-1 に書き込まれた通し番号はｃとする）、リンクレイヤ回路５n が物理レイヤ回路４n へ他ノード機器宛の送信パケットの送信データを出力する際も、インデックス情報解析回路９１はデータDATAの（CTL0、CTL1）、LReqを監視しており、リンクレイヤ回路５n がLReqにシリアルストリームデータを出力したとき、該データ中の送信速度を一時記憶しておき、その後、データDATAの（CTL0、CTL1）が（０１）から（１０）に変わった時点で送信パケットが開始したと判断し、その時点の書き込みアドレスＣＲＡをパケット先頭キャプチャメモリアドレスとして記憶領域ＰＦj のアドレスＡ(j) ＋７に書き込む。そして、記憶領域ＰＦj-1 のパケットの通し番号に１を加えた通し番号（＝ｃ＋１）をアドレスＡ(j) に書き込む。
【００５１】
そして、転送速度が400Mbit/s の場合、データDATAのＤ0 〜Ｄ7 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、送信パケットの本体部分が先頭から１バイトずつ出力され（図６のＴＡ0 〜ＴＡm ）、転送速度が200Mbit/sの場合、データDATAのＤ0 〜Ｄ3 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、送信パケットの本体部分が先頭から４ビットずつ出力され（図７のＴＢ0 〜ＴＢm ）、転送速度が100Mbit/s の場合、データDATAのＤ0 とＤ1 から（CTL0、CTL1）が（１０）から（００）に変わる直前まで、送信パケットの本体部分が先頭から２ビットずつ出力される（図７のＴＣ0 〜ＴＣm ）。よって、インデックス情報解析回路９１は送信パケットの本体部分の解析をし、ヘッダ中のトランザクションコード（ｔｃｏｄｅ）などからパケットの種類を識別してアドレスＡ(j) ＋１に書き込み、更に種別がアイソクロナスパケットであればヘッダ中のチャンネル番号をアドレスＡ(j) ＋４に書き込み、アシンクロナスパケットであればヘッダ中の送信先ＩＤと送信元ＩＤを各々アドレスＡ(j) ＋５、Ａ(j) ＋６に書き込む。そして、送信パケットの本体部分の長さ（バイト数）を計数し、アドレスＡ(j) ＋２に書き込む。最後に、データDATAの（CTL0、CTL1）が（１０）から（００）に変わった時点で送信パケットが終了したと判断し、その時点の書き込みアドレスＣＲＡの１つ手前のアドレスをパケット終了キャプチャメモリアドレスとしてアドレスＡ(j) ＋８に書き込み、１次項目が解析済で２次項目が未解析であることを表す解析の進行状況データをアドレスＡ(j) ＋１１に書き込む。
【００５２】
例えば、図６の送信パケットＴＡが解析対象であれば、１次項目の内、転送速度＝400Mbit/s 、パケットの長さ＝200byte 、パケット先頭キャプチャメモリアドレス＝３８６２、パケット終了キャプチャメモリアドレス＝４０６１となり（図９（１）参照）、図７の送信パケットＴＢが解析対象であれば、１次項目の内、転送速度＝200Mbit/s 、パケットの長さ＝460byte 、パケット先頭キャプチャメモリアドレス＝４１２２、パケット終了キャプチャメモリアドレス＝５０４２となる（図９（２）参照）。図７の送信パケットＴＣが解析対象であれば、１次項目の内、転送速度＝100Mbit/s 、パケットの長さ＝600byte 、パケット先頭キャプチャメモリアドレス＝５１２５、パケット終了キャプチャメモリアドレス＝７５２４となる（図９（３）参照）。
【００５３】
（３）基準パケットステップオーバモードでのキャプチャ（図１０参照）
上記した如く、データ抽出・書き込み回路６０が物理レイヤ回路４n とリンクレイヤ回路５n の間で授受される各種データをキャプチャメモリ７０に書き込んでおり、平行してインデックス情報解析回路９１がキャプチャメモリ７０に書き込まれたパケットのインデックス情報の解析をしている状態で、ノード機器２1 に或る所望動作命令を転送速度100Mbit/s のアシンクロナスパケットで与えたときの前後一定時間範囲にわたる高速シリアルバス１の上の全ての伝送パケットをモニタしたい場合を考える。なお、メモリ１０には高速シリアルバス１に接続されたノード機器２1 のノードＩＤとシリアスバス試験器２０n を表すノードＩＤが記憶済であるとする。
【００５４】
まず、作業者が操作パネル１２で基準パケットステップオーバモードの設定操作をすると、コントローラ３０n はデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１を基準パケットステップオーバモードに設定する。続いて、操作パネル１２で基準パケットを指定するデータとして、ノード機器２1 に与える所望動作命令用のアシンクロナスパケットの内の送信先ＩＤと送信元ＩＤ、所望動作命令を表す実データ（ここでは４バイト長とする）の入力操作をする。例えば、ノード機器２1 のノードＩＤを送信先ＩＤとして入力し、シリアルバス試験器２０n のノードＩＤを送信元ＩＤとして入力し、実データとして所望動作命令を表す４バイトデータを入力する。すると、コントローラ３０n は基準パケット設定回路８０に対し、図３に示す如く、作業者の入力した送信先ＩＤの上位バイトと下位バイトを基準パケットの１バイト目と２バイト目として入力し、送信元ＩＤの上位バイトと下位バイトを基準パケットの５バイト目と６バイト目として入力し、所望動作命令を表す実データの１バイト目〜４バイト目を各々、基準パケットの２１バイト目〜２４バイト目として設定する。
【００５５】
このあと、作業者が操作パネル１２でノード機器２1 に対する所望動作命令用のアシンクロナスパケットの送信を指示すると、コントローラ３０n はメモリ１０を参照して、転送速度（ここでは100Mbit/s とする）、ノード機器２1 を表す送信先ＩＤ、シリアスバス試験器を表す送信元ＩＤ、アシンクロナスパケットのデータ長、同期化コードを含むヘッダ情報と、所望動作命令の実データをリンクレイヤ回路５n へ出力するとともに、ノード機器２1 に対する所望動作命令用のアシンクロナスパケットの送信を指示する。
【００５６】
コントローラ３０n から送信指示を受けたリンクレイヤ回路５n はヘッダＣＲＣ、データＣＲＣなどを附加しながら所定のフォーマットのアシンクロナスパケット（図２０参照）を生成するとともに、制御線LReqを通じて物理レイヤ回路４n に高速シリアルバス１の使用権の確保の要求と転送速度を通知し、物理レイヤ回路４n が高速シリアルバス１へのアクセスの調停に勝ち、制御線CTL0、CTL1を１クロック分だけの間（１１）として転送許可を与えると、リンクレイヤ回路５n は（CTL0、CTL1）を或る所定クロック分だけ（０１）、（Ｄ0 〜Ｄ7 ）を（００）16としながら送信パケットの準備をし、（CTL0、CTL1）を（１０）としてクロックSCLKに同期させてデータ線Ｄ0 とＤ1 を用いてアシンクロナスパケットの先頭から２ビットずつに分けた送信データを物理レイヤ回路４n に出力する（この際、リンクレイヤ回路５n は（CTL0、CTL1）＝（１０）として送信データ出力中であることを示す）。
【００５７】
送信データを入力した物理レイヤ回路４n は、規格に従った電気的な送信信号に変換し、高速シリアルバス１へ出力する。
リンクレイヤ回路５n が１パケット分の送信データ出力を終え、他に送信すべきパケットが無いとき、リンクレイヤ回路５n は（CTL0、CTL1）を（１０）から（００）にして送信完了を示し、該信号を受けて物理レイヤ回路４n は他の処理に移行する。
【００５８】
ノード機器２1 に所望動作命令を与えるためにリンクレイヤ回路５n と物理レイヤ回路４n との間で授受された各種データはデータ抽出・書き込み回路６０により１１ビット長のデータDATAの形式でクロックSCLKに同期してキャプチャメモリ７０に書き込まれ、同時に、インデックス情報解析回路９１によりパケットの判別と一次項目の解析がなされてインデックスメモリ９０に書き込まれる。また、データ抽出・書き込み回路６０の中では、レジスタ６４のLReqから高速シリアルバス１の使用権の確保の要求と転送速度が出力されると、転送速度識別回路６５が転送速度を識別し、次にレジスタ６４の出力する（CTL0、CTL1）が（００）から（０１）に変わった時点で今回の100Mbit/s を示す転送速度識別データをバイト位置検出回路６６、パターン検出回路６７へ出力する。
【００５９】
バイト位置検出回路６６はレジスタ６４の出力（CTL0、CTL1）が（００）から（０１）に変わった時点で100Mbit/s を示す転送速度識別データを入力したとき、（CTL0、CTL1）が（０１）から（１０）に変わった時点でカウント値Ｋを零に初期化し、クロックSCLKを入力する度に＋１ずつカウントアップしていく。そして、カウント値Ｋを４で割った商ｑに＋１した値をバイト位置検出データとして出力する（バイト位置検出回路６５はバイト位置検出データを予め、零に初期化している）。また、パターン検出回路６７は100Mbit/s を示す転送速度識別データを入力すると、以降、レジスタ６４の出力Ｄ0 とＤ1 をｄ0 とｄ1 、レジスタ６３の出力Ｄ0 とＤ1 をｄ2 とｄ3 、レジスタ６２の出力Ｄ0 とＤ1 をｄ4 とｄ5 、リンクレイヤ回路５n の出力Ｄ0 とＤ1 をｄ6 とｄ7 として取り出し、（ｄ0 ｄ1 ｄ2 ｄ3 ｄ4 ｄ5 ｄ6 ｄ7 ）の順に並べてパラレル出力することで、８ビットのパータンデータを出力する。
【００６０】
照合回路６８はバイト位置検出回路６６からデータストローブ信号ＳＴを入力する度に、その時点でバイト位置検出回路６６から出力された検出バイト位置が基準パケット設定回路８０に設定された各バイト位置と一致するかチェックし、一致するときその時点でパターン検出回路６７で検出されている８ビットパターンと、基準パケット設定回路８０に当該バイト位置に対応付けて設定されたバイトデータが一致するかチェックする。
【００６１】
検出バイト位置が１のときの検出パターンが、基準パケット設定回路８０に設定された最初のバイト位置１に対応して設定された送信先ＩＤの上位バイトデータと一致し、次に、検出バイト位置が２のときの検出パターンが、基準パケット設定回路８０に設定された２番目のバイト位置２に対応して設定された送信先ＩＤの下位バイトデータと一致し、次に、検出バイト位置が５のときの検出パターンが、基準パケット設定回路８０に設定された３番目のバイト位置５に対応して設定された送信元ＩＤの上位バイトデータと一致し、検出バイト位置が６のときの検出パターンが、基準パケット設定回路８０に設定された４番目のバイト位置６に対応して設定された送信元ＩＤの下位バイトデータと一致し、更に検出バイト位置が２１〜２４のときの検出パターンが、基準パケット設定回路８０に設定された５番目〜８番目のバイト位置５〜８に対応して設定された所望動作命令を表す４バイトデータの１バイト目〜４バイト目と一致したとき、照合回路６８は基準パケット検出信号をデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１へ出力する。
【００６２】
事前に基準パケットステップオーバーモードに設定されたデータ抽出・書き込み制御回路６９は基準パケット検出信号の入力後もキャプチャメモリ７０に対するデータDATAの書き込みを継続するが、基準パケット検出信号の入力時点からキャプチャメモリ７０の全アドレス数の半分の量だけデータDATAの書き込みが進んだところでキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、事前に基準パケットステップオーバーモードに設定されたインデックス情報解析回路９１は基準パケット検出信号の入力後もデータ抽出・書き込み制御回路６９からキャプチャ終了信号ＣＥを入力するまで、パケットの判別及び一次項目の解析とインデックスメモリ９０への書き込みを行うが、基準パケット検出信号を入力した時点で入力中のデータDATAを含むパケット（図１０の符号ＰＣ0 参照）について解析した一次項目を書き込む記憶領域がＰＦi となった場合、記憶領域ＰＦi の開始アドレスＡ(i) をＡＤZ として管理情報記憶領域ＲＦに書き込む。
【００６３】
シリアルバス試験器２０n から送信されたアシンクロナスパケットの伝送信号を受信したノード機器２1 が100Mbit/s の転送速度でアイソクロナスパケットの伝送信号を一定周期で送信したとき、シリアルバス試験器２０n の物理レイヤ回路４n が受信し、受信データに変換してリンクレイヤ回路５n に出力する。リンクレイヤ回路５n はクロックSCLKに同期して受信データを入力し、アイソクロナスパケットなので、ヘッダに含まれるチャンネル番号が上位のコントローラ３０n から受信を指示されたものかチェックし、指示されたものであればヘッダＣＲＣ、データＣＲＣを用いてヘッダとデータブロックにエラーがないかチェックし、なければコントローラ３０n に出力する。コントローラ３０n はメモリ１０に記憶させる。
【００６４】
また、ノード機器２1 からパケットが受信されたときの物理レイヤ回路４n とリンクレイヤ回路５n との間で授受される各種データは前述と同様にして、データ抽出・書き込み回路６０により時系列順でキャプチャメモリ７０に書き込まれ、また、インデックス情報解析回路９１によりパケットの判別と一次項目の解析がされてインデックスメモリ９０に書き込まれる。ノード機器２1 からのアイソクロナスパケットをシリアルバス試験器２０n が受信する度に、同様の処理が繰り返される。
【００６５】
その後、先に基準パケット検出信号を入力してからキャプチャメモリ７０の全アドレス数の半分に相当する量だけデータDATAの書き込みが進むと、データ抽出・書き込み制御回路６９はキャプチャメモリ７０への書き込みを終了し、キャプチャ終了信号ＣＥをコントローラ３０n とインデックス情報解析回路９１へ出力する。インデックス情報解析回路９１はキャプチャ終了信号ＣＥを入力すると、その時点で解析中のパケット（図１０の符号ＰＣ#0参照）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１０の符号ＰＣ#1）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込み、更に、キャプチャメモリ７０の内、キャプチャ終了信号ＣＥを入力した時点でデータ抽出・書き込み制御回路６９から入力中の書き込みアドレスＣＲＡ（図１０の符号ａｄ#0）の次のアドレス以降（ＣＲＡがＭのときは先頭アドレス以降）に記憶済のパケットの内、一番早く、インデックス情報がインデックスメモリ９０に書き込まれ、かつ解析の進行状況データが一次項目解析済となったパケット（図１０の符号ＰＣ#2参照）についてのインデックス情報が書き込まれた記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【００６６】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作命令を与えるためのアシンクロナスパケットＰＣ0 を中心として高速シリアルバス１の上を一定時間内に伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、後で、ノード機器２1 の動作特性を正確かつ迅速に検査することができる。
ここでは、説明の便宜上、キャプチャ終了時のキャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係が図１０の如くなったものとする。
【００６７】
（６）基準パケットステップオーバーモード時の２次項目の解析と解析情報の表示
基準パケットステップオーバーモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、まずメモリ１０の中に作業領域を確保する。そして、インデックスメモリ９０の管理情報記憶領域ＲＦのＡＤZ を参照して、インデックスメモリ９０のアドレスＡＤZ から始まる記憶領域ＰＦi のアドレスＡ(i) に記憶された通し番号をｂ、アドレスＡ(i) ＋７に記憶されたパケット先頭キャプチャメモリアドレスをａｄ0 として作業領域に記憶し、更に、管理情報記憶領域ＲＦのＡＤS とＡＤE を参照して、インデックスメモリ９０のアドレスＡＤS から始まる記憶領域ＰＦk のアドレスＡ(k) に記憶された通し番号をｂｓ、アドレスＡＤE から始まる記憶領域ＰＦj のアドレスＡ(j) に記憶された通し番号をｂＥとして作業領域に記憶しておく。
【００６８】
そして、まずｂを中心とする前後１００個にわたる通し番号の集まり（ｂ−５０）〜（ｂ＋４９）を第０群として定める。そして、第０群の直前の１００個｛（ｂ−１５０）〜（ｂ−５１）｝の集まりを第−１群、第−１群の直前の１００個｛（ｂ−２５０）〜（ｂ−１５１）｝の集まりを第−２群という具合にして第−ｒ群｛ｂｓ〜（ｂ−（（ｒ−１）×１００＋５１））｝まで分け、第０群の直後の１００個｛（ｂ＋５０）〜（ｂ＋１４９）｝の集まりを第１群、第１群の直後の１００個｛（ｂ＋１５０）〜（ｂ＋２４９）｝の集まりを第２群という具合にして第ｒ´群｛（ｂ＋（ｒ´−１）×１００）〜ｂＥ｝まで分ける。
【００６９】
そして、インデックスメモリ９０の内、第０群に該当する全ての記憶領域（ＰＦa 〜ＰＦc とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移す。メモリ１０の作業領域上に移された各記憶領域の符号とアドレスにはインデックスメモリ９０の上と同じ符号（ＰＦa 〜ＰＦc ）とアドレスを割り付ける。そして、まず、作業領域内の第０群の先頭の通し番号（ｂ−５０）に該当する記憶領域ＰＦa につき、アドレスＡ(a) ＋１１の解析の進行状況データが２次項目解析済となっているかチェックする。若し、解析済であれば、アドレスＡ(a) ＋７のパケット先頭キャプチャメモリアドレス（＝ａｄasとする）とアドレスＡ(a) ＋８のパケット終了キャプチャメモリアドレス（＝ａｄaeとする）を参照して、キャプチャメモリ７０から通し番号（ｂ−５０）のパケットＰＣ(b-50)についてのデータ（アドレスａｄas〜ａｄaeのデータDATA）を読み出して作業領域に移し、パケット構成データ（ヘッダ、データブロックなどパケットフォーマットを構成する各データ）またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを所定のフォーマットで表示装置１１に初期表示させる。但し、ここでは、２次項目の解析がまだなので、まず、アドレスＡ(a) ＋７のパケット先頭キャプチャメモリアドレスとアドレスＡ(a) ＋８のパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−５０）のパケットＰＣ(b-50)についてのデータを読み出して作業領域に移す。
【００７０】
そして、アドレスＡ(a) ＋１のパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、アドレスＡ(a) ＋１のパケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無をメモリ１０の作業領域の記憶領域ＰＦa のアドレスＡ(a) ＋９に書き込む。続いて、キャプチャメモリ７０の内、記憶領域ＰＦa のアドレスＡ(a) ＋７に記憶されたパケット先頭キャプチャメモリアドレス（＝ａｄas）に記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦa のアドレスアドレスＡ(a) ＋１０に書き込む（ａｄ0 より前に書き込まれたときはタイムスタンプの符号は負とし、後に書き込まれたときはタイムスタンプの符号は正とし、ａｄ0 と同じであればタイムスタンプは０とする）。最後に、記憶領域ＰＦa のアドレスアドレスＡ(a) ＋１１の解析の進行状況データとして、２次項目解析済を追加する。そして、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無及びタイムスタンプ、アドレスアドレスＡ(a) ＋１２〜３９の注釈情報があれば該注釈情報を一緒にして所定のフォーマットで解析情報として表示装置１１に初期表示させる。
【００７１】
次に、コントローラ３０n は、メモリ１０の作業領域内の第０群の２番目の通し番号（ｂ−４９）に該当する記憶領域ＰＦa+1 につき、アドレスＡ(a+1) ＋１１の解析の進行状況データが２次項目解析済となっているかチェックする。まだなので、アドレスＡ(a+1) ＋７のパケット先頭キャプチャメモリアドレスとアドレスＡ(a+1) ＋８のパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−４９）のパケットのデータを読み出して作業領域に移す。そして、アドレスＡ(a+1) ＋７のパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、アドレスＡ(a+1) ＋１のパケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無を作業領域の記憶領域ＰＦa+1 のアドレスＡ(a+1) ＋９に書き込む。
【００７２】
続いて、キャプチャメモリ７０の内、記憶領域ＰＦa+1 のアドレスＡ(a+1) ＋７に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦa+1 のアドレスアドレスＡ(a+1) ＋１０に書き込む。最後に、記憶領域ＰＦa+1 のアドレスアドレスＡ(a+1) ＋１１の解析の進行状況データとして、２次項目解析済を追加する。
以下、同様にして、メモリ１０の作業領域内の第０群の３番目〜１００番目の通し番号（ｂ−４８）〜（ｂ＋５０）に該当する各パケットについて、ヘッダＣＲＣエラーとデータＣＲＣエラーの有無とタイムスタンプの解析をし、メモリ１０の作業領域内の記憶領域ＰＦa+2 〜ＰＦc に書き込んで行く。
【００７３】
第０群の１番目のパケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目であるインデックス情報、２次項目である各種エラーの有無とタイムスタンプが所定のフォーマットで表示装置１１に初期表示されたあと、作業者が第０群の２番目のパケットに関する解析情報を表示させたい場合、操作パネル１２で下カーソルキーを１回押す。すると、コントローラ３０n は、上述した第０群の各パケットの２次項目の解析処理と平行して、メモリ１０の作業領域の内、第０群の２番目のパケットに対応する記憶領域ＰＦa+1 のアドレスＡ(a+1) ＋７のパケット先頭キャプチャメモリアドレスとアドレスＡ(a+1) ＋８のパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−４９）のパケットのデータを読み出してメモリ１０の作業領域に移す。そして、アドレスＡ(a+1) ＋１１の解析の進行状況データを参照して、２次項目解析済かチェックし、解析済であれば、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを一緒にしてパケットの解析情報として所定のフォーマットで表示装置１１に表示させる。２次項目がまだ未解析であれば、２次項目を除いて表示し、その後、解析済となったところで表示に加える。
【００７４】
同様にして、第０群のｆ（但し、１≦ｆ＜１００）番目のパケットの解析情報が表示された状態で、下カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの次のパケットに関する解析情報を表示させる。反対に、第０群のｆ（但し、１＜ｆ≦１００）番目のパケットの解析情報を表示した状態で、上カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの１つ前のパケットに関する解析情報を表示させる。第０群の最後のパケットの解析情報が表示された状態での下カーソルキーの押下は無視され、第０群の最初のパケットの解析情報が表示された状態での上カーソルキーの押下も無視される。
【００７５】
第０群の５０番目のパケットは試験対象のノード機器２1 に所望の動作命令を与えたパケット（図１０の符号ＰＣ(b) 参照）なので、第０群の１００個のパケットの解析情報をチェックすることで、ノード機器２1 に所望の動作命令を与えた前後で該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、第０群の各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【００７６】
第０群の５０番目のパケットの解析情報を表示する際、コントローラ３０n は基準パケットを表す目印も一緒に表示させる。また、コントローラ３０n は第０群のｆ番目のパケットの解析情報の表示中にユーザが操作パネル１２で任意の注釈情報を入力したとき、該注釈情報を追加表示させるとともに作業領域の記憶領域ＰＦ(a+f-1) のアドレスＡ(a+f-1) ＋１２〜３９に書き込む。
【００７７】
作業者が第０群の直前の第（−１）群のパケットの解析情報をチェックしたい場合、操作パネル１２で前群キーを１回押す。コントローラ３０n は前群キーが押されたとき、まだ第０群の全パケットの２次項目の解析が完了していなければ、前群キーの押圧を無視し、既に完了していれば、作業領域内の第０群の記憶領域ＰＦa 〜ＰＦc の全データをインデックスメモリ９０の対応する記憶領域へ退避させる。そして、インデックスメモリ９０の内、第（−１）群に該当する全ての記憶領域（ＰＦd 〜ＰＦe とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移す。作業領域に移された各記憶領域の符号とアドレスにはインデックスメモリ９０の上と同じ符号（ＰＦd 〜ＰＦe ）とアドレスを割り付ける。そして、まず、作業領域内の第（−１）群の先頭の通し番号（ｂ−１５０）に該当する記憶領域ＰＦd につき、該記憶領域ＰＦd に記憶された解析の進行状況データが２次項目解析済となっているかチェックする。若し、解析済であれば、パケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−１５０）のパケットのデータを読み出して作業領域に移し、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを所定のフォーマットで表示装置１１に初期表示させる。但し、ここでは、２次項目の解析がまだなので、まず、キャプチャメモリ７０から通し番号（ｂ−１５０）のパケットのデータを読み出して作業領域に移す。
【００７８】
そして、記憶領域ＰＦd に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無をメモリ１０の作業領域の記憶領域ＰＦd に書き込む。続いて、キャプチャメモリ７０の内、記憶領域ＰＦd に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦd に書き込む。最後に、記憶領域ＰＦd に記憶された解析の進行状況データに２次項目解析済を追加する。そして、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無及びタイムスタンプ、注釈情報があれば該注釈情報を一緒にして所定のフォーマットで解析情報として表示装置１１に初期表示させる。
【００７９】
次に、コントローラ３０n は、作業領域内の第（−１）群の２番目の通し番号（ｂ−１４９）に該当する記憶領域ＰＦd+1 につき、該記憶領域ＰＦd+1 に記憶された解析の進行状況データが２次項目解析済となっているかチェックし、まだなので、パケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−１４９）のパケットのデータを読み出して作業領域に移す。そして、記憶領域ＰＦd+1 に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無をメモリ１０の作業領域の記憶領域ＰＦd+1 に書き込む。
【００８０】
続いて、キャプチャメモリ７０の内、メモリ１０の作業領域の記憶領域ＰＦd+1 に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦd+1 に書き込む。最後に、記憶領域ＰＦd+1 に記憶された解析の進行状況データに２次項目解析済を追加する。
以下、同様にして、作業領域内の第（−１）群の３番目〜１００番目の通し番号（ｂ−１４８）〜（ｂ−５１）に該当する各パケットについて、ヘッダＣＲＣエラーとデータＣＲＣエラーの有無とタイムスタンプの解析をし、メモリ１０の作業領域内の記憶領域ＰＦd+2 〜ＰＦe に書き込んで行く。
【００８１】
第（−１）群の１番目のパケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目である各種エラーの有無とタイムスタンプ、注釈情報を所定のフォーマットで表示装置１１に表示したあと、ユーザが第（−１）群の２番目のパケットに関する解析情報を表示させたい場合、操作パネル１２で下カーソルキーを１回押す。すると、コントローラ３０n は、上述した第（−１）群の各パケットの２次項目の解析処理と平行して、作業領域の内、第（−１）群の２番目のパケットに対応する記憶領域ＰＦd+1 に記憶されたパケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂ−１４９）のパケットのデータを読み出して作業領域に移す。そして、記憶領域ＰＦd+1 に記憶された解析の進行状況データを参照して、２次項目解析済かチェックし、解析済であれば、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを一緒にしてパケットの解析情報として所定のフォーマットで表示装置１１に表示させる。２次項目がまだ未解析であれば、２次項目を除いて表示し、その後、解析済となったところで表示に加える。
【００８２】
同様にして、第（−１）群のｆ（但し、１≦ｆ＜１００）番目のパケットの解析情報を表示した状態で、下カーソルキーが１回押されたとき、コントローラ３０n は第（−１）群の内、現在表示中のパケットの次のパケットに関する解析情報を表示させる。反対に、第（−１）群のｆ（但し、１＜ｆ≦１００）番目のパケットの解析情報を表示した状態で、上カーソルキーが１回押されたとき、コントローラ３０n は第（−１）群の内、現在表示中のパケットの１つ前のパケットに関する解析情報を表示させる。第（−１）群の最後のパケットの解析情報が表示された状態での下カーソルキーの押下は無視され、第（−１）群の最初のパケットの解析情報が表示された状態での上カーソルキーの押下も無視される。
第（−１）群の各パケットの１次項目についてもキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【００８３】
以下、同様にして、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で前群キーを押すと、コントローラ３０n は−ｒ＜ｈ≦ｒ´であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ−１）群の全パケットに対応する記憶領域ＰＦw 〜ＰＦt の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。反対に、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で次群キーを押すと、コントローラ３０n は−ｒ≦ｈ＜ｒ´であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ＋１）群の全パケットに対応する記憶領域ＰＦp 〜ＰＦq の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。
【００８４】
（５）基準パケットスタートモードでのキャプチャ（図１１参照）
なお、上述した説明ではキャプチャを基準パケットステップオーバーモードで行った場合につき説明したが、これと異なり、ノード機器２1 に所望動作命令を与えた以降の或る一定時間内に高速シリアルバス１の上を伝送されるパケットをキャプチャし、解析したい場合、作業者はまず操作パネル１２で基準パケットスタートモードの設定操作をし、コントローラ３０n によりデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１を基準パケットスタートモードに設定させる。このあと、操作パネル１２で所望動作命令用のアシンクロナスパケットを基準パケットとして指定するデータ入力をし、コントローラ３０n により基準パケット設定回路８０に設定させたあと、更に、所望動作命令の送信を指示する。
【００８５】
基準パケットスタートモードに設定されたデータ抽出・書き込み制御回路６９は基準パケット検出信号の入力時点からキャプチャメモリ７０の全アドレス数の９割だけデータDATAの書き込みが進んだところでキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、基準パケットスタートモードに設定されたインデックス情報解析回路９１は基準パケット検出信号を入力した時点で入力中のデータDATAを含むパケット（図１１の符号ＰＣ0 参照）について解析した一次項目を書き込む記憶領域がＰＦi となった場合、記憶領域ＰＦi の開始アドレスＡ(i) をＡＤZ 及びＡＤS として管理情報記憶領域ＲＦに書き込み、キャプチャ終了信号ＣＥを入力すると、その時点で解析中のパケット（図１１の符号ＰＣ#0参照）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１１の符号ＰＣ#1参照）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込む。
【００８６】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作命令を与えた以降、高速シリアルバス１の上を一定時間内に伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、あとでノード機器２1 の動作特性を正確かつ迅速に検査することができる。
ここでは、説明の便宜上、キャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容との関係が図１１の如くなったものとする。
【００８７】
（６）基準パケットスタートモード時の２次項目の解析と解析情報の表示
基準パケットスタートモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、まずメモリ１０の中に作業領域を確保する。そして、インデックスメモリ９０の管理情報記憶領域ＲＦのＡＤS を参照して、インデックスメモリ９０のアドレスＡＤS から始まる記憶領域ＰＦi のアドレスＡ(i) に記憶された通し番号をｂｓ、アドレスＡ(i) ＋７に記憶されたパケット先頭キャプチャメモリアドレスをａｄ0 として作業領域に記憶し、更に、管理情報記憶領域ＲＦのＡＤE を参照して、インデックスメモリ９０のアドレスＡＤE から始まる記憶領域ＰＦj のアドレスＡ(j) に記憶された通し番号をｂＥとして作業領域に記憶しておく。
【００８８】
そして、まずｂｓから順に１００個にわたる通し番号の集まりｂｓ〜（ｂｓ＋９９）を第０群として定める。そして、第０群の直後の１００個｛（ｂｓ＋１００）〜（ｂｓ＋１９９）｝の集まりを第１群、第１群の直後の１００個｛（ｂｓ＋２００）〜（ｂｓ＋２９９）｝の集まりを第２群という具合にして第ｒ´群｛（ｂｓ＋ｒ´×１００）〜ｂＥ｝まで分ける。
【００８９】
そして、基準パケットステップオーバーモードの場合と同様にして、インデックスメモリ９０の内、第０群に該当する全ての記憶領域（ＰＦi 〜ＰＦc とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移す。作業領域に移された各記憶領域の符号（ＰＦi 〜ＰＦc ）とアドレスにはインデックスメモリ９０の上での符号とアドレスを割り付ける。そして、まず、メモリ１０の作業領域内の第０群の先頭の通し番号ｂｓに該当する記憶領域ＰＦi につき、該記憶領域ＰＦi に記憶された解析の進行状況データが２次項目解析済となっているかチェックし、まだなので、パケット先頭キャプチャメモリアドレスとアドレスパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号ｂs のパケット（図１１の符号ＰＣ0 参照）のデータを読み出して作業領域に移す。
【００９０】
そして、記憶領域ＰＦi に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無を作業領域の記憶領域ＰＦi に書き込む。続いて、キャプチャメモリ７０の内、記憶領域ＰＦi に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦi に書き込む（ａｄ0 より前に書き込まれたときはタイムスタンプの符号は負とし、後に書き込まれたときはタイムスタンプの符号は正とし、ａｄ0 と同じであればタイムスタンプは０とする）。最後に、記憶領域ＰＦi の解析の進行状況データに２次項目解析済を追加する。そして、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無及びタイムスタンプ、注釈情報があれば該注釈情報を一緒にして所定のフォーマットで解析情報として表示装置１１に初期表示させる。
【００９１】
次に、コントローラ３０n は、メモリ１０の作業領域内の第０群の２番目の通し番号（ｂｓ＋１）に該当する記憶領域ＰＦi+1 につき、解析の進行状況データが２次項目解析済となっているかチェックし、まだなので、記憶領域ＰＦi+1 のパケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂｓ＋１）のパケットのデータを読み出して作業領域に移す。そして、記憶領域ＰＦi+1 に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無を作業領域の記憶領域ＰＦi+1 に書き込む。
【００９２】
続いて、キャプチャメモリ７０の内、記憶領域ＰＦi+1 に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦi+1 に書き込む。最後に、記憶領域ＰＦi+1 の解析の進行状況データに２次項目解析済を追加する。
以下、同様にして、作業領域内の第０群の３番目〜１００番目の通し番号ｂｓ＋２）〜（ｂｓ＋９９）に該当する各パケットについて、ヘッダＣＲＣエラーとデータＣＲＣエラーの有無とタイムスタンプの解析をし、作業領域内の記憶領域ＰＦi+2 〜ＰＦc に書き込んで行く。
【００９３】
第０群の１番目のパケットの解析情報が表示装置１１に初期表示されたあと、ユーザが第０群の２番目のパケットに関する解析情報を表示させたい場合、操作パネル１２で下カーソルキーを１回押す。すると、コントローラ３０n は、上述した第０群の各パケットの２次項目の解析処理と平行して、作業領域の内、第０群の２番目のパケットに対応する記憶領域ＰＦi+1 のパケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂｓ＋１）のパケット（図１１の符号ＰＣ(bs+1)参照）のデータを読み出して作業領域に移す。そして、記憶領域ＰＦi+1 の解析の進行状況データを参照して、２次項目解析済かチェックし、解析済であれば、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該情報とを一緒にしてパケットの解析情報として所定のフォーマットで表示装置１１に表示させる。２次項目がまだ未解析であれば、２次項目を除いて表示し、その後、解析済となったところで表示に加える。
【００９４】
同様にして、第０群のｆ（但し、０≦ｆ＜１００）番目のパケットの解析情報を表示した状態で、下カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの次のパケットに関する解析情報を表示させる。反対に第０群のｆ（但し、１＜ｆ≦１００）番目のパケットの解析情報を表示した状態で、上カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの１つ前のパケットに関する解析情報を表示させる。第０群の最後のパケットの解析情報が表示された状態での下カーソルキーの押下は無視され、第０群の最初のパケットの解析情報が表示された状態での上カーソルキーの押下も無視される。
【００９５】
第０群の１番目のパケットは試験対象のノード機器２1 に所望の動作命令を与えたパケットなので、第０群の１００個のパケットの解析情報をチェックすることで、ノード機器２1 に所望の動作命令を与えた以降、該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、第０群の各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【００９６】
ユーザが第０群の次の第１群のパケットの解析情報をチェックしたい場合、操作パネル１２で次群キーを１回押す。コントローラ３０n は次群キーが押されたとき、まだ第０群の全パケットの２次項目の解析が完了していなければ、次群キーの押圧を無視し、既に完了していれば、作業領域内の第０群の記憶領域ＰＦi 〜ＰＦc の全データをインデックスメモリ９０の対応する記憶領域へ退避させる。そして、インデックスメモリ９０の内、第１群に該当する全ての記憶領域（ＰＦd 〜ＰＦe とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移し、各パケットの２次項目の解析と作業者の所望パケットの解析情報の表示を行う。
第１群の各パケットの１次項目についてもキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【００９７】
以下、同様にして、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で前群キーを押すと、コントローラ３０n は０＜ｈ≦ｒ´であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ−１）群の全パケットに対応する記憶領域ＰＦw 〜ＰＦt の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。
反対に、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で次群キーを押すと、コントローラ３０n は０≦ｈ＜ｒ´であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ＋１）群の全パケットに対応する記憶領域ＰＦp 〜ＰＦq の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。
【００９８】
（７）基準パケットストップモードでのキャプチャ（図１２参照）
これと異なり、ノード機器２1 に所望動作命令を与えた直前の或る一定時間内に高速シリアルバス１の上を伝送されるパケットをキャプチャし、解析したい場合、作業者はまず操作パネル１２で基準パケットストップモードの設定操作をし、コントローラ３０n によりデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１を基準パケットストップモードに設定させる。このあと、操作パネル１２で所望動作命令用のアシンクロナスパケットを基準パケットとして指定するデータ入力をし、コントローラ３０n により基準パケット設定回路８０に設定させたあと、更に、所望動作命令の送信を指示する。
【００９９】
基準パケットストップモードに設定されたデータ抽出・書き込み制御回路６９は基準パケット検出信号の入力時点でキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、基準パケットストップモードに設定されたインデックス情報解析回路９１はキャプチャ終了信号ＣＥを入力した時点で解析中のパケット（図１２の符号ＰＣ#0参照）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１２の符号ＰＣ#1参照）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込み、また、キャプチャメモリ７０の内、キャプチャ終了信号ＣＥを入力した時点でデータ抽出・書き込み制御回路６９から入力中の書き込みアドレスＣＲＡ（図１２の符号ａｄ# ）の次のアドレス以降（ＣＲＡがＭのときは先頭アドレス以降）に記憶済のパケットの内、一番早く、インデックス情報がインデックスメモリ９０に書き込まれ、かつ解析の進行状況データが一次項目解析済となったパケット（図１２の符号ＰＣ#2参照）についてのインデックス情報が書き込まれた記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【０１００】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作命令を与えるまでの一定時間内に高速シリアルバス１の上を伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、後で、ノード機器２1 の動作特性を正確かつ迅速に検査することができる。
ここでは、説明の便宜上、キャプチャメモリ７０の記憶内容とインデックスメモリ９０の記憶内容の対応関係が図１２の如くなったものとする。
【０１０１】
（８）基準パケットストップモード時の２次項目の解析と解析情報の表示
基準パケットストップモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、まずメモリ１０の中に作業領域を確保する。そして、インデックスメモリ９０の管理情報記憶領域ＲＦのＡＤS を参照して、インデックスメモリ９０のアドレスＡＤS から始まる記憶領域ＰＦk のアドレスＡ(k) に記憶された通し番号をｂｓ、アドレスＡ(k) ＋７に記憶されたパケット先頭キャプチャメモリアドレスをａｄ0 として作業領域に記憶し、更に、管理情報記憶領域ＲＦのＡＤE を参照して、インデックスメモリ９０のアドレスＡＤE から始まる記憶領域ＰＦj のアドレスＡ(j) に記憶された通し番号をｂＥとして作業領域に記憶しておく。
【０１０２】
そして、まずｂＥの直前の１００個にわたる通し番号の集まり（ｂＥ−９９）〜ｂＥを第０群として定める。そして、第０群の直前の１００個｛（ｂＥ−１９９）〜（ｂＥ−１００）｝の集まりを第（−１）群、第（−１）群の直前の１００個｛（ｂＥ−２９９）〜（ｂＥ−２００）｝の集まりを第（−２）群という具合にして第（−ｒ）群｛ｂｓ〜（ｂＥ−ｒ×１００）｝まで分ける。
【０１０３】
そして、基準パケットスタートモードの場合と同様にして、インデックスメモリ９０の内、第０群に該当する全ての記憶領域（ＰＦa 〜ＰＦk とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移す。メモリ１０の作業領域に移された各記憶領域の符号とアドレスにはインデックスメモリ９０の上での符号（ＰＦa 〜ＰＦk ）とアドレスを割り付ける。そして、まず、作業領域内の第０群の先頭の通し番号ｂｓに該当する記憶領域ＰＦa につき、解析の進行状況データが２次項目解析済かチェックする。若し、解析済であれば、記憶領域ＰＦa に記憶されたパケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂＥ−９９）のパケットのデータを読み出して作業領域に移し、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを所定のフォーマットで表示装置１１に初期表示させる。但し、ここでは、２次項目の解析がまだなので、まず、キャプチャメモリ７０から通し番号（ｂE −９９）のパケットのデータを読み出して作業領域に移す。
【０１０４】
そして、メモリ１０の作業領域の記憶領域ＰＦa に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無を、めもり１０の作業領域の記憶領域ＰＦa に書き込む。続いて、キャプチャメモリ７０の内、記憶領域ＰＦa に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦa に書き込む（ａｄ0 より前に書き込まれたときはタイムスタンプの符号は負とし、後に書き込まれたときはタイムスタンプの符号は正とし、ａｄ0 と同じであればタイムスタンプは０とする）。最後に、記憶領域ＰＦa の解析の進行状況データに２次項目解析済を追加する。そして、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無及びタイムスタンプ、注釈情報があれば該情報を一緒にして所定のフォーマットで解析情報として表示装置１１に初期表示させる。
【０１０５】
次に、コントローラ３０n は、作業領域内の第０群の２番目の通し番号（ｂＥ−９８）に該当する記憶領域ＰＦa+1 につき、解析の進行状況データが２次項目解析済となっているかチェックする。まだなので、パケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂＥ−９８）のパケットのデータを読み出して作業領域に移す。そして、記憶領域ＰＦa+1 に記憶されたパケットの種類がヘッダを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、ヘッダ部分の各バイトデータからＣＲＣを計算し、ヘッダの最後に付加されていたヘッダＣＲＣの値と比較することでヘッダＣＲＣエラーの有無を判定する。更に、パケットの種類がデータブロックを含むパケットを示す場合、キャプチャメモリ７０から読み出したデータの内、データブロック部分の各バイトデータからＣＲＣを計算し、データブロックの最後に付加されていたデータＣＲＣの値と比較することでデータＣＲＣエラーの有無を判定する。そして、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無をメモリ１０の作業領域の記憶領域ＰＦa+1 に書き込む。
【０１０６】
続いて、キャプチャメモリ７０の内、メモリ１０の作業領域の記憶領域ＰＦa+1 に記憶されたパケット先頭キャプチャメモリアドレスに記憶されたデータDATAと、ａｄ0 に記憶されたデータDATAとのキャプチャ時の時間差を計算し、タイムスタンプとして記憶領域ＰＦa+1 のアドレスアドレスＡ(a+1) ＋１０に書き込む。最後に、記憶領域ＰＦa+1 の解析の進行状況データに２次項目解析済を追加する。
以下、同様にして、作業領域内の第０群の３番目〜１００番目の通し番号（ｂＥ−９７）〜ｂＥに該当する各パケットについて、ヘッダＣＲＣエラーとデータＣＲＣエラーの有無とタイムスタンプの解析をし、作業領域内の記憶領域ＰＦa+2 〜ＰＦc に書き込んで行く。
【０１０７】
第０群の１番目のパケットの解析情報が表示装置１１に初期表示されたあと、作業者が第０群の２番目のパケットに関する解析情報を表示させたい場合、操作パネル１２で下カーソルキーを１回押す。すると、コントローラ３０n は、上述した第０群の各パケットの２次項目の解析処理と平行して、作業領域の内、第０群の２番目のパケットに対応する記憶領域ＰＦa+1 のパケット先頭キャプチャメモリアドレスとパケット終了キャプチャメモリアドレスを参照して、キャプチャメモリ７０から通し番号（ｂＥ−９８）のパケットのデータを読み出して作業領域に移す。そして、解析の進行状況データを参照して、２次項目解析済かチェックし、解析済であれば、パケット構成データ（またはパケット構成データとCLT0、CLT1、LReqの制御信号データ）、１次項目のインデックス情報、２次項目の各種エラーの有無とタイムスタンプ、注釈情報があれば該注釈情報とを一緒にしてパケットの解析情報として所定のフォーマットで表示装置１１に表示させる。２次項目がまだ未解析であれば、２次項目を除いて表示し、その後、解析済となったところで表示に加える。
【０１０８】
同様にして、第０群のｆ（但し、１≦ｉ＜１００）番目のパケットの解析情報を表示した状態で、下カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの次のパケットに関する解析情報を表示させる。反対に、第０群のｆ（但し、１＜ｉ≦１００）番目のパケットの解析情報を表示した状態で、上カーソルキーが１回押されたとき、コントローラ３０n は第０群の内、現在表示中のパケットの１つ前のパケットに関する解析情報を表示させる。第０群の最後のパケットの解析情報が表示された状態での下カーソルキーの押下は無視され、第０群の最初のパケットの解析情報が表示された状態での上カーソルキーの押下も無視される。
【０１０９】
第０群の１００番目のパケットは試験対象のノード機器２1 に所望の動作命令を与えたパケットなので、第０群の１００個のパケットの解析情報をチェックすることで、ノード機器２1 に所望の動作命令を与えた直前に該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、第０群の各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【０１１０】
作業者が第０群の前の第（−１）群のパケットの解析情報をチェックしたい場合、操作パネル１２で前群キーを１回押す。コントローラ３０n は前群キーが押されたとき、まだ第０群の全パケットの２次項目の解析が完了していなければ、前群キーの押圧を無視し、既に完了していれば、作業領域内の第０群の記憶領域ＰＦa 〜ＰＦc の全データをインデックスメモリ９０の対応する記憶領域へ退避させる。そして、インデックスメモリ９０の内、第（−１）群に該当する全ての記憶領域（ＰＦd 〜ＰＦe とする）の全ての記憶内容を読み出してメモリ１０に確保した作業領域に移し、各パケットの２次項目の解析と作業者の所望パケットの解析情報の表示を行う。
第（−１）群の各パケットの１次項目についてもキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【０１１１】
以下、同様にして、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で前群キーを押すと、コントローラ３０n は−ｒ＜ｈ≦０であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ−１）群の全パケットに対応する記憶領域ＰＦw 〜ＰＦt の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。
反対に、第ｈ群のパケットの解析情報を表示しており、かつ、第ｈ群の全パケットにつき２次項目の解析が完了した状態で次群キーを押すと、コントローラ３０n は−ｒ≦ｈ＜０であることを条件に、作業領域の内、第ｈ群の全パケットに対応する記憶領域ＰＦu 〜ＰＦv の全データをインデックスメモリ９０の対応する記憶領域へ退避させ、インデックスメモリ９０から第（ｈ＋１）群の全パケットに対応する記憶領域ＰＦp 〜ＰＦq の全データを作業領域に移し、各パケットの２次項目の解析とユーザ所望パケットの解析情報の表示を行う。
【０１１２】
（９）トリガ信号ステップオーバーモードでのキャプチャ（図１３参照）
これと異なり、例えばノード機器２1 が所望動作を開始してパケットを送信中の或る所望タイミングの前後にわたる一定時間内に高速シリアルバス１の上を伝送されるパケットをキャプチャし、解析したい場合、作業者はまず操作パネル１２でトリガ信号ステップオーバーモードの設定操作をし、コントローラ３０n によりデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１をトリガ信号ステップオーバーモードに設定させる。続いて操作パネル１２でノード機器２1 宛てに所望動作命令の送信を指示すると、コントローラ３０n はノード機器２1 宛ての所望動作命令用のアシンクロナスパケットを送信して所望動作を開始させる。
このあと、所望のタイミングで操作パネル１２により作業者がトリガ操作をすると、コントローラ３０n はデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１に対しトリガ信号を出力する。
【０１１３】
トリガ信号ステップオーバーモードに設定されたデータ抽出・書き込み制御回路６９はトリガ信号の入力後もキャプチャメモリ７０に対するデータDATAの書き込みを継続するが、トリガ信号の入力時点からキャプチャメモリ７０の全アドレス数の半分の量だけデータDATAの書き込みが進んだところでキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、トリガ信号ステップオーバーモードに設定されたインデックス情報解析回路９１はトリガ信号の入力後もデータ抽出・書き込み制御回路６９からキャプチャ終了信号ＣＥを入力するまで、パケットの判別及び一次項目の解析とインデックスメモリ９０への書き込みを行うが、トリガ信号を入力した時点で入力中のデータDATAを含むパケット（図１３の符号ＰＣ0 参照）について解析した一次項目を書き込む記憶領域がＰＦi となった場合、記憶領域ＰＦi の開始アドレスＡ(i) をＡＤZ として管理情報記憶領域ＲＦに書き込む。インデックス情報解析回路９１はキャプチャ終了信号ＣＥを入力すると、その時点で解析中のパケット（図１３の符号ＰＣ#0）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１３の符号ＰＣ#1）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込み、更に、キャプチャメモリ７０の内、キャプチャ終了信号ＣＥを入力した時点でデータ抽出・書き込み制御回路６９から入力中の書き込みアドレスＣＲＡ（図１３の符号ａｄ# ）の次のアドレス以降（ＣＲＡがＭのときは先頭アドレス以降）に記憶済のパケットの内、一番早く、インデックス情報がインデックスメモリ９０に書き込まれ、かつ解析の進行状況データが一次項目解析済となったパケット（図１３の符号ＰＣ#2参照）についてのインデックス情報が書き込まれた記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【０１１４】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作を開始したあと、任意の時点でトリガを掛けたタイミングを中心として高速シリアルバス１の上を一定時間内に伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、後で、ノード機器２1 の動作特性を正確かつ迅速に検査することができる。
【０１１５】
（１０）トリガ信号ステップオーバーモード時の２次項目の解析と解析情報の表示
トリガ信号ステップオーバーモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、このあと基準パケットステップオーバーモード時と同様の処理をするので、ノード機器２1 に所望の動作を開始させた状態で、作業者が所望タイミングでトリガを掛けた前後で、該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【０１１６】
（１１）トリガ信号スタートモードでのキャプチャ（図１４参照）
これと異なり、例えばノード機器２1 が所望動作を開始してパケットを送信中の或る所望タイミングから一定時間内に高速シリアルバス１の上を伝送されるパケットをキャプチャし、解析したい場合、作業者はまず操作パネル１２でトリガ信号スタートモードの設定操作をし、コントローラ３０n によりデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１をトリガ信号スタートモードに設定させる。続いて操作パネル１２でノード機器２1 宛てに所望動作命令の送信を指示すると、コントローラ３０n はノード機器２1 宛ての所望動作命令用のアシンクロナスパケットを送信して所望動作を開始させる。
このあと、所望のタイミングで操作パネル１２により作業者がトリガ操作をすると、コントローラ３０n はデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１に対しトリガ信号を出力する。
【０１１７】
トリガ信号スタートモードに設定されたデータ抽出・書き込み制御回路６９はトリガ信号の入力時点からキャプチャメモリ７０の全アドレス数の９割だけデータDATAの書き込みが進んだところでキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、トリガ信号スタートモードに設定されたインデックス情報解析回路９１はトリガ信号を入力した時点で入力中のデータDATAを含むパケット入力中のデータDATAを含むパケット（図１４の符号ＰＣ0 参照）について解析した一次項目を書き込む記憶領域がＰＦi となった場合、記憶領域ＰＦi の開始アドレスＡ(i) をＡＤZ 及びＡＤS として管理情報記憶領域ＲＦに書き込み、キャプチャ終了信号ＣＥを入力すると、その時点で解析中のパケット（図１４の符号ＰＣ#0参照）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１４の符号ＰＣ#1参照）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込む。
【０１１８】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作を開始させたあと、作業者がトリガを掛けた以降、高速シリアルバス１の上を一定時間内に伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、後で、ノード機器２1 の動作特性を正確かつ迅速に検査することができる。
【０１１９】
（１２）トリガ信号スタートモード時の２次項目の解析と解析情報の表示
トリガ信号スタートモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、このあと基準パケットスタートモード時と同様の処理をするので、ノード機器２1 に所望の動作を開始させた状態で、作業者が所望タイミングでトリガを掛けた直前に該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【０１２０】
（１３）トリガ信号ストップモードでのキャプチャ（図１５参照）
これと異なり、例えばノード機器２1 が所望動作を開始してパケットを送信中の或る所望タイミング以前の一定時間内に高速シリアルバス１の上を伝送されるパケットをキャプチャし、解析したい場合、作業者はまず操作パネル１２でトリガ信号ストップモードの設定操作をし、コントローラ３０n によりデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１をトリガ信号ストップモードに設定させる。続いて操作パネル１２でノード機器２1 宛てに所望動作命令の送信を指示すると、コントローラ３０n はノード機器２1 宛ての所望動作命令用のアシンクロナスパケットを送信して所望動作を開始させる。
このあと、所望のタイミングで操作パネル１２により作業者がトリガ操作をすると、コントローラ３０n はデータ抽出・書き込み制御回路６９とインデックス情報解析回路９１に対しトリガ信号を出力する。
【０１２１】
トリガ信号ストップモードに設定されたデータ抽出・書き込み制御回路６９はトリガ信号の入力時点でキャプチャメモリ７０への書き込みを停止し、キャプチャ終了信号ＣＥを出力する。一方、トリガ信号ストップモードに設定されたインデックス情報解析回路９１はキャプチャ終了信号ＣＥを入力した時点で解析中のパケット（図１５の符号ＰＣ#0参照）についてはインデックスメモリ９０への書き込みはせず解析動作を終える（パケットＰＣ#0につき幾つかの項目を既に記憶領域ＰＦj+1 に書き込んでいたときは、該記憶領域ＰＦj+1 の解析の進行状況データに一次項目未解析と書き込む）。そして、キャプチャ終了信号ＣＥを入力した直前で解析を終えていたパケット（図１５の符号ＰＣ#1参照）のインデックス情報の書き込まれた記憶領域ＰＦj の開始アドレスＡ(j) をＡＤE として管理情報記憶領域ＲＦに書き込み、また、キャプチャメモリ７０の内、キャプチャ終了信号ＣＥを入力した時点でデータ抽出・書き込み制御回路６９から入力中の書き込みアドレスＣＲＡ（図１５の符号ａｄ# ）の次のアドレス以降（ＣＲＡがＭのときは先頭アドレス以降）に記憶済のパケットの内、一番早く、インデックス情報がインデックスメモリ９０に書き込まれ、かつ解析の進行状況データが一次項目解析済となったパケット（図１５の符号ＰＣ#2参照）についてのインデックス情報が書き込まれた記憶領域ＰＦk の開始アドレスＡ(k) をＡＤS として管理情報記憶領域ＲＦに記憶させる。
【０１２２】
この結果、キャプチャメモリ７０には、ノード機器２1 に所望の動作を開始させたあと、作業者がトリガを掛けた直前の高速シリアルバス１の上を一定時間内に伝送された一連の全てのパケットの情報が記憶され、かつ、インデックスメモリ９０にはキャプチャメモリ７０に記憶された各パケットのインデックス情報が記憶されているため、後で、ノード機器２1 の動作特性を正確かつ迅速に検査することができる。
【０１２３】
（１４）トリガ信号ストップモード時の２次項目の解析と解析情報の表示
トリガ信号ストップモード下でキャプチャ終了信号ＣＥを入力したコントローラ３０n は、このあと基準パケットストップモード時と同様の処理をするので、ノード機器２1 に所望の動作を開始させた状態で、作業者が所望タイミングでトリガを掛けた直前に該ノード機器２1 がどのようなタイミングでどのような動作をしたか、詳細に解析することができる。しかも、各パケットの１次項目についてはキャプチャ中に解析済なため、キャプチャ後、コントローラ３０n は２次項目の解析だけをすれば良いので、迅速に各パケットの解析処理を進めることができ、作業者は所望パケットの完全な解析情報を速やかにチェックすることができる。
【０１２４】
なお、いずれのキャプチャモードにおいても、リンクレイヤ回路５n から入力し、メモリ１０に記憶させた受信パケットについても、作業者が操作パネル１２で表示を指示すると、コントローラ３０n はメモリ１０から読み出し、全構成データを表示装置１１に表示させる。
また、基準パケットには、受信パケットを設定することもできる。
【０１２５】
この実施の形態によれば、シリアルバス試験器２０n から送信したパケットを含めて高速シリアルバス１の上を伝送される一連のパケットについてシリアルバス試験用のコントローラ３０n とは別個の経路でキャプチャメモリ７０に取り込ませ、あとで該キャプチャメモリ７０から読み出し、表示等の所望の処理ができるので、コントローラ３０n の処理速度を高速にしなくても、シリアルバス試験器２０n は高速シリアルバス１の上を伝送される大量のパケットを取り込みながら、平行して他ノード機器宛に所望のパケットを送信させることができる。
【０１２６】
そして、シリアルバス試験器２０n のデータ抽出・書き込み回路６０が物理レイヤ回路４n とリンクレイヤ回路５n の間で送受される各種データを抽出し、キャプチャメモリ７０に書き込むのと平行して、インデックス情報解析回路９１が当該抽出された各種データからパケットを判別し、パケット別にキャプチャメモリ７０上でのパケットの記憶位置をインデックスメモリ９０に記憶させていく。よって、キャプチャメモリ７０へのデータ取込みが終わったあと、シリアルバス試験用のコントローラ３０n はインデックスメモリ９０を参照してキャプチャメモリ７０の内の所望パケットのデータの検索及び読み出しを迅速に実行でき、この結果、所望パケットについて、全構成データの表示を含む試験用の所望の処理を迅速に行える。加えて、インデックス情報解析回路９１はキャプチャ中にパケットの種類、転送速度、パケットの長さ、送信先ＩＤ、送信元ＩＤ、チャンネル番号も解析してインデックスメモリ９０に記憶させているので、キャプチャ後、コントローラ３０n がキャプチャメモリ７０の所望パケットについて各種項目の解析処理をしたい場合、インデックス情報解析回路９１が解析していない項目だけ解析すれば良く、全体の解析処理を速やかに行うことができ、作業者は所望パケットの解析結果を速やかに入手できる。
【０１２７】
また、データ抽出・書き込み回路６０は、所望の基準タイミング以降または基準タイミング以前または基準タイミング前後で物理レイヤ回路４n とリンクレイヤ回路５n の間で送受される各種データを抽出し、キャプチャメモリ７０に記憶させるようにしたので、試験対象のノード機器に所望動作を開始させた直後、または所望動作を開始させる直前、または所望動作を開始させた前後など、所望の時間範囲についての試験を簡単に行える。
この際、作業者が設定入力した所望の基準パケットが高速シリアルバス１の上に伝送されたタイミングを基準タイミングとすることもできるので、所望の時間範囲を試験するための基準タイミングを正確に定めることもできる。
【０１２８】
なお、上記した実施の形態では、キャプチャしたパケットのヘッダＣＲＣエラー、データＣＲＣエラーの有無は、キャプチャ後、シリアルバス試験器のコントローラが解析処理するようにしたが、キャプチャ中にインデックス情報解析回路がデータ抽出・書き込み制御回路から入力したデータDATAと書き込みアドレスＣＲＡに基づき、各パケットのインデックス情報の解析を行う際に同時に、パケットの種別がヘッダを含むパケットであることを示すときはヘッダ部分の各バイトデータからヘッダＣＲＣを計算し、ヘッダの最後に付加されているヘッダＣＲＣの値と一致するか否か比較することで、ヘッダＣＲＣエラーの有無を判定し、パケットの種別がデータブロックを含むパケットであることを示すときはデータブロック部分の各バイトデータからデータＣＲＣを計算し、データブロックの最後に付加されているデータＣＲＣの値と一致するか否か比較することで、データＣＲＣエラーの有無を判定し、ヘッダＣＲＣエラーとデータＣＲＣエラーの別にエラーの有無を示すデータをインデックス情報に含めてインデックスメモリに記憶させるようにしても良い。
この場合、ヘッダＣＲＣエラーとデータＣＲＣエラーの判定回路は、インデックス情報解析回路の中に内蔵させても良いが、シリアルバス試験器のリンクレイヤ回路もヘッダＣＲＣエラーとデータＣＲＣエラーの判定回路を内蔵しているので、該リンクレイヤ回路に内蔵された判定回路を兼用するようにしても良い。
【０１２９】
また、一次項目とした転送速度、パケットの長さ、チャンネル番号、送信元ＩＤ、送信先ＩＤの内、１または複数の項目は、シリアルバス試験器のコントローラの解析項目としても良い。
【０１３０】
また、上記した実施の形態のシリアルバス試験器は汎用のパーソナルコンピュータを利用して具現することもできる。例えば、図１６に示す如く、内部バス１００に接続されたＣＰＵ１０１、メモリ１０２、ハードディスク１０３、表示装置１０４、キーボード１０５を含むパーソナルコンピュータ１２０の中に、シリアルバス試験用拡張ボード２０を増設する。シリアルバス試験器のコントローラ、メモリ、操作パネル、表示装置（図１の符号３０n 、１０、１２、１１参照）の機能は各々ＣＰＵ１０１、メモリ１０２（作業領域の提供等）とハードディスク１０３（試験用プログラム及び試験用データの格納等）、キーボード１０５、表示装置１０４で具現する。シリアルバス試験用拡張ボード２０は、物理レイヤ回路４n 、リンクレイヤ回路５n 、データ抽出・書き込み回路６０、キャプチャメモリ７０、基準パケット設定回路８０、インデックスメモリ９０、インデックス情報解析回路９１及び内部バス１００と接続するためのＩ／Ｆ（インタフェース）回路２０１を有しており、ＣＰＵ１０１はＩ／Ｆ回路２１を介して、リンクレイヤ回路５n 、データ抽出・書き込み回路６０、キャプチャメモリ７０、基準パケット設定回路８０、インデックスメモリ９０、インデックス情報解析回路９１を対象にした制御及び各種データの授受をする。
【０１３１】
また、上記した実施の形態では、シリアルバス試験器の中にコントローラが内蔵された例を示したが、コントローラをシリアルバス試験器本体の外部に設けても良い。例えば、図１７に示す如く、シリアルバス試験器本体２２の外部にコントローラの機能を具現する例えばパーソナルコンピュータ１２１を設ける構成としても良い。パーソナルコンピュータ１２１は内部バス１２２に接続されたＣＰＵ１２３、メモリ１２４、ハードディスク１２５、表示装置１２６、キーボード１２７、シリアルバス試験器本体２２と接続するためのＩ／Ｆ（インタフェース）回路１２８から成り、シリアルバス試験器のコントローラ、メモリ、操作パネル、表示装置（図１の符号３０n 、１０、１２、１１参照）の機能は各々ＣＰＵ１２３、メモリ１２４とハードディスク１２５、キーボード１２７、表示装置１２４で具現する。シリアルバス試験器本体２２は、物理レイヤ回路４n 、リンクレイヤ回路５n 、データ抽出・書き込み回路６０、キャプチャメモリ７０、基準パケット設定回路８０、インデックスメモリ９０、インデックス情報解析回路９１及びパーソナルコンピュータ１２１と接続するためのＩ／Ｆ回路２３を有しており、Ｉ／Ｆ回路１２８と２３はケーブル２００により接続されている。ＣＰＵ１２３はＩ／Ｆ回路１２８と２３を介して、リンクレイヤ回路５n 、データ抽出・書き込み回路６０、キャプチャメモリ７０、基準パケット設定回路８０、インデックスメモリ９０、インデックス情報解析回路９１を対象にした制御及び各種データの授受をする。
【０１３２】
【発明の効果】
本発明によれば、キャプチャメモリへのデータ取込みが終わると、既にインデックス情報については解析済なので、シリアルバス試験用のコントローラはインデックスメモリを参照してキャプチャメモリ内の所望パケットのデータの検索及び読み出しを迅速に実行でき、この結果、所望パケットについて試験用の所望の処理を迅速に行える。とくに、キャプチャメモリ内の所望パケットについて解析処理をしたい場合、インデックス情報解析回路が解析していない項目だけ解析すれば良く、全体の解析処理を速やかに行うことができる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態に係るシリアルバス試験器を含むシリアルバス試験システムの構成図である。
【図２】図１中のデータ抽出・書き込み回路の具体的構成図である。
【図３】図１中の基準パケット設定回路に設定される基準パケット指定データの説明図である。
【図４】図１中のインデックスメモリの記憶内容の説明図である。
【図５】図１中のキャプチャメモリの記憶内容の説明図である。
【図６】図１中のキャプチャメモリの記憶内容の説明図である。
【図７】図１中のキャプチャメモリの記憶内容の説明図である。
【図８】図１中のインデックスメモリの記憶内容の説明図である。
【図９】図１中のインデックスメモリの記憶内容の説明図である。
【図１０】基準パケットステップオーバーモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１１】基準パケットスタートモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１２】基準パケットストップモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１３】トリガ信号ステップオーバーモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１４】トリガ信号スタートモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１５】トリガ信号ストップモード時のキャプチャメモリの記憶内容とインデックスメモリの記憶内容との関係を示す説明図である。
【図１６】図１のシリアルバス試験器の変形例を示す構成図である。
【図１７】図１のシリアルバス試験器の他の変形例を示す構成図である。
【図１８】従来の高速シリアルバスの接続例を示す説明図である。
【図１９】高速シリアルバスで用いられるアイソクロナスパケットのフォーマットの一例を示す説明図である。
【図２０】高速シリアルバスで用いられるアシンクロナスパケットのフォーマットの一例を示す説明図である。
【図２１】従来のシリアルバス試験器を用いた高速シリアルバス試験システムの接続例を示す説明図である。
【符号の説明】
１  高速シリアルバス
１1 、１2 、・・１n-1   高速シリアルバスケーブル
２1 、２2 、・・２n-1   ノード機器
１０  メモリ                      １１、１０４、１２６  表示装置
１２  操作パネル                  １０５、１２７  キーボード
２０n   シリアルバス試験器        ２０  シリアルバス試験用拡張ボード
２２  シリアルバス試験器本体
３０n   コントローラ
１２０、１２１  パーソナルコンピュータ
４n   物理レイヤ回路              ５n   リンクレイヤ回路
６０  データ抽出・書き込み回路    ７０  キャプチャメモリ
８０  基準パケット設定回路        ９０  インデックスメモリ
９１  インデックス情報解析回路
【図１】
0003789309.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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