(57)【特許請求の範囲】
【請求項１】
２N個の入力端および２N個の出力ポート（ここでｎは２以上の整数）を有するマルチステージ通信用スイッチング手段であって、ｎ個のステージ内に配列されたｎ×ｙ(N-1)個のｙ×ｙのスイッチング素子（ここでｙは２以上の整数）を含み、ステージｘ（ここでｘは１〜ｎの間の整数）内の各スイッチング素子は、空間領域のみにおいてスイッチングを行うように、ｙ(X-1)個のタイムスロットおきにステートを変えるようになっているマルチステージ通信用スイッチング手段。
【請求項２】
２N個の入力端および２N個の出力端を有する請求項１に記載のスイッチング手段において、ｙは２に等しく、よってｎ個のステージ内にｎ×２(N-1)個のスイッチング素子が配列されており、ステージｘ（ｘは１〜ｎの間の整数）内における各スイッチング素子は、２(X-1)個のタイムスロットおきにステートを変えるスイッチング手段。
【請求項３】
各スイッチング素子は２つのステート、すなわち各入力ポートが対応する出力ポートに接続される第１ステートと、各入力ポートが逆の出力ポートにクロス接続される第２ステートとを有する、請求項１または２記載のスイッチング手段。
【請求項４】
スイッチング素子は光学的デバイスである請求項１〜３のいずれかに記載のスイッチング手段。
【請求項５】
請求項１〜４のいずれかに記載の第１および第２スイッチング手段を含む処理手段であって、第２スイッチング手段は第１スイッチング手段により実行される関数の逆関数を実行し、第１スイッチング手段の出力端と第２スイッチング手段の対応する入力端との間に接続されたヘッダー処理ユニットを更に含む処理手段。
【請求項６】
第１スイッチング手段の残りの対応する出力端と、第２スイッチング手段の入力端との間に設けられた遅延手段を更に含む、請求項５記載の処理手段。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、特願平５−５０３４１４、特願平５−５０３４１５、特願平５−５０３４１６、特願平５−５０３４１７に記載されたローテータと称される通信用スイッチング素子に関する。
【０００２】
本発明によれば、２N個の入力端および２N個の出力ポート（ここでｎは２以上の整数）を有するマルチステージ通信用スイッチング手段であって、ｎ個のステージ内に配列されたｎ×ｙ(N-1)個のｙ×ｙのスイッチング素子（ここでｙは２以上の整数）を含み、ステージｘ（ここでｘは１〜ｎの間の整数）内の各スイッチング素子は、空間領域のみにおいてスイッチングを行うように、ｙ(X-1)個のタイムスロットおきにステートを変えるようになっているマルチステージ通信用スイッチング手段が提供される。
【０００３】
更に、２N個の入力端及び２N個の出力端を有する上記のスイッチング手段であって、ｙは２に等しく、よってｎ個のステージ内にｎ×２(N-1)個のスイッチング素子が配列されており、ステージｘ（ｘは１〜ｎの間の整数）内における各スイッチング素子は２(X-1)個のタイムスロットおきにステートを変えるマルチステージ通信用スイッチング手段が提供される。
【０００４】
以下、添付図面を参照して、例により本発明について説明する。
【０００５】
【実施例】
ローテータは、ＡＴＭまたはＳＴＭファブリックの一部であり、入力端と出力端の間での混合および空間ルーチング機能を実行するものである。一例として述べたローテータは、１６の入力端と１６の出力端を有する。ローテータへの入力端の各々は原理フレーム内に１６のスロットを有し、ローテータのスペースは各入力端がフレームごとの各出力端に対し一つのスロットを有し、従って各出力端が各入力端からの一つのスロットを有するようにスロットをスイッチングする。
【０００６】
ローテータは、付加的な遅延を生じないことが重要であり、よって、タイムスイッチング機能は可能ではない。本発明は、ゼロ遅延条件を満足するローテータ機能を実行するものである。
【０００７】
本発明は更に、制御またはタイミング関係を変更することなく、電気技術から光技術への移行を可能にするものである。
ローテータの機能は、図１および図２にそれぞれ示される入力チャンネルマップおよび出力チャンネルマップにより示すことができる。
【０００８】
図１における入力チャンネルマップは、番号１〜１６が付いた垂直方向のローテータへの１６の入力端およびＡ〜Ｐが付いた水平方向の１サイクルあたり１６のタイムスロットを示している。番号５の入力端からの１回の内部サイクルを、説明のため点線で囲んでいる。番号５の入力端は１６個のタイムスロット、すなわちＡ５〜Ｐ５まで分割されていることが判る。ローテータは１６個のタイムスロットを取り、各中心ステージに対し１つのタイムスロットを送信する。
【０００９】
出力チャンネルマップである図２では、中心ステージスイッチ７に対する１サイクルが点線で囲まれており、番号５のついた入力端からのサンプルＣが、中心スイッチ７まで送信されることが判る。
それぞれのコラム内にはすべてのサンプルが留まっていること、すなわちこれらサンプルは時間領域を示す水平平面に移動せず、空間領域を示す垂直平面に移動するだけであることに留意されたい。従って時間スイッチングは行われないので、ローテータ内では付加的遅延は生じない。
【００１０】
図６に示すようなローテータは、図３のマルチ相互接続された２×２のスイッチング素子（合計３２）によって構成され、このスイッチング素子は光学的または電気的に構成できる。これら２×２の素子は、図４および５にそれぞれ示すようなクロスステートとバーステートの２つのステートを有する。簡単な制御インターフェースがこの素子を２つのステート間で切り替える。図６に示すように、３２個の素子を相互接続しなければならない。
【００１１】
フレームのスタートに対する制御信号すなわちクロス信号およびバー信号のタイミングは、下記に示すようであり、ここでＢはバー信号を示し、Ｃはクロス信号を示す。
【００１２】
【表１】
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【００１３】
【表２】
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【００１４】
【表３】
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【００１５】
【表４】
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【００１６】
上記構成は、遅延がゼロ（伝搬遅延は除く）のローテータの必要な機能を実行し、同じ制御およびタイミング情報を用いる電子技術または光学的技術により実行できる。ローテータの機能を光学的に実行するために適した材料としては、ニオブ酸リチウムおよびリン化インジウムの双方がある。
Ｒ２＝［Ｒ１］となるよう、すなわちＲ２は各ローテータに対し入力端を変えないままＲ１に対する逆関数を実行するように、本例における４×４のユニットとして、図７に示すような相互接続されたＲ１、Ｒ２の一対を用いる。
【００１７】
Ａｄ、Ｂｄ、Ｃｄ、Ｄｄは入力端Ａ、Ｂ、Ｃ、Ｄからのデータをそれぞれ示し、Ａｈ、Ｂｈ、Ｃｈ、Ｄｈは入力端Ａ、Ｂ、Ｃ、Ｄからのヘッダー情報を示す。このヘッダー情報はＲ１によりヘッダープロセッシングにスイッチングされ、ここでＳＯＨハンドリング、ＡＴＭセルヘッダートランスレーション／ポリシングおよびその他機能を実行し、変更されたヘッダーＡｈ’、Ｂｈ’、Ｃｈ’、Ｄｈ’を発生することができる。次に、データユニットによりデータに等価的遅延を適用する。これらデータストリームは次にローテータＲ２により再構成される。
【図面の簡単な説明】
【図１】ローテータの入力チャンネルマップを示す。
【図２】ローテータの出力チャンネルマップを示す。
【図３】基本２×２のスイッチングデバイスを示す。
【図４】クロスステートにおける図６のデバイスを示す。
【図５】バーステートにおける図６のデバイスを示す。
【図６】図３のデバイスの相互接続されたアレイを示す。
【図７】逆変換をするよう相互接続された２つの４×４のローテータを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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