(57)【特許請求の範囲】
【請求項１】
入力電圧が印加される入力端子と；出力電圧が引き出される出力端子と；一端が前記入力端子に接続された静電破壊防止抵抗と；入力端が前記静電破壊防止抵抗の他端に接続された電界効果トランジスタで構成されたメインスイッチと；一端が前記出力端子に接続され、他端が接地されたホールドコンデンサと；前記メインスイッチの出力端と前記ホールドコンデンサの一端との間に接続された電界効果トランジスタで構成され、そのサイズが前記メインスイッチの半分程度とされており、その入力端と出力端が短絡されており、かつ、そのオン／オフが前記メインスイッチとは逆動作とされているダミースイッチと；を有して成り、前記メインスイッチのオン／オフに応じて前記ホールドコンデンサの充放電を切り換えることで、前記入力電圧のサンプリングとホールド出力とを交互に行うサンプルホールド回路であって、前記メインスイッチの出力端と前記ダミースイッチの入力端との間に、前記静電破壊防止抵抗と同値或いはほぼ同値の抵抗値を有するマッチング抵抗を接続したことを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧を所定タイミングでサンプリングし、そのサンプリング電圧をホールド出力するサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
図２はサンプルホールド回路の一従来例を示す回路図である。図２（ａ）に示すサンプルホールド回路２ａは、電界効果トランジスタで構成されたメインスイッチＳＷ１と、出力電圧保持用のホールドコンデンサＣ１と、を有して成り、メインスイッチＳＷ１のオン／オフに応じてホールドコンデンサＣ１の充放電を切り換えることで、メインスイッチＳＷ１のソースに印加された入力電圧Ｖｉのサンプリングとホールド出力を交互に行う構成である。なお、メインスイッチＳＷ１のオン／オフは、ゲートへのサンプリングパルスＶｓによって制御される。
【０００３】
例えば、サンプリングパルスＶｓがハイレベルのとき、メインスイッチＳＷ１がオンとなって、ホールドコンデンサＣ１の充電（サンプリング）が行われ、サンプリングパルスＶｓがローレベルのとき、メインスイッチＳＷ１がオフとなって、ホールドコンデンサＣ１の放電（ホールド出力）が行われる。
【０００４】
上記構成から成るサンプルホールド回路２ａでは、その動作が入力電圧Ｖｉのサンプリングからホールド出力に切り換わる際、すなわち、メインスイッチＳＷ１がオンからオフに変遷する際、該メインスイッチＳＷ１のソース及びドレインとゲートとの間に付随した寄生容量ＰＣ１、ＰＣ２で電荷の充放電が生じる。このとき、ソース側の寄生容量ＰＣ１で充放電される電荷は、ローインピーダンスな経路ｅｓ１を介して入力端子との間で流出入するため、出力電圧Ｖｏには影響を及ぼさないが、ドレイン側の寄生容量ＰＣ２で充放電される電荷は、経路ｅｄ１を介してホールドコンデンサＣ１との間で流出入するため、その分だけホールド出力時の出力電圧Ｖｏがオフセット（以下、ホールドオフセットと呼ぶ）してしまう。
【０００５】
このようなホールドオフセットを解消する手段として、図２（ｂ）に示すサンプルホールド回路２ｂでは、メインスイッチＳＷ１とホールドコンデンサＣ１との間に、ダミースイッチＳＷ２が設けられている。なお、ダミースイッチＳＷ２は、メインスイッチＳＷ１と同チャネルの電界効果トランジスタから構成されているが、そのサイズ（Ｗ／Ｌ［Width/Length］比）は、メインスイッチＳＷ１の半分程度とされており、ソースとドレインは短絡されている。また、ダミースイッチＳＷ２のオン／オフは、ゲートに入力されるインバータＩＮＶ１の出力信号（サンプリングパルスＶｓの反転信号）によって制御されており、メインスイッチＳＷ１とは逆動作とされている。
【０００６】
【発明が解決しようとする課題】
確かに、上記構成から成るサンプルホールド回路２ｂであれば、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷が、ダミースイッチＳＷ２のソース側及びドレイン側の寄生容量ＰＣ３、ＰＣ４で放充電される電荷により一部キャンセルされて、ホールドコンデンサＣ１に影響を及ぼしにくくなるので、該電荷によるホールドオフセットを数［ｍＶ］程度までは低減することができる。
【０００７】
しかしながら、上記構成から成るサンプルホールド回路２ｂのダミースイッチＳＷ２は、あくまでドレイン側の寄生容量ＰＣ２で充放電される電荷の相殺のみを目的として設けられており、ソース側の寄生容量ＰＣ１で充放電される電荷については、ローインピーダンスな経路ｅｓ１を介して入力端子との間で流出入するものとして、何ら考慮されていなかった。そのため、図２（ｃ）に示すサンプルホールド回路２ｃのように、メインスイッチＳＷ１のソース側にインピーダンス成分Ｒ１（静電破壊防止抵抗など）が接続された場合には、次のような課題があり、ホールドオフセットの値をさらに低減（例えば、１［ｍＶ］以下）することが難しかった。
【０００８】
上記構成から成るサンプルホールド回路２ｃ（２ａ、２ｂも同様）において、メインスイッチＳＷ１には、オンからオフへの変遷時に、短いながらも抵抗として働く遷移導通期間（ゲートに入力されるサンプリングパルスＶｓがスレッショルド電圧を横切るまでの期間）が存在する。一方、メインスイッチＳＷ１のソースには、インピーダンス成分Ｒ１が接続されており、入力端子に至る経路ｅｓ１は、もはやローインピーダンスではなくなっている。
【０００９】
そのため、上記構成から成るサンプルホールド回路２ｃでは、メインスイッチＳＷ１の遷移導通期間に、ソース側の寄生容量ＰＣ１で充放電される電荷の一部が、メインスイッチＳＷ１を通る経路ｅｓ２を介して、ダミースイッチＳＷ２との間で流出入していた。一方、ドレイン側の寄生容量ＰＣ２で充放電される電荷は、前記遷移導通期間でも、よりローインピーダンスな経路ｅｄ１を介して、ダミースイッチＳＷ２との間で流出入していた。
【００１０】
このように、上記構成から成るサンプルホールド回路２ｃでは、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷だけでなく、ソース側の寄生容量ＰＣ１で充放電される電荷の一部までもが、ダミースイッチＳＷ２との間で流出入しており、この余剰分だけ余分にホールドオフセットが生じていた。特に、サンプルホールド回路の後段に高ゲインのアンプ回路が接続されている場合には、このホールドオフセットが問題となることが多かった。
【００１１】
なお、例えば、ダミースイッチＳＷ２のサイズ調整等によって、該余剰分によるホールドオフセットのみを低減しようとすると、ＩＣに形成される素子の絶対的精度がとれないことに起因して、ホールドオフセットが新たに生じるおそれがあり、課題の解決手段としては不適当であった。
【００１２】
本発明は、上記の問題点に鑑み、従来に比べてホールドオフセットを低減することが可能なサンプルホールド回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るサンプルホールド回路は、電界効果トランジスタで構成されたスイッチと、出力電圧保持用のホールドコンデンサと、前記スイッチと前記ホールドコンデンサとの間に接続されたダミースイッチと、を有して成り、前記スイッチのオン／オフに応じて前記ホールドコンデンサの充放電を切り換えることで、前記スイッチの入力側に印加された入力電圧のサンプリングとホールド出力を交互に行うサンプルホールド回路において、前記スイッチの入力側に接続されたインピーダンス成分と同値、或いはほぼ同値のインピーダンス成分を、前記スイッチの出力側にも接続した構成としている。
【００１４】
【発明の実施の形態】
図１は本発明に係るサンプルホールド回路の一実施形態を示す回路図である。本実施形態のサンプルホールド回路１において、入力電圧Ｖｉが印加される入力端子は、インピーダンス成分Ｒ１（静電破壊防止抵抗など）を介して、電界効果トランジスタ（ＭＯＳＦＥＴなど）で構成されたメインスイッチＳＷ１のソース（入力側）に接続されている。メインスイッチＳＷ１のドレイン（出力側）は、後ほど詳細に説明するマッチング抵抗Ｒ２を介して、メインスイッチＳＷ１と同チャネルの電界効果トランジスタで構成されたダミースイッチＳＷ２のソースに接続されている。
【００１５】
ダミースイッチのドレインは、ホールドコンデンサＣ１を介してグランドに接続される一方、出力電圧Ｖｏを所定ゲインで増幅出力するアンプ回路ＡＭＰ１の入力端子にも接続されている。また、ダミースイッチＳＷ２のソースとドレインは短絡されている。サンプリングパルスＶｓが印加される制御端子は、メインスイッチＳＷ１のゲートに接続される一方、インバータＩＮＶ１を介してダミースイッチのゲートにも接続されている。つまり、メインスイッチＳＷ１とダミースイッチＳＷ２のオン／オフは、互いに逆動作とされている。
【００１６】
なお、ダミースイッチＳＷ２のサイズ（Ｗ／Ｌ比）は、メインスイッチＳＷ１の半分程度（例えば、メインスイッチＳＷ１［W=80um、L=0.6um］に対してダミースイッチＳＷ２［W=40um、L=0.6um］）とされている。
【００１７】
上記構成から成るサンプルホールド回路１であれば、メインスイッチＳＷ１のオン／オフに応じてホールドコンデンサＣ１の充放電を切り換えることで、メインスイッチＳＷ１のソースに印加された入力電圧Ｖｉのサンプリングとホールド出力を交互に行うことができる。また、メインスイッチＳＷ１がオンからオフへ変遷するに際して、メインスイッチＳＷ１のドレイン側の寄生容量ＰＣ２で充放電される電荷が、ダミースイッチＳＷ２のソース側及びドレイン側の寄生容量ＰＣ３、ＰＣ４で充放電される電荷によりキャンセルされ、ホールドコンデンサＣ１に影響を及ぼしにくくなるので、該電荷によるホールドオフセットを低減することができる。
【００１８】
そして、本実施形態のサンプルホールド回路１は、メインスイッチＳＷ１のソースに接続されたインピーダンス成分Ｒ１と同値、或いはほぼ同値のマッチング抵抗Ｒ２（例えば、インピーダンス成分Ｒ１［100Ω］に対してマッチング抵抗Ｒ２［100Ω］）を、メインスイッチＳＷ１のドレインとダミースイッチＳＷ２のソースとの間にも接続した点に特徴を有している。
【００１９】
このようなマッチング抵抗Ｒ２を接続することにより、メインスイッチＳＷ１のドレインからダミースイッチＳＷ２に至る経路ｅｄ１は、所定のインピーダンスを有することになる。そのため、メインスイッチＳＷ１がオンからオフへ変遷するに際して、該メインスイッチＳＷ１が抵抗として働く遷移導通期間には、ドレイン側の寄生容量ＰＣ２で充放電された電荷の一部が、メインスイッチＳＷ１を通る経路ｅｄ２を介して、入力端子との間でも流出入することになる。
【００２０】
ここで、メインスイッチＳＷ１のドレインからダミースイッチＳＷ２に至る経路ｅｄ１は、メインスイッチＳＷ１のソースから入力端子に至る経路ｅｓ１と同値或いはほぼ同値のインピーダンスを有するため、例えば寄生容量の放電に着目した場合、ドレイン側の寄生容量ＰＣ２から経路ｅｄ２を介して入力端子側に流出する電荷は、ソース側の寄生容量ＰＣ１から経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷と同量、或いはほぼ同量となる。
【００２１】
従って、経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷量は、経路ｅｄ２を介して入力端子側に流出する電荷量によって相殺されることになるので、ソース側の寄生容量ＰＣ１に蓄積された電荷の一部がダミースイッチＳＷ２側に余剰流入することで生じていた従来のホールドオフセットを低減することが可能となる。特に、サンプルホールド回路１の後段に接続されるアンプ回路ＡＭＰ１が高ゲインである場合には、本発明が有効である。
【００２２】
なお、マッチング抵抗Ｒ２がインピーダンス成分Ｒ１に比べて小さ過ぎると、上記効果を十分に得ることができず、逆に大き過ぎると、ドレイン側の寄生容量ＰＣ２から経路ｅｄ２を介して入力端子側に流出する電荷が、ソース側の寄生容量ＰＣ１から経路ｅｓ２を介してダミースイッチＳＷ２側に流入する電荷より大きくなり、新たなホールドオフセットを招いてしまう。そのため、マッチング抵抗Ｒ２は、本実施形態で示したように、メインスイッチＳＷ１のソースに接続されるインピーダンス成分Ｒ１と同値、或いはほぼ同値とすることが望ましい。
【００２３】
また、上記実施形態では、メインスイッチＳＷ１及びダミースイッチＳＷ２として、単体の電界効果トランジスタを用いた場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたアナログスイッチによる構成としても構わない。
【００２４】
【発明の効果】
上記で説明したように、本発明に係るサンプルホールド回路は、電界効果トランジスタで構成されたスイッチと、出力電圧保持用のホールドコンデンサと、スイッチとホールドコンデンサとの間に接続されたダミースイッチと、を有して成り、スイッチのオン／オフに応じてホールドコンデンサの充放電を切り換えることで、スイッチの入力側に印加された入力電圧のサンプリングとホールド出力を交互に行うサンプルホールド回路において、スイッチの入力側に接続されたインピーダンス成分と同値、或いはほぼ同値のインピーダンス成分を、スイッチの出力側にも接続した構成としている。
【００２５】
このような構成とすることにより、スイッチがオンからオフへ変遷するに際して、該スイッチが抵抗として働く遷移導通期間に、ソース側の寄生容量で充放電された電荷の一部が、該スイッチを介してホールドコンデンサとの間で流出入することにより生じていた従来のホールドオフセットを低減することができる。
【図面の簡単な説明】
【図１】  本発明に係るサンプルホールド回路の一実施形態を示す回路図である。
【図２】  サンプルホールド回路の一従来例を示す回路図である。
【符号の説明】
１    サンプルホールド回路
ＳＷ１    メインスイッチ
ＳＷ２    ダミースイッチ
Ｃ１    ホールドコンデンサ
ＩＮＶ１    インバータ
ＰＣ１、ＰＣ２、ＰＣ３、ＰＣ４    寄生容量
Ｒ１    インピーダンス成分
Ｒ２    マッチング抵抗
ＡＭＰ１    アンプ回路
【図１】
0003862002.tif 000002
【図２】
0003862002.tif 000003