(57)【特許請求の範囲】
【請求項１】
情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、
（ａ）半導体基板上に形成されたゲート絶縁膜およびその上部に形成されたゲート電極と、前記ゲート電極の両側の半導体基板中に形成されたソース、ドレイン領域とで構成される前記情報転送用ＭＩＳＦＥＴと、
（ｂ）第１の導電性膜からなる下部電極と、前記下部電極上に形成され、高もしくは強誘電体材料からなる容量絶縁膜と、第２の導電性膜からなる上部電極とで構成される前記キャパシタと、
（ｃ）前記下部電極下に形成された第１のシールド膜と、前記上部電極上に形成された第２のシールド膜と、
を有し、
前記第１のシールド膜および前記第２のシールド膜は、水素もしくは水の侵入を防止する膜であり、
前記上部電極の上面および側面と、前記容量絶縁膜の側壁と、前記下部電極の側壁とは、前記第２のシールド膜により覆われ、
前記第２のシールド膜および前記容量絶縁膜は、鉛とジルコニウムとチタンとを含む鉛化合物からなる絶縁膜であり、
前記第２のシールド膜の鉛の組成比は前記容量絶縁膜の鉛の組成比より大きい半導体集積回路装置。
【請求項２】
情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、
（ａ）半導体基板上に形成されたゲート絶縁膜およびその上部に形成されたゲート電極と、前記ゲート電極の両側の半導体基板中に形成されたソース、ドレイン領域とで構成される前記情報転送用ＭＩＳＦＥＴと、
（ｂ）第１の導電性膜からなる下部電極と、前記下部電極上に形成され、高もしくは強誘電体材料からなる容量絶縁膜と、第２の導電性膜からなる上部電極とで構成される前記キャパシタと、
（ｃ）前記下部電極下に形成された第１のシールド膜と、前記上部電極上に形成された第２のシールド膜と、
を有し、
前記第１のシールド膜および前記第２のシールド膜は、水素もしくは水の侵入を防止する膜であり、
前記上部電極の上面および側面と、前記容量絶縁膜の側壁と、前記下部電極の側壁とは、前記第２のシールド膜により覆われ、
前記第１および第２のシールド膜および前記容量絶縁膜は、鉛とジルコニウムとチタンとを含む鉛化合物からなる絶縁膜であり、
前記第１および第２のシールド膜の鉛の組成比は、前記容量絶縁膜の鉛の組成比より大きい半導体集積回路装置。
【請求項３】
情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、
（ａ）半導体基板上に形成されたゲート絶縁膜およびその上部に形成されたゲート電極と、前記ゲート電極の両側の半導体基板中に形成されたソース、ドレイン領域とで構成される前記情報転送用ＭＩＳＦＥＴと、
（ｂ）第１の導電性膜からなる下部電極と、前記下部電極上に形成され、高もしくは強誘電体材料からなる容量絶縁膜と、第２の導電性膜からなる上部電極とで構成される前記キャパシタと、
（ｃ）前記下部電極下に形成された第１の絶縁膜と、前記上部電極上に形成された第２の絶縁膜と、
を有し、
前記上部電極の上面および側面と、前記容量絶縁膜の側壁と、前記下部電極の側壁とは、前記第２の絶縁膜により覆われ、
前記容量絶縁膜は、第１のＰＺＴ膜（Ｐｂｘ１（Ｚｒｙ１Ｔｉｚ１）Ｏ３）であり、
前記第１および第２の絶縁膜は、第２のＰＺＴ膜（Ｐｂｘ２（Ｚｒｙ２Ｔｉｚ２）Ｏ３）（Ｘ２＞Ｘ１）である半導体集積回路装置。
【請求項４】
請求項１または２において、
前記第１のシールド膜、第２のシールド膜および前記容量絶縁膜は、ＰＺＴ膜（Ｐｂｘ１（Ｚｒｙ１Ｔｉｚ１）Ｏ３）またはＰＬＺＴ膜（Ｐｂ1-xＬａx（ＺｒyＴｉz）Ｏ3）である半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＦｅＲＡＭ（強誘電体メモリ、Ferro−electric Random Access Memory）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体であるＰＺＴ（Ｐｂ（ＺｒyＴｉZ）Ｏ3）等の分極状態の２値性を利用した不揮発性メモリである。このＦｅＲＡＭのメモリセルは、１個のメモリセル選択用ＭＩＳＦＥＴと１個の情報キャパシタとで構成され、キャパシタの容量絶縁膜に、ＰＺＴ膜が用いられている。
【０００３】
このＰＺＴ膜等の強誘電体は、反応性に富んだ酸素を多く含むため製造工程における各種処理などによって特性が劣化すやすい。
【０００４】
例えば、特開平８-５５８５０号公報および特開平１０−３２１８１１号公報には、水素バリア層を形成し、前記酸素との反応を防止する技術が記載されている。
【０００５】
また、特開平１０−１６３４３７号公報には、容量素子の上部を犠牲保護膜で覆うことにより容量素子を構成する容量絶縁膜中の酸素の反応を防止する技術が記載されている。
【０００６】
また、特開平１１-１３５７３６号公報には、容量素子全体を水素バリア膜で覆うことにより、還元性雰囲気による強誘電体及び高誘電率材料の劣化を防止する技術が記載されている。
【０００７】
【発明が解決しようとする課題】
本発明者らは、ＦｅＲＡＭの容量素子を開発している。この強誘電体膜は、Ｈ2（水素）もしくはＨ2Ｏ（水）の存在により分極特性の劣化が生じる。
【０００８】
この水素もしくはＨ2Ｏの発生原因の一つとして層間絶縁膜が挙げられる。即ち、プラズマＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜や窒化シリコン膜等を形成する際には、原料ガスの反応時に、水素やＨ2Ｏが発生する。さらに、この水素やＨ2Ｏが、形成された酸化シリコン膜や窒化シリコン膜等に含まれる。また、ＳＯＧ膜を加熱処理することによって酸化シリコン膜を形成する際には、その加熱処理によって水素やＨ2Ｏが発生する。
【０００９】
一方、メモリセル形成領域の周辺に周辺回路やロジック回路を有するＦｅＲＡＭにおいては、ロジック回路の複雑化に伴い多層配線化が進んでいる。
【００１０】
従って、これら複数の配線間にそれぞれ層間絶縁膜が形成されるため水素やＨ2Ｏ対策は、ますます重要なものとなってきている。
【００１１】
本発明の目的は、容量素子を構成する強誘電体膜の膜質の劣化を防止する技術を提供することにある。
【００１２】
また、本発明の他の目的は、強誘電体膜の膜質を向上させることにより、ＦｅＲＡＭメモリセルの特性を向上させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置は、半導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、前記キャパシタの下部電極下に形成された第１のシールド膜と、上部電極上に形成された第２のシールド膜とを有する。
【００１６】
このような手段によれば、第１および第２のシールド膜により、キャパシタの上部もしくは下部からＨ2もしくはＨ2Ｏの侵入を防止することができ、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止することができる。また、第１および第２のシールド膜により、容量絶縁膜中の成分、例えば、鉛の拡散を低減することができる。この第１および第２のシールド膜を鉛化合物とすることができる。また、前記容量絶縁膜も鉛化合物とすることができ、第１および第２のシールド膜を鉛の組成比を容量絶縁膜のそれより大きくしておけば、容量絶縁膜中から拡散した鉛を、第１および第２のシールド膜中の鉛で補うことができ、容量絶縁膜の特性劣化を防止することができる。鉛化合物としては、ＰＺＴ（Ｐｂx（ＺｒyＴｉz）Ｏ3）等があげられる。また、前記上部もしくは下部電極を、例えば、その側壁にサイドウォール膜を形成する等して、第１および第２のシールド膜で遮蔽すれば、より効果的である。
【００１７】
（２）本発明の半導体集積回路装置は、半導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、前記キャパシタの下部電極下に形成されたシールド膜を有する。
【００１８】
このような手段によれば、シールド膜により、キャパシタの下部からＨ2もしくはＨ2Ｏの侵入を防止することができ、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止することができる。また、シールド膜により、容量絶縁膜中の成分、例えば、鉛の拡散を低減することができる。さらに、シールド膜上の容量絶縁膜の結晶性を良くすることができる。特に、キャパシタが形成される領域下の絶縁膜は、水素アニール処理により水素を含有しているため、この水素の侵入を防止することができる。このシールド膜を鉛化合物とすることができる。また、前記容量絶縁膜も鉛化合物とすることができ、前記シールド膜の鉛の組成比を容量絶縁膜のそれより大きくしておけば、容量絶縁膜中から拡散した鉛を、シールド膜中の鉛で補うことができ、容量絶縁膜の特性劣化を防止することができる。鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ3）等があげられる。
【００１９】
（３）本発明の半導体集積回路装置は、半導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキャパシタとを有する半導体集積回路装置であって、前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上に形成された層間絶縁膜であって、この層間絶縁膜は、高もしくは強誘電体材料からなるバリア層を有する。
【００２０】
このような手段によれば、バリア層により、層間絶縁膜中のＨ2もしくはＨ2Ｏのキャパシタ中への侵入を防止することができ、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止することができる。このバリア層を鉛化合物とすることができる。鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ3）等があげられる。このバリア層をアモルファス状とすることができる。このバリア層を、第１の絶縁膜と第２の絶縁膜で挟むように形成してもよい。また、層間絶縁膜中にプラグが形成される場合には、プラグの底部および側部をＴｉＮ膜等のバリア性のある導電性膜で覆ってもよい。また、多層配線間の層間絶縁膜すべてに、バリア層を形成してもよい。また、最上層配線上に形成されるパッシベーション膜中に、バリア層を形成してもよい。また、バリア層は、周辺回路領域には形成せず、メモリセル形成領域のみに形成してもよい。
【００２１】
（４）本発明の半導体集積回路装置の製造方法は、半導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴを形成する工程と、前記ＭＩＳＦＥＴ上に絶縁膜を形成する工程と、前記絶縁膜上にシールド膜、第１の導電性膜、強誘電体材料からなる容量絶縁膜および第２の導電性膜を順次堆積し、パターニングすることにより第１の導電性膜からなる下部電極、容量絶縁膜および第２の導電性膜からなる上部電極とで構成されるキャパシタを、シールド膜上に形成する工程とを有する。
【００２２】
このような手段によれば、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止した半導体集積回路装置を製造することができる。特に、前記絶縁膜が水素アニール処理により水素を含有している場合には、この水素の容量絶縁膜中への侵入を防止することができる。また、前記絶縁膜がプラズマＣＶＤ法やＳＯＧ膜の熱処理により形成される場合には、これらの処理により発生する水素やＨ2Ｏの侵入を防止することができる。また、前記上部電極上にも、シールド膜を形成してもよい。このシールド膜を鉛化合物とすることができる。鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ3）等があげられる。
【００２３】
（５）本発明の半導体集積回路装置の製造方法は、半導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴおよびキャパシタとを形成する工程と、前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上に、絶縁膜、高もしくは強誘電体材料からなるバリア層および第２の絶縁膜を順次堆積することにより層間絶縁膜を形成する工程とを有する。
【００２４】
このような手段によれば、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止した半導体集積回路装置を製造することができる。特に、前記絶縁膜がプラズマＣＶＤ法やＳＯＧ膜の熱処理により形成される場合には、これらの処理により発生する水素やＨ2Ｏのキャパシタ中への侵入をバリア層により防止することができる。このバリア層を鉛化合物とすることができる。鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ3）等があげられる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本発明の実施の形態１であるＦｅＲＡＭの製造方法を図１〜図１８を用いて工程順に説明する。
【００２７】
まず、図１に示すように、例えば、１０Ωcm程度の比抵抗を有するｎ型の単結晶シリコンからなる半導体基板１中に、ｐ型ウエル３およびｎ型ウエル４を形成する。このｐ型ウエル３は、半導体基板１に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込みした後、半導体基板１をアニールして不純物を熱拡散させることによって形成する。ｎ型ウエル４は、半導体基板１に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みした後、半導体基板１をアニールして不純物を熱拡散させることによって形成する。
【００２８】
次いで、半導体基板１の主表面に、素子分離用のフィールド酸化膜２を形成する。このフィールド酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of silicon）法によって形成する。
【００２９】
次に、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、ウエット酸化によってｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化膜５を形成する。
【００３０】
次に、ゲート酸化膜５の上部に多結晶シリコン膜等の導電性膜を堆積し、次いで、酸化シリコン膜等を薄く堆積し、パターニングする。これにより、ｎ型ウエル４上の広いフィールド酸化膜２上に、多結晶シリコン膜を下部電極ＦＧ、酸化シリコン膜を容量絶縁膜６とする容量素子Ｄを形成する。この容量素子Ｄの上部電極は、ｐ型ウエル３およびｎ型ウエル４の主表面に形成されるＭＩＳＦＥＴＱｓ、Ｑｐのゲート電極ＳＧと同時に形成される。
【００３１】
次に、半導体基板１の上部に多結晶シリコン膜等の導電性膜を堆積し、パターニングする。これにより、ｐ型ウエル３およびｎ型ウエル４の主表面にゲート電極ＳＧを形成する。また、フィールド酸化膜２上に、配線や抵抗等に用いられる導電層ＳＧ１を形成する。さらに、容量絶縁膜６上に上部電極ＳＧ２を形成する。
【００３２】
次いで、ｐ型ウエル３上のゲート電極ＳＧの両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半導体領域７（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極ＳＧの両側に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型半導体領域８（ソース、ドレイン）を形成する。次いで、半導体基板１の上部に、ＢＰＳＧ膜９を堆積する。なお、このＢＰＳＧ膜９を、後述するＴＥＯＳ膜やＳＯＧ膜としてもよい。
【００３３】
この後、ｎ型半導体領域７およびｐ型半導体領域８とゲート酸化膜５との界面の欠陥を回復させるために水素雰囲気下でアニールを行う。
【００３４】
以上の工程により、ＦｅＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴＱｎと周辺回路を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３５】
次に、図２に示すように、酸化シリコン膜９の上部に、シールド膜となるＰＺＴ膜Ｂ１をスパッタリング法で堆積する。さらに、下部電極となるＴｉ膜およびＰｔ膜の積層膜１０を堆積し、次いで、ＰＺＴ膜１１を堆積する。
【００３６】
ここで、ＰＺＴ膜の組成について説明する。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ3（ｙ＋ｚ＝１）で表される。ＰＺＴ膜を構成するこれらの原子の組成比は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原子は、立方体の８つの隅に１個づつ配置され、ＺｒもしくはＴｉ原子が、立方体のほぼ中心に配置されている。さらに、酸素原子は、立方体の各面の中心に配置されている。従って、立方体中には、１個（１／８×８個）のＰｂと、１個のＺｒもしくはＴｉと、３個（１／２×６個）の酸素原子が存在する。ただし、このような結晶の粒界には、酸化鉛が存在する。
【００３７】
また、ＰＺＴ中のＰｂ原子は、揮発しやすい性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂの組成比を１＋α1としたアモルファス状の膜を堆積する。このアモルファス状の膜は、成膜後に行われるアニールにより結晶化する。
【００３８】
また、シールド膜として形成するＰＺＴ膜Ｂ１は、追って詳細に説明するように、ＰＺＴ膜１１から抜け出したＰｂを補償するため、その成膜時のＰｂの組成比を１＋α2（α2＞α1）としている。このＰＺＴ膜Ｂ１も、成膜時には、アモルファス状である。
【００３９】
この後、ＰＺＴ膜１１を結晶化するためのアニールを行う。この際、ＰＺＴ膜Ｂ１も結晶化する。次いで、ＰＺＴ膜１１上に、上部電極となるＰｔ膜１２を堆積する。次いで、Ｐｔ膜１２をパターニングすることによって、ｐ型ウエル３上の広いフィールド酸化膜２の上部に、上部電極１２ａを形成する。
【００４０】
次に、図３に示すように、上部電極１２ａおよびＰＺＴ膜１１上に、シールド膜となるＰＺＴ膜Ｂ２をスパッタリング法で堆積する。このＰＺＴ膜Ｂ２も、ＰＺＴ膜１１から抜け出したＰｂを補償するため、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である。また、成膜時には、アモルファス状である。
【００４１】
次に、図４に示すように、上部電極１２ａ上部にレジスト膜（図示せず）を形成する。次いで、このレジスト膜をマスクに、ＰＺＴ膜Ｂ２をプラズマエッチングすることによって、上部電極１２ａ上にシールド膜Ｂ２ａを形成する。この際、上部電極１２ａのパターンより、シールド膜Ｂ２ａのパターンを大きくすれば、上部電極１２ａの側部もシールド膜Ｂ２ａで覆われることとなり、シールド効果がより大きくなる。次いで、レジスト膜をアッシングにより除去する。次に、プラズマエッチングやアッシングにより生じたＰＺＴ膜１１の欠陥を回復させるため、アニールを行う。
【００４２】
次に、ＰＺＴ膜１１上に、上部電極１２ａおよびその周辺上部にレジスト膜（図示せず）を形成する。次いで、このレジスト膜をマスクに、ＰＺＴ膜１１、Ｔｉ膜およびＰｔ膜の積層膜１０、およびＰＺＴ膜Ｂ１をプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａ、下部電極１０ａおよびシールド膜Ｂ１ａを形成する（図５）。ここで、上部電極１２ａのパターンより、容量絶縁膜１１ａ、下部電極１０ａおよびシールド膜Ｂ１ａのパターンを大きく形成するのは、下部電極１０ａ上に、下部電極１０ａと後述する中間配線Ｌ１との接続領域を確保するためである。次いで、レジスト膜をアッシングにより除去する。次に、プラズマエッチングやアッシングにより生じたＰＺＴ膜１１の欠陥を回復させるため、アニールを行う。
【００４３】
以上の工程によりＦｅＲＡＭを構成するキャパシタＣが形成される。このキャパシタＣは、上部電極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構成され、上部電極１２ａは、シールド膜Ｂ２ａでその上部が覆われている。また、下部電極１０ａの下部にはシールド膜Ｂ１ａが形成されている。
【００４４】
このように、本実施の形態においては、シールド膜Ｂ１ａ、Ｂ２ａを形成したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止することができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａが、バリアとなり水素やＨ2Ｏの透過を防止する。
【００４５】
また、ＰＺＴ膜中に水素等が侵入した場合には、ＰＺＴ膜中の酸素原子と結合し、膜質を低下させる。が、本実施の形態においては、シールド膜Ｂ１ａ、Ｂ２ａ中に水素等が侵入しても、シールド膜Ｂ１ａ、Ｂ２ａ中の酸素が反応対象となり、容量絶縁膜１１ａ中の酸素原子との反応を防止することができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａ自身が犠牲となり、容量絶縁膜１１ａに対する水素等の影響を低減することができる。
【００４６】
また、上部電極１２ａおよび下部電極１０ａに用いられるＰｔは、触媒作用を有し、Ｈ2をＨ+（水素イオン）化する。このＨ+が、上部電極１２ａもしくは下部電極１０ａ中を拡散し、容量絶縁膜１１ａ中に到達した場合には、その結晶性を破壊すると考えられる。しかしながら、本実施の形態によれば、上部電極１２ａ上にシールド膜Ｂ２ａを、下部電極１０ａ下にシールド膜Ｂ１ａを形成したので、シールド膜中の酸化鉛がこれら電極１０ａ、１２ａ中に拡散する。この酸化鉛は、触媒毒となり、前述のＰｔの触媒作用を抑えることができる。この酸化鉛は、５５０℃以上の熱処理により電極１０ａ、１２ａ中に拡散させることができる。
【００４７】
このような、下部電極１０ａおよび上部電極１２ａ中に触媒毒となる酸化鉛を含有させる方法としては、下部電極１０ａ及び上部電極１２ａを形成するためのＰｔ膜を形成する工程において、Ｐｔ膜中に酸化鉛をあらかじめ含有させるようにしてもよい。
【００４８】
一方、前述した通り、Ｐｂは揮発しやすい性質を有するため、容量絶縁膜１１ａ中のＰｂが拡散し、欠陥が生じる。しかしながら、本実施の形態においては、シールド膜Ｂ１ａ、Ｂ２ａを構成するＰＺＴのＰｂの組成比を大きくした（α2＞α1）ので、容量絶縁膜１１ａのＰｂの欠損を補償することができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａ中のＰｂが、上部電極１２ａもしくは下部電極１０ａを通して容量絶縁膜１１ａ中に補給され、欠陥を回復させる。
【００４９】
また、特に、下部電極１０ａ下にシールド膜Ｂ１ａを形成することにより、前述の水素アニールにより生じたＢＰＳＧ膜９中のＨ2の影響を緩和することができる。また、下部電極１０ａ下に、同じ素材を用いたシールド膜Ｂ１ａを形成することにより下部電極１０ａの結晶性を良くすることができる。また、シールド膜Ｂ１ａをアニールにより結晶化した後、容量絶縁膜を形成した場合には、結晶性をさらに良くすることができる。
【００５０】
結果として、本実施の形態によれば、容量絶縁膜１１ａの特性を確保することができ、残留分極量Ｑｓｗを大きくすることができる。また、残留分極量Ｑｓｗのばらつきを抑えることができる。
【００５１】
次いで、図６に示すように、ＣＶＤ法により、テトラエトキシシランを材料とした酸化シリコン膜（以下、ＴＥＯＳ膜という）１３を堆積する。
【００５２】
続いて、ＴＥＯＳ膜１３上に、ｎ型半導体領域７（ソース、ドレイン）、ｐ型半導体領域８（ソース、ドレイン）および容量素子Ｄの下部電極ＦＧ上に開口部を有するレジスト膜（図示せず）を形成する。次いで、図７に示すように、このレジスト膜をマスクに、ｎ型半導体領域７（ソース、ドレイン）およびをｐ型半導体領域８（ソース、ドレイン）上の酸化シリコン膜９、１３をプラズマエッチングにより除去することによりコンタクトホールＣ１を形成する。次いで、アッシングによりレジスト膜を除去し、コンタクトホールＣ１内を含むＴＥＯＳ膜１３上にＰｔ膜（図示せず）を形成する。次いで、Ｐｔ膜とｎ型半導体領域７（ソース、ドレイン）、ｐ型半導体領域８（ソース、ドレイン）および容量素子Ｄの下部電極ＦＧとの接触部にシリサイド層１４を形成する。次いで、未反応のＰｔ膜を除去する。
【００５３】
続いて、キャパシタＣの上部電極１２ａおよび下部電極１０ａ上に開口部を有するレジスト膜（図示せず）を形成する。次いで、図８に示すように、上部電極１２ａ上のシールド膜Ｂ２ａとＴＥＯＳ膜１３と、下部電極１０ａ上のＴＥＯＳ膜１３と容量絶縁膜１１ａとをプラズマエッチングにより除去することによりコンタクトホールＣ２を形成する。次いで、アッシングによりレジスト膜を除去し、ＰＺＴ膜の膜質の改善のためにＯ2（酸素）雰囲気下でアニールする。
【００５４】
続いて、フィールド酸化膜２上の導電層ＳＧ１および容量素子Ｄの上部電極ＳＧ２上に開口部を有するレジスト膜（図示せず）を形成する。次いで、図９に示すように、導電層ＳＧ１および上部電極ＳＧ２上の酸化シリコン膜９および１３をプラズマエッチングにより除去することによりコンタクトホールＣ３を形成する。次いで、アッシングによりレジスト膜を除去する。
【００５５】
次いで、図１０に示すように、コンタクトホールＣ１、Ｃ２、Ｃ３内を含むＴＥＯＳ膜１３上に、ＴｉＮ膜１６を堆積する。次いで、ＴｉＮ膜１６をパターニングすることにより中間配線Ｌ１を形成する。この中間配線Ｌ１によって、ｎチャネル型ＭＩＳＦＥＴＱｓとキャパシタＣとが直列に接続される。即ち、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）とキャパシタＣの上部電極１２ａとが、中間配線Ｌ１によって接続される。
【００５６】
次いで、図１１に示すように、中間配線Ｌ１およびＴＥＯＳ膜１３上に、ＴＥＯＳ膜１７を形成する。
【００５７】
その後、ＴＥＯＳ膜１７上に第１層〜第３層配線Ｍ１〜Ｍ３を形成する。以下、これらの配線形成工程および配線間の層間絶縁膜Ｓ１〜Ｓ３の形成工程について詳細に説明する。
【００５８】
まず、ＴＥＯＳ膜１７上に、開口部を有するレジスト膜（図示せず）を形成する。この開口部は、例えば、キャパシタＣの下部電極１０ａ、ｎチャネル型ＭＩＳＦＥＴＱｓのキャパシタＣと接続していないｎ型半導体領域７（ソース、ドレイン）上または周辺回路領域のｐ型半導体領域８（ソース、ドレイン）、容量素子Ｄの電極ＦＧ、ＳＧ２上等に形成される。次いで、図１２に示すように、このレジスト膜をマスクにＴＥＯＳ膜１７をエッチングすることにより、コンタクトホール１８を形成する。
【００５９】
次いで、コンタクトホール１８内を含むＴＥＯＳ膜１７上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次堆積する。次に、これらの積層膜をパターニングすることにより第１層配線Ｍ１を形成する（図１３）。
【００６０】
次いで、図１４に示すように、第１層配線Ｍ１およびＴＥＯＳ膜１７上にＴＥＯＳ膜Ｓ１ａ、バリア膜となるＰＺＴ膜Ｓ１ｂおよびＴＥＯＳ膜Ｓ１ｃを順次堆積することにより、これらの膜からなる層間絶縁膜Ｓ１を形成する。このＰＺＴ膜Ｓ１ｂは、Ｐｂの組成比が１＋α3であるアモルファス状の膜である。ここで、このＰＺＴ膜形成後は、高温熱処理が施されないため、ＰＺＴ膜Ｓ１ｂは、結晶化せずアモルファス状のままである。
【００６１】
このように、本実施の形態においては、層間絶縁膜Ｓ１中にバリア膜となるＰＺＴ膜Ｓ１ｂを形成したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止することができる。即ち、ＰＺＴ膜Ｓ１ｂが、バリアとなりＴＥＯＳ膜Ｓ１ｃおよび後述するＳ２ａ中に存在する水素やＨ2Ｏの透過を防止する。特に、ＰＺＴ膜Ｓ１ｂはアモルファス状であり、結晶粒界を有しないため、結晶化したＰＺＴ膜より水素やＨ2Ｏの透過を効果的に防止することができる。
【００６２】
また、ＴＥＯＳ膜Ｓ１ａ、Ｓ１ｃ中に存在する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ１ｂ中の酸素原子と結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入することを防止することができる。また、容量絶縁膜１１ａ中の酸素原子との反応を防止することができる。即ち、ＰＺＴ膜Ｓ１ｂ自身が犠牲となり、容量絶縁膜１１ａに対する、水素等の影響を低減することができる。
【００６３】
続いて、層間絶縁膜Ｓ１上に、第１層配線Ｍ１上の所望の領域に開口部を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクに層間絶縁膜Ｓ１をエッチングすることにより、コンタクトホール１９を形成する（図１５）。
【００６４】
次いで、コンタクトホール１９内を含む層間絶縁膜Ｓ１上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次堆積する。次に、これらの積層膜をパターニングすることにより第２層配線Ｍ２を形成する（図１６）。
【００６５】
ここで、コンタクトホール１９の形成により、バリア膜となるＰＺＴ膜Ｓ１ｂが除去されるが、前述のようにコンタクトホール１９内には、ＴｉＮ膜（バリアメタル膜）が形成される。このＴｉＮ膜は、水素等を透過させないバリア性を有するため、コンタクトホール１９を介して水素等が透過することを防止することができる。即ち、半導体基板１上は、ＰＺＴ膜Ｓ１ｂもしくはＴｉＮ膜で覆われることとなり、これらの膜により、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入することを防止することができる。
【００６６】
次いで、図１７に示すように、第２層配線Ｍ２および層間絶縁膜Ｓ１上にＴＥＯＳ膜Ｓ２ａ、バリア膜となるＰＺＴ膜Ｓ２ｂおよびＴＥＯＳ膜Ｓ２ｃを順次堆積することにより、これらの膜からなる層間絶縁膜Ｓ２を形成する。このＰＺＴ膜Ｓ２ｂも、ＰＺＴ膜Ｓ１ｂと同様に、Ｐｂの組成比が１＋α3であるアモルファス状の膜である。
【００６７】
このように、本実施の形態においては、層間絶縁膜Ｓ２中にバリア膜となるＰＺＴ膜Ｓ２ｂを形成したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止することができる。即ち、ＰＺＴ膜Ｓ２ｂが、バリアとなりＴＥＯＳ膜Ｓ２ｃおよび後述するＳ３ａ中に存在する水素やＨ2Ｏの透過を防止する。特に、ＰＺＴ膜Ｓ２ｂはアモルファス状であり、結晶粒界を有しないため、結晶化したＰＺＴ膜より水素やＨ2Ｏの透過を効果的に防止することができる。
【００６８】
また、ＴＥＯＳ膜Ｓ２ａ、Ｓ２ｃ中に存在する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ２ｂ中の酸素原子と結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入することを防止することができる。また、容量絶縁膜１１ａ中の酸素原子との反応を防止することができる。即ち、ＰＺＴ膜Ｓ２ｂ自身が犠牲となり、容量絶縁膜１１ａに対する、水素等の影響を低減することができる。
【００６９】
また、ＰＺＴ膜Ｓ１ｂまたはＳ２ｂは、結晶化させずにアモルファスの状態を保つことにより、結晶化させたＰＺＴ膜と比較して、誘電率を低く保つことができる。ＰＺＴ膜Ｓ１ｂまたはＳ２ｂの誘電率を低く保つことにより、第１層配線Ｍ１、第２層配線Ｍ２、第３層配線Ｍ３の間の寄生容量を低減することができるため、メモリセルの回路動作の高速化を図ることができる。
【００７０】
続いて、層間絶縁膜Ｓ２上に、第２層配線Ｍ２上の所望の領域に開口部を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクに層間絶縁膜Ｓ２をエッチングすることにより、コンタクトホール２０を形成する。
【００７１】
次いで、コンタクトホール２０内を含む層間絶縁膜Ｓ２上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次堆積する。次に、これらの積層膜をパターニングすることにより第３層配線Ｍ３を形成する（図１８）。
【００７２】
ここで、コンタクトホール２０の形成により、バリア膜となるＰＺＴ膜Ｓ２ｂが除去されるが、前述のようにコンタクトホール２０内には、ＴｉＮ膜（バリアメタル膜）が形成される。このＴｉＮ膜は、水素等を透過させないバリア性を有するため、コンタクトホール２０を介して水素等が透過することを防止することができる。即ち、半導体基板１上は、ＰＺＴ膜Ｓ２ｂもしくはＴｉＮ膜で覆われることとなり、これらの膜により、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入することを防止することができる。
【００７３】
次いで、図１８に示すように、第３層配線Ｍ３および層間絶縁膜Ｓ２上にＴＥＯＳ膜Ｓ３ａ、バリア膜となるＰＺＴ膜Ｓ３ｂおよびＴＥＯＳ膜Ｓ３ｃを順次堆積することにより、これらの膜からなる層間絶縁膜Ｓ３を形成する。このＰＺＴ膜Ｓ３ｂも、ＰＺＴ膜Ｓ１ｂと同様に、その成膜時においては、Ｐｂの組成比が１＋α3であるアモルファス状の膜である。次いで、層間絶縁膜Ｓ３上に、ＰＩＱ膜２１を形成する。この層間絶縁膜Ｓ３およびＰＩＱ膜２１は、最上層配線Ｍ３上に形成され、半導体基板上に形成された素子や配線を保護する膜（パッシベーション膜）となる。
【００７４】
このように、本実施の形態においては、層間絶縁膜Ｓ３中にバリア膜となるＰＺＴ膜Ｓ３ｂを形成したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止することができる。即ち、ＰＺＴ膜Ｓ３ｂが、バリアとなりＴＥＯＳ膜Ｓ３ｃおよびＰＩＱ膜中に存在する水素やＨ2Ｏの透過を防止する。
【００７５】
また、ＴＥＯＳ膜Ｓ３ａ、Ｓ３ｃ中に存在する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ３ｂ中の酸素原子と結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入することを防止することができる。また、容量絶縁膜１１ａ中の酸素原子との反応を防止することができる。即ち、ＰＺＴ膜Ｓ３ｂ自身が犠牲となり、容量絶縁膜１１ａに対する、水素等の影響を低減することができる。
【００７６】
なお、本実施の形態においては、層間絶縁膜Ｓ１等をＴＥＯＳ膜を用いて形成したが、ＳＯＧ膜等を用いて形成することも可能である。このＳＯＧ膜は、水分を多く含むため層間絶縁膜中Ｓ１にバリア層Ｓ１ｂ、Ｓ２ｂ等を形成することの効果がより大きい。
【００７７】
また、本実施の形態においては、層間絶縁膜Ｓ１中にバリア層Ｓ１ｂ、Ｓ２ｂとしてＰＺＴ膜を用いたが、バリア層としてＡｌ2Ｏ3膜等を用いてもよい。このＡｌ2Ｏ3膜中においては、水素やＨ2Ｏの拡散速度が小さく、容量絶縁膜１１ａに対する、水素等の影響を低減することができる。
【００７８】
（実施の形態２）
実施の形態１においては、シールド膜Ｂ２ａを形成後、ＰＺＴ膜１１、Ｔｉ膜およびＰｔ膜の積層膜１０およびＰＺＴ膜Ｂ１をエッチングしたが、このエッチングの後に、ＰＺＴ膜Ｂ３を形成することによって、下部電極１０ａ側壁に、サイドウォールＰＺＴ膜Ｂ３ａを形成してもよい。
【００７９】
まず、図４に示した半導体基板を準備する。なお、図４に示した半導体基板を形成するまでの工程は、実施の形態１の場合と同様であるためその説明を省略する。図１９（ａ）は、図４に示した半導体基板のシールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図である。図１９（ａ）に示すように、ＢＰＳＧ膜９上には、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０およびＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１１上には上部電極１２ａが形成され、この上部電極１２ａの上部および側部は、シールド膜Ｂ２ａで覆われている。
【００８０】
次いで、図１９（ｂ）に示すように、ＰＺＴ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａおよび下部電極１０ａを形成する。この際、この下部電極１０ａの側部は、シールド膜Ｂ１ａで覆われていない。
【００８１】
次いで、図１９（ｃ）に示すように、下部電極１０ａ形成領域を含む領域にＰＺＴ膜Ｂ３をスパッタリング法で堆積する。
【００８２】
ここで、ＰＺＴ膜Ｂ３も、ＰＺＴ膜Ｂ１、Ｂ２と同様に、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である、アモルファス状の膜である。
【００８３】
次いで、下部電極１０ａより少し小さいパターンを用いて、下部電極１０ａ上のＰＺＴ膜Ｂ３を除去する。次に、下部電極１０ａより少し大きいパターンを用いて下部電極１０ａの周囲のＰＺＴ膜Ｂ３およびＢ１を除去する。
【００８４】
以上の工程により、下部電極１０ａの側壁を覆うサイドウォールＰＺＴ膜Ｂ３ａを形成することができる。
【００８５】
次いで、図１９（ｄ）に示すように、ＣＶＤ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、図７〜図１８を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８６】
このように、本実施の形態によれば、下部電極１０ａの側壁をサイドウォールＰＺＴ膜Ｂ３ａで覆ったので、実施の形態１で説明したシールド膜Ｂ１ａ、Ｂ２ａの効果の他、下部電極１０ａの側部からのＨ2もしくはＨ2Ｏの侵入をも防止することができる。
【００８７】
（実施の形態３）
実施の形態２においては、サイドウォールＰＺＴ膜Ｂ３ａをパターニングにより形成したが、このサイドウォールＰＺＴ膜を、異方性エッチングにより形成してもよい。
【００８８】
まず、図４に示した半導体基板を準備する。なお、図４に示した半導体基板を形成するまでの工程は、実施の形態１の場合と同様であるためその説明を省略する。図２０（ａ）は、図４に示した半導体基板のシールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図である。図２０（ａ）に示すように、ＢＰＳＧ膜９上には、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０およびＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１１上には上部電極１２ａが形成され、この上部電極１２ａの上部および側部は、シールド膜Ｂ２ａで覆われている。
【００８９】
次いで、図２０（ｂ）に示すように、ＰＺＴ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａおよび下部電極１０ａを形成する。この際、この下部電極１０ａの側部は、シールド膜Ｂ１ａで覆われていない。
【００９０】
次いで、下部電極１０ａ形成領域を含む領域にＰＺＴ膜Ｂ２３をスパッタリング法で堆積する。
【００９１】
ここで、ＰＺＴ膜Ｂ２３も、ＰＺＴ膜Ｂ１、Ｂ２と同様に、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である、アモルファス状の膜である。
【００９２】
次いで、図２０（ｃ）に示すように、ＰＺＴ膜Ｂ２３を、異方的にエッチングすることにより、下部電極１０ａの側壁にサイドウォールＰＺＴ膜Ｂ２３ａを形成する。この際、シールド膜Ｂ２ａの側壁にもサイドウォールＰＺＴ膜Ｂ２３ａが形成される。
【００９３】
次いで、ＰＺＴ膜Ｂ１をエッチングすることにより、サイドウォールＰＺＴ膜Ｂ２３ａおよび下部電極１０ａ下に、シールド膜Ｂ１ａを形成する。
【００９４】
次いで、図２０（ｄ）に示すように、ＣＶＤ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、図７〜図１８を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００９５】
このように、本実施の形態によれば、下部電極１０ａの側壁をサイドウォールＰＺＴ膜Ｂ２３ａで覆ったので、実施の形態２の場合と同様に、下部電極１０ａの側部からのＨ2もしくはＨ2Ｏの侵入をも防止することができる。
【００９６】
（実施の形態４）
実施の形態２においては、下部電極１０ａ上のＰＺＴ膜Ｂ３を除去したが、かかる工程を省略することも可能である。
【００９７】
まず、図４に示した半導体基板を準備する。なお、図４に示した半導体基板を形成するまでの工程は、実施の形態１の場合と同様であるためその説明を省略する。図２１（ａ）は、図４に示した半導体基板のシールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図である。図２１（ａ）に示すように、ＢＰＳＧ膜９上には、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０およびＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１１上には上部電極１２ａが形成され、この上部電極１２ａの上部および側部は、シールド膜Ｂ２ａで覆われている。
【００９８】
次いで、図２１（ｂ）に示すように、ＰＺＴ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズマエッチングすることによって、上部電極１２ａ下に、容量絶縁膜１１ａおよび下部電極１０ａを形成する。この際、この下部電極１０ａの側部は、シールド膜Ｂ１ａで覆われていない。
【００９９】
次いで、下部電極１０ａ形成領域を含む領域にＰＺＴ膜Ｂ３３をスパッタリング法で堆積する。
【０１００】
ここで、ＰＺＴ膜Ｂ３３も、ＰＺＴ膜Ｂ１、Ｂ２と同様に、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である、アモルファス状の膜である。
【０１０１】
次いで、図２１（ｃ）に示すように、下部電極１０ａより少し大きいパターンを用いて下部電極１０ａの周囲のＰＺＴ膜Ｂ３３およびＢ１を除去する。
【０１０２】
以上の工程により、シールド膜Ｂ２ａおよび下部電極１０ａの側壁を覆うシールドＰＺＴ膜Ｂ３３ａを形成することができる。
【０１０３】
次いで、ＣＶＤ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、図７〜図１８を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１０４】
このように、本実施の形態によれば、下部電極１０ａの側壁をシールドＰＺＴ膜Ｂ３３ａで覆ったので、実施の形態２の場合と同様に、下部電極１０ａの側部からのＨ2もしくはＨ2Ｏの侵入をも防止することができる。
【０１０５】
なお、本実施の形態においては、上部電極１２ａ上にもシールドＰＺＴ膜Ｂ３３ａが残存するため、上部電極１２ａとその上部のシールド膜Ｂ２ａを、同じマスクで形成することも可能である。
【０１０６】
（実施の形態５）
また、次のように、下部電極１０ａの側壁を容量絶縁膜１１ａで覆ってもよい。
【０１０７】
まず、図１に示した半導体基板を準備する。なお、図１に示した半導体基板の形成工程は、実施の形態１の場合と同様であるためその説明を省略する。図２２（ａ）は、図１に示した半導体基板のうちキャパシタＣ部の形成予定領域の拡大図である。図２２（ａ）に示すように、ＢＰＳＧ膜９上に、実施の形態１と同様に、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０を形成する。
【０１０８】
次いで、図２２（ｂ）に示すように、Ｔｉ膜およびＰｔ膜の積層膜１０をパターニングすることにより下部電極１０ａを形成する。
【０１０９】
次いで、図２２（ｃ）に示すように、下部電極１０ａ上を含むＰＺＴ膜Ｂ１上にに容量絶縁膜１１ａとなるＰＺＴ膜１１を堆積する。この際、下部電極１０ａの側壁は、容量絶縁膜１１ａとなるＰＺＴ膜１１により覆われている。次いで、ＰＺＴ膜１１上に、Ｐｔ膜を堆積し、パターニングすることによって上部電極１２ａを形成する。
【０１１０】
次いで、図２３（ａ）に示すように、上部電極１２ａ上を含むＰＺＴ膜１１上に、シールド膜Ｂ２ａとなるＰＺＴ膜Ｂ２を堆積する。この際、上部電極１２ａの側壁は、ＰＺＴ膜Ｂ２により覆われている。
【０１１１】
次いで、図２３（ｂ）に示すように、ＰＺＴ膜Ｂ２、１１およびＢ１をパターニングすることによって、上部電極１２ａの上部および側部を覆うシールド膜Ｂ２ａ、下部電極１０ａの側部を覆う容量絶縁膜１１ａおよび下部電極１０ａの底面を覆うシールド膜Ｂ１ａを形成する。
【０１１２】
ここで、ＰＺＴ膜Ｂ２、１１およびＢ１は、その成膜時においてＰｂの組成比が１＋α2（α2＞α1）である、アモルファス状の膜である。
【０１１３】
次いで、ＣＶＤ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、図７〜図１８を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１１４】
このように、本実施の形態によれば、容量絶縁膜１１ａで、下部電極１０ａの側部を覆ったので、３枚のＰＺＴ膜（Ｂ２ａ、１１ａおよびＢ１ａ）で、上部電極１２ａおよび下部電極１０ａを覆うことができる。
【０１１５】
（実施の形態６）
実施の形態１においては、周辺回路領域であるｎ型ウエル４上にもＰＺＴ膜Ｓ１ｂを形成した（例えば、図１４参照）が、周辺回路領域であるｎ型ウエル４上のＰＺＴ膜Ｓ１ｂをエッチングにより除去してもよい。ＰＺＴ膜Ｓ２ｂについても同様である。なお、本実施の形態の半導体集積回路装置の製造方法は、ＰＺＴ膜Ｓ１ｂを形成後に、周辺回路領域であるｎ型ウエル４上のＰＺＴ膜Ｓ１ｂをエッチングにより除去する工程が追加されるだけで、その他の工程は同様であるためその詳細な説明を省略する。
【０１１６】
図２４は、層間絶縁膜Ｓ１（Ｓ２）形成後の半導体集積回路基板の平面図である。図２４に示すように、ＦｅＲＡＭメモリセルが形成されるメモリセル形成領域上には、ＰＺＴ膜Ｓ１ｂ（Ｓ２ｂ）を有する層間絶縁膜Ｓ１（Ｓ２）が形成され、周辺回路部およびロジック部上には、ＰＺＴ膜Ｓ１ｂ（Ｓ２ｂ）を含まない層間絶縁膜Ｓ５１（Ｓ５２）が形成されている。
【０１１７】
このように、本実施の形態においては、周辺回路部およびロジック部上のＰＺＴ膜Ｓ１ｂ（Ｓ２ｂ）を除去したので、ＰＺＴ膜により生じる寄生容量を低減することができる。また、周辺回路部およびロジック部の回路動作の高速化を図ることができる。
【０１１８】
図２５は、層間絶縁膜Ｓ３形成後の半導体集積回路基板の平面図である。図２５に示すように、周辺回路部およびロジック部上のみならずメモリセル形成領域上にもＰＺＴ膜Ｓ３ｂを有する層間絶縁膜Ｓ３が形成されている。ただし、第３層配線Ｍ３上の層間絶縁膜Ｓ３（ＰＺＴ膜Ｓ３ｂ）は除去され、パッド部ＰＡＤが形成される。
【０１１９】
このように、本実施の形態においては、最上層配線（この場合第３層配線Ｍ３）上には、周辺回路部およびロジック部上のみならずメモリセル形成領域上にもＰＺＴ膜Ｓ３ｂを有する層間絶縁膜Ｓ３を形成したので、半導体集積回路装置の充分な保護を図ることができる。なお、層間絶縁膜Ｓ３上には、配線は形成されないため、層間絶縁膜Ｓ３中のＰＺＴ膜により生じる寄生容量は、問題とならない。
【０１２０】
（実施の形態７）
実施の形態１において説明したＦｅＲＡＭメモリセルの回路配置について説明する。実施の形態１で説明した通り、ＦｅＲＡＭメモリセルは、キャパシタＣとこれに直列に接続されたＭＩＳＦＥＴＱｓとを有し、図２６に示すように単一のキャパシタＣとこれに直列に接続されたＭＩＳＦＥＴＱｓとで１つのセルを構成することができる（１Ｔ１Ｃセル）。この場合、ＭＩＳＦＥＴＱｓのゲート電極がワード線ＷＬと接続され、ＭＩＳＦＥＴＱｓのキャパシタＣに接続されていないソース、ドレイン領域がビット線ＢＬに接続される。また、キャパシタＣのＭＩＳＦＥＴＱｓに接続されていない電極が駆動線ＤＬに接続されている。
【０１２１】
また、図２７に示すように、１つのＦｅＲＡＭメモリセルを、２つのキャパシタＣと２つのＭＩＳＦＥＴＱｓとで構成することができる（２Ｔ２Ｃセル）。この場合も、２つのＭＩＳＦＥＴＱｓのゲート電極がワード線ＷＬと接続され、２つのキャパシタＣのＭＩＳＦＥＴＱｓに接続されていない側の電極が駆動線ＤＬに接続されている。また、２つのＭＩＳＦＥＴＱｓのキャパシタＣに接続されていない側のソース、ドレイン領域が、それぞれビット線ＢＬ、ビット線バー／ＢＬに接続される。
【０１２２】
（実施の形態８）
実施の形態１において説明したＦｅＲＡＭメモリセルにおいては、ｐ型ウエル３上の広いフィールド酸化膜２上にキャパシタＣを形成した（図６参照）が、ＦｅＲＡＭメモリセルを構成するＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）上にキャパシタＣを形成してもよい。
【０１２３】
図２８は、ｎ型半導体領域７（ソース、ドレイン）上にキャパシタＣを形成した半導体集積回路の一例である。図２６に示すように、ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）上には、プラグＰ１が形成されている。このプラグＰ１は、ＭＩＳＦＥＴＱｓのソース、ドレイン領域上のＢＰＳＧ膜９およびその上部のＰＺＴ膜Ｂ１を除去することにより形成されたコンタクトホールＣ１に、導電性膜を埋め込むことにより形成する。
【０１２４】
このプラグＰ１上には、キャパシタＣが形成されている。このキャパシタＣは、プラグＰ１上を含むＰＺＴ膜Ｂ１上にＴｉ膜およびＰｔ膜の積層膜１０、ＰＺＴ膜１１およびＰｔ膜１２を順次堆積し、パターニングすることにより形成する。
【０１２５】
また、上部電極１２ａ上を含むＰＺＴ膜Ｂ１上には、ＰＺＴ膜Ｂ２およびＴＥＯＳ膜１７が形成され、上部電極上には、ＰＺＴ膜Ｂ２およびＴＥＯＳ膜１７を除去することによりコンタクトホールＣ２が形成されている。
【０１２６】
このコンタクトホールＣ２内を含むＴＥＯＳ膜１７上には、配線層Ｍａが形成されている。
【０１２７】
一方、ＭＩＳＦＥＴＱｓのキャパシタＣと接続されていないｎ型半導体領域７（ソース、ドレイン）上には、コンタクトホールＣ３が形成され、このコンタクトホール内を含むＴＥＯＳ膜１７上には、配線層Ｍｂが形成されている。
【０１２８】
従って、上部電極１２ａおよび下部電極１０ａはＰＺＴ膜Ｂ１、Ｂ２ａで覆われることとなり、実施の形態１の場合と同様の効果を有る。
【０１２９】
また、本実施の形態のように、ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）上にキャパシタＣを形成すれば、セル面積の縮小化を図ることができる。また、実施の形態６で説明した１Ｔ１Ｃのセル構造に、本実施の形態を適用すれば、更なる、セル面積の縮小化を図ることができる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３１】
特に、前記実施の形態においては、周辺回路領域であるｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴを形成したが、周辺回路領域にｐ型ウエルを形成しｎチャネル型ＭＩＳＦＥＴを形成してもよい。
【０１３２】
また、前記実施の形態では、キャパシタＣの上部電極としてＰｔ膜およびＴｉ膜の積層膜を用い、下部電極としてＰｔ膜を用いたが、これに限定されるものではなく、これらの電極には、Ｐｔ、Ｉｒ、ＩｒＯ2、Ｒｕ、ＲｕＯ2等の白金族金属またはその酸化物もしくは複酸化物を主要な構成要素とする単層膜、あるいはこれから選択された２種以上の導電膜で構成される積層膜を用いても良い。
【０１３３】
さらに、本実施の形態においては、容量絶縁膜用の強誘電体膜としてＰＺＴ膜を使用したが、これに限定されるものではなく、例えば、ＰＬＺＴ（Ｐｂ1-xＬａx（ＺｒyＴｉz）Ｏ3）などといったＰｂを含有し、高〜強誘電体を主要な成分とする誘電体膜であってもよい。
【０１３４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１３５】
本発明によれば、キャパシタの上部電極の上部もしくは下部電極の下部に形成された第１および第２のシールド膜により、キャパシタの上部もしくは下部からのＨ2もしくはＨ2Ｏの侵入を防止することができ、キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防止することができる。また、第１および第２のシールド膜により、容量絶縁膜中の成分、例えば、鉛の拡散を低減することができる。また、第１および第２のシールド膜を鉛の組成比を容量絶縁膜のそれより大きくしておけば、容量絶縁膜中から拡散した鉛を、第１および第２のシールド膜中の鉛で補うことができ、容量絶縁膜の特性劣化を防止することができる。その結果、ＦｅＲＡＭメモリセルの特性を向上させることができる。
【０１３６】
また、本発明によれば、層間絶縁膜中のバリア層により、キャパシタの上部からのＨ2もしくはＨ2Ｏの侵入を防止することができ、キャパシタ中の容量絶縁膜の特性劣化を防止することができる。その結果、ＦｅＲＡＭメモリセルの特性を向上させることができる。
【０１３７】
また、本発明によれば、キャパシタ中の容量絶縁膜の特性劣化を防止した半導体集積回路装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】図１９（ａ）〜（ｄ）は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】図２０（ａ）〜（ｄ）は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】図２１（ａ）〜（ｃ）は、本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態６である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２５】本発明の実施の形態６である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２６】本発明の実施の形態７であるＦｅＲＡＭメモリセルの回路配置を示す図である。
【図２７】本発明の実施の形態７であるＦｅＲＡＭメモリセルの他の回路配置を示す図である。
【図２８】本発明の実施の形態８であるＦｅＲＡＭメモリセルを示す基板の要部断面図である。
【符号の説明】
１  半導体基板
２  フィールド酸化膜
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート酸化膜
６  容量絶縁膜
７  ｎ型半導体領域
８  ｐ型半導体領域
９  ＢＰＳＧ膜
１０  積層膜
１０ａ  下部電極
１１  ＰＺＴ膜
１１ａ  容量絶縁膜
１２  積層膜
１２ａ  上部電極
１３  ＴＥＯＳ膜
１４  シリサイド層
１６  ＴｉＮ膜
１７  ＴＥＯＳ膜
１８  コンタクトホール
１９  コンタクトホール
２０  コンタクトホール
２１  ＰＩＱ膜
Ｂ１  ＰＺＴ膜
Ｂ１ａ  シールド膜
Ｂ２  ＰＺＴ膜
Ｂ２３  ＰＺＴ膜
Ｂ２３ａ  サイドウォールＰＺＴ膜
Ｂ２ａ  シールド膜
Ｂ３  ＰＺＴ膜
Ｂ３３  ＰＺＴ膜
Ｂ３３ａ  シールドＰＺＴ膜
Ｂ３ａ  サイドウォールＰＺＴ膜
ＢＬ  ビット線
Ｃ  キャパシタ
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
Ｃ３  コンタクトホール
Ｄ  容量素子
ＤＬ  駆動線
ＦＧ  下部電極
Ｌ１  中間配線
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
Ｍａ  配線層
Ｍｂ  配線層
Ｐ１  プラグ
ＰＡＤ  パッド部
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  ｎチャネル型ＭＩＳＦＥＴ
Ｓ１〜Ｓ３  層間絶縁膜
Ｓ１ａ  ＴＥＯＳ膜
Ｓ１ｂ  ＰＺＴ膜
Ｓ１ｃ  ＴＥＯＳ膜
Ｓ２  層間絶縁膜
Ｓ２ａ  ＴＥＯＳ膜
Ｓ２ｂ  ＰＺＴ膜
Ｓ２ｃ  ＴＥＯＳ膜
Ｓ３  層間絶縁膜
Ｓ３ａ  ＴＥＯＳ膜
Ｓ３ｂ  ＰＺＴ膜
Ｓ３ｃ  ＴＥＯＳ膜
Ｓ５１  層間絶縁膜
ＳＧ  ゲート電極
ＳＧ１  導電層
ＳＧ２  上部電極
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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