(57)【特許請求の範囲】
【請求項１】
所定のタイミングで駆動信号を発生する信号発生部と、
該駆動信号に応答して、複数の被制御回路が接続された第一の配線の一端側を駆動する第一のドライバ回路と、
該駆動信号に応答して、前記第一の配線より駆動負荷が小さい第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有する駆動回路。
【請求項２】
請求項１において、
前記高速ドライブ回路は、
前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がＬレベルで該第二の配線の他端側がＨレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がＨレベルで前記第二の配線の他端側がＬレベルの時に前記プルダウントランジスタを駆動することを特徴とする駆動回路。
【請求項３】
複数のワード線と、複数のビット線と、それらの交差部分に配置される複数のメモリセルとを有する半導体記憶装置において、
前記ワード線に接続され該ワード線を駆動する複数のワード線駆動回路と、
メモリのアドレスサイクルより短いワード線駆動制御信号を発生する駆動信号発生部と、
前記複数のワード線駆動回路に沿って配置され、該ワード線駆動回路に前記ワード線駆動制御信号を供給する第一の配線と、
前記ワード線駆動制御信号に応答して、該第一の配線の一端側を駆動する第一のドライバ回路と、
前記第一の配線に沿って配置され、前記第一の配線よりも駆動負荷が小さい第二の配線と、
前記ワード線駆動制御信号に応答して、該第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有することを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記高速化ドライバ回路は、
前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がＬレベルで該第二の配線の他端側がＨレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がＨレベルで前記第二の配線の他端側がＬレベルの時に前記プルダウントランジスタを駆動することを特徴とする半導体記憶装置。
【請求項５】
請求項３において、
前記ワード線駆動回路は、
ワード線のデコーダ回路の出力信号と前記第一の配線を介して供給されるワード線駆動制御信号とを入力し、選択されたワード線を前記ワード線駆動制御信号のタイミングで駆動することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の被制御回路を駆動する駆動信号を供給するための配線を駆動する回路、及びその駆動回路を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体装置において、複数の被制御回路を駆動する場合、それらの複数の被制御回路に沿って配線を設け、その配線の一端側からドライバ回路により駆動制御信号を与え、その配線に接続された複数の被制御回路を一斉に駆動することが行われる。その場合、複数の被制御回路が接続された配線は、特に容量性の負荷が大きく、配線の一端側に接続されたドライバ回路により駆動される場合は、配線の他端側でその駆動制御信号の形状が大きくなまることがある。
【０００３】
図７は、従来の駆動回路の一例を示す図である。この例では、駆動制御信号を発生する信号発生回路１０の駆動制御信号１１が、ドライバ回路２０に与えられ、そのタイミングで配線１００の一端側がドライバ回路２０により駆動される。配線１００は、その配線に沿って設けられた被制御回路３１〜３６にその駆動制御信号を供給する。被制御回路３０は、例えば図示しない別の入力信号を与えられ、駆動制御信号の発生回路１０が発生する駆動制御信号のタイミングで一斉に所定の動作を行う。
【０００４】
【発明が解決しようとする課題】
近年の半導体装置の高集積化に伴い、上記の配線１００の幅や厚みが小さくなる傾向にある。特に、多層化の要請から下層側にある配線の厚みは薄くなる傾向にあり、一方占有面積の問題から配線の幅を大きくすることは制限される。従って、配線１００の抵抗は大きくなる傾向にある。しかも、非常に多くの被制御回路３０に駆動制御信号を供給する場合は、上記配線１００の長さは長くなり、それに接続される被制御回路の入力端子の負荷容量により、配線１００は大きな駆動負荷を有する。
【０００５】
図８は、図７の配線１００のドライバ回路２０の出力側に近い点Ａでの信号波形と、反対側の先端部に近い点Ｂでの信号波形とを示す図である。ドライバ回路２０に近い点Ａでは、図中の実線に示される通り比較的シャープな波形になるが、配線１００の先端側の点Ｂでは、図中の破線に示される通りかなりなまった波形になる。この現象は、被制御回路３０の数が多ければ多いほど、更に配線１００の長さが長ければ長い程顕著になる。即ち、配線のＣＲ時定数の増大に伴い信号波形のなまりが顕著になる。従って、図７中点Ａ付近に配置される被制御回路３１は信号発生回路１０の出力と同等のタイミングで駆動制御されるが、点Ｂ付近に接続される被制御回路３６はそれよりかなり遅れたタイミングで駆動制御される。
【０００６】
かかる問題は、例えば、駆動制御信号が短い期間のみで被制御回路を駆動制御したいといった要請がある場合は、被制御回路３１と３６とで制御期間のタイミングが異なり、デバイス内で高速に制御する場合に好ましくない。
【０００７】
そこで、本発明の目的は、上記従来の問題点を解決し、駆動制御信号の伝播の遅延をなくした駆動回路を提供することにある。
【０００８】
更に、本発明の目的は、ワード線駆動回路の駆動制御信号の伝播遅延をなくした駆動回路を有する半導体記憶回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成する為に、本発明の駆動回路は、所定のタイミングで駆動信号を発生する信号発生部と、
該駆動信号に応答して、複数の被制御回路が接続された第一の配線の一端側を駆動する第一のドライバ回路と、
該駆動信号に応答して、前記第一の配線より駆動負荷が小さい第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有することを特徴とする。
【００１０】
第二の配線がバイパス配線として駆動信号を遅延することなく高速化ドライバ回路に与え、それに応答して高速化ドライバ回路が第一の配線を駆動することで、駆動負荷が大きい第一の配線により供給される駆動信号の伝播遅延をできるだけなくすことができる。
【００１１】
さらに、本発明における高速ドライブ回路は、前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がＬレベルで該第二の配線の他端側がＨレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がＨレベルで前記第二の配線の他端側がＬレベルの時に前記プルダウントランジスタを駆動することを特徴とする。
【００１２】
上記の目的を達成するために、他の発明は、複数のワード線と、複数のビット線と、それらの交差部分に配置される複数のメモリセルとを有する半導体記憶装置において、
前記ワード線に接続され該ワード線を駆動する複数のワード線駆動回路と、
メモリのアドレスサイクルより短いワード線駆動制御信号を発生する駆動信号発生部と、
前記複数のワード線駆動回路に沿って配置され、該ワード線駆動回路に前記ワード線駆動制御信号を供給する第一の配線と、
前記ワード線駆動制御信号に応答して、該第一の配線の一端側を駆動する第一のドライバ回路と、
前記第一の配線に沿って配置され、前記第一の配線よりも駆動負荷が小さい第二の配線と、
前記ワード線駆動制御信号に応答して、該第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有することを特徴とする。
【００１３】
かかる構成にすることで、各ワード線ドライバ回路は、ほぼ同じタイミングで駆動される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１５】
図１は、本実施の形態例の駆動回路の原理図である。この例では、複数の被制御回路が接続された配線１００と別に、その配線１００よりも駆動負荷が軽い第二の配線１１０を設け、その第二の配線１１０をドライバ回路４０で一端側から駆動する。従って、ドライバ４０からの信号は点Ｃから点Ｄに遅延することなく伝播する。そして、第二の配線１１０の他端側に高速化ドライバ回路５０を設けて、遅延することなく伝播してきた信号に応答して、第一の配線１００の他端側を駆動する。
【００１６】
また、この高速化ドライバ回路５０は、第一の配線１００の点Ｂの部分の信号伝播の遅れを取り戻す為に動作し、特に、第一の配線１００の点Ｂの部分の信号レベルと第二の配線１１０の点Ｄの部分の信号レベルとが異なる時に、第一の配線１００の他端側を駆動する様に動作する。従って、定常状態の時には、高速化ドライバ回路５０はドライブ動作はしない。
【００１７】
図２は、図１の駆動回路における動作を説明するための各点の信号波形図である。上記した通り、第二の配線１１０には被制御回路が接続されず、またデバイス構造上、その抵抗が低く、全体の負荷が第一の配線１００よりも小さくなる様に構成されている。従って、ドライバ回路４０により第二の配線１１０に与えられた信号は、点Ｃと点Ｄとでほとんど遅延時間はなく立ち上がり、立ち下がる。一方、ドライバ回路２０により第一の配線１００に与えられた信号は、点Ａでは、点Ｃと同等のタイミングで立ち上がり、立ち下がる。そして、点Ｂでは、多少の遅延はあるが、高速化ドライバ回路５０により点Ｄでの信号に応答して駆動されるので、従来の様に立ち上がりと立ち下がりの傾斜がなだらかになることはなく、比較的急峻な立ち上がりと立ち下がりの信号になる。
【００１８】
図３は、本実施の形態例の駆動回路の詳細回路図の例である。駆動制御信号の発生回路１０は、外部信号１８の立ち上がりエッジを検出して、３段のインバータ回路１２、１３、１４の遅延時間分の幅を持つパルス信号１１を生成する。第一のドライバ回路２０は、信号発生回路１０が発生した駆動制御信号１１を与えられて第一の配線１００に駆動制御信号を転送する。その構成は、２つのインバータ回路２１、２２からなる。第二のドライバ回路４０は、同様に、信号発生回路１０が発生した駆動制御信号１１を与えられて第二の配線１１０に駆動制御信号を転送する。その構成は、２つのインバータ回路４１、４２からなる。
【００１９】
第一の配線１００を通じて駆動制御信号１１が与えられる被制御回路３０は、この例では、それぞれＮＡＮＤゲート３１１、３２１....３６１とインバータ３１２、３２２....３２６で構成される。このＮＡＮＤゲートの一方の入力端子に第一の配線１００が接続される。そして、ＮＡＮＤゲートの他方の入力端子には、適宜それぞれの制御信号が与えられる。
【００２０】
図３に示した駆動回路の例には、高速化ドライバ回路５０の詳細回路例が示されている。この高速化ドライバ回路は、プルダウン用の回路５１０とプルアップ用の回路５２０とからなる。プルダウン用の回路５１０には、第一の配線１００を駆動するプルダウン用のＮ型のＭＯＳトランジスタ５１１、ＮＯＲゲート５１２、インバータ５１３を有する。インバータ５１３には、第一の配線１００の他端側（点Ｂ側）が入力として与えられる。また、ＮＯＲゲート５１２には、第二の配線１１０の他端側（点Ｄ側）とインバータ５１３の出力がそれぞれ入力として与えられる。
【００２１】
プルアップ用の回路５２０には、第一の配線１００を駆動するプルアップ用のＰ型のＭＯＳトランジスタ５２１、ＮＡＮＤゲート５２２、インバータ５２３を有する。インバータ５２３には、第一の配線１００の他端側（点Ｂ側）が入力として与えられる。また、ＮＡＮＤゲート５２２には、第二の配線１１０の他端側（点Ｄ側）とインバータ５２３の出力がそれぞれ入力として与えられる。
【００２２】
図４は、駆動制御信号１１の立ち下がりと立ち上がりにおける、図３の各部分の信号波形を示す図である。今仮に、駆動制御信号１１が立ち下がる場合の動作を説明する。図４に示される通り、駆動制御信号１１の立ち下がりに応答して、インバータ２１と４１の出力２３と４３とが、インバータ１段分の遅れをもって立ち上がる。従って、第一と第二のドライバ回路２０と４０に近い点Ａと点Ｃとがインバータ２２、４２分の遅れをもって立ち下がる。この時、負荷が軽い第二の配線１１０の点Ｄにおいても、ほとんどの遅延を伴わずに信号が立ち下がる。
【００２３】
但し、その時点では配線１００の負荷が大きいために、点Ｂでの信号レベルはＨレベルのままである。従って、インバータ５１３の出力５１４はＬレベルであり、点Ｄの信号レベルのＬレベルにより、ＮＯＲゲート５１２の出力５１５は一時的にＨレベルに上昇する。この出力５１５のＨレベルにより、プルダウン用のＮ型のトランジスタ５１１が導通し、第一の配線１００の他端側（点Ｂ側）のレベルを立ち下げる。従って、点Ｂでの信号レベルは、図４にＢで示した通り、従来ＢＯの如く鈍い立ち下がり特性を示していたのに対して、この高速化ドライバ回路５０により急峻に立ち下がる。
【００２４】
従って、点Ａの信号により駆動制御されるＮＡＮＤゲート３１１と点Ｂの信号により駆動制御されるＮＡＮＤゲート３６１との動作は、僅かの遅延のずれを伴うだけである。そして、点Ｂの信号レベルが急峻に立ち下がるのに伴い、インバータ５１３の出力５１４は立ち上がり、ＮＯＲゲート５１２の出力５１５を立ち下げる。その結果、プルダウン用のトランジスタ５１１は非導通となる。
【００２５】
即ち、図４中に示したｔdownに期間だけノード５１５に発生するパルス信号により、プルダウントランジスタ５１１が過渡的に導通するだけである。従って、高速化ドライバ回路５０は、その後ノード１１がＨレベルになったときに配線１００を駆動するドライバ回路２０と競合することはなく、従って、電源からグランドに向かって流れる貫通電流は発生しない。
【００２６】
次に、駆動制御信号１１が立ち上がる時の駆動回路の動作について説明する。まず、駆動制御信号１１が立ち上がると、遅延してインバータ出力２３、４３が立ち下がる。そして、それに伴い、第一の配線１００の点Ａと第二の配線１１０の点ＣおよびＤが立ち上がる。その時、第一の配線１００の点Ｂでの信号レベルがＬレベルのままであるので、インバータ５２３の出力５２４はＨレベルのままである。そこで、点Ｄの信号もＨレベルになり、ＮＡＮＤゲート５２２の出力５２５は立ち下がり、Ｐ型のプルアップトランジスタ５２１が導通し、第一の配線１１０の他端側（点Ｂ側）のレベルを引き上げる。従って、点Ｂが急峻に立ち上がる。図４中に示した様に、従来のＢＯの如き緩慢な立ち上がり特性ではなく、Ｂで示した通り急峻な立ち上がり特性となる。
【００２７】
その後、点Ｂの立ち上がりに伴い、インバータ５２３の出力５２４が立ち下がり、ＮＡＮＤゲート５２２の出力５２５はＨレベルとなり、Ｐ型のトランジスタ５２１は非導通となる。即ち、図４中の期間ｔupの間に出力５２５に発生する負のパルス信号により、過渡的にＰ型のトランジスタ５２１が導通して、第一の配線１００の他端側のレベルを急峻に引き上げる。定常状態では、Ｐ型のトランジスタ５２１はオフのままであるので、その後ノード１１がＬレベルになったときに配線１００を駆動するドライバ回路２０と競合することはなく、従って、電源からグランドに向かって流れる貫通電流は発生しない。
【００２８】
上記の通り、第一の配線１００の点Ａと点Ｂでの信号が僅かの遅延はあるが、共に急峻な立ち上がりと立ち下がり特性をもつので、それにより駆動制御される被制御回路のＮＡＮＤゲート３１１と３６１とは、ほとんど遅延なく動作する。
【００２９】
図５は、上記の駆動回路を有するクロックド・ワード方式で動作する半導体記憶装置の全体構成図である。また、図６は、その詳細部分図である。図５に示された半導体記憶装置６０は、スタティック型のメモリの例である。行アドレスをデコードする行デコータ６１の出力と、駆動制御信号の発生回路１０の出力とにより各ワード線ＷＬ１〜ＷＬｍが駆動される。メモリセルアレイ６２内には、複数のワード線ＷＬ１〜ＷＬｍと、それに交差する複数のビット線対ＢＬ１〜ＢＬｎが配置される。そして、それらの交差部分にメモリセルＭＣが設けられる。
【００３０】
ビット線対ＢＬは、コラム選択ゲート６３１〜６３ｎを介してセンスアンプ６４に接続される。センスアンプ回路６４には入出力端子Ｄout ／Ｄinが接続される。Ｙ１〜Ｙｎは、コラム選択信号であり、図示しないコラムデコーダの出力である。
【００３１】
このメモリにおいて、各ワード線は、それぞれのワードドライバ回路により選択される。例えば、ワード線ＷＬ１は、ワードドライバ回路３１３，３１４，３１５により駆動される。同様に、ワード線ＷＬ２は、ワードドライバ回路３２３、３２４，３２５により駆動される。
【００３２】
これらのワードドライバ回路は、図１及び図３で説明した被制御回路に対応する。これらのワードドライバ回路は、駆動制御信号発生回路１０により生成され、ドライバ回路２０により第一の配線１００に送出される駆動制御信号のタイミングで動作する。したがって、行デコーダ６１により１本のワード線が選択され、第一の配線１００に与えられる駆動制御信号のタイミングで、ワード線が一定期間だけ立ち上げられる。例えば、１サイクル期間の間のごく一部の期間のみ駆動制御信号が第一の配線１００に与えられると、ワード線は、そのごく一部の期間のみ選択レベルに立ち上げられる。
【００３３】
そして、この第一の配線１００は、ワード駆動回路に沿ってコラム方向に延びる配線であり、多くのワード駆動回路が接続される。したがって、その負荷は大きくなる。そこで、第二の配線１１０を平行に配置し、その一端をドライバ４０で駆動し、その他端側に設けた高速化ドライバ回路５０により、第一の配線１００の他端側を駆動する。この高速化ドライバ回路５０は、上記した通り、第一の配線１００の他端側が未だ立ち上がっていない期間と、未だ立ち下がっていない期間のみ、当該第一の配線１００の他端側を駆動する。したがって、ワードドライバ回路の動作のタイミングは、ほぼ同一のタイミングとなる。
【００３４】
図６に、メモリセルの詳細回路図の例が示される。このメモリセルＭＣは、６トランジスタから構成される。Ｎ型のトランジスタ７０，７１とＰ型のトランジスタ７２，７３とからなるＣＭＯＳインバータがそれぞれゲートとドレインとを交差接続している。そして、Ｎ型のトランジスタ７４，７５によりメモリセルがビット線対ＢＬ１に接続される。上記した一部の期間のみワード線ＷＬが選択レベルに駆動されることにより、メモリセルＭＣのトランジスタ７４，７５は、一部の期間のみ導通する。
【００３５】
トランジスタ７４，７５が導通することにより、ビット線ＢＬをメモリセルのデータを記憶しているトランジスタ７０，７１の一方及びトランジスタ７２，７３の一方が駆動し、それをセンスアンプ回路６４が検出する。したがって、トランジスタ７４または７５からの電流の流入により、記憶データに応じてＨまたはＬレベルであったノードｎ１，ｎ２のレベルが不安定となり、ワード線を長期間にわたって選択レベルにすると記憶データの反転を招く。したがって、ワード線を選択レベルにしてトランジスタ７４，７５を導通させる期間はできるだけ短くしたほうが良い。更に、ある程度メモリセルのトランジスタ７０，７１，７２，７３によりビット線が駆動されれば、センスアンプ回路６４が検出することができる。その場合は、必要最小限の時間だけ駆動させることで、メモリセルのビット線駆動による消費電力を最小限に抑えることができる。そこで、上記したクロックド・ワード方式により、ワード線が駆動されるのである。
【００３６】
そして、選択されたメモリセルがビット線を駆動した後に、センスアンプ回路６４がその状態を検出して、外部に出力される。そのため、複数のワード線が駆動されるタイミングをできるだけあわせることが要求される。本発明の実施の形態例で示した駆動回路を利用することにより、駆動制御信号を第一の配線１００を通じて各ワード線駆動回路にほぼ同一のタイミングで供給することができる。
【００３７】
図６の６５１，６５２，６５ｍは、行デコーダ回路例であり、その出力はワードドライバ回路のＮＯＲゲート３１３，３２３，３ｍ３に与えられる。
【００３８】
第一の配線１００は、複数のワードドライバ回路に接続されるので、その駆動負荷は大きい。一方、第二の配線１１０は、高速化ドライバ５０をできるだけ早いタイミングで駆動させるために、できるだけ駆動負荷を小さくする様に構成される。例えば、一般に半導体装置は、下層側の配線は比較的薄い配線層で構成される。これは多層化される時の上層の凹凸をできるだけ小さくするためである。そこで、上記の第一の配線１００を下層側の配線層で実現し、第二の配線１１０を上層側の配線層で実現することが好ましい。
【００３９】
或いは、第二の配線構造を、第一の配線よりも抵抗値が低い材料からなる配線とすることでも良い。更に、必要な場合は、第二の配線１１０を駆動するドライバ回路４０の駆動能力を大きくするために、駆動トランジスタを大きいサイズにすることでも良い。
【００４０】
【発明の効果】
以上説明した通り、本発明によれば、駆動制御信号を複数の被制御回路に供給する第一の配線に加えて、第二の配線を設け、第二の配線の一端側を第一の配線ど同様にドライバ回路で駆動し、第二の配線の他端側に設けた高速化ドライバ回路により、第二の配線の他端側のレベルと第一の配線の他端側のレベルとがことなる期間だけ、第一の配線の他端側を駆動することができる。したがって、少ない消費電流で、複数の被制御回路にほぼ同等のタイミングで駆動制御信号を第一の配線から与えることができる。
【００４１】
上記の駆動回路をメモリセルのクロックド・ワード方式に利用することにより、消費電力が少なく記憶データの反転を防止した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態例の駆動回路の原理図である。
【図２】図１の駆動回路における動作を説明するための各点の信号波形図である。
【図３】本実施の形態例の駆動回路の詳細回路図の例である。
【図４】駆動制御信号１１の立ち下がりと立ち上がりにおける、図３の各部分の信号波形を示す図である。
【図５】駆動回路を有するクロックド・ワード方式で動作する半導体記憶装置の全体構成図である。
【図６】図６の半導体記憶装置の詳細部分図である。
【図７】従来の駆動回路の一例を示す図である。
【図８】配線１００のドライバ回路２０の出力側に近い点Ａでの信号波形と、反対側の先端部に近い点Ｂでの信号波形とを示す図である。
【符号の説明】
１０        信号発生部
２０        第一のドライバ回路
３０        被制御回路
４０        第二のドライバ回路
５０        高速化ドライバ回路
１００      第一の配線
１１０      第二の配線
【図１】
0003862346.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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