(57)【特許請求の範囲】
【請求項１】
電源電位ノードと接地電位ノードとの間に順に直列接続され、第１のデータ信号、前記第１のデータ信号の反転信号である第２のデータ信号がそれぞれ入力される第１，第２のＭＯＳトランジスタを有するプッシュプル回路と、
前記プッシュプル回路の出力ノードである前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
前記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
前記トランスファゲートの出力ノードに接続された第１のインバータと、
前記第１のインバータにフィードバック接続された第２のインバータと、
導電型が前記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、電源電位ノードと前記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、前記第２のデータ信号がそれぞれ入力される第３，第４のＭＯＳトランジスタと、
を備えたことを特徴とするデータ伝送回路。
【請求項２】
電源電位ノードと接地電位ノードとの間に順に直列接続され、第１のデータ信号、前記第１のデータ信号の反転信号である第２のデータ信号がそれぞれ入力される第１，第２のＭＯＳトランジスタを有するプッシュプル回路と、
前記プッシュプル回路の出力ノードである前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
前記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
前記トランスファゲートの出力ノードに接続された第１のインバータと、
前記第１のインバータにフィードバック接続された第２のインバータと、
導電型が前記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、前記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、前記第１のデータ信号、所定の制御信号がそれぞれ入力される第３，第４のＭＯＳトランジスタと、
を備えたことを特徴とするデータ伝送回路。
【請求項３】
前記トランスファゲートは、ＣＭＯＳトランスファゲートであることを特徴とする請求項１又は２に記載のデータ伝送回路。
【請求項４】
前記トランスファゲートは、ＭＯＳトランジスタであることを特徴とする請求項１又は２に記載のデータ伝送回路。
【請求項５】
前記トランスファゲート並びに前記第１及び第２のインバータが、複数組備えられていることを特徴とする請求項１乃至４のいずれかに記載のデータ伝送回路。
【請求項６】
前記データ伝送回路は、スキャンフリップフロップの出力側に接続され、前記スキャンフリップフロップの第１の出力データ信号、前記第１の出力データ信号の反転信号である第２の出力データ信号を前記第１，第２のデータ信号とし、前記スキャンフリップフロップのスキャンイネーブル信号に基づき生成されるデータ信号を前記所定の制御信号としたものであることを特徴とする請求項１乃至５のいずれかに記載のデータ伝送回路。
【請求項７】
前記スキャンフリップフロップ及び前記データ伝送回路が複数段備えられている場合に、各段の前記プッシュプル回路の出力データ信号を、次段の前記スキャンフリップフロップのスキャン入力データ信号としたことを特徴とする請求項６に記載のデータ伝送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを出力する出力回路とデータが入力される入力回路とを接続するデータ伝送回路に関し、特に、データパス、メモリ等の半導体集積回路内のデータ伝送回路として使用されるものである。
【０００２】
【従来の技術】
図７は、従来のデータ伝送回路の回路図である。
図７に示した従来のデータ伝送回路は、順に直列接続されたインバータＩＮＶ及びクロックドインバータＣＫＩＮＶと、インバータＩＮＶの出力ノードａと接地電位ノードＧＮＤとに間に接続された出力容量Ｃout とから構成され、データを出力する出力回路１とデータが入力される入力回路２とを接続している。
【０００３】
クロックドインバータＣＫＩＮＶにはコントロール信号ＣＮＴ及び／ＣＮＴ（信号名の前に付された記号“／”は、論理反転を意味するものとする。以下同じ。）が入力されることにより、必要に応じてデータ伝送回路のオン／オフが行われ、出力回路１と入力回路２との間のデータ伝送が行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、図７に示した従来のデータ伝送回路においてはインバータＩＮＶからのデータ出力によりノードａに印加される電圧は全振幅で振動し、また、データ伝送回路における消費電力は電圧振幅の２乗に比例する。従って、出力回路１から出力されるデータの活性化率が高い場合には、出力容量Ｃout における充放電の繰り返しにより、大きな電力を消費するという問題点があった。
【０００５】
また、コントロール信号ＣＮＴが“０”となってデータ伝送回路がオフになると、クロックドインバータＣＫＩＮＶの出力ノードｂ、即ち、入力回路２の入力ノードｂの電位が、データ信号の“１”レベル信号電位と“０”レベル信号電位との間の電位となって、ノードｂがフローティング状態になる。その結果、入力回路２内部の入力ゲート回路の電源電位ノードＶddと接地電位ノードＧＮＤとの間に貫通電流が流れ、特に、データパス、メモリ等の半導体集積回路においてはデータ伝送回路が多数使用されているので、消費電力を増大させる原因となっていた。
【０００６】
本発明は上記問題点に鑑みてなされたもので、その目的は、低消費電力のデータ伝送回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明に係るデータ伝送回路の一態様によれば、
電源電位ノードと接地電位ノードとの間に順に直列接続され、第１のデータ信号、上記第１のデータ信号の反転信号である第２のデータ信号がそれぞれ入力される第１，第２のＭＯＳトランジスタを有するプッシュプル回路と、
上記プッシュプル回路の出力ノードである上記第１のＭＯＳトランジスタと上記第２のＭＯＳトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
上記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
上記トランスファゲートの出力ノードに接続された第１のインバータと、
上記第１のインバータにフィードバック接続された第２のインバータと、
導電型が上記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、電源電位ノードと上記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、上記第２のデータ信号がそれぞれ入力される第３，第４のＭＯＳトランジスタと、
を備えたことを特徴とする。
本発明に係るデータ伝送回路の他の態様によれば、
電源電位ノードと接地電位ノードとの間に順に直列接続され、第１のデータ信号、上記第１のデータ信号の反転信号である第２のデータ信号がそれぞれ入力される第１，第２のＭＯＳトランジスタを有するプッシュプル回路と、
上記プッシュプル回路の出力ノードである上記第１のＭＯＳトランジスタと上記第２のＭＯＳトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
上記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
上記トランスファゲートの出力ノードに接続された第１のインバータと、
上記第１のインバータにフィードバック接続された第２のインバータと、
導電型が上記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、上記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、上記第１のデータ信号、所定の制御信号がそれぞれ入力される第３，第４のＭＯＳトランジスタと、
を備えたことを特徴とする。
この構成により、プッシュプル回路の出力ノードの電位の振幅が小振幅化され、消費電力を低減することが可能となる。また、出力データ信号を出力する第１のインバータに第２のインバータをフィードバック接続したので、第１のインバータの出力ノードがフローティング状態となるのを防止することができる。従って、出力データ信号が入力される入力ゲート回路に貫通電流が流れるのを防止することができる。さらに、上記第３，第４のＭＯＳトランジスタを備えたものとしたことにより、第１及び第２のデータ信号を出力する回路がフリップフロップ等の記憶回路であった場合に、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。
【０００８】
トランスファゲートは、ＣＭＯＳトランスファゲートであるものとするとよい。
【０００９】
トランスファゲートは、ＭＯＳトランジスタであるものとすると、トランジスタ数の削減により実装面積を削減することができる。
【００１０】
トランスファゲート並びに第１及び第２のインバータが、複数組備えられているものとすると、トランスファゲートの制御信号により選択された信号線のみが駆動され、大幅に消費電力を低減することができる。また、選択された信号線以外の信号線がフローティング状態となってインバータに貫通電流が流れるのを防止することができる。
【００１２】
データ伝送回路は、スキャンフリップフロップの出力側に接続され、スキャンフリップフロップの第１の出力データ信号、第１の出力データ信号の反転信号である第２の出力データ信号を第１，第２のデータ信号とし、スキャンフリップフロップのスキャンイネーブル信号に基づき生成されるデータ信号を所定の制御信号としたものとするとよい。
【００１３】
スキャンフリップフロップ及びデータ伝送回路が複数段備えられている場合に、各段のプッシュプル回路の出力データ信号を、次段のスキャンフリップフロップのスキャン入力データ信号とすると、スキャンフリップフロップの通常モードの記憶動作及び遅延動作の際はプッシュプル回路の出力ノード電位の小振幅化により消費電力の低減を図ることができ、スキャンモードの際はプッシュプル回路の出力ノード電位の全振幅化により、スキャン入力データ信号が入力されるノードのフローティング状態に起因して貫通電流が流れるのを防止しながら、スキャン動作を行うことができる。
【００１４】
【発明の実施の形態】
以下、本発明に係るデータ伝送回路の実施の形態について、図面を参照しながら説明する。
図１は、本発明の第１の実施の形態に係るデータ伝送回路の回路図である。
【００１５】
本発明の第１の実施の形態に係るデータ伝送回路は、電源電位ノードＶddと接地電位ノードＧＮＤとの間に順に直列に接続され、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル回路と、プッシュプル回路の出力ノードａと接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、プッシュプル回路の出力ノードａに接続されたＣＭＯＳトランスファゲートＴＧと、ＣＭＯＳトランスファゲートＴＧの出力ノードｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィードバック接続されたＣＭＯＳインバータＩＮＶ２とから構成されており、ＣＭＯＳインバータＩＮＶ１からの出力データ信号が入力回路２に入力される。ＣＭＯＳトランスファゲートＴＧにはコントロール信号ＣＮＴ及び／ＣＮＴが入力され、これによりデータ伝送回路のオン／オフが制御される。
【００１６】
本発明の第１の実施の形態に係るデータ伝送回路により低消費電力化が図られる動作原理は、以下の通りである。
【００１７】
出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“０，１”である場合は、Ｎチャネル型ＭＯＳトランジスタＴＲ２が導通状態となって出力容量Ｃout が放電し、ノードａの電位は０になる。コントロール信号ＣＮＴ，／ＣＮＴが“１，０”になってトランスファゲートＴＧがオンになるとノードｂの電位は０になり、電位０のデータ信号“０”はインバータＩＮＶ１を通過することによりデータ信号“１”となって入力回路２に入力される。
【００１８】
一方、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態となって出力容量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶdd−Ｖthn になる。コントロール信号ＣＮＴ，／ＣＮＴが“１，０”になってトランスファゲートＴＧがオン状態になるとノードｂの電位は最初はＶdd−Ｖthn になるが、その後コントロール信号ＣＮＴ，／ＣＮＴが“０，１”になってトランスファゲートＴＧがオフになると電位Ｖdd−Ｖthn のデータ信号“１”がインバータＩＮＶ１及びフィードバック・インバータＩＮＶ２を通過することによりノードｂの電位はＶddに引き上げられ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１を通過することによりデータ信号“０”となって入力回路２に入力される。
【００１９】
後者の場合、即ち、出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合の動作をより具体的に説明すると以下の通りである。ここでは電源電位Ｖddは３．３Ｖ，Ｎチャネル型ＭＯＳトランジスタＴＲ１の閾値電圧Ｖthn は０．６Ｖであるものとする。出力データ信号ＯＵＴ，／ＯＵＴ＝“１，０”が入力されると、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態となって出力容量Ｃout が充電され、ノードａの電位はＶdd−Ｖthn ＝３．３Ｖ−０．６Ｖ＝２．７Ｖになる。コントロール信号ＣＮＴ，／ＣＮＴが“１，０”になってトランスファゲートＴＧが導通状態になるとノードｂの電位は最初はＶdd−Ｖthn ＝２．７Ｖになり、これがＣＭＯＳインバータＩＮＶ１に入力され、その後コントロール信号ＣＮＴ，／ＣＮＴが“０，１”になってトランスファゲートＴＧがオフになる。
【００２０】
ところで、ＣＭＯＳインバータＩＮＶ１への入力信号の電圧値がＶdd／２に近い値である場合には、ＣＭＯＳインバータＩＮＶ１はフローティング状態となって、ＣＭＯＳインバータＩＮＶ１内部の電源電位ノードＶddと接地電位ノードＧＮＤとの間に貫通電流が流れてしまう。一方、ＣＭＯＳインバータＩＮＶ１への入力信号の電圧値がＶddより小さい値であってもＶdd／２より十分に大きい値である場合には、ＣＭＯＳインバータＩＮＶ１は電位Ｖdd−Ｖthn の入力信号に対し、実質的にデータ信号“１”が入力された場合と同様に動作する。
【００２１】
但し、厳密には、その動作は、電位Ｖddの完全なデータ信号“１”が入力された場合とは少し異なったものとなる。ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−Ｖthn ＝２．７Ｖの入力信号が入力されると、ＣＭＯＳインバータＩＮＶ１を構成するＮチャネル型ＭＯＳトランジスタはほぼ完全な導通状態になるが、ＣＭＯＳインバータＩＮＶ１を構成するＰチャネル型ＭＯＳトランジスタは完全な非道通状態にはならず、いわば半導通状態となる。その結果、ＣＭＯＳインバータＩＮＶ１から出力されるデータ信号は、電位０の完全なデータ信号“０”ではなく、例えば電位０．３Ｖのデータ信号“０”が出力される。尚、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−Ｖthn ＝２．７Ｖの入力信号が入力された後、コントロール信号ＣＮＴ，／ＣＮＴが“０，１”になってトランスファゲートＴＧはオフになっている。
【００２２】
次に、この電位０．３Ｖのデータ信号“０”がフィードバックＣＭＯＳインバータＩＮＶ２に入力されると、ＣＭＯＳインバータＩＮＶ２を構成するＮチャネル型ＭＯＳトランジスタはほぼ完全な非道通状態となり、ＣＭＯＳインバータＩＮＶ２を構成するＰチャネル型ＭＯＳトランジスタはほぼ完全な道通状態となるので、ＣＭＯＳインバータＩＮＶ２から出力されるデータ信号は、電源電位Ｖdd＝３．３Ｖのデータ信号“１”となる。即ち、電位Ｖdd−Ｖthn ＝２．７Ｖのデータ信号“１”がインバータＩＮＶ１及びフィードバック・インバータＩＮＶ２を通過することによりノードｂの電位はＶdd＝３．３Ｖに引き上げられることになる。電位Ｖdd＝３．３Ｖの完全なデータ信号“１”はインバータＩＮＶ１を通過することにより電位０の完全なデータ信号“０”となって入力回路２に入力される。
【００２３】
従って、インバータＩＮＶ１に対しインバータＩＮＶ２をフィードバック接続したことにより、ノードｂのフローティング状態に起因してＣＭＯＳインバータＩＮＶ１内部の電源電位ノードＶddと接地電位ノードＧＮＤとの間に貫通電流が流れるのを防止することができる。但し、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−Ｖthn の入力信号が入力されたときに、ＣＭＯＳインバータＩＮＶ１が上述のように、実質的にデータ信号“１”が入力された場合と同様に動作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳトランジスタＴＲ１を使用する必要がある。
【００２４】
以上説明したように、本発明の第１の実施の形態に係るデータ伝送回路の動作においては、出力容量Ｃout が接続されたノードａの電位の振幅は電位０から電位Ｖdd−Ｖthn までと小振幅になる。回路周波数をｆ，出力容量をｃ，出力容量Ｃout が接続されたノードａに印加される電圧振幅をＶo とすると、消費電力Ｐは、
Ｐ＝ｆ×Ｃ×Ｖo 2 
と表されるので、本発明の第１の実施の形態に係るデータ伝送回路は従来のデータ伝送回路より
0003797778.tif 000002
だけ消費電力を低減することができる。
【００２５】
図２は、本発明の第２の実施の形態に係るデータ伝送回路の回路図である。
【００２６】
本発明の第２の実施の形態に係るデータ伝送回路は、電源電位ノードＶddと接地電位ノードＧＮＤとの間に順に直列に接続され、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル回路と、プッシュプル回路の出力ノードａと接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、プッシュプル回路の出力ノードａにドレインが接続されたＮチャネル型ＭＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソースである出力ノードｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィードバック接続されたＣＭＯＳインバータＩＮＶ２とから構成されており、ＣＭＯＳインバータＩＮＶ１からの出力データ信号が入力回路２に入力される。Ｎチャネル型ＭＯＳトランスファゲートＴＲ３にはコントロール信号ＣＮＴが入力され、これによりデータ伝送回路のオン／オフが制御される。
【００２７】
本発明の第２の実施の形態に係るデータ伝送回路は、本発明の第１の実施の形態に係るデータ伝送回路におけるＣＭＯＳトランスファゲートＴＧをＮチャネル型ＭＯＳトランスファゲートＴＲ３により置き換えた点のみが異なっている。
【００２８】
本発明の第２の実施の形態に係るデータ伝送回路の動作は、基本的に、本発明の第１の実施の形態に係るデータ伝送回路の動作と同様であるが、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合に一部相違点がある。
【００２９】
出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態となって出力容量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶdd−Ｖthn になる。コントロール信号ＣＮＴが“１”になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通状態になる。Ｎチャネル型ＭＯＳトランスファゲートＴＲ３の閾値電圧もＶthn であるとすると、ノードｂの電位は最初はＶdd−２Ｖthn になり、この電位の値が第１の実施の形態におけるＶdd−Ｖthn と異なっている。これは、本発明の第１の実施の形態に係るデータ伝送回路におけるＣＭＯＳトランスファゲートＴＧをＮチャネル型ＭＯＳトランスファゲートＴＲ３により置き換えたことによるものである。その後コントロール信号ＣＮＴが“０”になってＮチャネル型ＭＯＳトランスファゲートＴＲ３非道通状態になると、第１の実施の形態と同様の原理により、電位Ｖdd−２Ｖthn のデータ信号“１”がインバータＩＮＶ１及びフィードバック・インバータＩＮＶ２を通過することによりノードｂの電位はＶddに引き上げられ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１を通過することによりデータ信号“０”となって入力回路２に入力される。但し、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号が入力されたときに、ＣＭＯＳインバータＩＮＶ１が上述のように、実質的にデータ信号“１”が入力された場合と同様に動作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳトランジスタＴＲ１及びＮチャネル型ＭＯＳトランスファゲートＴＲ３を使用する必要がある。
【００３０】
本発明の第２の実施の形態に係るデータ伝送回路においては、第１の実施の形態と同様に消費電力を低減することができると共に、第１の実施の形態よりもトランジスタの個数を低減したことにより実装面積を削減することができる。
【００３１】
図３は、本発明の第３の実施の形態に係るデータ伝送回路の回路図である。
【００３２】
本発明の第３の実施の形態に係るデータ伝送回路は、本発明の第２の実施の形態に係るデータ伝送回路を、複数のメモリバンクを有するメモリ回路に適用したものであり、図３はそのメモリ回路の一部を示したものである。
【００３３】
本発明の第３の実施の形態に係るデータ伝送回路は、電源電位ノードＶddと接地電位ノードＶssとの間に順に直列接続された２個のＮチャネル型ＭＯＳトランジスタであって、入力データ信号ＤinがインバータＩＮＶ０を介してゲートに入力されるＮチャネル型ＭＯＳトランジスタＴＲ１０及び入力データ信号Ｄinが直接ゲートに入力されるＮチャネル型ＭＯＳトランジスタＴＲ２０からなるプッシュプル回路と、プッシュプル回路の出力ノードａと接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、プッシュプル回路の出力ノードａにドレインがそれぞれ接続された第１，第２，第３，第４のＮチャネル型ＭＯＳトランスファゲートＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ１のソースに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィードバック接続されたＣＭＯＳインバータＩＮＶ２と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ２のソースに接続されたＣＭＯＳインバータＩＮＶ４と、ＣＭＯＳインバータＩＮＶ４にフィードバック接続されたＣＭＯＳインバータＩＮＶ３と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソースに接続されたＣＭＯＳインバータＩＮＶ５と、ＣＭＯＳインバータＩＮＶ５にフィードバック接続されたＣＭＯＳインバータＩＮＶ６と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ４のソースに接続されたＣＭＯＳインバータＩＮＶ８と、ＣＭＯＳインバータＩＮＶ８にフィードバック接続されたＣＭＯＳインバータＩＮＶ７とから構成されており、インバータＩＮＶ１，ＩＮＶ４，ＩＮＶ５，ＩＮＶ８の出力データ信号Ｄout1，Ｄout2，Ｄout3，Ｄout4がそれぞれ第１，第２，第３，第４のメモリバンクに入力される。
【００３４】
Ｎチャネル型ＭＯＳトランスファゲートＴＲ１及びＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は第１のメモリバンク専用、Ｎチャネル型ＭＯＳトランスファゲートＴＲ２及びＣＭＯＳインバータＩＮＶ３，ＩＮＶ４は第２のメモリバンク専用、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３及びＣＭＯＳインバータＩＮＶ５，ＩＮＶ６は第３のメモリバンク専用、Ｎチャネル型ＭＯＳトランスファゲートＴＲ４及びＣＭＯＳインバータＩＮＶ７，ＩＮＶ８は第４のメモリバンク専用に配設されているが、Ｎチャネル型ＭＯＳトランジスタＴＲ１０及びＴＲ２０からなるプッシュプル回路と出力容量Ｃout とは各メモリバンクに共通に使用される。Ｎチャネル型ＭＯＳトランスファゲートＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４にはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４が入力され、これにより各メモリバンクのデータ伝送回路のオン／オフが制御され、メモリバンクの選択が行われる。本発明の第３の実施の形態に係るデータ伝送回路の各メモリバンクに対応した構成部分ごとの動作は、本発明の第２の実施の形態に係るデータ伝送回路の動作と同様である。
【００３５】
本発明の第３の実施の形態に係るデータ伝送回路においては、本発明の第２の実施の形態に係るデータ伝送回路を、複数のメモリバンクを有するメモリ回路に適用したことにより、各メモリバンクへ入力されるデータ信号の電位を発生させるノードａの電位の振幅は電位０から電位Ｖdd−Ｖthn までと小振幅になり、消費電力を低減することができる。また、１組のプッシュプル回路及び出力容量Ｃout に対して４組のトランスファゲートを設け、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４によりそのいずれかを選択することとしたので、選択されたメモリバンクのビット線のみが駆動され、さらに消費電力の低減を図ることができる。さらに、フィードバック・インバータＩＮＶ２，ＩＮＶ３，ＩＮＶ６，ＩＮＶ７を接続したことにより、選択されたメモリバンク以外のメモリバンクのビット線がフローティング状態となってＣＭＯＳインバータＩＮＶ１，ＩＮＶ４，ＩＮＶ５，ＩＮＶ８に貫通電流が流れるのを防止することができる。
【００３６】
以上説明した本発明の第１，第２，第３の実施の形態に係るデータ伝送回路においては、プッシュプル回路が２個のＮチャネル型ＭＯＳトランジスタで構成されている場合について説明したが、プッシュプル回路は２個のＰチャネル型ＭＯＳトランジスタで構成してもよい。また、第２，第３の実施の形態に係るデータ伝送回路におけるＮチャネル型ＭＯＳトランスファゲートはＰチャネル型ＭＯＳトランスファゲートで置き換えてもよい。
【００３７】
図４は、本発明の第４の実施の形態に係るデータ伝送回路の回路図である。
【００３８】
本発明の第４の実施の形態に係るデータ伝送回路は、電源電位ノードＶddと接地電位ノードとの間に順に直列接続され、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル回路と、プッシュプル回路の出力ノードａと接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、電源電位ノードＶddとノードａとの間に順に直列接続され、コントロール信号ＣＮＴ２，出力データ信号／ＯＵＴがそれぞれ入力されるＰチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５からなる制御回路３と、プッシュプル回路の出力ノードａにドレインが接続されたＮチャネル型ＭＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソースである出力ノードｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィードバック接続されたＣＭＯＳインバータＩＮＶ２とから構成されており、ＣＭＯＳインバータＩＮＶ１からの出力データ信号が入力回路２に入力される。Ｎチャネル型ＭＯＳトランスファゲートＴＲ３にはコントロール信号ＣＮＴ１が入力され、これによりデータ伝送回路のオン／オフが制御される。
【００３９】
本発明の第４の実施の形態に係るデータ伝送回路は、電源電位ノードＶddとノードａとの間に制御回路３を設けた点が本発明の第２の実施の形態に係るデータ伝送回路と異なっている。
【００４０】
コントロール信号ＣＮＴ２が“１”になっており制御回路３のＰチャネル型ＭＯＳトランジスタＴＲ４が非道通状態になっている状態で、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“０，１”である場合の本発明の第４の実施の形態に係るデータ伝送回路の動作は、本発明の第１又は第２の実施の形態に係るデータ伝送回路の動作と同様である。
【００４１】
一方、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態となって出力容量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶdd−Ｖthn になる。ここで、コントロール信号ＣＮＴ２が“１”になっているときは、制御回路３のＰチャネル型ＭＯＳトランジスタＴＲ４が非道通状態になっているので、その後の動作は、本発明の第２の実施の形態に係るデータ伝送回路の動作と同様である。
【００４２】
ところが、ノードａの電位がＶdd−Ｖthn となった状態でコントロール信号ＣＮＴ２が“０”になると、制御回路３のＰチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５は共に導通状態となるので、ノードａの電位はＶdd−Ｖthn からＶddに引き上げられる。コントロール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通状態になり、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３の閾値電圧もＶthn であるとすると、ノードｂの電位は最初はＶdd−Ｖthn になる。その後コントロール信号ＣＮＴ１が“０”になってＮチャネル型ＭＯＳトランスファゲートＴＲ３が非道通状態になると、第１の実施の形態と同様の原理により、電位Ｖdd−Ｖthn のデータ信号“１”がインバータＩＮＶ１及びフィードバック・インバータＩＮＶ２を通過することによりノードｂの電位はＶddに引き上げられ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１を通過することによりデータ信号“０”となって入力回路２に入力される。
【００４３】
但し、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”であって、コントロール信号ＣＮＴ２が“１”になっている場合において、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号が入力されたときに、ＣＭＯＳインバータＩＮＶ１が実質的にデータ信号“１”が入力された場合と同様に動作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳトランジスタＴＲ１及びＮチャネル型ＭＯＳトランスファゲートＴＲ３を使用する必要がある。
【００４４】
以上説明した本発明の第４の実施の形態に係るデータ伝送回路は、出力回路１がフリップフロップ等の記憶回路であった場合に、制御回路３の制御により、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。即ち、低消費電力の動作時には第２の実施の形態と同様の効果を得ることができ、また、以下に説明するようなデータパス回路を構成するために用いることができる。
【００４５】
図５は、本発明の第４の実施の形態に係るデータ伝送回路を用いて構成したデータパス回路の一部を示した回路図である。
【００４６】
図５に示したデータパス回路は、ｍ段のスキャンフリップフロップＤＦ１〜ＤＦｍと、各段のスキャンフリップフロップＤＦ１〜ＤＦｍの出力側にそれぞれ配設されたデータ伝送回路ＤＴ１〜ＤＴｍとから構成されている。各段のデータ伝送回路ＤＴ１〜ＤＴｍは、図４に示した本発明の第４の実施の形態に係るデータ伝送回路とほぼ同様の回路であり、さらにｎ：１マルチプレクサを兼ねている。
【００４７】
第１段のスキャンフリップフロップＤＦ１には、入力データ信号Ｄ１が入力されるクロックドインバータＣＫＩＮＶ１１１と、スキャン入力データ信号ＳＩが入力されるクロックドインバータＣＫＩＮＶ１１２と、クロックドインバータＣＫＩＮＶ１１１又はＣＫＩＮＶ１１２の出力データ信号が入力されるトランスファゲートＴＧ１１１と、トランスファゲートＴＧ１１１の出力ノードに接続されたインバータＩＮＶ１１５と、インバータＩＮＶ１１５にフィードバック接続されたクロックドインバータ１１３と、インバータＩＮＶ１１５の出力データ信号が入力されるトランスファゲートＴＧ１１２と、トランスファゲートＴＧ１１２の出力ノードに接続されたインバータＩＮＶ１１６と、インバータＩＮＶ１１６にフィードバック接続されたクロックドインバータＣＫＩＮＶ１１４と、スキャンイネーブル信号ＳＥを反転させるために使用されるインバータＩＮＶ１１４とが備えられている。
【００４８】
クロックドインバータＣＫＩＮＶ１１１には、インバータＩＮＶ１１４により反転されたスキャンイネーブル信号ＳＥがクロック信号として入力され、スキャンイネーブル信号ＳＥが反転クロック信号として入力される。クロックドインバータＣＫＩＮＶ１１２には、スキャンイネーブル信号ＳＥがクロック信号として入力され、インバータＩＮＶ１１４により反転されたスキャンイネーブル信号ＳＥが反転クロック信号として入力される。クロックドインバータＣＫＩＮＶ１１３及びトランスファゲートＴＧ１１２には、クロック信号ＣＬＫがクロック信号として入力され、クロック信号ＣＬＫの反転信号であるクロック信号ＣＬＫＢが反転クロック信号として入力される。クロックドインバータＣＫＩＮＶ１１４及びトランスファゲートＴＧ１１１には、クロック信号ＣＬＫＢがクロック信号として入力され、クロック信号ＣＬＫが反転クロック信号として入力される。
【００４９】
第１段のスキャンフリップフロップＤＦ１の出力側には、第１段のデータ伝送回路ＤＴ１が配設されている。データ伝送回路ＤＴ１の前段は、電源電位ノードＶddと接地電位ノードとの間に順に直列接続され、クロックドインバータＣＫＩＮＶ１１４，インバータＩＮＶ１１６からの出力データ信号がそれぞれ入力されるＮチャネル型ＭＯＳトランジスタＴＲ１１１，ＴＲ１１２からなるプッシュプル回路と、プッシュプル回路の出力ノードａ１と接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、電源電位ノードＶddとノードａ１との間に順に直列接続され、スキャンイネーブル信号ＳＥの反転信号、インバータＩＮＶ１１６からの出力データ信号がそれぞれ入力されるＰチャネル型ＭＯＳトランジスタＴＲ１１４，ＴＲ１１５からなる制御回路と、プッシュプル回路の出力ノードａ１にドレインが接続されたＮチャネル型ＭＯＳトランスファゲートＴＲ１１３とから構成される第１のデータ伝送回路と、それぞれ第１のデータ伝送回路と同様の構成を有し、Ｎチャネル型ＭＯＳトランスファゲートＴＲ１２３，ＴＲ１３３，．．．，ＴＲ１ｎ３をそれぞれ後段側に備えた第２から第ｎのデータ伝送回路とから構成されている。
【００５０】
データ伝送回路ＤＴ１の後段は、各Ｎチャネル型ＭＯＳトランスファゲートＴＲ１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３のソースに接続されたＣＭＯＳインバータＩＮＶ１１１と、ＣＭＯＳインバータＩＮＶ１１１にフィードバック接続されたＣＭＯＳインバータＩＮＶ１１２と、ＣＭＯＳインバータＩＮＶ１１１の出力ノードに接続されたインバータＩＮＶ１１３とから構成されている。
【００５１】
各Ｎチャネル型ＭＯＳトランスファゲートＴＲ１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３にはコントロール信号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ１ｎがそれぞれ入力され、これにより前段の各データ伝送回路のオン／オフが制御され、ｎ：１マルチプレクサとして機能させることができる。即ち、コントロール信号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ１ｎにより選択されたＮチャネル型ＭＯＳトランスファゲートＴＲ１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３のうちいずれかからの出力データ信号がインバータＩＮＶ１１１，ＩＮＶ１１２，ＩＮＶ１１３を介して出力データ信号Ｄout1として出力される。
【００５２】
第２段以降の各スキャンフリップフロップＤＦ２〜ＤＦｍ及び各データ伝送回路ＤＴ２〜ＤＴｍは第１段のスキャンフリップフロップＤＦ１及びデータ伝送回路ＤＴ１と同様の構成であるが、第２段以降では、スキャン入力データ信号として、前段のスキャンフリップフロップの出力データ信号、即ち、前段のデータ伝送回路のプッシュプル回路からの出力データ信号が入力される。
【００５３】
図５に示したデータパス回路の動作は、以下の通りである。スキャンイネーブル信号ＳＥが“０”の場合、各段のスキャンフリップフロップＤＦ２〜ＤＦｍは通常モードの記憶動作及び遅延動作を行い、各段のデータ伝送回路ＤＦ１〜ＤＦｍのノードａ１〜ａｍの電位は第４の実施の形態で説明したように小振幅化されて、消費電力の低減を図ることができる。一方、スキャンイネーブル信号ＳＥが“１”の場合、各段のスキャンフリップフロップＤＦ２〜ＤＦｍがスキャンモードになるとともに、各段のデータ伝送回路ＤＦ１〜ＤＦｍの制御回路が導通状態となり、各ノードａ１〜ａｍの電位は全振幅するようになる。従って、第１段及び第２段以降の各段のスキャンフリップフロップＤＦ１，ＤＦ２〜ＤＦｍにはいずれも全振幅のスキャン入力データ信号が入力されることとなり、第２段以降の各段のスキャンフリップフロップＤＦ２〜ＤＦｍのスキャン入力データ信号が入力されるノードのフローティング状態に起因して各クロックドインバータＣＫＩＮＶ１１２，ＣＫＩＮＶ２１２，．．．，ＣＫＩＮＶｍ１２に貫通電流が流れるのを防止しながら、スキャン動作を行うことができる。
【００５４】
図６は、本発明の第５の実施の形態に係るデータ伝送回路の回路図である。
【００５５】
本発明の第５の実施の形態に係るデータ伝送回路は、電源電位ノードＶddと接地電位ノードとの間に順に直列接続され、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＰチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル回路と、プッシュプル回路の出力ノードａと接地電位ノードＧＮＤとの間に接続された出力容量Ｃout と、ノードａと接地電位ノードＧＮＤとの間に順に直列接続され、出力データ信号ＯＵＴ，コントロール信号ＣＮＴ２がそれぞれ入力されるＮチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５からなる制御回路４と、プッシュプル回路の出力ノードａにドレインが接続されたＮチャネル型ＭＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソースである出力ノードｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィードバック接続されたＣＭＯＳインバータＩＮＶ２とから構成されており、ＣＭＯＳインバータＩＮＶ１からの出力データ信号が入力回路２に入力される。Ｎチャネル型ＭＯＳトランスファゲートＴＲ３にはコントロール信号ＣＮＴ１が入力され、これによりデータ伝送回路のオン／オフが制御される。
【００５６】
本発明の第５の実施の形態に係るデータ伝送回路は、第４の実施の形態におけるプッシュプル回路のＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２をＰチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２により置換し、第４の実施の形態における電源電位ノードＶddとノードａとの間に順に直列接続されたＰチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５からなる制御回路３をノードａと接地電位ノードＧＮＤとの間に順に直列接続されたＮチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５からなる制御回路４により置換して、出力データ信号ＯＵＴ，コントロール信号ＣＮＴ２がそれぞれＮチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５に入力されるようにした点が図４に示した本発明の第４の実施の形態に係るデータ伝送回路と異なっている。
【００５７】
コントロール信号ＣＮＴ２が“０”になっており制御回路４のＮチャネル型トランジスタＴＲ５が非道通状態になっている状態で、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“０，１”である場合は、Ｐチャネル型ＭＯＳトランジスタＴＲ１が導通状態になって出力容量Ｃout は充電され、ノードａの電位はＶddになる。コントロール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通状態になり、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３の閾値電圧がＶthn であるとすると、ノードｂの電位は最初はＶdd−Ｖthn になる。その後コントロール信号ＣＮＴ１が“０”になってＮチャネル型ＭＯＳトランスファゲートＴＲ３が非道通状態になると、第１の実施の形態と同様の原理により、電位Ｖdd−Ｖthn のデータ信号“１”がインバータＩＮＶ１及びフィードバック・インバータＩＮＶ２を通過することによりノードｂの電位はＶddに引き上げられ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１を通過することによりデータ信号“０”となって入力回路２に入力される。
【００５８】
一方、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”である場合は、トランジスタＴＲ２が導通状態となって出力容量Ｃout が放電し、Ｐチャネル型トランジスタＴＲ２の閾値電圧をＶthp とするとノードａの電位はＶthp になる。ここで、コントロール信号ＣＮＴ２が“０”になっているときは、制御回路４のＮチャネル型トランジスタＴＲ５が非道通状態になっているので、コントロール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通状態になり、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３の閾値電圧がＶthn であるとすると、ノードｂの電位は最初はＶthp −Ｖthn になる。電位Ｖthp −Ｖthn のデータ信号“０”はインバータＩＮＶ１を通過することによりデータ信号“１”となって入力回路２に入力される。
【００５９】
ところが、ノードａの電位がＶthp となった状態でコントロール信号ＣＮＴ２が“１”になると、制御回路４のＮチャネル型トランジスタＴＲ４，ＴＲ５は共に導通状態となるので、ノードａの電位はＶthp から接地電位ＧＮＤ、即ち、電位０に引き下げられる。コントロール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通状態になり、ノードｂの電位は０になる。その後コントロール信号ＣＮＴが“０”になってＮチャネル型ＭＯＳトランスファゲートＴＲ３非道通状態になると、電位０のデータ信号“０”はインバータＩＮＶ１を通過することによりデータ信号“１”となって入力回路２に入力される。
【００６０】
但し、出力回路１からの出力データ信号ＯＵＴ，／ＯＵＴが“０，１”であって、コントロール信号ＣＮＴ２が“０”になっている場合において、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd−Ｖthn の入力信号が入力されたときに、ＣＭＯＳインバータＩＮＶ１が実質的にデータ信号“１”が入力された場合と同様に動作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳトランスファゲートＴＲ３を使用する必要がある。
【００６１】
以上説明した本発明の第５の実施の形態に係るデータ伝送回路は、出力回路１がフリップフロップ等の記憶回路であった場合に、制御回路４の制御により、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。即ち、低消費電力の動作時には第２又は第４の実施の形態と同様の効果を得ることができ、また、上述した図５のデータパス回路を構成するために用いることができる。
【００６２】
【発明の効果】
本発明に係るデータ伝送回路によれば、電源電位ノードと接地電位ノードとの間に順に直列接続され、第１のデータ信号、第１のデータ信号の反転信号である第２のデータ信号がそれぞれ入力される第１，第２のＭＯＳトランジスタを有するプッシュプル回路と、プッシュプル回路の出力ノードである第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、プッシュプル回路の出力ノードに接続されたトランスファゲートと、トランスファゲートの出力ノードに接続された第１のインバータと、第１のインバータにフィードバック接続された第２のインバータとを備え、さらに、導電型が上記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、電源電位ノードと上記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、上記第２のデータ信号がそれぞれ入力される第３，第４のＭＯＳトランジスタ、又は、導電型が上記第１，第２のＭＯＳトランジスタの導電型と逆の導電型であって、上記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、上記第１のデータ信号、所定の制御信号がそれぞれ入力される第３，第４のＭＯＳトランジスタを備えたものとしたので、プッシュプル回路を構成するＭＯＳトランジスタの閾値電圧に応じた電圧降下によりプッシュプル回路の出力ノードの電位の振幅が小振幅化され、消費電力を低減することができる。また、出力データ信号を出力する第１のインバータに第２のインバータをフィードバック接続したので、第１のインバータの出力ノードがフローティング状態となるのを防止することができる。従って、出力データ信号が入力される入力ゲート回路に貫通電流が流れるのを防止することができる。さらに、上記第３，第４のＭＯＳトランジスタを備えたものとしたことにより、第１及び第２のデータ信号を出力する回路がフリップフロップ等の記憶回路であった場合に、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るデータ伝送回路の回路図。
【図２】本発明の第２の実施の形態に係るデータ伝送回路の回路図。
【図３】本発明の第３の実施の形態に係るデータ伝送回路の回路図。
【図４】本発明の第４の実施の形態に係るデータ伝送回路の回路図。
【図５】本発明の第４の実施の形態に係るデータ伝送回路を用いて構成したデータパス回路の一部を示した回路図。
【図６】本発明の第５の実施の形態に係るデータ伝送回路の回路図。
【図７】従来のデータ伝送回路の回路図。
【符号の説明】
１  出力回路
２  入力回路
３，４  制御回路
ＴＲ  ＭＯＳトランジスタ
ＴＧ  トランスファゲート
ＩＮＶ  インバータ
ＣＫＩＮＶ  クロックドインバータ
Ｃout   出力容量
ＤＦ  スキャンフリップフロップ
ＤＴ  データ伝送回路
【図１】
0003797778.tif 000003
【図２】
0003797778.tif 000004
【図３】
0003797778.tif 000005
【図４】
0003797778.tif 000006
【図５】
0003797778.tif 000007
【図６】
0003797778.tif 000008
【図７】
0003797778.tif 000009