(57)【特許請求の範囲】
【請求項１】
Ｎ本のワードラインにおいて隣接した２本のワードラインを単位とした第１乃至第Ｎ／２のワードライン対を、第１のワードライングループと第２のワードライングループとに分け、
前記第１のワードライングループの各ワードライン対は、２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び相補的ビットラインは、センスアンプが共通とされ、
前記第２のワードライングループの各ワードライン対は、他の２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び前記相補的ビットラインは、センスアンプが共通とされ、
前記第１のワードライングループの各ワードライン対を駆動する第１のワードラインドライバと、
前記第２のワードライングループの各ワードライン対を駆動する第２のワードラインドライバと、
前記第１のワードラインドライバにテスト電圧を供給する第１テスト回路と、前記第２のワードラインドライバにテスト電圧を供給する第２テスト回路とを有し、外部より前記第１テスト回路と第２テスト回路に制御信号を供給することにより、前記第１のワードラインドライバと前記第２のワードラインドライバに対し選択的に前記テスト電圧を与えるバーンインテスト回路を備えることを特徴とする半導体メモリ装置。
【請求項２】
同一のワードラインに接続したメモリセルが同じ論理データを記憶するローストライプパターンでテストデータを記憶する請求項１記載の半導体メモリ装置。
【請求項３】
前記各第１テスト回路と第２テスト回路は、前記第１のワードラインドライバ、第２のワードラインドライバに対して、ノーマルモードで接地電圧を供給し、バーンインテストモードで前記接地電圧と前記テスト電圧を選択的に供給する請求項２記載の半導体メモリ装置。
【請求項４】
Ｎ本のワードラインにおいて隣接した２本のワードラインを単位とした第１乃至第Ｎ／２のワードライン対を、第１のワードライングループと第２のワードライングループとに分け、
前記第１のワードライングループの各ワードライン対は、２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び相補的ビットラインは、センスアンプが共通とされ、
前記第２のワードライングループの各ワードライン対は、他の２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び前記相補的ビットラインは、センスアンプが共通とされ、
前記第１のワードライングループの各ワードライン対を駆動する第１のワードラインドライバと、
前記第２のワードライングループの各ワードライン対を駆動する第２のワードラインドライバと、を備える半導体メモリ装置のバーンインテスト方法において、
前記第１のワードラインドライバにテスト電圧を供給する第１段階と、
前記第２のワードラインドライバにテスト電圧を供給する第２段階と、
外部よりの制御信号に従って前記第１段階と第２段階を順次実施することを特徴とするバーンインテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、ウェーハ状態で半導体メモリの不良をスクリーニングするバーンインテストに関する。
【０００２】
【従来の技術】
半導体デバイスではその品質保障のために、出荷前に潜在的欠陥をもつデバイスを抽出して除去するスクリーニング(screening) を遂行する。これには一般にバーンインテスト(burn-in test)がよく使用されている。ストレステストとも呼ばれるこのバーンインテストにおいては、実用電圧よりも高いテスト電圧がセットされ、また実用温度より高い温度がセットされた状態でデバイスが動作する。これにより実用時のストレスより大きいストレスが短時間の間に加えられる加速試験が実施され、初期トラブルを生じ得る潜在的欠陥のあるデバイスを出荷前に選別して除去することができ、品質保障を行える。このようにメモリの信頼性に不可欠なバーンインテストではあるが、このバーンインテストにかかる時間は製造コストに密接に関連するので、テスト時間を短縮するための研究が行われている。
【０００３】
通常、バーンインテストはパッケージ状態で進行される。このようなパッケージ状態でのバーンインテストは最終製品の信頼性を保障可能であるが、バーンインテストで不良が検出されても救済することができず、既にその他テスト及び組立工程を経たにもかかわらず当該製品は破棄しなければならないので、コスト的には不利である。そこで、ウェーハ状態でバーンインテストを進行する回路に対する研究が進められている。
【０００４】
ＤＲＡＭの場合、バーンインテストで発生する大部分の不良は単一ビット不良(single bit failure)であり、バーンインテストを各ビットラインごとに個別的に遂行するとスクリーニングによる時間損失が大きい。単一ビット不良は不完全なメモリセルの漏れ電流などで現れ、漏れ電流はたいていの場合、メモリセルを構成する転送ゲートの酸化膜不良やキャパシタの誘電体不良、或いは記憶(storage) ノードの接触不良により誘発される。従来のパッケージ状態におけるバーンインテストでは数千サイクルに一度ずつ１本のワードラインが選択され、これはテストにかかる時間の非効率性のために改善点としてあがっている。このような問題を解決するために、１回の動作によりすべてのワードラインを同時に選択する技術が要求され、これがウェーハ状態のテストで可能になっている。
【０００５】
現在までで代表的なウェーハ状態用のバーンインテスト回路は、Tohru Furuyamaにより「１９９３  ＩＥＥＥ  ｐｐ．６３９〜６４２」に発表されたようなバーンインテスト回路で、その構成を図１に示す。
【０００６】
多数のワードラインと多数のビットライン対との間には多数のメモリセルが接続されているのは勿論で、図１では便宜上、一対のビットラインのみ示してある。ワードラインＷＬの一端はそれぞれ一つずつのワードラインドライバ６に接続されており、その他端にはＮＭＯＳトランジスタ１０ａ〜１０ｎを介してテスト電圧Ｖｇを入力可能になっている。そして、これらトランジスタ１０ａ〜１０ｎはゲート端子にテスト制御電圧Ｖstressを受けて制御される。
【０００７】
テスト電圧Ｖｇとテスト制御電圧Ｖstressは、バーンインテストの際にワードラインへ高電圧を供給するために備えられた追加パッド(extra PAD) を通じて供給され、メモリセルのプレートノードに供給されるプレート電圧Ｖｐｌとビットライン電圧を外部で制御することにより、所望のストレスがキャパシタの誘電体と接合部分に加えられるようにして、微小な漏れ電流パス(leakage current path)でも完全に破壊できるように構成されている。
【０００８】
図１の回路の場合、バーンインテストにおける１本のワードラインに対するバーンインストレス時間は、４Ｋリフレッシュ製品の場合、全バーンイン時間を４Ｋで割った時間となる。このようなバーンインテスト回路をＤＲＡＭに適用すれば、選択されたすべてのワードラインが同時にストレス電圧の供給を受けるので、テストをより短い時間で遂行できる。
【０００９】
【発明が解決しようとする課題】
上記のような従来のバーンインテスト技術では、ウェーハ状態で短時間内にスクリーニングを行うという課題に対しては十分であるが、すべてのメモリセルに記憶するデータが同一でなければならない。即ち、このバーンインテストではすべてのワードラインに同時にテスト電圧が印加されるので、同一のビットラインに接続されているメモリセルのデータが同じでなければ、各メモリセル間の相殺現象により漏れ電流の流れに従う不良セルを選り分けることが難しくなる。従ってデータが異なると不良セルの有無を把握し難くなるため、テストの信頼性は低下することになる。
【００１０】
このような従来技術に着目して本発明の目的は、隣接したメモリセルのデータが相互に異なるローストライプパターン(row stripe pattern)構成のメモリセルを備える半導体メモリ装置であっても漏れ電流による不良セルを選り分けることが容易なバーンインテスト回路を提供することにある。また、隣接したメモリセルに記憶されるデータのパターンに関係なく初期不良セルをスクリーニングする半導体メモリ装置のバーンインテスト方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この目的のために本発明による半導体メモリ装置は、Ｎ本のワードラインにおいて隣接した２本のワードラインを単位とした第１〜第Ｎ／２のワードライン対を、第１のワードライングループと第２のワードライングループとに分け、前記第１のワードライングループは、２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び相補的ビットラインは、センスアンプが共通であり、前記第２のワードライングループは、他の２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び前記相補的ビットラインは、センスアンプが共通であり、前記第１のワードライングループにテスト電圧を供給する第１テスト回路と、前記第２のワードライングループにテスト電圧を供給する第２テスト回路と、を有し、前記第１テスト回路と第２テスト回路とが順次にエネーブルされるようにするバーンインテスト回路を備えることを特徴とする。
【００１２】
また、本発明によれば、半導体メモリ装置のバーンインテスト方法において、Ｎ本のワードラインにおいて隣接した２本のワードラインを単位とした第１〜第Ｎ／２のワードライン対を、第１のワードライングループと第２のワードライングループとに分け、前記第１のワードライングループは、２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び相補的ビットラインは、センスアンプが共通であり、前記第２のワードライングループは、他の２本のワードラインで構成され、その一方のワードラインは、ビットラインのメモリセルに接続され、他方のワードラインは、前記ビットラインの相補的ビットラインのメモリセルに接続され、前記ビットライン及び前記相補的ビットラインは、センスアンプが共通であり、前記第１のワードライングループにテスト電圧を供給する第１テスト回路を活性化させる第１段階と、前記第２のワードライングループにテスト電圧を供給する第２テスト回路を活性化させる第２段階と、を順次実施することを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１４】
図２は、バーンインテスト回路の回路図を示すものである。図示のように、多数のワードラインと多数のビットライン対との間に多数のメモリセルが接続される。そして、このようなメモリデバイスでは、同一のビットライン上で隣接するメモリセルに異なる状態のデータが記憶され、同一のワードラインに接続したメモリセルに同じ状態のデータが記憶されたローストライプパターンが構成される。ビットライン対の端部にはそれぞれビットラインセンスアンプが左右交互に一つずつ接続され、また、ワードラインの一端にはそれぞれワードラインドライバが一つずつ接続されている。ドライバブロック１００内にはワードライン数分のワードラインドライバ（ワードライン選択手段）が形成されるが、そのうち一つのワードラインドライバ２００の回路例を拡大図示してある。この各ワードラインドライバは他にも多様な形態で構成可能である。
【００１５】
第１テスト回路１００ａと第２テスト回路１００ｂの構成は同様で、但し第１テスト回路１００ａは第１テスト信号φＷＢＥ１で制御され、第２テスト回路１００ｂは第２テスト信号φＷＢＥ２で制御される。
【００１６】
第１テスト回路１００ａにおいて、第１テスト信号φＷＢＥ１は、ＮＭＯＳトランジスタ１０１のゲート端子に入力され且つインバータ１０５で反転されてＮＭＯＳトランジスタ１０２のゲート端子に入力される。これらＮＭＯＳトランジスタ１０１，１０２が対応するワードラインドライバ２００の接地端２００ａへ並列に接続されている。そして、ＮＭＯＳトランジスタ１０１はテスト電圧Ｖburn-in を入力し、ＮＭＯＳトランジスタ１０２は接地電圧Ｖｓｓを入力する。第２テスト回路１００ｂの構成も第１テスト回路１００ａの構成と同様であるが、並列接続のＮＭＯＳトランジスタ１０３，１０４は第２テスト信号φＷＢＥ２で制御され、これらが第１テスト回路１００ａと接続されない残りのワードラインドライバ２００の接地端２００ａへ接続される。
【００１７】
図３は、図２の回路によるタイミング図である。これらを参照して本例のバーンインテスト回路の動作について説明する。
【００１８】
まずノーマルモードでは、第１テスト信号φＷＢＥ１と第２テスト信号φＷＢＥ２はすべて論理“ロウ”で、このときはＮＭＯＳトランジスタ１０２，１０４を通じてワードラインドライバ２００の接地端２００ａへ接地電圧Ｖｓｓが提供される。従って、ワードラインを選択するロープリデコーダの出力ＮＷＥＢｉに応じて、ワードラインドライバ２００から選択ワードラインへ昇圧ワードライン電圧φＸｉが伝達される。
【００１９】
ウェーハ状態のバーンインテストモードが実施される場合、第１テスト信号φＷＢＥ１が論理“ハイ”で、第２テスト信号φＷＢＥ２が論理“ロウ”であれば、第１テスト回路１００ａにより対応するワードラインへテスト電圧Ｖburn-in が供給される。また、第１テスト信号φＷＢＥ１が論理“ロウ”で、第２テスト信号φＷＢＥ２が論理“ハイ”であれば、第２テスト回路１００ｂにより対応するワードラインへテスト電圧Ｖburn-in が供給される。これにより、メモリセルにストレスが加えられることになる。
【００２０】
このときに、第１テスト信号φＷＢＥ１と第２テスト信号φＷＢＥ２を順次に活性化してデータ論理の異なるワードラインが同時にエネーブルされることを防止する。即ち、図２に示した例では、第１テスト信号φＷＢＥ１に従うＮＭＯＳトランジスタ１０１によりワードラインＷＬ０，ＷＬ１，ＷＬ４，ＷＬ５……の順に２本置きにワードラインがエネーブルされ、第２テスト信号φＷＢＥ２に従うＮＭＯＳトランジスタ１０３により残りのワードラインＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７……の順に２本置きにワードラインがエネーブルされる。
【００２１】
【発明の効果】
本発明のバーンインテスト回路及びバーンインテスト方法によれば、若干の時間的損失はあるが、ローストライプパターンの下でも正確にテストを実施することができ、より信頼性が高い。
【図面の簡単な説明】
【図１】従来のバーンインテスト回路を示す回路図。
【図２】本発明によるバーンインテスト回路を示す回路図。
【図３】図２の回路の動作タイミング図。
【符号の説明】
１００ａ  第１テスト回路
１００ｂ  第２テスト回路
Ｖburn-in   テスト電圧
【図１】
0003803145.tif 000002
【図２】
0003803145.tif 000003
【図３】
0003803145.tif 000004