(57)【特許請求の範囲】
【請求項１】
記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子、を備え、
当該情報の書き込みまたは読み出しを行なう際に、強誘電体記憶素子の分極状態を、保持すべき分極状態と異なる分極状態にしたあと再びもとの分極状態に戻すくせ付け緩和動作を所定回数行なうよう構成し、補助記憶素子に記憶された補助情報の内容にしたがって、前記くせ付け緩和動作を行なう強誘電体記憶装置であって、
前記強電体記憶素子は、互いに異なる分極状態を保持する第１の強誘電体記憶要素と第２の強誘電体記憶要素とを備え、
前記補助記憶素子は、第１の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第１の補助記憶要素と、第２の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第２の補助記憶要素とを備え、
第２の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を変更するとともに、第１の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を変更し、その後、第１の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を元に戻すとともに、第２の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、
を特徴とする強誘電体記憶装置。
【請求項２】
請求項１の強誘電体記憶装置において、
前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択し得るよう構成し、
選択された強誘電体記憶素子に対する書込データを入力しまたは読出データを出力するデータ通信線を設けるとともに、前記くせ付け緩和動作を行なうための手段を、当該データ通信線に対応させて設け、
情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、
を特徴とするもの。
【請求項３】
請求項１または請求項２の強誘電体記憶装置において、
前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択するよう構成し、
前記くせ付け緩和動作を行なうための手段を、前記行列配置の各列に対応させて設け、
情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、
を特徴とするもの。
【請求項４】
記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子、を備えた強誘電体記憶装置のくせ付け矯正方法であって、
前記強電体記憶素子は、互いに異なる分極状態を保持する第１の強誘電体記憶要素と第２の強誘電体記憶要素とを備え、
前記補助記憶素子は、第１の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第１の補助記憶要素と、第２の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第２の補助記憶要素とを備え、
第２の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を変更するとともに、第１の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を変更し、その後、第１の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を元に戻すとともに、第２の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、
を特徴とする強誘電体記憶装置のくせ付け矯正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体記憶装置等に関し、特に、強誘電体記憶素子のくせ付けの緩和に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。強誘電体メモリを含め半導体メモリは、一般に、１つの記憶単位（１ビット）を構成するメモリ素子を複数個行列配置した構成を有している。
【０００３】
図９に、従来の強誘電体メモリを構成するメモリ素子２近傍の回路構成の一例を示す。このメモリ素子２は、いわゆる「２トランジスタ２キャパシタ型」のメモリ素子である。メモリ素子２は、一対のセル４、セル６を備えている。セル４は、強誘電体コンデンサ８を備えている。セル６も、セル４と同様の構成であり、強誘電体コンデンサ１０を備えている。
【０００４】
図８に、強誘電体コンデンサに関する電圧と分極状態（電荷）との関係を表わす一般的な履歴曲線を示す。図８を用いて、図９の例における強誘電体コンデンサ８または強誘電体コンデンサ１０に関する電圧（図９に示すプレートラインＰＬを基準電位とした場合のビットラインＢＬまたはビットライン／ＢＬの電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わすことができる。
【０００５】
図８において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２とする。上述の強誘電体コンデンサ８および強誘電体コンデンサ１０は、両端の電位差が０の場合には、相互に異なる分極状態Ｐ１または分極状態Ｐ２をとるよう構成されている。
【０００６】
たとえば、強誘電体コンデンサ８が分極状態Ｐ１であれば、強誘電体コンデンサ１０は分極状態Ｐ２となる（この状態が、記憶データ”Ｈ”に対応するものとする）。一方、強誘電体コンデンサ８が分極状態Ｐ２であれば、強誘電体コンデンサ１０は分極状態Ｐ１となる（この状態が、記憶データ”Ｌ”に対応するものとする）。
【０００７】
強誘電体コンデンサ８および強誘電体コンデンサ１０の分極状態を知ることにより、メモリ素子２の記憶データを知る（読み出す）ことができる。
【０００８】
強誘電体コンデンサ８および強誘電体コンデンサ１０の分極状態を知るには、図９に示す負荷用コンデンサ（ビットラインＢＬ、／ＢＬそれぞれの寄生容量）１２を放電させた後、ビットラインＢＬ、／ＢＬをフローティング状態とし、その後、プレートラインＰＬに読出用電圧Ｖpを与え、このとき強誘電体コンデンサ８、強誘電体コンデンサ１０の両端に生ずる電圧Ｖf1、電圧Ｖf2を測定すればよい。
【０００９】
図８に示す図式解法によれば、負荷用コンデンサ１２の静電容量を直線Ｌ１の傾きで表わした場合、強誘電体コンデンサ８が第１の分極状態Ｐ１であれば、強誘電体コンデンサ８の両端に生ずる電圧Ｖf1はＶ１となる。一方、強誘電体コンデンサ１０が第２の分極状態Ｐ２であれば、電圧Ｖf2はＶ２となる。センスアンプ１４は、読出時におけるこれらの電圧Ｖf1、電圧Ｖf2のいずれが大きいかを測定することにより、強誘電体コンデンサ８、強誘電体コンデンサ１０がいずれの分極状態にあるかを知る。
【００１０】
このようにして強誘電体コンデンサ８、強誘電体コンデンサ１０の分極状態を調べることにより、分極状態に対応する記憶データ（”Ｈ”または”Ｌ”）を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。強誘電体には、同一の分極状態が長時間保持されると履歴曲線（電圧・電荷特性）に歪を生ずるという性質（「くせ付け」、または「インプリント効果」という）がある。
【００１２】
このため、同一の記憶データを記憶させたまま長時間経過すると、メモリ素子２を構成する強誘電体コンデンサ８、強誘電体コンデンサ１０に、くせ付けが生ずる。くせ付けが生ずると、上述の強誘電体コンデンサ８、強誘電体コンデンサ１０の両端に生ずる電圧Ｖf1、電圧Ｖf2の値が変る。とくに、くせ付けが生じたときの記憶データと反対の記憶データを書込んだ場合に、該反対の記憶データを正確に読み出すことが困難となる。すなわち、時間の経過とともに、記憶装置としての機能が低下し、使用できなくなるおそれがある。
【００１３】
この発明はこのような問題を解決し、くせ付けの生じにくい強誘電体記憶装置を提供することを目的とする。また、効果の高い強誘電体記憶素子のくせ付け矯正方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子を備え、補助記憶素子に記憶された補助情報の内容にしたがって、前記くせ付け緩和動作を行なうこと、を特徴とする。
【００１６】
この発明の強誘電体記憶装置は、前記強電体記憶素子は、互いに異なる分極状態を保持する第１の強誘電体記憶要素と第２の強誘電体記憶要素とを備え、前記補助記憶素子は、第１の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第１の補助記憶要素と、第２の強誘電体記憶要素の保持すべき分極状態に対応した補助情報を記憶する第２の補助記憶要素とを備え、第２の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を変更するとともに、第１の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を変更し、その後、第１の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を元に戻すとともに、第２の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、を特徴とする。
【００１７】
この発明の強誘電体記憶装置は、前記第１の強誘電体記憶要素および第２の強誘電体記憶要素は、ともに強誘電体コンデンサを備え、前記第１の補助記憶要素および第２の補助記憶要素は、ともにコンデンサを備え、第２の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を変更するとともに、第１の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を変更し、その後、第１の補助記憶要素と第１の強誘電体記憶要素とを電気通信路を介して接続することにより第１の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を元に戻すとともに、第２の補助記憶要素と第２の強誘電体記憶要素とを電気通信路を介して接続することにより第２の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を元に戻すよう構成したこと、を特徴とする。
【００１８】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択し得るよう構成し、選択された強誘電体記憶素子に対する書込データを入力しまたは読出データを出力するデータ通信線を設けるとともに、前記くせ付け緩和動作を行なうための手段を、当該データ通信線に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、を特徴とする。
【００１９】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を複数個行列配置するとともに、行列配置された強誘電体記憶素子のうち所望の強誘電体記憶素子を選択するよう構成し、前記くせ付け緩和動作を行なうための手段を、前記行列配置の各列に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対する前記くせ付け緩和動作を、所定回数行なうよう構成したこと、を特徴とする。
【００２０】
この発明の強誘電体記憶素子のくせ付け矯正方法は、記憶すべき情報に対応した分極状態を保持することで当該情報を記憶する強誘電体記憶素子の、くせ付けを矯正する方法であって、当該情報の書き込みまたは読み出しを行なう際に、強誘電体記憶素子の分極状態を、保持すべき分極状態と異なる分極状態にしたあと再びもとの分極状態に戻す動作を所定回数行なうこと、を特徴とする。
【００２３】
【発明の作用および効果】
この発明の強誘電体記憶装置は、強誘電体記憶素子の保持すべき分極状態に対応した補助情報を記憶する補助記憶素子を備え、補助記憶素子に記憶された補助情報の内容にしたがってくせ付け緩和動作を行なうことを特徴とする。
【００２４】
したがって、補助情報の内容にしたがって確実にくせ付け緩和動作を行なうことができるとともに、補助情報の内容にしたがって強誘電体記憶素子の記憶すべき情報を確実にもとの情報に戻すことができる。
【００２５】
この発明の強誘電体記憶装置においては、第２の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を変更するとともに、第１の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を変更し、その後、第１の補助記憶要素に記憶された補助情報にしたがって第１の強誘電体記憶要素の分極状態を元に戻すとともに、第２の補助記憶要素に記憶された補助情報にしたがって第２の強誘電体記憶要素の分極状態を元に戻すよう構成したことを特徴とする。
【００２６】
したがって、強誘電体記憶素子とこれに対応する補助記憶素子との間で双方の素子を構成する記憶要素の対応関係を一時的に変更することにより、強誘電体記憶素子のくせ付けを緩和することができる。このため、容易にくせ付け緩和動作を行なうことができる。
【００２７】
この発明の強誘電体記憶装置においては、第１の強誘電体記憶要素および第２の強誘電体記憶要素はともに強誘電体コンデンサを備え、第１の補助記憶要素および第２の補助記憶要素はともにコンデンサを備え、強誘電体記憶素子とこれに対応する補助記憶素子との間で双方の素子を構成するコンデンサの接続関係を電気通信路を介して一時的に変更することにより、強誘電体記憶素子のくせ付けを緩和することができる。このため、さらに容易にくせ付け緩和動作を行なうことができる。
【００２８】
この発明の強誘電体記憶装置は、くせ付け緩和動作を行なうための手段をデータ通信線に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子に対するくせ付け緩和動作を、所定回数行なうよう構成したことを特徴とする。
【００２９】
したがって、情報の書き込みまたは読み出しを行なう際に、選択された強誘電体記憶素子に対するくせ付け緩和動作を自動的に行なうことができる。
【００３０】
この発明の強誘電体記憶装置は、くせ付け緩和動作を行なうための手段を行列配置の各列に対応させて設け、情報の書き込みまたは読み出しを行なう際に、行列配置された強誘電体記憶素子のうち選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子に対するくせ付け緩和動作を、所定回数行なうよう構成したことを特徴とする。
【００３１】
したがって、情報の書き込みまたは読み出しを行なう際に、選択された強誘電体記憶素子のみならず、選択された強誘電体記憶素子の属する行に含まれる強誘電体記憶素子すべてに対するくせ付け緩和動作を自動的に行なうことが可能となる。このため、一度の書き込みまたは読み出し動作時にさらに多くの強誘電体記憶素子に対するくせ付け緩和動作を行なうことができる。
【００３２】
【発明の実施の形態】
［第１の実施形態］
図１に、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ２０の構成の一部を示す。強誘電体メモリ２０は、強誘電体記憶素子であるメモリ素子Ｍ０，Ｍ１，・・・を、複数個、行列配置した構成を有している。各メモリ素子Ｍ０，Ｍ１，・・・は、いわゆる「２トランジスタ２キャパシタ型」のメモリ素子である。
【００３３】
各メモリ素子は、一本のワードラインと一対のビットラインとの交点に配置されている。たとえば、メモリ素子Ｍ０は、ワードラインＷＬ０と、一対のビットラインＢＬ０および／ＢＬ０との交点に配置されている。
【００３４】
また、この実施形態においては、一度にｍ個のメモリ素子にアクセスできるよう構成されている。すなわち、一度にアクセス可能なｍ個のメモリ素子は、一本のワードラインと一本の列選択ラインとにより選択される。たとえば、ワードラインＷＬ０と、列選択ラインＣＯＬ０とを選択することにより、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１（図示せず）を選択することができ、これらｍ個のメモリ素子について、同時に、データの書込みまたは読出しを行なうことができる。
【００３５】
ｍ個のメモリ素子（たとえば、Ｍ０，Ｍ１，・・・，Ｍｍ−１）と外部とのデータの受渡しは、ｍ対のデータ通信線である入出力ラインＩＯ０，／ＩＯ０，ＩＯ１，／ＩＯ１，・・・，ＩＯｍ−１，／ＩＯｍ−１（図示せず）と、選択されたｍ対のビットライン（たとえば、ＢＬ０，／ＢＬＯ，ＢＬ１，／ＢＬ１，・・・，ＢＬｍ−１，／ＢＬｍ−１（図示せず））を介して行なわれる。
【００３６】
図２に、一対のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図を示す。メモリ素子Ｍ０は、一対のセルＭＣ１，ＭＣ２を備えている。セルＭＣ１は、第１の強誘電体記憶要素である強誘電体コンデンサＦＣ１とトランジスタＱ１とを備えている。セルＭＣ２も、同様に、第２の強誘電体記憶要素である強誘電体コンデンサＦＣ２とトランジスタＱ２とを備えている。プレートラインＰＬ０により、強誘電体コンデンサＦＣ１，ＦＣ２に読出し用電圧Ｖp（図８参照）を与える。
【００３７】
一対の強誘電体コンデンサＦＣ１，ＦＣ２は、逆の分極状態となるよう設定されている。すなわち、これらのコンデンサ両端の電位差が、それぞれ「０」の場合には、一対の強誘電体コンデンサＦＣ１，ＦＣ２は、相互に異なる分極状態Ｐ１または分極状態Ｐ２（図８参照）をとるよう構成されている。
【００３８】
たとえば、強誘電体コンデンサＦＣ１が分極状態Ｐ１であれば、強誘電体コンデンサＦＣ２は分極状態Ｐ２となる（この状態が、記憶データ”Ｈ”に対応するものとする）。一方、強誘電体コンデンサＦＣ１が分極状態Ｐ２であれば、強誘電体コンデンサＦＣ２は分極状態Ｐ１となる（この状態が、記憶データ”Ｌ”に対応するものとする）。
【００３９】
一対のビットラインＢＬ０，／ＢＬ０間に、センスアンプＳＡが配置されている。センスアンプＳＡは、一対のビットラインＢＬ０，／ＢＬ０のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”Ｈ（論理１）”にするとともに、電位の低い方のビットラインの電位を”Ｌ（論理０）”にする。センスアンプＳＡのＯＮ／ＯＦＦは、ラインＳＡＥＮ，／ＳＡＥＮにより制御する。なお、ライン／ＳＡＥＮはラインＳＡＥＮの反転信号線である。
【００４０】
一対のビットラインＢＬ０，／ＢＬ０には、ビットラインプリチャージ回路２２が接続されている。ラインＰＣに信号を与えることにより、一対のビットラインＢＬ０，／ＢＬ０を、ともにグランド電位にプリチャージする。
【００４１】
また、一対のビットラインＢＬ０，／ＢＬ０には、くせ付け緩和動作を行なうための手段（補助記憶素子）であるデータ反転用ラッチ回路２４が配置されている。データ反転用ラッチ回路２４は、４つの辺にそれぞれトランジスタを配置したブリッジ回路を構成している。
【００４２】
ブリッジの対向する一対の頂点には、第１の補助記憶要素であるコンデンサＣ１、第２の補助記憶要素であるコンデンサＣ２の一端が、それぞれ接続されている。コンデンサＣ１、コンデンサＣ２の他端は、接地されている。また、ブリッジの対向する他の一対の頂点は、それぞれ、ビットラインＢＬ０，／ＢＬ０に接続されている。
【００４３】
ブリッジ回路の対向する一対のトランジスタのゲートは、ラインＰＨＩ０に接続され、対向する他の一対のトランジスタのゲートは、ラインＰＨＩ１に接続されている。
【００４４】
したがって、ラインＰＨＩ０を”Ｈ”にすることによりコンデンサＣ１とビットラインＢＬ０とが接続され、コンデンサＣ２とビットライン／ＢＬ０とが接続される。一方、ラインＰＨＩ１を”Ｈ”にすることによりコンデンサＣ１とビットライン／ＢＬ０とが接続され、コンデンサＣ２とビットラインＢＬ０とが接続される。
【００４５】
ラインＰＨＩ０、ラインＰＨＩ１を適当に制御することにより、一対のビットラインＢＬ０，／ＢＬ０の電位を、電荷の形でコンデンサＣ１、コンデンサＣ２に記憶させたり、コンデンサＣ１、コンデンサＣ２の蓄積電荷にしたがって、ビットラインＢＬ０，／ＢＬ０の電位の高低関係を逆転させたり元に戻したりすることができる。
【００４６】
他のビットラインＢＬ１，／ＢＬ１，・・・近傍の回路も、図２に示す回路と同様である。すなわち、この実施形態においては、一対のビットラインごとに、複数のメモリ素子、センスアンプＳＡ、ビットラインプリチャージ回路２２、データ反転用ラッチ回路２４が、それぞれ設けられている。
【００４７】
つぎに、データ読出し時のくせ付け緩和動作を説明する。たとえば、図１に示すワードラインＷＬ０と、列選択ラインＣＯＬ０とを選択することにより、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１に対して読出し動作を行なうことができる。
【００４８】
上述のように、この実施形態においては、一対のビットラインごとにデータ反転用ラッチ回路が、それぞれ設けられている。このため、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう場合、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１はもとより、これらのメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１の属する行に含まれるすべての他のメモリ素子Ｍｘ，Ｍｘ＋１，・・・についても、くせ付け緩和動作が行なわれることになる。
【００４９】
以下、図３に示すフローチャートおよび図２に基づいて、メモリ素子Ｍ０を例に、読出し時のくせ付け緩和動作を説明する。なお、メモリ素子Ｍ０には記憶データ（記憶すべき情報）”Ｈ”が書込まれているものとする。つまり、メモリ素子Ｍ０を構成する強誘電体コンデンサＦＣ１は、電圧が印加されていない状態で図８に示す分極状態Ｐ１を呈しており、強誘電体コンデンサＦＣ２は、分極状態Ｐ２を呈しているとする。
【００５０】
まず、ラインＰＣを”Ｈ”にすることにより（図３（ａ）参照）、ビットラインＢＬ０，／ＢＬ０を”Ｌ”とし、これにより、負荷用コンデンサ（ビットラインＢＬ０，／ＢＬ０それぞれの寄生容量として与えられる。図示せず）を放電させる。その後、ラインＰＣを”Ｌ”にすることにより、ビットラインＢＬ０，／ＢＬ０を、ともにフローティング状態にする。
【００５１】
同時に、ラインＰＨＩ０およびラインＰＨＩ１を”Ｈ”にすることにより（図３（ｂ）参照）、コンデンサＣ１およびコンデンサＣ２を放電させる。その後、ラインＰＨＩ０およびラインＰＨＩ１を”Ｌ”にすることにより、コンデンサＣ１およびコンデンサＣ２を、ともにビットラインＢＬ０，／ＢＬ０から切り離した状態にする。
【００５２】
つぎに、ワードラインＷＬ０を”Ｈ”とすることにより（図３（ｃ）参照）、トランジスタＱ１，Ｑ２をＯＮ状態する。これと同時にまたは直後に、プレートラインＰＬ０を”Ｈ”にした（図３（ｄ）参照）後、プレートラインＰＬ０を、”Ｌ”に戻す（図３（ｅ）参照）。これにより、ビットラインＢＬ０，／ＢＬ０には、メモリ素子Ｍ０に書込まれている記憶データ”Ｈ”に対応した電圧が表われる（図３（ｆ）参照）。
【００５３】
ここで、ラインＳＡＥＮを”Ｈ”にする（ライン／ＳＡＥＮを”Ｌ”にする）ことにより（図３（ｇ）参照）、センスアンプＳＡを動作させる。
【００５４】
センスアンプＳＡは、ビットラインＢＬ０，／ＢＬ０の電位のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”Ｈ”にするとともに、電位の低い方のビットラインの電位を”Ｌ”にする。ここでは、ビットラインＢＬ０の電位がビットライン／ＢＬ０の電位よりも高いと判断して、ビットラインＢＬ０の電位を”Ｈ”にするとともに、ビットライン／ＢＬ０の電位を”Ｌ”にする（図３（ｈ）参照）。ビットラインＢＬ０の電位”Ｈ”およびビットライン／ＢＬ０の電位”Ｌ”は、入出力ラインＩＯ０および／ＩＯ０を介して外部に出力される。
【００５５】
図３に示す▲１▼のステップが、データ読出しステップである。
【００５６】
つぎに、再び、プレートラインＰＬ０を”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図３（ｉ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、読出し動作前の分極状態に復元される。
【００５７】
この後、ラインＳＡＥＮを”Ｌ”にするとともにライン／ＳＡＥＮを”Ｈ”にすることにより（図３（ｊ）参照）、センスアンプＳＡの動作を終了させる。
【００５８】
図３に示す▲２▼のステップが、データ再書込みステップである。
【００５９】
この実施形態においては、上述の▲２▼のステップにおいて、プレートラインＰＬ０を”Ｌ”に戻した後、ラインＰＨＩ０をいったん”Ｈ”にし、その後、センスアンプＳＡの動作を終了させる際にラインＰＨＩ０を”Ｌ”に戻している（図３（ｋ）参照）。これにより、ビットラインＢＬ０の電位によりコンデンサＣ１を充電した後フローティング状態にするとともに、ビットライン／ＢＬ０の電位によりコンデンサＣ２を充電した後フローティング状態にすることができる。
【００６０】
この例の場合、ビットラインＢＬ０の電位は”Ｈ”であり、ビットライン／ＢＬ０の電位は”Ｌ”であるから、コンデンサＣ１は充電状態となり、コンデンサＣ２放電状態となる。すなわち、コンデンサＣ１は強誘電体コンデンサＦＣ１の分極状態Ｐ１に対応した状態（充電状態）となり、コンデンサＣ２は強誘電体コンデンサＦＣ２の分極状態Ｐ２に対応した状態（放電状態）となる。コンデンサＣ１およびコンデンサＣ２の「充電状態」または「放電状態」が、補助情報に対応する。
【００６１】
なお、この実施形態においては、ラインＰＨＩ０を”Ｈ”にするタイミングが、プレートラインＰＬ０を”Ｌ”に戻した後になるよう設定したが、ラインＰＨＩ０を”Ｈ”にするタイミングはこれに限定されるものではない。たとえば、センスアンプＳＡの動作が確定した直後に、ラインＰＨＩ０を”Ｈ”にするよう構成することもできる（図３（ｌ）参照。図中、破線で示す。）。
【００６２】
つぎに、ラインＰＣをいったん”Ｈ”にした後、”Ｌ”に戻す（図３（ｍ）参照）。これにより、負荷用コンデンサ（ビットラインＢＬ０，／ＢＬ０それぞれの寄生容量として与えられる。上述）を放電させた後、ビットラインＢＬ０，／ＢＬ０を、ともにフローティング状態にする。
【００６３】
この後、ラインＰＨＩ１を”Ｈ”にする（図３（ｎ）参照）。これにより、ビットラインＢＬ０はコンデンサＣ２に接続され、ビットライン／ＢＬ０はコンデンサＣ１に接続されることになる。このため、上述の▲２▼のステップにおいて放電状態となっていたコンデンサＣ２に接続されたビットラインＢＬ０の電位はグランド電位となるが、上述の▲２▼のステップにおいて充電状態となっていたコンデンサＣ１に接続されたビットライン／ＢＬ０の電位はグランド電位よりも高い電位となる（図３（ｏ）参照）。
【００６４】
ここで、ラインＳＡＥＮを”Ｈ”にするとともにライン／ＳＡＥＮを”Ｌ”にすることにより（図３（ｐ）参照）、センスアンプＳＡを動作させる。
【００６５】
センスアンプＳＡは、ビットライン／ＢＬ０の電位がビットラインＢＬ０の電位よりも高いと判断して、ビットライン／ＢＬ０の電位を”Ｈ”にするとともに、ビットラインＢＬ０の電位を”Ｌ”にする（図３（ｑ）参照）。つまり、一対のビットラインＢＬ０，／ＢＬ０の電位が、▲１▼のステップ（データ読出しステップ）におけるそれと、逆転する。
【００６６】
図３に示す▲３▼のステップが、データ反転ステップである。
【００６７】
その後、プレートラインＰＬ０をいったん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図３（ｒ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読出し動作前の分極状態と逆の状態になる。すなわち、メモリ素子Ｍ０の記憶内容が”Ｈ”から”Ｌ”に書換えられたことになる。
【００６８】
なお、このとき、コンデンサＣ１はビットライン／ＢＬ０の電位に応じて充電され、コンデンサＣ２はビットラインＢＬ０の電位に応じて充電される。ビットライン／ＢＬ０の電位は”Ｈ”になっており、ビットラインＢＬ０の電位は”Ｌ”になっているので、▲２▼のデータ再書込みステップの場合と同様に、コンデンサＣ１は充電状態となり、コンデンサＣ２は放電状態となる。
【００６９】
この後、ラインＳＡＥＮを”Ｌ”にするとともにライン／ＳＡＥＮを”Ｈ”にすることによりセンスアンプＳＡの動作を終了させるとともに、ラインＰＨＩ１を”Ｌ”に戻すことによりコンデンサＣ１およびコンデンサＣ２をフローティング状態にする（図３（ｓ）参照）。
【００７０】
図３に示す▲４▼のステップが、反転データ書込みステップである。
【００７１】
つぎに、ラインＰＣをいったん”Ｈ”にした後、”Ｌ”に戻す（図３（ｔ）参照）。これにより、ビットラインＢＬ０，／ＢＬ０それぞれの寄生容量として与えられる負荷用コンデンサを放電させた後、ビットラインＢＬ０，／ＢＬ０を、ともにフローティング状態にする。
【００７２】
この後、ラインＰＨＩ０を”Ｈ”にする（図３（ｕ）参照）。これにより、ビットラインＢＬ０は、再びコンデンサＣ１に接続され、ビットライン／ＢＬ０はコンデンサＣ２に接続される。このため、上述の▲４▼のステップにおいて放電状態となっていたコンデンサＣ２に接続されたビットライン／ＢＬ０の電位はグランド電位となるが、上述の▲４▼のステップにおいて充電状態となっていたコンデンサＣ１に接続されたビットラインＢＬ０の電位はグランド電位よりも高い電位となる（図３（ｖ）参照）。
【００７３】
ここで、ラインＳＡＥＮを”Ｈ”にするとともにライン／ＳＡＥＮを”Ｌ”にすることにより（図３（ｗ）参照）、センスアンプＳＡを動作させる。
【００７４】
センスアンプＳＡは、ビットラインＢＬ０の電位がビットライン／ＢＬ０の電位よりも高いと判断して、ビットラインＢＬ０の電位を”Ｈ”にするとともに、ビットライン／ＢＬ０の電位を”Ｌ”にする（図３（ｘ）参照）。つまり、一対のビットラインＢＬ０，／ＢＬ０の電位が、▲３▼のステップ（データ反転ステップ）におけるそれと逆転し、▲１▼のステップ（データ読出しステップ）におけるそれと同じになっている。
【００７５】
図３に示す▲５▼のステップが、データ正転ステップである。
【００７６】
その後、プレートラインＰＬ０をいったん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図３（ｙ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読出し動作前の分極状態と同じ状態に戻る。すなわち、メモリ素子Ｍ０の記憶内容が”Ｌ”から”Ｈ”に書き戻されたことになる。
【００７７】
図３に示す▲６▼のステップが、正転データ書込みステップである。
【００７８】
この後、ワードラインＷＬ０およびラインＳＡＥＮを”Ｌ”に戻すとともにライン／ＳＡＥＮを”Ｈ”に戻し、さらにラインＰＨＩ１およびラインＰＣを”Ｈ”に戻すことにより（図３（ｚ）参照）、読出し時のくせ付け緩和動作を終了する。
【００７９】
図３に示す▲７▼のステップが、終了ステップである。
【００８０】
このように、メモリ素子Ｍ０に書込まれたデータを読出す際に、メモリ素子Ｍ０の記憶データを本来の”Ｈ”から、いったん”Ｌ”に書換え、その後”Ｈ”に戻している。したがって、データを読出すごとに、強誘電体コンデンサＦＣ１，ＦＣ２のくせ付けが緩和されることになる。
【００８１】
なお、上述の実施形態においては、１回の読出し動作において、くせ付け緩和動作（ステップ▲３▼〜ステップ▲６▼）を１回だけ実行するよう構成したが、１回の読出し動作において、上述のくせ付け緩和動作を２回以上繰り返すよう構成することもできる。
【００８２】
また、上述の実施形態では、メモリ素子Ｍ０に記憶データ”Ｈ”が書込まれている場合を例に説明したが、メモリ素子Ｍ０に記憶データ”Ｌ”が書込まれている場合も、同様である。
【００８３】
また、メモリ素子Ｍ０を例に説明したが、選択された他のメモリ素子Ｍ１〜Ｍｍ−１も、メモリ素子Ｍ０の場合と同様に、読出し時のくせ付け緩和動作が行なわれる。
【００８４】
さらに、上述のように、この実施形態においては、一対のビットラインごとにデータ反転用ラッチ回路が、それぞれ設けられているので、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう場合、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１はもとより、これらのメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１の属する行に含まれるすべての他のメモリ素子Ｍｘ，Ｍｘ＋１，・・・についても、同様にして、くせ付け緩和動作が行なわれる。したがって、１回の読出し動作に際し、より多くのメモリ素子に対してくせ付け緩和動作を行なうことができる。
【００８５】
また、上述の実施形態においては、データの読出し時に自動的にくせ付け緩和動作を行なうようにしたが、データの書込時に自動的にくせ付け緩和動作を行なうようにすることもできる。また、データの読出し時およびデータの書込時ともに自動的にくせ付け緩和動作を行なうようにすることもできる。
【００８６】
［第２の実施形態］
つぎに、図４に、この発明の他の実施形態による強誘電体記憶装置である強誘電体メモリ３０の構成の一部を示す。強誘電体メモリ３０は、強誘電体記憶素子であるメモリ素子Ｍ０，Ｍ１，・・・を、複数個、行列配置した構成を有しており、各メモリ素子Ｍ０，Ｍ１，・・・は、いわゆる「２トランジスタ２キャパシタ型」のメモリ素子である点で、上述の強誘電体メモリ２０（図１参照）と共通する。
【００８７】
また、各メモリ素子は、一本のワードラインと一対のビットラインとの交点に配置されており、一度にｍ個のメモリ素子にアクセスできるよう構成されている点も、上述の強誘電体メモリ２０と共通する。すなわち、一度にアクセス可能なｍ個のメモリ素子は、一本のワードラインと一本の列選択ラインとにより選択される。
【００８８】
また、ｍ個のメモリ素子（たとえば、Ｍ０，Ｍ１，・・・，Ｍｍ−１（図示せず））と外部とのデータの受渡しは、ｍ対のデータ通信線である入出力ラインＩＯ０，／ＩＯ０，ＩＯ１，／ＩＯ１，・・・，ＩＯｍ−１，／ＩＯｍ−１（図示せず）と、選択されたｍ対のビットライン（たとえば、ＢＬ０，／ＢＬＯ，ＢＬ１，／ＢＬ１，・・・，ＢＬｍ−１，／ＢＬｍ−１（図示せず））を介して行なわれるのも、上述の強誘電体メモリ２０と共通する。
【００８９】
また、一対のビットラインごとに、複数のメモリ素子、センスアンプＳＡ、ビットラインプリチャージ回路２２が、それぞれ設けられている点も、上述の強誘電体メモリ２０と共通する。
【００９０】
ただし、図４に示す強誘電体メモリ３０においては、データ反転用ラッチ回路２４が一対の入出力ライン（たとえば、入出力ラインＩＯ０，／ＩＯ０）ごとに設けられている点で、データ反転用ラッチ回路２４が一対のビットライン（たとえば、ビットラインＢＬ０，／ＢＬ０）ごとに設けられている強誘電体メモリ２０（図１参照）と異なる。
【００９１】
図５に、強誘電体メモリ３０の一対のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図を示す。上述のように、ビットラインＢＬ０，／ＢＬ０には、複数のメモリ素子Ｍ０，・・・、センスアンプＳＡ、ビットラインプリチャージ回路２２が配置されているが、データ反転用ラッチ回路２４は配置されていない。
【００９２】
メモリ素子Ｍ０，・・・、センスアンプＳＡ、ビットラインプリチャージ回路２２の構造は、上述の強誘電体メモリ２０の場合と同様である。
【００９３】
図６に、強誘電体メモリ３０の一対の入出力ラインＩＯ０，／ＩＯ０近傍の詳細な回路図を示す。上述のように、一対の入出力ラインＩＯ０，／ＩＯ０には、データ反転用ラッチ回路２４が配置されている。データ反転用ラッチ回路２４の構造は、上述の強誘電体メモリ２０の場合と同様である。なお、データ反転用ラッチ回路２４のブリッジの対向する他の一対の頂点は、それぞれ、入出力ラインＩＯ０，／ＩＯ０に接続されている。
【００９４】
また、一対の入出力ラインＩＯ０，／ＩＯ０には、入出力ラインプリチャージ回路３２、メインアンプＭＡおよびレジスタ３４が、さらに接続されている。
【００９５】
入出力ラインプリチャージ回路３２の構造は、ビットラインプリチャージ回路２２（図５参照）の構造と類似している。ただし、この実施形態においては、入出力ラインプリチャージ回路３２は、ライン／ＩＯＰＣに信号を与えることにより、一対の入出力ラインＩＯ０，／ＩＯ０を、ともに電源電位にプリチャージするよう構成されている。
【００９６】
メインアンプＭＡの構造は、センスアンプＳＡ（図５参照）と同様である。
【００９７】
レジスタ３４は、外部からラインＤＡＴＡｉｎを介して入力された１ビット分の書込みデータをいったん保持し、所定のタイミングで入出力ラインＩＯ０，／ＩＯ０に出力する。また、入出力ライン／ＩＯ０（またはＩＯ０）に読み出された１ビット分のデータを所定のタイミングで取込んで保持し、ラインＤＡＴＡｏｕｔを介して外部に出力する。なお、図６においては、レジスタ３４の入出力許可信号線およびタイミング制御信号線等の記載を省略している。
【００９８】
他の入出力ラインＩＯ１，／ＩＯ１，・・・，ＩＯｍ−１，／ＩＯｍ−１近傍の回路も、図６に示す回路と同様である。すなわち、この実施形態においては、一対の入出力ラインごとに、データ反転用ラッチ回路２４、入出力ラインプリチャージ回路３２、メインアンプＭＡおよびレジスタ３４が、それぞれ設けられている。
【００９９】
つぎに、強誘電体メモリ３０におけるデータ読出し時のくせ付け緩和動作を説明する。図４に示すワードラインＷＬ０と、列選択ラインＣＯＬ０とを選択して、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１に対して読出し動作を行なう場合を例に説明する。
【０１００】
上述のように、この実施形態においては、一対の入出力ラインごとにデータ反転用ラッチ回路２４が、それぞれ設けられている。このため、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１を選択して読出しを行なう場合、選択されたメモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１のみについて、くせ付け緩和動作が行なわれることになる。したがって、メモリ素子Ｍ０，Ｍ１，・・・，Ｍｍ−１と同一の行に含まれるメモリ素子であっても、選択されていないメモリ素子Ｍｘ，Ｍｘ＋１，・・・については、くせ付け緩和動作が行なわれない点で、前述の強誘電体メモリ２０（図１参照）の場合と異なる。
【０１０１】
以下、図７に示すフローチャート、図５および図６に基づいて、メモリ素子Ｍ０を例に、読出し時のくせ付け緩和動作を説明する。なお、前述の実施形態同様、メモリ素子Ｍ０には記憶データ（記憶すべき情報）”Ｈ”が書込まれているものとする。
【０１０２】
まず、ラインＰＣを”Ｈ”にすることにより（図７（ａ）参照）、ビットラインＢＬ０，／ＢＬ０を”Ｌ”とし、これにより、負荷用コンデンサ（ビットラインＢＬ０，／ＢＬ０それぞれの寄生容量として与えられる。図示せず）を放電させる。その後、ラインＰＣを”Ｌ”にすることにより、ビットラインＢＬ０，／ＢＬ０を、ともにフローティング状態にする。
【０１０３】
一方、ライン／ＩＯＰＣを”Ｌ”にすることにより（図７（ａ２）参照）、入出力ラインＩＯ０，／ＩＯ０を”Ｈ”とするとともに、ラインＰＨＩ０およびラインＰＨＩ１を”Ｈ”にすることにより（図７（ｂ）参照）、コンデンサＣ１およびコンデンサＣ２を電源電位にプリチャージする。なお、このとき列選択ラインＣＯＬ０は、まだ”Ｌ”であるため、ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とは、接続されていない。
【０１０４】
つぎに、ワードラインＷＬ０を”Ｈ”とすることにより（図７（ｃ）参照）、トランジスタＱ１，Ｑ２をＯＮ状態する。これと同時にまたは直後に、プレートラインＰＬ０を”Ｈ”にした（図７（ｄ）参照）後、プレートラインＰＬ０を、”Ｌ”に戻す（図７（ｅ）参照）。これにより、ビットラインＢＬ０，／ＢＬ０には、メモリ素子Ｍ０に書込まれている記憶データ”Ｈ”に対応した電圧が表われる（図７（ｆ）参照）。
【０１０５】
ここで、ラインＳＡＥＮを”Ｈ”にすることにより（図７（ｇ）参照）、センスアンプＳＡを動作させる。なお、前述の実施形態の場合と同様に、ライン／ＳＡＥＮはラインＳＡＥＮの反転信号線である。
【０１０６】
センスアンプＳＡは、ビットラインＢＬ０，／ＢＬ０の電位のうちいずれの電位が高いかを判断し、電位の高い方のビットラインの電位を”Ｈ”にするとともに、電位の低い方のビットラインの電位を”Ｌ”にする。ここでは、ビットラインＢＬ０の電位がビットライン／ＢＬ０の電位よりも高いと判断して、ビットラインＢＬ０の電位を”Ｈ”にするとともに、ビットライン／ＢＬ０の電位を”Ｌ”にする（図７（ｈ）参照）。
【０１０７】
一方、プレートラインＰＬ０を、”Ｌ”に戻す（図７（ｅ）参照）のとほぼ同時に、ライン／ＩＯＰＣを”Ｈ”にするとともに、ラインＰＨＩ０およびラインＰＨＩ１を”Ｌ”にする（図７（ｅ２）参照）。
【０１０８】
ライン／ＩＯＰＣを”Ｈ”にすることにより、入出力ラインＩＯ０，／ＩＯ０を、ともにフローティング状態にする。また、ラインＰＨＩ０およびラインＰＨＩ１を”Ｌ”にすることにより、電源電位にプリチャージされたコンデンサＣ１およびコンデンサＣ２を、ともにフローティング状態にする。
【０１０９】
また、ラインＳＡＥＮを”Ｈ”にした（図７（ｇ）参照）あとで、列選択ラインＣＯＬ０を”Ｈ”とすることにより（図７（ｇ２）参照）、ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とを接続するとともに、ラインＭＡＥＮを”Ｈ”とすることにより（図７（ｇ３）参照）、メインアンプＭＡを動作させる。なお、ライン／ＭＡＥＮはラインＭＡＥＮの反転信号線である。
【０１１０】
これにより、”Ｈ”電位となっているビットラインＢＬ０と接続された入出力ラインＩＯ０の電位は”Ｈ”となり、”Ｌ”電位となっているビットライン／ＢＬ０と接続された入出力ライン／ＩＯ０の電位は”Ｌ”となる（図７（ｈ２）参照）。
【０１１１】
入出力ラインＩＯ０の電位”Ｈ”および入出力ライン／ＩＯ０の電位”Ｌ”は、レジスタ３４およびラインＤＡＴＡｏｕｔを介して外部に出力される。
【０１１２】
図７に示す▲１▼のステップが、データ読出しステップである。
【０１１３】
つぎに、再び、プレートラインＰＬ０を”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図７（ｉ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、読出し動作前の分極状態に復元される。
【０１１４】
図７に示す▲２▼のステップが、データ再書込みステップである。
【０１１５】
この実施形態においては、上述の▲２▼のステップにおいて、プレートラインＰＬ０を”Ｌ”に戻した後、ラインＰＨＩ０をいったん”Ｈ”にし、その後、”Ｌ”に戻している（図７（ｋ）参照）。これにより、入出力ラインＩＯ０の電位に応じてコンデンサＣ１を充電した後フローティング状態にするとともに、入出力ライン／ＩＯ０の電位に応じてコンデンサＣ２を充電した後フローティング状態にすることができる。
【０１１６】
この例の場合、入出力ラインＩＯ０の電位は”Ｈ”であり、入出力ライン／ＩＯ０の電位は”Ｌ”であるから、コンデンサＣ１は充電状態となり、コンデンサＣ２放電状態となる。すなわち、コンデンサＣ１は強誘電体コンデンサＦＣ１の分極状態Ｐ１に対応した状態（充電状態）となり、コンデンサＣ２は強誘電体コンデンサＦＣ２の分極状態Ｐ２に対応した状態（放電状態）となる。コンデンサＣ１およびコンデンサＣ２の「充電状態」または「放電状態」が、補助情報に対応する。
【０１１７】
ラインＰＨＩ０を”Ｌ”に戻す際、同時に、ラインＭＡＥＮを”Ｌ”とすることにより（図７（ｊ）参照）メインアンプＭＡの動作を終了させるとともに、列選択ラインＣＯＬ０を”Ｌ”とすることにより（図７（ｊ２）参照）ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とを切り離す。これにより、入出力ラインＩＯ０，／ＩＯ０は、フローティング状態となる。
【０１１８】
なお、この実施形態においては、ラインＰＨＩ０を”Ｈ”にするタイミングが、プレートラインＰＬ０を”Ｌ”に戻した後になるよう設定したが、ラインＰＨＩ０を”Ｈ”にするタイミングはこれに限定されるものではない。たとえば、メインアンプＭＡの動作が確定した直後に、ラインＰＨＩ０を”Ｈ”にするよう構成することもできる（図７（ｌ）参照。図中、破線で示す。）。
【０１１９】
つぎに、ライン／ＩＯＰＣをいったん”Ｌ”にした後、”Ｈ”に戻す（図７（ｍ）参照）。これにより、入出力ラインＩＯ０，／ＩＯ０を、ともに”Ｈ”としたのち、フローティング状態にすることができる。
【０１２０】
この後、ラインＰＨＩ１を”Ｈ”にする（図７（ｎ）参照）。これにより、入出力ラインＩＯ０はコンデンサＣ２に接続され、入出力ライン／ＩＯ０はコンデンサＣ１に接続されることになる。このため、上述の▲２▼のステップにおいて放電状態となっていたコンデンサＣ２に接続された入出力ラインＩＯ０の電位は電源電位よりも低い電位となるが、上述の▲２▼のステップにおいて充電状態となっていたコンデンサＣ１に接続された入出力ライン／ＩＯ０の電位は電源電位となる（図７（ｏ）参照）。
【０１２１】
ここで、ラインＭＡＥＮを”Ｈ”にすることにより（図７（ｐ）参照）、メインアンプＭＡを動作させる。
【０１２２】
メインアンプＭＡは、入出力ライン／ＩＯ０の電位が入出力ラインＩＯ０の電位よりも高いと判断して、入出力ライン／ＩＯ０の電位を”Ｈ”にするとともに、入出力ラインＩＯ０の電位を”Ｌ”にする（図７（ｑ）参照）。
【０１２３】
この後、ラインＳＡＥＮを”Ｌ”にすることにより（図７（ｑ２）参照）センスアンプＳＡの動作をいったん終了させた上で、列選択ラインＣＯＬ０を”Ｈ”とすることにより（図７（ｑ３）参照）ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とを接続する。その後、再び、ラインＳＡＥＮを”Ｈ”とすることにより（図７（ｑ４）参照）センスアンプＳＡを動作させる。
【０１２４】
これにより、”Ｌ”電位となっている入出力ラインＩＯ０と接続されたビットラインＢＬ０の電位は”Ｌ”となり、”Ｈ”電位となっている入出力ライン／ＩＯ０と接続されたビットライン／ＢＬ０の電位は”Ｈ”となる（図７（ｑ５）参照）。つまり、一対のビットラインＢＬ０，／ＢＬ０の電位が、▲１▼のステップ（データ読出しステップ）におけるそれと、逆転する。
【０１２５】
図７に示す▲３▼のステップが、データ反転ステップである。
【０１２６】
その後、プレートラインＰＬ０をいったん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図７（ｒ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読出し動作前の分極状態と逆の状態になる。すなわち、メモリ素子Ｍ０の記憶内容が”Ｈ”から”Ｌ”に書換えられたことになる。
【０１２７】
なお、このとき、コンデンサＣ１は入出力ライン／ＩＯ０の電位に応じて充電され、コンデンサＣ２は入出力ラインＩＯ０の電位に応じて放電される。入出力ライン／ＩＯ０の電位は”Ｈ”になっており、入出力ラインＩＯ０の電位は”Ｌ”になっているので、▲２▼のデータ再書込みステップの場合と同様に、コンデンサＣ１は充電状態となり、コンデンサＣ２は放電状態となる。
【０１２８】
この後、ラインＭＡＥＮを”Ｌ”にすることによりメインアンプＭＡの動作を終了させるとともに、ラインＰＨＩ１を”Ｌ”に戻すことによりコンデンサＣ１およびコンデンサＣ２をフローティング状態にする（図７（ｓ）参照）。これと同時に、列選択ラインＣＯＬ０を”Ｌ”とすることにより（図７（ｓ２）参照）ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とを切り離す。これにより、入出力ラインＩＯ０，／ＩＯ０は、フローティング状態となる。
【０１２９】
図７に示す▲４▼のステップが、反転データ書込みステップである。
【０１３０】
つぎに、ライン／ＩＯＰＣをいったん”Ｌ”にした後、”Ｈ”に戻す（図７（ｔ）参照）。これにより、入出力ラインＩＯ０，／ＩＯ０を、ともに”Ｈ”としたのち、フローティング状態にする。
【０１３１】
この後、ラインＰＨＩ０を”Ｈ”にする（図７（ｕ）参照）。これにより、入出力ラインＩＯ０は、再びコンデンサＣ１に接続され、入出力ライン／ＩＯ０はコンデンサＣ２に接続される。このため、上述の▲４▼のステップにおいて放電状態となっていたコンデンサＣ２に接続された入出力ライン／ＩＯ０の電位は電源電位よりも低い電位となるが、上述の▲４▼のステップにおいて充電状態となっていたコンデンサＣ１に接続された入出力ラインＩＯ０の電位は電源電位となる（図７（ｖ）参照）。
【０１３２】
ここで、ラインＭＡＥＮを”Ｈ”にすることにより（図７（ｗ）参照）、メインアンプＭＡを動作させる。
【０１３３】
メインアンプＭＡは、入出力ラインＩＯ０の電位が入出力ライン／ＩＯ０の電位よりも高いと判断して、入出力ラインＩＯ０の電位を”Ｈ”にするとともに、入出力ライン／ＩＯ０の電位を”Ｌ”にする（図７（ｘ）参照）。
【０１３４】
この後、ラインＳＡＥＮを”Ｌ”にすることにより（図７（ｘ２）参照）センスアンプＳＡの動作をいったん終了させた上で、列選択ラインＣＯＬ０を”Ｈ”とすることにより（図７（ｘ３）参照）ビットラインＢＬ０，／ＢＬ０と、入出力ラインＩＯ０，／ＩＯ０とを接続する。その後、再び、ラインＳＡＥＮを”Ｈ”とすることにより（図７（ｘ４）参照）センスアンプＳＡを動作させる。
【０１３５】
これにより、”Ｈ”電位となっている入出力ラインＩＯ０と接続されたビットラインＢＬ０の電位は”Ｈ”となり、”Ｌ”電位となっている入出力ライン／ＩＯ０と接続されたビットライン／ＢＬ０の電位は”Ｌ”となる（図７（ｘ５）参照）。つまり、一対のビットラインＢＬ０，／ＢＬ０の電位が、▲３▼のステップ（データ反転ステップ）におけるそれと逆転し、▲１▼のステップ（データ読出しステップ）におけるそれと同じになっている。
【０１３６】
図７に示す▲５▼のステップが、データ正転ステップである。
【０１３７】
その後、プレートラインＰＬ０をいったん”Ｈ”にした後、プレートラインＰＬ０を、”Ｌ”に戻す（図７（ｙ）参照）。これにより、一対の強誘電体コンデンサＦＣ１，ＦＣ２の分極状態が、それぞれ、読出し動作前の分極状態と同じ状態に戻る。すなわち、メモリ素子Ｍ０の記憶内容が”Ｌ”から”Ｈ”に書き戻されたことになる。
【０１３８】
なお、このとき、コンデンサＣ１は入出力ラインＩＯ０の電位に応じて充電され、コンデンサＣ２は入出力ライン／ＩＯ０の電位に応じて充電される。入出力ラインＩＯ０の電位は”Ｈ”になっており、入出力ライン／ＩＯ０の電位は”Ｌ”になっているので、▲４▼の反転データ書込みステップの場合と同様に、コンデンサＣ１は充電状態となり、コンデンサＣ２は放電状態となる。
【０１３９】
図７に示す▲６▼のステップが、正転データ書込みステップである。
【０１４０】
この後、ワードラインＷＬ０、列選択ラインＣＯＬ０、ライン／ＩＯＰＣ、ラインＭＡＥＮおよびラインＳＡＥＮを”Ｌ”に戻すとともに、ラインＰＨＩ１およびラインＰＣを”Ｈ”に戻すことにより（図７（ｚ）参照）、読出し時のくせ付け緩和動作を終了する。
【０１４１】
図７に示す▲７▼のステップが、終了ステップである。
【０１４２】
なお、前述の実施形態（図１、図３参照）の場合と同様に、１回の読出し動作において、くせ付け緩和動作（ステップ▲３▼〜ステップ▲６▼）を２回以上繰り返すよう構成することもできる。
【０１４３】
また、前述の実施形態（図１、図３参照）の場合と同様に、データの書込時に自動的にくせ付け緩和動作を行なうようにすることもできる。また、データの読出し時およびデータの書込時ともに自動的にくせ付け緩和動作を行なうようにすることもできる。
【０１４４】
［その他の実施形態］
なお、上述の各実施形態においては、データの読出しや書込みに際し、一度に複数の強誘電体記憶素子にアクセスできるような構成を有する強誘電体記憶装置を例に説明したが、データの読出しや書込みに際し、一度に一つの強誘電体記憶素子にのみにアクセスするような構成を有する強誘電体記憶装置にも適用することができる。
【０１４５】
また、補助記憶素子を、行列配置された強誘電体素子の各列に対応させて設ける場合やデータ通信線に対応させて設ける場合について説明したが、補助記憶素子の配置は、これらに限定されるものではない。
【０１４６】
また、上述の各実施形態においては、強誘電体素子を複数個行列配置した強誘電体記憶装置を例に説明したが、この発明はこれに限定されるものではない。たとえば、強誘電体素子を１個または数個ないし数百個配置した強誘電体記憶装置にも、適用することができる。
【０１４７】
また、上述の各実施形態においては、補助記憶素子として、ブリッジ回路を用いたデータ反転用ラッチ回路２４を例示したが、補助記憶素子は、これに限定されるものではない。
【０１４８】
また、上述の各実施形態においては、補助記憶素子を構成する第１の補助記憶要素および第２の補助記憶要素としてコンデンサを用いたが、第１の補助記憶要素または第２の補助記憶要素としてコンデンサ以外の要素を用いてもよい。また、補助記憶素子は、必ずしも第１の補助記憶要素および第２の補助記憶要素を備えるものでなくともよい。
【０１４９】
また、上述の各実施形態においては、くせ付け緩和動作を行なうための手段として、補助記憶素子を用いた場合を例に説明したが、くせ付け緩和動作を行なうための手段は、補助記憶素子に限定されるものではない。
【０１５０】
また、上述の実施形態においては、いわゆる「２トランジスタ・２キャパシタ型」の強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、「１トランジスタ・１キャパシタ型」の強誘電体記憶素子を備えた強誘電体記憶装置や、ＭＦＭＩＳ−ＦＥＴ（Metal-Ferroelectric-Metal-Isolater-Silicon-FET）などの「１トランジスタ型」の強誘電体記憶素子を備えた強誘電体記憶装置などにも適用することができる。
【０１５１】
また、上述の実施形態においては、”Ｈ”、”Ｌ”２種類の情報に対応した２種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、”Ｈ”、”Ｍ”、”Ｌ”３種類の情報に対応した３種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置に適用することもできる。この場合には、強誘電体記憶素子に書込まれた情報が、仮に”Ｈ”であるとすると、情報の読出しに際し、この情報を、たとえば、”Ｍ”、”Ｌ”、”Ｈ”と書換えるよう構成すればよい。
【図面の簡単な説明】
【図１】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ２０の構成の一部を示す図面である。
【図２】図１に示す強誘電体メモリ２０を構成する一対のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図である。
【図３】強誘電体メモリ２０についての読出し時のくせ付け緩和動作を説明するためのタイミングチャートである。
【図４】この発明の他の実施形態による強誘電体記憶装置である強誘電体メモリ３０の構成の一部を示す図面である。
【図５】図４に示す強誘電体メモリ３０を構成する一対のビットラインＢＬ０，／ＢＬ０近傍の詳細な回路図である。
【図６】図４に示す強誘電体メモリ３０を構成する一対の入出力ラインＩＯ０，／ＩＯ０近傍の詳細な回路図である。
【図７】強誘電体メモリ３０についての読出し時のくせ付け緩和動作を説明するためのタイミングチャートである。
【図８】強誘電体コンデンサに関する電圧と分極状態（電荷）との関係を表わす一般的な履歴曲線を示す図面である。
【図９】従来の強誘電体メモリを構成するメモリ素子２近傍の回路構成の一例を示す図面である。
【符号の説明】
２４・・・・・・・・データ反転用ラッチ回路
ＢＬ０・・・・・・・ビットライン
／ＢＬ０・・・・・・ビットライン
Ｃ１・・・・・・・・コンデンサ
Ｃ２・・・・・・・・コンデンサ
Ｍ０・・・・・・・・メモリ素子
ＰＨＩ０・・・・・・ライン
ＰＨＩ１・・・・・・ライン
【図１】
0003770717.tif 000002
【図２】
0003770717.tif 000003
【図３】
0003770717.tif 000004
【図４】
0003770717.tif 000005
【図５】
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【図６】
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【図７】
0003770717.tif 000008
【図８】
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【図９】
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