(57)【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリアレイと、該メモリセルを選択するために互いに交差して設けられた複数のワード線およびビット線と、外部から入力されたアドレスによって該ワード線を選択する行デコーダおよび該ビット線を選択する列デコーダとを含む複数のメモリブロックと、
該メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するための少なくとも２つの内部電圧発生回路とを備える不揮発性半導体記憶装置において、
一方の内部電圧発生回路と該行デコーダとの間、および他方の内部電圧発生回路と該列デコーダとの間にそれぞれ設けられた第１のスイッチ回路と、
該第１のスイッチ回路の出力端と接地電位端との間に設けられた第２のスイッチ回路と、
該第１のスイッチ回路または該第２のスイッチ回路を選択的に動作させるためのブロック選択信号を出力するスイッチ選択回路とを備え、
該第２のスイッチ回路は、該第１のスイッチ回路が切断状態のときに導通状態にされ、該第１のスイッチ回路が導通状態のときに切断状態にされることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記内部電圧発生回路は、チャージポンプ回路から構成され、電源電圧よりも高い高電圧または負電圧を発生する機能を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のスイッチ回路は、前記内部電圧発生回路からの出力電圧を前記メモリブロックに接続または切断する機能を有することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記スイッチ選択回路は、外部から入力されるアドレスにより、前記複数のメモリブロックのうち、選択されたメモリブロックに対応した第１のスイッチ回路を選択するブロック選択信号を出力する機能を有することを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のスイッチ回路は、Ｐチャネル型ＭＯＳトランジスタから構成されることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のスイッチ回路は、ソースおよびドレインの一方が前記一方の内部電圧発生回路と前記行デコーダとの間もしくは前記他方の内部電圧発生回路と前記列デコーダとの間に設けられた第１のスイッチ回路の出力端子に接続され、他方が接地電位に接続され、該第２のスイッチ回路は、該第１のスイッチ回路が切断状態のときに、該行デコーダもしくは該列デコーダと該第１のスイッチ回路との接続点を接地電位に接続する機能を有することを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第２のスイッチ回路は、Ｎチャネル型ＭＯＳトランジスタから構成されることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、記憶情報の書き込みまたは消去動作に必要な高電圧を発生する機能を有する内部電圧発生回路を備え、その出力に対する負荷を軽減することにより、内部電圧発生回路の占有面積を削減し、または増大を抑制することができる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置は、記憶した情報を保持するために電力を必要としないという特徴から、携帯電話や携帯情報処理装置などの小型および低電力が厳しく要求される携帯機器を中心として幅広く採用されている。
【０００３】
一般に、フラッシュメモリは、電気的な書き込み機能および消去機能を備え、書き込み動作および消去動作のために必要となる高電圧を生成する機能を有する内部電圧発生回路（以下、チャージポンプ回路と称する）を内蔵していることが多い。
【０００４】
以下に、このような従来のフラッシュメモリについて、図２に基づいて説明する。従来のフラッシュメモリは、図２に示すように、多数のメモリセルからなるメモリアレイＭ１と、メモリセルを選択するために互いに交差（ここでは直交）して設けられた複数のワード線ＷＬおよびビット線ＢＬと、外部から入力される行アドレスによってワード線ＷＬを選択する行デコーダＸＤと、外部から入力される列アドレスによってビット線ＢＬを選択する列デコーダＹＤとを含む複数のメモリブロックＢ１およびＢ２（Ｂ２内部のブロック構成はＢ１と同じである）を有している。そして、メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するために、メモリブロックＢ１、Ｂ２にはチャージポンプ回路ＰＶ１およびＰＶ２が各々接続されている。チャージポンプ回路ＰＶ１からの発生電圧は、複数の各メモリブロックの行デコーダＸＤに供給され、チャージポンプ回路ＰＶ２からの発生電圧は、複数の各メモリブロックの列デコーダＹＤに供給される。なお、以下では複数のブロックとしてＢ１とＢ２の２つのブロックの場合について説明するが、２つに限定されるものではなく、３つ以上であってもよい。
【０００５】
次に、図３に示すフラッシュメモリの構造を基に、書き込みまたは消去時に印加すべき電圧について説明する。図３中、１および２は拡散領域であり、各々メモリセルのドレイン領域とソース領域を構成する。４は電荷を保持するためのフローティングゲートであり、酸化膜３および５により電気的に完全に絶縁された状態となっている。６は酸化膜５の上に形成されたコントロールゲートである。このコントロールゲート６に加える電圧によりフローティングゲート４への電荷の注入（データの書き込み）およびフローティングゲート４からの電荷の引き抜き（データの消去）が行われる。
【０００６】
一般的には、電荷（電子）のやり取りは、上述した酸化膜３を通るトンネル電流か、または活性化されたホットエレクトロンによって行われるため、酸化膜３はトンネル膜とも呼ばれる。この酸化膜３を通してフローティングゲート４に注入された電荷は、特別な電界が加えられなければ半永久的に保存されるため、フラッシュメモリは不揮発性の半導体記憶装置として機能する。
【０００７】
印加される具体的な電圧値の例としては、ホットエレクトロンの注入によるデータの書き込みの場合には、コントロールゲートに例えば１２Ｖの高電圧を印加し、ドレインに例えば６Ｖの高電圧を印加し、ソースを０Ｖとする。これにより、ソース−ドレイン間にチャネルが形成されて大きな電流（ソースからドレインへの電子の移動）が流れる。ソースからドレインへ移動した電子は、ドレインの高電圧により高いエネルギー状態の電子となるが、このときのエネルギーが絶縁膜のエネルギー障壁を超えると、電子はフローティングゲートに移動することが可能となる。この機構により、電子がフローティングゲートに注入されることにより、メモリセルは書き込み状態となる。
【０００８】
一方、フローティングゲートに蓄積された電子をメモリセルのソースへ引きぬく方法の１つである負電圧消去法の場合には、コントロールゲートに例えば−１０Ｖを印加し、ソースを０Ｖとし、ドレインをフローティング（ハイインピーダンス状態）とする。これにより、フローティングゲートからソースへトンネル効果により電子が移動し、メモリセルが消去される。
【０００９】
このように、フラッシュメモリセルへのデータ書き込み動作や消去動作を行うためには、通常電源電圧よりも高い高電圧または負電圧を必要とし、これらはメモリセルのドレインに接続されたビット線およびコントロールゲートに接続されたワード線から供給される。
【００１０】
書き込み動作時には、チャージポンプ回路ＰＶ１から例えば１２Ｖの電圧が発生して、選択されたブロックの行デコーダＸＤを通じて所定のワード線に供給され、チャージポンプ回路ＰＶ２からは例えば６Ｖの電圧が発生して、選択されたブロックの列デコーダＹＤを通じて所定のビット線に供給される。これにより、各ワード線およびビット線が交差する部分のメモリセルにデータが書き込まれる。選択されないブロックでは、いずれのワード線およびビット線にもチャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧は供給されない。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来例の構成では、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２には、全てのブロックの行デコーダＸＤおよび列デコーダＹＤが接続されるので、これによりチャージポンプ回路に大きな負荷がかかることになる。
【００１２】
このため、チャージポンプからの電流供給能力が小さい場合には、チャージポンプ回路から供給される電圧が低下して、メモリアレイへの書き込み特性が悪化し、例えばデータの書き込み時間が長くなるなどの問題があった。また、メモリアレイに対するデータ消去動作についても、同様の問題が生じていた。
【００１３】
よって、従来においては、メモリ容量が増加するに従い、チャージポンプ回路の規模を増加させる必要が生じ、チップ面積をさらに増大させることになっていた。
【００１４】
本発明は、このような従来技術の課題を解決するためになされたものであり、データ書き込み特性または消去特性を悪化させることなく内部電圧発生回路の負荷を軽減し、内部電圧発生回路の規模を最小限に抑えてチップ面積の増大を防ぐことができる不揮発性半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルからなるメモリアレイと、該メモリセルを選択するために互いに交差して設けられた複数のワード線およびビット線と、外部から入力されたアドレスによって該ワード線を選択する行デコーダおよび該ビット線を選択する列デコーダとを含む複数のメモリブロックと、該メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するための少なくとも２つの内部電圧発生回路とを備える不揮発性半導体記憶装置において、一方の内部電圧発生回路と該行デコーダとの間、および他方の内部電圧発生回路と該列デコーダとの間にそれぞれ設けられた第１のスイッチ回路と、該第１のスイッチ回路の出力端と接地電位端との間に設けられた第２のスイッチ回路と、該第１のスイッチ回路または該第２のスイッチ回路を選択的に動作させるためのブロック選択信号を出力するスイッチ選択回路とを備え、該第２のスイッチ回路は、該第１のスイッチ回路が切断状態のときに導通状態にされ、該第１のスイッチ回路が導通状態のときに切断状態にされており、そのことにより上記目的が達成される。
【００１６】
前記内部電圧発生回路は、チャージポンプ回路から構成され、電源電圧よりも高い高電圧または負電圧を発生する機能を有することを特徴とする。
【００１７】
前記第１のスイッチ回路は、前記内部電圧発生回路からの出力電圧を前記メモリブロックに接続または切断する機能を有する。
【００１８】
前記スイッチ選択回路は、外部から入力されるアドレスにより、前記複数のメモリブロックのうち、選択されたメモリブロックに対応した第１のスイッチ回路を選択するブロック選択信号を出力する機能を有する。
【００１９】
前記第１のスイッチ回路は、Ｐチャネル型ＭＯＳトランジスタから構成されているのが好ましい。
【００２０】
前記第２のスイッチ回路は、ソースおよびドレインの一方が前記一方の内部電圧発生回路と前記行デコーダとの間もしくは前記他方の内部電圧発生回路と前記列デコーダとの間に設けられた第１のスイッチ回路の出力端子に接続され、他方が接地電位に接続され、該第２のスイッチ回路は、該第１のスイッチ回路が切断状態のときに、該行デコーダもしくは該列デコーダと該第１のスイッチ回路との接続点を接地電位に接続する機能を有しているのが好ましい。
【００２１】
前記第２のスイッチ回路は、Ｎチャネル型ＭＯＳトランジスタから構成されているのが好ましい。
【００２２】
以下に、本発明の作用について説明する。
【００２３】
本発明にあっては、内部電圧発生回路（チャージポンプ回路）と行デコーダとの間または列デコーダの間に設けた第１のスイッチ回路をスイッチ選択回路によって選択的に動作させる。チャージポンプ回路からの出力電圧を、複数のメモリブロックのうち、選択されたメモリブロックに対してのみ接続して供給することにより、チャージポンプ回路の負荷を軽減することが可能である。
【００２４】
チャージポンプ回路からの高電圧を電位低下させることなく伝えるために、上記第１のスイッチ回路としては、Ｐチャネル型ＭＯＳトランジスタを用いるのが好ましい。
【００２５】
さらに、ソースおよびドレインの一方が第１のスイッチ回路の出力端子に接続され、他方が接地電位に接続された複数の第２のスイッチ回路を設けて、第１のスイッチ回路が切断状態のときに、行デコーダもしくは列デコーダを接地電位に接続することにより、接続されていたポンプの負荷を軽減できる。
【００２６】
ソース電位が接地電位となるトランジスタとしては、Ｎチャネル型トランジスタの方がＰチャネル型トランジスタよりも特性上優れているため、上記第２のスイッチ回路としては、Ｎチャネル型ＭＯＳトランジスタを用いるのが好ましい。
【００２７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２８】
図１は本発明の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリの構成を示すブロック図である。このフラッシュメモリは、図１に示すように、多数のメモリセルからなるメモリアレイＭ１と、メモリセルを選択するために互いに交差（ここでは直交）して設けられた複数のワード線ＷＬおよびビット線ＢＬと、外部から入力される行アドレスによってワード線ＷＬを選択する行デコーダＸＤと、外部から入力される列アドレスによってビット線ＢＬを選択する列デコーダＹＤとを含む複数のメモリブロックＢ１およびＢ２（Ｂ２内部のブロック構成はＢ１と同じである）を有している。そして、メモリブロックＢ１内の行デコーダＸＤにスイッチ回路Ｐ１が接続され、メモリブロックＢ１内の列デコーダＹＤにスイッチ回路Ｐ２が接続され、メモリブロックＢ２内の行デコーダＸＤにスイッチ回路Ｐ３が接続され、メモリブロックＢ２内の列デコーダＹＤにスイッチ回路Ｐ４が接続されている。さらに、メモリアレイに対してデータの書き込みまたは消去を行う際に必要な電圧を供給するためのチャージポンプ回路ＰＶ１がスイッチ回路Ｐ１およびＰ３に接続され、チャージポンプ回路ＰＶ２がスイッチ回路Ｐ２およびＰ４に接続されている。チャージポンプ回路ＰＶ１からの発生電圧は、スイッチ回路Ｐ１を介してメモリブロックＢ１の行デコーダＸＤに供給され、スイッチ回路Ｐ３を介してメモリブロックＢ２の行デコーダＸＤに供給される。また、チャージポンプ回路ＰＶ２からの発生電圧は、スイッチ回路Ｐ２を介してメモリブロックＢ１の列デコーダＹＤに供給され、スイッチ回路Ｐ４を介してメモリブロックＢ２の列デコーダＹＤに供給される。なお、以下では複数のブロックとしてＢ１とＢ２の２つのブロックの場合について説明するが、２つに限定されるものではなく、３つ以上であってもよい。
【００２９】
ここで、スイッチ回路Ｐ１〜Ｐ４としては、チャージポンプ回路ＰＶ１およびＰＶ２で発生した高電圧を電位低下無く伝えるために、Ｐチャネル型ＭＯＳトランジスタを用いる。
【００３０】
スイッチ回路Ｐ１〜Ｐ４には、スイッチ回路を選択的に動作させるためのスイッチ選択回路ＳＷが接続されている。このスイッチ選択回路ＳＷは、外部から行アドレスを入力して、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２の出力電圧をメモリブロックＢ１およびメモリブロックＢ２に選択的に供給するために、ブロック選択信号ＢＳ１およびブロック選択信号ＢＳ２（メモリブロックの数ＭによってＢＳＭまでのブロック選択信号が出力される）を出力する。
【００３１】
なお、本実施形態では、説明を簡単にするために、スイッチ選択回路ＳＷに外部から入力するアドレスを行アドレスとしたが、これには限られず、列アドレス、または行アドレスと列アドレスの組み合わせであってもよい。
【００３２】
スイッチ回路Ｐ１およびスイッチ回路Ｐ２のゲートには、スイッチ選択回路ＳＷからのブロック選択信号ＢＳ１がレベルシフタＬＳ１によってレベルシフトされて入力される。また、スイッチ回路Ｐ３およびスイッチ回路Ｐ４のゲートには、スイッチ選択回路ＳＷからのブロック選択信号ＢＳ２がレベルシフタＬＳ１によってレベルシフトされて入力される。ここで、レベルシフタＬＳ１はＰチャネル型ＭＯＳトランジスタを用いたスイッチ回路Ｐ１〜Ｐ４を十分にオンするために、安定した接地電位から得られる反転レベルシフタを用いる。
【００３３】
上記スイッチ回路Ｐ１とレベルシフタＬＳ１との接続点の間にゲートが接続されてスイッチ回路Ｎ１が設けられている。このスイッチ回路Ｎ１はソースが接地電位に接続され、ドレインがスイッチ回路Ｐ１のドレインに接続されている。スイッチ回路Ｎ１は、スイッチ回路Ｐ１が切断状態のときに導通状態となり、行デコーダＸＤを接地電位に接続する。さらに、上記スイッチ回路Ｐ２とレベルシフタＬＳ１との接続点の間にゲートが接続されてスイッチ回路Ｎ２が設けられている。このスイッチ回路Ｎ２はソースが接地電位に接続され、ドレインがスイッチ回路Ｐ２のドレインに接続されている。スイッチ回路Ｎ２は、スイッチ回路Ｐ２が切断状態のときに導通状態となり、列デコーダＹＤを接地電位に接続する。
【００３４】
次に、行デコーダＸＤの具体的な回路構成について説明する。なお、各メモリブロックＢ１およびＢ２における行デコーダは同じ構成であるので、ここではメモリブロックＢ１により説明する。
【００３５】
行デコーダＸＤは、Ｐチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑｎ、アドレスデコーダＡＤおよびレベルシフタＬＳ２から構成されている。そして、レベルシフタＬＳ２とＰチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑｎとの間にはＮチャンネル型ＭＯＳトランジスタＧ１、Ｇ２、・・・、Ｇｎが接続されている。なお、ｎは１つのメモリブロックにおける行数、すなわちワード線の数である。
【００３６】
Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑｎのソースは、全てスイッチ回路Ｐ１の出力に接続され、ドレインは各々ワード線に接続されている。また、Ｐチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑｎのゲートには、外部から入力された行アドレスがアドレスデコーダＡＤによってデコードされた信号ｒ１、ｒ２、・・・、ｒＮが各々、レベルシフタＬＳ２によってレベルシフトされて入力される。ここでも、レベルシフタＬＳ２はＬＳ１と同様に、反転レベルシフタを用いる。
【００３７】
さらに、Ｎチャネル型ＭＯＳトランジスタＧ１〜Ｇｎは、選択されないワード線を接地するために設けられる。これは、選択されないメモリセルに選択メモリセルと同じ電位を与えるとゲートディスターブが生じてデータの信頼性が低下するからである。また、トランジスタとしてＮチャネル型を用いる理由は、接地電位を通すのに優れているためである。
【００３８】
次に、メモリブロックＢ１へのデータ書き込み動作および消去動作について説明する。書き込み動作時には、スイッチ選択回路ＳＷに外部から行アドレスが入力され、スイッチ選択回路ＳＷから出力されるブロック選択信号ＢＳ１が活性化される。そして、レベルシフタＬＳ１を経由してスイッチ回路Ｐ１およびＰ２が導通し、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧が各々行デコーダＸＤおよび列デコーダＹＤに供給される。
【００３９】
これにより、チャージポンプ回路ＰＶ１から例えば１２Ｖの電圧が発生し、この電圧がメモリブロックＢ１のスイッチ回路Ｐ１および行デコーダＸＤを通じて所定のワード線に供給される。また、チャージポンプ回路ＰＶ２から例えば６Ｖの電圧が発生し、この電圧がメモリブロックＢ１のスイッチ回路Ｐ２および列デコーダＹＤを通じて所定のビット線に供給される。そして、ワード線とビット線が交差する部分のメモリセルにデータが書き込まれる。
【００４０】
この場合、選択されないブロックＢ２では、スイッチ選択回路ＳＷから出力されるブロック選択信号ＢＳ２が活性化されず、スイッチ回路Ｐ３およびＰ４が非導通の状態となる。よって、いずれのワード線およびビット線にも、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧は供給されない。
【００４１】
消去動作時には、スイッチ選択回路ＳＷに外部から行アドレスが入力され、スイッチ選択回路ＳＷから出力されるブロック選択信号ＢＳ１が活性化される。そして、レベルシフタＬＳ１を経由してスイッチ回路Ｐ１およびＰ２が導通し、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧が各々行デコーダＸＤおよび列デコーダＹＤに供給される。
【００４２】
これにより、チャージポンプ回路ＰＶ１から例えば−１２Ｖの電圧が発生し、レベルシフタＬＳ１の出力からはチャージポンプ回路ＰＶ１からの電圧が出力され、レベルシフタＬＳ２の出力からはスイッチ回路Ｐ１からの電圧が出力される。チャージポンプ回路ＰＶ１から発生した−１２Ｖの電圧は、スイッチ回路Ｐ１を構成するＰチャネル型ＭＯＳトランジスタおよび行デコーダＸＤを構成するＰチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑｎの各々のしきい値電圧分だけプラスされ、消去動作に必要な約−１０Ｖの電圧が全てのワード線に供給される。また、チャージポンプ回路ＰＶ２からはＰＶ１のような高電圧は発生されず、メモリブロックＢ１のスイッチ回路Ｐ２はブロック選択信号ＢＳ１により導通状態となるが、消去動作時には列アドレスが非活性であるため、その出力である全てのビット線はフローティング状態となるように制御される。そして、メモリブロックＢ１の全てのメモリセルのデータが消去される。
【００４３】
この場合、選択されないブロックＢ２では、スイッチ選択回路ＳＷから出力されるブロック選択信号ＢＳ２が活性化されず、レベルシフタＬＳ１の出力は０Ｖとなり、スイッチ回路Ｐ３およびＰ４が非導通の状態となる。よって、いずれのワード線にも、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２からの電圧は供給されない。
【００４４】
書き込み動作時または消去動作時において、選択されないメモリブロックＢ２では、アドレスデコーダＡＤの出力が全てＬＯＷレベルとなり、反転レベルシフタＬＳ２を通してＮチャネル型ＭＯＳトランジスタＧ１〜Ｇｎが導通し、全てのワード線が接地される。
【００４５】
ここで、選択されないメモリブロックにおける反転レベルシフタＬＳ２の出力レベルは、書き込み動作時に、チャージポンプ回路ＰＶ１の出力電圧が供給されないため、別チャージポンプまたはＶｃｃ電源のレベルである。また、選択されないメモリブロックにおける反転レベルシフタＬＳ２の出力は、消去動作時にはＮチャネル型ＭＯＳトランジスタＧ１〜Ｇｎを導通させ得る正の電圧（例えば２Ｖ〜３Ｖ程度）である。
【００４６】
さらに、選択されないメモリブロックにおいては、スイッチ回路Ｎ１およびスイッチ回路Ｎ２が導通状態となるので、行デコーダＸＤおよび列デコーダＹＤが接地電位に接続され、チャージポンプ回路ＰＶ２の負荷を軽減することができる。
【００４７】
この状態では、チャージポンプ回路ＰＶ１に接続される負荷容量は、スイッチ回路Ｐ１およびスイッチ回路Ｐ３のドレイン部の寄生容量と、スイッチ回路Ｐ１の導通により接続されるメモリブロックＢ１内のＰチャネル型ＭＯＳトランジスタＱ１、Ｑ２、・・・、Ｑｎの各ドレイン部の寄生容量との和、およびＰチャネル型ＭＯＳトランジスタＱ１〜Ｑｎのうちのいずれか１つが導通して選択されるワード線の負荷容量である。この場合、スイッチ回路Ｐ３は非導通状態であるので、メモリブロックＢ２内のＰチャネル型ＭＯＳトランジスタＱ１〜Ｑｎが有する寄生容量および各々に接続されるワード線の負荷容量は、チャージポンプ回路ＰＶ１にかかる負荷とはならない。
【００４８】
例えば、スイッチ回路Ｐ１およびスイッチ回路Ｐ２を構成するＰチャネル型ＭＯＳトランジスタのチャネル長Ｌ１を１μｍ、チャネル幅Ｗ１を１８０μｍとした場合、スイッチ回路Ｐ１およびスイッチ回路Ｐ２の各々の寄生容量は、設計上の代表例として、例えば約１６０ｆＦとなる。また、メモリブロックＢ１内のＰチャネル型ＭＯＳトランジスタＱ１〜Ｑｎのチャネル長Ｌ２を１μｍ、チャネル幅Ｗ２を４０μｍとした場合、メモリブロックＢ１内のＰチャネル型ＭＯＳトランジスタＱ１〜Ｑｎの各々の寄生容量は、設計上の代表例として、例えば約４０ｆＦとなる。さらに、選択される１本のワード線の負荷容量を１．５ｐＦとし、１ブロック当たりの行数ｎ＝２０４８とすると、チャージポンプ回路ＰＶ１に接続される全負荷容量は、１６０ｆＦ×２ブロック＋４０ｆＦ×２０４８＋１．５ｐＦ＝約８３．７４ｐＦとなる。
【００４９】
これに対して、図１に示した従来例のようにスイッチ回路Ｐ１、Ｐ３を設けない構成の場合には、スイッチ回路Ｐ１およびＰ３の負荷容量はなくなるが、メモリブロックＢ２内のＰチャネル型ＭＯＳトランジスタＱ１〜Ｑｎが負荷として加わるので、チャージポンプ回路ＰＶ１に接続される全負荷容量は、４０ｆＦ×２０４８×２ブロック＋１．５ｐＦ＝約８３．７４ｐＦ＝約１６５．３４ｐＦとなる。
【００５０】
従って、本実施形態によれば、チャージポンプ回路ＰＶ１に接続される負荷容量が、従来例と比較して約１／２となることが分かる。さらに、同様の考え方により、チャージポンプ回路ＰＶ１に接続されるメモリブロック数Ｍが増加するに従って、チャージポンプ回路ＰＶ１に接続される負荷容量が従来例と比較して約１／Ｍとなることが分かる。
【００５１】
さらに、本実施形態では、チャージポンプ回路ＰＶ２に接続される負荷容量についても同様に、スイッチ回路Ｐ２およびスイッチ回路Ｐ４の負荷容量と、スイッチ回路Ｐ２の導通により接続されるメモリブロックＢ１内の列デコーダＹＤの負荷容量、および列デコーダＹＤによって選択されるビット線の負荷容量である。この場合、スイッチ回路Ｐ４は非導通状態であるので、メモリブロックＢ２内の列デコーダＹＤの負荷容量および各々に接続されるビット線の負荷容量は、チャージポンプ回路ＰＶ２にかかる負荷とはならない。
【００５２】
これに対して、図１に示した従来例のようにスイッチ回路Ｐ２、Ｐ４を設けない構成の場合には、スイッチ回路Ｐ２およびＰ４の負荷容量はなくなるが、メモリブロックＢ２内の列デコーダＹＤが負荷として加わる。この場合、スイッチ回路Ｐ２およびＰ４の負荷容量よりも列デコーダＹＤの負荷容量の方が圧倒的に大きく、結局はチャージポンプ回路ＰＶ２に接続される全負荷容量は、従来例と比較して約１／Ｍとなる。
【００５３】
このように、本実施形態では、メモリブロックに対してではなく、選択された最低限必要なメモリブロックのデコーダにのみチャージポンプ回路の出力を接続することにより、このチャージポンプ回路の出力に対する負荷を大幅に軽減することができる。この場合、チャージポンプ回路ＰＶ１およびチャージポンプ回路ＰＶ２には、全てのスイッチ回路が接続されるが、スイッチ回路の負荷はデコーダの負荷よりも著しく小さい。よって、チャージポンプ回路への負荷を激減させることができ、チャージポンプ回路に接続されるブロック数がＭの場合には、従来技術に比べて負荷を約１／Ｍとすることができる。
【００５４】
ここで、チャージポンプ回路の規模は、それを構成するキャパシタの総面積に大きく依存し、キャパシタの総面積は、駆動すべき負荷容量に概ね比例するため、負荷容量が１／Ｍになると、チャージポンプ回路の規模も約１／Ｍとすることができる。
【００５５】
【発明の効果】
以上詳述したように、本発明によれば、全メモリブロックの中から最低限必要なメモリブロックのデコーダを選択してチャージポンプ回路の出力を供給することができるので、チャージポンプ回路からは最低限必要な負荷だけを駆動すればよい。
【００５６】
メモリの記憶容量が日々拡大する中で、従来の構成ではメモリの読み出し、書き込みおよび消去動作時に必要となるチャージポンプ回路の規模が大きくなる一方であったが、本発明によれば、Ｍ個のメモリブロックに分割されている場合には、チャージポンプ回路が占有するチップ面積を従来の約１／Ｍとすることができる。また、記憶容量が増加しても、ブロック数を増加させて１ブロック当たりの記憶容量を固定すれば、チャージポンプ回路規模の増大を抑えることができる。
【００５７】
さらに、チャージポンプ回路規模を一定とすることにより、駆動負荷が軽減されるため、所定電位に達するまでの時間を短縮化して、データ書き込み時間および消去時間の短縮化を図ることができる。
【００５８】
これにより、チャージポンプ回路の動作効率を向上させて、消費電力の軽減も可能となり、さらにはチップ面積の削減効果により製造コストの低廉価化も可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態である不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】従来の不揮発性半導体記憶装置の構成を示すブロック図である。
【図３】一般的なフラッシュメモリセルの構成を示す断面図である。
【符号の説明】
１、２  拡散領域
３、５  酸化膜
４  フローティングゲート
６  コントロールゲート
ＡＤ  アドレスデコーダ
Ｂ１、Ｂ２  メモリブロック
ＢＬ  ビット線
ＢＳ１〜ＢＳＭ  ブロック選択信号
Ｇ１〜Ｇｎ  Ｎチャネル型ＭＯＳトランジスタ
ＬＳ１、ＬＳ２  レベルシフタ
Ｍ１  メモリアレイ
Ｐ１〜Ｐ４  スイッチ回路
Ｎ１〜Ｎ４  スイッチ回路
ＰＶ１、ＰＶ２  チャージポンプ回路
Ｑ１〜Ｑｎ  Ｐチャネル型ＭＯＳトランジスタ
ｒ１〜ｒＮ  アドレスデコーダでデコードされた信号
ＳＷ  スイッチ選択回路
ＷＬ  ワード線
ＸＤ  行デコーダ
ＹＤ  列デコーダ
【図１】
0003850016.tif 000002
【図２】
0003850016.tif 000003
【図３】
0003850016.tif 000004