(57)【特許請求の範囲】
【請求項１】
それぞれが所定のデータ処理を行う複数の論理組合せ回路を有し、前記各論理組合せ回路が低閾値のスイッチング機能を有する半導体素子によって構成された論理回路ブロックと、
該論理回路ブロックの半導体素子よりも高閾値のスイッチング機能を有する半導体素子によって構成されており、前記各論理組合せ回路に対する電源電圧を所定のタイミングで制御するシーケンス制御回路とを具備し、
該シーケンス制御回路には、該論理回路ブロックの前記各論理組合せ回路に供給されるクロック信号の周波数に基づいて、前記各論理組合せ回路に供給する電源電圧を制御するレギュレータが設けられており、
前記シーケンス制御回路には、前記論理回路ブロックの前記各論理組合せ回路のデータを保持するとともに、前記レギュレータに電源制御信号を供給するレジスタが設けられていることを特徴とする半導体集積回路。
【請求項２】
前記シーケンス制御回路を構成する半導体素子がＳＯＩプロセスによって形成されている請求項１に記載の半導体集積回路。
【請求項３】
前記シーケンス制御回路を構成する半導体素子がバルクプロセスによって形成されている請求項１に記載の半導体集積回路。
【請求項４】
前記シーケンス制御回路を構成する半導体素子がバイポーラプロセスによって形成されている請求項１に記載の半導体集積回路。
【請求項５】
前記論理回路ブロックにおける前記各論理組合せ回路をそれぞれ構成する各半導体素子がＳＯＩプロセスによって形成されている請求項１に記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれかに記載の半導体集積回路を内蔵し、前記シーケンス制御回路および前記論理回路ブロックが１つのパッケージに実装されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、それぞれが所定のデータ処理を行う複数の論理回路ブロックと、各論理回路ブロックに対して、所定のタイミングにてパワーダウン処理を行うシーケンス制御回路とを有する半導体集積回路およびそれを用いた半導体装置に関し、特に、論理回路におけるリーク電流を削減するとともに、論理回路ブロックとシーケンス制御回路とを積層して、ワンチップ化した半導体集積回路およびそれを用いた半導体装置に関する。
【０００２】
【従来の技術】
一般的な携帯機器は、通常、電池により駆動されており、携帯機器には、形状の小型化および電池に対する充電後の使用時間を延長するために、低電力で駆動される半導体集積回路が内蔵されている。特開平６−３５０４３５号公報には、このような半導体集積回路の一例が開示されており、その半導体集積回路のブロック図を図９に示す。尚、以下において、動作開始の閾値電圧が高い場合を高閾値、低い場合を低閾値とする。
【０００３】
図９に示す半導体集積回路は、それぞれが所定のデータ処理等を行う３つの論理回路ブロック１１１〜１１３と、各論理回路ブロック１１１〜１１３に対して所定のタイミングでパワーダウン信号を発生するシーケンス制御回路ブロック（シーケンサ）１０１と、外部回路からのクロック信号を各論理回路ブロック１１１〜１１３の論理組合せ回路１３１〜１３３に伝送するクロック端子１６０とを有している。
【０００４】
シーケンス制御回路ブロック（シーケンサ）１０１には、低閾値のトランジスタ設けられており、各論理回路ブロック１１１〜１１３のそれぞれの制御回路１２１〜１２３に対して、パワーダウン信号を所定のタイミングで供給する。
【０００５】
各論理回路ブロック１１１〜１１３は、それぞれ同様の構成になっており、低閾値のＣＭＯＳトランジスタを有する論理組合せ回路１３１〜１３３と、各論理組合せ回路１３１〜１３３とＶＤＤ（電源）との間に設けられた高閾値のＰＭＯＳトランジスタ１４１〜１４３と、各論理組合せ回路１３１〜１３３とＧＮＤ（接地：アース）との間にそれぞれ設けられた高閾値のＮＭＯＳトランジスタ１５１〜１５３と、高閾値のＰＭＯＳトランジスタ１４１〜１４３および高閾値のＮＭＯＳトランジスタ１５１〜１５３のＯＮ／ＯＦＦ動作の制御を行う制御回路１２１〜１２３とをそれぞれ有している。
【０００６】
高閾値の各ＰＭＯＳトランジスタ１４１〜１４３は、ソース端子がＶＤＤに接続され、ゲート端子およびドレイン端子は、制御回路１２１〜１２３および論理組合せ回路１３１〜１３３にそれぞれ接続されている。高閾値の各ＮＭＯＳトランジスタ１５１〜１５３は、ドレイン端子が論理組合せ回路１３１〜１３３に接続され、ゲート端子およびソース端子は、制御回路１２１〜１２３およびＧＮＤにそれぞれ接続されている。
【０００７】
このような構成により、図９に示す半導体集積回路のシーケンス制御回路ブロック１０１は、所定のタイミングにて各制御回路１２１〜１２３にパワーダウン信号を出力する。シーケンス制御回路ブロック１０１から所定のタイミングで出力されたパワーダウン信号は、各論理回路ブロック１１１〜１１３の制御回路１２１〜１２３にそれぞれ入力されると、制御回路１２１〜１２３から高閾値のＰＭＯＳトランジスタ１４１〜１４３および高閾値のＮＭＯＳトランジスタ１５１〜１５３のそれぞれのゲート端子にそれぞれ所定の信号が入力される。所定の信号が入力された高閾値の各ＰＭＯＳトランジスタ１４１〜１４３および高閾値の各ＮＭＯＳトランジスタ１５１〜１５３は、それぞれＯＦＦ状態となり、論理組合せ回路１３１〜１３３がそれぞれパワーダウン状態になる。
【０００８】
このように、図９に示す半導体集積回路では、低閾値のＣＭＯＳトランジスタを有する論理組合せ回路と電源との間に高閾値のＰＭＯＳトランジスタが設けられており、この論理組合せ回路とＧＮＤとの間に高閾値のＮＭＯＳトランジスタが設けられて、これらの高閾値のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをＯＦＦ状態にすることにより、論理組合せ回路のパワーダウンを行っている。
【０００９】
図９に示す半導体集積回路では、論理組合せ回路を有する複数の論理回路をブロック化して、各論理回路ブロック１１１〜１１３に、それぞれのブロック毎にパワーダウン制御手段を設けるとともに、各論理回路ブロック１１１〜１１３内のそれぞれの論理組合せ回路１３１〜１３３のパワーダウンを選択的に制御するシーケンサであるシーケンス制御回路ブロック１０１が設けられている。
【００１０】
これにより、図９に示す半導体集積回路では、シーケンス制御回路ブロック１０１により各論理回路ブロック１１１〜１１３のパワーダウンが選択的に制御され、各論理回路ブロック１１１〜１１３がそれぞれデータ処理等の動作を行う際に、データ処理を行う必要のない他の論理回路ブロックを選択的にパワーダウンさせることができる。この結果、このような半導体集積回路およびそれを用いた装置では、動作時に、回路動作に影響を与えることなく、消費電力を低減することができる。
【００１１】
図１０は、図９における各論理回路ブロック１１１〜１１３の制御回路１２１〜１２３が、それぞれ直列接続された２個のインバータから成る一例を示す半導体集積回路のブロック図である。論理回路ブロック１１１〜１１３の制御回路は、インバータ１６４および１７１、インバータ１６５および１７２、インバータ１６６および１７３の直列接続から成るそれぞれの回路で構成されている。各論理回路ブロック１１１〜１１３の制御回路の１段目のインバータ１７１〜１７３の入力端子には、シーケンス制御回路ブロック１０１からの制御線２０１〜２０３がそれぞれ接続されている。
【００１２】
図１０に示す半導体集積回路では、シーケンス制御回路ブロック１０１からＨＩＧＨレベルの出力信号が各制御線２０１〜２０３をそれぞれ介して、各論理回路ブロック１１１〜１１３のインバータ１７１〜１７３にそれぞれ入力されると、高閾値の各ＰＭＯＳトランジスタ１４１〜１４３のゲート端子には、ＨＩＧＨレベルの信号がそれぞれ入力され、高閾値の各ＮＭＯＳトランジスタ１５１〜１５３のゲート端子には、ＬＯＷレベルの信号がそれぞれ入力される。この結果、高閾値のＰＭＯＳトランジスタ１４１〜１４３および高閾値のＮＭＯＳトランジスタ１５１〜１５３は、それぞれＯＦＦ状態となり、論理組合せ回路１３１〜１３３がそれぞれパワーダウンされる。
【００１３】
また、図１１に示すように、各論理回路ブロック１１１〜１１３にクロック信号を入力するクロック端子１６１〜１６３を論理回路ブロック１１１〜１１３毎に分離して、各クロック端子１６１〜１６３から、それぞれ対応する各論理回路ブロック１１１〜１１３に、周波数の異なるクロック信号をそれぞれ供給することもできる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前述のような構成の半導体集積回路装置では、次のような問題がある。
【００１５】
第１の問題は、シーケンサであるシーケンス制御回路ブロック１０１が複数の低閾値のトランジスタを有しているために、この低閾値のトランジスタからのリーク電流が増加することである。ここで、リーク電流とは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの一方がＯＦＦ状態の場合に、電源端子からＧＮＤに流れる電流であり、特に、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの動作開始電圧が低い低閾値電圧の場合、および、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＬＳＩの場合に、リーク電流による消費電力の増加が顕著になる。
【００１６】
第２に、クロック端子６１〜６３に供給される外部回路からのクロック信号の周波数が低い場合、各論理組合せ回路１３１〜１３３の電源電圧を低くしても、回路動作に支障はないが、各論理組合せ回路１３１〜１３３の電源電圧がそれぞれ一定値（ＶＤＤ）であるために、論理組合せ回路１３１〜１３３の電源電圧を低くできる場合に比べて、消費電流が増加するという問題がある。
【００１７】
第３に、論理組合せ回路１３１〜１３３をＯＦＦ状態であるパワーダウン状態からパワー復帰状態である動作状態に復帰する場合、各論理組合せ回路１３１〜１３３の電源電圧をそれぞれＯＦＦにすると、各論理組合せ回路１３１〜１３３は、電圧電源電圧をＯＦＦにする直前のＯＮ状態での動作状態を、それぞれ保持することができないという問題がある。
【００１８】
本発明はこのような課題を解決するものであり、その目的は、シーケンス制御回路および論理組合せ回路におけるリーク電流を削減し、論理組合せ回路がパワー復帰状態の際に、パワーダウン状態になる前の動作状態に復帰できる半導体集積回路およびそれを用いた半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路は、それぞれが所定のデータ処理を行う複数の論理組合せ回路を有し、各論理組合せ回路が低閾値のスイッチング機能を有する半導体素子によって構成された論理回路ブロックと、該論理回路ブロックの半導体素子よりも高閾値のスイッチング機能を有する半導体素子によって構成されており、各論理組合せ回路に対する電源電圧を所定のタイミングで制御するシーケンス制御回路とを具備し、該シーケンス制御回路は、該論理回路ブロックの各論理組合せ回路に供給されるクロック信号の周波数に基づいて、各論理組合せ回路に供給する電源電圧を制御するレギュレータが設けられていることを特徴とする。
【００２０】
前記シーケンス制御回路は、前記論理回路ブロックの各論理組合せ回路のデータを保持するとともに、前記レギュレータに電源制御信号を供給するレジスタが設けられている。
【００２１】
前記シーケンス制御回路を構成する半導体素子がＳＯＩプロセスによって形成されている。
【００２２】
前記シーケンス制御回路を構成する半導体素子がバルクプロセスによって形成されている。
【００２３】
前記シーケンス制御回路を構成する半導体素子がバイポーラプロセスによって形成されている。
【００２４】
前記論理回路ブロックにおける各論理組合せ回路をそれぞれ構成する各半導体素子がＳＯＩプロセスによって形成されている。
【００２５】
本発明の半導体装置は、請求項１〜６のいずれかに記載の半導体集積回路を内蔵し、前記シーケンス制御回路および前記論理回路ブロックが１つのパッケージに実装されていることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２７】
図１は、本発明の第１の実施形態である半導体集積回路のブロック図である。
【００２８】
図１に示す半導体集積回路は、それぞれが所定のデータ処理を行う３つの論理組合せ回路３〜５とクロック端子６１〜６３とを有する論理回路ブロック２と、レギュレータ１１を内蔵し、各論理組合せ回路３〜５に対して所定のタイミングでパワーダウンを行うシーケンス制御回路（シーケンサ）１とを有している。
【００２９】
シーケンス制御回路１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形成された閾値電圧が高い高閾値のスイッチング機能を有する半導体素子（例えば、トランジスタ）によって構成されており、レギュレータ１１が内蔵されている。シーケンス制御回路１の電源端子および接地端子は、第１の電源電圧ＶＤＤ１およびＧＮＤ（接地）にそれぞれ接続されている。シーケンス制御回路１に内蔵されたレギュレータ１１は、電源信号線１２ａ〜１４ａを介して、各論理組合せ回路３〜５に第２の電源電圧１２〜１４をそれぞれ供給する。
【００３０】
論理回路ブロック２は、ＳＯＩプロセスにより形成された閾値電圧が低い低閾値のスイッチング機能を有する半導体素子（例えば、トランジスタ）によって、それぞれ構成された３つの論理組合せ回路３〜５を有している。論理回路ブロック２の各論理組合せ回路３〜５の電源端子には、電源信号線１２ａ〜１４ａがそれそれ接続されており、レギュレータ１１からの第２の電源電圧１２〜１４が電源信号線１２ａ〜１４ａを介してそれぞれ供給される。各論理組合せ回路３〜５の接地端子は、ＧＮＤ（接地）にそれぞれ接続されている。各論理組合せ回路３〜５の入力端子には、対応するクロック端子６１〜６３を介して外部回路からのクロック信号がそれぞれ入力される。尚、各クロック端子６１〜６３には、それぞれ異なる周波数のクロック信号が供給されても良い。
【００３１】
次に、図１に示す半導体集積回路の動作を説明する。図１に示す論理回路ブロック２の各論理組合せ回路３〜５の入力端子には、それぞれのクロック端子６１〜６３を介して、それぞれ異なる周波数のクロック信号が入力される。これらの異なる周波数のクロック信号に基づいて、シーケンス制御回路１のレギュレータ１１から所定の電圧値を有する第２の電源電圧１２〜１４がそれぞれの論理組合せ回路３〜５に供給される。この結果、各論理組合せ回路３〜５は、無駄な電力を消費することなく、効率の良いデータ処理等の動作を行うことができる。
【００３２】
本発明の第１の実施形態の半導体集積回路は、論理回路ブロック２の各論理組合せ回路３〜５が、シーケンス制御回路１の半導体素子よりも閾値電圧の低いそれぞれ低閾値のスイッチング機能を有する半導体素子によって構成されており、低電圧での動作が可能になっている。この結果、シーケンス制御回路１に内蔵されたレギュレータ１１から論理回路ブロック２の各論理組合せ回路３〜５に供給される第２の電源電圧が、レギュレータ１１によって、低電圧に制御されることにより、各論理組合せ回路３〜５のリーク電流が削減される。
【００３３】
また、レギュレータ１１は、クロック端子６１〜６３より論理組合せ回路３〜５に供給されるクロック信号の周波数に応じて、各論理組合せ回路３〜５に対して、第２の電源電圧を選択的に供給する。例えば、レギュレータ１１は、論理組合せ回路３〜５のいずれかに供給されるクロック信号の周波数が低く、論理組合せ回路３〜５のいずれかが低速動作の場合には、論理組合せ回路３〜５のいずれかに第２の電源電圧１２〜１４として低電圧を供給し、論理組合せ回路３〜５いずれかに供給されるクロック信号の周波数が高く、論理組合せ回路３〜５のいずれかが高速動作の場合には、論理組合せ回路３〜５のいずれかに第２の電源電圧１２〜１４として高電圧を供給する。さらに、論理組合せ回路３〜５のいずれかにクロック信号が供給されず、論理組合せ回路３〜５のいずれかがＯＦＦ状態の場合には、論理組合せ回路３〜５のいずれかに第２の電源電圧１２〜１４として０（Ｖ）を供給する。これにより、レギュレータ１１は、出力信号である第２の電源電圧１２〜１４をそれぞれの論理組合せ回路３〜５に対して、それぞれ異なる電圧値を選択的に供給できるように構成されている。
【００３４】
尚、各論理組合せ回路３〜５が動作する際に、レギュレータ１１から各論理組合せ回路３〜５にそれぞれ供給される駆動電圧と、クロック信号の周波数との関係を図７に示す。図７の横軸は、周波数（ｆ１＜ｆ２）を示し、縦軸は、駆動電圧（Ｖ１＜Ｖ２）を示す。図７より、駆動電圧とクロック信号の周波数とは、比例関係を示し、クロック信号の周波数（ｆ１）が低い場合は、駆動電圧（Ｖ１）を低く、クロック信号の周波数（ｆ２）が高い場合は、駆動電圧（Ｖ２）を高く設定すれば良い。これにより、クロック端子６１〜６３に供給されるクロック信号の周波数に応じて、各論理組合せ回路３〜５に供給するそれぞれの駆動電圧は、一義的に設定される。
【００３５】
さらに、従来の半導体集積回路では、シーケンス制御回路１０１が低閾値のトランジスタを有しているのに対し、本発明の第１の実施形態の半導体集積回路では、シーケンス制御回路１が高閾値のスイッチング機能を有する半導体素子によって構成されているために、シーケンス制御回路１のリーク電流を削減できるとともに、シーケンス制御回路１がレギュレータ１１を用いて、論理回路ブロック２の駆動電圧である第２の電源電圧の供給を制御することにより、論理回路ブロック２のリーク電流も削減することができる。
【００３６】
したがって、本実施形態の半導体集積回路では、シーケンス制御回路１および論理回路ブロック２の両方のリーク電流の削減を行うために、従来の半導体集積回路に対して、大幅なリーク電流の抑制が可能となる。
【００３７】
図２に示す半導体集積回路は、シーケンス制御回路１が、バルクプロセスによって形成された高閾値のスイッチング機能を有する半導体素子によって構成されている。その他の構成については、図１に示す半導体集積回路の構成と同様になっている。これにより、図２に示す半導体集積回路は、図１に示す半導体集積回路と同様の効果が得られる。
【００３８】
図３に示す半導体集積回路は、シーケンス制御回路１が、バイポーラプロセスによって形成された高閾値のスイッチング機能を有する半導体素子によって構成されている。その他の構成については、図１に示す半導体集積回路の構成と同様になっている。これにより、図３に示す半導体集積回路は、図１に示す半導体集積回路と同様の効果が得られる。
【００３９】
図４は、本発明の第２の実施形態である半導体集積回路のブロック図である。
【００４０】
図４に示す半導体集積回路は、それぞれが所定のデータ処理を行う３つの論理組合せ回路２２〜２４とクロック端子６１〜６３とを有する論理回路ブロック２と、レギュレータ１１およびレジスタ２１を内蔵し、各論理組合せ回路２２〜２４に対して所定のタイミングでバッテリーダウンを行うシーケンス制御回路（シーケンサ）１とを有している。
【００４１】
シーケンス制御回路１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形成された閾値電圧が高い高閾値のスイッチング機能を有する半導体素子（例えば、トランジスタ）によって構成されており、レギュレータ１１およびレジスタ２１が内蔵されている。シーケンス制御回路１の電源端子および接地端子は、第１の電源電圧ＶＤＤ１およびＧＮＤ（接地）にそれぞれ接続されている。
【００４２】
シーケンス制御回路１に内蔵されたレジスタ２１は、データ線２５〜２７を介して、論理組合せ回路２２〜２４から送信される記憶データを受信し、記憶データを保持する。また、レジスタ２１は、信号線５１〜５３を介して、論理組合せ回路２２〜２４にパワーダウン要求信号を送信し、論理組合せ回路２２〜２４からパワー復帰要求信号を受信する。さらに、レジスタ２１は、電源信号線４１ａを介してレギュレータ１１に電源制御信号４１を出力する。
【００４３】
レギュレータ１１は、レジスタ２１からの電源制御信号４１に基づいて、各論理組合せ回路２２〜２４のＯＮ／ＯＦＦ制御を行うとともに、電源信号線２８ａ〜３０ａを介して、各論理組合せ回路２２〜２４に、各論理組合せ回路２２〜２４に供給されるクロック信号の周波数に基づいて第２の電源電圧２８〜３０をそれぞれ供給する。尚、第２の電源電圧２８〜３０である駆動電圧と論理組合せ回路２２〜２４に供給されるクロック信号の周波数との関係は、図７に示すように、図１の半導体集積回路と同様の関係がある。
【００４４】
論理回路ブロック２は、ＳＯＩプロセスにより形成された閾値電圧が低い低閾値のスイッチング機能を有する半導体素子（例えば、トランジスタ）によって、それぞれ構成された３つの論理組合せ回路２２〜２４を有している。論理回路ブロック２の各論理組合せ回路２２〜２４は、データ線２５〜２７を介して、レジスタ２１とそれぞれの記憶データの送信および受信を行う。また、各論理組合せ回路２２〜２４は、レジスタ２１との間に、信号線５１〜５３を介して、パワーダウン要求信号およびパワー復帰要求信号をそれぞれ受信および送信する。各論理組合せ回路２２〜２４の電源端子には、電源信号線２８ａ〜３０ａがそれぞれ接続されており、レギュレータ１１からの第２の電源電圧２８〜３０が電源信号線２８ａ〜３０ａを介してそれぞれ供給される。各論理組合せ回路２２〜２４の接地端子は、ＧＮＤ（接地）にそれぞれ接続されている。各論理組合せ回路２２〜２４の入力端子には、対応するクロック端子６１〜６３を介して外部回路からのクロック信号がそれぞれ入力される。尚、各クロック端子６１〜６３には、それぞれ異なる周波数のクロック信号が供給されても良い。
【００４５】
図４の半導体集積回路の論理組合せ回路２２〜２４が、パワーダウン状態になる場合、および、パワー復帰状態になる場合の回路動作を、例えば、論理組合せ回路２３について説明する。
【００４６】
まず、論理組合せ回路２３がパワーダウン状態になる動作を説明する。
【００４７】
▲１▼シーケンス制御回路１は、内蔵しているレジスタ２１より信号線５２を介して、パワーダウン要求信号を論理組合せ回路２３に送信する。
【００４８】
▲２▼論理組合せ回路２３は、パワーダウン要求信号を受信すると、論理組合せ回路２３内に記憶されている記憶データをデータ線２６に出力する。
【００４９】
▲３▼シーケンス制御回路１は、データ線２６を介して、記憶データを受信し、記憶データをレジスタ２１に記憶する。
【００５０】
▲４▼レジスタ２１は、論理組合せ回路２３の記憶データを記憶すると、電源信号線４１ａを介してレギュレータ１１に、論理組合せ回路２３に駆動電圧の供給を停止する電源制御信号（ＯＦＦ信号）を送信する。
【００５１】
▲５▼レギュレータ１１は、電源制御信号（ＯＦＦ信号）を受信すると、電源信号線２９ａに第２の電源電圧２９である駆動電圧（０Ｖ）を出力する。
【００５２】
▲６▼論理組合せ回路２３は、電源信号線２９ａを介して第２の電源電圧２９である駆動電圧（０Ｖ）を受信すると、パワーダウン状態となり動作を停止する。
【００５３】
次に論理組合せ回路２３がパワー復帰状態になる動作を説明する。
【００５４】
▲１▼レジスタ２１は、電源信号線４１ａを介してレギュレータ１１に、論理組合せ回路２３に駆動電圧の供給する電源制御信号（ＯＮ信号）を送信する。
【００５５】
▲２▼レギュレータ１１は、電源制御信号（ＯＮ信号）を受信すると、クロック端子６２に供給されるクロック信号の周波数に基づいて、電源信号線２９ａに第２の電源電圧２９である所定の駆動電圧を出力する。
【００５６】
▲３▼論理組合せ回路２３は、電源信号線２９ａを介して所定の駆動電圧が供給されると、信号線５２を介してパワー復帰要求信号をシーケンス制御回路１のレジスタ２１に送信する。
【００５７】
▲４▼レジスタ２１は、パワー復帰要求信号を受信すると、論理組合せ回路２３がパワーダウン状態になる前に、レジスタ２１に記憶された記憶データをデータ線２６を介して、論理組合せ回路２３に供給する。
【００５８】
▲５▼論理組合せ回路２３は、記憶データを受信し、再度、記憶してパワーダウン状態になる前の動作状態に復帰する。
【００５９】
したがって、図４の半導体記憶装置は、論理組合せ回路２２〜２４のいずれかがパワーダウン状態では、パワーダウン状態になる前のいずれかの論理組合せ回路２２〜２４の記憶データを、レジスタ２１に保持させる。レジスタ２１は、レジスタ２１にて記憶データを保持する間に、レジスタ２１からレギュレータ１１に電源制御信号を供給し、レギュレータ１１が、いずれかの論理組合せ回路２２〜２４に第２の電源電圧２８〜３０を供給しないように制御することにより、論理組合せ回路２２〜２４の消費電流およびリーク電流を削減できる。
【００６０】
そして、図４の半導体記憶装置は、前述のいずれかの論理組合せ回路２２〜２４が、パワーダウン状態からパワー復帰状態である動作状態に復帰する場合には、レジスタ２１が保持していた記憶データを、いずれかの論理組合せ回路２２〜２４に戻すことにより、いずれかの論理組合せ回路２２〜２４をパワーダウン状態になる前の動作状態に復帰させることが可能となる。
【００６１】
図５に示す半導体集積回路は、シーケンス制御回路１が、バルクプロセスによって形成された高閾値のスイッチング機能を有する半導体素子によって構成されている。その他の構成については、図４に示す半導体集積回路の構成と同様になっている。これにより、図５に示す半導体集積回路は、図４に示す半導体集積回路と同様の効果が得られる。
【００６２】
図６に示す半導体集積回路は、シーケンス制御回路１が、バイポーラプロセスによって形成された高閾値のスイッチング機能を有する半導体素子によって構成されている。その他の構成については、図４に示す半導体集積回路の構成と同様になっている。これにより、図６に示す半導体集積回路は、図４に示す半導体集積回路と同様の効果が得られる。
【００６３】
図８は、本発明の半導体集積回路を用いた半導体装置の断面図である。
【００６４】
図８に示す本発明の半導体装置は、リードフレーム３３の上面にシーケンス制御回路１が形成され、リードフレーム３３の下面に論理回路ブロック２が形成され、シーケンス制御回路１および論理回路ブロック２が、金ワイヤ３２のワイヤボンディングによって、それぞれリードフレームの端子部分３３ａに電気的に接続されている。さらに、図８の半導体装置は、シーケンス制御回路１および論理回路ブロック２を保護するためにリードフレームの端子部分３３ａの一部までモールド樹脂３１によって封止され、ワンチップ化されている。モールド樹脂３１より外側のリードフレームの端子部分３３ａは、屈曲形状に成形されて延出されている。
【００６５】
尚、図８の半導体装置では、一例としてＱＦＰパッケージの構成例を説明したが、ＣＳＰパッケージの構成でも同様に実現できることは言うまでもない。
【００６６】
【発明の効果】
本発明の半導体集積回路は、所定のデータ処理を行う複数の論理組合せ回路が低閾値のスイッチング機能を有する半導体素子によって構成された論理回路ブロックと、各論理組合せ回路に対する電源電圧を所定のタイミングで制御し、論理回路ブロックの半導体素子よりも高閾値のスイッチング機能を有する半導体素子によって構成されたシーケンス制御回路とが設けられており、シーケンス制御回路には、論理回路ブロックの各論理組合せ回路に供給されるクロック信号の周波数に基づいて、各論理組合せ回路に供給する電源電圧を制御するレギュレータが設けられていることによって、シーケンス制御回路および論理回路ブロックの各論理組合せ回路におけるリーク電流が削減される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体集積回路のブロック図である。
【図２】図１に示すシーケンス制御回路がバルクプロセスによって形成されている半導体集積回路のブロック図である。
【図３】図１に示すシーケンス制御回路がバイポーラプロセスによって形成されている半導体集積回路のブロック図である。
【図４】本発明の第２の実施形態である半導体集積回路のブロック図である。
【図５】図４に示すシーケンス制御回路がバルクプロセスによって形成されている半導体集積回路のブロック図である。
【図６】図４に示すシーケンス制御回路がバイポーラプロセスによって形成されている半導体集積回路のブロック図である。
【図７】論理組合せ回路に供給されるクロック信号の周波数と駆動電圧との関係を示すグラフである。
【図８】本発明の半導体集積回路を用いた半導体装置の断面図である。
【図９】従来の半導体集積回路のブロック図である。
【図１０】従来の半導体集積回路装置の制御回路をインバータで構成したブロック図である。
【図１１】従来の半導体集積回路装置のクロック端子を、論理組合せ回路毎に独立させたブロック図である。
【符号の説明】
１      シーケンス制御回路（シーケンサ）
２      論理回路ブロック
３      論理組合せ回路
４      論理組合せ回路
５      論理組合せ回路
１１    レギュレータ
１２    第２の電源電圧
１２ａ  電源信号線
１３    第２の電源電圧
１３ａ  電源信号線
１４    第２の電源電圧
１４ａ  電源信号線
２１    レジスタ
２２    論理組合せ回路
２３    論理組合せ回路
２４    論理組合せ回路
２５    データ線
２６    データ線
２７    データ線
２８    第２の電源電圧
２８ａ  電源信号線
２９    第２の電源電圧
２９ａ  電源信号線
３０    第２の電源電圧
３０ａ  電源信号線
３１    モールド樹脂
３２    金ワイヤ
３３    リードフレーム
３３ａ  リードフレームの端子部分
４１    電源制御信号
４１ａ  電源信号線
５１    信号線
５２    信号線
５３    信号線
６１    クロック端子
６２    クロック端子
６３    クロック端子
１０１  シーケンス制御回路ブロック（シーケンサ）
１１１  論理回路ブロック
１１２  論理回路ブロック
１１３  論理回路ブロック
１２１  制御回路
１２２  制御回路
１２３  制御回路
１３１  論理組合せ回路
１３２  論理組合せ回路
１３３  論理組合せ回路
１４１  高閾値のＰＭＯＳトランジスタ
１４２  高閾値のＰＭＯＳトランジスタ
１４３  高閾値のＰＭＯＳトランジスタ
１５１  高閾値のＮＭＯＳトランジスタ
１５２  高閾値のＮＭＯＳトランジスタ
１５３  高閾値のＮＭＯＳトランジスタ
１６０  クロック端子
１６１  クロック端子
１６２  クロック端子
１６３  クロック端子
１６４  インバータ
１６５  インバータ
１６６  インバータ
１７１  インバータ
１７２  インバータ
１７３  インバータ
２０１  制御線
２０２  制御線
２０３  制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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