(57)【特許請求の範囲】
【請求項１】
第１の回路分岐部と、直接入力信号を受け取る第１の入力と、反転入力信号を受け取る第２の入力と、該直接入力信号に対して反転されかつレベルシフトされた反転出力信号を生成するための出力とを有する電圧レベルシフタであって、
該第１の回路分岐部は、
該出力に接続された出力電極および該第１の入力に接続された制御電極を有する、第１の導電型の第１のトランジスタと、
該出力に接続された出力電極、該直接入力信号に対応する信号を受け取るように構成された制御電極、および該第２の入力に接続された共通電極を有する、該第１の導電型と反対である第２の導電型の第２のトランジスタと、を有し、
該第２のトランジスタの該制御電極は第２の回路分岐部に接続されており、
該第２の回路分岐部は、該第１の導電型である第３および第４のトランジスタを有しており、該第３および第４のトランジスタの主たる導電経路は第１および第２の電源供給入力間に直列に接続されており、該第４のトランジスタの制御電極は該第１の入力に接続されており、該第２のトランジスタの該制御電極は該第３のトランジスタの出力電極および該第４のトランジスタの共通電極に接続されている、
電圧レベルシフタ。
【請求項２】
前記第１のトランジスタの共通電極は、前記第１の電源供給入力に接続されている、請求項１に記載の電圧レベルシフタ。
【請求項３】
前記第３のトランジスタの制御電極は、第１のバイアス電圧入力に接続されている、請求項１または２に記載の電圧レベルシフタ。
【請求項４】
前記第３のトランジスタの制御電極は、前記第２の入力に接続されている、請求項１または２に記載の電圧レベルシフタ。
【請求項５】
前記第１の入力は、第８のトランジスタの主たる導電経路を介して前記第１および第４のトランジスタの制御電極に接続されており、該第８のトランジスタの制御電極は直接ゲーティング信号を受け取る第１のゲーティング入力に接続されている、請求項１から４のいずれかに記載の電圧レベルシフタ。
【請求項６】
前記第１の入力は、第８のトランジスタの主たる導電経路を介して前記第１および第４のトランジスタの制御電極に接続されており、該第８のトランジスタの制御電極は直接ゲーティング信号を受け取る第１のゲーティング入力に接続されており、前記第３のトランジスタの制御電極は、反転ゲーティング信号を受け取る第２のゲーティング入力に接続されている、請求項１または４に記載の電圧レベルシフタ。
【請求項７】
前記第２のトランジスタの制御電極は、第９のトランジスタの主たる導電経路を介して前記第２の電源供給入力に接続されており、該第９のトランジスタの制御電極は前記第２のゲーティング入力に接続されている、請求項６に記載の電圧レベルシフタ。
【請求項８】
前記第１のトランジスタの制御電極は、第１０のトランジスタの主たる導電経路を介して前記第２の電源供給入力に接続されており、該第１０のトランジスタの制御電極は前記第２のゲーティング入力に接続されている、請求項６または７に記載の電圧レベルシフタ。
【請求項９】
前記出力はインバータの入力に接続されている、請求項１から８のいずれかに記載の電圧レベルシフタ。
【請求項１０】
前記トランジスタの各々は電界効果トランジスタであり、前記出力電極、前記制御電極および前記共通電極はそれぞれ、ドレイン電極、ゲート電極およびソース電極である、請求項１から９のいずれかに記載の電圧レベルシフタ。
【請求項１１】
前記トランジスタの各々はアモルファスシリコン薄膜トランジスタである、請求項１０に記載の電圧レベルシフタ。
【請求項１２】
前記トランジスタの各々はポリシリコン薄膜トランジスタである、請求項１０記載の電圧レベルシフタ。
【請求項１３】
ＣＭＯＳ集積回路の少なくとも一部を含んでなる、請求項１０から１２のいずれかに記載の電圧レベルシフタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧レベルシフタに関する。本発明のシフタは例えば、大面積シリコン−オン−インシュレータ（ＳＯＩ）回路において、より小さい振幅を有する信号とのインターフェースをとるために用いられ得る。そのようなアプリケーションの一例として、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いて作製される、液晶ディスプレイなどのフラットパネルマトリクスディスプレイ用のモノリシックドライバ回路（３．３〜５ボルトの信号レベルと１０〜２０ボルトの信号レベルとの間のインターフェースをとることがしばしば要求される）がある。他のアプリケーションとしては、ランダムアクセスメモリ（ＲＡＭ）においてラインセンスアンプの応答時間の改善に用い得る。
【０００２】
【従来の技術】
図１は、単純な電圧レベルシフタとして用いられ得る、基本的なＣＭＯＳインバータを示している。このインバータは、Ｐ型トランジスタＴ１およびＮ型トランジスタＴ２を有しており、これらのトランジスタのドレインは互いに接続され、ソースは電源線ｖｄｄおよび接地線ｇｎｄにそれぞれ接続されている。トランジスタＴ１およびＴ２のゲートは互いに接続され、ともに入力端子ＩＮに接続されている。トランジスタＴ１およびＴ２のドレインは互いに接続され、ともに反転出力！ＯＵＴに接続されている。
【０００３】
【発明が解決しようとする課題】
入力信号は、インバータスイッチポイントを基準として、電源線ｖｄｄおよび接地線ｇｎｄによって規定される電圧未満の論理レベル間を、振動し得る。出力は電源線ｖｄｄおよび接地線ｇｎｄの電圧とほぼ等しい電圧レベルの間で振動するため、このインバータはレベルシフタとして動作し得る。しかし実用においてはこのレベルシフトの程度は比較的小さい。なぜなら、インバータスイッチポイントに近い電圧は、トランジスタＴ１およびＴ２の同時的かつ望ましくない導通をさせてしまうからである。これが起こらないための条件は、
【０００４】
【数１】
0003791890.tif 000002
【０００５】
である。上式において、ＶＤＤは電源線ｖｄｄ上の電圧である。ＶTnおよびＶTpはそれぞれ、Ｎ型トランジスタおよびＰ型トランジスタのしきい電圧である。
【０００６】
図２は、例えばＵＳ４７０７６２３号に開示されている、別のタイプの低入力電圧用の信号入力レベルシフタを示している。このシフタは、第１のＰ型トランジスタＴ１および第２のＮ型トランジスタＴ２を含む第１の回路分岐部を有している。第１のトランジスタＴ１および第２のトランジスタＴ２のドレインは互いに接続され、ともに反転出力！ＯＵＴに接続されている。第１のトランジスタＴ１および第２のトランジスタＴ２のソースはそれぞれ、電源線ｖｄｄおよび接地線ｇｎｄに接続されている。またこのシフタは、第３のＰ型トランジスタＴ３および第４のＰ型トランジスタＴ４を含む第２の回路分岐部を有している。第３のトランジスタＴ３のソースは電源線ｖｄｄに接続され、第４のトランジスタＴ４のドレインは接地線ｇｎｄに接続されている。トランジスタＴ３のドレインはトランジスタＴ４のソースに接続され、かつトランジスタＴ２のゲートに接続されている。入力ＩＮは、トランジスタＴ１およびＴ４のゲートに接続されている。バイアス電圧入力Ｖｂは、トランジスタＴ３のゲートに接続されている。トランジスタＴ３およびＴ４は、ソースフォロワ接続されており、その出力電圧は、トランジスタＴ３およびＴ４がマッチングされておりかつ飽和状態にあるとき、ＶIN＋（ＶＤＤ−Ｖｂ）で与えられる。入力信号はトランジスタＴ１のゲートを直接駆動する。一方ソースフォロワの出力は、正方向に（ＶＤＤ−Ｖｂ）だけシフトされた入力信号のコピーを用いて、トランジスタＴ２のゲートを駆動する。これらの電圧レベルはトランジスタＴ１およびＴ２をスイッチするために十分であり、トランジスタＴ１およびＴ２は、電源電圧より実質的に低いｈｉｇｈ状態論理入力レベルおよび、接地電位と実質的に等しいｌｏｗ状態論理入力レベルを有する、プッシュ−プルデバイスとして動作する。
【０００７】
図３は、図２に示すレベルシフタを、バイアス電圧入力Ｖｂを接地に接続した状態で０〜５ボルト入力を１５〜０ボルト出力にシフトするために用いた場合の、シミュレーション結果を示す。このシミュレーションにおいて、適正な動作が得られるようにトランジスタＴ２が他のトランジスタの幅の２倍にされている以外は、全てのトランジスタは等しいサイズにされている。このシミュレーションにおいて出力！ＯＵＴには、図１に示すタイプのインバータの入力が負荷として与えられている。シミュレーションされたトランジスタ性能は、低温ポリシリコンＴＦＴ技術で達成される性能と同等である。
【０００８】
図３は、入力信号ＩＮ、出力信号！ＯＵＴおよび電源電圧ＶＤＤの電圧レベルを示している。また、このシミュレーションにおいて出力が接続されていることを想定しているインバータの、スイッチングレベルも示している。出力！ＯＵＴは、インバータのスイッチポイントを基準にして、特に２．３ボルトと１０．４ボルトとの間で振動する。しかし、出力における電圧の変化が小さいので、インバータスイッチレベルを基準にした十分な電圧振動を確実にするためには、トランジスタＴ１およびＴ２のスケーリングは比較的正確になされなければならない。またこの信号は、インバータトランジスタの少なくとも１つを十分にはオフにせず、このため、インバータ中での消費電流が比較的高くなる。
【０００９】
図４は、Ａ．ＢｅｌｌａｏｕａｒおよびＭ．Ｅｌｍａｓｒｙ、”Ｌｏｗ−ｐｏｗｅｒ  Ｄｉｇｉｔａｌ  ＶＬＳＩ  Ｄｅｓｉｇｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄＳｙｓｔｅｍｓ”、Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ、１９９５に開示されたタイプの、公知のタイプのＣＭＯＳセンスアンプを示している。このセンスアンプは、第２のＰ型トランジスタＴ２、第６のＰ型トランジスタＴ６、第１のＮ型トランジスタＴ１、第５のＮ型トランジスタＴ５、および第７のＮ型トランジスタＴ７を有している。トランジスタＴ７はテール電流源として機能し、そのソースは接地ｇｎｄに接続され、ゲートはバイアス電圧入力Ｖｂに接続されている。トランジスタＴ１およびＴ５はロングテールペア接続されており、トランジスタＴ１およびＴ５のソースはトランジスタＴ７のドレインに接続され、トランジスタＴ１のゲートは直接入力信号を受け取る第１の入力ＩＮに、そしてトランジスタＴ５のゲートは反転入力信号を受け取る第２の入力！ＩＮにそれぞれ接続されている。トランジスタＴ１のドレインは出力！ＯＵＴおよびトランジスタＴ２のドレインに接続されており、トランジスタＴ５のドレインは出力ＯＵＴおよびトランジスタＴ６のドレインに接続されている。トランジスタＴ２およびＴ６のソースは電源線ｖｄｄに接続されている。トランジスタＴ２のゲートはトランジスタＴ６のドレインに接続されており、トランジスタＴ６のゲートはトランジスタＴ２のドレインに接続されている。
【００１０】
従ってこのセンスアンプは、２つの差動入力および２つの差動出力を有する。このアンプの動作説明のために、トランジスタは完全にマッチングされており、同じ入力電圧レベルが入力に供給されていることにより、テール電流は、トランジスタＴ１およびＴ２を含む第１の回路分岐部とトランジスタＴ５およびＴ６を含む第２の回路分岐部とに等しい分量が流れるものと仮定する。この条件は準安定であり、差動入力電圧の揺動に応答して変化する。例えば、入力ＩＮにおける電圧が反転入力！ＩＮにおける電圧よりも少し高ければ、トランジスタＴ１はトランジスタＴ５よりも強くオン状態になる。これは、反転出力！ＯＵＴにおける電圧を低下させる効果を有する。トランジスタＴ６はよりオンにされ、これは直接出力ＯＵＴにおける電圧を増加させる。従ってトランジスタＴ２はさらにオフにされ、このことにより反転出力！ＯＵＴにおける電圧を低下させかつ出力ＯＵＴにおける電圧を増加させる。このように、入力ＩＮおよび！ＩＮに供給される電圧間のわずかなアンバランスが、センスされて増幅される。しかし、幾分かのテール電流が常に流れているため、出力電圧は接地電位と電源線電位との間を振動し得ない。
【００１１】
図５は、図４に示すアンプの「反転論理」による構成例を示している。特に、トランジスタの導電型を逆にし、電源電圧の極性を逆にしている。このような構成は、入力および出力のｌｏｗ論理状態側を接地した状態で入力のｈｉｇｈ論理状態をレベルシフトするために、より有用である。
【００１２】
図６は、図５に示すアンプのシミュレーション結果を示している。このシミュレーションでは、図２のシフタのシミュレーション結果を示す図３と同じ条件を用いている。まず、直接入力信号ＩＮがｌｏｗであり（従って反転入力信号！ＩＮがｈｉｇｈである）、かつ反転出力信号！ＯＵＴがｈｉｇｈである（従って直接出力ＯＵＴがｌｏｗである）。入力信号の状態が変化すると、トランジスタＴ５はトランジスタＴ１よりも強くオン状態になる。トランジスタＴ５は、トランジスタＴ６に抑制されながら、出力ＯＵＴをｈｉｇｈに上げ始める。この抑制は、トランジスタＴ２のゲートがしきい値に達し、出力！ＯＵＴを放電してトランジスタＴ６をオフし始めるまで続く。従って、これらの出力は、３．０ボルトから１３．６ボルトの間の電圧振動をともなって変化する。
【００１３】
図７は、シングルエンド電流ミラーセンスアンプを示している。この構成は、トランジスタＴ２およびＴ６が電流ミラー接続されている点において、図４に示す構成とは異なる。このようなアンプは、Ｎ．ＷｅｓｔｅおよびＫ．Ｅｓｈｒａｇｈｉａｎ、”Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ＣＭＯＳ  ＶＬＳＩ  Ｄｅｓｉｇ”、Ａｄｄｉｓｏｎ  Ｗｅｓｌｅｙ、１９９３に開示されており、スタティックＲＡＭ回路において普通に用いられているものである。図７のアンプの動作は図４に示したものと同様である。
【００１４】
図８は、論理ｈｉｇｈ入力状態を接地に対してブーストするための、別の公知のタイプのレベルシフタを示している。このアンプは、Ｐ型トランジスタＴ２ａ、Ｔ２ｂ、Ｔ６ａ、およびＴ６ｂならびに、Ｎ型トランジスタＴ１およびＴ５を有しており、Ｎ型トランジスタの幅の方が他のトランジスタの幅よりも有意に広くなっている。トランジスタＴ２ｂ、Ｔ２ａおよびＴ１は電源線ｖｄｄと接地ｇｎｄとの間に直列に接続されており、一方、トランジスタＴ６ｂ、Ｔ６ａおよびＴ５が電源線ｖｄｄと接地ｇｎｄとの間に直列に接続されている。トランジスタＴ１およびＴ５のドレインはそれぞれ出力！ＯＵＴおよびＯＵＴに接続されている。トランジスタＴ２ａおよびＴ１のゲートは入力ＩＮに接続されている。トランジスタＴ６ａおよびＴ５のゲートは反転入力！ＩＮに接続されている。トランジスタＴ２ｂおよびＴ６ｂのゲートはそれぞれ出力ＯＵＴおよび！ＯＵＴに接続されている。
【００１５】
図８のアンプの動作説明のために、入力ＩＮはｌｏｗ状態にあり、入力！ＩＮはｈｉｇｈ状態にあり、出力ＯＵＴはｌｏｗ状態にあり、出力！ＯＵＴはｈｉｇｈ状態にあるものと仮定する。入力ＩＮがｈｉｇｈになり反転入力！ＩＮがｌｏｗになるように入力がスイッチングされると、トランジスタＴ１がオンにされ、トランジスタＴ２ａおよびＴ２ｂに抑制されながら出力！ＯＵＴを下げる。この抑制は、トランジスタＴ２ｂがオンされたままであるのに対し、トランジスタＴ２ａは入力ＩＮにおけるｈｉｇｈ入力論理レベルによって十分にはオフにされていないことに起因して発生する。トランジスタＴ１が出力！ＯＵＴをｌｏｗに下げると、トランジスタＴ６ｂはオンにされ、トランジスタＴ６ｂおよびＴ６ａが導通することにより、トランジスタＴ２ｂをオフにする。出力状態は従ってスイッチングする。しかし、このレベルシフタは、入力論理レベルがＮ型トランジスタＴ１およびＴ５のしきい電圧よりも高くなければならないという制約を有する。
【００１６】
【課題を解決するための手段】
本発明によれば、第１の回路分岐部と、直接入力信号を受け取る第１の入力と、反転入力信号を受け取る第２の入力と、直接入力信号に対して反転されかつレベルシフトされた反転出力信号を生成するための出力とを有する電圧レベルシフタであって、第１の回路分岐部は、出力に接続された出力電極および第１の入力に接続された制御電極を有する、第１の導電型の第１のトランジスタと、出力に接続された出力電極、直接入力信号に対応する信号を受け取るように構成された制御電極、および第２の入力に接続された共通電極を有する、第１の導電型と反対である第２の導電型の第２のトランジスタと、を有する、電圧レベルシフタが提供され、第２のトランジスタの制御電極は第２の回路分岐部に接続され、第２の回路分岐部は、第１の導電型である第３および第４のトランジスタを有していてもよく、第３および第４のトランジスタの主たる導電経路は第１および第２の電源供給入力間に直列に接続されており、第４のトランジスタの制御電極は第１の入力に接続されており、第２のトランジスタの制御電極は第３のトランジスタの出力電極および第４のトランジスタの共通電極に接続されており、そのことにより上記目的が達成される。
【００１７】
第１のトランジスタの共通電極は、第１の電源供給入力に接続されていてもよい。
【００１８】
第３のトランジスタの制御電極は、第１のバイアス電圧入力に接続されていてもよい。
【００１９】
第３のトランジスタの制御電極は、第２の入力に接続されていてもよい。
【００２０】
第１の入力は、第８のトランジスタの主たる導電経路を介して第１および第４のトランジスタの制御電極に接続されており、第８のトランジスタの制御電極は直接ゲーティング信号を受け取る第１のゲーティング入力に接続されていてもよい。
【００２１】
第３の制御電極は、反転ゲーティング信号を受け取る第２のゲーティング入力に接続されていてもよい。
【００２２】
第２のトランジスタの制御電極は、第９のトランジスタの主たる導電経路を介して第２の電源供給入力に接続されており、第９のトランジスタの制御電極は第２のゲーティング入力に接続されていてもよい。
【００２３】
第１のトランジスタの制御電極は、第１０のトランジスタの主たる導電経路を介して第２の電源供給入力に接続されており、第１０のトランジスタの制御電極は第２のゲーティング入力に接続されていてもよい。
【００２４】
出力はインバータの入力に接続されていてもよい。
【００２５】
トランジスタの各々は電界効果トランジスタであり、出力電極、制御電極および共通電極はそれぞれ、ドレイン電極、ゲート電極およびソース電極であってもよい。
【００２６】
トランジスタの各々はアモルファスシリコン薄膜トランジスタであってもよい。
【００２７】
トランジスタの各々はポリシリコン薄膜トランジスタであってもよい。
【００２８】
レベルシフタは、ＣＭＯＳ集積回路の少なくとも一部を含んでなってもよい。
【００２９】
このようにして、レベルシフタの性能を改善することが可能である。特に、以下の利点のうち１つ以上が達成され得る。
（ａ）非常に低い入力電圧による動作を可能にする改善された感度。
（ｂ）より高速な応答時間。
（ｃ）プロセス変動に対するより大きなロバスト性。
（ｄ）改善された論理レベル電圧から得られるより低い消費電力。
（ｅ）エラーの無い、より大きな電圧レベルシフト。
【００３０】
【発明の実施の形態】
以下に、本発明を図面を参照してさらに説明する。図面において、同じ参照符号は同じ部材を指す。
【００３１】
図９に示すレベルシフタは、図２に示すものと同様であるので、差違部分のみを説明する。特に、第２のトランジスタＴ２のソースは、反転入力信号（すなわち入力ＩＮに供給される直接入力信号の論理的補数である信号）を受け取る、第２の反転入力！ＩＮに接続されている。
【００３２】
図９のレベルシフタの動作において、入力ＩＮがｈｉｇｈであり、入力！ＩＮがｌｏｗであるとき、前述した図２のレベルシフタと同様の動作を行う。従って出力！ＯＵＴは図１０に示すように、２．３ボルトに下げられる。入力ＩＮがｌｏｗになり、入力！ＩＮがｈｉｇｈになると、第３のトランジスタＴ３は強くオンにされ、出力！ＯＵＴをｈｉｇｈに引き上げようとする。第３および第４のトランジスタＴ３およびＴ４で形成されるソースフォロワは、電源電圧ＶＤＤ（１５ボルト）よりも低くかつトランジスタＴ２をオンにするのに十分な電圧で、トランジスタＴ２のゲートを駆動する。入力！ＩＮにおける５ボルト入力はトランジスタＴ２のソースに供給され、そのことによりトランジスタＴ２のゲート−ソース電圧を減少させ、結果として出力！ＯＵＴにおけるゲートオーバードライブおよびプルダウン能力が制限される。
【００３３】
結果、第１のトランジスタＴ１の作用により、出力！ＯＵＴは１４．４ボルトまで引き上げられる。これにより、図２に示したレベルシフタによって得られる図３に示す出力振動と比較して、より大きな出力振動が、図１０に示すように得られる。図９に示すように、出力！ＯＵＴは、例えば図１に示すタイプであるインバータＩの入力に接続され得る。より大きな出力電圧振動により、インバータＩがより完全にスイッチングされ、また、トランジスタＴ１とＴ２との相対的なスケーリングがあまり重要ではなくなる。
【００３４】
図１１に示すレベルシフタは、トランジスタＴ３のゲートが反転入力！ＩＮに接続されている点において、図９に示すものとは異なっている。従って反転入力信号は、トランジスタＴ３およびＴ４を含んでなるソースフォロワへバイアス電圧を供給し、出力！ＯＵＴにおいて提供される出力電圧振動を増加する。入力ＩＮがｈｉｇｈであり入力！ＩＮがｌｏｗのとき、トランジスタＴ３に供給されるバイアス電圧は０ボルトである。
【００３５】
下記の式で与えられるソースフォロワの伝達特性は、出力電圧、ひいてはトランジスタＴ２のゲートを最大にブーストさせる。
【００３６】
【数２】
0003791890.tif 000003
【００３７】
これにより、出力！ＯＵＴが極限まで引き下げられることを容易にする。しかしながら、入力ＩＮがｌｏｗでありかつ入力！ＩＮがｈｉｇｈのときは、トランジスタＴ３に供給されるバイアス電圧は小さい正の電圧である。従って、ソースフォロワはより小さい電圧シフトで動作し、トランジスタＴ２のゲート電圧がより低くなることにより出力！ＯＵＴがより高く引き上げられることを確実にする。
【００３８】
図１２は、クロス結合されたＮ型ＣＭＯＳセンスアンプとしてのレベルシフタを示している。図１２のレベルシフタは、図５に示すものと同様であるため、その差違部分のみを説明する。特に、第２のトランジスタＴ２のソースは入力！ＩＮに接続され、第６のトランジスタＴ６のソースは入力ＩＮに接続されている。このため、トランジスタＴ２およびＴ６のゲート−ソース電圧を変化させることにより、高速にレベルシフタをスイッチングできる。
【００３９】
図１２のレベルシフタの動作を図１３に示す。図１３は、前述と同様なパラメータのシミュレーション結果である。この場合レベルシフタの出力は、図５のレベルシフタの振動（図６）と同じ電圧レベル間で振動するが、入力信号の変化に対する応答はずっと高速である。例えば、入力ＩＮがｈｉｇｈになるとき、第５のトランジスタＴ５は第１のトランジスタＴ１よりも強くオン状態になる。トランジスタＴ５は、トランジスタＴ６に抑制されながら出力ＯＵＴをｈｉｇｈに引き上げ始める。しかし、トランジスタＴ６のソース端子電圧が５ボルトに上がることにより、トランジスタＴ６のゲートオーバードライブが減少される効果を有する。その結果、トランジスタＴ５は出力ＯＵＴおよびトランジスタＴ２のゲートをより高速に充電することができる。
【００４０】
逆の入力変化に際しても同じ動作が起こる。従って、レベルシフタの応答はより高速である。
【００４１】
図１４は、図７に示したタイプのソース結合電流ミラーセンスアンプを示すが、ただし極性が逆であり、図１２のレベルシフタにおけると同様にトランジスタＴ２およびＴ６のソースがそれぞれ入力！ＩＮおよびＩＮに接続されている。従って図１２のレベルシフタについて上述したのと同様な基本動作およびレベルシフトの改善が得られる。
【００４２】
図１５に示すレベルシフタは、図９に示すレベルシフタをもとに、ゲーティングを提供するように改変されている。従って、クロック信号ＣＫを受け取るように図示されている直接入力は、第８のトランジスタＴ８のソースに接続されている。第８のトランジスタＴ８のドレインは、トランジスタＴ１およびＴ４のゲートに接続されている。第８のトランジスタＴ８のゲートは、直接ゲーティング信号Ｇを受け取るゲーティング入力に接続されている。トランジスタＴ３のゲートは、反転ゲーティング信号を受け取る第２のゲーティング入力！Ｇに接続されている。トランジスタＴ２のゲートは、第９のトランジスタＴ９のソース−ドレイン経路を介して接地に接続されている（第９のトランジスタＴ９のゲートは第２のゲーティング入力！Ｇに接続されている）。トランジスタＴ１のゲートは、第１０のトランジスタＴ１０のソース−ドレイン経路を介して接地に接続されている（第１０のトランジスタＴ１０のゲートは第２のゲーティング入力！Ｇに接続されている）。上記構成により、このレベルシフタは、入力Ｇおよび！Ｇにおけるゲーティング信号によって抑止状態にスイッチングされたとき、ほとんど電流を流さないことを可能にする。入力Ｇおよび！Ｇがそれぞれｈｉｇｈおよびｌｏｗであることによりレベルシフタがイネーブルされるとき、トランジスタＴ８は、直接入力信号をトランジスタＴ１およびＴ４のゲートに渡す。トランジスタＴ２のソースは、レベルシフタの第２の入力において反転クロック信号！ＣＫを受け取る。結果としてトランジスタＴ３のゲートは接地されることにより、ソースフォロワは、入力信号に最大ブーストが与えられるように動作する。トランジスタＴ９およびＴ１０がオフにされることにより、図９のレベルシフタについて前述したのと同様に本レベルシフタは動作する。
【００４３】
ゲーティング信号Ｇおよび！Ｇがそれぞれｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ９およびＴ１０がオンにされることにより、トランジスタＴ２がオフにされ、トランジスタＴ１がオンにされ、そしてトランジスタＴ１およびＴ２のドレイン上の出力がｈｉｇｈになる。トランジスタＴ３がオフ状態であり、トランジスタＴ１およびＴ４がトランジスタＴ８（オフ状態である）によってクロック信号ＣＫから切り離されるため、トランジスタＴ１６およびＴ１７によって形成されるインバータＩの出力はｌｏｗに保たれる。
【００４４】
イネーブルモード動作およびディスエーブルモード動作の両方において、相補的クロック信号ＣＫおよび！ＣＫは、いずれのトランジスタのゲートも直接には駆動しない。むしろ、クロック信号は、トランジスタＴ２およびＴ８によってゲーティングされる。従ってクロック信号を供給する配線上の容量性負荷が減少される。
【００４５】
図１６は図１５のレベルシフタのシミュレーション結果を示している（前述と同じパラメータを使用）。下側の波形図は相補的なゲーティング信号を示しており、上側の波形図は相補的なクロック信号およびインバータＩの出力Ｏを示している。このように、このレベルシフタは、ゲーティング信号によってイネーブルされたときにのみクロック信号がレベルシフトされた信号を提供する。その他の場合には、出力Ｏは論理レベルｌｏｗに保たれる。
【００４６】
図１７は、図１２に示すレベルシフタに基づき、図１５に示すタイプのインバータＩを備えた、ゲーティング化レベルシフタを示している。図１７に示すレベルシフタは、相補的クロック入力信号ＣＫおよび！ＣＫを用い、相補的なゲーティング信号またはイネーブル信号を受け取る第１および第２のゲーティング入力Ｇおよび！Ｇを用いている。入力は、第１１および第１２のトランジスタＴ１１およびＴ１２のソース−ドレイン経路を介して、トランジスタＴ１およびＴ５のゲートならびにトランジスタＴ６およびＴ２のソースにそれぞれ接続されている。トランジスタＴ１１およびＴ１２のゲートは、第１のゲーティング入力Ｇに接続されている。トランジスタＴ１およびＴ２のゲートは、プルアップトランジスタＴ１３およびＴ１４を介して電源線ｖｄｄに接続されている。トランジスタＴ１３およびＴ１４のゲートは、ゲーティング入力Ｇに接続されている。
【００４７】
電流ソーストランジスタＴ７のゲートは、第２のゲーティング入力！Ｇに接続されている。インバータＩの入力は、プルダウントランジスタＴ１５を介して接地ｇｎｄに接続されている。トランジスタＴ１５のゲートは、第２のゲーティング入力！Ｇに接続されている。
【００４８】
ゲーティング入力Ｇおよび！Ｇがそれぞれｈｉｇｈおよびｌｏｗであるとき、レベルシフタはイネーブルされ、トランジスタＴ１１およびＴ１２は、相補的なクロック信号ＣＫおよび！ＣＫをそれぞれ、トランジスタＴ１およびＴ５のゲートならびにトランジスタＴ６およびＴ２のソースに渡す。トランジスタＴ７のゲートは接地されているため、センスアンプは高いテール電流で動作している。図１８に示すように、出力Ｏは、適切なレベルシフトをもって反転クロック信号！ＣＫの論理状態に追従する。
【００４９】
ゲーティング入力Ｇおよび！Ｇがそれぞれｌｏｗおよびｈｉｇｈであるとき、トランジスタＴ１１およびＴ１２は、入力をセンスアンプから切り離す。トランジスタＴ７がオフにされることにより、センスアンプに流れる電流は実質的に無くなる。プルアップトランジスタＴ１３およびＴ１４ならびにプルダウントランジスタＴ１５がオンにされ、図１８に示すように出力Ｏがそのデフォールトの論理ｌｏｗ状態に保たれるようにする。従って、漏れ電流以外の電流はレベルシフタに流れない。
【００５０】
本発明は、図９に示すように、電源線ｖｄｄと反転入力！ＩＮとの間に接続された相補的トランジスタＴ１およひＴ２を有する電圧レベルシフタが提供される。トランジスタＴ１のゲートは直接信号入力ＩＮに接続される。トランジスタＴ２のゲートは、直接入力信号がシフトされた信号を、トランジスタＴ３およびＴ４を有してなるソースフォロワから受け取る。レベルシフタはまた、ドレイン負荷トランジスタのソースが差動入力にクロス結合された、差動クロス結合センスアンプとしても実施され得る。
【００５１】
【発明の効果】
本発明によれば、レベルシフタの性能を改善することが可能である。特に、以下の利点のうち１つ以上が達成され得る。
（ａ）非常に低い入力電圧による動作を可能にする改善された感度。
（ｂ）より高速な応答時間。
（ｃ）プロセス変動に対するより大きなロバスト性。
（ｄ）改善された論理レベル電圧から得られるより低い消費電力。
（ｅ）エラーの無い、より大きな電圧レベルシフト。
【図面の簡単な説明】
【図１】図１は、公知のタイプのＣＭＯＳインバータの回路図である。
【図２】図２は、公知のタイプのレベルシフタの回路図である。
【図３】図３は、図２に示すレベルシフタのシミュレーション結果を示す波形図である。
【図４】図４は、公知のタイプのセンスアンプの回路図である。
【図５】図５は、図４に示すタイプであるが逆極性動作のセンスアンプの、回路図である。
【図６】図６は、図５に示すレベルシフタのシミュレーション結果を示す波形図である。
【図７】図７は、別の公知のタイプのセンスアンプの回路図である。
【図８】図８は、公知のタイプのレベルシフタの回路図である。
【図９】図９は、本発明の第１の実施形態を構成するレベルシフタの回路図である。
【図１０】図１０は、図９に示すレベルシフタのシミュレーション結果を示す波形図である。
【図１１】図１１は、図９に示すタイプのレベルシフタの変形例としての、本発明の第２の実施形態を構成するレベルシフタの回路図である。
【図１２】図１２は、本発明の第３の実施形態を構成するレベルシフタの回路図である。
【図１３】図１３は、図１２に示すレベルシフタのシミュレーション結果を示す波形図である。
【図１４】図１４は、本発明の第４の実施形態を構成するレベルシフタの回路図である。
【図１５】図１５は、本発明の第５の実施形態を構成するゲーティング化レベルシフタの回路図である。
【図１６】図１６は、図１５に示すレベルシフタのシミュレーション結果を示す波形図である。
【図１７】図１７は、本発明の第６の実施形態を構成するゲーティング化レベルシフタの回路図である。
【図１８】図１８は、図１７に示すレベルシフタのシミュレーション結果を示す波形図である。
【符号の説明】
Ｔ１  第１のトランジスタ
Ｔ２  第２のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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