(57)【特許請求の範囲】
【請求項１】
伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系と接合容量が０．１μＦ以下であるように電気的に接合され前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。
【請求項２】
前記二つ以上の各ユニットが容量的に結合して並んで形成されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
第１の絶縁膜と、
前記第1の絶縁膜上に形成され、伝導体からなり０．１ミクロン以下である量子ドット微細構造を四つ以上と、
前記第1の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち結合した二つ以上の量子ドット微細構造から構成される第1量子ドット系と接合容量が0.1μＦ以下であるように電気的に接合され、前記第1量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第1量子ドット系と第1のユニットを構成する第1のゲート電極と、
前記四つ以上の量子ドット微細構造と前記第１のゲート電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち前記第1の量子ドット系とは異なる結合した二つ以上の量子ドット微細構造から構成される第２量子ドット系を覆い、覆った第２量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第２量子ドット系と第２のユニットを構成する第２のゲート電極とを有し、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。
【請求項４】
前記二つ以上のユニットが絶縁膜を介して半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする請求項１記載の半導体素子。
【請求項５】
前記半導体素子が半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする請求項３記載の半導体素子。
【請求項６】
伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、
前記各ユニットの各量子ドット系は、ソース及びドレインが形成された半導体基板上の前記ソース及びドレイン間に第１の絶縁膜を介して形成され、
前記各ユニットのゲート電極は、前記各ユニットの各量子ドット系上に第２の絶縁膜を介して形成されており、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は論理動作を行う半導体素子に関する。
【０００２】
【従来の技術】
量子力学的な波動関数を直接利用する量子コンピュータがＤ．  Ｄｅｕｔｓｃｈ（Ｐｒｏｃ．  Ｒ．  Ｓｏｃ．  Ｌｏｎｄｏｎ，  Ｓｅｒ  Ａ  ４００，  ｐ９７（１９８５））をはじめとして提案されている。例えば従来因数分解のアルゴリズムによれば、その計算ステップ数は入力数の増加に対してほぼ指数関数的に増大していくことが知られていたが、Ｐ．  Ｗ．  Ｓｈｏｒ  （１９９４  Ｐｒｏｃ．  ３５ｔｈ  Ａｎｎ．  Ｓｙｍｐ．  Ｆｏｕｎｄａｔｉｏｎ  ｏｆ  Ｃｏｍｐｕｔｅｒ  Ｓｃｉｅｎｃｅ（ＩＥＥＥ  Ｃｏｍｐｕｔｅｒ  Ｓｏｃｉｅｔｙ，Ｌｏｓ  Ａｌａｍｏｓ，  ｐ１２４）が入力数の多項式ステップ（例えばｃ１Ｎ＋ｃ２Ｎ２＋ｃ３Ｎ３．．．回（ｃ１，ｃ２，ｃ３．．．は定数）で因数分解することができるアルゴリズムを量子コンピュータにより示したことによって、量子コンピュータの有用性が広く認識されるようになってきた。
他方、量子コンピュータは暗号理論への適用が期待されている。これは量子コンピュータにおいては波動関数そのものを一つ一つの信号と捉えることから、
（１）  解読不可能な信号を発生させる、
（２）  盗聴者が存在した場合にその存在を認識させる、
という暗号理論に必要とされる重要な性質を満たすことが知られている。この（２）については盗聴者が信号に接触した途端、量子力学的な‘観測’が行われ、波動関数が変化してしまうことがその本質であり、完全なコピーが不可能であることが最大限利用されている（ｎｏ−ｃｌｏｎｉｎｇ理論）。これは従来の古典的な０か１の信号を使った暗号では不可能と考えられていたことである。
【０００３】
この量子コンピュータにおける論理演算は波動関数の変化として実現される。まず、ビットを表す場合、特に二準位系においては、二つの基底関数｜０＞と｜１＞と任意の数，ａ，ｂを用いてφ＝ａ｜０＞＋ｂ｜０＞のように表される。例えば整数Ｎを表す状態はまず、Ｎを二進数で表し：
【数１】
0003743745.tif 000002
のように記述される。量子コンピュータにおける論理演算とはこの波動状態に系の変化であるユニタリー変換（ユニタリー行列）を作用させることになる。計算の種類によりこのユニタリー行列の形もさまざまに取られるが、この中で特に基本的で重要と考えられているものにｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路がある（例えばＡ．  Ｂａｒｅｎｃｏ  ｅｔ．  ａｌ：Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．７４，  ｐ４０８３  （１９９５））。これは二つのビット（２準位系）から構成され、二つのビットのうち一つを制御ビットもう一つを標的ビットと呼ぶことにすると、制御ビットと標的ビットに関するｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ演算Ｃ１２は以下のようにかかれる：
【数２】
0003743745.tif 000003
つまり
【数３】
0003743745.tif 000004
行列で表すと
【数４】
0003743745.tif 000005
のようになる。
ｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路には（１）いわゆるｍｅａｓｕｒｅｍｅｎｔ  ｇａｔｅであり、非破壊測定を可能にする、（２）二つのｂｉｔの状態のいれかえ（ｓｗａｐｐｉｎｇ）を可能にする、などの特徴があり、これらは特に量子暗号回路における重要な役割を果たす（Ｃ．  Ｈ．  Ｂｅｎｎｅｔｔ  ｅｔ  ａｌ．  ：Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．２９  ｐ１８９５  （１９９３））。
【０００４】
さてこの量子コンピュータを実現する系としてイオントラップの系（Ｊ．Ｉ．Ｃｉｒａｃ  ｅｔ  ａｌ．（Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．７４，  ｐ４０９１（１９９５））やＮＭＲを使った提案（Ｎ．  Ａ．  Ｇｅｒｓｈｅｎｆｅｌｄ  ｅｔ  ａｌ．  Ｓｃｉｅｎｃｅ  Ｖｏｌ．２７５  ｐ３５０  （１９９７））がなされている。Ｊ．Ｉ．Ｃｉｒａｃ  ｅｔ  ａｌ．（Ｐｈｙｓ．Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．  ７４，  ｐ４０９１（１９９５）が示したコールドイオントラップを利用したｃｏｎｔｒｏｌｌｅｄ−ＮＯＴはＭｏｎｒｏｅ  ｅｔ  ａｌ．（Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．５０，ｐ４７１４（１９９５））らにより、実験検証が行われている。
図８は二つの隣り合った量子ドットの双極子間相互作用を利用したｃｏｎｔｒｏｌｌｅｄ−ＮＯＴを実現する系を示したものである（Ａ．  Ｂａｒｅｎｃｏ  ｅｔ．  ａｌ  ：Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  Ｖｏｌ．７４，  ｐ４０８３  （１９９５））。図８（ａ）は外部電場があるときの二つの量子ドットのエネルギー準位を量子ドット間の相互作用がある場合（左）と無い場合（右）で示したものであり、図８（ｂ）は共鳴スペクトルを示し、破線は量子ドット１を制御ビット、量子ドット２を標的ビットとしたときのｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作を示したものである。周波数ω２＋／ωを持つπのパルス波をかけたときに最初の量子ドット１が状態｜１＞にいたときに限り、量子ドット２が｜０＞と｜１＞間の遷移を起すことがわかる。ただし、／ωは、ωバーとする。
【０００５】
以上、いくつかのｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作を実現する系が提案されているが、例えばイオントラップなどの光を利用する素子ではマイクロチップ化することが難しい上、従来のＬＳＩとの結合が困難である等の本質的問題があり、暗号回路にしても、通常のパーソナルコンピュータ内にチップとして組み込むためには電子デバイス化する必要があった。
また、Ｑｕａｎｔｕｍ  Ｃｅｌｌｕｌａｒ  Ａｕｔｏｍａｔｏｎ（ＱＣＡ）として、量子ドットの４つ、または５つの組みを基本単位のセルとして同一平面内に多数ならべ、入力信号に対して出力信号をとるという提案（Ｃ．  Ｓ．  Ｌｅｎｔ  ｅｔ  ａｌ：  Ｎａｎｏｔｅｃｈ．  Ｖｏｌ．４，  ｐ４９  （１９９３），  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  Ｖｏｌ．６２，  ｐ７１４  （１９９３））もなされているが、この提案においては回路動作の原理であるセル間の相互作用は古典力学的なクーロン相互作用であり、量子計算機が必要とする量子力学的な演算は不可能であった。また、この提案においてはセル内の電子はセル内に一定の数だけ限定され、閉じ込められていることが必要不可欠であり、一定以外の電子が注入、または取り除かれると動作は不可能になるため、作成は極めて困難であることが問題とされていた。
【０００６】
【発明が解決しようとする課題】
本発明は上記にかんがみて考案されたものであり、量子計算機において最も基本的な論理回路である、ｃｏｎｒｏｌｌｅｄ−ＮＯＴ回路を汎用のＳｉ−ＬＳＩと接続できる半導体素子において実現することを可能にしている。
【０００７】
【課題を解決するための手段】
本発明の半導体素子は、
伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系と接合容量が０．１μＦ以下であるように電気的に接合され前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、
前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、
このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
また、本発明の半導体素子は、前記半導体素子において、前記二つ以上の各ユニットが容量的に結合して並んで形成されていることを特徴とする。
また、本発明の半導体素子は、前期半導体素子において、前記二つ以上のユニットが絶縁膜を介して半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする。
また本発明の半導体素子は、第１の絶縁膜と、前記第1の絶縁膜上に形成され、伝導体からなり０．１ミクロン以下である量子ドット微細構造を四つ以上と、前記第1の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち結合した二つ以上の量子ドット微細構造から構成される第1量子ドット系と接合容量が0.1μＦ以下であるように電気的に接合され、前記第1量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第1量子ドット系と第1のユニットを構成する第1のゲート電極と、前記四つ以上の量子ドット微細構造と前記第１のゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記四つ以上の量子ドット微細構造のうち前記第1の量子ドット系とは異なる結合した二つ以上の量子ドット微細構造から構成される第２量子ドット系を覆い、覆った第２量子ドット系内の電荷分布を電圧を加えることにより変化させ、かつ前記第２量子ドット系と第２のユニットを構成する第２のゲート電極とを有し、前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、  前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
また、本発明の半導体素子は、前記半導体素子が半導体基板上に形成され、前記半導体基板にはソース及びドレインを有することを特徴とする。
【０００８】
また、本発明の半導体素子は、伝導体からなり０．１ミクロン以下である結合した二つ以上の量子ドット微細構造から構成される量子ドット系と、前記量子ドット系内の電荷分布を、電圧を加えることにより変化させるゲート電極と、を有するユニットを二つ以上具備し、前記各ユニットの各量子ドット系は、ソース及びドレインが形成された半導体基板上の前記ソース及びドレイン間に第１の絶縁膜を介して形成され、前記各ユニットのゲート電極は、前記各ユニットの各量子ドット系上に第２の絶縁膜を介して形成されており、
前記各ユニットの前記ゲート電極の制御により生じる電荷分布の変化は｜０＞と｜１＞の任意の重ね合わせ状態に対応し、前記各ユニットの各量子ドット系にそれぞれ電荷が存在する場合、各ユニット間で互いにクーロン力による相互作用が生じ、このクーロン力による相互作用により前記各ユニット間で論理演算し、制御ＮＯＴ演算を行うことを特徴とする。
すなわち、本発明は複数のゲート電極と各該ゲート電極に接続された複数の０．１ミクロン以下の微細構造（量子ドット）を基本的な構成要素とする。
図２は本発明の請求項１の動作原理を４つの量子ドット（二つの量子ドットからなる標的ビット１と二つの量子ドットからなる制御ビット２）と二つのゲート電極３，４の場合に模式的に表したものである。ゲート電極と量子ドットは異なる材質で作製してもよい。ここで４つの量子ドットのうちゲート電極に接続した方は小さく作られている。この結果量子ドットのバンド図は図に示したようにゲート電極よりの量子ドットでエネルギー準位間が大きくなっている。ゲート電極に電圧をかけたときに量子ドットにはゲート電極より電子が注入されるが、量子ドットが十分小さいために量子ドット内の離散的なエネルギー準位に限り存在することが許される。しかも電子同士のいわゆるクーロンブロッケイド効果のため、量子ドット系内には二つ以上の電子が入るためには大きな電圧が必要になり、事実上量子ドット系に入る電子の数は一つに制限される。
【０００９】
さて、ゲート電極に電圧をかけ、電子を注入するのであるが、注入された電子がゲート電極よりの量子ドットに存在する場合を｜１＞状態、ゲート電極から離れた量子ドットに入る場合を｜０＞状態とする（図２（ｂ））。
次に制御ビット用のゲート電極４に電圧Ｖ２を加え、制御ビット２内に電子を注入した場合の、標的ビット用のゲート電極３に接続された標的ビット１のバンド図を表したのが図２（ｃ）と（ｄ）である。制御ビット２内に注入された電子の位置が（ｃ）の場合、電子のクーロン斥力で標的ビット１内の｜０＞状態を表す量子ドット内のバンドの底が上がり、反対に（ｄ）の場合は標的ビット１の｜１＞状態を表す量子ドット内のバンドの底が上がる。
ここで標的ビット用のゲート電極３に電圧を加え、標的ビット１内に電子を注入する。標的ビット用のゲート電極３にかける電圧Ｖ１を制御ビット２の電子が｜１＞の状態のとき、つまり図２（ｄ）の状態の時に、標的ビット１内の二つの量子ドット内のエネルギー準位が一致するような電圧とする（図２（ｅ））。
以上の系において、第一のゲート電極に電圧Ｖ１をかけるかどうかでｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作が可能なことが以下のように示される。
【００１０】
（１）制御ビットが｜０＞であるとき
両ビット内の電子は図３の（ａ）か（ｃ）にある。ここで電圧Ｖ１をかけても図３（ｂ）のように最初から標的ビット１内のゲート電極からみて外の量子ドットのエネルギー準位が高いため、標的ビット１内の二つの量子ドットのエネルギー準位は一致することはない。従って標的ビット１内の電子は移動せず、図３で（ａ）は（ｂ）に、（ｃ）は（ｄ）になる（｜０＞｜０＞→｜０＞｜０＞，｜１＞｜０＞→｜１＞｜０＞）。
（２）制御ビットが｜１＞であるとき
両ビット内の電子分布は図３（ｅ）と（ｇ）になる。ここで電圧Ｖ１をかけると図２（ｅ）に示すように標的ビット内の量子ドット内のエネルギー準位が一致し、電子は図３（ｅ）から（ｆ）、（ｇ）から（ｈ）のように移り変わる。このとき｜０＞｜１＞→｜１＞｜１＞，｜１＞｜１＞→｜０＞｜１＞の動作が行われたことになる。
以上よりこの系でｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作が実現される。なお、第一のゲート電極と第二のゲート電極は役割を交代することができる。
図５は本発明の請求項３の構造の一例を模式的に示したものであり、制御ビットの役割を量子ドット系から絶縁膜１１を介して上部に作製した上段ゲート７により実現したものである。ここで制御ビット用上段ゲート６は四つの量子ドット系のうち二つの量子ドット（制御ビット）の上方に設置される（図５（ａ）（ｂ））。このとき、上段ゲートは厳密に真上である必要はなく、量子ドット系から離れた斜め上でもかまわない。この上段ゲートにより、ゲート電極に電圧をかければ、最初の電子はまず、制御ビットの方に注入される。ここでさらにゲート電極に電圧を加えることにより今度は標的ビットに電子が入る。
【００１１】
本発明においては量子ドットに電荷を注入するゲート電極がゲート電極と同一面内に作られているために、量子ドット内の電荷の有無が電流に与える影響が敏感であることが特徴である。
また、本発明においてはエンハンスメント型においては反転層、または弱反転層の形成が、量子ドット内の電荷の有無に影響をうけ、また、ディプリーション型においては量子ドット内に電荷が注入され空乏化することにより、チャネル層を流れる電流値の変化、しきい値のシフトが観測できる。
また、本発明は量子ドット下の状態が完全に反転しない状態、サブスレッシュホルド領域でも使用することができる。さらに本発明においては、量子ドット内の電荷の有無がチャネル層に流れる電流の変化を見るために通常のＭＯＳ素子では問題となる短チャネル効果があっても使用できる。
【００１２】
【発明の実施の形態】
図１は本発明の第一の実施例である。この実施例の製造法を述べる。まず、ｐ−Ｓｉ基板７に素子領域をＬＯＣＯＳ法もしくはＳＴＩ法により形成する。次にゲート酸化を行い、量子ドット構造を形成するための厚さ約３ｎｍの熱酸化膜８をパターニングする。次にレジストを残したまま、イオンインプランテイションを行い、ソース９、ドレイン１０領域を形成する。次にポリＳｉをＬＰＣＶＤ法などにより堆積させた後、標的ビット１、制御ビット２となる０．１ミクロン以下の量子ドット構造及び標的ビット用ゲート電極３、制御ビット用ゲート電極４をＥＢ等を用いてパターニングする。ここで量子ドットのサイズをさらに小さくするために量子ドット構造を作製した後、再び熱酸化を行い、量子ドット表面を酸化させ、その伝導部分をさらに縮小することも可能である。
なおこの量子ドット構造の作製には、アモルファスＳｉなどの大きな表面マイグレイションを有する元素を堆積した後、加熱処理することによって塊状化させてもよい。この際、ＦＩＢなどを使って加速された粒子を、量子ドットを作製する部分に打ち込み、ダメージをいれてもよい。
【００１３】
また、量子ドットにＡｌなどの金属を使う場合は、スパッタ法による堆積の初期にできる金属微粒子をつかってもよい。このとき、表面を薄く酸化して、量子ドット表面に数ｎｍ程度の薄い酸化膜を形成することができ、動作速度の調整を行うことができる。この上に層間絶縁膜を形成し、コンタクトホールを開け、電極部分を外部電極と接続する。
図４は本発明における第二の実施例を示す。まず、ｐ−Ｓｉ基板７に素子領域をＬＯＣＯＳ法もしくはＳＴＩ法により形成する。次にゲート酸化を行い、量子ドット構造を形成するための厚さ約３ｎｍの熱酸化膜８をパターニングする。次にレジストを残したまま、イオンインプランテイションを行い、ソース９、ドレイン１０領域を形成する。次にポリＳｉをＬＰＣＶＤ法などにより堆積させた後、標的ビット１、制御ビット２となる０．１ミクロン以下の量子ドット構造及び第一のゲート電極５をＥＢ等を用いてパターニングする。ここで量子ドットのサイズをさらに小さくするために量子ドット構造を作製した後、再び熱酸化を行い、量子ドット表面を酸化させ、その伝導部分をさらに縮小することも可能である。
なおこの量子ドット構造の作製には、アモルファスＳｉなどの大きな表面マイグレイションを有する元素を堆積した後、加熱処理することによって塊状化させてもよい。この際、ＦＩＢなどを使って加速された粒子を量子ドットを作製する部分に打ち込みダメージをいれてもよい。
【００１４】
また、量子ドットにＡｌなどの金属を使う場合は、スパッタ法による堆積の初期にできる金属微粒子をつかってもよい。このとき、表面を薄く酸化して、量子ドット表面に数ｎｍ程度の薄い酸化膜を形成することができ、動作速度の調整を行うことができる。この上に層間絶縁膜を形成し、コンタクトホールを開ける。第一の実施例との違いは量子ドット系を形成した後、ＣＶＤ法により図５（ｂ）の様なＳｉＯ２酸化膜１１を約１００ｎｍの厚さで形成し、その後第二の制御ビット用ゲート電極６をポリＳｉをＬＰＣＶＤ法により形成し、パターニングした後、層間絶縁膜を形成し、外部電極と接続する。
次に本発明における量子ドット内の電荷分布を電流変化により感知する原理について実施例を用いて説明する。ゲート電極から酸化膜を介して設けられたＭＯＳ構造とソース電極、ドレイン電極は量子ドット内の電荷分布をセンスする機能を果たす。電子がゲート電極から量子ドットに注入された場合、ドット内のフェルミ面が上がったことに対応するため、ソース電極からドレイン電極への電流は流れにくくなる。量子ドット内の論理動作に使われる電圧Ｖ１は、数ｍｅＶであり、しきい値電圧は数Ｖのオーダーであるため、両者の制御は自由度をもって調整することができる。
【００１５】
電子が図３（ａ），（ｂ），（ｆ），（ｇ）のようにソース電極とゲート電極に対して平行に分布した場合と図３（ｃ），（ｄ），（ｅ），（ｈ）のようにななめに分布した場合の電流を比較した場合、電流は量子ドットに電子のいないところの下が流れやすいために、電流値としては図３（ａ），（ｂ），（ｆ），（ｇ）の場合の方が、図３（ｃ），（ｄ），（ｅ），（ｈ）に比べて流れやすく、従ってゲート電極のしきい値も小さい。本発明においては電圧Ｖ１をかけた前後で、電流値が変化せず、かつ電流も小さい場合は図３（ｃ）、電流が大きければ図３（ａ）、電流値が変化し、流れる量が増えれば図３（ｅ）、減れば図３（ｇ）ということで量子ドット内の状態をセンスすることができる。
図６はゲート電極に接続された量子ドット層の下に別の量子ドット構造を設けた実施例を示したものである。この基板上に薄い酸化膜を介して、作成された量子ドット内に基板のチャネルを流れる電子が、ソース・ドレイン間の電圧及び、いくつかのゲート電圧のかけられた電圧により、入ることにより、ゲート電極に接続された量子ドット内の電子に作用する。
なお、この基板上の量子ドットと基板との間には絶縁膜は必ずしも必要ではなく、量子ドットを金属材料で構成した場合はショットキー障壁により代用される。さらにこの実施例において、基板上の量子ドットとゲート電極に接続された量子ドット層の間に別の量子ドット層、もしくは浮遊電極を設けてもよい。
【００１６】
図７（ａ）は標的ビットと制御ビットの間に補助的な量子ドットを挿入した実施例である。このとき標的ビットに標的ビット内の二つの量子ドットの共鳴準位が一致する電圧をかければ、図３と同じようにｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ動作をするが、共鳴しない電圧をかけた場合は、一般的に補助的ビットの存在で、
【数５】
0003743745.tif 000006
で現れる演算をする。ここでα，θ，φは制御ビット、標的ビットの電圧に依存する位相である。これは標的ビット内の一般的な回転を示す。制御ビットの電子分布に対して補助的ビット内の電子分布は反転する。従って標的ビット内の電子の分布には標的ビットについては制御ビット内と同じ分布、つまり
【数６】
0003743745.tif 000007
も含まれる。
図７（ｂ）は、ゲート電極に接続された量子ドットに入力された電子分布がゲート電極間に存在する量子ドットの配置や大きさにより演算動作をする素子を示したものである。図で白丸の量子ドットはハッチングされた量子ドットにくらべ、サイズが小さいために共鳴量子準位の位置が、やや高くなっているものである。
この実施例において、この量子ドット系の上部に絶縁膜を介して上部電極構造を作成し、量子ドット系に作用させることも可能である。また、図中の記号”Ａ”は他の量子ドットとは別のサイズの量子ドットであることを示している。なお、白丸にあたる量子ドットは図６で示された基板に接近して作成された量子ドットとしてもよい。また、上記の実施例においてはソース・ドレイン間のチャネル上に量子ドット系、ゲート電極を形成したが、量子ドット内の電荷分布を検知する電流ラインを量子ドット系に併設した図９のようなものとしてもよい。
【００１７】
図１０は、本発明の請求項６に対する実施例を示したものである。製造工程は、量子ドット形成部分以外は基本的に通常のＣＭＯＳ製造プロセスを利用できる。
まず、ｐ型Ｓｉ基板１５上に通常のＣＭＯＳ製造工程と同じくＬＯＣＯＳ法、ＳＴＩ法等により素子領域を形成する。ゲート電極を形成する場所に約２ｎｍの厚さの第１の酸化膜１６を熱酸化により形成した後、６ｎｍ程度の大きさを持つ第一のＳｉ量子ドット層１７をＬＰＣＶＤ、もしくはＣＶＤによる堆積法で形成し、第一のＳｉ量子ドット層１７上に、第一のＳｉ量子ドット層１７より１ｎｍ程度上になるような厚さの第２の酸化膜１８をＣＶＤ法等により形成する。第２の酸化膜１８上には、４ｎｍ程度の大きさを持つ第二のＳｉ量子ドット層１９を形成する。次に、第二のＳｉ量子ドット層１９上に、ＣＶＤ法等により、８ｎｍ程度の厚さのＳｉ酸化膜２０を形成する。次にＳｉ酸化膜２０上に、ポリＳｉからなるゲート電極３、４をＬＰＣＶＤ法等により堆積させ、パターニングする。その後、イオンプランテイション法によりソース電極９とドレイン電極１０を形成する。さらにこれに層間絶縁膜を形成し、コンタクトホールを開ける事により、他の回路と電気的に接続する。
【００１８】
なお、第一、第二の量子ドットから成る結合量子ドットの形成は以下の方法でも良い。約２ｎｍの厚さの第１の酸化膜１６を熱酸化により形成した後、８ｎｍ程度の大きさの第一のポリＳｉ層１７をＬＰＣＶＤ法等により形成する。この上に２ｎｍ程度以下の厚さの第２の酸化膜１８を熱酸化やＣＶＤ等により形成する。さらにこの上にＬＰＣＶＤ法等により大きさ４ｎｍ程度の第二のＳｉ量子ドット層１９を形成する。これらを約７００℃で加熱すると、Ｓｉ量子ドット内の応力の為に、Ｓｉ量子ドットは酸化されずに、この量子ドットの無い部分が下まで酸化され、結合量子ドットが形成される。
図１０においては、量子ドットの数が上下それぞれ３個以上の場合を示したが、上下２個ずつとすれば、ｃｏｎｔｒｏｌｌｅｄ−ＮＯＴゲートとなる。
他にも、図１１のように各々の結合量子ドットの上部に、それぞれの結合量子ドット毎に制御するゲート電極２１を設けても良いし、図１２のように、各々の結合量子ドット毎に制御するゲート電極２１の上部に絶縁膜２２を介して、チャネルに流れる電流をさらに制御する上段ゲート電極２３を設けても良い。
なお、図１０、１１、１２では、基板に対して垂直方向に、２つの量子ドットを形成した場合を示したが、これらの量子ドットは垂直方向に３つ以上形成しても良い。
【００１９】
本発明においてはゲート電極はポリＳｉを用いたがＴｉ、Ｃｏ等のシリサイドまたはＡｌ、などの金属及びＦｅ、Ｃｏ、Ｎｉ、ＰｔＣｏ等の磁性体及びその化合物でもかまわない。シリサイドの形成においては２０ｎｍ程度のポリＳｉをＬＰＣＶＤ法により堆積した後にＴｉ約２０ｎｍをＥＢ蒸着法により形成する。ここで約７５０℃、約３０秒のＲＴＡを行いシリサイド化する。次に硫酸と過酸化水素水によりポリＳｉでパターニングした構造のみを残す。さらに約８００℃、約３０秒の二段アニールをすることにより、Ｃ４９相からＣ５４相への相転移を起させてＴｉシリサイドの低抵抗膜を形成する。また、本発明においてチャネル層に基板と同型（上記ではｐ型）のドーピング、または異なった型（ｎ型の）のドーピングをすることも可能である。
また、本実施形態では酸化膜としてはＳｉ酸化膜を用いたが、ＳｉＮ、または酸化Ｚｒなどの誘電体膜でも良い。
さらに、第一の量子ドット層１７を形成した後に、第２の酸化膜１８を形成し、第二の量子ドット層１９を形成せずに第２の酸化膜１８とは別の材料を用いて第３の絶縁膜を形成しても良い。この場合、第２の酸化膜１８と第３の絶縁膜が別の材料で出来ている為に、これらの界面に電荷を蓄積できる部分が生じ、これが第二の量子ドット層１９の代わりとなる。例えば、第２の酸化膜１８としてＳｉ酸化膜を用い、第３の絶縁膜としてＳｉＮを用いれば良い。
【００２０】
同様に、第１の酸化膜１６を形成した後、第一の量子ドット層１７を形成せずに、第１の酸化膜１６と異なる材料を用いて第２の絶縁膜を形成し、その上に第二の量子ドット層１９、Ｓｉ酸化膜２０を形成しても良い。この場合も、第１の酸化膜１６と第２の絶縁膜との界面に電荷を蓄積できる部分が生じる為に、これが第一の量子ドット層１７の代わりとなり、結合量子ドットを形成した場合と同様の効果を得る事が出来る。また、３つ以上の結合量子ドットを形成する場合でも１つ、または複数の量子ドットの代わりに、異なる絶縁膜の界面での電荷蓄積部を設けても良い。
本発明においてはＬＤＤ構造として利用することも可能である。
また本発明ではｐ型Ｓｉ基板を用いて説明したが、ｎ型Ｓｉ基板のｎ−ＭＯＳ構造、あるいはｎ型、ｐ型ＳＯＩ基板を用いても構わない。
図１３は本発明の第六、第七の実施例を示したもので、ヘテロ接合を利用したものである。図１３（ａ）では、ＧａＡｓ基板上にＭＢＥ装置などを用いてｎ型ＡｌＧａＡｓ，ＧａＡｓ，ｐ型ＡｌＧａＡｓをそれぞれ約３ｎｍ，約２ｎｍ，約２ｎｍの順で堆積させ、この上部にゲート電極に接続したＴｉ／Ａｕの量子ドットをパターニングする。このゲート電極に電圧をかけることにより、ｐ型ＡｌＧａＡｓ／ＧａＡｓ界面に電子の分布が発生し、この界面電子分布により量子計算機の動作を行う。ＧａＡｓ／ｎ型ＡｌＧａＡｓ界面はソース・ドレイン電極と接続することにより、これは二次元電子層を、ゲート電極に接続された量子ドットによって制御するもので、ディプリーション型素子の例となる。上記の量子ドット内の電荷分布を反映した検知電流を流す構造となる。
【００２１】
図１３（ｂ）はＳｉ／ＳｉＧｅ界面に生じる二次元電子層を利用した実施例である。Ｓｉ基板上にＳｉＧｅ層をガスソースＭＢＥ装置により約３ｎｍ堆積させる。続いてゲート電極に接続するようにポリＳｉ量子ドット構造をパターニングする。
以上、本発明の半導体素子においては、各層の量子ドットは基板上に１次元的に配列されるだけでなく、２次元的に配置されても良い。
【００２２】
【発明の効果】
本発明においては従来、実現されていなかった半導体電子系において量子コンピュータの重要な基礎動作の一つであるｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路を実現する手段を提供するものであり、従来は難しいとされていたＳｉ−ＬＳＩ回路内にｃｏｎｔｒｏｌｌｅｄ−ＮＯＴ回路とセンスラインを通常のＭＯＳ作製プロセスで実現することを可能にしている。
【図面の簡単な説明】
【図１】図１は本発明の第一の実施例にかかる構造を示す。
【図２】図２は本発明の動作原理を説明するための模式図を示す。
【図３】図３は本発明の動作原理の例を示す。
【図４】図４は本発明の第二の実施例にかかる構造を示す。
【図５】図５は本発明の第二の実施例にかかる構造を模式的に示す。
【図６】図６は本発明の第二の実施例にかかる構造を模式的に示す。
【図７】図７（ａ）、（ｂ）は本発明の第三、四の実施例にかかる構造を模式的に示す。
【図８】図８は従来例を示す。
【図９】図９は本発明の各実施例における電流ラインの構造を模式的に示す。
【図１０】図１０は本発明の第五の実施例に係る構造を模式的に示す。
【図１１】図１１は本発明の第五の実施例の変形例に係る構造を模式的に示す。
【図１２】図１２は本発明の第五の実施例の変形例に係る構造を模式的に示す。
【図１３】図１３（ａ）、（ｂ）は本発明の第六、七の実施例にかかる構造を模式的に示す。
【符号の説明】
１…標的ビットとなる量子ドット、
２…制御ビットとなる量子ドット、
３…標的ビット用ゲート電極、
４…制御ビット用ゲート電極、
５…量子ドット系に電荷を注入する第一のゲート電極、
６…制御ビット用上段ゲート電極、
７…Ｓｉ基板、
８…酸化膜、
９…ソース電極、
１０…ドレイン電極、
１１…層間絶縁膜、
１２…基板上に生成された絶縁膜、
１３…絶縁膜１２に形成された量子ドット、
１４…補助的な量子ドット、
１５…ｐ型Ｓｉ基板、
１６…第１の酸化膜、
１７…第一の量子ドット層、
１８…第２の酸化膜、
１９…第二の量子ドット層、
２０…Ｓｉ酸化膜、
２１…ゲート電極、
２２…絶縁膜、
２３…上段ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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