(57)【特許請求の範囲】
【請求項１】
マトリクス状に形成された複数の画素電極と、該複数の画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続されたデータ線および走査線と、容量素子とを有するアクティブマトリクス基板において、
前記薄膜トランジスタは、ソース・ドレイン領域がゲート電極の端部にゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域、および該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ構造を備え、
前記容量素子は、前記薄膜トランジスタのソース・ドレイン領域と同一の層により形成された第１電極、該第１電極を覆うように形成された誘電体膜、および該誘電体膜を介して前記第１電極に対向するように形成された第２電極を備え、
前記第１電極は、前記低濃度ソース・ドレイン領域と同一の不純物が同等の濃度でドープされた半導体膜から形成されていることを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１において、前記誘電体膜は前記薄膜トランジスタのゲート絶縁膜と同一の層により形成されてなることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１において、前記第２電極は前記薄膜トランジスタのゲート電極と同一の層により形成されてなることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１に規定するアクティブマトリクス基板の製造方法であって、
前記薄膜トランジスタのチャネル領域、前記ソース・ドレイン領域、および前記第１電極を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極および前記第２電極を形成する前に、前記低濃度ソース・ドレイン領域および前記第１電極を形成するための不純物を前記半導体膜の所定領域に選択的に注入する不純物注入工程を行うことを特徴とするアクティブマトリクス基板の製造方法。
【請求項５】
請求項４において、前記不純物注入工程を、前記半導体膜の表面に前記ゲート絶縁膜を形成した後に行うことを特徴とするアクティブマトリクス基板の製造方法。
【請求項６】
請求項４において、前記不純物注入工程を、前記半導体膜の表面に前記ゲート絶縁膜を形成する前に行うことを特徴とするアクティブマトリクス基板の製造方法。
【請求項７】
請求項４において、前記不純物注入工程を、前記半導体膜の表面に前記ゲート絶縁膜を形成する前に行うとともに、前記不純物注入工程を行った以降、前記ソース・ドレイン領域の上層側に形成した層間絶縁膜にコンタクトホールを形成するためのコンタクトホール形成工程では、少なくとも当該コンタクトホールの底部で前記ソース・ドレイン領域の表面が露出するときのエッチングとして前記半導体膜と前記層間絶縁膜との間でのエッチング選択性の高いエッチングを行うことを特徴とするアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）および容量素子を有する液晶表示装置用あるいは電流駆動制御型表示装置用のアクティブマトリクス基板およびその製造方法に関するものである。更に詳しくは、アクティブマトリクス基板上にＴＦＴおよび容量素子を形成する工程を簡略化するための技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板、あるいは電流駆動制御型表示装置用のアクティブマトリクス基板において、画素スイッチング素子、あるいは駆動回路を構成するスイッチング素子としてはＴＦＴが用いられている。このＴＦＴは、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域、および該チャネル領域に接続するソース・ドレイン領域を備えている。また、アクティブマトリクス基板上にはＴＦＴとともに容量素子が形成されることがある。たとえば、液晶表示装置のアクティブマトリクス基板上には保持容量（容量素子）が形成される。このような容量素子はＴＦＴの製造工程を最大限、援用して形成される。すなわち、容量素子を構成する誘電体膜および第２電極はそれぞれ、ＴＦＴのゲート絶縁膜およびゲート電極の形成工程を援用して形成される。
【０００３】
【発明が解決しようとする課題】
但し、ＴＦＴのソース・ドレイン領域と容量素子の第１電極とは同一の層間にあって、しかも半導体膜に不純物を注入して形成できるという点で共通するものの、従来は、第１電極をソース・ドレイン領域の形成工程を援用して形成する方法は採用されていない。その理由は、ＴＦＴにおいては、ゲート電極をマスクとして不純物を注入すれば半導体膜の所定領域に選択的に不純物を注入できるという利点があるので、ゲート電極を形成した後にチャネル領域を避けるように半導体膜に不純物を注入してソース・ドレイン領域を形成しているのに対して、保持容量においては、第２電極の真下に位置する第１電極に不純物を注入する必要があるので、ゲート電極や第２電極を形成した後では第１電極を形成できないからである。
【０００４】
また、液晶表示装置においては、画素スイッチング用のＴＦＴのオフリーク電流を低減することを目的に、ソース・ドレイン領域についてはＬＤＤ構造とすることがある。このようなＬＤＤ構造のソース・ドレイン領域を形成するに際には、従来、ゲート電極の側端部にサイドウォールを形成し、このサイドウォールをマスクとして利用しながら高濃度の不純物を注入する。従って、ＬＤＤ構造のソース・ドレイン領域を形成するのにサイドウォールを利用する以上、従来は、ゲート電極を形成した後に不純物を注入せざるを得ないという制約がある。
【０００５】
それ故、従来は、ソース・ドレイン領域と第１電極とはプロセス面からみれば共通点があるにもかかわらず、それらを同一の工程で形成することができないので、製造工程数の削減を図れないという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ＴＦＴのソース・ドレイン領域と容量素子とを同時形成することにより、製造工程数を削減することのできるアクティブマトリクス基板およびその製造方法を実現することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の画素電極と、該複数の画素電極に接続された薄膜トランジスタと、該薄膜トランジスタに接続されたデータ線および走査線と、容量素子とを有するアクティブマトリクス基板において、前記容量素子は、前記薄膜トランジスタのソース・ドレイン領域と同一の層により形成された第１電極、該第１電極を覆うように形成された誘電体膜、および該誘電体膜を介して前記第１電極に対向するように形成された第２電極を備え、前記第１電極は、前記ソース・ドレイン領域の少なくとも一部と同一の不純物がドープされた半導体膜から形成されていることを特徴とする。
【０００８】
なお、前記誘電体膜は前記薄膜トランジスタのゲート絶縁膜と同一の層により形成されてなり、前記第２電極は前記薄膜トランジスタのゲート電極と同一の層により形成されてなる。
【０００９】
また、前記第１電極と前記ソース・ドレイン領域の少なくとも一部とは不純物濃度が同等であることを特徴とする。
【００１０】
さらに、前記ＴＦＴは、前記ソース・ドレイン領域が前記ゲート電極の端部に前記ゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域、および該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ構造を備え、前記第１電極は、前記低濃度ソース・ドレイン領域と同一の不純物が同等の濃度でドープされた半導体膜から形成されていることを特徴とする。
【００１２】
このような構造のアクティブマトリクス基板はそれぞれ、以下に製造方法を説明するように、ＴＦＴのソース・ドレイン領域を形成するための不純物の注入と、容量素子の第１電極を形成するための不純物の注入とを同時に行って製造するので、製造工程数を減らすことができる。
【００１３】
すなわち、前述に規定するアクティブマトリクス基板の製造方法であって、前記ＴＦＴのチャネル領域、前記ソース・ドレイン領域、および前記第１電極を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極および前記第２電極を形成する前に、前記ソース・ドレイン領域および前記第１電極を形成するための不純物をレジストマスクなどを利用して前記半導体膜の所定領域に選択的に注入する不純物注入工程を行うことを特徴とする。
【００１４】
また、アクティブマトリクス基板の製造方法であって、前記ＴＦＴのチャネル領域、前記ソース・ドレイン領域、および前記第１電極を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極および前記第２電極を形成する前に、前記低濃度ソース・ドレイン領域および前記第１電極を形成するための不純物をレジストマスクなどを利用して前記半導体膜の所定領域に選択的に注入する不純物注入工程を行うことを特徴とする。
【００１５】
また、アクティブマトリクス基板の製造方法であって、前記ＴＦＴのチャネル領域、前記ソース・ドレイン領域、および前記第１電極を形成するための半導体膜を形成した以降、該半導体膜の上層側に前記ゲート電極および前記第２電極を形成する前に、前記低濃度ソース・ドレイン領域および前記第１電極を形成するための不純物をレジストマスクなどを利用して前記半導体膜の所定領域に選択的に注入する不純物注入工程を行うことを特徴とする。
【００１６】
また、前記不純物注入工程を、前記半導体膜の表面に前記ゲート絶縁膜を形成した後に行うことを特徴とする。
【００１７】
前記不純物注入工程を、前記半導体膜の表面に前記ゲート絶縁膜を形成する前に行うことを特徴とする。このように構成すると、ゲート電極直下のゲート絶縁膜や容量素子の誘電体膜は、不純物に晒されないので、ＴＦＴや容量素子の電気的特性が向上する。すなわち、ゲート絶縁膜や誘電体膜には不純物が注入されないので、不純物注入による欠陥に起因する耐電圧低下やショート、あるいは容量素子の充電・放電特性におけるヒステリシスなどが発生しない。
【００１８】
前記不純物注入工程をゲート絶縁膜を形成する前に行うとともに、前記不純物注入工程を行った以降、前記ソース・ドレイン領域の上層側に形成した層間絶縁膜にコンタクトホールを形成するためのコンタクトホール形成工程では、少なくとも当該コンタクトホールの底部で前記ソース・ドレイン領域の表面が露出するときのエッチングとして、ウエットエッチングなど前記半導体膜と前記層間絶縁膜との間でのエッチング選択性の高いエッチングを行うことを特徴とする。このように、不純物注入工程をゲート絶縁膜を形成する前に行うと、ゲート絶縁膜や誘電体膜に不純物が注入されないという利点がある代わりに、不純物注入時に障壁層がないので、不純物が半導体膜の表面に集中するおそれがある。このような状態になったにもかかわらず、ソース・ドレイン領域とソース・ドレイン電極とのコンタクトを図るためのコンタクトホールを層間絶縁膜に形成する際に従来どおりのドライエッチングを行うと、ソース・ドレイン領域において不純物が集中している表面がエッチングされ、ソース・ドレイン領域とソース・ドレイン電極との接続抵抗が増大してしまうおそれがある。しかるに、本形態では、少なくとも当該コンタクトホールの底部で前記ソース・ドレイン領域の表面が露出するときのエッチングとして、選択性の高いエッチング、たとえばウエットエッチングを行うので、ソース・ドレイン領域において不純物が集中している表面がエッチングされてしまうことがない。それ故、ソース・ドレイン領域とソース・ドレイン電極との接続抵抗の増大を防止することができる。
【００１９】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００２０】
［アクティブマトリクス基板の全体構成］
図１は、液晶表示装置の構成を模式的に示すブロック図、図２は、本例の液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図である。
【００２１】
図１に示すように、液晶表示装置用のアクティブマトリクス基板ＡＭ上には、データ線９０および走査線９１が形成されている。走査線９１には各画素において画素電極（後述する。）に接続する画素用ＴＦＴ１０のゲートが接続し、データ線９０には画素用ＴＦＴ１０のソースが接続している。各画素には画素用ＴＦＴ１０を介して画像信号が入力される液晶セル９４が存在する。データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ線駆動回路６０がアクティブマトリクス基板ＡＭ上に形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査線駆動回路７０がアクティブマトリクス基板ＡＭ上に形成されている。
【００２２】
各画素には、容量線９８との間に保持容量４０（容量素子）が形成され、この保持容量４０は、液晶セル９４での電荷の保持特性を高める機能を有している。なお、保持容量４０は前段の走査線９１との間に形成されることもある。
【００２３】
いずれの場合でも、図２に一部の画素を抜き出して示すように、保持容量４０は、画素用ＴＦＴ１０を形成するためのシリコン膜１０ａ（半導体膜／図２に斜線を付した領域）の延設部分に相当するシリコン膜４０ａを導電化したものを第１電極４１とし、この第１電極４１に対して容量線９８が第２電極４５として重なった構造になっている。なお、前段の走査線９１との間に保持容量４０を形成する場合には、走査線９１からの張り出し部分が第２電極４５として第１電極４１に重なった構造になる。なお、図２において、画素用ＴＦＴ１０のゲート電極１５は、走査線９１のうちシリコン膜１０ａと重なる部分であり、ソース電極１６はデータ線９０の一部である。また、画素用ＴＦＴ１０のドレイン電極１７はＩＴＯ膜からなる画素電極である。
【００２４】
［第１の実施形態］
（アクティブマトリクス基板上の素子の構成例）
このようにして画素領域に形成した画素用ＴＦＴ１０および保持容量４０のＡ−Ａ′線における断面を図３の右側領域に示す。なお、液晶表示装置のアクティブマトリクス基板ＡＭには、同一の基板上に、駆動回路においてシレフトレジスタなどを構成するＰ型の駆動回路用ＴＦＴ３０、およびＮ型の駆動回路用ＴＦＴ２０も形成されるので、これらの駆動回路用ＴＦＴ３０、２０については図３の左側領域に示してある。
【００２５】
このようなＮ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、いずれも、ソース・ドレイン領域１１、１２、２１、２２、３１、３２の間にチャネルを形成するためのチャネル領域１３、２３、３３を有している。これらのチャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある場合には、不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型領域などとして構成される。このようチャネルドープを行うと、Ｎ型の駆動回路用ＴＦＴ２０およびＰ型の駆動回路用ＴＦＴ３０のスレッショルド電圧（Ｖth）を所定の値に設定できる。一般に、正孔の移動度は電子の移動度に比して小さいため、Ｐ型の駆動回路用ＴＦＴのオン電流はＮ型の駆動回路用ＴＦＴのオン電流に比して著しく小さい傾向にあるが、かかる問題点は、チャネルドープによってＶthを調整することにより、ほぼ解消できる。それ故、本例のアクティブマトリクス基板ＡＭでは、ＣＭＯＳ回路を構成するＴＦＴ間におけるオン電流のバランスがよい。
【００２６】
Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、チャネル領域１３、２３、３３の表面側に対して、ゲート絶縁膜１４、２４、３４（厚さが約３００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５を有する。
【００２７】
ここで、各ＴＦＴのソース・ドレイン領域は、ゲート電極１５、２５、３５に対してセルフアライン的、あるいはオフセットゲート構造に形成される場合があるが、本形態ではＬＤＤ構造に構成されている。従って、ソース・ドレイン領域１１、１２、２１、２２、３１、３２は、ゲート電極１５、２５、３５の端部に対してゲート絶縁膜１４、２４、３４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を有している。従って、いずれのＴＦＴにおいてもドレイン端における電界強度が緩和された状態にあるので、オフリーク電流が著しく小さい。また、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦＴに比較して、ソース・ドレイン間の耐電圧が高いので、チャネル長を短くすることができる。
【００２８】
なお、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０のソース・ドレイン領域１１、１２、２１、２２、３１、３２のうち、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を除く領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、３１２、３２２である。これらの高濃度領域に対して、走査線、データ線や画素電極などのソース・ドレイン電極１６、１７、２６、２７、３６、３７がそれぞれ、下層側層間絶縁膜４０１または上層側層間絶縁膜４０２からなる層間絶縁膜４のコンタクトホール５１、５２、５３、５４、５４、５５、５６を介して電気的に接続している。
【００２９】
（ＴＦＴの製造方法１−１）
このような構造のアクティブマトリクス基板ＡＭは、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度はいずれも、活性化アニール後の不純物濃度で表してある。
【００３０】
まず、図４（ａ）に示すように、石英基板やガラス基板などの絶縁基板２の表面に、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファスシリコン膜を形成した後、レーザアニール法または急速加熱法により結晶粒を成長させてポリシリコン膜とする。次に、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、Ｐ型の駆動回路用ＴＦＴ３０、および保持容量４０の各形成領域にシリコン膜１０ａ、２０ａ、３０ａ、４０ａを残す（シリコン膜形成工程）。
【００３１】
次に、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、熱酸化法などにより、シリコン膜１０ａ、２０ａ、３０ａ、４０ａの表面に厚さが約３００オングストローム〜約２０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４、および誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。ここで、熱酸化法を利用してゲート絶縁膜１４、２４、３４、および誘電体膜４４を形成する際には、シリコン膜１０ａ、２０ａ、３０ａ、４０ａの結晶化も行い、これらのシリコン膜をポリシリコン膜とすることができる。
【００３２】
チャネルドープを行う場合には、次に約１×１０12ｃｍ-2のドーズ量でボロンイオン（Ｐ型不純物／第２導電型不純物）を打ち込む（チャネルドープ工程／１回目の不純物注入工程）。その結果、シリコン膜１０ａ、２０ａ、３０ａ、４０ａは、不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型のシリコン膜となる。
【００３３】
次に、図４（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うとともに、ゲート電極１５、２５の形成予定領域をわずか広めに覆うレジストマスク１０１、あるいは金属マスクを形成する（１回目のマスク形成工程）。
【００３４】
続いて、たとえば、リンイオン（Ｎ型不純物／第１導電型不純物）を約３×１０13ｃｍ-2のドーズ量でイオン注入する（２回目の不純物注入工程／低濃度第１導電型不純物注入工程）。
【００３５】
その結果、低濃度Ｐ型のシリコン膜１０ａ、２０ａのうち、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約２．９×１０18ｃｍ-3の低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａとなる。また、低濃度Ｐ型のシリコン膜４０ａは、導電型が反転して不純物濃度が約２．９×１０18ｃｍ-3の低濃度Ｎ型の第１電極４１となる。また、不純物が注入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク１０１を除去する。
【００３６】
次に、図４（ｃ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコン、シリサイド膜やアルミニウム膜、クロム膜、タンタル膜などの金属膜からなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には、第２電極４５を形成する（ゲート電極形成工程）。この第２電極４５は、前記の容量線あるいは前段のデータ線の一部である。このようにして、第１電極４１と第２電極４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【００３７】
次に、Ｎ型の画素用ＴＦＴ１０の形成領域、Ｎ型の駆動回路用ＴＦＴ２０の形成領域、および保持容量４０を覆うレジストマスク１０２、あるいは金属マスクを形成する（２回目のマスク形成工程）。
【００３８】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物注入工程／低濃度第２導電型不純物注入工程）。
【００３９】
その結果、低濃度Ｐ型のシリコン膜３０ａには、ゲート電極３５に対してセルフアライン的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度Ｐ型領域３１ａ、３２ａが形成される。なお、不純物が注入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク１０２を除去する。
【００４０】
次に、図４（ｄ）に示すように、Ｎ型の画素用ＴＦＴ１０の形成領域、Ｎ型の駆動回路用ＴＦＴ２０の形成領域、および保持容量４０を覆うとともに、ゲート電極３５をやや広めに覆うレジストマスク１０３、あるいは金属マスクを形成する（３回目のマスク形成工程）。ここで、レジストマスク１０３の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００４１】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物注入工程／高濃度第２導電型不純物注入工程）。
【００４２】
その結果、低濃度Ｐ型領域３１ａ、３２ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。また、低濃度Ｐ型領域３１ａ、３２ａのうち、レジストマスク１０３で覆われていた部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【００４３】
このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１０３を除去する。
【００４４】
次に、図４（ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク１０４、あるいは金属マスクを形成する（４回目のマスク形成工程）。ここで、レジストマスク１０４の端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００４５】
続いて、リンイオンを１．５×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物注入工程／高濃度第１導電型不純物注入工程）。
【００４６】
その結果、低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａには、不純物濃度が１．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２２１、２２２が形成される。また、低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａのうち、レジストマスク１０４で覆われていた部分は、そのまま不純物濃度が約約２．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。
【００４７】
このようにして、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１０４を除去する。
【００４８】
以降、図３に示すように、層間絶縁膜４を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホール５１、５２、５３、５４、５５、５６およびソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１０１〜１０４を形成するための４回のマスク形成工程と、５回の不純物注入工程によって、アクティブマトリクス基板ＡＭを製造できる。
【００４９】
このように、本例のアクティブマトリクス基板ＡＭの製造方法では、図４（ｂ）に示したように、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成するための低濃度第１導電型不純物注入工程を行い、この工程を援用して、第１電極４１を形成している。従って、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１および第１電極４１を別々の工程で製造する場合に比較して、マスク形成工程の数および不純物注入工程の数を１回ずつ減らすことが可能である。
【００５０】
なお、図４（ｃ）に示す低濃度第２導電型不純物注入工程、図４（ｄ）に示す高濃度第２導電型不純物注入工程、および図４（ｅ）に示す高濃度第１導電型不純物注入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１および第１電極４１を形成するための低濃度第１導電型不純物注入工程を行うのであれば、いずれの工程順序であってもよい。また、不純物濃度についても、求めるＴＦＴ特性に応じて最適な条件に設定すればよい。
【００５１】
（ＴＦＴの製造方法１−２）
このような構造のアクティブマトリクス基板ＡＭは、たとえば、図５を参照して説明する以下の方法によっても製造できる。なお、以下の説明において、不純物注入条件などについては図４を参照して説明した製造方法と同様であるので、共通する部分については詳細な説明を省略する。
【００５２】
まず、図５（ａ）に示すように、石英基板やガラス基板などの絶縁基板２の表面のうち、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、Ｐ型の駆動回路用ＴＦＴ３０、および保持容量４０の各形成領域にシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成する（シリコン膜形成工程）。
【００５３】
チャネルドープを行う場合には、ゲート絶縁膜を形成する前に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（Ｐ型不純物／第２導電型不純物）を打ち込んでシリコン膜１０ａ、２０ａ、３０ａ、４０ａを不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型のシリコン膜とする（チャネルドープ工程／１回目の不純物注入工程）。
【００５４】
次に、図５（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うとともに、ゲート電極１５、２５の形成予定領域をわずか広めに覆うレジストマスク２０１、あるいは金属マスクを形成する（１回目のマスク形成工程）。
【００５５】
続いて、ゲート絶縁膜を形成する前に、たとえば、リンイオン（Ｎ型不純物／第１導電型不純物）を約３×１０13ｃｍ-2のドーズ量でイオン注入する（２回目の不純物注入工程／低濃度第１導電型不純物注入工程）。
【００５６】
その結果、低濃度Ｐ型のシリコン膜１０ａ、２０ａのうち、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約２．９×１０18ｃｍ-3の低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａとなる。また、低濃度Ｐ型のシリコン膜４０ａは、導電型が反転して不純物濃度が約２．９×１０18ｃｍ-3の低濃度Ｎ型の第１電極４１となる。また、不純物が注入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク２０１を除去する。
【００５７】
次に、図５（ｃ）に示すように、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、熱酸化法などによりシリコン膜１０ａ、２０ａ、３０ａ、４０ａの表面に厚さが約３００オングストローム〜約２０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４、および誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。
【００５８】
以降は、図４を参照して説明した製造方法と同様、図５（ｄ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコン、シリサイド膜やアルミニウム膜、クロム膜、タンタル膜などの金属膜からなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には第２電極４５を形成する（ゲート電極形成工程）。このようにして、第１電極４１と第２電極４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【００５９】
次に、Ｎ型の画素用ＴＦＴ１０の形成領域、Ｎ型の駆動回路用ＴＦＴ２０の形成領域、および保持容量４０を覆うレジストマスク２０２、あるいは金属マスクを形成する（２回目のマスク形成工程）。
【００６０】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物注入工程／低濃度第２導電型不純物注入工程）。
【００６１】
その結果、低濃度Ｐ型のシリコン膜３０ａには、ゲート電極３５に対してセルフアライン的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度Ｐ型領域３１ａ、３２ａが形成される。なお、不純物が注入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク２０２を除去する。
【００６２】
次に、図５（ｅ）に示すように、Ｎ型の画素用ＴＦＴ１０の形成領域、Ｎ型の駆動回路用ＴＦＴ２０の形成領域、および保持容量４０を覆うとともに、ゲート電極３５を広めに覆うレジストマスク２０３、あるいは金属マスクを形成する（３回目のマスク形成工程）。ここで、レジストマスク２０３の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００６３】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物注入工程／高濃度第２導電型不純物注入工程）。
【００６４】
その結果、低濃度Ｐ型領域３１ａ、３２ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。また、低濃度Ｐ型領域３１ａ、３２ａのうち、レジストマスク２０３で覆われていた部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【００６５】
このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１０３を除去する。
【００６６】
次に、図５（ｆ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク２０４を形成する（４回目のマスク形成工程）。ここで、レジストマスク２０４の端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００６７】
続いて、リンイオンを１．５×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物注入工程／高濃度第１導電型不純物注入工程）。
【００６８】
その結果、低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａには、不純物濃度が１．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２２１、２２２が形成される。また、低濃度Ｎ型領域１１ａ、１２ａ、２１ａ、２２ａのうち、レジストマスク１０４で覆われていた部分は、そのまま不純物濃度が約２．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。
【００６９】
このようにして、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク２０４を除去する。
【００７０】
以降、図３に示すように、層間絶縁膜４を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホール５１、５２、５３、５４、５５、５６およびソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク２０１〜２０４を形成するための４回のマスク形成工程と、５回の不純物注入工程によって、アクティブマトリクス基板ＡＭを製造できる。
【００７１】
このように、本例のアクティブマトリクス基板ＡＭの製造方法では、図５（ｂ）に示したように、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成するための低濃度第１導電型不純物注入工程を行い、この工程を援用して、第１電極４１を形成している。従って、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１および第１電極４１を別々の工程で製造する場合に比較して、マスク形成工程の数および不純物注入工程の数を１回ずつ減らすことが可能である。
【００７２】
また、低濃度第１導電型不純物注入工程をゲート絶縁膜１４、２４、および誘電体膜４４を形成する前に行うので、ゲート絶縁膜１４、２４、および誘電体膜４４のうち、ゲート電極１５、２５、および第２電極４５の真下に位置する部分は不純物に晒されない。従って、ゲート絶縁膜１４、２４、および誘電体膜４４への不純物侵入に起因する耐電圧低下やショート、あるいは容量素子の充電・放電特性におけるヒステリシスなどが発生しない。
【００７３】
なお、本形態でも、図５（ｄ）に示す低濃度第２導電型不純物注入工程、図５（ｅ）に示す高濃度第２導電型不純物注入工程、および図５（ｆ）に示す高濃度第１導電型不純物注入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１および第１電極４１を形成するための低濃度第１導電型不純物注入工程を行うのであれば、いずれの工程順序であってもよい。また、不純物濃度についても、求めるＴＦＴ特性に応じて最適な条件に設定すればよい。
【００７４】
［第２の実施形態］
（アクティブマトリクス基板の構成）
図６は、本形態の液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板ＡＭの構造を模式的に示す断面図である。なお、本例のアクティブマトリクス基板では、各ＴＦＴの基本的な構造が、図３に示したアクティブマトリクス基板ＡＭと略同じであるため、以下の説明において、対応する機能を有する部分には、同じ符号を付してある。
【００７５】
図６において、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板ＡＭでも、Ｐ型の駆動回路用ＴＦＴ３０、Ｎ型の駆動回路用ＴＦＴ２０、Ｎ型の画素用ＴＦＴ１０、および保持容量４０２が同一の絶縁基板２の上に形成されている。Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０は、いずれもＬＤＤ構造を有し、いずれのＴＦＴにおいても、チャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてあるため、不純物濃度が約１×１０17ｃｍ-3の低濃度Ｐ型領域である。
【００７６】
本例では、保持容量４０の第１電極４１は、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度Ｎ型領域である。その他の構成は、図３に示したアクティブマトリクス基板と同様なので、対向する部分には同一の符号を付して図示し、それらの説明を省略する。
【００７７】
（アクティブマトリクス基板の製造方法２−１）
このような構造のアクティブマトリクス基板ＡＭは、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物注入条件などについては図４を参照して説明した製造方法と同様であるので、共通する部分については詳細な説明を省略する。
【００７８】
まず、図７（ａ）に示すように、絶縁基板２の表面にポリシリコン膜を形成した後、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、それを島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａにする（シリコン膜形成工程）。
【００７９】
次に、島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対して厚さが約３００オングストローム〜約２０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４、および誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。
【００８０】
チャネルドープを行う場合には、次に約１×１０12ｃｍ-2のドーズ量でボロンイオン（Ｐ型不純物／第２導電型不純物）を打ち込む（チャネルドープ工程／１回目の不純物注入工程）。
【００８１】
次に、図７（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うとともに、後に形成するゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク５０１、あるいは金属マスクを形成する（１回目のマスク形成工程）。ここで、レジストマスク５０１の端部と、後に形成するゲート電極１５、２５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００８２】
続いて、たとえば、リンイオン（Ｎ型不純物／第１導電型不純物）を約１．５×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物注入工程／高濃度第１導電型不純物注入工程）。
【００８３】
その結果、低濃度Ｐ型のシリコン膜１０ａ、２０ａのうち、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２となる。また、低濃度Ｐ型のシリコン膜４０ａも、導電型が反転して不純物濃度が約１．５×１０20ｃｍ-3の高濃度Ｎ型の第１電極４１となる。しかる後に、レジストマスク５０１を除去する。
【００８４】
次に、図７（ｃ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には第２電極４５を形成する（ゲート電極形成工程）。このようにして、第１電極４１と第２電極４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【００８５】
次に、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、および保持容量４０の形成領域を覆うレジストマスク５０２、あるいは金属マスクを形成する（２回目のマスク形成工程）。
【００８６】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物注入工程／低濃度第２導電型不純物注入工程）。
【００８７】
その結果、低濃度Ｐ型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度Ｐ型領域３１ａ、３２ａが形成される。なお、不純物が注入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク５０２を除去する。
【００８８】
次に、図７（ｄ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマスク５０３、あるいは金属マスクを形成する（３回目のマスク形成工程）。
【００８９】
続いて、リンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物注入工程／低濃度第１導電型不純物注入工程）。
【００９０】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度Ｐ型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１が形成される。なお、不純物が注入されなかった部分がチャネル領域１３、２３となる。このようにして、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク５０３を除去する。
【００９１】
次に、図７（ｅ）に示すように、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、および保持容量４０の形成領域を覆うとともに、ゲート電極３５を広めに覆うレジストマスク５０４、あるいは金属マスクを形成する（４回目のマスク形成工程）。ここで、レジストマスク５０４の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【００９２】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物注入工程／高濃度第２導電型不純物注入工程）。
【００９３】
その結果、低濃度Ｐ型領域３１ａ、３２ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。また、低濃度Ｐ型領域３１ａ、３２ａのうち、レジストマスク５０４で覆われていた部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【００９４】
このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク５０４を除去する。
【００９５】
以降、図６に示すように、層間絶縁膜４を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホール５１、５２、５３、５４、５５、５６およびソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク５０１〜５０４を形成するための４回のマスク形成工程と、５回の不純物注入工程によって、アクティブマトリクス基板ＡＭを製造できる。
【００９６】
なお、本形態でも、図７（ｃ）に示す低濃度第２導電型不純物注入工程、図７（ｄ）に示す低濃度第１導電型不純物注入工程、および図５（ｅ）に示す高濃度第２導電型不純物注入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２および第１電極４１を形成するための高濃度第１導電型不純物注入工程を行うのであればいずれの工程順序であってもよい。また、不純物濃度についても、求めるＴＦＴ特性に応じて最適な条件に設定すればよい。
【００９７】
（アクティブマトリクス基板の製造方法２−２）
このような構造のアクティブマトリクス基板ＡＭは、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物注入条件などについては図４を参照して説明した製造方法と同様であるので、共通する部分については詳細な説明を省略する。
【００９８】
まず、図８（ａ）に示すように、絶縁基板２の表面のうち、画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、Ｐ型の駆動回路用ＴＦＴ３０、保持容量４０の各形成予定領域にシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成する（シリコン膜形成工程）。
【００９９】
チャネルドープを行う場合には、ゲート絶縁膜を形成する前に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（Ｐ型不純物／第２導電型不純物）を打ち込む（チャネルドープ工程／１回目の不純物注入工程）。
【０１００】
次に、図８（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うとともに、後に形成するゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク６０１、あるいは金属マスクを形成する（１回目のマスク形成工程）。ここで、レジストマスク６０１の端部と、後に形成するゲート電極１５、２５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【０１０１】
続いて、ゲート絶縁膜を形成する前に、たとえば、リンイオン（Ｎ型不純物／第１導電型不純物）を約１．５×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物注入工程／高濃度第１導電型不純物注入工程）。
【０１０２】
その結果、低濃度Ｐ型のシリコン膜１０ａ、２０ａのうち、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２となる。また、低濃度Ｐ型のシリコン膜４０ａも、導電型が反転して不純物濃度が約１．５×１０20ｃｍ-3の高濃度Ｎ型の第１電極４１となる。しかる後にレジストマスク６０１を除去する。
【０１０３】
次に、図８（ｃ）に示すように、島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対して厚さが約３００オングストローム〜約２０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４、および誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。
【０１０４】
以降は、図７を参照して説明した製造方法と同様、図８（ｄ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には、第２電極４５を形成する（ゲート電極形成工程）。このようにして、第１電極４１と第２電極４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０１０５】
次に、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、および保持容量４０の形成領域を覆うレジストマスク６０２、あるいは金属マスクを形成する（２回目のマスク形成工程）。
【０１０６】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物注入工程／低濃度第２導電型不純物注入工程）。
【０１０７】
その結果、低濃度Ｐ型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度Ｐ型領域３１ａ、３２ａが形成される。なお、不純物が注入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク６０２を除去する。
【０１０８】
次に、図８（ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマスク６０３、あるいは金属マスクを形成する（３回目のマスク形成工程）。
【０１０９】
続いて、リンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物注入工程／低濃度第１導電型不純物注入工程）。
【０１１０】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度Ｐ型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１が形成される。なお、不純物が注入されなかった部分がチャネル領域１３、２３となる。このようにして、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク５０３を除去する。
【０１１１】
次に、図８（ｆ）に示すように、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、および保持容量４０の形成領域を覆うとともに、ゲート電極３５を広めに覆うレジストマスク６０４、あるいは金属マスクを形成する（４回目のマスク形成工程）。ここで、レジストマスク６０４の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２μｍ程度が適している。
【０１１２】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物注入工程／高濃度第２導電型不純物注入工程）。
【０１１３】
その結果、低濃度Ｐ型領域３１ａ、３２ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。また、低濃度Ｐ型領域３１ａ、３２ａのうち、レジストマスク６０４で覆われていた部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０１１４】
このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク６０４を除去する。
【０１１５】
以降、図６に示すように、層間絶縁膜４を形成した後、活性化のためのアニールを行い、しかる後に、コンタクトホール５１、５２、５３、５４、５５、５６およびソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１０１〜１０４を形成するための４回のマスク形成工程と、５回の不純物注入工程によって、アクティブマトリクス基板ＡＭを製造できる。
【０１１６】
また、高濃度第１導電型不純物注入工程をゲート絶縁膜１４、２４、および誘電体膜４４を形成する前に行うので、ゲート絶縁膜１４、２４、および誘電体膜４４のうち、ゲート電極１５、２５、および第２電極４５の真下に位置する部分は不純物に晒されない。従って、ゲート絶縁膜１４、２４、および誘電体膜４４への不純物侵入に起因する耐電圧低下やショート、あるいは容量素子の充電・放電特性におけるヒステリシスなどが発生しない。
【０１１７】
なお、本形態でも、図８（ｃ）に示す低濃度第２導電型不純物注入工程、図８（ｄ）に示す低濃度第１導電型不純物注入工程、および図５（ｅ）に示す高濃度第２導電型不純物注入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、および第２電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２および第１電極４１を形成するための高濃度第１導電型不純物注入工程を行うのであれば、いずれの工程順序であってもよい。また、不純物濃度についても、求めるＴＦＴ特性に応じて最適な条件に設定すればよい。
【０１１８】
ここで、不純物注入工程をゲート絶縁膜１４、２４を形成する前に行うと、ゲート絶縁膜１４、２４や誘電体膜４４に不純物が注入されないという利点がある代わりに、不純物注入時に障壁層がないので、不純物がシリコン膜の表面に集中するおそれがある。このような状態になったにもかかわらず、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２とソース・ドレイン電極１６、１７、２６、２７とのコンタクトを図るためのコンタクトホール５３、５４、５５、５６を層間絶縁膜４に形成する際に従来どおりのドライエッチングを行うと、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２において不純物が集中している表面がエッチングされ、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２とソース・ドレイン電極１６、１７、２６、２７との接続抵抗が増大してしまうおそれがある。
【０１１９】
そこで、本形態では、コンタクトホール５３、５４、５５、５６の底部で高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が露出するときのエッチングとして、選択性の高いウエットエッチングを行うことが好ましい。すなわち、コンタクトホール５３、５４、５５、５６をウエットエッチングだけで形成する。あるいは、コンタクトホール５４、５６を形成する場合で説明するが、図９（ａ）に示すように、コンタクトホール５４、５６の途中まではドライエッチングで形成し、コンタクトホール５４、５６の底部で高濃度ソース・ドレイン領域１２２、２２２が露出する直前からはウエットエッチングを行う。このような方法によれば、図９（ｂ）に示すように、コンタクトホール５４、５６の底部で高濃度ソース・ドレイン領域１２２、２２２が露出するときのエッチングとしては、シリコン酸化膜からなる層間絶縁膜４を選択的にエッチングし、シリコン膜からなる高濃度ソース・ドレイン領域１２２、２２２についてはエッチングしないウエットエッチングを行うことになる。それ故、ゲート絶縁膜１４、２４、および誘電体膜４４がない状態で不純物の注入を行っても、高濃度ソース・ドレイン領域１２２、２２２において不純物が集中している表面がエッチングされてしまうことがないので、高濃度ソース・ドレイン領域１２２、２２２とソース・ドレイン電極１７、２７との接続抵抗が増大するのを防止することができる。なお、高濃度ソース・ドレイン領域１１２、２１２とソース・ドレイン電極１６、２６とを接続するためのコンタクトホール５３、５５を形成する場合も同様である。なお、このようにしてコンタクトホール５３、５４、５５、５６を形成する場合には、Ｐ型の駆動回路用ＴＦＴ３０の側でコンタクトホール５１、５２が同時形成されることになる。
【０１２０】
［その他の実施例］
なお、上記いずれの形態においても、ＴＦＴをＬＤＤ構造とした場合を例に説明したが、ＴＦＴをセルフアライン構造とした場合でも本発明を適用できる。すなわち、チャネル領域、ソース・ドレイン領域、および第１電極を形成するためのシリコン膜を形成した以降、このシリコン膜の上層側にゲート電極および第２電極を形成する前に、ソース・ドレイン領域および第１電極を形成するための不純物をレジストマスクを利用してシリコン膜の所定領域に選択的に注入すればよい。このように製造すると、保持容量の第１電極は、ＴＦＴのース・ドレイン領域と導電型が同じで該導電型の不純物の濃度が同等のシリコン膜から構成されることになる。
【０１２１】
なお、本例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、逆にしてもよい。すなわち、画素用ＴＦＴをＰ型で構成してもよい。また、ここでは画素に注目して、保持容量について説明したが、本発明の適用範囲は保持容量に限らず、たとえば駆動回路において必要とされる容量素子を形成する場合や他の目的で利用される容量素子を形成する場合にも本発明を適用することができる。
【０１２２】
［アクティブマトリクス基板の使用例］
このように構成したアクティブマトリクス基板ＡＭは、図１０および図１１に示すようにして液晶表示パネルを構成する。
【０１２３】
図１０および図１１はそれぞれ、液晶表示パネルの平面図およびそのＨ−Ｈ′線における断面図である。
【０１２４】
これらの図において、液晶表示パネルＬＰは、前記のアクティブマトリクス基板ＡＭと、石英基板や高耐熱ガラス基板などの透明な絶縁基板２００に対向電極７１およびマトリクス状に遮光膜ＢＭ１が形成された対向基板ＯＰと、これらの基板間に封入、挟持されている液晶ＬＣとから概略構成されている。アクティブマトリクス基板ＡＭと対向基板ＯＰとはギャップ材含有のシール材を用いたシール層８０によって所定の間隙を介して貼り合わされ、これらの基板間に液晶ＬＣが封入されている。シール層８０には、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、ギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球を用いることができる。対向基板ＯＰはアクティブマトリクス基板ＡＭよりも小さく、アクティブマトリクス基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板ＡＭの走査線駆動回路６０およびデータ線駆動回路７０は、対向基板ＯＰの外側に位置している。また、アクティブマトリクス基板ＡＭの入出力端子８１も対向基板ＯＰの外側に位置しているので、入出力端子８１にはフレキシブルプリント配線基板ＦＰＣを配線接続することができる。ここで、シール層８０は部分的に途切れているので、この途切れ部分によって、液晶注入口８３が構成されている。このため、対向基板ＯＰとアクティブマトリクス基板ＡＭとを貼り合わせた後、シール層８０の内側領域を減圧状態にすれば、液晶注入口８３から液晶ＬＣを減圧注入でき、液晶ＬＣを封入した後、液晶注入口８３を封止剤８２で塞げばよい。なお、対向基板ＯＰには、シール層８０の内側に表示領域を見切りするための遮光膜ＢＭ２も形成されている。
【０１２５】
［液晶表示パネルの使用例］
図１０および図１１に示す液晶表示パネルを透過型で構成した場合の電子機器への使用例を、図１２ないし図１３を参照して説明する。
【０１２６】
上記形態の液晶表示パネルを用いて構成される電子機器（液晶表示装置）は、図１２のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶表示パネル１００６、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶表示パネル１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０１２７】
このような構成の電子機器としては、図１３を参照して後述する投写型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【０１２８】
図１３に示す投写型表示装置は、液晶表示パネルをライトバルブとして用いた投写型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１３において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１２９】
【発明の効果】
以上のとおり、本発明では、半導体膜の上層に容量素子の第２電極を形成する前に、ＴＦＴのソース・ドレイン領域を形成するための不純物注入工程を行うとともに、この工程を利用して、容量素子を形成するための半導体膜に不純物を注入し、容量素子の第１電極を構成することに特徴を有する。従って、本発明によれば、従来の製造方法に比較して、容量素子の第１電極をＴＦＴの製造工程の中で形成できるので、別の工程で形成した場合と比較して、マスク形成工程の数および不純物注入工程の数を減らすことが可能である。
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置用のアクティブマトリクス基板の構成を示すブロック図である。
【図２】図１に示すアクティブマトリクス基板に形成した画素領域の一部を抜き出して示す平面図である。
【図３】本発明の実施の形態１に係るアクティブマトリクス基板の断面図である。
【図４】（ａ）〜（ｅ）は、図３に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図５】（ａ）〜（ｆ）は、図３に示すアクティブマトリクス基板の別の製造方法を示す工程断面図である。
【図６】本発明の実施の形態２に係るアクティブマトリクス基板の断面図である。
【図７】（ａ）〜（ｅ）は、図６に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図８】（ａ）〜（ｆ）は、図６に示すアクティブマトリクス基板の別の製造方法を示す工程断面図である。
【図９】（ａ）、（ｂ）は、図８に示す工程に続いて行うコンタクトホール形成工程を示す工程断面図である。
【図１０】アクティブマトリクス基板の使用例を示す液晶表示パネルの平面図である。
【図１１】図１０に示す液晶表示パネルのＨ−Ｈ′線における断面図である。
【図１２】図１０に示す液晶表示パネルの使用例を示す液晶表示装置の回路構成を示すブロック図である。
【図１３】図１０に示す液晶表示パネルの使用例を示す投写型液晶表示装置の全体構成図である。
【符号の説明】
４      層間絶縁膜
１０    Ｎ型の画素用ＴＦＴ
１１、１２、２１、２２、３１、３２    ソース・ドレイン領域
１３、２３、３３    チャネル領域
１４、２４、３４    ゲート絶縁膜
１５、２５、３５    ゲート電極
２０  Ｎ型の駆動回路用ＴＦＴ
３０  Ｐ型の駆動回路用ＴＦＴ
４０  保持容量（容量素子）
４１  第１電極
４４  誘電体膜
４５  第２電極
５１〜５６  コンタクトホール
８８  容量線
９０  データ線
９１  走査線
１０１〜１０４、２０１〜２０４、５０１〜５０４、６０１〜６０４  レジストマスク
１１１、１２１、２１１、２２１、３１１、３２１  低濃度ソース・ドレイン領域
ＡＭ    アクティブマトリクス基板
ＬＰ    液晶表示パネル
ＯＰ    対向基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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