(57)【特許請求の範囲】
【請求項１】
ガラス基板上に、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線の交差に対応して設けられた画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、周辺回路内に形成され少なくとも前記画素用薄膜トランジスタと同じ一導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板であって、
前記画素用薄膜トランジスタの一導電型としてのしきい値電圧は、前記周辺回路用薄膜トランジスタの一導電型としてのしきい値電圧よりも低い値であることを特徴とするアクティブマトリクス基板。
【請求項２】
前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成された半導体層を備え、
該半導体層のうち前記画素用薄膜トランジスタのチャネル領域は、該チャネル領域両側のソース領域及びドレイン領域と同じ導電型の不純物濃度が前記周辺回路用薄膜トランジスタのチャネル領域より高いことを特徴とする請求項１記載のアクティブマトリクス基板。
【請求項３】
前記画素用薄膜トランジスタ及び周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成された半導体層と、
該半導体層上に形成されたゲート絶縁膜とを備え、
該ゲート絶縁膜は、前記画素用薄膜トランジスタのチャネル領域上に配された部分が前記周辺回路用薄膜トランジスタのチャネル領域上に配された部分より薄いことを特徴とする請求項１又は請求項２記載のアクティブマトリクス基板。
【請求項４】
互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、
前記一対の基板のうちの一方が、請求項１から請求項３のいずれかに記載のアクティブマトリクス基板であることを特徴とする電気光学装置。
【請求項５】
請求項４記載の電気光学装置を供えたことを特徴とする電子機器。
【請求項６】
ガラス基板上に、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線の交差に対応して設けられた画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導通接続された画素電極と、周辺回路内に形成され少なくとも前記画素用薄膜トランジスタと同じ一導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、
前記ガラス基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域となる領域の前記半導体層に前記ゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入するイオン注入工程とを備え、
前記画素用薄膜トランジスタの一導電型としてのしきい値電圧を、前記周辺回路用薄膜トランジスタの一導電型としてのしきい値電圧よりも低くすることを特徴とするアクティブマトリクス基板の製造方法。
【請求項７】
マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線の交差に対応して設けられた画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、周辺回路内に形成され少なくとも画素用薄膜トランジスタと同じ一導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、
基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する絶縁膜形成工程とを備え、
前記絶縁膜形成工程は、前記画素用薄膜トランジスタになる領域の前記ゲート絶縁膜の厚さを前記周辺回路用薄膜トランジスタになる領域より薄くする工程を備え、
前記画素用薄膜トランジスタの一導電型としてのしきい値電圧を、前記周辺回路用薄膜トランジスタの一導電型としてのしきい値電圧より低くすることを特徴とするアクティブマトリクス基板の製造方法。
【請求項８】
マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線の交差に対応して設けられた画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、周辺回路内に形成され少なくとも画素用薄膜トランジスタと同じ一導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、
基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する絶縁膜形成工程とを備え、
該絶縁膜形成工程は、前記画素用薄膜トランジスタになる領域の前記ゲート絶縁膜の厚さを前記周辺回路用薄膜トランジスタになる領域より薄くする工程と、
前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域になる領域の前記半導体層に前記ゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入するイオン注入工程とを備え、
前記画素用薄膜トランジスタの一導電型としてのしきい値電圧を、前記周辺回路用薄膜トランジスタの一導電型としてのしきい値電圧より低くすることを特徴とするアクティブマトリクス基板の製造方法。
【請求項９】
前記イオン注入工程は、前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域を前記ゲート絶縁膜上に形成したマスクで覆った状態で、前記イオン注入を行うことを特徴とする請求項６又は請求項８記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記絶縁膜形成工程は、前記半導体層上に第１の絶縁膜を形成する工程と、
前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域を前記第１のゲート絶縁膜上に形成したマスクで覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域になる領域上の第１の絶縁膜を選択的にエッチングして除去する選択エッチング工程と、
該選択エッチング工程後に前記マスクを除去し前記画素用薄膜トランジスタになる領域の前記半導体層上及び前記周辺回路用薄膜トランジスタになる領域の前記第１の絶縁膜上に第２の絶縁膜を形成する工程とを備えていることを特徴とする請求項７又は請求項８記載のアクティブマトリクス基板の製造方法。
【請求項１１】
互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、
前記一対の基板のうち一方が、請求項６から１０のいずれかに記載のアクティブマトリクス基板の製造方法により製造されたアクティブマトリクス基板であることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法、電気光学装置とその製造方法及び電子機器に関し、特に、表示ムラの一因となる書き込み不足を低減するため等に好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
従来の液晶装置等に用いられるアクティブマトリクス基板では、画素部分のＴＦＴの他に、保持された画像信号がリークするのを防ぐために、画素電極と対向電極との間に形成される液晶容量と並列に、画素部分のＴＦＴに接続された蓄積容量を付加する場合がある。
また、画素部分の周辺には、シフトレジスタやドライバー等の周辺回路が設けられ、この周辺回路は一般にＣＭＯＳ回路で構成されＮＭＯＳ（ｎチャネルＭＯＳ）及びＰＭＯＳ（ｐチャネルＭＯＳ）のＴＦＴが使用されている。
この周辺回路に用いられるＴＦＴのうち画素部分のＴＦＴと同じ導電型のものは、通常、製造工程上画素部分のＴＦＴと同一のイオン注入及びゲート絶縁膜形成で作成されるため、画素部分のＴＦＴと同様のしきい値電圧を有している。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のアクティブマトリクス基板に関する技術では、以下の課題が残されている。すなわち、液晶表示装置等の表示ムラは蓄積容量への書き込み不足が一因であるが、例えばＴＦＴにおけるゲート長やゲート酸化膜膜厚等のプロセスのバラツキがＴＦＴのしきい値電圧をばらつかせるとともにＴＦＴの特性を低下させて、蓄積容量への書き込みが不十分になるおそれがあった。そして、ドライバーＴＦＴの能力不足やコンタクト抵抗が高いことにより、ドライバーから遠い画素ほど欠陥になるおそれがあり、この場合、線欠陥が生じてデバイスとして不良になるおそれがあった。例えば、液晶表示装置のＴＦＴのしきい値電圧は、１０〜１２Ｖの動作電圧で通常３±１Ｖ（ＮＭＯＳ）位に設定されているが、周辺回路であるシフトレジスタ、ドライバー等のＴＦＴはこのしきい値電圧で問題なく動作するのに対し、画素部分の蓄積容量に接続された画素用ＴＦＴ（トランスファーＴＦＴ）は、このしきい値電圧では十分に充電することが難しい場合がある。
【０００５】
本発明は、前述の課題に鑑みてなされたもので、プロセスによってドライバーＴＦＴの特性がばらついても書き込み不足を低減することができるアクティブマトリクス基板とその製造方法、電気光学装置とその製造方法及び電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線に接続された画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、画素用薄膜トランジスタに接続された蓄積容量と、周辺回路内に形成され少なくとも前記画素用薄膜トランジスタと同じ導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板であって、前記画素用薄膜トランジスタは、前記周辺回路用薄膜トランジスタよりしきい値電圧が低いことを特徴とする。
【０００７】
このアクティブマトリクス基板では、画素用薄膜トランジスタが周辺回路用薄膜トランジスタよりしきい値電圧が低いので、周辺回路用薄膜トランジスタの特性がばらついたり、コンタクト抵抗が高くなっても、画素用薄膜トランジスタのマージンが拡大して安定した動作ができ、動作電圧を変えずに蓄積容量への書き込みの電荷量を増やし、表示ムラを低減することができる。
【０００８】
また、本発明のアクティブマトリクス基板は、前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成された半導体層を備え、該半導体層のうち前記画素用薄膜トランジスタのチャネル領域は、該チャネル領域両側のソース領域及びドレイン領域と同じ導電型の不純物濃度が前記周辺回路用薄膜トランジスタのチャネル領域より高いことが好ましい。
【０００９】
このアクティブマトリクス基板では、画素用薄膜トランジスタのチャネル領域における同じ導電型の不純物濃度が周辺回路用薄膜トランジスタのチャネル領域より高いので、チャネル領域における同導電型の不純物濃度が高いほどしきい値電圧が低くなるＴＦＴの特性から、画素用薄膜トランジスタのしきい値電圧を周辺回路用薄膜トランジスタより低くすることができる。
【００１０】
また、本発明のアクティブマトリクス基板は、前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成された半導体層と、該半導体層上に形成されたゲート絶縁膜とを備え、該ゲート絶縁膜は、前記画素用薄膜トランジスタのチャネル領域上に配された部分が前記周辺回路用薄膜トランジスタのチャネル領域上に配された部分より薄いことが好ましい。
【００１１】
このアクティブマトリクス基板では、画素用薄膜トランジスタのチャネル領域上に配されたゲート絶縁膜が周辺回路用薄膜トランジスタのチャネル領域上に配された部分より薄いので、チャネル領域上のゲート絶縁膜の膜厚が薄いほどしきい値電圧が低くなるＴＦＴの特性から、画素用薄膜トランジスタのしきい値電圧を周辺回路用薄膜トランジスタより低くすることができる。
【００１２】
本発明のアクティブマトリクス基板の製造方法は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線に接続された画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、画素用薄膜トランジスタに接続された蓄積容量と、周辺回路内に形成され少なくとも前記画素用薄膜トランジスタと同じ導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域となる領域の前記半導体層に前記ゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入するイオン注入工程とを備えていることを特徴とする。
【００１３】
このアクティブマトリクス基板の製造方法では、イオン注入工程において、周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも画素用薄膜トランジスタのチャネル領域となる領域の半導体層にゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入することで、画素用薄膜トランジスタのチャネル領域の不純物濃度（前記不純物と同じ導電型の不純物濃度）を周辺回路用薄膜トランジスタよりも高くすることができ、画素用薄膜トランジスタのしきい値電圧を周辺回路用薄膜トランジスタより容易に下げることができる。
【００１４】
本発明のアクティブマトリクス基板の製造方法は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線に接続された画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、画素用薄膜トランジスタに接続された蓄積容量と、周辺回路内に形成され少なくとも画素用薄膜トランジスタと同じ導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する絶縁膜形成工程とを備え、前記絶縁膜形成工程は、前記画素用薄膜トランジスタになる領域の前記ゲート絶縁膜の厚さを前記周辺回路用薄膜トランジスタになる領域より薄くする工程を備えていることを特徴とする。
【００１５】
このアクティブマトリクス基板の製造方法では、絶縁膜形成工程において、画素用薄膜トランジスタになる領域のゲート絶縁膜の厚さを周辺回路用薄膜トランジスタになる領域より薄くする工程を備えているので、形成される画素用薄膜トランジスタのしきい値電圧を周辺回路用薄膜トランジスタよりも容易に低くすることができる。
【００１６】
本発明のアクティブマトリクス基板の製造方法は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線及び前記データ線に接続された画素用薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記画素用薄膜トランジスタのドレイン領域に導電接続された画素電極と、画素用薄膜トランジスタに接続された蓄積容量と、周辺回路内に形成され少なくとも画素用薄膜トランジスタと同じ導電型の周辺回路用薄膜トランジスタとを備えたアクティブマトリクス基板の製造方法であって、基板上に前記画素用薄膜トランジスタ及び前記周辺回路用薄膜トランジスタのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とになる半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する絶縁膜形成工程とを備え、該絶縁膜形成工程は、前記画素用薄膜トランジスタになる領域の前記ゲート絶縁膜の厚さを前記周辺回路用薄膜トランジスタになる領域より薄くする工程と、前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域になる領域の前記半導体層に前記ゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入するイオン注入工程とを備えていることを特徴とする。
【００１７】
このアクティブマトリクス基板の製造方法では、絶縁膜形成工程において、画素用薄膜トランジスタになる領域のゲート絶縁膜の厚さを周辺回路用薄膜トランジスタになる領域より薄くする工程と、周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域は覆った状態で、少なくとも画素用薄膜トランジスタのチャネル領域になる領域の半導体層にゲート絶縁膜を介して画素用薄膜トランジスタと同じ導電型の不純物をイオン注入するイオン注入工程とを備えているので、薄いゲート酸化膜とイオン注入による不純物濃度の制御との両効果により、画素用薄膜トランジスタのしきい値電圧を周辺回路用薄膜トランジスタよりも容易に低くすることができる。
【００１８】
また、本発明のアクティブマトリクス基板の製造方法では、前記イオン注入工程において、前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域を前記ゲート絶縁膜上に形成したマスクで覆った状態で、前記イオン注入を行うことが好ましい。
【００１９】
このアクティブマトリクス基板の製造方法では、マスクによるマスキングで周辺回路用薄膜トランジスタの少なくともチャネル領域になる領域を覆い選択的に画素用薄膜トランジスタのチャネル領域になる領域にイオン注入を行うことで、画素用薄膜トランジスタになる領域の半導体層に正確に不純物を添加することができる。
【００２０】
また、本発明のアクティブマトリクス基板の製造方法では、前記絶縁膜形成工程が、前記半導体層上に第１の絶縁膜を形成する工程と、前記周辺回路用薄膜トランジスタの少なくともチャネル領域となる領域を前記第１のゲート絶縁膜上に形成したマスクで覆った状態で、少なくとも前記画素用薄膜トランジスタのチャネル領域になる領域上の第１の絶縁膜を選択的にエッチングして除去する選択エッチング工程と、該選択エッチング工程後に前記マスクを除去し前記画素用薄膜トランジスタになる領域の前記半導体層上及び前記周辺回路用薄膜トランジスタになる領域の前記第１の絶縁膜上に第２の絶縁膜を形成する工程とを備えていることが好ましい。
【００２１】
このアクティブマトリクス基板の製造方法では、画素用薄膜トランジスタのチャネル領域になる領域上の第１の絶縁膜を選択的に除去した状態で画素用薄膜トランジスタ及び周辺回路用薄膜トランジスタになる領域に第２の絶縁膜が形成されることにより、周辺回路用薄膜トランジスタのゲート絶縁膜が第１及び第２の絶縁膜の２層構造になるのに対し、画素用薄膜トランジスタのゲート絶縁膜は第２の絶縁膜のみの１層だけで構成され、画素用薄膜トランジスタのゲート絶縁膜を周辺回路用薄膜トランジスタよりも容易にかつ高精度に薄く形成することができる。
【００２２】
本発明の電気光学装置は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板であることを特徴とする。
また、本発明の電気光学装置の製造方法は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板の製造方法により作製されたアクティブマトリクス基板であることを特徴とする。
【００２３】
これらの電気光学装置及び電気光学装置の製造方法では、上記本発明のアクティブマトリクス基板及びアクティブマトリクス基板の製造方法を用いることにより、書き込み不足が改善され表示ムラが低減されたＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００２４】
本発明の電子機器は、上記電気光学装置を備えたことを特徴とする。
本発明によれば、上記本発明の電気光学装置を備えたことにより表示品位の高い表示部を備えた電子機器を実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図１１を参照しながら説明する。
【００２６】
図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００２７】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。図１に示すように、このＴＦＴアレイ基板７における画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造の画素用ＴＦＴ（画素用薄膜トランジスタ）２とからなり、画像信号を供給するデータ線３が当該画素用ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、画素用ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、画素用ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子である画素用ＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
なお、画素用ＴＦＴ２は、２つのＴＦＴ２ａ、２ｂが互いのソース領域及びドレイン領域を共通にして直列に接続されているデュアルゲート構造を有している。
【００２８】
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に補助容量としての蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線６を設けている。
【００２９】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４及び容量線６（ともに輪郭を実線で示す）が設けられている。すなわち、画素電極１は、走査線４とデータ線３で区画された画素領域に形成されている。
【００３０】
本実施の形態において、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、データ線３と走査線４との交差点の近傍でＵ字状に形成されたＵ字状部８ａが形成されている。すなわち、Ｕ字状部８ａは、走査線４と２度交差して、２つのチャネル領域を形成している。そして、Ｕ字状部８ａは、Ｕ字状部８ａの一端が隣接するデータ線３の方向（紙面右方向）及び当該データ線３に沿う方向（紙面上方向）に長く延びている。
【００３１】
半導体層８のＵ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。
【００３２】
また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００３３】
本実施の形態における画素用ＴＦＴ２は、半導体層８のＵ字状部８ａで走査線４を２回交差しており、前述したように、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、図２及び図８に示すように、ともにデータ線３に沿って長く延びる半導体層８（下部電極４６）と容量線６とがゲート絶縁層４４を挟んで、蓄積容量５が形成されている。
なお、画素用ＴＦＴ２の層構造等の構成については、後述する製造プロセスにおいて併せて説明する。
【００３４】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３及び図４を用いて説明する。
【００３５】
図３及び図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、周辺回路であるデータ線駆動回路３０及び外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【００３６】
これらのデータ線駆動回路３０及び走査線駆動回路３２は、ＣＭＯＳ回路で構成されＮＭＯＳ（ｎチャネルＭＯＳ）及びＰＭＯＳ（ｐチャネルＭＯＳ）の複数の周辺回路用ＴＦＴが使用されている。なお、これらの周辺回路用ＴＦＴの層構造等の構成については、後述する製造プロセスにおいて併せて説明する。
【００３７】
さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００３８】
［電子機器］
以下、本発明の液晶装置を備えた電子機器の具体例について説明する。
【００３９】
図５は、携帯電話の一例を示した斜視図である。
図５において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図６は、腕時計型電子機器の一例を示した斜視図である。
図６において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
図７は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図７において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
図５から図７に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、表示品位に優れた電子機器を実現することができる。
【００４０】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図８から図１１を参照して説明する。
【００４１】
図８においては、画素内の画素用ＴＦＴ２（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程だけでなく、当該製造工程と同時並行的に形成される周辺領域（すなわち、表示領域内の上記画素用ＴＦＴ２に対して上記走査信号又はゲート信号を印可してこれを駆動するために表示領域周辺に形成されている周辺回路）内にある周辺回路用ＴＦＴ（相補型のＴＦＴ６０（Ｎチャネル（ＮＭＯＳ）、周辺回路用薄膜トランジスタ）及びＴＦＴ６１（Ｐチャネル（ＰＭＯＳ））の製造工程も併せて説明するものである。また、図９においては、画素用ＴＦＴ２となる領域Ａ１及び周辺回路用ＴＦＴとなる領域Ａ２における製造工程を概略的な要部断面で説明するものである。
【００４２】
図８の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。この第１工程は、表示領域及び周辺領域において同様である。
【００４３】
次に、図２、図８の（ｂ）及び図９の（ａ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、後述する工程で形成する走査線４を２度交差するＵ字状部８ａを形成しておく。
【００４４】
さらに、半導体層８の上にプラズマＣＶＤ法により酸化シリコン膜のゲート絶縁層４４を積層する。このゲート絶縁層４４の厚さは、例えば５０〜１５０ｎｍ程度である。この第２工程は、表示領域及び周辺領域において同様である。
そして、図８の（ｃ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量５の下部電極４６となるべき領域以外の領域をレジスト４７ａでマスク処理する。すなわち、ゲート絶縁層４４上の少なくとも画素用ＴＦＴ２になる領域Ａ１に、レジスト４７ａをマスクとしてパターン形成する。一方、周辺領域においては、その全面をレジスト４７ａでマスク処理する。そして、双方の領域におけるマスク処理後、ドナーとして、例えばリンイオンＰ+（不純物）をイオン注入装置でゲート絶縁層４４を通過させながら半導体層８にドーピングする。この第３工程により、上記接続部４５及び下部電極４６が形成される。このイオン注入は、半導体層８を蓄積容量５の電極とするために、ポリシリコン層の低抵抗化を行うものである。このときのイオン注入は、注入エネルギーが８０ｋｅＶ程度で、ドーズ量が３×１０14〜５×１０15／ｃｍ2程度のドーピング条件で行われる。
【００４５】
次に、レジスト４７ａを除去し、ＨＦを用いない前洗浄を行った後、第４工程として、図８の（ｄ）、図９の（ｂ）及び図１０に示すように、ゲート絶縁層４４上に選択的に形成したレジスト４７ｂをマスクとしてパターン形成し、周辺回路用ＴＦＴ６０となる領域Ａ２（周辺回路用ＴＦＴ６１及び外部回路接続端子３１になる領域を含む）を覆った状態とする。すなわち、画素用ＴＦＴ２になる領域Ａ１は、レジスト４７ｂで覆われていない。
【００４６】
さらに、イオン注入装置で、レジスト４７ｂがない領域にドナーとしてのＰ+（不純物）をゲート絶縁層４４を通過させながら半導体層８にドーピングする。
このイオン注入は、表示領域における画素用ＴＦＴ２のしきい値電圧の調整を行うものであり、注入エネルギーが２０〜８０ｋｅＶで、ドーズ量が１×１０11〜１×１０13／ｃｍ2程度のドーピング条件で行われる。このイオン注入により、画素用ＴＦＴ２になる領域Ａ１の半導体層８にはＰ+が添加されるが、周辺回路用ＴＦＴ６０になる領域Ａ２の半導体層８にはＰ+が添加されていない状態となる。
【００４７】
次に、図８の（ｅ）に示されるように、第５工程として、上記Ｐ+イオンをドーピング後、レジスト４７ｂを剥離し、その後、夫々のＴＦＴにおけるゲート電極６３、６４及び走査線４並びに容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をドライエッチングすることにより行う。
【００４８】
そして、当該ゲート電極６３、６４及び走査線４並びに容量線６の形成後、周辺領域内の周辺回路用ＴＦＴ６１になる領域並びに表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、Ｐ+イオンをドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が５×１０14〜７×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。上側電極へのドーピングは下部電極への注入量に比べて少ない。以上の第５工程により、画素用ＴＦＴ２のチャネル領域５０の両側にソース領域４９とドレイン領域５１とが形成されるとともに、周辺回路用ＴＦＴ６０のチャネル領域６６の両側にソース領域６５とドレイン領域６７とが形成される。
【００４９】
次に、第６工程として、上記Ｐ+イオンをドーピング後、レジスト４８を剥離し、その後に、図８の（ｆ）に示されるように、周辺領域内の周辺回路用ＴＦＴ６０が形成されている領域並びに表示領域の全ての領域にレジスト６８を塗布してマスク処理した後、アクセプタとしてのＢ（ボロン）イオンをドーピングする。このときのドーピング条件は、例えば、11Ｂのドーズ量が５×１０14／ｃｍ2以上必要であり、注入エネルギーとしては、２５〜３０ｋｅＶ程度必要とされる。これにより周辺回路用ＴＦＴ６１のチャネル領域７０の両側に、ソース領域６９とドレイン領域７１とが形成される。
【００５０】
最後に、図８の（ｇ）及び図９の（ｃ）に示されるように、第７工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０並びに周辺回路用ＴＦＴ６０、６１の各電極に対応するコンタクトホールとなる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてドライエッチングにより、アルミ電極７２、７３、７４及びドレイン電極１１並びにデータ線３を形成する。
【００５１】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１及び図２に示す画素用ＴＦＴ２及び周辺回路用ＴＦＴ６０、６１が完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該ＴＦＴアレイ基板７と対向基板１５との間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００５２】
また、第３工程において、ゲート絶縁膜４４形成後にＰ+イオンを注入するので、半導体層８がイオン注入により破損することが少なく、さらに高いエネルギーでイオン注入を行うので、短時間で接続部４５及び下部電極４６を製造することができる。さらに、コンタクトホール１２及び１０により画素電極１との導通を図るので、ドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００５３】
本実施形態のＴＦＴアレイ基板７は、ＮＭＯＳである画素用ＴＦＴ２と同じ導電型の不純物としてＰ+イオンをレジスト４７ｂでマスキングされていない画素用ＴＦＴ２になる領域Ａ１に選択的にイオン注入を行って製造されているので、画素用ＴＦＴ２のチャネル領域５０のＮ型不純物濃度（ドナー密度）をＮＭＯＳである周辺回路用ＴＦＴ６０よりも高くすることができ、画素用ＴＦＴ２のしきい値電圧を周辺回路用ＴＦＴ６０より容易に下げることができる。したがって、画素用ＴＦＴ２が周辺回路用ＴＦＴ６０よりしきい値電圧が低いので、周辺回路用ＴＦＴ６０の特性がばらついたり、コンタクト抵抗が高くなっても、画素用ＴＦＴ２のマージンが拡大して安定した動作ができ、蓄積容量５への書き込みの電荷量を増やし、表示ムラを低減することができる。
【００５４】
このように、製造されたＴＦＴアレイ基板７における画素用ＴＦＴ２及び周辺回路用ＴＦＴ６０は、図１１の電流−電圧特性図に示すように、周辺回路用ＴＦＴ６０のしきい値電圧が３Ｖ程度であるのに対し、画素用ＴＦＴ２のしきい値電圧が１Ｖ程度と低い値が得られる。
【００５５】
次に、本発明に係る第２実施形態を、図１２及び図１３を参照しながら説明する。
【００５６】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、画素用ＴＦＴ２のチャネル領域５０における不純物濃度を周辺回路用ＴＦＴ６０のチャネル領域６６より高くすることで、画素用ＴＦＴ２のしきい値電圧を周辺回路用ＴＦＴ６０より低くしているのに対し、第２実施形態では、図１２に示すように、画素用ＴＦＴ８０のゲート絶縁膜の厚さを周辺回路用ＴＦＴ８１のゲート絶縁膜より薄くすることで、画素用ＴＦＴ８０のしきい値電圧を周辺回路用ＴＦＴ８１より低くしている点である。
【００５７】
すなわち、本実施形態のＴＦＴアレイ基板８２は、周辺回路用ＴＦＴ８１のゲート絶縁膜が第１ゲート絶縁層（第１の絶縁膜）８３と第２ゲート絶縁層（第２の絶縁膜）８４との２層で形成されているのに対し、画素用ＴＦＴ８０のゲート絶縁膜が第１ゲート絶縁層８３の１層のみで形成されている。したがって、本実施形態では、画素用ＴＦＴ８０のゲート絶縁膜が周辺回路用ＴＦＴ８１のゲート絶縁膜より薄いので、チャネル領域上のゲート絶縁膜の膜厚が薄いほどしきい値電圧が低くなるＴＦＴの特性から、画素用ＴＦＴ８０のしきい値電圧を周辺回路用ＴＦＴ８１より低くすることができる。
【００５８】
このＴＦＴアレイ基板８２の製造工程では、第１実施形態の製造プロセスにおける第４工程のようなしきい値電圧調整のためのイオン注入を行わずに、ゲート絶縁膜を形成する第２工程で、２度の絶縁膜形成を行い、２回目の絶縁膜形成を選択的に行う。すなわち、まず、図１３の（ａ）に示すように、半導体層８の上にプラズマＣＶＤ法により酸化シリコン膜の第１ゲート絶縁層８３を積層する。この第１ゲート絶縁層８３の厚さは、例えば３０ｎｍである。この第１ゲート絶縁層８３の形成は、表示領域及び周辺領域において同様である。さらに、図１３の（ｂ）に示すように、第１ゲート絶縁層８３上に選択的に形成したレジスト８５をマスクとしてパターン形成し、周辺回路用ＴＦＴとなる領域Ａ２を覆った状態とする。すなわち、画素用ＴＦＴ８０になる領域Ａ１は、レジスト８５で覆われていない。
【００５９】
そして、レジスト８５の無い領域の第１ゲート絶縁層８３をＨＦ系のウェットエッチングで選択的にエッチングして除去する（選択エッチング工程）。この後、レジスト８５を除去し、図１３の（ｃ）に示すように、画素用ＴＦＴ８０になる領域Ａ１の半導体層８上及び周辺回路用ＴＦＴになる領域Ａ２の第１ゲート絶縁層８３上にプラズマＣＶＤ法により酸化シリコン膜の第２ゲート絶縁層８４を形成する。この第２ゲート絶縁層８４の厚さは、例えば７０ｎｍである。すなわち、周辺回路用ＴＦＴ８１のゲート絶縁膜の厚さは、１００ｎｍとなるのに対し、画素用ＴＦＴ８０のゲート絶縁膜の厚さは、７０ｎｍとなる。このような膜厚設定の場合、周辺回路用ＴＦＴ８１のしきい値電圧は３Ｖになるのに対し、画素用ＴＦＴ８０のしきい値電圧は２Ｖになる。
【００６０】
したがって、本実施形態では、周辺回路用ＴＦＴ８１のゲート絶縁膜が第１ゲート絶縁層８３及び第２ゲート絶縁層８４の２層構造になるのに対し、画素用ＴＦＴ８０のゲート絶縁膜は第２ゲート絶縁層８４のみの１層だけで構成され、画素用ＴＦＴ８０のゲート絶縁膜を周辺回路用ＴＦＴ８１のゲート絶縁膜よりも容易にかつ高精度に薄く形成することができる。
【００６１】
次に、上記第１実施形態及び第２実施形態の変形例について説明する。なお、第１及び第２実施形態と同様の部分については説明を省略することとし、異なる部分だけを以下に説明する。
【００６２】
上記変形例は、第１実施形態と第２実施形態とを合わせた工程で製造するものである。すなわち、本変形例は、第２実施形態の第２工程と同様に２度の絶縁膜形成を行い、２回目の絶縁膜形成を選択的に行って画素用ＴＦＴのゲート絶縁膜を相対的に薄くするとともに、第１実施形態の第４工程と同様のイオン注入を行って製造される。したがって、本変形例によれば、不純物濃度の制御と薄いゲート絶縁膜との両効果で画素用ＴＦＴのしきい値を下げることができる。
【００６３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記各実施形態においてはＮＭＯＳの画素用ＴＦＴを採用したものに適用したが、ＰＭＯＳの画素用ＴＦＴを採用したものに適用しても構わない。このとき、第１実施形態では、第４工程のイオン注入においてＮ型不純物（ドナー）であるＰ+イオンを打ち込んでいるのに対し、ＰＭＯＳ画素用ＴＦＴの場合には、Ｐ型不純物（アクセプタ）として例えばＢイオンをイオン注入（注入エネルギー：１０〜５０ｋｅＶ、ドーズ量：１×１０11〜１×１０13／ｃｍ2）することにより、画素用ＴＦＴのチャネル領域における不純物濃度を高めてしきい値電圧を下げる。
【００６４】
また、上記第２実施形態では、画素用ＴＦＴのゲート絶縁膜を薄くする手段として第１ゲート絶縁層８３を選択的に除去しその上に第２ゲート絶縁層８４を形成するのに対し、予め周辺回路用ＴＦＴに合わせて厚くゲート絶縁膜を形成しておき、画素用ＴＦＴのゲート絶縁膜のみを所定の厚さまで選択的にエッチングすることにより薄くしてもよい。なお、エッチングによりゲート絶縁膜の厚さを薄くすることは、プロセス的に制御が難しい場合があるため、第２実施形態による場合の方が、高精度な膜厚のゲート絶縁膜が得られる。
【００６５】
また、上記第４工程においてレジストをマスクとしてマスキングすることで選択的なイオン注入を行うが、レジスト等のマスクを用いずにイオン注入の条件を制御して画素用ＴＦＴになる領域の半導体層に選択的に不純物を添加してもよい。例えば、周辺回路用ＴＦＴとなる領域と画素用ＴＦＴとなる領域とのゲート絶縁膜はその厚さが異なるため、イオン注入の注入エネルギーを適当に調整して注入を行うことにより、レジスト等のマスクがなくても不純物がゲート絶縁膜の厚い部分の半導体層（周辺回路用ＴＦＴとなる領域）には注入されずに周辺回路のＮチャネル及びＰチャネルの両方の部分に入らず、ゲート絶縁膜の薄い部分の半導体層（画素用ＴＦＴとなる領域）のみに入り、選択的なイオン注入が可能となる。
【００６６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、画素用薄膜トランジスタが周辺回路用薄膜トランジスタよりしきい値電圧が低いので、周辺回路のドライバーＴＦＴの特性がばらついたり、コンタクト抵抗が高くなっても、画素用ＴＦＴのマージンが拡大して安定した動作ができ、動作電圧を変えずに蓄積容量への書き込みの電荷量を増やし、表示ムラや線欠陥等の不良を低減することができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】  本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】  本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】  図３のＨ−Ｈ線矢視断面図である。
【図５】  本発明に係る第１実施形態における液晶装置を備えた電子機器の一例を示す斜視図である。
【図６】  電子機器の他の例を示す斜視図である。
【図７】  電子機器のさらに他の例を示す斜視図である。
【図８】  本発明に係る第１実施形態における液晶装置の画素用ＴＦＴ、蓄積容量及び周辺回路用ＴＦＴの製造工程を工程順に示す断面図（画素用ＴＦＴ及び蓄積容量は、図２のＡ−Ａ線矢視断面）である。
【図９】  本発明に係る第１実施形態における液晶装置の画素用ＴＦＴ及び周辺回路用ＴＦＴの要部の製造工程を示す概略的な断面図である。
【図１０】  本発明に係る第１実施形態における液晶装置の製造工程において、第４工程におけるマスクパターンを示す概略的な平面図である。
【図１１】  本発明に係る第１実施形態における液晶装置の画素用ＴＦＴ及び周辺回路用ＴＦＴの電流電圧特性を示すグラフである。
【図１２】  本発明に係る第２実施形態における液晶装置の画素用ＴＦＴ及び周辺回路用ＴＦＴを示すソース・ドレイン電極形成後の概略的な要部の断面図である。
【図１３】  本発明に係る第２実施形態における液晶装置の画素用ＴＦＴ及び周辺回路用ＴＦＴの要部の製造工程を示す概略的な断面図である。
【符号の説明】
１  画素電極
２、８０  画素用ＴＦＴ（画素用薄膜トランジスタ）
３  データ線
４  走査線
５  蓄積容量
６  容量線
７、８２  ＴＦＴアレイ基板（アクティブマトリクス基板）
８  半導体層
８ａ  Ｕ字状部
１５  対向基板
４０  液晶装置（電気光学装置）
４１  ガラス基板（基板）
４４  ゲート絶縁層（ゲート絶縁膜）
４６  下部電極
４７ａ、４７ｂ、６８、８５  レジスト（マスク）
４９、６５、６９  ソース領域
５０、６６、７０  チャネル領域
５１、６７、７１  ドレイン領域
５２  第１層間絶縁層
６０  ＮＭＯＳの周辺回路用ＴＦＴ（周辺回路用薄膜トランジスタ）
８１  ＰＭＯＳの周辺回路用ＴＦＴ
８３  第１ゲート絶縁層（第１の絶縁膜）
８４  第２ゲート絶縁層（第２の絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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