(57)【特許請求の範囲】
【請求項１】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項２】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項１に記載の露光用マスクのマスクパターン設計方法。
【数１】
0003743120.tif 000018
【請求項３】
各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めるとき、第１の被処理層の下に設けられた下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，ｊ）の値を取り込むことを特徴とする請求項１に記載の露光用マスクのマスクパターン設計方法。
【請求項４】
下地層が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）におけるパターン面積率をαS（ｉ，ｊ）とし、
第１の被処理層にパターンを形成した後の第１の被処理層に生じる段差をｈSとし、
下地層に生じた段差をｈUとしたとき、
（Ａ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化しない場合、以下の式（２）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求め、
（Ｂ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化する場合、以下の式（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めることを特徴とする請求項３に記載の露光用マスクのマスクパターン設計方法。
【数２】
0003743120.tif 000019
【請求項５】
全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項１に記載の露光用マスクのマスクパターン設計方法。
【請求項６】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長をＬとし、全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項５に記載の露光用マスクのマスクパターン設計方法。
【請求項７】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が略垂直である場合、第２の被処理層の厚さをＸ0、第２の被処理層の水平方向堆積速度をｒH、第２の被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項６に記載の露光用マスクのマスクパターン設計方法。
【数３】
0003743120.tif 000020
【請求項８】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項６に記載の露光用マスクのマスクパターン設計方法。
【数４】
0003743120.tif 000021
【請求項９】
第２の被処理層は、下層及び上層の２層構成であり、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、第２の被処理層の下層の側壁上に形成される第２の被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２の被処理層の上層の厚さをＹ2、第２の被処理層の上層の水平方向堆積速度をｒ2H、第２の被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項６に記載の露光用マスクのマスクパターン設計方法。
【数５】
0003743120.tif 000022
【請求項１０】
基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項１１】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項１０に記載の露光用マスクのマスクパターン設計方法。
【数６】
0003743120.tif 000023
【請求項１２】
全面に形成される被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項１０に記載の露光用マスクのマスクパターン設計方法。
【請求項１３】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の周囲長をＬとし、全面に形成される被処理層の厚さによって規定されるパターン面積増加量、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項１２に記載の露光用マスクのマスクパターン設計方法。
【請求項１４】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が略垂直である場合、被処理層の厚さをＸ0、被処理層の水平方向堆積速度をｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項１３に記載の露光用マスクのマスクパターン設計方法。
【数７】
0003743120.tif 000024
【請求項１５】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項１３に記載の露光用マスクのマスクパターン設計方法。
【数８】
0003743120.tif 000025
【請求項１６】
被処理層は、下層及び上層の２層構成であり、基板に形成されるパターンの上に形成される凸状の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、被処理層の下層の側壁上に形成される被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項１３に記載の露光用マスクのマスクパターン設計方法。
【数９】
0003743120.tif 000026
【請求項１７】
出発基板にパターンを形成した後、該出発基板の表面と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項１８】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項１７に記載の露光用マスクのマスクパターン設計方法。
【数１０】
0003743120.tif 000027
【請求項１９】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項２０】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項１９に記載の露光用マスクのマスクパターン設計方法。
【数１１】
0003743120.tif 000028
【請求項２１】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、
前記工程（ハ）におけるパターンの再配置の処理には、回路ブロックの大きさを増加することが含まれることを特徴とする請求項１９に記載の露光用マスクのマスクパターン設計方法。
【請求項２２】
全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項１９に記載の露光用マスクのマスクパターン設計方法。
【請求項２３】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長をＬとし、全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項２２に記載の露光用マスクのマスクパターン設計方法。
【請求項２４】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が略垂直である場合、第２の被処理層の厚さをＸ0、第２の被処理層の水平方向堆積速度をｒH、第２の被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項２３に記載の露光用マスクのマスクパターン設計方法。
【数１２】
0003743120.tif 000029
【請求項２５】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項２３に記載の露光用マスクのマスクパターン設計方法。
【数１３】
0003743120.tif 000030
【請求項２６】
第２の被処理層は、下層及び上層の２層構成であり、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、第２の被処理層の下層の側壁上に形成される第２の被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２の被処理層の上層の厚さをＹ2、第２の被処理層の上層の水平方向堆積速度をｒ2H、第２の被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項２３に記載の露光用マスクのマスクパターン設計方法。
【数１４】
0003743120.tif 000031
【請求項２７】
基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項２８】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項２７に記載の露光用マスクのマスクパターン設計方法。
【数１５】
0003743120.tif 000032
【請求項２９】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、前記工程（ハ）におけるパターンの再配置の処理には回路ブロックの大きさを増加することが含まれることを特徴とする請求項２７に記載の露光用マスクのマスクパターン設計方法。
【請求項３０】
全面に形成される被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項２７に記載の露光用マスクのマスクパターン設計方法。
【請求項３１】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の周囲長をＬとし、全面に形成される被処理層の厚さによって規定されるパターン面積増加量、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項３０に記載の露光用マスクのマスクパターン設計方法。
【請求項３２】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が略垂直である場合、被処理層の厚さをＸ0、被処理層の水平方向堆積速度をｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項３１に記載の露光用マスクのマスクパターン設計方法。
【数１６】
0003743120.tif 000033
【請求項３３】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項３１に記載の露光用マスクのマスクパターン設計方法。
【数１７】
0003743120.tif 000034
【請求項３４】
被処理層は、下層及び上層の２層構成であり、基板に形成されるパターンの上に形成される凸状の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、被処理層の下層の側壁上に形成される被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項３１に記載の露光用マスクのマスクパターン設計方法。
【数１８】
0003743120.tif 000035
【請求項３５】
出発基板にパターンを形成した後、該出発基板の表面と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成ることを特徴とする露光用マスクのマスクパターン設計方法。
【請求項３６】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項３５に記載の露光用マスクのマスクパターン設計方法。
【数１９】
0003743120.tif 000036
【請求項３７】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、
前記工程（ハ）におけるパターンの再配置の処理には、回路ブロックの大きさを増加することが含まれることを特徴とする請求項３５に記載の露光用マスクのマスクパターン設計方法。
【請求項３８】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記第１の被処理層にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項３９】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項３８に記載の半導体集積回路の作製方法。
【数２０】
0003743120.tif 000037
【請求項４０】
各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めるとき、第１の被処理層の下に設けられた下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，ｊ）の値を取り込むことを特徴とする請求項３８に記載の半導体集積回路の作製方法。
【請求項４１】
下地層が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）におけるパターン面積率をαS（ｉ，ｊ）とし、
第１の被処理層にパターンを形成した後の第１の被処理層に生じる段差をｈSとし、
下地層に生じた段差をｈUとしたとき、
（Ａ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化しない場合、以下の式（２）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求め、
（Ｂ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化する場合、以下の式（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めることを特徴とする請求項４０に記載の半導体集積回路の作製方法。
【数２１】
0003743120.tif 000038
【請求項４２】
全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項３８に記載の半導体集積回路の作製方法。
【請求項４３】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長をＬとし、全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項４２に記載の半導体集積回路の作製方法。
【請求項４４】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が略垂直である場合、第２の被処理層の厚さをＸ0、第２の被処理層の水平方向堆積速度をｒH、第２の被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項４３に記載の半導体集積回路の作製方法。
【数２２】
0003743120.tif 000039
【請求項４５】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項４３に記載の半導体集積回路の作製方法。
【数２３】
0003743120.tif 000040
【請求項４６】
第２の被処理層は、下層及び上層の２層構成であり、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、第２の被処理層の下層の側壁上に形成される第２の被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２の被処理層の上層の厚さをＹ2、第２の被処理層の上層の水平方向堆積速度をｒ2H、第２の被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項４３に記載の半導体集積回路の作製方法。
【数２４】
0003743120.tif 000041
【請求項４７】
基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記基板にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項４８】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項４７に記載の半導体集積回路の作製方法。
【数２５】
0003743120.tif 000042
【請求項４９】
全面に形成される被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項４７に記載の半導体集積回路の作製方法。
【請求項５０】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の周囲長をＬとし、全面に形成される被処理層の厚さによって規定されるパターン面積増加量、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項４９に記載の半導体集積回路の作製方法。
【請求項５１】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が略垂直である場合、被処理層の厚さをＸ0、被処理層の水平方向堆積速度をｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項５０に記載の半導体集積回路の作製方法。
【数２６】
0003743120.tif 000043
【請求項５２】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項５０に記載の半導体集積回路の作製方法。
【数２７】
0003743120.tif 000044
【請求項５３】
被処理層は、下層及び上層の２層構成であり、基板に形成されるパターンの上に形成される凸状の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、被処理層の下層の側壁上に形成される被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項５０に記載の半導体集積回路の作製方法。
【数２８】
0003743120.tif 000045
【請求項５４】
出発基板にパターンを形成した後、該出発基板の表面と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記出発基板にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項５５】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項５４に記載の半導体集積回路の作製方法。
【数２９】
0003743120.tif 000046
【請求項５６】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記第１の被処理層にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項５７】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項５６に記載の半導体集積回路の作製方法。
【数３０】
0003743120.tif 000047
【請求項５８】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、
前記工程（ハ）におけるパターンの再配置の処理には、回路ブロックの大きさを増加することが含まれることを特徴とする請求項５６に記載の半導体集積回路の作製方法。
【請求項５９】
全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項５６に記載の半導体集積回路の作製方法。
【請求項６０】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長をＬとし、全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項５９に記載の半導体集積回路の作製方法。
【請求項６１】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が略垂直である場合、第２の被処理層の厚さをＸ0、第２の被処理層の水平方向堆積速度をｒH、第２の被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項６０に記載の半導体集積回路の作製方法。
【数３１】
0003743120.tif 000048
【請求項６２】
第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項６０に記載の半導体集積回路の作製方法。
【数３２】
0003743120.tif 000049
【請求項６３】
第２の被処理層は、下層及び上層の２層構成であり、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、第２の被処理層の下層の側壁上に形成される第２の被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２の被処理層の上層の厚さをＹ2、第２の被処理層の上層の水平方向堆積速度をｒ2H、第２の被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項６０に記載の半導体集積回路の作製方法。
【数３３】
0003743120.tif 000050
【請求項６４】
基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記基板にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項６５】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項６４に記載の半導体集積回路の作製方法。
【数３４】
0003743120.tif 000051
【請求項６６】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、前記工程（ハ）におけるパターンの再配置の処理には回路ブロックの大きさを増加することが含まれることを特徴とする請求項６４に記載の半導体集積回路の作製方法。
【請求項６７】
全面に形成される被処理層の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項６４に記載の半導体集積回路の作製方法。
【請求項６８】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の周囲長をＬとし、全面に形成される被処理層の厚さによって規定されるパターン面積増加量、若しくは、基板に形成されるパターンの厚さと全面に形成される被処理層の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することを特徴とする請求項６７に記載の半導体集積回路の作製方法。
【請求項６９】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が略垂直である場合、被処理層の厚さをＸ0、被処理層の水平方向堆積速度をｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表されることを特徴とする請求項６８に記載の半導体集積回路の作製方法。
【数３５】
0003743120.tif 000052
【請求項７０】
基板に形成されるパターンの上に形成される凸状の被処理層の部分の側壁が水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表されることを特徴とする請求項６８に記載の半導体集積回路の作製方法。
【数３６】
0003743120.tif 000053
【請求項７１】
被処理層は、下層及び上層の２層構成であり、基板に形成されるパターンの上に形成される凸状の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、被処理層の下層の側壁上に形成される被処理層の上層の部分の表面も水平方向に対して角度θ傾いている場合、基板に形成されるパターンの厚さをｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、被処理層の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表されることを特徴とする請求項６８に記載の半導体集積回路の作製方法。
【数３７】
0003743120.tif 000054
【請求項７２】
出発基板にパターンを形成した後、該出発基板の表面と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法であって、
該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成るマスクパターンの設計方法に基づき設計し、
かかる設計方法に基づき作製された露光用マスクを用いて前記出発基板にパターンを形成することを特徴とする半導体集積回路の作製方法。
【請求項７３】
パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることを特徴とする請求項７２に記載の半導体集積回路の作製方法。
【数３８】
0003743120.tif 000055
【請求項７４】
マスクパターンにおけるパターンは、複数の回路ブロックのいずれかに属し、
前記工程（ハ）におけるパターンの再配置の処理には、回路ブロックの大きさを増加することが含まれることを特徴とする請求項７２に記載の半導体集積回路の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、露光用マスクのマスクパターン設計方法、並びに、かかる露光用マスクのマスクパターン設計方法に基づき作製された露光用マスクを用いた半導体集積回路の作製方法に関する。
【０００２】
【従来の技術】
半導体集積回路の設計においては、通常、回路全体を扱い易いサイズの部分回路の組み合わせとする手法が採用されており、かかる部分回路は回路ブロックと呼ばれている。そして、半導体集積回路を構成するパターンは、概ね、いずれかの回路ブロックに属する。従来の露光用マスクのマスクパターン設計方法においては、予め設計された回路ブロックを、チップ面積が最小となるように自動的に配置する。ところで、このような回路ブロックの自動配置においては、回路ブロック間の距離を可能な限り短くするというアルゴリズムが採用されている。ところで、１チップ内には、通常、パターンが多数存在する回路ブロックとパターンが少ない回路ブロックとが混在しており、チップを所定の大きさの碁盤目状のメッシュに区切り、各メッシュにおけるパターン面積率α’を求めたとき、パターン面積率α’に大きな変動が生じている。
【０００３】
半導体集積回路の高集積化に対処するための技術の１つとして、半導体集積回路の作製の際、平坦化処理が行われている。かかる平坦化処理技術の１つに、ケミカル・メカニカル・ポリッシュ法（化学的機械的研磨法。以下、単にＣＭＰ法と呼ぶ場合がある）を挙げることができる。このＣＭＰ法にて用いられる研磨装置の概念図を、図１１に示す。この研磨装置は、研磨プレート、基板保持台、研磨剤スラリー供給系から成る。研磨プレートは、回転する研磨プレート回転軸に支承され、その表面には研磨パッドが備えられている。基板保持台は、研磨プレートの上方に配置され、基板保持台回転軸に支承されている。例えば基板を研磨する場合、基板を基板保持台に載置する。基板保持台回転軸は、基板保持台を研磨パッドの方向に押す研磨圧力調整機構（図示せず）に取り付けられている。そして、研磨剤を含んだ研磨剤スラリーを、研磨剤スラリー供給系から研磨パッドに供給しながら、研磨プレートを回転させる。同時に基板保持台に載置された基板を回転させながら、研磨圧力調整機構によって、研磨パッドに対する基板の研磨圧力を調整する。こうして、基板の表面を研磨することができる。
【０００４】
【発明が解決しようとする課題】
従来のＣＭＰ法の概要を、図１７を参照して、以下、説明する。図１７の（Ａ）の模式的な一部断面図に示すように、先ず、例えば下地絶縁層から成る下地層１０の上に、例えば不純物がドーピングされた多結晶シリコンから成る第１の被処理層１１を形成する。次いで、リソグラフィ技術及びエッチング技術に基づき、第１の被処理層１１にパターンを形成する（図１７の（Ｂ）参照）。尚、パターニングされた第１の被処理層の部分を参照番号１２で表す。次いで、全面に第２の被処理層１４（例えば、絶縁層）を形成する（図１７の（Ｃ）参照）。そして、この第２の被処理層１４をＣＭＰ法にて平坦化するが、パターニングされた第１の被処理層１２におけるパターン面積率α’に大きな変動が生じていると、以下の問題が生じる。即ち、パターン面積率α’の高い第１の被処理層１２の上方の第２の被処理層１４よりも、パターン面積率α’の低い第１の被処理層１２の上方の第２の被処理層１４の方が、より一層研磨される（図１７の（Ｄ）参照）。尚、このような現象は、ディッシングと呼ばれる。その結果、第２の被処理層１４の平坦化処理が困難となる。
【０００５】
このような問題を解決するための方法が、例えば、S. Deleonibus, et at., Extended Abstract of the 1996 International Conference on Solid State Device and Materials, YOKOHAMA, pp836-838 に提案されている。図１８の（Ａ）及び（Ｂ）に模式的な一部断面図を示すように、パターン面積率α’の高い第１の被処理層１２とパターン面積率α’の低い第１の被処理層１２が混在している状態を想定する。尚、パターン面積率α’の高い第１の被処理層１２を、１つの矩形で模式的に表した。そして、この方法においては、第２の被処理層１４上にレジスト材料４０を形成する（図１８の（Ｃ）参照）。そして、リソグラフィ技術に基づき、パターン面積率α’の高い第１の被処理層１２の上の第２の被処理層１４がレジスト材料４０で被覆されないように、レジスト材料４０をパターニングする（図１９の（Ａ）参照）。次に、かかるパターニングされたレジスト材料４０をマスクとして、第２の被処理層１４を厚さ方向に部分的にエッチングする（図１９の（Ｂ）参照）。そして、レジスト材料４０を除去した後、残された第２の被処理層１４に対してＣＭＰ法を施す。
【０００６】
これによって、パターニングされた第１の被処理層１２におけるパターン面積率α’の大小に依存することなく、第２の被処理層１４の平坦化処理を行うことが可能となる。しかしながら、この方法にあっては、レジスト材料４０のパターニング工程、第２の被処理層１４のエッチング工程が必要とされ、ＣＭＰ工程全体としての工程が増加するだけでなく、第２の被処理層１４を厚さ方向に部分的にエッチングする際の深さの制御が困難であるという問題がある。また、半導体集積回路の作製コストの増加や歩留まり低下を招くといった問題もある。
【０００７】
従って、本発明の目的は、第１の被処理層若しくは基板に形成されたパターン面積率の大小に依存することなく、第２の被処理層若しくは被処理層の平坦化処理を行うことを可能とし、且つ、ＣＭＰ法における処理工程の増加を必要としない、露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る露光用マスクのマスクパターン設計方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。また、上記の目的を達成するための本発明の第２の態様に係る露光用マスクのマスクパターン設計方法は、基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。更には、上記の目的を達成するための本発明の第３の態様に係る露光用マスクのマスクパターン設計方法は、出発基板にパターンを形成した後、該出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。
【０００９】
そして、これらの第１、第２若しくは第３の態様に係る露光用マスクのマスクパターン設計方法は、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成ることを特徴とする。
【００１０】
上記の目的を達成するための本発明の第４の態様に係る露光用マスクのマスクパターン設計方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。また、上記の目的を達成するための本発明の第５の態様に係る露光用マスクのマスクパターン設計方法は、基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。更には、上記の目的を達成するための本発明の第６の態様に係る露光用マスクのマスクパターン設計方法は、出発基板にパターンを形成した後、該出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。
【００１１】
そして、これらの第４、第５若しくは第６の態様に係る露光用マスクのマスクパターン設計方法は、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成ることを特徴とする。
【００１２】
上記の目的を達成するための本発明の第１の態様に係る半導体集積回路の作製方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。また、上記の目的を達成するための本発明の第２の態様に係る半導体集積回路の作製方法は、基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。更に、上記の目的を達成するための本発明の第３の態様に係る半導体集積回路の作製方法は、出発基板にパターンを形成した後、該出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。
【００１３】
そして、これらの本発明の第１、第２若しくは第３の態様に係る半導体集積回路の作製方法においては、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成るマスクパターンの設計方法に基づき設計する。そして、かかる設計方法に基づき作製された露光用マスクを用いて、本発明の第１の態様に係る半導体集積回路の作製方法においては前記第１の被処理層に、また、本発明の第２の態様に係る半導体集積回路の作製方法においては前記基板に、更には、本発明の第３の態様に係る半導体集積回路の作製方法においては前記出発基板に、パターンを形成することを特徴とする。
【００１４】
上記の目的を達成するための本発明の第４の態様に係る半導体集積回路の作製方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。また、上記の目的を達成するための本発明の第５の態様に係る半導体集積回路の作製方法は、基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。更に、上記の目的を達成するための本発明の第６の態様に係る半導体集積回路の作製方法は、出発基板にパターンを形成した後、該出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法である。
【００１５】
そして、これらの本発明の第４、第５若しくは第６の態様に係る半導体集積回路の作製方法においては、該パターンの形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する工程、
から成るマスクパターンの設計方法に基づき設計する。そして、かかる設計方法に基づき作製された露光用マスクを用いて、本発明の第４の態様に係る半導体集積回路の作製方法においては前記第１の被処理層に、また、本発明の第５の態様に係る半導体集積回路の作製方法においては前記基板に、更には、本発明の第６の態様に係る半導体集積回路の作製方法においては前記出発基板に、パターンを形成することを特徴とする。
【００１６】
本発明の第１〜第６の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１〜第６の態様に係る半導体集積回路の作製方法においては、パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めることが好ましい。尚、式（１−１）中のＱの値は０以上の任意の値とすることができるが、１０程度の値とすることが好ましい。式（１−１）に示すようにαq+1（ｉ，ｊ）の値をスムージングする（平均化処理する）ことによって、より一層正確なβ（ｉ、ｊ）の値を得ることができる。
【００１７】
【数３９】
0003743120.tif 000002
【００１８】
本発明の第１の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１の態様に係る半導体集積回路の作製方法においては、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めるとき、下地層が存在し、且つ、下地層にパターンが形成されている場合には、第１の被処理層の下に設けられた下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，ｊ）の値を取り込むことが好ましい。この場合、下地層が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）におけるパターン面積率をαS（ｉ，ｊ）とし、第１の被処理層にパターンを形成した後の第１の被処理層に生じる段差をｈSとし、下地層に生じた段差をｈUとしたとき、
（Ａ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化しない場合、以下の式（２）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求め、
（Ｂ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化する場合、以下の式（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めることが望ましい。
【００１９】
【数４０】
α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ）  （２）
α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ）  （３）
【００２０】
本発明の第４、第５若しくは第６の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第４、第５若しくは第６の態様に係る半導体集積回路の作製方法においては、マスクパターンにおけるパターンは、回路ブロックと回路ブロックとを結ぶパターンを除き、複数の回路ブロックのいずれかに属しており、前記工程（ハ）におけるパターンの再配置の処理には、回路ブロックの大きさを増加する（回路ブロックの外形寸法を増加する）ことが含まれることが望ましい。尚、回路ブロックの大きさを増加させる際、大きなパターン面積率平均値β（ｉ，ｊ）を含む回路ブロックの大きさを増加させる場合には、回路ブロック内のパターンはそのままとし、回路ブロックの大きさを増加させた領域にはパターンを何ら配さない。あるいは又、回路ブロックの大きさを増加させた領域にてパターンを再配置してもよい。一方、小さなパターン面積率平均値β（ｉ，ｊ）を含む回路ブロックの大きさを増加させる場合には、回路ブロック内のパターンはそのままとし、回路ブロックの大きさを増加させた領域にダミーパターンを配すことが好ましいが、パターンの再配置及びダミーパターンの配置を行ってもよい。尚、パターン面積率α0（ｉ，ｊ）が０のメッシュ（ｉ，ｊ）が回路ブロックに属さない場合には、可能ならば、かかるメッシュ（ｉ，ｊ）内の全てにダミーパターンを配すことが好ましい。
【００２１】
本発明の第１若しくは第４の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１若しくは第４の態様に係る半導体集積回路の作製方法における（第１の被処理層）／（第２の被処理層）の組み合わせとして、例えば、（不純物がドーピングされた多結晶シリコン層）／（絶縁層）、（アルミニウム系合金、タングステン、銅、銀等の金属層）／（絶縁層）、（タングステンシリサイドやチタンシリサイド等の金属化合物層）／（絶縁層）、（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層の積層構造）／（絶縁層）、（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層と絶縁膜の積層構造）／（絶縁層）の組み合わせを例示することができる。あるいは又、（絶縁層）／（不純物がドーピングされた多結晶シリコン層）、（絶縁層）／（アルミニウム系合金、タングステン、銅、銀等の金属層）、（絶縁層）／（タングステンシリサイドやチタンシリサイド等の金属化合物層）、（絶縁層）／（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層の積層構造）、（絶縁層）／（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層と絶縁膜の積層構造）の組み合わせを例示することができる。
【００２２】
一方、本発明の第２若しくは第５の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第２若しくは第５の態様に係る半導体集積回路の作製方法における被処理層として、絶縁層を例示することができる。ここで、絶縁層として、ＳｉＯ2、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれらの絶縁材料を積層したもの挙げることができる。尚、基板上にＣＭＰストッパ層を設け、かかるＣＭＰストッパ層及び基板をパターニングする形態も、本発明の第２若しくは第５の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第２若しくは第５の態様に係る半導体集積回路の作製方法に包含される。ＣＭＰストッパ層は、被処理層との間に研磨選択比がある材料から形成すればよく、例えば、ＳｉＮ層、ＢＮ層、ＳｉＮ層と多結晶シリコン層の積層構造を例示することができる。
【００２３】
尚、本発明の第１〜第６の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１〜第６の態様に係る半導体集積回路の作製方法において、「マスクパターン」とは、露光用マスクに形成すべき１チップ分のパターンを意味する。また、メッシュの大きさとしては、例えば、マスクパターンを１００×１００個のメッシュに区切る大きさを例示することができるが、かかる大きさに限定されるものではない。尚、通常、露光用マスクによって、１枚のウエハに複数のチップが作製される。
【００２４】
また、本発明の第１、第２若しくは第３の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１、第２若しくは第３の態様に係る半導体集積回路の作製方法における「ダミーパターン」とは、半導体集積回路の回路を構成しないパターンを意味する。尚、パターン面積率平均値β（ｉ，ｊ）における規定の値としては、例えば０．８を挙げることができるが、かかる値に限定するものではなく、設計すべきマスクパターンに応じて適宜決定すればよい。ここで、ダミーパターンを配すべきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）が０である場合には、かかるメッシュ（ｉ，ｊ）の全体にダミーパターンを配置すればよく、この場合には、ダミーパターン配置後のパターン面積率α0（ｉ，ｊ）は１となる。一方、ダミーパターンを配すべきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）が０以外の値である場合には、かかるメッシュ（ｉ，ｊ）においては、パターンとダミーパターンとが重ならないように、パターンとダミーパターンとの間に、例えば５μｍの隙間を持たせてダミーパターンを配すればよい。尚、このような隙間が得られない場合、あるいは又、配すべきダミーパターンの大きさが小さすぎる場合（例えば、最小設計サイズの２倍程度の大きさ以下の場合）には、ダミーパターンを配する必要はない。
【００２５】
尚、本発明の第１、第２若しくは第３の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１、第２若しくは第３の態様に係る半導体集積回路の作製方法においては、ダミーパターンを配した後、再び工程（イ）、（ロ）及び（ハ）を繰り返してもよい。
【００２６】
本発明の第４、第５若しくは第６の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第４、第５若しくは第６の態様に係る半導体集積回路の作製方法においては、マスクパターンにおけるパターンの再配置を行った後、工程（イ）、（ロ）及び（ハ）を繰り返すことが好ましい。即ち、パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるように、具体的には、α0（ｉ，ｊ）及びβ（ｉ，ｊ）の再計算を行い、例えばパターン面積率平均値β（ｉ，ｊ）のばらつきが一定の値に収束した時点で、マスクパターンにおけるパターンの再配置を完了させることが好ましい。尚、パターンの再配置の処理に回路ブロックの大きさを増加する（回路ブロックの外形寸法を増加する）ことが含まれる場合には、回路ブロックの大きさの増加の単位をメッシュの大きさの整数倍、あるいは、整数分の一とすることが、計算の簡略化の面から好ましい。
【００２７】
本発明の第１、第２若しくは第３の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１、第２若しくは第３の態様に係る半導体集積回路の作製方法におけるマスクパターンの設計方法を実行した後、本発明の第４，第５若しくは第６の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第４、第５若しくは第６の態様に係る半導体集積回路の作製方法を実行することもできる。
【００２８】
本発明の第１若しくは第４の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１若しくは第４の態様に係る半導体集積回路の作製方法において、第２の被処理層を形成する際、また、本発明の第２若しくは第５の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第２若しくは第５の態様に係る半導体集積回路の作製方法において、被処理層を形成する際、第２の被処理層若しくは被処理層（以下、第２の被処理層（被処理層）と表記する場合がある）をＣＶＤ法にて形成することが好ましい。この場合、表面反応によって成膜が行われるＣＶＤ法（コンフォーマルＣＶＤ法）及び高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、第１の被処理層若しくは基板（以下、第１の被処理層（基板）と表記する場合がある）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の垂直方向の断面形状が相違する。
【００２９】
即ち、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、第１の被処理層（基板）の全ての表面で成膜が行われ、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の幅は、第１の被処理層（基板）に形成されたパターンの幅の例えば２〜２．６倍程度広くなる。また、高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、一般に、高密度プラズマＣＶＤ法においては第２の被処理層（被処理層）の堆積とスパッタエッチングとが同時に進行し、プラズマ粒子に加えられるバイアスによって第２の被処理層（被処理層）の表面が削られる速度と第２の被処理層（被処理層）が堆積する速度とのバランスが保たれる。そして、第２の被処理層（被処理層）の堆積が進行するに従い、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁が削れらて後退する。それ故、凸状の第２の被処理層（被処理層）の部分の幅は、第１の被処理層（基板）に形成されたパターンの幅よりも狭くなる。即ち、いずれのＣＶＤ法を採用する場合にあっても、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）の見掛けの値が変化する。
【００３０】
従って、本発明の第１、第２、第４若しくは第５の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１、第２、第４若しくは第５の態様に係る半導体集積回路の作製方法においては、第２の被処理層（被処理層）の堆積方法として如何なるＣＶＤ法を採用するかに依存するが、全面に形成される第２の被処理層（被処理層）の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層（基板）に形成されるパターンの厚さと全面に形成される第２の被処理層（被処理層）の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することが好ましい。これによって、一層現実に近い補正されたパターン面積率α0（ｉ，ｊ）を得ることができる。尚、この場合、第１の被処理層（基板）に形成されるパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の周囲長をＬとし、全面に形成される第２の被処理層（被処理層）の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層（基板）に形成されるパターンの厚さと全面に形成される第２の被処理層（被処理層）の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳは、ΔＳ＝Ｉ×Ｌで表すことができる。そして、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する。
【００３１】
表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁は略垂直となる。即ち、第２の被処理層（被処理層）のかかる部分の垂直方向の断面形状はコンフォーマルなものとなる。従って、第１の被処理層（基板）に形成されるパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁が略垂直である場合、第２の被処理層（被処理層）の厚さをＸ0、第２の被処理層（被処理層）の水平方向堆積速度をｒH、第２の被処理層（被処理層）の垂直方向堆積速度をｒVとしたとき、パターン面積増加割合Ｉは以下の式（４）で表すことができる。尚、第２の被処理層（被処理層）が複数層から構成され、表面反応によって成膜が行われるＣＶＤ法にて各層が成膜される場合には、各層におけるパターン面積増加割合Ｉを式（４）から求め、得られた各層におけるパターン面積増加割合Ｉを合計すればよい。
【００３２】
【数４１】
Ｉ＝Ｘ0×（ｒH／ｒV）  （４）
【００３３】
一方、高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁が水平方向に対して角度θだけ傾く。従って、第１の被処理層（基板）に形成されるパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁が水平方向に対して角度θ傾いている場合、第１の被処理層（基板）に形成されるパターンの厚さをｈ0、第２の被処理層（被処理層）の厚さをＸ0としたとき、パターン面積増加割合Ｉは以下の式（５）で表すことができる。尚、第２の被処理層（被処理層）が複数層から構成され、各層が高密度プラズマＣＶＤ法にて成膜される場合には、各層におけるパターン面積増加割合Ｉを式（５）から求め、得られた各層におけるパターン面積増加割合Ｉを合計すればよい。
【００３４】
【数４２】
Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２    （５）
【００３５】
また、第２の被処理層（被処理層）が、下層及び上層の２層構成であり、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の下層の部分の側壁が水平方向に対して角度θ傾いており（即ち、高密度プラズマＣＶＤ法にて形成されており）、第２の被処理層（被処理層）の下層の側壁上に形成された第２の被処理層（被処理層）の上層の部分の表面も水平方向に対して角度θ傾いている（即ち、表面反応によって成膜が行われるＣＶＤ法にて形成されている）場合、第１の被処理層（基板）に形成されるパターンの厚さをｈ0、第２の被処理層（被処理層）の下層の厚さをＹ1、第２の被処理層（被処理層）の上層の厚さをＹ2、第２の被処理層（被処理層）の上層の水平方向堆積速度をｒ2H、第２の被処理層（被処理層）の上層の該部分における法線方向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉは以下の式（６）で表すことができる。尚、上層が更に複数の層から構成されている場合には、式（６）の右辺第２項を各層毎に求め、加算することでＩの値を求めることができる。第２の被処理層（被処理層）の上層は、表面反応によって成膜が行われるＣＶＤ法以外にも、例えば、第２の被処理層（被処理層）の下層を形成した高密度プラズマＣＶＤ装置を用い、スパッタレートを減少させ且つ堆積レートを増加させるような、表面反応を生じさせるＣＶＤ条件に切り替えることによっても形成することができる。
【００３６】
【数４３】
0003743120.tif 000003
【００３７】
各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する際、パターン面積増加量ΔＳに依っては、パターン面積増加量ΔＳを考慮したパターンが隣接するパターンと重なり合う場合が生じる。即ち、あるパターンにおいて、このパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の周囲長Ｌを規定する境界線が、隣接するパターンの上に形成される凸状の第２の被処理層（被処理層）の部分内に侵入する場合がある。このような場合には、隣接する複数のパターンを１つのパターンとみなす処理を行えばよい。
【００３８】
本発明の露光用マスクのマスクパターン設計方法若しくは半導体集積回路の作製方法においては、メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内におけるパターン面積率平均値β（ｉ，ｊ）を求め、このパターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配し、あるいは又、このパターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを、例えば回路ブロック単位で再配置する。その結果、第１の被処理層、基板若しくは出発基板に形成されるパターン面積率α’の均一化を図ることが可能となり、第２の被処理層、被処理層、若しくは出発基板の平坦化処理を均一に且つ確実に行うことが可能となる。また、ＣＭＰ法における処理工程の増加を招くこともない。
【００３９】
尚、メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）の均一化を目指した場合には、メッシュサイズを例えば１００μｍ×１００μｍ程度まで細かくすると、所望の規格を有するパターンの形成が困難となったり、パターンそれ自体を適切に配置することが困難となるといった問題が生じる。然るに、本発明においては、パターン面積率α0（ｉ，ｊ）及び、メッシュ（ｉ，ｊ）の周囲（例えば２ｍｍ×２ｍｍの領域）のメッシュのパターン面積率に基づくパターン面積率平均値β（ｉ，ｊ）という概念を導入しているので、このような問題の発生を回避することができる。即ち、メッシュサイズを細かくしたいという要望と、メッシュ（ｉ，ｊ）の周囲の影響を反映させたいという要望の双方を、本発明においては両立させることができる。
【００４０】
また、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）に対して補正を行えば、一層現実に近いパターン面積率α0（ｉ，ｊ）を得ることができる。
【００４１】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明するが、その前に、先ず、本発明の背景を説明する。
【００４２】
図１０の（Ａ）に示すように、下地層１０上にパターニングされた第１の被処理層１２（厚さｈ0）が形成され、全面に厚さＸ0の第２の被処理層１４が形成されているとする。第１の被処理層１２の上の第２の被処理層１４Ａの表面の高さは（ｈ0＋Ｘ0）であり、下地層１０上の第２の被処理層１４Ｂの表面の高さはＸ0である。尚、高さの基準は下地層１０の表面であり、以下においても同様である。そして、図１０の（Ｂ）に示すように、研磨によって第２の被処理層１４が研磨され、第１の被処理層１２の上の第２の被処理層１４Ａの表面の高さがＸ1、下地層１０上の第２の被処理層１４Ｂの表面の高さがＸ2となっている状態を想定する。また、研磨装置における研磨パッドから、第２の被処理層１４Ａに圧力Ｐ1が加えられ、第２の被処理層１４Ｂに圧力Ｐ2が加えられていると想定する。尚、圧力Ｐ1及びＰ2は研磨時間ｔの関数であり、本来、Ｐ1（ｔ）及びＰ2（ｔ）と記載すべきであるが、便宜上、Ｐ1及びＰ2と表記する。研磨に関する基本的な理論としてはプレストン（Preston）の法則がある。この法則は、研磨レートは単位面積・時間当たりの摩擦仕事量に比例するという仮定に基づく法則である。基板の被研磨面と研磨プレートの相対速度をｖ、圧力をＰ（研磨中は、研磨時間ｔに関係なく一定の値）、研磨される膜である第２の被処理層１４の表面の研磨残り高さをＸとしたとき、研磨レートは、以下の式（７）で表すことができる。尚、「ｃ」は定数である。
【００４３】
【数４４】
−ｄＸ／ｄｔ＝ｃｖＰ    （７）
【００４４】
ここで、パターニングされた第１の被処理層１２の面積をＳ1、下地層１０上に形成された第２の被処理層１４の部分の面積をＳ2とし、全体に加わる圧力の平均値をＰとしたとき、力の釣り合いから式（８）が導かれる。また、式（８）を変形すると式（９）が得られる。
【００４５】
【数４５】
Ｓ1Ｐ1＋Ｓ2Ｐ2＝（Ｓ1＋Ｓ2）Ｐ    （８）
ｋＰ1＋（１−ｋ）Ｐ2＝Ｐ    （９）
【００４６】
尚、式（９）中、ｋ＝Ｓ1／（Ｓ1＋Ｓ2）である。ところで、研磨パッドは、第２の被処理層１４の相当の面積に亙って第２の被処理層１４と接触している。従って、ｋの値を、マスクパターンのメッシュ（ｉ，ｊ）に関するパターン面積率平均値β（ｉ，ｊ）で置き換えることができる。従って、式（９）は更に以下の式（１０）のとおりに変形することができる。尚、以下の式中では、パターン面積率平均値β（ｉ，ｊ）を、便宜上、βijと表現する。
【００４７】
【数４６】
βijＰ1＋（１−βij）Ｐ2＝Ｐ    （１０）
【００４８】
ここで、研磨パッドのヤング率をＥ、厚さをＴとしたとき、Ｐ1及びＰ2の関係は以下の式（１１）のとおりとなる。
【００４９】
【数４７】
Ｐ1−Ｐ2＝（Ｅ／Ｔ）（Ｘ1−Ｘ2）    （１１）
【００５０】
ここで、第１の被処理層１２の上の第２の被処理層１４Ａ及び下地層１０上の第２の被処理層１４Ｂの表面の研磨残り高さＸ1及びＸ2のそれぞれに式（７）を適用すると、以下の式（１２−１）及び式（１２−２）が成り立つ。
【００５１】
【数４８】
−ｄＸ1／ｄｔ＝ｃｖＰ1    （１２−１）
−ｄＸ2／ｄｔ＝ｃｖＰ2    （１２−２）
【００５２】
式（１０）及び式（１１）からＰ1及びＰ2をＸ1及びＸ2の関数として求め、次いで、これらのＰ1及びＰ2を式（１２−１）及び式（１２−２）に代入すると、同次でない連立線形微分方程式が得られる。かかる同次でない連立線形微分方程式を解くと、以下の式（１３−１）及び式（１３−２）が求まる。
【００５３】
【数４９】
0003743120.tif 000004
【００５４】
マスクパターンのメッシュ（ｉ，ｊ）に対応する第２の被処理層１４の部分の表面の下地層１０の表面からの高さＨ（ｉ，ｊ）は、以下の式（１４）で表すことができる。尚、マスクパターンにおけるパターン面積率α0（ｉ，ｊ）を、便宜上、αijと表現する。
【００５５】
【数５０】
Ｈ（ｉ，ｊ）＝αijＸ1＋（１−αij）Ｘ2    （１４）
【００５６】
式（１４）と式（１３−１）、式（１３−２）から、以下の式（１５）が求まる。更に、式（１５）を変形すると、式（１６）を得ることができる。
【００５７】
【数５１】
0003743120.tif 000005
【００５８】
【数５２】
0003743120.tif 000006
【００５９】
第２の被処理層１４の研磨を開始する時点（ｔ＝０）におけるＨ（ｉ，ｊ）の値ＨSTART（ｉ，ｊ）は、式（１６）から以下の式（１７−１）のとおりとなる。一方、第２の被処理層１４の研磨が完了した時点（ｔ＝ｔ’）におけるＨ（ｉ，ｊ）の値ＨEND（ｉ，ｊ）は、式（１６）から以下の式（１７−２）のように近似することができる。
【００６０】
【数５３】
ＨSTART（ｉ，ｊ）＝Ｘ0＋αijｈ0    （１７−１）
ＨEND（ｉ，ｊ）  ≒Ｘ0−ｃｖＰｔ’＋βijｈ0    （１７−２）
【００６１】
式（１７−１）及び式（１７−２）から、第２の被処理層１４の研磨が完了した時点における第２の被処理層１４の表面の高さＨEND（ｉ，ｊ）は、パターン面積率平均値β（ｉ，ｊ）に依存することが判る。従って、露光用マスクのマスクパターン設計時、パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配し、あるいは又、パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置することによって、第１の被処理層、基板若しくは出発基板に形成されるパターン面積率の均一化を図ることが可能となり、第２の被処理層、被処理層若しくは出発基板の平坦化処理を均一に且つ確実に行うことが可能となる。
【００６２】
（実施の形態１）
実施の形態１は、本発明の第１の態様、第２の態様若しくは第３の態様に係る露光用マスクのマスクパターン設計方法に関する。即ち、実施の形態１は、▲１▼基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、あるいは又、▲２▼基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、あるいは又、▲３▼出発基板にパターンを形成した後、該出発基板の表面と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、これらのパターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法に関する。
【００６３】
実施の形態１においては、碁盤目状のメッシュの所定の大きさを１００μｍ×１００μｍとした。また、パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めた。但し、式（１−１）におけるｍの値として１０を採用し、Ｑの値として９を採用した。即ち、メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域の大きさは、２１００μｍ×２１００μｍである。言い換えれば、メッシュ（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ内のパターン面積率の平均値として、パターン面積率平均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の値のスムージング（平均化処理）を１０回行った。通常、露光用マスクによって１枚のウエハに複数のチップが作製されるので、式（１−１）におけるメッシュ（ｉ＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領域から逸脱するときには、隣接する１チップのマスクパターンの領域における対応するパターン面積率α0を用いればよい。また、パターン面積率平均値β（ｉ，ｊ）における規定の値β0として、０．９を採用した。尚、β0の値として、［β（ｉ，ｊ）の最大値］−０．１といった値を採用してもよい。β0の値としてこのような値を採用した場合、ダミーパターンを配した後、β0の値が変化するので、再び工程（イ）、（ロ）及び（ハ）を繰り返すことが好ましく、ダミーパターンの配置を一層最適化することができる。
【００６４】
【数５４】
0003743120.tif 000007
【００６５】
実施の形態１の露光用マスクのマスクパターン設計方法の各工程の流れ図を図２に示す。実施の形態１においては、先ず、予め設計された回路ブロックを、チップ面積が最小となるように、公知のアルゴリズムを用いて自動的に配置する。即ち、回路ブロック間の距離を可能な限り短くし、１チップの面積を最小化する。こうして得られた回路ブロックの配置状態を、模式的に図１の（Ａ）に示す。この状態では、パターンが多数存在する回路ブロックと、パターンが少ない回路ブロックとが混在している。従って、このようなパターンを得るためのマスクパターンを所定の大きさ（１００μｍ×１００μｍ）の碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めると、パターン面積率α0（ｉ，ｊ）に大きな変動が生じている。尚、図１において、太線で囲まれた矩形の領域が回路ブロックを示し、回路ブロック内のパターン面積率が高い回路ブロック程、細かいハッチングを付した。また、縦線及び横線で囲まれた正方形の領域はメッシュを表す。
【００６６】
式（１−１）及び式（１−２）に基づき、パターン面積率平均値β（ｉ，ｊ）を求め、β（ｉ，ｊ）＜０．９（＝β0）であるメッシュ（ｉ，ｊ）にダミーパターンを配した状態を、図１の（Ｂ）に模式的に示す。尚、図１の（Ｂ）において、ダミーパターンを黒く塗りつぶした。
【００６７】
こうして設計されたマスクパターンに基づき、公知の方法にて露光用マスクを作製すればよい。かかる設計方法に基づき作製された露光用マスクを用いて、第１の被処理層（若しくは基板、若しくは出発基板）にパターンを形成すれば、チップ全体で見た場合、第１の被処理層（若しくは基板、若しくは出発基板）に形成されたパターンのパターン面積率α’のばらつきが小さくなる。それ故、全面に第２の被処理層（若しくは被処理層）を形成した後、あるいは又、２枚の基板を張り合わせた後、この第２の被処理層（若しくは被処理層、若しくは出発基板）をＣＭＰ法にて平坦化して半導体集積回路を作製するとき、第２の被処理層（若しくは被処理層、若しくは出発基板）の平坦化処理を確実に且つ均一に行うことができる。
【００６８】
（実施の形態２）
実施の形態２は、本発明の第１の態様に係る半導体集積回路の作製方法に関する。即ち、実施の形態２においては、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いて、基板の上に形成された第１の被処理層にパターンを形成する。次いで、全面に第２の被処理層を形成した後、この第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する。以下、図３を参照して、実施の形態２の半導体集積回路の作製方法を説明する。
【００６９】
図３の（Ａ）の模式的な一部断面図に示すように、先ず、例えばＳｉＯ2から成る平坦化された下地層１０の上に、例えば不純物がドーピングされた多結晶シリコンから成る第１の被処理層１１をＣＶＤ法にて形成する。次いで、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いたリソグラフィ技術、及びエッチング技術に基づき、第１の被処理層１１にパターンを形成する（図３の（Ｂ）参照）。尚、パターニングされた第１の被処理層の部分を参照番号１２で表す。パターニングされた第１の被処理層１２には、パターンのパターン面積率α’が高い領域、及び低い領域が存在する。露光用マスクにはダミーパターンが形成されているので、第１の被処理層から成るダミーパターン１３も同時に形成される。尚、パターニングされた第１の被処理層１２は、例えば、配線として機能する。
【００７０】
次いで、全面に第２の被処理層１４（例えば、ＳｉＯ2から成る絶縁層）をＣＶＤ法にて形成する（図３の（Ｃ）参照）。そして、例えば図１１に示した研磨装置を用いて、この第２の被処理層１４をＣＭＰ法にて平坦化する（図３の（Ｄ）参照）。パターニングされた第１の被処理層１２におけるパターン面積率α’に大きな変動が生じていても、ダミーパターン１３が形成されているので、第２の被処理層１４を均一に研磨することができる。その結果、所謂ディッシングが発生することを効果的に防止することができ、平坦化された第２の被処理層１４を容易に且つ確実に得ることができる。
【００７１】
（実施の形態３）
実施の形態３は実施の形態２の変形である。実施の形態２においては、図３の（Ｄ）に示したように、パターニングされた第１の被処理層１２の上に第２の被処理層が残されている。一方、実施の形態３においては、パターニングされた第１の被処理層１２の上には第２の被処理層が残されない。このような実施の形態３の半導体集積回路の作製方法により、例えば埋め込み配線を形成することができる。以下、図４を参照して、実施の形態３の半導体集積回路の作製方法を説明する。
【００７２】
図４の（Ａ）の模式的な一部断面図に示すように、先ず、例えばＳｉＯ2から成る平坦化された下地層（図示せず）の上に、例えばＳｉＯ2から成る第１の被処理層１１をＣＶＤ法にて形成する。次いで、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いたリソグラフィ技術、及びエッチング技術に基づき、第１の被処理層１１にパターンを形成する（図４の（Ｂ）参照）。このパターンは、例えば第１の被処理層１１に形成された凹部（溝部）である。露光用マスクにはダミーパターンが形成されているので、第１の被処理層から成るダミーパターン１３も同時に形成される。
【００７３】
次いで、全面に第２の被処理層１４（例えば、金属配線材料層）を、例えばＣＶＤ法やスパッタ法にて形成する（図４の（Ｃ）参照）。そして、例えば図１１に示した研磨装置を用いて、この第２の被処理層１４をＣＭＰ法にて平坦化する（図４の（Ｄ）参照）。実施の形態３においては、パターニングされた第１の被処理層１２の表面が露出するように、第２の被処理層１４にＣＭＰ法にて平坦化処理を施す。パターニングされた第１の被処理層１２におけるパターン面積率α’に大きな変動が生じていても、ダミーパターン１３が形成されているので、第２の被処理層１４を均一に研磨することができる。その結果、露出した第１の被処理層１２の表面が更に研磨される結果、第１の被処理層１１の表面が過剰に研磨されることを効果的に防止することができるし、あるいは又、第２の被処理層１４が過剰に研磨されることも効果的に防止することができる。
【００７４】
（実施の形態４）
実施の形態４は、本発明の第２の態様に係る半導体集積回路の作製方法に関する。即ち、実施の形態４においては、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いて、基板にパターンを形成する。次いで、全面に被処理層を形成した後、この被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する。以下、図５を参照して、実施の形態４の半導体集積回路の作製方法を説明する。
【００７５】
図５の（Ａ）の模式的な一部断面図に示す例えばシリコン半導体基板から成る基板２１の表面に、先ず、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いたリソグラフィ技術、及びエッチング技術に基づき、パターンを形成する（図５の（Ｂ）参照）。尚、パターニングされた基板の部分を参照番号２２で表す。このパターンは、例えば基板２１に形成された凹部（溝部）である。露光用マスクにはダミーパターンが形成されているので、基板２１にはダミーパターン２３も同時に形成される。
【００７６】
次いで、全面に被処理層２４（例えば、ＳｉＯ2から成る絶縁層）をＣＶＤ法にて形成する（図５の（Ｃ）参照）。そして、例えば図１１に示した研磨装置を用いて、この被処理層２４をＣＭＰ法にて平坦化し、基板２１の表面を露出させる（図５の（Ｄ）参照）。こうして、例えば、基板２１の表面に形成された凹部にＳｉＯ2から成る被処理層２４が埋め込まれた、トレンチ形式の素子分離領域を形成することができる。基板２１のパターンが形成された領域２２におけるパターン面積率α’に大きな変動が生じていても、ダミーパターン２３が形成されているので、被処理層２４を均一に研磨することができる。その結果、所謂ディッシングが発生することを効果的に防止することができ、平坦化された被処理層２４を容易に且つ確実に得ることができる。
【００７７】
（実施の形態５）
実施の形態５は、本発明の第３の態様に係る半導体集積回路の作製方法に関する。即ち、実施の形態５においては、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いて、出発基板にパターンを形成する。その後、出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する。以下、図６を参照して、実施の形態５の半導体集積回路の作製方法を説明する。
【００７８】
先ず、図６の（Ａ）の模式的な一部断面図に示すように、例えばシリコン半導体基板から成る出発基板３１の表面に、先ず、実施の形態１にて説明したマスクパターンの設計方法に基づき作製された露光用マスクを用いたリソグラフィ技術、及びエッチング技術に基づき、パターンを形成する。尚、パターニングされた出発基板の部分を参照番号３２で表す。露光用マスクにはダミーパターンが形成されているので、出発基板３１にはダミーパターン３３も同時に形成される。
【００７９】
次いで、出発基板の表面（おもてめん）と支持基板とを張り合わせる。具体的には、出発基板の表面（おもてめん）の全面に、例えばＳｉＯ2から成る絶縁膜３４を形成し、絶縁膜３４を平坦化する。その後、必要に応じて絶縁膜３４の上に多結晶シリコン層を形成する。そして、鏡面研磨された例えばシリコン半導体基板から成る支持基板３５と、出発基板３１の鏡面研磨面（絶縁膜３４の表面等）を接合し、次いで、９００゜Ｃ前後の熱処理を施すことによって、分子レベルあるいは原子レベルの接着状態を得ることができる（図６（Ｂ）参照）。
【００８０】
その後、例えば図１１に示した研磨装置を用いて、出発基板３１の裏面から出発基板３１をＣＭＰ法にて平坦化し、絶縁膜３４の表面を露出させる（図６の（Ｃ）参照）。こうして、出発基板３１の表面に形成されたパターン内に埋め込まれた絶縁膜３４と絶縁膜３４との間に、出発基板３１の一部分が残された、所謂ＳＯＩ基板を形成することができる。出発基板３１のパターンが形成された領域３２におけるパターン面積率α’に大きな変動が生じていても、ダミーパターン３３が形成されているので、出発基板３１を裏面から均一に研磨することができる。その結果、所謂ディッシングが発生することを効果的に防止することができ、平坦化されたＳＯＩ基板を容易に且つ確実に得ることができる。
【００８１】
（実施の形態６）
実施の形態６は、本発明の第１の態様に係る露光用マスクのマスクパターン設計方法の変形である。下地層が十分に平らであれば、第１の被処理層をパターニングするために用いられる露光用マスクのマスクパターンにおけるパターン面積率α0（ｉ，ｊ）に対して、補正を行う必要がない。しかしながら、下地層が十分に平らではない場合には、下地層の段差の影響を考慮に入れて、即ち、下地層の段差による補正を加えたパターン面積率α0（ｉ，ｊ）を求めることが好ましい。
【００８２】
即ち、実施の形態６においては、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めるとき、第１の被処理層の下に設けられた下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，ｊ）の値を取り込む。より具体的には、下地層が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）におけるパターン面積率をαS（ｉ，ｊ）とする。また、第１の被処理層にパターンを形成した後の第１の被処理層に生じる段差（通常、第１の被処理層の厚さが相当する）をｈSとし、下地層に生じた段差をｈUとする（図７の（Ａ）参照）。そして、（Ａ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化しない場合、以下の式（２）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める。あるいは又、（Ｂ）下地層をケミカル・メカニカル・ポリッシュ法にて平坦化する場合、以下の式（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求める。
【００８３】
【数５５】
α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ）  （２）
α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ）  （３）
【００８４】
ところで、第２の被処理層（若しくは被処理層）の平坦化の過程を３次元的に考えると、パターン面積率と段差の積が、そのメッシュ内の第２の被処理層（若しくは被処理層）におけるＣＭＰ法にて処理すべき体積に相当する。即ち、パターン面積率α0（ｉ，ｊ）と段差であるｈSの積は、下地層が存在しないと仮定した場合のパターン面積率αS（ｉ，ｊ）と段差ｈSの積、及び、下地層のパターン面積率αU（ｉ，ｊ）又はパターン面積率平均値βU（ｉ，ｊ）と下地層の段差ｈUの積の合計と等しい。従って、以下の式（１８−１）若しくは式（１８−２）を得ることができる。
【００８５】
【数５６】
ｈS・α0（ｉ，ｊ）＝ｈS・αS（ｉ，ｊ）＋ｈU・αU（ｉ，ｊ）  （１８−１）
ｈS・α0（ｉ，ｊ）＝ｈS・αS（ｉ，ｊ）＋ｈU・βU（ｉ，ｊ）  （１８−２）
【００８６】
従って、式（１８−１）及び式（１８−２）をｈSで除すれば、式（２）及び式（３）が求まる。実施の形態６においては、このように、所謂パターン体積率を、マスクパターン内で均一化する。即ち、パターン体積率が小さいメッシュにダミーパターンを配すことによって、第２の被処理層（若しくは被処理層）の均一なる平坦化を図る。
【００８７】
尚、下地層が複数のＮ層から構成されている場合には、それぞれの層に対するＣＭＰ法の適用の有無に応じて、式（２）若しくは式（３）を適用すればよい。即ち、下地層が、第１層、第２層、・・・、第Ｎ層から構成されている場合には、以下の式（１９−１）、式（１９−２）、式（２０−１）若しくは式（２０−２）に基づき、それぞれの層に対するＣＭＰ法の適用の有無に応じて、α0（ｉ，ｊ）を求めればよい。但し、式（１９−１）及び式（２０−１）中の添字「ｎ」は、下地層の層の番号を示し、ｎ＝１，２，・・・Ｎ−１である。また、αn+1_Sは、下地層が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）における第（ｎ＋１）番目の下地層のパターン面積率を表し、ｈn+1_Sは、第（ｎ＋１）番目の下地層にパターンを形成した後の第（ｎ＋１）番目の下地層に生じる段差を表し、ｈn_Uは、第ｎ番目の下地層に生じた段差を表し、パターン面積率αn_U（ｉ，ｊ）は、第ｎ番目の下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率を表し、パターン面積率平均値βn_U（ｉ，ｊ）は、第ｎ番目の下地層のパターン形成のために用いられる露光用マスクのマスクパターンにおけるパターン面積率平均値を表す。
【００８８】
【数５７】
0003743120.tif 000008
【００８９】
【数５８】
0003743120.tif 000009
【００９０】
尚、図７に模式的な一部断面図を示すように、実施の形態６に基づき作製された露光用マスクを用いて第１の被処理層若しくは基板にパターンを形成する半導体集積回路の作製方法は、実施の形態２あるいは実施の形態３と同様とすることができるので、詳細な説明は省略する。
【００９１】
（実施の形態７）
実施の形態７は、本発明の第４の態様、第５の態様若しくは第６の態様に係る露光用マスクのマスクパターン設計方法に関する。即ち、実施の形態７は、▲４▼基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、あるいは又、▲５▼基板にパターンを形成し、次いで、全面に被処理層を形成した後、該被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、あるいは又、▲６▼出発基板にパターンを形成した後、該出発基板の表面（おもてめん）と支持基板とを張り合わせ、次いで、該出発基板を裏面からケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する際、これらのパターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法に関する。
【００９２】
実施の形態７においても、碁盤目状のメッシュの所定の大きさを１００μｍ×１００μｍとした。また、パターン面積率平均値β（ｉ，ｊ）を以下の式（１−１）及び式（１−２）にて求めた。但し、式（１−１）におけるｍの値として１０を採用し、Ｑの値として９を採用した。即ち、メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域の大きさは、２１００μｍ×２１００μｍである。言い換えれば、メッシュ（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ内のパターン面積率の平均値として、パターン面積率平均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の値のスムージング（平均化処理）を１０回行った。通常、露光用マスクによって１枚のウエハに複数のチップが作製されるので、式（１−１）におけるメッシュ（ｉ＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領域から逸脱するときには、隣接する１チップのマスクパターンの領域における対応するパターン面積率α0を用いればよい。
【００９３】
【数５９】
0003743120.tif 000010
【００９４】
実施の形態７の露光用マスクのマスクパターン設計方法の各工程の流れ図を図９に示す。実施の形態７においては、先ず、予め設計された回路ブロックを、チップ面積が最小となるように、公知のアルゴリズムを用いて自動的に配置する。即ち、回路ブロック間の距離を可能な限り短くし、１チップの面積を最小化する。こうして得られた回路ブロックの配置状態を、模式的に図８の（Ａ）に示す。この状態では、パターンが多数存在する回路ブロックと、パターンが少ない回路ブロックとが混在している。従って、このようなパターンを得るためのマスクパターンを所定の大きさ（１００μｍ×１００μｍ）の碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求めると、パターン面積率α0（ｉ，ｊ）に大きな変動が生じている。尚、図８において、太線で囲まれた矩形の領域が回路ブロックを示し、回路ブロック内のパターン面積率が高い回路ブロック程、細かいハッチングを付した。また、縦線及び横線で囲まれた正方形の領域はメッシュを表す。マスクパターンにおけるパターンは、回路ブロックと回路ブロックとを結ぶパターンを除き、複数の回路ブロックのいずれかに属している。
【００９５】
式（１−１）及び式（１−２）に基づき、パターン面積率平均値β（ｉ，ｊ）を求める。そして、パターン面積率平均値β（ｉ，ｊ）のばらつきが少なくなるようにマスクパターンにおけるパターンを再配置する。実施の形態７においては、パターンの再配置の処理には回路ブロックの大きさを増加することが含まれる。
【００９６】
具体的には、求められた各パターン面積率平均値β（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に入っているかを評価する。即ち、全てのパターン面積率平均値β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足するか否かを評価する。そして、いずれかのパターン面積率平均値β（ｉ，ｊ）がβ1≦β（ｉ，ｊ）≦β2を満足しない場合には、パターン面積率平均値β（ｉ，ｊ）の最大値を含む回路ブロック（図８においては「Ａ」で示される回路ブロック）、及び、最小値を含む回路ブロック（図８においては「Ｂ」で示される回路ブロック）を選び出す。そして、これらの回路ブロックＡ、回路ブロックＢの大きさを増加させる。即ち、回路ブロックＡ、回路ブロックＢの外形寸法を増加させる。回路ブロックの大きさの増加の単位をメッシュの大きさの整数分の一（１／１０。１０μｍ）とした。これによって、回路ブロックＡ及び回路ブロックＢの外形形状は２０μｍだけ大きくなる。そして、回路ブロックＡにおいては、この拡大された領域をスペースとする。即ち、この拡大された領域には何らパターンを配置しない。一方、回路ブロックＢにおいては、この拡大された領域にダミーパターンを配置する。この状態を図８の（Ｂ）に示す。尚、回路ブロックＡの斜線を付した領域にはパターンが形成されている。また、図８の（Ｂ）において、ダミーパターンを黒く塗りつぶした。尚、パターン面積率平均値β（ｉ，ｊ）が最小値であるメッシュ（ｉ，ｊ）が回路ブロックに属さない場合には、可能ならば、かかるメッシュ（ｉ，ｊ）内の全てにダミーパターンを配す。
【００９７】
その後、再び、公知のアルゴリズムを用いて回路ブロックを自動的に配置した後、パターン面積率α0（ｉ，ｊ）を求め、更に、式（１−１）及び式（１−２）に基づき、パターン面積率平均値β（ｉ，ｊ）を求める。そして、求められた各パターン面積率平均値β（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に入っているかを評価する。そして、全てのパターン面積率平均値β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足する場合には、マスクパターンの設計を完了する。一方、いずれかのパターン面積率平均値β（ｉ，ｊ）がβ1≦β（ｉ，ｊ）≦β2を満足しない場合には、パターン面積率平均値β（ｉ，ｊ）の最大値を含む回路ブロック及び最小値を含む回路ブロックを選び出す作業を繰り返す。
【００９８】
こうして設計されたマスクパターンに基づき、公知の方法にて露光用マスクを作製すればよい。かかる設計方法に基づき作製された露光用マスクを用いて、第１の被処理層（若しくは基板、若しくは出発基板）にパターンを形成すれば、チップ全体で見た場合、第１の被処理層（若しくは基板、若しくは出発基板）に形成されたパターンのパターン面積率α’のばらつきが小さくなる。それ故、全面に第２の被処理層（若しくは被処理層）を形成した後、あるいは又、２枚の基板を張り合わせた後、この第２の被処理層（若しくは被処理層、若しくは出発基板）をＣＭＰ法にて平坦化して半導体集積回路を作製するとき、第２の被処理層（若しくは被処理層、若しくは出発基板）の平坦化処理を確実に且つ均一に行うことができる。
【００９９】
尚、実施の形態７にて説明した露光用マスクのマスクパターン設計方法によれば、最終的にパターン面積率平均値β（ｉ，ｊ）のばらつきがほぼ０となったマスクパターンを得ることができるので、第２の被処理層（若しくは被処理層、若しくは出発基板）の平坦化処理を、実施の形態１にて説明した露光用マスクのマスクパターン設計方法よりも、一層、確実に且つ均一に行うことができる。しかしながら、回路ブロックの大きさが増加する結果、チップサイズが増大するので、理想とするチップサイズとパターン面積率平均値β（ｉ，ｊ）のばらつきのトレードオフを考慮して、回路ブロック再配置の回数を決定する必要がある。また、実施の形態７にて説明した露光用マスクのマスクパターン設計方法を、本発明の第４の態様に係る露光用マスクのマスクパターン設計方法あるいは本発明の第４の態様に係る半導体集積回路の作製方法に適用する場合には、第１の被処理層が最下層に位置する場合しか適用することができない。第１の被処理層が最下層に位置しない場合、回路ブロックの再配置を行うと、下層の回路ブロックとの間の位置関係に狂いが生じるからである。
【０１００】
尚、実施の形態７に基づき作製された露光用マスクを用いて第１の被処理層若しくは基板にパターンを形成する半導体集積回路の作製方法は、実施の形態２〜実施の形態４と同様とすることができるので、詳細な説明は省略する。また、実施の形態７に基づき作製された露光用マスクを用いて、基板にパターンを形成するＳＯＩ技術に基づく半導体集積回路の作製方法は、実施の形態５と同様とすることができるので、詳細な説明は省略する。更には、実施の形態６にて説明した露光用マスクのマスクパターン設計方法あるいは半導体集積回路の作製方法を実施の形態７の露光用マスクのマスクパターン設計方法あるいは半導体集積回路の作製方法に適用することができる。
【０１０１】
（実施の形態８）
先に説明したように、第２の被処理層（被処理層）の平坦化の過程を３次元的に考えると、パターン面積率と段差の積が、そのメッシュ内の第２の被処理層（被処理層）におけるＣＭＰ法にて処理すべき体積に相当する。第１の被処理層（基板）上に第２の被処理層（被処理層）を形成する際、第２の被処理層（被処理層）が垂直方向にのみ堆積していくと仮定した場合には、図１２に模式的な一部断面図に示すような断面形状を有する第２の被処理層（被処理層）を得ることができる。しかしながら、第２の被処理層（被処理層）をＣＶＤ法にて形成するとき、表面反応によって成膜が行われるＣＶＤ法、あるいは高密度プラズマＣＶＤ法を採用するかに依存して、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の垂直方向の断面形状が相違する。
【０１０２】
即ち、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、第１の被処理層（基板）の全ての表面で成膜が行われ、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の幅Ｗは、第１の被処理層（基板）に形成されたパターンの幅Ｗ0の例えば２〜２．６倍程度となる。そして、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁は略垂直となる。ここで、略垂直とは、完全には垂直でない場合も含むことを意味する。この状態を、模式的な一部断面図である図１３に示す。一方、高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）を形成する場合、一般に、高密度プラズマＣＶＤ法においては、第２の被処理層（被処理層）の堆積とスパッタエッチングとが同時に進行し、プラズマ粒子に加えられるバイアスによって第２の被処理層（被処理層）の表面が削られる速度と第２の被処理層（被処理層）が堆積する速度とのバランスが保たれる。そして、第２の被処理層（被処理層）の堆積が進行するに従い、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の側壁が削れらて後退する。それ故、凸状の第２の被処理層（被処理層）の部分の幅は、第１の被処理層（基板）に形成されたパターンの幅よりも狭くなる。この状態を、模式的な一部断面図である図１４に示す。従って、いずれのＣＶＤ法を採用するにしても、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）の見掛けの値が変化する。
【０１０３】
それ故、本発明の第１、第２、第４若しくは第５の態様に係る露光用マスクのマスクパターン設計方法、あるいは又、本発明の第１、第２、第４若しくは第５の態様に係る半導体集積回路の作製方法においては、全面に形成される第２の被処理層（被処理層）の厚さによって規定されるパターン面積増加割合Ｉ、若しくは、第１の被処理層（基板）に形成されるパターンの厚さと全面に形成される第２の被処理層（被処理層）の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正することが望ましい。
【０１０４】
実施の形態８においては、全面に形成される第２の被処理層の厚さによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する。尚、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長をＬとし、全面に形成される第２の被処理層（被処理層）の厚さによって規定されるパターン面積増加量、若しくは、第１の被処理層（基板）に形成されるパターンの厚さと全面に形成される第２の被処理層（被処理層）の厚さとによって規定されるパターン面積増加量をΔＳとしたとき、ΔＳは、ΔＳ＝Ｉ×Ｌで表すことができる。そして、かかるパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する。
【０１０５】
尚、実施の形態８においては、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層を形成する場合を例にとり、以下、説明を行う。このようなＣＶＤ法にて第２の被処理層を形成する場合、第２の被処理層（被処理層）の垂直方向の断面形状はコンフォーマルなものとなり、図１３に模式的に示すような断面形状が得られる。ここで、補正されたパターン面積率と段差の積が、そのメッシュ内の第２の被処理層におけるＣＭＰ法にて処理すべき体積に相当するので、先ず、かかる体積Ｖを求める。ところで、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層を形成する場合、凸状の第２の被処理層の部分の幅Ｗは第１の被処理層に形成されたパターンの幅Ｗ0よりも広くなる。尚、図１３において、第２の被処理層の広がった領域に斜線を付した。ここで、第２の被処理層の厚さをＸ0、第２の被処理層の水平方向堆積速度をｒH、第２の被処理層の垂直方向堆積速度をｒVとしたとき、ＷとＷ0の関係は、以下の式（２１）のとおりとなる。また、体積Ｖは、パターンの長さをＬPとしたとき、式（２２）のとおりとなる。尚、（ｒH／ｒV）を、場合によっては「ｒ」と略記する。
【０１０６】
【数６０】
（Ｗ−Ｗ0）／２＝Ｘ0×（ｒH／ｒV）  （２１）
【０１０７】
【数６１】
Ｖ＝（Ｗ0＋２Ｘ0×ｒ）×ｈ0×ＬP    （２２）
【０１０８】
図１２に模式的な一部断面図に示した断面形状を有する第２の被処理層の場合、かかる第２の被処理層におけるＣＭＰ法にて処理すべき体積Ｖ0は、第１の被処理層に形成されたパターンの厚さをｈ0としたとき、以下の式（２３）のとおりとなる。
【０１０９】
【数６２】
Ｖ0＝Ｗ0×ｈ0×ＬP    （２３）
【０１１０】
従って、ΔＶ（＝Ｖ−Ｖ0）の値は、以下の式（２４）のとおりとなる。
【０１１１】
【数６３】
ΔＶ＝２Ｘ0×ｒ×ｈ0×ＬP  （２４）
【０１１２】
パターンの長さＬPと、第１の被処理層に形成されたパターンの上に形成される凸状の第２の被処理層の部分の周囲長Ｌとは、以下の関係で近似することができる。尚、凸状の第２の被処理層の部分の周囲長Ｌを規定する境界線を、図１３に矢印で示した。
【０１１３】
【数６４】
ＬP≒Ｌ／２
【０１１４】
従って、式（２４）を周囲長Ｌを用いて表現すると、以下の式（２５）のとおりとなる。また、式（２５）から、パターン面積増加量ΔＳを求めることができる。更には、ΔＳ＝Ｉ×Ｌの関係から、式（４）に基づきパターン面積増加割合Ｉを求めることができる。
【０１１５】
【数６５】
ΔＶ＝Ｘ0×ｒ×ｈ0×Ｌ  （２５）
【０１１６】
【数６６】
ΔＳ＝ΔＶ／ｈ0
＝Ｉ×Ｌ
＝Ｘ0×（ｒH／ｒV）×Ｌ  （２６）
【０１１７】
【数６７】
Ｉ＝Ｘ0×（ｒH／ｒV）  （４）
【０１１８】
ところで、第２の被処理層の水平方向堆積速度ｒH及び垂直方向堆積速度をｒVは、各種の試験から求めることができる。また、第２の被処理層の厚さＸ0も既知の値である。従って、式（４）におけるＩの値を求めることができる。更には、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長Ｌは、第１の被処理層に形成されるパターンの設計値等から容易に得ることができる。従って、ΔＳ＝Ｉ×Ｌの関係から、各パターンに対するΔＳを求め、かかるパターン面積増加量ΔＳに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正すればよい。例えば、（ｒH／ｒV）＝０．５、Ｘ0＝１．２μｍとすれば、Ｉの値は＋０．６μｍとなる。
【０１１９】
（実施の形態９）
実施の形態９は実施の形態８の変形である。実施の形態９においては、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する。実施の形態９においては、高密度プラズマＣＶＤ法にて第２の被処理層を形成する場合を例にとり、以下、説明を行う。このような高密度プラズマＣＶＤ法にて第２の被処理層を形成する場合、第２の被処理層の堆積が進行するに従い、第１の被処理層に形成されたパターンの上に形成される凸状の第２の被処理層の部分の側壁が削れらて後退する。その結果、第１の被処理層に形成されたパターンの上に形成される凸状の第２の被処理層の部分の側壁が水平方向に対して角度θだけ傾く（図１４参照）。
【０１２０】
ところで、補正されたパターン面積率と段差の積が、そのメッシュ内の第２の被処理層におけるＣＭＰ法にて処理すべき体積に相当するので、先ず、かかる体積Ｖを求める。図１４において斜線を付した領域が、凸状の第２の被処理層の部分の削られた側壁の部分に相当する。かかる台形の領域の上辺の長さは（Ｘ0ｃｏｔθ）であり、下辺の長さは｛（Ｘ0−ｈ0）ｃｏｔθ｝である。従って、体積Ｖ及びΔＶ（＝Ｖ−Ｖ0）は、以下の式（２７）及び式（２８）のとおりとなる。尚、式（２８）においては、ＬP≒Ｌ／２の関係を代入した。また、Ｖ0は、Ｗ0×ｈ0×ＬPである。
【０１２１】
【数６８】
Ｖ＝Ｖ0−２｛（２Ｘ0−ｈ0）ｃｏｔθ×ｈ0／２×ＬP｝  （２７）
【０１２２】
【数６９】
0003743120.tif 000011
【０１２３】
それ故、式（２９）から、パターン面積増加量ΔＳを求めることができる。更には、ΔＳ＝Ｉ×Ｌの関係から、式（５）に基づきパターン面積増加割合Ｉを求めることができる。
【０１２４】
【数７０】
0003743120.tif 000012
【０１２５】
【数７１】
Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２    （５）
【０１２６】
ところで、角度θは、各種の試験から求めることができる。また、第１の被処理層に形成されるパターンの厚さｈ0、及び、第２の被処理層の厚さＸ0は既知の値である。従って、式（５）におけるＩの値を求めることができる。更には、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長Ｌは、第１の被処理層に形成されるパターンの設計値等から容易に得ることができる。従って、ΔＳ＝Ｉ×Ｌの関係から、各パターンに対するΔＳを求め、かかるパターン面積増加量ΔＳに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正すればよい。例えば、θ＝３０度、Ｘ0＝０．８μｍ、ｈ0＝０．７μｍとすれば、Ｉの値は−０．７８μｍとなる。
【０１２７】
（実施の形態１０）
実施の形態１０は、実施の形態８と実施の形態９の組み合わせである。実施の形態１０においては、第１の被処理層に形成されるパターンの厚さと全面に形成される第２の被処理層の厚さとによって規定されるパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する。実施の形態１０においては、第２の被処理層を、下層及び上層の２層構成とした。そして、下層は、表面反応によって成膜が行われるＣＶＤ法にて形成され、上層は、高密度プラズマＣＶＤ法にて形成されるとした。このような場合、第１の被処理層に形成されたパターンの上に形成される凸状の第２の被処理層の下層の部分の側壁が水平方向に対して角度θ傾いており、第２の被処理層の下層の側壁上に形成される第２の被処理層の上層の部分の表面も水平方向に対して角度θ傾いている。この状態を、図１５の模式的な一部断面図に示す。尚、第１の被処理層に形成されるパターンの厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２の被処理層の上層の厚さをＹ2、第２の被処理層の上層の水平方向堆積速度をｒ2H、第２の被処理層の上層のかかる部分における法線方向堆積速度をｒ2Vとする。ところで、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層の上層を形成する場合、凸状の第２の被処理層の上層の幅は、第２の被処理層の上層が単に垂直方向に堆積するよりも広くなる。尚、図１５において、第２の被処理層の上層の広がった領域（領域３）を黒く塗りつぶした。
【０１２８】
図１５において、斜線を付した領域１と斜線を付した領域２の断面形状は同じであり、領域１の面積ＳＳ1及び領域２の面積ＳＳ2は等しく、以下の式（３０）から求めることができる。
【０１２９】
【数７２】
0003743120.tif 000013
【０１３０】
一方、黒く塗りつぶした領域３は平行四辺形であり、その底辺の長さはｈ0／ｓｉｎθである。また、かかる平行四辺形の高さは｛（ｒ2H／ｒ2V）Ｙ2−Ｙ2ｃｏｓθ｝である。従って、領域３の面積ＳＳ3は式（３１）から求めることができる。また、領域２と領域３の面積合計ＳＳは式（３２）の関係にある。
【０１３１】
【数７３】
ＳＳ3＝２ｈ0×Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ  （３１）
【０１３２】
【数７４】
0003743120.tif 000014
【０１３３】
従って、領域２と領域３に相当する体積Ｖは、合計面積ＳＳとＬPの積に等しい。更に、Ｖ0は、Ｗ0×ｈ0×ＬPと等しい。従って、ΔＶ（＝ＶーＶ0）は、以下のとおりとなる。
【０１３４】
【数７５】
0003743120.tif 000015
【０１３５】
ところで、ΔＳ＝ΔＶ／ｈ0の関係にあるので、式（３３）からΔＳを求めることができ、しかも、ΔＳ＝Ｉ×Ｌで表されるので、Ｉを求めることができる。
【０１３６】
【数７６】
0003743120.tif 000016
【０１３７】
【数７７】
0003743120.tif 000017
【０１３８】
ところで、角度θ、ｒ2H、ｒ2Vは、各種の試験から求めることができる。また、第１の被処理層に形成されるパターンの厚さｈ0、及び、第２の被処理層の厚さＹ1，Ｙ2も既知の値である。従って、式（６）におけるＩの値を求めることができる。更には、第１の被処理層に形成されるパターンの上に形成される凸状の第２の被処理層の部分の周囲長Ｌは、第１の被処理層に形成されるパターンの設計値等から容易に得ることができる。従って、ΔＳ＝Ｉ×Ｌの関係から、各パターンに対するΔＳを求め、かかるパターン面積増加量ΔＳに基づき、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正すればよい。
【０１３９】
尚、実施の形態８〜実施の形態１０において、各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する際、図１６の（Ａ）に模式的な一部断面図を示すようなパターンＡ，Ｂ，Ｃにおいては、パターン面積増加量ΔＳに依り、パターン面積増加量ΔＳを考慮したパターンが隣接するパターンと重なり合う場合が生じる。即ち、あるパターンにおいて、このパターンの上に形成される凸状の第２の被処理層（被処理層）の部分の周囲長Ｌを規定する境界線が、隣接するパターンの上に形成される凸状の第２の被処理層（被処理層）の部分内に侵入する場合がある。言い換えれば、あるパターンの上に形成される凸状の第２の被処理層（被処理層）が、隣接するパターンの上に形成される凸状の第２の被処理層（被処理層）と重なり合う場合がある。この状態を図１６の（Ｂ）に示す。尚、図１６の（Ｂ）においては、パターンＡ，Ｃの上に形成される凸状の第２の被処理層（被処理層）をａ，ｃで示し、かかる第２の被処理層ａ，ｃを実線で示した。一方、パターンＡ，Ｃに隣接するパターンＢの上に形成される凸状の第２の被処理層（被処理層）をｂで示し、かかる第２の被処理層ｂを点線で示した。このような場合には、図１６の（Ｃ）に示すように、重なり合う隣接する複数のパターンを１つのパターンＡＢＣとみなす処理を行えばよい。尚、実施の形態１０にて説明したように、第２の被処理層が２層構造の場合、式（６）の右辺第１項と第２項では値が負及び正となる。そして、第２の被処理層の下層を形成したとき、場合によっては、あるパターンの上に形成される凸状の第２の被処理層（被処理層）の下層が、隣接するパターンの上に形成される凸状の第２の被処理層（被処理層）の下層と重なり合う場合がある。従って、このような場合には、単に式（６）を適用するのではなく、第２の被処理層（被処理層）の下層に依るＩの値、更に、第２の被処理層（被処理層）の上層に依るＩの値を個別に考慮する必要がある。即ち、第２の被処理層（被処理層）の下層に基づくパターン面積増加量ΔＳ、並びに、第２の被処理層（被処理層）の下層及び上層に基づくパターン面積増加量ΔＳを考慮する必要がある。また、実施の形態８〜実施の形態１０においては、専ら、基板の上に形成された第１の被処理層とその上に形成された第２の被処理層に関して説明したが、これらの実施の形態を、基板とその上に形成された被処理層に適用することができることは云うまでもない。
【０１４０】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した数値や条件等、あるいは使用する各種の材料は例示であり、適宜変更することができる。
【０１４１】
【発明の効果】
本発明においては、第１の被処理層若しくは基板に形成されるパターン面積率の均一化を図ることが可能となる。その結果、第２の被処理層若しくは被処理層、あるいは又、出発基板の平坦化処理を均一に且つ確実に行うことが可能となるし、ＣＭＰ法における処理工程の増加を招くこともない。また、ＣＭＰ法を実行した後の第２の被処理層若しくは被処理層の高さ、あるいは又、出発基板の残りの厚さばらつきが少なくなるので、半導体集積回路の作製におけるプロセスマージンの拡大を図ることができる。また、第２の被処理層（被処理層）の成膜方法に依存して、第１の被処理層（基板）に形成されたパターンの上に形成される凸状の第２の被処理層の部分の断面形状が変化しても、それに追従して各メッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）に対して補正を行うことが可能となり、一層現実に近いパターン面積率α0（ｉ，ｊ）を得ることができ、予定している半導体装置の製造プロセスに適した露光用マスクのマスクパターンを設計することが可能となる。
【図面の簡単な説明】
【図１】発明の実施の形態１の露光用マスクのマスクパターン設計方法を説明するためのマスクパターンの模式的な平面図である。
【図２】発明の実施の形態１の露光用マスクのマスクパターン設計方法の各工程の流れ図である。
【図３】発明の実施の形態２の半導体集積回路の作製方法を説明するための第１の被処理層等の模式的な一部断面図である。
【図４】発明の実施の形態３の半導体集積回路の作製方法を説明するための第１の被処理層等の模式的な一部断面図である。
【図５】発明の実施の形態４の半導体集積回路の作製方法を説明するための基板等の模式的な一部断面図である。
【図６】発明の実施の形態５の半導体集積回路の作製方法を説明するための基板等の模式的な一部断面図である。
【図７】発明の実施の形態６の露光用マスクのマスクパターン設計方法を説明するための、下地層等の模式的な平面図である。
【図８】発明の実施の形態７の露光用マスクのマスクパターン設計方法を説明するためのマスクパターンの模式的な平面図である。
【図９】発明の実施の形態７の露光用マスクのマスクパターン設計方法の各工程の流れ図である。
【図１０】ケミカル・メカニカル・ポリッシュ法にて第２の被処理層を研磨している状態の概念図である。
【図１１】ケミカル・メカニカル・ポリッシュ法にて用いられる研磨装置の概念図である。
【図１２】第２の被処理層（被処理層）が垂直方向にのみ堆積していくと仮定した場合の、第２の被処理層（被処理層）の模式的な一部断面図である。
【図１３】表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層（被処理層）を形成した場合の、第２の被処理層（被処理層）の模式的な一部断面図である。
【図１４】高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）を形成した場合の、第２の被処理層（被処理層）の模式的な一部断面図である。
【図１５】高密度プラズマＣＶＤ法にて第２の被処理層（被処理層）の下層を形成し、表面反応によって成膜が行われるＣＶＤ法にて第２の被処理層（被処理層）の上層を形成した場合の、第２の被処理層（被処理層）の模式的な一部断面図である。
【図１６】第１の被処理層に形成されたパターンの模式的な平面図である。
【図１７】従来のケミカル・メカニカル・ポリッシュ法を説明するための第１の被処理層等の模式的な一部断面図である。
【図１８】図１７とは別の、従来のケミカル・メカニカル・ポリッシュ法を説明するための第１の被処理層等の模式的な一部断面図である。
【図１９】図１８に引き続き、従来のケミカル・メカニカル・ポリッシュ法を説明するための第１の被処理層等の模式的な一部断面図である。
【符号の説明】
１０・・・下地層、１１・・・第１の被処理層、１２・・・パターニングされた第１の被処理層、１３・・・ダミーパターン、１４・・・第２の被処理層、２１・・・基板、２２・・・パターニングされた基板、２３・・・ダミーパターン、２４・・・被処理層、３１・・・出発基板、３２・・・パターニングされた出発基板の部分、３３・・・ダミーパターン、３４・・・絶縁膜、３５・・・支持基板３５
【図１】
0003743120.tif 000056
【図２】
0003743120.tif 000057
【図３】
0003743120.tif 000058
【図４】
0003743120.tif 000059
【図５】
0003743120.tif 000060
【図６】
0003743120.tif 000061
【図７】
0003743120.tif 000062
【図８】
0003743120.tif 000063
【図９】
0003743120.tif 000064
【図１０】
0003743120.tif 000065
【図１１】
0003743120.tif 000066
【図１２】
0003743120.tif 000067
【図１３】
0003743120.tif 000068
【図１４】
0003743120.tif 000069
【図１５】
0003743120.tif 000070
【図１６】
0003743120.tif 000071
【図１７】
0003743120.tif 000072
【図１８】
0003743120.tif 000073
【図１９】
0003743120.tif 000074