(57)【特許請求の範囲】
【請求項１】
所定の負荷回路を所定の電位まで充電する充電回路であって、
該負荷回路に対して出力端子から充電信号を供給する充電駆動回路と、
該充電信号が入力され、該充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、
該充電駆動回路に接続される該負荷回路に対応して、該時定数回路の時定数を設定する制御信号を該時定数回路に出力する制御回路と、
該時定数回路から出力される該遷移信号が所定の電位に達したことを検出して、検出信号を出力する電圧検出回路と、
外部から入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、
を備えており、
該充電駆動回路は、該遅延反転回路からの該遅延信号によって充電動作を開始し、該電圧検出回路からの検出信号によって充電動作を停止する構成であり、
前記遅延反転回路に前記充電制御信号が入力されて前記遅延信号が出力されるまでの遅延期間において、前記遅延信号によって前記出力端子が接地されることを特徴とする充電回路。
【請求項２】
前記電圧検出回路の出力部は、前記遅延信号が活性化状態の時に導通する転送ゲートであり、該転送ゲートが前記充電駆動回路のＰ型ＭＯＳトランジスタのゲート端子に接続され、該Ｐ型ＭＯＳトランジスタのゲート端子には、前記遅延信号が非活性状態の時に該Ｐ型ＭＯＳトランジスタを非導通にするプルアップ回路が接続されている請求項１に記載の充電回路。
【請求項３】
前記時定数回路は、相互に直列に接続された複数のＰ型ＭＯＳトランジスタと、複数の該Ｐ型ＭＯＳトランジスタの各ドレイン端子および各ソース端子に、それぞれドレイン端子同士およびソース端子同士が接続された複数のＮ型ＭＯＳトランジスタとを有しており、複数の該Ｐ型ＭＯＳトランジスタの各ゲート端子は接地電位に接続され、各ゲート端子のウエル領域は所定の内部電源に接続され、複数の該Ｎ型ＭＯＳトランジスタの各ゲート端子には、前記制御回路から出力される制御信号が入力される請求項１に記載の充電回路。
【請求項４】
前記時定数回路の前記Ｎ型ＭＯＳトランジスタのＯＮ抵抗は、前記Ｐ型ＭＯＳトランジスタのＯＮ抵抗よりも小さく設定されている請求項３に記載の充電回路。
【請求項５】
請求項１に記載の充電回路を用いた半導体記憶装置であって、
各メモリセルと接続される相補型ビット線対と、
充電制御信号であるイコライズ信号により該相補型ビット線対を所定の同電位に充電制御するイコライズ回路と、
を備えており、
前記充電駆動回路の出力端子が該相補型ビット線対に接続されていることを特徴とする半導体記憶装置。
【請求項６】
前記充電駆動回路の出力端子が複数の前記相補型ビット線対に接続されている請求項５に記載の半導体記憶装置。
【請求項７】
前記イコライズ回路は、前記相補型ビット線対を所定の電位に充電するプルアップ回路を有している請求項５に記載の半導体記憶装置。
【請求項８】
前記遅延反転回路の遅延期間は、前記相補型ビット線対に前記プルアップ回路によって充電された所定の電位が前記出力端子を介して放電される期間と同等か、または、長く設定されている請求項５または７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、充電回路およびそれを用いた半導体記憶装置に関し、負荷回路を所定の電圧レベルに充電する充電回路、および、この充電回路を用いてビット線の充電を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置は、その内部にアレイマトリクス状に配置されたメモリセルに記憶されている情報の読み出し動作を行う場合、あるいは、メモリセルに新しい情報の書き込み動作を行う場合には、それぞれの動作を行う前に、メモリセルに接続されたビット線まで充電を行う必要がある。このような処置は、不揮発性半導体記憶装置では、メモリセルからの情報の読み出し動作を高速に行うためであり、揮発性半導体記憶装置では、メモリセルに書き込まれている情報を誤って書き換えないようにして、読み出すためである。
【０００３】
図７は、従来、単一ビット線の半導体記憶装置において、一般的に使われている充電回路の一例を示している。図７の充電回路では、３つのＮ型ＭＯＳトランジスタＮ０、Ｎ１、Ｎ２が用いられている。Ｎ型ＭＯＳトランジスタＮ１のドレイン端子は、抵抗Ｒ１を介して、電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ１のソース端子は、接地電位ＶＳＳに接続されている。Ｎ型ＭＯＳトランジスタＮ１のゲート端子は、Ｎ型ＭＯＳトランジスタＮ２のソース端子に接続されている。Ｎ型ＭＯＳトランジスタＮ２のゲート端子は、Ｎ型ＭＯＳトランジスタＮ１のドレイン端子と抵抗Ｒ１間のノード２３に接続され、Ｎ型ＭＯＳトランジスタＮ２のドレイン端子は、電源ＶＣＣに接続されている。さらに、Ｎ型ＭＯＳトランジスタＮ２のゲート端子およびソース端子は、それぞれＮ型ＭＯＳトランジスタＮ０のゲート端子およびソース端子に接続されており、Ｎ型ＭＯＳトランジスタＮ０のソース端子は、充電回路の出力端子となる出力ノードＶＰＲに接続されている。Ｎ型ＭＯＳトランジスタＮ０のドレイン端子は、抵抗Ｒ０を介して、電源ＶＣＣに接続され、Ｎ型ＭＯＳトランジスタＮ０のドレイン端子と抵抗Ｒ０間のノード２２は、センスアンプ（図示せず）に接続されている。
【０００４】
図７に示す充電回路では、出力ノードＶＰＲに、充電する負荷回路（図示せず）が接続される。Ｎ型ＭＯＳトランジスタＮ０のドレイン端子であるノード２２は、出力ノードＶＰＲから出力される充電電流の変化を電圧の変化として、センスアンプに伝達する。Ｎ型ＭＯＳトランジスタＮ１および抵抗Ｒｌから構成されるインバータ回路は、出力ノードＶＰＲの電圧レベルをＮ型ＭＯＳトランジスタＮ１のゲート端子より検知し、ドレイン端子であるノード２３より出力ノードＶＰＲの電圧レベルをＮ型ＭＯＳトランジスタＮ２、Ｎ０のゲート端子にフィードバックして入力することにより、出力ノードＶＰＲを介する充電動作とセンスアンプの動作を高速化している。
【０００５】
図８は、相補型ビット線（ビット線ＢＩＴとその論理反転ビット線／ＢＩＴを備える）の構成を有する半導体記憶装置に用いられる充電回路を示す。ここで、電源ＶＭは、電源電圧または内部降圧回路の出力電圧である。
【０００６】
図８の充電回路では、電源ＶＭとビット線ＢＩＴとの間、および、電源ＶＭと論理反転ビット線／ＢＩＴとの間に、負荷トランジスタであるＮ型ＭＯＳトランジスタＮ３およびＮ４がそれぞれ設けられ、ビット線ＢＩＴと論理反転ビット線／ＢＩＴとの間に、ビット線等化用トランジスタであるＮ型ＭＯＳトランジスタＮＥＱが設けられている。ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに接続されるメモリセル（図示せず）の耐電圧が外部電源電圧よりも低い場合には、電源ＶＭとして内部降圧回路の出力電圧が用いられる。
【０００７】
Ｎ型ＭＯＳトランジスタＮ３およびＮ４のドレイン端子は、電源ＶＭに接続され、Ｎ型ＭＯＳトランジスタＮ３およびＮ４のソース端子は、それぞれビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに接続され、Ｎ型ＭＯＳトランジスタＮ３およびＮ４のゲート端子同士が、相互に接続されている。Ｎ型ＭＯＳトランジスタＮＥＱのドレイン端子およびソース端子は、それぞれＮ型ＭＯＳトランジスタＮ３およびＮ４のソース端子に接続され、Ｎ型ＭＯＳトランジスタＮＥＱのゲート端子は、Ｎ型ＭＯＳトランジスタＮ３およびＮ４のゲート端子に接続されている。
【０００８】
Ｎ型ＭＯＳトランジスタＮＥＱは、ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴをイコライズ（同電位にする充電動作）するために、ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴ間に接続され、Ｎ型ＭＯＳトランジスタＮＥＱのゲート端子には、イコライズ信号ＥＱが入力される。また、イコライズ信号ＥＱは、Ｎ型ＭＯＳトランジスタＮ３およびＮ４のゲート端子にも入力されている。
【０００９】
したがって、イコライズ信号ＥＱがＨＩＧＨレベルである期間には、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４、ＮＥＱがすべてＯＮ状態となり、Ｎ型ＭＯＳトランジスタＮ３およびＮ４の各ドレイン端子、各ソース端子間が導通状態となるために、電源ＶＭがビット線ＢＩＴ、論理反転ビット線／ＢＩＴに印加されると同時に、Ｎ型ＭＯＳトランジスタＮＥＱでも、ドレイン端子およびソース端子間が導通状態となり、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴ間を同電位にて接続するイコライズが行われる。
【００１０】
この結果、イコライズ信号ＥＱがＨＩＧＨレベルである期間には、電源ＶＭの電圧レベルがビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに接続されるメモリセルに供給される。
【００１１】
このように、図８に示す従来の充電回路では、Ｎ型ＭＯＳトランジスタを用いている。このことは、Ｎ型ＭＯＳトランジスタの閾値電圧降下を利用して、充電する電圧レベルを電源電圧の半分の１／２ＶＣＣにプリチャージしており、これにより、通常、ビット線の充放電における消費電力および雑音を減らす効果がある。
【００１２】
【発明が解決しようとする課題】
単一ビット線の半導体記憶装置では、図７に示す充電回路が使用され、電源電圧からＮ型ＭＯＳトランジスタの閾値電圧Ｖｔｈ分の電位降下を利用した充電が行われている。一方、同一チップ内に内部降圧回路が存在する半導体記憶装置においては、図８に示す充電回路が使用され、内部降圧回路からの出力電圧ＶＭを、Ｎ型ＭＯＳトランジスタの電源電圧として、全てのメモリセルに接続されている相補型ビット線を充電している。
【００１３】
しかしながら、前者の充電回路では、充電時に、Ｎ型ＭＯＳトランジスタのソース端子の電位が高くなるにつれ、ゲート端子およびソース端子間の電位差が小さくなり、それに伴ってＮ型ＭＯＳトランジスタの駆動能力が低下し、充電時間が増加するという問題が生じる。また、後者の充電回路では、充電のための電圧レベルを供給する内部降圧回路に対する負荷が非常に大きくなり、それに伴う安定動作を得るために大きな出力容量が必要となる。
【００１４】
本発明は、このような課題を解決するものであり、その目的は、ＭＯＳトランジスタの駆動特性が低下せずに充電を高速に行うことができるとともに、安定動作が得られる充電回路およびそれを用いた半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の充電回路は、所定の負荷回路を所定の電位まで充電する充電回路であって、該負荷回路に対して出力端子から充電信号を供給する充電駆動回路と、該充電信号が入力され、該充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、該充電駆動回路に接続される該負荷回路に対応して、該時定数回路の時定数を設定する制御信号を該時定数回路に出力する制御回路と、該時定数回路から出力される該遷移信号が所定の電位に達したことを検出して、検出信号を出力する電圧検出回路と、外部から入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、を備えており、
該充電駆動回路は、該遅延反転回路からの該遅延信号によって充電動作を開始し、該電圧検出回路からの検出信号によって充電動作を停止することを特徴とする。
【００１６】
前記遅延反転回路に前記充電制御信号が入力されて前記遅延信号が出力されるまでの遅延期間において、前記遅延信号によって前記出力端子が接地される。
【００１７】
前記電圧検出回路の出力部は、前記遅延信号が活性化状態の時に導通する転送ゲートであり、該転送ゲートが前記充電駆動回路のＰ型ＭＯＳトランジスタのゲート端子に接続され、該Ｐ型ＭＯＳトランジスタのゲート端子には、前記遅延信号が非活性状態の時に該Ｐ型ＭＯＳトランジスタを非導通にするプルアップ回路が接続されている。
【００１８】
前記時定数回路は、相互に直列に接続された複数のＰ型ＭＯＳトランジスタと、複数の該Ｐ型ＭＯＳトランジスタの各ドレイン端子および各ソース端子に、それぞれドレイン端子同士およびソース端子同士が接続された複数のＮ型ＭＯＳトランジスタとを有しており、複数の該Ｐ型ＭＯＳトランジスタの各ゲート端子は接地電位に接続され、各ゲート端子のウエル領域は所定の内部電源に接続され、複数の該Ｎ型ＭＯＳトランジスタの各ゲート端子には、前記制御回路から出力される制御信号が入力される。
【００１９】
前記時定数回路の前記Ｎ型ＭＯＳトランジスタのＯＮ抵抗は、前記Ｐ型ＭＯＳトランジスタのＯＮ抵抗よりも小さく設定されている。
【００２０】
本発明の半導体記憶装置は、請求項１に記載の充電回路を用いた半導体記憶装置であって、各メモリセルと接続される相補型ビット線対と、充電制御信号であるイコライズ信号により該相補型ビット線対を所定の同電位に充電制御するイコライズ回路と、を備えており、
前記充電駆動回路の出力端子が該相補型ビット線対に接続されていることを特徴とする。
【００２１】
前記充電駆動回路の出力端子が複数の前記相補型ビット線対に接続されている。
【００２２】
前記イコライズ回路は、前記相補型ビット線対を所定の電位に充電するプルアップ回路を有している。
【００２３】
前記遅延反転回路の遅延期間は、前記相補型ビット線対に前記プルアップ回路によって充電された所定の電位が前記出力端子を介して放電される期間と同等か、または、長く設定されている。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２５】
図１は、本発明の実施形態である充電回路の一例を示す回路図である。図１に示す充電回路は、充電電流を負荷回路に供給するＰ型ＭＯＳトランジスタＰ０およびＰ１を有する充電駆動回路、時定数を変更して信号の遷移時間を決定する時定数回路２、時定数回路２の時定数を制御する制御信号を生成する制御回路１８、時定数回路２からの出力電圧が所定電位に達したことを検出する電圧検出回路であるフィードバック回路３０、外部からの充電制御信号を遅延する遅延反転回路１等から構成されている。
【００２６】
充電駆動回路は、充電電流を出力するＰ型ＭＯＳトランジスタＰ１およびＰ型ＭＯＳトランジスタＰ１をプルアップするＰ型ＭＯＳトランジスタＰ０を有している。Ｐ型ＭＯＳトランジスタＰ１のソース端子は、電源ＶＣＣに接続され、ドレイン端子は、充電電流を出力し充電の対象となる負荷回路を接続する出力ノードＶＰＲに接続されている。Ｐ型ＭＯＳトランジスタＰ１は、出力ノードＶＰＲを介して負荷回路を直接駆動する。Ｐ型ＭＯＳトランジスタＰ１のゲート端子には、Ｐ型ＭＯＳトランジスタＰ０のドレイン端子が接続されてノード７となる。Ｐ型ＭＯＳトランジスタＰ０のソース端子は、電源ＶＣＣに接続されて、Ｐ型ＭＯＳトランジスタＰ０のゲート端子は、遅延反転回路１の出力端子に接続され遅延信号８が入力される。
【００２７】
ここで、前述の出力ノードＶＰＲは、イコライズ回路（図１には図示せず）を介してメモリセルの相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに接続される。イコライズ回路は、メモリセルの相補型ビット線のイコライズ（同電位にする充電動作）を行う。また、出力ノードＶＰＲには、Ｎ型ＭＯＳトランジスタＮ６のドレイン端子が接続されており、Ｎ型ＭＯＳトランジスタＮ６のソース端子は、接地電位ＶＳＳに接続されている。Ｎ型ＭＯＳトランジスタＮ６のゲート端子は、インバータＩＮＶ０の出力端子に接続されており、このゲート端子には、内部タイミング発生回路（図示せず）にて生成されるイコライズ信号／ＥＱを遅延反転回路１において遅延および論理反転させた信号である遅延信号８をインバータＩＮＶ０で論理反転された信号３が入力される。そして、イコライズ信号／ＥＱがＨＩＧＨレベルの場合には、信号３もＨＩＧＨレベルであり、ＨＩＧＨレベルの信号３がゲート端子に入力されるＮ型ＭＯＳトランジスタＮ６は、ＯＮ状態となって、出力ノードＶＰＲの電圧レベルを接地電位ＶＳＳとする。
【００２８】
遅延反転回路１は、イコライズ信号／ＥＱが入力され、この信号より遅延信号８生成する回路であり、具体例を図２に示す。図２に示すの遅延反転回路１は、ＣＭＯＳ構造のインバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３の３段接続で構成されている。インバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３は、それぞれＰ型ＭＯＳトランジスタＰ１１およびＮ型ＭＯＳトランジスタＮ１１、Ｐ型ＭＯＳトランジスタＰ１２およびＮ型ＭＯＳトランジスタＮ１２、Ｐ型ＭＯＳトランジスタＰ１３およびＮ型ＭＯＳトランジスタＮ１３から構成されている。
【００２９】
初段のインバータＩＮＶ１１のＰ型ＭＯＳトランジスタＰ１１のゲート領域の長さＬＰ１１は、イコライズ信号／ＥＱのパルス波形の立下りエッジに対して十分遅延を持たせるように幅広の配線で設計されている。同様に、２段目のインバータＩＮＶ１２のＮ型ＭＯＳトランジスタＮ１２のゲート領域の長さＬＮ１２は、初段のインバータＩＮＶ１１の出力信号１９のパルス波形の立上りエッジに対して十分遅延を持たせるように幅広の配線で設計されている。３段目のインバータＩＮＶ１３は、２段目のインバータＩＮＶ１２の出力信号２０のパルス波形の波形成形を行い遅延信号８として出力する。
【００３０】
ＨＩＧＨレベルのイコライズ信号／ＥＱは、遅延反転回路１において所定の遅延時間が経過した後に、遅延反転回路１から論理反転されたＬＯＷレベルの遅延信号８として出力され、この遅延信号８がインバータＩＮＶ０に入力されて、インバータＩＮＶ０よりＨＩＧＨレベルの信号３が出力される。ＨＩＧＨレベルの信号３は、Ｎ型ＭＯＳトランジスタＮ６をＯＮ状態にし、出力ノードＶＰＲの電圧レベルを接地電位ＶＳＳにプルダウンする。このように、信号３は、Ｎ型ＭＯＳトランジスタＮ６の制御信号となる。
【００３１】
また、信号３を出力するインバータＩＮＶ０の出力端子は、Ｎ型ＭＯＳトランジスタＮ７のゲート端子に接続され、Ｎ型ＭＯＳトランジスタＮ７のドレイン端子は、インバータＩＮＶ１の入力端子および時定数回路２の出力端子が接続されているノード４に接続され、Ｎ型ＭＯＳトランジスタＮ７のソース端子は、接地電位ＶＳＳに接続されている。この場合、信号３がＨＩＧＨレベルであれば、Ｎ型ＭＯＳトランジスタＮ７はＯＮ状態となり、ノード４の電圧レベルを接地電位ＶＳＳにプルダウンし、Ｎ型ＭＯＳトランジスタＮ７対しても、信号３は制御信号となる。時定数回路２は、Ｎ型ＭＯＳトランジスタＮ６、Ｎ７の各ドレイン端子間に接続されており、制御回路１８より時定数回路２の時定数を調整するコントロール信号ＣＮＴＲＬが入力される。
【００３２】
この結果、時定数回路２の入出力端子の電圧レベルは、遅延反転回路１に入力されるイコライズ信号／ＥＱがＨＩＧＨレベルの場合、接地電位ＶＳＳにプルダウンされる。これにより、インバータＩＮＶ１の入力端子および時定数回路２の出力端子が接続されているノード４の電圧レベルを接地電位ＶＳＳに固定することができ、インバータＩＮＶ１においてノード４が中間電位になっている場合に発生する無駄な消費電流の流出を避けることができるとともに、次のサイクルにおいて充電が開始されるための初期化動作となる。
【００３３】
ノード４が入力端子に接続されているインバータＩＮＶ１の出力端子は、インバータＩＮＶ２の入力端子に接続されており、その出力端子より信号５を出力する。インバータＩＮＶ２の出力端子は、トランスファーゲート２５の入力端子６に接続されている。トランスファーゲート２５は、Ｎ型ＭＯＳトランジスタＮ５およびＰ型ＭＯＳトランジスタＰ２のソース端子同士およびドレイン端子同士を、それぞれ接続して構成されている。トランスファーゲート２５の出力端子は、Ｐ型ＭＯＳトランジスタＰ１のゲート端子とＰ型ＭＯＳトランジスタＰ０のドレイン端子とが接続されたノード７に接続される。トランスファーゲート２５のＮ型ＭＯＳトランジスタＮ５およびＰ型ＭＯＳトランジスタＰ２の各ゲート端子は、それぞれ遅延反転回路１およびインバータＩＮＶ０の出力端子に接続されており、それぞれ遅延信号８および信号３が入力される。ノード７は、Ｐ型ＭＯＳトランジスタＰ０のドレイン端子に接続されているために、イコライズ信号／ＥＱがＨＩＧＨレベルの際、遅延反転回路１から出力されるＬＯＷレベルの遅延信号８がＰ型ＭＯＳトランジスタＰ０のゲート端子に入力され、Ｐ型ＭＯＳトランジスタＰ０がＯＮ状態となりノード７を電源ＶＣＣの電圧レベルにプルアップされる。
【００３４】
これにより、イコライズ信号／ＥＱがＨＩＧＨレベルであり、遅延反転回路１の出力の論理反転信号である遅延信号８がＬＯＷレベルである期間には、Ｐ型ＭＯＳトランジスタＰ０をＯＮ状態にすることによって、ノード７を介してＰ型ＭＯＳトランジスタＰ１のゲート端子がＨＩＧＨレベルとなり、Ｐ型ＭＯＳトランジスタＰ１をＯＦＦ状態にして、出力ノードＶＰＲから負荷回路に無駄な消費電流が流れない。ここで、Ｐ型ＭＯＳトランジスタＰｌ、出力ノードＶＰＲ、時定数回路２、ノード４、インバータＩＮＶ１、インバータＩＮＶ２、トランスファーゲート２５、ノード７における閉回路は、出力ノードＶＰＲの電圧レベルをＰ型ＭＯＳトランジスタＰｌのゲート端子に入力させるフィードバック回路３０を構成している。フィードバック回路３０は、電流検出回路としての機能を有している。
【００３５】
また、図１における全てのＮ型ＭＯＳトランジスタＮ５、Ｎ６、Ｎ７のバックゲートは接地電位ＶＳＳに接続され、すべてのＰ型ＭＯＳトランジスタＰ０、Ｐｌ、Ｐ２のバックゲートは電源ＶＣＣにへ接続されている。
【００３６】
図３は、図１に示す時定数回路２の具体的な構成を示す回路である。図３の時定数回路２は、トランスファーゲート２６、２７，２８の直列回路から構成されている。
【００３７】
トランスファーゲート２６は、Ｎ型ＭＯＳトランジスタＮ８およびＰ型ＭＯＳトランジスタＰ３のソース端子およびドレイン端子同士が、それぞれ接続され、ソース端子が入力側、ドレイン端子出力側になる。同様に、トランスファーゲート２７は、Ｎ型ＭＯＳトランジスタＮ９およびＰ型ＭＯＳトランジスタＰ４のソース端子およびドレイン端子同士が、それぞれ接続され、トランスファーゲート２８は、Ｎ型ＭＯＳトランジスタＮ１０およびＰ型ＭＯＳトランジスタＰ５のソース端子およびドレイン端子同士が、それぞれ接続されている。そして、トランスファーゲート２６の出力側のドレイン端子にトランスファーゲート２７の入力側のソース端子が接続され、トランスファーゲート２７の出力側のドレイン端子にトランスファーゲート２８の入力側のソース端子が接続され、時定数回路２の入力（ＩＮ）端子がトランスファーゲート２６の入力側のソース端子、時定数回路２の出力（ＯＵＴ）端子がトランスファーゲート２８の出力側のドレイン端子となる。
【００３８】
Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５は、それぞれのバックゲートが、電源９に接続され、それぞれのゲート端子が接地電位ＶＳＳへ接続されているために、常にＯＮ状態である。ここで、電源９は、電源ＶＣＣ、または、内部降圧回路を有する半導体記憶装置では内部降圧回路の出力電圧に接続される。
【００３９】
また、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０は、それぞれのバックゲートが接地電位ＶＳＳへ接続され、Ｎ型ＭＯＳトランジスタＮ８のゲート端子には、コントロール信号ＣＮＴＲＬ０が印加され、Ｎ型ＭＯＳトランジスタＮ９のゲート端子には、コントロール信号ＣＮＴＲＬ１が印加され、Ｎ型ＭＯＳトランジスタＮ１０のゲート端子には、コントロール信号ＣＮＴＲＬ２が印加されている。それぞれのコントロール信号ＣＮＴＲＬ０〜２は、制御回路１８によって、ＯＮ／ＯＦＦ制御される。
【００４０】
時定数回路２では、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のすべてがＯＮ状態であれば、それぞれのトランジスタが持つゲート領域のＯＮ抵抗（チャネル抵抗）が抵抗成分として働き、同様に、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０は、それぞれがＯＦＦ状態であれば、それぞれのトランジスタが持つソース領域およびドレイン領域を構成している拡散領域が容量成分として働く。この結果、時定数回路２は、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５における抵抗成分、および、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０における容量成分から求まる時定数を持っており、この時定数は、前述のフィードバック回路３０の時定数として作用する。そして、時定数回路２の時定数は、制御回路１８からのコントロール信号ＣＮＴＲＬ０〜２のＯＮ／ＯＦＦ制御によって、時定数の調整が可能となる。
【００４１】
これにより、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０のうち少なくとも１つ以上のＮ型ＭＯＳトランジスタがＯＮ状態である場合には、ＯＮ状態であるＮ型ＭＯＳトランジスタのＯＮ抵抗により、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のＯＮ抵抗が短絡されて、フィードバック回路３０の時定数が小さくなるような構成になっているからである。フィードバック回路３０の時定数が小さくなる理由は、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０のそれぞれが持つＯＮ抵抗が、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のそれぞれが持つＯＮ抵抗よりも格段に小さくなるように設計されているためである。さらに、これらのＮ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０およびＰ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のそれぞれの組み合わせにより構成されるトランスファーゲート２６、２７、２８の時定数が、各メモリセルに接続されているビット線ＢＩＴおよび論理反転ビット線／ＢＩＴ自身の状態遷移時間がもつ時定数と同等に合わせ込むように設計されなければならない。
【００４２】
各メモリセルに接続されるビット線１本当たりには、ビット線として配線される配線材料の配線抵抗、配線容量、ビット線に接続されるメモリセルトランジスタの拡散容量、ビット線をイコライズおよび充電するスイッチングトランジスタのＯＮ抵抗、容量成分等があり、例えばワード線が５１２本の場合、全体として約４．６ｋΩの抵抗および約０．７ｐＦの容量を持っている。このことより、時定数回路２の全体の時定数は、約４．６ｋΩの抵抗および約０．７ｐＦの容量を持つビット線の時定数に合わせこむ設計になっている。
【００４３】
さらに、時定数回路２は、Ｐ型ＭＯＳトランジスタＰｌの駆動期間を決定すると同時に充電レベルも決定する。このため、図３の時定数回路２では、３段接続のトランスファーゲート２６、２７、２８の直列回路の構成を示したが、多段接続の段数（直列数）を変えることによって、時定数回路２の充電レベルを変えることができる。また、時定数回路２を構成するトランスファーゲートの接続段数の決定後においても、直列接続されたＮ型ＭＯＳトランジスタのゲート端子を制御回路１８のコントロール信号によるＯＮ／ＯＦＦ制御によって、トランスファーゲートの接続段数を変えることなく、時定数回路２の時定数が調整できＰ型ＭＯＳトランジスタＰｌの充電レベルを変えることが可能となる。したがって、充電回路の設計段階において、Ｐ型ＭＯＳトランジスタＰｌの充電レベルの調整が２段階にて実施可能となり、設計の自由度が広がることになる。
【００４４】
本実施形態では、図３において、トランスファーゲート２６、２７、２８の直列回路から構成される時定数回路２を示したが、これ以外に配線材料として使用される高抵抗のポリシリコンを用いた高抵抗素子を組み合わせて時定数回路２を構成しても良い。通常、時定数を持つ回路は、信号パルスの立ち上りにおいて、立ち上り初期の線形領域の時間は、時定数の抵抗成分（Ｒ）により決定され、その後の非線形領域の時間は、時定数の容量成分（Ｃ）により決定される。時定数は、抵抗成分（Ｒ）×容量成分（Ｃ）により与えられ、抵抗成分（Ｒ）が大きくなっても、その分容量成分（Ｃ）が小さくなると、全体の時定数は変化しない。充電を行なう負荷回路の充電時間と充電レベルとは、その負荷回路の持つ時定数により決定されるために、全体の時定数である抵抗成分（Ｒ）×容量成分（Ｃ）を合せ込むことができれば、抵抗成分（Ｒ）と容量成分（Ｃ）との組み合わせは、自由に決定することができる。
【００４５】
これにより、高抵抗素子を時定数回路２に用いる場合、高抵抗素子の容量成分（Ｃ）が小さくても、時定数回路２において所望の時定数が得られる。例えば、高抵抗素子を低抵抗のメタル配線等により分割して配置して、高抵抗素子の抵抗値の構成を細分化し、抵抗値が細分化された高抵抗素子とメタル配線とを組み合わせることによって、時定数回路２の時定数の調整が可能となる。
【００４６】
次に、本発明の実施形態である充電回路１０を含む半導体記憶装置の要部の回路図を図４に示す。充電回路１０の出力ノードＶＰＲは、Ｐ型ＭＯＳトランジスタＰ８、Ｐ９の各ソース端子に接続されている。Ｐ型ＭＯＳトランジスタＰ８、Ｐ９のドレイン端子には、それぞれビット線ＢＩＴ、論理反転ビット線／ＢＩＴが接続されている。Ｐ型ＭＯＳトランジスタＰ８、Ｐ９のドレイン端子間には、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴをイコライズ（同電位にする充電動作）するためのＰ型ＭＯＳトランジスタＰＥＱのソース端子、ドレイン端子が、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴに挟まれるように、それぞれＰ型ＭＯＳトランジスタＰ８、Ｐ９のドレイン端子に接続されている。そして、Ｐ型ＭＯＳトランジスタＰ８、Ｐ９、ＰＥＱのゲート端子は、相互に接続されており、各ゲート端子には、イコライズ信号／ＥＱが入力される。電源１３には、外部電源電圧、または、内部降圧回路からの出力電圧が接続され、Ｐ型ＭＯＳトランジスタＰ８、Ｐ９、ＰＥＱのバックゲートに接続される。
【００４７】
また、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴに接続されているメモリセルの情報を読み出している期間中に、メモリセルに書き込まれた情報を書き換えないために、ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴにそれぞれＰ型ＭＯＳトランジスタＰ６、Ｐ７を接続し、定常的に電流を供給する。Ｐ型ＭＯＳトランジスタＰ６、Ｐ７の各ソース端子および各ゲート端子は、それぞれ内部降圧回路の出力電圧２１および接地電位ＶＳＳに接続され、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７の各ドレイン端子は、それぞれビット線ＢＩＴ、論理反転ビット線／ＢＩＴに接続される。Ｐ型ＭＯＳトランジスタＰ６、Ｐ７は、ゲート端子が接地電位ＶＳＳに接続されているために、常にＯＮ状態であり、ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに定常的に電流を供給する。これらのＰ型ＭＯＳトランジスタＰ６、Ｐ７は、メモリセルから読み出している情報を誤って書き換えないための電流供給だけに用いられるために、駆動能力としては非常に小さくなるように設計されている。
【００４８】
一例として、時定数回路２の時定数が最大の場合、制御回路１８からのコントロール信号ＣＮＴＲＬ０〜２が全てＬＯＷレベルとなり、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎｌ０がすべてＯＦＦ状態である。この場合、図１に示すＰ型ＭＯＳトランジスタＰ１からの充電により、ノード４の電圧レベルが接地電位ＶＳＳから時定数回路２の時定数分の傾きを持って電圧レベルが上がって行く。これは、出力ノードＶＰＲに接続されている図４に示すビット線ＢＩＴ、論理反転ビット線／ＢＩＴがＰ型ＭＯＳトランジスタＰｌからの充電動作によって、電圧レベルが上昇するように合わせ込まれているため、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴが読み出し、書き込みに十分な電圧レベルまで充電される頃には、ノード４の電圧レベルがＨＩＧＨレベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力電圧がそれぞれ反転し、インバータＩＮＶ２のＨＩＧＨレベルの出力電圧がＰ型ＭＯＳトランジスタＰ１のゲート端子に入力され、Ｐ型ＭＯＳトランジスタＰ１をＯＦＦ状態にすることで充電動作が停止される。この結果、ビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの電圧レベルが最適な充電レベルまで充電されていることになる。
【００４９】
また、時定数回路２の時定数が最大の場合には、負荷回路への充電時間も最大になるため、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴの充電レベルも最大となる。このことより、半導体記憶装置の製造中に発生するプロセスのばらつきによるトランジスタの特性の変化が発生し、設計時よりも実質的にビット線の負荷が軽くなった場合には、ビット線に対して過充電になるおそれがある。これを防止するために、制御回路１８からのコントロール信号ＣＮＴＲＬ０〜２において、少なくとも１本をＨＩＧＨレベル状態にする制御を制御回路１８にて行い、時定数回路２の時定数を最大充電レベル状態となる時定数から小さくし、インバータＩＮＶ１の論理反転する時間を早くすることによって、Ｐ型ＭＯＳトランジスタＰ１の動作期間を短くし、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴの充電レベルが過充電にならないように制御される。
【００５０】
また、負荷回路への充電レベルのみを低く抑えたい場合にも、制御回路１８からのコントロール信号ＣＮＴＲＬ０〜２の少なくとも１本をＨＩＧＨレベル状態にすることによって、Ｐ型ＭＯＳトランジスタＰ１の動作時間（＝充電時間）を短くし、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴの充電レベルを低くすることも可能である。ビット線ＢＩＴ、論理反転ビット線／ＢＩＴの充電レベルは、このように回路的にも調整が可能になっており、半導体記憶装置の製造後においても、各半導体チップの特性に合わせて充電レベルの設定が可能となる。
【００５１】
尚、ここで説明した内容は、ビット線ＢＩＴ、論理反転ビット線／ＢＩＴの充電レベルがメモリセルの耐電圧を越えないように設計することを重要視しており、充電レベルを高く設定する構成は採用していない。
【００５２】
さらに、図１において、遅延反転回路１は、図２に示すようにＣＭＯＳ構造のインバータを奇数段直列接続した遅延回路である。遅延反転回路１は、半導体記憶装置において、図４に示すような相補型ビット線が、常時、駆動能力の小さなＰ型ＭＯＳトランジスタＰ６、Ｐ７を通じて内部降圧回路の出力電圧２１より供給される電圧レベルに保たれており、相補型ビット線に対して充電回路１０からの充電を行う場合に、相補型ビット線の電圧レベルが充電回路１０からの充電により、充電回路１０からの充電前に保持されている相補型ビット線の電圧レベルよりも高い電圧レベルに上昇するような不具合動作を緩和させるための放電期間を生成する回路である。
【００５３】
このような放電期間の生成は、半導体記憶装置において、メモリセルのワード線が選択される前に、ビット線の充電およびイコライズ（同電位による充電動作）が開始される場合の対策である。すなわち、遅延反転回路１の遅延期間において、図１のＮ型ＭＯＳトランジスタＮ６、Ｎ７がＯＮ状態になり、出力ノードＶＰＲに接続される相補型ビット線およびノード４をそれぞれ接地電位ＶＳＳに接続することによって、放電を行うものである。
【００５４】
図５は、図１および図４の回路動作における各信号のタイミングチャートである。まず、図５において、イコライズ信号／ＥＱがＨＩＧＨレベルの場合、図１に示す遅延信号８および信号３は、それぞれＬＯＷレベルおよびＨＩＧＨレベルとなり、図４の相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの各電圧レベルは、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７を通じて、それぞれの各ソース端子から供給される電圧レベルを保持している。Ｐ型ＭＯＳトランジスタＰ６、Ｐ７の各ソース端子に供給される電圧レベルは、内部降圧回路の出力電圧２１より供給される電圧レベルである。
【００５５】
図１に示す出力ノードＶＰＲおよびノード４は、ＨＩＧＨレベルである信号３がＮ型ＭＯＳトランジスタＮ６、Ｎ７の各ゲート端子に入力され、Ｎ型ＭＯＳトランジスタＮ６、Ｎ７がＯＮ状態であるために、接地電位ＶＳＳにプルダウンされている。また、ＬＯＷレベルである遅延信号８がＰ型ＭＯＳトランジスタＰ０のゲート端子に入力されて、Ｐ型ＭＯＳトランジスタＰ０はＯＮ状態であり、トランスファーゲート２５のＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ５はＯＦＦ状態である。したがって、ノード７は、ＨＩＧＨレベル状態となり、Ｐ型ＭＯＳトランジスタＰｌはＯＦＦ状態となる。
【００５６】
イコライズ信号／ＥＱがＬＯＷレベルとなり立ち下がると、図４に示すＰ型ＭＯＳトランジスタＰ８、Ｐ９がＯＮ状態となる。すると、図１の遅延反転回路１により生成される遅延時間において、Ｎ型ＭＯＳトランジスタＮ６、Ｎ７がＯＮ状態を保持しているので、図４の相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴは、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７を通じて保持していた電圧レベルを、出力ノードＶＰＲを介しＮ型ＭＯＳトランジスタＮ６、Ｎ７を通じて、接地電位ＶＳＳに放電する。
【００５７】
図５において、遅延反転回路１による遅延時間後、遅延信号８がＨＩＧＨレベルとなり立ち上がると、信号３がＬＯＷレベルとなり立ち下がる。これにより、信号３がゲート端子に入力されるＮ型ＭＯＳトランジスタＮ６、Ｎ７および遅延信号８がゲート端子に入力されるＰ型ＭＯＳトランジスタＰ０は、ＯＦＦ状態となり、トランスファーゲート２５のＰ型ＭＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ５は、ＯＮ状態になるとともに、Ｐ型ＭＯＳトランジスタＰ１がＯＮ状態となり、出力ノードＶＰＲを介して相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴに充電が始まる。
【００５８】
この時、Ｐ型ＭＯＳトランジスタＰ１により供給される充電電流は、出力ノードＶＰＲを介して相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴばかりでなく、前述の時定数回路２等を含むフィードバック回路３０にも流入する。時定数回路２は、Ｎ型ＭＯＳトランジスタＮ８、Ｎ９、Ｎｌ０およびＰ型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５から成るトランスファーゲート２６、２７、２８により設定された時定数が、予め相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの各時定数に合せ込まれている。これにより、ノード４の電圧レベルは、出力ノードＶＰＲからイコライズ回路ＥＱを介してメモリセルに接続されている相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの電圧波形の波形なまりと同等の波形なまりを持って上昇をする。尚、イコライズ回路ＥＱは、図４において、充電回路１０を除いたＰ型ＭＯＳトランジスタにより構成されている回路の総称である。
【００５９】
ノード４の電圧レベルが、インバータＩＮＶ１の論理反転レベルを超える電圧レベルまで上昇すると、インバータＩＮＶ１の出力信号である信号５がＨＩＧＨレベルからＬＯＷレベルに反転し、インバータＩＮＶ２の出力信号がＨＩＧＨレベルとなり、このＨＩＧＨレベルの出力信号がトランスファーゲート２５を経て、ノード７に伝達される。このため、ノード７がＬＯＷレベルからＨＩＧＨレベルになることによって、Ｎ型ＭＯＳトランジスタＰｌのゲート端子がＨＩＧＨレベルとなりＰ型ＭＯＳトランジスタＰｌがＯＦＦ状態となる。この結果、出力ノードＶＰＲを介して相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの充電が終了する。
【００６０】
充電回路１０からの出力ノードＶＰＲを介して相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴへの充電動作の完了は、図５のイコライズ信号／ＥＱの立ち上がりに関係しない。これにより、Ｐ型ＭＯＳトランジスタＰｌにおけるＯＦＦ状態が、出力ノードＶＰＲの充電レベルを検出することによって制御されるために、充電制御信号であるイコライズ信号／ＥＱのパルス幅が伸びることによる過充電が起こらず、充電動作がすべてＰ型ＭＯＳトランジスタＰ０およびＰ１で行われることにより高速に充電されることになる。そして、イコライズ信号／ＥＱが立ち上がりＨＩＧＨレベルになると、図４に示すＰ型ＭＯＳトランジスタＰ８、Ｐ９、ＰＥＱの各ゲート端子もＨＩＧＨレベルとなり、Ｐ型ＭＯＳトランジスタＰ８、Ｐ９、ＰＥＱはＯＦＦ状態となる。これにより、回路全体の充電動作が終了する。この時、図４におけるビット線ＢＩＴ、論理反転ビット線／ＢＩＴの電圧レベルは、時定数回路２において設定された時定数、および、Ｐ型ＭＯＳトランジスタＰ１の駆動能力により決定される。また、この充電動作の終了後において、相補型ビット線のビット線ＢＩＴおよび論理反転ビット線／ＢＩＴの電圧レベルは、図４のＰ型ＭＯＳトランジスタＰ６、Ｐ７が常にＯＮ状態であるため、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７の各ソース端子に供給される内部降圧回路の出力電圧２１の電圧レベルに向かって上昇する。
【００６１】
複数のビット線を充電する場合には、図１の出力ノードＶＰＲに前述のイコライズ回路ＥＱ介してビット線を接続すればよい。その実施例を図６に示す。
【００６２】
図６に示すように、充電回路１０の出力端子は、出力ノードＶＰＲに接続され、出力ノードＶＰＲには、イコライズ信号／ＥＱが入力されている複数のイコライズ回路１５、１６、１７が接続されている。イコライズ回路１５、１６、１７には、それぞれビット線ＢＩＴ０および論理反転ビット線／ＢＩＴ０、ビット線ＢＩＴ１および論理反転ビット線／ＢＩＴ１、ビット線ＢＩＴｘおよび論理反転ビット線／ＢＩＴｘが接続されており、これらのビット線および論理反転ビット線は、各メモリセルに接続されている。
【００６３】
イコライズ回路１５、１６、１７は、図４において、充電回路１０を除いたＰ型ＭＯＳトランジスタによって構成される回路である。充電回路１０に接続されるイコライズ回路１５、１６、１７の数は、図１に示すＰ型ＭＯＳトランジスタＰ１の出力電流等の駆動能力を考慮して決定すれば良く特に制限はない。イコライズ回路１５、１６、１７における充電動作は、図１および４にて説明した充電動作と全く同様におこなうことができる。従って、図６に示すような複数の相補型ビット線をもつような半導体記憶装置の充電においても十分効果が得られる。
【００６４】
【発明の効果】
本発明の充電回路は、充電信号を供給する充電駆動回路と、充電信号の時定数を変更して所定の遷移時間を有する遷移信号を出力する時定数回路と、負荷回路に対応して時定数回路の時定数を設定する制御信号を出力する制御回路と、検出信号を出力する電圧検出回路と、入力される充電制御信号を遅延および論理反転させて遅延信号を出力する遅延反転回路と、を有しており、充電駆動回路が遅延反転回路からの遅延信号によって充電動作を開始し、電圧検出回路からの検出信号によって充電動作を停止することによって、ＭＯＳトランジスタの駆動特性が低下せずに充電を高速に行うことができるとともに、安定動作が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態である充電回路を示す回路図である。
【図２】図１の充電回路に用いられる遅延回路を示す回路図である。
【図３】図１の充電回路に用いられる時定数回路を示す回路図である。
【図４】図１の充電回路含む半導体記憶装置の要部の回路図である。
【図５】本発明の充電回路における各信号のタイミングチャートである。
【図６】本発明の実施例における回路図である。
【図７】従来の充電回路の回路図である。
【図８】従来の他の充電回路の回路図である。
【符号の説明】
１    遅延反転回路
２    時定数回路
３    信号
４    ノード
５    信号
６    入力端子
７    ノード
８    遅延信号
９    電源
１０  充電回路
１３  電源
１５  イコライズ回路
１６  イコライズ回路
１７  回路
１８  制御回路
１９  出力信号
２０  出力信号
２１  内部降圧回路の出力電圧
２２  ノード
２３  ノード
２５  トランスファーゲート
２６  トランスファーゲート
２７  トランスファーゲート
２８  トランスファーゲート
３０  フィードバック回路
Ｎ０〜Ｎ１３、ＮＥＱ  Ｎ型ＭＯＳトランジスタ
Ｐ０〜Ｐ１３、ＰＥＱ  ＰＮ型ＭＯＳトランジスタ
ＥＱ  イコライズ回路
【図１】
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【図２】
0003804765.tif 000003
【図３】
0003804765.tif 000004
【図４】
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【図５】
0003804765.tif 000006
【図６】
0003804765.tif 000007
【図７】
0003804765.tif 000008
【図８】
0003804765.tif 000009