(57)【特許請求の範囲】
【請求項１】
複数のメモリセルからなる複数のメモリバンクと、
外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、
該識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、
外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、
該制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、
該入力アドレス信号の特定ビットの論理値を反転または非反転して該アドレス制御手段に出力する第１アドレス反転手段を有し、
該第１アドレス反転手段は、該アドレス信号の論理値を反転させる論理反転手段と、該アドレス信号と同論理の出力および該論理反転手段出力の何れかに切り換える第１出力切換手段とを有し、該第１出力切換手段は、製造工程で形成される配線パターンにより出力の切り換えを行う不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルからなる複数のメモリバンクと、
外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、
該識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、
外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、
該制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、
該入力アドレス信号の特定ビットを他の特定ビットと入れ替えて該アドレス制御手段に出力する第２アドレス反転手段を有し、
該第２アドレス反転手段は、該入力アドレス信号の特定ビットを他の特定ビットと入れ替えるように切り換える第２出力切換手段を有し、該第２出力切換手段は、製造工程で形成される配線パターンにより出力の切り換えを行う不揮発性半導体記憶装置。
【請求項３】
複数のメモリセルからなる複数のメモリバンクと、
外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、
該識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、
外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、
該制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、
該入力アドレス信号の特定ビットの論理値を反転または非反転して該アドレス制御手段に出力する第１アドレス反転手段を有し、
該第１アドレス反転手段は、該アドレス信号の論理値を反転させる論理反転手段と、該アドレス信号と同論理の出力および該論理反転手段出力の何れかに切り換える第１出力切換手段とを有し、該第１出力切換手段は、外部端子から入力される論理値に応じて出力を切り換える論理素子を有する不揮発性半導体記憶装置。
【請求項４】
複数のメモリセルからなる複数のメモリバンクと、
外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、
該識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、
外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、
該制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、
該入力アドレス信号の特定ビットを他の特定ビットと入れ替えて該アドレス制御手段に出力する第２アドレス反転手段を有し、
該第２アドレス反転手段は、該入力アドレス信号の特定ビットを他の特定ビットと入れ替えるように切り換える第２出力切換手段を有し、該第２出力切換手段は、外部端子から入力される論理値に応じて出力を切り換える論理素子を有する不揮発性半導体記憶装置。
【請求項５】
前記メモリバンクの記憶容量は総記憶容量の１／２n（ｎは自然数）である請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
【請求項６】
電気的に書き込みおよび消去可能なフラッシュメモリで構成された請求項１〜５の何れかに記載の不揮発性半導体記憶装置。
【請求項７】
請求項１〜６の何れかに記載の不揮発性半導体記憶装置を用いてメモリ動作を行う情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの電気的書込み／消去を可能とする不揮発性半導体記憶装置およびこれを用いた情報機器に関し、より詳細には、データの電気的な読み出しおよび書込み、消去動作を独立して行うフラッシュＥＥＰＲＯＭ（フラッシュメモリ）などの不揮発性半導体記憶装置およびこれを用いた情報機器に関する。
【０００２】
【従来の技術】
従来、データの電気的書込み／消去動作が可能なフラッシュメモリにおいて、データの書込み／消去動作が行われているメモリセルは、選択されているメモリセルトランジスタの各電極電圧が書込み／消去に適した電圧にする書込み／消去モードになっている。一方、データの電気的な読出し動作が行われているメモリセルは、選択されているメモリセルトランジスタの各電極電圧が読出しに適した電圧にする読出しモードになっている。
【０００３】
通常、書込み／消去の各モードでは読出しモードとは違った電極電圧を印加する必要があるため、同一のメモリブロック内で、書込み／消去モードであるメモリセルと、読み出しモードであるメモリセルとを混在させることは困難である。このため、デュアルワークフラッシュメモリが開発されて広く用いられている。
【０００４】
このデュアルワークフラッシュメモリは、幾つかのメモリブロックから成る複数のメモリバンクで構成され、複数のメモリバンク中の一つに対して書込み／消去動作を行っている間に、それとは別の他のメモリバンクから読出し動作を行うことにより、所謂、デュアルワークオペレーション機能を実現するものである。
【０００５】
このデュアルワークフラッシュメモリにおいては、書き込み／消去動作を実行中のメモリバンクと、読み出し動作を実行中の他のメモリバンクとは、それぞれ独立した異なるアドレス信号によって制御される必要がある。
【０００６】
これは、読み出し動作のために入力されたアドレス信号が、他のメモリバンクで実行中の書き込み／消去動作に影響を与えないようにする必要があるためである。したがって、デュアルワークフラッシュメモリにおいては、少なくとも２系統のアドレス信号（２種類以上のアドレス信号）を有する必要がある。
【０００７】
このデュアルワークフラッシュメモリのアドレス制御例について、図９に示すデュアルワークフラッシュメモリの要部構成を参照して説明する。
【０００８】
図９において、デュアルワークフラッシュメモリは、入力バッファ２１と、アドレス制御回路２２と、コマンド認識部２３と、書き込み／消去制御回路２４と、２つのメモリバンクａ，ｂと、メモリバンクａに接続されるデコーダ回路２５と、メモリバンクｂに接続されるデコーダ回路２６とを有している。
【０００９】
入力バッファ２１には外部アドレスパッド（図示せず）からのアドレス信号Ａが入力される。
【００１０】
アドレス制御回路２２には入力バッファ２１からのアドレス信号Ａｂｕｆが入力される。
【００１１】
コマンド認識部２３にはコマンド信号Ｃが入力され、有効なコマンドであることが認識されると、コマンド認識部２３からアドレス制御回路２２にラッチ制御信号Ｃｌａｔｃｈが出力され、コマンド認識部２３から書き込み／消去制御回路２４に、コマンドの種類を識別する制御信号Ｃｗｓｍが出力される。
【００１２】
書き込み／消去制御回路２４には、アドレス制御回路２２から、後述するバンク信号Ｃｂａｎｋ１が入力されると共に、コマンド認識部２３から制御信号Ｃｗｓｍが入力されて、書き込み／消去制御信号Ｃａ，Ｃｂを出力する。
【００１３】
デコーダ回路２５には、アドレス制御回路２２からアドレス信号Ａａが入力される共に、書き込み／消去制御回路２４から書き込み／消去制御信号Ｃａが入力される。
【００１４】
デコーダ回路２６には、アドレス制御回路２２からアドレス信号Ａｂが入力されると共に、書き込み／消去制御回路２４から書き込み／消去制御信号Ｃｂが入力される。
【００１５】
ここで、前記２系統のアドレス信号に該当するアドレス信号Ａａ，Ａｂを出力するアドレス制御回路２２について図１０を用いて詳細に説明する。
【００１６】
アドレス制御回路２２は、図１０に示すように、ラッチ制御信号Ｃｌａｔｃｈによって制御されるアドレスラッチ回路３１と、入力されたアドレス信号Ａｂｕｆがどのメモリバンクに含まれるアドレスかをデコードするバンクデコーダ３２と、ラッチ制御信号Ｃｌａｔｃｈによって制御され、バンクデコーダ３２によってデコードされたバンク信号Ｃｂａｎｋを記憶するラッチ回路３３と、このラッチ回路３３に記憶されたバンク信号Ｃｂａｎｋ１により制御され、アドレスラッチ回路３１によりラッチされたアドレス信号Ａｌａｔｃｈとアドレス信号Ａｂｕｆを２系統のアドレス信号Ａａ，Ａｂに対応するように接続制御するためのマルチプレクサ回路３４とを有している。バンク信号Ｃｂａｎｋ１は、書き込み／消去制御回路２４にも出力されている。
【００１７】
なお、一般的なフラッシュメモリにおいては、上記の他にも書き込まれる情報を伝えるデータ信号や、メモリセルに格納された情報を読み出すためのセンス回路、昇圧回路を始めとする高電圧関連などの各種回路が含まれているが、ここでは特に本発明に関係しないので図示していない。また、特に必要のない限り、これらの構成およびその動作についても言及しないことにする。
【００１８】
以下、例えば、メモリバンクａに対して書き込み動作を行っている間に、メモリバンクｂより読み出し動作を行う場合のアドレス制御について説明する。
【００１９】
メモリバンクａに対する書き込み動作を指示する場合、コマンド信号Ｃは書き込み動作に対するコマンドを有しており、アドレス信号Ａはメモリバンクａに含まれるアドレスを有している。
【００２０】
コマンド信号Ｃは、コマンド認識部２３によって書き込みコマンドであることが認識（識別）され、ラッチ制御信号Ｃｌａｔｃｈを活性化する。また、制御信号Ｃｗｓｍにより、書き込み／消去制御回路２４に入力されたコマンドが書き込みコマンドであることを伝える。
【００２１】
一方、入力バッファ２１は、アドレス信号Ａを受けてアドレス制御回路２２にアドレス信号Ａｂｕｆを伝える。アドレス制御回路２２は、コマンド認識部２３から、活性化されたラッチ制御信号Ｃｌａｔｃｈを受けて、アドレス信号Ａｂｕｆをアドレスラッチ回路３１に記憶させる。
【００２２】
また、バンクデコーダ３２は、入力されたアドレスＡｂｕｆが何れのバンクに含まれるアドレスか（ここでは、メモリバンクａに含まれるアドレスか、メモリバンクｂに含まれるアドレスか）をデコードする。メモリバンクａとメモリバンクｂの容量（アドレス空間の大きさ）が等しく、図１１のようなメモリマップになっているものと仮定すると、アドレス信号Ａｂｕｆの最上位ビット（ｂｉｔ）が「０」の場合はメモリバンクａ、その最上位ビット（ｂｉｔ）が「１」の場合はメモリバンクｂとなる。
【００２３】
バンクデコーダ３２によりデコードされたバンク信号Ｃｂａｎｋは、ラッチ制御信号Ｃｌａｔｃｈが活性化されたのを受けてラッチ回路３３に記憶される。
【００２４】
さらに、マルチプレクサ回路３４は、ラッチ回路３３に記憶されたバンク信号Ｃｂａｎｋ１により、アドレスラッチ回路３１にて記憶されたアドレス信号Ａｌａｔｃｈをアドレス信号Ａａに、アドレス信号Ａｂｕｆをアドレス信号Ａｂにそれぞれ対応するように接続制御される。
【００２５】
上記動作により、メモリバンクａに対応するアドレス信号Ａａにはアドレスラッチ回路３１にて記憶されたアドレス信号Ａｌａｔｃｈが、メモリバンクｂに対応するアドレス信号Ａｂには入力バッファ２１の出力であるアドレス信号Ａｂｕｆがそれぞれ対応するように信号線同士が接続制御される。
【００２６】
書き込み／消去制御回路２４はバンク信号Ｃｂａｎｋ１を受けて、メモリバンクａに対する書き込み／消去制御信号Ｃａを活性化させ、デコーダ回路２５を制御することによってメモリバンクａに含まれるアドレス信号Ａａによって選択されたメモリセルを書き込みモードにする。
【００２７】
一方、メモリバンクｂに対するアドレス信号Ａｂは、アドレス制御回路２２内のマルチプレクサ回路３４によって、メモリバンクａに対するアドレス信号Ａａとは論理的かつ電気的に分離されており、アドレス信号Ａｂは入カバッファ２１からのアドレス信号Ａｂｕｆと対応するように接続される。この状態において、外部からの読み出し動作要求に伴うアドレス指定を受けて、メモリバンクａ内で選択されているアドレスに関わらず、メモリバンクｂ内のメモリセルを自由に選択することが可能である。
【００２８】
なお、説明を簡単に行うために、メモリバンクａ，ｂのサイズを等しくしたが、メモリバンクのサイズが異なっている場合においても、バンクデコーダ３２の論理を変更するだけで、同様の機能を実現することが可能である。また、メモリバンクｂに対して書き込み／消去動作を行っている間に、メモリバンクａより読み出し動作を行う場合についても全く同様である。その場合は、マルチプレクサ回路３４において、メモリバンクａに対応するアドレス信号Ａａには入力バッファ２１の出力であるアドレス信号Ａｂｕｆが、メモリバンクｂに対応するアドレス信号Ａｂにはアドレスラッチ回路３１にて記憶されたアドレス信号Ａｌａｔｃｈがそれぞれ対応するように信号線同士が接続される。
【００２９】
一般に、デュアルワークフラッシュメモリは、メモリチップの実装面積に制限がある携帯機器によく使用される。ここで、デュアルワークフラッシュを用いた携帯機器の代表的なシステム例を図１２に示して、携帯機器でのデュアルワークフラッシュメモリの使い方およびその必要性について説明する。
【００３０】
携帯機器のシステムは、図１２に示すように、携帯機器全体を制御するＣＰＵ５１と、デュアルワークフラッシュメモリ５２と、ＲＡＭ５３と、マイクや液晶表示装置などの入出力装置を制御する入出力インターフェス５４と、それぞれを通信可能に電気的に接続するデータバス５５とを有している。
【００３１】
ＣＰＵ５１は、通常、デュアルワークフラッシュメモリ５２内に格納されている実行用のコード（インストラクションコード）によって動作を行う。本図は、デュアルワークフラッシュの動作を説明するために引用されたものであり、それ以外のデバイスや制御信号などは図示していない。
【００３２】
例えば、入力装置の一つであるマイクから入力された音声データをデュアルワークフラッシュメモリ５２に格納するという動作を考える。
【００３３】
この場合、ＣＰＵ５１は、デュアルワークフラッシュメモリ５２や入出カインタフェース５４を制御するために、インストラクションコードを実行して行く必要がある。このコードは、前述の通り、デュアルワークフラッシュメモリ５２に格納されているので、デュアルウークフラッシュメモリ５２からデータバス５５上の経路（１）により前記コードのフェッチ（コードの取り込み）を行う必要がある。
【００３４】
一方、入出カインターフェース５４を通して音声データをデュアルワークフラッシュメモリ５２に格納するには、データバス５５上の経路（２）によりデータを転送する必要がある。
【００３５】
仮に、デュアルワーク機能を持たないフラッシュメモリを使用すると、経路（２）によって得られたデータをフラッシュメモリに書き込んでいる間は、経路（１）によるコードのフェッチを行うことができない。つまり、フラッシュメモリにデータを書き込んでいる期間は、ＣＰＵ５１は全く動作を行うことができない。これと同様に、フラッシュメモリ上のデータを消去している期間も、ＣＰＵ５１は動作を行うことができない。
【００３６】
一般に、フラッシュメモリにおいては、データ読出し時間に比べて、データ書込み／消去時間が十分に遅いため、携帯機器（情報機器）に重要な即時応答性を損なうことになる。この問題は、インストラクションコードを他のフラッシュメモリやＲＯＭに格納することにより解決するが、前記実装面積の制限やフラッシュメモリにインストラクションコードを格納した際の利便性を考慮すると、現実的ではない。
【００３７】
このようなシステムにおいて、デュアルワークフラッシュメモリを用いると、経路（２）によるデータ（音声データ）の格納（書き込み動作）中に経路（１）によるコードのフェッチ（読み出し動作）を実現することが可能である。このとき、上記データと上記コードとを異なったメモリバンクに格納する必要があるのは、言うまでも無い。
【００３８】
ここで、ＣＰＵ５１のコードが格納され、主として読み出し動作が行われる領域のことをコード領域、各種データが格納され頻繁に書き込み／消去が行われる領域のことをデータ領域と定義する。勿論、上記定義の使われ方に限定されるわけではない。前述の通り、先の例ではコード領域とデータ領域とをそれぞれ別のメモリバンクに対応させる必要がある。例えば、メモリバンクａがコード領域、メモリバンクｂがデータ領域などである。２つのメモリバンクａ，ｂを持ち、しかもそれらの容量が同じデュアルワークフラッシュメモリを想定すると、データ領域とコード領域が同じ容量になる。
【００３９】
ところが、データ領域とコード領域の容量の組み合わせ（比率）は、それが使われるアプリケーションによって、ユーザの要望が大きく異なる。例えば、容量の大きなデータ（画像データ等）を扱うアプリケーションでは自ずとデータ領域が大きくなり、多くの機能を有するアプリケーションでは大きな容量のコード領域が必要である。また、特に、コード領域の容量の決定時期は、システムプログラムやアプリケーションプログラムの完成度に大きく依存するため、システムハードウェアが完成した後に、容量比が変更になる可能性がある。
【００４０】
これら多様な要望に応えるためには、切り替え可能なメモリバンクの容量の組み合わせを、複数用意すればよい。仮に、総容量３２Ｍｂｉｔのデュアルワークフラッシュメモリを考えると、２４Ｍ・８Ｍ（メモリバンクａの容量２４Ｍ、メモリバンクｂの容量８Ｍを意味する）、１６Ｍ・１６Ｍなどの組み合わせが考えられる。これら複数の組み合わせを１チップで実現し、開発コストを下げるためには、いくつかの手法が考えられる。
【００４１】
その一つが、メモリアレイの両端にデコーダを配し、ワード線／ビット線をハードマスクにより適当な位置で分離（切断）する手法である。即ち、半導体記憶装置の製造工程において、配線を形成するマスクを変えることにより配線パターンを固定的に変更する。ハードマスクによって分離（切断）する個所を変更することにより、メモリアレイを様々な容量比の複数の領域（複数のメモリバンク）に分離することが可能である。
【００４２】
しかしこの方法によると、同一のデコーダ回路で、切り替えによって生成される複数のメモリバンク容量に対応させる必要があり、チップ面積が増大するうえ、アクセス時間などの最適化を行うのが困難である。また、チップ完成後には容量の変更を行うことができないため、各容量比での評価を行うことができない、生産に時間がかかる、などの短所がある。
【００４３】
別の手法として、小容量のメモリバンクを複数用意しておき、それらを適宜組み合わせて一つのメモリバンクであるかのように使用する構成が考えられる。４つのメモリバンクを持つデュアルワークフラッシュメモリの構成例を図１３に示している。先の例との比較を簡単に行うために、メモリバンクａ２〜ｄ２の容量は先に説明したメモリバンクａ，ｂのそれぞれ半分とする。つまり、メモリバンクａ２〜ｄ２の総容量と、メモリバンクａ，ｂの総容量は同じとなる。それぞれの構成要素は、図９におけるものと同様であり、ここでの詳細な説明は省略する。即ち、入力バッファ６１が入力バッファ２１に、コマンド認識部６３がコマンド認識部２３に、書込み／消去制御回路６４が書込み／消去制御回路２４に、アドレス制御回路６２がアドレス制御回路２２にそれぞれ対応している。
【００４４】
アドレス制御回路６２からは、各メモリバンクａ２〜ｄ２にそれぞれ対応したアドレス信号Ａａ２〜Ａｄ２がそれぞれ出力され、それらはそれぞれデコーダ６５〜６８にそれぞれ入力される。
【００４５】
書込み／消去制御回路６４からは、書込み／消去制御信号Ｃａ２〜Ｃｄ２が出力され、それらは同様にデコーダ６５〜６８にそれぞれ入力される。
【００４６】
アドレス制御回路６２の要部構成例を図１４に示している。マルチプレクサ回路７４を除き、他の構成要素については図１０のアドレス制御回路２２と同様であり、アドレスラッチ回路７１はアドレスラッチ回路３１に、バンクデコーダ７２はバンクデコーダ３２に、ラッチ回路７３はラッチ回路３３にそれぞれ対応している。この場合、メモリバンクａ２〜ｄ２が４つあるため、マルチプレクサ回路７４とバンクデコーダ７２とは、新たに制御信号Ｃｍｕｘを入力に加え、各メモリバンクに対応するアドレス信号Ａａ２〜Ａｄ２を出力する。
【００４７】
このような構成によると、３組のメモリ容量の組み合わせが可能になる。つまり、ｂ２〜ｄ２を一つのメモリバンクと考え、（ａ２）・（ｂ２＋ｃ２＋ｄ２）とすると１：３の容量比、同様に（ａ２＋ｂ２）・（ｃ２＋ｄ２）とすると２：２（１：１）の容量比、（ａ２＋ｂ２＋ｃ２）・（ｄ２）とすると３：１の容量比のメモリバンク構成をとることが可能になる。この時のメモリマップを図１５に示している。
【００４８】
図１５では、メモリバンクａ２→ｂ２→ｃ２→ｄ２のようにアドレスが進むと仮定している。さらに、制御信号Ｃｍｕｘにより、マルチプレクサ回路７４とバンクデコーダ７２とに、前記３パターンのメモリバンク構成の中でどのパターンを選択するかを伝える必要がある。例えば、１：３の構成が選択されたとする。バンクデコーダ７２は、入力されたアドレスがメモリバンクａ２に含まれるか、または（ｂ２、ｃ２、ｄ２）の何れかに含まれるかをデコードする。マルチプレクサ回路７４は、Ａａ２と（Ａｂ２、Ａｃ２、Ａｄ２）とを回路的に分離する必要がある。このとき、（Ａｂ２、Ａｃ２、Ａｄ２）の各アドレス信号を論理的に接続すると（つまり、同じアドレス信号を伝えるようにすると）、制御が簡単になる。
【００４９】
上記以外の動作については、図１０に示したアドレス制御回路２２の動作と同様である。このような構成により、１：３、１：１、３：１のメモリバンク容量比を持ったデュアルワークフラッシュメモリを実現することが可能である。なお、前述した容量比を細かく設定したい場合は、一つのメモリバンク容量を更に小さくして、多数のメモリバンクを有する構成にすればよい。
【００５０】
【発明が解決しようとする課題】
上述した容量の小さいメモリバンクを多数有する構成のデュアルワークフラッシュメモリを実現する際には、メモリバンクの数だけアドレス信号を持つ必要がある。例えば、図１３に示した４つのメモリバンクａ２〜ｄ２を持つデュアルワークフラッシュメモリの場合、Ａａ２〜Ａｄ２の４つのアドレス信号が必要になる。仮に、総量３２Ｍｂｉｔのフラッシュメモリに適用すると、４つのメモリバンクはそれぞれ８Ｍｂｉｔの容量を持つことになる。バイト（８ビット）単位のアクセスを許すとすれば、それぞれのメモリバンクに対応したアドレスのビット幅は少なくとも２０ビット必要になる。
【００５１】
ここでは、少なくとも２０ビット（ｂｉｔ）のビット幅を持つアドレスが４セット必要になるので、少なくとも８０本のアドレス信号線が配線されることになる。それぞれのメモリバンク容量をさらに半分にし、８つのメモリバンクを有する構成にすると、少なくとも１９ビットのビット幅を持つアドレスが８セット必要になるので、少なくとも１５２本のアドレス信号線が配線されることになる。
【００５２】
このように、メモリバンクを細分化すればそれだけアドレス信号の総数が大幅に増加する。さらに、図示していない高電位関連の回路やセンス回路、デコーダ回路などの周辺回路比率が大きくなり、チップ面積に対するメモリセル領域の割合（メモリセル占有率）が低くなる。これらはチップ面積の拡大につながる。即ち、チップ製造コストの増加と歩留まりの低下を招く。また、メモリバンクの容量の組み合わせ数が増加することにより、開発時に必要不可欠な動作検証の組み合わせ数が増加し、開発工数の増大をも招く。
【００５３】
本発明は、上記事情に鑑みて為されたもので、特定のアドレスを選択的に反転させるなどして、アドレス信号およびアドレス信号線の大幅な増加を招くことなく、細分化したメモリバンクの容量の組み合わせ数を容易に増加させることができる不揮発性半導体記憶装置およびこれを用いた情報機器を提供することを目的とする。
【００５４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、複数のメモリセルからなる複数のメモリバンクと、外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、入力アドレス信号の特定ビットの論理値を反転または非反転して該アドレス制御手段に出力する第１アドレス反転手段を有し、該第１アドレス反転手段は、該アドレス信号の論理値を反転させる論理反転手段と、該アドレス信号と同論理の出力および該論理反転手段出力の何れかに切り換える第１出力切換手段とを有し、該第１出力切換手段は、製造工程で形成される配線パターンにより出力の切り換えを行うものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の不揮発性半導体記憶装置は、複数のメモリセルからなる複数のメモリバンクと、外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、入力アドレス信号の特定ビットの論理値を反転または非反転して該アドレス制御手段に出力する第１アドレス反転手段を有し、該第１アドレス反転手段は、該アドレス信号の論理値を反転させる論理反転手段と、該アドレス信号と同論理の出力および該論理反転手段出力の何れかに切り換える第１出力切換手段とを有し、該第１出力切換手段は、外部端子から入力される論理値に応じて出力を切り換える論理素子を有するものであり、そのことにより上記目的が達成される。
【００５５】
また、好ましくは、本発明の不揮発性半導体記憶装置における複数のメモリセルからなる複数のメモリバンクと、外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、入力アドレス信号の特定ビットを他の特定ビットと入れ替えて該アドレス制御手段に出力する第２アドレス反転手段を有し、該第２アドレス反転手段は、該入力アドレス信号の特定ビットを他の特定ビットと入れ替えるように切り換える第２出力切換手段を有し、該第２出力切換手段は、製造工程で形成される配線パターンにより出力の切り換えを行うものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の不揮発性半導体記憶装置における複数のメモリセルからなる複数のメモリバンクと、外部から入力されるコマンド信号を識別して識別信号を出力するコマンド認識手段と、識別信号で指定されたコマンドを実行するための制御信号を生成する内部制御手段と、外部から入力される入力アドレス信号に基づいて、アクセス対象となる該複数のメモリバンクを任意に組み合せたメモリ領域に対して内部アドレス信号を生成するアドレス制御手段とを有し、制御信号および内部アドレス信号に基づいて所定のメモリセルにアクセスする不揮発性半導体記憶装置において、入力アドレス信号の特定ビットを他の特定ビットと入れ替えて該アドレス制御手段に出力する第２アドレス反転手段を有し、該第２アドレス反転手段は、該入力アドレス信号の特定ビットを他の特定ビットと入れ替えるように切り換える第２出力切換手段を有し、該第２出力切換手段は、外部端子から入力される論理値に応じて出力を切り換える論理素子を有するものであり、そのことにより上記目的が達成される。これらの場合、入力アドレス信号の特定ビットを他の特定ビットとの入れ替えは、連続する二つの特定ビット（例えば上位２ビット）を相互に入替える場合を含み、さらには任意の二つの特定ビットを相互に入替える場合をも含むものとする。
【００６１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、メモリバンクの記憶容量は総記憶容量の１／２n（ｎは自然数；２のｎ乗分の１）である。
【００６２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、電気的に書き込みおよび消去可能なフラッシュメモリで構成されている。
【００６３】
さらに、本発明の不揮発性半導体記憶装置は、マトリクス状に配置された複数のメモリセルからなるメモリブロックと、いくつかのメモリブロックからなる複数のメモリバンクを具備する不揮発性半導体記憶装置であって、特定のアドレス信号を反転させるアドレス反転部を具備することによりメモリバンクの論理的な配置を変更可能にしたことで、上記目的が達成される。
【００６４】
本発明の情報機器は、請求項１〜９の何れかに記載の不揮発性半導体記憶装置を用いてメモリ動作を行うものであり、そのことにより上記目的が達成される。
【００６５】
以下、本発明の作用について説明する。本発明にあっては、特定のアドレス信号の特定ビットを反転させたり、他の特定ビットと入れ替えたりすることにより、メモリバンクの物理的な配置を変更することなしに、論理的な配置のみを変更することが可能となる。つまり、メモリバンク容量比の組み合わせ数の中で、ｍ：ｎとｎ：ｍの組み合わせ（例えば、１：２と２：１）を、特定のアドレス信号を反転又は入替えることにより同一の内部動作にすることができる。これにより、アドレス信号のセット数を減らすことが可能となり、アドレス信号およびアドレス信号線の増加、メモリセル占有率の低下、検証パターンの増加による開発期間の長期化などを招くことなく、多数のメモリバンク容量比の組み合わせを持った不揮発性半導体記憶装置を容易に実現することが可能となる。
【００６６】
【発明の実施の形態】
以下に、本発明の不揮発性半導体記憶装置の実施形態１〜３について、図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１における不揮発性半導体記憶装置の要部構成を示すブロック図である。なお、一般的な不揮発性半導体記憶装置においては、メモリセルに書き込まれる情報を伝えるデータ信号や、メモリセルに格納された情報を読み出すためのセンス回路、昇圧回路を始めとする高電圧関連の回路などが含まれているが、本論には直接関係しないので、ここでは図示せず、特に必要のない限り、これらの構成および動作についてもその説明を省略する。
【００６７】
図１において、本発明の不揮発性半導体記憶装置１０は、入力バッファ１１と、アドレス制御手段としてのアドレス制御回路１２と、コマンド認識手段としてのコマンド認識部１３と、内部制御手段としての書き込み／消去制御回路１４と、３つのメモリバンクａ〜ｃと、それぞれに接続されるデコーダ回路１５〜１７と、第１アドレス反転手段としてのアドレス反転部１９とを有している。
【００６８】
入カバッファ１１には、外部アドレスパッド（図示せず）からアドレス信号Ａが入力されている。
【００６９】
アドレス反転部１９には、入力バッファ１１からのアドレス信号Ａｂｕｆが入力され、入力アドレス信号の特定ビットの論理値を反転または非反転してアドレス制御回路１２に出力するようになっている。
【００７０】
更に具体的に説明すると、アドレス反転部１９は、図２に示すように、入力アドレス信号Ａｂｕｆの最上位ビット（ｂｉｔ）に接続されたインバータ１０１と、入力アドレス信号Ａｂｕｆの最上位から２番目のビット（ｂｉｔ）のビット線に接続されたインバータ１０２と、インバータ１０１の論理を無効にする切り替えパターン１０３と、インバータ１０２の論理を無効にする切り替えパターン１０４とを有している。
【００７１】
これらのインバータ１０１，１０２により論理反転手段（論理反転回路）が構成され、論理反転手段は、入力信号となるアドレス信号の論理値を反転させるものである。また、切り替えパターン１０３，１０４により第１出力切換手段が構成され、第１出力切換手段は、アドレス信号と同論理の出力および論理反転出力の何れかに切り替えるようになっている。
【００７２】
これらの切り替えパターン１０３，１０４はそれぞれ、ハードマスクによりレイアウト配線パターンを切り替えることによって、図２に示すパターンＡとパターンＢの何れかに切り替えることが可能である。切り替えパターン１０３，１０４をそれぞれパターンＡとした場合、インバータ１０１，１０２の論理が有効となり、アドレス反転部１９は、アドレス信号Ａｂｕｆの最上位ビットと最上位から２番目のビットのみが反転した信号を、アドレス信号Ａｂｕｆｉとして出力する。また、切り替えパターン１０３，１０４をそれぞれパターンＢとした場合、インバータ１０１，１０２の論理が無効となり、アドレス反転部１９は、アドレス信号Ａｂｕｆをそのままアドレス信号Ａｂｕｆｉとして出力する。
【００７３】
コマンド認識部１３にはコマンド信号Ｃが入力され、入力コマンドを解釈して入力コマンドが有効なコマンドであることが認識されると、コマンド認識部１３からアドレス制御回路１２にラッチ制御信号Ｃｌａｔｃｈが出力されると共に、コマンド認識部１３から書き込み／消去制御回路１４に、コマンドの種類を識別する識別信号としての制御信号Ｃｗｓｍが出力される。
【００７４】
アドレス制御回路１２は、アドレス反転部１９からのアドレス信号Ａｂｕｆｉが入力されると共に、コマンド認識部１３からのラッチ制御信号Ｃｌａｔｃｈが入力され、バンク信号Ｃｂａｎｋ１が書き込み／消去制御回路１４に出力されると共に、デコーダ回路１５〜１７にそれぞれメモリバンク毎のアドレス信号Ａａ〜Ａｃが出力されるようになっている。
【００７５】
更に具体的に説明すると、アドレス制御回路１２は、図３に示すように、アドレス信号Ａｂｕｆｉをコマンド認識部１３からのラッチ制御信号Ｃｌａｔｃｈによってラッチ制御するアドレスラッチ回路９１と、アドレス反転部１９から入力されたアドレス信号Ａｂｕｆｉがどのメモリバンクに含まれるアドレスかをデコードするバンクデコーダ９２と、ラッチ制御信号Ｃｌａｔｃｈによって、バンクデコーダ９２によってデコードされたバンク信号Ｃｂａｎｋを記憶するラッチ回路９３と、このラッチ回路９３からのバンク信号Ｃｂａｎｋ１に基づいて、アドレスラッチ回路９１でラッチされたアドレス信号Ａｌａｔｃｈとアドレス信号Ａｂｕｆｉをそれぞれ３系統のアドレス信号Ａａ〜Ａｃにそれぞれ対応するように接続制御するマルチプレクサ回路９４とを有している。
【００７６】
メモリバンクａ，ｂは同一の記憶容量でそれぞれメモリバンクｃの半分とすると、アドレス反転部１９で切り替えパターンＢを採用した場合、メモリバンクの容量組み合わせは、（ａ）・（ｂ＋ｃ）とすると１：３のメモリ容量比に、（ａ＋ｂ）・（ｃ）とすると２：２（１：１）のメモリ容量比にすることができる。
【００７７】
上記２種類の容量組み合わせの切り替えは、外部からアドレス制御回路１２に入力される制御信号Ｃｍｕｘによって行われる。制御信号Ｃｍｕｘが１：３のメモリ容量比を指示すると、バンクデコーダ９２はアドレス信号Ａｂｕｆｉがメモリバンクａに含まれるアドレスか、メモリバンクｂまたはｃに含まれるアドレスかをデコードし、アドレス信号Ａｂｕｆｉがどのメモリバンクに含まれるかを、バンク信号Ｃｂａｎｋ１としてマルチプレクサ回路９４および書き込み／消去制御回路１４に伝える。
【００７８】
マルチプレクサ回路９４は、アドレスラッチ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈと、アドレス信号Ａｂｕｆｉとを、アドレス信号Ａａおよびアドレス信号Ａｂ，Ａｃにそれぞれ対応させて接続制御する。このとき、制御信号Ｃｍｕｘが１：３の容量比を示しているので、マルチプレクサ回路９４では、アドレス信号Ａａとアドレス信号Ａｂ，Ａｃとは論理的かつ電気的に信号パスが異なるように分離され、アドレス信号Ａｂとアドレス信号Ａｃとは同一のアドレス信号Ａｂｕｆｉに対応するように論理的に接続制御が為される。
【００７９】
制御信号Ｃｍｕｘが１：１のメモリ容量比を指示した場合には、バンクデコーダ９２はアドレス信号Ａｂｕｆｉがメモリバンクａまたはｂに含まれるアドレスか、メモリバンクｃに含まれるアドレスかどうかをデコードし、アドレス信号Ａｂｕｆｉがどのメモリバンクに含まれるかを、バンク信号Ｃｂａｎｋ１としてマルチプレクサ回路９４および書き込み／消去制御回路１４に伝える。
【００８０】
マルチプレクサ回路９４は、アドレスラッチ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈとアドレス信号Ａｂｕｆｉとを、アドレス信号Ａａ，Ａｂおよびアドレス信号Ａｃにそれぞれ対応するように接続制御する。このとき、制御信号Ｃｍｕｘが１：１の容量比を示しているので、マルチプレクサ回路９４では、アドレス信号Ａａ，Ａｂとアドレス信号Ａｃとは論理的かつ電気的に分離され、アドレス信号Ａａとアドレス信号Ａｂとは対応するように論理的に接続制御される。
【００８１】
ここで、本実施形態１の半導体記憶装置のメモリマップについて図４を参照しながら説明する。
【００８２】
図４において、アドレス信号Ａのビット幅を２４ビット（ｂｉｔ）と仮定する。また、メモリバンクａ，ｂの容量は等しいものとし、メモリバンクｃの容量はメモリバンクａ，ｂの容量の２倍とする。つまり、メモリバンクａ，ｂの容量はそれぞれメモリ総容量の１／４、メモリバンクｃの容量はメモリ総容量の１／２となっている。
【００８３】
アドレス反転部１９に含まれる切り替えパターン１０３，１０４を、それぞれパターンＢとした場合について考える。ここでは、アドレスの進む方向をメモリバンクａ→ｂ→ｃとしている。この場合は、前述のようにインバータ１０１，１０２の論理が無効となっているため、アドレス信号Ａｂｕｆとアドレス信号Ａｂｕｆｉは対応して接続された状態になり、メモリマップは図４の左側（切り替えパターンＢの時）のようになる。
【００８４】
次に、アドレス反転部１９に含まれる切り替えパターン１０３，１０４を、それぞれパターンＡとした場合について考える。この場合は前述の通り、インバータ１０１，１０２の論理が有効となり、アドレス信号Ａｂｕｆの最上位ビットと最上位から２番目のビットのみが反転したアドレス信号を、アドレス信号Ａｂｕｆｉとして出力する。
【００８５】
このときのメモリマップは、図４の右側（切り替えパターンＡの時）のようになる。図４の左右の各メモリマップを比較すると、各メモリバンクの論理的な位置（相対的な位置）が上下に入れ替わっていることが解る。さらに、このときの内部動作は、パターンＢの切り替えを採用した構成において、最上位ビットと最上位から２番目のビットを反転させたアドレス信号Ａを入力したときと全く同様である。
【００８６】
一方、書き込み／消去制御回路１４には、バンク信号Ｃｂａｎｋ１がアドレス制御回路１２から入力され、コマンドの種類を識別する制御信号Ｃｗｓｍがコマンド認識部１３から入力されて、バンク信号Ｃｂａｎｋ１で指示された所定のメモリバンク、例えばメモリバンクａのデコーダ回路１５に対して、制御信号Ｃｗｓｍで指定されたコマンド（例えば書き込みモードなど）を実行する、例えば書き込み制御信号Ｃａを生成し、デコーダ回路１５に制御信号Ｃａを出力する。
【００８７】
デコーダ回路１５〜１７にはそれぞれ、アドレス制御回路１２よりアドレス信号Ａａ〜Ａｃがそれぞれ入力されると共に、書き込み／消去制御回路１４から書き込み／消去制御信号Ｃａ〜Ｃｃがそれぞれ入力されて、例えばメモリバンクａに含まれるアドレス信号Ａａによって選択されたメモリセルを、例えば書き込むモードにするものである。
【００８８】
上記構成により、以下、その動作を説明する。
【００８９】
これまでの説明を踏まえて、まず、切り替えパターンＢを採用し且つ制御信号Ｃｍｕｘが１：３のメモリ容量比を示している状態で、メモリバンクａに対して書き込み動作を行っている間に、メモリバンクｃより読み出し動作を行う場合のアドレス制御について説明する。
【００９０】
メモリバンクａに対する書き込み動作を指示する場合、コマンド信号Ｃには書き込み動作に対するコマンドが含まれ、アドレス信号Ａにはメモリバンクａに対するアドレスが含まれる。コマンド信号Ｃは、コマンド認識部１３によって書き込みコマンド（有効なコマンド）であることが認識され、ラッチ制御信号Ｃｌａｔｃｈを活性化させる。また、コマンド信号Ｃの種類を識別する識別信号である制御信号Ｃｗｓｍにより、書き込み／消去制御回路１４に対して、入力されたコマンド信号Ｃが書き込みコマンドであることを伝える。
【００９１】
一方、入力バッファ１１は、アドレス信号Ａを受けてアドレス反転部１９にアドレス信号Ａｂｕｆを伝えるが、切り替えパターンＢが採用されているため、アドレス制御回路１２にはアドレス信号Ａｂｕｆと同じ論理のアドレス信号Ａｂｕｆｉが伝えられる。
【００９２】
アドレス制御回路１２は、コマンド認識部１３からのラッチ制御信号Ｃｌａｔｃｈが活性化されたのを受けて、アドレス信号Ａｂｕｆｉをアドレスラッチ回路９１にて記憶する。即ち、アドレスラッチ回路９１の出力であるアドレス信号Ａｌａｔｃｈは、書込みが行われるメモリセルを選択するアドレスである。
【００９３】
バンクデコーダ９２は、入力されたアドレス信号Ａｂｕｆｉが何れのバンクに含まれるアドレスであるか（ここでは、メモリバンクａに含まれるアドレスか、メモリバンクｂ〜ｃに含まれるアドレスか）をデコードする。
【００９４】
バンクデコーダ９２によりデコードされたバンク信号Ｃｂａｎｋは、ラッチ制御信号Ｃｌａｔｃｈが活性化されたのを受けてラッチ回路９３に記憶される。さらに、マルチプレクサ回路９４は、ラッチ回路９３に記憶されたバンク信号Ｃｂａｎｋ１により、アドレスラッチ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈをアドレス信号Ａａに、アドレス信号Ａｂｕｆｉをアドレス信号Ａｂとアドレス信号Ａｃにそれぞれ対応するように接続制御する。
【００９５】
これにより、メモリバンクａに対応するアドレス信号Ａａにはアドレスラッチ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈが、メモリバンクｂ，ｃに対応するアドレス信号Ａｂ，Ａｃにはアドレス反転部１９の出力であるアドレス信号Ａｂｕｆｉがそれぞれ対応するように接続制御される。
【００９６】
書き込み／消去制御回路１４はバンク信号Ｃｂａｎｋ１を受けて、メモリバンクａに対する書き込み／消去制御信号Ｃａを活性化させ、デコーダ回路１５を制御することによって、メモリバンクａに含まれるアドレス信号Ａａによって選択されたメモリセルを書き込むモードにする。
【００９７】
一方、メモリバンクｂ，ｃに対するアドレス信号Ａｂ，Ａｃは、アドレス制御回路１２内のマルチプレクサ回路９４によって、メモリバンクａに対するアドレス信号Ａａとは論理的かつ電気的に分離されており、アドレス反転部１９からのアドレス信号Ａｂｕｆｉと対応するように接続制御されている。この状態においては、外部からの読み出し動作要求に伴うアドレス指定を受けて、メモリバンクａ内で選択されているアドレスに関わらず、メモリバンクｂ，ｃ内のメモリセルを自由に選択することが可能である。
【００９８】
逆に、メモリバンクｂ，ｃに対して書き込み／消去動作を行っている間に、メモリバンクａより読み出し動作を行う場合についても全く同様である。この場合は、マルチプレクサ回路９４において、メモリバンクａに対応するアドレス信号Ａａにはアドレス反転部１９の出力であるアドレス信号Ａｂｕｆｉが直に、メモリバンクｂ，ｃに対応するアドレス信号Ａｂ，Ａｃにはアドレスラッチ回路９１にて記憶されたアドレス信号Ａｌａｔｃｈが、それぞれ対応するように接続制御される。
【００９９】
制御信号Ｃｍｕｘにより、メモリ容量比１：１が指示された場合においても、マルチプレクサ回路９４によってアドレス信号Ａａ，Ａｂとアドレス信号Ａｃを論理的かつ電気的に分離することにより、上記した場合と同様の動作により実現が可能である。
【０１００】
さて、上述した切り替えパターンＢにおいては、メモリ容量比１：３と１：１を実現することができても、メモリ容量比３：１を実現することができない。ところが、本発明のアドレス反転部１９の切り替えパターンＡを採用すれば、図４により、先に説明した切り替えパターンＢにおけるメモリ容量比１：３の動作と同様にメモリ容量比３：１の動作が実現可能であることが解る。つまり、本実施形態１においては、アドレス信号Ａの最上位ビットと最上位から２番目のビットが「００」ならばメモリバンクａを、「０１」ならばメモリバンクｂを、「１０」または「１１」ならばメモリバンクｃを示している。このとき、前述の通り１：３と１：１のメモリ容量の組み合わせが可能になる。
【０１０１】
この場合、切り替えパターンＡを採用した場合を考えると、アドレス信号Ａの最上位ビットと最上位から２番目のビットが「０，０」または「０，１」ならばメモリバンクｃを、「１，０」ならばメモリバンクｂを、「１，１」ならばメモリバンクａを示すことが解る。このときに可能なメモリ容量の組み合わせは、３：１と１：１である。切り替えパターンＡにてメモリ容量の組み合わせを３：１にしたときの動作と、切り替えパターンＢにてメモリ容量の組み合わせを１：３にしたときの動作とは、アドレス反転部１９の動作を除いて他の動作は全く同様であることが解る。
【０１０２】
このように、アドレス反転部１９で特定のアドレス信号（本実施形態１では最上位ビットと最上位から２番目のビットを示す）を反転させることにより、ｍ：ｎとｎ：ｍのメモリ容量の組み合わせを同じ動作で実現することが可能である。
【０１０３】
以上で説明したように、本実施形態１によれば、従来例より１系統少ないアドレス信号にて、例えば上記したように１：３、１：１、３：１のメモリ容量組み合わせを持つ不揮発性半導体記憶装置１０を実現することができる。この効果は、最小メモリバンク容量が少ないほど（メモリ容量比の組み合わせが多いほど）顕著になる。
【０１０４】
例えば、従来例に示した、８つのメモリバンクからなり１：７〜７：１までのメモリ容量比の切り替えが可能な不揮発性半導体記憶装置を実現するためには合計８セットのアドレス信号が必要であったが、本発明によると、容量が総メモリ容量の１／２、１／４、１／８、１／８である４つのメモリバンクを用意すればよい。この場合、アドレス信号は合計４セットのみで良く、半導体チップ面積の削減に大きく寄与することが解る。このときのアドレス信号の反転対象が、最上位側から３番目のビットまでのアドレス信号であることは言うまでもない。
【０１０５】
なお、本実施形態１では、インバータおよび切り替えパターンによって、アドレス信号の特定ビットの論理値を反転または非反転させる場合について説明したが、これに限らず、アドレス信号の最上位ビットと最上位ビットから２番目のビットを入力とし、各メモリバンクを選択するためのメモリバンクイネーブル信号を出力するプリデコーダを用いる構成としてもよい。この場合、プリデコーダ内の特定の内部信号を入れ替えることにより、アドレス反転部１９と同様の効果も得ることができる。
【０１０６】
例えばメモリバンクの容量比が１：３の構成の場合、アドレス信号の最上位ビットと最上位ビットから２番目のビットが、「０，０」の場合はメモリバンクａ、「０，１」の場合はメモリバンクｂ、「１，０」または「１，１」の場合はメモリバンクｃをそれぞれイネーブルする信号を出力する。これを３：１の構成にする場合は、「０，０」または「０，１」の場合はメモリバンクｃ、「１，０」の場合はメモリバンクｂ、「１，１」の場合はメモリバンクａをそれぞれイネーブルにする信号を出力すればよい。この場合、アドレスの上位２ビットの信号から生成される内部信号を、「０，０」→「１，１」、「０，１」→「１，０」、「１，０」→「０，１」、「１，１」→「０，０」と相互に入れ替えれば所望の動作を得ることができる。
（実施形態２）
上記実施形態１では、アドレス反転部１９でアドレス信号を論理反転させた場合について説明したが、本実施形態２では、アドレス信号を論理反転させなくても、最上位ビットと最上位から２番目のビットを入替えることによっても、アドレス信号の大幅な増加を招くことなく、メモリバンクの容量の組み合わせ数を容易に増加させることができる本発明の効果を奏する。
【０１０７】
上記実施形態１では、メモリバンクの容量をｍ：ｎとしているが、デュアルワーク動作をするメモリバンクの境界が、例えば「２４Ｍ＋８Ｍ」など一つの場合を示している。本実施形態２では、メモリバンクの境界が、例えば「１６Ｍ＋８Ｍ＋８Ｍ」など、複数あることを想定している。説明を簡略化するために、図５に示すように、それぞれのメモリバンクをＡ・Ｂとし、Ａ・Ｂの物理的な容量比が３：１である場合を考える。
【０１０８】
その一例として、特定ビットをアドレスの最上位ビットと、他の特定ビットをアドレスの最上位から２番目のビットとを、第２アドレス反転手段（ビット線入替え手段）としてのアドレス反転部１９Ｂによって相互に入替えてやると、外部から入力されたアドレスが、図５のようにアドレス反転部出力として取り出される。図５から、メモリバンクＢと上から２番目のメモリバンクＡの位置とを相互に入れ替わっていることが判る。このときのメモリマップは、入替え前と入替え後で図６のようになる。このように、ビット線の入替えは、図６のように、メモリ空間の中間位置にある二つのメモリバンクＡ，Ｂを入替えるのに有効な手段となっている。
【０１０９】
この場合、ソフトウェアの都合などで特定のアドレス空間をメモリバンクＡ（またはＢ）に配置する必要がある場合に、（８Ｍ＋８Ｍ＋１６Ｍ）と（１６Ｍ＋８Ｍ＋８Ｍ）の二つのバリエーションを同一半導体チップにて構成することにより、柔軟な対応が可能になる。これは、アドレスを反転させてメモリバンク容量の構成を変える、例えば２４Ｍ＋８Ｍを８Ｍ＋２４Ｍに変えるのと同様の効果がある。
【０１１０】
前述したように、上記実施形態１では、独立して動作可能なメモリ領域の境界が、１箇所の場合について説明したが、本実施形態２のように、システム構成やソフトウエアなどの制限により、特定アドレス空間を特定のメモリバンクに配置したい場合がある。この場合には、前述した前提に拠らず、メモリ領域の境界を複数にすることにより対応することができる。
【０１１１】
メモリバンクの構成は、上記実施形態１を基にすると、図７に示すようにアドレス入替えの有無によって、［（１／２）ｃ］・（ａ）・［ｂ＋（１／２）ｃ］または［（１／２）ｃ＋ａ］・（ｂ）・［（１／２）ｃ］の組み合わせが考えられる。前述した通り、メモリバンクｃの容量は、他のメモリバンク（ａ，ｂ）の２倍あるので、前者は１：１：２の組み合わせ、後者は２：１：１の組み合わせになる。これらの組み合わせを切り替えるには、図１のアドレス反転部１９において、アドレス信号を反転させるのではなく、第２出力切替手段を持つ図５のアドレス反転部１９Ｂにより、アドレス信号の最上位ビットと最上位ビットから２番目のビットのビット線を相互に切り替える（入れ替える）。このときのメモリマップを図７に示している。上記メモリ容量組み合わせの下線部分（ａ），（ｂ）が、図７の斜線部分になっている。
【０１１２】
まとめると、デュアルワーク動作の単位であるメモリ領域の境界が一つである場合は、アドレス信号の反転操作（上記実施形態１）が有効であり、境界が複数ある場合は、アドレス信号の入れ替え操作（本実施形態２）が有効になる。
【０１１３】
なお、本実施形態２の不揮発性半導体記憶装置の構成としては、図１のアドレス反転部１９の代わりにアドレス反転部１９Ｂを用いればよい。このアドレス反転部１９Ｂの第２出力切換手段は、製造工程で形成される配線パターンにより出力の切り換えを行うようにしてもよい。
（実施形態３）
上記実施形態１では、特定アドレスの反転をハードマスクによって行っていた。この場合、チップ完成後にはメモリバンクの論理的な配置を反転または入替えることができない。そこで、本実施形態３では、外部端子から入力される論理値に応じてアドレスを反転させる論理素子（または論理回路）を用いたアドレス反転部１９Ａを、入力バッファ１１とアドレス制御回路１２との間に設けることによって、チップ完成後であってもメモリバンクの論理的な配置を反転（または入替え）することができる場合である。
【０１１４】
このアドレス反転部１９Ａは、図８に示すように、アドレス信号Ａｂｕｆの最上位ビット線に接続されるＸＯＲゲート１２１（排他的論理和回路）と、アドレス信号Ａｂｕｆの最上位から２番目のビット線に接続されるＸＯＲゲート１２２（排他的論理和回路）と、それぞれの別の入力である制御信号Ｃｉｎｖ１，Ｃｉｎｖ２の各入力端を有している。
【０１１５】
制御信号Ｃｉｎｖ１が「Ｈ」レベルの場合、ＸＯＲゲート１２１の出力はアドレス信号Ａｂｕｆの最上位ビットを反転したものとなる。制御信号Ｃｉｎｖ１が「Ｌ」レベルの場合、ＸＯＲゲート１２１の出力はアドレス信号Ａｂｕｆの最上位ビットと同じ論理になる。無論、制御信号Ｃｉｎｖ２についても同様である。このように、ＸＯＲゲートを用いることにより、制御信号による特定アドレスの反転制御が可能になる。
【０１１６】
この制御信号Ｃｉｎｖ１，Ｃｉｎｖ２を、図示しないラッチ回路などに記憶された情報により生成すれば、特定アドレスの反転の制御を容易に行うことができる。また、上記ラッチ回路ではなく、不揮発性半導体記憶素子に記憶された情報により生成すれぱ、チップ完成後に特定アドレスの反転の制御を行うことが可能である。さらに、前記制御信号をチップの入力端子に接続し、チップ外から制御可能にすることにより、チップを実装した後にでも特定アドレスの反転の制御が可能になる。前記入力端子を電源電位または接地電位に接続することにより、チップ動作時の特定アドレスの反転制御を固定化することも可能である。
【０１１７】
なお、本発明の実施形態１〜３はそれぞれ、一つの具体的な例に過ぎず、メモリバンク容量、総メモリ量、反転アドレス数、メモリ容量組み合わせパターン、アドレス系統数などはこれに限定しない。また、各回路構成も一例に過ぎず、様々な構成により同様の作用効果を実現することが可能である。
【０１１８】
また、本実施形態１〜３では、不揮発性半導体記憶装置について説明したが、本発明の不揮発性半導体記憶装置を携帯電話装置やコンピュータなどのような情報機器に容易に組み込むことができて、不揮発性半導体記憶装置において、信号線を増加させることなく、メモリバックの容量の組み合わせ数を容易に増加させることができる。例えば、図１６に示すように、情報機器１００が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ（フラッシュメモリなど）などの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの操作指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報の読出／書込処理（メモリ動作）やデータ転送動作などを行いつつ各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、本発明の不揮発性半導体記憶装置を情報記憶手段（ＲＯＭ）に容易に用いることができる。
【０１１９】
【発明の効果】
以上詳述したように、本発明によれば、特定アドレスの反転や入れ替えを行うことにより、メモリバンクの論理的な配置を変更することができて、より少ないアドレス信号でより多くのメモリ容量の組み合わせ（容量比）を容易に実現することができる。よって、本発明の不揮発性半導体記憶装置は、利便性を保ったままでのチップコスト削減や開発期間短縮にも大きく寄与する。
【０１２０】
また、特定アドレスの反転を制御回路にて行うことにより、チップ完成後またはチップ実装後のメモリ容量の組み合わせの変更を自由に行うことができる。これは、利便性を高めることに大きく寄与する。
【０１２１】
さらに、少ないアドレス信号にて多数の容量比を持つデュアルワークフラッシュメモリなどのフラッシュメモリを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図２】図１のアドレス反転部の一例を示すブロック図である。
【図３】図１のアドレス制御回路の一例を示すブロック図である。
【図４】（ａ）および（ｂ）はそれぞれ図１の不揮発性半導体記憶装置のメモリマップを示す図である。
【図５】本発明の実施形態２におけるアドレス反転部の動作の一例を示す図である。
【図６】図５のアドレス反転部による特定アドレスの入替え前と入替え後のメモリバンクの状態を示す図である。
【図７】図５のアドレス反転部を持つ不揮発性半導体記憶装置のメモリマップを示す図である。
【図８】図１のアドレス反転部とは別の例（実施形態３）を示すブロック図である。
【図９】従来の不揮発性半導体記憶装置の一例を示すブロック図である。
【図１０】図９のアドレス制御回路の一例を示すブロック図である。
【図１１】図９の不揮発性半導体記憶装置のメモリマップを示す図である。
【図１２】デュアルワークフラッシュメモリを用いたシステム構成の一例を示すブロック図である。
【図１３】図９の不揮発性半導体記憶装置とは別の例を示すブロック図である。
【図１４】図１３のアドレス制御回路の一例を示すブロック図である。
【図１５】図１３の不揮発性半導体記憶装置のメモリマップを示す図である。
【図１６】本発明の不揮発性半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【符号の説明】
１０    不揮発性半導体記憶装置
１１    入力バッファ
１２    アドレス制御回路
１３    コマンド認識部
１４    書込み／消去制御回路
１５〜１７    デコーダ回路
１９，１９Ａ，１９Ｂ    アドレス反転部
９１    アドレスラッチ回路
９２    バンクデコーダ
９３    ラッチ回路
９４    マルチプレクサ回路
【図１】
0003827540.tif 000002
【図２】
0003827540.tif 000003
【図３】
0003827540.tif 000004
【図４】
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【図５】
0003827540.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003827540.tif 000011
【図１１】
0003827540.tif 000012
【図１２】
0003827540.tif 000013
【図１３】
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【図１４】
0003827540.tif 000015
【図１５】
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【図１６】
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