(57)【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配列してなるメモリセルアレイと、
前記メモリセルを行単位で選択するワード線と、
センスアンプと選択されたメモリセルとを接続する列線と、
前記列線と所定のデータ線との間に設けられた列選択用トランジスタと、
読み込み時にセンスアンプからデータ線に出力されたデータを増幅するデータアンプ回路と、
書き込み時に外部から入力されたデータを前記データ線に供給するライトバッファ回路と、
外部から入力される外部クロック信号（ＣＬＫ）に同期して外部からアドレス信号（ＡＤｉ）を取り込むアドレスバッファ回路と、
外部から取り込まれるリードコマンド（ＲＥＤ）またはライトコマンド（ＷＲＴ）によって活性化されるリードライト信号（ＲＷ）と、
外部クロック信号（ＣＬＫ）から派生された第１クロック信号（ＩＣＬＫ）と、
前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間に前記第１クロック信号（ＩＣＬＫ）から派生されて出力される第２クロック信号（φＣＬＫ）と、
前記第２クロック信号（φＣＬＫ）から派生された第３クロック信号（φ１）と、
前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間は第２クロック信号（φＣＬＫ）の所定方向のエッジを検出して所定のパルス幅を有する第４クロック信号（ψ）を生成するパルス生成回路と、
前記第４クロック信号（ψ）が非活性化されている間は前記列選択用トランジスタを非導通状態に制御する列選択回路とを備え、
前記第３クロック信号（φ１）で前記データ線および前記データアンプを初期化するとともに、前記列選択用トランジスタを非導通状態にする前記第４クロック信号（ψ）と、前記データ線および前記データアンプを初期化する前記第３クロック信号（φ１）とを、前記第２クロック信号（φＣＬＫ）で共通に生成にするようにし、
前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（ＹＡ）とからなり、
前記複数の列アドレス信号（Ｓ１）の組み合わせを入力して択一的に活性化される列プリデコード信号（Ｓ３）を出力する複数の列プリデコーダ回路と、
前記列プリデコード信号（Ｓ３）に応じて前記列選択用トランジスタを選択的に導通させる列選択信号（ＹＳ）を出力する複数の列デコーダ回路とを備え、
前記列プリデコーダ回路は、
前記列アドレス信号（Ｓ１）を取り込むに際し、それまで出力していた列プリデコード信号（Ｓ３）の信号状態を保持し、この信号状態および前記第４クロック信号（ψ）に基づき、前記第４クロック信号（ψ）が非活性化されている期間にわたって前記列プリデコード信号（Ｓ３）の前記保持された信号状態に応じて前記列プリデコード信号（Ｓ３）の信号状態を非活性状態に固定することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルをマトリックス状に配列してなるメモリセルアレイ上で前記メモリセルをワード線により行単位で選択し、列線を介してデータの書き込みおよび読み出しを行う半導体記憶装置のデータ処理方法であって、
外部から入力される外部クロック信号（ＣＬＫ）に同期して外部からアドレス信号（ＡＤｉ）を取り込むステップと、
前記外部クロック信号（ＣＬＫ）から第１クロック信号（ＩＣＬＫ）を生成するステップと、
外部から入力されたリードコマンド（ＲＥＤ）およびライトコマンド（ＷＲＴ）をデコードし、リードライト信号（ＲＷ）を生成するステップと、
前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間は前記第１クロック信号（ＩＣＬＫ）から第２クロック信号（φＣＬＫ）を生成するステップと、
前記第２クロック信号（φＣＬＫ）から第３クロック信号（φ１）を生成するステップと、
前記リードライト信号（ＲＷ）が活性化されている間、前記第２クロック信号（φＣＬＫ）の所定方向のエッジを検出して所定のパルス幅を有する第４クロック信号（ψ）を生成するステップと、
前記第４クロック信号（ψ）が活性化されている間は前記列線と所定のデータ線との間に設けられた列選択用トランジスタにより前記列線を選択的に前記データ線と接続するステップと、
前記第４クロック信号（ψ）が非活性化されている間は前記列選択用トランジスタを非導通状態に制御するステップと、
前記第３クロック信号（φ１）で前記データ線およびデータアンプを初期化するステップと、
読み込み時に前記列線から前記データ線に出力されたデータをデータアンプにより増幅するステップと、
前記書き込み時に外部から入力されたデータを増幅して前記データ線に供給するステップとを備え、
前記列選択用トランジスタを非導通状態にする第４クロック信号（ψ）と、前記データ線および前記データアンプを初期化する前記第３クロック信号（φ１）とを、共通の前記第２クロック信号（φＣＬＫ）に基づき生成にするようにし、
前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（Ｓ１）とからなり、
前記複数の列アドレス信号（Ｓ１）の組み合わせを入力して択一的に活性化される列プリデコード信号（Ｓ３）を出力するステップと、
前記列プリデコード信号（Ｓ３）に応じて前記列選択信号（ＹＳ）を生成し、前記列選択用トランジスタを選択的に導通させるステップとを備え、
前記列アドレス信号（Ｓ１）を取り込むに際し、それまで出力していた前記列プリデコード信号（Ｓ３）の信号状態を保持し、この信号状態および前記第４クロック信号（ψ）に基づき、前記第４クロック信号（ψ）が非活性化されている期間にわたって前記列プリデコード信号（Ｓ３）の前記保持された信号状態に応じて前記列プリデコード信号（Ｓ３）の信号状態を非活性状態に固定することを特徴とする半導体記憶装置のデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シンクロナスＤＲＡＭ(Synchronous Dynamic Random Access Memory)などの半導体記憶装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭなどの半導体記憶装置では、データの最小単位である１ビットを記憶するメモリセルがマトリックス状に配列されており、外部から与えられるアドレス信号に基づいてワード線を活性化した後に列線を選択することにより、選択されたビット線を介してメモリセルに対するデータの書き込みや読み出しが行われている。
【０００３】
以下、ビット線の選択に着目して、従来の半導体記憶装置の構成を説明する。後述する図２に示すように、メモリセルＭＣが配列されたメモリセルアレイ上には行方向に複数のワード線ＷＬが配線され、列方向には複数のビット線ＢＬが配線されている。各ワード線ＷＬには、隣り合うビット線ＢＬのメモリセルが同時に選択されないように、奇数番目または偶数番目の何れかの列に属するメモリセルのみが接続されている。
【０００４】
また、隣り合う２本のビット線ＢＬ（例えばビット線ＢＬ０とＢＬ１）に対して１つのセンスアンプＳＡ（例えばセンスアンプＳＡ０）が設けられている。このセンスアンプＳＡは、フリップフロップを主体として構成されたラッチ型のセンスアンプであり、所定のタイミングで活性化されてメモリセルＭＣからビット線ＢＬに現れる微弱なデータ信号をセンス（ラッチ）して増幅する。
【０００５】
各ビット線ＢＬは、列選択用トランジスタＴ（Ｔ０１〜Ｔ３２）を介してデータ線ＤＢ（ＤＢａ，ＤＢｂ）に接続される。各列選択用トランジスタＴは、センスアンプＳＡが接続された１対のビット線ＢＬを単位として、各ビット線がデータ線ＤＢに接続されるように列選択信号ＹＳ（ＹＳ０１〜ＹＳ０４）により導通制御される。
【０００６】
データ線ＤＢは、データアンプ４１０に接続され、このデータ線上に現れたメモリセルＭＣからのデータ信号が増幅される。この図に示す例では、１つのデータアンプ４１０に対し、ビット線ＢＬ０〜ＢＬ７を繰り返し単位として合計５１２本のビット線が設けられている。
【０００７】
図１１に、外部から入力された列アドレス信号をデコードして上述の列選択信号ＹＳを生成するための従来のデコーダ回路の一例を示す。同図において、列プリデコーダ３２１Ａ〜３２３Ａは、図示しないアドレスバッファ回路を介して外部から入力された列アドレス信号ＹＡ０〜ＹＡ８をプリデコードするものであり、バッファリング信号φ０により活性化されて動作する。
【０００８】
列デコーダ３３０Ａは、各列プリデコーダからの信号をデコードして上述の列選択用トランジスタＴの導通状態を制御するための列選択信号ＹＳ０１〜ＹＳ０４を生成するものであり、合計６４個の列デコーダ３３０Ａが存在する。また、各列デコーダ３３０Ａは、列プリデコーダ３２１Ａからの信号に応じて列選択用信号ＹＳ０１〜ＹＳ０４の何れかを特定するように構成され、列プリデコーダ３２２Ａおよび３２３Ａからの信号に応じて６４個の列デコーダのうちの１個のみが活性化される。
【０００９】
つまり、図１１に示すデコーダ回路が出力する列選択信号の信号数は２５６となり、外部からの列アドレス信号に応じてその中の１つの列選択信号のみが活性化される。図１１に示すデコーダ回路は２セット準備され、アドレス信号ＹＡ８により何れかのセットが選択される。したがって、最終的には５１２あるうちの１つが選択される。
【００１０】
上述の半導体記憶装置によれば、列デコーダ３３０Ａから出力される列選択信号ＹＳ（ＹＳ０１〜ＹＳ０４）は、列プリデコーダ３２１Ａ〜３２３Ａに入力される列アドレス信号に同期して遷移し、上述の列選択用トランジスタＴの導通状態を制御して１対のビット線を選択する。
【００１１】
【発明が解決しようとする課題】
ところで、通常、上述の従来の半導体記憶装置では、配線負荷に起因した列アドレス信号間のタイミング上のずれを最小限に抑えるため、各アドレスバッファ回路をチップ上に集中配置し、各アドレスバッファ回路と列プリデコーダ回路との間の配線長を揃えている。また、メモリの大容量化に伴い、配線領域を最小限に抑える必要上、各アドレスバッファ回路の列アドレス信号用の配線は、互いに隣接して群をなすように形成されている。
【００１２】
このように列アドレス信号用の配線を隣接させると、配線間にカップリング容量が形成され、このカップリング容量を介して配線間にクロストークが生じる。このため、列プリデコーダ回路に入力される各列アドレス信号間にタイミング上のずれが生じる結果、列デコーダ回路が出力する列選択信号間にもタイミング上のずれが生じ、ビット線が多重選択される場合が生じる。
【００１３】
ここで、配線間のカップリング容量に起因して列アドレス信号間にタイミング上のずれが生じるメカニズムについて、隣接する２本の配線に着目して具体的に説明する。いま、隣接する２本の配線上の列アドレス信号のレベルが同一方向（共にＬレベルからＨレベル、または共にＨレベルからＬレベル）に遷移するものとした場合、この配線間に形成されたカップリング容量の両端子間の電位差はほぼ一定に保たれ、列アドレス信号が遷移することによりこのカップリング容量が充放電されることはほとんどない。したがって、この場合、カップリング容量は顕在化せず、配線上の列アドレス信号はカップリング容量の影響を受けることなく高速に伝送される。
【００１４】
ところが、隣接する２本の配線上の列アドレス信号が互いに逆方向に遷移する場合や、一方の配線上の信号のみが遷移する場合には、配線間のカップリング容量が充放電され、このカップリング容量が顕在化する。したがってこの場合、配線上の列アドレス信号はカップリング容量の影響を受け、図１２（上段の波形）に例示するように、各列アドレス信号間にタイミング上のずれが生じる。この結果、図１２（下段の波形）に例示するように、列アドレス信号に同期して遷移する列プリデコーダ回路の各出力信号（列選択信号）にもタイミング上のずれが生じる。
【００１５】
なお、図１２の上段に示す例では、波形ＹＦＤおよびＹＦＵが、例えば列アドレス信号ＹＡ０〜ＹＡ８のうち、最も伝搬速度の速いものの立ち上がり波形および立ち下がり信号波形を表し、波形ＹＬＵおよびＹＬＤが、最も伝搬速度の遅いものの信号波形を表わす。また、図１２の下段に示す波形ＰＦＤおよびＰＦＵは、上段に示す波形ＹＦＤおよびＹＦＵに対応する列プリデコーダ回路の出力波形であり、下段に示す波形ＰＬＵおよびＰＬＤは、上段に示す波形ＹＬＵおよびＹＬＤに対応する列プリデコーダ回路の出力波形である。
【００１６】
この図１２に示す例の場合、列プリデコーダ回路から出力される各信号が波形ＰＦＵと波形ＰＬＤに沿って遷移するとき、瞬時的に複数の列選択信号が活性状態となり、ビット線が多重選択される。また、列プリデコーダ回路から出力される各列選択信号が波形ＰＦＤと波形ＰＬＵに沿って遷移するとき、複数の列選択信号が同時に活性状態となることがなく、ビット線が多重選択されることはない。
【００１７】
また、レイアウトの制約上、アドレスバッファ回路を分散配置せざるを得ない場合がある。この場合、各アドレス信号の配線も分散されるため、アドレスバッファ回路から列プリデコーダ回路までの配線長が必ずしも同等とならず、各配線上の負荷が異なったものとなる。
【００１８】
このため、各アドレスバッファ回路が同一のクロックタイミングで外部からアドレス信号を取り込んだとしても、列プリデコーダ回路に入力される列アドレス信号のタイミングにずれが生じ、この結果、この列プリデコーダ回路から出力される列選択信号にタイミング上のずれが生じることとなる。
【００１９】
このように列選択信号にタイミング上のずれが生じるとビット線が多重選択され、次のような問題が生じる。第１の問題として、ライトリカバリ特性が悪化する。すなわち、図２において、例えばビット線ＢＬ０，ＢＬ１からビット線ＢＬ２，ＢＬ３に選択対象を切り替える場合、それまで活性化されていた列選択信号ＹＳ０１を非活性化すると共に列選択信号ＹＳ０２を活性化する。
【００２０】
このとき、例えば列選択信号ＹＳ０１が図１２の下段に示す波形ＰＬＤに沿って遷移し、列選択信号ＹＳ０２が同図に示す波形ＰＦＵに沿って遷移すると、列選択信号ＹＳ０１および列選択信号ＹＳ０２が共にＨレベルとなって活性化される期間が発生する。この結果、列選択用トランジスタＴ０１，Ｔ０２およびＴ１１，Ｔ１２が同時に導通する期間が生じる。この場合、センスアンプＳＡ１から出力されるデータ信号は、センスアンプＳＡ０が出力するデータ信号による干渉を受け、データの読み出し動作が阻害される。特にデータの書き込みを行った後のサイクルで読み出しを行う場合に上述のデータの干渉が顕著となり、ライトリカバリ特性が悪化する。
【００２１】
第２の問題として、データ線のプリチャージが不十分となり、データアンプの動作マージンが悪くなる。すなわち、通常、ビット線ＢＬを切り替えてデータ線ＤＢ上に別のメモリセルからのデータ信号を出力する場合、このデータ線ＤＢに残留するそれまでのデータ信号を消去するためにデータ線のプリチャージが行われる。
【００２２】
このとき、上述のように列選択用トランジスタＴ（例えばＴ０１，Ｔ０２）が導通状態となっていて、ビット線ＢＬがデータ線ＤＢに接続されていると、比較的大きな駆動能力を有するセンスアンプＳＡ（例えばセンスアンプＳＡ１）がプリチャージ中のデータ線ＤＢを駆動することとなる。このため、データ線のプリチャージが不十分となり、データアンプの動作マージンが低下する。仮に、このプリチャージ期間中に各センスアンプＳＡを非活性化してデータ線を駆動しないようにしたとしても、データ線にはビット線の負荷が接続された状態となり、データ線のプリチャージに時間を要することとなる。
【００２３】
第３の問題として、データの読み出し時間（アクセスタイム）にバラツキが生じる。すなわち、図２において、データアンプ４１０は、所定のタイミングで活性化されてデータ線ＤＢに現れたデータ信号を増幅し、これを後段の回路に出力する。このとき、データアンプ４１０を活性化させるタイミングは、データ線ＤＢ上のデータ信号が所定の振幅となったときにデータアンプ４１０が動作するように設定される。
【００２４】
しかしながら、上述のように、列選択信号ＹＳのタイミングにずれが生じると、各ビット線ＢＬからデータ線上に現れるデータ信号の伝達時間にずれが生じる。この結果、データ線上のデータ信号の振幅にバラツキが生じ、データの読み出し時間にバラツキが生じることとなる。
【００２５】
この発明は、上記事情に鑑みてなされたもので、ビット線の切替動作に伴ってビット線が多重選択されることがなく、このビット線の多重選択に起因した電気的特性の劣化を招くことのない半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記課題を解決達成するため、この発明は以下の構成を有する。すなわち、この発明にかかる半導体記憶装置は、複数のメモリセルをマトリックス状に配列してなるメモリセルアレイと、前記メモリセルを行単位で選択するワード線と、センスアンプと選択されたメモリセルとを接続する列線と、前記列線と所定のデータ線との間に設けられた列選択用トランジスタと、読み込み時にセンスアンプからデータ線に出力されたデータを増幅するデータアンプ回路と、書き込み時に外部から入力されたデータを前記データ線に供給するライトバッファ回路と、外部から入力される外部クロック信号（ＣＬＫ）に同期して外部からアドレス信号（ＡＤｉ）を取り込むアドレスバッファ回路と、外部から取り込まれるリードコマンド（ＲＥＤ）またはライトコマンド（ＷＲＴ）によって活性化されるリードライト信号（ＲＷ）と、外部クロック信号（ＣＬＫ）から派生された第１クロック信号（ＩＣＬＫ）と、前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間に前記第１クロック信号（ＩＣＬＫ）から派生されて出力される第２クロック信号（φＣＬＫ）と、前記第２クロック信号（φＣＬＫ）から派生された第３クロック信号（φ１）と、前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間は第２クロック信号（φＣＬＫ）の所定方向のエッジを検出して所定のパルス幅を有する第４クロック信号（ψ）を生成するパルス生成回路と、前記第４クロック信号（ψ）が非活性化されている間は前記列選択用トランジスタを非導通状態に制御する列選択回路とを備え、前記第３クロック信号（φ１）で前記データ線および前記データアンプを初期化するとともに、前記列選択用トランジスタを非導通状態にする前記第４クロック信号（ψ）と、前記データ線および前記データアンプを初期化する前記第３クロック信号（φ１）とを、前記第２クロック信号（φＣＬＫ）で共通に生成にするようにしたことを特徴とする。
【００２７】
この発明によれば、前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（ＹＡ）とからなり、前記複数の列アドレス信号（ＹＡ）の組み合わせを入力して択一的に活性化される列プリデコード信号（ＹＰ）を出力する複数の列プリデコーダ回路と、前記列プリデコード信号（ＹＰ）に応じて前記列選択用トランジスタを選択的に導通させる列選択信号（ＹＳ）を出力する複数の列デコーダ回路とを備え、前記列プリデコーダ回路は、前記第４クロック信号（ψ）に基づき所定の期間にわたって前記複数の列プリデコード信号（ＹＰ）を非活性状態に固定することを特徴とする。
【００２８】
前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（ＹＡ）とからなり、前記複数の列アドレス信号（Ｓ１）の組み合わせを入力して択一的に活性化される列プリデコード信号（Ｓ３）を出力する複数の列プリデコーダ回路と、前記列プリデコード信号（Ｓ３）に応じて前記列選択用トランジスタを選択的に導通させる列選択信号（ＹＳ）を出力する複数の列デコーダ回路とを備え、前記列プリデコーダ回路は、前記列アドレス信号（Ｓ１）を取り込むに際し、それまで出力していた列プリデコード信号（Ｓ３）の信号状態を保持し、この信号状態および前記第４クロック信号（ψ）に基づき、前記第４クロック信号（ψ）が非活性化されている期間にわたって前記列プリデコード信号（Ｓ３）の前記保持された信号状態に応じて前記列プリデコード信号（Ｓ３）の信号状態を非活性状態に固定することを特徴とする。
【００２９】
この発明の半導体記憶装置のデータ処理方法によれば、複数のメモリセルをマトリックス状に配列してなるメモリセルアレイ上で前記メモリセルをワード線により行単位で選択し、列線を介してデータの書き込みおよび読み出しを行う方法であって、外部から入力される外部クロック信号（ＣＬＫ）に同期して外部からアドレス信号（ＡＤｉ）を取り込むステップと、前記外部クロック信号（ＣＬＫ）から第１クロック信号（ＩＣＬＫ）を生成するステップと、外部から入力されたリードコマンド（ＲＥＤ）およびライトコマンド（ＷＲＴ）をデコードし、リードライト信号（ＲＷ）を生成するステップと、前記リードライト信号（ＲＷ）が非活性化されている間は所定のレベルに固定され、前記リードライト信号（ＲＷ）が活性化されている間は前記第１クロック信号（ＩＣＬＫ）から第２クロック信号（φＣＬＫ）を生成するステップと、前記第２クロック信号（φＣＬＫ）から第３クロック信号（φ１）を生成するステップと、前記リードライト信号（ＲＷ）が活性化されている間、前記第２クロック信号（φＣＬＫ）の所定方向のエッジを検出して所定のパルス幅を有する第４クロック信号（ψ）を生成するステップと、前記第４クロック信号（ψ）が活性化されている間は前記列線と所定のデータ線との間に設けられた列選択用トランジスタにより前記列線を選択的に前記データ線と接続するステップと、前記第４クロック信号（ψ）が非活性化されている間は前記列選択用トランジスタを非導通状態に制御するステップと、前記第３クロック信号（φ１）で前記データ線およびデータアンプを初期化するステップと、読み込み時に前記列線から前記データ線に出力されたデータをデータアンプにより増幅するステップと、前記書き込み時に外部から入力されたデータを増幅して前記データ線に供給するステップとを備え、前記列選択用トランジスタを非導通状態にする第４クロック信号（ψ）と、前記データ線および前記データアンプを初期化する前記第３クロック信号（φ１）とを、共通の前記第２クロック信号（φＣＬＫ）に基づき生成にするようにしたことを特徴とする。
【００３０】
前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（ＹＡ）とからなり、前記複数の列アドレス信号（ＹＡ）の組み合わせを入力して択一的に活性化される列プリデコード信号（ＹＰ）を出力するステップと、前記第４クロック信号（ψ）に基づき所定の期間にわたって複数の前記列プリデコード信号（ＹＰ）を非活性状態に固定するステップと、前記列プリデコード信号（ＹＰ）に応じて前記列選択信号（ＹＳ）を生成し、前記列選択用トランジスタを選択的に導通させるとステップとを備えたことを特徴とする。
【００３１】
前記アドレス信号（ＡＤｉ）は、複数の行アドレス信号と複数の列アドレス信号（Ｓ１）とからなり、前記複数の列アドレス信号（Ｓ１）の組み合わせを入力して択一的に活性化される列プリデコード信号（Ｓ３）を出力するステップと、前記列プリデコード信号（Ｓ３）に応じて前記列選択信号（ＹＳ）を生成し、前記列選択用トランジスタを選択的に導通させるステップとを備え、前記列アドレス信号（Ｓ１）を取り込むに際し、それまで出力していた前記列プリデコード信号（Ｓ３）の信号状態を保持し、この信号状態および前記第４クロック信号（ψ）に基づき、前記第４クロック信号（ψ）が非活性化されている期間にわたって前記列プリデコード信号（Ｓ３）の前記保持された信号状態に応じて前記列プリデコード信号（Ｓ３）の信号状態を非活性状態に固定することを特徴とする。
【００３２】
【発明の実施の形態】
以下、シンクロナスＤＲＡＭを例として、図面を参照しながらこの発明の形態の形態を説明する。なお、各図において共通する要素には同一符号を付す。
【００３３】
実施の形態１
図１に、この発明の実施の形態１にかかるシンクロナスＤＲＡＭ（半導体記憶装置）の概略構成を示す。同図において、メモリセルＭＣは、データの最小単位である１ビットを記憶するものであり、記憶するデータの内容に応じた電荷を蓄積するキャパシタと、この電荷をビット線に転送するためのＭＯＳトランジスタとから構成される。
【００３４】
複数のメモリセルＭＣは、マトリックス状に配列されてメモリセルアレイ１０を構成する。メモリセルアレイ１０上のメモリセルＭＣは、ワード線ＷＬにより行単位で選択されてビット線ＢＬと電気的に接続され、このビット線を介してデータの書き込みおよび読み出しが行われる。また、後述する図２に示すように、各ビット線ＢＬは、外部からの列アドレス信号に基づいて導通制御される列選択用トランジスタＴ（Ｔ０１〜Ｔ３２）を介してデータ線ＤＢ（ＤＢａ，ＤＢｂ）に接続されている。
【００３５】
説明を図１に戻す。行アドレスバッファ回路２００は、後述の外部クロック信号ＣＬＫに同期して、外部からのアドレス信号ＡＤｉのうち、ワード線ＷＬを活性化するための行アドレス信号を取り込み、これを内部の信号レベルに変換するためのものである。この行アドレスバッファ回路２００は、行アドレス信号の各ビット毎に設けられる。
【００３６】
行デコーダ回路２１０は、行アドレスバッファ回路２００により取り込まれた行アドレス信号をデコードして、メモリセルアレイ１０上のワード線ＷＬを択一的に活性化するものである。図示しないが、必要に応じて行アドレスバッファ回路２００からの信号はプリデコードされて行デコーダ回路２１０に入力される。
【００３７】
列アドレスバッファ回路３００は、後述の外部クロック信号ＣＬＫに同期して外部からのアドレス信号ＡＤｉのうち、ビット線を選択するための列アドレス信号を取り込み、これを内部回路に適合する信号レベルに変換するものである。列アドレスカウンタ回路３１０は、外部から与えられる列アドレス信号を先頭アドレスとしてバースト長分の連続した列アドレス内部信号ＹＡを生成するものである。
【００３８】
列プリデコーダ回路３２０は、この発明の特徴部に係る回路部分であり、アドレスカウンタ回路３１０からの列アドレス信号をプリデコードして、列アドレス領域のｎ分の１（ｎ：偶数）を選択する列アドレスプリデコード信号ＹＰを生成するものである。この詳細な構成については後述する。列デコーダ回路３３０は、列プリデコーダ回路３２０からの信号をデコードして列選択信号ＹＳを上述の列選択用トランジスタＴのゲートに与え、ビット線ＢＬを選択するものである。
【００３９】
センスアンプ回路４００は、ビット線ＢＬ上に現れたメモリセルＭＣからのデータ信号をセンスして増幅するためのもので、後述する複数のラッチ型のセンスアンプから構成される。また、図示しないが、このセンスアンプ回路４００の領域には、データ線ＤＢが配線されている。このデータ線ＤＢには、上述の列選択信号ＹＳで選択されたビット線ＢＬが電気的に接続される。
【００４０】
データアンプ回路４１０は、センスアンプ回路４００からデータ線ＤＢに出力されたデータ信号を増幅するもので、例えばカレントミラー型のセンスアンプから構成される。ラッチ回路４２０は、データアンプ回路４１０から順次出力されるデータをラッチして一時的に格納するもので、上述のアドレスカウンタ回路３１０により生成された連続する列アドレス信号で特定されるデータが格納される。
【００４１】
出力バッファ回路４３０は、外部負荷を駆動して、ラッチ回路４２０にラッチされたデータを外部に送出するためのものである。入力バッファ回路４４０は、外部から与えられるデータを取り込むためのもので、このデータの信号レベルをこの装置の内部回路に適合する信号レベルに変換するものである。ライトバッファ回路４５０は、上述のデータ線ＤＢを駆動して、入力バッファ回路４４０により取り込まれたデータをメモリセルＭＣに書き込むためのものである。
【００４２】
制御回路５００は、チップセレクト信号／ＣＳ（ＣＳバー）、ロウアドレスストローブ信号／ＲＡＳ（ＲＡＳバー）、カラムアドレスストローブ信号／ＣＡＳ（ＣＡＳバー）、コマンド信号ＣＭＤなどの制御信号を外部クロック信号ＣＬＫの立ち上がりエッジで取り込んで動作モードを設定するなど、装置全体の動作を制御するものである。
【００４３】
図２に、メモリセルアレイ１０およびセンスアンプ回路４００の周辺の詳細な回路構成を示す。同図に示すように、メモリセルＭＣが配列されたメモリセルアレイ１０上には、行方向に複数のワード線ＷＬが配線され、列方向には複数のビット線ＢＬが配線されている。各ワード線ＷＬには隣り合うビット線ＢＬのメモリセルが同時に活性化されないように、２本のビット線に対して１個の割合でメモリセルＭＣが配置されている。
【００４４】
また、隣り合う２本のビット線ＢＬに対して１個のセンスアンプＳＡ（ＳＡ０〜ＳＡ３）がそれぞれ設けられている。このセンスアンプＳＡは、フリップフロップを主体として構成されたラッチ型のセンスアンプであり、所定のタイミングで活性化されてメモリセルＭＣからビット線ＢＬに現れる微弱なデータ信号をラッチして増幅する。
【００４５】
各ビット線ＢＬは、列選択用トランジスタＴ（Ｔ０１〜Ｔ３２）を介してデータ線ＤＢに接続される。各列選択用トランジスタＴは、列選択信号ＹＳ（ＹＳ０１〜ＹＳ０４）により導通制御され、センスアンプＳＡが接続された１対のビット線ＢＬを単位として各ビット線を１対のデータ線ＤＢａ，ＤＢｂに電気的に接続する。データ線ＤＢは、データアンプ４１０に接続される。図示しないが、この例では、１つのデータアンプ４１０に対し、ビット線ＢＬ０〜ＢＬ７を繰り返しの単位として合計５１２本のビット線が割り付けられている。
【００４６】
次に、図１に示す列プリデコーダ回路３２０および列デコーダ回路３３０の構成について、図３を用いて詳細に説明する。図３に示すように、列プリデコーダ回路３２０は、列アドレス信号ＹＡ０，ＹＡ１をデコードして列アドレス領域の４分の１を選択する信号ＹＰ１（４ビット信号）を生成する列プリデコーダ３２０１と、列アドレス信号ＹＡ２〜ＹＡ４をデコードして列アドレス領域の８分の１を選択する信号ＹＰ２（８ビット信号）を生成する列プリデコーダ３２０２と、列アドレス信号ＹＡ５〜ＹＡ７をデコードして列アドレス領域の８分の１を選択する信号ＹＰ３（８ビット信号）を生成する列プリデコーダ３２０３とからなる。
【００４７】
列デコーダ回路３３０は、列デコーダ３３０１〜３３６４からなり、これら列デコーダ３３０１〜３３６４には、上述の列プリデコーダ３２０１からの信号ＹＰ１が共通に入力されると共に、列プリデコーダ３２０２から出力される信号ＹＰ２の１ビットと、列プリデコーダ３２０３から出力される信号ＹＰ３の１ビットとの組み合わせ信号が入力される。
【００４８】
後述するように、列プリデコーダ３２０１の出力信号ＹＰ１の全てのビットが非活性化されると、列デコーダ回路３３０の出力信号の全てが非活性化されるように構成されている。また、図示しないが、図３に示す回路ブロックは２つ存在し、列プリデコーダ３２０１に入力される列アドレス信号ＹＡ８により、これらの回路ブロックの何れか一方が活性化されるように構成されている。
【００４９】
図４に、列プリデコーダ回路３２０を構成する列プリデコーダ３２０１の具体的な構成例を示す。列プリデコーダ３２０１は、後述するバッファリングクロック信号ψおよび列アドレス信号ＹＡ８により活性状態が制御されて動作し、前述のアドレスカウンタ回路３１０から入力する列アドレス信号ＹＡ０の正相信号または逆相信号の何れかと、列アドレス信号ＹＡ１の正相信号または逆相信号の何れかとの組み合わせに応じて、列アドレス領域の４分の１を選択する信号ＹＰｍ（ＹＰ０１〜ＹＰ０４）を生成するように構成される。
【００５０】
ここで、ｍは列プリデコーダ３２０１〜３２０３に対応するインデックスであり、信号ＹＰｍは、ｍ＝１，２，３の場合にそれぞれ列プリデコーダ３２０１，３２０２，３２０３が出力する信号ＹＰ１，ＹＰ２，ＹＰ３を表わす。
【００５１】
列プリデコーダ３２０１の構成をさらに具体的に説明する。列アドレス信号ＹＡ０の正相信号はＮＡＮＤゲート３２０Ｄ，３２０Ｆに入力され、その逆相信号はＮＡＮＤゲート３２０Ｃ，３２０Ｅに入力される。また、列アドレス信号ＹＡ１の正相信号はＮＡＮＤゲート３２０Ｅ，３２０Ｆに入力され、その逆相信号はＮＡＮＤゲート３２０Ｃ，３２０Ｄに入力される。ＮＡＮＤゲート３２０Ｃ〜３２０Ｆには、後述するバッファリングクロック信号ψが共通に入力される。
【００５２】
ＮＡＮＤゲート３２０Ｃ〜３２０Ｆの各出力信号はインバータ３２０Ｇ〜３２０Ｋにより反転されてＮＡＮＤゲート３２０Ｌ〜３２０Ｐの一方の入力部に与えられる。これらＮＡＮＤゲート３２０Ｌ〜３２０Ｐの他方の入力部には、欠陥救済用の図示しない冗長列を選択するための信号ＹＲＥＤが共通に与えられる。ＮＡＮＤゲート３２０Ｌ〜３２０Ｐの出力信号はインバータ３２０Ｑ〜３２０Ｔにより反転され、信号ＹＰｍとされる。信号ＹＲＥＤは、冗長列を選択する際にＬレベルとなり、冗長列を選択しない場合にはＨレベルに固定される。したがって、冗長列を選択する場合には、ＮＡＮＤゲート３２０Ｌ〜３２０Ｐの出力はＨレベルに固定されて信号ＹＰｍはＬレベル（非活性状態）に固定される。
【００５３】
なお、列プリデコーダ３２０２，３２０３は、入力される列アドレス信号の種類とその信号数が異なる点を除けば、列プリデコーダ３２０１と同様に構成される。ただし、列プリデコーダ３２０２，３２０３では、バッファリングクロック信号ψに代えて後述するリードライト信号ＲＷに応じて活性化されるバッファリング信号φ０が入力される。
【００５４】
次に、列デコーダ回路３３０の構成を詳細に説明する。図３に示すように、列デコーダ回路３３０は、列デコーダ３３０１〜３３６４からなる。これら列デコーダ３３０１〜３３６４のそれぞれは、上述の列プリデコーダ３２０１からの信号ＹＰ１に応じて列アドレス領域の４分の１を選択する４本の列選択信号ＹＳｎ（ＹＳ０１〜ＹＳ０４）を出力する。
【００５５】
ここで、ｎは、列デコーダ３３０１〜３３６４に対応するインデックスを表わし、例えばｎ＝１の場合、「ＹＳｎ」は、列デコーダ３３０１の出力信号を表す。列デコーダ３３０１〜３３６４の何れか１つ（６４分の１）が、信号ＹＰ２（８ビット信号のうちの１ビット）とＹＰ３（８ビット信号のうちの１ビット）との組み合わせにより特定される。
【００５６】
図５に、列デコーダ３３０１の具体的な構成例を示す。同図に示すように、ＮＡＮＤゲート３３０Ａ〜３３０Ｄには、列プリデコーダ３２０１からの信号ＹＰ０１〜ＹＰ０４がそれぞれ入力されると共に、列プリデコーダ３２０２からの信号ＹＰ２（８ビットのうちの１ビット）と列プリデコーダ３２０３からのＹＰ３（８ビットのうちの１ビット）が共通に入力される。ＮＡＮＤゲート３３０Ａ〜３３０Ｄの出力信号はインバータ３３０Ｅ〜３３０Ｈにより反転されて列選択信号ＹＳｎとされる。なお、列デコーダ３３０２〜３３６４は、入力される列アドレス信号の組み合わせが異なる点を除けば、列デコーダ３３０１と同様に構成される。
【００５７】
上述した列デコーダ回路３３０から出力される列選択信号ＹＳ０１〜ＹＳ０４（ｎ＝１〜６４）は、前述の図２に示す列選択用トランジスタＴ０１〜Ｔ３２に与えられ、列アドレス信号に応じて１対のビット線ＢＬのみがデータ線ＤＢに接続される。
【００５８】
上述の図２ないし図５に示す構成によれば、各列デコーダ３３０１〜３３６４のそれぞれから４本の列選択信号ＹＳ０１〜ＹＳ０４が出力され、合計２５６本の列選択信号が出力される。ここで、列アドレス信号ＹＡ２〜ＹＡ７により列デコーダ３３０１〜３３６４のうちの１つの列デコーダが特定され、さらに列アドレス信号ＹＡ０，ＹＡ１により列選択信号ＹＳ０１〜ＹＳ０４のうちの１つの信号が活性化される。つまり、２５６あるうちの１つが選択される。実際には、図３に示す回路ブロックが２つ存在するので、５１２あるうちの１つが最終的に選択され、図２に示す５１２本のビット線ＢＬについての選択が行われる。
【００５９】
次に、図６に、上述のバッファリングクロック信号ψおよびバッファリング信号φ０の信号生成回路を示す。この信号生成回路は、後述するクロック同期信号φＣＬＫの立ち下がりを検出してバッファリングクロック信号ψを生成する機能と、後述するリードライト信号ＲＷからバッファリング信号φ０を生成する機能を実現する。
【００６０】
すなわち、ＮＡＮＤゲート６００Ｂの一方の入力部には、インバータ６００Ａによりクロック同期信号φＣＬＫを反転させて得られる信号が与えられ、他方の入力部には、インバータ６００Ａの出力信号を遅延回路６００Ｃにより遅延させてインバータ６００Ｄにより反転させた信号が与えられる。ＮＡＮＤゲート６００Ｂの出力信号はＮＡＮＤゲート６００Ｅの一方の入力部に与えられ、この出力信号がバッファリングクロック信号ψとされる。
【００６１】
一方、リードライト信号ＲＷは、インバータ６００Ｆ，６００Ｇおよびバッファ６００Ｈによりバッファリング信号φ０とされる。インバータ６００Ｇの出力に現れるリードライト信号ＲＷの正相信号は上述のＮＡＮＤゲート６００Ｅの他方の入力部に与えられる。
【００６２】
この信号生成回路によれば、リードライト信号ＲＷがＨレベルの場合、ＮＡＮＤゲート６００Ｅは、ＮＡＮＤゲート６００Ｂの出力信号に応じた信号をバッファリングクロック信号ψとして出力する。すなわち、例えばクロック同期信号φＣＬＫがＨレベルからＬレベルに遷移すると、ＮＡＮＤゲート６００Ｂの２つの入力部には、遅延回路６００Ｃの遅延時間に相当する時間にわたって共にＨレベルの信号が印加され、ＮＡＮＤゲート６００Ｂの出力がＬレベルとなる。この結果、バッファリングクロック信号ψとしてＬレベルのパルス信号が出力される。
【００６３】
逆に、クロック同期信号φＣＬＫがＬレベルからＨレベルに遷移すると、ＮＡＮＤゲート６００Ｂの２つの入力部には、遅延回路６００Ｃの遅延時間に相当する時間にわたって共にＬレベルの信号が印加され、ＮＡＮＤゲート６００Ｂの出力がそれまでのＨレベルを維持し、バッファリングクロック信号ψがＨレベルを維持する。すなわち、この信号生成回路によれば、クロック同期信号φＣＬＫの立ち下がりエッジでＬレベルのパルス信号がバッファリングクロック信号ψとして生成される。
【００６４】
以下、このように構成されたこの実施の形態１にかかる半導体記憶装置の動作について、図７に示すタイミングチャートを参照しながら説明する。まず、動作の説明にあたって図７に示す信号を説明する。この図において、上段側に記載された外部クロック信号ＣＬＫ〜データＤｉは、外部から印加される外部信号であり、下段側に記載された内部基準クロック信号ＩＣＬＫ〜データ信号ＤＡＴＡは、この装置内部で生成される内部信号である。
【００６５】
以下、詳細に説明する。外部クロック信号ＣＬＫは、この装置の動作のタイミング上の基準を与える信号である。ロウアドレスストローブ信号／ＲＡＳは、外部から印加されるアドレス信号を行アドレス信号として取り込むための制御信号であり、カラムアドレスストローブ信号／ＣＡＳは、外部からのアドレス信号を列アドレス信号として取り込むための制御信号である。
【００６６】
ライトイネーブル信号／ＷＥは、書き込み動作または読み出し動作を規定する制御信号である。チップセレクト信号／ＣＳは、この装置全体のの活性状態を制御する制御信号である。コマンド信号ＣＭＤは、この装置の動作モードを規定する制御信号である。アドレス信号ＡＤｉは、データの格納先（番地）を指定する信号である。データＤｉは、記憶対象の情報が反映された情報信号である。
【００６７】
内部基準クロック信号ＩＣＬＫは、外部クロック信号ＣＬＫから派生されたクロック信号である。バッファリング信号φ０は、カラムアドレスストローブが取り込まれた後にリードライト信号ＲＷにより活性化される内部信号である。リードライト信号ＲＷは、リードコマンド（ＲＥＤ）またはライトコマンド（ＷＲＴ）によって活性化される内部信号である（図７では、リードライト信号ＲＷの波形は、バッファリング信号φ０の波形を流用して表現されている）。
【００６８】
クロック同期信号φＣＬＫは、内部基準クロック信号ＩＣＬＫから派生されたクロック信号であって、内部基準クロック信号ＩＣＬＫと逆論理（Ｌパルス）を有し、バッファリング信号φ０が活性化された場合に活性化される。バッファリングクロック信号ψは、クロック同期信号φＣＬＫの立ち下がりを検出して得られるパルス信号であって、バッファリング信号φ０が活性化された場合に活性化される。
【００６９】
列アドレス信号ＹＡは、外部からのアドレス信号ＡＤｉを列アドレス信号として取り込んで得られる内部信号である。列アドレスプリデコード信号ＹＰは、列アドレス信号ＹＡをデコードして得られる内部信号である。列選択信号ＹＳは列アドレスプリデコード信号ＹＰをデコードして得られる内部信号である。データクロック信号φ１は、データ線やデータアンプを初期化するための内部信号であって、クロック同期信号φＣＬＫから派生された信号である。データ信号ＤＡＴＡは、データ線ＤＢ上に現れる情報信号である。
【００７０】
以下、バースト長が「４」で、ライト動作の後にリード動作を行う場合を例として、この半導体記憶装置の動作を具体的に説明する。まず、ロウアドレスストローブ信号／ＲＡＳ、チップセレクト信号／ＣＳ、コマンド信号ＣＭＤ（ＡＣＴ）、およびアドレス信号ＡＤｉをセットアップし、外部クロック信号ＣＬＫの立ち上がりエッジｅ１でこれらの信号を取り込む。このとき、行アドレスバッファ回路２００は、外部クロック信号ＣＬＫに同期して、アドレス信号ＡＤｉを行アドレス信号として取り込む。行アドレスバッファ回路２００に取り込まれた行アドレス信号は行デコーダ回路２１０でデコードされ、メモリセルアレイ１０上のワード線ＷＬを活性化させる。
【００７１】
次に、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、コマンド信号ＣＭＤ（ＷＲＴ）、アドレス信号ＡＤｉ（Ｙ）、データＤｉ（Ｄ１）をセットアップし、外部クロック信号ＣＬＫの立ち上がりエッジｅ３でこれらの信号を取り込む。このとき、列アドレスバッファ回路３００は、外部クロック信号ＣＬＫに同期して、アドレス信号ＡＤｉを列アドレス信号として取り込む。
【００７２】アドレスカウンタ回路３１０は、取り込まれた列アドレス（Ｙ）を先頭アドレスとして列アドレスＹＡ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を順次出力する。列プリデコーダ回路３２０は、この列アドレスＹＡ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を受けて、列アドレスプリデコード信号ＹＰ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を順次出力する。
【００７３】
一方、制御回路５００では、カラムアドレスストローブ信号／ＣＡＳの取り込みを契機として、図６に示す信号生成回路によりバッファリング信号φ０が活性化されて列プリデコーダ回路３２０を構成する列プリデコーダ３２０２，３２０３に出力される。また、この信号生成回路により、クロック同期信号φＣＬＫの立ち下がりが検出されてバッファリングクロック信号ψが列プリデコーダ回路３２０を構成する列プリデコーダ３２０１に出力される。
【００７４】
以下、バッファリングクロック信号ψによる列プリデコーダ回路３２０の制御動作を詳細に説明する。図８に示すように、列プリデコーダ回路３２０に入力される列アドレス信号ＹＡ（ＹＡ０〜ＹＡ８）の伝達速度にバラツキが存在し、タイミングにずれが生じると、過渡的に複数の列アドレス信号ＹＡの信号レベルが共にＨレベルとなる場合（図８に示す波形ｂと波形ｃ）が生じる。
【００７５】
ここで、列プリデコーダ回路３２０を構成する図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆには、上述の信号生成回路からバッファリングクロック信号ψが入力され、このバッファリングクロック信号ψがＬレベルになると、これらのゲート回路の出力信号がＨレベルに固定される。これにより、列アドレスプリデコード信号ＹＰ１（ＹＰ０１〜ＹＰ０４）は、図８の中段に示すように、その下段に示すバッファリングクロック信号ψのパルス幅で規定される所定の期間にわたって、非活性状態（Ｌレベル）に固定される。
【００７６】
図８に示す例では、同図の中段に示すように、波形ａおよび波形ｂがバッファリングクロック信号ψの立ち下がりで規定される波形ｅに移動し、波形ｃがバッファリングクロック信号ψの立ち上がりで規定される波形ｆに移動することにより、列アドレスプリデコード信号ＹＰ１が所定の期間にわたって非活性状態に固定されている。
【００７７】
列プリデコーダ回路３２０が出力する列プリデコード信号ＹＰは列デコーダ回路３３０に与えられる。列デコーダ回路３３０は、この列プリデコード信号ＹＰを受けて、列選択信号ＹＳ０１〜ＹＳ０４を出力し、列選択用トランジスタＴの導通状態を制御する。
【００７８】
以上により、列アドレス信号ＹＡが、Ｙ→Ｙ＋１→Ｙ＋２→Ｙ＋３の順に切り替わる際に、複数の列アドレスプリデコード信号ＹＰ１（ＹＰ０１〜ＹＰ０４）が同時に活性化されることがなく、複数の列選択信号ＹＳ（ＹＳ０１〜ＹＳ０４）が同時に活性化されることがない。したがって、複数対の列選択用トランジスタＴが同時に導通状態となることがなく（ビット線が多重選択されることがなく）、列アドレス信号で特定されたビット線のみが選択されてデータ線ＤＢに接続される。
【００７９】
上述のビット線の選択動作と並行して、外部から印加されたデータＤｉの取り込み動作が行われる。すなわち、入力バッファ回路４４０は、データＤｉ（Ｄ１〜Ｄ４）を４クロックサイクルにわたって順次取り込む。ライトバッファ回路４５０は、入力バッファ回路４４０により取り込まれたデータＤ１〜Ｄ４をデータ線ＤＢ上に順次送出する。このデータは、上述のように選択されたビット線を介してメモリセルに書き込まれる。
【００８０】
次に、読み出し動作を説明する。読み出しを行う場合、カラムアドレスストローブ信号／ＣＡＳ、コマンド信号ＣＭＤ（ＲＥＤ）、アドレス信号ＡＤｉ（Ｙ）をセットアップし、外部クロック信号ＣＬＫの立ち上がりエッジｅ７でこれらの信号を取り込む。このとき、列アドレスバッファ回路３００は、外部クロック信号ＣＬＫに同期して、アドレス信号ＡＤｉを列アドレス信号として取り込む。アドレスカウンタ回路３１０は、取り込まれた列アドレス（Ｙ）を先頭アドレスとして順次列アドレスＹＡ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を順次出力する。
【００８１】
列プリデコード回路３２０は、この列アドレスＹＡを受けて、列アドレスプリデコード信号ＹＰ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を出力する。列デコード回路３３０は、この列アドレスプリデコード信号ＹＰを受けて、列選択用トランジスタＴの導通状態を制御し、ビット線を選択する。そして、選択されたビット線上のメモリセルからのデータ信号がデータ線ＤＢに伝達されて、データアンプ４１０により増幅された後、ラッチ回路４２０、出力バッファ回路４３０を介して外部に出力される。
【００８２】
この読み出し動作においても、列プリデコード回路３２０は、書き込み時と同様に動作し、列アドレス信号ＹＡが、Ｙ→Ｙ＋１→Ｙ＋２→Ｙ＋３の順に切り替わる際に、複数の列アドレスプリデコード信号ＹＰ１が同時に活性化されることがない。したがって、複数の列選択信号ＹＳが同時に活性化されることがなく、ビット線が多重選択されることがない。
【００８３】
実施の形態２
以下、この発明の実施の形態２を説明する。上述の実施の形態１では、バッファリングクロック信号ψによる列アドレスプリデコード信号ＹＰ１の非活性期間は、このバッファリングクロック信号ψのパルス幅により規定されるものとしたが、この実施の形態２では、列アドレスプリデコード信号ＹＰ１の非活性期間の開始点をバッファリングクロック信号ψにより規定し、列アドレス信号ＹＡに応じて列プリデコード信号ＹＰ１の非活性期間の終了点を規定する。これにより、バッファリングクロック信号ψが列アドレスプリデコード信号ＹＰ１を非活性化させることによるビット線の選択動作の遅れを防止する。
【００８４】
この実施の形態２にかかる半導体記憶装置は、上述の実施の形態１にかかる装置の構成において、図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆおよびインバータ３２０Ｇ〜３２０Ｋからなる各ＡＮＤゲートに代えて、図９に示すゲート回路を備えて構成される。
【００８５】
ここで、図９において、ＮＡＮＤゲート８００は、図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆのそれぞれに対応するもので、列アドレス信号ＹＡ０，ＹＡ１，ＹＡ８に対応する信号Ｓ１が入力され、後述のトランジスタ８０５を介してバッファリングクロック信号ψが入力される。インバータ８０２は、インバータ３２０Ｇ〜３２０Ｋのそれぞれに対応するもので、ＮＡＮＤゲート８００の出力を反転させる。ＮＡＮＤゲート８００とインバータ８０２からＡＮＤゲートが構成される。
【００８６】
ラッチ回路８０３は、バッファリングクロック信号ψに基づきインバータ８０２の出力信号Ｓ３をラッチするためのものである。すなわち、バッファリングクロック信号ψがＨレベルの場合に信号Ｓ３をスルーさせて信号Ｓ２として出力し、バッファリングクロック信号ψがＬレベルとなったときに、それまでの信号Ｓ３を取り込んでラッチし、これを信号Ｓ２として出力する。
【００８７】
トランジスタ８０５は、バッファリングクロック信号ψをＮＡＮＤゲート８００に転送するためのもので、Ｎ型のＭＯＳ電界効果型トランジスタが用いられる。このトランジスタ８０５の電流経路の一端側（ソース）は、バッファリングクロック信号ψの配線に接続され、その他端側（ドレイン）はＮＡＮＤゲート８００の入力部に接続され、そのゲートは上述のラッチ回路８０３の出力部に接続されている。このトランジスタ８０５が接続されたＮＡＮＤゲート８００の入力部と電源（所定の電源）との間には、負荷回路としての抵抗８０６が接続されている。
【００８８】
このように構成された図９に示すゲート回路の動作を説明する。このゲート回路は、信号Ｓ１に応じて出力される信号Ｓ３の信号状態（信号レベル）をバッファリングクロック信号ψに基づきラッチ回路８０３に取り込み、このラッチ回路に取り込まれた信号レベルに基づきトランジスタ８０５の導通状態を制御する。これにより、ＮＡＮＤゲート８００に対するバッファリングクロック信号ψの入力状態を制御し、それまでの信号Ｓ３の信号状態に応じて、この信号Ｓ３の活性状態を制御する。
【００８９】
以下、図１０を参照して、このゲート回路の動作を詳細に説明する。先ず、図１０（ａ）に示すように、初期状態として、バッファリングクロック信号ψがＨレベルとなっており、信号Ｓ１に基づいて信号Ｓ３がＨレベルとなっている場合について説明する。
【００９０】
この場合、ラッチ回路８０３は、スルー状態とされ、信号Ｓ２として信号Ｓ３の信号レベル（Ｈレベル）をトランジスタ８０５のゲートに与える。これにより、トランジスタ８０５は導通状態とされ、バッファリングクロック信号ψがＮＡＮＤゲート８００に与えられる。この状態からバッファリングクロック信号ψがＬレベルに遷移すると、導通状態にあるトランジスタ８０５を介してＬレベルがＮＡＮＤゲート８００に入力される。このとき、ラッチ回路８０３は、ラッチ状態とされ、それまでの信号３の信号状態（Ｈレベル）をラッチし、信号Ｓ２としてＨレベルを維持する。
【００９１】
また、Ｌレベルのバッファリングクロック信号ψを入力するＮＡＮＤゲート８００の出力信号はＨレベルとされ、従って信号Ｓ３は、信号Ｓ１の信号状態に関わらずＬレベルとされる。すなわち、バッファリングクロック信号ψの立ち下がりにより信号Ｓ３が非活性化される。この後、列アドレス信号の切り替わりにより信号Ｓ１が変化すると、信号Ｓ３が信号Ｓ１に基づいて活性化されるものではなくなる。
【００９２】
さらにこの後、バッファリングクロック信号ψがＨレベルに回復すると、ラッチ回路８０３がスルー状態となり、信号Ｓ２として信号Ｓ３の信号レベル（Ｌレベル）が現れる。これにより、トランジスタ８０５が非導通状態とされ、それまでバッファリングクロック信号ψが与えられていたＮＡＮＤゲート８００の入力部には、抵抗８０６を介して電源レベル（Ｈレベル）が与えられる。このとき、既に信号Ｓ３は信号Ｓ１に基づいて活性化されるものではなくなっているので、バッファリングクロック信号ψがＨレベルに回復した後も、信号Ｓ３は非活性状態（Ｌレベル）を保つ。
【００９３】
このように、初期状態において列アドレス信号ＹＰに相当する信号Ｓ３が活性状態にある場合、前述の実施の形態１にかかる列プリデコーダ回路３２０と同様に、バッファリングクロック信号ψの立ち下がりによりこの信号Ｓ３（インバータ３２０Ｇ〜３２０Ｋの出力信号に相当）が非活性化され、前述の列アドレスプリデコード信号ＹＰ０１〜ＹＰ０４が非活性化される。
【００９４】
次に、図１０（ｂ）に示すように、初期状態として、バッファリングクロック信号ψがＨレベルにあり、信号Ｓ１に基づいて信号Ｓ３がＬレベル（非活性状態）にある場合について説明する。この場合、ラッチ回路８０３は、スルー状態とされ、信号Ｓ２として信号Ｓ３の信号レベル（Ｌレベル）をトランジスタ８０５のゲートに与える。
【００９５】
これにより、トランジスタ８０５は非導通状態とされ、バッファリングクロック信号ψが与えられるべきＮＡＮＤゲート８００の入力部には、抵抗８０６を介してＨレベルが与えられる。すなわち、この場合、初期状態においてバッファリングクロック信号ψはＮＡＮＤゲート８００は与えられておらず、従ってＮＡＮＤゲート８００の出力信号のレベルは信号Ｓ１のみにより一義的に定まる。
【００９６】
この状態からバッファリングクロック信号ψがＬレベルに遷移すると、ラッチ回路８０３は、ラッチ状態とされ、それまでの信号Ｓ３の信号状態（Ｌレベル）をラッチし、信号Ｓ２としてＬレベルを維持する。これにより、トランジスタ８０５は非導通状態に維持され、ＮＡＮＤゲート８００の出力信号が信号Ｓ１のみにより定まる状態に維持される。
【００９７】
この後、列アドレス信号の切り替わりにより信号Ｓ１が変化し、信号Ｓ３が信号Ｓ１に基づいて活性化されてＨレベルに遷移する。さらにこの後、バッファリングクロック信号ψがＨレベルに回復すると、ラッチ回路８０３がスルー状態となり、信号Ｓ２として信号Ｓ３の信号レベル（Ｈレベル）が現れる。これにより、トランジスタ８０５が導通状態とされ、ＮＡＮＤゲート８００にバッファリングクロック信号ψが与えられる。
【００９８】
このように、初期状態において列アドレス信号ＹＰに相当する信号Ｓ３が非活性状態にある場合、前述の実施の形態１にかかる列プリデコーダ回路３２０とは異なり、列アドレスプリデコード信号ＹＰに対応する信号Ｓ３は、バッファリングクロック信号ψに何ら規制されることなく活性化され、前述の列アドレスプリデコード信号ＹＰ０１〜ＹＰ０４が速やかに活性化される。なお、図１０（ａ）に示す初期状態は、図１０（ｂ）に示す最終状態に対応し、図１０（ｂ）に示す初期状態は、図１０（ａ）に示す最終状態に対応する。
【００９９】
上述したように、この実施の形態２にかかる図９に示すゲート回路によれば、同一のアドレスが連続しない限り、信号Ｓ３はそれまで活性状態であった場合にバッファリングクロック信号ψにより強制的に非活性化され、逆にそれまで非活性状態であった場合にはバッファリングクロック信号ψに関わらず信号Ｓ１に基づき活性化される。
【０１００】
これにより、信号Ｓ３の活性化動作はバッファリングクロック信号ψの制約を受けることがなく、速やかにビット線の選択動作が遂行される。したがって、シンクロナスＤＲＡＭにおけるバーストモード（バースト長が２以上）のように、同一の列アドレスが連続することがない場合、高速にメモリセルからのデータ信号を読み出すことが可能となる。
【０１０１】
以上、この発明の実施の形態１および２を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の各実施の形態では、バッファリングクロック信号ψにより列プリデコーダ回路３２０を制御するものとしたが、列デコーダ回路３３０などの他のカラム系回路を制御するものとしてもよい。また、この発明をシンクロナスＤＲＡＭに適用した場合を説明したが、これに限ることなく、どのような半導体記憶装置にも適用可能である。
【０１０２】
また、実施の形態２では、列プリデコーダ回路３２０での信号状態をラッチしてバッファリングクロック信号ψによる制御対象を限定するようにしたが、列デコーダ回路３３０での信号状態をラッチするように構成するしてもよい。また、実施の形態２では、バッファリングクロック信号ψそのものを用いてラッチ回路８０３を制御するものとしたが、ラッチ回路８０３が適切なタイミングでラッチ状態となるように、バッファリングクロック信号ψと異なる信号でラッチ回路８０３を制御するようにしてもよい。
【０１０３】
また、実施の形態２では、バッファリングクロック信号ψにより、それまで活性状態にあった信号Ｓ３の非活性化を制御するものとしたが、逆に列アドレスの切り替え後に活性状態となる信号を制御するように構成することもできる。この場合、信号Ｓ３の活性化はバッファリングクロック信号ψに規制されることとなり、そのタイミングを同一に揃えることができる。
【０１０４】
【発明の効果】
以上説明したように、この発明によれば、以下の効果を得ることができる。すなわち、外部から列アドレス信号を取り込む際に所定の期間にわたって列選択用トランジスタを非導通状態に制御するようにしたので、ビット線の切替動作に伴って列線が多重選択されることがなく、列線の多重選択に起因した電気的特性の劣化を招くことのない半導体記憶装置を実現することができる。
【０１０５】
外部クロック信号の所定方向のエッジを検出して所定のパルス幅を有するパルス信号を生成し、外部クロック信号に同期して外部から列アドレス信号を取り込み、択一的に活性化される信号を含む信号群を出力し、前記パルス信号に基づき前記所定の期間にわたって前記信号群を非活性状態に固定するようにしたので、ビット線の切替動作に伴って列線が多重選択されることがなくなる。
【０１０６】
列アドレス信号を取り込むに際し、それまでの列アドレス信号の信号状態を保持し、この信号状態および前記パルス信号に基づき特定の信号状態を示す信号を選択的に非活性状態に固定するようにしたので、前記パルス信号に制約されることなく、列アドレス信号の切り替え後のビット線の選択動作を迅速に行うことが可能となる。
【０１０７】
前記パルス信号および前記列アドレス信号を入力するゲート回路を有し、前記パルス信号に基づき当該ゲート回路の出力信号をラッチし、ラッチされた信号に基づき前記パルス信号を当該ゲート回路に入力するようにしたので、それまでゲート回路が出力していた信号状態に応じて、前記パルス信号によりこのゲート回路の出力状態を制御することが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる半導体記憶装置の全体構成を示すブロック図である。
【図２】 この発明の実施の形態１にかかるメモリセルアレイ周辺の構成を示す図である。
【図３】 この発明の実施の形態１にかかる列プリデコーダ回路および列デコーダ回路の全体構成を示すブロック図である。
【図４】 この発明の実施の形態１にかかる列プリデコーダ回路の詳細構成を示す回路図である。
【図５】 この発明の実施の形態１にかかる列デコーダ回路の詳細構成を示す回路図である。
【図６】 この発明の実施の形態１にかかるバッファリングクロック信号を生成する信号生成回路の構成を示す回路図である。
【図７】 この発明の実施の形態１にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。
【図８】 この発明の実施の形態１にかかる列プリデコーダ回路の動作を説明するための波形図である。
【図９】 この発明の実施の形態２にかかる列プリデコーダ回路をなすゲート回路の構成を示す回路図である。
【図１０】 この発明の実施の形態２にかかる列プリデコーダ回路をなすゲート回路の動作を説明するための波形図である。
【図１１】 従来技術にかかる列プリデコーダ回路および列デコーダ回路の全体構成を示すブロック図である。
【図１２】 従来技術にかかる列プリデコーダ回路および列デコーダ回路の動作を説明するための波形図である。
【符号の説明】
１０…メモリセルアレイ、２００…行アドレスバッファ回路、２１０…行デコーダ回路、３００…列アドレスバッファ回路、３１０…アドレスカウンタ回路、３２０…列プリデコーダ回路、３３０…列デコーダ回路、４００…センスアンプ回路、４１０…データアンプ回路、４２０、８０３…ラッチ回路、４３０…出力バッファ回路、４４０…入力バッファ回路、４５０…ライトバッファ回路、５００…制御回路、３２０１〜３２０３…列プリデコーダ、３３０１〜３３６４…列デコーダ、３２０Ａ，３２０Ｂ，３２０Ｇ，３２０Ｈ，３２０Ｊ，３２０Ｋ，３２０Ｑ〜３２０Ｔ，３３０Ｅ〜３３０Ｈ，６００Ａ，６００Ｄ，６００Ｆ，６００Ｇ，８０２…インバータ、３２０Ｃ〜３２０Ｆ，３２０Ｌ〜３２０Ｎ，３２０Ｐ，３３０Ａ〜３３０Ｄ，６００Ｂ，８００…ＮＡＮＤゲート、６００Ｃ…遅延回路、６００Ｅ…ＡＮＤゲート、６００Ｈ…バッファ、８０５…トランジスタ、８０６…抵抗（負荷回路）、ＭＣ…メモリセル、ＢＬ，ＢＬ０〜ＢＬ７…ビット線（列線）、ＷＬ，ＷＬ０，ＷＬ１…ワード線、ＳＡ，ＳＡ０〜ＳＡ３…センスアンプ、Ｔ，Ｔ０１，Ｔ０２，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２…列選択用トランジスタ、ＤＢ，ＤＢａ，ＤＢｂ…データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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