(57)【特許請求の範囲】
【請求項１】
互いに同一構成の複数の第１回路と、該第１回路と同一構成の冗長回路と、切換信号に応答して該複数の第１回路のうち欠陥のある第１回路を不使用状態にし該冗長回路を使用状態にする切換回路とを含み、該半導体チップ又は該半導体チップ上の機能ブロックの内部に配置された複数の第１マクロセルと、
該複数の第１マクロセルに対応して設けられ、上層配線が禁止される情報書込用ヒューズを備え該ヒューズの情報書込状態に応じた信号を該切換信号に対応した信号として出力する第２回路を含み、該半導体チップの隅部又は該半導体チップ上の機能ブロックの隅部に配置された複数の第２マクロセルと、
を有することを特徴とする半導体装置。
【請求項２】
上記第２マクロセル中の上記第２回路は、
上記ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、
該ヒューズ回路の出力を複数グループに分割したときの各グループをデコードする部分デコーダを備えたプリデコーダとを有し、
上記第１マクロセルはさらに、
各該部分デコーダの出力に基づいて該ヒューズ回路の出力を最終的にデコードするメインデコーダと、
該メインデコーダの出力信号を変換して上記切換信号を生成する信号変換回路とを有する、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１マクロセルと上記第２マクロセルとの間の配線中に、駆動能力増幅用のセルをさらに配置する、
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
上記配線中のセルは、インバータであることを特徴とする請求項３記載の半導体装置。
【請求項５】
上記第２マクロセル中の上記第２回路は、１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路であり、
上記第１マクロセルはさらに、
該ヒューズ回路の出力を複数グループに分割したときの各グループをデコードする部分デコーダを備えたプリデコーダと、
各該部分デコーダの出力に基づいて該ヒューズ回路の出力を最終的にデコードするメインデコーダと、
該メインデコーダの出力信号を変換して上記切換信号を生成する信号変換回路とを有する、
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
上記ヒューズ回路の出力を確定させるタイミング信号を生成するためのパワーオンリセット回路のセルがさらに上記半導体チップ上に配置され、
上記ヒューズ回路ユニットは、該タイミング信号がゲートに供給されるＦＥＴと、入力端が該ＦＥＴのドレインに接続されたフリップフロップとをさらに有し、上記ヒューズは該ドレインと直列接続されている、
ことを特徴とする請求項２記載の半導体装置。
【請求項７】
上記ヒューズ回路はさらに、
該ヒューズ回路の出力を無効にして上記冗長回路を不使用状態にさせるための信号を出力するヒューズ回路ユニット、
を有することを特徴とする請求項６記載の半導体装置。
【請求項８】
上記第１回路は、ＳＲＡＭのメモリブロックであることを特徴とする請求項７記載の半導体装置。
【請求項９】
上記第１及び第２マクロセルは上記半導体チップ上に複数対配置され、
複数の該第２マクロセルが並列に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
上記第１及び第２マクロセルは上記半導体チップ上に複数対配置され、
複数の該第２マクロセルが直列に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
請求項１乃至１０のいずれか１つに記載の半導体装置を製造するための半導体チップ上レイアウト設計方法であって、
上記複数の第１マクロセルを半導体チップ又は半導体チップ上の機能ブロックの内部に配置し、
上記複数の第２マクロセルを該半導体チップの隅部又は該半導体チップ上の機能ブロックの隅部に配置する、
ことを特徴とする半導体チップ上レイアウト設計方法。
【請求項１２】
上記第１マクロセル及び上記第２マクロセルはスタンダードセルであることを特徴とする請求項１１記載の半導体チップ上レイアウト設計方法。
【請求項１３】
上記半導体チップはＡＳＩＣであることを特徴とする請求項１１記載の半導体チップ上レイアウト設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ上レイアウト設計方法及びこれを用いて製造された半導体装置に関する。
【０００２】
【従来の技術】
図１０は、ユーザの要求に応じて半導体チップ１０上に同一構成のマクロセル１１〜１４が配置されたＡＳＩＣの概略ブロック図である。
マクロセル１１は、ＳＲＡＭマクロセルであり、図１１に示す如く、メモリ回路２０と欠陥救済制御回路３０とからなる。メモリ回路２０は、切換回路２０１と、メモリブロック２−１〜２−３６と冗長メモリブロック２−３７とを備えている。メモリブロック２−１〜２−３７は互いに同一構成であり、例えば４ｋバイト／ブロックである。
【０００３】
半導体チップ１０の出荷前に、メモリ回路２０に対しリード／ライトテストを行い、例えばメモリブロック２−２中に×印で示すメモリセルが不良であることが検出されると、メモリブロック２−２を除いたメモリブロック２−１及び２−３〜２−３７が用いられる。すなわち、切換回路２０１により各メモリブロックのデータ入出力部の接続先がブロック単位でシフトされて、メモリブロック２−２〜２−３６の替わりにそれぞれメモリブロック２−３〜２−３７が用いられる。
【０００４】
欠陥救済制御回路３０は、不良メモリブロックの位置に応じ切換回路２０１に切換信号を供給してこの接続切換を行わせるために、回路３１〜３４を備えている。
不良メモリブロックの位置は、ヒューズ回路３１中のヒューズにレーザを照射してヒューズを切断することにより指定される。ヒューズは比較的大きいので、その数を少なくするために、ヒューズ回路３１の符号化出力が用いられる。この出力は、プリデコーダ３２及びメインデコーダ３３でデコードされ、信号変換回路３４の出力が上記切換回路２０１に供給される。
【０００５】
【発明が解決しようとする課題】
しかし、ヒューズ回路３１の上層に配線することができないので、ユーザ側で信号配線及び電源配線を行う場合、図１２に示す如く、ヒューズ回路がその面積の大部分を占める欠陥救済制御回路３０を迂回して配線しなければならず、配線長が増加して、配線領域が増加すると共に信号伝搬遅延時間が長くなるという問題が生ずる。
【０００６】
本発明の目的は、このような問題点に鑑み、迂回配線を低減し又は無くすることが可能な半導体装置及び半導体チップ上レイアウト設計方法を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】
本発明の第１態様の半導体装置では、上層配線が禁止される情報書込用ヒューズが半導体チップの隅部又は半導体チップ上の機能ブロックの隅部に配置されている。
この半導体装置によれば、上層配線が禁止されるヒューズに対する迂回配線が低減し又は無くなり、これにより、配線長の増加が抑制されて、配線領域を狭くすることができると共に、信号伝搬遅延時間を短縮することができる。
【０００８】
この第１態様ではさらに、
互いに同一構成の複数の第１回路と、該第１回路と同一構成の冗長回路と、切換信号に応答して該複数の第１回路のうち欠陥のある第１回路を不使用状態にし該冗長回路を使用状態にする切換回路とを含み、該半導体チップ又は該半導体チップ上の機能ブロックの内部に配置された第１マクロセルと、
該ヒューズを備え該ヒューズの情報書込状態に応じた信号を該切換信号に対応した信号として出力する第２回路を含み、該半導体チップの隅部又は該半導体チップ上の機能ブロックの隅部に配置された第２マクロセルとを有する。
【０００９】
この半導体装置によれば、上層配線が禁止されるヒューズを備えた第２マクロセルが半導体チップ上の隅部に配置されているので、第２マクロセルに対する迂回配線が低減し又は無くなり、これにより、配線長の増加が抑制されて、配線領域を狭くすることができると共に、信号伝搬遅延時間を短縮することができる。
【００１０】
本発明の第３態様の半導体装置では、上記第２態様において、上記第２マクロセル中の上記第２回路は、
上記ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路と、
該ヒューズ回路の出力を複数グループに分割したときの各グループをデコードする部分デコーダを備えたプリデコーダとを有し、
上記第１マクロセルはさらに、
各該部分デコーダの出力に基づいて該ヒューズ回路の出力を最終的にデコードするメインデコーダと、
該メインデコーダの出力信号を変換して上記切換信号を生成する信号変換回路とを有する。
【００１１】
この半導体装置によれば、第１マクロセルと第２マクロセルとの間の配線数を比較的少なくすることができると共に、プリデコーダを駆動能力増幅回路としても機能させることができる。
本発明の第４態様の半導体装置では、上記第３態様において、上記第１マクロセルと上記第２マクロセルとの間の配線中に、駆動能力増幅用のセルをさらに配置する。
【００１２】
本発明の第５態様の半導体装置では、上記第４態様において、上記配線中のセルは、インバータである。
本発明の第６態様の半導体装置では、上記第２態様において、上記第２マクロセル中の上記第２回路は、１つのヒューズを含み該ヒューズが切断されているかいないかに応じた信号を出力するヒューズ回路ユニットを複数備えたヒューズ回路であり、
上記第１マクロセルはさらに、
該ヒューズ回路の出力を複数グループに分割したときの各グループをデコードする部分デコーダを備えたプリデコーダと、
各該部分デコーダの出力に基づいて該ヒューズ回路の出力を最終的にデコードするメインデコーダと、
該メインデコーダの出力信号を変換して上記切換信号を生成する信号変換回路とを有する。
【００１３】
この半導体装置によっても、第１マクロセルと第２マクロセルとの間の配線数を比較的少なくすることができる。
本発明の第７態様の半導体装置では、上記第６態様において、上記ヒューズ回路の出力を確定させるタイミング信号を生成するためのパワーオンリセット回路のセルがさらに上記半導体チップ上に配置され、
上記ヒューズ回路ユニットは、該タイミング信号がゲートに供給されるＦＥＴと、入力端が該ＦＥＴのドレインに接続されたフリップフロップとをさらに有し、上記ヒューズは該ドレインと直列接続されている。
【００１４】
この半導体装置によれば、ヒューズ回路の消費電力を低減することができる。
本発明の第８態様の半導体装置では、上記第７態様において、上記ヒューズ回路はさらに、
該ヒューズ回路の出力を無効にして上記冗長回路を不使用状態にさせるための信号を出力するヒューズ回路ユニットを有する。
【００１５】
この半導体装置によれば、冗長回路を不使用状態にさせるための信号を容易に生成することができる。
本発明の第９態様の半導体装置では、上記第８態様において、上記第１回路は、ＳＲＡＭのメモリブロックである。
【００１６】
本発明の第１０態様の半導体装置では、上記第２態様において、上記複数の第２マクロセルが並列に配置されている。
【００１７】
本発明の第１１態様の半導体装置では、上記第２態様において、上記複数の該第２マクロセルが直列に配置されている。
本発明の第１態様の半導体チップ上レイアウト設計方法では、上記いずれかの態様の半導体チップを製造するための方法であって、
上記複数第１マクロセルを半導体チップ又は半導体チップ上の機能ブロックの内部に配置し、
上記複数の第２マクロセルを該半導体チップ隅部又は該半導体チップ上の機能ブロックの隅部に配置する。
【００１８】
本発明の第２態様の半導体チップ上レイアウト設計方法では、上記方法の第１態様において、上記第１マクロセル及び上記第２マクロセルはスタンダードセルである。
本発明の第３態様の半導体チップ上レイアウト設計方法では、上記方法の第１態様において、上記半導体チップはＡＳＩＣである。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、図１０の半導体チップ１０と同じ機能を備えた半導体チップ１０Ａを示す概略ブロック図である。
半導体チップ１０Ａ上には、互いに同一構成のマクロセル４１〜４４と、これらにそれぞれ対応した互いに同一構成のマクロセル５１〜５４とが配置されている。マクロセル５１〜５４はいずれも、その面積の大部分を占めるヒューズを含む欠陥位置信号出力回路であり、半導体チップ１０Ａの周辺部に配置されている。マクロセル４１〜４４はそれぞれ、図１０のマクロセル１１〜１４からマクロセル５１〜５４を除いた回路であり、半導体チップ１０Ａの内側に配置されている。
【００２０】
半導体チップ１０Ａ上にはまた、パワーオンリセット回路６０のマクロセルが配置され、これは、不良メモリブロック位置データ設定タイミング信号を欠陥位置信号出力回路５１〜５４に供給する。
例えば、上記マクロセルはいずれもスタンダードセルであり、セルライブラリに登録されている。
【００２１】
マクロセル４１〜４４と欠陥位置信号出力回路５１〜５４との間はそれぞれ配線６１〜６４で接続されている。
図２は、図１中のマクロセルである欠陥位置信号出力回路５１の構成を示す図である。
この回路５１は、不良メモリブロック位置データ設定用のヒューズ回路３１と、回路３１の出力が供給されるプリデコーダ３２とからなる。ヒューズ回路３１は、互いに同一構成のヒューズ回路ユニット３１１〜３１７を備えている。ヒューズ回路ユニット３１１は、パワーオンリセット後に、その内部のヒューズが切断されているかいないかに応じた１対の相補信号を出力する。
【００２２】
図３は、ヒューズ回路３１及びパワーオンリセット回路６０の構成を示す。
パワーオンリセット回路６０において、６０１及び６０２はＰＭＯＳトランジスタであり、６０３はＮＭＯＳトランジスタであり、６０４〜６０７はインバータであり、６０８、６０９及び６０ＡはＮＭＯＳキャパシタであり、６０Ｂ及び６０ＣはＰＭＯＳキャパシタであり、ＶＤＤは電源電位である。
【００２３】
この構成により、電源をオンにして電源電位ＶＤＤが所定値まで上昇すると、インバータ６０７の出力が低レベルから高レベルに遷移する。
ヒューズ回路ユニット３１１において、７０はＰＭＯＳトランジスタであり、７１はヒューズであり、７２は２つのインバータがループ接続されたフリップフロップであり、７３及び７４はバッファ及び信号レベル反転用のインバータである。
【００２４】
インバータ６０７の出力が高レベルに遷移する直前において、ＰＭＯＳトランジスタ７０はオンになっている。ヒューズ７１が切断されていなければＰＭＯＳトランジスタ７０のオン抵抗がヒューズ７１の抵抗よりも大きいので、フリップフロップ７２の入力及び出力がそれぞれ低レベル及び高レベルとなり、インバータ７４の入力及び出力がそれぞれ低レベル及び高レベルになる。ヒューズ７１が切断されていれば、逆に、インバータ７４の入力及び出力がそれぞれ高レベル及び低レベルになる。
【００２５】
インバータ６０７の出力が高レベルになると、ＰＭＯＳトランジスタ７０がオフになるので、ヒューズ７１が切断されていないときにＰＭＯＳトランジスタ７０及びヒューズ７１に貫通電流が流れるのが防止される。
図２に戻って、プリデコーダ３２は、ナンドゲートとインバータとで構成され、３ビットデコーダ３２１と３ビットデコーダ３２２とからなる。３ビットデコーダ３２１は、ヒューズ回路ユニット３１１〜３１３の出力値０〜７の全てについてデコードする。３ビットデコーダ３２２は、ヒューズ回路ユニット３１４〜３１６の出力値０〜４についてデコードする。
【００２６】
ヒューズ回路ユニット３１７の出力は、３ビットデコーダ３２１及び３２２に供給され、ヒューズ回路ユニット３１７のヒューズが切断されていないときは、その低レベル出力によりヒューズ回路ユニット３１１〜３１６の出力値によらずプリデコーダ３２の全出力が低レベルになる。ヒューズ回路ユニット３１７のヒューズが切断されているときは、プリデコーダ３２１の出力はヒューズ回路３１１〜３１３の出力値に応じた１つの出力のみ高レベルになり、プリデコーダ３２２の出力はヒューズ回路３１４〜３１６の出力値に応じた１つの出力のみ高レベルになる。
【００２７】
プリデコーダ３２の出力は、配線６１（Ｕ１〜Ｕ５及びＬ１〜Ｌ８）を介して図１のマクロセル４１に供給される。
マクロセル４１内のメインデコーダ３３及び信号変換回路３４の構成を図４に示す。
配線６１は、メインデコーダ３３の入力端に接続されている。メインデコーダ３３は、ナンドゲートとインバータとが縦続接続された回路を３６個備え、その各々は、３ビットデコーダ３２１の特定の１出力が高レベルで３ビットデコーダ３２２の特定の１出力が高レベルの時に出力を高レベルにする。ヒューズ回路３１の出力に応じて、メインデコーダ３３の出力信号Ｐ１〜Ｐ３６のいずれかが高レベルとなり、他は低レベルとなる。
【００２８】
信号変換回路３４は、ノアゲート８−１〜８−３６の出力端にそれぞれインバータ９−１〜９−３６が接続されている。ノアゲート８−１〜８−３６の一方の入力端にはそれぞれメインデコーダ３３の出力信号Ｐ１〜Ｐ３６が供給される。ノアゲート８−１の他方の入力端は低レベルに固定されている。ノアゲート８−２〜８−３６の他方の入力端にはそれぞれインバータ９−１〜９−３５の出力が供給される。インバータ９−１〜９−３６からそれぞれメモリブロック切換信号Ｑ１〜Ｑ３６が出力される。
【００２９】
上記構成において、メモリ回路２０中に不良メモリセルが存在しなければ、ヒューズ回路３１内のヒューズが切断されず、パワーオンに応答して信号変換回路３４の出力信号Ｑ１〜Ｑ３６はいずれも低レベルになる。すなわち、接続切換が行われずに、メモリブロック２−１〜２−３６が用いられ、冗長メモリブロック３７は用いられない。
【００３０】
図１１に示すメモリ回路２０のメモリブロック２−ｉ中（ｉは１〜３６のいずれか）に不良メモリセルが存在する場合、ヒューズ回路３１１〜３１６の出力値がｉになるように、ヒューズ回路内のヒューズにレーザが照射されてヒューズが切断され、ヒューズ回路ユニット３１７のヒューズもレーザで切断される。パワーオンに応答して、ヒューズ回路３１１〜３１６の出力値がｉとなり、メインデコーダ３３の出力信号Ｐｉが高レベル、その他が低レベルとなる。これにより、信号変換回路３４の出力信号Ｑ１〜Ｑ（ｉ−１）が低レベル、信号Ｑｉ〜Ｑ３６が高レベルとなる。この出力に応答してメモリ回路２０内の切換回路（図１１参照）は、各メモリブロックのデータ入出力部の接続先をブロック単位でシフトさせて、メモリブロック２−ｉを不使用にする。これにより、メモリブロック２−ｉ〜２−３６の替わりにそれぞれメモリブロック２−（ｉ＋１）〜２−３７が使用される。
【００３１】
ヒューズ及びその付近の上層は、レーザ照射の影響を受けないようにするために、配線が禁止される。
他のメモリ回路についても同様である。
欠陥位置信号出力回路５１〜５４が半導体チップ１０Ａの周辺部に配置されているので、ユーザにおいて形成される図１２に示すような従来の配線は、本第１実施形態によれば図５に示す如くなって、ヒューズがその大部分の面積を占める欠陥位置信号出力回路５１〜５４に対する迂回配線がなくなる。これにより、配線長の増加が抑制されて、配線領域を狭くすることができると共に、信号伝搬遅延時間を短縮することができる。
【００３２】
図２において、ヒューズ回路３１の出力点数は、プリデコーダ３２の出力点数１３と同一であり、図４のメインデコーダ３３の出力点数３６よりも少ないので、配線６１の本数を少なくすることができる。また、プリデコーダ３２をヒューズ回路３１側に配置することにより、プリデコーダ３２を駆動能力増幅回路としても機能させることができる。
【００３３】
図６は、上記第１実施形態の変形例としての半導体チップ１０Ｂを示す概略ブロック図である。
この半導体チップ１０Ｂでは、マクロセルである欠陥位置信号出力回路５１と５２とが一カ所に直列配置され、同様に、マクロセルである欠陥位置信号出力回路５３と５４とが一カ所に直列配置されている。これにより、場合によってはチップ周辺部についても迂回配線を少なくすることが可能となる。
【００３４】
他の点は、図１と同一である。
図７は、上記第１実施形態の他の変形例を示しており、半導体チップ１０Ｃでは、マクロセルである欠陥位置信号出力回路５１と５２とが隅部一カ所に並列配置され、同様に、マクロセルである欠陥位置信号出力回路５３と５４とが他の隅部一カ所に並列配置されている。
【００３５】
［第２実施形態］
図８は、本発明の第２実施形態のＡＳＩＣ半導体チップ上に配置される、図２に対応した回路を示す図である。
この回路では、図２中のプリデコーダ３２が、プリデコーダ３２Ａとバッファゲート回路１００とに分割され、バッファゲート回路１００が、図１中の信号線６１を途中で分割した一方側の信号線６１１と他方側の信号線６１２との間に配置されている。
【００３６】
他の点は、上記第１実施形態と同一である。
この第２実施形態によれば、マクロセル５１Ａと４１との間の配線が比較的長い場合に、信号の鈍化がバッファゲート回路１００で修正される。
［第３実施形態］
図９は、本発明の第３実施形態のＡＳＩＣ半導体チップ上回路の概略ブロック図である。
【００３７】
この回路では、半導体チップ１０Ｄ上に機能ブロックＦＢ１〜ＦＢ３が配置されている。電源配線領域８０は各機能ブロックＦＢ１〜ＦＢ３に存在している。
機能ブロックＦＢ１内には、マクロセル４１、４２及び８１が配置されている。マクロセル８１は、図１のマクロセル５１と５２とからなり、機能ブロックＦＢ１内の周辺部に配置されている。マクロセル４１及び４２は、電源配線領域８０を介してマクロセル８１と離間している。配線８２は、図１の配線６１と６２とからなる。マクロセル４１及び４２とマクロセル８１との分離は、マクロセル８１がヒューズ回路のみ含むようにしてもよい。
【００３８】
同様に、機能ブロックＦＢ２内には、マクロセル４３、４４及び８３が配置されている。マクロセル８３は、図１のマクロセル５３と５４とからなり、機能ブロックＦＢ２内の周辺部に配置されている。マクロセル４３及び４４は、電源配線領域８０を介してマクロセル８３と離間している。配線８４は、図１の配線６３と６４とからなる。マクロセル４３及び４４とマクロセル８３との分離は、マクロセル８３がヒューズ回路のみ含むようにしてもよい。
【００３９】
機能ブロック間は配線８５〜８７で接続されている。機能ブロックＦＢ１とＦＢ３との間の結合が比較的弱くて、この間の配線数は、ヒューズ回路を含むマクロセル８１を迂回する必要がない程度となっている。同様に、機能ブロックＦＢ２とＦＢ３との間の結合が比較的弱くて、この間の配線数は、ヒューズ回路を含むマクロセル８３を迂回する必要がない程度となっている。
【００４０】
本第３実施形態では、ヒューズ回路を含むマクロセルを機能ブロックの周辺部に配置しているので、機能ブロック内での配線はヒューズ回路を含むマクロセルを迂回する必要がない。
【００４１】
図８中のバッファゲート回路１００を図４中のメインデコーダの入力段に備えた構成であってもよい。
また、図４中の信号変換回路３４は、切換回路の構成に応じた他の変換を行う構成であってもよい。
さらに、切換信号Ｑ１〜Ｑ３６に基づいて切換制御される回路はＳＲＡＭに限定されず、繰り返し配置された回路を備えていればよい。
【００４２】
半導体チップは、ＡＳＩＣでなくてもよいことは勿論である。
【図面の簡単な説明】
【図１】  本発明の第１実施形態のＡＳＩＣ半導体チップを示す概略ブロック図である。
【図２】  図１中のマクロセルである欠陥位置信号出力回路の構成を示す図である。
【図３】  図１中のパワーオンリセット回路及び欠陥位置信号出力回路中のヒューズ回路の構成を示す図である。
【図４】  図２の回路に関係したＳＲＡＭマクロセル内の回路の構成を示す図である。
【図５】  図１の半導体チップ上に形成された配線の一部を示す図である。
【図６】  図１のＡＳＩＣ半導体チップの変形例を示す概略ブロック図である。
【図７】  図１のＡＳＩＣ半導体チップの他の変形例を示す概略ブロック図である。
【図８】  本発明の第２実施形態のＡＳＩＣ半導体チップ上に配置される、図２に対応した回路を示す図である。
【図９】  本発明の第３実施形態のＡＳＩＣ半導体チップ上回路の概略ブロック図である。
【図１０】  ヒューズを含む欠陥救済制御回路付ＳＲＡＭマクロセルが配置された従来のＡＳＩＣ半導体チップを示す概略ブロック図である。
【図１１】  図１０中の欠陥救済制御回路付ＳＲＡＭマクロセルの概略構成を示すブロック図である。
【図１２】  図１０の半導体チップ上に形成された配線の一部を示す従来図である。
【符号の説明】
１０、１０Ａ〜１０Ｂ  半導体チップ
１１〜１４、４１〜４４、５１〜５４  マクロセル
２０  メモリ回路
２−１〜２−３７  メモリブロック
３０  欠陥救済制御回路
３１  ヒューズ回路
３１−１〜３１−３７  ヒューズ回路ユニット
３２、３２Ａ  プリデコーダ
３２１、３２２  ３ビットデコーダ
３３  メインデコーダ
３４  信号変換回路
６０  パワーオンリセット回路
６１〜６４  配線
７０  ＰＭＯＳトランジスタ
７１  ヒューズ
７２  フリップフロップ
７３、７４、９−１〜９−３６  インバータ
８−１〜８−３６  ノアゲート
１００  バッファゲート回路
【図１】
0003786527.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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