(57)【特許請求の範囲】
【請求項１】
半導体装置用モード設定回路において、
第１の電源に接続されるヒューズと、
前記ヒューズと第２の電源との間に接続され、１対の相補的なトランジスタを具備する入力回路と、
出力端子と、
前記入力回路の出力と前記出力端子との間に接続されるラッチと、を含み、
前記ヒューズの非切断時には出力信号が入力信号に応答して追従し、
前記ヒューズの切断時には前記ラッチが出力信号を一定不変状態に維持することを特徴とする半導体装置用モード設定回路。
【請求項２】
半導体装置用モード設定回路において、
第１の電源と第２の電源に接続されたヒューズとの間に接続され、１対の相補的なトランジスタを具備する入力回路と、
出力端子と、
前記入力回路の出力と前記第２の電源との間に接続されるラッチと、を含み、
前記ヒューズの非切断時には出力信号が入力信号に応答して追従し、
前記ヒューズの切断時には前記ラッチが出力信号を一定不変状態に維持することを特徴とする半導体装置用モード設定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、メモリ装置などの半導体装置用モード設定回路に関するものであり、具体的には、レーザ切断によって溶断することができるヒューズを具備した半導体装置用モード設定回路に関するものである。
【０００２】
【従来の技術】
半導体装置としてメモリのような集積回路は、その適切な実行方式としての最適の動作モードを選択する場合において、融通性を付与するために、基本的に該当回路構成要素とともに、あらかじめ与えられた多数の動作モードを有する。
デザイン・ルール(design rule) によるメモリ・チップの製造工程が完了された後のウェハ検査のようなメモリ・チップの検査段階では、チップのいろいろな欠陥および現在の特性だけではなく、そのチップの有効な機能などを探し、その機能に対する検査を遂行することによってそのチップがある動作モードに動作可能となるかが決定される。
【０００３】
メモリの動作を有効としながらも、最適なモードの設定は、一般的にモード設定回路あるいはオプション回路と呼ばれる回路構成要素によって行なわれる。
このモード設定回路は、定められたモードと関連された内部回路を活性化させて定められた動作を遂行させたり、定められたモードと無関係な他の内部回路を非活性化させるなどの動作を行なう。
【０００４】
このようなモード設定回路は回路設計者に設計の融通性を付与し、設計期間を短縮させることによって生産費を低減させる効果をもたらす。
特定の動作モードを定める方式としては、次の二つの方式、すなわち、レーザ・ビームによって溶融されるヒューズ（レーザ・ヒューズ）を使用する方式と電流によって溶融されるヒューズ（電気的ヒューズ）を使用する方式がよく知られている。
レーザ・ヒューズを使用したり、電気的なヒューズを使用したモード設定動作は該当ヒューズの接続状態すなわち、該当ヒューズが切断されるか、あるいはそれがそのままに接続されているかによって遂行される。
【０００５】
図５および図６と図７とに図示されているように、拡張データ出力(extended data out :ＥＤＯ) 動作モード用制御ブロックに適用されたレーザ・ヒューズを持つモード設定回路１とＥＤＯ制御ブロック２とが接続されており、図５はヒューズ非切断時、図６はヒューズ切断時の場合をそれぞれ示しており、図７はこれらの動作を示すタイミングチャートを示す。
図５のヒューズ非切断時の場合には、図７の行アドレス・ストローブ（ＲＡＳバー）、図７の列アドレス・ストローブ（ＣＡＳバー）発生状態で図７に示すように、ＥＤＯ制御ブロック２からＥＤＯイネーブル信号が出力される。
【０００６】
また、図６のヒューズ切断時には、図７に示すように、ＥＤＯ制御ブロック２からＥＤＯディスイネーブル信号が出力される。
このように、モード設定回路１のレーザ・ヒューズが切断されたか否かによって、ＥＤＯ制御ブロック２はＥＤＯモードが各イネーブル状態あるいはディスイネーブル状態になるようにする制御信号を発生する。
【０００７】
図８および図９はレーザ・ヒューズを使用する従来のモード設定回路の例を示す回路図である。図８に示されているように、レーザ・ヒューズ１１は電源電圧ＶddとノードＮ１１との間に接続される。
ノードＮ１１とグランド電圧GND との間には、グランド電圧GND に接続されたゲートを持つＰ形の空乏形ＭＯＳトランジスタ１２が接続されている。
このＰ形の空乏形ＭＯＳトランジスタ１２はいつも電導状態になっているようにする。
【０００８】
ノードＮ１１はインバータＮ１４を通してＮ形ＭＯＳトランジスタ１５のゲートと接続されている。このＮ形ＭＯＳトランジスタ１５のチャネルはノードＮ１１とグランド電圧ＧＮＤとの間に接続されている。空乏形ＭＯＳトランジスタ１２はノードＮ１１をグランド電圧ＧＮＤに接続し、Ｎ形ＭＯＳトランジスタ１５はレーザ・ヒューズ１１が切断された時、ノードＮ１１をグランド電圧ＧＮＤに維持させる。
【０００９】
インバータ１４の出力とともに、ノアゲート１６に印加される入力信号ΦA はヒューズ接続状態によって二つの論理特性を示すように発生される。
レーザ・ヒューズ１１が切断されないと、ノードＮ１１はレーザ・ヒューズ１１を通じて電源電圧Ｖddに接続されることによってノアゲート１６とインバータ１７とによりハイレベルを維持する。
したがって、出力信号OUTAの論理レベルは入力信号ΦA によって決定される。図９に示すように、ローレベルの入力信号ΦA は出力信号OUTAが図９に示すように、ローレベルになるように、ハイレベルの入力信号ΦA は出力信号OUTAがハイレベルになるようにする。
【００１０】
レーザ切断によってレーザ・ヒューズ１１が切断されると、ノードＮ１１がグランド電圧GND になる。
これによって、ノアゲート１６の出力は入力信号ΦA に関係なくローレベルになる。すなわち、図９に示されるように、出力信号OUTAはいつもハイレベルに維持される。
【００１１】
【発明が解決しようとする課題】
しかし、この図８に示すような従来のモード設定回路では、空乏形ＭＯＳトランジスタ１２がいつもターンオン状態としてあるので、ノードＮ１１からグランドGND にＤＣ電流が流れる。
ある半導体装置がＮ個のモード設定回路を有すると、その半導体装置のモード設定回路を通じて漏洩される電流の総量はＮ×ＩＯになるかもしれない。
ここで、ＩＯは図８のモード設定回路において、ノードＮ１１からグランドGND に流れる電流の量を示す。
【００１２】
空乏形ＭＯＳトランジスタ１２のチャネルの長さを伸ばせば伸ばすほど、電流消費を減少させることがよく知られているが、これはモード設定回路によって占有されるレイアウトの大きさを増加させるようになる。
このような制限要素のために、従来のモード設定回路は今後の低電力メモリ素子のような集積回路システムに適用することができない。
【００１３】
したがって、本発明の主たる目的は、電流消費を低減できる半導体装置用モード設定回路を提供することである。
【００１４】
また、本発明の他の目的は、レイアウトの大きさの増加がなくても、電流消費を低減することができる半導体装置用モード設定回路を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置用モード設定回路は、電源にヒューズが接続されている時に信号を発生する手段により一定不変の出力信号を発生する。
【００１６】
また、本発明の別の態様の半導体装置用モード設定回路は、第１の電源にヒューズを接続し、このヒューズと第２の電源との間に１対の相補的なトランジスタを具備する入力回路を接続して、ヒューズの非切断時には出力信号が常に入力信号に応答して追従する。
ヒューズが切断されると、入力回路の出力をラッチによって一定不変状態に保持する。
【００１７】
さらに、本発明の異なる態様の半導体装置用モード設定回路は、第１の電源と第２の電源に接続されたヒューズとの間に１対の相補的なトランジスタを具備する入力回路を接続し、ヒューズの非切断時には出力信号が常に入力信号に応答して追従する。
ヒューズが切断されると、出力信号が一定不変状態のディスイネーブル状態となる。
【００１８】
【発明の実施の形態】
以下、本発明の半導体装置用モード設定回路の実施の形態について図面に基づき説明する。図１は本発明の第１の実施の形態の構成を示すブロック図である。
図１において、ヒューズとしてのレーザ・ヒューズ２１は電源電圧Ｖdd（すなわち、第１の電源）と入力回路２２との間に接続されている。入力回路２２には、入力信号ΦB が入力される。
入力回路２２はレーザ・ヒューズ２１とノードＮ２２との間に接続されたＰ形ＭＯＳトランジスタ２３と、ノードＮ２２とグランド電圧GND （すなわち、第２の電源電圧）との間に接続されたＮ形ＭＯＳトランジスタ２４とで構成されている。
【００１９】
Ｐ形ＭＯＳトランジスタ２３のゲートとＮ形ＭＯＳトランジスタ２４のゲートには、前記入力信号ΦB が入力される。
ノードＮ２２とグランド電圧GND との間には、Ｎ形ＭＯＳトランジスタ２６が接続されている。また、ノードＮ２２はインバータ２５の入力端に接続されている。
インバータ２５の出力端には、出力信号OUTBが発生し、この出力信号OUTBはＮ形ＭＯＳトランジスタ２６のゲートに加えられる。
【００２０】
次に、以上のように構成された本発明の第１の実施の形態の動作について図２のタイミングチャートを参照して説明する。
有効遷移条件として入力信号ΦB が図２に示すようにローレベル状態からハイレベルに変わる時、図１の回路が有効に使用されることができるのを次の説明から理解することができる。
万一、入力信号ΦB が図２に示すように、ハイレベルである間にレーザ・ヒューズ２１が切断されていないと、ノードＮ２２はローレベルになる。これによって、出力信号OUTBは図２に示すように入力信号ΦB のハイレベルに追従してハイレベルになる。
【００２１】
これと同一の方式で、レーザ・ヒューズ２１が事前に電源電圧Ｖddを入力回路２２に接続している状態で、入力信号ΦB が図２に示すようにローレベルにフル−ダウン(full-down) になると、出力信号OUTBもそれに追従して図２に示すように、ローレベルになる。
換言すれば、レーザ・ヒューズ２１が電源電圧Ｖddと入力回路２２との間に電気的に接続されているかぎり、出力信号OUTB、すなわち、モード設定信号はいつも入力信号ΦB に応答して、それに追従する。
このような出力信号OUTBは特定動作モードを決定するための信号として有用に使用される。
【００２２】
一方、これとは異なり、レーザ・ヒューズ２１が切断されて、入力回路２２が電源電圧Ｖddから電気的に絶縁されれば、出力信号OUTBはインバータ２５とＮ形ＭＯＳトランジスタ２６とにより構成されたラッチによって、図２に示すように、ハイレベルの一定不変状態、すなわち、ディスイネーブル状態に維持される。
【００２３】
次に、本発明の第２の実施の形態について図３を参照して説明する。図３はこの第２の実施の形態の構成を示す回路図であり、ヒューズとしてのレーザ・ヒューズ３１はＰ形ＭＯＳトランジスタ３３とＮ形ＭＯＳトランジスタ３４とで構成される入力回路３２とグランド電圧GND との間に接続される。
Ｐ形ＭＯＳトランジスタ３３は電源電圧ＶddとノードＮ３３との間に接続される。
Ｐ形ＭＯＳトランジスタ３３のゲートおよびＮ形ＭＯＳトランジスタ３４のゲートは入力信号ΦC に共通に接続される。
【００２４】
また、ノードＮ３３はインバータ３５の入力端に接続される。インバータ３５の出力端には、出力信号OUTCが発生されるようになっており、この出力信号OUTCはＰ形ＭＯＳトランジスタ３６のゲートに供給される。
Ｐ形ＭＯＳトランジスタ３６は電源電圧ＶddとノードＮ３３との間に接続される。
このＰ形ＭＯＳトランジスタ３６とインバータ３５とにより、現在の出力信号OUTCのレベルを安定な状態に維持するためのラッチを構成している。
【００２５】
次に、図３で示した本発明の第２の実施の形態の動作について図４のタイミング・チャートを参照して説明する。
図３の半導体装置用モード設定回路は、有効遷移条件として、入力信号ΦC が図４に示すように、ハイレベルの状態からローレベルの状態に変わる時に、有用に使用されることができる。
【００２６】
万一、入力信号ΦC がハイレベルである間、Ｐ形ＭＯＳトランジスタ３３がオンであるから、レーザ・ヒューズ３１が切断されていないと、図４に示すようにノードＮ３３がハイレベルになる。
したがって、インバータ３５の出力端に現れる出力信号OUTCは図４から明らかなように、入力信号ΦC に追従してローレベルになる。
換言すれば、レーザ・ヒューズ３１が入力回路３２をグランド電圧GND に接続する時には、出力信号OUTCが常に入力信号ΦC に応答してそれに追従する。
【００２７】
反面、レーザ・ヒューズ３１が切断されて、入力回路３２がグランド電圧GND から電気的に絶縁されると、出力信号OUTCがインバータ３５とＰ形ＭＯＳトランジスタ３６とにより構成されるラッチによって、ローレベルの一定不変状態、すなわち、ディスイネーブル状態となる。
前記図１で示した第１の実施の形態における入力回路２２あるいは図３で示した第２の実施の形態における入力回路３２は、それぞれ二つの相補的なＭＯＳトランジスタ中で一つだけが交互に活性化されるので、図８で示した従来の半導体装置用モード設定回路のように、いつも一定な電流が漏洩されるＤＣ経路が形成されることはない。
【００２８】
【発明の効果】
以上のように、本発明の半導体装置用モード設定回路によれば、ヒューズが電源に接続されている時には、入力信号に応答して出力信号を発生するが、ヒューズが電源から電気的に絶縁されている時には、一定不変の出力信号を発生するようにしたので、簡単な回路構成で電流消費を低減することができる。
【００２９】
また、本発明の別の半導体装置用モード設定回路によれば、第１の電源に接続されたヒューズと第２の電源との間に相補的なトランジスタにより構成された入力回路を接続するか、あるいは第１の電源と第２の電源に接続したヒューズとの間に相補的なトランジスタにより構成された入力回路を接続し、ヒューズの非切断時に入力回路の入力信号に応答して出力信号を追従させ、ヒューズの切断時に出力信号をラッチにより一定不変状態となるようにしたので、レイアウトの大きさの増加がなくても、電流消費を低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置用モード設定回路の第１の実施の形態の構成を示す回路図。
【図２】図１の半導体装置用モード設定回路の動作を説明するためのタイミングチャート。
【図３】本発明の半導体装置用モード設定回路の第２の実施の形態の構成を示す回路図。
【図４】図３の半導体装置用モード設定回路の動作を説明するためのタイミングチャート。
【図５】ヒューズ非切断時の従来のモード設定回路とＥＤＯ制御ブロックとの接続関係を示すブロック図。
【図６】ヒューズ切断時の従来のモード設定回路とＥＤＯ制御ブロックとの接続関係を示すブロック図。
【図７】図６および図７のモード設定回路とＥＤＯ制御ブロックの動作を説明するためのタイミングチャート。
【図８】従来のモード設定回路の回路図。
【図９】図８のモード設定回路の動作を説明するためのタイミングチャート。
【符号の説明】
２１，３１  レーザ・ヒューズ
２２，３２  入力回路
２３，３３，３６  Ｐ形ＭＯＳトランジスタ
２４，２６，３４  Ｎ形ＭＯＳトランジスタ
２５、３５  インバータ
Ｖdd  電源電圧
GND   グランド電圧
【図１】
0003807818.tif 000002
【図２】
0003807818.tif 000003
【図３】
0003807818.tif 000004
【図４】
0003807818.tif 000005
【図５】
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【図６】
0003807818.tif 000007
【図７】
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【図８】
0003807818.tif 000009
【図９】
0003807818.tif 000010