(57)【特許請求の範囲】
【請求項１】
クロックに同期して供給されるデータ信号を、該クロックに同期して基準電圧と比較しサンプリングするサンプリング部と、該サンプリングした信号を出力すると共に保持する保持回路とを有するクロック同期型の入力回路において、
前記入力回路が複数設けられ、
前記入力回路の少なくともサンプリング部と同等の回路構成を有し、前記基準電圧に対して最小のマージンを有する前記データ信号と同等の信号レベルを前記クロックに同期してサンプリングし、該サンプリング部の動作遅延時間のタイミングで保持タイミング信号を生成する保持タイミング信号生成回路を更に有し、
該入力回路は、前記サンプリングした信号を前記保持タイミング信号に応答して前記保持回路で保持すると共に出力することを特徴とするクロック同期型の入力回路。
【請求項２】
請求項１において、前記入力回路のサンプリング部は、前記データ信号がゲートに供給される第一のトランジスタと、前記データ信号のＨレベルとＬレベルの中間の基準電圧がゲートに供給される第二のトランジスタとを有し、前記クロックに同期して該第一及び第二のトランジスタに電流が供給され、該データ信号のレベルに応じて該第一及び第二のトランジスタのドレインにサンプリングされた信号が生成され、前記保持タイミング信号生成回路のサンプリング部は、前記所定の信号レベルがゲートに供給される第三のトランジスタと、前記基準電圧がゲートに供給される第四のトランジスタとを有し、前記クロックに同期して該第三及び第四のトランジスタに電流が供給され、該所定の信号レベルに応じて該第三及び第四のトランジスタのドレインにサンプリングされた信号が生成され、該サンプリングされた信号に応答して、前記保持タイミング信号が生成されることを特徴とするクロック同期型の入力回路。
【請求項３】
請求項１または２において、前記保持タイミング信号は、所定のパルス幅を有する保持パルスであることを特徴とするクロック同期型の入力回路。
【請求項４】
請求項１または２において、前記所定の信号レベルは、グランド電位であることを特徴とするクロック同期型の入力回路。
【請求項５】
請求項１において、前記入力回路は、前記サンプリング部と保持回路部との間に、トランスファーゲートを有し、該保持タイミング信号に応答して該トランスファゲートが導通することを特徴とするクロック同期型の入力回路。
【請求項６】
請求項１において、前記保持タイミング信号は、前記複数の入力回路のサンプリング部の動作遅延時間における最大遅延時間後のタイミングを有することを特徴とするクロック同期型の入力回路。
【請求項７】
クロックに同期して複数のコマンド信号が供給される半導体記憶装置において、
前記コマンド信号と前記クロックとを入力し、該コマンド信号をクロックに同期して基準電圧と比較しサンプリングするサンプリング部と、該サンプリングしたコマンド信号を出力すると共に保持する保持回路とを有する複数の入力回路と、
前記複数の入力回路が出力するコマンド信号が供給され、該複数のコマンド信号をデコードして対応する制御信号を生成するコマンドデコーダと、
前記制御信号に応答して、種々の動作モードを実行するメモリ部と、
前記入力回路の少なくともサンプリング部と同等の回路構成を有し、前記基準電圧に対して最小のマージンを有する前記コマンド信号と同等の信号レベルを前記クロックに同期してサンプリングし、該サンプリング部の動作遅延時間のタイミングで保持タイミング信号を生成する保持タイミング信号生成回路とを有し、
該入力回路は、前記サンプリングしたコマンド信号を前記保持タイミング信号に応答して出力することを特徴とする半導体記憶装置。
【請求項８】
請求項７において、前記入力回路のサンプリング部は、前記コマンド信号がゲートに供給される第一のトランジスタと、前記コマンド信号のＨレベルとＬレベルの中間の基準電圧がゲートに供給される第二のトランジスタとを有し、前記クロックに同期して該第一及び第二のトランジスタに電流が供給され、該コマンド信号のレベルに応じて該第一及び第二のトランジスタのドレインにサンプリングされた信号が生成され、前記保持タイミング信号生成回路のサンプリング部は、前記所定の信号レベルがゲートに供給される第三のトランジスタと、前記基準電圧がゲートに供給される第四のトランジスタとを有し、前記クロックに同期して該第三及び第四のトランジスタに電流が供給され、該所定の信号レベルに応じて該第三及び第四のトランジスタのドレインにサンプリングされた信号が生成され、該サンプリングされた信号に応答して、前記保持タイミング信号が生成されることを特徴とする半導体記憶装置。
【請求項９】
請求項７または８において、前記保持タイミング信号は、所定のパルス幅を有する保持パルスであることを特徴とする半導体記憶装置。
【請求項１０】
請求項７または８において、前記所定の信号レベルは、グランド電位であることを特徴とする半導体記憶装置。
【請求項１１】
請求項７において、前記入力回路は、前記サンプリング部と保持回路部との間に、トランスファーゲートを有し、該保持タイミング信号に応答して該トランスファゲートが導通することを特徴とする半導体記憶装置。
【請求項１２】
クロックに同期して複数のコマンド信号が供給される半導体記憶装置において、
前記コマンド信号と前記クロックとを入力し、該コマンド信号をクロックに同期して基準電圧と比較しサンプリングするサンプリング部と、該サンプリングしたコマンド信号を出力する出力部とを有する複数の入力回路と、
前記複数の入力回路が出力するコマンド信号が供給され、該複数のコマンド信号をデコードして対応する制御信号を生成するコマンドデコーダと、
前記制御信号に応答して、種々の動作モードを実行するメモリ部と、前記入力回路の少なくともサンプリング部と同等の回路構成を有し、前記基準電圧に対して最小のマージンを有する前記コマンド信号と同等の信号レベルを前記クロックに同期してサンプリングし、該サンプリング部の動作遅延時間のタイミングで出力タイミング信号を生成する出力タイミング信号生成回路とを有し、
該入力回路は、前記サンプリングしたコマンド信号を前記出力タイミング信号に応答して出力することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期してデータ信号を入力するクロック同期型入力回路及びそれを利用した半導体記憶装置に関する。
【０００２】
【従来の技術】
外部からのクロックに同期してコマンドデータ、書き込みデータ及びアドレス等が供給される半導体装置、例えばシンクロナスＤＲＡＭ等の半導体記憶装置において、それらのデータ信号を取り込む為のクロック同期型入力回路が設けられる。このクロック同期型の入力回路では、供給されるデータ信号を外部クロックによって活性化された差動回路でサンプリングし、そのサンプリングしたデータ信号を内部のＣＭＯＳレベルの信号に変換し、ラッチ回路で保持するのが一般的である。その場合、供給されるデータ信号は、例えば基準電圧に対して所定電圧以上高い或いは低い電圧レベルを有することが規格上求められる。
【０００３】
図９は、かかる入力回路の例を示す回路図である。この入力回路例は、外部から供給されるデータ信号ＩＮを基準電圧と比較してサンプリングするサンプリング部２２、そのサンプリングした結果が生成されるノードｎ１０，ｎ１２を増幅してラッチするラッチ回路１６、そのラッチした出力ｎ１４，ｎ１６のレベルを内部のＣＭＯＳレベルに変換するレベル変換部１８、そしてその出力ｎ１８、ｎ２０をラッチして保持する保持回路２１とから構成される。また、サンプリング部２２は、外部クロックＣＬＫから生成されるパルス２３により導通するトランジスタ１５により活性化され、ラッチ回路１６は外部クロックＣＬＫのＨレベルにより導通するトランジスタにより活性化される。
【０００４】
図９に示した入力回路の概略的動作を説明すると、クロックＣＬＫのＬレベルにより、Ｐ型トランジスタ１０，１１が導通し、ノードｎ１０，ｎ１１が共にＨレベルのリセット状態にある。そして、入力ＩＮにデータ信号が供給され、同時にクロックＣＬＫが立ち上がると、その立ち上がりエッジに同期してパルス発生回路１４がパルス信号２３を生成し、トランジスタ１５を導通させる。これにより、ソースが共通接続されたトランジスタ１２，１３からなる差動回路が活性化する。トランジスタ１２と１３のゲートには、データ信号ＩＮと基準電圧Ｖｒｅｆとが印加される。そのデータ信号ＩＮは、基準電圧Ｖｒｅｆよりも所定電圧高いか低い電圧で与えられる。従って、トランジスタ１２，１３による差動増幅作用により、一方のトランジスタが導通し、Ｈレベルにリセットされていたノードｎ１０，ｎ１１の一方がＬレベルに引き下げられ、データ信号ＩＮのサンプリングが行われる。
【０００５】
このノードｎ１０，ｎ１１のＨとＬレベルが、ラッチ回路１６により更に増幅され一旦ラッチされる。このラッチ回路１６も、外部クロックＣＬＫのＨレベルによりトランジスタ１７が導通されることで、活性化する。従って、サンプリング部２２とラッチ回路１６とで、クロックＣＬＫに同期したサンプリング動作が実行される。
【０００６】
ラッチ回路１６の出力ｎ１４，ｎ１６がそれぞれレベル変換回路１８にて、内部のＣＯＭＳレベルに変換される。そして、そのレベル変換されたノードｎ１８，ｎ２０の信号が、インバータ１９，２０からなるラッチ回路２１により保持される。ラッチ回路２１は、外部クロックＣＬＫがＬレベルに変化しても、データ信号を保持する。
【０００７】
図９に示された入力回路は、データ信号としてコマンド信号が与えられる場合は、その出力Ｏｕｔｚ、Ｏｕｔｘに、コマンド信号の反転、非反転信号が出力される。また、データ信号としてアドレス信号が与えられる場合も、そのアドレス信号の反転、非反転信号が出力される。
【０００８】
【発明が解決しようとする課題】
上記の入力回路は、外部から供給されるデータ信号を基準電圧と比較してＨレベルかＬレベルかのサンプリングを行い、そのサンプリングしたデータ信号を保持する。ところが、データ信号のサンプリングに要する時間が、供給されるデータ信号の持つ基準電圧に対するマージンの大小により異なる。その結果、入力回路の出力Ｏｕｔｚ，Ｏｕｔｘの変換のタイミングも上記マージンにより異なる。
【０００９】
例えば、シンクロナスＤＲＡＭ等では、複数のコマンド信号が外部クロックＣＬＫの立ち上がりエッジに同期して与えられ、それらのコマンド信号がそれぞれの入力回路でサンプリングされ、保持される。そして、そのサンプリングされたコマンド信号をコマンドデコーダでデコードし、種々の内部動作を制御する。
【００１０】
図１０は、複数のコマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥが与えられた場合の問題点を説明するタイミングチャート図である。この例では、外部クロックＣＬＫの立ち上がりエッジｃｌｋ１とｃｌｋ２のタイミングで、複数のコマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥが与えられる。今仮に、コマンド信号のうち、チップセレクト信号／ＣＳのレベルが基準電圧Ｖｒｅｆに対して十分大きいマージンを持ち、ロー・アドレス・ストローブ信号／ＲＡＳも同様に比較的大きいマージンを持ち、しかし、コラム・アドレス・ストローブ信号／ＣＡＳが小さいマージンを持つと仮定する。
【００１１】
立ち上がりエッジｃｌｋ１のタイミングで与えられた、信号／ＣＳ，／ＲＡＳ，／ＣＡＳのＬレベルは、入力回路にてサンプリングされ保持される。その結果、ラッチされた信号３０．３１．３２は、図示される通り所定の遅延時間を伴ってＬレベルに変化する。この遅延時間が、入力回路の動作時間である。その結果、期間３６の間は不活性状態であったのが、期間３８では、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳのＬレベルの組み合わせから、自動リフレッシュモードとなる。自動リフレッシュモードとは、内部で生成されるアドレスに従ってメモリのワード線を立ち上げて、メモリセル内に記憶されていた記憶データをセンスアンプで増幅し、再書き込みを行うモードである。
【００１２】
次に、外部クロックＣＬＫの立ち上がりエッジｃｌｋ２のタイミングで、チップセレクト信号／ＣＳがＬレベルで、ロー・アドレス・ストローブ信号／ＲＡＳがＨレベルで、コラム・アドレス・ストローブ信号／ＣＡＳがＨレベルでそれぞれ供給されるとする。上記した通り、信号／ＲＡＳはマージンが比較的大きいので、入力回路の動作遅延時間は短いが、信号／ＣＡＳは基準電圧に対するマージンが少ないので、Ｈレベルを検出する為の入力回路の動作遅延時間は長くなる。従って、信号／ＣＡＳに対応するサンプリングしラッチされた信号３２は、信号／ＲＡＳに対応するサンプリング、ラッチされた信号３１よりも遅れる。図９に示されたサンプリング部２２の差動回路構成では、特に、Ｈレベルのデータ信号ＩＮを判定する場合に、その動作遅延の差が大きくなる。
【００１３】
このスキューが発生した期間３９において、一時的に、信号／ＣＳと信号／ＣＡＳが共にＬレベルとなり、読み出しモードとしてデコードされることになる。外部クロックの立ち上がりエッジｃｌｋ２のタイミングでは、信号／ＣＳのＬレベル以外は、全てＨレベルになるノー・オペレーションモードのコマンド信号の組み合わせが供給されたのにもかかわらず、内部では、各コマンド信号のマージンのばらつきに伴う入力回路の遅延時間のばらつきから、信号／ＣＳと信号／ＣＡＳが共にＬレベルの状態が発生する。これにより、一時的に読み出しモードが内部に生成される。
【００１４】
読み出しモードでは、センスアンプがデータバス線に接続され、出力回路からデータが読み出される。通常、データバス線は容量負荷が大きく、ワード線を立ち上げてセンスアンプを活性化してから所定の時間経過後でなければ、センスアンプがデータバス線を駆動することができない。従って、期間３９の様に予期しないタイミングで読み出しモードに移行すると、センスアンプの状態を破壊し、オートリフレッシュモードでも再書き込みのデータを破壊してしまう可能性がある。
【００１５】
上記した以外のコマンド信号の組み合わせの場合でも、内部回路の遅延時間の違いから、内部のラッチされた信号にスキューが生成されて、誤動作が発生することがある。更に、コマンド信号に限らず、複数のアドレス信号に対して内部でスキューが発生することも、デコード回路の誤動作を招くことがある。
【００１６】
そこで、本発明の目的は、データ信号のマージンが異なる場合でも、出力のタイミングを一致させることができるクロック同期型の入力回路及びそれを利用した半導体記憶装置を提供することにある。
【００１７】
更に、本発明の別の目的は、複数のデータ信号をクロックに同期してサンプリングし保持する入力回路において、内部で複数のデータ信号にスキューが発生しない様にしたクロック同期型の入力回路及びそれを利用した半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、クロックに同期して複数のコマンド信号が供給される半導体記憶装置において、
前記コマンド信号と前記クロックとを入力し、該コマンド信号をクロックに同期してサンプリングするサンプリング部と、該サンプリングしたコマンド信号を出力する出力部とを有する複数の入力回路と、
前記複数の入力回路が出力するコマンド信号が供給され、該複数のコマンド信号をデコードして対応する制御信号を生成するコマンドデコーダと、
前記制御信号に応答して、種々の動作モードを実行するメモリ部と、
前記入力回路の少なくともサンプリング部と同等の回路構成を有し、所定の信号レベルを前記クロックに同期してサンプリングし、該サンプリング部の動作遅延時間のタイミングで出力タイミング信号を生成する出力タイミング信号生成回路とを有し、
該入力回路は、前記サンプリングしたコマンド信号を前記出力タイミング信号に応答して出力することを特徴とする。
【００１９】
上記発明において、コマンド信号をサンプリングする入力回路のサンプリングされたコマンド信号を出力するタイミングを、ダミー入力回路で構成される出力タイミング信号生成回路で生成される出力タイミング信号に合わせる。このタイミングは、コマンド信号の基準電圧に対するマージンの大小にかかわらず、一定になるタイミングに設定される。従って、複数の入力回路から出力されるコマンド信号の変化は出力タイミング信号に同期して一斉に生じる。そのため、コマンドデコーダに供給されるコマンド信号の間でスキューが発生せず、コマンドデコーダが誤った制御信号を生成することが防止される。
【００２０】
尚、クロック同期の入力回路が、サンプリングすると共にそのサンプリングされた信号を出力すると共に保持する場合は、上記出力タイミング信号は、保持タイミング信号または保持パルスとなる。
【００２１】
更に、出力タイミング信号発生回路は、マージンが小さいコマンド信号のレベルをサンプリングする様に構成することで、出力タイミング信号は、コマンド信号のマージンの大小にかかわらず、最も遅いタイミングまたはそれに準じたタイミングに設定される。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２３】
図１は、本発明にかかる実施の形態例のメモリの全体構成を示す図である。例えば、１個のトランジスタと１個の記憶用キャパシタとからなる複数のメモリセルと複数のワード線及びビット線を有するメモリセルアレイ５０と、行側デコーダ５４とワード線ドライバ５２と、列側デコーダ５８とセンスアンプ列５６が設けられる。更に、センスアンプ列５６に対して、データ出力回路６０とデータ入力回路６２とが接続される。
【００２４】
また、外部クロックＣＬＫが供給され、例えば遅延ロックループ回路６４により外部クロックＣＬＫに位相同期した内部クロックｉｃｌｋが生成される。アドレス信号Ａ０〜Ａ９及びコマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥが、それぞれ対応する入力回路６６〜７８で、クロックに同期してサンプリングされて保持される。これらの入力回路６６〜７８には、外部から基準電圧Ｖｒｅｆが供給され、アドレス信号、コマンド信号及び書き込みデータ信号などのデータ信号のレベル判定に利用される。勿論、基準電圧Ｖｒｅｆは、内部で生成されてもよい。ここで示された入力回路は、外部から供給されるデータ信号を直接基準電圧Ｖｒｅｆとの関係でレベル判定する回路であり、データ信号は外部から供給されるので、基準電圧Ｖｒｅｆに対するマージンは画一的ではない。
【００２５】
入力回路７０〜７８でサンプリングされて保持されたコマンド信号は、コマンドデコーダ８２に供給され、そこでコマンド信号の組み合わせに対応するモードの内部制御信号８４が生成される。この制御信号８４に従って、内部の各回路の動作が制御される。更に、入力回路６６，６８でサンプリングされて保持されたアドレス信号は、行デコーダ５４や列デコーダ５８に供給される。
【００２６】
図１に示されたメモリでは、入力回路６６〜７０にその保持タイミングを与える保持パルスdmpls が供給され、それらの入力回路６６〜７０のサンプリングデータの出力のタイミングが整合する様に制御される。その場合、保持パルスdmpls は、外部からのデータ信号が最小の入力マージンの入力レベルを有する場合に対応する入力回路の遅延時間に整合するタイミングを有する。そのような保持パルスdmpls は、保持パルス生成回路８０で生成される。
【００２７】
従って、入力回路６６〜７０のサンプリング出力のタイミングは、入力されるデータ信号の入力マージンにかかわらず一致する。そのため、従来例で説明した内部のコマンド信号にスキューが発生することはなく、誤動作が防止される。尚、保持パルスdmpls は、必ずしもパルス信号である必要はなく、単に入力回路のサンプリングされた出力のタイミングを制御する出力タイミング信号であってもよい。
【００２８】
図２は、上記入力回路６６〜８０の具体的回路図である。また、図３は、その動作タイミングチャートを示す図である。尚、図２において、Ｐ型トランジスタは、そのゲートに丸印を付してＮ型トランジスタと区別して表示される。この入力回路は、入力されるデータ信号ＩＮのＨまたはＬレベルを基準電圧Ｖｒｅｆとの関係から判別するサンプリング部９８、そのサンプリング結果をセンスし増幅し一旦ラッチするラッチ回路１１０、そのラッチされた信号をＣＯＭＳレベルに変換するレベル変換部１２５、保持タイミング信号dmpls により制御されるＣＭＯＳトランスファーゲート１２７、そして、保持回路１２６を有する。
【００２９】
サンプリング部９８は、データ信号ＩＮがゲートに与えられるＮ型トランジスタ９０と基準電圧Ｖｒｅｆがゲートに与えられるＮ型トランジスタ９１とからなる差動増幅回路を構成する。外部クロックＣＬＫの立ち上がりエッジに同期してトランジスタ９２，９３，９５，９６が導通するとき、この差動増幅回路は活性化され、データ信号ＩＮが基準電圧Ｖｒｅｆより高いか、低いかの判別が行われる。
【００３０】
差動増幅回路を構成するサンプリング部９８の出力はノードｎ２４，ｎ２５に生成され、ＣＭＯＳラッチ回路１１０によりセンスし増幅して一旦ラッチされる。このラッチ回路１１０も、外部クロックＣＬＫのＨレベルに同期して活性化される。ラッチ回路１１０の出力は、レベル変換部１２５でＣＭＯＳレベルに変換され、ＣＭＯＳトランスファーゲート１２７が導通すると、ラッチ回路１２６がその出力を保持する。
【００３１】
上記入力回路の動作は以下の通りである。最初に、Ｌレベルのデータ信号によりラッチ回路１２６が出力ＯｕｔｚがＬレベル、出力ＯｕｔｘがＨレベルを保持しているとし、新たに、データ信号ＩＮとしてＨレベルが供給されたとする。まず、図３に示される通り、外部クロックＣＬＫがＬレベルにあるときは、リセット状態にあり、Ｐ型トランジスタ１００，１０２，１０１，１０３がそれぞれ導通状態にある。従って、ノードｎ２４，ｎ２５はＨレベルに維持される。ノードｎ２４、ｎ２５のＨレベルにより、レベル変換部１２５のＣＭＯＳインバータを構成するトランジスタ１１４〜１１７は全て非導通状態となり、ノードｎ２６，ｎ２７は共に高インピーダンス状態（High Z）にある。リセット状態では、ノードｎ２２はＨレベルにあり、トランジスタ９５，９６は導通状態にある。しかし、トランジスタ９２，９３が非導通であるので、サンプリング回路９８は非活性状態であり、また、ノードｎ２２がＨレベルであるので、ラッチ回路１１０も非活性状態である。
【００３２】
そこで、データ信号ＩＮに所定のレベルの信号が供給されると共に、外部クロックＣＬＫが立ち上がると、Ｐ型トランジスタ１００〜１０３が非導通、トランジスタ９２，９３が導通する。それに伴い、トランジスタ９５と９６は既に導通状態であるので、サンプリング回路９８は活性化される。上記した通り、データ信号ＩＮがＨレベルであるとすると、トランジスタ９０が導通して、ノードｎ２４のレベルを引き下げる。外部クロックＣＬＫの立ち上がりにより、インバータ１０４，１０５，１０６による遅延時間後に、ノードｎ２２がＬレベルになり、トランジスタ９５，９６が非導通となり、サンプリング回路９８の差動増幅動作が終了する。
【００３３】
しかし、ノードｎ２２の立ち下がりにより、ＣＭＯＳラッチ回路１１０のトランジスタ１０６，１０７の共通ソースが引き下げられ、活性化状態となる。従って、トランジスタ９０の導通によりノードｎ２４とｎ２５に生成されたわずかな電圧差が、ＣＭＯＳラッチ回路１１０によりセンスされ、増幅される。即ち、上記の差動増幅回路構成のサンプリング回路９８は、データ信号ＩＮのプリアンプ機能を持ち、更にラッチ回路１１０がメインアンプ機能を有する。従って、サンプリング回路９８とラッチ回路１１０により、データ信号ＩＮのサンプリング機能を有する。
【００３４】
さて、ノード２２の立ち下がりにより活性化されるラッチ回路１１０により、ノードｎ２４，ｎ２５のレベルは電源Ｖｃｃとグランドレベルに増幅される。その結果、トランジスタ１１４が導通して、ノードｎ２６をＨレベルに引き上げ、トランジスタ１１７が導通して、ノードｎ２７をＬレベルに引き下げる。従来例で説明した通り、データ信号ＩＮのレベルが基準電圧Ｖｒｅｆに比較して十分大きいマージンを持つ場合は、上記したサンプリング回路９８とラッチ回路１１０のサンプリング動作は高速に行われる。一方、データ信号ＩＮのマージンが小さいと、サンプリング回路９８とラッチ回路１１０のサンプリング動作は遅くなる。即ち、図３のノードｎ２６，ｎ２７の信号波形の破線で示した通りである。
【００３５】
図２に示した入力回路では、ノードｎ２６、ｎ２７に生成されるＨレベルとＬレベルを、保持パルスdmpls の立ち上がりのタイミングで、保持回路１２６に保持させると共に、出力Ｏｕｔｚ，Ｏｕｔｘを生成する。保持回路１２６は、インバータ１２３，１２４により構成される。また、インバータ１２８〜１３１は、波形整形の為のインバータである。上記の保持パルスdmpls のタイミングは、例えば、データ信号ＩＮのマージンが最も小さい時のサンプリング回路９８とラッチ回路１１０の動作遅延時間に整合する様に設定される。そうすることにより、図３に示される通り、ノードｎ２６，ｎ２７が生成されるタイミングにかかわらず、出力Ｏｕｔｚ，Ｏｕｔｘが一定の保持パルスdmpls のタイミングで切り替わる。
【００３６】
図４は、図２に示した入力回路を使用した場合の、複数のコマンド信号が与えられた場合のタイミングチャート図である。図１０に対応する。比較の為、図４の動作においても、外部クロックＣＬＫのタイミングｃｌｋ１で、コマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳが全てＬレベルが供給され、タイミングｃｌｋ２で、コマンド信号／ＣＳがＬレベルでコマンド信号／ＲＡＳ、／ＣＡＳが共にＨレベルに変化する場合を例にして説明する。
【００３７】
図４には、タイミングｃｌｋ１でコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳがＬレベルで供給され、タイミングｃｌｋ２で、コマンド信号／ＣＳがＬレベルでコマンド信号／ＲＡＳ、／ＣＡＳが共にＨレベルに変化する場合を例にして説明する。
【００３８】
図４には、入力回路内のノードｎ２６，ｎ２７に生成される内部ラッチ信号２３０〜２３４が、それぞれのコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＫＥに対応して示される。
【００３９】
外部クロックＣＬＫの立ち上がりタイミングｃｌｋ１で供給されたコマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳのＬレベルが、入力回路にてサンプリングされ、保持パルスdmpls の立ち上がりタイミングで、出力Ｏｕｔｚ，Ｏｕｔｘにそれぞれのラッチされたコマンド信号３０〜３４として出力される。従って、時刻ｔ１０のタイミングで、コマンド信号３０，３１，３２は、一斉にＬレベルになる。従って、期間３６と３８との間のスキューは発生しない。
【００４０】
コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳのＬレベルが、時刻ｔ１０のタイミングで、図１に示したコマンドデコーダ８２に与えられ、デコードされて、オートリフレッシュモードであることが検出される。従って、メモリセルアレイ内の図示しない所定のワード線が駆動され、メモリセル内のデータがビット線を介してセンスアンプ５６にて増幅され、再書き込みされる。
【００４１】
次に、外部クロックＣＬＫの立ち上がりタイミングｃｌｋ２で供給されたコマンド信号／ＲＡＳ，／ＣＡＳのＨレベルが、入力回路にてサンプリングされる。この場合も、コマンド信号／ＲＡＳのレベルのマージンが比較的大きく、コマンド信号／ＣＡＳのレベルのマージンが小さいので、コマンド信号／ＣＡＳに対応する内部のラッチ信号２３２は、内部ラッチ信号２３１よりも図中Δｔだけ遅れる。しかし、入力回路の出力は、保持パルスdmpls により一斉に生成されるので、コマンド信号／ＲＡＳ，／ＣＡＳのＨレベルは、時刻ｔ１２に同時にＨレベルに変化する。即ち、スキューは発生しない。
【００４２】
その結果、図１０に示したような、期間３８と期間４０との間に読み出しモードが検出されることはなく、従来例の如き誤動作の原因をなくすことができる。
【００４３】
上記した保持パルスdmpls の発生タイミングは、入力回路でのサンプリング遅延時間が最悪の場合でも、スキューが発生しない様に設定されることを説明した。そこで、以下に保持パルスdmpls を生成する回路について説明する。
【００４４】
図５は、図２に示したサンプリング回路９８とラッチ回路１１０のサンプリング動作遅延時間特性を示す図である。横軸には、データ信号ＩＮのレベルを、縦軸に動作遅延時間を示す。図５の横軸の中央には、基準電圧Ｖｒｅｆが示されることから、図５の左側は、データ信号ＩＮがＬレベルの場合の動作遅延時間を、右側は、データ信号ＩＮがＨレベルの場合の動作遅延時間をそれぞれ示す。図５には、更に、トランジスタの閾値電圧が高い場合（図中１４０，１４１）、中程度の場合（図中１４２，１４３）、低い場合（図中１４４，１４５）のそれぞれの遅延特性が示される。また、動作時の温度が高い場合（図中１４０．１４２，１４４）と、低い場合（図中１４１，１４３，１４５）も区別して示される。
【００４５】
図５に示される通り、データ信号ＩＮのレベルが基準電圧Ｖｒｅｆから十分なマージンを持つ高いレベル或いは低いレベルでは、入力回路での動作遅延時間は短くなる傾向を持つ。これは、差動増幅動作を行うサンプリング回路９８及びその差動出力を増幅するラッチ回路１１０の動作特性から明らかである。
【００４６】
更に、データ信号ＩＮがＬレベルの場合は、基準電圧Ｖｒｅｆとの差がある程度以上開くと、その動作遅延時間はそれ以上短くならない。それに対して、データ信号ＩＮがＨレベルの場合は、基準電圧Ｖｒｅｆとの差が開けば開く程、その動作遅延時間は短くなる。この理由は、データ信号ＩＮがＬレベルの場合、そのレベルがグランドレベルに近づくとトランジスタ９０の閾値電圧以下となり、そもそもトランジスタ９０が導通しなくなるからである。従って、データ信号ＩＮのＬレベルが極端に低くなると、もはやトランジスタ９０と９１との差動動作ではなく、基準電圧Ｖｒｅｆによるトランジスタ９１の駆動動作のみとなるのである。一方、データ信号ＩＮのＨレベル側は、電源Ｖｃｃレベルまで高くなっても、トランジスタ９０と９１との差動動作で動作するので、データ信号ＩＮのレベルが高い程、動作遅延時間は短くなる。従って、データ信号ＩＮのＬレベル側は、それほど遅延時間に差がつかず、Ｈレベル側は大きく差がつく。
【００４７】
そこで、上記の特性において、保持パルスdmpls の発生タイミングは、特性１４０の場合であれば、最も遅延時間が長いｔ２０に設定することが好ましい。かかるタイミングであれば、データ信号ＩＮのレベルのマージンにかかわらず、入力回路の出力を同じタイミングで生成することができるからである。
【００４８】
図６は、保持パルスdmpls の生成回路の例を示す図である。この生成回路は、図２の入力回路と実質的に同じ回路構成であり、ノードｎ２７に保持パルスdmpls が生成される。ダミーサンプリング部９８Ｄ、ダミーラッチ回路１１０Ｄ及びダミーレベル変換部１２５Ｄの構成は、図２の入力回路とそれぞれ対応する回路９８，１１０，１２５と同じであり、各回路素子の引用番号９０〜１１７も対応する回路素子に付した。また、引用番号２０１〜２１９が新たに加えられた回路素子である。
【００４９】
図５の入力回路の遅延特性を考慮して、図６の保持パルス生成回路には、その入力にグランドレベルが与えられる。即ち、トランジスタ９０のゲートは、グランドに接続される。その結果、図６の保持パルス生成回路は、図２の入力回路のデータ信号ＩＮがグランドレベルの場合に、ノードｎ２７に生成される信号のタイミングで、保持パルスdmpls を生成する。図５の特性図から明らかな通り、グランドレベルのデータ信号ＩＮが与えられる場合は、動作遅延時間がｔ２２となり、最悪の動作遅延時間ｔ２０に近接する動作遅延時間となる。しかも、パルス生成回路は、入力回路と同じ回路構成であるので、プロセスばらつきによりトランジスタの閾値電圧などに変動が生じても、常に、最悪の動作遅延時間ｔ２０に近い安定した遅延時間ｔ２２のタイミングで、保持パルスdmpls を生成することができる。
【００５０】
しかも、図２の入力回路において、保持パルスdmpls は、その立ち上がりによりＣＭＯＳトランスファーゲート１２７を導通する。この導通に要する時間を考慮すると、遅延時間ｔ２２のタイミングで生成された保持パルスdmpls により、トランスファーゲート１２７は遅延時間ｔ２０の最悪の遅延時間で導通する様に設計される。従って、保持パルス発生回路は、入力回路の動作に整合したタイミングの保持パルスdmpls を安定して生成することができる。
【００５１】
次に、図６の保持パルス発生回路の動作を説明する。まず、リセット状態では、ノードｎ２６がＨレベル、ノードｎ２７がＬレベルに維持され、従って、保持パルスdmpls はＬレベル状態にある。ＮＡＮＤゲート２０４と２０５からなるラッチ回路は、ノードｎ３１にＨレベルを保持している。それにより、トランジスタ２０６と２０７は導通状態にある。また、ノードｎ３１のＨレベルにより、ノードｎ３３がＨレベル、ノードｎ３４がＬレベルになり、トランジスタ２１８，２１９は非導通状態にある。更に、外部クロックＣＬＫのＬレベルにより、トランジスタ１００〜１０３が導通し、ノードｎ２４とｎ２５はＨレベルになっている。また、ダミーサンプリング回路９８Ｄとダミーラッチ回路１１０Ｄは、電流が供給されずに不活性状態にある。
【００５２】
そこで、クロックＣＬＫがＨレベルに変化すると、その立ち上がりエッジからインバータ１０４，１０５，１０６の遅延時間分の時間だけ、トランジスタ９２，９３，９５，９６が同時に導通状態となり、ダミーサンプリング回路９８Ｄを活性化し、トランジスタ９０のゲートに接続されたグランドレベルをサンプリングする。具体的には、トランジスタ９１が導通して、ノードｎ２５のレベルを引き下げる。そして、ノードｎ２２がＬレベルに変化することで、ダミーラッチ回路１１０Ｄを活性化し、ノードｎ２４，ｎ２５間の微少電圧を検出し、電源Ｖｃｃとグランドレベルに増幅する。そして、ノードｎ２５のＬレベルにより、トランジスタ１１６と１１５が導通し、ノードｎ２６をＬレベルにし、ノードｎ２７をＨレベルにする。その結果、保持パルスdmpls は、Ｈレベルに変化し、その状態がインバータ１２３，１２４からなるラッチ回路で保持される。
【００５３】
ここまでの動作は、図２と同じであり、図３のタイミングチャート図に示した通りである。従って、保持パルスdmpls がＨレベルに変化するタイミングは、入力回路にデータ信号ＩＮとしてグランドレベルが供給された時のサンプリング動作遅延時間ｔ２２と同等になる。
【００５４】
ノードｎ２７がＨレベルに変化すると、インバータ２０１，２０２，２０３を介して、ノードｎ３０をＬレベルにし、ノードｎ３１はＬレベルになる。ＮＡＮＤゲート２０５，２０６からなるラッチ回路は、その状態を保持する。ノードｎ３１のＬレベルにより、トランジスタ２０６，２０７は非導通、トランジスタ２０８は導通し、ダミーサンプリング回路９８Ｄとダミーラッチ回路１１０Ｄは共に非活性状態になる。更に、インバータ２１０〜２１６及びキャパシタ２１１，２１４で構成される遅延回路の遅延時間後に、ノードｎ３３はＬレベルになり、ノードｎ３４はＨレベルになる。その結果、リセット用のトランジスタ２１８と２１９が導通し、ノードｎ２６をＨレベルに、ノードｎ２７をＬレベルにリセットする。それにしたがって、保持パルスdmpls はＨレベルからＬレベルに変化する。即ち、保持パルスdmpls は、遅延回路の遅延時間のパルス幅を持つ。
【００５５】
ノードｎ２７のＬレベルにより、再度ノードｎ３０はＨレベル、ノードｎ３１はＨレベルのリセット状態になり、遅延回路の遅延時間後に、ノードｎ３３はＨレベル、ノードｎ３４はＬレベルになり、トランジスタ２１８と２１９は共に非導通状態となる。即ち、リセット状態である。
【００５６】
上記した保持パルス生成回路において、トランジスタ９０のゲートに基準電圧Ｖｒｅｆに対して最小限のマージンを持つＬレベルの電圧を印加することもできる。その場合は、保持パルスdmpls が生成されるタイミングは、図５中の時間ｔ２０に設定される。但し、かかる電源とグランドの中間のレベルを正確に生成することは困難な場合がある。したがって、上記の通り、グランド電位をトランジスタ９０のゲートに印加することにより、回路を簡単化することができる。
【００５７】
図７は、コマンド信号に対する入力回路とコマンドデコーダとを示す回路図である。図１に示した構成と同等である。外部クロックＣＬＫは端子３００から、基準電圧Ｖｒｅｆは端子３０６から、そして、コマンド信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＫＥは、それぞれ端子３０１〜３０５に印加される。外部クロックＣＬＫと基準電圧Ｖｒｅｆは、入力バッファ６５を経由して、遅延ロック・ループ回路６４に供給され、遅延ロック・ループ回路６４は外部クロックＣＬＫと位相同期した内部クロックｉｃｌｋを生成する。この内部クロックｉｃｌｋは、それぞれの入力回路７０〜７８に供給される。
【００５８】
保持パルス生成回路８０には、内部クロックｉｃｌｋがクロックＣＬＫとして供給され、入力端子ＩＮはグランドレベルに接続される。また、基準電圧Ｖｒｅｆが与えられる。そして、上記した通り、入力回路において最も遅延時間が長いタイミングに整合して、保持パルスdmpls が生成される。この保持パルスdmplは、各入力回路７０〜７８に与えられる。
【００５９】
入力回路７０〜７８は、各コマンド信号を入力し、そのレベルをサンプリングし、保持パルスdmpls のタイミングで反転、非反転信号を２つの出力Ｏｕｔｚ，Ｏｕｔｘに生成する。それらの生成された信号は、コマンドデコーダ８２に供給され、デコードされた制御信号８４が出力される。
【００６０】
図８は、上記のコマンドデコーダ８２の詳細回路例を示す図である。入力回路７０〜７８で生成されたコマンド信号ｃｓｃｚ，ｒａｓｃｘ，ｒａｓｃｚ，ｃａｓｃｘ，ｃａｓｃｚ，ｗｅｃｘ、ｗｅｃｚ、ｃｋｅｃｚ、ｃｋｅｃｘが入力信号として供給される。ＮＡＮＤゲート３１０とインバータ３１１により、リードモードに対応する制御信号ｃｓｃｚが生成される。また、ＮＡＮＤゲート３１２とインバータ３１３により、ライトモードに対応する制御信号ｗｒｔｃｚが生成される。更に、ＮＡＮＤゲート３１４とインバータ３１５により、アクティブモードに対応する制御信号ａｃｔｃｚが生成される。更に、ＮＡＮＤゲート３１６とインバータ３１７により、プリチャージモードに対応する制御信号ｄａｃｃｚが生成される。更に、ＮＡＮＤゲート３１８とＮＯＲゲート３１９，３２０により、それぞれオートリフレッシュモードに対応する制御信号ｒｅｆｃｚとセルフリフレッシュモードに対応する制御信号ｓｒｅｃｚが生成される。また、ＮＡＮＤゲート３２１とインバータ３２２により、モード・レジスタ・セットモードに対応する制御信号ｍｒｓｃｚが生成される。更に、ＮＡＮＤゲート３２３とインバータ３２４により、バースト・ストップモードに対応する制御信号ｂｓｔｃｚが生成される。
【００６１】
このコマンドデコーダ８２に供給される複数のコマンド信号は、スキューを持つことがないので、コマンドデコーダ８２が誤って意図されない動作モードを検出することはない。また、アドレス信号の入力回路において、同様に保持パルスdmpls のタイミングで一斉に出力信号が生成される場合は、各アドレスデコーダが誤ったワード線或いはコラムを選択することはない。
【００６２】
上記の実施の形態例では、入力回路に保持回路を有する例で示したが、例えば外部から供給されるデータ信号をサンプリングする回路を有して保持回路を有しない場合も、同様に出力のタイミングを制御する信号を利用して、内部での信号のスキューをなくすことができる。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、外部クロックに同期してコマンド信号やアドレス信号等のデータ信号が複数供給される場合、それらの入力回路の出力を予想される遅延時間の最も遅いタイミングで出力することができるので、それらの出力信号間でスキューが発生することはない。従って、特に複数のコマンド信号間でのスキューが発生せずに、コマンドデコーダが誤ったコマンドにデコードして誤動作の原因となることはない。
【図面の簡単な説明】
【図１】本発明にかかる実施の形態例のメモリの全体構成を示す図である。
【図２】入力回路の具体的回路図である。
【図３】入力回路の動作タイミングチャートを示す図である。
【図４】複数のコマンド信号が与えられた場合のタイミングチャート図である。
【図５】入力回路の動作遅延時間特性を示す図である。
【図６】保持パルスdmpls の生成回路の例を示す図である。
【図７】コマンド信号に対する入力回路とコマンドデコーダとを示す回路図である。
【図８】コマンドデコーダの詳細回路例を示す図である。
【図９】入力回路の例を示す回路図である。
【図１０】複数のコマンド信号が与えられた場合の問題点を説明するタイミングチャート図である。
【符号の説明】
５０            メモリセルアレイ
７０〜７８      入力回路
８０            保持タイミング発生回路、保持パルス発生回路
９８            サンプリング回路
１２６          保持回路
１２７          トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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