(57)【特許請求の範囲】
【請求項１】
化合物半導体基板の第１の領域上に、当該第１の領域との間にショットキー接続をする第１層目のＰｔ層と、膜厚が１〜３０ｎｍの範囲の第２層目のＴｉ層と、第３層目の高融点金属膜と、第４層目のＴｉ層と、第５層目のＰｔ層と、第６層目のＡｕ層を順次積層して金属積層膜を形成する工程と、
当該積層金属膜の不要部分を除去して第１の電極を形成する工程とを含むことを特徴とする化合物半導体装置の製造方法。
【請求項２】
請求項１に記載の化合物半導体装置の製造方法において、
前記第３層目の高融点金属膜は第４層目のＴｉ層を構成するＴｉの前記化合物半導体基板内への拡散を防止する機能を有し、
前記第２層目のＴｉ層は化合物半導体に対する電極のショットキー障壁高さを高くする機能を有していることを特徴とする化合物半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の化合物半導体装置の製造方法において、
前記第３層目の高融点金属膜はＭｏ、Ｎｂ、Ｗ、Ｔａ、Ｖ、ＺｒおよびＨｆからなる群から選択された材料からなる膜であることを特徴とする化合物半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかに記載の化合物半導体装置の製造方法において、
前記第１の領域はＧａＡｓからなる領域であることを特徴とする化合物半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれかに記載の化合物半導体装置の製造方法において、
前記第１の領域はＡｌＧａＡｓ層からなる領域であることを特徴とする化合物半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の化合物半導体装置の製造方法において、
前記第１の領域の第１電極はゲート電極であることを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、化合物半導体装置の製造方法に関し、詳しくは、良好なショットキー電極を具備した化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造（Ａｕ膜、Ｐｔ膜、Ｔｉ膜およびＰｔ膜が、Ａｕ膜を最上部、Ｐｔ膜を最下部にして積層された構造を表わし、各膜の種類が異なっても同様に表わす）を有する電極をＰ型オーミック電極として、これをキャリア濃度が５×１９ｃｍ-3と高く、膜厚が５０ｎｍという薄いＰ型導電層（Ｐ−ＡｌＧａＡｓ層）上に設ける方法が、１９９３年７月電子情報通信学会、信学技報（ｐ１１１）に記載されている。この方法は、ＡｌＧａＡｓ／ＧａＡｓ・ＨＢＴ(Heterojunction Bipolar Transistor)の性能を向上させるために、Ｐ型ベース層を薄層化することを目的として、これに対するＰ型オーミック電極として上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極を用いたものであり、これによって、低いコンタクト抵抗が得られ、３５０℃の熱処理を行なってもコンタクト抵抗の劣化が起こらないと記載されている。
【０００３】
また、Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造電極を、ＩｎＡｌＡｓ／ＩｎＧａＡｓ・ＨＥＭＴのショットキーゲート電極として用いる方法が、１９９１年秋季、第５２回応用物理学会学術講演会、講演予稿集１０ａ−Ｈ−３（Ｐ１１９２）に記載されている。この方法によれば、ＰｔはＩｎＧａＡｓに対して高いショットキー障壁高さ（０．８２Ｖ）を有しており、上記電極を用いたＨＥＭＴを３５０℃の熱処理によるしきい値電圧の変動を調べたところ、約０．１５Ｖ変動した後は安定なままであったと記載されている。
【０００４】
【発明が解決しようとする課題】
上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極の最下層であるＴｉ層は、熱処理によってＧａＡｓと反応して、ＰｔＡｓ２、ＰｔＧａなどの金属間化合物が生ずる。上記ＰｔＡｓは、Ｎ型ＧａＡｓに対して良好なショットキー特性を示し、Ｐ型に対しては、ショットキー障壁が低下して良好なオーミック接合が得られる。
【０００５】
しかし、Ｔｉも熱処理によってＧａＡｓと反応して同様に金属間化合物を形成するので、４００℃以上の熱処理によって第２層のＴｉ層からのＴｉが、第１層である上記Ｐｔ層による金属化合物層およびこの金属化合物層よりも深い位置にＴｉＡｓ、ＴｉＧａなどの層を形成し、その結果としてＰｔＡｓ２層が破壊されてオーミック特性およびショットキー特性が劣化してしまう。
【０００６】
すなわち、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔという４層構造の電極を、例えばＢｅをドーパントとして含み、キャリア濃度４×１０19ｃｍ-3、膜厚１００ｎｍのＰ型ＩｎＧａＡｓ層に対するオーミック電極として用いると、最下層であるＰｔ膜の膜厚が５ｎｍの場合には、図１の特性線１０１で示すように、３００℃以上の熱処理でコンタクト抵抗の増大が始まり、４００℃では、ＴＬＭ測定によるＩ−Ｖ特性が非線形になるほど、増大が顕著になるという問題が生じた。また、上記Ｐ型導電層として、上記ＩｎＧａＡｓ層に代えてＡｌＧａＡｓ層を用いた場合も、同様に、４００℃以上でコンタクト抵抗が著しく増大してしまうという問題が生じた。
【０００７】
さらに、上記Ａｕ／Ｐｔ／Ｔｉ／Ｐｔ４層構造の電極を、Ｎ型ＧａＡｓ基板を用いたダイオードのショットキー電極として用いた場合は、３００℃から４００℃の熱処理では、ショットキー障壁高さφＢｎは、０．８５〜０．８７Ｖと高い値を示し、ｎ値も、理想的な場合の値である１に近い１．０５〜１．１となり、良好なショットキー特性を示した。しかし、熱処理温度が４００℃以上になると、ショットキー障壁高さφＢｎは０．４２〜０．５０Ｖと低くなり、ｎ値も２．０以上になって、ショットキー特性の著しい劣化が認められ、電極表面も荒れるという問題が生じた。
【０００８】
そのため、４００℃以上の熱処理を行なっても、コンタクト抵抗の増大が少ない安定したオーミック電極、およびショットキー特性が劣化しないショットキー電極を形成することは困難であり、ＧａＡｓ、ＡｌＧａＡｓ等の化合物半導体を用いた高速の高周波素子を、良好な再現性で作製する障害になっていた。
【０００９】
本発明の目的は、上記従来技術の有する問題を解決し、４００℃以上のプロセスを経ても、コンタクト抵抗およびショットキー特性が劣化しない電極を有する化合物半導体装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、上記半導体基板とオーミック接合またはショットキー接合を形成する第１層（例えばＰｔ層）の上にバリヤメタル層として高融点金属からなる第２層（例えばＭｏ層）を形成して、当該第２層の上に形成された第３層を構成する成分（例えばＴｉ）が、上記第１層を介して上記化合物半導体基板へ拡散するのを防止するものである。
上記第２層である高融点金属層としては、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｖ、Ｚｒ、Ｈｆなどの膜を用いることができる。
また、上記第１層であるＰｔ層と上記高融点金属層の間に、薄いＴｉ層を介在させてもよい。このＴｉ層の膜厚が十分小さい（１〜３０ｎｍ）ならば、とくに問題は生じない。
【００１１】
【作用】
本発明者の検討によれば、上記従来の電極における上記劣化の原因は、最下層であるＰｔ層からのＰｔの拡散にあるのではなく、上記のように、その上層であるＴｉ層にあることが明らかになった。Ｔｉ層は、従来からＡｕ／Ｐｔ／Ｔｉという構造で、ＧａＡｓ  ＭＥＳＦＥＴなどのショットキーゲート電極として用いられているが、この電極は、熱処理温度の変化によってしきい値が変動する。これは、熱処理の温度が異なると、ＧａＡｓなどの基板内部へＴｉが拡散する深さが変わるためである。
【００１２】
したがって、上記Ｔｉ層の下に薄いＰｔ層を介在させた上記従来のＡｕ／Ｐｔ／Ｔｉ／Ｐｔ電極の場合でも、４００℃以上の熱処理を行なうと、第２層である厚いＴｉ層からのＴｉが、第１層である薄いＰｔ層を通過して基板内部へ拡散してしまい、その結果、基板と電極間との接合が劣化して、コンタクト抵抗が高くなり、さらに、ショットキ接合の場合は、ショットキー特性が劣化してしまったものと考えられる。
【００１３】
しかし、最下層であるＰｔ層とその上に設けられたＴｉ層の間に、高融点金属であるＭｏ層を挿入して形成された、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層構造の電極を、Ｐ型ＩｎＧａＡｓ層上のオーミック電極として設け、熱処理によるコンタクト抵抗の変化を、ＴＬＭ測定によって調べた。このときのＰ型ＩｎＧａＡｓ層は、図１に示した特性を得るときに用いられたものと同様に、ドーパントはＢｅ、キャリア濃度は４×１０19ｃｍ-3、膜厚は１００ｎｍとした。また、Ｍｏ層の膜厚は３０ｎｍ、最下層のＰｔ層の膜厚は５ｎｍとした。
【００１４】
得られた結果を図１の特性線１０２に示した。従来の電極を用いた場合は、図１の特性線１０１から明らかなように、温度が４００℃以上になると、コンタクト抵抗は急激に大きくなってしまったが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合は、特性線１０２に示したように、４５０℃の熱処理温度を行なっても、コンタクト抵抗は約８×１０-7Ωｃｍ2であり、上記従来の電極を用いた場合よりはるかに低い値が得られた。
【００１５】
Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ電極の場合にコンタクト抵抗の増大が極めて小さかったのは、ＴｉがＭｏ層によって阻止されて、第１層であるＰｔ層へのＴｉの熱処理による拡散がほとんどなく、基板と電極の間の接合の劣化が生じなかったためと考えられる。
すなわち、ＭｏとＴｉは約１６００℃以上の温度で全率固溶体を形成するが、それ以下の温度では、両者ともほとんど反応せずに安定した状態にあると考えられる。したがって、Ｔｉ層とＰｔ層の間に介在して形成されたＭｏ層は、非常に有効なバリヤ層として作用し、Ｐｔ層へのＴｉの拡散が効果的に防止され、その結果、第１層であるＰｔ層はＴｉによる影響を受けることなしにＧａＡｓと反応してＰｔＡｓ2ｇａ形成され、良好なオーミック特性が得られたものと考えられる。
【００１６】
しかし、図１の特性線１０１および１０２から明らかなように、上記熱処理前におけるコンタクト抵抗の絶対値は従来電極の方が低かった。これは、Ｐｔ2Ｇａ3など、Ｇａ組成が高く、抵抗が大きい金属間化合物層が基板との間に形成されたためと考えられる。
両者の抵抗値の差を減少させるため、最下層であるＰｔ層とその上層であるＭｏとの間に、薄いＴｉ層を介在させて、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極を上記基板上に形成して、同様の測定を行なった。このときの追加されたＴｉ層の膜厚は５ｎｍでり、その他の金属層の膜厚は上記５層構造電極と同じにした。
【００１７】
得られた結果を図１の特性線１０３に示した。特性線１０３から明らかなように、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極とすることによって、熱処理前におけるコンタクト抵抗の増大は効果的に防止され、上記従来の電極とほぼ同じ抵抗値であった。しかも、熱処理を行なっても、コンタクト抵抗の増加は僅かで、安定したコンタクト抵抗を示し、例えば４５０℃の熱処理後のコンタクト抵抗は約６×１０-7Ωｃｍ2であり、上記５層構造の電極よりも低かった。
【００１８】
上記のように、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層構造の電極は、４５０℃の熱処理後のコンタクト抵抗の値が、従来の４層構造の電極の場合と比較して約１／２０であり、十分に実用に供することができる。
この５層構造の電極は、コンタクト抵抗の絶対値が、従来構造の電極よりやや大きいが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造の電極は、高温の熱処理におけるコンタクト抵抗の増加が従来の電極よりはるかに少なく、しかも、コンタクト抵抗の絶対値も上記５層構造の電極より低く、上記従来構造の電極とほとんど同じであり、オーミック電極として極めてすぐれていた。これは、Ｍｏ層とＰｔ層の間に薄いＴｉ層を介在させると、基板からのＧａがＰｔ層を通ってＴｉ層へ入り（ＧａはＡｓより金属膜への拡散速度が大きい）、ＰｔＧａ、Ｐｔ3ＧａなどＧａ量が少ない、低抵抗の金属間化合物層が形成されて抵抗が低下し、さらにコンタクト抵抗も低下したためと考えられる。
【００１９】
さらに、本発明の上記２種類の電極を、Ｎ型ＧａＡｓ基板を用いたダイオードのショットキー電極として用いた場合には、両者とも従来電極の場合と同様に３００℃〜４００℃の熱処理では、ショットキー障壁高さφＢｎは０．８２〜０．８６Ｖと高く、ｎ値も１．０７〜１．１２と安定した良好なショットキー特性を示した。しかも、４３０℃、３０分間の熱処理を行なった後においても、ショットキー障壁高さφＢｎは０．８Ｖ〜０．８４Ｖという高い値を示し、ｎ値も１．１４〜１．２１と良好なままであった。このことからＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ６層構造電極、およびＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ５層構造電極は、良好なショットキー電極としても使用できることが確認された。
【００２０】
【実施例】
＜実施例１＞
本発明をＩｎＧａＡｓ／ＩｎＰ・ＨＢＴに適用した第１の実施例を、図２を用いて説明する。
周知のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、Ｓｉをドーパントとして含むキャリア濃度５×１０19ｃｍ-3、膜厚６００ｎｍのＮ+−ＩｎＧａＡｓ層からなるサブコレクタ層１１、膜厚３００ｎｍのアンドープＩｎＧａＡｓ層からなるコレクタ層１２、Ｂｅをドーパントとして含むキャリア濃度４×１０19ｃｍ-3、膜厚５０ｎｍのＰ+−ＩｎＧａＡｓ層からなるベース層１３、膜厚１５０ｎｍのアンドープＩｎＧａＡｓ層からなるスペーサ層１４、Ｓｉをドーパントとして含むキャリア濃度３×１０17ｃｍ-3、膜厚１００ｎｍのＮ−ＩｎＧａＡｓ層からなるエミッタ層１５、膜厚１００ｎｍのアンドープＩｎＧａＡｓからなるスペーサ層１６およびＳｉをドーパントとして含むキャリア濃度５×１０19ｃｍ-3、膜厚１５０ｎｍのＮ+−ＩｎＧａＡｓ層からなるコンタクト層１７を順次成長させ、Ｎ+−ＩｎＧａＡｓコンタクト層１７上の所望の位置にＷＳｉからなるエミッタ電極１８を形成した。
【００２１】
次に、上記エミッタ電極１８をマスクにして、燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液をエッチ液として用いたウエットエッチングを行なって、Ｐ+−ＩｎＧａＡｓ層からなるベース層１３の表面を露出させた。
【００２２】
周知のプラズマＣＶＤ法を用いて、厚さ２００ｎｍのＳｉＯ2膜を全面に形成した後、周知のホトリソグラフィ技術を用いて、所定の形状を有するレジストパターン（図示せず）を形成し、当該レジストパターンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスをエッチングガスとして用いたプラズマエッチングを行ない、ベース電極形成領域に形成されていたＰ+−ＩｎＧａＡｓ層からなるベース層１３の表面を露出させた。この際、上記エミッタ電極１８などの側面上に、上記ＳｉＯ2膜からなるサイドウォール１９が形成された。
【００２３】
周知のＥＢ蒸着法を用いて、膜厚５ｎｍのＰｔ膜、膜厚５ｎｍのＴｉ膜、膜厚３０ｎｍのＭｏ膜、膜厚５０ｎｍのＴｉ膜、膜厚５０ｎｍのＰｔ膜および膜厚２００ｎｍのＡｕ膜を順次積層して全面に形成した後、周知のリフトオフ法を用いて不要部分を除去し、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層構造を有するベース電極２０を形成した。
【００２４】
周知のホトリソグラフィ技術を用いて、所望の形状を有するホトレジストマスク（図示せず）を形成し、燐酸とＨ2Ｏ2とＨ2Ｏの混合液を用いたウエットエッチングを行ない、Ｎ+−ＩｎＧａＡｓサブコレクタ層１１の表面を露出させた。
周知のプラズマＣＶＤ法を用いて、膜厚２００ｎｍのＳｉＯ2膜を全面に形成した後、ホトリソグラフイとＣ2Ｆ6とＣＨＦ3の混合ガスによるプラズマエッチングによる周知の選択エッチングを行なって、コレクタ電極形成領域のＮ+−ＩｎＧａＡｓサブコレクタ層１１の表面を露出させた。
【００２５】
周知のＥＢ蒸着法を用いて、膜厚６０ｎｍのＡｕＧｅ膜、膜厚１０ｎｍのＷ膜、膜厚１０ｎｍのＮｉ膜および膜厚２００ｎｍのＡｕ膜を順次積層して全面に形成した後、周知のリフトオフ法を用いて不要部分を除去し、さらにＮ2雰囲気中で４００℃、５分間の熱処理を行なってアロイ化させて、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる４層構造を有するコレクタ電極２１を形成し、ＩｎＧａＡｓ／ＩｎＰ  ＨＢＴが完成した。
【００２６】
本実施例においては、コレクタ電極２１を形成する際に、アロイ化のために４００℃、５分間の熱処理を行なっているが、この熱処理を行なった後のベース電極２０のコンタクト抵抗は、５．４×１０-7Ωｃｍ2で非常に良好なオーミック特性を示した。さらにＮ2雰囲気中で４３０℃、６０分間の熱処理を加えた場合でも、ベース電極２０のコンタクト抵抗は６．３×１０-7Ωｃｍ2と良好なオーミック特性を示し、ベース・コレクタ間の耐圧も−５．２Ｖで熱処理前とほぼ同等の値を示した。これにより、本実施例において形成されたＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔ電極は、熱処理によって劣化されない、高い耐熱性をもったＰ型オーミック電極であることが確認された。
【００２７】
本実施例では、ベース電極にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造の電極を用いた場合を示したが、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造の電極の場合も、従来の電極より優れた耐熱性を有しており、実用に供することのできることが確認された。
【００２８】
＜実施例２＞
本発明をＧａＡｓ・ＭＥＳＦＥＴに適用した第２の実施例を、図３を用いて説明する。
まず、図３に示したように、ホトレジスト膜をマスクとする周知のイオン打込み法を用いて、半絶縁性ＧａＡｓ基板２２の所定部分にシリコンイオンを浅く注入した後、さらに深く注入して、８００℃、２０分程度のアニールを行って活性化し、第１能動層２３および第２能動層２４を形成した。
【００２９】
周知の常圧ＣＶＤ法を用いて厚さ５０ｎｍのＳｉＯ2膜２５を全面に形成した後、上記基板２２上の所望の位置にホトレジストからなるソース・ドレイン電極形成用パターン（図示せず）を形成し、Ｃ2Ｆ6とＣＨＦ3の混合ガスをエッチングガスとして用いるプラズマエッチングを行なって上記ＳｉＯ2膜２５の所定部分を除去して基板２２の表面を露出させた。
【００３０】
周知のＥＢ蒸着法を用いて、ＡｕＧｅ膜、Ｗ膜、Ｎｉ膜およびＡｕ膜を順次全面に積層して形成し、周知のリフトオフ法によって不要部分を除去し、さらにＮ2雰囲気中で４００℃、５分間の熱処理を行なってアロイ化させて、ＡｕＧｅ／Ｗ／Ｎｉ／Ａｕなる４層構造のソース・ドレイン電極２６を形成した。
【００３１】
次に、上記ソース・ドレイン電極２６間の所望の位置に、所定の形状を有するホトレジスト膜からなるゲート電極形成用パターン（図示せず）を形成し、このゲート電極形成用パターンの開口部によって露出された上記ＳｉＯ2膜２５を、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用いてプラズマエッチングして、上記第１能動層２３の表面を露出させた。
【００３２】
上記第１能動層２３の露出された表面上に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ金属積層膜を、周知のＥＢ蒸着法によって形成した後、周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成されていた上記金属積層膜を除去し、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造のゲート電極２７を形成して、図３に示す構造を有するＧａＡｓ・ＭＥＳＦＥＴが完成した。なお、上記ゲート電極２７の最下層のＰｔ膜の膜厚は１０ｎｍとした。
【００３３】
本実施例によって形成されたＭＥＳＦＥＴのショットキー特性は、ショットキー障壁高さφＢｎは０．８４Ｖと高く、ｎ値も１．０６と非常に良好な特性を示した。また、本実施例では、ソース・ドレイン電極２６を形成した後に、ゲート電極２７を形成した。この場合、ソース・ドレイン電極２６を形成する際に行なわれる４００℃程度の熱処理は、ゲート電極形成後には行なわれない。
しかし、ゲート長が０．５μｍ以下の非常に短いゲート電極を形成する場合は、ソース・ドレイン電極が先に形成されていると、ホトレジスト膜からなる上記ゲート電極形成用パターンを形成する際に、ソース・ドレイン電極からの乱反射によるハレーション等によって、ゲート電極形成用パターンの寸法が変わり、ゲート電極の寸法が変わってしまう欠点があった。
【００３４】
このような欠点を除去するには、ゲート電極をソース・ドレイン電極よりも先に形成することが有効であるが、従来の電極を用いた場合は、耐熱性が高くないため、このように形成の順序を変更することができなかった。しかし、本発明では、電極の耐熱性がすぐれているため、上記のように工程の順序を変更しても問題はなく、ゲート電極の寸法が変わってしまう恐れはない。
【００３５】
本実施例では、ゲート電極として、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔという５層電極を用いたが、Ｍｏ膜と最下層のＰｔ膜の間にさらにＴｉ膜を挿入して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔという６層電極を用いても良いことは言うまでもない。
【００３６】
＜実施例３＞
本発明の第３の実施例を、ＧａＡｓ・ＨＩＧＦＥＴの断面構造を示す図４を用いて説明する。
半絶縁性ＧａＡｓ基板２８上に、周知のＭＢＥ法を用いて、膜厚３００ｎｍのアンドープＧａＡｓ層２９、Ｂｅをドーパントとしてキャリア濃度が３×１０16ｃｍ-3で膜厚３００ｎｍのＰ−ＡｌＧａＡｓ層３０、Ｓｉをドーパントとしてキャリア濃度が３×１０18ｃｍ-3で膜厚２０ｎｍのＮ−ＧａＡｓ層チャネル層３１、膜厚１０ｎｍのアンドープＡｌＧａＡｓ層３２、膜厚１５ｎｍのアンドープＧａＡｓ層３３を順次成長させた後、プラズマＣＶＤ法により厚さ１００ｎｍのＳｉＯ2膜を全面に形成した。
【００３７】
次に、上記アンドープＧａＡｓ層３３上の所望の位置に、ホトレジスト膜からなるＮ+層選択成長用パターンを形成した。
上記Ｎ+層選択成長用パターンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用いたプラズマエッチングを行なって、Ｎ+層選択成長領域のアンドープＧａＡｓ層３３の表面を露出させ、さらに燐酸、Ｈ2Ｏ2およびＨ2Ｏの混合液を用いてウエットエッチングを行ない、上記Ｎ−ＧａＡｓ層チャネル層３１の表面を露出させた。
【００３８】
上記Ｎ−ＧａＡｓ層チャネル層３１の露出された表面上に、周知のＭＯＣＶＤ法によって、Ｎ+−ＧａＡｓ層３４を選択成長させた。この際、ドーパントとしてはＳｉを用い、キャリア濃度は３×１０18ｃｍ-3、膜厚は４００ｎｍとし、基板温度は５５０℃とした。
【００３９】
次に、周知の常圧ＣＶＤ法によって、厚さ５０ｎｍのＳｉＯ2膜３５を全面に形成した後、所定の開口部を有するホトレジスト膜からなるソース・ドレイン電極形成用パターン（図示せず）を形成した。
上記ソース・ドレイン電極形成用パターンの有する上記開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスによって上記ＳｉＯ2膜３５をプラズマエッチングして上記Ｎ+−ＧａＡｓ層３４の表面を露出させた。
【００４０】
Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属膜を基板全面に形成した後、周知のリフトオフ法を用いて、上記ソース・ドレイン電極形成用パターンおよびその上に形成された上記積層金属膜を除去して所定の形状に加工し、さらにＮ2雰囲気中で４００℃、５分間のアロイ化処理を行なって、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅという４層構造を有するソース・ドレイン電極３６を形成した。
【００４１】
次に、上記ソース・ドレイン電極３６間の所望の位置に、ホトレジスト膜からなるゲート電極形成用パターン（図示せず）を形成し、当該ゲート電極形成用パターンの開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスによって上記ＳｉＯ2膜３５の露出された部分をプラズマエッチングして、上記アンドープＧａＡｓ膜３３の表面を露出させ、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔ積層金属膜を周知のＥＢ蒸着法により形成した。
【００４２】
周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を除去して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造を有するゲート電極３７を形成し、図４に示した断面構造を有するＧａＡｓ・ＨＩＧＦＥＴが完成した。なお、最下層Ｐｔ膜の膜厚は５ｎｍとした。
【００４３】
本実施例では、ソース・ドレイン電極３６を形成した後にゲート電極３７を形成したが、上記実施例２と同様に、ゲート電極３７をソース・ドレイン電極３６より先に形成しても良いことは言うまでもない。
また、本実施例では、ゲート電極として、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層の電極を使用したが、ＭＥＳＦＥＴのときと同様に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造の電極を用いても良い。
【００４４】
＜実施例４＞
本発明の第４の実施例をＧａＡｓ・ＨＥＭＴの断面構造を示す図５により説明する。
半絶縁性ＧａＡｓ基板３８上に、周知のＭＢＥ法を用いて、膜厚６００ｎｍのアンドープＧａＡｓ層３９、膜厚２０ｎｍのアンドープＩｎＧａＡｓチャネル層４０、膜厚５ｎｍのアンドープＡｌＧａＡｓ層４１、Ｓｉをドーパントとしてキャリア濃度が３×１０18ｃｍ-2で膜厚２０ｎｍのＮ−ＡｌＧａＡｓ電子供給層４２、膜厚１０ｎｍのアンドープＡｌＧａＡｓバリヤ層４３およびＳｉをドーパントとしてキャリア濃度が５×１０18ｃｍ-3で膜厚１００ｎｍのＮ+−ＧａＡｓ層４４を順次積層して成長させた後、周知のプラズマＣＶＤ法を用いて、厚さ５００ｎｍのＳｉＯ2膜４５を全面に形成した。
【００４５】
所定の形状を有するホトレジスト膜からなるソース・ドレイン電極形成用パターン（図示せず）を形成した後、当該ソース・ドレイン電極形成用パターンの有する開口部を介して、Ｃ2Ｆ6とＣＨＦ3の混合ガスによりプラズマエッチングを行なって上記ＳｉＯ2膜４５の露出された部分を除去し、上記Ｎ+−ＧａＡｓ層４４の表面を露出させた。
【００４６】
次に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅ積層金属膜を周知の方法を用いて形成した後、周知のリフトオフ法を用いて、上記ソース・ドレイン電極形成用パターンおよびその上に形成された上記積層金属膜を除去して所定の形状に加工し、さらにＮ2雰囲気中で４００℃、５分間のアロイ化処理を行なって、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる４層構造を有するソース・ドレイン電極４６を形成した。
【００４７】
ゲート電極形成領域に開口部を有するホトレジスト膜からなるゲート電極形成用パターン（図示せず）を形成した後、上記開口部を介して露出された上記ＳｉＯ2膜４５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用いたプラズマエッチングによって除去して、上記Ｎ+−ＧａＡｓ層４４の表面を露出させ、さらに周知の反応性イオンエッチングを行なって、上記Ｎ+−ＧａＡｓ層４４の露出された部分を除去し、上記アンドープＡｌＧａＡｓバリヤ層４３の表面を露出させた。
【００４８】
Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる積層金属膜を周知のＥＢ蒸着法によって全面に形成した後、周知のリフトオフ法を用いて、上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を除去してＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造を有するゲート電極４７を形成し、図５に示す断面構造を有するＧａＡｓ・ＨＥＭＴが完成した。なお、最下層Ｐｔ層の膜厚は５ｎｍとした。
【００４９】
本実施例では、ソース・ドレイン電極４６を形成した後にゲート電極４７を形成したが、上記実施例２の場合と同様に、ゲート電極４７をソース・ドレイン電極４６より先に形成しても良い。
また本実施例では、ゲート電極４７にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層電極を用いたが、上記ＭＥＳＦＥＴの場合と同様に、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造のゲート電極を用いても良い。
【００５０】
＜実施例５＞
本発明の第５の実施例を、ＧａＡｓ・ＪＦＥＴの断面図を示した図６により説明する。
半絶縁性ＧａＡｓ基板４８上に、周知のＭＢＥ法によって膜厚６００ｎｍのアンドープＧａＡｓ層４９、膜厚５ｎｍのアンドープＡｌＧａＡｓ層５０、Ｓｉをドーパントとして含みキャリア濃度が５×１０17ｃｍ-3で膜厚５０ｎｍのＮ−ＧａＡｓチャネル層５１、膜厚２０ｎｍのアンドープＡｌＧａＡｓ層５２およびＢｅをドーパントとして含みキャリア濃度が４×１０19ｃｍ-3で膜厚１００ｎｍのＰ+−ＧａＡｓ層５３を順次積層して成長させ、さらに膜厚１００ｎｍのＳｉＯ2膜を、周知のプラズマＣＶＤ法によって全面に形成した。
【００５１】
上記Ｐ+−ＧａＡｓ層５３上のゲート電極形成領域を覆うホトレジスト膜からなるメサエッチング用パターン（図示せず）を形成した後、Ｃ2Ｆ6とＣＨＦ3の混合ガスを用いたプラズマエッチングによって、上記ＳｉＯ2膜の露出された部分を除去し、上記ゲート電極形成領域以外の領域に形成された上記Ｐ+−ＧａＡｓ層５３を露出させ、上記メサエッチング用パターンを除去した。
【００５２】
上記ＳｉＯ2膜をマスクとして用い、開口部内の上記Ｐ+−ＧａＡｓ層５３をを反応性イオンエッチング法によってメサエッチングして、上記アンドープＡｌＧａＡｓ層５２の表面を露出させた。
【００５３】
次に、周知の常圧ＣＶＤ法を用いて膜厚２０ｎｍのＳｉＯ2膜を全面に形成した後、ホトレジスト膜をマスクとしたイオン打込み法によって、シリコンイオンを注入し、８００℃、２０分のアニールを行ってシリコンイオンを活性化して、Ｎ型オーミックコンタクト層５４を形成した。
【００５４】
周知の常圧ＣＶＤ法を用いて、膜厚５００ｎｍのＳｉＯ2膜５５を全面に形成した後、ソース・ドレイン電極形成用のホトレジストパターンを形成した。
当該ホトレジストパターンの開口部を介して、上記ＳｉＯ2膜５５の露出された部分を、Ｃ2Ｆ6とＣＨＦ3の混合ガスによるプラズマエッチングによって除去して、上記Ｎ型オーミックコンタクト層５４の表面を露出させた。
【００５５】
周知の方法を用いてＡｕ／Ｎｉ／Ｗ／ＡｕＧｅからなる積層金属膜を全面に形成した後、周知のリフトオフ法を用いて上記レジストパターンおよびその上に形成された上記積層金属膜を除去し、さらにＮ2雰囲気中で４００℃、５分間のアロイ化処理を行なって、上記Ｎ型オーミックコンタクト層５４の露出された表面上に、Ａｕ／Ｎｉ／Ｗ／ＡｕＧｅなる５層構造のソース・ドレイン電極５６を形成した。
【００５６】
次に、所定の形状を有するホトレジスト膜からなるゲート電極形成用パターン（図示せず）をマスクとして用いた、Ｃ2Ｆ6とＣＨＦ3の混合ガスによりプラズマエッチングを行なって上記ＳｉＯ2膜５５の露出された部分を除去し、露出された上記Ｐ+−ＧａＡｓ層５３の上にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる積層金属を周知のＥＢ蒸着法によって形成した。上記ゲート電極形成用パターンおよびその上に形成された上記積層金属膜を、周知のリフトオフ法によって除去して、Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造を有するゲート電極５７を形成して、図６に示す断面構造を有するＧａＡｓ・ＪＦＥＴが完成した。なお、最下層のＰｔ膜の膜厚は５ｎｍ、第２層のＴｉ層の膜厚は１０ｎｍとした。
【００５７】
本実施例では、ソース・ドレイン電極５６を形成した後にゲート電極５７を形成したが、上記実施例２と同様に、ゲート電極５７を先に形成しても良い。
また、本実施例では、ゲート電極としてＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔなる６層構造電極を用いたが、上記実施例２と同様にＡｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔなる５層構造電極を用いても良い。
上記各実施例では、高融点金属としてＭｏを用いた場合を示したが、その他、Ｎｂ、Ｗ、Ｔａ、Ｖ、Ｚｒ若しくはＨｆを用いても、同様な効果が得られた。
【００５８】
また、上記各実施例では、基板と接する第１の高融点金属層としてＰｔ層を用いた場合を示したが、Ｐｔ層の代わりに化合物半導体基板を構成する元素とＰｔの金属間化合物層あるいはＰｔとＴｉの合金層を用いても良く、上記第１の高融点金属層と第２の高融点金属層の間に介在して設けられる第５の高融点金属層としては、Ｔｉ層のみではなく、基板である化合物半導体を構成する元素の金属間化合物層またはＰｔとＴｉの合金層を用いてもよい。
【００５９】
【発明の効果】
本発明によれば、化合物半導体に対して良好なオーミック特性、およびショットキー特性を有する電極を有する化合物半導体装置を、再現性良く得ることができる。
【図面の簡単な説明】
【図１】本発明と従来の電極における熱処理温度とコンタクト抵抗の関係を示す図、
【図２】本発明の実施例１を示す断面図、
【図３】本発明の実施例２を示す断面図、
【図４】本発明の実施例３を示す断面図、
【図５】本発明の実施例４を示す断面図、
【図６】本発明の実施例５を示す断面図。
【符号の説明】
１０……半絶縁性ＩｎＰ基板、  １１……Ｎ+−ＩｎＧａＡｓサブコレクタ層、１２……アンドープＩｎＧａＡｓコレクタ層、  １３……Ｐ+−ＩｎＧａＡｓベース層、  １４……アンドープＩｎＧａＡｓスペーサ層、  １５……Ｎ−ＩｎＧａＡｓエミッタ層、  １６……アンドープＩｎＧａＡｓスペーサ層、  １７……Ｎ+−ＩｎＧａＡｓコンタクト層、  １８……ＷＳｉエミッタ電極、  １９……ＳｉＯ２サイドウォール、  ２０……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔベース電極、  ２１……ＡｕＧｅ系コレクタ電極、  ２２……半絶縁性ＧａＡｓ基板、２３……第１能動層、  ２４……第２能動層、  ２５……ＳｉＯ２膜、  ２６……ＡｕＧｅ系ソース・ドレイン電極、  ２７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電極、  ２８……半絶縁性ＧａＡｓ基板、  ２９……アンドープＧａＡｓ層、  ３０……Ｐ−ＡｌＧａＡｓ層、  ３１……Ｎ−ＧａＡｓチャネル層、３２……アンドープＡｌＧａＡｓ層、  ３３……アンドープＧａＡｓ層、  ３４……Ｎ+−ＧａＡｓ層、３５……ＳｉＯ２膜、  ３６……ＡｕＧｅ系ソース・ドレイン電極、  ３７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲート電極        ３８……半絶縁性ＧａＡｓ基板、  ３９……アンドープＧａＡｓ層、  ４０……アンドープＩｎＧａＡｓチャネル層、４１……アンドープＡｌＧａＡｓ層、４２……Ｎ−ＡｌＧａＡｓ電子供給層、  ４３……アンドープＡｌＧａＡｓバリヤ層、４４……Ｎ+−ＧａＡｓ層、  ４５……ＳｉＯ２膜、  ４６……ＡｕＧｅ系ソース・ドレイン電極、  ４７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｐｔゲート電極      ４８……半絶縁性ＧａＡｓ基板、  ４９……アンドープＧａＡｓ層、  ５０……アンドープＡｌＧａＡｓ層、  ５１……Ｎ−ＧａＡｓチャネル層、  ５２……アンドープＡｌＧａＡｓ層、  ５３……Ｐ+−ＧａＡｓ層、  ５４……Ｎ型オーミックコンタクト層、  ５５……ＳｉＯ２膜、  ５６……ＡｕＧｅ系ソース・ドレイン電極、  ５７……Ａｕ／Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ｐｔゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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