(57)【特許請求の範囲】
【請求項１】
ＣＰＵクロックを生成するとともに、そのＣＰＵクロックの２倍の周波数のＤＲＡＭクロックを生成するクロック生成手段と、ＣＰＵからバーストリード要求を受けると、上記ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力するコマンド出力手段と、上記同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、上記ＣＰＵクロックに同期して、当該データを上記ＣＰＵに出力するデータ出力手段とを備えたＤＲＡＭコントロール装置。
【請求項２】
コマンド出力手段は、バーストサイクル内でリードコマンドを出力する前に、アクティブコマンドを同期式ＤＲＡＭに出力する一方、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを上記同期式ＤＲＡＭに出力することを特徴とする請求項１記載のＤＲＡＭコントロール装置。
【請求項３】
コマンド出力手段は、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略することを特徴とする請求項２記載のＤＲＡＭコントロール装置。
【請求項４】
コマンド出力手段は、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力し、データ出力手段は、上記同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力することを特徴とする請求項３記載のＤＲＡＭコントロール装置。
【請求項５】
データ出力手段は、コマンド出力手段により予測されたアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄することを特徴とする請求項４記載のＤＲＡＭコントロール装置。
【請求項６】
ＣＰＵクロックを生成するとともに、そのＣＰＵクロックの２倍の周波数のＤＲＡＭクロックを生成し、ＣＰＵからバーストリード要求を受けると、上記ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力する一方、上記同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、上記ＣＰＵクロックに同期して、当該データを上記ＣＰＵに出力するＤＲＡＭコントロール方法。
【請求項７】
バーストサイクル内でリードコマンドを出力する前に、アクティブコマンドを同期式ＤＲＡＭに出力する一方、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを同期式ＤＲＡＭに出力することを特徴とする請求項６記載のＤＲＡＭコントロール方法。
【請求項８】
複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略することを特徴とする請求項７記載のＤＲＡＭコントロール方法。
【請求項９】
次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力する一方、上記同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力することを特徴とする請求項８記載のＤＲＡＭコントロール方法。
【請求項１０】
予測したアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄することを特徴とする請求項９記載のＤＲＡＭコントロール方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＰＵの処理能力の向上を図るＤＲＡＭコントロール装置及びＤＲＡＭコントロール方法に関するものである。
【０００２】
【従来の技術】
図４は例えば特開平１０−１９９２４０号公報に示された従来のＤＲＡＭコントロール装置を示す構成図であり、図において、１はＣＰＵ、２は同期式ＤＲＡＭコントローラ、３はシンクロナスＤＲＡＭなどの同期式ＤＲＡＭである。
図５はＣＰＵ１が同期式ＤＲＡＭ３にアクセスする際の概略的なタイミングを示すタイミングチャートであり、図６はバーストリードを実行する際の具体的なタイミングを示す説明図である。
【０００３】
次に動作について説明する。
ＣＰＵ１が同期式ＤＲＡＭ３に格納されているデータ（ＤＡＴＡ）２１〜２４をバーストリードする場合は、ＣＰＵ１がタイミング１１において、バーストリードを意味するバーストリード信号（ｂｕｒｓｔ  ｒｅａｄ）を同期式ＤＲＡＭコントローラ２に出力する。ここで、タイミング１１〜１６は、クロック生成部４が出力する周波数ｆのＣＰＵＣＬＫに同期している。
【０００４】
同期式ＤＲＡＭコントローラ２は、タイミング１２において、バーストリード信号を受けると、アクティブコマンド（ａｃｔｉｖｅ）を同期式ＤＲＡＭ３に出力することにより、同期式ＤＲＡＭ３をアクティブ状態とする。
そして、同期式ＤＲＡＭコントローラ２は、タイミング１３において、リードコマンド（ＲＥＡＤ）を同期式ＤＲＡＭ３に出力する。
【０００５】
同期式ＤＲＡＭ３は、タイミング１４において、リードコマンドを受けると、リードするデータのアドレスを認識する。
そして、同期式ＤＲＡＭ３は、ＣＬ（ＣＡＳ  ｌａｔｅｎｃｙ）＝２に設定されている場合、タイミング１４から２クロック後のタイミング１５において、そのリードアドレスのデータ２１を同期式ＤＲＡＭコントローラ２に出力する。その後、ＣＰＵＣＬＫを受信する毎に、そのリードアドレスに連続するアドレスのデータ２２〜２４を同期式ＤＲＡＭコントローラ２に出力する。
なお、図６の例では、バースト転送数が４の場合を示している。
【０００６】
同期式ＤＲＡＭコントローラ２は、同期式ＤＲＡＭ３からデータ２１〜２４を順次受け取ると、そのデータ２１〜２４を順次ＣＰＵ１に出力する。
そして、同期式ＤＲＡＭコントローラ２は、データ２１〜２４を受け取ると、タイミング１６において、プリチャージコマンド（ｐｒｅｃｈａｒｇｅ）を同期式ＤＲＡＭ３に出力して、バーストサイクルを終了する。
【０００７】
なお、ＣＰＵ１は、バーストリード信号を出力してから１番目のデータ２１を受け取るまで、ウエイトステート（Ｓｗａｉｔ）を挿入してウエイト状態となるが、図６の例では、４周期分のウエイトステートが必要となる。
【０００８】
【発明が解決しようとする課題】
従来のＤＲＡＭコントロール装置は以上のように構成されているので、ＣＰＵ１の動作クロック速度の上限が同期式ＤＲＡＭ３の動作クロック速度の上限よりも低い場合、同期式ＤＲＡＭ３の動作クロック速度を下げて、ＣＰＵ１の動作クロック速度に同期して動かす必要がある。そのため、同期式ＤＲＡＭ３の性能を十分に引き出すことができず、ＥＤＯ等の非同期式ＤＲＡＭの性能と差がほとんど出ないため、ＣＰＵ１の性能を最大限に引き出すことができない課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、同期式ＤＲＡＭの性能を引き出して、ＣＰＵの性能を最大限に引き出すことができるＤＲＡＭコントロール装置及びＤＲＡＭコントロール方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るＤＲＡＭコントロール装置は、ＣＰＵからバーストリード要求を受けると、ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力するコマンド出力手段と、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、ＣＰＵクロックに同期して、当該データをＣＰＵに出力するデータ出力手段とを設けたものである。
【００１１】
この発明に係るＤＲＡＭコントロール装置は、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを同期式ＤＲＡＭに出力するコマンド出力手段を設けたものである。
【００１２】
この発明に係るＤＲＡＭコントロール装置は、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略するコマンド出力手段を設けたものである。
【００１３】
この発明に係るＤＲＡＭコントロール装置は、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力するコマンド出力手段と、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力するデータ出力手段を設けたものである。
【００１４】
この発明に係るＤＲＡＭコントロール装置は、コマンド出力手段により予測されたアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄するデータ出力手段を設けたものである。
【００１５】
この発明に係るＤＲＡＭコントロール方法は、ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力する一方、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、ＣＰＵクロックに同期して、当該データをＣＰＵに出力するようにしたものである。
【００１６】
この発明に係るＤＲＡＭコントロール方法は、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを同期式ＤＲＡＭに出力するようにしたものである。
【００１７】
この発明に係るＤＲＡＭコントロール方法は、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略するようにしたものである。
【００１８】
この発明に係るＤＲＡＭコントロール方法は、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力する一方、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力するようにしたものである。
【００１９】
この発明に係るＤＲＡＭコントロール方法は、予測したアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄するようにしたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＤＲＡＭコントロール装置の具体的な動作タイミングを示す説明図であり、図において、３１は周波数ｆのＣＰＵＣＬＫ（ＣＰＵクロック）を生成するＣＰＵクロック生成部、３２はＣＰＵＣＬＫの２倍の周波数のＤＲＡＭＣＬＫ（ＤＲＡＭクロック）を生成するＤＲＡＭクロック生成部である。なお、ＣＰＵクロック生成部３１及びＤＲＡＭクロック生成部３２からクロック生成手段が構成されている。
【００２１】
３３はバーストリード信号（ｂｕｒｓｔ  ｒｅａｄ）を同期式ＤＲＡＭコントローラ３４に出力して、同期式ＤＲＡＭコントローラ３４からデータ（ＤＡＴＡ）５１〜５４を取り込むＣＰＵ、３４はＣＰＵ３３からバーストリード信号を受けると、ＤＲＡＭＣＬＫを２回受ける毎に、リードコマンド（ＲＥＡＤ）４１〜４４を同期式ＤＲＡＭ３５に出力するコマンド出力機能と、同期式ＤＲＡＭ３５からリードコマンド４１〜４４に対応するデータ５１〜５４を受信し、ＣＰＵＣＬＫに同期して、データ５１〜５４をＣＰＵ３３に出力するデータ出力機能とを有する同期式ＤＲＡＭコントローラ（コマンド出力手段、データ出力手段）、３５はシンクロナスＤＲＡＭなどの同期式ＤＲＡＭである。
【００２２】
次に動作について説明する。
ＣＰＵ３３が同期式ＤＲＡＭ３５に格納されているデータ５１〜５４をバーストリードする場合は、ＣＰＵＣＬＫに同期して、ＣＰＵ３３がバーストリードを意味するバーストリード信号を同期式ＤＲＡＭコントローラ３４に出力する。
【００２３】
同期式ＤＲＡＭコントローラ３４は、ＣＰＵ３３からバーストリード信号を受けると、ＤＲＡＭＣＬＫに同期して、アクティブコマンド（ａｃｔｉｖｅ）を同期式ＤＲＡＭ３５に出力することにより、同期式ＤＲＡＭ３５をアクティブ状態とし、２クロック後にリードコマンド４１を同期式ＤＲＡＭ３５に出力する。
【００２４】
同期式ＤＲＡＭ３５は、リードコマンド４１を受けると、リードするデータのアドレスを認識する。
そして、同期式ＤＲＡＭ３５は、ＣＬ（ＣＡＳ  ｌａｔｅｎｃｙ）＝２に設定されている場合、リードコマンド４１を受けてから２クロック後に、リードコマンド４１に対応するデータ５１を同期式ＤＲＡＭコントローラ３４に出力する。
同期式ＤＲＡＭコントローラ３４は、同期式ＤＲＡＭ３５からデータ５１を受け取ると、そのデータ５１をＣＰＵ３３に出力する。
【００２５】
図６の従来例のように、リードアドレスを受けたとき、同期式ＤＲＡＭ３５が４個のデータを連続して、同期式ＤＲＡＭコントローラ３４に出力するようにすると、ＣＰＵＣＬＫがＤＲＡＭＣＬＫより遅いため、同期式ＤＲＡＭコントローラ３４が出力する連続データをＣＰＵ３３が漏れなく受け取ることができない。
そこで、この実施の形態１では、リードコマンドに対応する同期式ＤＲＡＭ３５のデータ転送数を“１”に設定し、４個のデータをリードする場合には、４個のリードコマンドを間隔をあけながら順番に同期式ＤＲＡＭ３５に出力するようにする。
【００２６】
即ち、同期式ＤＲＡＭコントローラ３４は、リードコマンド４１を同期式ＤＲＡＭ３５に出力したのち、ＤＲＡＭＣＬＫを２回受ける毎に、リードコマンド４２〜４４を同期式ＤＲＡＭ３５に出力し、そのリードコマンド４２〜４４に対応するデータ５２〜５４を受け取ると、ＣＰＵＣＬＫに同期して、そのデータ５２〜５４をＣＰＵ３３に出力する。
【００２７】
同期式ＤＲＡＭコントローラ３４は、同期式ＤＲＡＭ３５からデータ５１〜５４を受け取ると、プリチャージコマンド（ｐｒｅｃｈａｒｇｅ）を同期式ＤＲＡＭ３５に出力して、バーストサイクルを終了する。
なお、ＣＰＵ３３は、バーストリード信号を出力してから１番目のデータ２１を受け取るまで、ウエイトステート（Ｓｗａｉｔ）を挿入してウエイト状態となる。図１の例では、３周期分のウエイトステートが必要となるが、図６の従来例と比べると、１周期分ウエイトステートが減少する。
【００２８】
以上で明らかなように、この実施の形態１によれば、ＤＲＡＭＣＬＫを２回受ける毎に、リードコマンドを同期式ＤＲＡＭ３５に出力する一方、同期式ＤＲＡＭ３５からリードコマンドに対応するデータを受信し、ＣＰＵＣＬＫに同期して、当該データをＣＰＵ３３に出力するように構成したので、ＣＰＵ３３がバーストリード信号を出力してから１番目のデータを受け取るまでのウエイト期間が短縮されるようになり、その結果、性能の高いＣＰＵに変更することなく、ＣＰＵの処理の高速化を図ることができる効果を奏する。
【００２９】
実施の形態２．
上記実施の形態１では、バーストサイクル内で最後のリードコマンド４４を出力したのち、ＤＲＡＭＣＬＫを２回受けると、プリチャージコマンドを同期式ＤＲＡＭ３５に出力するものについて示したが、図２のバーストサイクル６１とバーストサイクル６２のように、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略することにより、バーストサイクル６２におけるアクティブコマンドを不要にしてもよい。
【００３０】
即ち、同期式ＤＲＡＭコントローラ３４は、バーストサイクル６１において、リードコマンド４４を出力したのち、プリチャージコマンドを出力せず、ＣＰＵ３３からバーストリード信号を受けると、そのバーストリード信号を解析することにより、バーストサイクル６２がバーストサイクル６１と連続するアドレスのバーストサイクルであるか否かを判断する。
【００３１】
そして、同期式ＤＲＡＭコントローラ３４は、バーストサイクル６１と連続するアドレスのバーストサイクルであると判断する場合、アクティブコマンドを出力せずに直ちにリードコマンド４５〜４８を同期式ＤＲＡＭ３５に出力して、データ５５〜５８の読み込みを実行する。
ただし、アドレスが連続するバーストサイクルではないと判断する場合や、バーストリードでない場合は、次バーストサイクルの最初にプリチャージコマンドを同期式ＤＲＡＭ３５に出力する（バーストサイクル６３を参照）。
【００３２】
以上で明らかなように、この実施の形態２によれば、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略するように構成したので、次バーストサイクルにおいてアクティブコマンドの出力が不要になり、その結果、ＣＰＵ３３のウエイトステートが上記実施の形態１よりも１クロック分減少し（２周期分のウエイトステートで足りる）、更にＣＰＵ３３の処理の高速化を図ることができる効果を奏する。
【００３３】
実施の形態３．
上記実施の形態１では、バーストサイクル内で最後のリードコマンド４４を出力したのち、ＤＲＡＭＣＬＫを２回受けると、プリチャージコマンドを同期式ＤＲＡＭ３５に出力するものについて示したが、図３に示すように、バーストサイクル６１内において、バーストサイクル６２が始まる前に、バーストサイクル６２のリードアドレスを予測してリードコマンドを同期式ＤＲＡＭ３５に出力するようにしてもよい。
【００３４】
即ち、同期式ＤＲＡＭコントローラ３４は、リードコマンド４４を出力しても、上記実施の形態２と同様に、プリチャージコマンドを出力せず、次バーストサイクルであるバーストサイクル６２のリードアドレスを予測し、そのリードアドレスに係るリードコマンド４５を同期式ＤＲＡＭ３５に出力する。
【００３５】
そして、同期式ＤＲＡＭコントローラ３４は、同期式ＤＲＡＭ３５からリードコマンド４５に対応するデータ５５を受けると、そのデータ５５を保持する。
同期式ＤＲＡＭコントローラ３４は、ＣＰＵ３３からバーストサイクル６２のバーストリード信号を受けると、先に予測したリードアドレスとバーストサイクル６２のアドレスを比較し、一致する場合には、保持していたデータ５５をＣＰＵ３３に出力する。
【００３６】
その後、バーストサイクル６２において、リードコマンド４６〜４８を同期式ＤＲＡＭ３５に出力することによりデータ５６〜５８を受け取り、そのデータ５６〜５８をＣＰＵ３３に出力する。
なお、バーストサイクル６２においても、バーストサイクル６３が始まる前に、バーストサイクル６３のリードアドレスを予測してリードコマンド４９を同期式ＤＲＡＭ３５に出力するが、図３の例では、その予測したリードアドレスとバーストサイクル６３のアドレスが一致しないため、リードコマンド４９に対応するデータ５９をＣＰＵ３３に出力せずに破棄するようにしている。
【００３７】
以上で明らかなように、この実施の形態３によれば、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭ３５に出力する一方、同期式ＤＲＡＭ３５からリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵ３３に出力するように構成したので、ＣＰＵ３３のウエイトステートが上記実施の形態２よりも１クロック分減少し（１周期分のウエイトステートで足りる）、更にＣＰＵ３３の処理の高速化を図ることができる効果を奏する。
【００３８】
【発明の効果】
以上のように、この発明によれば、ＣＰＵからバーストリード要求を受けると、ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力するコマンド出力手段と、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、ＣＰＵクロックに同期して、当該データをＣＰＵに出力するデータ出力手段とを設けるように構成したので、ＣＰＵがバーストリード要求を出力してから１番目のデータを受け取るまでのウエイト期間が短縮されるようになり、その結果、性能の高いＣＰＵに変更することなく、ＣＰＵの処理の高速化を図ることができる効果がある。
【００３９】
この発明によれば、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを同期式ＤＲＡＭに出力するコマンド出力手段を設けるように構成したので、次バーストサイクルにおいて、同期式ＤＲＡＭがアクティブコマンドを受けるまでの時間間隔を充分取ることができる結果、同期式ＤＲＡＭの動作保証に必要なプリチャージ・アクティブコマンド間隔を満たすための次バーストサイクルにおける余分なウエイトを持つ必要がなくなる効果がある。
【００４０】
この発明によれば、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略するコマンド出力手段を設けるように構成したので、ＣＰＵのウエイトステートが減少して、更にＣＰＵの処理の高速化を図ることができる効果がある。
【００４１】
この発明によれば、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力するコマンド出力手段と、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力するデータ出力手段を設けるように構成したので、ＣＰＵのウエイトステートが減少し、更にＣＰＵの処理の高速化を図ることができる効果がある。
【００４２】
この発明によれば、コマンド出力手段により予測されたアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄するデータ出力手段を設けるように構成したので、アドレスが異なるデータをＣＰＵに出力する不具合を防止することができる効果がある。
【００４３】
この発明によれば、ＤＲＡＭクロックを２回受ける毎に、リードコマンドを同期式ＤＲＡＭに出力する一方、同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、ＣＰＵクロックに同期して、当該データをＣＰＵに出力するように構成したので、ＣＰＵがバーストリード要求を出力してから１番目のデータを受け取るまでのウエイト期間が短縮されるようになり、その結果、性能の高いＣＰＵに変更することなく、ＣＰＵの処理の高速化を図ることができる効果がある。
【００４４】
この発明によれば、バーストサイクル内で最後のリードコマンドを出力したのち、ＤＲＡＭクロックを２回受けると、プリチャージコマンドを同期式ＤＲＡＭに出力するように構成したので、次バーストサイクルにおいて、同期式ＤＲＡＭがアクティブコマンドを受けるまでの時間間隔を充分取ることができる結果、同期式ＤＲＡＭの動作保証に必要なプリチャージ・アクティブコマンド間隔を満たすための次バーストサイクルにおける余分なウエイトを持つ必要がなくなる効果がある。
【００４５】
この発明によれば、複数のバーストサイクルのリードアドレスが連続する場合、プリチャージコマンドの出力を省略するように構成したので、ＣＰＵのウエイトステートが減少して、更にＣＰＵの処理の高速化を図ることができる効果がある。
【００４６】
この発明によれば、次バーストサイクルが始まる前に、次バーストサイクルのリードアドレスを予測してリードコマンドを同期式ＤＲＡＭに出力する一方、その同期式ＤＲＡＭからリードコマンドに対応するデータを受信し、そのデータを次バーストサイクルが始まるまで保持してからＣＰＵに出力するように構成したので、ＣＰＵのウエイトステートが減少し、更にＣＰＵの処理の高速化を図ることができる効果がある。
【００４７】
この発明によれば、予測したアドレスが次バーストサイクルのアドレスと一致しない場合、保持していたデータを破棄するように構成したので、アドレスが異なるデータをＣＰＵに出力する不具合を防止することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭコントロール装置の具体的な動作タイミングを示す説明図である。
【図２】  この発明の実施の形態２によるＤＲＡＭコントロール装置の具体的な動作タイミングを示す説明図である。
【図３】  この発明の実施の形態３によるＤＲＡＭコントロール装置の具体的な動作タイミングを示す説明図である。
【図４】  従来のＤＲＡＭコントロール装置を示す構成図である。
【図５】  ＣＰＵが同期式ＤＲＡＭにアクセスする際の概略的なタイミングを示すタイミングチャートである。
【図６】  バーストリードを実行する際の具体的なタイミングを示す説明図である。
【符号の説明】
３１  ＣＰＵクロック生成部（クロック生成手段）、３２  ＤＲＡＭクロック生成部（クロック生成手段）、３３  ＣＰＵ、３４  同期式ＤＲＡＭコントローラ（コマンド出力手段、データ出力手段）、３５  同期式ＤＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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