(57)【特許請求の範囲】
【請求項１】
同一チップ上に複数本のワード線と複数本のビット線を交差配置し、ワード線とビット線の各交差部に不揮発性メモリセルを配置してなるアレイと、前記アレイをワード線方向に２つに分割してなるサブアレイと、前記ビット線にそれぞれ接続され、該ビット線に接続された不揮発性メモリセルに書き込むべきデータをラッチするデータラッチ回路と、前記２つのサブアレイの同一ワード線にそれぞれ接続され、各々のサブアレイの同一ワード線を独立的又は同時に選択するロウデコーダとを具備してなり、
前記２つのサブアレイの同一ワード線に接続されるメモリセル対して、前記ロウデコーダによるワード線の同時選択により、データ書込み動作とこれに続く書込み確認読出し動作の複数回からなるデータ書込みを同時に行い、かつ一方のサブアレイにデータ書込み動作を行っている間に、他方のサブアレイで書込み確認読出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
同一チップ上に複数本のワード線と複数本のビット線を交差配置し、ワード線とビット線の各交差部に不揮発性メモリセルを配置してなるアレイと、前記アレイをワード線方向に２つに分割してなるサブアレイと、前記ビット線にそれぞれ接続され、該ビット線に接続された不揮発性メモリセルに書き込むべきデータをラッチするデータラッチ回路と、前記２つのサブアレイの同一ワード線にそれぞれ接続され、各々のサブアレイの同一ワード線を独立的又は同時に選択するロウデコーダとを具備してなり、
前記２つのサブアレイの同一ワード線に接続されるメモリセル対して、前記ロウデコーダによるワード線の同時選択により、データ消去動作とこれに続く消去確認読出し動作の複数回からなるデータ消去を同時に行い、かつ一方のサブアレイにデータ消去動作を行っている間に、他方のサブアレイで消去確認読出し動作を行うようにしたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
アレイを構成する不揮発性半導体メモリセルは、電気的書替え可能な不揮発性メモリセルであって、複数個ずつ直列接続されてＮＡＮＤセルを構成していることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的書替え可能な不揮発性半導体記憶装置に係わり、特にアレイ分割を行った不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
書替え可能な不揮発性半導体記憶装置として、従来より、電気的書替えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤ型ＥＥＰＲＯＭは高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース，ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００５】
このＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通りである。
データ書込みは、ビット線から遠い方のメモリセルから順に行われる。トランジスタがｎチャネルの場合を説明すれば、選択されたメモリセルの制御ゲートには高電位（例えば２０Ｖ）が印加され、これよりビット線側にある非選択のメモリセルの制御ゲート及び選択ゲートトランジスタのゲートには中間電位（例えば１０Ｖ）が印加される。ビット線には、データに応じて０Ｖ（例えば“１”データと定義される）、又は中間電位（例えば“０”データと定義される）が印加される。このときビット線の電位は、選択ゲートトランジスタ及び非選択メモリセルを通して選択メモリセルのドレインまで伝達される。
【０００６】
書込むべきデータがあるとき（“１”データのとき）は、選択メモリセルのゲート・ドレイン間或いはゲート・基板間に高電界がかかり、基板から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルのしきい値は正方向に移動する。書込むべきデータがないとき（“０”データのとき）は、しきい値変化はない。
【０００７】
データ消去の際は、ｐ型基板（ウェル構造の場合はｎ型基板及びこれに形成されたｐ型ウェル）に高電位が印加され、全てのメモリセルの制御ゲート及び選択ゲートトランジスタのゲートが０Ｖとされる。これにより、全てのメモリセルにおいて浮遊ゲートの電子が基板に放出され、しきい値が負方向に移動する。
【０００８】
データ読出しの際は、選択ゲートトランジスタ及び選択メモリセルよりビット線側の非選択メモリセルがオンとされ、選択メモリセルのゲートに０Ｖが与えられる。この時にビット線に流れる電流を読むことにより、“０”，“１”のデータの判別がなされる。
【０００９】
このような従来のＮＡＮＤ型ＥＥＰＲＰＭでは、通常、書込み動作及び消去動作の後に書込み確認読出し動作及び消去確認読出し動作という、いわゆるベリファイ動作がそれぞれ行われる。例えば、１６ＭビットＮＡＮＤ型ＥＥＰＲＰＭの書込み動作の場合、複数回の書込みパルスを選択メモリセルの制御ゲートに入力し、各書込みパルス毎に書込み確認読出し動作を行っている。
【００１０】
具体的には、前述したように書込み動作時には、高電位（例えば２０Ｖ）及び中間電位（例えば１０Ｖ）が必要であり、それらをチップ内の昇圧回路で発生させるが、その高電位及び中間電位のパルスの立上げ、立下げに２５μｓかかる。また、書込み動作時に選択メモリセルのしきい値電圧は正方向に移動するが、しきい値電圧が目標の電圧領域内に入ったか否かの判定、即ち書込み確認読出し動作を行うためには、ビット線の予備充電から始まり、制御ゲート線の選択、センスアンプ動作と、ランダム読出し動作と等価な一連の読出し動作が必要であり、これに要する時間が２５μｓかかる。
【００１１】
そして、書込みパルスの時間幅が２０μｓに設定され、６回のパルスで書込みが行われた場合、それに必要な時間は、
（２５＋２０＋２５）×６＝４２０μｓ
となる。従って、全書込み時間の７１％の３００μｓは、高電位及び中間電位の立上げ，立下げと書込み確認読出し動作に費やされ、残りの僅か２９％の１２０μｓが実際の書込みパルスの合計時間となる。また、１６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの消去動作の場合もやはり、大半を消去パルスの発生及び消去確認読出し動作に費やされる。
【００１２】
例えば、多数ブロック消去（マルチブロックイレーズ）の際、１ブロック、即ち１ＮＡＮＤブロック５１２バイト（４Ｋｂｉｔ）を最小単位とし、最大５１２バイトＮＡＮＤブロックの同時消去が行われる。この消去確認読出し動作は、消去後の選択メモリセルのしきい値電圧は負方向に移動するため、しきい値電圧が目標の負電圧領域内に入ったか否かの判定に関して、書込み確認読出し動作よりも短時間に行える。それは、消去後のしきい値電圧が０Ｖ以下になったか否かの判定の方が、書込み後のしきい値電圧が例えば０．５Ｖから３Ｖの範囲内に入ったか否かの判定よりもメモリセル電流が大きくなり、それだけ予備充電したビット線を高速に放電できるためである。
【００１３】
しかしながら、消去確認読出し動作においても、最初ビット線の予備充電が必要であり、次に消去されたＮＡＮＤブロック内の制御ゲート線を選択し、センスアンプを動作させる。各消去されたＮＡＮＤブロック内では、制御ゲート線を全て選択するという点で通常のランダム読出し動作と異なるが、この消去確認読出し動作は、ランダム読出し動作とほぼ等価であり、１ＮＡＮＤブロックの消去確認読出し動作に約１５μｓ費やされる。
【００１４】
従って、５１２ＮＡＮＤブロック全てのマルチブロックイレーズに必要な時間は、５１２ＮＡＮＤアドレスのロードに２００ｎｓ×５１２、消去パルスの立上げ，立下げに２００μｓ、消去パルスの時間幅に３ｍｓ、消去確認読出し動作に１５μｓ×５１２で、合計で約８ｍｓとなり、その６３％の５ｍｓが実際の消去動作以外の消去確認読出し動作に費やされる。
【００１５】
このような書込み確認読出し動作及び消去確認読出し動作は、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、従来のＮＯＲ型ＥＥＰＲＯＭでも行われている必要不可欠な動作モードである。そして、書込み確認読出し動作や書込みパルスの立上げ，立下げが全書込み時間に占める割合、消去確認読出し動作や消去パルスの立上げ，立下げが全消去時間に占める割合が非常に大きく、これによって、書込み時間及び消去時間が長くなることがＮＡＮＤ型ＥＥＰＲＯＭのみならずＮＯＲ型ＥＥＰＲＯＭにおいても問題になっている。
【００１６】
また、書込み確認読出し動作や書込みパルスの立上げ，立下げが、全書込み時間に占める割合、消去確認読出し動作や消去パルスの立上げ，立下げが全消去時間に占める割合は、ＮＡＮＤ型ＥＥＰＲＯＭ及びＮＯＲ型ＥＥＰＲＯＭが大容量化する程より増加していく。それは、大容量化していくに従って制御ゲート線の配線抵抗や容量、さらにビット線の配線抵抗や容量，メモリセルのウェル部の容量が増大するため、制御ゲート線及びビット線の充放電時間が長くなり書込み確認読出し及び消去確認読出しが遅くなるからである。さらに、制御ゲート線，ビット線及びメモリセルのウェル部の容量が増大するため、書込みパルス及び消去パルスの立上げ，立下げの時間が増大するからである。
【００１７】
【発明が解決しようとする課題】
以上のように従来のＮＡＮＤ型ＥＥＰＲＯＭ及びＮＯＲ型ＥＥＰＲＯＭでは、全書込み時間（又は全消去時間）において、書込み確認読出し動作（又は消去確認読出し動作）や書込みパルス（又は消去パルス）の立上げ，立下げに必要な時間が占める割合が大きくなり、結果として書込み及び消去の高速性が損われるという問題があった。また、この問題は、ＮＡＮＤ型ＥＥＰＲＯＭ及びＮＯＲ型ＥＥＰＲＯＭを大容量化する程、より顕著になった。
【００１８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、書込み確認読出し動作や書込みパルスの立上げ，立下げ、消去確認読出し動作や消去パルスの立上げ，立下げを高速化させ、結果的に高速書込み、高速消去を可能とした不揮発性半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、書替え可能な不揮発性メモリセルを用いた不揮発性半導体記憶装置において、同一チップ上に形成された不揮発性メモリセルのアレイを複数に分割し、分割した複数のサブアレイの少なくとも２つで同時にデータ書込み又は消去を行い、かつ任意のサブアレイのデータ書込み又は消去のタイミングに対し、別のサブアレイのデータ書込み又は消去のタイミングをずらすようにしたことを特徴とする。
【００２０】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) アレイを２つに分割し、分割した各々のサブアレイで同時にデータ書込み又は消去を行い、かつ一方のサブアレイのデータ書込み又は消去のタイミングに対し、他方のサブアレイのデータ書込み又は消去のタイミングをずらすようにしたこと。
(2) データ書込み又は消去は、データ書込動作み又は消去動作とこれに続く書込み確認読出し動作又は消去確認読出し動作の複数回からなり、一方のサブアレイにデータ書込み動作又は消去動作を行っている間に、他方のサブアレイで書込み確認読出し動作又は消去確認読出し動作を行うこと。
(3) 一方のサブアレイで最初のデータ書込み動作を開始し、データ書込み動作が終了した後にこれに続く書込み確認読出し動作を開始すると同時に、他方のサブアレイで最初のデータ書込み動作を開始し、データ書込み動作が終了した後にこれに続く書込み確認読出し動作を開始すると同時に、一方のサブアレイで次のデータ書込み動作を開始すること。
(4) 書込み動作又は消去動作に要する時間が書込み確認読出し動作又は消去確認読出し動作に要する時間よりも長い場合、一方のサブアレイの書込み確認読出し動作の終了後、他方のサブアレイの書込み動作が終了する間まで待ち、一方のサブアレイの書込み動作及び他方のサブアレイの書込み確認読出し動作を同時に開始すること。
(5) 書込み確認読出し動作又は消去確認読出し動作に要する時間が書込み動作又は消去動作に要する時間よりも長い場合、一方のサブアレイの書込み動作の終了後、他方のサブアレイの書込み確認読出し動作が終了する間まで待ち、一方のサブアレイの書込み確認読出し動作及び他方のサブアレイの書込み動作を同時に開始すること。
(6) 異なるサブアレイの異なるワード線に接続されるメモリセル対してデータ書込み又は消去を同時に行うこと。
(7) 複数のサブアレイはワード線を共有し、異なるサブアレイの同一ワード線に接続されるメモリセル対してデータ書込み又は消去を同時に行うこと。
(8) アレイを構成する不揮発性半導体メモリセルは、電気的書替え可能な不揮発性メモリセルであって、これを複数個ずつ直列接続されてＮＡＮＤセルを構成していること。
【００２１】
【作用】
本発明によれば、メモリセルアレイを少なくとも２つに分割し、分割したあるサブアレイ内の一部のメモリセルで選択的に書込み動作若しくは消去動作している間に、別のサブアレイの一部のメモリセルで選択的に書込み確認読出し動作若しくは消去確認読出し動作を同時に行い、アレイ分割したことによる制御ゲート線，ビット線の容量及び抵抗の減少と、書込み動作若しくは消去動作と書込み確認読出し動作若しくは消去確認読出し動作を同時に、各サブアレイで交互に行うことにより、確認読出し動作を含めた合計の書込み，消去時間を短縮させることができる。
【００２２】
例えば、１６ＭビットＮＡＮＤ型ＥＥＰＲＰＭのメモリセルアレイをＡ，Ｂの２つに分割し、サブアレイＡとサブアレイＢとで、書込み動作及び書込み確認読出し動作を同時にかつ交互に行った場合、書込み用の高電位及び中間電位のパルスの立上げ，立下げが１２．５μｓ、書込み確認読出し動作が１５μｓに短縮される。それは、メモリセルアレイを２分割したことにより、制御ゲートの抵抗及び容量が共に半減したことと、予備充電すべきビット線の本数が半減したことによる。
【００２３】
従って、書込みパルスの時間幅が２０μｓに設定され、６回のパルスで書込みが行われた場合、それに必要な時間は、
（１２．５＋２０＋１５）×６＋１５＝３００μｓ
となり、従来よりも大幅に短縮化される。なお、上式の左辺第２項で１５μｓを加えているのは、サブアレイＡとサブアレイＢとで、書込み動作と書込み確認読出し動作の位相がずれており、６回目の書込み確認読出し動作を最後にサブアレイＡ若しくはサブアレイＢで行うためである。
【００２４】
また、消去に関しても同様に高速化され、５１２ＮＡＮＤブロック全てのマルチブロックイレーズに必要な時間は、５１２ＮＡＮＤアドレスのロードに２００ｎｓ×５１２、消去パルスの立上げ，立下げに１００μｓ、消去パルスの時間幅に３ｍｓ、消去確認読出しに５μｓ×５１２で合計で約５．７６ｍｓとなり、従来よりも大幅に短縮化される。従って本発明によれば、高速の書込み，消去が可能となる。
【００２５】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
図１は、本発明の第１の実施例に係わる不揮発性半導体記憶装置のブロック構成図である。図１において、Ｍ11l 〜Ｍmnl ，Ｍ11r 〜Ｍmnr はメモリセル、ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnrはセンスアンプ兼データラッチ回路、Ｒ／Ｄ1 〜Ｒ／Ｄm はロウデコーダ回路、ＷＬ1l〜ＷＬml，ＷＬ1r〜ＷＬmrはワード線、ＡＲＹl ，ＡＲＹr はメモリセルアレイを分割してなるサブアレイである。
【００２６】
本発明の主旨は、同一チップ上に形成されたメモリセルアレイを少なくとも２つに分割して、サブアレイＡＲＹl が書込み動作中にサブアレイＡＲＹr で書込み確認読出し動作を行い、サブアレイＡＲＹl が書込み確認読出し動作中にサブアレイＡＲＹr で書込み動作を行うことである。
【００２７】
例えば、ワード線ＷＬ2lが選択された場合を考える。この場合、ロウデコーダＲ／Ｄ1 〜Ｒ／Ｄm は入力アドレス及び制御回路によって、ロウデコーダを挟んだ左右のサブアレイＡＲＹl ，ＡＲＹr に関してワード線ＷＬ2lとＷＬ2rとを同時に選択することもできるし、ワード線ＷＬ2lとＷＬ2rとを独立に選択することもできる。ここでは、サブアレイＡＲＹl 内のワード線ＷＬ2lとサブアレイＡＲＹr 内のワード線ＷＬ2rとを同時に選択する場合について説明する。
【００２８】
まず、ワード線ＷＬ2lとＷＬ2rを選択するためのロウアドレスが入力される。次いで、書込むべきデータがセンスアンプ兼データラッチ回路にＬＡ1lから順次ページロードされていく。そして、ちょうどＬＡnlまでロードされると、次にワード線ＷＬ2lが選択され、メモリセルＭ21l 〜Ｍ2nl にビット線ＢＬ1l〜ＢＬnlを介してセンスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnlにロードされたデータが書込まれ始める。
【００２９】
書込むべきデータは、センスアンプ兼データラッチ回路ＬＡnlにロード後も、引き続きＬＡ1rからＬＡnrまで、ページロードが行われている。そして、ＬＡnrまでロードされると、ワード線ＷＬ2rが選択され、メモリセルＭ21r 〜Ｍ2nr にビット線ＢＬ1r〜ＢＬnrを介して、センスアンプ兼データラッチ回路ＬＡ1r〜ＬＡnrにロードされたデータが書込まれ始める。
【００３０】
サブアレイＡＲＹr のワード線ＷＬ2rに関する書込み動作と時間的に並列して、サブアレイＡＲＹl のワード線ＷＬ2lに関して、書込み確認読出し動作が行われる。この書込み確認読出し動作は、ワード線ＷＬ2lに関して、一定時間の書込みパルス印加後に行われ、書込まれたメモリセルのしきい値電圧が目標の値に達したか否かを判定する。
【００３１】
この判定には、各々のビット線に設けられたビット毎ベリファイ回路が用いられ、再度書込み必要なメモリセルに接続するビット線のセンスアンプ兼データラッチ回路には、再度書込みが行えるようにデータが格納される。従って、ビット毎ベリファイ回路を用いて、再度書込みが必要なメモリセルに関するセンスアンプ兼データラッチ回路には、それに応じたデータが格納されるという点で、通常の読出し動作とは異なるが、それ以外の動作は通常の読出し動作と全て同じである。
【００３２】
即ち、ワード線ＷＬ2lに関して、一定時間の書込みパルスを印加後にワード線ＷＬ2lは一時的に非選択状態になり、次にビット線ＢＬ1l〜ＢＬnlが予備充電される。次に再びワード線ＷＬ2lが選択される。しかし、この時選択されたワード線に印加される電圧は書込み時と読出し時とは異なる。そして、メモリセルＭ21l 〜Ｍ2nl のデータがビット線ＢＬ1l〜ＢＬnlに読出され、センスアンプ兼データラッチ回路、及びそれに接続されたビット毎ベリファイ回路により、判定後再度書込みが必要なビットに関しては、そのデータがセンスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnlに格納される。
【００３３】
以上のような動作がサブアレイＡＲＹl 内のワード線ＷＬ2lとサブアレイＡＲＹr 内のワード線ＷＬ2rとに関して交互に繰り返し行われる。即ち、ワード線ＷＬ2rに関して書込み動作が行われている間に、ワード線ＷＬ2lに関して書込み確認読出し動作が行われ、その次にワード線ＷＬ2lに関して書込み動作が行われている間に、ワード線ＷＬ2rに関して書込み確認読出し動作が行われる。そして、選択されたメモリセルＭ21l 〜Ｍ2nl 及びＭ21r 〜Ｍ2nr のうち、書込みが行われるメモリセルのしきい値電圧が全て目標の値に達した時に、全体の書込み動作が終了する。
【００３４】
この様子を図２に示す。図２（ａ）は、書込み動作に要する時間と書込み確認読出し動作（ベリファイ）に要する時間とが等しい場合であり、サブアレイＡＲＹl で最初のデータ書込み動作を開始し、データ書込み動作が終了した後にこれに続く書込み確認読出し動作を開始すると同時に、サブアレイＡＲＹr で最初のデータ書込み動作を開始する。そして、サブアレイＡＲＹr でデータ書込み動作が終了した後にこれに続く書込み確認読出し動作を開始すると同時に、サブアレイＡＲＹl で次のデータ書込み動作を開始する。つまり、サブアレイＡＲＹl ，ＡＲＹr で書込み動作と書込み確認読出し動作とのタイミングが完全に逆になっている。
【００３５】
図２（ｂ）は、書込み動作に要する時間と書込み確認読出し動作に要する時間とが異なる（例えば、書込み動作時間の方が長い）場合である。この場合、サブアレイＡＲＹl では、書込み確認読出し動作が終了してもサブアレイＡＲＹr の書込み動作が終了するまで、次の書込み動作を開始するのを待つ。サブアレイＡＲＹr でも同様である。
【００３６】
このようにすれば、書込み確認読出し動作から次の書込み動作に移るまでの待ち時間が無駄になるが、サブアレイＡＲＹl ，ＡＲＹr が同時に書込み動作となることがない。書込み動作ではワード線の昇圧が必要となり、両方のワード線で同時に昇圧が必要なことは昇圧回路の負担増につながるが、図２（ｂ）のようにすればこの問題を回避することができる。
【００３７】
書込み動作時間の方が短い場合は、図２（ｂ）とは逆に、一方の書込み動作が終了しても他方の書込み確認読出し動作が終了するまで、書込み確認読出し動作を開始するのを待つようにすればよい。また、昇圧回路の負担が増えても問題とならない場合には、図２（ｃ）に示すように待ち時間をなくして、データ書込みをより高速化することができる。
【００３８】
次に、サブアレイＡＲＹl が消去動作中にサブアレイＡＲＹr が消去確認読出し動作を行う場合について説明する。
図３は、図１に示した不揮発性半導体記憶装置の矢視Ａ−Ａ′断面図である。例えば、ｎ型半導体基板１０（ｎ-sub）表面に、サブアレイＡＲＹl ，ＡＲＹr 用のｐ型ウェル１１，１２（cell p-welll，cell p-wellr）と、メモリセル以外のロウデコーダ，センスアンプ兼データラッチ回路及び周辺回路用のｐ型ウェル１４（周辺p-well）が形成されている場合について説明する。周辺ｐ型ウェル１４内に、周辺回路をＣＭＯＳで構成するためのｎ型ウェル１５（n-well）を設けてもよい。
【００３９】
また、図４はｐ型半導体基板を用いた場合の断面図である。ｐ型半導体基板２０（ｐ-sub）表面に、サブアレイＡＲＹl ，ＡＲＹr 用のｎ型ウェル２１，２２（cell n-welll，cell n-wellr）と、それぞれのｎ型ウェル内にｐ型ウェル２３，２４（cell p-welll，cell p-wellr）と、メモリセル以外のロウデコーダ，センスアンプ兼データラッチ回路及び周辺回路用のｐ型ウェル２５（周辺p-well）が形成されている場合について説明する。また、周辺回路をＣＭＯＳで構成するためのｎ型ウェル２６（n-well）を設けてもよい。
【００４０】
このようなｐ型半導体基板の場合、消去動作時にｐ型半導体基板２０は高電圧にならずに、消去動作を行うサブアレイ間のｎ型ウェル若しくは２２と、ｐ型ウェル２３若しくは２４が高電圧になる。
【００４１】
ここでは、サブアレイＡＲＹl 内のワード線ＷＬ(m-1)lとＷＬml以外のＷＬ1l〜ＷＬ(m-2)lと、サブアレイ内ＡＲＹr 内のワード線ＷＬ(m-1)rとＷＬmr以外のＷＬ1r〜ＷＬ(m-2)rとに関してブロック消去動作が行われる場合を考える。この場合、まずサブアレイＡＲＹl の消去動作から始まり、ｎ型半導体基板１０とサブアレイＡＲＹl 用のｐ型ウェル１１及び消去を行わないメモリセルのワード線、即ちＷＬ(m-1)lとＷＬmlが高電圧になり、選択ワード線ＷＬ1l〜ＷＬ(m-2)lが接地され、メモリセルＭ11l 〜Ｍ(m-2)nl が消去され、それらのしきい値電圧が負方向にシフトする。
【００４２】
この間は、サブアレイＡＲＹr では、消去動作をせずに読出し動作が行われていてもよい。
サブアレイＡＲＹl 内の消去動作が始まり、ある特定時間経過後、サブアレイＡＲＹl 内では消去確認読出し動作が行われる。即ち、ビット線ＢＬ1l〜ＢＬnlが予備充電され、消去を行ったメモリセルのワード線ＷＬ1rからＷＬ(m-2)lまで、順次消去確認読出し動作が繰り返し行われる。このサブアレイＡＲＹl 内の消去確認読出し動作と時間的に並列にサブアレイＡＲＹr 内では、消去動作が行われる。即ち、ｎ型半導体基板１０とサブアレイＡＲＹr 用のｐ型ウェル１２及び消去を行わないメモリセルのワード線、即ちＷＬ(m-1)rとＷＬmrが高電圧になり、選択ワード線ＷＬ1r〜ＷＬ(m-2)rが接地され、メモリセルＭ11r 〜Ｍ(m-2)nr が接地され、サブアレイＭ11r 〜Ｍ(m-2)nr が消去され、それらのしきい値電圧が負方向にシフトする。
【００４３】
サブアレイＡＲＹl 内の消去確認読出し動作で、消去が不十分なことが判明すれば、サブアレイＡＲＹr 内の消去動作後、サブアレイＡＲＹl 内の消去動作が再び始まる。この場合、消去が不十分なメモリセルのワード線についてのみ消去動作を行うことができる。これと時間的に並列にサブアレイＡＲＹr 内では消去確認読出し動作が行われる。
【００４４】
以上のような消去動作及び消去確認読出し動作がサブアレイＡＲＹl 内とＡＲＹr 内とで交互に繰り返し行われ、選択されたメモリセルＭ11l 〜Ｍ(m-2)nl とＭ11r 〜Ｍ(m-2)nr のしきい値電圧が全て目標の値以下になった時、全体の消去動作が終了する。
【００４５】
このように本実施例によれば、メモリセルアレイを２つのサブアレイＡＲＹl とＡＲＹr に分割し、一方のサブアレイで選択的に書込み動作若しくは消去動作している間に、他方のサブアレイで選択的に書込み確認読出し動作若しくは消去確認読出し動作を同時に行っている。そして、アレイ分割したことによる制御ゲート線，ビット線の容量及び抵抗の減少と、書込み動作若しくは消去動作と書込み確認読出し動作若しくは消去確認読出し動作を同時に、各サブアレイで交互に行うことによって、確認読出し動作を含めた合計の書込み，消去時間を短縮させることができる。
【００４６】
つまり、書込み確認読出し動作や書込みパルスの立上げ，立下げ、消去確認読出し動作や消去パルスの立上げ，立下げを高速化させ、これにより高速書込み、高速消去を実現することができる。また、本発明によれば、データの書き換え（消去してから書込みを行うこと）が短時間に行うことができ、ＳＳＦ（ソリッドステートファイル）としての役目を十分に果たすだけではなく、出荷前のテスト時間が大幅に削減され、コストの低下につながる。
（実施例２）
次に、本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した実施例について説明する。基本的な構成は前記図１と同様であるが、本実施例ではメモリセルアレイをＮＡＮＤセルで構成している。
【００４７】
図５〜図７は、サブアレイＡＲＹl 内のＮＡＮＤ型メモリセルアレイのレイアウト図で、図８〜図１０はサブアレイＡＲＹr 内のＮＡＮＤ型メモリセルアレイのレイアウト図である。各サブアレイ中のメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、８個のメモリセルが隣接するもの同士でソース，ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。
【００４８】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【００４９】
図１１は、センスアンプ兼データラッチ回路，ビット毎ベリファイ回路，一括検知回路，プリチャージ回路等、カラム系のコア部のサブアレイＡＲＹｌ側の回路図で、図１２はサブアレイＡＲＹr 側のロウデコーダ回路図である。これらの回路は、本発明と直接関係するものではなく、従来装置と同様である。
【００５０】
例えば、サブアレイＡＲＹl 内のワード線ＷＬ11l とサブアレイＡＲＹr 内のワード線ＷＬ11r に関して、書込み動作と書込み確認読出し動作とが時間的に並列して交互に行われる場合について説明する。
【００５１】
図１３〜図１５は主要ノードの前半の動作タイミング図であり、図１６〜図１８は主要ノードの後半の動作タイミング図である。
チップイネーブル／ＣＥ及びライトイネーブル／ＷＥが、“Ｈ”レベルから“Ｌ”レベルになって、書込み動作が開始される。この場合、チップ外部から入出力ピンＩ／Ｏピンに書込み用のコマンドを取り入れることにより、書込み動作を開始してもよい。
【００５２】
最初は、入出力バッファから入出力線Ｉ／Ｏ，Ｉ／ＯB を介して、サブアレイＡＲＹl 用のセンスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnlにデータが書込まれる。これは、図１４に示すようチップ内のカラムアドレスカウンタから発生されるカラムアドレス、若しくは外部から入力されるカラムアドレスに従って、カラム選択信号ＣＳＬ1l，ＣＳＬ2l，〜，ＣＳＬ(n-1)l，ＣＳＬnlが順次“Ｈ”レベルになることで、これに同期してシリアルデータが順次センスアンプ兼データラッチ回路に書込まれる。
【００５３】
このセンスアンプ兼データラッチ回路へのデータの書込みの間、サブアレイＡＲＹl 用の書込み予備充電制御信号ＢＬＣＵl がＶssからＶＨ＋αになり、サブアレイＡＲＹl の全ビット線ＢＬ1l〜ＢＬnlはＶccより高い中間電位ＶＨにプリチャージ（予備充電）される。
【００５４】
サブアレイＡＲＹl に関して、最後のｎ番目のセンスアンプ兼データラッチ回路ＬＡnlにデータが書込まれた後、書込み制御信号ＢＬＣＤl がＶssからＶＨ＋αになり、センスアンプ兼データラッチ回路に書込まれているデータに応じて、ビット線が放電される。即ち、書込みを行うメモリセルのビット線はＶss（“１”データの場合）になり、書込みを行わないビット線は中間電位ＶＨ（“０”データの場合）に保たれる。
【００５５】
その後、選択されたワード線ＷＬ11l がＶssから書込み電位Ｖppになり、その他のワード線ＷＬ12l 〜ＷＬ18l 及びビット線コンタクト側の選択ゲート線ＳＧＤ1lがＶssからＶＨ＋αになる。このとき、Ｖssになっているビット線に接続されたメモリセルで浮遊ゲートに電子注入（“１”書込み）が行われる。
【００５６】
次いで、サブアレイＡＲＹl では、書込み確認読出しが行われる。即ち、ビット線はビット線リセット信号ＰＲＳＴＤl がＶssからＶccになり、Ｖssにリセットされ、続いてビット線プリチャージ信号ＰＲＥＢl がＶccからＶssになり、ビット線ＢＬ1l〜ＢＬnlは読出し用の予備充電電位ＶR まで充電される。
【００５７】
その後、選択されたワード線ＷＬ11l はＶssを保ち、同一ＮＡＮＤ型セルブロックのその他のワード線ＷＬ12l 〜ＷＬ18l 及び、ビット線コンタクト側とメモリセルソース線側の選択ゲート線ＳＧＤ1l，ＳＧＳ1lがＶssからＶccになる。この場合、ＷＬ12l 〜ＷＬ18l ，ＳＧＤ1l，ＳＧＳ1lのレベルはＶccよりも昇圧してもよい。これにより、書込みを行わないメモリセルのビット線、及び書込みが不十分なメモリセルのビット線は放電されＶR からＶssになる。
【００５８】
次いで、ワード線ＷＬ12l 〜ＷＬ18l 、選択ゲート線ＳＧＤ1l，ＳＧＳ1lがＶssに戻された後、比較制御信号ＣＯＮl がＶssからＶccになり、センスアンプ兼データラッチ回路の書込みデータと書込み確認読出し後のビット線電位とを比較する。即ち、書込みを行うメモリセルに関しては、書込みデータノードＶＲＹ1l（図１１）がＶssであるから、もしビット線が放電されてＶssになっていれば、それはメモリセルの書込みが不十分であり、しきい値電圧が所望の電圧以上に正方向にシフトしなかったことであるから、次の書込みサイクルでもビット線がＶssが保たれる。そして、書込みが十分に行われたメモリセルへビット線は放電されない。
【００５９】
従って、次の書込みサイクルでは、このビット線に関しては書込みが行われない。また、最初から書込みを行わないメモリセルに関しては、書込みデータノードＶＲＹl がＶccであるから、ビット線は再び充電される。このとき、前書込みサイクルで、十分に書込みが行われたメモリセルのビット線及び最初から書込みを行わないメモリセルのビット線はＶcc−Ｖthまで充電される。ＶthはＴｒ．１（図１１）のしきい値電圧である。
【００６０】
次いで、書込み制御信号ＢＬＣＤl がＶssからＶccになり、ビット線の情報をセンスアンプ兼データラッチ回路に伝えると、即ち次の書込みサイクルで書込みを行うメモリセルに関してのみ、書込みデータノードＶＲＹl がＶssになる。
【００６１】
そして、全ての書込みが終了したかの検知は、一括検知回路で判定される。即ち、一括検知リセット信号ＲＳＴＩＮl がＶssになり、書込み用の一括制御信号ＡＰＣＯＮl がＶssからＶccになると、一括検知読出し信号ＳＥＮＳＥl にページ書込みの情況が伝達される。即ち、もしＳＥＮＳＥl がＶccからＶssに放電された場合、書込みノードＶＲＹl が少なくとも１つ以上Ｖssになっていることであり、書込み動作が続行される。そして、全ての書込みノードＶＲＹl がＶccになり、一括検知読出し信号ＳＥＮＳＥl が放電されなくなった時に書込み動作が終了する。
【００６２】
本実施例の説明では、書込み動作及び書込み確認読出し動作がサブアレイＡＲＹl とＡＲＹr とで２回ずつ繰り返され、ＳＥＮＳＥl ，ＳＥＮＳＥr がＶssに放電されなくなった時点で書込みを終了している。
【００６３】
さて、以上のようにサブアレイＡＲＹl で書込み動作及び書込み確認読出し動作が行れている間、サブアレイＡＲＹr でもこれらの動作が位相をずらして、時間的に並列して行われる。即ち、書込みデータのページロードは、サブアレイＡＲＹl 用のセンスアンプ兼データラッチ回路ＬＡ1l〜ＬＡnlにデータが書込まれた後も、引き続きサブアレイＡＲＹr 用のセンスアンプ兼データラッチ回路ＬＡ1r〜ＬＡnrに入出力バッファから入出力線Ｉ／Ｏ，Ｉ／ＯB を介してデータが書込まれる。
【００６４】
そして、サブアレイＡＲＹl の場合と同様に、サブアレイＡＲＹr の全ビット線ＢＬ1r〜ＢＬnrはＶccより高い中間電位ＶＨにプリチャージ（予備充電）され、最後のｎ番目のセンスアンプ兼データラッチ回路ＬＡnl，ＬＡnrにデータが書込まれた後、センスアンプ兼データラッチ回路に書込まれているデータに応じてビット線が放電され、以上のように書込み動作が順次行われる。その後のサブアレイＡＲＹr に関する確認読出しの順序動作等は、サブアレイＡＲＹl のそれと同一である。
【００６５】
このように本実施例によれば、ＮＡＮＤセルからなるアレイを２つのサブアレイＡＲＹl ，ＡＲＹr に分割し、一方のサブアレイで選択的に書込み動作若しくは消去動作している間に、他方のサブアレイで選択的に書込み確認読出し動作若しくは消去確認読出し動作を同時に行うことにより、第１の実施例と同様に、確認読出し動作を含めた合計の書込み，消去時間を短縮させることができる。
【００６６】
なお、本発明は上述した各実施例に限定されるものではない。実施例ではメモリセルアレイを２つに分割した例で説明したが、３つ以上に分割してもよい。この場合、全てのサブアレイでデータ書込み又は消去を同時に行ってもよいし、２つのサブアレイでデータ書込み又は消去を同時に行ってもよい。要は、少なくとも２つのサブアレイで書込み又は消去を同時に行い、かつ一方のサブアレイと他方のサブアレイで書込み動作又は消去動作と書込み確認読出し動作又は消去確認読出し動作とのタイミングをずらせばよい。
【００６７】
また、メモリセルの構成は必ずしもＦＥＴＭＯＳ型に限るものではなく、電気的書替え可能な構成であればよい。さらに、複数のメモリセルを接続してメモリセルユニットを構成する場合、ＮＡＮＤ型に限らずＮＯＲ型に適用することも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６８】
【発明の効果】
以上述べたように本発明によれば、メモリセルアレイを少なくとも２つに分割し、異なるサブアレイで、書込み動作又は消去動作と時間的に並列に書込み確認読出し動作又は消去確認読出し動作と同時に行い、結果的に高速書込み，消去が可能な不揮発性半導体記憶装置を得ることができる。
【００６９】
また、本発明によれば、データの書き換え（消去してから書込みを行うこと）が短時間に行うことができ、ＳＳＦ（ソリッドステートファイル）としての役目を十分に果たすだけではなく、出荷前のテスト時間が大幅に削減され、コストの低下につながる。
【図面の簡単な説明】
【図１】第１の実施例に係わる不揮発性半導体記憶装置のブロック構成図。
【図２】２つのサブアレイにおける書込み動作と書込み確認読出し動作とのタイミングのずれを説明するための図。
【図３】図１の不揮発性半導体記憶装置の矢視Ａ−Ａ′断面図。
【図４】図３の変形例を示す断面図。
【図５】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図６】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図７】サブアレイＡＲＹl 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図８】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図９】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図１０】サブアレイＡＲＹr 内のＮＡＮＤ型メモリセルアレイのレイアウト図。
【図１１】サブアレイＡＲＹl 側のカラム系のコア部の回路構成図。
【図１２】サブアレイＡＲＹr 側のロウデコーダ部の回路構成図。
【図１３】第２の実施例における主要ノードの前半の動作タイミングを示す図。
【図１４】第２の実施例における主要ノードの前半の動作タイミングを示す図。
【図１５】第２の実施例における主要ノードの前半の動作タイミングを示す図。
【図１６】第２の実施例における主要ノードの後半の動作タイミングを示す図。
【図１７】第２の実施例における主要ノードの後半の動作タイミングを示す図。
【図１８】第２の実施例における主要ノードの後半の動作タイミングを示す図。
【符号の説明】
Ｍ11l 〜Ｍmnl ，Ｍ11r 〜Ｍmnr …メモリセル
ＢＬ1l〜ＢＬnl，ＢＬ1r〜ＢＬnr…ビット線
ＷＬ1l〜ＷＬml，ＷＬ1r〜ＷＬmr…ワード線
ＷＬ11l 〜ＷＬm8l ，ＷＬ11r 〜ＷＬm8r …ワード線
ＳＧＳ1l〜ＳＧＳml，ＳＧＳ1r〜ＳＧＳmr…ソース側選択ゲート線
ＳＧＤ1l〜ＳＧＤml，ＳＧＤ1r〜ＳＧＤmr…ドレイン側選択ゲート線
ＡＲＹl ，ＡＲＹr …サブアレイ
Ｒ／Ｄ1 〜Ｒ／Ｄm …ロウデコーダ回路
ＬＡ1l〜ＬＡnl，ＬＡ1r〜ＬＡnr…センスアンプ兼データラッチ回路
１０…ｎ型半導体基板
１１，１２…サブアレイ用のｐ型ウェル
１４…周辺回路用のｐ型ウェル
１５…周辺回路用のｎ型ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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