(57)【特許請求の範囲】
【請求項１】
電源母線間に複数の抵抗素子を接続して構成される抵抗回路を備え、入力されるｎビット（ｎは整数）のディジタルデータをＤ／Ａ変換したアナログデータを出力する抵抗ストリング型のＤ／Ａ変換器において、
入力されるデータのうちＭＳＢ側のｍビットデータ（ｍは２以上ｎ未満の整数）をデコードするデコード手段と、
このデコード手段のデコード出力に基づいてオンオフされ、前記抵抗回路によって分圧される分圧電位を出力端子に出力するための２m個の分圧用スイッチング素子を備えてなる部分Ｄ／Ａ変換部と、
前記デコード手段に与えられる以外の（ｎ−ｍ）ビット分のディジタルデータに応じて、前記部分Ｄ／Ａ変換部によって前記出力端子に出力される分圧電位を２n-m段階で変化させる分圧電位変化手段とを備え、
前記分圧電位変化手段は、前記抵抗回路の電源側とグランド側とに夫々配置され、各抵抗値がＲ／２n-m（ｎ−ｍは２以上の整数）である夫々２n-m個の抵抗素子により前記分圧電位を変化させるように構成されると共に、前記（ｎ−ｍ）ビットのディジタルデータに応じてオンオフされ、オン状態になると前記抵抗回路を構成する一部の抵抗素子を短絡するように配置される短絡用スイッチング素子により構成され、
前記部分Ｄ／Ａ変換部は、それら２つの分圧電位変化手段の間に位置するように配置され、各抵抗値がＲである２m個の抵抗素子によって前記分圧電位を生成するように構成されており、
前記２つの分圧電位変化手段は、前記（ｎ−ｍ）ビットのディジタルデータに応じて、グランド側の短絡用スイッチング素子が短絡させる抵抗素子数を２n-m個から１個まで変化させると同時に電源側の短絡用スイッチング素子が短絡させる抵抗素子数を１個から２n-m個まで変化させるように構成されていることを特徴とするＤ／Ａ変換器。
【請求項２】
前記ｎが偶数である場合にはｍ＝ｎ／２になるように設定し，前記ｎが奇数である場合にはｍ＝（ｎ−１）／２またはｍ＝（ｎ＋１）／２になるように設定することを特徴とする請求項１記載のＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源母線間に複数の抵抗素子を接続して構成される抵抗回路を備え、入力されるｎビットのディジタルデータをＤ／Ａ変換したアナログデータを出力する抵抗ストリング型のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
この種のＤ／Ａ変換器として、特開平０８−１３０４７７号公報に開示されるものがある。この発明は、電源電位ＶＤＤ−ＧＮＤ電位間に抵抗値が等しい抵抗を複数直列接続して抵抗分圧回路を構成し、この抵抗分圧回路の各分圧点における電圧を、デコーダにより選択されたスイッチ回路を介して出力するものであり、各分圧点の中間電位近辺のスイッチ回路をトランスミッションゲート（アナログスイッチ）で構成することで、出力電圧の低下を確実に防止しながら、使用するトランジスタの数を減少させる等の効果を図るものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した発明においても、次のような欠点を生じる。Ｄ／Ａ変換器の要部であるところのデコーダは一般的に普及している構成のものにおいては、使用するＭＯＳトランジスタの数が多い。
【０００４】
この種のｎビットのディジタルデータを入力するＤ／Ａ変換器においては、ＮＯＴゲートをｎ個，ＮＡＮＤゲートを２ｎ個用いることで構成できるが、このとき、特に、デコーダに入力するビット数が多ければ多いほど、ビット数のほぼ２の累乗に比例してＭＯＳトランジスタの個数が激増するため、このＭＯＳトランジスタ等の占有面積により回路面積の増大を招くという事情がある。
【０００５】
さらに、特開平０８−１３０４７７号公報に示される発明においては、出力電圧の低下を確実に防止し低電圧電源を用いたときでも安定した動作を行うために、中央電位付近にトランスミッションゲートを設ける構成としているが、この出力電圧の低下を防止等する構成の下で回路面積を縮小したいという要望もある。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、回路の素子数を大幅に減少させることで回路面積を縮小できる抵抗ストリング型のＤ／Ａ変換器を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載のＤ／Ａ変換器によれば、次のように作用する。すなわち、デコード手段は、ＭＳＢ側のｍビットデータをデコードする。部分Ｄ／Ａ変換部は、このデコード出力に基づいて２ｍ個の分圧用スイッチング素子をオンオフし、電源母線間に接続された抵抗回路によって分圧電位を２ｍ段階で出力端子に出力する。このとき、分圧電位変化手段がこの分圧電位を２ｎ−ｍ段階で変化させることになり、２ｎ−ｍ×２ｍ＝２ｎ段階のアナログデータが得られる。そして、ｍビット入力のデコード手段は、ｎビット入力のデコード手段に比較して大幅に少ない素子数で構成することができる。
【０００８】
また、従来のＤ／Ａ変換器（例えば、特開平０８−１３０４７７号公報参照）であれば、ｎビットデータをＤ／Ａ変換出力するためには単純に２ｎ個のスイッチング素子を必要とする。これに対して、本発明によれば、部分Ｄ／Ａ変換部を構成するスイッチング素子の個数は２ｍ個となるので、少なくとも（ｎ−ｍ＝１であれば）従来構成の１／２に削減することが可能である。従って、分圧電位変化手段を構成するために多少の回路素子を要するとしても、上述したデコード手段による削減効果と合わせて全体で必要な素子数は極めて少なくなるため、回路面積を大幅に縮小することが可能となる。
【０００９】
しかも、分圧電位変化手段として機能する短絡用スイッチング素子は、（ｎ−ｍ）ビットのディジタルデータに応じてオンオフされ、オン状態になると抵抗回路を構成する一部の抵抗素子を短絡するので、抵抗回路による分圧電位を変化させて複雑な回路構成を必要とせずに２n段階のアナログデータを得ることができる。
【００１３】
さらに、部分Ｄ／Ａ変換部は、それら２つの分圧電位変化手段の間に位置するように配置され、各抵抗値がＲである２m個の抵抗素子によって分圧電位を出力する。分圧電位変化手段は、抵抗回路の電源側とグランド側とに夫々配置されており、各抵抗値がＲ／２n-mである夫々２n-m個の抵抗素子により２n-m段階で分圧電位を変化させることになる。このとき、２つの分圧電位変化手段は、グランド側の短絡用スイッチング素子が短絡させる抵抗素子数を２n-m個から１個まで変化させると同時に電源側の短絡用スイッチング素子が短絡させる抵抗素子数を１個から２n-m個まで変化させる。
【００１４】
即ち、短絡用スイッチング素子が短絡させる抵抗素子数が夫々変化しても、２つの分圧電位変化手段によって抵抗回路に接続される素子数の合計は常に２ｎ−ｍ−１個となるため、電源とグランドとの間の抵抗値は変わらない。
【００１５】
そして、ＬＳＢ側の２ｎ−ｍビットによるデータが「１」増加するのに応じて、グランド側の分圧電位変化手段により短絡される抵抗素子数は１個減ると同時に電源側の分圧電位変化手段により短絡される抵抗素子数は１個増えるので、アナログデータとして出力される電位は、電源側及びグランド側の抵抗素子の抵抗値Ｒ／２ｎ−ｍに応じて段階的に変化するようになる。したがって、（ｎ−ｍ）が２以上の場合にも分圧電位変化手段により分圧電位を段階的に変化させることで、デコード手段を構成する素子やその他スイッチング素子を一層削減することができる。
【００１６】
請求項２記載のＤ／Ａ変換器によれば、請求項１記載の発明において、ｎが偶数であればｍをｎ／２に設定し、ｎが奇数であればｍを（ｎ＋１）／２または（ｎ−１）／２に設定するように構成するので、（ｎ−ｍ）が２以上の場合における素子の削減効率を最大にすることができる。
【００１７】
【発明の実施の形態】
（第１実施形態）
以下本発明を、５ビット入力の直列抵抗型Ｄ／Ａ変換器に適用した場合の第１実施形態として図１ないし図４を参照して説明する。図１は、５ビット入力直列抵抗型Ｄ／Ａ変換器（以下、Ｄ／Ａ変換器と略す）１の電気的構成を示している。
このＤ／Ａ変換器１は、デコード手段としてのデコーダ２と、このデコーダ２の出力に接続されると共に夫々１６個のＮＯＴゲート３ａ〜３ｐを図示のように介して接続される１６個のアナログスイッチ４ａ〜４ｐと、分圧電位変化手段としてのｐＭＯＳトランジスタ５及びｎＭＯＳトランジスタ６と、複数の抵抗素子７，８ａ〜８ｑ，９とから構成されている。
【００１８】
デコーダ２は、５ビット（ｎビット）のディジタルデータ（ＩＮ５〜ＩＮ１）のうち上位４ビット（ｍビット）のディジタルデータＩＮ５〜ＩＮ２を入力し、１６つの出力端子Ｄ１６〜Ｄ１にデコード信号を出力するようになっており、これらのデコード出力によりＮＯＴゲート３ａ〜３ｐを介してアナログスイッチ４ａ〜４ｐのうちいずれか１つをオンするようになっている。尚、本発明における部分Ｄ／Ａ変換部１０は、ＮＯＴゲート３ａ〜３ｐ，アナログスイッチ４ａ〜４ｐおよび抵抗素子８ａ〜８ｐにより構成されている。尚、抵抗素子８ｑを含んでいてもよい。
【００１９】
抵抗素子７，８ａ〜８ｑ，９は、電源ＶＤＤ−ＧＮＤ間（電源母線間）に抵抗素子７，８ｐ，・・，８ａ，９，８ｑの順に直列に接続されており、抵抗回路１２を構成している。また、抵抗素子８ａ〜８ｑはそれぞれ同一の抵抗値Ｒに設定されており、抵抗素子７及び抵抗素子９は、抵抗素子８ａ〜８ｑの抵抗値Ｒの１／２となる同一の抵抗値Ｒ／２に設定されている。
【００２０】
短絡用スイッチング素子としてのｐＭＯＳトランジスタ５は、そのドレイン・ソースが抵抗素子７の両端に接続されており、さらに、短絡用スイッチング素子としてのｎＭＯＳトランジスタ６は、そのドレイン・ソースが抵抗素子９の両端に接続されている。ＭＯＳトランジスタ５及び６のゲートは、ディジタルデータＩＮ１（ＬＳＢ）が与えられる入力端子に接続されている。したがって、ディジタルデータＩＮ１がハイ状態（以下、「Ｈ」と称する）であれば、ＭＯＳトランジスタ６により抵抗素子９の両端が短絡されて抵抗素子７の両端は短絡されず、逆にロウ状態（以下、「Ｌ」と称する）であれば、ＭＯＳトランジスタ５により抵抗素子７の両端が短絡されて抵抗素子９の両端は短絡されない。本実施形態における分圧電位変化手段１１は、ｐＭＯＳトランジスタ５およびｎＭＯＳトランジスタ６により構成されている。
【００２１】
抵抗素子９と抵抗素子８ａとの共通接続点となる分圧点Ｔ１には、アナログスイッチ４ａを介して出力端子ＯＵＴが接続されており、デコーダ２によりアナログスイッチ４ａが選択されると、出力端子ＯＵＴの電位は分圧点Ｔ１の電位に略等しくなる。
【００２２】
同様に、抵抗素子８ａ〜８ｐよりなる直列回路の各共通接続点となる分圧点Ｔ２〜Ｔ１６には、アナログスイッチ４ｂ〜４ｐがそれぞれ接続されており、デコーダ２によりアナログスイッチ４ｂ〜４ｐのいずれかが選択されると、出力端子ＯＵＴの電位は、アナログスイッチ４ｂ〜４ｐにより選択された分圧点Ｔ２〜Ｔ１６のいずれかの電位に略等しくなる。
【００２３】
ここで、以下、このＤ／Ａ変換器１の動作原理を図４を参照して説明する。図４は、図１におけるｎＭＯＳトランジスタ６及び抵抗素子９を省略したＤ／Ａ変換器の電気的構成を示している。図４には、図１の内部構成に対応した符号を付して説明を行う。
【００２４】
抵抗素子８ａ〜８ｑ及び７の抵抗値をすべて加えた抵抗値をＡ［Ω］、抵抗素子７の抵抗値をＢ［Ω］、抵抗素子８ａ〜８ｑのそれぞれの抵抗値をＣ［Ω］とする。例えば、デコーダ２の出力端子Ｄ１６に基づいてアナログスイッチ４ｐがオンした場合において、ｐＭＯＳトランジスタ５がオン状態となり抵抗素子７の両端が短絡すると出力端子ＯＵＴに出力される電位Ｖ１は、
Ｖ１  ＝  ＶＤＤ×（Ａ−Ｂ−Ｃ）／（Ａ−Ｂ）  ［Ｖ］  ・・（１）
となる。また、このときｐＭＯＳトランジスタ５がオフすると、出力端子ＯＵＴに出力される電位Ｖ２は、
Ｖ２  ＝  ＶＤＤ×（Ａ−Ｂ−Ｃ）／Ａ          ［Ｖ］  ・・（２）
となる。すなわち、ディジタルデータＩＮ１の値が変化すると、分圧電位が２段階に変化する。したがって、ディジタルデータＩＮ５〜ＩＮ２の値に応じて、部分Ｄ／Ａ変換部１０の出力が分圧点Ｔ１〜Ｔ１６の分圧電位として１６段階で得られるが、ディジタルデータＩＮ１の値に応じて、この分圧電位が２段階で変化することになるので結果として、１６×２＝３２段階のアナログデータが出力されることになる。
【００２５】
以下、図１における電気的構成の作用を図２をも参照して説明する。
図２は、ディジタルデータＩＮ５〜ＩＮ１の値に応じた出力端子ＯＵＴにおける電位の変化を示している。ディジタルデータＩＮ５〜ＩＮ２がデコーダ２における入力端子Ｄ〜Ａに入力されると、その出力端子Ｄ１〜Ｄ１６の何れかの信号レベルが「Ｈ」、その他の信号レベルが「Ｌ」となり、これに対応して導通する分圧点Ｔ１〜Ｔ１６の何れかの電位が出力端子ＯＵＴに出力される。
【００２６】
この第１実施形態の作用説明においてはわかりやすくするため、ディジタルデータＩＮ５〜ＩＮ１の各ビットが全て「Ｌ」である状態（０００００Ｂ）からデータがインクリメントされ、全て「Ｈ」となる状態（１１１１１Ｂ）に向けて遷移する場合について述べる。
【００２７】
ディジタルデータＩＮ５〜ＩＮ２の各ビットが、何れも「Ｌ」であれば、デコーダ２の出力端子Ｄ１が「Ｈ」となるため、アナログスイッチ４ａがオン状態となり、分圧点Ｔ１と出力端子ＯＵＴとが導通する。また、ディジタルデータＩＮ１が「Ｌ」であり、電源側に対応するＭＯＳトランジスタ５がオフ、グランド側に対応するＭＯＳトランジスタ６がオンすると、電源側に配置されている抵抗素子７の両端は短絡されず、グランド側に配置されている抵抗素子９の両端は短絡される。
【００２８】
このとき、電源−ＧＮＤ間の抵抗素子７，８ａ〜８ｑ，９による抵抗値の合計は、（抵抗素子８ａ〜８ｑの合計抵抗値１７Ｒ）＋（抵抗素子７の抵抗値Ｒ／２）＝１７．５Ｒとなる。また、出力端子ＯＵＴに出力される分圧点Ｔ１の電位は、ＶＤＤ×（抵抗素子８ｑの抵抗値Ｒ）／１７．５Ｒ＝ＶＤＤ×２／３５［Ｖ］になる（図２，分圧点Ｔ１の欄参照）。
【００２９】
そして、ディジタルデータＩＮ５〜ＩＮ１の値がインクリメントされ、ＩＮ１が「Ｈ」になると、ＭＯＳトランジスタ５，６がそれぞれオン，オフとなり、抵抗素子７の両端は短絡され、抵抗素子９の両端は短絡されない。
【００３０】
このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、（抵抗素子９の抵抗値Ｒ／２）＋（抵抗素子８ａ〜８ｑの合計抵抗値１７Ｒ）＝１７．５Ｒとなり、ディジタルデータＩＮ５〜ＩＮ１が全て「Ｌ」のときと一致する。このとき、出力端子に出力される分圧点Ｔ１の電位は、ＶＤＤ×（抵抗素子８ｑ，９の合計抵抗値３Ｒ／２）／１７．５Ｒ＝ＶＤＤ×３／３５［Ｖ］となる（図２，分圧点Ｔ１の欄参照）。
【００３１】
ディジタルデータＩＮ５〜ＩＮ１の値がさらにインクリメントされると、デコーダ２の入力端子Ｄ〜Ａにはそれぞれ信号レベル「Ｌ」「Ｌ」「Ｌ」「Ｈ」が与えられ、ディジタルデータＩＮ１には信号レベル「Ｌ」が与えられる。このとき、デコーダ２の出力端子Ｄ２が「Ｈ」となるため、アナログスイッチ４ｂがオン状態となり、分圧点Ｔ２と出力端子ＯＵＴとが導通する。また、ＩＮ１が「Ｌ」となるため、ＭＯＳトランジスタ５，６がそれぞれオフ状態，オン状態となる。このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、上述と同様に１７．５Ｒとなり、出力端子ＯＵＴに出力される分圧点Ｔ２の電位は、ＶＤＤ×（抵抗素子８ｑ，８ａの合計抵抗値２Ｒ）／１７．５Ｒ＝ＶＤＤ×４／３５［Ｖ］となる（図２，分圧点Ｔ２の欄参照）。
【００３２】
以下同様に、ディジタルデータＩＮ５〜ＩＮ１がインクリメントされた場合でも、電源−ＧＮＤ間の抵抗値の合計は常に１７．５Ｒとなり、分圧電位を定める抵抗値はＲ／２ずつ増加する。従って、出力端子ＯＵＴより出力されるアナログデータは線形的に上昇することになる（図２参照）。
【００３３】
＜Ｄ／Ａ変換器１に要するＭＯＳトランジスタの個数の算出＞
以下、Ｄ／Ａ変換器１に要するｐチャネル型およびｎチャネル型のＭＯＳトランジスタの個数を算出する。尚、負論理で構成されるのが一般的であり、正論理で説明した本実施形態において算出した個数は参考程度となるが、この算出した計算結果を示す。
【００３４】
一般的な４ビット入力のデコーダの元となる構成を図３（ａ）に示す。また、その内部のＮＡＮＤゲートの一般的な構成を図３（ｂ）に示す。本実施形態におけるデコーダ２に要するＭＯＳトランジスタの数を、図３（ａ）に示した構成の各出力端子に、ＮＯＴゲートとなるＣＭＯＳインバータが付加される形態として算出する。このとき、Ｄ／Ａ変換器１に要するＭＯＳトランジスタの数は、
0003767431.tif 000002
となり、総合計２３４個となる。
【００３５】
＜参考  従来構成における５ビット抵抗ストリング型Ｄ／Ａ変換器に要するＭＯＳトランジスタの個数＞
0003767431.tif 000003
となり、デコーダのみでも合計３３０個程度となる。その他にもスイッチ回路等に３２〜４０個程度のＭＯＳトランジスタを必要とする。
【００３６】
このような第１実施形態によれば、デコーダ２は、ＭＳＢ側のディジタルデータＩＮ５〜ＩＮ２をデコードし、部分Ｄ／Ａ変換部１０は電源−ＧＮＤ間に接続された抵抗回路１２を用いて分圧した電位を発生するが、この分圧電位をＭＯＳトランジスタ５，６及び抵抗７，９により２段階で変化させるように構成しているので、２４×２＝３２段階のアナログデータの出力が得られる。
【００３７】
そして、４ビット入力のデコーダ２は、５ビット入力のデコーダに比較して大幅に少ない素子数で構成されるので、ディジタルデータＩＮ１に応じて設けられたＭＯＳトランジスタ５，６の素子数を合わせたとしても、Ｄ／Ａ変換器１全体で使用する素子数を大幅に減少させることができる。これにより、回路面積を縮小することができる。
【００３８】
さらに、ＭＯＳトランジスタ５，６に対応する２つの抵抗素子７，９の抵抗値を他の素子の１／２に設定し、ＭＯＳトランジスタ５，６の何れか一方をＬＳＢデータの値に応じてオンさせるようにしたので、出力されるアナログデータのレベルを抵抗素子７または９の端子電圧ＶＤＤ／３５を単位として段階的に変化させることができる。
【００３９】
（第２実施形態）
図５及び図６は、本発明の第２実施形態を示すもので、第１実施形態における回路構成を応用した５ビット入力直列抵抗型Ｄ／Ａ変換器の回路構成を示すものである。
５ビット入力直列抵抗型Ｄ／Ａ変換器（以下、Ｄ／Ａ変換器と略す）２１は、デコード手段としてのデコーダ２２と、デコーダ２３と、ＮＯＴゲート２４ａ〜２４ｄと、短絡用スイッチング素子としてのｐＭＯＳトランジスタ２５ａ〜２５ｄおよびｎＭＯＳトランジスタ２６ａ〜２６ｄと、電源−ＧＮＤ間に直列に接続された複数の抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄと、ＮＯＴゲート３０ａ〜３０ｈと、アナログスイッチ３１ａ〜３１ｈとから構成されている。
【００４０】
尚、分圧電位変化手段３２ａは、電源側に配置されているｐＭＯＳトランジスタ２５ａ〜２５ｄによって構成されており、分圧電位変化手段３２ｂは、グランド側に配置されているｎＭＯＳトランジスタ２６ａ〜２６ｄによって構成されている。また、部分Ｄ／Ａ変換部３３は、ＮＯＴゲート３０ａ〜３０ｈ，アナログスイッチ３１ａ〜３１ｈおよび抵抗素子２８ａ〜２８ｈから構成されている。
【００４１】
デコーダ２２は、５ビット（ｎビット）のうち上位３ビット（ｍビット）のディジタルデータＩＮ５〜ＩＮ３を８つの出力端子Ｄ８〜Ｄ１に正論理で選択的に出力するようになっている。
【００４２】
デコーダ２３は、下位２ビットのディジタルデータＩＮ２，ＩＮ１をデコードした結果をそれぞれ４つの出力端子Ｄ４〜Ｄ１を介してＮＯＴゲート２４ｄ〜２４ａ及びｎＭＯＳトランジスタ２６ｄ〜２６ａのゲートに正論理で選択的に出力するようになっている。このとき、ディジタルデータＩＮ５がＭＳＢであり、ＩＮ１がＬＳＢとなる。
【００４３】
一方、抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄは、電源−ＧＮＤ間（電源母線間）に抵抗素子２７ｄ，・・，２７ａ，２８ｈ，・・，２８ａ，２９ａ，・・，２９ｄの順で直列に接続されている。抵抗素子２７ａ〜２７ｄ及び抵抗素子２９ａ〜２９ｄは同じ値に設計されており、また、抵抗素子２８ａ〜２８ｈは同じ抵抗値Ｒに設計されている。抵抗素子２７ａ〜２７ｄ，２９ａ〜２９ｄのそれぞれの抵抗値は抵抗素子２８ａ〜２８ｈの夫々の１／４、すなわち、Ｒ／４に設定されている。
【００４４】
ＮＯＴゲート２４ａ〜２４ｄは、デコーダ２３により選択出力された論理を反転してそれぞれｐＭＯＳトランジスタ２５ａ〜２５ｄのゲートに出力するようになっている。
【００４５】
ｐＭＯＳトランジスタ２５ｄ〜２５ａのドレインは、何れも抵抗素子２７ａ及び２８ｈの共通接続点に接続されており、各トランジスタ２５ｄ〜２５ａのソースは、電源，抵抗素子２７ｄ及び２７ｃの共通接続点，抵抗素子２７ｃ及び２７ｂの共通接続点，抵抗素子２７ｂ及び２７ａの共通接続点に夫々接続されている。一方、ｎＭＯＳトランジスタ２６ａ〜２６ｄのソースは、何れもグランドに接続されており、各トランジスタ２６ａ〜２６ｄのドレインは、抵抗素子２８ａ及び２９ａ，抵抗素子２９ａ及び２９ｂ，抵抗素子２９ｂ及び２９ｃ，抵抗素子２９ｃ及び２９ｄの各共通接続点に夫々接続されている。
【００４６】
デコーダ２２の出力端子Ｄ１〜Ｄ８は、それぞれ図５に示すように直接またはＮＯＴゲート３０ａ〜３０ｈを介してアナログスイッチ３１ａ〜３１ｈの制御端子に接続されている。
【００４７】
各抵抗素子２８ａ〜２８ｈのグランド側における分圧点Ｔ１０１〜Ｔ１０８は、アナログスイッチ３１ａ〜３１ｈを介してＤ／Ａ変換器２１の出力端子ＯＵＴに接続されている。そして、デコーダ２２のデコード出力によってアナログスイッチ３１ａ〜３１ｈの何れかが選択されると、分圧点Ｔ１０１〜Ｔ１０８の何れかの電位が出力端子ＯＵＴに出力される。
【００４８】
したがって、部分Ｄ／Ａ変換部３３は、デコーダ２２の出力に基づいて、抵抗回路３４による分圧電位を８段階で出力端子ＯＵＴに出力するようになっている。尚、アナログスイッチ３１ａ〜３１ｈは、それぞれｐＭＯＳトランジスタ及びｎＭＯＳトランジスタにより構成されている。
【００４９】
以下、上述構成の作用につき、図６をも参照して説明する。
図６は、ディジタルデータＩＮ５〜ＩＮ１の値に応じた出力端子ＯＵＴにおける電位の変化を示している。ディジタルデータＩＮ２〜ＩＮ１がデコーダ２３における入力端子Ｂ〜Ａに与えられると、その出力端子Ｄ１〜Ｄ４のいずれかの信号レベルが「Ｈ」、その他の信号レベルが「Ｌ」となる。したがって、ｐＭＯＳトランジスタ２５ａ〜２５ｄとｎＭＯＳトランジスタ２６ａ〜２６ｄとの符号の添え字（ａ〜ｄ）の同じものが対でオン状態となり、その他のＭＯＳトランジスタはオフ状態となる。図６には、このときのオン状態となるＭＯＳトランジスタと出力端子ＯＵＴの電位との対応をも示している。
【００５０】
この第２実施形態においても、ディジタルデータＩＮ５〜ＩＮ１の各ビットが全て「Ｌ」である状態（０００００Ｂ）から徐々にインクリメントされ、全て「Ｈ」となる状態（１１１１１Ｂ）に向けて遷移する場合について説明する。
【００５１】
ディジタルデータＩＮ２，ＩＮ１が、何れも「Ｌ」であれば、デコーダ２３の出力端子Ｄ１が「Ｈ」となり、ＭＯＳトランジスタ２５ａ，２６ａがオン状態となる。また、ディジタルデータＩＮ５〜ＩＮ３が何れも「Ｌ」であれば、デコーダ２２の出力端子Ｄ１が「Ｈ」となり、アナログスイッチ３１ａがオン状態となる。
【００５２】
このとき、電源−ＧＮＤ間の抵抗素子の抵抗値の合計は、（抵抗素子２７ｄ〜２７ｂの合計抵抗値３Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＝８．７５Ｒとなる。アナログスイッチ３１ａを介して出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×０Ｒ／８．７５Ｒ＝０［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５３】
そして、ディジタルデータＩＮ２，ＩＮ１の値がインクリメントされ、デコーダ２３の入力端子Ｂ，Ａに対してそれぞれ「Ｌ」，「Ｈ」として与えられると、デコーダ２３の出力端子Ｄ２が「Ｈ」となり、ＭＯＳトランジスタ２５ｂ，２６ｂがオン状態、その他がオフ状態となる。このとき、電源−ＧＮＤ間の抵抗の抵抗値の合計は、（抵抗素子２７ｄ，２７ｃの合計抵抗値２Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＋（抵抗素子２９ａの抵抗値Ｒ／４）＝８．７５Ｒとなり、ディジタルデータＩＮ５〜ＩＮ１が全て「Ｌ」のときと一致する。このとき、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａの抵抗値Ｒ／４）／８．７５Ｒ＝ＶＤＤ×１／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５４】
ディジタルデータＩＮ２，ＩＮ１の値がさらにインクリメントされ、デコーダ２３の入力端子Ｂ，Ａに対してそれぞれ「Ｈ」，「Ｌ」として入力されると、デコーダ２３の出力端子Ｄ３が「Ｈ」となり、ＭＯＳトランジスタ２５ｃ，２６ｃがオン状態、その他がオフ状態となる。このとき、電源−ＧＮＤ間の抵抗の抵抗値の合計は、（抵抗素子２７ｄの抵抗値Ｒ／４）＋（抵抗素子２８ｈ〜２８ａの合計抵抗値８Ｒ）＋（抵抗素子２９ａ，２９ｂの合計抵抗値２Ｒ／４）＝８．７５Ｒとなり、前述と同様に一致する。このとき、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａ，２９ｂの合計抵抗値２Ｒ／４）／８．７５Ｒ＝ＶＤＤ×２／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５５】
同様に、ディジタルデータＩＮ２，ＩＮ１の値がインクリメントされ、それぞれ「Ｈ」，「Ｈ」として入力されたときにも、ＭＯＳトランジスタ２５ｄ，２６ｄがオン状態となり、電源−ＧＮＤ間の抵抗の抵抗値の合計は８．７５Ｒとなり、出力端子ＯＵＴに出力される分圧点Ｔ１０１の電位は、ＶＤＤ×（抵抗素子２９ａ，２９ｂ，２９ｃの合計抵抗値３Ｒ／４）／８．７５Ｒ＝ＶＤＤ×３／３５［Ｖ］となる（図６，分圧点Ｔ１０１の欄参照）。
【００５６】
さらに、ディジタルデータＩＮ５〜ＩＮ１がインクリメントされ、ディジタルデータＩＮ５〜ＩＮ１が、「Ｌ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」として、デコーダ２２及び２３の入力端子にそれぞれ入力されると、デコーダ２２の出力端子Ｄ２が「Ｈ」となり、これに伴いアナログスイッチ３１ｂがオン状態となり、アナログスイッチ３１ａがオフ状態となる。また、上述と同様にＭＯＳトランジスタ２５ａ，２６ａがオン状態となる。このとき、同様に電源−ＧＮＤ間の抵抗の抵抗値の合計は８．７５Ｒとなる。アナログスイッチ３１ｂがオン状態となるので、出力端子ＯＵＴの電位は分圧点Ｔ１０２の電位に略等しくなり、ＶＤＤ×（抵抗素子２８ａの抵抗値Ｒ）／８．７５Ｒ＝ＶＤＤ×４／３５［Ｖ］となる（図６，分圧点Ｔ１０２の欄参照）。
【００５７】
このように、Ｄ／Ａ変換器２１に対して与えられるディジタルデータＩＮ５〜ＩＮ１が順次インクリメントされると、ＭＯＳトランジスタ２５ａ〜２５ｄ，２６ａ〜２６ｄのオン状態となる素子が変化して、電源−ＧＮＤ間の抵抗値は常に８．７５Ｒになると共に、分圧点の電位はＶＤＤ／３５［Ｖ］ずつ線形的に変化する。
【００５８】
また、デコーダ２２に与えられるディジタルデータＩＮ５〜ＩＮ３の値が順に増加すると、アナログスイッチ３１ａ，・・，３１ｈの順で導通する素子が遷移し、これに伴い出力端子ＯＵＴに導通する分圧点が分圧点Ｔ１０１，・・，Ｔ１０８の順に遷移する。このとき、デコーダ２３への入力データ（下位２ビット）が変化しなければ、抵抗素子２８ａ〜２８ｇの各抵抗値Ｒ単位で分圧点−ＧＮＤ間の抵抗値が段階的に増すことになり、出力電圧はＶＤＤ×４／３５［Ｖ］ずつ増すことになる。
【００５９】
まとめると、部分Ｄ／Ａ変換部３３は、５ビットデータの上位３ビット（ＩＮ５〜ＩＮ３）に基づき抵抗値がＲである８個の抵抗素子２８ｈ〜２８ａによって分圧点Ｔ１０１〜Ｔ１０８における分圧電位を出力端子ＯＵＴに出力する。また、分圧電位変化手段３２ａ，３２ｂは、下位２ビットの入力データ（ＩＮ２，ＩＮ１）に応じて、抵抗値がＲ／４である夫々４個の抵抗素子２７ａ〜２７ｄ，２９ａ〜２９ｄにより分圧電位を変化させる。
【００６０】
即ち、入力データがインクリメントされると、グランド側の分圧電位変化手段３２ｂが短絡させる抵抗素子数を４個から１個まで変化させると同時に電源側の分圧電位変化手段３２ａが短絡させる抵抗素子数を１個から４個まで変化させている。その結果、抵抗２７ａ〜２７ｄ，２９ａ〜２９ｄのうち、抵抗回路３４に実質的に接続されている素子数は常に「３」となり、分圧電位を定める抵抗値はＲ／４ずつ増加する。したがって、分圧電位を抵抗値Ｒ／４に応じて段階的に変化させることになる。
【００６１】
すなわち、ディジタルデータＩＮ５〜ＩＮ１の値が順にインクリメントされると、０［Ｖ］からＶＤＤ×３１／３５［Ｖ］までＶＤＤ×１／３５［Ｖ］単位の線形出力が得られることになる（図６参照）。
【００６２】
＜Ｄ／Ａ変換器２１の構成に要するＭＯＳトランジスタの個数＞
次に、Ｄ／Ａ変換器２１の構成に要するＭＯＳトランジスタの個数の算出結果を説明する。尚、上述と同様にデコーダ２２，２３を正論理で構成した際の個数の計算結果を示す。Ｄ／Ａ変換器２１に要するＭＯＳトランジスタの個数は、
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で、総合計１４６個となる。
【００６３】
このような第２実施形態によれば、線形出力を得られる構成において、この構成に要するＭＯＳトランジスタは総合計１４６個となるため、Ｄ／Ａ変換器２１全体でさらに大幅に素子数を減少させることができる。これにより、第１実施形態の構成よりもさらに回路面積を縮小することができる。
【００６４】
５ビット入力のＤ／Ａ変換器２１に対して、３ビット入力，２ビット入力のデコーダ２２，２３を使用しているので、素子の削減効率を最大にすることができる。
【００６５】
電源−ＧＮＤ間の中央電位付近のアナログスイッチ３１ａ〜３１ｈをｐＭＯＳトランジスタ及びｎＭＯＳトランジスタから構成しているので、出力電圧の低下を確実に防止でき、また、低電圧電源を用いた場合でも安定して動作させることができる。
【００６６】
さらに、抵抗素子２７ａ〜２７ｄ，２８ａ〜２８ｈ，２９ａ〜２９ｄによる抵抗素子数も１６個で済むため素子数を減少させることができる。
【００６７】
（他の実施形態）
上述実施形態においては、５ビット入力のＤ／Ａ変換器に適用したが、５ビット以外のＤ／Ａ変換器にも適用できる。この場合、第２実施形態のデコーダ２２に対応するデコード手段としては、ｎが偶数であればｎ／２ビット入力のデコーダを使用し、ｎが奇数であれば（ｎ−１）／２ビット入力または（ｎ＋１）／２ビット入力のデコーダを使用することが望ましい。これにより、素子の削減効率を最大にすることができる。
【００６８】
上述実施形態においては、部分Ｄ／Ａ変換部１０，３３における分圧用スイッチング素子としてアナログスイッチを用いて構成したが、ＭＯＳトランジスタで構成しても良い。
【００６９】
上述第２実施形態においては、２つのデコーダ２２，２３を用いて構成したが、特にデコーダ２３に相当するデコーダを２つ以上に分けて構成してもよい。例えば、７ビット入力のＤ／Ａ変換器を構成する場合、図５の構成に対して３ビット入力のデコーダ２２をそのまま採用し、デコーダ２３に４ビット入力のデコーダを採用する場合も考えられる。このとき、デコーダ２３に相当するものとして、２つの２ビット入力のデコーダを採用し、分圧電位変化手段３２ａ，３２ｂに相当する部分を２つの２ビット入力のデコーダに対応する形態で電源側およびグランド側にそれぞれ付加し、抵抗回路３４に相当する抵抗素子数，抵抗値を選定することで、７ビット入力のＤ／Ａ変換器を構成してもよい。これにより、さらに素子数を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す電気的構成図
【図２】出力端子における電位と分圧点との関係を示す図
【図３】（ａ）一般的なデコーダの電気的構成図、（ｂ）一般的なＮＡＮＤ回路の電気的構成図
【図４】動作原理を説明するための電気的構成図
【図５】本発明の第２実施形態を示す図１相当図
【図６】図２相当図
【符号の説明】
１はＤ／Ａ変換器、２はデコーダ（デコード手段）、４ａ〜４ｐはアナログスイッチ（分圧用スイッチング素子）、５はｐＭＯＳトランジスタ（短絡用スイッチング素子）、６はｎＭＯＳトランジスタ（短絡用スイッチング素子）、７は抵抗素子、８ａ〜８ｑは抵抗素子、９は抵抗素子、１０は部分Ｄ／Ａ変換部、１１は分圧電位変化手段、１２は抵抗回路、２１はＤ／Ａ変換器、２２はデコーダ（デコード手段）、２３はデコーダ、２５ａ〜２５ｄはｐＭＯＳトランジスタ（短絡用スイッチング素子）、２６ａ〜２６ｄはｎＭＯＳトランジスタ（短絡用スイッチング素子）、２７ａ〜２７ｄは抵抗素子、２８ａ〜２８ｈは抵抗素子、２９ａ〜２９ｄは抵抗素子、３１ａ〜３１ｈはアナログスイッチ（分圧用スイッチング素子）、３２ａは分圧電位変化手段、３２ｂは分圧電位変化手段、３３は部分Ｄ／Ａ変換部、３４は抵抗回路、ＯＵＴは出力端子である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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