(57)【特許請求の範囲】
【請求項１】
任意アクセス可能な磁気的メモリ（ＮＲＡＭ）であって、メモリセルフィールド（１１）と、ワード線路（３）に配属されたアドレシング回路と、センス線路（４）に配属された評価回路とを有し、
前記メモリセルフィールドは、ワード線路（３）とセンス線路（４）との交点にマトリクス状に配置された多数のメモリセル（１）から成り、
前記メモリセルの論理的データ内容は磁気的状態によって定められ
前記アドレシング回路によって、データ内容を読み出すべき選択された１つまたは複数のメモリセル（１）のワード線路（３）には読み出し電圧（Ｖ）が印加され、
前記評価回路によって、選択された単数もしくは複数のメモリセルのデータ内容に相応する信号が検出もしくは評価される
そういった形式の磁気的メモリにおいて、
前記評価回路は比較回路（１６）を有し、
該比較回路によって、基準素子から送出された基準信号（Ｖｒ）が読み出すべき単数もしくは複数のメモリセルのセンス信号（Ｖｓ）と比較され、かつ
アースとワード線路（３）およびセンス線路（４）との間に個別にスイッチ（１４）が設けられており、該スイッチによって信号検出に必要ないワード線路（３）およびセンス線路（４）が個別にアースと接続されるようにすることができる
ことを特徴とする磁気的メモリ。
【請求項２】
選択された単数もしくは複数のメモリセルおよび基準セルは少なくとも片側で仮想的に接地されている
請求項１記載の磁気的メモリ。
【請求項３】
比較回路（１６）は、センス信号（Ｖｓ）と基準信号（Ｖｒ）との差信号を送出する
請求項１または２記載の磁気的メモリ。
【請求項４】
基準素子の電気的ないし磁気的特性は単数もしくは複数のメモリセル（１）の電気的ないし磁気的特性に適合している
請求項１から３までのいずれか１項記載の磁気的メモリ。
【請求項５】
基準素子（１７）はメモリセルフィールド（１１）外に配置されておりかつ該基準素子の電気的ないし磁気的特性は可変調整可能である
請求項１から４までのいずれか１項記載の磁気的メモリ。
【請求項６】
基準素子（１７）は基準増幅回路（１８）と接続されている請求項１から５までのいずれか１項記載の磁気的メモリ。
【請求項７】
メモリセルフィールドは複数の異なるセル領域（１９）に分割されており、
該セル領域は近似的に同じ電気的ないし磁気的特性を有する関連のメモリセルから成り、
各セル領域に整合された基準信号または固有の基準素子が配属されている
請求項１から６までのいずれか１項記載の磁気的メモリ。
【請求項８】
基準素子はメモリセルフィールドの、基準セルとして用いられるメモリセル（１）によって構成されている
請求項１から４までのいずれか１項記載の磁気的メモリ。
【請求項９】
基準セル（１Ｒ）の信号は、センス線路（４）を介して基準増幅回路（１８）と接続されている
請求項８記載の磁気的メモリ。
【請求項１０】
メモリセルフィールドのメモリセルによって構成された基準素子（１Ｒ）は、読み出すべき単数もしくは複数のメモリセル（１Ａ）に隣接するワード線路（３）および／またはセンス線路（４）に接続している
請求項８または９記載の磁気的メモリ。
【請求項１１】
基準セル（１Ｒ）のワード線路（３）は基準増幅回路（１８）と接続されている
請求項８または９記載の磁気的メモリ。
【請求項１２】
読み出すべきメモリセル（１Ａ）に隣接して配置された複数の基準セルが設けられている
請求項１１記載の磁気的メモリ。
【請求項１３】
基準セルは、基準増幅回路（１８）と共通に接続されている
請求項１２記載の磁気的メモリ。
【請求項１４】
基準セルには、読み出すべきメモリセルと同様に別の電圧レベルを印加可能である
請求項１２または１３記載の磁気的メモリ。
【請求項１５】
比較回路（１６）は差動増幅器（１６Ａ）によって構成されており、
該差動増幅器には抵抗（１６Ｂ）が配属されており、
該抵抗の一方の端部は、差動増幅器の一方の入力側と、他方の端部は差動増幅器の出力側と接続されており、かつ
前記差動増幅器の両入力側には複数の抵抗が前置接続されている
請求項１から１４までのいずれか１項記載の磁気的メモリ。
【請求項１６】
比較回路（１６）には一方では、基準素子（１７）または基準セル（１Ｒ）の信号を基準信号（Ｖｒ）に調製するための基準増幅回路（１８）が前置接続されており、他方ではセンス線路増幅回路（１２）が前置接続されており、
該センス線路増幅回路は読み出すべきメモリセル（１Ａ）の信号をセンス信号（Ｖｓ）に生成する
請求項１から１５までのいずれか１項記載の磁気的メモリ。
【請求項１７】
任意アクセス可能な磁気的メモリ（ＭＲＡＭ）の読み出し方法であって、
該磁気的メモリは、メモリセルフィールド（１１）と、ワード線路（３）に配属されたアドレシング回路と、センス線路（４）に配属された評価回路とを有し、
前記メモリセルフィールドは、ワード線路（３）とセンス線路（４）との交点にマトリクス状に配置された多数のメモリセル（１）から成り、
前記メモリセルの論理的データ内容は磁気的状態によって定められ、
前記アドレシング回路によって、データ内容を読み出すべき選択された１つまたは複数のメモリセル（１）のワード線路（３）には読み出し電圧（Ｖ）が印加され、
前記評価回路によって、選択されたメモリセルのデータ内容に相応する信号が検出もしくは評価される
そういう形式の磁気的メモリの読み出し方法において、
前記メモリセルフィールド（１１）の内部または外部に基準素子（１７）が設けられており、該基準素子の電気的および磁気的な特性はメモリセル（１）の電気的および磁気的な特性と一致しており、
前記基準素子から送出された基準信号（Ｖｒ）を読み出すべき単数もしくは複数のメモリセルのセンス信号（Ｖｓ）と比較し、かつ
前記基準素子に、読み出すべきメモリセルに対するセンサ信号の電圧レベルとは異なっている電圧レベルを印加する
ことを特徴とする読み出し方法。
【請求項１８】
基準素子の基準信号（Ｖｒ）を記憶し、かつ
メモリセルのメモリ内容のさらなる検出の際に、比較のために記憶された基準信号を読み出すべきメモリセルのセンス信号と比較する
請求項１７記載の方法。
【請求項１９】
読み出すべき単数もしくは複数のメモリセルに隣接して配置された複数の基準素子の信号を評価する
請求項１７または１８記載の方法。
【請求項２０】
複数の基準素子の信号を共通に基準増幅回路（１８）によって評価する
請求項１９記載の方法。
【請求項２１】
基準素子は、磁気基準層、トンネルバリアおよび情報担体層の層シーケンス、または磁気基準層、分離層、情報担体層および分離層の層シーケンス、およびそれら構成の繰り返しから成り、
メモリセルとして構成された該単数もしくは複数の基準素子の磁気基準層の磁化方向を、基準信号（Ｖｒ）とセンス信号（Ｖｓ）との比較の間に、単数もしくは複数の情報担体層の単数もしくは複数の磁化方向に対して垂直に配向する
請求項１７から２０までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、任意アクセス可能な磁気的メモリであって、メモリセルフィールドと、ワード線路に配属されたアドレシング回路と、センス線路に配属された評価回路とを有し、
前記メモリセルフィールドは、ワード線路とセンス線路との交点にマトリクス状に配置された多数のメモリセルからなり、
前記メモリセルの論理的データ内容は磁気的状態によって定められ
前記アドレシング回路によって、データ内容を読み出すべき選択された１つまたは複数のメモリセルのワード線路には読み出し電圧が印加され、
前記評価回路によって、選択されたメモリセルのデータ内容に相応する信号が検出され、評価される形式の磁気的メモリに関する。
【０００２】
【従来の技術】
このようなマトリクス編成の磁気的メモリ（ＭＲＡＭ）では、データ情報が磁化方向の形態で、ワード線路とセンス線路との交点に配置された磁気的メモリセルの情報担体層に含まれる。メモリセルを読み出すために、センス線路またはワード線路（以下、常にワード線路とする）に読み出し電圧が印加され、ワード線路またはセンス線路を介して、メモリ状態を反映するメモリセルのインピーダンスによって変化する信号が、配属されたワード線路増幅回路またはセンス線路増幅回路によって評価される。
【０００３】
メモリセルのインピーダンスにおける、情報内容（“１”または“０”）による相対差（抵抗変化率）はここでは典型的には２０％である。これは比較的小さな値である。さらに、他のすべてのメモリセルが読み出すべきメモリセルに対して並列路を形成し、従って大きな寄生インピーダンスを形成しているので、インピーダンス差の検出がますます困難になる。この寄生インピーダンスは、読み出すべきメモリセルのインピーダンス差の作用をすでにワード線路当たり約１００素子ある場合にほとんど減衰してしまう。そしてこのようにしてセンス線路を介して取り出され、後から評価回路により分析される信号（センス信号）に不利に作用する。
【０００４】
製造に起因して磁気的メモリの場合は、メモリセルの固有インピーダンスの変動がチャージ、ウェハ、および個々の磁気的メモリのメモリセルフィールド内に発生する。そのため、固有インピーダンスの測定を読み出すべきメモリセルのメモリ状態の検出には使用できない。
【０００５】
これまで公知の、メモリセルのメモリ内容を検出する手段は次のとおりである：所属のワード線路およびセンス線路を作動し、読み出し電圧をメモリセルに印加し、メモリセルの信号を評価することにより、メモリセルを読み出す。このようにして得られた測定信号は、例えば容量的に中間記憶される。これに基づいて、メモリセルを新たに既知の値（“１”または“０”）により書き込み、再び読み出す。そして新たな測定信号を中間記憶された測定信号と比較し、これにより実際のメモリ状態を検出する。ここでの欠点は明らかに、この手段が複数のステップにわたることである。
【０００６】
別の公知の手段では、メモリセル内にある磁気基準層が使用される。ここでも、永久的磁気基準層と可変的磁気基準層とを区別することができる。永久的磁気基準層には、上に述べた固有インピーダンスの変動という同じ問題が発生するから、ここでは詳細には考慮しない。磁気的配向において、可変的磁気基準層はメモリセルを読み出すため、ワード線またはセンス線路を通る電流によって所定の方向で磁気的に配向することができる（基準方向）。配向の方向変化、およびひいては固有インピーダンスの変化がこの場合、固有インピーダンス値の代わりに評価される。情報担体層の磁化方向（これは情報内容と等価である）はここでも得ることができ、比較的軟磁性の基準層が反転磁化される。基準層が強磁性層であり、情報担体層が切り替えられるメモリも使用できる。
【０００７】
これまで公知のすべての方法およびメモリは、メモリセルの情報の読み出しが順次連続する過程によって行われるという欠点がある。このためにかかる時間コストが大きい。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、順次連続する過程または方法に起因する情報の再書き込みによる時間損失が発生せず、メモリセルの固有インピーダンスが製造に起因して変動してしまうことがデータ処理に影響を与えないような磁気的メモリを提供することである。
【０００９】
【課題を解決するための手段】
この課題は冒頭に述べた磁気的メモリにおいて、評価回路は比較回路を有し、
該比較回路によって、基準素子から送出された基準信号が読み出すべきメモリセルのセンス信号と比較され、かつアースとワード線路およびセンス線路との間に個別にスイッチが設けられており、該スイッチによって信号検出に必要ないワード線路およびセンス線路が個別にアースと接続されるように構成して解決される。
本発明では、評価回路が比較回路を有し、この比較回路によって基準素子から送出された基準信号が選択されたメモリセルのセンス信号と比較される。
本発明では、読み出し過程が、ウェハまたはチャージの固有インピーダンスの変動による影響を、メモリチップに構成された基準素子を設けることにより受けなくなるようにすることが提案される。このことにより、メモリセルの情報を読み出すことができ、その際に固有インピーダンスの大きな変動が影響を及ぼすことがない。
更に本発明では、信号検出に必要ないワード線路およびセンス線路が個別にアーススイッチによりアースと接続される。これにより、メモリセル全体により形成される多数の寄生素子が格段に低減されるという利点が得られる。
【００１１】
【発明の実施の形態】
本発明による比較において有利には、メモリセルのセンサ信号と基準セルの基準信号により比較回路で差信号を形成することによって行われる。
【００１２】
有利にはここでは比較回路は差動増幅器によって構成され、差動増幅器には抵抗が配属されており、この抵抗の一方の端部は差動増幅器の入力側と、他方の端部は出力側と接続されており、差動増幅器の入力側には抵抗が前置接続されている。
【００１４】
有利には基準素子を次のように構成する。すなわち、電気的ないし磁気的特性がメモリセルの特性に適合し、必要な場合には同じ特性を変化することによりメモリセルの特性に調整する。その際にこれらはメモリセルフィールドの外に配置する。有利には基準素子は基準増幅回路と直接接続される。この基準増幅回路は基準セルの信号を基準信号に処理する。
【００１５】
メモリセルフィールド内にあるメモリセルの磁気的ないし電気的特性が非常に大きく変動する場合、本発明の改善形態では、近似的に同じ電気的ないし磁気的特性を有する関連のメモリセルの複数の異なるセル領域にメモリセルフィールドを分散し、セル領域に固有の基準セルないしは基準信号を割り当て、これにより読み出すべきメモリセルのセンス信号の差信号の信号品質および基準素子の信号品質が悪化しないようにする。
【００１６】
有利には基準素子が読み出すべきメモリセルとできるだけ同じ磁気的ないしは電気的特性を有するようにするため、これをメモリセルフィールド内にあるメモリセルとして構成することができる。従って有利には基準素子のセンス線路は基準増幅回路と接続される。このように任意に選択可能で空間的に可変に構成された基準素子は、有利には読み出すべきメモリ素子の近傍にあるように選択する。
【００１７】
本発明のとくに有利な実施例では、基準素子が同じワード線路および同じセンス線路にない。すなわち、選択されたメモリセルに隣接するワード線路および／またはセンス線路にある。有利にはこの場合、基準素子のワード線路は比較回路と接続することができる。
【００１８】
本発明の別の実施例では、読み出すべきメモリセルに隣接する複数の基準素子が設けられており、これら基準素子の、読み出すべきメモリセルのワード線とは重ならないワード線路は共通に比較回路と接続されている。従って別の実施例において、基準素子のセンス線路に、読み出すべきメモリセルのワード線路同様に、別の電圧レベルを印加することができるようになっている。
【００１９】
有利にはメモリセルフィールドのメモリセルは次のように構成される。すなわち、基板にワード線路が取り付けられ、この上に第１の磁気材料層、磁気的トンネルバリア層および第２の磁気材料層が設けられ、その上にワード線路に交差してセンス線路が取り付けられる。層システムのコンダクタンスは、第１および第２の磁気材料層によって形成される２つの金属電極のフェルミエッジにおけるエネルギーレベル密度に比例する。電極が磁気的であることにより、電流はトンネルバリア層によって２つのスピンチャネルに分解される。ここでこれらチャネルのスピン方向は種々の形式の磁気層の磁化によって配向され、この磁気層は他の部分よりも強磁性である。ここでトンネル電流はそれぞれスピンチャネルの１つで、このスピン方向に対するバリアの両側におけるエネルギーレベル密度に比例する。軟磁性層の磁化方向が強磁性層を基準にして変化すれば、同時に２つのスピンチャネルに対する軟磁性層のエネルギーレベル密度も変化する。その結果、バリアを流れる全体電流も変化する。
【００２０】
同じように有利にはメモリセルは、第１の形式の磁気層、分離層、第２の形式の磁気層、および分離層、そしてこれらの構成の繰り返しという層シーケンスによって構成することができる。この層シーケンスは交差するセンス線路とワード線路との間に配置されている。磁化方向を回転することにより（例えば第１の形式の磁気層を第２の形式の磁気層に対して）、層シーケンスステープルの抵抗が変化する。第１および第２の形式の磁気層の平行磁化と、逆平行な配向との間の抵抗差はビット状態を表すことができる。
【００２１】
本発明の有利な改善形態は従属請求項に記載されている。
【００２２】
以下、本発明を複数の図面に基づいて詳細に説明する。
【００２３】
【実施例】
図１には、メモリセル１を有する磁気的メモリの断面が示されている。基板２にはセンス線路４が取り付けられており、このセンス線路の上にはセンス線路４に対して垂直に配置されたワード線路３が設けられている。ワード線路３とセンス線路４との交点には、磁気材料７の第１の層、トンネルバリア層６，第２の磁気層５の層シーケンスが配置されており、これらはメモリセル１を形成する。２つの磁気層５と７は一方では情報の記憶のために、他方では基準層として用いる。以下、磁気層７は情報担体層であり、磁気層５は基準層であると仮定し、基準層は情報担体層７よりも軟磁性の材料からなる。
【００２４】
メモリセル１を書き込みおよび読み出しするために、相応のワード線路３に電圧が印加され、所属のセンス線路４は少なくとも仮想的にアースされる。ここでメモリセルを読み出すために、基準層５の磁化方向を所期のように変化させ、情報担体層７の磁気的状態を検出することができる。
【００２５】
層システムのコンダクタンスは、第１と第２の磁気材料層（５と７）により形成される２つの金属電極のフェルミエッジにおけるエネルギーレベル密度に比例し、この電極は一方ではワード線路３と、他方ではセンス線路４と接続されている。電極が磁気的であることによって、電流はトンネルバリア層６によって２つのスピンチャネルに分解される。ここでこれらチャネルのスピン方向は、一方の磁気層が他方の磁気層よりも強磁性である異なる形式の磁気層（５または７）の磁化に従って配向される。ここでスピンチャネルのそれぞれ１つのトンネル電流は、このスピン方向に対するバリアの両側におけるエネルギーレベル密度に比例する。軟磁性層が強磁性層を基準にして磁化方向を変化すれば、同時に軟磁性層のエネルギーレベル密度は両方のスピンチャネルに対して変化する。その結果、バリアを流れる全体電流が変化する。
【００２６】
図２は、磁気的メモリセル１の別の構成の横断面を示す。ここではメモリセルは層シーケンスステープルの形態であり、このステープルは、第１の形式の磁気層８、分離層９，第２の形式の磁気層１０，そして再び分離層８，そしてこれら構成の繰り返しによって形成されている。磁気的メモリセル１を形成する層シーケンスステープルは交差するセンサ線路４とワード線路３との間に配置される。ここでワード線路はセンサ線路４に対して垂直に延在する。
【００２７】
図３に示された、マトリクス状の磁気的メモリの概略的ステープル計画図は、ワード線路３（数Ｍ）とセンス線路４（数Ｎ）との交点に配置されたメモリセル１を示す。センス線路４はそれぞれ書き込み電流スイッチ１３Ａを介して書き込み電流源３と、また読み出しスイッチ１２Ｂを介してセンス線路増幅回路１２と接続されている。ワード線路３には、メモリセル１を読み出すために電圧を印加することができる。例えばメモリセル１Ｂ、１Ｃおよび１Ｄにより直接取り囲まされたメモリセル１Ａを読み出すべき場合、ワード線路３Ａに読み出し電圧Ｖが印加され、書き込み電流スイッチ１３Ａが開放され、読み出しスイッチ１２Ｂが閉鎖される。調整された信号電流Ｉｓは、読み出すべきメモリセル１Ａのセンス線路４Ａを介してセンス線路増幅回路１２によって評価される。このセンス線路増幅回路の入力側１２Ｃは仮想的にアースされている。ここで電流電圧変換器１２Ａが信号電流Ｉｓを検知すべき信号ΔＶに変換する変換器として用いられる。この信号電流Ｉｓは、２つの情報状態（１と０）にあるメモリセル１Ａのインピーダンス差ΔＲ／Ｒに基づき情報を表す。ここでの欠点は、別のメモリセル１が読み出すべきメモリセル１Ａに対して平行路を形成することである。入力側１２Ｃが仮想的にアースされておらず、インピーダンスを介して結合されれば、別のメモリセル１の平行路は全体で寄生全体インピーダンスＺｐとなる。これは次式により計算的にシミュレートされる。
【００２８】
【数１】
0003801823.tif 000002
【００２９】
ここでＲは個々のメモリセル１のインピーダンスである。検知すべき信号ΔＶに対してこのことは、１ワード線路当たりわずか数１００の素子数を前提とすれば、個々の絶縁されたメモリセルに対して信号幅が次式に従って少なくとも係数、約１０4だけ低減することを意味する。
【００３０】
【数２】
0003801823.tif 000003
【００３１】
Ｍがさらに大きくなると、セル１Ａを読み出し過程のため再プログラミングするのに必要な電力は次式に従って増大する。
【００３２】
【数３】
0003801823.tif 000004
【００３３】
従ってパルス持続時間が１０ｎｓ、ワード線路が約１００，Ｒ＝１０5Ω、ΔＲ／Ｒ＝２０％、読み出し過程当たりΔＶ＝５０ｍＶであれば、約５ｎＪがメモリセルで散逸することとなる。このことは大規模な適用に対しては高すぎる値である。
【００３４】
読み出すべきメモリセル１Ａのセンス線路４Ａを仮想的にアースし、不必要なセンス線４をすべてアーススイッチを介してアースすることにより、寄生インピーダンス網を形成し、従って寄生全体インピーダンスを形成する素子の数を格段に低減することができる。ＥLESEはこの場合、Ｍにだけ比例し、Ｍ3には比例しない。
【００３５】
図４には、不必要なセンス線路４をアーススイッチ１４を介して接地した際の、寄生ネットワークの概略的回路図が簡単に示されている。センス線路４Ａのアーススイッチ１４Ａは開放されている。並列回路および直列回路から生じる寄生ネットワーク２２と２３はここでは次のように組成される。ネットワーク２２は、ワード線路３Ａ（２つの素子が図示されている）の（Ｍ−１）個のメモリセルインピーダンスの並列回路からなる。全体のネットワークは（Ｎ−１）倍で発生する。ここでサブネットワーク２４はそれぞれ（Ｍ−１）個のメモリセルインピーダンスの並列回路からなる（２つの素子が図示されている）。センス線路増幅回路１２に対する入力側は仮想的に接地されている。従って出力信号ΔＶは実質的に電流電圧変換器１２ＡのインピーダンスＲUと、読み出すべきメモリセル１ＡのインピーダンスＲSおよびその変化ΔＲSにより、次式に従って決められる。
【００３６】
【数４】
0003801823.tif 000005
【００３７】
磁気的メモリの製造プロセスに起因する、メモリセルの固有インピーダンスＲSの変動により、インピーダンスの絶対値検出を読み出すべきメモリセル１Ａのメモリ状態の検出に使用することはできない。
【００３８】
読み出すべきメモリセル１Ａのメモリ状態を検出する方法は、次の方法ステップとすることができる。ワード線路３Ａに読み出し電圧Ｖを印加することにより、読み出すべきメモリセル１Ａのインピーダンスを測定し、結果を中間記憶し、メモリセル１Ａを所定のメモリ状態に再プログラミングし、メモリセル１Ａの新たなインピーダンス測定により得られた結果を先行する結果と比較し、データ状態を検出する。しかしこの方法の欠点は、情報を読み出しの後に再度新たに書き込まなければならないことであり、読み出し過程は個々の順次処理すべきステップに分解される。情報の新たな書き込みは、メモリセルがいわゆるハード／ソフト系からなる場合には必要ない。強磁性／軟磁性系とは、使用される磁気基準層が磁気的に情報担体層よりも軟磁性である系を言う。この場合、磁気基準層の磁化方向が変化するので新たな書き込みが必要ない。
【００３９】
図５には、磁気的メモリの概略的回路図が示されている。このメモリは、メモリセルフィールド１１の外にある付加的な基準素子１７，所属の基準増幅回路１８，および比較回路１６を有し、比較回路は基準増幅回路１８の信号とセンス線路増幅回路１２の信号とを相互に比較する。基準素子１７の電気的ないし磁気的特性はメモリセル１の電気的ないし磁気的特性に適合されている。このことは、基準素子自体の変化（例えば素子の面積）または所属の抵抗ネットワークの適合または基準増幅回路１８のインピーダンス１８Ａの適合により行われる。読み出し過程に対し、読み出すべきメモリセル１Ａにはワード線路３Ａを介して読み出し電圧Ｖが印加される。調整された信号電流はセンス線路４Ａを介して取り出され、センス線路増幅回路１２により評価される。このようにして得られたセンス信号Ｖｓは基準増幅回路１８の基準信号Ｖｒと比較回路１６によって比較される。比較回路はＶｓとＶｒの差信号、以下測定信号Ｖｍと称する、を送出する。この回路の基本的考えは、メモリセル１の入力特性を、そのセンス信号Ｖｓと、メモリセルの電気的ないし磁気的特性に相応する信号との差形成によって比較回路１６による評価の際に除去することである。これによりメモリセルの磁化状態だけがインピーダンス測定の結果を定めるようになる。このことにより理想的な場合には、メモリセルの固有インピーダンスが製造に起因してチャージ毎に変動する、それどころかウェハのメモリ毎に変動するという障害となる影響が除去される。
【００４０】
図６には本発明の別の実施例が示されている。類似のインピーダンス特性を有するメモリセルが１つのセル領域１９にまとめられる。このセル領域には固有の読み出し電圧Ｖｉが配属される。またはセンス線路増幅回路１２のインピーダンス１２Ａおよび・または基準増幅回路１８に配属されたインピーダンス１８Ａが適合される。または基準素子１７に種々の電圧Ｖｇが印加される。これにより測定信号Ｖｍには、メモリセル１の電気的ないしは磁気的特性の障害となる影響が近似的になくなる。有利にはこのために、所属の基準素子１７を備えた基準増幅回路１８が複数設けられる。セル領域１９の定義と、基準特性の調整を行うために、磁気的メモリを測定しなければならない。磁気的メモリの打ち勝つべきばらつきはここでは限界にまで低減される。
【００４１】
図７は本発明の別の変形実施例を示す。ここでは基準素子がメモリセルフィールド１１内に配置された基準セル１Ｒによって構成されている。基準セル１Ｒはここでは有利には、読み出すべきメモリセル１Ａに隣接するメモリセルによって構成される。この基準セルの信号はセンス線路４Ｂを介して基準増幅回路１８に供給される。基準セル１Ｒには読み出すべきメモリセル１Ａのワード線路３Ａによって読み出し電圧Ｖが印加される。この場合信号ＶｓおよびＶｒの比較測定の際、読み出すべきメモリセル１Ａおよび基準セル１Ｒがメモリ状態をとっているとき、比較回路１６の出力信号Ｖｍは零であるという問題が、すなわち電圧Ｖｍはメモリセル１Ａのメモリ状態に一義的に対応付けることができないという問題が生じる。そこで図８に示されているように、読み出すべきメモリセルの同じワード線にはもはやない基準セルＩＲの信号がワード線３Ｂを介して基準増幅器回路１８に供給される。メモリセル１Ｅはここでは基準セル１Ｒに対して等価のセルである。メモリ状態を検出するために、基準セル１Ｒが配置されたセンス線路４Ｂと読み出すべきメモリセル１Ａのワード線路３Ａとに読み出し電圧Ｖが印加される。
【００４２】
図９は、集積構成された基準素子１Ｒを有する磁気的メモリの概略的回路図を示す。メモリセル１Ｄ，１Ｂ，１Ｒはここでは読み出すべきメモリセル１Ａに直接隣接している。測定検出に関与しないすべてのセンス線路およびワード線路４，３は閉じたアーススイッチ１４を介して接地されている（１４Ａから１４Ｄは開放している）。ワード線路３Ａとセンス線路４Ｂには読み出し電圧Ｖが印加される。読み出すべきメモリセル１Ａの信号はセンス線路４Ａを介して、読み出しスイッチ１２Ｂを介して接続されたセンス線路増幅回路１２に導かれる。センス線路増幅回路は出力側にセンス信号Ｖｓを生成する。基準セル１Ｒの信号はワード線路３Ｂと基準スイッチ１８Ｂを介して基準増幅回路１８に導かれ、基準信号Ｖｒが生成される。比較回路１６は２つの信号ＶｒとＶｓを処理して、測定信号Ｖｍを出力する。
【００４３】
読み出すべきメモリセル１Ａのセンス線路４Ａにあるメモリセル１Ｂは両側で、基準増幅回路１８とセンス線路増幅回路１２の入力側によって仮想的に接地されており、従って基準素子１Ｒの信号に対して不利に作用しない。メモリセル１Ｄは両側でワード線路３Ａとセンス線路４Ｂの書き込み電圧Ｖに接続されており、測定信号Ｖｍに対して不利に作用しない。
【００４４】
図１０は寄生素子の概略的回路図を示す。ここでは不必要なセンス線路４とワード線路３はアーススイッチ１４を介して接地されている。寄生インピーダンス１Ｆは（Ｎ−２）倍の個数（ここでは２つだけが図示されている）ある。また寄生インピーダンス１Ｇは（Ｍ−２）倍の個数ある（ここでは２つだけが図示されている）。これらは並列回路として発生する。すでに述べたように両側で読み出し電圧Ｖと接続されたメモリセル１Ｄは信号に関与しない。同じように両側で基準増幅回路１８とセンス線路増幅回路１２の入力側を介して仮想接地されたメモリセル１Ｂも関与しない。回路からわかるように、基準信号Ｖｒは専ら基準素子１Ｒのインピーダンスのみに依存する。
【００４５】
磁気的基準層５が関与しない、メモリセルと基準セルの２つの信号を比較する静的測定には次のような欠点がある。すなわち、メモリセルの情報担体層７の磁化方向、すなわちメモリ状態が同じである場合、２つのセルが論理１であるか０であるかを区別することができない。
【００４６】
動的測定では、メモリセルおよび／または基準セルのメモリ内容は測定信号Ｖｍの最初の測定（イニシャル）の後に所定の状態に達するため上書きされる。そして第２の測定で測定信号Ｖｍが検出される（ファイナル）。メモリ状態は次の表によって表すことができる。
【００４７】
【表１】
0003801823.tif 000006
【００４８】
信号変化ΔＶｍを信号評価に利用すれば、正の符号を備えた信号だけが得られ（次の表のＶｍ（ファイナル）とΔＶｍ）、メモリセルおよび／または基準セルの磁化反転の前に符号検出による信号検出を行う必要がなくなる。このことにより読み出し過程が促進される。
【００４９】
【表２】
0003801823.tif 000007
【００５０】
欠点は、メモリ素子の状態検出を順次連続して行わなければならないことである。
【００５１】
上に述べたようにメモリセルと基準セル（基準セルの信号Ｖｒはメモリ内容の検出に必要である）のメモリ状態を検出した後、信号Ｖｒを記憶し、基準セルの既知のメモリ状態を利用することによって、後続の各読み出し過程はこの情報により比較に対して行われる。メモリチップの均一性がこれを許容するなら、基準セルの基準信号Ｖｓとメモリ状態の検出は後続のすべての読み出し過程に対して１回で十分である。このことは高速の静的読み出しに相応する。
【００５２】
メモリセル１Ａと基準セル１Ｒの情報が等しい場合の検出も、磁気基準層５を用いて行うことができ、測定信号Ｖｍを磁化反転の前後で記録する必要がない。
【００５３】
このような動的測定では、基準セル１Ｒの磁気基準層５（磁気的に情報担体層７よりも軟磁性である）は、センス線路信号Ｉｒを基準セル１Ｒのセンス線路４Ｂに流すことにより切り替わる。ここで磁気基準層５の磁化方向は、基準セル１Ｒの情報担体層７の磁化方向に対して垂直であり、センス線路４Ｂを流れるセンス線路電流Ｉｒに対しても垂直に配向される。従って基準セル１Ｒのインピーダンスは基準セル１Ｒに記憶された情報に依存せず、メモリセルの電気的ないし磁気的特性を、基準セルに記憶された情報に依存しないで反映する。またＶｍの符号は読み出すべきメモリセル１Ａの情報内容を一義的に定める。ここでは、情報担体層の磁化方向はセンス線路に対して平行に延在していることが前提である。しかしこれがセンス線路に対して垂直に延在することも考えられる。しかしこの場合は、メモリセルの再プログラミングのために磁気基準層の“切替フィールド”をワード線路によって構成しなければならない。
【００５４】
この手段により、メモリセルをメモリ状態の検出後に再度新たに書き込む必要がない。または所定の状態にもたらす必要がない。このことは大きな時間節約を意味する。
【００５５】
図１１には、基準セル１Ｒのセンス線路４Ｂを通るセンス線路電流Ｉｒが明りょうに示されている。図示の実施例で、基準増幅回路１８は１つだけ設けられており、基準セル１Ｒのそれぞれのワード線路３はアクティブスイッチ２０により基準増幅回路１８と接続される。
【００５６】
図１２は本発明の別の実施例を示す。図示の実施例では、メモリセル１のインピーダンスにおける横勾配が急峻であるのを補償するためにメモリセルフィールド１１内で種々異なる基準セル１Ｈの複数の信号が平均化される。読み出すべきメモリセル１Ａに対して対称かつ隣接して配置された基準セル１Ｈに、センス線路４Ｂおよび４Ｃを介してセンス線路電流スイッチ２１によりセンス線路電流Ｉｒが印加される。これに基づいて基準セル１Ｈの磁気基準層５が中立的な磁化方向にもたらされる。この実施例では４つの基準セル１Ｈの信号がワード線路３Ｂと３Ｃからアクティブスイッチ２０を介して基準増幅回路１８に供給される。基準増幅回路１８はここでは、基準信号Ｖｒが正しいレベルになるよう適合されている。
【図面の簡単な説明】
【図１】交差するセンス線路とワード線路を備えた磁気的メモリの概略的回路図である。
【図２】ＣＰＰ素子の概略的断面図である。
【図３】評価回路の基本構成を備えた磁気的メモリの構造を示す概略図である。
【図４】信号形成に重要な素子の概略的回路図である。
【図５】メモリセルフィールド外に基準素子を備えた評価回路を有する磁気的メモリの概略的回路図である。
【図６】メモリセルフィールド外に基準素子を備えた評価回路を有する磁気的メモリの概略的回路図であり、フィールド内には統合された磁気的メモリセルを有する。
【図７】  メモリセルフィールド内に基準素子を備えた評価回路を有する磁気的メモリの概略的回路図であり、ここではセンス線路を介して基準信号を検出する。
【図８】メモリセルフィールド内に基準素子を備えた評価回路を有する磁気的メモリの概略的回路図であり、ここではワード線路を介して基準信号を検出する。
【図９】ワード線路を介して基準信号を検出する評価回路の基本回路構成と、磁気的メモリの概略的構造を示す図である。
【図１０】基準セル素子を用いた、信号形成に重要な素子の概略的回路図である。
【図１１】メモリセルフィード内に基準素子を備えた評価回路を有する磁気的メモリの概略的回路図であり、ここでは基準信号をスイッチと接続されたワード線路を介して検出する。
【図１２】評価回路と複数の基準素子をメモリフィールド内に有する磁気的メモリの概略的回路図であり、ここではワード線路を介して基準信号を検出する。
【符号の説明】
１  メモリセル
２  基板
３  ワード線路
４  センス線路
５、７  磁気層
６  トンネルバリア層
８  第１の形式の磁気層
９  分離層
１０  第２の形式の磁気層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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