(57)【特許請求の範囲】
【請求項１】
強誘電体メモリセル、及び複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置において、
前記強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、
前記読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、
動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、
該メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、該リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、
メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、
各センスアンプは、初段から最終段までそれぞれ、イネーブル信号出力端子が、次段のセンスアンプのイネーブル信号入力端子に接続され、
前記強誘電体メモリセルの読み出し電位のレベルと、前記リファレンスセルから出力された複数のリファレンスレベルと、を比較し、両者の差である読み出し動作マージンの値に応じた異なる信号を出力する読み出し動作マージン測定回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記読み出し動作マージン測定回路は、テストモードの際に、前記強誘電体メモリセルの電位を１回読み出すと、前記複数のリファレンスレベルとの比較を、連続して行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記読み出し動作マージン測定回路は、前記複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えたことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記読み出し動作マージン測定回路では、出力タイミングの異なった信号出力が得られることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記読み出し動作マージン測定回路では、出力電位の異なった信号出力が得られることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリセル、及び読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置に関し、特に、強誘電体メモリセルのキャパシタに対する読み出し動作マージン及びキャパシタの分極反転時における電気分極率の変化量の測定回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体膜を用いて構成されるメモリセルを有した半導体記憶装置である。図６は、１トランジスタ・１キャパシタタイプの強誘電体メモリセルの概略構成を示した回路図及び構成図である。図６（Ａ）に示したように、強誘電体メモリセル１０１は、ＭＯＳトランジスタ１０２、及びキャパシタ１０３を直列に接続した構成である。ＭＯＳトランジスタ１０２は、ゲートがワードライン１０６に接続され、ドレインまたはソースの一方がビットライン１０７に接続され、他方がキャパシタ１０３の一端に接続されている。また、キャパシタ１０３の他端は、プレートライン１０８に接続されている。
【０００３】
図６（Ｂ）に示したように、キャパシタ１０３は、電極部１０４の間に電極間絶縁膜として強誘電体膜１０５を用いた構成であり、情報記録用として設けられている。また、ＭＯＳトランジスタ１０２は、キャパシタ１０３の電荷転送用として設けられている。強誘電体メモリは、一般的に、上記の強誘電体メモリセル１０１を複数個備え、各強誘電体メモリセル１０１が行列状に配置された構成の半導体記憶装置である。
【０００４】
図７は、強誘電体メモリセルのヒステリシス特性図である。図７に示したように強誘電体メモリセルでは、電極部１０４に電界Ｅが印加されると、強誘電体膜１０５で発生した電気分極Ｐは、電界が印加されなくなっても残留する。また、強誘電体膜１０５へ反対方向の電界が印加されると、分極の向きが反転するヒステリシス特性を有する。強誘電体メモリは、この分極反転の特性を有する強誘電体膜をキャパシタの絶縁膜として利用した不揮発性の半導体記憶装置である。
【０００５】
図７に示した強誘電体メモリセルのヒステリシス特性のように、読み出し電界Ｅｃを印加したと仮定した場合、残留分極値Ａまたは残留分極値Ｂに対して、読み出し時に生じる電気分極率の変化量は、それぞれＰａまたはＰｂとなる。残留分極値Ａの時の電気分極率変化量Ｐａを読み出す場合、キャパシタの分極が反転するので電気分極値の変化量は大きくなる。一方、残留分極値Ｂの時の電気分極率変化量Ｐｂを読み出す場合、キャパシタの分極が反転しないので、電気分極値の変化量は小さくなる。
【０００６】
次に、図８は、強誘電体メモリセルからビット線に出力される電圧を示したグラフである。すなわち、強誘電体メモリセルのキャパシタにおいて、読み出し時の電気分極の変化によって生じる電位差を示したものである。強誘電体メモリ１０１からビットライン１０７にＨｉｇｈの電位Ｖｐａが出力された場合のリファレンスレベルＶｒとの差が、Ｈｉｇｈ読み出し動作マージンΔＶａである。一方、強誘電体メモリ１０１からビットライン１０７にＬｏｗの電位Ｖｐｂが出力された場合のリファレンスレベルＶｒとの差が、Ｌｏｗ読み出し動作マージンΔＶｂとなる。
【０００７】
強誘電体メモリの場合、ウエハ状態及びパッケージ状態において評価及び測定を行う際、メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気的分極値の変化量を測定することは必要不可欠である。また、読み出し動作マージンが著しく悪いデバイス、及びバーンイン等での劣化により読み出し動作マージンが悪化したデバイスをスクリーニングすることは必要不可欠である。
【０００８】
そこで、従来は図９に示したような回路で試験を行っていた。図９は、ビットラインに出力された強誘電体メモリセルの電位レベルとリファレンスレベルとを比較する、従来の比較回路の回路図である。図９に示したように、従来は比較回路１１１を用いて、強誘電体メモリセルからビットラインを介して出力される電位のレベル１１２と、１つの内部基準電位発生用のリファレンスセルを使用して発生させたリファレンスレベル１１３と、の比較を行っていた。そのため、メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気分極値の変化量を、測定することができなかった。
【０００９】
この問題を解決するために、特開平８−２２６９２号公報には、テストモード時に内部基準電位発生用のリファレンスレベルを数段階に切り替えることにより、メモリセルの読み出し動作マージンと、キャパシタの分極反転時における電気分極値の変化量と、を測定可能とする半導体記憶装置に関する技術が開示されている。
【００１０】
【発明が解決しようとする課題】
特開平８−２２６９２号公報に開示された技術では、内部の基準リファレンスレベルを切り替える毎に、読み出し動作を行い強誘電体メモリセルの読み出し動作マージン及びキャパシタの分極反転時における電気分極値の変化量を測定している。そのため、数段階のリファレンスレベルを切り替える構成の場合、数回の測定が必要となり、検査時間が長くなるという問題があった。また、切替え可能であるリファレンスレベルを測定することができないため、強誘電体メモリセルの読み出し動作のマージンが正確ではないという問題があった。
【００１１】
そこで、本発明は上記の問題を解決するために創作したものであり、その目的は、テストモードにおいて、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を、１回の読み出し動作で容易かつ高速に測定可能な半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１３】
(1) 強誘電体メモリセル、及び複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルを有し、通常動作モード及びテストモードで動作する半導体記憶装置において、
前記強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、
前記読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、
動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、
該メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、該リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、
メモリセル入力端子から入力された該強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、
各センスアンプは、初段から最終段までそれぞれ、イネーブル信号出力端子が、次段のセンスアンプのイネーブル信号入力端子に接続され、
前記強誘電体メモリセルの読み出し電位のレベルと、前記リファレンスセルから出力された複数のリファレンスレベルと、を比較し、両者の差である読み出し動作マージンの値に応じた異なる信号を出力する読み出し動作マージン測定回路を備えたことを特徴とする。
【００１４】
この構成においては、半導体記憶装置は、通常動作モード及びテストモードで動作し、強誘電体メモリセルと、複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し電位のレベルとリファレンスセルから出力された複数のリファレンスレベルとを比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路と、を備えている。また、動作マージン測定回路は、強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号出力端子が、次段のセンスアンプのイネーブル信号入力端子に接続された構成である。したがって、本発明の半導体記憶装置によれば、強誘電体メモリセルのキャパシタの絶縁膜に対して、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を１回の読み出し動作により、容易に測定することが可能となる。また、リファレンスレベルを細かく設定することによって正確な測定も可能となり、強誘電体メモリのスクリーニングを行うことが可能となる。
【００１７】
(2) 前記読み出し動作マージン測定回路は、テストモードの際に、前記強誘電体メモリセルの電位を１回読み出すと、前記複数のリファレンスレベルとの比較を、連続して行うことを特徴とする。
【００１８】
この構成において、半導体記憶装置は、テストモードの際に強誘電体メモリセルの電位を１回読み出すと、複数のリファレンスレベルとの比較を連続して行う読み出し動作マージン測定回路を備えている。したがって、テストモードでの読み出しの場合、１回の読み出し動作で、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易にかつ高速に測定可能となる。
【００１９】
(3) 前記読み出し動作マージン測定回路は、前記複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えたことを特徴とする。
【００２０】
この構成において、半導体記憶装置は、複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えた読み出し動作マージン測定回路を有している。したがって、内部の基準リファレンスレベルを測定することにより、正確な読み出し動作マージンを得ることが可能となる。
【００２１】
(4) 前記読み出し動作マージン測定回路では、出力タイミングの異なった信号出力が得られることを特徴とする。
【００２２】
この構成において、半導体記憶装置では、出力タイミングの異なった信号出力が、読み出し動作マージン測定回路によって得られる。したがって、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することが可能となる。
【００２３】
(5) 前記読み出し動作マージン測定回路では、出力電位の異なった信号出力が得られることを特徴とする。
【００２４】
この構成において、半導体記憶装置では、出力電位の異なった信号出力が、読み出し動作マージン測定回路によって得られる。したがって、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することが可能となる。
【００２５】
【発明の実施の形態】
本発明の実施形態に係る半導体記憶装置は、行列状に配置された複数の強誘電体メモリセルと、複数のリファレンスレベルを出力可能な１つまたは複数の読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し動作マージン測定回路と、を備えた構成である。
【００２６】
まず、読み出し動作マージン測定回路について説明する。図１は、本発明の実施形態に係る半導体記憶装置が備える読み出し動作マージン測定回路の概略構成を示した回路図である。読み出し動作マージン測定回路１は、複数段のセンスアンプを備えた構成であり、図１には、一例として４個のセンスアンプを備えた構成を示している。すなわち、読み出し動作マージン測定回路１は、センスアンプ（ＳＡａ）１１、センスアンプ（ＳＡｂ）１２、センスアンプ（ＳＡｘ）１３、及びセンスアンプ（ＳＡｎ）１４、リファレンスレベル出力手段であるトライステートバッファ２１〜２４、イネーブル信号入力端子３１、ビットライン入力端子３２、リファレンスレベル入力端子３３〜３６、読み出し動作マージン出力端子３７、リファレンスレベル出力端子３８、及びテスト信号入力端子３９〜４２を備えている。
【００２７】
また、４個のセンスアンプ１１〜１４はそれぞれ、強誘電体メモリセルから読み出した電位をビットライン１０７や他の図外のビットライン、及びビットライン入力端子３２を介して入力するためのメモリセル入力端子１１ａ〜１４ａと、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベル（基準電位）を入力するためのリファレンスレベル入力端子１１ｂ〜１４ｂと、センスアンプの動作を許可するイネーブル信号を入力するためのイネーブル信号入力端子１１ｃ〜１４ｃと、を備えている。また、メモリセル入力端子から入力された強誘電体メモリセルの電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブの場合に、所定の信号を出力する比較信号出力端子１１ｄ〜１４ｄと、メモリセル入力端子から入力された強誘電体メモリセルの電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブの場合に、イネーブル信号を出力するイネーブル信号出力端子１１ｅ〜１４ｅと、を備えている。なお、センスアンプ１４のイネーブル信号出力端子１４ｅは図示していないが、最終段のセンスアンプ１４では、イネーブル信号出力端子１４ｅを、比較信号出力端子３０に接続するか、接地するか、または設けないようにすると良い。
【００２８】
イネーブル信号入力端子３１は、センスアンプ１１のイネーブル信号入力端子１１ｃに接続されている。また、各センスアンプ１１〜１４では、初段から最終段までにおいて、イネーブル信号出力端子が次段のセンスアンプのイネーブル信号入力出力端子に接続されている。すなわち、センスアンプ１１のイネーブル信号出力端子１１ｅは、センスアンプ１２のイネーブル信号入力端子１２ｃに接続されている。また、センスアンプ１２のイネーブル信号出力端子１２ｅは、センスアンプ１３のイネーブル信号入力端子１３ｃに接続されている。さらに、センスアンプ１３のイネーブル信号出力端子１３ｅは、センスアンプ１４のイネーブル信号入力端子１４ｃに接続されている。
【００２９】
ビットライン入力端子３２は、センスアンプ１１〜１４のメモリセル入力端子１１ａ〜１４ａに接続されている。リファレンスレベル入力端子３３は、センスアンプ１１のリファレンスレベル入力端子１１ｂ、及びトライステートバッファ２１の入力端子に接続されている。リファレンスレベル入力端子３４は、センスアンプ１２のリファレンスレベル入力端子１２ｂ、及びトライステートバッファ２２の入力端子に接続されている。リファレンスレベル入力端子３５は、センスアンプ１３のリファレンスレベル入力端子１３ｂ、及びトライステートバッファ２３の入力端子に接続されている。リファレンスレベル入力端子３６は、センスアンプ１４のリファレンスレベル入力端子１４ｂ、及びトライステートバッファ２４の入力端子に接続されている。
【００３０】
読み出し動作マージン出力端子３７は、センスアンプ１１〜１４の比較信号出力端子１１ｄ〜１４ｄに接続されている。リファレンスレベル出力端子３８は、トライステートバッファ２１〜２４の各出力端子に接続されている。テスト信号入力端子３９は、トライステートバッファ２１のアウトプットイネーブル端子に接続されている。テスト信号入力端子４０は、トライステートバッファ２２のアウトプットイネーブル端子に接続されている。テスト信号入力端子４１は、トライステートバッファ２３のアウトプットイネーブル端子に接続されている。テスト信号入力端子４２は、トライステートバッファ２４のアウトプットイネーブル端子に接続されている。
【００３１】
センスアンプ１１〜１４は、イネーブル信号入力端子から入力されたイネーブル信号がアクティブの場合に、ビットライン入力端子３２から入力された強誘電体メモリセルの読み出し電位レベルと、リファレンスレベル入力端子３３〜３６から入力されたリファレンスレベルと、の大きさを判定するためのものである。トライステートバッファ２１〜２４は、リファレンスレベル入力端子３３〜３６から入力されたリファレンスレベルを、リファレンスレベル出力端子３８を介して外部へ出力するためのものである。イネーブル信号入力端子３１は、センスアンプ１１の動作をアクティブにするイネーブル信号を入力するためのものである。ビットライン入力端子３２は、強誘電体メモリセルの読み出し電位を入力するためのものである。リファレンスレベル入力端子３３〜３６は、リファレンスセル５１から出力された基準電位（リファレンスレベル）を入力するためのものである。読み出し動作マージン出力端子３７は、センスアンプ１１〜１４のいずれかから出力された判定信号を出力するためのものである。リファレンスレベル出力端子３８は、リファレンスレベルを外部へ出力するためのものである。テスト信号入力端子３９〜４２は、トライステートバッファ２１〜２４の動作を制御する信号を入力するためのものである。
【００３２】
次に、読み出し基準電位発生用のリファレンスセルについて説明する。図２は、本発明の実施形態に係る半導体記憶装置が備える複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルの構成を示した回路図である。リファレンスセル５１は、強誘電体メモリセル５２〜５５から構成される。強誘電体セル５２〜５５は、ＭＯＳトランジスタ５２ａ〜５５ａ及びＭＯＳトランジスタ５２ｃ〜５５ｃの間に強誘電体膜を備えたキャパシタ５２ｂ〜５５ｂを設け、これらを直列に接続した構成である。例えば、強誘電体メモリセル５２は、ＭＯＳトランジスタ５２ａ、キャパシタ５２ｂ、及びＭＯＳトランジスタ５２ｃが直列に接続されている。強誘電体メモリセル５３〜５５も同様の構成である。
【００３３】
ＭＯＳトランジスタ５２ａ〜５５ａの一端は、リファレンスビットライン６１に接続されている。ＭＯＳトランジスタ５２ｃ〜５５ｃの一端は、プレートライン６２に接続されている。ＭＯＳトランジスタ５２ａ，５２ｃのゲートは、ワードライン６３に接続されている。ＭＯＳトランジスタ５３ａ，５３ｃのゲートは、ワードライン６４に接続されている。ＭＯＳトランジスタ５４ａ，５４ｃのゲートは、ワードライン６５に接続されている。ＭＯＳトランジスタ５５ａ，５５ｃのゲートは、ワードライン６６に接続されている。リファレンスビットライン６１は、読み出し動作マージン測定回路１のリファレンスレベル入力端子３３〜３６に接続されている。
【００３４】
強誘電体メモリセル５２〜５５は、読み出し基準電位であるリファレンスレベルを出力するためのものである。強誘電体メモリセル５２〜５５が備える各キャパシタ５２ｂ〜５５ｂの容量は、例えばすべて等しくすると良い。
【００３５】
なお、リファレンスビットライン６１を設けずに、ＭＯＳトランジスタ５２ａ〜５５ａの一端をリファレンスレベル入力端子３３〜３６にそれぞれ接続する構成であっても良い。この場合、各キャパシタ５２ｂ〜５５ｂの容量は、例えば５２ｂ＞５３ｂ＞５４ｂ＞５５ｂとすると良い。また、リファレンスセル５１は、１つのＭＯＳトランジスタの一端に強誘電体膜を備えた複数のキャパシタが、並列に接続された構成であっても良い。
【００３６】
本発明の半導体記憶装置では、通常モードの場合、図９に示した従来の比較回路１１１のように、センスアンプにおいて、強誘電体メモリセルからビットラインを介して読み出した電位のレベルを、内部の１つの基準リファレンスレベルと比較して出力する。例えば、リファレンスセル５１の強誘電体メモリセル５２，５３をオンにして、リファレンスビットライン６１を介してリファレンスレベル入力端子３３にリファレンスレベルを供給する。また、センスアンプ１１にイネーブル信号入力端子３１からイネーブル信号ＳＡＥａを供給する。そして、センスアンプ１１において、強誘電体メモリセルからビットラインを介して読み出した電位のレベルと、リファレンスレベルと、を比較する。このとき、例えば強誘電体メモリセルの読み出し電位レベルの方が大きければ、出力Ｖｏａを出力するように設定すると良い。
【００３７】
また、テストモードの場合、強誘電体メモリセルからビットラインを介して読み出した電位のレベルは、その大きさに応じて、数種類のリファレンスレベルと比較判定される。その結果により、デバイス外部に出力される信号出力のレベルが異なることによって、強誘電体メモリセルからビットラインを介して読み出した電位のレベルを認識することができる。すなわち、強誘電体メモリセルからビットラインに電位レベルＨｉｇｈ（Ｖｐｈ）が出力された場合、センスアンプ１１にイネーブル信号入力端子３１からイネーブル信号ＳＡＥａを入力する。また、リファレンスセル５１のワードライン６３〜６６にＨｉｇｈ信号を供給して、強誘電体メモリセル５２〜５５からリファレンスレベルＶｒａを出力させる。これにより、センスアンプ１１にてリファレンスレベルＶｒａと比較判定される。
【００３８】
センスアンプ１１にて、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒａよりもＨｉｇｈと判定された場合は、比較信号出力端子１１ｄから出力Ｖｏａが出力される。また、イネーブル信号出力端子１１ｅからイネーブル信号ＳＡＥｂを出力しないことによって、次段のセンスアンプ１２を非アクティブにする。
【００３９】
一方、センスアンプ１１にて、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒａよりもＬｏｗと判定された場合は、比較信号出力端子１１ｄから出力Ｖｏａが出力しない。また、イネーブル信号出力端子１１ｅからイネーブル信号ＳＡＥｂを出力することによって、次段のセンスアンプ１２をアクティブにする。さらに、リファレンスセル５１のワードライン６３〜６５にＨｉｇｈ信号を供給して、強誘電体メモリセル５２〜５４からリファレンスレベルＶｒｂ（＜リファレンスレベルＶｒａ）を出力させる。これにより、次段のセンスアンプ１２で、リファレンスレベルＶｒａとは異なるリファレンスレベルＶｒｂと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【００４０】
センスアンプ１２では、センスアンプ１１と同様の動作を行う。すなわち、イネーブル信号入力端子１２ｃからイネーブル信号ＳＡＥｂが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｂよりＨｉｇｈレベルであれば、比較信号出力端子１２ｄから出力Ｖｏｂが出力される。また、イネーブル信号出力端子１２ｅからはイネーブル信号ＳＡＥｂを出力しないことによって、次段のセンスアンプ１３を非アクティブにする。
【００４１】
一方、センスアンプ１２にて、イネーブル信号入力端子１２ｃからイネーブル信号ＳＡＥｂが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｂよりもＬｏｗと判定された場合は、比較信号出力端子１２ｄから出力Ｖｏｂを出力しない。また、イネーブル信号出力端子１２ｅからイネーブル信号ＳＡＥｘを出力することによって、次段のセンスアンプ１３をアクティブにする。さらに、リファレンスセル５１のワードライン６３，６４にＨｉｇｈ信号を供給して、強誘電体メモリセル５２，５３からリファレンスレベルＶｒｘ（＜リファレンスレベルＶｒｂ）を出力させる。これにより、次段のセンスアンプ１３で、リファレンスレベルＶｒａ，Ｖｒｂとは異なるリファレンスレベルＶｒｘと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【００４２】
センスアンプ１３では、センスアンプ１１，１２と同様の動作を行う。すなわち、イネーブル信号入力端子１３ｃからイネーブル信号ＳＡＥｘが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｘよりＨｉｇｈレベルであれば、比較信号出力端子１３ｄから出力Ｖｏｘが出力される。また、イネーブル信号出力端子１３ｅからはイネーブル信号ＳＡＥｎを出力しないことによって、次段のセンスアンプ１４を非アクティブにする。
【００４３】
一方、センスアンプ１３にて、イネーブル信号入力端子１３ｃからイネーブル信号ＳＡＥｘが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｘよりもＬｏｗと判定された場合は、比較信号出力端子１３ｄから出力Ｖｏｘを出力しない。また、イネーブル信号出力端子１３ｅからイネーブル信号ＳＡＥｎを出力することによって、次段のセンスアンプ１４をアクティブにする。さらに、リファレンスセル５１のワードライン６３にＨｉｇｈ信号を供給して、強誘電体メモリセル５２からリファレンスレベルＶｒｎ（＜リファレンスレベルＶｒｘ）を出力させる。これにより、次段のセンスアンプ１４で、リファレンスレベルＶｒａ，Ｖｒｂ，Ｖｒｘとは異なるリファレンスレベルＶｒｎと、強誘電体メモリセルの読み出し電位レベルと、を比較判定する。
【００４４】
センスアンプ１４では、センスアンプ１１，１２，１３と同様の動作を行う。すなわち、イネーブル信号入力端子１４ｃからイネーブル信号ＳＡＥｎが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｎよりＨｉｇｈレベルであれば、比較信号出力端子１４ｄから出力Ｖｏｎが出力される。また、イネーブル信号出力端子１４ｅからはイネーブル信号ＳＡＥｎを出力しない。
【００４５】
一方、センスアンプ１４にて、イネーブル信号入力端子１４ｃからイネーブル信号ＳＡＥｎが入力され、強誘電体メモリセルから出力された電位レベルＨｉｇｈ（Ｖｐｈ）がリファレンスレベルＶｒｎよりもＬｏｗと判定された場合は、比較信号出力端子１３ｄから出力Ｖｏｎを出力しない。また、イネーブル信号出力端子１４ｅからイネーブル信号ＳＡＥｏを出力する。イネーブル信号出力端子１４ｅが読み出し動作マージン出力端子３７に接続されている場合は、読み出し動作マージン出力端子３７からイネーブル信号ＳＡＥｏが出力される。
【００４６】
このように、強誘電体メモリセルの読み出し電位レベルを、１回の読み出し動作にて、複数種類のリファレンスレベルと繰り返して比較を行うことにより、強誘電体メモリセルからビットラインを介して出力される強誘電体メモリセルのレベルに応じた異なる出力を、従来よりも短時間で得ることができる。
【００４７】
なお前記のように、リファレンスビットライン６１を設けずに、ＭＯＳトランジスタ５２ａ〜５５ａの一端をリファレンスレベル入力端子３３〜３６にそれぞれ接続する構成とした場合、ワードライン６３〜６６に１つずつＨｉｇｈ信号を与えることで、強誘電体メモリセル５２〜５５を１つずつオンさせてリファレンスレベルを供給するようにすると良い。
【００４８】
次に、半導体記憶装置の内部タイミングを示したタイミングチャートに基づいて半導体記憶装置の動作を説明する。図３は、一例として、リファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈ＞リファレンスレベルＶｒｂの時の内部タイミングを示したタイミングチャートである。読み出し動作マージン測定回路１において、タイミングＴ１の時にイネーブル信号ＳＡＥａがアクティブとなり、センスアンプ１１ではリファレンスレベルＶｒａと強誘電体メモリセルの出力Ｖｐｈとが比較判定される。この場合、結果としてリファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈであり、次段のセンスアンプ１２に入力するイネーブル信号ＳＡＥｂをアクティブとする。センスアンプ１２では、リファレンスレベルＶｒｂ＜強誘電体メモリセルの出力Ｖｐｈであるので、次段のセンスアンプ１３に入力するイネーブル信号ＳＡＥｘを非アクティブにして、出力信号Ｖｏｂを出力信号Ｖｏとして出力する。
【００４９】
この時、動作マージン測定回路１の読み出し動作マージン出力端子３７から出力された出力信号Ｖｏの電位または出力タイミングをモニタすることにより、半導体記憶装置内部のビットラインに出力された読み出し動作マージンが判定できる。まず、出力信号の電位をモニタする場合について説明する。図４は、比較信号出力Ｖｏとして出力電位を測定する場合の内部タイミングを示したタイミングチャートである。図３と同様に、リファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈ＞リファレンスレベルＶｒｂの時の内部タイミングを示している。読み出し動作マージン測定回路１において、タイミングＴ１の時にイネーブル信号ＳＡＥａがアクティブとなり、センスアンプ１１ではリファレンスレベルＶｒａと強誘電体メモリセルの出力Ｖｐｈとが比較判定される。この場合、結果としてリファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈであり、次段のセンスアンプ１２に入力するイネーブル信号ＳＡＥｂをアクティブとする。
【００５０】
センスアンプ１２では、リファレンスレベルＶｒｂ＜強誘電体メモリセルの出力Ｖｐｈであるので、次段のセンスアンプ１３に入力するイネーブル信号ＳＡＥｘを非アクティブにして、出力信号Ｖｏｂのレベルが出力されるように設定する。また、この時仮にリファレンスレベルＶｒａ＜強誘電体メモリセルの出力Ｖｐｈであった場合、センスアンプ１１から出力信号Ｖｏａのレベルが出力されるように設定する。
【００５１】
このように、読み出し動作マージン測定回路１では、強誘電体メモリセルからビット線を介して出力される電位に応じて、異なるレベルの電位を出力するように設定することで、強誘電体メモリの読み出し動作マージンを、１回の読み出し動作で容易かつ高速に測定可能となる。
【００５２】
次に、出力信号の出力タイミングをモニタする場合について説明する。図５は、比較信号出力Ｖｏとして出力タイミングを測定する場合の内部タイミングを示したタイミングチャートである。図３と同様に、リファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈ＞リファレンスレベルＶｒｂの時の内部タイミングを示している。読み出し動作マージン測定回路１において、タイミングＴ１の時にイネーブル信号ＳＡＥａがアクティブとなり、センスアンプ１１ではリファレンスレベルＶｒａと強誘電体メモリセルの出力Ｖｐｈとが比較判定される。この場合、結果としてリファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈであり、次段のセンスアンプ１２に入力するイネーブル信号ＳＡＥｂをアクティブとする。
【００５３】
リファレンスレベルセンスアンプ１２では、リファレンスレベルＶｒｂ＜強誘電体メモリセルの出力Ｖｐｈであるので、次段のセンスアンプ１３に入力するイネーブル信号ＳＡＥｘを非アクティブにして、所定のレベルの出力信号ＶｏがタイミングＴ２で出力されるように設定する。また、この時仮にリファレンスレベルＶｒａ＜強誘電体メモリセルの出力Ｖｐｈであった場合、センスアンプ１１から所定のレベルの出力信号ＶｏがタイミングＴ１で出力されるように設定する。
【００５４】
このように、読み出し動作マージン測定回路１では、強誘電体メモリセルからビット線を介して出力される電位に応じて、異なるタイミングで所定の出力信号を出力するように設定することで、強誘電体メモリの読み出し動作マージンを、１回の読み出し動作で容易かつ高速に測定可能となる。
【００５５】
例えば、３２ｋのアドレスを有する強誘電体メモリにおいて５段階のリファレンスレベルを設けた場合、特開平８−２２６９２号公報に開示された半導体記憶装置を本発明と比較して、読み出し動作時間が同じであれば、測定に要する時間が１／５となる。また、本発明の読み出し動作が、特開平８−２２６９２号公報に開示された半導体記憶装置の読み出し動作に対して約１．５倍となっても、測定に要する時間は１／３以下となる。すなわち、
特開平8-22692  100ns(読み出し動作)×32k(アドレス)×5回(読み出し回数)
＝16ms
本発明         150ns(読み出し動作)×32k(アドレス)×1回(読み出し回数)
＝4.8ms
となる。このように、特開平８−２２６９２号公報に開示された半導体記憶装置と比較して、本発明は高速に読み出し動作マージンを得ることができる。
【００５６】
また、テストモード時に使用する数種類のリファレンスレベルは、テスト信号入力端子３９〜４２から入力するテスト信号Ｔａ〜Ｔｎを制御することにより外部に出力でき、各リファレンスレベルを測定することが可能である。よって、強誘電体メモリの読み出し動作マージンだけでなく、キャパシタの分極反転時における電気分極率の変化量を正確に測定することができる。さらに、図１では一例として内部リファレンスレベルを４段階としたが、さらに複数のセンスアンプを設けて、各リファレンスレベルの差を細かくすることにより、より正確な読み出し動作マージン及びキャパシタの分極反転時における電気分極率の変化量を測定することが可能となる。
【００５７】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００５８】
(1) 半導体記憶装置は、通常動作モード及びテストモードで動作し、強誘電体メモリセルと、複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルと、強誘電体メモリセルの読み出し電位のレベルとリファレンスセルから出力された複数のリファレンスレベルとを比較し、両者の差である読み出し動作マージンの値に応じて、異なる信号出力が得られる読み出し動作マージン測定回路と、を備えている。また、動作マージン測定回路は、強誘電体メモリセルの読み出し電位を入力するメモリセル入力端子と、読み出し基準電位発生用のリファレンスセルから出力されたリファレンスレベルを入力するリファレンスレベル入力端子と、動作を許可するイネーブル信号を入力するイネーブル信号入力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも大きく、かつイネーブル信号がアクティブであると、所定の信号を出力する比較信号出力端子と、メモリセル入力端子から入力された強誘電体メモリセルの読み出し電位レベルが、リファレンスレベル入力端子から入力されたリファレンスレベルよりも小さく、かつイネーブル信号がアクティブであると、イネーブル信号を出力するイネーブル信号出力端子と、を有したセンスアンプを複数段備え、各センスアンプは、初段から最終段までそれぞれ、イネーブル信号出力端子が、次段のセンスアンプのイネーブル信号入力端子に接続された構成である。これにより、本発明の半導体記憶装置によれば、強誘電体メモリセルのキャパシタの絶縁膜に対して、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を１回の読み出し動作により、容易に測定することができる。また、リファレンスレベルを細かく設定することによって正確な測定も可能となり、強誘電体メモリのスクリーニングを行うことができる。
【００６０】
(2) 半導体記憶装置は、テストモードの際に強誘電体メモリセルの電位を１回読み出すと、複数のリファレンスレベルとの比較を連続して行う読み出し動作マージン測定回路を備えているため、テストモードでの読み出しの場合、１回の読み出し動作で、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易にかつ高速に測定できる。
【００６１】
(3) 半導体記憶装置は、複数のリファレンスレベルを外部へ出力するリファレンスレベル出力手段を備えた読み出し動作マージン測定回路を有していることにより、内部の基準リファレンスレベルを測定することにより、正確な読み出し動作マージンを得ることができる。
【００６２】
(4) 半導体記憶装置では、出力タイミングの異なった信号出力が、読み出し動作マージン測定回路によって得られるので、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することができる。
【００６３】
(5) 半導体記憶装置では、出力電位の異なった信号出力が、読み出し動作マージン測定回路によって得られるので、読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を容易かつ確実に測定することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体記憶装置が備える読み出し動作マージン測定回路の概略構成を示した回路図である。
【図２】本発明の実施形態に係る半導体記憶装置が備える複数のリファレンスレベルを出力可能な読み出し基準電位発生用のリファレンスセルの構成を示した回路図である。
【図３】リファレンスレベルＶｒａ＞強誘電体メモリセルの出力Ｖｐｈ＞リファレンスレベルＶｒｂの時の内部タイミングを示したタイミングチャートである。
【図４】比較信号出力Ｖｏとして出力電位を測定する場合の内部タイミングを示したタイミングチャートである。
【図５】比較信号出力Ｖｏとして出力タイミングを測定する場合の内部タイミングを示したタイミングチャートである。
【図６】１トランジスタ・１キャパシタタイプの強誘電体メモリセルの概略構成を示した回路図及び構成図である。
【図７】強誘電体メモリセルのヒステリシス特性図である。
【図８】、強誘電体メモリセルからビット線に出力される電圧を示したグラフである。
【図９】ビットラインに出力されたレベルとリファレンスレベルとを比較する従来の比較回路の回路図である。
【符号の説明】
１−読み出し動作マージン測定回路
１１〜１４−センスアンプ
２１〜２４−トライステートバッファ
５１−リファレンスセル
１０１−強誘電体メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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