(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが接続された第１、第２のビット線と、
前記第２のビット線に接続され、前記第１のビット線に接続されたメモリセルが選択される場合には、前記第２のビット線に基準電位を出力する第１のリファレンスセルと、
前記第１のビット線に接続され、前記第２のビット線に接続されたメモリセルが選択される場合には、前記第１のビット線に基準電位を出力する第２のリファレンスセルと、
前記第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから前記第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備え、
前記第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を前記第１の強誘電体キャパシタの第２の電極に接続し、他端を前記第２のビット線に接続した第１のスイッチ素子とを備え、
前記第２のリファレンスセルは、第１の電極を前記プレート線に接続した第２の強誘電体キャパシタと、一端を前記第２の強誘電体キャパシタの第２の電極に接続し、他端を前記第１のビット線に接続した第２のスイッチ素子とを備える強誘電体メモリであって、
外部から制御電位が印加されるパッドと、一端を前記パッドに接続し、他端を前記プレート線に接続した第３のスイッチ素子と、一端を前記プレート線に接続し、他端を接地線に接続し、前記第３のスイッチ素子と相補動作を行う第４のスイッチ素子とを備え、前記制御電位によって前記第１、第２のリファレンスセルを制御して前記基準電位を変化させる基準電位制御回路を備えていることを特徴とする強誘電体メモリ。
【請求項２】
前記第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインを前記プレート線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｐチャネル絶縁ゲート型電界効果トランジスタで構成され、
前記第４のスイッチ素子は、ドレインを前記プレート線に接続し、ソースを前記接地線に接続し、前記プレート線駆動制御信号によりオン、オフが制御されるｎチャネル絶縁ゲート型電界効果トランジスタで構成されていることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
複数のメモリセルが接続された第１、第２のビット線と、
前記第２のビット線に接続され、前記第１のビット線に接続されたメモリセルが選択される場合には、前記第２のビット線に基準電位を出力する第１のリファレンスセルと、
前記第１のビット線に接続され、前記第２のビット線に接続されたメモリセルが選択される場合には、前記第１のビット線に基準電位を出力する第２のリファレンスセルと、
前記第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから前記第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備え、
前記第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を前記第１の強誘電体キャパシタの第２の電極に接続し、他端を前記第２のビット線に接続した第１のスイッチ素子とを備え、
前記第２のリファレンスセルは、第１の電極を前記プレート線に接続した第２の強誘電体キャパシタと、一端を前記第２の強誘電体キャパシタの第２の電極に接続し、他端を前記第１のビット線に接続した第２のスイッチ素子とを備える強誘電体メモリの製造方法であって、
外部から制御電位が印加されるパッドと、一端を前記パッドに接続し、他端を前記プレート線に接続した第３のスイッチ素子と、一端を前記プレート線に接続し、他端を接地線に接続し、前記第３のスイッチ素子と相補動作を行う第４のスイッチ素子とを備え、前記制御電位によって前記第１、第２のリファレンスセルを制御して前記基準電位を変化させる基準電位制御回路を形成する工程を含んでいることを特徴とする強誘電体メモリの製造方法。
【請求項４】
前記第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインを前記プレート線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｐチャネル絶縁ゲート型電界効果トランジスタで構成され、
前記第４のスイッチ素子は、ドレインを前記プレート線に接続し、ソースを前記接地線に接続し、前記プレート線駆動制御信号によりオン、オフが制御されるｎチャネル絶縁ゲート型電界効果トランジスタで構成されていることを特徴とする請求項３記載の強誘電体メモリの製造方法。
【請求項５】
前記制御電位を変化させることにより前記基準電位制御回路を介して前記基準電位を変化させ、選択されたメモリセルから前記第１又は第２のビット線に記憶データが出力された場合における前記第１又は第２のビット線の電位のマージンを試験した後、良品については、前記パッドを内部の電源線に接続する工程を含んでいることを特徴とする請求項３又は４記載の強誘電体メモリの製造方法。
【請求項６】
複数のメモリセルが接続された第１、第２のビット線と、
前記第２のビット線に接続され、前記第１のビット線に接続されたメモリセルが選択される場合には、前記第２のビット線に基準電位を出力する第１のリファレンスセルと、
前記第１のビット線に接続され、前記第２のビット線に接続されたメモリセルが選択される場合には、前記第１のビット線に基準電位を出力する第２のリファレンスセルと、
前記第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから前記第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備え、
前記第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を前記第１の強誘電体キャパシタの第２の電極に接続し、他端を前記第２のビット線に接続した第１のスイッチ素子とを備え、
前記第２のリファレンスセルは、第１の電極を前記プレート線に接続した第２の強誘電体キャパシタと、一端を前記第２の強誘電体キャパシタの第２の電極に接続し、他端を前記第１のビット線に接続した第２のスイッチ素子とを備える強誘電体メモリの試験方法であって、
外部からの制御電位を前記プレート線に与えることにより前記基準電位を変化させ、選択されたメモリセルから前記第１又は第２のビット線に記憶データが出力された場合における前記第１又は第２のビット線の電位のマージンを試験することを特徴とする強誘電体メモリの試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法に関する。
【０００２】
【従来の技術】
図７は強誘電体メモリが備えるメモリセルの一例である１Ｔ（トランジスタ）／１Ｃ（キャパシタ）タイプのメモリセルを示す回路図であり、図７中、ＷＬはワード線、ＰＬはプレート線、ＢＬはビット線、Ｃbitはビット線ＢＬの寄生容量、１は記憶媒体をなす強誘電体キャパシタ、２はスイッチ素子をなすｎＭＯＳトランジスタである。
【０００３】
この図７に示すメモリセルにおけるデータの記録は、ワード線ＷＬを選択し、ｎＭＯＳトランジスタ２をＯＮにした状態で、ビット線ＢＬ及びプレート線ＰＬを使用して、強誘電体キャパシタ１に電界を印加することによって生じる分極を利用して行われる。
【０００４】
たとえば、“１”（論理１）を記憶させる場合には、ｎＭＯＳトランジスタ２をＯＮにした状態で、ビット線ＢＬの電位ＶＢＬ＞プレート線ＰＬの電位ＶＰＬとし、向きをビット線ＢＬ側からプレート線ＰＬ側とする、図上、下向きの残留分極を残すことにより行われる。
【０００５】
これに対して、“０”（論理０）を記憶させる場合には、ｎＭＯＳトランジスタ２をＯＮにした状態で、ビット線ＢＬの電位ＶＢＬ＜プレート線ＰＬの電位ＶＰＬとし、向きをプレート線ＰＬ側からビット線ＢＬ側とする、図上、上向きの残留分極を残すことにより行われる。
【０００６】
この記憶動作は、図８に示す強誘電体キャパシタ１のヒステリシス特性として表される。図８中、横軸は、強誘電体キャパシタ１に印加される電圧Ｖを表しているが、Ｖ＝ＶＰＬ−ＶＢＬと定義している。また、縦軸は、分極を表しているが、プラス側を図上、上向きの分極、マイナス側を図上、下向きの分極と定義している。
【０００７】
したがって、強誘電体キャパシタ１に印加される電界が０の場合（ＶＰＬ＝ＶＢＬの場合）におけるマイナスの残留分極−Ｐsは、“１”を記憶する状態に対応し、プラスの残留分極Ｐsは“０”を記憶する状態に対応している。
【０００８】
また、図７に示すメモリセルから記憶データの読出しを行う場合には、ビット線ＢＬを０Ｖにプリチャージした後、ハイインピーダンス状態とし、次に、ワード線ＷＬを選択し、ｎＭＯＳトランジスタ２をＯＮとした状態で、プレート線ＰＬを０Ｖから電源電位ＶＣＣとする。
【０００９】
このようにすると、強誘電体キャパシタ１の分極状態に応じた電荷が強誘電体キャパシタ１からビット線ＢＬに移動し、強誘電体キャパシタ１とビット線ＢＬの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線ＢＬに記憶データ“０”又は“１”に対応した電位ＶＢＬ０又はＶＢＬ１が発生する。
【００１０】
図９はビット線ＢＬの電位ＶＢＬ０、ＶＢＬ１の大きさを説明するための図であり、図７に示すメモリセルが“０”を記憶していた場合には、強誘電体キャパシタ１のヒステリシス特性と、ビット線ＢＬの寄生容量Ｃbitの負荷線Ｌ０との交点からビット線ＢＬの電位ＶＢＬ０を求めることができる。
【００１１】
これに対して、図７に示すメモリセルが“１”を記憶していた場合には、強誘電体キャパシタ１のヒステリシス特性と、ビット線ＢＬの寄生容量Ｃbitの負荷線Ｌ１との交点からビット線ＢＬの電位ＶＢＬ１を求めることができる。
【００１２】
ここに、記憶データが“０”であった場合には、強誘電体キャパシタ１の分極状態は、読出し後にも維持されるが、“記憶データが１”であった場合には、強誘電体キャパシタ１の分極は反転してしまうので、再書込みが必要となる。この再書込みは、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合と同じようにセンスアンプによって自動的に行うことができる。
【００１３】
図１０は１Ｔ／１Ｃタイプのメモリセルを備える従来の強誘電体メモリの一例のセルアレイの一部分を示す回路図である。図１０中、ＷＬon、ＷＬenはワード線、ＰＬcnはプレート線、ＢＬn、／ＢＬnはビット線、３、４はメモリセルであり、５、６は記憶媒体をなす強誘電体キャパシタ、７、８はスイッチ素子をなすｎＭＯＳトランジスタである。
【００１４】
また、ＲＷＬo、ＲＷＬeはワード線、ＲＰＬcはプレート線、９はビット線／ＢＬnに基準電位Ｖrefを出力するリファレンスセル、１０はビット線ＢＬnに基準電位Ｖrefを出力するリファレンスセル、１１はビット線ＢＬn、／ＢＬn 間の電位差を増幅するこにより、選択されたメモリセルから読み出された記憶データを検出するセンスアンプである。
【００１５】
このように構成された強誘電体メモリにおいては、ビット線ＢＬnに読み出された記憶データは、リファレンスセル９からビット線／ＢＬn に出力された基準電位Ｖrefと比較されることにより論理が判定され、ビット線／ＢＬnに読み出された記憶データは、リファレンスセル１０からビット線ＢＬnに出力された基準電位Ｖrefと比較されることにより論理が判定されることになる。
【００１６】
図１１は第１従来例のリファレンスセルを示す回路図である。図１１中、ＲＷＬはワード線、ＲＰＬはプレート線、ＢＬはビット線、Ｃbitはビット線ＢＬの寄生容量、１２は面積をメモリセルの強誘電体キャパシタよりも大とする強誘電体キャパシタ、１３はスイッチ素子をなすｎＭＯＳトランジスタである。
【００１７】
第１従来例のリファレンスセルを使用する場合には、強誘電体キャパシタ１２に“０”を書込み、強誘電体キャパシタ１２に図上、上向きの残留分極を設定しておき、基準電位Ｖrefを発生させる場合には、ビット線ＢＬを０Ｖにプリチャージした後、ハイインピーダンス状態とし、次に、ワード線ＲＷＬを選択し、ｎＭＯＳトランジスタ１３をＯＮとした状態で、プレート線ＰＬを０Ｖから電源電位ＶＣＣにする。
【００１８】
このようにすると、強誘電体キャパシタ１２の残留分極の大きさに応じた電荷が強誘電体キャパシタ１２からビット線ＢＬに移動し、強誘電体キャパシタ１２とビット線ＢＬの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線ＢＬに基準電位Ｖrefが発生する。
【００１９】
図１２は第１従来例のリファレンスセルから出力される基準電位Ｖrefの大きさを説明するための図であり、第１従来例のリファレンスセルから出力される基準電位Ｖrefの大きさは、強誘電体キャパシタ１２のヒステリシス特性と、ビット線ＢＬの寄生容量Ｃbitの負荷線ＲＬ０との交点から求めることができる。
【００２０】
図１３は第２従来例のリファレンスセルを示す回路図である。図１３中、ＲＷＬはワード線、ＲＰＬはプレート線、ＢＬはビット線、Ｃbitはビット線ＢＬの寄生容量、１４は面積をメモリセルの強誘電体キャパシタよりも大とする強誘電体キャパシタ、１５はスイッチ素子をなすｎＭＯＳトランジスタ、１６はスイッチ素子をなすｐＭＯＳトランジスタ、１７はＶＣＣ電源線、ＰＣＬはプリチャージ制御線である。
【００２１】
第２従来例のリファレンスセルを使用する場合には、非選択状態の間、プリチャージ制御線ＰＣＬを介してｐＭＯＳトランジスタ１６をＯＮ状態とし、ノード１８を電源電位ＶＣＣにプリチャージし、キャパシタ１４に図上、下向きの分極を発生させておく。
【００２２】
そして、基準電位Ｖrefを発生させる場合には、ビット線ＢＬを０Ｖにプリチャージした後、ハイインピーダンス状態にすると共に、ｐＭＯＳトランジスタ１６をＯＦＦとし、プレート線ＲＰＬを０Ｖに保ったまま、ワード線ＲＷＬを選択してｎＭＯＳトランジスタ１５をＯＮ状態とする。
【００２３】
このようにすると、強誘電体キャパシタ１４の分極の大きさに応じた電荷が強誘電体キャパシタ１４からビット線ＢＬに移動し、強誘電体キャパシタ１４とビット線ＢＬの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線ＢＬに基準電位Ｖref が発生する。
【００２４】
図１４は第２従来例のリファレンスセルから出力される基準電位Ｖrefの大きさを説明するための図であり、第２従来例のリファレンスセルから出力される基準電位Ｖrefの大きさは、強誘電体キャパシタ１４のヒステリシス特性とビット線ＢＬの寄生容量Ｃbitの負荷線ＲＬ１との交点から求めることができる。
【００２５】
【発明が解決しようとする課題】
図１５はリファレンスセルから出力される基準電位Ｖrefと、メモリセルから“１”を読み出した場合におけるビット線ＢＬの電位ＶＢＬ１と、メモリセルから“０”を読み出した場合におけるビット線ＢＬの電位ＶＢＬ０との理想的な関係を示している。
【００２６】
しかし、一般に、メモリセルからビット線ＢＬに“１”が読み出された場合のビット線ＢＬの電位ＶＢＬ１及びメモリセルからビット線ＢＬに“０”が読み出された場合のビット線ＢＬの電位ＶＢＬ０は、メモリセルに特性ばらつきが存在するので、実際には、図１６に示すようにばらつくことになる。
【００２７】
ここに、１Ｔ／１Ｃタイプのメモリセルを備える従来の強誘電体メモリにおいては、ビット線ＢＬの電位ＶＢＬ１、ＶＢＬ０の基準電位Ｖrefに対するマージンを試験する手段を有していないので、初期良品については、メモリセルの特性のばらつきによるビット線ＢＬの電位ＶＢＬ１、ＶＢＬ０のワースト・マージンの識別が困難であり、信頼性の低い製品を出荷してしまう場合があると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が困難で、不良解析を効率的に行うことができないという問題点があった。
【００２８】
本発明は、かかる点に鑑み、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別を容易にし、不良解析の効率化を図ることができるようにした強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明中、第１の発明は、複数のメモリセルが接続された第１、第２のビット線と、第２のビット線に接続され、第１のビット線に接続されたメモリセルが選択される場合には、第２のビット線に基準電位を出力する第１のリファレンスセルと、第１のビット線に接続され、第２のビット線に接続されたメモリセルが選択される場合には、第１のビット線に基準電位を出力する第２のリファレンスセルと、第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備える強誘電体メモリであって、第１、第２のリファレンスセルを制御して基準電位を変化させる基準電位制御回路を備えているというものである。
【００３０】
本発明中、第１の発明によれば、第１、第２のリファレンスセルを制御して基準電位を変化させる基準電位制御回路を備えているので、各メモリセルについて、基準電位を変化させて、記憶データの読出しを行うことにより、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験することができる。
【００３１】
したがって、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となる。
【００３２】
本発明中、第２の発明は、第１の発明において、基準電位制御回路は、外部から印加される制御電位によって第１、第２のリファレンスセルを制御するというものである。
【００３３】
本発明中、第３の発明は、第２の発明において、第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を第１の強誘電体キャパシタの第２の電極に接続し、他端を第２のビット線に接続した第１のスイッチ素子とを備え、第２のリファレンスセルは、第１の電極をプレート線に接続した第２の強誘電体キャパシタと、一端を第２の強誘電体キャパシタの第２の電極に接続し、他端を第１のビット線に接続した第２のスイッチ素子とを備え、基準電位制御回路は、制御電位が印加されるパッドと、一端を前記パッドに接続し、他端をプレート線に接続した第３のスイッチ素子と、一端をプレート線に接続し、他端を接地線に接続し、第３のスイッチ素子と相補動作を行う第４のスイッチ素子とを備えているというものである。
【００３４】
本発明中、第４の発明は、第３の発明において、第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインをプレート線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｐチャネル絶縁ゲート型電界効果トランジスタで構成され、第４のスイッチ素子は、ドレインをプレート線に接続し、ソースを接地線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｎチャネル絶縁ゲート型電界効果トランジスタで構成されているというものである。
【００３５】
本発明中、第５の発明は、第２の発明において、第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を第１の強誘電体キャパシタの第２の電極に接続し、他端を第２のビット線に接続した第１のスイッチ素子とを備え、第２のリファレンスセルは、第１の電極をプレート線に接続した第２の強誘電体キャパシタと、一端を第２の強誘電体キャパシタの第２の電極に接続し、他端を第１のビット線に接続した第２のスイッチ素子とを備え、基準電位制御回路は、制御電位が印加されるパッドと、一端を前記パッドに接続し、他端を第１の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第３のスイッチ素子とを備える第１の基準電位制御回路と、前記パッドと、一端を前記パッドに接続し、他端を第２の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第４のスイッチ素子とを備える第２の基準電位制御回路とを備えているというものである。
【００３６】
本発明中、第６の発明は、第５の発明において、第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインを第１の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第１のｐチャネル絶縁ゲート型電界効果トランジスタで構成され、第４のスイッチ素子は、ソースを前記パッドに接続し、ドレインを第２の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第２のｐチャネル絶縁ゲート型電界効果トランジスタで構成されているというものである。
【００３７】
本発明中、第７の発明は、複数のメモリセルが接続された第１、第２のビット線と、第２のビット線に接続され、第１のビット線に接続されたメモリセルが選択される場合には、第２のビット線に基準電位を出力する第１のリファレンスセルと、第１のビット線に接続され、第２のビット線に接続されたメモリセルが選択される場合には、第１のビット線に基準電位を出力する第２のリファレンスセルと、第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備える強誘電体メモリの製造方法であって、第１、第２のリファレンスセルを制御して基準電位を変化させる基準電位制御回路を形成する工程を含んでいるというものである。
【００３８】
本発明中、第７の発明によれば、第１、第２のリファレンスセルを制御して基準電位を変化させる基準電位制御回路を形成する工程を含んでいるので、全回路形成後、基準電位制御回路により基準電位を変化させ、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験することができる。
【００３９】
したがって、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となる。
【００４０】
本発明中、第８の発明は、第７の発明において、基準電位制御回路は、外部から印加される制御電位によって第１、第２のリファレンスセルを制御するというものである。
【００４１】
本発明中、第９の発明は、第８の発明において、第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を第１の強誘電体キャパシタの第２の電極に接続し、他端を第２のビット線に接続した第１のスイッチ素子とを備え、第２のリファレンスセルは、第１の電極をプレート線に接続した第２の強誘電体キャパシタと、一端を第２の強誘電体キャパシタの第２の電極に接続し、他端を第１のビット線に接続した第２のスイッチ素子とを備え、基準電位制御回路は、制御電位が印加されるパッドと、一端を前記パッドに接続し、他端をプレート線に接続した第３のスイッチ素子と、一端をプレート線に接続し、他端を接地線に接続し、第３のスイッチ素子と相補動作を行う第４のスイッチ素子とを備えているというものである。
【００４２】
本発明中、第１０の発明は、第９の発明において、第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインをプレート線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｐチャネル絶縁ゲート型電界効果トランジスタで構成され、第４のスイッチ素子は、ドレインをプレート線に接続し、ソースを接地線に接続し、プレート線駆動制御信号によりオン、オフが制御されるｎチャネル絶縁ゲート型電界効果トランジスタで構成されているというものである。
【００４３】
本発明中、第１１の発明は、第８の発明において、第１のリファレンスセルは、第１の電極をプレート線に接続した第１の強誘電体キャパシタと、一端を第１の強誘電体キャパシタの第２の電極に接続し、他端を第２のビット線に接続した第１のスイッチ素子とを備え、第２のリファレンスセルは、第１の電極をプレート線に接続した第２の強誘電体キャパシタと、一端を第２の強誘電体キャパシタの第２の電極に接続し、他端を第１のビット線に接続した第２のスイッチ素子とを備え、基準電位制御回路は、制御電位が印加されるパッドと、一端を前記パッドに接続し、他端を第１の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第３のスイッチ素子とを備える第１の基準電位制御回路と、前記パッドと、一端を前記パッドに接続し、他端を第２の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第４のスイッチ素子とを備える第２の基準電位制御回路とを備えているというものである。
【００４４】
本発明中、第１２の発明は、第１１の発明において、第３のスイッチ素子は、ソースを前記パッドに接続し、ドレインを第１の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第１のｐチャネル絶縁ゲート型電界効果トランジスタで構成され、第４のスイッチ素子は、ソースを前記パッドに接続し、ドレインを第２の強誘電体キャパシタの第２の電極に接続し、プリチャージ制御信号によりオン、オフが制御される第２のｐチャネル絶縁ゲート型電界効果トランジスタで構成されているというものである。
【００４５】
本発明中、第１３の発明は、第９、第１０、第１１又は第１２の発明において、制御電位を変化させることにより基準電位制御回路を介して基準電位を変化させ、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験した後、良品については、前記パッドを内部の電源線に接続する工程を含んでいるというものである。
【００４６】
本発明中、第１３の発明によれば、良品については、基準電位制御回路をプレート線駆動回路として使用することができるので、チップ面を有効に使用することができる。
【００４７】
本発明中、第１４の発明は、複数のメモリセルが接続された第１、第２のビット線と、第２のビット線に接続され、第１のビット線に接続されたメモリセルが選択される場合には、第２のビット線に基準電位を出力する第１のリファレンスセルと、第１のビット線に接続され、第２のビット線に接続されたメモリセルが選択される場合には、第１のビット線に基準電位を出力する第２のリファレンスセルと、第１、第２のビット線間の電位差を増幅し、選択されたメモリセルから第１又は第２のビット線に出力された記憶データを検出するセンスアンプとを備える強誘電体メモリの試験方法であって、外部からの制御により基準電位を変化させ、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験するというものである。
【００４８】
本発明中、第１４の発明によれば、外部からの制御により基準電位を変化させ、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験するとしているので、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となる。
【００４９】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の強誘電体メモリの第１実施形態及び第２実施形態について説明する。
【００５０】
第１実施形態・・図１〜図３
図１は本発明の強誘電体メモリの第１実施形態の要部を示す回路図である。図１中、ＷＬon、ＷＬenはワード線、ＰＬcnはプレート線、ＢＬn、／ＢＬnはビット線、２０、２１はメモリセルであり、２２、２３は記憶媒体をなす強誘電体キャパシタ、２４、２５はスイッチ素子をなすｎＭＯＳトランジスタである。
【００５１】
また、ＲＷＬo、ＲＷＬeはワード線、ＲＰＬcはプレート線、２６、２７は基準電位Ｖrefを出力するリファレンスセルであり、２８、２９は面積を強誘電体キャパシタ２２、２３よりも大とする強誘電体キャパシタ、３０、３１はスイッチ素子をなすｎＭＯＳトランジスタである。
【００５２】
また、３２は外部から基準電位Ｖrefを制御する制御電位Ｖexが印加されるパッド、３３はプレート線ＲＰＬcを駆動するプレート線駆動回路であり、パッド３２とプレート線駆動回路３３とで基準電位制御回路が構成されている。
【００５３】
なお、３４はプレート線駆動制御信号ＰＤＣによりオン、オフが制御されるｐＭＯＳトランジスタであり、ソースをパッド３２に接続し、ドレインをプレート線ＲＰＬcに接続している。
【００５４】
また、３５はプレート線駆動制御信号ＰＤＣによりオン、オフが制御されるｎＭＯＳトランジスタであり、ドレインをプレート線ＲＰＬcに接続し、ソースを接地線に接続している。
【００５５】
また、３６はビット線ＢＬn、／ＢＬn間の電位差を増幅するこにより、選択されたメモリセルからビット線ＢＬn又はビット線／ＢＬnに読み出された記憶データを検出するセンスアンプである。
【００５６】
本発明の強誘電体メモリの第１実施形態においては、メモリセル２０等、奇数行のメモリセルからビット線ＢＬnに読み出された記憶データは、リファレンスセル２６からビット線／ＢＬnに出力された基準電位Ｖrefと比較されることにより検出され、メモリセル２１等、偶数行のメモリセルからビット線／ＢＬnに読み出された記憶データは、リファレンスセル２７からビット線ＢＬnに出力された基準電位Ｖrefと比較することにより検出される。
【００５７】
ここに、リファレンスセル２６からビット線／ＢＬｎに基準電位Ｖrefを出力させる場合には、強誘電体キャパシタ２８に“０”を書込んでおき、ビット線／ＢＬnを０Ｖにプリチャージした後、ハイインピーダンス状態とし、次に、ワード線ＲＷＬoを選択して、ｎＭＯＳトランジスタ３０＝ＯＮとし、更に、プレート線駆動制御信号ＰＤＣ＝Ｌレベル、ｐＭＯＳトランジスタ３４＝ＯＮ、ｎＭＯＳトランジスタ３５＝ＯＦＦとし、プレート線ＲＰＬcを０Ｖから制御電位Ｖexにする。
【００５８】
このようにすると、制御電位Ｖex及び強誘電体キャパシタ２８の残留分極の大きさに応じた電荷が強誘電体キャパシタ２８からビット線／ＢＬnに移動し、強誘電体キャパシタ２８とビット線／ＢＬnの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線／ＢＬnに基準電位Ｖrefが発生する。
【００５９】
また、リファレンスセル２７からビット線ＢＬnに基準電位Ｖrefを出力させる場合には、強誘電体キャパシタ２９に“０”を書込んでおき、ビット線ＢＬnを０Ｖにプリチャージした後、ハイインピーダンス状態とし、次に、ワード線ＲＷＬeを選択して、ｎＭＯＳトランジスタ３１＝ＯＮとし、更に、プレート線駆動制御信号ＰＤＣ＝Ｌレベル、ｐＭＯＳトランジスタ３４＝ＯＮ、ｎＭＯＳトランジスタ３５＝ＯＦＦとし、プレート線ＲＰＬcを０Ｖから制御電位Ｖexにする。
【００６０】
このようにすると、制御電位Ｖex及び強誘電体キャパシタ２９の残留分極の大きさに応じた電荷が強誘電体キャパシタ２９からビット線ＢＬnに移動し、強誘電体キャパシタ２９とビット線ＢＬnの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線ＢＬnに基準電位Ｖrefが発生する。
【００６１】
即ち、本発明の強誘電体キャパシタの第１実施形態によれば、制御電位Ｖexを変化させることにより、基準電位Ｖrefを変化させることができる。例えば、図２に示すように、Ｖex１＞Ｖex２とすると、Ｖref１＞Ｖref２とすることができる。なお、図３は制御電位Ｖexと基準電位Ｖrefとの関係を示している。
【００６２】
そこで、各メモリセルについて、制御電位Ｖexを種々変化させることにより、基準電位Ｖrefを種々変化させて、記憶データの読出しを行う場合には、ビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験することができる。
【００６３】
したがって、本発明の強誘電体メモリの第１実施形態によれば、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となり、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となり、不良解析の効率化を図ることができる。
【００６４】
このように、１Ｔ／１Ｃタイプの強誘電体メモリを製造する場合には、基準電位制御回路をなすパッド３２及びプレート線駆動回路３３を形成する工程を含めておく場合には、全回路形成後、ウエハ状態で記憶データの読出し時のビット線の電位のマージンの試験を行うことができるので好適である。
【００６５】
なお、ビット線に記憶データが出力された場合におけるビット線の電位のマージンの試験の結果、良品については、パッド３２を内部のＶＣＣ電源線に接続する場合には、基準電位制御回路をなすプレート線駆動回路を正規のプレート線駆動回路とすることができ、チップ面を有効に使用することができる。
【００６６】
第２実施形態・・図４〜図６
図４は本発明の強誘電体メモリの第２実施形態の要部を示す回路図である。図４中、ＷＬon、ＷＬenはワード線、ＰＬcnはプレート線、ＢＬn、／ＢＬnはビット線、４０、４１はメモリセルであり、４２、４３は記憶媒体をなす強誘電体キャパシタ、４４、４５はスイッチ素子をなすｎＭＯＳトランジスタである。
【００６７】
また、ＲＷＬo、ＲＷＬeはワード線、ＲＰＬcはプレート線、ＰＣＬはプリチャージ制御線、４６、４７は基準電位Ｖrefを出力するリファレンスセルであり、４８、４９は面積を強誘電体キャパシタ４２、４３よりも大とする強誘電体キャパシタ、５０、５１はスイッチ素子をなすｎＭＯＳトランジスタである。
【００６８】
また、５２は外部から基準電位Ｖrefを制御する制御電位Ｖexが印加されるパッド、５３、５４はプリチャージ回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ５３は、ソースをパッド５２に接続し、ドレインをノード５５に接続し、ゲートをプリチャージ制御線ＰＣＬに接続し、プリチャージ制御信号によりオン、オフが制御されるように構成されている。
【００６９】
また、ｐＭＯＳトランジスタ５４は、ソースをパッド５２に接続し、ドレインをノード５６に接続し、ゲートをプリチャージ制御線ＰＣＬに接続し、プリチャージ制御信号によりオン、オフが制御されるように構成されている。
【００７０】
なお、パッド５２とｐＭＯＳトランジスタ５３とでビット線／ＢＬnに対する基準電位制御回路が構成され、パッド５２とｐＭＯＳトランジスタ５４とでビット線ＢＬnに対する基準電位制御回路が構成されている。
【００７１】
また、５７はビット線ＢＬn、／ＢＬn間の電位差を増幅することにより、選択されたメモリセルからビット線ＢＬn又はビット線／ＢＬnに読み出された記憶データを検出するセンスアンプである。
【００７２】
本発明の強誘電体メモリの第２実施形態においては、メモリセル４０等、奇数行のメモリセルからビット線ＢＬnに読み出された記憶データは、リファレンスセル４６からビット線／ＢＬnに出力された基準電位Ｖrefと比較されることにより検出され、メモリセル４１等、偶数行のメモリセルからビット線／ＢＬnに読み出された記憶データは、リファレンスセル４７からビット線ＢＬnに出力された基準電位Ｖrefと比較することにより検出される。
【００７３】
ここに、リファレンスセル４６からビット線／ＢＬnに基準電位Ｖrefを出力させる場合には、非選択状態の間、プリチャージ制御線ＰＣＬを介してｐＭＯＳトランジスタ５３をＯＮ状態とし、ノード５５を制御電位Ｖexにプリチャージしておく。
【００７４】
そして、ビット線／ＢＬnを０Ｖにプリチャージした後、ハイインピーダンス状態にすると共に、プリチャージ制御線ＰＣＬを介してｐＭＯＳトランジスタ５３をＯＦＦとし、プレート線ＲＰＬcを０Ｖに保ったまま、ワード線ＲＷＬoを選択してｎＭＯＳトランジスタ５０をＯＮとする。
【００７５】
このようにすると、制御電位Ｖex及び強誘電体キャパシタ４８の分極の大きさに応じた電荷が強誘電体キャパシタ４８からビット線／ＢＬn に移動し、強誘電体キャパシタ４８とビット線／ＢＬnの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線／ＢＬnに基準電位Ｖrefが発生する。
【００７６】
また、リファレンスセル４７からビット線ＢＬnに基準電位Ｖrefを出力させる場合には、非選択状態の間、プリチャージ制御線ＰＣＬを介してｐＭＯＳトランジスタ５４をＯＮ状態とし、ノード５６を制御電位Ｖexにプリチャージしておく。
【００７７】
そして、ビット線ＢＬnを０Ｖにプリチャージした後、ハイインピーダンス状態にすると共に、プリチャージ制御線ＰＣＬを介してｐＭＯＳトランジスタ５４をＯＦＦとし、プレート線ＲＰＬcを０Ｖに保ったまま、ワード線ＲＷＬeを選択してｎＭＯＳトランジスタ５１をＯＮとする。
【００７８】
このようにすると、制御電位Ｖex及び強誘電体キャパシタ４９の分極の大きさに応じた電荷が強誘電体キャパシタ４９からビット線ＢＬn に移動し、強誘電体キャパシタ４９とビット線ＢＬnの寄生容量Ｃbitとの間で電荷分割が行われ、ビット線ＢＬnに基準電位Ｖrefが発生する。
【００７９】
即ち、本発明の強誘電体キャパシタの第２実施形態によれば、制御電位Ｖexを変化させることにより、基準電位Ｖrefを変化させることができる。例えば、図５に示すように、Ｖex１＞Ｖex２とすると、Ｖref１＞Ｖref２とすることができる。なお、図６は制御電位Ｖexと基準電位Ｖrefとの関係を示している。
【００８０】
そこで、各メモリセルについて、制御電位Ｖexを種々変化させることにより、基準電位Ｖrefを種々変化させて、記憶データの読出しを行う場合には、ビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験することができる。
【００８１】
したがって、本発明の強誘電体メモリの第２実施形態によれば、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となり、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となり、不良解析の効率化を図ることができる。
【００８２】
このように、１Ｔ／１Ｃタイプの強誘電体メモリを製造する場合には、基準電位制御回路をなすプリチャージ回路を形成する工程を含めておくと、ウエハ状態で記憶データの読出し時のビット線の電位の試験を行うことができるので好適である。
【００８３】
なお、ビット線に記憶データが出力された場合におけるビット線の電位のマージンの試験の結果、良品については、パッド５２を内部のＶＣＣ電源線に接続することにより、基準電位制御回路をなすプリチャージ回路を正規のプリチャージ回路とすることができるので、チップ面を有効に使用することができる。
【００８４】
【発明の効果】
本発明中、第１、第２、第３、第４、第５又は第６の発明の強誘電体メモリによれば、リファレンスセルを制御して基準電位を変化させる基準電位制御回路を備えるとしているので、各メモリセルについて、基準電位を種々変化させて、記憶データの読出しを行うことにより、選択されたメモリセルからビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験することができ、これにより、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となり、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となり、不良解析の効率化を図ることができる。
【００８５】
また、本発明中、第７、第８、第９、第１０、第１１又は第１２の発明の強誘電体メモリの製造方法によれば、リファレンスセルを制御して基準電位を変化させる基準電位制御回路を形成する工程を含んでいるので、全回路形成後、各メモリセルについて、基準電位を種々変化させて、記憶データの読出しを行うことにより、選択されたメモリセルからビット線に記憶データが出力された場合におけるビット線の電位のマージンを試験することができ、これにより、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となり、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となり、不良解析の効率化を図ることができる。
【００８６】
また、本発明中、第１３の発明の強誘電体メモリの製造方法によれば、第９、第１０、第１１又は第１２の発明と同様の効果を得ることができると共に、基準電位制御回路をプレート線駆動回路として使用することができるので、チップ面を有効に使用することができる。
【００８７】
また、本発明中、第１４の発明の強誘電体メモリの試験方法によれば、外部からの制御により基準電位を変化させ、選択されたメモリセルから第１又は第２のビット線に記憶データが出力された場合における第１又は第２のビット線の電位のマージンを試験するとしているので、初期良品から信頼性の低い製品を検出することができ、初期良品からの信頼性の低い製品の除去が可能となり、出荷する製品の信頼性の向上を図ることができると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥、変動によるものなのかの識別が容易となり、不良解析の効率化を図ることができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの第１実施形態の要部を示す回路図である。
【図２】本発明の強誘電体メモリの第１実施形態における制御電位と基準電位との関係を示す図である。
【図３】本発明の強誘電体メモリの第１実施形態における制御電位と基準電位との関係を示す図である。
【図４】本発明の強誘電体メモリの第２実施形態の要部を示す回路図である。
【図５】本発明の強誘電体メモリの第２実施形態における制御電位と基準電位との関係を示す図である。
【図６】本発明の強誘電体メモリの第２実施形態における制御電位と基準電位との関係を示す図である。
【図７】強誘電体メモリが備えるメモリセルの一例である１Ｔ（トランジスタ）／１Ｃ（キャパシタ）タイプのメモリセルを示す回路図である。
【図８】図７に示すメモリセルが備える強誘電体キャパシタのヒステリシス特性を示す図である。
【図９】図７に示すメモリセルから記憶データを読み出した場合におけるビット線ＢＬの電位ＶＢＬ０、ＶＢＬ１の大きさを説明するための図である。
【図１０】１Ｔ（トランジスタ）／１Ｃ（キャパシタ）タイプのメモリセルを備える従来の強誘電体メモリの一例のセルアレイの一部分を示す回路図である。
【図１１】第１従来例のリファレンスセルを示す回路図である。
【図１２】図１１に示す第１従来例のリファレンスセルから出力される基準電位の大きさを説明するための図である。
【図１３】第２従来例のリファレンスセルを示す回路図である。
【図１４】図１３に示す第２従来例のリファレンスセルから出力される基準電位の大きさを説明するための図である。
【図１５】基準電位と、メモリセルから“１”を読み出した場合におけるビット線の電位と、メモリセルから“０”を読み出した場合におけるビット線の電位との理想的な関係を示す図である。
【図１６】メモリセルから“１”を読み出した場合におけるビット線の電位及びメモリセルから“０”を読み出した場合におけるビット線の電位のばらつきの分布を示す図である。
【符号の説明】
（図１）
２０、２１  メモリセル
２６、２７  リファレンスセル
（図４）
４０、４１  メモリセル
４６、４７  リファレンスセル
【図１】
0003780713.tif 000002
【図２】
0003780713.tif 000003
【図３】
0003780713.tif 000004
【図４】
0003780713.tif 000005
【図５】
0003780713.tif 000006
【図６】
0003780713.tif 000007
【図７】
0003780713.tif 000008
【図８】
0003780713.tif 000009
【図９】
0003780713.tif 000010
【図１０】
0003780713.tif 000011
【図１１】
0003780713.tif 000012
【図１２】
0003780713.tif 000013
【図１３】
0003780713.tif 000014
【図１４】
0003780713.tif 000015
【図１５】
0003780713.tif 000016
【図１６】
0003780713.tif 000017