(57)【特許請求の範囲】
【請求項１】
半導体ウェハー上に形成された複数の半導体回路と、
前記複数の半導体回路の隣り合う２つの間に、それら２つの半導体回路と一部と重なるように設けられた第１と第２の不純物注入領域とを有する半導体装置であって、
前記複数の半導体回路の各々は、高電位側電源ライン、低電位側電源ラインと、制御パターンを有し、
前記複数の半導体回路が直列に接続されるように、前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインが、前記対応する第１の不純物注入領域と前記対応する第２の不純物注入領域にそれぞれ接続され、また高電位側電源と低電位側電源にそれぞれ接続され、前記第１の不純物注入領域を介しての前記高電位側電源ライン間の接続と前記第２の不純物注入領域を介しての前記低電位側電源ライン間の接続が、前記各半導体回路の前記制御パターンに予め決められた電圧が印加されたとき、電気的に断たれる半導体装置。
【請求項２】
半導体ウェハー上に形成された複数の半導体回路と、
前記複数の半導体回路の隣り合う２つの間に、それら２つの半導体回路と一部と重なるように設けられた第１の不純物注入領域と前記複数の半導体回路に共通に提供された第２の不純物注入領域とを有し、
前記複数の半導体回路の各々は、高電位側電源ライン、低電位側電源ラインと、制御パターンを有し、
前記複数の半導体回路が直列に接続されるように、前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインがのうちの一方が、前記対応する第１の不純物注入領域に接続され、また前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインがのうちの他方が、前記第２の不純物注入領域に接続され、前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインがのうちの前記一方が、高電位側電源と低電位側電源とのうちの一方に接続され、前記第２の不純物注入領域が前記高電位側電源と前記低電位側電源とのうちの他方に接続され、前記第１の不純物注入領域を介しての、前記高電位側電源ラインと前記各低電位側電源ラインがのうちの前記一方間の接続が、前記各半導体回路の前記制御パターンに予め決められた電圧が印加されたとき、電気的に断たれる半導体装置。
【請求項３】
エージング時に、半導体ウェハー上に形成された複数の半導体回路の隣り合う２つの間に提供された第１と第２の不純物注入領域を介して前記複数の半導体回路の高電位側電源ラインと低電位側電源ラインとを直列に接続して所定電圧を印加することによりエージングが実行され、プロービング時に前記複数の半導体回路のうちの特定半導体回路又は特定半導体回路とそれに隣り合う半導体回路の制御パターンに予め決められた電圧をプローブにより印加して前記特定半導体回路を他の半導体回路から絶縁し、前記特定半導体回路の前記高電位側電源ラインと前記低電位側電源ラインとにプローブにより電圧を印加して前記特定半導体回路の電気的特性が調べられる半導体装置。
【請求項４】
エージング時に半導体ウェハー上に形成された複数の半導体回路の隣り合う２つの間に提供された第１の不純物注入領域と前記複数の半導体回路に共通に提供された第２の不純物注入領域とにより高電位側電源ラインと低電位側電源ラインとを直列に接続して所定電圧を印加することによりエージングが実行され、プロービング時に前記複数の半導体回路のうちの特定半導体回路又は特定半導体回路とそれに隣り合う半導体回路の制御パターンに予め決められた電圧をプローブにより印加して前記特定半導体回路を他の半導体回路から絶縁し、前記特定半導体回路の前記高電位側電源ラインと前記低電位側電源ラインとにプローブにより電圧を印加して前記特定半導体回路の電気的特性が調べられる半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ウェハー状態で多数の半導体回路をエージングすることができ、また、ウェハー状態で各半導体回路の電気的特性を測定することができる半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置を作製する場合、半導体のプロセスが完了した後、まず、半導体回路の電気的特性が評価されていた。このために、個々の半導体回路のパッドに直接検査治具のプローブを接触させ、その半導体回路の電気的特性が評価されていた。この工程はプロービングと呼ばれる。
【０００３】
次に、半導体ウェハーはダイシングされ、評価された電気的特性に従って、良品の半導体チップが選別される。
【０００４】
次に、良品の半導体チップは、ダイボンド及びワイヤーボンドといったパッケージング工程に通される。その後、パッケージされた半導体チップは、ボード等に設置された状態で炉に入れられ、一定の負荷がかけられる。この工程はエージングもしくはバーンインと呼ばれる。
エージング後、再度電気的特性が評価され、初期不良が発生したものが除かれ良品が出荷されている。
【０００５】
このように、半導体装置の従来の製造工程では、個別の半導体チップが半導体ウェハーから切り出された後にエージングが行われていた。このため、各半導体チップに初期不良が発生するかどうかを判別することができない。初期不良が発生するおそれがあるものもパッケージングされ、その後エージングされていた。従って、初期不良が発生した半導体チップのパッケージング工程の時間と材料が無駄となり、製品価格を押し上げることになっていた。
【０００６】
そこで、ウェハー状態で、エージングを行うことができる半導体装置についての要望が生じた。上記問題を解決するために、種々の方法が提案されている。
【０００７】
例えば、第１の方法として、半導体ウェハー上の各チップの必要パッド、例えば電源パッドＶDD、ＶSSと対応する位置に、ボールグリッド等の凸部を設け、それらを結線するパターンを有するフィルムを半導体ウェハーの上に貼り付けた状態で、半導体ウェハーを炉に入れてエージングをウェハー単位で行う方法が提案されている。
【０００８】
また、第２の方法として、ウェハー上の各チップの必要パッドが配線により全て接続され、そのパッドに外部から電圧を印加しながらウェハー単位でエージングを行う方法が提案されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、第１の方法では、フィルム上の凸部と、半導体チップ上のパッドとの接続を高温下で長時間安定して確保することが困難である。接続状態は見た目に同じに見え、たくさんのチップが並列に接続されているため、消費電流による判定も難しい。この結果、接続状態の良否を外部から判定することが困難である。
【００１０】
又、第２の方法では、エージングは良好に行うことができるが、プロービング時に、測定対象外の複数の半導体チップも同じ電源ラインに接続されているため、特性評価（特に消費電流測定）が難しい。また、ダイシング時に、パッド間を接続する配線パターンの金属がダイシングブレードに当たり、その摩耗を早めるという問題がある。更に、切断後の配線金属の端部がムキ出しのため、そこから、金属の腐食が内部へ進行するといった問題もあった。
【００１１】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたもので、半導体ウェハー状態で複数の半導体回路を一括してエージングすることができ、また、半導体ウェハー状態で複数の半導体回路の電気的特性を個別に独立して測定することができる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の観点を達成するために、半導体装置は、半導体ウェハー上に形成された複数の半導体回路と、前記複数の半導体回路の隣り合う２つの間に、それら２つの半導体回路と一部と重なるように設けられた第１と第２の不純物注入領域とを有する。前記複数の半導体回路の各々は、高電位側電源ライン、低電位側電源ラインと、制御パターンを有している。前記複数の半導体回路が直列に接続されるように、前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインが、前記対応する第１の不純物注入領域と前記対応する第２の不純物注入領域にそれぞれ接続され、また高電位側電源と低電位側電源にそれぞれ接続され、前記第１の不純物注入領域を介しての前記高電位側電源ライン間の接続と前記第２の不純物注入領域を介しての前記低電位側電源ライン間の接続が、前記各半導体回路の前記制御パターンに予め決められた電圧が印加されたとき、電気的に断たれる。
【００１３】
エージング時には、半導体ウェハー上に形成された複数の半導体回路の隣り合う２つの間に提供された第１と第２の不純物注入領域を介して前記複数の半導体回路の高電位側電源ラインと低電位側電源ラインとを直列に接続して所定電圧が印加される。こうして半導体ウェハー状態でエージングが実行されることができる。また、プロービング時には、前記複数の半導体回路のうちの特定半導体回路又は特定半導体回路とそれに隣り合う半導体回路の制御パターンに予め決められた電圧をプローブにより印加して前記特定半導体回路が他の半導体回路から絶縁される。また、前記特定半導体回路の前記高電位側電源ラインと前記低電位側電源ラインとにプローブにより電圧が印加され前記特定半導体回路の電気的特性が調べられる。
【００１４】
本発明の第２の観点を達成するために、半導体装置は、半導体ウェハー上に形成された複数の半導体回路と、前記複数の半導体回路の隣り合う２つの間に、それら２つの半導体回路と一部と重なるように設けられた第１の不純物注入領域と前記複数の半導体回路に共通に提供された第２の不純物注入領域とを有している。前記複数の半導体回路の各々は、高電位側電源ライン、低電位側電源ラインと、制御パターンを有している。前記複数の半導体回路が直列に接続されるように、前記複数の半導体回路の各々の高電位側電源ラインと前記各低電位側電源ラインがのうちの一方、例えば高電位側電源ラインが、前記対応する第１の不純物注入領域に接続される。また残りの前記各低電位側電源ラインが、前記第２の不純物注入領域に接続される。前記高電位側電源ラインが高電位側電源と、また低電位側電源ラインが低電位側電源と接続される。前記第１の不純物注入領域を介しての、前記高電位側電源ライン間の接続が、前記各半導体回路の前記制御パターンに予め決められた電圧が印加されたとき、電気的に断たれる。
【００１５】
エージング時には、半導体ウェハー上に形成された複数の半導体回路の隣り合う２つの間に提供された第１の不純物注入領域と前記複数の半導体回路に共通に提供された第２の不純物注入領域とにより高電位側電源ラインと低電位側電源ラインとが直列に接続されて所定電圧が印加される。これによりエージングが実行される。また、プロービング時には、前記複数の半導体回路のうちの特定半導体回路又は特定半導体回路とそれに隣り合う半導体回路の制御パターンに予め決められた電圧をプローブにより印加して前記特定半導体回路を他の半導体回路から絶縁し、前記特定半導体回路の前記高電位側電源ラインと前記低電位側電源ラインとにプローブにより電圧を印加して前記特定半導体回路の電気的特性が調べられる。
【００１６】
【発明の実施の形態】
以下に、添付図面を参照して、本発明の半導体装置について詳細に説明する。
【００１７】
図１は、本発明の半導体装置が形成される半導体ウェハー９０を示す。半導体ウェハー９０には  従来よく知られている半導体製造プロセスにより複数の半導体回路１がマトリクス状に作製されている。また、半導体ウェハー９０には、電源接続用に高電位側電源パッドＶDDと低電位側電源パッドＶSSが設けられている。複数の半導体回路１は、行毎に直列に接続され、更に電源パッドＶDDとＶSSに接続されている電源ラインに接続されている。
【００１８】
図２は、半導体ウェハー９０上に作製された本発明の第１の実施形態にかかる複数の半導体回路１に対応する複数の半導体回路領域１−ｎのある行の一部を示す平面配置図である。図２を参照して、複数の半導体回路領域１−ｎ（１−０、１−１、１−２、・・・）がｎ型不純物注入領域１０とｎ型不純物注入領域１３（１３−１、１３−２、・・・）により直列に接続されている。不純物注入領域１０は低電位側電源パッドＶＳＳに接続されている。不純物注入領域１３は、半導体ウェハーの端部又は中央で高電位側電源パッドＶDDに接続されている。
【００１９】
次に、図２から図４を参照して、各半導体チップの内部の平面構成を、半導体回路領域１−１を例にとり、詳細に説明する。図２に示されるように半導体回路領域１−１では、低電位電源パターン１７−１が絶縁膜７１を介してウェハー９０上に形成されている。低電位電源パターン１７−１は、内部回路（図示せず）に加えて、コンタクトホールにより不純物注入領域１０に接続されている。また、低電位電源パターン１７−１と不純物注入領域１０の間のコンタクトの上には絶縁膜７２を介して低電位電源パッド１８−１が形成されている。これにより各半導体回路１は不純物注入領域１０により低電位電源パッドＶSSに接続されている。
【００２０】
一方、図３と図４を参照して、高電位電源パターン１４−１が絶縁膜７１を介してウェハー９０上に形成されている。高電位電源パターン１４−１は、上記内部回路（図示せず）に加えて、コンタクトホールにより、半導体回路領域１−０と１−１間の不純物注入領域１３−１に、また、コンタクト１９−１により不純物注入領域１３−２に接続されている。また、高電位電源パターン１４−１と不純物注入領域１３−１の間のコンタクトの上には絶縁膜７２を介して高電位電源パッド１５−１が形成されている。不純物注入領域を介してその行の端部の半導体回路あるいは不純物注入領域１３が高電位側電源ＶDDに接続されている。尚、不純物注入領域１３−１の図３に示される突出部は無くとも良い。即ち、不純物注入領域１３−１は、長方形の平面形状であっても良い。
【００２１】
更に、制御パターン１１−１が、絶縁膜７１を介して形成されている。制御パターン１１−１の制御用端部４０は不純物注入領域１３−１上を越えてのびている。制御パターン１１−１の上には、絶縁膜７２を介して制御パッド１２−１が形成されている。制御パッド１２−１はエージング時には電気的に浮いたままである。
【００２２】
半導体回路領域１−０、１−２は、高電位側パターンと低電位側パターンが半導体回路領域１−１と同様な構成を有している。半導体回路領域１−２では、制御パターン１２−２が、絶縁膜７１を介して形成されている。制御パターン１２−２の制御用端部４０は不純物注入領域１３−２上を越えてのびている。制御パターン１２−２の上には、絶縁膜７２を介して制御パッド１２−２が形成されている。
【００２３】
次に、複数の半導体回路１を半導体ウェハー９０に形成された状態でエージングし、プロービングする工程について説明する。エージングに際しては、半導体ウェハー９０上に形成された電源パッドＶDDとＶSSに電源が接続される。全ての半導体回路１は、不純物注入領域１０と不純物注入領域１３（１３−１、１３−２、・・・）により、直列に電源パッドＶDDとＶSSに接続されているので、ボールグリッド等を使用することなくエージングを行うことができる。このとき、不純物注入領域１０と１３は、１ｘ１０17から１ｘ１０18の不純物濃度を有しているので十分に抵抗が小さい。従って、電源ラインでの電圧降下はそれほど大きくないので、半導体回路１を十分にエージングすることができる。これにより、初期不良品を明らかにすることができる。
【００２４】
次にプロービングが行われる。プロービング時には半導体ウェハー９０の電源パッドＶDDとＶSSは電源から絶縁されている。プロービングでは、例えば４本のプローブを有する治具が使用される。第１のプローブは高電位側電源パターン１４−１の高電位側電源パッド１５−１に接続され、第２のプローブは低電位側電源パターン１７−１の低電位側電源パッド１８−１に接続される。第３のプローブは制御パターン１１−１の制御パッド１２−１に接続される。第４のプローブは制御パターン１１−２の制御パッド１２−２に接続される。
【００２５】
第１と第２のプローブはそれぞれ電源と接地（ＧＮＤ）に接続される。第３と第４のプローブには−１Ｖから−２Ｖの負電圧が印加される。制御パターン１１−１は、絶縁膜７１を介して不純物注入領域１３−１上にのびているので、制御パターン１１−１をゲートとするＭＯＳＦＥＴと同様な構造をしている。不純物注入領域１３−１はｎ型なので、制御パターン１１−１に負電圧を印加することにより空乏層が広がり、半導体回路領域１−０と半導体回路領域１−１の間を電気的に絶縁することができる。同様に制御パッド１２−２に負電圧を印加することにより、半導体回路領域１−１と半導体回路領域１−２の間を電気的に絶縁することができる。このようにして、第３と第４のプローブに負の電圧を印加することにより、半導体回路領域１−１は、他の半導体回路領域から絶縁され、個別に独立してその電気的特性をテストすることができる。
【００２６】
検査終了後、半導体ウェハー９０は点線８０に沿ってダイシングされる。このダイシング領域には金属パターンは存在しない。ただ、ｎ型不純物注入領域が存在するだけである。従って、ダイシング時に、刃を損傷することがない。また、ダイシングの後、金属パターンに沿って腐食が進行することがない。
【００２７】
本実施形態では、半導体回路領域１−１には制御パターン１１−１が１つだけ設けられている。しかしながら、チップエリアに余裕があれば、図５に示すように半導体回路領域１−１内に２つの制御パターン１１−１と６８−１を設けてもよい。制御パターン６８−１は制御パターン１１−１と同様な構造を有し、制御パッド６９−１には負電圧が印加される。これにより、半導体回路領域１−１を他の半導体回路から絶縁するようにしても良い。この場合、２つの半導体回路にまたがることなく、第１から第４のプローブは一つの半導体回路内のパッドに接触させられるので、検査の操作性が向上する。
【００２８】
次に、本発明の第２の実施形態による半導体装置について説明する。図６は、第２の実施形態による半導体装置のパターン配置図である。第１の実施形態では、低電圧電源ＶSS側には共通の不純物注入領域１０が設けられていた。しかしながら、本実施形態では低電圧電源ＶＳＳ側も第１の実施形態の高電圧電源ＶDD側と同様に構成されている。
【００２９】
即ち、図６を参照して、半導体回路領域１−１を例にとり説明すると、低電位電源パターン２４−１が絶縁膜７１と７２を介してウェハー９０上に形成されている。低電位電源パターン２４−１は、上記内部回路（図示せず）に加えて、コンタクトホールにより不純物注入領域３０−１に接続されている。また、低電位電源パターン２４−１と不純物注入領域３０−１の間のコンタクトの上には絶縁膜７２を介して低電位電源パッド２２−１が形成されている。これにより、第１の実施例における高電位電源と同様に、各半導体回路１は不純物注入領域３０により低電位電源パッドＶSSに接続されている。
【００３０】
一方、高電位電源パターン１４−１は第１の実施形態と同様に形成されているので、説明は省略する。
【００３１】
更に、制御パターン２０−１が、絶縁膜７１を介して形成されている。制御パターン２０−１の制御用端部の一方４０−１−ａは、ｎ型不純物注入領域１３−１上を越えてのびている。また、他方の制御用端部４０−１−ｂは、ｎ型不純物注入領域３０−１上を越えてのびている。制御パターン２０−１の上には、絶縁膜７２を介して制御パッド２１−１が形成されている。
【００３２】
半導体回路領域１−２では、高電位側パターンと低電位側パターンは半導体回路領域１−１と同様な構成を有している。半導体回路領域１−２では、制御パターン２１−１が、絶縁膜７１を介して形成されている。制御パターン２０−２の制御用端部４０−２−ａと４０−２−ｂは、それぞれ不純物注入領域１３−２と３０−２上を越えてのびている。制御パターン２０−２の上には、絶縁膜７２を介して制御パッド２１−２が形成されている。
【００３３】
エージングとプロービング時の動作は第１の実施形態におけるそれらと同様であるので説明は省略する。この場合、半導体回路領域１−１は、制御パッド２１−１と２１−２に負電圧を印加することにより、４つの不純物注入領域１３−１、１３−２、３０−１、３０−２に空乏層が発生して他の半導体回路領域１−０と１−２から絶縁される。
【００３４】
本実施形態では、半導体装置は低電位側電源においても、高電位側電源と同様に不純物注入領域を介して接続されているので、より確実に半導体回路を他の半導体装置から独立してテストすることができる。また、共通の不純物注入領域を設ける必要がないので半導体ウェハー上のエリアをより有効に使用することができる。
【００３５】
次に、本発明の第３の実施形態による半導体装置について説明する。第３の実施形態の基本構成は第２の実施形態とほぼ同様であるので、異なる点だけを説明する。本実施形態では、不純物注入領域は２重構造となっている。即ち、ｎ型の不純物注入領域ウェル３２（３２−１，３２−２、・・・）と３６（３６−１、３６−２、・・・）の中にｐ型の不純物注入領域３４（３４−１、３４−２、・・・）と３８（３８−１、３８−２、・・・）がそれぞれ形成されている。従って、本実施形態では、制御パターン２０の制御パッド２１には正の電圧が印加され、空乏層が広がることになる。これにより、第１及び第２の実施形態と同様に動作させることができる。また、半導体回路がチップとして切り出されたとき、高電位側電源電圧として一般に３Ｖあるいは５Ｖ等の正の電源電圧が使用される。制御パッド２１と高電位側電源パッド１５とが接続されれば、不純物注入領域３２と３６に空乏層が形成されるので、チップの端部が電圧が印加されたまま、むき出しになることを防ぐことができる。
【００３６】
以上の実施形態では、半導体回路内の電源パターンは独立して設けられていた。しかしながら、チップ間の高電位側と低電位（ＧＮＤ）側の両方あるいは一方の接続を図８（ａ）に示すように半導体層１００−１によって行っても良い。この場合、制御パターンは、パッド１２−１に負電圧が印加されたとき、その半導体層中に空乏層を形成して半導体回路を絶縁するように動作する。他に、図８（ｂ）に示すように、半導体層１１０−１及び電極１４−１の組合せによりチップ間の接続を行っても良い。
【００３７】
【発明の効果】
上記のように、本発明の半導体装置によれば、半導体ウェハー状態で複数の半導体回路を一括してエージングすることができ、また、半導体ウェハー状態で複数の半導体回路の電気的特性を個別に独立して測定することができる。
【図面の簡単な説明】
【図１】半導体ウェハーに形成された半導体装置を示す図である。
【図２】本発明の第１の実施形態にかかる半導体装置の平面配置図である。
【図３】図２に示される本発明の第１の実施形態にかかる半導体装置において、線Ａ−Ａ’で切り取ったときの断面図である。
【図４】図２に示される本発明の第１の実施形態にかかる半導体装置において、線Ｂ−Ｂ’で切り取ったときの断面図である。
【図５】本発明の第１の実施形態にかかる半導体装置の変形例の平面配置図である。
【図６】本発明の第２の実施形態にかかる半導体装置の平面配置図である。
【図７】本発明の第３の実施形態にかかる半導体装置の平面配置図である。
【図８】（ａ）はチップ間の接続が半導体層を用いてなされている例を示す図であり、（ｂ）はチップ間の接続が半導体層と電極（電源パターン）の両方でなされている例を示す図である。
【符号の説明】
１：  半導体回路
１０、１３、３０、３２、３４、３６、３８：不純物注入領域
１１、２０、６８：制御パターン
１２、２１：制御パッド
１４：高電位側電源パターン
１５：高電位側電源パッド
１７、２４：低電位側電源パターン
１８、２２：低電位側電源パッド
９０：半導体ウェハー
【図１】
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【図３】
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【図４】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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