(57)【特許請求の範囲】
【請求項１】
対向して形成された一対の脚部と、これらの脚部の一端部同士を連結する胴部と、前記一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部とを具備するとともに、前記脚部、前記胴部及び前記橋部が磁性体からなり、かつ一体に形成されていることを特徴とする磁性体コア。
【請求項２】
請求項１記載の磁性体コアの胴部に導線が巻回されていることを特徴とするチップインダクタ。
【請求項３】
対向する橋部先端面間の間隔が導線の直径より大きいことを特徴とする請求項２記載のチップインダクタ。
【請求項４】
請求項２又は３に記載されたチップインダクタの脚部の他端底面に電極が形成されており、基板表面に形成された電極にハンダで接合されていることを特徴とするインダクタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁性体コア及びチップインダクタ並びにインダクタ装置に関するもので、脚部、胴部及び橋部が磁性体からなる磁性体コア、及び胴部に導線が巻回されたチップインダクタ並びにインダクタ装置に関するものである。
【０００２】
【従来技術】
近年においては、テレビ、パソコン、移動体通信機器等の分野において、高周波化の進展とともに、これらの機器に使用される部品も高周波化の要求が高まっている。また、急激に需要が拡大しつつある表面実装用チップインダクタの分野において、小型化、軽量化、高信頼性の要求が大きくなっている。
【０００３】
従来、表面実装用チップインダクタとしては、モールド型又はオープン型の磁性体コアが知られている。モールド型の磁性体コアは、磁性体コア自体が樹脂封止された構造を有しており、オープン型の磁性体コアは、外面が露出した構造を有している。従来、使用される磁性体コアとしてはモールド型の磁性体コアがほぼ１００％であり、オープン型のものは殆ど使用されなかったが、低コストの観点からはオープン型の磁性体コアを用いたチップインダクタが有利である。
【０００４】
このようなオープン型の磁性体コアを用いたチップインダクタは、図２に示すように、対向して形成された一対の脚部１２ａと、これらの脚部１２ａの上端部同士を連結する胴部１２ｂと、該胴部１２ｂに巻回された導線１３とからなり、脚部１２ａ及び胴部１２ｂが磁性体材料の一体成形体から構成されていた。
【０００５】
このようなチップインダクタは、脚部１２ａの底面に電極１５が形成されており、基板表面に形成されている電極１５に、チップインダクタの脚部１２ａの電極１５を半田で接合して実装でき、また、導線１３を胴部１２ｂに容易に巻回できるため、オープン型の磁性体コアを用いたチップインダクタは有利である。
【０００６】
【発明が解決しようとする課題】
しかしながら、図２に示した、オープン型の磁性体コアを用いたチップインダクタは、モールド型のチップインダクタと異なり、高いＱ値が得られにくいという問題があった。これは、磁束が磁性体コアの脚部１２ａの底面に形成された電極１５にまで到達し、そこで導体損を誘発するからであった。
【０００７】
このため、磁束を胴部１２ｂ等に閉じ込めた（閉磁路）オープン型のチップインダクタが提案されている。このインダクタは、図３に示すように、対向して形成された一対の脚部１２ａと、これらの脚部１２ａの上端部同士を連結する胴部１２ｂと、該胴部１２ｂに巻回された導線１３と、一対の脚部１２ａの中央部を連結する橋部１２ｃとからなり、脚部１２ａ、胴部１２ｂ及び橋部１２ｃが磁性体材料の一体成形体から構成され、橋部１２ｃを設けることにより、閉磁路タイプの磁性体コアを形成していた。
【０００８】
このような閉磁路タイプのチップインダクタでは、脚部１２ａを介して脚部１２ａの底面に形成された電極１５に流れようとする磁束を防止でき、高いＱ値を得ることができる。
【０００９】
しかしながら、脚部１２ａ、胴部１２ｂ及び橋部１２ｃを一体形成して閉磁路を形成しているため、脚部１２ａ、胴部１２ｂ及び橋部１２ｃで形成される空間に導線１３を通して、胴部１２ｂに導線１３を巻くしかなく、手間がかかるという問題があった。または、胴部１２ｂに導線１３を巻いた後、脚部１２ａに橋部１２ｃを後づけする必要があり、オープン型の磁性体コアを用いたチップインダクタの低コストという利点が失われるという問題があった。
【００１０】
本発明は、Ｑ値を高く維持できるとともに、容易に、かつ低コストで製造できる磁性体コア及びチップインダクタ並びにインダクタ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のチップインダクタは、対向して形成された一対の脚部と、これらの脚部の一端部同士を連結する胴部と、前記一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部とを具備するとともに、前記脚部、前記胴部及び前記橋部が磁性体からなり、かつ一体に形成されていることを特徴とする。このような磁性体コアの胴部に導線が巻回されてチップインダクタが構成される。
【００１２】
本発明のチップインダクタは、オープン型の磁性体コアを用いたチップインダクタであり、一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部を有しているため、各橋部先端面間は所定寸法の隙間が形成されており、対向する橋部の先端面間の間隔を導線の直径より大きくすることにより、この隙間を介して導線を胴部に巻回することができ、導線を胴部に容易に巻回できる。
【００１３】
また、本発明のチップインダクタでは、閉磁路を形成するための各橋部の先端面間は所定寸法の隙間が形成されているが、この隙間が大きいほど磁束は脚部底面の電極側に漏れるようになり、電極からの導体損により電極のＱ２値は低下する。しかしながら、電極のＱ２値が、磁性体自体の複素透磁率によるＱ１値よりも遥かに大きな値であれば、電極のＱ２値がある程度低下したとしても、インダクタ全体のＱ値にはそれほど低下しないので、各橋部の先端面間の隙間がある程度の大きさ迄はＱ値の実質的な低下には繋がらない。
【００１４】
即ち、閉磁路を形成するための各橋部の先端面間に隙間（磁気ギャップ）を形成することにより、磁束が脚部に回り込むようになり、その結果、脚部底面の電極からの損失が増加し、Ｑ値が低くするはずである。しかしながら、電極までを含めたインダクタ全体のＱ値は、磁性体コア自体の複素透磁率によるＱ１と電極のＱ２との関係で
１／Ｑ＝１／Ｑ１＋１／Ｑ２                （１）
と表されるので、
Ｑ１＜＜Ｑ２                          （２）
であれば多少Ｑ２が小さくなっても全体のＱ値への影響は少ない。つまり、ある適当な大きさまでの磁気ギャップであれば、Ｑ値の実質的な低下は招かない。実際に、Ｑ値の大きな低下を招かない磁気ギャップの間隔の上限は導線の直径の数倍あり、導線をその磁気ギャップを通して胴部に容易に巻き付ける事ができる。
【００１５】
本発明では、一体型閉磁路タイプの磁性体コアの橋部に適当な大きさの隙間を設けることで、閉磁路タイプが有する磁束を他に漏らさないという利点と、開磁路タイプが有する巻線の容易さの両方を兼ね備えたチップインダクタを実現できる。
【００１６】
また、本発明では、上記チップインダクタの脚部の他端底面に電極を形成して、表面実装用チップインダクタとして用いることができ、脚部の底面に形成された電極を、例えば、基板表面に形成された電極にハンダで接合してインダクタ装置を構成できる。
【００１７】
【発明の実施の形態】
本発明のチップインダクタは、図１に示すように、対向して形成された一対の脚部１ａと、これらの脚部１ａの上端部同士を連結する胴部１ｂと、一対の脚部１ａの中央部からそれぞれ延設され、先端面が所定間隔Ｌを置いて対向するように形成された橋部１ｃとから構成された磁性体コアを用いて形成され、胴部１ｂには導線３が巻回されている。
【００１８】
脚部１ａ、胴部１ｂ及び橋部１ｃは、例えば、Ｍｎ系、Ｚｎ系、Ｎｉ系フェライト等の公知の磁性体材料を用いて、図１に示すような形状に一体に成形され、これを焼成することにより、磁性体コアが形成されている。
【００１９】
また、脚部１ａの他端底面には電極５が形成されており、これらの脚部１ａの底面に形成された電極５は、図２に示したように、基板表面に形成された電極にハンダで接合され、インダクタ装置が構成される。
【００２０】
そして、本発明では、一対の脚部１ａの中央部からそれぞれ延設され、先端面が所定間隔Ｌを置いて対向するように形成された橋部１ｃを有することが重要であり、このように、橋部１ｃの先端面を所定間隔Ｌを置いて対向して形成することにより、対向する橋部１ｃの先端面間には隙間７が形成され、この隙間７を利用することにより、胴部１ｂへの導線３の巻回を容易に行うことができる。
【００２１】
橋部１ｃの先端面間に形成された隙間７の間隔Ｌは、導線３の巻回を容易に行うため、導線３の直径よりも大きいことが望ましい。一方、磁束が脚部１ａ底面の電極５側に漏れることを抑制するためには、隙間７の間隔Ｌはなるべく小さいことが望ましい。小型化のため、導線３の直径は、０．１ｍｍ以下であり、脚部１ａ間の距離（ｂ−２Ｌａ）は２ｍｍ以下とされている。
【００２２】
隙間７の間隔Ｌは、導線３の巻回を容易にし、かつ磁束の脚部１ａ底面の電極５側への漏洩を抑制するという点から、導線３の直径よりも大きく、脚部１ａ間の距離の２０％以下、特には１０％以下であることが望ましい。
【００２３】
本発明のチップインダクタでは、特に、対向する橋部１ｃの先端面間の間隔Ｌを、導線３の直径よりも大きく、脚部１ａ間の距離の２０％以下としたので、磁束の脚部１ａ底面の電極５側への漏洩を抑制でき、電極でのＱ２値低下を最小限に抑制でき、全体としてのＱ値低下を抑制できるとともに、隙間７の間隔Ｌを導線３の直径よりも大きくしたので、この隙間７を利用して導線３を胴部１ｂに巻回することができ、容易に製造できる。
【００２４】
【実施例】
図１に示す磁性体コアを作製した。その寸法は、縦ａが１．７ｍｍ、横ｂが２．０ｍｍ、高さｃは１．６ｍｍであり、脚部１ａの幅Ｌａは０．４ｍｍ、高さｈは１．２ｍｍであり、その一対の脚部１ａの中間の高さに矩形状の橋部１ｃを形成した。その橋部１ｃの端面形状は０．４ｍｍ×１．７ｍｍの長方形とした。
【００２５】
また、導線３として直径０．０６ｍｍの銅線を用い、橋部１ｃ間の隙間７を利用して胴部１ｂにコイル状に巻き、その導線３の両端を一対の脚部１ａの底面に形成された銅からなる電極５に接合した。磁性体コアの比透磁率は１７０〜１８０、磁性体コア自体の損失によるＱ１値は一定と考える。実際は隙間７の間隔Ｌが大きい程磁束が磁性体コアの外に漏れるので、磁性体コアの損失の影響を受けることが少なくなりＱ１値は大きくなると考えられるので、Ｑ１値が一定というのはＱ値を高くするという点からは多少厳し目の仮定である。
【００２６】
また、導線３には１０ＭＨｚ程度の周波数を有する交流電流を通した。橋部１ｃ間の隙間７の間隔Ｌを変化させたときの、磁性体コアの損失によるＱ１は実験から、電極５からの損失Ｑ２は電磁場シミュレータによって求め、全体のＱ値は前述した式（１）を用いて求めた。これらの結果を表１に記載した。尚、磁性体コアの損失によるＱ１は４５であった。
【００２７】
【表１】
0003850274.tif 000002
【００２８】
表１より、橋部１ｃ間の隙間７の間隔Ｌが０．２４ｍｍ（脚部１ａ間の距離の２０％）までは、インダクタ全体のＱ値が３５という高い値が得られることが判る。特に、間隔Ｌが０．０８ｍｍ（脚部１ａ間の距離の６．７％）の場合には、インダクタ全体のＱ値が４１という、隙間７を設けない場合とほぼ同様の高い値が得られることが判る。また、本発明のインダクタでは、導線の直径は０．０６ｍｍなので、橋部１ｃ間の隙間７を通して胴部１ｂに巻き付けることができた。
【００２９】
【発明の効果】
本発明によれば、一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部を有しているため、各橋部の先端面間は所定寸法の隙間が形成されており、橋部の先端面の間隔を導線の直径より大きくすることにより、この隙間を介して導線を胴部に巻回することができ、導線を胴部に容易に巻回できる。
【００３０】
また、半閉磁路を形成するための各橋部の先端面間は所定間隔の隙間が形成されているが、この隙間を所定範囲に設定することにより、磁束の脚部底面の電極側への漏洩を抑制でき、インダクタ全体としてのＱ値を高く維持でき、一体型半閉磁路タイプの磁性体コアを用いることで、高Ｑ値で安価なチップインダクタを提供することができる。
【図面の簡単な説明】
【図１】本発明のチップインダクタを示す斜視図である。
【図２】従来の開磁路タイプのチップインダクタが基板に半田実装された状態の正面図を示す。
【図３】従来の閉磁路タイプのチップインダクタを示す斜視図である。
【符号の説明】
１ａ・・・脚部
１ｂ・・・胴部
１ｃ・・・橋部
３・・・導線
５・・・脚部他端底面の電極
Ｌ・・・橋部先端面間の間隔
【図１】
0003850274.tif 000003
【図２】
0003850274.tif 000004
【図３】
0003850274.tif 000005