(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
複数の一対のセンス線と、
それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の一方のセンス線に接続された複数の記憶セルと、
それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の他方のセンス線に接続された複数の参照セルと、
所定の記憶セル及び参照セルに情報の書き込みを行うときに、当該記憶セル及び参照セルに対応する一対のセンス線の両方のセンス線に、書き込むべき情報に対応し且つ当該一対のセンス線それぞれの間で相互に反対方向の電流を流すと共に、当該記憶セル及び参照セルに対応するワード線に所定方向の電流を流す手段と、
を備えることを特徴とする磁気ランダムアクセスメモリ回路。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは磁気抵抗素子と当該磁気抵抗素子に直列に接続されるダイオードを更に備えることを特徴とする磁気ランダムアクセスメモリ回路。
【請求項３】
請求項１に記載の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは磁気抵抗素子と当該磁気抵抗素子に直列に接続されるトランジスタを更に備えることを特徴とする磁気ランダムアクセスメモリ回路。
【請求項４】
請求項１乃至３の何れか１項に記載の磁気ランダムアクセスメモリ回路において、
アドレスの一部をデコードする行デコーダと、
前記アドレスの残りの部分をデコードする列デコーダとをさらに備え、
前記行デコーダのデコード端子には前記複数の一対のセンス線が接続され、
前記列デコーダのデコード端子には前記複数のワード線が接続され、
前記行デコーダは２つあり、前記列デコーダは２つあり、前記複数の一対のセンス線の各々は、前記２つの行デコーダの各々のデコード端子間を接続し、前記複数のワード線の各々は、前記２つの列デコーダの各々のデコード端子間を接続することを特徴とする磁気ランダムアクセスメモリ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、読み出し時に、前記行デコーダと前記列デコーダは、選択された行と選択された列との交点にあるセルペアの記憶セルと参照セルに同一の値の電流を流すことを特徴とする磁気ランダムアクセスメモリ回路。
【請求項６】
請求項５に記載の磁気ランダムアクセスメモリ回路において、
読み出し時に、選択された行と選択された列との交点にあるセルペアの記憶セルのセンス線側の端子の電圧と当該セルペアの参照セルのセンス線側の端子の電圧とを比較する比較手段を更に備えることを特徴とする磁気ランダムアクセスメモリ回路。
【請求項７】
請求項６に記載の磁気ランダムアクセスメモリ回路において、前記比較手段は、比較器と、各々が前記比較器の２つの入力端子の各々に接続される２本の補助線と、前記２本の補助線の一方を選択された行の記憶セルが接続されるセンス線と接続するための複数のトランジスタと、前記２本の補助線の他方を選択された行の参照セルが接続されるセンス線と接続するための複数のトランジスタと、を備えることを特徴とする磁気ランダムアクセスメモリ回路。
【請求項８】
請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、読み出し時に、読み出す記憶セルとそれと対をなす参照セルに電流を流す手段と、前記読み出す記憶セルとそれと対をなす参照セルにおける電流を流したときのこれらにおける電圧降下を四端子法により検出する手段を備えることを特徴とする磁気ランダムアクセスメモリ。
【請求項９】
請求項１乃至８のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、前記磁気抵抗素子はスピントンネル素子であることを特徴とする磁気ランダムアクセスメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ : Magnetic Random Access Memory）回路（以下「ＭＲＡＭ回路」という。）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリにおいては、複数の記憶セルがワード線とビット線の交点に配置されている。基本的には、記憶セルは絶縁層あるいは金属層及びそれを挟んだ二枚の強磁性層から構成されている。デジタル情報は強磁性層の磁化の向きによって表され、その情報は意図的に書き換えられない限り、無限に保持される。記憶セルの状態を書き換えるために、ワード電流とビット電流により閾値より大きな合成磁場を記憶セルに印加し、強磁性層の磁化を反転させる。
【０００３】
第１の技術として、米国特許第５７４８５１９号及びIEEE Transaction On Components Packaging and Manufacturing Technology-Part A Vol. 170  No. 3  pp373- 379で開示されている、記憶セルとして巨大磁気抵抗効果（ＧＭＲ : giant magnetoresistive）素子を用いて且つ簡単化されたＭＲＡＭ回路を図６に示す。このＭＲＡＭ回路は一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路はメモリアレー（第１アレー６０４及び第２アレー６０５）、デコーダ（行デコーダ６０２及び列デコーダ６０３）及び比較器６０６より構成される。行デコーダ６０２と列デコーダ６０３は、アドレスバス６０１にそれぞれ接続されている。第１アレー６０４及び第２アレー６０５のうちの一方は読み出し時の参照セルとして用いられる。
【０００４】
第２の従来技術として、米国特許第５６４０３４３号で開示されている、磁気トンネル接合（ＭＴＪ : Magnetic Tunnel Junction）素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレーをもつＭＲＡＭ回路を図７に示す。このＭＲＡＭ回路は行デコーダ７０１、７０２と列デコーダ７０３、７０４とこれらに接続される交点に磁気トンネル接合素子を有するマトリックス回路より構成されている。このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作するが、この開示において、電圧の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００５】
【発明が解決しようとする課題】
第１の従来技術では、記憶セルと参照セルそれぞれに別のワードラインが必要なため、記憶セルアレイと参照セルアレイが分離され、あるいはそれらの距離が離れている。そのため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンの実現が困難であった。そのため、記憶セルのウェハー上での特性の均一性が要求された。また、記憶セル面積が大きいので、集積化、小型化が困難であった。
【０００６】
本発明はウエハー上での場所に依存する磁気抵抗素子の特性のばらつきに特性が依存しないＭＲＡＭ回路を提供することを目的とする。また、本発明は、配線抵抗の影響を極力排除した感度の高い読み出しが可能なＭＲＡＭ回路を提供することを目的とする。更に、本発明は、集積化のために有効な回路構成を有するＭＲＡＭ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による磁気ランダムアクセスメモリ回路は、複数のワード線と、複数の一対のセンス線と、それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の一方のセンス線に接続された複数の記憶セルと、それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の他方のセンス線に接続された複数の参照セルと、所定の記憶セル及び参照セルに情報の書き込みを行うときに、当該記憶セル及び参照セルに対応する一対のセンス線の両方のセンス線に、書き込むべき情報に対応し且つ当該一対のセンス線それぞれの間で相互に反対方向の電流を流すと共に、当該記憶セル及び参照セルに対応するワード線に所定方向の電流を流す手段と、を備えることを特徴とする。
記憶セルおよび参照セルは、磁気抵抗効果素子を備えることができる。
【０００８】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは前記磁気抵抗素子に直列に接続されるダイオードを更に備えることを特徴とする。
【０００９】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは前記磁気抵抗素子に直列に接続されるトランジスタを更に備えることを特徴とする。
【００１０】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、  アドレスの一部をデコードする行デコーダと、アドレスの残りの部分をデコードする列デコーダとをさらに備え、前記行デコーダのデコード端子には前記複数の一対のセンス線が接続され、前記列デコーダのデコード端子には前記複数のワード線が接続され、前記行デコーダは２つあり、前記列デコーダは２つあり、前記複数の一対のセンス線の各々は、前記２つの行デコーダの各々のデコード端子間を接続し、前記複数のワード線の各々は、前記２つの列デコーダの各々のデコード端子間を接続することを特徴とする。
【００１１】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、書き込み時に、前記２つの行デコーダは、選択された行の一対のセンス線の両方の線に互いに反対方向の電流を流し、前記２つの列デコーダは、選択された列のワード線に電流を流すことを特徴とする。
【００１２】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、前記行デコーダと前記列デコーダは、選択された行と選択された列との交点にあるセルペアの記憶セルと参照セルに同一の値の電流を流すことを特徴とする。
【００１３】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、選択された行と選択された列との交点にあるセルペアの記憶セルのセンス線側の端子の電圧と当該セルペアの参照セルのセンス線側の端子の電圧とを比較する比較手段を更に備えることを特徴とする。
【００１４】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記比較手段は、比較器と、各々が前記比較器の２つの入力端子に接続される２本の補助線と、前記２本の補助線の一方を選択された行の記憶セルが接続されるセンス線と接続するための複数のトランジスタと、前記２本の補助線の他方を選択された行の参照セルが接続されるセンス線と接続するための複数のトランジスタと、を備えることを特徴とする。
【００１５】
更に、本発明による磁気ランダムアクセスメモリは、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、読み出す記憶セルとそれと対をなす参照セルに電流を流す手段と、前記読み出す記憶セルとそれと対をなす参照セルにおける電流を流したときのこれらにおける電圧降下を四端子法により検出する手段を備えることを特徴とする。
【００１６】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記磁気抵抗素子はスピントンネル素子であることを特徴とする。
【００１７】
【発明の実施の形態】
本発明の実施の形態について、図１乃至図５を参照して詳細に説明する。
【００１８】
［実施形態１］
まず本発明の実施形態１について説明する。
【００１９】
図１は実施形態１によるＭＲＡＭ回路を示す。このＭＲＡＭ回路はメモリアレー１０６、デコーダセット、比較器１０７により構成される。メモリアレー１０６は複数の記憶セル２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ及びそれらと対をなす参照セル２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃより構成され、これらの記憶セルと参照セルはワード線２ａ、２ｂ、２ｃとセンス線２１、２１ｒ、２２、２２ｒの交点に配置されている。
【００２０】
デコーダセットは、行デコーダ１０２、１０３と列デコーダ１０４、１０５より構成されており、これらはアドレスバス１０１に接続されている。列デコーダ１０４はスイッチトランジスタ１１１、１１２、１１３を、列デコーダ１０５はスイッチトランジスタ１２１、１２２、１２３を有しており、これらのオン／オフによりワード線２ａ、２ｂ、２ｃを書き込み状態又はグランドレベル状態にスイッチさせる。行デコーダ１０２はスイッチトランジスタ１３１、１３２、１３３、１３４を、行デコーダ１０３はスイッチトランジスタ１４１、１４２、１４３、１４４を有しており、オンの時にセンス線２１、２２、２１ｒ、２２ｒを行デコーダ１０２内の所定の回路に接続させる。
【００２１】
センス線（補助線）２４の一端はパストランジスタ１５１、１５３を介してセンス線２１、２２に接続されている。センス線２４の他端は比較器１０７のプラス側入力端子に接続されている。センス線（補助線）２５の一端はパストランジスタ１５２、１５４を介してセンス線２１ｒ、２２ｒに接続されている。センス線２５の他端は比較器２６のマイナス側入力端子に接続されている。
【００２２】
参照符号２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃが付されているのは記憶セルである。参照符号２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃが付されているのは参照セルであり、これらを記憶セルの近傍に配置することにより配線抵抗の広域的なばらつきの影響を軽減することが可能となる。またこのＭＲＡＭ回路においては１ビットの情報を二つのスピントンネル素子（記憶セルと参照セル）に記憶する。これにより記憶セルのＳ／Ｎを高めたり同相雑音除去を行ったりすることが可能となる。
【００２３】
図２は記憶セル２１ａの構造を示す。他の記憶セル２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ、及び参照セル２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃも記憶セル２１ａと同じ構造を有する。
【００２４】
記憶セル２１ａは第一強磁性層８１と第二強磁性層８２が絶縁層８３を介して積層されている。強磁性層８１、８２には例えばＮｉ−Ｆｅ−Ｃｏのような強磁性材料を用い、絶縁層８３には例えばＡｌ2Ｏ3を用いる。これらの３つの層８１，８２、８３はスピントンネル効果素子を構成している。また、絶縁層８３とセンス線２１との間には層間絶縁膜８４が配設される。ワード線２ａは第一強磁性層８１の下に配置し、その電流により発生した磁場をスピントンネル効果素子に印加する。センス線２１は第二強磁性層８２に接続される。
【００２５】
強磁性層８１、８２への情報の書き込みは、ワード線にワード電流を、センス線にセンス電流を流し、それらにより発生した合成磁界が強磁性層８１、８２の磁化の向きを反転させることにより行われる。記憶セル２１ａの情報の読み出しはワード線２ａとセンス線２１間の電圧を検出することにより行われる。
【００２６】
図３は記憶セルの抵抗（これには出力電圧が対応する。）と印加した磁界との関係を示す。横軸は印加磁界の方向と強度を示す。縦軸は記憶セル２１ａの抵抗値を示す。図３に示すように、記憶セルの抵抗と印加した磁界との関係はヒステレシス特性を示す。ゼロ磁場におけるセル２１ａの抵抗値は磁場ベクトル方向によらず、同じ値を示す。磁場をゼロからＨ1に増加させると、合成磁界により記憶セルの片側の強磁性層の磁化方向のみ回転して、記憶セルの２つの強磁性層の磁化方向は互いに逆向きとなり、抵抗が増加する。合成磁界強度がＨ1からＨ2に向かって増加し、Ｈ2に達すると、磁化方向が変化していなかった側の磁化方向も回転し、Ｈ2において抵抗が減少する。同様に反対方向の磁場の印加によってもゼロ磁場、Ｈ3、Ｈ4において同様な現象が起こる。
【００２７】
記憶セル２１ａ、参照セル２１ｒａへの情報の書き込み方法について次に説明する。
【００２８】
センス線２１、２１ｒを選択するためにトランジスタ１３１、１４１、１３２、１４２を導通状態にする。またワード線２ａを選択するためにトランジスタ１１１、１２１を導通状態にする。記憶セル２１ａに”１”の情報を、そして、参照セルに”０”の情報を書き込む場合は、センス電流９２、１０３及びワード電流９１をそれぞれセンス線２１、２１ｒ、ワード線２ａに流す。逆に、記憶セル２１ａに”０”の情報を、そして、参照セル２１ｒａに”１”の情報を書き込む場合は、センス電流９２、１０３とは逆向きのセンス電流９３、１０２及び参照セルに”０”の情報を書き込む場合と同一のワード電流９１をそれぞれセンス線２１，２１ｒ、ワード線２ａに流す。
【００２９】
記憶セル２１ａ、参照セル２１ｒａからの情報の読み出し方法について次に説明する。
【００３０】
センス線２１、２１ｒとワード線２ａを選択するためにトランジスタ１３１、１３２、１２１を導通状態にする。次に定電流を記憶セル２１ａ及び参照セル２１ｒａに流す。センス電流Ｉｓはトランジスタ１３１、センス線２１、記憶セル２１ａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。一方、参照センス電流Ｉｒはトランジスタ１３２、センス線２１ｒ、記憶セル２１ｒａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。その状態でトランジスタ１５１、１５２を導通状態とし、記憶セル２１ａ及び参照セル２１ｒａのセンス線側の電位を比較器１０７で検出する。これは電気伝導の測定のための所謂四端子法に基づいた方法である。つまり、電流が流れる経路と電圧を検出する経路とを別々に設ける測定方法である。四端子法に関しては、例えば、「実験化学講座９電気・磁気（第４版）」（日本化学会編）の第１６５頁〜第１６７頁に記載されている。記憶セル２１ａと参照セル２１ｒａは近接して配設されるので配線抵抗の影響は小さく、比較器１０７で検出される記憶セル２１ａ及び参照セル２１ｒａのセンス線側の電位は、各々記憶セル２１ａ及び参照セル２１ｒａの抵抗値に比例する。比較器１０７に入力された電位の差分に対応して判定された２値情報がビット線２６に出力される。
【００３１】
また、図４に示すように記憶セルとしてセンス線とワード線の間にスピントンネル効果素子４０１とダイオード４０２を直列につないだ記憶セルを用いることにより、記憶セル間の選択性が更に向上する。すなわち、選択されていない記憶セルに電流が流れることによる選択されている記憶セルへの選択されていない記憶セルによる影響を減少することができる。
【００３２】
［実施形態２］
次に本発明の実施形態２について説明する。
【００３３】
図５は実施形態２によるＭＲＡＭ回路を示す。このＭＲＡＭ回路はメモリアレー５０６、デコーダセット、比較器１０７より構成される。メモリアレー５０６は複数の記憶セル３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ、及びそれと対をなす参照セル３１ｒａ、３１ｒｂ、３１ｒｃ、３２ｒａ、３２ｒｂ、３２ｒｃより構成される。これらの記憶セルと参照セルは、直列に接続されるスピントンネル効果素子とパストランジスタとより構成され、ワード線２ａ、２ｂ、２ｃとセンス線２１、２１ｒ、２２、２２ｒの交点に配置されている。このＭＲＡＭ回路においては１ビットの情報を二つのスピントンネル素子（記憶セルと参照セル）に記憶する。これにより記憶セルのマージンを増やすことが可能となる。
【００３４】
本実施形態における記憶セル３１ａ、参照セル３１ｒａへの情報の書き込み方法は実施形態１と同様であるので説明を省略する。
【００３５】
記憶セル３１ａ、参照セル３１ｒａからの情報の読み出し方法について次に説明する。
【００３６】
センス線２１、２１ｒとワード線２ａを選択するためにトランジスタ１３１、１３２、１２１を導通状態にする。次に、配線７１を高電位状態とし、配線７１に接続されているトランジスタを導通状態とする。次に、定電流を記憶セル３１ａ及び参照セル３１ｒａに流す。センス電流Ｉｓはトランジスタ１３１、センス線２１、記憶セル３１ａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。一方、参照センス電流Ｉｒはトランジスタ１３２、センス線２１ｒ、記憶セル３１ｒａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。その状態でトランジスタ１５１、１５２を導通状態とし、記憶セル３１ａ及び参照セル３１ｒａのセンス線側の電位を比較器１０７で検出する。これは所謂四端子法に基づく方法である。
【００３７】
記憶セル３１ａと参照セル３１ｒａとは近接して配設されるので配線抵抗の影響は小さく、比較器１０７で検出される記憶セル３１ａ及び参照セル３１ｒａのセンス線側の電位は、記憶セル３１ａ及び参照セル３１ｒａの抵抗値に比例する。比較器１０７に入力された電位の差分に対応して判定された２値情報がビット線２６に出力される。
【００３８】
【発明の効果】
以上説明したように、本発明によるＭＲＡＭ回路の特性は、記憶セルと参照セルを近接して配設することにより、ウエハー上での磁気抵抗素子の広域的な特性のばらつきに依存せずに安定する。
【００３９】
また、本発明によれば、電圧検出法として４端子法に基づく測定法を用いることにより、配線抵抗等の影響を極めて排除した感度の高い情報の読み出しが可能となる。
【００４０】
更に、配線を微細化して配線抵抗が増大しても、配線抵抗の影響が少ないので、本発明によるＭＲＡＭ回路を高集積化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１による磁気ランダムアクセスメモリ回路の構成を示す回路図である。
【図２】記憶セル及び参照セルとして用いられる磁気抵抗素子の構造を示す断面図及び平面図である。
【図３】磁気抵抗素子の抵抗対磁界との関係を示すグラフである。
【図４】本発明の実施形態１による磁気ランダムアクセスメモリ回路の記憶セル及び参照セルの第２の例の回路図である。
【図５】本発明の実施形態２による磁気ランダムアクセスメモリ回路の構成を示す回路図である。
【図６】第１の従来例による磁気ランダムアクセスメモリの構成を示す回路図である。
【図７】第２の従来例による磁気ランダムアクセスメモリの構成を示す回路図である。
【符号の説明】
２ａ、２ｂ、２ｃ  ワード線
２１、２１ｒ、２２、２２ｒ、２４、２５  センス線
２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ  記憶セル
２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃ  参照セル
２６  ビット線
３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ  記憶セル
３１ｒａ、３１ｒｂ、３１ｒｃ、３２ｒａ、３２ｒｂ、３２ｒｃ  参照セル
１１１、１１２、１１３、１２１、１２２、１２３  トランジスタ
１３１、１３２、１３３、１３４  トランジスタ
１４１、１４２、１４３、１４４  トランジスタ
１０１  アドレス線
１０２、１０３  行デコーダ
１０４、１０５  列デコーダ
１０６、５０６  メモリーアレー
１０７  比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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