(57)【特許請求の範囲】
【請求項１】
第１の信号（Ｆ）と第２の信号（Ｆｒｅｆ）との間の位相シフトに対応するデジタル値（Ｅ）を与えるデジタル位相コンパレータであって、前記第１の信号（Ｆ）は、およそ０．５のデューティサイクルを有し、
第１の信号の周波数で初期化され、かつ第１および第２の信号の周波数に対して高い周波数を有するクロック信号（ＣＫ）によってクロックされる、一方向カウンタ（３０）と、
第１および第２の信号がそれぞれの予め定められた状態にあるときカウンタを能動化するための論理ゲート（３２）と、
前記カウンタが取り得る値の総数の半分の値から前記カウンタ（３０）の出力を減算して、減算結果を前記位相シフトに対応するデジタル値（Ｅ）として出力する減算器（３３）と、
前記論理ゲート（３２）と協働し、第１の信号（Ｆ）が予め定められた状態（０）にあるとき第２の信号（Ｆｒｅｆ）の予め定められたエッジが起こるときだけ、カウンタ（３０）を能動化する、フリップフロップ（３４）とを含む、位相コンパレータ。
【請求項２】
第１の信号（Ｆ）の予め定められた状態（０）の持続期間を、カウンタ（３０）が、０（ゼロ）からその取り得る値の総数の半分までカウントするのに要する時間だけ減らすための、処理回路（２２）を含む、請求項１に記載の位相コンパレータ。
【請求項３】
同じ周波数を有するが、それぞれの予め定められた値だけ位相シフトされた複数のクロック信号（ＣＫ、ＣＫ２、ＣＫ３）を与える、クロック発生器を含み、前記複数のクロック信号が、前記第１の信号の周波数で前記カウンタ（３０）に連続して与えられる、請求項１に記載の位相コンパレータ。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、位相ロックループ（ＰＬＬ）に関し、特に、全デジタルＰＬＬに使用されるデジタル位相コンパレータに関する。
【０００２】
【関連技術の議論】
図１は、従来のＰＬＬ構造の略図である。ＰＬＬは、周波数ＮＦをＮ分割カウンタ１２に与える、電圧制御発振器（ＶＣＯ）１０を含む。位相コンパレータ１４は、分割器１２からの出力周波数Ｆ、および基準周波数Ｆｒｅｆを受取る。位相コンパレータ１４は、位相誤差信号ｅをフィルタ１６に与え、その出力ｃはＶＣＯ１０を制御する。
【０００３】
定常状態で、信号Ｆの位相および周波数は、信号Ｆｒｅｆにロックされる。一般的な応用で、たとえばテレビジョンセットの水平走査で、得られる周波数ＥＦは、およそ１５ｋＨｚであり、周波数ＮＦがおよそ１２ＭＨｚ（Ｎ＝７６８）であり、かつフィルタ１６は、カットオフ周波数が数百ヘルツである、ローパスフィルタである。
【０００４】
現在の傾向は、すべてのＰＬＬエレメントをデジタル回路の形態で実現することである。ＭＯＳまたはＣＭＯＳ技術の、標準ブロックの使用を可能にすることによって、これは、集積化しにくい高い値のキャパシタの使用を回避し、エレメントをプログラム可能にし、設計操作を簡略化する。
【０００５】
図２は、従来のデジタル位相コンパレータ１４を表わす。位相コンパレータ１４は、信号ＦｒｅｆおよびＦを受取る、位相周波数検出器（ＰＦＤ）１８を含む。ＰＦＤ１８は、信号Ｆｒｅｆに対して、その幅が信号Ｆの位相の遅れと等しいパルスＵＰ、および信号Ｆｒｅｆに対して、その幅が信号Ｆの位相の進みと等しい、パルスＤＯＷＮを提供する。アップ／ダウンカウンタ２０は、信号ＦｒｅｆおよびＦの周波数に対して高い周波数を有する、クロック信号ＣＫを受取る。アップ／ダウンカウンタ２０のアップカウントは、パルスＵＰによって能動化され、かつダウンカウントはパルスＤＯＷＮによって能動化される。信号ＦおよびＣＫを受取るシーケンサ２２は、その内容が一旦フィルタによって処理されると、信号Ｆの２つのエッジの間でアップ／ダウンカウンタ２０をリセットする。
【０００６】
この構成で、各々のパルスＵＰまたはＤＯＷＮの後、アップ／ダウンカウンタ２０は、所望される位相誤差に対応のデジタル値Ｅをストアする。
【０００７】
各々のパルスＵＰまたはＤＯＷＮの２つのエッジは、信号ＦｒｅｆのエッジおよびＦのエッジそれぞれに対応する。したがって、信号ＦｒｅｆまたはＦの考慮すべきエッジの前でスプリアスパルスが起こると、そのように発生されるパルスＵＰまたはＤＯＷＮは間違って短くされたり長くされたりする。そのような場合、信号Ｆｒｅｆは多くのスプリアスパルスを有するかもしれないので、そのような位相コンパレータは、ＴＶ水平走査信号を処理するのには適さない。
【０００８】
さらに、十分に正確な位相コンパレータを得るために、クロック信号ＣＫは、実質的に高い周波数を有さなければならない。たとえば、ＴＶ水平走査に関して、信号ＣＫの周波数は、およそ２００ＭＨｚでなければならない。共通の技術は、そのような速いアップ／ダウンカウンタを実現することを可能にしていない。
【０００９】
【発明の概要】
この発明の目的は、特に高いクロック周波数で動作することのできる、デジタル位相コンパレータを提供することである。
【００１０】
この発明のさらなる目的は、スプリアスパルスにほとんど感応しない、デジタル位相コンパレータを実現することである。
【００１１】
これらの目的を達成するために、この発明は、およそ０．５のデューティサイクルを有する第１の信号と第２の信号との間の位相シフトに対応するデジタル値を与える、デジタル位相コンパレータを提供する。位相コンパレータは、第１の信号の周波数で初期化され、かつ第１および第２の信号の周波数に対して高い周波数を有するクロック信号によってクロックされる、一方向カウンタを含む。第１および第２の信号がそれぞれ予め定められた状態にあるとき、論理ゲートはカウンタを能動化する。位相シフトは、カウンタの容量のおよそ半分に対応するとき、０と考えられる。
【００１２】
この発明の実施例に従えば、デジタル位相コンパレータは第１の信号がそのそれぞれの予め定められた状態にあるときに、第２の信号の予め定められたエッジが起こるときだけ、論理ゲートと協働してカウンタを能動化する、フリップフロップを含む。
【００１３】
発明の実施例に従えば、位相コンパレータは、その容量の半分までカウントするカウンタに対応する持続期間だけ、第１の信号のそれぞれの予め定められた状態の持続期間を減らすための、処理回路を含む。
【００１４】
発明の実施例に従えば、位相コンパレータは、同じ周波数を有するが一定の値にだけシフトされる、複数のクロック信号を提供する、クロック発生器を含む。クロック信号は、第１の周波数でカウンタに連続して与えられる。
【００１５】
発明の前述および他の目的、特徴、局面および利益は、添付図面と関連されるときこの発明の次の詳細な説明から明らかになるだろう。
【００１６】
【発明の詳しい説明】
図３（Ａ）で示されているように、この発明に従ったデジタル位相コンパレータは、非同期であるとき現在の一般的な技術ではおよそ２００ＭＨｚの高いクロック周波数ＣＫで動作する利益を有する、一方向カウンタ３０を有している（これはアップ／ダウンカウンタには当てはまらない）。イネーブル入力ＥＮで、カウンタ３０は、１つの入力で信号Ｆｒｅｆを、かつ別の入力で信号Ｆの補数を受取るＡＮＤゲート３２の出力を受取る。
【００１７】
この構成で、ＡＮＤゲート３２によって与えられたイネーブル信号ＥＮは、信号ＦｒｅｆおよびＦの状態に感応するが、それらの立上がりまたは立下がりエッジには感応しない。信号ＦｒｅｆまたはＦの１つがスプリアスパルスを有するときには、スプリアスパルスの幅の間だけ、イネーブル信号ＥＮは活性状態にありカウンタ３０の値は非常にわずかしか変化しない。カウンタ３０は、信号ＦおよびＣＫを受取るシーケンサ２２によって与えられる、信号ＣＬＫによって、周期的にリセットされる。
【００１８】
たとえば９ビット数であるカウンタ３０の値Ｅ０は、カウンタ３０の取り得る値の総数の半分に対応する、一定の値（２５６）から減算器３３によって減じられ、デジタル位相誤差Ｅを提供する。
【００１９】
図３（Ｂ）は、信号ＦおよびＦｒｅｆの例示的な波形、およびカウンタ３０の値Ｅ０の対応の変化を示す。ＰＬＬの分割器１２（図１）によって与えられる、信号Ｆは、０．５のデューティサイクルを有する。ＴＶ水平走査回路で、信号Ｆｒｅｆは、一定とされる幅（４．７マイクロ秒）を有する、同期パルスに対応する。カウンタが、信号Ｆｒｅｆのパルスの発生の間に最大値（５１１）までカウントするように、クロックＣＫの周波数が選択される。したがって、信号Ｆｒｅｆのパルスが、信号Ｆの立上がりエッジの中央に置かれると、カウンタは、その取り得る値の総数の半分に等しい、値（２５６）に達する。この半分の値は、ゼロ位相誤差に対応するように選択される。したがって、信号Ｆの立上がりエッジは、信号Ｆｒｅｆのパルスの中心と同期する。
【００２０】
時間ｔ1 で、信号Ｆｒｅｆのパルスの立上がりエッジが発生する。カウンタ３０は、最初０で、能動化されかつカウントを開始する。
【００２１】
時間ｔ2 で、この例では信号Ｆｒｅｆのパルスの中心に対応して、信号Ｆの立上がりエッジが発生する。カウンタ３０は、その取り得る値の総数の半分２５６で停止する。この値は時間ｔ3 まで維持され、デジタルフィルタ１６（図１）が得られる値Ｅ（この場合、Ｅ＝０）を処理することを可能にする。
【００２２】
時間ｔ3 で、シーケンサ２２は、カウンタ３０をリセットする。時間ｔ3 は信号Ｆの次の立上がりエッジの前に発生する。
【００２３】
時間ｔ2 が時間ｔ1 の前に起こると、カウンタ３０は０に留まりそれは、最大の正の誤差＋Ｅｍａｘ（信号Ｆｒｅｆに対する信号Ｆの位相の進み）に対応する。
【００２４】
もし時間ｔ2 が信号Ｆｒｅｆのパルスの立下がりエッジの後に起こると、カウンタ３０はその最大値５１１に達し、それは最大の負の位相誤差−Ｅｍａｘ（信号Ｆｒｅｆに対する信号Ｆの位相の遅れ）に対応する。
【００２５】
もし時間ｔ2 が、パルスＦｒｅｆの間の任意の時間に起こると、カウンタ３０は０とその最大値との間の値でセットされる。この値は、位相誤差Ｅに対応し、それは、有効位相誤差に比例する。たとえば、時間ｔ4 で、信号Ｆの立上がりエッジは信号Ｆｒｅｆのパルスの終わりのすぐ前で起こる。カウンタ３０は、負でかつ有効位相誤差に比例する位相誤差Ｅに対応する、５１１に近い値に達する。
【００２６】
図４は、有効位相誤差Ｅｒの関数として図３（Ａ）の位相コンパレータによって与えられる、位相誤差Ｅの図表である。この図表は、図表の原点に関して対称的である。値０のあたりで、誤差Ｅは有効誤差Ｅｒに比例して変化する。線形部分を超えると、誤差Ｅはその最大の正の値またはその最大の負の値で飽和する。
【００２７】
図表の理解を容易にするために、信号Ｆに対応するエッジ、および信号Ｆｒｅｆの対応のパルスが、この図表のキーポイントで示されている。
【００２８】
図表は、横座標のπおよび−πあたりで負の傾きを有する、線形の部分を有していることが注目される。図４の図表で示されているように、これは、信号Ｆの立下がりエッジの後信号Ｆｒｅｆのパルスの終わりが起こるときにもまた、カウンタ３０が能動化されるという事実による。理想的には、横座標πおよび−πでは遷移は急である。しかし、横座標πおよび−πの線形部分は、信号Ｆｒｅｆのパルスが一定の幅を有し、かつカウンタ３０がその最大値（５１１）までカウントするのに要求される時間に対応するならば、ＰＬＬの誤動作を引起こさない。
【００２９】
この発明に従ったデジタル位相コンパレータが、ＴＶ水平走査回路のＰＬＬで使用されるならば、線形部分は、信号Ｆｒｅｆの周期の６４マイクロ秒に対しておよそ４．７マイクロ秒だけに対応する。これによって当業者は、信号Ｆが最初任意であるならば、ＰＬＬは収束できないと考えるだろう。
【００３０】
実際、信号Ｆが任意であるとき、信号Ｆが１であるときも０であるときも、信号Ｆｒｅｆのパルスの中央が起こる機会は同じであり、したがって、平均ゼロ補正では正方向にも負方向にも同じだけ信号Ｆの位相が修正されるはずだと考えられ得る。
【００３１】
図５は、そのようなＰＬＬが最終的には収束することを示すためのものである。信号Ｆの周期は、最初１に等しい。信号Ｆｒｅｆの周期は一定で、かつ１．２５に等しい。信号Ｆｒｅｆのパルスの中心は垂直バ−Ｉ１、Ｉ２…によって表される。誤差Ｅの対応の符号は、各々の垂直バーの下に表されている。
【００３２】
フィルタ１６は、積分比例補正型である。フィルタ１６の時定数は特に高く、これによって、同じ符号を有する多くの位相誤差が与えられれば、長期的には積分補正が起こることを意味する。ゆえに簡略化するとこの積分補正は起こらないと考えられる。さらに、位相誤差値が最大であると考えることもでき、これは、信号Ｆが任意であるとき、信号Ｆｒｅｆのパルスの中心が図４の飽和範囲内で起こる高い可能性があるので、ほぼ真である。
【００３３】
この仮定に基づけば、フィルタ１６は、全デジタルであるＰＬＬの周波数シンセサイザーである、発振器１０に作用し、それによって、信号Ｆの周期が位相誤差Ｅと同じ方向の、（低い）一定の値によって、補正されることを引起こし、その補正は、たとえば、誤差測定に続く信号Ｆの立上がりエッジで起こる。
【００３４】
パルスＩ１およびＩ２は、信号Ｆがゼロであるとき発生する。対応する誤差Ｅは負である。パルスＩ１に続く立上がりエッジで、信号Ｆの周期は１に設定されるが、これはそれ以前にはわずかに高くなっていたものである。信号Ｆの周期は、位相誤差が負である限り、１に維持される。
【００３５】
パルスＩ３は、信号Ｆが１であるとき発生する。対応する誤差Ｅは正である。パルスＩ３は、信号Ｆの先行する立上がりエッジにかなり近い。もし信号Ｆの周期が減らされていなければ、信号Ｆが０のときにパルスＩ３が起こり、負の誤差Ｅを与えたかもしれない。信号Ｆの周期は、パルスＩ３に続く信号Ｆの立上がりエッジで、１から１．１２５に増加する。
【００３６】
パルスＩ４およびＩ５もまた、信号Ｆが１であるとき発生する。対応の誤差は正であり、信号Ｆは１．１２５のその周期を保つ。パルスＩ５は、信号Ｆの立下がりエッジのすぐ前で発生する。もし信号Ｆの周期が増やされていなければ、信号Ｆが０のときにＩ５が発生し、負の誤差を与えたかもしれない。
【００３７】
パルスＩ６およびＩ７は、信号Ｆが０のときに発生し、対応の誤差Ｅは負で、信号Ｆの周期は、パルスＩ６に続く立上がりエッジで１になる。
【００３８】
パルスＩ８からＩ１０は、信号Ｆが１であるとき発生し、信号Ｆの周期は、パルスＩ８に続く立上がりエッジで、再び１．１２５にセットされる。
【００３９】
この具体例で、誤差Ｅのほとんど（３／５）は、正の符号を有し、かつ信号Ｆの周期を正しい方向に補正することが注目される。これは、図５の例で、次のいくつかの効果による。第１に、負の補正の間、信号Ｆの周期は減少される。信号Ｆｒｅｆの周期が信号Ｆの周期よりも大きいので、負の誤差が検出される範囲（信号Ｆは０）内で信号Ｆｒｅｆの次のパルスが起こる可能性は少なくなる。第２に、正の補正の間、信号Ｆの周期は増やされる。信号Ｆｒｅｆの周期が信号Ｆの周期よりも大きいので、これによって、正の誤差が検出される範囲（信号Ｆは１）内で信号Ｆｒｅｆの次のパルスが起こる可能性を高める。
【００４０】
もちろん、同じ理由が、信号Ｆの周期が信号Ｆｒｅｆの周期よりも最初大きい場合にも当てはまる。
【００４１】
したがって、多くの周期にわたって、間違った方向の補正よりもより多くの正しい方向の補正が得られ、ＰＬＬは最終的に集積フィルタの存在のために収束することになる。
【００４２】
図６は、信号Ｆｒｅｆのパルスがいかなる場合でも、その最大値までカウントするカウンタ３０に対応する幅よりも広い、任意の幅を有する例を示している。この場合、図３の位相コンパレータは、ある場合において間違って動作する。
【００４３】
時間ｔ1 で、信号Ｆｒｅｆのパルスの立上がりエッジが発生する。時間ｔ2 ′で、時間ｔ1 の後、信号Ｆの立下がりエッジが起こる。図３（Ａ）のカウンタが能動化されかつカウントを開始する。カウンタ３０は、信号Ｆｒｅｆが１である限り、カウントする。図６で示されているように、信号Ｆｒｅｆのパルスが、その通常の値よりも長く続くならば、カウンタの値Ｅ０は、最大の負の値−Ｅｍａｘに等しい誤差Ｅに対応するその最大値に達する。位相コンパレータは、信号Ｆの最大の位相の遅れを示すが、一方図６の例では、信号は位相の進みの状態にある。この誤差は、信号Ｆの立下がりエッジの発生のときに、位相誤差を表さない信号Ｆｒｅｆのパルスの幅または終わりが測定される、という事実による。
【００４４】
さらに一般的に、このタイプの誤差は、信号Ｆｒｅｆのパルスがその最大値までカウントするカウンタ３０に対応する幅よりも大きいときに、起こりがちである。この誤差は、図６の右で表されているように、信号ＦおよびＦｒｅｆの両方が０．５に等しいデューティサイクルを有する一般的な場合（テレビジョンセットの走査とは異なる）に、発生しがちである。そのような場合、発明に従った位相コンパレータは、信号Ｆの立上がりエッジを信号Ｆｒｅｆの１の部分の始まりの予め定められた位置と同期させ、それらの部分の中心とは同期させない。表されているように、信号Ｆはわずかしか位相が進んでいないのに、信号Ｆの最大の遅れが検出されるので、この場合は特に有害である。
【００４５】
図７は、この発明に従った、上記の欠点を回避するデジタル位相コンパレータの実施例を示す。ゲート３２は、信号Ｆの補数の代わりに、フリップフロップ３４の出力Ｑを受取る。フリップフロップ３４のデータ入力Ｄは値１を受取り、クロック入力は信号Ｆｒｅｆを受取り、リセット入力Ｒは信号Ｆを受取る。この構成で、信号Ｆが０であるときに信号Ｆｒｅｆの立上がりエッジが起こるときだけ、カウンタ３０は能動化される。これは、図６の誤ったカウントステップを回避する。
【００４６】
図８は、有効誤差Ｅｒの関数として与えられる、誤差Ｅの図７のコンパレータで得られる図表である。この図表は対称的でなく、信号Ｆの立下がりエッジが信号Ｆｒｅｆの立下がりエッジと同時に（横座標−πおよびπの前で）発生する点で、急な移り変わりがある。
【００４７】
しかし、そのような非対称性の欠点は、正の誤差を検出する可能性に対して負の誤差を検出する可能性を高めることである。ＰＬＬの収束はもはや確実にされないという危険がある。
【００４８】
この欠点を回避するために、点線で表されているように、その取り得る値の総数の半分までカウントするカウンタ３０に対応する持続期間だけ、信号Ｆの０での持続期間を減らすことによって、この図表が対称的にされる。これは、たとえば、図７で示されているように、シーケンサ２２でフリップフロップ３４に与えられる前に信号Ｆを処理して、それによって、クロックＣＫの２５６周期（カウンタ３０の最大値は５１１の場合）だけその立下がりエッジを遅らせることにより実行され得る。
【００４９】
これまでに述べられた位相コンパレータの分解能は、クロックＣＫの１周期であって、すなわち、定常状態で、位相誤差の値は、−１と＋１との間で振動する。コンパレータの平均分解能は、これから述べられる構成で改良され得る。
【００５０】
図９（Ａ）は、この発明に従った位相コンパレータを含む、ＰＬＬの定常状態動作を示す。コンパレータによって与えられる結果Ｅ（ＣＫ）は、目盛り付けされた数字…−１、０、＋１、＋２…で示され得る。位相誤差Ｅとして与えられる値は、信号Ｆｒｅｆの立上がりエッジが発生する目盛りに対応する。所与の例では、信号Ｆｒｅｆの立上がりエッジは目盛り０で発生し、それは位相誤差０を与える。しかし、信号Ｆの周波数は所望された周波数そのものでは決してなく、立上がりエッジは０のあたりでその目盛りに沿って変化し、その結果、与えられる誤差は−１と＋１との間で振動する傾向にある。
【００５１】
この発明は、位相コンパレータによって与えられる誤差Ｅの平均的正確さを増す。この目的を達するために、たとえば、３つの定規が使用され、すなわち、上記のＥ（ＣＫ）、さらなる定規Ｅ（ＣＫ２）、およびＥ（ＣＫ３）であって、それらは、先行するものに対して目盛りの３分の１だけシフトされている。これらの定規は、誤差Ｅを与えるために周期的に使用される。所与の例で、第１の定規は値０を与え、第２の定規もまた値０を与えるが、第３の定規は値−１を与える。したがって、信号Ｆが一定であるならば、位相コンパレータは３周期ごとに値−１を与え、それは、−１／３の平均位相誤差に対応する。
【００５２】
信号Ｆの３周期ごとに得られた平均位相誤差に対応する定規Ｅｍは、定規Ｅ（ＣＫ）の下で表されている。
【００５３】
図９（Ｂ）は、発明に従った、上述されたコンパレータの正確さを増すための、位相コンパレータの実施例を表わす。発振器３６は、３つのクロック信号ＣＫ、ＣＫ２、ＣＫ３を与え、それらは同じ周波数を有し、一方に対して他方が周期の３分の１だけシフトされている。発振器３６は、たとえばリング発振器であって、それは、３つのインバータを含み、その出力は、信号ＣＫ、ＣＫ２およびＣＫ３をそれぞれ与える。マルチプレクサ３８は、これら３つのクロック信号を受取り、カウンタ３０にそれらのうちの１つだけを与える。与えられるクロック信号は、信号Ｆによってクロックされる、３分割カウンタ４０によって選択される。
【００５４】
当業者には明らかであるように、上の実施例で使用される値、その機能が述べられた実現化例のエレメント両方に関して、上で開示された好ましい具体例に対してさまざまな修正がなされることができ、かつ同じ機能を有する他のエレメントと置き換えられることもできる。
【００５５】
発明の１つの特定の具体例を述べたが、さまざまな選択、修正、および改良が当業者にはすぐ思い浮かぶであろう。そのような変更、修正、および改良はこの開示の一部であると意図されており、かつ発明の精神および範囲内であると意図されている。したがって、前の説明は、単なる例であって、制限されることを意図しない。発明は、前掲の請求項およびその均等物で定義されるようにだけ制限される。
【図面の簡単な説明】
【図１】従来の位相ロックループ（ＰＬＬ）のブロック図である。
【図２】従来のデジタル位相コンパレータのブロック図である。
【図３】（Ａ）は、この発明に従った、デジタル位相コンパレータの具体例である。
（Ｂ）は、図３（Ａ）の位相コンパレータで使用される、信号のタイミング図である。
【図４】有効誤差の関数として、図３（Ａ）の位相コンパレータによって与えられる、誤差の図である。
【図５】図３（Ａ）のコンパレータの初期化の際の信号の図である。
【図６】その入力信号の１つが可変デューティサイクルを有する、特定の場合の、図３（Ａ）のコンパレータの欠陥のある動作のタイミング図である。
【図７】この発明に従った、図６の欠点を回避する、デジタル位相コンパレータの具体例のブロック略図である。
【図８】有効位相誤差の関数として、図７の位相コンパレータによって与えられる、位相誤差のタイミング図である。
【図９】（Ａ）は、この発明に従った、デジタル位相コンパレータの代替の具体例の図である。
（Ｂ）は、この発明に従った、デジタル位相コンパレータの代替の具体例のブロック図である。
【符号の説明】
２２  シーケンサ
３０  カウンタ
３２  ＡＮＤゲート
３３  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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