(57)【特許請求の範囲】
【請求項１】
位相同期ループ（１０）におけるフィードバック分周比を決定する方法であって、
ａ）基準発振信号（２６）をフィードバック発振信号（２８）と比較してエラー信号（３４）を生成する段階、
ｂ）前記エラー信号（３４）を粗調しきい値（３６）と比較する段階、
ｃ）前記エラー信号（３４）が前記粗調しきい値（３６）を超えた場合に、フィードバック分周器（２０）に粗調除数調整を与え、あるいは前記エラー信号（３４）が前記粗調しきい値（３６）を超えない場合に、前記エラー信号（３４）を精細しきい値（３８）と比較する段階、そして
ｄ）前記エラー信号（３４）が前記精細しきい値（３８）を超えた場合に、前記フィードバック分周器（２０）に精細除数調整を与える段階、
を具備することを特徴とする位相同期ループ（１０）におけるフィードバック分周比を決定する方法。
【請求項２】
位相同期ループ（１０）のフィードバック分周器（２０）のための除数を決定する方法であって、
ａ）基準発振信号（２６）をフィードバック発振信号（２８）と比較してエラー信号（３４）を生成する段階であって、前記フィードバック発振信号（２８）は第１の除数を使用して生成される段階、
ｂ）前記エラー信号を粗調しきい値（３６）と比較する段階、
ｃ）前記エラー信号（３４）が前記粗調しきい値（３６）を超えた場合に、第２の除数を選択する段階であって、該第２の除数は前記第１の除数と異なる除数グループにあり、あるいは前記エラー信号（３４）が前記粗調しきい値（３６）を超えない場合に、前記エラー信号（３４）を精細しきい値（３８）と比較する段階、そして
ｄ）前記エラー信号（３４）が前記精細しきい値（３８）を超えた場合に、第３の除数を選択する段階であって、該第３の除数は前記第１の除数と同じ除数グループにある段階、
を具備することを特徴とする位相同期ループ（１０）のフィードバック分周器（２０）のための除数を決定する方法。
【請求項３】
位相同期ループ（１０）におけるフィードバック分周比を決定する装置であって、
第１の比較器（１２）であって、該第１の比較器（１２）は基準発振信号（２６）をフィードバック発振信号（２８）と比較してエラー信号（３４）を生成するもの、
第２の比較器（１４）であって、該第２の比較器（１４）は前記エラー信号（３４）を粗調しきい値（３６）と比較するもの、
第３の比較器（１６）であって、該第３の比較器（１６）は前記エラー信号（３４）を精細しきい値（３８）と比較するもの、そして
アジャスタ（４４）であって、前記エラー信号（３４）が前記粗調しきい値（３６）を超えた場合に、前記アジャスタ（４４）はフィードバック分周器（２０）に対し粗調除数調整を与え、あるいは前記エラー信号（３４）が前記精細しきい値（３８）を超えた場合に、前記アジャスタ（４４）は前記フィードバック分周器（２０）に対し精細除数調整を与えるもの、
を具備することを特徴とする位相同期ループ（１０）においてフィードバック分周比を決定する装置。
【請求項４】
位相同期ループ（１０）においてフィードバック分周比を決定する装置であって、
第１の比較器（１２）であって、該第１の比較器（１２）は基準発振信号（２６）をフィードバック発振信号（１８）と比較してエラー信号を生成し、前記フィードバック発振信号（２８）は第１の除数を使用して生成されるもの、
第２の比較器（１４）であって、該第２の比較器（１４）は前記エラー信号（３４）を粗調しきい値（３６）と比較するもの、
第３の比較器（１６）であって、該第３の比較器（１６）は前記エラー信号（３４）を精細しきい値（３８）と比較するもの、そして
アジャスタ（４４）であって、前記エラー信号（３４）が前記粗調しきい値（３６）を超えた場合、前記アジャスタ（４４）は前記第１の除数と異なる除数グループにある第２の除数を選択し、あるいは前記エラー信号（３４）が前記精細しきい値（３８）を超えた場合、前記アジャスタ（４４）は前記フィードバック分周器（２０）のために新しい精細除数調整を選択するもの、
を具備することを特徴とする位相同期ループ（１０）においてフィードバック分周比を決定する装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般的には信号処理システムに関し、かつより特定的には信号処理システム内で使用されるデジタル位相同期ループの制御に関する。
【０００２】
【従来の技術】
デジタル位相同期ループ（ＤＰＬＬ）は一般に基準発振と同相であるが基準発振の倍数の周波数の発振信号を生成するために使用される。アナログ−デジタル（Ａ／Ｄ）変換器はＤＰＬＬを使用してシグマ−デルタ変換プロセスにおけるオーバサンプリングにおいて使用される高周波発振信号を発生する。直列デジタルデータをサンプルしかつ該データをアナログフォーマットに変換するデータ変換器もまたそのサンプリングを到来デジタルデータのレートと同期させるために高周波サンプリング発振を必要とする。
【０００３】
ＤＰＬＬを使用する１つの特定の用途はデジタル電話システムである。デジタル電話システムにおいては、デジタルデータを含む無線周波送信信号がベースユニット（基地局）と携帯用ユニットとの間で送信される。アナログ信号に結合されるデジタルデータは典型的にはデータフレームとして直列形式に編成されたデジタルデータからなる。データフレームは周期的なベースでベースユニットから携帯用ユニットに送信され、それによって携帯用ユニットが前記データフレームにもとづき基準発振信号を生成しかつデータを矛盾なく受信できるようになる。前記データフレームに基づき、携帯用ユニットのＤＰＬＬは前記基準発振にもとづくがずっと高い周波数でサンプリング信号を生成する。携帯用ユニット内の通信プロセッサは該サンプリング信号を使用してデジタル形式とアナログ形式の間でデータを変換する。典型的には、該デジタルデータは音声データを含み、かつ通信プロセッサはユーザに伝達されかつユーザから受信されるアナログ形式とベースユニットから受信されかつベースユニットに伝達されるデジタル形式の間でデータを変換する。
【０００４】
ＤＰＬＬは典型的には位相検出器、ループフィルタ、デジタル発振器、およびフィードバック分周器を備えている。動作においては、デジタル発振器が固定周波数のクロックから第１の発振信号を生成する。典型的には、前記固定周波数のクロックは１０メガヘルツのレンジのどこかにありかつ前記第１の発振信号は１メガヘルツのレンジにあるが、もちろんこれらの周波数は取り付けられた装置に応じて変わる。第１の発振信号は分周器に入り、該分周器はフィードバック発振とサンプリングプロセスにおいて通信プロセッサによって使用されるサンプリング信号の双方を生成する。前記位相検出器およびループフィルタは強制的にフィードバック発振を基準発振と同相になるようにする。このようにして、第１の発振信号およびサンプリング信号もまた基準発振と同相になる。
【０００５】
伝統的には、ＤＰＬＬの仕様は、正しいフィードバック信号およびサンプリング信号を生成するために、前記固定周波数のクロックがある周波数でありかつある許容差（ｔｏｌｅｒａｎｃｅ）をもつことを要求している。従って、特定の固定周波数のクロックを選択することが重要であった。今日種々の異なる周波数を有するクロックが一般に使用されかつ、別な方法でも固定周波数のクロックとして作用させるために入手できる。
【０００６】
【発明が解決しようとする課題】
不幸なことに、ＤＰＬＬは今までフィードバック発振を生成するために特定の固定周波数のクロックとともに動作するよう設計されてきており、この制限が欠点となっている。
従って、技術的にＤＰＬＬが種々の固定周波数クロックの周波数で適切に機能できるようにし、それによって単一のＤＰＬＬの設計が種々の装置に使用できるようにするための装置および方法の必要性が存在する。
【０００７】
【課題を解決するための手段】
一般に、本発明はデジタル位相同期ループ（“ＤＰＬＬ”）におけるフィードバック分周比を決定するための装置および方法を提供する。これは絶えずＤＰＬＬの動作を監視してフィードバック信号におけるドリフトが適切でないフィードバック分周比によって引き起こされているかあるいは単にＤＰＬＬに関連する１つまたはそれ以上の固定周波数信号のドリフトによって引き起こされたかを判定することによって達成される。そのようなドリフトを検出すると、ＤＰＬＬはそれに応じてフィードバック除数（ｄｉｖｉｓｏｒ）を調整することによって、得られる発振が与えられた公差内に入るようにする。従って、本発明は単一のＤＰＬＬが種々の固定周波数クロックとともに使用できかつ周波数ドリフトを訂正できるようにする。
【０００８】
【発明の実施の形態】
図１はＤＰＬＬ１０を示し、該ＤＰＬＬ１０は第１の比較器、または位相検出器、１２、第２の比較器１４、第３の比較器１６、調整器またはアジャスタ（ａｄｊｕｓｔｅｒ）１８、フィードバック分周器２０、しきい値ユニット２１、デジタル発振器２３、およびループフィルタ２４を含む。ＤＰＬＬ１０の動作は本発明の教示を導入した部分を除いては従来のＤＰＬＬと実質的に同じである。従って、当業者はこれらの構成要素の動作を理解しておりかつそれらの動作の詳細な説明はここでは行わない。
【０００９】
第１の比較器１２は基準発振２６とフィードバック発振２８との間の相対位相を比較し、かつそのような比較にもとづき出力信号を生成する。フィードバック発振２８が基準発振２６の位相より進んでいる場合は、第１の比較器１２は基準発振２６の受信に応じてアリーエラー（ｅａｒｌｙ  ｅｒｒｏｒ）信号３０を発生する。しかしながら、基準発振２６がフィードバック発振２８の位相よりも進んでいる場合は、第１の比較器１２は基準発振２６の受信に応じてレイトエラー（ｌａｔｅ  ｅｒｒｏｒ）信号３２を生成する。従って基準発振２６のそれぞれのサイクルに応じてアーリーエラー信号３０またはレイトエラー信号３２のいずれかが生成される。
【００１０】
ループフィルタ２４は前記アーリーエラー信号３０およびレイトエラー信号３２を受信しかつ該信号をカウントアップおよびカウントダウンの方法で累積してＤＰＬＬ１０によって生成された第１の発振の位相を調整すべきか否かを決定する。ループフィルタ２４がフィードバック発振２８が基準発振２６よりも所定の限界を超えるように位相が進んでいると判定した場合、ループフィルタ２４はデジタル発振器２３にリタード（ｒｅｔａｒｄ）信号５８を生成する。ループフィルタ２４がフィードバック発振が基準発振２６よりも所定の限界を超えて位相が遅れていると判定した場合は、ループフィルタ２４はデジタル発振器に対しアドバンス（ａｄｖａｎｃｅ）信号６０を発行する。典型的には、前記アーリーエラー信号３０はカウンタ（図示せず）へのカウントアップ入力として作用し、一方前記レイトエラー信号３２はカウンタへのカウントダウン入力として作用する。カウンタが正のカウント限界に到達したとき、ループフィルタ２４はリタード信号５８を発行する。逆に、カウンタが負のカウント限界に到達した場合は、ループフィルタ２４はアドバンス信号６０を発生する。
【００１１】
デジタル発振器２３は未知のシステムクロック２２にもとづき第１の発振（信号）２５を生成する。該未知のシステムクロック２２は一般に利用可能な複数の周波数の内の任意のものでよい。デジタル発振器２３はカウンタ（図示せず）およびデコーダ（図示せず）を備えるのが好ましい。通常のまたは正常な（ｎｏｒｍａｌ）サイクルの間に、カウンタはある数までカウントアップし、第１の発振２５のサイクルを発行し、かつデコードによってリセットされる。典型的な構成では、例えば、デジタル発振器２３は前記未知のシステムクロック２２の１０サイクルごとに前記第１の発振２５のパルスの立上りエッジを発行する。しかしながら、デジタル発振器２３がリタード信号５８を受信したとき、それは第１の発振２５の立上りエッジを発行する前に１１サイクルの未知のシステムクロック２２をカウントする。あるいは、デジタル発振器２３がアドバンス信号６０を受信したとき、それは第１の発振２５の立上りエッジを発行する前に９サイクルのみの未知のシステムクロック２２のサイクルをカウントアップする。従って、一貫して（ｃｏｎｓｉｓｔｅｎｔｌｙ）第１の発振２５を発生することに加えて、デジタル発振器２３はリタード５８およびアドバンス６０の信号に応じて選択的に第１の発振２５の位相を進めあるいは遅らせる。
【００１２】
前記フィードバック分周器２０は第１の発振２５を分周してフィードバック発振信号２８を生成する。好ましくは、前記フィードバック分周器はカウンタ５２およびデコーダ５４から構成される。動作においては、カウンタ５２はある除数値までカウントアップし、その時点でデコーダ５４がカウンタ５２をリセットしかつフィードバック発振２８の立上りエッジを出力する。前記除数値は前記アジャスタ１８によってデコーダ５４に与えられかつアジャスタ１８によって必要に応じて調整できる。前記フィードバック分周器２０はまたＯＲゲートを含み、該ＯＲゲートはアジャスタ１８がＤＰＬＬ１０のリセットサイクルの間に絶えずカウンタ５２をリセットできるようにする。絶えずリセットされた場合、カウンタ５２はカウントアップせずかつ従って、フィードバック分周器２０はフィードバック発振２８を生成しない。
【００１３】
第２の比較器１４、第３の比較器１６、およびアジャスタ１８はフィードバック発振２８の周波数を基準発振２６の周波数に整合させるようフィードバック分周器２０で使用される除数を調整する働きをなす。このようにして、これらの構成要素は未知のシステムクロック２２の異なる動作周波数を補償しかつ本発明のＤＰＬＬに種々の動作周波数の内の任意のものを有する未知のシステムクロック２２を与えることができるようにする。
【００１４】
第２の比較器１４は好ましくはエラー信号３４を粗調（ｃｏａｒｓｅ）しきい値３６と比較しかつ該エラー信号３４が粗調しきい値３６に対し不都合な（ｕｎｆａｖｏｒａｂｌｙ）比較を行った場合に粗調調整指示子（ｃｏａｒｓｅ  ａｄｊｕｓｔ  ｉｎｄｉｃａｔｏｒ）４０を生成する。好ましくは、前記エラー信号３４はアーリーエラー信号３０およびレイトエラー信号３２の双方から構成される。これらの信号は好ましくは基準発振２６と同相でありかつ基準発振２６のおのおののサイクルに際して生成される。本実施形態では、エラー信号３４は該エラー信号３４が粗調しきい値３６を超えたとき粗調しきい値３６に対して不都合な比較を行うことになる。
【００１５】
第３の比較器１６はエラー信号３４を精細（ｆｉｎｅ）しきい値３８と比較しかつ該エラー信号３４が精細しきい値３８に対して不都合な比較を行った場合には精細調整指示子（ｆｉｎｅ  ａｄｊｕｓｔ  ｉｎｄｉｃａｔｏｒ）４２を生成する。前記エラー信号３４は前記エラー信号３４が精細しきい値３４を超えたときに該精細しきい値３８に対して不都合な比較を行うのが好ましい。前記エラー信号３４は好ましくは第１の比較器１２によって生成されたアーリーエラー信号３０およびレイトエラー信号３２の双方からなり、それによって比較が基準発振２６のそれぞれのサイクルにおいて行われるよう構成される。
【００１６】
しきい値ユニット２１は前記粗調しきい値３６および精細しきい値３８の双方を構築する。前記しきい値ユニット２１はフィードバック分周器２０のカウンタ５２の出力を使用して前記粗調および精細しきい値を生成することが好ましい。要するに、しきい値３６および３８は固定された持続時間を有しかつカウンタ５２の出力に同期した方形波パルスである。該しきい値のエッジはエラー信号３４のエッジと比較される。エラー信号３４のエッジが該しきい値のエッジを超えたとき、比較は不都合なものとなりかつ調整指示子４０または４２が発生される。前記粗調調整指示子４０および精細調整指示子４２の双方は２ビットのデータからなり、基準発振２６とフィードバック発振２８との間の相対的な位相位置およびび差がアジャスタ１８に伝達されるようにすることが好ましい。該しきい値についてのさらに詳細は図２を参照して以下に説明する。
【００１７】
アジャスタ１８は粗調調整指示子４０、精細調整指示子４２、アーリーエラー信号３０、およびレイトエラー信号３２をその入力として受け入れる。アジヤスタ１８は調整発生ユニット（ａｄｊｕｓｔ  ｇｅｎｅｒａｔｉｏｎ  ｕｎｉｔ：ＡＧＵ）４４、可能な除数を含むメモリ４６、現在の除数を含むレジスタ４８、およびロックインジケータ５０を具備するのが好ましい。アジャスタ１８は複数の除数から適切な除数を選択し、該除数をフィードバック分周器に供給することにより、フィードバック発振２８の周波数が基準発振２６の周波数と整合するよう、動作する。このようにして、本発明のＤＰＬＬ１０は種々の未知システムクロック２２の内の任意のものによって動作することができる。
【００１８】
動作においては、アジャスタ１８は始めに種々の粗調しきい値から第１の粗調しきい値を選択しかつＤＰＬＬ１０の動作を開始することにより、フィードバック発振２８が行われる。スタートアップにおいては、ループフィルタ２４、デジタル発振器２３、およびフィードバック分周器２０はすべてリセットされ、それによってＤＰＬＬ１０がその動作を基準点から開始することが好ましい。次に、フィードバック発振２８がアジャスタ１８によってフィードバック分周器２０に与えられる第１の粗調除数にもとづき生成される。
【００１９】
基準発振２６のおのおののサイクルに応じて、エラー信号３４が粗調しきい値３６および精細しきい値３８の双方に対して比較される。もしエラー信号３４が粗調しきい値３６に対して不都合に比較されれば、第２の比較器１４は粗調調整指示子４０を生成する。もしエラー信号３４が精細しきい値３８に対して不都合に比較すれば、第３の比較器１４は精細調整指示子４２を生成する。エラー信号３４はそれがしきい値信号を超えたときに該しきい値信号に対して不都合な比較を行うことが好ましい。
【００２０】
粗調調整指示子４０が生成されたとき、精細調整指示子４２もまた生成されるが、アジャスタ１８によって無視される。そのような場合、ＡＧＵ４４は現在の除数が正しくないものと判定し、かつ、粗調調整信号４０にもとづき、好ましくはメモリ４６から新しい粗調除数を選択しかつ該新しい粗調除数を現在の除数となるようにレジスタ４４に入れることによって粗調除数を調整する。粗調調整指示子４０は相対位相に関する情報を提供するから、ＡＧＵ４４はより大きな除数を選択するかあるいはより小さな除数を選択するかを決定する。粗調調整指示子４０が生成された後、ロック指示子５０はＯＲゲート５６をロックアウトして基準発振２６の次の受信までＤＰＬＬ１０をリセット状態にする。リセット状態においては、カウンタ５２は絶えずリセットされてフィードバック発振２８が生成されるのを防止する。しかしながら、基準発振２６の次の受信に応じて、ＤＰＬＬ１０は新しい粗調除数４８を使用して活性化される。
【００２１】
粗調調整指示子４０が生成されず、精細調整指示子４２が生成された場合には、ＡＧＵ４４は好ましくは新しい精細除数を選択することにより除数を調整しかつそれをレジスタ４８に入れる。しかしながら、精細調整指示子４２が生成された場合には、カウンタ５２は動作し続けかつロック指示子５０によってリセットされない。従って、ＤＰＬＬ１０はフィードバック発振２８を連続的に生成できるようになる。
【００２２】
粗調調整指示子４０または精細調整指示子４２のいずれも生成されない場合は、レジスタ４８に格納された除数は不変状態に留まっておりかつＤＰＬＬ１０の動作が続けられる。従って、本発明は種々の未知のシステムクロック２２の周波数によって使用できるＤＰＬＬ１０を開示する。該ＤＰＬＬ１０はスタートアップに応じて正しい除数を決定し、周波数ドリフトを訂正し、かつノイズの多い状態で動作することができる。
【００２３】
図２は、前記発振、エラー信号、およびしきい値の間の関係を示す。フィードバック発振１００は前に述べたようにＤＰＬＬ１０によって生成されかつ、理想的には、ＤＰＬＬ１０の外部で生成される基準発振１０２と位相ロックしかつ周波数ロックしている。図示のごとく、エラー信号１０４は好ましくはアーリーエラー信号３０およびレイトエラー信号３２からなり、かつ基準発振１０２のそれぞれのサイクルに応じて生成されかつ基準発振１０２と同相である。粗調しきい値１０６、精細しきい値１０８、および無調整（ｎｏ  ａｄｊｕｓｔｍｅｎｔ）しきい値１１０信号はしきい値ユニット２１によって生成されかつ除数を調整すべきか否かを決定するためにアジャスタ１８に基準を提供する。粗調しきい値３６に対して不利または不都合に比較を行うエラー信号１０４が粗調しきい値１０６から受信されたとき、粗調除数調整が行われる。エラー信号１０４はそれが粗調しきい値を超えたとき、すなわち粗調しきい値信号が論理ハイである場合、不都合に比較を行う。さらに、好ましくは、粗調しきい値の調整は新しい粗調除数を選択することによって達成される。このようなシーケンスの事象は図２の最も左の部分に示されている。従って、粗調調整信号１１２が生成され、アジャスタ１４は該信号を受信し、かつ新しい粗調除数を選択する。アーリーエラー信号３０がエラー信号１０４として作用する場合、次により大きな粗調除数が選択されることが好ましく、一方レイトエラー信号３２がエラー信号１０４として作用する場合は、次により小さな粗調除数が選択されることが好ましい。
【００２４】
図２の中央部分を参照すると、エラー信号１０４および精細しきい値１０８が論理ハイである場合は、精細調整信号１１４が生成される。アジャスタ１８は該精細調整信号１１４を受信しかつそれに従って新しい精細除数を選択する。アーリーエラー信号３０がエラー信号１０４として作用する場合は、好ましくは次により大きな精細除数が選択され、一方レイトエラー信号３２がエラー信号１０４として作用する場合は、次により小さな精細除数が選択されるのが好ましい。
【００２５】
次に図２の最も右側を参照すると、エラー信号１０４が無調整しきい値信号１１０のアクティブハイ部分の間に生成された場合には、粗調調整信号１１２も精細調整信号１１４も生成されない。従って、前に使用された除数がフィードバック発振１００の少なくとも次のサイクルにわたり保持される。
【００２６】
図３は、メモリ４６における、除数１〜除数４４として示された、除数の好ましい編成、およびＤＰＬＬ１０によって使用される除数をアクセスする好ましい技術を示す。図示のごとく、これらの除数は除数値にもとづく順次的な方法で除数グループ内に存在するのが好ましい。例えば、第１の除数グループ１２０は５つの除数を含み、第２の除数グループ１２２は４つの除数を含み、かつ第３のグループは４つの除数を含むことができる。ある除数グループ内の１つの特定の除数は好ましくは粗調除数として選択される。例えば、除数グループ１２０の除数１および除数グループ１２２の除数２０は粗調除数として示される。
【００２７】
特定の例では、スタートアップにおいて、第１の粗調除数１２６（除数１）は第１の除数グループ１２０から選択されかつＤＰＬＬ１０はこれに従って動作する。ＡＧＵ４４が粗調調整指示子４０を受信したとき、それは新しい粗調除数１２８を異なる除数グループ１２２から選択する。あるいは、ＡＧＵ４４が精細調整指示子４２を受信したとき、それは新しい精細除数１３０を前記粗調除数１２６と同じ除数グループ１２０から、好ましくは１つの除数位置だけ離れて、新しい精細除数１３０を選択する。引き続くサイクルにおいて、もし他の精細調整指示子４２が受信されれば、同じ除数グループ１２０の新しい精細除数が選択される。
【００２８】
図４は、本発明の第１の好ましい方法を示す。ブロック１５０における本発明の最初のステップは粗調除数を選択する段階を含む。ブロック１５０から、本方法はブロック１５２に進み、そこであるトリガ事象に応じて、基準発振２６をフィードバック発振２８と比較することによりエラー信号が生成される。トリガ事象はスタートアップ、基準発振の変化、電源の中断および／または未知のシステムクロックのトグル（ｔｏｇｇｌｉｎｇ）とすることができる。次に、ブロック１５４において、エラー信号が粗調しきい値と比較される。判断ブロック１５６において、ブロック１５４の比較が好都合なまたは有利な（ｆａｖｏｒａｂｌｅ）ものであるか否かが判定される。もし該比較が好都合なものでなければ、本方法はブロック１５８に進み、そこで粗調除数調整がフィードバック分周器に対して与えられる。ブロック１５８から、本方法はブロック１５２に進み、そこで他のエラー信号が生成される。もし、判断ブロック１５６において、前記比較が好都合なまたは好ましいものであれば、本方法はブロック１６０に進み、そこでエラー信号が精細しきい値と比較される。次に、ブロック１６２において、エラー信号と精細しきい値との間の前記比較が好都合であるか否かが判定される。もし該比較が好都合でなければ、本方法はブロック１６４に進み、そこで精細除数調整がフィードバック分周器２０に与えられる。ブロック１６４から本方法はブロック１５２に戻る。もし、ブロック１６２において、前記比較が好都合なものであれば、本方法はブロック１５２に戻り、そこで他のエラー信号が生成される。本発明の方法は単一のＤＰＬＬ１０として種々の異なる未知システムクロック２２とともに使用できることである。このようにして、ＤＰＬＬ１０は従来技術的に知られたものよりもその動作においてより柔軟性がある。
【００２９】
図５は、本発明の別の好ましい方法を示す。本発明の好ましいこの方法のブロック１７０における最初のステップは第１の除数グループから粗調除数を選択する段階を含む。ブロック１７２の次のステップとして、トリガ事象に応じて基準発振２６をフィードバック発振２８と比較することによりエラー信号が生成される。次に、ブロック１７４において、前記エラー信号が粗調しきい値と比較される。判断ブロック１７６において、該比較が好都合なものであるか否かが判定される。もし該比較が好都合なものでなければ、本方法はブロック１７８に戻り、そこで新しい粗調除数が新しい除数グループから選択される。ブロック１７８から、制御はブロック１７２に戻る。もし、ブロック１７６において、前記比較が好都合なものであれば、本方法はブロック１８０に進む。ブロック１８０において、前記エラー信号が精細しきい値と比較される。次に、判断ブロック１８２において、前記比較が好都合なものであるか否かが判定される。もし該比較が好都合なものでなければ、本方法はブロック１８４に進み、そこで新しい除数が選択され、該新しい除数は前の除数と同じ除数グループからのものとされる。ブロック１８４から本方法はブロック１７２に戻る。もし、ブロック１８２において、前記比較が好都合であれば、本方法はまたブロック１７２に戻る。好ましくは、ブロック１７６およびブロック１８２において行われる比較はエラー信号をしきい値と比較しかつ該エラー信号が比較されている特定のしきい値を超えない場合にのみ該比較が好都合であるものと判定する。
【００３０】
上に述べた好ましい実施形態は本発明の原理を説明するためであり、本発明の範囲を制限することを意図しているのではない。当業者により添付の特許請求の範囲から離れることなくこれらの好ましい実施形態に対し種々の他の実施形態および修正を行うことができる。
【００３１】
【発明の効果】
以上のように、本発明によれば、種々の固定周波数のクロックで適切に動作するＤＰＬＬが提供でき、単一のＤＰＬＬの設計を数多くの装置に使用することも可能になる。
【図面の簡単な説明】
【図１】本発明に係わるデジタル位相同期ループおよび除数決定装置を示すブロック図である。
【図２】本発明に係わるデジタル位相同期ループおよび除数決定装置の発振、エラー、しきい値および調整信号を示すタイミング図である。
【図３】本発明に係わる除数選択論理を示す説明図である。
【図４】デジタル位相同期ループの除数を決定するための本発明に係わる第１の方法を示す論理図である。
【図５】デジタル位相同期ループの除数を決定するための本発明に係わる第２の方法の論理図である。
【符号の説明】
１０  デジタル位相同期ループ（ＤＰＬＬ）
１２  第１の比較器
１４  第２の比較器
１６  第３の比較器
１８  アジャスタ
２０  フィードバック分周器
２１  しきい値ユニット
２３  デジタル発振器
２４  ループフィルタ
【図１】
0003850063.tif 000002
【図２】
0003850063.tif 000003
【図３】
0003850063.tif 000004
【図４】
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【図５】
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