(57)【特許請求の範囲】
【請求項１】
情報が保存される複数個のメモリアレイバンクと、
前記複数個のメモリアレイバンクに夫々接続されると共に、夫々前記メモリアレイバンクを活性化させるメモリアレイバンクイネーブル信号に応答して、所定の活性化電圧を発生する複数個のアクティブ用アレイ電圧発生器と、
前記複数個のメモリアレイバンクによって共用され、所定の待機電圧を発生して前記メモリアレイバンクを動作待ち状態に保たせる待機用アレイ電圧発生器と、
前記複数個のメモリアレイバンクと前記待機用アレイ電圧発生器との間に夫々接続されると共に、夫々前記メモリアレイバンクイネーブル信号に応答して、前記待機用アレイ電圧発生器の出力が、活性化すべきメモリアレイバンクに供給されることを遮断する複数個のスイッチング手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記の各アクティブ用アレイ電圧発生器は、所定の基準電圧を入力し、対応する前記メモリアレイバンクイネーブル信号が活性化される時に、所定の電圧を出力する差動増幅器を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記待機用アレイ電圧発生器は、所定の基準電圧を入力し、前記基準電圧と等しいレベルの電圧を出力する差動増幅器を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記の各スイッチング手段は、対応する前記メモリアレイバンクイネーブル信号が活性化される時に、前記待機用アレイ電圧発生器の出力が、活性化すべきメモリアレイバンクに印加されることを遮断するPMOSトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記の各スイッチング手段は、対応する前記メモリアレイバンクイネーブル信号が活性化される時に、前記待機用アレイ電圧発生器の出力が、活性化すべきメモリアレイバンクに印加されることを遮断する伝送ゲートを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に少数の待機用アレイ電源装置から多数のバンクへ待機用電源電圧を供給する半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリアレイバンクにデータを保存したり、或いは、メモリアレイバンクよりデータを読み出すためには、メモリアレイバンクへ所定の電圧を供給するための電源装置が必要になる。この電圧を供給する装置の一つがアクティブ用アレイ電圧発生器及び待機用アレイ電圧発生器である。
【０００３】
図1は、従来の待機用アレイ電圧発生器を説明するための半導体メモリ装置101の概略的なブロック図である。図1に示す従来の半導体メモリ装置101は、第1乃至第4のメモリアレイバンク111〜114、第1乃至第4のアクティブ用アレイ電圧発生器121〜124及び第1乃至第4の待機用アレイ電圧発生器131〜134を具備する。
【０００４】
第1乃至第4のメモリアレイバンク111〜114は、夫々第1乃至第4のアクティブ用アレイ電圧発生器121〜124及び第1乃至第4の待機用アレイ電圧発生器131〜134により駆動される。すなわち、各メモリアレイバンクには1つのアクティブ用アレイ電圧発生器及び1つの待機用アレイ電圧発生器が接続されている。
【０００５】
第1乃至第4のメモリアレイバンク111〜114に保存されたデータを読み出すには大きい電荷が必要となり、この大きい電荷を提供するものが第1乃至第4のアクティブ用アレイ電圧発生器121〜124である。第1乃至第4の待機用アレイ電圧発生器131〜134は、第1乃至第4のメモリアレイバンク111〜114が外部信号を感知するために必要な少量の待ち電流を供給する。
【０００６】
第1乃至第4のメモリアレイバンク111〜114に対して待ち電流を供給するためには、より少数、例えば1又は2つの待機用アレイ電圧発生器を備えれば十分である。それにも拘わらず、従来は、メモリアレイバンクの数と同数の4つの待機用アレイ電圧発生器131〜134を備えていた。従って、これによる電力消耗が大きく、相応の面積を占めていた。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、低電力消耗の待機用アレイ電圧発生器を備えた半導体メモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の１つの側面に係る半導体メモリ装置は、多数個のメモリアレイバンク、待機用アレイ電圧発生器及び多数個のスイッチング手段を具備する。
【０００９】
前記多数個のメモリアレイバンクには、外部より入力される情報が保存される。前記待機用アレイ電圧発生器は、所定の待ち電圧を発生して、前記メモリアレイバンクを動作待機状態に保つ。前記スイッチング手段は、前記メモリアレイバンクと前記待機用アレイ電圧発生器との間に夫々接続されると共に、夫々前記メモリアレイバンクを活性化させるメモリアレイバンクイネーブル信号に応答して、前記待機用アレイ電圧発生器の出力が、活性化すべきメモリアレイバンクに供給されることを遮断する。
【００１０】
本発明の他の側面に係る半導体メモリ装置は、多数個のメモリアレイバンク、多数個のアクティブ用アレイ電圧発生器、待機用アレイ電圧発生器及び多数個のスイッチング手段を具備する。
【００１１】
前記多数個のメモリアレイバンクには、外部より入力される情報が保存される。前記アクティブ用アレイ電圧発生器は、前記メモリアレイバンクに夫々接続されると共にに、夫々前記メモリアレイバンクを活性化させるメモリアレイバンクイネーブル信号に応答して、所定の活性化電圧を生じる。前記待機用アレイ電圧発生器は、所定の待機電圧を発生し、前記メモリアレイバンクを動作待機状態に保つ。前記スイッチング手段は、前記メモリアレイバンクと前記待機用アレイ電圧発生器との間に夫々接続されると共に、夫々前記メモリアレイバンクイネーブル信号に応答して、前記待機用アレイ電圧発生器の出力が、活性化すべきメモリアレイバンクに供給されることを遮断する。
【００１２】
前記本発明によれば、半導体メモリ装置の電力消耗を低減することができる。
【００１３】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１４】
図2は、本発明の好適な実施の形態に係る待機用アレイ電圧発生器を説明するための半導体メモリ装置201の概略的なブロック図である。図2に示すように、本発明の好適な実施の形態に係る半導体メモリ装置201は、第1乃至第4のメモリアレイバンク211〜214、第1乃至第4のアクティブ用アレイ電圧発生器221〜224、第1乃至第4のスイッチング手段241〜244及び待機用アレイ電圧発生器231を具備する。
【００１５】
第1乃至第4のメモリアレイバンク211〜214には、外部より入力される情報が保存される。
【００１６】
第1乃至第4のアクティブ用アレイ電圧発生器221〜224は、夫々第1乃至第4のメモリアレイバンクイネーブル信号BANK_0〜BANK_3に応答して、メモリアレイバンク211〜214を活性化するために必要な電圧を発生する。例えば、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されて'H'になると、第1のアクティブ用アレイ電圧発生器221が活性化され、所定の活性化電圧VINTA_0を出力して第1のメモリアレイバンク211へ供給する。また、第2乃至第4のメモリアレイバンクイネーブル信号BANK_1〜BANK_3が活性化されると、第1のメモリアレイバンクイネーブル信号BANK_0が活性化される場合と同様に、第2乃至第4のアクティブ用アレイ電圧発生器222〜224が活性化され、所定の活性化電圧VINTA_1〜VINTA3を出力して第2乃至第4のメモリアレイバンク212〜214へ供給する。
【００１７】
待機用アレイ電圧発生器231は、第1乃至第4のメモリアレイバンク211〜214を動作待機状態に保つための所定の待機電圧を発生する。
【００１８】
第1乃至第4のスイッチング手段241〜244は、第1乃至第4のメモリアレイバンク211〜214と待機用アレイ電圧発生器231との間に夫々接続されている。第1乃至第4のスイッチング手段241〜244は、夫々第1乃至第4のメモリアレイバンクイネーブル信号BANK_0〜BANK_3が非活性化されて'L'になった場合にターンオンされ、待機用アレイ電圧発生器231の出力を第1乃至第4のメモリアレイバンク211〜214に供給し、一方、第1乃至第4のメモリアレイバンクイネーブル信号BANK_0〜BANK_3が活性化されて'H'になった場合にターンオフされ、待機用アレイ電圧発生器231の出力が第1乃至第4のメモリアレイバンク211〜214へ供給されることを遮断する。
【００１９】
例えば、第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されて'L'になると、第1のスイッチング手段241はターンオンされ、待機用アレイ電圧発生器231の出力を第1のメモリアレイバンク211に供給し、一方、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されて'H'になると、第1のスイッチング手段241はターンオフされ、待機用アレイ電圧発生器231の出力が第1のメモリアレイバンク211に供給されることを遮断する。
【００２０】
図2に示すように、単一の待機用アレイ電圧発生器231に4つのメモリアレイバンク211〜214を連結して使用することにより、従来の4つの待機用アレイ電圧発生器（図1における131〜134）を使用する場合に比べて半導体メモリ装置201の電力消耗が大幅に低減される。
【００２１】
図3は、図2に示す待機用アレイ電圧発生器231の構成例を示す回路図である。図3に示すように、この構成例に係る待機用アレイ電圧発生器231は、基準電圧VREFAを入力する差動増幅器で構成される。
【００２２】
この待機用アレイ電圧発生器231は、NMOSトランジスタ311、312、313及びPMOSトランジスタ321、322、323を具備する。NMOSトランジスタ311は、待機用アレイ電圧発生器231を介して流れる電流を一定にする電流源として機能する。NMOSトランジスタ312は、基準電圧VREFAがゲートに入力され、NMOSトランジスタ313は、待機用アレイ電圧発生器231の出力電圧VINTAがゲートに入力される。
【００２３】
PMOSトランジスタ321、322は、NMOSトランジスタ313のドレインに生じる電圧がゲートに入力される。すなわち、NMOSトランジスタ313のドレインに生じる電圧が'H'であればPMOSトランジスタ321、322はターンオフされ、NMOSトランジスタ313のドレインに生じる電圧が'L'であればPMOSトランジスタ321、322はターンオンされる。
【００２４】
PMOSトランジスタ323は、NMOSトランジスタ312のドレインに生じる電圧がゲートに入力される。すなわち、NMOSトランジスタ312のドレインに生じる電圧が'H'であればPMOSトランジスタ323はターンオフされ、NMOSトランジスタ312のドレインに生じる電圧が'L'であればPMOSトランジスタ323はターンオンされる。PMOSトランジスタ321、322、323のソースには電源電圧端Vddに接続され、NMOSトランジスタ311のソースは接地端GNDに接続されている。
【００２５】
次に、図3に示す待機用アレイ電圧発生器231の動作について説明する。初期状態では、NMOSトランジスタ311、312はターンオフされている。そして、基準電圧VREFAが印加され、これがNMOSトランジスタ311、312のスレショルド電圧よりも高くなると、NMOSトランジスタ311、312はターンオンされる。一般に、基準電圧VREFAはNMOSトランジスタ311、312のスレショルド電圧よりも高く設定される。NMOSトランジスタ311、312がターンオンされると、NMOSトランジスタ312のドレインに生じる電圧は'L'になるので、PMOSトランジスタ323がターンオンされて、PMOSトランジスタ323のドレインには待機用アレイ電圧発生器231の出力電圧VINTAが生じる。
【００２６】
そして、待機用アレイ電圧発生器231の出力電圧VINTAが次第に上昇して基準電圧VREFAよりも高くなると、NMOSトランジスタ313はNMOSトランジスタ312よりも電流駆動能力が大きくなる。すると、NMOSトランジスタ313のドレインに生じる電圧は降下する。これにより、PMOSトランジスタ321、322がターンオンされ、NMOSトランジスタ312のドレイン電圧は'L'から'H'に変化し、PMOSトランジスタ323はターンオフされる。
【００２７】
PMOSトランジスタ323がターンオフされると、待機用アレイ電圧発生器231の出力電圧VINTAは低下し、これによりNMOSトランジスタ313はNMOSトランジスタ312よりも電流駆動能力が小さくなる。すると、再びNMOSトランジスタ312のドレイン電圧が低下するのでPMOSトランジスタ323がターンオンされ、待機用アレイ電圧発生器231の出力電圧VINTAを上昇させる。
【００２８】
以上のような過程を繰返しながら、待機用アレイ電圧発生器231の出力電圧VINTAは、基準電圧VREFAが印加される間、その基準電圧VREFAと等しいレベルに保たれる。
【００２９】
図4は、図2に示す第1のアクティブ用アレイ電圧発生器221の構成例を示す回路図である。図4に示すように、この構成例に係る第1のアクティブ用アレイ電圧発生器221は、基準電圧VREFA及び第1のメモリアレイバンクイネーブル信号BANK_0を入力する差動増幅器で構成される。
【００３０】
第1のアクティブ用アレイ電圧発生器221は、NMOSトランジスタ411、412、413及びPMOSトランジスタ421、422、423を具備する。
【００３１】
NMOSトランジスタ411は、第1のメモリアレイバンクイネーブル信号BANK_0がゲートに入力される。すなわち、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されて'H'になると、NMOSトランジスタ411はターンオンされ、第1のアクティブ用アレイ電圧発生器221を介して一定の電流を流れるようにする。一方、第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されて'L'になると、NMOSトランジスタ411はターンオフされ、第1のアクティブ用アレイ電圧発生器221は動作しない。
【００３２】
NMOSトランジスタ412は基準電圧VREFAがゲートに入力され、NMOS413は第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0がゲートに入力される。
【００３３】
PMOSトランジスタ421、422は、NMOSトランジスタ413のドレインに生じる電圧がゲートに入力される。すなわち、NMOSトランジスタ413のドレインに生じる電圧が'H'であればPMOSトランジスタ421、422はターンオフされ、一方、NMOSトランジスタ413のドレインに生じる電圧が'L'であればPMOSトランジスタ421、422はターンオンされる。
【００３４】
PMOSトランジスタ423は、NMOSトランジスタ412のドレインに生じる電圧がゲートに入力される。すなわち、NMOSトランジスタ412のドレインに生ずる電圧が'H'であればPMOSトランジスタ423はターンオフされ、一方、NMOSトランジスタ412のドレインに生ずる電圧が'L'であればPMOSトランジスタ423はターンオンされる。PMOSトランジスタ421、422、423のソースに電源電圧端Vddが接続され、NMOSトランジスタ411のソースは接地端GNDに接続されている。
【００３５】
次に、図4に示す第1のアクティブ用アレイ電圧発生器221の動作について説明する。第1のメモリアレイバンク（図2における211）を活性化する必要がない場合には、第1のメモリアレイバンクイネーブル信号BANK_0は非活性化されて'L'になる。第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されている限り、第1のアクティブ用アレイ電圧発生器221は動作しないので、第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0は'L'である。
【００３６】
基準電圧VREFAは、例えば、第1のメモリアレイバンクイネーブル信号BANK_0とは無関係に常に印加される。基準電圧VREFAが第1のアクティブ用アレイ電圧発生器221に印加されており、第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されている時は、第1のアクティブ用アレイ電圧発生器221は動作が停止した状態である。そして、第1のメモリアレイバンクイネーブル信号BANK_0が活性化され、NMOSトランジスタ411のスレショルド電圧よりも高くなると、NMOSトランジスタ411がターンオンされる。一般に、基準電圧VREFAはNMOSトランジスタ411、412のスレショルド電圧よりも高く設定される。
【００３７】
NMOSトランジスタ411がターンオンされると同時にNMOSトランジスタ412もターンオンされ、NMOSトランジスタ412のドレインに発生する電圧は'L'となり、これによりPMOSトランジスタ423がターンオンされ、PMOSトランジスタ423のドレインには第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0が発生する。
【００３８】
そして、第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0が次第に上昇して基準電圧VREFAよりも高くなると、NMOSトランジスタ413はNMOSトランジスタ412よりも電流駆動能力が高くなる。すると、NMOSトランジスタ413のドレインに発生する電圧は降下する。これによりPMOSトランジスタ421、422がターンオンされ、NMOSトランジスタ412のドレイン電圧は'L'から'H'に変化し、PMOSトランジスタ423はターンオフされる。
【００３９】
PMOSトランジスタ423がターンオフされると、第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0は低下し、これによりNMOSトランジスタ413はNMOSトランジスタ412よりも電流駆動能力が小さくなる。すると、再びNMOSトランジスタ412のドレイン電圧が低下するのでPMOSトランジスタ423はターンオンされ、第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0を上昇させる。
【００４０】
このような過程を繰返しつつ、第1のアクティブ用アレイ電圧発生器221の出力電圧VINTA_0は、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されている間、基準電圧VREFAと等しいレベルに保たれる。
【００４１】
なお、図2に示す第2乃至第4のアクティブ用アレイ電圧発生器222〜224は、図3に示す第1のアクティブ用アレイ電圧発生器221とその構成及び動作が同様である。
【００４２】
図5の(a)及び(b)は、夫々図2に示す第1のスイッチング手段241の第1及び第2の構成例を示す回路図である。図5の(a)に示す構成例に係る第1のスイッチング手段241は、待機用アレイ電圧発生器（図2における231）にソースが接続され、第1のメモリアレイバンク（図2における211）にドレインが接続されると共に、第1のメモリアレイバンクイネーブル信号BANK_0がゲートに接続されたPMOSトランジスタで構成される。従って、この第1のスイッチング手段241は、第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されて'L'になるとターンオンされ、待機用アレイ電圧発生器（図2における231）の出力電圧VINTAを第1のメモリアレイバンク（図2における211）に供給し、一方、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されて'H'になるとターンオフされ、待機用アレイ電圧発生器（図2における231）の出力電圧VINTAが第1のメモリアレイバンク（図2における211）へ供給されることを遮断する。
【００４３】
図5の(b)に示す構成例に係る第1のスイッチング手段241は、待機用アレイ電圧発生器（図2における231）に入力端が接続され、第1のメモリアレイバンク（図2における211）に出力端が接続されると共に、第1のメモリアレイバンクイネーブル信号BANK_0がゲートに入力される伝送ゲートで構成される。従って、この第1のスイッチング手段241は、第1のメモリアレイバンクイネーブル信号BANK_0が非活性化されて'L'になるとターンオンされ、待機用アレイ電圧発生器（図2における231）の出力電圧VINTAを第1のメモリアレイバンク（図2における211）へ供給し、第1のメモリアレイバンクイネーブル信号BANK_0が活性化されて'H'になると、待機用アレイ電圧発生器（図2における231）の出力電圧VINTAが第1のメモリアレイバンク（図2における211）へ供給されることを遮断する。
【００４４】
このように、第1のメモリアレイバンク（図2における211）を活性化する場合には、第1のアクティブ用アレイ電圧発生器（図2における221）の出力電圧VINTA_0が第1のメモリアレイバンク（図2における211）へ供給され、待機用アレイ電圧発生器（図2における231）の出力は第1のメモリアレイバンク（図2における211）へ供給されない。一方、第1のメモリアレイバンク（図2における211）を非活性化する場合、つまり、待機状態にする場合は、第1のアクティブ用アレイ電圧発生器（図2における221）の出力電圧VINTA_0は第1のメモリアレイバンク（図2における211）へ供給されず、待機用アレイ電圧発生器（図2における231）の出力電圧VINTAが第1のメモリアレイバンク（図2における211）へ供給される。
【００４５】
以上述べたように、本発明の好適な実施の形態によれば、1つの待機用アレイ電圧発生器（図2における231）に4つのメモリアレイバンク（図2における211〜214）を連結して使用することにより、従来の4つの待機用アレイ電圧発生器（図1における131〜134）を使用する場合に比べて半導体メモリ装置201の電力消耗が大幅に低減される。また、半導体メモリ装置201をコンパクト化することもできる。
【００４６】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形をなし得る。
【００４７】
【発明の効果】
本発明によれば、半導体メモリ装置の電力消耗を低減することができる。
【００４８】
【図面の簡単な説明】
【図１】従来の待機用アレイ電圧発生器を説明するための半導体メモリ装置の概略的なブロック図である。
【図２】本発明の好適な実施の形態に係る待機用アレイ電圧発生器を説明するための半導体メモリ装置の概略的なブロック図である。
【図３】図2に示す待機用アレイ電圧発生器の構成例を示す回路図である。
【図４】図2に示す第1のアクティブ用アレイ電圧発生器の構成例を示す回路図である。
【図５】図2に示す第1のスイッチング手段の第1及び第2の構成例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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