(57)【特許請求の範囲】
【請求項１】
少なくとも２以上のメモリの数に対応して設けられたチップセレクト端子を有する制御手段を備えると共に、前記チップセレクト端子の何れか２以上と入力端子とが接続され、当該入力端子の何れか一つにチップセレクト信号が入力されたときに出力端子からチップセレクト信号を出力する論理演算手段を前記制御手段の内側または外側に備えるメモリ回路の配線切換方法であって、
デバッグ時には、相互に重複しないアドレスが夫々の全記憶領域に割り当てられた２以上の書き換え可能な第１メモリを前記メモリ回路に実装し、切換手段により、前記論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応する前記第１メモリとの配線を接続すると共に、当該第１メモリと前記論理演算手段の出力端子との配線を非接続にする工程と、
通常動作時には、前記２以上の第１メモリに割り当てられたアドレスが割り当てられた第２メモリを前記メモリ回路に実装し、前記切換手段により、前記論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応する前記第２メモリとの配線を非接続とすると共に、当該第２メモリと前記論理演算手段の出力端子との配線を接続する工程と、
を備えたことを特徴とするメモリ回路の配線切換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリをチップセレクト信号によって選択するメモリ回路の配線切換方法の技術分野に属するものである。
【０００２】
【従来の技術】
プリンタ等における制御プログラムの開発時には、プログラムの修正及び変更を頻繁に行う必要があるため、プログラムを記憶させるメモリとして、書き換えが容易なフラッシュＲＯＭが多用されている。
【０００３】
しかし、このフラッシュＲＯＭは、製品で使用するマスクＲＯＭに比べて容量が小さい場合が多い。例えば、製品においては３２ＭバイトのマスクＲＯＭを使用するが、フラッシュＲＯＭについては現在のところ１６Ｍバイトのものが主流である。そこで、プログラム開発時には１６ＭバイトのフラッシュＲＯＭを２個用いるようにしている。
【０００４】
そのため、これらのＲＯＭを実装するプリント基板上には、製品に用いるマスクＲＯＭ用のパターンに加えて、制御プログラム開発用にフラッシュＲＯＭ用のパターンを配し、プログラム開発時には、本来マスクＲＯＭが実装される箇所にフラッシュＲＯＭを実装し、更にもう一つ別のフラッシュＲＯＭを実装している。
【０００５】
そして、ＲＯＭのアドレス空間を２つに割り振り、２系統のチップセレクト信号をそれぞれのＲＯＭ用のパターンを用いてそれぞれのＲＯＭに供給し、アクセスを行っている。
【０００６】
一方、製品の生産時においては、２つのフラッシュＲＯＭに書き込んでいたプログラムを１つのマスクＲＯＭに書き込み、更にＣＰＵ、あるいはＡＳＩＣ等のレジスタ設定を変更し、１つのチップセレクト信号によって１つのＲＯＭをアクセスできるように全アドレス空間を割り振るという開発手法を採っていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記従来の開発手法によれば、プログラムの開発時と、製品の生産時とで、制御プログラムのコードとＣＰＵまたはＡＳＩＣ等の設定を変更する必要があるため、製品の生産状態で再び評価を行う必要があり、制御プログラムの不具合や、ＣＰＵまたはＡＳＩＣ等の設定の不具合を早期に発見できないという問題があった。
【０００８】
本発明は、以上のような問題を解決し、プログラムの開発時と製品の生産時とで同じ評価環境を提供することのできるメモリ回路の配線切換方法を提供することを課題としている。
【０００９】
【課題を解決するための手段】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
請求項１記載のメモリ回路の配線切換方法は、前記課題を解決するために、少なくとも２以上のメモリの数に対応して設けられたチップセレクト端子を有する制御手段を備えると共に、前記チップセレクト端子の何れか２以上と入力端子とが接続され、当該入力端子の何れか一つにチップセレクト信号が入力されたときに出力端子からチップセレクト信号を出力する論理演算手段を前記制御手段の内側または外側に備えるメモリ回路の配線切換方法であって、デバッグ時には、相互に重複しないアドレスが夫々の全記憶領域に割り当てられた２以上の書き換え可能な第１メモリを前記メモリ回路に実装し、切換手段により、前記論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応する前記第１メモリとの配線を接続すると共に、当該第１メモリと前記論理演算手段の出力端子との配線を非接続にする工程と、通常動作時には、前記２以上の第１メモリに割り当てられたアドレスが割り当てられた第２メモリを前記メモリ回路に実装し、前記切換手段により、前記論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応する前記第２メモリとの配線を非接続とすると共に、当該第２メモリと前記論理演算手段の出力端子との配線を接続する工程と、を備えたことを特徴とする。
【００２１】
請求項６記載のメモリ回路の配線切換方法によれば、制御手段における制御プログラムの開発時においては、相互に重複しないアドレスが夫々の全記憶領域に割り当てられた２以上の書き換え可能なメモリをメモリ回路に実装し、切換手段により論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応するメモリとの配線を接続し、当該メモリと前記論理演算手段の出力端子との配線を非接続にする。従って、複数のチップセレクト端子に接続された複数のメモリを用いることができるので、書き換えが容易で容量の比較的小さいフラッシュメモリ等を用いて制御プログラムの開発を行うことが可能になる。
【００２２】
一方、製品の生産時においては、前記２以上の書き換え可能なメモリに割り当てられたアドレスが割り当てられたメモリをメモリ回路に実装し、切換手段により、メモリと前記論理演算手段の出力端子との配線を接続し、前記論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応するメモリとの配線を非接続とする。このような接続構成においては、制御プログラムのコード及び制御手段の設定を切り換えることなく、プログラムの開発時よりも少数のメモリを用いることが可能になる。即ち、制御プログラムのコード及び制御手段の設定を切り換えないので、複数のチップセレクト端子からチップセレクト信号が出力されることになるが、前記切換手段により接続状態が切り換えられているので、各チップセレクト端子からの出力は直接にはメモリに供給されることはない。しかし、各チップセレクト端子からの出力は、全て論理演算手段に入力されるので、何れのチップセレクト端子からのチップセレクト信号の出力があった場合でも、必ず前記論理演算手段の出力からメモリに対してチップセレクト信号が供給されることになる。その結果、製品の生産時においては、プログラムのコードあるいは制御手段の設定を変えることなく、プログラム開発時よりも大容量のメモリを用いることができる。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて説明する。以下の説明は、画像形成装置の一例としてプリンタに本発明を適用した場合の実施形態である。まず、本実施形態におけるプリンタの概要について説明する。
【００２４】
（プリンタの概要）
図１は、本発明を適用した画像形成装置としてのレーザビームプリンタ１の概略構成を示す断面図である。図１において、レーザビームプリンタ１は、本体ケース２の底部に、図示しない用紙を給紙するフィーダユニットを備えている。フィーダユニットは、図示しないバネによって押圧される用紙押圧板１０と、給紙ローラ１１と、摩擦分離部材１４とを備え、用紙押圧板１０により用紙を給紙ローラ１１に押圧し、給紙ローラ１１の回転により給紙ローラ１１と摩擦分離部材１４との間で最上位の用紙を分離して所定のタイミングで用紙の供給を行う。
【００２５】
図１の矢印方向に回転する前記給紙ローラ１１の回転による用紙搬送方向の下流側には、１対のレジストローラ１２及び１３が回転可能に枢支され、後述する感光ドラム２０と転写ローラ２１によって形成される転写位置へ所定のタイミングで用紙を搬送する。
【００２６】
感光ドラム２０は、正帯電性の材料、例えば、正帯電性のポリカーボネイトを主成分とする有機感光体からなる。具体的には、感光ドラム２０は、例えば、円筒状でアルミニウム製の円筒スリーブを本体として、その外周部に、ポリカーボネートに光導電性樹脂を分散させた所定厚さ（例えば、約２０μｍ）の光導電層を形成した中空状のドラムから構成され、円筒スリーブを接地した状態で、本体ケース２に回転自在に枢支される。更に、感光ドラム２０は、図示しない駆動手段により矢印方向に回転駆動される。
【００２７】
帯電器３０は、例えば、タングステンなどからなる帯電用ワイヤからコロナ放電を発生させる正帯電用のスコロトロン型の帯電器から構成される。
【００２８】
レーザスキャナユニット４０は、感光ドラム２０上に静電潜像を形成する為のレーザ光Ｌを発生するレーザ発生器（図示せず）、回転駆動されるポリゴンミラー（５面体ミラー）４１、一対のレンズ４２及び４５、並びに反射ミラー４３，４４及び４６を含んで構成されている。
【００２９】
現像器カートリッジ５０は、ケース５１内にトナー収容室５２が形成され、トナー収容室５２内には、アジテータ５３と、清掃部材５４と、これらの間に設けられた遮光部材８０が回転軸５５の周りに回転自在に設けられている。なお、このトナー収容室５２内には、電気絶縁性を有する正帯電性の非磁性１成分現像剤としてのトナーが収容される。また、トナー収容室５２の前記回転軸５５の両端側に位置する側壁には光透過窓５６が設けられている。また、トナー収容室５２の感光ドラム２０側には、開口部Ａによってトナー収容室５２と連通し現像を行う現像室５７が形成され、供給ローラ５８と現像ローラ５９が回転可能に枢支される。現像ローラ５９上のトナーは、薄い板状の弾性を有する層厚規制ブレード６４により所定の層厚に規制され、現像に供される。
【００３０】
転写ローラ２１は、回転自在に枢支され、シリコーンゴムやウレタンゴムなどからなる導電性を有する発泡弾性体から構成される。転写ローラ２１は、印加される電圧により、感光ドラム２０上のトナー画像を用紙に確実に転写するように構成されている。
【００３１】
定着ユニット７０は、レジストローラ１２及び１３から感光ドラム２０と転写ローラ２１との圧接部に至る用紙の搬送方向の更に下流側に設けられ、加熱用ローラ７１と押圧ローラ７２を備える。用紙に転写されたトナー画像は加熱用ローラ７１と押圧ローラ７２とによって搬送される間に加熱されつつ押圧されて用紙に定着される。
【００３２】
用紙搬送用の１対の搬送ローラ７３及び排紙ローラ７４は、定着ユニット７０の搬送方向下流側に夫々設けられており、排紙ローラ７４の下流側には排紙トレイ７５が設けられている。
【００３３】
なお、上述した感光ドラム２０、転写ローラ２１、帯電器３０、及び現像器カートリッジ５０は、プロセスカートリッジ２ａ内に収容されており、該プロセスカートリッジ２ａはレーザビームプリンタ１に対して着脱自在に設けられている。更に、現像器カートリッジ５０は、プロセスカートリッジ２ａに対して着脱自在に設けられている。
【００３４】
以上のような本実施形態のレーザビームプリンタ１において、感光ドラム２０の表面が帯電器３０により一様に帯電され、レーザスキャナユニット４０から画像情報に従って変調されたレーザ光Ｌが照射されると、感光ドラム２０の表面には静電潜像が形成される。この静電潜像は、現像器カートリッジ５０によってトナーで可視像化され、感光ドラム２０上に形成された可視像は感光ドラム２０によって転写位置へと搬送される。転写位置においては、給紙ローラ１１及びレジストローラ１２及び１３を介して用紙が供給され、前記可視像は転写ローラ２１によって印加される転写バイアスにより、用紙に転写される。なお、転写後に感光ドラム２０上に残ったトナーは、現像ローラ５９によって現像室５７に回収される。
【００３５】
次に、用紙は定着ユニット７０に搬送され、定着ユニット７０の加熱用ローラ７１と押圧ローラ７２によって挟持搬送され、用紙上の可視像は加圧及び加熱され、用紙上に定着される。そして、用紙は一対の搬送ローラ７３及び排紙ローラ７４によりレーザビームプリンタ１上部の排紙トレイ７５に排出され、画像形成動作が終了する。
【００３６】
（制御部の構成）
次に、本実施の形態のレーザビームプリンタ１における制御部の構成について詳しく説明する。
【００３７】
図２に示すように、制御部９０は、制御手段としてのＣＰＵ内蔵のＡＳＩＣ９１と、メモリとしてのＲＯＭ９２と、ＲＡＭ９３と、バス９４と、エンジンインターフェース（エンジンＩ／Ｆ）９６と、外部インターフェース（外部Ｉ／Ｆ）９５と、印字部９７と、表示部及びキー入力部等からなるパネル９８とを備えている。ここで、ＲＯＭ９２には制御プログラムが記憶されている。
【００３８】
本実施形態におけるＡＳＩＣ９１には、図３に示すように、チップセレクト端子ＣＳ０、ＣＳ１、ＣＳ２の３つのチップセレクト端子が設けられている。また、ＲＯＭ９２としては、第１ＲＯＭ９２ａと第２ＲＯＭ９２ｂの２つのＲＯＭが実装可能に構成されている。更に、各ＲＯＭとＡＳＩＣ９１のチップセレクト端子との間には、切換手段としてのチップ抵抗素子Ｒ０、Ｒ１、及びＲ２が実装可能に構成されている。
【００３９】
チップセレクト端子ＣＳ２と第１ＲＯＭ９２ａのチップセレクト端子との間には、抵抗Ｒ２を介してこれらのチップセレクト端子を接続するパターンが形成されている。
【００４０】
また、チップセレクト端子ＣＳ１は、前記第１ＲＯＭ９２ａとは別に設けられた第２ＲＯＭ９２ｂのチップセレクト端子と接続するために設けられた端子であり、チップセレクト端子ＣＳ１と第２ＲＯＭ９２ｂのチップセレクト端子との間には、抵抗Ｒ１を介してこれらのチップセレクト端子を接続するパターンが形成されている。
【００４１】
更に、チップセレクト端子ＣＳ０は、前記第１ＲＯＭ９２ａのチップセレクト端子と接続するために設けられた端子であり、チップセレクト端子ＣＳ０と第１ＲＯＭ９２ａのチップセレクト端子との間には、抵抗Ｒ０を介してこれらのチップセレクト端子を接続するパターンが形成されている。
【００４２】
そして、前記チップセレクト端子ＣＳ１とチップセレクト端子ＣＳ２の出力は、ＡＳＩＣ９１内部において、論理演算手段としてのＡＮＤ回路（負論理のＯＲ回路）９９の入力に接続され、このＡＮＤ回路９９の出力が前記チップセレクト端子ＣＳ０に接続されている。
【００４３】
ＲＯＭに記憶させる制御プログラムは、プログラムの開発時において必要な修正と変更を加え、厳しい評価を行いながら製品段階の制御プログラムとして完成させていく。そして、本実施形態においては、以下に説明する構成により、プログラムの開発時と製品の生産時とにおいて、プログラムのコード及びＡＳＩＣ９１の設定を変える必要がないので、製品段階における評価時間を短縮することができる。
【００４４】
但し、制御プログラム開発時においては、図４に示すように、チップセレクト端子ＣＳ０に接続されている抵抗Ｒ０を実装せず、チップセレクト端子ＣＳ１に接続されている抵抗Ｒ１とチップセレクト端子ＣＳ２に接続されている抵抗Ｒ２だけを実装する。更に、第１ＲＯＭ９２ａとして１６ＭバイトのフラッシュＲＯＭを実装し、第２ＲＯＭ９２ｂとして１６Ｍバイトの別のフラッシュＲＯＭを実装する。
【００４５】
このような構成で、制御プログラムの開発を行うことにより、制御プログラムの内容に書き換えの必要がある場合には、フラッシュＲＯＭが書き換え容易であるため、開発作業を円滑に行うことができる。
【００４６】
その後、制御プログラムの開発が終了すると、製品生産時においては、２つのフラッシュＲＯＭに書き込んでいた制御プログラムを、３２Ｍバイトの１つのマスクＲＯＭに書き込み、図５に示すように、第１ＲＯＭ９２ａとして３２ＭバイトのマスクＲＯＭを実装する。
【００４７】
また、図５に示すように、チップセレクト端子ＣＳ１とＣＳ２に接続されていた抵抗Ｒ１とＲ２を取り外し、チップセレクト端子ＣＳ０に接続される抵抗Ｒ０のみを実装する。
【００４８】
この時、制御プログラムのコードは、アドレス空間の割り振りに関しては、製品生産時と開発時とで同じものが用いられ、アドレス空間の割り振りに関するＡＳＩＣの設定も製品生産時と開発時とでは変えていない。従って、チップセレクト端子ＣＳ１とＣＳ２との両方からチップセレクト信号が出力されることになる。
【００４９】
このような構成においては、チップセレクト端子ＣＳ１とＣＳ２の双方からチップセレクト信号が出力されることになるが、これらの信号はＡＮＤ回路９９に入力されるため、必ずチップセレクト端子ＣＳ０から出力されることになる。
【００５０】
以上のように、本実施形態によれば、制御プログラムの開発時と、製品の生産時とにおいて、ＲＯＭ９２及びＡＳＩＣ９１のチップセレクト端子に接続される抵抗器の実装と非実装とを変えるだけで済むので、制御プログラムのコードとＡＳＩＣ９１の設定とを制御プログラムの開発時と製品の生産時とで変更する必要がなくなる。
【００５１】
その結果、製品生産時おける評価は、制御プログラムの開発時と同じ状況で行うことができるので、制御プログラムの瑕疵の発生を抑制することができる。また、評価不足による制御プログラムまたはＡＳＩＣ９１の設定の瑕疵の発見の遅れを確実に防止することができる。
【００５２】
また、切換手段としてチップ抵抗素子を用いたの基板面積を小さくすることができる。
【００５３】
なお、抵抗Ｒ０、Ｒ１、Ｒ２は同一のもので良い。
【００５４】
（他の実施形態）
前記実施形態においては、切換手段として抵抗器を用いた例について説明したが、本発明はこのような構成に限定されるものではない。
【００５５】
例えば、前記抵抗器の実装箇所を半田を用いて接続するソルダーポイントを用いるようにしても良い。
【００５６】
また、前記抵抗器の実装箇所にジャンパピンを設け、ジャンパスイッチ（飛び越し導通線）により接続を切り換えるようにしても良い。
【００５７】
更に、ＡＮＤ回路９９の出力と第１ＲＯＭ９２ａのチップセレクト端子との間にのみ抵抗器、あるいはソルダーポイント、もしくはジャンパピンの接続箇所を設け、チップセレクトＣＳ１とＣＳ２とＲＯＭ９２ａ、９２ｂのチップセレクト端子とを直接結ぶようにパターンを形成し、製品生産時に、このパターンを切断するようにしても良い。
【００５８】
また、前記の例ではＡＮＤ回路９９をＡＳＩＣ９１に内蔵した例について説明したが、ＡＮＤ回路９９をＡＳＩＣ９１の外部に設けるようにしても良い。
【００５９】
更に、ＲＯＭは制御プログラム開発時に２個用いる例について説明したが、本発明はこのような構成に限定される訳ではなく、更に多数のＲＯＭを用いる場合にも適用可能である。この場合には、ＡＮＤ回路の入力数を増加させる、あるいはＡＮＤ回路の数自体を増加させるようにすれば良い。
【００６０】
なお、前記実施形態においては、チップセレクト信号の論理を負論理としたため、論理演算手段としてＡＮＤ回路を用いたが、チップセレクト信号の論理が正論理の場合には、論理演算手段としてＯＲ回路回路を用いれば良い。
【００６１】
以上、実施形態に基づき本発明を説明したが、本発明は上記実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変形が可能であることは容易に推察できるものである。
【００６２】
【発明の効果】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
請求項１記載のメモリ回路の配線切換方法によれば、前記制御手段の内部または外部に備えられた論理演算手段の入力端子に接続されたチップセレクト端子と当該チップセレクト端子に対応するメモリとの配線、及び当該メモリと前記論理演算手段の出力端子との配線を、プログラム開発時と通常動作時とにおいて、接続または非接続に切り換えるようにしたので、プログラム開発時と製品の生産時とにおいて、プログラムのコードあるいは制御手段の設定を変えることなく評価を行うことができ、プログラム等の瑕疵の発生を確実に抑えることができる。また、瑕疵の発見の遅れを防ぐことができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態における画像形成装置の概略構成を示す断面図である。
【図２】  図１の画像形成装置における制御部の概略構成を示す断面図である。
【図３】  図２の制御部における制御手段とメモリとの接続構成を示す図である。
【図４】  図２の制御部においてプログラム開発時の制御手段とメモリとの接続構成を示す図である。
【図５】  図２の制御部において製品生産時の制御手段とメモリとの接続構成を示す図である。
【符号の説明】
１  レーザビームプリンタ
９０  制御部
９１  ＡＳＩＣ
９２  ＲＯＭ
９２ａ  第１ＲＯＭ
９２ｂ  第２ＲＯＭ
９９  ＡＮＤ回路
Ｒ０，Ｒ１，Ｒ２  チップ抵抗素子
【図１】
0003804369.tif 000002
【図２】
0003804369.tif 000003
【図３】
0003804369.tif 000004
【図４】
0003804369.tif 000005
【図５】
0003804369.tif 000006