(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して所定の動作を行なう半導体装置であって、
前記クロック信号を生成するための発振周波数の変更が可能な発振器を備え、
前記発振器は、
リング状に接続された複数のインバータ、および
各インバータに対応して設けられ、対応のインバータの出力ノードに接続され、その容量値の変更が可能な可変容量回路を含み、
前記可変容量回路は、対応のインバータの出力ノードと所定の電位のラインとの間に直列接続されたトランスファゲートおよびキャパシタを複数含み、
さらに、前記可変容量回路の容量値の変更および設定を行なって、前記発振器の発振周波数の変更および設定を行なうための設定手段を備え、
前記設定手段は、各トランスファゲートに対応して設けられ、切断されることによって対応のトランスファゲートを導通状態または非導通状態に固定するためのヒューズを含む、半導体装置。
【請求項２】
前記発振器は、各インバータに対応して設けられ、対応のインバータの電源ノードと電源電位のラインとの間および接地ノードと接地電位のラインとの間のうちの少なくとも一方に接続され、そのゲートに電源電位と接地電位の中間の電位が与えられ、対応のインバータの貫通電流を制限するためのトランジスタをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記設定手段は、各ヒューズに対応して設けられ、対応のヒューズが切断される前に対応のトランスファゲートを導通状態または非導通状態にして、対応のヒューズが切断された後の前記発振器の発振周波数を予め検出するためのテスト手段をさらに含む、請求項１または請求項２に記載の半導体装置。
【請求項４】
クロック信号に同期して所定の動作を行なう半導体装置であって、
前記クロック信号を生成するための発振周波数の変更が可能な発振器を備え、
前記発振器は、
リング状に接続された複数のインバータ、
各インバータに対応して設けられ、対応のインバータの電源ノードと電源電位のラインとの間に接続された第１のトランジスタ、および
各インバータに対応して設けられ、対応のインバータの接地ノードと接地電位のラインとの間に接続された第２のトランジスタを含み、
さらに、前記第１および第２のトランジスタの入力電圧の変更および設定を行なって、前記発振器の発振周波数の変更および設定を行なうための設定手段を備え、
前記設定手段は、
一定の電流を流すための定電流源、
前記定電流源に直列接続され、前記第１および第２のトランジスタのうちの一方とともにカレントミラー回路を構成する第３のトランジスタ、
それぞれが前記第３のトランジスタに並列接続され、前記定電流源の出力電流を分流させるための複数の第４のトランジスタ、および
各第４のトランジスタに対応して設けられ、切断されることによって対応の第４のトランジスタを導通状態または非導通状態に固定するためのヒューズを含む、半導体装置。
【請求項５】
前記設定手段は、各ヒューズに対応して設けられ、対応のヒューズが切断される前に対応の第４のトランジスタを導通状態または非導通状態にして、対応のヒューズが切断された後の前記発振器の発振周波数を予め検出するためのテスト手段をさらに含む、請求項４に記載の半導体装置。
【請求項６】
クロック信号に同期して所定の動作を行なう半導体装置であって、
前記クロック信号を生成するための発振周波数の変更が可能な発振器を備え、
前記発振器は、
リング状に接続された複数のインバータ、
各インバータに対応して設けられ、対応のインバータの電源ノードと電源電位のラインとの間に接続された第１のトランジスタ、および
各インバータに対応して設けられ、対応のインバータの接地ノードと接地電位のラインとの間に接続された第２のトランジスタを含み、
さらに、前記第１および第２のトランジスタの入力電圧の変更および設定を行なって、前記発振器の発振周波数の変更および設定を行なうための設定手段を備え、
前記設定手段は、
それぞれが一定の電流を流すための複数の定電流源、
前記複数の定電流源の各々の出力ノードに接続され、前記第１および第２のトランジスタのうちの一方とともにカレントミラー回路を構成する第３のトランジスタ、および
各定電流源に対応して設けられ、対応の定電流源を活性状態または非活性状態に固定するためのヒューズを含む、半導体装置。
【請求項７】
前記設定手段は、各ヒューズに対応して設けられ、対応のヒューズが切断される前に対応の定電流源を活性状態または非活性状態にして、対応のヒューズが切断された後の前記発振器の発振周波数を予め検出するためのテスト手段をさらに含む、請求項６に記載の半導体装置。
【請求項８】
さらに、前記発振器から出力された前記クロック信号が初段に入力され、各々が、前段から入力されたクロック信号を、該クロック信号の周期の複数倍の周期を有するクロック信号に変換して後段に出力する直列接続された複数の信号変換手段、
前記発振器から出力された前記クロック信号と、前記複数の信号変換手段から出力された複数のクロック信号とのうちのいずれか１つのクロック信号を選択するための選択手段、および
前記選択手段によって選択されたクロック信号に同期して所定の動作を行なう内部回路を備える、請求項１から請求項７までのいずれかに記載の半導体装置。
【請求項９】
前記選択手段は、
それぞれが、前記発振器と前記複数の信号変換手段とのうちのいずれかに対応して設けられ、対応の発振器または信号変換手段から出力されたクロック信号が入力される複数のゲート手段、および
各ゲート手段に対応して設けられ、切断されることによって対応のゲート手段を導通状態または非導通状態に固定するためのヒューズを含む、請求項８に記載の半導体装置。
【請求項１０】
さらに、前記発振器から出力される前記クロック信号を外部に取出すための出力手段を備える、請求項１から請求項９までのいずれかに記載の半導体装置。
【請求項１１】
前記出力手段は、
その一方電極が前記発振器から出力される前記クロック信号を受け、前記発振器の発振周波数の設定時に導通状態にされるトランスファゲート、および
前記トランスファゲートの他方電極に接続され、前記発振器から出力される前記クロック信号を外部に取出すための信号出力端子を含む、請求項１０に記載の半導体装置。
【請求項１２】
前記出力手段は、
その一方電極が前記発振器から出力される前記クロック信号を受け、試験時に非導通状態にされるトランスファゲート、および
前記トランスファゲートの他方電極に接続され、前記発振器の発振周波数の設定時に前記クロック信号を外部に取出すとともに、前記試験時に試験用のクロック信号を外部から入力するための信号入出力端子を含む、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、クロック信号に同期して所定の動作を行なう半導体装置に関する。
【０００２】
【従来の技術】
図２９は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）チップの構成を示す回路ブロック図である。図２９を参照して、このＤＲＡＭチップは、電源端子２０１、接地端子２０２、内部タイマ２０３および内部回路２０４を備える。内部タイマ２０３および内部回路２０４は、ともに電源端子２０１および接地端子２０２を介して外部から電源電位Ｖｃｃおよび接地電位ＧＮＤを受ける。内部タイマ２０３は、リングオシレータのような自己発振型の発振器を含み、所定の周波数のクロック信号φを内部回路２０４に与える。内部回路２０４は、そのクロック信号φに同期して所定の動作（たとえばリフレッシュ動作）を行なう。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭチップでは、製造ばらつきによりクロック信号φの周波数が本来の設定値からずれた値になり、所望の動作特性が得られない場合があるという問題があった。たとえばクロック信号φの周波数が不必要に大きくなると、消費電力が不必要に大きくなったり、内部回路２０４と外部との連動性がとれず、ＤＲＡＭを含むシステムの誤動作が生じる。それにも拘らず、従来のＤＲＡＭチップには、クロック信号φを外部に取出してクロック信号φの周波数を測定する手段さえも設けられていなかった。
【０００６】
それゆえに、この発明の主たる目的は、内蔵の発振器の発振周波数の変更および設定が可能な半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る半導体装置では、発振周波数の変更が可能な発振器と、発振器の発振周波数の変更および設定を行なうための設定手段とが設けられる。したがって、発振器の発振周波数の変更および設定が可能となり、たとえ発振器の発振周波数が本来の設定値からずれた場合でも、発振器の発振周波数を本来の設定値に設定することができる。
【００１２】
また、発振器は、リング状に接続された複数のインバータと、各インバータの出力ノードの接続された可変容量回路とを含む。設定手段は、可変容量回路の容量値の変更および設定を行なうことにより、発振器の発振周波数の変更および設定を行なう。これにより、発振器の発振周波数の変更および設定を容易に行なうことが可能となる。
また、可変容量回路は、直列接続されたトランスファゲートおよびキャパシタを複数含み、設定手段は、各トランスファゲートに対応して設けられ、切断されることによって対応のトランスファゲートを導通状態または非導通状態に固定するためのヒューズを含む。これにより、可変容量回路の容量値の設定を容易かつ確実に行なうことが可能となる。
【００１３】
また好ましくは、発振器の各インバータに貫通電流を防止するためのトランジスタが設けられる。トランジスタは、インバータの電源ノードと電源ラインの間およびインバータの接地ノードと接地ラインの間のうちの少なくとも一方に接続され、そのゲートに電源電位と接地電位の中間電位が与えられる。これにより消費電力が低減化される。
【００１５】
さらに好ましくは、設定手段は、各ヒューズに対応して設けられ、対応のヒューズが切断される前に対応のトランスファゲートを導通状態または非導通状態にして、対応のヒューズが切断された後の発振器の発振周波数を予め検出するためのテスト手段をさらに含む。これにより、ヒューズの切断を失敗することが防止される。
【００１６】
また、この発明に係る他の半導体装置では、発振周波数の変更が可能な発振器と、発振器の発振周波数の変更および設定を行なうための設定手段とが設けられ、発振器は、リング状に接続された複数のインバータと、各インバータに駆動電流を与えるための第１および第２のトランジスタとを含み、設定手段は、第１および第２のトランジスタの入力電圧の変更および設定を行なうことにより発振器の発振周波数の変更および設定を行なう。したがって、発振器の発振周波数の変更および設定を容易に行なうことができる。
【００１７】
また、設定手段は、定電流源と、定電流源と直列接続され、第１および第２のトランジスタの一方とカレントミラー回路を構成する第３のトランジスタと、第３のトランジスタに並列接続された複数の第４のトランジスタと、各第４のトランジスタに対応して設けられ、外部信号に応答して対応の第４のトランジスタを導通状態または非導通状態にする信号発生回路とを含む。これにより、第１および第２のトランジスタの入力電圧の変更および設定を容易に行なうことが可能となる。
【００１８】
こらに好ましくは、信号発生回路は、切断されることによって対応の第４のトランジスタを導通状態または非導通状態に固定するためのヒューズを含む。これにより、第１および第２の入力電圧の設定を容易かつ確実に行なうことができる。
【００１９】
また、この発明に係るさらに他の半導体装置では、発振周波数の変更が可能な発振器と、発振器の発振周波数の変更および設定を行なうための設定手段とが設けられ、発振器は、リング状に接続された複数のインバータと、各インバータに駆動電流を与えるための第１および第２のトランジスタとを含む。設定手段は、それぞれが一定の電流を流すための複数の定電流源と、複数の定電流源の各々の出力ノードに接続され、第１および第２のトランジスタのうちの一方とともにカレントミラー回路を構成する第３のトランジスタと、各定電流源に対応して設けられ、対応の定電流源を活性状態または非活性状態に固定するためのヒューズを含み、第１および第２のトランジスタの入力電圧の変更および設定を行なって、発振器の発振周波数の変更および設定を行なう。したがって、第１および第２のトランジスタの入力電圧の変更および設定を容易かつ確実に行なうことができ、発振器の発振周波数の変更および設定を容易に行なうことができる。
【００２０】
また好ましくは、設定手段は、各ヒューズに対応して設けられ、対応のヒューズが切断される前に対応の定電流源を活性状態または非活性状態にして、対応のヒューズが切断された後の発振器の発振周波数を予め検出するためのテスト手段をさらに含む。これにより、ヒューズの切断を失敗することが防止される。
また好ましくは、さらに、直列接続された複数の信号変換手段、選択手段および内部回路が設けられる。初段の信号変換手段には、発振器から出力されたクロック信号が入力される。各信号変換手段は、前段から入力されたクロック信号を、そのクロック信号の周期の複数倍の周期を有するクロック信号に変換して後段に出力する。選択手段は、発振器から出力されたクロック信号と、複数の信号変換手段から出力された複数のクロック信号とのうちのいずれか１つのクロック信号を選択する。内部回路は、選択手段によって選択されたクロック信号に同期して所定の動作を行なう。これにより、発振器の発振周波数のチューニング範囲が複数倍以上に大きくなる。
【００２１】
また好ましくは、選択手段は、それぞれが、発振器と複数の信号変換手段のうちのいずれかに対応して設けられ、対応の発振器または信号変換手段から出力されたクロック信号が入力される複数のゲート手段と、各ゲート手段に対応して設けられ、切断されることによって対応のゲート手段を導通状態または非導通状態に固定するためのヒューズを含む。これにより、選択手段は容易に構成される。
【００２２】
また好ましくは、さらに、発振器から出力されるクロック信号を外部に取出すための出力手段が設けられる。これにより、出力手段から外部に出力されるクロック信号の周波数を測定しながら、発振器の発振周波数の変更および設定を行なうことが可能となる。
【００２３】
また好ましくは、出力手段は、その一方電極がクロック信号を受け、発振器の発振周波数の設定時に導通状態になるトランスファゲートと、トランスファゲートの他方電極に接続された信号出力端子とを含む。これにより、出力手段が容易に構成される。
【００２４】
また好ましくは、出力手段は、その一方電極がクロック信号を受け、試験時に非導通状態にされるトランスファゲートと、トランスファゲートの他方電極に接続され、発振器の発振周波数の設定時にクロック信号を外部に取出すとともに、試験時に試験用のクロック信号を外部から入力するための信号入出力端子とを含む。これにより、出力手段が容易に構成され、かつ試験用のクロック信号を外部から入力することも可能になる。
【００３０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭチップおよびその使用状態を示す回路ブロック図である。図１を参照して、このＤＲＡＭチップが図２９で示したＤＲＡＭチップと異なる点は、内部タイマ２０３が内部タイマ１で置換されている点と、増幅器２、トランスファゲート３、インバータ４および信号出力端子５が新たに設けられている点である。
【００３１】
内部タイマ１から出力されるクロック信号φは内部回路２０４に入力されるとともに、増幅器２に入力される。トランスファゲート３は増幅器２の出力ノードと信号出力端子５との間に接続される。テスト信号ＴＥＳＴは、トランスファゲート３のＮチャネルＭＯＳトランジスタ側のゲート３ａに直接入力されるとともに、インバータ４を介してＰチャネルＭＯＳトランジスタ側のゲート３ｂに入力される。信号出力端子５には、内部タイマ１から出力されるクロック信号φの周波数を測定するためのテスタ６が接続される。
【００３２】
テスト信号ＴＥＳＴが「Ｈ」レベルとなる試験時では、トランスファゲート３が導通状態となり、内部タイマ１から出力されたクロック信号φは、増幅器２、トランスファゲート３および信号出力端子５を介してテスタ６に入力される。テスト信号ＴＥＳＴが「Ｌ」レベルとなる非試験時では、トランスファゲート３が非導通状態となり、クロック信号φは外部に出力されない。
【００３３】
内部タイマ１は、図２に示すように、発振周波数の変更が可能な発振器７と、発振器７の発振周波数の変更および設定を行なうためのアドレス取込部１０およびチューニング制御部１１〜１３とを含む。発振器７は、リング状に接続された奇数段のインバータ８と、各インバータ８の出力ノード８ａに接続された可変容量回路９とを含む。
【００３４】
可変容量回路９は、図３に示すように、複数（図では３つ）のトランスファゲート１４〜１６と、複数対（図では３対）のキャパシタ１７，１７；１８，１８；１９，１９とを含む。キャパシタ１６と１７と１８の容量値の比率は、１対２対４になっている。
【００３５】
トランスファゲート１４〜１６の一方電極は、ともにインバータ８の出力ノード８ａに接続され、その他方電極はそれぞれキャパシタ１７，１７；１８，１８；１９，１９の一方電極に接続される。キャパシタ１７，１７；１８，１８；１９，１９の他方電極は、それぞれ電源電位Ｖｃｃのライン（以下、電源ラインと称す）９１および接地電位ＧＮＤのライン（以下、接地ラインと称す）９２に接続される。トランスファゲート１４のＮチャネルＭＯＳトランジスタ側のゲート１４ａおよびＰチャネルＭＯＳトランジスタ側のゲート１４ｂは、それぞれチューニング制御部１１の出力信号ＴＴＡ１，／ＴＴＡ１を受ける。トランスファゲート１５のＮチャネルＭＯＳトランスファゲート側のゲート１５ａおよびＰチャネルＭＯＳトランジスタ側のゲート１５ｂは、それぞれチューニング制御部１２の出力信号ＴＴＡ２，／ＴＴＡ２を受ける。トランスファゲート１６のＮチャネルＭＯＳトランジスタ側のゲート１６ａおよびＰチャネルＭＯＳトランジスタ側のゲート１６ｂは、それぞれチューニング制御部１３の出力信号ＴＴＡ３，／ＴＴＡ３を受ける。
【００３６】
キャパシタ１７，１８，１９の容量値の比が１対２対４であるので、３ビットの信号ＴＴＡ１，／ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／ＴＴＡ３の組合せにより０〜７の８段階の容量値が設定される。たとえば信号ＴＴＡ１が「Ｈ」レベルで信号／ＴＴＡ１が「Ｌ」レベルになると、トランスファゲート１４が導通状態になりキャパシタ１７，１７の容量値Ｃがインバータ８の出力ノード８ａに付加される。発振器７の発振周波数は、インバータ８の出力ノード８ａに付加される容量値が大きいほど小さくなる。
【００３７】
なお、後述するが、初期設定状態ではトランスファゲート１４〜１６のうちトランスファゲート１６のみが導通状態となり、インバータ８の出力ノード８ａには８段階のうちの５番目の容量値が付加される。したがって、発振器７の発振周波数が設定値よりも大きい場合でも小さい場合でも発振器７の発振周波数の変更が可能となっている。
【００３８】
図４は、図２のアドレス取込部１０の構成を示す回路図である。図４を参照して、アドレス取込部１０は、ＮＡＮＤゲート２１〜２６、インバータ２７〜３６およびトランスファゲート３７〜３９を含む。ＮＡＮＤゲート２１〜２３、インバータ２７〜３０およびトランスファゲート３７〜３９は、チューニング信号ＴＵＮＥが「Ｈ」レベルになったことに応じて導通するゲート回路４０を構成する。ＮＡＮＤゲート２４〜２６およびインバータ３１〜３６は、チューニング信号ＴＵＮＥが「Ｈ」レベルである間、入力されたチューニングアドレス信号ＴＡ１〜ＴＡ３をラッチするラッチ回路４１を構成する。
【００３９】
詳しく説明すると、チューニング信号ＴＵＮＥは、ＮＡＮＤゲート２１〜２６の一方入力ノードに入力される。また、チューニング信号ＴＵＮＥは、トランスファゲート３７〜３９のＮチャネルＭＯＳトランジスタ側のゲート３７ａ〜３９ａに直接入力されるとともに、インバータ３０を介してトランスファゲート３７〜３９のＰチャネルＭＯＳトランジスタ側のゲート３７ｂ〜３９ｂに入力される。
【００４０】
チューニングアドレス信号ＴＡ１〜ＴＡ３は、それぞれＮＡＮＤゲート２１〜２３の他方入力ノードに入力される。ＮＡＮＤゲート２１の出力は、インバータ２７およびトランスファゲート３７を介してＮＡＮＤゲート２４の他方入力ノードに入力される。ＮＡＮＤゲート２２の出力は、インバータ２８およびトランスファゲート３８を介してＮＡＮＤゲート２５の他方入力ノードに入力される。ＮＡＮＤゲート２３の出力は、インバータ２９およびトランスファゲート３９を介してＮＡＮＤゲート２６の他方入力ノードに入力される。ＮＡＮＤゲート２４〜２６の出力は、それぞれインバータ３１〜３３を介してＮＡＮＤゲート２４〜２６の他方入力ノードに入力される。また、ＮＡＮＤゲート２４〜２６の出力は、それぞれインバータ３４〜３６を介して図２のチューニング制御部１１〜１３に入力される。
【００４１】
チューニング信号ＴＵＮＥが「Ｈ」レベルになると、ゲート回路４０が導通状態になり、チューニングアドレス信号ＴＡ１〜ＴＡ３がラッチ回路４１に伝達される。このとき、ラッチ回路４１も活性化され、ゲート回路４０から与えられたチューニングアドレス信号ＴＡ１〜ＴＡ３をラッチする。ラッチされたチューニングアドレス信号ＴＡ１〜ＴＡ３は、それぞれチューニング制御部１１〜１３に与えられる。
【００４２】
逆に、チューニング信号ＴＵＮＥが「Ｌ」レベルになると、ゲート回路４０が非導通状態になる。また、このときラッチ回路４１が非活性化され、ラッチ回路４１の出力は「Ｌ」レベルにリセットされる。
【００４３】
図５は、図２のチューニング制御部１１の構成を示す回路図である。図５を参照して、このチューニング制御部１１は、ＰチャネルＭＯＳトランジスタ４２、ヒューズ４３、ＮチャネルＭＯＳトランジスタ４４〜４６、インバータ４７，４８およびＮＯＲゲート４９，５０を含む。ヒューズ４３はたとえばポリシリコン層で形成されており、レーザ光で切断可能になっている。
【００４４】
ＰチャネルＭＯＳトランジスタ４２、ヒューズ４３およびＮチャネルＭＯＳトランジスタ４４は、電源ライン９１と接地ライン９２の間に直列接続される。ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳトランジスタ４４のゲートは、ともに接地ライン９２に接続される。ヒューズ４３とＮチャネルＭＯＳトランジスタ４４の接続ノードＮ４３は、インバータ４７の入力ノードに接続される。ＮチャネルＭＯＳトランジスタ４５は、ノードＮ４３と接地ライン９２の間に接続され、そのゲートはインバータ４７の出力を受ける。ＮチャネルＭＯＳトランジスタ４６は、ノードＮ４３と接地ライン９２の間に接続され、そのゲートは固定電位Ｖｇを受ける。ＮチャネルＭＯＳトランジスタ４６は、ノードＮ４３から接地ライン９２に微小電流ＩL を流す。
【００４５】
ＮＯＲゲート４９は、チューニング信号ＴＵＮＥの反転信号／ＴＵＮＥと、チューニングアドレス信号ＴＡ１とを受ける。ＮＯＲゲート５０は、インバータ４７の出力φ４７と、ＮＯＲゲート４９の出力φ４９とを受ける。ＮＯＲゲート５０の出力は信号／ＴＴＡ１となり、ＮＯＲゲート５０の出力はインバータ４８で反転され、信号ＴＴＡ１となる。信号ＴＴＡ１，／ＴＴＡ１は、図３で示した可変容量回路９のトランスファゲート１３のゲート１３ａ，３ｂにそれぞれ入力される。
【００４６】
ヒューズ４３が切断されていない場合は、ノードＮ４３は「Ｈ」レベルとなり、インバータ４７の出力φ４７は「Ｌ」レベルとなる。ヒューズ４３が切断されておらず、かつ信号／ＴＵＮＥが「Ｈ」レベルである非チューニング時では、ＮＯＲゲート４９の出力φ４９が「Ｌ」レベルとなり、信号ＴＴＡ１，／ＴＴＡ１は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。したがって、可変容量回路９のトランスファゲート１４は非導通状態となり、キャパシタ１７，１７の容量値Ｃはインバータ８の出力ノード８ａに付加されない。
【００４７】
また、ヒューズ４３が切断されておらず、かつ信号／ＴＵＮＥが「Ｌ」レベルであるチューニング時では、ＮＯＲゲート４９の出力φ４９はチューニングアドレス信号ＴＡ１の反転信号となる。したがって、チューニングアドレス信号ＴＡ１のレベルを変えることにより、可変容量回路９のトランスファゲート１４を導通状態または非導通状態に変えることができる。
【００４８】
一方、ヒューズ４３が切断された場合は、ノードＮ４３が「Ｌ」レベルとなり、インバータ４７の出力φ４７は「Ｈ」レベルとなる。これにより、ＮＯＲゲート５０の出力すなわち信号／ＴＴＡ１は、信号／ＴＵＮＥ，ＴＡ１に関係なく、常に「Ｌ」レベルとなる。したがって、可変容量回路９のトランスファゲート１４は導通状態となり、キャパシタ１７，１７の容量値Ｃがインバータ８の出力ノード８ａに付加される。
【００４９】
チューニング制御部１２は、チューニング制御部１１と同じ構成である。但し、チューニングアドレス信号ＴＡ１の代わりにチューニングアドレス信号ＴＡ２が入力され、信号ＴＴＡ１，／ＴＴＡ１の代わりに信号ＴＴＡ２，／ＴＴＡ２が出力される。
【００５０】
図６は、図２のチューニング制御部１３の構成を示す回路図である。図６を参照して、このチューニング制御部１３が図５で示したチューニング制御部１１と異なる点は、ＮＯＲゲート４９，５０がそれぞれＮＡＮＤゲート５１，５２で置換されている点と、インバータ５３が新たに設けられている点である。インバータ５３は、インバータ４７の出力ノードおよびＮチャネルＭＯＳトランジスタ４５のゲートと、ＮＡＮＤゲート５２の一方入力ノードとの間に接続される。ＮＡＮＤゲート５１は、信号ＴＵＮＥとＴＡ３を受ける。ＮＡＮＤゲート５２は信号／ＴＴＡ３を出力し、インバータ４８は信号ＴＴＡ３を出力する。
【００５１】
ヒューズ４３が切断されていない場合は、ノードＮ４３は「Ｈ」レベルとなり、インバータ５３の出力φ５３は「Ｈ」レベルとなる。ヒューズ４３が切断されておらずかつ信号ＴＵＮＥが「Ｌ」レベルである非チューニング時では、ＮＡＮＤゲート５１の出力φ５１は「Ｈ」レベルとなり、信号ＴＴＡ３，／ＴＴＡ３は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。したがって、可変容量回路９のトランスファゲート１６は導通状態となり、キャパシタ１９，１９の容量値４Ｃがインバータ８の出力ノード８ａに付加される。
【００５２】
また、ヒューズ４３が切断されておらず、かつ信号ＴＵＮＥが「Ｈ」レベルであるチューニング時では、ＮＡＮＤゲート５１の出力φ５１は、チューニングアドレス信号ＴＡ３の反転信号となる。したがって、チューニングアドレス信号ＴＡ３のレベルを変えることにより、可変容量回路９のトランスファゲート１６を導通状態または非導通状態に変えることができる。
【００５３】
一方、ヒューズ４３が切断された場合は、ノードＮ４３が「Ｌ」レベルとなり、インバータ５３の出力φ５３は「Ｌ」レベルとなる。これにより、ＮＡＮＤゲート５２の出力すなわち信号／ＴＴＡ３は、信号ＴＵＮＥ，ＴＡ３に関係なく、常に「Ｈ」レベルとなる。したがって、可変容量回路９のトランスファゲート１６は非導通状態となり、キャパシタ１９，１９の容量値４Ｃはインバータ８の出力ノード８ａに付加されない。
【００５４】
図７は、内部タイマ１の動作の開始を説明するためのタイムチャートである。外部から与えられる制御信号／ＣＡＳと／ＲＡＳの立上りの順が通常動作と逆になると、ＤＲＡＭチップの内部で信号ＣＢＲ（／ＣＡＳ  ｂｅｆｏｒｅ  ／ＲＡＳ）が発生される。内部タイマ１は、信号ＣＢＲが発生してから所定時間（１００μｓ程度）後に動作を開始し、クロック信号φを出力する。
【００５５】
なお、このときアドレス信号Ａ０〜Ａ１２、制御信号／ＷＥ，／ＯＥ、テスト信号ＴＥＳＴおよびチューニングアドレス信号ＴＡ１〜ＴＡ３は、ともに非活性化状態に固定される。また、データＤＱの入出力は停止される。
【００５６】
図８は、内部タイマ１のチューニング方法を説明するタイムチャートである。図７で説明した方法で内部タイマ１を活性化させた後、テスト信号ＴＥＳＴを活性化状態である「Ｈ」レベルに固定して図１のトランスファゲート３を導通状態にし、クロック信号φをテスタ６に入力させる。
【００５７】
クロック信号φの周波数をテスタ６で測定した結果、クロック信号φの周波数が設定値を中心とする許容範囲内にある場合はチューニングは終了し、そのチップは正常品として出荷される。
【００５８】
クロック信号φの周波数が設定値を中心とする許容範囲から外れている場合は、チューニングアドレス信号ＴＡ１〜ＴＡ３を順次変えてインバータ８の出力ノード８ａの容量を切換え、クロック信号φの周波数が設定値に最も近くなるチューニングアドレス信号ＴＡ１〜ＴＡ３を求める。次いで、そのチューニングアドレス信号ＴＡ１〜ＴＡ３を入力するのと同じ信号ＴＴＡ１，／ＴＴＡ１；ＴＴＡ２，／ＴＴＡ２；ＴＴＡ３，／ＴＴＡ３が得られるようにチューニング制御部１１〜１３のヒューズ４３を切断する。これにより、発振器７の発振周波数が設定値に略等しい値に設定される。
【００５９】
図９では、クロック信号φの周波数が標準品よりも小さな被試験品の付加容量が標準値（４）よりも２段階小さな値（２）に設定され、クロック信号φの周波数が設定値になった状態が示される。
【００６０】
この実施の形態のＤＲＡＭチップでは、内部タイマ１内の発振器７の発振周波数が製造ばらつきにより設定値から外れていても、ヒューズ４３の切断により発振器７の発振周波数を設定値に近づけることができるので、消費電力が不必要に大きくなったり、誤動作を生じることはない。
【００６１】
なお、ウェハの状態でチューニングする場合は、チップ上に信号入力用のパッドを設けておき、プローブカードからプローブおよびパッドを介して信号ＴＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３をチップに入力するとよい。
【００６２】
また、モールド樹脂に封止した状態でチューニングする場合は、アドレスキーやコマンドレジスタを使用して信号ＴＥＳＴ，ＴＵＮＥ，ＴＡ１〜ＴＡ３を入力してもよい。
【００６３】
また、外部制御信号の入力タイミングの前後関係を判別して信号ＴＥＳＴ，ＴＵＮＥを発生する信号発生回路をチップ内に設けてもよい。
【００６４】
また、増幅器２とトランスファゲート３の順序は逆でもよい。また、信号ＴＥＳＴを増幅器２にも入力して、試験時のみ増幅器２が活性化されるようにしてもよい。この場合は、通常時には増幅器２は動作しないので、低消費電力化が図られる。
【００６５】
また、クロック信号φの負荷駆動能力が大きい場合は、増幅器２は必要ない。また、増幅器２をテスタ６側に設ければ、増幅器２をＤＲＡＭチップ内に設ける必要はない。
【００６６】
また、図１０に示すように、発振器７の各インバータ８の電源ノードと電源ライン９１の間にＰチャネルＭＯＳトランジスタ５６を接続し、各インバータ８の接地ノードと接地ライン９２の間にＮチャネルＭＯＳトランジスタ５７を接続し、電源電位ライン９１と接地ライン９２の間にＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ５５を直列接続し、ＭＯＳトランジスタ５４〜５６のゲートに電源電位Ｖｃｃと接地電位ＧＮＤの中間電位Ｖｃｃ／２を印加すれば、各インバータ８の電源ノードから接地ノードに流れる貫通電流を制限することができ、消費電流の低減化を図ることができる。また、図１１に示すように、ＰチャネルＭＯＳトランジスタ５４，５６のゲートに中間電位Ｖｃｃ／２を印加し、ＮチャネルＭＯＳトランジスタ５５，５７のゲートに電源電位Ｖｃｃを印加しても同様の効果が得られる。また、図１２に示すように、ＮチャネルＭＯＳトランジスタ５５，５７のゲートに中間電位Ｖｃｃ／２を印加し、ＰチャネルＭＯＳトランジスタ５４，５６のゲートに接地電位ＧＮＤを印加しても同様の効果が得られる。
【００６７】
また、この実施の形態では、この発明が内部タイマ１を含むＤＲＡＭに適用された場合について説明したが、これに限らず、この発明はセルフリフレッシュ用タイマを含むＤＲＡＭおよびＳＤＲＡＭ（シンクロナスＤＲＡＭ）、同期クロック生成回路を含むＳＤＲＡＭおよびＳＲＡＭ（スタティックランダムアクセスメモリ）、ならびに試験時に内部回路を自動的にサイクル動作させるための内部動作制御用タイマを含むＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭにも適用可能である。また、メモリに限らず、同期クロック生成回路を含むＡＴＭ用ＡＳＩＣデバイスおよびプロセッサチップにも適用可能である。また、発振器を含むＰＬＬ回路、および遅延回路を含むＤＬＬ回路にも適用可能である。
【００６８】
［実施の形態２］
チューニング後は、クロック信号φの周波数は所定の値に固定される。しかし、チップの動作状態のマージンを試験する場合は、クロック信号φの周期を短くする必要がある。また、その場合は、クロック信号φの周波数を確実に把握しておく必要がある。そこで、この実施の形態では、外部からテスト用のクロック信号φTESTを入力することができるＤＲＡＭチップを実現する。
【００６９】
図１３は、この発明の実施の形態２によるＤＲＡＭチップの構成を示すブロック図である。図１３を参照して、このＤＲＡＭチップは、図１のＤＲＡＭチップと同様、電源端子２０１、接地端子２０２、内部回路２０４、内部タイマ１、増幅器２、トランスファゲート３およびインバータ４を含む。また、このＤＲＡＭチップは、さらに制御信号入力端子５８および信号入出力端子５９を含む。
【００７０】
内部タイマ１から出力されるクロック信号φは増幅器２に入力される。トランスファゲート３の一方電極は増幅器２の出力ノードに接続され、その他方電極は信号入出力端子５９および内部回路２０４に接続される。制御信号入力端子５８には外部から制御信号ＴＦＲＣが入力される。制御信号ＴＦＲＣは、インバータ４を介してトランスファゲート３のＮチャネルＭＯＳトランジスタ側のゲート３ａに入力されるとともに、トランスファゲート３のＰチャネルＭＯＳトランジスタ側のゲート３ｂに直接入力される。
【００７１】
通常時および上述のチューニング時には、制御信号ＴＦＲＧが「Ｌ」レベルに設定され、内部タイマ１で発生されたクロック信号φは、トランスファゲート３および信号入出力端子５９を介して外部に出力される一方、トランスファゲート３を介して内部回路２０４に入力される。
【００７２】
動作マージンの試験時には、制御信号ＴＦＲＣが「Ｈ」レベルに設定され、トランスファゲート３が非導通状態に固定される。次いで、外部から信号入出力端子５９を介して内部回路２０４にテスト用のクロック信号φTESTが入力され、ＤＲＡＭチップの動作状態のマージンが試験される。
【００７３】
この実施の形態では、実施の形態１と同様の効果が得られる他、外部からテスト用のクロック信号φTESTを入力してＤＲＡＭチップの動作マージンを試験することもできる。
【００７４】
［実施の形態３］
実施の形態１では、発振器を構成するインバータの出力ノード８ａに付加される容量値を変化させることにより発振器の発振周波数を変化させたが、この実施の形態２では、インバータの駆動電流を変化させることにより発振器の発振周波数を変化させる。
【００７５】
図１４は、この発明の実施の形態３によるＤＲＡＭチップの内部タイマの要部を示す一部省略した回路図である。図１４を参照して、この内部タイマは、電流設定部６０および電圧制御型発振器７５を含み、電圧制御型発振器７５は、バイアス発生回路６８と、リング状に接続されたＫ段（Ｋは３以上の奇数である）の遅延時間可変素子７１．１〜７１．Ｋとを含む。
【００７６】
電流設定部６０は、定電流源６１およびＮチャネルＭＯＳトランジスタ６２〜６７を含む。定電流源６１は、電源ライン９１とノードＮ６１の間に接続される。ＮチャネルＭＯＳトランジスタ６２と６３、６４と６５、６６と６７は、それぞれノードＮ６１と接地ライン９２の間に直列接続される。ＮチャネルＭＯＳトランジスタ６２，６４，６６のゲートは共通接続されるとともに、ノードＮ６１に接続される。ＮチャネルＭＯＳトランジスタ６３，６５，６６のゲートは、それぞれ信号ＴＴＡ１，ＴＴＡ２，ＴＴＡ３を受ける。信号ＴＴＡ１〜ＴＴＡ３は、図２で示したアドレス取込部１０およびチューニング制御部１１〜１３で生成される。
【００７７】
バイアス発生回路６８は、電源ライン９１と接地ライン９２の間に直列接続されたＰチャネルＭＯＳトランジスタ６９およびＮチャネルＭＯＳトランジスタ７０を含む。ＰチャネルＭＯＳトランジスタ６９のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ７０のゲートはノードＮ６１に接続される。
【００７８】
遅延時間可変素子７１．１は、インバータ７３．１と、インバータ７３．１の電源ノードと電源ライン９１の間に接続されたＰチャネルＭＯＳトランジスタ７２．１と、インバータ７３．１の接地ノードと接地ライン９２の間に接続されたＮチャネルＭＯＳトランジスタ７４．１とを含む。ＰチャネルＭＯＳトランジスタ７２．１のゲートは、バイアス発生回路６８のＰチャネルＭＯＳトランジスタ６９のゲートに接続される。ＮチャネルＭＯＳトランジスタ７４．１のゲートは、バイアス発生回路６８のＮチャネルＭＯＳトランジスタ７０のゲートに接続される。他の遅延時間可変素子７１．２〜７１．Ｋも遅延時間可変素子７１．１と同じ構成である。
【００７９】
ここで、ＮチャネルＭＯＳトランジスタ６２，６４，６６，７０，７４．１〜７４．Ｋは互いにカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタ６９，７２．１〜７２．Ｋは互いにカレントミラー回路を構成している。また、ＮチャネルＭＯＳトランジスタ７０とＰチャネルＭＯＳトランジスタ６９は直列接続されているので、ＭＯＳトランジスタ６９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋには同じ値の電流が流れる。
【００８０】
信号ＴＴＡ１〜ＴＴＡ３のうち信号ＴＴＡ３のみが「Ｈ」レベルに設定された場合は、ＮチャネルＭＯＳトランジスタ６３，６５，６７のうちＮチャネルＭＯＳトランジスタ６７のみが導通状態となり、定電流源６１の電流ＩｃがすべてＮチャネルＭＯＳトランジスタ６６，６７に流入し、ＮチャネルＭＯＳトランジスタ６６のゲートには電流Ｉｃに応じた電位が現われる。したがって、ＭＯＳトランジスタ６９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋには同じ値の電流Ｉｃが流れる。このとき、各インバータ７３．１〜７３．Ｋの駆動電流が最大になり、電圧制御型発振器７５の発振周波数は最大になる。
【００８１】
また、信号ＴＴＡ１〜ＴＴＡ３のすべてが「Ｈ」レベルに設定された場合は、ＮチャネルＭＯＳトランジスタ６３，６５，６７のすべてが導通状態となる。この場合は、定電流源６１の電流Ｉｃが３等分されてＮチャネルＭＯＳトランジスタ６２と６３，６４と６５，６６と６７に流入し、ＮチャネルＭＯＳトランジスタ６２，６４，６５のゲートには、電流Ｉｃ／３に応じた電位が現われる。したがって、ＭＯＳトランジスタ６９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋには電流Ｉｃ／３が流れる。このとき、各インバータ７３．１〜７３．Ｋの駆動電流は最小になり、電圧制御型発振器７５の発振周波数は最小になる。
【００８２】
この実施の形態においては、実施の形態１と同じ効果が得られる他、キャパシタを配置する必要がない分だけ実施の形態１よりもレイアウト面積が小さくなる。
【００８３】
［実施の形態４］
図１５は、この発明の実施の形態４によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図である。図１５を参照して、この内部タイマは、電圧制御型発振器７５および電流設定部８０を含む。電圧制御型発振器７５は図１４で示したものと同じであるのでその説明は省略される。
【００８４】
電流設定部８０は、ＮチャネルＭＯＳトランジスタ８１、ＰチャネルＭＯＳトランジスタ８２〜９０およびプログラム回路９３〜９６を含む。ＰチャネルＭＯＳトランジスタ８２およびＮチャネルＭＯＳトランジスタ８１は、電源ライン９１と接地ライン９２の間に直列接続される。ＮチャネルＭＯＳトランジスタ８１のゲートは、電圧制御型発振器７５のＮチャネルＭＯＳトランジスタ７０，７４．１〜７４．Ｋのゲートに接続されるとともに、そのドレイン（ノードＮ８１）に接続される。ＰチャネルＭＯＳトランジスタ８７と８３，８８と８４，８９と８５，９０と８６は、それぞれ電源ライン９１とノードＮ８１の間に直列接続される。ＰチャネルＭＯＳトランジスタ８２〜８６のゲートには、ＰチャネルＭＯＳトランジスタ８２〜８６の各々が所定の抵抗値を持つように、所定の電位Ｖｃが印加される。ＰチャネルＭＯＳトランジスタ８７〜９０のゲートには、それぞれ信号φ９３〜φ９６が与えられる。信号φ９３〜φ９６は、それぞれプログラム回路９３〜９６から出力される。すなわち、ＰチャネルＭＯＳトランジスタ８７と８３，８８と８４，８９と８５，９０と８６は、それぞれ信号φ９３〜φ９６によって制御される定電流源を構成する。
【００８５】
図１６は、プログラム回路９３の構成を示す回路図である。図１６を参照して、このプログラム回路９３が図６のチューニング制御部１３と異なる点は、インバータ４８およびＮＡＮＤゲート５１，５２が除去されている点である。すなわちインバータ５３の出力は信号φ９３となる。ヒューズ４３が切断されていない場合は、ノードＮ４３が「Ｈ」レベルとなり信号φ９３も「Ｈ」レベルとなる。また、ヒューズ４３が切断されている場合は、ノードＮ４３が「Ｌ」レベルとなり、信号φ９３も「Ｌ」レベルとなる。プログラム回路９４〜９６の構成および動作もプログラム回路９３と同じである。
【００８６】
次に、この内部タイマの動作について説明する。プログラム回路９３〜９６のヒューズ４３が切断されず、信号φ９３〜φ９６が「Ｈ」レベルに設定された場合は、ＰチャネルＭＯＳトランジスタ８７〜９０が非導通状態になり、ＰチャネルＭＯＳトランジスタ８２〜８６のうちのＰチャネルＭＯＳトランジスタ８２のみに電流が流れる。このとき流れる電流をＩｃとすると、ＮチャネルＭＯＳトランジスタ８１のゲートには電流Ｉｃに応じた電位が現われる。これにより、電圧制御型発振器７５のＭＯＳトランジスタ６９，７０，７２．１〜７２．Ｋ，７４．１〜７４．Ｋには電流Ｉｃが流れる。このとき、各インバータ７３．１〜７３．Ｋの駆動電流が最小になり、電圧制御型発振器７５の発振周波数は最小になる。
【００８７】
また、プログラム回路９３〜９６のヒューズ４３がすべて切断されて信号φ９３〜φ９６が「Ｌ」レベルに設定された場合は、ＰチャネルＭＯＳトランジスタ８７〜９０が導通状態となり、ＰチャネルＭＯＳトランジスタ８２〜８６の各々に電流Ｉｃが流れる。このときＮチャネルＭＯＳトランジスタ８１のゲートには電流５Ｉｃに応じた電位が現われ、電圧制御型発振器７５のインバータ７３．１〜７３．Ｋの駆動電流が最大となり、電圧制御型発振器７５の発振周波数は最高になる。
【００８８】
この実施の形態においても、実施の形態３と同じ効果が得られる。
なお、この実施の形態では、ＰチャネルＭＯＳトランジスタ８７〜９０を導通状態および非導通状態に設定するためにプログラム回路９３〜９６を用いたが、これに限るものではなく、図６のチューニング制御部１３を用いてもよいし、不揮発性メモリを用いてもよい。
【００８９】
また、この実施の形態では、ＰチャネルＭＯＳトランジスタ８２〜８６の各々に同じ値の電流Ｉｃが流れたが、異なる値の電流が流れてもよい。これにより、ＮチャネルＭＯＳトランジスタ８１に流れる電流をＰチャネルＭＯＳトランジスタ８２に流れる電流の整数倍に設定するだけでなく任意の実数倍に設定することが可能となる。
【００９０】
［実施の形態５］
図１７は、この発明の実施の形態５によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図、図１８は図１７の内部タイマから出力されるクロック信号φを示す波形図である。
【００９１】
図１７を参照して、この内部タイマは、電圧制御型発振器７５および電流制御部９７を含む。この電流制御部９７が図１５の電流設定部８０と異なる点は、プログラム回路９３〜９６の代わりにコントロール回路９８およびデコード回路７９が設けられている点である。
【００９２】
コントロール回路９８は、ＤＲＡＭが複数の動作モードのうちのどの動作モードに設定されたかを検知し、検知結果に応じた信号をデコード回路９９に出力する。デコード回路９９は、コントロール回路９８の出力信号に従って、ＰチャネルＭＯＳトランジスタ８７〜９０の各々を導通状態または非導通状態に制御する。
【００９３】
次に、この内部タイマの動作について説明する。ＤＲＡＭがスタンバイ状態にあるときは、コントロール回路９８およびデコード回路９９は、ＰチャネルＭＯＳトランジスタ８７〜９０を非導通状態にしてＮチャネルＭＯＳトランジスタ８１に流れる電流をＩｃとし、電圧制御型発振器７５の発振周波数を最低値に設定する。
【００９４】
ＤＲＡＭがアクティブ状態になったときは、ＤＲＡＭの内部回路を動作させる必要があるので、コントロール回路９８およびデコード回路９９は、たとえばＰチャネルＭＯＳトランジスタ８７〜８９を導通状態にしてＮチャネルＭＯＳトランジスタ８１に流れる電流を４Ｉｃとし、電圧制御型発振器７５の発振周波数を高い値に設定する。
【００９５】
また、ＤＲＡＭが高速出力モード（ＥＤＯ）のような高速モードになったときは、通常のアクティブ時よりも高速で内部回路を動作させる必要があるので、コントロール回路９８およびデコード回路９９は、ＰチャネルＭＯＳトランジスタ８３〜８６のすべてを導通状態にしＮチャネルＭＯＳトランジスタ８１に流れる電流を５Ｉｃとし、電圧制御型発振器７５の発振周波数を最高値に設定する。
【００９６】
また、ＤＲＡＭがセルフリフレッシュモードのような低速モードになったときは、コントロール回路９８およびデコード回路９９は、たとえばＰチャネルＭＯＳトランジスタ８３のみを導通状態にしＮチャネルＭＯＳトランジスタ８１に流れる電流を２Ｉｃとし、電圧制御型発振器７５の発振周波数を低い値に設定する。
【００９７】
この実施の形態では、電圧制御型発振器７５がＤＲＡＭの動作モードに応じた周波数で発振するので、各動作モードが正確に実行される。また、無駄な電力消費が削減され、消費電力の低減化が図られる。
【００９８】
［実施の形態６］
ＤＲＡＭには、基板電位ＶBBのような負電位を生成するためのチャージポンプ回路や、ワード線電位Ｖｐｐのような電源電位Ｖｃｃよりも高い電位を生成するためのチャージポンプ回路が設けられている。チャージポンプ回路は、内部タイマで生成されたクロック信号φによって駆動され、負または正の電荷を排出するものである。したがって、チャージポンプ回路の電荷排出能力すなわち電位生成能力は、クロック信号φの周波数に依存する。そこで、この実施の形態では、チャージポンプ回路の電位生成能力を上げる必要がある場合はクロック信号φの周波数を高くし、チャージポンプ回路の電位生成能力を下げる必要がある場合はクロック信号φの周波数を低くすることができる内部タイマを提案する。
【００９９】
図１９は、この発明の実施の形態６によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図である。図１９を参照して、この内部タイマは、電圧制御型発振器７５および電流制御部１００を含む。この電流制御部１００が図１７の電流制御部９７と異なる点は、コントロール回路９８の代わりにレベルディテクタ１０１が設けられている点である。
【０１００】
レベルディテクタ１０１は、チャージポンプ回路１０２によって生成された内部電位Ｖｉｎｔ（ＶBB，Ｖｐｐ）と予め定められた目標電位Ｖｒｅｆとを比較し、その差に応じた信号を出力する。この信号は、内部電位Ｖｉｎｔと目標電位Ｖｒｅｆの差に応じた値のアナログ信号（電圧信号，電流信号）でもよいし、両者の差を示すデジタル信号でもよい。デコード回路９９は、レベルディテクタ１０１の出力信号に従って、ＰチャネルＭＯＳトランジスタ８７〜９０の各々を導通状態または非導通状態に設定する。
【０１０１】
次に、この内部タイマの動作について説明する。チャージポンプ回路１０２によって生成された内部電位Ｖｉｎｔが目標電位Ｖｒｅｆに到達せず目標電位Ｖｒｅｆから大きく外れている場合は、レベルディテクタ１０１およびデコード回路９９は、ＰチャネルＭＯＳトランジスタ８７〜９０のすべてを導通状態にしてＮチャネルＭＯＳトランジスタ８１に大きな電流５Ｉｃを流し、クロック信号φの周波数を高くしてチャージポンプ回路１０２の電位生成能力を高める。内部電位Ｖｉｎｔが目標電位Ｖｒｅｆに近づくに従って、レベルディテクタ１０１およびデコード回路９９は、導通状態のＰチャネルＭＯＳトランジスタの数を減らしてクロック信号φの周波数を低くし、チャージポンプ回路１０２の電位生成能力を下げる。内部電位Ｖｉｎｔが目標電位Ｖｒｅｆに到達すると、レベルディテクタ１０１およびデコード回路９９は、ＰチャネルＭＯＳトランジスタ８２のみを導通状態にして内部電位Ｖｉｎｔを安定化させる。
【０１０２】
この実施の形態では、内部電位Ｖｉｎｔと目標電位Ｖｒｅｆの差に応じてクロック信号φの周波数を制御するので、両者の差が大きい場合は内部電位Ｖｉｎｔを目標電位Ｖｒｅｆに高速で近づけることができ、両者の差が小さい場合は内部電位Ｖｉｎｔのオーバーシュートを最低限に抑えることができる。したがって、内部電位Ｖｉｎｔの安定化が図られる。
【０１０３】
［実施の形態７］
ＤＲＡＭにおいては、チップ間でメモリセルの漏れ電流にばらつきがあり、データのリフレッシュを行なうことが必要な周期にばらつきがある。そこで、各チップについてデータのリフレッシュを行なうことが必要な周期が測定され、測定結果に基づいて各チップは、表１に示すように６４ｍｓ品、１２４ｍｓ品または２５６ｍｓ品に分別される。
【０１０４】
【表１】
0003862306.tif 000002
【０１０５】
ここで、６４ｍｓ品とは、すべてメモリセルについて６４ｍｓに１回データのリフレッシュを行なう必要があるチップを言う。１２４ｍｓ品とは、すべてメモリセルについて１２４ｍｓに１回データのリフレッシュを行なう必要があるチップを言う。２５６ｍｓ品とは、すべてメモリセルについて２５６ｍｓに１回データのリフレッシュを行なう必要があるチップを言う。
【０１０６】
また、各ＤＲＡＭチップは、ユーザのニーズに応じて、４Ｋリフレッシュモードまたは８Ｋリフレッシュモードに設定される。４Ｋリフレッシュモードとは、４Ｋ回のリフレッシュ動作で全メモリセルのデータのリフレッシュを行なうモードを言う。８Ｋリフレッシュモードとは、８Ｋ回のリフレッシュ動作で全メモリセルのデータのリフレッシュを行なうモードを言う。
【０１０７】
４Ｋリフレッシュモードに設定された６４ｍｓ品、１２４ｍｓ品および２５６ｍｓ品では、１回のリフレッシュ動作が行なわれるリフレッシュサイクル時間はそれぞれ１６μｓ、３２μｓおよび６４μｓとなる。また、８Ｋリフレッシュモードに設定された６４ｍｓ品、１２４ｍｓ品および２５６ｍｓ品では、リフレッシュサイクル時間はそれぞれ８μｓ、１６μｓおよび３２μｓとなる。
【０１０８】
そこで、この実施の形態では、１つの発振器７５で、周期が８μｓ、１６μｓ、３２μｓおよび６４μｓの４通りのクロック信号を得ることができる内部タイマを提案する。
【０１０９】
図２０は、この発明の実施の形態７によるＤＲＡＭチップの内部タイマの構成を示す回路ブロック図である。図２０を参照して、この内部タイマは、電圧制御型発振器７５、電流設定部８０、２倍周期発生回路１１０〜１１２、マルチプレクサ（ＭＵＸ）１１３，１１４およびプログラム回路１１５，１１６を備える。２倍周期発生回路１１０〜１１２の各々は、たとえばスタティックカウンタまたはダイナミックカウンタによって構成される。
【０１１０】
電圧制御型発振器７５および電流設定部８０は、図１５で説明したものと同じであるので説明は省略する。これらによって、基準クロック信号となる周期が８μｓのクロック信号φ１が生成される。
【０１１１】
２倍周期発生回路１１０は、電圧制御型発振器７５からのクロック信号φ１を、クロック信号φ１の周期（８μｓ）の２倍の周期（１６μｓ）を有するクロック信号φ２に変換する。クロック信号φ１，φ２はマルチプレクサ１１３に入力される。マルチプレクサ１１３は、セレクト信号ＳＥＬに従って、クロック信号φ１，φ２のうちのいずれか一方のみを通過させる。
【０１１２】
詳しく説明すると、マルチプレクサ１１３は、図２１に示すように、２つのゲート回路Ｇ１，Ｇ２およびインバータ１２５〜１２７を備え、ゲート回路Ｇ１，Ｇ２の各々は電源ライン９１と接地ライン９２の間に直列接続されたＰチャネルＭＯＳトランジスタ１２１，１２２およびＮチャネルＭＯＳトランジスタ１２３，１２４を含む。
【０１１３】
クロック信号φ１は、ゲート回路Ｇ１のＭＯＳトランジスタ１２１，１２４のゲートに入力される。クロック信号φ２は、ゲート回路Ｇ２のＭＯＳトランジスタ１２１，１２４のゲートに入力される。セレクト信号ＳＥＬは、インバータ１２５を介してゲート回路Ｇ１のＰチャネルＭＯＳトランジスタ１２２のゲートに入力されるとともに、インバータ１２５，１２６を介してゲート回路Ｇ１のＮチャネルＭＯＳトランジスタ１２３のゲートに入力される。また、セレクト信号ＳＥＬは、インバータ１２５を介してゲート回路Ｇ２のＮチャネルＭＯＳトランジスタ１２３のゲートに入力されるとともに、インバータ１２５，１２６を介してゲート回路Ｇ２のＰチャネルＭＯＳトランジスタ１２２のゲートに入力される。ゲート回路Ｇ１，Ｇ２の出力がインバータ１２７に入力される。インバータ１２７の出力がマルチプレクサ１１３の出力信号φ３となる。
【０１１４】
チップが４Ｋリフレッシュモードに設定される場合は、セレクト信号ＳＥＬが「Ｈ」レベルに設定され、ゲート回路Ｇ１のＭＯＳトランジスタ１２２，１２３が導通状態となり、ゲート回路Ｇ２のＭＯＳトランジスタ１２２，１２３が非導通状態となる。これにより、ゲート回路Ｇ１のＭＯＳトランジスタ１２１，１２４で構成されるインバータが活性化され、クロック信号φ１がゲート回路Ｇ１およびインバータ１２７を介して出力される。
【０１１５】
また、チップが８Ｋリフレッシュモードに設定される場合は、セレクト信号ＳＥＬが「Ｌ」レベルに設定され、ゲート回路Ｇ１のＭＯＳトランジスタ１２２，１２３が非導通状態となりゲート回路Ｇ２のＭＯＳトランジスタ１２２，１２３が導通状態となる。これにより、ゲートＧ２のＭＯＳトランジスタ１２１，１２４で構成されるインバータが活性化され、クロック信号φ２がゲート回路Ｇ２およびインバータ１２７を介して出力される。
【０１１６】
すなわち、チップが４Ｋリフレッシュモードに設定された場合はクロック信号φ１がクロック信号φ３となり、チップが８Ｋリフレッシュモードに設定された場合はクロック信号φ２がクロック信号φ３となる。クロック信号φ３は、２倍周期発生回路１１１およびマルチプレクサ１１４に入力される。
【０１１７】
２倍周期発生回路１１１は、マルチプレクサ１１３からのクロック信号φ３を、クロック信号φ３の周期（８μｓまたは１６μｓ）の２倍の周期（１６μｓまたは３２μｓ）を有するクロック信号φ４に変換する。クロック信号φ４は、２倍周期発生回路１１２およびマルチプレクサ１１４に入力される。
【０１１８】
２倍周期発生回路１１２は、２倍周期発生回路１１１からのクロック信号φ４を、クロック信号φ４の周期（１６μｓまたは３２μｓ）の２倍の周期（３２μｓまたは６４μｓ）を有するクロック信号φ５に変換する。クロック信号φ５は、マルチプレクサ１１４に入力される。
【０１１９】
すなわち、チップが４Ｋリフレッシュモードに設定された場合は、それぞれ８μｓ，１６μｓおよび３２μｓの周期を有するクロック信号φ３，φ４，φ５がマルチプレクサ１１４に入力され、チップが８Ｋリフレッシュモードに設定された場合は、それぞれ１６μｓ，３２μｓおよび６４μｓの周期を有するクロック信号φ３，φ４，φ５がマルチプレクサ１１４に入力される。
【０１２０】
マルチプレクサ１１４は、プログラム回路１１５，１１６の出力信号φ１１５，φ１１６に従って、クロック信号φ３，φ４，φ５のうちのいずれか１つのみを通過させる。
【０１２１】
詳しく説明すると、マルチプレクサ１１４は、図２２に示すように、３つのゲート回路Ｇ３，Ｇ４，Ｇ５、インバータ１３１〜１３６およびＮＡＮＤゲート１３７〜１３９を備え、ゲート回路Ｇ３，Ｇ４，Ｇ５の各々は電源ライン９１と接地ライン９２の間に直列接続されたＰチャネルＭＯＳトランジスタ１２１，１２２およびＮチャネルＭＯＳトランジスタ１２３，１２４を含む。
【０１２２】
クロック信号φ３は、ゲート回路Ｇ３のＭＯＳトランジスタ１２１，１２４のゲートに入力される。クロック信号φ４は、ゲート回路Ｇ４のＭＯＳトランジスタ１２１，１２４のゲートに入力される。クロック信号φ５は、ゲート回路Ｇ５のＭＯＳトランジスタ１２１，１２４のゲートに入力される。
【０１２３】
プログラム回路１１５の出力信号φ１１５は、インバータ１３１を介してＮＡＮＤゲート１３７の一方入力ノードに入力されるとともに、ＮＡＮＤゲート１３８，１３９の一方入力モードに直接入力される。プログラム回路１１６の出力信号φ１１６は、インバータ１３２を介してＮＡＮＤゲート１３９の他方入力ノードに入力されるとともに、ＮＡＮＤゲート１３７，１３８の他方入力ノードに直接入力される。
【０１２４】
ＮＡＮＤゲート１３７の出力信号φ１３７は、インバータ１３３を介してゲート回路Ｇ３のＮチャネルＭＯＳトランジスタ１２３のゲートに入力されるとともに、ゲート回路Ｇ３のＰチャネルＭＯＳトランジスタ１２２に直接入力される。ＮＡＮＤゲート１３８の出力信号φ１３８は、インバータ１３４を介してゲート回路Ｇ４のＮチャネルＭＯＳトランジスタ１２３のゲートに入力されるとともに、ゲート回路Ｇ４のＰチャネルＭＯＳトランジスタ１２２に直接入力される。ＮＡＮＤゲート１３９の出力信号φ１３９は、インバータ１３５を介してゲート回路Ｇ５のＮチャネルＭＯＳトランジスタ１２３のゲートに入力されるとともに、ゲート回路Ｇ５のＰチャネルＭＯＳトランジスタ１２２に直接入力される。ゲート回路Ｇ３，Ｇ４，Ｇ５の出力はインバータ１３６に入力される。インバータ１３６の出力がマルチプレクサ１１４の出力信号φ６となる。プログラム回路１１５，１１６は、図６で示したプログラム回路９３と同じである。
【０１２５】
チップのリフレッシュ周期が６４μｓである場合は、プログラム回路１１５のヒューズ４３が切断されてプログラム回路１１５の出力信号φ１１５が「Ｌ」レベルに設定され、プログラム回路１１６のヒューズ４３が切断されずプログラム回路１１６の出力信号φ１１６が「Ｈ」レベルに設定される。これにより、ＮＡＮＤゲート１３７〜１３９の出力信号φ１３７〜φ１３９のうち出力信号φ１３７のみが「Ｌ」レベルとなり、ゲート回路Ｇ３のＭＯＳトランジスタ１２２，１２３が導通状態になり、ゲート回路Ｇ３のＭＯＳトランジスタ１２１，１２４で構成されるインバータが活性化される。したがって、クロック信号φ３がゲート回路Ｇ３およびインバータ１３６を介して出力される。
【０１２６】
また、チップのリフレッシュ周期が１２８μｓである場合は、プログラム回路１１５，１１６のヒューズ４３は切断されずプログラム回路１１５，１１６の出力信号φ１１５，φ１１６がともに「Ｈ」レベルに設定される。これにより、ＮＡＮＤゲート１３７〜１３９の出力信号φ１３７〜φ１３９のうちの出力信号φ１３８のみが「Ｌ」レベルとなり、ゲート回路Ｇ４のＭＯＳトランジスタ１２２，１２３が導通状態になり、ゲート回路Ｇ４のＭＯＳトランジスタ１２１，１２４で構成されるインバータが活性化される。したがって、クロック信号φ４がゲート回路Ｇ４およびインバータ１３６を介して出力される。
【０１２７】
また、チップのリフレッシュ周期が２５６μｓである場合は、プログラム回路１１６のヒューズ４３が切断されてプログラム回路１１６の出力信号φ１１６が「Ｌ」レベルに設定され、プログラム回路１１５のヒューズ４３は切断されずプログラム回路１１５の出力信号φ１１５が「Ｈ」レベルに設定される。これにより、ＮＡＮＤゲート１３７〜１３９の出力信号φ１３７〜φ１３９のうちの出力信号φ１３９のみが「Ｌ」レベルとなり、ゲート回路Ｇ５のＭＯＳトランジスタ１２２，１２３は導通状態になり、ゲート回路Ｇ５のＭＯＳトランジスタ１２１，１２４で構成されるインバータが活性化される。したがって、クロック信号φ５がゲート回路Ｇ５およびインバータ１３６を介して出力される。
【０１２８】
すなわち、チップが６４ｍｓ品である場合はクロック信号φ３がクロック信号φ６となり、チップが１２８ｍｓ品である場合はクロック信号φ４がクロック信号φ６となり、チップが２５６ｍｓ品である場合はクロック信号φ５がクロック信号φ６となる。
【０１２９】
なお、マルチプレクサ１１３をセレクト信号ＳＥＬで制御し、マルチプレクサ１１４をプログラム回路１１５，１１６の出力信号φ１１５，φ１１６で制御したのは、以下の理由による。すなわち、チップのリフレッシュ周期は、メモリセルの電荷保持能力で決まるものであるから、リフレッシュ周期については固定的にプログラムすればよい。このプログラムは、たとえば欠陥メモリセルの救済を行なうときに行なわれる。一方、チップを４Ｋリフレッシュモードに設定するか８Ｋリフレッシュモードに設定するかは、ユーザのニーズにより、出荷前やアセンブリする時期に決定される。したがって、リフレッシュモードについては、固定的にプログラムするのは困難であり、セレクト信号ＳＥＬによって設定される。
【０１３０】
次に、この内部タイマの使用方法について説明する。まず、電圧制御型発振器７５から出力されるクロック信号φ１の周期を電流設定部８０によって８μｓに正確に設定する。次いで、チップのリフレッシュ周期に応じてプログラム回路１１５，１１６をプログラムし、クロック信号φ３，φ４，φ５のうちのいずれか１つを選択する。リフレッシュモードが決定されたら、セレクタ信号ＳＥＬを「Ｈ」レベルまたは「Ｌ」レベルに設定してクロック信号φ１，φ２のうちのいずれか一方を選択する。以上の設定により、クロック信号φ６の周期が決定される。
【０１３１】
この実施の形態では、実施の形態４と同じ効果が得られる。また、実施の形態４では発振器７５が本来的に有する発振周期の０．５〜１．５倍の範囲で発振器７５の発振周期をチューニングすることが可能であったが、この実施の形態では発振器７５が本来的に有する発振周期の０．５〜１２倍の広い範囲で発振器７５の発振周期をチューニングすることが可能となる。
【０１３２】
［実施の形態８］
実施の形態１〜７では、内蔵する発振器の発振周波数の変更および設定を行なうことができるＤＲＡＭチップを実現した。以下の実施の形態では、実施の形態１〜７で示したＤＲＡＭチップから出力されるクロック信号φの周波数を測定するための周波数測定装置を実現する。性能要求仕様は以下のとおりである。
【０１３３】
測定周期の最小分解能；０．１μｓ以下（得たい周期の１％以下）
測定周期（周波数）範囲；１μｓ〜２０μｓ（５０ｋＨｚ〜５００ｋＨｚ）
図２３は、この発明の実施の形態８による周波数測定装置１４１の構成を示すブロック図である。図２３を参照して、この周波数測定装置１４１は、信号入力端子１４２、コンパレータ１４３、メモリ部１４４および周波数検出部１４５を含む。
【０１３４】
信号入力端子１４２には、ＤＲＡＭチップ１４０のクロック信号φが入力される。コンパレータ１４３は、図２４に示すように、所定の基準レベルＶｒｅｆを有し、信号入力端子１４２を介して入力されたクロック信号φのレベルが基準レベルＶｒｅｆよりも高いことに応じて「Ｈ」レベルを出力し、クロック信号φのレベルが基準レベルＶｒｅｆよりも低いことに応じて「Ｌ」レベルを出力する。このときコンパレータ１４３は、「Ｈ」レベルと「Ｌ」レベルを交互に同じ時間ずつ出力するはずである。
【０１３５】
メモリ部１４４は、クロック信号φの周期よりも十分に短い一定の周期でコンパレータ１４３の出力を取込んで記憶する。このときメモリ部１４４は、コンパレータ１４３の出力が「Ｈ」レベルであれば「Ｐ（Ｐａｓｓ）」を、コンパレータ１４３の出力が「Ｌ」レベルであれば「Ｆ（Ｆａｉｌ）」を記憶する。また、メモリ部１４４は、コンパレータ１４３の出力を１回サンプリングすることにより、サンプリング結果を格納するアドレスをインクリメントする。
【０１３６】
周波数検出部１４５は、メモリ部１４４に記憶されたサンプリング結果を順次読出し、読出結果が「Ｆ」から「Ｐ」に変化する変化点を検出する。そして、周波数検出部１４５は、２つの変化点の間のサンプリング数をカウントし、（カウント数）×（サンプリング周期）を演算してクロック信号φの周期［＝１／（周波数）］を求める。
【０１３７】
この実施の形態では、ＤＲＡＭチップから出力されたクロック信号φの周期を自動的に容易に検出することができる。
【０１３８】
［実施の形態９］
図２５は、この発明の実施の形態９による周波数測定装置１５１の構成を示すブロック図である。図２５を参照して、この周波数測定装置１５１はＰＬＬ回路１５２および周波数検出回路１５５を含み、ＰＬＬ回路１５２は制御電圧発生回路１５３および電圧制御型発振器１５４を含む。制御電圧発生回路１５３は、ＤＲＡＭチップ１４０から出力されたクロック信号φと、電圧制御型発振器１５４から出力された内部クロック信号φ′とを受け、２つのクロック信号φとφ′の位相差に応じた制御電圧Ｖｃｏを出力する。
【０１３９】
電圧制御型発振器１５４は、図２６に示すように、図１４で示した電圧制御型発振器７５と同じ構成であり、バイアス発生回路６８のＮチャネルＭＯＳトランジスタ７０のゲートに制御電圧発生回路１５３から出力された制御電位Ｖｃｏを受ける。電圧制御型発振器１５４は、制御電位Ｖｃｏに応じた周波数で発振し、ロック後はＤＲＡＭチップ１４０のクロック信号φと同じ周波数で発振する。
【０１４０】
周波数検出回路１５５には、電圧制御型発振器１５４の発振周波数と制御電位Ｖｃｏ（またはバイアス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶されている。周波数検出回路１５５は、電圧制御型発振器１５４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検出し、その検出結果から電圧制御型発振器１５４の発振周波数すなわちＤＲＡＭチップのクロック信号φの周波数を求める。
【０１４１】
この実施の形態では、ＤＲＡＭチップのクロック信号φの周波数を実施の形態８よりも簡単な構成で容易に検出できる。
【０１４２】
［実施の形態１０］
図２７は、この発明の実施の形態１０による周波数測定装置１６１の構成を示すブロック図である。図２７を参照して、この周波数測定装置１６１はＤＬＬ回路１６２および周波数検出回路１６５を含み、ＤＬＬ回路１６２は制御電圧発生回路１６３および電圧制御型遅延回路１６４を含む。
【０１４３】
制御電圧発生回路１６３は、ＤＲＡＭチップ１４０から出力されたクロック信号φと、電圧制御型遅延回路１６４から出力された内部クロック信号φ′とを受け、２つのクロック信号φとφ′の位相差に応じた制御電位Ｖｃｏを出力する。
【０１４４】
電圧制御型遅延回路１６４は、図２８に示すように、図２７で示した電圧制御型発振器１５４と同様の構成であり、インバータ７３．１がクロック信号φを受けインバータ７３．Ｋが内部クロック信号φ′を出力する。電圧制御型遅延回路１６４は、ロック後はクロック信号φに比べ１周期遅延した内部クロック信号φ′を出力する。
【０１４５】
周波数検出回路１６５には、電圧制御型遅延回路１６４の遅延時間と制御電位Ｖｃｏ（またはバイアス発生回路６８に流れる電流Ｉｃｏ）との関係が記憶されている。周波数検出回路１６５は、電圧制御型遅延回路１６４の制御電位Ｖｃｏ（または電流Ｉｃｏ）を検出し、その検出結果から電圧制御型遅延回路１６４の遅延時間すなわちＤＲＡＭチップのクロック信号φの周期を求める。
【０１４６】
この実施の形態でも、実施の形態９と同じ効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭチップの構成を示すブロック図である。
【図２】  図１に示したＤＲＡＭチップの内部タイマの構成を示す回路ブロック図である。
【図３】  図２に示した内部タイマの可変容量回路の構成を示す回路図である。
【図４】  図２に示した内部タイマのアドレス取込部の構成を示す回路図である。
【図５】  図２に示した内部タイマのチューニング制御部１１の構成を示す回路図である。
【図６】  図２に示した内部タイマのチューニング制御部１３の構成を示す回路図である。
【図７】  図２に示した内部タイマの活性化方法を説明するためのタイムチャートである。
【図８】  図２に示した内部タイマのチューニング方法を説明するためのタイムチャートである。
【図９】  図２に示した内部タイマのチューニング方法を説明するための図である。
【図１０】  図２に示した内部タイマの改良例を示す一部省略した回路図である。
【図１１】  図２に示した内部タイマの他の改良例を示す一部省略した回路図である。
【図１２】  図２に示した内部タイマのさらに他の改良例を示す一部省略した回路図である。
【図１３】  この発明の実施の形態２によるＤＲＡＭチップの構成を示すブロック図である。
【図１４】  この発明の実施の形態３によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路図である。
【図１５】  この発明の実施の形態４によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図である。
【図１６】  図５に示したプログラム回路の構成を示す回路図である。
【図１７】  この発明の実施の形態５によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図である。
【図１８】  図１７に示した内部タイマから出力されるクロック信号の波形図である。
【図１９】  この発明の実施の形態６によるＤＲＡＭチップの内部タイマの構成を示す一部省略した回路ブロック図である。
【図２０】  この発明の実施の形態７によるＤＲＡＭチップの内部タイマの構成を示す回路ブロック図である。
【図２１】  図２０に示したマルチプレクサ１１３の構成を示す回路図である。
【図２２】  図２０に示したマルチプレクサ１１４の構成を示す回路ブロック図である。
【図２３】  この発明の実施の形態８による周波数測定装置の構成を示すブロック図である。
【図２４】  図２３に示した周波数測定装置の動作を説明するための図である。
【図２５】  この発明の実施の形態９による周波数測定装置の構成を示すブロック図である。
【図２６】  図２５に示した周波数測定装置の電圧制御型発振器の構成を示す一部省略した回路図である。
【図２７】  この発明の実施の形態１０による周波数測定装置の構成を示すブロック図である。
【図２８】  図２７に示した周波数測定装置の電圧制御型遅延回路の構成を示す一部省略した回路図である。
【図２９】  従来のＤＲＡＭチップの構成を示すブロック図である。
【符号の説明】
１，２０３  内部タイマ、２  増幅器、３，１４〜１６，３７〜３９  トランスファゲート、４，８，２７〜３６，４７，４８，５３，７３．１〜７３．Ｋ，１２５〜１２７，１３１〜１３６インバータ、５  信号出力端子、６  テスタ、７  発振器、９  可変容量回路、１０  アドレス取込部、１１〜１３  チューニング制御部、１６〜１８  キャパシタ、２１〜２６，５１，５２，１３７〜１３９  ＮＡＮＤゲート、４２，５４，５６，６９，７２．１〜７２．Ｋ，８２〜９０，１２１，１２２  ＰチャネルＭＯＳトランジスタ、４３  ヒューズ、４４〜４６，５５，５７，６２〜６９，７０，７４．１〜７４．Ｋ，８１，１２３，１２４  ＮチャネルＭＯＳトランジスタ、４９，５０  ＮＯＲゲート、５８  制御信号入力端子、５９  信号入出力端子、６０，８０  電流設定部、９７，１００  電流制御部、６１  定電流源、６８  バイアス発生回路、７１．１〜７１．Ｋ  遅延時間可変素子、７５，１５４  電圧制御型発振器、９１  電源ライン、９２  接地ライン、９３〜９６，１１５，１１６  プログラム回路、９８  コントロール回路、９９  デコード回路、１０１  レベルディテクタ、１０２  チャージポンプ回路、１１０〜１１２  ２倍周期発生回路、１１３〜１１４  マルチプレクサ、１４０  ＤＲＡＭチップ、１４１，１５１，１６１  周波数測定装置、１４２  信号入力端子、１４３  コンパレータ、１４４  メモリ部、１４５周波数検出部、１５２  ＰＬＬ回路、１５３，１６３  制御電圧発生回路、１５５，１６５  周波数検出回路、１６２  ＤＬＬ回路、１６４  電圧制御型遅延回路、２０１  電源端子、２０２  接地端子、２０４  内部回路、Ｇ１〜Ｇ５  ゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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