(57)【特許請求の範囲】
【請求項１】
複数のコンタクト（Ｋ１，Ｋ２）と複数の電気的な接続部（Ｅ）とを備えている複数の素子を有する集積回路装置であって、
少なくとも１つの素子が金属性のシールドストラクチャによって取り囲まれており、
前記素子は半導体材料から成る基板（１）の上側の層に配置されており、
前記シールドストラクチャは
素子の少なくとも１つの側面をシールドするための側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）と、
素子の上面をシールドするための上側のシールドエレメント（Ａ２ａ）と、素子の下面をシールドするための下側の水平方向のシールドエレメント（Ａ２ｂ）とを含んでおり、かつ
前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）は少なくとも部分的に基板（１）に配置されておりかつ該基板（１）とはアイソレーション部（Ｉ）によって分離されている
前記集積回路装置。
【請求項２】
前記シールドストラクチャは前記素子を、該素子のコンタクト（Ｋ１，Ｋ２）および／または電気的な接続部（Ｅ）が実現されている領域周辺を除いて完全に取り囲んでいる
請求項１記載の集積回路装置。
【請求項３】
素子の少なくとも１つは、バイポーラトランジスタ、ＧａＡｓトランジスタ、ＨＥＭＴ、ＭＥＳＦＥＴ、サイリスタ、ＣＭＯＳロジック、バイポーラ・ロジック、ＥＣＬから成るグループに属している
請求項１または２項記載の集積回路装置。
【請求項４】
素子が相並んでかつ上下に配置されている
請求項１から３までのいずれか１項記載の集積回路装置。
【請求項５】
素子を有している基板がスタック体として上下に配置されており、
１つのシールドストラクチャによって取り囲まれるそれぞれの素子は該シールドストラクチャをアイソレーションする層によって該シールドストラクチャから分離されており、
前記シールドストラクチャはそれぞれの基板内に、側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）および隣接する基板間に水平方向のシールドエレメント（Ａ２ａおよびＡ２ｂ）を含んでおり、
前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）および水平方向のシールドエレメント（Ａ２ａおよびＡ２ｂ）はアイソレーション領域によって中断され、
素子のコンタクト（Ｋ１，Ｋ２）および／または電気的な接続部（Ｅ）が実現されている領域周辺には、前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）および水平方向のシールドエレメント（Ａ２ａおよびＡ２ｂ）を中断する前記アイソレーションする領域が含まれている
請求項４記載の集積回路装置。
【請求項６】
それぞれの基板の両方の表面に、前記水平方向のシールドエレメント（Ａ２ａおよびＡ２ｂ）および基板に含まれている素子のコンタクト（Ｋ１，Ｋ２）の部分が存在している
請求項５記載の集積回路装置。
【請求項７】
基板の素子の間の電気的な接続部（Ｅ）が実現されている領域周辺は金属間酸化物を含んでいる
請求項５または６記載の集積回路装置。
【請求項８】
異なった基板の素子間のコンタクト（Ｋ１，Ｋ２）を取り囲むアイソレーション領域は間隙である
請求項５から７までのいずれか１項記載の集積回路装置。
【請求項９】
金属間酸化物によって相互にアイソレーションされている、素子のスイッチングストラクチャはそれぞれの基板の一方の表面に境を接しており、
基板の一部である層は相対向する表面に境を接しており、
基板の一部でありかつ相対向する表面に境を接している該層は、それが絶縁性でない場合には、表面が絶縁性の層によって被覆される
請求項６から８までのいずれか１項記載の集積回路装置。
【請求項１０】
前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）は２つの金属成分の合金を含んでおり、該２つの金属成分について処理温度において一方は液体でありかつ他方は固体でありかつ固体の成分が液体の成分に溶け、このために混合物が硬化されることになる
請求項５から９までのいずれか１項記載の集積回路装置。
【請求項１１】
異なった基板の素子間の少なくとも１つの水平方向のシールドエレメント（Ａ２ａおよびＡ２ｂ）および少なくとも１つのコンタクト（Ｋ１またはＫ２）は隣接する基板間の堅牢な結合を形成するために、２つの金属成分の合金を含んでおり、該２つの金属成分について処理温度において一方は液体でありかつ他方は固体でありかつ固体の成分が液体の成分に溶け、このために混合物が硬化されることになる
請求項５から１０までのいずれか１項記載の集積回路装置。
【請求項１２】
複数のコンタクト（Ｋ１，Ｋ２）および複数の電気的な接続部（Ｅ）を備えている複数の素子を有する集積回路装置を製造するための方法であって、
素子を半導体材料から成る基板（１）の上側の層に生成し、
少なくとも１つの素子を金属性のシールドストラクチャによって取り囲み、
該シールドストラクチャに対して、素子の少なくとも１つの側面をシールドするための側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）と、素子の上面をシールドするための上側のシールドエレメント（Ａ２ａ）と、素子の下面をシールドするための下側の水平方向のシールドエレメント（Ａ２ｂ）とを生成し、
前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）を少なくとも部分的に前記基板（１）中に生成し、
該側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）を前記基板（１）から分離するアイソレーション部（Ｉ）を生成する
集積回路装置の製造方法。
【請求項１３】
前記シールドストラクチャを、該シールドストラクチャが当該素子のコンタクト（Ｋ１，Ｋ２）および／または電気的な接続部（Ｅ）が実現されている領域周辺を除いて当該素子を完全に取り囲む
請求項１２記載の方法。
【請求項１４】
基板の上表面を金属層によって被覆し、
該金属層の一部をコンタクト（Ｋ１）のコンタクト面の周りで腐食除去して、該コンタクト（Ｋ１）がその他残っている金属層から電気的に絶縁されるようにすることによって、金属層から上側の水平方向のシールドエレメント（Ａ２ａ）を生成し、
基板の上側を支持体上に接着し、
基板を下方から薄く研磨し、
基板の下表面に、第１のトレンチ（Ｖ１）および第２のトレンチ（Ｖ２）を生成しかつ該トレンチの側壁並びに基板の下表面にアイソレーション部（Ｉ）を備え、
前記第２のトレンチ（Ｖ２）が該基板内に存在するコンタクト（Ｋ２）まで達するようにし、
前記第１のトレンチ（Ｖ１）および第２のトレンチ（Ｖ２）並びに基板の下表面に金属を充填または被覆し、
前記第２のトレンチ（Ｖ２）に金属を充填または被覆することによって、当該素子のコンタクト（Ｋ２）が表面に通じるようにし、
前記第１のトレンチ（Ｖ１）に金属を充填または被覆することによって、当該素子が中断部を除いて、側方が金属層によって完全に取り囲まれているようになり、かつ下側の側方のシールドエレメント（Ａ１ｂ）が生じるようにし、その際これら中断部は少なくとも、基板の素子間の電気的な接続部（Ｅ）の領域で、前記側方のシールドエレメント（Ａ１ａおよびＡ１ｂ）の金属層の中断部として形成され、これら金属層とこれら電気的な接続部（Ｅ）との間の電気的なコンタクトが回避されるようにし、
金属によって被覆された、基板の下側の表面を前記コンタクト（Ｋ２）のコンタクト面の周りで、基板の絶縁性の領域が実現されるような深さに腐食除去して、側方のシールドエレメント（Ａ１ａ，Ａ１ｂ）および素子のコンタクト（Ｋ２）に通じている金属が基板の下表面にアイソレーション領域が形成されるようにする
請求項１２または１３記載の集積回路装置の製造方法。
【請求項１５】
基板の上表面を金属層によって被覆する前に、上側のトレンチ（Ｖ′またはＶ″）を生成する
請求項１４記載の方法。
【請求項１６】
上側のトレンチ（Ｖ′）が素子を側方で取り囲み、
前記上側のトレンチ（Ｖ′）は電気的な接続部（Ｅ）の上側で中断されており、
前記上側のトレンチ（Ｖ′）は基板の導電性の領域までは達しず、
第１のトレンチ（Ｖ１）は、それが前記上側のトレンチ（Ｖ′）に当たるように付けられるようにする
請求項１５記載の方法。
【請求項１７】
上側のトレンチ（Ｖ″）が素子を側方で取り囲み、
前記上側のトレンチ（Ｖ″）は電気的な接続部（Ｅ）の上側で該電気的な接続部まで達しており、
前記上側のトレンチ（Ｖ″）は絶縁性の層を備え、
第１のトレンチ（Ｖ１）は、それが前記上側のトレンチ（Ｖ″）に当たるように付けられるようにする
請求項１５記載の方法。
【請求項１８】
前記第１のトレンチ（Ｖ１）および第２のトレンチ（Ｖ２）および上側のトレンチ（Ｖ″）に金属を充填または被覆する前にかつ基板の表面に金属を被覆する前に、付加的な層を、金属が引き続いて塗布される個所に被着し、該付加層は金属の一層良好な固着に役立ちかつ金属の、前記コンタクト（Ｋ１，Ｋ２）への拡散を妨げるようにする
請求項１２から１７までのいずれか１項記載の方法。
【請求項１９】
複数の基板を１つのスタック体に固定連結し、ここで
前記第２のトレンチ（Ｖ２）および／またはコンタクト（Ｋ１）は、一方の基板の第２のトレンチ（Ｖ２）および／またはコンタクト（Ｋ１）が隣接する基板の対応する第２のトレンチ（Ｖ２）および／またはコンタクト（Ｋ１）に当たるように配置される
請求項１２から１８までのいずれか１項記載の方法。
【請求項２０】
基板の結合のために、２つの隣接する基板の表面の金属を異なって選択し、
２つの隣接する基板の表面の異なった金属の合金が、少なくとも一方の金属の融解温度の上にある融解温度を有しており、
隣接する基板の結合を、一方の金属が固体でありかつ他方の金属が液体である、合金の融解温度の下方の温度に加熱することによって行い、これにより金属が混合され、合金の比較的高い融解温度のために結果的に硬化が生じるようにする請求項１９記載の方法。
【発明の詳細な説明】
今日の回路コンセプトにおいて、実装密度を高めかつ接続路を短縮するために、電力半導体がその制御ロジックと一緒に１つのチップ上に集積される。これに対する例は、機関制御部または自動車の分野におけるＡＢＳ回路およびエアバックドライバである。その際、敏感な制御ロジックを、電力半導体からの強い障害パルスの入力結合から保護することが必要である。
これまで制御ロジックは電力半導体から直流的に分離された（A．Nakagawa et al．ＩＳＰＳ  １９９０，第９７頁ないし１０１頁参照）。このためにモジュールは、アクティブなＳｉ領域の下方に薄いＳｉＯ２層を有しているシリコンディスク上に集積された。直流的な分離は、絶縁性のＳｉＯ２層にまで達するトレンチを回路を取り囲むようにエッチングすることによって実現された。
しかしこのようにして得られる、制御ロジックの、入力結合に対するシールド性は高周波の障害パルスに対しては十分ではない。高速のスイッチング過程によってロジックのコントロールされない応答が引き起こされる可能性がある。
米国特許第５３０６９４２号明細書から、回路装置の別の素子によって引き起こされる、第１の基板の電気的な変動からシールドストラクチャによってシールドされている、少なくとも１つの素子を第１の基板に備えている集積回路装置が公知である。このために、素子の下半分を側方で取り囲みかつ下側の水平方向のシールドエレメントを有しているシールドストラクチャが作られる。このような集積された回路装置を生成するために、基板の表面にリング形状のトレンチを形成する方法が示される。引き続いて、絶縁層およびポリシリコンから成る層が析出される。その上に、ＳｉＯ２から成る厚い層が析出されかつプレーナ化される。ＳｉＯ２から成る層のプレーナ化された表面に、第２の基板が支持体として被着される。引き続いて、第１の基板の裏面が、絶縁層が露出されるまで、薄く研磨される。導電層の一部はシールドストラクチャとして用いられる。シールドストラクチャによって取り囲まる、第１の基板の部分に、インプランテーションによってソース／ドレイン領域が生成される。更に、ゲート電極およびコンタクトが生成される。支持体の被着およびソース／ドレイン領域の生成のために高い温度が必要とされるので、シールドに対して、高い融解温度を有しているドーピングされたポリシリコンが使用される。
特開昭６１−２９０７５３号公報に、素子の隣に、側方の金属ストラクチャが配置されている集積された回路装置が示されている。更に、素子が接している、基板の表面に、トレンチが配置されており、このトレンチは絶縁層によって被覆されておりかつ導電材料が充填されている。
ヨーロッパ特許出願公開第０５６７６９４号公報に、絶縁層によって相互に分離されている少なくとも２つのブロックを備えた集積回路装置が記載されている。これら絶縁層の間に、金属性のプレートが配置されており、第１のブロックおよび第２のブロックの間の容量結合を制限するようにしている。
米国特許第５１２２８５６号明細書には、基板の表面から基板の裏面に電気信号を伝送することができる、基板に集積された回路装置が記載されている。更に、基板の裏面に、トレンチが付けられ、それに絶縁層が被覆される。コンタクトエレメントはトレンチの側面に沿って延在している。素子の電極を加熱によって相互に接続することによって、素子を含むスタック体を上下に配置することができる。
米国特許第５２６６５１１号明細書に、素子を含んでいる基板が上下に積み重ねられる３次元の集積回路装置が記載されている。これら素子は、単結晶の層に配置されている。基板の接続は、基板の２つの相互に接しているＳｉＯ２層を約９００２０℃に加熱することによって実現される。上下に積み重ねられている素子をコンタクトが電気的に相互に接続する。
本発明の課題は、素子が高周波の障害パルスの入力結合に対してもシールドされている集積回路装置、およびその製造方法を提供することである。
この課題は、本発明によれば、ファラデーシールド（ファラデー・ケージ）のように作用する、保護すべき素子を取り囲んでいる金属製のシールドストラクチャによって解決される。本発明の形態並びに製造方法は、その他の請求項から明らかである。
「素子」という概念は、ここでは、ダイオードおよびトランジスタのような個別エレメントに対して、並びに複数のエレメントを含んでいる回路ストラクチャに対しても使用される。
素子を金属性のシールドストラクチャによって保護すると、上述したＳｉＯ２を含むディスクの使用と結び付いている高いコストを避けられるという利点が生じる。
金属性のシールドストラクチャによって、素子は、隣接する電力半導体のみならず、それぞれの出所の障害パルスからも保護される。周囲からの障害パルスに対して付加的にシールドする必要性はなくなる。これによりチップの容積は特別小さく抑えられる。
素子は、請求項３に記載されているように、３次元の回路装置に集積することができる。その際素子を有している基板はスタック形状に上下に接合される。すべてのモジュールに対して１つの共通の基板材料を使用するには制限がある通例の２次元の装置に比して、この３次元の装置では、極めて種々の素子の材料および製造プロセスの組み合わせの可能性が高められる。これにより例えば、センサエレメントまたは高速のＧａＡｓ高周波トラジスタをシリコンＣＭＯＳロジックと組み合わせることができる。
シールドストラクチャの部分を製造するために、素子の表面に金属層が備えられかつ引き続いてその電気的なコンタクトが、コンタクトの周りで金属層を腐食除去することによって金属層から電気的に絶縁される。スタックにおいて隣接する２つの素子の金属層に対して２つの異なった金属を使用すると有利であり、この場合これら金属の合金は少なくとも一方の金属の融解温度の上にある融解温度を有している。即ち素子をまとめかつその金属層を、一方の金属が固体でありかつ他方の金属が液体である、合金の融解温度の下の温度に加熱すると、金属は混合される。このことは、合金の比較的高い融解温度のために、結果として硬化が生じることになる。これにより、シールドストラクチャの金属は同時に、スタック体で隣接する２つ素子の堅牢な結合に役立つ。
一方の金属として錫を使用すると有利である。というのは、それは低い融解温度を有しているからである。他方の金属として、銅を選択することができる。
金属を素子の表面に付ける前に、例えばＴｉまたはＴｉＮから成る補助層を塗布すると有利である。この補助層は、金属層の固着を改善しかつ金属が素子の表面の金属部分に拡散するのを妨げる障壁となるものである。
錫を付ける前に更に、銅から成る付加的な補助層を付けて、固着を一層改善すると有利である。
次に本発明を図示の実施例に基づいて詳細に説明する。
第１図は、上側の層において、電気的な接続の実施に対しては中断されている、上側の層における第１の側方のシールドエレメントによって取り囲まれている、１つの上側のコンタクトおよび１つの下側のコンタクトおよび電気的な接続部とを備えた素子が存在している第１の基板の横断面の部分を示し、
第２図は、上側の表面に、補助層および上側の水平方向のシールドエレメントが被着されている第１の基板を示し、
第３図は、上側の層において、電気的な接続の実施に対しては中断されている、上側の層におけるトレンチによって取り囲まれている、１つの上側のコンタクトおよび１つの下側のコンタクトおよび電気的な接続部を備えた素子が存在している第２の基板を示し、
第４図は、上側の表面に補助層が被着されておりかつ上側の水平方向のシールドエレメントおよび第１の側方のシールドエレメントが形成されている第２の基板を示し、
第５図は、上側の層において、アイソレーション層を備えたトレンチによって取り囲まれている、１つの上側のコンタクトおよび１つの下側のコンタクトおよび電気的な接続部とを備えた素子が存在している第３の基板を示し、
第６図は、下方から薄く研磨されておりかつその下側の表面にはトレンチが形成されており、該トレンチは一方において上側の層における第１の側方のシールドエレメントに当たりかつ他方において素子の下側のコンタクトに当たっている第１の基板を示す。トレンチの側壁および基板の下側の表面はアイソレーション層を備えている。
第７図は、補助層および下側のシールドエレメントを下側の表面に被着した後の第１の基板を示し、
第８図は、上下に配置されている、結合されている２つの基板を示す。
第１の実施例において、第１の基板１は、例えば単結晶シリコンまたはIII−Ｖ族半導体から成る、１つまたは複数の素子を有している薄くされていない半導体ディスクである。第１の基板１はその上側の層において（第１図の）例えばトランジスタまたは金属間酸化物を含んでいることができる絶縁性の周囲に埋め込まれている複数の金属および／または半導体層から成る回路ストラクチャを含んでいるが、このことは詳細には示されてない。この回路ストラクチャの領域はＳによって示されている。素子は電気的なコンタクトおよび接続部を有している。上側のコンタクトＫ１、下側のコンタクトＫ２および電気的な接続部Ｅは例えば第１図に示されている。素子がシールドされるべきであるとき、金属から成る第１の側方のシールドエレメントＡ１ａは回路ストラクチャＳを取り囲んでいる。このシールドエレメントは、電気的な接続部Ｅの場所において、第１の側方のシールドエレメントＡ１ａから電気的な接続部Ｅへの電気的なコンタクトが回避されるように中断されている。第１の側方のシールドエレメントＡ１ａは回路ストラクチャと同時に形成され、従って回路ストラクチャの金属部分と同じ金属から成っている。
基板１の上面に、上側の補助層Ｈ１およびその上に金属から成る上側の水平方向のシールドエレメントＡ２ａが被着される（第２図）。このために例えばスパッタリングによってまず第１の層が形成される、第１の層は、金属による表面の濡れを容易にしかつ例えば１００ｎｍの厚さである材料、例えばＴｉまたはＴｉＮから形成される。引き続いて、例えば電子ビームによるスパッタリングまたは蒸着によって第１の層の上に金属から成る第２の層が被着される。第２の層は例えば銅、錫、ガリウム、ニッケルまたはタングステンを含んでおりかつ例えば１〜２μｍである。第２の層に、上側の補助層Ｈ１がなくても表面を申し分なく濡らす金属を使用する場合、上側の補助層Ｈ１を省略することができる。錫を使用する場合、上側の補助層Ｈ１の上方に存在する付加的な補助層を設けることができる。この層は、上側の補助層Ｈ１のように形成されかつ例えば銅を含みかつ例えば２０ｎｍの厚さである。
第２の実施例において、少なくとも１つの素子を有している基板１′、上側のコンタクトＫ１′、下側のコンタクトＫ２′および電気的な接続部Ｅ′が第１の実施例の場合と類似して設けられている（第３図）。基板１′にはホトラックマスク（図示されていない）が被着される。ホトラックマスクは異方性エッチング、例えばプラズマエッチングにおいて、トレンチＶ′を形成するためにエッチングマスクとして使用される。トレンチＶ′は素子を側方で取り囲んでいる。電気的な接続部Ｅ′の上側で、トレンチＶ′は中断部Ｕを有している（第３図）。
トレンチＶ′を電気的な接続部Ｅ′の上側でも続け（図示されていない）、その場合トレンチＶ′の底部がこの個所では電気的な接続部Ｅ′にまで達しず、その結果絶縁性の材料が電気的な接続部Ｅ′を完全に取り囲んでいるようにすることも本発明の枠内にある。
基板１′の表面に、上側の補助層Ｈ１′、その上に金属から成る上側の水平方向のシールドエレメントＡ２ａ′および第１の側方のシールドエレメントＡ１ａ′が被着される（第４図）。このために第１図の実施例の場合と類似して、第１の層および第２の層が形成される。異方性エッチングによって、ホトラックマスクを用いて（図示されていない）一方において、素子を被覆していない第１および第２の層の部分が除去されかつ他方においてコンタクトＫ１′が電気的に絶縁される。これにより上側の補助層Ｈ１′、上側の水平方向のシールドエレメントＡ２ａ′および第１の側方のシールドエレメントＡ１ａ′が生じる。
第３の実施例において、少なくとも１つの素子を有している基板１″、上側のコンタクトＫ１″、下側のコンタクトＫ２″および電気的な接続部Ｅ″が第１および第２の実施例の場合と類似して設けられている（第５図）。基板１″にはホトラックマスク（図示されていない）が被着される。ホトラックマスクは異方性エッチング、例えばプラズマエッチングにおいて、トレンチＶ″を形成するためにエッチングマスクとして使用される。トレンチＶ″は素子の側方で取り囲んでおりかつ電気的な接続部Ｅ″の上側で電気的な接続部にまで達する。これは一層深いエッチングを妨げかつこれによりエッチストップとして作用する。トレンチＶ″の形成後、表面にアイソレーション層が析出されかつホトラックマスク（図示されていない）を用いて異方性エッチングによってストラクチャ化される。これによりアイソレーション層が形成される。この層はトレンチＶ″の側壁および電気的な接続部Ｅ″を被覆している。
引き続いて、第２の実施例の場合と同様に、上側の補助層Ｈ１″、上側の水平方向のシールドエレメントＡ２ａ″および第１の側方のシールドエレメントＡ１ａ″を製造するための処理が行われる。
上側の水平方向のシールドエレメントＡ２ａ″を上側の表面に製造した後、基板１を支持体にくっつけかつ引き続いて基板１の下側を薄く研磨することは本発明の枠内にある。例えば、基板１の生じた下側の表面に対するスパッタリングによって、絶縁性の材料、例えばＳｉＯ２が被着されて、下側の表面が完全に被覆される。引き続いて、下側の表面にホトラックマスク（図示されていない）が被着される。ホトラックマスクは異方性エッチング、例えばプラズマエッチングにおいてトレンチＶ１ないしＶ２を形成するためにエッチングマスクとして使用される（第６図）。トレンチＶ１は、それが下方から第１の側方のシールドエレメントＡ１ａにぶつかるように形成される。トレンチＶ２は下側のコンタクトＫ２まで達している。例えばスパッタリングによって全面が、絶縁性の材料、例えばＳｉＯ２で被着されて、これにより下側の表面はトレンチＶ１およびＶ２の側面および底部より厚く絶縁性の材料によって被覆されている。異方性エッチングによって、トレンチＶ１およびトレンチＶ２の底部における絶縁性の材料が除去されて、そうすると、トレンチＶ１およびＶ２を側壁および下側の表面でのみ覆っているアイソレーション部Ｉ（第６図）が生じる。
引き続いて、基板１の下側の面に下側の補助層Ｈ２およびその上に金属から成る第２の側方のシールドエレメントＡ１ｂおよび下側の水平方向のシールドエレメントＡ２ｂが被着される（第７図）。このために例えばスパッタリングによってまず、第３の層が形成される。第３の層は、金属による表面の濡れを容易にしかつ例えば１００ｎｍの厚さである材料、例えばＴｉまたはＴｉＮから成っている。引き続いて、例えば電子ビームを用いたスパッタリングまたは蒸着によって第３の層の上に、金属から成る第４の層が被着される。第４の層は例えば銅、錫、ガリウム、ニッケルまたはタングステンを含んでおりかつ例えば１〜２μｍ厚である。ホトラック層（図示されていない）を用いて、異方性エッチングによって、一方において第３および第４の層の、素子を被覆していない部分が除去されかつ他方において下側のコンタクトＫ２が電気的に絶縁される。これにより、下側の補助層Ｈ２の他に、下側の水平方向のシールドエレメントＡ２ｂおよび第２の側方のシールドエレメントＡ１ｂが生じ、これらは上側の水平方向のシールドエレメントＡ２ａおよび第１の側方のシールドエレメントＡ１ａと共に、素子に対するシールドストラクチャを形成している。第４の層にアイソレーション部Ｉの表面を申し分なく濡らす金属を使用すれば、下側の補助層Ｈ２を省略することができる。錫を使用する場合、下側の補助層Ｈ２の上側に存在する付加的な補助層を被着することができる。この層は、下側の補助層Ｈ２のように形成されかつ例えば銅を含んでおりかつ例えば２０ｎｍの厚さである。トレンチＶ１を側壁においてだけアイソレーション層によって被覆すれば有利である。というのは、このために、第１の側方のシールドエレメントＡ１ａと第２の側方のシールドエレメントＡ１ｂとの間に電気的なコンタクトが生じ、これによりシールドストラクチャの統一のとれた電圧の電位が保証されるからである。
別の実施例は、第２の実施例の基板１′および第３の実施例の基板１″における類似の方法から得られる。
３次元の回路装置を製造するために、２つの基板１ａおよび１ｂが上下に配置される（第８図）。基板１ａは、第７図に図示の実施例の場合と同様に、上側の電気的なコンタクトＫ１＊、下側の電気的なコンタクトＫ２＊、電気的な接続部Ｅ＊、第１の側方のシールドエレメントＡ１ａ＊、第２の側方のシールドエレメントＡ１ｂ＊、上側の水平方向のシールドエレメントＡ２ａ＊、下側の水平方向のシールドエレメントＡ２ｂ＊、アイソレーション部Ｉ＊、上側の補助層Ｈ１＊および下側の補助層Ｈ２＊を有している基板１ｂは詳細には図示されていないが、第７図に図示の実施例に類似して、上側の電気的なコンタクトＫ１＊＊、下側の電気的なコンタクトＫ２＊＊、電気的な接続部Ｅ＊、アイソレーション部Ｉ＊＊および下側の補助層Ｈ２＊＊を有している。金属層が補助層Ｈ２＊＊を被覆している。この基板は、コンタクトＫ２＊＊がコンタクトＫ１＊と電気的に接続されているように配置されている。金属層および上側の水平方向のシールドエレメントＡ２ａは一緒にはんだ付けされ、これにより基板１ａおよび１ｂは固定連結される。
金属層に対しておよび上側のシールドエレメントＡ２ａの金属に対して、異なった金属を使用すると有利であり、この場合これら金属の合金は少なくとも一方の金属の融解温度の上にある融解温度を有している。この場合、基板１ａおよび１ｂの連結は、一方の金属が固体でありかつ他方の金属が液体であり、これにより金属が混合する、合金の融解温度の下の温度への加熱によって行われる。このことは、合金の比較的高い融解温度のために、結果として硬化が生じることになる。これにより、上側のシールドエレメントＡ２ａ＊の金属は同時に、基板１ａおよび１ｂの堅牢な連結に役立つ。
基板１ａの下側を基板１ｂの下側に結合するか、または基板１ａの上側を基板１ｂの上側に結合することは本発明の枠内にある。後者の場合、基板１ｂの上側に、基板１ａおよび１ｂの接合の際に上側の水平方向のシールドストラクチャＡ２ａ＊に当たる金属層を備えるようにすると有利である。
２より多くの基板を１つのスタック体に連結することは、本発明の枠内にある。
第１図または第２図に図示の実施例の基板のように、少なくとも１つの薄くされていない基板をスタック体に組み込むことは本発明の枠内にある。
種々の基板の結合を、例えばY. Hayashi et al, Symp. on VLSI Techn.（１９９０）第９５ないし９６頁に記載の接着層のような別の方法によって実施することは、本発明の枠内にある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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