(57)【特許請求の範囲】
【請求項１】
複数の画素セルがマトリクス状に配列されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記映像信号に対応した画素データに応じて前記画素セルの各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記ディスプレイパネルにおける表示ライン分毎に前記映像信号の輝度分布を求めその輝度分布に応じて前記単位表示期間中における前記分割表示期間の数を表示ライン毎に変更することを特徴とするディスプレイパネルの駆動方法。
【請求項２】
１つの前記単位表示期間において、前記画素データ書込行程に費やされる時間と同一時間だけ発光状態が停止する非発光行程を１以上の前記発光維持行程に含めることによって前記分割表示期間の数を表示ライン毎に変更することを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項３】
１つの表示ライン分の前記映像信号における各輝度レベル毎の累積頻度に基づいて前記輝度分布を求めることを特徴とする請求項１又は２記載のディスプレイパネルの駆動方法。
【請求項４】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程においてのみで前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定することを特徴とする請求項１又は２記載のディスプレイパネルの駆動方法。
【請求項５】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程において前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定し、前記１の分割表示期間の後に存在する少なくとも１の分割表示期間での前記画素データ書込行程において前記画素セルを再び前記一方の状態に設定することを特徴とする請求項１又は２記載のディスプレイパネルの駆動方法。
【請求項６】
１つの表示ライン分の前記映像信号における前記輝度分布の輝度レベル範囲が広い場合には狭い場合に比して前記分割表示期間の数を増やすことを特徴とする請求項１又は２記載のディスプレイパネルの駆動方法。
【請求項７】
複数の画素セルがマトリクス状に配列されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記映像信号に対応した画素データに応じて前記画素セルの各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記ディスプレイパネルにおける複数の表示ライン分毎に前記映像信号の輝度分布を各輝度レベル毎の累積頻度に基づいて求めその輝度分布に応じて前記単位表示期間中における前記分割表示期間の数を複数表示ライン毎に変更することを特徴とするディスプレイパネルの駆動方法。
【請求項８】
１つの前記単位表示期間において、前記画素データ書込行程に費やされる時間と同一時間だけ発光状態が停止する非発光行程を１以上の前記発光維持行程に含めることによって前記分割表示期間の数を表示ライン毎に変更することを特徴とする請求項７記載のディスプレイパネルの駆動方法。
【請求項９】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程においてのみで前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定することを特徴とする請求項７又は８記載のディスプレイパネルの駆動方法。
【請求項１０】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程において前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定し、前記１の分割表示期間の後に存在する少なくとも１の分割表示期間での前記画素データ書込行程において前記画素セルを再び前記一方の状態に設定することを特徴とする請求項７又は８記載のディスプレイパネルの駆動方法。
【請求項１１】
複数表示ライン分の前記映像信号における前記輝度分布の輝度レベル範囲が広い場合には狭い場合に比して前記分割表示期間の数を増やすことを特徴とする請求項７又は８記載のディスプレイパネルの駆動方法。
【請求項１２】
複数の画素セルがマトリクス状に配列されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記映像信号に対応した画素データに応じて前記画素セルの各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込み行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を順次実行し、前記ディスプレイパネルにおける複数の表示ライン分毎に前記映像信号の輝度分布を求めその輝度分布に応じて前記単位表示期間中における前記分割表示期間の数を表示ライン毎に変更することを特徴とするディスプレイパネルの駆動方法。
【請求項１３】
１つの前記単位表示期間において、前記画素データ書込行程に費やされる時間と同一時間だけ発光状態が停止する非発光行程を１以上の前記発光維持行程に含めることによって前記分割表示期間の数を表示ライン毎に変更することを特徴とする請求項１２記載のディスプレイパネルの駆動方法。
【請求項１４】
複数表示ライン分の前記映像信号における各輝度レベル毎の累積頻度に基づいて前記輝度分布を求めることを特徴とする請求項１２又は１３記載のディスプレイパネルの駆動方法。
【請求項１５】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程においてのみで前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定することを特徴とする請求項１２又は１３記載のディスプレイパネルの駆動方法。
【請求項１６】
前記単位表示期間における先頭部の前記分割表示期間においてのみで全ての前記画素セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記分割表示期間の内のいずれか１の分割表示期間での前記画素データ書込行程において前記画素セルを前記非発光セル又は前記発光セルのいずれか一方の状態に設定し、前記１の分割表示期間の後に存在する少なくとも１の分割表示期間での前記画素データ書込行程において前記画素セルを再び前記一方の状態に設定することを特徴とする請求項１２又は１３記載のディスプレイパネルの駆動方法。
【請求項１７】
複数表示ライン分の前記映像信号における前記輝度分布の輝度レベル範囲が広い場合には狭い場合に比して前記分割表示期間の数を増やすことを特徴とする請求項１２又は１３記載のディスプレイパネルの駆動方法。
【請求項１８】
前記非発光行程においては、維持パルスの印加が行われないことを特徴とする請求項２、８及び１３のうちいずれか１記載のディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のディスプレイパネルの駆動方法に関する。
【０００２】
【背景技術】
近年、薄型平面のマトリクス表示方式のディスプレイパネルとして、プラズマディスプレイパネル（以下、ＰＤＰと称する）、及びエレクトロルミネセントディスプレイパネル（以下、ＥＬＤＰと称する）等が実用化されてきた。これらＰＤＰ及びＥＬＤＰには、ｎ行×ｍ列なるマトリクス状に各画素を担う画素セルが配列されている。この際、上記画素セルは、"発光"及び"非発光"の２状態しかもたない。従って、上記ＰＤＰ及びＥＬＤＰの如きディスプレイパネルに対して、入力映像信号に対応した中間調の輝度を得られるようにすべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法では、入力映像信号を各画素毎にＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、入力映像信号における１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、上記画素データのビット桁各々に対応した発光回数が夫々割り当ててある。この際、上記Ｎビット中の１つのビット桁の論理レベルが例えば"１"である場合には、そのビット桁に対応したサブフィールドにおいて、上述の如く割り当てた回数分だけ発光を実行する。一方、上記１つのビット桁の論理レベルが"０"である場合には、そのビット桁に対応したサブフィールドでは発光を行わない。サブフィールド法を用いた駆動では、１フィールド表示期間内のサブフィールド各々で実行した発光回数の合計により、入力映像信号に対応した中間調の輝度を段階的に表現するのである。
【０００４】
【発明が解決しようとする課題】
本発明は、入力映像信号に対応した良好な階調表示を実現するディスプレイパネルの駆動方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるディスプレイパネルの駆動方法は、複数の画素セルがマトリクス状に配列されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数の分割表示期間に分割し前記分割表示期間の各々において、前記映像信号に対応した画素データに応じて前記画素セルの各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記発光セルのみを前記分割表示期間各々の重み付けに対応して割り当てた発光回数だけ発光させる発光維持行程と、を実行し、前記ディスプレイパネルにおける表示ライン分毎に前記映像信号の輝度分布を求めその輝度分布に応じて前記単位表示期間中における前記分割表示期間の数を表示ライン毎に変更する。
【０００６】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、上記ディスプレイパネルとしてプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、本発明による駆動方法に基づいてこのプラズマディスプレイパネルを駆動する駆動部とから構成されている。
【０００７】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙは、これら一対にてＰＤＰ１０における１表示ライン分の表示を担う行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されている。そして、各行電極対と列電極との各交叉部に、画素セルとしての放電セルが形成される構造となっている。すなわち、１表示ライン上には、ｍ個の列電極Ｄ各々に対応したｍ個の画素が形成されている。
【０００８】
一方、駆動部におけるＡ／Ｄ変換器１は、入力された映像信号をサンプリングしてこれを１画素毎の例えば８ビットの画素データＤに変換する。そして、Ａ／Ｄ変換器は、かかる画素データＤを、１Ｈライン輝度分布解析回路３及びデータ変換回路３０の各々に供給する。
１Ｈライン輝度分布解析回路３は、上記Ａ／Ｄ変換器１から１表示ライン分のｍ個の画素データＤが供給される度に、かかるｍ個の画素データＤに基づいてこの１表示ライン分での輝度分布を解析する。そして、１Ｈライン輝度分布解析回路３は、かかる解析結果に基づいて、累積頻度データＡＣを駆動制御回路２に供給する。
【０００９】
図２は、かかる１Ｈライン輝度分布解析回路３の内部構成の一例を示す図である。
図２において、頻度分布メモリ３００は、図３に示されるが如き、上記画素データＤとして表現し得る全ての輝度レベル"０"〜"２５５"各々に対応付けされた２５６個の記憶領域を備えている。各記録領域には、その輝度レベルを有する画素データＤが供給された回数を示す頻度数データＤＦ0〜ＤＦ255が記憶される。尚、頻度数データＤＦ0〜ＤＦ255各々の初期値は"０"である。
【００１０】
頻度分布測定回路３０１は、Ａ／Ｄ変換器１から１画素分の画素データＤが供給される度に、その画素データＤの輝度レベルに対応した上記頻度数データＤＦのみを１だけインクリメントする。そして、頻度分布測定回路３０１は、１表示ライン分のｍ個の画素データＤに対する上記処理が終了する度に、上記頻度分布メモリ３００から頻度数データＤＦ0〜ＤＦ255を読み出し、累積頻度分布算出回路３０２に供給する。
【００１１】
累積頻度分布算出回路３０２は、１表示ライン分に対応した頻度数データＤＦ0〜ＤＦ255を低輝度に対応したものから順次累積して行き、各累積段階での途中結果を輝度レベル"０"〜"２５５"各々に対応した累積頻度データＡＣ0〜ＡＣ255として求める。すなわち、累積頻度分布算出回路３０２は、
輝度レベル"０"：ＡＣ0＝ＤＦ0
輝度レベル"１"：ＡＣ1＝ＤＦ0＋ＤＦ1
輝度レベル"２"：ＡＣ2＝ＤＦ0＋ＤＦ1＋ＤＦ2
・
・
・
輝度レベル"255"：ＡＣ255＝ＤＦ0＋ＤＦ1＋ＤＦ2＋ＤＦ3＋・・・＋ＤＦ255
なる演算により、輝度レベル"０"〜"２５５"各々に対応した累積頻度データＡＣ0〜ＡＣ255を夫々求めるのである。この際、１表示ライン分の画素データＤの数はｍ個であるので、累積頻度データＡＣの最大値は"ｍ"となる。そして、累積頻度分布算出回路３０２は、これら累積頻度データＡＣ0〜ＡＣ255を駆動制御回路２に供給する。
【００１２】
ここで、データ値が０より大となった累積頻度データＡＣに対応する輝度レベルを最低輝度レベルＢL0とし、最初にそのデータ値が"ｍ"と等しくなった累積頻度データＡＣに対応した輝度レベルを最高輝度レベルＢHIとする。従って、ＢL0〜ＢHIなる範囲が、上述した１表示ライン分の画素データによる輝度分布範囲となる。以下、説明を簡略化するために、１フィールド分の各表示ラインにおける最低輝度レベルＢL0〜最高輝度レベルＢHIにて示される輝度分布が、例えば図４の４つのパターンＡ〜Ｄのいずれかになっている場合について説明する。図４のパターンＡは、輝度レベル"０"〜"２５５"の全ての輝度レベルに亘って輝度の分布が為された場合である。又、図４のパターンＢは、輝度レベル"１２８"以下の低輝度レベルの範囲内にて輝度の分布が為された場合である。又、図４のパターンＣは、輝度"６４"〜"１９２"なる中輝度レベルの範囲内にて輝度の分布が為された場合である。又、図４のパターンＤは、輝度レベル"１２８"以上の高輝度レベルの範囲内にて輝度の分布が為された場合である。
【００１３】
以下に、上述した如き構成を有する１Ｈライン輝度分布解析回路３の動作についてを、１表示ライン分のｍ個の画素データＤの輝度レベル推移が、図５(ａ)〜図５(ｄ)に示されるが如き状態である場合を例にとって説明する。尚、図５(ａ)〜図５(ｄ)は、いずれも、１表示ライン上において、画面左端から右端に向かって徐々に高輝度に推移する画像を表すものである。この際、図５(ａ)は、８ビットの画素データＤとして表現し得る全ての輝度レベル"０"〜"２５５"にて、その輝度レベルが１表示ライン上において均一に現れる場合である。図５(ｂ)は、輝度レベル"０"〜"１２８"の範囲内にて、その輝度レベルが１表示ライン上において均一に現れる場合である。図５(ｃ)は、輝度レベル"６４"〜"１９２"の範囲内にて、その輝度レベルが１表示ライン上において均一に現れる場合である。図５(ｄ)は、輝度レベル"１２８"〜"２５５"の範囲内にて、その輝度レベルが１表示ライン上において均一に現れる場合である。
【００１４】
ここで、先ず、図５(ａ)に示されるが如き形態を有する１表示ライン分の画素データＤによれば、輝度レベル"０"〜"２５５"各々に対する頻度分布は図６(ａ)、その累積頻度分布は図７(ａ)に示されるが如きものとなる。ここで、図７(ａ)に示されるが如く、輝度レベル"０"を最低輝度レベルＢL0とし、輝度レベル"２５５"を最高輝度レベルＢHIとすると、これらＢL0及びＢHIにて表される輝度範囲"０"〜"２５５"での範囲分布は、図４のパターンＡとなり、パターンＡを示す累積頻度データＡＣが駆動制御回路２に供給される。
【００１５】
又、図５(ｂ)に示されるが如き形態を有する１表示ライン分の画素データＤによれば、輝度レベル"０"〜"２５５"各々に対する頻度分布は図６(ｂ)、その累積頻度分布は図７(ｂ)に示されるが如きものとなる。ここで、図７(ｂ)に示されるが如く、輝度レベル"０"を最低輝度レベルＢL0とし、輝度レベル"１２８"を最高輝度レベルＢHIとすると、これらＢL0及びＢHIにて表される輝度範囲"０"〜"１２８"での範囲分布は、図４のパターンＢとなり、パターンＢを示す累積頻度データＡＣが駆動制御回路２に供給される。
【００１６】
又、図５(ｃ)に示されるが如き形態を有する１表示ライン分の画素データＤによれば、輝度レベル"０"〜"２５５"各々に対する頻度分布は図６(ｃ)、その累積頻度分布は図７(ｃ)に示されるが如きものとなる。ここで、図７(ｃ)に示されるが如く、輝度レベル"６４"を最低輝度レベルＢL0とし、輝度レベル"１９２"を最高輝度レベルＢHIとすると、これらＢL0及びＢHIにて表される輝度範囲"６４"〜"１９２"での範囲分布は、図４のパターンＣとなり、パターンＣを示す累積頻度データＡＣが駆動制御回路２に供給される。
【００１７】
又、図５(ｄ)に示されるが如き形態を有する１表示ライン分の画素データＤによれば、輝度レベル"０"〜"２５５"各々に対する頻度分布は図６(ｄ)、その累積頻度分布は図７(ｄ)に示されるが如きものとなる。ここで、図７(ｄ)に示されるが如く、輝度レベル"１２８"を最低輝度レベルＢL0とし、輝度レベル"２５５"を最高輝度レベルＢHIとすると、これらＢL0及びＢHIにて表される輝度範囲"１２８"〜"２５５"での範囲分布は、図４のパターンＤとなり、パターンＤを示す累積頻度データＡＣが駆動制御回路２に供給される。
【００１８】
このように、１Ｈライン輝度分布解析回路３は、入力される１表示ライン分の画素データＤによる輝度分布を順次解析して、その輝度分布に応じた累積頻度データＡＣを駆動制御回路２に供給するのである。
駆動制御回路２は、１フィールド分の各表示ラインにおける累積頻度データＡＣを取り込む。そして、かかる累積頻度データＡＣに基づき、各輝度分布パターンのライン数の比率に応じて各表示ラインにおける駆動シーケンス(発光駆動パターン）を設定する。更に、駆動制御回路２は、設定した駆動シーケンスに対応して、後述する第１データ変換回路の変換特性(第１データ変換テーブル)及び第２データ変換回路３４の変換特性(第２データ変換テーブル)を生成し、多階調化処理回路３３における圧縮ビット数を設定する。
【００１９】
例えば、ＰＤＰの駆動装置の能力が１フィールドの表示期間を７個のサブフィールドを用いて階調表示できるものとすると、１ライン当りの平均スキャン回数(書込み走査回数)が７となる。この１ライン当り平均７個のサブフィールド(１ライン当りの平均スキャン回数が７)を基準にして、この基準内となるように各輝度分布パターンのライン数の比率に応じて、上述の駆動シーケンス(発光駆動バターン)などを設定する。入力映像信号の各表示ラインにおける輝度分布が図４の如き４つのパターンをとり、その比率が同程度である場合、後述するように、パターンＡの表示ラインを１０個のサブフィールド構成とし、パターンＢ、Ｃ、Ｄの表示ラインを５個のサブフィールド構成に設定する。
【００２０】
図８は、かかるデータ変換回路３０の内部構成を示す図である。
図８において、遅延回路３１は、上記Ａ／Ｄ変換器１から供給された画素データＤを所定時間だけ遅延させてから、これを第１データ変換回路３２に供給する。
尚、上記所定時間とは、１フィールドにおける全表示ライン分の画素データに対して輝度分布を解析して各表示ラインに対する駆動シーケンス(発光駆動パターン)などを設定するのに費やされる処理時間である。
【００２１】
第１データ変換回路３２は、８ビットで"０"〜"２５５"なる２５６階調分の輝度レベルを表現し得る上記画素データＤを"０"〜"１６０"までに抑制した輝度抑制画素データＤPに変換し、これを多階調化処理回路３３に供給する。
この第１データ変換回路３２は、例えば、書込み可能なメモリで構成される。かかるメモリの記憶内容(変換テーブル、すなわち変換特性)は、駆動制御回路２から供給される輝度分布に応じた変換テーブルで更新され、入力される１表示ライン分の画素データＤの輝度分布に応じた変換特性(変換テーブル)に設定される。すなわち、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合には、第１データ変換回路３２の変換特性が図９(ａ)に示されるが如き変換特性に設定される。この際、第１データ変換回路３２は、図９(ａ)の変換特性に従ってその表示ラインの画素データＤを８ビットで"０"〜"１６０"なる輝度レベル範囲の輝度抑制画素データＤPに変換し、これを多階調化処理回路３３に供給する。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＢとなる場合には、第１データ変換回路３２の変換特性が図９(ｂ)に示されるが如き変換特性に設定される。この際、第１データ変換回路３２は、図９(ｂ)の変換特性に従ってその表示ラインの画素データＤを８ビットで"０"〜"１６０"なる輝度レベル範囲の輝度抑制画素データＤPに変換し、これを多階調化処理回路３３に供給する。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＣとなる場合には、第１データ変換回路３２の変換特性が図９(ｃ)に示されるが如き変換特性に設定される。この際、第１データ変換回路３２は、図９(ｃ)の変換特性に従ってその表示ラインの画素データＤを８ビットで"０"〜"１６０"なる輝度レベル範囲の輝度抑制画素データＤPに変換し、これを多階調化処理回路３３に供給する。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＤとなる場合には、第１データ変換回路３２の変換特性が図９(ｄ)に示されるが如き変換特性に設定される。この際、第１データ変換回路３２は、図９(ｄ)の変換特性に従ってその表示ラインの画素データＤを８ビットで"０"〜"１６０"なる輝度レベル範囲の輝度抑制画素データＤPに変換し、これを多階調化処理回路３３に供給する。
【００２２】
多階調化処理回路３３は、８ビットの上記輝度抑制画素データＤPに対し、輝度分布に応じたビット圧縮を伴う誤差拡散処理及びディザ処理等の多階調化処理を施して多階調化画素データＤSを求める。
すなわち、多階調化処理回路３３は、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合には、その表示ラインにおける８ビットの上記輝度抑制画素データＤPを上記誤差拡散処理によって２ビット、更に上記ディザ処理によって２ビット圧縮する。これにより、多階調化処理回路３３は、４ビットの多階調化画素データＤSを得る。一方、１表示ライン分の画素データに対する輝度分布が図４のパターンＢ〜Ｄのいずれかとなる場合には、多階調化処理回路３３は、上記誤差拡散処理によって２ビット、更に上記ディザ処理によって３ビットの圧縮を行う。これにより、多階調化処理回路３３は、３ビットの多階調化画素データＤSを得る。そして、この３ビット又は４ビットの多階調化画素データＤSは、第２データ変換回路３４に供給される。
【００２３】
第２データ変換回路３４は、例えば書込み可能なメモリで構成される。このメモリの記憶内容(変換テーブル)は、駆動制御回路２から供給された輝度分布に応じた変換テーブルで更新され、入力される１表示ライン分の画素データＤの輝度分布に応じた変換テーブルに設定される。すなわち、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合には、第２データ変換回路３４の変換テーブルが図１０に示されるが如き変換テーブルに設定される。この際、第２データ変換回路３４は、図１０の変換テーブルに従ってその表示ラインの４ビットの多階調化画素データＤｓを１０ビットの駆動画素データＧＤに変換し、これをメモリ４に供給する。一方、１表示ライン分の画素データに対する輝度分布が図４のパターンＢ〜Ｄのいずれかとなる場合には、第２データ変換回路３４の変換テーブルが図１１に示されるが如き変換テーブルに設定される。第２データ変換回路３４は図１１の変換テーブルに従ってその表示ラインの３ビットの多階調化画素データＤｓを５ビットの駆動画素データＧＤに変換し、これをメモリ４に供給する。
【００２４】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＧＤを順次書き込む。ここで、１画面（ｎ行、ｍ列）分の駆動画素データＧＤ11〜ＧＤnmの書込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。尚、メモリ４では、上記駆動画素データＧＤ11〜ＧＤnm各々をビット桁毎に分割した駆動画素データビット群ＧＤＡ−１、ＧＤＡ−２、ＧＤＡ−３、・・・・、ＧＤＡ−Ｎ(Ｎは、５又は１０)として捉える。つまり、駆動画素データＧＤ11〜ＧＤnm各々の第１ビットのみをグループ化したものをＧＤＡ−１、第２ビットのみをグループ化したものをＧＤＡ−２として捉えるのである。この際、各駆動画素データビット群ＧＤＡは、１画面（ｎ行、ｍ列）分の駆動画素データビットＤＢ11〜ＤＢnmから構成される。メモリ４は、上記駆動画素データビット群ＧＤＡ−１、ＧＤＡ−２、ＧＤＡ−３、・・・・、ＧＤＡ−Ｎなる順にて、各駆動画素データビット群ＧＤＡ中の各駆動画素データビットＤＢ11〜ＤＢnmを１表示ライン分毎に順次読み出してアドレスドライバ６に供給する。
【００２５】
駆動制御回路２は、１フィールド分の各表示ラインにおける累積頻度データＡＣを取り込み、累積頻度データＡＣに基づいて各輝度分布パターンのライン数の比率に応じて各表示ラインにおける発光駆動フォーマットを設定する。そして、この設定された発光駆動フォーマットに従ってＰＤＰ１０を駆動する各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。
【００２６】
上述した如く、例えば入力映像信号の各表示ラインにおける輝度分布が図４のように４つのパターンをとりその比率が同程度である場合、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる表示ラインに対しては図１２(ａ)に示される１０個のサブフィールドからなる発光駆動フォーマットに設定される。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＢとなる表示ラインに対しては図１２(ｂ)に示される５個のサブフィールドからなる発光駆動フォーマットに設定される。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＣとなる表示ラインに対しては図１２(ｃ)に示される５個のサブフィールドからなる発光駆動フォーマットに設定される。そして、１表示ライン分の画素データに対する輝度分布が図４のパターンＤとなる表示ラインに対しては図１２(ｄ)に示される５個のサブフィールドからなる発光駆動フォーマットに設定される。
【００２７】
これら図１２(ａ)〜図１２(ｄ)に示される駆動フォーマットでは、１フィールドの表示期間の先頭において、ＰＤＰ１０の全放電セルを一斉に"発光セル"又は"非発光セル"のいずれか一方に初期化せしめる一斉リセット行程Ｒcを実行する。又、各サブフィールド内において、各放電セルを１表示ライン分ずつ順次、画素データに応じて"発光セル"又は"非発光セル"状態に設定することにより画素データの書き込み走査を為す画素データ書込行程Ｗcを実行する。その後、発光回数比が、
［2:5:11:16:10:12:13:14:16:18:19:21:46:52］
なる１４個の分割発光維持行程Ｉ1〜Ｉ14を断続的に実行する。
【００２８】
ここで、発光駆動フォーマットが図１２(ａ)の場合、一斉リセット行程Ｒcと分割発光維持行程Ｉ1の間、分割発光維持行程Ｉ1とＩ2の間、分割発光維持行程Ｉ2とＩ3の間、分割発光維持行程Ｉ3とＩ4の間、分割発光維持行程Ｉ4とＩ5の間、分割発光維持行程Ｉ6とＩ7の間、分割発光維持行程Ｉ8とＩ9の間、分割発光維持行程Ｉ10とＩ11の間、分割発光維持行程Ｉ12とＩ13の間、分割発光維持行程Ｉ13とＩ14の間で夫々画素データ書込行程Ｗcを実行する。
【００２９】
又、発光駆動フォーマットが図１２(ｂ)の場合、一斉リセット行程Ｒcと分割発光維持行程Ｉ1の間、分割発光維持行程Ｉ1とＩ2の間、分割発光維持行程Ｉ2とＩ3の間、分割発光維持行程Ｉ3とＩ4の間、分割発光維持行程Ｉ4とＩ5の間で夫々画素データ書込行程Ｗcを実行する。
又、発光駆動フォーマットが図１２(ｃ)の場合、一斉リセット行程Ｒcと分割発光維持行程Ｉ1の間、分割発光維持行程Ｉ5とＩ6の間、分割発光維持行程Ｉ7とＩ8の間、分割発光維持行程Ｉ9とＩ10の間、分割発光維持行程Ｉ11とＩ12の間で夫々画素データ書込行程Ｗcを実行する。
【００３０】
そして、発光駆動フォーマットが図１２(ｄ)の場合、一斉リセット行程Ｒcと分割発光維持行程Ｉ1の間、分割発光維持行程Ｉ8とＩ9の間、分割発光維持行程Ｉ10とＩ11の間、分割発光維持行程Ｉ12とＩ13の間、分割発光維持行程Ｉ13とＩ14の間で夫々画素データ書込行程Ｗcを実行する。
すなわち、一斉リセット行程Ｒcと分割発光維持行程Ｉ1の間では、全表示ラインに対して１表示ライン分ずつ画素データの書き込み走査を行う。
【００３１】
又、分割発光維持行程Ｉ1とＩ2の間、Ｉ2とＩ3の間、Ｉ3とＩ4の間、Ｉ4とＩ5の間では、輝度分布が図４のパターンＡ又はパターンＢを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＣ、又はパターンＤを示す表示ラインに対しては画素データの書き込み走査は行なわれず、スキップする。
【００３２】
又、分割発光維持行程Ｉ5とＩ6の間では、輝度分布が図４のパターンＣを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＡ、Ｂ、又はＤを示す表示ラインに対しては画素データの書き込み走査は行われず、スキップする。
又、分割発光維持行程Ｉ6とＩ7の間では、輝度分布が図４のパターンＡを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＢ、Ｃ、Ｄを示す表示ラインに対しては画素データの書き込み走査は行われず、スキップする。
【００３３】
又、分割発光維持行程Ｉ7とＩ8の間では、輝度分布が図４のパターンＣを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＡ、Ｂ、又はＤを示す表示ラインに対しては画素データの書き込み走査は行われず、スキップする。
又、分割発光維持行程Ｉ8とＩ9の間では、輝度分布が図４のパターンＡ及Ｄを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＢ、又はＣを示す表示ラインに対しては画素データの書き込み走査は行われず、スキップする。
【００３４】
又、分割発光維持行程Ｉ9とＩ10の間では、輝度分布が図４のパターンＣを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＡ、Ｂ、又はＤを示す表示ラインに対しては画素データの書き込み走査は行われず、スキップする。
又、分割発光維持行程Ｉ10とＩ11の間では、輝度分布が図４のパターンＡ及びＤを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＢ、又はＣを示す表示ラインに対しては画素データ書き込み走査は行われず、スキップする。
【００３５】
又、分割発光維持行程Ｉ11とＩ12の間では、輝度分布が図４のパターンＣを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＡ、Ｂ、又はＤを示す表示ラインに対しては画素データ書き込み走査は行われず、スキップする。
又、分割発光維持行程Ｉ12とＩ13の間では、輝度分布が図４のパターンＡ及びＤを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＢ、又はＣを示す表示ラインに対しては画素データ書き込み走査は行われず、スキップする。
【００３６】
そして、分割発光維持行程Ｉ13とＩ14の間では、輝度分布が図４のパターンＡ及びＤを示す表示ライン上の放電セルに対してのみに、上述した如き画素データの書き込み走査が実施される。この際、輝度分布が図４のパターンＢ、又はＣを示す表示ラインに対しては画素データ書き込み走査は行われず、スキップする。
尚、分割発光維持行程間には、図１２中の傾斜部にて示されるが如き、各々が書き込み走査に費やされる時間と同一時間だけ発光状態を停止する非発光期間ＮＥが設けられている。従って、夫々の間に画素データ書込行程Ｗcが存在しない分割発光維持行程同士をまとめて一つの発光維持行程Ｉcとすると、図１２(ａ)に示される発光駆動フォーマットでは、１フィールドの表示期間がサブフィールドＳＦ１〜ＳＦ１０からなる１０個のサブフィールド構成となる。よって、１フィールドの表示期間内での１表示ラインに対する書込み走査の回数は１０回となる。一方、図１２(ｂ)〜図１２(ｄ)に示される発光駆動フォーマットでは、１フィールドの表示期間がサブフィールドＳＦ１〜ＳＦ５からなる５個のサブフィールド構成となる。よって、１フィールドの表示期間内での１表示ラインに対する書込み走査の回数は５回となる。
【００３７】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、これら一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc、消去行程Ｅ各々での上記動作を実現すべく、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に各種駆動パルスを印加する。
図１３は、かかる駆動パルスの印加タイミングの一例を示す図である。
【００３８】
尚、図１３においては、図１２(ａ)の発光駆動フォーマットにおける先頭のサブフィールドＳＦ１及びＳＦ２各々での印加タイミングのみを抜粋して示している。
先ず、一斉リセット行程Ｒcにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを発生して行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。すなわち、ＰＤＰ１０における全ての放電セルは、一旦、"発光セル"に初期設定されるのである。
【００３９】
次に、画素データ書込行程Ｗcでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１表示ライン分毎に列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１においては、上記駆動画素データビット群ＧＤＡ−１中から先ず第１行目に対応した分、つまり駆動画素データビットＤＢ11、ＤＢ12、ＤＢ13、・・・・、ＤＢ1mを抽出する。そして、これらＤＢ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して列電極Ｄ1〜Ｄmに印加する。次に、上記駆動画素データビット群ＧＤＡ−１中から第２行目に対応した駆動画素データビットＤＢ11、ＤＢ12、ＤＢ13、・・・・、ＤＢ1m各々を抽出する。そして、これらＤＢ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1〜Ｄmに印加する。以下、同様にして、１表示ライン分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1〜Ｄmに印加して行くのである。又、サブフィールドＳＦ２においては、上記駆動画素データビット群ＧＤＡ−２中から先ず第１行目に対応した駆動画素データビットＤＢ11、ＤＢ12、ＤＢ13、・・・・、ＤＢ1mを抽出する。そして、これらＤＢ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２1を生成して列電極Ｄ1〜Ｄmに印加する。次に、上記駆動画素データビット群ＧＤＡ−２中から第２行目に対応した駆動画素データビットＤＢ11、ＤＢ12、ＤＢ13、・・・・、ＤＢ1m各々を抽出する。そして、これらＤＢ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２2を生成して列電極Ｄ1〜Ｄmに印加する。以下、同様にして、１表示ライン分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ1〜Ｄmに印加して行くのである。
【００４０】
尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
更に、画素データ書込行程Ｗcでは、第２サスティンドライバ８が、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図１３に示されるが如き負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒcにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。すなわち、各サブフィールドで実施される画素データ書込行程Ｗcにより、各放電セルは、その後の発光維持行程Ｉcにおいて維持放電が生起される"発光セル"、又は維持放電の生起されない"非発光セル"に設定されるのである。
【００４１】
次に、発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図１３に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。尚、上記非発光区間ＮＥでは維持パルスＩＰX及びＩＰYの印加を停止し、かかる非発光区間ＮＥの後、維持パルスＩＰX及びＩＰYの交互印加を再開する。この際、上記画素データ書込行程Ｗcにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみに、上記維持パルスＩＰX及びＩＰYが印加される度に維持放電が生起される。つまり、かかる維持放電が断続的に生起されている間、その維持放電に伴う発光状態が維持されるのである。
【００４２】
以上の如き画素データ書込行程Ｗc及び発光維持行程Ｉcを、その他のサブフィールドに対しても同様に実施する。
ここで、駆動制御回路２は、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合、つまり１表示ライン上での輝度レベルが"０"〜"２５５"なる全輝度範囲内に均一に分布している場合には、この１表示ラインに対して図１２(ａ)に示される発光駆動フォーマットに従った階調駆動を実施する。従って、第１サスティンドライバ７及び第２サスティンドライバ８の各々は、図１２(ａ)に示される１０個のサブフィールドＳＦ１〜ＳＦ１０各々内の発光維持行程Ｉcにおいて、
ＳＦ１：２  ( 分割発光維持行程Ｉ1の発光回数 )
ＳＦ２：５  ( 分割発光維持行程Ｉ2の発光回数 )
ＳＦ３：１１  ( 分割発光維持行程Ｉ3の発光回数 )
ＳＦ４：１６  ( 分割発光維持行程Ｉ4の発光回数 )
ＳＦ５：２２  ( 分割発光維持行程Ｉ5〜Ｉ6の発光回数の合計 )
ＳＦ６：２７  ( 分割発光維持行程Ｉ7〜Ｉ8の発光回数の合計 )
ＳＦ７：３４  ( 分割発光維持行程Ｉ9〜Ｉ10の発光回数の合計 )
ＳＦ８：４０  ( 分割発光維持行程Ｉ11〜Ｉ12の発光回数の合計 )
ＳＦ９：４６  ( 分割発光維持行程Ｉ13の発光回数 )
ＳＦ１０：５２  ( 分割発光維持行程Ｉ14の発光回数 )
なる回数分だけ維持パルスＩＰをＰＤＰ１０に印加する。
【００４３】
又、１表示ライン分の画素データに対する輝度分布が図４のパターンＢとなる場合、つまり１表示ライン上での輝度分布が低輝度レベル範囲内に偏っている場合には、駆動制御回路２は、この１表示ラインに対して図１２(ｂ)に示される発光駆動フォーマットに従った階調駆動を実施する。従って、第１サスティンドライバ７及び第２サスティンドライバ８の各々は、図１２(ｂ)に示される５つのサブフィールドＳＦ１〜ＳＦ５各々内の発光維持行程Ｉcにおいて、
ＳＦ１：２  ( 分割発光維持行程Ｉ1の発光回数 )
ＳＦ２：５  ( 分割発光維持行程Ｉ2の発光回数 )
ＳＦ３：１１  ( 分割発光維持行程Ｉ3の発光回数 )
ＳＦ４：１６  ( 分割発光維持行程Ｉ4の発光回数 )
ＳＦ５：２２１  ( 分割発光維持行程Ｉ5〜Ｉ14の発光回数の合計 )
なる回数分だけ維持パルスＩＰをＰＤＰ１０に印加する。
【００４４】
又、１表示ライン分の画素データに対する輝度分布が図４のパターンＣとなる場合、つまり１表示ライン上での輝度分布が中輝度レベル範囲内に偏っている場合には、駆動制御回路２は、この１表示ラインに対して図１２(ｃ)に示される発光駆動フォーマットに従った階調駆動を実施する。従って、第１サスティンドライバ７及び第２サスティンドライバ８の各々は、図１２(ｃ)に示される５つのサブフィールドＳＦ１〜ＳＦ５各々内の発光維持行程Ｉcにおいて、
ＳＦ１：４４  ( 分割発光維持行程Ｉ1〜Ｉ5の発光回数の合計 )
ＳＦ２：２５  ( 分割発光維持行程Ｉ6〜Ｉ7の発光回数の合計 )
ＳＦ３：３０  ( 分割発光維持行程Ｉ8〜Ｉ9の発光回数の合計 )
ＳＦ４：３７  ( 分割発光維持行程Ｉ10〜Ｉ11の発光回数の合計 )
ＳＦ５：１１９  ( 分割発光維持行程Ｉ12〜Ｉ14の発光回数の合計 )
なる回数分だけ維持パルスＩＰを印加する。
【００４５】
又、１表示ライン分の画素データに対する輝度分布が図４のパターンＤとなる場合、つまり１表示ラインの輝度分布が高輝度レベル範囲内に偏っている場合には、駆動制御回路２は、この１表示ラインに対して図１２(ｄ)に示される発光駆動フォーマットに従った階調駆動を実施する。従って、第１サスティンドライバ７及び第２サスティンドライバ８の各々は、図１２(ｄ)に示される５つのサブフィールドＳＦ１〜ＳＦ５各々内の発光維持行程Ｉcにおいて、
ＳＦ１：８３  ( 分割発光維持行程Ｉ1〜Ｉ8の発光回数の合計 )
ＳＦ２：３４  ( 分割発光維持行程Ｉ9〜Ｉ10の発光回数の合計 )
ＳＦ３：４０  ( 分割発光維持行程Ｉ11〜Ｉ12の発光回数の合計 )
ＳＦ４：４６  ( 分割発光維持行程Ｉ13の発光回数 )
ＳＦ５：５２  ( 分割発光維持行程Ｉ14の発光回数 )
なる回数分だけ維持パルスＩＰを印加する。
【００４６】
これにより、ＰＤＰ１０の画面上には、上記サブフィールドＳＦ各々の維持発光行程Ｉcにおいて生起される維持放電の合計回数に応じた表示輝度が現れる。尚、各サブフィールドの維持発光行程Ｉcにおいて上述した如き維持放電を生起させるか否かは、そのサブフィールド内の画素データ書込行程Ｗcで選択消去放電を生起させるか否かにより決定する。図１０及び図１１に示される駆動画素データＧＤによれば、黒丸に示されるが如く、１フィールド中における各サブフィールドＳＦの内の１つのサブフィールドでの画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の一斉リセット行程Ｒcで形成された壁電荷は上記選択消去放電が生起されるまでの間残留し、各放電セルは"発光セル"の状態を維持する。つまり、その間に存在するサブフィールド各々(白丸にて示す)の発光維持行程Ｉcで、発光を伴う維持放電が生起されることになる。ここで、駆動画素データＧＤは、１表示ライン分の画素データに対する輝度分布が図４のパターンＡ、つまり１表示ライン上での輝度レベルが全輝度レベル範囲内に均一に分布している場合には、図１０に示されるが如き１１パターンとなる。一方、１表示ライン分の画素データに対する輝度分布が図４のパターンＡ以外、つまり１表示ライン上での輝度レベルがある輝度レベル範囲内に偏って分布している場合には、図１１に示されるが如き６パターンとなる。
【００４７】
従って、１表示ライン上での輝度レベルが全輝度レベル範囲内に均一に分布している場合には、この１表示ラインに対しては図１２(ａ)の発光駆動フォーマットに基づく駆動が実施されるので、図１０に示される１０系統の発光駆動パターンによると、
｛0、2、7、18、34、56、83、117、157、203、255｝
なる１１階調分の中間表示輝度が得られる。
【００４８】
つまり、"０"〜"２５５"なる全輝度範囲を階調駆動の対象とした１１階調分の階調駆動を行うのである。
一方、１表示ライン上での輝度分布が低輝度レベル範囲内に偏っている場合には、図１２(ｂ)の発光駆動フォーマットに基づく駆動が実施されるので、図１１に示される６系統の発光駆動パターンによると、
｛0、2、7、18、34、255｝
なる６階調分の中間表示輝度が得られる。
【００４９】
つまり、"０"〜"１２８"なる低輝度レベル範囲のみを階調駆動の対象とした６階調分の階調駆動を行うのである。
又、１表示ライン上での輝度分布が中輝度レベル範囲内に偏っている場合には、図１２(ｃ)の発光駆動フォーマットに基づく階調駆動が実施されるので、図１１に示される６系統の発光駆動パターンによると、
｛0、44、69、99、136、255｝
なる６階調分の中間表示輝度が得られる。
【００５０】
つまり、"６４"〜"１９２"なる中輝度レベル範囲のみを階調駆動の対象とした６階調分の階調駆動を行うのである。
そして、１表示ライン上での輝度分布が高輝度レベル範囲内に偏っている場合には、図１２(ｄ)の発光駆動フォーマットに基づく階調駆動が実施されるので、図１１に示される６系統の発光駆動パターンによると、
｛0、83、117、157、203、255｝
なる６階調分の中間表示輝度が得られる。
【００５１】
つまり、"１２８"〜"２５５"なる高輝度レベル範囲のみを階調駆動の対象とした６階調分の階調駆動を行うのである。
尚、上記１０階調、又は６階調分の中間輝度レベル以外の輝度レベルは、前述した多階調化処理回路３３によって擬似的に得られる。
上記実施例においては、１フィールド分の各表示ラインにおける累積頻度データＡＣに基づいて各輝度分布パターンのライン数の比率を求め、それに応じて各表示ラインにおける発光駆動フォーマットを設定している。そして、この発光駆動フォーマットに基づき、第１データ変換回路の変換特性(第１データ変換テーブル)及び第２データ変換回路３４の変換特性(第２データ変換テーブル）を生成し、多階調化処理回路３３における圧縮ビット数を設定している。
【００５２】
例えば、ＰＤＰの駆動装置の能力が、１フィールドの表示期間を７個のサブフィールドに分割して階調表示することが可能な場合、この１ライン当りの平均７個のサブフィールド(１ライン当りの平均スキャン回数が７）を基準にして、そのサブフィールドの数を変更する。例えば、１表示ライン分の入力映像信号に輝度レベルが全輝度範囲において均一に分布している場合には、その１表示ラインに対して上記平均サブフィールド数より多い１０個のサブフィールドを割り当てて階調駆動を行ない、その階調表現を向上させる。一方、１表示ライン分の入力映像信号の輝度レベルが高、中、低輝度レベル範囲内のいずれかに偏って分布している場合には、その１表示ラインに対して上記平均サブフィールド数より少ない５個のサブフィールドを割り当てて６階調駆動を行なう。この際、１表示ライン分の入力映像信号に輝度レベルが比較的狭い範囲に分布している場合には、割り当てるべきサブフィールドの数を減らしても階調表現力が低下することはない。
【００５３】
以上の如く、本発明においては、１表示ライン分の入力映像信号における輝度分布に応じて、１表示ライン毎に、１フィールド表示期間内でのサブフィールド数を変更するようにしている。よって、入力映像信号の画像内容に応じてライン毎に最適な階調表示を行なうことが出来る。
尚、上記実施例では、１フィールド分の各表示ラインにおける輝度分布が図４の４つのパターンＡ〜Ｄのいずれかをとる場合について説明したが、実際の映像信号では輝度分布のパターンは無数にある。従って、それらのパターンのライン数の比率を算出し、それに応じて１フィールド表示期間内におけるトータルの画素データ書込み行程の時間がほぼ一定となるように各表示ラインにおける発光駆動フォーマット(分割サブフィールド数）を設定することになる。
【００５４】
又、上記実施例においては、入力映像信号の輝度分布を１表示ライン分毎に測定し、この１表示ライン毎に、１フィールド表示期間内でのサブフィールドの数を変更するようにしているが、これを複数の表示ライン群毎に実施するようにしても良い。すなわち、入力映像信号の輝度分布を複数表示ライン単位で測定し、この複数表示ライン群毎に、１フィールド表示期間内でのサブフィールドの数を変更するようにしても良い。
【００５５】
又、入力映像信号の輝度分布を複数ライン単位で測定し、それに応じて１表示ライン毎に１フィールド表示期間内でのサブフィールドの数を変更するようにしても良い。
又、上記実施例においては、図１０及び図１１に示されるように各サブフィールドＳＦの内のいずれか１の画素データ書込行程Ｗcにおいてのみで選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、選択消去放電が良好に生起されず、画素データの書き込みが正常に為されなくなるという場合がある。そこで、図１０に示されている第２データ変換回路３４の変換テーブル及び発光駆動パターンに代わり、図１４に示されるものを採用する。更に、図１１に示されている第２データ変換回路３４の変換テーブル及び発光駆動パターンに代わり、図１５に示されるものを採用する。これら図１４及び図１５に示される発光駆動パターンによれば、各放電セルに対して同一の選択消去放電を複数回連続して実施させるので、選択消去放電が確実に生起され、正しく画素データの書込が為されるようになるのである。
【００５６】
尚、上記実施例においては、画素データの書込方法として、予め各放電セルに壁電荷を形成させておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００５７】
図１６(ａ)〜図１６(ｄ)は、上記選択書込アドレス法を採用してＰＤＰ１０を階調駆動する際に用いる発光駆動フォーマットを示す図である。又、図１７及び図１８は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブルと、発光駆動パターンとを示す図である。尚、図１７は、図１０に示されるものを選択書込アドレス法に適用させた場合に第２データ変換回路３４において用いられる変換テーブル、及び発光駆動パターンを示す図である。又、図１８は、図１１に示されるものを選択書込アドレス法に適用させた場合に第２データ変換回路３４において用いられる変換テーブル、及び発光駆動パターンを示す図である。
【００５８】
ここで、選択書込アドレス法を採用した場合には、図１６(ａ)〜図１６(ｄ)に示されるように、選択消去アドレス法を採用した場合でのサブフィールドＳＦの配列を反転させている。すなわち、サブフィールドＳＦ１０(又はＳＦ５)を先頭サブフィールドにし、サブフィールドＳＦ１を最後尾のサブフィールドにするのである。尚、各サブフィールドで、画素データ書込行程Ｗc及び発光維持行程Ｉcを実行し、先頭のサブフィールドのみで一斉リセット行程Ｒcを実施する点は、図１２(ａ)〜図１２(ｃ)に示されるが如き選択消去アドレス法を採用した場合と同様である。
【００５９】
かかる選択書込みアドレス法に従った階調駆動を実施するにあたり、駆動制御回路２は、各輝度分布パターンのライン数の比率に応じて各表示ラインにおける発光駆動フォーマットを設定する。
例えば入力映像信号の各表示ラインにおける輝度分布が図４に示される４つのパターンをとり、その比率が同程度である場合には駆動制御回路２は、以下の如く発光駆動フォーマットの設定を行う。つまり、駆動制御回路２は、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる表示ラインに対しては図１６(ａ）の如き１０個のサブフィールドからなる発光駆動フォーマットに設定する。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＢとなる表示ラインに対しては図１６(ｂ）に示される５個のサブフィールドからなる発光駆動フォーマットに設定する。又、１表示ライン分の画素データに対する輝度分布が図４のパターンＣとなる表示ラインに対しては図１６(ｃ）に示される５個のサブフィールドからなる発光駆動フォーマットに設定する。そして、１表示ライン分の画素データに対する輝度分布が図４のパターンＤとなる表示ラインに対しては図１６(ｄ）に示される５個のサブフィールドからなる発光駆動フォーマットに設定する。
【００６０】
そして、駆動制御回路２は、この設定した発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。
図１９は、かかる選択書込アドレス法を採用した場合に、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【００６１】
尚、図１９においては、図１６(ａ)におけるサブフィールドＳＦ５での印加タイミングのみを抜粋して示している。
図１９において、一斉リセット行程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８がＰＤＰ１０の行電極Ｘ及びＹにリセットパルスＲＰx及びＲＰYを印加した直後に、第１サスティンドライバ７が消去パルスＥＰを行電極Ｘ1〜Ｘnに一斉に印加する。かかる消去パルスの印加により消去放電が生起され、全ての放電セル内に形成されていた壁電荷は消滅する。すなわち、図１６に示されるが如き選択書込アドレス法を採用した際の一斉リセット行程Ｒcでは、ＰＤＰ１０における全ての放電セルは、"非発光セル"の状態に初期化される。
【００６２】
画素データ書込行程Ｗcでは、選択消去アドレス法を採用した場合と同様に、アドレスドライバ６が、駆動画素データビットＤＢの論理レベルに応じた電圧を有する１行分毎の画素データパルス群ＤＰを生成し、これを１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。更に、画素データ書込行程Ｗcでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に壁電荷が形成される。つまり、図１７及び図１８に示されるが如き駆動画素データＧＤ中における論理レベル"１"のビット桁に対応したサブフィールドでの画素データ書込行程Ｗcにおいてのでみ上記選択書込放電が生起されるのである。かかる選択書込放電によれば、上記一斉リセット行程Ｒcにて"非発光セル"の状態に初期化された放電セルは、"発光セル"の状態に推移する。尚、高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"非発光セル"の状態が保持される。
【００６３】
そして、発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図１９に示されるが如く交互に正極性の維持パルスＩＰX及びＩＰYを印加する。かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗcにおいて壁電荷が形成された放電セル、すなわち"発光セル"のみが上記維持パルスＩＰX及びＩＰYが印加される度に維持放電して、その放電に伴う発光状態を維持する。この際、図１７及び図１８に示される駆動画素データＧＤによれば、選択書込放電が実施されたサブフィールド(黒丸にて示す)及びそれ以降に存在するサブフィールド(白丸にて示す)各々での発光維持行程Ｉcにおいて、図１６(ａ)〜図１６(ｄ)中に記述されている回数(期間)だけ発光が維持される。
【００６４】
又、上述した如き選択書込アドレス法を採用した場合にも選択消去アドレス法を採用した場合と同様に、各放電セルに対して同一の選択書込放電を複数回連続して実施させることにより、画素データの書き込み精度を高めることが出来る。図２０及び図２１は、各放電セルに対して同一の選択書込放電を２回連続して実施する際に、第２データ変換回路３４で採用される変換テーブル、並びに発光駆動パターンを示す図である。
【００６５】
【発明の効果】
以上詳述した如く、本発明においては、各表示ライン分(又は複数の表示ライン分)毎に入力映像信号の輝度分布を測定し、この輝度分布に応じて、表示ライン(又は複数の表示ライン)毎に１フィールド表示期間内でのサブフィールドの数を変更するようにしている。これにより、入力映像信号の絵柄に応じた最適な階調表示を行うことができる。
【図面の簡単な説明】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】１Ｈライン輝度分布解析回路３の内部構成を示す図である。
【図３】輝度分布メモリ３００のメモリマップを示す図である。
【図４】輝度分布分離回路３０３における輝度分布の分類形態の一例を示す図である。
【図５】１表示ライン上における映像信号の輝度レベルの一例を示す図である。
【図６】１表示ライン分の映像信号における各輝度レベル毎の頻度の一例を示す図である。
【図７】１表示ライン分の映像信号における累積頻度の一例を示す図である。
【図８】データ変換回路３０の内部構成を示す図である。
【図９】第１データ変換回路３２によるデータ変換特性を示す図である。
【図１０】１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合に第２データ変換回路３４で採用されるデータ変換テーブルと、発光駆動パターンを示す図である。
【図１１】１表示ライン分の画素データに対する輝度分布が図４のパターンＢ〜Ｄのいずれかとなる場合に第２データ変換回路３４で採用されるデータ変換テーブルと、発光駆動パターンを示す図である。
【図１２】本発明による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図１３】図１２に示される発光駆動フォーマットに従ってＰＤＰ１０を階調駆動する際に印加する各種駆動パルスの印加タイミングを示す図である。
【図１４】１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなる場合に第２データ変換回路３４で採用されるデータ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図１５】１表示ライン分の画素データに対する輝度分布が図４のパターンＢ〜Ｄのいずれかとなる場合に第２データ変換回路３４で採用されるデータ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図１６】選択書込アドレス法を採用した場合に用いられる発光駆動フォーマットの一例を示す図である。
【図１７】選択書込アドレス法を採用した場合に、１表示ライン分の画素データに対する輝度分布が図４のパターンＡとなるときに第２データ変換回路３４で用いるデータ変換テーブルと、発光駆動パターンの一例を示す図である。
【図１８】選択書込アドレス法を採用した場合に、１表示ライン分の画素データに対する輝度分布が図４のパターンＢ〜Ｄのいずれかとなるときに第２データ変換回路３４で用いるデータ変換テーブルと、発光駆動パターンの一例を示す図である。
【図１９】図１６に示される発光駆動フォーマットに従ってＰＤＰ１０を階調駆動する際に印加する各種駆動パルスの印加タイミングを示す図である。
【図２０】選択書込アドレス法を採用した場合に、第２データ変換回路３４で用いるデータ変換テーブル、並びに発光駆動パターンの他の一例を示す図である。
【図２１】選択書込アドレス法を採用した場合に、第２データ変換回路３４で用いるデータ変換テーブル、並びに発光駆動パターンの他の一例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
３  １Ｈライン輝度分布解析回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
10  ＰＤＰ
30  データ変換回路
32  第１データ変換回路
33  多階調化処理回路
34  第２データ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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