(57)【特許請求の範囲】
【請求項１】
複数並列に接続され且つその制御端子間が短絡されたパワーデバイス毎に設けられる、パワーデバイスの駆動回路であって、
前記パワーデバイスの過電流を検出する過電流検出手段と、
前記パワーデバイスの過電流を除く異常を検出する異常検出手段と、
前記過電流検出手段で過電流を検出したとき又は前記異常検出手段で異常を検出したとき前記パワーデバイスの前記制御端子への入力信号を前記パワーデバイスを遮断させる遮断信号に切り換える遮断手段と、
前記過電流検出手段で過電流を検出したとき又は前記異常検出手段で異常を検出したとき前記遮断手段が作動する前に前記パワーデバイスを流れる電流量を低減させる電流低減手段と、
前記パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり且つ前記制御端子への実際の入力信号が前記導通制御信号に相当する信号レベルと異なるとき、前記パワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして、前記遮断手段及び前記電流低減手段を作動させる制御手段と、を備えることを特徴とするパワーデバイスの駆動回路。
【請求項２】
複数並列に接続され且つその制御端子間が短絡されたパワーデバイス毎に設けられる、パワーデバイスの駆動回路であって、
前記パワーデバイスの異常を検出するデバイス異常検出手段と、
当該デバイス異常検出手段で異常を検出したとき前記パワーデバイスの制御端子への入力信号を前記パワーデバイスを遮断させる遮断信号に切り換える遮断手段と、
前記パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり且つ前記制御端子への実際の入力信号が前記導通制御信号に相当する信号レベルと異なるとき、前記パワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして、前記遮断手段及び前記電流低減手段を作動させる制御手段と、を備えることを特徴とするパワーデバイスの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インテリジェントパワーモジュールを構成するＩＧＢＴ等といった、パワーデバイスの駆動回路に関する。
【０００２】
【従来の技術】
インバータやチョッパ等の電力変換装置に使用される半導体装置に、インテリジェントパワーモジュール（以下、ＩＰＭという。）がある。このＩＰＭは複数個のＩＧＢＴチップ等の半導体チップと、その駆動回路及び保護回路等が、同一のパッケージに収納されている。
【０００３】
図３は、ＩＰＭを用いたインバータの主回路図を示したものであって、図中１は直流電源、２はＩＰＭである。なお、交流入力の場合には、直流電源１に替えて、整流器と電解コンデンサ等を備える。
前記ＩＰＭ２は、例えば、電圧駆動型パワーデバイスであるＩＧＢＴ３とこのＩＧＢＴ３に逆並列に接続されたダイオード４とを６組備えた３相のインバータと、ＩＧＢＴ３を駆動するためのゲート駆動回路５及びＩＧＢＴ３を過電流や過熱等の異常から保護する保護回路６を備え、ゲート駆動回路５及び保護回路６は、前記ＩＧＢＴ３及びダイオード４からなる各組毎に設けられている。そして、図示しない外部装置からの制御信号に応じてゲート駆動回路５が作動して前記ＩＧＢＴ３をオンオフ制御し、また、保護回路６では過電流や過熱等の異常を検出した場合に、これを通知する異常検出信号を例えば外部装置に出力するようになっている。
【０００４】
前記ゲート駆動回路５及び保護回路６は、例えば図４に示すように構成されている。
図中１１は、ゲート駆動回路５用の電源であって、この電源１１に、ＭＯＳＦＥＴ１２及び１３が直列に接続されている。前記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御するためのもの、また、前記ＭＯＳＦＥＴ１３はＩＧＢＴ３をオフ制御するためのものであってゲート抵抗を兼ねている。そして、ＭＯＳＦＥＴ１２及び１３間の電位がＩＧＢＴ３のゲートに印加されるようになっている。
【０００５】
また、前記ＩＧＢＴ３のゲートと前記ＭＯＳＦＥＴ１３のドレイン間には、ＭＯＳＦＥＴ１４及び１５が、ＭＯＳＦＥＴ１３と並列に接続されている。
そして、図示しない外部装置からの制御信号はバッファ２１及び論理反転回路２２を介してＡＮＤ回路２３に反転入力され、ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３をオン制御するためのＭＯＳＦＥＴ１２のゲートに印加されるようになっている。また、前記制御信号はバッファ２１を介して論理回路２４に反転入力され、論理回路２４の出力がＯＲ回路２５の一方の入力端子に入力され、ＯＲ回路２５の出力がＩＧＢＴ３をオフ制御するためのＭＯＳＦＥＴ１３のゲートに印加されるようになっている。
【０００６】
前記保護回路６は、ＩＧＢＴ３の過電流を検出するための過電流検出回路３１及び過熱や不足電圧等、過電流以外の異常を検出する異常検出回路３２を備えている。前記過電流検出回路３１では、例えば、前記ＩＧＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構成することによって、ＩＧＢＴ３の過電流を検出するようになっている。そして、前記過電流検出回路３１の検出信号はＡＮＤ回路３３の一方の入力端子に入力され、ＡＮＤ回路３３の出力が前記ＭＯＳＦＥＴ１５のゲートに印加されるようになっている。また、過電流検出回路３１及び異常検出回路３２の出力はＯＲ回路３４に入力され、その出力が遅延回路３５で所定時間Ｔ1 だけ遅延された後、リセット回路３６を介してＯＲ回路３７に入力されると共に前記ＭＯＳＦＥＴ１４のゲートに印加され、また、ＡＮＤ回路３３の他方の入力端子に反転入力されるようになっている。前記リセット回路３６は、入力される遅延回路３５からの信号を出力するが、これがＨＩＧＨレベルであるとき、ＨＩＧＨレベルとなった時点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレベルにリセットしこれを出力するようになっている。
【０００７】
前記ＯＲ回路３７には、前記遅延回路３５及びリセット回路３６の出力信号が入力され、その出力は前記ＡＮＤ回路２３に反転入力されると共に、遅延回路３８に入力されるようになっている。
この遅延回路３８では、入力される信号を所定時間Ｔ3 期間だけ遅延させた後、前記ＯＲ回路２５に出力するようになっている。
【０００８】
このような構成において、過電流検出回路３１で過電流を検出し、ＨＩＧＨレベルの信号を出力すると、遅延回路３５での遅延時間Ｔ1 の期間、ＭＯＳＦＥＴ１５がオン制御されて導通状態となる。
このとき、ＭＯＳＦＥＴ１２及び１５が導通状態となることによって、これらＭＯＳＦＥＴ１２及び１５の抵抗分による分圧値がＩＧＢＴ３のゲート電圧Ｖｇとなることから、ゲート電圧Ｖｇは低減されることになる。通常、ゲート電位Ｖｇが電源電圧１１に対して低下すると、ＩＧＢＴ３の出力特性に応じてコレクタ電流が制限され、現状流れている電流値の低減化を図ることが可能となる。したがって、その後、ＩＧＢＴ３が導通状態から遮断状態に制御された場合には、低サージ電圧化が図られることになる。
【０００９】
なお、図４に示すＭＯＳＦＥＴ１５に替えて、図５に示すように、直列に接続したツェナーダイオードとＭＯＳＦＥＴを接続する場合もある。この場合、ツェナー電圧値がゲート電圧となる。
また、過電流検出回路３１又は異常検出回路３２で異常を検出した場合には、遅延回路３５の遅延時間Ｔ1 経過後、ＭＯＳＦＥＴ１４をオン、ＭＯＳＦＥＴ１２及び１５をオフさせる。一般に、ＭＯＳＦＥＴ１４を高抵抗としているため、ソフト遮断となる。なお、ＭＯＳＦＥＴ１４は、リセット回路３６によって設定時間Ｔ2 が経過した時点でオフ状態に切り換えられる。そして、前記ＭＯＳＦＥＴ１４をオンした後、遅延回路３８での遅延時間Ｔ3 が経過した時点でＭＯＳＦＥＴ１３をオンさせる。これによって、ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ間のインピーダンスの低減を図るようにしている。
【００１０】
【発明が解決しようとする課題】
上述のように、ＩＧＢＴ３の過電流を検出したときには、ゲート電位Ｖｇを低減させた後、ＩＧＢＴ３を遮断するようにしている。このため、ＩＧＢＴ３を遮断させても、高サージ電圧が印加されることはない。しかしながら、過熱等のその他の異常を検出した場合には、電流制限を行わずにＩＧＢＴ３の遮断を行っているため、大電流遮断に伴う高サージ電圧が印加される可能性があるという問題がある。
【００１１】
また、上述のようなＩＰＭ２を複数並列化して用いる際に、ＩＧＢＴ３のゲート端子間を短絡して複数のＩＰＭ２を並列化するようにした場合には、あるＩＰＭ２において過電流が発生した場合、本来ならば全てのＩＰＭ２において過電流が検出されるべきであるが、各ＩＰＭ毎にゲート駆動回路５や保護回路６の特性にばらつきがあるため、ある一つのＩＰＭ２においてのみ過電流が検出される場合がある。
【００１２】
この場合、過電流が検出されたＩＰＭ２においてのみ、ゲート電位Ｖｇを低減させる回路が作動しゲート遮断が行われるため、並列接続している他のＩＰＭ２の動作が不平衡となり、特定のＩＰＭ２に電流集中する等といった現象が生じる場合がある。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、ＩＰＭの信頼性を向上させると共に、複数のＩＰＭを並列化した状態で過電流が発生した場合であっても、特定のＩＰＭにゲート電流が集中することのないパワーデバイスの駆動回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るパワーデバイスの駆動回路は、複数並列に接続され且つその制御端子間が短絡されたパワーデバイス毎に設けられる、パワーデバイスの駆動回路であって、前記パワーデバイスの過電流を検出する過電流検出手段と、前記パワーデバイスの過電流を除く異常を検出する異常検出手段と、前記過電流検出手段で過電流を検出したとき又は前記異常検出手段で異常を検出したとき前記パワーデバイスの前記制御端子への入力信号を前記パワーデバイスを遮断させる遮断信号に切り換える遮断手段と、前記過電流検出手段で過電流を検出したとき又は前記異常検出手段で異常を検出したとき前記遮断手段が作動する前に前記パワーデバイスを流れる電流量を低減させる電流低減手段と、前記パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり且つ前記制御端子への実際の入力信号が前記導通制御信号に相当する信号レベルと異なるとき、前記パワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして、前記遮断手段及び前記電流低減手段を作動させる制御手段と、を備えることを特徴としている。
【００１６】
この請求項１に係る発明では、パワーデバイスが複数並列に接続されると共に、その制御端子間が短絡され、各パワーデバイスには個別に駆動回路が設けられている。そして、各パワーデバイスの駆動回路は、パワーデバイスの過電流を検出する過電流検出手段、過電流を除く異常を検出する異常検出手段、パワーデバイスの過電流又は異常を検出したときパワーデバイスの制御端子への入力信号をパワーデバイスを遮断させる遮断信号に切り換える遮断手段及びこの遮断手段が作動する前に前記パワーデバイスを流れる電流量を低減させる電流低減手段と、制御手段と、を備えている。そして、制御手段では、前記パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり且つ、パワーデバイスの制御端子への実際の入力信号が、前記導通制御信号に相当する信号レベルと異なるとき、前記パワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして、前記遮断手段及び前記電流低減手段を作動させる。
【００１７】
つまり、例えば各パワーデバイスが導通状態に制御されている状態から、あるパワーデバイスにおいて異常が発生し、このパワーデバイスを駆動する駆動回路において、このパワーデバイスの制御端子への入力信号が遮断制御信号に切り換わると、このパワーデバイスの制御端子は他のパワーデバイスの制御端子と短絡されているから、異常が発生していない他のパワーデバイスの制御端子への入力信号も変化することになる。このとき、異常が発生していないパワーデバイスの駆動回路では、パワーデバイスへの制御信号が導通制御信号であるにも関わらず、パワーデバイスへの入力信号は導通制御信号に相当する信号レベルとはならないから、電流低減手段が作動されてパワーデバイスを流れる電流低減が行われた後、パワーデバイスが遮断されることになる。したがって、並列接続されている全てのパワーデバイスが遮断されることになる。
【００１８】
さらに、請求項２に係るパワーデバイスの駆動回路は、複数並列に接続され且つその制御端子間が短絡されたパワーデバイス毎に設けられる、パワーデバイスの駆動回路であって、前記パワーデバイスの異常を検出するデバイス異常検出手段と、当該デバイス異常検出手段で異常を検出したとき前記パワーデバイスの制御端子への入力信号を前記パワーデバイスを遮断させる遮断信号に切り換える遮断手段と、前記パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり且つ前記制御端子への実際の入力信号が前記導通制御信号に相当する信号レベルと異なるとき、前記パワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして、前記遮断手段及び前記電流低減手段を作動させる制御手段と、を備えることを特徴としている。
【００１９】
この請求項２に係る発明では、パワーデバイスが複数並列に接続されると共に、その制御端子間が短絡され、各パワーデバイスには個別に駆動回路が設けられている。そして、各パワーデバイスの駆動回路は、パワーデバイスの異常を検出するデバイス異常検出手段と、このデバイス異常検出手段で異常を検出したとき前記パワーデバイスの制御端子への入力信号を前記パワーデバイスを遮断させる遮断信号に切り換える遮断手段と、制御手段とを備えている。そして、この制御手段では、パワーデバイスを制御するための制御信号が前記パワーデバイスを導通させる導通制御信号であり、且つ、パワーデバイスの制御端子への実際の入力信号が、前記導通制御信号に相当する信号レベルと異なるとき、このパワーデバイスとその制御端子が短絡された他のパワーデバイスが遮断されたとして前記遮断手段を作動させる。
【００２０】
このとき、パワーデバイスへの制御端子間は短絡されているから、何れかのパワーデバイスの制御端子への制御信号が遮断制御信号に切り換えられると、他のパワーデバイスの制御端子への入力信号の信号レベルが変化する。したがって、異常が検出されていないパワーデバイスの駆動回路では、パワーデバイスへの制御信号が導通制御信号であるにも関わらず、信号レベルが導通制御信号に相当する信号レベルではないことから遮断手段が作動し、異常が検出されていないパワーデバイスも遮断されることになる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態を適用したインテリジェントパワーモジュールの、駆動及び保護回路部１０の一例を示す回路図である。なお、インテリジェントパワーモジュール全体の構成は、図３に示す従来と同様であるのでその詳細な説明は省略する。
【００２２】
このインテリジェントパワーモジュール（ＩＰＭ）２は、図３に示すように３相のインバータ及びこれを駆動するためのゲート駆動回路５及び保護するための保護回路６を備えて構成されている。これらゲート駆動回路５及び保護回路６は、前記インバータを構成する６個のＩＧＢＴ３毎に、設けられている。
図１は、前記ゲート駆動回路５及び保護回路６の回路図である。
【００２３】
図中１１は、ゲート駆動回路５用の電源であって、この電源１１に、Ｐチャネル型ＭＯＳＦＥＴ１２及びＮチャネル型ＭＯＳＦＥＴ１３が直列に接続されている。前記ＭＯＳＦＥＴ１２はＩＧＢＴ３をオン制御するためのもの、また、前記ＭＯＳＦＥＴ１３はＩＧＢＴ３をオフ制御するためのものであってゲート抵抗を兼ねている。そして、ＭＯＳＦＥＴ１２及び１３間の電位がＩＧＢＴ３のゲートに印加されるようになっている。
【００２４】
また、前記ＩＧＢＴ３のゲートと前記ＭＯＳＦＥＴ１３のドレイン間には、Ｎチャネル型のＭＯＳＦＥＴ１４及び１５が、ＭＯＳＦＥＴ１３と並列に接続されている。なお、前記ＭＯＳＦＥＴ１４は高抵抗となるように設定される。
そして、図示しない外部装置からの制御信号はバッファ２１及び論理反転回路２２を介してＡＮＤ回路２３の一方の入力端子にに反転入力され、ＡＮＤ回路２３の反転出力が、ＩＧＢＴ３をオン制御するためのＭＯＳＦＥＴ１２のゲートに印加される。また、前記制御信号はバッファ２１を介して論理回路２４の一方の入力端子に反転入力され、論理反転回路２４の出力がＯＲ回路２５の一方の入力端子に入力され、ＯＲ回路２５の出力がＩＧＢＴ３をオフ制御するためのＭＯＳＦＥＴ１３のゲートに印加される。
【００２５】
前記保護回路６は、ＩＧＢＴ３の過電流を検出するための過電流検出回路３１及び過熱や不足電圧等、過電流以外の異常を検出する異常検出回路３２を備えており、前記過電流検出回路３１は、例えば前記ＩＧＢＴ３を電流検出機能を備えたセンスＩＧＢＴで構成することによって、ＩＧＢＴ３の過電流を検出するようになっている。前記過電流検出回路３１及び異常検出回路３２の出力はＯＲ回路３４に入力され、その出力が遅延回路３５に入力されると共に、ＯＲ回路３３の一方の入力端子に入力される。
【００２６】
前記遅延回路３５では、入力される信号を所定時間Ｔ1 だけ遅延した後これを出力し、この出力は、ＯＲ回路３７の一方の入力端子に入力されると共に、リセット回路３６を介してＯＲ回路３７の他方の入力端子に入力される。また、前記リセット回路３６の出力は、前記ＯＲ回路３３の他方の入力端子に入力される。前記リセット回路３６では、入力される遅延回路３５からの信号を出力すると共に、入力される信号がＨＩＧＨレベルであるときには、ＨＩＧＨレベルとなった時点から所定時間Ｔ2 が経過した時点で強制的にＬＯＷレベルにリセットし出力する。
【００２７】
前記ＯＲ回路３７の出力は、前記ＡＮＤ回路２３の他方の入力端子に反転入力されると共に、遅延回路３８に入力される。この遅延回路３８では、入力される信号を所定時間Ｔ3 期間だけ遅延させた後、前記ＯＲ回路２５に出力する。
なお、前記図示しない外部装置では、ＩＧＢＴ３を導通状態に制御するときＨＩＧＨレベル、遮断状態に制御するときＬＯＷレベルの制御信号を出力するようになっている。また、過電流検出回路３１及び異常検出回路３２では、異常を検出したときＨＩＧＨレベルの検出信号を出力するようになっている。
【００２８】
また、前記ＭＯＳＦＥＴ１２及び１３がゲート駆動回路５を構成し、前記ＭＯＳＦＥＴ１４及び１５、各種回路２１〜３８が保護回路６を構成している。
次に、上記第１の実施の形態の動作を説明する。
今、図示しない外部装置からＩＧＢＴ３を導通させるためのＨＩＧＨレベルの制御信号が出力されているものとする。また、過電流検出回路３１及び異常検出回路３２では共に異常を検出していない状態であるとする。
【００２９】
外部装置からのＨＩＧＨレベルの制御信号はバッファ２１を介して論理反転回路２２で反転され、ＡＮＤ回路２３の一方の入力端子に反転入力される。また、過電流検出回路３１及び異常検出回路３２では異常を検出していないから、これらの出力はＬＯＷレベルである。したがって、ＯＲ回路３４の出力はＬＯＷレベルとなり、これが、遅延回路３５、リセット回路３６を経てＯＲ回路３７に入力されるから、ＯＲ回路３７の出力はＬＯＷレベルとなる。したがって、ＡＮＤ回路２３には共にＬＯＷレベルの信号が反転入力されるからその反転出力はＬＯＷレベルとなり、ＩＧＢＴ３をオン制御するためのＭＯＳＦＥＴ１２は導通状態となる。
【００３０】
また、ＯＲ回路３７の出力がＬＯＷレベルであるから、ＯＲ回路２５には、論理回路２４からのＬＯＷレベルの信号と遅延回路３８からのＬＯＷレベルの信号とが入力される。よって、ＯＲ回路２５の出力はＬＯＷレベルとなり、ＩＧＢＴ３をオフ制御するためのＭＯＳＦＥＴ１３は遮断状態となる。
また、ＯＲ回路３４の出力がＬＯＷレベルであり、遅延回路３６の出力がＬＯＷレベルであることから、ＡＮＤ回路３３の出力がＬＯＷレベルとなり、ＭＯＳＦＥＴ１４及び１５は遮断状態となる。
【００３１】
したがって、ＩＧＢＴ３のゲート電圧ＶｇがＨＩＧＨレベルとなり、ＩＧＢＴ３は導通状態となる。
この状態から、例えば、異常検出回路３２で何らかの異常が検出されると、その出力がＨＩＧＨレベルとなる。このため、ＯＲ回路３４の出力がＨＩＧＨレベルとなり、また、遅延回路３５の出力がＬＯＷレベルでありリセット回路３６の出力がＬＯＷレベルであることから、ＡＮＤ回路３３の出力がＨＩＧＨレベルとなりＭＯＳＦＥＴ１５が導通状態となる。このため、ＭＯＳＦＥＴ１２及び１５が導通状態となり、ＭＯＳＦＥＴ１３及び１４が遮断状態を維持することから、ＭＯＳＦＥＴ１２及び１５の抵抗分による分圧値がＩＧＢＴ３のゲート電圧Ｖｇとなるため、ゲート電圧Ｖｇは低下する。このため、ゲート電圧Ｖｇが電源電圧１１に対して低下するから、コレクタ電流が制限されることになり現状流れている電流値が低減されることになる。
【００３２】
そして、異常検出回路３２で異常が検出された後、所定時間Ｔ1 が経過すると、遅延回路３５の出力がＨＩＧＨレベルとなるから、ＯＲ回路３７の出力がＨＩＧＨレベルとなる。このため、ＡＮＤ回路２３の反転出力がＨＩＧＨレベルとなり、ＭＯＳＦＥＴ１２は遮断状態となる。また、ＡＮＤ回路３３の出力がＬＯＷレベルとなることから、ＭＯＳＦＥＴ１５は遮断状態となりＭＯＳＦＥＴ１４は導通状態となる。
【００３３】
このＭＯＳＦＥＴ１４は高抵抗となるように設定されているから、ＩＧＢＴ３はソフト遮断されることになる。
そして、異常検出回路３２で異常が検出された時点から遅延回路３５の遅延時間Ｔ1 が経過してＯＲ回路３７の出力がＨＩＧＨレベルになった時点から遅延回路３８の遅延時間Ｔ3 が経過した時点で遅延回路３８の出力がＨＩＧＨレベルに切り換わると、ＩＧＢＴ３のオフ制御用のＭＯＳＦＥＴ１３が導通状態に切り換わる。
【００３４】
これによって、ＭＯＳＦＥＴ１２が遮断状態、ＭＯＳＦＥＴ１３が導通状態となるため、ＩＧＢＴ３は遮断状態に制御されることになる。これによって、ＩＧＢＴ３がオフしている期間中のゲート及びエミッタ間のインピーダンスの低減が図られることになる。
一方、異常検出回路３２に替えて過電流検出回路３１において過電流が検出された場合には、ＯＲ回路３４の出力がＨＩＧＨレベルとなることから、上記と同様の動作を行うことになる。
【００３５】
したがって、ＩＧＢＴ３の過電流を検出した場合、また、過熱、不足電圧等、過電流検出回路３１及び異常検出回路３２において異常を検出した場合には、ＩＧＢＴ３を遮断する前に、そのゲート電位Ｖｇを低減させるようにしたから、高サージ電圧が印加されることを回避し、信頼性を向上させることができる。
なお、上記第１の実施の形態においては、パワーデバイスとしてＩＧＢＴ３を適用した場合について説明したがこれに限るものではなく、他のパワーデバイスであっても適用できることはいうまでもない。
【００３６】
また、上記第１の実施の形態においては、異常検出回路３２において、過熱、不足電圧等を検出するようにした場合について説明したが、これに限るものではなく、ＩＧＢＴ３の遮断を必要とする異常であれば適用することができる。
なお、上記第１の実施の形態において、ＩＧＢＴ３がパワーデバイスに対応し、過電流検出回路３１が過電流検出手段に対応し、異常検出回路３２が異常検出手段に対応し、保護回路６が遮断手段及び電流低減手段に対応している。
【００３７】
次に、本発明の第２の実施の形態を説明する。
図２は、図３に示すインバータにおいて、各相のアームをそれぞれ２つ並列に接続して構成し、ＩＰＭ２ａ及び２ｂを並列に接続し、各ＩＰＭの対応するＩＧＢＴ３どうしのゲート端子間を短絡して、並列に接続するようにした場合の回路図の一部を示したものである。なお、ＩＰＭ２ａ及びＩＰＭ２ｂの構成は、上記第１の実施の形態におけるＩＰＭ２とほぼ同様であるので、同一部には同一符号を付与し、その詳細な説明は省略する。
【００３８】
この第２の実施の形態におけるＩＰＭ２ａ及びＩＰＭ２ｂは同一に構成され、図１に示すＩＰＭ２において、保護回路６に、比較器４１、比較器４１に基準電圧ＶTHを供給するための電源４２、及びＡＮＤ回路４３が追加されている。なお、比較器４１、電源４２及びＡＮＤ回路４３が制御手段に対応している。
前記電源４２の基準電圧ＶTHは、例えば、他のＩＰＭにおいて、後述の過電流・異常検出回路３０の動作によってそのＩＧＢＴ３のゲート電圧Ｖｇの低減がなされたとみなすことの可能な値に設定される。
【００３９】
前記比較器４１は、その非反転入力端子がＩＧＢＴ３のゲート端子と接続され、その反転入力端子は、電源４２を介してＩＧＢＴ３のエミッタ側に接続されている。そして比較器４１の出力はＡＮＤ回路４３の一方の入力端子に反転入力される。このＡＮＤ回路４３の他方の入力端子には、前記論理反転回路２２の出力が反転入力され、ＡＮＤ回路４３の出力は、ＯＲ回路３４の一方の入力端子に入力されるようになっている。
【００４０】
そして、このＯＲ回路３４の他方の入力端子には、前記過電流検出回路３１及び異常検出回路３２からなる過電流・異常検出回路３０の出力が入力されるようになっている。
そして、ＩＰＭ２ａのＩＧＢＴ３ａとＩＰＭ２ｂのＩＧＢＴ３ｂとが並列に接続され、各ＩＧＢＴ３ａ及び３ｂのゲート端子が、短絡線Ｌによって短絡されている。
【００４１】
今、ＩＰＭ２ａ及び２ｂが正常である場合には、ＩＰＭ２ａにおいては、図示しない外部装置からの制御信号に基づいてＩＧＢＴ３ａが制御され、制御信号がＨＩＧＨレベルの場合には、ゲート端子には所定の電圧が印加され、そのゲート電圧Ｖｇは基準電圧ＶTHよりも高いから、比較回路４１の出力はＨＩＧＨレベルとなり、また、制御信号がＨＩＧＨレベルである。よって、ＡＮＤ回路４３には、ＬＯＷレベル及びＨＩＧＨレベルの信号が入力されることになりその出力はＬＯＷレベルとなるから、ＯＲ回路３４の出力はＬＯＷレベルを維持する。逆に、制御信号がＬＯＷレベルの場合には、論理反転回路２２の出力はＨＩＧＨレベルとなるので、ＡＮＤ回路４３の出力はＬＯＷレベルとなるから、ＯＲ回路３４の出力はＬＯＷレベルを維持する。
【００４２】
したがって、ゲート駆動回路５及び保護回路６は、上記第１の実施の形態と同様に、制御信号に応じて、ＭＯＳＦＥＴ１２及び１３が制御されて、ＩＧＢＴ３ａが制御されることになる。前記ＩＰＭ２ｂにおいても同様に制御されることになる。
この状態から、ＩＰＭ２ａにおいて、ＩＧＢＴ３ａの異常、例えば過熱或いは電圧不足等を検出した場合には、これが過電流・異常検出回路３０によって検出され、過電流・異常検出回路３０の出力信号がＨＩＧＨレベルとして出力されるから、上記第１の実施の形態と同様の動作が行われ、ＩＧＢＴ３ａのゲート電圧Ｖｇａが低減された後、ＩＧＢＴ３ａは遮断状態に制御されることになる。
【００４３】
ここで、ＩＧＢＴ３ａのゲート電圧Ｖｇａが低下すると、ＩＧＢＴ３ａ及び３ｂのゲート端子は短絡されていることから、ＩＰＭ２ｂにおいてもＩＧＢＴ３ｂのゲート電圧Ｖｇｂが減少し、このゲート電圧Ｖｇｂが電源４２の基準電圧ＶTHを下回ると、比較回路４１の出力はＬＯＷレベルとなる。
このとき、制御信号はＨＩＧＨレベルであるから、ＡＮＤ回路４３には、比較回路４１からのＬＯＷレベルの信号と論理回路２２からのＬＯＷレベルの反転出力とが反転入力されることになるから、その出力はＨＩＧＨレベルとなる。
【００４４】
したがって、ＩＰＭ２ｂの過電流・異常検出回路３０において異常を検出しない場合でも、ＡＮＤ回路４３からのＨＩＧＨレベルの信号が入力されＯＲ回路３４に入力され、その出力がＨＩＧＨレベルとなるから、前記ＩＰＭ２ａと同様に、ＩＧＢＴ３ｂのゲート電圧Ｖｇｂが減圧された後、ＩＧＢＴ３ｂは遮断されることになる。
【００４５】
したがって、ＩＰＭ２ａの過電流・異常検出回路３０において異常を検出し、ＩＧＢＴ３ａを遮断制御した場合には、他のＩＰＭ２ｂの過電流・異常検出回路３０において、異常を検出しているかどうかに関わらず、遮断制御したＩＧＢＴ３ａに対応するＩＧＢＴ３ｂを遮断制御するようにしたから、並列接続されているＩＰＭにおいて、対応するＩＧＢＴがほぼ同時に遮断制御されることになる。よって、特定のＩＰＭのみがゲート遮断されることによって、並列接続している他のＩＰＭにおいて、その動作が不平衡となり特定のＩＰＭに対して電流集中する等といった現象が発生することはなく、信頼性をより向上させることができる。
【００４６】
なお、上記第２の実施の形態においては、インバータの各相のアームを２つ並列に設けた場合について説明したがこれに限らず、複数並列に接続する場合であれば適用することができる。
また、上記第２の実施の形態においては、異常検出時にＩＧＢＴ３を遮断する前に、ＩＧＢＴ３を流れる電流低減を図るようになっているＩＰＭに適用した場合について説明したが、電流低減を図るようにしたＩＰＭでなくとも適用することができ、この場合にも特定にＩＰＭに対して電流集中する等といった現象が発生することを回避することができる。しかしながら、ＩＧＢＴ３を遮断する前に電流低減を図るようにした方が、前述のように高サージ電圧が印加されることを防止することができるため、好ましい。
【００４７】
また、上記各実施の形態においては、前記ＩＧＢＴ３を保護するための回路として、ＭＯＳＦＥＴ１５を用いたＩＰＭに適用した場合について説明したが、前記図５に示すように、ＭＯＳＦＥＴ１５とこれに直列に接続したツェナーダイオード１６とを用いるようにしたＩＰＭにおいても適用することができ、また、直流電源１に替えて、交流電源を用いる場合であっても適用できることはいうまでもない。
【００４８】
また、上記各実施の形態においては、インバータを構成するＩＧＢＴに適用した場合について説明したが、これに限るものではなく、コンバータ、チョッパ回路等といった電力変換装置であっても適用することができ、また、ＩＧＢＴに関わらずＭＯＳＦＥＴや電力制御用に用いられるパワーデバイスに適用することができる。
【００４９】
また、上記各実施の形態においては、ＩＰＭに適用した場合について説明したが、これに限るものではなく、ＩＧＢＴ、ゲート駆動回路、保護回路をディスクリートで構成したシステムであっても適用することができる。
【００５１】
【発明の効果】
以上説明したように、本発明の請求項１及び請求項２に係るパワーデバイスの駆動回路によれば、複数並列に接続されると共に、その制御端子間が短絡されたパワーデバイスへの制御信号が、パワーデバイスを導通状態に制御する信号であり且つパワーデバイスの制御端子への実際の入力信号が導通制御信号に相当する信号レベルでないときには、このパワーデバイスを遮断するようにしたため、複数のパワーデバイスの制御端子間を短絡して並列化された状態で何れかのパワーデバイスの異常が検出されてこれが遮断状態に制御されると、他のパワーデバイスも遮断されるから、何れかのパワーデバイスへの電流集中等が発生することを防止することができる。
特に、請求項１に係るパワーデバイスの駆動回路によれば、パワーデバイスを遮断する前にパワーデバイスを流れる電流量を低減された後、遮断するようにしたから、高サージ電圧が印加されることも回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＩＰＭの一例を示す回路図の一部である。
【図２】本発明の第２の実施の形態におけるＩＰＭの一例を示す回路図の一部である。
【図３】ＩＰＭを用いてインバータを構成した場合の一例を示す回路図である。
【図４】従来のＩＰＭの一例を示す回路図の一部である。
【図５】従来のＩＰＭのその他の例を示す回路図である。
【符号の説明】
１  直流電源
２，２ａ，２ｂ  ＩＰＭ（インテリジェントパワーモジュール）
３，３ａ，３ｂ  ＩＧＢＴ
４  ダイオード
５  ゲート駆動回路
６  保護回路
３０  過電流・異常検出回路
３１  過電流検出回路
３２  異常検出回路
【図１】
0003780898.tif 000002
【図２】
0003780898.tif 000003
【図３】
0003780898.tif 000004
【図４】
0003780898.tif 000005
【図５】
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