(57)【特許請求の範囲】
【請求項１】
電源（１）と、負荷（２）と、ソース・ドレイン端子あるいはエミッタ・コレクタ端子を接続端子としたパワートランジスタ（Ｔ１）とによって形成される直列回路と、
第１の電流検出用トランジスタ（Ｔ２）のドレイン端子あるいはコレクタ端子を前記パワートランジスタ（Ｔ１）のドレイン端子あるいはコレクタ端子に、ソース端子あるいはエミッタ端子を第１の電流検出用抵抗（８）の一端に接続し、第１の電流検出用抵抗（８）の他端を前記パワートランジスタ（Ｔ１）のソース端子あるいはエミッタ端子に接続することによって形成される直列回路と、
第２の電流検出用トランジスタ（Ｔ３）のドレイン端子あるいはコレクタ端子を前記パワートランジスタ（Ｔ１）のドレイン端子あるいはコレクタ端子に、ソース端子あるいはエミッタ端子を第２の電流検出用抵抗（９）の一端に接続し、第２の電流検出抵抗（９）の他端を前記パワートランジスタ（Ｔ１）のソース端子あるいはエミッタ端子に接続することによって形成される直列回路と、
前記パワートランジスタ（Ｔ１）の制御端子と第１の電流検出用トランジスタ（Ｔ２）の制御端子と第２の電流検出用トランジスタ（Ｔ３）の制御端子に接続され、当該制御端子の電圧を調整して当該トランジスタ（Ｔ１，Ｔ２，Ｔ３）をスイッチング制御するとともに、前記第１の電流検出抵抗（８）の両端子間に発生する電圧が、前記パワートランジスタ（Ｔ１）に流れる第１の電流値（Ｉ１）に対応する所定値を越えると前記トランジスタ（Ｔ１，Ｔ２，Ｔ３）の制御端子の電圧を強制的に調整して負荷（２）に流れる電流を制限する制御手段（３，４，５）と、
ソース・ドレイン端子あるいはエミッタ・コレクタ端子を接続端子として前記各トランジスタ（Ｔ１，Ｔ２，Ｔ３）の制御端子とパワートランジスタ（Ｔ１）のソース端子間あるいはエミッタ端子間において接続され、かつ、制御端子が前記第２の電流検出用トランジスタ（Ｔ３）と第２の電流検出用抵抗（９）の間に接続され、前記パワートランジスタ（Ｔ１）に流れる電流が前記第１の電流値（Ｉ１）よりも大きい場合において第２の電流検出用抵抗（９）の両端子間に発生する電圧が、前記パワートランジスタ（Ｔ１）に流れる第２の電流値（Ｉ２）に対応する所定値を越えると前記トランジスタ（Ｔ１，Ｔ２，Ｔ３）の制御端子の電圧を強制的に調整して負荷（２）に流れる電流を制限する過電流保護トランジスタ（Ｔ４）と、
を備えた負荷駆動回路であって、
負の温度特性を有する過電流保護トランジスタ（Ｔ４）に対し前記第２の電流検出用抵抗（９）の温度特性として負の特性を持たせるとともに、第１の電流検出用抵抗（８）には温度特性がないようにしたことを特徴とする負荷駆動回路。
【請求項２】
前記第２の電流検出用抵抗（９）として窒素成分を含むＣｒＳｉ膜を用いたことを特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
スパッタ成膜中のアルゴンガスと窒素ガスの流量比を調整することにより、窒素成分を含むＣｒＳｉ膜の温度特性に、負の特性を持たせたことを特徴とする請求項２に記載の負荷駆動回路。
【請求項４】
半導体基板の断面形状において半導体基板における前記過電流保護トランジスタ（Ｔ４）の形成部分の上方に前記第２の電流検出用抵抗（９）を形成したことを特徴とする請求項１，２，３のいずれか１項に記載の負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過電流保護機能を有する負荷駆動回路に関するものである。
【０００２】
【従来の技術】
パワーモジュールにおける過電流保護機能を有する負荷駆動回路の一例を図６に示す。図６において、負荷５０に対し電源５１とメイントランジスタ５２とが直列に接続され、制御回路５７によりメイントランジスタ５２が駆動され、これにより負荷５０に対し大電流を流して負荷５０が駆動される。また、電流検出用のトランジスタ５３と抵抗５４，５５との直列回路がメイントランジスタ５２に対し並列に接続され、両トランジスタ５２，５３は同時に駆動される。また、メイントランジスタ５２と電流検出用トランジスタ５３は同一チップ内に形成される。検出抵抗５４，５５にはメイントランジスタ５２に流れる電流の大きさに比例した電圧出力が発生する。制御回路５７は信号線５６を通して検出抵抗５４，５５によるメイントランジスタ５２に流れる電流値に対応する電圧をモニターしており、制御回路５７は電流値が所定の値を越えると、システム異常であるとしてパワートランジスタ５２の駆動を停止（ゲートオフ）する。
【０００３】
一般に、この異常を検知してからゲートオフするまでのタイムラグは約５〜１０μｓｅｃである。つまり、図７において電流制限値Ｉ１を検出してから実際に電流制限動作が開始されるまでに遅れτ（＝５〜１０μｓｅｃ）がある。
【０００４】
通常、このタイムラグの間に素子（メイントランジスタ５２）に過大電流が流れて素子が破壊するのを防ぐために、図６において、トランジスタ５２のゲート・ソース間にトランジスタ５８が設けられ、このトランジスタ５８のベース端子は抵抗５４，５５の間のα点に接続され、メイントランジスタ５２に流れる電流が所定値Ｉ２（図７参照）になるとメイントランジスタ５２のゲート電位を調整してメイントランジスタ５２に流れる電流に制限をかけている。つまり、α点の電圧が保護トランジスタ５８の動作電圧以上になると、トランジスタ５８が動作してパワートランジスタ５２のゲート電圧を下げて電流制限がかけられる。
【０００５】
この時のメイントランジスタ５２の電流Ｉｍ、トランジスタ５２と５３の電流比Ａ、検出抵抗値Ｒ、保護トランジスタ５８の動作開始電圧Ｖｂｅの関係は、
（Ｉｍ／Ａ）・Ｒ＝Ｖｂｅ
で表される。パワーモジュールの設計は、Ｉｍ値が対象とする負荷の最大動作電流を下回らないよう、またＩｍ値が素子破壊を招く電流値を上回らないようにＡ値、Ｒ値を決定（選択）する。
【０００６】
通常、Ａ値とＲ値は温度特性がほぼ「０」であるのに対し、保護トランジスタ５８の動作開始電圧Ｖｂｅは物性上「−２ｍＶ／℃」の温度特性を有する。室温でＶｂｅ（２５℃）＝０．６ボルト、高温でＶｂｅ（１００℃）＝０．４５ボルトである。従って、上記Ｉｍ値の温度依存性は、図８に示すように、室温と高温での差が激しいものになり、上記のＡ値、Ｒ値の設計は難しいものがあった。また、最悪は設計が成立せずに、温度によっては素子の破壊を招く不具合が発生していた。
【０００７】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、過電流保護電流値の設計を容易にし、過電流による素子破壊を防ぐことができる負荷駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
過電流保護用トランジスタの制御端子電圧が動作電圧以上になると、当該トランジスタが動作しパワートランジスタの制御端子電圧を下げ、電流制限がかけられる。この時のパワートランジスタの電流Ｉｍ、パワートランジスタと電流検出用トランジスタの電流比Ａ、検出抵抗値Ｒ、過電流保護トランジスタの動作開始電圧Ｖｂｅの関係は、
Ｉｍ／Ａ＝Ｖｂｅ／Ｒ
で表される。
【００１０】
ここで、請求項１に記載のように、負の温度特性を有する過電流保護トランジスタに対し第２の電流検出用抵抗の温度特性として負の特性を持たせるとともに、第１の電流検出用抵抗には温度特性がないようにすれば、温度が変化した場合にもＩｍ値はより影響を受けにくくなる。このことにより、過電流保護の電流値Ｉｍの設計は容易になる。つまり、Ｉｍが対象とする負荷の最大動作電流を下回らないよう、また、Ｉｍが素子破壊を招く電流値を上回らないようにＡ値やＲ値を容易に決定（選択）することができ、素子破壊を招くことなく素子の性能を十分に引き出すことが可能となる。
【００１３】
請求項２に記載のように、第２の電流検出抵抗として窒素成分を含むＣｒＳｉ膜を用い、請求項３に記載のように、スパッタ成膜中のアルゴンガスと窒素ガスの流量比を調整することにより、窒素成分を含むＣｒＳｉ膜の温度特性に、負の特性を持たせるようにすると、実用上好ましいものとなる。
【００１４】
また、請求項４に記載のように、半導体基板の断面形状において半導体基板における過電流保護トランジスタの形成部分の上方に第２の電流検出用抵抗を形成すると、過電流保護トランジスタの温度と第２の電流検出用抵抗の温度をほぼ同一にすることができる。
【００１５】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１には、本実施形態における負荷駆動回路の電気的構成を示す。
【００１６】
図１において、メインパワートランジスタＴ１のソース端子は直流電源１のマイナス端子と接続されている。また、メインパワートランジスタＴ１のドレイン端子は負荷２を介して直流電源１のプラス端子と接続されている。このようにして電源１と負荷２とパワートランジスタＴ１との直列回路が形成されている。
【００１７】
一方、制御回路３には電源７が接続されている。また、制御回路３にはトランジスタ４，５の直列回路が接続され、両トランジスタ４，５の間の点Ｐ１は抵抗６を介してメインパワートランジスタＴ１のゲート端子と接続されている。そして、制御回路３がトランジスタ４，５をオンさせることによりメインパワートランジスタＴ１のゲート端子に電圧が印加され、同トランジスタＴ１がオンする。これにより、トランジスタＴ１を通して負荷２に電流を流すことができる。
【００１８】
メインパワートランジスタＴ１のソース・ドレイン端子間において、トランジスタＴ２と抵抗８が直列に接続されている。つまり、パワートランジスタＴ１に対し並列に、第１の電流検出用トランジスタＴ２と第１の電流検出用抵抗８との直列回路が接続されている。トランジスタＴ１とＴ２は同一のチップ内に形成されている。トランジスタＴ２のゲート端子は前述の抵抗６を介して点Ｐ１と接続されている。また、トランジスタＴ２と抵抗８との間の点Ｐ２は制御回路３と接続されている。この検出抵抗８にはメイントランジスタＴ１に流れる電流の大きさに比例した電圧出力が発生し、その電圧が制御回路３にてモニターされ、所定電圧を越えると、強制的にメイントランジスタＴ１に流れる電流に制限を加えることとなる。
【００１９】
メインパワートランジスタＴ１のソース・ドレイン端子間において、トランジスタＴ３と抵抗９が直列に接続されている。つまり、パワートランジスタＴ１に対し並列に、第２の電流検出用トランジスタＴ３と第２の電流検出用抵抗９との直列回路が接続されている。トランジスタＴ１とＴ２とＴ３とは同一のチップ内に形成されている。トランジスタＴ３のゲート端子は前述の抵抗６を介して点Ｐ１と接続されている。また、各トランジスタＴ１，Ｔ２，Ｔ３のゲート端子とメインパワートランジスタＴ１のソース端子との間において、トランジスタＴ４が接続され、トランジスタＴ４のベース端子はトランジスタＴ３と抵抗９との間の点Ｐ３と接続されている。この検出抵抗９にはメイントランジスタＴ１に流れる電流の大きさに比例した電圧出力が発生し、その電圧が所定値を越えると、トランジスタＴ４が作動して強制的にメイントランジスタＴ１に流れる電流に制限を加えることとなる。
【００２０】
トランジスタＴ４と抵抗９に関し、図２にはそれらを配した半導体基板を示す。図２において、ｎ+シリコン基板１０の上面にはｎ-エピタキシャル層１１が形成されている。ｎ-エピタキシャル層１１の表層部にはｐ+領域１２が形成されるとともに、ｐ+領域１２での表層部にｎ+領域１３が形成されている。また、ｎ-エピタキシャル層１１の表層部にはｎ+領域１４が形成されている。ｎ-エピタキシャル層１１の上にはシリコン酸化膜１５が形成され、その上においてアルミ配線１６，１７，１８が形成され、アルミ配線１６はコンタクトホール１９を通してｎ+領域１３と電気的に接続され、同様に、アルミ配線１７はコンタクトホール２０を通してｐ+領域１２と、アルミ配線１８はコンタクトホール２１を通してｎ+領域１４とそれぞれ電気的に接続されている。
【００２１】
一方、図２のシリコン酸化膜１５の上には、図１での抵抗９として、窒素成分を含むＣｒＳｉ薄膜２２が形成されている。この膜２２は帯状に延び、その一端においてバリア金属膜２３を介して前述のアルミ配線１６と接続されている。帯状の膜２２の他端は、バリア金属膜２４を介してアルミ配線２５と接続されている。なお、基板の表面はパッシベーション膜２６にて覆われている。
【００２２】
ここで、窒素成分を含むＣｒＳｉ薄膜２２の製造方法について、図３を用いて説明する。このＣｒＳｉＮ膜２２は反応性スパッタにより形成したものである。図３において、チャンバー３０には真空ポンプ３１が接続され、同ポンプ３１によりチャンバー３０内の気体を排気することができる。チャンバー３０内には一対の対向電極３２，３３が配置され、両電極３２，３３には電源（交流または直流）３４が接続されている。電極３２にはシリコンウェハ３５が配置されるとともに、電極３３にはＣｒＳｉ焼結ターゲット３６が配置されている。ＣｒＳｉ焼結ターゲット３６は、Ｃｒ：Ｓｉの原子組成比が１：１．８である。また、チャンバー３０内にはアルゴンガスと窒素ガスを供給することができるようになっている。
【００２３】
そして、成膜の際にはチャンバー３０内の気体を排出した後、アルゴンガスを流しつつ電極３２，３３の間に電圧を印加する。すると、チャンバー３０内において加速された粒子（イオン）がターゲット３６に衝突し、その衝突ではじき出されたターゲット３６の原子や分子がシリコンウェハ３５上において堆積してＣｒＳｉ膜が形成される。この時、チャンバー３０内にアルゴンガスに加えて適量の窒素ガスを供給する。すると、窒素成分を含むＣｒＳｉ薄膜２２が形成される。
【００２４】
次に、本実施形態での負荷駆動回路の作用を、図４，５を用いて説明する。
図４において、ショート等の異常が発生していない正常時において、図１の制御回路３はトランジスタＴ１，Ｔ２，Ｔ３のゲート端子に電圧を印加してトランジスタＴ１，Ｔ２，Ｔ３をオンしてメインパワートランジスタＴ１を通して負荷２に電流を流す。つまり、制御回路３とトランジスタ４，５によりスイッチング制御手段が構成され、このスイッチング制御手段が、パワートランジスタＴ１と第１および第２の電流検出用トランジスタＴ２，Ｔ３の制御端子（ゲート端子）に接続されており、この制御端子の電圧を調整してトランジスタＴ１，Ｔ２，Ｔ３をスイッチング制御する。
【００２５】
図１の検出抵抗８，９にはメイントランジスタＴ１に流れる電流の大きさに比例した電圧出力が発生する。正常時には検出電流が図４での電流制限値Ｉ１を越えることはない。
【００２６】
これに対し、ショート等の異常が発生した場合には、メイントランジスタＴ１に流れる電流値が所定の値Ｉ１を越える（図４のｔ１のタイミング）。すると、制御回路３はシステム異常であるとしてパワートランジスタＴ１の駆動停止（ゲートオフ）動作を開始する。つまり、制御回路３は、第１の電流検出用抵抗８の両端子間に発生する電圧が所定値を越えるとトランジスタＴ１，Ｔ２，Ｔ３のゲート端子の電圧を強制的に調整して負荷２に流れる電流を制限する。ここで、この異常を検知してからゲートオフするまでのタイムラグは約５〜１０μｓｅｃである。
【００２７】
電流制限値Ｉ１よりも大きな電流値Ｉ２になると（図４のｔ２のタイミング）、トランジスタＴ４が動作してパワートランジスタＴ１のゲート電圧を下げてトランジスタＴ１に流れる電流に制限がかけられる（図４のｔ２〜ｔ３の期間）。つまり、過電流保護トランジスタＴ４は、ベース端子（制御端子）が第２の電流検出用トランジスタＴ３と第２の電流検出用抵抗９の間に接続されており、第２の電流検出用抵抗９の両端子間に発生する電圧が所定値を越えるとトランジスタＴ１，Ｔ２，Ｔ３のゲート端子（制御端子）の電圧を強制的に調整して負荷２に流れる電流を制限する。よって、タイムラグの間に素子に過大電流が流れて素子破壊するのを防ぐことができる。
【００２８】
この時、本実施形態においては、負の温度特性を有する過電流保護トランジスタＴ４に対し電流検出用抵抗９の温度特性として負の特性を持たせている。よって、図５に示すように、室温と高温での電流値は図８の従来に比べて接近したものとすることができる。
【００２９】
より詳しくは、メイントランジスタＴ１の電流Ｉｍ、トランジスタＴ１とＴ３の電流比Ａ、検出抵抗９の抵抗値Ｒ、保護トランジスタＴ４の動作開始電圧Ｖｂｅの関係は、
（Ｉｍ／Ａ）・Ｒ＝Ｖｂｅ
で表される。
【００３０】
抵抗９の温度係数は「−３０００ｐｐｍ／℃」に設定されている。よって、抵抗９の抵抗値Ｒ（１００℃）＝Ｒ（２５℃）×０．７７５となる。また、Ｖｂｅは「−２ｍＶ／℃」の温度特性を持つ。よって、室温で０．６ボルト、１００℃で０．４５ボルト（室温の０．７５倍）である。従って、上式より、電流Ｉｍは温度によらず一定の値となる。
【００３１】
このことにより、パワーモジュールの過電流保護の電流値（Ｉｍ）設計は容易になる。つまり、Ｉｍが対象とする負荷の最大動作電流を下回らないよう、またＩｍが素子破壊を招く電流値を上回らないようにＡ値、Ｒ値を容易に決定（選択）することができ、素子破壊を招くことなく素子の性能を十分に引き出すことが可能となる。即ち、抵抗温度特性を、Ｖｂｅの温度特性とマッチングさせることにより、Ｉｍの温度依存性を小さくし、パワーモジュールの過電流保護電流値の設計を容易にし、過電流による素子破壊を防ぐことができる。
【００３２】
また、本実施形態では、図２に示すように、半導体基板における過電流保護トランジスタＴ４の形成部分の上に電流検出用抵抗（ＣｒＳｉ薄膜抵抗）９を形成形成しており、保護トランジスタＴ４と抵抗９の温度は同一であり、トランジスタＴ４と抵抗９の温度のミスマッチによるＩｍの変動を防ぐことができる。
【００３３】
また、図３に示すように、ＣｒＳｉ薄膜抵抗は、Ｃｒ：Ｓｉの原子組成比１：１．８の焼結ターゲット３６を用いてＤＣマグネトロンスパッタにて成膜し、抵抗温度係数の調整はスパッタ成膜中のＡｒとＮ2の流量比を調整することにより行うことができる。つまり、第２の電流検出用抵抗９として窒素成分を含むＣｒＳｉ膜を用い、スパッタ成膜中のアルゴンガスと窒素ガスの流量比を調整することにより、窒素成分を含むＣｒＳｉ膜の温度特性に、負の特性を持たせることができる。
【００３４】
なお、図１では、電流検出用のトランジスタＴ２，Ｔ３を分離して作成している。これは、制御回路３へのフィードバック用の電圧（Ｐ２での電位）は温度に依らずメイントランジスタＴ１に流れる電流に比例して発生する必要があるためで、検出抵抗８は温度特性がほぼ「０」の抵抗を使用している。
【００３５】
なお、図１においてはトランジスタＴ１，Ｔ２，Ｔ３にＭＯＳトランジスタを用いるとともにトランジスタＴ４にバイポーラトランジスタを用いる場合について説明してきたが、これらトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４にはＭＯＳトランジスタ、バイポーラトランジスタ、ＩＧＢＴのいずれかを所望の組み合わせにて使用することができる。
【図面の簡単な説明】
【図１】実施の形態における負荷駆動回路の電気的構成を示す図。
【図２】保護トランジスタと抵抗を示す図。
【図３】抵抗用薄膜の製造方法を説明するための図。
【図４】作用を説明するためのタイムチャート。
【図５】作用を説明するためのタイムチャート。
【図６】従来技術を説明するための電気回路図。
【図７】従来技術を説明するためのタイムチャート。
【図８】従来技術を説明するためのタイムチャート。
【符号の説明】
１…電源、２…負荷、３…制御回路、４…トランジスタ、５…トランジスタ、８…抵抗、９…抵抗、Ｔ１…メインパワートランジスタ、Ｔ２…電流検出用トランジスタ、Ｔ３…電流検出用トランジスタ、Ｔ４…保護トランジスタ。
【図１】
0003780926.tif 000002
【図２】
0003780926.tif 000003
【図３】
0003780926.tif 000004
【図４】
0003780926.tif 000005
【図５】
0003780926.tif 000006
【図６】
0003780926.tif 000007
【図７】
0003780926.tif 000008
【図８】
0003780926.tif 000009