(57)【特許請求の範囲】
【請求項１】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
前記第２の電源端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第１のゲート回路の前記第２の電極に接続された第３の電極と、前記第２の端子に接続された第４の電極とを有し、前記第１の端子の電位により前記第３と第４の電極間を導通状態又は遮断状態にする第２のゲート回路と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第３のゲート回路とを、
有するメモリセルを備えたメモリであって、
複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
複数のデータ線と、
前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのデータ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された複数の前記メモリセルと、
前記複数のデータ線から１つのデータ線を選択するための行選択信号を出力する行アドレスデコーダと、
前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、
書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるように制御する読み書き制御回路と、
前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択しないときは、該選択されていない読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が遮断状態になり、該選択されていない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の第５と第６の電極間が遮断状態となるように制御する読み書き線ドライバと、
前記各データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのデータ線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号により選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかにより、該選択されたデータ線の電位を制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータ信号に応じて、該選択されたデータ線の電位を制御し、前記行選択信号がそのデータ線を選択しておらず、前記読み書き制御信号が読み出しを示すとき、該選択されていないデータ線を前記第２の電源端子に電気的に接続するように制御し、前記読み書き制御信号が書き込みを示すとき、該選択されていないデータ線と前記列選択信号により選択される読み出し線とに接続される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかに応じて、該メモリセルの記憶状態が変化しないように、その選択されていないデータ線の電位を制御するデータ線ドライバと、
前記すべてのデータ線を入力し、１つの出力端子の電位を決定する１つの出力回路とを、
備えたことを特徴とするメモリ。
【請求項２】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
第１の電極と、前記第２の端子に接続された第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第２の電源端子に接続された第３の電極と、前記第１のゲート回路の第１の電極に接続された第４の電極とを有し、前記第１の端子の電位により前記第３と第４の電極間を導通状態又は遮断状態にする第２のゲート回路と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第３のゲート回路とを、
有するメモリセルを備えたメモリであって、
複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
複数のデータ線と、
前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのデータ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された複数の前記メモリセルと、
前記複数のデータ線から１つのデータ線を選択するための行選択信号を出力する行アドレスデコーダと、
前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、
書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるように制御する読み書き制御回路と、
前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択しないときは、該選択されていない読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が遮断状態になり、該選択されていない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の第５と第６の電極間が遮断状態となるように制御する読み書き線ドライバと、
前記各データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのデータ線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号により選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかにより、該選択されたデータ線の電位を制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータ信号に応じて、該選択されたデータ線の電位を制御し、前記行選択信号がそのデータ線を選択しておらず、前記読み書き制御信号が読み出しを示すとき、該選択されていないデータ線を前記第２の電源端子に電気的に接続するように制御し、前記読み書き制御信号が書き込みを示すとき、該選択されていないデータ線と前記列選択信号により選択される読み出し線とに接続される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかに応じて、該メモリセルの記憶状態が変化しないように、その選択されていないデータ線の電位を制御するデータ線ドライバと、
前記すべてのデータ線を入力し、１つの出力端子の電位を決定する１つの出力回路とを、
備えたことを特徴とするメモリ。
【請求項３】
前記読み書き制御回路は、
前記読み書き制御信号を入力する第３のインバータと、
前記書き込みデータ信号と前記第３のインバータの出力とを入力する第１のＮＯＲゲートと、
前記書き込みデータ信号を入力する第４のインバータと、
前記第３と第４のインバータの出力を入力する第２のＮＯＲゲートと、
前記第１のＮＯＲゲートの出力を入力する第５のインバータと、
前記第２のＮＯＲゲートの出力を入力する第６のインバータとを備え、
前記読み書き制御信号と前記第３のインバータの出力と前記第５のインバータの出力と前記第６のインバータの出力を前記複数の各制御線にそれぞれ接続する構成にしたことを、
特徴とする請求項１又は２記載のメモリ。
【請求項４】
前記データ線ドライバは、
前記行選択信号を入力する第７のインバータと、
前記行選択信号と前記読み書き制御信号とを入力する第３のＮＯＲゲートと、
前記第７のインバータの出力と前記第６のインバータの出力に接続された前記制御線からの信号とを入力する第４のＮＯＲゲートと、
前記第７のインバータの出力と前記第５のインバータの出力に接続された前記制御線からの信号とを入力する第５のＮＯＲゲートと、
前記第１の電源端子と前記データ線との間に接続された負荷と、
前記第３のＮＯＲゲートの出力により前記データ線と前記第２の電源端子との間の開閉する第１のスイッチング素子と、
前記第４のＮＯＲゲートの出力により前記データ線と前記第２の電源端子との間の開閉する第２のスイッチング素子と、
前記第５のＮＯＲゲートの出力により前記データ線と前記第１の電源端子との間の開閉する第３のスイッチング素子とを、
備えたことを特徴とする請求項１又は２記載のメモリ。
【請求項５】
前記読み書き線ドライバは、
前記列選択信号を入力する第８のインバータと、
前記第８のインバータの出力を入力して、前記読み出し線に出力する第９のインバータと、
前記第８のインバータの出力と前記第３のインバータの出力に接続された前記制御線からの信号を入力して、前記書き込み線に出力する第６のＮＯＲゲートとを、
備えたことを特徴とする請求項１又は２記載のメモリ。
【請求項６】
前記出力回路は、
前記データ線に等しい数の入力を持ち、各入力が各データ線に接続され、出力が前記出力端子に接続された第７のＮＯＲゲートを、
備えたことを特徴とする請求項１又は２記載のメモリ。
【請求項７】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
前記第２の電源端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第１のゲート回路の前記第２の電極に接続された第３の電極と、前記第１の端子に接続された第４の電極とを有し、前記第２の端子の電位により前記第３と第４の電極間を導通状態又は遮断状態にする第２のゲート回路と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第３のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項８】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
前記第１の端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第２の電源端子に接続された第３の電極と、前記第２の電極に接続された第４の電極とを有し、前記第２の端子の電位により前記第３と第４の電極間を導通状態又は遮断状態にする第２のゲート回路と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第３のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項９】
複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
複数のワード・データ線と、
前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのワード・データ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された請求項７又は８記載の複数のメモリセルと、
前記複数のワード・データ線から１つのワード・データ線を選択するための行選択信号を出力する行アドレスデコーダと、
前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、
書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるように制御する読み書き制御回路と、
前記各ワード・データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのワード・データ線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択されたワード・データ線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になるよう制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータ信号に応じて、該選択されたワード・データ線の電位を制御し、前記行選択信号がそのワード・データ線を選択しておらず、前記読み書き制御信号が読み出しを示すとき、該選択されていないワード・データ線に接続されるメモリセルの前記第２のゲート回路の前記第３と第４の電極間が遮断状態になるよう制御し、前記読み書き制御信号が書き込みを示すとき、該選択されていないワード・データ線を高インピーダンス状態にするように制御するワード・データ線ドライバと、
前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号とにより選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態に応じて、該選択された読み出し線の電位を制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線を前記第１の電源端子に電気的に接続するように制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択しないときは、該選択されていない読み出し線を前記第２の電源端子に電気的に接続するように制御し、該選択されていない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が遮断状態となるように制御する読み書き線ドライバと、
前記すべての読み出し線を入力し、１つの出力端子の電位を決定する１つの出力回路とを、
備えたことを特徴とするメモリ。
【請求項１０】
前記読み書き制御回路は、
前記書き込みデータ信号を入力する第３のインバータと、
前記読み書き制御信号を入力する第４のインバータと、
前記第３と第４のインバータの出力を入力する第１のＮＯＲゲートと、
前記第１のＮＯＲゲートの出力を入力する第５のインバータとを備え、
前記読み書き制御信号と前記第４のインバータの出力と前記第１のＮＯＲゲートの出力と前記第５のインバータの出力とを前記複数の各制御線にそれぞれ接続する構成にしたことを、
特徴とする請求項９記載のメモリ。
【請求項１１】
前記ワード・データ線ドライバは、
前記行選択信号を入力する第６のインバータと、
前記行選択信号と前記読み書き制御信号とを入力する第２のＮＯＲゲートと、
前記第６のインバータの出力と前記第５のインバータの出力に接続される前記制御線からの信号とを入力する第３のＮＯＲゲートと、
前記第６インバータの出力と前記第１のＮＯＲゲートの出力に接続される前記制御線からの信号とを入力する第４のＮＯＲゲートと、
前記第２のＮＯＲゲートの出力により前記ワード・データ線と前記第２の電源端子との間を開閉する第１のスイッチング素子と、
前記第３のＮＯＲゲートの出力により前記ワード・データ線と前記第２の電源端子との間を開閉する第２のスイッチング素子と、
前記第４のＮＯＲゲートの出力により前記ワード・データ線と前記第１の電源端子との間を開閉する第３のスイッチング素子とを、
備えたことを特徴とする請求項９記載のメモリ。
【請求項１２】
前記読み書き線ドライバは、
前記列選択信号を入力する第７のインバータと、
前記第７のインバータの出力を入力して、前記読み出し線に出力する第８のインバータと、
前記第７のインバータの出力と前記第４のインバータの出力に接続された前記制御線からの信号とを入力して、前記書き込み線に出力する第５のＮＯＲゲートとを、
備えたことを特徴とする請求項９記載のメモリ。
【請求項１３】
前記出力回路は、
前記読み出し線に等しい数の入力を持ち、各入力が各読み出し線に接続され、出力が前記出力端子に接続された第６のＮＯＲゲートを、
備えたことを特徴とする請求項９記載のメモリ。
【請求項１４】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
前記第１の端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第１のゲート回路の前記第２の電極に接続された第３の電極と、前記第２の端子に接続された第４の電極とを有し、仮に第３の電極を第１の電源端子に第４の電極を第２の電源端子に接続したときには電流が流れず、仮に第３の電極を第２の電源端子に第４の電極を第１の電源端子に接続したときには電流が流れるような整流素子と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第２のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項１５】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
第１の電極と、前記第２の端子に接続された第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第１の端子に接続された第３の電極と、前記第１のゲート回路の前記第１の電極に接続された第４の電極とを有し、仮に第３の電極を第１の電源端子に第４の電極を第２の電源端子に接続したときには電流が流れず、仮に第３の電極を第２の電源端子に第４の電極を第１の電源端子に接続したときには電流が流れるような整流素子と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第２のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項１６】
複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
複数のデータ線と、
前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのデータ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された請求項１４又は１５記載の複数のメモリセルと、
前記複数のデータ線から１つのデータ線を選択するための行選択信号を出力する行アドレスデコーダと、
前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、
書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるよう制御する読み書き制御回路と、
前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択された読み出し線を前記第２の電源端子に電気的に接続するように制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線が高インピーダンス状態になるように制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択していないとき、該選択されない読み出し線が高インピーダンス状態になるように制御し、該選択されない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が遮断状態になるように制御する読み書き線ドライバと、
前記各データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのデータ線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号により選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかに応じて、該選択されたデータ線の電位を制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータ信号に応じて、該選択されたデータ線の電位を制御し、前記行選択信号がそのデータ線を選択しておらず、前記読み書き制御信号が読み出しを示すとき、該選択されないデータ線を前記第２の電源端子に電気的に接続するように制御し、前記読み書き制御信号が書き込みを示すとき、該選択されないデータ線が高インピーダンス状態になるように制御するデータ線ドライバと、
前記すべてのデータ線を入力し、１つの出力端子の電位を決定する出力回路とを、
備えたことを特徴とするメモリ。
【請求項１７】
前記読み書き制御回路は、
前記書き込みデータ信号を入力する第３のインバータと、
前記読み書き制御信号を入力する第４のインバータと、
前記第３と第４のインバータの出力を入力する第１のＮＯＲゲートと、
前記第１のＮＯＲゲートの出力を入力する第５のインバータとを備え、
前記読み書き制御信号と前記第４のインバータの出力と前記第１のＮＯＲゲートの出力と前記第５のインバータの出力を前記複数の各制御線にそれぞれ接続する構成にしたことを、
特徴とする請求項１６記載のメモリ。
【請求項１８】
前記データ線ドライバは、
前記行選択信号を入力する第６のインバータと、
前記行選択信号と前記読み書き制御信号とを入力する第２のＮＯＲゲートと、
前記第６のインバータの出力と前記第５のインバータの出力に接続される前記制御線からの信号とを入力する第３のＮＯＲゲートと、
前記第６のインバータの出力と前記第１のＮＯＲゲートの出力に接続される前記制御線からの信号とを入力する第４のＮＯＲゲートと、
前記第２のＮＯＲゲートの出力により前記データ線と前記第２の電源端子との間を開閉する第１のスイッチング素子と、
前記第３のＮＯＲゲートの出力により前記データ線と前記第２の電源端子との間を開閉する第２のスイッチング素子と、
前記第４のＮＯＲゲートの出力により前記データ線と前記第１の電源端子との間を開閉する第３のスイッチング素子とを、
備えたことを特徴とする請求項１６記載のメモリ。
【請求項１９】
前記読み書き線ドライバは、
前記列選択信号を入力する第７のインバータと、
前記第７のインバータの出力と前記読み書き制御信号とを入力する第５のＮＯＲゲートと、
前記第５のＮＯＲゲートの出力により前記読み出し線と前記第２の電源端子との間を開閉する第４のスイッチング素子と、
前記第７のインバータの出力と前記第４のインバータの出力に接続された前記制御線からの信号を入力して、前記書き込み線に出力する第６のＮＯＲゲートとを、
備えたことを特徴とする請求項１６記載のメモリ。
【請求項２０】
前記出力回路は、
前記データ線に等しい数の入力を持ち、各入力が各データ線に接続され、出力が前記出力端子に接続された第７のＮＯＲゲートを、
備えたことを特徴とする請求項１６記載のメモリ。
【請求項２１】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
第１の電極と、前記第２の端子に接続された第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第１のゲート回路の前記第１の電極に接続された第３の電極と、前記第１の端子に接続された第４の電極とを有し、仮に第３の電極を第１の電源端子に第４の電極を第２の電源端子に接続したときには電流が流れず、仮に第３の電極を第２の電源端子に第４の電極を第１の電源端子に接続したときには電流が流れるような整流素子と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第２のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項２２】
第１の端子と、
第２の端子と、
第３の端子と、
第１の電源端子と第２の電源端子に接続された第１のインバータと、
前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、
前記第１の端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、
前記第２の端子に接続された第３の電極と、前記第１のゲート回路の第２の電極に接続された第４の電極とを有し、仮に第３の電極を第１の電源端子に第４の電極を第２の電源端子に接続したときには電流が流れず、仮に第３の電極を第２の電源端子に第４の電極を第１の電源端子に接続したときには電流が流れるような整流素子と、
前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第２のゲート回路とを、
備えたことを特徴とするメモリセル。
【請求項２３】
複数の読み出し線と、
前記読み出し線と対をなす複数の書き込み線と、
複数のワード・データ線と、
前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのワード・データ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された請求項２１又は２２記載の複数のメモリセルと、
前記複数のワード・データ線から１つのワード・データ線を選択するための行選択信号を出力する行アドレスデコーダと、
前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、
書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるよう制御する読み書き制御回路と、
前記各ワード・データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのワード・データ線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択されたワード・データ線を前記第２の電源端子に電気的に接続するように制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータに応じて、該選択されたワード・データ線の電位を制御し、前記行選択信号がそのワード・データ線を選択していないときは、該選択されていないワード・データ線を高インピーダンス状態にするように制御するワード・データ線ドライバと、
前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号により選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかに応じて、該選択された読み出し線の電位を制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線を前記第２の電源端子に電気的に接続するように制御し、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択していないときは、該選択していない読み出し線を前記第２の電源端子に電気的に接続するように制御し、該選択していない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第２のゲート回路の前記第５と第６の電極間が遮断状態になるように制御する読み書き線ドライバと、
前記すべての読み出し線を入力し、１つの出力端子の電位を決定する１つの出力回路とを、
備えたことを特徴とするメモリ。
【請求項２４】
前記読み書き制御回路は、
前記読み書き制御信号を入力する第３のインバータと、
前記第３のインバータの出力と前記書き込みデータ信号とを入力する第１のＮＯＲゲートと、
前記第１のＮＯＲゲートの出力を入力する第４のインバータとを備え、
前記読み書き制御信号と前記第３のインバータの出力と前記第１のＮＯＲゲートの出力と前記第４のインバータの出力を前記複数の各制御線にそれぞれ接続する構成にしたことを、
特徴とする請求項２３記載のメモリ。
【請求項２５】
前記ワード・データ線ドライバは、
前記行選択信号を入力する第５のインバータと、
前記第５のインバータの出力と前記第１のＮＯＲゲートの出力に接続される前記制御線からの信号とを入力する第２のＮＯＲゲートと、
前記第５のインバータの出力と前記第４のインバータの出力に接続される前記制御線からの信号とを入力する第３のＮＯＲゲートと、
前記第２のＮＯＲゲートの出力により前記ワード・データ線と前記第２の電源端子との間を開閉する第１のスイッチング素子と、
前記第３のＮＯＲゲートの出力により前記ワード・データ線と前記第１の電源端子との間を開閉する第２のスイッチング素子とを、
備えたことを特徴とする請求項２３記載のメモリ。
【請求項２６】
前記読み書き線ドライバは、
前記列選択信号を入力する第６のインバータと、
前記第６のインバータの出力と前記読み書き制御信号とを入力して、前記読み出し線に出力する第４のＮＯＲゲートと、
前記第６のインバータの出力と前記第３のインバータの出力に接続された前記制御線からの信号とを入力して、前記書き込み線に出力する第５のＮＯＲゲートとを、
備えたことを特徴とする請求項２３記載のメモリ。
【請求項２７】
前記出力回路は、
前記読み出し線に等しい数の入力を持ち、各入力が各読み出し線に接続され、出力が前記出力端子に接続された第６のＮＯＲゲートを、
備えたことを特徴とする請求項２３記載のメモリ。
【請求項２８】
前記第１と第２のインバータは、
前記第１の電源端子とその出力端子の間に接続された負荷と、
入力端子の電圧によりその出力端子と前記第２の電源端子の間を開閉するスイッチング素子とを、
備えたことを特徴とする請求項７、８、１４、１５、２１又は２２記載のメモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などにおけるメモリセル及びメモリに関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；大森正道編、「超高速化合物半導体デバイス」、培風館、Ｐ．３０７〜３０９
図２は、前記文献に記載された従来のメモリセルを示す回路図である。
図２に示すメモリセルは、ｍ行ｎ列（ｍ，ｎは正の整数）に配置されたメモリセルアレイの中のｘ行ｙ列目（ｘ＝１，２，…，ｍ、ｙ＝１，２，…ｎ）のメモリセルＭｘｙを表すものとする。
以下、ｘ行ｙ列目のメモリセルを「メモリセルＭｘｙ」、ｘ行ｙ列目のメモリセル内のエンハンスメント電界効果トランジスタ（以下、Ｅ−ＦＥＴと呼ぶ）を「Ｅ−ＦＥＴ３ｘｙ」、ｘ行目のワード線を「ワード線ＷＤｘ」、ｙ列目のビット線を「ビット線ＢＩＴ１ｙ」のように記す。
従来のメモリセルＭｘｙは、端子Ｗｘｙ、端子Ｂ１ｘｙ、端子Ｂ２ｘｙの３つの端子を持ち、端子Ｗｘｙはワード線ＷＤｘに、端子Ｂ１ｘｙはビット線ＢＩＴ１ｙに、端子Ｂ２ｘｙはビット線ＢＩＴ２ｙに、それぞれ接続されている。
ノードＮ１ｘｙにはデプレーション電界効果トランジスタ（以下、Ｄ−ＦＥＴと呼ぶ）１ｘｙのゲートとソース、Ｅ−ＦＥＴ３ｘｙとＥ−ＦＥＴ５ｘｙのドレイン、Ｅ−ＦＥＴ４ｘｙのゲートが接続され、ノードＮ２ｘｙにはＤ−ＦＥＴ２ｘｙのゲートとソース、Ｅ−ＦＥＴ４ｘｙとＥ−ＦＥＴ６ｘｙのドレイン、Ｅ−ＦＥＴ３ｘｙのゲートが接続されている。
Ｄ−ＦＥＴ１ｘｙとＤ−ＦＥＴ２ｘｙのドレインは電源端子Ｖddに、Ｅ−ＦＥＴ３ｘｙとＥ−ＦＥＴ４ｘｙのソースはグラウンド端子に、Ｅ−ＦＥＴ５ｘｙのソースは端子Ｂ１ｘｙに、Ｅ−ＦＥＴ６ｘｙのソースは端子Ｂ２ｘｙ、Ｅ−ＦＥＴ５ｘｙとＥ−ＦＥＴ６ｘｙのゲートは端子Ｗｘｙに、それぞれ接続されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のメモリセル及びメモリには、以下のような課題があった。
（ａ）  ビット線の制御が複雑で設計パラメータの許容範囲が狭い
読み出しにも書き込みにも同じ２本のビット線ＢＩＴ１ｙ，ＢＩＴ２ｙを使うため、ビット線の読み出し時の高電位・低電位（以下、それぞれＨｒ，Ｌｒと呼ぶ）と書き込み時の高電位・低電位（以下、それぞれＨｗ，Ｌｗと呼ぶ）でそれぞれ電位を変える必要がある。
例えば、
Ｌｗ＝０．１〜０．３Ｖ，Ｈｗ＝０．６〜０．８Ｖ，Ｌｒ＝０．９〜１．１Ｖ，Ｈｒ＝１．２〜１．４Ｖ
のように設定する。
このように、読み出しや書き込みのためにビット線は４つの電位を取る。このため、ビット線にはプルアップ回路、センスアンプ回路、書き込み回路などの複雑な周辺回路が必要で、メモリセルや周辺回路の設計パラメータ（Ｅ−ＦＥＴ，Ｄ−ＦＥＴのゲート幅や閾値など）の許容範囲が狭いなどの問題がある。
特に、設計パラメータの許容範囲が狭いと、設計が難しいだけでなく、製造プロセスにおける素子特性のばらつきに対する許容範囲が狭くなり、歩留まりが低下する。
【０００４】
（ｂ）  ＭＥＳ−ＦＥＴのように導通時の抵抗（以下、オン抵抗と呼ぶ）と遮断時の抵抗（以下、オフ抵抗と呼ぶ）の変化率があまり大きくない素子で構成する場合、メモリセルの低電流化（低消費電力化）が困難
ノードＮ１ｘｙが低電位（以下、Ｌと呼ぶ）でノードＮ２ｘｙが高電位（以下、Ｈと呼ぶ）、ワード線ＷＤｘがＨとし、ビット線ＢＩＴ１ｙ，ＢＩＴ２ｙの電位がＬｒ以下に下がらないようにするためプルアップ回路がビット線ＢＩＴ１ｙ，ＢＩＴ２ｙに接続されているとする。このとき、Ｅ−ＦＥＴ３ｘｙ，Ｅ−ＦＥＴ５ｘｙ，Ｅ−ＦＥＴ６ｘｙが導通状態、Ｅ−ＦＥＴ４ｘｙが遮断状態であり、このメモリセルＭｘｙの記憶状態がビット線を通して読み出される。
この状態（ノードＮ１ｘｙがＬでワード線ＷＤｘがＨの時）では、ビット線ＢＩＴ１ｙに接続されたプルアップ回路からＥ−ＦＥＴ５ｘｙを通してＥ−ＦＥＴ３ｘｙのドレイン・ソース間に電流が流れ、ビット線ＢＩＴ１ｙの電位がＬｒまで下がる。この電流は、配線長が長く配線容量が大きいビット線の電位を高速に変化させるために大きなものとなる。
Ｅ−ＦＥＴ３ｘｙに大きな電流が流れてもノードＮ１ｘｙがＬを保つ（読み出し時なのでノードＮ１ｘｙはＬを保たなければならない）ために、ゲート幅を大きくするなどして、Ｅ−ＦＥＴ３ｘｙのオン抵抗を小さくする（導通時の電流を大きくする）必要がある。Ｅ−ＦＥＴ３ｘｙのオン抵抗が大きいと、Ｅ−ＦＥＴ３ｘｙのドレイン・ソース間の電圧が大きくなり、ノードＮ１ｘｙがＬを保てないからである。
Ｅ−ＦＥＴ４ｘｙに対しても、ノードＮ１ｘｙがＨでノードＮ２ｘｙがＬの時を考えると、同様である。
オン抵抗を小さくすると、ＭＥＳ−ＦＥＴのようにオン抵抗とオフ抵抗の変化率があまり大きくない素子では、オフ抵抗が小さくなり、遮断時の電流（リーク電流）が大きくなる。負荷電流はリーク電流よりも十分大きくしなければならないので、負荷電流を下げてメモリセルを低電流化することが難しい。
【０００５】
【課題を解決するための手段】
本発明のメモリは、前記課題を解決するために、第１の端子と、第２の端子と、第３の端子と、第１の電源端子と第２の電源端子に接続された第１のインバータと、前記第１の電源端子と前記第２の電源端子に接続され、入力端子が前記第１のインバータの出力端子に接続され、出力端子が前記第１のインバータの入力端子に接続された第２のインバータと、前記第２の電源端子に接続された第１の電極と、第２の電極とを有し、前記第１のインバータの出力端子の電位により前記第１と第２の電極間を導通状態又は遮断状態にする第１のゲート回路と、前記第１のゲート回路の前記第２の電極に接続された第３の電極と、前記第２の端子に接続された第４の電極とを有し、前記第１の端子の電位により前記第３と第４の電極間を導通状態又は遮断状態にする第２のゲート回路と、前記第２のインバータの出力端子に接続された第５の電極と、前記第２の端子に接続された第６の電極とを有し、前記第３の端子の電位により前記第５と第６の電極間を導通状態又は遮断状態にする第３のゲート回路とを有するメモリセルを備えている。
そして、複数の読み出し線と、前記読み出し線と対をなす複数の書き込み線と、複数のデータ線と、前記第１の端子が前記１つの読み出し線に接続され、前記第２の端子が前記１つのデータ線に接続され、前記第３の端子が前記１つの読み出し線と対をなす前記書き込み線に接続された複数の前記メモリセルと、前記複数のデータ線から１つのデータ線を選択するための行選択信号を出力する行アドレスデコーダと、前記複数の読み出し線と前記複数の書き込み線から１つの読み出し線と該読み出し線と対をなす書き込み線を選択するための列選択信号を出力する列アドレスデコーダと、書き込みデータ信号と読み書き制御信号とを入力して、複数の制御線の各電位が所定の電位の組み合わせとなるように制御する読み書き制御回路と、読み書き線ドライバと、データ線ドライバと、前記すべてのデータ線を入力し、１つの出力端子の電位を決定する１つの出力回路とを備えたことを特徴とする。
前記読み書き線ドライバは、前記各読み出し線に対応して設けられ、前記制御線からの信号と前記列選択信号とを入力し、前記列選択信号がその読み出し線を選択しており、前記読み書き制御信号が読み出しを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が遮断状態になるように制御し、前記読み書き制御信号が書き込みを示すとき、該選択された読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が導通状態になり、該選択された読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の前記第５と第６の電極間が導通状態になるように制御し、前記列選択信号がその読み出し線を選択しないときは、該選択されていない読み出し線に接続される前記メモリセルの前記第２のゲート回路の前記第３と第４の電極間が遮断状態になり、該選択されていない読み出し線と対をなす書き込み線に接続される前記メモリセルの前記第３のゲート回路の第５と第６の電極間が遮断状態となるように制御するものである。
更に、前記データ線ドライバは、前記各データ線に対応して設けられ、前記複数の制御線からの信号と前記行選択信号とを入力し、前記行選択信号がそのデータ線を選択しており、前記読み書き制御信号が読み出しを示すとき、前記行選択信号と前記列選択信号により選択される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかにより、該選択されたデータ線の電位を制御し、前記読み書き制御信号が書き込みを示すとき、前記書き込みデータ信号に応じて、該選択されたデータ線の電位を制御し、前記行選択信号がそのデータ線を選択しておらず、前記読み書き制御信号が読み出しを示すとき、該選択されていないデータ線を前記第２の電源端子に電気的に接続するように制御し、前記読み書き制御信号が書き込みを示すとき、該選択されていないデータ線と前記列選択信号により選択される読み出し線とに接続される前記メモリセルの前記第１のゲート回路の前記第１と第２の電極間が導通状態であるか遮断状態であるかに応じて、該メモリセルの記憶状態が変化しないように、その選択されていないデータ線の電位を制御するものである。
【０００６】
以上のように構成した本発明のメモリにおけるメモリセルでは、以下のように動作する。
読み出し時においては、第３のゲート回路を遮断状態にし、第２のゲート回路を導通状態にして、第１のインバータの出力端子に電位により、第１のゲート回路が導通状態になると、第２の端子が第１のゲート回路を介して、第２の電源端子に電気的に接続され、第１のゲート回路が遮断状態になると、第２の端子が第２の電源端子と電気的に切り離される。したがって、この第１のゲート回路が導通状態であるか遮断状態であるかを第２の端子から検出することにより、第１のインバータの出力端子の電位が分かる。つまり、記憶状態が分かる。
書き込み時は、第３のゲート回路を導通状態にして、第２の端子から第３のゲート回路を通して、第２のインバータの出力端子にデータを書き込む。したがって、次のような理由から前記課題を解決できるのである。
前記課題（ａ）は読み出し線と書き込み線を設けたので、それぞれＨ，Ｌの２つの電位をとれば良く、それぞれの線の制御が簡単で設計パラメータの許容範囲が広くなることから解決できる。
前記課題（ｂ）は読み出し線から流れ込む電流が第１のゲート回路にしか流れず、第１と第２のインバータには流れ込まないようにしたので、第１と第２のインバータの駆動能力を下げて、低消費電力化することができることから解決できる。
【０００７】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態のメモリを示す回路図である。
図１に示すように、メモリは、（ｍ×ｎ個）のメモリセルＭ１ｘｙ（ｘ＝１〜ｍ、ｙ＝１〜ｎ）と、ｍ本のデータ線ＤＴ１ｘ（ｘ＝１〜ｍ）と、ｍ個のデータ線ドライバ３０ｘ（ｘ＝１〜ｍ）と、ｎ本の読み出し線ＲＤ１ｙ（ｙ＝１〜ｎ）と、ｎ本の書き込み線ＷＴ１ｙ（ｙ＝１〜ｎ）と、ｎ個の読み書き線ドライバ４０ｙ（ｙ＝１〜ｎ）、１個の出力回路５０と、１個の読み書き制御回路２０と、４本の制御線ＬＷＡ、ＬＷＢ、ＬＤＡ、ＬＤＢと、１個の行アドレスデコーダと、１個の列アドレスデコーダとを備えている。
読み書き制御回路２０の入力端子は、端子ＤＡＴ、及び端子ＷＥに接続されている。読み書き制御回路２０の出力端子は、制御線ＬＤＡ、ＬＤＢ、ＬＷＡ、ＬＷＢに接続されている。制御線ＬＤＡ、ＬＤＢ、及びＬＷＡは、データ線ドライバ３０ｘの入力端子に接続されている。制御線ＬＷＢは、読み書き線ドライバ４０ｙの入力端子に接続されている。
【０００８】
データ線ドライバ３０ｘの出力端子は、データ線ＤＴ１ｘに接続されている。データ線ＤＴ１ｘは、ｎ個のメモリセルＭ１ｘｙ（ｙ＝１〜ｎ）及び出力回路５０の入力端子に接続されている。読み書き線ドライバ４０ｙの２つの出力端子は、読み出し線ＲＤ１ｙ、及び書き込み線ＷＴ１ｙに接続されている。読み出し線ＲＤ１ｙ、及び書き込み線ＷＴ１ｙは、ｍ個のメモリセルＭ１ｘｙ（ｘ＝１〜ｍ）に接続されている。
読み書き制御回路２０は、４個のインバータ、すなわちＩＮＶ２１（第３のインバータ）、ＩＮＶ２２（第４のインバータ）、ＩＮＶ２５（第５のインバータ）、ＩＮＶ２６（第６のインバータ）と、２個のＮＯＲゲート、すなわちＮＯＲ２３（第１のＮＯＲゲート）、ＮＯＲ２４（第２のＮＯＲゲート）とを有している。
端子ＤＡＴは、ＩＮＶ２２の入力とＮＯＲゲート２３の一方の入力に接続されている。端子ＷＥは、ＩＮＶ２１の入力と制御線ＬＷＡに接続されている。ＩＮＶ２１の出力は、ＮＯＲ２３の他方の入力とＮＯＲ２４の一方の入力、及び制御線ＬＷＢに接続されている。ＩＮＶ２２の出力はＮＯＲ２４の他方の入力に接続されている。ＮＯＲ２３の出力は、ＩＮＶ２５の入力に接続されている。ＮＯＲ２４の出力は、ＩＮＶ２６の入力に接続されている。ＩＮＶ２５の出力は、制御線ＬＤＡに接続されている。ＩＮＶ２６の出力は、制御線ＬＤＢに接続されている。
【０００９】
データ線ドライバ３０ｘは、１個のＩＮＶ３１ｘ（第７のインバータ）、３個のＮＯＲ３２ｘ（第３のＮＯＲゲート）、ＮＯＲ３３ｘ（第４のＮＯＲゲート）、、ＮＯＲ３４ｘ（第５のＮＯＲゲート）と、３個のＥ−ＦＥＴ３５ｘ（第２のスイッチング素子）、Ｅ−ＦＥＴ３６ｘ（第３のスイッチング素子）、Ｅ−ＦＥＴ３７ｘ（第１のスイッチング素子）、１個のＤ−ＦＥＴ３８ｘ（負荷）を有している。
ＸＡｘ端子は、ＩＮＶ３１ｘの入力とＮＯＲ３２ｘの一方の入力に接続されている。制御線ＬＷＡは、ＮＯＲ３２ｘの他方の入力に接続されている。制御線ＬＤＢは、ＮＯＲ３３ｘの一方の入力に接続されている。制御線ＬＤＡは、ＮＯＲ３４ｘの一方の入力に接続されている。
ＩＮＶ３１ｘの出力は、ＮＯＲ３３ｘの他方の入力とＮＯＲ３４ｘの他方の入力に接続されている。ＮＯＲ３３ｘの出力は、Ｅ−ＦＥＴ３５ｘのゲートに接続されている。ＮＯＲ３４ｘの出力は、Ｅ−ＦＥＴ３６ｘのゲートに接続されている。ＮＯＲ３２ｘの出力は、Ｅ−ＦＥＴ３７ｘのゲートに接続されている。
Ｅ−ＦＥＴ３５ｘのドレインと、Ｅ−ＦＥＴ３６ｘのソースと、Ｄ−ＦＥＴ３８ｘのゲート、ソースと、Ｅ−ＦＥＴ３７ｘのドレインは、データ線ＤＴ１ｘに接続されている。Ｅ−ＦＥＴ３６ｘのドレインとＤ−ＦＥＴ３８ｘのドレインは、電源端子Ｖdd（第１の電源端子）に接続されている。Ｅ−ＦＥＴ３５ｘのソースとＥ−ＦＥＴ３７ｘのソースは、グラウンド端子（第２の電源端子）に接続されている。
【００１０】
読み書き線ドライバ４０ｙは、２つのＩＮＶ４１ｙ（第８のインバータ）、ＩＮＶ４２ｙ（第９のインバータ）と、ＮＯＲ４３ｙ（第６のＮＯＲゲート）とを有している。
ＩＮＶ４１ｙの入力は、ＹＡｙ端子に接続されている。ＩＮＶ４１ｙの出力は、ＩＮＶ４２ｙの入力とＮＯＲ４３ｙの一方の入力に接続されている。ＮＯＲ４３ｙの他方の入力は、制御線ＬＷＢに接続されている。ＩＮＶ４２ｙの出力は、読み出し線ＲＤ１ｙに接続されている。ＮＯＲ４３ｙの出力は、書き込み線ＷＴ１ｙに接続されている。
行アドレスデコーダは、ｐビット（ｐは２P ≧ｍとなる正の整数；通常は、２P ＝ｍになるようにｍを設定する。）の行アドレスをデコードする回路で、ｐ個の入力とｍ個の出力を持ち、行アドレスの入力に対応してｍ個の行選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。行アドレスデコーダのｘ番目の出力は、データ線ドライバ３０ｘの端子ＸＡｘに接続されている。
列アドレスデコーダは、ｑビット（ｑは２q ≧ｎとなる正の整数；通常は、２q ＝ｎになるようにｎを設定する。）の列アドレスをデコードする回路で、ｑ個の入力とｎ個の出力を持ち、列アドレスの入力に対応してｎ個の列選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。列アドレスデコーダのｙ番目の出力は、読み書き線ドライバ４０ｙの端子ＹＡｙに接続されている。
出力回路５０は、１つのｍ入力ＮＯＲ５１（第７のＮＯＲゲート）を有している。
データ線ＤＴ１ｘ（ｘ＝１〜ｍ）は、ＮＯＲ５１の入力に接続されている。ＮＯＲ５１の出力は、出力端子ＯＵＴに接続されている。
【００１１】
図３は、図１中のメモリセルＭ１ｘｙの回路図である。
図３に示すように、メモリセルＭ１ｘｙは、端子Ｄ１ｘｙ（第２の端子）、端子Ｒ１ｘｙ（第１の端子）、端子Ｗ１ｘｙ（第３の端子）の３つの端子と、Ｄ−ＦＥＴ１１ｘｙと、Ｄ−ＦＥＴ１２ｘｙと、Ｅ−ＦＥＴ１３ｘｙと、Ｅ−ＦＥＴ１４ｘｙと、Ｅ−ＦＥＴ１５ｘｙ（第１のゲート回路）と、Ｅ−ＦＥＴ１６ｘｙ（第３のゲート回路）と、Ｅ−ＦＥＴ１７ｘｙ（第２のゲート回路）とを有している。
端子Ｄ１ｘｙは、データ線ＤＴ１ｘに接続されている。端子Ｒ１ｘｙは、読み出し線ＲＤ１ｙに接続されている。端子Ｗ１ｘｙは、書き込み線ＷＴ１ｙに接続されている。ノードＮ１１ｘｙには、Ｄ−ＦＥＴ１１ｘｙのゲートとソース、Ｅ−ＦＥＴ１３ｘｙのドレイン、Ｅ−ＦＥＴ１４ｘｙのゲート、Ｅ−ＦＥＴ１５ｘｙのゲートが接続されている。ノードＮ１２ｘｙには、Ｄ−ＦＥＴ１２ｘｙのゲートとソース、Ｅ−ＦＥＴ１３ｘｙのゲート、Ｅ−ＦＥＴ１４ｘｙのドレイン、Ｅ−ＦＥＴ１６ｘｙのソース（第５の電極）が接続されている。
【００１２】
Ｄ−ＦＥＴ１１ｘｙのドレインと、Ｄ−ＦＥＴ１２ｘｙのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ１３ｘｙのソースと、Ｅ−ＦＥＴ１４ｘｙのソースと、Ｅ−ＦＥＴ１５ｘｙのソース（第１の電極）は、グラウンド端子に接続されている。Ｅ−ＦＥＴ１５ｘｙのドレイン（第２の電極）は、Ｅ−ＦＥＴ１７ｘｙのソース（第３の電極）に接続されている。Ｅ−ＦＥＴ１７ｘｙのゲートは、端子Ｒ１ｘｙに接続されている。Ｅ−ＦＥＴ１７ｘｙのドレイン（第４の電極）は、端子Ｄ１ｘｙに接続されている。
Ｅ−ＦＥＴ１６ｘｙのゲートは端子Ｗ１ｘｙに接続されている。Ｅ−ＦＥＴ１６ｘｙのドレイン（第６の電極）は、端子Ｄ１ｘｙに接続されている。
Ｄ−ＦＥＴ１１ｘｙとＥ−ＦＥＴ１３ｘｙは、第１のインバータを構成し、Ｄ−ＦＥＴ１２ｘｙとＥ−ＦＥＴ１４ｘｙは、第２のインバータを構成する。
本実施形態では、例えば、Ｅ−ＦＥＴ、Ｄ−ＦＥＴ、及びＩＮＶ、ＮＯＲなどの論理ゲートは、ｎチャネル型のＭＥＳ−ＦＥＴで構成している。
【００１３】
図４は、図１のメモリの真理値を示す図である。
図４は、端子ＷＥ、端子ＤＡＴ、メモリセルの記憶状態を変化させた時の、各線や出力端子ＯＵＴの電位の状態をまとめたものである。
以下、図４を参照しつつ、図１の動作を説明する。
（ａ）  読み出し時
図４に示すように、端子ＷＥをＬにすると、読み出しモードになる。読み出しモードでは、制御線ＬＷＡはＬ、読み書き制御回路２０中のＩＮＶ２１の出力はＨ、制御線ＬＷＢはＨ、ＮＯＲ２３の出力がＬ、ＩＮＶ２５の出力はＨ、制御線ＬＤＡはＨ、ＮＯＲ２４の出力はＬ、ＩＮＶ２６の出力はＨ、制御線ＬＤＢはＨとなる。
また、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉ（ｉ≠ｘ；以下同じ）はＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊ（ｊ≠ｙ；以下同じ）はＬになったとする。
【００１４】
端子ＸＡｘがＨなので、データ線ドライバ３０ｘ中のＮＯＲ３２ｘの出力はＬ、制御線ＬＤＢがＨなので、ＮＯＲ３３ｘの出力はＬ、制御線ＬＤＡがＨなので、ＮＯＲ３４ｘの出力はＬとなる。Ｅ−ＦＥＴ３５ｘと、Ｅ−ＦＥＴ３６ｘと、Ｅ−ＦＥＴ３７ｘは遮断状態になる。
端子ＹＡｙがＨなので、読み書き線ドライバ４０ｙ中のＩＮＶ４１ｙの出力はＬ、ＩＮＶ４２ｙの出力はＨ、読み出し線ＲＤ１ｙはＨとなり、制御線ＬＷＢはＨなので、ＮＯＲ４３ｙの出力はＬとなり、書き込み線ＷＴ１ｙはＬになる。
端子ＹＡｊがＬなので、読み書き線ドライバ４０ｊ中のＩＮＶ４１ｊの出力はＨ、ＩＮＶ４２ｊの出力はＬ、読み出し線ＲＤ１ｊはＬとなり、制御線ＬＷＢはＨなので、ＮＯＲ４３ｊの出力はＬとなり、書き込み線ＷＴ１ｊはＬになる。
端子ＸＡｉがＬ、制御線ＬＷＡがＬなので、データ線ドライバ３０ｉ中のＮＯＲ３２ｉの出力はＨ、Ｅ−ＦＥＴ３７ｉは導通状態になる。制御線ＬＤＢと制御線ＬＤＡはＨなので、ＮＯＲ３３ｉとＮＯＲ３４ｉの出力はＬになり、Ｅ−ＦＥＴ３５ｉとＥ−ＦＥＴ３６ｉは遮断状態になる。
【００１５】
（ａ１）  メモリセルＭ１ｘｙの記憶状態がＨ（ノードＮ１１ｘｙがＨ）の時Ｅ−ＦＥＴ１５ｘｙのドレイン・ソース間は導通状態にある。読み出し線ＲＤ１ｙはＨであり、Ｅ−ＦＥＴ１７ｘｙのドレイン・ソース間は導通状態である。
データ線ドライバ３０ｘのＥ−ＦＥＴ３５ｘと、Ｅ−ＦＥＴ３６ｘと、Ｅ−ＦＥＴ３７ｘが遮断状態なので、Ｄ−ＦＥＴ３８ｘからの電流が、データ線ＤＴ１ｘを通して、Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙに流れる。
データ線ＤＴ１ｘの電位は、Ｄ−ＦＥＴ３８ｘの負荷抵抗と、Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙのオン抵抗の直列接続とにより分圧された値となるが、Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙのオン抵抗の和の方が、Ｄ−ＦＥＴ３８ｘの負荷抵抗値よりも十分小さいので（小さくなるようにゲート幅などを設計する）、データ線ＤＴ１ｘはＬになる。
なお、書き込み線ＷＴ１ｙはＬであるので、Ｅ−ＦＥＴ１６ｘｙは遮断状態となり、データ線Ｄ１ｘｙからＥ−ＦＥＴ１６ｘｙに電流が流れることはない。
【００１６】
（ａ２）  メモリセルＭ１ｘｙの記憶状態がＬ（ノードＮ１１ｘｙがＬ）の時Ｅ−ＦＥＴ１５ｘｙのドレイン・ソース間は遮断状態である。（ａ１）と同様に、Ｅ−ＦＥＴ１６ｘｙも遮断状態であり、データ線ドライバ３０ｘ中のＥ−ＦＥＴ３５ｘとＥ−ＦＥＴ３６ｘとＥ−ＦＥＴ３７ｘも遮断状態なので、Ｄ−ＦＥＴ３８ｘからの電流は、出力回路５０のＮＯＲ５１の入力に流れ、データ線ＤＴ１ｘはＨになる（一般的に、論理ゲートの入力抵抗は十分大きいので、Ｄ−ＦＥＴ３８ｘの抵抗値＜ＮＯＲ５１の入力抵抗となる（そうなるように容易に設計できる））。
上記（ａ１）の場合も（ａ２）の場合も、データ線ＤＴ１ｘにつながる他のメモリセルＭ１ｘｊについては、Ｅ−ＦＥＴ１６ｘｊもＥ−ＦＥＴ１７ｘｊも遮断状態なので、データ線ＤＴ１ｘと切り離されており、上記動作に影響を与えない。
【００１７】
データ線ドライバ３０ｉ中のＥ−ＦＥＴ３７ｉが導通状態、Ｅ−ＦＥＴ３５ｉとＥ−ＦＥＴ３６ｉが遮断状態なので、Ｄ−ＦＥＴ３８ｉの電流はＥ−ＦＥＴ３７ｉに流れるが、Ｄ−ＦＥＴ３８ｉの抵抗値よりもＥ−ＦＥＴ３７ｉのオン抵抗の方が十分小さいので、データ線ＤＴ１ｉは、メモリセルＭ１ｉｙとＭ１ｉｊの記憶状態によらず、Ｌになる。
したがって、メモリセルＭ１ｘｙの記憶状態がＨの場合は、データ線ＤＴ１ｘもデータ線ＤＴ１ｉもＬなので、出力回路５０により端子ＯＵＴはＨになり、メモリセルＭ１ｘｙの記憶状態がＬの場合には、データ線ＤＴ１ｘはＨで、データ線ＤＴ１ｉはＬなので、出力回路５０により端子ＯＵＴはＬになる。つまり、メモリセルＭ１ｘｙの記憶状態を出力に読み出すことができる。
【００１８】
（ｂ）  書き込み時
図４に示すように、端子ＷＥをＨにすると、書き込みモードになる。書き込みモードでは、制御線ＬＷＡはＨ、読み書き制御回路２０中のＩＮＶ２１の出力はＬ、制御線ＬＷＢはＬになる。
読み出し時と同様に、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉはＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊはＬになったとする。
端子ＹＡｊがＬなので、読み書き線ドライバ４０ｊ中のＩＮＶ４１ｊの出力はＨ、ＩＮＶ４２ｊの出力はＬになり、読み出し線ＲＤ１ｊはＬになり、ＮＯＲ４３ｊの出力はＬになり、書き込み線ＷＴ１ｊはＬになる。
読み出し線ＲＤ１ｊと書き込み線ＷＴ１ｊがＬなので、メモリセルＭ１ｘｊのＥ−ＦＥＴ１６ｘｊとＥ−ＦＥＴ１７ｘｊ、及びメモリセルＭ１ｉｊのＥ−ＦＥＴ１６ｉｊとＥ−ＦＥＴ１７ｉｊは遮断状態である。これらのメモリセルＭ１ｘｊ及びＭ１ｉｊは、データ線ＤＴ１ｘ及びＤＴ１ｉから電気的に切り離されるため、書き込み動作に影響をせず、また、影響を受けない。
端子ＹＡｙがＨなので、読み書き線ドライバ４０ｙ中のＩＮＶ４１ｙの出力がＬ、ＩＮＶ４２ｙの出力がＨ、読み出し線ＲＤ１ｙはＨ、制御線ＬＷＢがＬで、ＩＮＶ４１ｙの出力がＬなので、ＮＯＲ４３ｙの出力がＨ、書き込み線ＷＴ１ｙはＨとなる。
読み出し線ＲＤ１ｙと、書き込み線ＷＴ１ｙがＨなので、Ｅ−ＦＥＴ１６ｘｙとＥ−ＦＥＴ１７ｘｙは導通状態である。
【００１９】
（ｂ１）  メモリセルＭ１ｘｙの記憶状態をＨ（ノードＮ１１ｘｙをＨ）にするように書き込む時
端子ＤＡＴをＨにする。読み書き制御回路２０中のＮＯＲ２３の出力はＬ、ＩＮＶ２５の出力はＨ、制御線ＬＤＡはＨ、ＩＮＶ２２の出力はＬ、ＮＯＲ２４の出力はＨ、ＩＮＶ２６の出力はＬ、制御線ＬＤＢはＬ、制御線ＬＷＢはＬ、制御線ＬＷＡはＨになる。
制御線ＬＷＡがＨなので、データ線ドライバ３０ｘ中のＮＯＲ３２ｘの出力はＬ、端子ＸＡｘがＨ、ＩＮＶ３１ｘの出力はＬ、制御線ＬＤＢがＬなので、ＮＯＲ３３ｘの出力はＨ、制御線ＬＤＡがＨなので、ＮＯＲ３４ｘの出力はＬになる。そのため、Ｅ−ＦＥＴ３５ｘは導通状態、Ｅ−ＦＥＴ３６ｘは遮断状態、Ｅ−ＦＥＴ３７ｘは遮断状態である。
書き込み前、ノードＮ１２ｘｙがＨだった（このとき、ノードＮ１１ｘｙはＬでＥ−ＦＥＴ１４ｘｙとＥ−ＦＥＴ１５ｘｙは遮断状態）とすると、Ｄ−ＦＥＴ１２ｘｙの電流は、Ｅ−ＦＥＴ１６ｘｙからデータ線ＤＴ１ｘを通り、Ｅ−ＦＥＴ３５ｘ、グラウンド端子に流れる。また、Ｄ−ＦＥＴ３８ｘからの電流が、Ｅ−ＦＥＴ３５ｘ、グラウンド端子に流れる。
【００２０】
データ線ＤＴ１ｘの電位は、Ｄ−ＦＥＴ１２ｘｙの抵抗とＥ−ＦＥＴ１６ｘｙのオン抵抗との直列接続とＤ−ＦＥＴ３８ｘの抵抗との並列接続と、Ｅ−ＦＥＴ３５ｘのオン抵抗により分圧された値になる。
Ｄ−ＦＥＴ１２ｘｙの抵抗とＥ−ＦＥＴ１６ｘｙのオン抵抗との直列接続とＤ−ＦＥＴ３８ｘの抵抗との並列接続の抵抗値よりもＥ−ＦＥＴ３５ｘのオン抵抗の方が十分小さいので（小さくなるようにゲート幅などを設計する）、データ線ＤＴ１ｘはＬになり、ノードＮ１２ｘｙもＬになる。ノードＮ１２ｘｙはＬになると、Ｅ−ＦＥＴ１３ｘｙは遮断状態になり、ノードＮ１１ｘｙはＨ、つまり、メモリセルＭ１ｘｙの記憶状態がＨに書き込まれる。
書き込み前、ノードＮ１２ｘｙがＬだった（このとき、ノードＮ１１ｘｙはＨ、つまり既に、書き込もうとしている状態になっている）とすると、Ｄ−ＦＥＴ３８ｘの抵抗値よりもＥ−ＦＥＴ３５ｘのオン抵抗の方が十分小さいので（小さくなるようにゲート幅などを設計する）ので、データ線ＤＴ１ｘはＬであり、Ｅ−ＦＥＴ１６ｘｙによって、データ線ＤＴ１ｘのＬとノードＮ１２ｘｙのＬが接続されるだけで、メモリセルＭ１ｘｙの記憶状態はＨのまま変化しない。
【００２１】
（ｂ２）  メモリセルＭ１ｘｙの記憶状態をＬ（ノードＮ１１ｘｙをＬ）にするように書き込む時
端子ＤＡＴをＬにする。読み書き制御回路２０中のＮＯＲ２３の出力はＨ、ＩＮＶ２５の出力はＬ、制御線ＬＤＡはＬ、ＩＮＶ２２の出力はＨ、ＮＯＲ２４の出力はＬ、ＩＮＶ２６の出力はＨ、制御線ＬＤＢはＨ、制御線ＬＷＡはＨになる。
制御線ＬＷＡがＨなので、データ線ドライバ３０ｘ中のＮＯＲ３２ｘの出力はＬ、制御線ＬＤＢがＨなので、ＮＯＲ３３ｘの出力はＬ、制御線ＬＤＡがＬ、端子ＸＡｘがＨ、ＩＮＶ３１ｘの出力はＬなので、ＮＯＲ３４ｘの出力はＨになる。そのため、Ｅ−ＦＥＴ３５ｘは遮断状態、Ｅ−ＦＥＴ３６ｘは導通状態、Ｅ−ＦＥＴ３７は遮断状態である。
書き込み前、ノードＮ１２ｘｙがＨだった（このとき、ノードＮ１１ｘｙはＬで既に書き込もうとしている状態になっている）とき、Ｅ−ＦＥＴ３６ｘとＤ−ＦＥＴ３８ｘからの電流がＮＯＲ５１の入力に流れるが、ＮＯＲ５１の入力抵抗よりもＥ−ＦＥＴ３６ｘとＤ−ＦＥＴ３８ｘの並列接続の抵抗値が十分小さいので（小さくなるようにゲート幅などを設計する）、データ線ＤＴ１ｘはＨである。そのため、Ｅ−ＦＥＴ１６ｘｙによって、データ線ＤＴ１ｘのＨとノードＮ１２ｘｙのＨが接続されるだけで、メモリセルＭ１ｘｙの記憶状態はＬのまま変化しない。
【００２２】
書き込み前、ノードＮ１２ｘｙがＬだった（このとき、ノードＮ１１ｘｙはＨで、Ｅ−ＦＥＴ１５ｘｙ、及びＥ−ＦＥＴ１４ｘｙは導通状態）であり、Ｅ−ＦＥＴ３６ｘとＤ−ＦＥＴ３８ｘからの電流がデータ線ＤＴ１ｘを通り、Ｅ−ＦＥＴ１６ｘｙからＥ−ＦＥＴ１４ｘｙ、グラウンド端子に流れる。Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙも導通状態なので、Ｅ−ＦＥＴ３６ｘとＤ−ＦＥＴ３８ｘからの電流はデータ線ＤＴ１ｘを通り、Ｅ−ＦＥＴ１７ｘｙからＥ−ＦＥＴ１５ｘｙ、グラウンド端子にも流れる。また、Ｄ−ＦＥＴ１２ｘｙからの電流はＥ−ＦＥＴ１４ｘｙ、グラウンド端子に流れる。
Ｄ−ＦＥＴ１２ｘｙの負荷抵抗は大きいので（大きくなるように設計する）、データ線ＤＴ１ｘの電位は、Ｅ−ＦＥＴ１４ｘｙとＥ−ＦＥＴ１６ｘｙのオン抵抗の直列接続と、Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙのオン抵抗の直列接続との並列接続と、Ｅ−ＦＥＴ３６ｘのオン抵抗とＤ−ＦＥＴ３８ｘの抵抗との並列接続で分圧された値になる。
Ｅ−ＦＥＴ１４ｘｙとＥ−ＦＥＴ１６ｘｙのオン抵抗の直列接続と、Ｅ−ＦＥＴ１７ｘｙとＥ−ＦＥＴ１５ｘｙのオン抵抗の直列接続とを並列接続した抵抗値よりも、Ｅ−ＦＥＴ３６ｘのオン抵抗とＤ−ＦＥＴ３８ｘの抵抗とを並列接続した抵抗値の方が小さいので（小さくなるようにゲート幅などを設計する）、データ線ＤＴ１ｘはＨになる。
【００２３】
ノードＮ１２ｘｙの電位は、Ｅ−ＦＥＴ１６ｘｙとＥ−ＦＥＴ１４ｘｙのオン抵抗により分圧された値になるが、Ｅ−ＦＥＴ１６ｘｙのオン抵抗の方がＥ−ＦＥＴ１４ｘｙのオン抵抗よりも十分小さいので（小さくなるようにゲート幅などを設計する）、ノードＮ１２ｘｙはＨになる。ノードＮ１２ｘｙがＨになるとＥ−ＦＥＴ１３ｘｙが導通状態になり、ノードＮ１１ｘｙがＬ、つまり、メモリセルＭ１ｘｙの記憶状態がＬに書き込まれる。
上記のようにメモリセルＭ１ｘｙに書き込みが行われるとき、メモリセルＭ１ｉｙの記憶状態が変化してはならない。制御線ＬＷＢがＬで、端子ＹＡｙがＨなので、読み出し線ＲＤ１ｙと書き込み線ＷＴ１ｙはともにＨになり、メモリセルＭ１ｉｙのＥ−ＦＥＴ１７ｉｙとＥ−ＦＥＴ１６ｉｙは導通状態であるが、次のような動作のためメモリセルＭ１ｉｙの記憶状態は変化しない。
端子ＸＡｉはＬなので、ＮＯＲ３３ｉ、ＮＯＲ３４ｉの出力はともにＬとなる。制御線ＬＷＡはＨなので、ＮＯＲ３２ｉの出力はＬになる。そのため、Ｅ−ＦＥＴ３５ｉ、Ｅ−ＦＥＴ３６ｉ、Ｅ−ＦＥＴ３７ｉはすべて遮断状態である。
【００２４】
（ｃ１）  メモリセルＭ１ｉｙの記憶状態がＨ（ノードＮ１１ｉｙがＨ）のときノードＮ１１ｉｙがＨのとき、Ｅ−ＦＥＴ１５ｉｙは導通状態である。Ｅ−ＦＥＴ１７ｉｙは、導通状態なので、Ｄ−ＦＥＴ３８ｉからの電流がＥ−ＦＥＴ１７ｉｙとＥ−ＦＥＴ１５ｉｙに流れる。データ線ＤＴ１ｉの電位は、Ｅ−ＦＥＴ１７ｉｙとＥ−ＦＥＴ１５ｉｙのオン抵抗の直列接続とＤ−ＦＥＴ３８ｉの抵抗により分圧された値となる。Ｅ−ＦＥＴ１７ｉｙとＥ−ＦＥＴ１５ｉｙのオン抵抗の和の方が、Ｄ−ＦＥＴ３８ｉの抵抗値よりも十分小さい（前記（ａ１）でそのように設計した）ので、データ線ＤＴ１ｉはＬになる。
ノードＮ１１ｉｙがＨのとき、ノードＮ１２ｉｙがＬなので、Ｅ−ＦＥＴ１６ｉｙによって、データ線ＤＴ１ｉのＬとノードＮ１２ｉｙのＬが接続されるだけで、メモリセルＭ１ｉｙの記憶状態はＨのまま変化しない。
【００２５】
（ｃ２）  メモリセルＭ１ｉｙの記憶状態がＬ（ノードＮ１１ｉｙがＬ）のときノードＮ１１ｉｙがＬのとき、Ｅ−ＦＥＴ１５ｉｙは遮断状態である。このとき、Ｄ−ＦＥＴ３８ｉからの電流がＮＯＲ５１の入力に流れるが、ＮＯＲ５１の入力抵抗よりもＤ−ＦＥＴ３８ｘの抵抗値の方が十分小さい（前記（ａ２）でそのように設計した）ので、データ線ＤＴ１ｉはＨになる。
ノードＮ１１ｉｙがＬのとき、ノードＮ１２ｉｙはＨなので、Ｅ−ＦＥＴ１６ｉｙによってデータ線ＤＴ１ｉのＨとノードＮ１２ｉｙのＨが接続されるだけで、メモリセルＭ１ｉｙの記憶状態はＬのまま変化しない。
以上説明したように、第１の実施形態によれば、読み出し線ＲＤ１ｙと書き込み線ＷＴ１ｙを設けたので、１つの線がＬｒ、Ｈｒ、Ｌｗ、Ｈｗのような４つの電位をとる必要がなく、ＬとＨの２つの電位をとればよいので、図１のように周辺回路が簡単でメモリセルや周辺回路の設計パラメータの許容範囲が広いという利点が得られる。その結果、製造プロセスにおける素子特性のばらつきに対する許容範囲が広くなり歩留まりが向上する。
【００２６】
また、Ｅ−ＦＥＴ１５ｘｙのゲートをノードＮ１１ｘｙに、ソースをグラウンド端子に接続する構成にして、ノードＮ１１ｘｙがＨ／Ｌにより、Ｅ−ＦＥＴ１５ｘｙの導通／遮断状態にし、データ線ＤＴ１ｘの電位を制御するので、読み出し時にＥ−ＦＥＴ１３ｘｙのドレイン・ソース間に大きな電流が流れ込むことがなく、Ｅ−ＦＥＴ１３ｘｙのオン抵抗を大きく（すなわち導通時の電流を小さくする）することができる。オン抵抗を大きくすれば、オフ抵抗も大きく（すなわち、遮断時のリーク電流も小さく）なり、負荷電流を小さくすることができる。
このように、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でも、メモリセルの低電流化（＝低消費電力化）が可能になるという利点がある。
【００２７】
第２の実施形態
図５は、本発明の第２の実施形態のメモリを示す回路図である。
図５に示すように、メモリは、（ｍ×ｎ個）のメモリセルＭ２ｘｙ（ｘ＝１〜ｍ、ｙ＝１〜ｎ）と、ｍ本のワード・データ線ＷＤ２ｘ（ｘ＝１〜ｍ）と、ｍ個のワード・データ線ドライバ８０ｘ（ｘ＝１〜ｍ）と、ｎ本の読み出し線ＲＤ２ｙ（ｙ＝１〜ｎ）と、ｎ本の書き込み線ＷＴ２ｙ（ｙ＝１〜ｎ）と、ｎ個の読み書き線ドライバ９０ｙ（ｙ＝１〜ｎ）、１個の出力回路１００と、１個の読み書き制御回路７０と、４本の制御線ＬＷＡ、ＬＷＢ、ＬＤＡ、ＬＤＢと、１個の行アドレスデコーダと、１個の列アドレスデコーダとを備えている。
読み書き制御回路７０の入力端子は、端子ＤＡＴ、及び端子ＷＥに接続されている。読み書き制御回路７０の出力端子は、制御線ＬＤＣ、ＬＷＣ、ＬＤＤ、ＬＷＤに接続されている。制御線ＬＤＣ、ＬＷＣ、及びＬＤＤは、ワード・データ線ドライバ８０ｘの入力端子に接続されている。制御線ＬＷＤは、読み書き線ドライバ９０ｙの入力端子に接続されている。
ワード・データ線ドライバ８０ｘの出力端子は、ワード・データ線ＷＤ２ｘに接続されている。ワード・データ線ＷＤ２ｘは、ｎ個のメモリセルＭ２ｘｙ（ｙ＝１〜ｎ）に接続されている。読み書き線ドライバ９０ｙの２つの出力端子は、読み出し線ＲＤ２ｙ、及び書き込み線ＷＴ２ｙに接続されている。読み出し線ＲＤ２ｙ、及び書き込み線ＷＴ２ｙは、ｍ個のメモリセルＭ２ｘｙ（ｘ＝１〜ｍ）に接続されている。
【００２８】
読み書き制御回路７０は、３個のＩＮＶ７１（第３のインバータ）、ＩＮＶ７２（第４のインバータ）、ＩＮＶ７４（第５のインバータ）と、１個のＮＯＲ７３（第１のＮＯＲゲート）とを有している。
端子ＤＡＴは、ＩＮＶ７１の入力に接続されている。端子ＷＥは制御線ＬＷＣ及びＩＮＶ７２の入力に接続されている。ＩＮＶ７１の出力は、ＮＯＲ７３の一方の入力に、ＩＮＶ７２の出力は、制御線ＬＷＤ及びＮＯＲ７３の他方の入力に接続されている。ＮＯＲ７３の出力は、制御線ＬＤＣ及びＩＮＶ７４の入力に接続されている。ＩＮＶ７４の出力は、制御線ＬＤＤに接続されている。
ワード・データ線ドライバ８０ｘは、１個のＩＮＶ８１ｘ（第６のインバータ）、３個のＮＯＲ８２ｘ（第２のＮＯＲゲート）、ＮＯＲ８３ｘ（第３のＮＯＲゲート）、ＮＯＲ８４ｘ（第４のＮＯＲゲート）と、３個のＥ−ＦＥＴ８５ｘ（第２のスイッチング素子）、Ｅ−ＦＥＴ８６ｘ（第３のスイッチング素子）、Ｅ−ＦＥＴ８７ｘ（第１のスイッチング素子）を有している。
ＸＡｘ端子は、ＩＮＶ８１ｘの入力とＮＯＲ８２ｘの一方の入力に接続されている。制御線ＬＷＣは、ＮＯＲ８２ｘの他方の入力に接続されている。ＩＮＶ８１ｘの出力は、ＮＯＲ８３ｘの一方の入力と、ＮＯＲ８４ｘの一方の入力に接続されている。制御線ＬＤＤは、ＮＯＲ８３ｘの他方の入力に接続されている。制御線ＬＤＣは、ＮＯＲ８４ｘの他方の入力に接続されている。
【００２９】
ＮＯＲ８２ｘの出力は、Ｅ−ＦＥＴ８７ｘのゲートに接続されている。ＮＯＲ８３ｘの出力は、Ｅ−ＦＥＴ８５ｘのゲートに接続されている。ＮＯＲゲート８４ｘの出力は、Ｅ−ＦＥＴ８６ｘのゲートに接続されている。
Ｅ−ＦＥＴ８５ｘのドレインと、Ｅ−ＦＥＴ８６ｘのソースと、Ｅ−ＦＥＴ８７ｘのドレインは、ワード・データ線ＷＤ２ｘに接続されている。Ｅ−ＦＥＴ８６ｘのドレインは、電源端子Ｖdd（第１の電源端子）に接続されている。Ｅ−ＦＥＴ８５ｘのソースとＥ−ＦＥＴ８７ｘのソースは、グラウンド端子（第２の電源端子）に接続されている。
読み書き線ドライバ９０ｙは、２つのＩＮＶ９１ｙ（第７のインバータ）、ＩＮＶ９２ｙ（第８のインバータ）と、１つのＮＯＲ９３ｙ（第５のＮＯＲゲート）とを有している。
ＩＮＶ９１ｙの入力は、ＹＡｙ端子に接続されている。ＩＮＶ９１ｙの出力は、ＩＮＶ９２ｙの入力とＮＯＲ９３ｙの一方の入力に接続されている。ＮＯＲ９３ｙの他方の入力は、制御線ＬＷＤに接続されている。ＩＮＶ９２ｙの出力は、読み出し線ＲＤ２ｙに接続されている。ＮＯＲ９３ｙの出力は、書き込み線ＷＴ２ｙに接続されている。
【００３０】
行アドレスデコーダは、ｐビット（ｐは２P ≧ｍとなる正の整数；通常は、２P ＝ｍになるようにｍを設定する。）の行アドレスをデコードする回路で、ｐ個の入力とｍ個の出力を持ち、行アドレスの入力に対応してｍ個の行選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。行アドレスデコーダのｘ番目の出力は、ワード・データ線ドライバ８０ｘの端子ＸＡｘに接続されている。
列アドレスデコーダは、ｑビット（ｑは２q ≧ｎとなる正の整数；通常は、２q ＝ｎになるようにｎを設定する。）の列アドレスをデコードする回路で、ｑ個の入力とｎ個の出力を持ち、列アドレスの入力に対応してｎ個の列選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。列アドレスデコーダのｙ番目の出力は、読み書き線ドライバ９０ｙの端子ＹＡｙに接続されている。
出力回路１００は、１つのｎ入力ＮＯＲ１０１（第６のＮＯＲゲート）を有している。
読み出し線ＲＤ２ｙ（ｙ＝１〜ｎ）は、ＮＯＲ１０１の入力に接続されている。ＮＯＲ１０１の出力は、出力端子ＯＵＴに接続されている。
【００３１】
図６は、図５中のメモリセルＭ２ｘｙの回路図である。
図６に示すように、メモリセルＭ２ｘｙは、端子Ｄ２ｘｙ（第２の端子）、端子Ｒ２ｘｙ（第１の端子）、端子Ｗ２ｘｙ（第３の端子）の３つの端子と、Ｄ−ＦＥＴ６１ｘｙと、Ｄ−ＦＥＴ６２ｘｙと、Ｅ−ＦＥＴ６３ｘｙと、Ｅ−ＦＥＴ６４ｘｙと、Ｅ−ＦＥＴ６５ｘｙ（第１のゲート回路）と、Ｅ−ＦＥＴ６６ｘｙ（第３のゲート回路）と、Ｅ−ＦＥＴ６７ｘｙ（第２のゲート回路）とを有している。
端子Ｄ２ｘｙは、ワード・データ線ＷＤ２ｘに接続されている。端子Ｒ２ｘｙは、読み出し線ＲＤ２ｙに接続されている。端子Ｗ２ｘｙは、書き込み線ＷＴ２ｙに接続されている。ノードＮ６１ｘｙには、Ｄ−ＦＥＴ６１ｘｙのゲートとソース、Ｅ−ＦＥＴ６３ｘｙのドレイン、Ｅ−ＦＥＴ６４ｘｙのゲート、Ｅ−ＦＥＴ６５ｘｙのゲートが接続されている。ノードＮ６２ｘｙには、Ｄ−ＦＥＴ６２ｘｙのゲートとソース、Ｅ−ＦＥＴ６３ｘｙのゲート、Ｅ−ＦＥＴ６４ｘｙのドレイン、Ｅ−ＦＥＴ６６ｘｙのソース（第５の電極）に接続されている。
【００３２】
Ｄ−ＦＥＴ６１ｘｙのドレインと、Ｄ−ＦＥＴ６２ｘｙのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ６３ｘｙのソースと、Ｅ−ＦＥＴ６４ｘｙのソースと、Ｅ−ＦＥＴ６５ｘｙのソース（第１の電極）は、グラウンド端子に接続されている。Ｅ−ＦＥＴ６５ｘｙのドレイン（第２の電極）は、Ｅ−ＦＥＴ６７ｘｙのソース（第３の電極）に接続されている。Ｅ−ＦＥＴ６７ｘｙのドレイン（第４の電極）は、端子Ｒ２ｘｙに接続されている。Ｅ−ＦＥＴ６６ｘｙのドレイン（第６の電極）とＥ−ＦＥＴ６７ｘｙのゲートは、端子Ｄ２ｘｙに接続されている。Ｅ−ＦＥＴ６６ｘｙのゲートは端子Ｗ２ｘｙに接続されている。
Ｄ−ＦＥＴ６１ｘｙとＥ−ＦＥＴ６３ｘｙは、第１のインバータを構成し、Ｄ−ＦＥＴ６２ｘｙとＥ−ＦＥＴ６４ｘｙは第２のインバータを構成する。
【００３３】
図７は、図５のメモリの真理値を示す図である。
図７は、端子ＷＥ、端子ＤＡＴ、メモリセルの記憶状態を変化させた時の、各線や出力端子ＯＵＴの電位の状態をまとめたものである。
以下、図７を参照しつつ、図５の動作を説明する。
（ａ）  読み出し時
図７に示すように、端子ＷＥをＬにすると、読み出しモードになる。読み出しモードでは、端子ＤＡＴがＨでもＬでも、制御線ＬＷＣはＬ、読み書き制御回路７０中のＩＮＶ７２の出力はＨ、制御線ＬＷＤはＨ、ＮＯＲ７３の出力がＬ、制御線ＬＤＣはＬとなり、ＩＮＶ７４の出力はＨ、制御線ＬＤＤはＨとなる。
また、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉ（ｉ≠ｘ；以下同じ）はＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊ（ｊ≠ｙ；以下同じ）はＬになったとする。
【００３４】
端子ＸＡｘがＨなので、ワード・データ線ドライバ８０ｘ中のＮＯＲ８２ｘの出力はＬ、制御線ＬＤＤがＨなので、ＮＯＲ８３ｘの出力はＬ、ＩＮＶ８１ｘの出力はＬ、制御線ＬＤＣがＬなので、ＮＯＲ８４ｘの出力はＨになる。Ｅ−ＦＥＴ８５ｘは遮断状態、Ｅ−ＦＥＴ８６ｘは導通状態、Ｅ−ＦＥＴ８７ｘは遮断状態になるので、ワード・データ線ＷＤ２ｘはＨになる。
端子ＸＡｉがＬなので、ワード・データ線ドライバ８０ｉ中のＩＮＶ８１ｉはＨ、ＮＯＲ８３ｉの出力はＬ、ＮＯＲ８４ｉの出力はＬ、制御線ＬＤＤがＬ、端子ＸＡｉがＬなので、ＮＯＲ８２ｉの出力はＨになる。Ｅ−ＦＥＴ８５ｉは遮断状態、Ｅ−ＦＥＴ８６ｉは遮断状態、Ｅ−ＦＥＴ８７ｉは導通状態になる。そのため、ワード・データ線ＷＤ２ｉは、Ｅ−ＦＥＴ８７ｉによりグラウンド端子と接続されてＬになり、メモリセルＭ２ｉｙのＥ−ＦＥＴ６７ｉｙとメモリセルＭ２ｉｊのＥ−ＦＥＴ６７ｉｊは遮断状態である。
制御線ＬＷＤがＨなので、読み書き線ドライバ９０ｙ中のＮＯＲ９３ｙの出力はＬになり、書き込み線ＷＴ２ｙはＬであり、Ｅ−ＦＥＴ６６ｘｙとＥ−ＦＥＴ６６ｉｙは遮断状態である。同様に書き込み線ＷＴ２ｊもＬであり、Ｅ−ＦＥＴ６６ｘｊとＥ−ＦＥＴ６６ｉｊも遮断状態である。
【００３５】
（ａ１）  メモリセルＭ２ｘｙの記憶状態がＨ（ノードＮ６１ｘｙがＨ）の時Ｅ−ＦＥＴ６５ｘｙのドレイン・ソース間は導通状態である。
ワード・データ線ＷＤ２ｘはＨなので、Ｅ−ＦＥＴ６７ｘｙは導通状態である。
つまり、Ｅ−ＦＥＴ６７ｘｙとＥ−ＦＥＴ６５ｘｙがともに導通状態であり、読み出し線ＲＤ２ｙはグラウンド端子と導通状態である。端子ＹＡｙがＨなので、読み書き線ドライバ９０ｙ中のＩＮＶ９２ｙの出力抵抗を通して、読み出し線ＲＤ２ｙは電源端子Ｖddと接続される。読み出し線ＲＤ２ｙの電位は、Ｅ−ＦＥＴ６７ｘｙとＥ−ＦＥＴ６５ｘｙのオン抵抗の直列接続とＩＮＶ９２ｙの出力抵抗により分圧された値となる。ＩＮＶ９２ｙの出力抵抗よりもＥ−ＦＥ６７ｘｙとＥ−ＦＥＴ６５ｘｙのオン抵抗の和の方が小さいので（小さくなるようにゲート幅などを設計する）、読み出し線ＲＤ２ｙはＬになる。
【００３６】
（ａ２）  メモリセルＭ２ｘｙの記憶状態がＬ（ノードＮ６１ｘｙがＬ）の時Ｅ−ＦＥＴ６５ｘｙのドレイン・ソース間は遮断状態である。ワード・データ線ＷＤ２ｘはＨであり、Ｅ−ＦＥＴ６７ｘｙは導通状態であるが、Ｅ−ＦＥＴ６５ｘｙが遮断状態なので、読み出し線ＲＤ２ｙはグラウンド端子とは遮断状態である。端子ＹＡｙがＨなので読み書き線ドライバ９０ｙ中のＩＮＶ９２ｙの出力はＨになり、読み出し線ＲＤ２ｙはＨになる。
上記（ａ１）の場合も（ａ２）の場合も、読み出し線ＲＤ２ｙにつながる他のメモリセルＭ２ｉｙは、Ｅ−ＦＥＴ６７ｉｙが遮断状態なので、読み出し線ＲＤ２ｙと切り離されており、上記動作には影響を与えない。
ワード・データ線ＷＤ２ｘにつながる他のメモリセルＭ２ｘｊについては、Ｅ−ＦＥＴ６７ｘｊのゲートにはほとんど電流が流れ込まず、Ｅ−ＦＥＴ６６ｘｊは遮断状態なので、ワード・データ線ＷＤ２ｘと切り離されており、上記動作に影響を与えない。
【００３７】
端子ＹＡｊがＬなので、読み書き線ドライバ９０ｊ中のＩＮＶ９２ｊの出力はＬになり、メモリセルＭ２ｘｊとメモリセルＭ２ｉｊの記憶状態によらず、読み出し線ＲＤ２ｊはＬになる。
従って、メモリセルＭ２ｘｙの記憶状態がＨの場合には、読み出し線ＲＤ２ｙも読み出し線ＲＤ２ｊもＬなので、出力回路１００により端子ＯＵＴはＨになり、メモリセルＭ２ｘｙの記憶状態がＬの場合には、読み出し線ＲＤ２ｙはＨで、読み出し線ＲＤ２ｊはＬなので、出力回路１００により端子ＯＵＴはＬになる。つまり、メモリセルＭ２ｘｙの記憶状態を出力に読み出すことができる。
【００３８】
（ｂ）  書き込み時
図７に示すように、端子ＷＥをＨにすると、書き込みモードになる。書き込みモードでは、制御線ＬＷＣはＨ、読み書き制御回路７０中のＩＮＶ７２の出力はＬとなり、制御線ＬＷＤはＬとなる。
読み出しと同様に、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉはＬになり、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊはＬになったとする。
端子ＹＡｊがＬなので、読み書き線ドライバ９０ｊ中のＩＮＶ９１ｊの出力はＨ、ＮＯＲ９３ｊの出力はＬ、書き込み線ＷＴ２ｊはＬになり、メモリセルＭ２ｘｊのＥ−ＦＥＴ６６ｘｊとメモリセルＭ２ｉｊのＥ−ＦＥＴ６６ｉｊは遮断状態である。
また、メモリセルＭ２ｘｊのＥ−ＦＥＴ６７ｘｊのゲートとメモリセルＭ２ｉｊのＥ−ＦＥＴ６７ｉｊのゲートにはほとんど電流が流れ込まない。
このため、これらのメモリセルＭ２ｘｊとメモリセルＭ２ｉｊはワード・データ線ＷＤ２ｘとワード・データ線ＷＤ２ｉから電気的に切り離されているので、書き込み動作に影響を与えず、また影響を受けない。
制御線ＬＷＤがＬで、端子ＹＡｙがＨなので、読み書き線ドライバ９０ｙ中のＮＯＲ９３ｙの出力はＨ、書き込み線ＷＴ２ｙはＨになり、メモリセルＭ２ｘｙのＥ−ＦＥＴ６６ｘｙは導通状態である。
【００３９】
（ｂ１）  メモリセルＭ２ｘｙの記憶状態をＨ（ノードＮ６１ｘｙをＨ）にするように書き込む時
端子ＤＡＴをＨにする。読み書き制御回路７０中のＩＮＶ７１の出力はＬ、ＮＯＲ７３の出力はＨ、制御線ＬＤＣはＨ、ＩＮＶ７４の出力はＬ、制御線ＬＤＤはＬとなる。
端子ＸＡｘがＨなので、ワード・データ線ドライバ８０ｘ中のＮＯＲ８２ｘの出力はＬ、ＩＮＶ８１ｘの出力がＬ、制御線ＬＤＤがＬなので、ＮＯＲ８３ｘの出力はＨ、制御線ＬＤＣがＨなので、ＮＯＲ８４ｘの出力はＬとなり、Ｅ−ＦＥＴ８５ｘは導通状態、Ｅ−ＦＥＴ８６ｘとＥ−ＦＥＴ８７ｘは遮断状態になる。書き込み前、ノードＮ６２ｘｙがＨだった（このとき、ノードＮ６１ｘｙはＬで、Ｅ−ＦＥＴ６４ｘｙは遮断状態）とすると、Ｄ−ＦＥＴ６２ｘｙの電流は、Ｅ−ＦＥＴ６６ｘｙからワード・データ線ＷＤ２ｘを通り、Ｅ−ＦＥＴ８５ｘ、グラウンド端子に流れる。
【００４０】
ノードＮ６２ｘｙの電位は、Ｄ−ＦＥＴ６２ｘｙの負荷抵抗と、Ｅ−ＦＥＴ６６ｘｙとＥ−ＦＥＴ８５ｘのオン抵抗の直列接続により分圧された値となるが、Ｄ−ＦＥＴ６２ｘｙの抵抗値よりもＥ−ＦＥＴ６６ｘｙとＥ−ＦＥＴ８５ｘのオン抵抗の和の方が十分小さいので（小さくなるようにゲート幅などを設計する）、ワード・データ線ＷＤ２ｘとノードＮ６２ｘｙはＬになる。ノードＮ６２ｘｙがＬになるとＥ−ＦＥＴ６３ｘｙは遮断状態になり、ノードＮ６１ｘｙはＨ、つまりメモリセルＭ２ｘｙの記憶状態がＨに書き込まれる。
書き込み前、ノードＮ６２ｘｙがＬだった（このとき、ノードＮ６１ｘｙはＨ、つまり既に書き込もうとしている状態になっている）とすると、Ｅ−ＦＥＴ８５ｘが導通状態なのでワード・データ線ＷＤ２ｘはＬであり、Ｅ−ＦＥＴ８５ｘによって、ワード・データ線ＷＤ２ｘのＬとノードＮ６２ｘｙのＬが接続されるだけで、メモリセルＭ２ｘｙの記憶状態はＨのまま変化しない。
【００４１】
（ｂ２）  メモリセルＭ２ｘｙの記憶状態をＬ（ノードＮ６１ｘｙをＬ）にするように書き込む時
端子ＤＡＴをＬにする。読み書き制御回路７０中のＩＮＶ７１の出力はＨ、ＮＯＲ７３の出力はＬ、制御線ＬＤＣはＬ、ＩＮＶ７４の出力はＨ、制御線ＬＤＤはＨとなる。
端子ＸＡｘがＨなので、ワード・データ線ドライバ８０ｘ中のＮＯＲ８２ｘの出力はＬ、制御線ＬＤＤがＨなので、ＮＯＲ８３ｘの出力はＬ、ＩＮＶ８１ｘの出力がＬ、制御線ＬＤＣがＬなので、ＮＯＲ８４ｘの出力はＨになり、Ｅ−ＦＥＴ８５ｘとＥ−ＦＥＴ８７ｘは遮断状態、Ｅ−ＦＥＴ８６ｘは導通状態になる。ワード・データ線ＷＤ２ｘは、Ｅ−ＦＥＴ８６ｘにより電源端子Ｖddに接続される。
書き込み前、ノードＮ６２ｘｙがＨ（このとき、ノードＮ６１ｘｙはＬ、つまり既に書き込もうとしている状態になっている）だったとすると、Ｅ−ＦＥＴ６６ｘｙによって、ノードＮ６２ｘｙのＨとワード・データ線ＷＤ２ｘのＨが接続されるだけで、メモリセルＭ２ｘｙの記憶状態はＬのまま変化しない。
【００４２】
書き込み前、ノード６２ｘｙがＬだった（このとき、ノードＮ６１ｘｙはＨで、Ｅ−ＦＥＴ６４ｘｙは導通状態）とき、Ｅ−ＦＥＴ８６ｘからの電流が、ワード・データ線ＷＤ２ｘを通り、Ｅ−ＦＥＴ６６ｘｙからＥ−ＦＥＴ６４ｘｙに流れる。また、Ｄ−ＦＥＴ６２ｘｙからもＥ−ＦＥＴ６４ｘｙに電流が流れる。
ノードＮ６２ｘｙの電位は、Ｅ−ＦＥＴ８６ｘとＥ−ＦＥＴ６６ｘｙのオン抵抗の直列接続とＤ−ＦＥＴ６２ｘｙの抵抗との並列接続と、Ｅ−ＦＥＴ６４ｘｙのオン抵抗により分圧された値となる。
Ｅ−ＦＥＴ８６ｘとＥ−ＦＥＴ６６ｘｙのオン抵抗の直列接続とＤ−ＦＥＴ６２ｘｙの抵抗との並列接続の抵抗値の方がＥ−ＦＥＴ６４ｘｙのオン抵抗よりも十分小さいので（小さくなるようにゲート幅などを設計する）、ノードＮ６２ｘｙはＨになる。ノードＮ６２ｘｙがＨになるとＥ−ＦＥＴ６３ｘｙが導通状態になり、ノードＮ６１ｘｙはＬになる。
【００４３】
上記のようにメモリセルＭ２ｘｙに書き込みが行われるとき、メモリセルＭ２ｉｙの記憶状態が変化してはならない。制御線ＬＷＤがＬで、端子ＹＡｙがＨなので、読み出し線ＲＤ２ｙと書き込み線ＷＴ２ｙはともにＨになり、メモリセルＭ２ｉｙのＥ−ＦＥＴ６６ｉｙは導通状態であるが、次のような動作のためメモリセルＭ２ｉｙの記憶状態は変化しない。
端子ＸＡｉはＬなので、ＮＯＲ８３ｉとＮＯＲ８４ｉの出力はＬ、制御線ＬＷＣはＨなので、ＮＯＲ８２ｉの出力はＬとなる。そのため、Ｅ−ＦＥＴ８５ｉとＥ−ＦＥＴ８６ｉとＥ−ＦＥＴ８７ｉはすべて遮断状態であり、ワード・データ線ＷＤ２ｉの出力は高インピーダンス状態である。したがって、Ｅ−ＦＥＴ６６ｉｙによって、ノード６２ｉｙとワード・データ線ＷＤ２ｉが接続されても、ワード・データ線ＷＤ２ｉの電位がノードＮ６２ｉｙと等しくなるだけで、メモリセルＭ２ｉｙの記憶状態は変化しない。
以上のように、第２の実施形態によれば、第１の実施形態と同様の理由から、周辺回路が簡単でメモリセルや周辺回路の設計パラメータの許容範囲が広いという利点、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でもメモリセルの低消電力化が可能になるという利点がある。
また、第１の実施形態に比べ、ワード・データ線ドライバ８０ｘ（ｘ＝１〜ｍ）にＤ−ＦＥＴが必要なく、読み書き制御回路では、論理ゲート数が４個に削減（第１の実施形態では６個）されているので、周辺回路をさらに低消費電力化することができるという利点も得られる。
【００４４】
第３の実施形態
図８は、本発明の第３の実施形態のメモリを示す回路図である。
図８に示すように、メモリは、（ｍ×ｎ個）のメモリセルＭ３ｘｙ（ｘ＝１〜ｍ、ｙ＝１〜ｎ）と、ｍ本のデータ線ＤＴ３ｘ（ｘ＝１〜ｍ）と、ｍ個のデータ線ドライバ１３０ｘ（ｘ＝１〜ｍ）と、ｎ本の読み出し線ＲＤ３ｙ（ｙ＝１〜ｎ）と、ｎ本の書き込み線ＷＴ３ｙ（ｙ＝１〜ｎ）と、ｎ個の読み書き線ドライバ１４０ｙ（ｙ＝１〜ｎ）と、１個の出力回路１５０と、１個の読み書き制御回路１２０と、４本の制御線ＬＷＥ、ＬＷＦ、ＬＤＥ、ＬＤＦと、１個の行アドレスデコーダと、１個の列アドレスデコーダとを備えている。
読み書き制御回路１２０の入力端子は、端子ＤＡＴ、及び端子ＷＥに接続されている。読み書き制御回路１２０の出力端子は、制御線ＬＤＥ、ＬＤＦ、ＬＷＥ、ＬＷＦに接続されている。制御線ＬＤＥ、ＬＤＦ、及びＬＷＥは、データ線ドライバ１３０ｘの入力端子に接続されている。制御線ＬＷＥ及び制御線ＬＷＦは、読み書き線ドライバ１４０ｙの入力端子に接続されている。
【００４５】
データ線ドライバ１３０ｘの出力端子は、データ線ＤＴ３ｘに接続されている。データ線ＤＴ３ｘは、ｎ個のメモリセルＭ３ｘｙ（ｙ＝１〜ｎ）及び出力回路１５０の入力端子に接続されている。読み書き線ドライバ１４０ｙの２つの出力端子は、読み出し線ＲＤ３ｙ、及び書き込み線ＷＴ３ｙに接続されている。読み出し線ＲＤ３ｙ、及び書き込み線ＷＴ３ｙは、ｍ個のメモリセルＭ３ｘｙ（ｘ＝１〜ｍ）に接続されている。
読み書き制御回路１２０は、３個のＩＮＶ１２１（第３のインバータ）、ＩＮＶ１２２（第４のインバータ）、ＩＮＶ１２４（第５のインバータ）と、１個のＮＯＲ１２３（第１のＮＯＲゲート）とを有している。
端子ＤＡＴは、ＩＮＶ１２１の入力に接続されている。端子ＷＥは、ＩＮＶ１２２の入力と制御線ＬＷＥに接続されている。ＩＮＶ１２１の出力は、ＮＯＲ１２３の一方の入力に接続されている。ＩＮＶ１２２の出力は、ＮＯＲ１２３の他方の入力と制御線ＬＷＦに接続されている。ＮＯＲ１２３の出力は、ＩＮＶ１２４の入力及び制御線ＬＤＥに接続されている。ＩＮＶ１２４の出力は、制御線ＬＤＦに接続されている。
【００４６】
データ線ドライバ１３０ｘは、１個のＩＮＶ１３１ｘ（第６のインバータ）、３個のＮＯＲ１３２ｘ（第２のＮＯＲゲート）、ＮＯＲ１３３ｘ（第３のＮＯＲゲート）、ＮＯＲ１３４ｘ（第４のＮＯＲゲート）と、３個のＥ−ＦＥＴ１３５ｘ（第２のスイッチング素子）、Ｅ−ＦＥＴ１３６ｘ（第３のスイッチング素子）、Ｅ−ＦＥＴ１３７ｘ（第１のスイッチング素子）を有している。
ＸＡｘ端子は、ＩＮＶ１３１ｘの入力とＮＯＲ１３２ｘの一方の入力に接続されている。制御線ＬＷＥは、ＮＯＲ１３２ｘの他方の入力に接続されている。制御線ＬＤＦは、ＮＯＲ１３３ｘの一方の入力に接続されている。制御線ＬＤＥは、ＮＯＲ１３４ｘの一方の入力に接続されている。
ＩＮＶ１３１ｘの出力は、ＮＯＲ１３３ｘの他方の入力とＮＯＲ１３４ｘの他方の入力に接続されている。ＮＯＲ１３３ｘの出力は、Ｅ−ＦＥＴ１３５ｘのゲートに接続されている。ＮＯＲ１３４ｘの出力は、Ｅ−ＦＥＴ１３６ｘのゲートに接続されている。ＮＯＲ１３２ｘの出力は、Ｅ−ＦＥＴ１３７ｘのゲートに接続されている。
【００４７】
Ｅ−ＦＥＴ１３５ｘのドレインと、Ｅ−ＦＥＴ１３６ｘのソースと、Ｅ−ＦＥＴ１３７ｘのドレインは、データ線ＤＴ３ｘに接続されている。Ｅ−ＦＥＴ１３６ｘのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ１３５ｘのソースとＥ−ＦＥＴ１３７ｘのソースは、グラウンド端子に接続されている。
読み書き線ドライバ１４０ｙは、１つのＩＮＶ１４１ｙ（第７のインバータ）、２つのＮＯＲ１４２ｙ（第５のＮＯＲゲート）、ＮＯＲ１４３ｙ（第６のＮＯＲゲート）、Ｅ−ＦＥＴ１４４ｙ（第４のスイッチング素子）とを有している。ＩＮＶ１４１ｙの入力は、ＹＡｙ端子に接続されている。ＩＮＶ１４１ｙの出力は、ＮＯＲ１４２ｙの一方の入力とＮＯＲ１４３ｙの一方の入力に接続されている。ＮＯＲ１４２ｙの他方の入力は、制御線ＬＷＥに接続されている。ＮＯＲ１４２ｙの出力は、Ｅ−ＦＥＴ１４４ｙのゲートに接続されている。ＮＯＲ１４３ｙの他方の入力は、制御線ＬＷＦに接続されている。
Ｅ−ＦＥＴ１４４ｙのドレインは、読み出し線ＲＤ３ｙに接続されている。Ｅ−ＦＥＴ１４４ｙのソースは、グラウンド端子に接続されている。ＮＯＲ１４３ｙの出力は、書き込み線ＷＴ３ｙに接続されている。
【００４８】
行アドレスデコーダは、ｐビット（ｐは２P ≧ｍとなる正の整数；通常は、２P ＝ｍになるようにｍを設定する。）の行アドレスをデコードする回路で、ｐ個の入力とｍ個の出力を持ち、行アドレスの入力に対応してｍ個の行選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。行アドレスデコーダのｘ番目の出力は、データ線ドライバ１３０ｘの端子ＸＡｘに接続されている。
列アドレスデコーダは、ｑビット（ｑは２q ≧ｎとなる正の整数；通常は、２q ＝ｎになるようにｎを設定する。）の列アドレスをデコードする回路で、ｑ個の入力とｎ個の出力を持ち、列アドレスの入力に対応してｎ個の列選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。列アドレスデコーダのｙ番目の出力は、読み書き線ドライバ１４０ｙの端子ＹＡｙに接続されている。
出力回路１５０は、１つのｍ入力ＮＯＲ１５１（第７のＮＯＲゲート）を有している。
データ線ＤＴ３ｘ（ｘ＝１〜ｍ）は、ＮＯＲ１５１の入力に接続されている。ＮＯＲ１５１の出力は、出力端子ＯＵＴに接続されている。
【００４９】
図９は、図８中のメモリセルＭ３ｘｙの回路図である。
図９に示すように、メモリセルＭ３ｘｙは、端子Ｄ３ｘｙ（第２の端子）、端子Ｒ３ｘｙ（第１の端子）、端子Ｗ３ｘｙ（第３の端子）の３つの端子と、Ｄ−ＦＥＴ１１１ｘｙと、Ｄ−ＦＥＴ１１２ｘｙと、Ｅ−ＦＥＴ１１３ｘｙと、Ｅ−ＦＥＴ１１４ｘｙと、Ｅ−ＦＥＴ１１５ｘｙ（第１のゲート回路）と、Ｅ−ＦＥＴ１１６ｘｙ（第２のゲート回路）と、ダイオード１１７ｘｙ（整流素子）とを有している。
端子Ｄ３ｘｙは、データ線ＤＴ３ｘに接続されている。端子Ｒ３ｘｙは、読み出し線ＲＤ３ｙに接続されている。端子Ｗ３ｘｙは、書き込み線ＷＴ３ｙに接続されている。ノードＮ１１１ｘｙには、Ｄ−ＦＥＴ１１１ｘｙのゲートとソース、Ｅ−ＦＥＴ１１３ｘｙのドレイン、Ｅ−ＦＥＴ１１４ｘｙのゲート、Ｅ−ＦＥＴ１１５ｘｙのゲートにそれぞれ接続されている。ノードＮ１１２ｘｙには、Ｄ−ＦＥＴ１１２ｙのゲートとソース、Ｅ−ＦＥＴ１１３ｘｙのゲート、Ｅ−ＦＥＴ１１４ｘｙのドレイン、Ｅ−ＦＥＴ１１６ｘｙのソース（第５の電極）に接続されている。
【００５０】
Ｄ−ＦＥＴ１１１ｘｙのドレインと、Ｄ−ＦＥＴ１１２ｘｙのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ１１３ｘｙのソースと、Ｅ−ＦＥＴ１１４ｘｙのソースは、グラウンド端子にそれぞれ接続されている。Ｅ−ＦＥＴ１１５ｘｙのドレイン（第２の電極）は、ダイオード１１７ｘｙのカソード（第３の電極）に接続されている。Ｅ−ＦＥＴ１１５ｘｙのソース（第１の電極）は、端子Ｒ３ｘｙに接続されている。ダイオード１１７ｘｙのアノード（第４の電極）は、端子Ｄ３ｘｙに接続されている。
Ｅ−ＦＥＴ１１６ｘｙのゲートは端子Ｗ３ｘｙに接続されている。Ｅ−ＦＥＴ１１６ｘｙのドレイン（第６の電極）は、端子Ｄ３ｘｙに接続されている。
Ｄ−ＦＥＴ１１１ｘｙとＥ−ＦＥＴ１１３ｘｙは第１のインバータを構成し、Ｄ−ＦＥＴ１１２ｘｙとＥ−ＦＥＴ１１４ｘｙは第２のインバータを構成する。
図１０は、図８のメモリの真理値を示す図である。
【００５１】
図１０は、端子ＷＥ、端子ＤＡＴ、メモリセルの記憶状態を変化させた時の、各線や出力端子ＯＵＴの電位の状態をまとめたものである。
以下、図１０を参照しつつ、図８の動作を説明する。
（ａ）  読み出し時
図１０に示すように、端子ＷＥをＬにすると、読み出しモードになる。読み出しモードでは、制御線ＬＷＥはＬ、読み書き制御回路１２０中のＩＮＶ１２２の出力はＨ、制御線ＬＷＦはＨ、ＮＯＲ１２３の出力がＬ、制御線ＬＤＥはＬ、ＩＮＶ１２４の出力はＨ、制御線ＬＤＦはＨとなる。
また、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉ（ｉ≠ｘ；以下同じ）はＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊ（ｊ≠ｙ；以下同じ）はＬになったとする。
端子ＸＡｘがＨなので、データ線ドライバ１３０ｘ中のＮＯＲ１３２ｘの出力はＬ、制御線ＬＤＦはＨなので、ＮＯＲ１３３ｘの出力はＬ、制御線ＬＤＥがＬ、ＩＮＶ１３１ｘの出力はＬなので、ＮＯＲ１３４ｘの出力はＨとなる。Ｅ−ＦＥＴ１３５ｘは遮断状態、Ｅ−ＦＥＴ１３６ｘは導通状態、Ｅ−ＦＥＴ１３７ｘは遮断状態になる。
端子ＹＡｙがＨ、制御線ＬＷＥがＬなので、読み書き線ドライバ１４０ｙ中のＩＮＶ１４１ｙの出力はＬ、ＮＯＲ１４２ｙの出力はＨ、Ｅ−ＦＥＴ１４４ｙのゲートはＨとなり、Ｅ−ＦＥＴ１４４ｙは導通状態、読み出し線ＲＤ３ｙはグラウンド端子と電気的に接続される。制御線ＬＷＦはＨなので、ＮＯＲ１４３ｙの出力はＬとなり、書き込み線ＷＴ３ｙはＬになる。
【００５２】
（ａ１）  メモリセルＭ３ｘｙの記憶状態がＨ（ノードＮ１１１ｘｙがＨ）の時
Ｅ−ＦＥＴ１１５ｘｙのドレイン・ソース間は導通状態である。読み書き線ドライバ１４０ｙ中のＥ−ＦＥＴ１４４ｙが導通状態、データ線ドライバ１３０ｘ中のＥ−ＦＥＴ１３６ｘが導通状態、Ｅ−ＦＥＴ１３５ｘとＥ−ＦＥＴ１３７ｘが遮断状態なので、Ｅ−ＦＥＴ１３６ｘからの電流が、データ線ＤＴ３ｘを通して、ダイオード１１７ｘｙとＥ−ＦＥＴ１１５ｘｙを流れ、さらに読み出し線ＲＤ３ｙを通して、Ｅ−ＦＥＴ１４４ｙを流れ、グラウンド端子に流れる。
データ線ＤＴ３ｘの電位は、Ｅ−ＦＥＴ１３６ｘのオン抵抗と、ダイオード１１７ｘｙの順方向抵抗とＥ−ＦＥＴ１１５ｘｙのオン抵抗とＥ−ＦＥＴ１４４ｙのオン抵抗との直列接続により分圧された値となる。
Ｅ−ＦＥＴ１３６ｘのオン抵抗よりも、ダイオード１１７ｘｙの順方向抵抗とＥ−ＦＥＴ１１５ｘｙのオン抵抗とＥ−ＦＥＴ１４４ｙのオン抵抗との和の方が十分小さい（小さくなるようにゲート幅などを設計する）ので、データ線ＤＴ３ｘはＬになる。
なお、制御線ＬＷＦがＨなので、読み書き線ドライバ１４０ｙにより書き込み線ＷＴ３ｙはＬであり、Ｅ−ＦＥＴ１１６ｘｙは遮断状態となり、データ線Ｄ３ｘとノードＮ１１２ｘｙは切り離されている。
【００５３】
（ａ２）  メモリセルＭ３ｘｙの記憶状態がＬ（ノードＮ１１１ｘｙがＬ）の時
Ｅ−ＦＥＴ１１５ｘｙのドレイン・ソース間は遮断状態である。（ａ１）と同様に、Ｅ−ＦＥＴ１１６ｘｙも遮断状態であり、データ線ドライバ１３０ｘ中のＥ−ＦＥＴ１３５ｘとＥ−ＦＥＴ１３７ｘが遮断状態であるので、Ｅ−ＦＥＴ１３６ｘからの電流は、出力回路１５０のＮＯＲ１５１の入力に流れ、データ線ＤＴ３ｘはＨになる（一般的に、論理ゲートの入力抵抗は十分大きいので、Ｅ−ＦＥＴ１３６ｘの抵抗値＜ＮＯＲ１５１の入力抵抗となる（そうなるように容易に設計できる））。
上記（ａ１）の場合も（ａ２）の場合も、次のような理由から、データ線ＤＴ３ｘにつながる他のメモリセルＭ３ｘｊはデータ線ＤＴ３ｘと電気的に切り離されるので、上記動作に影響を与えない。
【００５４】
・メモリセルＭ３ｘｊの記憶状態がＨのとき
Ｅ−ＦＥＴ１１５ｘｊは導通状態である。そのため、読み出し線ＲＤ３ｊからデータ線ＤＴ３ｘの向きにはダイオード１１７ｘｊが逆方向になるので電流が流れないが、データ線ＤＴ３ｘから読み出し線ＲＤ３ｊの向きにはダイオード１１７ｘｊが順方向になるので導通状態となる。読み出し線ＲＤ３ｊには、メモリセルＭ３ｘｊとメモリセルＭ３ｉｊとワード・データ線ドライバ１８０ｉが接続されているが、メモリセルＭ３ｉｊのダイオード１１７ｉｊが逆方向電流を流さないので、メモリセルＭ３ｉｊには電流が流れ込まず、端子ＹＡｊはＬなので、読み書き線ドライバ１４０ｊ中のＩＮＶ１４１ｊの出力はＨ、ＮＯＲ１４２ｊの出力はＬになり、Ｅ−ＦＥＴ１４４ｊは遮断状態であるので、読み書き線ドライバ１４０ｊにも電流が流れ込まない。すなわち、導通状態となるデータ線ＤＴ３ｘから読み出し線ＲＤ３ｊの向きにも電流は流れない。
一方、制御線ＬＷＦがＨなので、読み書き線ドライバ１４０ｊにより書き込み線ＷＴ３ｊはＬであり、Ｅ−ＦＥＴ１１６ｘｊは遮断状態である。
したがって、メモリセルＭ３ｘｊはデータ線ＤＴ３ｘと電気的に切り離されている。
【００５５】
・メモリセルＭ３ｘｊの記憶状態がＬのとき
Ｅ−ＦＥＴ１１５ｘｊは遮断状態である。そのため、データ線ＤＴ３ｘと読み出し線ＲＤ３ｊは電気的に切り離される。
一方、制御線ＬＷＦがＨなので、読み書き線ドライバ１４０ｊにより書き込み線ＷＴ３ｊはＬであり、Ｅ−ＦＥＴ１１６ｘｊは遮断状態である。
したがって、メモリセルＭ３ｘｊはデータ線ＤＴ３ｘと電気的に切り離されている。
一方、端子ＸＡｉはＬなので、データ線ドライバ１３０ｉ中のＮＯＲ１３３ｉとＮＯＲ１３４ｉの出力はＬとなり、Ｅ−ＦＥＴ１３５ｉとＥ−ＦＥＴ１３６ｉは遮断状態となる。端子ＸＡｉはＬ、制御線ＬＷＥもＬなので、ＮＯＲ１３２ｉの出力はＨとなり、Ｅ−ＦＥＴ１３７ｉは導通状態になる。そのため、データ線ＤＴ３ｉはＬになる。
したがって、メモリセルＭ３ｘｙの記憶状態がＨの場合は、データ線ＤＴ３ｘもデータ線ＤＴ３ｉもＬなので、出力回路１５０により出力端子ＯＵＴはＨになり、また、メモリセルＭ３ｘｙの記憶状態がＬの場合は、データ線ＤＴ３ｘはＨでデータ線ＤＴ３ｉはＬなので、出力回路１５０により出力端子ＯＵＴはＬになる。つまり、メモリセルＭ３ｘｙの記憶状態を出力に読み出すことができる。
【００５６】
（ｂ）  書き込み時
図１０に示すように、端子ＷＥをＨにすると、書き込みモードになる。書き込みモードでは、制御線ＬＷＥはＨ、読み書き制御回路１２０中のＩＮＶ１２２の出力はＬ、制御線ＬＷＦはＬとなる。
読み出し時と同様に、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉはＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊはＬになったとする。
端子ＹＡｊがＬなので、読み書き線ドライバ１４０ｊ中のＩＮＶ１４１ｊの出力はＨになり、ＮＯＲ１４２ｊとＮＯＲ１４３ｊの出力はＬになるのでＥ−ＦＥＴ１４４ｊは遮断状態であり、書き込み線ＷＴ３ｊはＬである。そのため、（ａ）で説明したように、メモリセルＭ３ｘｊやメモリセルＭ３ｉｊは、データ線ＤＴ３ｘやデータ線ＤＴ３ｉから電気的に切り離されるため、書き込み動作に影響せず、また影響を受けない。
制御線ＬＷＦがＬで端子ＹＡｙがＨなので、読み書き線ドライバ１４０ｙ中のＩＮＶ１４１ｙの出力はＬ、ＮＯＲ１４３ｙの出力はＨ、書き込み線ＷＴ３ｙはＨになり、メモリセルＭ３ｘｙのＥ−ＦＥＴ１１６ｘｙは導通状態である。制御線ＬＷＥがＨなので、ＮＯＲ１４２ｙの出力はＬになり、Ｅ−ＦＥＴ１４４ｙは遮断状態である。
また、制御線ＬＷＥがＨなので、データ線ドライバ１３０ｘ中のＮＯＲ１３２ｘの出力はＬとなり、Ｅ−ＦＥＴ１３７ｘは遮断状態である。
【００５７】
（ｂ１）  メモリセルＭ３ｘｙの記憶状態をＨ（ノードＮ１１１ｘｙをＨ）にするように書き込む時
この時、端子ＤＡＴをＨにする。読み書き制御回路１２０中のＩＮＶ１２１の出力はＬになり、ＩＮＶ１２２の出力はＬなので、ＮＯＲ１２３の出力はＨになり、制御線ＬＤＥはＨ、ＩＮＶ１２４の出力はＬ、制御線ＬＤＦはＬになる。
制御線ＬＤＦはＬ、端子ＸＡｘはＨでＩＮＶ１３１ｘの出力はＬなので、ＮＯＲ１３３ｘの出力はＨ、Ｅ−ＦＥＴ１３５ｘは導通状態になる。制御線ＬＤＥはＨなので、ＮＯＲ１３４ｘの出力はＬ、Ｅ−ＦＥＴ１３６ｘは遮断状態になる。
書き込み前、ノードＮ１１２ｘｙがＨだった（このとき、ノードＮ１１１ｘｙはＬでＥ−ＦＥＴ１１４ｘｙとＥ−ＦＥＴ１１５ｘｙは遮断状態）とすると、Ｄ−ＦＥＴ１１２ｘｙの電流は、Ｅ−ＦＥＴ１１６ｘｙを通り，Ｅ−ＦＥＴ１３５ｘ、グラウンド端子に流れる。
ノードＮ１１２ｘｙの電位は、Ｄ−ＦＥＴ１１２ｘｙの抵抗と、Ｅ−ＦＥＴ１１５ｘｙのオン抵抗とＥ−ＦＥＴ１３５ｘのオン抵抗との直列接続により分圧された値となる。
【００５８】
Ｄ−ＦＥＴ１１２ｘｙの抵抗値よりもＥ−ＦＥＴ１１５ｘｙのオン抵抗とＥ−ＦＥＴ１３５ｘのオン抵抗との和の方が十分小さいので（小さくなるようにゲート幅などを設計する）、ノードＮ１１２ｘｙはＬとなる。
ノードＮ１１２ｘｙがＬになると、Ｅ−ＦＥＴ１１３ｘｙは遮断状態になり、ノードＮ１１１ｘｙがＨ、つまり、メモリセルＭ３ｘｙの記憶状態がＨに書き込まれる。
書き込み前、ノードＮ１１２ｘｙがＨだった（このとき、ノードＮ１１１ｘｙはＨ、つまり既に、書き込もうとしている状態になっている）とすると、Ｅ−ＦＥＴ１３５ｘは導通状態なので、データ線ＤＴ３ｘはＬであり、Ｅ−ＦＥＴ１１６ｘｙによって、データ線ＤＴ３ｘのＬとノードＮ１１２ｘｙのＬが接続されるだけで、メモリセルＭ３ｘｙの記憶状態はＨのまま変化しない。
【００５９】
（ｂ２）  メモリセルＭ３ｘｙの記憶状態をＬ（ノードＮ１１１ｘｙをＬ）にするように書き込む時
端子ＤＡＴをＬにする。読み書き制御回路１２０中のＩＮＶ１２１の出力はＨ、ＮＯＲ１２３の出力はＬ、制御線ＬＤＥはＬ、ＩＮＶ１２４の出力はＨ、制御線ＬＤＦはＨになる。
制御線ＬＤＦはＨなので、ＮＯＲ１３３ｘの出力はＬとなり、Ｅ−ＦＥＴ１３５ｘは遮断状態になる。制御線ＬＤＥはＬ、端子ＸＡｘはＨでＩＮＶ１３１ｘの出力はＬなので、ＮＯＲ１３４ｘの出力はＨになり、Ｅ−ＦＥＴ１３６ｘは導通状態になる。
書き込み前、ノードＮ１１２ｘｙがＨだった（ノードＮ１１１ｘｙはＬで既に書き込もうとしている状態になっている）とき、Ｅ−ＦＥＴ１３６ｘからの電流がＮＯＲ１５１の入力に流れ込むが、ＮＯＲ１５１の入力抵抗よりもＥ−ＦＥＴ１３６ｘのオン抵抗の方が十分小さいので、データ線ＤＴ３ｘはＨである。そのため、Ｅ−ＦＥＴ１１６ｘｙによって、データ線ＤＴ３ｘのＨとノードＮ１１２ｘｙのＨが接続されるだけで、メモリセルＭ３ｘｙの記憶状態はＬのまま変化しない。
書き込み前、ノードＮ１１２ｘｙがＬだった（このとき、ノードＮ１１１ｘｙはＨで、Ｅ−ＦＥＴ１１４ｘｙとＥ−ＦＥＴ１１５ｘｙは導通状態）のとき、Ｅ−ＦＥＴ１３６ｘからの電流がデータ線ＤＴ３ｘを通り、Ｅ−ＦＥＴ１１６ｘｙからＥ−ＦＥＴ１１４ｘｙに流れる。Ｅ−ＦＥＴ１１４ｘｙには、Ｄ−ＦＥＴ１１２ｘｙからも電流が流れる。
【００６０】
Ｅ−ＦＥＴ１１５ｘｙは導通状態であるが、読み書き線ドライバ１４０ｙ中のＥ−ＦＥＴ１４４ｙが遮断状態であり、またダイオード１１７ｉｙがあるために読み出し線ＲＤ３ｙからメモリセルＭ３ｉｙへは電流が流れないので、データ線ＤＴ３ｘからダイオード１１７ｘｙ側へは電流は流れない。
ノードＮ１１２ｘｙの電位は、Ｅ−ＦＥＴ１３６ｘとＥ−ＦＥＴ１１６ｘｙのオン抵抗の直列接続と、Ｄ−ＦＥＴ１１２ｘｙの抵抗との並列接続と、Ｅ−ＦＥＴ１１４ｘｙのオン抵抗により分圧された値となる。
Ｅ−ＦＥＴ１３６ｘのオン抵抗とＥ−ＦＥＴ１１６ｘｙのオン抵抗の直列接続と、Ｄ−ＦＥＴ１１２ｘｙの抵抗との並列接続の抵抗値の方がＥ−ＦＥＴ１１４ｘｙのオン抵抗よりも十分小さいので（小さくなるようにゲート幅などを設計する）、ノードＮ１１２ｘｙはＨになる。
ノードＮ１１２ｘｙがＨになると、Ｅ−ＦＥＴ１１３ｘｙが導通状態になり、ノードＮ１１１ｘｙがＬ、つまりメモリセルＭ３ｘｙの記憶状態がＬに書き込まれる。
【００６１】
上記のように、メモリセルＭ３ｘｙに書き込みが行われるとき、メモリセルＭ３ｉｙの記憶状態は変化してはならない。書き込み線ＷＴ３ｙがＨなので、メモリセルＭ３ｉｙのＥ−ＦＥＴ１１６ｉｙは導通状態であるが、次のような動作のためメモリセルＭ３ｉｙの記憶状態は変化しない。
端子ＸＡｉはＬなので、データ線ドライバ１３０ｉ中のＮＯＲ１３３ｉの出力とＮＯＲ１３４ｉの出力はＬになる。制御線ＬＷＥはＨなので、ＮＯＲ１３２ｉの出力はＬになる。そのため、Ｅ−ＦＥＴ１３５ｉとＥ−ＦＥＴ１３６ｉとＥ−ＦＥＴ１３７ｉはすべて遮断状態であり、データ線ドライバ１３０ｉの出力は高インピーダンス状態である。
【００６２】
（ｃ１）  メモリセルＭ３ｉｙの記憶状態がＨ（ノードＮ１１１ｉｙがＨ）のとき
ノードＮ１１１ｉｙがＨのとき、Ｅ−ＦＥＴ１１５ｉｙは導通状態であるが、ダイオード１１７ｉｙにより、読み出し線ＲＤ３ｙからデータ線ＤＴ３ｉに電流が流れ込むことはない。そのため、データ線ＤＴ３ｉは、Ｅ−ＦＥＴ１１６ｉｙによって、ノードＮ１１２ｉｙと接続されてＬになるだけで、メモリセルＭ３ｉｙの記憶状態はＨのまま変化しない。
（ｃ２）  メモリセルＭ３ｉｙの記憶状態がＬ（ノードＮ１１１ｉｙがＬ）のとき
ノードＮ１１１ｉｙがＬのとき、Ｅ−ＦＥＴ１１５ｉｙは遮断状態であるので、データ線ＤＴ３ｉから読み出し線ＲＤ３ｙに電流が流れ出すことはない。そのため、データ線ＤＴ３ｉはＥ−ＦＥＴ１１６ｉｙによって、ノードＮ１１２ｉｙと接続されてＨになるだけで、メモリセルＭ３ｉｙの記憶状態はＬのまま変化しない。
【００６３】
以上説明したように、第３の実施形態によれば、読み出し線ＲＤ３ｙと書き込み線ＷＴ３ｙを設けたので、１つの線がＬｒ、Ｈｒ、Ｌｗ、Ｈｗのような４つの電位をとる必要がなく、ＬとＨの２つの電位をとればよいので、図８のように周辺回路が簡単でメモリセルや周辺回路の設計パラメータの許容範囲が広いという利点が得られる。その結果、製造プロセスにおける素子特性のばらつきに対する許容範囲が広くなり歩留まりが向上する。
また、Ｅ−ＦＥＴ１１５ｘｙのゲートをノードＮ１１１ｘｙに、ソースを読み出し線ＲＤ３ｙに接続する構成にしたため、読み出し時にＥ−ＦＥＴ１１３ｘｙのドレイン・ソース間に大きな電流が流れ込むことがなく、Ｅ−ＦＥＴ１１３ｘｙのオン抵抗を大きく（すなわち、導通時の電流を小さく）することができる。
オン抵抗を大きくすれば、オフ抵抗も大きくなり（すなわち、遮断時のリーク電流も小さく）なり、負荷電流を小さく設計することができる。
このように、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でも、メモリセルの低電流化（＝低消費電力化）が可能になるという利点がある。
【００６４】
第４の実施形態
図１１は、本発明の第４の実施形態のメモリを示す回路図である。
図１１に示すように、メモリは、（ｍ×ｎ個）のメモリセルＭ４ｘｙ（ｘ＝１〜ｍ、ｙ＝１〜ｎ）と、ｍ本のワード・データ線ＷＤ４ｘ（ｘ＝１〜ｍ）と、ｍ個のワード・データ線ドライバ１８０ｘ（ｘ＝１〜ｍ）と、ｎ本の読み出し線ＲＤ４ｙ（ｙ＝１〜ｎ）と、ｎ本の書き込み線ＷＴ４ｙ（ｙ＝１〜ｎ）と、ｎ個の読み書き線ドライバ１９０ｙ（ｙ＝１〜ｎ）と、１個の出力回路２００と、１個の読み書き制御回路１７０と、４本の制御線ＬＷＧ、ＬＷＨ、ＬＤＧ、ＬＤＨと、１個の行アドレスデコーダと、１個の列アドレスデコーダとを備えている。
読み書き制御回路１７０の入力端子は、端子ＤＡＴ、及び端子ＷＥに接続されている。読み書き制御回路１７０の出力端子は、制御線ＬＤＧ、ＬＷＨ、ＬＤＨ、ＬＷＧに接続されている。制御線ＬＤＧ及び制御線ＬＤＨは、ワード・データ線ドライバ１８０ｘの入力端子に接続されている。制御線ＬＷＨ及び制御線ＬＷＧは、読み書き線ドライバ１９０ｙの入力端子に接続されている。
【００６５】
ワード・データ線ドライバ１８０ｘの出力端子は、ワード・データ線ＷＤ４ｘに接続されている。ワード・データ線ＷＤ４ｘは、ｎ個のメモリセルＭ４ｘｙ（ｙ＝１〜ｎ）に接続されている。読み書き線ドライバ１９０ｙの２つの出力端子は、読み出し線ＲＤ４ｙ、及び書き込み線ＷＴ４ｙに接続されている。読み出し線ＲＤ４ｙ、及び書き込み線ＷＤ４ｙは、ｍ個のメモリセルＭ４ｘｙ（ｘ＝１〜ｍ）に接続されている。
読み書き制御回路１７０は、２個のＩＮＶ１７１（第３のインバータ）、ＩＮＶ１７３（第４のインバータ）と１個の２入力ＮＯＲ１７２（第１のＮＯＲゲート）とを有している。
端子ＤＡＴは、ＮＯＲ１７２の一方の入力に接続されている。端子ＷＥは制御線ＬＷＧ及びＩＮＶ１７１の入力に接続されている。ＩＮＶ１７１の出力は、制御線ＬＷＨ及びＮＯＲ１７２の他方の入力に接続されている。ＮＯＲ１７２の出力は、制御線ＬＤＨ及びＩＮＶ１７３の入力に接続されている。ＩＮＶ１７３の出力は、制御線ＬＤＧに接続されている。
【００６６】
ワード・データ線ドライバ１８０ｘは、１個のＩＮＶ１８１ｘ（第５のインバータ）、２個のＮＯＲ１８２ｘ（第２のＮＯＲゲート）、ＮＯＲ１８３ｘ（第３のＮＯＲゲート）と、２個のＥ−ＦＥＴ１８４ｘ（第１のスイッチング素子）、Ｅ−ＦＥＴ１８５ｘ（第２のスイッチング素子）を有している。
ＸＡｘ端子は、ＩＮＶ１８１ｘの入力に接続されている。制御線ＬＤＨは、ＮＯＲ１８２ｘの一方の入力に接続されている。ＩＮＶ１８１ｘの出力は、ＮＯＲ１８２ｘの他方の入力と、ＮＯＲ１８３ｘの一方の入力に接続されている。制御線ＬＤＧは、ＮＯＲ１８３ｘの他方の入力に接続されている。
ＮＯＲ１８２ｘの出力は、Ｅ−ＦＥＴ１８４ｘのゲートに接続されている。ＮＯＲ１８３ｘの出力は、Ｅ−ＦＥＴ１８５ｘのゲートに接続されている。
Ｅ−ＦＥＴ１８４ｘのドレインと、Ｅ−ＦＥＴ１８５ｘのソースは、ワード・データ線ＷＤ４ｘに接続されている。Ｅ−ＦＥＴ１８５ｘのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ１８４ｘのソースは、グラウンド端子に接続されている。
読み書き線ドライバ１９０ｙは、１個のＩＮＶ１９１ｙ（第６のインバータ）と、２個のＮＯＲ１９２ｙ（第４のＮＯＲゲート）とＮＯＲ１９３ｙ（第５のＮＯＲゲート）とを有している。
【００６７】
ＩＮＶ１９１ｙの入力は、ＹＡｙ端子に接続されている。ＩＮＶ１９１ｙの出力は、ＮＯＲ１９２ｙの一方の入力とＮＯＲ１９３ｙの一方の入力に接続されている。ＮＯＲ１９２ｙの他方の入力は、制御線ＬＷＧに接続されている。ＮＯＲ１９３ｙの他方の入力は、制御線ＬＷＨに接続されている。ＮＯＲ１９２ｙの出力は、読み出し線ＲＤ４ｙに接続されている。ＮＯＲ１９３ｙの出力は、書き込み線ＷＴ４ｙに接続されている。
行アドレスデコーダは、ｐビット（ｐは２P ≧ｍとなる正の整数；通常は、２P ＝ｍになるようにｍを設定する。）の行アドレスをデコードする回路で、ｐ個の入力とｍ個の出力を持ち、行アドレスの入力に対応してｍ個の行選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。行アドレスデコーダのｘ番目の出力は、ワード・データ線ドライバ１８０ｘの端子ＸＡｘに接続されている。
列アドレスデコーダは、ｑビット（ｑは２q ≧ｎとなる正の整数；通常は、２q ＝ｎになるようにｎを設定する。）の列アドレスをデコードする回路で、ｑ個の入力とｎ個の出力を持ち、列アドレスの入力に対応してｎ個の列選択信号の出力のうち１つだけＨ（他の出力はＬ）になる回路である。列アドレスデコーダのｙ番目の出力は、読み書き線ドライバ１９０ｙの端子ＹＡｙに接続されている。
出力回路２００は、１つのｎ入力ＮＯＲ２０１（第６のＮＯＲゲート）を有している。
読み出し線ＲＤ４ｙ（ｙ＝１〜ｎ）は、ＮＯＲ２０１の入力に接続されている。ＮＯＲ２０１の出力は、出力端子ＯＵＴに接続されている。
【００６８】
図１２は、図１１中のメモリセルＭ４ｘｙの回路図である。
図１２に示すように、メモリセルＭ４ｘｙは、端子Ｄ４ｘｙ（第２の端子）、端子Ｒ４ｘｙ（第１の端子）、端子Ｗ４ｘｙ（第３の端子）の３つの端子と、Ｄ−ＦＥＴ１６１ｘｙと、Ｄ−ＦＥＴ１６２ｘｙと、Ｅ−ＦＥＴ１６３ｘｙと、Ｅ−ＦＥＴ１６４ｘｙと、Ｅ−ＦＥＴ１６５ｘｙ（第１のゲート回路）と、Ｅ−ＦＥＴ１６６ｘｙ（第２のゲート回路）と、ダイオード１６７ｘｙ（整流素子）とを有している。
端子Ｄ４ｘｙは、ワード・データ線ＷＤ４ｘに接続されている。端子Ｒ４ｘｙは、読み出し線ＲＤ４ｙに接続されている。端子Ｗ４ｘｙは、書き込み線ＷＴ４ｙに接続されている。ノードＮ１６１ｘｙには、Ｄ−ＦＥＴ１６１ｘｙのゲートとソース、Ｅ−ＦＥＴ１６３ｘｙのドレイン、Ｅ−ＦＥＴ１６４のゲート、Ｅ−ＦＥＴ１６５ｘｙのゲートが接続されている。
ノードＮ１６２ｘｙには、Ｄ−ＦＥＴ１６２ｘｙのゲートとソース、Ｅ−ＦＥＴ１６３ｘｙのゲート、Ｅ−ＦＥＴ１６４ｘｙのドレイン、Ｅ−ＦＥＴ１６６ｘｙのソース（第５の電極）が接続されている。
【００６９】
Ｄ−ＦＥＴ１６１ｘｙのドレインと、Ｄ−ＦＥＴ１６２ｘｙのドレインは、電源端子Ｖddに接続されている。Ｅ−ＦＥＴ１６３ｘｙのソースと、Ｅ−ＦＥＴ１６４ｘｙのソースは、グラウンド端子にそれぞれ接続されている。Ｅ−ＦＥＴ１６５ｘｙのドレイン（第１の電極）は、ダイオード１６７ｘｙのカソード（第３の電極）に接続されている。
ダイオード１６７ｘｙのアノード（第４の電極）は、端子Ｒ４ｘｙに接続されている。Ｅ−ＦＥＴ１６５ｘｙのソース（第２の電極）とＥ−ＦＥＴ１６６ｘｙのドレイン（第６の電極）は、端子Ｄ４ｘｙに接続されている。Ｅ−ＦＥＴ１６６ｘｙのゲートは端子Ｗ４ｘｙに接続されている。
Ｄ−ＦＥＴ１６１ｘｙとＥ−ＦＥＴ１６３ｘｙは第１のインバータを構成し、Ｄ−ＦＥＴ１６２ｘｙとＥ−ＦＥＴ１６４ｘｙは第２のインバータを構成する。
図１３は、図１１のメモリの真理値を示す図である。
図１３は、端子ＷＥ、端子ＤＡＴ、メモリセル記憶状態を変化させた時の、各線や出力端子ＯＵＴの電位の状態をまとめたものである。
【００７０】
以下、図１３を参照しつつ、図１１の動作を説明する。
（ａ）  読み出し時
図１３に示すように、端子ＷＥをＬにすると、読み出しモードになる。読み出しモードでは、制御線ＬＷＧはＬ、読み書き制御回路１７０中のＩＮＶ１７１の出力はＨとなり、制御線ＬＷＨはＨ、ＮＯＲ１７２の出力がＬ、制御線ＬＤＨはＬとなり、ＩＮＶ１７３の出力はＨ、制御線ＬＤＧはＨとなる。
また、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉ（ｉ≠ｘ；以下同じ）はＬになったとする。同様に、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊ（ｊ≠ｙ；以下同じ）はＬになったとする。
端子ＸＡｘはＨ、制御線ＬＤＨはＨなので、ワード・データ線ドライバ１８０ｘ中のＮＯＲ１８２ｘの出力はＬ、制御線ＬＤＧはＨなので、ＮＯＲ１８３ｘの出力はＬになる。Ｅ−ＦＥＴ１８４ｘは導通状態、Ｅ−ＦＥＴ１８５ｘは遮断状態となる。そのため、ワード・データ線ＷＤ４ｘがＥ−ＦＥＴ１８４ｘを通して、グラウンド端子と接続され、ワード・データ線ＷＤ４ｘはＬになる。
【００７１】
（ａ１）  メモリセルＭ４ｘｙの記憶状態がＨ（ノードＮ１６１ｘｙがＨ）の時
Ｅ−ＦＥＴ１６５ｘｙのドレイン・ソース間は導通状態になる。
端子ＹＡｙがＨなので、読み書き線ドライバ１９０ｙ中のＩＮＶ１９１ｙの出力はＬ、制御線ＬＷＧはＬなので、ＮＯＲ１９２ｙの出力抵抗を通して、読み出し線ＲＤ４ｙが電源端子Ｖddに接続されて、ＮＯＲ１９２ｙの出力からの電流が、読み出し線ＲＤ４ｙ、ダイオード１６７ｘｙ、Ｅ−ＦＥＴ１６５ｘｙ、ワード・データ線ＷＤ４ｘ、Ｅ−ＦＥＴ１８４ｘを通り、グラウンド端子に流れる。
読み出し線ＲＤ４ｙの電位は、ＮＯＲ１９２ｙの出力抵抗と、ダイオード１６７ｘｙの順方向抵抗とＥ−ＦＥＴ１６５ｘｙとＥ−ＦＥＴ１８４ｘのオン抵抗の直列接続によって分圧された値となるが、ＮＯＲ１９２ｙの出力抵抗よりもダイオード１６７ｘｙの順方向抵抗とＥ−ＦＥＴ１６５ｘｙのオン抵抗とＥ−ＦＥＴ１８４ｘのオン抵抗の和の方が小さいので（小さくなるようにゲート幅などを設計する）、読み出し線ＲＤ４ｙは、Ｌになる。
なお、制御線ＬＷＨがＨなので、読み書き線ドライバ１９０ｙ中のＮＯＲ１９３ｙの出力はＬ、書き込み線ＷＴ４ｙはＬであり、Ｅ−ＦＥＴ１６６ｘｙは遮断状態なので、ＮＯＲ１９２ｙの出力からの電流は、Ｅ−ＦＥＴ１６６ｘｙには流れ込まない。
【００７２】
（ａ２）  メモリセルＭ４ｘｙの記憶状態がＬ（ノードＮ１６１ｘｙがＬ）の時
Ｅ−ＦＥＴ１６５ｘｙのドレイン・ソース間は遮断状態なので、ＮＯＲ１９２ｙの出力からの電流は、メモリセルＭ４ｘｙに流れ込まず、読み書き線ドライバ１９０ｙのＮＯＲ１９２ｙの出力はＨになる。すなわち、読み出し線ＲＤ４ｙはＨになる。
上記（ａ１）の場合も（ａ２）の場合も、次のような理由から、読み出し線ＲＤ４ｙにつながる他のメモリセルＭ４ｉｙは読み出し線ＲＤ４ｙと電気的に切り離されるので、上記動作に影響を与えない。
・メモリセルＭ４ｉｙの記憶状態がＨのとき
Ｅ−ＦＥＴ１６５ｉｙは導通状態である。そのため、ワード・データ線ＷＤ４ｉから読み出し線ＲＤ４ｙの向きにはダイオード１６７ｉｙが逆方向になるので電流が流れないが、読み出し線ＲＤ４ｙからワード・データ線ＷＤ４ｉの向きにはダイオード１６７ｉｙが順方向になるので導通状態となる。ワード・データ線ＷＤ４ｉには、メモリセルＭ４ｉｙとメモリセルＭ４ｉｊとワード・データ線ドライバ１８０ｉが接続されているが、メモリセルＭ４ｉｊのダイオード１６７ｉｊが逆方向電流を流さず、書き込み線ＷＴ４ｊがＬなのでＥ−ＦＥＴ１６６ｉｊも遮断状態であるので、メモリセルＭ４ｉｊには電流が流れ込まず、端子ＸＡｉはＬなので、ワード・データ線ドライバ１８０ｉ中のＩＮＶ１８１ｉの出力はＨ、ＮＯＲ１８２ｉとＮＯＲ１８３ｉの出力はＬになり、Ｅ−ＦＥＴ１８４ｉとＥ−ＦＥＴ１８５ｉは遮断状態であるので、ワード・データ線ドライバ１８０ｉにも電流が流れ込まない。また、書き込み線ＷＴ４ｙはＬなので、メモリセルＭ４ｉｙ内のＥ−ＦＥＴ１６６ｉｙも遮断状態であり、読み出し線ＲＤ４ｙからダイオード１６７ｉｙとＥ−ＦＥＴ１６５ｉｙを通って、Ｅ−ＦＥＴ１６６ｉｙに電流が流れ込むこともない。したがって、導通状態となる読み出し線ＲＤ４ｙからワード・データ線ＷＤ４ｉの向きにも電流は流れず、メモリセルＭ４ｉｙは読み出し線ＲＤ４ｙと電気的に切り離されている。
【００７３】
・メモリセルＭ４ｉｙの記憶状態がＬのとき
Ｅ−ＦＥＴ１６５ｉｙは遮断状態である。そのため、メモリセルＭ４ｉｙは読み出し線ＲＤ４ｙと電気的に切り離されている。
端子ＹＡｊがＬなので、読み書き線ドライバ１９０ｊ中のＮＯＲ１９２ｊの出力はＬになり、メモリセルＭ４ｘｊとメモリセルＭ４ｉｊの記憶状態によらず、読み出し線ＲＤ４ｊはＬになる。
したがって、メモリセルＭ４ｘｙの記憶状態がＨの場合には、読み出し線ＲＤ４ｙも読み出し線ＲＤ４ｊもＬなので、出力回路２００により端子ＯＵＴはＨになり、メモリセルＭ４ｘｙの記憶状態がＬの場合には、読み出し線ＲＤ４ｙはＨで、読み出し線ＲＤ４ｊはＬなので、出力回路２００により端子ＯＵＴはＬになる。つまり、メモリセルＭ４ｘｙの記憶状態を出力に読み出すことができる。
【００７４】
（ｂ）  書き込み時
図１３に示すように、端子ＷＥをＨにすると、書き込みモードになる。書き込みモードでは、制御線ＬＷＧはＨ、読み書き制御回路１７０中のＩＮＶ１７１の出力はＬとなり、制御線ＬＷＨはＬとなる。
読み出し時と同様に、行アドレスデコーダに入力された行アドレスがデコードされて、端子ＸＡｘがＨに、他の端子ＸＡｉはＬになり、列アドレスデコーダに入力された列アドレスがデコードされて、端子ＹＡｙがＨに、他の端子ＹＡｊはＬになったとする。
端子ＹＡｊがＬなので、読み書き線ドライバ１９０ｊ中のＮＯＲ１９３ｊの出力はＬ、書き込み線ＷＴ４ｊはＬになり、メモリセルＭ４ｘｊのＥ−ＦＥＴ１６６ｘｊとメモリセルＭ４ｉｊのＥ−ＦＥＴ１６６ｉｊは遮断状態である。
また、ダイオード１６７ｘｊやダイオード１６７ｉｊがあるため、ワード・データ線ＷＤ４ｘやワード・データ線ＷＤ４ｉから読み出し線ＲＤ４ｊへ電流が流れ出すことはない。さらに制御線ＬＷＧがＨなので、読み書き線ドライバ１９０ｊ中のＮＯＲ１９２ｊの出力はＬであり読み出し線ＲＤ４ｊがＬなので、読み出し線ＲＤ４ｊからワード・データ線ＷＤ４ｘやワード・データ線ＷＤ４ｉへ電流が流れることはない。つまり、これらのメモリセルＭ４ｘｊとメモリセルＭ４ｉｊはワード・データ線ＷＤ４ｘやワード・データ線ＷＤ４ｉから電気的に切り離されるため、書き込み動作に影響せず、また影響を受けない。
制御線ＬＷＨがＬで、端子ＹＡｙがＨなので、書き込み線ＷＴ４ｙはＨになり、メモリセルＭ４ｘｙのＥ−ＦＥＴ１６６ｘｙは導通状態である。
【００７５】
（ｂ１）  メモリセルＭ４ｘｙの記憶状態をＨ（ノードＮ１６１ｘｙをＨ）にするように書き込む時
端子ＤＡＴをＨにする。読み書き制御回路１７０中のＮＯＲ１７２の出力はＬ、制御線ＬＤＨはＬ、ＩＮＶ１７３の出力はＨ、制御線ＬＤＧはＨとなる。
端子ＸＡｘはＨなので、ワード・データ線ドライバ１８０ｘ中のＩＮＶ１８１ｘの出力はＬ、制御線ＬＤＨがＬなので、ＮＯＲ１８２ｘの出力はＨ、制御線ＬＤＧはＨなので、ＮＯＲ１８３ｘの出力はＬとなる。Ｅ−ＦＥＴ１８４ｘは導通状態になり、Ｅ−ＦＥＴ１８５ｘは遮断状態になる。
書き込み前、ノードＮ１６２ｘｙがＨだった（このとき、ノードＮ１６１ｘｙはＬで、Ｅ−ＦＥＴ１６４ｘｙは遮断状態）とすると、Ｄ−ＦＥＴ１６２ｘｙの電流は、Ｅ−ＦＥＴ１６６ｘｙからワード・データ線ＷＤ４ｘ、Ｅ−ＦＥＴ１８４ｘを通り、グラウンド端子に流れる。
Ｅ−ＦＥＴ１６４ｘｙは遮断状態なので、ノードＮ１６２ｘｙの電位は、Ｅ−ＦＥＴ１８４ｘとＥ−ＦＥＴ１６６ｘｙのオン抵抗の直列接続と、Ｄ−ＦＥＴ１６２ｘｙの抵抗により分圧された値となる。
Ｄ−ＦＥ１６２ｘｙの抵抗よりもＥ−ＦＥＴ１８４ｘのオン抵抗とＥ−ＦＥＴ１６６ｘｙのオン抵抗の和の方が十分小さい（小さくなるようにゲート幅などを設計する）ので、ノードＮ１６２ｘｙはＬになる。ノードＮ１６２ｘｙがＬになると、Ｅ−ＦＥＴ１６３ｘｙは遮断状態になり、ノードＮ１６１ｘｙがＨ、つまりメモリセルＭ４ｘｙの記憶状態がＨに書き込まれる。
書き込み前、ノードＮ１６２ｘｙがＬだった（このとき、ノードＮ１６１ｘｙはＨで、既に、書き込もうとしている状態になっている）とすると、Ｅ−ＦＥＴ１８４ｘは導通状態なのでワード・データ線ＷＤ４ｘはＬであり、Ｅ−ＦＥＴ１６６ｘｙによって、ワード・データ線ＷＤ４ｘのＬとノードＮ１６２ｘｙのＬが接続されるだけで、メモリセルＭ４ｘｙの記憶状態はＨのまま変化しない。
【００７６】
（ｂ２）  メモリセルＭ４ｘｙの記憶状態をＬ（ノードＮ１６１ｘｙをＬ）にするように書き込む時
端子ＤＡＴをＬにする。読み書き制御回路１７０中のＩＮＶ１７１の出力はＬ、ＮＯＲ１７２の出力はＨ、制御線ＬＤＨはＨ、ＩＮＶ１７３の出力はＬ、制御線ＬＤＧはＬとなる。
制御線ＬＤＨはＨなので、ワード・データ線ドライバ１８０ｘ中のＮＯＲ１８２ｘの出力はＬ、制御線ＬＤＧはＬで端子ＸＡｘはＨなので、ＮＯＲ１８３ｘの出力はＨである。Ｅ−ＦＥＴ１８４ｘは遮断状態、Ｅ−ＦＥＴ１８５ｘは導通状態になる。
書き込み前、ノードＮ１６２ｘｙがＨだった（このとき、ノードＮ１６１ｘｙはＬで、既に書き込もうとしている状態になっている）とすると、Ｅ−ＦＥＴ１６６ｘｙによって、ワード・データ線ＷＤ４ｘのＨとノードＮ１６２ｘｙのＨが接続されるだけで、メモリセルＭ４ｘｙの記憶状態はＬのまま変化しない。
【００７７】
書き込み前、ノードＮ１６２ｘｙがＬだった（このとき、ノードＮ１６１ｘｙはＨで、Ｅ−ＦＥＴ１６４ｘｙとＥ−ＦＥＴ１６５ｘｙは導通状態）とき、Ｅ−ＦＥＴ１８５ｘからの電流は、ワード・データ線ＷＤ４ｘを通り、Ｅ−ＦＥＴ１６６ｘｙからＥ−ＦＥＴ１６４ｘｙ、グラウンド端子に流れる。また、Ｄ−ＦＥＴ１６２ｘｙから電流が、Ｅ−ＦＥＴ１６４ｘｙ、グラウンド端子に流れる。
Ｅ−ＦＥＴ１６５ｘｙは導通状態であるが、ダイオード１６７ｘｙがあり逆方向電流を流さないので、ワード・データ線ＷＤ４ｘからＥ−ＦＥＴ１６５ｘｙへは電流が流れない。
ノードＮ１６２ｘｙの電位は、Ｅ−ＦＥＴ１６６ｘｙとＥ−ＦＥＴ１８５ｘのオン抵抗の直列接続とＤ−ＦＥＴ１６２ｘｙとの並列接続と、Ｅ−ＦＥＴ１６４ｘｙのオン抵抗により分圧された値となる。
Ｅ−ＦＥＴ１６６ｘｙとＥ−ＦＥＴ１８５ｘのオン抵抗の直列接続とＤ−ＦＥＴ１６２ｘｙとの並列接続の抵抗値の方が、Ｅ−ＦＥＴ１６４ｘｙのオン抵抗よりも十分小さいので（小さくなるようにゲート幅などを設計する）、ノードＮ１６２ｘｙはＨになる。
ノードＮ１６２ｘｙがＨになると、Ｅ−ＦＥＴ１６３ｘｙは導通状態になり、ノードＮ１６１ｘｙがＬ、つまりメモリセルＭ４ｘｙの記憶状態がＬに書き込まれる。
【００７８】
上記のようにメモリセルＭ４ｘｙに書き込みが行われるとき、メモリセルＭ４ｉｙの記憶状態が変化してはならない。制御線ＬＷＨがＬで、端子ＹＡｙがＨなので、書き込み線ＷＴ４ｙはＨになり、メモリセルＭ４ｉｙのＥ−ＦＥＴ１６６ｉｙは導通状態であるが、次のような動作のためメモリセルＭ４ｉｙの記憶状態は変化しない。
端子ＸＡｉはＬなので、ワード・データ線ドライバ１８０ｘ中のＮＯＲ１８２ｉとＮＯＲ１８３ｉの出力はともにＬになる。そのため、Ｅ−ＦＥＴ１８４ｘとＥ−ＦＥＴ１８５ｘは遮断状態であり、ワード・データ線ドライバ１８０ｉの出力は、高インピーダンス状態である。
【００７９】
（ａ）メモリセルＭ４ｉｙの記憶状態がＨ（ノードＮ１６１ｉｙがＨ）のとき  Ｅ−ＦＥＴ１６５ｉｙは導通状態である。制御線ＬＷＧがＨなので、読み出し線ＲＤ４ｙがＬであり、ノードＮ１６２ｉｙのＬと読み出し線ＲＤ４ｙのＬがダイオード１６７ｉｙとＥ−ＦＥＴ１６５ｉｙとＥ−ＦＥＴ１６６ｉｙによって接続される（このとき、ワード・データ線ＷＤ４ｉはＬになる）だけで、メモリセルＭ４ｉｙの記憶状態はＨのまま変化しない。
【００８０】
（ｂ）メモリセルＭ４ｉｙの記憶状態がＬ（ノードＮ１６１ｉｙがＬ）のとき
Ｅ−ＦＥＴ１６５ｉｙは遮断状態なので、ワード・データ線ＷＴ４ｉから読み出し線ＲＤ４ｙに電流が流れ込むことはない。そのため、ワード・データ線ＷＴ４ｉは、Ｅ−ＦＥＴ１６６ｉｙによって、ノードＮ１６２ｉｙと接続されてＨになるだけで、メモリセルＭ４ｉｙの記憶状態はＬのまま変化しない。
以上のように、第４の実施形態によれば、第１の実施形態と同様の理由から、周辺回路が簡単でメモリセルや周辺回路の設計パラメータの許容範囲が広いという利点、ＭＥＳ−ＦＥＴのようなオン抵抗とオフ抵抗の変化率があまり大きくない素子でもメモリセルの低消電力化が可能になるという利点がある。
また、第１の実施形態に比べ、ワード・データ線ドライバ１８０ｘではＮＯＲゲートが２個に削減（第１の実施形態では３個）されているので、周辺回路をさらに低消費電力化することができるという利点も得られる。とくに、ワード・データ線ドライバ１８０ｘはｍ個用いるので、全体でＮＯＲゲートｍ個分の消費電力を削減することができる。
【００８１】
第１の実施形態の変形例
図１４は、第１の実施形態のメモリ中のメモリセルの変形例を示す回路図であり、図３と同じ要素には共通の符号を付してある。
図１４に示すように、図３に示すメモリセルとはＥ−ＦＥＴ１５ｘｙとＥ−ＦＥＴ１７ｘｙの直列接続を順序を変えただけであり、周辺回路の構成や動作は第１の実施形態と同じである。
第２の実施形態の変形例
図１５は、第２の実施形態のメモリ中のメモリセルの変形例を示す回路図であり、図６と同じ要素には共通の符号を付してある。
図１５に示すように、図６に示すメモリセルとはＥ−ＦＥＴ６５ｘｙとＥ−ＦＥＴ６７ｘｙの直列接続を順序を変えただけであり、周辺回路の構成や動作は第２の実施形態と同じである。
第３の実施形態の変形例
図１６は、第３の実施形態のメモリ中のメモリセルの変形例を示す回路図であり、図９と同じ要素には共通の符号を付してある。
図１６に示すように、図９に示すメモリセルとはＥ−ＦＥＴ１１５ｘｙとダイオード１１７ｘｙの直列接続を順序を変えただけであり、周辺回路の構成や動作は第３の実施形態と同じである。
【００８２】
第４の実施形態の変形例
図１７は、第４の実施形態のメモリ中のメモリセルの変形例を示す回路図であり、図１２と同じ要素には共通の符号を付してある。
図１７に示すように、図１２に示すメモリセルとはＥ−ＦＥＴ１６５ｘｙとダイオード１６７ｘｙの直列接続を順序を変えただけであり、周辺回路の構成や動作は第４の実施形態と同じである。
なお、本発明は、上記実施形態、及び上記変形例に限定されず、さらに種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  メモリセルやデータ線ドライバの負荷素子として、Ｄ−ＦＥＴを用いたが、抵抗やＥ−ＦＥＴなどを用いることもできる。
（２）  スイッチング素子として、ＭＥＳ−ＦＥＴ（化合物半導体、シリコンなど）を用いたが、ＭＯＳ−ＦＥＴやバイポーラトランジスタなどを用いても良い。
（３）  周辺回路の論理ゲートには、インバータとＮＯＲゲートを用いたが、ＮＡＮＤゲートやＯＲゲートを用いても良い。その場合は、制御線の機能や本数が変わることもある。制御線の機能や本数が変わっても、読み出し線・書き込み線・データ線（ワード・データ線）の動作が真理値に示すものであれば良い。
【００８３】
【発明の効果】
以上詳細に説明したように、請求項１〜２８に係る発明によれば、読み出し線と書き込み線を設けたので、１つの線がＬｒ，Ｈｒ，Ｌｗ，Ｈｗのような４つの電位をとる必要がなく、メモリセルの周辺回路が簡単でメモリセルや周辺回路の設計パラメータの許容範囲が広いという効果が得られる。
第１のゲート回路の開閉により、第１のインバータの出力端子の電位を知るようにしたので、読み出し時に、第１のインバータの大きな電流が流れ込むことがなく、第１のインバータのオン抵抗を大きくすることができる。オン抵抗を大きくすれば、オフ抵抗も大きくなり、負荷電流を小さくすることができて、低消費電力化が可能になるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のメモリを示す回路図である。
【図２】従来のメモリセルを示す回路図である。
【図３】図１中のメモリセルＭ１ｘｙを示す回路図である。
【図４】図１の真理値を示す図である。
【図５】本発明の第２の実施形態のメモリを示す回路図である。
【図６】図５中のメモリセルＭ２ｘｙを示す回路図である。
【図７】図５の真理値を示す図である。
【図８】本発明の第３の実施形態のメモリを示す回路図である。
【図９】図８中のメモリセルＭ３ｘｙを示す回路図である。
【図１０】図８の真理値を示す図である。
【図１１】本発明の第４の実施形態のメモリを示す回路図である。
【図１２】図１１中のメモリセルＭ４ｘｙを示す回路図である。
【図１３】図１１の真理値を示す図である。
【図１４】本発明の第１の実施形態のメモリセルの変形例を示す回路図である。
【図１５】本発明の第２の実施形態のメモリセルの変形例を示す回路図である。
【図１６】本発明の第３の実施形態のメモリセルの変形例を示す回路図である。
【図１７】本発明の第４の実施形態のメモリセルの変形例を示す回路図である。
【符号の説明】
Ｍ１ｘｙ，Ｍ２ｘｙ，Ｍ３ｘｙ，Ｍ４ｘｙ            メモリセル
１１ｘｙ，１２ｘｙ、６１ｘｙ，６２ｘｙ            Ｄ−ＦＥＴ
１１１ｘｙ，１１２ｘｙ，１６１ｘｙ，１６２ｘｙ    Ｄ−ＦＥＴ
１３ｘｙ，１４ｘｙ，１５ｘｙ，１６ｘｙ，１７ｘｙ  Ｅ−ＦＥＴ
６３ｘｙ，６４ｘｙ，６５ｘｙ，６６ｘｙ，６７ｘｙ  Ｅ−ＦＥＴ
１１３ｘｙ，１１４ｘｙ，１１５ｘｙ，１１６ｘｙ    Ｅ−ＦＥＴ
１６３ｘｙ，１６４ｘｙ，１６５ｘｙ，１６６ｘｙ    Ｅ−ＦＥＴ
ＲＤ１ｙ，ＲＤ２ｙ，ＲＤ３ｙ，ＲＤ４ｙ            読み出し線
ＤＴ１ｘ，ＤＴ３ｘ                                データ線
ＷＤ２ｘ，ＷＤ４ｘ                                ワード・データ線
ＷＴ１ｙ，ＷＴ２ｙ，ＷＴ３ｙ，ＷＴ４ｙ            書き込み線
Ｄ１ｘｙ，Ｒ１ｘｙ，Ｗ１ｘｙ，Ｄ２ｘｙ，Ｒ２ｘｙ，Ｗ２ｘｙ，Ｄ３ｘｙ，Ｒ３ｘｙ，Ｗ３ｘｙ，Ｄ４ｘｙ，Ｒ４ｘｙ，Ｗ４ｘｙ    端子
１１７ｘｙ，１６７ｘｙ                            ダイオード
２０、７０，１２０，１７０                        読み書き制御回路
３０ｘ，１３０ｘ                                  データ線ドライバ
８０ｘ，１８０ｘ                            ワード・データ線ドライバ
４０ｙ，９０ｙ，１４０ｙ，１９０ｙ                読み書き線ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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