(57)【特許請求の範囲】
【請求項１】
１次巻線と２次巻線を有するトランスＴと第１のスイッチ回路と入力電源とが直列に接続され、第２のスイッチ回路とキャパシタＣの直列回路が前記第１のスイッチ回路の一端に接続され、前記トランスＴの２次巻線に整流素子Ｄｓを含む整流平滑回路が接続され、
前記第１のスイッチ回路を、第１のスイッチング素子Ｑ１、第１のダイオードＤ１、および第１のキャパシタＣ１の並列接続回路で構成し、
前記第２のスイッチ回路を、第２のスイッチング素子Ｑ２、第２のダイオードＤ２、および第２のキャパシタＣ２の並列接続回路で構成し、
前記第１、第２のスイッチング素子Ｑ１、Ｑ２を両スイッチング素子が共にオフする期間を挟んで交互にオン／オフするスイッチング制御回路を備え、
前記第１のスイッチング素子Ｑ１のオン期間に前記トランスＴの１次巻線にエネルギーを蓄え、前記第１のスイッチング素子Ｑ１のオフ期間に前記トランスＴの２次巻線からエネルギーを放出するスイッチング電源装置において、
前記第１のスイッチング素子Ｑ１のオフ期間を、前記トランスＴの２次巻線からエネルギーを放出した後も、所定の時間継続してスイッチング周波数を低下させるオフ期間延長手段と、
前記第２のスイッチング素子Ｑ２のオン期間を、前記トランスＴの２次巻線からエネルギーを放出する時間よりも短くする手段と、
を前記スイッチング制御回路に備えたことを特徴とするスイッチング電源装置。
【請求項２】
前記トランスＴは、前記第１のスイッチング素子Ｑ１をターンオンさせる電圧を発生させる第１の駆動巻線を備え、
前記オフ期間延長手段は、前記第１のスイッチング素子Ｑ１の制御端子と前記第１の駆動巻線とを接続する経路にトランジスタを直列に接続し、前記トランスＴの２次巻線からエネルギーを放出した後も前記トランジスタをオフし続け、前記第１のスイッチング素子Ｑ１のオフ期間を所定の時間延長するように構成したことを特徴とする、請求項１に記載のスイッチング電源装置。
【請求項３】
前記オフ期間延長手段は、前記第１のスイッチング素子Ｑ１の制御端子とソース端子との間にトランジスタを並列に接続し、前記トランスＴの２次巻線からエネルギーを放出した後も前記トランジスタをオンし続け、前記第１のスイッチング素子Ｑ１のオフ期間を所定の時間延長するように構成したことを特徴とする、請求項１に記載のスイッチング電源装置。
【請求項４】
前記スイッチング制御回路は、前記第１のスイッチング素子Ｑ１の制御端子に接続されたトランジスタ、および該トランジスタの制御端子に接続されたコンデンサとインピーダンス回路からなる時定数回路を備え、前記第１のスイッチング素子Ｑ１のオン期間を制御することにより出力電圧を制御することを特徴とする、請求項１〜３のいずれか１項に記載のスイッチング電源装置。
【請求項５】
前記スイッチング制御回路は、前記第２のスイッチング素子Ｑ２の制御端子に接続されたトランジスタ、および該トランジスタの制御端子に接続されたコンデンサとインピーダンス回路からなる時定数回路を備え、前記第２のスイッチング素子Ｑ２のオン期間を制御することにより、第２のスイッチ回路に直列接続されたキャパシタＣの放電電流を制御することを特徴とする、請求項１〜４のいずれか１項に記載のスイッチング電源装置。
【請求項６】
前記オフ期間延長手段は、軽負荷時において信号により動作させ、定格負荷時、重負荷時には動作を停止させるように構成したことを特徴とする請求項１〜５のいずれか１項に記載のスイッチング電源装置。
【請求項７】
前記第１のスイッチング素子Ｑ１および前記第２のスイッチング素子Ｑ２を電界効果トランジスタで構成したことを特徴とする、請求項１〜６のいずれか１項に記載のスイッチング電源装置。
【請求項８】
前記トランスＴが第１および第２のスイッチング素子Ｑ１，Ｑ２をターンオンさせる電圧を発生させる第１および第２の駆動巻線を有し、自励発振させることを特徴とする請求項１〜７のいずれか１項に記載のスイッチング電源装置。
【請求項９】
前記トランスＴが１次巻線と２次巻線に有する漏れインダクタまたは前記トランスＴに直列に接続されたインダクタを備え、該インダクタと前記第２のスイッチ回路に直列接続されたキャパシタＣとで共振回路を構成することを特徴とする請求項１〜８のいずれか１項に記載のスイッチング電源装置。
【請求項１０】
前記整流平滑回路をダイオードで構成し、該ダイオードに並列に容量性インピーダンスを接続したことを特徴とする、請求項１〜９のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング電源装置、特に、軽負荷時に高効率化、高性能化を図ることのできるスイッチング電源装置に関する。
【０００２】
【従来の技術】
この発明の先行技術となるスイッチング電源装置には、特願平９−３５２６９６号または特願平１０−３０８４９０号に示されているスイッチング電源装置がある。
【０００３】
図１は、特願平９−３５２６９６号（特開平１１−１８７６６４号公報）で提案されているスイッチング電源装置の構成図を示している。
【０００４】
このスイッチング電源装置は、１次巻線Ｔ１と２次巻線Ｔ２を有するトランスＴと第１のスイッチ回路Ｓ１と入力電源Ｅとが直列に接続され、第２のスイッチ回路Ｓ２とキャパシタＣの直列回路がトランスＴの１次巻線Ｔ１に並列に接続されている。また、トランスＴの２次巻線Ｔ２には整流素子Ｄｓを含む整流平滑回路が接続され、整流素子Ｄｓには並列にキャパシタＣｓが接続されている。さらに、トランスＴには第１の駆動巻線Ｔ３と第２の駆動巻線Ｔ４が設けられ、第１の駆動巻線Ｔ３は第１の制御回路１１に接続され、第２の駆動巻線Ｔ４は第２の制御回路１２に接続されている。スイッチング制御回路を構成するこれら第１、第２の制御回路１１、１２は、それぞれ第１、第２のスイッチ素子Ｑ１、Ｑ２のオン／オフ制御をする。
【０００５】
また、第１のスイッチ回路Ｓ１は、第１のスイッチング素子Ｑ１、第１のダイオードＤ１、および第１のキャパシタＣ１の並列接続回路で構成され、第２のスイッチ回路Ｓ２は、第２のスイッチング素子Ｑ２、第２のダイオードＤ２、および第２のキャパシタＣ２の並列接続回路で構成されている。なお、Ｌは１次巻線Ｔ１の漏れインダクタまたは別に接続されているインダクタである。
【０００６】
以上の構成において、スイッチング制御回路を構成する第１、第２の制御回路１１、１２は、第１のスイッチ回路Ｓ１および第２のスイッチ回路Ｓ２を、両スイッチ回路が共にオフする期間を挟んで交互にオン／オフする制御を行い、第１のスイッチ回路のオン期間にトランスＴの１次巻線Ｔ１にエネルギーを蓄え、第１のスイッチ回路Ｓ１のオフ期間に該トランスＴの２次巻線Ｔ２からエネルギーを放出する。この動作を１周期とし、これを繰り返すことによって２次巻線Ｔ２からエネルギーを取り出し、負荷に対し電力を供給する。なお、第１、第２の制御回路１１、１２は、それぞれスイッチング素子Ｑ１、Ｑ２の制御端子に接続されたトランジスタ、および該トランジスタの制御端子に接続された時定数回路を含んでおり、スイッチング素子Ｑ１、Ｑ２のターンオンタイミングおよびターンオフタイミングをこの回路によって制御している。
【０００７】
図２は、上記スイッチング電源装置の動作波形図である。同図において、Ｑ１、Ｑ２はスイッチング素子Ｑ１、Ｑ２のオン／オフタイミングを示し、Ｖｄｓ１、Ｉｄ１は、スイッチング素子Ｑ１の両端電圧、電流を示し、Ｖｄｓ２、Ｉｄ２は、スイッチング素子Ｑ２の両端電圧、電流を示す。また、Ｖｓ、Ｉｓは整流素子Ｄｓの両端電圧、２次巻線電流を示している。
【０００８】
上記の構成で、第１のスイッチング素子Ｑ１がターンオフすると、第２のスイッチング素子Ｑ２の駆動巻線Ｔ４に電圧が発生して、第２のスイッチング素子Ｑ２がターンオンし、その後、時定数回路で定められた所定の期間で第２の制御回路１２内のトランジスタをオンすることによって、該第２のスイッチング素子Ｑ２をターンオフする。この時、２次側の整流素子Ｄｓが導通状態ならば該整流素子Ｄｓが非導通となったタイミングで、また、非導通状態ならば第２のスイッチング素子Ｑ２のターンオフのタイミングで、すなわち、第２のスイッチング素子Ｑ２と整流素子Ｄｓが共に非導通となったタイミングで、第１のスイッチング素子Ｑ１の駆動巻線Ｔ３に電圧が発生して、この電圧により第１のスイッチング素子Ｑ１がターンオンする。このような動作によって、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とが共にオフとなる期間を挟んで交互にオン／オフ制御され、第１のスイッチング素子Ｑ１がオンの期間でトランスＴの１次巻線Ｔ１に蓄えられたエネルギーを、第１のスイッチング素子Ｑ１がオフの期間で２次巻線Ｔ２から電気エネルギーとして出力する。
【０００９】
そして、このように構成されたスイッチング電源装置においては、第１および第２のスイッチング素子Ｑ１、Ｑ２が、スイッチング素子の両端の印加電圧が零となってからオンする零電圧スイッチング動作を行うことにより、スイッチング損失、スイッチングサージを低減して、高効率化、高性能化を図ることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のスイッチング電源装置においては、負荷が軽い場合、第１のスイッチング素子Ｑ１のオン期間にトランスＴの１次巻線Ｔ１に蓄えられていたエネルギーの一部が入力側に回生することになる。図３において、Ａで示す領域の電流が回生電流である。この回生電流は出力に関与しない循環電流となる。この循環電流は、スイッチ素子Ｑ２のオン時間を一定にすると、出力電力が小さいほど（負荷が軽いほど）大きくなる。循環電流が大きいと、第１、第２のスイッチング素子Ｑ１、Ｑ２やトランスＴに発生する導通損失が無視できない程度に大きくなり、その結果、軽負荷時に効率が低下するという問題点を有していた。
【００１１】
そこで、特願平１０−３０８４９０号のスイッチング電源装置では、軽負荷時に第２のスイッチング素子Ｑ２のオン時間を短くして上記循環電流を低減し、効率を改善するようにしている。しかしながら、循環電流を低減するとスイッチング周波数が上昇してしまうために、スイッチング素子の駆動回路の損失を含めたスイッチング損失が増大する結果となり、全体として改善効果が小さいという不都合があった。
【００１２】
すなわち、循環電流が大きいとスイッチング周波数が低いためにスイッチング損失が小さいが、循環電流による導通損失が増加してしまい、また、循環電流を小さくすると、導通損失は低減するが、スイッチング周波数が高くなるためにスイッチング損失が増加してしまうという問題があった。
【００１３】
この発明の目的は、軽負荷時、無負荷時に循環電流を低減して導通損失を低減し、さらにスイッチング損失とスイッチングサージを低減してスイッチング電源の高効率化および小型軽量化を図ることにある。
【００１４】
【課題を解決するための手段】
この発明は、上記の課題を解決するために次のように構成したものである。
（１）１次巻線と２次巻線を有するトランスＴと第１のスイッチ回路と入力電源とが直列に接続され、第２のスイッチ回路とキャパシタＣの直列回路が前記第１のスイッチ回路の一端に接続され、前記トランスＴの２次巻線に整流素子Ｄｓを含む整流平滑回路が接続され、
前記第１のスイッチ回路を、第１のスイッチング素子Ｑ１、第１のダイオードＤ１、および第１のキャパシタＣ１の並列接続回路で構成し、
前記第２のスイッチ回路を、第２のスイッチング素子Ｑ２、第２のダイオードＤ２、および第２のキャパシタＣ２の並列接続回路で構成し、
前記第１、第２のスイッチング素子Ｑ１、Ｑ２を両スイッチング素子が共にオフする期間を挟んで交互にオン／オフするスイッチング制御回路を備え、
前記第１のスイッチング素子Ｑ１のオン期間に前記トランスＴの１次巻線にエネルギーを蓄え、前記第１のスイッチング素子Ｑ１のオフ期間に前記トランスＴの２次巻線からエネルギーを放出するスイッチング電源装置において、
前記第１のスイッチング素子Ｑ１のオフ期間を、前記トランスＴの２次巻線からエネルギーを放出した後も、所定の時間継続してスイッチング周波数を低下させるオフ期間延長手段と、
前記第２のスイッチング素子Ｑ２のオン期間を、前記トランスＴの２次巻線からエネルギーを放出する時間よりも短くする手段と、
を前記スイッチング制御回路に備えたことを特徴とする。
【００１５】
従来技術では、２次巻線からエネルギーが放出されると、整流平滑回路の整流素子Ｄｓが非導通となるタイミング、または第２のスイッチング素子Ｑ２のターンオフのタイミング、すなわち第２のスイッチング素子Ｑ２および整流素子Ｄｓが共に非導通となったタイミングで、第１のスイッチング素子Ｑ１の駆動巻線に電圧が発生し、この後、第１の制御回路を介して第１のスイッチング素子がターンオンするが、この発明では、この第１のスイッチング素子Ｑ１のオフ期間を、さらに所定の時間継続するオフ期間延長手段を第１の制御回路に設けている。これにより、第１のスイッチング素子Ｑ１のターンオンを遅らせ、スイッチング周波数を低下させてスイッチング損失を低減することができる。なお、第２のスイッチング素子Ｑ２とキャパシタＣとの直列回路は、電圧クランプ回路を構成するために、第１、第２のスイッチング素子Ｑ１、Ｑ２の両端には電圧サージが発生しない。このため、低耐圧のスイッチング素子を用いることができる。一般に低耐圧のスイッチング素子は導通時の抵抗値が小さく安価であるため、低耐圧のスイッチング素子を用いることにより、低損失高効率化及び低コスト化を図ることができる。
【００１７】
また、第２のスイッチング素子Ｑ２のオン時間を２次巻線からエネルギーを放出する時間よりも短くする手段、すなわち回生電流を小さくする手段を設けることによって、軽負荷時や無負荷時に、第２のスイッチ回路に直列接続されたキャパシタＣからの放電時間が短くなり、これにより循環電流が低減し、循環電流に伴う導通損失を低減することができる。
【００１８】
（２）前記トランスＴは、前記第１のスイッチング素子Ｑ１をターンオンさせる電圧を発生させる第１の駆動巻線を備え、
前記オフ期間延長手段は、前記第１のスイッチング素子Ｑ１の制御端子と前記第１の駆動巻線とを接続する経路にトランジスタを直列に接続し、前記トランスＴの２次巻線からエネルギーを放出した後も前記トランジスタをオフし続け、前記第１のスイッチング素子Ｑ１のオフ期間を所定の時間延長するように構成したことを特徴とする。
【００１９】
この発明では、たとえば、トランスＴの２次巻線に負荷の軽重を検出する手段を設け、これにより軽負荷が検出された時に２次巻線からエネルギーが放出された後も前記トランジスタがオフし続けるように制御する。このように構成すると、スイッチング素子を駆動するためのスイッチ素子としてはトランジスタが１つでよいために、部品点数が少なく電源装置の小型軽量化、低コスト化を図ることができる。
【００２０】
（３）前記オフ期間延長手段は、前記第１のスイッチング素子Ｑ１の制御端子とソース端子との間にトランジスタを並列に接続し、前記トランスＴの２次巻線からエネルギーを放出した後も前記トランジスタをオンし続け、前記第１のスイッチング素子Ｑ１のオフ期間を所定の時間延長するように構成したことを特徴とする。
【００２１】
上記（２）はトランジスタを第１のスイッチング素子Ｑ１の制御端子に直列に接続したものであるが、この発明では、第１のスイッチング素子Ｑ１の制御端子に該トランジスタを並列に接続する。このように構成しても同じ目的を達成することができる。
【００２２】
（４）前記スイッチング制御回路は、前記第１のスイッチング素子Ｑ１の制御端子に接続されたトランジスタ、および該トランジスタの制御端子に接続されたコンデンサとインピーダンス回路からなる時定数回路を備え、前記第１のスイッチング素子Ｑ１のオン時間を制御することにより出力電圧を制御することを特徴とする。
時定数回路は、駆動巻線の電圧が立ち上がってから所定時間経過時にトランジスタをオンすることによって第１のスイッチング素子Ｑ１を急速にターンオフさせるためのものであるが、この時定数回路の時定数を調整することによって出力電圧の制御を簡単に行うことができる。これにより、小型軽量化、低コスト化を図ることができる。
【００２３】
（５）前記スイッチング制御回路は、前記第２のスイッチング素子Ｑ２の制御端子に接続されたトランジスタ、および該トランジスタの制御端子に接続されたコンデンサとインピーダンス回路からなる時定数回路を備え、前記第２のスイッチング素子Ｑ２のオン時間を制御することにより第２のスイッチ回路に直列接続されたキャパシタＣの放電電流を制御することを特徴とする。
【００２４】
上記の構成においても、（４）と同様に、第２のスイッチング素子Ｑ２の制御端子に接続されたトランジスタに接続された時定数回路の時定数を調整することによってキャパシタＣの放電電流の制御を簡単に行うことができ、小型軽量化、低コスト化を図ることができる。
【００２５】
（６）前記オフ期間延長手段は、軽負荷時において信号により動作させ、定格負荷時、重負荷時には動作を停止させるように構成したことを特徴とする。  
上記のオフ期間延長手段は、軽負荷時においてのみその検出信号によって動作させ、定格負荷時や重負荷時には動作させないようにすることで、負荷に応じた最適な動作が可能となる。これにより、無負荷、軽負荷から重負荷時まで高効率動作が可能となる。
【００２６】
（７）前記第１のスイッチング素子Ｑ１および前記第２のスイッチング素子Ｑ２を電界効果トランジスタで構成したことを特徴とする。
【００２７】
第１、第２のスイッチング素子Ｑ１、Ｑ２を電界効果トランジスタで構成することにより、電界効果トランジスタの有する寄生容量を第１のキャパシタＣ１、第２のキャパシタＣ２として使用し、電界効果トランジスタの有する寄生ダイオードを第１のダイオードＤ１、第２のダイオードＤ２として使用することができる。このようにすると、部品として、ダイオードおよびキャパシタを別途用意する必要がなくなるために、電源装置の小型軽量化、低コスト化を図ることができる。
【００２８】
（８）前記トランスＴが第１および第２のスイッチング素子Ｑ１，Ｑ２をターンオンさせる電圧を発生させる第１および第２の駆動巻線を有し、自励発振させることを特徴とする。
【００２９】
トランスＴ２に駆動巻線を設けて自励発振させることにより、発振回路や制御回路等のＩＣを必要とせず、電源装置の小型軽量化、低コスト化を図ることができる。
【００３０】
（９）前記トランスが１次巻線と２次巻線に有する漏れインダクタまたは前記トランスに直列に接続されたインダクタを備え、該インダクタと前記第２のスイッチ回路に直列接続されたキャパシタＣとで共振回路を構成することを特徴とする。
【００３１】
トランスＴが有する漏れインダクタまたは別途接続されているインダクタとキャパシタＣとで共振回路を構成し、これにより共振動作させることによって、漏れインダクタに蓄えられたエネルギーを損失とせずに出力することができ、高効率化を図ることができる。また、第２のスイッチング素子Ｑ２の零電流ターンオフ動作が可能となりスイッチング損失を低減できる。
【００３２】
（１０）前記整流平滑回路をダイオードで構成し、該ダイオードに並列に容量性インピーダンスを接続したことを特徴とする。
【００３３】
整流素子に並列に容量性インピーダンスを接続することによって、整流素子の逆回復損失を低減し高効率化を図ることができる。また、２次巻線に伝達されたエネルギーを、整流素子を通らずに、この容量性インピーダンスを介して負荷に供給することができ、整流損失を低減することができる。さらに、第１のスイッチ回路または第２のスイッチ回路を構成する第１のキャパシタＣ１または第２のキャパシタＣ２の容量を低減することができる。
【００３４】
【発明の実施の形態】
図４はこの発明の実施形態であるスイッチング電源装置の回路図である。
【００３５】
トランスＴは１次巻線Ｔ１、２次巻線Ｔ２、第１の駆動巻線Ｔ３および第２の駆動巻線Ｔ４を備えている。このトランスＴの１次巻線Ｔ１と第１のスイッチ回路Ｓ１と入力電圧がＶｉｎの入力電源Ｅとが直列に接続され、第２のスイッチ回路Ｓ２とキャパシタＣとの直列回路が漏れインダクタＬと１次巻線Ｔ１との直列回路に並列接続されている。
【００３６】
トランスＴの２次巻線Ｔ２には、整流素子Ｄｓおよび平滑用コンデンサＣｏを含む整流平滑回路が接続されている。
【００３７】
前記整流平滑回路の出力側に接続される検出回路１４は、出力電圧を検出する。フォトダイオードＰＣ１はシャントレギュレータＺＤに直列に接続され、シャントレギュレータＺＤの基準電圧端子Ｖｒの入力電圧（出力電圧Ｖｏを分圧した電圧）が一定となるようフォトダイオードＰＣ１に流れる電流を制御する。フォトダイオードＰＣ１に光結合するフォトトランジスタＰＣ１は、後述のように第１の制御回路１１に接続されている。検出回路１４は、さらに、トランジスタＴｒ４とフォトダイオードＰＣ２およびＰＣ３の直列回路を含んでいる。トランジスタＴｒ４の制御端子Ｐ１には軽負荷時に外部信号が入力し、この外部信号が入力することによって該トランジスタＴｒ４がオンする。フォトダイオードＰＣ２に光結合するフォトトランジスタＰＣ２は、後述のように第１の制御回路１１に含まれるオフ期間延長手段であるオフ期間延長回路１５に接続されている。また、フォトダイオードＰＣ３に光結合するフォトトランジスタＰＣ３は、後述のように第２の制御回路１２に接続されている。
【００３８】
前記第１のスイッチ回路Ｓ１は、第１のスイッチング素子Ｑ１、第１のダイオードＤ１、および第１のキャパシタＣ１の並列接続回路で構成され、この実施形態では第１のスイッチング素子Ｑ１がＦＥＴ（電界効果トランジスタ）で構成されている（以下、第１のスイッチング素子Ｑ１を、ＦＥＴ  Ｑ１と称する）。また、第２のスイッチ回路Ｓ２は、第２のスイッチング素子Ｑ２、第２のダイオードＤ２、および第２のキャパシタＣ２の並列接続回路で構成され、この実施形態では、第２のスイッチング素子Ｑ２がＦＥＴ（電界効果トランジスタ）で構成されている（以下、この第２のスイッチング素子Ｑ２をＦＥＴ  Ｑ２と称する）。
【００３９】
トランスＴの駆動巻線Ｔ３とＦＥＴ  Ｑ１との間にはスイッチング制御回路に含まれる第１の制御回路１１が接続されている。この第１の制御回路１１は、トランジスタＴｒ１と、この制御端子（ベース）に接続される抵抗Ｒ４、抵抗Ｒ３、フォトトランジスタＰＣ１およびコンデンサＣ２とからなる時定数回路と、コンデンサＣ１および抵抗Ｒ２の直列回路からなる遅延回路とを備え、さらに、トランジスタＴｒ１の制御端子には上記フォトトランジスタＰＣ１が接続されている。したがって、第１の駆動巻線Ｔ３に電圧が発生すると、コンデンサＣ１と抵抗Ｒ２の遅延回路で所定の時間遅延してＦＥＴ  Ｑ１がターンオンし、さらにその時点から抵抗Ｒ３、フォトトランジスタＰＣ１により決まるインピーダンスとコンデンサＣ２とからなる時定数回路で決まる時間を経過するとトランジスタＴｒ１がオンし、これにより、第１のスイッチング素子Ｑ１が急速にターンオフする。ここで、２次側巻線Ｔ２の出力電圧が上昇するとトランジスタＴｒ１をオンする時間を早め、ＦＥＴ  Ｑ１のオン時間を短くして出力を低下させるように動作し、出力電圧を安定化させる。
【００４０】
前記トランスＴの第２の駆動巻線Ｔ４とＦＥＴ  Ｑ２との間に接続されている第２の制御回路１２はスイッチング制御回路に含まれており、抵抗Ｒ５とコンデンサＣ３とからなる遅延回路と、ＦＥＴ  Ｑ２の制御端子に接続されているトランジスタＴｒ２と、このトランジスタＴｒ２の制御端子に接続されている、抵抗Ｒ６とコンデンサＣ４からなる時定数回路と、トランジスタＴｒ２の制御端子に接続されているフォトトランジスタＰＣ３とで構成されている。したがって、駆動巻線Ｔ４の電圧が発生すると、抵抗Ｒ５とコンデンサＣ３の遅延回路を介して電圧がＦＥＴ  Ｑ２の制御端子に印加されて該ＦＥＴ  Ｑ２がターンオンし、さらにその時から、抵抗Ｒ６とコンデンサＣ４からなる時定数回路で決まる時間が経過するとトランジスタＴｒ２がオンすることによって、該ＦＥＴ  Ｑ２が急速にターンオフする。
【００４１】
以上のように、スイッチング制御回路を構成する第１、第２の制御回路１１および１２において、それぞれＦＥＴ  Ｑ１およびＱ２のターンオンタイミングとターンオフタイミングを遅延回路と時定数回路とによって任意に決めることができ、また、フォトトランジスタＰＣ１の動作により、出力電圧の安定化が図られる。なお、ＦＥＴ  Ｑ１の制御端子と入力電源Ｅとの間に接続されている抵抗Ｒ１は起動抵抗である。
【００４２】
このスイッチング電源装置では、さらに、スイッチング制御回路を構成する上記第１の制御回路１１にオフ期間延長回路１５が設けられ、また、上記第２の制御回路１２にフォトトランジスタＰＣ３が接続されている。以下、これらの構成について説明する。
【００４３】
オフ期間延長回路１５は、ＦＥＴ  Ｑ１の制御端子に並列に接続されるトランジスタＴｒ３と、このトランジスタＴｒ３の制御端子に接続される、抵抗Ｒ７〜Ｒ１０およびフォトトランジスタＰＣ２とコンデンサＣ５とから構成される。コンデンサＣ５には、ＦＥＴ  Ｑ１のオフ期間に電荷が蓄えられ、これにより、２次側でのエネルギー放出後もトランジスタＴｒ３がオンし続ける。トランジスタＴｒ３がオンし続けることにより、駆動巻線Ｔ３に電圧が発生してもＦＥＴ  Ｑ１はターンオンしない。コンデンサＣ５に蓄えられている電荷が放電されトランジスタＴｒ３がオフすると、初めて、駆動巻線Ｔ３の電圧が上記第１の制御回路１１を介してＦＥＴ  Ｑ１の制御端子に印加され、若しくは起動抵抗Ｒ１を介してＦＥＴ  Ｑ１の制御端子に電圧が印加され、該ＦＥＴ  Ｑ１がターンオンする。このように、ＦＥＴ  Ｑ１のターンオンが遅れることによりスイッチング周波数が低下して、スイッチング損失を低減させることができる。なお、フォトトランジスタＰＣ２は、これがオンすることによって、トランジスタＴｒ３の動作を有効にする。したがって、検出回路１４のトランジスタＴｒ４の制御端子Ｐ１に外部信号が入力した時にオフ期間延長回路１５によって、ＦＥＴ  Ｑ１のターンオンが遅れるように制御される。すなわち、軽負荷時に制御端子Ｐ１に外部信号が入力することにより、オフ期間延長回路１５の動作により、ＦＥＴ  Ｑ１のターンオンが遅らされ、スイッチング周波数が低下されることになる。
【００４４】
また、第２の制御回路１２のトランジスタＴｒ２に設けられているＰＣ３は、これがオンすることによってトランジスタＴｒ２のオン時間を早める。すなわち、ＦＥＴ  Ｑ２のオン時間を短くする。ＦＥＴ  Ｑ２のオン時間が短くなると、キャパシタＣからの放電時間が短くなり、循環電流が低減し、循環電流に伴う導通損失を低減させることができる。なお、ＦＥＴ  Ｑ２のオン時間をどの程度短くするかは、フォトトランジスタＰＣ３に接続されている抵抗Ｒ１０の大きさ若しくはフォトトランジスタＰＣ３のインピーダンスによって決めることが可能である。
【００４５】
このように、軽負荷時において制御端子Ｐ１に外部信号が入力すると、オフ期間延長回路１５が動作し、また、フォトトランジスタＰＣ３がオンすることにより、スイッチング周波数と循環電流が低減し、これにより、スイッチング損失と導通損失が低減し、軽負荷時の電力変換効率が大きく改善される。
【００４６】
次に、上記のスイッチング電源装置の動作を説明する。
【００４７】
最初に、検出回路１４のトランジスタＴｒの制御端子Ｐ１に外部信号が入力されていない状態での動作を説明する。この状態は、定格負荷状態である。
【００４８】
電源が投入されると、起動抵抗Ｒ１により、入力電圧ＶｉｎがＦＥＴ  Ｑ１の制御端子に印加され、これによりＦＥＴ  Ｑ１がターンオンする。ＦＥＴ  Ｑ１がターンオンすると、トランスＴの１次巻線Ｔ１に電流が流れ、駆動巻線Ｔ３に電圧が発生する。これにより、ＦＥＴ  Ｑ１が導通状態となり１次巻線Ｔ１に励磁エネルギーが蓄えられる。次に、抵抗Ｒ４、抵抗Ｒ３、フォトトランジスタＰＣ１により決まるインピーダンスとコンデンサＣ２とからなる時定数回路で設定される所定の時間が経過すると、トランジスタＴｒ１がオンして、ＦＥＴ  Ｑ１がターンオフする。ＦＥＴ  Ｑ１がターンオフすると、トランスＴの１次側では、インダクタＬとキャパシタＣが共振を始める。共振時には、ＦＥＴ  Ｑ２に並列な第２のダイオードＤ２を介してキャパシタＣを充電し、この間に駆動巻線Ｔ４に発生した電圧によってＦＥＴ  Ｑ２がターンオンする。このように、インダクタＬとキャパシタＣが共振し、キャパシタＣの充電により電圧サージがクランプされるため、スイッチング素子Ｑ１の両端に電圧サージは発生しない。キャパシタＣへの充電は次に放電へと変化する。また、ＦＥＴ  Ｑ１のターンオフにより、２次巻線Ｔ２からは整流素子Ｄｓを介して電気エネルギーが放出される。ＦＥＴ  Ｑ２がターンオンしてから、抵抗Ｒ６とコンデンサＣ４からなる時定数回路で設定される所定の時間が経過するとトランジスタＴｒ２がオンすることにより、該ＦＥＴ  Ｑ２がターンオフする。この時、トランスＴの２次側の整流素子Ｄｓが導通状態ならばこれが非導通となったタイミングで、また、この整流素子Ｄｓが非導通であるならＦＥＴ  Ｑ２のターンオフのタイミングで、すなわちＦＥＴ  Ｑ２且つ整流素子Ｄｓが共に非導通となったタイミングで駆動巻線Ｔ３に電圧が発生し、これによりＦＥＴ  Ｑ１がターンオンする。このように、ＦＥＴＱ１とＦＥＴ  Ｑ２が共にオフとなる期間を挟んで交互にオン／オフ制御され、ＦＥＴ  Ｑ１がオンの期間でトランスＴの１次巻線Ｔ１に蓄えられたエネルギーを、ＦＥＴ  Ｑ１がオフの期間で２次巻線Ｔ２から電気エネルギーとして出力する。
【００４９】
なお、この定格負荷の状態では、トランジスタＴｒ４の制御端子Ｐ１に外部信号が入力していないために、第１の制御回路１１のオフ期間延長回路１５は動作せず、また、第２の制御回路１２のフォトトランジスタＰＣ３もオフしている。
【００５０】
次に、軽負荷時の動作を説明する。
【００５１】
軽負荷になると、スイッチング制御回路を構成する第１、第２の制御回路１１、１２において、オフ期間延長回路１５が動作し始めると共に、第２の制御回路１２のフォトトランジスタＰＣ３がオン状態となる。
【００５２】
オフ期間延長回路１５では、ＦＥＴ  Ｑ１のオフ期間にコンデンサＣ５に電荷が蓄えられ、この電荷が２次巻線Ｔ２からのエネルギー放出が終えた後もトランジスタＴｒ３をオンし続け、これにより、駆動巻線Ｔ３に電圧が発生してもＦＥＴ  Ｑ１のターンオンを遅らせる。コンデンサＣ５に蓄えられた電荷が放電されてトランジスタＴｒ３がオフすると、この時から駆動巻線Ｔ３の電圧、または起動抵抗Ｒ１を介して電圧がＦＥＴ  Ｑ１の制御端子に入力され、これにより該ＦＥＴ  Ｑ１がターンオンする。その後の動作は定格時と同様である。このようにして、軽負荷時においては、ＦＥＴＱ１のターンオンが遅れることによりスイッチング周波数が低下し、スイッチング損失が低減される。
【００５３】
また、第２の制御回路１２においては、フォトトランジスタＰＣ３がオンすることにより、コンデンサＣ４の充電時間を早める。これにより、駆動巻線Ｔ４に電圧が発生してからトランジスタＴｒ２がオンするまでの時間を早め、結果としてＦＥＴ  Ｑ２のオン時間を短くする。ＦＥＴ  Ｑ２のオン時間が短くなると、キャパシタＣからの放電時間が短くなり、循環電流が低減し、循環電流に伴う導通損失が低減される。また、ＦＥＴ  Ｑ１のターンオフ時には、ダイオードＤ２またはＦＥＴ  Ｑ２を通ってキャパシタＣが充電されるため、キャパシタＣとスイッチ回路Ｓ２はクランプ回路を構成して、スイッチＱ１の両端電圧には電圧サージが発生しない。
【００５４】
図５、図６は、従来のスイッチング電源装置と上記実施形態のスイッチング電源装置の動作比較を行うための波形図を示している。図５（Ａ）は、従来のスイッチング電源装置で循環電流を低減しない場合、すなわち、ＦＥＴ  Ｑ２のオン時間を一定とした場合の軽負荷時の波形図を示し、図５（Ｂ）は、従来のスイッチング電源装置で循環電流を低減した場合、すなわち、ＦＥＴ  Ｑ２のオン時間を負荷に合わせて変化させ、循環電流を最小とした場合の軽負荷時の波形図を示し、図６（Ａ）は実施形態のスイッチング電源装置の軽負荷時の波形図、図６（Ｂ）は定格負荷時の波形図をそれぞれ示している。なお、同波形図における符号については、図２に示したものと同じである。
【００５５】
図５（Ａ）および図６（Ａ）を比較することによって容易に理解できるように、従来のスイッチング電源装置では、軽負荷時において循環電流が増加し、この循環電流に伴う導通損失が増加するが、本発明の実施形態のスイッチング電源装置では循環電流がなく、導通損失が小さい。また、図５（Ｂ）および図６（Ａ）を比較することによって容易に理解できるように、従来のスイッチング電源装置では、軽負荷時に循環電流を低減した場合にスイッチング周波数が上昇し、スイッチング素子の駆動損失を含めたスイッチング損失が増加するが、本発明の実施形態のスイッチング電源装置では、オフ期間延長回路１５によって、ＦＥＴ  Ｑ１のオフ期間が時間Ｔ１だけ延長される。これにより、実施形態のスイッチング電源装置でのスイッチング周期Ｔは、従来のスイッチング電源装置の周期Ｔよりも長くなり、スイッチング周波数が低下し、スイッチング損失を低減することができる。
【００５６】
図７は、オフ期間延長回路１５の他の実施例を示している。図４に示す構成では、オフ期間延長回路１５のトランジスタＴｒ３がＦＥＴ  Ｑ１に並列に接続されているが、図７に示す実施例の構成では、トランジスタＴｒ３がＦＥＴ  Ｑ１の制御端子に直列に接続されている。ここで、トランジスタＴｒ３は、キャパシタＣｂｅが、しきい値電圧に充電されるまでオフを持続し、しきい値電圧（約０.６Ｖ）に達するとオンして、これによりオフ期間延長時間が設定される。なお、フォトトランジスタＰＣ４は、軽負荷時にオフ、定格負荷時にオンするように動作する必要があるため、これに光結合するフォトダイオード（図示せず）は検出回路１４の制御端子Ｐ１に軽負荷時に表す信号が入力した時にオフし、定格時の信号値にはオンするような接続構成にしておく必要がある。フォトトランジスタＰＣ４の位置は、図７（Ａ）、（Ｂ）のいずれの位置であっても構わない。同図（Ａ）では、フォトトランジスタＰＣ４がオンの状態でＦＥＴ  Ｑ１のゲート・ソース間のインピーダンスが小さくなり、起動条件が厳しくなるが、同図（Ｂ）では、フォトトランジスタＰＣ４の影響がなく、起動条件が改善される。
【００５７】
図８は、さらに他の実施例を示す。図７に示す実施例では、トランジスタＴｒ３をｐｎｐ型トランジスタを使用したが、図８に示す実施例では、ｎｐｎ型トランジスタを使用している。この回路構成でも、軽負荷時にフォトトランジスタＰＣ４がオフして、キャパシタＣｂｅがしきい値電圧に充電されるまでの時間、ＦＥＴ  Ｑ１のオフ期間が延長される。
【００５８】
図９、図１０はさらに他の実施例を示している。これらの実施例では、トランジスタＴｒ３にさらにもう１つのトランジスタを縦続接続し、動作の確実性を図っている。これらの実施例においても、キャパシタＣｂｅがトランジスタＴｒ４のしきい値電圧(約０.６Ｖ）に達するまでの時間、トランジスタＴｒ３がオンを持続することにより、ＦＥＴ  Ｑ１のオフ期間が延長される。キャパシタＣｂｅの電圧がしきい値電圧に達すると、トランジスタＴｒ４がオンして、トランジスタＴｒ３がオフすることにより、ＦＥＴ  Ｑ１のターンオンが可能となる。なお、フォトトランジスタＰＣ２については、図４に示すフォトトランジスタＰＣ２と同じように動作する。
【００５９】
図１１、図１２は、トランスＴの１次側の主要部の接続例を示す図である。図１１は、第２のスイッチ回路Ｓ２とキャパシタＣとの直列回路を、スイッチ回路Ｓ１に対し並列に接続される位置に設けている。また、図１２においては、第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２との直列回路を入力電源Ｅに並列に接続し、第２のスイッチ回路Ｓ２を、キャパシタＣと１次巻線Ｔ１とインダクタＬとの直列回路に並列接続している。
【００６０】
上記図１１、図１２に示すスイッチング電源装置も上記の実施形態のスイッチング電源装置と同様の動作をする。
【００６１】
【発明の効果】
本発明によれば、軽負荷時にオフ期間延長回路を作動させ、このオフ期間延長回路により、第１のスイッチング素子Ｑ１のターンオンを遅らせてスイッチング周波数を低下させる。これにより、スイッチング損失を大幅に低減することができる。また、軽負荷時に、第２のスイッチング素子Ｑ２のオン時間を短くすることで、キャパシタＣからの放電時間を短くし循環電流を低減させ、これにより循環電流に伴う導通損失を低減させることができる。また、スイッチ回路Ｓ２とキャパシタＣとで電圧クランプ回路を構成し、スイッチング素子Ｑ１のターンオフ時にスイッチ回路Ｓ１，Ｓ２の両端には電圧サージが発生しないため、低耐圧のスイッチング素子を用いることができる。
【００６２】
このように、スイッチング損失および循環電流に伴う導通損失を軽負荷時において低減することができ、また、電圧サージの発生を抑制できるために、スイッチング電源装置の高効率化が図れ、小型軽量化を実現できる。
【図面の簡単な説明】
【図１】従来のスイッチング電源装置の構成図
【図２】同スイッチング電源装置の動作波形図
【図３】循環電流がある時の波形図
【図４】この発明の実施形態のスイッチング電源装置の回路図
【図５】従来のスイッチング電源装置の軽負荷時の波形図で、（Ａ）は循環電流を低減しない場合、（Ｂ）は循環電流を低減した場合の波形図
【図６】（Ａ）、（Ｂ）は、それぞれ上記実施形態のスイッチング電源装置の軽負荷時、定格負荷時での波形図
【図７】オフ期間延長回路の他の実施例で、（Ａ）（Ｂ）はそれぞれフォトトランジスタＰＣ４の位置が異なる実施例
【図８】オフ期間延長回路のさらに他の実施例
【図９】オフ期間延長回路のさらに他の実施例
【図１０】オフ期間延長回路のさらに他の実施例
【図１１】スイッチ回路Ｓ１、Ｓ２の他の接続例
【図１２】スイッチ回路Ｓ１、Ｓ２のさらに他の接続例
【符号の説明】
Ｓ１−第１のスイッチ回路
Ｓ２−第２のスイッチ回路
１１−第１の制御回路
１２−第２の制御回路
１４−検出回路
１５−オフ期間延長回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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