(57)【特許請求の範囲】
【請求項１】
トランスを有する半導体スイッチ駆動回路であって、
前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、
前記トランスの二次側に、前記スイッチ素子を直接駆動する二次側領域を具備し、
前記一次側領域は、電源に接続されたセンタータップを有する前記トランスの一次巻き線と、該一次巻き線の一端の端子に接続され前記制御信号に基づいて前記一次巻き線の一方向の電流をオンオフ制御する第一スイッチ手段と、前記一次巻き線の他端の端子に接続され前記制御信号に基づいて前記一次巻き線の他方向の電流をオンオフ制御する第二スイッチ手段と、
前記第一スイッチ手段により前記一次巻き線の電流が遮断されたときに発生する逆起電力を吸収する第一逆起電力吸収手段と、前記第二スイッチ手段により前記一次巻き線の電流が遮断されたときに発生する逆起電力を吸収する第二逆起電力吸収手段とを備え、
前記第一逆起電力吸収手段および前記第二逆起電力吸収手段は、
それぞれ、スイッチ手段とダイオードの直列接続回路が前記電源と前記トランスの一次巻き線の一端の端子および他端の端子に接続された構成であって、
前記第一スイッチ手段、前記第二スイッチ手段、前記第一逆起電力吸収手段および前記第二逆起電力吸収手段を制御することにより、前記スイッチ素子のゲートとエミッタとの間の電圧が、連続して正電圧を維持する状態、連続して負電圧を維持する状態、または、正電圧と負電圧を交互にスイッチングする状態、のいずれかの状態になるようにされていることを、特徴とする半導体スイッチ駆動回路。
【請求項２】
請求項１に記載の半導体スイッチ駆動回路において、前記二次側領域は、前記一次側領域から供給された電力を受け、前記スイッチ素子を制御するための電力を前記スイッチ素子に伝達し、前記スイッチ素子を、半導体スイッチ駆動回路の前記二次側領域から供給された電力を受けて、スイッチ経路の導通または遮断を行うように構成されたことを特徴とする半導体スイッチ駆動回路。
【請求項３】
請求項１または２に記載の半導体スイッチ駆動回路において、前記第一逆起電力吸収手段および前記第二逆起電力吸収手段は、それぞれ、ソースが電源端子に接続され、ドレインがダイオードのアノードに接続されたＪタイプＰ型ＭＯＳＦＥＴを備え、前記第一逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の他端の端子に接続され、前記第二逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の一端の端子に接続されていることを特徴とする半導体スイッチ駆動回路。
【請求項４】
請求項１〜３のいずれかに記載の半導体スイッチ駆動回路において、前記一次側領域は、制御信号入力端子（ＰＬ）が、並列接続された抵抗（１０５）とコンデンサ（１０４）とを介して、ＮＰＮバイポーラトランジスタ（１０８）のベースに接続され、
ＮＰＮバイポーラトランジスタ（１０８）のベースとエミッタが、抵抗（１０６）を介して接続され、該エミッタが接地端子（ＧＮＤ）に接続され、
ＮＰＮバイポーラトランジスタ（１０８）のコレクタが、抵抗（１０７）を介して、ＪタイプＰ型ＭＯＳＦＥＴ（１１０）のゲートに接続され、
ＪタイプＰ型ＭＯＳＦＥＴ（１１０）のゲートとソースとが、抵抗（１０９）を介して接続され、該ソースが電源端子（ＶＤＤ）に接続され、
ＪタイプＰ型ＭＯＳＦＥＴ（１１０）のドレインが、ダイオード（１１１）のアノードに接続され、
ダイオード（１１１）のカソードが、ＫタイプＮ型ＭＯＳＦＥＴ（１１４）のドレイン及びトランス（１２７）の一次巻き線の端子（１２７ａ）に接続され、
ＫタイプＮ型ＭＯＳＦＥＴ（１１４）のゲートとソースとが、抵抗（１１３）を介して接続され、該ソースが接地端子ＧＮＤに接続され、
制御信号入力端子（Ｎ）が、このＫタイプＮ型ＭＯＳＦＥＴ（１１４）のゲートに抵抗（１１２）を介して接続され、
制御信号入力端子（ＮＬ）が、並列接続された抵抗（１１７）とコンデンサ（１１６）とを介して、ＮＰＮバイポーラトランジスタ（１２０）のベースに接続され、
ＮＰＮバイポーラトランジスタ（１２０）のベースとエミッタが、抵抗（１１８）を介して接続され、該エミッタが接地端子（ＧＮＤ）に接続され、
ＮＰＮバイポーラトランジスタ（１２０）のコレクタが、抵抗（１１９）を介して、ＪタイプＰ型ＭＯＳＦＥＴ（１２２）のゲートに接続され、
ＪタイプＰ型ＭＯＳＦＥＴ（１２２）のゲートとソースが、抵抗（１２１）を介して接続され、該ソースが電源端子（ＶＤＤ）に接続され、
ＪタイプＰ型ＭＯＳＦＥＴ（１２２）のドレインが、ダイオード（１２３）のアノードに接続され、
ダイオード（１２３）のカソードが、ＫタイプＮ型ＭＯＳＦＥＴ（１２６）のドレイン及びトランス（１２７）の一次巻き線の端子（１２７ｄ）に接続され、
ＫタイプＮ型ＭＯＳＦＥＴ（１２６）のゲートとソースが、抵抗（１２５）を介して接続され、該ソースが接地端子ＧＮＤに接続され、
入力信号（Ｐ）が、このＫタイプＮ型ＭＯＳＦＥＴ（１２６）のゲートに抵抗（１２４）を介して接続され、
トランス（１２７）の一次巻き線の端子（１２７ｂ、１２７ｃ）が、センタータップ（１３５）に接続され、該センタータップ（１３５）が電源端子（ＶＤＤ）に接続され、該センタータップ（１３５）がコンデンサ（１１５）を介して接地端子（ＧＮＤ）に接続されていることを特徴とする半導体スイッチ駆動回路。
【請求項５】
請求項１〜４のいずれかに記載の半導体スイッチ駆動回路において、前記二次側領域は、前記スイッチ素子と、該スイッチ素子を直接駆動するゲート駆動部と、を複数有し、前記スイッチ素子が直列接続された構成であることを特徴とする半導体スイッチ駆動回路。
【請求項６】
請求項１〜５のいずれかに記載の半導体スイッチ駆動回路において、前記スイッチ素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であることを特徴とする半導体スイッチ駆動回路。
【請求項７】
請求項１〜６のいずれかに記載の半導体スイッチ駆動回路において、前記トランスの一次巻き線に発生する逆起電力によって二次巻き線に発生する起電力を遮断するための定電圧ツェナーダイオードを、前記二次側領域に有することを特徴とする半導体スイッチ駆動回路。
【請求項８】
請求項１〜７いずれかに記載の半導体スイッチ駆動回路において、前記二次側領域は、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、
前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが、第一の抵抗を介して、特定のスイッチ素子のゲートに接続され、
前記トランスの二次巻き線の他端の端子が、前記特定のスイッチ素子のエミッタに接続され、
前記第二の定電圧ツェナーダイオードのアノードと、前記特定のスイッチ素子のエミッタ間に、第二の抵抗およびコンデンサが、それぞれ接続され、
前記特定のスイッチ素子を複数備えていることを特徴とする半導体スイッチ駆動回路。
【請求項９】
請求項１〜８のいずれかに記載の半導体スイッチ駆動回路を、高電圧の電気パルスを発生させる回路の半導体スイッチに用いたことを特徴とする電気的治療装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチ駆動回路に関し、特に、除細動器などの電気的治療装置に使用される半導体スイッチの制御に適した半導体スイッチ駆動回路に関する。
【０００２】
【従来の技術】
高電圧の制御が可能な半導体スイッチ用の素子として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が一般的に用いられている。
この絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）で構成された半導体スイッチを駆動する回路は、制御信号とＩＧＢＴのゲートを直接駆動する回路部分とは、電気的絶縁を行うために、フォトカプラまたはトランスを介して接続するように構成されている。
【０００３】
以下、従来の半導体スイッチ駆動回路について、フォトカプラを用いた例と、パルストランスを用いた例とを、図を用いて説明する。
【０００４】
図３は、フォトカプラを用いた半導体スイッチ駆動回路の回路図である。
図３において、１段目のスイッチ素子（ＩＧＢＴ）２０８ａを駆動する部分は、フォトカプラ２０１ａ、コンパレーター２０２ａ、正電圧電源２０３ａ、トランジスタ２０４ａ、２０５ａ、負電圧電源２０６ａ、抵抗２０７ａからなり、接地端子はＧＮＤ１に接続されている。また、２段目のスイッチ素子（ＩＧＢＴ）２０８ｂを駆動する部分は、フォトカプラ２０１ｂ、コンパレーター２０２ｂ、正電圧電源２０３ｂ、トランジスタ２０４ｂ、２０５ｂ、負電圧電源２０６ｂ、抵抗２０７ｂで構成され、接地端子はＧＮＤ２に接続され、次段以降も同様に駆動回路が構成できる。
【０００５】
図４は、パルストランスを用いた半導体スイッチ駆動回路の回路図である。
図４において、パルストランス２５１の二次側に接続された、１段目のスイッチ素子（ＩＧＢＴ）２５７ａを駆動する部分は、トランジスタ２５５ａ、ダイオード２５２ａ、２５３ａ、抵抗２５４ａ、２５６ａで構成され、２段目のスイッチ素子（ＩＧＢＴ）２５７ｂを駆動する部分は、トランジスタ２５５ｂ、ダイオード２５２ｂ、２５３ｂ、抵抗２５４ｂ、２５６ｂで構成され、次段以降も同様に駆動回路が構成できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の半導体スイッチ駆動回路は、以下のような問題点を生ずる。
図３の半導体スイッチ駆動回路は、駆動するスイッチ素子（ＩＧＢＴ）の一段毎に、フォトカプラと、正電圧電源と、負電圧電源と、ＧＮＤとをそれぞれ備えている例である。多段構成の半導体スイッチの従来の方式では、スイッチ素子（ＩＧＢＴ）のスイッチングのタイミングがずれてしまうという問題がある。スイッチングのタイミングがずれてしまうと図３に示すようにスイッチ素子が直列に接続されている場合はスイッチ素子に過電圧がかかり、またスイッチ素子が並列に接続されている場合は、スイッチ素子に過電流がかかり、いずれの場合も、スイッチ素子が破壊されてしまう恐れがある。また、スイッチ素子（ＩＧＢＴ）の段数分だけ、フォトカプラと、正電圧電源と、負電圧電源と、ＧＮＤの部品数とが必要となるので、回路規模が大きくなり、装置全体のコストが高くなってしまうという問題がある。
【０００７】
また、図４の半導体スイッチ駆動回路は、駆動するスイッチ素子（ＩＧＢＴ）のゲートに対して、正電圧または負電圧を連続して供給することができないものである。また、逆バイアス（正電圧から負電圧、または、負電圧から正電圧）への切り換えが遅いという問題点がある。
さらに、正電圧または負電圧の電圧値をそれぞれ独立した値に設定することができない、低周波スイッチング用途ではトランスのサイズが大きくなる、などの問題点も抱えている。
【０００８】
本発明は、前記従来の技術の問題点に鑑みてなされたものであって、少ない部品数でもって、駆動するスイッチ素子（ＩＧＢＴ）のゲートに対して、正電圧または負電圧を連続して供給することができ、逆バイアスへの切り換えが高速にでき、各段のスイッチングのタイミングのずれを小さくできることで、特に、電気的治療装置に使用される半導体スイッチの制御に適した半導体スイッチ駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の半導体スイッチ駆動回路は、トランスを有する半導体スイッチ駆動回路であって、前記トランスの一次側に、半導体スイッチ素子を制御するための制御信号により、前記トランスの一次側電流を制御する一次側領域を具備し、前記トランスの二次側に、前記スイッチ素子を直接駆動する二次側領域を具備し、前記一次側領域は、電源に接続されたセンタータップを有する前記トランスの一次巻き線と、該一次巻き線の一端の端子に接続され前記制御信号に基づいて前記一次巻き線の一方向の電流をオンオフ制御する第一スイッチ手段と、前記一次巻き線の他端の端子に接続され前記制御信号に基づいて前記一次巻き線の他方向の電流をオンオフ制御する第二スイッチ手段と、前記第一スイッチ手段により前記一次巻き線の電流が遮断されたときに発生する逆起電力を吸収する第一逆起電力吸収手段と、前記第二スイッチ手段により前記一次巻き線の電流が遮断されたときに発生する逆起電力を吸収する第二逆起電力吸収手段とを備え、
前記第一逆起電力吸収手段および前記第二逆起電力吸収手段は、それぞれ、スイッチ手段とダイオードの直列接続回路が前記電源と前記トランスの一次巻き線の一端の端子および他端の端子に接続された構成であって、前記第一スイッチ手段、前記第二スイッチ手段、前記第一逆起電力吸収手段および前記第二逆起電力吸収手段を制御することにより、前記スイッチ素子のゲートとエミッタとの間の電圧が、連続して正電圧を維持する状態、連続して負電圧を維持する状態、または、正電圧と負電圧を交互にスイッチングする状態、のいずれかの状態になるようにされたことで、入力する制御信号に同期して動作する。
【００１０】
請求項２記載の半導体スイッチ駆動回路は、前記二次側領域は、前記一次側領域から供給された電力を受け、前記スイッチ素子を制御するための電力を前記スイッチ素子に伝達し、前記スイッチ素子を、半導体スイッチ駆動回路の前記二次側領域から供給された電力を受けて、スイッチ経路の導通または遮断を行うように構成されたことで、入力する制御信号に同期して動作する。
【００１１】
請求項３記載の半導体スイッチ駆動回路は、前記第一逆起電力吸収手段および前記第二逆起電力吸収手段は、それぞれ、ソースが電源端子に接続され、ドレインがダイオードのアノードに接続されたＪタイプＰ型ＭＯＳＦＥＴを備え、前記第一逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の他端の端子に接続され、前記第二逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の一端の端子に接続されている。
【００１２】
請求項４記載の半導体スイッチ駆動回路は、前記一次側領域は、制御信号入力端子が、並列接続された抵抗とコンデンサとを介して、ＮＰＮバイポーラトランジスタのベースに接続され、ＮＰＮバイポーラトランジスタのベースとエミッタが、抵抗を介して接続され、該エミッタが接地端子に接続され、ＮＰＮバイポーラトランジスタのコレクタが、抵抗を介して、ＪタイプＰ型ＭＯＳＦＥＴのゲートに接続され、ＪタイプＰ型ＭＯＳＦＥＴのゲートとソースとが、抵抗を介して接続され、該ソースが電源端子に接続され、ＪタイプＰ型ＭＯＳＦＥＴのドレインが、ダイオードのアノードに接続され、ダイオードのカソードが、ＫタイプＮ型ＭＯＳＦＥＴのドレイン及びトランスの一次巻き線端子に接続され、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソースとが、抵抗を介して接続され、該ソースが接地端子に接続され、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦＥＴのゲートに抵抗を介して接続され、制御信号入力端子が、並列接続された抵抗とコンデンサとを介して、ＮＰＮバイポーラトランジスタのベースに接続され、ＮＰＮバイポーラトランジスタのベースとエミッタが、抵抗を介して接続され、該エミッタが接地端子に接続され、ＮＰＮバイポーラトランジスタのコレクタが、抵抗を介して、ＪタイプＰ型ＭＯＳＦＥＴのゲートに接続され、ＪタイプＰ型ＭＯＳＦＥＴのゲートとソースが、抵抗を介して接続され、該ソースが電源端子に接続され、ＪタイプＰ型ＭＯＳＦＥＴのドレインが、ダイオードのアノードに接続され、ダイオードのカソードが、ＫタイプＮ型ＭＯＳＦＥＴのドレイン及びトランスの一次巻き線端子接続され、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソースが、抵抗を介して接続され、該ソースが接地端子に接続され、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦＥＴのゲートに抵抗を介して接続され、トランスの一次巻き線端子が、センタータップに接続され、該センタータップが電源端子に接続され、該センタータップがコンデンサを介して接地端子に接続されていることで、制御信号を入力することにより、複数のスイッチ素子を制御するための電力を、二次側領域に伝達し、トランスを流れる電流が遮断されたときに発生する逆起電力を吸収する。
【００１３】
請求項５記載の半導体スイッチ駆動回路は、前記二次側領域が、前記スイッチ素子と、該スイッチ素子を直接駆動するゲート駆動部と、を複数有し、前記スイッチ素子が直列接続された構成であることで、半導体スイッチの高電圧印可に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となる。
【００１４】
請求項６記載の半導体スイッチ駆動回路は、前記スイッチ素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であることで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用する。
【００１５】
請求項７記載の半導体スイッチ駆動回路は、前記トランスの一次巻き線に発生する逆起電力によって二次巻き線に発生する起電力を遮断するための定電圧ツェナーダイオードを、前記二次側領域に有する。
【００１６】
請求項８記載の半導体スイッチ駆動回路は、前記二次側領域が、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが、第一の抵抗を介して、特定のスイッチ素子のゲートに接続され、前記トランスの二次巻き線の他端の端子が、前記特定のスイッチ素子のエミッタに接続され、前記第二の定電圧ツェナーダイオードのアノードと、前記特定のスイッチ素子のエミッタ間に、第二の抵抗およびコンデンサが、それぞれ接続され、前記特定のスイッチ素子を複数備えていることで、一次側領域から供給された電力を受け、複数のスイッチ素子を制御するための電力を複数のスイッチ素子に伝達する。
【００１７】
請求項９記載の電気的治療装置は、請求項１〜８のいずれかに記載の半導体スイッチ駆動回路を、高電圧の電気パルスを発生させる回路の半導体スイッチに用いたことで、電気的治療装置の出力端子から、高電圧の電気パルスを外部の生体へ供給する。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体スイッチ駆動回路の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明に係る半導体スイッチ駆動回路の実施の形態を説明するための回路図である。
図１において、スイッチ素子（ＩＧＢＴ）が多段接続された半導体スイッチを駆動する半導体スイッチ駆動回路１００は、トランス１０３と、その一次側領域１０１と、二次側領域１０２とから構成されている。
【００１９】
一次側領域１０１は、以下に述べるように構成されている。
制御入力端子及びその信号ＰＬは、並列接続された抵抗１０５とコンデンサ１０４とを介して、ＮＰＮバイポーラトランジスタ１０８のベースに接続され、ＮＰＮバイポーラトランジスタ１０８のベースとエミッタは、抵抗１０６を介して接続されかつ接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１０８のコレクタは、抵抗１０７を介して、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートに接続され、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートとソースは、抵抗１０９を介して接続されかつ電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドレインは、ダイオード１１１のアノードに接続され、ダイオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１１４のドレイン及びトランス１０３の一次巻き線の端子１２７ａに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を介して接続されかつ接地端子ＧＮＤに接続されている。また、制御入力端子及びその信号Ｎは、このＫタイプＮ型ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接続されている。
また、制御入力端子及びその信号ＮＬは、並列接続された抵抗１１７とコンデンサ１１６とを介して、ＮＰＮバイポーラトランジスタ１２０のベースに接続され、ＮＰＮバイポーラトランジスタ１２０のベースとエミッタは、抵抗１１８を介して接続されかつ接地端子ＧＮＤに接続されている。
また、ＮＰＮバイポーラトランジスタ１２０のコレクタは、抵抗１１９を介して、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続され、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソースは、抵抗１２１を介して接続されかつ電源端子ＶＤＤに接続されている。
また、ＪタイプＰ型ＭＯＳＦＥＴ１２２のドレインは、ダイオード１２３のアノードに接続され、ダイオード１２３のカソードは、ＫタイプＮ型ＭＯＳＦＥＴ１２６のドレイン及びトランス１０３の一次巻き線の端子１２７ｄに接続されている。
また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートとソースは、抵抗１２５を介して接続されかつ接地端子ＧＮＤに接続されている。また、制御入力端子及びその信号Ｐは、このＫタイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵抗１２４を介して接続されている。
また、トランス１０３の一次巻き線の端子１２７ｂ、１２７ｃは、センタータップ１３５に接続され、さらにセンタータップ１３５は電源端子ＶＤＤに接続されかつコンデンサ１１５を介して接地端子ＧＮＤに接続されている。
【００２０】
二次側領域１０２は、以下に述べるように構成されている。
一段目のスイッチ素子（ＩＧＢＴ）１３３ａのエミッタと、二段目のスイッチ素子（ＩＧＢＴ）１３３ｂのコレクタとが接続され、図示しないが、二段目以降のスイッチ素子（ＩＧＢＴ）がある場合も同様に接続され、多段のスイッチ素子（ＩＧＢＴ）が直列接続される。
【００２１】
これらスイッチ素子（ＩＧＢＴ）のゲートとエミッタとの間の電圧を直接制御するゲート駆動部１３６ａ、１３６ｂは以下のとおり構成されている。
ゲート駆動部１３６ａは、トランス１０３の二次巻き線の一端の端子１２７ｅに、（第一の）定電圧ツェナーダイオード１２８ａのアノードに接続され、互いにカソード同士が向かい合わせで接続された（第二の）定電圧ツェナーダイオード１２９ａのアノードが、（第一の）抵抗１３２ａを介して、スイッチ素子（ＩＧＢＴ）１３３ａのゲートに接続され、二次巻き線の他端の端子１２７ｆがスイッチ素子（ＩＧＢＴ）１３３ａのエミッタに接続され、（第二の）定電圧ツェナーダイオード１２９ａのアノードと、スイッチ素子（ＩＧＢＴ）１３３ａのエミッタとの間に、（第二の）抵抗１３０ａおよびコンデンサ１３１ａが、それぞれ接続されている。
【００２２】
ゲート駆動部１３６ｂは、トランス１０３の二次巻き線の一端の端子１２７ｇに、（第一の）定電圧ツェナーダイオード１２８ｂのアノードに接続され、互いにカソード同士が向かい合わせで接続された（第二の）定電圧ツェナーダイオード１２９ｂのアノードが、（第一の）抵抗１３２ｂを介して、スイッチ素子（ＩＧＢＴ）１３３ｂのゲートに接続され、二次巻き線の他端の端子１２７ｈがスイッチ素子（ＩＧＢＴ）１３３ｂのエミッタに接続され、（第二の）定電圧ツェナーダイオード１２９ｂのアノードと、スイッチ素子（ＩＧＢＴ）１３３ｂのエミッタとの間に、（第二の）抵抗１３０ｂおよびコンデンサ１３１ｂが、それぞれ接続されている。
図示しないが、二段目以降のゲート駆動部がある場合も同様に構成される。
【００２３】
次に、各領域の機能の説明を以下に記す。
半導体スイッチ駆動回路の一次側領域１０１は、制御信号を入力し、複数のスイッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂを制御するための電力を半導体スイッチ駆動回路の二次側領域１０２に伝達する。また、トランス１０３の一次巻線を流れる電流が遮断されたときに発生する逆起電力を吸収する。
【００２４】
半導体スイッチ駆動回路の二次側領域１０２は、半導体スイッチ駆動回路一次側領域１０１から供給された電力を受け、複数のスイッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂを制御するための電力を複数のスイッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂに伝達する。
そして、これら各段のスイッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂを、二次側領域１０２から供給された電力を受けて、スイッチ経路１３４の導通または遮断を行う。
【００２５】
さらに、各回路部品の機能の説明を以下に記す。
コンデンサ１０４は、バイボーラトランジスタ１０８のターンオン／ターンオフ時のスピードアップを図る。
抵抗１０５は、バイボーラトランジスタ１０８のベース電流制限を行う。
抵抗１０６は、バイボーラトランジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレクタ電流制限を行う。
バイボーラトランジスタ１０８は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行う。
抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６ターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を抑制する。
ダイオード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のターンオフ時の逆起電力によってトランス１０３の一次側巻き線の端子１２７ａに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のオン時にトランス１０３の端子１２７ａに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１０に逆向きの電流が流れるのを防ぐ。
抵抗１１２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行う。
抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１１４は、トランス１０３の一次巻線への電流供給制御を行う。
コンデンサ１１５は、トランス１０３へ供給する電源電圧の平滑化を行う。
コンデンサ１１６は、バイボーラトランジスタ１２０のターンオン／ターンオフ時のスピードアップに寄与する。
抵抗１１７は、バイボーラトランジスタ１２０のべ一ス電流制限をおこなう。
抵抗１１８は、バイボーラトランジスタ１２０のベース電位をコレクタと同電位にする。
抵抗１１９は、バイボーラトランジスタ１２０のコレクタ電流制限を行う。
バイボーラトランジスタ１２０は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のオン／オフ制御を行う。
抵抗１２１は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソースと同電位にする。
ＪタイプＰ型ＭＯＳＦＥＴ１２２は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を抑制する。
ダイオード１２３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電力によってトランス１０３の一次巻き線の端子１２７ｄに発生する電圧を最適なレベルに抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１１４オン時にトランス１０３の端子１２７ｄに発生する電源電圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れるのを防ぐ。
抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のベース電流制限を行う。
抵抗１２５は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電位にする。
ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トランス１０３一次巻線への電流供給制御を行う。
トランス１０３は、半導体スイッチ駆動回路の一次側−二次側間の絶縁、二次側−二次側間の絶縁、および一次側から二次側への電力の伝達を行う。
定電圧ツェナーダイオード１２８ａは、スイッチ素子（ＩＧＢＴ）１３３ａへの正電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
定電圧ツェナーダイオード１２９ａは、スイッチ（ＩＧＢＴ）１３３ａへの負電圧供給経路の接続、およびトランス１０３の逆起電力によってトランス１０３の二次巻き線の端子１２７ｅ、１２７ｆ間に発生する電圧の遮断を行う。
抵抗１３０ａは、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電位をエミッタと同電位にする。
コンデンサ１３１ａは、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧保持、および複数接続されたスイッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂ間のゲート容量のばらつき補正する。
抵抗１３２ａは、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電流を制限する。
スイッチ素子（ＩＧＢＴ）１３３ａは、スイッチ経路１３４を導通／遮断する。
また、二段目のスイッチ素子（ＩＧＢＴ）１３３ｂの駆動部分（定電圧ツェナーダイオード１２８ｂ、１２９ｂ、抵抗１３０ｂ、コンデンサ１３１ｂ、抵抗１３２ｂ）も同様に機能する。
【００２６】
次に、本実施の形態に係る半導体スイッチ駆動回路の動作を、図１の回路図及び図２のタイミング図の（ａ）〜（ｃ）を参照して説明する。
ａ．半導体スイッチの導通状態を維持する（正電圧の連続供給）動作（図２の（ａ）参照、）
本動作における、半導体スイッチ駆動回路の一次側領域１０１の動作は、以下の（ａ−１〜ａ−８）のとおりである。
ａ−１：半導体スイッチ駆動回路の一次側領域１０１の入力信号Ｎ、ＮＬを回路上の０Ｖレベルに保つ。
ａ−２：入力信号ＰＬを、０Ｖレベルからバイボーラトランジスタ１０８がオンできるレベル（例えば＋５Ｖ）に設定する。
ａ−３：バイボーラトランジスタ１０８が導通状態となる。
ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態になる。
ａ−５：ａ−１において、入力信号ＮＬを０Ｖレベルに設定してから、バイボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時間が経過した後（例えば１μｓ後）に、入力信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベル（例えば＋５Ｖ）に設定する。
ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
ａ−７：トランス１０３の一次巻き線に、センタータップ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって１２７ｃから１２７ｄへ電流が流れる。
ａ−８：トランス１０３の各二次巻き線両端に、端子１２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２p が発生する（数１参照）。
【００２７】
【数１】
Ｖ２ｐ＝Ｖｌ×Ｎ２／Ｎｌ
【００２８】
なお、数１において、Ｖｌは、トランス１０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０３の端子１２７ｃ、１２７ｄ間（および１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数である。
【００２９】
次に、本動作における、半導体スイッチ駆動回路の二次側領域１０２の動作は、以下の（ａ−９〜ａ−１８）のとおりである。
なお、複数段の半導体スイッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａの駆動部分について述べるが、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の動作も同様である。
【００３０】
ａ−９：各二次巻き線両端の起電力Ｖ２ｐが増加し、定電圧ツェナーダイオード１２９ａのツェナー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順方向ドロップ電圧Ｖf28を加えた電圧を越える（数２参照）。
【００３１】
【数２】
Ｖ２ｐ＞Ｖz29＋Ｖf28
【００３２】
ａ−１０：定電圧ツェナーダイオード１２９ａが導通状態になる。
ａ−１１：コンデンサ１３１ａへの充電（定電圧ツェナーダイオード１２９ａ側が正）と、抵抗１３２ａを通したスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対する充電（ゲート側が正）が行われる。
ａ−１２：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGEがゲートしきい値電圧ＶGE(TH)を越え（数３の条件）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態になる。
【００３３】
【数３】
ＶGE33＞ＶGE(TH)
【００３４】
ａ−１３：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、導通状態を保つのに十分なレベル（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）に、入力信号Ｐを０Ｖレベルに設定する。
ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態になる。
ａ−１５：トランス１０３の一次巻き線に、端子１２７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生するが、巻き線の片側の端子１２７ａ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によって電源に接続されているため、端子１２７ａ、１２７ｄ間に発生する逆起電力Ｖ１revは、数４に示すように抑制される。
【００３５】
【数４】
Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００３６】
なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥＴ１１０のドロップ電圧、Ｖf11は、ダイオード１１１の順方向のドロップ電圧である。
【００３７】
ａ−１６：トランス１０３の一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２ｐrevが発生するが、そのレベルは定電圧ツェナーダイオード１２８ａのツェナー電圧Ｖz28以下であり、二次側回路は定電圧ツェナーダイオード１２８ａによって遮断された状態になる（数５参照）。
【００３８】
【数５】
Ｖ２ｐrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００３９】
ａ−１７：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量によって決定される時定数で減少する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の問、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、導通状態を保のに十分な電圧を維持し続けられるように決定されている。
ａ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE35がゲートしきい値電圧ＶGE(TH)以下に下がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、入力信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベル（例えば＋５Ｖ）に設定する。
【００４０】
以降、ａ−６〜ａ−１８を繰り返す。
なお、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動部分でも同じ動作が、同じタイミングで行われる。
【００４１】
ｂ．半導体スイッチの遮断状態を維持する（負電圧の連続供給）動作（図２の（ｂ）参照）
本動作における、半導体スイッチ駆動回路の一次側領域１０１の動作は、以下の（ｂ−１〜ｂ−８）のとおりである。
ｂ−１：半導体スイッチ駆動回路の一次側領域１０１の入力信号Ｐ、ＰＬを回路上の０Ｖレベルに保つ。
ｂ−２：入力信号ＮＬを、０Ｖレベルからバイボーラトランジスタ１２０がオンできるレベル（例えば＋５Ｖ）に設定する。
ｂ−３：バイポーラトランジスタ１２０が導通状態となる。
ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態になる。
ｂ−５：入力信号ＰＬを０Ｖレベルに設定してから、バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な時間が経過した後（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例えば＋５Ｖ）に設定する。
ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態になる。
ｂ−７：トランス１０３の一次巻き線に、センタータップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１２７ｂから１２７ａへ）電流が流れる。
ｂ−８：トランス１０３の各二次巻き線両端に、端子１２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１２７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２nが発生する（以下、数６参照）。
【００４２】
【数６】
Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００４３】
なお、Ｖｌは、トランス１０３の端子１２７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数である。
【００４４】
次に、本動作における、半導体スイッチ駆動回路の二次側領域１０２の動作は、以下の（ｂ−９〜ｂ−１８）のとおりである。
なお、複数段の半導体スイッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａの駆動部分について述べるが、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の動作も同様である。
【００４５】
ｂ−９：各二次巻き線両端の起電力Ｖ２ｎが増加し、定電圧ツェナーダイオード１２８ａのツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの順方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００４６】
【数７】
Ｖ２ｎ＞Ｖz28＋Ｖf29
【００４７】
ｂ−１０：定電圧ツェナーダイオード１２８ａが導通状態になる。
ｂ−１１：コンデンサ１３１ａへの充電（定電圧ツェナーダイオード１２９ａ側が負）と、抵抗１３２ａを通したスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対する充電（ゲート側が負）が行われる。
ｂ−１２：スイッチ素子１３３ａのゲート電圧ＶGEが負になり、強制的な遮断状態となる。
ｂ−１３：スイッチ素子１３３ａのゲート電圧ＶGEが遮断状態を保つのに十分なレベル（例えば−１５Ｖ）になった後（例えば２．５μｓ後）に、入力信号Ｎを０Ｖレベルに設定する。
ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態になる。
ｂ−１５：トランス１０３の一次巻き線に、端子１２７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生するが、巻き線の片端の端子１２７ｄ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって電源に接続されているため、発生する逆起電力Ｖ１revは、以下の数８に示すように抑制される。
【００４８】
【数８】
Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００４９】
なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥＴ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３の順方向の電圧ドロップである。
【００５０】
ｂ−１６：トランス１０３一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２ｎrevが発生するが、そのレベルは定電圧ツェナーダイオード１２９ａのツェナー電圧Ｖz29以下であり、二次側回路は定電圧ツェナーダイオード１２９ａによって遮断された状態になる（数９参照）。
【００５１】
【数９】
Ｖ２ｎrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００５２】
ｂ−１７：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量によって決定される時定数で増加する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の間、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持し続けられるように決定されている。
ｂ−１８：スイッチ素子（ＩＧＢＴ）１３３のゲート電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、入力信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例えば＋５Ｖ）に設定する。
【００５３】
以降、ｂ−６〜ｂ−１８を繰り返す。
なお、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動部分でも同じ動作が、同じタイミングで行われる。
【００５４】
ｃ．半導体スイッチのスイッチング動作（正負電圧の切り換えによるＩＧＢＴスイッチング動作）（図２の（ｃ））
本動作における、半導体スイッチ駆動回路の一次側領域１０１の動作は、以下の（ｃ−１〜ｃ−８）のとおりである。
ｃ−１：半導体スイッチ駆動回路の一次側領域１０１の入力信号Ｎ、ＮＬを回路上の０Ｖレベルに設定する。
ｃ−２：入力信号ＰＬを、０Ｖレベルからバイポーラトランジスタ１０８がオンできるレベル（例えば＋５Ｖ）に設定する。
ｃ−３：バイボーラトランジスタ１０８が導通状態となる。
ｃ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態になる。
ｃ−５：入力信号ＮＬを０Ｖレベルに設定してから、バイボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時間が経過した後（例えば１μｓ後）に、入力信号Ｐを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベル（例えば＋５Ｖ）に設定する。
ｃ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態になる。
ｃ−７：トランス１０３の一次巻き線に、センタータップからＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって（１２７ｃから１２７ｄへ）電流が流れる。
ｃ−８：トランス１０３の各二次巻き線両端に、端子１２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２pが発生する。
【００５５】
【数１０】
Ｖ２p＝Ｖｌ×Ｎ２／Ｎｌ
【００５６】
なお、Ｖｌは、トランス１０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０３端子の１２７ｃ、１２７ｄ間（および１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数である。
【００５７】
次に、本動作における、半導体スイッチ駆動回路の二次側領域１０２の動作は、以下の（ｃ−９〜ｃ−３４）のとおりである。
なお、複数段の半導体スイッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａの駆動部分について述べるが、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の動作も同様である。
【００５８】
ｃ−９：各二次巻き線両端の起電力Ｖ２pが増加し、定電圧ツェナーダイオード１２９ａのツェナー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順方向ドロップ電圧Ｖf28とを加えた電圧を越える。
【００５９】
【数１１】
Ｖ２p＞Ｖz29＋Ｖf28
【００６０】
ｃ−１０：定電圧ツェナーダイオード１２９ａが導通状態になる。
ｃ−１１：コンデンサ１３１ａへの充電（定電圧ツェナーダイオード１２９ａ側が正）と、抵抗１３２ａを通したスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対する充電（ゲート側が正）が行われる。
ｃ−１２：スイッチ素子（ＩＧＢＴ）１３３のゲート電圧ＶGE33がゲートしきい値電圧ＶGE(TH)を越え（数１２）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態になる。
【００６１】
【数１２】
ＶGE33＞ＶGE(TH)
【００６２】
ｃ−１３：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、導通状態を保つのに十分なレベル（例えば＋１５Ｖ）になった後（例えば２．５μｓ後）に、入力信号Ｐを０Ｖレベルに設定する。
ｃ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態になる。
ｃ−１５：トランス１０３の一次巻き線に、端子１２７ｄ側が正、端子１２７ａ側を負とした逆起電力が発生するが、巻き線の片端の端子１２７ａ側が、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によって電源に接続されているため、端子１２７ａ、１２７ｄ間に発生する逆起電力Ｖ１revは、以下の数１３に示すとおり抑制される。
【００６３】
【数１３】
Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００６４】
なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥＴ１１０の電圧ドロップ、Ｖf11 は、ダイオード１１１の順方向の電圧ドロップである。
【００６５】
ｃ−１６：トランス１０３一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２prevが発生するが、そのレベルは定電圧ツェナーダイオード１２８ａのツェナー電圧Ｖz28以下であり、二次側回路は定電圧ツェナーダイオード１２８ａによって遮断された状態になる。
【００６６】
【数１４】
Ｖ２prev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００６７】
ｃ−１７：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量によって決定される時定数で減少する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の間、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、導通状態を保つのに十分な電圧を維持し続けられるように決定されている。
ｃ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33がゲートしきい値電圧ＶGE(TH)以下に下がるよりも前、かつ、トランス１０３のコアに蓄積された磁気エネルギーが消費された後に、入力信号ＰＬを０Ｖレベルに設定する。同時に入力信号ＮＬを０Ｖレベルからバイボーラトランジスタ１２０がオンできるレベル（例えば＋５Ｖ）に設定する。
ｃ−１９：バイポーラトランジスタ１２０が導通状態となる。
ｃ−２０：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態になる。
ｃ−２１：入力信号ＰＬを０Ｖレベルに設定してから、バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳＦＥＴ１１０がオフするのに十分な時間が経過した後（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例えば＋５Ｖ）に設定する。
ｃ−２２：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態になる。
ｃ−２３：トランス１０３の一次巻き線に、センタータップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１２７ｂから１２７ａへ）電流が流れる。
ｃ−２４：トランス１０３の各二次巻き線両端に、端子１２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１２７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２nが発生する（数１５）。
【００６８】
【数１５】
Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００６９】
なお、Ｖｌは、トランス１０３の端子１２７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０３の端子１２７ａ、２７ｂ間（および１２７ｃ、１２７ｄ間）の巻数、Ｎ２は、トランス１０３の端子１２７ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数である。
【００７０】
ｃ−２５：各二次巻き線両端の起電力Ｖ２nが増加し、定電圧ツェナーダイオード１２８ａのツェナー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの順方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００７１】
【数１６】
Ｖ２ｎ＞Ｖz28＋Ｖf29
【００７２】
ｃ−２６：定電圧ツェナーダイオード１２８ａが導通状態になる。
ｃ−２７：コンデンサ１３１ａへの充電（定電圧ツェナーダイオード１２９ａ側が負）と、抵抗１３２ａを通したスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対する充電（ゲート側が負）が行われる。
ｃ−２８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGEが負になり、強制的な遮断状態となる。
ｃ−２９：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGEが、遮断状態を保つのに十分なレベル（例えば−１５Ｖ）になった後（例えば２．５μｓ後）に、入力信号Ｎを０Ｖレベルに設定する。
ｃ−３０：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態になる。
３１：トランス１０３の一次巻き線に、端子１２７ａ側を正、端子１２７ｄ側を負とした逆起電力が発生するが、巻き線の片端の端子１２７ｄが、導通状態のＪタイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって電源に接続されているため、発生する逆起電力Ｖ１revは、数１７に示すように抑制される。
【００７３】
【数１７】
Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００７４】
なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥＴ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３の順方向の電圧ドロップである。
【００７５】
ｃ−３２：トランス１０３の一次巻き線に発生する逆起電力Ｖ１revによって、二次巻き線にも端子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２ｎrevが発生するが、そのレベルは定電圧ツェナーダイオード１２９ａのツェナー電圧Ｖz29以下であり、二次側領域は定電圧ツェナーダイオード１２９ａによって遮断された状態になる。
【００７６】
【数１８】
Ｖ２ｎrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００７７】
ｃ−３３：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量によって決定される時定数で増加する。
この時定数は、トランス１０３のコアに蓄積された磁気エネルギが消費されるのに十分な時間の間、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33が、遮断状態を保つのに十分な電圧を維持し続けられるように決定されている。
ｃ−３４：スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、か⊃、トランス１０３のコアに蓄積された磁気エネルギが消費された後に、入力信号ＮＬを０Ｖレベルに設定する。同時に入力信号ＰＬを０Ｖレベルからバイボーラトランジスタ１０８がオンできるレベル（例えば＋５Ｖ）に設定する。
【００７８】
以降、ｃ−３〜ｃ−３４を繰り返す。
なお、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動部分でも同じ動作が、同じタイミングで行われる。
【００７９】
上述の本実施の形態に係る半導体スイッチ駆動回路は、高電圧の電気パルスを発生させる回路の半導体スイッチに用いることができるので、この半導体スイッチを具備した電気的治療装置の出力端子から、高電圧の電気パルスを外部の生体へ安定して供給することができるものである。
【００８０】
【発明の効果】
以上詳述したとおり、請求項１記載の半導体スイッチ駆動回路は、スイッチ素子のゲートとエミッタとの間の電圧を連続して正電圧に維持でき、かつ、ゲートとエミッタとの間の電圧を連続して負電圧に維持でき、かつ、ゲートとエミッタとの間の電圧を正電圧と負電圧とが交互に高速スイッチングして維持できるので、半導体スイッチの安定した導通状態の維持ができ、かつ、半導体スイッチの安定した遮断状態の維持ができ、かつ、半導体スイッチの高速なスイッチング動作ができるものである。
【００８１】
請求項２記載の半導体スイッチ駆動回路は、制御信号を入力することにより、スイッチ経路の導通または遮断を行うことで、入力する制御信号に同期して動作可能な半導体スイッチが実現できるものである。
【００８２】
請求項３記載の半導体スイッチ駆動回路は、それぞれ、ソースが電源端子に接続され、ドレインがダイオードのアノードに接続されたＪタイプＰ型ＭＯＳＦＥＴを備え、前記第一逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の他端の端子に接続され、前記第二逆起電力吸収手段のダイオードのカソードが前記トランスの一次巻き線の一端の端子に接続されこの逆起電力を抑制することにより、安定した動作が可能な半導体スイッチを実現できるものである。
【００８３】
請求項４記載の半導体スイッチ駆動回路は、上述の一次側領域の回路構成により、複数のスイッチ素子を制御するための電力を、二次側領域に伝達し、トランスを流れる電流が遮断されたときに発生する逆起電力を吸収することができ、安定した動作ができる半導体スイッチが、簡単な回路かつ少ない部品数で実現できるものである。
【００８４】
請求項５記載の半導体スイッチ駆動回路は、前記二次側領域が、前記スイッチ素子と、該スイッチ素子を直接駆動するゲート駆動部と、を複数有し、前記スイッチ素子が直列接続された構成であることで、半導体スイッチの高電圧印可に対する耐圧が、各段のスイッチ素子自体の耐圧を加算した値となり、高耐圧の半導体スイッチが実現できるものである。
【００８５】
請求項６記載の半導体スイッチ駆動回路は、前記スイッチ素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であることで、バイポーラトランジスタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイッチング特性を併せ持つ素子（ＩＧＢＴ）を使用することができる半導体スイッチを実現できるものである。
【００８６】
請求項７記載の半導体スイッチ駆動回路は、前記トランスの一次巻き線に発生する逆起電力によって二次巻き線に発生する起電力を遮断するための定電圧ツェナーダイオードを、前記二次側領域に有することで、安定した動作が可能な半導体スイッチを実現できるものである。
【００８７】
請求項８記載の半導体スイッチ駆動回路は、前記二次側領域が、前記トランスの二次巻き線の一端の端子が、第一の定電圧ツェナーダイオードのアノードに接続され、前記第一の定電圧ツェナーダイオードと互いにカソード同士が向かい合わせで接続された第二の定電圧ツェナーダイオードのアノードが、第一の抵抗を介して、特定のスイッチ素子のゲートに接続され、前記トランスの二次巻き線の他端の端子が、前記特定のスイッチ素子のエミッタに接続され、前記第二の定電圧ツェナーダイオードのアノードと、前記特定のスイッチ素子のエミッタ間に、第二の抵抗およびコンデンサが、それぞれ接続され、前記特定のスイッチ素子を複数備えていることで、一次側領域から供給された電力を受け、複数のスイッチ素子を制御するための電力を複数のスイッチ素子に伝達することができ、スイッチ素子間のスイッチタイミングのずれを小さくできる安定性の高い半導体スイッチが簡単な回路かつ少ない部品数で実現できるものである。
【００８８】
請求項９記載の電気的治療装置は、請求項１〜８のいずれかに記載の半導体スイッチ駆動回路を、高電圧の電気パルスを発生させる回路の半導体スイッチに用いたことで、半導体スイッチの安定した導通状態の維持ができ、半導体スイッチの安定した遮断状態の維持ができ、半導体スイッチの高速なスイッチング動作ができ、各スイッチ素子のスイッチタイミングのずれが最小限に押さえ込まれ、半導体スイッチが簡単な回路かつ少ない部品数で済むため、動作安定性が高く、コストを低減できる電気的治療装置が提供できるものである。
【図面の簡単な説明】
【図１】本実施の形態の係る半導体スイッチ駆動回路の回路図である。
【図２】本実施の形態の係る半導体スイッチ駆動回路の各動作におけるタイミング図である。
【図３】従来のフォトカプラを用いた半導体スイッチ駆動回路の回路図である。
【図４】従来のパルストランスを用いた半導体スイッチ駆動回路の回路図である。
【符号の説明】
１００  半導体スイッチ駆動回路
１０１  一次側領域
１０２  二次側領域
１０３  トランス
１０４、１１５、１１６  コンデンサ
１０５、１０６、１０７、１０９、１１２、１１３  抵抗
１０８、１２０  バイボーラトランジスタ
１１０、１２２  ＪタイプＰ型ＭＯＳＦＥＴ
１１１、１２３  ダイオード
１１４、１２６  ＫタイプＮ型ＭＯＳＦＥＴ
１１７、１１８、１１９、１２１、１２４、１２５  抵抗
１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ  端子
１２７ｅ、１２７ｆ、１２７ｇ、１２７ｈ  端子
１２８ａ、１２８ｂ、１２９ａ、１２９ｂ  定電圧ツェナーダイオード
１３０ａ、１３０ｂ、１３２ａ、１３２ｂ  抵抗
１３１ａ、１３１ｂ  コンデンサ
１３３ａ、１３３ｂ  スイッチ素子（ＩＧＢＴ）
１３４              スイッチ経路
１３５              センタータップ
１３６ａ、１３６ｂ  ゲート駆動部
２０１ａ、２０１ｂ  フォトカプラ
２０２ａ、２０２ｂ  コンパレーター
２０３ａ、２０３ｂ  正電圧電源
２０４ａ、２０４ｂ、２０５ａ、２０５ｂ  トランジスタ
２０６ａ、２０６ｂ  負電圧電源
２０７ａ、２０７ｂ  抵抗
２０８ａ、２０８ｂ、２５７ａ、２５７ｂ  スイッチ素子（ＩＧＢＴ）
２５１              パルストランス
２５２ａ、２５２ｂ、２５３ａ、２５３ｂ  ダイオード
２５４ａ、２５４ｂ、２５６ａ、２５６ｂ  抵抗
２５５ａ、２５５ｂ  トランジスタ
ＧＮＤ、ＧＮＤ１、ＧＮＤ２  接地端子
ＮＬ、Ｎ、ＰＬ、Ｐ          入力信号
ＶＤＤ  電源端子
【図１】
0003855116.tif 000002
【図２】
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【図３】
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【図４】
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