(57)【特許請求の範囲】
【請求項１】
ビット線のプリチャージ完了後にワード線を選択し、該選択されたメモリセルの情報として前記ビット線の電位をセンスアンプで増幅してメモリセルに保持されている情報を読み出す半導体記憶装置において、
前記半導体記憶装置は通常動作モードでの読み出しとテスト動作モードでの読み出し動作との相互にタイミングの異なる２種類を備え、
前記プリチャージ完了後からの前記センスアンプの活性化タイミングは、前記通常動作モードでの読み出しの時のタイミングよりも前記テスト動作モードでの読み出しの時のタイミングの方を早くし、
データ記憶保持の動作マージンの小さなメモリセルの有無を検出するテストを可能としたことを特徴とする半導体記憶装置。
【請求項２】
ビット線のプリチャージ完了後にワード線を選択し、該選択されたメモリセルの情報として前記ビット線の電位をセンスアンプで増幅してメモリセルに保持されている情報を読み出す半導体記憶装置において、
前記半導体記憶装置は通常動作モードでの読み出しとテスト動作モードでの読み出し動作との相互にタイミングの異なる２種類を備え、
前記ワード線の選択後からの前記センスアンプの活性化タイミングは、前記通常動作モードでの読み出しの時のタイミングよりも前記テスト動作モードでの読み出しの時のタイミングの方を早くし、
データ記憶保持の動作マージンの小さなメモリセルの有無を検出するテストを可能としたことを特徴とする半導体記憶装置。
【請求項３】
前記プリチャージの完了タイミングおよび前記ワード線の選択タイミングは前記通常動作モードと前記テスト動作モードとで同じであることを特徴とする請求項１及び２のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、例えば、データ記憶保持の動作マージン不足のメモリセル及びセンスアンプを検出する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置は、微細加工技術が年々進み、高集積化に伴い大容量化が年々進んでいる。一般にメモリセルの記憶情報量Ｑｓは、（メモリセル記憶容量）×（メモリセル記憶電圧）である、Ｑｓ＝Ｃｓ×Ｖｃｅｌｌで表される。
【０００３】
図５は、従来例１の半導体記憶装置の構成を表す回路図を示している。本従来例１の半導体記憶装置は、メモリセルアレイ、センスアンプ、プリチャージ部を有して構成される。図５において、１０はセンスアンプで、メモリセルはＮチャネルエンハンスメント型ＭＯＳトランジスタ（以下、Ｎｃｈトランジスタともいう）ＴＮ１（１４）及びコンデンサＣ１（１３）により構成されている。プリチャージ回路はＮｃｈトランジスタＴＮ２〜４で構成されている。また、ビット線ＢＬｎＡ（１１）およびＢＬｎＢ（１２）には複数のメモリセルが接続されており、この複数のメモリセルのＮｃｈトランジスタのゲートにはワード線である信号φＷＬｍ（ｍ＝１〜ｍ）がビット線に交差するように接続されている。
【０００４】
図６は、図５の従来例１の半導体記憶装置の回路動作を説明するためのタイミングチャートである。
図６の期間Ａにおいて、プリチャージ信号φＰ（１９）は、Ｎｃｈトランジスタのスレッショルド電圧（以下、ＶＴともいう）を越える十分高い高レベルの電圧である。このため、ビット線ＢＬｎＡ（１１）とＢＬｎＢ（１２）は、プリチャージ信号φＰ（１９）をゲート入力とするＮｃｈトランジスタＴＮ２〜４により基準電位Ｖｒｅｆの電位に保持される。この時基準電位Ｖｒｅｆの電位量は、電源電圧（以下、Ｖｃｃという）と接地電位（以下、ＧＮＤという）の間の電位と仮定する。その後プリチャージ信号φＰは、高レベルからＮｃｈトランジスタのＶＴ以下の低レベルの電位になる。
【０００５】
図６の期間Ｂにおいて、メモリセルを選択する信号φＷＬ１（２２）が低レベルから高レベルとなり、信号φＷＬ１（２２）をゲート入力とするＮｃｈトランジスタＴＮ１が活性化され、コンデンサＣ１（１３）に保持された電荷がビット線ＢＬｎＡ（１１）に出力される。この時、コンデンサＣ１（１３）に高レベルの電位が充電されていたと仮定しビット線ＢＬｎＡ側の動作を説明すると、図６に示されるように基準電位Ｖｒｅｆに対し△Ｖの電位上昇がビット線ＢＬｎＡに生じる。
【０００６】
図６の期間Ｃにおいて、センスアンプ１０を活性化する信号φＳＥが低レベルから高レベルになり、センスアンプ１０はビット線ＢＬｎＡとＢＬｎＢの差電位を比較増幅するため、ビット線ＢＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに電位増幅される。
【０００７】
また、従来例２の特開平３−２０９６８８号公報の半導体記憶装置でも、読み出し動作時にビット線間の電位差を低下させ、データ記憶保持の動作マージンの小さいメモリセルを検出しテスト時間を短縮することを提案している。しかし、本従来例２では、一方のビット線に充電するＮ型電解効果トランジスタ３のゲート電位を（ＶＢＬ＋β）にして、プリチャージ期間中においてビット線対間に電位差を生じさせるものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記に構成されている従来例１の半導体記憶装置は、メモリセルの大容量化に伴いテスト時間が長大化する。特に微細加工が進んだため、メモリセル内で生じる寄生抵抗、寄生容量、寄生トランジスタ等の寄生素子によるメモリセルアレイの動作への影響が大きくなり、多数の種類のメモリセルパターンと動作タイミングの試験を行わなければならない。そのため、テスト時間の更なる増大も大きな問題になっている。
【０００９】
従来例２の半導体記憶装置は、製造時にこのＮ型電解効果トランジスタ３のＶＴがばらつくことで、複数のビット線対間の電位差もばらつく。このため、初期の電位差を安定化することができず、マージンの小さいメモリセルのみを検出することは困難である。また、ビット線ＢＬｎが高レベルの時、Ｎ型電解効果トランジスタ３のゲート電位が（ＶＢＬ＋β）であるため、ビット線ＢＬｎの電位が低下するのに長い時間が必要になり、ビット線間に安定した差電位を提供することが困難である。
【００１０】
本発明は、マージンの小さなメモリセル、すなわち記憶容量または記憶電圧の少ないメモリセルを、またビット線対間の差電位の増幅感度の低いセンスアンプを簡易に検出し、テスト時間を短縮化した半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
かかる目的を達成するため、請求項１に記載の発明の半導体記憶装置は、ビット線のプリチャージ完了後にワード線を選択し、この選択されたメモリセルの情報としてビット線の電位をセンスアンプで増幅してメモリセルに保持されている情報を読み出す半導体記憶装置であり、この半導体記憶装置は通常動作モードでの読み出しとテスト動作モードでの読み出し動作との相互にタイミングの異なる２種類を備え、プリチャージ完了後からのセンスアンプの活性化タイミングは、通常動作モードでの読み出しの時のタイミングよりもテスト動作モードでの読み出しの時のタイミングの方を早くし、データ記憶保持の動作マージンの小さなメモリセルの有無を検出するテストを可能としたことを特徴としている。
【００１３】
請求項２に記載の発明の半導体記憶装置は、ビット線のプリチャージ完了後にワード線を選択し、この選択されたメモリセルの情報としてビット線の電位をセンスアンプで増幅してメモリセルに保持されている情報を読み出す半導体記憶装置であり、この半導体記憶装置は通常動作モードでの読み出しとテスト動作モードでの読み出し動作との相互にタイミングの異なる２種類を備え、ワード線の選択後からのセンスアンプの活性化タイミングは、通常動作モードでの読み出しの時のタイミングよりもテスト動作モードでの読み出しの時のタイミングの方を早くし、データ記憶保持の動作マージンの小さなメモリセルの有無を検出するテストを可能としたことを特徴としている。
【００１４】
また、上記のプリチャージの完了タイミングおよびワード線の選択タイミングは通常動作モードとテスト動作モードとで同じであるとするとよい。
【００１８】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体記憶装置の実施の形態を詳細に説明する。図１〜図４を参照すると本発明の半導体記憶装置の実施形態が示されている。図１および図２は第１の実施形態、図３および図４は第２の実施形態を表す。そして、図１および図３は、各実施形態の半導体記憶装置の回路構成例を示すブロック図であり、図２および図４は動作例を表したタイミングチャートである。
【００１９】
［第１の実施形態］
図１において、１はセンスアンプで複数のビット線ＢＬｎＡ（ｎ＝１〜ｎ），ＢＬｎＢ（ｎ＝１〜ｎ）が接続されている。メモリセル７は、ＮｃｈトランジスタＴＮ１（３４）とコンデンサＣ１（３３）により構成され、このメモリセル７のＮｃｈトランジスタＴＮ１（３４）のゲートには、ワード線である信号φＷＬ１（４１）が接続されている。また、ビット線ＢＬｎＡ（３１）およびＢＬｎＢ（３２）には、複数のメモリセル７が接続されており、この複数のメモリセル７のＮｃｈトランジスタのゲートには、ワード線である信号φＷＬｍ（但し、ｍは２以上の自然数）がビット線に交差するように接続されている。
【００２０】
基準電位を伝達する基準電位伝達手段（または、プリチャージ回路ともいう）は、基準電位発生回路６とＮｃｈトランジスタＴＮ２〜ＴＮ４で構成されている。このプリチャージ回路を構成するＮｃｈトランジスタＴＮ２〜ＴＮ４の各々のゲートには、プリチャージ信号φＰ（３９）が接続されている。ＮｃｈトランジスタＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビット線ＢＬｎＢ（３２）の間に接続され、ＮｃｈトランジスタＴＮ３はビット線ＢＬｎＡ（３１）と基準電位Ｖｒｅｆ（３８）の間に接続され、ＮｃｈトランジスタＴＮ４（３７）はビット線ＢＬｎＢ（３２）と基準電位Ｖｒｅｆ（３８）の間に接続されている。センスアンプ１は信号φＳＥ（４０）によりセンス時間制御回路４に接続され、センス時間制御回路４はφＴによりテストモード判定回路３に接続される。
【００２１】
次に図１の半導体記憶装置の回路の動作について説明する。本第１の実施形態の半導体記憶装置には、通常動作モードとテスト動作モードの２種類がある。通常動作モードとテスト動作モードの識別は、半導体記憶装置の外部からの信号情報を入力し、テストモード判定回路３が識別信号φＴを出力することにより行う。
【００２２】
＜通常動作モード＞
通常動作モードにおける基本動作は、図６に示した従来例の動作と同様となる。つまり、図１のテストモード判定回路３が、通常動作モードである情報を信号φＴに出力したとき、センス時間制御回路４は、センスアンプ１を活性化させる信号φＳＥをワード線活性化から期間Ｂ後に活性化するようセットする。この時のタイムチャートは以下に説明する通りの図６に示した従来例１と同様となる。
【００２３】
図６の期間Ａにおいて、プリチャージ信号φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬｎＢは、プリチャージ信号φＰをゲート入力とするＮｃｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅｆの電位に保持される。この時Ｖｒｅｆの電位は、ＶｃｃとＧＮＤの間の電位と仮定する。その後プリチャージ信号φＰは、高レベルから低レベルになる。
【００２４】
図６の期間Ｂにおいて、メモリセル７を選択する信号φＷＬ１が低レベルから高レベルとなり、信号φＷＬ１をゲート入力とするＮｃｈトランジスタＴＮ１（３４）が活性化され、コンデンサＣ１（３３）に保持された電荷がビット線ＢＬｎＡ（３１）に出力される。この時、コンデンサＣ１に高レベルの電位が充電されていたと仮定しビット線ＢＬｎＡ側の動作を説明すると、図６に示されるように、基準電位Ｖｒｅｆに対し△Ｖの電位上昇がビット線ＢＬｎＡに生じる。
【００２５】
図６の期間Ｃにおいて、センスアンプ１を活性化する信号φＳＥが低レベルから高レベルになり、センスアンプ１はビット線ＢＬｎＡとＢＬｎＢの差電位を比較増幅するため、ビット線ＢＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに電位増幅される。
【００２６】
＜テスト動作モード＞
次に半導体記憶装置外部の信号情報を入力するテストモード判定回路３が、テスト動作モードである情報を信号φＴに出力したとき、センス時間制御回路４は、センスアンプ１を活性化させる信号φＳＥをワード線活性化から期間Ｄ後に活性化するようセットする。この時のタイムチャートは図２のようになる。
【００２７】
図２の期間Ａにおいて、プリチャージ信号φＰ（３９）は高レベルであるため、ビット線ＢＬｎＡとＢＬｎＢは、プリチャージ信号φＰをゲート入力とするＮｃｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅｆの電位に保持される。この時Ｖｒｅｆの電位は、ＶｃｃとＧＮＤの間の電位と仮定する。その後プリチャージ信号φＰは、高レベルから低レベルになる。
【００２８】
図２の期間Ｄにおいて、メモリセル７を選択する信号φＷＬ１（４１）が低レベルから高レベルとなり、信号φＷＬ１をゲート入力とするＮｃｈトランジスタＴＮ１が活性化され、コンデンサＣ１（３３）に保持された電荷がビット線ＢＬｎＡに出力される。この時、コンデンサＣ１に高レベルの電位が充電されていたと仮定しビット線ＢＬｎＡ側の動作を説明すると、図２に示されるように基準電位Ｖｒｅｆに対し（△Ｖ−γ）の電位上昇がビット線ＢＬｎＡに生じる。
【００２９】
図２の期間Ｄ’と期間Ｃにおいて、センスアンプ１を活性化する信号φＳＥが低レベルから高レベルになり、センスアンプ１はビット線ＢＬｎＡとＢＬｎＢの差電位（△Ｖ−γ）を比較増幅する。このとき信号φＳＥの活性化時期が通常動作モードの時より期間Ｄ’だけ早いため、メモリセル７から出力される信号電位がγだけ低減されて、センスアンプ１の増幅が開始される。上記の電位差（△Ｖ−γ）がセンスアンプ１の検出し得る最小の電位差以上だった場合、その後ビット線ＢＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに電位増幅される。
【００３０】
この期間Ｄ’と期間Ｃに、マージンの小さいメモリセル７の記憶情報が読み出された場合、よりビット線に出力する信号電位も小さくなり、センスアンプ１の検出し得る最小の電位差以下となり、誤増幅動作が行われ、ビット線ＢＬｎＡはＧＮＤ、ビット線ＢＬｎＢはＶｃｃになる。
【００３１】
このように、この実施形態においては、従来よりも読み出しの条件が厳しくなり、マージンの小さいメモリセルやセンスアンプを容易に見つけ出すことができるという利点を有する。
【００３２】
［第２の実施形態］
図３は、本発明の第２の実施形態を示す半導体記憶装置の回路図である。
図３において、１はセンスアンプであり複数のビット線ＢＬｎＡ（ｎ＝１〜ｎ），ＢＬｎＢ（ｎ＝１〜ｎ）が接続されている。メモリセル７はＮｃｈトランジスタＴＮ１（３４）とコンデンサＣ１（３３）により構成され、このメモリセル７のＮｃｈトランジスタＴＮ１（３４）のゲートにはワード線である信号φＷＬ１（４１）が接続されている。また、ビット線ＢＬｎＡ，ＢＬｎＢには、複数のメモリセル７が接続されており、この複数のメモリセル７のＮｃｈトランジスタのゲートには、ワード線である信号φＷＬｍ（ｍ＝２〜ｍ）がビット線に交差するように接続されている。
【００３３】
プリチャージ回路はＮｃｈトランジスタＴＮ２〜４で構成されており、各々のゲートにはプリチャージ信号φＰ（３９）が接続されている。ＮｃｈトランジスタＴＮ２（３５）はビット線ＢＬｎＡ（３１）とビット線ＢＬｎＢ（３２）の間に接続され、ＮｃｈトランジスタＴＮ３（３６）はビット線ＢＬｎＡと基準電位Ｖｒｅｆの間に接続され、ＮｃｈトランジスタＴＮ４はビット線ＢＬｎＢと基準電位Ｖｒｅｆの間に接続されている。
【００３４】
２は基準電位変圧器であり変圧信号発生回路２１と信号φＤＬ，φＤＬＢとコンデンサＣ２（４２），Ｃ３（４３）で構成される。信号φＤＬ，φＤＬＢは、変圧信号発生回路２１に接続され、コンデンサＣ２（４２）の両端は信号φＤＬとビット線ＢＬｎＢに接続され、コンデンサＣ３の両端は信号φＤＬＢとビット線ＢＬｎＡに接続される。上記の変圧信号発生回路２１は、信号φＴＡ，φＴＢによりテストモード判定回路５に接続される。
【００３５】
次に図３の実施例の回路の動作について図４と図６を用いて説明する。
半導体記憶装置外部の信号情報を入力するテストモード判定回路５が、通常動作モードである情報を信号φＴＡ，φＴＢに出力したとき、変圧信号発生回路２１は動作を行わず、信号φＤＬ，φＤＬＢは所定の電位に保持される。この時のタイムチャートは従来例と同様に図６のようになる。
【００３６】
＜通常動作モード＞
以下、通常動作モードの場合の動作は図１の通常動作モードの動作説明と同様であるため説明を省略する。
【００３７】
＜テスト動作モード＞
次に半導体記憶装置外部の信号情報を入力するテストモード判定回路５が、テスト動作モードである情報を信号φＴＡ，φＴＢに出力したとき、変圧信号発生回路２１は動作可能となり、信号φＤＬ，φＤＬＢは低レベルに設定される。この時のタイムチャートは図４のようになる。
【００３８】
図４の期間Ａにおいて、プリチャージ信号φＰは、高レベルであるため、ビット線ＢＬｎＡとＢＬｎＢは、プリチャージ信号φＰをゲート入力とするＮｃｈトランジスタＴＮ２〜ＴＮ４により、基準電位Ｖｒｅｆの電位に保持される。この時Ｖｒｅｆの電位は、ＶｃｃとＧＮＤの間の電位と仮定する。その後プリチャージ信号φＰは、高レベルから低レベルになる。
【００３９】
図４の期間Ｂにおいて、メモリセル７を選択する信号φＷＬ１及びφＤＬが低レベルから高レベルとなり、信号φＷＬ１をゲート入力とするＮｃｈトランジスタＴＮ１が活性化され、コンデンサＣ１に保持された電荷がビット線ＢＬｎＡに出力され、ビット線ＢＬｎＢは一端をφＤＬに接続されるコンデンサＣ２により基準電位Ｖｒｅｆより電位β高い（Ｖｒｅｆ＋β）の電位に基準電圧が変圧される。この時、コンデンサＣ１に高レベルの電位が充電されていたと仮定すると、ビット線ＢＬｎＡ側の動作は、図４に示されるように、基準電位Ｖｒｅｆに対し△Ｖ高い（Ｖｒｅｆ＋△Ｖ）の電位がビット線ＢＬｎＡに生じる。このときビット線間の電位差は、（Ｖｒｅｆ＋△Ｖ）−（Ｖｒｅｆ＋β）＝（△Ｖ−β）となる。
【００４０】
図４の期間Ｃにおいて、センスアンプ１を活性化する信号φＳＥ（４０）が低レベルから高レベルになり、センスアンプ１はビット線ＢＬｎＡとＢＬｎＢの差電位（△Ｖ−β）を比較増幅する。上記の電位差（△Ｖ−β）がセンスアンプの検出し得る最小の電位差以上だった場合、ビット線ＢＬｎＡはＶｃｃに、ビット線ＢＬｎＢはＧＮＤに、センスアンプ１により電位増幅される。この期間Ｃに、動作マージンの小さいメモリセル７の記憶情報が読み出された場合、よりビット線に出力する信号電位も小さくなり、センスアンプ１の検出し得る最小の電位差以下となり、誤増幅動作が行われ、ビット線ＢＬｎＡはＧＮＤに、ビット線ＢＬｎＢはＶｃｃになる。
【００４１】
また、本第２の実施形態では、テストモード判定回路３の出力によって、変圧信号発生回路２１の出力信号φＤＬ，φＤＬＢの極性を図４の点線の波形に変更することで、メモリセルの低レベル出力時のビット線間の差電位を小さくすることが可能となる。
【００４２】
このように、第２の実施形態においては、従来よりも読み出しの条件が厳しくなり、マージンの小さいメモリセルやセンスアンプ１を容易に見つけ出すことができるという利点を有する。
【００４３】
上記実施形態の半導体記憶装置によれば、センスアンプの活性化時期を早めることにより、センスアンプに接続されたビット線対の差電位を小さくでき、増幅可能な最小の電位差に近づけることで、マージンの小さなメモリセルやセンスアンプを検出することができる。
【００４４】
また、センスアンプに接続されたビット線対のうち一方のビット線の基準電位に変圧を加えることにより、センスアンプに接続されたビット線対の差電位を小さくでき、増幅可能な最小の電位差に近づけることで、マージンの小さなメモリセルやセンスアンプを検出することができる。
【００４５】
尚、上述の実施形態は本発明の好適な実施の一例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。たとえば、上記の各実施形態においては、Ｎｃｈトランジスタを用いて説明したが、Ｐチャネルエンハンスメント型ＭＯＳトランジスタとしても同様の作用・効果が得られる。
【００４６】
【発明の効果】
以上の説明より明かなように、請求項１に記載の発明の半導体記憶装置は、ビット線のプリチャージ完了後にワード線を選択し、この選択されたメモリセルの情報としてビット線の電位をセンスアンプで増幅してメモリセルに保持されている情報を読み出し、通常動作モードでの読み出しとテスト動作モードでの読み出し動作との相互にタイミングの異なる２種類を備え、プリチャージ完了後からのセンスアンプの活性化タイミングは、通常動作モードでの読み出しの時のタイミングよりもテスト動作モードでの読み出しの時のタイミングの方を早くし、データ記憶保持の動作マージンの小さなメモリセルの有無を検出するテストを可能とする。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態のプリチャージ部の回路構成例を示すブロック図である。
【図２】第１の実施形態の動作例を示すタイミングチャートである。
【図３】本発明の半導体記憶装置の第２の実施形態のプリチャージ部の回路構成例を示すブロック図である。
【図４】第２の実施形態の動作例を示すタイミングチャートである。
【図５】従来の半導体記憶装置のプリチャージ部の回路構成例を示すブロック図である。
【図６】従来の通常動作モードにおける基本動作例を示すタイミングチャートである。
【符号の説明】
１  センスアンプ
２  基準電位変圧器
３  テストモード判定回路
４  センス時間制御回路
５  テストモード判定回路
６  基準電位発生回路
７  メモリセル
２１  変圧信号発生回路
１１，３１  ビット線・ＢＬｎＡ
１２，３２  ビット線・ＢＬｎＢ
１３，３３  コンデンサ・Ｃ１
１４，３４  Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＴＮ１
１５，３５  Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＴＮ２
１６，３６  Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＴＮ３
１７，３７  Ｎチャンネルエンハンスメント型ＭＯＳトランジスタＴＮ４
１８，３８  基準電位・Ｖｒｅｆ
１９，３９  プリチャージ信号・φＰ
２０，４０  センスアンプを活性化する信号・φＳＥ
２２，４１  メモリセルを選択する信号・φＷＬ１
４２  コンデンサ・Ｃ２
４３  コンデンサ・Ｃ３
【図１】
0003803463.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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