(57)【特許請求の範囲】
【請求項１】
外部入力アドレス信号に応答して内部アドレス信号を提供するモードレジスタ、
モードレジスタセット書込み信号に応答して発生される前記内部アドレス信号によってテストモード制御信号及びモードレジスタセット制御信号中一つを生じ、外部制御信号によって前記テストモード制御信号の発生を遮断するモード制御信号発生部、
前記モードレジスタセット制御信号に応答して前記内部アドレス信号中対応するアドレス信号を第１内部アドレス信号として出力して、前記テストモード制御信号に応答して前記内部アドレス信号中対応するアドレス信号を第２内部アドレス信号として出力する出力部を備えたことを特徴とする半導体メモリ装置の動作モードセッティング回路。
【請求項２】
前記外部制御信号を受信して前記外部制御信号に応答して内部制御信号を発生させる内部制御信号発生部をさらに含んでおり、
前記モード制御信号発生部は前記内部制御信号を受信して、前記内部制御信号に応答して前記テストモード制御信号を発生させる請求項１に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項３】
前記内部制御信号発生部は、前記外部制御信号のアクティブ状態を検出する比較部と、前記比較部の出力信号をバッファリングして前記内部制御信号として出力する出力バッファをさらに含む請求項２に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項４】
前記外部制御信号は、クロックイネーブル信号及びデータ入／出力制御信号中一つである請求項１または請求項３に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項５】
前記モード制御信号発生部は、
前記内部アドレス信号中前記テストモード制御信号の非アクティブデータを検出する第１検出部と、
前記内部アドレス信号中前記モードレジスタセット制御信号の非アクティブデータを検出する第２検出部と、
前記モードレジスタセット書込み信号に応答して前記第１及び第２検出部の出力信号を組合せて獲得されたモードレジスタセット制御信号を出力する第１信号発生部と、
前記モードレジスタセット書込み信号と前記外部制御信号に応答して前記第１及び第２検出部の出力信号を組合せて獲得されたテストモード制御信号を出力する第２信号発生部をさらに含んでいる請求項１または請求項２に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項６】
前記外部制御信号を受信して、前記外部制御信号に応答して内部制御信号を発生させる内部制御信号発生部を含んでおり、前記第２信号発生部は前記内部制御信号を受信して、前記内部制御信号に応答して前記テストモード制御信号を出力する請求項５に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項７】
前記第２検出部の前記非アクティブデータは、コラムアドレスストローブ待ち時間を決定するアドレス信号がすべてハイレベルにある時検出されて、前記第１検出部の非アクティブデータはテストモードを決定するアドレス信号がすべてハイレベルにある時検出される請求項５に記載の半導体メモリ装置の動作モードセッティング回路。
【請求項８】
モードレジスタに外部アドレス信号を入力して内部アドレス信号を生じる段階、
モードレジスタセット書込み信号に応答して発生される前記内部アドレス信号によってテストモード制御信号及びモードレジスタセット制御信号中一つを生じる段階、
クロックイネーブル信号のアクティブ領域で前記テストモード制御信号の発生を遮断する段階、
モードレジスタセット制御信号が生じる場合に前記モードレジスタセット制御信号に応答して第１内部アドレス信号として前記内部アドレス信号中対応するアドレス信号を出力して、テストモード制御信号が生じる場合に前記テストモード制御信号に応答して第２内部アドレス信号として前記内部アドレス信号中対応するアドレス信号を出力する段階を含む半導体メモリ装置の動作モードセッティング方法。
【請求項９】
前記外部制御信号に応答して内部制御信号を生じる段階と、
前記内部制御信号に応答して前記テストモード制御信号を生じる段階をさらに含む請求項８に記載の半導体メモリ装置の動作モードセッティング方法。
【請求項１０】
前記制御信号を生じる段階は、前記内部アドレス信号中テストモードの非アクティブデータ及びモードレジスタセットモードの非アクティブデータを検出してそれぞれ第１及び第２検出信号として出力して、前記モードレジスタセット書込み信号に応答して前記第１及び第２検出信号を組合せて得られた前記モードレジスタセット制御信号及びテストモード制御信号を生じて、前記テストモード制御信号は前記内部制御信号に応答して出力される請求項９に記載の半導体メモリ装置の動作モードセッティング方法。
【請求項１１】
前記モードレジスタセットモードの非アクティブデータは、コラムアドレスストローブ待ち時間を決定するアドレス信号がすべてハイレベルにある時検出されて、前記テストモードの非アクティブデータは、テストモードを決定するアドレス信号がすべてハイレベルにある時検出される請求項１０に記載の半導体メモリ装置の動作モードセッティング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の動作モード回路及び方法に関するものであり、特にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のような同期式ＤＲＡＭでＤＲＡＭの動作を予めプログラムできる半導体メモリ装置のモードレジスタセット回路のユーザーモードで誤作動を防止できる動作モードセッティング回路及び方法に関するものである。
【０００２】
【従来の技術】
一般に、シンクロナスＤＲＡＭやＲＡＭバスＤＲＡＭではローアクセスタイム、コラムアクセスタイムまたはバースト長さ（ＢＵＲＳＴ  ＬＥＮＧＴＨ）などをクロックの定数倍に設定でき、バンド幅などを指定するレジスタを内装してレジスタのプログラム内容によってチップの動作モードが設定されるようにしている。このようなレジスタをモードレジスタといって、このモードレジスタにプログラムされた内容により動作モードをセッティングする回路をモードレジスタセット（ＭＲＳ：MODE REGISTER SET）回路と称する。
【０００３】
図１は、従来の半導体メモリ装置の動作モードセッティング回路のブロック構成を示して、図２はモード制御信号発生部の回路構成を示す。図３は図１の動作状態を説明するためのタイミング図を示す。
従来には、外部アドレス信号Ａ０〜Ａ１１をモードレジスタ１０にラッチして、ラッチされた内部アドレス信号ＩＡ０〜ＩＡ１１はモード制御信号発生部１２及び出力部１４に提供される。モード制御信号発生部１２では図２に示したように、入力された内部アドレス信号中テストモードに関連したアドレス信号ＩＡｌ、ＩＡｍと、ユーザーモード、すなわちＭＲＳに関連したアドレス信号ＩＡｉ〜ＩＡｋとを各々組合せて現在プログラムされた動作モードがテストモードであるのかユーザーモードであるのかを判断して対応するモード制御信号ＭＲＳＥＴまたはＴＭＳＥＴを各々出力するようになる。この時、これらモード制御信号はＭＲＳのパルスされた書込み命令信号であるＰＷＣＢＲに応答して出力イネーブルされる。
【０００４】
出力部１４ではモードコントロール信号ＭＲＳＥＴまたはＴＭＳＥＴに応答して各モードに関連したアドレス信号を選択的に出力して、前記モードがレギュラーモードであるのかテストモードなのかによって第１または第２デコーダ１６、１８に提供するようになる。第１または第２デコーダ１６、１８では提供されたアドレス信号をデコーディングしてプログラムされた動作モード信号ＭＲＳｉ、ＴＥＳＴｉを出力してチップの動作モードをセッティングするようになる。
【０００５】
テストモードは、半導体チップ製造者が製造段階でチップの良／不良をテストするためのモードとして、一般ユーザーには意味がないモードである。
ユーザーモードでユーザーがＭＲＳ値をプログラムするようになる場合問題が生じる。すなわち、ユーザーが過ちをする場合、妥当でないＭＲＳ値またはテストモードの値がプログラムされる場合が種種生じるようになる。
【０００６】
したがって、本出願人は、大韓民国公開特許第1９９９−３１０４号明細書でユーザーモードで妥当でないＭＲＳがセッティングされても以後に妥当なＭＲＳがセッティングされるようになれば妥当なＭＲＳにセッティングされるようにする技術を開示した。言い換えれば、ユーザーモードで過ちでテストモードにセッティングされた場合に、ユーザーモードを再びセッティングするようになれば、テストモードとユーザーモードとが同時にセッティングされているためにチップではユーザーモードにセッティングされていないことに認識して誤謬を生じるようになる。それゆえ、この公開特許の発明は、テストモードにセッティングされた次に再びユーザーモードにセッティングする場合には、テストモードをリセットさせる技術を開示している。
【０００７】
しかし、前記公開特許の発明は、厳格にいえば、テストモードセッティング信号をリセットさせることであるので、既にチップ動作がテストモードに進入された状態で進入されたテスト動作をリセットさせることではない。それゆえ、テストモードセッティング信号がリセットされこのリセット動作に応答して動作中のテスト動作が完全にリセットされる時までは、テストモードによっては相当な時間が必要とされる場合もある。
すなわち、セッティング誤謬による進入動作が完全にリセットされて定常状態に復旧される時まで待った次に正常的なセッティング動作をさせなければならないために使用上の不便さがあった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、このような従来技術の問題点を解決するために、ユーザーモードではユーザーの過ちでテストモードに誤設定された場合にもテストモードのセッティングを源泉的に封鎖してユーザーモードではテストモードがセッティングされないようにすることによりユーザーの使用上便利性を向上させることができる半導体メモリ装置の動作モードセッティング回路及び方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するための本発明は、追加的な外部信号によって信号を制御することによってテストモードを遮断する。望ましくは、外部制御信号はクロックイネーブル信号またはデータ入／出力制御信号である。前記テストモードは、前記クロック信号のアクティブ領域で遮断される。望ましい実施形態において、内部制御信号は前記外部制御信号から生じる。本発明の回路はモードレジスタと、前記内部制御信号を生じる内部制御信号発生部と、モード制御信号発生部と、出力部と、及び第１及び第２デコーダを含んでいる。
【００１０】
本発明の方法は、モードレジスタに外部アドレス信号を入力して内部アドレス信号を生じる段階を含んでいる。本発明の方法は、またモードレジスタセット書込み信号と外部制御信号に応答して前記内部アドレス信号を組合せてテストモード制御信号またはモードレジスタセット制御信号を生じる段階を含んでいる。本発明の方法は、また前記モードレジスタセット制御信号に応答して前記内部アドレス信号中対応するアドレス信号を第１内部アドレス信号として出力したり、前記テストモード制御信号に応答して前記内部アドレス信号中対応するアドレス信号を第２内部アドレス信号として各々出力する段階をさらに含んでいる。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の一実施実施形態を通して本発明をより詳細に説明する。
図４は、本発明による半導体メモリ装置の動作モードセッティング回路のブロック構成を示す。回路はモードレジスタ２０、内部制御信号発生部２２、モード制御信号発生部２４、出力部２５、第１デコーダ３０及び第２デコーダ３２を含む。
【００１２】
モードレジスタ２０は、外部アドレス信号Ａ０〜Ａ１１を入力して内部アドレス信号ＩＡ０〜ＩＡ１１を提供する。クロックイネーブル信号ＣＫＥがハイ状態としてアクティブモードにある時、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをロー状態とすると、アドレス入力Ａ０〜Ａ１０、Ａ１１がモードレジスタ２０にライトされる。
【００１３】
１６Ｍ  ＳＤＲＡＭの場合には、モードレジスタ２０に１６−ビットデータが貯蔵できる。前記三中Ａ０〜Ａ２はバースト長さ（ＢＵＲＳＴ  ＬＥＮＧＴＨ）フィールドで、Ａ３はバーストタイプ（ＢＵＲＳＴ  ＴＹＰＥ）、Ａ４〜Ａ６はＣＡＳ待ち時間（ＬＡＴＥＮＣＹ）フィールドである。Ａ９を除いたＡ７〜Ａ１１は、チップ製造者がテストや特別用途で用いるためのフィールドであるが、正常動作中には常に０にセッティングされるべきである。主にＡ７、Ａ８をテストモードフィールドとして用いる。Ａ９はＢＲＳＷ（ＢＵＲＳＴ  ＲＥＡＤ  ＳＩＮＧＬＥ  ＷＲＩＴＥ）でありグラフィック応用で主に用いられる。
【００１４】
図５は、図４の内部制御信号発生部２２の望ましい一実施形態の回路図を示す。内部制御信号発生部２２は、比較部２２２と出力バッファ２２４とを含む。比較部２２２は、ＭＯＳトランジスタＭ１〜Ｍ５を含んだ差動増幅器で構成される。出力バッファ２２４は、従属連結されたインバータＩＮＶ５、ＩＮＶ６で構成される。
【００１５】
差動増幅器の一側入力には、基準信号Ｖｒが入力されて他側入力にはクロックイネーブル信号ＣＫＥが入力される。前記基準信号Ｖｒは、中間値で維持される。したがって、クロックイネーブル信号ＣＫＥはアクティブ区間ではハイ状態を維持するので、比較部２２２の出力信号はロー状態として出力される。すなわち、クロックイネーブル信号ＣＫＥと位相が反対である内部制御信号ＴＣＫＥが出力バッファ２２４を通して出力される。
【００１６】
図６は、図４のモード制御信号発生部２４の望ましい一実施形態の回路図を示す。モード制御信号発生部２４は、第１検出手段２４２、第２検出手段２４４、第１信号発生部２４６、第２信号発生部２４８を含む。
第１検出手段２４２は、ＮＡＮＤゲートＧ１で構成されて、テストモードアドレス信号であるＡｌ、Ａｍを入力して二信号がすべてハイ状態である時、テストモードのノンアクティブ情報を第１検出信号として出力する。すなわち、Ａｌ、Ａｍが０、０または０、１または１、０の場合にはテストモードであり、１、１の場合にはノンテストモードであることを意味する。
【００１７】
第２検出手段２４４は、ＮＡＮＤゲートＧ２で構成されて、モードレジスタセットのアドレス信号であるＡｉ、Ａｊ、Ａｋを入力してこれら三信号がすべてハイ状態である時、モードレジスタセットのノンアクティブ情報を第２検出信号として出力する。すなわち、Ａｉ、Ａｊ、Ａｋ中少なくとも一つ以上の０を含めばＭＲＳモードまたはユーザーモードであり、１、１、１の場合にはノンＭＲＳモードであることを意味する。ここで、ノンアクティブ情報はコラムアドレスストローブ待ち時間を決定するアドレス信号がすべてハイ状態である時で、第１信号発生部２４６はインバータＩＮＶ１、ＮＡＮＤゲートＧ３、インバータＩＮＶ３で構成される。第１信号発生部２４６は、インバータＩＮＶ１を通して反転された第１検出信号と、前記ＮＡＮＤゲートＧ２からの第２検出信号と、ＭＲＳ書込み命令信号ＰＷＣＢＲをＮＡＮＤゲートＧ３を通して組合せる。その後、前記発生部２４６はその結果をインバータＩＮＶ３を通して反転してＭＲＳ制御信号ＭＲＳＥＴを生じる。
すなわち、ＭＲＳＥＴ信号はＡｌ、Ａｍが１、１であり、Ａｉ、Ａｊ、Ａｋ中少なくとも一つ以上が０を含む場合にＰＷＣＢＲパルス信号によりアクティブ状態になる。
【００１８】
第２信号発生部２４８は、インバータＩＮＶ２、ＮＡＮＤゲートＧ４、インバータＩＮＶ４で構成される。第２信号発生部２４８は、インバータＩＮＶ２を通して反転された第２検出信号と、第１検出信号と、ＭＲＳ書込み命令信号ＰＷＣＢＲと、内部制御信号ＴＣＫＥとをＮＡＮＤゲートＧ４を通して組合せる。その後、前記発生部２４８は、その結果をインバータＩＮＶ４を通して反転してテストモード制御信号ＴＭＳＥＴを生じる。
すなわち、ＴＭＳＥＴ信号はＡｌ、Ａｍ中少なくとも一つ以上が０を含み、Ａｉ、Ａｊ、Ａｋが１、１、１であり、ＴＣＫＥがハイ状態である時、ＰＷＣＢＲパルス信号によりアクティブ状態になる。
【００１９】
本発明が従来技術に比べて、重要な進歩を達成したことは図７の回路２４と図２の回路１２とを比較することによって分かる。多くの構成素子が類似に見られても、重要な差がある。回路２４において、ＮＡＮＤゲートＧ４は３−入力ゲートでなく、４−入力ゲートである。追加的な入力は従来技術とは別に外部信号ＴＣＫＥを受ける。したがって、図６及び７の本発明の信号ＴＭＳＥＴは図１ないし３の従来技術の信号とは異なる。
【００２０】
信号ＴＣＫＥは（信号ＣＫＥによって形成された）本実施形態で用いられているが、これは制限されない。したがって、信号ＴＭＳＥＴを生じるための適切な調整を通して他の信号が用いられることができて、これは本明細書の詳細な説明を通して当業者は分かることである。例えば、他の外部入力ピンによって提供されたデータ入／出力制御信号または外部制御信号はクロックイネーブル信号ＣＫＥとして代えられることができる。
【００２１】
図７は、図４の出力部の望ましい一実施形態の回路図を示す。前記出力部２６、２８は入力バッファ２７を通して内部アドレス信号ＩＡ０〜Ａ１１を入力する。前記入力バッファ２７は、相互直列に連結されたインバータＩＮＶ７、ＩＮＶ８を含んでいる。前記入力部２５は、また第１入力部２６と第２入力部２８とを含んでいる。前記第１及び第２入力部２６、２８は各ビット別にＭＲＳアドレス信号ＭＲＳＡｉとテストモードアドレス信号ＴＥＳＴＡｉとを各々出力する。したがって、１６ＭｂＳＤＲＡＭでは図７の回路がＭＲＳアドレス信号の各ビット別に構成されるので全体的に１２個の回路で構成される。
【００２２】
第１出力部２６は、伝送ゲートＴＧ１、インバータＩＮＶ９〜ＩＮＶ１３を含む。伝送ゲートＴＧ１はＭＲＳ制御信号ＭＲＳＥＴに応答して入力されたアドレス信号をＩＮＶ１０、ＩＮＶ１１で構成されたラッチにラッチしてラッチされた信号をＩＮＶ１２、ＩＮＶ１３で構成されたバッファを通して第１内部アドレス信号ＭＲＳＡｉとして出力する。
【００２３】
第２出力部２８は、伝送ゲートＴＧ２、インバータＩＮＶ１４〜ＩＮＶ１８、ＭＯＳトランジスタＭ６を含む。伝送ゲートＴＧ２はテストモード制御信号ＴＭＳＥＴに応答して入力されたアドレス信号をＩＮＶ１５、ＩＮＶ１６で構成されたラッチにラッチしてラッチされた信号をＩＮＶ１７、ＩＮＶ１８で構成されたバッファを通して第２内部アドレス信号ＴＥＳＴＡｉとして出力する。ＭＯＳトランジスタＭ６は妥当なＭＲＳで生じたＭＲＳＥＴに応答して妥当でないＭＲＳとしてセッティングされた状態をリセットするためのことである。
【００２４】
第１デコーダ３０は、ＭＲＳＡｉを入力してデコーディングしてデコーディング結果によるＭＲＳｉを生じる。例えば、１６ＭｂＳＤＲＡＭでは８個のバースト長さ（ＢＵＲＳＴ  ＬＥＮＧＴＨ）モード、2個のバーストタイプ（ＢＵＲＳＴ  ＴＹＰＥ）、５個のＣＡＳ待ち時間（ＬＡＴＥＮＣＹ）モードを生じる。
【００２５】
第２デコーダ３２は、ＴＥＳＴＡｉを入力してデコーディングしてデコーディング結果によるＴＥＳＴｉを生じる。例えば、０、０と０、１と１、０の３個のテストモードを生じる。
このように構成された本発明の回路動作は、図８及び図９を参照して説明すると次のようである。図８及び９は上述した信号の波形を示しており、図３の従来技術のような信号を波形で比較するためのものである。図８はユーザーモードで図４の動作状態を説明するためのタイミング図で、図９はテストモードで図４の動作状態を説明するためのタイミング図である。
【００２６】
まず、ユーザーモードで、ＳＤＲＡＭはＣＡＳ待ち時間（ＬＡＴＥＮＣＹ）、バーストタイプ（ＢＵＲＳＴ  ＴＹＰＥ）、バースト長さ（ＢＵＲＳＴ  ＬＥＮＧＴＨ）及び多様な動作モードをプログラムするようになるが、デフォルト値が指定されていないので、パワーアップ時にＭＲＳ動作を遂行して動作モードをセッティングすべきである。
【００２７】
クロックイネーブル信号ＣＫＥがハイ状態になってアクティブモードになっている時、ＴＣＫＥはロー状態に維持される。続いて、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号がすべてロー状態になれば、外部アドレス信号がモードレジスタ２０に書込まれるようになる。そして、ＭＲＳ書込み信号であるＰＷＣＢＲパルス信号が自動で生成される。
【００２８】
しかし、妥当でないＭＲＳ命令が生じる場合にはモードレジスタ２０に書込まれたアドレス信号がテストモードに符合される信号の場合にはモード制御信号発生部２４でテストモード制御信号が生じるようになる。しかし、本発明では内部制御信号発生部２２で生じた内部制御信号であるＴＣＫＥ信号がロー状態に維持されているので、第２信号発生部２４８のＮＡＮＤゲートＧ４で検出信号の組合せが遮断されるようになる。それゆえ、妥当でないＭＲＳ動作ではテストモード制御信号ＴＭＳＥＴがロー状態をそのまま維持するようになって、それで第２出力部２８の伝送ゲートＴＧ２がターンオンできなくなるので妥当でないＭＲＳ信号が第２デコーダ３２に伝達できなくなる。
【００２９】
続いて、妥当なＭＲＳ動作が進行されると、ＭＲＳに関連したアドレスが書込まれるようになるので、モード制御信号発生部２４でＭＲＳ制御信号であるＭＲＳＥＴパルス信号が生じるようになる。それで、入力されたＭＲＳアドレス信号が第１出力部２６を通して第１デコーダに提供されてデコーディングされる。デコーディング結果に対応するＭＲＳｉ信号に応答してＳＤＲＡＭは与えられた動作モードにセッティングされるようになる。
【００３０】
テストモードでは、妥当でないＭＲＳ、すなわちテストモード書込み命令が与えられると、クロックイネーブル信号ＣＫＥがロー状態に維持されて、それで内部制御信号ＴＣＫＥはハイ状態を維持するようになる。この時、ＰＷＣＢＲパルスは命令が与えられると自動パルスとして生じるので、モード制御信号発生部２４でテストモード制御信号ＴＭＳＥＴが生じるようになる。すなわち、ＴＣＫＥにより遮断されなくて正常的に生じる。それゆえ、第２出力部２８を通してテストモードアドレス信号が第２デコーダ３２に伝達されてデコーディングされる。デコーディング結果に対応するＴＥＳＴｉ信号に応答してＳＤＲＡＭは与えられたテスト動作モードにセッティングされるようになる。
【００３１】
【発明の効果】
以上、説明したように本発明は、ユーザーモードではクロックイネーブル信号を利用して無効なＭＲＳ動作によりテストモードがセッティングされることを源泉的に遮断できる。それゆえ、従来の妥当なＭＲＳによりリセットさせる方式に比べて無効なテスト動作が完了されて正常に復旧される時まで待つ必要がないのでユーザーがより安心して便利に使用できる。
【００３２】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は、前記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で、本発明を多様に修正及び変更させることができることを理解できる。例えば、メモリが異なる数のビットで作動する場合、当業者は適切な調整を遂行できるものである。
【図面の簡単な説明】
【図１】  従来の半導体メモリ装置の動作モードセッティング回路のブロック構成を示した図面である。
【図２】  図１のモード制御信号発生部の回路構成を示した図面である。
【図３】  図１の動作状態を説明するためのタイミング図である。
【図４】  本発明による半導体メモリ装置の動作モードセッティング回路のブロック構成を示した図面である。
【図５】  図４の内部制御信号発生部の望ましい一実施例の回路図である。
【図６】  図４のモード制御信号発生部の望ましい一実施例の回路図である。
【図７】  図４の第１及び第２出力部の望ましい一実施例の回路図である。
【図８】  ユーザーモードで図４の動作状態を説明するためのタイミング図である。
【図９】  テストモードで図４の動作状態を説明するためのタイミング図である。
【符号の説明】
１０  モードレジスタ
１２  モード制御信号発生部
１４  出力部
１６、１８  第１及び第２デコーダ部
２０  モードレジスタ
２２  内部制御信号発生部
２４  モード制御信号発生部
２６、２８  第１及び第２出力部
３０、３２  第１及び第２デコーダ
【図１】
0003753606.tif 000002
【図２】
0003753606.tif 000003
【図３】
0003753606.tif 000004
【図４】
0003753606.tif 000005
【図５】
0003753606.tif 000006
【図６】
0003753606.tif 000007
【図７】
0003753606.tif 000008
【図８】
0003753606.tif 000009
【図９】
0003753606.tif 000010