(57)【特許請求の範囲】
【請求項１】
それぞれ異なるサイズの半導体チップを搭載するための基板を備えた半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、
互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられおり、
搭載する半導体チップが大きい基板については、搭載する半導体チップが小さい基板よりも外側にずらして上記各接続部が設けられていることを特徴とする積層型半導体装置。
【請求項２】
半導体チップと、半導体チップを保持するための基板とを有する半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、
互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられ、
上記各接続部の全て又は一部は、隣り合う半導体装置間で基板の表面方向に沿って互いにずらして設けられており、
上記各接続部は、外部端子部からなり、最下段の半導体装置における外部端子部は、他の半導体装置における外部端子部の融点より高く設定されていることを特徴とする積層型半導体装置。
【請求項３】
上記各接続部は、隣り合う半導体装置間で交互にずらして設けられていることを特徴とする請求項１または２記載の積層型半導体装置。
【請求項４】
上記各接続部は、隣り合う半導体装置間で順次ずらして設けられていることを特徴とする請求項１または２記載の積層型半導体装置。
【請求項５】
互いに隣り合う各半導体装置間の各接続部は、上記各半導体装置を離間して互いに機械的に結合するようになっていることを特徴とする請求項１ないし４の何れか１項に記載の積層型半導体装置。
【請求項６】
上記各接続部は、それぞれ略円柱状であり、各接続部の半径以上にて互いにずれていることを特徴とする請求項１ないし５の何れか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを有する半導体基板を複数互いに積層した、高機能化及び小型化（薄型化）に有用な積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Chip Size Package)式の半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ね、電気的に接続したマルチチップ半導体装置が特開平１０−１６３４１４号公報に開示されている。
【０００４】
上記マルチチップ半導体装置では、図１２に示すように、半導体チップ７２ａにバンプ７４ａが形成されており、バンプ７４ａとフィルムキャリアテープ７６ａはインナーリード部８０ａで電気的に接続され、アウターリード部８２ａを半導体チップ７２ａの外側に張り出している。
【０００５】
半導体チップ７２ａの上面及びインナーリード部８０ａを含む半導体チップ７２ａの側部には保護コート樹脂８４ａがコートしてある。
【０００６】
スペーサ９０ａには、表面パターン９２ａと裏面パターン９４ａが形成され、両パターンはスルーホール９６ａで電気的につながっており、表面パターン９２ａと前記アウターリード部８２ａは電気的につながっており、フィルムキャリア半導体モジュール８８ａを形成している。
【０００７】
上記において、図１２に示した最下段のフィルムキャリア半導体モジュール８８ａの構成について説明したが、下から第２段目、第３段目、第４段目もほぼ同様の構成であり、最下段のフィルムキャリア半導体モジュールには前記のように符号の後に「ａ」を、また。第２段目には「ｂ」を、第３段目には「ｃ」を、第４段目には「ｄ」をつけて表示する。
【０００８】
互いに隣り合う、例えば各フィルムキャリア半導体モジュール８８ａ、８８ｂ間の電気的な接続は、フィルムキャリア半導体モジュール８８ｂの接続位置における裏面パターン９４ｂ上に、はんだボールを設け、それに対面する位置のフィルムキャリア半導体モジュール８８ａのアウターリード部８２ａと上記はんだボールを当接させ、各フィルムキャリア半導体モジュール８８ａ〜８８ｄを、それらの厚さ方向にて押圧しながら、上記はんだボールが軟化する温度に加熱することにより形成される接続層７８ｂによってなされる。
【０００９】
【発明が解決しようとする課題】
ところが、上記従来では、各フィルムキャリア半導体モジュール８８ａ〜８８ｄを多段にて積層した場合、各接続層７８ｂ、７８ｃ、７８ｄ部分へのストレスが大きくなり、各接続層７８ｂ、７８ｃ、７８ｄや各スペーサ９０ａ〜９０ｄにおいて破断などの強度低下及び電気的な接続不良といった信頼性劣化という問題を生じている。
【００１０】
【課題を解決するための手段】
本発明の積層型半導体装置は、以上の課題を解決するために、それぞれ異なるサイズの半導体チップを搭載するための基板を備えた半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられおり、搭載する半導体チップが大きい基板については、搭載する半導体チップが小さい基板よりも外側にずらして上記各接続部が設けられていることを特徴としている。
【００１１】
上記構成によれば、隣り合う各半導体装置間において、各接続部を基板の表面方向に沿って互いにずらしてそれぞれ設けたので、積層時に各接続部に印加される押圧力（ストレス）が分散されて緩和され、接続部の対応部分やその周囲部分の基板に対する、上記押圧力に起因する破断などの不都合の発生を抑制することが可能となる。さらに、搭載する半導体チップが小さい基板よりも、搭載する半導体チップが大きい基板については、接続部を外側にずらすことによって、互いに隣り合う各半導体装置同士間における、各接続部のずれを大きくすることができる。これにより、積層時に各接続部に印加される押圧力（ストレス）をより一層分散させ緩和させることができる。この結果、上記押圧力に起因する破断などの不都合の発生を抑制することができる。したがって、上記不都合に起因する電気的な接続不良や、機械的な強度不足を回避することができ、信頼性をより一層向上することができる。
【００１２】
本願発明の他の積層型半導体装置は、上記の課題を解決するために、半導体チップと、半導体チップを保持するための基板とを有する半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられ、上記各接続部の全て又は一部は、隣り合う半導体装置間で基板の表面方向に沿って互いにずらして設けられており、上記各接続部は、外部端子部からなり、最下段の半導体装置における外部端子部は、他の半導体装置における外部端子部の融点より高く設定されていることを特徴としている。
【００１３】
上記の構成によれば、最下段の半導体装置における外部接続部は、他の半導体装置における外部端子部の融点より高く設定されている。したがって、最下段の半導体装置における外部接続部は、その形状を維持することができ、上層の半導体装置を安定して積層することができる。
【００１４】
上記積層型半導体装置では、上記各接続部は、隣り合う半導体装置間で交互にずらして設けられていてもよい。
【００１５】
上記構成によれば、各接続部を、隣り合う半導体装置間で交互にずらして設けたので、各接続部をずらして設けることによる基板の大型化を軽減できる。
【００１６】
上記積層型半導体装置においては、上記各接続部は、隣り合う半導体装置間で順次ずらして設けられていてもよい。
【００１７】
上記構成によれば、各接続部を、隣り合う半導体装置間で順次ずらして設けたから、積層時に各接続部に印加される押圧力（ストレス）の分散をより大きくできて、上記押圧力に起因する破断などの不都合の発生を抑制することがより確実に可能となる。
【００１８】
上記積層型半導体装置では、互いに隣り合う各半導体装置間の各接続部は、上記各半導体装置を離間して互いに機械的に結合するようになっていることが好ましい。
【００１９】
上記積層型半導体装置においては、上記各接続部は、それぞれ略円柱状であり、各接続部の半径以上にて互いにずれていることが望ましい。
【００２０】
上記構成によれば、隣り合う各半導体装置間において、各接続部を基板の表面方向に沿って互いにずらしてそれぞれ設けたので、積層時に各接続部に印加される押圧力（ストレス）が分散されて緩和され、接続部の対応部分やその周囲部分の基板に対する、上記押圧力に起因する破断などの不都合の発生を抑制することが可能となる。
【００２１】
【発明の実施の形態】
本発明の実施の各形態について図１ないし図１１に基づいて説明すれば、以下の通りである。
【００２２】
本発明の積層型半導体装置は、図１に示すように、略長方形板状の半導体装置１を２つ以上、より好ましくは３つ以上、例えば５つ各半導体装置１の厚さ方向に互いに積層して有している。上記半導体装置１は、略長方形板状の基板２と、基板２の中央部上にフリップチップ方式にて搭載された半導体チップ３とを備えている。
【００２３】
基板２の素材としては、シリコン樹脂等の耐薬品性及び耐熱性に優れ、弾性を有するものであればよく、また、グラスファイバーを含ませた強化樹脂であってもよい。半導体チップ３としては、略長方形板状の樹脂製やセラミック製のパッケージに収納されたＣＰＵ(Central Processing Unit)やメモリが挙げられる。
【００２４】
以下では、同一の機能・サイズを有する半導体チップ３を複数用いた例を挙げるが、上記各半導体チップ３は相互に異なる機能やサイズをそれぞれ有していてもよい。
【００２５】
積層する前の半導体装置１の基板２には、図２に示すように、半導体チップ３の搭載部分と相違する位置、例えば上記基板２の周辺部上に、互いに隣り合う上記各半導体装置１を電気的に接続し、かつ機械的に結合するためのランド部４と、外部端子部５とが互いに対応する者同士を電気的に接続して設けられている。
【００２６】
ランド部４は、半導体チップ３を搭載した表面側である第一表面２ａに、かつ互いに隣り合う他の半導体装置１の外部端子部５に対面する位置に設けられている。なお、最上段となる半導体装置１ｅでは、ランド部４の形成を省いてもよい。外部端子部５は、はんだボールからなっており、第一表面２ａの反対面である第二表面２ｂに形成されている。
【００２７】
ランド部４と、外部端子部５との間の電気的な接続は、第一表面２ａ上の配線パターン、第二表面２ｂ上の配線パターン、及び基板２を厚さ方向に貫通したスルーホール部に充填された導電体部を介して行われている。
【００２８】
本発明の積層型半導体装置では、これらのような各半導体装置１をそれらの厚さ方向に互いに重ね合わせ、加熱して（好ましくは押圧しながら）積層したときに、互いに対面した位置のランド部４と、外部端子部５とによって、略円柱状の接続部６がマトリックス状（碁盤の目状）にそれぞれ形成されている。なお、最下段の半導体装置１には、現時点では接続部６とならない外部端子部５が残るが、上記外部端子部５は、後述するように最下段の半導体装置１が外部の実装基板に装着されるときに、接続部６になるので、機能的には接続部６と同等なものとして、以下取り扱うものとする。
【００２９】
上記接続部６の間隔は、特に限定されないが、互いの絶縁状態を維持しながら、全体の小型化を図るために、基板２の表面方向における外部端子部５の直径程度が好ましい。上記間隔が上記直径のとき、上記各接続部６のピッチは、上記直径の２倍程度となる。上記ピッチは、互いに隣り合う上記各接続部６の中心同士の間隔である。このような接続部６によって、積層により隣り合う各半導体装置１は、互いに間隔を有しながら（離間しながら）、電気的に接続され、かつ機械的に結合されている。
【００３０】
そして、上記積層型半導体装置においては、図１及び図２に示すように、互いに隣り合う各半導体装置１同士間（例えば、各半導体装置１ａ、１ｂ同士と、各半導体装置１ｂ、１ｃ同士との間）において、各接続部６は、基板２の表面方向に沿って互いにずらして、つまり相違する位置にそれぞれ設けられている。また、同様に、互いに隣り合う接続部６と外部端子部５とは、基板２の表面方向に沿って互いにずらして、つまり相違する位置にそれぞれ設けられている。
【００３１】
図１では、互いに隣り合う各半導体装置１間での、各接続部６は、基板２の表面方向に沿って部分的に交互の位置のずれ（つまり、例えば１ピッチ分ずつのずれ）となるように、かつ、最下段の半導体装置１ａの外部端子部５が、半導体チップ３より基板２の周辺部に近い外側に配置されている。
【００３２】
なお、上記では、互いに隣り合う各半導体装置１間の各接続部６や、接続部６と外部端子部５とを、互いにずらす方向としては、基板２の辺方向（長手辺方向）に沿った方向である例を挙げたが、上記方向に限定されるものではなく、例えば基板２の短手辺方向に沿った方向であっても、上記短手辺方向に対して傾斜した（例えば４５度）方向であってもよい。
【００３３】
特に、上記の互いにずらす方向が、図３に示すように、上記短手方向（長手方向でも同様）に対して４５度傾斜した積層型半導体装置は、大型化を軽減しながら、各接続部６や、接続部６と外部端子部５とのずれ量をより大きく確保できて、より好ましい。
【００３４】
次に、上記積層型半導体装置の製造方法について説明すると、図２に示すように、ランド部４と外部端子部５とを有する基板２の第一表面２ａ上の配線パターンに対して、半導体チップ３を電気的に接続すると共に上記第一表面２ａ上に固定して搭載して各半導体装置１ａ〜１ｅを作製する。
【００３５】
このとき、各半導体装置１ａ〜１ｅにおける、互いに対面するランド部４と外部端子部５の形成位置を、互いに隣り合う各半導体装置１同士の間において、基板２の表面方向に沿って互いにずらして、つまり相違する位置にそれぞれ設ける。また、最下段の半導体装置１ａにおける外部端子部５の融点は、他の各半導体装置１ｂ〜１ｅにおける外部端子部５の融点より高く設定されている。
【００３６】
続いて、各半導体装置１ａ、１ｂをそれらの厚さ方向に互いに重ね合わせる。
このとき、互いに対面するランド部４と外部端子部５とを当接させる。その後、重ね合わせた各半導体装置１ａ、１ｂを、それらの厚さ方向にて、上記当接部位に押圧力が発生するように押圧しながら、上記各半導体装置１ａ、１ｂ間における外部端子部５が軟化する温度に加熱する。
【００３７】
これにより、上記外部端子部５は、変形して接続部６となると共に上記ランド部４と接着する。一方、最下段の半導体装置１ａにおける外部端子部５は、その融点が、他の各半導体装置１ｂにおける外部端子部５の融点より高く設定されているので、その形状を維持している。その後、各半導体装置１ｃ〜１ｅを順次重ね合わせて、同様に接続部６を形成し、互いに積層させる。
【００３８】
このようにして、重ね合わせた各半導体装置１ａ〜１ｅは、互いに間隔を有しながら（離間しながら）、電気的に接続され、かつ機械的に結合されて互いに積層された積層型半導体装置になる。なお、上記では、順次積層した例を挙げたが、一度に各半導体装置１ａ〜１ｅを互いに重ね合わせて積層してもよい。
【００３９】
上記積層型半導体装置では、各半導体装置１ａ〜１ｅを各接続部６によって互いに例えば並列に接続できるから、積層型半導体装置の実装面積上に複数の半導体チップ３を搭載できて、上記各半導体チップ３の実装効率を向上できる。
【００４０】
また、上記積層型半導体装置においては、互いに隣り合う各半導体装置１間において、各接続部６や、接続部６と外部端子部５とを基板２の表面方向に沿って互いにずらしてそれぞれ設けたので、積層時の各接続部６に印加される押圧力（ストレス）が基板２の弾性によって分散され、上記接続部６の対応部分やその周囲部分の基板２に対する、上記押圧力に起因する破断などの不都合の発生を抑制できる。したがって、上記積層型半導体装置では、上記不都合に起因する電気的な接続不良や、機械的な強度不足を回避できて、信頼性（経時的な信頼性も）を向上できる。
【００４１】
その上、上記積層型半導体装置においては、最下段の半導体装置１ａの外部端子部５を、半導体チップ３より基板２の周辺部に近い外側つまり半導体チップ３に対して遠い位置に配置したので、積層型半導体装置の実装時（加熱時）に、半導体チップ３と基板２との線膨張率の違いによる、半導体チップ３の接続不良といった問題発生を軽減できる。
【００４２】
上記積層型半導体装置では、図４に示すように、最下段の半導体装置１ａの外部端子部５を、基板２の周辺部より半導体チップ３に近い内側つまり半導体チップ３に対して近い位置に配置し、互いに隣り合う各半導体装置１同士間において、各接続部６を交互にずらしてそれぞれ設けた構成としてもよい。
【００４３】
この構成では、押圧力の分散による、信頼性（経時的な信頼性も）の向上を上記と同様に図れると共に、最下段の半導体装置１ａの外部端子部５を、半導体チップ３に対して近い位置に配置したので、上記半導体チップ３の高速動作が可能となる。
【００４４】
また、積層型半導体装置のサイズの大型化が許容できる場合には、図５及び図６に示すように、互いに隣り合う各半導体装置１同士間において、各接続部６を交互に完全にずらして（各接続部６が２列のときは２ピッチ分以上）それぞれ設けた構成としてもよい。図５、図６は、用いた各半導体チップ３のサイズも相違する場合を示す。
【００４５】
このように、互いに隣り合う各半導体装置１同士間における、各接続部６のずれ量が大きくなると、積層時の各接続部６に印加される押圧力（ストレス）が基板２の弾性によってより一層分散され緩和されるので、上記押圧力に起因する破断などの不都合の発生を抑制できる。
【００４６】
したがって、上記積層型半導体装置では、上記不都合に起因する電気的な接続不良や、機械的な強度不足を回避できて、信頼性（経時的な信頼性も）をより一層向上できる。
【００４７】
さらに、図６は、半導体チップ３を、実装基板側である第二表面２ｂ上に設けた例である。この例では、積層型半導体装置を実装基板に装着したとき各半導体チップ３は各基板２によりそれぞれ覆われるので、上記各半導体チップ３の耐久性を向上できる。
【００４８】
一方、図７に示すように、各半導体装置１ｂ〜１ｅの接続部６や、最下段の半導体装置１ａの外部端子部５を、上段から下段に向かって順次内側となるようにに形成してもよく、また、図８に示すように、各半導体装置１ｂ〜１ｅの接続部６や、最下段の半導体装置１ａの外部端子部５を、上段から下段に向かって順次外側となるように形成してもよい。
【００４９】
このときのずらし量は、前述したように、一部がずれる位置でもよいし、完全にずれる位置でもよい。また、互いに隣り合う各半導体装置１同士間における、各接続部６のずれは、上記各接続部６のピッチに制約されるものではなく、図９及び図１０に示すように、ハーフピッチ量だけでもよい。
【００５０】
また、上記では、半導体チップ３を、基板２上にフリップチップ方式にて搭載した半導体装置１を用いた例を挙げたが、例えば図１１に示す、ワイヤボンディング方式にて搭載した半導体装置１１を上記半導体装置１に代えて用いて本発明の積層型半導体装置を作製できる。
【００５１】
上記半導体装置１１は、Ｃｕ箔により配線パターンが形成された基板１２の中央部に設けられた貫通開口部１２ａ内に半導体チップ１３を仮固定し、半導体チップ１３と基板１２の配線パターンとをＡｕワイヤ１７により接続し、貫通開口部１２ａ内に半導体チップ１３をトランスファーモールド法により封止した樹脂封止部１８を形成し、外部端子部５としては、はんだボールをリフロー処理により基板１２上に形成してなるものである。
【００５２】
また、半導体装置１１では、積層用のために、さらに、前述のランド部４とスルーホール１２ｂとを有している。上記スルーホール１２ｂは、互いに対応するランド部４と外部端子部５とを電気的に接続するために、基板１２をその厚さ方向に貫通するように設けられている。上記スルーホール１２ｂには、アルミニウムや銅のような導電体が充填されている。上記導電体における外部端子部５の形成面とは反対側の露出端面は、ランド部４となっている。
【００５３】
【発明の効果】
本発明の積層型半導体装置は、以上のように、それぞれ異なるサイズの半導体チップを搭載するための基板を備えた半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられおり、搭載する半導体チップが大きい基板については、搭載する半導体チップが小さい基板よりも外側にずらして上記各接続部が設けられていることを特徴としている。
【００５４】
それゆえ、上記構成は、隣り合う各半導体装置間において、各接続部を基板の表面方向に沿って互いにずらしてそれぞれ設けたので、積層時に各接続部に印加される押圧力（ストレス）が分散され、上記接続部の対応部分やその周囲部分の基板に対する、上記押圧力に起因する破断などの不都合の発生を抑制することが可能となる。
【００５５】
したがって、上記構成では、上記不都合に起因する電気的な接続不良や、機械的な強度不足を回避できて、信頼性（経時的な信頼性も）を向上できるという効果を奏する。さらに、搭載する半導体チップが小さい基板よりも、搭載する半導体チップが大きい基板については、接続部を外側にずらすことによって、互いに隣り合う各半導体装置同士間における、各接続部のずれを大きくすることができる。これにより、積層時に各接続部に印加される押圧力（ストレス）をより一層分散させ緩和させることができる。この結果、上記押圧力に起因する破断などの不都合の発生を抑制することができる。したがって、上記不都合に起因する電気的な接続不良や、機械的な強度不足を回避することができ、信頼性をより一層向上することができる。
【００５６】
本願発明の他の積層型半導体装置は、半導体チップと、半導体チップを保持するための基板とを有する半導体装置が、２つ以上、上記基板の厚さ方向に互いに積層され、互いに隣り合う各半導体装置間や外部との電気的導通を確保するための接続部が基板上にそれぞれ設けられ、上記各接続部の全て又は一部は、隣り合う半導体装置間で基板の表面方向に沿って互いにずらして設けられており、上記各接続部は、外部端子部からなり、最下段の半導体装置における外部端子部は、他の半導体装置における外部端子部の融点より高く設定されていることを特徴としている。
【００５７】
これにより、最下段の半導体装置における外部接続部は、他の半導体装置における外部端子部の融点より高く設定されている。したがって、最下段の半導体装置における外部接続部は、その形状を維持することができ、上層の半導体装置を安定して積層することができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の積層型半導体装置の正面構成図である。
【図２】  上記積層型半導体装置の製造工程を示す分解正面構成図である。
【図３】  上記積層型半導体装置の一変形例を示す平面構成図である。
【図４】  上記積層型半導体装置の他の変形例を示す正面構成図である。
【図５】  上記積層型半導体装置のさらに他の変形例を示す正面構成図である。
【図６】  上記積層型半導体装置のさらに他の変形例を示す正面構成図である。
【図７】  上記積層型半導体装置のさらに他の変形例を示す正面構成図である。
【図８】  上記積層型半導体装置のさらに他の変形例を示す正面構成図である。
【図９】  上記積層型半導体装置のさらに他の変形例を示す平面構成図である。
【図１０】  上記変形例の正面構成図である。
【図１１】  上記積層型半導体装置のさらに他の変形例を示す構成図であって、（ａ）は平面図、（ｂ）は正面図、（ｃ）裏面図である。
【図１２】  従来のマルチチップ半導体装置を示す正面構成図である。
【符号の説明】
１    半導体装置
２    基板
３    半導体チップ
６    接続部
【図１】
0003801902.tif 000002
【図２】
0003801902.tif 000003
【図３】
0003801902.tif 000004
【図４】
0003801902.tif 000005
【図５】
0003801902.tif 000006
【図６】
0003801902.tif 000007
【図７】
0003801902.tif 000008
【図８】
0003801902.tif 000009
【図９】
0003801902.tif 000010
【図１０】
0003801902.tif 000011
【図１１】
0003801902.tif 000012
【図１２】
0003801902.tif 000013