(57)【特許請求の範囲】
【請求項１】
第１モード及び第２モードを有する第１の半導体装置と、前記第１の半導体装置を制御する第２の半導体装置と、前記第１及び第２の半導体装置に電源電圧を供給する電源回路とを含むデータ処理システムであって、
前記第１の半導体装置は、
前記電源回路から供給される電源電圧を昇圧する第１の昇圧手段と、
前記第１の昇圧手段によって形成された昇圧電圧を更に昇圧可能な第２の昇圧手段と、
前記第１モードにおいて前記第１の昇圧手段の出力を選択し、前記第２モードにおいて前記第２の昇圧手段の出力を選択する出力電圧選択手段と、
前記出力電圧選択手段で選択された昇圧電圧を駆動レベルとして利用するドライバと、  前記ドライバによって駆動される回路と、
前記第２の半導体装置からセルフリフレッシュエントリコマンドが供給され、且つ、前記第２の半導体装置から供給されるクロックイネーブル信号がローレベルにされた場合に、前記第１の半導体装置を前記第１モードから前記第２モードへ遷移させるコントローラと、を含み、
前記第２の半導体装置は、スタンバイモードが指示されることによって前記セルフリフレッシュエントリコマンドを出力し、且つ、前記クロックイネーブル信号をローレベルにし、
前記電源回路は、前記スタンバイモードが指示されることによって前記電源電圧を低くする、データ処理システム。
【請求項２】
データリテンションモードを有する第１の半導体装置と、前記第１の半導体装置を制御する第２の半導体装置と、前記第１及び第２の半導体装置に電源電圧を供給する電源回路とを含むデータ処理システムであって、
前記第１の半導体装置は、
外部電源電圧を昇圧する第１の昇圧手段と、
前記第１の昇圧手段によって形成された昇圧電圧を更に昇圧可能な第２の昇圧手段と、
前記第２の昇圧手段を昇圧動作させるとき第１の昇圧手段の出力に代えて第２の昇圧手段の出力を選択する出力電圧選択手段と、
前記出力電圧選択手段で選択された昇圧電圧をワード線選択レベルとして利用するワードドライバと、
前記ワードドライバによって駆動されるワード線を有し選択端子がワード線に接続されデータ入出力端子がビット線に接続されたダイナミック型メモリセルを有するメモリセルアレイと、
前記メモリセルアレイからワード線を選択するロウアドレス選択手段と、
前記メモリセルアレイの中からビット線を選択するカラムアドレス選択手段と、
前記カラムアドレス選択手段で選択されたビット線を外部に導通させる外部入出力回路と、
前記データリテンションモードが指示されたとき前記出力電圧選択手段に第２の昇圧手段の出力電圧を選択させるコントローラと、を含み、
前記第２の半導体装置は、スタンバイモードが指示されることによってセルフリフレッシュエントリーコマンドを出力し、且つ、クロックイネーブル信号をローレベルにすることによって前記第１の半導体装置に前記データリテンションモードを指示し、
前記電源回路は、前記スタンバイモードが指示されることによって前記電源電圧を低くする、データ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の低下によって低消費電力状態にされる半導体装置、更には低消費電力状態においてダイナミック型メモリセルのデータ保持を行なわなければならない半導体装置に係り、例えばダイナミック型のメモリ、同メモリを有するデータ処理システムに適用して有効なものに関する。
【０００２】
【従来の技術】
スタンバイ状態等の低消費電力状態にされたとき、システムの外部電源電圧を低くすることにより、個々の半導体装置の電力消費を低減することができる。例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を有するデータ処理システムにおいて、スタンバイ状態での電源電圧の低下は、ＤＲＡＭのリフレッシュ動作に支障のない範囲で行なわれなければならない。即ち、ワード線選択レベルが低すぎる程に電源電圧を低下させてしまうと、リフレッシュのためのワード線選択動作が不十分となり、メモリセルの記憶情報をリフレッシュすることができなくなる。尚、ＤＲＡＭについて記載された文献の例として昭和62年9月29日に日刊工業新聞社発行のＣＭＯＳデバイスハンドブック第379頁乃至第382頁がある。
【０００３】
【発明が解決しようとする課題】
本発明者はスタンバイ状態における低消費電力を拡充するために電源電圧を更に大きく低下させることを検討した。しかしながら、その場合には、前述のように、データリテンションを考慮すれば、低消費電力時にける電源電圧の低下には自ずから限界がある。限界以下に低下させる場合には、データリテンションを保証できるように外部電源電圧の昇圧が必要である。
【０００４】
本発明の目的は、スタンバイ状態における外部電源電圧の低電圧化による低消費電力化と、スタンバイ状態におけるデータ保持との双方を満足させることができる半導体装置、更にはデータ処理システムを提供することにある。
【０００５】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００７】
すなわち、半導体装置は、外部電源電圧を昇圧する第1の昇圧手段（２３２）と、前記第1の昇圧手段によて形成された昇圧電圧を更に昇圧可能な第2の昇圧手段（２３３）と、前記第2の昇圧手段を昇圧動作させるとき第1の昇圧手段の出力に代えて第2の昇圧手段の出力を選択する出力電圧選択手段（２３４）と、前記出力電圧選択手段で選択された昇圧電圧を駆動レベルとして利用するドライバ（２１３Ａ，２１３Ｂ）と、前記ドライバによって駆動される回路と、外部から与えられる制御情報に基づいて前記出力電圧選択手段に第２昇圧手段の出力電圧を選択させるコントローラ２１２と、を含む。
【０００８】
ダイナミック型メモリセルが記憶するデータのリテンションに着目する場合、ＤＲＡＭ若しくはＳＤＲＡＭなどの半導体装置は、外部電源電圧を昇圧する第1の昇圧手段と、前記第1の昇圧手段によて形成された昇圧電圧を更に昇圧可能な第2の昇圧手段と、前記第2の昇圧手段を昇圧動作させるとき第1の昇圧手段の出力に代えて第2の昇圧手段の出力を選択する出力電圧選択手段と、前記出力電圧選択手段で選択された昇圧電圧をワード線選択レベルとして利用するワードドライバと、前記ワードドライバによって駆動されるワード線を有し選択端子がワード線に接続されデータ入出力端子がビット線に接続されたダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイからワード線を選択するロウアドレス選択手段と、前記メモリセルアレイの中からビット線を選択するカラムアドレス選択手段と、前記カラムアドレス選択手段で選択されたビット線を外部に導通させる外部入出力回路と、外部から与えられる制御情報に従って内部動作モードを決定すると共にデータリテンションモードが指定されたとき前記出力電圧選択手段に第２昇圧手段の出力電圧を選択させるコントローラと、を含む。
【０００９】
上記手段によれば、データリテンションモードが設定されていないとき、ワードドライバの駆動レベルは第１の昇圧手段によって形成される。データリテンションモードが設定されているとき、ワードドライバの駆動レベルは第１の昇圧手段とその出力を昇圧する第２の昇圧手段との双方を用いて形成される。したがって、スタンバイ状態における外部電源電圧の低電圧化による低消費電力化と、スタンバイ状態におけるデータ保持との双方を満足させることができる。ここで、データリテンションモードとは、ダイナミック型のメモリにおいて専らデータを維持する動作モードを意味し、低消費電力状態（パワーダウン状態）の一つである。
【００１０】
前記半導体装置を第1の半導体装置（１０）として搭載したデータ処理システムは、その第1の半導体装置を制御し且つスタンバイモードが指示されることによって前記第1の半導体装置に前記データリテンションモードを指示する第2の半導体装置（１３）と、前記第1及び第2の半導体装置の電源電圧を生成すると共にスタンバイモードが指示されることによって電源電圧を低くする電源回路（３０）と、を実装基板に含んで成る。これにより、第１の半導体装置のデータリテンション（データ保持）に支障を生ずることなく、にデータ処理システム全体の低消費電力化が可能になる。
【００１１】
【発明の実施の形態】
図１には本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図が示される。同図に示されるＳＤＲＡＭ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。このＳＤＲＡＭ１は、バンクＡを構成するメモリアレイ２００ＡとバンクＢを構成するメモリアレイ２００Ｂを備える。夫々のメモリアレイ２００Ａ，２００Ｂは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線ＢＬ，ＢＬｂに結合される。同図にはワード線と相補データ線は一部だけが代表的に示されているが、実際にはマトリクス状に多数配置されている。
【００１２】
上記メモリアレイ２００Ａのワード線ＷＬはロウデコーダ２０１Ａによるロウアドレス信号のデコード結果に従って選ばれた１本がワードドライバ２１３Ａによって選択レベルに駆動される。ワードドライバ２１３Ａによるワード線選択レベルは、ワード線レベル発生回路２３１で昇圧生成された昇圧電圧ＶＰＰとされる。ワード線レベル発生回路２３１の詳細は後で説明する。
【００１３】
メモリアレイ２００Ａの相補データ線はセンスアンプ及びカラム選択回路２０２Ａに結合される。センスアンプ及びカラム選択回路２０２Ａにおけるセンスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線２０４に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ２００Ｂ側にも同様にロウデコーダ２０１Ｂ、ワードドライバ２１３Ｂ、センスアンプ及びカラム選択回路２０２Ｂ、そしてカラムデコーダ２０３Ｂが設けられている。上記相補共通データ線２０４はデータ入力バッファ２１０の出力端子及びデータ出力バッファ２１１の入力端子に接続される。データ入力バッファ２１０の入力端子及びデータ出力バッファ２１１の出力端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続される。
【００１４】
アドレス入力端子Ａ０〜Ａ９から供給されるロウアドレス信号とカラムアドレス信号はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号は夫々のバッファが保持する。ロウアドレスバッファ２０６は、リフレッシュ動作モードではリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、カラムアドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。
【００１５】
コントローラ２１２は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライトイネーブル信号ＷＥｂなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ９からの制御データとが供給され、それら信号のレベルや変化のタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、そのためのコントロールロジック（図示せず）とモードレジスタ２２０を備える。
【００１６】
クロック信号ＣＬＫはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００１７】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００１８】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００１９】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ローレベルのときは無効とされる。パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【００２０】
さらに、図示はしないがリードモードにおいてデータ出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号もコントローラ２１２に供給され、その信号が例えばハイレベルのときはデータ出力バッファ２１１は高出力インピーダンス状態にされる。
【００２１】
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ８のレベルによって定義される。
【００２２】
Ａ９からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ９の入力がローレベルの時はメモリバンクＢＡＮＫＡが選択され、ハイレベルの時はメモリバンクＢＡＮＫＢが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力バッファ２１０及びデータ出力バッファ２１１への接続などの処理によって行うことができる。
【００２３】
後述のプリチャージコマンドサイクルにおけるＡ８の入力は相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのローレベルは、Ａ９で指示されている一方のメモリバンクがプリチャージ対象であることを指示する。
【００２４】
上記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００２５】
次にコマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。〔１〕モードレジスタセットコマンドは、上記モードレジスタ２２０をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって当該コマンドが指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページ（２５６）とされ、設定可能なＣＡＳレイテンシーは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００２６】
上記ＣＡＳレイテンシーは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳｂの立ち下がりからデータ出力バッファ２１１の出力動作までにクロック信号ＣＬＫの何サイクル分を費やすかを指定するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それをクロック信号ＣＬＫの使用周波数に応じて設定するためのものである。換言すれば、周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に大きな値に設定し、周波数の低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に小さな値に設定する。
【００２７】
〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ９によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがロウアドレス信号として、Ａ９に供給される信号がメモリバンクの選択信号として取り込まれる。取り込動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。
【００２８】
〔３〕カラムアドレス・リードコマンは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシーで規定されるクロック信号ＣＬＫのサイクル数を待って行われる。
【００２９】
〔４〕カラムアドレス・ライトコマンドは、ライト動作の態様としてモードレジスタ２２０にバーストライトが設定されているときに当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ２２０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳｂ，ＣＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシーはなく、ライトデータの取り込は当該カラムアドレス・ライトコマンドサイクルから開始される。
【００３０】
〔５〕プリチャージコマンドは、Ａ８，Ａ９によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって指示される。
【００３１】
〔６〕オートリフレッシュコマンドは、オートリフレッシュを開始するために必要とされるコマンドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これによるリフレッシュ動作はＣＢＲリフレッシュと同様である。
【００３２】
〔７〕セルフリフレッシュエントリコマンドが設定されると、ＣＫＥがローレベルにされている間、セルフリフレッシュ機能が働き、その間、外部からリフレッシュの指示を与えなくても自動的に所定のインターバルでリフレッシュ動作が行なわれる。
【００３３】
〔８〕バーストストップ・イン・フルページコマンドは、フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ＝ハイレベルによって指示される。
【００３４】
〔９〕ノーオペレーションコマンドは、実質的な動作を行わないことを指示するコマンドであり、ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示される。
【００３５】
ＳＤＲＡＭにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何等影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予じめ読み出しのために図示しないラッチ回路にラッチされるようなっている。したがって、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５においてデータが衝突しない限り、処理が終了していないコマンドの実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予じめ開始させることが可能である。
【００３６】
また、ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期してデータ、アドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ２０７で順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトできることが理解されよう。
【００３７】
ＳＤＲＡＭ１は、外部電源電圧ＶＤＤを降圧する降圧回路２３０と、外部電源電圧ＶＤＤを昇圧するワード線レベル発生回路２３１とによって内部の動作電源を生成する。ワード線レベル発生回路２３１で生成される昇圧電圧ＶＰＰはワードドライバ２１３Ａ，２１３Ｂによるワード線駆動電圧とされる。その他のロウデコーダ２０１Ａ，２０１Ｂやセンスアンプ及びカラム選択回路２０２Ａ，２０２Ｂなどの回路の動作電源は降圧回路２３０で生成された降圧電圧ＶＤＬとされる。
【００３８】
また、ＳＤＲＡＭはクロックイネーブル信号ＣＫＥがローレベルに固定されることによりパワーダウンモードとされる。パワーダウンモードでは前述のように、セルフリフレッシュエントリコマンドが設定されていれば、その間、外部からリフレッシュの指示を与えなくても自動的に所定のインターバルでリフレッシュ動作が行なわれる。この例では、パワーダウンモードにおいて外部電源電圧ＶＤＤの電位が低下されるものとする。換言すれば、パワーダウンモードにおいて外部電源電圧ＶＤＤの電位をシステム上で低下させることを推奨する。この意味において、パワーダウンモードは、低消費電力モード若しくはデータリテンションモードとされる。この例では、前記コントローラ２１２は、クロックイネーブル信号ＣＫＥがローレベルに固定されると、データリテンションモードのイネーブル信号２２１をアサートする。特に制限されないが、前記イネーブル信号２２１をアサートする条件として、外部電源電圧ＶＤＤのレベルが既定レベル以下であること付加してもよい。この条件は、パワーダウンモードにおいて外部電源電圧ＶＤＤのレベルの低下が保証されていれば不要である。
【００３９】
図２には前記ワード線レベル発生回路２３１の詳細な一例が示される。ワード線レベル発生回路２３１は、外部電源電圧ＶＤＤを昇圧する第１の昇圧回路２３２と、前記第１の昇圧回路２３２によて形成された昇圧電圧を更に昇圧可能な第２の昇圧回路２３３と、前記第２の昇圧回路２３２を昇圧動作させるとき第1の昇圧回路２３２の出力に代えて第2の昇圧回路２３３の出力を選択する出力電圧選択回路２３４と、前記コントローラ２１２から出力されるデータリテンションモードのイネーブル信号２２１がデータリテンションモードを意味しているとき、前記出力電圧選択回路２３４をオフ状態にすると共に、第２の昇圧回路２３３を昇圧動作させ、この第２の昇圧回路２３３の出力電圧を昇圧電圧ＶＰＰとして選択させる。
【００４０】
したがって、ＳＤＲＡＭ１に、セルフリフレッシュエントリコマンドが設定され、パワーダウンモードが指示されると、信号２２１がアサートされる。パワーダウンモードが指定される時、システム上では、外部電源電圧ＶＤＤのレベルが低下される。したがって、ＳＤＲＡＭ１を含めて、システム上での電力消費は低減される。このとき、ワード線レベル発生回路２３１は信号２２１がアサートされるのに応答して、外部電源電圧ＶＤＤを２個の昇圧回路２３２，２３３を直列的に用いて昇圧する。通常モードでは一方に昇圧回路２３２だけが動作されるのと相違される。したがって、パワーダウン状態であっても、ワード線選択レベルＶＰＰは通常動作の場合と同様のレベルにされる。これにより、パワーダウン状態において、オートリフレッシュされても、ワード線の選択レベルは正規のレベルを維持するから、メモリセルの記憶情報に対するリフレッシュは完全に行なわれる。
【００４１】
図３にはＳＤＲＡＭ１を用いたデータ処理システムの一例であるコンピュータシステムのブロック図が示される。このコンピュータシステムは、プロセッサボード１０と周辺回路によって構成される。プロセッサボード１０は、マイクロプロセッサ１１を中心に、当該マイクロプロセッサ１１が結合されたプロセッサバス１２に、代表的に示されたメモリコントローラ１３及びＰＣＩ（Peripheral Component Interconnect）バスコントローラ１４が結合される。メモリコントローラ１３には、マイクロプロセッサ１１のワーク領域若しくは一次記憶領域とされるメインメモリとしてのＳＤＲＡＭ１が結合されている。ＰＣＩバスコントローラ１４は低速の周辺回路をＰＣＩバス１６を介してプロセッサバス１２にインタフェースするブリッジ回路として機能される。ＰＣＩバス１６には、特に制限されないが、ディスプレイコントローラ１７、ＩＤＥ（Integrated Device Electronics）インタフェースコントローラ１８、ＳＣＳＩ（Small Computer System Interface）インタフェースコントローラ１９及びその他のインタフェースコントローラ２０が結合されている。前記ディスプレイコントローラ１７にはフレームバッファメモリ２１が接続されている。
【００４２】
周辺回路として、前記ディスプレイコントローラ１７に結合されたディスプレイ２２、ＩＤＥインタフェースコントローラ１８に結合されたハードディスクドライブ（ＨＤＤ）２３、ＳＣＳＩインタフェースコントローラ１９に結合されたイメージスキャナ２４、そして、前記その他のインタフェースコントローラ２０に結合されたキーボード２５、マウス２６、及びモデム２７等が設けられている。
【００４３】
プロセッサボード１０には電源回路３０が配置されている。この電源回路３０は、特に制限されないが、スタンバイ信号ＳＴＢＹがアサートされると、プロセッサボード１０を低消費電力状態にする。例えば、電源電圧ＶＤＤのレベルが低下される。また、スタンバイ信号ＳＴＢＹはメモリコントローラ１３などにも入力される。メモリコントローラ１３は、スタンバイ信号ＳＴＢＹがアサートされると、ＳＤＲＡＭ１にセルフリフレッシュエントリコマンドを設定すると共に、クロックイネーブル信号ＣＫＥをローレベルに固定する。これによって、ＳＤＲＡＭ１には前述のパワーダウンモードが指示され、ＳＤＲＡＭのデータリテンションも保証される。したがって、図３のデータ処理システムは、スタンバイ信号ＳＴＢＹによるパワーダウン状態（低消費電力化）と、ＳＤＲＡＭ１の記憶情報のリフレッシュとの双方が実現される。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４５】
例えば、ＳＤＲＡＭのパワーダウン状態の設定は前述の説明に限定されず、複数のアクセス制御信号のレベルの組み合わせによって設定したりすることも可能である。また、ワード線レベル発生回路における昇圧動作の切換えは、外部電源電圧ＶＤＤのレベル検出手段を用い、検出レベルが一定レベル以下の時に自動的に行なうようにしてもよい。また、クロックイネーブル信号ＣＫＥはメモリコントローラが出力する場合に限定されず、システム上のクロックパルスジェネレータが出力してもよい。或いはマイクロプロセッサ若しくはマイクロコンピュータが直接出力してもよい。
【００４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、ＤＲＡＭ、疑似ＳＲＡＭ、ＤＲＡＭやＳＤＲＡＭをオンチップしたマイクロプロセッサ若しくはマイクロコンピュータなどのデータ処理用の半導体装置など、種々の半導体装置に広く適用することができる。
【００４７】
本発明は、データ保持動作の制約の下でパワーダウン状態を実現しなければならない条件の半導体装置、更にはデータ処理システムに適用することができる。
【００４８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、データリテンションモードが設定されていないとき、ワードドライバの駆動レベルは第1の昇圧手段によって形成される。データリテンションモードが設定されているとき、ワードドライバの駆動レベルは第1の昇圧手段とその出力を昇圧する第2の昇圧手段との双方を用いて形成される。したがって、スタンバイ状態における外部電源電圧の低電圧化による低消費電力化と、スタンバイ状態におけるデータ保持との双方を満足させることができる。
【００５０】
データ処理システムに前記半導体装置を採用することにより、データ保持動作の制約が有る半導体装置を用いなくてはならない場合であっても、システム全体として十分な低消費電力状態（パワーダウン状態）を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図である。
【図２】ワード線レベル発生回路の一例を示すブロック図である。
【図３】ＳＤＲＡＭを用いたデータ処理システムの一例であるコンピュータシステムのブロック図である。
【符号の説明】
１  ＳＤＲＡＭ
１０  プロセッサボード
１１  マイクロプロセッサ
１３  メモリコントローラ
３０  電源回路
ＳＴＢＹ  スタンバイ信号
ＭＣ  メモリセル
２００Ａ，２００Ｂ  メモリアレイ
２１３Ａ，２１３Ｂ  ワードドライバ
ＶＤＤ  外部電源電圧
ＶＰＰ  昇圧電圧
ＶＤＬ  降圧電圧
２３１  ワード線レベル発生回路
２３２  第１の昇圧回路
２３３  第２の昇圧回路
２３４  選択回路
ＣＫＥ  クロックイネーブル信号
【図１】
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【図２】
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【図３】
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