(57)【特許請求の範囲】
【請求項１】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合された、ＣＤ  ＲＯＭ  Ｓ／ＰＤＩＦ入力を含む第１デジタル・サウンド・サンプル入力と、
前記メモリの第２ポートに結合された、順次データ入力ピンおよびビット・クロック・ピンを含む第２デジタル・サウンド・サンプル入力と、
前記メモリの第３ポートに結合された、順次データ・ピンと、ビット・クロック・ピンと、ワード・クロック・ピンを有するＺビデオ・オーディオ入力である第３デジタル・サウンド・サンプル入力と、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされることができるように少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、を備えたサウンド・プロセッサ。
【請求項２】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第１デジタル・サウンド・サンプル入力と、
前記メモリの第２ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第２デジタル・サウンド・サンプル入力と、
バス・グラントおよびバス・リクエストのためのＰＣＩバス・マスタ信号線を含み、大きなエンデイアン・モードのみのために構成されたＰＣＩホスト・インタフエイス・ポートと、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされるように少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、を備えたサウンド・プロセッサ。
【請求項３】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第１デジタル・サウンド・サンプル入力と、
前記メモリの第２ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第２デジタル・サウンド・サンプル入力と、
データ入力線と、
ジヨイステイック入力ポートと、
前記データ入力線と前記ジヨイステイック入力ポートに結合され、前記データ入力線が高電位に結び付けられている時、前記ジヨイステイック入力ポートを不可能にする回路と、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされるように少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、を備えたサウンド・プロセッサ。
【請求項４】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第１デジタル・サウンド・サンプル入力と、
前記メモリの第２ポートに結合されたＳ／ＰＤＩＦ又はビット・クロック入力を含む第２デジタル・サウンド・サンプル入力と、
ＰＣＩホスト・インタフエイス・ポートと、
前記ホスト・インタフエイス・ポートに結合されたホストＦＩＦＯバッフアと、
前記ホストＦＩＦＯバッフアに結合された汎用目的ＳＰＤＩＦデータ入力と、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされることができるように少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、を備えたサウンド・プロセッサ。
【請求項５】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合された、Ｓ／ＰＤＩＦ又はビット・クロック入力を含む第１デジタル・サウンド・サンプル入力と、
前記メモリの第２ポートに結合された、Ｓ／ＰＤＩＦ又はビット・クロック入力を含む第２デジタル・サウンド・サンプル入力と、
少なくとも三つのＳＰＤＩＦ出力線と、
同期出力線、順次出力線、および負論理値の時にリセット状態を指示する出力線を含むＣＯＤＥＣ互換出力ポートと、
負論理値の時にチップ選択状態を指示する出力線、ビット・クロック出力線、および順次データ出力線を含むミキサー互換出力ポートと、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされることができるように少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、を備えたサウンド・プロセッサ。
【請求項６】
単一チップ上に集積されたサウンド・プロセッサにおいて、
複数ポート・メモリと、
前記メモリの第１ポートに結合されたＣＤ  ＲＯＭ  Ｓ／ＰＤＩＦ入力、
前記メモリの第２ポートに結合された、順次データ入力ピンおよびビット・クロック・ピンを含む第２デジタル・サウンド・サンプル入力と、
前記メモリの第３ポートに結合された順次データ・ピン、ビット・クロック・ピンと、ワード・クロック・ピンを有するＺビデオ・オーディオ入力と、
複数の非同期デジタル・サウンド・サンプルが同時的に前記メモリにロードされるための少なくとも１つの同期回復回路と、
前記第１乃至第３デジタル・サウンド・サンプル入力の各外部サンプルレートがローカルサンプルレートと異なる時に前記外部サンプルレートを前記ローカルサンプルレートに変換する少なくとも１つのサンプルレートコンバータと、
バス・グラントおよびバス・リクエストのためのＰＣＩバス・マスタ信号線を含み、大きなエンデイアン・モードのみのために構成されたＰＣＩホスト・インタフエイス・ポートと、
ＥＥＰＲＯＭデータ入力線と、
ジヨイステイック入力ポートと、
前記ホスト・インタフエイス・ポートに結合されたホストＦＩＦＯバッフアと、
前記ホストＦＩＦＯバッフアに結合された汎用目的ＳＰＤＩＦデータ入力と、
リング・ピン、フック・ピン、ＬＣＳピン、ハンド・ピン、およびパルス・ピンを含むモデム制御ポートと、
ＭＩＤＩ  ＵＡＲＴ入力ピン、およびＭＩＤＩ  ＵＡＲＴ出力ピンを含むＭＩＤＩポートと、
少なくとも３つのＳＰＤＩＦ出力線と、
同期出力線、順次データ出力線、および負論理値の時にリセット状態を指示する出力線を含むＣＯＤＥＣ互換出力ポートと、
負論理値の時にチップ選択状態を指示する出力線、ビット・クロック出力線、および順次データ出力線を含むミキサー互換出力ポートと、
を有するサウンド・プロセッサ。
【発明の詳細な説明】
【０００１】
【関係出願の説明】
以下の二つの特許出願が、同時に出願されて共通の譲受人に所有されていて、そして、ここで参照のために引用される。
「分離された命令実行と遅延メモリ順列を持ったオーディオ効果プロセッサ」発明者ステーブン・ホオッグ（アトーニ・ドケツト番号１７００２−９２）および、「オーディオ効果のための命令セットを持つプロセッサ」発明者ステーブン・ホオッグ（アトーニ・ドケツト番号１７００２−８４）
【０００２】
【背景技術】
本発明は、オーディオ効果プロセッサに関し、より詳細には複数のオーディオ・ストリームと共に単一チップに集積されたこのようなプロセッサに関する。
オーディオ信号プロセッサは通常、コンピュータのサウンド・ボードまたはマルチメデイア・ボードに含まれている。このようなボードは、普通バックプレーン・バスに接続されてホスト・マイクロプロセッサと通信する。このようなボードに含まれている典型的な機能は、周波数変調などにより音を合成することおよびオーディオ音サンプルを操作して記憶することである。これに加え、このようなボードは典型的にビデオゲームまたは他のアプリケーションの使用のためのジヨイ・ステイック接続を持つ。さらに、マイクロフオン、ライン入力、ＣＤ−ＲＯＭプレイヤー、スピーカー、ライン出力、およびＭＩＤＩ出力を持つ。
【０００３】
典型的に、複数のチップがこのようなボード上に含まれている。たとえば、音声プロセシング・チップのみならず、分離された信号プロセッサ、複数の音声信号をミクシングするためのミクサー・チップ、ＣＯＤＥＣまたは一または複数のアナログ−デジタル（ＡＤＣ）およびデジタル−アナログ（ＤＡＣ）変換器、および周波数変調音シンセサイザーチップ（ＦＭチップ）である。
【０００４】
典型的に、デジタル処理がミクサーに供給される前にアナログ形式に変換されて、ミクサーはそれらのアナログ形式の音を混合する。これに加え、デジタル処理チップは典型的に、特定のオーディオ・ストリームと同期させる必要から、一時に一つのオーディオ・ストリームを取り扱う。デジタル・オーディオ・ストリームはわずかに異なり、信号処理チップはチップに供給されるデータ・レートに同期させるために位相ロック・ループ（ＰＬＬ）を有する。他のオーディオ・ソースに切り換えられると、ＰＬＬは新しいソースに再同期する。
【０００５】
デジタル・オーディオ情報および他のデータ、たとえは、ジヨイ・ステイック信号、はシステム・バスを通じてホスト・プロセッサに供給される。典型的なバスの一つが、ＰＣＩバスである。ＰＣＩバスは標準のプロトコルを含み、それに接続されているいづれの周辺機器からも識別目的とハンドシエーキングのためにある情報を必要とする。典型的には、そのような情報は周辺機器内のレジスタに記録されている。このような情報に含まれるのはたとえば、特定のボード・ベンダーを識別するデータである。したがって、サウンド処理チップの製造業者は特定のＯＥＭベンダーにより符号化されたＥＥＰＲＯＭチップによりプログラムされたこれらのレジスタを典型的に持つ。
【０００６】
今日のコンピュータのサウンド能力の要求の増加とともに、より多くのデータ・ストリームを処理することができ、一方、ストリームを処理するのに必要な回路量と必要なサポート・チップ数を最少化できるサウンド・プロセッサが必要とされている。
【０００７】
【発明の要約】
本発明は、複数のデジタル・サウンド・サンプル入力を持ち単一チップ上に集積されたサウンド・プロセッサを提供する。各入力は独立にマルチポート・メモリの別のポートに独立に接続される。このアーキテクチヤは、複数の非同期のデジタル・サウンド・サンプル・ストリームをメモリにどの特別のストリームに同期することを必要とせずに同時的にロードできる。
【０００８】
好ましい実施例においては、複数ポート・メモリはまた中間サウンド・エンジンを通じてホスト・プロセッサからサウンド・サンプル・データを受け取る。これに加えて、三つまでのデジタル・データのストリームを複数ポート・メモリから再サンプル化でき、そして、好ましくはＰＣＩインターフエースを介して、ホストに帰還させることができる。
【０００９】
本発明の別の観点においては、ＰＣＩコンフイギュレイシヨン・レジスタはデフオルトの値を持っていて、これらの値の変更が必要でない時にはＥＥＰＲＯＭは必要とされない。デフオルト値の使用は、好ましくはＥＥＰＲＯＭからのシリアル・データを受信するピンを高または低に結びつけることにより、指示される。追加的に、このピンを高または低に引くことはジヨイ・ステイックのポートをそれぞれ活性化または不活性化するのに使用される。最後に、モデム接続のためのリングおよびＬＣＳピンは、低に引くことでモデムを不活性にすることができる。したがって、本発明は追加の回路の必要性を制限するためにあるピンの複数使用をする。
【００１０】
本発明の特徴および効果のさらなる説明については、添付された図面を参照しながら以下に行う。
【００１１】
【好ましい実施例の説明】
図１は、本発明によるサウンド・プロセッサ・チップのブロック図である。チップの中心は複数ボートのＲＡＭメモリ１２であり、効果エンジン１３と呼ばれるオーディオ増強のために最適化された専用目的デジタル信号プロセッサにより使用される。デジタル・オーディオ・サンプル・ソース用のいくつかのバッフア・インタフエイスが直接にメモリ１２のポートに接続している。これらのインタフエイスは、ＣＤ−ＲＯＭ  ＳＰＤＩＦインタフエイス１４、汎用目的ＳＰＤＩＦインタフエイス１６、ＺＶＩＤＥＯオーディオＩ２Ｓインタフエイス１８、ＣＯＤＥＣまたはＡＤＣ／ＤＡＣインタフエイス２０が含まれる。選択的に、ＡＣ−３オーディオ解凍および復号チップのためのインタフエイス２２が含まれる。最後に、インタフエイス２４へのＳＰＩＤＦ出力の６つまたは８つのチヤンネルは、４つの出力ピンへ供給される。
【００１２】
メモリ１２はホスト・メモリからサウンド・サンプルを受けることもできる。ホスト・メモリとのインタフエイスは、ＰＣＩバスを経て、ＰＣＩインタフエイス・コア２６を経由する。ＰＣＩスレーブ回路２８およびマスタ回路３０はインタフエイス２６に接続する。サウンド・サンプルはＰＣＩバス・マスタ３０を経て処理のためにサウンド・エンジン３２に入ることができ、そこからメモリ１２に記憶できる。
【００１３】
これに加えて、再サンプル経路が三つの再サンプルストリーム３８、４０、４２を経て、タンクＲＡＭキヤシユ（ＴＲＡＭ）４４へと供給される。
【００１４】
デフオルト・レジスタ値およびＰＣＩレジスタ値のための外部ＥＥＰＲＯＭからの他レジスタ値のためのＥＥＰＲＯＭインタフエイス４６が、設けられている。これに加えて、オーディオ・クロック回復回路４８が設けられている。
【００１５】
図２は、本発明による集積回路が搭載できる典型的なサウンド・ボードを示す。サウンド・プロセッサ・チップ１０が回路ボード５０上に搭載されているのが示されている。ＣＤ−ＲＯＭコネクタ５２が示されていて、チップ１０のインタフエイス１４に接続されている。ＡＣ９７  ＣＯＤＥＣ５４が示されていて、図１のインタフエイス２０に接続される。オプシヨンのＡＣ−３オーディオ解凍／復号５６が示されていて、インタフエイス２２に接続されている。もし、ＡＣ−９７  ＣＯＤＥＣが使用されなければ、ＣＯＤＥＣまたは別個のＡ／ＤまたはＤ／Ａ変換器およびミクサー・チップを含む、個別の部品が取って代わる。
【００１６】
また、サウンド・プロセッサ・チップ１０へのさまざまな他の接続が示されている。ジヨイステイック接続６０、モデムの電話線接続６２、ライン入力接続６４、マイクロホン接続６６、スピーカ出力６８が含まれる。これに加えてねＰＣＩバス７０への接続が示されている。バス７０はホスト・マイクロプロセッサ７２およびメイン・メモリ７４へ接続している。
【００１７】
オーディオＩ／Ｏ全体
オーディオＩ／Ｏは、Ｉ／Ｏチヤンネルバッフアをメモリ１２内のプロセッサの汎用目的レジスタ（ＧＰＲ）アドレス空間にマッピングすることにより達成される。各サンプル期間中、入力チヤンネルからの信号が入力ＧＰＲに現れる。そして、出力ＧＰＲの内容が出力チヤンネルに書き込まれる。このＧＰＲマッピングは、ちょうどＩ／Ｏチヤンネル・バッフアが、読出しおよび書込みについてなんの制限が無い、効果エンジンのいづれかの命令のＧＰＲオペランドのように用いられることを可能にする。
【００１８】
一般に、オーディオＩ／Ｏは、全てのサンプルが同期的に効果エンジン１３から出または到着するように、マルチバッフアされる。これは、いずれのＩ／Ｏチヤンネルの入力および出力信号はサンプル期間中（すなわち、命令ステップから）に何時でも読出しまたは書込みでき、そして信号は同じサンプル期間に「属する」ことを保証されることを意味する。
【００１９】
Ｉ／Ｏアーキテクチャの別の特徴は、同じ論理入力および出力チヤンネルが共通のＧＰＲ位置を共有することである。これは、信号が特定のチヤンネル上を流入する時に、もし命令で変更されなければ、そのチヤンネル上をまた流出することを意味する。したがって、効果エンジンを通って信号を単に移動させることに関して命令オーバーヘッドは無い。もし別途にプログラムされなければ、効果エンジンはそこに流れる複数チヤンネル・オーディオ・ストリームに対してデジタル「線」のように働く。要するに、このデフオルト・リセット行動である。
【００２０】
オーディオ信号の流れの全体構造が図１に示されている。効果エンジン１３とメモリ１２がこの信号の流れの中心に見え、外部のオーディオ・インタフエイスからの５つの追加的ストリームと同様にサウンドエンジン３２からの１６オーディオ・チヤンネルを集める。対応する２１出力チャンネルはＰＣＩバスを経由してホスト・メモリに戻ると同様に外部インタフエイスに戻ることができる。
【００２１】
いくつかのオーディオ経路はＡＣ９７  ＣＯＤＥＣから発生する（名目的）４８ＫＨｚサンプル・レート・クロックにおいて同期的に機能している。これは、サウンド・エンジン３２、効果エンジン１３、ＡＣ９７  ＣＯＤＥＣインタフエイス２０およびＳ／ＰＤＩＦ出力２４を含む。しかし、インタフエイスは、またサンプル・レートをいくつかの他のオーディオ経路上でローカル４８ＫＨｚレートへ変換するまたはから変換することを実行するためのハードウエアをも含む。これらの他の経路は、インタフエイス内のバッフアを経てメモリ１２とインタフエイスすることができる。これらのインタフエイスは、ＣＤ−ＲＯＭインタフエイス１４、汎用目的ＳＰＤＩＦインタフエイス１６およびＺＶＩＤＥＯインタフエイス１８を含む。
【００２２】
全てのオーディオ・ソースは、１６ビット幅である。メモリ１２ＧＰＲのＭＳＢ位置に左側をそろえられて、入れられる。最小重要ビットにはゼロが入れられる。同様に、出力が３２ビット幅ＧＰＲワードの同じ部分から１６ないしは２０ビットを占める。出力ＧＰＲが、メモリ１２から渡される前に短く切断される。もし必要ならば、ハードウエアで短く切断する前に、マイクロコードでデイザリングを実行できる。特別なＧＰＲマップ・デイザ雑音源がこのために供給される。
【００２３】
入力
サウンド・エンジン    サウンド・エンジン３２は従来のＥＭＵ８０００波形テーブル合成エンジンの６４チヤンネル・バージョンである。一つの違いは、１６出力チヤンネルのいかなる４つも各合成ボイスのための送り先として、４つの送り先の各々について可変（円滑）なスケーリングでもって、選択できることである。１６シンセサイザ出力チャンネルは、サウンド効果エンジン１３の１６入力チャンネルとなる。
【００２４】
ＡＣ９７    ＡＣ９７インタフエイスは、二つ（選択的に三つ）のオーディオ入力チャンネルを４８ＫＨｚで供給する。事実、システム・クロックは普通ＡＣ９７  ＣＯＤＥＣと共有されるクロックから発生する。したがって、ＡＣ９７は全システムに対するサンプル・マスタ・レートとなる。
ＡＣ９７の専門用語において、三つのチヤンネルが、オプショナル・マイクロホン（モノ）およびＡＤＣ（ステレオ）チャンネルとして知られている。４８ＫＨｚマイクロホン・チヤンネルは、この信号のルート付けする命令を必要としないようにするため、フイードバック経路４２の４８ＫＨｚ−８ＫＨｚサンプル・レート変換器へと送られて、ＰＣＩインタフエイスへ送られる、同じチヤンネル上のメモリ１２に入る。
【００２５】
マイクロホン録音    ＡＣ９７  ＣＯＤＥＣはモノラルのマイクロホン入力をとして使用されることを意図した３番目のＡＤＣを選択的に含む。このＡＤＣチヤンネルからのデータは、入力チヤンネル２０上の効果エンジンへと４８ＫＨｚで送られる。対応する効果エンジンの出力チャンネル２０は、４８ＫＨｚモノラルチャンネルを８ＫＨｚモノラル・データ・ストリームに変換するサンプルレート変換器へとルート付けられる。もし、マイクロホン・バッフア・サイズ・レジスタ（ＭＢＳ）が非ゼロ値にプログラムされたならば、このデータ・ストリームはマイクロホン・バッフア・ベース・アドレス（ＭＢＡ）から開始されるホスト・メモリへと送られる。オーディオ・データがＦＩＦＯに蓄積され、そして、バーストでホスト・メモリ・バッフアへと送られる。プログラムされたバッフア・サイズの半分に到達した時、もしインタラプト可能（ＩＥ）レジスタ内のＭＢＴＥインタラプト可能ビットがセットされていたならば、インタラプトが発生する。第２インタラプトが、バッフアの終りに到達した時に生じ、この時に追加のデータが後でバッフアのスタートに転送される。データの転送は、ＭＢＳがゼロにセットされるまで、続けられる。
【００２６】
ＡＣ９７  ＡＤＣ  オーディオ入力録音
ＡＣ９７  ＣＯＤＥＣは４８ＫＨｚでステレオ・デジタル・オーディオ・ストリームを発生させるステレオＡＤＣを含み、効果エンジンに二つのチャンネル上でそれぞれ左ストリームと右ストリームを送るようになっている。対応する効果エンジン出力は、ステレオ・サンプル・レート変換器に供給し、その出力はホスト・メモリ内のバッフアへ書き込まれることができる。サンプル・レート変換器の出力レートは、ＡＤＣサンプル・レート／ステレオ制御レジスタ（ＡＤＣＳＲ）により決定される。このレジスタはまたどのチヤンネルがホスト・メモリに書込まれるかを制御する。ホスト・メモリへの転送は、少なくとも一つのチヤンネルがＡＤＣＳＲレジスタ内への書込みを可能で、ＡＤＣバッフア・サイズ・レジスタ（ＡＤＣＢＳ）が非ゼロである限り、発生する。
【００２７】
もし両方のチヤンネルがホストへの書込みを可能であれば、いつも転送は左と右の１６ビット・オーディオ・データ・ワードを、左のワードをより低いアドレスにして差し込まれたものを一対として、発生する。非ゼロ・バッフア・サイズをＡＤＣＢＳレジスタに書込むことにより、ＡＤＣバッフア・ベース・アドレス（ＡＤＣＢＡ）から始まる、転送が可能である。オーディオ・データがＦＩＦＯ内に蓄積されて、そしてバーストでホスト・メモリ・バッフアへ転送される。プログラムされたバッフア・サイズの半分に到達した時、もしインタラプト可能（ＩＥ）レジスタ内のＡＤＣＢＩＥインタラプト可能ビットがセットされていたならば、インタラプトが発生する。第２インタラプトが、バッフアの終りに到達した時に生じ、この時に追加のデータが後でバッフアのスタートに転送される。データの転送は、ＡＤＣＢＳがゼロにセットされるまで、続けられる。
【００２８】
（ＣＤ−ＲＯＭ）Ｓ／ＰＤＩＦ    インタフエイス１４上のＣＤ−ＲＯＭ  Ｓ／ＰＤＩＦ入力は、典型的に４４．１ＫＨｚから４８ＫＨｚに変換されたサンプル・レートであり、二つの入力チャンネルに送信される。入力はＳ／ＰＤＩＦデータをいづれのソースからも受け取ることができるが、これはオーディオ・トラックを再生中のＣＤ−ＲＯＭからのデジタル・オーディオ出力を意図してる。
【００２９】
ＧＰ  Ｓ／ＰＤＩＦ    インタフエイス１６上のＧＰ  Ｓ／ＰＤＩＦ入力が４８ＫＨｚへサンプルレート変換され、二つの入力チヤンネルに送信される。この汎用目的は、Ｓ／ＰＤＩＦ形式データを発生するどんな装置からのデジタル・オーディオ出力を受け取る。
【００３０】
ＺＶＩＤＥＯ  Ｉ２Ｓ    インタフエイス１８上のＺＶＩＤＥＯ  Ｉ２Ｓ入力が、典型的に２２．４４または外部４８ＫＨｚからローカル４８ＫＨｚレートへサンプル・レート変換され、そして二つの入力チャンネルへ送信される。入力はどんなソースからのＩ２Ｓデータを受け付けることができるが、これはＺＶＩＤＥＯＰＣＭＣＩＡ（ＰＣ−ＣＡＲＤ）からのデジタル・オーディオ出力を意図している。
【００３１】
ＡＣ−３  Ｉ２Ｓ  インタフエイス２２上のＡＣ−３  Ｉ２Ｓ入力が、典型的に２２．４４または外部４８ＫＨｚからローカル４８ＫＨｚレートへ非同期的にサンプル・レート変換され、そして六つの入力チャンネルへ送信される。この変換は、ＣＤ  ＳＰＤＩＦインタフエイス１４、ＧＰ  ＳＰＤＩＦインタフエイス１６およびＺビデオインタフエイス１８により使用される同じサンプルレート変換器を共有する。
【００３２】
ＡＣ−３インタフエイスはハードウエア・コントロール・レジスタ内のビットをセットすることで可能化される。追加的ビットは、２チヤンネルまたは６チヤンネル・データを受け取るかどうかを制御する。不可能化されると、ＡＣ−３データはチップにより無視される。２チヤンネル・モードにより可能化されると、ＡＣ−３インタフエイスはＺビデオ・インタフエイスにとって代わり、単にＡＣ−３ステレオ・オーディオをそのインタフエイスに送る。Ｚビデオ入力に現れるどんなデータも無視される。６チヤンネル・モードで可能化される時、ＡＣ−３インタフエイスはＺビデオ、ＣＤオーディオ、そしてＧＰ  ＳＰＤＩＦインフエイスにとって代わる。チヤンネル０および１は、Ｚビデオ・インタフエイスに送られ、チヤンネル２および３は、ＣＤオーディオに送られ、そして、チヤンネル４および５はＧＰ  ＳＰＤＩＦ入力へ送られる。Ｚビデオ入力は無視される。ＣＤオーディオおよびＧＰ  ＳＰＤＩＦ入力に加えられたデータは、関連するチヤンネル状態レジスタおよび関連する入力に正しく反映される。しかし、これらインタフエイスのオーディオ部分は代わりにＡＣ−３データを提供する。１６ビット・データのみが提供される。入力はどんなソースからの２ないし６チヤンネルＩ２Ｓデータを受け付け可能であるけれども、これはいづれの外部ＡＣ−３オーディオ復号器からのデジタル・オーディオ出力であることを意図している。
【００３３】
出力
ＡＣ９７  メモリ１２は、３入力チャンネルのソースであり、マスタ・サンプル・クロックと同期する同じＡＣ９７インタフエイスに２チヤンネルを供給して戻す。これら２チヤンネルは４８ＫＨｚで機能し、マイクロコードで実施される割当アーキテクチャと出力ミキシングとを経て、さまざまな入力源から生ずる「主」ステレオ出力と解される。
【００３４】
Ｓ／ＰＤＩＦ出力チャンネル    ６出力チヤンネルは、インタフエイス２４を経て、４つの補助ステレオＳ／ＰＤＩＦ出力チャンネルに送られる。これら補助チャンネルは４８ＫＨｚで機能し、マルチトラック・ミクサまたはサランウド・サウンド再生システムへのマルチトラック「プロオーディオ」インタフエイスを含むと解される。これは、８トラック・プロフエシヨナル・オーディオ応用のクラスを可能にする。
【００３５】
効果エンジン出力録音
全てのまたはいづれの効果出力は、ホストメモリ内のバッフアにそれらのネイテイブ４８ＫＨｚサンプル・レートで書込まれることができる。効果エンジン書込みチヤンネル（ＦＸＷＣ）レジスタは、どのチヤンネルがホスト・メモリへ書込まれるかを制御する。ホスト・メモリへの転送は、少なくとも一つのチヤンネルがＦＸＷＣレジスタ内で書込み可能にされていて、効果エンジン・バッフア・サイズ・レジスタ（ＦＸＢＳ）が非ゼロである限り、発生する。もし２以上のチャンネルがホストに書込み可能であると、転送は、最も低いチヤンネルが最も低いアドレスでもって、１６ビット・オーディオ・データ・ワードをインタリーブしてグループを含む。もし、転送されるチャンネルの数が、２、４、８であると、転送はてつでも各チャンネルに対して同じ数のサンプルとなる。もし他の数のチャンネルが選ばれた場合は、これは真実であると保証できない。ストリームはそのサイズを計算して適当に短く切られる。
【００３６】
転送の可能化は、非ゼロバッフア・サイズをＦＸＢＳレジスタに書込むことにより効果エンジン・バッフア・ベース・アドレス（ＦＸＢＡ）で開始する。オーディオ・データはＦＩＦＯに蓄積され、そしてバーストでホスト・メモリ・バッフアに転送される。プログラムされたバッフアのサイズの半分に到達した時、もしＦＸＢＩＥインタラプト可能ビットがインタラプト可能（ＩＥ）レジスタにセットされていると、インタラプトが生ずる。第２インタラプトがバッフアの終りに到達した時に発生する。この時、追加のデータがその後にバッフアのスタートに転送される。データ転送は、ＦＸＢＳがゼロにセットされるまで、続く。ホスト・メモリへの全てのデータ転送は１６ビット幅のオーディオ・サンプルである。しかし、効果エンジンはオーディオ・データを３２ビット幅まで処理でき、そして、多くの入力オーディオ源は２０ビットオーディオ・データを供給できる。効果エンジンをプログラムして、３２ビット・オーディオ・サンプルの最大重要および最小重要の部分を表す二つの出力へ、より広いオーディオ・ワードを分割することにより、上述した装置は、各３２ビット・オーディオ・データ・ストリームに対して２出力チャンネルを使用することにより、必要ならば３２ビットオーディオ・データをホスト・メモリに転送するために使用できる。
【００３７】
マルチトラック再サンプリング
効果エンジン出力録音を使用して、すべてのまたはいづれかの３２効果出力をホスト・メモリに送信できる。この操作モードは、Ｓ／ＰＤＩＦ出力チヤンネルと結合する時、マルチトラック・デジタル・オーディオ録音のために用いることができる。Ｓ／ＰＤＩＦ出力チャンネルは録音機のオーディオ出力を表す。一方、ホスト・メモリに転送される効果出力はメモリに録音されて、そしてそこから後の再生のためにコンピュータのハード・ディスク上に記録される入力を表す。
【００３８】
複数ストリーム録音
効果エンジン出力に加えて、二つの他のストリームをＰＣＩバスを経由してホスト・メモリ内の独立バッフアに送ることができる。これらのストリームは、
・      ローカル４８ＫＨｚレートから８ＫＨｚ（ＡＣ９７「マイクロホン」チヤンネル）へ変換されたモノラル・サンプル・ストリーム・サンプル。減少されたデータ・レートは広い帯域幅が必要とされない、たとえば、電話やスピーチ認識応用などの時に、ホストのデータ処理を緩和する。
・      以下のいづれかのレートに変換されたステレオ・サンプル・ストリーム。４８ＫＨｚ、４４．１ＫＨｚ、３２ＫＨｚ、２４ＫＨｚ、２２．０５ＫＨｚ、１６ＫＨｚ、１１．０２５ＫＨｚまたは８ＫＨｚ。
【００３９】
出力ミキシング    さまざまなソースからメモリ１２を経由して流れる全２１チャンネルをもって、出力ミキシングとチャンネル送出アーキテクチャについて多くの可能な手法がある。最良の選択は、本発明が用いられる特定のアプリケーシヨンに依存する。デフオルトの出力ミクサーとチャンネル送出はハードウエアにより実現される。そして単に各入力チャンネルを各出力チャンネルに転送する。他の方法は、適当なマイクロこーど手段により効果エンジン中にミクサーを実現することを必要とする。
【００４０】
外部インタフエイス・タイミング
クロック    ＰＣＩインタフエイス・ロジックは、ＰＣＩクロック上で動作し、ＰＣＩバスと同期する。サウンド・エンジン、効果エンジン、およびチップ上のオーディオ処理サブシステムはＡＣ９７チップからのＣＬＫ５１２入力に位相ロックされそこから生ずる１０２４ｘサンプル・レート・クロック上で動作する。これは４８ＫＨｚサンプル・レートでの５１２ｘサンプルと同じまたは２４．５７６ＭＨｚ（４０．７ｎｓ期間）ＣＬＫ５１２である。内部的に、ＰＣＩクロック周波数が知られないので、オーディオ・クロックが正確なタイミングを必要とするいづれの機能についても使用される。ＰＣＩバス・ロジックとオーディオ処理サブシステムとの間には非同期インタフエイスがあり、内部デザイン中に収納されている。
【００４１】
ＰＣＩインタフエイス    ＰＣＩインタフエイス・ロジックは全てのＰＣＩ仕様書２．１タイミング制限を満足する様に設計される。最大ＰＣＩクロック周波数は３３ＭＨｚである。ＩＮＴＡＮ信号は本質的に非同期であり、いかなるタイミング制限を持たない。
【００４２】
ジヨイステイック・インタフエイス・タイミング    ジヨイステイック・プッシユボタン入力は、ホストにより読まれる時にポールされる。セットアップまたはホールド・タイムは保証されない。ジヨイステイック比較器のピンは性質的にはアナログであり、そして、既存のアナログ・ジヨイステイック回路と互換性を有するように設計される。この機能を超えるタイミング仕様は含まれない。
【００４３】
ＭＩＤＩインタフエイス・タイミング    ＭＩＤＩインタフエイス・タイミングはＭＩＤＩ１．０仕様書に従う。実際のボー・レートは２４．５７６ＭＨｚクロック・レートの最も近くて便利な整数分割器に基づき、この場合、７８４で、３１．３５ボーを与える。
【００４４】
ＣＤ−ＲＯＭ  ＳＰＤＩＦ入力タイミング    ＣＤ−ＲＯＭ  ＳＰＤＩＦ入力はＩＥＣ−９５８準拠信号を周波数３２ＫＨｚないし４８ＫＨｚ  ＋１／−１０％で受け入れるように設計されている。
【００４５】
汎用目的ＳＰＤＩＦ入力タイミング    汎用目的ＳＰＤＩＦ入力はＩＥＣ−９５８準拠信号を周波数３２ＫＨｚないし４８ＫＨｚ  ＋／−１０％で受け入れるように設計されている。
【００４６】
ボリュームおよびミュート入力タイミング    メモリ１２へのボリュームおよびミュート制御入力は、接地へのＳＰＳＴプッシュボタンへ直接に接続するように設計されている。これらの入力は、雑音の多いまたはバウンスのある信号を受け付ける。バウンス期間は５０ｍ秒以下である。スイッチ閉からインタラプトまでの最大遅延は１０ｍ秒である。
【００４７】
汎用１２Ｓ  ＣＯＤＥＣインタフエイス・タイミング    図６のタイミング図は、「汎用１２Ｓ」モードにおける順次オーディオ・データ・インタフエイスを説明する。
【００４８】
ＭＣＬＫは４倍のＳＣＬＫで動作し、立ちあがり端が一致する。ＭＣＬＫｆ４８ＫＨｚサンプル・レートの２５６倍で動作し、ＳＣＬＫはサンプル・レートの６４倍で動作し、ＬＲはサンプル・レートである。ＬＲおよびＳＤＯＵＴ遷移はＳＣＬＫの立下り端と一致する。ＳＤＩＮはＳＣＬＫ立ち上がり端においてサンプルされる。ＳＤＯＵＴおよびＳＤＩＮのＭＳＢは、ＬＲ遷移後の一ビット・セルで発生する。全２０ビットがＳＤＯＵＴ上に供給され、残りの１２位置はゼロで充填されている。全２０ビットはＳＤＩＮ上で認識され、残りの１２位置は無視される。
【００４９】
Ｖ３２Ａ  インタフエイス・タイミング    チップ１０は、Ｖ３２Ａの動作のために構成される時、クリエイテイブ  Ｖ３２Ａ  ＣＯＤＥＣ  バージョン０．１０を満足する。図７のタイミング図は、書込み時のミクサー。インタフエイス・タイミングを示す。
【００５０】
Ｔｃｙは名目的に８１．３８ｎ秒で、名目的に５０％のデューテイ・サイクルを持つ。ＭＩＸＣＬＫ（ピンＡＣ９７ＲＳＴＮから）の立下り端は、ＭＩＸＣＳＮおよびＭＩＸＤＴＡ遷移と一致する。
【００５１】
図８のタイミング図は「クリエイテイブ」モード中のＶ３２Ａへの順次オーディオ・データ・インタフエイスを示す。
【００５２】
ＭＣＬＫはＳＣＬＫの８倍で動作し、立ちあがり端は一致する。ＭＣＬＫは４８ＫＨｚサンプル・レートの２５６倍で動作し、ＳＣＬＫはサンプル・レートの３２倍で動作し、ＬＲはサンプル・レートである。ＬＲとＳＤＯＵＴの遷移はＳＣＬＫの立下り端と一致する。ＳＤＩＮはＳＣＬＫの立ち上がり端でサンプルされる。
【００５３】
図９のタイミング図は、「１２Ｓ」モード中のＶ３２Ａへの順次オーディオ・データ・インタフエイスを説明する。
【００５４】
このモードでの動作は、ＳＤＯＵＴおよびＳＤＩＮが１２Ｓフオーマットと一致するために時間で一ビット後にシフトされていることを除いて、「クリエイテイブ」と同一である。
【００５５】
ＡＣ９７インタフエイスは、ＡＣ９７仕様書バージョン１．００に合うように設計されている。
【００５６】
ＥＥＰＲＯＭインタフエイス    ＥＥＰＲＯＭのロード時間は１０ｍ秒以下で、ＰＣＩ仕様書上の「初期化」内で生じ、転送は８または１６クロック・ルールに合わせる必要が無い。もし、ＥＥＰＲＯＭロード完了前にコンフイギュレーシヨン空間がアクセスされたならば、余分な待ち状態が生ずる。しかし、これはＰＣＩ２．１仕様の範囲内である。
【００５７】
チップ１０は、９３Ｃ４６タイプＥＥＰＲＯＭへのインタフエイス４６を含み、リセット時にＰＣＩインタフエイスを構成するのに用いられる。ＰＣＩＲＳＴＮの後の端で、ＥＥＰＲＯＭがＥＥＰＲＯＭ順次インタフエイスを介して読み取られ、そして内容はプログラム可能ＰＣＩコンフイギュレイシヨン・レジスタを構築するのに使用される。図５はＥＥＰＲＯＭのためのインタフエイス・タイミングを示す。もし、ＳＰＩＤＩピンが抵抗的に接地または供給に結び付けられていると、ＰＣＩコンフイギュレイシヨン・レジスタのデフオルト値が使用される。したがって、チップ１０の「ゼロ接着」使用が可能となる。ＥＥＳＤＩを接地に結び付けることで、ジヨイステイック機能を可能とする。それを、電力供給源に結び付けることは、シヨイステイック機能を不可能にすることになる。
【００５８】
「ＦｕｎｃＥｎｂｓ」バイトのためのフオーマットは、機能を可能にするためのＰＣＩ機能番号に対応するビット位置で“１”である。機能０はいつでも可能化される。ビット０、３、４、５、６および７での値は考慮されず、普通ゼロである。ビット１での値はジヨイステイックが可能（１）または不可能（０）を示す。一方、ビット２の値は、モデムが可能（１）または不可能（０）を示す。
【００５９】
注意
１．  時間が標準９３Ｃ４６メモリに与えられ、そしてメモリの全ての１０２４ビットに対する読出し完了時間は１０ｍ秒以下になる。
２．  ｔｓｋは、オーディオ・クロックから得られ３８４Ｋｈｚで５０％デューテイ・サイクルである。
３．  ＥＥＰＲＯＭが読み出された後、ＥＥＣＳが別のＰＣＩリセット後端が生ずるまで、低にとどまる。これに引き続いて、ＳＰＩＣＫ、ＳＰＴＤＩ、ＳＰＩＤＯがＳＰＩインタフエイスなどのような順次インタフエイスを必要とする他の機能によっても使用できる。
【００６０】
ピン定義
ＪＯＹＰＢ［３：０］−これら４つの入力ピンはプルアップと共に、ジヨイステイックのプッシユボタンに接続され、それらの状態を受ける。
【００６１】
ＪＯＹＣＭＰ［３：０］−これら４つのシュミット・トリガーピンは、ジョイステイック・プルアップおよびキャパシター・ネットワークに接続される。ジョイステイックがトリガーされる時、これらピンは出力を可能化してキャパシタを放電する。時間の期間は、それらが有効論理高に戻りまでであり、カウントがジヨイステイック軸値をとして使用される。
【００６２】
ＩＮＭＩＤＩ−この入力ピンは、サウンド・プロセッサ・チップのＭＩＤＩ  ＵＡＲＴために意図されたデータを受け取る。極性は、スタート・ビットが論理低レベルであるようになっている。
【００６３】
ＯＵＴＭＩＤＩ−この入力ピンはＭＩＤＩ  ＵＡＲＴからのデータを供給する。極性は、スタートビットが論理低レベルであるようになっている。注意すべきことは、ＭＩＤＩ１．０仕様書に従うためにバッフアリング・トランジスタを使用しなければならない。
【００６４】
ＣＤＲＯＭＩ−この入力は、２８ＫＨｚから５３ＫＨｚの間のサンプル・レートで動作するＣＤ−ＲＯＭまたは他のＳＰＤＩＦデジタル・オーディオ源からのＳＰＤＩＦフオーマット・デジタル・オーディオ・データを受け取る。
【００６５】
ＧＰＳＰＤＩＦ−この入力は、２８ＫＨｚから５３ＫＨｚの間のサンプル・レートで動作する汎用目的のデジタル・オーディオ源からのＳＰＤＩＦフオーマット・デジタル・オーディオ・データを受け取る。
【００６６】
ＳＰＤＩＦＯ［３：０］−この４つの出力ピンは、４８ＫＨｚレートに固定されたサウンド・プロセッサからのＳＰＤＩＦフオーマット・デジタル・オーディオ・データの４つのステレオ・チヤンネルを提供する。
【００６７】
ＶＯＬＩＮＣＮ−この入力は、プルアップと共に、ボリューム増加プッシュボタンに接続されている。
【００６８】
ＶＯＬＤＥＣＮ−この入力は、プルアップと共に、ボリューム減少プッシュボタンに接続されている。
【００６９】
ＺＶＳＤ−この入力は、Ｉ２Ｓフオーマット・ズームド・ビデオ・シリアル・データである。
【００７０】
ＺＶＳＣＫ−この入力は、Ｉ２Ｓフオーマット・ズームド・ビデオ・シリアル・ビット・クロックである。
【００７１】
ＺＶＬＲＣＫ−この入力は、Ｉ２フオーマット・ズームド・ビデオ・シリアル・レフト／ライト・ワード・クロックである。
【００７２】
ＡＣ９７ＢＣＫ−この入力は、ＡＣ９７  ＣＯＤＥＣからの１２．２８８ＭＨＺレート・ビット・クロックを受け取る。他のＣＯＤＥＣモードの時、このピンは未使用である。
【００７３】
ＡＣ９７ＳＤＩ−この入力は、ＡＣ９７または他のＣＯＤＥＣからシリアル・データを受け取る。
【００７４】
ＡＣ９７ＳＹＮＣ−この出力は、ＡＣ９７  ＣＯＤＥＣに同期信号を供給する。他のモードの時、このピンはＣＯＤＥＣにフレーム同期（左／右）信号を供給する。
【００７５】
ＡＣ９７ＳＤＯ−この出力は、ＡＣ９７または他のＣＯＤＥＣにシリアル・データを供給する。
【００７６】
ＡＣ９７ＲＳＴＮ−この出力は、ＡＣ９７  ＣＯＤＥＣにリセット信号を供給する。他のモードの時、このピンは１２．２８８ＭＨｚクロックを供給し、Ｖ３２ＡインタフエイスのためのＭＩＸＣＬＫとしてまた機能する。
【００７７】
ＭＩＸＣＳＮ−この出力は、Ｖ３２Ａ  ＣＯＤＥＣにチップ選択を与える。
【００７８】
ＭＩＸＣＬＫ−Ｖ３２Ａ  ＣＯＤＥＣへのビット・クロック
【００７９】
ＭＩＸＤＴＡ−この出力は、Ｖ３２Ａ  ＣＯＤＥＣへミキサー・シリアル・データを供給する。
【００８０】
ＥＥＣＳ−この出力は、外部ＥＥＰＲＯＭにチップ選択信号を供給する。
【００８１】
ＥＥＣＬＫ−この出力は、ＥＥＰＲＯＭへシリアル・クロック信号を供給する。
【００８２】
ＥＥＳＤ−この出力は、パワーオンリセット・コンフイギュレテション中に外部ＥＥＰＲＯＭへシリアルデータ信号を与える。
【００８３】
ＥＥＳＤＩ−この入力は、外部ＥＥＰＲＯＭからシリアル・データ信号を受け取る。もし、ＥＥＰＲＯＭが使用されなければ、このピンは抵抗的にパワーまたは接地に引き付ける。ＥＥＰＲＯＭ読出しがＰＣＩリセットの後端の後で試みられる時、この受動的状態がそれそれアナログ・ジヨイステイック機能をそれぞれ不可能化または可能化する。
【００８４】
ＡＣ３ＦＳ−この入力は、復号されたデータ・ストリームのためのＡＣ３復号器からのＩ２Ｓフオーマット・左／右フレーム同期クロックである。
【００８５】
ＡＣ３ＤＢＣＫ−この出力は、復号されたオーディオ・データのためのＡＣ３復号器へのＩ２Ｓフオーマット・ビット・クロックである。
【００８６】
ＡＣ３ＤＳＤ０−この入力は、ＡＣ３復号器からＩ２Ｓフオーマットの左および右フロント・チヤンネルを受信する。
【００８７】
ＡＣ３ＤＳＤ１−この入力は、ＡＣ３復号器からＩ２Ｓフオーマットの左および右サラウンド・チヤンネルを受信する。
【００８８】
ＡＣ３ＤＳＤ２−この入力は、ＡＣ３復号器からＩ２Ｓフオーマットの中心およびサブ・ウーファ・チヤンネルを受信する。
【００８９】
ＰＵＬＳＥＮ−この出力は、ホスト・モデム・サブスクライバ・ライン・インタフエイス「パルス」情報を供給する。
【００９０】
ＨＯＯＫＮ−この出力は、ホスト・モデル・サブスクライバ・ライン・インタフエイス「フック」情報を供給する。
【００９１】
ＨＡＮＤＮ−この出力は、ホスト・モデム・サブスクライバ・ライン・インタフエイス「ハンド」情報を供給する。
【００９２】
ＬＣＳＮ−この入力は、ホスト・モデム・サブスクライバ・ライン・インタフエイス「ｉｃｓ」情報を受け取る。
【００９３】
ＲＩＮＧＮ−この入力ピンは、ホスト・モデム・サブスクライバ・ライン・インタフエイス「リング」情報を受け取る。
【００９４】
ＰＣＩＣＬＫ−この入力は、ＰＣＩ「ＣＬＫ」クロック信号に接続されている。サウンド・プロセッサ・チップは３３ＭＨｚのＰＣＩクロック周波数で動作するように指定されている。
【００９５】
ＰＣＩＲＳＴＮ−このアクテイブ・ロー入力は、ＰＤＩ「ＲＳＴ＃」リセット信号に接続されている。この信号は、他の信号と結合する時にサウンド・プロセッサ・チップ中の製造テスト・モードを活性化する。
【００９６】
ＣＬＫＲＵＮＮ−この２方向ピンは、入力として、ＰＣＩＣＬＫが４つのＰＣＩクロック内で停止することを警告する。オープン・ドレイン出力として、サウンド・プロセッサ・チップはクロックが停止する前にまだ時間が必要であることを知らせることができる。
【００９７】
ＡＤ［３１：０］−この２方向ピンは、ＰＣＩ「ＡＤ［３１：０］マルチプレクスド・アドレス／データ・バスに接続されている。
【００９８】
ＣＢＥ［３：０］Ｎ−これらアクテイブ・ロー２方向ピンは、ＰＣＩ  Ｃ／ＢＥ［３：：０］＃命令／バイト可能バスに接続されている。
【００９９】
ＰＡＲ−この２方向ピンは、ＰＣＩ「ＰＡＲ」パリテイ・ピンに接続されている。
【０１００】
ＦＲＡＭＥＮ−このアクテイブ・ロー２方向ピンは、ＰＣＩ  「ＦＲＡＭＥ＃」サイクル・フレーム・ピンに接続されている。
【０１０１】
ＴＲＤＹＮ−このアクテイブ・ロー２方向ピンは、ＰＣＩ  「ＴＲＤＹ＃」ターゲット・レデイ・ピンに接続されている。
【０１０２】
ＩＲＤＹＮ−このアクテイブ・ロー２方向ピンは、ＰＣＩ  「ＩＲＤＹ＃」イニシエター・レデイ・ピンに接続されている。
【０１０３】
ＳＴＯＰＮ−このアクテイブ・ロー２方向ピンは、ＰＣＩ  「ＳＴＯＰ＃」ストップ・ピンに接続されている。
【０１０４】
ＤＥＶＳＥＬＮ−このアクテイブ・ロー２方向ピンは、ＰＣＩ  「ＤＥＶＳＥＬ＃」デバイス選択ピンに接続されている。
【０１０５】
ＩＤＳＥＬ−この入力ピンは、ＰＣＩ「ＩＤＳＥＬ」初期化デバイス選択ピンに接続されている。
【０１０６】
ＲＥＯＮ−このアクティブ・ロー３状態出力ピンは、ＰＣＩ  「ＲＥＱ＃」バス・リクエスト・ピンに接続される。
【０１０７】
ＧＮＴＮ−このアクティブ・ロー入力ピンは、ＰＣＩ  「ＧＮＴ＃」バス・グラント・ピンに接続される。
【０１０８】
ＰＥＲＲＮ−このアクティブ・ロー２方向ピンは、ＰＣＩ  「ＰＥＲＲ＃」パリティ・エラー・ピンに接続される。
【０１０９】
ＳＥＲＲＮ−このアクティブ・ロー・オープン・ドレイン出力ピンは、ＰＣＩ  「ＳＥＲＲ＃」システム・エラー・ピンに接続される。
【０１１０】
ＩＮＴＡＮ−このアクティブ・ロー・オープン・ドレイン出力ピンは、ＰＣＩ  「ＩＮＴＡ＃」インタラプトＡピンに接続される。
【０１１１】
ＣＬＫ５１２−この入力ピンはＡＣ９７  ＣＯＤＥＣマスター発振器に接続され、そして２４．５７６ＭＨｚ（５１２ｘ４８ＫＨｚ）クロックを受信し、これは内部オーディオ・クロックを発生するためにオン・チップＰＬＬにより使用される。
【０１１２】
ＴＥＳＴ−この入力ピンは、高が入力されると、サウンド・プロセッサ・チップ内の製造テスト・モードを実施する。このパッドは、ＩＤＤＱテストが実行できるようにプルダウン抵抗を含まない。
【０１１３】
ＰＬＬＰＷＲ−この入力ピンは、＋３．３Ｖ電力を内部クロックＰＬＬアナログ回路ブロックに供給する。
【０１１４】
ＲＥＦＣＡＰ−この入力ピンは、内部クロックＰＬＬアナログ回路ブロックのデカップリングを供給する。
【０１１５】
ＶＤＤ−これらの電力入力ピンは、＋３．３Ｖ電力をサウンド・プロセッサ・チップのコアやパッドに供給する。
【０１１６】
ＶＩＯ−これらの電力ピンは、ＰＣＩ反射波バッフアのみを供給する。ＰＣＴ信号環境に依存して３．３Ｖまたは５Ｖのいずれかである。
【０１１７】
ＶＳＳ−これらの電力入力ピンは、接地をサウンド・プロセッサ・チップのコアやパッドに供給する。
【０１１８】
ＢＩＡＳ５Ｖ−この電力入力ピンは、ＰＣＩバスと関連しない５Ｖトレラント入力パッドのために、バイアス電圧を供給する。
【０１１９】
当業者に理解されるように、本発明はその本質を離れることなく他の実施例が可能である。したがって、以上の説明は本発明を限定することを意図するものではない。
【図面の簡単な説明】
【図１】  本発明によるオーディオ・プロセッサ・チップのブロック図。
【図２】  図１のオーディオ・プロセッサが組み込まれるサウンド・ボードのブロック図。
【図３Ａ】  図１のチップのピン割り当てリスト。
【図３Ｂ】  図１のチップのピン割り当てリスト。
【図４】  図１のチップのピン上の異なる信号の位置を説明する図。
【図５】  本発明によるサウンド・プロセッサ用のあるサウンド・インタフエイスのタイミング図。
【図６】  本発明によるサウンド・プロセッサ用のあるサウンド・インタフエイスのタイミング図。
【図７】  本発明によるサウンド・プロセッサ用のあるサウンド・インタフエイスのタイミング図。
【図８】  本発明によるサウンド・プロセッサ用のあるサウンド・インタフエイスのタイミング図。
【図９】  本発明によるサウンド・プロセッサ用のあるサウンド・インタフエイスのタイミング図。
【図１】
0003803027.tif 000002
【図２】
0003803027.tif 000003
【図３Ａ】
0003803027.tif 000004
【図３Ａ１】
0003803027.tif 000005
【図３Ｂ】
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【図４】
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【図５】
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【図６】
0003803027.tif 000009
【図７】
0003803027.tif 000010
【図８】
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【図９】
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