(57)【特許請求の範囲】
【請求項１】
複数のメモリセルをワード線方向とビット線方向とに２次元的に配置したメモリセルアレーにおいて、前記複数のメモリセルは大部分の正規メモリセルと少数の冗長メモリセルとからなり、前記正規メモリセルに不良がある場合は前記冗長メモリセルに動作を切り替える機能を前記メモリセルアレー外の周辺回路に具備してなる半導体記憶装置であって、
前記冗長メモリセルは前記ワード線方向と前記ビット線方向とのほぼ中央部に配置して、前記冗長メモリセルに接続されるワードドライバやセンスアンプのレイアウト単位は〔前記冗長メモリセル＋前記正規メモリセル〕によりレイアウト単位を構成しており、かつ前記正規メモリセル用のレイアウト単位と同じ寸法であり、前記ワードドライバまたは前記センスアンプの制御入力のみを正規用と冗長用とで差し替えることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記ワードドライバは階層形ワード線方式のサブワードドライバであり、１つのレイアウト単位は複数のメインワード線を入力とし、前記冗長メモリセルに接続するサブワードドライバを含むレイアウト単位では１本のメインワード線を冗長メインワード線信号に差し替えることのみが前記正規メモリセル用のレイアウト単位と異なることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記センスアンプは複数のセンスアンプとこれを制御する複数の列選択信号線とその他の制御線または電源線とを含んで１つのレイアウト単位とし、前記冗長メモリセルに接続するセンスアンプのレイアウト単位では１本の列選択信号線を冗長列選択信号線に差し替えることのみが前記正規メモリセル用のレイアウト単位と異なることを特徴とする半導体記憶装置。
【請求項４】
請求項１、２または３記載の半導体記憶装置であって、
前記半導体記憶装置は、高集積のＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
技術分野
本発明は、高集積半導体記憶装置技術に関し、特に冗長メモリセルの配置と、冗長メモリセルに接続するワードドライバ、センスアンプのレイアウト方法に適用して有効な技術に関する。
背景技術
たとえば、本発明者が検討した技術として、高集積半導体記憶装置では、製造歩留まりの向上のため、正規メモリセルに加えて少数の冗長メモリセルを有し、正規メモリセルに不良がある場合は冗長メモリセルにアクセスを切り替えることが広く用いられている。
このような正規メモリセルに加えて冗長メモリセルを有する半導体記憶装置に関しては、たとえば特許第２５５５２５２号公報に記載される「半導体メモリ装置」などの技術が挙げられる。この技術は、複数の正規セルアレーブロックと複数の冗長セルアレーブロックを、各カラムデコーダで共通制御する正規メモリセルアレーと冗長メモリセルアレーとを有してカラム冗長を行うものである。
本発明者は、前記のような正規メモリセルに加えて冗長メモリセルを有する半導体記憶装置において、この半導体記憶装置の高集積化に着目して、特に冗長メモリセルの配置と、この冗長メモリセルに接続するワードドライバ、センスアンプのレイアウト方法について検討した。以下において本発明者によって検討された内容を図１０を用いて説明する。
図１０は、冗長メモリセルの配置を示すものであり、この冗長メモリセルの位置は図１０(a)のように正規のメモリセルアレー１５の外周部に置かれている。また、このメモリセルアレー１５の周辺には、図１０(b)に示すように、メモリセルアレー１５に隣接してセンスアンプ領域１６とサブワードドライバ領域１７、およびこれらの交差領域１８が配置されている。
ところで、半導体記憶装置の高集積化につれ、メモリセルは立体化により平面寸法は微細化されるが、メモリセルに接続されるワードドライバやセンスアンプなどの直接周辺回路はメモリセルに対応して平面方向に縮小しなければならない。しかし、これらはメモリセルと異なり立体化できないのでレイアウトは容易ではない。
このための工夫として、複数のメモリセルをまとめた繰り返しピッチの中で、これらの回路の複数の単位でコンタクト、スルーホールや電源、信号配線を共用化して占有面積を縮小することが広く用いられている。たとえば、１６本のワード線Ｗに対応するようなワードドライバのレイアウト単位や、１６本のビット線ＢＬに対応するようなセンスアンプのレイアウト単位である。
一方、高集積化につれ、冗長メモリセルの歩留まりも問題となってきている。そこで、冗長メモリセルを製造条件が安定しているアレーの中央部に配置し、冗長メモリセルが確実に生きることを図る。冗長メモリセルが確実に生きれば、ヒューズ設定前のそのテストを省略できるか、簡単なテストで済ませられるので全体のテスト時間を短縮できる。
しかし、冗長メモリセルのワード線数またはビット線数がレイアウト単位より少ないので、冗長メモリセルに関連するサブワードドライバまたはセンスアンプだけを特別にレイアウトすることは困難である。これは、レイアウト単位が小さすぎて前述したようにコンタクト、スルーホールや電源、信号配線を共用化することができないからである。また、繰り返しの形状が異なると、これら冗長メモリセル用のサブワードドライバまたはセンスアンプの特性や歩留まりに異常をきたす恐れがある。
そこで、本発明の目的は、冗長メモリセルをメモリセルアレーの中央部に配置するためのサブワードドライバやセンスアンプの効率的なレイアウト方法により、直接周辺回路のレイアウト単位の継続性を守りながら冗長メモリセルの中央配置を実現でき、メモリセルと直接周辺回路との総合的な歩留まりを向上させることができる半導体記憶装置を提供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による半導体記憶装置は、冗長メモリセルがメモリセルアレーの中央部にあっても、サブワードドライバやセンスアンプのレイアウトは正規メモリセルと同じレイアウト単位を用い、全く同じ繰り返しを守りながら冗長メモリセルの存在により増加するサブワードドライバやセンスアンプはメモリセルアレーの端にある正規メモリセルの関連回路で調整する。さらに、冗長メモリセル用と正規メモリセル用との変更点はサブワードドライバやセンスアンプの制御信号を置き換えることで実現するものである。
この方法をとれば、直接周辺回路のレイアウト単位の継続性を守りながら冗長メモリセルの中央配置を実現でき、メモリセルと直接周辺回路との総合的な歩留まりを向上させることができる。さらに、冗長メモリセルを外周部に配置する場合に比べて、不良発生率を少なくして品質を向上させることができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
(1).冗長メモリセルを、メモリセルアレーのワード線方向とビット線方向とのほぼ中央に配置することで、半導体記憶装置の製造プロセス上において冗長メモリセルの品質を向上させることができる。
(2).冗長メモリセルの中央配置においても、メモリセルに隣接するサブワードドライバ、センスアンプの直接周辺回路などのレイアウトは通常の繰り返しを維持できるので、メモリセルと直接周辺回路との製造歩留まりを向上させることができる。
(3).前記(1),(2)により、特に、高集積半導体記憶装置のレイアウトにおける総合的な歩留まりを向上させることができ、さらにテスト時間を含めて総合的なチップ価格を低減することができる。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【図面の簡単な説明】
図１(a),(b)は本発明の一実施の形態である半導体記憶装置を示すレイアウト図と部分拡大図、図２は本実施の形態の半導体記憶装置におけるメモリセルアレーとその周辺回路とを示す回路図、図３(a),(b),(c)はメモリセルアレーと直接周辺回路とを示すレイアウト図、図４(a),(b)は直接周辺回路の繰り返し単位の比較を示すレイアウト図、図５はサブワードドライバのレイアウト方法を示す説明図、図６〜図８はサブワードドライバを示す回路図、平面図および断面図、図９(a),(b)はセンスアンプを示す回路図とレイアウト図、図１０(a),(b)は本発明の前提となる半導体記憶装置におけるメモリセルアレーと直接周辺回路とを示０すレイアウト図である。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
まず、図１により本実施の形態の半導体記憶装置の構成を説明する。
本実施の形態の半導体記憶装置は、たとえば階層形ワード線構成、多分割ビット線構成を用いた６４Ｍビットあるいは２５６ＭビットＤＲＡＭとされ、このメモリチップ１０には、メインローデコーダ領域１１、メインワードドライバ領域１２、カラムデコーダ領域１３、周辺回路／ボンディングパッド領域１４、メモリセルアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などが周知の半導体製造技術によって１個の半導体チップ上に形成されている。この図１においては、水平方向が行方向（ワード線方向）、垂直方向が列方向（ビット線方向）である。
このＤＲＡＭにおいては、たとえば図１に示すように、メモリチップ１０の行方向における左側と右側、列方向における上側と下側にメモリセルアレー１５などからなるメモリ領域が分割して配置される。この左側と右側とに配置されたメモリ領域は、それぞれのメモリ領域に対応するメインワードドライバ領域１２を介して中央に配置されたメインローデコーダ領域１１を挟んで対で配置されている。また、上側と下側に配置されたメモリ領域の中央側には、それぞれのメモリ領域に対応するカラムデコーダ領域１３が配置されている。さらに、その中央部には、周辺回路／ボンディングパッド領域１４として、ローアドレスバッファ、カラムアドレスバッファ、プリデコーダ、タイミング発生回路、データ入出力回路などが配置され、さらに外部接続用のボンディングパッドが設けられている。
メモリ領域は、メモリセルアレー１５の列方向にセンスアンプ領域１６が配置され、また行方向にサブワードドライバ領域１７が配置され、このセンスアンプ領域１６とサブワードドライバ領域１７との交差領域１８にはＦＸドライバ（サブワードドライバ駆動用）、さらにセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も配置されている（図２参照）。このメモリセルアレー１５に対して、ワード線は行方向、ビット線は列方向としている。これとは逆の配置でも本発明を用いることができることは自明である。
特に、本発明による実施の形態の半導体記憶装置においては、長辺中央のメインローデコーダ領域１１、メインワードドライバ領域１２からサブワードドライバを制御するためのメインワード線、プリデコーダ線（ＦＸＢ線）が左右に出力される。短辺中央は、周辺回路／ボンディングパッド領域１４で、それとメモリ領域との間にカラムデコーダ領域１３が置かれる。列選択信号線ＹＳは上側または下側のメモリ領域の多数のセンスアンプを制御する。１つのメモリセルアレー１５のほぼ中央に冗長メモリセルが配置される。全部のメモリセルアレー１５に冗長メモリセルを設けてもよいし、１個おきまたは数個おきに設けてもよい。冗長メモリセルの数は歩留まりとチップ面積とのトレードオフで決定する。
図２は、メモリセルアレー１５と、その周辺回路とを単純化した回路図であり、メインローデコーダ領域１１、メインワードドライバ領域１２、カラムデコーダ領域１３、メモリセルアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などの各領域内に含まれる回路と、入力回路５１、プリデコーダ５２、メインアンプ６１、出力回路６２などが図示されている。
メモリセルアレー１５は、２次元的に配列された複数、たとえば２５６サブワード線×２５６ビット線対の６４Ｋビットのメモリセルからなり、メインワード線ＭＷＢ（ＢはＭＷの反転表記、他の信号線も同様）、サブワード線ＳＷが水平方向、ビット線ＢＬ，ＢＬＢ、列選択信号線ＹＳが垂直方向に配置されている。ワード線構成は階層形ワード線方式、センスアンプは２サブアレー共用方式で、かつオーバードライブ方式、すなわち高速化のためにセンスアンプ駆動線ＣＳＰを最初はＶＤＤの電圧レベルで、後にＶＤＬの電圧レベルで２段階で駆動する方式とする。これらは公知（IEEE Journal of Solid-State Circuit,Vol.31,No.9,Sep.1996,"A 29-ns 64-Mb DRAM with Hierarchical Array Architecture"）の技術である。
メモリセルアレー１５の左右に隣接してサブワードドライバ領域１７が置かれ、そのサブワードドライバの入力がメインワード線ＭＷＢとプリデコーダ線ＦＸであり、その出力がサブワード線ＳＷである。センスアンプ領域１６とサブワードドライバ領域１７との交差領域１８には、図示のようにセンスアンプドライバ（図では３個のＮＭＯＳトランジスタであるが、充電側はＰＭＯＳトランジスタを用いてもよい）やローカルＩＯ線ＬＩＯ，ＬＩＯＢとメインＩＯ線ＭＩＯ，ＭＩＯＢとのスイッチトランジスタＩＯＳＷが設けられている。
また、本図では省略したが、一層の高性能化のためにセンスアンプ駆動線ＣＳＰ，ＣＳＮ、ローカルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩＯＢなどのプリチャージ回路やＦＸドライバが置かれることもある。図２ではこれらの他に入力回路５１、プリデコーダ５２、メインワードドライバ、カラムデコーダ、メインアンプ６１、出力回路６２などがある。また図２において、ＳＨＲ１，２はシェアドセンスアンプ分離信号線、ＳＡＰ１，２はセンスアンプ充電信号線、ＳＡＮはセンスアンプ放電信号線である。
さらに、低電力化と微細デバイスの高信頼化のために内部降圧方式を用い、周辺回路は電圧ＶＰＥＲＩ（2.5Ｖ）、メモリセル蓄積電圧は電圧ＶＤＬ（2.0Ｖ）と電源電圧ＶＤＤ（3.3Ｖ）より低い電圧を用いる。なお、入出力回路は外部とのインタフェースのために電圧ＶＤＤを用いる。公知であるが、メモリセルに電圧ＶＤＬを書き込むためにはチャージポンピング動作で昇圧した電圧ＶＰＰがサブワード線ＳＷの選択電圧として必要である。そこで、メインワードドライバやサブワードドライバの動作電圧には電圧ＶＰＰを供給する。プレート電圧ＶＰＬＴやビット線プリチャージ電圧ＶＢＬＲは電圧ＶＤＬの１／２の1.0Ｖを供給する。また、基板電圧ＶＢＢは−1.0Ｖである。
この階層形ワード線構成は、ワード線をメインワード線とサブワード線ＳＷに階層化し、１組のメインワード線を複数のサブワード線ＳＷで共有することにより、メインワード線（ＭＷ，ＭＷＢ）、プリデコーダ線（ＦＸ，ＦＸＢ）の金属配線ピッチをメモリセルのピッチより緩和し、金属配線の製造歩留まりを高めることができる。
この階層形ワード線構成においては、行方向に並ぶサブワード線ＳＷはサブワードドライバの出力であり、このサブワードドライバには、メインワードドライバから出力されたメインワード線ＭＷ，ＭＷＢと、ＦＸドライバから出力されたプリデコーダ線ＦＸ，ＦＸＢが入力され、論理動作を行う。ある特定のサブワードドライバは、その入力であるメインワード線ＭＷ，ＭＷＢが選択され、さらに列方向のプリデコーダ線ＦＸ，ＦＸＢが選択されると、サブワード線ＳＷにＨｉｇｈレベルの電圧が出力され、そのサブワード線ＳＷに接続される全てのメモリセルの読み出し動作、書き込み動作が開始される。
読み出し動作の際には、サブワードドライバによるサブワード線ＳＷの選択、およびカラムデコーダによるビット線ＢＬ，ＢＬＢの選択により、メモリセルアレー１５内の任意のメモリセルを指定して、このメモリセルのデータはセンスアンプで増幅した後にローカルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩＯＢに読み出され、メインアンプ６１を介して出力回路６２から出力される。書き込み動作の際にも同様に、サブワード線ＳＷおよびビット線ＢＬ，ＢＬＢにより任意のメモリセルを指定して、書き込み回路（メインアンプ６１に並列に設置、図２では省略）からデータを書き込むことができる。
図３は、本発明による実施の形態のメモリセルアレー１５と、これに隣接するセンスアンプ領域１６、サブワードドライバ領域１７の直接周辺回路との基本構造を示すレイアウト図である。
メモリセルアレー１５は、図３(a)のように正規メモリセルに対して、ワード線Ｗ方向のほぼ中央にワード系の冗長メモリセルが配置され、またビット線ＢＬ方向のほぼ中央にカラム系の冗長メモリセルが配置される。これにより、冗長メモリセルが外周部に配置される場合に比べて冗長メモリセルの品質が向上する。この冗長メモリセルの中央配置に伴い、サブワードドライバ領域１７のサブワードドライバＳＷＤ、センスアンプ領域１６のセンスアンプＳＡの配置も工夫されている。
たとえば、サブワードドライバＳＷＤは、図３(b)のように繰り返し単位は冗長メモリセルのある中央部も一定とし、冗長メモリセルによるサブワードドライバＳＷＤの増加はメモリセルアレー１５の端に繰り返し単位より小さい、たとえば半分の大きさのレイアウトを追加する。この図では、中央部の正規サブワードドライバセルと冗長サブワードドライバセルとを合わせた繰り返し単位は隣接する繰り返し単位と同じである。追加セルは、正規サブワードドライバセルのためであり、その境界の構造は他と等しい。また両端部には端処理セルが配置される。
また、センスアンプＳＡもサブワードドライバＳＷＤと同様であり、図３(c)のように正規センスアンプのみの繰り返し単位に隣接して、中央部には正規センスアンプセルと冗長センスアンプセルとを合わせた繰り返し単位が配置され、メモリセルアレー１５の端には半分の大きさの正規センスアンプセルによる追加セル、さらに端処理セルが両端部に配置される。このようにして冗長メモリセルに接続される直接周辺回路（サブワードドライバＳＷＤ、センスアンプＳＡ）は特別のレイアウトを行うのではなく、同じ繰り返しの中で実現できる。
図４は、サブワードドライバ、センスアンプの直接周辺回路の繰り返し方法の単位を示すレイアウト図である。図４(b)は本発明の実施の形態における繰り返し方法を示し、これに対応する比較例を図４(a)に示す。
ここでは、ユニットＵｎｉｔ１は１６回の繰り返し単位である。ユニットＵｎｉｔ２はこれより小さいレイアウト単位でメモリセルアレー１５の中に１回だけ使用する。（Ｎ）は正規メモリセル関連回路、（Ｒ）は冗長メモリセル関連回路である。端処理セルはいずれの場合にも必要であり、これはコンタクトの半分の追加、ウェルの給電、配線の接続などのためである。
この２つの図はいずれもメモリセルアレー１５の中央に冗長メモリセルを配置することを想定している。図４(a)の比較例においては、ユニット１は正規メモリセル関連回路のレイアウトである。ユニット２は冗長メモリセル関連回路のレイアウトである。ユニット２をユニット１の繰り返しの中で割り込むようにレイアウトすることは難しい。この理由は、ユニット２の規模が小さすぎて部品の共用化による効率的なレイアウトができないからである。
これに対して、本実施の形態においては、図４(b)のようにユニット１の繰り返しを冗長メモリセル用を含めて維持しながら、冗長メモリセルによる回路増加分は端にユニット２を設けることにより行う。端にあるユニット２は、ユニット１との境界では通常のユニット１同士の境界と同じ形状となる。中央の＃９のユニット１の半分は冗長用、半分は正規用である。
図５は、図３，図４の本発明の概念をサブワードドライバのレイアウトに適用した実施の形態である。
メモリセルアレー１５は、２５６本の正規サブワード線と８本の冗長サブワード線とを有するものとする。１個のサブワードドライバは１本のメインワード線ＭＷＢと図示されていない８本のプリデコーダ線のうちの１本とで論理処理を行い、１本のサブワード線を出力する。このサブワードドライバのレイアウト単位の、ユニットＵｎｉｔ１はメインワード線ＭＷＢ０，１の２本を入力とし、４本のプリデコーダ線と論理処理を行い、サブワード線の８本を出力する回路である。ユニットＵｎｉｔ２はメインワード線ＭＷＢの１本を入力とし、４本のプリデコーダ線と論理処理を行い、サブワード線の４本を出力する回路である。
ただし、ユニット１はメモリセルの１６ワード線分、ユニット２は８ワード線分の幅にレイアウトすればよい。これは、メモリセルアレー１５に隣接する２つのサブワードドライバ領域１７からサブワード線が互い違いにメモリセルアレー１５上に配置されるからである。
＃９のユニット１では、冗長用メインワード線ＲＭＷＢと正規用メインワード線ＭＷＢ１６が入力される。これは、その他のユニット１とは２本のうちの１本の正規用メインワード線ＭＷＢが冗長用メインワード線ＲＭＷＢに置き換えただけの違いである。＃１７のユニット２は正規用メインワード線ＭＷＢ３１を入力とし、４本の正規サブワード線を出力する。＃１６のユニット１と＃１７のユニット２との境界のレイアウト構造は通常のユニット１同士の境界レイアウトと同じである。
図６〜図８は、サブワードドライバの回路図とレイアウトの平面図および断面図である。図６の回路図は４本のサブワード線分を示し、また図８の断面図は図７の平面図に対するゲート下部の断面構造図である。
図７において、１点鎖線で囲んだレイアウト単位が図５のユニット１に該当する。ＭＷＢｎとＭＷＢｎ＋１がメインワード線、ＦＸＢｍがプリデコーダ線である。特に、本発明においては、正規用のメインワード線ＭＷＢｎまたはＭＷＢｎ＋１を冗長用メインワード線ＲＭＷＢに差し替えれば冗長メモリセル用サブワードドライバとなる。
サブワードドライバは、たとえば図６のように、１個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとからなり、メインワード線ＭＷＢがＬｏｗ、プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ線ＦＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベル（ＶＰＰ）の選択状態となる。この形式のサブワードドライバでは、プリデコーダ線ＦＸＢとＦＸは常に相補の電位関係を必要とする。
このサブワードドライバのレイアウトでは、図７のように８本のサブワード線ＳＷ０〜ＳＷ１４（偶数番号）が出力されていることを示すか、図示しない左右隣接のサブワードドライバからも交互に８本のサブワード線ＳＷ１〜ＳＷ１５（奇数番号）が配線されるので、合わせて１６本のサブワード線ＳＷ０〜ＳＷ１５がこの図において縦寸法の中に配置される。
図７の横方向に、メタル２層Ｍ２のメインワード線ＭＷＢとメタル１層Ｍ１のサブワード線ＳＷが走り、縦方向にはメタル３層Ｍ３のプリデコーダ線ＦＸと電源線（ＶＰＰ，ＶＳＳ）が置かれる。サブワードドライバ内のソース／ドレイン取り出しはメタル１層Ｍ１で行う。ビット線層を素子間接続に使えばメタルは３層でなく、２層でも可能である。サブワードドライバの左右両端でサブワード線出力はメタル１層Ｍ１からゲート層ＦＧに変換し、メモリセルアレー１５に送られる。
また、図８のサブワードドライバの断面図に示すように、サブワードドライバはＰ形半導体基板Ｐ−Ｓｕｂ上に浮かべる。(a) ＤＷＥＬＬ分離構造、(b) ＤＷＥＬＬ非分離構造、(a)のトリプルウェル構造はメモリセルアレー１５とサブワードドライバの境界で分離領域が必要である。サブワードドライバのＮウェル領域ＮＷには電圧ＶＰＰを印加し、ＮＭＯＳのＰウェル領域ＰＷにはＰ−Ｓｕｂと同じ０Ｖ、メモリセルアレー１５のＰウェルＰＷには負電圧ＶＢＢを印加する。(b)のトリプルウェル構造はメモリセルアレー１５とサブワードドライバをＤＷ上に形成するので、分離領域は不要である。サブワードドライバとメモリセルアレー１５のＰＷには負電圧ＶＢＢを印加する。
このメモリセルアレー１５のトリプルウェル構造は、サブワードドライバやセンスアンプなどの周辺回路からメモリセルへの雑音防止、ＭＯＳトランジスタの高性能化（周辺回路のＰウェルのウェルバイアス０Ｖにより短チャネルＭＯＳが利用可能）、Ｐ−Ｓｕｂへの０Ｖ印加による静電保護強化の手段として６４Ｍビット以降のＤＲＡＭで広く用いられている。
図９は、図３，図４の本発明の概念を適用したセンスアンプの回路図とレイアウト図である。
このセンスアンプは、図９(a)のように隣接するメモリセルでセンスアンプを共有するシェアド方式を採用しており、増幅を行う際には選択メモリセル側のシェアド線ＳＨＲの信号を電圧ＶＰＰにし、非選択メモリセル側のシェアドセンスアンプ分離信号線ＳＨＲの信号を０ＶにしてカットＭＯＳトランジスタによりビット線ＢＬ，ＢＬＢをセンスアンプから切り離す。ＰＣＢはビット線プリチャージ信号線、ＶＢＬＲはビット線プリチャージ電圧、ＣＳＰ，ＣＳＮはセンスアンプ駆動線、ＩＯ１，ＩＯ２，ＩＯ１Ｂ，ＩＯ２ＢはＩＯ線、実際にはローカルＩＯ線である。
センスアンプのレイアウトは、図９(b)のようにセンスアンプＳＡの４個をレイアウトの基本繰り返し単位（ユニット１）とする。２本の列選択信号線ＹＳと電源線または信号線ＰＳの１本との３本のメタル３層Ｍ３の信号線を含む。列選択信号線ＹＳはセンスアンプＳＡで用いられるが、電源線または信号線ＰＳはセンスアンプ上を通り過ぎるだけの線である。１本の列選択信号線ＹＳは２個のセンスアンプＳＡを制御する。４個のセンスアンプＳＡの幅に３本のメタル３層Ｍ３の線を配置する。従って、４個のセンスアンプＳＡが１つのレイアウト単位とするのが適当である。
冗長メモリセル用のセンスアンプＳＡが中央に２個あるときには、図示のように冗長メモリセル用のセンスアンプＳＡの２個と正規のセンスアンプＳＡの２個とをまとめることにより同じ繰り返しを維持しながら、１本の列選択信号線ＹＳを冗長用の列選択信号線ＲＹＳに置き換える。もし、ハッチング部分だけを特別にレイアウトしようとすると、メタル３層Ｍ３の相互関係がくずれてしまい、メタル３層Ｍ３のスペースが不足する事態となる。冗長用のセンスアンプＳＡが増えた分だけ、端に半分の幅のセンスアンプＳＡのレイアウト（ユニット２）を追加する。この追加は端であるので難しくはない。
従って、本実施の形態の半導体記憶装置によれば、冗長メモリセルをメモリセルアレー１５のほぼ中央に配置するとともに、これに隣接するサブワードドライバ、センスアンプの直接周辺回路を通常の繰り返し単位を維持して配置できるので、冗長メモリセルの品質を向上させることができ、さらにメモリセルアレー１５と直接周辺回路との製造歩留まりを向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる半導体記憶装置は、高集積半導体記憶装置、特に冗長メモリセルの配置と、冗長メモリセルに接続するワードドライバ、センスアンプのレイアウト方法に適用して有効な、６４Ｍビットあるいは２５６ＭビットＤＲＡＭまたはシンクロナスＤＲＡＭの半導体記憶装置に有用であり、さらに他のビット数のより高集積化のＤＲＡＭや、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記憶装置についても広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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