(57)【特許請求の範囲】
【請求項１】
出力ドライバの電流駆動能力を調節するための電流制御回路であって、
電流制御イネーブル信号に応答して、第１パッドの電圧を伝送する第１伝送手段と、
前記電流制御イネーブル信号に応答して、第２パッドの電圧を伝送する第２伝送手段と、
前記第１伝送手段の出力と前記第２伝送手段の出力との間の電圧を分圧し、分配電圧を出力する電圧分配器と、
前記分配電圧と基準電圧とを比較する比較器と、前記比較器からの出力に応答して、前記出力ドライバの電流駆動能力を調節するための制御ビットを発生する電流制御カウンタとを備え、
前記第１伝送手段及び第２伝送手段が差動増幅型バッファからなることを特徴とする電流制御回路。
【請求項２】
前記差動増幅型バッファは、
前記電流制御イネーブル信号に応答して、入力信号及び前記差動増幅型バッファの出力信号を差動増幅して出力する差動増幅部と、
前記電流制御イネーブル信号に応答して、前記差動増幅部の出力を反転バッファリングし、前記差動増幅型バッファの出力信号として出力する反転バッファ部とを備えることを特徴とする請求項１に記載の電流制御回路。
【請求項３】
前記電圧分配器は、電流ミラー型電圧分配器であることを特徴とする請求項１に記載の電流制御回路。
【請求項４】
前記電圧分配器は、
前記分配電圧が出力される出力ノードと電源電圧との間に接続され、且つ前記第１伝送手段の反転出力に応答して、前記第１伝送手段の出力電流をミラーリングする第１電流ミラートランジスタと、
前記出力ノードと電源電圧との間に接続され、且つ前記第２伝送手段の反転出力に応答して、前記第２伝送手段の出力電流をミラーリングする第２電流ミラートランジスタと、
前記出力ノードと接地電圧との間に接続されるレジスタとを備えることを特徴とする請求項１に記載の電流制御回路。
【請求項５】
第１パッド及び第２パッドと、前記第２パッドに接続されるとともに、前記第２パッドを駆動する出力ドライバと、前記出力ドライバの電流駆動能力を調節する電流制御回路とを備える半導体メモリ装置であって、
前記電流制御回路が、
電流制御イネーブル信号に応答して、前記第１パッドの電圧を伝送する第１差動増幅型バッファと、
前記電流制御イネーブル信号に応答して、前記第２パッドの電圧を伝送する第２差動増幅型バッファと、
前記第１差動増幅型バッファの出力と前記第２差動増幅型バッファの出力との間の電圧を分圧して、分配電圧を出力する電圧分配器と、
前記分配電圧と基準電圧とを比較する比較器と、
前記比較器の出力に応答して、前記出力ドライバの電流駆動能力を調節するための制御ビットを発生する電流制御カウンタとを備えることを特徴とする半導体メモリ装置。
【請求項６】
前記第１差動増幅型バッファは、
前記電流制御イネーブル信号に応答して、前記第１パッドの電圧及び前記第１差動増幅型バッファの出力信号を差動増幅して出力する差動増幅部と、
前記電流制御イネーブル信号に応答して、前記差動増幅部の出力を反転バッファリングして前記第１差動増幅型バッファの出力信号として出力する反転バッファ部とを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２差動増幅型バッファは、
前記電流制御イネーブル信号に応答して、前記第２パッドの電圧及び前記第２差動増幅型バッファの出力信号を差動増幅して出力する差動増幅部と、
前記電流制御イネーブル信号に応答して、前記差動増幅部の出力を反転バッファリングして前記第２差動増幅型バッファの出力信号として出力する反転バッファ部とを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記電圧分配器は、電流ミラー型電圧分配器であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記電圧分配器は、
前記分配電圧が出力される出力ノードと電源電圧との間に接続されるとともに、前記第１差動増幅型バッファの反転出力に応答して、前記第１差動増幅型バッファの出力電流をミラーリングする第１電流ミラートランジスタと、
前記出力ノードと電源電圧との間に接続されるとともに、前記第２差動増幅型バッファの反転出力に応答して、前記第２差動増幅型バッファの出力電流をミラーリングする第２電流ミラートランジスタと
前記出力ノードと接地電圧との間に接続されるレジスタとを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１０】
出力ドライバの電流駆動能力を調節するための電流制御回路であって、
電流制御イネーブル信号に応答して、第１パッドの電圧を伝送する第１差動増幅型バッファと、
前記電流制御イネーブル信号に応答して、第２パッドの電圧を伝送する第２差動増幅型バッファと、
前記第１差動増幅型バッファの反転出力端と前記第２差動増幅型バッファの反転出力端との間に接続されるとともに、分配電圧を出力する電圧分配器と、
前記分配電圧と基準電圧とを比較する比較器と、
前記比較器の出力に応答して、前記出力ドライバの電流駆動能力を調節するための制御ビットを発生する電流制御カウンタを備え、
前記電圧分配器が電流ミラー型電圧分配器であることを特徴とする電流制御回路。
【請求項１１】
前記電圧分配器は、
前記分配電圧が出力される出力ノードと電源電圧との間に接続されるとともに、前記第１差動増幅型バッファの反転出力に応答して、前記第１差動増幅型バッファの出力電流をミラーリングする第１電流ミラートランジスタと、
前記出力ノードと電源電圧との間に接続されるとともに、前記第２差動増幅型バッファの反転出力に応答して、前記第２差動増幅型バッファの出力電流をミラーリングする第２電流ミラートランジスタと、
前記出力ノードと接地電圧との間に接続されるレジスタとを備えることを特徴とする請求項１０に記載の電流制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパケット方式の半導体メモリ装置に係り、特にパケット方式の半導体メモリ装置において、出力ドライバの電流駆動能力を調節する電流制御回路に関する。
【０００２】
【従来の技術】
近来、半導体メモリ装置の高速動作を実現するために、RAMバスDRAM(RamBus DRAM)などのように、データ及びアドレスがパケット単位で入力される半導体メモリ装置が実用化しつつある。前記パケット方式の半導体メモリ装置を採用するシステムにおいては、図１に示されたように、単一のメモリコントローラ１０９及び複数のメモリ装置１０１〜１０８が同一の信号ラインＢ１〜Ｂｎに連結される。このとき、前記信号ラインＢ１〜Ｂｎは、通常、チャネルと呼ばれる。従って、前記パケット方式の半導体メモリ装置は、パッドにかかる負荷の大小に応じて出力ドライバの電流駆動能力を細かく調節する電流制御回路を備える。
【０００３】
図２は、従来の技術による電流制御回路を備えたパケット方式の半導体メモリ装置の概略回路図である。ここでは、出力ドライバの電流調節と関連する回路だけを示している。
【０００４】
図２を参照すると、前記半導体メモリ装置は、第１パッド及び第２パッドＰ２１，Ｐ２２、出力ドライバＯ２１、電流制御回路ＣＴ２１及び制御回路Ｌ２１を備える。
【０００５】
前記従来の技術による電流制御回路ＣＴ２１は、電流制御イネーブル信号ＣＣＴＧに応答して、前記第１パッドの電圧、すなわち出力高電圧ＶＯＨを伝送する第１伝送ゲートＴ２１、前記電流制御イネーブル信号ＣＣＴＧに応答して、前記第２パッドの電圧、すなわち出力低電圧ＶＯＬを伝送する第２伝送ゲートＴ２２、前記第１伝送ゲートＴ２１の出力と前記第２伝送ゲートＴ２２の出力との間の電圧を分圧して、分配電圧Ｖｃｍｐを出力し、レジスタＲ２１とＲ２２からなる電圧分配器は、前記分配電圧Ｖｃｍｐと前記基準電圧Ｖｒｅｆとを比較する比較器Ｃ２１、及び前記比較器Ｃ２１の出力に応答して、前記出力ドライバＯ２１の電流駆動能力を調節するための制御ビットＩＣＴＲ０〜ＩＣＴＲ５を発生する電流制御カウンタＤ２１を備える。
【０００６】
【発明が解決しようとする課題】
ところが、前記従来の技術による電流制御回路ＣＴ２１において、前記分配電圧Ｖｃｍｐを素早く定常状態（Steady  State）にする目的で、前記電圧分配器のレジスタＲ２１とＲ２２の抵抗の絶対値を下げた場合に、前記レジスタＲ２１とＲ２２を通って流れる電流が大きくなり、前記ＶＯＨ及びＶＯＬのレベルが変わってしまう。これにより、前記分配電圧Ｖｃｍｐが、そもそも目的とした値、すなわち、（ＶＯＨ＋ＶＯＬ）／２と異なってくる。これに対し、前記問題点を防止するために、前記レジスタＲ２１とＲ２２の絶対値を上げ、前記レジスタＲ２１とＲ２２を通って流れる電流を小さくすると、前記分配電圧Ｖｃｍｐの定常状態への到達時間があまりに長引いてしまう。
【０００７】
その上、前記従来の技術による電流制御回路ＣＴ２１においては、前記第１パッドの電圧ＶＯＨ及び前記第２パッドの電圧ＶＯＬを伝送する伝送手段として伝送ゲートを用いるため、前記第１伝送ゲートＴ２１の有効レジスタンス及び前記第２伝送ゲートＴ２２の有効レジスタンスが、製造工程の変化や温度の変化など様々な要因によって相異なるような場合も、前記分配電圧Ｖｃｍｐが、そもそも目的とした値と異なってくる。
【０００８】
本発明は上記事情に鑑みて成されたものであり、その目的は、パケット方式の半導体メモリ装置において、ＶＯＨ及びＶＯＬの変化を最小化するほか、迅速かつ確度よく定常状態の分配電圧を得ることのできる電流制御回路を提供するところにある。
【０００９】
本発明の他の目的は、ＶＯＨ及びＶＯＬの変化を最小化するほか、迅速かつ確度よく定常状態の分配電圧を得ることのできる電流制御回路を備えたパケット方式の半導体メモリ装置を提供するところにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、電流制御イネーブル信号に応答して、第１パッドの電圧を伝送する第１伝送手段と、前記電流制御イネーブル信号に応答して、第２パッドの電圧を伝送する第２伝送手段と、前記第１伝送手段の出力と前記第２伝送手段の出力との間の電圧を分圧し、分配電圧を出力する電圧分配器と、前記分配電圧と基準電圧とを比較する比較器と、前記比較器からの出力に応答して、前記出力ドライバの電流駆動能力を調節するための制御ビットを発生する電流制御カウンタとを備え、前記第１伝送手段及び第２伝送手段が差動増幅型バッファからなることを特徴とする電流制御回路を提供する。
【００１１】
前記電流制御回路はさらに、電圧分配器、比較器及び電流制御カウンタを備える。前記電圧分配器は、前記第１伝送手段の出力と前記第２伝送手段の出力との間の電圧を分圧して分配電圧を出力し、一方前記比較器は、前記分配電圧と基準電圧とを比較する。また前記電流制御カウンタは、前記比較器の出力に応答して、出力ドライバの電流駆動能力を調節するための制御ビットを発生する。
【００１２】
前記電圧分配器は、電流ミラー型電圧分配器であることが好ましい。また、前記電圧分配器は、抵抗ラダー型で構成されても良い。
【００１３】
前記他の目的を達成するために、本発明は、第１パッド及び第２パッドと、前記第２パッドに接続されるとともに、前記第２パッドを駆動する出力ドライバと、前記出力ドライバの電流駆動能力を調節する電流制御回路とを備える半導体メモリ装置であって、前記電流制御回路が、電流制御イネーブル信号に応答して、前記第１パッドの電圧を伝送する第１差動増幅型バッファと、前記電流制御イネーブル信号に応答して、前記第２パッドの電圧を伝送する第２差動増幅型バッファと、前記第１差動増幅型バッファの出力と前記第２差動増幅型バッファの出力との間の電圧を分圧して、分配電圧を出力する電圧分配器と、前記分配電圧と基準電圧とを比較する比較器と、前記比較器の出力に応答して、前記出力ドライバの電流駆動能力を調節するための制御ビットを発生する電流制御カウンタとを備えることを特徴とする半導体メモリ装置を提供する。
【００１４】
前記電圧分配器は、電流ミラー型分配器であることが好ましい。また、前記電圧分配器は、通常の抵抗ラダー型で構成されても良い。
【００１５】
【発明の実施の形態】
本発明及び本発明の動作上の利点、並びに本発明の実施により達成される目的を充分理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載の内容を参照する必要がある。
【００１６】
以下、添付した図面に基づいて本発明の望ましい実施の形態例を説明することにより、本発明を詳細に説明する。各図面において、同一の部材には同一の符号が付してある。
【００１７】
図３を参照すると、本発明による電流制御回路を備えたパケット方式の半導体メモリ装置は、第１パッド及び第２パッドＰ３１，Ｐ３２、出力ドライバＯ３１、電流制御回路ＣＴ３１及び制御回路Ｌ３１を備えている。ここでは、便宜上、出力ドライバの電流調節と関連する回路だけを示している。
【００１８】
前記出力ドライバＯ３１は、前記第２パッドＰ３２に接続されるとともに、前記第２パッドを駆動する。前記出力ドライバＯ３１は、前記第２パッドＰ３２と接地電圧ＶＳＳとの間にパラレルで接続される複数のプルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６を含む。前記プルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６のうち、ターンオンされるものの個数が多いほど前記出力ドライバＯ３１の電流駆動能力が向上する。
【００１９】
前記電流制御回路ＣＴ３１は、電流制御イネーブル信号ＣＣＴＧに応答して、前記第１パッドＰ３１の出力と前記第２パッドＰ３２の出力との間の電圧を分圧し、分配電圧Ｖｃｍｐと基準電圧Ｖｒｅｆとを比較して、その結果に応じて、前記出力ドライバＯ３１の電流駆動能力を調節するための制御ビットＩＣＴＲ０〜ＩＣＴＲ５を発生する。
【００２０】
特に、前記電流制御回路ＣＴ３１は、前記第１パッドの電圧ＶＯＨを伝送する伝送手段として、前記電流制御イネーブル信号ＣＣＴＧに応答して、前記第１パッドの電圧ＶＯＨをそのまま出力端に出力する第１バッファＴ３１を備えるとともに、前記第２パッドの電圧ＶＯＬを伝送する伝送手段として、前記電流制御イネーブル信号ＣＣＴＧに応答して、前記第２パッドの電圧ＶＯＬをそのまま出力端に出力する第２バッファＴ３２を備える。前記第１バッファＴ３１及び前記第２バッファＴ３２は、差動増幅型バッファからなることが好ましい。
【００２１】
また、前記電流制御回路ＣＴ３１はさらに、電圧分配器Ｖ３１、比較器Ｃ３１及び電流制御カウンタＤ３１をさらに備える。
【００２２】
前記電圧分配器Ｖ３１は、前記第１バッファＴ３１の出力と前記第２バッファＴ３２の出力との間の電圧を分圧して、前記分配電圧Ｖｃｍｐを出力する。前記電圧分配器Ｖ３１は抵抗ラダー型であって、前記第１バッファＴ３１の出力端と前記第２バッファＴ３２の出力端との間にシリアルで接続されるレジスタＲ３１とＲ３２で構成され、前記レジスタＲ３１とＲ３２の接続点から前記分配電圧Ｖｃｍｐが出力される。また、前記レジスタＲ３１とＲ３２は同じレジスタンス値を持ち、これにより前記分配電圧Ｖｃｍｐは（ＶＯＨ＋ＶＯＬ）／２となる。
【００２３】
前記比較器Ｃ３１は、前記分配電圧Ｖｃｍｐと基準電圧Ｖｒｅｆとを比較するとともに、前記電流制御カウンタＤ３１は、前記比較器Ｃ３１の出力に応答して、前記出力ドライバＯ３１の電流駆動能力を調節するための制御ビットＩＣＴＲ０〜ＩＣＴＲ５を発生する。
【００２４】
前記制御回路Ｌ３１は、イネーブル信号ＣＮＴに応答して、前記制御ビットＩＣＴＲ０〜ＩＣＴＲ５を受けて、前記出力ドライバＯ３１の電流駆動能力を制御する制御信号Ｑ０〜Ｑ５を発生する。前記制御信号Ｑ０〜Ｑ５は、それぞれ前記出力ドライバＯ３１のプルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６のうち対応するもののゲートに印加される。これにより、前記制御信号Ｑ０〜Ｑ５の論理値に応じて、前記プルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６のターンオン及びターンオフが決定される。
【００２５】
また、前記第１パッドＰ３１と接地電圧ＶＳＳとの間には、信号ＩＣＴＲＸにより制御されるプルダウンＮＭＯＳトランジスタＮ３Ｘが接続されている。
【００２６】
以下に、前記出力ドライバＯ３１の電流駆動能力が調節される動作について簡単に述べる。
【００２７】
前記信号ＩＣＴＲＸにより前記プルダウンＮＭＯＳトランジスタＮ３Ｘがターンオフされると、前記第１パッドＰ３１の電圧は出力高電圧ＶＯＨとなる。また、前記出力ドライバＯ３１のプルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６のうちどれかがターンオンされると、チップの外部のチャネルを介して前記第２パッドＰ３２に連結された電圧ＶｔがレジスタＲｔとターンオンされたプルダウンＮＭＯＳトランジスタのチャネルレジスタとの割合で分圧されて、前記第２パッドＰ３２の電圧が決定され、このときの前記第２パッドＰ３２の電圧は出力低電圧ＶＯＬとなる。
【００２８】
続いて、前記電流制御イネーブル信号ＣＣＴＧが論理"ハイ"に活性化されると、前記第１バッファＴ３１及び第２バッファＴ３２が動作して、前記第１バッファＴ３１は前記第１パッドの出力高電圧ＶＯＨをそのまま出力端に伝送し、一方、前記第２バッファＴ３２は前記第２パッドの出力低電圧ＶＯＬをそのまま出力端に伝送する。前記第１バッファＴ３１の出力と前記第２バッファＴ３２の出力との間の電圧は前記電圧分配器Ｖ３１により分圧されて前記分配電圧Ｖｃｍｐ、すなわち、（ＶＯＨ＋ＶＯＬ）／２が決定される。
【００２９】
このとき、前記ＶＯＬが目標値よりも高く、これが原因となって前記分配電圧Ｖｃｍｐが前記基準電圧Ｖｒｅｆよりも高くなった場合には、前記比較器Ｃ３１及び前記電流制御カウンタＤ３１を介して、前記出力ドライバＯ３１のプルダウンＮＭＯＳトランジスタＮ３１〜Ｎ３６のうちターンオンされるものの個数がインクリメントされる。これにより、前記出力ドライバＯ３１の電流駆動能力が増大され、前記ＶＯＬが下がる。
【００３０】
以上の動作により、パッドにかかる負荷の大小に応じて出力ドライバの電流駆動能力が細かく調節される。
【００３１】
図４は、図３に示されたバッファＴ３１及びＴ３２の一実施の形態例を示した回路図である。
【００３２】
図４を参照すると、前記バッファは、差動増幅部４０及び反転バッファ部５０を備える。
【００３３】
前記差動増幅部４０は、イネーブル信号ＣＣＴＧに応答して、入力信号Ｖｉｎ及び前記バッファの出力信号Ｖｏｕｔを差動増幅して前記バッファの反転出力信号／Ｖｏｕｔを出力する。前記反転バッファ部５０は、前記イネーブル信号ＣＣＴＧに応答して、前記差動増幅部４０の出力、すなわち、前記反転出力信号／Ｖｏｕｔを反転バッファリングし、前記バッファの出力信号Ｖｏｕｔとして出力する。
【００３４】
ここで、前記差動増幅部４０は、ＰＭＯＳ負荷トランジスタＰ４１，Ｐ４２、ＮＭＯＳ差動入力トランジスタＮ４１，Ｎ４２及びＮＭＯＳ電流ソーストランジスタＮ４３で構成され、前記反転バッファ部５０は、ＰＭＯＳトランジスタＰ５１，Ｐ５２及びＮＭＯＳトランジスタＮ５１，Ｎ５２で構成されている。尚、前記差動増幅部４０及び前記反転バッファ部５０は、別の回路を用い同じ機能を持つように各種の形態にて構成可能なことは言うまでもない。
【００３５】
前記イネーブル信号ＣＣＴＧは図３の電流制御イネーブル信号ＣＣＴＧに相当し、前記入力信号Ｖｉｎは図３のＶＯＨまたはＶＯＬに相当する。また、前記出力信号Ｖｏｕｔが図３の電圧分配器Ｖ３１に連結される。
【００３６】
次に、前記バッファの動作について説明する。前記電流制御イネーブル信号ＣＣＴＧが論理"ハイ"に活性化されると、ＮＭＯＳトランジスタＮ４３、ＰＭＯＳトランジスタＰ５１及びＮＭＯＳトランジスタＮ５２がいずれもターンオンされる。このとき、ＶｏｕｔがＶｉｎよりも低い場合には、ＮＭＯＳトランジスタＮ４１のチャネルコンダクタンスがＮＭＯＳトランジスタＮ４２のチャネルコンダクタンスよりも大きくなるため、前記ＮＭＯＳトランジスタＮ４１を通って流れる電流量が前記ＮＭＯＳトランジスタＮ４２を通って流れる電流量よりも多くなり、これにより前記差動増幅部４０の出力、すなわち、／Ｖｏｕｔのレベルが下がる。
【００３７】
したがって、前記反転バッファ部５０のＰＭＯＳトランジスタＰ５２は一層強くターンオンされ、ＮＭＯＳトランジスタＮ５１は一層強くターンオフされる状態となるので、Ｖｏｕｔのレベルが次第に上がり、ＶｉｎのレベルとＶｏｕｔのレベルに等しくなる。これに対し、ＶｏｕｔがＶｉｎよりも高い場合には、前記動作とは逆に動作し、これによりＶｏｕｔのレベルが次第に下がり、ＶｉｎのレベルとＶｏｕｔのレベルとが等しくなる。
【００３８】
つまり、前記バッファは、前記電流制御イネーブル信号ＣＣＴＧに応答して、前記入力信号Ｖｉｎをそのまま出力端に出力するのである。換言すれば、前記入力信号Ｖｉｎが図２に示された前記第１パッドの電圧ＶＯＨの場合には、前記出力信号Ｖｏｕｔは前記第１パッドの電圧ＶＯＨに等しくなり、また前記入力信号Ｖｉｎが図２に示された前記第２パッドの電圧ＶＯＬの場合には、前記出力信号Ｖｏｕｔは前記第２パッドの電圧ＶＯＬに等しくなる。
【００３９】
従って、図３に示された、本発明の実施の形態にかかる電流調節回路ＣＴ３１においては、前記第１パッドの電圧ＶＯＨ及び前記第２パッドの電圧ＶＯＬを伝送する伝送手段として、入力端における電流消耗が起こらずに入力電圧をそのまま出力電圧として出力する、図４に示されたような差動増幅型バッファを用いることにより、前記ＶＯＨ及びＶＯＬが変わるのを防止することができる。また、前記電圧分配器Ｖ３１のレジスタＲ３１とＲ３２を通って流れる電流が前記バッファＴ３１とＴ３２から供給されるので、前記レジスタＲ３１とＲ３２を通って大量の電流が流れ、これにより前記分配電圧Ｖｃｍｐが素早く定常状態に達する。
【００４０】
一方、図３に示された電流制御回路においては、前記電圧分配器Ｖ３１として、抵抗ラダー型のものが用いられているが、製造工程の変化や温度の変化などがおこった場合であっても、正確な（ＶＯＨ＋ＶＯＬ）／２をもつ分配電圧Ｖｃｍｐを得るためには、電流ミラー型電圧分配器がより好ましい。
【００４１】
図５は、電流ミラー型電圧分配器Ｖ３１′の回路図である。ここでは、動作説明のために、前記電流制御イネーブル信号ＣＣＴＧが論理"ハイ"に活性化されたときの、図３の第１バッファＴ３１及び第２バッファＴ３２が一緒に示してある。
【００４２】
図５において、４０Ａは前記第１バッファＴ３１の差動増幅部であり、５０Ａは前記第１バッファＴ３１の反転バッファ部である。また、４０Ｂは前記第２バッファＴ３２の差動増幅部であり、５０Ｂは前記第２バッファＴ３２の反転バッファ部である。レジスタＲ１は、図４に示されたＰＭＯＳ負荷トランジスタＰ４１の等価抵抗に相当し、レジスタＲ２は、図４に示されたＰＭＯＳ負荷トランジスタＰ４２の等価抵抗に相当する。電流ソースＩ３は、図４に示されたＮＭＯＳ電流ソーストランジスタＮ４３に相当する。また、レジスタＲ３は、図４に示されたＮＭＯＳトランジスタＮ５１の等価抵抗に相当する。
【００４３】
図５を参照すると、前記電流ミラー型電圧分配器Ｖ３１′は、分配電圧Ｖｃｍｐが出力される出力ノードＯと電源電圧ＶＤＤとの間に接続され、且つ前記第１バッファＴ３１の反転出力信号／ＶｏｕｔＡに応答して、前記第１バッファＴ３１の出力電流ＩＨをミラーリングする第１電流ミラートランジスタＰ６２と、前記出力ノードＯと電源電圧ＶＤＤとの間に接続され、且つ前記第２バッファＴ３２の反転出力信号／ＶｏｕｔＢに応答して、前記第２バッファＴ３２の出力電流ＩＬをミラーリングする第２電流ミラートランジスタＰ６３、及び前記出力ノードＯと接地電圧ＶＳＳとの間に接続されるレジスタＲを備える。
【００４４】
とりわけ、前記第１電流ミラートランジスタＰ６２のチャネル幅に対するチャネル長の割合（Ｗ／Ｌ、Ｗはチャネル幅、Ｌはチャネル長を表す）は、前記第１バッファＴ３１のＰＭＯＳトランジスタＰ５２のＷ／Ｌの半分となるように構成される。換言すれば、前記第１電流ミラートランジスタＰ６２の電流駆動能力が、前記第１バッファＴ３１のＰＭＯＳトランジスタＰ５２の電流駆動能力の半分になるように構成されるのである。前記第２電流ミラートランジスタＰ６３のＷ／Ｌは、前記第２バッファＴ３２のＰＭＯＳトランジスタＰ５２のＷ／Ｌの半分になるように構成される。換言すれば、前記第２電流ミラートランジスタＰ６３の電流駆動能力が、前記第２バッファＴ３２のＰＭＯＳトランジスタＰ５２の電流駆動能力の半分になるように構成されるのである。また、前記レジスタＲは、前記レジスタＲ３に等しいレジスタンス値をもつように構成される。
【００４５】
これにより、前記レジスタＲを通って（ＩＨ＋ＩＬ）／２の電流が流れることになり、前記分配電圧Ｖｃｍｐは（ＩＨ＋ＩＬ）Ｒ／２となる。すなわち、前記分配電圧Ｖｃｍｐは（ＶＯＨ＋ＶＯＬ）／２となるのである。
【００４６】
従って、図５に示された電流ミラー型電圧分配器Ｖ３１′を、図３に示された電流制御回路ＣＴ３１の電圧分配器Ｖ３１として用いると、製造工程の変化や温度の変化などがおこった場合であっても、正確な（ＶＯＨ＋ＶＯＬ）／２をもつ分配電圧Ｖｃｍｐを得ることができる。
【００４７】
以上のように、図面及び明細書において最適の実施の形態例が開示された。ここで、特定の用語が使われているが、これはただ本発明を説明するための目的で使われたものに過ぎず、意味の限定や特許請求の範囲に記載の本発明の範囲を制限する目的で使われたものではない。よって、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施の形態例が可能なことは理解できる筈である。よって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【００４８】
【発明の効果】
以上述べたように、本発明にかかる電流制御回路は、パケット方式の半導体メモリ装置において、ＶＯＨ及びＶＯＬの変化を最小化するほか、迅速かつ確度よく定常状態の分配電圧を得ることができる。さらに、本発明にかかる電流制御回路を備えた半導体メモリ装置においては、前記電流制御回路がＶＯＨ及びＶＯＬの変化を最小化するほか、迅速かつ確度よく定常状態の分配電圧を得ることにより、パッドにかかる負荷の大小に応じて出力ドライバの電流駆動能力が素早く調節できる利点がある。
【図面の簡単な説明】
【図１】パケット方式の半導体メモリ装置を採用するシステムの概略図である。
【図２】従来の技術による電流制御回路を備えたパケット方式の半導体メモリ装置の概略回路図である。
【図３】本発明の実施の形態による電流制御回路を備えたパケット方式の半導体メモリ装置の概略回路図である。
【図４】図３に示されたバッファの一実施の形態例の回路図である。
【図５】電流ミラー型電圧分配器の一実施の形態例の回路図である。
【符号の説明】
Ｐ３１…第１パッド
Ｐ３２…第２パッド
Ｏ３１…出力ドライバ
ＣＴ３１…電流制御回路
Ｌ３１…制御回路
ＶＳＳ…接地電圧
Ｎ３１〜Ｎ３６…プルダウンＮＭＯＳトランジスタ
ＣＣＴＧ…イネーブル信号
Ｖｃｍｐ…分配電圧
Ｖｒｅｆ…基準電圧
ＩＣＴＲ０〜ＩＣＴＲ５…制御ビット
ＶＯＨ…第１パッドの電圧
ＶＯＬ…第２パッドの電圧
Ｔ３１…第１バッファ
Ｔ３２…第２バッファ
Ｖ３１…電圧分配器
Ｃ３１…比較器
Ｄ３１…電流制御カウンタ
Ｒ３１、Ｒ３２、Ｒｔ…レジスタ
ＣＮＴ…イネーブル信号
Ｑ０〜Ｑ５…制御信号
ＩＣＴＲＸ…信号
Ｎ３Ｘ…プルダウンＮＭＯＳトランジスタ
Ｖｔ…第２パッドに連結された電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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