(57)【特許請求の範囲】
【請求項１】
ドレインが外部負荷接続端子に接続された第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースと第１の電源端子との間に接続された第１の抵抗と、
各ソース及びゲートが共通に接続され、前記第１の電源端子にそれぞれ直列に接続された第２〜第Ｎ＋１（但し、Ｎは２以上の整数）の電界効果トランジスタと、
前記第Ｎ＋１の電界効果トランジスタのドレインと第２の電源端子との間に接続された第２の抵抗とを備え、
前記第２〜第Ｎ＋１の電界効果トランジスタのうちのいずれかのトランジスタのドレインは、前記第１の電界効果トランジスタのゲートに接続し、
前記第２の抵抗の抵抗値ｒ２、前記Ｎの値、前記いずれかのトランジスタの段数ｍ（但し、ｍは１〜Ｎの整数）、前記各第２〜第Ｎ＋１の電界効果トランジスタのゲート幅Ｗ２、前記各第１〜第Ｎ＋１の電界効果トランジスタの単位ゲート幅当りの相互コンダクタンスｇｍ、及び前記各第１〜第Ｎ＋１の電界効果トランジスタの単位ゲート幅当りのドレインコンダクタンスｇｄは、ｒ２＝Ｎ／｛ｍ・Ｗ２・（ｇｍ−ｇｄ）｝、を満足するように設定し、
前記第２〜第Ｎ＋１の電界効果トランジスタの各ドレイン・ソース間電圧を、最小飽和電圧以上かつドレイン・ソース間耐圧以下に設定し、さらに前記第２の電源端子の電圧値が該定電流回路を含む電子回路全体の電源電圧値と等しくなるように前記Ｎの値を設定したことを特徴とする定電流回路。
【請求項２】
請求項１記載の定電流回路と、
前記第２の電源端子と前記外部負荷接続端子との間に接続されて電源電圧が印加され、２つの入力電圧の差を増幅する差動回路と、
を備えたことを特徴とする差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ（以下、「ＦＥＴ」という。）によって構成される定電流回路、特にプロセスのばらつき等によってＦＥＴの閾値がずれてしまった場合や、動作温度が変動した場合等においても、動作電流の変動等を抑制できる定電流回路と、それを用いた差動増幅回路に関するものである。
【０００２】
【従来の技術】
従来、この種の定電流回路に関する技術としては、次のような文献に記載されるものがあり、以下、この構成を図に従って説明する。
文献：テクニカル  ダイジェスト  オブ  アイ・イー・イー・イー  ガリウム・ヒ素  アイシイ  シンポジウム（Technical Digest of IEEE GaAs IC         Symposium）(1994)(米) Shen Feng,Josef Sauerer,Dieter Seitzer,  “Implementation of GaAs E/D HEMT Analog Components for Oversamp        ling Analog /Digital Conversion ”P.228-231
図３は、前記文献に記載された従来の定電流回路を用いた差動増幅回路の一構成例を示す回路図である。
この差動増幅回路は、入力電圧Ｖｉ１を入力する正相信号入力端子１、入力電圧Ｖｉ２を入力する逆相信号入力端子２、出力バイアス電圧Ｖｏ１を出力する正相信号出力端子３、出力バイアス電圧Ｖｏ２を出力する逆相信号出力端子４、及び電源電圧ＶＤが印加される電源端子５を有し、その入力端子１，２にそれぞれＦＥＴ１１，１２のゲートが接続されている。ＦＥＴ１１のドレインは、出力端子４に接続されると共に、負荷抵抗１３を介して電源端子５に接続されている。ＦＥＴ１２のドレインは、出力端子３に接続されると共に、負荷抵抗１４を介して電源端子５に接続されている。ＦＥＴ１１及び１２のソースは、定電流回路を構成するＦＥＴ１５のドレインに共通に接続され、このＦＥＴ１５のソース及びゲートがグランドＧに共通に接続されている。
【０００３】
この差動増幅回路では、入力端子１，２に入力された入力電圧Ｖｉ１，Ｖｉ２によってＦＥＴ１１，１２がオン、オフ動作し、定電流回路を構成するＦＥＴ１５のドレイン電流ｉが、ＦＥＴ１１，１２のソースから引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子３，４から出力される。
出力端子３，４から出力される出力バイアス電圧Ｖｏ１及びＶｏ２は、定電流回路であるＦＥＴ１５のドレイン電流ｉがＦＥＴ１１及び１２に同等に流れた状態なので、負荷抵抗１３，１４の抵抗値をｒとすると、Ｖｏ１＝Ｖｏ２＝ＶＤ−（ｉ・ｒ）／２となる。また、出力端子３，４の最大出力振幅はｒ・ｉとなる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の差動増幅回路に使用した定電流回路では、次の（１）〜（４）のような課題があった。
（１）  従来の定電流回路では、プロセスのばらつき等によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ１５に流れる電流ｉが設計値に対してずれてしまい、この電流ｉの変化分だけ差動増幅回路の出力バイアスずれが生じ、回路の特性が劣化してしまう。
（２）  従来の定電流回路では、プロセスのばらつき等によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ１５に流れる電流ｉが設計値に対してずれてしまい、この電流ｉの変化分だけ差動増幅回路の最大出力振幅が変化してしまう。
（３）  従来の定電流回路では、動作温度が変化した場合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉが変化してしまうため、この電流ｉの変化分だけ差動増幅回路の出力バイアスずれが生じ、回路の特性が劣化してしまう。
（４）  従来の定電流回路では、動作温度が変化した場合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉが変化してしまうため、この電流ｉの変化分だけ差動増幅回路の最大出力振幅が変化してしまう。
本発明は、前記従来技術が持っていた課題を解決し、プロセスのばらつき等によってＦＥＴの閾値がずれてしまった場合や、動作温度が変動した場合等においても、動作電流の変動等の小さい定電流回路及びそれを用いた差動増幅回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの請求項１に係る発明では、定電流回路において、ドレインが外部負荷接続端子に接続された第１のＦＥＴと、前記第１のＦＥＴのソースと第１の電源端子との間に接続された第１の抵抗と、各ソース及びゲートが共通に接続され、前記第１の電源端子にそれぞれ直列に接続された第２〜第Ｎ＋１（但し、Ｎは２以上の整数）のＦＥＴと、前記第Ｎ＋１のＦＥＴのドレインと第２の電源端子との間に接続された第２の抵抗とを備え、前記第２〜第Ｎ＋１のＦＥＴのうちのいずれかのトランジスタのドレインを、前記第１のＦＥＴのゲートに接続している。
前記第２の抵抗の抵抗値ｒ２、前記Ｎの値、前記いずれかのトランジスタの段数ｍ（但し、ｍは１〜Ｎの整数）、前記各第２〜第Ｎ＋１のＦＥＴのゲート幅Ｗ２、前記各第１〜第Ｎ＋１のＦＥＴの単位ゲート幅当りの相互コンダクタンスｇｍ、及び前記各第１〜第Ｎ＋１のＦＥＴの単位ゲート幅当りのドレインコンダクタンスｇｄは、ｒ２＝Ｎ／｛ｍ・Ｗ２・（ｇｍ−ｇｄ）｝、を満足するように設定している。
その上、前記第２〜第Ｎ＋１のＦＥＴの各ドレイン・ソース間電圧を、最小飽和電圧以上かつドレイン・ソース間耐圧以下に設定し、さらに前記第２の電源端子の電圧値が該定電流回路を含む電子回路全体の電源電圧値と等しくなるように前記Ｎの値を設定している。
このような構成を採用したことにより、プロセスのばらつき等による第１のＦＥＴの閾値ずれ、あるいは動作温度の変化等により、この第１のＦＥＴのドレイン電流が減少したときには、第２の抵抗に流れる電流が減少し、該第１のＦＥＴのゲート・ソース間電圧が増加してドレイン電流が増加する。逆に、第１のＦＥＴのドレイン電流が増加した場合には、第２の抵抗に流れる電流が増加し、該第１のＦＥＴのゲート・ソース間電圧が減少してドレイン電流が減少する。
【０００６】
請求項２に係る発明では、差動増幅回路において、請求項１記載の定電流回路と、前記第２の電源端子と前記外部負荷接続端子との間に接続されて電源電圧が印加され、２つの入力電圧の差を増幅する差動回路とを備えている。
このような構成を採用したことにより、定電流回路は差動増幅回路において定電流源として動作する。
【０００７】
【発明の実施の形態】
（参考例）
図２は、本発明の参考例の定電流回路を用いた差動増幅回路を示す概略の構成図である。以下、この図２を参照しつつ、本発明の参考例の（Ａ）構成、（Ｂ）動作、及び（Ｃ）効果を説明する。なお、図２は、この参考例が理解できる程度に概略的に示してあるに過ぎない。
【０００８】
（Ａ）  構成
図２に示す差動増幅回路は、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２を出力する差動回路２０と、この差動回路２０から定電流のドレイン電流Ｉｄ１を引込む定電流回路４０とで、構成されている。
差動回路２０は、入力電圧Ｖｉ１を入力する正相信号入力端子２１、入力電圧Ｖｉ２を入力する逆相信号入力端子２２、出力バイアス電圧Ｖｏ１を出力する正相信号出力端子２３、出力バイアス電圧Ｖｏ２を出力する逆相信号出力端子２４、電源電圧ＶＤ１が印加される電源端子２５、及び電流源接続端子２６を有し、その入力端子２１，２２にＦＥＴ２７，２８のゲートがそれぞれ接続されている。ＦＥＴ２７のドレインは、出力端子２４に接続されると共に、負荷抵抗２９を介して電源端子２５に接続されている。ＦＥＴ２８のドレインは、出力端子２３に接続されると共に、負荷抵抗３０を介して電源端子２５に接続されている。ＦＥＴ２７及び２８のソースは、電流源接続端子２６に共通に接続されている。
定電流回路４０は、電流源接続端子２６に接続された外部負荷接続端子４１、例えばグランドＧに接続された第１の電源端子４２、及び例えば電源電圧ＶＤ２が印加される第２の電源端子４３を有し、その外部負荷接続端子４１に第１のＦＥＴ４４のドレインが接続されている。ＦＥＴ４４のソースは、第１の抵抗４５を介して電源端子４２に接続されている。ＦＥＴ４４のゲートには、ドレイン電流Ｉｄ２が流れる第２のＦＥＴ４６のドレインが接続され、このソース及びゲートが電源端子４２に共通に接続されている。ＦＥＴ４６のドレインは、第２の抵抗４７を介して電源端子４３に接続されている。
【０００９】
（Ｂ）  動作
図２の差動増幅回路において、入力端子２１，２２に入力電圧Ｖｉ１，Ｖｉ２がそれぞれ入力されると、ＦＥＴ２７，２８がオン、オフ動作する。すると、ＦＥＴ４４のドレイン電流Ｉｄ１が、ＦＥＴ２７及び２８のソースから引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子２３，２４から出力される。
出力端子２３，２４から出力される出力バイアス電圧Ｖｏ１及びＶｏ２は、ＦＥＴ４４のドレイン電流Ｉｄ１がＦＥＴ２７及び２８に同等に流れた状態なので、負荷抵抗２９及び３０の抵抗値をｒとすると、Ｖｏ１＝Ｖｏ２＝ＶＤ１−（Ｉｄ１・ｒ）／２となる。また、出力端子２３，２４の最大出力振幅はｒ・Ｉｄ１となる。
【００１０】
次に、定電流回路４０の動作を説明する。
定電流回路４０では、プロセス等のばらつきによって閾値が変動し、ＦＥＴ４４のドレイン電流Ｉｄ１が減少した場合、抵抗４７に流れる電流が減少し、この抵抗４７とＦＥＴ４６のドレインの接続部の電圧が増加し、ＦＥＴ４４のゲート・ソース間電圧が増加するので、該ＦＥＴ４４のドレイン電流Ｉｄ１が増加する。逆に、ＦＥＴ４４のドレイン電流Ｉｄ１が増加した場合、抵抗４７に流れる電流が増加し、この抵抗４７とＦＥＴ４６のドレインの接続部の電圧が減少し、ＦＥＴ４４のゲート・ソース間電圧が減少するので、該ＦＥＴ４４のドレイン電流Ｉｄ１が減少する。
一般にＦＥＴのドレイン電流Ｉｄは、該ＦＥＴの相互コンダクタンスをｇｍとし、ドレインコンダクタンスをｇｄとし、閾値電圧をＶｔとし、ドレイン電圧をＶｄとし、ゲート電圧をＶｇとし、ソース電圧をＶｓとすると、Ｉｄ＝ｇｍ（Ｖｇ−Ｖｓ−Ｖｔ）＋ｇｄ（Ｖｄ−Ｖｓ）で表すことができる。これより、ＦＥＴ４４のゲート幅をＷ１とし、ＦＥＴ４６のゲート幅をＷ２とし、ＦＥＴ４４及び４６の単位ゲート幅当りの相互コンダクタンス及びドレインコンダクタンスをそれぞれｇｍ及びｇｄとし、ＦＥＴ４４及び４６の閾値をＶｔとし、抵抗４５の抵抗値をｒ１とし、抵抗４７の抵抗値をｒ２とし、端子４１の電圧をＶｄ１とし、ＦＥＴ４４のゲートの電圧をＶｇとすると、ＦＥＴ４４のドレイン電流Ｉｄ１は、
Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ−ｒ１・Ｉｄ１−Ｖｔ）
＋ｇｄ・Ｗ１・（Ｖｄ１−ｒ１・Ｉｄ１）          ・・・（１）
Ｉｄ２＝ｇｍ・Ｗ２・（−Ｖｔ）
＋ｇｄ・Ｗ１・（ＶＤ２−ｒ２・Ｉｄ２）          ・・・（２）
Ｖｇ＝ＶＤ２−ｒ２・Ｉｄ２                            ・・・（３）
（１）式、（２）式を整理すると、
【数１】
0003853911.tif 000002
（３）式、（５）式より、
【数２】
0003853911.tif 000003
（４）式、（６）式より、
【数３】
0003853911.tif 000004
（７）式をＶｔで微分すると、
【数４】
0003853911.tif 000005
となり、ｄＩｄ１／ｄＶｔ＝０の時、即ち、ｒ２＝１／｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依存しなくなる。
また、電源電圧ＶＤ２の値は、ＶＤ２＝Ｖｇ＋ｒ２・Ｉｄ２となる。ここで、ＶｇはＦＥＴ４６のドレイン・ソース間電圧なので、（ＦＥＴ４６の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６のドレイン・ソース間耐圧）を満すように設定しなければならない。また、抵抗値ｒ１は、ｒ１・Ｉｄ１＝Ｖｇとなるように設定すれば、従来の定電流回路と同等の電流が得られる。
【００１１】
（Ｃ）  効果
この参考例によれば、次の（i）〜（iv）のような効果が期待できる。
（i）  定電流回路４０は、プロセスのばらつき等によってＦＥＴ４４の閾値ずれにより、ドレイン電流Ｉｄ１が減少したときには、該ＦＥＴ４４のゲート・ソース間電圧が増加し、ドレイン電流Ｉｄ１を増加させる方向に作用し、逆に、ドレイン電流Ｉｄ１が増加したときには、ゲート・ソース間電圧が減少して該ドレイン電流Ｉｄ１を減少させる方向に作用する。この結果、定電流回路４０に流れるドレイン電流Ｉｄ１の変動を抑えることができ、差動増幅回路の出力バイアスずれを抑制できる。
（ii）  前記（i）と同様に、差動増幅回路の最大出力振幅の変動も抑制できる。
(iii）  閾値変動と同様に、動作温度の変化によってドレイン電流Ｉｄ１が減少したときには、ＦＥＴ４４のゲート・ソース間電圧が増加して該ドレイン電流Ｉｄ１を増加させる方向に作用し、逆に、ドレイン電流Ｉｄ１が増加したときには、ＦＥＴ４４のゲート・ソース間電圧が減少して該ドレイン電流Ｉｄ１を減少させる方向に作用する。この結果、定電流回路４０に流れるドレイン電流Ｉｄ１の変動を抑えることができ、差動増幅回路の出力バイアスずれを抑制できる。
（iv）  前記(iii）と同様に、差動増幅回路の最大出力振幅の変動も抑制できる。
【００１２】
（実施形態）
図１は、本発明の実施形態の定電流回路を用いた差動増幅回路を示す概略の回路図であり、参考例を示す図２中の要素と共通の要素には共通の符号が付されている。以下、図１を参照しつつ、本発明の実施形態の（Ａ）構成、（Ｂ）動作、及び（Ｃ）効果を説明する。なお、図１は、この実施形態が理解できる程度に概略的に示してあるに過ぎず、従って本発明を図１の構成例に限定するものではない。
【００１３】
（Ａ）  構成
図１の差動増幅回路は、図２と同様の差動回路２０と、図２と異なる構成の定電流回路４０Ａとで構成されている。
定電流回路４０Ａは、図２と同様の電流源接続端子２６に接続された外部負荷接続端子４１、グランドＧに接続された第１の電源端子４２、及び第２の電源端子４３を有している。電源端子４３は、図２と異なり電源端子２５に接続されて電源電圧ＶＤ１が印加されるようになっている。外部負荷接続端子４１には、ドレイン電流Ｉｄ１を流す第１のＦＥＴ４４Ａのドレインが接続され、このソースが第１の抵抗４５を介して電源端子４２に接続されている。ＦＥＴ４４Ａのゲートには、ドレイン電流Ｉｄ２を流す第２のＦＥＴ４６1 のドレインが接続され、このソース及びゲートが電源端子４２に共通に接続されている。ＦＥＴ４６1 のドレインには、第３のＦＥＴ４６2 〜第Ｎ＋１のＦＥＴ４６N が直列に接続され、これらの各ＦＥＴ４６2 〜４６N のソース及びゲートがそれぞれ共通に接続されている。第Ｎ＋１のＦＥＴ４６N のドレインは、第２の抵抗４７を介して電源端子４３に接続されている。
【００１４】
（Ｂ）  動作
図１の差動増幅回路では、入力電圧Ｖｉ１，Ｖｉ２が入力端子２１，２２に入力されると、ＦＥＴ２７，２８がオン、オフ動作し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１がＦＥＴ２７及び２８のソースから引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子２３，２４から出力される。
出力端子２３，２４から出力される出力バイアス電圧Ｖｏ１及びＶｏ２は、ＦＥＴ４４Ａのドレイン電流Ｉｄ１がＦＥＴ２７及び２８に同等に流れた状態なので、負荷抵抗２９及び３０の抵抗値をｒとすると、Ｖｏ１＝Ｖｏ２＝ＶＤ１−（Ｉｄ１・ｒ）／２となる。また、出力端子２３，２４の最大出力振幅はｒ・Ｉｄ１となる。
【００１５】
次に、定電流回路４０Ａの動作を説明する。
本実施形態の定電流回路４０Ａでは、参考例と同様に、プロセス等のばらつきによって閾値が変動し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減少した場合、抵抗４７に流れる電流が減少し、ＦＥＴ４６1 のドレインの電圧が抵抗４７の電圧降下変化分の１／Ｎだけ増加し、ＦＥＴ４４Ａのゲート・ソース間電圧が増加するので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加する。逆に、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加した場合、抵抗４７に流れる電流が増加し、ＦＥＴ４６1 のドレインの電圧が抵抗４７の電圧降下変化分の１／Ｎだけ減少し、ＦＥＴ４４Ａのゲート・ソース間電圧が減少するので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減少する。
参考例と同様に、ＦＥＴ４４Ａのゲート幅をＷ１とし、各ＦＥＴ４６1 〜４６N は全て同じゲート幅Ｗ２とし、各ＦＥＴ４４Ａ及び４６1 〜４６N の単位ゲート幅当りの相互コンダクタンス及びドレインコンダクタンスをそれぞれｇｍ及びｇｄとし、各ＦＥＴ４４Ａ及び４６1 〜４６N の閾値をＶｔとし、抵抗４５の抵抗値をｒ１とし、抵抗４７の抵抗値をｒ２とし、端子４１の電圧をＶｄ１とし、ＦＥＴ４４Ａのゲートの電圧をＶｇとすると、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１は、
Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ−ｒ１・Ｉｄ１−Ｖｔ）
＋ｇｄ・Ｗ１・（Ｖｄ１−ｒ１・Ｉｄ１）        ・・・（９）
Ｉｄ２＝ｇｍ・Ｗ２・（−Ｖｔ）
＋ｇｄ・Ｗ１・（ＶＤ１−ｒ２・Ｉｄ２）／Ｎ    ・・・（１０）
Ｖｇ＝（ＶＤ１−ｒ２・Ｉｄ２）／Ｎ                  ・・・（１１）
（９）式、（１０）式を整理すると、
【数５】
0003853911.tif 000006
（１１）式、（１３）式より、
【数６】
0003853911.tif 000007
（１２）式、（１４）式より、
【数７】
0003853911.tif 000008
（１５）式をＶｔで微分すると、
【数８】
0003853911.tif 000009
となり、ｄＩｄ１／ｄＶｔ＝０の時、即ち、ｒ２＝Ｎ／｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依存しなくなる。
また、電源電圧ＶＤ１の値は、各ＦＥＴ４６1 〜４６N のドレイン・ソース間電圧が全て同じなので、ＶＤ１＝Ｎ・Ｖｇ＋ｒ２・Ｉｄ２となる。ここで、ＶｇはＦＥＴ４６1 のドレイン・ソース間電圧なので、（ＦＥＴ４６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６1 のドレイン・ソース間耐圧）を満すように設定しなければならない。また、抵抗値ｒ１は、ｒ１・Ｉｄ１＝Ｖｇとなるように設定すれば、従来の定電流回路と同等の電流が得られる。
【００１６】
（Ｃ）  効果
この実施形態によれば、ＦＥＴ４４Ａに流れるドレイン電流Ｉｄ１に基づいて、ＦＥＴ４６１〜４６Ｎの設けた分に応じたＦＥＴ４４Ａのゲート・ソース間電圧を調整することにより、ＦＥＴ４４Ａのドレイン電流Ｉｄ１を制御することができるので、参考例の効果（i）〜（iv）に加えて、さらに次のような効果も期待できる。
ＦＥＴ４４Ａのゲート電圧Ｖｇを、（ＦＥＴ４６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６1 のドレイン・ソース間耐圧）の範囲内に設定し、かつ電源端子４３が差動回路２０の電源電圧ＶＤ１と等しくなるようにＮの値を決めることにより、回路全体の電源を単一化できる。
【００１７】
（変形例）
本発明では、参考例及実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（I）〜（IV）のようなものがある。
（I）  実施形態では、ＦＥＴ４４ＡのゲートをＦＥＴ４６1 のドレインに接続しているが、該ＦＥＴ４４ＡのゲートはＦＥＴ４６2 ,４６3 ，・・・，４６Ｎのいずれかのドレインに接続しても構わない。但し、この場合、いずれかのＦＥＴ４６2 ,４６3 ，・・・，４６Ｎの段数をｍ（但し、ｍは１〜Ｎの整数）とすると、抵抗４７の抵抗値ｒ２は、
【数９】
0003853911.tif 000010
となる。
（II）  参考例、実施形態及び前記（I）では、抵抗４７の抵抗値ｒ２の値を計算式で示したが、必ずしもこの値に設定しなくても電流の変動を抑制する効果は得られる。計算式は理論的に考えた場合、効果が最大になるものである。
(III）  上記参考例や実施形態では、定電流回路４０，４０ＡをＦＥＴで構成した場合について説明したが、このＦＥＴに代えてバイポーラトランジスタ等の他のトランジスタで構成することも可能である。
（IV）  参考例や実施形態では、差動増幅回路に使用する定電流回路４０，４０Ａについて説明したが、本発明の定電流回路は、差動増幅回路に限らず、定電流回路を使用する電子回路全般に適用できる。
【００１８】
【発明の効果】
以上詳細に説明したように、本発明のうちの請求項１に係る発明の定電流回路によれば、次の（ａ）〜（ｃ）のような効果が期待できる。
（ａ）  第２の抵抗の抵抗値ｒ２、第２〜第Ｎ＋１のＦＥＴにおけるＮの値、段数ｍ、各ゲート幅Ｗ２、第１〜第Ｎ＋１のＦＥＴにおける単位ゲート幅当りの相互コンダクタンスｇｍ及びドレインコンダクタンスｇｄは、ｒ２＝Ｎ／｛ｍ・Ｗ２・（ｇｍ−ｇｄ）｝、を満足するように設定したので、第１のＦＥＴのドレイン電流がこの第１のＦＥＴの閾値電圧に依存しなくなる。そのため、第１のＦＥＴにおける閾値電圧のずれや動作温度の変化により生じるドレイン電流の変動を抑制できる。
（ｂ）  第１の電源端子に直列に第２〜第Ｎ＋１のＦＥＴを設け、これらＦＥＴのいずれかのドレインを第１のＦＥＴのゲートに接続した構成としたので、第１のＦＥＴに流れる電流に基づいて、第２〜第Ｎ＋１のＦＥＴの設けた分に応じた第１のＦＥＴのゲート・ソース間電圧を調整することにより、第１のＦＥＴのドレイン電流を制御することができる。これにより、第１のＦＥＴのゲート電圧を最適な値に設定できる。
（ｃ）  第２〜第Ｎ＋１のＦＥＴの各ドレイン・ソース間電圧を、最小飽和電圧以上かつドレイン・ソース間耐圧以下に設定し、さらに第２の電源端子の電圧値が定電流回路を含む差動増幅回路全体の電源電圧値と等しくなるようにＮの値を設定したので、回路全体の電源を単一化でき、使い勝手が向上する。
請求項２に係る発明の差動増幅回路によれば、請求項１に係る発明の定電流回路を有しているので、この差動増幅回路の出力電圧のずれや、最大出力振幅の変動等を抑制できる。さらに、第２の電源端子の電圧値が差動増幅回路全体の電源電圧値と等しくなるようにＮの値を設定したので、差動増幅回路全体の電源を単一化でき、使い勝手が向上する。
【図面の簡単な説明】
【図１】  本発明の実施形態の定電流回路を用いた差動増幅回路を示す回路図である。
【図２】  本発明の参考例の定電流回路を用いた差動増幅回路を示す回路図である。
【図３】従来の定電流回路を用いた差動増幅回路の回路図である。
【符号の説明】
２０                    差動回路
４０，４０Ａ            定電流回路
４１                    外部負荷接続端子
４２，４３              第１、第２の電源端子
４４，４４Ａ            第１のＦＥＴ
４５，４７              第１、第２の抵抗
４６，４６1            第２のＦＥＴ
４６2 〜４６N          第２〜第Ｎ＋１のＦＥＴ
【図１】
0003853911.tif 000011
【図２】
0003853911.tif 000012
【図３】
0003853911.tif 000013