(57)【特許請求の範囲】
【請求項１】
入力信号の瞬時値をキャリア周期の４倍数分の１の周期で離散的に抽出する信号抽出器と、該信号抽出器の出力に接続され１タップ当たりの遅延量が入力信号のキャリア周期の４倍数分の１である離散的な遅延線とを具備し、
前記遅延線の１シンボル期間に相当する複数のタップの内から前記入力信号のキャリアの半周期毎の信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第１の中間相関出力とし、
該第１の中間相関出力を得るために使用したタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第２の中間相関出力とし、
前記第１の中間相関出力を得るために使用したタップから１シンボル期間前又は後にずれた複数のタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第３の中間相関出力とし、
該第３の中間相関出力を得るために使用したタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第４の中間相関出力とし、
前記第３と第４の中間相関出力の和と前記第１の中間相関出力との積を第１の相関出力とし、
前記第３と第４の中間相関出力の和と前記第２の中間相関出力との積を第２の相関出力としたことを特徴とする相関器。
【請求項２】
入力信号の瞬時値をキャリア周期の４倍数分の１の周期で離散的に抽出する信号抽出器と、該信号抽出器の出力に接続され１タップ当たりの遅延量が入力信号のキャリア周期の４倍数分の１である離散的な第１の遅延線と、遅延量が１シンボル期間に相当する第２の遅延線とを具備し、
前記第１の遅延線の１シンボル期間に相当する複数のタップの内から前記入力信号のキャリアの半周期毎の信号を取り出し、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第１の中間相関出力とし、
該第１の中間相関出力を得るために使用した前記第１の遅延線のタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出し、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第２の中間相関出力とし、
前記第１の中間相関出力と前記第２の中間相関出力との和を前記第２の遅延線に入力して、前記第２の遅延線の出力を第３の中間相関出力とし、
前記第３の中間相関出力と前記第１の中間相関出力との積を第１の相関出力とし、
前記第３の中間相関出力と前記第２の中間相関出力との積を第２の相関出力としたことを特徴とする相関器。
【請求項３】
前記信号抽出器をA/D変換器で構成し、前記遅延線を複数のフリップフロップからなるシフトレジスタで構成したことを特徴とする請求項１又は２に記載の相関器。
【請求項４】
前記信号抽出器を電荷抽出回路で構成し、前記遅延線をＣＣＤで構成したことを特徴とする請求項１又は２に記載の相関器。
【請求項５】
前記信号抽出器をトランジスタ又はダイオード等のゲート素子とメモリキャパシタからなるサンプルホールド回路で構成し、前記遅延線をトランジスタ又はダイオード等のゲート素子とメモリキャパシタからなる複数のサンプルホールド回路を遅延素子として構成したことを特徴とする請求項１又は２に記載の相関器。
【請求項６】
前記信号抽出器をカレントミラー回路とスイッチング回路からなる電流型サンプルホールド回路で構成し、前記遅延線をカレントミラー回路とスイッチング回路からなる複数の電流型サンプルホールド回路を遅延素子として構成したことを特徴とする請求項１又は２に記載の相関器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばIEEE802.11に標準化されているDQPSK（Differential Quad Phase Shift Keying）変調されたDS-SS（Direct Sequence-Spectrum Spreading：直接拡散されたスペクトラム拡散通信の）信号を復調する相関器に関するものであり、特にキャリア同期をとることなく復調できるようにした遅延検波方式の相関器に関するものである。
【０００２】
【従来の技術】
従来のQPSK（Quad Phase Shift Keying）変調されたDS-SS信号の送信信号の発生方法と、受信機での復調方法を図１０を用いながら説明する。
【０００３】
送信信号の発生は２段階に分けて行われる。第１の段階においては、+1と-1で表される２bit一組で１シンボルとする送信データを用意し、これにそれぞれＰＮ系列と呼ばれるやはり+1と-1で表される疑似ランダム信号を掛け合わせて変調する。ＰＮ系列の最小単位は、スペクトラム拡散通信の分野では１チップと呼ばれ、チップの周期はシンボル周期の整数分の１である。この整数をチップ長と呼ぶ。
【０００４】
第２の段階においては、ＰＮ系列を掛け合わされた２つの２値信号を、それぞれ互いに直交関係にある２つのキャリアに掛け合わせ、その２つのキャリアを足し合わせて送信する。
【０００５】
この結果、送信される信号e(t)は一般に、
0003781083.tif 000002
だだし、ψ1＝０，π      ψ2＝０，π
で表される。
【０００６】
ψ1とψ2はそれぞれ送信シンボルを位相で表したものであり、a(t)はＰＮ系列信号、A/21/2はキャリアの振幅、ωはキャリアの角周波数、θ1はキャリアを掛け合わせるときに発生する位相オフセットである。また、式(1)は三角関数の定理から以下のように書き直すことができる。
E(t)＝a(t)・Acos（ωt＋ψ＋θ2）                           ・・・(2)
だだし、θ2＝π/4＋θ1
ψ＝０，π/2，π，3π/2
これが受信機に入力されるので、この信号Ｅを図１０に入力信号源５１として表す。
【０００７】
受信機側では、この信号Ｅは２経路に分けられ、それぞれ周波数ミキサ５２，５３に入力される。５４はローカル信号源であり、位相検波器５５を利用して例えばコスタスループ等の手法により、キャリア位相に対して同期のとれた正弦波信号
IL1(t)＝cos（ωt＋θ1）                                    ・・・(3)
を発生する。
【０００８】
ミキサ５２はローカル信号源５４から信号IL1をそのまま入力し、ミキサ５３には同信号IL1を９０度移相器５６によって９０度位相をずらせた正弦波信号
QL1(t)＝sin（ωt＋θ1）                                    ・・・(4)
を入力して、それぞれ入力信号Ｅに掛け合わせる。
【０００９】
この結果、２つのミキサ５２，５３の出力には、それぞれ以下の信号がえられる。
0003781083.tif 000003
【００１０】
これをローパスフィルタ５７，５８を用いることにより２ωｔの高周波項を除去する。ψ1＝０，π、ψ2＝０，πであることから、
sin（ψ1)＝sin（ψ2）=0                                    ・・・(7)
であるから、
ILPF(t)=(1／２3/2）A・a(t)cos（ψ1)                        ・・・(8)
QLPF(t)=(1／２3/2）A・a(t)cos（ψ2)                        ・・・(9)
のベースバンド信号が得られる。
【００１１】
これらを図１０に示した相関器（matched filter）５９，６０にかけることにより、送信機で掛け合わされたＰＮ系列を除去する。相関器は、田近，”スペクトラム拡散におけるデジタルマッチドフィルタ技術とその問題点”，信学技報等に詳しいが、変調に使用したＰＮ系列で重み付けされ、１シンボル周期に１度相関ピークと呼ばれるパルスを出力する一種の時間領域フィルタである。出力されるパルスの極性は、式(8)、式(9)のψ1とψ2によって決定されるので、この相関ピークの極性をもとに送信シンボルを復調することができる。
【００１２】
なお、一般に受信機側で送信機の絶対位相を知ることは困難であることから、前後のシンボル変化を差動信号によって表現して変調する場合が多い。このような変調方式はDQPSKと呼ばれる。
【００１３】
【発明が解決しようとする課題】
以上説明した従来技術は、以下に述べる問題を有している。
（１）受信機はミキサ５７，５８や９０度移相器５６といった集積化の難しい素子を含んでおり、小型化、低消費電力化の妨げとなる。
（２）一般にスペクトラム拡散通信は、Ｃ／Ｎ比の低い環境で使われるので、キャリアに対する同期をとることがしばしば技術的に困難となる。
（３）無線ＬＡＮ等の短いパケットを何回にもわたってやりとりするアプリケーションを想定した場合、システムとして高速な同期捕捉が必要になる。従来の技術で示したようなキャリア同期を必要とする受信機では、キャリア同期確立に要する時間が、システム全体のスループットを低下させるおそれがある。
【００１４】
本発明は以上のような点に鑑みてなされたものであり、その目的は、キャリアから直接的に位相情報を抽出できるようにし、ミキサや９０度移相器を不要にして集積化し易くし、またキャリア同期をとる必要を無くしてＣ／Ｎ比の低い環境下であっても復調を可能にし、更に同期捕捉を高速化してスループットを向上させた相関器を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、入力信号の瞬時値をキャリア周期の４倍数分の１の周期で離散的に抽出する信号抽出器と、該信号抽出器の出力に接続され１タップ当たりの遅延量が入力信号のキャリア周期の４倍数分の１である離散的な遅延線とを具備し、前記遅延線の１シンボル期間に相当する複数のタップの内から前記入力信号のキャリアの半周期毎の信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第１の中間相関出力とし、該第１の中間相関出力を得るために使用したタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第２の中間相関出力とし、前記第１の中間相関出力を得るために使用したタップから１シンボル期間前又は後にずれた複数のタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第３の中間相関出力とし、該第３の中間相関出力を得るために使用したタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出して、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第４の中間相関出力とし、前記第３と第４の中間相関出力の和と前記第１の中間相関出力との積を第１の相関出力とし、前記第３と第４の中間相関出力の和と前記第２の中間相関出力との積を第２の相関出力とするよう構成した。
第２の発明は、入力信号の瞬時値をキャリア周期の４倍数分の１の周期で離散的に抽出する信号抽出器と、該信号抽出器の出力に接続され１タップ当たりの遅延量が入力信号のキャリア周期の４倍数分の１である離散的な第１の遅延線と、遅延量が１シンボル期間に相当する第２の遅延線とを具備し、前記第１の遅延線の１シンボル期間に相当する複数のタップの内から前記入力信号のキャリアの半周期毎の信号を取り出し、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第１の中間相関出力とし、該第１の中間相関出力を得るために使用した前記第１の遅延線のタップから前記入力信号のキャリアの４分の１周期相当ずれたタップの信号を取り出し、それら各々をＰＮ系列の重みで乗算し該乗算結果を加算して第２の中間相関出力とし、前記第１の中間相関出力と前記第２の中間相関出力との和を前記第２の遅延線に入力して、前記第２の遅延線の出力を第３の中間相関出力とし、前記第３の中間相関出力と前記第１の中間相関出力との積を第１の相関出力とし、前記第３の中間相関出力と前記第２の中間相関出力との積を第２の相関出力とするよう構成した。
第３の発明は、第１又は第２の発明において、前記信号抽出器をＡ／Ｄ変換器で構成し、前記遅延線を複数のフリップフロップからなるシフトレジスタで構成した。
第４の発明は、第１又は第２の発明において、前記信号抽出器を電荷抽出回路で構成し、前記遅延線をＣＣＤで構成した。
第５の発明は、第１又は第２の発明において、前記信号抽出器をトランジスタ又はダイオード等のゲート素子とメモリキャパシタからなるサンプルホールド回路で構成し、前記遅延線をトランジスタ又はダイオード等のゲート素子とメモリキャパシタからなる複数のサンプルホ−ルド回路を遅延素子として構成した。
第６の発明は、第１又は第２の発明において、前記信号抽出器をカレントミラー回路とスイッチング回路からなる電流型サンプルホールド回路で構成し、前記遅延線をカレントミラー回路とスイッチング回路からなる複数の電流型サンプルホールド回路を遅延素子として構成した。
【００１６】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の相関器を示す図である。この例では、１チップ当たりのキャリア数が１波で、１チップ当たり４サンプリングのデジタル相関器を示している。１は従来の技術で示した信号原５１と同じ入力信号Ｅの信号源であって、チップ長ＬｃのＰＮ系列で直接拡散され、さらにキャリア角周波数ωでQPSK変調されたDS-SS信号を発生する。２はA/D変換器（信号抽出器）であって、キャリア周波数の４倍のレートでA/D変換を行う。３，４は各々総遅延量が１シンボル周期に相当する離散的遅延線であり、入力端子IN1，IN2と遅延信号出力端子OUT1，OUT2の他に、２つの中間相関信号出力端子IOUT1とQOUT1，IOUT2とQOUT2を持っている。遅延線３，４の構成については後述する。
【００１７】
遅延線３の出力端子OUT1の遅延信号は遅延線４の入力端子IN2に入力する。遅延線４の出力端子IOUT2，QOUT2から得られる中間相関信号が加算器５によって加算される。また遅延線３の出力端子IOUT1から得られる中間相関信号と加算器５の出力信号を乗算器６によって乗算し、遅延線３の出力端子QOUT1から得られる中間相関信号と加算器５の出力信号を乗算器７によって乗算して、相関器の最終的な相関出力信号をIOUT、QOUTとして取り出す。
【００１８】
図２は遅延線３の詳細な構成を示す図である。遅延線４も同じであるので、ここでは遅延線３を代表して説明する。３１はシフトレジスタを構成する遅延器（フリップフロップ）であり、１タップあたりキャリア周期の1/4の時間の遅延を行う。A/D変換器２で変換されたデータは、１クロックにつき、１タップづつ順次後段に送られていく。各タップのデータは、外部から参照することができ、キャリア周期の1/4毎に相当するステージのデータ毎に交互に２系統に振り分けて出力される。ここでは、ちょうど遅延量がキャリア周期の1/4であるため、１つおきに２系統に分けている。
【００１９】
２つの系統に分けた信号は、それぞれ後ろから順にＰＮ系列で重み付けされた正負の値を乗算器３２で掛け合わせた上で、加算器３３，３４により総和をとり、それぞれ中間相関信号として出力端子OUT1、QOUT1に出力している。ＰＮ系列による重み付けは、本例の場合、あるチップの符号が1(＝+1)の場合は後ろから順に{+1,-1}、そのチップの符号が0(＝-1)の場合は後ろから順に{-1,+1}で行っている。符号の反転を厭わなければ他の組合せで重み付けしても良い。
【００２０】
以上のように、本実施の形態の相関器では、キャリア周期の1/4の周期で離散的に信号を取り出すA/D変換器２と、キャリア周期の1/4の周期で遅延信号を取り出す遅延タップを持ち且つ各々が１シンボルを格納できる遅延線３，４とを用いる。遅延線３では１個おきのタップからキャリア周期の半周期毎の信号を取り出し、これにＰＮ系列の重み付けをした後に同相相関をとることによって、出力端子IOUT1から同相成分の中間相関出力を得、また、残りのタップからキャリア周期の1/4周期相当ずれた信号を取り出し、これにＰＮ系列の重み付けをした後に直交相関をとることによって、出力端子QOUT1から直交成分の中間相関出力を得る。また、１シンボル前の信号について、遅延線４において同様にして出力端子IOUT2、QOUT2から同相、直交成分の中間相関出力を得る。そして、出力端子IOUT2，QOUT2の加算信号と出力端子IOUT1の信号と乗算信号を同相成分の出力信号IOUTとし、出力端子IOUT2，QOUT2の加算信号と出力端子QOUT1の信号と乗算信号を直交成分の出力信号QOUTとするものである。
【００２１】
最終的な２個の相関出力信号IOUT、QOUTから発生するパルス列について、キャリアとサンプリング時刻の位相差により形状が変化する。しかしながら、その積分値はほぼ一定であり、極性も送信信号の差分により決定される。したがって、このパルス列に適切なローパスフィルタをかけることにより得られるパルスの極性から、送信シンボルの差分を求めることができる。また、この過程において信号キャリアに対して同期をとる必要はない。
【００２２】
以下、回路動作の詳細を計算を交えながら見ていく。入力信号源Ｅは従来例で説明したものと同じであり、その信号e(t)は、式(2)より、
e(t)＝ａ(t)・Acos（ωt＋ψ＋θ2）                         ・・・(2)'
ψ＝｛０，π/2，π，3π/2｝
【００２３】
これをA/D変換器２においてキャリア周波数の４倍でサンプリングすると、遅延線３の内部（ｎ番目のタップ）には以下の数列が得られる。
C(n)＝ａ(n＋π）・Acos（ω/4・（n＋τ）＋ψ(t)＋θ）      ・・・(10)
ここで、τは、各遅延器３１のタップで重み付けした固定符号と、その時点で遅延線の内部に蓄積されているシンボルとの位相差（ずれ）であり、整数値をとる。θはA/D変換時に発生するA/D変換クロックとキャリアとの位相差に、式(2)'で表された送信機でのオフセットθ2を足し合わせたもので、０〜２πの間の実数値をとる。
【００２４】
DS-SS信号の相関ピークは、τがほぼ０、即ち、遅延線にほぼ１シンボルが格納されたときのみ発生する。従って、相関ピークが発生する前後では、遅延線３は最新のシンボルψ0、遅延線４は１つ前のシンボルであるψ-1で満たされていると近似的に見なして良い。
【００２５】
今は、キャリアから直接位相情報を抽出しているので、自己相関関数Ｒ（τ）にキャリアの瞬時値をかけたものが、遅延線３、４に格納されていることになる。そこで、各遅延器３１からなる遅延器群の出力をτの関数として計算してみよう。
【００２６】
遅延線３の出力端子IOUT1の出力信号Icorr1（τ）は、ＰＮ系列の自己相関関数  Ｒ（τ）＝Σa(n)・a(n＋τ）                               ・・・(12)
を使って以下のように書くことができる。
0003781083.tif 000004
ここで、LcはＰＮ系列のチップ長である。
【００２７】
同様に、遅延線３の出力端子QOUT1の出力信号Qcorr1（τ）、遅延線４の出力端子IOUT2の出力信号Icorr2（τ）、遅延線４の出力端子QOUT2の出力信号Qcorr2（τ）を求めると、次のようになる。
Qcorr1（τ）＝２Lc・A・R（τ）・cos（ω/4・τ＋π/2＋ψ0＋θ）・・・(14)
Icorr2（τ）＝２Lc・A・R（τ）・cos（ω/4・τ＋ψ-1＋θ） ・・・(15)
Qcorr2（τ）＝２Lc・A・R（τ）・cos（ω/4・τ＋π/2＋ψ-1＋θ）  ・・・(16)
【００２８】
よって、相関器の最終的な出力端子IOUTに現れる信号Ｉ（τ）は、
0003781083.tif 000005
ただし、Ｋ＝８（Lc・Ａ）2とした。
【００２９】
同様に、出力端子QOUTに現れる出力信号Ｑ(τ)も、
0003781083.tif 000006
と計算される。
【００３０】
よく設計されたＰＮ系列の自己相関関数は、図３の(a)に示すように、１チップ周期を半値幅とした三角波形状となることが知られている。ここでは、後の計算の便宜上、自己相関関数Ｒ（τ）が以下のようになるＰＮ系列a(n)を以下のように定義する。
0003781083.tif 000007
ここで、定義したＰＮ系列の自己相関関数Ｒ（τ）を図３の(ｂ)に示しておく。
【００３１】
τ≧３，τ≦−３ではＩ(τ）、Ｑ（τ）は０であるから、−２≦τ≦２の範囲で、Ｉ(τ）とＱ（τ）を計算すると、次にようになる。
0003781083.tif 000008
これらの出力は、キャリアに対する同期をとっていないため、オフセットθの値により出力パルス列は図４のごとく変化する。この図４はＩ(-2)からＩ(+2)の値を、ψ0＝ψ-1＝０の場合について求めたものである。
【００３２】
次にこれらのパルス列の総和をとってみると、三角関数の公式から
cos（ｘ−π/2）＝−cos（ｘ＋π/2）
cos（ｘ＋3π/2）＝−cos（ｘ＋π/2）
cos（ｘ＋π）＝−cosｘ
であることを考慮して、
0003781083.tif 000009
となる。
【００３３】
例えば、式(30)にψ0＝ψ-1＝０を代入すると、
0003781083.tif 000010
となり、右辺第２項と第４項は互いにキャンセルし、cos（θ＋π/2）＝−sin（θ）であるから、
0003781083.tif 000011
【００３４】
このようにψ0とψ-1に｛０，π/2，π，−π/2｝の内の任意のデータを代入すると、式(30)と式(31)の右辺中括弧の中の４つの項のうち２つは、＋cosθ・sinθと、−cosθ・sinθの関係になり、互いにキャンセルする。残る項の２つは、＋cos2θと＋sin2θ、又は−cos2θと−sin2θの関係になる。結果として式(30)と式(31)の右辺中括弧の中身は、θの値にかかわらず、+1又は-1の値しかとることができない。同様に、ΣＱ（τ）についても、
0003781083.tif 000012
となる。
ΣＩ（τ）とΣＱ（τ）の極性は、ψ0とψ-1の差（ψ0−ψ-1）に応じて図５に示す値をとる。図５において、Posは正数、Negは負数を表す。
【００３５】
ここで、Ｉ（τ）、Ｑ（τ）で表されるパルス群に、適切なローパスフィルタをかけることにより、時間的に連続で振幅がほぼ一定なパルスを得ることができる。このパルスの極性は、図５に示したψ0とψ-1の関係に一致しており、ψ0とψ-1の差分、すなわち、送信データが復調できることは、当業者であれば容易に理解できよう。
【００３６】
なお、以上の計算では、ＰＮ系列の自己相関関数が図３の(b)もしくは式(19)のごとくなると仮定した。検証のため、より実際に近いと考えられる図３の(a)の三角波分布についても計算してみる。ＰＮ系列の自己相関関数を、
0003781083.tif 000013
とした場合、出力端子IOUT,QOUTに出力するパルスの時間積分ΣＩ（τ）、ΣＱ（τ）は以下のようになる。
【００３７】
0003781083.tif 000014
であり、右辺中括弧の中身に係数を持つ。
【００３８】
このため、ΣＩ（τ）、ΣＱ（τ）の絶対値は、θの値によって変動し、式(36)と式(37)の中括弧の中身の絶対値は0.8〜1.0の値をとる。しかしながら、その極性は図５のものと一致しており、現実の相関器でも、式(30),(31)で示した内容が近似的に成立しているものと考えることができる。また、絶対値の変動幅は、１チップあたりのサンプリング数を8,12,16，・・・と４の整数倍分に増やしていくことにより、小さくなっていく。例えば、サンプリング数が８の場合には、変動幅は21/22〜１の間をとり、サンプリング数が16の場合には変動幅は85/86〜１の間をとる。
【００３９】
［第２の実施の形態］
本発明の第２の実施の形態を図６に示す。この実施の形態では、あらかじめ遅延線３の出力端子IOUT1、QOUT1の相関信号の和を加算器５でとって、遅延線４の入力端子IN2に入力している。そして、この遅延線４の出力端子OUT2の遅延信号をあらためて遅延線３の出力端子IOUT1、QOUT1の相関信号とそれぞれ乗算器６，７で乗算し、最終的な相関出力IOUT、QOUTを得ている。この方法でも、第１の実施の形態の場合と同じ作用効果を得ることができる。また、図６からも明らかなように、遅延線４の信号相関出力は不要となる。従って、遅延線４の内部の信号参照手段、乗算器、加算器等を省略できるので、図１の構成に比べて回路規模を小さくすることができる
【００４０】
［第３の実施の形態］
本発明の第３の実施の形態を図７に示す。この実施の形態では、図１に示した遅延線３，４を使用したディジタル相関部を、CCD（Charge Coupled Device)遅延線８，９を使用した相関部に置き換え、入力信号に接続したA/D変換器２を電荷抽出回路１０に置き換えたものである。電荷抽出回路１０における抽出とCCD遅延線８，９における電荷転送はキャリア周波数の1/4のレートで行われる。なお、この第３の実施の形態においても、第２の実施の形態と同様の置き換えが可能である。
【００４１】
［第４の実施の形態］
本発明の第４の実施の形態を図８に示す。この実施の形態では、図１に示した遅延線３，４によるディジタル相関部を、トランジスタやダイオード等のゲート素子とメモリキャパシタからなる複数の電圧型サンプルホールド回路を遅延素子して使用した遅延線１１，１２による相関部に置き換え、入力信号に接続したA/D変換器２を、同様の構成で電圧型サンプルホールド回路１３に置き換えたものである。遅延線１１，１２における信号転送と電圧型サンプルホールド回路１３におけるサンプリングは、キャリア周波数の1/4のレートで行われる。この第４の実施の形態においても、第２の実施の形態と同様な置き換えが可能である。
【００４２】
［第５の実施の形態］
本発明の第５の実施の形態を図９に示す。この実施の形態では、図１に示した遅延線３，４によるディジタル相関部を、カレントミラー回路とスイッチング回路で構成された複数の電流型サンプルホールド回路を遅延素子として使用した遅延線１４，１５による相関部に置き換え、入力信号に接続したA/D変換器２を同様の構成の電流型サンプルホールド回路１６に置き換えたものである。遅延線１４，１５における信号転送と電流型サンプルホールド回路１６におけるサンプリングは、キャリア周波数の1/4のレートで行われる。この第５の実施の形態においても、第２の実施の形態と同様な置き換えが可能である。
【００４３】
以上の第３〜第５の実施の形態に示した回路は、時間的には離散的であるが、電圧信号に対しては連続的であるため、第１の実施の形態で示したディジタル相関器に比較して、量子化誤差による信号の劣化がないというメリットを持つ。
【００４４】
【発明の効果】
以上から本発明によれば、ミキサや９０度移相器等の集積化し難い素子が不要であり、キャリア同期をとる必要がなく、離散的な遅延線で構成された相関器を構成する事ができる。よって、その工業的価値は大きい。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の相関器を示すブロック図である。
【図２】  遅延線を示すブロック図である。
【図３】  ＰＮ系列の自己相関関数の説明図である。
【図４】  オフセットθによるパルスの変動の説明図である。
【図５】  ΣＩ（τ）とΣＱ（τ）の極性の説明図である。
【図６】  本発明の第２の実施の形態の相関器を示すブロック図である。
【図７】  本発明の第３の実施の形態の相関器を示すブロック図である。
【図８】  本発明の第４の実施の形態の相関器を示すブロック図である。
【図９】  本発明の第５の実施の形態の相関器を示すブロック図である。
【図１０】  従来のQPSK変調されたDS-SS信号の復調回路を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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