(57)【特許請求の範囲】
【請求項１】
故障データ記憶ユニットの測定故障アドレスを格納する複数の読出し専用記憶ユニットを含み、同読出し専用記憶ユニットの有用性を、入力検査データを用いて、読取り出力検査データと期待公称出力検査データの比較によりチェックし得ることと、
該読出し専用記憶ユニットが、標準モード中の書き込みアドレスＢＩＴを読取る読取り回路を有することと、
同読取り回路の下流に連結した二個のフィードバックインバータ（１９、２０）を設けたラッチ回路を含むことと、
同ラッチ回路はマルチプレクサを含み、同マルチプレクサは、検査モードと標準モードとの間を切換える制御端末を備えることと、
を特徴とするデータ記憶装置冗長論理のための検査可能な読出し専用記憶装置。
【請求項２】
前記の各読出し専用記憶ユニットが故障アドレスの一つのアドレスＢＩＴを格納する請求項１に記載の検査可能な読出し専用記憶装置。
【請求項３】
前記読出し専用記憶ユニットが、アドレスＢＩＴを消去不可能に書き込みのためのヒューズリンク装置を含む請求項１に記載の検査可能な読出し専用記憶装置。
【請求項４】
前記ヒューズリンク装置が、金属およびポリシリコーンの一つから構成された可融性レジスタである請求項３に記載の検査可能な読出し専用記憶装置。
【請求項５】
前記マルチプレクサが、検査データを応用する第一データ入力を含む請求項１に記載の検査可能な読出し専用記憶装置。
【請求項６】
前記ラッチ回路が出力を設けた第一インバータを含み、前記マルチプレクサが前記第一インバータの前記出力に連結した第二データ入力を有する請求項５に記載の検査可能な読出し専用記憶装置。
【請求項７】
前記ラッチ回路が入力を設けた第二インバータを含み、前記マルチプレクサが前記第二インバータの前記入力に連結した出力を有する請求項６に記載の検査可能な読出し専用記憶装置。
【請求項８】
前記マルチプレクサの前記第二データ入力および前記第一インバータの前記出力に連結したデータ出力緩衝器を含む請求項７に記載の検査可能な読出し専用記憶装置。
【請求項９】
さらに、サンプリングフリップフロップを設けた直列シフトレジスタを含み、前記データ出力緩衝器が前記直列シフトレジスタの前記サンプリングフリップフロップにデータを出力する請求項８に記載の検査可能な読出し専用記憶装置。
【請求項１０】
前記サンプリングフリップフロップのデータ出力が検査データを応用する前記マルチプレクサの前記第一データ入力に連結される請求項９に記載の検査可能な読出し専用記憶装置。
【請求項１１】
データ記憶装置に冗長制御論理を含み、前記データ記憶装置が冗長データ記憶装置およびメインデータ記憶装置を含む請求項１に記載の検査可能な読出し専用記憶装置。
【請求項１２】
前記冗長制御論理が冗長アドレス記憶装置および前記冗長データ記憶装置を有する請求項１１に記載の検査可能な読出し専用記憶装置。
【請求項１３】
前記読出し専用記憶装置に格納された故障アドレスを前記冗長制御論理の前記冗長アドレス記憶装置が読取り得るように、前記冗長アドレス記憶装置が連結される請求項１１に記載の検査可能な読出し専用記憶装置。
【請求項１４】
前記冗長データ記憶装置が、前記メインデータ記憶装置内の故障データ記憶ユニットを交換する複数の冗長データ記憶ユニットを含む請求項１１に記載の検査可能な読出し専用記憶装置。
【請求項１５】
前記冗長アドレス記憶ユニットがレジスタである請求項１１に記載の検査可能な読出し専用記憶装置。
【請求項１６】
前記データ記憶装置に組み込まれた自己検査論理を含み、入力検査データおよび公称出力検査データが、前記データ記憶装置に組み込まれた自己検査論理により生成される請求項１２に記載の検査可能な読出し専用記憶装置。
【発明の詳細な説明】
【０００１】
発明の背景
発明の分野
本発明は、メインデータ記憶装置内の故障データ記憶ユニットの検査手続きで測定された故障アドレスを格納するデータ記憶装置冗長論理のための検査可能な読出し専用記憶装置に関する。
【０００２】
応用プログラムの記憶装置必要条件の増加により、半導体記憶装置のメモリーサイズが近年著しく増加した。メモリーサイズの増加、同時に半導体記憶装置の製造における完成レベルの上昇により、半導体記憶装置の個々のデータ記憶ユニットが製造工程で誤って生産され、使用に適さなくなる確率が増加する。隔離されたデータ記憶ユニットの故障により半導体記憶装置全体が無用または欠陥品にならないようにするため、データ記憶装置に冗長記憶領域を設置することが多くなってきている。このような冗長記憶装置は、複数の冗長アドレス記憶ユニットを設けた冗長アドレス記憶装置および冗長データ記憶ユニットを設けた冗長データ記憶装置を含む。各冗長アドレス記憶ユニットは、関連の冗長データ記憶ユニットを有する。
【０００３】
故障データ記憶ユニットが、検査処理過程中にメインデータ記憶装置内で認められると、故障データ記憶ユニットの故障アドレスが冗長アドレス記憶装置のアドレス記憶ユニットに書き込まれ、この故障アドレスのデータ呼び出しが行われるとき、メインデータ記憶装置内の故障データ記憶ユニットよりもむしろ冗長データ記憶装置内の関連データ記憶ユニットが呼び出される。
【０００４】
この再アドレス指定処理過程で、メインデータ記憶装置内の特定数の故障データ記憶ユニットを冗長データ記憶装置内の冗長データ記憶ユニットと交換することが可能になる。
【０００５】
冗長アドレス記憶装置および冗長データ記憶装置へのアクセス（呼び出し）は、データ記憶装置に組み込まれた冗長制御論理により制御される。冗長制御論理内の冗長アドレス記憶装置は、アドレスレジスタにより形成されている。レジスタは、電源が故障すると、メインデータ記憶装置内の故障データ記憶ユニットについて、レジスタに格納された故障アドレスを喪失する。
【０００６】
検査処理過程で測定された故障データ記憶ユニットの故障アドレスは、このように、さらに読出し専用記憶装置内に永久にプログラムされる。その場合、この記憶装置の故障アドレスは、必要であれば、もう一度、冗長アドレス記憶装置に書き込まれる。この場合の読出し専用記憶装置は、多数の読出し専用記憶ユニットを含み、故障アドレスのアドレスＢＩＴを永久的に格納（貯蔵）する。
【０００７】
次ぎに、図１を参照して説明する。図１は、先行技術に従う読出し専用記憶装置を示す。その読出し専用記憶ユニットは、ヒューズリンク装置Ｆを含む。ヒューズリンク装置ＦにＢＩＴ、例えば、アドレスＢＩＴを永久的に、つまり、消去不可能に書き込み得る。一般に、ヒューズリンク装置Ｆは、可融性レジスタを含み、金属またはポリシリコーンから構成される。
【０００８】
制御信号を書き込み端末Ｗに応用すると、電源電圧ＶＤＤに連結したＰ−チャンネルＭＯＳＦＥＴ  Ｐ１のスイッチが入るので、ヒューズリンク装置Ｆをプレ充電するため、電位ノードＰをプレ充電し得る。
【０００９】
ヒューズリンク装置Ｆに書き込まれたＢＩＴは、第一ＭＯＳＦＥＴと相補性のＭＯＳＦＥＴ  Ｔ２のゲートへ読取り信号Ｒを応用することにより読取り得る。  トランジスタＴ３へ制御信号ＧＮＤを応用することにより、ヒューズリンク装置に書き込まれたデータ値が生じ、接地されているので、論理０になる。
【００１０】
二個のフィードバックインバータ回路Ｉ１、Ｉ２を含むラッチ回路は、電位ノードＰの下流に連結されている。データ出力緩衝器Ａは、ラッチ回路の下流に連結されている。データ出力緩衝器Ａは、同様に、インバータを含む。
【００１１】
読取り制御指令信号を端末Ｒに応用すると、ヒューズリンク装置Ｆ由来のＢＩＴ読取り値が出力緩衝器Ａの出力ＤＡに応用される。
図１に示す読出し専用記憶ユニットには、それ自体の有用性を試験出来ないという不都合がある。
【００１２】
回路の故障が読出し専用記憶装置の製造過程中に生じると、間違った論理値が、状況によっては、読出し専用記憶ユニットの出力ＤＡに存在し得る。
例えば、電源故障と続いて起こる読出し専用記憶装置由来の故障アドレス書き込みの場合には、間違ったアドレスが生じ、冗長制御論理の冗長アドレス記憶装置に書き込まれることになる。冗長データ記憶装置内の冗長データ記憶ユニットへのメインデータ記憶装置内の故障データ記憶ユニットの再アドレス指定は、その後、永久的に故障になる。
【００１３】
発明の概要
本発明の目的は、上記の先行技術の装置およびこの種の方法の欠陥および不利益性を克服し、検査処理過程を用いることにより有用性のチェックを可能にするデータ記憶装置冗長論理の検査可能な読出し専用記憶装置を提供することである。
【００１４】
上記および他の目的に鑑み、本発明に従ってデータ記憶装置冗長論理の検査可能な読出し専用記憶装置を提供する。この装置は、故障データ記憶ユニットの測定故障アドレスを格納（貯蔵）する複数の読出し専用記憶ユニットを含み、入力検査データの応用により、および読取り出力検査データと期待公称出力検査データの比較により、各読出し専用記憶ユニットの有用性をチェックし得る。
【００１５】
言い換えれば、故障データ記憶ユニットの測定故障アドレスを格納（貯蔵）する読出し専用記憶ユニットをもつデータ記憶装置冗長論理の検査可能な読出し専用記憶装置で本発明の目的を満たすことである。その装置では、各読出し専用記憶ユニットの有用性、つまり機能性を入力検査データの応用により、および読取り出力検査データと期待公称出力検査データの比較によりチェックし得る。
【００１６】
本発明の別の特徴に従って、各読出し専用記憶ユニットは、故障アドレスの一つのアドレスＢＩＴを格納（貯蔵）する。
本発明のさらに別の特徴に従って、読出し専用記憶装置は、検査モードと標準モード間を切換え可能である。
【００１７】
本発明の別の特徴に従って、読出し専用記憶ユニットは、アドレスＢＩＴを消去不可能に書き込むヒューズリンク装置を含む。ヒューズリンク装置は、金属またはポリシリコ−ンから構成される可融性レジスタが好ましい。
【００１８】
本発明のさらに別の特徴に従って、読出し専用記憶ユニットは、書き込みアドレスＢＩＴを読取る読取り回路を有する。
本発明の別の特徴に従って、二個のフィードバックインバータを設けたラッチ回路は、読取り回路の下流に連結される。
【００１９】
本発明のさらに別の特徴に従って、ラッチ回路は、マルチプレクサを含む。
その場合、マルチプレクサは、検査モードと標準モード間を切換える制御端末を含むのが好ましい。
本発明のさらに別の特徴に従って、マルチプレクサは、検査データを応用する第一データ入力を含む。
【００２０】
本発明のさらに別の特徴に従って、ラッチ回路は、出力を設けた第一インバータを含み、マルチプレクサは、第一インバータの出力に連結した第二データ入力を有する。
【００２１】
本発明のさらに別の特徴に従って、ラッチ回路は、入力を設けた第二インバータを含み、マルチプレクサは、第二インバータの入力に連結した出力を有する。
本発明のさらに別の特徴に従って、データ出力緩衝器は、マルチプレクサの第二データ入力および第一インバータの出力に連結される。
【００２２】
本発明のさらに別の特徴に従って、サンプリングフリップフロップを設けた直列シフトレジスタを提供し、データ出力緩衝器は、直列シフトレジスタのサンプリングフリップフロップにデータを出力する。
【００２３】
本発明のさらに別の特徴に従って、サンプリングフリップフロップのデータ出力は、検査データを応用するマルチプレクサの第一データ入力に連結される。
本発明のさらに別の特徴に従って、データ記憶装置に冗長制御論理が提供され、そのデータ記憶装置は、冗長データ記憶装置およびメインデータ記憶装置を含む。
【００２４】
本発明のさらに別の特徴に従って、冗長制御論理は、冗長アドレス記憶装置および冗長データ記憶装置を有する。
本発明のさらに別の特徴に従って、冗長アドレス記憶装置は、読出し専用記憶装置に格納された故障アドレスを冗長制御論理の冗長アドレス記憶装置が読取り得るように連結される。
【００２５】
本発明のさらに別の特徴に従って、冗長データ記憶装置は、メインデータ記憶装置内の故障データ記憶ユニットの交換のための複数の冗長データ記憶ユニットを含む。
【００２６】
本発明のさらに別の特徴に従って、冗長アドレス記憶ユニットは、レジスタである。
本発明のさらに別の特徴に従って、自己検査論理がデータ記憶装置に組み込んであり、入力検査データおよび公称出力検査データは、データ記憶装置に組み込んだ自己検査論理により生成される。
【００２７】
本発明に従う検査可能な読出し専用記憶装置は、同様にデータ記憶装置に組み込むのが好ましい。
本発明の特徴とみなされる他の特徴は、添付の特許請求の範囲に示す。
本発明は、データ記憶装置冗長論理の検査可能な読出し専用記憶装置に具体化されるように、本明細書において本発明を説明および記載してあるが、示した細部に限定するつもりはない。何故なら、本発明の精神から逸脱せず、本特許請求の範囲および同等物の範囲内であれば、様々な改造および構造的変更を行い得るからである。
【００２８】
しかし、本発明の構成および操作方法は、その別の目的および有益性と共に、添付の図面に関連して読むとき、以下の特定の実施形態の説明からよく理解されよう。
【００２９】
好適実施形態の説明
次ぎに、詳細な線描の図、具体的には、最初に、図２を参照にして説明すると、検査可能な読出し専用記憶装置について、本発明に従う読出し専用記憶ユニットの第一実施形態が見られる。読出し専用記憶ユニット１は、金属またはポリシリコーンから構成される可融性レジスタを含むヒューズリンク装置２を含む。
【００３０】
ＭＯＳＦＥＴ３の端末４を介して接地制御信号を応用する第一ＭＯＳＦＥＴトランジスタ３は、ヒューズリンク装置２と平行に連結してある。
ヒューズリンク装置２は、連結部５を介して接地してあり、ＭＯＳＦＥＴ３は、連結部６を介して接地してある。
【００３１】
ヒューズリンク装置２の他の連結部７は、平行連結ＭＯＳＦＥＴ３に直接連結してある。
別のＭＯＳＦＥＴ８が、連結部７に連結してあり、そのゲートは、読出し専用記憶ユニット１の別の端末９に連結してある。電位ノード７に存在する電圧は、端末９に制御信号を応用することにより、ＭＯＳＦＥＴ８を介して電位ノード１０に読取られる。電位ノード１０は、第三ＭＯＳＦＥＴ１１を介して電源電圧連結部１２に連結し得る。
【００３２】
第三ＭＯＳＦＥＴ１１のゲートは、読出し専用記憶ユニット１の別の端末１３に連結してある。ＭＯＳＦＥＴ１１は、二つの他のＭＯＳＦＥＴ３、８と相補性になるように設計してある。
【００３３】
図２に示す実施形態において、ＭＯＳＦＥＴ１１は、Ｐ−チャンネルＭＯＳＦＥＴであり、二つの他のＭＯＳＦＥＴ３、８は、Ｎ−チャンネルＭＯＳＦＥＴである。
【００３４】
電位ノード１２に存在する電源電圧は、ヒューズリンク装置２をプレ充電するため、Ｐ−チャンネルＭＯＳＦＥＴ１１の制御端末１３に制御信号を応用することにより電位ノード１０に連結し得る。電位ノード１０は、ラッチ回路１５の信号入力１４に連結してある。
【００３５】
ラッチ回路１５は、信号入力１４、信号出力１６、検査データ入力１７およびモード切換え用制御端末１８を有する。
ラッチ回路１５は、フィードバックループに位置する二つのフィードバックインバータ回路１９、２０および制御ライン２４を介して制御される二つのデータ入力２２、２３間を切換え得るマルチプレクサ２１を含む。制御ライン２４は、ラッチ回路１５のモードを切換える制御端末１８に連結される。マルチプレクサ２１の出力は、ライン２５を介してインバータ２０の入力に連結される。インバータ２０の出力は、インバータ１９の入力に連結される。インバータ１９の出力は、次ぎに、フィードバックライン２７を介してマルチプレクサ２１のデータ入力２３に連結される。
【００３６】
マルチプレクサ２１のデータ入力２３およびインバータ１９の出力は、ラッチ回路１５の信号出力１６に直接連結される。ラッチ回路１５の信号出力１６は、データ出力緩衝器２８の一つの入力に連結される。図２に示す実施形態において、データ出力緩衝器２８は、インバータ回路からなる。
【００３７】
データ出力緩衝器２０は、ラッチ回路１５の信号出力１６に存在するデータを反転型でライン２９を介してサンプリングフリップフロップ３１の制御連結部３０に出力する。
【００３８】
サンプリングフリップフロップ３１は、直列シフトレジスタの一部を形成する。図２に示す実施形態において、サンプリングフリップフロップは、Ｄ−フリップフロップで、そのＤ−入力は、ライン２９に連結される。
【００３９】
出力ライン２９に存在する論理値は、ライン３２を経て、データ出力端末３３により読取られ得る。サンプリングフリップフロップ３１の一つのデータ出力３４は、フィードバックライン３５を介してラッチ回路１５の検査データ入力１７にフィードバックされる。さらに、サンプリングフリップフロップ３１は、クロック信号を応用するため、クロックライン３７を介してクロック入力連結部３８に連結したクロック入力３６を有する。
【００４０】
検査データは、検査データ入力連結部３９を介して直列シフトレジスタのサンプリングフリップフロップ３１に書き込み得る。
検査データは、サンプリングフリップフロップ３１の検査データ出力端末４０を介して直列シフトレジスタのサンプリングフリップフロップ３１から読取り得る。
【００４１】
検査制御端末４１を用いて、検査データ入力３９に存在する値または入力３０に存在する論理値が、サンプリングフリップフロップ３１に緩衝器貯蔵されるかどうか、およびサンプリングフリップフロップ３１のデータ出力３４に存在するかどうかを制御する。
【００４２】
図２に示す本発明に従う読出し記憶ユニットの第一実施形態において、データ出力緩衝器２８の出力２９は、検査モードで論理値を生成する。その論理値は、読出し専用記憶ユニットが使用に適する場合、ラッチ回路１５の検査データ出力１７に存在する論理値の反転である。このため、データ入力２２への切換えがマルチプレクサ２１の制御端末１８に制御信号を応用することにより行われ、検査データは、二つのインバータ１９、２０を含むフィードバックループ内へ注入される。そこから注入検査データは、データ出力緩衝器２８を通って、反転型で出力２９へ出力され、次ぎに、データ読取り端末３３により読取り得る。
【００４３】
連結部１７に存在する全検査データは、奇数個のインバータ、つまり、インバータ２０、１９、２８を通過するので、データ読取り端末３３で読取られる値は、読出し専用記憶ユニット１が使用に適していれば、検査データの反転でなければならない。
【００４４】
標準モードにおいて、マルチプレクサ２１の制御端末１８により他のデータ入力２３へ切換えられるので、フィードバックループは、もう一度閉鎖される。
ヒューズリンク装置２に貯蔵されたＢＩＴを読取るため、読取りＭＯＳＦＥＴ８は、ゲート端末９に制御信号を応用することにより、スイッチが入れられ、電位ノード１０に存在する論理値は、フィードバックループに維持され、出力緩衝器２８を介してライン２９へ読取られる。
【００４５】
図３は、本発明に従う読出し専用記憶ユニット１の別の実施形態を示す。この実施形態において、検査データは、偶数個のインバータを通過するので、故障が存在しないとき、データ読取り端末３３に存在する論理値が注入検査データ値に相当するように、フィードバックライン３５を介してフィードバックループへ検査モードで注入される。
【００４６】
図４は、本発明に従う検査可能な完全読出し専用記憶装置の設計図を示す。この装置は、図５、２、３に示すように、多数の読出し専用記憶ユニットから形成される。読出し専用記憶ユニット１−１〜１−Ｎは、検査モードと標準モード間を切換えるため、共通制御ライン４２を介して作動される。
【００４７】
制御ライン４２は、検査制御連結部１８−１〜１８−Ｎに連結される。
サンプリングフリップフロップ３１−１、３１−Ｎは、直列シフトレジスタを形成し、検査データは、データライン４３を介して第一サンプリングフリップフロップ３１−１の検査入力３９−１へ移される。下流サンプリングフリップフロップ３１−２〜３１−Ｎの検査データ入力３９−２〜３９−Ｎは、先のサンプリングフリップフロップの検査データ出力４０にそれぞれ連結される。
【００４８】
検査可能な読出し専用記憶装置は、読出し専用記憶ユニット１−１〜１−Ｎにより形成される。本発明に従う読出し専用記憶装置を検査するため、読出し専用記憶ユニットを最初に、制御ライン４２により検査モードに切換え、次ぎに、検査データを直列シフトレジスタに書き込む。
【００４９】
次ぎの段階において、検査データ読取り連結部３３−１〜３３−Ｎを介して出力検査データを読取り、その読取り検査データを期待公称検査データと比較する。読取り出力検査データが期待公称出力検査データと合うなら、読出し専用記憶装置１は、有用である。読取り出力検査データと期待公称出力検査データが合わなければ、検査可能な読出し専用記憶装置は、有用ではない。故障動作が取られる。
【００５０】
読出し専用記憶装置が、図２に示すように設計された読出し専用記憶ユニット１から形成してあるなら、検査データは、検査モードの奇数個のインバータを通過するので、読出し専用記憶ユニット１がなんの故障もなく、作動している場合、出力検査パターンは、入力検査パターンに相当する。
【００５１】
検査可能な読出し専用記憶装置が図３に示すように設計された読出し専用記憶ユニット１から形成してあれば、読出し専用記憶ユニットがなんの故障もなく完全にすべて作動しているなら、読取り出力検査データパターンは、入力検査データパターンと同じである。
【００５２】
図５は、本発明に従う検査可能な読出し専用記憶装置を取り付けてあるデータ記憶ユニット５０を示す。
本発明に従う検査可能な読出し専用記憶装置は、複数の読出し専用記憶ユニット１−１〜１−Ｎを含む。各読出し専用記憶ユニット１は、故障アドレスの一つのＢＩＴを貯蔵することができる。データ記憶装置５０は、アドレスバス５１、データバス５２および制御バス５３に連結される。この場合、データ記憶装置５０は、メインデータ記憶装置５４およびそれと平行に連結した冗長制御論理５５を有する。
【００５３】
冗長制御論理５５は、冗長アドレス記憶装置５６および冗長アドレス記憶装置５７を含む。この場合、冗長アドレス記憶装置５６は、複数の冗長アドレス記憶ユニットを有し、これらは、冗長アドレス記憶装置５７内の冗長データ記憶ユニットにそれぞれ割り当てられる。メインデータ記憶装置５４内の故障として同定されたデータ記憶ユニットのアドレスは、読出し専用記憶装置に含まれる。
【００５４】
冗長データ記憶装置５７およびメインデータ記憶装置５４は、データライン５８、５９を介してマルチプレクサ６０に連結される。マルチプレクサは、制御ライン６１を介して冗長制御論理５５により制御される。マルチプレクサ６０は、データ出力ライン６２をもち、これらは、ライン６１に応用された制御信号に依存して、データライン５８とデータライン５９間で切換えられる。
【００５５】
電力故障の場合には、読出し専用記憶装置に貯蔵されたアドレスがアドレスライン６３を介して冗長アドレス記憶装置５６の冗長アドレス記憶ユニット内に負荷される。このような故障アドレスに対してデータアクセス（呼び出し）を行うとき、メインデータ記憶装置５４内の故障データ記憶ユニットよりもむしろ、冗長データ記憶装置５７内の関連冗長データ記憶ユニットがアクセス（呼び出し）される。アドレスライン６３は、読出し専用記憶装置のデータ出力連結部３３−１〜３３−Ｎに連結される。
【００５６】
読出し専用記憶装置は、標準モードと検査モード間を制御端末４２を介して切換えられる。検査モードにおいて、読出し専用記憶装置は、固定データ入力４３に検査データパターンを応用することにより、検査データパターンを書き込むことにより、次ぎに検査データ出力パターンを読取ることにより試験される。その読取り出力検査データパターンは、公称出力検査データパターンと比較される。
【００５７】
標準モードにおいて、読出し専用記憶装置に格納されたアドレスは、例えば、電力故障後に冗長制御論理５５の冗長アドレス記憶装置５６内にロード（負荷）される。
【００５８】
入力検査データパターンおよび公称出力検査データパターンは、データ記憶装置５内に組み込まれた自己検査論理を用いることにより、生成および評価するのが好ましい。
【００５９】
この選択肢として、入力検査データパターンおよび公称出力検査データパターンを同様に、連結した自動検査装置で生成し、評価し得る。
検査可能な読出し専用記憶装置の本発明に従う一つの利点は、ヒューズリンク装置２を焼損することなく、読出し専用記憶装置の有用性を検査し得ることである。ヒューズリンク装置は、ラッチ回路１５およびデータ出力緩衝器２８の有用性が検査モードで確認された後でないと焼損しない。本発明に従う検査可能な読出し専用記憶装置は、メインデータ記憶装置５４内の故障として同定されたデータ記憶ユニットの故障のない再アドレス指定を保証する。故障動作は、検査可能な読出し専用記憶装置の故障を同定するために行われ、故障であると同定された読出し専用記憶ユニット１内のヒューズリンク装置２を焼損させる必要はない。
【００６０】
これにより、かなり時間の節約になる。何故なら、この時間を消費する焼損過程後だけよりもむしろ、ヒューズリンク装置の焼損過程前であっても、故障の読出し専用記憶装置が同定されるからである。
【図面の簡単な説明】
【図１】  先行技術に従う読出し専用記憶装置の略線図である。
【図２】  本発明に従う読出し専用記憶装置を形成する読出し専用記憶ユニットの第一実施形態の略線図である。
【図３】  本発明に従う検査可能な読出し専用記憶装置を形成する読出し専用記憶ユニットの第二実施形態の略線図である。
【図４】  複数の読出し専用記憶ユニットを含む本発明に従う読出し専用記憶装置構成の部分ブロック図である。
【図５】  データ記憶装置内の本発明に従う読出し専用記憶装置のブロック図である。
【図１】
0003801506.tif 000002
【図２】
0003801506.tif 000003
【図３】
0003801506.tif 000004
【図４】
0003801506.tif 000005
【図５】
0003801506.tif 000006