(57)【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）へ任意の波形信号を供給する半導体試験装置であって、
連続して波形データを出力する波形データ発生部と、
前記波形データを受けてクロックに同期してＤＡ変換した階段状のアナログ波形信号を出力する第1のＤＡ変換器と、
前記アナログ波形信号を受けて、指定された振幅に減衰または増幅して出力する可変減衰器と、
直流のオフセット電圧あるいは電流信号を発生する第2のＤＡ変換器と、
前記直流のオフセット信号と前記可変減衰器が出力した前記アナログ波形信号を受けて両信号を加算して出力するアナログ加算器と、
該アナログ加算器の加算出力信号をバッファして前記被試験デバイスへ出力するバッファ増幅器と、
試験を実施する期間中において、前記アナログ波形信号を前記可変減衰器に供給する状態に制御し、第１の試験を実施した後に第２の試験を実施するまでの試験停止期間中において、前記アナログ波形信号を前記可変減衰器に供給しない状態に制御して、前記直流のオフセット信号を前記被試験デバイスに供給したまま前記可変減衰器の出力をゼロとする交流波形出力制御手段と、
前記試験停止期間中において、前記可変減衰器における減衰または増幅のレンジを切り替える切り替え手段と
を備える半導体試験装置。
【請求項２】
前記第１のＤＡ変換器および前記可変減衰器の間、および、前記可変減衰器および前記アナログ加算器の間の少なくとも一方に設けられ、前記アナログ波形信号から前記クロックの周波数成分を除去するフィルタを更に備え、
前記交流波形出力制御手段は、前記試験停止期間中において、前記アナログ波形信号を前記フィルタおよび前記可変減衰器に供給しない状態に制御する
請求項１に記載の半導体試験装置。
【請求項３】
前記交流波形出力制御手段は、前記第１のＤＡ変換器の出力をＯＦＦとすることにより、前記アナログ波形信号を前記可変減衰器に供給しない状態に制御する請求項１に記載の半導体試験装置。
【請求項４】
前記交流波形出力制御手段は、前記第１のＤＡ変換器および前記可変減衰器の間に設けたアナログスイッチをＯＦＦとすることにより、前記アナログ波形信号を前記可変減衰器に供給しない状態に制御する請求項１に記載の半導体試験装置。
【請求項５】
前記波形データ発生部は、クロックに同期して前記波形データを出力し、
前記試験停止期間中において、前記波形データ発生部および前記第１のＤＡ変換器に供給する前記クロックをＯＦＦとし、前記第２の試験を開始するのと同期して前記クロックをＯＮとするクロック制御手段を更に備える請求項１に記載の半導体試験装置。
【請求項６】
被試験デバイス（ＤＵＴ）へ任意の波形信号を供給する半導体試験方法であって、
波形データ発生部から連続して波形データを出力するステップと、
前記波形データを受けてクロックに同期してＤＡ変換した階段状のアナログ波形信号を第1のＤＡ変換器から出力するステップと、
前記アナログ波形信号を受けて、可変減衰器により指定された振幅に減衰または増幅して出力するステップと、
直流のオフセット電圧あるいは電流信号を第2のＤＡ変換器から発生するステップと、
前記直流のオフセット信号と前記可変減衰器が出力した前記アナログ波形信号を受けて両信号をアナログ加算器により加算して出力するステップと、
該アナログ加算器の加算出力信号をバッファ増幅器によりバッファして前記被試験デバイスへ出力するステップと、
試験を実施する期間中において、前記アナログ波形信号を前記可変減衰器に供給する状態に制御し、第１の試験を実施した後に第２の試験を実施するまでの試験停止期間中において、前記アナログ波形信号を前記可変減衰器に供給しない状態に制御して、前記直流のオフセット信号を前記被試験デバイスに供給したまま前記可変減衰器の出力をゼロとするステップと、
前記試験停止期間中において、前記可変減衰器における減衰または増幅のレンジを切り替えるステップと
を備える半導体試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置が有する任意波形発生装置において、該任意波形発生装置の波形発生条件変更時のセットリング時間の短縮を実現する半導体試験装置に関する。
【０００２】
【従来の技術】
任意波形発生装置は、半導体試験装置に複数チャンネル搭載されていて、ＤＵＴへ多様な所望のアナログ波形信号を供給するものである。この任意波形発生装置が発生出力する周波数帯域は音声帯域からビデオ帯域まで広範囲である。
【０００３】
従来技術例について図４の任意波形発生装置の構成図と、図５のＤＵＴ測定のタイムチャートを示して以下に説明する。
この構成例は、図４に示すように、波形データ発生部３０と、ＤＡ変換器４０と、フィルタ５０と、可変減衰器６０と、ＤＡ変換器７０と、ＬＰＦ７５と、アナログ加算器８０と、バッファ増幅器９０とで成る。尚、半導体試験装置は周知であり技術的に良く知られている為、説明を省略する。
【０００４】
波形データ発生部３０は、クロック１０に同期して連続した任意の波形データをＤＡ変換器４０へ供給するものである。ここでクロック１０は、複数のクロック源（半導体試験装置の内部のシンセサイザからの任意周波数クロック、ロジック出力ピンに同期したクロック、あるいはＤＵＴ自身が発生するクロック）の何れかを選択したクロックが使用される。このクロック周波数は例えば数十ＫＨｚ〜数十ＭＨｚのクロックである。
ＤＡ変換器４０は、例えば１２〜１６ビットのＤＡコンバータであり、前記波形データ発生部３０からの波形データを受けて、クロック１０に同期してＤＡ変換した階段状のアナログ信号をフィルタ５０へ供給する。
【０００５】
フィルタ５０は、前記階段状のアナログ信号を受けてクロック１０の周波数成分を除去して滑らかな交流信号に変換して可変減衰器６０へ供給する。ここでクロック１０の周波数は可変である為、内部にはクロック周波数に対応して複数種類のフィルタが具備されていて、外部からの選択制御により所定のフィルタ条件で使用に供される。尚、階段状波形が必要なデバイス試験条件もあり、この場合はフィルタをバイパスして直接出力する。
【０００６】
可変減衰器６０は、抵抗減衰器あるいは可変増幅器又は両者を用いた振幅変換器であり、内部に例えばリードリレーによる正確なレンジ切替え回路を具備し、外部から所望にレンジ制御される。これは前記フィルタ５０からのアナログ波形信号５１を受けて所定振幅に減衰（あるいは増幅）したアナログ波形信号６１をアナログ加算器８０の一方の入力端へ供給する。尚、レンジを切替えるリードリレーは、部品個々の動作時間のばらつきがある為、レンジ切替え時に不定な電圧となったりスパイク電圧となる場合がある。
【０００７】
アナログ加算器８０は、前記可変減衰器６０のアナログ波形信号６１を受け、ＤＡ変換器７０の出力信号をＬＰＦ（ローパスフィルタ）７５でフィルタした高純度の直流のオフセット信号７７を受けて、両者を加算した後、バッファ増幅器９０へ供給する。
ＤＡ変換器７０は、波形発生器からの出力信号の中心電圧値を決定する直流のオフセット信号の発生用であり、外部から所望に設定制御できる。このオフセット信号をＬＰＦ７５を介してアナログ加算器８０へ供給している。尚、ＬＰＦ７５のフィルタ特性にも依るが、アナログ加算器８０の入力端の電圧が例えば９９．９％に至るセットリング時間は数ミリ秒かかる場合がある。
【０００８】
バッファ増幅器９０は、上記アナログ加算器８０の加算出力信号を受けて等倍でバッファし、あるいは所定倍率で増幅バッファした任意波形信号９１をＤＵＴに供給する。尚、このバッファ増幅器９０には、この出力をＯＮ／ＯＦＦ制御する出力制御入力端９２を具備している。
【０００９】
次に上述構成の任意波形発生装置を使用して、図５のタイムチャートを示して発生波形切替え時におけるセットリング時間について説明する。
ところで切替え時においてもＤＵＴに与える信号は、デバイスを劣化させるような無用な過大電圧を印加しないように防止しなければならない。この為出力制御入力端９２のＯＦＦ期間は、図５Ｇに示すように十分裕度を持たせた期間波形出力をＯＦＦさせる必要があり、この点においてデバイス試験のスループットが低下する要因となり好ましくない。
更に、従来構成では一時的にＤＵＴに供給されるオフセット信号がゼロ電圧となる。これは試験対象のＤＵＴの種類によっては試験時間が長引いて結果的にデバイス試験のスループットを低下させる要因となる場合がある。これには例えばＡＧＣ（automatic gain control）アンプを内蔵したＤＵＴがある。この直流オフセット信号がゼロになる点においても実用上の難点となる場合があり好ましくない。
【発明が解決しようとする課題】
上記説明のように、第１に出力制御入力端９２のＯＦＦ期間を十分裕度を持たせた期間ＯＦＦさせる必要があり試験停止時間が長くなる難点と、第２にＤＵＴに供給されるオフセット信号がゼロ電圧となる難点があり、これらの点において実用上の難点がある。
そこで、本発明が解決しようとする課題は、試験条件変更時の切替え時間を短縮し、更にＤＵＴに供給される直流オフセット電圧がゼロとなるのを防止した任意波形発生装置とする半導体試験装置を提供することである。
【００１０】
【課題を解決するための手段】
第１図、第６図、第７図、第８図、第９図、又は第１０図は、本発明に係る解決手段を示している。
第１に、上記課題を解決するために、本発明の構成では、クロック１０により連続して波形データを出力する波形データ発生部３０と、前記波形データを受けてクロック１０に同期してＤＡ変換した階段状のアナログ信号を出力する第１のＤＡ変換器４０と、直流のオフセット電圧あるいは電流信号を発生する第２のＤＡ変換器７０と、前記直流のオフセット信号と上記可変減衰器６０が出力するアナログ波形信号を受けて両信号を加算して出力するアナログ加算器８０と、アナログ加算器８０の加算出力信号をバッファして出力するバッファ増幅器９０とを有して被試験デバイスへ任意の波形信号を供給する半導体試験装置の少なくとも上述構成の任意波形発生装置において、階段状のアナログ信号を出力する上記第１のＤＡ変換器４０の出力をＯＮ／ＯＦＦ制御する手段（交流波形出力制御手段）を具備し、上記第２のＤＡ変換器７０と上記アナログ加算器８０入力端間において直流のオフセット信号の供給をＯＮ／ＯＦＦ制御する手段（直流オフセット信号の出力制御手段）を具備し、試験条件に対応して上記第１のＤＡ変換器４０の出力制御手段と上記第２のＤＡ変換器７０の直流オフセット信号の出力制御手段を所定に制御して波形発生条件変更に伴う試験停止時間を短縮する制御手段を具備する構成手段である。
上述により、試験条件変更時の切替え時間を短縮し、又、ＤＵＴに供給される直流オフセット信号がゼロとなるのを防止した任意波形発生装置とする半導体試験装置が実現できる。
【００１１】
第３図は、本発明に係る解決手段を示している。
第２に、上記課題を解決するために、本発明の構成では、クロック１０により連続して波形データを出力する波形データ発生部３０と、前記波形データを受けてクロック１０に同期してＤＡ変換した階段状のアナログ信号を出力する第１のＤＡ変換器４０と、直流のオフセット信号を発生する第２のＤＡ変換器７０と、前記直流のオフセット信号と上記可変減衰器６０が出力するアナログ波形信号を受けて両信号を加算して出力するアナログ加算器８０と、アナログ加算器８０の加算出力信号をバッファして出力するバッファ増幅器９０とを有して被試験デバイスへ任意の波形信号を供給する半導体試験装置の少なくとも上述構成の任意波形発生装置において、上記波形データ発生部３０と上記第１のＤＡ変換器４０へ与えるクロック１０の供給をＯＮ／ＯＦＦ制御するクロック制御手段を具備し、階段状のアナログ信号を出力する上記第１のＤＡ変換器４０の出力をＯＮ／ＯＦＦ制御する手段（交流波形出力制御手段）を具備し、上記第２のＤＡ変換器７０と上記アナログ加算器８０入力端間において直流のオフセット信号の供給をＯＮ／ＯＦＦ制御する手段（直流オフセット信号の出力制御手段）を具備し、試験条件に対応して上記クロック制御手段と上記第１のＤＡ変換器４０の出力制御手段と上記第２のＤＡ変換器７０の直流オフセット信号の出力制御手段を所定に制御して波形発生条件変更に伴う試験停止時間を短縮する制御手段を具備する構成手段がある。
この構成では、上記時間短縮と直流オフセット信号の出力維持に加えて、波形データ発生部３０を所定波形データからスタートさせることが可能となる利点が得られる。
【００１２】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００１３】
本発明実施例について図１の任意波形発生装置の構成図と、図２のＤＵＴ測定のタイムチャートを示して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
本発明の構成は、交流信号側と直流オフセット側へ個別に出力をＯＮ／ＯＦＦ制御する手段を具備した任意波形発生装置である。この構成は、図１に示すように従来構成に対して、ＤＡ変換器４０の出力をＯＮ／ＯＦＦ制御する交流波形出力制御手段と、ＤＡ変換器７０の出力をＯＮ／ＯＦＦ制御する直流オフセット信号の出力制御手段を追加し、代わりにバッファ増幅器９０の出力をＯＮ／ＯＦＦ制御する手段を削除した構成で成る。
【００１４】
交流波形出力制御手段は、階段状のアナログ信号を出力するＤＡ変換器４０の出力をＯＮ／ＯＦＦ制御する回路をこの出力部に設け、ＯＮ／ＯＦＦ制御信号４２により外部から出力制御する。これによりＤＡ変換器４０側の出力を電圧ゼロにできる利点が得られる。尚、このＯＮ／ＯＦＦ制御信号４２の供給元としては、テスタピンを割付ける手法と、制御レジスタを設けてテスタバスを介して制御する手法とがある。
【００１５】
直流オフセット信号の出力制御手段は、直流のオフセット信号を発生するＤＡ変換器７０の出力をＯＮ／ＯＦＦ制御する回路をこの出力部に設け、ＯＮ／ＯＦＦ制御信号７２により外部から出力制御する。これによりＤＡ変換器７０の直流オフセット電圧の出力を電圧ゼロにできる利点が得られる。尚、このＯＮ／ＯＦＦ制御信号の供給元としては、上述同様にテスタピンを割付ける手法と、制御レジスタを設けてテスタバスを介して制御する手法とがある。
【００１６】
次に図２のタイムチャートを示して、同一オフセット電圧時における切替え時のセットリング時間の短縮化を説明する。
先ず最初の試験条件で試験を実施した後、図２Ｅに示す期間はデバイス試験を一時停止させる。そして、図２Ｆの切替え動作の直前で図２Ｇに示すように交流信号側のＤＡ変換器４０の出力はＯＦＦ状態に制御する。そして、他方の直流オフセット側のＤＡ変換器７０の出力は図２Ｂに示すようにＯＮ状態のままとする。
この結果バッファ増幅器９０出力端の任意波形信号９１は、図２Ｈに示すように直流のオフセット電圧がそのまま出力された状態にある。従ってこの場合は直流オフセット電圧に係るセットリング時間はゼロである。
【００１７】
一方、ＤＡ変換器４０の出力はＯＦＦ状態に制御されているから、可変減衰器６０の入力端はゼロ電圧である。従って、図２Ｆの時点で可変減衰器６０のレンジ切替え制御しても、可変減衰器６０の出力端はゼロ電圧であり、過渡的な無用スパイク的な交流電圧の発生を生じない。この結果、図２Ｆの時点での切替えによって交流信号の係る無用な過大な交流電圧は発生しないという大きな利点が得られる。
【００１８】
そして可変減衰器６０のレンジ切替え後において、図２Ｇに示す期間後にＤＡ変換器４０の出力をＯＮする。その後デバイス試験は再開される。このように、比較的短時間で試験可能状態の任意波形信号９１が出力可能となる結果、図２Ｅに示す試験停止時間は比較的短時間となる利点が得られる。
【００１９】
尚、上述実施例の構成に加えて、所望により図３に示すように、波形データ発生部３０とＤＡ変換器４０へ与えるクロック１０をＯＮ／ＯＦＦ制御するクロック制御手段１４を追加した構成としても良い、この場合は、上述切替え時にクロック１０をゲート入力端１２でＯＦＦさせ、波形データ発生部３０を所定スタートアドレスにセットして待機させ、波形発生出力に同期してクロック１０をＯＮにすることで、発生する波形信号の位相関係を所望の位相関係からスタートできる利点が得られる。例えばテレビの垂直同期信号は数十Ｈｚの周期である為、任意波形発生の一時停止の都度、数ミリ秒の無駄時間を解消可能となる利点が得られる為、ＤＵＴ試験のスループットが向上できる。
【００２０】
尚、上述実施例の図１に示す任意波形発生装置のＤＡ変換器７０は電圧出力型のＤＡコンバータとしてオフセット電圧信号を出力する具体例で説明していたが、電流出力型のＤＡコンバータとしてオフセット電流信号を出力する構成としても良く、同様にして実施できる。
【００２１】
尚、上述実施例の図１に示す任意波形発生装置のＤＡ変換器７０の出力部にＯＮ／ＯＦＦ制御信号７２を設けた具体例で説明していたが、所望により、図６に示すようにＬＰＦ７５の後にアナログスイッチ７６を設け、このスイッチをＯＮ／ＯＦＦ制御する構成としても良い。また同様にＤＡ変換器４０の出力部にＯＮ／ＯＦＦ制御信号も図１０に示すようにアナログスイッチ４５を設け、このスイッチをＯＮ／ＯＦＦ制御する構成としても良い。
【００２２】
尚、上述実施例の説明では図１の任意波形発生装置の具体構成例で説明していたが、この他に図７に示すようにフィルタ５０と可変減衰器６０を逆に配置した接続構成がある。また図８に示すようにフィルタ５０を削除した構成もあり、更に図９に示すように可変減衰器６０を削除した構成があり、何れも同様にして実施できる。
【００２３】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述発明の構成によれば、交流信号側の出力と直流オフセット側の出力を各々個別に出力のＯＮ／ＯＦＦ制御する手段を具備する構成としたことにより、可変減衰器６０のレンジ切替え制御時において、可変減衰器６０の出力端は、切替えに伴う過渡的な交流電圧の発生が無くなる利点が得られる。この結果デバイス試験の一時停止期間は比較的短時間となる利点が得られ、ＤＵＴ試験のスループットが向上できる。
また、デバイス試験の一時停止時においてＤＵＴに供給される直流オフセット電圧がゼロとならない任意波形の発生が可能となる為、オフセット電圧がゼロ電圧となると試験時間が長引くＤＵＴにおいては更にスループットの改善が可能となる利点が得られる。
【図面の簡単な説明】
【図１】  本発明の、任意波形発生装置の構成図である。
【図２】  本発明の、ＤＵＴ測定のタイムチャートである。
【図３】  本発明の、他の任意波形発生装置の構成図である。
【図４】  従来の、任意波形発生装置の構成図である。
【図５】  従来の、ＤＵＴ測定のタイムチャートである。
【図６】  本発明の、他の任意波形発生装置の構成図である。
【図７】  本発明の、他の任意波形発生装置の構成図である。
【図８】  本発明の、他の任意波形発生装置の構成図である。
【図９】  本発明の、他の任意波形発生装置の構成図である。
【図１０】  本発明の、他の任意波形発生装置の構成図である。
【符号の説明】
１４      クロック制御手段
３０      波形データ発生部
４０，７０  ＤＡ変換器
４５，７６  アナログスイッチ
５０      フィルタ
６０      可変減衰器
７５      ＬＰＦ（ローパスフィルタ）
８０      アナログ加算器
９０      バッファ増幅器
【図１】
0003827821.tif 000002
【図２】
0003827821.tif 000003
【図３】
0003827821.tif 000004
【図４】
0003827821.tif 000005
【図５】
0003827821.tif 000006
【図６】
0003827821.tif 000007
【図７】
0003827821.tif 000008
【図８】
0003827821.tif 000009
【図９】
0003827821.tif 000010
【図１０】
0003827821.tif 000011