(57)【特許請求の範囲】
【請求項１】
電源と、入力端子が前記電源に接続され且つ出力端子が負荷に接続され、前記電源の電圧を一定の電圧に変換保持して該出力端子に与える電圧制御手段とを備えた電圧制御回路において、
前記負荷が低電流動作であることが検出されると、スイッチング素子をオン状態にして前記電圧制御手段を制御するための電流の一部を前記電圧制御手段と負荷との間の出力端子にバイパスするバイパス手段を備えてなることを特徴とする電圧制御回路。
【請求項２】
前記電圧制御手段は、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、一端が接地され、他端が前記出力トランジスタのベース側に接続されたツェナーダイオードとから構成されてなり、
前記バイパス手段は、前記負荷が低電流動作時であることを検出する検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記検出手段の検出出力に基づき、前記負荷が低電流動作時である時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする請求項１記載の電圧制御回路。
【請求項３】
前記電圧制御手段は、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、前記出力端子の電圧と基準電圧との差に応じて前記ベース側における電位を調整するオペアンプとから構成されてなり、
前記バイパス手段は、前記負荷が低電流動作時であることを検出する検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記検出手段の検出出力に基づき、前記負荷が低電流動作時である時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする請求項１記載の電圧制御回路。
【請求項４】
前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたスイッチングトランジスタとを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が所定値以下であることを検出すると、前記スイッチングトランジスタを通電状態にするよう構成されてなることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項５】
前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が所定値以下であることを検出すると、前記カレントミラー回路を通電状態にするよう構成されてなることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項６】
前記出力電流検出手段は、前記出力電流の大きさに比例した電圧と所定電圧を比較し、比較結果に応じてオン／オフ信号を出力する比較器であって、前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、そのコレクタ側が前記比較器の出力と接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記出力トランジスタのベース側と前記一方のトランジスタのコレクタ側とが抵抗を介して接続され、前記出力電流が所定値以下であることを検出すると、前記比較器からオン信号が出力されて前記一方のトランジスタのコレクタ側に電流が流れるよう構成されてなることを特徴とする請求項５記載の電圧制御回路。
【請求項７】
前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が小さくなるほど前記カレントミラー回路における通電電流が大きく変化するよう構成されてなることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項８】
前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、そのコレクタ側が前記出力電流検出手段の出力と接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記一方のトランジスタのコレクタ側に前記出力電流検出手段からの電流が増大しすぎると該電流を接地側へ流し込む電流制限用トランジスタが接続され、前記出力電流検出手段の出力に応じて前記一方のトランジスタのコレクタ側に流れる電流が変化するよう構成されてなることを特徴とする請求項７記載の電圧制御回路。
【請求項９】
前記電圧制御手段は、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、前記バイアス手段の下流側と接地との間に介在されたコントロール用トランジスタと、前記出力端子の電圧と基準電圧との差に応じて前記コントロール用トランジスタのベース側における電位を調整するオペアンプとから構成されてなり、
前記バイパス手段は、前記コントロール用トランジスタに流れるコントロール電流を検出するコントロール電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記コントロール電流検出手段の検出出力に基づき、前記コントロール電流が大きい時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする請求項１記載の電圧制御回路。
【請求項１０】
前記バイパス手段は、前記コントロール用トランジスタに流れるコントロール電流の大きさに比例した電圧と所定電圧を比較し、比較結果に応じてオン／オフ信号を出力する比較器と、前記出力トランジスタのベース側と前記出力端子との間に設けられたスイッチングトランジスタとを備え、前記スイッチングトランジスタは前記比較器からのオン／オフ信号に対応して通電／非通電状態となるように構成されてなることを特徴とする請求項９記載の電圧制御回路。
【請求項１１】
前記比較器には発振防止用のヒステリシスが設けられてなることを特徴とする請求項１０記載の電圧制御回路。
【請求項１２】
前記バイパス手段は、前記コントロール用トランジスタとカレントミラーを構成するコントロール電流検出用トランジスタと、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記コントロール電流検出用トランジスタに流れる電流に基づき、該電流が大きくなるほど前記カレントミラー回路における通電電流が大きく変化するよう構成されてなることを特徴とする請求項９記載の電圧制御回路。
【請求項１３】
前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記出力トランジスタのベース側と前記一方のトランジスタのコレクタ側とが、抵抗を介して接続され、前記コントロール電流検出用トランジスタに流れる電流が大きくなるほど前記一方のトランジスタのコレクタ側に流れる電流が大きくなるよう構成されてなることを特徴とする請求項１２記載の電圧制御回路。
【請求項１４】
前記コントロール電流検出用トランジスタに流れる電流の増大を制限する電流制限手段が更に設けられてなることを特徴とする請求項１３記載の電圧制御回路。
【請求項１５】
前記出力端子にかかる出力電流の大きさに応じて前記電流制限手段の電流制限値を変化させる電流制限値可変手段が設けられていることを特徴とする請求項１４記載の電圧制御回路。
【請求項１６】
前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対して初期化を行うリセット信号を送出するリセット手段を備え、前記検出手段は、前記リセット信号に基づいて前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項１７】
前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対してクロックの停止を行うクロック停止信号を送出するクロック停止手段を備え、前記検出手段は、前記クロック停止信号に基づいて前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項１８】
前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対して高速／低速のクロックの切替を行うクロック切替信号を送出するクロック切替手段を備え、前記検出手段は、前記低速のクロック切替信号に基づいて前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項１９】
車両に対する動作電源を与えるためのイグニッションスイッチを備え、前記検出手段は、前記イグニッションスイッチのオフ状態に基づいて前記低電流動作を検出するものであることを特徴とする請求項２又は３記載の電圧制御回路。
【請求項２０】
車両の動作状態を検出する検出スイッチを備え、前記検出手段は、前記検出スイッチがオフ状態である時に、前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項２１】
外部からの入力信号を処理して車両に対する盗難を含む状態を検出又は非検出するセンサを備え、前記検出手段は、前記センサが非検出状態である時に、前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項２２】
前記車両の動作状態を検出する検出スイッチ、及び入力信号を処理して車両に対する盗難を含む状態を検出又は非検出するセンサを備え、前記検出手段は、前記検出スイッチ及び前記センサの全てがオフ状態及び非検出状態である時に、前記低電流動作を検出するものであることを特徴とする請求項２又は請求項３記載の電圧制御回路。
【請求項２３】
前記検出スイッチは、ドアが開閉するとオン状態となるカーテシスイッチ、ミラーが開閉するとオン状態となるミラー作動スイッチ、パーキングブレーキが引かれるとオン状態となるパーキングブレーキスイッチ、フォグランプが点灯するとオン状態となるフォグランプスイッチ、ヘッドランプが点灯するとオン状態となるヘッドランプスイッチ、テールランプが点灯するとオン状態となるテールランプスイッチ、トランクが開くとオン状態となるトランクオープナースイッチ、ドアがロック状態となるとオン状態となるドアロックスイッチ、シート位置を操作するとオン状態となるシート操作スイッチ、又はキーアンロック状態となるとオン状態となるキーアンロックスイッチのうちの少なくとも１つから構成されてなることを特徴とする請求項２０記載の電圧制御回路。
【請求項２４】
前記センサは、ガラスが割れる音等を処理してガラス割れを検出するガラス割れセンサ、車両内への人体の侵入を検出する侵入センサ、車両の傾斜を検出する傾斜センサ、外部無線信号を処理して所定のコード信号を検出するコード信号受信センサのうちの少なくとも１つから構成されてなることを特徴とする請求項２１記載の電圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧を変換して定電圧をうる電圧制御回路に関する。
【０００２】
【従来の技術】
入力電圧を出力電圧に変換して定電圧をうる電圧制御回路として、図１６、図１７の回路図に示した出力トランジスタＱ1 を用いたエミッタ・ホロワ型の電圧制御回路が電子制御機器において広く用いられている。電子制御機器では、負荷の制御機能がアクティブ（通常電流動作時）である際には所定の電流を消費し、負荷の制御機能がスタンバイモード（低電流動作時）などで休止している時間帯は消費電流が大幅に低下するので、電圧制御回路の供給電流も低下する。
【０００３】
次に、図１６に示す電圧制御回路を説明する。ＮＰＮ型である出力トランジスタＱ1 は、コレクタが入力端子ＶINに、ベースがバイアス抵抗ＲB の下流に、エミッタが負荷Ｌに接続される。バイアス抵抗ＲB は、一端が入力電源Ｂ1 に、他端が出力トランジスタＱ1 のベースとツェナーダイオードＺＤの上流に接続される。ツェナーダイオードＺＤは、上流側がバイアス抵抗ＲB の下流と出力トランジスタＱ1 のベースとに接続され、下流側が接地される。負荷Ｌは、出力トランジスタＱ1 のエミッタに接続される。この負荷は例えば、例えばマイクロコンピュータのことである。
【０００４】
電圧制御回路は、入力端子ＶINの電圧を所定の出力端子ＶOUT の電圧に変換して定電圧を出力するが、この所定の出力端子ＶOUT の電圧は出力トランジスタＱ1 のベース電圧に基づいて（出力端子ＶOUT の電圧＝ベース電圧−ベースエミッタ間電圧ＶBE）として出力される。このベース電圧は、接続されたツェナーダイオードＺＤのツェナー電圧に等しく定まるものであり、入力端子ＶINの電圧を一定であると仮定すると、バイアス抵抗ＲB には一定のバイアス電流ＩB が生じることになる。また、ツェナーダイオードＺＤには、バイアス電流ＩB からトランジスタＱ1 のベースへのベース電流ＩBEを差し引いた電流がツェナー電流ＩZ として流れる。このように、バイアス電流ＩB が一定となるよう回路が構成されているので、電圧制御回路の出力電流が低下した場合には、（出力トランジスタＱ1 の直流増幅率ｈFEで換算した割合で）ベース電流ＩBEが減少し、この減少分に相当する電流がツェナーダイオードＺＤへのツェナー電流ＩZ として増加する。
【０００５】
なお、スタンバイモードなどの時間帯においても、記憶装置の消費電力など少量の電流供給があるので、出力電流ＩL は低レベルに保持される。このことは、図１６、１７に共通している。
図１７に示す電源回路は、高精度の出力電圧がえられる帰還制御方式の電圧制御回路の例である。図１６において、ツェナーダイオードＺＤが所定の電圧を生じさせ、かつバイアス電流ＩB が一定となるようにベース電流ＩBEの変化量をツェナー電流ＩZ を変化させて吸収した役割を、オペアンプＡ1 に置き換えたもので、オペアンプＡ1 の出力端子への接続がツェナーダイオードＺＤの上流側への接続に相当している。
【０００６】
オペアンプＡ1 は、−入力が出力トランジスタＱ1 のエミッタの電圧の（Ｒ2 ÷（Ｒ1 ＋Ｒ2 ））の電位である抵抗Ｒ1 の下流に、＋入力が基準電源ＢR に、作動用の電源端子が出力トランジスタＱ1 のエミッタに、出力端子がバイアス抵抗ＲB の下流に接続され、接地端子が接地される。抵抗Ｒ1 は、一端が出力トランジスタＱ1 のエミッタに、他端が抵抗Ｒ2 の上流とオペアンプＡ1 の−極に接続される。抵抗Ｒ2 は、一端が抵抗Ｒ1 の下流とオペアンプＡ1 の−入力に接続され、他端が接地される。他の接続および、作用は図１６と同じであるので省略する。  また、図１６で説明したように、出力トランジスタＱ1 のエミッタの出力端子ＶOUT の電圧が一定であるためにはこの回路におけるバイアス電流ＩB は一定であり、バイアス電流ＩB がベース電流ＩBEとオペアンプ消費電流ＩA1との和である（ＩB ＝ＩBE＋ＩA1）なので、スタンバイモードなどの時間帯において出力電流ＩL が下がりベース電流ＩBEが下がると、ベース電流ＩBEの低下分の電流はオペアンプ消費電流ＩA1の増加へ振替え、バイアス電流ＩB が所定のレベルに保たれる。
【０００７】
【発明が解決しようとする課題】
以上説明したように、従来の電源回路（図１６、図１７）では、スタンバイモードなどの時間帯において負荷電流ＩL が下がった場合に、ベース電流ＩBEの低下分だけツェナー電流ＩZ またはオペアンプ消費電流ＩA1への電流が増加する。この増加電流は、所定の電圧を維持する以外には効用のない不要の余剰電流となる。
【０００８】
次に具体例により、図１７に関する一例を説明する。（図１６については、同様の状況であるので省略する。）
図１７の回路において、出力電流ＩOUT の最大値を３０ｍＡ、出力端子ＶOUT の電圧を５Ｖ、出力トランジスタＱ１の有するベース・エミッタ間電圧ＶBEを０．７Ｖ、出力トランジスタＱ１の直流増幅率ｈFEの規格下限値を３０、同じくｈFEの標準値を１００、入力端子ＶINの電圧を１０Ｖ、また、スタンバイモード時の出力電流ＩOUT を１ｍＡとする。ここで、出力電流ＩOUT は負荷電流ＩL にオペアンプＡ1 の電源電流と抵抗Ｒ1 、Ｒ2 への電流を加えたものである。
【０００９】
まず、バイアス抵抗ＲB を次式により計算する。
0003862827.tif 000002
バイアス抵抗ＲＢは、４．３ｋΩ以下にする必要があるので、４．３ｋΩに設定する。
【００１０】
即ち、バイアス電流ＩB の値は次式により１ｍＡとなる。
ＩB ＝（ＶINの電圧−ＶOUT の電圧−ＶBE）／４．３ｋΩ＝１ｍＡ
次に、スタンバイモード時のベース・エミッタ間電流ＩBEを求める。
ＩBE＝ＩOUT ／ｈFE標準値＝１ｍＡ／１００＝０．０１ｍＡ
従って、バイアス電流ＩB （＝１ｍＡ）一定であるので、スタンバイモード時には、０．９９ｍＡ（ＩB −ＩBE）が不要の余剰電流として通常の電流動作時に比べ増加してオペアンプ側へ流れ、吸い込まれるように消費される。
【００１１】
電池を電源として動作する電子回路では、スタンバイモード時に流れる電流をできる限り減らして電池の消耗を防ぐよう設計することが肝要であるが、図１６、図１７の回路では負荷への電流が少ない場合にも前述のバイアス電流ＩB 一定のため、接地放流される無効な電流消費があるのでその有効活用が望まれる。
本発明は、このような問題を解決し、負荷の低電流動作時における電池電力の消耗を抑制することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、第１の手段として、電源と、入力端子が前記電源に接続され且つ出力端子が負荷に接続され、前記電源の電圧を一定の電圧に変換保持して該出力端子に与える電圧制御手段とを備えた電圧制御回路において、前記負荷が低電流動作であることが検出されると、スイッチング素子をオン状態にして前記電圧制御手段を制御するための電流の一部を前記電圧制御手段と負荷との間の出力端子にバイパスするバイパス手段を備えてなることを特徴とする。
【００１３】
また、第２の手段として、前記第１の手段において、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、一端が接地され、他端が前記出力トランジスタのベース側に接続されたツェナーダイオードとから構成されてなり、前記バイパス手段は、前記負荷が低電流動作時であることを検出する検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記検出手段の検出出力に基づき、前記負荷が低電流動作時である時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする。
【００１４】
また、第３の手段として、前記第１の手段において、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、前記出力端子の電圧と基準電圧との差に応じて前記ベース側における電位を調整するオペアンプとから構成されてなり、前記バイパス手段は、前記負荷が低電流動作時であることを検出する検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記検出手段の検出出力に基づき、前記負荷が低電流動作時である時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする。
【００１５】
また、第４の手段として、前記第２の手段又は第３の手段において、前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたスイッチングトランジスタとを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が所定値以下であることを検出すると、前記スイッチングトランジスタを通電状態にするよう構成されてなることを特徴とする。
【００１６】
また、第５の手段として、前記第２の手段又は第３の手段において、前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が所定値以下であることを検出すると、前記カレントミラー回路を通電状態にするよう構成されてなることを特徴とする。
【００１７】
また、第６の手段として、前記第５の手段において、前記出力電流検出手段は、前記出力電流の大きさに比例した電圧と所定電圧を比較し、比較結果に応じてオン／オフ信号を出力する比較器であって、前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、そのコレクタ側が前記比較器の出力と接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記出力トランジスタのベース側と前記一方のトランジスタのコレクタ側とが抵抗を介して接続され前記出力電流が所定値以下であることを検出すると、前記比較器からオン信号が出力されて前記一方のトランジスタのコレクタ側に電流が流れるよう構成されてなることを特徴とする。
【００１８】
また、第７の手段として、前記第２の手段又は第３の手段において、前記バイパス手段は、前記出力端子にかかる出力電流を検出する出力電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記出力電流検出手段の検出出力に基づき、前記出力電流が小さくなるほど前記カレントミラー回路における通電電流が大きく変化するよう構成されてなることを特徴とする。
【００１９】
また、第８の手段として、前記第７の手段において、前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、そのコレクタ側が前記出力電流検出手段の出力と接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記一方のトランジスタのコレクタ側に前記出力電流検出手段からの電流が増大しすぎると該電流を接地側へ流し込む電流制限用トランジスタが接続され、前記出力電流検出手段の出力に応じて前記一方のトランジスタのコレクタ側に流れる電流が変化するよう構成されてなることを特徴とする。
【００２０】
また、第９の手段として、前記第１の手段において、コレクタ側が前記入力端子に接続され且つエミッタ側が前記出力端子にそれぞれ接続された出力トランジスタと、前記出力トランジスタのコレクタ側とベース側との間に介在されたバイアス手段と、前記バイアス手段の下流側と接地との間に介在されたコントロール用トランジスタと、前記出力端子の電圧と基準電圧との差に応じて前記コントロール用トランジスタのベース側における電位を調整するオペアンプとから構成されてなり、前記バイパス手段は、前記コントロール用トランジスタに流れるコントロール電流を検出するコントロール電流検出手段と、前記出力トランジスタのベース側と前記出力端子との間に設けられた電流制御手段とを備え、前記コントロール電流検出手段の検出出力に基づき、前記コントロール電流が大きい時には、前記電流制御手段を通電状態にするよう構成されてなることを特徴とする。
【００２１】
また、第１０の手段として、前記第９の手段において、前記バイパス手段は、前記コントロール用トランジスタにに流れるコントロール電流の大きさに比例した電圧と所定電圧を比較し、比較結果に応じてオン／オフ信号を出力する比較器と、前記出力トランジスタのベース側と前記出力端子との間に設けられたスイッチングトランジスタとを備え、前記スイッチングトランジスタは前記比較器からのオン／オフ信号に対応して通電／非通電状態となるように構成されてなることを特徴とする。
【００２２】
また、第１１の手段として、前記第１０の手段において、前記比較器には発振防止用のヒステリシスが設けられてなることを特徴とする。
また、第１２の手段として、前記第９の手段において、前記バイパス手段は、前記コントロール用トランジスタとカレントミラーを構成するコントロール電流検出用トランジスタと、前記出力トランジスタのベース側と前記出力端子との間に設けられたカレントミラー回路とを備え、前記コントロール電流検出用トランジスタに流れる電流に基づき、該電流が大きくなるほど前記カレントミラー回路における通電電流が大きく変化するよう構成されてなることを特徴とする。
【００２３】
また、第１３の手段として、前記第１２の手段において、前記カレントミラー回路は、少なくとも一対のトランジスタを備え、一方のトランジスタのエミッタ側が前記出力トランジスタのベース側に接続され、他方のトランジスタのベース側が前記一方のトランジスタのベース側と接続され、そのエミッタ側が前記一方のトランジスタのエミッタ側と接続され、そのコレクタ側が前記出力端子と接続され、更に該両トランジスタのベース側が共通して前記一方のトランジスタのコレクタ側と接続され、前記出力トランジスタのベース側と前記一方のトランジスタのコレクタ側とが、抵抗を介して接続され前記コントロール電流検出用トランジスタに流れる電流が大きくなるほど前記一方のトランジスタのコレクタ側に流れる電流が大きくなるよう構成されてなることを特徴とする。
【００２４】
また、第１４の手段として、前記第１３の手段において、前記コントロール電流検出用トランジスタに流れる電流の増大を制限する電流制限手段が更に設けられてなることを特徴とする。
また、第１５の手段として、前記第１４の手段において、前記出力端子にかかる出力電流の大きさに応じて前記電流制限手段の電流制限値を変化させる電流制限値可変手段が設けられていることを特徴とする。
【００２５】
また、第１６の手段として、前記第２の手段又は第３の手段において、前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対して初期化を行うリセット信号を送出するリセット手段を備え、前記検出手段は、前記リセット信号に基づいて前記低電流動作を検出するものであることを特徴とする。
【００２６】
また、第１７の手段として、前記第２の手段又は第３の手段において、前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対してクロックの停止を行うクロック停止信号を送出するクロック停止手段を備え、前記検出手段は、前記クロック停止信号に基づいて前記低電流動作を検出するものであることを特徴とする。
【００２７】
また、第１８の手段として、前記第２の手段又は第３の手段において、前記負荷はマイクロコンピュータを含むものであって、該マイクロコンピュータに対して高速／低速のクロックの切替を行うクロック切替信号を送出するクロック切替手段を備え、前記検出手段は、前記低速のクロック切替信号に基づいて前記低電流動作を検出するものであることを特徴とする。
【００２８】
また、第１９の手段として、前記第２の手段又は第３の手段において、車両に対する動作電源を与えるためのイグニッションスイッチを備え、前記検出手段は、前記イグニッションスイッチのオフ状態に基づいて前記低電流動作を検出するものであることを特徴とする。
また、第２０の手段として、前記第２の手段又は第３の手段において、車両の動作状態を検出する検出スイッチを備え、前記検出手段は、前記検出スイッチがオフ状態である時に、前記低電流動作を検出するものであることを特徴とする。
【００２９】
また、第２１の手段として、前記第２の手段又は第３の手段において、外部からの入力信号を処理して車両に対する盗難を含む状態を検出又は非検出するセンサを備え、前記検出手段は、前記センサが非検出状態である時に、前記低電流動作を検出するものであることを特徴とする。
また、第２２の手段として、前記第２の手段又は第３の手段において、前記車両の動作状態を検出する検出スイッチ、及び入力信号を処理して車両に対する盗難を含む状態を検出又は非検出するセンサを備え、前記検出手段は、前記検出スイッチ及び前記センサの全てがオフ状態及び非検出状態である時に、前記が低電流動作を検出するものであることを特徴とする。
【００３０】
また、第２３の手段として、前記第２０の手段において、前記検出スイッチは、ドアが開閉するとオン状態となるカーテシスイッチ、ミラーが開閉するとオン状態となるミラー作動スイッチ、パーキングブレーキが引かれるとオン状態となるパーキングブレーキスイッチ、フォグランプが点灯するとオン状態となるフォグランプスイッチ、ヘッドランプが点灯するとオン状態となるヘッドランプスイッチ、テールランプが点灯するとオン状態となるテールランプスイッチ、トランクが開くとオン状態となるトランクオープナースイッチ、ドアがロック状態となるとオン状態となるドアロックスイッチ、シート位置を操作するとオン状態となるシート操作スイッチ、又はキーアンロック状態となるとオン状態となるキーアンロックスイッチのうちの少なくとも１つから構成されてなることを特徴とする。
【００３１】
また、第２４の手段として、前記第２１の手段において、前記センサは、ガラスが割れる音等を処理してガラス割れを検出するガラス割れセンサ、車両内への人体の侵入を検出する侵入センサ、車両の傾斜を検出する傾斜センサ、外部無線信号を処理して所定のコード信号を検出するコード信号受信センサのうちの少なくとも１つから構成されてなることを特徴とする。
【００３２】
【実施例】
本発明の実施例について、以下に図面を用いて説明する。
図１は、本発明の電圧制御回路の第１の実施例を示す回路図である。
入力電源Ｂ1 は、一端が接地され、他端が入力端子ＶINに接続され、ＮＰＮ型の出力トランジスタＱ1 のコレクタに接続され、さらにバイアス抵抗ＲB を介してベースに接続される。バイアス抵抗ＲB は、一端が入力電源Ｂ1 に接続され、他端が出力トランジスタＱ1 のベースおよびツェナーダイオードＺＤの上流側に接続されており、ツェナーダイオードＺＤの他端は接地されている。ここで、ツェナー電圧をＶZ とすると、バイアス抵抗ＲB には、バイアス電流ＩB ＝（ＶIN−ＶZ ）÷ＲB なる電流が流れ、バイアス電流ＩB がツェナーダイオードＺＤへのツェナー電流ＩZ とベース・エミッタ電流ＩBEおよびバイパス電流ＩS に分流される。ベース・エミッタ電流ＩBEやバイパス電流ＩS が減少してもツェナー作用によりツェナーダイオードＺＤの上流電位が変化しないようツェナー電流ＩZ を増加し、結果としてバイアス電流ＩB を一定に保持させる。
【００３３】
なお、バイアス抵抗ＲB の下流に発生する電位がベースに印加される電圧となるが、ベース電圧はツェナーダイオードＺＤのツェナー電圧として定まるものである。次に、このベース電圧からベース・エミッタ間電圧（約０．７Ｖ）を減じたものが出力端子ＶOUT の電圧となる。
出力トランジスタＱ1 は、ＮＰＮ型の素子であって、そのコレクタが入力端子ＶINに接続され、ベースがバイアス抵抗ＲB の下流、ツェナーダイオードＺＤ、およびバイパス出力回路ＢＰの入力側に接続され、エミッタが負荷Ｌとバイパス出力回路ＢＰの出力側に接続される。なお、出力トランジスタＱ1 では、ベース・エミッタ電流ＩBEの直流増幅率ｈFE倍の電流がコレクタからエミッタに流れ、ベース・エミッタ電流ＩBEが増幅されてエミッタより出力される。以上の出力トランジスタＱ1 、バイアス抵抗ＲB 、ツェナーダイオードＺＤにより構成した回路は、一般にエミッタホロワ型の電圧制御回路として知られている。
【００３４】
マイクロコンピュータ等からなる負荷Ｌは、出力トランジスタＱ1 のエミッタに接続した出力端子ＶOUT 、およびバイパス出力回路ＢＰの出力側に接続されていて、負荷Ｌの消費する負荷電流ＩL を供給される。なお、従来の技術において説明したように、負荷Ｌの消費する負荷電流ＩL は電子機器の動作状態に従って変動するものであって、マイクロコンピュータが記憶メモリ保持電流のみを供給する時点において、負荷電流ＩL が下がり低水準になる。
【００３５】
バイパス出力回路ＢＰは、入力側がバイアス抵抗ＲB の下流、ツェナーダイオードＺＤ、出力トランジスタＱ1 のベースに接続され、図示されていない回路において負荷電流ＩL の低下を検出して発生したバイパス制御信号（図中矢印）が入力され、出力側が出力端子ＶOUT に接続される。バイパス制御信号が入力されるとバイパス出力回路切替えスイッチＳ1 がオンされて通電し、同時に電流調整回路Ｋが調整されて、バイパス電流ＩS を所望の電流水準に制御される。なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給されることになる。
【００３６】
次に、負荷電流ＩL が減少した際に、前記出力トランジスタＱ1 を迂回して出力するバイパス出力回路ＢＰの各部位の電流の状況を、具体的例によって説明する。
従来例の図１７の説明と同じく、負荷電流ＩL の最大値を３０ｍＡ、出力端子ＶOUT の電圧を５Ｖ、出力トランジスタＱ1 の有するベース・エミッタ間電圧ＶBEを０．７Ｖ、出力トランジスタＱ1 の直流増幅率ｈFEの規格下限値を３０、同じくｈFEの標準値を１００、入力端子ＶINの電圧を１０Ｖ、待機状態時の負荷電流ＩL を１ｍＡ、バイアス抵抗ＲB を４．３ｋΩ、に設定する。（但し、ここでは負荷電流ＩL の変化の前後の余剰電流の変化およびバイパス出力回路ＢＰの作用の説明を明瞭とするため、本来存在する所定のツェナー電圧を発生させるための最小ツェナー電流ＩZ を無視し、ここではそれを０ｍＡと仮定して説明している。この最小ツェナー電流ＩZ 値は、負荷電流ＩL のバイパス出力回路ＢＰによる改善効果に関与しないので、ここでは説明より省いておく。）
この条件の下では、バイアス電流ＩB の値は次式により１ｍＡとなる。
【００３７】
ＩB ＝（ＶINの電圧−ＶOUT の電圧−ＶBE）／４．３ｋΩ＝１ｍＡ
待機状態時のベース・エミッタ間電流ＩBEの値は、バイパス電流ＩS を遮断した場合には、次式により０．０１ｍＡとなる。
ＩBE＝ＩL ／ｈFE標準値＝１ｍＡ／１００＝０．０１ｍＡ
同時に、コレクタ・エミッタ間電流ＩBEの値は、０．９９ｍＡ（ＩB −ＩBE）となる。
【００３８】
ベース電圧を一定にするためには、バイアス電流ＩB （＝１ｍＡ）を一定に保つ必要があるので、待機状態時かつバイパス電流ＩS を遮断時には、上述の０．９９ｍＡ（ＩB −ＩBE）が不要の余剰電流として通常の電流動作時に比べ増加してツェナーダイオードＺＤ側へ流れ、ツェナー電流ＩZ が０．９９ｍＡ増えて消費される。
【００３９】
図１において、負荷電流ＩL の低下に基づくバイパス制御信号が入力されると、前記増加した余剰電流０．９９ｍＡをバイパス出力回路ＢＰを経由して負荷Ｌへ流すようバイパス出力回路切替えスイッチＳ1 がオンされて通電し、同時に電流調整回路Ｋが調整されて、バイパス電流ＩS が０．９９ｍＡ以内に調整される。
【００４０】
例えば、不要の余剰電流０．９９ｍＡを全てバイパス電流ＩS としたとすると、待機状態時の負荷電流ＩL は１ｍＡであるので、０．０１ｍＡが出力トランジスタＱ1 のエミッタから出力端子を経由して流れることになる。なお、この時のベース・エミッタ間電流ＩBEの値は、ＩBE＝Ｑ1 経由のＩL ／ｈFE標準値＝０．０１ｍＡ／１００＝０．０００１ｍＡと微小である。出力トランジスタＱ1 のコレクタ・エミッタ間電流ＩCEの値は、残りの０．００９９ｍＡとなる。
【００４１】
即ち、不要の増加ツェナー電流ＩZ ０．９９ｍＡをバイパス出力回路ＢＰのバイパス電流ＩS ０．９９ｍＡに振り替えることで、出力トランジスタＱ1 のコレクタ・エミッタ間電流ＩCEの値が０．９９ｍＡであったものが０．００９９ｍＡとなり０．９８０１ｍＡ電流消費が減少し（つまり約１００分の１に減少）、電源電池の消耗を防止することができる。
【００４２】
なお、負荷電流ＩL を全てバイパス出力回路ＢＰから供給すると出力トランジスタＱ1 のＶBEがゼロになってしまい、出力電圧ＶOUT ＝（ＶZ −ＶBE）が上昇してしまうので、全てを供給することはできない。
以上、本例の構成により、バイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
【００４３】
次の図２は、本発明の電圧制御回路の第２の実施例を示す回路図である。
図２では、出力トランジスタＱ1 のエミッタ電圧を一定とする作用を図１のツェナーダイオードＺＤに代えて、オペアンプＡ1 により行わせるものであって、負荷電流ＩL が低下してバイアス電流ＩB が余剰となる場合もツェナーダイオードＺＤに代わってオペアンプＡ1 がその不要の余剰電流を吸収するように消費するものである。従って、図１と共通の説明は省略する。
【００４４】
オペアンプＡ1 は、入力側では、＋入力が基準電圧源ＢR に接続されて基準の電圧とされ、−入力が出力トランジスタＱ1 のエミッタと接地間に直列に接続した抵抗Ｒ1 と抵抗Ｒ2 の中間点に接続されて出力端子ＶOUT の電圧を分割した電圧が入力され、動作電源が出力トランジスタＱ1 のエミッタに接続され、そして接地端子が接地される。また、オペアンプＡ1 の出力端子は出力トランジスタＱ1 のベース、バイアス抵抗ＲB の下流側、に接続される。このように接続されて、オペアンプＡ1 は基準の電圧と分割された出力端子ＶOUT の電圧とを比較し、出力トランジスタＱ1 のエミッタ電圧が所定値となるベースに電圧に帰還制御するよう、バイアス抵抗ＲB の下流側より電流ＩA を吸収する。
【００４５】
図２においても、負荷電流ＩL の低下に基づくバイパス制御信号が入力されると、スイッチＳ1 がオンされて通電し、同時に電流調整回路Ｋが調整されて、バイパス出力回路ＢＰを経由して負荷Ｌへバイパス電流ＩS が供給されるが、図１での説明と同様に、例えば発生するバイアス電流ＩB の不要の余剰電流０．９９ｍＡ（即ちバイパス出力回路ＢＰがオフしたままだとオペアンプＡ1 へ吸収させる無効の電流ＩA ）を全てバイパス電流ＩS とする場合には、図１で前述したと同様に、出力トランジスタＱ1 のコレクタ・エミッタ間電流ＩCEの値が０．９９ｍＡであったものが０．００９９ｍＡとなり０．９８０１ｍＡ電流消費が減少し（つまり約１００分の１に減少）、電源電池の消耗を防止することができる。
【００４６】
但し、図２のオペアンプＡ1 では、基準電圧に基づいた帰還制御であるのでツェナーダイオードＺＤに比べてベース電圧を精度高くでき、更に図１のツェナーダイオードＺＤの場合ではツェナー電圧発生のためツェナー電流ＩZ が常に消費されているが、この電圧保持用の電流消費量が少ないという利点がある。
なお、図１の第１の実施例、図２の第２の実施例では電流制御手段をスイッチング手段としたが、これに限らず可変電流回路であっても良い。また、バイアス手段としてバイアス抵抗を用いたが電流源を用いるようにしても良い。
【００４７】
次の図３は、本発明の電圧制御回路の第３の実施例を示す回路図である。
出力端子ＶOUT の電圧を定電圧とする構成等、図１、図２と共通の説明は省略し、バイパス出力回路ＢＰの構成を、負荷電流ＩL が低下したことを検出し信号を出力する回路と、この信号をうけてバイパス電流ＩS を制御する切替え調整回路とに分け説明する。
【００４８】
まず、モニタ抵抗Ｒm は、一端を入力電源Ｂ1 に、他端をコンパレータＡ2 の＋入力と出力トランジスタＱ1 のコレクタに接続され、モニタ抵抗Ｒm により負荷電流ＩL がモニタされる。コンパレータＡ2 は  、＋入力がモニタ抵抗Ｒm に、−入力が基準電源Ｂm に、コンパレータＡ2 の出力端子がトランジスタＱ3 のベースに接続される。基準電源Ｂm により設けられた所定の電圧とモニタ抵抗Ｒm の両端に発生した電圧低下が比較され、コンパレータＡ2 の出力端子よりトランジスタＱ3 に接続されて、バイパス出力回路ＢＰをオンオフさせる制御信号が出力される。負荷電流ＩL が低下すると、モニタ抵抗Ｒm での電圧低下が減少し、この電圧低下値が基準電源Ｂm として設けた閾値を割り込むと、コンパレータＡ2 よりバイパス出力回路ＢＰをオンさせる信号が出力されて、トランジスタＱ3 がオンされる。
【００４９】
次に、スイッチング用トランジスタＱ2 はエミッタがバイアス抵抗ＲB の下流および抵抗Ｒ3 の上流に、ベースが抵抗Ｒ3 の下流および抵抗Ｒ5 の上流に、コレクタが抵抗Ｒ4 の上流に接続される。抵抗Ｒ3 は一端がバイアス抵抗ＲB の下流に、他端がトランジスタＱ2 のベース、および抵抗Ｒ5 の上流に接続される。トランジスタＱ2 のベース電流をあたえる抵抗Ｒ5 は、一端を抵抗Ｒ3 の下流およびトランジスタＱ2 のベースに、他端をトランジスタＱ3 の上流に接続される。バイパス出力回路ＢＰのバイパス電流ＩS 値を調整する抵抗Ｒ4 は、一端をトランジスタＱ2 のコレクタに、他端を出力トランジスタＱ1 のエミッタに接続され、バイパス電流ＩS の通電が制限される。トランジスタＱ3 は、コレクタが抵抗Ｒ5 の下流に、ベースがコンパレータＡ2 の出力端子に接続され、エミッタが接地される。コンパレータＡ2 より出力回路ＢＰをオンさせる信号が出力されると、トランジスタＱ3 がオンし、抵抗Ｒ3 、抵抗Ｒ5 が通電して、トランジスタＱ2 を通電状態とする電位がベースに生じ、エミッタ・ベース間が通電してトランジスタＱ2 がオンし、コレクタよりバイパス電流ＩS が流れる。このようにして、バイパス出力回路ＢＰが入切りされる。
【００５０】
負荷電流ＩL が低下すると、以上のようにコンパレータＡ2 より出力回路ＢＰのオン信号が出力され、トランジスタＱ3 、トランジスタＱ2 がオンされて、バイパス出力回路ＢＰが導通され、図１で前述したバイアス電流ＩB から生じる余剰電流のうち、バイパス電流調整抵抗Ｒ4 によって調整されたバイパス電流ＩS が回収される。バイパス電流ＩS は次式のように求めることができる。
【００５１】
バイパス電流ＩS ＝ (Ｑ1 のＶBE) ÷Ｒ4 
なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給される。
以上、本例の構成により、バイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
【００５２】
なお、本例では第１の実施例での電圧制御手段を適用したが、これに限らず、第２の実施例での電圧制御手段を適用してもよい。
次の図４は、本発明の電圧制御回路の第４の実施例を示す回路図である。
図４は、図３の第３の実施例において、バイパス電流ＩS を切替え調整する機能を、図４のトランジスタＱ2A、トランジスタＱ2Bを用いたカレントミラー回路としたことを特徴としている。
【００５３】
トランジスタＱ2Aは、エミッタがバイアス抵抗ＲB の下流および抵抗Ｒ6 の上流に、ベースが抵抗Ｒ6 の下流および抵抗Ｒ7 の上流に、コレクタがベースに接続される。抵抗Ｒ6 は一端がバイアス抵抗ＲB の下流に、他端がトランジスタＱ2Aのベース、および抵抗Ｒ5 の上流に接続される。バイパス電流の上限を定める抵抗Ｒ7 は、一端を抵抗Ｒ6 の下流、トランジスタＱ2Aのベースとコレクタ、およびトランジスタＱ2Bのベースに、他端をトランジスタＱ3 の上流に接続される。
【００５４】
トランジスタＱ2Bは、エミッタ面積がトランジスタＱ2Aのエミッタ面積のｎ倍とされたトランジスタＱ2Aの電流を転写するミラー回路であって、エミッタがバイアス抵抗ＲB の下流およびトランジスタＱ2Aのエミッタに、ベースがトランジスタＱ2Aのベースおよび抵抗Ｒ7 の上流に、コレクタが出力トランジスタＱ1 のエミッタに接続される。トランジスタＱ3 は、コレクタが抵抗Ｒ5 の下流に、ベースがコンパレータＡ2 の出力端子に接続され、エミッタが接地される。
【００５５】
コンパレータ（比較器）Ａ2 より出力回路ＢＰをオンさせる信号が出力されると、トランジスタＱ3 がオンし、抵抗Ｒ7 が通電して、トランジスタＱ2Aを通電状態とする電位がベースに生じ、エミッタ・ベース間およびエミッタ・コレクタ間が通電してトランジスタＱ2Aがオンし、トランジスタＱ2Aのエミッタ・ベース間の電流と等価の電流がトランジスタＱ2Bのエミッタ・ベース間に流れ、トランジスタＱ2Bのコレクタを通じてバイパス電流ＩS が流れる。このようにして、バイパス出力回路ＢＰが切替えられ、バイパス電流ＩS が調整される。
【００５６】
なお、抵抗Ｒ6 は、トランジスタＱ3 がオフ信号時にも係わらずトランジスタＱ3 に微小のリーク電流が生じたとしても、トランジスタＱ2A、トランジスタＱ2Bが作動しないように設けたものである。トランジスタＱ2Aをオンさせないための抵抗Ｒ6 のリークカット作用は、抵抗Ｒ7 を流れる電流が次のリミット値以下の範囲で動作する。
【００５７】
許容リーク電流≦Ｑ2Aのベース・エミッタ電圧（約０．７Ｖ）÷Ｒ6 
負荷電流ＩL が低下すると、以上のようにコンパレータＡ2 より出力回路ＢＰのオン信号が出力され、トランジスタＱ3 、トランジスタＱ2A・Ｑ2Bのミラー回路がオンされて、バイパス出力回路ＢＰが導通され、図１で前述したバイアス電流ＩB から生じる余剰電流のうち、カレントミラー比１：ｎ  によって調整されたバイパス電流ＩS が回収される。バイパス電流ＩS は次式のように求めることができる。
【００５８】
バイパス電流ＩS ＝ｎ×｛((ＶOUT の電圧) ＋( Ｑ1 のＶBE) −( Ｑ2AのＶBE))÷Ｒ7 −( Ｑ2AのＶBE) ÷Ｒ6 ｝
なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給される。
以上、本例の構成によりバイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
【００５９】
なお、本例では第１の実施例での電圧制御手段を適用したが、これに限らず、第２の実施例での電圧制御手段を適用してもよい。
次の図５は、本発明の電圧制御回路の第５の実施例を示す回路図である。
出力端子ＶOUT の電圧を定電圧とする構成等、図１と共通の説明は省略し、バイパス出力回路ＢＰの構成を、負荷電流ＩL が低下したことを検出し信号を出力する回路と、この信号をうけてバイパス電流ＩS を制御する切替え調整回路とに分け説明する。
【００６０】
まず、モニタ抵抗Ｒm は、一端が入力電源Ｂ1 に、他端がオペアンプ（差動増幅器）Ａ3 の＋入力と出力トランジスタＱ1 のコレクタに接続され、モニタ抵抗Ｒm により負荷電流ＩL がモニタされる。抵抗Ｒ9 は、一端が入力電源Ｂ1 に、他端がオペアンプＡ3 の−入力とトランジスタＱ6 の上流に接続される。オペアンプＡ3 は、＋入力がモニタ抵抗Ｒm に、−入力が抵抗Ｒ9 の下流に、オペアンプＡ3 の出力端子がトランジスタＱ6 のベースに接続される。トランジスタＱ6 は、エミッタが抵抗Ｒ9 の下流に、ベースがオペアンプＡ3 の出力端子に、コレクタが抵抗Ｒ8 の上流に接続される。
【００６１】
以上のように電流検知回路が構成され、オペアンプＡ3 の出力端子より、モニタ抵抗Ｒm の両端の電位差をモニタ抵抗Ｒm と比較抵抗Ｒ9 との比に基づいて変換した電流がトランジスタＱ6 のコレクタから抵抗Ｒ8 の上流に出力される。
次に、バイパス電流ＩS を制御する切替え調整回路を述べる。
トランジスタＱ2Aは、エミッタがバイアス抵抗ＲB の下流に、ベースが抵抗Ｒ8 の上流に、コレクタがベースに接続される。バイパス電流ＩS の上限を与える抵抗Ｒ8 は、一端がトランジスタＱ６のコレクタ、トランジスタＱ2Aのコレクタとベース、トランジスタＱ5 のエミッタに接続され、他端が接地される。トランジスタＱ5 は、エミッタがトランジスタＱ2Aのコレクタとベース、抵抗Ｒ8 の上流、およびトランジスタＱ6 のコレクタに、ベースがトランジスタＱ2Bのコレクタに接続され、エミッタが接地される。
【００６２】
トランジスタＱ2Bは、エミッタ面積がトランジスタＱ2Aのエミッタ面積のｎ倍とされたトランジスタＱ2Aの電流を転写するミラー回路であって、エミッタがバイアス抵抗ＲB の下流およびトランジスタＱ2Aのエミッタに、ベースがトランジスタＱ2Aのベースおよび抵抗Ｒ8 の上流に、コレクタが出力トランジスタＱ1 のエミッタおよびトランジスタＱ5 のベースに接続される。
【００６３】
負荷電流ＩL が非常に小さく、モニタ抵抗Ｒm の電圧降下が非常に小さい場合、トランジスタＱ6 のコレクタから抵抗Ｒ8 へ流れる電流は非常に小さいため、カレントミラーの一方のトランジスタＱ2Aの電流は、抵抗Ｒ8 により次式のように求まる。
ＩQ2A ＝｛ＶOUT 電圧＋（Ｑ1 のＶBE）−（Ｑ2AのＶBE）｝÷Ｒ8 
従って、バイパス電流ＩS はカレントミラー比１：ｎにより
0003862827.tif 000003
となり、これがバイパス電流ＩS の最大値となる。
【００６４】
次に負荷電流ＩL が増え、モニタ抵抗Ｒm の電圧降下が増大すると、Ｒm とＲ9 の比で決まる電流が、トランジスタＱ6 のコレクタから抵抗Ｒ8 へ流れ、トランジスタＱ6 のコレクタの電流の分だけＱ2Aの電流が減少し、バイパス電流ＩS も減少する。即ち、
0003862827.tif 000004
となる。
【００６５】
トランジスタＱ6 からの電流が大きくなって抵抗Ｒ8 の上流の電位が出力端子ＶOUT の電圧を上回ると、トランジスタＱ2Aおよびミラー回路がオフしバイパス電流ＩS が停止する。なお、電流制限用トランジスタＱ5 は、トランジスタＱ6 からの電流が上昇して抵抗Ｒ8 上流の電位が出力端子ＶOUT の電圧をベース・エミッタ間電圧（約０．７Ｖ）をこえて上回った場合に、オン動作してトランジスタＱ6 からの接地側へ逃し過大電圧を生じないためのものである。以上のようにして、図５のバイパス出力回路ＢＰは切替えられる。
【００６６】
以上のように、負荷電流ＩL が低下すると、オペアンプＡ3 より出力回路ＢＰをオンさせ、バイパス電流ＩS を調整する信号が出力されるので、トランジスタＱ2A・Ｑ2Bのミラー回路がオンされて、バイパス回路ＢＰが導通され、図１で前述したバイアス電流ＩB から生じる余剰電流のうち、抵抗Ｒ8 の電流値と、トランジスタＱ2A・Ｑ2Bのカレントミラー比１：ｎによって調整されたバイパス電流ＩS として回収される。
【００６７】
なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給される。
以上、本例の構成によりバイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
なお、本例では第１の実施例での電圧制御手段を適用したが、これに限らず、第２の実施例での電圧制御手段を適用してもよい。
【００６８】
次の図６は、本発明の電圧制御回路の第６の実施例を示す回路図である。
図６は、まず、出力トランジスタＱ1 のエミッタ電圧を一定とする作用を、オペアンプＡ4 により行わせるものである。電圧を基準電圧ＢR に基づき帰還制御するオペアンプＡ4 は、オペアンプＡ4 の出力電流がトランジスタＱ7 のベースへ出力され、トランジスタＱ7 を介して余剰のバイアス電流ＩB を接地側へ放下するようコントロール電流Ｉcnt を制御させる。
【００６９】
また、出力トランジスタＱ1 のベース電圧をコントロールするため、バイアス電流ＩB を接地側へ放下してコントロールする前述のコントロール電流Ｉcnt を抵抗Ｒ9 の上流の電圧信号として検知し、負荷電流ＩL が低下してコントロール電流Ｉcnt が増加した場合に、バイパス出力回路ＢＰのバイパス電流ＩS を制御する構成としたことが特徴である。
【００７０】
なお、図２のオペアンプＡ1 の作用、図３のバイパス出力回路ＢＰでの切替え回路と共通の入力電源Ｂ1 、出力トランジスタＱ1 、バイアス抵抗ＲB 、抵抗Ｒ1 、抵抗Ｒ2 、基準電源ＢR 、トランジスタＱ2 、抵抗Ｒ3 、抵抗Ｒ4 、抵抗Ｒ5 、トランジスタＱ3 等についての共通の説明は省略する。
オペアンプＡ4 は、出力端子がコントロール用トランジスタＱ7 のベースに接続される。（入力側の接続および、帰還制御については図２の説明に同じ。）バイアス電流ＩB の余剰の電流をオペアンプＡ4 の出力を増幅して接地側へ放下するトランジスタＱ7 は、コレクタがバイアス抵抗ＲB の下流に、ベースがオペアンプＡ4 の出力端子に、エミッタが抵抗Ｒ9 の上流およびコンパレータＡ5 の＋入力に接続される。バイアス電流ＩB の余剰の前記放下電流をモニタする抵抗Ｒ9 は、一端がトランジスタＱ7 のエミッタおよびコンパレータＡ5 の＋入力に接続され、他端が接地される。
【００７１】
次に、バイパス出力回路ＢＰを述べると、コンパレータＡ5 は、＋入力が前述の抵抗Ｒ9 の上流に、−入力が基準電源ＢV に、出力端子がトランジスタＱ3 に接続される。負荷電流ＩL が低下してバイアス電流ＩB が余剰となる場合には、抵抗Ｒ9 への放下電流Ｉcnt が増加するので抵抗Ｒ9 の上流の電圧が上昇し、コンパレータＡ5 の＋入力にこの電圧が入力され、基準電源ＢV と比較されてトランジスタＱ3 へオン信号が送出される。
【００７２】
なお、コンパレータＡ5 はヒステリシス型のコンパレータであって、出力端子の出力が帰還して基準電源ＢV を制御させることにより、発振現象（バイパス電流ＩS が遮断されるとその分コントロール電流Ｉcnt が増えるため再びコンパレータＡ5 が反転して発振）が抑制される。
負荷電流ＩL が低下すると、以上のようにトランジスタＱ3 がオンされ、図３で前述したようにスイッチング用トランジスタＱ2 がオンされて、バイパス出力回路ＢＰが導通され、図１で前述したバイアス電流ＩB から生じる余剰電流のうち、バイパス電流調整抵抗Ｒ4 によって調整されたバイパス電流ＩS が回収される。バイパス電流ＩS は、次式のように求めることができる。
【００７３】
バイパス電流ＩS ＝ (Ｑ1 のＶBE) ÷Ｒ4 
以上、本例の構成によりバイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
次の図７は、本発明の電圧制御回路の第７の実施例を示す回路図である。
図７は、出力トランジスタＱ1 のベース電圧を一定とする作用をオペアンプＡ4 により行わせるものであって、負荷電流ＩL が低下してバイアス電流ＩB が余剰となる場合はオペアンプＡ4 がトランジスタＱ7 を介してその余剰電流を放下して制御する点で図６と同じ帰還制御であるが、このトランジスタＱ7 のベースへのオペアンプＡ4 の出力信号を転写しトランジスタＱ4 のベースに印加して、オペアンプＡ4 の出力信号でバイパス電流ＩS を制御するトランジスタＱ4 を制御する構成としたことが特徴である。
【００７４】
なお、図６と共通のオペアンプＡ4 の作用、入力電源Ｂ1 、出力トランジスタＱ1 、バイアス抵抗ＲB 、抵抗Ｒ1 、抵抗Ｒ2 、基準電源ＢR 、図４のバイパス出力回路ＢＰでの切替え回路と共通のカレントミラー回路のトランジスタＱ2A、同Ｑ2B、トランジスタＱ4 、抵抗Ｒ6 、抵抗Ｒ7 等の説明は省略する。
オペアンプＡ4 は、出力端子がコントロール用トランジスタＱ7 のベースおよび電流検出用トランジスタＱ4 のベースに接続される。バイアス電流ＩB の余剰の電流をオペアンプＡ4 の出力を増幅して接地側へ放下するコントロール用トランジスタＱ7 は、コレクタがバイアス抵抗ＲB の下流に、ベースがオペアンプＡ4 の出力端子に接続され、エミッタが接地接続される。バイアス電流ＩB の余剰の前記放下電流を制御するオペアンプＡ4 の出力がトランジスタＱ4 のベースに転写入力されることにより、バイパス出力回路ＢＰの出力がオペアンプＡ4 の出力で直接に制御される。
【００７５】
次に、バイパス出力回路ＢＰを述べる。トランジスタＱ4 は、コレクタが抵抗Ｒ7 の下流およびトランジスタＱ8 のエミッタに、ベースがオペアンプＡ4 の出力端子およびトランジスタＱ7 のベースに接続され、エミッタが接地される。電流制限用トランジスタＱ8 は、コレクタがバイアス抵抗ＲB に、ベースが基準電源ＢB に、エミッタがトランジスタＱ4 のベースに接続される。基準電源ＢB は、一端が電流制限用トランジスタＱ8 のベースに接続され、他端が接地される。他の接続は図４と同様である。
【００７６】
以上のように構成されているので、負荷電流ＩL が低下するとオペアンプＡ4 の出力が増加するので、トランジスタＱ4 の電流が増加し電流制限用抵抗Ｒ7 が通電してバイパス出力を切替えるトランジスタＱ2AおよびトランジスタＱ2Bが動作してバイパス出力回路ＢＰにバイパス電流ＩS を生じる。このようにして、バイパス出力回路ＢＰの入切りを行う。
【００７７】
トランジスタＱ4 の電流が上昇する過程に沿って説明すると、負荷電流ＩL が高い段階ではトランジスタＱ4 の電流（Ｉcnt ) は低い状態にあり、図４で説明したように、リークカット用の抵抗Ｒ6 が作用し、抵抗Ｒ7 を流れる電流がリミット値（次式に示す）以下では、トランジスタＱ2A、トランジスタＱ2Bが不作動とされる。
【００７８】
許容リーク電流Ｉcnt ≦Ｑ2BのＶBE（約０．７Ｖ）÷Ｒ6 
次に、負荷電流ＩL が下がり始め、電流制限用抵抗Ｒ7 を流れる電流、つまりＩcnt が上記の範囲を超えると、トランジスタＱ2A、トランジスタＱ2Bがオンして、抵抗Ｒ7 を流れる電流すなわちバイアス電流ＩB の余剰の前記放下電流に比例してバイパス電流ＩS を生じる。
【００７９】
更に、抵抗Ｒ7 を流れる電流が増加して抵抗Ｒ7 での電圧低下が進み、抵抗Ｒ7 の下流の電位が、基準電源ＢB の電圧とＱ8 のＶBE（約０．７Ｖ）との差よりも低くなると、トランジスタＱ8 が動作するので、バイパス電流ＩS の上限がトランジスタＱ8 および基準電源ＢB の電圧によって制限される。
負荷電流ＩL が低下すると、バイアス電流ＩB から生じる余剰電流から、バイパス電流ＩS が調整されて回収されるが、本事例のバイパス電流ＩS の調整では、前述のようにオペアンプＡ4 から出力されるコントロール電流Ｉcnt により出力回路ＢＰがオンされ、バイパス電流ＩS がコントロール電流Ｉcnt に比例して調整され、更にバイパス電流ＩS の上限が基準電源ＢB の電圧によって制限され、同時に図４で前述したようにカレントミラー比１：ｎ  によってバイパス電流ＩS が調整される。バイパス電流ＩS は、次式のように求めることができる。
【００８０】
バイパス電流ＩS ＝ｎ×｛((ＶOUT の電圧) ＋( Ｑ1 のＶBE) −( Ｑ2AのＶBE))÷Ｒ7 −( Ｑ2AのＶBE) ÷Ｒ6 ｝
なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給される。以上、本例の構成によりバイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
【００８１】
次の図８は、本発明の電圧制御回路の第８の実施例を示す回路図である。
図８は、図７で説明した回路図において、負荷電流ＩL が低下してバイパス出力回路ＢＰより出力するバイパス電流ＩS の上限を制限する回路を、負荷Ｌへの出力電流に比例して可変する構成としたことが特徴である。
なお、図７と共通の部分の説明は省略する。
【００８２】
負荷電流ＩL をモニタするモニタ抵抗Ｒm は、一端を入力電源Ｂ1 および差動アンプＡ9 の−入力に、他端を差動アンプＡ9 の＋入力および出力トランジスタＱ1 のコレクタに接続される。差動アンプＡ9 は、＋入力がモニタ抵抗Ｒm の下流および出力トランジスタＱ1 のコレクタに、−入力が入力電源Ｂ1 およびモニタ抵抗Ｒm の上流に、出力端子が電流制限用トランジスタＱ9 のベースに接続される。電流制限用トランジスタＱ9 は、コレクタがバイアス抵抗ＲB の下流に、ベースが差動アンプＡ9 の出力端子に、エミッタがトランジスタＱ9 のコレクタおよび抵抗Ｒ7 の下流に接続される。
【００８３】
このようにして、モニタ抵抗Ｒm の両端の電位差に比例した電圧が差動アンプＡ9 の出力端子より出力され、出力電流に応じた可変の電位がトランジスタＱ9 のベースに印加される。
図７で説明したように、負荷電流ＩL が高い段階ではトランジスタＱ4 の電流（Ｉcnt ）は低い状態にあり、図７で説明したように、リークカット用の抵抗Ｒ6 が作用し、電流制限用抵抗Ｒ7 を流れる電流、つまりＩcnt が次のリミット値以下の範囲にあると、トランジスタＱ2A、トランジスタＱ2Bが作動しない。
【００８４】
許容リーク電流Ｉcnt ≦Ｑ2AのＶBE（約０．７Ｖ）÷Ｒ6 
次に、負荷電流ＩL が下がり始め、抵抗Ｒ7 を流れる電流が上記の範囲を超えると、トランジスタＱ2A、トランジスタＱ2Bが動作して、抵抗Ｒ7 を流れる電流すなわちバイアス電流ＩB の余剰の前記放下電流に比例してバイパス電流ＩS を生じる。
【００８５】
更に、抵抗Ｒ7 を流れる電流が増加して抵抗Ｒ7 での電圧低下が進み、抵抗Ｒ7 の下流の電位が、Ａ9 の出力電圧とＱ9 のＶBE（約０．７Ｖ）との差よりも低くなると、トランジスタＱ9 が動作する。従って、バイパス電流ＩS の上限が、トランジスタＱ9 および負荷電流ＩL に比例して可変される差動アンプＡ9 の出力電圧によって制限される。
【００８６】
負荷電流ＩL が低下すると、バイアス電流ＩB から生じる余剰電流から、バイパス電流ＩS が調整されて回収されるが、本事例のバイパス電流ＩS の調整では、前述のようにオペアンプＡ4 から出力されるコントロール電流Ｉcnt により出力回路ＢＰがオンされ、バイパス電流ＩS がコントロール電流Ｉcnt に比例して調整され、更にバイパス電流ＩS の上限が負荷電流ＩL をモニタする差動アンプＡ9 の出力電圧によって制限され、同時に図４で前述したようにカレントミラー比１：ｎ  によってバイパス電流ＩS が調整される。バイパス電流ＩS は、次式のように求めることができる。
【００８７】
バイパス電流ＩS ＝ｎ×｛((ＶOUT の電圧) ＋( Ｑ1 のＶBE) −( Ｑ2AのＶBE))÷Ｒ7 −( Ｑ2AのＶBE) ÷Ｒ6 ｝
なお、負荷電流ＩL の値がバイパス電流ＩS を超える場合には、不足の電流は通常の電流動作状態と同じく出力トランジスタＱ1 のエミッタより供給される。
以上、本例の構成によりバイパス電流ＩS により供給した電流値に相当した電源電池の消耗防止が期待できる。
【００８８】
以上の第３〜第８の実施例は、負荷電流ＩL に基づいて低電流動作を検出したが、以下に示す実施例は負荷動作に用いられる通常の信号を利用して低電流動作を検出するものである。その実施例を、図９乃至図１５を用いて説明する。
なお、図中の出力トランジスタＱ1 のエミッタ電圧またはベース電圧を一定とする手段は図１や図３のツェナーダイオードＺＤを用いた場合によったが、図２のオペアンプを用いて行うものであっても良い。以下の例では、特に図３を適用したものとする。従って、図３と共通の内容は説明を省略し、図９乃至図１５に固有の構成を以下説明する。
【００８９】
図９は、本発明の電圧制御回路の第９の実施例を示す回路図である。
Ｐは制御回路の回路基板であって、例えば充電式電池等の外部の入力電源Ｂ1 が接続されている。
Ｍはマイクロコンピュータ（マイコン）であって、出力トランジスタＱ1 のエミッタに接続されて動作電力が供給され、図示されていない電子回路を介して制御動作を行う。マイコンＭは、動作環境に異常がある場合等において制御システムの動作を停止するリセット信号ＲＥＳＥＴを受信して前記停止を実行するが、このリセット信号ＲＥＳＥＴをリセット回路ＲＳより受信すると、リセット（初期化）されて待機状態（即ち休止状態）となり、休止中は回路基板Ｐにおける消費電力が例えばマイコンＭの記憶装置用等に限られた低い水準に低下する。従って、この間は電圧制御回路からの負荷電流ＩL は低下することになる。
【００９０】
ＲＳはリセット回路であって、出力トランジスタＱ1 のエミッタに接続されて動作電力を供給される。リセット回路ＲＳは、マイコンＭ、およびバイパス出力回路ＢＰのトランジスタＱ10のベースに接続され、図示されていない電子回路内の信号または操作スイッチの信号の入力をうけてリセットされるとリセット信号ＲＥＳＥＴが両接続先へ送出される。
【００９１】
Ｑ10はバイパス出力回路ＢＰをオンオフさせるトランジスタであって、ベースがリセット回路ＲＳに、コレクタが抵抗Ｒ5 の下流に接続され、エミッタが接地される。リセット信号ＲＥＳＥＴがオンしてトランジスタＱ10のベースがオンされると、図１で前述のようにトランジスタＱ2 がオンされて、バイパス電流ＩS が送出される。
【００９２】
以上のように、リセット信号ＲＥＳＥＴが入力され、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下すると、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また、リセット信号ＲＥＳＥＴがオフされると、バイパス電流ＩS の出力が停止される。
図１０は、本発明の電圧制御回路の第１０の実施例を示す回路図である。なお、図９との共通点は省略して説明する。
【００９３】
マイコンＭは、マイコンＭの待機状態時に、電力消費を低下させるためマイコンＭのクロックを止めるＨＡＬＴ機能がある。このクロック停止である間は消費電力が限られた低い水準に低下し、電圧制御回路からの負荷電流ＩＬは低下することになる。
ＲＳはリセット回路であって、マイコンＭ、およびバイパス出力回路ＢＰのトランジスタＱ10のベースに接続され、図示されていない電子回路内の信号または操作スイッチの信号の入力をうけてクロック停止信号ＨＡＬＴが両接続先へ送出される。
【００９４】
Ｑ10はバイパス出力回路ＢＰをオンオフさせるトランジスタであって、ベースがリセット回路ＲＳに、コレクタが抵抗Ｒ５の下流に接続され、エミッタが接地される。クロック停止信号ＨＡＬＴがオンしてトランジスタＱ10のベースがオンされると、トランジスタＱ2 がオンされて、バイパス電流ＩS が送出される。クロック停止信号ＨＡＬＴがオフされると、前記オン状態が全てオフ状態となりバイパス電流ＩS の出力が停止される。
【００９５】
以上のように、クロック停止信号ＨＡＬＴが入力され、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下すると、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また、クロック停止信号ＨＡＬＴがオフされると、バイパス電流ＩS の出力が停止される。
図１１は、本発明の電圧制御回路の第１１の実施例を示す回路図である。なお、図９との共通点は省略して説明する。
【００９６】
マイコンＭによっては、通常動作時は高速のメインクロックで動作し、待機状態時は低速のサブクロックで動作させ消費電流を下げるものがある。このクロックの切替えを行うＳＬＥＥＰモードとなり、低速のクロック切替信号であるＳＬＥＥＰ信号が送出される間は消費電力が限られた低い水準に低下し、電圧制御回路からの負荷電流ＩL は低下することになる。
【００９７】
マイコンＭは、出力トランジスタＱ1 のエミッタおよびバイパス出力回路ＢＰのトランジスタＱ10のベースに接続され、図示されていない電子回路内の信号または操作スイッチの信号の入力をうけてＳＬＥＥＰ信号が両接続先へ送出される。
Ｑ10はバイパス出力回路ＢＰをオンオフさせるトランジスタであって、ベースがマイコンＭに、コレクタが抵抗Ｒ5 の下流に接続され、エミッタが接地される。ＳＬＥＥＰ信号がオンしてトランジスタＱ10のベースがオンされると、図１で前述のようにトランジスタＱ2 がオンされて、バイパス電流ＩS が送出される。ＳＬＥＥＰ信号がオフされると、前記オン状態が全てオフ状態となりバイパス電流ＩS の出力が停止される。
【００９８】
以上のように、ＳＬＥＥＰ信号が入力され、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下すると、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また、ＳＬＥＥＰ信号がオフされると、バイパス電流ＩS の出力が停止される。
図１２は、本発明の電圧制御回路の第１２の実施例を示す回路図である。なお、図１１との共通点は省略して説明する。
【００９９】
Ｐは車載の制御回路の回路基板であって、充電式電池である外部の入力電源Ｂ1 、および負荷へ動作電源を与えるためのイグニッションスイッチ（ＳIG）を介して外部の入力電源Ｂ1 に接続されている。
Ｍはマイクロコンピュータ（マイコン）であって、出力トランジスタＱ1 のエミッタに接続されて動作電力が供給され、図示されていない電子回路を介して制御動作を行う。なお、マイコンＭは、イグニッションスイッチ（ＳIG）がオフされている間は制御対象の回路が待機状態（即ち休止状態）となり、休止中は回路基板Ｐにおける消費電力が限られた低い水準に低下する。従って、この間は電圧制御回路からの負荷電流ＩL は低下する。
【０１００】
ＳIGは、回路基板Ｐの外に設けたイグニッションスイッチであって、電力を供給する対象である電源ライン、イグニッションスイッチ検知回路ＤＴの入力抵抗Ｒ10、およびイグニッションスイッチがオフ状態の場合に回路基板ＰのＳIGに接続されたラインの電位を接地電位とする抵抗Ｒ11に接続される。
ＤＴは、イグニッションスイッチ検知回路であって、信号入力端がイグニッションスイッチに接続した回路基板Ｐ内の電源ラインおよび抵抗Ｒ11に接続され、出力端がトランジスタＱ10のベースに接続される。
【０１０１】
次に、イグニッションスイッチ検知回路ＤＴ内では、電源ラインの電位を入力するための抵抗Ｒ10の一端が電源ラインおよび抵抗Ｒ11に接続され、他端がコンパレータＡ10の−入力に接続される。コンパレータＡ10は、−入力が抵抗Ｒ10の下流に、＋入力が基準電源ＢX に、出力端子がトランジスタＱ10のベースに接続される。
【０１０２】
Ｒ11は、イグニッションスイッチがオフ状態の場合に回路基板ＰのＳIGに接続されたラインの電位を接地電位とする抵抗である。
このようにして、イグニッションスイッチＳIGがオフされると、イグニッションスイッチ検知回路ＤＴでは、コンパレータＡ10の−入力側に接地電位が入力されるので、基準電源ＢX の電位よりも入力電圧が小さくなるためコンパレータＡ10からオン信号が出力されてトランジスタＱ10がオンする。トランジスタＱ10がオンすると、トランジスタＱ2 がオンするので、バイパス電流ＩS が出力される。
【０１０３】
以上のように、イグニッションスイッチＳIGがオフとなり、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下すると、イグニッションスイッチＳIGがオフの信号がオペアンプＡ10により検出されて、トランジスタＱ10、トランジスタＱ2 がオンされるので、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また、イグニッションスイッチＳIGがオンされると、バイパス電流ＩS の出力が停止される。
【０１０４】
図１３は、本発明の電圧制御回路の第１３の実施例を示す回路図である。なお、図１２との共通点は省略して説明する。
ＳACは、例えばパーキングブレーキスイッチのような、回路基板Ｐ外に設けられた作動スイッチであって、回路基板Ｐ内の回路により、作動スイッチがオフの場合に電位を与える抵抗Ｒ13の一端と、作動スイッチ検知回路ＤＴの信号入力抵抗Ｒ12とに接続される。
【０１０５】
ＤＴＸは、作動スイッチ検知回路であって、信号入力抵抗Ｒ12の入力端が、外部の作動スイッチＳACに接続した回路基板Ｐ内のラインと、作動スイッチＳACがオフの場合に電位を与える抵抗Ｒ13とに接続され、信号出力端がトランジスタＱ10のベースとに接続される。
次に、作動スイッチ検知回路ＤＴＸでは、作動スイッチからの電位を入力するための抵抗Ｒ12の一端が作動スイッチＳACに接続した回路基板Ｐ内のラインと、作動スイッチがオフの場合に電位を与える抵抗Ｒ13とに接続され、他端がコンパレータＡ11の−入力に接続される。コンパレータＡ11は、−入力が抵抗Ｒ12の下流に、＋入力が基準電源ＢY に、出力端子がトランジスタＱ10のベースに接続される。
【０１０６】
このようにして、作動スイッチＳACがオフすると、作動スイッチ検知回路ＤＴＸでは、コンパレータＡ11の＋入力側に入力電源Ｂ1 からの電位が入力されるので、基準電源ＢY の電圧よりも入力電圧が大きくなるため、コンパレータＡ11からオン信号が出力されてトランジスタＱ10がオンする。従ってトランジスタＱ2 がオンするので、バイパス電流ＩS が出力される。逆に、作動スイッチＳACがオンするとマイコンＭの通常の電流動作時と判断してコンパレータＡ11よりオフ信号が出力されバイパス電流ＩS は流れない。
【０１０７】
以上のように、作動スイッチＳACがオフとなり、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下すると、作動スイッチＳACがオフの信号がコンパレータＡ11により検出されて、トランジスタＱ10、トランジスタＱ2 がオンされるので、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また、作動スイッチＳACがオンされると、バイパス電流ＩS の出力が停止される。  なお、第１３の実施例の作動スイッチは、車載用電子機器の動作に必要な車両の動作状態を検出する検出スイッチであって、例えば自動車のボディ制御に用いられるドアが開閉するとオン状態となるカーテシスイッチ、ミラーが開閉するとオン状態となるミラー作動スイッチ、パーキングブレーキが引かれるとオン状態となるパーキングブレーキスイッチ、フォグランプが点灯するとオン状態となるフォグランプスイッチ、ヘッドランプが点灯するとオン状態となるヘッドランプスイッチ、テールランプが点灯するとオン状態となるテールランプスイッチ、トランクが開くとオン状態となるトランクオープナースイッチ、ドアがロック状態となるとオン状態となるドアロックスイッチ、シート位置を操作するとオン状態となるシートコントロールスイッチ、或いはキーアンロック状態となるとオン状態となるキーアンロックスイッチ等に関連した制御回路に適している。
【０１０８】
図１４は、本発明の電圧制御回路の第１４の実施例を示す回路図である。なお、図１２との共通点は省略して説明する。
ＳＰは、例えば盗難防止装置のガラス割れセンサのようなセンサであって、センサ入力があると起動するセンサ信号処理回路に接続される。
ＤＴＹは、センサ信号処理回路であって、外部のセンサＳＰに接続した回路基板Ｐ内のラインと、トランジスタＱ10のベースとに接続され、センサＳＰからの信号処理を行うと共に、ガラス割れ検出があった場合はマイコンＭの通常の電流動作と判断してオフ信号をトランジスタＱ10のベースに送出する。これにより、トランジスタＱ10、トランジスタＱ2 がオフされてバイパス電流ＩS の出力が停止される。
【０１０９】
一方、センサ入力がない（ガラス割れがない）状態では、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下するため、センサ入力オフの信号がセンサ信号処理回路ＤＴＹにより検出されて、センサ信号処理回路ＤＴＹの出力がオンとなり、トランジスタＱ10、トランジスタＱ2 がオンして、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。
【０１１０】
なお、第１４の実施例は、自動車の盗難防止装置に用いられるガラスが割れる音や振動を処理してガラス割れを検出するガラス割れセンサ、車両内への人体の侵入を検出する侵入センサ、車両の傾斜を検出する傾斜センサ、或いは外部無線信号を処理して所定のコード信号を検出するコード信号受信センサ等に関連した制御回路に適している。
【０１１１】
図１５は、本発明の電圧制御回路の第１５の実施例を示す回路図である。
図１５は図１３及び図１４の検知回路を複数有し、個々の検知回路のそれぞれがマイコンＭが低電流動作となる条件を検出しトランジスタＱ10をオンさせる信号を出力した場合に、バイパス出力回路ＢＰをオンさせる図１３、図１４に前述の回路であり、前述との共通点は省略して説明する。
【０１１２】
図１３で説明した作動スイッチＳACに接続された作動スイッチ検知回路ＤＴＸを複数有し、それぞれの作動スイッチＳAC1 〜ＳACn に対し作動スイッチ検知回路ＤＴＸ１〜ＤＴＸｎの複数の検知回路が接続される。
また、図１４で説明したセンサＳＰに接続されたセンサ信号処理回路ＤＴＹを複数有し、それぞれのセンサＳＰ１〜ＳＰｎに接続されたセンサ信号処理回路ＤＴＹ１〜ＤＴＹｎが接続される。また、複数の作動スイッチ検知回路ＤＴＸ１〜ＤＴＸｎ、センサ信号処理回路ＤＴＹ１〜ＤＴＹｎは、ＡＮＤ回路ＬＧに接続される。次に、ＡＮＤ回路ＬＧは、トランジスタＱ10に接続される。
【０１１３】
このようにして、それぞれの作動スイッチＳAC1 〜ＳACn がオフの状態で作動スイッチ検知回路ＤＴＸ１〜ＤＴＸｎからの出力がそれぞれオン信号であり、それぞれのセンサＳＰ１〜ＳＰｎの入力が無くセンサ信号処理回路ＤＴＹ１〜ＤＴＹｎからの出力がそれぞれオン信号（非検出状態）である場合、つまり車両は全く不動作でマイコンＭが低電流動作時である場合に、ＡＮＤ回路ＬＧはオン信号を出力して、トランジスタＱ10がオンさせる。トランジスタＱ10がオンすると、トランジスタＱ2 がオンとなるので、バイパス電流ＩS が出力される。また、いずれか１つの出力がオフ信号、つまり車両のどこか１つでも動作してマイコンＭが通常電流動作時となると、ＡＮＤ回路ＬＧはトランジスタＱ10にオフ信号を出力する。これにより、バイパス電流ＩS の出力が停止される。
【０１１４】
以上のように、特定の電圧制御回路に関連した全ての作動スイッチＳACがオフであり、且つ全てのセンサ入力がない状態の下で、消費電力がマイコンＭの記憶装置用等の限られた低い水準に低下するため、トランジスタＱ10、トランジスタＱ2 がオンされ、バイパス出力回路ＢＰを経由してバイパス電流ＩS が出力される。また逆に、例えばセンサ入力がセンサ信号処理回路ＤＴＹにより検知されると、トランジスタＱ10、トランジスタＱ2 がオフされてバイパス電流ＩS の出力が停止される。なお、以上説明した実施例は負荷として車両ボディ制御用マイコンに適用したが、これに限らずその他電子制御用回路を対象としても良い。
【０１１５】
また、以上説明した実施例はごく一般のカレントミラー回路を適用したが、これに限らず、ウィルソンカレントミラー回路や高精度なカレントミラー回路等を適用してもよく、実施例に限定されるものではない。更に、負荷としてマイコンを主に適用したが、その他の制御回路等をも含むものであっても良い。
【０１１６】
【発明の効果】
以上詳細に説明したように、本発明によればマイクロコンピュータ等を負荷とする電圧制御回路において、マイクロコンピュータ等が待機して低電流動作となる時に発生していた不要の余剰電流、即ち出力トランジスタのバイアス電流が一定であるために生じる余剰電流をバイパスして有効に利用するので、待機時の電力消費の低減ができる。
【図面の簡単な説明】
【図１】本発明の電圧制御回路の第１の実施例の回路図である。
【図２】本発明の電圧制御回路の第２の実施例の回路図である。
【図３】本発明の電圧制御回路の第３の実施例の回路図である。
【図４】本発明の電圧制御回路の第４の実施例の回路図である。
【図５】本発明の電圧制御回路の第５の実施例の回路図である。
【図６】本発明の電圧制御回路の第６の実施例の回路図である。
【図７】本発明の電圧制御回路の第７の実施例の回路図である。
【図８】本発明の電圧制御回路の第８の実施例の回路図である。
【図９】本発明の電圧制御回路の第９の実施例の回路図である。
【図１０】本発明の電圧制御回路の第１０の実施例の回路図である。
【図１１】本発明の電圧制御回路の第１１の実施例の回路図である。
【図１２】本発明の電圧制御回路の第１２の実施例の回路図である。
【図１３】本発明の電圧制御回路の第１３の実施例の回路図である。
【図１４】本発明の電圧制御回路の第１４の実施例の回路図である。
【図１５】本発明の電圧制御回路の第１５の実施例の回路図である。
【図１６】従来の電圧制御回路の第１例の回路図である。
【図１７】従来の電圧制御回路の第２例の回路図である。
【符号の説明】
Ｂ1 ・・・入力電源
ＢＰ・・・バイパス出力回路
Ｑ1 ・・・出力トランジスタ
ＲB ・・・バイアス抵抗
ＺＤ・・・ツエナーダイオード
Ａ1 ・・・オペアンプ
Ｓ1 ・・・切替えスイッチ
Ｋ  ・・・電流制御回路
Ｌ  ・・・負荷
Ｒm ・・・モニタ抵抗
Ｑ2A、Ｑ2B・・・カレントミラー回路のトランジスタ
Ｍ  ・・・マイクロコンピュータ
ＲＳ・・・リセット回路
ＬＧ・・・ＡＮＤ回路
ＤＴ・・・イグニッションスイッチ検知回路
ＤＴＸ・・・作動スイッチ検知回路
ＤＴＹ・・・センサ信号処理回路
Ｐ  ・・・回路基板
【図１】
0003862827.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003862827.tif 000015
【図１２】
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【図１３】
0003862827.tif 000017
【図１４】
0003862827.tif 000018
【図１５】
0003862827.tif 000019
【図１６】
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【図１７】
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