(57)【特許請求の範囲】
【請求項１】
電源投入時に所定回路を初期化するためのリセット信号を生成するパワーオンリセット回路において、
電源電圧が閾値に達するまではその立上がりに従って変化し、該電源電圧が前記閾値に達した時点で所定値へ変遷する出力電圧を生成する電圧生成手段と、該電圧生成手段の出力電圧が前記所定値へ変遷したときに出力状態が変化するラッチ手段と、前記ラッチ手段の出力状態変化を遅らせる遅延手段と、前記電圧生成手段の出力電圧が前記所定値へ変遷し前記ラッチ手段の出力状態が変化した時点で、前記電圧生成手段への電流供給を遮断する手段と、前記電圧生成手段の出力電圧を前記所定値に遷移させる手段と、を有して成ることを特徴とするパワーオンリセット回路。
【請求項２】
前記遅延手段は、前記ラッチ手段の出力端に接続されたコンデンサであることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
電源電圧の瞬断時に前記コンデンサの電荷を放電する手段を有して成ることを特徴とする請求項２に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源投入時に所定回路を初期化するためのリセット信号を生成するパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
携帯電話機やパーソナルコンピュータ、オーディオ機器などの電気機器には、一般的に、電源投入時に所定回路（ロジック回路等）を初期化するためのリセット信号を生成するパワーオンリセット回路が設けられている。ここで、従来のパワーオンリセット回路は、大きく３つの方式（ＲＣ時定数回路を用いる方式、電源電圧に応じて変化する電圧と閾値電圧との比較回路を用いる方式、ＣＭＯＳロジック回路を用いる方式）に分類することができ、いずれの方式を採用しても、電源投入時におけるリセット信号の生成が可能である。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＲＣ時定数回路を用いて電源投入から所定期間後にリセット信号を出力する方式（特開平５−２９９９９３号公報等）の場合、電源ノイズや電源瞬断による誤動作を防止するには、抵抗もしくは容量、或いはその両方を大きくして、ＲＣ時定数回路の放電時間を延ばすしかなく、半導体装置に集積可能な微小抵抗や微小容量では、対処可能レベルが極めて限られたものとなっていた。
【０００４】
また、電源電圧に応じて変化する電圧と閾値電圧を比較してリセット信号を生成する方式（特開平５−３３５９１５号公報等）の場合、その回路構成上、リセット信号出力後も数１０〜数１００μＡの定常電流が流れ続けるという課題があった。そのため、本方式は、低消費電流化が図られた携帯機器（電池を電源とする携帯電話機など）にとって非常に不利であった。
【０００５】
また、ＣＭＯＳロジック回路を用いる方式（特開平９−８３３２７号公報等）の場合、電源投入直後の過渡状態ではロジックの初期値が不安定であり、該初期値を決めるために閾値電圧を電源側または接地側に偏らせると、ノイズマージンが低下して、ノイズに対する耐性が低下してしまうといった課題を有していた。
【０００６】
本発明は、上記の問題点に鑑み、回路の集積化、定常電流の削除、及びノイズに対する耐性向上を、全て満足することが可能なパワーオンリセット回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパワーオンリセット回路は、電源投入時に所定回路を初期化するためのリセット信号を生成するパワーオンリセット回路において、電源電圧が閾値に達するまではその立上がりに従って変化し、該電源電圧が前記閾値に達した時点で所定値へ変遷する出力電圧を生成する電圧生成手段と、該電圧生成手段の出力電圧が前記所定値へ変遷したときに出力状態が変化するラッチ手段と、前記電圧生成手段の出力電圧が前記所定値へ変遷し前記ラッチ手段の出力状態が変化した時点で、前記電圧生成手段への電流供給を遮断する手段と、前記電圧生成手段の出力電圧を前記所定値に遷移させる手段と、を有して成る構成である。
【０００８】
なお、上記パワーオンリセット回路の一具体例としては、一端が電源電圧ラインに接続された第１、第２抵抗と、一端が第１抵抗の他端に接続された第１スイッチと、一端が第２抵抗の他端に接続された第２スイッチと、アノードが第１スイッチの他端に接続されたダイオードと、ベースが前記ダイオードのカソードに接続され、コレクタが第２スイッチの他端に接続され、エミッタが基準電圧ラインに接続されたｎｐｎ型トランジスタと、一端が第２スイッチと前記ｎｐｎ型トランジスタのコレクタとを結ぶ第１接続ノードに接続され、他端が前記基準電圧ラインに接続された第３スイッチと、入力端子が第１接続ノードに接続された第１インバータ回路と、セット端子が第１インバータ回路の出力端子に接続され、リセット端子が第１接続ノードに接続され、出力端子が第１、第２、第３スイッチの各制御端子に接続されたＲＳラッチ回路と、一端が前記ＲＳラッチ回路の出力端子に接続され、他端が前記基準電圧ラインに接続されたコンデンサと、入力端子が前記ＲＳラッチ回路の出力端子に接続され、出力端子が前記所定回路のリセット端子に接続された第２インバータ回路と、を有して成り、電源電圧が所定値に達して前記ｎｐｎ型トランジスタがオンすることで第１接続ノードの出力電圧がＬレベルへ変遷し、それに遅れて前記ＲＳラッチ回路の出力電圧がＨレベルとなった時点で、第１、第２スイッチをオフするとともに、第３スイッチをオンする構成にするとよい。
【０００９】
【発明の実施の形態】
図１は本発明に係るパワーオンリセット回路の一構成例を示す回路図である。パワーオンリセット回路１は、電源投入時にリセット信号を生成して、ロジック回路２を初期化する回路であり、本図に示すように、抵抗Ｒ１、Ｒ２と、スイッチＳ１、Ｓ２、Ｓ３と、ダイオードＤ１と、ｎｐｎ型バイポーラトランジスタＱ１と、インバータ回路Ｉ１、Ｉ２、Ｉ３と、ナンド回路Ｎ１、Ｎ２、Ｎ３と、コンデンサＣ１と、を有して成る。
【００１０】
まず、パワーオンリセット回路１の構成について説明する。抵抗Ｒ１、Ｒ２の一端は、それぞれ電源電圧ラインＬ１に接続されており、電源投入時には電源電圧Ｖｃｃが印加される。抵抗Ｒ１の他端は、スイッチＳ１を介して、ダイオードＤ１のアノードに接続されており、ダイオードＤ１のカソードは、トランジスタＱ１のベースに接続されている。抵抗Ｒ２の他端は、スイッチＳ２を介して、トランジスタＱ１のコレクタに接続されている。トランジスタＱ１のエミッタは、基準電圧ラインＬ２に接続されている。なお、本実施形態では、基準電圧ラインＬ２を接地電位ＧＮＤとしている。
【００１１】
スイッチＳ２とトランジスタＱ１の接続ノードＡは、ナンド回路Ｎ１の一入力端子に接続される一方、スイッチＳ３を介して、基準電圧ラインＬ２にも接続されている。また、接続ノードＡは、インバータ回路Ｉ１、Ｉ２を介して、ナンド回路Ｎ１の他入力端子とナンド回路Ｎ２の一入力端子にも接続されている。ナンド回路Ｎ１の出力端子は、ナンド回路Ｎ３の一入力端子に接続されており、ナンド回路Ｎ２、Ｎ３の出力端子は、それぞれ互いの他入力端子に接続されている。すなわち、インバータ回路Ｉ２とナンド回路Ｎ１、Ｎ２、Ｎ３によって、セット優先のＲＳラッチ回路Ｌ１が構成されている。
【００１２】
なお、インバータ回路Ｉ２の入力端子は、ＲＳラッチ回路Ｌ１のセット端子Ｓに相当し、ナンド回路Ｎ１の一入力端子は、ＲＳラッチ回路Ｌ１のリセット端子Ｒに相当する。また、ナンド回路Ｎ２の出力端子は、ＲＳラッチ回路Ｌ１の出力端子Ｑに相当する。
【００１３】
ナンド回路Ｎ２の出力端子は、インバータ回路Ｉ３を介して、ロジック回路２のリセット端子に接続される一方、コンデンサＣ１を介して、基準電圧ラインＬ２にも接続されている。また、ナンド回路Ｎ２の出力端子は、スイッチＳ１、Ｓ２、Ｓ３の各制御端子にも接続されている。
【００１４】
なお、本実施形態のパワーオンリセット回路１では、上記したスイッチＳ１、Ｓ２をｐチャネルＭＯＳトランジスタで構成し、スイッチＳ３をｎチャネルＭＯＳトランジスタで構成している。
【００１５】
次に、上記構成から成るパワーオンリセット回路１の動作について説明する。パワーオンリセット回路１への電源投入直後の過渡期において、ＲＳラッチ回路Ｌ１がセット優先であるとともにコンデンサＣ１の電荷保存則により、スイッチＳ１、Ｓ２、Ｓ３の各制御端子（ゲート端子）は、全てＬレベルとなっている。従って、スイッチＳ１、Ｓ２は共にオンされ、スイッチＳ３はオフされている。
【００１６】
この状態で電源電圧ラインＬ１に電源電圧Ｖｃｃが印加され始めると、接続ノードＡの電圧（以下、出力電圧Ａと呼ぶ）は、電源電圧Ｖｃｃが閾値に達してトランジスタＱ１がオンするまでの間、電源電圧Ｖｃｃの立上がりに従って上昇する。このとき、ＲＳラッチ回路Ｌ１のセット端子Ｓ、リセット端子Ｒに印加される電圧（以下、入力電圧Ｓ、Ｒと呼ぶ）は、各々Ｌレベル、ＨレベルとなるのでＲＳラッチ回路Ｌ１の出力端子Ｑで得られる電圧（以下、出力電圧Ｑと呼ぶ）はＬレベルのままとなる。従って、インバータ回路Ｉ３の出力電圧（以下、出力電圧Ｂと呼ぶ）は、電源電圧Ｖｃｃの立上がりに従って上昇する。また、スイッチＳ１、Ｓ２、Ｓ３は初期状態を維持する。
【００１７】
ただし、電源投入直後、ＲＳラッチ回路Ｌ１の論理が不確定である期間には、出力電圧Ｑが意図せずＨレベルとなることも考えられる。このような状態に陥ると、スイッチＳ１、Ｓ２がオフ、スイッチＳ３がオンとなるので、パワーオンリセット回路１が動作不能となってしまう。そこで、本実施形態のパワーオンリセット回路１は、ＲＳラッチ回路Ｌ１の出力端子ＱにコンデンサＣ１を接続した構成としている。
【００１８】
このような構成とすることにより、ＲＳラッチ回路Ｌ１の論理が不確定である期間に、出力電圧ＱがＨレベルとなった場合でも、コンデンサＣ１の充電が完了するまでは、スイッチＳ１、Ｓ２、Ｓ３の制御端子に印加される電圧をＬレベルに維持することができる。従って、コンデンサＣ１の充電時間が、ＲＳラッチ回路Ｌ１の論理確定時間よりも長くなるように、コンデンサＣ１の容量値を設定すれば、パワーオンリセット回路１が動作不能となる上記不具合を回避することができる。また、ＣＭＯＳロジックの初期値を決めるために閾値電圧を電源側または接地側に偏らせていた従来構成のパワーオンリセット回路に比べて、ノイズに対する耐性を大幅に向上することもできる。
【００１９】
なお、ＲＳラッチ回路Ｌ１の論理不確定期間は、電源立ち上がり初期のごく短い期間である。この期間ではまだ電源電圧Ｖｃｃが低いために、ナンド回路Ｎ２出力の電流供給能力は非常に低く、コンデンサＣ１が小容量であっても充電に時間がかかるので、十分にＲＳラッチ回路Ｌ１の論理確定状態を作り出すことが可能である。例えば、コンデンサＣ１の容量値を数ｐＦ〜数１０ｐＦ程度と設定すれば、電源立ち上がり時間で約１００ｍｓまで対応することができる。従って、コンデンサＣ１を含むパワーオンリセット回路１を半導体装置内部に集積化することは十分可能である。
【００２０】
さらに電源電圧Ｖｃｃが上昇してトランジスタＱ１がオンすると、接続ノードＡが基準電圧ラインＬ２と導通するため、出力電圧Ａは基準電圧（Ｌレベル）へ変遷する。このとき、入力電圧Ｓ、Ｒは各々Ｈレベル、Ｌレベルとなるので、出力電圧ＱはＨレベルとなり、出力電圧Ｂは基準電圧（Ｌレベル）に変遷する。この出力電圧Ｂの立下がりがロジック回路２のリセット信号として用いられる。
【００２１】
ここで、本実施形態のパワーオンリセット回路１は、出力電圧ＡがＬレベルへ変遷し、それに遅れて出力電圧ＱがＨレベルとなった時点で、スイッチＳ１、Ｓ２をオフする構成である。このような構成とすることにより、リセット信号生成後は、電源電圧ラインＬ１から基準電圧ラインＬ２に定常電流が流れないので、静消費電流の低減を図ることができる。
【００２２】
さらに、本実施形態のパワーオンリセット回路１は、スイッチＳ１、Ｓ２をオフすると同時に、スイッチＳ３をオンする構成である。このような構成とすることにより、スイッチＳ１、Ｓ２がオフされた後も、出力電圧ＡはＬレベルに保持される。従って、ＲＳラッチ回路Ｌ１の論理は確定したままとなり、出力電圧ＢがＬレベルに維持される。
【００２３】
また、前述した通り、本実施形態のパワーオンリセット回路１は、ＲＳラッチ回路Ｌ１の出力端子ＱにコンデンサＣ１を接続した構成であり、出力電圧Ｑの状態変化には所定の遅延が与えられている。従って、本実施形態のパワーオンリセット回路１では、トランジスタＱ１がオンして出力電圧Ａが確実にＬレベルとなった後に、スイッチＳ１、Ｓ２、Ｓ３のオン／オフ制御が行われることになるので、確実にリセット信号を生成することができる。
【００２４】
続いて、電源電圧Ｖｃｃが瞬断した場合における本実施形態のパワーオンリセット回路１の動作について説明する。図２はナンド回路Ｎ２の内部構成及びその周辺部を示す回路図である。
【００２５】
本図（ａ）に示すように、電源電圧Ｖｃｃの定常時、ナンド回路Ｎ２への入力電圧は共にＬレベルとなっている。よって、出力電圧ＱはＨレベルであり、コンデンサＣ１には電荷が充電されている。
【００２６】
ここで、ナンド回路Ｎ２を構成するＰチャネルＭＯＳトランジスタＰ１、Ｐ２に着目すると、電源電圧Ｖｃｃの瞬断時にはコンデンサＣ１のＱ点電位よりも電源電圧Ｖｃｃの電位が下がるため、コンデンサＣ１の電荷は、本図（ｂ）に示すように、トランジスタＰ１、Ｐ２のドレインを通って、電源電圧ラインに放電される。従って、本実施形態のパワーオンリセット回路１では、電源電圧Ｖｃｃが瞬断した場合であっても、コンデンサＣ１の放電が十分行われれば、電源投入の際とほぼ同様の動作を行うことができる。
【００２７】
なお、トランジスタＰ１、Ｐ２の放電能力が不十分ならば、本図（ｃ）に示すように、ゲート電極を電源電圧ラインに接続したＰチャネルＭＯＳトランジスタＰ３、…、Ｐｎを必要数追加すればよい。これらのトランジスタＰ３、…、Ｐｎは、電源電圧Ｖｃｃの定常時にはゲート電位が電源電圧Ｖｃｃなのでオフ状態であるが、電源電圧Ｖｃｃの瞬断時には前述と同じくＱ点電位と電源電圧Ｖｃｃとの電位差によって放電パスを形成する。
【００２８】
【発明の効果】
上記で説明した通り、本発明に係るパワーオンリセット回路は、電源投入時に所定回路を初期化するためのリセット信号を生成するパワーオンリセット回路において、電源電圧が閾値に達するまではその立上がりに従って変化し、該電源電圧が前記閾値に達した時点で所定値へ変遷する出力電圧を生成する電圧生成手段と、該電圧生成手段の出力電圧が前記所定値へ変遷したときに出力状態が変化するラッチ手段と、前記電圧生成手段の出力電圧が前記所定値へ変遷し前記ラッチ手段の出力状態が変化した時点で、前記電圧生成手段への電流供給を遮断する手段と、前記電圧生成手段の出力電圧を前記所定値に遷移させる手段と、を有して成る構成である。
【００２９】
このような構成とすることにより、回路の集積化、定常電流の削除、及びノイズに対する耐性向上を、全て満足することが可能なパワーオンリセット回路を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明に係るパワーオンリセット回路の一例を示す回路図である。
【図２】  ナンド回路Ｎ２の内部構成及びその周辺部を示す回路図である。
【符号の説明】
１    パワーオンリセット回路
２    ロジック回路
Ｒ１、Ｒ２    抵抗
Ｓ１、Ｓ２、Ｓ３    スイッチ
Ｄ１    ダイオード
Ｑ１    ｎｐｎ型バイポーラトランジスタ
Ｉ１、Ｉ２、Ｉ３    インバータ回路
Ｎ１、Ｎ２、Ｎ３  ナンド回路
ＦＦ１    ＳＲフリップフロップ回路
Ｃ１    コンデンサ
Ｌ１    電源電圧ライン（Ｖｃｃ）
Ｌ２    基準電圧ライン（ＧＮＤ）
Ｐ１、Ｐ２、Ｐ３、…、Ｐｎ    ＰチャネルＭＯＳトランジスタ
【図１】
0003770824.tif 000002
【図２】
0003770824.tif 000003