(57)【特許請求の範囲】
【請求項１】
クロック信号を共通入力とし互いに遅延時間が相違し並設されてなる複数の遅延回路と、
前記複数の遅延回路の出力がそれぞれ入力され前記クロック信号をラッチタイミング信号として前記複数の遅延回路の出力の内対応する出力をラッチする複数のラッチ回路と、
前記ラッチ回路の出力をそれぞれ入力し前記クロック信号が通過した遅延回路と通過しなかった遅延回路との境の情報を符号化し制御信号として出力する複数のエンコーダ回路と、を備えたことを特徴とするクロック周期検知回路。
【請求項２】
前記複数の遅延回路が、互いに動作範囲が少しづつ重なっており、且つ動作中心が異なっていることを特徴とする請求項１記載のクロック周期検知回路。
【請求項３】
前記遅延回路が、電源と内部ノード間に接続され、入力信号の反転信号をゲート入力とするＰ型トランジスタと、前記内部ノードと接地間に接続され、前記入力信号の反転信号をゲート入力とし定電流源で駆動されるＮ型トランジスタとを備え、前記内部ノードと接地間には、直列接続されたスイッチと容量とが、複数本互いに並列接続され、前記スイッチの制御端子に接続する容量制御信号にて前記内部ノードに付加する容量を決めることで遅延時間が決定され、前記内部ノード電位を反転出力するインバータを備えたことを特徴とする請求項１又は２記載のクロック周期検知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック周期検知回路に関し、特に、遅延を検知して微調整可能とするクロック遅延検知回路に関する。
【０００２】
【従来の技術】
従来のクロック遅延検知回路としては、インバータ列からなる検知回路列や、リングオシレータの段数から、遅延を検知するものなどがあった。例えば、図１０に示すように、周期検知回路２０６として、固定段数のリングオシレータとカウンタよりなり、入力クロックの周期中のリングオシレータの発振回数をカウンタでカウントし、周期を検出するものが知られている。
【０００３】
また図１１は、従来の同期型遅延回路の構成の一例を示す図であり、この回路は、その基本構成として、遅延測定用の第１の遅延回路列９０１と、第１の遅延回路列と信号伝搬方向が逆向きとされ遅延再現用の第２の遅延回路列９０２とを備え、第２の遅延回路列の出力端は出力バッファ（遅延時間ｔｄ２）９０５に接続され、第１の遅延回路列９０１と第２の遅延回路列９０２との間には、転送制御回路９０３を備え、転送制御回路９０３は入力バッファ９０４からの出力を受けてオンし、入力バッファの出力端と第１の遅延回路列９０１の入力端との間には、遅延時間ｔｄ１＋ｔｄ２のダミー遅延回路９０６が挿入されている。
【０００４】
入力クロック信号は入力バッファ９０４から第１の遅延回路列９０１に入力され、クロック信号周期（ｔＣＫ）後、次のパルスが入力されるまでの間、第１の遅延回路列９０１中を進行し、次のパルスが入力された時点で、転送制御回路９０３がオンし、第１の遅延回路列中９０１を時間ｔＣＫ−ｔｄ１−ｔｄ２だけ進行したパルスはその位置から第２の遅延回路列９０２に入力され、第２の遅延回路列９０２を、第１の遅延回路列９０１中を進行した時間ｔＣＫ−ｔｄ１−ｔｄ２伝搬して出力され、出力バッファ９０５（遅延時間ｔｄ２）を介して出力される。[入力バッファ（ｔｄ１）]＋[遅延回路（ｔｄ１＋ｔｄ２）]＋［第１、第２の遅延回路列（２×（ｔＣＫ−ｔｄ１−ｔｄ２））］＋［出力バッファ（ｔｄ２）］＝２ｔＣＫから、出力Ｏｕｔには、入力Ｉｎから２ｔＣＫ遅延された信号が出力される。
【０００５】
【発明が解決しようとする課題】
従来の遅延検知回路において、インバータを単位遅延回路としたインバータ列よりなる構成においては、遅延単位は、例えばインバータ１段分の伝搬遅延時間で規定されており、このため、次の段でのクロック周期の微調整を行なう場合、動作範囲端部において、粗調整の遅延単位を切り替え制御する必要がある。
【０００６】
その理由は、各遅延単位で動作範囲にオーバーラップが存在していないためである。
【０００７】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、周期粗調整をあらかじめ行うことで、位相調整、逓倍回路などの動作範囲を広くとることを可能とするクロック周期検知回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成する本発明はクロック信号を共通入力とし互いに遅延時間が相違し並設されてなる複数の遅延回路と、前記複数の遅延回路のそれぞれの出力を前記クロック信号のエッジにより検出し、前記出力のレベルが変化する境目の遅延回路を特定することにより前記クロック信号の周期を検知する検知回路と、を備えていることを特徴とする。
【０００９】
【発明の実施の形態】
本発明の実施の形態について説明する。図１は、本発明の一実施の形態の構成を示す図である。図１を参照すると、少しずつ遅延時間の異なる複数の遅延検知回路２を入力クロック信号１に対して並列配置し、クロック信号１を複数の遅延検知回路２中を通過させて、クロック信号が通過した遅延検知回路と、通過しない遅延検知回路とを検出信号３の出力結果から識別することにより、短い周期で粗く、クロック周期を検知するようにしたものである。
【００１０】
また本発明は、その好ましい実施において、図２を参照すると、クロック信号を入力として、互いに遅延時間が相違し並設されてなる複数の遅延回路（１０２）と、前記複数の遅延回路の出力をそれぞれ入力し前記クロック信号をラッチタイミング信号としてラッチする複数のラッチ回路（１０３）と、前記ラッチ回路の出力を入力し、前記クロック信号が通過した遅延回路と通過しなかった遅延回路との境を検出しこれを符号化し制御信号として出力するエンコーダ回路（１０４）と、を備える。
【００１１】
【実施例】
本発明の実施例について図面を参照して説明する。例えば、２入力の入力タイミング差の内分したタイミングを発生するタイミング分割回路を用いて、クロック信号の位相調整、または、逓倍を行う回路（例えば特開平１１−４１４６号公報（特願平０９−１５７０４２号）、特開平１１−４１４５号公報（特願平０９−１５７０２８号）等参照）において、使用できるクロックの周期は、タイミング分割回路（「タイミング差分割器」ともいう）の出力部分に接続する容量等によって決定されている。逆に、クロック周期を検知して容量などのサイズを決定することで、回路で使用可能な周波数範囲が広くとることができる。
【００１２】
本発明の一実施例においては、クロック周期の検知のために、後段の回路の動作周波数範囲が少しずつ重なるようにその回路定数を決定した回路を複数並列配置し、正常動作する回路の容量等の値として、クロック周期を検知し、後段に配置された、別の回路で微調整を行う。
【００１３】
図２は、本発明の一実施例の構成を示すブロック図である。図２を参照すると、本実施例は、互いに遅延時間の異なる並設された複数の遅延回路１０２の後段にそれぞれラッチ回路１０３、及びエンコーダ１０４を備えて構成されている。
【００１４】
ラッチ回路１０３は、遅延回路１０２の出力をデータ入力端（Ｄ）に入力し、クロック信号１０１をインバータで反転した信号をクロック入力端（Ｃ）から入力してラッチ出力する。
【００１５】
複数の遅延回路１０２の遅延時間は、Ｘ１、Ｘ１．５、Ｘ２、Ｘ４、Ｘ６、Ｘ８、Ｘ１２、Ｘ１６に設定されており、遅延回路１０２を進行したクロック信号１０１は、クロック信号１０１の反転信号の立ち上がりエッジでラッチ回路１０３にラッチされ、クロック信号が通過した遅延回路に対応するラッチ回路群と、クロック信号が通過しない遅延回路に対応するラッチ回路群との境を示す情報がエンコーダ回路１０４から制御信号１０５として出力される。各エンコーダ１０４は、端部の１つを除き、隣り合う２つのラッチ回路１０３の出力を入力してエンコーダする。
【００１６】
図３は、本発明の一実施例の遅延回路１０２の構成を示す図である。図２を参照すると、この遅延回路１０２は、外部入力ＩＮ１がＮＡＮＤゲートＮＡＮＤ０１、インバータＩＮＶ０１，ＩＮＶ０２の入力端に接続しており、ＮＡＮＤ０１の出力は、Ｐ型ＭＯＳトランジスタＭＰ０１のゲート電極に接続し、ＩＮＶ０１の出力は、Ｎ型ＭＯＳトランジスタＭＮ０２のゲート電極に接続し、ＩＮＶ０２の出力は、Ｎ型ＭＯＳトランジスタＭＮ０１のゲート電極に接続している。
【００１７】
Ｐ型ＭＯＳトランジスタＭＰ０１のソース電極は電源ＶＤＤに接続し、そのドレイン電極は、内部ノードＮ１に接続している。またＮ型ＭＯＳトランジスタＭＮ０１およびＭＮ０２のソース電極は、定電流制御信号１１３で電流値が可変される定電流源を介して接地ＧＮＤに接続し、ドレイン電極は、内部ノードＮ１に接続している。内部ノードＮ１は、さらにインバータＩＮＶ０３の入力端と、Ｎ型ＭＯＳトランジスタＭＮ１１〜１５のドレイン電極に接続しており、Ｎ型ＭＯＳトランジスタＭＮ１１〜１５のゲート電極は、容量制御信号１１２にそれぞれ接続されており、ソース電極は、容量素子ＣＡＰ１１〜１５の一端にそれぞれ接続されており、容量素子ＣＡＰ１１〜１５の他端は接地ＧＮＤに共通に接続されている。
【００１８】
各遅延回路１０２の遅延時間は容量制御信号１１２の論理値で決定される。すなわち、容量制御信号１１２の論理値によりＮ型ＭＯＳトランジスタＭＮ１１〜１５がそれぞれ導通／非導通し、内部ノードＮ１に接続する容量素子ＣＡＰ１１〜１５の個数が選択され、入力信号ＩＮ１の遅延時間が可変される。すなわち、図２に示す各遅延回路１０２の遅延時間は、この容量制御信号（図２では不図示）により設定されている。
【００１９】
この遅延回路１０２の構成は、逓倍回路等で用いられるタイミング差分割回路（図４参照）１の２入力を一つにまとめたものであり、その遅延特性は、２入力が同時タイミングのタイミング分割回路と等しい。
【００２０】
本発明の一実施例の動作について説明する。
【００２１】
図５は、本実施例の動作を説明するためのタイミングチャートである。図２の各遅延回路１０２の出力Ｔ２１からＴ２８の各波形に対して、破線で示した波形は、遅延回路１０２の内部ノードＮ１の電位波形である。遅延回路１０２の遅延時間は、あらかじめ設定されたノードＮ１に付加された容量値によって決定されており、その遅延時間になると、インバータＩＮＶ０３を介して出力はＨｉｇｈに変化する。
【００２２】
遅延回路１０２では、クロック信号１０１のＨｉｇｈレベル信号が印加されている期間、遅延回路１０２の出力が保持される。
【００２３】
このあとエンコーダ１０４にて、出力が切り替わった遅延回路の出力と切り替わらなかった（Ｌｏｗ出力のままの）遅延回路１０２の出力の境界の回路が特定され、後段の遅延回路等において対応した回路定数を選択するように制御信号１０５が出力される。すなわち、図５を参照すると、各ラッチ回路１０３の出力Ｐ２１〜Ｐ２６は、クロック信号１０１のＨｉｇｈからＬｏｗの遷移時点で、いずれもＨｉｇｈレベルを出力しており、ラッチ回路１０３の出力Ｐ２７〜Ｐ２８は、Ｌｏｗレベルのままである。
【００２４】
各エンコーダ回路１０４は、隣合う２つのラッチ回路１０３の２出力を受け、２出力の値が異なる場合、遅延回路１０２の出力の境界を特定し、エンコードした制御信号１０５（図２では５ビット）を出力する。
【００２５】
図２に示した遅延検知回路にて、タイミングの粗調整を行ない、この制御信号１０５に基づき容量値を可変設定することで、遅延回路の微調整を行なう。
【００２６】
一例として、制御信号１０５により選択される遅延回路の容量値として、例えば図４に示すタイミング分割回路（タイミング差分割回路）１２１に、４相クロックの連続する２つのクロック信号が入力される場合、正確に２入力のタイミング差の１／２のタイミングを出力することが可能な容量範囲のほぼ中央付近が選択される。なお、図４に示したタイミング分割回路１２１は、図３に示した遅延回路と基本的に同一構成とされており、図３では、同一の入力信号ＩＮが入力されているのに対して、図４に示す構成では、Ｎ型ＭＯＳトランジスタＭＮ０２、ＭＮ０１は、入力ＩＮ１と入力ＩＮ２とをインバータＩＮＶ０１、ＩＮＶ０２で反転した信号をゲート入力とし、Ｐ型ＭＯＳトランジスタＭＰ０１は、入力ＩＮ１と入力ＩＮ２のＮＡＮＤ出力をゲート入力としている。
【００２７】
たとえば、クロック逓倍回路をなす図１０に示すように、クロック信号１０１を分周器２０２で分周して生成された多相（例えば４相クロック）２０３について、クロック周期検知回路２０６からの制御信号２０７として、２入力タイミング差の１／２のタイミングを出力することが可能な容量範囲のほぼ中央付近を選択する。図１０において、クロック信号１０１を入力とする周期検知回路２０６としては、図２に示した本発明の一のクロック周期検知回路から構成される。クロック逓倍回路２０５は、タイミング差分割器２０４ａから構成され、タイミング差分割器２０４ａの出力を多重化回路２０４ｂで多重したクロック信号をクロック合成回路２０８で合成して逓倍クロック２０９ｂを得るというものである（例えば特開平１１−４１４６号公報参照）。
【００２８】
このように、クロック逓倍回路に本発明を応用した応用例においては、図２に示した回路で検知されたクロック遅延を示す制御信号１０５を受けて、容量値が可変に設定されるタイミング分割回路を備え、そのタイミングの微調整を行なう。
【００２９】
図６は、タイミング分割回路１２１を用いて２入力ＩＮ１、ＩＮ２の入力時間の差の１／２のタイミングを抽出する回路構成を示す。図６を参照すると、この回路は、第１の入力ＩＮ１に２入力とも接続し、出力がＡ１となるタイミング分割回路ＴＭＤ１、２入力のうち一方を第１の入力ＩＮ１に、もう一方を第２の入力ＩＮ２に接続し、出力がＡ２となるタイミング分割回路ＴＭＤ２、２入力を第２の入力ＩＮ２に二つとも接続し出力がＡ３となるタイミング分割回路ＴＭＤ３と、から構成される。
【００３０】
図７に示すように、出力Ａ１、Ａ３のタイミング差は、第１の入力ＩＮ１、ＩＮ２の入力時間差に絶対的に等しい。Ａ１とＡ２の入力時間差は、出力Ａ２がＩＮ１のみＨｉｇｈの期間の後から、ＩＮ１とＩＮ２が共にＨｉｇｈの期間の終了期間までに出力すれば、ＩＮ１とＩＮ２の入力時間差のちょうど１／２になる。この特性は、ＴＭＤ２の内部の容量値（図４のＣＡＰ１１〜ＣＡＰ１４参照）によって決定される。
【００３１】
図８は、タイミング分割回路の容量と、遅延比率（＝Ａ２／（Ａ３−Ａ１））の関係を示した図である。図８に示すように、丁度１／２の遅延時間（遅延比率＝５０％）を出力する容量値は、ＩＮ１とＩＮ２の入力時間差の間に、ＩＮ１がＨｉｇｈレベル期間のみで丁度出力が出る容量値Ｃｍｉｎからその３倍の容量値（Ｃｍａｘ＝３×Ｃｍｉｎ）になる。
【００３２】
したがって、タイミング分割回路に本発明を応用した応用例では、各遅延回路１０２において、図９に示すように、遅延時間を検知するのに、２入力同時入力（図３のＩＮ１）で、出力が反転する容量値を選ぶことで、上記容量範囲のちょうど中間値（容量Ｃ＝ｔＣＫ×２ｉ／Ｖｔ、但しＶｔは振幅電圧、ｉは定電流電流値、ｔＣＫはクロック周期）をとっている。図９において、横軸はクロックサイクル、縦軸は遅延時間を示しており、図９からもわかるように、各遅延回路の動作領域（operation  region）には、隣接する遅延回路同士重なりを有し、且つ、その動作中心は各遅延回路毎に互いにずれるように、容量値が設定されている。
【００３３】
また、各遅延回路１０２の遅延時間を、Ｘ１、Ｘ１．５、Ｘ２、Ｘ４、Ｘ６、Ｘ８、Ｘ１２、Ｘ１６と約１．５倍ずつにすることで、タイミング分割回路において２入力の１／２の時間を出力する特性がオーバーラップするようになっている。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、周期粗調整を予め行う構成としたことにより、位相調整、逓倍回路などの動作範囲が広くすることができる、という効果を奏する。
【００３５】
すなわち、本発明によれば少しずつ動作範囲の異なる遅延検知回路を並列配置し、クロック周期間信号を遅延回路中を通過させて、通過した遅延検知回路としなかった遅延検知回路の遅延成分により、短周期で粗くクロック周期を検知しているためである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例における遅延回路の構成を示す図である。
【図４】本発明の一実施例におけるタイミング分割回路の構成を示す図である。
【図５】本発明の一実施例における動作タイミング波形を示す図である。
【図６】本発明の一応用例におけるタイミング分割回路によるタイミング生成の様子を示す図である。
【図７】本発明の一応用例におけるタイミング分割回路によるタイミング生成を示す図である。
【図８】本発明の一応用例におけるタイミング分割回路の容量と遅延比率の関係を示す図である。
【図９】本発明の一応用例における動作領域を示す図である。
【図１０】クロック逓倍回路の構成を示す図である。
【図１１】従来の同期遅延回路の構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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