(57)【特許請求の範囲】
【請求項１】
基準クロックから互いに異なる位相の複数クロックを生成するクロック生成手段と、
入力データから立ち上がり／立ち下がりを検出する立ち上がり／立ち下がり検出手段と、
この立ち上がり／立ち下がり検出手段が検出した立ち上がり／立ち下がりからデータ幅を検出するデータ幅検出手段と、
このデータ幅検出手段が検出したデータ幅から基準位相を検出する基準位相検出手段と、
この基準位相検出手段が検出した基準位相を選択する基準位相選択手段と、
この基準位相選択手段が選択した基準位相をもとにデータ幅を補正するデータ幅補正手段と、
このデータ幅補正手段により補正された立ち上がり／立ち下がりエッジをもとにデータを抽出するデータ抽出手段と、
を備え、立上り／立下りエッジが各々一定の位相を保って受信されるデューティのくずれたデータを抽出することを特徴とするビット同期回路。
【請求項２】
基準クロックから互いに異なる位相の複数クロックを生成するクロック生成手段と、
入力データから立ち上がり／立ち下がりを検出する立ち上がり／立ち下がり検出手段と、
この立ち上がり／立ち下がり検出手段が検出した立ち上がり／立ち下がりからデータ幅を検出するデータ幅検出手段と、
このデータ幅検出手段が検出したデータ幅から基準位相を検出する基準位相検出手段と、
この基準位相検出手段が検出した基準位相を選択する基準位相選択手段と、
この基準位相選択手段が選択した基準位相をもとに立ち上がり／立ち下がり信号を遅延させる遅延手段と、
この遅延手段が基準位相をもとに立ち上がり／立ち下がりを遅延させたデータ幅を補正するデータ幅補正手段と、
このデータ幅補正手段により補正された立ち上がり／立ち下がりエッジをもとにデータを抽出するデータ抽出手段と、
を備え、立上り／立下りエッジが長周期ジッタなど各々一定の位相を保たれずに受信されるデューティのくずれたデータを抽出することを特徴とするビット同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はビット同期回路に係わり、詳しくはデューティのくずれたデータを正常に抽出し、高速データ転送を実現するビット同期回路に関するものである。
【０００２】
【従来の技術】
図８は、例えば特開２０００−３３２７３６号公報に開示された従来のビット同期回路の構成を示すブロック図である。図に示すように、ビット同期回路は立ち上がり／立ち下がり検出回路、中心位相検出回路、位相選択回路、及びデータ抽出回路により構成されている。
【０００３】
図９は上記従来のビット同期回路の動作タイミング図である。以下の通りデータの抽出が行われる。
▲１▼立ち上がり／立ち下がり検出回路により、データの立ち上がり／立ち下がりを検出する。
▲２▼中心位相検出回路により最もマージンのあるリタイミングポイント（データの中心付近）を算出する。
▲３▼位相選択回路により上記リタイミングポイントで取り込み可能なクロックを選択する。
▲４▼選択されたクロックでデータを抽出する。
【０００４】
【発明が解決しようとする課題】
従来のビット同期回路は以上のように構成されているので、データの高速化に伴いデータの立ち上がりと立ち下がりの遅延時間の差によりデューティがくずれるという問題が発生するが（図１０）、上記従来のビット同期回路のようにデータの中心点でデータを取り込んだのでは、データを正常に抽出できなくなる（図１１）。
【０００５】
この発明は、上記のような問題点を解決するためになされたもので、高速データ伝送における立ち下がり、立ち上がりの遅延時間の差によるデューティがくずれたデータを正常に抽出可能とし、高速データ転送を実現するビット同期回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るビット同期回路は、基準クロックから互いに異なる位相の複数クロックを生成するクロック生成手段と、入力データから立ち上がり／立ち下がりを検出する立ち上がり／立ち下がり検出手段と、この立ち上がり／立ち下がり検出手段が検出した立ち上がり／立ち下がりからデータ幅を検出するデータ幅検出手段と、このデータ幅検出手段が検出したデータ幅から基準位相を検出する基準位相検出手段と、この基準位相検出手段が検出した基準位相を選択する基準位相選択手段と、この基準位相選択手段が選択した基準位相をもとにデータ幅を補正するデータ幅補正手段と、このデータ幅補正手段により補正された立ち上がり／立ち下がりエッジをもとにデータを抽出するデータ抽出手段と、を備え、立上り／立下りエッジが各々一定の位相を保って受信されるデューティのくずれたデータを抽出することを特徴とする。
【０００７】
また、基準クロックから互いに異なる位相の複数クロックを生成するクロック生成手段と、入力データから立ち上がり／立ち下がりを検出する立ち上がり／立ち下がり検出手段と、この立ち上がり／立ち下がり検出手段が検出した立ち上がり／立ち下がりからデータ幅を検出するデータ幅検出手段と、このデータ幅検出手段が検出したデータ幅から基準位相を検出する基準位相検出手段と、この基準位相検出手段が検出した基準位相を選択する基準位相選択手段と、この基準位相選択手段が選択した基準位相をもとに立ち上がり／立ち下がり信号を遅延させる遅延手段と、この遅延手段が基準位相をもとに立ち上がり／立ち下がりを遅延させたデータ幅を補正するデータ幅補正手段と、このデータ幅補正手段により補正された立ち上がり／立ち下がりエッジをもとにデータを抽出するデータ抽出手段と、を備え、立上り／立下りエッジが長周期ジッタなど各々一定の位相を保たれずに受信されるデューティのくずれたデータを抽出することを特徴とする。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
実施の形態１．
図１〜４は実施の形態１を示す図で、図１は入力データ波形の定義を示す図、図２はビット同期回路の構成を示すブロック図、図３は入力データ例１のケースの動作タイミング図、図４は入力データ例２，３のケースの動作タイミング図である。
【０００９】
図１のように入力データ波形を定義する。図１において、Ｔａ＋Ｔｂ＝２とする。ここで、Ｔａ＝ｔａ／Ｆ，Ｔｂ＝ｔｂ／Ｆ，Ｆ＝理想のデータ１周期時間・（ｔａ，ｔｂ）＝入力データの各々の周期。ここで、Ｔａ≦Ｔｂと定義する｛Ｔａ＝１−ａ，Ｔｂ＝１＋ａ，ａ＞０｝。この入力データに対して
（Ｔａ，Ｔｂ）→（Ｔａ’，Ｔｂ’）＝（Ｔａ＋ａ，Ｔｂ−ａ）
のデータ幅変換を行うと、
Ｔａ’＝（１−ａ）＋ａ＝１
Ｔｂ’＝（１＋ａ）−ａ＝１
となり、ｔａ＝Ｔａ’・Ｆ，ｔｂ＝Ｔｂ’・Ｆの変換を行うことによりそれぞれ周期Ｆを持つ入力信号が復元される。
【００１０】
実際には、図２のビット同期回路を構成することにより、本アルゴリズムが実現される（図３、図４）。
図２に示すように、ビット同期回路は、多相クロック源、立上り／立下り検出回路、データ幅補正回路、データ復元部より構成される。
【００１１】
多相クロック源にて、入力データと同一周波数を持つ、多（Ｎ）位相クロックを受信側ＬＳＩ内部で作成する（図３※１）。
立上り／立下り検出回路にて、Ｎ位相クロックを基に、入力データの立上り／立下りを検出する（図３※２）。
【００１２】
データ幅補正回路は以下のアルゴリズムを用いて動作する（図３※３）。
（ａ）データ抽出の基準は立上り／立下りタイミングのいずれかとする。
（ｂ）立上り検出後１クロック以内に立下りが入力されるか、あるいは立下り検出後１クロック以内に立上りが検出された場合は、それぞれ前側の検出位相を基準位相とする。
（ｃ）立上り検出後次の立下りが１クロック以上後に検出されるか、あるいは立下り検出後次の立上りが１クロック以上後に検出された場合は、基準位相は変化させない。
【００１３】
データ復元部はデータ幅補正回路の出力である補正された立上り／立下りエッジを基に、立上りの後はデータを“Ｈ”に、立下りの後はデータを“Ｌ”としてデータを復元する（図３※４）。
【００１４】
上述の実施の形態により、デューティのくずれたデータを抽出可能となり、高速なデータ転送を行える。この場合の前提条件として、立ち上り／立ち下がりエッジは各々一定の位相を保って受信されるものとする。
【００１５】
実施の形態２．
図５〜７は実施の形態２を示す図で、図５は入力データ波形の定義を示す図、図６は入力データ例４のケースの動作タイミング図、図７は入力データ例５のケースの動作タイミング図である。
図５のように入力波形を定義する。図５において、Ｔａ＋Ｔｂ＝２＋Ｄと定義する。ここで、実施の形態１と同様に、
Ｔａ≦Ｔｂ｛Ｔａ＝１＋Ｄ／２−ａ，Ｔｂ＝１＋Ｄ／２＋ａ，ａ＞０｝として
（Ｔａ，Ｔｂ）→（Ｔａ”，Ｔｂ”）＝（Ｔａ−（Ｄ／２−ａ），Ｔｂ−（Ｄ／２＋ａ））
のデータ幅変換を行うと、
Ｔａ”＝（１＋Ｄ／２−ａ）−（Ｄ／２−ａ）＝１
Ｔｂ”＝（１＋Ｄ／２＋ａ）−（Ｄ／２＋ａ）＝１
となり、ｔａ＝Ｔａ”・Ｆ，ｔｂ＝Ｔｂ”・Ｆの変換を行うことによりそれぞれ周期Ｆを持つ入力信号が復元される。
【００１６】
実際には、以下の回路を構成することにより、本アルゴリズムが実現される。
入力データと同一周波数を持つ、多（Ｎ）位相クロックを受信側ＬＳＩ内部で作成する（図３※１）。
Ｎ位相クロックを基に、入力データの立上り／立下りを検出する（図３※２）。
【００１７】
データ幅補正回路は以下のアルゴリズムを用いて動作する（図６、図７）
（ａ）データ抽出の基準は立上り／立下りタイミングのいずれかとする。
（ｂ）立上り検出後１クロック以内に立下りが入力されるか、あるいは立下り検出後１クロック以内に立上りが検出された場合は、それぞれ前側の検出位相を基準位相とする。
（ｃ）立上り検出後次の立下りが１クロック以上後に検出されるか、あるいは立下り検出後次の立上りが１クロック以上後に検出された場合は、基準位相は変化させない。
（ｄ）検出された立上り／立下り信号に対してδの遅延を挿入する。
（ｅ）δ遅延の後、基準位相によって立上り／立下りをリタイミングする。
【００１８】
データ復元部はデータ幅補正回路出力である補正された立上り／立下りエッジを基に、立上りの後はデータを“Ｈ”に、立下りの後はデータを“Ｌ”としてデータを復元する（図３※４）。但し、ここで基準クロックを基にデータを復元した場合には、それぞれｔａ＝Ｔａ”（１＋Ｄ／２）Ｆ、ｔｂ＝Ｔｂ”（１＋Ｄ／２）Ｆとなる。
【００１９】
上記の様にｔａ，ｔｂ≠Ｆである為に、復元時のデータに並送して基準クロックを送出する。このクロック周期は（１＋Ｄ／２）Ｆである。実際にはデータ復元部で、復元に要する時間分の遅延を挿入した後に送出する。
【００２０】
上述の実施の形態２では、長周期ジッタを受ける等、立上り／立下りエッジが各々一定の位相を保って受信されない場合においても誤認識することなくビット同期を行うことが可能となる。
【００２１】
【発明の効果】
請求項１のビット同期回路は、デューティのくずれたデータを抽出可能となり、高速なデータ転送を行える。
この場合の前提条件として、立上り／立下りエッジは各々一定の位相を保って受信されるものとする。
【００２２】
請求項２のビット同期回路は、長周期ジッタを受ける等、立上り／立下りエッジが各々一定の位相を保って受信されない場合においても誤認識することなくビット同期を行うことが可能となる。
【図面の簡単な説明】
【図１】  実施の形態１を示す図で、入力データ波形の定義を示す図である。
【図２】  実施の形態１を示す図で、ビット同期回路の構成を示すブロック図である。
【図３】  実施の形態１を示す図で、入力データ例１のケースの動作タイミング図である。
【図４】  実施の形態１を示す図で、入力データ例２，３のケースの動作タイミング図である。
【図５】  実施の形態２を示す図で、入力データ波形の定義を示す図である。
【図６】  実施の形態２を示す図で、入力データ例４のケースの動作タイミング図である。
【図７】  実施の形態２を示す図で、入力データ例５のケースの動作タイミング図である。
【図８】  従来のビット同期回路の構成を示すブロック図である。
【図９】  従来のビット同期回路の動作タイミング図である。
【図１０】  従来のビット同期回路のデューティがくずれたときの動作タイミング図である。
【図１１】  従来のビット同期回路の正常にデータを抽出できないときの動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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