(57)【特許請求の範囲】
【請求項１】
ＯＦＤＭ方式における信号の復調または変調に用いられる演算装置において、
外部から入力されるデータを記憶する第１の記憶手段と、
前記第1の記憶手段に記憶された前記データに対してバタフライ演算を行う演算手段と、
前記演算手段により演算され、外部に出力されるデータを記憶する第２の記憶手段と、
前記第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または前記第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序を設定する設定手段と
を備え、
前記設定手段は、
前記演算手段が復調に用いられる場合、
前記第２の記憶手段へのデータの書き込みのアドレスの順序を、データが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、前記第２の記憶手段からのデータの読み出しのアドレスの順序を、データが書き込み順に読み出されるように設定するか、または、
前記第２の記憶手段へのデータの書き込みのアドレスの順序を、データが入力順に書き込まれるように設定すると共に、前記第２の記憶手段からのデータの読み出しのアドレスの順序を、前記外部に出力されるデータが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定し、
前記演算手段が変調に用いられる場合、
前記第１の記憶手段へのデータの書き込みのアドレスの順序を、前記入力されたデータが、前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、前記第１の記憶手段からのデータの読み出しのアドレスの順序を、前記第１の記憶手段から読み出されるデータが、前記書き込みのアドレスの順序と同じ順序で読み出されるように設定するか、または、
前記第１の記憶手段へのデータの書き込みのアドレスの順序を、前記入力されたデータが入力順に書き込まれるように設定すると共に、前記第１の記憶手段からのデータの読み出しのアドレスの順序を、前記第１の記憶手段から読み出されるデータが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定する
演算装置。
【請求項２】
前記設定手段は、
前記第１の記憶手段または前記第２の記憶手段に記憶されるデータに同期したクロックを計数する計数手段と、
前記計数手段により得られた計数値の最上位ビットを反転する反転手段と、
前記最上位ビットをそのまま出力するか、または前記反転手段によって反転された前記最上位ビットを出力するかを選択する選択手段と
を備える請求項１に記載の演算装置。
【請求項３】
前記演算装置は、ＦＦＴ演算装置である
請求項１に記載の演算装置。
【請求項４】
前記演算装置は、ＩＦＦＴ演算装置である
請求項１に記載の演算装置。
【請求項５】
外部から入力されるデータを記憶する第１の記憶手段と、
前記第1の記憶手段に記憶された前記データに対してバタフライ演算を行う演算手段と、
前記演算手段により演算され、外部に出力されるデータを記憶する第２の記憶手段と
を備え、ＯＦＤＭ方式における信号の復調または変調に用いられる演算装置の演算方法において、
前記第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または前記第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序を設定する設定ステップと
を含み、
前記設定ステップは、
前記演算手段が復調に用いられる場合、
前記第２の記憶手段へのデータの書き込みのアドレスの順序を、データが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、前記第２の記憶手段からのデータの読み出しのアドレスの順序を、データが書き込み順に読み出されるように設定するか、または、
前記第２の記憶手段へのデータの書き込みのアドレスの順序を、データが入力順に書き込まれるように設定すると共に、前記第２の記憶手段からのデータの読み出しのアドレスの順序を、前記外部に出力されるデータが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定し、
前記演算手段が変調に用いられる場合、
前記第１の記憶手段へのデータの書き込みのアドレスの順序を、前記入力されたデータが、前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、前記第１の記憶手段からのデータの読み出しのアドレスの順序を、前記第１の記憶手段から読み出されるデータが、前記書き込みのアドレスの順序と同じ順序で読み出されるように設定するか、または、
前記第１の記憶手段へのデータの書き込みのアドレスの順序を、前記入力されたデータが入力順に書き込まれるように設定すると共に、前記第１の記憶手段からのデータの読み出しのアドレスの順序を、前記第１の記憶手段から読み出されるデータが前記ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定する
演算方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算装置および方法に関し、特に、ＯＦＤＭ方式の変調または復調を行う場合に用いて好適な演算装置および方法に関する。
【０００２】
【従来の技術】
図１０は、デジタル音声放送の１つであるＤＡＢ（Digital Audio Broadcasting）のＯＦＤＭ（Orthogonal Frequency Division Multiplex）方式における信号のスペクトラムの例を示している。このＤＡＢの復調に用いられるＦＦＴ（Fast Fourier Transform）演算装置は、入力されたＮ点の時間軸上のデータを、Ｎ点の周波数軸上のデータに変換して出力する。また、このＤＡＢの変調に用いられるＩＦＦＴ（Inversed Fast Fourier Transform）演算装置は、入力されたＮ点の周波数軸上のデータを、Ｎ点の時間軸上のデータに変換して出力する。ここで、各データのインデックスを０乃至（Ｎ−１）とすると、周波数軸上のデータのインデックス０は角周波数０に対応し、インデックス（Ｎ−１）は角周波数２π（１−１／Ｎ）に対応する。この対応を、周波数領域が０乃至２πであると規定する。
【０００３】
図１１に、上述の規定に対応した、ＦＦＴ演算装置の入力データに対する出力データの関係を示す。ＦＦＴ演算装置は、上段に示す、入力されるＮ点の時間軸上のデータをＦＦＴ演算し、下段に示すように、Ｎ点の周波数軸上のデータを出力する。Ｎ点の周波数軸上のデータの周波数数領域は、正確には０乃至２π（１−１／Ｎ）の範囲であるが、上述したように、これを０乃至２πと規定する。同様に、図１２は、ＩＦＦＴ演算装置の入力データに対する出力データの関係を示している。ＩＦＦＴ演算装置は、上段に示す、入力されるＮ点の周波数軸上のデータをＩＦＦＴ演算し、下段に示すように、Ｎ点の時間軸上のデータを出力する。この場合も、Ｎ点の周波数軸上のデータの周波数領域は０乃至２πである。
【０００４】
このように、通常、ＦＦＴ演算装置の出力データおよびＩＦＦＴ演算装置の入力データの周波数領域は０乃至２πである。
【０００５】
ところで、図１３は、デジタルビデオ放送の１つであるＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）のＯＦＤＭ方式における信号のスペクトラムの例を示している。上述のＤＡＢに対し、このＤＶＢ−ＴのＦＦＴ演算装置およびＩＦＦＴ演算装置においては、ＦＦＴ演算装置の出力データおよびＩＦＦＴ演算装置の入力データの周波数領域が−π乃至πに変換されて扱われることがある。
【０００６】
図１４に、ＦＦＴ演算装置の出力データの周波数領域が−π乃至πに変換された場合における、入力データに対する出力データの対応関係を示す。ＦＦＴ演算装置は、上段に示す、入力されるＮ点の時間軸上のデータをＦＦＴ演算し、下段に示すように、Ｎ点の周波数軸上のデータを出力する。このＮ点の周波数軸上のデータの周波数領域は−π乃至πである。
【０００７】
同様に、図１５は、ＩＦＦＴ演算装置の入力データの周波数領域が、−π乃至πに変換された場合における、入力データに対する出力データの対応関係を示している。ＩＦＦＴ演算装置は、周波数領域が０乃至２πのＮ点の周波数軸上のデータをＩＦＦＴ演算し、下段に示すように、Ｎ点の時間軸上のデータを出力する。
【０００８】
このように、用途に応じて、ＦＦＴ演算装置の出力データまたはＩＦＦＴ演算装置の入力データの周波数領域を、適宜変換する必要が生じる。そこで、例えば、ＦＦＴ演算装置の出力またはＩＦＦＴ演算装置の入力における、周波数領域０乃至２πのデータを一時的に記憶し、この周波数領域データのインデックスを（Ｎ／２）乃至（Ｎ−１），０乃至（Ｎ／２−１）の順に入れ換えてから出力する回路を用いることで、ＦＦＴ演算装置の出力データまたはＩＦＦＴ演算装置の入力データの０乃至２πの周波数領域を、−π乃至πに変換することが考えられる。ここで、この操作は、ＦＦＴ演算またはＩＦＦＴ演算において扱われるデータを１シンボルとしたときに、半シンボル分のデータを回転することに相当し、ここでは半シンボル回転と称する。
【０００９】
図１６に、出力範囲を変換するための回路を付加した、ＦＦＴ演算装置の考えられる構成例を示す。この構成例においては、入力されたデータが、入力バッファメモリ７に一旦蓄積された後、メモリ４（場合によってはバタフライ演算器３）に入力されるようになされている。バタフライ演算器３は、sin，cosジェネレータ５より供給される回転演算子データを用い、メモリ４（場合によっては入力バッファメモリ７）より入力されたデータに対してバタフライ演算を施し、メモリ４（場合によっては出力バッファメモリ８）に出力する。メモリ４は、バタフライ演算器３によるが演算が行われたデータなどを、出力バッファメモリ８に出力するようになされている。
【００１０】
出力バッファメモリ８はＦＦＴ演算装置４０の最終的な結果であるデータを一時的に格納した後、出力する。この時点におけるデータの周波数領域は０乃至２πである。このデータは、半シンボル回転器３０供給される。半シンボル回転器３０は、図１７に示すように、供給されたデータを一旦記憶し、シンボル回転を施す。この操作により、出力バッファメモリ８の出力データの周波数領域が０乃至πから、−π乃至πに変換される。
【００１１】
同様に、ＩＦＦＴ演算装置の場合は、図１８に示すように、半シンボル回転器３１は、入力バッファメモリ７の前に設けられている。入力される、周波数領域が−π乃至πのデータは、図１９に示すように、まず半シンボル回転器３１によって、半シンボル回転を施され、周波数領域が０乃至２πに変換されてから、ＩＦＦＴ演算装置に供給されるようになされている。
【００１２】
以上のような構成により、ＦＦＴ演算装置の出力データまたはＩＦＦＴ演算装置の入力データの周波数領域を変換している。
【００１３】
【発明が解決しようとする課題】
しかしながら、演算装置において、周波数領域を変換するための外部回路を付加すると、その分だけ回路規模が増大する課題があった。
【００１４】
本発明はこのような状況に鑑みてなされたものであり、外部回路を用いずに、演算装置における周波数領域を変換することを目的とし、もって回路規模の削減を図ることを目的とする。
【００１５】
【課題を解決するための手段】
請求項１に記載の演算装置は、外部から入力されるデータを記憶する第１の記憶手段と、第1の記憶手段に記憶されたデータに対してバタフライ演算を行う演算手段と、演算手段により演算され、外部に出力されるデータを記憶する第２の記憶手段と、第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序を設定する設定手段とを備え、設定手段は、演算手段が復調に用いられる場合、第２の記憶手段へのデータの書き込みのアドレスの順序を、データがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、データが書き込み順に読み出されるように設定するか、または、第２の記憶手段へのデータの書き込みのアドレスの順序を、データが入力順に書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、外部に出力されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定し、演算手段が変調に用いられる場合、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが、ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータが、書き込みのアドレスの順序と同じ順序で読み出されるように設定するか、または、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが入力順に書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定する。
【００１６】
設定手段には、第１の記憶手段または第２の記憶手段に記憶されるデータに同期したクロックを計数する計数手段と、計数手段により得られた計数値の最上位ビットを反転する反転手段と、最上位ビットをそのまま出力するか、または反転手段によって反転された最上位ビットを出力するかを選択する選択手段とを設けることができる。
【００１７】
演算装置は、ＦＦＴ演算装置であるようにすることができる。
【００１８】
演算装置は、ＩＦＦＴ演算装置であるようにすることができる。
請求項５に記載の、外部から入力されるデータを記憶する第１の記憶手段と、第1の記憶手段に記憶されたデータに対してバタフライ演算を行う演算手段と、演算手段により演算され、外部に出力されるデータを記憶する第２の記憶手段とを備え、ＯＦＤＭ方式における信号の復調または変調に用いられる演算装置の演算方法は、第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序を設定する設定ステップとを含み、設定ステップは、演算手段が復調に用いられる場合、第２の記憶手段へのデータの書き込みのアドレスの順序を、データがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、データが書き込み順に読み出されるように設定するか、または、第２の記憶手段へのデータの書き込みのアドレスの順序を、データが入力順に書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、外部に出力されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定し、演算手段が変調に用いられる場合、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが、ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータが、書き込みのアドレスの順序と同じ順序で読み出されるように設定するか、または、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが入力順に書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定する。
請求項１に記載の演算装置および請求項５に記載の演算方法においては、第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序が設定され、その際、演算手段が復調に用いられる場合、第２の記憶手段へのデータの書き込みのアドレスの順序が、データがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定されると共に、第２の記憶手段からのデータの読み出しのアドレスの順序が、データが書き込み順に読み出されるように設定されるか、または、第２の記憶手段へのデータの書き込みのアドレスの順序が、データが入力順に書き込まれるように設定されると共に、第２の記憶手段からのデータの読み出しのアドレスの順序が、外部に出力されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定され、演算手段が変調に用いられる場合、第１の記憶手段へのデータの書き込みのアドレスの順序が、入力されたデータが、ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定されると共に、第１の記憶手段からのデータの読み出しのアドレスの順序が、第１の記憶手段から読み出されるデータが、書き込みのアドレスの順序と同じ順序で読み出されるように設定されるか、または、第１の記憶手段へのデータの書き込みのアドレスの順序が、入力されたデータが入力順に書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序が、第１の記憶手段から読み出されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定される。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００２０】
請求項１に記載の演算装置は、外部から入力されるデータを記憶する第１の記憶手段（例えば、図１の入力バッファメモリ２）と、第1の記憶手段に記憶されたデータに対してバタフライ演算を行う演算手段（例えば、図１のバタフライ演算器３）と、演算手段により演算され、外部に出力されるデータを記憶する第２の記憶手段（例えば、図１の出力バッファメモリ３）と、第１の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序、または第２の記憶手段に対するデータの書き込みまたは読み出しのアドレスの順序を設定する設定手段（例えば、図４のアドレス生成回路２０）とを備え、設定手段は、演算手段が復調に用いられる場合、第２の記憶手段へのデータの書き込みのアドレスの順序を、データがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、データが書き込み順に読み出されるように設定するか、または、第２の記憶手段へのデータの書き込みのアドレスの順序を、データが入力順に書き込まれるように設定すると共に、第２の記憶手段からのデータの読み出しのアドレスの順序を、外部に出力されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して出力されるように設定し、演算手段が変調に用いられる場合、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが、ＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータが、書き込みのアドレスの順序と同じ順序で読み出されるように設定するか、または、第１の記憶手段へのデータの書き込みのアドレスの順序を、入力されたデータが入力順に書き込まれるように設定すると共に、第１の記憶手段からのデータの読み出しのアドレスの順序を、第１の記憶手段から読み出されるデータがＯＦＤＭ方式において扱われる１シンボルの半シンボル分のデータが回転して読み出されるように設定する。
【００２１】
設定手段は、第１の記憶手段または第２の記憶手段に記憶されるデータに同期したクロックを計数する計数手段（例えば、図４のカウンタ１０）と、計数手段により得られた計数値の最上位ビットを反転する反転手段（例えば、図４のＮＯＴ回路１１）と、最上位ビットをそのまま出力するか、または反転手段によって反転された最上位ビットを出力するかを選択する選択手段（例えば、図４のセレクタ１２）とを備える。
【００２２】
図１は、本発明の演算装置の一実施の形態の構成を示すブロック図であり、図１６および図１８と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。この実施の形態においては、演算装置１は、入力されるデータに対し、ＦＦＴ演算またはＩＦＦＴ演算を施した後、出力する。入力バッファメモリ２は、入力されるデータを一時的に格納した後、メモリ４（場合によってはバタフライ演算器３）に出力する。出力バッファメモリ６は、演算装置１の最終的な結果であるデータを一時的に格納した後、外部に出力する。入力バッファメモリ２または出力バッファメモリ６には、アドレス生成回路２０（図４を用いて後述する）が設けられている。アドレス生成回路２０は、各バッファメモリにおける、データの書き込み、または読み出しのアドレスの順序を、所定の順序に設定できるようになされている。
【００２３】
なお、アドレス生成回路２０は、演算装置１がＦＦＴ演算のみを行う場合は、出力バッファメモリ６にのみ設置ければよく、演算装置１がＩＦＦＴ演算のみを行う場合は、入力バッファメモリ２にのみ設ければよい。
【００２４】
ここで、図１の実施の形態が行う演算は、図１６において行われるＦＦＴ演算または図１８において行われるＩＦＦＴ演算と同様であり、ただ、入力バッファメモリ２または出力バッファメモリにおける動作が、図１６および図１８に示す場合と異なっている。そこで、以下においては、主に入力バッファメモリ２および出力バッファメモリ６の構成例と動作を説明する。また、入力バッファメモリ２および出力バッファメモリ６は、Ｎ点のデータを格納するため、０乃至（Ｎ−１）の書き込みアドレスおよび読み出しアドレスを備えているものとする。
【００２５】
図２に、入力バッファメモリ２の実施の形態を示す。図２（Ａ）に示される入力バッファメモリ２において、アドレス生成回路２０（図４を用いて後述する）は、入力バッファメモリ２における、データの書き込みの順序を、書き込みアドレス０乃至（Ｎ−１）に設定する。この設定に対応して、角周波数０乃至２π（１−１／Ｎ）のＮ点のデータは、書き込みアドレス０乃至（Ｎ−１）に、順次書き込まれていく。書き込まれたデータは、読み出しアドレス（Read Address）０乃至（Ｎ−１）の順に読み出される。すなわち、入力バッファメモリ２において、周波数領域が０乃至２πのデータが入力され、周波数領域が０乃至２πのデータが出力されることになる。
【００２６】
図２（Ｂ）に示される入力バッファメモリ２において、アドレス生成回路２０は、入力バッファメモリ２における、データの書き込みの順序を、書き込みアドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−１）に設定する。この書き込みアドレス（sttadr）は入力されるデータの周波数領域に応じて定められる。この設定に対応して、入力される、角周波数（−２（１−sttadr／Ｎ）π）乃至（（２（sttadr−１）／Ｎ）π）のＮ点のデータは、所定の書き込みアドレス（sttadr）乃至（Ｎ−１）まで書き込まれた後、書き込みアドレス０に戻って、書き込みアドレス（sttadr−１）まで順次書き込まれる。
【００２７】
このとき、書き込みアドレスを０乃至（Ｎ−１）の順に見ると、角周波数０乃至（２π（１−１／Ｎ））の順にデータが書き込まれたことになる。書き込まれたデータは、読み出しアドレス０乃至Ｎ−１の順に読み出される。すなわち、入力バッファメモリ２において、−π乃至πの周波数領域のデータが入力され、周波数領域が０乃至２πのデータが出力されたことになる。
【００２８】
このように、この実施の形態においては、入力バッファメモリ２において、演算装置１に入力されるデータの周波数領域を自在に変換することができる。従って、図１８に示した場合に較べて、半シンボル回転器３１を必要としない分、回路を縮小できる。
【００２９】
なお、この実施の形態では、書き込みアドレスの順序を設定する例を示したが、読み出しアドレスの順序を設定してもよい。
【００３０】
図３は、出力バッファメモリ６の実施の形態を示している。図３（Ａ）の出力バッファメモリ６は、図２（Ａ）の実施の形態の場合と同様であるのでその説明は省略する。図３（Ｂ）の出力バッファメモリ６において、アドレス生成回路２０は、出力バッファメモリ６における、データの書き込みの順序を、書き込みアドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−１）に設定する。この設定に対応して、入力される、角周波数０乃至（２π（１−１／Ｎ））のＮ点のデータは、図示するように、書き込みアドレス（sttadr）から書き込まれ、書き込みアドレス（Ｎ−１）まで書き込まれた後、書き込みアドレス０に戻って、書き込みアドレス（sttadr−１）まで順次書き込まれる。
【００３１】
このとき、書き込みアドレスを０乃至（Ｎ−１）の順に見ると、角周波数（−２π（１−sttadr／Ｎ））乃至（２π（sttadr−１）／Ｎ）のデータが順に書き込まれたことになる。書き込まれたデータは、読み出しアドレス０乃至Ｎ−１の順に読み出される。すなわち、出力バッファメモリ６において、０乃至２πのデータが入力され、−π乃至πの周波数領域のデータが出力されたことになる。
【００３２】
このように、この実施の形態においては、出力バッファメモリ６において、演算装置１から出力されるデータの周波数領域を自在に変換することができる。従って、図１６に示した場合に較べて、半シンボル回転器３０を必要としない分、回路を縮小できる。
【００３３】
なお、この実施の形態において、書き込みアドレスの順序を設定する例を示したが、読み出しアドレスの順序を設定してもよい。
【００３４】
次に、図４を用いて、アドレス生成回路２０の実施の形態を説明する。ｎビットのカウンタ１０は、所定の初期値（Load Value）が入力されると、その値をロードし、以後、各バッファメモリに入力されるデータに同期してカウントを開始し、カウント値の最上位ビット（ＭＳＢ）と、残りの（ｎ−１）ビットとを分割して出力するようになされている。カウント値の最上位ビットは、ＮＯＴ回路１１と、セレクタ（ＳＥＬ）１２に供給される。ＮＯＴ回路１１は、供給された最上位ビットを反転して、セレクタ１２に供給するようになされている。セレクタ１２は、外部から与えられる選択信号が０の場合、反転されていない最上位ビットを出力し、選択信号が１の場合、反転された最上位ビットを出力する。そして、アドレス生成回路２０からは、セレクタ１２から出力される最上位ビット（１ビット）と、カウンタ１０から出力される残りの（ｎ−１）ビットとが、併せてｎビットとして出力される。
【００３５】
このような操作を順次行うことにより、各バッファメモリにおける、書き込みアドレスの順序が設定できる。
【００３６】
なお、入力バッファメモリ２および出力バッファメモリ６のアドレス数をＮ＝２nとすると、カウンタ１０は、少なくともｎビット以上のビット数を備えていればよい。カウンタ１０のビット数がｎビット以上である場合、最上位ビットとする値は、最下位ビットを０ビットとした場合、ｎ−１ビット目となる。また、このアドレス生成回路２０は、入力バッファメモリ２および出力バッファメモリ６において、同一の構成のものを利用できる。
【００３７】
次に、以上の実施の形態を、さらに具体的な数値を用いて説明する。図５と図６の基本的な構成は、上述の図２と図３と同一であるので、その説明は適宜省略する。ここでは、例として、図６（Ｂ）に示す場合を例として説明する。
【００３８】
図６（Ｂ）に、出力バッファメモリ６において、入力される周波数領域０乃至２πのデータが、周波数領域−π乃至πに変換されて出力される場合の動作を示す。ここで、例えばＮ＝８とし、書き込みアドレス（sttadr）を４（＝Ｎ／２）とする。アドレス生成回路２０は、出力バッファメモリ６における、書き込みアドレスの順序を、書き込みアドレス４乃至７，０乃至３に設定する（この点については図７を用いて後述する）。この設定に対応して、入力される、角周波数０乃至（７π／４）の８点のデータは、書き込みアドレス４から書き込まれ、書き込みアドレス７まで書き込まれた後、書き込みアドレス０に戻って、書き込みアドレス３まで、順次書き込まれる。
【００３９】
このとき、出力バッファメモリ６には、書き込みアドレス０乃至７の順に見ると、角周波数が、π，５π／４，６π／４，７π／４，０，π／４，２π／４，３π／４の順にデータが書き込まれていることになる。書き込まれたデータは、読み出しアドレスが０乃至７の順に読み出される。以上の操作により出力バッファメモリ６において、周波数領域が０乃至２πのデータが入力され、周波数領域が−π乃至πのデータが出力されたことになる。
【００４０】
図５（Ｂ）に示すように、入力バッファメモリ２において、書き込みアドレス(sttadr）を（Ｎ／２）とした場合においても同様に、書き込みアドレス（Ｎ／２）乃至（Ｎ−１）、書き込みアドレス０乃至（Ｎ／２−１）の順に、書き込みが行われる。読み出しは、読み出しアドレス０乃至（Ｎ−１）の順に行われる。
【００４１】
次に図７と図８を用いて、アドレス生成回路２０の動作を説明する。図７に示すアドレス生成回路２０は、基本的な構成は図４の場合と同一であるが、ここでは、例としてｎビットのカウンタのうち、３ビットを用いることにする。カウンタ１０は、初期値として（０００）が入力されると、これをロードし、この例では、出力バッファメモリ６に入力されるデータに同期して、カウントを開始する。ここでカウンタ１０は、図９に示すように、０乃至７まで順次カウントしていく。カウンタ１０は、カウントする毎に、カウント値の最上位ビットと、残りのビットを分割して出力する。最上位ビットは、セレクタ１２およびＮＯＴ回路１１に供給される。ＮＯＴ回路１１は、最上位ビットを反転し、セレクタ１２に供給するようになされている。
【００４２】
ここで、図８は、セレクタ１２の動作を示すフローチャートである。セレクタ１２は、ステップＳ１において、外部から与えられた制御信号が１であると判定した場合は、ステップＳ２で、ＮＯＴ回路１１により反転された最上位ビットを出力し、ステップＳ１において、与えられた制御信号が１ではない（０である）と判定した場合は、ステップＳ３で反転されていない最上位ビットを出力する。
【００４３】
そして、セレクタ１２から出力された最上位ビット（１ビット）およびカウンタ１０から出力された残りの２ビットは、併せて３ビットのアドレスとしてアドレス生成回路２０から出力される。このような操作を行うことにより、アドレス生成回路２０からは、セレクタ１２に選択信号１が与えられた場合は、図９の左下に示すように、４乃至７，０乃至３（１０進表記）の順にカウント値が順次出力され、セレクタ１２に選択信号０が与えられた場合は、図９の右下に示すように、０乃至７の順にカウント値が順次出力される。
【００４４】
そして、アドレス生成回路２０から、書き込みアドレスとして出力されたカウンタ値の順序に対応して、出力バッファメモリ６においてデータの書き込みが行われる。
【００４５】
【発明の効果】
請求項１に記載の演算装置および請求項５に記載の演算方法によれば、例えば外部回路を用いずに、演算装置の出力データの周波数領域を変換することができる。
【図面の簡単な説明】
【図１】本発明の演算装置の一実施の形態の構成を示すブロック図である。
【図２】図１の入力バッファメモリ２の実施の形態の構成を示す図である。
【図３】図１の出力バッファメモリ６の実施の形態の構成を示す図である。
【図４】図２および図３のアドレス生成回路２０の構成を示すブロック図である。
【図５】図１の入力バッファメモリ２の他の実施の形態の構成を示す図である。
【図６】図１の出力バッファメモリ６の他の実施の形態の構成を示す図である。
【図７】図２および図３のアドレス生成回路２０の実施の形態の構成を示すブロック図である。
【図８】図４および図７のセレクタ１２の動作を説明するフローチャートである。
【図９】図４および図７のアドレス生成回路２０の動作を説明する図である。
【図１０】ＯＦＤＭ方式におけるＤＡＢの信号スペクトラムの例を示す図である。
【図１１】ＦＦＴ演算装置における入力データおよび出力データの対応関係を説明する図である。
【図１２】ＩＦＦＴ演算装置における入力データおよび出力データの対応関係の例を説明する図である。
【図１３】ＯＦＤＭ方式におけるＤＶＴ−Ｔの信号スペクトラムの例を示す図である。
【図１４】ＦＦＴ演算装置における入力データおよび出力データの対応関係の他の例を説明する図である。
【図１５】ＩＦＦＴ演算装置における入力データおよび出力データの対応関係の他の例を説明する図である。
【図１６】従来のＦＦＴ演算装置の構成例を示すブロック図である。
【図１７】図１６の半シンボル回転器３０の動作を説明する図である。
【図１８】従来のＩＦＦＴ演算装置の構成例を示すブロック図である。
【図１９】図１８の半シンボル回転器３１の動作を説明する図である。
【符号の説明】
１  データ演算装置，  ２  入力バッファメモリ，  ３  バタフライ演算器，
６  出力バッファメモリ，  ２０  アドレス生成回路（設定手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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