(57)【特許請求の範囲】
【請求項１】
データ転送全体を制御するデータ転送制御回路と、転送されたＸデータとＹデータからなる転送データにしたがい処理を行なう複数個の処理回路とを備えたデータ転送装置において、上記データ転送制御回路は、転送データをＸデータとＹデータに分割し、Ｘデータ、Ｙデータをそれぞれ生成するＸデータ生成回路及びＹデータ生成回路、上記ＸデータとＹデータを転送するための同期をとるクロックを発生するクロック発生回路、上記Ｘデータ、Ｙデータをそれぞれ複数個の出力端子から最大１個の出力端子を選択して出力するＸデータ出力選択回路及びＹデータ出力選択回路とを備え、また上記処理回路は、上記クロックに同期して転送された上記Ｘデータ、Ｙデータをそれぞれ入力するクロック同期Ｘデータ入力回路及びクロック同期Ｙデータ入力回路、上記クロック同期Ｘデータ入力回路及びクロック同期Ｙデータ入力回路に入力されたＸデータ、Ｙデータからなる転送データにしたがって処理を行う内部処理回路、上記入力されたＸデータとＹデータのビット長をカウントし、規定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路、上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記Ｘデータ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択ＸデータラインとＹデータ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択Ｙデータラインを選択Ｘデータラインと選択Ｙデータラインが上記各処理回路に対してマトリックス状に、かつ、選択Ｘデータラインと選択Ｙデータラインを上記各処理回路にそれぞれ１本づつ接続したことを特徴とするデータ転送装置。
【請求項２】
上記Ｘデータ出力選択回路の複数個の出力端子にそれぞれ接続された複数個の出力端子を有し、当該複数個の出力端子すべてから上記Ｘデータ生成回路の上記Ｘデータを出力するＸデータ出力全選択回路を設けたことを特徴とする請求項１記載のデータ転送装置。
【請求項３】
上記Ｙデータ出力選択回路の複数個の出力端子にそれぞれ接続された複数個の出力端子を有し、当該複数個の出力端子すべてから上記Ｙデータ生成回路の上記Ｙデータを出力するＹデータ出力全選択回路を設けたことを特徴とする請求項２記載のデータ転送装置。
【請求項４】
上記処理回路は、上記入力されたＸデータ、Ｙデータの最初のビットデータであるスタートビットをそれぞれ検出するＸデータスタートビット検出回路及びＹデータスタートビット検出回路と、上記入力されたＸデータ、Ｙデータの最後のビットデータであるエンドビットをそれぞれ検出するＸデータエンドビット検出回路及びＹデータエンドビット検出回路とを備え、さらに上記動作モード判断回路は、上記入力データ長カウント回路からの指示信号、上記Ｘ、Ｙデータのスタートビット及びエンドビットの検出結果により上記内部処理回路に動作の許可または不許可を指示するようにしたことを特徴とする請求項１〜３いずれか記載のデータ転送装置。
【請求項５】
上記処理回路は、上記入力されたＸ、Ｙデータのパリティエラーをそれぞれ検出するＸデータパリティエラー検出回路及びＹデータパリティエラー検出回路を備え、さらに上記動作モード判断回路は、上記入力データ長カウント回路からの指示信号、上記Ｘ、Ｙデータのスタートビット、エンドビットの検出結果及びＸ、Ｙデータのパリティエラーの検出結果により上記内部処理回路に動作の許可または不許可を指示するようにしたことを特徴とする請求項４記載のデータ転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はデータ転送全体を制御するデータ転送制御回路と、転送されたＸデータとＹデータからなる転送データにしたがい処理を行なう複数個の処理回路から構成されるデータ転送装置に関するものである。
【０００２】
【従来の技術】
図８はフェーズドアレーアンテナや計算機応用装置をはじめとする電子機器等で使用される従来のデータ転送装置の構成図である。図において、１はデータ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは転送データにしたがい処理を行なう処理回路、３はデータ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は転送データを転送するための同期をとるクロックを発生するクロック発生回路、５は処理回路２ａ〜２ｆの並びのＸ列を選択するＸイネーブル選択回路、６は処理回路２ａ〜２ｆの並びのＹ行を選択するＹイネーブル選択回路、７はデータ転送制御回路１内部の上記各回路を制御する制御回路、８はデータ生成回路３が生成した転送データを処理回路２ａ〜２ｆに供給するデータライン、９はクロック発生回路４が発生したクロックを処理回路２ａ〜２ｆへ供給するクロックライン、１０ａ、１０ｂはＸイネーブル選択回路５が選択したＸイネーブル信号を処理回路２ａ〜２ｆへ供給するＸイネーブルライン、１１ａ〜１１ｃはＹイネーブル選択回路６が選択したＹイネーブル信号を処理回路２ａ〜２ｆへ供給するＹイネーブルラインである。
【０００３】
図９は従来のデータ転送装置の一部を構成する処理回路２ａ〜２ｆの内部構成図である。図において、１２はデータ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３はこの転送された転送データにしたがって処理を行う内部処理回路である。
【０００４】
図１０は従来のデータ転送装置のデータ転送制御回路１から処理回路２ａ〜２ｆへの転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【０００５】
次に動作について説明する。特公平７−１１２１２６号公報の従来例にもあるように、Ｘイネーブルライン１０ａ、１０ｂから供給されるＸイネーブル信号とＹイネーブルライン１１ａ〜１１ｃから供給されるＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆに、データ生成回路３の生成した転送データが、クロック発生回路４の発生したクロックに同期して入力される。そして、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆでは、転送データをクロック同期データ入力回路１２で入力し、その転送データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データにしたがって処理を行う。
【０００６】
例えば、図１０の転送データにおける処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。Ｘイネーブル選択回路５はＸイネーブルライン１０ａのＸイネーブル信号のみをイネーブル状態にし、同時にＹイネーブル選択回路６はＹイネーブルライン１１ａのＹイネーブル信号のみをイネーブル状態にする。そして、データ生成回路３は、処理回路２ａ用データをデータライン８を介し、クロック発生回路４は、クロックをクロックライン９を介して、すべての処理回路２ａ〜２ｆへ供給する。
【０００７】
この時、処理回路２ａ〜２ｆの中で、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆは、Ｘイネーブルライン１０ａとＹイネーブルライン１１ａの双方が接続された処理回路２ａのみであるから、処理回路２ａにデータ生成回路３の生成した転送データである処理回路２ａ用データが、クロック発生回路４の発生したクロックに同期して入力される。そして、処理回路２ａでは、転送データである処理回路２ａ用データをクロック同期データ入力回路１２で入力し、その転送データである処理回路２ａ用データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データである処理回路２ａ用データにしたがって処理を行う。
【０００８】
また、転送データである処理回路２ｂ用データを処理回路２ｂへ転送する場合には、Ｘイネーブルライン１０ｂのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ａのＹイネーブル信号をイネーブル状態にし、転送データである処理回路２ｃ用データを処理回路２ｃへ転送する場合には、Ｘイネーブルライン１０ａのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ｂのＹイネーブル信号をイネーブル状態にする。
【０００９】
以下同様に、転送データである各処理回路２ａ〜２ｆ用データを各処理回路２ａ〜２ｆに転送する場合には、各処理回路２ａ〜２ｆへのＸイネーブル信号とＹイネーブル信号の双方を同時にイネーブル状態にすることにより、各処理回路２ａ〜２ｆに対応するそれぞれの転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【００１０】
【発明が解決しようとする課題】
従来のデータ転送装置は、以上のように構成されているので、データライン８とクロックライン９の他にＸイネーブルライン１０ａ、１０ｂとＹイネーブルライン１１ａ〜１１ｃが必要になりデータ転送装置が大きく、重くなってしまうという課題があるとともに、各処理回路２ａ〜２ｆに接続されるデータライン８が１本であるため、転送データを転送する時間、つまり、データ転送時間がかかってしまうという課題があった。
【００１１】
この発明は、かかる課題を解決するためになされたものであり、従来のデータ転送装置よりも、小型、軽量でしかもデータ転送時間を短縮することができるデータ転送装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明のデータ転送装置は、転送データをＸデータとＹデータに分割し、Ｘデータ、Ｙデータをそれぞれ生成するＸデータ生成回路及びＹデータ生成回路、上記ＸデータとＹデータを転送するための同期をとるクロックを発生するクロック発生回路、上記Ｘデータ、Ｙデータをそれぞれ複数個の出力端子から最大１個の出力端子を選択して出力するＸデータ出力選択回路及びＹデータ出力選択回路とで上記データ転送制御回路を構成し、、また上記処理回路には、上記クロックに同期して転送された上記Ｘデータ、Ｙデータをそれぞれ入力するクロック同期Ｘデータ入力回路及びクロック同期Ｙデータ入力回路、上記クロック同期Ｘデータ入力回路及びクロック同期Ｙデータ入力回路に入力されたＸデータ、Ｙデータからなる転送データにしたがって処理を行う内部処理回路、上記入力されたＸデータとＹデータのビット長をカウントし、規定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路、上記入力データ長カウント回路からの指示信号により上記内部処理回路に動作の許可または不許可を指示する動作モード判断回路とを備え、さらに上記Ｘデータ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択ＸデータラインとＹデータ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択Ｙデータラインを選択Ｘデータラインと選択Ｙデータラインが上記各処理回路に対してマトリックス状に、かつ、選択Ｘデータラインと選択Ｙデータラインを上記各処理回路にそれぞれ１本づつ接続するようにしたものである。
【００１３】
また、第２の発明のデータ転送装置は、上記Ｘデータ出力選択回路の複数個の出力端子にそれぞれ接続された複数個の出力端子を有し、当該複数個の出力端子すべてから上記Ｘデータ生成回路の上記Ｘデータを出力するＸデータ出力全選択回路を設けたものである。
【００１４】
第３の発明のデータ転送装置は、第２の発明において上記Ｙデータ出力選択回路の複数個の出力端子にそれぞれ接続された複数個の出力端子を有し、当該複数個の出力端子すべてから上記Ｙデータ生成回路の上記Ｙデータを出力するＹデータ出力全選択回路を設けたものである。
【００１５】
また、第４の発明のデータ転送装置は、第１〜第３の発明において上記処理回路には、上記入力されたＸデータ、Ｙデータの最初のビットデータであるスタートビットをそれぞれ検出するＸデータスタートビット検出回路及びＹデータスタートビット検出回路と、上記入力されたＸデータ、Ｙデータの最後のビットデータであるエンドビットをそれぞれ検出するＸデータエンドビット検出回路及びＹデータエンドビット検出回路とを備え、さらに上記動作モード判断回路は、上記入力データ長カウント回路からの指示信号、上記Ｘ、Ｙデータのスタートビット及びエンドビットの検出結果により上記内部処理回路に動作の許可または不許可を指示するようにしたものである。
【００１６】
第５の発明のデータ転送装置は、第４の発明において上記処理回路には、上記入力されたＸ、Ｙデータのパリティエラーをそれぞれ検出するＸデータパリティエラー検出回路及びＹデータパリティエラー検出回路を備え、さらに上記動作モード判断回路は、上記入力データ長カウント回路からの指示信号、上記Ｘ、Ｙデータのスタートビット、エンドビットの検出結果及びＸ、Ｙデータのパリティエラーの検出結果により上記内部処理回路に動作の許可または不許可を指示するようにしたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１の構成図である。図において、２ａ〜２ｆは、ＸデータとＹデータからなる転送データにしたがい処理を行なう処理回路、４は、ＸデータとＹデータを転送するための同期をとるクロックを発生するクロック発生回路、１４は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送するＸデータを生成するＸデータ生成回路、１５は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送するＹデータを生成するＹデータ生成回路、１６は、Ｘデータ生成回路１４が生成したＸデータを複数個の出力端子から最大１個の出力端子を選択して出力するＸデータ出力選択回路、１７は、Ｙデータ生成回路１５が生成したＹデータを複数個の出力端子から最大１個の出力端子を選択して出力するＹデータ出力選択回路、１８ａ、１８ｂは、上記Ｘデータ出力選択回路１６の複数個の出力端子にそれぞれ独立に接続された選択Ｘデータライン、１９ａ〜１９ｃは、上記Ｙデータ出力選択回路１７の複数個の出力端子にそれぞれ独立に接続された選択Ｙデータラインである。
【００１８】
図２は、上記処理回路２ａ〜２ｆの内部構成図である。図において、１３は、データ転送制御回路１から転送されたＸデータとＹデータからなる転送データにしたがって処理を行う内部処理回路、２０は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送されたＸデータを入力するクロック同期Ｘデータ入力回路、２１は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送されたＹデータを入力するクロック同期Ｙデータ入力回路、２２は、入力されたＸデータとＹデータのビット長を数える入力データ長カウント回路、２３は、入力データ長カウント回路２２からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路である。
【００１９】
図３は、上記データ転送制御回路１から処理回路２ａ〜２ｆへ転送されるＸデータとＹデータ、および、クロックの説明図である。
【００２０】
次に動作について説明する。データ転送制御回路１に備えられたＸデータ出力選択回路１６の複数個の出力端子にそれぞれ独立に接続された選択Ｘデータライン１８ａ、１８ｂと、データ転送制御回路１に備えられたＹデータ出力選択回路１７の複数個の出力端子にそれぞれ独立に接続された選択Ｙデータライン１９ａ〜１９ｃは、処理回路２ａ〜２ｆに対して、マトリックス状に、かつ、それぞれ１本づつ接続されている。
【００２１】
つまり、処理回路２ａには、選択Ｘデータライン１８ａと選択Ｙデータライン１９ａが接続され、処理回路２ｂには、選択Ｘデータライン１８ｂと選択Ｙデータライン１９ａが接続され、処理回路２ｃには、選択Ｘデータライン１８ａと選択Ｙデータライン１９ｂが接続され、また処理回路２ｄには、選択Ｘデータライン１８ｂと選択Ｙデータライン１９ｂが接続され、処理回路２ｅには、選択Ｘデータライン１８ａと選択Ｙデータライン１９ｃが接続され、さらに処理回路２ｆには、選択Ｘデータライン１８ｂと選択Ｙデータライン１９ｃが接続されている。
【００２２】
例えば、図３に示すように処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。処理回路２ａへ転送される処理回路２ａ用データは、処理回路２ａ用Ｘデータと処理回路２ａ用Ｙデータからなり、Ｘデータである処理回路２ａ用ＸデータはＸデータ生成回路１４で生成されＸデータ出力選択回路１６へ伝えられ、Ｙデータである処理回路２ａ用ＹデータはＹデータ生成回路１５で生成されＹデータ出力選択回路１７へ伝えられる。そして、Ｘデータ出力選択回路１６では、選択Ｘデータライン１８ａに接続される出力端子のみを選択してＸデータである処理回路２ａ用Ｘデータを出力する。また、Ｙデータ出力選択回路１７では、選択Ｙデータライン１９ａに接続される出力端子のみを選択してＹデータである処理回路２ａ用Ｙデータを出力する。
【００２３】
つまり、選択Ｘデータライン１８ａ、１８ｂのＸデータと選択Ｙデータライン１９ａ〜１９ｃのＹデータは、図３のデータが転送される処理回路２ａの区間のように、処理回路２ａ用Ｘデータは選択Ｘデータライン１８ａのみに出力され、処理回路２ａ用Ｙデータは選択Ｙデータライン１９ａのみに出力される。そして、処理回路２ａでは、選択Ｘデータライン１８ａから処理回路２ａ用Ｘデータを入力することができ、選択Ｙデータライン１９ａから処理回路２ａ用Ｙデータを入力することができる。
【００２４】
したがって、処理回路２ａのクロック同期Ｘデータ入力回路２０では、Ｘデータである処理回路２ａ用Ｘデータをクロックライン９から供給されるクロックに同期して入力でき、処理回路２ａのクロック同期Ｙデータ入力回路２１では、Ｙデータである処理回路２ａ用Ｙデータをクロックライン９から供給されるクロックに同期して入力できる。
【００２５】
そして、入力されたＸデータである処理回路２ａ用Ｘデータと入力されたＹデータである処理回路２ａ用Ｙデータの規定のビット長を入力データ長カウント回路２２がカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、図には書いていないが入力された処理回路２ａ用Ｘデータと入力された処理回路２ａ用Ｙデータからなる処理回路２ａ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。
【００２６】
これにより、内部処理回路１３は、処理回路２ａ用Ｘデータと処理回路２ａ用Ｙデータからなる処理回路２ａ用データにしたがって処理を行うことができる。
【００２７】
しかし、図３のデータが転送される処理回路２ａの区間において、処理回路２ｂでは、選択Ｙデータライン１９ａから処理回路２ａ用Ｙデータが入力されるが、選択Ｘデータライン１８ｂには、図３の通り正規のＸデータがないため、処理回路２ｂのクロック同期Ｘデータ入力回路２０は、図３のオールハイのＸデータを入力してしまう。
【００２８】
これに対し、入力されたＸデータと入力されたＹデータの規定のビット長を入力データ長カウント回路２２がカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、正規のＸデータがないことから規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可を指示する。したがって、処理回路２ｂはこれ以上の動作はしない。
【００２９】
同様に、他の処理回路２ｃ〜２ｆでも、図３のデータが転送される処理回路２ａの区間において、選択Ｙデータライン１９ｂ、１９ｃには、図３の通り正規のＹデータがないため、各処理回路２ｃ〜２ｆのクロック同期Ｙデータ入力回路２１は、図３のオールハイのＹデータを入力してしまう。
【００３０】
そして、各処理回路２ｃ〜２ｆの動作モード判断回路２３は、正規のＹデータがないことから規定の動作モードではないと判断し、各処理回路２ｃ〜２ｆの内部処理回路１３に対して動作不許可を指示するため、これらの処理回路２ｃ〜２ｆはこれ以上の動作はしない。
【００３１】
次に、図３に示すように処理回路２ｂ用データを処理回路２ｂへ転送する場合について説明する。処理回路２ｂへ転送される処理回路２ｂ用データは、処理回路２ｂ用Ｘデータと処理回路２ｂ用Ｙデータからなる。
【００３２】
つまり、各選択Ｘデータライン１８ａ、１８ｂのＸデータと各選択Ｙデータライン１９ａ〜１９ｃのＹデータは、図３のデータが転送される処理回路２ｂの区間のように、処理回路２ｂ用Ｘデータは選択Ｘデータライン１８ｂのみに出力され、処理回路２ｂ用Ｙデータは選択Ｙデータライン１９ａのみに出力される。そして、処理回路２ｂでは、選択Ｘデータライン１８ｂから処理回路２ｂ用Ｘデータを入力することができ、選択Ｙデータライン１９ａから処理回路２ｂ用Ｙデータを入力することができる。
【００３３】
したがって、処理回路２ｂのクロック同期Ｘデータ入力回路２０では、Ｘデータである処理回路２ｂ用Ｘデータをクロックライン９から供給されるクロックに同期して入力でき、処理回路２ｂのクロック同期Ｙデータ入力回路２１では、Ｙデータである処理回路２ｂ用Ｙデータをクロックライン９から供給されるクロックに同期して入力できる。
【００３４】
そして、入力されたＸデータである処理回路２ｂ用Ｘデータと入力されたＹデータである処理回路２ｂ用Ｙデータの規定のビット長を入力データ長カウント回路２２がカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、図には書いていないが入力された処理回路２ｂ用Ｘデータと入力された処理回路２ｂ用Ｙデータからなる処理回路２ｂ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。
【００３５】
これにより、内部処理回路１３は、処理回路２ｂ用Ｘデータと処理回路２ｂ用Ｙデータからなる処理回路２ｂ用データにしたがって処理を行うことができる。
【００３６】
しかし、図３のデータが転送される処理回路２ｂの区間において、処理回路２ａでは、選択Ｙデータライン１９ａから処理回路２ｂ用Ｙデータが入力されるが、選択Ｘデータライン１８ａには、図３の通り正規のＸデータがないため、処理回路２ａのクロック同期Ｘデータ入力回路２０は、図３のオールハイのＸデータを入力してしまう。
【００３７】
これに対し、入力されたＸデータと入力されたＹデータの規定のビット長を入力データ長カウント回路２２がカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、正規のＸデータがないことから規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可を指示する。
【００３８】
したがって、処理回路２ａはこれ以上の動作はしない。同様に、他の処理回路２ｃ〜２ｆでも、図３のデータが転送される処理回路２ｂの区間において、選択Ｙデータライン１９ｂ、１９ｃには、図３の通り正規のＹデータがないため、各処理回路２ｃ〜２ｆのクロック同期Ｙデータ入力回路２１は、図３のオールハイのＹデータを入力してしまう。そして、各処理回路２ｃ〜２ｆの動作モード判断回路２３は、正規のＹデータがないことから規定の動作モードではないと判断し、各処理回路２ｃ〜２ｆの内部処理回路１３に対して動作不許可を指示するため、これらの処理回路２ｃ〜２ｆはこれ以上の動作はしない。
【００３９】
以下同様に、各処理回路２ａ〜２ｆに対応するそれぞれのＸデータとＹデータからなる転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【００４０】
したがって、選択Ｘデータライン１８ａ、１８ｂと選択Ｙデータライン１９ａ〜１９ｃとクロックライン９により、各処理回路２ａ〜２ｆにＸデータとＹデータからなる転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、選択Ｘデータライン１８ａ、１８ｂと選択Ｙデータライン１９ａ〜１９ｃを各処理回路２ａ〜２ｆにそれぞれ１本づつ接続するようにしているので、転送データをＸデータとＹデータに分割して転送することができ転送データを転送する時間、つまり、データ転送時間を短くすることができる。
【００４１】
よって、従来のデータ転送装置よりも、小型、軽量でしかもデータ転送時間を短縮することが可能なデータ転送装置を実現できるという効果が得られる。
【００４２】
実施の形態２．
図４は、この発明の実施の形態２を示す構成図である。図において、２４は上記Ｘデータ出力選択回路１６の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてからＸデータを出力するＸデータ出力全選択回路である。
【００４３】
次に動作について説明する。Ｘデータ出力全選択回路２４は、すべての選択Ｘデータライン１８ａ、１８ｂに同じＸデータを出力するので、同じ選択Ｙデータライン１９ａ〜１９ｃに接続される処理回路２ａ〜２ｆに同じＸデータを転送する場合に、データ転送時間をさらに短縮することができる。
【００４４】
例えば、処理回路２ａ、２ｂに同じＸデータを転送する場合、Ｘデータ出力全選択回路２４から選択Ｘデータライン１８ａ、１８ｂすべてにＸデータを出力し、Ｙデータ出力選択回路１７からは、選択Ｙデータライン１９ａのみにＹデータを出力するようにすれば、１回のデータ転送で、処理回路２ａ、２ｂに同じＸデータとＹデータからなる転送データを転送することができる。
【００４５】
つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００４６】
実施の形態３．
図５は、この発明の実施の形態３を示す構成図である。図において、２４は上記Ｘデータ出力選択回路１６の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてからＸデータを出力するＸデータ出力全選択回路、２５は上記Ｙデータ出力選択回路１７の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてからＹデータを出力するＹデータ出力全選択回路である。
【００４７】
次に動作について説明する。Ｙデータ出力全選択回路２５は、すべての選択Ｙデータライン１９ａ〜１９ｃに同じＹデータを出力するので、Ｘデータ出力全選択回路２４からのすべての選択Ｘデータライン１８ａ、１８ｂに同じＸデータを出力する機能と組み合わせることにより、すべての処理回路２ａ〜２ｆに同じＸデータと同じＹデータからなる同じ転送データを転送する場合に、データ転送時間を短縮することができる。
【００４８】
例えば、処理回路２ａ〜２ｆに同じＸデータと同じＹデータからなる同じ転送データを転送する場合、Ｘデータ出力全選択回路２４から選択Ｘデータライン１８ａ、１８ｂすべてに同じＸデータを出力し、Ｙデータ出力全選択回路２５からすべての選択Ｙデータライン１９ａ〜１９ｃに同じＹデータを出力するようにすれば、１回のデータ転送で、すべての処理回路２ａ〜２ｆに同じＸデータと同じＹデータからなる同じ転送データを転送することができる。つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００４９】
実施の形態４．
図６は、この発明の実施の形態４の処理回路２ａ〜２ｆを示す内部構成図である。図において、１３はデータ転送制御回路１から転送されたＸデータとＹデータからなる転送データにしたがって処理を行う内部処理回路、２０はデータ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送されたＸデータを入力するクロック同期Ｘデータ入力回路、２１はデータ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送されたＹデータを入力するクロック同期Ｙデータ入力回路、２２は入力されたＸデータとＹデータのビット長を数える入力データ長カウント回路、２３は入力データ長カウント回路２２からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路、２６は入力されたＸデータの最初のビットデータであるスタートビットを検出するＸデータスタートビット検出回路、２７は入力されたＹデータの最初のビットデータであるスタートビットを検出するＹデータスタートビット検出回路、２８は入力されたＸデータの最後のビットデータであるエンドビットを検出するＸデータエンドビット検出回路、２９は入力されたＹデータの最後のビットデータであるエンドビットを検出するＹデータエンドビット検出回路である。
【００５０】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期Ｘデータ入力回路２０では、各処理回路２ａ〜２ｆに対応するＸデータを同じＸデータの場合も含めクロックに同期して入力し、各処理回路２ａ〜２ｆのクロック同期Ｙデータ入力回路２１では、各処理回路２ａ〜２ｆに対応するＹデータを同じＹデータの場合も含めクロックに同期して入力する。
【００５１】
そして、入力データ長カウント回路２２が規定のＸデータとＹデータのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、図には書いていないが入力されたＸデータとＹデータからなる転送データの中の動作モードを判断する。その時にＸデータスタートビット検出回路２６では、入力されたＸデータの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断し、Ｙデータスタートビット検出回路２７では、入力されたＹデータの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。
【００５２】
また、同時に、Ｘデータエンドビット検出回路２８では、入力されたＸデータの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断し、Ｙデータエンドビット検出回路２９では、入力されたＹデータの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。そして、これらＸデータとＹデータのスタートビットおよびエンドビットが共に正常の場合に、動作モード判断回路２３は内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、ＸデータとＹデータからなる転送データにしたがって処理を行うことができる。
【００５３】
ところが、ノイズ等によりＸデータまたはＹデータがビットずれを起こした場合等には、スタートビットやエンドビットがずれるため、Ｘデータスタートビット検出回路２６またはＹデータスタートビット検出回路２７や、Ｘデータエンドビット検出回路２８またはＹデータエンドビット検出回路２９は、スタートビットやエンドビットが異常と判断する。ＸデータまたはＹデータがビットずれを起こした場合、これらからなる転送データもビットずれを起こし、動作モードもビットずれしているため、正常な動作モードとは異なる動作モードになってしまう。
【００５４】
このため、動作モード判断回路２３は内部処理回路１３に対して動作不許可の指示を出す。したがって、ノイズ等により、ＸデータとＹデータからなる転送データにビットずれ等の問題が発生した場合でも、処理回路２ａ〜２ｆでの間違った処理を防止することができるという効果が得られる。
【００５５】
実施の形態５．
図７は、この発明の実施の形態５の処理回路２ａ〜２ｆを示す内部構成図である。図において、３０は入力されたＸデータのパリティエラーを検出するＸデータパリティエラー検出回路、３１は、入力されたＹデータのパリティエラーを検出するＹデータパリティエラー検出回路である。
【００５６】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期Ｘデータ入力回路２０では、各処理回路２ａ〜２ｆに対応するＸデータを同じＸデータの場合も含めクロックに同期して入力し、各処理回路２ａ〜２ｆのクロック同期Ｙデータ入力回路２１では、各処理回路２ａ〜２ｆに対応するＹデータを同じＹデータの場合も含めクロックに同期して入力する。そして、入力データ長カウント回路２２が規定のＸデータとＹデータのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路２３は、図には示していないが入力されたＸデータとＹデータからなる転送データの中の動作モードを判断する。
【００５７】
その時にＸデータスタートビット検出回路２６では、入力されたＸデータの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断し、Ｙデータスタートビット検出回路２７では、入力されたＹデータの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。
【００５８】
また、同時に、Ｘデータエンドビット検出回路２８では、入力されたＸデータの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断し、Ｙデータエンドビット検出回路２９では、入力されたＹデータの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。さらに、Ｘデータパリティエラー検出回路３０では、入力されたＸデータにパリティエラーがないかどうかを判断し、Ｙデータパリティエラー検出回路３１では、入力されたＹデータにパリティエラーがないかどうかを判断する。
【００５９】
そして、これらＸデータとＹデータのスタートビットおよびエンドビットさらにパリティエラーがすべて正常の場合に、動作モード判断回路２３は内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、ＸデータとＹデータからなる転送データにしたがって処理を行うことができる。
【００６０】
ところが、ノイズ等によりＸデータまたはＹデータの中の奇数個のあるビットが反転を起こした場合等には、Ｘデータパリティエラー検出回路３０またはＹデータパリティエラー検出回路３１はパリティ異常と判断する。このため、動作モード判断回路２３は内部処理回路１３に対して動作不許可の指示を出す。
【００６１】
したがって、ノイズ等により、ＸデータとＹデータからなる転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路２ａ〜２ｆでの間違った処理を防止することができるという効果が得られる。
【００６２】
実施の形態６．
また、上記の実施の形態１〜５では、処理回路２ａ〜２ｆが３行、２列に並んだ合計６個の場合について説明したが、任意の数の行、任意の数の列に並んだ任意の数の処理回路２ａ〜２ｆの場合にも同様の効果が得られる。
【００６３】
実施の形態７．
また、上記の実施の形態１〜６では、処理回路２ａ〜２ｆが行列に整然と並んだ場合について説明したが、途中の処理回路２ａ〜２ｆが間引かれた場合や、行や列が乱れた場合や、処理回路２ａ〜２ｆが３次元的に並んだ場合にも同様の効果が得られる。
【００６４】
実施の形態８．
また、上記の実施の形態１〜５では、選択Ｘデータライン１８ａ、１８ｂが２本、選択Ｙデータライン１９ａ〜１９ｃが３本の場合について説明したが、上記の実施の形態６、７に合わせた選択Ｘデータライン１８ａ、１８ｂの数および選択Ｙデータライン１９ａ〜１９ｃの数の場合にも同様の効果が得られる。
【００６５】
実施の形態９．
また、上記の実施の形態１〜８では、１回のＸデータとＹデータを２クロック分として図３で説明したが、１回のＸデータとＹデータの長さが任意のクロック数分の場合にも同様の効果が得られる。
【００６６】
実施の形態１０．
また、上記の実施の形態１〜９では、各ＸデータとＹデータを連続したデータとし、またその切り替わりをクロックの立ち下がりとして図３で説明したが、各ＸデータとＹデータ間に間隔が空いた場合にも、また、各ＸデータとＹデータの切り替わりがクロックの立ち上がりの場合にも同様の効果が得られる。
【００６７】
実施の形態１１．
また、上記の実施の形態１〜１０では、選択Ｘデータライン１８ａ、１８ｂのＸデータが無い場合と選択Ｙデータライン１９ａ〜１９ｃのＸデータが無い場合をハイレベルとして図３で説明したが、これらをローレベルとした場合にも、また、不定レベルとした場合にも同様の効果が得られる。
【００６８】
【発明の効果】
第１の発明によれば、各処理回路にＸデータとＹデータからなる転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、選択Ｘデータラインと選択Ｙデータラインを各処理回路にそれぞれ１本づつ接続するようにしているので、転送データをＸデータとＹデータに分割して転送することができ転送データを転送する時間、つまり、データ転送時間を短くすることができる。よって、従来のデータ転送装置よりも、小型、軽量でしかもデータ転送時間を短縮することが可能なデータ転送装置を実現できるという効果が得られる。
【００６９】
また、第２の発明によれば、同じ選択Ｙデータラインに接続される処理回路に同じＸデータを転送する場合に、データ転送時間をさらに短縮することができる。。
【００７０】
第３の発明によれば、Ｘデータ出力全選択回路からのすべての選択Ｘデータラインに同じＸデータを出力する機能と組み合わせることにより、すべての処理回路に同じＸデータと同じＹデータからなる同じ転送データを転送する場合に、１回のデータ転送で、すべての処理回路に同じＸデータと同じＹデータからなる同じ転送データを転送することができる。
【００７１】
また、第４の発明によれば、ノイズ等により、ＸデータとＹデータからなる転送データにビットずれ等の問題が発生した場合でも、処理回路での間違った処理を防止することができるという効果が得られる。
【００７２】
第５の発明によれば、ノイズ等により、ＸデータとＹデータからなる転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路での間違った処理を防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１を示すデータ転送装置の構成図である。
【図２】  実施の形態１の処理回路を示す内部構成図である。
【図３】  実施の形態１のデータ転送制御回路から処理回路へ転送されるＸデータとＹデータ、および、クロックの説明図である。
【図４】  この発明の実施の形態２を示す構成図である。
【図５】  この発明の実施の形態３を示す構成図である。
【図６】  この発明の実施の形態４を示す処理回路の内部構成図である。
【図７】  この発明の実施の形態５を示す処理回路の内部構成図である。
【図８】  従来のデータ転送装置を示す構成図である。
【図９】  従来のデータ転送装置の処理回路を示す内部構成図である。
【図１０】  従来のデータ転送装置のデータ転送制御回路から処理回路への転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【符号の説明】
１  データ転送制御回路、２  処理回路、４  クロック発生回路、７  制御回路、９  クロックライン、１３  内部処理回路、１４  Ｘデータ生成回路、１５Ｙデータ生成回路、１６ Ｘデータ出力選択回路、１７ Ｙデータ出力選択回路、１８ 選択Ｘデータライン、１９ 選択Ｙデータライン、２０ クロック同期Ｘデータ入力回路、２１ クロック同期Ｙデータ入力回路、２２ 入力データ長カウント回路、２３ 動作モード判断回路、２４ Ｘデータ出力全選択回路、２５ Ｙデータ出力全選択回路、２６ Ｘデータスタートビット検出回路、２７ Ｙデータスタートビット検出回路、２８ Ｘデータエンドビット検出回路、２９ Ｙデータエンドビット検出回路、３０ Ｘデータパリティエラー検出回路、３１ Ｙデータパリティエラー検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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