(57)【特許請求の範囲】
【請求項１】
セラミック電子部品の製造方法であって、
支持体の表面に、有機バインダを含有するセラミック塗料を塗布して、第１のセラミック塗料層を形成し、
次に、前記第１のセラミック塗料層の表面に、電極ペーストを用いて内部電極を印刷し、前記電極ペーストは、前記第１のセラミック塗料層に含まれる前記有機バインダを溶解させる有機溶剤を含んでおり、
次に、前記第１のセラミック塗料層の表面に、前記内部電極を覆うように、有機バインダを含有するセラミック塗料を塗布して、第２のセラミック塗料層を形成し、
前記第１のセラミック塗料層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック層のセラミック平均粒径をα２とし、層厚をＴ２としたとき、
α１＜α２、
０．０５μｍ＜α１≦０．３５μｍ、及び、
Ｔ１＜Ｔ２、０．6μｍ≦Ｔ１＜１．５μｍ
を満たし、前記第１のセラミック塗料層は、セラミック充填密度が前記第２のセラミック塗料層のセラミック充填密度よりも大きく緻密であり、
次に、前記第２のセラミック塗料層の表面に、内部電極を印刷し、
次に、前記第２のセラミック塗料層の表面に、その上の前記内部電極を覆うように、有機バインダを含有するセラミック塗料を塗布して、第３のセラミック塗料層を形成して、積層体を構成し、
次に、前記支持体から前記積層体を剥離し、剥離して得られた前記積層体の複数枚を、隣接する２つの積層体において、一方の積層体に含まれる前記第１のセラミック塗料層が、他方の積層体に含まれる前記第３のセラミック塗料層に隣接する関係で、順次に積層する工程を含む、
セラミック電子部品の製造方法。
【請求項２】
請求項１に記載された製造方法であって、積層セラミックコンデンサを製造する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セラミック電子部品及びその製造方法に関する。
【０００２】
【従来の技術】
コンデンサ、圧電素子等の  セラミック電子部品を製造する一つの方法として、支持体上にドクターブレード法でセラミック粉、有機バインダー、可塑剤、溶剤等を含むセラミック塗料をセラミック塗料層状に成形し、その上にパラジウム、銀、ニッケル等の電極をスクリーン印刷により形成する方法が知られている。
【０００３】
積層構造を得る場合は、得られたグリーンシーを所望の積層構造になるように積層し、プレス切断工程を経てセラミックグリーンチップを得る。このようにして得られたセラミックグリーンチップ中のバインダーをバーンアウトし、１０００℃〜１４００℃で焼成し、得られた焼成体に銀、銀−パラジウム、ニッケル、銅等の端子電極を形成し、セラミック電子部品を得る。
【０００４】
上述した製造方法において、例えば、積層セラミックコンデンサを製造する場合、小型化、大容量化の手法として、１層あたりのセラミック塗料層の厚みを薄くし、積層数を多くする手法が採用されてきた。例えば、セラミック塗料層の厚みを３μｍ程度にし、これを８００層以上の積層数とした積層セラミックコンデンサも、既に知られている。
【０００５】
ところで、積層セラミックコンデンサに代表されるセラミック電子部品を製造するに当たり、その内部電極を形成する場合、従来は、可撓性を有する帯状の支持体の表面に、セラミック塗料を塗布してセラミック塗料層を形成した後、内部電極ペーストを印刷するのが一般的であった。支持体は、ポリエチレンテレフタレート（ＰＥＴ）フィルム等によって構成される。
【０００６】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いる。
【０００７】
内部電極ペーストは、有機バインダである樹脂を有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にＡｇ、Ｐｄ、ＮｉまたはＣｕ等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【０００８】
ところが、上述したような組成になる内部電極ペーストを、従来の製法にしたがって、支持体の上に塗布されたセラミック塗料層に印刷した場合、内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤が、セラミック塗料層に含まれるアクリル樹脂やブチラール樹脂等の有機バインダを溶解させてしまう。この現象は、シートアタックと称されている。
【０００９】
シートアタックが発生すると、セラミック塗料層を支持体から剥離することが困難になる。また、セラミック塗料層に穴やしわが発生することもあり、このようなセラミック塗料層を用いて積層セラミックコンデンサを製造した場合は、内部電極が導通する短絡不良を生じたり、耐電圧不良となったり、さらには、目的とする静電容量が得られなくなる等の致命的な欠陥を生じる恐れがある。
【００１０】
この問題を回避する手段として、支持体の上に、直接に、内部電極を印刷した後、その上にセラミックペーストを塗布してセラミック塗料層を形成し、次に、セラミック塗料層を内部電極と一緒に支持体の表面から剥離する方法（例えば特許第２１３６７６１号）ある。
【００１１】
しかし、この場合は、支持体に対する内部電極及びセラミック塗料層の密着性が強くなるため、破綻を生じることなく、セラミック塗料層を剥離することが極めて困難になる。
【００１２】
支持体の表面に剥離容易化剤（以下剥離剤と称する）を塗布しておき、剥離剤の表面に、内部電極及びセラミック塗料層を形成すれば、剥離の困難性は回避できるであろう。
【００１３】
しかし、剥離剤の表面に内部電極を印刷した場合、両者間の親和性が低いため、内部電極に、その表面張力によって凝集するような作用が働き、内部電極のパターン形状が崩れてしまい、所定の特性が得られなくなる。
【００１４】
【発明が解決しようとする課題】
本発明の課題は、シートアタックを防止でき、短絡不良や耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することである。
【００１５】
本発明のもう一つの課題は、セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することである。
【００１６】
本発明の更にもう一つの課題は、電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明は、上述した課題を解決するためのセラミック電子部品及びその製造方法を開示する。
【００１８】
１．セラミック電子部品
上述した課題を解決するため、本発明に係るセラミック電子部品は、セラミック基体と、複数の内部電極とを含む。前記内部電極のそれぞれは、前記セラミック基体の内部に間隔を隔てて埋設されている。
【００１９】
前記セラミック基体は、第１のセラミック層と、第２のセラミック層と、第３のセラミック層とを含む。
【００２０】
前記第１のセラミック層は、前記内部電極の一面側に隣接しており、前記第２のセラミック層は、前記第１のセラミック層の隣接しない他の内部電極の一面に隣接しており、前記第３のセラミック層は、前記第２のセラミック層の隣接する前記他の内部電極の他面に隣接している。
【００２１】
前記第１及び第３のセラミック層、及び、前記内部電極は、前記第１のセラミック層を最下層とし、前記第３のセラミック層を最上層とする積層グループを構成する。
【００２２】
前記積層グループは複数であり、それぞれは前記第１のセラミック層及び前記第３のセラミック層が互いに隣接する関係で積層されている。
【００２３】
前記第１のセラミック層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック層のセラミック平均粒径をα２とし、層厚をＴ２とし、前記第３のセラミック層のセラミック平均粒径をα３とし、層厚をＴ３としたとき、
α１≦α２、α３
０．０５＜α１≦０．３５μｍ、
Ｔ１＜Ｔ２、Ｔ３、及び、
０＜Ｔ１＜１．５μｍ
を満たす。
【００２４】
上述したように、本発明に係るセラミック電子部品において、セラミック基体と、複数の内部電極とを含んでおり、内部電極のそれぞれは、セラミック基体の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持つセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００２５】
セラミック基体は、第１のセラミック層と、第２のセラミック層と、第３のセラミック層とを含む。第１のセラミック層は、内部電極の一面側に隣接しており、第２のセラミック層は、前記第１のセラミック層の隣接しない他の内部電極の一面に隣接しており、第３のセラミック層は、第２のセラミック層の隣接する他の内部電極の他面に隣接している。第１及び第３のセラミック層、及び、内部電極は、第１のセラミック層を最下層とし、第３のセラミック層を最上層とする積層グループを構成する。
【００２６】
したがって、積層グループ毎に、第１乃至第３のセラミック層、及び、内部電極数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００２７】
積層グループは複数であり、それぞれは、積層される。このため、積層グループ数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００２８】
しかも、積層グループのそれぞれは、第１のセラミック層及び第３のセラミック層が互いに隣接する関係で積層される。この構造により、各積層グループの相互間に、緻密で、充填密度の高い第１のセラミック層が介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【００２９】
第１のセラミック層のセラミック平均粒径α１、第２のセラミック層のセラミック平均粒径α２、及び、第３のセラミック層のセラミック平均粒径α３は、α１≦α２、α３を満たすから、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。つまり、内部電極と接する第１のセラミック層が、第２及び第３のセラミック層よりも、セラミック平均粒子α１の細かい緻密な層となり、内部電極ペーストに含まれる溶剤による第３のセラミック層へのシートアタックを抑制する層として機能することになる。
【００３０】
第１のセラミック層のセラミック平均粒径α１は、０．０５μｍ＜α１≦０．３５μｍを満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。なぜなら、内部電極と接する第１のセラミック層が、上述した細かなセラミック平均粒径α１による緻密な層となり、内部電極ペーストに含まれる溶剤による第３のセラミック層へのシートアタックが、第１のセラミック層によって抑制されるからである。
【００３１】
更に、第１のセラミック層の層厚Ｔ１、第２のセラミック層の層厚Ｔ２、第３のセラミック層の層厚Ｔ３は、
Ｔ１＜Ｔ２、Ｔ３
を満たすから、第１のセラミック層の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【００３２】
第１のセラミック層の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。第１のセラミック層の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなる。層厚Ｔ１は、焼成前セラミック塗料層の厚みである。焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【００３３】
２．セラミック電子部品の製造方法
次に、本発明に係るセラミック電子部品の製造方法では、まず、支持体の表面に第１のセラミック塗料層を形成し、次に、前記第１のセラミック塗料層の表面に、内部電極を印刷し、次に、前記第１のセラミック塗料層の表面に、前記内部電極を覆うように、第２のセラミック塗料層を形成する。
【００３４】
次に、次に、前記第２のセラミック塗料層の表面に、その上の前記内部電極を覆うように、第３のセラミック塗料層を形成して、積層体を構成する。
【００３５】
次に、前記支持体から前記積層体を剥離し、剥離して得られた前記積層体の複数枚を、隣接する２つの積層体において、一方の積層体に含まれる前記第１のセラミック塗料層が、他方の積層体に含まれる前記第３のセラミック塗料層に隣接する関係で、順次に積層する。
【００３６】
前記第１のセラミック塗料層のセラミック平均粒径をα１とし、その層厚をＴ１とし、前記第２のセラミック塗料層のセラミック平均粒径をα２とし、層厚をＴ２とし、前記第３のセラミック塗料層のセラミック平均粒径をα３とし、層厚をＴ３としたとき、
α１≦α２、α３
０．０５＜α１≦０．３５μｍ、
Ｔ１＜Ｔ２、Ｔ３、及び
０＜Ｔ１＜１．５μｍ
を満たす。
【００３７】
本発明に係る製造方法では、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷し、次に第１のセラミック塗料層の表面に内部電極を覆うように、第２のセラミック塗料層を形成する。次に、第２のセラミック塗料層の表面に、内部電極を印刷し、次に、第２のセラミック塗料層の表面に、その上の内部電極を覆うように、第３のセラミック塗料層を形成して、積層体を構成する。次に、支持体から積層体を剥離する。このため、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００３８】
また、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷するから、支持体から剥離した場合、第１のセラミック塗料層の剥離面と、内部電極の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【００３９】
しかも、支持体の表面に第１のセラミック塗料層を形成し、次に、第１のセラミック塗料層の表面に、内部電極を印刷するから、支持体の上に剥離剤を塗布して、第１のセラミック塗料層の剥離を容易にし、数μｍのごく薄い第１のセラミック塗料層であっても、破綻を生じさせることなく、支持体から確実に剥離し得る。このため、剥離時の第１のセラミック塗料層の破綻に起因するデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００４０】
内部電極は第１のセラミック塗料層の上に形成されるので、剥離剤の表面に内部電極を印刷する場合と異なって、内部電極形状が、その表面張力によって崩れてしまうこともない。
【００４１】
剥離して得られた前記積層体の複数枚を、隣接する２つの積層体において、一方の積層体に含まれる第１のセラミック塗料層が、他方の積層体に含まれる第３のセラミック塗料層に隣接する関係で、順次に積層する。このため、各積層グループの相互間に、緻密で、充填密度の高い第１のセラミック層が内部電極間に介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【００４２】
また、第１のセラミック塗料層のセラミック平均粒径α１、第２のセラミック塗料層のセラミック平均粒径α２、及び、第３のセラミック塗料層のセラミック平均粒径α３は、
α１≦α２、α３
を満たすから、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。
【００４３】
また、第１のセラミック層のセラミック平均粒径α１は、
０．０５＜α１≦０．３５μｍ
を満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。
【００４４】
更に、第１のセラミック塗料層の層厚Ｔ１、第２のセラミック塗料層の層厚Ｔ２、及び、第３のセラミック塗料層の層厚Ｔ３は、
Ｔ１＜Ｔ２、Ｔ３
を満たすから、第１のセラミック塗料層の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【００４５】
第１のセラミック塗料層の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。短絡不良及び耐電圧不良を招くことがない。第１のセラミック塗料層の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚Ｔ１は、焼成前セラミック塗料層の厚みである、焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【００４６】
好ましくは、セラミック塗料は、押し出し式塗布ヘッドを使用して塗布される。セラミック塗料の供給量は、質量流量計及び定量ポンプにより制御することが望ましい。本発明に係る製造方法は、特に、積層セラミックコンデンサを製造するのに適している。
【００４７】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照して更に詳しく説明する。図は単なる例示にすぎない。
【００４８】
【発明の実施の形態】
１．セラミック電子部品
図１は積層セラミックコンデンサとして具体化された本発明に係るセラミック電子部品の断面図を示す。詳細な説明は省略するが、圧電素子等のセラミック電子部品の製造にも、本発明は適用可能である。
【００４９】
図示された積層セラミックコンデンサは、セラミック誘電体でなるセラミック基体１と、複数の内部電極２１、２２とを含む。内部電極２１、２２のそれぞれは、セラミック基体１の内部に間隔を隔てて埋設されている。図は、積層セラミックコンデンサを示しているので、隣接する内部電極２１、２２は、相反する一端が、セラミック基体１の相反する両端に付与された端子電極３１、３２に、それぞれ導通接続されている。
【００５０】
図２は図１に示した積層セラミックコンデンサの内部構造を模式的に示す拡大断面図である。図示の都合上、中間部は、省略して示してある。セラミック基体１は、第１のセラミック層１１０と、第２のセラミック層１２０と、第３のセラミック層１３０とを含んでいる。
【００５１】
第１のセラミック層１１０は、内部電極２１の一面側に隣接する。第２のセラミック層１２０は、第１のセラミック層１１０の隣接しない他の内部電極２２に隣接する。
【００５２】
第３のセラミック層１３０は、第２のセラミック層１２０の隣接する他の内部電極２２の他面に隣接している。
【００５３】
第１及び第３のセラミック層１１０〜１３０、及び、内部電極２１、２２は、第１のセラミック層１１０を最下層とし、第３のセラミック層１３０を最上層とする積層グループＣ１、Ｃ２、．．．Ｃｎを構成する。
【００５４】
積層グループＣ１〜Ｃｎは複数ｎである。積層グループＣ１〜Ｃｎの数ｎは任意である。積層グループＣ１〜Ｃｎのそれぞれは第１のセラミック層１１０と、第３のセラミック層１３０とが互いに隣接する関係で積層されている。
【００５５】
第１のセラミック層１１０と、第２及び第３のセラミック層１２０、１３０とは、同一材料でなるが、セラミック平均粒径、及び、厚みが互いに異なる。即ち、第１のセラミック層１１０のセラミック平均粒径α１、層厚Ｔ１、第２のセラミック層１２０のセラミック平均粒径α２、層厚Ｔ２、及び、第３のセラミック層１３０のセラミック平均粒径α３、層厚Ｔ３は、
α１≦α２、α３
０．０５＜α１≦０．３５μｍ、
Ｔ１＜Ｔ２、Ｔ３、及び
０＜Ｔ１＜１．５μｍ
を満たす。
【００５６】
上述したように、本発明に係るセラミック電子部品において、セラミック基体１と、複数の内部電極２１、２２とを含んでおり、内部電極２１、２２のそれぞれは、セラミック基体１の内部に間隔を隔てて埋設されているから、内部電極数に応じた積層数を持つセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００５７】
セラミック基体１は、第１のセラミック層１１０と、第２のセラミック層１２０と、第３のセラミック層１３０とを含んでいる。第１のセラミック層１１０は内部電極２１の一面側に隣接する。第２のセラミック層１２０は第１のセラミック層１１０の隣接しない他の内部電極２２の一面に隣接する。図示実施例では、第２のセラミック層１２０は、第１のセラミック層１１０の隣接する内部電極２１の他面に隣接している。第３のセラミック層１３０は、第２のセラミック層１２０の隣接する内部電極２２の他面に隣接している。
【００５８】
第１及び第３のセラミック層１１０〜１３０、及び、内部電極２１、２２は、第１のセラミック層１１０を最下層とし、第３のセラミック層１３０を最上層とする積層グループＣ１〜Ｃｎを構成する。
【００５９】
したがって、積層グループＣ１〜Ｃｎ毎に、第１乃至第３のセラミック層１１０〜１３０、及び、内部電極２１、２２の積層数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００６０】
積層グループＣ１〜Ｃｎは複数ｎであり、それぞれは、積層される。このため、積層グループ数に依存した積層数を有するセラミック電子部品、特に、積層セラミックコンデンサを得ることができる。
【００６１】
しかも、積層グループＣ１〜Ｃｎのそれぞれは、第１のセラミック層１１０及び第３のセラミック層１３０が互いに隣接する関係で積層される。この構造により、各積層グループＣ１〜Ｃｎの相互間に、緻密で、充填密度の高い第１のセラミック層１１０が介在することになるから、短絡不良率、及び耐電圧不良率を低減することができる。
【００６２】
第１乃至第３のセラミック層１１０〜１３０のセラミック平均粒径α１〜α３は、
α１≦α２、α３
を満たす。この構成によれば、ピンホール及び耐電圧不良等の構造的欠陥を、さらに効果的に回避し得る。
【００６３】
また、第１のセラミック層１１０のセラミック平均粒径α１は、
０．０５＜α１≦０．３５μｍ
を満たす。この条件を満たすことにより、製造工程におけるシートアタックを軽減し、短絡不良率、及び耐電圧不良率を低減することができる。
【００６４】
更に、第１乃至第３のセラミック層１１０の層厚Ｔ１〜Ｔ３とは、
Ｔ１＜Ｔ２、Ｔ３
を満たす。この条件によれば、第１のセラミック層１１０の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける取得容量等の電気的特性を確保できる。
【００６５】
第１のセラミック層１１０の層厚Ｔ１は
０＜Ｔ１＜１．５μｍ
を満たす。この範囲であれば、製造工程におけるシートアタックによる短絡不良率、及び、耐電圧不良率を低減することができる。短絡不良及び耐電圧不良を招くことがない。第１のセラミック層１１０の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなることが分かった。層厚Ｔ１は、焼成前セラミック塗料層の厚みである、焼成した場合は、収縮するので、上述した厚み条件を必ず満たすことになる。
【００６６】
図３は図１に示した積層セラミックコンデンサの別の内部構造を模式的に示す拡大断面図である。図において、図１及び図２に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。実施例の特徴は、第２のセラミック層１２０及び内部電極２１または２２の組み合わせを、複数としたことである。図示実施例では、第２のセラミック層１２０及び内部電極２２、２１の組み合わせは２つであるが、更に増すこともできる。この図３に示した実施例の場合も、図２に示した実施例と同様の作用効果が得られる。
【００６７】
２．セラミック電子部品の製造方法
次に、図４〜図１６を参照して本発明に係るセラミック電子部品の製造方法について説明する。
【００６８】
まず、図４〜図６に示すように、塗布装置５を用い、支持体６の表面にセラミック塗料を塗布して、層厚Ｔ１（図６参照）を持つ第１のセラミック塗料層１１０を形成する。
【００６９】
層厚Ｔ１は０＜Ｔ１＜１．５μｍを満たすように形成する。第１のセラミック層１１０の層厚Ｔ１が１．５μｍ以上になると、短絡不良率は低減するものの、耐電圧不良率が高くなる。
【００７０】
支持体６は可撓性のある有機樹脂フィルム、具体的には、ポリエチレン．テレフタレート．フィルム（ＰＥＴフィルム）を用いる。
【００７１】
支持体６は、第１のセラミック塗料層１１０の剥離を考慮し、セラミック塗料層成形面に剥離処理を施しておくのがよい。剥離処理は、支持体６の１面上に例えばＳｉ等でなる剥離用膜を薄くコートすることによって実行することができる。このような剥離処理を施しておくことにより支持体６の上に成形される第１のセラミック塗料層１１０を支持体６から容易に剥離することができる。
【００７２】
セラミック塗料は、アクリル樹脂やブチラール樹脂等の有機バインダ、有機溶剤、可塑剤及びセラミック粉末を混合して塗料化したものを用いることができる。
【００７３】
第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１は、
０．０５μｍ＜α１≦０．３５μｍ
の範囲である。
【００７４】
平均粒径α１が０．０５μｍよりも小さくなると、セラミック塗料を作る時のセラミック塗料の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【００７５】
第１のセラミック層１１０を構成するセラミック粒子の平均粒径α１は、更に、
α１≦０．３５μｍ
を満たす。このような範囲であれば、短絡不良及び耐電圧不良を低減でき、セラミック平均粒径α１が０．３５μｍを超えると短絡不良及び耐電圧不良が発生し易くなることが分かった。これは、セラミック平均粒径α１が０．３５μｍとなる付近に、シートアタックによる影響を軽減できる臨界点があることを意味する。平均粒径α１、α２は、焼成の前後で、ほぼ一定と見ることができる。
【００７６】
第１のセラミック塗料層１１０の塗布形成に当たっては、塗布装置５として、押し出し式塗布ヘッド、ドクターブレード法またはリバースロール法等を用いることができる。このうちでも、押し出し式塗布ヘッドが特に好ましい。
【００７７】
図示実施例は、塗布装置５として、押し出し式塗布ヘッドを用いた例を示している。押し出し式塗布ヘッドでなる塗布装置５を用いると、面精度が非常によく、かつ、厚みバラツキの少ない均一な第１のセラミック塗料層１１０を得ることができる。
【００７８】
図示された押し出し式塗布ヘッド５は、セラミック塗料排出用スリット５１、上流側ノズル５２、下流側ノズル５３、セラミック塗料だまり５４、セラミック塗料５４だまりへの供給口５５等を備える。このような押し出し式塗布ヘッドは公知である。図４において、参照符号Ｆ１は支持体６の走行方向を示している。
【００７９】
積層セラミックコンデンサまたは圧電素子などのセラミック電子部品を得る場合は、セラミック粉体として、誘電体セラミック材料または圧電セラミック材料の何れか一種を用いる。
【００８０】
次に、第１のセラミック塗料層１１０を乾燥させるための乾燥工程等、必要な工程を経た後、図７、図８に示すように、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を印刷する。内部電極２１、２２のための内部電極ペーストは、従来より知られているものを用いることができる。具体的には、有機バインダを有機溶剤によって溶解させたビヒクルを用い、このビヒクル中にＡｇ、Ｐｄ、ＮｉまたはＣｕ等の導電性金属粉末を分散させ、場合によっては、粘度調整用希釈剤を加えて調製される。ビヒクル中の有機溶剤としては、テルピオーネやメチルエチケトン等が用いられ、バインダとしては、エチルセルロースもしくは二トロセルロース等のせるロース系樹脂、または、ブチルメタクリレートもしくはメチルメタクリレート等のアクリル系樹脂が用いられる。また、希釈剤としては、芳香族炭化水素や脂肪酸炭化水素等が使用される。
【００８１】
本発明の場合、上述した組成の内部電極ペーストを、第１のセラミック塗料層１１０に塗布して内部電極２１、２２を形成しても、第１のセラミック塗料層１１０が内部電極ペーストに含まれているテルピオーネやメチルエチケトン等でなる有機溶剤によるシートアタックを受けにくい。これは、第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１を、
０．０５μｍ＜α１≦０．３５μｍ
の範囲にしたために、シートアタックがブロックされるためと推測される。
【００８２】
したがって、本発明によれば、第１のセラミック塗料層１１０を支持体から剥離することが困難になることもないし、第１のセラミック塗料層１１０に穴やしわが発生することもない。このため、短絡不良及び耐電圧不良を回避するともに、所定の静電容量を確保し得る。
【００８３】
内部電極２１、２２は、一群のパターンとして形成する。内部電極２１、２２は、例えば３０ｃｍ×３０ｃｍの領域ＧＲ１〜ＧＲ３（図６参照）内に数千個が規則的に配列されるようなパターンで形成することができる。印刷手段としては、通常のスクリーン印刷が適用される他、グラビア印刷等も適用できる。
【００８４】
上述したように、内部電極２１、２２は第１のセラミック塗料層１１０の上に形成されるので、剥離剤の表面に内部電極２１、２２を印刷する場合と異なって、内部電極２１、２２形状が、その表面張力によって崩れてしまうこともない。
【００８５】
次に、内部電極乾燥工程等を経た後、図１０及び図１１に示すように、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を覆うように、第２のセラミック塗料層１２０を形成する。第２のセラミック塗料層１２０も、押し出し式塗布ヘッドによる塗布装置５を用いて形成することができる。
【００８６】
第２のセラミック塗料層１２０を構成するセラミック塗料は、その組成は第１のセラミック塗料層１１０を構成するセラミック塗料と同じでもよいし、異なっていてもよい。
【００８７】
第２のセラミック塗料層１２０を構成するセラミック塗料に含まれるセラミック粒子の平均粒径α２は、第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１に対して、
α１≦α２
を満たすように選定する。
【００８８】
条件α１≦α２を満たすことにより、緻密で、充填密度の高い第１のセラミック塗料層１１０を形成し、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００８９】
既に述べたように、第１のセラミック塗料層１１０の平均粒径α１は、０．０５μｍ以下になるように選定されている。シートアタックをブロックするという観点、及び、第２のセラミック塗料層１２０に生じるピンホールＡ１を、第１のセラミック塗料層１１０を構成する平均粒径α１の小さなセラミック粒子ｂ１によって埋め、耐電圧を向上させるという観点からを見れば、平均粒径α１は小さい方がよいであろうが、平均粒径α１が０．０５μｍよりも小さくなると、セラミック塗料を作る時の分散性が悪化し、均一なセラミック塗料層を形成することができなくなる。
【００９０】
第２のセラミック塗料層１２０は、その層厚Ｔ２は、第１のセラミック塗料層１１０の層厚Ｔ１に対して、
Ｔ１＜Ｔ２
を満たすように形成する。この関係を満たすことにより、第１のセラミック塗料層１１０の層厚Ｔ１を制限し、第１のセラミック塗料層１１０の層厚Ｔ１による厚み増大を極力回避し、例えば、積層セラミックコンデンサにおける容量層の厚み増大を極力回避し、取得容量等の電気的特性を確保できる。
【００９１】
次に、第２のセラミック塗料層１２０を乾燥させるための乾燥工程等、必要な工程を経た後、図１２、図１３に示すように、第２のセラミック塗料層１２０の表面に、内部電極２１、２２を印刷する。内部電極２１、２２のための内部電極ペーストは、先に例示したものを用いる。図１３は、第１のセラミック塗料層１１０に形成された２つの内部電極２１、２２（図１０、図１１参照）のうち、内部電極２１の上で切断した拡大断面図である。以下の図面においても、同様の表示に従うものとする。
【００９２】
次に、内部電極乾燥工程等を経た後、図１４に示すように、第２のセラミック塗料層１２０の表面に、内部電極２１、２２を覆うように、第３のセラミック塗料層１３０を形成する。第３のセラミック塗料層１３０を構成するセラミック塗料は、第１及び第２のセラミック塗料層１１０、１２０のためのセラミック塗料と同じであってもよいし、異なっていてもよい。
【００９３】
図３に示したように、第２のセラミック層と内部電極の組み合わせを複数とする場合は、第３のセラミック塗料層１３０を形成する前に、第２のセラミック塗料層１２０及び内部電極２２（または２１）の組み合わせを、複数回形成する。実際には、第２のセラミック塗料層１２０が、２〜３層程度となるようにするのが、段差解消の観点から好ましい。
【００９４】
第３のセラミック塗料層１３０を構成するセラミック塗料に含まれるセラミック粒子の平均粒径α３は、第１のセラミック塗料層１１０を構成するためのセラミック塗料に含まれるセラミック粒子の平均粒径α１に対して、
α１≦α３
を満たすように選定する。平均粒径α３は、第２のセラミック塗料層１２０に含まれるセラミック塗料の平均粒径α２と同じであってもよいし、異なっていてもよい。
【００９５】
第３のセラミック塗料層１３０は、その層厚Ｔ３は、第１のセラミック塗料層１１０の層厚Ｔ１に対して、
Ｔ１＜Ｔ３
を満たすように形成する。層厚Ｔ３は、第２のセラミック塗料層１２０の層厚Ｔ２と同じであってもよいし、異なっていてもよい。
【００９６】
第１のセラミック塗料層１１０に対する第３のセラミック塗料層１３０の関係において、平均粒径α１に対して平均粒径α３が満たすべき条件、及び、層厚Ｔ１に対して層厚Ｔ３が満たすべき条件は、第２のセラミック塗料層１２０の平均粒径平均粒径α２、層厚Ｔ２の満たすべき条件と同様の目的から設定されたものである。
【００９７】
次に、乾燥工程等の必要な工程を経た後、第１のセラミック塗料層１１０、内部電極２１、第２のセラミック塗料層１２０、内部電極２２及び第３のセラミック塗料層１３０の組み合わせになる積層体を一組として、これを、支持体６から剥離する。図１５は剥離した後の積層体を示している。図示は省略してあるが、内部電極２１の形成面に内部電極２２が併存（図７参照）しており、内部電極２２の形成面に、内部電極２１が併存（図１２参照）している。
【００９８】
ここで、第１のセラミック塗料層１１０、内部電極２１、第２のセラミック塗料層１２０、内部電極２２及び第３のセラミック塗料層１３０の組み合わせになる積層体を一組として、これを、支持体６（図１４参照）から剥離することができるから、破綻等を生じにくい積層体としてハンドリングし、破綻によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を、極力、回避し得る。
【００９９】
また、支持体の表面に第１のセラミック塗料層１１０を形成し、次に、第１のセラミック塗料層１１０の表面に、内部電極２１、２２を印刷するから、支持体６から剥離した場合、第１のセラミック塗料層１１０の剥離面と、内部電極２１、２２の剥離面が、面一の平坦な平面になる。
【０１００】
次に、図１２の領域ＧＲ１〜ＧＲ３毎に打ち抜き、打ち抜かれた積層体を、図１６に示すように、第１のセラミック塗料層１１０、内部電極２１、第２のセラミック塗料層１２０、内部電極２２及び第３のセラミック塗料層１３０の組み合わせになる積層体を一組として、受け台７の上に必要組み数だけ順次に積層する。各組の積層に当たっては、隣接する組の積層体において、第１のセラミック塗料層１１０と第３のセラミック塗料層１３０とが隣接する関係で、順次に積層する。
【０１０１】
上述のようにして得られた積層体を、図１６に示すように、プレス８によって加熱圧着する。
【０１０２】
ここで、第１のセラミック塗料層１１０の剥離面と、内部電極２１、２２の剥離面が、面一の平坦な平面になる。したがって、この平坦な剥離面を積層面として用いることにより、段差によるデラミネーション、ピンホール及び耐電圧不良等の構造的欠陥を回避し得る。
【０１０３】
この後、切断することにより、積層グリーンチップが得られる。得られた積層グリーンチップを、所定の温度条件で脱バインダ処理した後、焼成し、更に、端子電極を焼き付け形成する。
【０１０４】
脱バインダ及び焼成の条件は従来より周知である。例えば、２８０℃で１２時間脱バインダし、還元雰囲気中で１３００℃にて２時間焼成する。焼成後得られた積層体に端子電極３１、３２を形成する。端子電極３１、３２の材質及び形成方法も従来よりよく知られている。例えば、銅を主成分とし、Ｎ２＋Ｈ２中で８００℃にて３０分焼き付けし、めっきを行なう。
【０１０５】
次に実験データを参照して、本発明に係るセラミック電子部品の効果を説明する。
【０１０６】
本発明に係る製造方法にしたがい、縦×横の寸法が３．２×２．５（ｍｍ）で、積層数が１００層の積層セラミックコンデンサを製造した。製造において、第１乃至第３のセラミック塗料層１１０〜１３０の厚みＴ１〜Ｔ３を変え、更に、セラミック塗料の平均粒径α１〜α３を本発明の範囲内で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを実施例１〜４とする。
【０１０７】
一方、第１乃至第３のセラミック塗料層１１０〜１３０の厚みＴ１〜Ｔ３、更はに、セラミック塗料の平均粒径α１〜α３を本発明の範囲外で変えて、異なる積層セラミックコンデンサのサンプルを製造した。得られた積層セラミックコンデンサのサンプルを比較例１〜３とする。また、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層した従来の一般的製造方法の適用例に係るサンプルを比較例４とする。
【０１０８】
上述した実施例１〜４、及び、比較例１〜４について、短絡不良率及び耐電圧不良率を測定した。耐電圧不良率は、５０Ｖの直流電圧を印加して行った。実験に供されたサンプル数Ｎは、各実施例及び各比較例において１００個である。
【０１０９】
実施例１〜４及び比較例１〜４について、得られた短絡不良率及び耐電圧不良率の測定結果を、セラミック塗料層の厚みＴ１、Ｔ２、平均粒径α１、α２とともに、示してある。
0003807610.tif 000002
【０１１０】
表１に示すように、支持体の上にセラミック塗料層を塗布し、その上に内部電極を形成したものを、順次に積層した従来品の比較例４では、短絡不良率が４０％にも達する、耐電圧不良率も１７（％）の高い値を示す。
【０１１１】
第１のセラミック塗料層〜第３のセラミック塗料層を有するが、厚みＴ１、Ｔ２、Ｔ３、及び、セラミック粒子の平均粒径α１、α２、α３が本発明で特定する関係、即ち、
α１≦α２、α３、
０．０５μｍ＜α１≦０．３５μｍ、
Ｔ１＜Ｔ２、Ｔ３、及び、
０＜Ｔ１＜１．５μｍ
の何れかを満たしていない比較例１〜３は、短絡不良率が１３％〜４７％の範囲にあり、耐電圧不良率も９〜２１（％）の高い値を示す。
【０１１２】
これに対して、上記関係を満たす本発明に係る実施例１〜４は短絡不良率が１〜６（％）の範囲内に、また、耐電圧不良率は１〜５（％）の範囲内に納まっており、比較例１〜４との対比において、著しい優位性を示している。
【０１１３】
【発明の効果】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）短絡不良及び耐電圧不良等の構造的欠陥を生じにくいセラミック電子部品、特に、積層セラミックコンデンサを提供することができる。
（ｂ）セラミック塗料層を薄くしても、剥離の困難性や製品の特性不良等を生じる確率を著しく小さくし得る高精度、高信頼性のセラミック電子部品の製造方法を提供することができる。
（ｃ）電極に起因する積層間段差を著しく小さくし、信頼性を向上させたセラミック電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るセラミック電子部品（積層セラミックコンデンサ）の断面図である。
【図２】図１に示したセラミック電子部品の内部構造を模式的に示す図である。
【図３】図１に示したセラミック電子部品の内部構造の別の実施例を模式的に示す図である。
【図４】本発明に係るセラミック電子部品の製造方法を示す図である。
【図５】図４に示す製造工程によって得られた第１のセラミック塗料層を示す図である。
【図６】図５に示した第１のセラミック塗料層の構造を模式的に示す断面図である。
【図７】図４に示した工程の後の工程を示す図である。
【図８】図７に示した工程を経た後の第１のセラミック塗料層及び内部電極の構造を概略的に示す断面図である。
【図９】図７及び図８に示した工程の後の工程を示す図である。
【図１０】図９に示す製造工程によって得られた第２のセラミック塗料層を示す図である。
【図１１】図１０に示す製造工程によって得られた第２のセラミック塗料層を示す図である。
【図１２】図１１に示した工程の後の工程を示す図である。
【図１３】図１２に示した工程の後の工程を示す図である。
【図１４】図１３に示した工程の後の工程を示す図である。
【図１５】図１４に示した工程を経て得られた積層体を示す図である。
【図１６】図１５に示した工程の後の工程を示す図である。
【符号の説明】
２１、２２        内部電極
１１０            第１のセラミック層または第１のセラミック塗料層
１２０            第２のセラミック層または第２のセラミック塗料層
１３０            第３のセラミック層または第３のセラミック塗料層
【図１】
0003807610.tif 000003
【図２】
0003807610.tif 000004
【図３】
0003807610.tif 000005
【図４】
0003807610.tif 000006
【図５】
0003807610.tif 000007
【図６】
0003807610.tif 000008
【図７】
0003807610.tif 000009
【図８】
0003807610.tif 000010
【図９】
0003807610.tif 000011
【図１０】
0003807610.tif 000012
【図１１】
0003807610.tif 000013
【図１２】
0003807610.tif 000014
【図１３】
0003807610.tif 000015
【図１４】
0003807610.tif 000016
【図１５】
0003807610.tif 000017
【図１６】
0003807610.tif 000018