(57)【特許請求の範囲】
【請求項１】
変調波を遅延検波して検波信号Ｘ、Ｙを得る遅延検波手段と、
上記遅延検波手段よりの検波信号Ｘ、Ｙより同期タイミングポイントを決定し、この同期タイミングポイントに基づいた１シンボル周期毎のタイミングクロック信号を出力する同期手段と、
上記同期手段よりのタイミングクロック信号に基づいて上記遅延検波手段よりの検波信号から基本データを確定して２値データ列信号に復調するデータ識別手段とを有するデジタル復調装置であって、
上記同期手段が、上記遅延検波手段より出力された検波信号Ｘ、Ｙのレベルを１シンボル周期毎に予め設定された複数個の抽出ポイントにおいてそれぞれサンプリングすると共に、
初期状態（非同期状態）にあっては相隣接する２つの抽出ポイントを一組としてサンプリングした信号同士の相関を検出するゲート手段と、
検出した相関をＸ、Ｙそれぞれについて対応する抽出ポイントの組毎に加算する加算手段と、
上記加算した相関のそれぞれを複数シンボル分累積する累積手段と、
上記累積した相関値から相関判定をおこない初期同期を捕捉する相関判定手段と、
上記相関判定手段の出力に基づいて最大の相関を呈する抽出ポイント対のいずれか一方のサンプリングデータが予め設定したひとつの抽出ポイント（タイミングポイント）のとき出力されるよう上記相関検出手段のサンプリング周期をシフトするシフト手段と、
を具備し、
上記シフト手段におけるシフト動作を規制するスレショルド値が予め設定されていると共に、上記同期が捕捉された状態ではその中心の点の両側それぞれ２つの抽出ポイントのみにおいて相関検出、複数シンボルにわたる累積をおこない、それを基に同期を保持する様にすると共に、上記同期保持に必要な部分以外の動作を停止させることを特徴とするデジタル復調装置。
【請求項２】
上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき上記スレショルド値を変化させるスレショルド値決定手段を具備したことを特徴とする請求項１に記載のデジタル復調装置。
【請求項３】
上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき自己相関を累積する周期を変化させる周期値決定手段を具備したことを特徴とする請求項１に記載のデジタル復調装置。
【請求項４】
上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき上記スレショルド値を変化させ、最適なスレショルド値を自ら発見する学習モードを備えたコンピュータ手段を具備したことを特徴とする請求項１に記載のデジタル復調装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号により変調した変調波を復調するデジタル復調装置、特に、差動符号化による変調を施した角度変調波を非同期に復調するデジタル復調装置に関する。
【０００２】
【従来の技術】
一般に、デジタル信号の変復調方式としては、ディジタル信号の状態値に応じて搬送波の振幅を変化せしめる振幅変調方式、位相あるいは周波数を変化せしめる、いわゆる角度変調方式がよく知られており、デジタル移動通信の分野では伝送路における振幅歪みの影響を受けにくい角度変調方式を用いるのが一般的である。
まず角度変調について耐歪特性が優れ移動体通信に適したπ／４シフト４相位相変調（π／４シフトＱＰＳＫ）方式を例に簡単に説明する。
図７はπ／４シフトＱＰＳＫ変調装置の基本構成を示すブロック図である。
シリアル／パラレル変換器１は入力したデジタルの２値データ列を２ビットを一組とする単位データ（Ｘ、Ｙ）に変換する。この単位データを一般に１シンボルと称し、これを一周期として処理が進められる。差動符号化回路２は信号の変化分（差分）に対して（Ｘ、Ｙ）の情報を担わせたＩチャネルとＱチャネルとから成るベースバンド信号を生成し、該ベースバンド信号はローパスフィルタ（ＬＰＦ）３、４により帯域制限される。しかして、搬送波ωＣの同相、直交成分をそれぞれこの帯域制限されたベースバンド信号に乗算することより振幅変調した後、双方を合成して変調波を得るものである。
なお、π／４シフトＱＰＳＫ方式は、２値信号”１”、”０”に応じて振幅”Ａ”、”−Ａ”を割り当てると共に、１シンボルについて４つの信号点データ（Ｉ、Ｑ）を与え、これを元に位相変調を行う４相位相変調（ＱＰＳＫ）方式を基本としたものである。
【０００３】
すなわち、Ｉ、Ｑの信号点配置を示す図８（ａ）の如く、１シンボル毎に図中黒点で示すＱＰＳＫの信号点配置と、これをπ／４シフトした図中白ヌキ点で示す信号点配置とを交互に用いて位相変調を行う方式である。従って、先行するシンボルとの位相差ΔΦは必ずπ／４の奇数倍となり、入力された単位データ（Ｘ、Ｙ）との関係は図８（ｂ）で表現できる。
以上、角度変調について簡単に述べたが、変調波を復調する方式としては同期検波方式と遅延検波方式がよく知られている。理論的には同期検波方式の方が優れた特性を有するが、高速なフェージングが発生し易い条件下では却って不利であり、特に急激な位相変動が発生し易いデジタル移動通信においては同期検波方式より良好な特性を示す遅延検波方式が適している。
遅延検波は、所定の遅延時間を有する遅延回路で遅延された変調波を基準として、次の変調波を検波するものであるから、上述の如く差動符号化された信号で変調された変調波であることが必要である。また、搬送波再生が不要となり同期検波に比して構成が簡単であるため移動通信に適している。
例えば、前述のπ／４シフトＱＰＳＫの場合、１シンボル先行した変調波の位相を基準として、次の変調波を検波することにより両者の位相差ΔΦを求め、これを図８（ｂ）に従って復号すればよい。
【０００４】
図９はπ／４シフトＱＰＳＫ変調波を、遅延検波を利用して復調する従来のデジタル復調装置の一例を示すブロック図である。
位相変調波は搬送波ωＣと等しい周波数の信号およびこれをπ／２シフトした信号により、それぞれＩチャネルとＱチャネルのベースバンド信号となる。このＩ信号とＱ信号はそれぞれローパスフィルタ５、６を介してアナログ／デジタル変換器（Ａ／Ｄ）７、８にてデジタル化される。
デジタル化された信号Ｉ、Ｑを、遅延検波回路９にて１シンボル先行する信号との信号点配置の違い、すなわち位相差ΔΦを検出すると共に図８（ｂ）に示した関係に基づきＸ、Ｙに復号する。
遅延検波回路９からの検波信号は、データ識別部１１、１２およびクロック再生回路１３に出力される。クロック再生回路１３は後述するタイミングポイントを決定し、これに基づいて１シンボル周期毎にタイミングクロック信号をデータ識別部１１、１２に供給する。データ識別部１１、１２は前記タイミングクロック信号に基づき検波信号より基本データ（Ｘ、Ｙ）を確定し、該基本データ（Ｘ、Ｙ）はパラレル／シリアル変換器１４にて変調前の２値データ列の信号に復調される。
【０００５】
図１０は遅延検波回路９のＸ側出力端からの検波信号を複数回重ね書きしたことにより得られたアイパターンであって、２値信号（Ｘ＝）１または０が確定するアイの最も開いたポイント（タイミングポイント）１０における信号レベルを各シンボルの復調データとして識別するのが一般的である。
以上の復調処理において極めて重要な点は前記タイミングポイントをいかに決定するかであって、従来クロック再生回路は前記タイミングポイントを決定しタイミングクロック信号を生成するものであるが、タイミングポイントを得る手法としてはゼロクロス検出法が一般的であり、遅延検波回路９の一の出力端より検波信号を取り出し、ゼロ（２値のレベルのほぼ中間に位置する所定のレベル）とクロスするポイントすなわち図１０中１５で示したゼロクロスポイントを検出し、該ゼロクロスポイント１５から１／２シンボル周期ずれた位置１０を求め、これをタイミングポイント信号としてデータ識別部１１、１２に出力する。
しかしながら、上述の如きゼロクロスポイントを利用したタイミングポイントを検出するクロック再生回路は、図１０のアイパターンの形状からも明らかなように、実際にはデータがゼロをクロスするポイントが図中矢印Δｔで示すように広い範囲わたって分布するため、正確なゼロクロスポイントを見つけることが困難であった。
すなわち、単純にゼロクロスポイントから１／２シンボル周期ずらした位置をタイミングポイントとすれば、アイの最も開いたポイントが所望の位置からずれビットエラー発生の割合が大きくなるため、一般的には比較的多数のゼロクロスポイントを読み取ると共にその中央値を求め、これを真のゼロクロスポイントとしていたが、これが確定するまでに時間がかかるという欠陥があった。
特に無線通信のデジタル化システムの如く、頻繁に通信チャネルを切り替え、その都度前記タイミングポイントを設定する必要のあるシステムにおいては極めて大きな欠点となっていた。
【０００６】
一方、デジタル無線を念頭において提案された特開平０３−２０５９４０号公報においては、先行する変調波を準同期検波して得られるベースバンド信号のＩ、Ｑそれぞれの信号点が、Ｉ、Ｑ座標軸上のどこに位置するのかを検出し、前記信号点が所定の信号点配置からずれていた場合、本来の位置を予測してこれを補正するよう、検波回路の遅延時間を変化させ位相をシフトすることにより同期補正を行う手法が提案されている。
例えば、検出された信号点が図１１のＸ点で示す位置にあったとすると、前記Ｘ点は図中黒点で示す所定の信号点配置のうち、前記Ｘ点と最も近接したＰ点にあるものと予測して位相のシフト量を決定する。
しかしながら、この手法において当初のタイミングポイントのずれが著しい場合、１シンボル検波する度に誤った補正を繰り返す可能性が大きく、同期引込が完了するまでに時間がかかるという欠陥があった。
上記のような問題点の解決策として、短時間に復調のタイミングポイントを検出し、良好な復調信号を得ることが可能なデジタル復調装置を提供することを目的とする、特開平０６−２３２９３１号公報が提案された。以下において、特開平０６−２３２９３１号公報を図面に基づいて説明する。
【０００７】
図１０に示したアイパターンから明らかなようにアイが最も開いたタイミングポイント１０においては検波信号のレベルが比較的高密度に集中するａまたは−ａ（Ｘ＝１または０）となり、その近傍においてはほとんどの場合タイミングポイント１０と同じレベルとなる。逆にタイミングポイント１０から離れゼロクロスポイント１５に近づくに従ってレベルが一致しない確率は高くなる。
すなわち、１シンボル周期分の検波信号について複数個の抽出ポイントを設定し、該抽出ポイントにおける信号レベルをサンプリングし、隣り合う２つの抽出ポイントの信号レベル同志について相関をとると、信号レベルの一致したタイミングポイントの近傍では相関が大きくなり、２つの抽出ポイントの信号レベルが異なる場合相関が小さくなる。換言すれば、図１０の１０の点におけるサンプリング値の相関は大きくなるが、１５の点におけるそれは小さくなる。
この点に着目し相関を検出し、これらの大小を比較することによりタイミングポイントを検知し、良好な復調信号を得る。
【０００８】
具体的には、図１２に示すように１シンボル周期毎に所定の抽出ポイント（同図においては１シンボル当り８ポイント）にて信号のレベルをサンプリングし、隣り合った抽出ポイントのサンプリングデータ同志、Ｐ１とＰ２、Ｐ２とＰ３・・・と順次相互の相関を検出した後、この相関データの大小を比較して相関が最大となる抽出ポイント対（同図においてはＰ４とＰ５の対あるいはＰ５とＰ６の対と予測される）を求め、該抽出ポイント対の一方をタイミングポイントと設定するものである。
図１３は特開平０６−２３２９３１号公報におけるデジタル復調装置の一実施例の構成を示すブロック図であって、クロック再生回路１６は相関検出回路１７および相関判定回路１８とから成る。
相関検出回路１７は、遅延検波回路９より出力された検波信号Ｘ、Ｙのレベルを、１シンボル周期毎に予め設定された複数個の抽出ポイントにおいてそれぞれサンプリングすると共に、相隣接する２つの抽出ポイントを一組としてサンプリングした信号同志の相関を検出し、検出した相関をＸ、Ｙそれぞれについて対応する抽出ポイントの組毎に加算し、それぞれを複数シンボル分累積した上で相関判定回路１８に出力するものである。
【０００９】
図１４は相関検出回路１７の具体的な構成例を示すブロック図である。
同図において、遅延回路１９、２０は共に抽出ポイントの間隔に相当する遅延時間τを有するものであり、ＸＯＲ（排他的論理和）ゲート２１、２２の一方の入力端には直接、他方の入力端には前記遅延回路１９、２０を介して検波信号Ｘ、Ｙを入力せしめることにより直前の抽出ポイントとの相関を検出するものである。しかして、双方の相関データを加算し、これを周期τでデータを振り分けるマルチプレクサ２３を介して複数個のカウンタ２４に出力し、カウンタ２４は所定の複数シンボル分の相関データを蓄積する。
相関判定回路１８は、カウンタ２４に蓄積された相関データの大小を比較して最も相関の大きくなる抽出ポイントの組を検出し、その一方の抽出ポイントをタイミングポイントと判定すると共に該タイミングポイントに基づきタイミングクロック信号を生成する。
なお、周知の通りＸＯＲゲートは図１５に示す如き入出力特性を有するから、相関が大きい場合（入力レベルが一致したとき）には”０”を小さい場合（入力レベルが不一致のとき）には”１”を出力する。従って、カウンタに蓄積される数値が０に近いほど相関の大きいポイントということになるから、次段の相関判定回路１８は複数の入力から最小値を求めるよう構成すればよい。
一方、遅延検波回路９より出力された検波信号Ｘ、Ｙはデータ識別部１１、１２に入力され、該データ識別部１１、１２は相関判定回路１８で生成されたタイミングクロック信号に基づいて検波信号Ｘ、Ｙを復号する。復号された信号はパラレル／シリアル変換器１４にてデータ列に復調される。
従来はゼロクロスポイントの如き不安定なポイントを基準としてタイミングポイントを予測していたのに対し、上記例では比較的安定したポイントであるアイパターンのアイが最も開いたタイミングポイントを直接的に求めるものであって、フェージング等による急速な位相ずれに対しても強く、大きな位相ずれに対して短時間にタイミングポイントを確定することも可能である。
【００１０】
他に、特開平０６−２３２９３１号公報における第２の実施例として、中間周波（ＩＦ）に変換された位相変調波を復調するものがあるが、タイミングポイントを推定するという目的に関して、上記第１の実施形態と原理的には不変なので説明を省略する。
以上で説明した特開平０６−２３２９３１号公報におけるクロック再生回路は復号化されたデジタル信号について所定のサンプリングを行い、隣り合ったデータ同志の相関をとるものであるから、タイミングポイントを短時間に得ようとする場合等に有効であり、また、アイパターンのアイが最も開いたポイントを直接捕らえる方式であるからゼロクロス近傍の雑音による影響を受けにくく、変調波を１シンボル復調する度にタイミングポイントを更新するからフェージングによる位相ずれに高速に追従する。
しかし、実際に変調波を１シンボル復調する度にタイミングポイントを更新すると、今例えば真の同期タイミングで同期が取れているのに、雑音等によりたまたまゼロクロス点等のタイミングポイントでない点の方が同期タイミングに見えてしまい、かえってエラーが増えてしまうため、現実には複数シンボルにわたって累積したものを同期点判定に用いることになる。
結局、上記で説明した特開平０６−２３２９３１号公報におけるクロック再生回路における引込後のクロック再生の方法は、相関が最大となる抽出ポイント対、すなわち図１２においてはＰ４とＰ５の対あるいはＰ５とＰ６の対を求め、該抽出ポイント対の一方をタイミングポイントと設定するものであるから、すなわち制御方法としては、Ｐ４とＰ５の対における、複数シンボル期間にわたって蓄積されたカウンタ値と、Ｐ５とＰ６の対におけるそれを比較し、その値の小さい方（相関の大きい方）に同期点が来るように再生クロックのタイミングを定めるというものである。これでも日本のデジタル携帯電話ＰＤＣのシンボル・レート２１Ｋｓｐｓ程度であれば十分にタイミングを保持することができる。
【００１１】
【発明が解決しようとする課題】
しかし近年、デジタル無線機へのデータ容量への要求は増大しており、それに伴いデータ伝送速度も増加していく傾向にある。データ伝送速度の増加はシンボル・レートの増加につながり、それは１シンボルの波長が短くなるということであるから、シンボル・レートが低い場合に比べ、移動体通信器の移動による位相ずれが、等距離の場合でも相対的に大きくなるということである。
すると、上記のように引き込み後に２つの抽出ポイント対についてのみ比較して同期を保持するような制御法では、ある瞬間に移動体通信器の急激な移動やフェージング等の要素が単体で生じるあるいは重なることにより、大きく位相が変化し、ゼロクロスの点にまで同期がずれたような場合、すなわち、図１２におけるＰ８とＰ１の対とＰ１とＰ２の対のところまでずれたような場合は、それぞれの対に対するカウンタの値は、かなり大きい値を取りながらも交互に大小関係が変化することにより結局ここに同期点としてとどまってしまい、誤同期を続け通信不能になるという可能性があった。
また、上記問題点を解決しようとし、常にすべてのタイミングについて相関を観測し、最大になる点を同期タイミングとする制御法では、同期保持に寄与しない回路部分も常に動作していることになり、無駄な電力を消費することになってしまう。それに、伝送速度の増加に伴ってただでさえ消費電力が増大しているのにさらにそれを増やすようなことは回路構成上好ましくなかった。
本発明は上述の従来技術（特開平０６−２３２９３１号公報）の欠点を改良するものであり、より高速なデータ伝送システムに対応できると共に周波数がずれている場合にも同期を保持でき良好な復調信号を得ることができる低消費電力なデジタル復調装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため本発明は、変調波を遅延検波して検波信号Ｘ、Ｙを得る遅延検波手段と、上記遅延検波手段よりの検波信号Ｘ、Ｙより同期タイミングポイントを決定し、この同期タイミングポイントに基づいた１シンボル周期毎のタイミングクロック信号を出力する同期手段と、上記同期手段よりのタイミングクロック信号に基づいて上記遅延検波手段よりの検波信号から基本データを確定して２値データ列信号に復調するデータ識別手段とを有するデジタル復調装置であって、上記同期手段が、上記遅延検波手段より出力された検波信号Ｘ、Ｙのレベルを１シンボル周期毎に予め設定された複数個の抽出ポイントにおいてそれぞれサンプリングすると共に、初期状態（非同期状態）にあっては相隣接する２つの抽出ポイントを一組としてサンプリングした信号同士の相関を検出するゲート手段と、検出した相関をＸ、Ｙそれぞれについて対応する抽出ポイントの組毎に加算する加算手段と、上記加算した相関のそれぞれを複数シンボル分累積する累積手段と、上記累積した相関値から相関判定をおこない初期同期を捕捉する相関判定手段と、上記相関判定手段の出力に基づいて最大の相関を呈する抽出ポイント対のいずれか一方のサンプリングデータが予め設定したひとつの抽出ポイント（タイミングポイント）のとき出力されるよう上記相関検出手段のサンプリング周期をシフトするシフト手段と、を具備し、上記シフト手段におけるシフト動作を規制するスレショルド値が予め設定されていると共に、上記同期が捕捉された状態ではその中心の点の両側それぞれ２つの抽出ポイントのみにおいて相関検出、複数シンボルにわたる累積をおこない、それを基に同期を保持する様にすると共に、上記同期保持に必要な部分以外の動作を停止させることを特徴とする。
本発明の他の特徴は、上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき上記スレショルド値を変化させるスレショルド値決定手段を具備したことである。
本発明の他の特徴は、上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき自己相関を累積する周期を変化させる周期値決定手段を具備したことである。
本発明の他の特徴は、上記同期手段が、さらに雑音に対応するＥb／Ｎoの値に基づき上記スレショルド値を変化させ、最適なスレショルド値を自ら発見する学習モードを備えたコンピュータ手段を具備したことである。
【００１３】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
図１は本発明に係るデジタル復調装置の第一実施形態の構成を示すブロック図である。
図１に示す様に、このデジタル復調装置は、変調波が入力されると共に搬送波ωＣと等しい周波数の信号およびこれをπ／２シフトした信号が入力される第１および第２の合成器２５、２６と、上記第１および第２の合成器２５、２６にそれぞれ接続された第１および第２のローパスフィルタ５、６と、上記第１および第２のローパスフィルタ５、６にそれぞれ接続された第１および第２のＡ／Ｄ変換器７、８と、上記第１および第２のＡ／Ｄ変換器７、８に接続された遅延検波回路９と、上記遅延検波回路９に接続された第１および第２のデータ識別部１１、１２と、上記遅延検波回路９および第１、第２のデータ識別部１１、１２に接続された同期部４１と、上記同期部４１に接続されたデジタル用発振器４２と、上記第１および第２のデータ識別部１１、１２に接続されたパラレル／シリアル変換器１４とを有している。
【００１４】
図２は、上記同期部４１の内部構成を示すブロック図である。
図２に示す様に、この同期部４１は、上記遅延検波回路９よりの検波信号Ｘ、Ｙを入力する第１および第２のシリアル／パラレル変換回路４３、４４と、上記第１および第２のシリアル／パラレル変換回路４３、４４に接続されたＸＯＲゲート群４９と、上記ＸＯＲゲート群４９に接続された加算器群５０と、上記加算器群５０に接続されたカウンタ群４５と、上記カウンタ群４５に接続された相関判定回路４６と、上記カウンタ群４５および相関判定回路４６に接続された同期保持回路４７と、上記相関判定回路４６および同期保持回路４７に接続されたクロック発生回路４７とを有している。
なお、上記同期保持回路４７は、上記カウンタ群４５の全てのカウンタと接続されてはおらず、後述する如くにサンプルタイミングが中間部分の所定の数（この場合４つ）のカウンタにのみ接続される様になっている。
【００１５】
次に、上記デジタル復調装置の動作について説明すると、位相変調波は搬送波ωＣと等しい周波数の信号およびこれをπ／２シフトした信号と上記第１および第２の合成器２５、２６により合成され、それぞれＩチャネルとＱチャネルのベースバンド信号となる。このＩ信号とＱ信号はそれぞれ第１および第２のローパスフィルタ５、６を介して第１および第２のＡ／Ｄ変換器７、８にてデジタル化される。
デジタル化された信号Ｉ、Ｑを、遅延検波回路９にて１シンボル先行する信号との信号点配置の違い、すなわち位相差ΔΦを検出すると共に図８（ｂ）に示した関係に基づきＸ、Ｙに復号する。
遅延検波回路９からの検波信号は、データ識別部１１、１２および同期部４１に出力される。
上記同期部４１は遅延検波回路９より出力された検波信号Ｘ、Ｙのレベルを、１シンボル周期毎に予め設定された複数個の抽出ポイントにおいてそれぞれサンプリングすると共に、初期状態（非同期状態）にあっては相隣接する２つの抽出ポイントを一組としてサンプリングした信号同志の相関を検出し、検出した相関をＸ、Ｙそれぞれについて対応する抽出ポイントの組毎に加算し、それぞれを複数シンボル分累積した上で相関判定をおこない初期同期を捕捉する。
また、同期が捕捉された状態ではその中心の点の両側それぞれ２つの抽出ポイントのみにおいて相関検出、複数シンボルにわたる累積をおこない、それを基に同期を保持すべくシンボル用クロックのタイミングを調整する。一方周波数ずれに追従するためデジタル用発振器４２を制御すべく信号ＶＣＯｃｏｎｔを出力するものである。デジタル用発振器４２は外部からの電圧入力によりその周波数を制御することが可能ないわゆるＶＣＯ（電圧制御発振器）であり、ここから出力されるクロックは細かく図示はしていないがＡ／Ｄ変換器７、８、遅延検波回路９、同期部４１、Ｐ／Ｓ回路１４の動作の基準となっている。
【００１６】
図２においてＳ／Ｐ（シリアル／パラレル変換）回路４３、４４はそれぞれ１シンボル周期毎に予め設定された複数個の抽出ポイントの数に１を加えた個数だけレジスタを持ち、抽出ポイントの間隔に相当する遅延時間τ毎にそれぞれの入力Ｘ、Ｙをシフトさせクロック発生回路４８より出力される１シンボル周期毎に後段のＸＯＲゲート群４９にて構成された相関検出回路に相隣接する２つの抽出ポイントを一組として入力せしめることにより後段での相関検出を実現させるためのものである。
Ｓ／Ｐ回路４３、４４より出力されるＸ、Ｙそれぞれの１シンボル周期毎に予め設定された複数個の抽出ポイントの相隣接する相関をＸＯＲゲート群４９にてとった後、Ｘ、Ｙの同じタイミングの相関について各抽出ポイント毎に加算器群５０によってそれぞれ足されたものがカウンタ群４５にてそれぞれ加算される。このカウンタ群４５から出力される複数シンボル期間にわたって累積された値が相関値であり、それを基に初期状態においては相関判定回路４６がシンボル同期を捕捉、またシンボル同期の捕捉が取れている状態では同期保持回路４７が同期を保つように、クロック発生回路４８を、そこからシンボルに同期したクロックが出力されるように制御をおこなう。
【００１７】
相関判定回路４６については、相関検出回路から出力される相関値を基に、例えば、その相関の最も高いポイントにＳ／Ｐ回路の５番目のビット（すなわち図１２のＰ５のタイミング）が来るようにクロック発生回路４８を制御するように構成する。また、その同期ポイントにおける相関値が予め設定されてあるスレショルド値を下回ったことをもって同期が捕捉されたことの判定とし、その場合には同期保持状態に移行するためフラグを出力する。そして相関判定回路４６は低消費電力化のため動作を止める。
同期保持状態においては、同期保持のためにシンボルの同期タイミングとされるポイントの両側それぞれ２つの相関値のみを使用する。すなわち図３において、予め設定された抽出ポイントの数を８とした例をあげると、タイミングＰ１とＰ２の相関値をＡ１、Ｐ２とＰ３の相関値をＡ２、・・・、Ｐ８とつぎのＰ１の相関値をＡ８としたとすると、いまＰ５のポイントがシンボルの同期ポイントであるように同期を捕捉したわけだが、その両側それぞれ２つの相関値はＡ３、Ａ４、Ａ５、Ａ６となる。これらの関係は今までの説明から分かるように、Ａ３≧Ａ４、Ａ４＝Ａ５、Ａ５≦Ａ６となるはずである。Ａ３、Ａ４およびＡ５、Ａ６の関係で出てくるイコールは雑音がないときのものである。
【００１８】
そこで、本発明ではこの関係を利用して低消費電力で同期保持をおこなうものである。まず、相関判定回路４６から同期捕捉完了のフラグが出力されたら、消費電力を抑えるため、同期保持に必要な部分以外の動作を停止する。すなわちＳ／Ｐ回路４３、４４はそれぞれ同期保持に関係のある信号、すなわち図３の相関値Ａ３〜Ａ６を累積するために必要な信号Ｐ３〜Ｐ７のみを出力するようにし、また、カウンタ群４５も、Ａ３〜Ａ６に対応するものだけがカウントアップ動作を行い他は動作を停止する。さらに同期保持回路４７は上記フラグが出力されるまでは動作を停止しており、フラグが出力されて初めてその動作を開始するものとする。
同期保持回路４７は、前述の様に接続されている所定のカウンタ４５から出力されるＡ３〜Ａ６の相関値のみを用いて、復調タイミングについて以下の制御を行う。まず、Ａ３≧Ａ４の関係が逆転したような場合、すなわちＡ３＜Ａ４となるような場合は｜Ａ３−Ａ４｜の値、すなわちここで｜・｜が・の絶対値をあらわすものとすればＡ３とＡ４の差が、予め設定したあるスレショルド値（これは累積するシンボル数によって変わってくるものであるが）を越えた場合は同期点がＰ５からみてＰ４の方へずれているとして、クロック発生回路４８を、つぎのシンボルタイミングから現在の状況でＰ４の位置にＰ５が来るように制御を行う。
【００１９】
ここでスレショルド値を設けるのは、同期点があまりに頻繁に切り替えられるのを防ぐためである。また、Ａ５とＡ６の関係についても同時に観測しており、上記と同様に制御を行う（この場合同期ポイントはＰ６の方へずらすということになる）。また万が一関係の矛盾が同時に発生したとき、すなわちＡ３＜Ａ４、Ａ５＞Ａ６となり、それぞれがスレショルド値を越えている場合は、よりその差分が小さい方へと移動させる。
またＡ４＝Ａ５なる関係については、もし成立しない場合はＰ５が真のシンボルタイミングから時間τより小さい値でずれているものと考えられるから、デジタル用発振器４２を制御することにより対応する。
具体的には｜Ａ４−Ａ５｜の値があるスレショルド値を越えた場合は、Ａ４−Ａ５が負の場合は同期点がＰ５からみてＰ４の方へずれていると考えられるから、デジタル用発振器４２の周波数を小さくするようＶＣＯｃｏｎｔの値を調整する。また、Ａ４−Ａ５が正の場合はデジタル用発振器４２の周波数を大きくするようＶＣＯｃｏｎｔの値を調整する。ただし、上述のようにサンプルタイミングを変更するような事態が発生した場合にはＶＣＯｃｏｎｔの値は前のままとする。
このような制御を行うことにより、タイミングポイントのずれに対しても、それより微少なシンボルの周波数のずれに対しても、同期ポイントがずれている場合どちらにずれているかがその場で判定でき、そのつぎのシンボルからそのずれに対して修正を施すことが可能になるため、周波数、位相ずれが発生しやすい高速データ伝送システムへの対応が可能となる。
【００２０】
一方、遅延検波回路９より出力された検波信号Ｘ、Ｙはデータ識別部１１、１２に入力され、該データ識別部１１、１２は相関判定回路４６で生成されたタイミングクロック信号に基づいて検波信号Ｘ、Ｙを復号する。復号された信号はパラレル／シリアル変換器１４にてデータ列に復調される。
以上の様に、本実施形態によれば、同期保持状態のとき、すなわち相関判定回路４６からフラグが出力されたときに遅延検波器９も同期保持に必要なＰ３〜Ｐ７のタイミングポイントのみで動作を行い、他のタイミング時には停止するように制御を行っているので消費電力を更に抑えることができる。
また、相関検出回路において、カウンタ群４５が累積するシンボル数は、同期捕捉と同期保持という性格の違いを考慮に入れ、捕捉についてよりも保持のときに長く蓄積するようにすれば早い同期捕捉と安定した同期保持を実現できる。
さらに同期保持回路４７においてタイミングポイントの制御を、デジタル用発振器４２への制御信号ＶＣＯｃｏｎｔの制御よりも長い周期で行えば、さらに安定した同期保持状態を得ることができる。
【００２１】
次に、本発明に係るデジタル復調装置の第２実施形態について図４、図５を参照して説明する。
図４は、本発明に係るデジタル復調装置の第２実施形態における同期部の構成を示すブロック図である。他のデジタル復調装置の構成は、図１に示した第１実施形態と同様なので詳しい説明は省略する。
この第２実施形態は、上述した第１実施形態における同期点切り替え判定のためのスレショルド値あるいは自己相関を累積する周期を雑音に相当する値（Ｅb／Ｎo）の大小に応じて変化させる様にしたものである。
すなわち、上記第１実施形態においては、Ｅb／Ｎoの小さいところでは雑音が信号に対し大きくなるため、スレショルド値が小さいと同期点が頻繁に切り替わることになる。このためスレショルド値が小さい場合そのときのビットエラー率ＢＥＲが本来の実力値よりも劣ることになる。
逆にＥb／Ｎoの大きいところでは、スレショルド値が大きいと同期ずれが発生してもなかなかタイミングの補正が生じず、やはりビットエラー率ＢＥＲが本来の実力値よりも劣ることになってしまう。
すなわち、スレショルド値を大きく取っても小さく取ってもＥb／Ｎoの値によっては劣化が生じてしまうことを回避するためにこの第２実施形態は上述の様にしている。
【００２２】
この第２実施形態は、デジタル復調装置の全体構成は図１（第１実施形態）と同じであるが、図４に示す様に、図１における同期部４１の構成が上記第１実施形態と異なっている。
すなわち、図４に示す様に、この第２実施形態の同期部４１は、図２に示した第１実施形態の同期部４１にさらに、相関判定回路４６および同期保持回路４７に接続されたスレショルド値決定回路５２を加えた構成となっている。
そして、動作としては、上記スレショルド値決定回路５２は上記相関判定回路４６よりの自己相関信号から雑音のレベルに相当するＥb／Ｎo信号を得て、そのＥb／Ｎo信号の大きさに応じた最適なスレショルド値を決定して上記同期保持回路４７へ送る。なお、図５は、ビットエラー率ＢＥＲと自己相関について、横軸にＥb／Ｎo、縦軸にエラーレート（自己相関の場合は横のタイミングとの違いレート）をとってプロットしたグラフであり、このグラフより、自己相関からそのときのＥb／Ｎoを推定できることが分かる。
そして、上記同期保持回路４７は、その決定された最適のスレショルド値に基づいて同期点切り替えの判定を行うものである。
なお、上記最適なスレショルド値の決定においては、雑音（Ｅb／Ｎo）の大きい環境下では一度ロックしたタイミングをなるべく保持するように雑音（Ｅb／Ｎo）の小さい環境下ではタイミングを常に追従するようにＥb／Ｎoの値とその時の最適なスレショルド値を予め実験により求めてテーブルを作成しておきそのテーブルから決定する様にしている。
また、上記実施形態では、Ｅb／Ｎoの値から最適なスレショルド値を求める様にしていたが、変形例として、上記スレショルド値決定回路の代わりに周期値決定回路を設けて、Ｅb／Ｎoの値から最適な自己相関を累積する周期を求め、その最適な自己相関を累積する同期で相関判定を行う様にしても良い。
この第２実施形態によれば、雑音（Ｅb／Ｎo）の大きい環境下では一度ロックしたタイミングをなるべく保持するように雑音（Ｅb／Ｎo）の小さい環境下ではタイミングを常に追従するように制御することができる。
【００２３】
次に、本発明に係るデジタル復調装置の第３実施形態について図６を参照して説明する。
上記第２実施形態の様に、Ｅb／Ｎoの値によってスレショルド値あるいは自己相関を累積する同期を変化させることによって適切なタイミング制御が行われる様になる。しかし、フェージングなどの条件により、同じ自己相関の累積違い数でもそのときの最適なスレショルド値が変わることも考えられる。
そういった様々な条件のもとで常に最適なタイミングで復調する回路をハードウェアで作成するのはなかなか困難であった。
そこで、この第３実施形態では、自己相関を用いてＥb／Ｎoを推定し、それに対応する予め決定されたスレショルド値、あるいは自己相関を累積する周期を
ダイナミックに変化させることにより、常に最適のタイミングで同期を保持するような制御をＣＰＵ、ＤＳＰ等のソフトウェアによって行わせることにより、よりきめの細かいタイミング制御を可能としたものである。
この第３実施形態は、デジタル復調装置の全体構成は図１（第１実施形態）と同じであるが、図６に示す様に、図１における同期部４１の構成が上記第１実施形態と異なっている。
すなわち、図６に示す様に、この第３実施形態の同期部４１は、図２に示した第１実施形態の同期部４１にさらに、相関判定回路４６および同期保持回路４７に接続された制御用ＣＰＵ５３を加えた構成となっている。
そして、動作としては、上記制御用ＣＰＵ５３は上記相関判定回路４６よりの自己相関信号から雑音のレベルに相当するＥb／Ｎo信号を得て、そのＥb／Ｎo信号の大きさに応じた最適なスレショルド値を決定して上記同期保持回路４７へ送る。
【００２４】
そして、上記同期保持回路４７は、その決定された最適のスレショルド値に基づいて同期点切り替えの判定を行うものである。
なお、上記最適なスレショルド値の決定においては、自己相関の累積違い数とそのときのＥb／Ｎo、Ｅb／Ｎoの値とその時の最適なスレショルド値を予め実験により求めておき、自己相関の累積違い数とその時の最適なスレショルド値の対応を作り、そしてその対応をもとに、ＣＰＵ５３が自己相関の累積違い数から最適なスレショルド値を設定するようにすると共に、さらに、上位レイヤーにおける回線品質推定等の結果をスレショルド値の決定に反映させるように構成する。すなわち、上記ＣＰＵ５３は、回線状態の推定がうまくいかない場合は、自己相関の累積違い数や、上位レイヤーにおいての回線品質推定結果とをパラメーターにしてスレショルド値を動かしてみて、最適な値を自ら発見する学習モードを備えている。
上記第３実施形態によれば、上述の様にスレショルド値の制御をＣＰＵやＤＳＰといったソフトウェアによって動作の変更が容易に行え、複雑な制御もソフトウェアによって比較的容易に実現できるというインテリジェンスもった素子に任せる構成により、より柔軟できめの細かい制御が可能になり、雑音の大きい環境、あるいはフェージング環境下やそれらの組み合わさった環境等、どのような環境下においても常に最適なタイミングで復調を行うことができるようになり、結果的にビットエラー率ＢＥＲの平均が向上する。
【００２５】
【発明の効果】
本発明は、以上説明した如く従来の構成と比してよりきめ細かくタイミング制御を行うものであるから、低消費電力化をはかれ、高速データ伝送システムにおいて周波数、位相ずれに追従することも容易である。
【図面の簡単な説明】
【図１】本発明に係るデジタル復調装置の第１実施形態の構成を示すブロック図である。
【図２】図１に示した同期部の内部構成を示す図である。
【図３】図２に示したＸＯＲゲートの入出力特性を示す図である。
【図４】本発明に係るデジタル復調装置の第２実施形態の構成を示すブロック図である。
【図５】Ｅb／ＮoとＢＥＲおよび自己相関レートの関係を表すグラフである。
【図６】本発明に係るデジタル復調装置の第３実施形態の構成を示すブロック図である。
【図７】従来のπ／４シフトＱＰＳＫ変調装置の基本構成を示すブロック図である。
【図８】（ａ）、（ｂ）は図７に示したπ／４シフトＱＰＳＫ変調方式を説明する図である。
【図９】従来の復調装置の基本構成を示すブロック図である。
【図１０】図９に示した復調装置における検波信号のアイパターン図である。
【図１１】図９に示した復調装置における従来の位相ずれ予測手段を説明する図である。
【図１２】図９に示した復調装置における検波信号のアイパターンと抽出ポイントとの関係を説明する図である。
【図１３】特開平０６−２３２９３１号公報におけるデジタル復調装置の一実施例の構成を示すブロック図である。
【図１４】図１３に示した相関検出回路の構成を示す図である。
【図１５】図１４に示したＸＯＲゲートの入出力特性を示す図である。
【符号の説明】
９…遅延検波回路、                      １０…タイミングポイント、
１１、１２…データ識別部、              １３…クロック再生回路、
１５…ゼロクロスポイント、              １６…クロック再生回路、
１７…相関検出回路、                    １８、４６…相関判定回路、
２１…ＸＯＲゲート、                    ２４…カウンタ、
４１…同期部回路、
４３、４４…シリアル／パラレル変換器、  ４５…カウンタ群、
４７…同期保持回路、                    ４８…同期クロック発生回路、
４９…ＸＯＲゲート群、                  ５０…加算器群、
５２…スレショルド値決定回路、          ５３…制御用ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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