(57)【特許請求の範囲】
【請求項１】
第１の信号が入力され、少なくとも前記第１の信号が第２の論理レベルにある期間、電源電圧より昇圧された電位を出力端子から出力する第１の電圧制御回路と、
前記第１の電圧制御回路に並列接続され、前記第１の信号が第１の論理レベルにある期間と、前記第１の信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間、電源電圧より昇圧された電位を前記出力端子から出力する第２の電圧制御回路と、
前記第２の電圧制御回路に接続され、前記第１の信号が第１の論理レベルにある期間と前記出力が所定の電圧から偏移している期間に、前記第２の電圧制御回路に、電源電圧より昇圧された電位を前記出力端子から出力させる制御回路と、
を具備することを特徴とする半導体装置。
【請求項２】
第１の信号が入力され、少なくとも前記第１の信号が第２の論理レベルにある期間、電源電圧より降圧された電位を出力端子から出力する第１の電圧制御回路と、
前記第１の電圧制御回路に並列接続され、前記第１の信号が第１の論理レベルにある期間と、前記第１の信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間、電源電圧より降圧された電位を前記出力端子に出力する第２の電圧制御回路と、
前記第２の電圧制御回路に接続され、前記第１の信号が第１の論理レベルにある期間と前記出力が所定の電圧から偏移している期間に、前記第２の電圧制御回路に、電源電圧より降圧された電位を前記出力端子に出力させる制御回路と、
を具備することを特徴とする半導体装置。
【請求項３】
昇圧回路または降圧回路と、
アクティブ状態と平均消費電流が前記アクティブ状態における平均消費電流より少ないスタンドバイ状態の２つの状態を有し、アクティブ状態からスタンドバイ状態へ遷移する際に、前記昇圧回路または降圧回路によって出力される昇圧電圧または降圧電圧が所定の電圧にあるか否かを検知し、所定の電圧になるまでアクティブ状態を保つ電圧検知・制御回路と、
を具備することを特徴とする半導体装置。
【請求項４】
電源電圧を昇圧または降圧した電圧を出力する電圧変換回路と、
動作開始信号が入力され、前記動作開始信号が第１の論理レベルである期間と、前記動作開始信号が第１の論理レベルから第２の論理レベルになってから、前記昇圧または降圧した電圧が少なくとも所定の電圧となるまでの期間、第１および第２のいずれかの論理レベルの活性化信号を出力する制御回路と、
前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、前記昇圧または降圧した電圧から分割電圧を出力する分割電圧発生回路と、
前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、基準電圧を出力する基準電圧発生回路と、
前記分割電圧と前記基準電圧を比較して、比較結果を出力する比較回路と、
前記比較回路の出力が入力され、前記昇圧または降圧した電圧が前記所定の電圧より偏移したときに発振波を出力し、この発振波を前記電圧変換回路に供給するオシレータと、
を具備することを特徴とする半導体装置。
【請求項５】
前記制御回路は前記動作開始信号でセットされ、前記活性化信号でリセットされることを特徴とする請求項４に記載の半導体装置。
【請求項６】
データを記録するメモリセルを複数有するメモリセルアレイと、
前記複数のメモリセルをから所定の所定のメモリセルを選択するロウデコーダおよびカラムデコーダと、
第１の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを前記の選択が行える活性化状態にし、第２の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを非活性状態とする活性化信号を、少なくとも前記ロウデコーダおよびカラムデコーダに入力するパルス発生回路と、
前記活性化信号が入力され、少なくとも前記活性化信号が第２の論理レベルにあるときに、電源電圧より高い昇圧電圧を出力端子から出力する第１の昇圧電圧制御回路と、
前記第１の昇圧電圧制御回路に並列接続され、少なくとも前記活性化信号が第１の論理レベルにあるときと、前記第活性化信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間に、電源電圧より高い昇圧電圧を出力する第２の昇圧電圧制御回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に昇圧回路または降圧回路を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に半導体メモリ装置では、あるチップが選択されていない時は、そのチップの消費電流が極少状態となるスタンドバイ状態に置かれる。また、チップが選択され、アドレス信号の入力を受けるとデータの書き込みあるいは読み出し等が行われるが（アクティブ状態）、アドレス信号の変化が無くなる（アドレス信号の入力が無くなる）と、自動的にスタンドバイ状態となり、パワーダウンする（オートパワーダウン）。ここでスタンドバイ状態とは、昇圧電圧若しくは降圧電圧を所定の電圧に維持する制御回路（ＶＰＰ制御回路）のみが動作状態にある状態である。
【０００３】
このように、スタンドバイとアクティブの２つの状態を有する半導体装置においては、アドレス信号の変化が無い場合、チップをアクティブ状態からスタンドバイ状態に遷移させる。このとき、チップ内にある昇圧回路または降圧回路によって発生される昇圧電圧または降圧電圧が所定の電圧にあるか否かに関わらず、所定時間後強制的にスタンドバイ状態にしていた。
【０００４】
【発明が解決しようとする課題】
上記のように強制的にスタンドバイ状態とする結果、スタンドバイ状態になった時点で昇圧電圧または降圧電圧が所定の電圧になっていない場合が生じる。この場合、スタンドバイ状態になった時点以降も、スタンドバイ用電圧（ＶＰＰ）制御回路が所定の電圧となるように昇圧若しくは降圧動作をする。このため、この動作に必要な電流が上記の制御回路で消費され、スタンドバイ電流が期待値に比べて増えてしまうという問題があった。
【０００５】
【課題を解決するための手段】
本発明は、上記事情に鑑みて為されたもので、スタンドバイ状態においても、スタンドバイ電流が、期待値から増えない半導体装置の構成を提供するものである。
【０００６】
上記目的を達成するために本発明の半導体装置（請求項１）は、第１の信号が入力され、少なくとも前記第１の信号が第２の論理レベルにある期間、電源電圧より昇圧された電位を出力端子から出力する第１の電圧制御回路と、前記第１の電圧制御回路に並列接続され、前記第１の信号が第１の論理レベルにある期間と、前記第１の信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間、電源電圧より昇圧された電位を前記出力端子から出力する第２の電圧制御回路と、前記第２の電圧制御回路に接続され、前記第１の信号が第１の論理レベルにある期間と前記出力が所定の電圧から偏移している期間に、前記第２の電圧制御回路に、電源電圧より昇圧された電位を前記出力端子から出力させる制御回路とを具備することを特徴とする.また、本発明の半導体装置は、前記第１および第２の電圧制御回路を、昇圧電圧制御回路から降圧電圧制御回路に置き換えることができる（請求項２）。
【０００７】
また、本発明の半導体装置（請求項３）は、昇圧回路または降圧回路と、アクティブ状態と平均消費電流が前記アクティブ状態における平均消費電流より少ないスタンドバイ状態の２つの状態を有し、アクティブ状態からスタンドバイ状態へ遷移する際に、前記昇圧回路または降圧回路によって出力される昇圧電圧または降圧電圧が所定の電圧にあるか否かを検知し、所定の電圧になるまでアクティブ状態を保つ電圧検知・制御回路とを具備することを特徴とする。
【０００８】
また、本発明の半導体装置（請求項４）は、電源電圧を昇圧または降圧した電圧を出力する電圧変換回路と、動作開始信号が入力され、前記動作開始信号が第１の論理レベルである期間と、前記動作開始信号が第１の論理レベルから第２の論理レベルになってから、前記昇圧または降圧した電圧が少なくとも所定の電圧となるまでの期間、第１および第２のいずれかの論理レベルの活性化信号を出力する制御回路と、前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、前記昇圧または降圧した電圧から分割電圧を出力する分割電圧発生回路と、前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、基準電圧を出力する基準電圧発生回路と、前記分割電圧と前記基準電圧を比較して、比較結果を出力する比較回路と、前記比較回路の出力が入力され、前記昇圧または降圧した電圧が前記所定の電圧より偏移したときに発振波を出力し、この発振波を前記電圧変換回路に供給するオシレータとを具備することを特徴とする。
【０００９】
前記制御回路は前記動作開始信号でセットされ、前記活性化信号でリセットされることが望ましい。
【００１０】
また本発明の半導体装置は、データを記録するメモリセルを複数有するメモリセルアレイと、前記複数のメモリセルをから所定の所定のメモリセルを選択するロウデコーダおよびカラムデコーダと、第１の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを前記の選択が行える活性化状態にし、第２の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを非活性状態とする活性化信号を、少なくとも前記ロウデコーダおよびカラムデコーダに入力するパルス発生回路と、前記活性化信号が入力され、少なくとも前記活性化信号が第２の論理レベルにあるときに、電源電圧より高い昇圧電圧を出力端子から出力する第１の昇圧電圧制御回路と、前記第１の昇圧電圧制御回路に並列接続され、少なくとも前記活性化信号が第１の論理レベルにあるときと、前記第活性化信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間に、電源電圧より高い昇圧電圧を出力する第２の昇圧電圧制御回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置、すなわち書込み可能な不揮発性半導体メモリ装置のブロック図である。以下、このメモリ装置の動作を説明する。
【００１７】
入力されたアドレス信号ＡＤＤｉはアドレスバッファを介してロウレコーダとカラムデコーダに供給される。アドレスバッファは、アドレスの遷移があったことを検知し、アドレス遷移検知パルスＡＴＤを出力する。
【００１８】
ＡＴＤ信号は、パルス発生回路に入力され、パルス発生回路はアクティブ用ＶＰＰ制御回路、ロウデコーダ、カラムデコーダ、センスアンプを動作可能状態にするＡＣＴＩＶＥ信号（動作開始信号）を出力する。読み出し等に使用されるワード線の昇圧電源ＶＰＰは、並列接続されたアクティブ用およびスタンドバイ用ＶＰＰ制御回路によって発生され、ロウデコーダに供給される。
【００１９】
制御回路は書き込みや読み出しを実行する活性化信号を発生する回路で、ロウデコーダ、カラムデコーダ、書き込み回路、センスアンプに、書き込みまたは読み出しに応じた活性化信号を供給する。カラムゲートは、カラムデコーダからの選択信号を受けて、選択されたトランスファーゲートをオンさせて書き込み回路やセンスアンプにメモリセルアレイを接続する。
【００２０】
書き込みの場合、入力信号が入出力バッファを介して書き込み回路に供給され、書き込み回路はカラムゲートを介してメモリセルアレイに入力信号に対応したデータを書き込む。
【００２１】
読み出しの場合、メモリセルに記憶されたデータは、カラムゲート、センスアンプ、入出力バッファを介して出力信号として出力される。
所定の期間、アドレス信号ＡＤＤｉが変化が無い場合、アドレスバッファは所定の電位を有するアドレス遷移検知パルスＡＴＤを発生する。これによりパルス発生回路が、チップ内部の遅延回路で決まる所定時間後、非活性状態を示すＡＣＴＩＶＥ信号例えばロウを出力する。この為、ロウデコーダ／カラムデコーダは全て非選択状態になる。センスアンプは読み出しデータをラッチしてオートパワーダウンする。
【００２２】
アクティブ用ＶＰＰ制御回路は、ＶＰＰのある時点での電圧が所定の電圧レベルにあるか否かを検知し、ＡＣＴＩＶＥ信号が所定時間後初期状態に戻ったときに、もしその電圧が所定の電圧レべルにあれば直ちにパワーダウンし、もしその電圧が所定の電圧レベルになければ、その電圧が所定の電圧レベルになるまでパワーダウンしない。アクティブ用ＶＰＰ制御回路がパワーダウンすると、半導体メモリ装置はスタンバイ状態に戻る。
【００２３】
図１では、半導体メモリ装置を一例に示すが、本発明はこれに限らずスタンドバイ状態とアクティブ状態を有するその他の半導体装置にも適用できる。
図２はスタンドバイ用およびアクティブ用ＶＰＰ制御回路部の回路構成例を示す。スタンドバイ用ＶＰＰ制御回路（第１の昇圧電圧制御回路）は、昇圧回路１、オシレータ１、検知回路１から構成される。アクティブ用ＶＰＰ制御回路（第２の昇圧電圧制御回路）は、昇圧回路２、オシレータ２、検知回路２から構成され、これに制御回路が接続されている。
【００２４】
スタンドバイ用ＶＰＰ制御回路の動作は、概略下記の通りである。昇圧回路１は、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２からなる良く知られた昇圧回路であり、Ｖｃｃから昇圧された電圧がＶｐｐとして出力される。
【００２５】
検知回路１は、Ｖｐｐの値を分割抵抗Ｒ１，Ｒ２で検知し、オペアンプＯＰ１の−端子に入力する。オペアンプの＋端子には、Ｖｐｐの所定の電圧に対応する電圧が基準電圧Ｖｒｅｆとして与えられており、Ｖｐｐのその時点での電圧を分割抵抗Ｒ１、Ｒ２で分割された電位、Ｒ２×ＶＰＰ／（Ｒ１＋Ｒ２）が基準電圧より低い場合は、オペアンプＯＰ１の出力はハイになる。
【００２６】
オシレータ１は、ハイが入力されると連続したパルス波を出力し、その出力は昇圧回路１のＣ１にはインバータＩ１，Ｉ２を介して、Ｃ２に対してはインバータＩ３を介して印加される。オシレータ１の出力がハイの場合は、Ｃ１，ＱＮ２を通じてＣ２に充電され、オシレータ１の出力がロウに変化した時、ＱＮ３を通じてＣ２の電位がＶｐｐに出力される。
【００２７】
スタンドバイ用の検知回路１は、スタンドバイ、アクティブに関わらず、常に動作させているため、ＶＰＰ検知用の抵抗Ｒ１，Ｒ２の抵抗値を比較的高くして、抵抗Ｒ１，Ｒ２を通じて流れる電流を数μＡ〜数十ｎＡ程度の低い値にしている。これは、回路内部を一旦リセットしてしまうと、動作可能状態になるまでの時間がかかりすぎるためである。抵抗Ｒ１，Ｒ２を通じて流れる電流を数μＡ〜数十ｎＡ程度の低い値にしているため、スタンドバイ電流を常に流していてもスタンドバイ時の電力消費は少ない。
【００２８】
アクティブ用ＶＰＰ制御回路の動作は、概略下記の通りである。昇圧回路２は、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ４，ＱＮ５，ＱＮ６とキャパシタＣ３，Ｃ４からなり、Ｖｃｃから昇圧された電圧がＶｐｐとして出力される。
【００２９】
検知回路２において、Ｖｐｐの値を分割抵抗Ｒ３，Ｒ４により分割した電位は、オペアンプＯＰ２のｎ型ＭＯＳトランジスタＱＮ９のゲートに入力される。オペアンプＯＰ２のｎ型ＭＯＳトランジスタＱＮ８のゲートには、Ｖｐｐの所定の電圧に対応した電圧が基準電圧Ｖｒｅｆとして与えられている。Ｖｐｐのある時点の電圧を分割抵抗Ｒ３、Ｒ４で分割した電圧が基準電圧より低い場合は、オペアンプＯＰ２の出力はハイになる。オペアンプＯＰ２の出力は、インバータＩ１１，Ｉ１２を通じてＯＳＣＥ信号となる。
【００３０】
オシレータ２には、ＯＳＣＥ信号が入力され、オシレータ２からの出力信号を受けた昇圧回路２は、昇圧電圧をノードＮ２に出力する。ＯＳＣＥ信号は、同時に制御回路に入力される。制御回路はインバータ１４、ＮＯＲゲートＧ３，Ｇ４からなるラッチ回路であり、インバータ１４にはＯＳＣＥ信号が、ＮＯＲゲートＧ４にはＮＯＲゲートＧ３の出力と、ＡＣＴＩＶＥ信号と、ＰＯＮＲＳＴ信号が入力される。
【００３１】
ＰＯＮＲＳＴ信号はリセット後ロウであり、ＡＣＴＩＶＥ信号はロウであり、ＶＰＰが所定の電圧にあるときは、ＯＳＣＥ信号はロウである。この時制御回路の出力ＶＰＰＥＢ信号はハイであり、ｎ型トランジスタＱＮ７のゲートに入力されてこれをオンさせ、ＯＳＣＥ信号をロウに維持する。ＶＰＰＥＢ信号はオペアンプＯＰ２のｐ型ＭＯＳトランジスタＱＰ３のゲートに入力されて、オペアンプＯＰ２を動作不能としている。また、ＶＰＰＥＢ信号はｐ型ＭＯＳトランジスタＱＰ４，ＱＰ５，ｎ型ＭＯＳトランジスタＱＮ１０，ＱＮ１１，インバータＩ１３からなるフリップフロップに入力される。ＶＰＰＥＢ信号がロウの場合、ＱＮ１１はオンし、Ｖｐｐと抵抗Ｒ３の間に挿入されたｐ型ＭＯＳトランジスタＱＰ６のゲートにはＧＮＤが供給されるのでＱＰ６がオフされる。
【００３２】
以上がアクティブ用ＶＰＰ制御回路の動作概要である。次に、Ｖｐｐが所定の電圧より低下した場合のこれらの回路の動作を説明する。ＡＣＴＩＶＥ信号がハイの状態では、ＶＰＰＥＢ信号はロウとなり、検知回路２のｎ型ＭＯＳトランジスタのＱＮ１１がオンしてｐ型ＭＯＳトランジスタＱＰ６がオンする。さらに、ｐ型ＭＯＳトランジスタＱＰ３がオンするので、オペアンプＯＰ２が動作可能となってその出力はハイとなり、ＯＳＣＥ信号もハイとなる。
【００３３】
次に、Ｖｐｐが所定の電圧を下回り、ＡＣＴＩＶＥ信号がロウとなった状態では、ＶＰＰＥＢ信号はロウであり、ｐ型ＭＯＳトランジスタＱＰ６はオンのままである。この時、オペアンプＯＰ２の出力はハイであり、ＯＳＣＥ信号もハイである。
【００３４】
次に、Ｖｐｐが所定の値に達した場合の動作を説明する。ＡＣＴＩＶＥ信号がロウとなった状態では、ＶＰＰＥＢ信号はハイとなり、検知回路２のｎ型ＭＯＳトランジスタのＱＮ１１はオンとなり、ｐ型ＭＯＳトランジスタＱＰ６はオフする。この時、ｐ型ＭＯＳトランジスタＱＰ３はオフし、オペアンプＯＰ２も動作不能となる。
【００３５】
本実施形態では、第１の論理レベルをハイ、第２の論理レベルをロウとし、制御回路のＶＰＰＥＢ信号（活性化信号）をロウアクティブとしているが、これをハイアクティブとして回路を構成してもよい。
【００３６】
アクティブ用ＶＰＰ制御回路は、ＡＣＴＩＶＥ信号が所定時間後ロウになり、その時点のＶＰＰが所定の電圧より偏移している場合、ＶＰＰを速やかに所定の電圧にするために設けられている。このため、アクティブ用検知回路２は動作スピードが重視され、流す電流は数十μＡとスタンドバイ用ＶＰＰ制御回路よりも多くされている。従って、アクティブ用検知回路２はスタンドバイ時に動作させることはできないので、スタンドバイ時はＱＰ６をオフにして、Ｒ３，Ｒ４を通じて流れる電流を無くしている。
【００３７】
図２に記載されている各信号について、図８を参照して説明する。制御回路は信号ＰＯＮＲＳＴによってリセットされる。アドレス信号ＡＤＤｉの遷移を受けてＡＴＤ信号が立ち上がり、遅延回路によって決定される所定時間後立ち下がる。このＡＴＤ信号の立ち下がりを受けて、ＡＣＴＩＶＥ信号が立ちあがる。同時に、検知回路活性化信号ＶＰＰＥＢがロウになる。ワード線やカラムゲートの充放電電流によって消費された分だけＶＰＰは低下する。これにより、所定の電圧よりＶＰＰが下がったことを検知回路２が検知すると、オシレータ活性化信号ＯＳＣＥがハイになって発振回路２が動作し、クロックＣＬＫが出力される。
【００３８】
昇圧回路２は昇圧動作を行い、ＶＰＰは所定の電圧に向けて上昇する。ＡＣＴＩＶＥ信号が所定時間経過後自動的にロウに戻る。このとき、昇圧回路２はＶＰＰがまだ所定の電圧になっていないとき昇圧動作を続ける。
【００３９】
ＶＰＰが所定の電圧に達すると、オシレータ活性化信号ＯＳＣＥはロウになり、制御回路はＶＰＰＥＢをロウにラッチし、パワーダウンする。その後はスタンドバイ用ＶＰＰ制御回路のみ動作し、ＶＰＰを所定の電圧に維持する。
【００４０】
図８においてＩｃｃは電源Ｖｃｃからの消費電流を示す。スタンドバイ時は消費電流は小さい（ＩｃｃＳ）。ＩｃｃＡ１は主にＡＴＤ回路動作電流、ＩｃｃＡ２はロウデコーダ、カラムデコーダ、センスアンプ等の動作電流とＶＰＰ昇圧動作のための電流の和である。ＩｃｃＡ３はＡＣＴＩＶＥがロウになってから昇圧動作が続く場合の電流である。
【００４１】
図３〜６は、それぞれＡＴＤパルス発生回路、各ＡＴＤパルスのマルチプレクサ、ＡＣＴＩＶＥ信号発生回路、センスアンプを示す。
ＡＴＤパルス発生回路（図３）は、アドレス信号ＡＤＤｉの変化を検出し、遅延回路Ｄ２１を用いて、所定のパルス幅（Ｄ）のパルスを発生する。インバータＩ２１，Ｉ２２，Ｉ２３，ＮＡＮＤゲートＧ２１，ＮＯＲゲートＧ２３で形成される回路は、ＡＤＤｉの変化と遅延回路Ｄ２１の変化より、パルス幅Ｄのパルスを発生する回路である。
【００４２】
マルチプレクサ（図４）は、ＡＴＤｉ信号のうち少なくとも１つのアドレス変化で同じパルス幅のパルスを発生する回路で、例えばＮＯＲゲートＧ３１，Ｇ３２の出力をＮＡＮＤゲートＧ３３を通すことにより所望のパルスを得ている。
【００４３】
ＡＣＴＩＶＥ信号発生回路（図５）は、ＡＴＤ信号がハイの期間にキャパシタ４１の電荷をｎ型ＭＯＳトランジスタＱＮ４１を通じて放電（リセット）する。ＡＴＤパルスの立ち下がりを受けてＡＣＴＩＶＥ信号がハイとなるとともに、ｐ型ＭＯＳトランジスタＱＰ４１が導通し、抵抗Ｒ４１とキャパシタ４１による遅延回路の遅延時間の間、ＮＯＲゲートＧ４１はハイを出力する。キャパシタＣ４１の端子電圧が所定の電圧まで上昇すると、インバータＩ４１，Ｉ４２を通じてＮＯＲゲートＧ４１の一方の入力がハイとなり、ＡＣＴＩＶＥ信号はロウに立ち下がる。
【００４４】
センスアンプ（図６）は、ビット線対（ＤＬ，ＤＬＢ）の電位差を増幅して出力する増幅部と中間電圧（−ＢＩＡＳ）を発生するバイアス発生部とから成る。増幅部のｐ型ＭＯＳトランジスタＱＰ５１〜ＱＰ５４，ｎ型ＭＯＳトランジスタＱＮ５１〜ＱＮ５５は差動増幅器を構成し、ＡＣＴＩＶＥ信号がハイの時、クロックトインバータＩ５１，逆並列に接続されたインバータＩ５２，Ｉ５３を通じてＳＡＯＵＴ信号を出力する。ＳＡＯＵＴ信号は、ＡＣＴＩＶＥ信号がロウの期間は前のデータを保持する。
【００４５】
バイアス発生部は、ＡＣＴＩＶＥ信号がハイの場合の場合に、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ５９，ＱＮ６０、ｎ型ＭＯＳトランジスタＱＮ６１によって決定される中間電圧（−ＢＩＡＳ）を出力する。ＡＣＴＩＶＥ信号がロウの場合は、ｐ型ＭＯＳトランジスタＱＰ５５，ＱＰ５７を通じてＶｃｃが出力される。インバータＩ５４，ｎ型ＭＯＳトランジスタＱＮ５７、ＱＮ５８，ｐ型トランジスタＱＰ５６、ＱＰ５８はｐ型ＭＯＳトランジスタＱＰ５７の制御回路を構成している。
【００４６】
（第２の実施形態）
図７は、本発明の第２の実施形態のスタンバイ用およびアクティブ用ＶＰＰ制御回路部の回路構成を示す。第１の実施形態（図１）と異なる点は、昇圧回路とオシレータをスタンドバイ用とアクティブ用とで共有させていることである。第１の実施形態と同じ部分には同一番号を付している。
【００４７】
昇圧回路とオシレータを共有化するために、オシレータのＮＡＮＤゲートＧ１の一方の入力端子をスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路とに切り替えている。このため、２つのスイッチを設けている。１つはＮＡＮＤゲートＧ１の一方の入力端子とオペアンプＯＰ１の出力端子の間に挿入された、ｎ型ＭＯＳトランジスタＱＮ７１とｐ型ＭＯＳトランジスタＱＰ７１が並列に接続されたスイッチである。他の１つはＮＡＮＤゲートＧ１の一方の入力端子とアクティブ用ＶＰＰ制御回路のインバータＩ１２の出力（ＯＳＣＥ信号）の間に挿入された、ｎ型ＭＯＳトランジスタＱＮ７２とｐ型ＭＯＳトランジスタＱＰ７２が並列に接続されたスイッチである。２つのスイッチは、インバータＩ１２の出力（ＯＳＣＥ信号）とインバータＩ１１の出力（ＯＳＣＥＢ信号）によって、そのオンオフが制御されている。
【００４８】
第１の実施形態では、アクティブ用ＶＰＰ制御回路が動作中においても、スタンドバイ用ＶＰＰ制御回路が動作しているが、第２の実施形態では、アクティブ用ＶＰＰ制御回路が動作中は、スタンドバイ用ＶＰＰ制御回路は動作を停止している。上記のごとく構成しても第１の実施例と同様な効果を得ることができる。
【００４９】
（第３の実施形態）
第１および第２の実施形態では、昇圧回路の例を説明したが、本発明は降圧回路に適用することもできる。第３の実施形態は降圧回路への適用例である。
図９は降圧回路の例を示す。ダイオード接続されたｐ型ＭＯＳトランジスタＱＰ８１〜ＱＰ８３とキャパシタＣ８１，Ｃ８２から構成されており、入力端子を例えばＧＮＤに接続すると、出力端子に降圧電圧ＶＢＢが出力される。この降圧回路を図１の昇圧回路１，２あるいは図７の昇圧回路に置き換えれば、降圧回路においても第１および第２の実施形態と同様に、スタンドバイ電流の予期せぬ増加を抑制することができる。
【００５０】
以上、本発明を実施形態に基づき説明したが、本発明は上記実施形態に限られるものではなく、発明の主旨を逸脱しない範囲で種々の変形が可能である。
【００５１】
【発明の効果】
本発明は、スタンドバイとアクティブの２つの状態を有する半導体装置において、アクティブ状態からスタンドバイ状態に遷移する際に、昇圧回路または降圧回路によって発生される昇圧電圧または降圧電圧が所定の電圧にあるか否かを検知する。所定の電圧に達していない場合は、アクティブ用昇圧あるいは降圧電圧制御回路を動作させて速やかに昇圧あるいは降圧電圧を所定の電圧とする。このため、スタンドバイ状態になってからスタンドバイ用昇圧あるいは降圧電圧制御回路が昇圧あるいは降圧動作を繰り返して、スタンドバイ電流が期待値よりも増加することを防止することができる。
【図面の簡単な説明】
【図１】本発明の１適用例である不揮発性半導体メモリ装置の構成を示すブロック図。
【図２】本発明の第１の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の回路図。
【図３】図１のアドレスバッファに使用されるＡＴＤパルス発生回路の回路図。
【図４】図１のアドレスバッファに使用されるマルチプレクサの回路図。
【図５】図１のパルス発生回路（アクティブ信号発生回路）の回路図。
【図６】図１のセンスアンプの回路図。
【図７】本発明の第２の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の回路図。
【図８】第１の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の動作を説明するためのタイミング図。
【図９】本発明の第３の実施形態のスタンドバイ用電圧制御回路とアクティブ用電圧制御回路に使用される降圧回路の回路図。
【符号の説明】
ＱＮ１〜ＱＮ１１…ｎ型ＭＯＳトランジスタ
ＱＰ１〜ＱＰ６…ｐ型ＭＯＳトランジスタ
Ｃ１〜Ｃ４…キャパシタ
Ｒ１〜Ｒ４…抵抗
Ｇ１，Ｇ２…ＮＡＮＤゲート
Ｇ３，Ｇ４…ＮＯＲゲート
Ｉ１〜Ｉ１４…インバータ
ＯＰ１、ＯＰ２…オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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