(57)【特許請求の範囲】
【請求項１】
入力信号に応答してデジタル論理演算を行う論理回路に電源を印加し、前記論理回路の演算結果によって前記論理回路の充／放電を制御する電源供給装置において、
前記入力信号の電圧レベルが変わった後、所定時間急激な電流発生を抑制しつつ前記論理回路部を充／放電させる断熱電源供給部と、
前記所定時間後、クロック信号に応答して前記論理回路部を供給電源または接地電源の電圧レベルに前記断熱電源供給部による充／放電速度より速く、充／放電させるＣＭＯＳ電源供給部とを含むことを特徴とする混合型電源供給回路。
【請求項２】
前記混合型電源供給回路は、
前記断熱電源供給部により前記論理回路部が充／放電される時、逆電流が流れないようにする逆電流防止手段をさらに具備することを特徴とする請求項１に記載の混合型電源供給回路。
【請求項３】
前記逆電流防止手段は、
前記断熱電源供給部により前記論理回路部が充電される時、前記論理回路部から前記断熱電源供給部への電流フローを防止する第１逆電流防止手段と、
前記断熱電源供給部により前記論理回路部が放電される時、前記断熱電源供給部から前記論理回路部への電流フローを防止する第２逆電流防止手段とを含むことを特徴とする請求項２に記載の混合型電源供給回路。
【請求項４】
前記第１逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で、前記論理回路部に供給される電流フローに順方向に連結される第１ダイオードを含み、
前記第２逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で前記断熱電源供給部にシンキングされる電流フローに順方向に連結される第２ダイオードを含むことを特徴とする請求項３に記載の混合型電源供給回路。
【請求項５】
入力信号に応答してデジタル論理演算を行う論理回路に電源を供給し、断熱電源供給部及びＣＭＯＳ電源供給部より混合構成された混合型電源供給回路において、前記混合型電源供給回路が前記論理回路の演算結果に応じて前記論理回路を充／放電させる方法において、
前記入力信号のレベルが変わった後、所定時間前記断熱電源供給部を利用して前記論理回路をその演算結果によって充／放電させる段階と、
前記所定時間後に残る充／放電時間中に前記ＣＭＯＳ電源供給部を利用して前記論理回路を所望の充電レベルまたは放電レベルに充／放電させる段階とよりなることを特徴とする論理回路充／放電方法。
【請求項６】
最大遅延時間により決定されるシステムクロック信号に同期されて動作し、入力信号によって所定演算を行う多数の論理回路及び前記多数の論理回路に電源を供給し、断熱電源供給部及びＣＭＯＳ電源供給部より混合構成された混合型電源供給回路を含むデジタルシステムにおいて、前記混合型電源供給回路が前記多数の論理回路をその演算結果に応じて充／放電させる方法において、
（ａ）前記多数の論理回路の遅延時間を比較して前記最大遅延時間を抽出し、充／放電させようとする前記論理回路の遅延時間を前記最大遅延時間と比較する段階と、
（ｂ）前記（ａ）段階で前記論理回路の遅延時間が前記最大遅延時間と同じであれば、前記論理回路を前記ＣＭＯＳ電源供給源を利用して所望の充電レベルまたは放電レベルに充／放電させる段階と、
（ｃ）前記（ａ）段階で前記論理回路の遅延時間が前記最大遅延時間より短いと判断されれば、前記論理回路を所定時間前記断熱電源供給源を利用して初期充／放電させる段階と、
（ｄ）前記（ｃ）段階で初期充／放電された後、前記所定時間後に残る充／放電時間中に前記ＣＭＯＳ電源供給源を利用して供給電源レベルまたは接地電源レベルに前記論理回路を充／放電させる段階とよりなることを特徴とするデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項７】
前記（ｃ）段階の前記初期充／放電時間は（最大遅延時間−充／放電しようとする論理回路の遅延時間）であることを特徴とする請求項６に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項８】
前記混合型電源供給回路は逆電流防止手段をさらに具備し、前記（ｃ）段階で前記デジタル論理回路を初期充／放電させる時に逆電流が流れないように抑制することを特徴とする請求項６に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項９】
前記逆電流防止手段は、
前記デジタル論理回路が充電される時、前記デジタル論理回路から前記断熱電源供給部に電流が流れないように制御する第１逆電流防止手段と、
前記デジタル論理回路が放電される時、前記断熱電源供給部から前記論理回路部に電流が流れないように制御する第２逆電流防止手段とを含むことを特徴とする請求項８に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項１０】
前記第１逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で前記論理回路部に供給される電流フローに順方向に連結される第１ダイオードを含み、
前記第２逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で前記断熱電源供給部に放電される電流フローに順方向に連結される第２ダイオードとを含むことを特徴とする請求項９に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項１１】
前記混合型電源供給回路は、第１所定時間中に逆電流を防止するように逆電流防止手段をさらに含むことを特徴とする請求項７に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項１２】
前記逆電流防止手段は、
前記デジタル論理回路が充電される時、前記デジタル論理回路から前記断熱電源供給部に電流が流れないように制御する第１逆電流防止手段と、
前記デジタル論理回路が放電される時、前記断熱電源供給部から前記論理回路部に電流が流れないように制御する第２逆電流防止手段とを含むことを特徴とする請求項１１に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【請求項１３】
前記第１逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で前記論理回路部に供給される電流フローに順方向に連結される第１ダイオードを含み、
前記第２逆電流防止手段は、前記断熱電源供給部と前記論理回路部との間で前記断熱電源供給部に放電される電流フローに順方向に連結される第２ダイオードとを含むことを特徴とする請求項１２に記載のデジタルシステムにおける混合型電源供給回路を利用したデジタル論理回路の充／放電方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源供給回路に係り、特に駆動しようとする論理回路を短時間内に充／放電させうるＣＭＯＳ電源供給回路と充／放電時に消費されるエネルギーを最小化する断熱充電回路とを混合した混合型充電回路に関する。
【０００２】
【従来の技術】
最近、デジタル回路において消費電力は非常に重要な関心事になっている。多くの電子製品が携帯用になって小さなエネルギーで長く使用しようとする使用者の欲求が高まっている。
【０００３】
一方、現在のデジタル回路は大部分ＣＯＭＳ回路で構成される。
【０００４】
図１は、ＣＭＯＳインバータの回路構成を示す図面である。
【０００５】
図１を参照すれば、入力電圧Ｖｉによって出力電圧Ｖｏは電源電圧Ｖｄｄとなったりあるいは接地電圧ＧＮＤとなる。例えば、入力電圧Ｖｉが接地電源ＧＮＤの電圧レベル（以下、ローという）であればトランジスタＰはターンオンされ、トランジスタＮはターンオフされる。したがって、供給電源Ｖｄｄから出力キャパシタＣに電流が供給されてキャパシタＣは供給電源Ｖｄｄの電圧レベル（以下、ハイという）に充電される。一方、入力電圧ＶｉがハイであればトランジスタＮはターンオンされ、トランジスタＰはターンオフされる。したがって、キャパシタＣから接地電源ＧＮＤに電流が流れてキャパシタＣは放電される。
【０００６】
このようなＣＭＯＳインバータ回路の場合、入力電圧ＶｉによるキャパシタＣの充／放電は非常に短時間に行われ、充／放電時間が短いということは充／放電初期に電圧が急激に変わるということを意味する。このように、キャパシタＣの充／放電初期に電圧が急激に変われば、ＣＭＯＳインバータ回路に流れる電流量が急激に増加する。そして、急激に増加した電流はトランジスタで熱エネルギーとしてエネルギー消費される。
【０００７】
図２は、図１に示されたインバータの充電動作時の等価回路を示す。
【０００８】
図２を参照すれば、供給電源Ｖｄｄから抵抗Ｒ（トランジスタＰ）を通過してキャパシタＣに電荷Ｑが供給される。このように、キャパシタＣに電荷Ｑを充電する時のエネルギー使用量Ｅは次の数式１により求められる。
【数１】
0003827592.tif 000002
ここで、Ｅsupplyは供給されるエネルギーであり、ＥstoreはキャパシタＣに保存されるエネルギーを示す。すなわち、キャパシタＣに電荷Ｑを充電しつつ消費されるエネルギー量Ｅは供給されるエネルギーＥsupplyからキャパシタＣに保存されるエネルギーＥstoreを引けばよい。
【０００９】
一方、断熱充電方法は電流源を利用して充電時間を調節することによって消費されるエネルギーを最小化できる。
【００１０】
図３は、断熱充電回路の等価回路を示す図面である。
【００１１】
図３を参照して、キャパシタＣに電荷Ｑを充電する時のエネルギー消費量Ｅは次の数式２のように求められる。
【数２】
0003827592.tif 000003
この時に消費されるエネルギーＥは供給される電流の自乗に抵抗値をかけて時間によって積分すればよい。数式２を参照すれば、充電時間ｔによって消費されるエネルギー量が決定されることが分かる。極端に、時間を無限大にすればエネルギーの熱損失なしにエネルギーを供給できる。これは電流の大きさ（電荷の速度）を最小化することによって抵抗体との衝突を最小化できるということを意味する。結局、ＣＭＯＳでのように入力電圧の変化によって電流量が急激に増加することを防止するために電流制御が可能なインダクタを利用した電源供給源を利用すれば消費電力を最小化できる。
【００１２】
図４はインダクタを利用した電源供給源を示す図面である。
【００１３】
動作を調べれば、キャパシタＣとインダクタＬとにより決定される共振周波数によってキャパシタＣへの充電とインダクタＬへの放電が行われ、充／放電過程で消費されるエネルギーだけ電源から供給するようにする。
【００１４】
このようなインダクタを利用した電源供給源を具現するために多様な方法が提案された（例えば、ＵＳ５,５５９,４７８号参照）。しかし、大部分の提案は充／放電速度を回路で与えたインダクタンス値及びキャパシタンス値によって決定する共振周波数を利用する。このように、充／放電速度に共振周波数を利用すれば、回路のインダクタンス及びキャパシタンスが可変するにつれて充／放電速度、すなわち、共振周波数が共に変化する。各回路はその回路を製作する条件、温度、工程上の問題によりインダクタンス及びキャパシタンスが変わることがあり、また回路の動作によってもその値が変わることがある。そして、消費されたエネルギーを再充電するためには図４でスイッチＳ２を導通させなければならないが、一定でない充／放電時間のためにスイッチＳ２の動作制御が難しく、結局実用化し難い。
【００１５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、駆動しようとする論理回路を短時間に充／放電できるＣＭＯＳ電源供給回路と充／放電時に消費されるエネルギーを最小化する断熱充電回路とを混合した混合型電源供給回路を提供することである。
【００１６】
本発明が解決しようとする他の技術的課題は、前記混合型電源供給回路を利用して駆動しようとする論理回路を充／放電させる方法を提供することである。
【００１７】
本発明が解決しようとするさらに他の技術的課題は、前記混合型電源供給回路を利用してデジタルシステムをなす多数の論理回路を効率的に充／放電させる方法を提供することである。
【００１８】
【課題を解決するための手段】
前記課題を解決するために、入力信号に応答してデジタル論理演算を行う論理回路に電源を印加し、前記論理回路の演算結果によって前記論理回路の充／放電を制御する本発明による電源供給装置は、入力信号の電圧レベルが変わった後、所定時間急激な電流発生を抑制しつつ前記論理回路部を充／放電させる断熱電源供給部と、前記所定時間後、クロック信号に応答して前記論理回路部を供給電源または接地電源の電圧レベルに前記断熱電源供給部による充／放電速度より速く、充／放電させるＣＭＯＳ電源供給部とを含む。
【００１９】
前記他の課題を解決するために、入力信号に応答してデジタル論理演算を行う論理回路に電源を供給し、断熱電源供給部及びＣＭＯＳ電源供給部より混合構成された混合型電源供給回路で、前記混合型電源供給回路が前記論理回路の演算結果に応じて前記論理回路を充／放電させる本発明による方法は、前記入力信号のレベルが変わった後、所定時間前記断熱電源供給部を利用して前記論理回路をその演算結果によって充／放電させる段階と、前記所定時間後に残る充／放電時間中に前記ＣＭＯＳ電源供給部を利用して前記論理回路を所望の充電レベルまたは放電レベルに充／放電させる段階とよりなる。
【００２０】
前記他の課題を解決するために、最大遅延時間により決定されるシステムクロック信号に同期されて動作し、入力信号によって所定演算を行う多数の論理回路及び前記多数の論理回路に電源を供給し、断熱電源供給部及びＣＭＯＳ電源供給部より混合構成された混合型電源供給回路を含むデジタルシステムで、前記混合型電源供給回路が前記多数の論理回路をその演算結果に応じて充／放電させる本発明による方法は、（ａ）前記多数の論理回路の遅延時間を比較して前記最大遅延時間を抽出し、充／放電させようとする前記論理回路の遅延時間を前記最大遅延時間と比較する段階と、（ｂ）前記（ａ）段階で前記論理回路の遅延時間が前記最大遅延時間と同じであれば、前記論理回路を前記ＣＭＯＳ電源供給源を利用して所望の充電レベルまたは放電レベルに充／放電させる段階と、（ｃ）前記（ａ）段階で前記論理回路の遅延時間が前記最大遅延時間より短いと判断されれば、前記論理回路を所定時間前記断熱電源供給源を利用して初期充／放電させる段階と、（ｄ）前記（ｃ）段階で初期充／放電された後、前記所定時間後に残る充／放電時間中に前記ＣＭＯＳ電源供給源を利用して供給電源レベルまたは接地電源レベルに前記論理回路を充／放電させる段階とよりなる。
【００２１】
【発明の実施の形態】
以下、本発明による混合型電源供給回路と前記混合型電源供給回路を利用した論理回路の充／放電方法を添付した図面を参照して説明する。
【００２２】
図５は、本発明による混合型電源供給回路の一実施形態を示す回路図である。本発明の一実施形態による混合型電源供給回路は断熱電源供給部１０、逆電流防止手段１６、ＣＭＯＳ電源供給部１２、論理回路部１４を含んで構成される。
【００２３】
図５を参照して、論理回路部１４は断熱電源供給部１０またはＣＭＯＳ電源供給部１２から電源を供給されて所定の演算動作を行う。図５での論理回路部１４にはトランジスタＰ２及びＮ２よりなるインバータが図示されているが、たし算器、掛け算器のような多様な論理回路に代替できる。
【００２４】
論理回路部１４は入力信号Ｖｉに応答してデジタル論理演算を行い、デジタル論理演算結果を出力信号Ｖｏとして出力する。図５で論理回路はインバータより構成されている。すなわち、入力信号Ｖｉがハイであれば出力信号Ｖｏはローとなり、入力信号Ｖｉがローであれば出力信号Ｖｏはハイとなる。この時、出力信号ＶｏがハイとなるためにはキャパシタＣは充電されねばならなく、出力信号ＶｏがローとなるためにはキャパシタＣが放電されねばならない。
【００２５】
断熱電源供給部１０は電源供給源であって、入力信号Ｖｉの電圧レベルが変化すれば所定時間論理回路部１４のキャパシタＣに電荷を充電させたりあるいは論理回路部１４のキャパシタＣから電荷を放電させる。このように、断熱電源供給部１０を利用してキャパシタＣに／から電荷を充／放電する間に第１及び第２クロック信号ＣＫ１、ＣＫ２に応答してＣＭＯＳ電源供給部１２は非活性化する。また、断熱電源供給部１０は入力信号Ｖｉの電圧レベルによる突然の電流発生を抑制する。断熱電源供給部１０は図５に示したようにインダクタＬよりなる。したがって、入力信号Ｖｉのレベルがハイからローに変わる時、論理回路部１４に過度な電流が流れることを抑制する。また、入力信号Ｖｉのレベルがローからハイに変わる初期に断熱電源供給部１０に過度な電流が流れることを抑制する。
【００２６】
逆電流防止手段１６は前記断熱電源供給部１０がキャパシタＣを充／放電させる時、断熱電源供給部１０または論理回路部１４に逆電流が流れることを抑制する。望ましくは、逆電流防止手段１６は第１逆電流防止手段１６ａ及び第２逆電流防止手段１６ｂを含んでなる。
【００２７】
第１逆電流防止手段１６ａは断熱電源供給部１０から論理回路部１４に電流が供給されてキャパシタＣを充電させる時、論理回路部１４のキャパシタＣから断熱電源供給部１０に逆電流が流れないように制御する。図５に示したように第１逆電流防止手段１６ａは断熱電源供給部１０と論理回路部１４との間で論理回路部に供給される電流フローに順方向に連結される第１ダイオードＤ１よりなる。
【００２８】
そして、第２逆電流防止手段１６ｂは論理回路部１４のキャパシタＣから断熱電源供給部１０に電流が放電される時、断熱電源供給部１０から前記論理回路部１４に逆電流が流れないように制御する。図５に示したように第２逆電流防止手段１６ｂは断熱電源供給部１０と論理回路部１４との間で断熱電源供給部１０に放電される電流フローに順方向に連結される第２ダイオードＤ２よりなる。
【００２９】
引続き、ＣＭＯＳ電源供給部１２は断熱電源供給部１０で論理回路部１４を充／放電させた後、第１及び第２クロック信号ＣＫ１、ＣＫ２に応答して論理回路部１４を供給電源Ｖｄｄの電圧レベルに充電させたり、あるいは接地電源ＧＮＤの電圧レベルに放電させる。この時、ＣＭＯＳ電源供給部１２は断熱電源供給部１０より速く論理回路部１４を充／放電させる。図５を参照すれば、ＣＭＯＳ電源供給部１２は第１クロック信号ＣＫ１で制御されるトランジスタＰ１と第２クロック信号ＣＫ２で制御されるトランジスタＮ１とよりなる。第１クロック信号ＣＫ１に応答してトランジスタＰ１がターンオンされれば、供給電源Ｖｄｄから論理回路部１４に電流が流れて論理回路部１４が充電される。反対に、第２クロック信号ＣＫ２に応答してトランジスタＮ１がターンオンされれば、論理回路部１４から接地電源ＧＮＤに電流が流れて論理回路部１４が放電される。
【００３０】
次に、図５を参照して論理回路部１４の充／放電動作を詳細に説明する。
【００３１】
まず、ローの入力信号Ｖｉにより論理回路部１４が充電される動作を説明する。ローの入力信号Ｖｉにより論理回路部１４のトランジスタＰ２はターンオンされ、トランジスタＮ２はターンオフされる。すると、断熱電源供給部１０と論理回路部１４との間に電流が流れる通路が形成される。
【００３２】
図６は断熱電源供給部１０と論理回路部１４との間に電流パスが形成される時のＲＬＣ等価回路を示すものである。図６でＲはトランジスタＰ２がターンオンされた時の抵抗値を示す。図６に示されたＲＬＣ回路の特性は次の数式３のように示され、数式３は数式４のように解くことができる。
【数３】
0003827592.tif 000004
【数４】
0003827592.tif 000005
数式４でＲがほとんど存在しないと仮定すれば、出力電圧Ｖｏは次の数式５の通りである。
【数５】
0003827592.tif 000006
数式５を参照すれば、出力電圧Ｖｏは断熱電源供給部１０の電源Ｖｄｄ／２の２倍まで上昇する。すなわち、出力電圧ＶｏはＶｄｄまで上昇する。一方、前述したように、図６の回路ではインダクタＬ及びキャパシタＣにより決定される共振周波数によってキャパシタＣへの充電及びインダクタＬへの放電が周期的に行われる（図４参照）。すなわち、キャパシタＣに充電された後、所定時間が過ぎた後インダクタＬに、キャパシタＣに充電された電荷が放電される。図５に示された第１ダイオードＤ１は、このように共振周波数によりキャパシタＣに充電された電荷がインダクタＬに放電されつつ形成される逆方向電流を止めて出力電圧Ｖｏの電圧降下を防止する。
【００３３】
一方、数式５を参照して抵抗値Ｒがほとんど存在しない場合に出力電圧Ｖｏは断熱電源供給部１０の電源Ｖｄｄ／２の２倍まで上昇することを示した。しかし、実際にはトランジスタＰ２による抵抗値Ｒが存在し、第１ダイオードＤ１の影響により断熱電源供給部１０の電源Ｖｄｄ／２の２倍まで上昇できない。また、トランジスタＰ２及び第１ダイオードＤ１の影響がなかったとしても、所望の時間内にキャパシタＣへの充電が所望のレベル、すなわち、供給電源Ｖｄｄレベルまで行われない恐れがある。すなわち、前述したようにキャパシタＣ及びインダクタＬにより形成される共振周波数によりキャパシタＣへの充電時間が決まるからである。共振周波数により決まる充電時間Ｔｃを計算すれば、その大体の値は次の数式６のように求められる。
【数６】
0003827592.tif 000007
数式６により求められた充電時間Ｔcは使用者により決定される充電時間ではなく前述したようにインダクタＬ及びキャパシタＣにより決定される値であり、回路によって変わる。
【００３４】
すなわち、断熱電源供給部１０を利用しては電流量制御を通じて電力消耗を減らせるが、所望の電圧レベルに充電できないことがある。したがって、図５を参照して、一定時間中は断熱電源供給部１０を通じて論理回路のキャパシタＣを充電させる。次に、所望の時間内に所望の充電電圧レベルにキャパシタＣを充電させるために、接地電圧の第１クロック信号ＣＫ１を印加する。すると、トランジスタＰ１はターンオンされる。ターンオンされたトランジスタＰ１によりＣＭＯＳ電源供給部１２の供給電源ＶｄｄからトランジスタＰ１を通じてキャパシタＣに電荷を短時間内に供給して、出力電圧Ｖｏを短時間内に供給電源Ｖｄｄレベルに到達させる。
【００３５】
次に、電源電圧の入力信号Ｖｉにより論理回路部１４のキャパシタＣが放電される動作を説明する。電源電圧の入力信号Ｖｉにより論理回路部１４のトランジスタＰ２はターンオフされ、トランジスタＮ２はターンオンされる初期には第１及び第２クロック信号ＣＫ１、ＣＫ２によりＣＭＯＳ電源供給源１２のトランジスタＰ１及びＮ１がすべてターンオフされる。すると、断熱電源供給部１０と論理回路部１４との間に電流が流れうる通路が形成され、その等価回路は図６に示された通りであり、ただ電流の方向だけが反対である。図６に示された等価回路では、前述したようにキャパシタＣ及びインダクタＬにより決定される共振周波数によりインダクタＬ側からキャパシタＣ側に電流が流れる場合もあり、反対にキャパシタＣ側からインダクタＬ側に電流が流れる場合もある。
【００３６】
しかし、キャパシタＣの放電時には第２ダイオードＤ２によりインダクタＬからキャパシタＣへの充電電流は流れなくなる。結局、ターンオンされたトランジスタＮ２によりキャパシタＣからインダクタＬにだけ電流が流れ、キャパシタＣの放電が始まる。この後、所望の時間内にキャパシタＣの電圧が接地電源ＧＮＤのレベルに放電されるように第２クロック信号ＣＫ２を印加する。すると、トランジスタＮ１がターンオンされてキャパシタＣに充電された電荷は速く接地電源ＧＮＤに放電される。
【００３７】
図７（ａ）ないし（ｄ）は以上説明された図５に示された回路の動作波形を示す。
【００３８】
図５及び図７を参照して、区間Ｔ１は断熱電源供給源１０を通じて論理回路部１４のキャパシタＣが充／放電される区間であり、Ｔ２はＣＭＯＳ電源供給源１２を通じてキャパシタＣが充／放電される区間である。まず、区間Ｔ１を見れば断熱電源供給部１０を通じて論理回路部１４の出力電圧Ｖｏが徐々に充／放電される。ところが、ＣＭＯＳ電源供給部１２が動作する区間Ｔ２では出力電圧Ｖｏが速く供給電源Ｖｄｄレベルに充電されたりあるいは接地電源ＧＮＤレベルに放電される。
【００３９】
以上のように、本発明による混合型電源供給回路は断熱電源供給部１０及びＣＭＯＳ電源供給部１２を利用するが、入力電圧Ｖｉのレベルが変わる初期には断熱電源供給部１０を利用して論理回路部１４を充／放電させ、この後ＣＭＯＳ電源供給部１２を利用して論理回路部１２を充／放電させる。結局、断熱電源供給部１０により充／放電時に消費電力を減らしつつ、ＣＭＯＳ電源供給部１２により所望の時間内に所望の充／放電レベルに論理回路部１４を充／放電させうる。
【００４０】
図８は図５に示された回路をシミュレーションするための回路図であって、各部の参照番号が示すものは図５の参照番号が示すものと同一である。但し、図８の回路図では抵抗値を減らすためにインバータのトランジスタＰ２及びＮ２に相補関係のトランジスタＮ２’、Ｐ２’を各々さらに連結した。
【００４１】
図９は、図８に示された回路での入力信号Ｖｉと出力信号Ｖｏとの対比を示す図面である。図９を参照すれば、入力信号Ｖｉがハイからローまたはローからハイに変わった後の区間Ｔ１では出力信号Ｖｏが断熱電源供給部１０により比較的緩慢に変化する。ところが、区間Ｔ２ではＣＭＯＳ電源供給部１２により出力信号Ｖｏは急に変わって出力しようとする電圧レベル、すなわち、供給電源Ｖｄｄ
５Ｖのレベルまで到達する。
【００４２】
図１０は、図８に示された回路の電流フローを示す図面である。図１０を参照すれば、断熱電源供給部１０を利用して論理回路部１４を充／放電する区間Ｔ１では電流が緩慢に流れて電力消費を最小化できる。ところが、区間Ｔ２ではＣＭＯＳ電源供給部１２により論理回路部１４を速く充／放電させれば、電流が急に増加するピック電流が生じる。しかし、図８に示された回路では論理回路部１４を断熱電源供給部１０を通じて所定電圧で充／放電させた後、ＣＭＯＳ電源供給部１２を利用して所望の電圧で充／放電させる。すなわち、ＣＭＯＳ電源供給部１２を利用して論理回路部１４のキャパシタＣを充／放電させる電荷量は、従来のように最初からＣＭＯＳ電源供給部を利用してキャパシタを充／放電させる時より少ない。したがって、図８に示された回路でＣＭＯＳ電源供給部１２を利用して論理回路部１４を充／放電させる時に生じるピック電流量は最初からＣＭＯＳ電源供給部１２を利用する時のピック電流量より少なくなる。
【００４３】
次の表１は図８に示された論理回路部１４をＣＭＯＳ電源供給部１２だけを利用して充／放電させる時と、本発明のように断熱電源供給部１０とＣＭＯＳ電源供給部１２とを共に利用して充／放電をさせる時との消費電力を比較した結果である。この時、充／放電は各々１回ずつ行った。ここで、論理回路部１４をＣＭＯＳ電源供給部１２だけを利用して充／放電させた場合は従来の技術に当たる。
【表１】
0003827592.tif 000008
表１を参照して、使われるあらゆるトランジスタで消費される電力を比較した結果、本発明による混合型電源供給回路を利用した場合の消費電力はＣＭＯＳ電源供給部１２だけを利用する時の消費電力の１４％程度である。また、あらゆるトランジスタとダイオードで消費される電力を比較した結果、本発明による混合型供給回路を利用した場合の消費電力はＣＭＯＳ電源供給部１２だけを利用する時の消費電力の３４％程度である。
【００４４】
結果的に、本発明による混合型電源供給回路を利用して論理回路部１４を充／放電させる場合、従来消費されていた電力の１０％〜３０％に当たる電力だけでも論理回路を充／放電させうることが分かる。
【００４５】
図１１は、多数のデジタル論理回路より構成されるデジタルシステムを概略的に示すブロック図である。図１１に示されたデジタルシステムは多数のレジスタ３０、５０、６０、８０、１００と多数の論理回路４０、７０、９０とを含んでなる。
【００４６】
図１１を参照して、多数のレジスタ３０、５０、６０、８０、１００はデジタルシステムがシステムクロック信号ＳＣＫに同期して動作するように制御する。ここで、論理回路４０、７０、９０は入力信号ＶＩＮ１、ＶＩＮ２によって所定演算を行い、論理回路４０、７０、９０の各々は固有の遅延時間Ｔｄを有する。図１１で論理回路Ａは遅延時間Ｔｄが１００であり、論理回路Ｂは遅延時間Ｔｄが７０であり、論理回路Ｃは遅延時間Ｔｄが２０であると仮定する。このように、論理回路の遅延時間Ｔｄが多様な時は最大遅延時間を抽出し、最大遅延時間によってシステムクロック信号ＳＣＫの周波数を決定する。すなわち、図１１に示されたデジタルシステムでは論理回路Ａの遅延時間１００が最大遅延時間となり、これによりシステムクロック信号ＳＣＫの周波数が決定される。
【００４７】
論理回路Ａはシステムクロック信号ＳＣＫに同期して入力される入力信号ＶＩＮ１を入力して所定の演算を行ない、その結果を出力する。論理回路Ｂはシステムクロック信号ＳＣＫに同期して入力される入力信号ＶＩＮ２を入力して所定の演算を行い、その結果を出力する。論理回路Ｃはシステムクロック信号ＳＣＫに同期して論理回路Ａの出力及び論理回路Ｂの出力を入力して所定の演算を行ない、その結果を出力する。レジスタ１００は論理回路Ｃの出力をシステムクロック信号ＳＣＫに同期して出力端子ＶＯＵＴを通じて出力する。ここで、論理回路Ａ、Ｂ、Ｃから出力される出力信号はハイまたはローレベルを有するデジタル信号である。このように、論理回路Ａ、Ｂ、Ｃがハイまたはローレベルのデジタル信号を出力するためには論理回路Ａ、Ｂ、Ｃが充／放電されねばならない。
【００４８】
次に、本発明による混合型電源供給回路を利用して図１１に示された多数の論理回路を効果的に充／放電させる方法を説明する。
【００４９】
図１２は、本発明による混合型電源供給回路を利用してデジタルシステムをなす多数の論理回路を効果的に充／放電させる方法の一実施形態によるフローチャートである。
【００５０】
図１１及び図１２を参照すれば、まず、多数のデジタル論理回路のうち遅延時間が一番長い論理回路を抽出し、抽出された論理回路の遅延時間を最大遅延時間としてシステムクロック信号ＳＣＫの周波数を決定する（第１１０段階）。例えば、図１１に示されたデジタルシステムでは最大遅延時間は１００である。
【００５１】
第１１０段階後に、充／放電させようとする論理回路の遅延時間が第１１０段階で抽出された最大遅延時間と同じかどうかを比較する（第１１５段階）。
【００５２】
第１１５段階で、充／放電させようとする論理回路の遅延時間が最大遅延時間と同じであると判断されれば、デジタル論理回路は混合型電源供給回路でＣＭＯＳ電源供給部を利用して電流を充／放電させる。すなわち、最大遅延時間を有する論理回路の場合、断熱電源供給部を利用して論理回路を充／放電させる時間的余裕がない。したがって、論理回路の電流消耗が大きくてもＣＭＯＳ電源供給部を利用して短時間内に論理回路を充／放電させる。例えば、図１１で論理回路Ａは最大遅延時間を有するので、混合型電源供給回路は論理回路ＡをＣＭＯＳ電源供給部を利用して充／放電させる。
【００５３】
一方、第１１５段階で、論理回路の遅延時間が最大遅延時間より短いと判断されれば、混合型電源供給回路は所定時間断熱電源供給部を利用して論理回路を初期充／放電させる（第１２５段階）。この時、第１２５段階で断熱電源供給部を利用した論理回路の充／放電時間は本発明の一実施形態によれば（最大遅延時間−充／放電させようとする論理回路の遅延時間）であることが望ましい。実際には、（最大遅延時間−充／放電させようとする論理回路の遅延時間）中に断熱電源供給部により論理回路部がある程度充／放電される。したがって、残る遅延時間中のＣＭＯＳ充／放電時に時間的余裕があるので、より長時間断熱電源を使用できる。
【００５４】
断熱電源供給部を利用して所定時間論理回路を充／放電させた後、ＣＭＯＳ電源供給部を利用して論理回路の充／放電レベルを供給電源／接地電源レベルに速く充／放電させる（第１３０段階）。この時、第１３０段階でＣＭＯＳ電源供給部を利用した論理回路の充／放電時間は充／放電させようとする論理回路の遅延時間だけであることが望ましい。例えば、図１１で論理回路Ｂ及びＣを論理回路ＡのようにＣＭＯＳ電源供給部を利用して充／放電させる場合、無駄に短時間に動作する場合がある。すなわち、論理回路Ａと比較して論理回路Ｂは８５だけ動作時間の余裕があり、論理回路Ｃは８０だけ動作時間の余裕がある。このように、動作時間の余裕がある論理回路の場合、混合電源供給回路は余裕分の動作時間、すなわち、（最大遅延時間−充／放電させようとする論理回路の遅延時間）中には断熱電源供給部を利用して論理回路を充／放電させる。そして、残る時間、すなわち、充／放電させようとする論理回路の遅延時間中にはＣＭＯＳ電源供給部を利用して論理回路を充／放電させる。例えば、論理回路Ｂは遅延時間８５中には断熱電源供給部を利用して充／放電され、論理回路Ｂの遅延時間の１５中にはＣＭＯＳ電源供給部を利用して論理回路Ｂが充／放電される。
【００５５】
このように、論理回路Ｂ及びＣのように動作時間の余裕がある論理回路を充／放電させる時に本発明による混合型電源供給回路を利用することによって、全体システムの性能はそのまま維持しつつ論理回路Ｂ及びＣで消耗される電力を減らすことができる。
【００５６】
以上のように、相異なる遅延時間を有する多数の論理回路よりなるデジタルシステムで本発明による混合型電源供給回路を利用することによってシステムの性能をそのまま維持しつつシステムで消耗される電力を減らすことができる。
【００５７】
以上、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００５８】
【発明の効果】
前述したように、本発明による混合型電源供給回路と前記混合型電源供給回路を利用した論理回路の充／放電方法によれば、断熱電源供給回路部を通じて回路の消費電力を減らしつつ、ＣＭＯＳ電源供給部を通じて所望の時間内に所望の充／放電レベルに論理回路を充／放電させうる。また、相異なる遅延時間を有する多数の論理回路よりなるデジタルシステムで本発明による混合型電源供給回路を利用することによってシステムの性能をそのまま維持しつつシステムの省エネルギー性を向上させうる。
【図面の簡単な説明】
【図１】  ＣＭＯＳインバータの回路構成を示す図面である。
【図２】  図１に示されたインバータが充電動作する時の等価回路を示す図面である。
【図３】  断熱充電回路の等価回路を示す図面である。
【図４】  インダクタを利用した電源供給源を示す図面である。
【図５】  本発明による混合型充電回路の一実施形態を示す回路図である。
【図６】  断熱電源供給部１０と論理回路部１４との間に電流パスが形成される時のＲＬＣ等価回路を示す図面である。
【図７】  （ａ）ないし（ｄ）は、前記図５に示された回路の動作波形を示す図面である。
【図８】  図５に示された回路をシミュレーションするための回路図である。
【図９】  図８に示された回路での入力信号Ｖｉと出力信号Ｖｏとの対比を示す図面である。
【図１０】  図８に示された回路の電流フローを示す図面である。
【図１１】  多数のデジタル論理回路を利用するデジタルシステムを概略的に示すブロック図である。
【図１２】  本発明による混合型電源供給回路を利用してデジタルシステムをなす多数のデジタル論理回路を効果的に充／放電させる方法の一実施形態によるフローチャートである。
【符号の説明】
１０  断熱電源供給部
１２  ＣＭＯＳ電源供給部
１４  論理回路部
１６  逆電流防止手段
１６ａ  第１逆電流防止手段
１６ｂ  第２逆電流防止手段
３０、５０、６０、８０、１００  レジスタ
４０、７０、９０  論理回路
Ｐ、Ｐ１、Ｐ２、Ｐ２’、Ｎ、Ｎ１、Ｎ２、Ｎ２’  トランジスタ
Ｄ１  第１ダイオード
Ｄ２  第２ダイオード
Ｌ  インダクタ
Ｃ  キャパシタ
Ｒ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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