(57)【特許請求の範囲】
【請求項１】
多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する第１の遅延手段と、
多段接続された複数の遅延素子により、画像形成装置の書き出しタイミングを制御するインデックス信号を遅延させ、各段毎に遅延被制御信号として出力する第２の遅延手段と、
前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分の段数と、所定分解能と、指定遅延量とから遅延量を演算する遅延量演算手段と、
前記遅延量演算手段により演算された遅延量に基づいて、前記遅延被制御信号の内から択一的に信号を選択し、選択した信号を外部出力する信号選択手段と、
を備えることを特徴とする信号制御回路。
【請求項２】
所定信号を外部入力する入力手段と、
前記入力手段により入力された所定信号と同期する前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
を備え、
前記遅延量演算手段は、前記検出手段により検出された段数に基づいて、前記遅延量を演算することを特徴とする請求項１記載の信号制御回路。
【請求項３】
前記第１の遅延手段と前記第２の遅延手段は同一の回路構成であることを特徴とする請求項１又は２に記載の信号制御回路。
【請求項４】
前記遅延量演算手段は、前記第１の遅延手段の遅延特性を前記第２の遅延手段の遅延特性に合わせるために、遅延量を補正する補正手段を有することを特徴とする請求項１〜３の何れか一項に記載の信号制御回路。
【請求項５】
多段接続された複数の遅延素子により基準クロック信号または画像形成装置の書き出しタイミングを制御するインデックス信号を遅延させ、各段毎に遅延基準クロック信号または遅延被制御信号として出力する遅延手段と、
前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分の段数と、所定分解能と、指示遅延量とから遅延量を演算する遅延量演算手段と、
前記遅延量演算手段により演算された遅延量に基づいて、前記遅延被制御信号の内から択一的に信号を選択し、選択した信号を外部出力する信号選択手段と、
を備え、前記遅延手段に入力する基準クロック信号とインデックス信号とを切り替え、切り替えた信号に応じて、前記遅延手段、前記遅延量演算手段及び前記信号選択手段を作用させることを特徴とする信号制御回路。
【請求項６】
所定信号を外部入力する入力手段と、
前記入力手段により入力された所定信号と同期する前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
を備え、
前記遅延量演算手段は、前記検出手段により検出された段数に基づいて、前記遅延量を演算し、
前記遅延手段に入力する基準クロック信号とインデックス信号とを切り替え、切り替えた信号に応じて、前記遅延手段、前記検出手段、前記遅延量演算手段及び前記信号選択手段を作用させることを特徴とする請求項５記載の信号制御回路。
【請求項７】
請求項１又は５に記載の信号制御回路を備え、
前記信号選択手段から外部出力される信号により前記書き出しタイミングが制御されることを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号制御回路に係り、特に、プリンタや複写機で用いられる信号制御回路に関する。
【０００２】
【従来の技術】
近年、デジタルカメラやスキャナ等の普及により、画像をデジタルデータに変換し、変換した画像をコンピュータに取り込んで、手軽に画像処理を行えるようになった。このため、例えば、コンピュータに取り込んだ画像をきれいに速く印刷する場合に、カラーレーザープリンタや複写機（以下、プリンタ等という。）が利用されることが多くなった。
【０００３】
このプリンタ等は、Ｙ（黄）Ｍ（マゼンダ）Ｃ（シアン）Ｋ（黒）の４色の掛け合わせにより、様々な色を再現するのが一般的である。このため、画像を印刷する際の書き込みユニット（例えば、感光体ドラム、レーザＲＯＳ（Raster Optical Scanner:レーザ走査光学系）等）は、ＹＭＣＫの各色毎に備えられる。
【０００４】
上述のプリンタ等のように、ＹＭＣＫの各色毎に書き込みユニットを備える場合は、書き込みユニットの組み立て誤差（例えば、感光体ドラムの設置位置のずれ）や温度変化による書き込みユニット内の特性変化等により、印刷時の画像等の書き出し位置がずれる、つまり色ずれが生じるという問題があった。この問題に対応するため、従来は、各色毎の書き込みユニットに対して、別々の制御信号を出力し、印刷時の書き出しタイミングを制御していた。
【０００５】
【発明が解決しようとする課題】
具体的には、比較的大きな色ずれ（画素単位の色ずれ）は画素クロック（基準クロック）により大まかに調整することができる。しかし、基準クロック以下のずれ（画素単位未満の色ずれ）は、ディレイバッファ等を用いて微調整する必要がある。更にこの微調整は、基準クロックに応じたディレイバッファの遅延量の微調整となるため、ディレイバッファ等の追加のための手間がかかっていた。つまり、従来は人手による物理的な回路の変更により書き出しタイミングを制御していたため、煩雑な作業を要するとともに、回路そのものの自由度が低かった。
【０００６】
本発明の課題は、基準クロックの周期以下の分解能で信号を出力することにより、高精度なタイミングの制御を行う回路を実現することである。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下の様な特徴を備えている。
【０００８】
請求項１記載の発明は、
多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延基準クロック信号として出力する第１の遅延手段と、
多段接続された複数の遅延素子により、画像形成装置の書き出しタイミングを制御するインデックス信号を遅延させ、各段毎に遅延被制御信号として出力する第２の遅延手段と、
前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分の段数と、所定分解能と、指定遅延量とから遅延量を演算する遅延量演算手段と、
前記遅延量演算手段により演算された遅延量に基づいて、前記遅延被制御信号の内から択一的に信号を選択し、選択した信号を外部出力する信号選択手段と、
を備えることを特徴としている。
【０００９】
請求項１記載の発明によれば、遅延基準クロック信号に基づいて基準クロック信号の１周期分の段数と、所定分解能と、指示遅延量とから遅延量を演算する。そして、この遅延量に基づいて遅延被制御信号の内から択一的に選択した信号を外部出力する。従って、基準クロック信号の周波数の変化に関わらず、基準クロック信号に対して所定の分解能でインデックス信号を遅延させることができる。このため、インデックス信号のタイミングを高精度で制御できる。また、基準クロック信号と、インデックス信号とを別々に遅延させるため、同時に制御することができ、リアルタイムにインデックス信号を遅延させることができる。
請求項２記載の発明は、請求項１記載の発明において、
所定信号を外部入力する入力手段と、
前記入力手段により入力された所定信号と同期する前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
を備え、
前記遅延量演算手段は、前記検出手段により検出された段数に基づいて、前記遅延量を演算することを特徴としている。
請求項２記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて、基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数に基づいて遅延量を演算する信号制御回路が実現される。
【００１０】
請求項３記載の発明は、請求項１又は２記載の信号制御回路において、前記第１の遅延手段と前記第２の遅延手段は同一の回路構成であることを特徴としている。
【００１１】
請求項３記載の発明によれば、基準クロック信号に基づいてインデックス信号の遅延量を演算することが容易にできる。
【００１２】
請求項４記載の発明は、請求項１〜３の何れか一項に記載の信号制御回路において、前記遅延量演算手段は、前記第１の遅延手段の遅延特性を前記第２の遅延手段の遅延特性に合わせるために、遅延量を補正する補正手段を有することを特徴としている。
【００１３】
請求項４記載の発明によれば、第１の遅延手段の遅延特性と、第２の遅延手段の遅延特性とが異なっても、遅延特性を同一にすることができ、基準クロック信号と、インデックス信号との遅延量を同一にできるため、基準クロック信号に基づいて演算された遅延量をインデックス信号の遅延量に適用することができる。
【００１４】
請求項５記載の発明によれば、
多段接続された複数の遅延素子により基準クロック信号または画像形成装置の書き出しタイミングを制御するインデックス信号を遅延させ、各段毎に遅延基準クロック信号または遅延被制御信号として出力する遅延手段と、
前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分の段数と、所定分解能と、指示遅延量とから遅延量を演算する遅延量演算手段と、
前記遅延量演算手段により演算された遅延量に基づいて、前記遅延被制御信号の内から択一的に信号を選択し、選択した信号を外部出力する信号選択手段と、
を備え、
前記遅延手段に入力する基準クロック信号とインデックス信号とを切り替え、切り替えた信号に応じて、前記遅延手段、前記遅延量演算手段及び前記信号選択手段を作用させることを特徴としている。
【００１５】
請求項５記載の発明によれば、１つの遅延手段により基準クロック信号と、インデックス信号とを遅延させる。また、遅延基準クロック信号に基づいて基準クロック信号の１周期分の段数と、所定分解能と、指示遅延量とから遅延量を演算する。そして、この遅延量に基づいて遅延被制御信号の内から択一的に選択した信号を外部出力する。したがって、基準クロック信号の周波数の変化に関わらず、基準クロック信号に対して所定の分解能で、インデックス信号を遅延させることができる。このため、インデックス信号のタイミングを高精度で制御できる。また、同一の遅延手段により基準クロック信号と、インデックス信号とを遅延させるので、基準クロック信号に基づいて演算した遅延量をインデックス信号の遅延にそのまま適用することができる。
請求項６記載の発明は、請求項５記載の信号制御回路において、
所定信号を外部入力する入力手段と、
前記入力手段により入力された所定信号と同期する前記遅延基準クロック信号に基づいて、前記基準クロック信号の１周期分に係る前記遅延素子の段数を検出する検出手段と、
を有し、
前記遅延量演算手段は、前記検出手段により検出された段数に基づいて、前記遅延量を演算し、
前記遅延手段に入力する基準クロック信号とインデックス信号とを切り替え、切り替えた信号に応じて、前記遅延手段、前記検出手段、前記遅延量演算手段及び前記信号選択手段を作用させることを特徴としている。
請求項６記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号とに基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数に基づいて遅延量を演算する信号制御回路が実現される。
また、請求項７記載の発明のように、請求項１又は５に記載の信号制御回路を備え、前記信号選択手段から外部出力される信号により前記書き出しタイミングが制御される画像形成装置を実現してもよい。
【００１６】
【発明の実施の形態】
〔第１の実施の形態〕
以下、図１〜図７を参照して本発明を適用した信号制御回路１０の第１の実施の形態を詳細に説明する。この信号制御回路１０は、例えば、カラーレーザープリンタが内部に備える複数の書き込みユニットの書き出しタイミングを制御するＩＮＤＥＸ信号（被制御信号）を遅延させる。
【００１７】
まず、第１の実施の形態における構成を説明する。
図１は、信号制御回路１０の構成を示す図である。
信号制御回路１０は、遅延チェーン部１、状態検出部２、同期信号検出部３、遅延量演算部４、遅延チェーン部５、及び信号セレクト部６により構成される。
【００１８】
遅延チェーン部１は、図２に示すように、ｍ個のディレイセルＤＣ１〜ｍと、複数のインバータＩＮＶと、により構成され、基準クロック信号Ｒｅｆ（ＤＬ０）を遅延させて状態検出部２に出力する。ここで、インバータＩＮＶは、基準クロック信号Ｒｅｆ（ＤＬ０）のデューティの崩れを抑制するために挿入される。
【００１９】
ディレイセルＤＣ１〜ｍは、それぞれ入力された入力信号を所定遅延量（例えば、Ｘ[ｐｓオーダ]）だけ遅延させてそれぞれ出力する。つまり、図２に示すように、ディレイセルＤＣ１〜ｍを多段（直列）に接続し、各ディレイセルに対応する出力段を設けることで、所定遅延量の整数倍（１〜ｍ倍）で遅延させた入力信号を各出力段から出力する。これがｍｂｉｔ幅の信号として、状態検出部２に出力される。
【００２０】
詳述すると、図２において、１段目のディレイセルＤＣ１は、基準クロック信号Ｒｅｆ（ＤＬ０）を所定遅延量（例えば、Ｘ[ｐｓオーダ]）だけ遅延させて出力する。そして、この出力された信号は、ディレイセルＤＣ１に対応する出力段から遅延信号ＤＬ１として状態検出部２に出力されるとともに、ディレイセルＤＣ２へ出力される。
また、２段目のディレイセルＤＣ２は、入力された遅延信号ＤＬ１を所定遅延量（例えば、Ｘ[ｐｓオーダ]）だけ遅延させて出力する。そして、この出力された信号はディレイセルＤＣ２に対応する出力段から遅延信号ＤＬ２として状態検出部２に出力されるとともに、ディレイセルＤＣ３へ出力される。
同様に、ｍ段目のディレイセルＤＣｍは、入力された遅延信号ＤＬｍ-１を所定遅延量（例えば、Ｘ[ｐｓオーダ]）だけ遅延させて出力する。そして、この出力された信号はディレイセルＤＣｍに対応する出力段から遅延信号ＤＬｍとして状態検出部２に出力される。
つまり、ここで遅延チェーン部１は、第１の遅延手段としての機能を有している。また、ここで遅延信号ＤＬ１〜ｍは、遅延基準クロック信号を意味する。
【００２１】
状態検出部２は、図３に示すように、ｍ個のＤフリップフロップＦＦ１〜ｍにより構成され、基準パルス信号が入力されたタイミングで、遅延チェーン部１から入力された遅延信号ＤＬ１〜ｍの状態（「Ｈ」または「Ｌ」）を検出（ラッチ）し、同期信号検出部３の検出回路３ａに出力する。ここでは、所定信号として、基準パルス信号を使用している。また、ここで状態検出部２は、入力手段としての機能を有している。
【００２２】
ＤフリップフロップＦＦ１〜ｍには、各入力端子Ｄに遅延チェーン部１から出力された、遅延信号ＤＬ１〜ｍの状態（「Ｈ」または「Ｌ」）がそれぞれ入力され、各クロック端子に基準パルス信号が入力される。そして、この基準パルス信号に同期して各入力端子Ｄに入力された遅延信号ＤＬ１〜ｍの状態をラッチし、ラッチした値を出力端子Ｑから出力するとともに、このラッチした値を反転出力端子から反転出力する。
【００２３】
同期信号検出部３は、図３に示す検出回路３ａと、演算回路（図示省略）と、を備える。
図３において、検出回路３ａは、ｍ個のＮＡＮＤゲートＮ１〜ｍにより構成される。
【００２４】
ＮＡＮＤゲートＮ１〜ｍは、前段（ここでは、１〜ｍ段）のＤフリップフロップの出力端子Ｑから出力される値と、次段（ここでは、２〜「ｍ＋１」段）のＤフリップフロップの反転出力端子から出力される値と、をそれぞれ入力とし、入力された２つの値（「Ｈ」または「Ｌ」）の否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。
【００２５】
演算回路（図示省略）は、検出回路３ａから出力された演算結果が入力される。そして、入力された演算結果に基づいて、基準クロック信号Ｒｅｆの１周期分の遅延を行うディレイセルの数を算出する。また、算出したディレイセルの数を遅延量演算部４に出力する。具体的な動作については後述する。
【００２６】
上述したように、状態検出部２及び同期信号検出部３は、検出手段としての機能を有している。
【００２７】
遅延量演算部４は、同期信号検出部３から出力されたディレイセルの数と、外部（例えば、ＣＰＵ）から指示される、指示遅延量及び分解能１／ｎと、が入力される。ここで、分解能１／ｎは、任意に設定され、固定値、または可変値の何れであってもよい。
【００２８】
そして、遅延量演算部４は、入力されたディレイセルの数（段数）と、分解能１／ｎと、指示遅延量と、の積を遅延量として演算する。例えば、ディレイセルの数が１００段であり、分解能が１／３２であり、指示遅延量がＡである場合には、１００段×１／３２×Ａ（Ａ＝１，２，３，…，３２）により遅延量を演算する。この演算に基づいて、遅延量演算部４は、遅延チェーン部５の出力段数を選択するセレクト信号を生成し、信号セレクト部６に出力する。
つまり、ここで遅延量演算部４は、遅延量演算手段としての機能を有している。
【００２９】
遅延チェーン部５は、図２に示す遅延チェーン部１と同一の構成であり、外部から入力されるＩＮＤＥＸ信号をｍ個のディレイセルにより、それぞれ所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させる。そして、ディレイセルＤＣ１〜ｍに対応する各出力段から出力される遅延信号をｍｂｉｔ幅の信号として信号セレクト部６に出力する。
つまり、ここで遅延チェーン部５は、第２の遅延手段としての機能を有している。また、遅延チェーン部５から出力される遅延信号は、遅延被制御信号を意味する。
【００３０】
信号セレクト部６は、図４に示すように、セレクタ６ａを備えて構成される。このセレクタ６ａには、遅延量演算部４から出力されるセレクト信号と、遅延チェーン部５の各段（１〜ｍ段）から出力されたｍｂｉｔ幅の信号と、が入力される。そして、セレクタ６ａは、セレクト信号に応じて、ｍｂｉｔ幅の信号の内、一の信号を選択し、選択した信号を遅延ＩＮＤＥＸ信号として外部に出力する。
つまり、ここで信号セレクト部６は、信号選択手段としての機能を有している。
【００３１】
次に、図５〜図７を参照して、第１の実施の形態における動作を説明する。
図５は、遅延チェーン部１に入力される基準クロック信号Ｒｅｆ（ＤＬ０）と、遅延チェーン部１から出力される遅延信号ＤＬ１〜２０１と、の一例を示す図である。
【００３２】
図５に示すように、遅延信号ＤＬ１（１段目の出力信号）は、基準クロック信号Ｒｅｆ（ＤＬ０）をディレイセルＤＣ１によって所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延し、遅延信号ＤＬ２（２段目の出力信号）は、基準クロック信号Ｒｅｆ（ＤＬ０）をディレイセルＤＣ１・２によって所定遅延量の２倍（つまり２Ｘ[ｐｓオーダ]）だけ遅延し、遅延信号ＤＬ２００（２００段目の出力信号）は、基準クロック信号Ｒｅｆ（ＤＬ０）をディレイセルＤＣ１〜２００によって所定遅延量の２００倍（つまり２００Ｘ[ｐｓオーダ]）だけ遅延する。
【００３３】
また、ここで、遅延信号ＤＬ１００・２００は、基準クロック信号Ｒｅｆ（ＤＬ０）と同期している。つまり、遅延信号ＤＬ１００・２００の遅延量である１００Ｘ秒、及び２００Ｘ秒は、基準クロック信号Ｒｅｆ（ＤＬ０）の周期の整数倍であることを意味する。
【００３４】
そして、遅延チェーン部１は、遅延信号ＤＬ１〜ｍを状態検出部２に出力し、状態検出部２は、基準パルス信号が入力されたタイミングで、遅延信号ＤＬ１〜ｍの状態（「Ｈ」または「Ｌ」）を同期信号検出部３に出力する。
【００３５】
図６は、状態検出部２に入力される基準パルス信号及び遅延信号ＤＬ１〜２０１と、基準クロック信号Ｒｅｆ（ＤＬ０）と、のタイミングチャートである。
【００３６】
同期信号検出部３では、図６に示すように、基準パルス信号と同期する遅延信号（ここでは、遅延信号ＤＬ１００・２００）を検出する。図６は、基準パルス信号が基準クロック信号Ｒｅｆ（ＤＬ０）の立ち上がりエッジに同期したタイミング(図６に示す時間Ｔ１)で状態検出部２に入力された場合の一例である。
【００３７】
この時間Ｔ１において、遅延信号ＤＬ１〜３、１０１、２０１は「Ｌ」になっており、遅延信号ＤＬ９９、１００、１９９、２００は「Ｈ」になっている。したがって、基準パルス信号が入力された時間Ｔ１にＤフリップフロップＤ１〜ｍは、遅延信号ＤＬ１〜ｍをそれぞれラッチして、ＮＡＮＤゲートＮ１〜ｍに出力する。
【００３８】
そして、ＮＡＮＤゲートＮ１〜ｍは、ＤフリップフロップＦＦ１〜ｍから出力された状態に基づいて否定論理積を演算し、演算結果を演算回路（図示省略）に出力する。この演算により、基準パルス信号と同期する信号と、同期しない信号と、が識別される。したがって、図６に示す遅延信号ＤＬ１００・２００（つまり、基準パルス信号と同期する信号）に対応するＮＡＮＤゲートＮ１００・２００から、「Ｌ」が演算回路に出力され、ＮＡＮＤゲートＮ１００・２００以外の信号に対応するＮＡＮＤゲートから「Ｈ」が出力される。
【００３９】
そして、演算回路は遅延信号ＤＬ１００・２００を出力した遅延チェーン部１の出力段数の差（すなわち、ＮＡＮＤゲートＮ２００の“２００”−ＮＡＮＤゲートＮ１００の“１００”＝１００段）を演算して、遅延量演算部４に出力する。
【００４０】
遅延量演算部４は、同期信号検出部３から出力された遅延チェーン部１の出力段数の差（１００段）、つまり基準クロック信号Ｒｅｆの１周期分の遅延を行うディレイセルの数と、外部（例えば、ＣＰＵ）から入力される、指示遅延量及び分解能１／ｎと、の積を演算することにより遅延チェーン部５の出力段目を選択するセレクト信号を生成し、信号セレクト部６に出力する。
【００４１】
図７は信号制御回路１０に外部から入力される基準クロック信号Ｒｅｆ及びＩＮＤＥＸ信号と、信号制御回路１０から出力される遅延ＩＮＤＥＸ信号と、のタイミングチャートの一例である。
【００４２】
図７において、ＩＮＤＥＸ信号は、遅延チェーン部５に入力され、ディレイセルＤＣ１〜ｍによってそれぞれ所定遅延量（Ｘ[ｐｓオーダ]）の整数倍（１〜ｍ倍の何れか）だけ遅延され、ｍ段のディレイセルＤＣ１〜ｍに対応する各出力段（１〜ｍ段）からｍｂｉｔ幅の信号として信号セレクト部６に出力される。
そして、信号セレクト部６は、遅延量演算部４から入力されるセレクト信号に応じて、遅延チェーン部５から出力されるｍｂｉｔ幅の信号の内、一の信号を選択し、選択した信号を遅延ＩＮＤＥＸ信号として外部に出力する。
【００４３】
以上のように、第１の実施の形態の信号制御回路１０によれば、遅延チェーン部１、状態検出部２、及び同期信号検出部３の各部で、基準クロック信号Ｒｅｆの１周期分の遅延を行うために必要となるディレイセルの数（段数）を検出する。そして、遅延量演算部４は、検出されたディレイセルの数と、外部（例えば、ＣＰＵ）から入力される、分解能1／ｎ及び指示遅延量と、に基づいて、ＩＮＤＥＸ信号の遅延量を演算する。また、遅延量演算部４は、演算した遅延量に基づいてセレクト信号を生成し、信号セレクト部６に出力する。
【００４４】
また、遅延チェーン部５は、遅延チェーン部１と同等の複数のディレイセルにより、入力されたＩＮＤＥＸ信号をそれぞれ所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させ、各出力段から信号セレクト部６に出力する。
【００４５】
そして、信号セレクト部６は、入力されたセレクト信号に応じて、遅延チェーン部５の出力信号の内、一の信号を選択し、選択した信号を遅延ＩＮＤＥＸ信号として外部に出力する。
【００４６】
したがって、信号制御回路１０は、基準クロック信号Ｒｅｆの周波数（つまり、周期）の変化に関わらず、常に基準クロック信号Ｒｅｆの周期の分解能１／ｎで、ＩＮＤＥＸ信号（被制御信号）を遅延させることができる。このため、ＩＮＤＥＸ信号(被制御信号)のタイミングを高精度で制御できる。
【００４７】
また、集積回路（デジタル回路）内に信号制御回路１０を構成すれば、信号制御回路１０は高精度の遅延を実現できるため、従来のようにタイミング調整のために後から追加していたディレイバッファが必要なくなり、信号制御回路を安価で提供できる。
【００４８】
また、遅延チェーン部を２つ設け、一方の遅延チェーン部によりＩＮＤＥＸ信号（被制御信号）の遅延量を演算し、演算した遅延量で他方の遅延チェーン部から出力するＩＮＤＥＸ信号（被制御信号）を選択するので、２つの遅延チェーン部はそれぞれの動作を同時に行うことができ、リアルタイムに被制御信号を遅延させることができる。
【００４９】
なお、第１の実施の形態では、遅延チェーン部１と、遅延チェーン部５とは同特性の場合について説明したが、特性（例えば、各段による遅延量）が異なる場合には、遅延量を補正してもよい。この場合の補正は、遅延量演算部４で行うこととしてもよく、補正部を別に設けて行うこととしてもよい。また、ＣＰＵからの指示により補正を行うこととしてもよい。
つまり、ここで遅延量演算部４、または別に設ける補正部は、補正手段としての機能を有することになる。
【００５０】
また、第１の実施の形態では、状態検出部２に基準パルス信号が入力されることとしたが、これに限定されず、状態検出部２には所定信号が入力され、この所定信号に同期する遅延信号に基づいて、基準クロック信号の１周期分に係る遅延素子の段数を検出することとすればよい。したがって、例えば、状態検出部２に所定信号としてＩＮＤＥＸ信号が入力されることとしてもよい。
【００５１】
〔第２の実施の形態〕
次に、図８を参照して本発明を適用した信号制御回路２０の第２の実施の形態を詳細に説明する。なお、第２の実施の形態における信号制御回路２０の構成において、第１の実施の形態と同一部分については、詳細説明を省略し、同一の構成要素は、同一の符号を付して以下説明する。
【００５２】
まず、第２の実施の形態における構成を説明する。
図８は、信号制御回路２０の構成を示す図である。
信号制御回路２０は、状態検出部２、同期信号検出部３、遅延量演算部４、信号セレクト部６、入力信号セレクト部７、及び遅延チェーン部８により構成される。
【００５３】
入力信号セレクト部７は、セレクタ（図示省略）を備えて構成され、外部から入力される、基準クロック信号Ｒｅｆと、ＩＮＤＥＸ信号との内、何れか一方を選択して遅延チェーン部８に出力する。
【００５４】
遅延チェーン部８は、図２に示す遅延チェーン部１・５と同一の構成であり、入力部（１段目のディレイセルＤＣ１）に入力される信号（基準クロック信号Ｒｅｆ（ＤＬ０）、またはＩＮＤＥＸ信号）を各ディレイセルＤＣ１〜ｍにより所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させて、各出力段（１〜ｍ段）から状態検出部２、または信号セレクト部６に出力する。
つまり、ここで遅延チェーン部８は、遅延手段としての機能を有している。
【００５５】
状態検出部２は、図８に示すように、ＩＮＤＥＸ信号が入力されたタイミングで、遅延チェーン部８から入力された遅延信号ＤＬ１〜ｍの状態（「Ｈ」または「Ｌ」）を検出（ラッチ）し、同期信号検出部３の検出回路３ａに出力する。ここでは、所定信号として、ＩＮＤＥＸ信号を使用している。また、ここで状態検出部２は、入力手段としての機能を有している。
そして、同期信号検出部３の検出回路３ａにより、ＩＮＤＥＸ信号に同期する遅延信号を複数検出し、演算回路(図示省略)により、基準クロック信号Ｒｅｆの１周期分の遅延を行うディレイセルの数を算出する。
つまり、ここで、状態検出部２、及び同期信号検出部３は、検出手段としての機能を有している。
【００５６】
次に、第２の実施の形態における動作を説明する。
まずはじめに、入力信号セレクト部７は、外部から入力される基準クロック信号Ｒｅｆを選択し、遅延チェーン部８に出力する。ここで遅延チェーン部８は、入力された基準クロック信号Ｒｅｆを所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させて、各出力段（１〜ｍ段）からｍｂｉｔ幅の信号として状態検出部２に出力する。
【００５７】
状態検出部２は、ＩＮＤＥＸ信号が入力されたタイミングで、遅延チェーン部８から出力された遅延信号ＤＬ１〜ｍの状態をラッチし、同期信号検出部３の検出回路３ａに出力する。そして、検出回路３ａは、状態検出部２から出力された信号に基づいて基準クロック信号Ｒｅｆの１周期分の出力段数を検出し、検出した出力段数と、外部（例えば、ＣＰＵ）から入力される、指示遅延量及び分解能１／ｎと、により遅延チェーン部５の出力段数を選択するセレクト信号を生成し、信号セレクト部６に出力する。
【００５８】
次に、入力信号セレクト部７は、外部から入力されるＩＮＤＥＸ信号を選択し、遅延チェーン部８に出力する。ここで遅延チェーン部８は、入力されたＩＮＤＥＸ信号をディレイセルＤＣ１〜ｍによりそれぞれ所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させて、各出力段（１〜ｍ段）から信号セレクト部６に出力する。
【００５９】
そして、信号セレクト部６は、遅延量演算部４から出力されたセレクト信号に応じて、遅延チェーン部８の各出力段（１〜ｍ段）から出力されるｍｂｉｔ幅の信号の内、一の信号を選択し、選択した信号を遅延ＩＮＤＥＸ信号として外部に出力する。
【００６０】
以上のように、第２の実施の形態において、信号制御回路２０は、遅延チェーン部８、状態検出部２、同期信号検出部３、及び遅延量演算部４の各部で、基準クロック信号Ｒｅｆの１周期分の遅延を行うために必要となるディレイセルの数（段数）を検出する。そして、遅延量演算部４は、検出されたディレイセルの数と、外部（例えば、ＣＰＵ）から入力される、分解能1／ｎ及び指示遅延量と、に基づいて、ＩＮＤＥＸ信号の遅延量を演算する。また、遅延量演算部４は、演算した遅延量に基づいてセレクト信号を生成し、信号セレクト部６に出力する。
【００６１】
また、遅延チェーン部８は、入力信号セレクト部７から出力されたＩＮＤＥＸ信号を複数のディレイセルによりそれぞれ所定遅延量（Ｘ[ｐｓオーダ]）だけ遅延させて、各出力段（１〜ｍ段）から信号セレクト部６に出力する。
【００６２】
そして、信号セレクト部６は、入力されたセレクト信号に応じて、遅延チェーン部８から出力されるｍｂｉｔ幅の信号の内、一の信号を選択し、選択した信号を遅延ＩＮＤＥＸ信号として外部に出力する。
【００６３】
したがって、基準クロック信号Ｒｅｆの周波数（つまり、周期）の変化に関わらず、常に基準クロック信号Ｒｅｆの周期の分解能１／ｎで、ＩＮＤＥＸ信号（被制御信号）を遅延させることができる。このため、ＩＮＤＥＸ信号(被制御信号)のタイミングを高精度で制御できる。
【００６４】
また、集積回路（デジタル回路）内に信号制御回路１０を構成すれば、信号制御回路１０は高精度の遅延を実現できるため、従来のようにタイミング調整のために後から追加していたディレイバッファが必要なくなり、信号制御回路を安価で提供できる。
【００６５】
なお、第２の実施の形態では、状態検出部２にＩＮＤＥＸ信号が入力されることとしたが、これに限定されず、状態検出部２には所定信号が入力され、この所定信号に同期する遅延信号に基づいて、基準クロック信号の１周期分に係る遅延素子の段数を検出することとすればよい。したがって、例えば、状態検出部２に所定信号として基準パルス信号が入力されることとしてもよい。
【００６６】
また、本発明は、上記実施の形態の内容に限定されるものではなく、本発明の主旨を逸脱しない範囲で適宜変更可能である。
【００６７】
【発明の効果】
請求項１記載の発明によれば、基準クロック信号の周波数の変化に関わらず、基準クロック信号に対して所定の分解能でインデックス信号を遅延させることができる。このため、インデックス信号のタイミングを高精度で制御できる。また、基準クロック信号と、インデックス信号とを別々に遅延させるため、同時に制御することができ、リアルタイムにインデックス信号を遅延させることができる。
【００６８】
請求項２記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号に基づいて、基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数に基づいて遅延量を演算する信号制御回路が実現される。
請求項３記載の発明によれば、基準クロック信号に基づいてインデックス信号の遅延量を演算することが容易にできる。
【００６９】
請求項４記載の発明によれば、基準クロック信号と、インデックス信号との遅延量を同一にできるため、基準クロック信号に基づいて演算された遅延量をインデックス信号の遅延量に適用することができる。
【００７０】
請求項５記載の発明によれば、基準クロック信号の周波数の変化に関わらず、基準クロック信号に対して所定の分解能で、インデックス信号を遅延させることができる。このため、インデックス信号のタイミングを高精度で制御できる。また、同一の遅延手段により基準クロック信号と、インデックス信号とを遅延させるので、基準クロック信号に基づいて演算した遅延量をインデックス信号の遅延にそのまま適用することができる。
請求項６記載の発明によれば、例えば、パルス信号やステップ信号等の所定信号と同期する遅延基準クロック信号とに基づいて基準クロック信号の１周期分に係る遅延素子の段数を検出し、この段数に基づいて遅延量を演算する信号制御回路が実現される。
請求項７記載の発明によれば、インデックス信号を遅延させた遅延被制御信号の内から選択された信号によって書き出しタイミングが制御される画像形成装置を実現できる。
【図面の簡単な説明】
【図１】第１の実施の形態における信号制御回路の回路構成を示す図である。
【図２】遅延チェーン部の回路構成を示す図である。
【図３】検出回路の回路構成を示す図である。
【図４】信号セレクト部が備えるセレクタを示す図である。
【図５】遅延チェーン部から出力される遅延信号と、基準クロック信号と、を示す図である。
【図６】同期信号検出部に入力される基準パルス信号及び遅延信号と、基準クロック信号と、のタイミングチャートである。
【図７】基準クロック信号、ＩＮＤＥＸ信号、及び遅延ＩＮＤＥＸ信号のタイミングチャートである。
【図８】第２の実施の形態における信号制御回路の回路構成を示す図である。
【符号の説明】
１、５、８  遅延チェーン部
２          状態検出部
３          同期信号検出部
３ａ        検出回路
４          遅延量演算部
６          信号セレクト部
６ａ        セレクタ
７          入力信号セレクト部
１０、２０  信号制御回路
ＤＣ１〜ｍ  ディレイセル
ＤＬ１〜ｍ  遅延信号
ＩＮＶ      インバータ
Ｎ１〜ｍ    ＮＡＮＤゲート
ＦＦ１〜ｍ  フリップフロップ
Ｒｅｆ      基準クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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