(57)【特許請求の範囲】
【請求項１】
外部クロックを内部回路レベルに変換する入力バッファと、
入力バッファから出力されるクロックの第１遷移により外部クロックの第２遷移に追従する内部クロックの第２遷移を生成し、第１、第２ディスエーブル信号に応答して設定区間だけ内部クロックのハイ状態を保持してから第１遷移を生成してオートパルス型の内部クロックを内部クロックノードに出力するイネーブルパス部と、
前記イネーブルパス部で生成された前記内部クロックの第２遷移に応答して前記設定区間を与える遅延回路を有すると共に、前記入力バッファから出力されるクロックを受信し、受信したクロックと前記遅延回路の出力に基づき前記第１、第２ディスエーブル信号を生成して前記イネーブルパス部に提供するディスエーブルパス部と、を含んで構成し、
前記イネーブルパス部は、
第１インバータと、
第１インバータに直列接続されて前記内部クロックノードを駆動する第２インバータと、
前記第１ディスエーブル信号に応答して前記第１インバータと前記第２インバータとの接続ノードに第２遷移を生じさせる第１トランジスタと、
前記第２ディスエーブル信号に応答して内部クロックノードに第１遷移を生じさせる第２トランジスタとを有する、ことを特徴とする同期ＤＲＡＭ用ダイナミッククロック発生回路。
【請求項２】
外部クロックを内部回路レベルに変換する入力バッファと、
入力バッファから出力されるクロックの第２遷移により外部クロックの第１遷移に追従する内部クロックの第１遷移を生成し、第１、第２ディスエーブル信号に応答して設定区間だけ内部クロックのロー状態を保持してから第２遷移を生成してオートパルス型の内部クロックを内部クロックノードに出力するイネーブルパス部と、
前記イネーブルパス部で生成された前記内部クロックの第１遷移に応答して前記設定区間を与える遅延回路を有すると共に、前記入力バッファから出力されるクロックを受信し、受信したクロックと前記遅延回路の出力に基づき前記第１、第２ディスエーブル信号を生成して前記イネーブルパス部に提供するディスエーブルパス部と、を含んで構成し、
前記イネーブルパス部は、
第１インバータと、
第１インバータに直列接続されて前記内部クロックノードを駆動する第２インバータと、
前記第１ディスエーブル信号に応答して前記第１インバータと前記第２インバータとの接続ノードに第１遷移を生じさせる第１トランジスタと、
前記第２ディスエーブル信号に応答して内部クロックノードに第２遷移を生じさせる第２トランジスタとを有する、ことを特徴とする同期ＤＲＡＭ用ダイナミッククロック発生回路。
【請求項３】
第１遷移はハイ状態からロー状態に遷移する請求項１又は請求項２記載の同期ＤＲＡＭ用ダイナミッククロック発生回路。
【請求項４】
第２遷移はロー状態からハイ状態に遷移する請求項１〜３のいずれか１項に記載の同期ＤＲＡＭ用ダイナミッククロック発生回路。
【請求項５】
前記ディスエーブルパス部は、前記受信したクロックと前記遅延回路の出力にしたがって動作するラッチ回路の出力に基づき前記第１、第２ディスエーブル信号を生成する請求項１〜４のいずれか１項に記載の同期ＤＲＡＭ用ダイナミッククロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の同期ＤＲＡＭに使われるクロック発生回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭは非同期に制御されており、プロセッサなどの制御デバイスによって入力端子上にアドレスを入力され、ロウ及びカラムアドレスのストローブ信号によりストローブされる。アドレスは必要最小限の時間、入力端子に保持され、この間に指定のアドレスにアクセスし、所定の時間（アクセスタイム）経過後にプロセッサからの新たなデータをメモリ内に書き込んだり、メモリに記憶されているデータを読み出して出力する。従ってプロセッサは、ＤＲＡＭがプリチャージ、アドレスのデコード、データのセンシング又は出力バッファからのデータ出力のような各種の内部動作を行うときには待機状態になる。
【０００３】
プロセッサの待機状態は、システム全体の動作を遅くする要因となる。そのため待機時間中にもプロセッサが他の処理を行えるようにし、データの入出力動作をより高速に行えるようにする同期型のＤＲＡＭが開発されている。
【０００４】
【発明が解決しようとする課題】
同期型のＤＲＡＭは、プロセッサなどから入力されるシステムクロックを内部回路の信号レベルに変換するクロックバッファを用いる。このようなクロックバッファの採用により、チップ内の各デバイスはシステムクロックに応答して動作することができる。しかし、クロックバッファは外部から供給されるシステムクロックなどの外部クロックをバッファリングして内部クロックに変換する役割のみを果たすため、外部クロックと内部クロックとの間にはバッファによる遅延が発生する。このような遅延により、クロック間のタイムスキューが発生すると、外部クロックの入力時にチップの内部動作は遅延されてから行われる。従って、外部クロックに対する遅延を最小とする内部クロックが必要とされている。
【０００５】
本発明の目的は、システムクロックに対する遅延を最小とする同期ＤＲＡＭ用のダイナミッククロック発生回路を提供するにある。
【０００６】
【課題を解決するための手段】
以上のような課題を解決する本発明の同期ＤＲＡＭ用ダイナミッククロック発生回路は、外部クロックを内部回路レベルに変換する入力バッファと、入力バッファから出力されるクロックの第１遷移により外部クロックの第２遷移に高速に追従する内部クロックの第２遷移を生成し、第１、第２ディスエーブル信号に応答して設定区間だけ内部クロックのハイ状態を保持してから第１遷移を生成することによりオートパルス型の内部クロックを出力するイネーブルパス部と、入力バッファの出力クロックを受信してイネーブルパス部に第１、第２ディスエーブル信号を提供するディスエーブルパス部と、を含んで構成することを特徴とする。
【０００７】
或いは次のような回路でもよく、外部クロックを内部回路レベルに変換する入力バッファと、入力バッファから出力されるクロックの第２遷移により外部クロックの第１遷移に高速に追従する内部クロックの第１遷移を生成し、第１、第２ディスエーブル信号に応答して設定区間だけ内部クロックのロー状態を保持してから第２遷移を生成することによりオートパルス型の内部クロックを出力するイネーブルパス部と、入力バッファの出力クロックを受信してイネーブルパス部に第１、第２ディスエーブル信号を提供するディスエーブルパス部と、を含んで構成することを特徴とする。
【０００８】
以上の回路において例えば、第１遷移とはハイ状態からロー状態に遷移し、第２遷移とはロー状態からハイ状態に遷移することである。またディスエーブルパス部は遅延回路及びラッチ回路を含んで構成される。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態を説明する。
【００１０】
図１は同期ＤＲＡＭ用ダイナミッククロック発生回路を示す。入力されるシステムクロックＣＬＫに対する遅延を最小とするオートパルス型の内部クロックＰＣＬＫを発生するため、クロック発生回路は入力バッファ１０、イネーブルパス部１００及びディスエーブルパス部２００から構成される。入力バッファ１０はシステムクロックＣＬＫを内部レベルに変換する役割を果たす。例えば、システムクロックＣＬＫのレベルがＴＴＬレベルの場合には、入力バッファ１０の出力レベルは通常のＣＭＯＳレベルとなる。イネーブルパス部１００は、ＭＯＳトランジスタ４０〜４３、４５、４７及びインバータ４４、４６から構成される。ディスエーブルパス部２００は、ＭＯＳトランジスタ２１〜２３及びインバータ２０、２４〜２７，３０、３１から構成される。
【００１１】
イネーブルパス部１００において、ＭＯＳトランジスタ４１、４２と、ＭＯＳトランジスタ４０、４３はそれぞれインバータを構成する。ディスエーブルパス部２００においては、ＭＯＳトランジスタ２２、２３がインバータを構成する。インバータ３０、３１はディレイ回路であり、その遅延量はオートパルスの幅を決定する。また、インバータ２４、２５はラッチ回路を構成する。インバータ２４〜２７、３０、３１、４４、４６はＰ型及びＮ型一対のＭＯＳトランジスタでそれぞれ構成されている。
【００１２】
動作速度を速くするため、インバータ４６内のＰＭＯＳトランジスタのゲート長を、通常より長く、例えば１８０μｍに設定する。また、インバータ４４内のＮＭＯＳトランジスタのゲート長も、通常のゲート長より長く、例えば５０μｍに設定する。さらに、ＰＭＯＳトランジスタ４０、４１のゲート長をそれぞれ約６０μｍ、４０μｍにする。
【００１３】
イネーブルパス部１００は、入力バッファ１０から出力されるクロックの第１遷移（ハイ→ロー）に応答してシステムクロックの第２遷移（ロー→ハイ）に高速に追従する内部クロックＰＣＬＫの第２遷移（ロー→ハイ）を生成し、第１、第２ディスエーブル信号（ノードＨ、Ｉの信号）に応答して設定区間だけ内部クロックのハイ状態を保持してから第１遷移（ハイ→ロー）を生成することにより、オートパルス型（例えば、ハイ区間がロー区間に比べて相対的に短いパルス）の内部クロックを出力する。
【００１４】
ディスエーブルパス部２００は、イネーブルパス部１００と同様に入力バッファ１０の出力（ノードＡの信号）を受信して、イネーブルパス部１００に第１、第２ディスエーブル信号（ノードＨ、Ｉの信号）を提供する。
【００１５】
図１において、符号“ＥＰ”はイネーブルパスを示し、参照符号“  ＤＰ  ”はディスエーブルパスを示す。
【００１６】
図２は図１の各ノードにおける信号のタイムチャートである。この波形から、本発明の回路がシステムクロックに対する遅延を最小にするオートパルス型の内部クロックを発生することがわかる。各波形Ａ〜Ｉ、ＣＬＫ、ＰＣＬＫは、図１の各ノード名に対応する。
【００１７】
システムクロックＣＬＫは、入力バッファ１０によりノードＡで波形Ａになる。波形ＡによりノードＢには波形Ｂが出力される。波形Ｂは、インバータ３０によりＴ１の遅延量をもち、ノードＤで波形Ｄになる。この波形Ｄは、インバータ３１によりさらにＴ２遅延され、ノードＥで波形Ｅになる。波形ＥはノードＦ、Ｇ、Ｈ、Ｉを通過して、それぞれ波形Ｆ、Ｇ、Ｈ、Ｉになる。波形Ｈは第１ディスエーブル信号として、ロー状態でトランジスタ４５をオンにしてノードＣをハイ状態にし、ハイ状態でノードＣはインバータ４４の出力波形になる。波形Ｉは第２ディスエーブル信号で、ハイ状態でトランジスタ４７をオンにしてＰＣＬＫをロー状態にし、ロー状態でＰＣＬＫはインバータ４６の出力波形になる。
【００１８】
図２のＡ２は、第１ディスエーブル信号（波形Ｈ）による波形Ｃの立ち上がりを示す。一方、波形Ｃの立ち下がりは波形Ｂに応答する。
【００１９】
この回路は、図２のＡ１及びＡ３からわかるように、システムクロックに対する遅延を最小とするオートパルス型の内部クロックを生成する。イネーブル時のゲートディレイは入力バッファ、トランジスタ４０及びインバータ４４、４６の４部分のゲートディレイのみを有することになる。
【００２０】
【発明の効果】
本発明の同期ＤＲＡＭ用ダイナミッククロック発生回路により、システムクロックに対する遅延を最小とするオートパルス型の内部クロックを生成することができる。
【図面の簡単な説明】
【図１】ダイナミッククロック発生回路図。
【図２】図１の各ノードにおける信号のタイムチャート。
【符号の説明】
１０  入力バッファ
１００  イネーブルパス部
２００  ディスエーブルパス部
【図１】
0003803195.tif 000002
【図２】
0003803195.tif 000003