(57)【特許請求の範囲】
【請求項１】
ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、
前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、
前記バイアス回路は、
前記スイッチ開閉制御信号ならびに駆動制御信号を受けて、前記アナログスイッチのＰチャネルのトランジスタのゲート端子に駆動信号を供給する駆動部と、
前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧を出力する比較部と、
前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に印加された高位電源電圧以上の印加電圧が前記比較部から出力されて、前記比較部から出力された印加電圧を前記アナログスイッチのＰチャネルのトランジスタのウェルに与え、ウェルノードに伝達する伝達部と、
前記スイッチ開閉制御信号ならびに前記比較部の出力を受けて、前記駆動部に駆動制御信号を与える駆動制御部と、
前記スイッチ開閉制御信号ならびに前記伝達部から前記ウェルノードに伝達された前記印加電圧を受けて、前記スイッチ開閉制御信号に基づいて前記印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子に与えるゲートバイアス部と、
前記アナログスイッチがオン状態の時に、前記アナログスイッチのＰチャネルのトランジスタのウェルに高位電源電圧のウェルバイアスを与えるウェルバイアス部とを有し、
前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有する
ことを特徴とするトレラント機能付きアナログスイッチ回路。
【請求項２】
ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、
前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、
前記バイアス回路は、
前記スイッチ開閉制御信号ならびにウェルバイアス信号を受けて、スイッチ開閉制御信号に基づいて前記アナログスイッチのＰチャネルのトランジスタのゲート端子にウェルバイアス信号又はロウレベルの駆動信号を供給するゲートバイアス部と、
前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧をウェルバイアス信号として、前記Ｐチャネルのトランジスタのウェルならびに前記ゲートバイアス部に与える比較／ウェルバイアス部とを有し、
前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有する
ことを特徴とするトレラント機能付きアナログスイッチ回路。
【請求項３】
ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、
前記スイッチ開閉制御信号を受けて、前記Ｐチャネルのトランジスタに駆動制御信号を与える第１のゲートバイアス回路と、
前記第１のゲートバイアス部の出力ならびにウェルバイアス信号を受けて、前記Ｎチャネルのトランジスタにウェルバイアス信号又はハイレベルの駆動制御信号を供給する第２のゲートバイアス回路と、
前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた低い方の電圧をウェルバイアス信号として、前記Ｎチャネルのトランジスタのウェルならびに前記ゲートバイアス回路に与え、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する比較／ウェルバイアス部とを具備し、
前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される低位電源電圧以下の電圧に対して耐性を有する
ことを特徴とするトレラント機能付きアナログスイッチ回路。
【請求項４】
ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、
前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｐチャネルのトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給する第１のコントロール回路と、
前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号の反転信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｎチャネルトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する第２のコントロール回路とを具備し、
前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上又は低位電源電圧以下の電圧に対して耐性を有する
ことを特徴とするトレラント機能付きアナログスイッチ回路。
【請求項５】
前記第１のコントロール回路は、
前記スイッチ開閉制御信号ならびにＮウェルバイアス信号を受けて、前記アナログスイッチのＰチャネルのトランジスタのゲート端子にＮウェルバイアス信号又はロウレベルの駆動信号を供給するゲートバイアス部と、  前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧をＮウェルバイアス信号として、前記Ｐチャネルのトランジスタのウェルならびに前記ゲートバイアス部に与える比較／ウェルバイアス部とを備えて構成され、
前記第２のコントロール回路は、
前記スイッチ開閉制御信号の反転信号ならびにＰウェルバイアス信号を受けて、前記ＮチャネルのトランジスタにＰウェルバイアス信号又はハイレベルの駆動制御信号を供給するゲートバイアス部と、
前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた低い方の電圧をＰウェルバイアス信号として、前記Ｎチャネルのトランジスタのウェルならびに前記ゲートバイアス部に与える比較／ウェルバイアス部とを備えて構成される
ことを特徴とする請求項４記載のトレラント機能付きアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高位電源電圧以上、低位電源電圧以下の入力電圧に対して耐性を有するトレラント機能付きアナログスイッチ回路に関する。
【０００２】
【従来の技術】
従来、例えば図１０に示すようなアナログスイッチが知られている。図１０において、アナログスイッチ１１は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２が並列接続され、トランジスタＴＲ２のゲート端子に与えられるスイッチ開閉制御信号ＧとトランジスタＴＲ１のゲート端子に与えられるスイッチ開閉制御信号Ｇを反転したスイッチ開閉制御信号ＧＢとに基づいて、Ｉ／Ｏピン（アナログスイッチ端子）Ａ、Ｂ間の信号をスイッチング制御している。
【０００３】
このようなアナログスイッチ１１において、トランジスタＴＲ１では、Ｎ型の基板又はウェルとこの基板又はウェル内に形成されるトランジスタのソース、ドレイン領域をなすＰ型の拡散層との間で寄生ダイオードが形成される。この寄生ダイオードＤ１、Ｄ２は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又はＮウェルをバイアスする高位電源ＶＤＤとの間でＩ／ＯピンＡ、Ｂから高位電源ＶＤＤ方向が順方向となるように接続形成される。また、トランジスタＴＲ２では、Ｐ型の基板又はウェルとこの基板又はウェル内に形成されるトランジスタのソース、ドレイン領域をなすＮ型の拡散層との間で寄生ダイオードが形成される。この寄生ダイオードＤ３、Ｄ４は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又はＰウェルをバイアスする低位電源となるグランドＧＮＤとの間でグランドＧＮＤからＩ／ＯピンＡ、Ｂの方向が順方向となるように接続形成される。
【０００４】
このような寄生ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４が形成されるアナログスイッチ１１において、アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢに高位電源電圧以上の電圧が印加された場合には、寄生ダイオードＤ１が順方向にバイアスされ、順方向にバイアスされた寄生ダイオードＤ１を介してＩ／ＯピンＢから高位電源ＶＤＤに電流が流れることになる。このため、アナログスイッチ１１がオフして非導通状態であってもアナログスイッチ１１で電流が消費され、このアナログスイッチ１１を含む装置における消費電流の増加を招いていた。
【０００５】
また、例えばＩ／ＯピンＢに高位電源電圧以上の電圧が印加された場合には、トランジスタＴＲ１をオフ状態するために高位電源電圧が印加されたゲート端子の電圧よりもソース又はドレイン電圧が高くなるため、トランジスタＴＲ１が導通状態となりソース、ドレイン間で電流が流れることになる。このため、アナログスイッチ１１のトランジスタＴＲ１を介してＩ／ＯピンＢに印加された電圧がＩ／ＯピンＡに伝達され、Ｉ／ＯピンＡに接続された回路の誤動作を招くおそれがあった。
【０００６】
一方、アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢにグランド電圧以下の負の電圧が印加された場合には、寄生ダイオードＤ３が順方向にバイアスされ、上述したと同様な現象が生じて消費電流の増加ならびに回路の誤動作を招くおそれがあった。また、Ｉ／ＯピンＡにグランド電圧以下の負の電圧が印加された場合には、寄生ダイオードＤ４が順方向にバイアスされ、上述したと同様な現象が生じて消費電流の増加ならびに回路の誤動作を招くおそれがあった。
【０００７】
【発明が解決しようとする課題】
以上説明したように、ＰチャネルのトランジスタとＮチャネルのトランジスタが並列接続されてなる従来のアナログスイッチにおいては、寄生ダイオードが形成されるため、高位電源電圧以上、又は低位電源電圧以下の電圧が両トランジスタの接続点に繋がるＩ／Ｏピンに印加されると、寄生ダイオードを介してＩ／Ｏピンと高位電源又は低位電源間に電流が流れ、消費電流が増加するといった不具合を招いていた。
【０００８】
さらに、アナログスイッチを構成する一方のトランジスタが導通状態となり電流が流れ、アナログスイッチを構成する一方のトランジスタを介して一方のＩ／Ｏピンに印加された電圧が他方のＩ／Ｏピンに伝達され、他方のＩ／Ｏピンに接続された回路の誤動作を招くといった不具合を招いていた。
【０００９】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、アナログスイッチのオフ時に、消費電流の増加ならびにアナログスイッチ端子間の電流を防止したトレラント機能付きアナログスイッチ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、前記バイアス回路は、前記スイッチ開閉制御信号ならびに駆動制御信号を受けて、前記アナログスイッチのＰチャネルのトランジスタのゲート端子に駆動信号を供給する駆動部と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧を出力する比較部と、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に印加された高位電源電圧以上の印加電圧が前記比較部から出力されて、前記比較部から出力された印加電圧を前記アナログスイッチのＰチャネルのトランジスタのウェルに与え、ウェルノードに伝達する伝達部と、前記スイッチ開閉制御信号ならびに前記比較部の出力を受けて、前記駆動部に駆動制御信号を与える駆動制御部と、前記スイッチ開閉制御信号ならびに前記伝達部から前記ウェルノードに伝達された前記印加電圧を受けて、前記スイッチ開閉制御信号に基づいて前記印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子に与えるゲートバイアス部と、前記アナログスイッチがオン状態の時に、前記アナログスイッチのＰチャネルのトランジスタのウェルに高位電源電圧のウェルバイアスを与えるウェルバイアス部とを有し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有することを特徴とする。
【００１２】
第２の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、前記バイアス回路は、前記スイッチ開閉制御信号ならびにウェルバイアス信号を受けて、スイッチ開閉制御信号に基づいて前記アナログスイッチのＰチャネルのトランジスタのゲート端子にウェルバイアス信号又はロウレベルの駆動信号を供給するゲートバイアス部と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧をウェルバイアス信号として、前記Ｐチャネルのトランジスタのウェルならびに前記ゲートバイアス部に与える比較／ウェルバイアス部とを有し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有することを特徴とする。
【００１３】
第３の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記スイッチ開閉制御信号を受けて、前記Ｐチャネルのトランジスタに駆動制御信号を与える第１のゲートバイアス回路と、前記第１のゲートバイアス部の出力ならびにウェルバイアス信号を受けて、前記Ｎチャネルのトランジスタにウェルバイアス信号又はハイレベルの駆動制御信号を供給する第２のゲートバイアス回路と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた低い方の電圧をウェルバイアス信号として、前記Ｎチャネルのトランジスタのウェルならびに前記ゲートバイアス回路に与え、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する比較／ウェルバイアス部とを具備し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される低位電源電圧以下の電圧に対して耐性を有することを特徴とする。
【００１４】
第４の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｐチャネルのトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給する第１のコントロール回路と、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号の反転信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｎチャネルトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する第２のコントロール回路とを具備し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上又は低位電源電圧以下の電圧に対して耐性を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１７】
図１はこの発明の一実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。図１において、アナログスイッチ回路は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２が並列接続されてなるアナログスイッチ１１と、トランジスタＴＲ１のゲート電圧と、トランジスタＴＲ１のソース、ドレイン領域が形成されるウェルにウェルバイアスを供給制御するバイアス回路１２を備えて構成されている。
【００１８】
バイアス回路１２は、アナログスイッチ１１を構成するトランジスタＴＲ１とＴＲ２の並列接続点の一方に接続されたアナログスイッチ端子（Ｉ／Ｏピン）Ａに印加される電圧と、トランジスタＴＲ１とＴＲ２の並列接続点の他方に接続されたアナログスイッチ端子（Ｉ／Ｏピン）Ｂに印加される電圧と、トランジスタＴＲ２のゲート端子に与えられてアナログスイッチ１１のスイッチングを制御するスイッチ開閉制御信号Ｇを受けて、トランジスタＴＲ１のゲート電圧とウェルバイアスを供給制御する。バイアス回路１２は、アナログスイッチ１１がオフ時に、高位電源電圧よりも高い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された場合に、印加電圧をトランジスタＴＲ１のゲート端子に供給し、かつ印加電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。また、バイアス回路１２は、アナログスイッチ１１がオフ時に、高位電源電圧よりも低い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された場合には、高位電源電圧をトランジスタＴＲ１のゲート端子に供給し、かつ高位電源電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。一方、バイアス回路１２は、アナログスイッチ１１がオン時には、グランド電位をトランジスタＴＲ１のゲート端子に供給し、かつ高位電源電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。
【００１９】
このような機能を備えたバイアス回路１２を設けることにより、アナログスイッチ１１がオフ時に、少なくともＩ／ＯピンＡ、Ｂのいずれか一方に高位電源電圧以上の電圧が印加された場合であっても、トランジスタＴＲ１のウェルは高位電源電圧以上の印加電圧にバイアスされるので、図２に示すように、従来のように寄生ダイオードＤ１、Ｄ２を介してＩ／ＯピンＡ、Ｂから高位電源ＶＤＤに電流が流れることは防止される。また、トランジスタＴＲ１のゲート端子に高位電源電圧以上の印加電圧が供給されるので、トランジスタＴＲ１のソース、ドレイン間に電流が流れることは防止される。これにより、高位電源電圧以上の電圧が印加された一方のＩ／Ｏピンから他方のＩ／Ｏピンに印加電圧が伝達されることは回避され、他方のＩ／Ｏピンに接続された回路の誤動作を防止することができる。
【００２０】
図３は図１に示すバイアス回路１２の一実施形態を示す回路図である。
【００２１】
図３において、図１に示すものと同様なアナログスイッチ３１に対して、バイアス回路１２は、アナログスイッチ３１を構成するトランジスタＴＲ１のゲート端子に駆動信号（PGATE ）を供給して駆動制御する駆動部３２と、Ｉ／ＯピンＡ、Ｂに印加される電圧を受けて両者を比較し、比較結果に応じてＩ／ＯピンＡ、Ｂに与えられた高い方の電圧を出力するする比較部３３と、少なくともＩ／ＯピンＡ、Ｂの一方に印加された高位電源電圧以上の印加電圧をウェルバイアスとしてウェルノードNWELL に伝達出力する伝達部３４と、トランジスタＴＲ２のゲート端子に与えられるスイッチ開閉制御信号Ｇに基づいて駆動部３２のトランジスタＴＲ３を導通制御する駆動制御部３５と、トランジスタＴＲ１のゲート端子に駆動信号（PGATE ）としてウェルノードNWELL に与えられた印加電圧を供給制御するゲートバイアス部３６と、トランジスタＴＲ１に高位電源電圧のウェルバイアスを供給するウェルバイアス部３７を備えて構成されている。
【００２２】
アナログスイッチ３１は、Ｉ／ＯピンＡ、Ｂとの間に接続され、トランジスタＴＲ１のゲート端子には駆動信号（PGATE ）が与えられ、トランジスタＴＲ１のウェルはウェルバイアスを与えるウェルノードNWELL が接続され、トランジスタＴＲ２のゲート端子にはスイッチ開閉制御信号Ｇが与えられている。
【００２３】
駆動部３２は、ＰチャネルのトランジスタＴＲ３、ＴＲ４とＮチャネルのトランジスタＴＲ５が高位電源ＶＤＤとグランドＧＮＤ間で直列に接続され、トランジスタＴＲ３のゲート端子が駆動制御部３５の出力ノードP1に接続され、トランジスタＴＲ４、ＴＲ５のゲート端子にスイッチ開閉制御信号Ｇが与えられ、トランジスタＴＲ３、ＴＲ４のウェルにはウェルバイアスが与えられている。なお、以下に示すＰチャネルのトランジスタのウェルには、ウェルノードNWELL を介してウェルバイアスが与えられている。
【００２４】
比較部３３は、ゲート端子がＩ／ＯピンＢに接続されたトランジスタＴＲ１４とゲート端子がＩ／ＯピンＡに接続されたトランジスタＴＲ１５で構成され、トランジスタＴＲ１４はＩ／ＯピンＡとノードP3との間に接続され、トランジスタＴＲ１５はＩ／ＯピンＢとノードP2との間に接続されている。
【００２５】
伝達部３４は、ゲート端子が高位電源ＶＤＤに接続されたＰチャネルのトランジスタＴＲ１２とゲート端子が高位電源ＶＤＤに接続されたＰチャネルのトランジスタＴＲ１３で構成され、トランジスタＴＲ１２はノードP3とウェルノードNWELL との間に接続され、トランジスタＴＲ１３はノードP2とウェルノードNWELL との間に接続されている。
【００２６】
駆動制御部３５は、ゲート端子にスイッチ開閉制御信号Ｇが与えられたＰチャネルのトランジスタＴＲ８、ＴＲ９とゲート端子にスイッチ開閉制御信号Ｇが与えられたＮチャネルのトランジスタＴＲ１０、ＴＲ１１で構成され、トランジスタＴＲ８とトランジスタＴＲ１０がノードP3とグランドＧＮＤとの間に接続され、トランジスタＴＲ９とトランジスタＴＲ１１がノードP2とグランドとの間に接続され、トランジスタＴＲ８、ＴＲ１０の接続点とトランジスタＴＲ９、ＴＲ１１の接続点が接続され、この接続点を駆動制御部３５の出力ノードP1としている。
【００２７】
ゲートバイアス部３６は、ゲート端子にスイッチ開閉制御信号Ｇが与えられたＰチャネルのトランジスタＴＲ６で構成され、トランジスタＴＲ６はトランジスタＴＲ１のゲート端子とウェルノードNWELL との間に接続されている。
【００２８】
ウェルバイアス部３７は、ゲート端子がトランジスタＴＲ４とＴＲ５の接続点、及びトランジスタＴＲ１のゲート端子に接続されたＰチャネルのトランジスタＴＲ７で構成され、トランジスタＴＲ７は高位電源ＶＤＤとウェルノードNWELL との間に接続されている。
【００２９】
このような構成において、通常の動作状態の高位電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ３１がオフしてアナログスイッチ回路がディセーブル状態では、Ｉ／ＯピンＡ、Ｂに与えられている高位電源電圧以下の高い方の電圧が比較部３３のトランジスタＴＲ１４又はＴＲ１５を介してノードP2、又はノードP3に与えられ、ノードP2又はP3に与えられた電圧は駆動制御部３５の導通状態のトランジスタＴＲ８又はＴＲ９を介して駆動制御部３５の出力ノードP1に与えられ、これにより駆動部３２のトランジスタＴＲ３は導通状態となる。さらに、ロウレベルのスイッチ開閉制御信号Ｇにより駆動部３２のトランジスタＴＲ４が導通状態、トランジスタＴＲ５が非導通状態となり、またゲートバイアス部３６のトランジスタＴＲ６は導通状態となる。これにより、高位電源電圧が駆動信号（PGATE ）としてトランジスタＴＲ３、ＴＲ４を介してアナログスイッチ３１のトランジスタＴＲ１のゲート端子に与えられ、また高位電源電圧がウェルバイアスとしてゲートバイアス部３６のトランジスタＴＲ６を介してアナログスイッチ３１のトランジスタＴＲ１のウェルに供給される。したがって、トランジスタＴＲ１は非導通状態となり、アナログスイッチ３１はオフしアナログスイッチ回路はディセーブル状態となる。
【００３０】
このような状態において、例えばＩ／ＯピンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、比較部３３のトランジスタＴＲ１４が導通状態となり、ノードP3に印加電圧が与えられ、導通状態のトランジスタＴＲ８を介して印加電圧が駆動制御部３５の出力ノードP1に与えられ、駆動部３２のトランジスタＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＡに与えられた印加電圧は導通状態のトランジスタＴＲ１４ならびに伝達部３４のトランジスタＴＲ１２を介してウェルノードNWELL に与えられる。これにより、ウェルノードNWELL に与えられた印加電圧は、アナログスイッチ３１のトランジスタＴＲ１のウェルにウェルバイアスとして供給される。さらに、ウェルノードNWELL に与えられた印加電圧は、ゲートバイアス部３６の導通状態のトランジスタＴＲ６を介してトランジスタＴＲ１のゲート端子に与えられる。したがって、Ｉ／ＯピンＡに高位電源電圧以上の電圧が印加された場合には、この印加電圧がアナログスイッチ３１のＰチャネルのトランジスタＴＲ１のゲート端子ならびにウェルに供給されることになり、アナログスイッチ３１はオフ状態を維持継続することになる。
【００３１】
次に、Ｉ／ＯピンＢに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、比較部３３のトランジスタＴＲ１５が導通状態となり、ノードP2に印加電圧が与えられ、導通状態のトランジスタＴＲ９を介して印加電圧が駆動制御部３５の出力ノードP1に与えられ、駆動部３２のトランジスタＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＢに与えられた印加電圧は導通状態のトランジスタＴＲ１５ならびに伝達部３４のトランジスタＴＲ１３を介してウェルノードNWELL に与えられる。これにより、ウェルノードNWELL に与えられた印加電圧は、アナログスイッチ３１のトランジスタＴＲ１のウェルにウェルバイアスとして供給される。さらに、ウェルノードNWELL に与えられた印加電圧は、ゲートバイアス部３６の導通状態のトランジスタＴＲ６を介してトランジスタＴＲ１のゲート端子に与えられる。したがって、Ｉ／ＯピンＢに高位電源電圧以上の電圧が印加された場合であっても、この印加電圧がアナログスイッチ３１のＰチャネルのトランジスタＴＲ１のゲート端子ならびにウェルに供給されることになり、アナログスイッチ３１はオフ状態を維持継続することになる。
【００３２】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、駆動部３２のトランジスタＴＲ４が非導通状態、トランジスタＴＲ５が導通状態となる。これにより、グランド電位がトランジスタＴＲ５を介してアナログスイッチ３１のトランジスタＴＲ１のゲート端子ならびにウェルバイアス部３７のトランジスタＴＲ７のゲート端子に与えられる。したがって、トランジスタＴＲ１は、ウェルバイアス部３７の導通状態のトランジスタＴＲ７を介して高位電源電圧のウェルバイアスが与えられて導通状態となり、アナログスイッチ３１はオンして、アナログスイッチ回路はイネーブル状態となる。
【００３３】
このように、図３に示す回路構成において図１に示すバイアス回路１２の機能を実現することができる。
【００３４】
図４は図１に示すバイアス回路１２の他の実施形態を示す回路図である。図４において、バイアス回路１２は、ＰチャネルのトランジスタＴＲ１６とＮチャネルのトランジスタＴＲ１７とで構成されスイッチ開閉制御信号Ｇならびにウェルバイアス信号を入力してトランジスタＴＲ１にゲート電圧として駆動信号（GBP ）を供給するゲートバイアス部と、ＰチャネルのトランジスタＴＲ１８、ＴＲ１９とで構成されＩ／ＯピンＡ、Ｂに印加された電位の内高い方の電位をウェルバイアス信号としてトランジスタＴＲ１のウェルならびにゲートバイアス部に供給する比較／ウェルバイアス部とを備えて構成されている。トランジスタＴＲ１８とＴＲ１９のドレイン端子は接続され、その接続点（NEWLL ）はトランジスタＴＲ１、ＴＲ１６、ＴＲ１８、ＴＲ１９のウェルならびにトランジスタＴＲ１６のソース端子に接続され、トランジスタＴＲ１８のソース端子はＩ／ＯピンＡならびにトランジスタＴＲ１９のゲート端子に接続され、トランジスタＴＲ１９のソース端子はＩ／ＯピンＢならびにトランジスタＴＲ１８のゲート端子に接続されている。
【００３５】
このような構成において、通常の動作状態の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナログスイッチ回路がディセーブル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、トランジスタＴＲ１８は非導通状態、トランジスタＴＲ１９は導通状態となり、Ｉ／ＯピンＢに印加された印加電圧は、トランジスタＴＲ１９を介してトランジスタＴＲ１のウェルにウェルバイアス信号として供給され、かつ導通状態のトランジスタＴＲ１６を介してトランジスタＴＲ１のゲート端子に駆動信号（GPB ）として供給される。これにより、トランジスタＴＲ１は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印加された５Ｖとなり、非導通状態となる。また、トランジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ１のウェルとソース又はドレイン間のダイオードＤ１、Ｄ２が順バイアスされることはなく、高位電源ＶＤＤとＩ／ＯピンＢ間に電流が流れることは防止される。
【００３６】
次に、Ｉ／ＯピンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加され、Ｉ／ＯピンＢに０Ｖが印加された場合には、トランジスタＴＲ１８は導通状態、トランジスタＴＲ１９は非導通状態となり、Ｉ／ＯピンＡに印加された印加電圧は、トランジスタＴＲ１８を介してトランジスタＴＲ１のウェルに供給され、かつ導通状態のトランジスタＴＲ１６を介してトランジスタＴＲ１のゲート端子に供給される。これにより、トランジスタＴＲ１は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＡに印加された５Ｖとなり、非導通状態となる。また、トランジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／ＯピンＢの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ１のウェルとソース又はドレイン間のダイオードＤ１、Ｄ２が順バイアスされることはなく、高位電源ＶＤＤとＩ／ＯピンＡ間に電流が流れることは防止される。
【００３７】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、トランジスタＴＲ１７は導通状態となり、グランド電位の０ＶがトランジスタＴＲ１のゲート端子に供給され、かつＩ／ＯピンＡ又はＢに印加された高い方の電位（但し高位電源電圧以下の電位）が導通状態となるトランジスタＴＲ１８又はＴＲ１９を介してトランジスタＴＲ１のウェルに供給され、トランジスタＴＲ１は導通状態となり、またトランジスタＴＲ２は導通状態となる。これにより、アナログスイッチ１１はオンして、アナログスイッチ回路はイネーブル状態となる。なお、トランジスタＴＲ１６は非導通状態となるので、ウェルノード（NWELL ）からグランドＧＮＤに電流が流れることはない。
【００３８】
このように、図４に示す簡単で小型な回路構成において図１に示すバイアス回路１２の機能を実現することができる。
【００３９】
図５ならびに図６はこの発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図であり、この実施形態の特徴とするところは、図５に示すように、アナログスイッチ１１がオフ時にＩ／ＯピンＡ又はＢにグランド電位以下の電位が印加された場合に、アナログスイッチ１１に形成されるダイオードＤ３、Ｄ４が順バイアスされることを回避して、グランドＧＮＤからＩ／ＯピンＡ，Ｂに電流が流れることを防止したことにある。このような特徴を実現するための具体的な回路構成を図６に示す。
【００４０】
図６において、アナログスイッチ回路は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２からなるアナログスイッチ１１に対して、スイッチ開閉制御信号Ｇを入力するＰチャネルのトランジスタＴＲ２０とＮチャネルのトランジスタＴＲ２１とで構成された反転回路でトランジスタＴＲ１のゲート端子に駆動信号（GBP ）を供給する第１のゲートバイアス部と、ＰチャネルのトランジスタＴＲ２３ならびにＮチャネルのトランジスタＴＲ２２とで構成され駆動信号（GBP ）ならびにウェルバイアス信号を入力して両トランジスタの接続点からトランジスタＴＲ２のゲート端子に駆動信号（GBN ）を供給する第２のゲートバイアス部と、ＮチャネルのトランジスタＴＲ２４、ＴＲ２５とで構成されＩ／ＯピンＡ、Ｂに印加された電位の内低い方の電位をトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルならびにトランジスタＴＲ２２のソース端子に供給する比較／ウェルバイアス部とを備えて構成されている。トランジスタＴＲ２４とＴＲ２５のドレイン端子は接続され、その接続点（PEWLL ）はトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルならびにトランジスタＴＲ２２のソース端子に接続され、トランジスタＴＲ２４のソース端子はＩ／ＯピンＡならびにトランジスタＴＲ２５のゲート端子に接続され、トランジスタＴＲ２５のソース端子はＩ／ＯピンＢならびにトランジスタＴＲ２４のゲート端子に接続されている。
【００４１】
このような構成において、通常の動作状態の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ回路がディセーブル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加されると、トランジスタＴＲ２４は非導通状態、トランジスタＴＲ２５は導通状態となり、Ｉ／ＯピンＢに印加された印加電圧は、トランジスタＴＲ２５を介してトランジスタＴＲ２のウェルにウェルバイアス信号として供給され、かつ導通状態のトランジスタＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆動信号（GPN ）として供給される。これにより、トランジスタＴＲ２は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印加された−５Ｖとなり、非導通状態となる。また、トランジスタＴＲ１は、ゲート電位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ２のウェルとソース又はドレイン間のダイオードＤ３が順バイアスされることはなく、グランドＧＮＤとＩ／ＯピンＢ間に電流が流れることは防止される。
【００４２】
次に、Ｉ／ＯピンＡにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加され、Ｉ／ＯピンＢにグランド電位の０Ｖが印加された場合には、トランジスタＴＲ２４は導通状態、トランジスタＴＲ２５は非導通状態となり、Ｉ／ＯピンＡに印加された印加電圧は、トランジスタＴＲ２４を介してトランジスタＴＲ２のウェルに供給され、かつ導通状態のトランジスタＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆動信号（GPN ）として供給される。これにより、トランジスタＴＲ２は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＡに印加された−５Ｖとなり、非導通状態となる。また、トランジスタＴＲ１は、ゲート電位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＢの０Ｖとなり非導通状態となる。したがって、アナログスイッチはオフ状態を維持継続することになる。また、トランジスタＴＲ２のウェルとソース又はドレイン間のダイオードＤ４が順バイアスされることはなく、グランドＧＮＤとＩ／ＯピンＡ間に電流が流れることは防止される。また、上記入力条件において、高位電源電圧がアナログスイッチ回路に供給されていない場合にあっても、同様な効果を得ることが可能である。
【００４３】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、トランジスタＴＲ２３は導通状態となり、高位電源電圧の３ＶがトランジスタＴＲ２のゲート端子に供給され、かつＩ／ＯピンＡ又はＢに印加された低い方の電位（但しグランド電位以上の電位）が導通状態となるトランジスタＴＲ２４又はＴＲ２５を介してトランジスタＴＲ２のウェルに供給され、トランジスタＴＲ２は導通状態となり、またトランジスタＴＲ１は導通状態となる。これにより、アナログスイッチはオンして、アナログスイッチ回路はイネーブル状態となる。なお、トランジスタＴＲ２２は非導通状態となるので、高位電源ＶＤＤからウェルノード（PWELL ）に電流が流れることはない。
【００４４】
このように、図６に示す簡単で小型な回路構成において図５に示す機能を実現することができる。
【００４５】
図７及び図８はこの発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図であり、この実施形態の特徴は、図７に示すように、図２に示す高位電源電圧以上の電圧に対するトレラント機能と図５に示す低位電源電圧以下の電圧に対するトレラント機能の双方のトレラント機能を兼ね備えたことにあり、これを実現するために、図８に示すようにトランジスタＴＲ１とＴＲ２からなるアナログスイッチ１１に対してコントロール回路８１、８２を設けている。コントロール回路８１、８２の具体的な回路構成を図９に示す。
【００４６】
図９において、コントロール回路８１は、図４に示す構成を採用しており、トランジスタＴＲ１６とＴＲ１７とからなりスイッチ開閉制御信号Ｇを入力するゲートバイアス部と、トランジスタＴＲ１８、ＴＲ１９とからなる比較／ウェルバイアス部とを備えて構成され、コントロール回路８２は、図６に示す構成を採用しており、トランジスタＴＲ２２とＴＲ２３とからなるゲートバイアス部と、トランジスタＴＲ２４、ＴＲ２５とからなる比較／ウェルバイアス部とを備えて構成されている。また、スイッチ開閉制御信号Ｇを入力とするＰチャネルのトランジスタＴＲ２６とＮチャネルのトランジスタＴＲ２７とで構成され出力をトランジスタＴＲ２２、ＴＲ２３のゲートバイアス回路の入力に与える反転回路からなる入力部を備えている。
【００４７】
このような構成において、通常の動作状態の電源電圧（例えば電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナログスイッチ回路がディセーブル状態で、Ｉ／ＯピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡに電源電圧以上の電圧、例えば５Ｖの電圧が印加された場合には、コントロール回路８１は図４に示す構成と同様に作用し、コントロール回路８２はアナログスイッチ１１のトランジスタＴＲ２を非導通状態に制御し、またＩ／ＯピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加された場合には、コントロール回路８２は図６に示す構成と同様に作用し、コントロール回路８１はアナログスイッチ１１のトランジスタＴＲ１を非導通状態に制御し、通常の動作状態の場合にはコントロール回路８１、８２は図４、図６に示す構成と同様に作用する。これにより、図４ならびに図６に示す実施形態の機能を実現することが可能となり、図４ならびに図６に示す実施形態で得られる効果を達成することができる。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、アナログスイッチのオフ時に高位電源電圧以上又は低位電源電圧以下の電圧がアナログスイッチ端子に印加されると、印加電圧をアナログスイッチの一方のトランジスタのゲート端子ならびにウェルに与えるようにしたので、アナログスイッチのオフ時にアナログスイッチを構成する一方のトランジスタのウェルとアナログスイッチ端子間に電流が流れることは防止され、消費電流の増加を抑えることができる。さらに、アナログスイッチを構成するトランジスタに電流が流れることは防止され、アナログスイッチを確実にオフ状態に維持継続して誤動作を防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図２】この発明が適用されたアナログスイッチにおいて寄生ダイオードが形成されない様子を示す図である。
【図３】図１に示すバイアス回路の一実施形態の回路構成を示す図である。
【図４】図１に示すバイアス回路の他の実施形態の回路構成を示す図である。
【図５】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路における寄生ダイオードが形成されない様子を示す図である。
【図６】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図７】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路における寄生ダイオードが形成されない様子を示す図である。
【図８】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図９】図８に示すトレラント機能付きアナログスイッチ回路の具体的な回路構成を示す図である。
【図１０】従来のアナログスイッチの一構成を示す図である。
【図１１】従来のアナログスイッチにおいて寄生ダイオードが形成される様子を示す図である。
【符号の説明】
１１，３１  アナログスイッチ
１２  バイアス回路
３２  駆動部
３３  比較部
３４  伝達部
３５  駆動制御部
３６  ゲートバイアス部
３７  ウェルバイアス部
８１，８２  コントロール回路
ＴＲ１〜ＴＲ２７  トランジスタ
Ａ，Ｂ  Ｉ／Ｏピン
Ｄ１〜Ｄ４  ダイオード
【図１】
0003765982.tif 000002
【図２】
0003765982.tif 000003
【図３】
0003765982.tif 000004
【図４】
0003765982.tif 000005
【図５】
0003765982.tif 000006
【図６】
0003765982.tif 000007
【図７】
0003765982.tif 000008
【図８】
0003765982.tif 000009
【図９】
0003765982.tif 000010
【図１０】
0003765982.tif 000011
【図１１】
0003765982.tif 000012