(57)【特許請求の範囲】
【請求項１】
炭化ケイ素基板上に炭化ケイ素層が形成され、前記炭化ケイ素層中に遷移金属が添加されてなる高抵抗層が選択的に形成され、
前記炭化ケイ素層は第１導電型の第１の層と第２導電型の第２の層とからなる積層構造を含み、前記高抵抗層が前記第１の層と前記第２の層との界面の端部に形成されたことを特徴とする炭化ケイ素半導体装置。
【請求項２】
前記遷移金属は、前記炭化ケイ素層のキャリア密度と同程度またはそれ以上の密度で添加されたことを特徴とする請求項１記載の炭化ケイ素半導体装置。
【請求項３】
前記遷移金属が添加される領域の炭化ケイ素のキャリア密度は１×１０18ｃｍ-3以下であることを特徴とする請求項１または２記載の炭化ケイ素半導体装置。
【請求項４】
前記遷移金属は、バナジウム、クロム、鉄またはニッケルであることを特徴とする請求項１〜３のいずれかに記載の炭化ケイ素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高抵抗炭化ケイ素層の形成方法および高抵抗炭化ケイ素層を有する炭化ケイ素半導体装置に関する。
【０００２】
【従来の技術】
ＳｉＣ（炭化ケイ素）はｐ型およびｎ型の価電子制御が容易であり、Ｓｉ（シリコン）やＧａＡｓ（ガリウム砒素）にない数々の優れた物性を有するので、種々の環境で使用可能な半導体装置の材料として注目されている。
【０００３】
ＳｉＣは、ＳｉやＧａＡｓに比べて大きなバンドギャップを有するので、高い温度までｐ型またはｎ型を維持することができる。したがって、ＳｉＣを用いると、高温動作デバイスが実現される。また、絶縁破壊電界が非常に高いので、高耐圧、低損失の大電力デバイスが実現可能である。さらに、電子の飽和ドリフト速度が高いので、高周波での高出力動作も可能である。
【０００４】
また、ＳｉＣは耐熱性および耐放射性に富んでいるので、原子炉、宇宙、海洋、大深度地下等の過酷な環境で使用できる耐環境デバイスの材料として期待されている。さらに、ＳｉＣは不純物のドーピングによりｐ型およびｎ型を作製できるので、青色あるいは紫色の光を発光する可視短波長発光デバイスや、紫外線のような短波長光を検知するセンサの材料として有望視されている。
【０００５】
【発明が解決しようとする課題】
Ｓｉ系の半導体装置を作製する場合には、素子間の電気的絶縁（素子分離）や基板と素子との間の絶縁を行うためにｐｎ接合が通常用いられる。しかし、この場合にはリーク電流が比較的大きい、製造プロセスが複雑になる等の問題がある。これを解決するため、最近では所定の層に酸素をイオン注入することが行われている。この場合、Ｓｉ層中にＳｉＯ2 層を形成するために、酸素の注入量は１０17〜１０18ｃｍ-2必要となる。この多量の酸素のイオン注入には非常に長い時間を要する。しかも、注入損傷のため、表層Ｓｉの結晶性に課題を残している。
【０００６】
ＳｉＣ半導体装置においても、酸素をイオン注入することにより高抵抗層を形成することが考えられる。しかしながら、Ｓｉの場合と同様に、多量の酸素イオン注入により発生した注入損傷により、表面のＳｉＣの結晶性が著しく損なわれることが予想される。また、酸素のイオン注入により高抵抗層を形成する場合、多量の酸素を長時間イオン注入する必要がある。そのため、半導体装置の製造時間が長くなり、製造コストも高くなるという問題がある。
【０００７】
本発明の目的は、短時間かつ低コストで高抵抗炭化ケイ素層を形成する方法および高抵抗層を有する炭化ケイ素半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
第１の発明に係る炭化ケイ素半導体装置は、炭化ケイ素基板上に炭化ケイ素層が形成され、炭化ケイ素層中に遷移金属が添加されてなる高抵抗層が選択的に形成され、炭化ケイ素層が第１導電型の第１の層と第２導電型の第２の層とからなる積層構造を含み、高抵抗層が第１の層と第２の層との界面の端部に形成されたものである。
【０００９】
その炭化ケイ素半導体装置においては、炭化ケイ素層中に少量の遷移金属を添加することにより高抵抗層が選択的に形成されているので、製造が容易であり、短時間にかつ低コストで製造することができる。また、高電界が発生する接合界面端部の電界集中が高抵抗層により緩和される。
【００１５】
特に、遷移金属が、炭化ケイ素層のキャリア密度と同程度またはそれ以上の密度で添加されることが好ましい。それにより、炭化ケイ素層中のキャリアが遷移金属により形成されたディープレベルに捕獲されるので、より高い抵抗値を有する高抵抗層が形成される。
【００１６】
遷移金属が添加される炭化ケイ素のキャリア密度が１×１０18ｃｍ-3以下であることが好ましい。このように、炭化ケイ素のキャリア密度が低い場合には、遷移金属の添加により形成されるディープレベルがキャリアを効率良く捕獲することができる。したがって、さらに高抵抗率の高抵抗層が得られ易い。特に、キャリア密度が１０13〜１０17ｃｍ-3である場合に実用的な高抵抗層が得られる。遷移金属はバナジウム、クロム、鉄またはニッケルであってもよい。
【００２０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
本実施例では、図１および図２に示すメサ型サンドウィッチ構造のｐ型ＳｉＣ試料およびｎ型ＳｉＣ試料を作製し、Ｖ+ （バナジウムイオン）注入による高抵抗層の形成を行った。なお、以下の説明では、次の（数１）に示す結晶軸の方向および結晶面をそれぞれ〈１１-2０〉および｛１１-2０｝と表す。
【００２１】
【数１】
0003848700.tif 000002
【００２２】
まず、図１を参照しながらｐ型ＳｉＣ試料の作製方法を説明する。図１（ａ）において、ｐ−基板１として例えば昇華法により作製されたｐ型６Ｈ−ＳｉＣウエハを用いる。ｐ−基板１の（０００１）Ｓｉ面から〈１１-2 0〉方向に３．０°傾斜した面（オフ面）上に、膜厚１μｍのｐ−バッファ層２、膜厚１μｍのｐ−層３および膜厚０．１５μｍのｐ+ −コンタクト層４を順に形成する。形成方法としては、ＳｉＨ4 、Ｃ3 Ｈ8 およびＨ2 の混合ガスを用いた常圧ＣＶＤ法（化学的気相成長法）を用いる。基板温度は１５００℃であり、成長速度は２．５μｍ／時間である。
【００２３】
このとき、Ｂ2 Ｈ6 添加によるＢ（ボロン）のドーピングを行う。ｐ−バッファ層２、ｐ−層３およびｐ+ −コンタクト層４のアクセプタ密度は、それぞれ２×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１０18ｃｍ-3である。なお、ｐ−基板１のアクセプタ密度は１〜３×１０18ｃｍ-3である。
【００２４】
次に、イオン注入装置を用いて51Ｖ+ を室温で２段階に注入することによりｐ−層３中にＶ+ 注入ＳｉＣ層５を形成する。Ｖ+ の原料はＶＣｌ4 である。まず、４００ｋｅＶの加速エネルギーで３．０×１０12ｃｍ-2の51Ｖ+ を注入した後、３００ｋｅＶの加速エネルギーで２．１×１０12ｃｍ-2の51Ｖ+ を注入する。トータルドーズ量は５．１×１０12ｃｍ-2であり、Ｖ+ 注入ＳｉＣ層５の厚さは０．３〜０．４μｍである。
【００２５】
上記のようにして作製されたＳｉＣ試料をグラファイトサセプタ上に装着し、１気圧のＡｒ（アルゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により１２００℃または１５００℃で３０分間のアニール処理を行う。なお、高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。
【００２６】
その後、図１（ｂ）に示すように、ＣＦ4 およびＯ2 の混合ガスを用いたＲＩＥ法（反応性イオンエッチング法）によりｐ+ −コンタクト層４、ｐ−層３およびｐ−バッファ層２を２μｍの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。反応ガスの圧力は３００ｍＴｏｒｒであり、高周波電力は１５０Ｗである。
【００２７】
次いで、乾燥酸素雰囲気中で１１００℃の熱酸化を４時間行うことによりｐ−バッファ層２の上面およびメサ部の上面および側面にＳｉＯ2 膜６を形成する。最後に、ｐ+ −コンタクト層４の上面のＳｉＯ2 膜６を除去した後、真空蒸着法によりｐ+ −コンタクト層４上に膜厚約５００ｎｍのＡｌ／Ｔｉ電極７を形成するとともに、ｐ−基板１の裏面に真空蒸着法により膜厚約５００ｎｍのＡｌ／Ｔｉ電極８を形成する。このようにして、ｐ型ＳｉＣ試料Ａが作製される。
【００２８】
次に、図２を参照しながらｎ型ＳｉＣ試料の作製方法を説明する。図２（ａ）において、ｎ−基板１１として例えば昇華法により作製されたｎ型６Ｈ−ＳｉＣウエハを用いる。ｎ−基板１１の（０００１）Ｓｉ面から〈１１-2 0〉方向に３．０°傾斜した面（オフ面）上に、膜厚１μｍのｎ−バッファ層１２、膜厚１μｍのｎ−層１３および膜厚０．１５μｍのｎ+ −コンタクト層１４を順に形成する。形成方法としては、ＳｉＨ4 、Ｃ3 Ｈ8 およびＨ2 の混合ガスを用いた常圧ＣＶＤ法（化学的気相成長法）を用いる。基板温度は１５００℃であり、成長速度は２．５μｍ／時間である。
【００２９】
このとき、Ｎ2 添加によるＮ（窒素）のドーピングを行う。ｎ−バッファ層１２、ｎ−層１３およびｎ+ −コンタクト層１４のドナー密度は、それぞれ２×１０17ｃｍ-3、４×１０16ｃｍ-3および２×１０18ｃｍ-3である。なお、ｎ−基板１１のドナー密度は１〜３×１０18ｃｍ-3である。
【００３０】
次に、イオン注入装置を用いて51Ｖ+ を室温で２段階に注入することによりｎ−層１３中にＶ+ 注入ＳｉＣ層１５を形成する。注入方法、注入条件およびドーズ量は図１のｐ型ＳｉＣ試料Ａの場合と同様である。
【００３１】
上記のようにして作製されたＳｉＣ試料をグラファイトサセプタ上に装着し、１気圧のＡｒ（アルゴン）雰囲気中で４００ｋＨｚの高周波誘導加熱により１２００℃または１５００℃で３０分間のアニール処理を行う。なお、高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。
【００３２】
その後、図２（ｂ）に示すように、ＲＩＥ法によりｎ+ −コンタクト層１４、ｎ−層１３およびｎ−バッファ層１２を２μｍの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。エッチング条件は、図１のｐ型ＳｉＣ試料Ａの場合と同様である。
【００３３】
次いで、図１のｐ型ＳｉＣ試料Ａと同様にして、ｎ−バッファ層１２の上面およびメサ部の上面および側面にＳｉＯ2 膜１６を形成する。最後に、ｎ+ −コンタクト層１４の上面のＳｉＯ2 膜１６を除去した後、真空蒸着法によりｎ+ −コンタクト層１４上に膜厚約５００ｎｍのＡｌ／Ｔｉ電極１７を形成するとともに、ｎ−基板１１の裏面に真空蒸着法により膜厚約５００ｎｍのＡｌ／Ｔｉ電極１８を形成する。このようにして、ｎ型ＳｉＣ試料Ｂが作製される。
【００３４】
ｐ型ＳｉＣ試料Ａおよびｎ型ＳｉＣ試料ＢならびにＶ+ が注入されていないｐ型ＳｉＣ試料およびｎ型ＳｉＣ試料（以下、未注入試料と呼ぶ。）について電流−電圧特性を測定した。
【００３５】
図３はｐ型ＳｉＣ試料Ａおよびｐ型未注入試料の電流−電圧特性の測定結果を示す図であり、図４はｎ型ＳｉＣ試料Ｂおよびｎ型未注入試料の電流−電圧特性の測定結果を示す図である。
【００３６】
図３の結果から、１２００℃または１５００℃でアニール処理が施されたｐ型ＳｉＣ試料Ａでは、ｐ型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。１２００℃のアニール処理を施した場合には、抵抗率が１×１０12〜２×１０13Ωｃｍとなり、１５００℃のアニール処理を施した場合には、２×１０12〜４×１０12Ωｃｍとなっている。
【００３７】
また、図４の結果から、１２００℃または１５００℃でアニール処理が施されたｎ型ＳｉＣ試料Ｂでは、ｎ型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。１２００℃のアニール処理を施した場合には抵抗率が３×１０5 〜２×１０6 Ωｃｍとなり、１５００℃のアニール処理を施した場合には、抵抗率が１×１０6 〜４×１０7 Ωｃｍとなっている。
【００３８】
上記の結果は、Ｖの添加によりＳｉＣの禁制帯中にディープレベルが形成されたことによるものと考えられる。このようなディープレベルはトラップとして働くため、キャリアの捕獲が起こる。その結果、実質的なキャリア密度が低減され、キャリア密度の低いＳｉＣが得られる。したがって、Ｖ+ 注入ＳｉＣ層５，１５は高抵抗層となる。
【００３９】
なお、６Ｈ−ＳｉＣのバンドギャップは室温で３．０ｅＶである。ｐ型６Ｈ−ＳｉＣ中のＶのドナー準位は１．４ｅＶ、ｎ型６Ｈ−ＳｉＣ中のＶのアクセプタ準位は０．７ｅＶであり、バンドキャップ中の深いエネルギー準位に位置するトラップとなる。室温で約３．３ｅＶのバンドキャップを有する４Ｈ−ＳｉＣでも同様にバナジウムは深いトラップを形成する。
【００４０】
ＳｉやＳｉＣ層中にＳｉＯ2 層を形成するために必要な酸素の注入量は１０17〜１０18ｃｍ-2であるのに対し、ＳｉＣ中に高抵抗層を形成するために必要なＶ+ の注入量は１０12ｃｍ-2と極めて少量となり、したがって、注入時間は数十秒程度と非常に短い。また、注入量が少ないため、注入損傷も小さくアニールによる結晶性の回復が容易である。
【００４１】
このように、短時間かつ少量のＶ+ の注入によりＳｉＣ中に高抵抗層が形成されることがわかる。この高抵抗層を半導体装置の素子分離や基板と素子との間の分離に用いる場合には、高抵抗層の抵抗値が１０6 Ωｃｍ以上必要である。
【００４２】
Ｖを添加するＳｉＣ層のキャリア密度は１×１０18ｃｍ-3以下であることが好ましい。これにより、Ｖの添加により形成されるディープレベルがキャリアを効率良く捕獲することができるので、より高い抵抗率を有する高抵抗層が得られ易い。なお、図１の例でＶ+ が注入されるｐ−層３のキャリア密度および図２の例でＶ+ が注入されるｎ−層１３のキャリア密度はいずれも４×１０16ｃｍ-3である。特に、ＳｉＣ層のキャリア密度が１０13〜１０17ｃｍ-3であることが実用的な高抵抗層を形成する上で好ましい。
【００４３】
次に、Ｖの添加により得られる高抵抗ＳｉＣ層を有する半導体装置の具体例を説明する。
図５はＶ+ 注入ＳｉＣ層を用いた完全空乏型ＣＭＯＳＦＥＴ（相補型金属−酸化膜半導体電界効果トランジスタ）の構造を示す模式的断面図である。以下、図５のＣＭＯＳＦＥＴの製造方法を説明する。
【００４４】
単結晶ＳｉＣ基板２１上に、ＢまたはＡｌが添加されたｐ型エピタキシャル成長層を形成する。ＳｉＣ基板２１としては、ｎ型またはｐ型、あるいは半絶縁性のＳｉＣ基板を用いる。
【００４５】
ＳｉＣ基板２１上のｐ型エピタキシャル成長層にＮ+ の注入によりｎ+ −層２３，２４を所定間隔を隔てて形成するとともにＡｌ+ の注入によりｐ+ −層２６，２７を所定間隔を隔てて形成し、ｐ+ −層２６，２７間の領域にＮ+ の注入によりｎ−層２８を形成する。ｎ+ −層２３，２４間の領域はｐ−層２５となる。これらの層２３〜２８の厚さは０．２〜１μｍである。ｎ+ −層２３，２４のドナー密度は１０18〜１０20ｃｍ-3であり、ｐ−層２５のアクセプタ密度は１０15〜１０18ｃｍ-3である。また、ｐ+ −層２６，２７のアクセプタ密度は１０18〜１０20ｃｍ-3であり、ｎ−層２８のドナー密度は１０15〜１０18ｃｍ-3である。
【００４６】
次に、これらの層２３〜２８の周囲におけるｐ型エピタキシャル成長層にＶ+ の注入によりＶ+ 注入ＳｉＣ層２２を形成する。Ｖ+ の加速エネルギーは２００〜２０００ｋｅＶ程度とし、注入深さは０．４〜２μｍ程度とする。また、注入ドーズ量は、初期のｐ型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。Ｖ+ の注入後、１０００〜１５００℃のアニール処理を行う。
【００４７】
さらに、ｎ+ −層２３，２４上にそれぞれソース電極２９およびドレイン電極３０を形成するとともに、ｐ+ −層２６，２７上にそれぞれソース電極３３およびドレイン電極３４を形成し、ｐ−層２５上に酸化膜３１を介してゲート電極３２を形成するとともに、ｎ−層２８上に酸化膜３５を介してゲート電極３６を形成する。これらのソース電極２９，３３およびドレイン電極３０，３４はＡｌ／Ｔｉにより形成し、９００〜１０００℃のアニール処理を施す。ゲート電極３２，３６には多結晶Ｓｉ、ＷＳｉなどを用いる。
【００４８】
このようにして作製された図５の完全空乏型ＣＭＯＳＦＥＴにおいては、高抵抗のＶ+ 注入ＳｉＣ層２２が素子分離膜として働く。
図６はＶ+ 注入ＳｉＣ層を用いたＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）の構造を示す模式的断面図である。以下、図６のＭＥＳＦＥＴの製造方法を説明する。
【００４９】
単結晶ＳｉＣ基板４１上に、Ｎが添加されたｎ型エピタキシャル成長層４２を形成する。ＳｉＣ基板４１としては、ｎ型またはｐ型、あるいは半絶縁性のＳｉＣ基板を用いる。ＳｉＣ基板４１上のｎ型エピタキシャル成長層に、Ｎ+ の注入によりｎ+ −層４３，４４を所定間隔を隔てて形成する。ｎ+ −層４３，４４間の領域はｎ−層４５となる。ｎ+ −層４３，４４のドナー密度は１０18〜１０20ｃｍ-3であり、ｎ−層４５のドナー密度は１０15〜１０18ｃｍ-3である。これらの層４３〜４４の厚さは０．３〜１μｍである。
【００５０】
次に、ｎ+ −層４３，４４およびｎ−層４５の周囲におけるｎ型エピタキシャル成長層にＶ+ を注入することによりＶ+ 注入ＳｉＣ層４２を形成する。Ｖ+ の加速エネルギーは２００〜２０００ｋｅＶ程度とし、注入深さは０．４〜２μｍ程度とする。注入ドーズ量は、初期のｎ型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。Ｖ+ の注入後、１０００〜１５００℃のアニール処理を行う。
【００５１】
さらに、ｎ+ −層４３，４４上にそれぞれソース電極４６およびドレイン電極４７を形成し、ｎ−層４５上にゲート電極４８を形成する。これらのソース電極４６およびドレイン電極４７はＡｌ／ＴｉやＮｉにより形成し、９００〜１０００℃のアニール処理を施す。ゲート電極４８はＰｔ，Ｎｉなどにより形成する。
【００５２】
このようにして作製された図６のＭＥＳＦＥＴにおいては、Ｖ+ 注入ＳｉＣ層４２が素子分離膜として働くとともに、活性な素子をＳｉＣ基板４１から分離することにより寄生インピーダンスを低減させる。
【００５３】
なお、図５および図６のＦＥＴは以下のようなプロセスを用いても作製することができる。図７は図５および図６のＦＥＴの製造方法の他の例を示す模式的断面図である。
【００５４】
まず、図７（ａ）に示すように、単結晶ＳｉＣ基板８１上に、ＢまたはＡｌならびにＶが添加されたエピタキシャル成長層８２を形成する。ＢまたはＡｌの添加量は１０14〜１０17ｃｍ-3であり、Ｖの添加量は１０14〜１０18ｃｍ-3である。
【００５５】
次に、図７（ｂ）に示すように、エピタキシャル成長層８２上に、ｐ型またはｎ型のエピタキシャル成長層８３を形成する。図５の例では、エピタキシャル成長層８３としてｐ型エピタキシャル成長層を形成し、図６の例では、エピタキシャル成長層８３としてｎ型エピタキシャル成長層を形成する。エピタキシャル成長の条件は、図５および図６のＦＥＴにおける成長条件と同様である。
【００５６】
次に、図７（ｃ）に示すように、エピタキシャル成長層８３中に、Ｎ+ またはＡｌ+ を注入することによりｎ+ 型、ｐ+ 型またはｎ型の領域８４，８５，８６を形成する。
【００５７】
次いで、図７（ｄ）に示すように、エピタキシャル成長層８３に選択的にＶ+ を注入することにより高抵抗層８３ａを形成する。
図８はＶ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオードの構造の一例を示す模式的断面図である。以下、図８のｐｎ接合ダイオードの製造方法を説明する。
【００５８】
単結晶ＳｉＣからなるｎ+ −基板５１上に、Ｎが添加されたｎ−層５２、およびＢまたはＡｌが添加された膜厚０．５〜１μｍ程度のｐ+ −層５３をエピタキシャル成長させる。ｎ+ −基板５１のドナー密度は１０18〜１０20ｃｍ-3であり、ｎ−層５２のドナー密度は１０15〜１０16ｃｍ-3であり、ｐ+ −層５３のアクセプタ密度は１０18〜１０20ｃｍ-3である。
【００５９】
次に、ｐ+ −層５３の電極形成領域の周囲に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入ＳｉＣ層５４を形成する。Ｖ+ の注入条件は、図５のＣＭＯＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様である。Ｖ+ の注入後、１０００〜１５００℃のアニール処理を行う。
【００６０】
さらに、ｐ+ −層５３上にＡｌ／Ｔｉからなるｐ側電極５５を形成し、ｎ+ −基板５１の裏面にＮｉからなるｎ側電極５６を形成する。ｐ側電極５５およびｎ側電極５６には９００〜１０００℃のアニール処理を施す。
【００６１】
このようにして作製された図８のｐｎ接合ダイオードにおいて、Ｖ+ 注入ＳｉＣ層５４は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。このように、プレーナ構造でも一次元平面接合と同様の高耐圧が得られる。
【００６２】
なお、図８では、ｐ+ ／ｎ／ｎ+ −基板の構造を有するｐｎ接合ダイオードを示したが、以下に示すように、ｎ+ ／ｐ／ｐ+ −基板の構造を有するｐｎ接合ダイオードの作製でもＶ+ 注入は有効である。
【００６３】
図９はＶ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオードの構造の他の例を示す模式的断面図である。以下、図９のｐｎ接合ダイオードの製造方法を説明する。
単結晶ＳｉＣからなるｐ+ −基板７１上に、ＢまたはＡｌが添加されたｐ−層７２、およびＮが添加された膜厚０．５〜１μｍ程度のｎ+ −層７３をエピタキシャル成長させる。ｐ+ −基板７１のアクセプタ密度は１０18〜１０20ｃｍ-3であり、ｐ−層７２のアクセプタ密度は１０15〜１０16ｃｍ-3であり、ｎ+ −層７３のドナー密度は１０18〜１０20ｃｍ-3である。
【００６４】
次に、ｎ+ −層７３の電極形成領域の周囲に、Ｖ+ の注入により厚さ約１〜２μｍのＶ+ 注入ＳｉＣ層７４を形成する。Ｖ+ の注入条件は、図５のＣＭＯＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様である。Ｖ+ の注入を、１０００〜１５００℃のアニール処理を行う。
【００６５】
さらに、ｎ+ −層７３上にＮｉからなるｎ側電極７５を形成し、ｐ+ −基板７１の裏面にＡｌ／Ｔｉからなるｐ側電極７６を形成する。ｎ側電極７５およびｐ側電極７６には９００〜１０００℃のアニール処理を施す。
【００６６】
このようにして作製された図９のｐｎ接合ダイオードにおいても、Ｖ+ 注入ＳｉＣ層７４は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。
【００６７】
図１０はＶ+ 注入ＳｉＣ層を用いたショットキダイオードの構造を示す模式的断面図である。以下、図１０のショットキダイオードの製造方法を説明する。
ｎ+ −基板６１上に、Ｎが添加されたｎ−層６２をエピタキシャル成長させる。ｎ+ −基板６１のドナー密度は１０18〜１０20ｃｍ-3であり、ｎ−層６２のドナー密度は１０15〜１０16ｃｍ-3である。
【００６８】
次に、ｎ−層６２のショットキ電極形成領域の周囲に、Ｖ+ の注入により厚さ０．５〜２μｍのＶ+ 注入ＳｉＣ層６３を形成する。Ｖ+ の注入条件は、図５のＣＭＯＳＦＥＴおよび図６のＭＥＳＦＥＴの場合と同様である。
【００６９】
さらに、ｎ−層６２上にＴｉ、ＰｔまたはＮｉからなるショットキ電極６４を形成し、ｎ+ −基板６１の裏面にＮｉからなるオーミック電極６５を形成する。オーミック電極６５には９００〜１０００℃のアニール処理を施すことが望ましい。また、ショットキ電極６４に６００℃程度のアニール処理を施してもよい。
【００７０】
このようにして作製された図１０のショットキダイオードにおいては、Ｖ+ 注入ＳｉＣ層６３によりショットキ電極端部の電界集中が緩和され（エッジターミネーション）、高耐圧が得られる。
【００７１】
なお、図５〜図１０の半導体装置におけるＳｉＣ基板２１，４１およびｎ+ −基板５１，６１としては、６Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板の他、１５Ｒ−ＳｉＣ基板または３Ｃ−ＳｉＣ基板を用いることができる。
【００７２】
また、半導体装置のエピタキャル成長層は、単結晶ＳｉＣ基板の｛０００１｝面から〈１１-2 0〉方向に０．２°以上傾斜した面（オフ面）上または単結晶ＳｉＣ基板の｛１１-2 0｝面上に形成することが好ましい。
【００７３】
上記実施例では、Ｖ+ の注入により高抵抗のＶ+ 注入ＳｉＣ層を形成しているが、ＳｉＣ基板上にＳｉＣ層をエピタキシャル成長させる際にＶを添加することにより高抵抗層を形成してもよい。この場合には、ドーパントガスとしてＶＣｌ4 、Ｃｐ2 Ｖ（Ｃ5 Ｈ5 −Ｖ−Ｃ5 Ｈ5 ）等を用いることができる。
【００７４】
また、上記実施例では、遷移金属としてＶを用いているが、Ｖの代わりに、Ｃｒ、Ｆｅ、Ｎｉ等の他の遷移金属を用いることもできる。
【図面の簡単な説明】
【図１】Ｖ+ 注入ＳｉＣ層の抵抗率の測定に用いるｐ型ＳｉＣ試料の作製方法を示す模式的断面図である。
【図２】Ｖ+ 注入ＳｉＣ層の抵抗率の測定に用いるｎ型ＳｉＣ試料の作製方法を示す模式的断面図である。
【図３】図１のｐ型ＳｉＣ試料の電流−電圧特性の測定結果を示す図である。
【図４】図２のｎ型ＳｉＣ試料の電流−電圧特性の測定結果を示す図である。
【図５】Ｖ+ 注入ＳｉＣ層を用いた完全空乏型ＣＭＯＳＦＥＴの構造を示す模式的断面図である。
【図６】Ｖ+ 注入ＳｉＣ層を用いたＭＥＳＦＥＴの構造を示す模式的断面図である。
【図７】図５および図６のＦＥＴの製造方法の他の例を示す模式的断面図である。
【図８】Ｖ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオードの構造の一例を示す模式的断面図である。
【図９】Ｖ+ 注入ＳｉＣ層を用いたｐｎ接合ダイオードの構造の他の例を示す模式的断面図である。
【図１０】Ｖ+ 注入ＳｉＣ層を用いたショットキダイオードの構造を示す模式的断面図である。
【符号の説明】
１  ｐ−基板
３  ｐ−層
５  Ｖ+ 注入ＳｉＣ層
１１  ｎ−基板
１３  ｎ−層
１５  Ｖ+ 注入ＳｉＣ層
２１，４１，５１，６１，７１  ＳｉＣ基板
２２，４２，５４，６３，７４  Ｖ+ 注入ＳｉＣ層
２３，２４，４３，４４，７３  ｎ+ −層
２８，４５，５２，６２  ｎ−層
２６，２７，５３  ｐ+ −層
２５，７２  ｐ−層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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