(57)【特許請求の範囲】
【請求項１】
シリコン基板に設けられたトレンチを有するダイナミック・ランダム・アクセス・メモリ・デバイスを製造する方法において、
前記トレンチの上部の側壁のうちの底隅部にアンダーカット部を形成するステップと、
前記アンダーカット部を含む前記トレンチの上部の側壁に熱シリコン酸化膜を成長させるステップを含み、
前記アンダーカット部の熱シリコン酸化膜が前記シリコン基板内に延びていることを特徴とする方法。
【請求項２】
前記トレンチを充填する導体を形成するステップをさらに含む、
請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭメモリ・セル構造に関し、特に、電荷保持を向上したトレンチ型キャパシタに関する。
【０００２】
【従来の技術】
伝統的なトレンチ・キャパシタは、時間が経つと自然に放電する。そのような放電の一因は、蓄積ノードと埋込みプレートとの間の漏れ電流（つまり表面ノード拡散）である。電荷保持時間を増加するための１つの方法は、蓄積ノード拡散領域と埋込みプレートとの間の漏れ電流を減少することによる。
【０００３】
図１（ａ）を参照すると、従来のトレンチ型メモリ・セルの１つの主要な漏れ経路の一例が、寄生縦型トランジスタ１０を用いて示されている。トランジスタ１０は、トレンチ１３の内部表面１２に形成されたカラー酸化膜１１を含む。トランジスタ１０はＤＲＡＭメモリ・セル１６に組み込まれ、これはゲート１７、蓄積ノード１３、１８および埋込みプレート１９をさらに含む。
【０００４】
図１（ｂ）は、トランジスタ１０に対応する電気回路図を示す。
【０００５】
電流漏れを処理するために、幾つかの従来の方法が提案または実現されてきた。寄生トランジスタ１０のスレショルド電圧を増加すると、漏れ電流を減少することができる。スレショルド電圧は、寄生チャネル内のある深さでウェルにイオン（ｐ型ウェルの場合にはｐ型）注入することによって、増加することができる。スレショルド電圧はまた、カラー酸化膜１１の厚さを増加することによって増加することもできる。
【０００６】
しかし、どちらの方法も、高密度ＤＲＡＭプロセスに組み込む場合には、問題がある。例えば、イオン注入は、他のエリアに望ましくない不純物を誘発するおそれがある。アスペクト比（カラー深さ／トレンチ開口）は非常に高い（例えば１μｍ／０．１５μｍ＝６．７）ので、注入角度をカラー酸化膜にほぼ平行、またはウェハ表面に垂直にする必要がある。注入角度の結果、比較的高いエネルギのイオン注入が必要であり、活性チャネル領域に望ましくない注入が結果として生じることがある。
【０００７】
厚いカラー酸化膜の欠点は、トレンチ開口の縮小である。トレンチ開口の縮小は、蓄積電極の抵抗の増加を招く。トレンチ開口の縮小の追加の欠点は、狭い開口を持つトレンチを充填するために要求される複雑さが増す可能性である。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、電荷保持を向上したトレンチ型キャパシタのための構造および方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一態様によると、メモリ構造は、基板に形成されたトレンチを有する。カラー酸化膜がトレンチの上部に配置され、それはペデスタル部を含む。
【００１０】
本発明の別の態様によると、ダイナミック・ランダム・アクセス・メモリ・デバイスは、基板に形成され上部を有するトレンチを含む。カラー酸化膜がトレンチの上部に配置される。カラー酸化膜はペデスタルを含む。導体がトレンチを充填する。ペデスタルは、導体の電荷の漏れを減少する。
【００１１】
さらに別の態様によると、本発明は、メモリ・デバイスを形成する方法を含む。この方法は、基板にトレンチを形成することを含む。トレンチの上部に非共形酸化膜を堆積し、この非共形酸化膜は垂直面より水平面に沿った方が厚い。即ち、非共形酸化膜は、水平面にある部分が垂直面にある部分よりも厚い。ペデスタルは非共形酸化膜の下部に形成される。
【００１２】
【発明の実施の形態】
今、図２（ａ）を参照すると、トレンチ・キャパシタ２０は、トレンチ２３の内部側壁表面２２に沿って形成されたカラー酸化膜２１を有する。カラー酸化膜２１は、ペデスタル・カラー２５を形成する局所的に厚い酸化膜部分を有する。好適な実施形態では、カラー酸化膜２１は、化学気相成長（ＣＶＤ）によって形成された非共形酸化膜、即ち、水平面にある部分の厚さが垂直面にある部分の厚さよりも厚い酸化膜を含む。トレンチ・キャパシタ２０は、ゲート２７、蓄積ノード２８および埋込みプレート２９を含むＤＲＡＭメモリ・セル２６に組み込まれる。
【００１３】
トレンチ・キャパシタ２０を使用して、蓄積ノード２３と埋込みプレート２９との間の漏れ電流を減少することができる。漏れ電流（またはＭＯＳトランジスタのサブスレショルド電流）は、スレショルド電圧の指数関数であり、チャネル長の逆比例関数である。したがって、カラー酸化膜の厚さをカラーの長さ全体にわたって増加することによって、漏れ電流を減少することができる（スレショルド電圧の制御は、チャネル長の制御より効果的である）。
【００１４】
例えば、図２（ａ）は、カラー酸化膜２１の１０％（長さ方向）（すなわちペデスタル・カラー２５）がカラー酸化膜２１の残りより厚いことを示す。蓄積ポリシリコンの厚さの大部分（長さ方向で９０％）が従来のトランジスタと同一であるので、これは、ペデスタル・カラー２５によってチャネル幅が狭くなることによる蓄積ポリシリコンの抵抗の著しい増加を呈しない。しかし、酸化膜の厚さのこの増加は、スレショルド電圧を増加し、漏れ電流を減少するのに充分である。
【００１５】
図２（ｂ）は、トレンチ２０（図２（ａ））に対応する回路を示す。電気回路は、異なるスレショルド電圧およびチャネル長を持つ２つのトランジスタ（例えばカラー酸化膜２１およびペデスタル・カラー２５によって画定される）の直列接続によって表すことができる。トランジスタ２０（図２（ａ））の２つのチャネル長の和は、トレンチ型トランジスタ１０（図１（ａ））のチャネル長と同一である。
【００１６】
図３（ａ）−３（ｆ）は、局所的に厚い酸化膜部分（例えばペデスタル・カラー）を有するカラー酸化膜を備えたトレンチ・キャパシタを形成するための一方法を示す。特に図３（ａ）を参照すると、基板にトレンチ３００が形成される。トレンチ３００は内部側壁表面３０２および外部側壁表面３０４を有する。ウェハ基板上にパッド窒化膜層３０６を形成する。ポリシリコン３１０をトレンチ３００の基部３１２に充填する。
【００１７】
内部側壁表面３０２上およびパッド窒化膜３０６に沿って、非共形カラー酸化膜３１４を堆積する（図３（ｂ））。カラー酸化膜３１４は、高密度プラズマ（ＨＤＰ）プロセスによって堆積することが好ましい。パッド窒化膜３０６およびポリシリコン３１２上の酸化膜の厚さは、トレンチ３００の内部側壁表面上のそれより厚い。
【００１８】
本実施形態の１つの利点は、非共形カラー酸化膜３１４により、トレンチ表面３０２に選択的イオン注入が可能になることである。さらに詳しくは、カラー酸化膜３１４は、比較的薄いカラー酸化膜３１４を通してトレンチ壁（すなわち内部側壁表面３０２）にイオン注入することを可能にする。一方、非共形酸化膜３１４とパッド窒化物３０６のより厚い部分は、Ｓｉ表面へのイオン注入を阻止する。
【００１９】
例えば、堆積された酸化膜３１４が、水平方向（すなわちパッド窒化膜層３０６上に形成される）と垂直方向（すなわち内部側壁表面３０２上に形成される）との間で５：１の厚さの比率を持ち、かつ注入エリアの深さが１．０μｍ、トレンチ幅が０．１５μｍである場合には、要求される従来の注入角度は８．５度未満である（ＡＴＮ（０．１５／１）＝８．５３）。
【００２０】
シリコン・ウェハ表面への注入を効果的に阻止するために、酸化膜の実効厚さ（すなわちシリコン・ウェハ表面から上の高さ）は、少なくとも２０００Å（３００／ｓｉｎ（８．５３）＝２０２２Å）としなければならない。したがって、パッド窒化膜３０６を含めて２０００Åの材料を、シリコン・ウェハ上に堆積または形成しなければならない。１５００Åのパッド窒化膜３０６だけの例（従来の事例）では、シリコン表面へのイオン注入が避けられない。しかし、本発明のパッド窒化膜３０６（１５００Å）およびカラー酸化膜厚さ３１４（１５００Å）の全厚は、２０００Åよりずっと厚い。その結果、本発明のカラー酸化膜３１４を備えたトレンチ壁３０２の注入中に、ウェハ表面への望ましくないイオン注入を防止することができる。
【００２１】
次いで、ポリシリコン堆積および反応性イオン・エッチング（ＲＩＥ）ドライ・エッチングなどの標準加工技術を用いて、図３（ｃ）に示すようにトレンチ３００の内側に、カラー酸化膜３１４に隣接してポリシリコン・スペーサ３１６を形成する。
【００２２】
この時点で、埋込みストラップの外方拡散（すなわちスペーサ・ポリシリコンの低ドープ濃度およびポリシリコン・フィル（後で形成する）の高ドープ濃度）を制御するために、従来の方法を用いて、ポリシリコン・スペーサのドーピング・レベルを調整することができる。低ドープ濃度のポリシリコンは、その後の熱処理中にひ素の外方拡散を減少する。
【００２３】
図３（ｄ）に示すようにトレンチ３００の基部３１０に位置する酸化膜層３１４の一部分を除去することによって、トレンチ３００の真ん中の露出した酸化膜の酸化膜ＲＩＥによって、カラー酸化膜３１４の局所的に厚い酸化膜領域として、カラー酸化膜ペデスタル３１８を形成する。このＲＩＥプロセスは、パッド窒化膜３０６の表面からも堆積酸化膜３１４を除去する。代替的に、酸化膜ウェット・エッチング（図示せず）を、図３（ｄ）に示すＲＩＥプロセスの代わりに使用して、カラー酸化膜ペデスタル３１８を形成することもできる。
【００２４】
ポリシリコン３２０をトレンチ３００に充填し、化学機械的研磨（ＣＭＰ）を使用して平坦化する（図３（ｅ））。上述の通り、本発明は、ポリシリコン・スペーサ３１６にポリシリコン・フィル３２０とは異なるドーピング濃度を持たせることができ、これによりその後の熱サイクル中のドーパント（例えばひ素）の外方拡散が減少する。
【００２５】
今、図３（ｆ）を参照しながら説明すると、標準的なトレンチ・キャパシタＤＲＡＭ加工技術を使用して、ＤＲＡＭデバイスが完成される。こうして、関連技術分野の通常の熟練者によく知られた従来のプロセスを使用して、様々な領域をパターン形成し、堆積し、かつドーピングして、浅いトレンチ分離（ＳＴＩ）酸化膜フィル３２２、ゲート３２４、ソース３２６、ドレイン３２８、および導体３２０を隣接ノード３２８に接続するストラップが形成される。
【００２６】
本発明の別の実施形態を形成するためのプロセスを、図４（ａ）−４（ｅ）に示す。この実施形態では、ノード誘電体の形成前に、カラー酸化膜４１４を形成する（すなわちＬＯＣＯＳカラー・プロセス）。犠牲カラー窒化膜４０７を使用して、この実施形態に独特の利点を達成する。
【００２７】
特に図４（ａ）を参照すると、トレンチ４００内に、トレンチの内部側壁表面４０２に沿って、およびカラー窒化膜層４０７上に、非共形酸化膜４１３（すなわちＨＤＰ酸化膜）が堆積される。さらに、非共形酸化膜４１３がパッド窒化膜４０６上に堆積される。次に、窒化膜パッド４０６の上部およびカラー窒化膜４０７の上を除いて、非共形酸化膜４１３が除去される（図４（ｂ））。この除去は、従来の等方性ウェット・エッチング・プロセスを用いて達成することができる。
【００２８】
好適な実施形態では、次いで水素アニール・プロセスを適用して、トレンチの内部側壁表面４０２をより平滑にし、凹ませる（図４（ｂ）に示すように）。これが今度は、トレンチ開口を過度に狭めることなく、より均一かつより厚いカラー酸化膜をもたらす。トレンチ４００の内部側壁表面４０２および外部側壁表面４０４上に、カラー酸化膜４１４を熱成長させることができる（図４（ｃ））。カラー酸化膜の底部４１０の酸化膜は局所的により厚く、結果的にペデスタル・カラー構造４１８が得られる。
【００２９】
開始酸化膜（すなわち酸化膜４１３）および熱成長したカラー酸化膜４１４が比較的薄い（〜３００Å）ので、初期酸化膜層４１３によるトレンチ３００の基部の酸化速度の損失は重要ではない。
【００３０】
次に、標準ＬＯＣＯＳカラー処理を使用して、ＤＲＡＭデバイスが完成される。窒化膜パッド４０６および酸化膜層４１３は剥離される（図４（ｄ））。埋込みプレートのドーピングおよびノード誘電体の形成が実行される。ポリシリコン４２０がトレンチ４００に堆積され、従来の加工技術を使用してＣＭＰが実行される。今、図４（ｅ）を参照すると、よく知られたプロセスを使用して、浅いトレンチ分離（ＳＴＩ）領域４２２、ゲート４２４、ソース４２６、およびドレイン４２８が再び形成される。
【００３１】
本発明のこの実施形態により、トレンチ開口を過度に狭めることなく、カラー酸化膜４１４をより厚くすることができる。上述の通り、酸化膜を厚くすることによって、スレショルド電圧を増加することができ、漏れ電流を減少することができる。カラーの底部に（ＬＯＣＯＳカラーの他のエリアより）薄いカラー酸化膜成長があることを考慮すると、特にＬＯＣＯＳカラー型トレンチＤＲＡＭ製造の場合、漏れ電流の減少は有意義なものになり得る。さらに、本発明はＬＯＣＯＳプロセスを単純化する。
【００３２】
本発明の別の実施形態およびプロセスを、図５（ａ）−５（ｈ）に示す。この実施形態では、カラー酸化膜ペデスタルの方向が、キャパシタ・トレンチ内への伸長からキャパシタ・トレンチから離れる方向への伸長に変化する。
【００３３】
特に図５（ａ）を参照すると、シリコン・ウェハ上にパッド窒化物層５０６が形成される。トレンチ５００の基部５１０に、カラー窒化物５０７が形成される。次に、非共形酸化膜５１３などの酸化膜が堆積される。ＨＤＰを使用して非共形酸化膜５１３を堆積することが好ましい。
【００３４】
堆積された酸化膜５１３の垂直表面上に、ポリシリコン・スペーサ５１６が形成される（図５（ｂ））。さらに詳しくは、スペーサは、例えば、反応性イオン・エッチング（ＲＩＥ）などの非等方性ドライ・エッチング・プロセスを使用して形成される。非等方性ドライエッチングまたは側壁スペーサ・エッチングは、水平表面から材料を高速で除去するが、垂直表面からは比較的低速で材料を除去する。高度に選択的な非等方性スペーサ・エッチングは、酸化膜の側壁に沿って材料を残すが、水平表面からは材料を除去する。このプロセスにより、ポリシリコン・スペーサの形成後に、非共形酸化膜５１３部分の底隅部５１７を露出し続けることができる。
【００３５】
次いでウェット酸化膜エッチングを使用して、非共形酸化膜５１３の露出した底隅部５１７を選択的に除去して、酸化膜アンダカット５１９が形成される（図５（ｃ））。さらに、窒化膜パッド５０６の水平表面上の非共形酸化膜５１３が除去される（図５（ｃ））。
【００３６】
その後、酸化膜アンダカットの開口５１９に隣接してシリコンのアンダカットを実行して、基板アンダカット５２１が形成される（図５（ｄ））。シリコンのアンダカット・プロセス中に、ポリシリコン・スペーサ５１６も除去される（図５（ｄ））。
【００３７】
ＨＤＰ酸化膜剥離プロセスで、非共形酸化膜５１３の残部を除去する（図５（ｅ））。内部側壁表面５０２および外部側壁表面５０４の両方に熱酸化膜を成長させて、カラー酸化膜５１４を形成する（図５（ｆ））。図３および４の実施形態の場合には片側から行われるのに比べて、酸化を三方から発生させることができるので、シリコンのアンダカット５２１の領域により厚い酸化膜が成長する。局所的に厚い酸化膜部分は、ペデスタル・カラー５１８を形成する。再び、ペデスタル・カラーは、上述の利点をもたらす。
【００３８】
残りのプロセスは、従前の実施形態と同様に進められる。標準的ＬＯＣＯＳカラー・プロセスを適用して、ＤＲＡＭデバイスを完成することができる。窒化膜パッド５０６が除去される（図５（ｇ））。この時点で、埋込みプレートのドーピングおよびノード誘電体の形成を実行することができる。最後に、ポリシリコン５２０がトレンチ５００に堆積され、伝統的な加工技術を使用してＣＭＰが実行される。今、図５（ｈ）を参照すると、浅いトレンチ分離（ＳＴＩ）酸化膜フィル５２２、ゲート５２４、ソース５２６、およびドレイン５２８が上述の通り形成される。
【００３９】
図５（ａ）−５（ｈ）に示しかつ上述した実施形態は、図３および４に示したような発明の他の形態と比較して、より長い漏れ経路をもたらし、それにより漏れ電流を減少する。ペデスタル・カラー５１８は、ペデスタル３１８、４１８がそれぞれトレンチ３００、４００に対して内向きに延長できる以上にトレンチ５００から離れる方向に延長することができる。その結果、この実施形態は、ずっと大きく向上した電荷保持をもたらすことができる。
【００４０】
図５（ａ）−５（ｈ）の実施形態の第２の利点は、ペデスタル・カラー５１８がトレンチ５００内に延長するのではなく、トレンチ５００から離れる方向に延長するので、ペデスタル・カラー酸化膜５１８による抵抗の増加が無いことである。ポリシリコン５２０（トレンチ５００に形成／堆積される）の幅は、どの点位置でもペデスタル・カラー５１８によって減少しない。したがって、ペデスタル・カラー５１８はいかなる抵抗の増加も招かない。
【００４１】
さらなる実施形態（図４（ａ）−４（ｅ）の実施形態に関連する）を図６（ａ）−６（ｆ）に示す。比較的厚いパッド窒化膜４０６（これは図４（ａ）で窒化膜カラー４０７を形成する）の代わりに、ＡＳＧ（ひ素けい酸ガラス）６０７およびカラー窒化物６０９の積み重ね層６０５をシリコン基板上に形成する（図６（ａ））。
【００４２】
次いでトレンチ構造に、フォトレジスト６１５などの犠牲材料を充填する。積み重ね層６０５はレジスト・リセス・プロセスによりエッチングして、オープン・カラー領域６１１を形成する（図６（ｂ））。
【００４３】
次に、犠牲材料６１５を除去し、ＨＤＰ酸化膜堆積を順次実行して、ＨＤＰ酸化膜層６１３を形成する（図６（ｃ））。ウェット・エッチング・プロセスにより、積み重ね層６０５およびパッド窒化膜６０６の上部を除いて、ＨＤＰ酸化膜を選択的に除去する（図６（ｄ））。
【００４４】
トレンチ６００の内部側壁表面６０２および外部側壁表面６０４の両方に熱酸化膜を成長させて、カラー酸化膜６１４を形成する（図６（ｅ））。残ったＨＤＰ酸化膜６１３は、カラー酸化膜６１４にペデスタル・カラー６１８（すなわち、局所的厚い酸化膜部分）を形成する。その後、ＡＳＧ６０７およびカラー窒化膜６０９を剥離する（図６（ｆ９））。次にノード誘電体を形成し、蓄積プレートにポリシリコン６２０を充填し、ＣＭＰによって平坦化する（図６（ｆ））。最後に、完成したＤＲＡＭデバイスを、図４（ｅ）に図示しかつ上述したように加工することができる。
【００４５】
図６（ａ）−６（ｆ）の実施形態の１つの利点は、カラー酸化によるＡｓの拡散の減少または排除である。残ったＨＤＰ酸化膜６１３（図６（ｄ））は、カラー酸化膜６１４の形成中のＡｓの外方拡散を防止する（図６（ｅ））。典型的なＬＯＣＯＳプロセスでは、カラー酸化膜の厚さおよびＡＳＧの押込み条件によっては、望ましくないＡｓがカラー酸化膜内に拡散する可能性があり、これは寄生縦型トランジスタのスレショルド電圧を減少する。しかし、本発明は、カラー酸化膜６１４を使用することによりこの拡散を防止し、高いスレショルドおよび対応する低い漏れ電流を維持する。酸化／拡散中にカラー酸化膜６１４はＡｓ雰囲気条件にさらされないので、カラー酸化膜６１４／シリコン基板界面はＡｓ不純物を全く含まない状態にすることができる。
【００４６】
図６（ａ）−６（ｆ）の実施形態の別の利点は、トレンチ側壁のドーピング（例えばＬＯＣＯＳカラー酸化膜の形成後に処理する）をカラー酸化膜の形成プロセスと結合して、プロセス・ステップおよびサーマル・バジェットを減少することができる。さらに詳しくは、ＡＳＧ層６０７は不純物Ａｓを含む。図６（ｅ）の酸化膜成長６１４中に、Ａｓ不純物はトレンチ側壁内に拡散する。したがって、本発明は、従来必要である別個の不純物拡散ステップを回避する。
【００４７】
本発明のさらに別の実施形態を図７（ａ）−７（ｆ）に示す。この実施形態では、ＴｉＮなどの金属層７３０をカラー窒化膜７０９と組み合せて、蓄積ポリシリコン７２０の抵抗を低下する。今、特に図７（ａ）を参照すると、標準的な深いトレンチ（ＤＴ）、埋込みプレートのドーピング処理、およびノード誘電体膜の形成後に、パッド窒化膜７０６、蓄積ポリシリコン７２０（ノード誘電体用）、金属層７３０、およびカラー窒化膜７０９の層７０５が、シリコン基板上およびトレンチ７００の内部側壁表面７０２上に形成される。
【００４８】
トレンチ７００の内側にフォトレジスト７１５が堆積され、レジスト・リセス・プロセスを使用して、オープン・カラー領域７１１が形成される（図７（ｂ））。次いでレジスト７１５が除去され、ＨＤＰ酸化膜７１３がトレンチ７００の内部側壁表面７０２上に堆積される（図７（ｃ））。次に、上述したように、カラー領域７１０の底部を除いて、ＨＤＰ酸化膜７１３が除去される（図７（ｄ））。金属７３０を被覆する残りのＨＤＰ酸化膜７１３は、その後の加工中に潜在的な金属酸化の発生を防止する。トレンチの内部側壁表面７０２および外部側壁表面７０４上で、カラー酸化膜７１４が熱成長する（図７（ｅ））。カラー７１４の局所的に厚い酸化膜部分は、上述の通りペデスタル・カラー７１８を形成する。ストラップ・ポリシリコン７２０の堆積前（図７（ｆ））に、カラー窒化膜７０９はエッチングされて（図７（ｅ））、金属７３０とポリシリコン７２０との間に電気的接続が提供される。
【００４９】
したがって、本発明のペデスタル・カラー構造は、（酸化膜がトレンチの部分だけで厚いので）蓄積導体の抵抗を増加することなく、漏れ電流を減少する。上述した様々な実施形態はまた、トレンチ開口が狭められる量を制限し、周囲の基板にペデスタルを形成し（抵抗の増加を排除する）、不純物の外方拡散を減少し、金属層を含んで抵抗をさらに低下する。
【００５０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５１】
（１）基板と、
前記基板内にあって上部を有するトレンチと、
前記トレンチの前記上部にあるカラー酸化膜と
を含み、前記カラー酸化膜がペデスタルを含むようにしたメモリ・デバイス。
（２）前記ペデスタルを前記カラー酸化膜の下部に配置した、上記（１）に記載のデバイス。
（３）前記ペデスタルが前記カラー酸化膜の厚さ増加領域を含む、上記（１）に記載のデバイス。
（４）前記ペデスタルが前記トレンチの長さの約１０％を構成する、上記（１）に記載のデバイス。
（５）前記デバイスが前記トレンチを充填する導体をさらに含み、前記ペデスタルが前記導体内に延長する、上記（１）に記載のデバイス。
（６）前記ペデスタルが前記基板内に延長する、上記（１）に記載のデバイス。
（７）前記トレンチ内で前記ペデスタルより下にある金属ライナをさらに含む、上記（１）に記載のデバイス。
（８）基板と、
前記基板内にあって上部を有するトレンチと、
前記トレンチの前記上部にあってペデスタルを含むカラー酸化膜と、
前記トレンチを充填する導体と
を含み、前記ペデスタルが前記導体の電荷の漏れを減少するようにしたダイナミック・ランダム・アクセス・メモリ・デバイス。
（９）前記ペデスタルを前記カラー酸化膜の下部に配置した、上記（８）に記載のデバイス。
（１０）前記ペデスタルが前記カラー酸化膜の厚さ増加領域を含む、上記（８）に記載のデバイス。
（１１）前記ペデスタルが前記トレンチの長さの約１０％を構成する、上記（８）に記載のデバイス。
（１２）前記ペデスタルが前記導体内に延長する、上記（８）に記載のデバイス。
（１３）前記ペデスタルが前記基板内に延長する、上記（８）に記載のデバイス。
（１４）前記トレンチ内で前記ペデスタルより下にある金属ライナをさらに含む、上記（８）に記載のデバイス。
（１５）基板にトレンチを形成することと、
前記トレンチの上部に非共形酸化膜を堆積することと、
前記非共形酸化膜の一部分にペデスタルを形成することと
を含む、メモリ・デバイスを形成する方法。
（１６）前記非共形酸化膜を堆積する前に、前記トレンチの下部に導体を充填することと、
前記非共形酸化膜の下部が露出するように、前記非共形酸化膜に沿って犠牲スペーサを形成することと、
前記非共形酸化膜の前記下部を除去して前記ペデスタルを形成することと、
前記犠牲スペーサを除去することと、
前記トレンチの前記上部に導体を充填することと
をさらに含む、上記（１５）に記載の方法。
（１７）前記ペデスタルの前記形成前に、前記非共形酸化膜を通して不純物を注入することをさらに含み、前記非共形酸化膜の一定しない厚さに基づき、前記不純物が水平表面を通過することを防止され、垂直表面を通してのみ前記トレンチの側壁に通過するようにした、上記（１５）に記載の方法。
（１８）前記ペデスタルの前記形成が、
前記非共形酸化膜の前記堆積前に前記トレンチの下部に犠牲カラー・スペーサを形成することと、
前記ペデスタルが残るように前記非共形酸化膜を垂直表面から除去することと、
前記トレンチの前記上部に上部カラー酸化膜を成長させることと、
前記犠牲カラー・スペーサを除去することと、
前記トレンチに導体を充填することと
を含む、上記（１５）に記載の方法。
（１９）前記トレンチの前記下部と前記犠牲カラー・スペーサとの間にドープト・ガラス層を形成することをさらに含み、前記上部カラー酸化膜の前記成長中に、不純物が前記ドープト・ガラス層から前記トレンチの側壁に拡散するようにした、上記（１８）に記載の方法。
（２０）前記トレンチの前記下部と前記犠牲カラー・スペーサとの間に金属層を形成することをさらに含む、上記（１８）に記載の方法。
（２１）前記ペデスタルの前記形成が、
前記非共形酸化膜の前記堆積前に、前記トレンチの下部に犠牲カラー・スペーサを形成することと、
前記非共形酸化膜の露出部が残るように、前記非共形酸化膜上に第２スペーサを形成することと、
前記非共形酸化膜の前記露出部を除去することと、
前記基板の前記露出部に以前隣接したエリアに切れ込みを入れてアンダカット開口を作成することと、
前記第２スペーサおよび前記非共形酸化膜を除去することと、
上部カラー酸化膜および前記ペデスタルを成長させ、そこでは前記ペデスタルが前記アンダカット開口内に配置されるようにすることと、
前記カラー・スペーサを除去することと、
前記トレンチに導体を充填することと
を含む、上記（１５）に記載の方法。
【図面の簡単な説明】
【図１】従来のトレンチ型キャパシタの略図であり、（ａ）は構造を示し、（ｂ）は（ａ）のトレンチ型キャパシタに対応する電気回路図である。
【図２】本発明の一形態によるトレンチ・キャパシタの略図であり、（ａ）は構造を示し、（ｂ）は（ａ）のトレンチ・キャパシタに対応する電気回路図である。
【図３】（ａ）−（ｆ）のステップで、本発明の一形態に従って、その上に形成された局所的に厚い酸化膜部分を有するカラー酸化膜を備えたトレンチ・キャパシタを形成するための方法を示す。
【図４】（ａ）−（ｅ）のステップで、本発明の別の形態に従って、その上に形成された厚い酸化膜部分を有するカラー酸化膜を備えたトレンチ・キャパシタを形成するための方法を示す。
【図５】（ａ）−（ｈ）のステップで、本発明のさらに別の形態に従って、その上に形成された厚い酸化膜部分を有するカラー酸化膜を備えたトレンチ・キャパシタを形成するための方法を示す。
【図６】（ａ）−（ｆ）のステップで、本発明のさらに別の形態に従って、厚い酸化膜部分が上に形成されたカラー酸化膜を備えたトレンチ・キャパシタを形成するための方法を示す。
【図７】（ａ）−（ｆ）のステップで、本発明のさらに別の形態に従って、厚い酸化膜部分が上に形成されたカラー酸化膜を備えたトレンチ・キャパシタを形成するための方法を示す。
【符号の説明】
２０  トレンチ・キャパシタ
２１  カラー酸化膜
２２  内部側壁表面
２３  トレンチ
２５  ペデスタル・カラー
２７  ゲート
２８  蓄積ノード
２９  埋込みプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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