(57)【特許請求の範囲】
【請求項１】
第１演算処理回路と、第２演算処理回路と、前記第１及び第２演算処理回路の状態を制御する制御回路と、バッテリー電圧の監視信号を入力するバッテリー電圧監視端子とを有し、
前記バッテリー電圧監視端子に入力される信号はバッテリー電圧が規定電圧以上であることを示す第１の状態又は規定電圧に満たないことを示す第２の状態を採り、
前記制御回路は、第１及び第２演算処理回路にクロック供給と基板バイアス停止とを行なう第１状態と、前記第１演算処理回路にクロック供給と基板バイアス停止とを行ない第２演算処理回路にクロック供給停止と基板バイアス印加とを行なう第２状態と、第１及び第２演算処理回路にクロック供給停止と基板バイアス印加とを行なう第３状態と、第１及び第２演算処理回路にクロック供給停止と動作電源供給停止とを行なう第４状態とを制御可能であり、
前記制御回路は、バッテリー電圧監視端子から入力される信号が第1の状態であるとき、前記第１演算処理回路からの指示に応答して前記第１状態から第２状態に遷移させ、前記第１演算処理回路の指示により、タイマ情報が設定された後に第２状態から第３状態に遷移させ、第１の外部イベントの発生を検出して第３状態から第２状態に遷移させ、第２の外部イベントの発生を検出して第２状態又は第３状態から第４状態に遷移させ、第３の外部イベントの発生を検出して第４状態から第１状態に遷移させ、
前記制御回路は、バッテリー電圧監視端子から入力される信号が第２の状態になったとき第４状態に遷移させ、その後の前記第３の外部イベントの発生に対して第４状態を維持する制御を行うものであることを特徴とする半導体集積回路。
【請求項２】
前記第１の演算処理回路は移動体通信のプロトコル処理とマンマシンインタフェース制御を行な回路であり、前記第２の演算処理回路は移動体通信のベースバンド信号に対する信号処理を行なう回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ＭＯＳトランジスタ回路を有するＰＬＬ回路と、ＭＯＳトランジスタ回路の基板バイアス電圧を生成する基板バイアス発生回路とを更に有し、
前記第１演算処理回路と前記第２演算処理回路はＭＯＳトランジスタ回路を有し、
前記ＭＯＳトランジスタ回路の基板ゲートに基板バイアス電圧を供給する第１スイッチと、前記ＭＯＳトランジスタ回路の基板ゲートにそのソース電圧を供給する第２スイッチとが、前記ＰＬＬ回路と前記第１演算処理回路と前記第２演算処理回路に別々に設けられ、
前記制御回路は、動作電源が供給されている前記ＰＬＬ回路と前記第１演算処理回路と前記第２演算処理回路とを動作させるとき前記第１スイッチをオフ状態、第２スイッチをオン状態とし、それらの動作を停止させるとき前記第１スイッチをオン状態、第２スイッチをオフ状態とするものであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路を有する移動体通信端末装置であって、
前記第１演算処理回路はＣＰＵ部であり、前記第２演算処理回路はＤＳＰ部であり、
通話待ち受け中に第３状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に第１状態にされ、通話待ち受け中の操作時に第２状態にされることを特徴とする移動体通信端末装置。
【請求項５】
前記第３の外部イベントは電源スイッチのオフ状態で発生される請求項４記載の移動体通信端末装置。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路及びデータ処理システムの低消費電力制御、クロック制御及び基板バイアス制御に関し、例えば携帯電話機などの移動体通信端末装置に適用して有効な技術に関する。
背景技術
携帯電話やＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙｐｈｏｎｅ  Ｓｙｓｔｅｍ）のような移動通信システムでは、通話待ち受け（待機）中に、基地局から定期的に送られてくる電波を定期的に受信している。この受信動作を間欠受信動作（通話待ち受け中の間欠受信動作）と呼ぶ。間欠受信動作を行なうのに、携帯電話機は、基地局から定期的に送られてくる電波を受信するためにフレーム同期を確立している。これにより、携帯電話機は、基地局から送られてくる電波の時間的位置を予測することができる。携帯電話機を動作させる基準クロックとして発振周波数十数ＭＨｚ、消費電流が数ｍＡ程度になるＴＣＸＯ（温度補償型電圧制御発振器）を使用するものがあり、通話待ち受け中の間欠受信動作を行わない期間、前記フレーム同期を維持するために前記ＴＣＸＯを動作させると電力消費が大きくなる。代わりに消費電力の非常に小さい発振周波数３２．７６８ｋＨｚなどの時計用の水晶発振器を使用してフレーム同期を行ない、その間、ＴＣＸＯの電源を遮断するという技術が、特開２０００−４９６８２公報に記載されている。
また、低消費電力という点では、特開平１０−１９０４４４号公報に、回路ブロック毎に個別に基板バイアスを制御し、停止中の回路ブロックの基板バイアスを制御することで、その回路ブロックのサブスレッショルドリーク電流を低減する技術が記載されている。
本発明者は携帯電話機の回路ブロックに対する動作停止と基板バイアス制御をその動作状態に応じて最適に制御することについて検討した。前記特開平１０−１９０４４４号公報には回路ブロック毎に個別に基板バイアス制御を行なうことについて記載されているが、どのような場合にどうやって基板バイアス印加や停止を回路ブロックの状態に関連させて制御するかについては全く考慮されていない。本発明者の検討によれば、携帯電話機に必要な構成として、通信プロトコル処理を行うＣＰＵ、受信時に必要なチャネルコーデック処理を行なうと共に通話時に音声圧縮／伸張の音声コーデック処理を行うＤＳＰ、それらに接続される論理回路があり、それらを同一半導体チップ上にオンチップで構成するとき、これらの動作状態について考慮した。通話時及び間欠受信時は、ＣＰＵ及びＤＳＰのブロックは同時に動作するが、例えば、間欠受信中の受信を行っていない場合で、キー操作を行っている場合などは、ＣＰＵのみ動作すれば良く、ＤＳＰの動作は停止していてもよい。通話待ち受け中にキー操作もなく間欠受信もなければＣＰＵ及びＤＳＰの双方を停止させてよい。更に、間欠受信動作のためのタイマ設定をＣＰＵが行なう場合には通話待ち受け状態におけるＣＰＵ動作停止状態への遷移はタイマ設定の完了後でなければならない。このように回路ブロックに対する動作停止／開始、基板バイアス印加／停止の状態遷移を如何に制御するかが携帯電話機の動作の信頼性若しくは動作の安定性を保証する上で重要であることが本発明者によって見出された。
更に本発明者は、基板バイアス制御を行なうための基板バイアス発生回路を採用した場合について検討した。携帯電話機は電源オフ状態で時計機能、起床イベント検出機能など、一部の回路を動作させておくことが必要であるが、このとき動作を停止している回路に対して動作電源を供給したまま基板バイアスを印加することの無駄が見出された。要するに、携帯電話機の電源オフ状態では待ち受け状態におけるような高速な動作復帰は要求されず、また必要もない。
本発明の目的は、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流の低減対象にされる内蔵回路ブロックに対する動作停止と基板バイアス制御をその回路ブロックの状態に応じて、誤動作の虞なく最適に制御することができる半導体集積回路を提供することにある。
本発明の別の目的は、基板バイアス発生回路を採用しても携帯電話機等の電源オフ状態における電力消費を更に低減することにある。
本発明の更に別の目的は、基板バイアス印加／停止を切替えるための構成をＰＬＬ回路へのノイズ低減に寄与させることにある。
本発明の他の目的は、回路ブロックに対するクロック供給停止／開始、基板バイアス印加／停止の順序制御を容易に実現可能な携帯電話機のようなデータ処理システムを提供することにある。
本発明のその他の目的は、携帯電話機等の移動体通信端末装置の動作の信頼性若しくは動作の安定性を保証しながら、内蔵回路ブロックに対する動作停止／開始、基板バイアス印加／停止の状態遷移を制御可能とすることにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
先ず、本願において開示される発明のうち代表的なものの概要を簡単に説明する。ここでは本発明を携帯電話機に適用した場合を想定する。
携帯電話用のベースバンド部として、プロトコル処理、マンマシンインターフェース（ＭＭＩ）処理を行うＣＰＵ、ＴＣＸＯなどのクロック源を用いてＴＤＭＡ方式のタイミングを生成する第１タイミング生成回路、及びそれらに付随する周辺論理を有する第１回路ブロックと、チャネルコーデック処理の一部及び音声コーデック処理を行うＤＳＰ、それに付随する周辺論理を有する第２の回路ブロックと、間欠受信動作時に受信動作を行わない場合に時計用水晶発振器のクロック源を用いてフレーム同期を行う間欠受信タイミング生成回路等を含む第３回路ブロックとを同一半導体チップに搭載して、半導体集積回路を構成する。通話時、あるいは間欠受信時の受信動作を行っている場合などで、第１回路ブロック乃至第３回路ブロックの動作が必要な場合は、全ての回路ブロックを動作させるが、間欠受信中の受信動作を行っていない場合は、第１及び第２回路ブロックにクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図る。また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などでは第２回路ブロックのみクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図る。
また、１．５Ｖ程度のコア電源で動作する上記第１回路ブロック乃至第３回路ブロックと、３Ｖ程度の電源で動作する半導体集積回路のＩ／Ｏ領域とリアルタイムクロック（ＲＴＣ）部、半導体集積回路の起床イベント検出回路を設け、携帯電話機の電源スイッチがオフの状態では、コア電源で動作する回路ブロックの電源供給と、基板バイアス電圧発生回路部の動作とを停止し、３Ｖ程度の電源で動作する領域のみ動作させることで、コア電源部のリーク電流を削減し、さらなる低消費電力化を図る。
また、半導体回路の製造過程でのテスト課程においては第１回路ブロック乃至第３回路ブロックの全てにバックバイアスを印加してリーク電流測定を可能とする。
上記より、動作を行わないブロックに対し、バックバイアスを印加する、もしくは電源供給を停止するため、リーク電流を削減、もしくは遮断することで、低消費電力化を図ることができる。
次に本発明を複数の態様に分けて詳述する。
《パワーセーブ》
〔１〕本発明に係る半導体集積回路は、第１演算処理回路（１）と、第２演算処理回路（２）と、前記第１及び第２演算処理回路の状態を制御する制御回路（３，９，１１）とを有する。前記制御回路は、第１及び第２演算処理回路にクロック供給と基板バイアス停止とを行なう第１状態（通常モード）と、前記第１演算処理回路にクロック供給と基板バイアス停止とを行ない第２演算処理回路にクロック供給停止と基板バイアス印加とを行なう第２状態（パワーセーブ２モード）と、第１及び第２演算処理回路にクロック供給停止と基板バイアス印加とを行なう第３状態（パワーセーブ１モード）とを制御可能であり、前記第１演算処理回路からの指示に応答して前記第１状態から第２状態に遷移させる。
例えば携帯電話への適用を想定すると、前記第１の演算処理回路は移動体通信のプロトコル処理とマンマシンインタフェース制御を行なうＣＰＵなどの回路であり、前記第２の演算処理回路は移動体通信のベースバンド信号に対する信号処理を行なうＤＳＰなどの回路である。例えば携帯電話機において通話待ち受け中に前記第３状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に前記第１状態にされ、通話待ち受け中の操作時に前記第２状態にされる。
この半導体集積回路は、第１及び第２演算処理回路に対してクロック停止による動作電流の低減と基板バイアス印加によるリーク電流低減を行い、第１及び第２演算処理回路の双方、又は何れか一方の動作を可能にする動作モードを有し、低消費電力を達成することができる。
基板バイアス状態では、回路の閾値電圧が通常とは異なるから不所望な信号入力若しくは不所望な動作があるとスタティックラッチ回路などの動作停止状態の回路に不所望な状態変化をもたらす可能性がある。このとき、第１状態から第２状態へ遷移させるのに、前記第１演算処理回路がその指示を与えれば、指示を与えた後、第１演算処理回路が第２演算処理回路に信号入出力を行なわないようにするのは容易であるから、そのような誤動作の発生を未然に防止する事が可能である。
〔２〕上記同様の理由より、第２状態から第３状態への遷移についても第１演算処理回路の指示に基づいて行なえばよい。特に第３状態では双方の演算処理回路の動作が停止するので、第１演算処理回路の制御に基づく動作再開を保証できるようにするために、前記制御回路は、前記第１演算処理回路の指示により、タイマ情報が設定された後に第２状態から第３状態に遷移させるようにするとよい。携帯電話機への適用を想定すると、前記タイマ情報は間欠受信動作のインターバルを規定する時間情報である。
前記制御回路は、前記タイマ情報により設定された時間の経過を検出して第３状態から第２状態に遷移させればよい。これにより、第１演算処理回路は例えば間欠受信動作のための処理を再開することが可能になる。
前記制御回路は、第１及び第２演算処理回路の動作停止中におけるキー入力等に応答可能にするために、第１の外部イベント（キー入力等）の発生を検出して第３状態から第２状態に遷移させればよい。
〔３〕電源スイッチのオフ状態において更に低消費電力化するには、前記制御回路は、更に、第１及び第２演算処理回路にクロック供給停止と動作電源供給停止とを行なう第４状態を制御可能とし、例えば第２の外部イベント（電源スイッチオフ）の発生を検出して第２状態又は第３状態から第４状態に遷移させればよい。第４状態から動作可能状態への復帰のために、前記モード制御回路は、第３の外部イベント（電源スイッチオン）の発生を検出して第４状態から第１状態に遷移させればよい。
電源スイッチのオフ状態における低消費電力に関する更に別の態様では、半導体集積回路は、演算処理回路（ＣＰＵ、ＤＳＰ等）と、外部電源を入力して内部電源を生成するレギュレータ（ＲＥＧ）と、前記演算処理回路の基板バイアス電圧を生成する基板バイアス発生回路（ＶＢＧ）と、制御回路とを有し、前記制御回路は、前記演算処理回路への電源供給停止の指示に応答して、前記内部電源を０Ｖとするようにレギュレータを制御し、基板バイアス電圧を０Ｖとするように基板バイアス発生回路を制御する。
以上より、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流低減の対象とする演算処理回路に対する動作停止と基板バイアス制御をその演算処理回路の状態に応じて、誤動作の虞なく最適に制御することができる。
《ＰＬＬ回路ノイズ対策》
〔４〕基板バイアス印加／停止を切替える構成がＰＬＬ回路へのノイズを低減させるように考慮した半導体集積回路は、ＭＯＳトランジスタ回路を有するＰＬＬ回路（１Ｐ）と、ＭＯＳトランジスタ回路を有するロジック回路（１Ｌ）と、ＭＯＳトランジスタ回路の基板バイアス電圧を生成する基板バイアス発生回路（７）と、制御回路（９）とを有する。前記ＭＯＳトランジスタ回路の基板ゲートに基板バイアス電圧を供給する第１スイッチ（８１ａ，８１ｂ）と、前記ＭＯＳトランジスタ回路の基板ゲートにそのソース電圧を供給する第２スイッチ（１Ｐｓ，１Ｌｓ）とが、ＰＬＬ回路とロジック回路に別々に設けられている。前記制御回路は、動作電源が供給されている前記ＰＬＬ回路及びロジック回路を動作させるとき前記第１スイッチをオフ状態、第２スイッチをオン状態とし、それらの動作を停止させるとき前記第１スイッチをオン状態、第２スイッチをオフ状態とする。この構成により、ＰＬＬ回路用ＭＯＳトランジスタの基板ゲートとロジック回路用ＭＯＳトランジスタの基板ゲートとが直結されず少なくとも前記スイッチが介在され、これにより、ロジック回路側で発生したノイズが基板ゲートを介してＰＬＬ回路に伝達され難く、クロックの乱れにより誤動作を低減させることが可能になる。
前記ＰＬＬ回路とロジック回路のペアを複数組有する場合には、前記第１スイッチ及び第２スイッチは、各ペア相互間で別々するのが最善である。
更に、ＰＬＬ回路に伝播される電源ノイズも併せて低減するには、ＰＬＬ回路とロジック回路との間で夫々の動作電源配線を分離すればよい。
《外部クロック発生／停止、基板バイアス印加／停止の連動制御》
〔５〕外部クロック発生／停止、基板バイアス印加／停止の連動制御の点を考慮したデータ処理システムは、クロック発生回路（１１４）と、前記クロック発生回路のクロック出力端子に入力端子が接続され前記クロック発生回路の動作電源制御端子に出力端子が接続された半導体集積回路（１５０）とを有する。前記半導体集積回路は、演算処理回路（１）と、外部電源を入力して内部電源を生成するレギュレータ（６）と、前記演算処理回路の基板バイアス電圧を生成する基板バイアス発生回路（７）と、制御回路（３，９）とを有する。前記制御回路は、前記演算処理回路からの指示に基づいて前記クロック発生回路における動作電源の供給／停止を指示する制御信号（ＴＣＸＯＯＮ）を前記出力端子から出力し、且つ、前記制御信号による動作電源停止指示に応答して前記演算処理回路への基板バイアス停止を指示し、前記制御信号の動作電源供給指示に応答して前記演算処理回路への基板バイアス供給を指示する。
上記データ処理システムでは、半導体集積回路は、クロック発生回路の動作電源供給／停止の指示信号を、基板バイアス印加／停止の指示信号に流用する。要するに、演算処理回路は基板バイアス印加が停止された状態でクロック発生回路からのクロック信号に同期動作するから、クロック発生／停止の指示信号を、基板バイアス印加／停止の指示に流用することで、制御論理規模の縮小に寄与できる。
《移動体通信端末装置》
携帯電話機のような移動体通信端末装置としての本発明は、クロック供給と基板バイアスの停止、クロック供給停止と基板バイアスの印加が制御可能にされるＣＰＵ部（１）及びＤＳＰ部（２）を有する移動体通信端末装置であり、電源スイッチのオン状態において選択可能な動作モードとして、前記ＣＰＵ部及びＤＳＰ部にクロック供給と基板バイアス停止とを行なう第１状態（通常モード）と、前記ＣＰＵ部にクロック供給と基板バイアス停止とを行ないＤＳＰ部にクロック供給停止と基板バイアス印加とを行なう第２状態（パワーセーブ２モード）と、ＣＰＵ部及びＤＳＰ部にクロック供給停止と基板バイアス印加とを行なう第３状態（パワーセーブ１モード）とを有し、通話待ち受け中に第３状態にされ、通話待ち受け中の間欠受信動作時又は通話動作時に第１状態にされ、通話待ち受け中の操作時に第２状態にされる。
また、電源スイッチのオフ状態で選択される動作モードとして、ＣＰＵ部及びＤＳＰ部にクロック供給停止と動作電源供給停止とを行なう第４状態を有すればなおよい。
上記半導体集積回路及びデータ処理システムの説明から明らかなように、通話時、あるいは間欠受信時の受信動作を行っている場合にはＣＰＵ部もＤＳＰ部も全て動作させるが、間欠受信中の受信動作を行っていない場合は、ＣＰＵ部及びＤＳＰ部へのクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができ、また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などではＤＳＰ部のみにクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることが可能となる。
発明を実施するための最良の形態
第２図に本発明に係る携帯電話機の一例が示される。アンテナ１００で受信された無線帯域の受信信号は、アンテナスイッチ１０１を経て受信信号として高周波部（ＲＦ部）１０２に送られる。アンテナスイッチ１０１は受信周波数帯と、送信周波数帯とを分配し、アンテナ１００あるいはＲＦ部１０２に信号を分配する分配機でもよい。その後、受信信号はＲＦ部１０２でより低周波数の信号に変換され、変復調部１０３に入力される。変復調部１０３で受信信号は、復調され、ディジタル信号に変換されてチャネルコーデック部１０４に入力される。チャネルコーデック部では受信したディジタル信号の秘匿を解除し、誤り訂正・検出され、通信を実現するために必要な制御データ、圧縮音声データなどの通信データに分けられる。
制御データはＣＰＵ１０５に送られ、ＣＰＵ１０５において通信プロトコル処理などが行われる。ＣＰＵ１０５はまた、ＭＭＩ（マンマシンインターフェース）部１０６を介して液晶表示器１０７を表示したり、キーパッド１０８からのキー押下情報をマンマシンインターフェース部１０６を介して処理するマンマシンインターフェース機能も行う。
またチャネルコーデック部１０４で取り出された音声データは音声コーデック部１０９で伸張され、音声データとしてＤ／Ａ部１１０でディジタルアナログ変換、フィルタ処理され、スピーカ１１１より音声として再生される。
送信動作では、マイク１１２から入力された音声信号は、Ａ／Ｄ部１１３でフィルタ処理、アナログディジタル変換され、音声コーデック部１０９に入力される。音声コーデック部１０９では音声データは圧縮され圧縮音声データに変換される。チャネルコーデック部１０４では音声コーデック部１０９の圧縮音声データと、ＣＰＵ１０５からの制御データを合成して送信データ列を生成し、これに誤り訂正・検出符号、秘匿コードを付加した後、変復調部１０３に送信データを出力する。変復調部１０３で、送信データは、ディジタル信号から変調信号に変換された後、ＲＦ部１０２で無線信号帯域の高周波数の信号に変換、増幅され、アンテナスイッチ１０１を経てアンテナ１００より無線信号として送出される。上記チャネルコーデック部１０４、及び音声コーデック部１０９は、専用のロジック回路で構成される場合と、ＤＳＰ（ディジタルシグナルプロセッサ）等で構成される場合がある。
第２図において１１４で示されるものは、ＴＣＸＯ（温度補償型電圧制御発振器）であり、ＲＦ部１０２で必要なクロック、さらに携帯電話機が通信を行うのに必要なタイミングを生成する第１のタイミング生成回路１１５、そして、図示は省略してあるが、変復調部１０３及びＣＰＵ１０５の基準クロックを供給する。ＲＦ部１０２の動作の制御はＲＦ制御部１１６により行われる。ＲＦ制御部１１６は、第１のタイミング生成回路１１５からのタイミング信号によりＲＦ部１０２の制御タイミングを生成する。携帯電話機では、通話を行っている通話時と、ユーザによる発呼、移動通信網からの着呼を待ち受けている待ち受け時とがある。この際、ＴＤＭＡ方式を使用した携帯電話システムなどでは、携帯電話は、基地局と通信を行うためにフレーム同期を確立し、受信位置、送信位置を決定している。待ち受け時にも、携帯電話は、基地局から定期的に送られて来る無線信号を、定期的に受信を行っている。これを間欠受信と呼ぶ。基地局から定期的に送られてくる信号の位置を予測するためにフレーム同期を確立し続ける必要がある。間欠受信時で、受信していない期間のフレーム同期維持のために、ＴＣＸＯ１１４をクロック源とする第１のタイミング生成回路１１５を使用しても良いが、通常ＴＣＸＯ１１４は発振周波数が十数ＭＨｚ、消費電流数ｍＡと比較的高い周波数で、消費電流も高いので、時計用の発振周波数が３２．７６８ｋＨｚ、消費電流数μＡの時計用発振器１１７を使用するのが一般的である。時計用発振器１１７のクロックは時計用のＲＴＣ（リアルタイムクロック）部１１８に供給され、同時に第２のタイミング生成回路１１９に供給される。間欠受信時の受信動作を行わない期間は、第２のタイミング生成回路１１９によりフレーム同期の維持を行い、ＴＣＸＯ１１４の電源は遮断する。第２のタイミング生成回路１１９はまた、間欠受信時の受信位置より予め決められた位置でＴＣＸＯ１１４の電源投入タイミングを生成する。１２０はメモリであり、ＣＰＵ１０５の動作プログラムが格納されるフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であったり、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されるものである。
一例として上記チャネルコーデック部１０４、音声コーデック部１０９、ＣＰＵ１０５、ＭＭＩ部１０６、第一のタイミング生成回路１１５、ＲＦ制御部１１６、ＲＴＣ部１１８、第２のタイミング生成回路１１９を同一半導体チップ１５０上に構成した場合を考える。
第１図には本発明に係る半導体集積回路の第１の例を示す。同図に示される半導体集積回路は第１図の半導体チップ１５０に形成される機能を実現するものである。以下１５０を半導体集積回路とも称する。
第１図において１で示されるものは第１の回路ブロック（第１演算処理回路）であり、携帯電話機の構成例を示す第２図のＣＰＵ１０５、ＭＭＩ部１０６、第１のタイミング生成回路１１５、ＲＦ制御部１１６の機能を実現する。２は第２の回路ブロック（第２演算処理回路）であり、携帯電話機の構成例におけるチャネルコーデック部１０４、音声コーデック部１０９の機能を実現する。３は第３の回路ブロックであり、第２のタイミング生成回路１１９の機能を実現する。前記第１の回路ブロック１及び第２の回路ブロック２を実際に構成する場合には、夫々の回路を専用回路として実現することも可能であるが、夫々別々にマイクロコンピュータモジュール若しくはマイクロプロセッサモジュールで構成してもよい。前記第１の回路ブロック１と第２の回路ブロック２を別々に構成するマイクロコンピュータモジュール若しくはマイクロプロセッサモジュールは相互に同一のＣＰＵコアを持つものであってもよい。例えばＣＰＵコアはＣＰＵユニットとＤＳＰユニットを持ってよい。マイクロコンピュータモジュール若しくはマイクロプロセッサモジュールは、その他に実現すべき機能に応じて、メモリ、適宜の周辺モジュール、周辺インタフェース回路等を備えていてよい。
上記回路ブロック１、回路ブロック２，回路ブロック３は同一半導体チップ上の内部コア電源領域４に構成される。前記回路ブロック３に含まれるクロック制御部３ａは、回路ブロック１，２へのクロックの供給を行うか、停止するかを制御する。５はＩ／Ｏ電源領域、６はＩ／Ｏ電源より内部コア電源用の電圧を生成するレギュレータ（ＲＥＧ）である。７はＶｃｃと、バックバイアス用負電圧Ｖｓｕｂ（＝Ｖｄｄ−Ｖｃｃ）とを生成する基板バイアス発生回路（ＶＢＧ：Ｖｂｂジェネレータ）である。８１，８２，８３はそれぞれ回路ブロック１，２，３にバックバイアス電圧を印加するかしないかを制御するＶｂｂスイッチ（ＶＢＳ）である。
Ｖｂｂスイッチ８１，８２，８３がオフ（Ｖｂｂ非印加）状態にある場合は、回路ブロック１，２，３の論理セルにはレギュレータ６からの内部コア電圧が印加され、Ｖｂｂスイッチ８１，８２，８３がオン（Ｖｂｂ印加）状態にある場合は、回路ブロック１，２，３の論理セルには基板バイアス発生回路７からのバックバイアス電圧（基板バイアス電圧）が印加される。また回路ブロック１，２，３にバックバイアス電圧が印加されている場合は、ＭＯＳトランジスタの閾値電圧が大きくなり、それら回路ブロック１，２，３を構成する論理セルのリーク電流を低減することが可能となる。Ｖｂｂスイッチ８１，８２，８３の切り替えはＶｂｂ制御部９からの制御信号８１Ｓ，８２Ｓ，８３Ｓにより行われる。１０は時計用発振器１１７から入力されるクロックの発振回路、１１は外部からの起床信号を検出する起床検出部である。制御信号６Ｓはレギュレータ６の電圧生成／停止を制御し、制御信号７ＳはＶｂｂジェネレータ７の基板バイアス電圧生成／停止を制御する。
前記回路ブロック３、起床検出部１１、及びＶｂｂ制御部９は、半導体集集積回路１５０に対するクロック供給／停止、基板バイアス印加／停止等の状態を制御する制御回路として位置付けられる。
第１図においてＴＣＸＯ１１４からの出力クロック信号はＣＬＫ１として図示されている。信号ＴＣＸＯＯＮはＴＣＸＯ１１４の電源制御信号である。ＴＣＸＯ１１４は発振器とその動作電源を生成するレギュレータを有し、信号ＴＣＸＯＯＮでレギュレータを制御して、ＴＣＸＯ１１４の電源遮断／供給が制御される。
第３図には回路ブロック１（２，３）の構成例を示す。第３図に示すようにＶｂｂスイッチ（ＶＢＳ）８１（８２，８３）からはＶｂｐ、Ｖｂｎ、Ｖｂｃｐ、Ｖｂｃｎが供給され、レギュレータ６からはＶｄｄが供給される。Ｖｓｓは接地電位である。スイッチセルＳＷＣは回路ブロック１内の論理セルＬＧＣにＶｄｄを印加するか、Ｖｂｂ電位を印加するかをＶｂｂスイッチ８１からの信号により切り替える。
第４図にＶｂｂスイッチ８１（８２，８３）の構成例を示す。Ｖｂｂジェネレータ７からはＶｃｃとＶｓｕｂが供給される。またレギュレータ６からはＶｄｄが供給される。Ｖｂｂスイッチ８１（８２，８３）はＶｂｂ制御部９からの制御信号８１Ｓ（８２Ｓ，８３Ｓ）により、各回路ブロックに供給するＶｂｐ、Ｖｂｃｐ、Ｖｂｃｎ、Ｖｂｎを第５図に示す電位となるようにスイッチ８０１〜８１０のオン／オフを切り替えて出力する。前記信号Ｖｂｐ、Ｖｂｃｐ、Ｖｂｃｎ、ＶｂｎによりスイッチセルＳＷＣを切り替えることで回路ブロックにバックバイアス電圧を印加するかしないかを制御することができる。
第６図にはＶｂｂジェネレータ７の入出力が例示される。Ｖｂｂジェネレータ７がオフ（基板バイアス電圧発生停止）の時、Ｖｂｂジェネレータ７の出力はＶｃｃ端子からはＶｃｃが出力され、Ｖｓｕｂ端子はハイインピーダンス状態となる。Ｖｂｂジェネレータ７が動作している場合は電圧ＶｓｕｂとしてＶｄｄ−Ｖｃｃを出力しており、この電位が寄生容量Ｃ’に充電されている。そのため、Ｖｂｂジェネレータ７がオフした直後は、端子Ｖｓｕｂの電位は電圧Ｖｓｕｂであるが、端子Ｖｓｕｂの電源線につながるリーク抵抗ＲＬにより、寄生容量Ｃ’の電荷が放電され、最終的に回路の接地電位Ｖｓｓとなる。
次に、第２図の携帯電話機に適用される第１図の半導体集積回路の動作を説明する。
携帯電話が通話状態、あるいは間欠受信の受信動作中は、同一半導体チップ１５０上の回路ブロックは全て動作状態となる。この場合、Ｖｂｂ制御部９は、レギュレータ６、Ｖｂｂジェネレータ７の電源をオン状態とし、Ｖｂｂスイッチ８１，８２，８３をオフ状態とする。これにより回路ブロック１，２，３は内部コア電圧が印加される。また、回路ブロック３からは、基準クロックであるＴＣＸＯ１１４の電源制御信号ＴＣＸＯＯＮはオン状態（動作電源供給指示状態）となり、半導体チップ１５０への基準クロック信号ＣＬＫ１の供給も行われる。この状態を以下通常動作モードと呼ぶ。
次に携帯電話がフレーム同期確立後、間欠受信の受信動作を行っていない場合について説明する。この場合、第２のタイミング生成回路１１９が含まれる回路ブロック３を除く回路ブロック１，２は動作する必要がない。この場合、回路ブロック３に含まれるクロック制御部３ａは回路ブロック１，２へのクロック供給を停止し、Ｖｂｂ制御部９は、レギュレータ６、Ｖｂｂジェネレータ７の電源をオン状態とし、Ｖｂｂスイッチ８１，８２をオン状態とし、Ｖｂｂスイッチ８３はオフ状態とする。これにより回路ブロック１，２にバックバイアス電圧を印加し、回路ブロック１，２のリーク電流を抑える。また、このとき、ＴＣＸＯ１１４への電源制御信号はオフ状態となり、半導体チップへのクロック供給は停止される。この状態を以下パワーセーブ１モードと呼ぶ。
次に携帯電話が間欠受信を行っていない場合で、例えば使用者が携帯電話のキーパッド１０８の操作を行っている場合について説明する。この場合、ＣＰＵ１０５、ＭＭＩ部１０６を含む回路ブロック１及び回路ブロック３は動作するが、回路ブロック２は動作する必要がない。このとき、クロック制御部３ａは回路ブロック２へのクロック供給を停止し、Ｖｂｂ制御部９は、レギュレータ６，Ｖｂｂジェネレータ７の電源をオン状態とし、Ｖｂｂスイッチ８２をオン状態とし、Ｖｂｂスイッチ８１，８３はオフ状態とする。これにより、回路ブロック１，３は動作し続け、回路ブロック２にバックバイアス電圧を印加して、回路ブロック２のリーク電流を抑えることができる。また、このとき、ＴＣＸＯ１１４への電源制御信号ＴＣＸＯＯＮはオン状態となり、半導体チップへのクロック信号ＣＬＫ１の供給が行われる。この状態を以下パワーセーブ２モードと呼ぶ。
次に携帯電話の電源が切断されている場合について説明する。この場合、フレーム同期を維持する必要もないため回路ブロック３も動作する必要がなくなる。この場合、Ｖｂｂ制御部９は、レギュレータ６，Ｖｂｂジェネレータ７の動作を停止し、Ｖｂｂスイッチ８１，８２，８３を第５図に示す電源オフモード状態とする。
第７図に示すようにレギュレータ６はレギュレータ部６ａと、スイッチ６ｂを備える。スイッチ６ｂは接点ａ，ｂ，ｃを備え、ａの場合は、レギュレータ６の出力はハイインピーダンス状態、ｂの場合はレギュレータ部６ａを出力、ｃの場合は接地レベル、すなわち０Ｖを出力可能な構成となっている。レギュレータ６が電源オフする場合は、スイッチ６ｂはｃ側に接続され、０Ｖを内部コア電圧として出力する。従って、レギュレータ６の電源オフ状態で、回路ブロック１，２，３には内部コア電圧として０Ｖが印加され、内部コア電源領域のリーク電流をほぼ０μＡとすることができる。この状態においては、Ｉ／Ｏ電源領域の時計用発振回路１０、ＲＴＣ部１１８、起床検出部１１のみ動作し、Ｉ／Ｏパッドの動作も停止することで、半導体チップ全体のリーク電流を最小にすることができる。この時、ＴＣＸＯ１１４への電源制御信号ＴＣＸＯＯＮもオフ状態（動作電源電圧供給停止指示状態）となるよう、ＴＣＸＯ１１４の電源制御信号は抵抗１１４ｒにより接地にプルダウンされる。このプルダウン抵抗１１４ｒは半導体チップの外部にあっても良いし、半導体チップ上にあっても良い。この状態を以下、電源オフモードと呼ぶ。
次に本半導体チップの製造過程のテストで、本半導体チップの故障を検出するためのリーク電流測定時について説明する。この場合、Ｖｂｂ制御部９はレギュレータ６内部のスイッチ６ｂをａ端子に接続し、レギュレータ６の出力をハイインピーダンス状態とする。この状態ではＬＳＩテスタより内部コア電源を電源端子１２より給電する。また、Ｖｂｂ制御部９はＶｂｂジェネレータ７をオンし、Ｖｂｂスイッチ８１，８２，８３をオン状態とし回路ブロック１，２，３をバッグバイアス電圧を印加して低リーク状態とする。この状態で、外部から給電している内部コア電源の電流を測定することで内部コア電源領域のリーク電流を測定することが可能となり、内部の故障を検出することが可能となる。この状態を以下、リークテストモードと呼ぶ。
第８図には上記動作モードに対するＶｂｂスイッチ８１，８２，８３、レギュレータ６、Ｖｂｂジェネレータ７，及びＴＣＸＯ１１４の動作状態がまとめられている。第８図に示すように通常動作モード時は、Ｖｂｂ制御部９は、Ｖｂｂスイッチ８１，８２，８３をオフ、レギュレータ６をオン（通常内部コア電圧を出力）、Ｖｂｂジェネレータ７をオン状態とする。また、この状態においては回路ブロック３からのＴＣＸＯ１１４への電源制御信号ＴＣＸＯＯＮはオン状態（動作電源電圧供給指示状態）となる。パワーセーブモード１では、Ｖｂｂ制御部９は、Ｖｂｂスイッチ８１，８２をオン、Ｖｂｂスイッチ８３をオフ、レギュレータ６をオン（通常内部コア電圧を出力）、Ｖｂｂジェネレータ７をオン状態とする。また、この状態においては回路ブロック３からのＴＣＸＯ１１４への電源制御信号ＴＣＸＯＯＮはオフ状態（動作電源電圧供給停止指示状態）となる。パワーセーブモード２ではＶｂｂ制御部９は、Ｖｂｂスイッチ８２をオン、Ｖｂｂスイッチ８３をオフ、レギュレータ６をオン（通常内部コア電圧を出力）、Ｖｂｂジェネレータ７をオン状態とする。また、この状態においては回路ブロック３からのＴＣＸＯ１１４への指示はオン状態となる。電源オフモードではＶｂｂ制御部９は、Ｖｂｂスイッチ８１，８２，８３をオフ、レギュレータ６をオフ（０Ｖ出力）、Ｖｂｂジェネレータ７をオフ状態とする。また、この状態においてはＴＣＸＯ１１４の制御信号ＴＣＸＯＯＮは半導体チップからドライブされないが、プルダウンされているためオフ状態となる。リークテストモードでは、Ｖｂｂ制御部９は、Ｖｂｂスイッチ８１，８２，８３をオン、レギュレータ６をオフ（出力Ｈｉ−Ｚ状態）、Ｖｂｂジェネレータをオン状態とする。このモードでは半導体チップのテストを前提としているのでＴＣＸＯ１１４への電源制御信号ＴＣＸＯＯＮの状態は問わない。
第８図から明らかなように、メインの制御処理を行うＣＰＵ１０５を含む回路ブロック１にＶｂｂ印加しない場合、すなわち回路ブロック１が動作する場合と、ＴＣＸＯ１１４の動作は同一になる。従って、第１図のＴＣＸＯ１１４の電源制御信号ＴＣＸＯＯＮを用いてＶｂｂ制御部９はＶｂｂスイッチ８１を制御する。
第９図には前記通常、パワーセーブ１、パワーセーブ２、電源オフの各モード間の状態遷移が示される。実際の携帯電話機の動作に即してその動作モードの遷移方法を詳細に説明する。尚、リークテストモードに関しては半導体チップの製造過程でリーク電流をテストするモードなので本説明では割愛する。
通常動作モードから電源オフモードに遷移する場合（２００）、回路ブロック１に含まれるＣＰＵ１０５からの制御信号を受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図に示す電源オフの状態となるように制御する。また、Ｖｂｂ制御部９は半導体チップに、バッテリー電圧があらかじめ設定した値より大きい場合ハイ（Ｈｉｇｈ）レベル、小さい場合ロー（Ｌｏｗ）レベルとなるような信号を入力するバッテリー電圧監視端子１３を備え、バッテリー電圧監視端子１３はＶｂｂ制御部９に接続される。バッテリー電圧監視端子１３がローレベルとなった場合も、Ｖｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図に示す電源オフの状態となるように制御し、電源オフ状態に遷移する。このバッテリー電源監視端子１３がローレベルになった場合は、動作状態がどの状態にいても電源オフの状態に遷移する（２０４，２０６）。
電源オフモードから通常動作モードに遷移する場合（２０１）、起床端子１４より起床信号を入力することにより起床検出部１１で起床検出信号１１ＳがＶｂｂ制御部９に出力され、Ｖｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図の通常動作に示す状態となるように制御する。尚、起床信号は、携帯電話に備えられる電源投入ボタンを押下することなどにより生成されるものである。尚、バッテリー電圧監視端子１３がローレベルの場合は、起床検出部１１で起床検出信号１１Ｓを検出しても通常動作モードには遷移せず、電源オフモードにとどまる。
通常動作モードからパワーセーブ２モードに遷移する場合（２０２）、回路ブロック１に含まれるＣＰＵ１０５は、回路ブロック３に含まれるクロック制御部３ａにより、回路ブロック２へのクロック供給を停止し、Ｖｂｂ制御部９にＶｂｂスイッチ８２をオンにする制御信号１Ｓａを出力する。これを受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を表１に示すパワーセーブ２の状態となるように制御する。
パワーセーブ２モードから通常動作モードに遷移する場合（２０３）、回路ブロック１に含まれるＣＰＵ１０５は、Ｖｂｂ制御部９にＶｂｂスイッチ８２をオフにする制御信号１Ｓａを出力する。これを受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図に示す通常動作の状態となるように制御する。その後、回路ブロック２の供給電源がバックバイアス電位から、内部コア電源電圧に安定する時間待った後、回路ブロック１に含まれるＣＰＵ１０５は回路ブロック３に含まれるクロック制御部３ａへ回路ブロック２へのクロック供給を開始する制御信号１Ｓｂを出力し、回路ブロック２の動作が再開される。
パワーセーブ２モードから電源オフモードに遷移する場合（２０４）、回路ブロック１に含まれるＣＰＵ１０５からの制御信号を受けてＶｂｂ制御部９はＶｂｂスイッチ８１、８２、８３、レギュレータ６、Ｖｂｂジェネレータ７を第８図に示す電源オフ状態となるよう制御する。
パワーセーブ２モードからパワーセーブ１モードに遷移する場合（２０５）、回路ブロック１に含まれるＣＰＵ１０５は、回路ブロック３に含まれる第２のタイミング生成回路１１９にパワーセーブ１モードに遷移する制御信号１Ｓｄを出力する。この際、ＣＰＵ１０５は間欠受信動作で次の受信を行うための起床タイミングの時刻を第２のタイミング生成回路１１９に設定する。第２のタイミング生成回路１１９は、ＣＰＵ１０５からパワーセーブ１モードに遷移する制御信号１Ｓｄを受けた後、予め設定されている期間が経過すると、クロック制御部３ａにより回路ブロック１へのクロック供給を停止し、ＴＣＸＯ１１４への電源停止を指示する信号ＴＣＸＯＯＮを外部端子１５を経てＴＣＸＯ１１４と、Ｖｂｂ制御部９に出力する。第２のタイミング生成回路１１９からのＴＣＸＯ１１４への電源停止を指示する信号ＴＣＸＯＯＮを受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６、Ｖｂｂジェネレータ７を第８図に示すパワーセーブ１の状態となるように制御し、パワーセーブ１に遷移する。
パワーセーブ１モードからパワーセーブ２モードに遷移する場合（２０７）、回路ブロック３に含まれる第２のタイミング生成回路１１９に、２０５の遷移の際、ＣＰＵ１０５により設定された時刻と一致した場合、或は、起床検出信号を起床検出部１１で検出した場合に、第２のタイミング生成回路１１９はＴＣＸＯ１１４への動作開始を指示する信号ＴＣＸＯＯＮを外部端子１５を経てＴＣＸＯ１１４と、Ｖｂｂ制御部９に出力する。起床検出部１１で検出する信号は、この場合はキーパッド１０８の押下信号などの割込信号である。第２のタイミング生成回路１１９からのＴＣＸＯ１１４への動作開始を指示する信号ＴＣＸＯＯＮを受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図に示すパワーセーブ２の状態となるように制御し、パワーセーブ２に遷移する。この際、ＴＣＸＯ１１４の電源投入された後、発振が安定する期間、あるいは回路ブロック１の供給電源がバックバイアス電位から、内部コア電源電圧に安定する期間のどちらか長い方の期間となるよう予め設定されている時間が経過した後、第２のタイミング生成回路１１９は、クロック制御部３ａからのクロックを回路ブロック１に供給を開始する。これにより回路ブロック１の動作が再開される。このとき、Ｖｂｂ印加状態の回路ブロック１に割込信号が入力されないようにするため、第１０図に示すように起床検出部１１と回路ブロック１との間にゲート手段１１Ａを備えている。ゲート手段１１Ａでは回路ブロック１へのクロック供給が停止している間は、起床検出部１１に入力された割込信号が回路ブロック１に伝播しないようゲートし、クロック供給が再開されると、回路ブロック１に割込信号が伝播するようにしている。これにより、回路ブロック１に含まれるＣＰＵ１０５が動作すると同時に割込信号がＣＰＵ１０５に入力される。第１１図には前記ゲート手段１１Ａの具体的構成が例示される。割込信号は負論理信号とし、回路ブロック１へのクロック供給を制御する制御信号がハイレベルの場合、クロック供給を行い、ローレベルの場合、クロック供給を停止するとすると、ゲート手段１１Ａは、割込信号と、回路ブロック１へのクロック供給制御信号を入力とする２入力の論理和を採るＯＲゲートで構成することができる。
リークテストモードの遷移は、本実施例の図には記載していないが、Ｖｂｂ制御部９に外部端子から直接制御信号を入力しても良いし、複数の端子を使用して、リークテストコマンドを生成する回路を設けて、Ｖｂｂ制御部９に制御信号を出力し、これを受けてＶｂｂ制御部９はＶｂｂスイッチ８１，８２，８３、レギュレータ６，Ｖｂｂジェネレータ７を第８図に示すリークテストの状態となるように制御し、リークテストに遷移する。
第１２図には携帯電話が間欠受信中の上記状態遷移の動作タイミングチャートが例示される。受信バースト（受信信号）の位置では携帯電話は受信動作を行い、本発明における半導体集積回路１５０は通常動作モードとなる。受信処理終了後、パワーセーブ２モードに遷移し、ＣＰＵ１０５は次の受信を行うタイミングを第２のタイミング生成回路１１９に設定した後、パワーセーブ１モードに遷移する。第２のタイミング生成回路１１９に設定した時刻になると、本発明における半導体集積回路１５０はパワーセーブモード２に遷移した後、通常動作モードになり、次の受信バーストの受信を行う。以後、この動作を繰り返す。
第１３図には携帯電話が間欠受信中でキーパッド１０８が押下されるなどで割込信号が発生した場合の動作例が示される。間欠受信中で、受信動作を行っていない場合は、本発明における半導体集積回路１５０は前記第１２図に示したようにパワーセーブ１状態となっている。この状態でキーパッド１０８が押下されるなどして割込信号が発生した場合は、前記の遷移２０７で説明したようにパワーセーブ２モードとなりＣＰＵ１０５は動作し、キー操作処理を行うことが可能となる。
第１４図に各回路ブロックに供給するクロックと基板バイアス電圧（Ｖｂｂ）印加との関係を示す。図示するように回路ブロックをＶｂｂ印加状態にする場合は、Ｖｂｂ印加に先立ちクロック供給を停止し、その後、ＶｂｂスイッチをオンしてＶｂｂ印加する。この場合は、クロック供給停止と、Ｖｂｂ印加は同一タイミングでも構わない。Ｖｂｂ印加解除する場合は、まずＶｂｂスイッチをオフして内部コア電源電圧（Ｖｄｄ）に切り替える。この場合は、Ｖｂｂスイッチをオフした直後には内部コア電源電圧が安定しないため、内部コア電源電圧が安定した後、回路ブロックへのクロック供給を開始する。
第１５図には第１２図及び第１３図の動作手順がフローチャートで例示される。間欠受信時の受信処理が終了すると（３０１）、回路ブロック１に含まれるＣＰＵ１０５はクロック制御部３ａに対し、回路ブロック２へのクロック供給を停止するよう指示する。これによりクロック制御部３ａは回路ブロック２へのクロック供給を停止する（３０２）。
その後、ＣＰＵ１０５はＶｂｂ制御部９に対し、回路ブロック２へのＶｂｂ印加を指示する。Ｖｂｂ制御部９はＶｂｂスイッチ８２をオンし、回路ブロック２へＶｂｂを印加する（３０３）。これにより、本半導体集積回路１５０はパワーセーブ２モードに遷移する。
その後、ＣＰＵ１０５は次起床タイミングを算出し、第２のタイミング生成回路１１９に設定する（３０４）。
さらにＣＰＵ１０５は、回路ブロック１へのクロック供給停止、及びＶｂｂ印加指示を第２のタイミング生成回路１１９に設定する（３０５）。
第２のタイミング生成回路１１９は予め設定した時間経過するまで待機する（３０６）。この期間にＣＰＵ１０５はクロック供給停止してもよいように例えばスリープ命令を発行したりする処理を行う。ＣＰＵ１０５が完全なスタティック回路で構成されている場合は、処理３０６の動作は省略してもよい。要するに、ＣＰＵ内部のラッチ回路若しくはレジスタ回路がダイナミック形式で情報保持を行なうものであるなら、その情報が失われないように、途中に命令実行を完了し、必要な情報を退避させることが必要であるが、スタティックに情報を情報保持を行なうラッチ回路やレジスタを備えた構成であれば、即座にクロック停止にて動作を中断しても支障はない。
処理３０６で設定した時間経過すると、第２のタイミング生成回路１１９は、クロック制御部３ａに対し、回路ブロック１へのクロック供給を停止するよう指示する。これによりクロック制御部３ａは回路ブロック１へのクロック供給を停止する（３０７）。
さらに第２のタイミング生成回路１１９は、Ｖｂｂ制御部９に対し、回路ブロック１へのＶｂｂ印加を指示する制御信号ＴＣＸＯＯＮを出力する。Ｖｂｂ制御部９はＶｂｂスイッチ８１をオンし、回路ブロック１へＶｂｂを印加する。この時、第２のタイミング生成回路１１９から出力される回路ブロック１へのＶｂｂ印加を指示する制御信号ＴＣＸＯＯＮは、ＴＣＸＯ１１４の電源制御信号としても使用されているため、ＴＣＸＯ１１４の動作も停止する（３０８）。これにより、本半導体チップはパワーセーブ１モードに遷移する。
その後、半導体チップは外部からの割込信号が入力されるか、第２のタイミング生成回路１１９に設定された次起床時刻になるまで待機する（３０９）。
処理３０９で割込信号が入力された場合は、起床検出部１１は第２のタイミング生成部１１９に割込信号１１Ｓを出力する。第２のタイミング生成回路１１９はＶｂｂ制御部９へのＶｂｂ印加を解除する制御信号ＴＣＸＯＯＮを出力する。該制御信号ＴＣＸＯＯＮによりＴＣＸＯ１１４の電源が投入されＴＣＸＯ１１４は発振開始する。Ｖｂｂ制御部９は、第２のタイミング生成回路１１９からの制御信号ＴＣＸＯＯＮにより、Ｖｂｂスイッチ８１をオフし、回路ブロック１へのＶｂｂ印加が解除される。
また第２のタイミング生成回路１１９に設定した起床時刻となった場合も、第２のタイミング生成回路１１９はＶｂｂ制御部９へのＶｂｂ印加を解除する制御信号ＴＣＸＯＯＮを出力する。該制御信号ＴＣＸＯＯＮによりＴＣＸＯ１１４の電源が投入されＴＣＸＯ１１４は発振開始する。Ｖｂｂ制御部９は、第２のタイミング生成回路１１９からの制御信号ＴＣＸＯＯＮにより、Ｖｂｂスイッチ８１をオフし、回路ブロック１へのＶｂｂ印加が解除される（３１０）。
その後、第２のタイミング生成回路はあらかじめ設定した時刻経過するまで待機する（３１１）。このとき設定する時刻は、ＴＣＸＯ１１４の発振安定時刻か、回路ブロック１に供給される電圧が、バックバイアス電圧から内部コア電源電圧に安定するまでの時刻のどちらか長い方の期間以上となる。
処理３１１で設定した期間経過すると、第２のタイミング生成回路１１９は、クロック制御部３ａに、回路ブロック１へのクロック供給を開始するよう指示する。クロック制御部３ａは、第２のタイミング生成回路１１９からの制御信号により、回路ブロック１へのクロック供給を開始する（３１２）。これによりパワーセーブ２モードに遷移する。
ここで、処理３０９から３１０に移行した要因が、割込によるものか、次起床時刻になったためによるものかの判断をＣＰＵ１０５は行う（３１３）。
判断処理３１３で、次起床時刻によるものだった場合、ＣＰＵ１０５は、Ｖｂｂ制御部９に対し、回路ブロック２へのＶｂｂ印加を解除する指示を行う。Ｖｂｂ制御部９は、ＣＰＵ１０５からの指示によりＶｂｂスイッチ８２をオフし、回路ブロック２のＶｂｂ印加を解除する（３１５）。
その後、ＣＰＵ１０５は予め設定した時間経過するまで待機する（３１６）。この時間は、回路ブロック２に供給される電圧が、バックバイアス電圧がら内部コア電圧に安定するまでの時刻より長くなるように設定する。
処理３１６の設定時間経過後、ＣＰＵ１０５は回路ブロック２へのクロック供給を再開するよう、クロック制御部３ａに指示する。クロック制御部３ａは、ＣＰＵ１０５からの指示により回路ブロック２へのクロック供給を開始する（３１７）。これにより通常動作モードに遷移する。
その後、半導体チップは受信処理を開始する（３１８）。判断処理３１３で、割込によるものだった場合、ＣＰＵ１０５は、割込処理を行う（３１４）。
処理３１４を実行中、あるいは処理中に、第２のタイミング生成回路１１９に設定した次起床時刻になった場合は、第２のタイミング生成回路１１９からＣＰＵ１０５に対し、割込信号を出力し、処理３１５から処理３１８を行うことで、受信処理を行うことができる。
上記携帯電話機によれば、ベースバンド部として、プロトコル処理、マンマシンインターフェース（ＭＭＩ）処理を行うＣＰＵ１０５、ＴＣＸＯなどのクロック源を用いてＴＤＭＡ方式のタイミングを生成する第１タイミング生成回路１１５、及びそれらに付随する周辺論理を有する第１回路ブロック１と、チャネルコーデック処理の一部及び音声コーデック処理を行うＤＳＰ、それに付随する周辺論理を有する第２の回路ブロック２と、間欠受信動作時に受信動作を行わない場合に時計用水晶発振器のクロック源を用いてフレーム同期を行う間欠受信タイミング生成回路等を含む第３回路ブロック３を同一半導体チップに搭載して成る半導体集積回路１５０を採用した。通話時、あるいは間欠受信時の受信動作を行っている場合などで、回路ブロック１〜３の動作が必要な場合は、全ての回路ブロックを動作させるが、間欠受信中の受信動作を行っていない場合は、第１及び第２回路ブロック１，２にクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができる。間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などでは第２回路ブロック２のみクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることができる。
１．５Ｖ程度のコア電源で動作する領域に上記回路ブロック１〜３を配置し、３Ｖ程度の電源で動作する半導体集積回路のＩ／Ｏ領域にＲＴＣ部１８及び起床イベント検出部１１設け、携帯電話機の電源スイッチがオフの状態では、コア電源で動作する回路ブロック１〜３の電源供給と、Ｖｂｂジェネレータ７の動作を停止し、３Ｖ程度の電源で動作する領域のみ動作させることで、コア電源部のリーク電流を削減し、一層の低消費電力を図ることができる。
第１６図には本発明に係る半導体集積回路の第２の例が示される。第１図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第１６図に示される半導体集積回路は回路ブロック１に含まれるＣＰＵ１０５内部に、動作クロックを高速化するためのＰＬＬ回路１ａが含まれている。回路ブロック１のＶｂｂスイッチをＰＬＬ回路１ａ用のＶｂｂスイッチ８１ａと、他の論理回路用のＶｂｂスイッチ８１ｂとに分けている。これにより、ＰＬＬ回路１ａに供給される電源に他の論理回路からのノイズを防止することができ、ＰＬＬ回路１ａの発振を安定化することができる。
第１７図には第１及び第２の回路ブロック１，２にＰＬＬ回路を搭載しＶｂｂスイッチを分けた例が詳細に示される。便宜上回路ブロック１を、ＭＯＳトランジスタＱｔから成るＭＯＳトランジスタ回路を有するＰＬＬ回路１Ｐと、ＭＯＳトランジスタＱｔから成るＭＯＳトランジスタ回路を有するロジック回路１Ｌとに大別する。前記ＭＯＳトランジスタ回路の基板ゲートに基板バイアス電圧を供給するＶｂｂスイッチ（第１スイッチ）８１ａ、８１ｂと、前記ＭＯＳトランジスタ回路の基板ゲートにそのソース電圧を供給するＶｓｓスイッチ（第２スイッチ）１Ｐｓ，１Ｌｓとが、ＰＬＬ回路とロジック回路に別々に設けられている。回路ブロック２も同様にＭＯＳトランジスタ回路を有するＰＬＬ回路２Ｐと、ＭＯＳトランジスタ回路を有するロジック回路２Ｌとに大別する。前記ＭＯＳトランジスタ回路の基板ゲートに基板バイアス電圧を供給するＶｂｂスイッチ（第１スイッチ）８２ａ、８２ｂと、前記ＭＯＳトランジスタ回路の基板ゲートにそのソース電圧を供給するＶｓｓスイッチ（第２スイッチ）２Ｐｓ，２Ｌｓとが、ＰＬＬ回路とロジック回路に別々に設けられている。
制御回路としてのＶｂｂ制御部９は、動作電源が供給されている前記ＰＬＬ回１Ｐ路及びロジック回路１Ｌを動作させるとき前記第１スイッチ８１ａ，８１ｂをオフ状態、第２スイッチ１Ｐｓ，１Ｌｓをオン状態とし、それらの動作を停止させるとき前記第１スイッチ８１ａ，８１ｂをオン状態、第２スイッチ１Ｐｓ，１Ｌｓをオフ状態とする。この構成により、ＰＬＬ回路用ＭＯＳトランジスタの基板ゲートとロジック回路用ＭＯＳトランジスタの基板ゲートとが直結されず少なくとも前記スイッチ８１ａ、８１ｂ又はスイッチ１Ｐｓ，１Ｌｓが介在され、これにより、ロジック回路１Ｌ側で発生したノイズが基板ゲートを介してＰＬＬ回路１Ｐに伝達され難く、クロックの乱れにより誤動作を低減させることが可能になる。
第１７図のように前記ＰＬＬ回路とロジック回路のペアを複数組有する場合には、前記第１スイッチ及び第２スイッチは、各ペア相互間で別々するのが最善である。更に、ＰＬＬ回路に電波される電源ノイズも併せて低減するには、第１７図に例示されたＶｓｓ配線（接地電位配線）のようにＰＬＬ回路とロジック回路との間で夫々の動作電源配線を分離すればよい。
第１８図には本発明に係る半導体集積回路の第３の例が示される。第１図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第１８図に示される半導体集積回路では、半導体チップ上に構成されたレギュレータ６を削除し、外部レギュレータ６ｅを備え、Ｖｂｂ制御部９からのレギュレータ６の制御信号を外部端子に出力し、この信号を用いて外部レギュレータ６ｅを動作させるものである。外部レギュレータ６ｅの構成を第７図に示す構成と同様にすることで第１の例に係る半導体集積回路と同様な効果を得ることができる。但し、外部レギュレータ６ｅを使用する場合は、第７図で説明したところの、レギュレータ出力をハイインピーダンスにするスイッチ６ｂのａ端子は設けなくてもよい。
第１９図には本発明に係る半導体集積回路の第４の例が示される。第１図と同一機能を有する回路ブロックにはそれと同一符号を付してある。第１９図に示される半導体集積回路では、第１の実施例で半導体チップ上に構成されたＶｂｂジェネレータ７を削除し、外部Ｖｂｂジェネレータ７ｅを備え、Ｖｂｂ制御部９からのＶｂｂジェネレータ制御信号を外部端子に出力し、この信号を用いて外部Ｖｂｂジェネレータ７ｅを動作されるものである。第１の実施例と同様な動作を行うことで、第１の実施例と同様な効果を得ることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、以上の説明では内部コア電源領域を３つの回路ブロックに分割して説明したが、２つの回路ブロック、あるいは４つ以上の回路ブロックに分割しても、それぞれの回路ブロックにＶｂｂスイッチを設け、ＣＰＵ１０５を含む回路ブロックと、第２のタイミング生成回路１１９とクロック制御部３ａを含む回路ブロックからの制御信号によりＶｂｂ制御部９を制御することで、同様に動作不要回路ブロックにバックバイアス電圧を印加することで、リーク電流を低減し、半導体チップの電源オフの場合にレギュレータ６の電源をオフして０Ｖを回路ブロックに印加し、Ｖｂｂジェネレータの電源をオフする動作を行うことで同様の効果を得ることができる。
また、回路ブロック３は内部コア電源領域４に構成するように説明してきたが、回路ブロック３をＩ／Ｏ電源領域５に構成したとしても、同一の動作を行うことで、全く同様な効果が得られる。回路ブロック３をＩ／Ｏ領域に構成した場合は、これに伴いＶｂｂスイッチ８３、およびＶｂｂ制御部９からＶｂｂスイッチ８３を制御する制御信号を省略することができる。一方、回路ブロック３を内部コア電源領域４に構成すれば、Ｉ／Ｏ電源領域５に構成する場合に比べてチップ占有面積が小さくなる。内部コア電源領域４のトランジスタサイズの方が小さいからである。
レギュレータ６は第７図に限定されず、以下の構成を採用することも可能である。例えば、パワーセーブ１モードのＴＣＸＯ１１４の電源がオフしている際、レギュレータ６の出力電圧を回路ブロック３が正常動作する最低の電圧まで低下させる。これを実現するには、例えば、レギュレータ６は通常Ｖｄｄ出力モードと、回路ブロック３が３２，７６８ｋＨｚで正常に動作可能な通常Ｖｄｄ電位より低い、低Ｖｄｄ電圧出力モードを備える。具体的には定電圧を生成するためのコンパレータのリファレンス電圧を切り替えることで実現可能である。この構成により、通常動作、パワーセーブ２モードではレギュレータ６は通常Ｖｄｄ電圧を出力し、パワーセーブ１モードでは低Ｖｄｄ電圧を出力する。低Ｖｄｄ電圧は、回路ブロック３が正常に不具合なく動作する最低動作電圧である。このレギュレータ６の出力電圧の切り替えもＴＣＸＯ１１４の電源制御信号ＴＣＸＯＯＮで行う。
更に、レギュレータ６として、第２０図に示されるように、レギュレータ６はＶｄｄ出力電圧ＯＵＴを可変とすることが可能な構成とすることができる。すなわち、第３の回路ブロック３はＣＰＵ１０５から設定可能な第１の電圧設定回路６１０と、ＣＰＵ１０５から設定可能な第２の設定回路６２０を備える。前記レギュレータ６は、前記第１の電圧設定回路６１０、あるいは前記第２の電圧設定回路６２０の設定値をＶｄｄとして出力が可能である。
第１の電圧設定回路６１０の初期値は第１乃至第３の回路ブロック１、２、３が正常に動作可能なＶｄｄをレギュレータ６に出力させる値である。ＣＰＵ１０５は、パワーセーブ１モードに遷移する前に、前記第２の電圧設定回路６２０にパワーセーブ１モード時の出力電圧を設定するように制御信号６１１をレギュレータ部６ａに出力する。この設定値は、通常動作、パワーセーブ２モード時のＶｄｄより低く、パワーセーブ１モードの時に回路ブロック３が正常に動作する最低動作電圧である。レギュレータ６は、ＴＣＸＯ１１４の電源制御信号がオンの時には第１の電圧設定回路６１０に設定されたＶｄｄを出力し、ＴＣＸＯ１１４の電源制御信号がオフの時には前記第２の電圧設定回路６２０に設定されたＶｄｄを出力するように制御信号６２１をレギュレータ部６ａに出力する。
これによって、パワーセーブ１モードのリーク電流のみではなく、第３の回路ブロック３の動作電流を低減することが可能となり、半導体チップ１５０全体の消費電力を低減することが可能となる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明に係る半導体集積回路によれば、第１演算処理回路と第２演算処理回路の夫々に対してクロック停止による動作電流の低減と基板バイアス印加によるリーク電流低減を行うことができ、第１及び第２演算処理回路の動作可能状態から第２演算処理回路への動作停止に遷移させるのに、第１演算処理回路がその指示を与えるから、指示の後、第１演算処理回路が第２演算処理回路に信号入出力を行なわないようにするのは容易であり、そのような信号入出力によって第２演算処理回路の状態が不所望に変化して後から誤動作を生ずるのを未然に防止する事が可能である。第１演算処理回路が動作可能なとき当該演算処理回路の動作も停止させて双方の演算処理回路を動作停止させる場合も第１演算処理回路の指示に基づいて行なえば、上記同様に、不所望な信号入出力によって第１演算処理回路の状態が不所望に変化して動作復帰後の誤動作を惹起するのを未然に防止する事が可能である。しかも、第１演算処理回路が動作停止を指示する際にタイマ設定処理を行なうことにより第１及び第２演算処理回路を動作可能状態へ復帰させるための処理手順も簡単になる。
上記より、動作クロック停止による動作電流の低減と基板バイアス制御によるリーク電流の低減対象にされる内蔵回路ブロックに対する動作停止と基板バイアス制御をその回路ブロックの状態に応じて、誤動作の虞なく最適に制御することができる。
基板バイアス発生回路を採用しても携帯電話機等の電源オフ状態にける電力消費を更に低減することができる。
基板バイアス印加／停止を切替えるための構成をＰＬＬ回路へのノイズ低減に寄与させることができる。
回路ブロックに対するクロック供給停止／開始、基板バイアス印加／停止の順序制御を容易に実現可能な携帯電話機のようなデータ処理システムを実現することができる。
携帯電話機等の移動体通信端末装置において、その通話時、あるいは間欠受信時の受信動作を行っている場合にはＣＰＵ部もＤＳＰ部も全て動作させるが、間欠受信中の受信動作を行っていない場合は、ＣＰＵ部及びＤＳＰ部へのクロック供給を停止し、バックバイアスを印加することで、リーク電流を低減して低消費電力化を図ることができ、また、間欠受信中で受信を行っていない期間で、携帯電話のキー操作を行っている場合などではＤＳＰ部のみにクロック供給を停止し、バックバイアスを印加することで、不要なリーク電流の削減を図ることが可能となる。これにより、移動体通信端末装置の動作の信頼性若しくは動作の安定性を保証しながら、内蔵回路ブロックに対する動作停止／開始、基板バイアス印加／停止の状態遷移を制御することができる。
産業上の利用可能性
本発明は、半導体集積回路及びデータ処理システムの低消費電力制御、クロック制御及び基板バイアス制御に利用することができ、携帯電話機やＰＨＳに代表される移動体通信端末装置等に広く適用することができる。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路の第１の例を示すブロック図である。
第２図本発明に係る携帯電話機の一例を示すブロック図である。
第３図は半導体集積回路に内蔵される回路ブロックの構成を例示する回路図である。
第４図はＶｂｂスイッチの構成例を示すブロック図である。
第５図はＶｂｂスイッチの動作態様とそれによる出力電圧とを例示する説明図である。
第６図はＶｂｂジェネレータの入出力を例示する説明図である。
第７図はレギュレータの概略構成を例示するブロック図である。
第８図は半導体集積回路の動作モードに対するＶｂｂスイッチ、レギュレータ、Ｖｂｂジェネレータ及びＴＣＸＯの動作態様を例示する説明図である。
第９図は通常、パワーセーブ１、パワーセーブ２、電源オフの各モード間の状態遷移図である。
第１０図は出力段にゲート手段を有する起床検出手段の説明図である。
第１１図は図１０のゲート手段の具体例を示す説明図である。
第１２図は携帯電話の間欠受信中における状態遷移を例示する動作タイミングチャートである。
第１３図は携帯電話の間欠受信中におけるキーパッド押下による割込発生時の動作例を示するタイミングチャートである。
第１４図は回路ブロックに供給するクロックと基板バイアス電圧印加の関係を示すタイミングチャートである。
第１５図は第１２図及び第１３図の動作手順を例示するフローチャートである。
第１６図は本発明に係る半導体集積回路の第２の例を示すブロック図である。
第１７図は半導体集積回路の第２の例として回路ブロックにＰＬＬ回路を搭載しＶｂｂスイッチを分けた例を示す概略回路図である。
第１８図は本発明に係る半導体集積回路の第３の例を示すブロック図である。
第１９図は本発明に係る半導体集積回路の第４の例を示すブロック図である。
第２０図はレギュレータの別の例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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