(57)【特許請求の範囲】
【請求項１】
入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型Ａ／Ｄコンバータにおいて、
出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含み、
前記変移手段を、前記デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現する、
ことを特徴とする、デルタシグマ型ＡＤコンバータ。
【請求項２】
入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型Ａ／Ｄコンバータにおいて、
出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含み、
前記変移手段を、前記デルタシグマ変調部における遅延器から前記デジタルフィルタ部への出力電圧を非対称とすることで実現する、
ことを特徴とする、デルタシグマ型ＡＤコンバータ。
【請求項３】
前記デジタルフィルタ部に補正手段を備え、前記デルタシグマ変調部の動作点と、該デジタルフィルタ部からのデジタル出力の動作点とを一致させることを特徴とする、
請求項１または２に記載のデルタシグマ型ＡＤコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デルタシグマ変調型のＡＤコンバータに関する。
【０００２】
【従来の技術】
図９は、典型的な従来技術のデルタシグマ変調型のＡＤコンバータ１の電気的構成を示すブロック図である。このＡＤコンバータ１は、大略的に、電流−電圧変換等、前段のアナログ回路とのマッチングを図るための前段アンプ２と、前記前段アンプ２からの入力アナログ信号を所望とするデジタル出力の周波数よりも高い周波数でオーバーサンプリングして量子化データに変換するデルタシグマ変調部３と、前記デルタシグマ変調部３からの量子化データの周波数帯域を制限して出力することで、量子化ノイズを前記デジタル出力の周波数から除去するデジタルフィルタ部４と、参照電圧発生回路５とを備えて構成されている。
【０００３】
前記前段アンプ２からデルタシグマ変調部３に入力されたアナログ信号は、入力抵抗ｒ１を介して加算器１１の反転入力端に与えられる。この加算器１１の非反転入力端には、参照電圧発生回路５から、１ビットの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」との密度を等しくするレベルである参照電圧ｖｒｅｆ１が入力されている。前記参照電圧発生回路５は、電源電圧ＶＣＣを分圧する抵抗ｒ１１，ｒ１２およびその分圧された電圧のボルテージホロア回路１２とを備えて構成されており、前記参照電圧ｖｒｅｆ１は前記前段アンプ２にも与えられる。
【０００４】
前記加算器１１の反転入力端にはまた、後述する帰還回路（１ｂｉｔＤＡ変換部）１３から、量子化結果のフィードバック値が入力される。したがって、加算器１１は、前記入力アナログ信号と前記フィードバック値との加算値と、前記参照電圧ｖｒｅｆ１との差分に対応した出力を導出する。前記出力は、積分器１４において積分された後、１ビット量子化器１５において、基準電圧源１６からの量子化の基準電圧ｖｒｅｆ２とレベル弁別されることで量子化される。
【０００５】
前記１ビット量子化器１５での量子化結果であるＰＤＭ信号は、遅延器１７に入力され、図示しないクロック信号源からのサンプリングクロックに応答して、前記デジタルフィルタ部４および帰還回路１３へ出力される。この遅延器１７での遅延時間の最大値は、たとえばサンプリング周波数を５．３ＭＨｚとすると、その１サンプリング周期である１８９ｎｓｅｃである。前記デジタルフィルタ部４にも同様に前記サンプリングクロックが入力されており、したがって前記１ビット量子化器１５からのＰＤＭ信号は、遅延器１７において、該デジタルフィルタ部４の取込みタイミングに合わせて出力される。
【０００６】
前記帰還回路１３は帰還抵抗ｒ２などから成り、該帰還回路１３、前記加算器１１および１ビット量子化器１５などによって、前記遅延器１７からのＰＤＭ信号は平均化されて負帰還される。こうして、遅延器１７から出力されるＰＤＭ信号の平均値電圧が常に入力アナログ信号に追従するようなフィードバック回路が形成されている。
【０００７】
【発明が解決しようとする課題】
上述のように構成されるＡＤコンバータ１において、一般に、単一電源の場合には電源電圧の１／２（＝ＶＣＣ／２）、±電源系は０Ｖ（＝ＧＮＤ）が、該ＡＤコンバータ１におけるダイナミックレンジの中心であり、入力動作点として使用される（図９の場合はＶＣＣ／２）。アナログ入力が、この動作点のレベルとなる無入力時および微弱信号入力時である場合は、前記ＰＤＭ信号は、「Ｈ」と「Ｌ」との密度が１対１で、かつ交互に出現する連続パターン状態となっている。この状態では、ＡＤコンバータ１は非常に敏感であり、入力アナログ信号に微小なＤＣ成分ΔＶが含まれていると、前記１対１の連続パターンが崩れてトーン性のノイズを発生し、ＳＮが顕著に悪化するという問題がある。
【０００８】
たとえば、ＶＣＣ＝３Ｖ、サンプリング周波数ｆｓ＝６ＭＨｚとすると、ＰＤＭ信号の１パルス当りの重みは、
３／（６×１０6）＝０．５μＶ                              …（１）
となり、ΔＶ＝１０ｍＶとすると、
（１０×１０-3）／（０．５×１０-6）＝２００００            …（２）
となる。
【０００９】
すなわち、「Ｈ」または「Ｌ」のパルスの何れか一方が２００００個多くなり、これがフィードバックによって分散し、１／２００００の間隔で、前記「Ｈ」または「Ｌ」のパルスの何れか一方が多くなる。したがって、２０ｋＨｚのトーン成分が発生することになる。
【００１０】
図１０は上述のＡＤコンバータ１の前記無入力時におけるノイズスペクトラム波形を示すグラフであり、図１１は微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。図１１では、３．２ｋＨｚ程度で、−４０ｄＢの微弱信号を入力している。これらの図１０および図１１から明らかなように、前記オフセットによる量子化誤差が繰返しのフィードバックによって、前記無入力時や微弱信号入力時には特定のピーク成分となって現れている。特に図１１の微弱信号入力では、前記３．２ｋＨｚの各高調波が現れている。
【００１１】
なお、前記ＰＤＭ信号のパルス幅は、前記サンプリングクロックによる前記デジタルフィルタ部４内の図示しないＤフリップフロップの状態で変化するので、１：１，２：１，３：１…または１：２，１：３，…のように、前記サンプリングクロック単位で変化する。そして、ＰＤＭ信号のパルス幅が前記２：１や１：２等の近辺でも前記トーン性のノイズが発生するけれども、ＡＣ信号の場合は入力レベルが大きいのでノイズの割合は相対的に小さくなり、ＳＮはあまり問題にはならない。
【００１２】
そこで、前記トーン性のノイズの影響をなくす手法として、入力アナログ信号に疑似ランダム波形のディザを加算し、前記ＤＣ成分による量子化データをランダム化することが考えられる。しかしながら、この手法では、入力アナログ信号にノイズを加算することになり、ＳＮが悪化するという問題がある。
【００１３】
また、前記トーン性のノイズの影響をなくす他の手法として、量子化器１５を２ビット以上の多ビット化して、量子化ステップを小さくすることが考えられる。しかしながら、この手法では、複数の閾値レベルで量子化を行うので、その閾値レベルの誤差が歪みとなって現れるという問題がある。
【００１４】
本発明の目的は、ＡＤコンバータの特性を劣化させることなく、トーン性のノイズを除去することができるデルタシグマ型ＡＤコンバータを提供することである。
【００１５】
【課題を解決するための手段】
本発明のデルタシグマ型ＡＤコンバータは、入力アナログ信号をオーバーサンプリングし、量子化データに変換するデルタシグマ変調部と、前記デルタシグマ変調部からの量子化データを周波数帯域が制限されたデジタル出力に変換するデジタルフィルタ部とを有するデルタシグマ型Ａ／Ｄコンバータにおいて、出力デジタル信号に含まれるトーン性のノイズが前記デジタルフィルタ部の周波数帯域外になるように前記デルタシグマ変調部の加算器の動作点を移動させる変移手段を含む。
【００１６】
上記の構成によれば、入力アナログ信号が、１ビットの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」との密度が等しくなるレベルである動作点付近のレベルとなる無入力時および微弱信号入力時である場合は、デルタシグマ変調部での何らかの微小なオフセットなどによって、出力デジタル信号には、特定の周波数やその高調波の成分によるトーン性のノイズが現れることがあり、そのノイズは前記オフセットなどが小さくなる程、周波数が低くなるるので、変移手段が、前記入力アナログ信号に一層のオフセットを与えるなどして、量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器の前記動作点を変移させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出し、除去させる。
【００１７】
したがって、ＳＮや歪みなどのＡＤコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【００１８】
上記デルタシグマ型ＡＤコンバータは、例えば、前記変移手段を、前記デルタシグマ変調部において、前記量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器に対する参照電圧を、出力デジタル信号における「Ｈ」と「Ｌ」との密度が等しくなる電圧からずれた電圧とすることでも実現することができる。
【００１９】
上記の構成によれば、デルタシグマ変調部での量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器において、その加算された信号と、出力デジタル信号における「Ｈ」と「Ｌ」との密度が等しくなるような参照電圧との差分を求めるにあたって、前記参照電圧にオフセットを持たせることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【００２０】
したがって、前記参照電圧を調整するだけで、ＡＤコンバータの構成自体には、既存の構成に何らの変更無く実現することができる。
【００２１】
本発明のデルタシグマ型ＡＤコンバータは、以上のようなデルタシグマ型ＡＤコンバータにおいて、前記変移手段を、前記デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現することを特徴とする。
【００２２】
上記の構成によれば、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器とを相互に異なる電源電圧で動作させることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【００２３】
したがって、たとえばデジタル回路用とアナログ回路用とのように、相互に異なる電源電圧を有する構成であれば、各回路の電源への接続の変更だけで、容易に実現することができる。
【００２４】
また、本発明のデルタシグマ型ＡＤコンバータは、以上のようなデルタシグマ型ＡＤコンバータにおいて、前記変移手段を、前記デルタシグマ変調部における遅延器から前記デジタルフィルタ部への出力電圧を非対称とすることで実現することを特徴とする。
【００２５】
上記の構成によれば、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器の出力電圧を、本来の中心電圧から、「Ｈ」出力に対応したハイレベル側の電圧と、「Ｌ」出力に対応したローレベル側の電圧とを非対称とすることで、加算器の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出させる。
【００２６】
したがって、前記遅延器の出力段の抵抗等の調整だけで対応することができ、容易に対応することができる。また、前記参照電圧の変更が無いので、システム上の制約が少なく実現することができる。
【００２７】
さらにまた、本発明のデルタシグマ型ＡＤコンバータは、前記デジタルフィルタ部に補正手段を備え、前記デルタシグマ変調部の動作点と、該デジタルフィルタ部からのデジタル出力の動作点とを一致させることを特徴とする。
【００２８】
上記の構成によれば、入力アナログ信号に一層のオフセットを与えるなどして、加算器の動作点を移動させることでトーン性のノイズをデジタルフィルタ部の周波数帯域外に押出しているけれども、それによって量子化結果に前記オフセット分の僅かな誤差を生じる。そこで、補正手段によってデルタシグマ変調部の動作点と、デジタルフィルタ部からのデジタル出力の動作点とを一致させることで、前記誤差をなくし、前記ダイナミックレンジの中心付近におけるＳＮを改善しつつ、高精度なＡＤ変換を行うことができる。
【００２９】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００３０】
図１は、本発明の実施の一形態のデルタシグマ変調型のＡＤコンバータ２１の電気的構成を示すブロック図である。このＡＤコンバータ２１は、大略的に、電流−電圧変換等、前段のアナログ回路とのマッチングを図るための前段アンプ２２と、前記前段アンプ２２からの入力アナログ信号を所望とするデジタル出力の周波数よりも高い周波数でオーバーサンプリングして量子化データに変換するデルタシグマ変調部２３と、前記デルタシグマ変調部２３からの量子化データの周波数帯域を制限して出力することで、量子化ノイズを前記デジタル出力の周波数から除去するデジタルフィルタ部２４と、参照電圧発生回路２５とを備えて構成されている。
【００３１】
前記前段アンプ２２からデルタシグマ変調部２３に入力されたアナログ信号は、後述するスイッチＳＷ１から入力抵抗Ｒ１を介して加算器３１の反転入力端に与えられる。この加算器３１の非反転入力端には、参照電圧発生回路２５から、後述する参照電圧Ｖｒｅｆ１が入力されている。前記参照電圧発生回路２５は、電源電圧ＶＣＣを分圧する抵抗Ｒ１１，Ｒ１２およびその分圧された電圧のボルテージホロア回路３２とを備えて構成されており、前記参照電圧Ｖｒｅｆ１は前記前段アンプ２２にも与えられる。
【００３２】
前記加算器３１の反転入力端にはまた、後述する帰還回路（１ｂｉｔＤＡ変換部）３３から、量子化結果のフィードバック値が入力される。したがって、加算器３１は、前記入力アナログ信号と前記フィードバック値との加算値と、前記参照電圧Ｖｒｅｆ１との差分に対応した出力を導出する。前記出力は、積分器３４において積分された後、１ビット量子化器３５において、基準電圧源３６からの量子化の基準電圧Ｖｒｅｆ２とレベル弁別されることで量子化される。
【００３３】
前記１ビット量子化器１５での量子化結果であるＰＤＭ信号は、遅延器３７に入力され、図示しないクロック信号源からのサンプリングクロックに応答して、前記デジタルフィルタ部２４および帰還回路３３へ出力される。この遅延器３７での遅延時間の最大値は、たとえばサンプリング周波数を５．３ＭＨｚとすると、その１サンプリング周期である１８０ｎｓｅｃである。前記デジタルフィルタ部２４にも同様に前記サンプリングクロックが入力されており、したがって前記１ビット量子化器３５からのＰＤＭ信号は、遅延器３７において、該デジタルフィルタ部２４の取込みタイミングに合わせて出力される。
【００３４】
前記デジタルフィルタ部２４は、前記ＰＤＭ信号の高周波成分を取除き、必要な帯域成分のみを取り出す帯域制限機能と、１ビットデジタル信号をマルチビットデジタル信号に変換する機能とを有する。
【００３５】
前記帰還回路３３は帰還抵抗Ｒ２などから成り、該帰還回路３３、前記加算器３１および１ビット量子化器３５などによって、前記遅延器３７からのＰＤＭ信号は平均化されて負帰還される。こうして、遅延器３７から出力されるＰＤＭ信号の平均値電圧が常に入力アナログ信号に追従するようなフィードバック回路が形成されている。
【００３６】
図２は、上述のように構成されるＡＤコンバータ２１の具体的構成を示すブロック図であり、特に前記加算器３１、積分器３４、１ビット量子化器３５および遅延器３７の構成を示す。前記加算器３１と積分器３４とは、オペアンプ２６で兼用されている。また、前記１ビット量子化器３５と遅延器３７とは、Ｄフリップフロップ２７で兼用されている。
【００３７】
前記オペアンプ２６の非反転入力端には、前記参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１が、コンデンサＣ１で安定化されて入力されている。一方、加算器３１の反転入力端には、入力抵抗Ｒ１を介する入力アナログ信号と、前記帰還回路３３を構成する帰還抵抗Ｒ２を介する前記フィードバック値とが加算されて入力されるとともに、該オペアンプ２６の出力がコンデンサＣ２，Ｃ３を介して負帰還される。前記コンデンサＣ２，Ｃ３の接続点は抵抗Ｒ３を介して接地されている。したがって、該オペアンプ２６は、前記コンデンサＣ２，Ｃ３および抵抗Ｒ３によって２次の積分器を形成する。
【００３８】
前記オペアンプ２６の積分出力は、前記Ｄフリップフロップ２７のデータ入力端Ｄに与えられる。このＤフリップフロップ２７は、前記サンプリングクロックのタイミングで前記データ入力端Ｄのレベルを取込んで、前記電源電圧ＶＣＣを分圧するなどして作成される前記基準電圧Ｖｒｅｆ２でレベル弁別する。したがって、量子化結果は前記サンプリングクロックのタイミングで更新されて、すなわちデジタルフィルタ部２４の取込みタイミングまで遅延されて出力される。
【００３９】
上述のように構成されるＡＤコンバータ２１において、注目すべきは、参照電圧発生回路２５は従来の参照電圧発生回路５と同様に構成されるけれども、前記参照電圧発生回路５からの参照電圧ｖｒｅｆ１が、１ビットの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」との密度を等しくするレベル、すなわちｖｒｅｆ１＝ＰＶａｖｇ５０％であったのに対して、該参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１は、前記「Ｈ」と「Ｌ」との密度を等しくするレベルか
らずれて、すなわちＶｒｅｆ１≠ＰＶａｖｇ５０％に選ばれていることである。
【００４０】
具体的には、前記参照電圧Ｖｒｅｆ１は、出力デジタル信号に含まれるトーン性のノイズを前記デジタルフィルタ部２４の周波数帯域外に変移することができる電圧を±ΔＶとするとき、ＶＣＣ／２±ΔＶに選ばれる。すなわち、前述の式１，２から理解されるように、ΔＶが前記ＶＣＣ／２に近付く程、トーン成分の周波数が低くなるので、たとえば前記式１，２と同様に、ＶＣＣ＝３Ｖ、ｆｓ＝６ＭＨｚとし、デジタルフィルタ部２４のカットオフ周波数を１００ｋＨｚとするとき、
ΔＶ＝（１００×１０3）×（０．５×１０-6）＝５０ｍＶ      …（３）
とすることで、トーン性のノイズをデジタルフィルタ部２４の周波数帯域外に変移することができる。
【００４１】
したがって、デルタシグマ変調部２３での量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器３１において、その加算された信号と、出力デジタル信号における「Ｈ」と「Ｌ」との密度が等しくなるような参照電圧Ｖｒｅｆ１との差分を求めるにあたって、前記参照電圧Ｖｒｅｆ１に±ΔＶのオフセットを持たせることで、該加算器３１の動作点を移動させ、トーン性のノイズを前記デジタルフィルタ部２４の周波数帯域外に押出させることができる。こうして、ＳＮや歪みなどのＡＤコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【００４２】
また、前記トーン性のノイズの除去を、前記抵抗Ｒ１１，Ｒ１２によって前記参照電圧Ｖｒｅｆ１を調整するだけで、該ＡＤコンバータ２１の構成自体には、既存の構成に何らの変更無く実現することができる。
【００４３】
さらにまた、前記デジタルフィルタ部２４は、フィルタ３８と、オフセットレジスタ３９と、減算器４０とスイッチＳＷ２とを備えて構成される。これに対応して、前記デルタシグマ変調部２３には前記スイッチＳＷ１が設けられている。これらのスイッチＳＷ１，ＳＷ２は、図示しない制御回路からのオフセットキャンセル制御信号によって、相互に連動して切換え制御される。
【００４４】
上述のように、デルタシグマ変調部２３における加算器３１の動作点は前記参照電圧Ｖｒｅｆ１であるのに対して、デジタルフィルタ部２４の基準電圧は該参照電圧Ｖｒｅｆ１とはずれて構成されるので、量子化結果には前記±ΔＶのオフセット電圧成分が含まれている。そこで、このような誤差成分を除去するためにキャリブレーションが実行される。
【００４５】
すなわち、キャリブレーション動作時には、加算器３１にはスイッチＳＷ１によって前記参照電圧発生回路２５からの参照電圧Ｖｒｅｆ１が与えられ、スイッチＳＷ２によってフィルタ３８からのデジタル出力はオフセットレジスタ３９に入力される。したがって、上述のように参照電圧Ｖｒｅｆ１に与えられたオフセットによってデジタル出力に生じた前記誤差成分がオフセットレジスタ３９に記憶されることになる。
【００４６】
一方、通常動作のノーマルモードでは、加算器３１にはスイッチＳＷ１によって前記前段アンプ２２から入力アナログ信号が与えられ、スイッチＳＷ２によってフィルタ３８からのデジタル出力は減算器４０に入力される。減算器４０では、前記フィルタ３８からのデジタル出力から、前記オフセットレジスタ３９に記憶されている誤差分が減算されて出力される。こうして、無入力時のデジタル出力が「０」に較正される。
【００４７】
したがって、上述のように加算器３１の前記動作点を移動させることでトーン性のノイズを除去することによって生じる僅かな誤差を補償することができ、高精度なＡＤ変換を行うことができる。
【００４８】
前記キャリブレーション動作は、電源投入時等の任意のタイミングで行われればよい。また、ＤＣのオフセットがあっても問題ない場合は、上述のようなオフセットキャンセル機能は省略されてもよい。
【００４９】
図３は上述のように構成されるＡＤコンバータ２１の無入力時におけるノイズスペクトラム波形を示すグラフであり、図４は微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。前記図１０および図１１とそれぞれ比較して明らかなように、特定の周波数に現れていたピーク成分が解消されていることが理解される。
【００５０】
本発明の実施の他の形態について、図５に基づいて説明すれば、以下のとおりである。
【００５１】
図５は、本発明の実施の他の形態のデルタシグマ変調型のＡＤコンバータ４１の電気的構成を示すブロック図である。このＡＤコンバータ４１は、前述のＡＤコンバータ２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このＡＤコンバータ２１では、参照電圧発生回路４５は、従来の参照電圧発生回路５と同様に、抵抗Ｒ１１ａ，Ｒ１２ａによって、１ビットの出力デジタル信号における「Ｈ」と「Ｌ」との密度を等しくするレベル、すなわちｖｒｅｆ１＝ＰＶａｖｇ５０％を作成しており、これに対してデルタシグマ変調部４３では、加算器３１と遅延器３７とが、相互に異なる電源電圧ＶＣＣ１，ＶＣＣ２で動作されることである。
【００５２】
前記積分器３４、１ビット量子化器３５および参照電圧発生回路４５のアナログ回路は、前記加算器３１と同様の電源電圧ＶＣＣ１で動作され、前記デジタルフィルタ部２４は、前記遅延器３７と同様の電源電圧ＶＣＣ２で動作される。そして、前記電圧±ΔＶに対して、
｜ΔＶ｜＝（ＶＣＣ１／２）−（ＶＣＣ２／２）                …（４）
を満足すればよい。
【００５３】
したがって、このようにアナログ回路用とデジタル回路用との相互に異なる電源電圧ＶＣＣ１，ＶＣＣ２を有し、上式を満足する構成であれば、各回路の電源への接続の変更だけで、前述のように加算器３１の動作点を移動させ、前記トーン性のノイズの除去を容易に実現することができる。
【００５４】
本発明の実施のさらに他の形態について、図６〜図８に基づいて説明すれば、以下のとおりである。
【００５５】
図６は、本発明の実施のさらに他の形態のデルタシグマ変調型のＡＤコンバータ５１の電気的構成を示すブロック図である。このＡＤコンバータ５１は、前述のＡＤコンバータ２１，４１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このＡＤコンバータ２１では、従来のＡＤコンバータ１と同様に、１ビットの出力デジタル信号における「Ｈ」と「Ｌ」との密度を等しくする参照電圧ｖｒｅｆ１を用いるとともに、単一の電源電圧ＶＣＣを用い、しかしながらデルタシグマ変調部５３では遅延器５７の出力電圧を、図７で示すように、本来の中心電圧（ＶＣＣ／２）から、「Ｈ」出力に対応したハイレベル側の電圧と、「Ｌ」出力に対応したローレベル側の電圧とで非対称とすることで、加算器３１の動作点を移動させ、前記トーン性のノイズを前記デジタルフィルタ部２４の周波数帯域外に押出させることである。
【００５６】
図８は、その遅延器５７の出力段をＦＥＴモデルで説明する電気回路図である。ｖｒｅｆ１＝ＶＣＣ／２の条件で説明している。前記出力段は、プッシュプルのＦＥＴＱ１，Ｑ２とそれらの内部抵抗ＲＯＨ，ＲＯＬとが、前記電源電圧ＶＣＣの電源ラインとＧＮＤラインとの間に直列に介在されて構成されている。また、前記帰還抵抗Ｒ２から加算器３１の入力段およびデジタルフィルタ部２４のフィルタ３８などが負荷ＲＬＨ，ＲＬＬとなる。
【００５７】
したがって、ハイ側出力の場合はＰ型のＦＥＴＱ１がＯＮし、該ＦＥＴＱ１および内部抵抗ＲＯＨから電流ＩＯＨが出力され、その電流ＩＯＨと、負荷抵抗ＲＬＨを流れる電流ＩＲＯＨとによって、ハイ側の出力電圧ＶＯＨが決定される。同様に、ロー側出力の場合はＮ型のＦＥＴＱ２がＯＮし、該ＦＥＴＱ２および内部抵抗ＲＯＬに電流ＩＯＬが吸込まれる。その電流ＩＯＬと、負荷抵抗ＲＬＬを流れる電流ＩＲＯＬとによって、ロー側の出力電圧ＶＯＬが決定される。
【００５８】
すなわち、
ＶＯＨ＝ＲＬＬ（ＩＯＨ＋ＩＲＯＨ）                          …（５）
ＶＯＬ＝ＶＣＣ−ＲＬＨ（ＩＯＬ＋ＩＲＯＬ）                  …（６）
となり、また、前記出力電圧ＶＯＨの電源電圧ＶＣＣからの降下分ΔＶＨは、
ΔＶＨ＝ＶＣＣ−ＶＯＨ＝ＶＣＣ−ＲＬＬ（ＩＯＨ＋ＩＲＯＨ）  …（７）
となる。
【００５９】
したがって、ΔＶＨ＝ＶＯＬ、すなわちＲＬＬ＝ＲＬＨ、かつＲＯＨ＝ＲＯＬであれば、ＰＶａｖｇ５０％＝ＶＣＣ／２＝ｖｒｅｆ１となり、トーン性のノイズが発生する。このため、ＰＶａｖｇ５０％≠ＶＣＣ／２とならないように、ＲＯＨ／ＲＬＬおよびＲＯＬ／ＲＬＬの関係を変え、△ＶＨ≠ＶＯＬの条件にならないようにすればよい。このようにしてもまた、トーン性のノイズの発生帯域をデジタルフィルタ部２４の周波数帯域外へ変移させることができる。また、負荷抵抗ＲＬＨ，ＲＬＬ等の調整だけで対応することができ、容易に対応することができる。さらにまた、前記参照電圧ｖｒｅｆ１の変更が無いので、システム上の制約が少なく実現することができる。
【００６０】
なお、前記各ＡＤコンバータ２１，４１，５１における手法は、何れもＶｒｅｆ≠ＰＶａｖｇ５０％を満足するもので、周辺回路の構成等に適応して、これらの手法が１つまたは任意に組合わせて使用されてもよい。また、積分器３４の次数とは関係ないので、３次以上のデルタシグマ型ＡＤコンバーターでも応用することが可能である。
【００６１】
ここで、特開平７−１４３００６号公報には、積分器の入力側に、前記入力アナログ信号のＤＣ成分よりも大きなＤＣオフセット電圧を加えることで、前記トーン性のノイズをデジタルフィルタの帯域外に移動させ、該トーン性のノイズがデジタル出力に現れないようにすることが記載されている。しかしながら、この従来技術では、新たに、前記ＤＣオフセット電圧の印加手段が必要になる。
【００６２】
【発明の効果】
本発明のデルタシグマ型ＡＤコンバータは、以上のように、入力アナログ信号が、１ビットの出力デジタル信号（ＰＤＭ信号）における「Ｈ」と「Ｌ」との密度が等しくなるレベルである動作点付近のレベルとなる無入力時および微弱信号入力時である場合は、デルタシグマ変調部での何らかの微小なオフセットなどによって、出力デジタル信号には、特定の周波数やその高調波の成分によるトーン性のノイズが現れることがあり、そのノイズは前記オフセットなどが小さくなる程、周波数が低くなるるので、変移手段が、前記入力アナログ信号に一層のオフセットを与えるなどして、量子化結果のフィードバック値を前記入力アナログ信号に加算する加算器の前記動作点を変移させ、前記トーン性のノイズを前記デジタルフィルタ部の周波数帯域外に押出し、除去させる。
【００６３】
それゆえ、ＳＮや歪みなどのＡＤコンバータの特性を劣化させることなく、トーン性のノイズを除去することができる。
【００６４】
また、上記デルタシグマ型ＡＤコンバータは、以上のように、前記変移手段を、デルタシグマ変調部における加算器の参照電圧にオフセットを持たせることで実現してもよい。
【００６５】
それゆえ、前記参照電圧を調整するだけで、ＡＤコンバータの構成自体には、既存の構成に何らの変更無く実現することができる。
【００６６】
本発明のデルタシグマ型ＡＤコンバータは、以上のように、前記変移手段を、デルタシグマ変調部での量子化結果をデジタルフィルタ部の取込みタイミングに合わせて出力する遅延器と、前記加算器とを相互に異なる電源電圧で動作させることで実現する。
【００６７】
それゆえ、たとえばデジタル回路用とアナログ回路用とのように、相互に異なる電源電圧を有する構成であれば、各回路の電源への接続の変更だけで、容易に実現することができる。
【００６８】
また、本発明のデルタシグマ型ＡＤコンバータは、以上のように、前記変移手段を、デルタシグマ変調部における遅延器からデジタルフィルタ部への出力電圧を非対称とすることで実現する。
【００６９】
それゆえ、前記遅延器の出力段の抵抗等の調整だけで対応することができ、容易に対応することができる。また、前記参照電圧の変更が無いので、システム上の制約が少なく実現することができる。
【００７０】
さらにまた、本発明のデルタシグマ型ＡＤコンバータは、以上のように、入力アナログ信号に一層のオフセットを与えるなどして、加算器の動作点を移動させることでトーン性のノイズをデジタルフィルタ部の周波数帯域外に押出しているので、それによって量子化結果に生じる前記オフセット分の僅かな誤差を、補正手段がデルタシグマ変調部の動作点とデジタルフィルタ部からのデジタル出力の動作点とを一致させることで除去する。
【００７１】
それゆえ、前記ダイナミックレンジの中心付近におけるＳＮを改善しつつ、高精度なＡＤ変換を行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の一形態のデルタシグマ変調型のＡＤコンバータの電気的構成を示すブロック図である。
【図２】  図１で示すＡＤコンバータの具体的構成を示すブロック図である。
【図３】  図１のＡＤコンバータの無入力時におけるノイズスペクトラム波形を示すグラフである。
【図４】  図１のＡＤコンバータの微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。
【図５】  本発明の実施の他の形態のデルタシグマ変調型のＡＤコンバータの電気的構成を示すブロック図である。
【図６】  本発明の実施のさらに他の形態のデルタシグマ変調型のＡＤコンバータの電気的構成を示すブロック図である。
【図７】  図６で示すＡＤコンバータの出力信号レベルを説明するための波形図である。
【図８】  図６で示すＡＤコンバータにおける遅延器の出力段をＦＥＴモデルで説明する電気回路図である。
【図９】  典型的な従来技術のデルタシグマ変調型のＡＤコンバータの電気的構成を示すブロック図である。
【図１０】  図９のＡＤコンバータの無入力時におけるノイズスペクトラム波形を示すグラフである。
【図１１】  図９のＡＤコンバータの微弱信号入力時におけるノイズスペクトラム波形を示すグラフである。
【符号の説明】
２１，４１，５１    ＡＤコンバータ
２２    前段アンプ
２３，４３，５３    デルタシグマ変調部
２４    デジタルフィルタ部
２５，４５    参照電圧発生回路
２６    オペアンプ
２７    Ｄフリップフロップ
３１    加算器
３２    ボルテージホロア回路
３３    帰還回路
３４    積分器
３５    １ビット量子化器
３６    基準電圧源
３７，５７    遅延器
３８    フィルタ
３９    オフセットレジスタ
４０    減算器
Ｑ１，Ｑ２    ＦＥＴ
Ｒ１    入力抵抗
Ｒ２    帰還抵抗
Ｒ１１，Ｒ１２    抵抗
Ｒ１１ａ，Ｒ１２ａ    抵抗
ＲＬＨ，ＲＬＬ    負荷抵抗
ＲＯＨ，ＲＯＬ    内部抵抗
ＳＷ１，ＳＷ２    スイッチ
【図１】
0003824912.tif 000002
【図２】
0003824912.tif 000003
【図３】
0003824912.tif 000004
【図４】
0003824912.tif 000005
【図５】
0003824912.tif 000006
【図６】
0003824912.tif 000007
【図７】
0003824912.tif 000008
【図８】
0003824912.tif 000009
【図９】
0003824912.tif 000010
【図１０】
0003824912.tif 000011
【図１１】
0003824912.tif 000012