(57)【特許請求の範囲】
【請求項１】
３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタにおいて、
第２導電形の不純物が高濃度で分布している多数の第１領域が前記半導体層の表面に接して形成されており、
前記それぞれの第１領域には第１導電形の不純物が高濃度で分布している第２領域が前記半導体層の表面に接して形成されており、
前記第１領域の間には第２導電形の不純物が低濃度で分布している第３領域が半導体層に形成されており、
前記第３領域の中間には当該第３領域を分離せしめるための高濃度で分布している第４領域が第３領域及び第２領域より深く前記半導体層に形成されていることを特徴とする３端子電力絶縁ゲートトランジスタ。
【請求項２】
前記第４領域の上部にはフィールド酸化膜が形成されていることを特徴とする請求項１記載の３端子電力絶縁ゲートトランジスタ。
【請求項３】
３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタを製造する方法において、
前記半導体層に第２導電形の不純物が高濃度で注入して多数の第１領域を形成する第１工程と、
前記半導体層に第２導電形の不純物を低濃度で注入する第２工程と、
前記半導体層上に絶縁物質及び導電物質を積層して絶縁層及び導電層を形成する第３工程と、
前記絶縁層及び導電層をパターニングして前記第１領域の間の上部に開口部を形成する第４工程と、
前記開口部を通じて第１導電形の不純物が高濃度で前記半導体層に注入する第５工程と、
そして、前記工程において形成された構造体を拡散して前記第２工程及び第５工程において注入された不純物が拡散されてそれぞれ第３領域及び第４領域を形成するが、前記第３領域の中間には当該第３領域を分離せしめるための高濃度で分布している第４領域が第３領域及び第２領域より深く前記半導体層に形成する第６工程とを含み、
前記第４工程において前記第１領域の上部にも開口部を形成して、前記第５工程において第１導電形の不純物が前記開口部を通じて高濃度で前記第１領域に注入することによって、前記第６工程において拡散されて第２領域が形成されることを特徴とする３端子電力絶縁ゲートトランジスタの製造方法。
【請求項４】
３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタを製造する方法において、
前記半導体層に第２導電形の不純物を高濃度で注入して多数の第１領域を形成する第１工程と、
前記半導体層に第２導電形の不純物を低濃度で注入する第２工程と、
前記第１領域の間及び前記第１領域に第１導電形の不純物を高濃度で注入する第３工程と、
そして、前記工程において形成された構造体を拡散して第２工程及び第３工程において注入された不純物が拡散されて前記第１領域に第２領域を形成し、前記第１領域の間に第３領域及び第４領域を形成するが、前記第３領域の中間には当該第３領域を分離せしめるための高濃度で分布している第４領域が第３領域及び第２領域より深く前記半導体層に形成する第４工程を含むことを特徴とする３端子電力絶縁ゲートトランジスタの製造方法。
【請求項５】
前記第３工程は、
前記半導体層上に感光膜を塗布する工程と、
前記感光膜を一定のパターンで露光・現像して前記第１領域の間及び前記第１領域の上部を露出せしめる工程と、
第１導電形の不純物を高濃度で前記半導体層上に注入する工程と、
そして、前記感光膜を除去する工程を含むことを特徴とする請求項４記載の３端子電力絶縁ゲートトランジスタの製造方法。
【請求項６】
３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタを製造する方法において、
前記半導体層上に第２導電形の不純物を含む絶縁層を形成する工程と、
前記絶縁層をパターニングして多数の開口部を形成する工程と、
前記開口部を通じて第２導電形の不純物を高濃度で前記半導体層に注入する工程と、
前記工程において形成された構造体を拡散して前記開口部の下部の半導体層には高濃度の第１領域が形成され、前記絶縁層の下部の半導体層には低濃度の第３領域を前記第１領域より浅く形成する工程と、
前記第３領域の中間には当該第３領域を分離せしめるための高濃度で分布している第４領域が第３領域及び第２領域より深く前記半導体層に形成する工程とを含み、
前記第４領域の形成工程において、前記第１領域にも第１導電形の不純物を高濃度で注入して前記第１領域より浅く第２領域を共に形成することを特徴とする３端子電力絶縁ゲートトランジスタの製造方法。
【請求項７】
３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタを製造する方法において、
前記半導体層の上部に酸化半導体層及び窒化半導体層を順次に積層する第１工程と、
前記酸化半導体層及び窒化半導体層を食刻して多数の開口部を形成する第２工程と、
前記開口部を通じて第１導電形の不純物を高濃度で前記半導体層に注入する第３工程と、
前記工程において形成された構造体を酸化して前記開口部を通じて露出された半導体層が酸化されたフィールド酸化膜を形成すると共に第３工程において注入された不純物が拡散されて第４領域を形成する第４工程と、
前記窒化半導体層を除去する第５工程と、
前記半導体層に第２導電形の不純物を高濃度で前記半導体層に注入、拡散して第１領域を形成する第６工程と、
前記酸化半導体層を除去する第７工程と、
そして、前記半導体層に第２導電形の不純物を低濃度で注入する第８工程を含む３端子電力絶縁ゲートトランジスタの製造方法。
【請求項８】
前記第８工程の次に、前記半導体層の上部に絶縁物質を積層して絶縁層を形成する工程と、
前記絶縁層の上部に導電物質を積層してゲート電極を形成する工程と、
前記第１領域の上部の絶縁層を食刻して開口部を形成する工程と、
そして、前記開口部を通じて前記第１領域に第１導電形の不純物を高濃度で注入して第２領域を形成する工程をさらに含むことを特徴とする請求項７記載の３端子電力絶縁ゲートトランジスタの製造方法。
【請求項９】
前記第４工程における酸化はＬＯＣＯＳ工程を利用することを特徴とする請求項７または８記載の３端子電力絶縁ゲートトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は電力スイッチング(switching）用絶縁ゲートトランジスタ（ＩＧＴ：insulated-gate transistor)に係り、より詳しく説明すると、絶縁ゲートトランジスタに形成されるＪＦＥＴ領域を効果的に減少せしめて素子の順方向特性を改善した新たな構造の絶縁ゲートトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
モス（ＭＯＳ：metal-oxide semiconductor)構造を採用したバイポーラトランジスタ（bipolar transistor）のうち１つである絶縁ゲートトランジスタは大容量電力伝達と高速スイッチングが要求される電力変換及び電力制御システムで主に用いられており、伝導度変調電界効果トランジスタ（ＣＯＭＦＥＴ：conductivity-modulated field effect transistor）ともいう。
【０００３】
電力スイッチング素子であってＩＧＴは順方向電流−電圧特性において素子の順方向電圧降下が小さく、かつ高速のスイッチング動作が可能なように設計しなければならない。
【０００４】
一般的な絶縁ゲートトランジスタはコレクタ(collector）、エミッタ(emitter）及びゲート（gate）を備えた３端子素子であって、基板の下段にコレクタ電極があり、基板の上段にエミッタ電極及びゲート電極が形成されている構造からなっている。
【０００５】
下記において、絶縁ゲートトランジスタの構造を、添付の図面を参照して詳細に説明する。
【０００６】
図１２は、従来の絶縁ゲートトランジスタの構造を示す断面図である。
【０００７】
Ｐ型基板１０００の下部にはコレクタ電極２０００が形成されており、上部にはＮ型エピタキシャル(epitaxial layer）５０００が形成されている。Ｎ型エピタキシャル層５０００内には高濃度のＰ+ 領域５１００が形成されており、このＰ+ 領域５１００の端には二重拡散の方法を利用した低濃度のＰ- 領域５２００が形成されている。
【０００８】
前記Ｐ+ 領域５１００内には相互分離されている２個のＮ+ 領域５３００が形成されている。前記エピタキシャル層５０００の上部にはゲート絶縁層４１００とゲート電極４０００が順次に形成されており、ＰＳＧ膜４２００が前記ゲート電極４０００及びゲート絶縁層４１００を覆っている。最後に、前記ＰＳＧ膜４２００の上部にエミッタ電極３０００が形成されており、Ｎ+ 領域５３００及びＰ+ 領域５１００と接続されている。
【０００９】
ここで、  ａはＰ+ 領域の間の距離の１／２に該当し、ｂはＰ+ 領域の接合の深さ（junction depth）を示す。
【００１０】
かかる絶縁ゲートトランジスタの構造は基本的にモスゲートサイリスタ(thyristor）と類似である。
【００１１】
しかしながら、再生ラッチアップ（latch-up）を発生せず、エミッタＮ+ 領域５３００をＮエピタキシャル層５０００に連結するチャンネル(channel）を作るのにゲート電極４０００を利用することによって、４層サイリスタの構造において必然的な再生（regenerative）ターンオン(turn on）を防止するという点でその動作がサイリスタとは本質的に違う。
【００１２】
Ｐ+ 基板１０００とＮ型エピタキシャル層５０００の接合はオン（on）状態で順方向にバイアス（forward-bias）されるため該チャンネルを通じて電流が生成され得る。これは強制的なゲートターンオフ（turn off）能力と共に完全にゲート制御される(fully gate-controlled）出力特性を可能にする。
【００１３】
エミッタ電極３０００についてコレクタ電極２０００に陰の電圧が認可されれば基板１０００とエピタキシャル層５０００の接合が逆方向バイアスとなって電流が流れない。
【００１４】
ゲート電極４０００がエミッタ電極３０００と短絡されている場合、コレクタ電極２０００に陽電圧が認可されれば、Ｎ型エピタキシャル層５０００とＰ+ 領域５１００の接合が逆方向バイアスとなって順方向ブロッキングモード(forward blocking mode）で素子が動作する。
【００１５】
陽のコレクタ電圧が認可された状態で、陽のゲートバイアスが十分な大きさで認可されてゲート電極４０００の下部のＰ- 領域５２００の表面を逆転させると、電子等がエミッタＮ+ 領域５３００からＮエピタキシャル層５０００に移動することができるので、順方向伝導状態（forward conducting state）へ動作する。
【００１６】
順方向伝導状態では、基板１０００とエピタキシャル層５０００の接合が順方向バイアスとなり、基板１０００のＰ+ 領域からＮエピタキシャル層５０００へ正孔が注入される。順方向バイアスが増加すると、Ｎエピタキシャル層５０００のバックグラウンドドーピング順位(background doping level）を超過する時まで注入された正孔の密度が増加する。この際、逆電層の伝導度が低いと、通常のＭＯＳＦＥＴにおいて現れるように該領域において大きな電圧降下が生じる。この際順方向電流は飽和され、素子は活性領域において動作する。
【００１７】
絶縁ゲートトランジスタをオン状態からオフ状態にスイッチしようとすれば、ゲート電極４０００をエミッタ電極３０００に段落させて放電しなければならない。ゲート電圧がなければ、ゲート電極４０００の下部のＰ- 領域５２００表面の逆電層が維持され得ない。
【００１８】
ゲートバイアスを除去すれば、Ｎエピタキシャル層５０００に電子供給が遮断され、ターンオフ過程を始める。順方向伝導動作を行っている間Ｎエピタキシャル層５０００に注入された少数キャリア(carrier）の濃度が高ければターンオフがいきなり起こらない。その代わりコレクタ電流が少数キャリアのライフタイム(life time）によって決定される間有時定数（characteristic time constant）に従って段々減少する。
【００１９】
かかる絶縁ゲートトランジスタの長所は、高い順方向電流密度、モスゲート構造による低い駆動電力、ゲートターンオフ能力を備えた完全にゲート制御される出力特性、固有な逆方向ブロッキング能力等である。
【００２０】
かかる特性は多くの直流及び交流動力制御回路に合う理想的な動力スイッチの特性に近接する。この他にもオン−抵抗が小さく、高速スイッチングが可能であり、かつ降伏電圧が高い等の長所を持っている。
【００２１】
【発明が解決しようとする課題】
しかしながら、前記したような絶縁ゲートトランジスタはコレクタ電極２０００と、エミッタ電極３０００の間に寄生Ｐ−Ｎ−Ｐ−Ｎサイリスタ構造とを含むので正常状態の電流密度が臨界値を超過すれば容易にラッチアップ現象が生じ、その場合電流がこれ以上モスゲートによって制御され得ないという問題点がある。
【００２２】
従って、かかるサイリスタ動作が抑制されるように素子を設計することが重要である。そのためには素子が動作する間エミッタＮ+ 領域５３００からＰ+ 領域５１００へ電子が注入されないようにしなければならない。
【００２３】
Ｐ+ 領域５１００における傾斜電流によってＮ+ −Ｐ+ 接合が０．７Ｖ以上順方向バイアスとなれば、エミッタＮ+ 領域５３００からＰ+ 領域５１００へ電子が注入し始める。かかる注入を抑制するためにはエミッタＮ+ 領域５３００を狭くし、Ｐ+ 領域５１００のシート(sheet）抵抗を低く維持しなければならないという問題点がある。
【００２４】
また、かかる構造で形成された垂直型ＩＢＴはオンの際コレクタとエミッタの間に順方向電圧降下が生じ、かかる電圧降下は最少にしなければならない。この際生じる順方向電圧降下はチャンネル領域における電圧降下、ＪＦＥＴ構造における電圧降下及びエピタキシャル層における電圧降下に分けられる。
【００２５】
これについて詳述する。
エピタキシャル層５０００内においては基板１０００において注入された少数キャリアによって伝導度変調効果が生じ、その結果エピタキシャル層５０００における電圧降下が非常に小さい。従って、全体の順方向電圧降下に比べてエピタキシャル層における電圧降下比率が小さくなって、相対的にＪＦＥＴ領域における電圧降下が重要である。
【００２６】
次に、ＪＦＥＴ領域における電圧降下について説明する。
ＪＦＥＴ領域はＰ+ 領域と他のＰ+ 領域の間の距離（２×ａ）とＰ+ 領域の接合の深さ（ｂ）によって決定される領域である。電圧降下を減らすためにはＰ+ 領域の間の距離を広め、接合の深さを深くしなければならない。
【００２７】
しかしながら、従来の製造方法に従ってＰ+ 領域の接合の深さ（ｂ）を減少する場合、エミッタ領域の下部の抵抗成分が増加するため少数キャリア電流によるラッチアップ現象が発生しやすいという問題点がある。
【００２８】
その上、二重拡散によってチャンネルを形成するためある程度のチャンネルの長さを作るために要求される最少の接合の長さがあってそれ以下に減らすことができないという問題点がある。
【００２９】
また、Ｐ+ 領域の間の間隔を広める場合には、モス電流が減ってターンオフの際特性が低下され、正孔電流が増えることにつれてラッチアップ現象が発生しやすい。
【００３０】
なお、かかる構造においてはチャンネルの長さがＰ+ 領域の接合の深さに従って決定されるのでチャンネルの長さの調節が難しいという問題点があり、チャンネルで不純物濃度が水平的に変化するため工程の際若干の影響によってもチャンネル領域の不純物濃度の分布が変化するため臨界電圧(threshold voltage）を一定に維持し難いという問題点がある。
【００３１】
本発明は前記のような問題点を解決するため、第１に、従来には二重拡散を利用してＰ- 領域を形成したこととは異なって、非常に薄いＰ- 層を素子のゲート端子の下段に形成せしめてチャンネル役割を担当し、第２に、チャンネルのドレン方向にＮ+ 領域を形成してチャンネル領域を設定し、該領域における電圧降下を減少せしめてチャンネルを通った電子電流がエピタキシャル層に注入しやすく、ＪＦＥＴ領域の抵抗を減少せしめるようにチャンネルを構成し、第３に、ゲート電極の面積を減らすことによって入力静電容量及び逆静電容量(reverse capacitance）を減少せしめて素子の高速動作が可能にした絶縁ゲートトランジスタ及びその製造方法を提供する。
【００３２】
【課題を解決するための手段】
前記のような目的を達成するための本発明の絶縁ゲートトランジスタは、３個の電極と第１導電形の半導体層が形成されている第２導電形の半導体基板を含む３端子電力絶縁ゲートトランジスタであって、第２導電形の不純物が高濃度で分布している多数の第１領域が前記半導体層の表面に接して形成されており、前記それぞれの第１領域には第１導電形の不純物が高濃度で分布している第２領域が前記半導体層の表面に接して形成されており、前記第１領域等の間には第２導電形の不純物が低濃度で分布している第３領域が前記半導体層に形成されており、前記第３領域の中間には第１導電形の不純物が高濃度で分布している第４領域が前記第２領域より深く前記半導体層に形成されていることを要旨とする。
【００３３】
この際、前記第４領域の上部にはフィールド酸化膜が形成されていることもできる。
【００３４】
前記構造を有する３端子電力絶縁ゲートトランジスタを製造する方法は、基板上に形成されている半導体層に第２導電形の不純物を高濃度で注入して多数の第１領域を形成する第１工程と、前記半導体層に第２導電形の不純物を低濃度で注入する第２工程と、前記半導体層の上部に絶縁物質及び導電物質を積層して絶縁層及び導電層を形成する第３工程と、前記絶縁層及び導電層をパターニングして前記第１領域等の間の上部に開口部を形成する第４工程と、前記開口部を通じて第１導電形の不純物を高濃度で前記半導体層に注入する第５工程と、そして前記工程において形成された構造体を拡散して前記第２工程及び第５工程において注入された不純物が拡散されてそれぞれ第３領域及び第４領域を形成するが、前記第４領域の深さが前記第３領域の深さより深く形成する第６工程を含むことを要旨とする。
【００３５】
この際、前記第４工程において前記第１領域の上部にも開口部を形成して、前記第５工程において第１導電形の不純物が上記開口部を通じて高濃度で前記第１領域に注入させることによって、前記第６工程において拡散されて第２領域が形成され得る。
【００３６】
また、基板上に形成されている半導体層に第２導電形の不純物を高濃度で注入して多数の第１領域を形成する第１工程と、前記半導体層に第２導電形の不純物を低濃度で注入する第２工程と、前記第１領域等の間に第１導電形の不純物を高濃度で注入する第３工程と、そして前記工程において形成された構造体を拡散して第２工程及び第３工程において注入された不純物が拡散されてそれぞれ第３領域及び第４領域を形成するが、前記第４領域の深さが前記第３領域の深さより深く形成する第４工程を含めて製造され得る。
【００３７】
また他の製造方法は、基板上に形成されている半導体層の上部に第２導電形の不純物を含む絶縁層を形成する工程、前記絶縁層をパターニングして多数の開口部を形成する工程と、前記開口部を通じて第２導電形の不純物を高濃度で前記半導体層に注入する工程と、前記工程において形成された構造体を拡散して前記開口部の下部の半導体層には高濃度の第１領域が形成され、前記絶縁層の下部の半導体層には低濃度の第３領域を前記第１領域より浅く形成する工程と、前記第３領域の中間に第１導電形の不純物を高濃度で注入して前記第３領域より深く第４領域を形成する工程を含むことを要旨とする。
【００３８】
この際、前記第４領域形成の工程において前記第１領域にも第１導電形の不純物を高濃度で注入して前記第１領域より浅く第２領域を共に形成することもできる。
【００３９】
また他の製造方法は、基板上に形成されている半導体層の上部に酸化半導体層及び窒化半導体層を順次に積層する第１工程と、前記酸化半導体層及び窒化半導体層を食刻して多数の開口部を形成する第２工程と、前記開口部を通じて第１導電形の不純物を高濃度で前記半導体層に注入する第３工程と、前記工程において形成された構造体を酸化して前記開口部を通じて露出された半導体層が酸化されたフィールド酸化膜を形成すると共に前記第３工程において注入された不純物が拡散されて第４領域を形成する第４工程、前記窒化半導体層を除去する第５工程と、前記半導体層に第２導電形の不純物を高濃度で前記半導体層に注入、拡散して第１領域を形成する第６工程と、前記酸化半導体層を除去する第７工程と、そして前記半導体層に第１導電形の不純物を低濃度で注入する第８工程を含むことを要旨とする。
【００４０】
この場合、前記第８工程の次に、前記半導体層の上部に絶縁物質を積層して絶縁層を形成する工程と、前記絶縁層の上部に導電物質を積層してゲート電極を形成する工程と、前記第１領域上部の絶縁層を食刻して開口部を形成する工程と、前記開口部を通じて前記第１領域に第１導電形の不純物を高濃度で注入して第２領域を形成する工程をさらに含むこともできる。そして前記第４工程における酸化はＬＯＣＯＳ工程を利用することが好ましい。
【００４１】
前記のように構成された本発明に従う絶縁ゲートトランジスタ及びその製造方法によれば、従来の垂直型絶縁ゲートトランジスタの構造において問題となっていたＪＦＥＴ領域の抵抗が減少できるのみならず、入力静電容量及び逆静電容量を減少せしめて素子の高速動作を可能にすることができる。
【００４２】
【実施例】
以下、添付の図面を参照して本発明の実施例について詳細に説明する。
図１(A) 及び図１(B) は本発明の第１実施例による絶縁ゲートトランジスタの構造を図示したものであって、図１(A) は本発明の第１実施例による電力スイッチング用絶縁ゲートトランジスタに対するレイアウト図を、図１(B) は前記レイアウト図のＡ−Ａ´線に沿って切断した断面図を示したものである。
【００４３】
本発明は絶縁ゲートトランジスタにおいて生じられるＪＦＥＴ領域を変化させることによって図１２に図示された従来の絶縁ゲートトランジスタとは異なってチャンネル領域に薄いＰ- 層を形成することによって従来の構造において形成されるＪＦＥＴ領域を効果的に減少せしめたものである。
【００４４】
下部にコレクタ電極９０があるＰ+ 型基板５上に形成されているＮ型エピタキシャル層１０内には高濃度のＰ+ 領域２０が形成されている。このＰ+ 領域２０内にはエピタキシャル層１０の表面の方に高濃度のエミッタＮ+ 領域４３，４４が２ヶ所形成されている。
【００４５】
Ｐ+ 領域２０等の間には低濃度のＰ- 型チャンネル領域３１，３２が浅い厚さで形成されている。前記チャンネル領域３１，３２の中間には前記チャンネル領域３１，３２を分離せしめるための高濃度の分離Ｎ+ 領域４１，４２がチャンネル領域３１，３２及びエミッタＮ+ 領域４３，４４より深く形成されている。
【００４６】
Ｎ型エピタキシャル層１０の不純物濃度は１×１０13／ｃｍ3 〜５×１０16／ｃｍ3 であり、Ｐ+ 領域２０はその接合の深さが約２μｍから７μｍであり、最大濃度は１０18／ｃｍ3 〜１０20／ｃｍ3 の値を有する。
【００４７】
また、Ｎ+ 領域４１，４２，４３，４４は最大濃度が１０19／ｃｍ3 〜１０21／ｃｍ3 であり、１μｍ未満の接合の深さを有し、Ｐ- 型チャンネル領域３１，３２はその最大濃度が１０16／ｃｍ3 〜１０17／ｃｍ3 程度であり、該領域における不純物濃度の分布は水平方向に一定である。
【００４８】
ここで前記分離Ｎ+ 領域４１，４２は隣接に連結されたチャンネル領域３１，３２を分離せしめてチャンネルを決定し、また不純物の濃度が前記エピタキシャル層１０の不純物濃度より高くてチャンネルからエピタキシャル層へ流入される電子の効率を高める役割を担当する。
【００４９】
前記第１導電形エピタキシャル層と同一な導電形である高濃度の第１導電形不純物領域を利用してチャンネルを決定する方法は、トレンチ工程及びエッチング工程によってチャンネルを決定する方法と選択的なマスクを利用して素子の一定の部分にのみイオン注入せしめてチャンネルを決定する方法のうち選ばれたいずれかの１つを利用すればよい。
【００５０】
前述した事項に基づいて、前記素子の動作を説明すると下記のとおりである。
【００５１】
すなわち、ゲート電極６１，６２に陽の電圧が認可されればチャンネル領域３１，３２に逆電層によるチャンネルが形成される。コレクタ電極９０とエミッタ電極８０の両段に電圧が認可されれば、電子がエミッタ電極８０からチャンネルを通じて移動し、電気的にフローティング（floating）されているＮ+ 領域４１，４２を通ってエピタキシャル層１０に注入される。
【００５２】
この際、Ｐ- ボディ領域によるＪＦＥＴ構造が現われていないのでＪＦＥＴ効果による電圧降下成分が減少する。従って、チャンネルの両段に大きな電圧が認可されるので、従来の構造に比べてチャンネル電流が増加して一定の電流を流す時に前記素子において生じる全体の電圧降下を減少することができる。
【００５３】
すると、前記構造を有する本発明の実施例による絶縁ゲートトランジスタの製造方法を添付した図面を参照して詳細に説明する。
【００５４】
図２(A) 乃至図４(C) は本発明の第１実施例による絶縁ゲートトランジスタの１製造方法を工程の順序に従って図示した断面図を示したものであり、図５(A) 乃至(C) は本発明の第１実施例による絶縁ゲートトランジスタの他の製造方法を工程の順序に従って図示した断面図を示したものである。
【００５５】
先ず、図２(A) 乃至図４(C) の工程順序に従う製造方法を説明する。
【００５６】
図２(A) に示したとおり、下部にコレクタ電極（図示せず）が形成されているＰ+ 基板（図示せず）上に形成されているＮ型エピタキシャル層１０にホウ素（boron)等のＰ型ドーパント（dopant）を約５０〜２００ｋｅＶのエネルギーを供給して５×１０14〜１×１０16／ｃｍ3 のドス（dose）量で注入した(implant）のちに、１０００〜１１５０℃で２００〜５００分間拡散せしめて高濃度のＰ+ 領域２０を形成する。この際、前記エピタキシャル層１０の上部に薄い酸化膜が生じることもできる。
【００５７】
次に、図２(B) に示したとおり、Ｐ型ドーパントを１×１０11〜１×１０12／ｃｍ3 の濃度で前記エピタキシャル層１０に注入し、アニーリング(annealing）してイオン注入層３１´，３２´を形成する。この際、イオン注入層１２０を浅い深さで形成するため前記工程において生じられた犠牲酸化膜を利用するか、またはエピタキシャル層１０上にさらに酸化膜を形成し、この酸化膜を通じて１０〜２０ｋｅＶ程度の低いエネルギーでイオン注入をすることが好ましい。
【００５８】
この工程を行うことは活性領域にＰ- チャンネルを形成するためである。そして、生成された酸化膜はイオン注入が終わった後食刻液を利用して除去する。
【００５９】
次に、図２(C) に示したとおり、前記エピタキシャル層１０を約４００〜１０００Åの厚さで酸化せしめて酸化膜５０を形成する。この際、酸化時間が約５０〜１００分程度であり、酸化温度もあまり高くないためイオン注入層３１´，３２´にあったＰ型ドーパントは完全に拡散されず前記酸化膜５０に弱めに拡散される。
【００６０】
その後図３(A) で図示されたとおり前記酸化膜５０上に多結晶シリコン層６０を増着する。
【００６１】
図３(B) に図示したとおり、感光膜（図示せず）を塗布し、一定のパターンで露光・現像したのちに、多結晶シリコン層６０及び酸化膜５０を食刻して開口部４６，４７，４８，４９を作る。本実施例においてはＰ+ 領域２０の上部に２ヶ所４８，４９、そしてその両方にそれぞれ１ヶ所ずつ４６，４７形成しており、各開口部は相互分離されている。
【００６２】
前記酸化膜及び多結晶シリコン層はＰ+ 領域２０上部に形成されている２ヶ所の開口部４８，４９を分ける部分５３，６３と、Ｐ+ 領域２０上部に形成されている２ヶ所の開口部４８，４９と、Ｐ+ 領域２０の外側にある窓４６，４７を分ける部分５１，６１；５２，６２のみが残る。前者は後に食刻されてなくなるが、後者はゲート絶縁膜５１，５２及びゲート電極６１，６２となる。
【００６３】
その後、図３(C) に図示したとおり、Ｎ型ドーパントを１×１０14〜５×１０15／ｃｍ3 のドス量で約１０〜１００ｋｅＶのエネルギーを供給して各開口部４６，４７，４８，４９を通じて注入して残りの感光膜（図示せず）を除去した後にアニーリングする。
【００６４】
その次に、残りの第１酸化膜及び多結晶シリコン層のうち、Ｐ+ 領域２０上部に形成されている２個の開口部４８，４９を分ける部分５３，６３を食刻してドライブイン工程を実施して、前記工程において注入されたＮ型ドーパントを拡散して、図４(A) に図示したとおり、Ｎ+ 領域４１，４２，４３，４４を形成する。
【００６５】
この際、Ｐ+ 領域２０内に注入されているＮ型ドーパントが拡散されてなされた２個のエミッタＮ+ 領域４３，４４はＰ+ 領域２０内において形成されるため、Ｐ+ 領域２０の外側にある２個の分離Ｎ+ 領域４１，４２に比べて浅い深さで形成される。
【００６６】
この際留意すべき点は、エミッタＮ+ 領域４３，４４が前記Ｐ+ 領域２０の境界を越えないようにしなければならない。
【００６７】
また、イオン注入層３１´，３２´のＰ型ドーパントもこの際共に弱めに拡散されてチャンネル領域３１，３２が形成される。
【００６８】
続いて、図４(B) に図示したとおり、前記パターンが形成されたＮ型エピタキシャル層１０上にＰＳＧ層７０を増着する。
【００６９】
次に、図４(C) に図示したとおり、前記ＰＳＧ層７０をパターニングして前記ゲート絶縁層５１，５２及びゲート電極６１，６２は覆われており、前記エミッタＮ+ 領域４３，４４を現わす。次に、前記パターンが形成されたエピタキシャル層１０全面に導電物質を増着してエミッタ電極８０を形成すれば本発明の実施例は完成される。
【００７０】
一方、図２(A) 乃至図４(C) の工程順序に従って前記絶縁ゲートトランジスタを製造する時前記工程において提示されたとおり高濃度のＮ+ 領域４１，４２，４３，４４を同時に形成せず、チャンネル領域３１，３２を形成した後分離Ｎ+ 領域４１，４２を先に形成し、のちに開口部を形成してエミッタＮ+ 領域４３，４４を形成することもできる。
【００７１】
ところが、図３(B) 及び図３(C) において実際チャンネルの臨界電圧がエミッタＮ+ 領域の方の多結晶珪素層のエッジ（edge）で決定されるため、前記Ｎ+ 領域が間違って配列されて臨界電圧が変化する問題があり得る。
【００７２】
このように臨界電圧を均一に維持するために前記Ｐ+ 領域とエミッタＮ+ 領域とが前記多結晶珪素層のエッジ部分において自己整列（self-align）方式で制作することもできる。
【００７３】
かかる点に着案した本発明の第１実施例による絶縁ゲートトランジスタのまた他の製造方法を図５(A) 乃至(C) を参照して説明する。
【００７４】
先ず、図５(A) に図示したとおりＮ型エピタキシャル層１０上でＣＶＤ方法を利用してＰ型不純物が添加された酸化膜５５を成長せしめる。
【００７５】
その後、図５(B) に図示したとおり前記酸化膜５５に窓を開き、Ｐ型不純物を高濃度でイオン注入した後熱拡散せしめると、Ｐ+ 領域２０が形成されると同時に食刻されて残った酸化膜５１，５２内の不純物が拡散されて前記残った酸化膜５１，５２の下部分に薄いＰ- チャンネル領域３１，３２が形成される。
【００７６】
次に、図５(C) に図示したとおり、感光膜ＰＲを利用してマスキング(masking）してイオン注入方法でＮ+ 領域４１，４２，４３，４４を形成する。この際、Ｐ+ 領域２０内に注入されているＮ型ドーパントが拡散されてなされた２個のエミッタＮ+ 領域４３，４４はＰ+ 領域２０内において形成されるため、Ｐ+ 領域２０の外側にある２個の分離Ｎ+ 領域４１，４２に比べて浅い深さで形成される。
【００７７】
この際留意すべき点はエミッタＮ+ 領域４３，４４が前記Ｐ+ 領域２０の境界を越えないようにしなければならない。
【００７８】
続いて、前記感光膜ＰＲ及びＰ型不純物が添加された酸化膜１００を除去し、前述したような公知技術を利用して絶縁ゲートトランジスタを制作する。その結果、エミッタＮ+ 領域とＰ+ 領域とを自己整列によって容易に制作することができる。
【００７９】
この場合、チャンネル領域は水平方向に一定の不純物濃度を有するため臨界電圧の調節が容易であり、前記分離Ｎ+ 領域４１，４２のＮ+ 開口部の位置によってチャンネルの長さの調節が可能であるという長所を有する。
【００８０】
一方、図５(A) 乃至(C) の工程順序に従う絶縁ゲートトランジスタを製造する時、高濃度のＮ+ 領域４１，４２，４３，４４を同時に形成せず、チャンネル領域３１，３２を先に形成した後、分離Ｎ+ 領域４１，４２を形成し、開口部を通じてエミッタＮ+ 領域４３，４４を形成することもできる。
【００８１】
しかしながら、前記した本発明の第１実施例による絶縁ゲートトランジスタにおいては順方向に電圧が認可されて電流が流れる場合、すなわち、ゲートに臨界電圧以上の電圧が認可されてコレクタからエミッタの方へ電流が流れる場合には何等の問題がないが、ゲートに電圧が認可されない場合には降伏電圧が低下される。
【００８２】
これは、分離Ｎ+ 領域４１，４２とチャンネル領域３１，３２がＮ+ ／Ｐ+ 接合をなされて電気場が非常に集中されて素子の電流及び電圧遮断能力を制限する。故に、分離Ｎ+ 領域の濃度を低く維持しなければならず、この領域上段のゲート電極も連続的に維持してエッジ部分における電気場集中現象を防止しなければならない。また、本発明の目的であるＪＦＥＴ領域の抵抗による影響を減少するためには分離Ｎ+ 領域をできる限り深く形成しなければならない。
【００８３】
かかる点を考慮して本発明の第２実施例においては分離Ｎ+ 領域の上部にフィールド酸化膜を形成する。下記において本発明の第２実施例による絶縁ゲートトランジスタについて添付の図面を参照して詳細に説明する。
【００８４】
図６は、本発明の第２実施例による絶縁ゲートトランジスタの断面図である。この図面においては活性領域ＡとガードリングＢ領域とを共に考慮して図示した。
【００８５】
コレクタ（図示せず）のある基板（図示せず）の上部にＮ型エピタキシャル層１００が形成されている。前記エピタキシャル層１００には所定の間隔を置いてＰ+ 領域２１０，２２０，２３０が形成されている。
【００８６】
前記Ｐ+ 領域２１０，２２０，２３０の間にはフィールド酸化膜５１０，５２０が形成されており、フィールド酸化膜５１０の下部には一つおきに高濃度の分離Ｎ+ 領域４１０が形成されている。前記分離Ｎ+ 領域４１０とＰ+ 領域２１０，２２０とは低濃度のＰ- 領域であるチャンネル領域３１０，３２０が形成されている。
【００８７】
前記分離Ｎ+ 領域４１０及びチャンネル領域３１０，３２０がある部分は活性領域Ａとなる。前記Ｐ+ 領域２１０，２２０には活性領域Ａの方へ高濃度のエミッタＮ+ 領域４２０，４３０が形成されており、このエミッタＮ+ 領域４２０，４３０は分離Ｎ+ 領域より浅い深さで形成されており、Ｐ+ 領域２１０，２２０の境界を外さない。
【００８８】
前記活性領域Ａにあるフィールド酸化膜５１０が延長された酸化膜５３０，５４０はフィールド酸化膜５１０と共にゲート絶縁層の役割を果たし、その上部にはゲート電極６００が形成されている。前記ゲート電極６００はＰＳＧ層７１０で覆われている。前記ＰＳＧ層７１０上にはエミッタ電極８００が形成されており、前記エミッタ電極８００はエミッタＮ+ 領域４２０，４３０と接続されている。そして、活性領域でないところに形成されているフィールド酸化膜５２０はガードリング領域Ｂの方にＰＳＧ膜７２０が覆われている。
【００８９】
このようにＬＯＣＯＳ工程等を通じてフィールド酸化膜５２０と共に分離Ｎ+ 領域４１０が形成されることによって分離Ｎ+ 領域４１０は第１実施例においてよりさらに深く、かつ均一な濃度で形成され、順方向の電圧降下が減少されるのみならず電流遮断の際にも望む降伏電圧が得られる。
【００９０】
すると、本発明の第２実施例による絶縁ゲートトランジスタの製造方法を図７(A) 乃至(B) を参照して詳細に説明する。
【００９１】
先ず、図７(A) に図示したとおりＰ型基板に形成されているＮ型エピタキシャル層１００を酸化して酸化膜５８０を形成した後、窒化珪素(silicon nitride；Ｓｉa Ｎ4 ）を積層して窒化膜５９０を形成する。
【００９２】
図７(B) に図示したとおり感光膜を塗布して一定のパターンで露光・現像した後、前記酸化膜５８０及び窒化膜５９０を食刻して開口部４８０，４９０を開く。この際、開口部のうち一つ６１０には砒素（Ａｓ）のようなＮ型のドーパントを約４０ｋｅＶ内外のエネルギーと２×１０15／ｃｍ3 の単位注入量で注入してイオン注入層４１１を形成し、もう一つ４９０にはこれを注入しない。イオンを注入したのちに感光膜を剥く。
【００９３】
次に、図８(A) に示したように、ロコス（ＬＯＣＯＳ：localized oxidation of silicon）工程を行えば窒化膜５９０のない開口部４８０，４９０部分には酸化膜が成長してフィールド酸化膜５１０，５２０が形成される。この際、砒素等の５族元素等は分離常数(segregation coefficient）が１より大きいため酸化膜の方へ拡散されず、シリコンの表面に集まる。
【００９４】
従って、工程が進行されてイオン注入層４１１上に形成されている第１フィールド酸化膜５１０の厚さが厚くなるとイオン注入層４１１は一定の濃度を維持しながら深さが深くなって高濃度のＮ+ 領域４１０をなす。
【００９５】
次に、残りの窒化膜５９０を除去した後、感光膜を塗布し、一定のパターンで感光膜を露光・現像する。露出された部分を通じてＰ型のドーパントを注入した後、感光膜を剥離し、ドライブイン工程に拡散すれば図８(B) のように高濃度の第１及び第２フィールド酸化膜５１０，５２０を境界にしてＰ+ 領域２１０，２２０，２３０が形成される。このうち、図面から一番右側のＰ+ 領域２３０はガードリング領域となる部分である。
【００９６】
酸化膜５８０を除去した後基板の全面にわたってＰ型ドーパントをＰ+ 領域を形成する時より低いエネルギーと低い単位注入量で注入する。
【００９７】
すると、図９(A) に図示したとおり、Ｐ+ 領域２１０，２２０，２３０が形成されている部分とフィールド酸化膜５１０，５２０が形成されている部分とを除いた残りの部分にチャンネルの役割を果たす新たなイオン注入量３１１，３２１が形成される。
【００９８】
この構造体をアニーリングしながらさらに酸化膜５００を形成し、第１フィールド酸化膜５１０を覆うように多結晶珪素を積層、食刻してゲート電極６００を形成すれば図９(B) のようになる。
【００９９】
次に、感光膜を塗布し、露光・現像した後、前記第１フィールド酸化膜５１０が形成されている方に偏ってＰ+ 領域２１０，２２０上部の酸化膜５００を食刻する。次に、Ｎ型ドーパントを注入し、感光膜を除去した後拡散すれば図１０(A) のような断面の高濃度のＮ+ 領域４２０，４３０となる。
【０１００】
この際、前記Ｎ+ 領域４２０，４３０がＰ+ 領域２１０，２２０の境界を越えないように留意しなければならない。そして、これと共にイオン注入層４４０のイオン等が若干拡散されて低濃度のＰ- 領域３１０，３２０をなされる。
【０１０１】
最後に、図１０(B) に図示したとおり、前記ゲート電極６００を覆うが、Ｐ+ 領域２１０，２２０内に形成されているエミッタＮ+ 領域４２０，４３０が現われるように、また前記第２フィールド酸化膜５２０の一部を覆ってガードリング部分のＰ+ 領域２３０を覆うようにＰＳＧ膜７１０，７２０を形成した後、導電物質を積層してエミッタ電極５６０を形成すれば本実施例は形成される。
【０１０２】
一方、図１１は、前記第１及び第２実施例によって制作された絶縁ゲートトランジスタの電流−電圧特性を図示したものであって、前記図面において図面符号３６０は本発明による電流−電圧特性を、図面符号３４０は従来の技術による電流−電圧特性を示す。前記図面において分かるように本発明によって製造された絶縁ゲートトランジスタはＶgs（ゲートソース間の電圧）が１５Ｖを認可した時従来の構造で制作された資料よりＶce,satが０．５Ｖ以上減少されることが分かる。
【０１０３】
【発明の効果】
上述したとおり、本発明の実施例による絶縁ゲートトランジスタ及びその製造方法によれば、入力静電容量を減少せしめてスイッチング特性を向上できるのみならず順方向にオンした時第２導電形半導体領域間距離によって決定される第１導電形半導体領域の抵抗を減少できるので順方向電圧降下を減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による絶縁ゲートトランジスタの構造を図示したものである。
【図２】本発明の第１実施例による絶縁ゲートトランジスタの１製造工程を図示した工程順序図である。
【図３】本発明の第１実施例による絶縁ゲートトランジスタの１製造工程を図示した工程順序図である。
【図４】本発明の第１実施例による絶縁ゲートトランジスタの１製造工程を図示した工程順序図である。
【図５】本発明の第１実施例による絶縁ゲートトランジスタの他の製造工程を図示した工程順序図である。
【図６】本発明の第２実施例による絶縁ゲートトランジスタの構造を図示した断面図である。
【図７】本発明の第２実施例による絶縁ゲートトランジスタの製造方法を工程順序に沿って図示した図面である。
【図８】本発明の第２実施例による絶縁ゲートトランジスタの製造方法を工程順序に沿って図示した図面である。
【図９】本発明の第２実施例による絶縁ゲートトランジスタの製造方法を工程順序に沿って図示した図面である。
【図１０】本発明の第２実施例による絶縁ゲートトランジスタの製造方法を工程順序に沿って図示した図面である。
【図１１】本発明の構造で制作された絶縁ゲートトランジスタの電流−電圧特性及び従来の構造による電流−電圧特性を比較図示した特性図である。
【図１２】従来の絶縁ゲートトランジスタ（ＩＧＴ：insulated-gate transistor)構造を図示した断面図である。
【符号の説明】
５  Ｐ+ 型基板
１０  エピタキシャル層
２０  Ｐ+ 領域
３１，３２  Ｐ- 型チャンネル領域
４１，４２  Ｎ+ 分離領域
４３，４４  エミッタ領域
５１，５２  ゲート絶縁膜
６１，６２  ゲート電極
８０  エミッタ電極
９０  コレクタ電極
【図１】
0003863926.tif 000002
【図２】
0003863926.tif 000003
【図３】
0003863926.tif 000004
【図４】
0003863926.tif 000005
【図５】
0003863926.tif 000006
【図６】
0003863926.tif 000007
【図７】
0003863926.tif 000008
【図８】
0003863926.tif 000009
【図９】
0003863926.tif 000010
【図１０】
0003863926.tif 000011
【図１１】
0003863926.tif 000012
【図１２】
0003863926.tif 000013