(57)【特許請求の範囲】
【請求項１】
ゲート電極を挟んでシリコン基板の表面部に形成されたソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ型電界効果トランジスタの製造方法であって、
前記ソース・ドレイン領域上に、端部が前記ゲート電極と所定距離離間してシリコンに対し選択的除去可能な膜と、この選択除去可能膜上に端部がゲート電極側に一部突出されたシリサイド化用シリコン層とを形成する工程と、
前記ゲート電極の側部に前記シリサイド化用シリコン層の端部を覆うように側壁絶縁膜を形成する工程と、
前記選択除去可能膜を選択的に除去することにより、前記ソース・ドレイン領域とシリサイド化用シリコン層との間に空隙を形成する工程と、
前記シリサイド化用シリコン層上に金属膜を形成する工程と、
前記金属膜をシリサイド化する工程と、
前記空隙を埋めるようにアモルファスシリコン層を形成した後に、該シリコン層を熱処理により結晶化することにより、接続用シリコン層を形成する工程と、
を含むことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項２】
前記金属膜としてＣｏを用いたことを特徴とする請求項１記載のＭＯＳ型電界効果トランジスタの製造方法。
【請求項３】
前記選択除去可能膜として、ＴｉＮを用いたことを特徴とする請求項１記載のＭＯＳ型電界効果トランジスタの製造方法。
【請求項４】
前記空隙にアモルファスシリコン層を形成する工程として、ＣＶＤ法を用いたことを特徴とする請求項１記載のＭＯＳ型電界効果トランジスタの製造方法。
【請求項５】
シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極を挟んで基板表面に形成されたソース・ドレイン領域と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ソース・ドレイン領域上に形成された第１のシリコン層と、この第１のシリコン層上に形成された第２のシリコン層と、この第２のシリコン層上に形成されたＣｏシリサイド層とを具備してなり、
前記第２のシリコン層は、ゲート側の端部が前記側壁絶縁膜に入り込んで形成され、前記シリサイド層は前記第２のシリコン層をその上面からＣｏと反応させて形成されるものであり、
前記第２のシリコン層の前記側壁絶縁膜に入り込んだ部分の表面からソース・ドレイン領域が形成するｐｎ接合面までの距離が１５０ｎｍ以下であり、且つ前記基板とソース・ドレイン領域が形成するｐｎ接合面において、シリサイド化金属であるＣｏの濃度が１×１０16ｃｍ-3以下であることを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項６】
前記ソース・ドレイン領域上に形成された第１のシリコン層は、素子分離領域上に一部延在して形成されることを特徴とする請求項５記載のＭＯＳ型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと略記する）に係わり、特にソース・ドレイン領域上にシリサイド層を有するＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化及びその大規模集積化に対する要求は益々増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、微細化及びその大規模集積化には様々な困難が伴う。
【０００３】
例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴い、しきい値電圧が下降する短チャネル効果が生じる。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なう。さらに、ゲート電極の加工寸法にしきい値電圧が依存するため、僅かな加工ずれでも目的の特性の素子を得ることが不可能となり、多数の均一な素子を必要とする半導体回路、例えばＤＲＡＭ（Dynamic Random Access Memory）の製造には極めて不都合となる。
【０００４】
このような短チャネル効果は、ＭＯＳＦＥＴのソース及びドレイン部分での電界の歪みが、チャネル長の縮小に伴いチャネル部分中央付近にまで影響を与えることに起因している。この影響は、ソース・ドレイン領域を形成するｐｎ接合の位置を半導体表面に近づける、即ちｐｎ接合を浅くすることで回避できる。しかし、単にｐｎ接合を浅くすると、これにより構成されているソース・ドレイン領域の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００５】
この問題に対処し、ソース，ドレインの低抵抗化を図るために、ソース・ドレイン領域の上部の一部を金属と化合（シリサイド化）させることが行われる。シリサイド化を行うための金属種としては、Ｃｏ，Ｔｉ，Ｎｉのような元素が使用されている。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）が見られず、高温での安定性を保持し、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＣｏである。しかし、シリサイド化を行うとき、金属原子がソース・ドレイン領域を形成するシリコン中を急速に拡散し、浅いｐｎ接合を形成した場合は接合部分にまで到達してしまう。このため、接合部分のリーク電流増大をもたらす。
【０００６】
この金属原子の拡散は極めて高速で、Ｃｏの場合、シリサイド化を行うために８００℃，３０ｓｅｃの急速熱処理を行っただけで１００ｎｍを越える深さにまで達してしまうほどである。
【０００７】
このような問題に対処するため従来、ソース・ドレイン領域を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面を元々の半導体表面（即ちチャネルの形成される面）より上方に移動させ、この追加形成された表面を通じてソース・ドレイン領域のｐｎ接合の形成及びシリサイド層の形成を行う。これにより、接合の位置は本来の半導体表面（即ちチャネルの形成される面）に対しては浅く、新たに形成された表面からは深く、従ってソース・ドレイン領域を形成する電極部分の厚み（拡散層の厚み）は確保する、いわゆる E1evated Source Drain 構造（以下ＥＳＤ構造と略記する）を採用する方法が用いられてきた。
【０００８】
こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することができる。但し、この手法において、最終的に形成されるべきソース・ドレイン領域のｐｎ接合の位置は、本来の半導体表面或いはこれより若干下方に極めて精度良く調整されなければならない。何故ならば、接合部分がこの表面（チャネル面）の上方に位置した場合、このＭＯＳＦＥＴの電流駆動力は著しく低下する。また、接合がこの表面より大きく下方に形成されると、短チャネル効果が起こってしまうからである。
【０００９】
ところで、エピタキシャル成長技法は選択成長を行う表面状態に非常に敏感である。例えば、成膜されるシリコンの膜厚は、その下方にある基板表面の荒れや結晶構造によって変わってくる。また、その膜質（欠陥の有無）も表面の形状により異なってくる可能性がある。例えば、成長直前の基板表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、ソース・ドレイン領域上に成膜されるシリコン層の厚さ、及びその膜質は素子毎に異なってくる場合がある。
【００１０】
このように追加形成されるシリコン膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面付近に形成することが極めて困難となる。何故なら、ソース・ドレイン領域を形成するべき不純物は追加形成されたシリコン表面より導入されるため、接合はこの表面から一定の位置に形成される。膜厚が不均一であると、本来の半導体表面の追加形成されたシリコン表面よりの相対位置は不定となる。従って、接合面を形成すべき位置も不定となってしまうからである。
【００１１】
また、追加形成されるシリコン膜質が不均一である場合も、ｐｎ接合の接合部分を本来の半導体基板表面下の目的の位置に精度良く符合させることは困難となる。膜質の違い（即ち結晶欠陥の有無）により、この中の不純物拡散の速度が変調を受け（Transient enhanced diffusion）、接合をチャネル面に形成すべく所定の不純物の熱拡散を行っても、素子毎に予期せぬ拡散が生じて均一な接合深さが得られないからである。
【００１２】
全く同様のことが、シリサイド化に伴う金属原子の拡散に対しても当てはまる。膜厚や膜質が不均一であると、ソース・ドレイン領域上にシリサイド化用のシリコン層を追加形成しても、膜厚の薄いところや膜質の悪いところから金属原子が突出的に拡散し、容易に接合面に達してしまう。その結果、接合リークが発生してしまう。
【００１３】
また、結晶中の金属の拡散はそれ自体極めて急速である。従って、追加形成するシリコン層は極めて厚くしなければならない。しかし、上記のような理由から、極めて厚い選択シリコン成長を均一に行うことは殆ど不可能である。また、追加形成するシリコン層が厚くなりゲート電極の高さとほぼ等しくなると、ゲート，ソース，ドレインを一挙にシリサイド化する際（サリサイド工程）、ゲートとソース，ドレイン間の電気的絶縁を保つことが難しくなるという欠点も生じてくる。
【００１４】
その上、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から接合面への最短距離はこの部分で決まってしまい、選択シリコン成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【００１５】
【発明が解決しようとする課題】
このように、ＭＯＳ型電界効果トランジスタの微細化に伴い、ソース・ドレイン領域の接合位置を浅く保ちつつ、且つソース・ドレイン領域の電気抵抗を低く抑えるために、シリサイド層を設けることが必要になるが、シリサイド層を形成する金属原子の不可避的な高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。そして、この困難を解消すべくＥＳＤ構造を実現するに際しては、選択シリコン成長層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜は極めて困難であった。
【００１６】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、ソース・ドレイン領域の低抵抗化を図るためにシリサイド層を設けた構造において、ソース・ドレイン領域の浅いｐｎ接合位置を保ちつつ、接合リークを十分に抑えることができ、且つソース・ドレイン領域上に形成するシリコン層の厚さを薄くできるＭＯＳ型電界効果トランジスタ及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１８】
即ち本発明は、ゲート電極を挟んでシリコン基板の表面部に形成されたソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ型電界効果トランジスタの製造方法であって、前記ソース・ドレイン領域上に、端部が前記ゲート電極と所定距離離間してシリコンに対し選択的除去可能な膜と、この選択除去可能膜上に端部がゲート電極側に一部突出されたシリサイド化用シリコン層とを形成する工程と、前記ゲート電極の側部に前記シリサイド化用シリコン層の端部を覆うように側壁絶縁膜を形成する工程と、前記選択除去可能膜を選択的に除去することにより、前記ソース・ドレイン領域とシリサイド化用シリコン層との間に空隙を形成する工程と、前記シリサイド化用シリコン層上に金属膜を形成する工程と、前記金属膜をシリサイド化する工程と、前記空隙を埋めるようにアモルファスシリコン層を形成した後に、該シリコン層を熱処理により結晶化することにより、接続用シリコン層を形成する工程とを含むことを特徴とする。
【００１９】
ここで、本発明の望ましい実施態様としては次のものが含まれる。
(1) 金属膜としてＣｏを用いたこと。
(2) ゲート電極の側部に側壁絶縁膜を形成し、この側壁絶縁膜に保持されるようにシリサイド化用シリコン層を形成すること。
(3) シリサイド化用シリコン層を形成する工程として、ソース・ドレイン領域上にＴｉＮ膜を介してシリサイド化用シリコン層を形成した後、該ＴｉＮ膜を選択的に除去すること。
【００２０】
(4) シリサイド化用シリコン層を形成する工程として、ソース・ドレイン領域上に端部がゲート電極と所定距離離間するようにＴｉＮ膜を形成した後、このＴｉＮ膜上に端部がゲート側に一部突出するようにシリサイド化用シリコン層を形成し、次いでゲート電極の側部にシリサイド化用シリコン層の端部を覆うように側壁絶縁膜を形成し、しかるのちＴｉＮ膜を選択的に除去すること。
(5) 接続用シリコン層を形成する工程として、空隙にＣＶＤ法でアモルファスシリコン層を形成した後に、該シリコン層を熱処理により結晶化すること。
【００２１】
また本発明は、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極を挟んで基板表面に形成されたソース・ドレイン領域と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ソース・ドレイン領域上に形成された第１のシリコン層と、この第１のシリコン層上に形成された第２のシリコン層と、この第２のシリコン層上に形成されたＣｏシリサイド層とを具備してなり、前記第２のシリコン層は、ゲート側の端部が前記側壁絶縁膜に入り込んで形成され、前記シリサイド層は前記第２のシリコン層をその上面からＣｏと反応させて形成されるものであり、前記第２のシリコン層の前記側壁絶縁膜に入り込んだ部分の表面からソース・ドレイン領域が形成するｐｎ接合面までの距離が１５０ｎｍ以下であり、且つ前記基板とソース・ドレイン領域が形成するｐｎ接合面において、シリサイド化金属であるＣｏの濃度が１×１０16ｃｍ-3以下であることを特徴とする。
【００２２】
ここで、本発明の望ましい実施態様としては次のものが含まれる。即ち、第１のシリコン層は、素子分離領域上に一部延在して形成されること。
【００２６】
これを証明するために、図２に、基板に拡散したＣｏ原子を示すＳＩＭＳ測定結果を示す。この図で１×１０16ｃｍ-3という値は、ＳＩＭＳの検出限界に対応する。このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。そして、基板の深くまで侵入した金属原子により、接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【００２７】
上記の結果から、Ｃｏの濃度が十分に低い（１×１０16ｃｍ-3以下）場合は接合リークが極めて少ないことから、基板表面から１５０ｎｍ以上の深さにｐｎ接合を形成すればリーク電流を抑制できることが分かる。しかし、先にも説明したようにＭＯＳＦＥＴの短チャネル効果抑制のために、ソース・ドレイン領域は浅く形成せざるを得ない。さらに、ＥＳＤ構造では、選択シリコン成長層を１５０ｎｍ以上に厚く形成すればリーク電流を抑制できるが、このように厚い成長層を形成すると均一で均質な成膜が困難となり、その結果として、ソース・ドレイン領域のｐｎ接合を目的の位置に精度良く整合させることは不可能となる。
【００２８】
従って、浅い拡散層でソース・ドレイン領域を形成すると共に、ソース・ドレイン領域上に形成するシリコン層の厚さを十分に薄く（シリコン層表面からソース・ドレイン領域のｐｎ接合までの距離が１５０ｎｍ以下）し、且つソース・ドレイン領域のｐｎ接合におけるＣｏ濃度を１×１０16ｃｍ-3以下に設定できれば、上記問題は全て解決することになる。このために本発明では、シリサイド層を形成すべき領域にソース・ドレイン領域とは空隙を介してシリサイド化用シリコン層を形成し、ソース・ドレイン領域とは非接触の状態でこのシリコン層をその上面からＣｏと反応させてシリサイド層を形成することにより、Ｃｏのシリサイド化による拡散を防止している。そして、その後に空隙に接続用シリコン層を形成することにより、シリサイド層とソース・ドレイン領域とを接続している。
【００２９】
この考えは、Ｃｏに限らず他の金属にも適用することができる。また、製法はこれに限るものではなく、要は追加形成するシリコン層の膜厚が１５０ｎｍ以下（より厳密には、基板とソース・ドレイン領域が形成するｐｎ接合面の深さとシリコン層の膜厚との和が１５０ｎｍ以下）であり、且つｐｎ接合面においてシリサイド化金属であるＣｏの濃度が１×１０16ｃｍ-3以下であればよい。
【００３０】
より具体的には本発明は、後述するように（図５（ｆ））、金属（実施形態ではＣｏ）とシリサイド化すべきシリコン層５２１，５２２の下部に空隙７０１，７０２が挿入された素子構造を形成する。これに、従来なされているように、金属膜を堆積して熱処理を行うことにより、シリサイド化反応を進行させる。金属原子の拡散は空隙７０１，７０２に阻まれ、基板部に形成されたｐｎ接合面に金属原子が到達することはなくなる。この後、空隙７０１，７０２に低温で導電性不純物を含んだアモルファスシリコン層を埋め込み形成し、ソース・ドレイン拡散層１１１，１１２との電気的接続を行う。この過程は十分低温であるので、金属原子は拡散しない。従って、これに伴う接合リークも発生しない。
【００３１】
また、基板部に形成されたｐｎ接合面に金属原子が拡散し到達することがないため、ソース・ドレイン領域に追加形成するシリコン層の膜厚は、最低限シリサイド化によって消費されるシリコン層の膜厚以上あればよく、金属原子の拡散を予防するために不必要に厚くする必要がない。さらに、ソース・ドレイン領域のエクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。また、この接合部の深さは、追加形成するシリコン層の膜厚によらず一定に保たれる。これにより、接合面がシリコン基板表面（チャネルの形成される面）下の目的の一定位置に精度良く保たれるために、接合面位置のずれによる短チャネル効果が防止され、しきい値電圧の制御性が保たれる。
【００３２】
さらに、ソース・ドレイン領域上に追加形成するシリコン層を素子分離領域上に任意に延在させることができる。このため、ソース・ドレイン領域と基板との寄生容量を低減することができ、同時に延在させた部分を局所的電気配線の一部としても利用可能である。その上、この構造では、素子分離周辺部での異常なシリサイド化反応による接合リークの発生も抑制することができる。加えて、シリサイド層が自由端を有し、空中に保持された格好のシリコン層上で進行するため、シリサイド化に伴う体積変化及びこれに起因する応力の発生を回避でき、これによる新たな接合リークの発生を抑制できる。
【００３３】
また、この空隙は、シリサイド形成後、高濃度の不純物を含有した半導体物質で低温で埋め込むことができる。このため、金属原子の拡散が阻止されると同時に、シリサイド化熱処理に伴う不純物の拡散を回避でき、非常に急峻な不純物分布を持ったソース・ドレイン領域を形成することが可能となる。
【００３４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３５】
図３は、本発明の一実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。このＦＥＴは、Ｃｏ原子の基板への拡散を抑制したサリサイド型ＥＳＤ構造となっている。
【００３６】
図中の１００はｐ型のシリコン基板であり、この基板１００上の素子形成領域を囲むように素子分離領域１０１，１０２が形成されている。素子分離領域１０１，１０２で囲まれた素子形成領域には、シリコン酸化膜からなるゲート絶縁膜２００を介してポリシリコンからなるゲート電極３００が形成されている。ゲート電極３００を挟んで基板１００の表面層には、基板と逆導電型のｎ+ 型拡散層（ソース・ドレイン領域）１１１，１１２が形成されている。
【００３７】
ソース・ドレイン領域１１１，１１２上には、接続用の第１のシリコン層９００（９０１，９０２）がそれぞれ形成され、その上にはシリサイド化用の第２のシリコン層５２０（５２１，５２２）が形成されている。シリコン層９００は、ゲート側においてゲート電極３００とは離れて形成され、ゲート電極３００と反対側においては素子分離領域１０１，１０２上に一部延在して形成されている。シリコン層５２０は、ゲート側において端部がシリコン層９００よりも突出し、且つゲート電極３００とは非接触で形成されている。また、ゲート電極３００上にはＴｉＮ等の導電膜４０３を介してシリコン層５２０（５２３）が形成されている。
【００３８】
シリコン層５２０には、その上面からＣｏと反応させてシリサイド層８００（８０１，８０２，８０３）が形成されている。シリサイド層８００は、シリコン層５２０の全体ではなく、下部を一部残すように形成されている。ゲート電極３００の側面には側壁絶縁膜６００（６０１，６０２）が形成されている。そして、この側壁絶縁膜６００はシリコン層５２１，５２２のゲート側端部を覆うようになっている。
【００３９】
次に、本実施形態のＭＯＳＦＥＴの製造方法について、図４及び図５の工程断面図を基に説明する。
【００４０】
まず、図４（ａ）に示すように、公知の製造技術を用いてＭＯＳトランジスタの基本構造を作成した。即ち、シリコン基板１００の素子形成領域を囲むように素子分離領域１０１，１０２をエッチング後、該領域にシリコン酸化膜を埋め込み形成した。続いて、素子分離領域１０１，１０２で囲まれた素子形成領域で、基板表面にシリコン酸化膜からなるゲート絶縁膜２００を介してポリシリコンからなるゲート電極３００を形成し、更にゲート電極３００の左右に、ソース・ドレイン領域の一部となる、基板と逆の導電性を有した拡散層１１１，１１２を形成した。
【００４１】
次いで、図４（ｂ）に示すように、導電性を有しシリコンに対して選択的に除去可能な物質、例えばＴｉＮ膜４００を、スパッタ法などを用いて、例えば１０ｎｍの膜厚で基板全面に堆積する。続いて、追加ソース・ドレイン領域を形成すべき半導体物質であるシリコン層５００を、ＣＶＤ法などを用いて、例えば４０ｎｍの膜厚で全面に堆積する。シリコン層５００は予め拡散層１１１，１１２と同じ導電性の不純物を含んでいることが望ましい。勿論、シリコン層形成後、導電性の不純物を導入することも可能である。
【００４２】
次いで、この構造体を炭素含有プラズマ中に晒し、図４（ｃ）に示すように、シリコン層５００の水平面５０１，５０２，５０３に選択的に炭素を導入する。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源でよい。例えば炭素含有プラズマは、ＣＦ4 ，ＣＨＦ3 ，ＣＣｌ，ＣＨ4 などのガスをプラズマ中に供給することで生成できる。
【００４３】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し正の電位を帯びるようになる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、シリコン層５００の水平面５０１，５０２，５０３に垂直に衝突する。一方、垂直表面５１１，５１２には炭素粒子は注入されない。通常使われるＲＩＥ（Reactive Ion Etching）のプラズマからの入射粒子は１ＫＶ以下で加速されているので、この炭素含有シリコン層の厚さは数十オングストロームに止まる。炭素含有シリコン層の炭素含有率は１atomic％以上あればよい。
【００４４】
次いで、米国特許（ＵＳＰ６０５１５０９）に開示されているように、炭素含有シリコン層を熱酸化し、形成された酸化膜を２００：１の希ＨＦ溶液中に浸すと、希ＨＦ溶液中でのエッチングの進行はあるところ（１〜２ｎｍ）で殆ど止まってしまう。よって、シリコン層５００の水平面５０１，５０２，５０３上にのみ選択的に酸化膜を形成し、垂直表面５１１，５１２を露出することができる。露出したシリコン垂直表面５１１，５１２を、水平面５０１，５０２，５０３上の酸化膜をマスクとして、例えばＣＤＥ（Chemica1 Dry Etching）法を用いて、選択的に除去することができる。
【００４５】
さらに、シリコン垂直表面５１１，５１２が選択的に除去されたゲート電極の側部に露出するＴｉＮ膜４００の垂直側部４０１，４０２を、例えば硫酸と過酸化水素水の混合液に浸すことで、さらに選択的に除去できる。このとき、上記混合液に浸す時間を調整して、シリコン層水平部５０１，５０２のゲート側部下部３０１，３０２のＴｉＮ膜も若干後退するようにする。図４（ｄ）は、上記の説明に基ずき、図４（ｃ）の半導体基板を処理した後の断面図を示している。
【００４６】
次いで、図４（ｄ）の半導体基板に、絶縁体膜としてのシリコン窒化膜を、例えばＣＶＤ法などを用いて全面に堆積する。このとき、シリコン層水平部５０１，５０２のゲート側部下部３０１，３０２にもシリコン窒化膜が形成される。次いで、これを選択的にＲＩＥ法により垂直方向に異方性エッチングすることで、ゲート側壁絶縁膜６０１，６０２を形成する。このとき、シリコン層水平部５０１，５０２のゲート側部下部３０１，３０２のシリコン窒化膜は残存し、シリコン層水平部５０１，５０２を支える構造になる。また、ゲート電極上部にはＴｉＮ膜４０３がゲート側壁６０１，６０２に封入される形で存在する。図５（ｅ）は、この段階の半導体基板の断面図を示している。
【００４７】
次いで、図５（ｆ）に示すように、追加形成したシリコン層５０１，５０２のうちソース，ドレイン上、局所的電気配線に使用する部分など必要される部分を除いて、これを例えばリソグラフィ法とＲＩＥ法を用いて除去する。このとき、残存するシリコン層のうちソース，ドレインを形成する部分５２１，５２２（シリサイド化用シリコン層）は、拡散層１１１，１１２を覆い、素子分離領域１１１，１０２上にかかるようにする。このことで、ソース，ドレインと基板との寄生容量を低減することができる。
【００４８】
この後、半導体基板を硫酸と過酸化水素水の混合液に浸すことで、残存するＴｉＮ膜４００を残らず等方エッチングして除去する。この結果、ソース，ドレインを形成するシリコン部分５２１，５２２の下部には空隙７０１，７０２が形成され、これらのシリコン部分５２１，５２２はゲート側壁絶縁膜６０１，６０２により空中に保持される。
【００４９】
このとき、ゲート側壁絶縁膜６０１，６０２を形成する絶縁膜がゲート側部下部３０１，３０２において、ソース，ドレインを形成するシリコン部分５２１，５２２と拡散層１１１，１１２との間に存在することで、この部分のソース，ドレイン拡張部としての機能を確保する。しかも、ゲート側壁絶縁膜６０１，６０２に食い込んだシリコン部分５２１，５２２の一部は、ソース，ドレイン拡張部にソース，ドレイン電圧の効果を絶縁膜を通して及ぼし、この部分の空乏化を抑制し電気抵抗を低減する、いわば補助的なゲート電極の役割を果たすことが期待される。
【００５０】
一方、ゲート電極上のＴｉＮ膜４０３はゲート側壁絶縁膜６０１，６０２で封入されているので残存する。勿論、ＴｉＮ膜４００の形成後、これを適宜なパターンに加工形成した後にシリコン層５００を形成し、上記の手続きを行えば、ゲート側壁絶縁膜６０１，６０２以外に、シリコン部分５２１，５２２が素子分離上に直接、支持点を有するようにできることは言うまでもない。
【００５１】
次いで、半導体基板上に、スパッタ法等によりＣｏを、例えば１０ｎｍの厚さで全面に堆積する。このとき、拡散層１１１，１１２上には、ソース，ドレインを形成するシリコン層部分５２１，５２２が覆いとなって、Ｃｏは堆積しないことに注目すべきである。
【００５２】
次いで、この半導体基板を、例えば５００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。これにより、シリサイド領域が、ソース上８０１，ゲート上８０３，ドレイン上８０２に形成される。シリサイド化は、ソース，ドレインを形成するシリコン層部分５２１，５２２を全て消費せず、その底部にシリコン部が残存するようにすることが望ましい。この場合、最終的なシリサイド層の厚さは３５ｎｍ程度となる。素子分離領域上の未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。さらに、例えば８００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏシリサイドの電気抵抗をさらに低減する。図５（ｇ）は、この段階の半導体基板の断面図を示している。
【００５３】
次いで、図５（ｈ）に示すように、空隙７０１，７０２を埋め、ソース，ドレインを形成するシリコン部分５２１，５２２と拡散層１１１，１１２の電気的接続を図るため、アモルファスシリコン層（接続用シリコン層）９００を基板の表面に一様に堆積させる。このアモルファスシリコン層９００の堆積は、公知の技術の範囲内であり、例えば０．２Ｔｏｒｒ，４００℃でＳｉＨ4 ガスを使用することで容易に形成することができる。
【００５４】
アルファスシリコン層９００は全ての表面で形成されるため、空隙７０１，７０２を埋める形で、シリコン層部分５２１，５２２の下部にもアルファスシリコン層９０１，９０２が形成されることに注目すべきである。また、ＳｉＨ4 ガスにＰＨ3 或いはＢ2 Ｈ6 などを混入させ、アモルファスシリコン層９００をソース，ドレインと同じ導電性にしておく。これにより、シリコン層部分５２１，５２２と拡散層１１１，１１２の電気的接続が完成する。
【００５５】
ゲート電極３００とこの上のシリサイド領域８０３の間には既にＴｉＮが封入されているために、その電気的接続は既に完了していることにも注意する。もちろん、ゲート上のＴｉＮが除去され、ゲート電極３００とこの上のシリサイド領域８０３の間に、７０１，７０２と同様の空隙を形成することもできる。この場合、この工程でその空隙が埋まり、電気的接続が図られるようになることは言うまでもない。
【００５６】
この後、基板表面のアモルファスシリコン層９００を、例えばＣＤＥ法などの等方的エッチング法を用いて除去する。ゲート電極側部、及び素子分離上のアモルファスシリコン層９００が除去される、と同時に、シリサイド領域８０１，８０２，８０３が露出する。引き続き、例えば窒素雰囲気中６００℃，３０ｓｅｃで熱処理することにより、拡散層１１１，１１２のシリコンを種として、アモルファスシリコン層９０１，９０２を結晶化する。これにより、前記図３に示す構造が完成することになる。本発明者らの実験結果によれば、この熱処理でのＣｏ起因のリーク源の拡散距離は１ｎｍ以下に止まる。従って、浅いソース，ドレイン拡散層１１１，１１２からリークが発生することはない。
【００５７】
このようにして、非常に浅いソース，ドレイン拡散層１１１，１１２を備えながら、ゲート，ソース，ドレイン上がシリサイド化され、しかも、金属原子の拡散が抑制されているため接合リークが極めて低く抑えられる。その上、必要最低限の高さのソース，ドレイン持ち上げ構造で、ソース，ドレインの一部が素子分離上に乗り上げ局所的電気配線としても利用可で、同時に、その一部がゲート側壁内に埋め込まれたＭＯＳＦＥＴ素子が完成する。これに引き続き、公知の技術を用いて、層間絶縁膜とこれを通じた各電極へのコンタクトの形成、更には配線工程，実装工程などを経て、半導体装置を完成させる。
【００５８】
以上のように本実施形態によれば、次のような効果が得られる。
（１）図５（ｆ）（ｇ）に示すように、ソース・ドレイン領域１１１，１１２上に形成する追加シリコン層５２１，５２２の下部に空隙７０１，７０２が挿入された素子構造をとることにより、従来なされているように、シリサイド化金属を堆積し、これに熱処理を行い、シリサイド化反応を進行させても、基板部に形成された接合面に金属原子が拡散し到達することはなくなる。従って、これに伴う接合リークも発生しない。
【００５９】
（２）また、基板部に形成された接合面に金属原子が拡散し到達することがないため、ソース，ドレインとなるべき追加シリコン層５２１，５２２の膜厚は、最低限シリサイド化によって消費されるシリコン層の膜厚以上あればよく、金属原子の拡散を予防するために不必要に厚くする必要がない。
【００６０】
（３）さらに、ソース，ドレインのエクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。また、この接合部の深さは、追加形成するシリコン層５２１，５２２の膜厚によらず一定に保たれる。これにより、接合面がシリコン基板表面（チャネルの形成される面）下の一定位置に精度良く保たれるために、接合面位置のずれによる短チャネル効果を防止し、しきい値電圧の制御性が保たれる。
【００６１】
（４）ソース，ドレインとなるべきシリコン層を素子分離絶縁膜上に伸張することで、ソース，ドレインと基板との寄生容量を低減することができ、同時に局所的電気配線の一部としても利用可能である。
【００６２】
（５）その上、この構造では、素子分離周辺部での異常シリサイド化反応による接合リークの発生も抑制することができる。加えて、シリサイド化が自由端を有し、空中に保持された格好のシリコン層で進行するため、シリサイド化に伴う体積変化、及びこれに起因する応力の発生を回避でき、これによる新たな接合リークの発生を抑制できる。
【００６３】
（６）また、この空隙は、シリサイド形成後、高濃度の不純物を含有した半導体物質で低温で埋め込むことができ、金属原子の拡散が進行しないと同時に、シリサイド化熱処理に伴う不純物の拡散を回避でき、非常に急峻な不純物分布を持ったソース，ドレインが形成できる。
【００６４】
（７）空隙の形成をＴｉＮ膜を選択的にエッチング除去することで行い、ゲート上のＴｉＮ膜をゲート側壁で封入して残存させれば、ゲート電極と追加形成されたシリコン上のシリサイド領域との電気的接合が容易に達成される。
【００６５】
（８）ゲート側部下部において、ゲート側壁を形成する絶縁膜が、ソース，ドレインを形成するシリコン部分とソース，ドレイン拡張部を構成する浅い拡散層との間に存在することで、ゲート側壁に食い込んだシリコン部分が、ソース，ドレイン拡張部にソース，ドレイン電圧の効果を絶縁膜を通して及ぼし、この部分の空乏化を抑制し電気抵抗を低減することができる。即ち、ゲート側壁に食い込んだシリコン部分に補助的なゲート電極の役割を持たせることができる。
【００６６】
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、単一のＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数の素子に対しても同様に適応可能であること、半導体装置の一部を形成する素子群に対して選択的に適用できることはいうまでもない。さらに、実施形態とは異なる導電性のＭＯＳＦＥＴに対しても応用できるのは勿論のことである。
【００６７】
また、シリサイド化用シリコン層の下に形成するのは必ずしもＴｉＮ膜に限るものではなく、シリコン，シリコン酸化膜，シリコン窒化膜に対して選択的に剥離可能な物質を利用してもよい。例えば、ＴｉＮ膜の代わりに炭素膜を用い、図５（ｆ）に示す工程で、酸素ラジカルにより炭素膜を選択的に剥離するようにしてもよい。そして、炭素膜の除去により形成された空隙には、図５（ｈ）に説明したようにシリコン層を形成すればよい。
【００６８】
また、ＴｉＮ膜の代わりに、ＷＳｉやＴｉＳｉＮのような拡散阻止能力のある導電性物質を用いることも可能である。この場合、図５（ｆ）で示した空隙を形成することなく、ゲート上及びソース，ドレイン上にこれを残存させたまま、図５（ｇ）以下の工程を施すことも可能である。
【００６９】
また、ＴｉＮ膜を適当な形状に加工した後、シリコン層を形成することで、追加シリコン層がゲート側壁以外の支点でも空中に保持されるようにしてもかまわない。また、シリサイド化金属はＣｏに限定されるものではなく、本手法はいかなる金属物質をソース，ドレイン上に形成する場合にも有効であることを付言しておく。
【００７０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７１】
【発明の効果】
以上詳述したように本発明によれば、ソース・ドレイン領域の低抵抗化を図るためにシリサイド化した構造を有するＭＯＳ型電界効果トランジスタにおいて、シリサイド層を形成すべき領域にソース・ドレイン領域とは空隙を介してシリサイド化用シリコン層を形成したのち、このシリコン層上に金属膜を形成し、次いで熱処理を施して前記金属膜をシリサイド化し、しかるのち空隙を埋めるように接続用シリコン層を形成することにより、ソース・ドレイン領域の浅いｐｎ接合位置を保ちつつ、接合リークを十分に抑えることができ、且つソース・ドレイン領域上に形成するシリコン層の厚さを薄くすることができる。
【００７２】
また本発明によれば、ソース・ドレイン領域の低抵抗化を図るためにシリサイド化した構造を有するＭＯＳ型電界効果トランジスタにおいて、ソース・ドレイン領域上に形成されたシリコン層を介してＣｏシリサイド層を形成した構造において、シリコン層表面からソース・ドレイン接合面までの距離を１５０ｎｍ以下とし、ソース・ドレイン領域のｐｎ接合面においてＣｏ濃度を１×１０16ｃｍ-3以下とすることにより、接合リークを十分に抑えることができる。
【００７３】
また本発明によれば、ソース・ドレイン領域の低抵抗化を図るためにシリサイド化した構造を有するＭＯＳ型電界効果トランジスタにおいて、ソース・ドレイン領域上に第１のシリコン層を介して第２のシリコン層を形成すると共に、第２のシリコン層の端部がゲート側壁絶縁膜に入り込むように形成し、且つ第２のシリコン層をその上面から金属と反応させてシリサイド層を形成することにより、ゲート側壁に食い込んだシリコン部分が補助的なゲート電極の役割を果たし、ソース，ドレイン拡張部にソース，ドレイン電圧の効果を絶縁膜を通して及ぼし、この部分の空乏化を抑制し電気抵抗を低減する効果が得られる。
【図面の簡単な説明】
【図１】シリサイド化工程によるＣｏのシリコン基板への拡散を説明するためのもので、接合深さとリーク電流との関係を示す図。
【図２】シリサイド化工程によるＣｏのシリコン基板への拡散を説明するためのもので、基板表面からの深さとＣｏの濃度との関係を示す図。
【図３】本発明の一実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図。
【図４】同実施形態のＭＯＳＦＥＴの製造工程の前半を示す断面図。
【図５】同実施形態のＭＯＳＦＥＴの製造工程の後半を示す断面図。
【符号の説明】
１００…シリコン基板
１０１，１０２…素子分離領域
１１１，１１２…ソース・ドレイン拡散層領域
２００…ゲート絶縁膜
３００…ゲート電極
３０１，３０２…ゲート側部下部
４００…ＴｉＮ膜
４０１，４０２…ゲート電極側部のＴｉＮ膜
４０３…ゲート電極上に残存するＴｉＮ膜
５００…持ち上げソース・ドレインを形成するシリコン層
５０１，５０２，５０３…炭素原子を導入された追加シリコン層の水平面
５１１，５１２…炭素原子が導入されない追加シリコン層の垂直面
５２１，５２２…シリサイド化用シリコン層（第２のシリコン層）
６０１，６０２…ゲート側壁絶縁膜
７０１，７０２…空隙
８０１，８０２，８０３…シリサイド層
９００…アモルファスシリコン層
９０１，９０２…接続用シリコン層（第１のシリコン層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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