(57)【特許請求の範囲】
【請求項１】
第１の電源電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、
第１及び第２の電源電圧を動作電圧とし前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換して前記第２の回路へ出力するレベル変換回路とからなる半導体装置であって、
前記レベル変換回路が、第１の電源電圧を動作電圧とし前記第１の信号の振幅を昇圧変換する昇圧部と、第２の電源電圧を動作電圧とし前記昇圧部の出力信号を第２の電源電圧振幅に変換するレベル変換部と、該レベル変換部の出力値を保持する手段とから構成され、
前記レベル変換部の出力値を保持する手段は、インバータ２段で構成されるラッチ回路であり、
前記ラッチ回路を構成するインバータの電源を制御する電源制御回路を、前記レベル変換部に更に設けることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記電源制御回路はゲートが接地電位に接続された第１のＰ型ＭＯＳＦＥＴと、ゲートが前記第２の電源電圧に接続された第１のＮ型ＭＯＳＦＥＴからなり、前記ラッチ回路のインバータを構成するＰ型ＭＯＳＦＥＴのソース側に前記第１のＰ型ＭＯＳＦＥＴを直列に接続し、Ｎ型ＭＯＳＦＥＴのソース側に前記第１のＮ型ＭＯＳＦＥＴを直列に接続することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記電源制御回路はゲートが前記接地電位からＰ型ＭＯＳＦＥＴのしきい値だけ高い電圧に接続された第２のＰ型ＭＯＳＦＥＴと、ゲートが前記第２の電源電圧からＮ型ＭＯＳＦＥＴのしきい値電圧だけ低い電圧に接続された第２のＮ型ＭＯＳＦＥＴからなり、前記ラッチ回路のインバータを構成するＰ型ＭＯＳＦＥＴのソース側に前記第２のＰ型ＭＯＳＦＥＴを直列に接続し、Ｎ型ＭＯＳＦＥＴのソース側に前記第２のＮ型ＭＯＳＦＥＴを直列に接続することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記電源制御回路はゲートが前記接地電位からＮ型ＭＯＳＦＥＴのしきい値だけ高い電圧に接続された第３のＰ型ＭＯＳＦＥＴと、ゲートが前記第２の電源電圧からＰ型ＭＯＳＦＥＴのしきい値電圧だけ低い電圧に接続された第３のＮ型ＭＯＳＦＥＴからなり、前記ラッチ回路のインバータを構成するＰ型ＭＯＳＦＥＴのソース側に前記第３のＰ型ＭＯＳＦＥＴを直列に接続し、Ｎ型ＭＯＳＦＥＴのソース側に前記第３のＮ型ＭＯＳＦＥＴを直列に接続することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、前記電源制御回路は前記レベル変換部の出力信号を用いた電源制御信号により制御されることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記電源制御信号は、前記第１の回路から入力された第１の信号が前記レベル変換部によって変換された信号と、前記第１の信号が入力される以前に前記レベル変換部で変換された信号との排他論理和信号であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記電源制御信号が、前記排他論理和信号を電位振幅の低いインバータに入力して得られる低振幅信号であることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記電位振幅の低いインバータは、インバータを構成するＰ型ＭＯＳＦＥＴのソース側にドレインとゲートを短絡したＮ型ＭＯＳＦＥＴが直列接続され、インバータを構成するＮ型ＭＯＳＦＥＴのソース側にドレインとゲートを短絡したＰ型ＭＯＳＦＥＴが直列接続されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、前記電位振幅の低いインバータは、インバータを構成するＰ型ＭＯＳＦＥＴのソース側にドレインとゲートを短絡したＰ型ＭＯＳＦＥＴが直列接続され、インバータを構成するＮ型ＭＯＳＦＥＴのソース側にドレインとゲートを短絡したＮ型ＭＯＳＦＥＴが直列接続されていることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、前記電源制御回路はゲートが接地電位に接続された第１のＰ型ＭＯＳＦＥＴと、ゲートが前記第２の電源電圧に接続された第１のＮ型ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴのドレイン側に直列接続された第４のＰ型ＭＯＳＦＥＴと、前記１のＮ型ＭＯＳＦＥＴのドレイン側に直列に接続された第４のＮ型ＭＯＳＦＥＴからなり、前記ラッチ回路のインバータを構成するＰ型ＭＯＳＦＥＴのソース側に前記第４のＰ型ＭＯＳＦＥＴのソース・ドレイン経路が接続され、前記ラッチ回路のインバータを構成するＮ型ＭＯＳＦＥＴのドレイン側に前記第４のＮ型ＭＯＳＦＥＴのソース・ドレイン経路が接続され、
前記電源制御回路は前記レベル変換部の出力信号を用いた電源制御信号により制御され、
前記電源制御信号は、前記第１の回路から入力された第１の信号が前記レベル変換部によって変換された信号と、前記第１の信号が入力される以前に前記レベル変換部で変換された信号との排他論理和信号であり、
前記排他論理和信号の反転信号が前記第４のＰ型ＭＯＳＦＥＴに入力され、前記排他論理和信号が前記第４のＮ型ＭＯＳＦＥＴに入力されることを特徴とする半導体装置。
【請求項１１】
第１の電源電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、
第１及び第２の電源電圧を動作電圧とし、前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換して前記第２の回路へ出力するレベル変換回路とからなる半導体装置であって、
前記レベル変換回路が、前記第１の電源電圧で動作し前記第１の信号を入力として差動信号を出力する低圧回路部と、該低圧回路部からの差動信号を入力とする２つのＮ型ＭＯＳＦＥＴと、それぞれのＮ型ＭＯＳＦＥＴに対する負荷を構成する２つのＰ型ＭＯＳＦＥＴとからなり、前記第２の電源電圧振幅に変換するレベル変換部とからなり、
前記第１の電源が遮断することによって前記第１の回路がスリープ状態になるときに、前記第１の電源の電圧レベルが低下することを検出して前記第２の回路への出力信号を前記第２の電源電圧にするリーク電流阻止回路を更に設け、
前記リーク電流阻止回路は、前記第２の電源電圧から降圧して得られる電位レベルが前記第１の電源電圧と同じ第３の電源電圧と、前記第１の電源電圧とを使用して生成される第４の電源電圧を電源に用いることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、前記リーク電流阻止回路は、前記第２の電源電圧から降圧して得られる電位レベルが前記第１の電源電圧と同じ第３の電源を電源電圧とするインバータ回路であることを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、前記リーク電流阻止回路は、前記第２の電源電圧から降圧して得られる電位レベルが前記第１の電源電圧と同じ第３の電源電圧と、前記第１の電源電圧とを使用して生成される第４の電源を電源電圧とするインバータ回路であることを特徴とする半導体装置。
【請求項１４】
第１の電源電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、
第１及び第２の電源電圧を動作電圧とし前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換し、第２の回路へ出力するレベル変換回路とからなる半導体装置であって、
前記レベル変換回路が、前記第１の信号の遷移レベルを容量素子にて昇圧し前記第２の電源電圧と第２の電源電圧より第１の電源電圧だけ低い電圧間を遷移する第３の信号と、前記第１の信号を反転した前記第１電源電圧レベルの反転信号とを生成するレベルシフト部と、
接地電圧と前記第２の電源電圧にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを直列に接続した回路の、前記Ｎ型ＭＯＳＦＥＴのゲートに前記第１電源電圧レベルの反転信号を接続し、前記Ｐ型ＭＯＳＦＥＴのゲートに前記第３の信号を接続してレベル確定を行うレベル確定部とから構成することを特徴とする半導体装置。
【請求項１５】
第１の電源電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、
第１及び第２の電源電圧を動作電圧とし前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換し、第２の回路へ出力するレベル変換回路とからなる半導体装置であって、
前記レベル変換回路が、前記第１の信号の遷移レベルを容量素子にて昇圧し前記第１の電源電圧より高く前記第２の電源電圧より低い中間電圧を基準とする第４の信号を生成するレベルシフト部と、
前記第４の信号を増幅することによってレベル確定を行うレベル確定部とから構成されることを特徴とする半導体装置。
【請求項１６】
第１動作電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、
前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換し、第２の回路へ出力するレベル変換回路を有する半導体装置であって、
前記レベル変換回路は、センスアンプと、前記センスアンプに接続される差動入力線対と、第１容量素子と、第２容量素子と、第１アナログスイッチと、第２アナログスイッチとを含み、
前記第１容量素子の一端は前記差動入力線対の一方に接続され、前記第１容量素子の他端は前記第１アナログスイッチの出力に接続され、
前記第２容量素子の一端は前記差動入力線対の他方に接続され、前記第２容量素子の他端は前記第２アナログスイッチの出力に接続され、
プリチャージ状態において、前記第１容量素子及び前記第２容量素子の他端と前記差動入力線対とを前記第２の電源電圧にプリチャージし、
前記プリチャージ状態の後に、前記第１アナログスイッチ及び前記第２アナログスイッチをオンすることにより、前記第１の信号を前記第１アナログスイッチを介して前記第１容量素子の他端に入力し、前記第１の信号の相補信号を前記第２アナログスイッチを介して前記第２容量素子の他端に入力し、前記センスアンプは前記差動入力線対の電位差を増幅することを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２の電源電圧を動作電圧とするラッチ回路を有し、
前記ラッチ回路は前記センスアンプの出力を保持することを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第１容量素子及び前記第２容量素子はＭＯＳキャパシタであり、
前記センスアンプの出力は第３アナログスイッチを介して前記ラッチ回路に入力され、
前記第１アナログスイッチ及び前記第２アナログスイッチは第１のクロック信号により制御され、
前記第３アナログスイッチは第２のクロック信号により制御されることを特徴とする半導体装置。
【請求項１９】
第１動作電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、
第１の動作電圧よりも高い第２の電源電圧を動作電圧とする第２の回路とを有する半導体装置であって、
前記第２電源電圧を動作電圧とする第１差動アンプ、第２差動アンプ及びレベル変換回路とを有し、
前記第１差動アンプの第１入力端子には前記第１の信号が入力され、前記第１差動アンプの第２入力端子には前記第１の信号の相補信号が入力され、
前記第２差動アンプの第１入力端子には前記第１の信号の相補信号が入力され、前記第１差動アンプの第２入力端子には前記第１の信号が入力され、
前記レベル変換回路は、前記第１差動アンプの出力及び前記第２差動アンプの出力が入力され、第１導電型の第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと第２導電型の第３乃至第６ＭＯＳＦＥＴとを含む差動増幅回路であって、
前記第１ＭＯＳＦＥＴのゲートは前記第３ＭＯＳＦＥＴのドレインに接続され、
前記第２ＭＯＳＦＥＴのゲートは前記第４ＭＯＳＦＥＴのドレインに接続され、
前記第５ＭＯＳＦＥＴは前記第３ＭＯＳＦＥＴと並列に接続され、そのゲートが前記第１ＭＯＳＦＥＴゲートに接続され、
前記第６ＭＯＳＦＥＴは前記第４ＭＯＳＦＥＴと並列に接続され、そのゲートが前記第２ＭＯＳＦＥＴのゲートに接続されることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第１差動アンプ及び第２差動アンプは、カレントミラー型オペアンプであって、
前記レベル変換回路の非動作時には、前記差動アンプ内の電流制御用トランジスタをオフとすることを特徴とする半導体装置。
【請求項２１】
請求項１９または２０に記載の半導体装置において、
前記レベル変換回路の差動増幅回路の出力にインバータが接続されることを特徴とする半導体装置。
【請求項２２】
請求項２０に記載の半導体装置において、前記電流制御用トランジスタのオン・オフを制御するために、前記レベル変換回路の出力信号をフィードバックして使用するものであって、
前記出力信号をフィードバックする際に、該出力信号を、前期第１動作電圧を動作電圧とする前記第１の信号と等しい振幅に振幅レベルを変換したフィードバック信号を使用し、該フィードバック信号の論理は該入力信号の論理と等しく、該入力信号が、該レベル変換回路で該出力信号に変換され、さらに、該フィードバック信号に伝播される遅延時間に、該入力信号と該フィードバック信号の論理が異なることを利用して、該第１及び第２差動アンプの電流制御用トランジスタをオンさせるために、制御回路に排他論理和回路を使用することを特徴とする半導体装置。
【請求項２３】
第１の電源電圧を動作電圧とし第１の電源電圧振幅を有する第１の信号を出力する第１の回路と、第１の電源電圧よりも高い第２の電源電圧を動作電圧とする第２の回路と、第１および第２の電源電圧を動作電圧とし前記第１の信号を前記第２の電源電圧に応ずる信号振幅に変換して前記第２の回路へ出力するレベル変換回路とからなる半導体装置であって、
前記レベル変換回路が、第２の電源電圧を動作電圧とし前記第１の信号振幅を増幅する増幅部と、該レベル変換部の出力を保持する手段とから構成され、
前記第２の電源電圧を動作電圧とする出力信号をフィードバックして、前記増幅部の起動および停止制御を行い、
前記増幅部として、出力ノードをあらかじめ第２の電源電圧にプリチャージするためのプリチャージ機構と、該プリチャージ機構によりプリチャージされていた該出力ノードを第３の電源電圧である接地レベルへディスチャージするために１つのＮ型ＭＯＳＦＥＴを使用することを特徴とする半導体装置。
【請求項２４】
請求項２３に記載の半導体装置において、前記プリチャージ機構の起動に際して、前記第２の電源電圧を動作電圧とする出力信号をフィードバックして制御することを特徴とする半導体装置。
【請求項２５】
請求項２４に記載の半導体装置において、前記第２の電源電圧を動作電圧とする出力信号をフィードバックする際に、該出力信号を、第１の電源電圧を動作電圧とする入力信号と等しい振幅に振幅レベルを変換したフィードバック信号を使用し、該フィードバック信号の論理は該入力信号の論理と逆であり、該入力信号が、該レベル変換回路で該出力信号に変換され、さらに、該フィードバック信号に伝播される遅延時間に、該入力信号と該フィードバック信号の論理がともにロウレベルとなることを利用して、該増幅装置のプリチャージ機構を起動させるために、制御回路に論理和回路を使用することを特徴とした半導体装置。
【発明の詳細な説明】
技術分野
本発明は、低圧電源にて動作する回路と高圧電源にて動作する回路を有する半導体装置に係り、特に低圧電源で動作する回路からの出力を高圧電源で動作する回路へ伝達するレベル変換回路を有する半導体装置に関する。
背景技術
従来、この種のレベル変換回路として、１９９６年に培風館から出版された伊藤清男著「超ＬＳＩメモリ」の７１ページに開示されるように、低圧電源ＶＤＤの振幅を持つ信号を高圧電源ＶＤＤＱの振幅を持つ信号に変換する回路が知られている（以下、従来技術１と呼ぶ）。また、従来技術１のレベル変換回路を、より低い電圧の低圧電源ＶＤＤで動作させるために、入力信号を昇圧した振幅に変換し、その後高圧電源ＶＤＤＱの電圧振幅のレベルへ変換する回路が、特開平１１−２７１３７号公報に開示されている（以下、従来技術２と呼ぶ）。
図２２は、従来技術２のレベル変換回路を示す回路図である。このレベル変換回路は、電源ＶＤＬを動作電源とする内部回路ＣＢから入力された低い電源電圧ＶＤＬの振幅の信号を昇圧する昇圧回路ＶＵＣと、昇圧した入力信号を高い電源電圧ＶＤＨの振幅の信号に変換するための従来技術１のレベル変換回路ＬＳ２２０１とで構成される。この従来技術１のレベル変換回路ＬＳ２２０１は、いわゆるＣＭＯＳスタティック型であり、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ２２０１，Ｐ２２０２とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ２２０１，Ｎ２２０２から構成される。
一対の差動入力のＮＭＯＳトランジスタＮ２２０１，Ｎ２２０２のゲートに昇圧回路ＶＵＣからの出力を受け、高い電源電圧ＶＤＨレベルの出力振幅を持つ信号Ｓ２２０２に変換する。差動入力のＮＭＯＳトランジスタＮ２２０１，Ｎ２２０２に対して負荷を構成するＰＭＯＳトランジスタＰ２２０１，Ｐ２２０２は、相互に一方のＰＭＯＳトランジスタのゲートが他方のＰＭＯＳトランジスタのドレインに交差結合される。
ＮＭＯＳトランジスタＮ２２０１，Ｎ２２０２の各ゲートには、入力レベルＶＤＬよりも高い電圧が掛かるため、両ＮＭＯＳトランジスタＮ２２０１，Ｎ２２０２の駆動力が増す効果がある。これにより、従来技術１を単独で用いるよりも低い電圧ＶＤＬで動作が可能となる。
ここで、従来技術２において開示された昇圧回路を図２３に示す。この昇圧回路ＶＵＣは、一時的にしか２×ＶＤＬレベルを出力できない。すなわち、ＰＭＯＳトランジスタＰ２３０１，Ｐ２３０２のゲートには最大ＶＤＬレベルしか印加されないため、ＰＭＯＳトランジスタＰ２３０１，Ｐ２３０４の容量素子Ｃ２３０１およびＣ２３０２が接続される側はドレインの状態からソースの状態に遷移するので、２×ＶＤＬレベルを恒常的に維持できず、電源電圧ＶＤＬよりＰＭＯＳトランジスタのしきい値だけ高い電圧に下がってしまう。
そのため電源電圧ＶＤＬが例えば１Ｖ以下のような低電圧となった場合には、従来技術１のレベル変換回路を駆動できない虞がある。また、図２３の回路を構成するＭＯＳトランジスタの一部には最大印加電圧が瞬間的に２×ＶＤＬとなるものがある。従って、薄い酸化膜厚の低耐圧ＭＯＳトランジスタのデバイスを用いることが困難で、必然的に厚い酸化膜厚の高耐圧ＭＯＳトランジスタのデバイスで集積回路を製作することになる。このため、動作速度を高速化することが困難となる場合がある。
さて、昇圧回路の単独回路例としては特開昭６３−６９４５５号公報に開示される例がある。これは、２×ＶＣＣ−ＶＴ（ＶＣＣ…電源電圧、ＶＴ…Ｎ型ＭＯＳトランジスタのしきい値電圧）のレベルを得る例である。さらに、特開平３−２７３５９４号公報にも昇圧回路が開示されている。これは２×ＶＬ−ＶＴ（ＶＬ…低電圧）レベルを得る昇圧回路と、３倍昇圧回路を利用して２×ＶＬレベルを得る回路である。
ここで開示される昇圧回路のうち、昇圧レベルが２×ＶＣＣ−ＶＴの昇圧回路を従来技術２の昇圧回路部分に適用しても、電源電圧ＶＤＬの低電圧化により従来技術１のレベル変換回路が動作しなくなる虞がある。
また、特開平３−２７３５９４号公報に開示される２×ＶＬレベルが得られる昇圧回路を用いる場合には、３倍昇圧回路部分にはさらに厚い酸化膜厚のＭＯＳトランジスタを用いる必要があり、また、ＭＯＳトランジスタの数も多くなるため面積増加が避けられず、コスト高につながってしまう。
レベル変換回路の単独例としては、特開昭６３−２９９４０９号公報（以下、従来技術３と呼ぶ）に開示される例がある。これは、入力信号と抵抗素子とＭＯＳトランジスタを用いて遷移レベルをシフトした信号を利用してレベル変換を行うものである。図２４は、この従来技術３に開示されたレベル変換回路である。この回路は、抵抗Ｒ２４０１によって電圧降下された電位を利用してレベル変換を行うため、例えば、ＮＭＯＳトランジスタＮ２４０５のゲート端子の電圧ＶＩＮと、ＮＭＯＳトランジスタＮ２４０４のゲート端子の電圧ＶＤＤがＶＩＮ＝ＶＤＤの場合は、高電位の端子ＶＤＤＱから低電位の端子ＶＳＳＱへ常に電流が流れる。これは、低電圧回路においては非常に重要な低消費電力化の観点から好ましいものではない。
以上、レベル変換回路および昇圧回路の従来例を述べたが、レベル変換回路には後述するように、考慮すべきもう一つの問題がある。それはレベル変換回路に接続されている低圧電源ＶＤＤを電源とする回路ブロックの電源が遮断された場合に、高圧電源ＶＤＤＱ側の論理回路でリーク電流が発生する問題である。このリーク電流を阻止する保護回路として、外部信号を入力して高圧側への出力を高圧電源ＶＤＤＱの電圧に固定する出力固定式のレベル変換回路が特開平１１−１９５９７５号公報に開示されている。この回路も有効であるが、理想的には、外部からの制御信号が不要な、自律制御によるリーク阻止回路が設計の簡易化の点で望ましい。
最近の低消費電力化の技術動向を鑑みると、低圧論理回路の電源電圧をサブ１Ｖ化する動きが活発である。しかし一方で、高圧側の電圧はＩ／Ｏ回路やダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のワード線駆動回路等に代表されるように、依然と３．３Ｖや２．５Ｖ等の高い電圧が要求される。したがって次の２点に留意する必要がある。
１．低圧論理の電源電圧と高圧論理の電源電圧較差が大きくなる。
２．低圧側（低圧電源ＶＤＤ）のレベル（例えば０．７Ｖ）が、高圧側（高圧電源ＶＤＤＱ、例えば３．３Ｖ）のしきい値（ＶＴＨ、例えば０．７Ｖ）と同程度となる場合、レベル変換回路を低圧電源ＶＤＤレベルでは駆動できない。
これらの問題により従来型のレベル変換回路の動作には限界がある。先に説明したように特開平１１−２７１３７号公報に開示される昇圧回路は、瞬間的にしか２×ＶＤＤのレベルが得られないため、低圧電源ＶＤＤが１Ｖ以下のような低電圧時におけるレベル変換回路の動作が困難となる場合がある。その上、低圧回路の最大印加電圧が最大２×ＶＤＤとなるので、低圧回路のＭＯＳトランジスタは酸化膜厚の厚いものを用いなくてはならず、高速化が阻害されてしまう。
また、昇圧回路に関しては、２×ＶＤＤレベルを出力するレベル変換回路の従来例（特開平３−２７３５９４号公報）があるが、２×ＶＤＤレベルを得るために３倍昇圧回路を付加しているので、さらに厚い酸化膜厚のＭＯＳトランジスタが必要であったり、構成素子数が多くなることによる面積増大の問題点があった。
また、特開平１１−１９５９７５号公報でも触れられているが、低圧側電源を遮断した場合に、後段の高圧側回路にて、詳しくは実施例中で述べるように、電流リークが発生するという問題がある。同公報においては、このリーク電流を抑えるために外部からの制御信号を用いていたが、レベル変換回路内部で自律的にリーク電流を制御できれば、回路設計が単純となりコストを低下させることができる。
そこで本発明の目的は、高圧電源で動作する高圧側回路と、低圧電源で動作する低圧側回路と、低圧側回路の信号レベルを高圧側回路の信号レベルに変換するレベル変換回路とを備え、低圧電源がサブ１Ｖの電圧となっても前記レベル変換回路が動作する半導体装置を提供することである。
また、上記低圧側回路のスリープモード時に、レベル変換回路にて発生するリーク電流を防止する回路を更に備える半導体装置を提供することも本発明の目的である。
発明の開示
低圧側の電源電圧ＶＤＤが１Ｖ以下（サブ１Ｖ）である場合のレベル変換回路を構成する際、従来開示されている昇圧回路と従来技術１のレベル変換回路の組み合わせによっては回避できないという上記課題は、次のように構成することにより解決できる。
まず、低圧電源ＶＤＤの電圧が１Ｖ以下でも動作できるように、恒常的に２×ＶＤＤレベルが得られる２倍昇圧回路を用いる。
また、昇圧回路を、高速動作ができる薄いゲート酸化膜厚のＭＯＳトランジスタのみで構成できる回路構成とする。
さらに、低圧電源側の回路ブロックのスリープモード時に発生するリーク電流を阻止する回路の設計を容易化するために、外部からの制御信号の不要な、内部で自律的にリークを制御するリーク保護回路を設けることである。
本願によって開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。すなわち、本発明に係る半導体装置は、第１の電源電圧（ＶＤＤ）を動作電圧とし第１の電圧振幅を有する第１の信号を出力する第１の回路と、第１の電源電圧よりも高い第２の電源電圧（ＶＤＤＱ）を動作電圧とする第２の回路と、第１及び第２の電源電圧を動作電圧とし前記第１の信号を第２の電源電圧に応じる信号振幅に変換して前記第２の回路へ出力するレベル変換回路とからなる半導体装置であって、前記レベル変換回路が、第１の電源電圧を動作電圧とし前記第１の信号の振幅を昇圧変換する昇圧部と、第２の電源電圧を動作電圧とし前記昇圧部の出力信号を第２の電源電圧振幅に変換するレベル変換部と、このレベル変換部の出力値を保持する手段とから構成することを特徴とするものである。
発明を実施するための最良の形態
＜実施例１＞
図１には本発明に係る半導体装置の一実施例が示される。同図に示される半導体装置は、半導体基板にＣＭＯＳ集積回路技術を用いて形成されている。レベル変換回路ＬＳＣは、第１の電源電圧ＶＤＤ（例えば０．７Ｖ）にて駆動される低圧論理回路ＣＢ１と第１の電源電圧より相対的に高い第２の電源電圧ＶＤＤＱ（例えば３．３Ｖ）にて駆動される高圧論理回路ＣＢ２の間に設置される。レベル変換回路ＬＳＣは、第１の電源電圧ＶＤＤを電源とする昇圧回路部分ＬＳＣ１と、第２の電源電圧ＶＤＤＱを電源とする回路部分ＬＳＣ２より構成され、この実施例においては、回路ＬＳＣ１に２倍昇圧回路が含まれている。
ここで、参照符号ＶＳＳ及びＶＳＳＱはそれぞれ電源電圧ＶＤＤ及びＶＤＤＱに対応する接地電位であり、通常０Ｖである。なお、図中のＭＯＳトランジスタのシンボルでゲートが１本の線で示されたものは低耐圧用のＭＯＳトランジスタ（Ｐ型とＮ型）であり、ゲートが四角のオブジェクトで示されたものは高耐圧用のＭＯＳトランジスタ（Ｐ型とＮ型）である。この表記法は以後の実施例でも適用される。
図１には代表的に１つの信号Ｓ１０１が低圧論理回路ＣＢ１から出力されている。これは高圧論理回路ＣＢ２へ入力されるべき信号である。この論理信号Ｓ１０１の振幅は、接地電圧ＶＳＳから電源電圧ＶＤＤまでの範囲の振幅である。例えば、ロー（Ｌｏ）レベルは０Ｖ（ＶＳＳ）、ハイ（Ｈｉ）レベルは電源電圧ＶＤＤである。ＰＭＯＳトランジスタＰ１０１とＮＭＯＳトランジスタＮ１０３で構成されるインバータは、入力信号Ｓ１０１をその相補信号に変換する。この相補信号の振幅は、接地電位ＶＳＳから電源電圧ＶＤＤまでである。
昇圧部ＬＳＣ１は、信号Ｓ１０１とその相補信号のＨｉレベル（ＶＤＤ）を、例えばＮＭＯＳトランジスタＮ１１１，Ｎ１１２のソースとドレインを短絡させた電極と、ゲート電極によって構成される容量素子により、電源電圧ＶＤＤの２倍のレベル（以後２×ＶＤＤと呼ぶ）へ変換するものである。この容量素子のゲートには、ＮＭＯＳトランジスタＮ１０１，Ｎ１０２が接続されている。このＮＭＯＳトランジスタＮ１０１のゲートとＮ１０２のドレインが接続され、Ｎ１０２のゲートとＮ１０１のドレインが接続されてクロスカップルを形成しており、ＭＯＳトランジスタＮ１０１，Ｎ１０２のソースは電源電圧ＶＤＤに接続される。これにより、信号Ｓ１０１のレベルが接地電位ＶＳＳの場合、ノードｎｄ１０２はＭＯＳトランジスタＮ１０１がオフし、かつ、容量素子Ｎ１１２のカップリングによって２×ＶＤＤに、ノードｎｄ１０１はＮ１０１がオンすることにより電源電圧ＶＤＤに設定される。
この逆の場合、すなわち信号Ｓ１０１が電源電圧ＶＤＤの場合には、ノードｎｄ１０１はＭＯＳトランジスタＮ１０１がオフし、かつ、容量素子Ｎ１１１のカップリングにより２×ＶＤＤに昇圧され、ノードｎｄ１０２はＭＯＳトランジスタＮ１０２がオンすることにより電源電圧ＶＤＤに設定される。
この状況は図２（ａ）に示した。図２（ａ）には、信号Ｓ１０１とノードｎｄ１０１の波形を示してあるが、Ｓ１０１の相補信号およびノードｎｄ１０２の波形に関しては同図の逆相となる。ここで、各ＭＯＳトランジスタに掛かる最大印加電圧を記す。
ＭＯＳトランジスタＮ１０１およびＮ１０２はともに、ソースが電源電圧ＶＤＤでありゲートが電源電圧ＶＤＤでありドレインが２×ＶＤＤである場合か、ソースが電源電圧ＶＤＤでありゲートが２×ＶＤＤでありドレインが電源電圧ＶＤＤである場合なので、最大印加電圧はＶＤＤである。容量素子として用いられているＭＯＳトランジスタＮ１１１，Ｎ１１２は、それぞれ、ソースが０Ｖ、ドレインが０Ｖ、ゲートが電源電圧ＶＤＤの場合か、ソースがＶＤＤ、ドレインがＶＤＤ、ゲートが２×ＶＤＤの場合であるため最大印加電圧はＶＤＤである。
この段階では、ノードｎｄ１０１，ｎｄ１０２の電圧振幅は依然接地電位ＶＳＳと電源電圧ＶＤＤ間の振幅と同じである。そこで電圧振幅をＶＳＳと２×Ｖｄｄ間振幅に変換する必要がある。これを実現する回路は、図１中に示される２倍振幅形成回路ＤＡＦＣ１およびＤＡＦＣ２である。２倍振幅形成回路ＤＡＦＣ１およびＤＡＦＣ２は全く同一の回路であるため、２倍振幅形成回路ＤＡＦＣ１を例に説明する。回路ＤＡＦＣ１は、Ｐ形ＭＯＳトランジスタＰ１０２，Ｐ１０３とＮ形ＭＯＳトランジスタＮ１０４，Ｎ１０５で構成される。ＭＯＳトランジスタＰ１０３とＮ１０５はゲートに信号Ｓ１０１が入力されるインバータを形成しており、その出力はゲートが電源電圧ＶＤＤに固定されたＭＯＳトランジスタＮ１０４のソースに接続されている。ノードｎｄ１０２はゲートが電圧ＶＤＤに固定されたＭＯＳトランジスタＰ１０２のソースに接続され、ＭＯＳトランジスタＰ１０２のドレインとＮ１０４のドレインが接続されてノードｎｄ１０３へ接続される。
この回路ＤＡＦＣ１への入力は低圧論理回路ＣＢ１からの出力信号Ｓ１０１とノードｎｄ１０２の電位であり、可能な組み合わせは、信号Ｓ１０１のレベルがＶＳＳでノードｎｄ１０２の電位が２×ＶＤＤ、または信号Ｓ１０１のレベルがＶＤＤでノードｎｄ１０２の電位がＶＤＤである。
前者の場合、ＭＯＳトランジスタＰ１０２のソース電位は２×ＶＤＤとなり、Ｐ１０２のゲートは電源電圧ＶＤＤに固定のため、ＭＯＳトランジスタＰ１０２はオンし、ノードｎｄ１０３の電位は２×ＶＤＤとなる。このとき、信号Ｓ１０１に接続されるＭＯＳトランジスタＰ１０３，Ｎ１０５のゲートは接地電位ＶＳＳであるためＭＯＳトランジスタＰ１０３がオンし同時にＭＯＳトランジスタＮ１０５がオフする。その結果、ノードｎｄ１０４はＶＤＤとなり、ノードｎｄ１０３が２×ＶＤＤであることを考えると、ＭＯＳトランジスタＮ１０４はオフする。
また、後者の場合には、ＭＯＳトランジスタＰ１０２のソース電位がＶＤＤとなり、Ｐ１０２のゲートは電源電圧ＶＤＤに固定のため、ＭＯＳトランジスタＰ１０２はオフする。このとき、信号Ｓ１０１に接続されるＭＯＳトランジスタＰ１０３，Ｎ１０５のゲートはＶＤＤとなり、ＭＯＳトランジスタＰ１０３がオフしＮ１０５がオンする。その結果、ノードｎｄ１０４が接地電位ＶＳＳとなるので、ノードｎｄ１０３はＶＳＳとなる。したがってノードｎｄ１０３は接地電位ＶＳＳとなる。図２（ｂ）にノードｎｄ１０５の波形図を示した。このように振幅は接地電位ＶＳＳと２×ＶＤＤ間の振幅となる。
さて、各ＭＯＳトランジスタに掛かる電圧を見てみる。まず、信号Ｓ１０１の電位が接地レベルＶＳＳでノードｎｄ１０２の電位が２×ＶＤＤの場合について考える。このときＭＯＳトランジスタＰ１０２については、ゲートがＶＤＤ、ソースが２×ＶＤＤ、ドレインが２×ＶＤＤとなり最大印加電圧はＶＤＤであり、ＭＯＳトランジスタＰ１０３はゲートがＶＳＳ、ソースがＶＤＤ、ドレインがＶＤＤで最大印加電圧はＶＤＤである。またＭＯＳトランジスタＮ１０４は、ゲートがＶＤＤ、ソースがＶＤＤ、ドレインが２×ＶＤＤで、最大印加電圧はＶＤＤであり、ＭＯＳトランジスタＮ１０５はゲートがＶＳＳ、ソースがＶＳＳ、ドレインがＶＤＤなので、最大印加電圧はＶＤＤである。
一方、信号Ｓ１０１のレベルがＶＤＤでノードｎｄ１０２がＶＤＤの場合には、ＭＯＳトランジスタＰ１０２のゲートはＶＤＤ、ソースはＶＤＤ、ドレインはＶＳＳとなるので最大印加電圧はＶＤＤであり、ＭＯＳトランジスタＰ１０３はゲートがＶＤＤ、ソースがＶＤＤ、ドレインがＶＳＳで最大印加電圧はＶＤＤである。また、ＭＯＳトランジスタＮ１０４はゲートがＶＤＤ、ソースがＶＳＳ、ドレインがＶＳＳとなるので最大印加電圧はＶＤＤであり、ＭＯＳトランジスタＮ１０５はゲートがＶＤＤ、ソースがＶＳＳ、ドレインがＶＳＳなので、最大印加電圧はＶＤＤである。
したがって、２倍振幅形成回路ＤＡＦＣ１は、出力ノードｎｄ１０３の電圧振幅をＶＳＳと２×ＶＤＤ間の振幅とすることができ、しかも最大電圧２×ＶＤＤを扱うにもかかわらず、各ＭＯＳトランジスタへの最大印加電圧をＶＤＤとすることができる。なお、同様の構成の２倍振幅形成回路ＤＡＦＣ２は、出力ノードｎｄ１０５の電圧振幅をノードｎｄ１０３と逆相で出力するが、基本的な動作は上述した回路ＤＡＦＣ１と同じである。
この昇圧部の基本的な動作は以上のとおりであるが、ノードｎｄ１０１，ｎｄ１０２の初期化について説明する。この昇圧回路ＬＳＣ１を駆動するためには、ノードｎｄ１０１，ｎｄ１０２をあらかじめ電源電圧ＶＤＤに充電しておく必要がある。そのためプルアップ用のＮ型ＭＯＳトランジスタＮ１１３，Ｎ１１４を用いてノードｎｄ１０１，ｎｄ１０２の電位をＶＤＤ−ＶＴＨＮ（ＶＴＨＮ：ＮＭＯＳトランジスタのしきい値電圧）にする必要がある。しかし、低圧側の電圧がサブ１Ｖとなると、充電レベルをＶＤＤ−ＶＴＨＮにしても動作が難しくなる。その場合は、ＰＭＯＳトランジスタＰ１１１およびＰ１１２を用いて、ノードｎｄ１０１，ｎｄ１０２を電源電圧ＶＤＤに設定する実施例も考えられる。このノードｎｄ１０１，ｎｄ１０２をＭＯＳトランジスタＰ１１１，Ｐ１１２により初期化するための制御信号はＳ１０３にて行い、確実にノードｎｄ１０１，ｎｄ１０２をＶＤＤレベルに充電することが可能となる。なお、このＭＯＳトランジスタＰ１１１およびＰ１１２は、高耐圧ＭＯＳトランジスタで設計することもある。これは、このレベル変換回路の初期化信号を高圧レベル（ＶＳＳＱとＶＤＤＱの範囲の振幅を有する信号）で制御する場合に有効である。
次に、昇圧部ＬＳＣ１のノードｎｄ１０３とｎｄ１０５からの出力信号を受けて、電源電圧ＶＤＤＱに対応する信号振幅の信号Ｓ１０２へ変換する変換部ＬＳＣ２について述べる。昇圧部のノードｎｄ１０３とｎｄ１０５からの出力電圧は変換部ＬＳＣ２へ入力され、ＬＳＣ２内の一対のＮ型差動入力ＭＯＳトランジスタＮ１０８，Ｎ１０９のゲートに入力される。この変換部ＬＳＣ２は、差動入力ＭＯＳトランジスタＮ１０８，Ｎ１０９に対する負荷を構成するＰＭＯＳトランジスタＰ１０６，Ｐ１０８と耐圧緩和用ＰＭＯＳトランジスタＰ１０７，Ｐ１０９がある。ＰＭＯＳトランジスタＰ１０６とＰ１０７は直列に接続され、Ｐ１０８とＰ１０９も直列に接続される。ＰＭＯＳトランジスタＰ１０６は、ソースが電源電圧ＶＤＤＱに接続され、ゲートがＰ１０９のドレインに、ドレインがＰ１０７のソースに接続される。ＰＭＯＳトランジスタＰ１０７は、ソースがＰ１０６のドレインに、ゲートがノードｎｄ１０３に、ドレインがＮ１０８のドレインに接続される。ＰＭＯＳトランジスタＰ１０８は、ソースが電源電圧ＶＤＤＱに、ゲートがＰ１０７のドレインに、ドレインがＰ１０９のソースに接続される。ＰＭＯＳトランジスタＰ１０９は、ソースがＰ１０８のドレインに、ゲートがノードｎｄ１０５に、ドレインがＮ１０９のドレインに接続される。したがってＰＭＯＳトランジスタＰ１０６とＰ１０８は交差接続されている。このレベル変換部の出力はノードｎｄ１０８から取り出され、後段のＰＭＯＳトランジスタＰ１１０およびＮＭＯＳトランジスタＮ１１０で構成されるインバータに入力され、後段の高圧論理回路ＣＢ２へ入力される。ノードｎｄ１０８の波形は、図２（ｃ）に示したように、振幅が接地電位ＶＳＳＱと電源電圧ＶＤＤＱ間の振幅である。
このように、本発明によって低圧論理回路の電源電圧が著しく低く、高圧論理回路のＭＯＳトランジスタのしきい値程度となっても、低圧側の電源電圧を２倍に昇圧した後にレベル変換するため、レベル変換回路を動作させることが可能である。また、ここに示した昇圧部ＬＳＣ１の回路は、すべてのＭＯＳトランジスタの最大印加電圧がＶＤＤであるので、前述したレベル変換回路の初期化信号を高圧レベルで制御する場合以外は、すべてゲート酸化膜厚の薄い高速デバイスで設計することが可能となり、高速にレベル変換が行える特徴を有する。
ところで、このようなラッチ型レベル変換回路においては、低圧論理回路ＣＢ１側電源が遮断された場合に発生するリーク電流を阻止する必要がある。このようにチップ中の一部の電源を遮断するモードを、ここではスリープモードと呼ぶ。図３は、本発明に先立ち検討したシステム構成図であり、そのスリープモードを説明するものである。この図には、ＬＳＩチップの中に、電源電圧ＶＤＤで駆動するロジック回路ＣＢ１と、電源電圧ＶＤＤＱで駆動するインターフェース部のＩ／Ｏ回路ＣＢ２と、その中間にレベル変換回路ＬＳＣがある。このような２種の電源を有するＬＳＩの例としては、Ｉ／Ｏ回路以外にも、リアルタイムクロック回路や、ＤＲＡＭのワード線昇圧回路等が挙げられる。このようなＬＳＩにおいて、消費電力を低減させる目的のために、ロジック回路ＣＢ１が不使用時にロジック回路ＣＢ１への供給電源を遮断制御することが効果的であるが、この時、Ｉ／Ｏ回路ＣＢ２は周囲のＬＳＩとのインターフェースを担うため電源を遮断することができない。
また、レベル変換回路ＬＳＣは低圧電源ＶＤＤが供給される回路部ＬＳＣ１と高圧電源ＶＤＤＱが供給される回路部ＬＳＣ２で構成され、ロジック回路ＣＢ１の電源が遮断される場合には、回路部ＬＳＣ１側の電源も同時に遮断されることがあり得る。この時、回路部ＬＳＣ２側では高圧電源ＶＤＤＱが印加され続けていることがあり得る。
このようなシステムに図１に示すラッチ型レベル変換回路を用いる場合の、ラッチ部のノードｎｄ１０７，ｎｄ１０８および電源ＶＤＤ，ＶＤＤＱの関係を図５に示す。ここでは、初期状態としてノードｎｄ１０７が高圧電源レベルＶＤＤＱに、ノードｎｄ１０８が接地レベル０Ｖにあった場合を考える。低圧電源ＶＤＤが時刻Ｔ１で遮断されると、低圧電源ＶＤＤに接続されていた電源線の電位は破線で示したように徐々に低下し、接地レベル０Ｖに落ち着く。この時、ＭＯＳトランジスタＮ１０９はオンからオフになってしまうので、ＭＯＳトランジスタＰ１０８，Ｎ１０９は共にオフになる。このために、ノードｎｄ１０８は最初保持していた接地レベル０ＶをＭＯＳトランジスタＰ１０８とＮ１０９のリーク電流により保持できなくなり、高圧側ＭＯＳトランジスタの論理しきい値程度に電位が浮き上がってしまう。その結果、ＭＯＳトランジスタＰ１１０とＮ１１０で構成されるインバータに貫通電流が流れてしまうのである。
したがって主たる解決策は、レベル変換回路ＬＳＣのノードｎｄ１０７とｎｄ１０８にリーク保護回路ＬＰＣを設けることである。このリーク保護回路ＬＰＣは、ノードｎｄ１０７とｎｄ１０８の電位をラッチすると共にラッチした確定レベルを確保する動作をする。
図４は、このようなリーク保護回路ＬＰＣの一実施例を示す回路図である。ラッチ部ＬＴＣは、ＰＭＯＳトランジスタＰ４０１およびＮＭＯＳトランジスタＮ４０１により構成されるインバータの出力がノードｎｄ１０７に接続され、ＰＭＯＳトランジスタＰ４０２およびＮＭＯＳトランジスタＮ４０２により構成されるインバータの出力がノードｎｄ１０８に接続される構成となっている。また、このラッチＬＴＣに供給される電源は、電源制御部ＰＣＣにより制御される。この電源制御部ＰＣＣはレベル変換部ＬＳＣ２の出力信号Ｓ１０２とノードｎｄ１０７の信号の排他論理和回路ＥＯＲにて出力された信号で制御される。この電源制御部ＰＣＣはレベルを変換する際の変換速度を劣化させないために、ノードｎｄ１０７およびｎｄ１０８につながるラッチの駆動電流を低減させる目的で導入したものである。
ここで、ディレイ回路ＤＬＹは、制御する時間を調節するために設けてあり、例えば図示したように、ＰＭＯＳトランジスタＰ４０６，Ｐ４０７とＮＭＯＳトランジスタＮ４０６，Ｎ４０７で構成されるバッファにて形成される。このバッファは偶数個のインバータで構成され、その段数は設計によって最適値に設定されるべきものである。
図６は、このリーク保護回路ＬＰＣの動作を説明する波形図である。この図６（ａ）には、低圧論理回路ＣＢ１からの入力信号Ｓ１０１とノードｎｄ１０８の動作波形が、図６（ｂ）にはノードｎｄ１０７とｎｄ４０６の動作波形が、図６（ｃ）にはノードｎｄ４０１とｎｄ４０２の動作波形が記されている。入力信号Ｓ１０１が時刻Ｔ１のタイミングでＨｉレベルになると、ノードｎｄ１０７とｎｄ１０８は反転を開始する。このとき、出力信号Ｓ１０２を遅延させた信号ｎｄ４０６は以前の情報を保持し続けているので、ノードｎｄ１０７とｎｄ４０６の排他論理和ＥＯＲの出力ノードｎｄ４０１は接地レベルＶＳＳに向かう。したがって、ノードｎｄ４０１は接地電位ＶＳＳＱへ、ノードｎｄ４０２は電源電圧ＶＤＤＱに向かって遷移し始め、ラッチ部ＬＴＣの電流を絞る制御を行う。ラッチ部ＬＴＣの電流が絞られると、ノードｎｄ１０７とｎｄ１０８の反転が加速され、最終的な値（ノードｎｄ１０７はＶＤＤＱ、ノードｎｄ１０８はＶＳＳＱ）に確定する。このノードｎｄ１０８の電位が確定すると、ある時間遅延した後ノードｎｄ４０６にもノードｎｄ１０８の情報が伝達され、ノードｎｄ４０６がｎｄ１０７と逆相となり排他論理和回路ＥＯＲの出力ノードｎｄ４０１が電源電圧ＶＤＤＱレベルとなる。そのため、ラッチ部ＬＴＣの電源が完全にオンし、ノードｎｄ１０７とｎｄ１０８の情報保持を行う。時刻Ｔ２のタイミングで入力信号Ｓ１０１がＬｏレベルとなる場合は、上記レベルの接地電位ＶＳＳＱと電源電圧ＶＤＤＱを入れ替えた関係で処理が進む。
このように、２倍昇圧回路とリーク保護回路を有するレベル変換回路により、低圧電源ＶＤＤの低電圧化に対応した高速なレベル変換が可能で、かつ、低圧論理回路部ＣＢ１のスリープ状態に発生するリークを抑えることができるので、低消費電力で高速動作するレベル変換回路を備えた半導体装置を実現できる。
なお、ここで述べたレベル変換回路を、低電圧電源で動作するロジック回路と高電圧電源で動作するＩ／Ｏ回路間に用いる場合、特に限定はされないが、高耐圧用のＭＯＳトランジスタとして、Ｉ／Ｏ回路で使用する酸化膜厚の厚いＭＯＳトランジスタを用い、低耐圧用のＭＯＳトランジスタとして、ロジック回路で使用する酸化膜厚の薄いＭＯＳトランジスタを用いることができる。このようにすることで、プロセスコストは従来用いられているトランジスタのゲート酸化膜厚を２種類使う場合と同じにできる効果がある。
＜実施例２＞
図７は、実施例１のリーク保護回路ＬＰＣの別の実施例を示す要部回路図であり、図４の電源制御部ＰＣＣの構成が異なる。ここでは、ディレイ回路ＤＬＹの図示を省略してある。すなわち、図７はノードｎｄ４０１，ｎｄ１０７，ｎｄ１０８に接続される排他論理和回路ＥＯＲとラッチ部ＬＴＣと電源制御部ＰＣＣを抜き出したものである。
本実施例が図４の実施例と異なる点は、ラッチ部ＬＴＣの電源につながるＭＯＳトランジスタのゲート駆動回路の構成である。すなわち、本実施例では、ＰＭＯＳトランジスタＰ４０３，Ｐ４０４およびＮＭＯＳトランジスタＮ４０３，Ｎ４０４のゲートに、それぞれ電圧レベルの低い電源が供給されるインバータを接続することが特徴である。これは、ＰＭＯＳトランジスタＰ４０３，Ｐ４０４につながるインバータ（ＰＭＯＳトランジスタＰ７０３とＮＭＯＳトランジスタＮ７０３で構成）のＰＭＯＳトランジスタＰ７０３のソース側に、ゲートとドレインを短絡したダイオード接続のＮＭＯＳトランジスタＮ７０５を接続し、一方のＮＭＯＳトランジスタＮ７０３のソース側に、ゲートとドレインを短絡したダイオード接続のＰＭＯＳトランジスタＰ７０５を接続することで、いわゆる「電源電圧のしきい値落ち」の効果を取り込んだものである。
ＰＭＯＳトランジスタＰ７０１とＮＭＯＳトランジスタＮ７９１で構成されるインバータは、論理を合わせるものである。これにより、ＭＯＳトランジスタＰ４０３，Ｐ４０４，Ｎ４０３，Ｎ４０４は完全にオフすることができなくなるが、ラッチ部ＬＴＣへ供給する電流は低く抑えることが可能である。したがって、レベル変換回路に対するこのラッチ部ＬＴＣの負荷が小さくなるので、レベル変換速度の低下を抑える利点がある。また、ＭＯＳトランジスタＰ４０３，Ｐ４０４，Ｎ４０３，Ｎ４０４が完全にオフとならなくても、内部のラッチ部ＬＴＣでは論理が確定しているので、動作時以外のラッチ保持時の貫通電流は発生しない。
なお、図７では、ラッチ部ＬＴＣにつながる電源制御用のＭＯＳトランジスタＰ４０３，Ｐ４０４，Ｎ４０３，Ｎ４０４は、ラッチを構成するインバータの各ソースに一個ずつ接続されているが、Ｐ４０３とＰ４０４を一つのＰＭＯＳトランジスタに、また、Ｎ４０３とＮ４０４を一つのＮＭＯＳトランジスタにまとめて構成することも可能である。
同様にＭＯＳトランジスタＰ７０２，Ｐ７０３，Ｎ７０２，Ｎ７０３のソース側につながるＭＯＳトランジスタＮ７０４，Ｎ７０５，Ｐ７０４，Ｐ７０５も、Ｎ７０４とＮ７０５を一つのＮＭＯＳトランジスタに、Ｐ７０４とＰ７０５を一つのＰＭＯＳトランジスタにまとめて配置することが可能である。これにより、レイアウト面積の低減が実現される効果がある。
＜実施例３＞
図８は、実施例２のリーク保護回路ＬＰＣの別の実施例を示す要部回路図であり、図７の電源制御部ＰＣＣの構成が異なる。本実施例が図７の実施例と異なる点は、ＰＭＯＳトランジスタＰ７０３につながるＮＭＯＳトランジスタＮ７０５をＰＭＯＳトランジスタＰ８０２に、ＰＭＯＳトランジスタＰ７０２につながるＮＭＯＳトランジスタＮ７０４をＰＭＯＳトランジスタＰ８０１に、ＮＭＯＳトランジスタＮ７０３につながるＰＭＯＳトランジスタＰ７０５をＮＭＯＳトランジスタＮ８０２に、ＮＭＯＳトランジスタＮ７０２につながるＰＭＯＳトランジスタＰ７０４をＮＭＯＳトランジスタＮ８０１に置き換えたことである。
これらのＭＯＳトランジスタＮ８０１，Ｎ８０２，Ｐ８０１，Ｐ８０２は、それぞれゲートとドレインを短絡させたダイオード接続となっている。これにより図７の実施例２と同等の効果が得られる。さらに、ＮＭＯＳトランジスタ側にダイオード接続のＮＭＯＳトランジスタを、ＰＭＯＳトランジスタ側にダイオード接続のＰＭＯＳトランジスタを接続するので、プロセスばらつきに対する制御がしやすいという効果がある。
また、図７の実施例２と同様に、ＭＯＳトランジスタＰ７０２，Ｐ７０３，Ｎ７０２，Ｎ７０３のソース側につながるＭＯＳトランジスタＮ８０１，Ｎ８０２，Ｐ８０１，Ｐ８０２も、Ｎ８０１とＮ８０２を一つのＮＭＯＳトランジスタに、Ｐ８０１とＰ８０２を一つのＰＭＯＳトランジスタにまとめて配置することが可能である。これによりレイアウト面積の低減が実現される効果がある。
＜実施例４＞
図９は、実施例１のリーク保護回路ＬＰＣのまた別の実施例を示す要部回路図であり、図４の電源制御部ＰＣＣの構成が異なる。これは、図７および図８の実施例に比べてＭＯＳトランジスタの数を削減した実施例であり、実施例１の図４にてＰＭＯＳトランジスタＰ４０３，Ｐ４０４のソース側に新たにゲート接地のＰＭＯＳトランジスタＰ９０１を接続し、ＮＭＯＳトランジスタＮ４０３、Ｎ４０４のソース側に新たにゲートに電源電圧ＶＤＤＱが印加されたＮＭＯＳトランジスタＮ９０１を接続するものである。ＰＭＯＳトランジスタＰ９０１とＮＭＯＳトランジスタＮ９０１のドレイン電流の直線領域（非飽和領域）におけるオン抵抗を利用することにより、ラッチ部ＬＴＣへの供給電流を削減しながら、小面積で集積できる特徴がある。
＜実施例５＞
図１０は、実施例１に示したリーク保護回路ＬＰＣのまた別の実施例を示す回路図である。本実施例はラッチ部ＬＴＣのみからなるリーク保護回路ＬＰＣであり、図４のディレイ回路ＤＬＹ、排他論理和回路ＥＯＲ、電源制御回路ＰＣＣは不要となる。図１０のリーク保護回路ＬＰＣを図１のノードｎｄ１０７とｎｄ１０８のみに接続すればよい。これは一番単純なリーク保護回路であり、変換速度の低下が問題とならない場合には面積が最小なため有効である。
＜実施例６＞
図１１は、実施例５の図１０に示したリーク保護回路ＬＰＣに対して電源制御回路ＰＣＣを設けた実施例である。ラッチ部ＬＴＣを構成するＰＭＯＳトランジスタＰ４０１，Ｐ４０２のソースに新たにＰＭＯＳトランジスタＰ１１０１を直列に接続してＰ１１０１のゲートには接地電位ＶＳＳＱを印加し、さらに、ＮＭＯＳトランジスタＮ４０１，Ｎ４０２のソースにＮＭＯＳトランジスタＮ１１０１を直列に接続してＮ１１０１のゲートに電源電圧ＶＤＤＱを印加することが特徴である。
このように構成することで、ノードｎｄ１０７およびｎｄ１０８に見える容量を抑えるとともに、ＭＯＳトランジスタＰ１１０１とＮ１１０１のゲート長Ｌｇを大きくすることでオン抵抗が大きくなり、ラッチ部ＬＴＣを流れる電流を抑えることが可能となるため、レベル変換速度を低下する虞を回避できる効果がある。
＜実施例７＞
図１２は、実施例６の図１１に示したリーク保護回路ＬＰＣにおける電源制御回路ＰＣＣの別の実施例を示す回路図である。本実施例は、ＰＭＯＳトランジスタＰ１１０１のゲートに接地電位ＶＳＳＱよりＰＭＯＳトランジスタＰ１２０１のしきい値電圧だけ高い電圧を供給し、ＮＭＯＳトランジスタＮ１１０１のゲートに電源電圧ＶＤＤＱよりＮＭＯＳトランジスタのしきい値電圧だけ高い電圧を供給することを特徴とする。ＰＭＯＳトランジスタＰ１２０１はゲートとドレインを短絡させたダイオード接続であり、ＮＭＯＳトランジスタＮ１２０１もソースとドレインを短絡させたダイオード接続となっている。これにより、ラッチ部ＬＴＣへの供給電流を抑えることができるので、レベル変換速度が低下する虞を回避できる効果がある。
＜実施例８＞
図１３は２倍昇圧回路を持たないレベル変換回路において、低圧電源ＶＤＤ側回路ＣＢ１のスリープ時に発生するリークを抑える回路の別の実施例を示す図である。回路ＣＢ１のスリープ時にも高圧側電源ＶＤＤＱは供給されつづけるので、この電源から降圧電源発生回路ＶＤＣにて低圧電源ＶＤＤレベルの新たな電源ＶＤＤ２を生成し、リークを阻止する制御を行うものである。
降圧電源発生回路ＶＤＣから出力される電源ＶＤＤ２は、電源選択回路ＰＳＣに入力される。電源選択回路ＰＳＣでは、低圧電源ＶＤＤが遮断された場合に電源ＶＤＤ２を選択する制御を行なう。電源選択回路ＰＳＣに入力された電源ＶＤＤ２は、ＰＭＯＳトランジスタＰ１３０２のソースに入力される。低圧電源ＶＤＤは、ＰＭＯＳトランジスタＰ１３０３のソースと、ＰＭＯＳトランジスタＰ１３０１及びＮＭＯＳトランジスタＮ１３０１で構成されるインバータに入力される。ＰＭＯＳトランジスタＰ１３０１とＮＭＯＳトランジスタＮ１３０１からなるインバータの出力は、ＰＭＯＳトランジスタＰ１３０３のゲートに入力される。これにより、低圧電源ＶＤＤが供給されている場合は、ＰＭＯＳトランジスタＰ１３０３がオンしてＰＭＯＳトランジスタＰ１３０２がオフするので低圧電源ＶＤＤが選択される。低圧電源ＶＤＤが遮断された場合は、ＰＭＯＳトランジスタＰ１３０３がオフしてＰＭＯＳトランジスタＰ１３０２がオンするので電源ＶＤＤ２が選択される。これらの電源ＶＤＤとＶＤＤ２のうちの選択された電源は、低圧電源ＶＤＤ３として出力される。
この電源選択回路ＰＳＣから出力された低圧電源ＶＤＤ３は、回路ＬＳＣ１に入力され、ＰＭＯＳトランジスタ  Ｐ１３０４，Ｐ１３０５とＮＭＯＳトランジスタＮ１３０２，Ｎ１３０３で構成されるＮＡＮＤゲートのＰＭＯＳトランジスタのソースおよび、ＰＭＯＳトランジスタＰ１３０６とＮＭＯＳトランジスタＮ１３０４で構成されるインバータのＰＭＯＳトランジスタＰ１３０６のソースにそれぞれ入力される。このＮＡＮＤゲートは２入力１出力で構成され、ＶＤＤ側回路ＣＢ１から出力された信号Ｓ１３０１と電源電圧ＶＤＤが入力される。ＮＡＮＤゲートの出力は、回路部分ＬＳＣ２のＭＯＳトランジスタＰ１０７およびＮ１０８のゲートと、ＭＯＳトランジスタＰ１３０６とＮ１３０４で構成されるインバータによって論理反転された後に、回路部分ＬＳＣ２のＭＯＳトランジスタＰ１０９とＮ１０９のゲートに入力される。
このように回路ＬＳＣ１を構成すると、低圧電源ＶＤＤ遮断時にノードｎｄ１０７は接地電位ＶＳＳＱに、ノードｎｄ１０８は電源電圧ＶＤＤＱに強制的に変換される。したがって、低圧電源ＶＤＤ遮断時に論理が確定しなくなるノードを常にノードｎｄ１０７に設定できるため、ノードｎｄ１０８につながる後段のインバータでのリークが阻止できる。この回路は、低圧電源ＶＤＤ遮断時、あるいは、回路の電源投入時である高圧電源ＶＤＤＱの投入時（通常、低圧電源ＶＤＤ側は高圧電源ＶＤＤＱの投入後に投入される）の短い期間だけ動作すれば効果があるので、降圧電源発生回路ＶＤＣ回路の電源電圧ＶＤＤ２を維持する能力は低くてもよい。
本実施例の構成は、レベル変換回路内の信号伝達経路にラッチを設ける必要がないため、リーク問題の無い高速なレベル変換が行える効果がある。
＜実施例９＞
図１４は、実施例８に示したリーク保護回路のまた別の実施例である。図１３と異なるのは、ＮＡＮＤゲートの代わりに、ＭＯＳトランジスタＰ１４０１とＮ１４０１からなるインバータを設け、このインバータを構成するＰＭＯＳトランジスタＰ１４０１のソースに低圧電源ＶＤＤ３を入力できるようにしたものである。これにより、低圧電源ＶＤＤ側が遮断されても、回路ＬＳＣ２へ接続する前段のＭＯＳトランジスタＰ１３０６とＮ１３０４からなるインバータにも電源が供給されるので、ＭＯＳトランジスタＰ１１０とＮ１１０で構成されるインバータでのリークは発生しない。
このとき、ノードｎｄ１４０１が接地電位ＶＳＳレベルに落ちるため、ノードｎｄ１０８が高圧電源ＶＤＤＱになるのでリーク遮断の安全性が高い。なお、低圧側回路ＣＢ１からの信号が入力されるノードｎｄ１４０１に低圧電源ＶＤＤ３を電源とするラッチ回路（例えば、図１０に示したような、インバータ２段をループにしたもの）を設けることも可能である。この場合は、ＭＯＳトランジスタＰ１４０１およびＮ１４０１で構成されるインバータの論理が確定し続けるので、リーク遮断の安全性が高い。
＜実施例１０＞
図１５に本発明に係る半導体装置の別の実施例を示す。本実施例は、低圧側電源ＶＤＤ（例えば１Ｖ）と高圧側電源ＶＤＤＱ（例えば３．３Ｖ）の格差が非常に大きい場合に有効なレベル変換回路を備えた半導体装置の一実施例である。
低圧側電源ＶＤＤと高圧側電源ＶＤＤＱの格差が非常に大きくなる場合、従来のラッチ型レベル変換回路では、すでに入力されている信号の論理反転信号を伝達するために、ラッチ内容を反転する動作が必要となる。低圧側電源ＶＤＤが低振幅の場合にはラッチ内容の反転に必要なＮＭＯＳトランジスタの駆動力が十分に得られず、レベル変換が低速になってしまう問題があった。そこで、この実施例では、ラッチ部を利用したレベル変換ではなく、入力信号と、この入力信号の遷移レベルをシフトした同じ遷移振幅をもつ信号を利用してレベル変換することで変換速度の低下を回避する構成を開示する。
図１５に示される半導体装置は、半導体基板にＣＭＯＳ集積回路技術によって形成されている。レベル変換回路ＬＳＣは、レベルシフト部ＬＶＳＦＴとレベル確定部ＬＶＤＥＴから構成され、第１の電源電圧（ＶＤＤ）にて駆動される低圧論理回路ＣＢ１と第１の電源電圧より相対的に高い第２の電源電圧（ＶＤＤＱ）にて駆動される高圧論理回路ＣＢ２の間に設置される。
レベルシフト部ＬＶＳＦＴは、低圧論理回路ＣＢ１より出力された信号Ｓ１５０１とＰＭＯＳトランジスタＰ１５０３とＮＭＯＳトランジスタＮ１５０１で構成されるインバータにより論理反転された信号のＬｏレベル（ＶＳＳ）を、例えばＮＭＯＳトランジスタＮ１５０４，Ｎ１５０５のソースとドレインを短絡させた電極と、ゲート電極によって構成される容量素子に接続することによって、ＶＤＤＱ−ＶＤＤレベルへ変換するものである。この容量素子の他の端子には、ＰＭＯＳトランジスタＰ１５０１，Ｐ１５０２が接続されている。これらのＰＭＯＳトランジスタＰ１５０１，Ｐ１５０２は、Ｐ１５０１のゲートとＰ１５０２のドレインが接続され、Ｐ１５０２のゲートとＰ１５０１のドレインが接続されてクロスカップルを形成している。ＰＭＯＳトランジスタＰ１５０１，Ｐ１５０２のソースは高圧側電源ＶＤＤＱに接続される。
このように構成することにより、信号Ｓ１５０１が０Ｖ、ノードｎｄ１５０３が低圧側電源電圧ＶＤＤの場合、ノードｎｄ１５０１は容量素子Ｎ１５０４のカップリングによりＶＤＤＱ−ＶＤＤレベルに、ノードｎｄ１５０２はＰＭＯＳトランジスタＰ１５０２がオンすることにより高圧側電源電圧ＶＤＤＱにそれぞれ設定される。また、逆の場合、すなわち信号Ｓ１５０１がＶＤＤで、ノードｎｄ１５０３が０Ｖの場合、ノードｎｄ１５０２は容量素子Ｎ１５０５のカップリングによりＶＤＤＱ−ＶＤＤレベルに、また同時にノードｎｄ１５０１はＰＭＯＳトランジスタＰ１５０１がオンすることにより高圧側電源電圧ＶＤＤＱにそれぞれ設定される。この動作状況は、図１６（ａ）に示した。図１６（ａ）には、信号Ｓ１５０１とノードｎｄ１５０１の波形を示してあるが、ノードｎｄ１５０３およびｎｄ１５０２の波形に関しては、同図の逆相となる。
レベルシフト部ＬＶＳＦＴからの出力は、ノードｎｄ１５０２とｎｄ１５０３である。ノードｎｄ１５０２はレベル確定部ＬＶＤＥＴのＰＭＯＳトランジスタＰ１５０４のゲートに入力し、ノードｎｄ１５０３はレベル確定部のＮＭＯＳトランジスタＮ１５０２のゲートに入力される。
ここで、ノードｎｄ１５０２は振幅がＶＤＤＱ−ＶＤＤからＶＤＤＱまで遷移するＶＤＤ振幅の信号であり、ノードｎｄ１５０３は接地レベルＶＳＳから低電圧側電源ＶＤＤまでのＶＤＤ振幅の信号である。したがって、ノードｎｄ１５０２はＰＭＯＳトランジスタＰ１５０４を完全にオフまたは半オン状態にし、ノードｎｄ１５０３はＮＭＯＳトランジスタＮ１５０２を完全オフまたは半オン状態にする。ノードｎｄ１５０２のＨｉレベルとノードｎｄ１５０３のＨｉレベルは完全に逆相であるため、ＰＭＯＳトランジスタＰ１５０４とＮＭＯＳトランジスタＮ１５０２が同時に半オンとなることはない。その結果、ＭＯＳトランジスタＰ１５０４とＮ１５０２の結合されているドレインはＶＤＤＱ振幅の信号となる。この結合されているドレインの現れる信号は、ＰＭＯＳトランジスタＰ１５０５とＮＭＯＳトランジスタＮ１５０３で構成されるインバータに入力され、その出力信号Ｓ１５０２が後段の高圧論理回路ＣＢ２へ入力される。この出力信号Ｓ１５０２の動作状況は、図１６（ｂ）に示した。
なお、図１５におけるＭＯＳトランジスタＰ１５０６，Ｎ１５０４で構成されるインバータと、ＭＯＳトランジスタＰ１５０７，Ｎ１５０５で構成されるインバータとからなる回路ＬＰＣは、実施例５の図１０に示したリーク保護回路ＬＰＣと同様のラッチのみからなるリーク保護回路である。
本実施例の半導体装置は、高圧側の論理回路ＣＢ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタを駆動するために、従来よりも電圧格差のあるレベル変換を高速に行うことができる。
＜実施例１１＞
図１７に本発明に係る半導体装置のまた別の実施例を示す。本実施例は、低圧側電源ＶＤＤ（例えば０．７Ｖ）と高圧側電源ＶＤＤＱ（例えば３．３Ｖ）の格差が非常に大きい場合に有効なレベル変換回路を備えた半導体装置の別の実施例である。レベル変換回路ＬＳＣはレベルシフト部ＬＶＳＦＴとレベル確定部ＬＶＤＥＴより構成され、第１の電源電圧（ＶＤＤ）にて駆動される低圧論理回路ＣＢ１と第１の電源電圧より相対的に高い第２の電源電圧（ＶＤＤＱ）にて駆動される高圧論理回路ＣＢ２の間に設置される。
図１７には、代表的に１つの信号Ｓ１７０１が低圧論理回路ＣＢ１から出力されている。これは高圧論理回路へ入力しようとする信号である。この論理信号Ｓ１７０１の振幅は、接地電圧ＶＳＳから電源電圧ＶＤＤまでの範囲の振幅である。例えば、Ｌｏレベルは０Ｖ、Ｈｉレベルは電源電圧ＶＤＤである。入力信号Ｓ１７０１は、容量素子Ｎ１７０１を介してレベル確定部ＬＶＤＥＴ内のＰＭＯＳトランジスタＰ１７０３とＮＭＯＳトランジスタＮ１７０３で構成されるインバータに入力され、論理反転された信号がノードｎｄ１７０２に出力される。レベルシフト部ＬＶＳＦＴは、ノードｎｄ１７０１信号のＨｉレベル（ＶＤＤ）を、例えばＮＭＯＳトランジスタＮ１７０１のソースとドレインを短絡させた電極と、ゲート電極によって構成される容量素子によって、電圧レベルをＶＤＭ＋ＶＤＤへ変換するものである。ここで、ＶＤＭは高圧側電源ＶＤＤＱのおおよそ半分程度の電圧である中間電位であり、外部から印加されるか、半導体装置内で高圧側電源ＶＤＤＱから降圧、もしくは、低圧側電源ＶＤＤから昇圧して得られる。この容量素子Ｎ１７０１のゲートには、ＰＭＯＳトランジスタＰ１７０１のドレインが接続されている。このＰＭＯＳトランジスタＰ１７０１はゲートとドレインとが短絡されたダイオード接続となっており、ソースは中間電位ＶＤＭに接続されている。
このように構成することにより、信号Ｓ１７０１が０Ｖの場合、ノードｎｄ１７０１はＶＤＭとなり、逆の場合、すなわち信号Ｓ１７０１がＶＤＤである場合には、ノードｎｄ１７０１は容量素子Ｎ１７０１のカップリングによりＶＤＭ＋ＶＤＤとなる。この動作状況は、図１８（ａ）に示した。図１８（ａ）にはノードｎｄ１７０１と信号Ｓ１７０１の波形が示されている。
前述したノードｎｄ１７０２の信号は、レベル確定部ＬＶＤＥＴ内のＰＭＯＳトランジスタＰ１７０４とＮＭＯＳトランジスタＮ１７０４により構成されるインバータのゲートを介して、更にＰＭＯＳトランジスタＰ１７０６とＮＭＯＳトランジスタＮ１７０６により構成されるインバータ入力される。インバータはその特性上、電源電圧ＶＤＤＱの半分程度のレベルの微小信号でも後段へ増幅して伝達することができるので、高速にレベル変換が行える。ＰＭＯＳトランジスタＰ１７０６とＮＭＯＳトランジスタＮ１７０６により構成するインバータを介して出力される変換結果の信号Ｓ１７０２の波形を、図１８（ｂ）に記す。
ところで、本実施例のようなインバータの入力が中間電位ＶＤＭ近傍の微小信号である場合、この信号が入力されたインバータはＮＭＯＳトランジスタもＰＭＯＳトランジスタもともに半オン状態で使用されることになる。そのため、通常のＣＭＯＳ回路においてはＰ側もしくはＮ側のＭＯＳトランジスタを完全にオフすることで発現しない貫通電流が、上述した構成では待機時に発生してしまう問題が生じる。この問題は、外部からインバータの供給電源を制御する制御信号と、レベル変換した情報をラッチするラッチ手段によって主に解決される。
電源制御は、ノードｎｄ１７０１の入力を受けるインバータのＮＭＯＳトランジスタＮ１７０３のソースにはＮＭＯＳトランジスタＮ１７０２を、ＰＭＯＳトランジスタＰ１７０３のソースにはＰＭＯＳトランジスタＰ１７０２をそれぞれ設置し、ＰＭＯＳトランジスタＰ１７０２のゲートを外部信号Ｓ１７０３に、ＮＭＯＳトランジスタＮ１７０２のゲートには外部信号Ｓ１７０３の反転信号を接続してスイッチング制御することが考えられる。この反転信号は、ＰＭＯＳトランジスタＰ１７０５とＮＭＯＳトランジスタＮ１７０５によって構成されるインバータによって生成する。
なお、ＰＭＯＳトランジスタＰ１７０３とＮＭＯＳトランジスタＮ１７０３によって構成されるインバータで充分なレベル確定が行なえる場合には、ＰＭＯＳトランジスタＰ１７０４とＮＭＯＳトランジスタＮ１７０４によって構成されるインバータは無くてもよい。本実施例では簡単のため２段のインバータを仮定したが、インバータはＬＳＩの設計にあたり最適な段数が決まるので、その数だけ増設できるものとする。これらのインバータの電源は、ＭＯＳトランジスタＰ１７０２とＮ１７０２によって駆動されることが特徴である。また、他のリークが懸念されるインバータについて、インバータを構成するＰＭＯＳトランジスタのソース部にＰＭＯＳトランジスタを直列接続し、ＮＭＯＳトランジスタのソース部にもＮＭＯＳトランジスタを直列接続して、インバータへ供給される電流を絞ることも考えられる。この場合、変換速度が多少遅くなるが、低消費電力となる効果がある。
さて、ＭＯＳトランジスタＰ１７０２およびＮ１７０２により電源が遮断された場合に、変換結果を保持する必要があるが、これはＭＯＳトランジスタＰ１５０６，Ｎ１５０４で構成されるインバータと、ＭＯＳトランジスタＰ１５０７，Ｎ１５０５で構成されるインバータとからなるラッチ回路にて保持すればよい。このラッチ回路ＬＰＣは、実施例１０と同様に、実施例５の図１０に示したリーク保護回路ＬＰＣと同様のラッチのみからなるリーク保護回路であり、ノードｎｄ１７０３の変換結果を保持することにより、電源遮断時のインバータの入力レベルが不確定のために生じる貫通電流を回避することができる。
このラッチ回路ＬＰＣは、実施例１や実施例２にて説明した電源制御を行うと変換速度の劣化がなく効率がよい。この場合、たとえばノードｎｄ１７０３と信号Ｓ１７０２のレベルの排他論理和をとることが考えられる。
＜実施例１２＞
図１９は、本発明に係る半導体装置のまた別の実施例を示すブロック図である。本実施例は、低圧回路ＣＢ１の電源ＶＤＤ（例えば０．５Ｖ）が、ＶＤＤＱ（例えば３．３Ｖ）を電源とする高圧回路ＣＢ２を構成するＭＯＳトランジスタのしきい値（例えば０．７Ｖ）と同程度、もしくはそれ以下の場合において、有効なレベル変換回路の一実施例である。
本実施例はプリチャージ機構を有するマスターラッチＭＬＴＣと、スレーブラッチＳＬＴＣと、低圧回路ＣＢ１とマスターラッチＭＬＴＣ間に設けるスイッチＳＷ１と、マスターラッチＭＬＴＣとスレーブラッチＳＬＴＣ間に設けるスイッチＳＷ２とで構成される。これは、外部からの信号（たとえばクロックなど）に同期してレベル変換をおこなうダイナミック動作のレベル変換回路である。
ここで、レベル変換回路ＬＳＣの供給電源はＶＤＤＱとＶＳＳＱであり、後段の高圧回路ＣＢ２の電源関係と同一である。この実施例は、低圧回路ＣＢ１の電源ＶＤＤが高圧電源ＶＤＤＱおよび高圧側ＭＯＳトランジスタのしきい値程度かそれ以下となると、高圧側ＭＯＳトランジスタを直接駆動することができなくなる。そこで、本実施例はＤＲＡＭ回路に用いられているようなセンスアンプによってＶＤＤ振幅をＶＤＤＱ振幅へ変換するものである。このセンスアンプは差動入力アンプであり、差動入力線対をあらかじめ準安定状態にし（プリチャージ）、そこに微小信号であるＶＤＤ振幅の信号とその反転信号を各差動線対に入力して差動増幅する。
このような制御を実現する回路を図２１に記す。クロックＣＬＫはＯＲゲートＯＲ１と、ＡＮＤゲートＡＮＤ１〜ＡＮＤ３と、インバータＩＮＶ３に入力される。
まず、この回路を制御する信号について述べる。プリチャージ信号ＰＣＨは、クロックＣＬＫとセンス起動信号ＳＥＮの論理和を実行するＯＲゲートＯＲ１の出力で状態が決まる。スイッチＳＷ１をオンオフする信号ＳＷＥ１は、プリチャージ信号ＰＣＨと、このプリチャージ信号をディレイ回路ＤＬ１で遅延させた信号の排他論理和を実行する排他論理和ゲートＥＸＯＲ１の出力の結果とクロックＣＬＫとの論理積を実行するＡＮＤゲートＡＮＤ２の出力で状態が決まる。
センス起動信号ＳＥＮは、プリチャージ信号ＰＣＨをディレイ回路ＤＬ１とＤＬ２で遅延させた信号ＰＣＨ２とクロックＣＬＫの論理積を実行するＡＮＤゲートＡＮＤ３の出力と、信号ＰＣＨ２とインバータＩＮＶ３で出力されるクロックの論理否定との論理積を実行するＡＮＤゲートＡＮＤ４の出力を、それぞれ論理和回路ＯＲ２に入力させた出力結果で決定される。
スイッチＳＷ２のオンオフを制御する信号ＳＷＥ２は、クロックＣＬＫとディレイ回路ＤＬ３で遅延させたセンス起動信号ＳＥＮとの論理積を実行するＡＮＤゲートＡＮＤ１の出力結果で決まる。
次に、図２１に示したマスターラッチ部ＭＬＴＣの動作から説明する。低圧回路ＣＢ１から入力された信号Ｓ２１０１はスイッチＳＷ１において正論理とインバータＩＮＶ１により反転した負論理とに分けられて、それぞれＰＭＯＳトランジスタＰ２１０４とＮＭＯＳトランジスタＮ２１０４で構成されるアナログスイッチと、ＰＭＯＳトランジスタＰ２１０５とＮＭＯＳトランジスタＮ２１０５で構成されるアナログスイッチに入力される。
これらのアナログスイッチのゲートへは、信号ＳＷＥ１がＮＭＯＳトランジスタに入力され、信号ＳＷＥ１をインバータＩＮＶ２で反転された信号がＰＭＯＳトランジスタに入力されて制御される。これらのアナログスイッチからの出力は、プリチャージ状態でＮＭＯＳトランジスタＮ２１０９，Ｎ２１１０によりＶＳＳにプリチャージされている容量素子Ｎ２１０６とＮ２１０７に接続される。容量素子Ｎ２１０６とＮ２１０７は、差動線対のノードｎｄ２１０１とｎｄ２１０２に接続される。この差動線対はＮＭＯＳトランジスタＮ２１１１，Ｎ２１１２，Ｎ２１１３によってあらかじめＶＳＳＱにプリチャージされている。
このプリチャージの制御は、前述したプリチャージ信号ＰＣＨによりＮＭＯＳトランジスタＮ２１０９，Ｎ２１１０，Ｎ２１１１，Ｎ２１１２，Ｎ２１１３を駆動することにより行う。ノードｎｄ２１０１とｎｄ２１０２へは容量素子Ｎ２１０６，Ｎ２１０７によって低圧振幅の信号が伝えられる。例えば信号Ｓ２１０１がロウ（Ｌｏ）レベルであればノードｎｄ２１０１がＶＳＳＱに、ノードｎｄ２１０２がＶＤＤにセットされる。この小さな信号を、ＶＤＤＱ振幅レベルへ変換するのがＰＭＯＳトランジスタＰ２１０１，Ｐ２１０２とＮＭＯＳトランジスタＮ２１０１，Ｎ２１０２で構成されるセンスアンプで行う。
センスアンプは、それぞれ電源ＶＤＤＱとＶＳＳＱへつながるＭＯＳトランジスタＰ２１０３，Ｎ２１０３のゲートを操作することで起動することができる。この起動は、前述したセンス起動信号ＳＥＮを用いる。起動信号ＳＥＮはＰＭＯＳトランジスタＰ２１０３のゲートに入力され、起動信号ＳＥＮをインバータＩＮＶ４により論理反転した信号がＮＭＯＳトランジスタＮ２１０３のゲートに入力される。
高圧電源ＶＤＤＱレベルへ変換された信号は、ＰＭＯＳトランジスタＰ２１０９とＮＭＯＳトランジスタＮ２１０８で構成されるアナログスイッチＳＷ２を通り、後段のスレーブラッチ部ＳＬＴＣへ伝達される。このスイッチＳＷ２を制御するのが信号ＳＷＥ２である。信号ＳＷＥ２はＮＭＯＳトランジスタＮ２１０８へのゲートに接続され、信号ＳＷＥ２をインバータＩＮＶ５で論理を反転した信号がＰＭＯＳトランジスタＰ２１０９へ伝達される。
次に、スレーブラッチ部ＳＬＴＣを説明する。これはスイッチＳＷ２がオンすることで出力される変換された信号を、スイッチＳＷ２がオフしても保持することができる回路であり、ここではインバータＩＮＶ６とＩＮＶ７の２段からなるラッチを示した。マスターラッチ部ＭＬＴＣでレベル変換され、スイッチＳＷ２を通過した信号は、このスレーブラッチＳＬＴＣを介して高圧論理回路ＣＢ２へ入力される。
このように、スイッチＳＷ１と、マスターラッチ部ＭＬＴＣと、スレーブラッチ部、スイッチＳＷ２で構成されたダイナミック型のレベル変換回路の制御の一例を、図２０（ａ）に示したタイミング図を用いて説明する。このレベル変換回路は、クロックの立ち上がりエッジに同期して各部の制御が始まる。なお、同図において、数字を添えて示した矢印は、クロック信号の立ち上がりによってトリガされた信号が、各部の制御信号へ伝播する状態を番号順に示したものである。
まず、時刻Ｔ１で、クロックＣＬＫの立ち上がりと同時にプリチャージ信号ＰＣＨがＬｏレベルとなりプリチャージを終了する（矢印１参照）。
次いで、プリチャージ信号ＰＣＨが下がったことにより、スイッチＳＷ１をオン状態にするため、信号ＳＷＥ１がハイ（Ｈｉ）レベルになる（矢印２参照）。
その後、信号ＳＷＥ１は、しばらくＨｉレベルのままであるが、その後Ｌｏレベルになる。信号ＳＷＥ１が立ち上がって、その後Ｌｏレベルになったタイミングで（しばらくのディレイ後に）センス起動信号ＳＥＮがＨｉレベルとなり、センスを開始する（矢印３参照）。
センス終了時間に合わせるため、センス起動信号ＳＥＮの立ち上がりをディレイ回路等で遅延させ、その遅延されたセンス起動信号ＳＥＮがＨｉレベルになったことにより信号ＳＷＥ２がＨｉレベルとなり、スイッチＳＷ２をオン状態にする（矢印４参照）。
時刻Ｔ２におけるクロックＣＬＫの立ち下りで、信号ＳＷＥ２はＬｏレベルに遷移する（矢印５参照）。これによってスイッチＳＷ２はオフとなる。
信号ＳＷＥ２がＬｏレベルになったことを検知して、起動信号ＳＥＮがＬｏレベルとなりセンスが終了する（矢印６参照）。
起動信号ＳＥＮがＬｏレベルになることにより、プリチャージ信号ＰＣＨがＨｉレベルとなり（矢印７参照）、プリチャージが開始される。
このように、クロックＣＬＫの１サイクルで、低圧論理回路ＣＢ１から入力されている信号を高圧論理回路ＣＢ２へ、レベルを変換して伝達することが可能となる。
次に、レベル変換時の信号伝達状況について、図２０（ｂ）を用いて説明する。図２０（ｂ）の時刻Ｔ１，Ｔ２，Ｔ３は、図２０（ａ）の時刻Ｔ１，Ｔ２，Ｔ３と同じとする。低圧論理回路ＣＢ１からの信号Ｓ２１０１は、時刻Ｔ１のタイミングで、Ｌｏレベル状態（ＶＳＳレベル）にあると仮定して説明する。
クロックＣＬＫの立ち上がりで、各部の動作が行われる。プリチャージ状態からスイッチＳＷ１がオンすることによって、信号Ｓ２１０１がノードｎｄ２１０１とｎｄ２１０２へ伝達される。このとき容量カップリングによってノードｎｄ２１０２はＶＤＤに、ノードｎｄ２１０１はそのままの状態になる。この状態でセンスアンプが起動すると、ノードｎｄ２１０２はＶＤＤＱへ、ノードｎｄ２１０１はＶＳＳＱへ増幅される。増幅完了でスイッチＳＷ２をオン状態にすることによりスレーブラッチ部ＳＬＴＣへ信号が伝達され、出力信号Ｓ２１０２となる。
このように、低圧電源ＶＤＤレベルが非常に低く、高圧側のＭＯＳトランジスタのしきい値以下となる場合でも、高速にレベル変換が行える特徴がある。なお、ここで開示したダイナミック型レベル変換回路は、本実施例に限定するものではなく、このようなダイナミック動作による制御とプリチャージ機構を持つレベル変換回路に適用できることは勿論である。
＜実施例１３＞
図２５は入力信号を増幅器（アンプ）にて増幅した後に、出力信号の振幅レベルへ変換するレベル変換回路の一実施例である。この回路は入力信号を増幅器にて増幅するアンプ部ＡＭＰと、従来型レベル変換回路で構成されるレベル確定部ＬＶＵＰと、レベル確定部の確定レベルを保持し、後段のインバータでのリークを抑えるためのリーク保護回路ＬＰＣと、大振幅の出力信号を制御回路にフィードバックするために信号振幅を小さくするレベルダウン回路ＬＶＤＮと、アンプの起動・停止制御をするための制御部ＣＴＲとで構成される。この図ではアンプ部は電源ＶＤＤＱとＶＳＳＱが接続された、カレントミラー型オペアンプの例を示している。このオペアンプＯＰ１，ＯＰ２は微小信号を増幅するために定常的に電流を流しておく必要がある。しかし、低消費電力のためには、レベル変換回路を動作させる時にのみ電流を流すことが望ましい。そのためには非動作時にこの定常電流を削減することが必要である。この制御を制御部ＣＴＲで実現する。この制御部の特徴は、詳しくは後述するが、入力信号のレベルのみが遷移したことを検知してオペアンプＯＰ１，ＯＰ２に電流を流し、レベル変換回路によって入力信号が出力信号に伝播され、出力信号のレベルが遷移したことを検知してオペアンプへの電流を遮断するように、オペアンプの電流制御ＭＯＳトランジスタＰ２，Ｐ３のゲート電圧を制御することである。
ここで、小振幅入力信号を大振幅出力信号へ変換する方法を説明する。まず、入力信号はレベル変換のためにオペアンプに入力されると共に、制御部ＣＴＲにも入力される。制御部は、入力信号が変化したことを検知してオペアンプを起動する。一方、オペアンプに入力される入力信号は、インバータＩＮＶ１，ＩＮＶ２で相補信号ｉ１，／ｉ１に分けられる。相補信号ｉ１，／ｉ１は対をなす差動入力型のオペアンプＯＰ１，ＯＰ２に入力される。このオペアンプ対によって相補信号ｉ１，／ｉ１は増幅されて、各オペアンプから出力信号として相補信号ｏｕｔ１，／ｏｕｔ１がそれぞれ出力される。この相補信号ｏｕｔ１，／ｏｕｔ１は従来型のレベル変換回路に入力されて、最終的にＶＤＤＱ振幅の出力信号へ変換される。その後、出力信号の変化を利用して、制御部ＣＴＲはオペアンプへの電流供給を遮断する制御をおこなう。
オペアンプは、入力信号が出力信号へ伝達されるまでにかかる遅延を利用して、入力信号のみが遷移した状態と、レベル変換回路が起動して出力信号も遷移した状態とを検知して制御する。ところが、レベル変換の前と後では信号の振幅レベルが異なるため、通常の論理回路で単純に比較はできない。そのために、レベル変換後の出力信号を再度入力信号の振幅と等しい振幅へ振幅を低く（レベルダウン）したフィードバック信号ｆｂをつくり、低振幅の論理回路で入力信号との比較をする。
この比較回路は、入力信号とフィードバック信号の論理が一致する場合には、入力信号とフィードバック信号の排他論理和ＥＯＲで実現できる。この回路によって、オペアンプ制御信号ｅｘｏｕｔが生成できる。この信号は、入力信号が遷移した場合のみ出力がハイレベル（ＶＤＤ）となり、レベル変換回路が起動して出力が遷移すると直ちにロウレベル（０Ｖ）になる。
次に、このオペアンプ制御信号を用いて、前述のオペアンプＯＰ１，ＯＰ２を起動する方法について説明する。図２５に示したオペアンプＯＰ１，ＯＰ２には、電流制御用のＰＭＯＳトランジスタＰ３，Ｐ４があり、それらのゲートはカレントミラーを形成するＰＭＯＳトランジスタＰ１のゲートとドレインへ接続されている。このドレインにはＮＭＯＳトランジスタＮ１のドレインが接続され、そのＮＭＯＳトランジスタＮ１のゲートには上述したオペアンプ制御信号が接続される。入力信号が遷移すると、上記オペアンプ起動信号はハイレベル（ＶＤＤ）になる。したがって、ＮＭＯＳトランジスタＮ１はオンとなりノードｎｄ２５０１はロウレベル（０Ｖ）になる。ノードｎｄ２５０１がロウレベル（０Ｖ）になると、オペアンプの電流制御用ＰＭＯＳトランジスタＰ３，Ｐ４がオンするので、オペアンプへ電流が供給されてオペアンプが起動する。その結果、入力相補信号ｉｎ１，／ｉｎ１はオペアンプにてオペアンプのゲインで決まる電圧値に増幅される。ここで、入力信号ＩＮの電源電圧ＶＤＤが１Ｖ以下のような低電圧になっても、従来型レベル変換回路のようにラッチが構成されていないため、従来に比べてより低電圧下で高速に信号振幅の変換が可能になる。
その後、出力された相補信号ｏｕｔ１，／ｏｕｔ１は従来型レベル変換回路にて、ＶＤＤＱとＶＳＳＱの振幅の論理に変換され、出力信号レベルが遷移・確定する。出力信号が遷移すると、レベルダウンされた信号のレベルも遷移し、排他論理和回路ＥＯＲの出力もロウレベル（０Ｖ）になる。したがってＮＭＯＳトランジスタＮ１はオフとなりノードｎｄ２５０１の電位レベルはＶＤＤＱに向かう。これにより、オペアンプの電流制御用ＰＭＯＳトランジスタもオフするので、オペアンプへは電流が流れなくなる。したがって消費電流が削減できる。
ノードｎｄ２５０１の電位を完全にＶＤＤＱとするためには、この実施例ではＰＭＯＳトランジスタＰ２を使用する。このＰＭＯＳトランジスタＰ２の大きさはＮＭＯＳトランジスタＮ１に比べて十分小さくなるように設計し、そのゲートにはＶＳＳＱを常時印加する。このように設計すると、ＮＭＯＳトランジスタＮ１がオンしているときはＮＭＯＳトランジスタＮ１の駆動力が大きいためノードｎｄ２５０１はロウレベルになるが、ＮＭＯＳトランジスタＮ１がオフするとＶＤＤＱへの経路のみが形成されるので、ノードｎｄ２５０１をハイレベル（ＶＤＤＱ）に保つことが可能である。ここではこのＰＭＯＳトランジスタＰ２のゲートにＶＳＳＱを常時印加する場合を示したが、別途、制御信号でこのゲート電位を制御することも可能である。例えばＮＭＯＳトランジスタＮ１が動作するときにＰＭＯＳトランジスタＰ２をオフにできるような制御をすると、制御自体は複雑になるものの、オペアンプ起動時にノードｎｄ２５０１をロウレベル（０Ｖ）にするための時間が早くなるので、結果的にレベル変換が高速になる効果がある。
ところで、上記のようにオペアンプ非動作時に電流遮断制御をすると、オペアンプの出力ｏｕｔ１，／ｏｕｔ１のレベルが不確定になってしまうおそれがある。それは、オペアンプの供給電流が遮断されると、ハイレベル（Ｖａｍｐ）にあるノードは徐々に電圧が低下し、最終的に出力ｏｕｔ１、／ｏｕｔ１のハイレベル（Ｖａｍｐ）側電位が不確定になってしまうからである。このようにオペアンプの出力ｏｕｔ１、／ｏｕｔ１のいずれかのハイレベルが低下してしまうと、従来型レベル変換回路の出力が変化してしまい、後段のインバータにてリーク電流が流れてしまうことになる。これを回避するために、リーク保護回路ＬＰＣを設ける必要がある。
リーク保護回路は、例えばノードｎｄ２５０２とノードｎｄ２５０３間に２つのＮＭＯＳトランジスタを挿入したものが考えられる。ここでは一方のＭＯＳトランジスタはノードｎｄ２５０２にゲートを、ノードｎｄ２５０３にドレインを接続し、他方のＭＯＳトランジスタは、ノードｎｄ２５０２にドレインを、ノードｎｄ２５０３にゲートを接続する。これによりノードｎｄ２５０２とノードｎｄ２５０３のレベルを完全にＶＤＤＱ、もしくはＶＳＳＱに固定することができる。このリーク保護回路によって、従来型レベル変換回路の入力レベルがハイレベル（Ｖａｍｐ）から低下したとしても、従来型レベル変換回路の出力は確定レベルを保持しつづけられるので、後段のインバータでのリークのおそれはない。
また、このリーク保護回路は実施例１から９に示した回路を用いても実現する。このように、本実施例によって、低振幅論理の電源電圧が１Ｖ以下のような低い場合にも、入力信号を増幅した後に高振幅論理へ変換が可能となる。また、本実施例では差動型のアンプを使用して入力信号を増幅するため、低電圧下でも安定したレベル変換が可能となる効果もある。
図２６は、図２５の回路の動作波形図である。まず入力がロウレベル（０Ｖ）からハイレベル（ＶＤＤ）へ遷移する場合（時刻Ｔ１）について説明する。入力信号ＩＮの状態がロウレベル（０Ｖ）からハイレベル（ＶＤＤ）へ遷移した直後は、フィードバック信号ｆｂは状態が変わらない。したがって、時刻Ｔ１をすぎたところでは入力信号ＩＮがハイレベル（ＶＤＤ）でフィードバック用出力信号ｆｂがロウレベル（０Ｖ）であるので、排他論理和回路の出力ｅｘｏｕｔはハイレベル（ＶＤＤ）となる。
排他論理和回路の出力ｅｘｏｕｔがハイレベル（ＶＤＤ）になると、オペアンプの電流制御用ＭＯＳトランジスタのゲート（即ち、ノードｎｄ２５０１）がロウレベル（０Ｖ）になり、オペアンプが起動する。オペアンプが起動すると、入力相補信号ｉ１，／ｉ１の電位差を検知して、オペアンプの出力ｏｕｔ１がロウレベル（０Ｖ）に、／ｏｕｔ１がハイレベル（Ｖａｍｐ）に遷移する。この出力相補信号ｏｕｔ１と／ｏｕｔ１は、引き続き従来型レベル変換回路に入力され、その出力信号ＯＵＴの電圧レベルが遷移する。出力信号ＯＵＴの論理が確定すると（時刻Ｔ２）、レベルダウン回路の出力ｆｂもロウレベル（０Ｖ）からハイレベル（ＶＤＤ）に変化し、入力信号ｉｎがハイであるため排他論理和回路の出力ｅｘｏｕｔはロウレベル（０Ｖ）に変化する。この出力ｅｘｏｕｔがロウレベル（０Ｖ）になると、オペアンプの電流制御用ＭＯＳトランジスタのゲート（ｎｄ２５０１）がハイレベル（ＶＤＤＱ）になり、オペアンプへの電流供給が遮断される。オペアンプへの電流供給が遮断されると、オペアンプの出力ｏｕｔ１，／ｏｕｔ１のハイレベル（Ｖａｍｐ）側（ここでは／ｏｕｔ１）は徐々に低下する。しかし、図２５で説明したように、リーク保護回路を設置しているため、レベル変換回路の出力ＯＵＴは確定論理を保持することができる。
次に、入力ＩＮがハイレベル（ＶＤＤ）からロウレベル（０Ｖ）へ遷移する場合（時刻Ｔ３近傍）について説明する。この場合も、入力信号ＩＮの状態がハイレベル（ＶＤＤ）からロウレベル（０Ｖ）へ遷移した直後は、フィードバック信号ｆｂは状態が変わらない。したがって、時刻Ｔ３をすぎたところでは入力信号ＩＮがロウレベル（０Ｖ）でフィードバック信号ｆｂがハイレベル（ＶＤＤ）であるので、排他論理和回路の出力ｅｘｏｕｔはハイレベル（ＶＤＤ）となる。
排他論理和回路の出力ｅｘｏｕｔがハイレベル（ＶＤＤ）になると、オペアンプの電流制御用ＭＯＳトランジスタのゲート（ｎｄ２５０１）がロウレベル（０Ｖ）になり、オペアンプが起動する。オペアンプが起動すると、入力相補信号ｉ１，／ｉ１の電位差を検知して、オペアンプの出力ｏｕｔ１がハイレベル（Ｖａｍｐ）に、出力／ｏｕｔ１がロウレベル（０Ｖ）に遷移する。この相補信号ｏｕｔ１と／ｏｕｔ１は、引き続き従来型レベル変換回路に入力され、その出力信号ＯＵＴの電圧レベルが遷移する。出力信号ＯＵＴの論理が確定すると（時刻Ｔ４）、レベルダウン回路の出力ｆｂもハイレベル（ＶＤＤ）からロウレベル（０Ｖ）に変化し、入力信号ＩＮがロウレベル（０Ｖ）であるため排他論理和回路の出力ｅｘｏｕｔはロウレベル（０Ｖ）に変化する。この出力ｅｘｏｕｔがロウレベル（０Ｖ）になると、オペアンプの電流制御用ＭＯＳトランジスタのゲート（ｎｄ２５０１）がハイレベル（ＶＤＤＱ）になり、オペアンプへの電流供給が遮断される。この場合もオペアンプへの電流供給が遮断されると、オペアンプの出力ｏｕｔ１，／ｏｕｔ１のハイレベル（Ｖａｍｐ）側（ここではｏｕｔ１）は徐々に低下する。しかし、図２５で説明したように、リーク保護回路を設置しているため、レベル変換回路の出力ＯＵＴは確定した論理を保持することができる。
本実施例はＮＭＯＳトランジスタをアンプとして使用する最も単純な回路であるため、設計コストが低く抑えられる効果がある。
＜実施例１４＞
図２７は入力信号を出力信号へ変換する際に、増幅器（アンプ）のみを使用するレベル変換回路の一実施例である。この回路は入力信号を増幅器にて増幅するアンプ部ＡＭＰと、変換後の確定レベルを保持し、後段のインバータでのリークを抑えるためのリーク保護回路ＬＰＣと、出力信号をフィードバックするためのレベルダウン回路ＬＶＤＮと、アンプ制御用の制御部ＣＴＲとで構成される。
この図でアンプ部は最もシンプルなＮＭＯＳトランジスタＮ２７０２で構成されており、増幅動作はそのＮＭＯＳトランジスタのスイッチングであらかじめＶＤＤＱにプリチャージされていたノードｎｄ２７０２をディスチャージしてロウレベル（０Ｖ）にすることで実現する。
ノードｎｄ２７０２をプリチャージする機構として、ここではカレントミラーの構成を用いる。プリチャージは、入力がロウレベル（０Ｖ）のときに行う。このときＮＭＯＳトランジスタＮ２７０１はオンするのでノードｎｄ２７０１はロウレベル（０Ｖ）になり、ＮＭＯＳトランジスタＮ２７０２はオフ時でかつＰＭＯＳトランジスタＰ２７０２がオンするので、ノードｎｄ２７０２はハイレベル（ＶＤＤＱ）にプリチャージされる。ディスチャージは入力がハイレベル（ＶＤＤ）のときに行う。このときＮＭＯＳトランジスタＮ２７０１がオフとなりノードｎｄ２７０１はハイレベル（ＶＤＤＱ）となるので、ＰＭＯＳトランジスタＰ２７０１がオフすると共にＮＭＯＳトランジスタＮ２７０２がオンする。したがってノードｎｄ２７０２がロウレベル（０Ｖ）にディスチャージされる。
ところで、ディスチャージ時は、ＰＭＯＳトランジスタＰ２７０２はオフするので電流消費は発生しないが、プリチャージ時はＰＭＯＳトランジスタＰ２７０１とＮＭＯＳトランジスタＮ２７０１がオンしているため常に電流が流れてしまい、低消費電力の観点から望ましくない。そこで、本実施例では、ノードｎｄ２７０２のプリチャージが終了すると共にＮＭＯＳトランジスタＮ２７０１をオフする制御を組み込み込んでいる。この制御は、レベルダウン回路ＬＶＤＮとリーク保護回路ＬＰＣと制御回路ＣＴＲで実現する。
この制御回路ＣＴＲには、レベル変換回路の出力信号ＯＵＴをレベルダウン回路ＬＶＤＮでＶＤＤＱ振幅信号からＶＤＤ振幅信号へ変換したフィードバック信号ｆｂと、入力信号ＩＮが入力される。この制御部は入力がロウレベル、フィードバック信号ｆｂがロウレベル０Ｖの時に、出力ＯＵＴならびにフィードバック信号ｆｂの論理を反転させるためにプリチャージを開始し、フィードバック信号ｆｂがハイレベル（ＶＤＤ）に変化したことを受けてプリチャージを終了する制御を行う。この制御は入力信号ＩＮとフィードバック信号ｆｂを入力する２入力論理和回路ＯＲで実現される。
入力信号ＩＮがハイレベル（ＶＤＤ）の場合、論理和回路ＯＲの出力はハイレベル（ＶＤＤ）であるため、ノードｎｄ２７０２はディスチャージされてロウレベル（０Ｖ）になり、フィードバック信号ｆｂもロウレベル（０Ｖ）になる。次に、入力信号がロウレベル（０Ｖ）になると、論理和回路の入力は入力信号ＩＮがロウレベル（０Ｖ）、フィードバック信号ｆｂがロウレベル（０Ｖ）であるため、出力値はハイレベル（ＶＤＤ）となり、ＮＭＯＳトランジスタＮ２７０１はオンする。したがってプリチャージが行われる。プリチャージが完了すると、ノードｎｄ２７０２はハイレベル（ＶＤＤＱ）となるので、リーク保護回路ＬＰＣのＰＭＯＳトランジスタＰ２７０３はオン状態になり、ノードｎｄ２７０２をハイレベル（ＶＤＤＱ）のまま保持する。このとき、フィードバック信号ｆｂは出力信号ＯＵＴの遷移を受けてハイレベル（ＶＤＤ）に遷移する。したがって、制御部の論理和回路ＯＲの入力が、入力信号ＩＮがロウレベル（０Ｖ）、フィードバック信号ｆｂがハイレベル（ＶＤＤ）となるので出力値はロウレベル（０Ｖ）になり、ＮＭＯＳトランジスタＮ２７０１はオフする。このときノードｎｄ２７０１は不定値になるが、リーク保護回路ＬＰＣによりノードｎｄ２７０２はハイレベル（ＶＤＤＱ）になったままであるので、後段のインバータでのリーク電流は発生しない。
図２８は、図２７の回路の動作波形を示している。まず、入力信号ＩＮがロウレベル（０Ｖ）からハイレベル（ＶＤＤ）に遷移すると、ノードｎｄ２７０３もロウレベル（０Ｖ）からハイレベル（ＶＤＤ）に遷移する。これによりＮＭＯＳトランジスタＮ２７０２がオンするので、あらかじめプリチャージされていたノードｎｄ２７０２のレベルはロウレベル（０Ｖ）になる。したがって出力信号はロウレベル（０Ｖ）からハイレベル（ＶＤＤＱ）に遷移する。出力信号がロウレベル（０Ｖ）からハイレベル（ＶＤＤＱ）に遷移したことを受けて、フィードバック信号ｆｂはハイレベル（ＶＤＤ）からロウレベル（０Ｖ）に遷移する。この状態遷移をとおして論理和回路ＯＲの出力はロウレベル（０Ｖ）のままである。したがって、ノードｎｄ２７０１は中間レベルになっている。
次に入力信号ＩＮがハイレベル（ＶＤＤ）からロウレベル（０Ｖ）に遷移すると、論理和回路ＯＲの出力がハイレベル（ＶＤＤ）に遷移し、ＮＭＯＳトランジスタＮ２７０１をオンすることでノードｎｄ２７０１がロウレベル（０Ｖ）になる。ノードｎｄ２７０１がロウレベル（０Ｖ）になったことを受けて、ＰＭＯＳトランジスタＰ２７０２がオンするので、ノードｎｄ２７０２はハイレベル（ＶＤＤＱ）になる。したがって出力ＯＵＴはハイレベル（ＶＤＤＱ）からロウレベル（０Ｖ）に遷移するので、フィードバック信号ｆｂはロウレベル（０Ｖ）からハイレベル（ＶＤＤ）に遷移する。このフィードバック信号ｆｂの遷移を受けて論理和回路ＯＲの出力はロウレベル（０Ｖ）からハイレベル（ＶＤＤ）に遷移し、ＮＭＯＳトランジスタＮ２７０１がオフすることでノードｎｄ２７０１電位は中間電位になる。このとき、リーク保護回路ＬＰＣがノードｎｄ２７０２をハイレベル（ＶＤＤＱ）に吊り上げるので、出力信号は不変である。
産業上の利用可能性
本発明によれば、低圧側の電源電圧がサブ１Ｖとなる場合にも、高速なレベル変換が行なえるレベル変換回路を有する半導体装置を実現する。また、本発明の半導体装置は、低圧側回路がスリープモードに入り、低圧電源が遮断された場合に発生するリーク電流を、外部信号でなく内部での自律制御によってリークを防止することができるので、レベル変換回路の設計が容易となる。
【図面の簡単な説明】
図１は２倍昇圧回路とリーク保護回路を有するレベル変換回路の一実施例を示す回路図、
図２は図１のレベル変換回路の各ノードの電位遷移を示す図、
図３はスリープモードを持つＬＳＩの説明図、
図４は排他論理和を利用するリーク保護回路の一実施例を示す回路図、
図５はスリープモード時のリーク発生の状況を説明する図、
図６は排他論理和でリーク保護回路の電源を制御する場合の波形図、
図７は排他論理和を利用するリーク保護回路の別の実施例を示す回路図、
図８は排他論理和を利用するリーク保護回路のまた別の実施例を示す回路図、
図９は排他論理和を利用するリーク保護回路の更に別の実施例を示す回路図、
図１０はインバータ２段のラッチ回路で構成するリーク保護回路の一実施例を示す回路図、
図１１は図１０のインバータの電源制御の一実施例を示す回路図、
図１２は図１０のインバータの電源制御の別の実施例を示す回路図、
図１３は高圧電源ＶＤＤＱから降圧して作る電源を利用してリークを遮断する回路の一実施例を示す回路図、
図１４は高圧電源ＶＤＤＱから降圧して作る電源を利用してリークを遮断する回路の別の実施例を示す回路図、
図１５は入力信号をレベルシフトした後、入力信号とレベルシフトした信号でレベル変換を行う実施例を示す回路図、
図１６は図１５の実施例の各ノードの電位遷移を示す図、
図１７は中間電位を利用するレベル変換回路の一実施例を示す回路図、
図１８は図１７のレベル変換回路の各ノードの電位の遷移を示す図、
図１９はダイナミック制御のレベル変換回路の一実施例を示す回路ブロック図、
図２０は図１９のレベル変換回路における（ａ）制御信号の波形図と（ｂ）各ノードの電位遷移図を示す図、
図２１は図１９を実現するレベル返還回路の一実施例を示す回路図、
図２２は昇圧回路を有するレベル変換回路の従来例を示す回路図、
図２３は図２２の従来例に開示された昇圧回路を示す回路図、
図２４はレベルシフトした後にレベル変換する回路の従来例を示す回路図、
図２５は増幅器を用いたレベル変換回路の一実施例を示す回路図、
図２６は図２５の実施例の動作波形図、
図２７は増幅器を用いたレベル変換回路の別の実施例を示す回路図、
図２８は図２７の実施例の動作波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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