(57)【特許請求の範囲】
【請求項１】
周波数可変値が入力され得る周波数可変用レジスタと、周波数可変用レジスタから入力され得る周波数可変値を加減算可能な加減算回路と、２n以下の周波数値を入力するために少なくとも（ｎ＋１）ビット有した周波数設定用レジスタと、周波数値を順次加算可能な加算回路と、２n+1Ｈｚの周波数を有したクロックパルス信号が入力される度に周波数値を加算回路により順次積算して保持するとともに（ｎ＋１）ビット目に桁上がりした桁上がり信号を出力するフリップフロップと、周波数可変値を前記加減算回路により演算間隔を有して順次積算可能とするとともに積算値を前記周波数値として前記周波数設定用レジスタに入力し得るよう制御する加減算制御手段と、を備え、前記周波数設定用レジスタから前記積算値が帰還されることにより前記周波数可変値を加減算するものであって、前記加減算制御手段は、帰還された前記積算値又は帰還されて前記加減算回路により前記周波数可変値が再加減算された再積算値のいずれかから、前記周波数設定用レジスタに入力される値を選択可能な周波数設定用マルチプレクサが設けられたことを特徴とするパルス信号出力回路。
【請求項２】
前記加減算制御手段は、前記演算間隔を可変とするよう成したことを特徴とする請求項１記載のパルス信号出力回路。
【請求項３】
前記加減算制御手段は、前記演算間隔を設定するための演算間隔レジスタと、所定クロック信号を計数する計数手段と、計数手段の計数値と演算間隔レジスタに設定された値とを比較して両値が一致すると一致信号を出力する比較手段と、を備え、一致信号が出力されると前記積算値を演算間隔レジスタに設定し直すとともに計数手段の計数値を零に初期化するよう成したことを特徴とする請求項１又は２記載のパルス信号出力回路。
【請求項４】
前記加減算制御手段は、タイミング信号が設定されたタイミング信号用レジスタと、タイミング信号を順次積算可能なタイミング信号加算回路と、タイミング信号用のクロックパルス信号が入力される度にタイミング信号をタイミング信号加算回路により順次積算して保持するとともに断続的に出力する桁上がり信号の間隔でもって前記演算間隔とするタイミング指定用フリップフロップと、前記加減算回路による積算値を前記周波数値として前記周波数設定用レジスタに入力され得るよう制御する制御信号が設定された制御信号用レジスタと、を有してなることを特徴とする請求項１乃至３のいずれかに記載のパルス信号出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックパルス信号が分周されてなるパルス信号を出力するパルス信号出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種のパルス信号出力回路として、特開昭６４−１２６１７号により開示されたものがある。このものは、図16に示すように、周波数値が設定されるカウンタC と、周波数値がアドレス信号となって対応したデータが読み込まれるメモリM と、メモリから読み出されたデータをラッチして出力する第１のフリップフロップF1と、第１のフリップフロップF1の出力を導入する全加算器A と、全加算器A の加算値を所定のクロック信号によりラッチする第２のフリップフロップF2と、を備えて構成される。
【０００３】
このものは、第１のフリップフロップF1の出力と第２のフリップフロップF2の出力とを加算し、第２のフリップフロップF2のラッチした加算値が所定値を越えたときに第２のフリップフロップF2から発生する桁上がり信号をカウンタC に入力し、そのカンウタC が桁上がり信号の通過を禁止するまで桁上がり信号を、カウンタC に設定された周波数値を有するパルス信号として出力する。
【０００４】
【発明が解決しようとする課題】
上記した従来のパルス信号出力回路にあっては、カウンタC に設定された周波数値を有するパルス信号を出力し、２の累乗値ではない周波数値を有したパルス信号の出力も可能となっている。
【０００５】
しかしながら、このものは、第１のフリップフロップF1によりラッチさせるために、周波数値がアドレス信号となって対応するデータをメモリM からわざわざから読み出さなければならない。このため、処理工程が多くなって、内部構成が複雑になってしまい、ひいては製作に手間がかかるという問題点がある。
【０００６】
本発明は、上記の点に着目してなされたもので、その目的とするところは、２の累乗値ではない周波数値を有したパルス信号を出力することができ、内部構成が複雑にならないパルス信号出力回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記した課題を解決するために、請求項１記載のものは、周波数可変値が入力され得る周波数可変用レジスタと、周波数可変用レジスタから入力され得る周波数可変値を加減算可能な加減算回路と、２n以下の周波数値を入力するために少なくとも（ｎ＋１）ビット有した周波数設定用レジスタと、周波数値を順次加算可能な加算回路と、２n+1Ｈｚの周波数を有したクロックパルス信号が入力される度に周波数値を加算回路により順次積算して保持するとともに（ｎ＋１）ビット目に桁上がりした桁上がり信号を出力するフリップフロップと、周波数可変値を前記加減算回路により演算間隔を有して順次積算可能とするとともに積算値を前記周波数値として前記周波数設定用レジスタに入力し得るよう制御する加減算制御手段と、を備え、前記周波数設定用レジスタから前記積算値が帰還されることにより前記周波数可変値を加減算するものであって、前記加減算制御手段は、帰還された前記積算値又は帰還されて前記加減算回路により前記周波数可変値が再加減算された再積算値のいずれかから、前記周波数設定用レジスタに入力される値を選択可能な周波数設定用マルチプレクサが設けられた構成にしてある。
【０００８】
また、請求項２記載のものは、請求項１記載のものにおいて、前記加減算制御手段は、前記演算間隔を可変とする構成にしてある。
【０００９】
また、請求項３記載のものは、請求項１又は２記載のものにおいて、前記加減算制御手段は、前記演算間隔を設定するための演算間隔レジスタと、所定クロック信号を計数する計数手段と、計数手段の計数値と演算間隔レジスタに設定された値とを比較して両値が一致すると一致信号を出力する比較手段と、を備え、一致信号が出力されると前記積算値を演算間隔レジスタに設定し直すとともに計数手段の計数値を零に初期化する構成にしてある。
【００１０】
また、請求項４記載のものは、請求項１乃至３記載のものにおいて、前記加減算制御手段は、タイミング信号が設定されたタイミング信号用レジスタと、タイミング信号を順次積算可能なタイミング信号加算回路と、タイミング信号用のクロックパルス信号が入力される度にタイミング信号をタイミング信号加算回路により順次積算して保持するとともに断続的に出力する桁上がり信号の間隔でもって前記演算間隔とするタイミング指定用フリップフロップと、前記加減算回路による積算値を前記周波数値として前記周波数設定用レジスタに入力され得るよう制御する制御信号が設定された制御信号用レジスタと、を有した構成にしてある。
【００１１】
【発明の実施の形態】
本発明の第１実施形態を図１乃至図３に基づいて以下に説明する。このパルス信号出力回路は、周波数設定用レジスタ1 、加算回路2 、フリップフロップ3 を備えている。
【００１２】
周波数設定用レジスタ1 は、２n以下の周波数値を入力するためのものであって、図２に示すように、１ビット目の第０ビット10乃至第（ｎ＋１）ビット目の第ｎビット1nからなる（ｎ＋１）ビットを有している。詳しくは、この周波数設定用レジスタ1 は、（ｎ＋１）ビットバス4aによって、周波数値が入力される。
【００１３】
加算回路2 は、周波数設定用レジスタ1 に入力された周波数値を加算可能とするよう、（ｎ＋１）ビットバス4bにより、周波数設定用レジスタ1 に接続されている。
【００１４】
フリップフロップ3 は、（ｎ＋１）ビットを有しており、そのクロックパルス信号入力端子3aからクロックパルス信号が入力される度に、（ｎ＋１）ビットバス5aにより接続した加算回路2 に周波数値の加算動作をさせ、その加算回路2 による加算値を、次のクロックパルス信号が入力されるまで保持するとともに、（ｎ＋１）ビットバス5bを介して加算回路2 に帰還させ、加算回路2 に周波数値を順次積算させる。上述した過程を経て、このフリップフロップ3 に保持された積算値は、２n+1個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。
【００１５】
例えば、狙いとする周波数値が２Ｈｚである場合、２≦２nを満たすｎとして、例えば、ｎ＝１を選定すると、ｎ＋１＝２となり、従って、周波数設定用レジスタ1 は、２ビット有したものを用いる。そして、２n+1＝２2 、すなわち４Ｈｚのクロックパルス信号がフリップフロップ3 に入力される度に、つまり、毎秒４回の割合で、１０進数値の「２」を２進数値化した値、すなわち「１０」を、加算回路2 により初期値の「００」に始まって順次加算させて積算し、積算された積算値を周波数設定用レジスタ1 に保持すると、１個目及び３個目のクロックパルス信号が入力されたときに、２ビット目に「１」が桁上がりすることとなる。つまり、４個のクロックパルス信号が入力される間に、２回、「０」から「１」への桁上がりが生じて、その桁上がり時の桁上がり信号を出力すると、周波数値が２Ｈｚのパルス信号が出力されることとなる。このパルス信号を図３に示している。
【００１６】
また、狙いとする周波数値が３Ｈｚである場合、３≦２nとなるｎとして、例えば、ｎ＝２を選定すると、ｎ＋１＝２となり、従って、周波数設定用レジスタ1 は、３ビット有したものを用いる。そして、２n+1＝２3、すなわち８Ｈｚのクロックパルス信号がフリップフロップ3 に入力される度に、１０進数値の「３」を２進数値化した値、すなわち「１１」を、加算回路2 により初期値の「００」に始まって順次加算させて積算し、積算された積算値を周波数設定用レジスタ1 に保持すると、２個目、４個目及び７個目のクロックパルス信号が入力されたときに、３ビット目に「１」が桁上がりすることとなる。つまり、８個のクロックパルス信号が入力される間に、３回、「０」から「１」への桁上がりが生じて、その桁上がり時の桁上がり信号を出力すると、周波数値が３Ｈｚのパルス信号が出力されることとなる。
【００１７】
かかるパルス信号出力回路にあっては、前述したように、フリップフロップ3は、２n+1Ｈｚの周波数を有したクロックパルス信号が入力される度に、２進数値化された周波数値を加算回路2 により順次積算して、その積算値を保持すると、２n+1個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。従って、桁上がり時の桁上がり信号、すなわち（ｎ＋１）ビット目の信号は、周波数設定用レジスタ1 に入力された周波数値を有したパルス信号になり、２の累乗値ではない周波数値を有したパルス信号を出力することができる。しかも、加算回路2 により加算されるものは、従来例のように周波数値をアドレス信号としてメモリから読み出されたものではなく、周波数値そのものであるから、メモリから読み出すということが不要になって処理工程が少なくなるから、内部構成が単純化され、ひいては製作に手間がかからなくなり、動作速度の低下も回避される。
【００１８】
次に、本発明の第２実施形態を図４及び図５に基づいて以下に説明する。なお、第１実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第１実施形態と異なるところのみ記す。第１実施形態では、周波数設定用レジスタに入力される周波数値が一定値であるが、本実施形態では、周波数設定用レジスタに入力される周波数値を可変とした構成となっている。
【００１９】
詳しくは、このパルス信号出力回路は、前述した第１実施形態の部材に加えて、周波数可変用レジスタ6 、加減算回路7 、加減算制御回路8 を備えている。
【００２０】
周波数可変用レジスタ6 は、周波数可変値が入力可能なものであって、ｎビットを有している。
【００２１】
加減算回路7 は、周波数可変用レジスタ6 に入力された周波数可変値を加減算可能とするよう、（ｎ＋１）ビットバス4cにより、周波数可変用レジスタ6 に接続されている。この加減算回路7 は、その加減算値を周波数設定用レジスタ1 に入力可能とするために、前述した（ｎ＋１）ビットバス4aにより、周波数設定用レジスタ1 に接続され、さらに、周波数可変値を順次加算して積算するために、周波数設定用レジスタ1 から帰還されるよう、帰還用の（ｎ＋１）ビットバス4dでも周波数設定用レジスタ1 に接続されている。
【００２２】
加減算制御回路8 は、ＣＰＵからなり、加減算制御手段9 を構成する。この加減算制御回路8 は、加減算回路7 による加減算の演算間隔Ｔ1 を指定する加減算指示信号を周波数設定用レジスタ1 に入力するとともに、加減算回路7 における演算動作（加算を行うか減算を行うか演算動作を停止するか）を制御するモード制御信号を加減算回路7 に入力する。つまり、加減算制御回路8 により構成される加減算制御手段9 は、周波数可変値を加減算回路7 により演算間隔Ｔ1 を有して順次積算可能とするとともに、積算値を周波数値として周波数設定用レジスタ1 に入力し得るよう制御する。また、この演算間隔Ｔ1 は、パルス幅又はパルス間隔となる。
【００２３】
次に、このものの動作を説明する。加減算制御回路8 からのモード制御信号が加減算回路7 に入力されるとともに、加減算制御回路8 からの加減算指示信号が周波数設定用レジスタ1 に入力されることによって、加減算回路7 が周波数可変値を加減算して、その積算値を周波数値とすると、その周波数値は、周波数可変値分だけ変化する。つまり、周波数可変値は周波数値の変化分Δｆとなって、図５に示すように、出力されるパルス信号の周波数値が変化する。従って、このパルス信号出力回路から出力されたパルス信号がステッピングモータ（図示せず）に入力すると、そのステッピングモータの回転数は、図５に示した斜めの直線に沿って変化する。そして、加減算制御回路8 からの加減算指示信号が周波数設定用レジスタ1 に入力されなくなると、周波数値を維持することとなる。
【００２４】
かかるパルス信号出力回路にあっては、第１実施形態の効果に加えて、加減算制御手段9 により制御されることにより、周波数値が、加減算回路7 により周波数可変値の順次積算されてなる積算値となると、演算間隔Ｔ1 毎に周波数可変値分だけ加減算されて変化するから、演算間隔Ｔ1 のパルス幅を有して出力されるパルス信号の周波数値を変化させることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。
【００２５】
また、加減算制御手段からの加減算指示信号の供給が停止したときには、加減算回路7 は、周波数可変値を加減算しなくなって、積算値が変わらなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００２６】
次に、本発明の第３実施形態を図６に基づいて以下に説明する。なお、第２実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第２実施形態と異なるところのみ記す。第２実施形態では、加減算制御回路8 は、ＣＰＵからなるが、本実施形態では、タイミング信号用レジスタ8a、制御信号用レジスタ8b、タイミング信号加算回路8c、タイミング指定用フリップフロップ8dを備えて構成される。
【００２７】
タイミング信号用レジスタ8aには、タイミング信号加算回路8cにより加算可能なタイミング信号が設定されている。制御信号用レジスタ8bは、前述したモード制御信号が設定されるとともに、タイミング信号加算回路8cを制御する加算制御信号が設定されている。タイミング信号加算回路8cは、制御信号用レジスタ8bの加算制御信号により制御されて動作する。タイミング指定用フリップフロップ8dは、タイミング信号用クロックパルス信号が入力される度に、タイミング信号加算回路8cによる加算によって得られる積算値を保持するとともに、断続的に桁上がり信号を出力して、その桁上がり信号を前述した加減算指示信号としている。つまり、桁上がり信号の間隔が演算間隔Ｔ1 となっている。
【００２８】
このものは、加減算制御回路8 の制御信号用レジスタ8bに入力されたモード制御信号及び加算制御信号により制御されることにより、第２実施形態と同様に動作する。つまり、モード制御信号及び加算制御信号からなる制御信号でもって、加減算回路による積算値を周波数値として周波数設定用レジスタに入力され得るよう制御されたこととなる。
【００２９】
かかるパルス信号出力回路にあっては、タイミング指定用フリップフロップ8dが、タイミング信号用クロックパルス信号が入力される度に、タイミング信号用レジスタ8aからのタイミング信号をタイミング信号加算回路8cにより順次積算して保持し、そのタイミング指定用フリップフロップ8dから断続的に出力する桁上がり信号の間隔が演算間隔Ｔ1 となって加減算回路7 により積算された積算値が、周波数設定用レジスタ1 に入力され得るよう制御信号用レジスタ8bからの制御信号により制御されるので、第２実施形態のように、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３０】
次に、本発明の第１参考例を図７及び図８に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算指示信号の供給及び供給停止により、加減算回路7 による周波数可変値の加減算を制御しているのに対し、本参考例では、加減算回路に入力される値を「０」値又は周波数可変値のいずれかから選択可能な加減算回路用マルチプレクサ10が加減算制御手段9に設けられ、その加減算回路用マルチプレクサ10の動作により、加減算回路7 による周波数可変値の加減算を制御する構成としている。
【００３１】
詳しくは、加減算回路用マルチプレクサ10は、周波数可変用レジスタ6 と加減算回路7 との間に設けられ、加減算制御回路8 の制御信号用レジスタ8bに、モード制御信号と共に制御信号をなすよう入力された加減算回路用マルチプレクサ制御信号により制御されることにより、加減算回路7 に入力される値を「０」値又は周波数可変値のいずれかから選択する。
【００３２】
かかるパルス信号出力回路にあっては、第２実施形態の効果に加えて、加減算回路用マルチプレクサ10により「０」値が選択されたときには、その「０」値が加減算回路7 により積算されても、積算値が変わらなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、第３実施形態と同様に、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００３３】
また、第３実施形態と同様に、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを、第２実施形態のように設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３４】
次に、本発明の第４実施形態を図９に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算指示信号の供給及び供給停止により、加減算回路7 による周波数可変値の加減算を制御しているのに対し、本実施形態では、帰還された積算値又は帰還されて加減算回路7 により周波数可変値が再加減算された再積算値のいずれかから、周波数設定用レジスタ1 に入力される値を選択可能な周波数設定用マルチプレクサ11が加減算制御手段9 に設けられ、その周波数設定用マルチプレクサ11の動作により、加減算回路7 による周波数可変値の加減算を制御する構成としている。
【００３５】
詳しくは、周波数設定用マルチプレクサ11は、周波数設定用レジスタ1 と加減算回路7 との間に設けられ、加減算回路7 による周波数可変値の積算値が周波数設定用レジスタ1 から直接入力されるよう、（ｎ＋１）ビットバス4eにより、周波数設定用レジスタ1 に接続されている。この周波数設定用マルチプレクサ11は、加減算制御回路8 の制御信号用レジスタ8bに、モード制御信号と共に制御信号をなすよう入力された周波数設定用マルチプレクサ制御信号により制御されることにより、周波数設定用レジスタ1 から直接入力された積算値又は加減算回路7により再度加減算された再積算値のいずれかから選択して、その選択された値を周波数設定用レジスタ1 に入力する。
【００３６】
かかるパルス信号出力回路にあっては、第２実施形態の効果に加えて、周波数設定用マルチプレクサ11により、周波数設定用レジスタ1 から帰還された積算値が選択されて、その選択された値が周波数設定用レジスタ1 に入力されたときには、周波数可変値が加減算回路7 により積算されなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合に、そのステッピングモータの回転数を変えることも維持することも可能となる。
【００３７】
また、第３実施形態と同様に、積算値が周波数設定用レジスタ1 に入力され得るよう制御するＣＰＵを、第２実施形態のように設けなくてもよくなり、第２実施形態よりも構成を単純化できる。
【００３８】
次に、本発明の第５実施形態を図10乃至図12に基づいて以下に説明する。なお、第３実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第３実施形態と異なるところのみ記す。第３実施形態では、加減算制御回路8 からの加減算指示信号の間隔、つまり加減算制御回路8 による加減算の演算間隔Ｔ1 が一定となっているのに対し、本実施形態では、加減算制御回路8 による加減算の演算間隔Ｔ1 を可変とするよう成した構成にしている。
【００３９】
詳しくは、タイミング信号加算回路8cが、制御信号用レジスタ8bの加算制御信号により制御されることにより、タイミング指定用フリップフロップ8dから種々の間隔を有して断続的に桁上がり信号を出力するよう、タイミング信号用レジスタ8aのタイミング信号を加算する。このタイミング指定用フリップフロップ8dからの桁上がり信号の間隔は、加減算制御回路8 による加減算の演算間隔Ｔ1 であるから、演算間隔Ｔ1 が可変となり、Ｔ11, Ｔ12, Ｔ13, Ｔ14等の値をそれぞれ有している。
【００４０】
このようにタイミング指定用フリップフロップ8dから種々の間隔を有して桁上がり信号を出力するためには、図６に示すような構成の加減算制御回路において、タイミング信号用レジスタ8aに設定する値をＣＰＵ等により適宜変化させればよい。
【００４１】
また、図11及び図12に示す構成により加減算指示信号の出力間隔（演算間隔）を適宜変えるようにしてもよい。図11及び図12に示した例は、ＣＰＵにより周波数設定用レジスタ1 に加減算指示信号を供給するものであって、ＣＰＵには、カウンタ比較レジスタ（演算間隔レジスタ）50、比較回路（比較手段）52及びリングカウンタ（計数手段）54が内蔵されており、加減算指示信号の出力間隔である演算間隔を示す値として複数の値が所定のメモリ（図示せず）に予め格納されている。カウンタ比較レジスタ50は、演算間隔を示す値を設定するためのレジスタであり、その設定値を比較回路52に入力する。比較回路52は、カウンタ比較レジスタ50の出力値とリングカウンタ54の計数値とを比較し、両者が一致すれば一致信号Ｓｍを加減算指示信号として出力するとともに、リングカウンタにクリア信号を入力してリングカウンタ54の計数値を零に初期化する。
【００４２】
加減算指示信号を出力するためのＣＰＵの動作を以下に説明する。まずＣＰＵは、上記メモリから演算間隔を示す値を読み出してカウンタ比較レジスタ50に書き込む（ステップＳ10）。次に、カウンタ比較レジスタ50に書き込まれた値とリングカウンタ54の計数値とが一致して一致信号Ｓｍとともにクリア信号が比較回路52から出力されるまで待機する（ステップＳ12）。この後、加減算タイミング（演算間隔）を変えない場合には、ステップＳ12へ戻ってクリア信号が出力されるまで再び待機する。加減算タイミングを変える場合には、上記メモリから演算間隔を示す他の値を読み出し（ステップＳ16）、ステップＳ10に戻って読み出した値をカウンタ比較レジスタ50に書き込む。以上の動作を繰り返すことにより、適宜、演算間隔を変化させることができる。
【００４３】
かかるパルス信号出力回路にあっては、第３実施形態の効果に加えて、加減算制御手段9 により演算間隔Ｔ1 を変化させることにより、出力されるパルス信号のパルス幅を変化させることができる。従って、この周波数値が変化するパルス信号をステッピングモータに入力して、そのステッピングモータの回転数を変える場合、図10に曲線で示すように、周波数値の変化分Δｆ／演算間隔Ｔ1 である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００４４】
また、第３実施形態と同様に、加減算制御回路8 は、ＣＰＵからなるわけではないから、構成が単純化されたものとなっている。
【００４５】
次に、本発明の第２参考例を図13及び図14に基づいて以下に説明する。なお、第１実施形態と実質的に同一の機能を有する部材には同一の符号を付し、第１実施形態と異なるところのみ記す。第１実施形態では、周波数設定用レジスタ1に入力される周波数値が一定値であるが、本実施形態では、周波数設定用レジスタ1 に入力される周波数値を可変とした構成となっている。
【００４６】
詳しくは、このパルス信号出力回路は、前述した第１実施形態の部材に加えて、メモリー12、ＣＰＵ（周波数値選択制御手段）13を備えている。
【００４７】
メモリー12は、複数の周波数値が入力され、ｎビットバス4fにより、周波数設定用レジスタ1 に接続されている。ＣＰＵ13は、一定の選択間隔Ｔ2 を有してメモリー12の周波数値を選択して周波数設定用レジスタ1 に入力するよう制御する。この選択間隔Ｔ2 は、パルス信号のパルス幅又はパルス間隔となっている。
【００４８】
かかるパルス信号出力回路にあっては、第１実施形態の効果に加えて、ＣＰＵ13により、メモリー12の複数の周波数値ｆ1,ｆ2,ｆ3,ｆ4,ｆ5 等の中から選択された値を周波数設定用レジスタ1 に入力することによって、周波数値を可変とすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。しかも、メモリー12に入力された周波数値によっては、図12に曲線で示すように、周波数値の変化分Δｆ／選択間隔Ｔ2 である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００４９】
なお、図４に示した構成のパルス信号出力回路において周波数可変用レジスタ6 の内容を適宜変化させることによっても、出力されるパルス信号の周波数を図14に示すように変化させることができる。
【００５０】
次に、本発明の第３参考例を図15に基づいて以下に説明する。なお、第２参考例と実質的に同一の機能を有する部材には同一の符号を付し、第２参考例と異なるところのみ記す。第２参考例では、選択間隔Ｔ2 が一定となっているのに対し、本参考例では、選択間隔Ｔ2 を可変とするよう成した構成にしている。
【００５１】
選択間隔Ｔ2 を可変とするには、例えば、図11及び図12に示した構成において所定のメモリに格納されている演算間隔の値を選択間隔の値とし、比較回路52から出力される一致信号Ｓｍを、メモリー12から周波数を選択して周波数設定用レジスタ1 に設定するための制御信号として使用すればよい。
【００５２】
かかるパルス信号出力回路にあっては、ＣＰＵ13により選択間隔Ｔ2 を変化させることによって、出力するパルス信号の周波数を図15に示すように変えることができる。すなわち、周波数の変化分Δｆのみならず選択間隔をも適宜変化させることができ、これにより、第７実施形態よりも周波数値の変化の度合いを変え易くなる。従って、このパルス信号をステッピングモータに入力するような場合、ステッピンングモータの回転数の制御がやり易くなる。
【００５３】
なお、第１乃至第５実施形態、第１乃至第３参考例ではいずれも、２n以下の周波数値を入力するために（ｎ＋１）ビット有した周波数設定用レジスタ1 を用いているが、（ｎ＋１）ビット以上のものでもよい。
【００５４】
また、第１乃至第５実施形態、第１乃至第３参考例ではいずれも、加算回路2 は、クロックパルス信号が立ち上がる度に、周波数値を加算しているが、クロックパルス信号が立ち下がる度に、周波数値を加算するようなしてもよい。
【００５５】
また、第２乃至第５実施形態、第１参考例ではいずれも、加減算回路7 による周波数可変値の加減算を制御して、周波数値を変化させるとともに、一定にすることも可能な構成にしているが、例えば、周波数値を変化させた後に、一定にする必要がないときは、このような構成にしなくてもよく、そのときは構成をより単純化することができる。また、第３乃至第５実施形態、第１参考例ではいずれも、加減算制御手段9 は、タイミング信号用レジスタ8b、タイミング信号加算回路8c、タイミング指定用フリップフロップ8d及び制御信号用レジスタ8aを有してなっているが、ＣＰＵにより構成してもよい。
【００５６】
また、第５実施形態では、加減算指示信号の供給及び供給停止を可能とすることにより、加減算回路7 による周波数可変値の加減算を制御している構成にしているが、加減算回路用マルチプレクサ10又は周波数設定用マルチプレクサ11を設けて、その設けられた加減算回路用マルチプレクサ10又は周波数設定用マルチプレクサ11を動作させることにより、加減算回路7 による周波数可変値の加減算を制御する構成としても、同様の効果を奏することができる。
【００５７】
また、第１乃至第５実施形態、第１乃至第３参考例のいずれのものでも、周波数設定用レジスタ1 に入力される２nの周波数値は、その累乗値のｎが１未満の数であってもよい。
【００５８】
【発明の効果】
請求項１記載の発明は、フリップフロップは、２n+1Ｈｚの周波数を有したクロックパルス信号が入力される度に、２進数値化された周波数値を加算回路により順次積算して、その積算値を保持すると、２n+1個のクロックパルス信号が入力される間に、（ｎ＋１）ビット目に、周波数値と同数回、「０」から「１」への桁上がりが起きる。従って、桁上がり時の桁上がり信号、すなわち（ｎ＋１）ビット目の信号は、周波数設定用レジスタに入力された周波数値を有したパルス信号になり、２の累乗値ではない周波数値を有したパルス信号を出力することができる。しかも、加算回路により加算されるものは、従来例のように周波数値をアドレス信号としてメモリから読み出されたものではなく、周波数値そのものであるから、メモリから読み出すということが不要になって処理工程が少なくなるから、内部構成が単純化され、ひいては製作に手間がかからなくなる。又、加減算制御手段により制御されることにより、周波数値が、加減算回路により周波数可変値の順次積算されてなる積算値となると、演算間隔毎に周波数可変値分だけ加減算されて変化するから、演算間隔のパルス幅を有して出力されるパルス信号の周波数値を変化させることができる。さらに、周波数設定用マルチプレクサにより、周波数設定用レジスタから帰還された積算値が選択されて、その選択された値が周波数設定用レジスタに入力されたときには、周波数可変値が加減算回路により積算されなくなるから、周波数値が不変となり、出力されるパルス信号の周波数値が一定になるので、変化させていた周波数値を途中から一定にすることができる。従って、このパルス信号をステッピングモータに入力するような場合、そのステッピングモータの回転数を変えることが可能となる。
【００５９】
請求項２記載の発明は、請求項１記載の発明の効果に加えて、加減算制御手段により演算間隔を変化させることにより、出力されるパルス信号のパルス幅を変化させることができる。従って、この周波数値が変化するパルス信号をステッピングモータに入力して、そのステッピングモータの回転数を変える場合、周波数値の変化分／演算間隔である周波数値の変化の度合いが変わることとなって、ステッピングモータの回転数を急激に変えることも緩慢に変えることも可能となる。
【００６０】
請求項３記載の発明は、請求項１又は２記載の発明の効果に加えて、比較手段が、計数手段の計数値と演算間隔レジスタに設定された値とを比較して両値が一致したときに一致信号を出力すると、加減算回路により積算された積算値が、演算間隔を設定するための演算間隔レジスタに設定され直されるとともに、計数手段の計数値を零に初期化するという比較的単純なフローを経るだけので、演算間隔を設定するための複雑なフローを経ることなく、演算間隔を設定することができる。
【００６１】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の発明の効果に加えて、タイミング指定用フリップフロップが、タイミング信号用クロックパルス信号の設定される度に、タイミング信号用レジスタからのタイミング信号をタイミング信号加算回路により順次積算して保持し、そのタイミング指定用フリップフロップから断続的に出力する桁上がり信号の間隔が演算間隔となって加減算回路により積算された積算値が、周波数設定用レジスタに設定され得るよう制御信号用レジスタからの制御信号により制御されるので、積算値が周波数設定用レジスタに入力され得るよう制御するＣＰＵを設けなくてもよくなり、構成を単純化できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成図である。
【図２】同上の周波数設定用レジスタの説明図である。
【図３】同上のものにより出力されたパルス信号の説明図である。
【図４】本発明の第２実施形態の構成図である。
【図５】同上のものから出力されたパルス信号の周波数の変化を示す説明図である。
【図６】本発明の第３実施形態の加減制御回路の構成図である。
【図７】本発明の第１参考例の構成図である。
【図８】同上の加減制御回路の構成図である。
【図９】本発明の第４実施形態の構成図である。
【図１０】本発明の第５実施形態から出力されたパルス信号の周波数の変化を示す説明図である。
【図１１】同上のタイミング信号用レジスタに設定する値を変化させる状態の説明図である。
【図１２】同上のタイミング信号用レジスタに設定する値を変化させるフローチャートである。
【図１３】本発明の第２参考例の構成図である。
【図１４】同上のものから出力されたパルス信号の周波数の変化を示す説明図である。
【図１５】本発明の第３参考例から出力されたパルス信号の周波数の変化を示す説明図である。
【図１６】従来例の構成図である。
【符号の説明】
1     周波数設定用レジスタ
2     加算回路
3     フリップフロップ
6     周波数可変用レジスタ
7     加減算回路
8a    タイミング信号用レジスタ
8b    制御信号用レジスタ
8c    タイミング信号加算回路
8d    タイミング指定用フリップフロップ
9     加減算制御手段
10    加減算回路用マルチプレクサ
11    周波数設定用マルチプレクサ
12    メモリー
13    ＣＰＵ（周波数値選択制御手段）
50    カウンタ比較レジスタ（演算間隔レジスタ）
52    比較回路（比較手段）
54    リングカウンタ（計数手段）
Ｓｍ  一致信号
Ｔ1   演算間隔
Ｔ2   選択間隔
【図１】
0003769909.tif 000002
【図２】
0003769909.tif 000003
【図３】
0003769909.tif 000004
【図４】
0003769909.tif 000005
【図５】
0003769909.tif 000006
【図６】
0003769909.tif 000007
【図７】
0003769909.tif 000008
【図８】
0003769909.tif 000009
【図９】
0003769909.tif 000010
【図１０】
0003769909.tif 000011
【図１１】
0003769909.tif 000012
【図１２】
0003769909.tif 000013
【図１３】
0003769909.tif 000014
【図１４】
0003769909.tif 000015
【図１５】
0003769909.tif 000016
【図１６】
0003769909.tif 000017