(57)【特許請求の範囲】
【請求項１】
基準クロック信号に同期して２以上の出力信号を発生するロックループ回路と、
前記ロックループ回路の出力信号のうち１つの信号を制御クロック信号とし、他の１つのクロック信号を補助クロック信号として入力して、前記制御クロック信号と前記補助クロック信号の位相差を低減する自己位相差除去回路と、を具備する位相差回復回路において、
前記自己位相差除去回路は、
前記制御クロック信号を受信する入力線と、
前記補助クロック信号を受信する基準線と、
前記基準線によって受信される前記補助クロック信号と前記入力線によって受信される前記制御クロック信号との位相差を感知して、第1及び第2出力信号を発生する位相感知器と、
前記位相感知器の第1及び第2出力信号を入力して、前記制御クロック信号の位相を前記補助クロック信号の位相に一致させるように調節する位相調整器と、を具備し、
前記位相感知器は、
前記制御クロック信号と前記補助クロック信号の位相差を感知して第1及び第2感知信号を発生する感知部と、
前記第1及び第2感知信号の電圧レベルの差を感知して前記位相感知器の第1及び第2出力信号を発生する増幅部と、を具備することを特徴とする位相差回復回路。
【請求項２】
基準クロック信号に同期して２以上の出力信号を発生するロックループ回路と、
前記ロックループ回路の出力信号のうち１つの信号を制御クロック信号とし、他の１つのクロック信号を補助クロック信号として入力して、前記制御クロック信号と前記補助クロック信号の位相差を低減する自己位相差除去回路と、を具備する位相差回復回路において、
前記自己位相差除去回路は、
前記制御クロック信号を受信する入力線と、
前記補助クロック信号を受信する基準線と、
前記基準線によって受信される前記補助クロック信号と前記入力線によって受信される前記制御クロック信号との位相差を感知して、第1及び第2出力信号を発生する位相感知器と、
前記位相感知器の第1及び第2出力信号を入力して、前記制御クロック信号の位相を前記補助クロック信号の位相に一致させるように調節する位相調整器と、を具備し、
前記位相調整器は、
前記位相感知器の第1及び第2出力信号の示す位相差によって駆動される出力信号を発生する感知部と、
前記感知部の出力信号と前記制御クロック信号によって駆動される出力クロック信号を前記入力線に出力する調整部と、を具備することを特徴とする位相差回復回路。
【請求項３】
基準クロック信号に同期して生成される２以上の出力信号間の位相差を回復する位相差回復方法において、
A)前記基準クロック信号を入力する段階と、
B)所定のロックループ回路を利用して、前記基準クロック信号に同期する制御クロック信号と補助クロック信号を発生する段階と、
C)前記制御クロック信号と補助クロック信号の位相差を感知してこれを低減させる段階と、を具備し、
前記C)段階は、
C1)前記制御クロック信号と前記補助クロック信号を受信する段階と、
C2)前記制御クロック信号と前記補助クロック信号の位相差を感知して第1及び第2感知信号を発生する段階と、
C3)前記第1及び第2感知信号の電圧レベルの差を感知して増幅する段階と、
C4)前記制御クロック信号及びC3)段階で増幅された第1及び第2出力信号を利用して出力クロック信号を発生する段階と、
C5)前記出力クロック信号を前記制御クロック信号の信号線に出力する段階を具備することを特徴とする位相差回復方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、外部クロック信号に同期して生成される内部信号の位相差を回復する位相差回復回路及び位相差回復方法に関する。
【０００２】
【従来の技術】
最近の半導体メモリ技術は、一方では一定のチップサイズ内に多数のメモリセルを集積することを目指し、他方ではコンピュータシステムの中央処理装置の動作速度に適合するよう高速化を目指している。
【０００３】
現在、高速の半導体メモリ装置は数百MHzの速度で動作する。近い将来には、数GByte/sの速度で動作する半導体メモリ製品が生産されることが見込まれている。このような半導体メモリ装置の超高速化に伴って、メモリチップ内の内部回路の動作速度も高速化して、内部信号の位相誤差のマージンは益々減少する。従って、半導体メモリ装置内部の位相誤差を制御することが益々困難になると言える。
【０００４】
従来は、ウェハ状態とパッケージ状態とにおける特性の差が小さく、様々なテストをウェハ状態で実施しても大きい問題は発生しなかった。しかし、最近の超高速半導体メモリ装置は、チップの内部にメモリ素子以外にも、超高速で動作するインタフェースロジックを内蔵する他、内部クロック信号の位相誤差を除去するために、クロック誤差回復回路を構成するための位相ロックループ(Phase-lock-loop、以下PLLという)や遅延ロックループ(delay-lock-loop、以下DLLという)などを内蔵する。
【０００５】
そして、現状のメモリテスタは、その動作速度が100MHz〜250MHz程度であり、メモリのテストのみに対応可能に構成されているため、前述したようなインタフェースロジック、PLL及びDLLの動作特性をテストできない状況に至っている。
【０００６】
また、RamBus型のDRAMのように500MByte/s〜1.6GByte/sで動作する半導体メモリ装置では、内部信号に対してさらに精巧な制御を必要とする。そして、このような半導体メモリ装置の完成品は、パッケージ状態でのみテストすることが可能である。また、このような超高速半導体メモリ装置をテストするためには、より高速で動作するテストシステムが必要である。
【０００７】
従って、従来の方法通り、高速で動作する良好なメモリ製品を得るためには、ウェハ状態での製造工程、パッケージ組立、特性検査、不良解析等の過程を繰り返す必要がある。
【０００８】
このように良好な完成された半導体メモリ装置の製品を得るまでには、試行錯誤を繰り返す必要があり、開発期間の長期化と原価上昇という問題がある。従って、高速メモリでのAC及びDC特性値を精巧に制御するためには、パッケージによって発生する特性の変化及びチップ内部の構成及び内部信号を精巧に制御することが非常に重要になる。
【０００９】
図1は、従来の入力専用の遅延ロックループRDLLのクロック配線を示す図である。このRDLL自体は、理想的な出力信号、即ち同位相のRCLK及びMCLKを提供する。しかし、メモリチップ内のRCLKとMCLKとの間には負荷の差が存在する。そのため、RDLL内の位相感知器にフィードバックされるMCLKと、入力パイプラインとインターフェースロジックとを同期させるRCLKとの間には、図3に示すように、位相誤差が発生する。そして、この位相誤差により入力データのセットアップタイムtSとホールドタイムtHが変化するという問題点が発生する。
【００１０】
図2は、従来の出力専用の遅延ロックループ(TDLL)のクロック配線を示す図である。TDLLは、外部Txclkを受信して内部的に位相誤差のないTCLKとMTCLKを発生する。TCLKは、アクティブモードでメモリチップの内部データを外部に伝送させるマスタ同期クロックであり、MTCLKは、TDLL内の位相感知器にフィードバックされてTDLLのロッキングを維持させる基準信号として使われる。
【００１１】
このTDLL自体は、理想的な出力信号、即ち同位相のRCLK及びMTCLKを提供する。しかし、メモリチップ内のTCLKとMTCLKとの間には負荷の差が存在する。そのため、TDLL内の位相感知器にフィードバックされるMTCLKと出力パイプラインを同期させるTCLKとの間には、図4に示すように位相誤差が発生する。そして、位相誤差により基準クロックTxclkに対する出力データのマージンtQ_max、tQ_minが変化し、データ出力時間が変化するという問題を発生する。
【００１２】
従って、図1に示す従来の入力専用の遅延ロックループRDLLまたは図2に示す従来の出力専用の遅延ロックループTDLLでは、遅延ロックループDLLの特性を最大限に向上させたとしても、メモリチップ内の負荷の差による位相誤差の発生は避けられない。また、DLLは特定周波数内でのみ動作を保障するので、ウェハ状態でのメモリテストや低周波数領域では位相誤差の発生の有無をテストすることができない。
【００１３】
従って、位相誤差を判断するためには、パッケージして高周波テスタでテストする必要がある。即ち、従来は、完成品を作成しなければ不良の有無を判断することができなかったため、製品の開発に要する時間とコストが大きい。
【００１４】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、例えば、外部クロック信号に同期して生成されれる内部信号の位相差を調整可能な位相差回復回路及び位相差回復方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る位相差回復回路は、例えば、基準クロック信号に同期して２以上の出力信号を相異なる２以上の他の回路に供給する回路において、前記基準クロック信号に同期して相異なる回路部に入力される２以上の出力信号を発生するロックループ回路と、前記２以上の出力信号のうち少なくとも１つの出力信号を遅延させて前記ロックループ回路にフィードバックさせる遅延部とを具備し、前記遅延部における遅延時間は外部で調節可能であることを特徴とする。
【００１６】
本発明に係る他の位相差回復回路は、例えば、基準クロック信号に同期して２以上の出力信号を相異なる２以上の他の回路に供給する回路において、前記基準クロック信号に同期して相異なる回路部に入力される２以上の出力信号を発生するロックループ回路と、前記ロックループ回路の出力信号のうち１つの信号を制御クロック信号とし、他の１つのクロック信号を補助クロック信号として入力して、前記制御クロック信号と前記補助クロック信号の位相差を内部的に低減する自己位相差除去回路とを具備する。
【００１７】
また、本発明に係る更に他の位相差回復回路は、例えば、前記基準クロック信号に同期して、２以上の出力信号を相異なる２以上の他の回路に供給する回路において、前記基準クロック信号を所定の時間だけ遅延させて出力する遅延部と、前記２以上の出力信号を前記遅延部の出力信号に同期して、相異なる他の回路に供給するロックループ回路を具備し、前記２以上の出力信号のうち少なくとも１つの信号は前記ロックループ回路にフィードバックされ、前記遅延部の遅延時間は外部で調節可能であることを特徴とする。
【００１８】
本発明に係る位相差回復方法は、例えば、基準クロック信号に同期して発生し、相異なる回路部に供給される２以上の出力信号間の位相差を回復する位相差回復方法において、A)前記基準クロック信号を入力する段階と、B)所定のロックループ回路を利用して、前記基準クロック信号に同期する少なくとも２以上の出力信号を発生する段階と、C)前記２以上の出力信号の位相差を測定する段階と、D)前記C)段階で測定された位相差を調節するように、前記２以上の出力信号のうち少なくとも１つの出力信号を所定の遅延時間だけ遅延させる段階と、E)前記D)段階によって遅延された信号を再び前記ロックループ回路にフィードバックする段階とを具備する。
【００１９】
本発明に係る他の位相差回復方法は、例えば、基準クロック信号に同期して発生し、相異なる回路部に供給される３以上の出力信号間の位相差を回復する位相差回復方法において、A)前記基準クロック信号を入力する段階と、B)所定のロックループ回路を利用して、前記基準クロック信号に同期する少なくとも２以上の出力信号を発生する段階と、C)前記２以上の出力信号の位相差を測定する段階と、D)前記C)段階で測定された位相差を調節するように、前記２以上の出力信号のうち少なくとも１つの出力信号を所定の遅延時間だけ遅延させる段階と、E)前記D)段階によって遅延された信号を再び前記ロックループ回路にフィードバックする段階とを具備する。
【００２０】
本発明に係る更に他の位相差回復方法は、例えば、基準クロック信号に同期して発生し、相異なる回路部に供給される２以上の出力信号間の位相差を回復する位相差回復方法において、A)前記基準クロック信号を入力する段階と、B)前記基準クロック信号を所定の遅延時間遅延させる段階と、C)ロックループ回路を利用して、前記B)段階で遅延された前記基準クロック信号に同期する２以上の出力信号を発生する段階と、D)前記C)段階で発生する2以上の出力信号のうち少なくとも１つの出力信号を前記ロックループ回路にフィードバックする段階とを具備し、前記遅延時間は外部で調節可能であることを特徴とする。
【００２１】
本発明の更に他の位相差回復方法は、例えば、基準クロック信号に同期して発生し、相異なる回路部に供給される２以上の出力信号間の位相差を回復する位相差回復方法において、A)前記基準クロック信号を入力する段階と、B)所定のロックループ回路を利用して、前記基準クロック信号に同期する制御クロック信号と補助クロック信号を発生する段階と、C)前記制御クロック信号と補助クロック信号の位相差を感知して減少させる段階とを具備する。
【００２２】
本発明に係る位相差回復回路及び位相差回復方法によれば、例えば、外部クロック信号に同期して生成される内部信号の位相差を、例えば、外部からの制御又は内部の自己制御により調整することができる。
【００２３】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。なお、各図面において同一の参照符号は同一の構成要素を意味する。
【００２４】
図5は、本発明の第１の好適な実施の形態に係る位相差回復回路並びに周辺回路13及び15を示す図である。この位相差回復回路11は、入力専用遅延ロックループ17を有し、該入力専用遅延ロックループ17は、内部的には位相誤差がないRCLKとMCLK1を発生する。しかし、RCLKとMCLK1を内部回路の基準クロック信号として使用する場合には、前述したように、接続される負荷の差によって位相誤差が発生して、入力データのセットアップタイムtSとホールドタイムtHが変化する。
【００２５】
そこで、この位相差回復回路11は、基準クロック信号Rxclkに同期して2つの出力信号RCLK及びMCLK2を発生する。RCLKは、入力パイプライン15のデータを受信するためにインタフェースロジック13の動作を同期させる信号である。MCLK2は、RCLKと同一の位相を有する信号であって、入力専用の遅延ロックループRDLL17によって生成されるMCLK1を遅延部19で遅延させた信号である。MCLK2は、アクティブモードのみならずスタンバイモードにおいても、基準クロック信号Rxclkに応答して動作して、入力パイプライン15を同期させる。また、MCLK2は、RDLL17にフィードバックされてRDLL17のロッキング基準信号として使用される。
【００２６】
遅延部19は、その遅延時間を調整可能である。具体的には、遅延部19は、例えばレーザーヒューズ、又は外部から制御可能なRC遅延部を備え、遅延時間をプログラム（設定）することができる。
【００２７】
以下、図5に示す位相差回復回路11による位相差の回復方法について説明する。まず、メモリ装置が完成した後に、RCLKとMCLK2の位相誤差を測定し、その位相誤差を補償する遅延時間を決定する。そして、決定した遅延時間に合致する遅延時間を、例えば遅延部19のレーザーヒューズを切断する方法や、RC遅延部を外部から制御する方法により調節する。これにより、RCLKとMCLK2との位相誤差を補償することができる。
【００２８】
図7は、図5に示す位相差回復回路11において位相誤差を補償した後のセットアップタイムtSとホールドタイムtHを示す図である。図3に示す従来の入力専用の遅延ロックループにおけるセットアップタイムtS及びホールドタイムtHと比較すると、図5に示す位相差回復回路11において位相誤差を補償した後のセットアップタイムtS及びホールドタイムtHの誤差△tSHが顕著に減少することが分かる。
【００２９】
図6は、本発明の第２の好適な実施の形態に係る位相差回復回路並びに周辺回路を示す図である。この位相差回復回路21は、出力専用の遅延ロックループを有し、該遅延ロックループ25は、内部的には位相誤差がないTCLKとMTCLK1を発生する。しかし、TCLKとMTCLK1を内部回路の基準クロック信号として使用する場合には、前述したように、接続される負荷の差によって位相誤差が発生して、その位相誤差により基準クロックTxclkに対する出力データのマージンのtQ_MAX、tQ_MINが変化し、データ出力時間が変化する。
【００３０】
そこで、この位相差回復回路21は、基準クロック信号Txclkに同期して2つの出力信号TCLK及びMTCLK2を発生する。TCLKは、出力パイプライン23のデータを受信するためにTxclkに同期した信号である。MTCLK2は、TCLKと同一の位相を有する信号であって、出力専用の遅延ロックループTDLL25によって生成されるMTCLK1を遅延部27で遅延させた信号である。MTCLK2は、TDLL25にフィードバックされてTDLL25のロッキング基準信号として使用される。
【００３１】
遅延部27は、その遅延時間を調整可能である。具体的には、遅延部19は、例えばレーザーヒューズ、又は外部から制御可能なRC遅延部を備え、遅延時間をプログラム（設定）することができる。
【００３２】
以下、図6に示す位相差回復回路21による位相差の回復方法について説明する。まず、メモリ装置が完成した後に、TCLKとMTCLK2の位相誤差を測定し、その位相誤差を補償する遅延時間を決定する。そして、決定した遅延時間に合致する遅延時間を、例えば遅延部27のレーザーヒューズを切断する方法や、RC遅延部を外部から制御する方法により調節する。これにより、RCLKとMCLK2との位相誤差を補償することができる。
【００３３】
図8は、図6の位相差回復回路21において位相誤差を補償した後の基準クロックTxclkに対する出力データのマージンのtQ_max及びtQ_minを示す図である。図4に示す従来の出力専用の遅延ロックループにおける出力データのマージンであるtQ_max及びtQ_minと比較すると、図6に示す位相差回復回路21において位相誤差を補償した後の出力データマージンのtQ_maxとtQ_minは、基準信号Txclkを基準として略同一の値を有し、tQ_maxとtQ_minとの不一致を略解消されることが分かる。
【００３４】
図9は、本発明の第３の好適な実施の形態に係る位相差回復回路並びに周辺回路33及び35を示す図である。図9に示す位相差回復回路31は、図5に示す第１の好適な実施の形態に係る位相差回復回路と略同一の構成を有する。ただし、この位相差回復回路31に備えられる入力専用の遅延ロックループ39には、外部から入力される基準クロック信号Rxclkを遅延部37によって所定の時間だけ遅延させた基準クロック信号Rxclkiが入力され、その代わりに、入力専用の遅延ロックループ39の出力信号MCLKを遅延させるための遅延部が存在しない点で両者は異なる。
【００３５】
遅延部37は、その遅延時間を調整可能である。具体的には、遅延部37は、例えばレーザーヒューズ、又は外部から制御可能なRC遅延部を備え、遅延時間をプログラム（設定）することができる。
【００３６】
以下、図9に示す位相差回復回路31の動作を説明する。この位相差回復回路31は、基準クロック信号RxClkを遅延させたRxclkiに同期して、入力専用の遅延ロックループ回路39の出力信号RCLKとMCLKを発生する。出力信号RCLK及びMCLKは、前述したような位相誤差を有し、その位相誤差によって、前述のように入力データのセットアップタイムtS及びホールドタイムtHの誤差△tSHが発生する。
【００３７】
しかし、図9に示す位相差回復回路31では、遅延部37における遅延時間を調節して、入力専用の遅延ロックループ39の出力信号のRCLK及びMCLKの位相を調節することができる。従って、遅延部37における遅延時間を調節することによって、図11に斜線で示した量だけ、入力データのセットアップタイムtSとホールドタイムtHを調節することができる。従って、この実施の形態によれば、図11に示すように、入力データのセットアップタイムtS及びホールドタイムtHの誤差△tSHが顕著に減少することが分かる。
【００３８】
図10は、本発明の第４の好適な実施の形態に係る位相差回復回路並びに周辺回路を示す図である。この位相差回復回路41は、図6に示す第２の実施の形態と略同一の構成を有する。ただし、この位相差回復回路41に備えられる出力専用の遅延ロックループ45には、外部から入力される基準クロック信号Txclkを遅延部47によって所定の時間だけ遅延させた基準クロック信号Txclk_iが入力され、その代わりに、出力専用の遅延ロックループ45の出力信号MTCLKを遅延させるための遅延部が存在しない点で両者は異なる。
【００３９】
遅延部47は、その遅延時間を調整可能である。具体的には、遅延部47は、例えばレーザーヒューズ、又は外部から制御可能なRC遅延部を備え、遅延時間をプログラム（設定）することができる。
【００４０】
以下、図10に示す位相差回復回路41の動作を説明する。この位相差回復回路41は、基準クロック信号Txclkを遅延させたTxclk_iに同期して、入力専用の遅延ロックループ回路45の出力信号RCLKとMCLKを発生する。出力信号RCLK及びMCLKは、前述したように位相誤差を有し、その位相誤差によって、前述のように基準クロックTxclkに対する出力データのマージンであるtQ_MAX及びtQ_MINの変化が発生する。
【００４１】
しかし、図10に示す位相差回復回路41では、遅延部47における遅延時間を調節して、出力専用の遅延ロック-ループ45の出力信号のRCLK及びMCLKの位相を調整することができる。従って、遅延部47における遅延時間を調節することによって、図12に斜線で示した量だけ、出力データのマージンであるtQ_max及びtQ_minを調節することができる。従って、この実施の形態によれば、基準クロック信号Txclkを基準として出力データのマージンであるtQ_maxとtQ_minの不一致を解消することができる。
【００４２】
図13は、本発明の第５の好適な実施の形態に係る位相差回復回路並びに周辺回路53及び55を示す図である。この位相差回復回路51は、遅延ロックループ回路57と自己位相差除去回路59を具備する。
遅延ロックループ回路57は、基準クロック信号Rxclkに同期して、インターフェースロジック53及び入力パイプライン55を制御する2つの出力信号RCLK及びMCLKを発生する。この実施の形態では、遅延ロックループ回路57は、入力専用の遅延ロックループRDLLである。
【００４３】
自己位相差除去回路59は、MCLKを制御クロック信号とし、RCLKを補助クロック信号として入力して、制御クロック信号MCLKと補助クロック信号RCLKとの位相差を低減させる。
【００４４】
図14は、図13に示す自己位相差除去回路59の構成例を示す図である。図14に示すように、自己位相差除去回路59は、例えば、入力線61、基準線63、位相感知器65及び位相調整器67を具備する。
【００４５】
入力線61は、制御クロック信号MCLKを受信し、基準線63は補助クロック信号RCLKを受信する。位相感知器65は、基準線63によって受信された補助クロック信号RCLKと入力線61によって受信された制御クロック信号MCLKとの位相差を感知して、第1及び第2出力信号DET及びDET_Bを発生する。位相調整器67は、位相感知器65の第1及び第2出力信号DET、DET_Bを入力して、制御クロック信号MCLKの位相を補助クロック信号RCLKの位相に一致するように調節する。
【００４６】
図15は、図14の位相感知器65を示す図である。図15に示すように、位相感知器65は、具体的には、感知部71と増幅部73を具備する。感知部71は、制御クロック信号MCLKと補助クロック信号RCLKとの位相差を感知して、第1及び第2感知信号SEN、SEN_Bを発生する。そして、増幅部73は、第1及び第2感知信号SEN及びSEN_Bの電圧レベルの差を感知して、位相感知器65の第1及び第2出力信号DET及びDET_Bを発生する。
【００４７】
図16は、図14に示す位相調整器67を示す図である。図16に示すように、位相調整器67は、具体的には、感知部91と調整部93を具備する。感知部91は、位相感知器65の第1及び第2出力信号DET及びDET_Bの位相差によって駆動される出力信号XDRIを発生する。そして、増幅部93は、感知部91の出力信号XDRIと入力クロック信号MCLKによって駆動される出力信号を入力線61(図14参照)に出力する。
【００４８】
図14、図15及び図16を参照して自己位相差除去回路59の動作を具体的に説明する。まず、制御クロック信号MCLKの位相が補助クロック信号RCLKの位相より進んでいる仮定する。この場合、制御クロック信号MCLKの電圧レベルが最高点に到達しても、補助クロック信号RCLKの電圧レベルは最高点に到達しない。そして、位相感知器65の感知部71の出力信号の第1感知信号SENは、電源電圧VCC方向に駆動され、出力信号の第2感知信号SEN_Bは接地電圧VSS方向に駆動される。
【００４９】
即ち、NMOSトランジスタ75及び77は同一のサイズを有する。そして、制御クロック信号MCLKによって駆動されるNMOSトランジスタ77のゲートに印加される電圧が、補助クロック信号RCLKによって駆動されるNMOSトランジスタ75のゲートに印加される電圧より高い。従って、NMOSトランジスタ77を介して流れる電流がNMOSトランジスタ75を介して流れる電流より大きくなる。
【００５０】
また、NMOSトランジスタ79及び81も同一のサイズを有する。そして、制御クロック信号MCLKによって駆動されるNMOSトランジスタ79のゲートに印加される電圧が、補助クロック信号RCLKによって駆動されるNMOSトランジスタ81のゲートに印加される電圧より高い。従って、NMOSトランジスタ79を介して流れる電流がNMOSトランジスタ81を介して流れる電流より大きくなる。従って、第1感知信号SENの電圧は、第2感知信号SEN_Bの電圧より高くなる。
【００５１】
第1感知信号SENの電圧が第2感知信号SEN_Bの電圧より高くなると、増幅部73の第1出力信号DETが第2出力信号DET_Bの電圧より高くなる。
【００５２】
図16に示す位相調整器67において、前述のように、DETの電圧がDET_Bの電圧より高くなると、NMOSトランジスタ97を介して流れる電流がNMOSトランジスタ95を介して流れる電流より大きくなる。従って、NMOSトランジスタ97のドレイン端子N98の電圧は接地電圧VSS方向に駆動され、感知部91の出力信号XDRIは電源電圧VCC方向に駆動される。
【００５３】
これにより、位相調整器93の出力信号MCLKBは、接地電圧VSS方向に駆動される。位相調整器93の出力信号MCLKは、入力線（即ち、MCLK自体）61(図14参照)に伝送されて、制御クロック信号MCLKの電圧を低下させる。これにより制御クロック信号MCLKを遅延させる効果が得ることができる。
【００５４】
同様に、制御クロック信号MCLKの電圧が補助クロック信号RCLKの電圧より先に最低電圧に到達した場合には、位相調整器93の出力信号MCLKBは電源電圧VCC方向に駆動される。
【００５５】
以上のように、この自己位相差除去回路59によれば、制御クロック信号MCLKの位相が補助クロック信号の位相より進んでいる場合に、制御クロック信号MCLKの位相を遅れさせることができる。
【００５６】
以上の説明は、制御クロック信号MCLKの位相が補助クロック信号RCLKの位相より進んでいる場合に関するが、制御クロック信号MCLKの位相が補助クロック信号RCLKの位相より遅れている場合は、自己位相差除去回路59により制御クロック信号MCLKの位相を進めることができる。
【００５７】
図17は、図13に示す本発明の第５の実施の形態に係る自己位相差除去回路59を適用した入力専用の遅延ロックループの出力信号と、入力データのセットアップタイムtS及びホールドタイムtHの変化を示す図である。図17に示すように、初期tSと初期tHによって発生した位相誤差△tSHは、後期tSと後期tHでは除去されることが分かる。
【００５８】
図13では、入力専用の遅延ロックループ57に自己位相差除去回路59を適用したが、自己位相差除去回路59は、出力専用の遅延ロックループにも適用することができ、出力データのマージンtQ-maxとtQ-minの不均衡を除去することができる。
【００５９】
以上、本発明の幾つかの実施の形態に基づいて説明したが、これは例示であり、本発明は、特許請求の範囲に記載した発明の範囲における様々を包含するものである。
【００６０】
【発明の効果】
本発明に係る位相差回復回路及び位相差回復方法によれば、外部クロック信号に同期して発生する内部信号の位相差を外部からの制御又は内部における自己制御により調整することができる。
【図面の簡単な説明】
【図１】従来の入力専用の遅延ロックループ(RDLL)のクロック配線を示す図である。
【図２】従来の出力専用の遅延ロックループ(TDLL)のクロック配線を示す図である。
【図３】従来の入力専用の遅延ロックループ(RDLL)のタイミング図である。
【図４】従来の出力専用の遅延ロックループ(TDLL)のタイミング図である。
【図５】本発明の第１の好適な実施の形態に係る位相差回復回路並びに周辺回路13及び15を示す図である。
【図６】本発明の第２の好適な実施の形態に係る位相差回復回路並びに周辺回路23を示す図である。
【図７】図5に示す位相差回復回路によって位相誤差△tSHが減少することを示す図である。
【図８】図6に示す位相差回復回路によって出力データマージンtQ_maxとtQ_minの不均衡が除去されることを示す図である。
【図９】本発明の第３の好適な実施の形態に係る位相差回復回路並びに周辺回路33及び35を図である。
【図１０】本発明の第４の好適な実施の形態に係る位相差回復回路並びに周辺回路43を示す図である。
【図１１】図9に示す位相差回復回路によって位相誤差△tSHが減少することを示す図である。
【図１２】図10に示す位相差回復回路によって出力データマージンtQ_maxとtQ_minの不均衡が除去されることを示す図である。
【図１３】本発明の第５の好適な実施の形態に係る位相差回復回路並びに周辺回路53及び55を示す図である。
【図１４】図13に示す自体位相差除去回路を示す図である。
【図１５】図14に示す位相感知器を示す図である。
【図１６】図14に示す位相調整器を示す図である。
【図１７】図13に示す位相差回復回路を用いた入力専用の遅延ロックループの出力信号と、入力データのセットアップタイムtS及びホールドタイムtHの変化を示す図である。
【図１】
0003800470.tif 000002
【図２】
0003800470.tif 000003
【図３】
0003800470.tif 000004
【図４】
0003800470.tif 000005
【図５】
0003800470.tif 000006
【図６】
0003800470.tif 000007
【図７】
0003800470.tif 000008
【図８】
0003800470.tif 000009
【図９】
0003800470.tif 000010
【図１０】
0003800470.tif 000011
【図１１】
0003800470.tif 000012
【図１２】
0003800470.tif 000013
【図１３】
0003800470.tif 000014
【図１４】
0003800470.tif 000015
【図１５】
0003800470.tif 000016
【図１６】
0003800470.tif 000017
【図１７】
0003800470.tif 000018