(57)【特許請求の範囲】
【請求項１】
半導体ウエハ上に形成した半導体集積回路装置において、
出力バッファと、該出力バッファの外部出力端子に接続した第１のパッドと、前記出力バッファの内部入力端子に所定の試験信号を入力する手段と、入力バッファと、該入力バッファの外部入力端子に接続した第２のパッドと、前記第１のパッドと第２のパッドとを電気的に接続する、所定の抵抗および容量を有する伝送線路と、前記入力バッファの内部出力端子に接続され、前記所定の試験信号を観測する観測手段とを備えた、試験回路を有する半導体集積回路装置。
【請求項２】
前記出力バッファは、前記外部出力端子に接続されたスリーステートバッファであり、該出力バッファと信号入力バッファとで第１の入出力バッファを構成し、前記入力バッファは、前記外部入力端子に接続された信号入力バッファであり、該入力バッファと別のスリーステートバッファとで第２の入出力バッファを構成することを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
入力バッファ及び出力バッファを備える半導体集積回路装置を試験する試験方法において、
前記出力バッファの外部出力端子に接続した第１のパッドと、前記入力バッファの外部入力端子に接続した第２のパッドとを、半導体ウエハ上に形成した所定の抵抗および容量を有する伝送線路で電気的に接続し、
前記出力バッファの内部入力端子に所定の試験信号を入力し、
前記所定の試験信号を、前記出力バッファの外部出力端子に接続した第１のパッドと、前記伝送線路と、前記入力バッファの外部入力端子に接続した第２のパッドとを経由して、前記入力バッファの内部出力端子に出力させて観測することを特徴とする、半導体集積回路装置の試験方法。
【請求項４】
前記伝送線路をスクライブ線上に形成したことを特徴とする、請求項３に記載の半導体集積回路装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウエハ上に形成された半導体集積回路装置に関し、特に高速バッファを構成要素として含む半導体集積回路装置、及び、そのウエハ状態での試験方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の内部回路の高速化は著しく、これに伴い半導体集積回路装置間のデータ転送速度の高速化が求められている。
【０００３】
例えば低消費電力と高集積という特徴を備え、近年の半導体集積回路装置の主流となっているCMOS半導体集積回路装置においては、入力バッファは、外部入力端子をMOSトランジスタのゲート端子に接続しているため、入力インピーダンスはほぼ無限大であり、信号受信端において信号が反射し、データ転送の高速化が妨げられる要因となっていた。
【０００４】
上記問題に対処するため、高速動作を必要とする集積回路装置の場合には、一般に信号の受信端である入力バッファの外部入力端子を終端抵抗で終端し、信号受信端と、CMOS半導体集積回路装置間の伝送線路とをインピーダンス整合させて信号の反射を抑えるという方法がとられる。
【０００５】
上記のような入力バッファと出力バッファとの間の信号伝達試験を実施する方法としては、一般的には、ウエハ上に形成した半導体集積回路装置をダイシングしてパッケージに組み立てた後、所定の実装基板上に実装して、半導体集積回路装置間の信号伝達試験を実施する。
【０００６】
しかしながら、上記方法では半導体集積回路装置を組み立てて実装するまでは、入力バッファと出力バッファとの間の信号伝達を確認できないため、ウエハレベルで簡易的に動作試験を実施する方法が望まれており、この目的のためにループバック法が提案されている。
【０００７】
以下、図面を参照してループバック法について説明する。図５を参照すると、半導体集積回路装置の試験回路は、ウエハ状態における集積回路装置上に形成されている。試験回路は、通常動作モードと試験モードとを切換える制御信号を入力するモード切換端子１と、内部回路７の出力端子O3-1からの通常動作信号又は試験信号発生回路５の出力端子O1からの試験信号のうちの何れか１つを、モード切換端子１に入力した制御信号により選択して出力するセレクタ６と、試験対象である第１の被測定入出力バッファ１０と、第１の被測定入出力バッファ１０の外部入出力端子IO6に接続した第１の外部PAD１５と、第１の被測定入出力バッファ１０の外部入出力端子IO6と終端電源端子４との間に接続した終端抵抗１４と、第１の被測定入出力バッファ１０が有する入力バッファ１０−２の基準電圧入力端子REF6に接続した基準電圧端子３と、第１の被測定出力バッファの内部出力端子O6からの試験信号を、モード切換端子１に入力した制御信号により、内部回路７の入力端子２I3-2又は信号検出回路９の入力端子I5に出力するマルチプレクサ８と、マルチプレクサ８の出力端子O4-2から出力された試験信号を分周して出力バッファ１３に出力する信号検出回路９と、信号検出回路９の出力端子O5から出力された試験信号を外部に取り出すための出力バッファ１３及びテスト出力PAD１７から構成している。
【０００８】
試験時には、モード切換端子１に入力した制御信号がセレクタ６の制御端子CTL2に入力されることにより、セレクタ６の入力端子１（I2-1）に入力した内部回路７の出力端子O3-1からの通常動作信号と、セレクタ６の入力端子２（I2-2）に入力した信号発生回路５（リングオシレータ等）の出力端子O1からの試験信号とのうち後者である試験信号が選択され、試験信号はセレクタ６の出力端子O2から出力され、測定対象である第１の被測定入出力バッファ１０の内部入力端子I6に入力される。
【０００９】
このとき、第１の被測定入出力バッファ１０は、その制御端子CTL6に入力した制御信号により、出力バッファ状態に設定されている。この出力バッファ状態において、第１の被測定入出力バッファ１０は、その内部入力端子I6に入力した信号を、トライステート出力バッファ１０−１を介して第１の外部パッド１５に出力し、また、その出力を入力バッファ１０−２を介して内部出力端子O6に出力する。
【００１０】
上記の第１の被測定入出力バッファ１０の動作により、セレクタ６の出力端子O2から出力された試験信号は、第１の被測定入出力バッファ１０を介して内部出力端子O6より出力される。このとき、マルチプレクサ８は、モード切換端子１を介して制御端子CTL4に入力した制御信号により、自身の入力端子I4に入力した信号を、出力端子１O4-1と出力端子２O4-2の内の後者に信号伝達するように設定されている。このため、第１の被測定入出力バッファ１０の内部出力端子O6より出力された試験信号は、マルチプレクサ８を介して信号検出回路９の入力端子I5に出力される。
【００１１】
信号検出回路９の入力端子I5に入力された試験信号は、信号検出回路９にて分周され、更に出力バッファ１３にて増幅されて、テスト出力パッド１７に出力される。従って、このテスト出力パッド１７とLSIテスタ等の試験装置（図示していない）とを電気的に接続して試験信号を観測することで、第１の被測定入出力バッファ１０を構成するトライステート出力バッファ１０−１と入力バッファ１０−２との間の信号伝達試験がウエハテストの段階において可能となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記した従来技術では、入出力バッファ間の信号伝達試験として、上記のように、ウエハテストの段階で入出力バッファを構成する出力バッファと入力バッファとの間の信号伝達試験を実施しているものの、この出力バッファの外部出力端子と入力バッファの外部入力端子とは、入出力バッファ内部のごく短い配線で接続しているのみであり、この条件は、実動作条件、すなわち半導体集積回路を組み立てた後に実装した実装基板上での半導体集積回路間の伝送線路条件とは大きく異なる。このため、入出力バッファ間の信号伝達試験を精度良く実施できないという問題点がある。
【００１３】
本発明の目的は、ウエハテストの段階で半導体回路装置を構成する入力バッファと出力バッファとの間の信号伝達試験を精度良く実施可能とすることにより、入力バッファと出力バッファとの間の信号伝達不具合に起因する半導体集積回路装置の不良をウエハテストの段階で精度良く選別し、このような不良を有する半導体集積回路装置の後工程（ダイシング、組立、実装）でのコストを削減することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路装置は、半導体ウエハ上に形成した半導体集積回路装置において、
出力バッファと、該出力バッファの外部出力端子に接続した第１のパッドと、前記出力バッファの内部入力端子に所定の試験信号を入力する手段と、入力バッファと、該入力バッファの外部入力端子に接続した第２のパッドと、前記第１のパッドと第２のパッドとを電気的に接続する、所定の抵抗および容量を有する伝送線路と、前記入力バッファの内部出力端子に接続され、前記所定の試験信号を観測する観測手段とを備えた、試験回路を有する。
【００１５】
本発明の半導体集積回路装置では、ウエハテストの段階で出力バッファの外部出力端子と入力バッファの外部入力端子との間で信号伝達試験を実施する。伝送線路を形成する抵抗及び静電容量の回路定数を適宜設定することにより、半導体集積回路装置を組み立てた後に実装基板上に実装した後に行われる信号伝達試験の伝送線路条件に近い条件で、出力バッファと入力バッファとの間の信号伝達試験を行うことができる。つまり、本発明の半導体集積回路装置によると、一方の半導体集積回路を構成する出力バッファの外部出力端子と、他方の半導体集積回路を構成する入力バッファの外部入力端子との間の信号伝達条件に近い条件でウエハ状態でのテストが可能となるので、ウエハテストによる信号伝達試験の精度が向上する。
【００１６】
前記出力バッファが、前記外部出力端子に接続されたスリーステートバッファであり、該出力バッファと信号入力バッファとで第１の入出力バッファを構成し、前記入力バッファが、前記外部入力端子に接続された信号入力バッファであり、該入力バッファと別のスリーステートバッファとで第２の入出力バッファを構成することも本発明の好ましい態様である。
【００１７】
本発明の半導体集積回路装置の試験方法は、入力バッファ及び出力バッファを備える半導体集積回路装置を試験する試験方法において、
前記出力バッファの外部出力端子に接続した第１のパッドと、前記入力バッファの外部入力端子に接続した第２のパッドとを、半導体ウエハ上に形成した所定の抵抗および容量を有する伝送線路で電気的に接続し、
前記出力バッファの内部入力端子に所定の試験信号を入力し、
前記所定の試験信号を、前記出力バッファの外部出力端子に接続した第１のパッドと、前記伝送線路と、前記入力バッファの外部入力端子に接続した第２のパッドとを経由して、前記入力バッファの内部出力端子に出力させて観測することを特徴とする。
【００１８】
また、本発明の好ましい実施形態例では、前記伝送線路をスクライブ線上に形成する。この場合、ウエハ状態から各半導体チップに切り離す際に、自動的に伝送線路を除くことが出来るので、伝送線路除去のための工程の削減が可能である。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態の構成について図面を参照して詳細に説明する。図１は、本発明の第１の実施形態例に係る導体集積回路装置をウエハ状態で示す回路の構成図である。試験回路は、通常動作モードと試験モードとを切換える制御信号を入力するモード切換端子１と、内部回路７の出力端子O3-1からの通常動作信号又は試験信号を発生する信号発生回路５の出力端子O1からの試験信号の何れか１つを、モード切換端子１に入力した制御信号に従って選択して出力するセレクタ６と、試験対象である出力バッファ１０−１を有する第１の被測定入出力バッファ１０と、第１の被測定入出力バッファ１０の外部入出力端子IO6に接続した第１の外部PAD１５と、試験対象である入力バッファ１１−２を有する第２の被測定入出力バッファ１１と、第２の被測定入出力バッファ１１の外部入出力端子IO7に接続した第２の外部パッド１６と、第１の被測定入出力バッファ１０の制御端子CTL6に第１の被測定入出力バッファ１０の入力状態、出力状態を切換えるための制御信号を入力する制御端子２と、制御端子２と第２の被測定入出力バッファの制御端子CTL7との間に接続し制御端子CTL7に制御端子２に入力した制御信号の反転信号を出力するインバータ１２と、第１の被測定入出力バッファ１０の外部入出力端子IO6及び第２の被測定入出力バッファ１１の外部入出力端子IO7と終端電源端子４の間に接続した終端抵抗１４と、第１の被測定入出力バッファ１０が有する入力バッファ１０−２の基準電圧入力端子REF6と第２の被測定入出力バッファ１１が有する入力バッファ１１−２の基準電圧入力端子REF7に接続した基準電圧端子３と、第１の外部パッド１５と第２の外部パッド１６を電気的に接続する、スクライブ線１９上に形成した伝送線路１８と、第２の被測定入出力バッファ１１の内部出力端子O7から出力した信号を、モード切換端子１に入力した制御信号により、内部回路７の入力端子２I3-2又は信号検出回路９の入力端子I5の何れかに入力するマルチプレクサ８と、マルチプレクサ８の出力端子２O4-2から出力した信号を分周する信号検出回路９と、信号検出回路９の出力端子O5の出力信号を増幅する出力バッファ１３と、出力バッファ１３からの信号を外部に取り出すためのテスト出力PAD１７とから構成している。ここで、伝送線路１８上に示した抵抗及び容量は、伝送線路を模式的に示したものであり、図示した通りに抵抗素子及び容量素子を接続していることを示したものではない。
【００２１】
図２は図１に示した伝送線路１８を構成するマイクロストリップ線路の断面図を示したものである。マイクロストリップ線路は、導体層２０、誘電体層２１及び導体線路２２から構成される。具体的には、導体層２０および導体線路２２はアルミニウム（Ａl）配線層で、また誘電体層２１は酸化シリコン膜で実現できる。伝送線路の特性インピーダンスZoとして一般的な５０Ω線路を形成する場合には、誘電体層２１すなわち酸化シリコン膜の比誘電率Erを４．３、厚みｈを１μm、また、導体線路２２すなわちＡl配線の厚みtを０．５μmとすると、H.A. Wheeler （"Transmission-Line Properties of a Strip on a Dielectric Sheet on a Plane,"IEEE Trnas.Microwave Theory Tech., vol. MTT-25, pp.631-647,Aug.1977.） が提唱した式1により、
【数１】
a=(1+1/Er)/2, ΔW/t=1/π×(1+ln(4/√((t/h)2+(1/π(W/t+1.1))2))
W'=W+aΔW, b=((14+8/Er)/11)(4h/W')
Zo=42.4/√(Er+1)×ln(1+(4h/W')(b+√(b2+aπ2)))
である。例えばＡl配線の幅Wを１．７５μmとすることで実現可能である。
【００２２】
図３は、図１に示した伝送線路１８として複数のメモリ等を接続したバスを想定した半導体集積回路装置のウエハ状態での全体図を示したものである。半導体集積回路装置は、内部回路７と、バッファ領域２６と、バッファ領域２６に形成した第１の被測定入出力バッファ１０および第２の被測定入出力バッファ１１と、第１の被測定入出力バッファ１０に接続した第１の外部パッド１５および第２の被測定入出力バッファ１１に接続した第２の外部パッド１６と、図２に示したマイクロストリップ線路および前記メモリのパッケージPIN容量の代替えとしてマイクロストリップ線路２５に接続した複数のMOS容量２３と、接地端子２４により形成し、第１の外部パッド１５と第２の外部パッド１６との間に接続した伝送線路１８と、伝送線路１８を形成したスクライブ線１９とから構成している。ただし、図１に図示した構成要素のうちのいくつかは図３において省略している。
【００２３】
図３に示すように、伝送線路１８はマイクロストリップ線路２５をスクライブ線上に周回させて形成することにより所望の配線長を確保し、メモリパッケージのPIN容量はMOS容量２３で代替えしてマイクロストリップ線路２５の所定の位置に接続する。メモリパッケージのPIN容量は通常５pF程度であり、MOS容量は通常5e-3pF/μm2程度であるので、１０００μm2程度の面積でメモリパッケージのPIN容量を実現できる。
【００２４】
次に、上記実施形態例の集積回路装置の試験動作について、更に図１を参照して詳細に説明する。まず、モード切換端子１に制御信号を入力し動作モードを試験モードに設定する。これにより、セレクタ６は制御端子CTL2に入力した制御信号に従って、内部回路７の出力端子１O3-1から出力する通常動作信号と信号発生回路５の出力端子O1から出力する試験信号のうち後者の試験信号を選択し、この試験信号を第１の被測定入出力バッファ１０の内部入力端子I6に入力する。またマルチプレクサ８は、制御端子CTL4に入力した制御信号に従って、第２の被測定入出力バッファの内部出力端子O7よりマルチプレクサ８の入力端子I4へ入力した信号を、内部回路７の入力端子２I3-2に接続したマルチプレクサ８の出力端子O4-1と信号検出回路９の入力端子I5に接続したマルチプレクサ８の出力端子O4-2とのうち後者に出力する。
【００２５】
また、制御端子２に別の制御信号を入力し、第１の被測定入出力バッファ１０の制御端子CTL6、及び、インバータ１２を介して第２の被測定入出力バッファ１１の制御端子CTL7に夫々にこの制御信号を入力する。この制御信号により、第１の被測定入出力バッファ１０を出力状態に、第２の被測定入出力バッファ１１を入力状態に設定する。第１の被測定入出力バッファ１０の出力状態において、トライステート出力バッファ１０−１が出力状態に設定され、内部入力端子I6に入力した信号は、トライステート出力バッファ１０−１を介して外部入出力端子IO6に出力される。また第２の被測定入出力バッファ１１の入力状態において、  トライステート出力バッファ１１−１はハイインピーダンス状態に設定され、外部入出力端子IO7に入力した信号は、トライステート出力バッファ１１−１の影響を受けることなく入力バッファ１１−２に入力され、内部出力端子O7に出力される。
【００２６】
上記設定及び動作により、試験モードにおいては、信号発生回路５の出力端子O1から出力した試験信号は、セレクタ６、第１の被測定入出力バッファ１０を構成する出力バッファ１０−１、第１の外部パッド１５、伝送線路１８、第２の外部パッド１６、及び、第２の被測定入出力バッファ１１を構成する入力バッファ１１−２を介して、マルチプレクサ８の出力端子２O4-2に出力され、信号検出回路９の入力端子I5に入力されて分周された後に、出力バッファ１３を介してテスト出力パッド１７に出力される。
【００２７】
従って、テスト出力パッド１７に出力した試験信号を、LSIテスタ等の試験装置で観測することにより、第１の被測定入出力バッファ１０の出力バッファ１０−１の回路動作、第１の外部パッドから第２の外部パッドへの伝送線路１８を介した信号伝達、及び、第２の被測定入出力バッファ１１の入力バッファ１１−２の回路動作が正常であるか否かを確認できる。
【００２８】
上記試験において、半導体集積回路装置の構成で示したように、半導体集積回路装置を実装基板上に実装した際の、半導体集積回路装置の出力バッファと入力バッファとの間に接続した伝送線路条件に伝送線路１８を整合させて形成することにより、ウエハテストの段階で、実装基板上に実装した２つの集積回路装置間の信号伝達条件に近い条件で信号伝達試験を実施できる。これにより、バッファ間の信号伝達不具合に起因する不良を精度良く選別できる。具体的には、例えば最高動作周波数について、本発明の試験方法で測定した最高動作周波数F1と、半導体集積回路装置を実装基板上に実装して測定した最高動作周波数F2の比Aをあらかじめ求めておき、実装基板上で必要とする実動作周波数Frに従って、求めた比Aよりウエハテストでの周波数選別値Fsを決定する等の手法が考えられる。
【００２９】
上記を定式化すると、
【数２】
A=F1/F2,  Fs=A×Fr
となる。このようにして、ウエハテストの段階でバッファ間の信号伝達不具合に起因する不良を精度良く選別することができ、不良を有する半導体回路装置の後工程（ダイシング、組立、実装）を実施しないことにより、全体の製造コストを削減できる。
【００３０】
また図１において、伝送線路１８はスクライブ線上に形成しているため、ダイシング後は第１の外部パッド１５と第２の外部パッド１６とは電気的に切断される。従って、モード切換え端子１で通常動作モードに設定すれば、第１の被測定入出力バッファ１０と第２の被測定入出力バッファ１１とは、制御端子２に入力する制御信号に従って、バッファ本来の機能である、外部信号を内部回路に伝達する入力バッファあるいは、内部回路回路からの出力信号を外部に出力する出力バッファとして使用できる。
【００３１】
次に、本発明の第２の実施形態例の構成について図面を参照して詳細に説明する。図４は、本発明の第２の実施形態例に係る半導体集積回路装置を図１と同様に示す回路図である。本実施形態例の半導体集積回路装置は、先の実施形態例の半導体集積回路装置とは、以下に説明する点以外では同様な構成を有する。
【００３２】
図４の集積回路装置では、第１の被測定入出力バッファ１０と第２の被測定入出力バッファ１１とを信号伝達試験専用のバッファとしている。実際の回路で使用するバッファの特性は、これら被試験バッファ１０、１１の特性から推定する。図１に示した実施形態例の試験回路の構成要素であるセレクタ６及びマルチプレクサ８は必要としないので構成要素から除外している。また、第１の被測定入出力バッファ１０と第２の被測定入出力バッファ１１との間の入力状態、出力状態の切換えも不要となり、図１の制御端子２は図４においては接地端子２４に接続している。伝送線路１８は、スクライブ線以外の領域に形成している。第１の被測定入出力バッファ１０を構成する入力バッファ１０−２の内部出力端子O6に接続した出力端子２７は開放であり、第２の被測定入出力バッファを構成するトライステート出力バッファ１１−１の内部入力端子I7は接地端子２４に接続している。
【００３３】
図４の試験回路を図１の試験回路と比較すると、図１のセレクタ６及びマルチプレクサ８が省略できるため、試験回路の構成が単純化され、試験時のセレクタ６及びマルチプレクサ８自体の不具合の影響を除去できる。
【００３４】
また伝送線路１８をスクライブ線以外の領域に形成しているため、ダイシング及び組立て後であっても、第１の被測定入出力バッファ１０を構成するトライステート出力バッファ１０−１と第２の被測定出力バッファ１１を構成する入力バッファ１１−２との間の信号伝達試験が実施可能となる。第１の被測定入出力バッファ１０を構成する入力バッファ１０−２は特に機能せず、その出力端子O6に接続した出力端子２７は開放している。第２の被測定入出力バッファ１１を構成するトライステート出力バッファ１１−１も特に機能せず、その入力端子I7は接地端子２４に接続している。
【００３５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体集積回路装置及びその試験方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００３６】
【発明の効果】
以上説明したように、本発明によると、ウエハ上に形成した半導体集積回路装置を構成する出力バッファの外部出力端子と入力バッファの外部入力端子との間を所定の抵抗及び容量で形成した伝送線路で接続したことにより、ウエハテストの段階で、半導体集積回路装置を実装基板に実装した後の半導体集積回路間の信号伝送条件に近い条件で信号伝達試験を実施可能とした。これにより、入力バッファと出力バッファとの間の信号伝達不具合に起因する半導体集積回路装置の不良を、ウエハテストの段階で精度良く選別し、不良を有する半導体集積回路装置の後工程（ダイシング、組立、実装）でのコストを削減することができ、半導体集積回路装置全体の製造コストを低減した顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置およびその試験方法の第１の実施形態例を示す回路構成図。
【図２】図１の伝送線路を構成するマイクロストリップ線路の断面図。
【図３】図１の伝送線路として、複数のメモリ等を接続したバスを想定した半導体集積回路装置の全体図。
【図４】本発明の半導体集積回路装置及びその試験方法の第２の実施形態例を示す回路構成図。
【図５】従来技術の半導体集積回路装置及びその試験方法であるループバック法を示す回路構成図。
【符号の説明】
１：モード切換端子
２：制御端子
３：基準電圧端子
４：終端電源端子
５：信号発生回路
O1：出力端子
６：セレクタ
CTL2：制御端子
I2-1：入力端子１
I2-2：入力端子２
O2：出力端子
７：内部回路
I3-1：入力端子１
I3-2：入力端子２
O3-1：出力端子１
O3-2：出力端子２
８：マルチプレクサ
CTL4：制御端子
I4：入力端子
O4-1：出力端子１
O4-2：出力端子２
９：信号検出回路
I5：入力端子
O5：出力端子
１０：第１の被測定入出力バッファ
１０−１：トライステート出力バッファ
１０−２：入力バッファ
CTL6：制御端子
REF6：基準電圧入力端子
I6：内部入力端子
O6：内部出力端子
IO6：外部入出力端子
１１：第２の被測定入出力バッファ
１１−１：トライステート出力バッファ
１１−２：入力バッファ
CTL7：制御端子
REF7：基準電圧入力端子
I7：内部入力端子
O7：内部出力端子
IO7：外部入出力端子
１２：インバータ
１３：出力バッファ
１４：終端抵抗
１５：第１の外部PAD
１６：第２の外部PAD
１７：テスト出力PAD
１８：伝送線路
１９：スクライブ線
２０：導体層
２１：誘電体層
２２：導体線路
２３：MOS容量
２４：接地端子
２５：マイクロストリップ線路
２６：バッファ領域
２７：出力端子
【図１】
0003802296.tif 000002
【図２】
0003802296.tif 000003
【図３】
0003802296.tif 000004
【図４】
0003802296.tif 000005
【図５】
0003802296.tif 000006