(57)【特許請求の範囲】
【請求項１】
基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、
前記内部電圧供給ラインと接地電位間に、前記内部回路が不活性時における前記降圧回路の出力電流を補償するための補償電流源を接続したことを特徴とする内部降圧回路。
【請求項２】
前記降圧回路は、
一方の端子に基準電圧が入力され、他方の端子に前記内部電圧が入力される差動増幅器と、
前記差動増幅器の出力を入力とし、一方の電極が外部電源電圧に接続され、他方の電極が前記内部電圧供給ラインに接続されるドライバートランジスタと、
を有していることを特徴とする請求項１記載の内部降圧回路。
【請求項３】
前記ドライバートランジスタは、ソース電極が前記外部電源電圧に接続され、ドレイン電極から前記内部電圧を出力するＰＭＯＳトランジスタであることを特徴とする請求項１または２記載の内部降圧回路。
【請求項４】
前記補償電流源は、前記内部回路が活性状態となって該内部回路の消費電流が増加している期間は前記補償電流を停止する手段を備えていることを特徴とする請求項１〜３のいずれかに記載の内部降圧回路。
【請求項５】
前記補償電流源は、ドレイン電極とソース電極間が前記内部電圧供給ラインと接地電位間に接続されたＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタのゲート電極と接地電位間に接続されて該ＮＭＯＳトランジスタのドレイン−ソース間を流れる補償電流を設定するバイアス電圧発生回路とを備えていることを特徴とする請求項１〜４のいずれかに記載の内部降圧回路。
【請求項６】
前記補償電流源は、ドレイン電極とソース電極間が前記内部電圧供給ラインと接地電位間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのゲート電極に接続され、前記内部回路が活性状態となって該内部回路の消費電流が増加している期間は前記補償電流を停止する手段と、前記第２のＮＭＯＳトランジスタのゲート電極に接続され、前記第１および第２のＮＭＯＳトランジスタのドレイン−ソース間を流れる補償電流を設定するバイアス電圧発生回路とを備えていることを特徴とする請求項１〜３のいずれかに記載の内部降圧回路。
【請求項７】
前記補償電流源は、それぞれトリミング可能なフューズを介してそのドレイン電極とソース電極間が前記内部電圧供給ラインと接地電位間に並列に接続された複数のＮＭＯＳトランジスタによって構成されていることを特徴とする請求項１〜４のいずれかに記載の内部降圧回路。
【請求項８】
前記補償電流源は、前記内部電圧供給ラインと接地電位間に接続された分圧回路と、該分圧回路の分圧出力を反転増幅する反転増幅器と、ドレイン電極とソース電極間が前記内部電圧供給ラインと接地電位間に接続され、ゲート電極に前記反転増幅器の出力が入力されるＮＭＯＳトランジスタとを備え、前記ＮＭＯＳトランジスタのドレイン−ソース間を流れる補償電流が前記分圧回路の分圧出力により設定されることを特徴とする請求項１〜４のいずれかに記載の内部降圧回路。
【請求項９】
前記反転増幅器は、ソース電極が前記接地電位に接続され、ゲート電極に前記分圧出力が入力され、ドレイン電極が出力端子とされた第１のＮＭＯＳトランジスタと、ドレイン電極とゲート電極が前記内部電圧供給ラインに接続され、ソース電極が前記出力端子に接続された第２のＮＭＯＳトランジスタによって構成されていることを特徴とする請求項８に記載の内部降圧回路。
【請求項１０】
前記分圧回路の分圧出力は、前記ＮＭＯＳトランジスタのしきい値近傍の値に設定されていることを特徴とする請求項９に記載の内部降圧回路。
【請求項１１】
前記補償電流源は、前記内部電圧供給ラインと接地電位間に接続された分圧回路と、該分圧回路の分圧出力を反転増幅する反転増幅器と、ソース電極とドレイン電極間が前記内部電圧供給ラインと接地電位間に接続され、ゲート電極に前記反転増幅器の出力が入力されるＰＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタのソース−ドレイン間を流れる補償電流が前記分圧回路の分圧出力により設定されることを特徴とする請求項１〜４のいずれかに記載の内部降圧回路。
【請求項１２】
前記反転増幅器は、ソース電極が内部電圧供給ライン接続され、ゲート電極に前記分圧出力が入力され、ドレイン電極が出力端子とされた第１のＰＭＯＳトランジスタと、ドレイン電極とゲート電極が前記接地電位に接続され、ソース電極が前記出力端子に接続された第２のＮＭＯＳトランジスタによって構成されていることを特徴とする請求項１１に記載の内部降圧回路。
【請求項１３】
前記分圧回路の分圧出力は、前記ＰＭＯＳトランジスタのしきい値近傍の値に設定されていることを特徴とする請求項１２に記載の内部降圧回路。
【請求項１４】
前記内部電圧供給ラインと接地電位間に、請求項８記載の補償電流源と請求項１１記載の補償電流源が並列に接続されていることを特徴とする請求項１〜４のいずれかに記載の内部降圧回路。
【請求項１５】
一方の端子に基準電圧が入力され、他方の端子に内部電圧が入力される差動増幅器と、該差動増幅器の出力を増幅する増幅器と、該増幅器の出力を入力とし、一方の電極が外部電源電圧に接続され、他方の電極が前記内部電圧供給ラインに接続されるドライバートランジスタとからなる、外部電源電圧を所定の内部電圧に降圧する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、
前記増幅器の動作電流を前記内部電圧供給ラインから供給することにより、前記増幅器の動作電流を前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする内部降圧回路。
【請求項１６】
前記ドライバートランジスタは、ソース電極が前記外部電源電圧に接続され、ドレイン電極から前記内部電圧を出力するＰＭＯＳトランジスタであることを特徴とする請求項１５に記載の内部降圧回路。
【請求項１７】
前記増幅器は、ソース電極が前記内部電圧供給ラインに接続されたＰＭＯＳトランジスタとソース電極が接地電位に接続されたＮＭＯＳトランジスタとからなり、共通接続されたゲート電極に前記差動増幅器の出力が入力され、共通接続されたドレイン電極を出力端子とするＣＭＯＳインバータとして構成されていることを特徴とする請求項１５または１６に記載の内部降圧回路。
【請求項１８】
前記増幅器は、ソース電極が前記内部電圧供給ラインに接続されたＰＭＯＳトランジスタとソース電極が接地電位に接続されたＮＭＯＳトランジスタとからなり、いずれか一方のトランジスタのゲート電極に前記差動増幅器の出力が入力され、他方のトランジスタは定電流負荷として機能させ、共通接続されたドレイン電極を出力端子とする反転増幅器として構成されていることを特徴とする請求項１５または１６に記載の内部降圧回路。
【請求項１９】
内部電圧を分圧する分圧回路と、一方の端子に基準電圧が入力され、他方の端子に前記分圧回路の出力が入力される差動増幅器と、該差動増幅器の出力を増幅する増幅器と、該増幅器の出力を入力とし、一方の電極が外部電源電圧に接続され、他方の電極が前記内部電圧供給ラインに接続されるドライバートランジスタとからなる、外部電源電圧を所定の内部電圧に降圧する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、
前記差動増幅器および前記増幅器の動作電流を前記内部電圧供給ラインから供給することにより、前記分圧回路と前記差動増幅器および前記増幅器の動作電流を、前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする内部降圧回路。
【請求項２０】
前記ドライバートランジスタは、ソース電極が前記外部電源電圧に接続され、ドレイン電極から前記内部電圧を出力するＰＭＯＳトランジスタであることを特徴とする請求項１９に記載の内部降圧回路。
【請求項２１】
前記増幅器は、ソース電極が前記内部電圧供給ラインに接続されたＰＭＯＳトランジスタとソース電極が接地電位に接続されたＮＭＯＳトランジスタとからなり、共通接続されたゲート電極に前記差動増幅器の出力が入力され、共通接続されたドレイン電極を出力端子とするＣＭＯＳインバータとして構成されていることを特徴とする請求項１９または２０に記載の内部降圧回路。
【請求項２２】
前記増幅器は、ソース電極が前記内部電圧供給ラインに接続されたＰＭＯＳトランジスタとソース電極が接地電位に接続されたＮＭＯＳトランジスタとからなり、いずれか一方のトランジスタのゲート電極に前記差動増幅器の出力が入力され、他方のトランジスタは定電流負荷として機能させ、共通接続されたドレイン電極を出力端子とする反転増幅器として構成されていることを特徴とする請求項１９または２０に記載の内部降圧回路。
【請求項２３】
基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、
前記内部電圧供給ラインと接地電位間に、前記内部電圧供給ラインから供給される電流により動作する機能回路を接続し、該機能回路の動作電流を前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする内部降圧回路。
【請求項２４】
基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、
不活性状態の時に前記内部電圧供給ラインから前記内部回路に前記活性状態の時に流れる電流の５％以上のリーク電流が流れるように、前記内部回路のデバイスパラメータが設定されていることを特徴とする内部降圧回路。
【請求項２５】
前記降圧回路は、
一方の端子に基準電圧が入力され、他方の端子に前記内部電圧が入力される差動増幅器と、
前記差動増幅器の出力を入力とし、一方の電極が外部電源電圧に接続され、他方の電極が前記内部電圧供給ラインに接続されるドライバートランジスタと、
を有していることを特徴とする請求項２３または２４に記載の内部降圧回路。
【請求項２６】
前記ドライバートランジスタは、ソース電極が前記外部電源電圧に接続され、ドレイン電極から前記内部電圧を出力するＰＭＯＳトランジスタであることを特徴とする請求項２５に記載の内部降圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から供給される外部電源電圧を所定の内部電圧に降圧して半導体集積回路等の内部回路に供給する内部降圧回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置を有する集積回路において、半導体記憶装置の大容量化、高集積化に伴ってトランジスタ素子は一層微細化され、それに伴うゲート酸化膜の耐圧低下に対処するために半導体集積回路に供給される電源電圧は低電圧化される傾向にある。そのため従来、外部電源電圧を所定の内部電圧に降圧して上記半導体集積回路等の内部回路に供給する内部電源降圧方式が採用されている。また、これら内部回路の低電圧化に伴って外部電源電圧源自体も、より低電圧なものが用いられるようになっている。
【０００３】
図１５は、内部降圧回路の一般的な構成例を示しており、反転入力端に基準電圧ＶＲＥＦが、非反転入力端に内部電圧ＶＩＮＴが入力される差動増幅器１１と、ゲート電極に差動増幅器１１の出力が入力され、ソース電極が外部電源電圧ＶＤＤに接続され、ドレイン電極から降圧された内部電圧ＶＩＮＴを出力するＰチャンネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）１２とからなる降圧回路１０と、降圧回路１０と内部回路１間を接続する内部電源ライン１３により構成されている。
【０００４】
この降圧回路１０の内部電源ライン１３上には、動作電流Ｉを消費する一つあるいは複数の内部回路１が接続されている。従って、内部電源ライン１３上の内部電圧ＶＩＮＴは、外部電源電圧ＶＤＤを、ドライバーＰＭＯＳトランジスタ１２のソース−ドレイン間インピーダンスと内部回路１の内部インピーダンスにより分圧した電圧として与えられることになる。
【０００５】
降圧回路１０内の差動増幅器１１では、内部電源ライン１３上の内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとが比較され、例えば内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも低くなると、差動増幅器１１の出力電圧が低下するため、ドライバーＰＭＯＳトランジスタ１２がオン方向に遷移して外部電源電圧ＶＤＤからの電流が増加し、その結果内部電圧ＶＩＮＴが上昇する。一方、内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも高くなると、差動増幅器１１の出力電圧が上昇するため、ドライバーＰＭＯＳトランジスタ１２がオフ方向に遷移して外部電源電圧ＶＤＤからの電流が減少し、内部電圧ＶＩＮＴが低下する。このフィードバック作用により、内部電圧ＶＩＮＴが常に基準電圧ＶＲＥＦとなるように制御される。
【０００６】
内部回路１は、例えばメモリアクセス等が行われていない不活性状態（スタンバイモード）の時には、その内部電流Ｉとしてデバイスリーク電流程度の微小な電流しか流れておらずその内部インピーダンスも大きい。従ってＰＭＯＳトランジスタ１２を介して出力される電流Ｉ０も内部回路１のデバイスリーク電流程度の微小な電流に制御され、内部電圧ＶＩＮＴは基準電圧ＶＲＥＦとなるように制御される。一方、内部回路１にアクティブ信号パルスが入力されて内部回路１が活性状態となると内部回路１の内部インピーダンスも小さくなるために内部電圧ＶＩＮＴが低下するが、上記降圧回路１０のフィードバック作用によりドライバーＰＭＯＳトランジスタ１２がオン方向に遷移して外部電源電圧ＶＤＤからの電流Ｉ０を増加させ、内部電圧ＶＩＮＴを上昇させて基準電圧ＶＲＥＦとなるように制御する。
【０００７】
しかしながら、半導体装置に供給される電源電圧の低電圧化に伴って外部電源電圧ＶＤＤの値が小さくなってくると、外部電源電圧ＶＤＤと降圧された内部電圧ＶＩＮＴの電位差も小さくなり、内部電圧ＶＩＮＴを常時一定電圧に維持することが困難となってくる。例えば、内部電圧ＶＩＮＴが１．５Ｖ、外部電源電圧ＶＤＤが１．８Ｖ以下の低電圧が用いられているような場合、外部電源電圧ＶＤＤと内部電圧ＶＩＮＴ間の電位差は０．３Ｖ以下となり、内部回路１の電源電圧を一定に支えるドライバーＰＭＯＳトランジスタ１２のソースドレイン間の電位差が小さいために、その能力が十分に発揮されない状態になっている。
【０００８】
特に、アクティブ信号が入力されて内部回路１が動作状態となり急激に大きな電流を消費するような場合、内部回路１のピーク電流に対する降圧回路１０の応答が悪くなり、内部電圧ＶＩＮＴが低下してから内部基準電圧ＶＲＥＦに回復するのに遅れが生じる。あるいは内部回路１が動作状態から不動作状態に切り替わって内部電流Ｉが不動作時のデバイスリーク電流にまで減少した場合に、降圧回路１０はその出力電流Ｉ０を即座に応答して減少させることができずにオーバーシュートが発生する。このような内部電源電圧ＶＩＮＴの変動は、内部回路１の動作特性に悪影響を及ぼす。
【０００９】
この内部電源電圧ＶＩＮＴの変動を抑制する手段として、降圧回路１０を構成するドライバーＰＭＯＳトランジスタ１２のチャネル幅Ｗを大きくしてドライバーＰＭＯＳトランジスタ１２の能力を高める、あるいは差動増幅器１１の動作電流を大きくして増幅感度を上げることにより降圧回路１０の応答速度を速くする等の手段を採用することによって内部電圧ＶＩＮＴの変動を小さくすることは可能であるが、このような解決手段は、集積回路に占める降圧回路の面積の増大により内部回路の集積度を低下させる、あるいは降圧回路の消費電流が増加するという新たな問題を発生する。
【００１０】
また、従来、外部電源電圧を所定の内部電圧に変換してＤＲＡＭ等の内部回路に供給する内部電源降圧回路において、ＤＲＡＭ等のセンス動作のように急激に大きな電流を消費する場合に生ずる内部電圧ＶＩＮＴの低下を補償する手段として、例えば特開平１１−８６５４２号公報には、外部電源電圧ノードと内部電圧供給ノードとの間にＰＭＯＳトランジスタを接続し、センス動作などにおいて大きな電流を消費する場合のトリガとなる信号が入力されてから一定期間の間このＰＭＯＳトランジスタをオン状態として外部電源電圧ノードから内部電圧ノードに対して電流を供給する補助的な電流供給源を設ける技術が開示されている。
【００１１】
上記公報記載の技術によれば、内部回路が急激に大きな電流を消費する場合に、内部電源降圧回路から内部電圧供給ノードへの電流供給開始の遅れを、その遅れ時間の間、外部電源電圧ノードから補助のＰＭＯＳトランジスタを介した電流供給で補うことにより、内部電圧ＶＩＮＴの低下（アンダーシュート）を防ぐことが可能となる。
【００１２】
【発明が解決しようとする課題】
上記公報記載の技術の場合、センス動作を行うためのアクティブ信号が内部回路（ＤＲＡＭ等）に入力された時点から所定の期間補助のＰＭＯＳトランジスタをオンとして、外部電源電圧ノードから一定の電流を補給しているために、外部電源電圧ノードからの電流補給開始時点では、この補給電流が逆に内部電圧ＶＩＮＴの変動要因となる虞がある。
【００１３】
例えば図１４の構成において、内部回路１にアクティブ信号パルスが入力されている期間中であっても内部回路１で消費される動作電流は変動しており、一定の動作電流値に固定されているわけではない。一方上記公報記載の技術の場合、外部電源電圧ノードと内部電圧供給ノードとの間に接続されたＰＭＯＳトランジスタからの供給電流はトリガとなる信号が入力されてから一定期間の間のみ一定電流を供給するので、逆に内部電圧ＶＩＮＴの変動要因となる。
【００１４】
また、一般に内部回路１が動作状態となって動作電流Ｉが流れ始めるまでに時間的な遅れ（遅延時間）が生じる場合、アクティブ信号パルスが入力された時点からこの遅延時間の間は、内部電圧供給ライン上の消費電流は殆ど変化しないので、この間に上記ＰＭＯＳトランジスタがオンとなって外部電源から電流が補給されると過剰に電流が供給された状態となって逆に内部電圧ＶＩＮＴが上昇してしまうという問題がある。
【００１５】
さらに、上記公報記載の技術では、上記ＰＭＯＳトランジスタを介した電流供給が終了した後、内部回路が大きな動作電流を消費している状態から活性状態が終了して動作電流が急激に減少したときに生ずる内部電圧ＶＩＮＴのオーバーシュートによる電圧変動には対応できず、トータル的な消費電流の変動による内部電圧ＶＩＮＴの変動を抑制することは困難である。
【００１６】
本発明の目的は、上記問題点に鑑み、内部電圧供給ライン上に過剰な電流を供給することなく、内部回路の消費電流変動による内部電圧ＶＩＮＴの変動をトータル的に抑制する手段を提供することにある。
【００１７】
本発明の他の目的は、内部回路が大きな動作電流を消費している状態から動作が停止して動作電流が急激に減少したときに生ずる内部電圧ＶＩＮＴのオーバーシュートによる電圧変動も抑制可能な手段を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の内部降圧回路は、基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、前記内部電圧供給ラインと接地電位間に、前記内部回路が不活性時における前記降圧回路の出力電流が少なくとも所定値となるように前記降圧回路から補償電流を引き出す補償電流源を接続したことを特徴とする。
【００１９】
本発明によれば、前記降圧回路により降圧された内部電圧を前記内部回路に供給する内部電圧供給ラインと接地電位間に、少なくとも前記内部回路が不活性時に前記降圧回路から所定の出力電流を流すための補償電流源を設けているので、前記降圧回路は内部回路が不活性時においても補償電流以上の電流を出力する高利得領域で動作しており、内部電圧ＶＩＮＴの変動に対する応答特性が高い状態に設定されている。従って、内部回路が活性状態となってピーク電流が発生したとき又は内部回路が活性状態から不活性状態に切り替わって内部回路の電流が急激に減少したときに発生する内部電圧のアンダーシュート又はオーバーシュートにも即座に追随することができ、内部電圧ＶＩＮＴの変動を効率的に防止することが可能となる。
【００２０】
本発明のより具体的な内部降圧回路は、一方の端子に基準電圧が入力され、他方の端子に内部電圧が入力される差動増幅器と、ゲート電極に前記差動増幅器の出力が入力され、ソース電極が外部電源電圧に接続され、ドレイン電極から前記内部電圧を出力するＰＭＯＳ出力トランジスタとを有し、前記外部電源電圧を前記基準電圧に基づいて降圧した前記内部電圧を内部回路に出力する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、前記内部電圧供給ラインと基準電位間に、前記内部回路が不活性時における前記降圧回路の出力電流が少なくとも所定値となるように前記降圧回路から補償電流を引き出す補償電流源を接続したことを特徴とする。
【００２１】
また、本発明の内部降圧回路は、一方の端子に基準電圧が入力され、他方の端子に内部電圧が入力される差動増幅器と、該差動増幅器の出力を増幅する増幅器と、ソース電極が外部電源電圧に接続されドレイン電極から前記内部電圧を出力するドライバーＰＭＯＳトランジスタとからなる、外部電源電圧を所定の内部電圧に降圧する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、前記増幅器の動作電流を前記内部電圧供給ラインから供給することにより、前記増幅器を流れる動作電流を、前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする。
【００２２】
また、本発明の内部降圧回路は、内部電圧を分圧する分圧回路と、一方の端子に基準電圧が入力され、他方の端子に前記分圧回路の出力が入力される差動増幅器と、該差動増幅器の出力を増幅する増幅器と、ソース電極が外部電源電圧に接続されドレイン電極から前記内部電圧を出力するドライバーＰＭＯＳトランジスタとからなる、外部電源電圧を所定の内部電圧に降圧する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、前記差動増幅器および前記増幅器の動作電流を前記内部電圧供給ラインから供給することにより、前記分圧回路と前記差動増幅器および前記増幅器を流れる動作電流を、前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする。
【００２３】
また、本発明の内部降圧回路は、基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路において、前記内部電圧供給ラインと接地電位間に、前記内部電圧供給ラインから供給される電流により動作する機能回路を接続し、該機能回路の動作電流を前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したことを特徴とする。
【００２４】
【発明の実施の形態】
図１は、本発明の第１の実施形態を示す回路図である。図１において、降圧回路１０は、反転入力端に基準電圧ＶＲＥＦが、非反転入力端に内部電圧ＶＩＮＴが入力される差動増幅器１１と、ゲート電極に差動増幅器１１の出力が入力され、ソース電極が外部電源電圧ＶＤＤに接続され、ドレイン電極から内部電圧ＶＩＮＴを出力するドライバーＰＭＯＳトランジスタ１２とによって構成され、内部電圧供給ライン１３上に、外部電源電圧ＶＤＤを降圧した内部電圧ＶＩＮＴが供給される。
【００２５】
内部電圧供給ライン１３上には、動作電源電圧として内部電圧ＶＩＮＴが供給される一つあるいは複数の内部回路１が接続されている。この内部回路１は、アクティブ信号により活性状態と不活性状態に切り替えられ、活性状態のときには動作電流Ｉが流れ、不活性状態のときには微小なデバイスリーク電流が流れている。
【００２６】
また、内部電圧供給ライン１３と基準電位間には、内部回路１が不活性状態のときであっても、降圧回路１０の出力電流Ｉ０が所定値以上となるように降圧回路１０から補償電流Ｉｃを引き出す補償電流源２０が接続される。補償電流源２０は、ドレイン電極とソース電極間が内部電圧供給ライン１３と接地電位間に接続されたＮＭＯＳトランジスタ２２と、ＮＭＯＳトランジスタ２２のゲート電極と接地電位間に接続され、ＮＭＯＳトランジスタ２２のドレイン−ソース間を流れる補償電流を設定する固定あるいは可変のバイアス電圧発生回路２１によって構成されている。
【００２７】
図２は、第１実施形態の動作の概要を説明するためのグラフであり、実線は本実施形態の補償電流源２０を備えたときの動作特性、点線は補償電流源２０を有していない場合の動作特性を示している。以下、図１〜図２を参照して第１の実施形態の動作について説明する。
【００２８】
本発明の補償電流源２０が接続されていない場合、内部回路１が不活性状態の時には降圧回路１０から出力される電流Ｉ０は、内部回路１のデバイスリーク電流程度であるためドライバーＰＭＯＳトランジスタ１２の動作点はカットオフ近傍となり、降圧回路１０はそのループ利得が低い状態で動作を行っている。このような状態で内部回路１が活性状態となって内部回路１の電流が急激に増大した場合、降圧回路１０はループ利得が低いためにその変化に即座に追随することができず、降圧回路１０の内部電圧ＶＩＮＴは図２の点線で示すようなアンダーシュートを生じて大きく変動する。
【００２９】
一方、本発明の補償電流源２０が接続されている場合には、内部回路１が不活性状態の時であっても降圧回路１０から出力されている電流Ｉ０は、内部回路１のリーク電流と補償電流源２０の補償電流Ｉｃの和となり、ドライバーＰＭＯＳトランジスタ１２の動作点は活性領域にあり、従って降圧回路１０はそのループ利得が充分高い状態で動作している。
【００３０】
この状態で、内部回路１にアクティブ信号が入力されて内部回路１が活性状態となり電流Ｉが急激に増大した場合にも、降圧回路１０のループ利得が高いのでその変化に即座に追随することができ、降圧回路１０の内部電圧ＶＩＮＴの変動は図２の実線で示すように小さく抑えられる。
【００３１】
図３は、本発明の第２の実施形態を示す回路図である。図３において、降圧回路１０及び内部回路１は第１の実施形態と同様の構成となっている。
【００３２】
本実施形態では、内部電圧供給ライン１３上の内部回路１が接続されている近傍と接地電位端子との間に、内部回路１が活性状態となって該内部回路１の消費電流Ｉが増加している期間はオフとなり、内部回路１が不活性状態となってその消費電流Ｉがデバイスリーク電流程度のときオンとなって補償電流路を形成する内部電源安定化用の補償電流源３０が接続される。
【００３３】
この内部電源安定化用の補償電流源３０は、ドレイン電極とソース電極間が、内部電圧供給ライン１３と接地端子間に接続されたＮＭＯＳトランジスタ３３と、アクティブ信号を遅延する遅延回路３１と、遅延回路３１により遅延されたアクティブ信号を反転するインバータ３２とからなり、インバータ３２の出力がＮＭＯＳトランジスタ３３のゲート電極に入力される。
【００３４】
なお遅延回路３１は、内部回路１の動作遅延と補償電流源３０の動作遅延を等しくするために挿入されているが、遅延回路３１がなくても両者の動作遅延に差が生じない場合には不要である。また、インバータ３２は、アクティブ信号パルスが負のパルスであれば不要である。
【００３５】
図４は、第２の実施形態の動作タイムチャートであり、図５は、第２実施形態の動作の概要を説明するためのグラフである。以下、図３〜図５を参照して第２の実施形態の動作について説明する。
【００３６】
内部回路１が不活性状態の時には、内部回路１ではリーク電流程度の微少な電流が消費されており、また、アクティブ信号は“Ｌ”であるのでインバータ３２で反転された信号ＰＡは“Ｈ”となっており、ＮＭＯＳトランジスタ３３はオン状態である。従って、降圧回路１０の出力電流Ｉ０は、内部回路１のリーク電流とＮＭＯＳトランジスタ３３を介して内部電圧供給ラインから接地端子に流れる補償電流Ｉｃの和となる。
【００３７】
この状態で、内部回路１に入力されるアクティブ信号が“Ｈ”となると、内部回路１が活性状態となり、消費電流Ｉが急激に増大するが、この電流増大のタイミングは、内部回路１の動作遅延によりアクティブ信号が入力されてから時間τだけ遅れる。
【００３８】
一方、このアクティブ信号は補償電流源３０にも入力され、遅延回路３１において、内部回路１の動作遅延時間に相当する時間τ遅延された後、インバータ３２で反転された信号ＰＡとしてＮＭＯＳトランジスタ３３のゲート電極に供給される。信号ＰＡは、アクティブ信号が“Ｈ”となった時点から時間τ後に“Ｌ”となるので、その時点からＮＭＯＳトランジスタ３３はオフとなり、補償電流Ｉｃは流れなくなる。その後、内部回路１に入力されるアクティブ信号が再び“Ｌ”となり、内部回路１が不活性状態となった時点でＮＭＯＳトランジスタ３３はオン状態となり、再び補償電流ＩＣが流れる。
【００３９】
本実施形態においても、図５に示すように、内部回路１が不活性状態の時には、降圧回路１０から出力されている電流Ｉ０は、内部回路１のリーク電流と補償電流源３０の補償電流Ｉｃの和となり、ドライバーＰＭＯＳトランジスタ１２の動作点は活性領域にあって降圧回路１０はそのループ利得が充分高い状態で動作している。
【００４０】
本実施形態の場合、内部回路１が活性状態となって内部回路１の電流が増大し始める時点で、補償電流源３０による補償電流Ｉｃは停止されるが、その時点では内部回路１に充分大きな動作電流Ｉが流れているので降圧回路１０の出力電流Ｉ０が補償電流Ｉｃ以下となることはなく、従って、降圧回路１０のループ利得は高い状態に維持されているので内部電圧ＶＩＮＴの変化に即座に追随することができ、降圧回路１０の内部電圧ＶＩＮＴの変動は図５の実線で示すように小さく抑えられる。
【００４１】
また本実施形態では、内部回路１にアクティブ信号が入力されてから、消費電流が増大するタイミングに合わせて、それまで流していた補償電流Ｉｃを停止するので、第１の実施形態と比較した場合、内部回路１が不活性状態の時と活性状態の時とで降圧回路１０からの供給電流Ｉ０の変化を小さくすることができ降圧回路１０の電圧追従特性をさらに改善することができるとともに、低消費電流化を図ることが可能である。
【００４２】
また、内部電圧供給ライン１３には内部回路１を複数個接続することが可能であり、その際、各内部回路にそれぞれ補償電流源３０を接続し、遅延回路３１の遅延時間を各内部回路の動作遅延時間に合わせて設定すれば、内部電圧ＶＩＮＴの変動をさらに小さく抑えることができる。
【００４３】
図６は、本発明の第３の実施形態を示す回路図である。本実施形態における補償電流源４０は、第２の実施形態におけるＮＭＯＳトランジスタ３３と直列にＮＭＯＳトランジスタ４３を接続し、このＮＭＯＳトランジスタのゲート電極に可変電圧源を接続して、ＮＭＯＳトランジスタ３３，４３を流れる補償電流を調整可能に構成したことを特徴としている。その他の構成は第２の実施形態と同様であり、動作も第２の実施形態と同様であるので詳細な説明は省略する。
【００４４】
本実施形態によれば、内部回路１を流れるリーク電流のばらつきに応じて補償電流を増減させ、必要以上の電流を流さないようにすることができる。また、実施例では電流調整用のＮＭＯＳトランジスタ４３を直列に接続しているが、ＮＭＯＳトランジスタ３３のゲート電極に入力される反転アクティブ信号ＰＡの電圧を直接調整するように構成すれば、ＮＭＯＳトランジスタ４３を省略しても同様の機能を持たせることは可能である。
【００４５】
図７は、本発明の第４の実施形態を示す回路図である。本実施形態の補償電流源５０は、内部電圧供給ライン１３と接地電位間に、フューズとＮＭＯＳトランジスタを直列に接続した回路を複数個並列に接続し、不活性時における内部回路のリーク電流のばらつきに応じて、フューズをトリミングすることにより内部電圧供給ライン１３と接地電位間に接続されるＮＭＯＳトランジスタの数を調整可能に構成したことを特徴としている。
【００４６】
図７において、複数のＮＭＯＳトランジスタ５１，５２は内部電圧供給ライン１３と接地電位間に並列に接続され、かつ内部電圧供給ライン１３と各ＮＭＯＳトランジスタ５１，５２のドレイン電極間にフューズ５３，５４が接続されている。これらのフューズ５３，５４は、内部回路１のデバイスリーク電流に応じて接続または切断のためのトリミングが可能であり、内部電圧供給ライン１３と接地電位間に接続されるＮＭＯＳトランジスタの数を内部回路１のデバイスリーク電流のばらつきによる変動分に合わせて変更することができる。
【００４７】
例えば図７の構成において、内部回路１のリーク電流が小さい場合には、フューズトリミングは行わずに、ＮＭＯＳトランジスタ５１と５２を並列に接続してＩ１＋Ｉ２を補償電流とする補償電流源５０を構成する。また、内部回路１のリーク電流が比較的大きい場合には、ＮＭＯＳトランジスタ５１または５２のいずれかのフューズを切断して、一方のＮＭＯＳトランジスタのみにより補償電流源５０を構成する。各ＮＭＯＳトランジスタの補償電流Ｉ１とＩ２の値を異ならせておけば、さらに多様な調整が可能になる。
【００４８】
なお図７では、フューズ及びＮＭＯＳトランジスタからなる直列回路が２組並列に接続された例を示しているが、本実施形態は２組に限定されるものではなく、２組以上任意の数のフューズ及びＮＭＯＳトランジスタからなる直列回路を並列接続して構成することができ、その場合には内部回路１のデバイスリーク電流のばらつきに対してより細かい調整が可能となる。
【００４９】
また、各ＮＭＯＳトランジスタ５１，５２のゲート電極に入力されるコントロール信号は、第１実施形態のような常時入力される一定の直流電圧、あるいは第２実施形態のようなアクティブ信号入力時に各ＮＭＯＳトランジスタをオフとするパルス状電圧のいずれであってもよい。
【００５０】
図８は、本発明の第５の実施形態を示す回路図である。本実施形態の補償電流源６０は、内部電圧供給ライン１３と接地電位間に接続されて内部電圧ＶＩＮＴを分圧する抵抗Ｒ１，Ｒ２からなる分圧回路を備え、この分圧回路の分圧出力ＶＴＮを、ＮＭＯＳトランジスタのしきい値電圧近傍の値に設定することにより、内部回路１内のＮＭＯＳトランジスタの不活性時におけるリーク電流のばらつきも補償可能にしたことを特徴としている。
【００５１】
図８において、抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＮは、ソース電極が接地電位に接続されたＮＭＯＳトランジスタ６１のゲート電極に入力される。ＮＭＯＳトランジスタ６１のドレイン電極と内部電圧ＶＩＮＴの間には、ゲート電極とドレイン電極が内部電圧ＶＩＮＴに接続されソース電極がＮＭＯＳトランジスタ６１のドレイン電極に接続された負荷素子としてのＮＭＯＳトランジスタ６２が接続されている。このＮＭＯＳトランジスタ６１および６２からなる回路は、抵抗Ｒ１，Ｒ２からなる分圧回路の出力を反転増幅してＮＭＯＳトランジスタ６３のゲート電極に供給する反転増幅器として機能している。
【００５２】
抵抗Ｒ１，Ｒ２からなる分圧回路の分圧出力ＶＴＮの値は、ＮＭＯＳトランジスタ６１のしきい値電圧近傍の値に設定される。またＮＭＯＳトランジスタ６１のドレイン電極からの出力は、そのドレイン電極とソース電極間が内部電圧供給ライン１３と接地電位間に接続されて補償電流Ｉｃを流すＮＭＯＳトランジスタ６３のゲート電極に入力される。
【００５３】
補償電流源６０を構成するＮＭＯＳトランジスタ６１〜６３と内部回路１内のＮＭＯＳトランジスタは同一の集積回路内の素子として同一工程で形成されるので、これらのＮＭＯＳトランジスタのしきい値電圧は全て等しくなる。以下、図８を参照して本実施形態の動作について説明する。
【００５４】
内部回路１が不活性状態の時に内部回路１に流れるリーク電流は、内部回路１内のＮＭＯＳトランジスタのしきい値電圧に依存しており、そのしきい値電圧が高い場合にはリーク電流は小さく、しきい値電圧が低い場合にはリーク電流は大きくなる。
【００５５】
一方、同一集積回路内に構成されている補償電流源６０内のＮＭＯＳトランジスタ６１のしきい値電圧も内部回路１内のＮＭＯＳトランジスタと同一のしきい値電圧を有しているので、例えば、内部回路１内のＭＯＳトランジスタのしきい値電圧が高くそのデバイスリーク電流が小さい場合、ＮＭＯＳトランジスタ６１のしきい値電圧は、抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＮよりも高くなり、ＮＭＯＳトランジスタ６１はオフ方向に遷移してそのドレイン電圧が高くなる。
【００５６】
その結果、補償電流Ｉｃを流すＮＭＯＳトランジスタ６３のゲート電圧が高くなるので、補償電流Ｉｃが増加する。即ち、内部回路１内のＭＯＳトランジスタのしきい値電圧が高く、リーク電流が小さい場合には、補償電流源６０による補償電流Ｉｃは増加する。
【００５７】
同様に、内部回路１内のＭＯＳトランジスタのしきい値電圧が低くそのデバイスリーク電流が大きい場合には、ＮＭＯＳトランジスタ６１のしきい値電圧は抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＮよりも低くなり、ＮＭＯＳトランジスタ６１はオン方向に遷移するのでそのドレイン電圧が低くなる。その結果、補償電流Ｉｃを流すＮＭＯＳトランジスタ６３のゲート電圧が低くなり、補償電流Ｉｃは減少する。
【００５８】
このように、内部回路１内のＭＯＳトランジスタのしきい値電圧が高くリーク電流が小さい場合には、補償電流源６０による補償電流Ｉｃが増大し、内部回路１内のＭＯＳトランジスタのしきい値電圧が低くリーク電流が大きい場合には、補償電流源６０による補償電流Ｉｃが減少するので、内部回路１のリーク電流に製造によるばらつきがあっても、降圧回路１０から出力される出力電流Ｉ０の製品毎の変動は抑制される。
【００５９】
図９は、本発明の第６の実施形態を示す回路図である。本実施形態の補償電流源７０は、上記第５の実施形態における補償電流源６０内のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えて構成したものであって、内部電圧供給ライン１３と接地電位間に接続されて内部電圧ＶＩＮＴを分圧する抵抗Ｒ１，Ｒ２からなる分圧回路を備え、この分圧回路の分圧出力ＶＴＰを、ＰＭＯＳトランジスタのしきい値電圧近傍の値に設定することにより、内部回路１内のＰＭＯＳトランジスタの不活性時におけるリーク電流のばらつきも補償したことを特徴としている。
【００６０】
図９において、抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＰは、ソース電極が内部電圧ＶＩＮＴに接続されたＰＭＯＳトランジスタ７１のゲート電極に入力される。ＰＭＯＳトランジスタ７１のドレイン電極と接地電位間には、ゲート電極とドレイン電極が接地電位に接続されソース電極がＰＭＯＳトランジスタ７１のドレイン電極に接続された負荷素子としてのＰＭＯＳトランジスタ７２が接続されている。このＰＭＯＳトランジスタ７１および７２からなる回路は、抵抗Ｒ１，Ｒ２からなる分圧回路の出力を反転増幅してＰＭＯＳトランジスタ７３のゲート電極に供給する反転増幅器として機能している。
【００６１】
抵抗Ｒ１，Ｒ２からなる分圧回路の分圧出力ＶＴＰの値はＰＭＯＳトランジスタ７１のしきい値電圧近傍の値に設定される。またＰＭＯＳトランジスタ７１のドレイン電極からの出力は、そのソース電極とドレイン電極間が内部電圧供給ライン１３と接地電位間に接続されて補償電流Ｉｃを流すＰＭＯＳトランジスタ７３のゲート電極に入力される。
【００６２】
補償電流源７０を構成するＰＭＯＳトランジスタ７１〜７３と内部回路１内のＰＭＯＳトランジスタは同一の集積回路内の素子として同一工程で形成されるので、これらのＰＭＯＳトランジスタのしきい値電圧は全て等しくなる。以下、図９を参照して本実施形態の動作について説明する。
【００６３】
内部回路１が不活性状態の時に内部回路１に流れるリーク電流は、内部回路１内のＰＭＯＳトランジスタのしきい値電圧に依存しており、そのしきい値電圧が高い場合にはリーク電流は大きく、しきい値電圧が低い場合にはリーク電流は小さくなる。
【００６４】
一方、同一集積回路内に構成されている補償電流源７０内のＰＭＯＳトランジスタ７１のしきい値電圧も内部回路１内のＰＭＯＳトランジスタと同一のしきい値電圧を有しているので、例えば、内部回路１内のＰＭＯＳトランジスタのしきい値電圧が高くそのデバイスリーク電流が大きい場合、ＰＭＯＳトランジスタ７１のしきい値電圧は、抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＰよりも高くなり、ＰＭＯＳトランジスタ７１はオン方向に遷移してそのドレイン電圧が高くなる。
【００６５】
その結果、補償電流Ｉｃを流すＰＭＯＳトランジスタ７３のゲート電圧が高くなるので、補償電流Ｉｃが減少する。即ち、内部回路１内のＰＭＯＳトランジスタのしきい値電圧が高く、リーク電流が大きい場合には、補償電流源７０による補償電流Ｉｃは減少する。
【００６６】
同様に、内部回路１内のＰＭＯＳトランジスタのしきい値電圧が低くそのデバイスリーク電流が小さい場合、ＰＭＯＳトランジスタ７１のしきい値電圧は、抵抗Ｒ１，Ｒ２からなる分圧回路で分圧された内部電圧ＶＩＮＴの分圧出力ＶＴＰよりも低くなり、ＰＭＯＳトランジスタ７１はオフ方向に遷移してそのドレイン電圧が低くなる。
【００６７】
その結果、補償電流Ｉｃを流すＰＭＯＳトランジスタ７３のゲート電圧が低くなるので、補償電流Ｉｃが増加する。即ち、内部回路１内のＰＯＳトランジスタのしきい値電圧が低く、リーク電流が小さい場合には、補償電流源７０による補償電流Ｉｃは増加する。従って、本実施形態の場合も上記第５の実施形態の場合と同様に、内部回路１のリーク電流に製造によるばらつきがあっても、降圧回路１０から出力される出力電流Ｉ０の製品毎の変動は抑制される。
【００６８】
図１０は、本発明の第７の実施形態を示す回路図である。本実施形態は、上記第５の実施形態と第６の実施形態を組み合わせ、内部電圧供給ライン１３と接地電位間に補償電流源６０と７０を並列に接続したものであり、内部回路１がＣＭＯＳ構成となっている場合等に適用することにより、内部回路１内のＣＭＯＳ回路の不活性時におけるリーク電流のばらつきを補償しながら、降圧回路１０から所定の電流（ＩＮ＋ＩＰ）を引き出す補償電流源として機能させることができる。
【００６９】
本実施形態における補償電流源６０と７０の動作は、それぞれ上記第５の実施形態と第６の実施形態の動作と同様であるので、詳細な動作説明は省略する。
【００７０】
なお、上記第５〜第７の実施形態では、補償電流を流すＮＭＯＳトランジスタ６３およびＰＭＯＳトランジスタ７３のゲート電極に入力されるコントロール信号は、第１実施形態のような常時入力される構成となっているが、第２実施形態のようなアクティブ信号入力時にＮＭＯＳトランジスタ６３およびＰＭＯＳトランジスタ７３をオフとするように構成することもできる。
【００７１】
図１１は、本発明の第８の実施形態を示す回路図である。本実施形態では、内部降圧回路を構成する差動増幅器の出力を入力して増幅し、ドライバーＰＭＯＳトランジスタ１２のゲート電極に出力する増幅器を備えており、この増幅器の動作電流を内部電圧供給ライン１３から供給するように構成して、内部回路１が不活性時における上記降圧回路の出力電流Ｉ０を所定値に設定する補償電流源として兼用したことを特徴としている。
【００７２】
図１１において、本実施形態の降圧回路１１０は、非反転入力端に基準電圧ＶＲＥＦが、反転入力端に内部電圧ＶＩＮＴが入力される差動増幅器１１１と、ＮＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１４とからなり、差動増幅器１１１の出力を増幅するＣＭＯＳ構成の増幅器１１２と、ゲート電極にＣＭＯＳ構成の増幅器１１２の出力が入力され、ソース電極が外部電源電圧ＶＤＤに接続され、ドレイン電極から内部電圧ＶＩＮＴを出力するドライバーＰＭＯＳトランジスタ１２によって構成されている。
【００７３】
上記ＣＭＯＳ構成の増幅器１１２は内部電圧供給ライン１３と接地電位間に接続されており、その動作電流は内部電圧供給ライン１３から供給される。本実施形態では、このＣＭＯＳ構成の増幅器１１２の動作電流Ｉｃを内部電源安定化用の補償電流源として兼用したことを特徴としている。以下、本実施形態の動作について説明する。
【００７４】
降圧回路１１０では、差動増幅器１１１において内部電源ライン１３上の内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとが比較され、例えば内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも低下すると、差動増幅器１１１の出力電圧が上昇するため、ＰＭＯＳトランジスタ１１４はオフ方向に、ＮＭＯＳトランジスタ１１３はオン方向に遷移し、増幅器１１２の出力電圧が低下する。その結果、ドライバーＰＭＯＳトランジスタ１２はオン方向に遷移し、外部電源電圧ＶＤＤからの電流が増加して内部電圧ＶＩＮＴを上昇する。
【００７５】
一方、内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも上昇すると、差動増幅器１１１の出力電圧が低下するため、ＰＭＯＳトランジスタ１１４はオン方向に、ＮＭＯＳトランジスタ１１３はオフ方向に遷移し、増幅器１１２の出力電圧が上昇する。その結果、ドライバーＰＭＯＳトランジスタ１２がオフ方向に遷移して外部電源電圧ＶＤＤからの電流が減少し、内部電圧ＶＩＮＴが低下する。以上のフィードバック作用により、内部電圧ＶＩＮＴが常に基準電圧ＶＲＥＦとなるように制御される。
【００７６】
さらに本実施形態の場合、内部電圧ＶＩＮＴがＣＭＯＳ増幅器１１２の動作電源となっているので、内部電圧ＶＩＮＴが上昇するとＣＭＯＳ増幅器１１２の出力電圧も上昇し、ドライバーＰＭＯＳトランジスタ１２をオフ方向に遷移させて内部電圧ＶＩＮＴを低下する方向に作用し、一方、内部電圧ＶＩＮＴが低下するとＣＭＯＳ増幅器１１２の出力電圧も低下し、ドライバーＰＭＯＳトランジスタ１２をオン方向に遷移させて内部電圧ＶＩＮＴを上昇させる方向に作用する。
【００７７】
従って、差動増幅器１１１とＣＭＯＳ増幅器１１２およびドライバーＰＭＯＳトランジスタ１２からなるフィードバックループと、ＣＭＯＳ増幅器１１２とドライバーＰＭＯＳトランジスタ１２からなるフィードバックループとが相乗的に作用するのでそのループ利得はさらに高くなり、内部電圧ＶＩＮＴの変動に対する応答特性を一層改善することができる。
【００７８】
本実施形態によれば、差動増幅器１１１の出力を、ＰＭＯＳトランジスタ１１４及びＮＭＯＳトランジスタ１１３からなるＣＭＯＳ増幅器１１２で増幅しているので、差動増幅器１１１の動作電流を大きくすることなく降圧回路の感度を上げることができると共に、内部電圧ＶＩＮＴをＣＭＯＳ増幅器１１２の動作電源としているので２重のフィードバックループが形成され、低消費電力化および内部電圧ＶＩＮＴの変化に対する応答特性の一層の改善を実現でき、さらに補償電流源を別途設けなくても内部電圧の安定化を図ることができる。
【００７９】
図１２は、本発明の第９の実施形態を示す回路図である。本実施形態の降圧回路１２０は、上記第８の実施形態におけるＣＭＯＳ増幅器１１２の代わりに、ゲート電極に差動増幅器１１１の出力が入力され、ソース電極が内部電圧ＶＩＮＴに接続され、ドレイン電極にＮＭＯＳトランジスタ１２３からなる定電流負荷回路が接続されたＰＭＯＳトランジスタ１２４によって構成された増幅器１２２を備えていることを特徴としている。その他の構成は上記第８の実施形態と同様である。
【００８０】
本実施形態では、この増幅器１２２の動作電流Ｉｃが内部電源安定化用の補償電流源として兼用される。以下、本実施形態の動作について説明する。
【００８１】
降圧回路１２０では、差動増幅器１１１において内部電源ライン１３上の内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとが比較され、例えば内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも低下すると、差動増幅器１１１の出力電圧が上昇するため、ＰＭＯＳトランジスタ１２４はオフ方向に遷移してその出力電圧が低下する。その結果、ドライバーＰＭＯＳトランジスタ１２はオン方向に遷移し、外部電源電圧ＶＤＤからの電流が増加して内部電圧ＶＩＮＴを上昇する。
【００８２】
一方、内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも上昇すると、差動増幅器１１１の出力電圧が低下するため、ＰＭＯＳトランジスタ１２４はオン方向に遷移してその出力電圧が上昇する。その結果、降圧用ドライバーＰＭＯＳトランジスタ１２がオフ方向に遷移して外部電源電圧ＶＤＤからの電流が減少して内部電圧ＶＩＮＴを低下させる。以上のフィードバック作用により、内部電圧ＶＩＮＴが常に基準電圧ＶＲＥＦとなるように制御される。
【００８３】
本実施形態においても、差動増幅器１１１の出力を、ＰＭＯＳトランジスタ１２４による増幅器１２２で増幅しているので、差動増幅器１１１の動作電流を大きくすることなく降圧回路の感度を上げることができ、従って、低消費電力化および内部電圧ＶＩＮＴの変化に対する応答特性の改善を実現できると共に、補償電流源を別途設けなくても内部電圧の安定化を図ることができる。
【００８４】
また、本実施形態においても、差動増幅器１１１と増幅器１２２およびドライバーＰＭＯＳトランジスタ１２からなるフィードバックループと、増幅器１２２とドライバーＰＭＯＳトランジスタ１２からなるフィードバックループとが相乗的に作用するのでそのループ利得はさらに高くなり、内部電圧ＶＩＮＴの変動に対する応答特性を一層改善することができる。なお、図１２において、差動増幅器１１１の出力をＮＭＯＳトランジスタ１２３のゲート電極に入力し、ＰＭＯＳトランジスタ１２４のゲート電極には一定電圧を供給することによりＰＭＯＳトランジスタ１２４を定電流負荷とするように変更しても同様の効果が得られる。
【００８５】
図１３は、本発明の第１０の実施形態を示す回路図である。本実施形態の降圧回路１３０は、上記第８の実施形態において、差動増幅器１１１の動作電流も内部電圧ＶＩＮＴから供給するように構成したことを特徴としている。そのため差動増幅器１１１の反転入力端には内部電圧ＶＩＮＴを抵抗Ｒ１，Ｒ２で分圧した電圧が供給され、差動増幅器１１１の非反転入力端に供給される基準電圧ＶＲＥＦとして、設定内部電圧をＶＩＮＴに対して、ＶＩＮＴ・Ｒ２／（Ｒ１＋Ｒ２）の電圧に設定される。
【００８６】
本実施形態の基本的な動作は、上記第８の実施形態と同様であるので、詳細な動作説明は省略する。本実施形態では、この増幅器１１２の動作電流Ｉ１と差動増幅器１１１の動作電流Ｉ２及び分圧回路を流れる電流Ｉ３の和（Ｉ１＋Ｉ２＋Ｉ３）を内部電源安定化用の補償電流源として利用可能であるので補償電流源の電流値を大きくすることができ、上記第８の実施形態の効果に加えて、補償電流値の選定が容易となる効果が生ずる。
【００８７】
なお、図１３において、ＣＭＯＳインバータ構成の増幅器を、図１２に示す第９の実施形態のように一方のＭＯＳトランジスタを定電流負荷として機能するように変更しても同様の効果が得られる。
【００８８】
図１４は、本発明の第１１の実施形態を示す回路図である。本実施形態は、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路１が接続されている内部電圧供給ライン１３に、この内部電圧が直流電源として供給されて動作する機能回路１４０を接続し、この機能回路に流す直流電流Ｉａを内部電源安定化用の補償電流源として兼用したことを特徴としている。
【００８９】
内部電圧供給ライン１３に接続する機能回路１４０としては、低振幅信号を受ける入力初段バッファ、レベル変換回路、センスアンプ等の増幅回路、ＶＩＮＴ系回路内で使用する定電圧発生回路、電圧保持のためにリーク電流（定常電流）を必要とするメモリセルもしくはラッチ回路等、内部降圧電圧により動作可能な適宜の機能回路を接続することができる。
【００９０】
本実施形態によれば、内部回路が不活性状態で微小なリーク電流しか流れていない状態においても、機能回路１４０には所定の動作電流Ｉａが流れているので、降圧回路１０からは常時Ｉａ以上の電流が出力されそのループ利得は充分高い値に維持されている。従って、補償電流源を別途設けなくても降圧回路１０の感度を上げることができ、内部電圧ＶＩＮＴの変化に対する応答特性の改善を図ることができるとともに、補償電流源を別途設ける必要がないのでその分低消費電力化を図ることができる。
【００９１】
上記各実施形態では、内部電圧供給ライン１３と接地電位間に、アクティブ信号により活性状態と不活性（スタンバイ）状態が切り替えられる内部回路１と並列に内部回路１が不活性（スタンバイ）時における降圧回路１０の出力電流を補償するための補償電流源を接続しているが、内部回路１が不活性（スタンバイ）時におけるリーク電流自体を意図的に制御することにより、このリーク電流を所定の補償電流として安定的に流すように構成することもできる。
【００９２】
内部回路１が不活性状態（スタンバイモード）の時に内部回路１に流れるデバイスリーク電流はサブスレッショルドリークであり、ＭＯＳトランジスタのスレッショルド電圧Ｖｔｈに依存した値である。通常このデバイスリーク電流は内部回路１が活性状態（アクティブイモード）の時に流れる電流の５％未満である。そこで、例えば、内部回路１を構成するＭＯＳトランジスタのバンド間リーク電流、ゲート酸化膜のトンネル電流、サブスレッショルドリーク電流（意図的にトランジスタの閾値を下げて増大させる）等を利用して、リーク電流が増大するようにデバイスパラメータを設定することにより、内部回路１が不活性状態（スタンバイモード）の時のデバイスリーク電流を活性状態（アクティブイモード）の時に流れる電流の５％以上に増加させ、この増加したデバイスリーク電流により降圧回路１０の感度を上げて、降圧回路１０の応答特性を改善することも可能である。
【００９３】
【発明の効果】
本発明は、基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路に対して、前記内部電圧供給ラインと接地電位間に、前記内部回路が不活性時に前記降圧回路から所定の出力電流を流すための補償電流源を設けているので、降圧回路の応答特性が改善され、内部回路が活性状態となってピーク電流が発生したとき又は内部回路が活性状態から不活性状態に切り替わって内部回路の電流が急激に減少したときに発生する内部電圧のアンダーシュート又はオーバーシュートにも即座に追随することができ、内部電圧の変動を効率的に防止することができる。
【００９４】
また本発明は、外部電源電圧を所定の内部電圧に降圧する降圧回路を、一方の端子に基準電圧が入力され他方の端子に内部電圧が入力される差動増幅器と、該差動増幅器の出力を増幅する増幅器と、ソース電極が外部電源電圧に接続されドレイン電極から前記内部電圧を出力するドライバーＰＭＯＳトランジスタにより構成し、前記増幅器あるいは前記差動増幅器及び前記増幅器の動作電流を前記内部電圧供給ラインから供給する構成とし、前記増幅器あるいは前記差動増幅器及び前記増幅器を、前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したので、消費電流を増加させることなく降圧回路の応答特性を改善することができ、内部回路が活性状態となってピーク電流が発生したとき又は内部回路が活性状態から不活性状態に切り替わって内部回路の電流が急激に減少したときに発生する内部電圧のアンダーシュート又はオーバーシュートにも即座に追随して内部電圧の変動を効率的に防止することができる。
【００９５】
また本発明は、基準電圧と内部電圧とを比較し、該比較結果に基づいて外部電源電圧を降圧した前記内部電圧を発生する降圧回路と、アクティブ信号により活性状態と不活性状態が切り替えられる内部回路が接続され、該内部回路に対して前記降圧回路により降圧された内部電圧を供給する内部電圧供給ラインとを有する内部降圧回路に対して、前記内部電圧供給ラインと接地電位間に、前記内部電圧供給ラインから供給される電流により動作する機能回路を接続し、該機能回路の動作電流を前記内部回路が不活性時における前記降圧回路の出力電流を所定値に設定するための補償電流源として兼用したので、消費電流を増加させることなく降圧回路の応答特性を改善することができ、内部回路が活性状態となってピーク電流が発生したとき又は内部回路が活性状態から不活性状態に切り替わって内部回路の電流が急激に減少したときに発生する内部電圧のアンダーシュート又はオーバーシュートにも即座に追随して内部電圧の変動を効率的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を説明するためのグラフである。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】第２の実施形態の動作を示すタイムチャートである。
【図５】第２の実施形態の動作を説明するためのグラフである。
【図６】本発明の第３の実施形態を示す回路図である。
【図７】本発明の第４の実施形態を示す回路図である。
【図８】本発明の第５の実施形態を示す回路図である。
【図９】本発明の第６の実施形態を示す回路図である。
【図１０】本発明の第７の実施形態を示す回路図である。
【図１１】本発明の第８の実施形態を示す回路図である。
【図１２】本発明の第９の実施形態を示す回路図である。
【図１３】本発明の第１０の実施形態を示す回路図である。
【図１４】本発明の第１１の実施形態を示す回路図である。
【図１５】本発明が適用される降圧回路の一例を示す図である。
【符号の説明】
１  内部回路
１０，１１０，１２０，１３０  降圧回路
１１  差動増幅器
１２  ドライバーＰＭＯＳトランジスタ
１３  内部電圧供給ライン
２０，３０，３０，５０，６０，７０  補償電流源
２１，４１  バイアス発生回路
２２，３３，４３，５１，５２，６１〜６３，１１３，１１４  ＮＭＯＳトランジスタ
３１  遅延回路
３２  インバータ
７１〜７３，１１４，１２４  ＰＭＯＳトランジスタ
１１２，１２２  増幅器
１４０  機能回路
【図１】
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【図２】
0003825300.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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