(57)【特許請求の範囲】
【請求項１】
第一導電型の第一領域に形成され、ゲート電極、ドレイン領域、及び電源電位が与えられるソース領域を有し、前記ドレイン領域にパッドが接続される第二導電型のトランジスタと、
前記第一導電型の第一領域に少なくとも一部が重なり合うように形成され、前記電源電位が与えられる第一導電型の第一不純物領域と、
前記第一導電型の第一領域に形成され、トランジスタの構成要素とならない第二導電型の第二不純物領域とを含み、
前記第二導電型のトランジスタの前記ゲート電極が、前記第二不純物領域に電気的に接続され、
前記パッドからのサージに対して、前記第二不純物領域と前記第一領域とにより構成されるダイオードにより、前記ゲート電極のゲート酸化膜を保護することを特徴とする半導体装置の保護回路。
【請求項２】
請求項１において、
前記ソース領域と該ソース領域に対向する位置に形成される前記第一不純物領域との間であって、前記ゲート電極を基準として前記ソース領域側の領域に、前記第二不純物領域が形成されていることを特徴とする半導体装置の保護回路。
【請求項３】
請求項２において、
前記ゲート電極を前記第一不純物領域側に延長したゲート電極延長部に形成される第二コンタクトと、
前記第二不純物領域に形成される第一コンタクトと、
前記第二コンタクト及び前記第一コンタクトを介して、前記ゲート電極延長部と前記第二不純物領域との間を接続する配線層とを含むことを特徴とする半導体装置の保護回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ドレイン領域に形成されるドレインコンタクトと前記ソース領域に形成されるソースコンタクトとの間の距離をＬ１、前記ドレインコンタクトと前記第二不純物領域に形成される第一コンタクトとの間の距離をＬ２とした場合に、Ｌ２がＬ１よりも長いことを特徴とする半導体装置の保護回路。
【請求項５】
請求項１乃至３のいずれかにおいて、
前記ドレイン領域に形成されるドレインコンタクトと前記ソース領域に形成されるソースコンタクトとの間の寄生抵抗をＲ１、前記ドレインコンタクトと前記第二不純物領域に形成される第一コンタクトとの間の寄生抵抗をＲ２とした場合に、Ｒ２がＲ１よりも大きいことを特徴とする半導体装置の保護回路。
【請求項６】
請求項１乃至３のいずれかにおいて、
前記パッドからのサージが前記ドレイン領域に印加された場合に、前記ドレイン領域と前記第一領域と前記ソース領域とにより構成される第一バイポーラトランジスタがオンになり且つ前記ドレイン領域と前記第一領域と前記第二不純物領域とにより構成される第二バイポーラトランジスタがオンにならないようにすることで、前記第二不純物領域を保護することを特徴とする半導体装置の保護回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記ゲート電極と前記第二不純物領域とを電気的に接続するための最小寸法の一個の第一コンタクトが、前記第二不純物領域に形成されていることを特徴とする半導体装置の保護回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第二不純物領域の周囲の素子分離膜に重なり合わないように前記第二不純物領域に金属シリサイド層が形成され、
前記ゲート電極と前記金属シリサイド層とを電気的に接続するための第一コンタクトが、前記金属シリサイド層に形成されていることを特徴とする半導体装置の保護回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記保護回路は、前記ドレイン領域が前記パッドに接続される出力バッファであり、
前記ゲート電極及び前記第二不純物領域に与えられる信号の電源電位と、前記第一不純物領域に与えられる電源電位とを、前記第二不純物領域と前記第一領域により形成されるダイオードをオンさせない電位に設定することを特徴とする半導体装置の保護回路。
【請求項１０】
請求項９において、
前記ゲート電極及び前記第二不純物領域に与えられる信号の電源電位を、前記第一不純物領域に与えられる電源電位と同電位にすることを特徴とする半導体装置の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置を静電気等のサージから保護する保護回路に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
図１（Ａ）に、第一従来例の保護回路を示す。この第一従来例では、出力バッファ２０２を構成するトランジスタ２０３、２０４のドレイン領域は、パッド２０１に直接接続される。またトランジスタ２０３、２０４のゲート電極は、内部回路２０５、２０６に直接接続される。
【０００３】
しかしながら、この第一従来例には、静電気等のサージがパッド２０１に加えられた場合に、アバランシェブレイクを起こすドレイン領域を有するトランジスタ２０３、２０４自身のゲート絶縁膜の静電破壊や特性変動を招くという問題がある。
【０００４】
このような第一従来例の問題を解決するものとして、特開平５−２７５６２４号公報、特開平２−２７７２６５号公報に開示される第二、第三従来例が知られている。
【０００５】
第二従来例では図１（Ｂ）に示すように、パッド２１１に対して、出力バッファ２１２と並列にトランジスタ２１５が接続される。そしてトランジスタ２１５のゲート電極には、常時オンになっているトランジスタ２１６が接続される。この第二従来例では、トランジスタ２１５を設けることで、出力バッファ２１２等を保護している。また常時オンになっているトランジスタ２１６をトランジスタ２１５のゲート電極に接続することで、トランジスタ２１５のゲート絶縁膜が静電破壊されるのを防止している。
【０００６】
第三従来例では図１（Ｃ）に示すように、パッド２２１に対して、入力バッファ２２２と並列にトランジスタ２２４、２２５が接続される。またトランジスタ２２４、２２５のゲート電極には抵抗２２６、２２７が接続される。この第三の従来例では、トランジスタ２２４、２２５を設けることで、入力バッファ２２２等を保護している。また抵抗２２６、２２７をトランジスタ２２４、２２５のゲート電極に接続することで、トランジスタ２２４、２２５のゲート絶縁膜が静電破壊されるのを防止している。
【０００７】
しかしながら、図１（Ｂ）の第二従来例では、出力バッファ２１２以外に、別のトランジスタ２１５、２１６が必要になる。このため、保護回路の占有面積が大きくなり、チップ面積の増大化を招く。
【０００８】
また図１（Ｂ）の第二従来例では、抵抗成分を有するトランジスタ２１６がトランジスタ２１５のゲート電極に接続される。従って、パッド２１１の電位が急激に変化した場合に、この電位変化に対してトランジスタ２１５のゲート電極の電位が追従できず、トランジスタ２１５のゲート絶縁膜が静電破壊されるという問題がある。また図１（Ｃ）の第三従来例のようにトランジスタ２２４、２２５のゲート電極に抵抗２２６、２２７を接続する構成には、パッド２２１の電位が急激に変化した場合に、この電位変化に対するゲート電極の電位の追従が遅れるという問題がある。
【０００９】
本発明は、以上のような課題を解決するためになされたものであり、その目的とするところは、小さな回路規模で半導体装置を十分に保護できる保護回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明に係る半導体装置の保護回路は、第一導電型の第一領域に形成され、ゲート電極、ドレイン領域、及び電源電位が与えられるソース領域を有する第二導電型のトランジスタと、前記第一導電型の第一領域に少なくとも一部が重なり合うように形成され、前記電源電位が与えられる第一導電型の第一不純物領域と、前記第一導電型の第一領域に形成され、トランジスタの構成要素とならない第二導電型の第二不純物領域とを含み、前記第二導電型のトランジスタの前記ゲート電極が、前記第二不純物領域に電気的に接続されていることを特徴とする。
【００１１】
本発明では、急激な静電気等のサージに対しアバランシェブレイクを起こすドレイン領域を有するトランジスタのゲート電極が、ドレイン領域と同一導電型であり第一領域に存在する第二不純物領域に接続される。従ってドレイン領域のアバランシェブレイクによる第一領域（チャネル領域）の電位変化は、第一領域と第二不純物領域からなるダイオードを介しゲート電極に伝えられることになる。これによりゲート電極とチャネル領域の電位差が瞬時に緩和され、ゲート絶縁膜の破壊や特性変動が防止される。この結果、アバランシェブレイクを起こすドレイン領域を有するトランジスタの、静電気などのサージに対する耐性を強めることが可能になる。
【００１２】
また本発明は、前記ソース領域と該ソース領域に対向する位置に形成される前記第一不純物領域との間であって、前記ゲート電極を基準として前記ソース領域側の領域に、前記第二不純物領域が形成されていることを特徴とする。このような領域に第二不純物領域を形成することで、空きスペースの有効利用を図れ、効率の良いレイアウトが可能になる。また第二不純物領域をドレイン領域から離すことが可能となり、ドレイン領域、第一領域及び第二不純物領域で構成されるバイポーラがオンしないようにすることが可能となる。
【００１３】
また本発明は、前記ゲート電極を前記第一不純物領域側に延長したゲート電極延長部に形成される第二コンタクトと、前記第二コンタクトを介して前記ゲート電極に接続される配線層と、前記配線層と前記第二不純物領域との間を接続する第一コンタクトとを含むことを特徴とする。このようにすることで、第二コンタクトに隣接する領域に作り出される空きスペースを有効でき、効率の良いレイアウトが可能となる。
【００１４】
また本発明は、前記ドレイン領域に形成されるドレインコンタクトと前記ソース領域に形成されるソースコンタクトとの間の距離をＬ１、前記ドレインコンタクトと前記第二不純物領域に形成される第一コンタクトとの間の距離をＬ２とした場合に、Ｌ２がＬ１よりも長いことを特徴とする。また本発明は、前記ドレイン領域に形成されるドレインコンタクトと前記ソース領域に形成されるソースコンタクトとの間の寄生抵抗をＲ１、前記ドレインコンタクトと前記第二不純物領域に形成される第一コンタクトとの間の寄生抵抗をＲ２とした場合に、Ｒ２がＲ１よりも大きいことを特徴とする。このようにすることで、ドレイン領域、第一領域及び第二不純物領域で構成されるバイポーラがオンしないようにすること可能となり、第二不純物領域が電流経路になることを防止できる。これにより、第二不純物領域を、ゲート電極との接続が可能な限り最小の面積で形成することが可能となる。
【００１５】
また本発明は、半導体装置を保護する際に、前記ドレイン領域と前記第一領域と前記ソース領域とにより構成される第一バイポーラがオンになり且つ前記ドレイン領域と前記第一領域と前記第二不純物領域とにより構成される第二バイポーラがオンにならないように、前記ドレイン領域、前記ソース領域、前記第一、第二不純物領域をレイアウトすることを特徴とする。このように第一バイポーラがオンになり第二バイポーラがオンにならないようにする手法としては、上記のようにＬ２＞Ｌ１、Ｒ２＞Ｒ１とする手法以外にも、例えば第二不純物領域の近くに第一不純物領域を形成する等の種々の手法を考えることができる。
【００１６】
また本発明は、前記ゲート電極と前記第二不純物領域とを電気的に接続するための最小寸法の一個の第一コンタクトが、前記第二不純物領域に形成されていることを特徴とする。このようにすることで、最小の占有面積で、ゲート電極を第二不純物領域に電気的に接続することが可能となる。これにより保護回路のレイアウト面積を小さくでき、チップ面積の縮小化を図れる。なお、本発明においては、第二不純物領域が大電流の電流経路にならないように、レイアウトの工夫を行うことが望まれる。
【００１７】
また本発明は、前記第二不純物領域の周囲の素子分離膜に重なり合わないように前記第二不純物領域に金属シリサイド層が形成され、前記ゲート電極と前記金属シリサイド層とを電気的に接続するための第一コンタクトが、前記金属シリサイド層に形成されていることを特徴とする。このようにすることで、第一コンタクトでのオーミック接続を実現できると共に、静電気等のサージによる半導体装置の破壊を有効に防止できる。
【００１８】
また本発明は、前記ゲート電極及び前記第二不純物領域に与えられる信号の電源電位と、前記第一不純物領域に与えられる電源電位とを、前記第二不純物領域と前記第一領域により形成されるダイオードをオンさせない電位に設定することを特徴とする。このようにすることで、第二不純物領域と第一領域とにより形成されるダイオードがオンしてリーク電流が発生するのを有効に防止できる。
【００１９】
この場合、、前記ゲート電極及び前記第二不純物領域に与えられる信号の電源電位を、前記第一不純物領域に与えられる電源電位と同電位にすることが望ましい。
【００２０】
また本発明では、パッドに接続される出力バッファ、入力バッファ及び入出力バッファの少なくとも１つを保護することを特徴とする。このようにすることで、静電気等のサージに対する耐性が高く且つレイアウト面積の小さい出力バッファ、入力バッファ、入出力バッファを提供できるようになる。これにより、信頼性の向上を図りながらチップ面積の縮小化を図れるようになる。
【００２１】
また本発明は、第一電源系で動作する第一回路ブロックと該第一電源系と異なる第二電源系で動作する第二回路ブロックとの間のインターフェース回路を保護することを特徴とする。このようにすることで第一電源系からのサージにより第二回路ブロックの回路が破壊したり、第二電源系からのサージにより第一回路ブロックの回路が破壊したりする等の事態を防止できるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の良好な実施形態について説明する。なお以下では、第一導電型をｐ型とし、第二導電型をｎ型として説明する。またトランジスタとしてＭＯＳ型トランジスタを用いた場合を例にとり説明する。しかしながら、本発明は、第一導電型がｎ型であり、第二導電型がｐ型である場合にも適用できる。またＭＯＳ型トランジスタ以外にも、ＭＩＳ型トランジスタなどの種々のトランジスタに適用できる。
【００２３】
１．本実施形態の構成
図２（Ａ）に、本実施形態の保護回路の平面図の一例を示す。また図２（Ｂ）に、図２（Ａ）におけるＡ−Ｂ線の断面概念図を示す。
【００２４】
図２（Ａ）、（Ｂ）において、ｎ型のトランジスタ２５は、半導体基板１７のｐ型ウェル１６（第一領域）に形成される。またトランジスタ２５は、ソース領域２、ポリシリコン等からなるゲート電極３、及びドレイン領域４を有する。ここでソース領域２は接地電位（下側電源電位）に接続される。またドレイン領域３は、図示しないパッドに接続される。
【００２５】
ｐ型不純物領域５（第一の不純物領域）は、拡散、イオン注入等の製造プロセスを用いてｐ型ウェル１６に形成される。このｐ型不純物領域５は、ｐ型ウェル１６に電位を与えるためのものである。そしてｐ型不純物領域５には接地電位が与えられるため、ｐ型ウェル１６にも接地電位が与えられることになる。なおｐ型不純物領域５は、少なくともその一部がｐ型ウェル１６に重なり合うように形成されていればよい。
【００２６】
ｎ型不純物領域１（第二不純物領域）は、拡散、イオン注入等の製造プロセスを用いてｐ型ウェル１６に形成される。そして、このｎ型不純物領域１とｐ型ウェル１６とによりダイオードＤ１が形成される。なお本実施形態では、ｎ型不純物領域１がトランジスタの構成要素とならないようになっている。
【００２７】
そして本実施形態の特徴は、トランジスタ２５のゲート電極３が、ｎ型不純物領域１に電気的に接続される点にある。これにより、小さな回路規模で半導体装置を十分に保護できる保護回路を提供できるようになる。
【００２８】
なお図２（Ａ）、（Ｂ）では、ゲート電極３は、アルミ、銅、チタン、タングステンなどの金属の配線層６やコンタクト７、８を介してｎ型不純物領域１に接続される。但し、ゲート電極３をｎ型不純物領域１に電気的に接続する構成はこれに限らず、例えばゲート電極３を、ｎ型不純物領域１に直接接続する構成（スルーホールコンタクト）等、種々の変形実施が可能である。
【００２９】
２．本実施形態の動作
次に本実施形態の保護回路の動作について説明する。
【００３０】
図３に示すように、パッド２１から静電気などのサージ６２が加わると、ドレイン領域４とｐ型ウェル１６とにより構成されるダイオードＤ３がアバランシェブレイクを起こす。これによりゲート電極３の下のチャネル領域６４が高電位状態になる。そして、このようにダイオードＤ３がアバランシェブレークしチャネル領域６４が高電位状態になると、ｐ型ウェル１６の電位が上昇する。そして、ソース領域２の周囲のｐ型ウェル１６の電位と接地電位との電位差が、ソース領域２とｐ型ウェル１６とにより構成されるダイオードＤ２の順方向電圧（例えば０．６Ｖ）よりも大きくなると、ダイオードＤ２がオンする。即ちダイオードＤ３、Ｄ２が共にオンし、ドレイン領域４、ｐ型ウェル１６及びソース領域２により構成されるｎｐｎ型のバイポーラＢＰ１による電流経路が形成される。そして、このｎｐｎ型のバイポーラＢＰ１による電流経路により、静電気などのサージ６２による注入電荷は接地電位へと放電される。
【００３１】
一方、上記のようにダイオードＤ３がオンしチャネル領域６４が高電位状態になりｐ型ウェル１６の電位が上昇すると、ｎ型不純物領域１とｐ型ウェル１６とにより構成されるダイオードＤ１が、ダイオードＤ２と同様にオンする。そしてダイオードＤ１がオンすると、ｐ型ウェル１６の電位（正確には、ｎ型不純物領域１の周囲のｐ型ウェル１６の電位からダイオードＤ１の順方向電圧を引いた電位）がゲート電極３に伝わることになる。これによりゲート電極３とチャネル領域６４との間の電位差が低減され、酸化物等で形成されたゲート絶縁膜１１が保護されることになる。
【００３２】
この場合、ドレイン領域４とｐ型ウェル１６とソース領域２とで構成されるバイポーラＢＰ１がオンになる一方で、ドレイン領域４とｐ型ウェル１６とｎ型不純物領域１とで構成されるバイポーラＢＰ２がオンにならないように、保護回路の各部分をレイアウトすることが肝要である。このようにすれば、バイポーラＢＰ２の電流経路によりｎ型不純物領域１に大電流が流れ込むという事態を防止できる。
【００３３】
なお本実施形態では、ｎ型のトランジスタのドレイン領域に外部から静電気などのサージが印加される場合について説明した。しかしながら、本発明は、ｐ型のトランジスタのドレイン領域に外部から静電気などのサージが印加される場合にも同様に適用できる。この場合は、静電気などのサージによる注入電荷は、上側電源電位に放電されることになる。
【００３４】
３．本実施形態の等価回路図
図４（Ａ）に、本実施形態の等価回路図の一例を示す。パッド５１（出力パッド）は、出力バッファ５０を構成するｐ型のトランジスタ５２及びｎ型のトランジスタ５３のドレイン領域に接続される。またｐ型のトランジスタ５２のソース領域は上側電源電位５６に、ｐ型のトランジスタ５２のゲート電極はダイオード５４のアノード及び内部回路５７にそれぞれ接続される。またｎ型のトランジスタ５３のソース領域は接地電位（下側電源電位）５９に、ｎ型のトランジスタ５３のゲート電極はダイオード５５のカソード及び内部回路５８にそれぞれ接続される。
【００３５】
パッド５１に静電気などの外来サージが加えられると、ｐ型のトランジスタ５２又はｎ型のトランジスタ５３のドレイン領域がアバランシェブレイクを起こす。アバランシェブレイクを起こしたトランジスタのチャネル領域は、電位が上昇し高電位状態となる。そしてアバランシェブレイクを起こしたトランジスタのソース領域とウェルとから構成されるダイオードをオンさせる。これによりドレイン領域、ｐ型ウェル（チャネル領域）及びソース領域から構成されるバイポーラによる電流経路が形成される。このようなバイポーラによる電流経路が形成されることで、内部回路５７又は内部回路５８等が静電気などの外来サージから保護されることになる。
【００３６】
一方、ダイオード５４又はダイオード５５は、アバランシェブレイクにより上昇したウェルの電位をゲート電極へ伝達する機能を果たす。これによりアバランシェブレイクを起こしたトランジスタのチャネル領域とゲート電極との間の電位差が瞬時に低減され、トランジスタのゲート酸化膜が保護される。
【００３７】
図４（Ｂ）に、内部回路５７、５８の一例を示す。なお、ここでは内部回路５７及び内部回路５８を別々に設けた場合について説明した。しかしながら、例えば図４（Ｃ）に示すように、ｐ型のトランジスタ５２及びｎ型のトランジスタ５３のゲート電極を、１つの内部回路６０に接続する構成としてもよい。
【００３８】
４．本実施形態の効果
図５に、マシンモデルでのＥＳＤ耐圧の評価結果の一例を示す。図５には、種々のチャネル幅のトランジスタ（チャネル長は０．３５μｍ）のＥＳＤ耐圧の評価結果が示されている。ここでＡ１は、本実施形態を用いた場合の評価結果であり、Ａ２は、従来例である図１（Ａ）の構成を用いた場合の評価結果である。Ａ１、Ａ２を比較すれば明らかなように、本実施形態によれば、図１（Ａ）の従来例に比べてＥＳＤ性能を大幅に向上できる。
【００３９】
このように図１（Ａ）に比べてＥＳＤ性能を向上できるのは以下の理由による。
【００４０】
図３にて既に説明したように、ドレイン領域４にサージ６２が印加されると、ドレイン領域４に寄生するダイオードＤ３がアバランシェブレークする。この時、図６のＢ１に示すように、ドレイン電圧はＶｂｄになる。その後、バイポーラＢＰ１がオンすると、図６のＢ２に示すように、ドレイン電圧はＶｂｄからＶｓｐに低下する。このようにドレイン電圧が低下する現象はスナップバックと呼ばれる。スナップバック時においては、ドレイン領域４の入力インピーダンスは非常に低くなる。従って、サージ６２によりドレイン領域４に注入される電荷を接地電位に容易に放電できるようになる。また例えば２００Ｖの大きさのサージ６２が印加されても、ドレイン領域４の電圧をＶｓｐ＝８Ｖ程度に低減できるようになる。図１（Ａ）の保護回路は、このスナップバックを利用して、半導体装置を保護している。
【００４１】
しかしながら、素子寸法の微細化が進みゲート絶縁膜１１が薄くなるのに伴い、スナップバックを利用してドレイン領域４の電圧をＶｓｐ＝８Ｖ程度に低下させても、ゲート絶縁膜１１が静電破壊されてしまうという問題が顕在化してきた。即ち図１（Ａ）の保護回路では、スナップバック時のチャネル領域の高電位状態により、ゲート絶縁膜が静電破壊されてしまう。
【００４２】
本実施形態によれば、スナップバックによりチャネル領域６４が高電位状態になっても、ｐ型ウェル１６（チャネル領域６４）の電位がｎ型不純物領域１を介してゲート電極３に伝えられる。従って、ゲート電極３とチャネル領域６４との間の電位差が低減され、ゲート絶縁膜１１を保護できるようになる。これによりＥＳＤ性能を図６のＡ１に示すように向上できる。
【００４３】
出力バッファのゲート電極３に、ほぼフロート状態となるｎ型不純物領域１を接続することは、通常の回路設計においては好まれる事ではない。ｎ型不純物領域１の存在により回路が誤動作するかもしれないと考えられるからである。本実施形態は、このような、本実施形態を構成する事の妨げとなる事情にあえて反して、ゲート電極３にｎ型不純物領域１を電気的に接続した点に大きな特徴がある。
【００４４】
さて、図７（Ａ）、（Ｂ）に、ゲート絶縁膜の静電破壊を防止する保護回路の他の例を比較例として示す。図７（Ａ）では、常時オフ状態となるトランジスタ２４７のドレイン領域を、トランジスタ２４４のゲート電極に接続している。図７（Ｂ）では、一端が接地電位に接続される抵抗２４８の他端を、トランジスタ２４７のゲート電極に接続している。
【００４５】
図７（Ａ）、（Ｂ）では、トランジスタ２４７のドレイン領域が、本実施形態のｎ型不純物領域１の機能を果たすことになる。また図７（Ｂ）では、抵抗２４８を設けることで、トランジスタ２４７のゲート絶縁膜が静電破壊するのを防止している。
【００４６】
しかしながら、これらの比較例には以下のような問題点がある。
【００４７】
（１）トランジスタ２４４を保護するためにトランジスタ２４７や抵抗２４８を設ける必要があるため、保護回路の占有面積が大きくなり、チップ面積の増大化を招く。
【００４８】
（２）保護回路の構造が複雑になり、寄生容量の増加等の問題を招く。この結果、回路動作に支障を招くおそれがある。
【００４９】
（３）例えば図８に示すように、内部回路側からサージ２５０が回り込んできた場合に、トランジスタ２４４を保護すべきトランジスタ２４７のゲート絶縁膜２５４が静電破壊される。即ちドレイン領域２５６、ｐ型ウェル２５８及びソース領域２６０から構成されるバイポーラＢＰ３が、サージ２５０によりオンする。そしてチャネル領域２６２が高電位状態になり、ゲート絶縁膜２５４が静電破壊される。
【００５０】
また図７（Ｂ）のようにトランジスタ２４７のゲート電極に抵抗２４８を接続する構成には、ドレイン領域２５６やチャネル領域２６２の電位が急激に変化した場合に、この電位変化に対するゲート電極の電位の追従が遅れるという問題がある。
【００５１】
特に図７（Ａ）、（Ｂ）の比較例では、トランジスタ２４７は、保護すべきトランジスタ２４４の近くに配置されることになるため、サージ２５０が周り込んでくる可能性が非常に高い。更にトランジスタ２４７のサイズはトランジスタ２４４に比べて非常に小さくなるため、サージ２５０により容易に静電破壊されてしまう。
【００５２】
これに対して、図２（Ａ）、（Ｂ）に示す本実施形態では、ｎ型不純物領域１はトランジスタの構成要素とならない。従って、図７（Ａ）、（Ｂ）に比べて保護回路の規模を格段に小さくできる。また図８に示すようなバイポーラＢＰ３やゲート絶縁膜２５４は本実施形態では存在しない。従って、内部回路等からのサージ２５０の回り込みによる静電破壊という事態が生じない。
【００５３】
５．レイアウト
図９（Ａ）に本実施形態の保護回路のレイアウトの一例を示す。図９（Ａ）に示すように本実施形態では、ソース領域２とソース領域２に対向する位置に形成されるｐ型不純物領域５との間であって、ゲート電極３を基準としてソース領域２側の領域７０に、ｎ型不純物領域１が形成される。このため、無駄の無い効率的なレイアウトが可能となる。またドレインコンタクト７２とコンタクト７との距離を、ドレインコンタクト７２とソースコンタクト７４との距離よりも長くできるという効果がある。
【００５４】
特に図９（Ａ）では、ゲート電極３をｐ型不純物領域５側に延長した部分にコンタクト８（第二コンタクト）が形成され、このコンタクト８を介してゲート電極３に配線層６が接続される。そして、この配線層６はコンタクト７（第一コンタクト）を介してｎ型不純物領域１に接続される。このようなレイアウトにおいては、コンタクト８を形成するために、トランジスタ２５とｐ型不純物領域５との間をある程度離す必要がある。従って領域７０は空きスペースとなる。従って、このような空きスペースにｎ型不純物領域１及びコンタクト７をレイアウトすることで、無駄が無く効率の良いレイアウトが可能となる。これにより保護回路の小規模化、チップ面積の縮小化を図ることが可能となる。
【００５５】
一方、図７（Ａ）、（Ｂ）の比較例の保護回路では、例えば図９（Ｂ）に示すように、トランジスタ２４７や抵抗２４８をレイアウトする必要がある。従って、図９（Ａ）に比べて保護回路が大規模化し、チップ面積の増大化を招く。
【００５６】
図１０（Ａ）に本実施形態のレイアウトの他の例を示す。図１０（Ａ）は、１つのドレイン領域４を２つのソース領域２で共有する場合のレイアウト例である。このような場合にも、本実施形態によれば、ｎ型不純物領域１及びコンタクト７を、空きスペースに効率的にレイアウトすることができる。
【００５７】
一方、図１０（Ｂ）は、トランジスタ２５の両側にｎ型不純物領域１及びコンタクト７をレイアウトする例である。このようにレイアウトすることで、ｐ型ウェル（チャネル領域）の電位を、トランジスタ２５のゲート電極３に効率的に伝えることができ、ゲート電極とチャネル領域の電位差を迅速に低減できる。
【００５８】
６．ｎ型不純物領域への電流の流れ込みの防止
図３において、ダイオードＤ３がアバランシェブレークを起こした場合に、バイポーラＢＰ２がオンしてしまうと、ｎ型不純物領域１に大電流が流れ込み、ｎ型不純物領域１やコンタクト７が静電破壊されるおそれがある。
【００５９】
そこで本実施形態ではこのような大電流の流れ込みを防ぐために次のような対策を施している。
【００６０】
例えば図１１（Ａ）に示すように、ドレインコンタクト７２とソースコンタクト７４との距離をＬ１とする。またドレインコンタクト７２とｎ型不純物領域１のコンタクト７との距離をＬ２とする。この場合に、本実施形態では、Ｌ２がＬ１よりも常に大きくなるようにデザインルールを定めている。このようにすることで、図１１（Ｂ）に示すバイポーラＢＰ２がオンしてｎ型不純物領域１に大電流が流れ込むという事態を防止でき、ｎ型不純物領域１やコンタクト７の静電破壊を防止できる。
【００６１】
なお図１１（Ａ）では、ソース領域２側にｎ型不純物領域１をレイアウトしているが、Ｌ２＞Ｌ１の関係が成り立つならば、他の位置にレイアウトすることも可能である。
【００６２】
また距離Ｌ１、Ｌ２ではなく、ドレインコンタクト７２とソースコンタクト７４との間の寄生抵抗Ｒ１、ドレインコンタクト７２とコンタクト７との間の寄生抵抗Ｒ２に基づき、ｎ型不純物領域１等のレイアウトを決めてもよい。この場合には、Ｒ２＞Ｒ１の関係が成り立つように、ｎ型不純物領域１等をレイアウトする。このようにすることで、ｎ型不純物領域１やコンタクト７の静電破壊を防止できる。
【００６３】
また距離Ｌ１、Ｌ２、寄生抵抗Ｒ１、Ｒ２以外の他の要因を考慮してｎ型不純物領域１等をレイアウトするようにしてもよい。即ちサージなどの印加時にバイポーラＢＰ１がオンする一方でバイポーラＢＰ２がオンにならないように、ｎ型不純物領域１、ソース領域２、ドレイン領域４、ｐ型不純物領域５等のレイアウトを決める。このようにするためには、Ｌ２＞Ｌ１、Ｒ２＞Ｒ１とする以外にも、例えば、ｐ型不純物領域５とｎ型不純物領域１との距離を、ｐ型不純物領域５とソース領域２との距離よりも短くする等の対策が有効である。
【００６４】
７．ｎ型不純物領域及びコンタクトのサイズ
上記のようにｎ型不純物領域１に大電流が流れ込まないように対策することで、ｎ型不純物領域１及びコンタクトをデザインルール上の最小寸法にすることが可能になる。具体的には図１２（Ａ）において、コンタクト７のサイズＤ１や、コンタクト７に対するｎ型不純物領域１の重なり余裕Ｄ２をデザインルール上の最小寸法にできる。
【００６５】
このようにすることで、図９（Ａ）、図１０（Ａ）、（Ｂ）から明らかなように、保護回路のレイアウト面積を小さくできる。即ち、小さな回路面積で高いＥＳＤ性能を持つ保護回路を得ることができるようになる。
【００６６】
８．サリサイドプロセス
近年、半導体装置の素子寸法の微細化に伴い、不純物領域やゲート電極の寄生抵抗が増大化している。このような寄生抵抗の増大化は、回路の動作速度の低下を招く。そして、不純物領域やゲート電極の寄生抵抗を低減する手法として、サリサイドプロセスと呼ばれるものが提案されている。
【００６７】
このサリサイドプロセスでは、チタン、コバルト、タングステン、モリブデン、タンタルなどの金属の膜が、不純物領域やゲート電極が形成されるシリコン基板上に全面スパッタリングされ、熱処理が施される。これにより不純物領域のシリコンやゲート電極のシリコンと堆積された金属とが合金化され、金属シリサイド層が形成される。その後、合金化されずに残された金属が除去される。これにより、金属シリサイド層が、ゲート電極や不純物領域に対して自己整合的に形成されることになる。そして、ゲート電極や不純物領域の寄生抵抗を大幅に低減できるようになり、回路の高速動作化を図れるようになる。
【００６８】
しかしながら、サリサイドプロセスを用いて形成したトランジスタ、即ちサリサイド構造のトランジスタは、サリサイド構造ではないトランジスタに比べて、ＥＳＤ性能が低いという問題がある。サリサイド構造のトランジスタでは、不純物領域の寄生抵抗が低くなるため、静電気による放電電流がゲート電極の端部に集中しやすくなるからである。
【００６９】
そこで本実施形態では、ＥＳＤ性能の向上を図るべく、内部回路のトランジスタについてはサリサイド構造にする一方で保護回路のトランジスタについてはサリサイド構造にしないようにしている。但し、保護回路であってもコンタクト領域では金属シリサイド層を形成するようにしている。コンタクト領域において配線層と不純物領域が直接接続されると、オーミックな接続ができなくなるからである。
【００７０】
例えば図９（Ａ）において、ドレインコンタクト７２やソースコンタクト７４の領域においては、金属シリサイド層を介して配線層とドレイン領域４やソース領域２を接続するようにする。
【００７１】
更にコンタクト７の領域においても、図１２（Ｂ）に示すように、金属シリサイド層８０を介して配線層６とｎ型不純物領域１を接続するようにする。
【００７２】
そしてこの場合には、金属シリサイド層８０を、ｎ型不純物領域１の周囲の素子分離膜２６に重なり合わないようにｎ型不純物領域１の上に形成する。図１２（Ｂ）のＥ１やＥ２において素子分離膜２６と金属シリサイド層８０が重なると、その重なり部分に静電気の放電電流が集中しその部分が静電破壊されるおそれがあるからである。
【００７３】
なお保護回路のレイアウト面積を縮小化するために、コンタクト７のサイズＤ１、コンタクト７に対する金属シリサイド層の重なり余裕Ｄ３、金属シリサイド層８０に対するｎ型不純物領域１の重なり余裕Ｄ４を、デザインルール上の最小寸法にすることが望ましい。
【００７４】
９．ゲート電極に与える信号の電源電位
本実施形態の保護回路においては、図１３（Ａ）に示すように、ゲート電極３に与えられる信号の電源電位とｐ型ウェル１６に与えられる電源電位とが異なる場合に、ダイオードＤ１がオンとなりリーク電流が発生してしまうという問題がある。例えばゲート電極３に与えられる信号の下側の電源電位が−５Ｖ（前段のトランジスタ９２の電源電位が−５Ｖ）であり、ｐ型ウェル１６に与えられる電源電位が−３Ｖである場合に、ｐ型ウェル１６の電位の方がｎ型不純物領域１の電位よりも２Ｖほど高くなってしまう。これによりダイオードＤ１がオンしてしまう。
【００７５】
そこでこのような場合には、ゲート電極３及びｎ型不純物領域１に与えられる信号の電源電位を、ｐ型不純物領域５に与えられる電源電位と同電位にするようにする。より具体的には例えば図１３（Ｂ）に示すように、−３Ｖを電源電位とするトランジスタ２５の前段に、−３Ｖを電源電位とするトランジスタ９０（バッファ）を設ける。そしてこのトランジスタ９０の前段に、−５Ｖを電源電位とするトランジスタ９２を設けるようにする。このようにすることで、ダイオードＤ１がオンになりリーク電流が発生してしまうという事態を有効に防止できるようになる。
【００７６】
なお、ゲート電極３及びｎ型不純物領域１に与えられる信号の電源電位をＶ１とし、ｐ型不純物領域５に与えられる電源電位をＶ２とした場合に、Ｖ１とＶ２は、ｎ型不純物領域１とｐ型ウェル１６により形成されるダイオードＤ１がオンにならないような電位に設定されていればよい。例えばＶ１＝Ｖ２とは限らず、Ｖ１＞Ｖ２であってもよい。また２５がｐ型トランジスタである場合には、Ｖ１＜Ｖ２であってもよい。
【００７７】
１０．保護回路の変形例
本実施形態の保護回路は種々の変形実施が可能である。
【００７８】
例えば図４（Ａ）では、出力バッファ５０自体が保護回路を兼ねる構造となっている。しかしながら、図１４（Ａ）に示すように、出力バッファ１００とは別に、本実施形態の保護回路の構造を有するｎ型のトランジスタ１０４、ダイオード１０８を設けるようにしてもよい。
【００７９】
なお、この場合、上側の電源電位にも、本実施形態の保護回路の構造を有するｐ型のトランジスタ１０２、ダイオード１０６を設けるようにしもよい。
【００８０】
また本実施形態は、図１４（Ｂ）に示すように、入力バッファ１１０の保護回路にも適用可能である。この場合には、入力バッファ１１０のゲート電極に接続される抵抗１１８の前段に、本実施形態の保護回路の構造を有するトランジスタ１１１、１１２、ダイオード１１４、１１６を設けることが望ましい。このような構造にすることで、入力バッファ１１０のゲート電極の静電破壊を効果的に防止できるようになる。
【００８１】
なお図１４（Ａ）、（Ｂ）に示すように、トランジスタ１０２、１０４、１１１、１１２を完全にオフさせるために、ダイオード１０６、１０８、１１４、１１６に対して並列に、抵抗（素子）１０７、１０９、１１５、１１７を設けることが望ましい。この場合、図１４（Ｃ）に示すように、抵抗１０７、１０９、１１５、１１７は、ｐ型不純物領域５（第一の不純物領域）が有する抵抗を利用して形成することが好ましい。このようにすることで、保護回路の占有面積の増大化を防止できる。
【００８２】
また本実施形態は、図１５（Ａ）に示すように、出力バッファ５０及び入力バッファ１１０により構成される入出力バッファ１２０にも適用可能である。この場合には、出力バッファ５０のトランジスタ５２、５３、ダイオード５４、５５自体が保護回路として機能することになる。但し、図１４（Ｂ）と同様に、抵抗１１８の前段に、本実施形態の保護回路の構造を有するトランジスタ及びダイオードを設けるようにしてもよい。
【００８３】
また本実施形態は、図１５（Ｂ）に示すように、電源パッド１３０、１３２間に設けられる保護回路にも適用できる。この場合には、電源パッド１３０、１３２間に、本実施形態の保護回路の構造を有するトランジスタ１３４、１３６、ダイオード１３８、１４０を設けることになる。このような保護回路を設けることで、電源パッド１３０、１３２間に加えられたサージや他のパッドに加えられたサージが内部回路等に回り込んだ場合に、内部回路等を静電破壊から保護できるようになる。
【００８４】
また本実施形態の保護回路はパッドに接続されるものに限られるものではない。例えば図１６（Ａ）、（Ｂ）に示すように、第一電源系で動作する第一回路ブロック１５０と第二電源系で動作する第二回路ブロック１５２との間のインターフェース回路１５４にも本実施形態の保護回路を適用できる。このような保護回路を設けることで、第一電源系からのサージにより第二回路ブロック１５２の回路が破壊されたり、第二電源系からのサージにより第一回路ブロック１５０の回路が破壊されたりする事態を防止できるようになる。
【００８５】
このような異なる電源系の回路ブロックを有する半導体装置としては、液晶電源系で動作する回路ブロックとコントロール電源系で動作する回路ブロックとを有する液晶駆動用半導体装置を考えることができる。またアナログ電源系で動作する回路ブロックとデジタル電源系で動作する回路ブロックを有するアナログ・デジタル混在の半導体装置も考えることができる。
【００８６】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８７】
例えば本発明に係る保護回路のレイアウトは、図９（Ａ）、図１０（Ａ）、（Ｂ）に示すものが特に望ましいが、これに限らず種々の変形実施が可能である。
【００８８】
またソースコンタクト、ドレインコンタクト、第二不純物領域、第二不純物領域に形成されるコンタクトの関係は、図１１（Ａ）、（Ｂ）で説明したものが特に望ましいが、本発明はこれに限られるものではない。
【００８９】
またゲート電極と第二不純物領域とを電気的に接続するためのコンタクトは図１２（Ａ）に示すように最小寸法であり、コンタクトの数も１つであることが特に望ましいが、本発明はこれに限られるものではない。例えばコンタクトの大きさを最小寸法よりも若干大きめにしたり、コンタクトの数を２以上にすることも可能である。
【００９０】
また本発明に係る保護回路は、図１４（Ａ）〜図１６（Ｂ）に示したもの以外にも、種々の変形実施が可能である。
【００９１】
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、従来例の保護回路の一例を示す図である。
【図２】図２（Ａ）は本実施形態の保護回路の平面図であり、図２（Ｂ）は、図２（Ａ）のＡ−Ｂ線での断面概念図である。
【図３】本実施形態の保護回路のデバイス構造を示す図である。
【図４】図４（Ａ）、（Ｂ）、（Ｃ）は、本実施形態の保護回路の等価回路図を示す図である。
【図５】ＥＳＤ耐圧の評価結果の一例を示す図である。
【図６】スナップバックについて説明するための図である。
【図７】図７（Ａ）、（Ｂ）は、比較例について説明するための図である。
【図８】比較例のデバイス構造を示す図である。
【図９】図９（Ａ）は、本実施形態のレイアウトの一例を示す図であり、図９（Ｂ）は、比較例のレイアウトの一例を示す図である。
【図１０】図１０（Ａ）、（Ｂ）は、本実施形態のレイアウトの他の例を示す図である。
【図１１】図１１（Ａ）、（Ｂ）は、ソースコンタクト、ドレインコンタクト、ｎ型不純物領域、ｎ型不純物領域に形成されるコンタクトの関係について説明するための図である。
【図１２】図１２（Ａ）、（Ｂ）は、ｎ型不純物領域、ｎ型不純物領域に形成されるコンタクト等のサイズについて説明するための図である。
【図１３】図１３（Ａ）、（Ｂ）は、ゲート電極に与える信号の電源電位がｐ型ウェルの電源電位と異なる場合の回路の工夫について説明するための図である。
【図１４】図１４（Ａ）、（Ｂ）、（Ｃ）は、本実施形態の保護回路の種々の変形例を示す図である。
【図１５】図１５（Ａ）、（Ｂ）も、本実施形態の保護回路の種々の変形例を示す図である。
【図１６】図１６（Ａ）、（Ｂ）も、本実施形態の保護回路の種々の変形例を示す図である。
【符号の説明】
１      ｎ型不純物領域
２      ソース領域
３      ゲート電極
４      ドレイン領域
５      ｐ型不純物領域
６      配線層
７、８  コンタクト
１０    配線層
１１    ゲート絶縁膜
１６    ｐ型ウェル領域
１７    半導体基板
１８    ｎ型不純物領域１とソース領域２との距離
１９    配線層
２１    パッド
２５    トランジスタ
５０    出力バッファ
５１    パッド
５２    ｐ型のトランジスタ
５３    ｎ型のトランジスタ
５４、５５  ダイオード
５６    上側電源電位
５７、５８  内部回路
５９    接地電位（下側電源電位）
６０    内部回路
６２    サージ
６４    チャネル領域
７２    ドレインコンタクト
７４    ソースコンタクト
８０    金属シリサイド層
１１０  入力バッファ
１２０  入出力バッファ
１５０  第一回路ブロック
１５２  第二回路ブロック
１５４  インターフェース回路
【図１】
0003861426.tif 000002
【図２】
0003861426.tif 000003
【図３】
0003861426.tif 000004
【図４】
0003861426.tif 000005
【図５】
0003861426.tif 000006
【図６】
0003861426.tif 000007
【図７】
0003861426.tif 000008
【図８】
0003861426.tif 000009
【図９】
0003861426.tif 000010
【図１０】
0003861426.tif 000011
【図１１】
0003861426.tif 000012
【図１２】
0003861426.tif 000013
【図１３】
0003861426.tif 000014
【図１４】
0003861426.tif 000015
【図１５】
0003861426.tif 000016
【図１６】
0003861426.tif 000017