(57)【特許請求の範囲】
【請求項１】
半導体領域を有する基板と、
上記半導体領域の一部に形成され、チャネル電流が流れる方向に直列に配列された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、
上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、
上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、
上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、
上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、
上記半導体領域内に形成され、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備え、
上記チャネル領域内には、互いに抵抗率が異なる２つのポリシリコン層が配置されており、かつ、上記複数のポリシリコン層の間には、単結晶シリコン層が介在していることを特徴とする半導体記憶装置。
【請求項２】
半導体領域を有する基板と、
上記半導体領域の一部に形成され、チャネル電流が流れる方向に直列に配列された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、
上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、
上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、
上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、
上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、
上記半導体領域内に形成され、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備え、
上記複数のポリシリコン層は、各ポリシリコン層内の結晶粒の平均的なサイズが互いに異なることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記複数のポリシリコン層は、各ポリシリコン層内の結晶粒の平均的なサイズが互いに異なることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２又は３に記載の半導体記憶装置において、
上記複数のポリシリコン層は、上記ドレイン領域に近いものほど平均的なサイズの小さい結晶粒を含んでいることを特徴とする半導体記憶装置。
【請求項５】
半導体領域を有する基板と、
上記半導体領域の一部に形成され、チャネル電流が流れる方向に直列に配列された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、
上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、
上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、
上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、
上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、
上記半導体領域内に形成され、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備え、
上記複数のポリシリコン層はいずれも空孔欠陥が導入されており、各ポリシリコン層内の単位体積あたりの空孔欠陥の数が互いに異なることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記複数のポリシリコン層はいずれも空孔欠陥が導入されており、各ポリシリコン層内の単位体積あたりの空孔欠陥の数が互いに異なることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項７】
請求項５又は６に記載の半導体記憶装置において、
上記複数のポリシリコン層は、上記ドレイン領域に近いものほど単位体積あたりの空孔欠陥の数が少ないことを特徴とする半導体記憶装置。
【請求項８】
半導体領域を有する基板と、
上記半導体領域の一部に形成され、チャネル電流が流れる方向に直列に配列された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、
上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、
上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、
上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、
上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、
上記半導体領域内に形成され、上記チャネル領域を挟む１対のソース・ドレイン領域と
を備え、
上記複数のポリシリコン層は、空孔欠陥が導入されたポリシリコン層と空孔欠陥が導入されていないポリシリコン層とからなることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
上記複数のポリシリコン層は、空孔欠陥が導入されたポリシリコン層と空孔欠陥が導入されていないポリシリコン層とからなることにより抵抗率が異なるように調整されていることを特徴とする半導体記憶装置。
【請求項１０】
基板上に、ゲート長方向に対して直列に配列され互いに抵抗率が異なる複数のポリシリコン層を有するポリシリコン膜を形成する工程と、
上記複数のポリシリコン層に跨るトンネル絶縁膜を形成する工程と、
上記トンネル絶縁膜の上に浮遊ゲート電極を形成する工程と、
上記浮遊ゲート電極に接する容量絶縁膜を形成する工程と、
上記容量絶縁膜の上に制御ゲート電極を形成する工程と、
上記ポリシリコン膜のうち上記浮遊ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程と
を備えており、
上記ポリシリコン膜を形成する工程は、
上記基板上に少なくとも２つの溝を形成し、各溝内に上記抵抗率が互いに異なるポリシリコン層を形成することにより行われることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
基板上に、ゲート長方向に対して直列に配列され互いに抵抗率が異なる複数のポリシリコン層を有するポリシリコン膜を形成する工程と、
上記複数のポリシリコン層に跨るトンネル絶縁膜を形成する工程と、
上記トンネル絶縁膜の上に浮遊ゲート電極を形成する工程と、
上記浮遊ゲート電極に接する容量絶縁膜を形成する工程と、
上記容量絶縁膜の上に制御ゲート電極を形成する工程と、
上記ポリシリコン膜のうち上記浮遊ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程と
を備えており、
上記ポリシリコン膜を形成する工程は、
上記基板上にアモルファスシリコン膜を形成する工程と、
上記アモルファスシリコン膜をアニールしてポリシリコン膜に変える工程とを含み、
上記アモルファスシリコン膜をアニールする条件を局部的に変えて、平均的なサイズが互いに異なる結晶粒を含む複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１０に記載の半導体記憶装置の製造方法において、
上記ポリシリコン膜を形成する工程は、
上記基板上にアモルファスシリコン膜を形成する工程と、
上記アモルファスシリコン膜をアニールしてポリシリコン膜に変える工程とを含み、
上記アモルファスシリコン膜をアニールする条件を局部的に変えて、平均的なサイズが互いに異なる結晶粒を含む複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
基板上に、ゲート長方向に対して直列に配列され互いに抵抗率が異なる複数のポリシリコン層を有するポリシリコン膜を形成する工程と、
上記複数のポリシリコン層に跨るトンネル絶縁膜を形成する工程と、
上記トンネル絶縁膜の上に浮遊ゲート電極を形成する工程と、
上記浮遊ゲート電極に接する容量絶縁膜を形成する工程と、
上記容量絶縁膜の上に制御ゲート電極を形成する工程と、
上記ポリシリコン膜のうち上記浮遊ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程と
を備えており、
上記ポリシリコン膜を形成する工程は、
上記基板上にポリシリコン膜を形成した後、上記ポリシリコン膜内に水素イオンを注入してポリシリコン膜内のシリコンを水素で置換する工程と、
熱処理を行なって、上記水素を上記ポリシリコン膜から排出する工程とを含み、
上記注入される水素イオンの濃度を局部的に変えて、単位体積あたりの空孔欠陥の数が互いに異なる複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１０に記載の半導体記憶装置の製造方法において、
上記ポリシリコン膜を形成する工程は、
上記基板上にポリシリコン膜を形成した後、上記ポリシリコン膜内に水素イオンを注入してポリシリコン膜内のシリコンを水素で置換する工程と、
熱処理を行なって、上記水素を上記ポリシリコン膜から排出する工程とを含み、
上記注入される水素イオンの濃度を局部的に変えて、単位体積あたりの空孔欠陥の数が互いに異なる複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
半導体領域を有する基板と、上記半導体領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域のうち上記ゲート絶縁膜の下方において、チャネル電流が流れる方向に直列に配置された互いに抵抗率の異なる少なくとも２つのポリシリコン層を有するチャネル領域と、上記半導体領域のうち上記浮遊ゲート電極の両側に位置する領域に形成されたソース・ドレイン領域とを備えている半導体記憶装置の駆動方法であって、
上記複数のポリシリコン層のうち一部のポリシリコン層のみに空乏層が形成される第１の電圧と、上記複数のポリシリコン層のうち上記一部のポリシリコン層を除く他のポリシリコン層と上記一部のポリシリコン層とに空乏層が形成される第２の電圧とを上記ソース・ドレイン領域間に印加することにより、上記浮遊ゲート電極内に複数の情報を記憶させることを特徴とする半導体記憶装置の駆動方法。
【請求項１６】
半導体領域を有する基板と、上記半導体領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域のうち上記ゲート絶縁膜の下方において、チャネル電流が流れる方向に直列に配置された互いに抵抗率の異なる少なくとも２つのポリシリコン層と上記少なくとも２つのポリシリコン層の間に介在する単結晶シリコン層とを有するチャネル領域と、上記半導体領域のうち上記浮遊ゲート電極の両側に位置する領域に形成されたソース・ドレイン領域とを備えている半導体記憶装置の駆動方法であって、
上記少なくとも２つのポリシリコン層のうちいずれか一方のみが反転する第１の電圧と、上記少なくとも２つのポリシリコン層のいずれも反転する第２の電圧とを上記ソース・ドレイン領域と上記ゲート電極との間に印加することにより、上記浮遊ゲート電極内に少なくとも２つの異なる情報を記憶させることを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャネル領域又は電荷蓄積領域にポリシリコン層を有する電界効果トランジスタ又は半導体記憶装置の改良に関する。
【０００２】
【従来の技術】
従来より、電界効果トランジスタとして、ガラス基板等の絶縁性基板上に、アモルファスシリコンやポリシリコンで構成されるソース・ドレイン領域やチャネル領域等の活性領域を設けたものが知られている。特に、アクティブ・マトリクス型液晶ディスプレイ等に用いられる薄膜トランジスタ（ＴＦＴ）においては、このような構造を採ることにより、高集積化された電界効果トランジスタを安価に製造するようにしている。
【０００３】
図２２は、従来の薄膜トランジスタの構造を示す断面図である。同図に示すように、ガラス等の絶縁性材料からなる基板１の上に、ポリシリコン膜が形成されており、このポリシリコン膜の上に、ゲート酸化膜６と制御ゲート電極４とが形成されている。そして、ポリシリコン膜のうち制御ゲート電極４の両側方に位置する領域には、高濃度のｎ型不純物を含むポリシリコン膜からなるソース領域２及びドレイン領域３とがそれぞれ形成されている。また、ソース領域２とドレイン領域３との間つまり制御ゲート電極４の下方に位置する領域は、ｐ型不純物を含むポリシリコン膜からなるチャネル領域８となっている。
【０００４】
このように、ソース領域２，ドレイン領域３及びチャネル領域８をポリシリコン膜で構成することによって、透明性のガラス基板等の上に、液晶表示パネルの動作を制御するための電界効果トランジスタを形成することができる。
【０００５】
また、図２３は、従来の一般的な不揮発性半導体記憶装置の構造を示す断面図である。同図に示すように、従来の不揮発性半導体記憶装置は、シリコン基板１２内に形成されたｐ型不純物を含むチャネル領域８と、シリコン基板１２内に形成されチャネル領域８を挟んで対向するｎ型不純物を含むソース領域２及びｎ型ドレイン領域３と、チャネル領域８の上に形成されたトンネル酸化膜１６と、トンネル酸化膜１６の上に形成されたポリシリコン膜からなる浮遊ゲート電極５０と、上記浮遊ゲート電極５０の上に形成された容量絶縁膜１７と、該容量絶縁膜１７の上に形成されたポリシリコン膜などからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【０００６】
すなわち、浮遊ゲート電極５０に電荷を注入して電荷蓄積状態にし、あるいは浮遊ゲート電極５０から電荷を引き抜いて電荷欠乏状態にすることで、チャネル領域８を挟んだソース領域２−ドレイン領域３に電流の流れやすい状態と電流の流れにくい状態とを作り出し、これを利用して、情報の記憶，消去，読み出しを行なうようにしたものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、図２２に示すような上記従来の薄膜トランジスタにおいては、以下のような問題があった。
【０００８】
第１に、特にアクティブ・マトリクス型ディスプレイに使用される薄膜トランジスタにおいては、画素数の増大つまり集積度の増大につれて、薄膜トランジスタの動作速度の向上が求められている。ポリシリコンはアモルファスシリコンよりも高い移動度を発揮することができるものの、さらに高い移動度を実現するには、かかる従来の構造では限界があった。
【０００９】
第２に、従来の電界効果トランジスタの構造では、多様な機能を有する電界効果トランジスタを実現することができず、応用分野も限られている。
【００１０】
また、図２３に示すような従来の不揮発性半導体記憶装置においては、以下のような問題があった。
【００１１】
第１に、浮遊ゲート電極に電荷を注入する際などにポリシリコン膜内に欠陥が発生するなどポリシリコン膜の劣化が生じ、そのために蓄積電荷量が変化して、読み出しエラーを生じるおそれがあった。
【００１２】
第２に、従来の半導体記憶装置の構造では、浮遊ゲート電極内に蓄積される電荷量を変えて、多値メモリを構成するなどの機能の向上に限界があった。
【００１３】
本発明の第１の目的は、ポリシリコンで構成される浮遊ゲート電極を有する半導体記憶装置において、電荷の注入などの時におけるポリシリコン膜の劣化を防止する手段を講ずることにより、電荷蓄積量の経時変化等に起因する誤動作を防止することにある。
【００１４】
本発明の第２の目的は、ポリシリコンで構成されるチャネル領域を有する半導体記憶装置において、チャネル層に互いにチャネル抵抗の異なる複数のポリシリコン層を設けることにより、多値メモリ機能を実現することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体領域を有する基板と、上記半導体領域の一部に形成され、チャネル電流が流れる方向に直列に配置された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域内に形成され、上記チャネル領域を挟む１対のソース・ドレイン領域とを備えている。
【００１９】
これにより、制御ゲート電極の電圧を一定としてソース領域に対するドレイン領域の電圧を上げていくと、上述の第２の電界効果トランジスタの作用によって、ドレイン領域から延びる空乏層の先端が各ポリシリコン層の境界に達する点で、ドレイン電流が非連続的に増大する特性が得られる。
【００２０】
また、ソース領域及びドレイン領域を同電位としてソース領域及びドレイン領域に対する制御ゲート電極の電圧を高くすると、制御ゲート電極との容量結合によって浮遊ゲート電極の電圧が高くなるので、ソース領域及びドレイン領域から浮遊ゲート電極への電荷の注入が可能な状態となる。そのとき、ソース領域に隣接するポリシリコン層とドレイン領域に隣接するポリシリコン層とで抵抗率が異なることにより、浮遊ゲート電極への電荷の注入量を制御ゲート電圧の値に応じて制御することが可能となる。
【００２１】
したがって、これらの特性を利用して、異なる電荷量を浮遊ゲート電極に注入して、この半導体装置を多値メモリとして使用することが可能になる。
【００２２】
上記チャネル領域内に、互いに抵抗率が異なる２つのポリシリコン層を配置しておき、かつ、上記複数のポリシリコン層の間に、単結晶シリコン層を介在させておくことができる。
【００２３】
これにより、チャネル領域の中央に比較的抵抗率の高い単結晶シリコン層が存在することで、制御ゲート電極の電圧をソース・ドレイン領域よりも高くして浮遊ゲート電極に電荷を注入する際に、ソース領域に隣接するポリシリコン層とドレイン領域に隣接するポリシリコン層との抵抗率の相違を利用した電荷の注入量の調整が容易になる。
【００２４】
上記複数のポリシリコン層を、各ポリシリコン層内の結晶粒の平均的なサイズが互いに異なることにより抵抗率が異なるように調整しておくことができる。
【００２５】
上記複数のポリシリコン層は、上記ドレイン領域に近いものほど平均的なサイズの小さい結晶粒を含んでいることが好ましい。
【００２６】
上記複数のポリシリコン層にいずれも空孔欠陥を導入しておき、各ポリシリコン層内の単位体積あたりの空孔欠陥の数が互いに異なることにより抵抗率が異なるように調整しておくこともできる。
【００２７】
上記複数のポリシリコン層を、上記ドレイン領域に近いものほど単位体積あたりの空孔欠陥の数を小さくしておくことが好ましい。
【００２８】
上記複数のポリシリコン層を、空孔欠陥が導入されたポリシリコン層と空孔欠陥が導入されていないポリシリコン層とからなることにより抵抗率が異なるように調整しておくこともできる。
【００３２】
本発明の半導体記憶装置の製造方法は、基板上に、ゲート長方向に対して直列に配置され互いに抵抗率が異なる複数のポリシリコン層を有するポリシリコン膜を形成する工程と、上記複数のポリシリコン層に跨るトンネル絶縁膜を形成する工程と、上記トンネル絶縁膜の上に浮遊ゲート電極を形成する工程と、上記浮遊ゲート電極に接する容量絶縁膜を形成する工程と、上記容量絶縁膜の上に制御ゲート電極を形成する工程と、上記ポリシリコン膜のうち上記浮遊ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程とを備えている。
【００３３】
この方法により、半導体記憶装置のトンネル絶縁膜の下方には、互いに抵抗率の異なる複数のポリシリコン層からなるチャネル領域が形成される。したがって、この抵抗率の相違を利用した浮遊ゲート電極への電荷の注入量などを多様に変化させることができる半導体記憶装置が得られる。すなわち、上述の第２の半導体記憶装置の作用効果を発揮しうる構造が容易に実現する。
【００３４】
上記ポリシリコン膜を形成する工程は、上記基板上に少なくとも２つの溝を形成し、各溝内に上記抵抗率が互いに異なるポリシリコン層を形成することにより行なうことができる。
【００３５】
この方法により、チャネル領域の中央部に単結晶シリコン層を有し、その両側に互いに抵抗率の異なるポリシリコン層を有する半導体記憶装置の構造が容易に得られる。
【００３６】
上記ポリシリコン膜を形成する工程に、上記基板上にアモルファスシリコン膜を形成する工程と、上記アモルファスシリコン膜をアニールしてポリシリコン膜に変える工程とを含ませておき、上記アモルファスシリコン膜をアニールする条件を局部的に変えて、平均的なサイズが互いに異なる結晶粒を含む複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することができる。
【００３７】
上記ポリシリコン膜を形成する工程に、上記基板上にポリシリコン膜を形成した後、上記ポリシリコン膜内に水素イオンを注入してポリシリコン膜内のシリコンを水素で置換する工程と、熱処理を行なって、上記水素を上記ポリシリコン膜から排出する工程とを含ませて、上記注入される水素イオンの濃度を局部的に変えて、単位体積あたりの空孔欠陥の数が互いに異なる複数のポリシリコン層を形成することにより、上記互いに抵抗率が異なる複数のポリシリコン層を形成することができる。
【００３８】
本発明の第１の半導体記憶装置の駆動方法は、半導体領域を有する基板と、上記半導体領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域のうち上記ゲート絶縁膜の下方において、チャネル電流が流れる方向に直列に配置された互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域と、上記半導体領域のうち上記浮遊ゲート電極の両側に位置する領域に形成されたソース・ドレイン領域とを備えている半導体記憶装置の駆動方法であって、上記複数のポリシリコン層のうち一部のポリシリコン層のみに空乏層が形成される第１の電圧と、上記複数のポリシリコン層のうち上記一部のポリシリコン層を除く他のポリシリコン層と上記一部のポリシリコン層とに空乏層が形成される第２の電圧とを上記ソース・ドレイン領域間に印加することにより、上記浮遊ゲート電極内に複数の情報を記憶させる方法である。
【００３９】
この駆動方法により、半導体記憶装置のソース・ドレイン領域間に電圧を印加し、その電圧値を変えて行くと、空乏層の形成される範囲が各ポリシリコン層の境界に達したときに、電圧に対する電流の増加率が非連続的に変化する。したがって、第１電圧によって浮遊ゲート電極に注入された電荷の蓄積量と、第２電圧によって浮遊ゲート電極に注入された電荷の蓄積量とは際だった相違があるので、情報の読み出し時において、この２種類の電荷が注入された状態をソース・ドレイン領域間を流れる電流値によって識別することが容易となる。すなわち、半導体記憶装置単独で多値メモリとして使用することができる。
【００４０】
本発明の第２の半導体記憶装置の駆動方法は、半導体領域を有する基板と、上記半導体領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成された浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域のうち上記ゲート絶縁膜の下方において、チャネル電流が流れる方向に直列に配置された互いに抵抗率の異なる少なくとも２つのポリシリコン層と上記少なくとも２つのポリシリコン層の間に介在する単結晶シリコン層とを有するチャネル領域と、上記半導体領域のうち上記浮遊ゲート電極の両側に位置する領域に形成されたソース・ドレイン領域とを備えている半導体記憶装置の駆動方法であって、上記少なくとも２つのポリシリコン層のうちいずれか一方のみが反転する第１の電圧と、上記少なくとも２つのポリシリコン層のいずれも反転する第２の電圧とを上記ソース・ドレイン領域と上記ゲート電極との間に印加することにより、上記浮遊ゲート電極内に少なくとも２つの異なる情報を記憶させる方法である。
【００４１】
この駆動方法により、半導体記憶装置のソース・ドレイン領域と制御ゲート電極との間に電圧を印加し、その電圧値を変えて行くと、上記一方のポリシリコン層のみが反転する状態から双方のポリシリコン層が反転する状態に変わる境界に達したときに、電圧に対する電流の増加率が非連続的に変化する。したがって、第１電圧によって浮遊ゲート電極に注入された電荷の蓄積量と、第２電圧によって浮遊ゲート電極に注入された電荷の蓄積量とは際だった相違があるので、情報の読み出し時において、この２種類の電荷が注入された状態をソース・ドレイン領域間を流れる電流値によって識別することが容易となる。すなわち、半導体記憶装置単独で多値メモリとして使用することができる。
【００４２】
【発明の実施の形態】
（第１の実施形態）
まず、第１の実施形態に係る電界効果型トランジスタについて、図１（ａ）−（ｄ），図２，図３及び図４を参照しながら説明する。
【００４３】
図１（ｄ）は、本実施形態の製造方法によって最終的に形成されるポリシリコンチャネル型電界効果トランジスタの構造を示す断面図である。なお、以下の説明においては、設計ルール（最小寸法）が０．２５μｍ−１０μｍのプロセスを用いて製造された電界効果トランジスタについて説明する。
【００４４】
図１（ｄ）に示すように、本実施形態に係る電界効果トランジスタは、ガラス，セラミック等の絶縁性材料で構成される基板１の上面上に形成されている。そして、電界効果トランジスタには、基板１上に形成された３層のポリシリコン層からなるチャネル領域４０と、基板１上でチャネル領域４０を挟んで対向するソース領域２及びドレイン領域３と、上記チャネル領域４０の上に形成された厚みが約１０ｎｍのシリコン酸化膜からなるゲート酸化膜６と、該ゲート酸化膜６の上に形成されたポリシリコン膜，ポリサイド膜，アルミニウム又はタンタルからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【００４５】
上記ソース領域２とドレイン領域３との間の距離つまりゲート長は０．２５μｍであり、ソース領域２及びドレイン領域３の厚みは約１００ｎｍ程度である。また、ソース領域２及びドレイン領域３には、いずれも１０20−１０21個ｃｍ-3程度のｎ型不純物が導入されている。
【００４６】
上記チャネル領域４０は、基板１の直上に形成された第１ポリシリコン層４１と、該第１ポリシリコン層４１の上に形成された空孔欠陥含有ポリシリコン層である第２ポリシリコン層４２と、該第２ポリシリコン層４２の上に形成された第３ポリシリコン層４３とにより構成されており、全体としての厚みはソース領域２等と同じく１００ｎｍ程度である。上記第１，第３ポリシリコン層４１，４３を構成するポリシリコンの粒径は、一般的な製造プロセスにおける加工上もっとも制御しやすい大きさである。上記第２ポリシリコン層４２は第１ポリシリコン層４１と同じ粒径を有するポリシリコンに空孔欠陥を導入して形成されており、第２ポリシリコン層４２における単位体積あたりの空孔欠陥の数は、オフリークを生ぜしめない程度に制御されている。また、各ポリシリコン層４１，４２，４３には、約１０17個ｃｍ-3程度のｐ型不純物が導入されている。
【００４７】
次に、上述の電界効果トランジスタの構造を実現するための製造工程について、図１（ａ）−（ｄ）を参照しながら説明する。
【００４８】
まず、図１（ａ）に示す工程において、基板１の上に厚みが９０ｎｍ程度の第１ポリシリコン層４１をＣＶＤ法により堆積する。そして、この第１ポリシリコン層４１の上方から高エネルギー粒子を照射することにより、第１ポリシリコン層４１の上部を空孔欠陥含有ポリシリコン層である第２ポリシリコン層４２に変える。高エネルギー粒子には、シリコン又はアルゴン等の不活性ガスのイオンや、水素イオン等がある。本実施形態では、Ｈイオンを加速エネルギー５０ｋｅＶ程度で全面に注入し、５００℃程度の温度下で熱処理を行なう。この処理によって、Ｈイオンの注入量に応じた密度の空孔欠陥が第１ポリシリコン層４１中に形成される。すなわち、Ｈイオンの注入によってポリシリコン層内のシリコン原子がＨ原子に置換され、その後の熱処理によってＨ原子がポリシリコン層から脱離することで、空孔欠陥が形成される。
【００４９】
次に、図１（ｂ）に示す工程で、上記第２ポリシリコン層４２の上に厚みが１０ｎｍ程度のポリシリコン膜からなる第３ポリシリコン層４３を形成する。
【００５０】
次に、図１（ｃ）に示す工程で、第３ポリシリコン層４３の上にシリコン酸化膜を形成し、さらにシリコン酸化膜の上にゲート用ポリシリコン膜をＣＶＤ法により形成する。そして、フォトリソグラフィー工程及びエッチング工程を行なって、ゲート用ポリシリコン膜及びシリコン酸化膜をパターニングして、制御ゲート電極４とゲート酸化膜６とを形成する。さらに、制御ゲート電極４をマスクとして、高濃度の砒素イオンをゲート電極４の両側に位置する第１−第３ポリシリコン層４１−４３内の領域に導入し、ソース領域２及びドレイン領域３を形成する。その結果、ゲート電極４の下方には、３つのポリシリコン層４１−４３で構成されるチャネル領域４０が形成される。
【００５１】
次に、図１（ｄ）に示す工程で、基板の全面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソース領域２，ドレイン領域３にそれぞれ到達するコンタクトホールを形成する。さらに、このコンタクトホール内及び層間絶縁膜１１の上に金属膜を堆積した後、この金属膜をパターニングして、ソース電極１０１及びドレイン電極１０２を形成する。
【００５２】
図２は、本実施形態に係る電界効果トランジスタを作動させるために電圧を印加した状態を示す断面図である。つまり、制御ゲート電極４の電位を１Ｖ、ドレイン領域３（ドレイン電極１０２）の電位を３Ｖにし、ソース領域２（ソース電極１０１）を接地する（０Ｖ）。ここで、第１，第２，第３ポリシリコン層４１，４２，４３の抵抗値をｒ41，ｒ42，ｒ43とすると、空孔欠陥が多量に存在する第２ポリシリコン層４２に抵抗値ｒ42がもっとも小さい。したがって、制御ゲート電極４との容量結合によってチャネル領域４０が反転するのに必要な電位に達すると、もっとも抵抗値の小さい第２ポリシリコン層４２にチャネル電流が流れることになる。
【００５３】
したがって、本実施形態に係る電界効果トランジスタによると、チャネル領域４０の一部に空孔欠陥を有するポリシリコン膜からなる第２ポリシリコン層４２が設けられている。そして、空孔欠陥の内部は真空なので、実質的にチャネル長が空孔欠陥が占める領域分だけ短くなったのと同じことになる。したがって、この第２ポリシリコン層４２におけるキャリアの移動度を極めて高くすることができる。そして、このことにより、単に高抵抗のポリシリコン層を有するものに比べて大きなチャネル電流を得ることができる。
【００５４】
図３は、ドレイン電圧Ｖｄを横軸に、ドレイン電流Ｉｄを縦軸にとって、従来の電界効果トランジスタと本実施形態に係る電界効果トランジスタのＶｄ−Ｉｄ特性を比較する図である。図中実線で示す曲線ＶＩinveは本実施形態に係るポリシリコンチャネル型電界効果トランジスタのＶｄ−Ｉｄ特性曲線であり、図中破線で示す曲線ＶＩconvは従来の電界効果トランジスタのＶｄ−Ｉｄ特性曲線である。各曲線ＶＩinve，ＶＩconvを比較するとわかるように、本実施形態の電界効果トランジスタでは、低いドレイン電圧で高いドレイン電流を得ることができる。例えば、従来の電界効果トランジスタの場合に１Ｖで得られていた電流値が、本実施形態の電界効果トランジスタでは．０１Ｖの電流値で得られる。
【００５５】
なお、ドレイン電流の飽和値は、不純物濃度等の調整によって変えることができる。また、本実施形態の電界効果トランジスタでは、空孔欠陥を多く含む第２ポリシリコン層４２を空孔欠陥の少ない第１，第３ポリシリコン層４１，４３で挟み込んでいるので、縦方向の電流は流れにくくなり、電流は第２ポリシリコン層４２に沿って横方向にのみ流れる。
【００５６】
なお、ポリシリコン層内に空孔欠陥が生じても、空孔欠陥のある部分及び空孔欠陥のない部分を含むポリシリコン層全体としては結晶学的に格子振動は変わらない。したがって、印加電圧によってポリシリコン層が破壊するおそれはない。
【００５７】
上記実施形態では、Ｈイオンを第１ポリシリコン層４１の全面に照射するように下が、収束イオンビーム装置を用いて、部分的にＨイオンを照射するようにしてもよい。
【００５８】
図４は、収束イオンビーム装置を用いて第２ポリシリコン層４２を形成する方法を示す図である。同図に示すように、イオン源２０１で発生したイオンをレンズ２０２によって収束し、直径１０ｎｍ程度のイオンビームに絞り込んで第１ポリシリコン層４１に照射する。このイオンの照射によって第１ポリシリコン層４１内のＳｉ原子をたたきだして塊状の空孔欠陥を生ぜしめる方法である。例えば、１０16個ｃｍ-3程度のＨイオンを加速エネルギー５０ｋｅＶ程度で注入し、５００℃程度の温度下で熱処理を行なうことによって、直径１０ｎｍ程度の空孔欠陥が１０−２０個／０．２５μｍ（ゲート中）の個数だけ形成される。その結果、第２ポリシリコン層４２のチャネル長に相当する寸法のうち半分程度を空孔欠陥が占めることになり、この空孔欠陥の内部は真空なので、実質的にチャネル長が半分程度になったのと同じことになる。そして、このイオンビーム径は、広範囲に変えることができる。ただし、収束イオンビーム法を用いる場合にも、必ずしもイオンビーム径の大きさの空孔欠陥を形成する必要はなく、単に注入されるイオン密度を高めるなどの目的でビームを収束するようにしてもよい。
【００５９】
また、ポリシリコン層内に空孔欠陥を生ぜしめる方法は、上述のようなＨイオンを照射する方法に限定されるものではない。例えば１０ｎｍ径程度に収束したＳｉイオンの収束イオンビームを２００ｋｅＶ程度のエネルギーで、ポリシリコン層内に１０15個ｃｍ-3程度の量だけ打ち込んで、５００℃程度の温度で１０秒間程度の間、熱処理（ＲＴＡ）を行なうことによっても、ポリシリコン層内に１０10個ｃｍ-2程度の空孔欠陥を生ぜしめることができる。
【００６０】
また、以下の手順によっても、空孔欠陥を形成することがでいる。まず、シリコン基板Ａの上に熱酸化によりシリコン酸化膜を形成した後、シリコン基板ＡにＨ+ イオンを２×１０16−１×１０17個ｃｍ-2程度注入する。次に、ポリシリコン膜を上面上に有する他の基板Ｂをシリコン酸化膜を介してシリコン基板Ａに接着する。この接着は、互いに接着される２つの面を洗浄して、原子間結合を利用して行なう。次に、４００−６００℃で熱処理することにより、シリコン基板Ａは２つの部分に分離する。その結果、基板Ｂと、シリコン酸化膜と、シリコン基板Ａから分かれた薄い単結晶シリコン層とが一体となる。つまり、基板Ｂ上のシリコン酸化膜の上に薄い単結晶シリコン層が形成された状態となっている。この状態で、１０００℃以上の温度で熱処理を行なうことにより、シリコン酸化膜とその上の残存シリコン層とから空孔欠陥を有するポリシリコン層が形成される。したがって、基板Ｂにおいて、通常のポリシリコン層の上に空孔欠陥を有するポリシリコン層を設けることができる。
【００６１】
（第２の実施形態）
次に、第２の実施形態に係る不揮発性半導体記憶装置について、図５（ａ）−（ｄ）及び図６を参照しながら説明する。
【００６２】
図５（ｄ）は、本実施形態の製造方法によって最終的に形成されるポリシリコン浮遊ゲート型不揮発性半導体記憶装置の構造を示す断面図である。なお、以下の説明においては、設計ルール（最小寸法）が０．２５μｍ−１０μｍのプロセスを用いて製造された不揮発性半導体記憶装置について説明する。
【００６３】
図５（ｄ）に示すように、本実施形態に係る不揮発性半導体記憶装置は、シリコン基板１２と、シリコン基板１２の上に形成された厚みが６ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜１６と、トンネル酸化膜１６の上に形成された３層のポリシリコン層からなる浮遊ゲート電極５０と、シリコン基板１２内で浮遊ゲート電極５０の両側方に形成されたソース領域２及びドレイン領域３と、トンネル酸化膜１６の下方に形成されたチャネル領域８と、上記浮遊ゲート電極５０の上に形成されたシリコン酸化膜及びシリコン窒化膜からなる厚みが約１５ｎｍ程度のＯＮ膜で構成される容量絶縁膜１７と、該容量絶縁膜１７の上に形成されたポリシリコン膜，ポリサイド膜，アルミニウム又はタンタルからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【００６４】
上記制御ゲート電極４のゲート長（チャネル長方向に沿った長さ）は０．２５μｍであり、ゲート幅（チャネル長方向に直交する方向に沿った長さ）は約２μｍである。また、ソース領域２及びドレイン領域３には、いずれも１０20−１０21個ｃｍ-3程度のｎ型不純物が導入されている。
【００６５】
上記浮遊ゲート電極５０は、シリコン基板１２の直上に形成された第１ポリシリコン層５１と、該第１ポリシリコン層５１の上に形成された空孔欠陥含有ポリシリコン層である第２ポリシリコン層５２と、該第２ポリシリコン層５２の上に形成された第３ポリシリコン層５３とにより構成されており、全体としての厚みは１００ｎｍ程度である。上記第１，第３ポリシリコン層５１，５３を構成するポリシリコンの粒径は、一般的な製造プロセスにおける加工上もっとも制御しやすい大きさである。上記第２ポリシリコン層５２は第１ポリシリコン層５１と同じ粒径を有するポリシリコンに空孔欠陥を導入して形成されており、第２ポリシリコン層５２における単位体積あたりの空孔欠陥の数は、オフリークを生ぜしめない程度に制御されている。また、各ポリシリコン層５１，５２，５３には、約１０17個ｃｍ-3程度のｐ型不純物が導入されている。
【００６６】
次に、上述の不揮発性半導体記憶装置の構造を実現するための製造工程について、図５（ａ）−（ｄ）を参照しながら説明する。
【００６７】
まず、図５（ａ）に示す工程において、シリコン基板１２の上に、熱酸化により厚みが６ｎｍ程度の薄いトンネル酸化膜１６を形成し、トンネル酸化膜１６の上に厚みが２５０ｎｍ程度の第１ポリシリコン層５１をＣＶＤ法により堆積する。そして、この第１ポリシリコン層５１の上方から高エネルギー粒子を照射することにより、第１ポリシリコン層５１の下部を除く部分を空孔欠陥含有ポリシリコン層である第２ポリシリコン層５２に変える。この処理は上記第１の実施形態で説明した処理と基本的には同じであるが、本実施形態では、高エネルギー粒子の照射エネルギーを高くするなどにより、空孔欠陥を生ぜしめる領域の割合を多くつまり第２ポリシリコン層５２の厚みを厚くしておく。
【００６８】
次に、図５（ｂ）に示す工程で、上記第２ポリシリコン層５２の上に厚みが５０ｎｍ程度のポリシリコン膜からなる第３ポリシリコン層５３を形成する。
【００６９】
次に、図５（ｃ）に示す工程で、第３ポリシリコン層５３の上に厚みが約７ｎｍのシリコン酸化膜と厚みが約８ｎｍのシリコン窒化膜とを連続して形成し、ＯＮ膜を形成する。さらに、ＯＮ膜の上に厚みが２００ｎｍ程度のポリシリコン膜をＣＶＤ法により形成する。そして、フォトリソグラフィー工程及びエッチング工程を行なって、最上層のポリシリコン膜，ＯＮ膜，第１−第３ポリシリコン膜５１−５３及びトンネル絶縁膜１６をパターニングして、ポリシリコン膜からなる制御ゲート電極４と、ＯＮ膜からなる容量絶縁膜１７と、第１−第３のポリシリコン層からなる浮遊ゲート電極５０と、トンネル酸化膜１６とを順次形成する。さらに、制御ゲート電極４等をマスクとして、高濃度の砒素イオンを浮遊ゲート電極５０の両側に位置するシリコン基板１２内に導入し、ソース領域２及びドレイン領域３を形成する。その結果、制御ゲート電極４，容量絶縁膜１７，浮遊ゲート電極５０及びトンネル酸化膜１６が、シリコン基板１２のチャネル領域を覆うことになる。
【００７０】
次に、図５（ｄ）に示す工程で、基板の全面上に厚みが８００−１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソース領域２，ドレイン領域３にそれぞれ到達するコンタクトホールを形成する。さらに、このコンタクトホール内及び層間絶縁膜１１の上に金属膜を堆積した後、この金属膜をパターニングして、ソース電極１０１及びドレイン電極１０２を形成する。
【００７１】
図６は、本実施形態に係る不揮発性半導体記憶装置を作動させるために電圧を印加した状態を示す断面図である。つまり、制御ゲート電極４の電位ＶG を２Ｖの電位にして、ドレイン領域３（ドレイン電極１０２）及びソース領域２（ソース電極１０１）を接地する（０Ｖ）。このとき、ソース領域２及びドレイン領域３に対する制御ゲート電極４の電位が２Ｖに上昇する。したがって、制御ゲート電極４との容量結合によって浮遊ゲート電極５０がソース領域２及びドレイン領域３から電荷（電子）を捕獲すべく両領域２，３を反転させるのに必要な電位に達し、最も欠陥つまり電荷の捕獲層を多く含む第２ポリシリコン層４２に電荷が捕獲される。
【００７２】
したがって、本実施形態に係る不揮発性半導体記憶装置では、浮遊ゲート電極５０内に空孔欠陥の多い第２ポリシリコン層５２が設けられているので、電荷が浮遊ゲート電極に捕獲される際に、最も欠陥の多い第２ポリシリコン層５２に電荷が捕獲される。したがって、従来の不揮発性半導体記憶装置のごとく、電荷が浮遊ゲート電極に捕獲される際における浮遊ゲート電極の劣化を生じることがない。つまり、意識的に浮遊ゲート電極５０内に空孔欠陥を多く含む第２ポリシリコン層５２を設け、電荷の捕獲される領域を第２ポリシリコン層５２に集中させることにより、浮遊ゲート電極５０の劣化を防止することができる。
【００７３】
なお、本実施形態では、空孔欠陥を多く含む第２ポリシリコン層５２を空孔欠陥のほとんどない第１，第３ポリシリコン層５１，５３で挟む構造としたが、後述のように、本発明はかかる実施形態に限定されるものではない。
【００７４】
（第３の実施形態）
次に、第３の実施形態について、図７（ａ）−（ｃ），図８（ａ）−（ｃ）及び図９を参照しながら説明する。
【００７５】
図７（ｃ）は、本実施形態の製造方法によって最終的に形成されるポリシリコンチャネル型電界効果トランジスタの構造を示す断面図である。なお、以下の説明においては、設計ルール（最小寸法）が０．２５μｍ−１０μｍのプロセスを用いて製造された電界効果トランジスタについて説明する。
【００７６】
図７（ｃ）に示すように、本実施形態に係る電界効果トランジスタは、ガラス，セラミック等の絶縁性材料で構成される基板１の上面上に形成されている。そして、電界効果トランジスタには、基板１上に形成された３層のポリシリコン層からなるチャネル領域６０と、基板１上でチャネル領域６０を挟んで対向するソース領域２及びドレイン領域３と、上記チャネル領域６０の上に形成された厚みが約１０ｎｍのシリコン酸化膜からなるゲート酸化膜６と、該ゲート酸化膜６の上に形成されたポリシリコン膜，ポリサイド膜，アルミニウム又はタンタルからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【００７７】
上記ソース領域２とドレイン領域３との間の距離つまりゲート長は０．２５−１０μｍであり、ソース領域２及びドレイン領域３の厚みは約１００ｎｍ程度である。また、ソース領域２及びドレイン領域３には、いずれも１０20−１０21個ｃｍ-3程度のｎ型不純物が導入されている。
【００７８】
上記チャネル領域６０は、ドレイン領域３に隣接して形成され平均的に最も小さい結晶粒を含む第１ポリシリコン層６１と、該第１ポリシリコン層６１に隣接して形成され第１ポリシリコン層６１の結晶粒よりも平均的に大きな結晶粒を含む第２ポリシリコン層６２と、該第２ポリシリコン層６２とソース領域２との間に形成され第２ポリシリコン層６２の結晶粒よりも平均的にさらに大きな結晶粒を含む第３ポリシリコン層６３とにより構成されている。つまり、ドレイン領域３に近いポリシリコン層ほど平均的に小さな結晶粒を含むように構成されている。なお、各ポリシリコン層６１−６３の厚みはソース領域２等と同じく１００ｎｍ程度である。また、各ポリシリコン層６１，６２，６３には、約１０17個ｃｍ-3程度のｐ型不純物が導入されている。
【００７９】
次に、上述の電界効果トランジスタの構造を実現するための製造工程について、図７（ａ）−（ｃ）を参照しながら説明する。
【００８０】
まず、図７（ａ）に示す工程において、ガラス等からなる基板１の上に、アモルファスシリコン膜をＣＶＤ法によって形成した後、このアモルファスシリコン膜を局所的に異なる条件でアニールすることにより、広幅の第１ポリシリコン層６１及び第３ポリシリコン層６３と、両者間に挟まれる幅の狭い第２ポリシリコン層６２とを形成する。この局所的に異なる条件でアニールする方法については後述する各種方式があり、いずれを用いてもよい。また、下地の状態を局所的に変えておくことにより、互いに大きさが異なる結晶粒を含む複数のポリシリコン層を形成するようにしてもよい。
【００８１】
次に、図７（ｂ）に示す工程で、各ポリシリコン層６１−６３の上にシリコン酸化膜を形成し、さらにシリコン酸化膜の上にゲート用ポリシリコン膜をＣＶＤ法により形成する。そして、フォトリソグラフィー工程及びエッチング工程を行なって、ゲート用ポリシリコン膜及びシリコン酸化膜をパターニングして、第１−第３ポリシリコン膜６１−６３に跨る制御ゲート電極４とゲート酸化膜６とを形成する。さらに、制御ゲート電極４をマスクとして、高濃度の砒素イオンをゲート電極４の両側に位置する第１，第３ポリシリコン層６１，６３に導入し、ソース領域２及びドレイン領域３をそれぞれ形成する。その結果、ゲート電極４の下方に、３つのポリシリコン層６１−６３で構成されるチャネル領域６０が形成される。
【００８２】
次に、図７（ｃ）に示す工程で、基板の全面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソース領域２，ドレイン領域３にそれぞれ到達するコンタクトホールを形成する。さらに、このコンタクトホール内及び層間絶縁膜１１の上に金属膜を堆積した後、この金属膜をパターニングして、ソース電極１０１及びドレイン電極１０２を形成する。
【００８３】
図８（ａ）−（ｃ）は、本実施形態に係る電界効果トランジスタを作動させるために電圧を印加した状態を示す断面図である。
【００８４】
図８（ａ）は、電界効果トランジスタにおける制御ゲート電極４の電位をＶｇ（例えば３Ｖ程度の電圧）、ドレイン領域３（ドレイン電極１０２）の電位をＶd1（例えば１Ｖ程度の電圧）にし、ソース領域２（ソース電極１０１）を接地（０Ｖ）したときの状態を示す断面図である。ここで、第１，第２，第３ポリシリコン層６１，６２，６３の抵抗値をｒ61，ｒ62，ｒ63とすると、各ポリシリコン層６１−６３内に含まれる結晶粒の平均的なサイズが大きいほど抵抗値が小さいので、ｒ61＞ｒ62＞ｒ63の関係がある。このとき、ソース領域２に対するゲート電極４の電位がＶｇだけ高くなることで、制御ゲート電極４との容量結合によってチャネル領域６０の各ポリシリコン層６１−６３内に反転層が生じ、第１−第３ポリシリコン層６１−６３をチャネル電流が流れる。
【００８５】
次に、図８（ｂ）は、電界効果トランジスタにおける制御ゲート電極４及びソース領域２の電位は上記図８（ａ）に示す状態と同じとしておき、ドレイン領域３の電位をＶd2（例えば２Ｖ程度の電圧）に上昇させたときの状態を示す断面図である。このとき、図８（ａ）に示す状態に比べ、ソース領域２に対するドレイン領域３の電位がＶd2に上昇するので、チャネル領域６０内で空乏層が第１ポリシリコン層６１を覆うように広がる。そして、制御ゲート電極４との容量結合によって第２，第３ポリシリコン層６２，６３のみに反転層が生じる。したがって、チャネル電流は第２，第３ポリシリコン層６２，６３だけを流れる。
【００８６】
次に、図８（ｃ）は、電界効果トランジスタにおける制御ゲート電極４及びソース領域２の電位は上記図８（ａ），（ｂ）に示す状態と同じとしておき、ドレイン領域３の電位をＶd3（例えば３Ｖ程度の電圧）に上昇させたときの状態を示す断面図である。このとき、図８（ｂ）に示す状態に比べ、ソース領域２に対するドレイン領域３の電位がさらにＶd3に上昇するので、チャネル領域６０内で空乏層が第１ポリシリコン層６１だけでなく第２ポリシリコン層６２をも覆うように広がる。そして、制御ゲート電極４との容量結合によって第３ポリシリコン層６３のみに反転層が生じる。したがって、チャネル電流は第３ポリシリコン層６３だけを流れる。
【００８７】
このように、制御ゲート電極４の電位を正の所定電圧Ｖｇにし、ソース領域２を接地しておいて（０Ｖ）、ドレイン領域３に対して選択的に電圧を印加することにより、チャネル領域６０のうち選択されたポリシリコン層のみが反転し、選択されなかったポリシリコン層は反転しない。したがって、各々異なるチャネル抵抗ｒ61，ｒ62，ｒ63を有する第１，第２，第３ポリシリコン層６１，６２，６３のうち特定のポリシリコン層にチャネル電流を流すことで、ドレイン領域３に印加する電圧に対して、チャネル電流の増加率を非連続的に変化させることができる。
【００８８】
図９は、上記図８（ａ）−（ｃ）に示すようなドレイン電圧Ｖｄ（横軸）の変化を与えたときの、チャネル電流Ｚｄ（縦軸）の変化を示す図である。同図に示されるように、空乏層が第１ポリシリコン層６１と第２ポリシリコン層６２との界面に達したときのドレイン電圧Ｖd1と、空乏層が第２ポリシリコン層６２と第３ポリシリコン層６３との界面に達したときのドレイン電圧Ｖd2とにおいて、チャネル電流Ｚｄが階段的に増大していることがわかる。
【００８９】
したがって、本実施形態の電界効果トランジスタは、チャネル領域６０内に互いに大きさが異なる結晶粒を含む複数のポリシリコン層６１−６３を設けることで、各ポリシリコン層６１−６３のチャネル抵抗ｒ61−ｒ63の相違を利用して、ドレイン電圧Ｖｄの変化に対するチャネル電流Ｚｄの変化特性を通常の電界効果トランジスタとは異なる変化特性とすることができる。すなわち、本実施形態の電界効果トランジスタは、いわゆる非線形素子として各種の分野に適用されるものである。
【００９０】
特に、本実施形態のごとく、複数のポリシリコン層内の結晶粒の平均的な大きさが互いに異なっており、かつドレイン領域に近いポリシリコン層ほど平均的なサイズが小さい結晶粒を含むように構成することにより、電圧−電流特性の非線形性を顕著に生ぜしめることができる。
【００９１】
なお、互いに平均的な大きさの異なる結晶粒を含む複数のポリシリコン層を形成するには、各種の方法がある。特に、アモルファスシリコン膜を形成した後、このアモルファスシリコン膜をアニールすることによって、ポリシリコン膜に変化させることができることはよく知られている。アモルファスシリコンとは、急速に固化することにより形成される不規則な構造であり、熱的に不安定な状態である。したがって、アモルファスシリコン膜を加熱すると、より安定な結晶状態に変わろうとする変化が生じるからである。この方法は比較的低温のプロセスで行なうことができ、安価なガラス基板上にポリシリコン膜を形成する方法として周知の技術である。そして、アモルファスシリコン膜のアニール条件を変えることによって結晶核の生成確率が変わるのを利用して、生成されるポリシリコン膜中の結晶粒の大きさを種々調整できることもよく知られている。
【００９２】
したがって、これらの技術を応用することにより、本実施形態におけるような結晶粒の平均的なサイズが互いに異なる複数のポリシリコン層６１−６３を形成することができる。以下、本実施形態に適用できるポリシリコン層の形成方法について、説明する。
【００９３】
Ａ．エキシマレーザ光の照射を利用した形成方法
ガラス等からなる基板の上に、水素化アモルファスシリコン膜をＣＶＤ法によって形成した後、５００℃，３時間程度の熱処理を行なってアモルファスシリコン膜内の水素を脱離させる。次に、微少径に絞り込んだエキシマレーザ光をアモルファスシリコン膜に照射しながら、場所的にその強度を変えて基板上を走査することにより、広幅の第１ポリシリコン層６１及び第３ポリシリコン層６３と、両者間に挟まれる幅の狭い（７５ｎｍ程度）の第２ポリシリコン層６２とを形成すれば、ゲート長つまりチャネル長が０．２５μｍ程度の微細な電界効果トランジスタを容易に形成することができる。このとき、第１ポリシリコン層６１を形成するときには照射するエキシマレーザ光の強度を最も大きく、第３ポリシリコン層６３を形成する際には、照射するエキシマレーザ光の強度を最も小さく、第２ポリシリコン層６２を形成する際にはエキシマレーザ光の強度を中間程度にすることにより、上述のような各ポリシリコン層６１−６３における結晶粒の平均的なサイズの相違を実現することができる。
【００９４】
なお、エキシマレーザ光を走査する変わりに、互いにエキシマレーザ光に対する吸収係数が異なる複数の縞状部分を有するマスクを用い、このマスクの上方からエキシマレーザ光の平行光線を照射することによっても、互いに平均的なサイズの異なる結晶粒を含む複数のポリシリコン層を形成することができる。
【００９５】
Ｂ．ラテラルシーリング法
図１８（ａ）−（ｄ）は、ラテラルシーリング法によるポリシリコン層の形成方法を示す断面図である。
【００９６】
まず、図１８（ａ）に示す工程で、ガラス基板３００の上に、シリコン窒化膜３０１と、水素化アモルファスシリコン膜を形成した後、５００℃程度の温度で３時間程度の間熱処理を行なって、水素が排出されたアモルファスシリコン膜３０２を形成する。また、アモルファスシリコン膜３０２の上にはシリコン窒化膜３０３が堆積されている。そして、シリコン窒化膜３０３をパターニングして、シリコン窒化膜３０３同士の間に複数箇所において間隙を設け、このシリコン窒化膜３０３の間隙におけるアモルファスシリコン膜３０２の上にニッケルシリサイド膜３０４を形成する。
【００９７】
次に、図１８（ｂ）に示す工程で、数１００℃，数秒間程度のパルス状急速加熱（ＰＲＴＡ）を行なうことにより、アモルファスシリコンの結晶化が促進されて、ニッケルシリサイド膜３０４の直下領域に平均的に大きな結晶粒を含む第３ポリシリコン層６３が形成される。
【００９８】
次に、図１８（ｃ）に示す工程で、比較的低温でパルス状急速加熱を行なうことにより、第３のポリシリコン層６３から横方向に結晶化が進行し、第３ポリシリコン層６３中の結晶粒よりも平均的にやや小さい結晶粒を含む第２ポリシリコン層６２が生成される。さらに、より低温のパルス状急速加熱を行なうことで、平均的に最も小さな結晶粒を含む第１ポリシリコン層６１が第２ポリシリコン層６２に隣接して形成される。
【００９９】
そして、最終的に、図１８（ｄ）に示す工程で、ニッケルシリサイド膜３０４や窒化シリコン膜３０３を除去することにより、平均的なサイズが互いに異なる第１−第３ポリシリコン層６１−６３が形成される。
【０１００】
なお、図１８（ｃ）に示す状態からニッケルシリサイド膜３０４及び窒化シリコン膜３０３を除去し、全面上にエキシマレーザ光等を照射することにより、平均的に小さな結晶粒を含む第３のポリシリコン層６３を形成してもよい。
【０１０１】
Ｃ．イオンビーム法
基板上にアモルファスシリコン膜を形成した後、アモルファスシリコン膜内に１０15個／ｃｍ-2，２００ｋｅＶ程度の条件でＳｉイオンビームを照射して、空孔欠陥層を形成し、この空孔欠陥層にポリシリコンの種を埋めた後、数１００℃で数秒間のアニールを行なうことにより、空孔欠陥の大きさに応じたサイズの結晶粒を含むポリシリコン層を形成することができる。このとき、Ｓｉイオンビームの照射条件を変えることで、ポリシリコン層内の結晶粒の大きさを調整することができる。
【０１０２】
（第４の実施形態）
次に、第４の実施形態について、図１０（ａ）−（ｄ），図１１（ａ）−（ｄ）及び図１２を参照しながら説明する。
【０１０３】
図１０（ｄ）は、本実施形態の製造方法によって最終的に形成されるポリシリコンチャネル型不揮発性半導体記憶装置の構造を示す断面図である。本実施形態に係る半導体記憶装置は、上記第３の実施形態に係る電界効果トランジスタの構造を応用した多値メモリとして機能するものである。以下の説明においては、設計ルール（最小寸法）が０．２５μｍ−１０μｍのプロセスを用いて製造された半導体記憶装置について説明する。
【０１０４】
図１０（ｄ）に示すように、本実施形態に係る半導体記憶装置は、シリコン基板１２上に形成された３層のポリシリコン層からなるチャネル領域６０と、シリコン基板１２内に形成されチャネル領域６０を挟んで対向するソース領域２及びドレイン領域３と、チャネル領域６０の上に形成された厚みが６ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜１６と、トンネル酸化膜１６の上に形成された単一のポリシリコン層からなる浮遊ゲート電極５０と、上記浮遊ゲート電極５０の上に形成されたシリコン酸化膜及びシリコン窒化膜からなる厚みが約１５ｎｍ程度のＯＮ膜で構成される容量絶縁膜１７と、該容量絶縁膜１７の上に形成されたポリシリコン膜，ポリサイド膜，アルミニウム又はタンタルからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【０１０５】
上記制御ゲート電極４のゲート長（チャネル長方向に沿った長さ）は０．２５−１０μｍである。また、ソース領域２及びドレイン領域３には、いずれも１０20−１０21個ｃｍ-3程度のｎ型不純物が導入されている。
【０１０６】
上記チャネル領域６０は、ドレイン領域３に隣接して形成され平均的なサイズが最も小さい結晶粒を含む第１ポリシリコン層６１と、該第１ポリシリコン層６１に隣接して形成され第１ポリシリコン層６１の結晶粒よりも平均的に大きな結晶粒を含む第２ポリシリコン層６２と、該第２ポリシリコン層６２とソース領域２との間に形成され第２ポリシリコン層６２の結晶粒よりもさらに平均的に大きな結晶粒を含む第３ポリシリコン層６３とにより構成されている。つまり、ドレイン領域３に近いポリシリコン層ほど平均的なサイズが小さな結晶粒を含むように構成されている。ただし、第１ポリシリコン層６１と第３ポリシリコン層６３との位置関係が逆でもよい。なお、各ポリシリコン層６１，６２，６３には、約１０17個ｃｍ-3程度のｐ型不純物が導入されている。
【０１０７】
次に、上述の半導体記憶装置の構造を実現するための製造工程について、図１０（ａ）−（ｄ）を参照しながら説明する。
【０１０８】
まず、図１０（ａ）に示す工程において、シリコン基板１２の上に、上記第３の実施形態と同様の構造を有する広幅の第１ポリシリコン層６１及び第３ポリシリコン層６３と、両者間に挟まれる幅の狭い第２ポリシリコン層６２とを形成する。
【０１０９】
次に、図１０（ｂ）に示す工程で、各ポリシリコン層６１−６３の上にシリコン酸化膜を形成し、シリコン酸化膜の上に浮遊ゲート用ポリシリコン膜をＣＶＤ法により形成し、浮遊ゲート用ポリシリコン膜の上に、厚みが約７ｎｍのシリコン酸化膜と厚みが約８ｎｍのシリコン窒化膜とを連続して形成して、ＯＮ膜を形成する。さらに、ＯＮ膜の上に厚みが２００ｎｍ程度の制御ゲート用ポリシリコン膜をＣＶＤ法により形成する。そして、フォトリソグラフィー工程及びエッチング工程を行なって、制御ゲート用ポリシリコン膜，ＯＮ膜，浮遊ゲート用ポリシリコン膜及び酸化シリコン膜を連続的にパターニングして、ポリシリコン膜からなる制御ゲート電極４と、ＯＮ膜からなる容量絶縁膜１７と、ポリシリコン膜からなる浮遊ゲート電極５０と、シリコン酸化膜からなるトンネル酸化膜とを、各ポリシリコン層６１−６３に跨って形成する。
【０１１０】
次に、図１０（ｃ）に示す工程で、制御ゲート電極４等をマスクとして、高濃度の砒素イオンを、浮遊ゲート電極５０の両側に位置する第１，第３ポリシリコン層６１，６３の領域に導入し、ドレイン領域３，ソース領域２をそれぞれ形成する。その結果、制御ゲート電極４，容量絶縁膜１７，浮遊ゲート電極５０及びトンネル酸化膜１６の下方に３つのポリシリコン層６１−６３で構成されるチャネル領域６０が形成される。
【０１１１】
次に、図１０（ｄ）に示す工程で、基板の全面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソース領域２，ドレイン領域３にそれぞれ到達するコンタクトホールを形成する。さらに、このコンタクトホール内及び層間絶縁膜１１の上に金属膜を堆積した後、この金属膜をパターニングして、ソース電極１０１及びドレイン電極１０２を形成する。
【０１１２】
図１１（ａ）−（ｄ）は、本実施形態に係る半導体記憶装置を作動させるために電圧を印加した状態を示す断面図である。
【０１１３】
図１１（ａ）は、半導体記憶装置における制御ゲート電極４の電位をＶg1（例えば３Ｖ程度の電圧）、ドレイン領域３（ドレイン電極１０２）の電位をＶD1（例えば１Ｖ程度の電圧）にし、ソース領域２（ソース電極１０１）を接地（０Ｖ）したときの状態を示す断面図である。ここで、第３の実施形態と同様に、第１，第２，第３ポリシリコン層６１，６２，６３の抵抗値をｒ61，ｒ62，ｒ63とすると、各ポリシリコン層６１−６３内に含まれる結晶粒の平均的なサイズが大きいほど抵抗値が小さいので、ｒ61＞ｒ62＞ｒ63の関係がある。このとき、ソース領域２に対するゲート電極４の電位がＶg1だけ高くなることで、制御ゲート電極４との容量結合によって浮遊ゲート電極５０の電圧も上昇する。また、浮遊ゲート電極５０との容量結合によってチャネル領域６０の各ポリシリコン層６１−６３内に反転層が生じ、第１−第３ポリシリコン層６１−６３をチャネル電流が流れ、第１ポリシリコン層６１から浮遊ゲート電極５０にエレクトロンが注入される。
【０１１４】
次に、図１１（ｂ）は、半導体記憶装置における制御ゲート電極４及びソース領域２の電位は上記図１１（ａ）に示す状態と同じとしておき、ドレイン領域３の電位をＶD2（例えば２Ｖ程度の電圧）に上昇させたときの状態を示す断面図である。このとき、図１１（ａ）に示す状態に比べ、ソース領域２に対するドレイン領域３の電位がＶD2に上昇するので、チャネル領域６０内で空乏層が第１ポリシリコン層６１を覆うように広がる。そして、浮遊ゲート電極５０を介した制御ゲート電極４との容量結合によって第２，第３ポリシリコン層６２，６３のみに反転層が生じる。したがって、チャネル電流は第２，第３ポリシリコン層６２，６３だけを流れ、第２ポリシリコン層６２から浮遊ゲート電極５０にエレクトロンが注入される。
【０１１５】
次に、図１１（ｃ）は、半導体記憶装置における制御ゲート電極４及びソース領域２の電位は上記図１１（ａ），（ｂ）に示す状態と同じとしておき、ドレイン領域３の電位をＶD3（例えば３Ｖ程度の電圧）に上昇させたときの状態を示す断面図である。このとき、図１１（ｂ）に示す状態に比べ、ソース領域２に対するドレイン領域３の電位がさらにＶD3に上昇するので、チャネル領域６０内で空乏層が第１ポリシリコン層６１だけでなく第２ポリシリコン層６２をも覆うように広がる。そして、浮遊ゲート電極５０を介した制御ゲート電極４との容量結合によって第３ポリシリコン層６３のみに反転層が生じる。したがって、チャネル電流は第３ポリシリコン層６３だけを流れ、第３ポリシリコン層６３から浮遊ゲート電極５０にエレクトロンが注入される。
【０１１６】
さらに、図１１（ｄ）は、制御ゲート電極４の電位を負の電位Ｖg2（例えば−３Ｖ程度）にし、ソース領域２及びドレイン領域３を接地（０Ｖ）したときの状態を示す断面図である。このとき、ソース領域２及びドレイン領域３に対する制御ゲート電極４の電位が負となるので、制御ゲート電極４との容量結合により浮遊ゲート電極５０の電位が負になって、浮遊ゲート電極５０内のエレクトロンがポリシリコン層６１−６３を介してソース領域２及びドレイン領域３に引き抜かれる。
【０１１７】
図１１（ａ）−（ｃ）に示すように、制御ゲート電極４の電位を正の所定電圧Ｖｇにし、ソース領域２を接地しておいて（０Ｖ）、ドレイン領域３に対して選択的に電圧を印加することにより、チャネル領域６０のうち選択されたポリシリコン層のみが反転し、選択されなかったポリシリコン層は反転しない。したがって、各々異なるチャネル抵抗ｒ61，ｒ62，ｒ63を有する第１，第２，第３ポリシリコン層６１，６２，６３のうち特定のポリシリコン層を介して浮遊ゲート電極５０に電荷を注入することで、ドレイン領域３に印加する電圧に対して、浮遊ゲート電極５０の蓄積電荷量を非連続的に変化させることができる。
【０１１８】
図１２は、上記図１１（ａ）−（ｃ）に示すようなドレイン電圧Ｖｄ（横軸）の変化を与えたときの、蓄積電荷量Ｑ（縦軸）の変化を示す図である。同図に示されるように、空乏層が第１ポリシリコン層６１と第２ポリシリコン層６２との界面に達したときのドレイン電圧ＶD1と、空乏層が第２ポリシリコン層６２と第３ポリシリコン層６３との界面に達したときのドレイン電圧ＶD2とにおいて、蓄積電荷量Ｑが階段的に増大していることがわかる。
【０１１９】
したがって、本実施形態の半導体記憶装置は、チャネル領域６０内に平均的なサイズが互いに異なる結晶粒を含む複数のポリシリコン層６１−６３を設けることで、各ポリシリコン層６１−６３のチャネル抵抗ｒ61−ｒ63の相違を利用して、ドレイン電圧Ｖｄの変化に対する浮遊ゲート電極５０の蓄積電荷量Ｑの変化特性（Ｖｄ−Ｉｄ特性）を変えることができ、いわゆる多値メモリとして利用することができるものである。
【０１２０】
特に、本実施形態のごとく、複数のポリシリコン層内の結晶粒の平均的なサイズが互いに異なっており、かつドレイン領域に近いポリシリコン層ほど平均的なサイズが小さい結晶粒を含むように構成することにより、多値メモリにおける各メモリ値間の蓄積電荷量の相違を顕著に生ぜしめることができる。
【０１２１】
（第５の実施形態）
次に、第５の実施形態について、図１３（ａ）−（ｄ），図１４（ａ）−（ｃ）及び図１５を参照しながら説明する。
【０１２２】
図１３（ｄ）は、本実施形態の製造方法によって最終的に形成されるポリシリコンチャネル型不揮発性半導体記憶装置の構造を示す断面図である。本実施形態に係る半導体記憶装置は、上記第４の実施形態に係る第２ポリシリコン層６２を単結晶シリコン層に置き換えた多値メモリである。以下の説明においては、設計ルール（最小寸法）が０．２５μｍ−１０μｍのプロセスを用いて製造された半導体記憶装置について説明する。
【０１２３】
図１３（ｄ）に示すように、本実施形態に係る半導体記憶装置は、シリコン基板１２上に形成された２層のポリシリコン層と単結晶シリコン層とからなるチャネル領域７０と、シリコン基板１２内に形成されチャネル領域７０を挟んで対向するソース領域２及びドレイン領域３と、チャネル領域７０の上に形成された厚みが６ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜１６と、トンネル酸化膜１６の上に形成された単一のポリシリコン層からなる浮遊ゲート電極５０と、上記浮遊ゲート電極５０の上に形成されたシリコン酸化膜及びシリコン窒化膜からなる厚みが約１５ｎｍ程度のＯＮ膜で構成される容量絶縁膜１７と、該容量絶縁膜１７の上に形成されたポリシリコン膜，ポリサイド膜，アルミニウム又はタンタルからなる制御ゲート電極４と、ソース領域２，ドレイン領域３及び制御ゲート電極４の上に堆積されたシリコン酸化膜からなる層間絶縁膜１１と、層間絶縁膜１１に開口されたコンタクトホールを埋めてソース領域２，ドレイン領域３にそれぞれコンタクトするソース電極１０１及びドレイン電極１０２とを備えている。
【０１２４】
上記制御ゲート電極４のゲート長（チャネル長方向に沿った長さ）は０．２５−１０μｍである。また、ソース領域２及びドレイン領域３には、いずれも１０20−１０21個ｃｍ-3程度のｎ型不純物が導入されている。
【０１２５】
上記チャネル領域７０は、ドレイン領域３に隣接して形成され平均的に小さい結晶粒を含む第１ポリシリコン層７１と、ソース領域２に隣接して形成され第１ポリシリコン層７１の結晶粒よりも平均的に大きな結晶粒を含む第２ポリシリコン層７２と、第１ポリシリコン層７１と第２ポリシリコン層７２との間に形成された単結晶シリコン層７３とにより構成されている。つまり、単結晶シリコン層を挟んで相対向する１対のポリシリコン層７１，７２のうちドレイン領域３に近いポリシリコン層が平均的に小さな結晶粒を含むように構成されている。なお、各層７１，７２，７３には、約１０17個ｃｍ-3程度のｐ型不純物が導入されている。
【０１２６】
次に、上述の半導体記憶装置の構造を実現するための製造工程について、図１３（ａ）−（ｄ）を参照しながら説明する。
【０１２７】
まず、図１３（ａ）に示す工程において、シリコン基板１２の上面に広幅の溝７６を多数形成し、各溝７６の間に凸状の単結晶シリコン層７３を形成する。その後、基板の全面上にアモルファスシリコン膜７５を堆積する。
【０１２８】
次に、図１３（ｂ）に示す工程で、基板の上面全体を平坦化した後、上述のエキシマレーザ光の照射によるアニールやラテラルシーリングなどを行なって、各溝７６に埋め込まれたアモルファスシリコン膜７５を平均的に小さな結晶粒を有する第１ポリシリコン層７１と平均的に大きな結晶粒を有する第２ポリシリコン層７２とに変える。本実施形態では、１つの溝部７６において、ドレイン領域形成領域に第１ポリシリコン層７１を形成し、ソース領域形成領域に第２ポリシリコン層７２を形成する。ただし、第１ポリシリコン層７１と第２ポリシリコン層７２との位置関係が逆でもよい。
【０１２９】
次に、図１３（ｃ）に示す工程で、各ポリシリコン層７１，７２及び単結晶シリコン層７３の上にシリコン酸化膜を形成し、シリコン酸化膜の上に浮遊ゲート用ポリシリコン膜をＣＶＤ法により形成し、浮遊ゲート用ポリシリコン膜の上に、厚みが約７ｎｍのシリコン酸化膜と厚みが約８ｎｍのシリコン窒化膜とを連続して形成して、ＯＮ膜を形成する。さらに、ＯＮ膜の上に厚みが２００ｎｍ程度の制御ゲート用ポリシリコン膜をＣＶＤ法により形成する。そして、フォトリソグラフィー工程及びエッチング工程を行なって、制御ゲート用ポリシリコン膜，ＯＮ膜，浮遊ゲート用ポリシリコン膜及び酸化シリコン膜を連続的にパターニングして、ポリシリコン膜からなる制御ゲート電極４と、ＯＮ膜からなる容量絶縁膜１７と、ポリシリコン膜からなる浮遊ゲート電極５０と、シリコン酸化膜からなるトンネル酸化膜とをシリコン基板１２の上に形成する。さらに、制御ゲート電極４等をマスクとして、高濃度の砒素イオンを制御ゲート電極４内と、浮遊ゲート電極５０の両側に位置する第１，第２ポリシリコン層７１，７２に導入し、ドレイン領域３，ソース領域２をそれぞれ形成する。その結果、制御ゲート電極４，容量絶縁膜１７，浮遊ゲート電極５０及びトンネル酸化膜１６の下方に、１対のポリシリコン層７１，７２とその間の単結晶シリコン層７３とからなるチャネル領域７０が形成される。
【０１３０】
その後、図１３（ｄ）に示す工程で、基板の全面上に厚みが５００−８００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜１１を堆積した後、この層間絶縁膜１１にソース領域２，ドレイン領域３にそれぞれ到達するコンタクトホールを形成する。さらに、このコンタクトホール内及び層間絶縁膜１１の上に金属膜を堆積した後、この金属膜をパターニングして、ソース電極１０１及びドレイン電極１０２を形成する。
【０１３１】
図１４（ａ）−（ｃ）は、本実施形態に係る半導体記憶装置を作動させるために電圧を印加した状態を示す断面図である。
【０１３２】
図１４（ａ）は、半導体記憶装置における制御ゲート電極４の電位をＶG1（例えば１Ｖ程度の電圧）、ドレイン領域３（ドレイン電極１０２）及びソース領域２（ソース電極１０１）を接地（０Ｖ）したときの状態を示す断面図である。ここで、第１，第２ポリシリコン層７１，７２の抵抗値をｒ71，ｒ72とすると、各ポリシリコン層７１，７２内に含まれる結晶粒の平均的なサイズが大きいほど抵抗値が小さいので、ｒ71＞ｒ72の関係がある。このとき、ソース領域２に対する制御ゲート電極４の電位がＶG1だけ高くなることで、浮遊ゲート電極５０を介したゲート電極４との容量結合によってチャネル領域７０の低抵抗の第２ポリシリコン層７２が反転状態になり、第２ポリシリコン層７２を介してソース領域２から浮遊ゲート電極５０にエレクトロンが注入される。
【０１３３】
次に、図１４（ｂ）は、半導体記憶装置におけるソース領域２及びドレイン領域３は接地したままとしておき、制御ゲート電極４の電位をＶG2（例えば２Ｖ程度の電圧）に上昇させたときの状態を示す断面図である。このとき、図１４（ａ）に示す状態に比べ、ソース領域２及びドレイン領域３に対する制御ゲート電極４の電位がＶG2に上昇するので、浮遊ゲート電極５０を介した制御ゲート電極４との容量結合によって第１ポリシリコン層７１も反転状態になる。したがって、第１，第２ポリシリコン層７１，７２を介して、ソース領域２及びドレイン領域３の双方から浮遊ゲート電極５０により多くのエレクトロンが注入される。
【０１３４】
次に、図１４（ｃ）は、半導体記憶装置におけるソース領域２及びドレイン領域３は接地したままとしておき、制御ゲート電極４の電位を負の電位ＶG3（例えば−３Ｖ程度）にしたときの状態を示す断面図である。このとき、ソース領域２及びドレイン領域３に対する制御ゲート電極４の電位が負となるので、制御ゲート電極４とのよう量結合により浮遊ゲート電極５０の電位が負になって、浮遊ゲート電極５０内のエレクトロンが第１，第２ポリシリコン層７１，７２を介してソース領域２及びドレイン領域３に引き抜かれる。
【０１３５】
図１４（ａ），（ｂ）に示すように、ドレイン領域３及びソース領域２を接地しておいて（０Ｖ）、制御ゲート電極４に対して選択的に電圧を印加することにより、チャネル領域７０のうち選択されたポリシリコン層のみが反転し、選択されなかったポリシリコン層は反転しない。したがって、各々異なる抵抗ｒ71，ｒ72を有する第１，第２ポリシリコン層７１，７２のうち特定のポリシリコン層を介して浮遊ゲート電極５０に電荷を注入することで、ドレイン領域３に印加する電圧に対して、浮遊ゲート電極５０の蓄積電荷量を非連続的に変化させることができる。
【０１３６】
図１５は、上記図１４（ａ），（ｂ）に示すような制御ゲート電圧ＶG （横軸）の変化を与えたときの、蓄積電荷量Ｑ（縦軸）の変化を示す図である。同図に示されるように、ドレイン領域３側からも浮遊ゲート電極５０にエレクトロンが注入されるところのゲート電圧ＶG1において、蓄積電荷量Ｑが階段的に増大していることがわかる。
【０１３７】
したがって、本実施形態の半導体記憶装置は、チャネル領域７０内に互いに大きさが異なる結晶粒を含む１対のポリシリコン層７１，７２と両者に挟まれる単結晶シリコン層７３とを設けることで、各ポリシリコン層７１，７２の抵抗ｒ71，ｒ72の相違を利用して、制御ゲート電圧ＶG の変化に対する浮遊ゲート電極５０の蓄積電荷量Ｑの変化特性を変えることができ、いわゆる多値メモリとして利用することができるものである。
【０１３８】
なお、上記単結晶シリコン層７３の代わりに、抵抗値の高いポリシリコン層を設けてもよい。
【０１３９】
（第６の実施形態）
次に、第６の実施形態について、図１６（ａ），（ｂ）を参照しながら説明する。図１６（ａ），（ｂ）は、本実施形態に係る電界効果トランジスタの製造工程の一部のみを示す斜視図である。
【０１４０】
まず、図１６（ａ）に示す工程で、シリコン基板１２の上に、上記第３の実施形態で説明したような平均的に小さな結晶粒を含む広幅の第１ポリシリコン層８１と、第１ポリシリコン層８１中の結晶粒よりも平均的に大きな結晶粒を含む狭幅の第２ポリシリコン層８２と、上記第１の実施形態で説明したような空孔欠陥が導入されたポリシリコンからなる第３ポリシリコン層８３とを形成する。この各ポリシリコン層８１−８３は、例えば、上記第３の実施形態で説明した方法によって互いに異なる結晶粒を含む２つのポリシリコン層８１，８２を形成した後、第１の実施形態で説明した方法によって一方のポリシリコン膜８２の大部分に空孔欠陥を高密度に導入することで、容易に実現できる。ただし、第２ポリシリコン膜８２と第３ポリシリコン膜８３とが平均的なサイズが互いに異なる結晶粒を含んでいてもよい。
【０１４１】
次に、図１６（ｂ）に示す工程で、基板上にシリコン酸化膜と制御ゲート用ポリシリコン膜とを順次形成した後、両者を連続的にパターニングして、第１−第３ポリシリコン層８１−８３に亘る領域の上に、ゲート酸化膜６と制御ゲート電極４とを形成する。その結果、制御ゲート電極４の下方に、第１−第３ポリシリコン層８１−８３からなるチャネル領域８０が形成される。
【０１４２】
本実施形態においても、第１ポリシリコン層８１のチャネル抵抗値が最も大きく、第３ポリシリコン層８３のチャネル抵抗値が最も小さいことを利用して、上述の第３の実施形態と同様の効果を発揮することができる。
【０１４３】
ただし、第３ポリシリコン層８３の代わりに、第１ポリシリコン層８１又は第２ポリシリコン層８２のいずれか一方が空孔欠陥が導入されたポリシリコン層であってもよい。
【０１４４】
また、上記第４の実施形態における第１ー第３ポリシリコン層６１−６３のいずれか１つを空孔欠陥が導入されたポリシリコン層とすることによっても、第４の実施形態と同じ効果をより顕著に発揮することができる。
【０１４５】
さらに、上記第５実施形態における第１，第２ポリシリコン層７１，７２のいずれか１つを空孔欠陥が導入されたポリシリコン層とすることによって、第５の実施形態と同じ効果をより顕著に発揮することができる。
【０１４６】
（第７の実施形態）
次に、第７の実施形態について、図１７（ａ），（ｂ）を参照しながら説明する。図１７（ａ），（ｂ）は、本実施形態に係る電界効果トランジスタの製造工程の一部のみを示す斜視図である。
【０１４７】
まず、図１７（ａ）に示す工程で、シリコン基板１２の上に、上記第１の実施形態で説明したような空孔欠陥が導入された広幅の第１ポリシリコン層９１と、第１ポリシリコン層９１よりも単位体積あたりの数が多い空孔欠陥を含む狭幅の第２ポリシリコン層９２と、第２ポリシリコン層９２よりもさらに単位体積あたりの数が多い空孔欠陥を含む第３ポリシリコン層９３とを形成する。この各ポリシリコン層９１−９３は、例えば、上記第１の実施形態で説明したＨイオンビームの照射を行なう際に、各層によってＨイオンの注入量を変えることにより容易に実現できる。ただし、各ポリシリコン膜９１−９３が平均的なサイズが互いに異なる結晶粒を含んでいてもよい。
【０１４８】
次に、図１７（ｂ）に示す工程で、基板上にシリコン酸化膜と制御ゲート用ポリシリコン膜とを順次形成した後、両者を連続的にパターニングして、第１−第３ポリシリコン層９１−９３に亘る領域の上に、ゲート酸化膜６と制御ゲート電極４とを形成する。その結果、制御ゲート電極４の下方に、第１−第３ポリシリコン層９１−９３からなるチャネル領域９０が形成される。
【０１４９】
本実施形態においても、第１ポリシリコン層９１のチャネル抵抗値が最も大きく、第３ポリシリコン層９３のチャネル抵抗値が最も小さいことを利用して、上述の第３の実施形態と同様の効果を発揮することができる。
【０１５０】
また、上記第４の実施形態における第１ー第３ポリシリコン層６１−６３を単位体積あたりの数が互いに異なる空孔欠陥を含むポリシリコン層とすることによっても、第４の実施形態と同じ効果をより顕著に発揮することができる。
【０１５１】
さらに、上記第５実施形態における第１，第２ポリシリコン層７１，７２を単位体積あたりの数が互いに異なる空孔欠陥を含むポリシリコン層とすることによっても、第５の実施形態と同じ効果をより顕著に発揮することができる。
【０１５２】
（第８の実施形態）
次に、多値メモリ回路に関する第８の実施形態について説明する。
【０１５３】
図１９は、本実施形態に係る多値回路の構成を概略的に示す電気回路図である。同図に示すように、本実施形態に係る多値回路には、いずれも上記第１の実施形態の構造を有する第１トランジスタＴr1と第２トランジスタＴr2とが、電源と接地との間に互いに並列に配置されている。この各トランジスタＴr1，Ｔr2は単位体積あたりの空孔欠陥の数が互いに異なるチャネル領域を有するように構成されており、この構造の相違によって、互いに異なるＶｄ−Ｉｄ特性を有する。
【０１５４】
図２０は、上記第１，第２トランジスタＴr1，Ｔr2の電流−電圧特性図である。図中、曲線ＶＩ１は第１トランジスタＴr1のＶｄ−Ｉｄ特性を、曲線ＶＩ２は第２トランジスタＴr2のＶｄ−Ｉｄ特性をそれぞれ示す。同図に示すように、ドレイン電圧ＶDDが第１電圧Ｖ１に達したときに第１トランジスタＴr1のみにオン電流ＩONが流れ、ドレイン電圧ＶDDが第２電圧Ｖ２に達したときに第１及び第２トランジスタＴr1，Ｔr2にオン電流ＩONが流れる。したがって、回路全体のＩｄ−Ｖｄ特性は、図２１に示す特性となる。したがって、このようなチャネル抵抗が大幅に異なる２つのトランジスタＴr1，Ｔr2を配置した回路全体を多値メモリとして利用することができる。
【０１５５】
（その他の実施形態）
上記第１の実施形態では、空孔欠陥が導入された第２ポリシリコン層４２を第１，第３ポリシリコン層４１，４３で挟む構造としたが、本発明はかかる構造に限定されるものではない。例えば、第１ポリシリコン層４１又は第３ポリシリコン層４３がない構造、つまり、空孔欠陥が導入されたポリシリコン層の直下がポリシリコン層ではなく半導体領域あるいは絶縁基板等である構造や、ゲート酸化膜６の直下に空孔欠陥が導入されたポリシリコン層が設けられている構造や、あるいは空孔欠陥が導入されたポリシリコン層のみでチャネル領域４０が構成されている構造であってもよい。
【０１５６】
また、上記第２の実施形態においても、浮遊ゲート電極内に空孔欠陥が導入されたポリシリコン層と空孔欠陥が導入されていないポリシリコン層との２つのみが設けられている構造や、浮遊ゲート電極内が全て空孔欠陥が導入されたポリシリコン層からなる構造であってもよい。
【０１５７】
また、電界効果トランジスタに係る各実施形態において、絶縁性基板の上にポリシリコンを堆積した構造であっても、シリコン基板の上にポリシリコンを堆積した構造であってもかまわないものとする。さらに、第１，第３，第４，第６又は第７の実施形態では、シリコン基板に溝を形成し、この溝内にポリシリコン層を埋め込んでチャネル領域とする構造であってもよいものとする。
【０１５８】
上記不揮発性半導体記憶装置に関する実施形態では、制御ゲート電極４はいずれも浮遊ゲート電極５０の上方に形成され、しかも浮遊ゲート電極５０と同じ平面形状を有するように形成されているが、本発明はかかる実施形態に限定されるものではない。すなわち、制御ゲート電極４は容量絶縁膜１７を介して浮遊ゲート電極５０と容量結合するものであればよく、例えば浮遊ゲート電極５０の上面と側面とに亘って形成されるものであってもよい。
【０１５９】
【発明の効果】
第１の半導体記憶装置として、空孔欠陥が導入されたポリシリコン層を有する浮遊ゲート電極を備える構造としたので、ポリシリコン層の劣化に起因する蓄積電荷量の経時変化のほとんどない半導体記憶装置の提供を図ることができる。
【０１６０】
第２の半導体記憶装置として、浮遊ゲート電極下方に、互いに抵抗率の異なる複数のポリシリコン層を有するチャネル領域を備える構造としたので、各ポリシリコン層における空乏層の広がり有無や反転層の形成の有無の相違による電圧−電流特性の非連続的な変化を利用して、多値メモリとして機能する半導体記憶装置の提供を図ることができる。
【０１６１】
上記第２の半導体記憶装置を実際に多値メモリとして使用するための半導体記憶装置の駆動方法の提供を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態における空孔欠陥が導入されたチャネル領域を有する電界効果トランジスタの製造工程を示す断面図である。
【図２】第１の実施形態における電界効果トランジスタの駆動方法を示す断面図である。
【図３】第１の実施形態における電界効果トランジスタと従来の電界効果トランジスタのドレイン電圧−ドレイン電流特性を比較する特性図である。
【図４】第１の実施形態における収束イオンビーム法によるポリシリコン層への空孔欠陥の導入方法を示す断面図である。
【図５】第２の実施形態における空孔欠陥が導入された浮遊ゲート電極を有する不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】第２の実施形態における不揮発性半導体記憶装置の駆動方法を示す断面図である。
【図７】第３の実施形態における結晶粒の平均的なサイズが互いに異なる複数のポリシリコン層からなるチャネル領域を備えた電界効果トランジスタの製造工程を示す断面図である。
【図８】第３の実施形態における電界効果トランジスタの駆動方法を示す断面図である。
【図９】第３の実施形態における電界効果トランジスタのドレイン電圧−チャネル電流特性を示す特性図である。
【図１０】第４の実施形態における結晶粒の平均的なサイズが互いに異なる複数のポリシリコン層からなるチャネル領域を備えた不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】第４の実施形態における不揮発性半導体記憶装置の駆動方法を示す断面図である。
【図１２】第４の実施形態における不揮発性半導体記憶装置のドレイン電圧−電荷蓄積量特性を示す特性図である。
【図１３】第５の実施形態における結晶粒の平均的なサイズが互いに異なる２つのポリシリコン層を単結晶シリコン層の両側に配置したチャネル領域を備えた不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】第５の実施形態における不揮発性半導体記憶装置の駆動方法を示す断面図である。
【図１５】第５の実施形態における不揮発性半導体記憶装置の制御ゲート電圧−電荷蓄積量特性を示す特性図である。
【図１６】第６の実施形態における結晶粒の平均的なサイズが互いに異なる２つのポリシリコン層と空孔欠陥が導入されたポリシリコン層とを配置したチャネル領域を備えた電界効果トランジスタの製造工程を示す断面図である。
【図１７】第７の実施形態における単位体積あたりの空孔欠陥の数が互いに異なる３つのポリシリコン層を配置したチャネル領域を備えた電界効果トランジスタの製造工程を示す断面図である。
【図１８】第３の実施形態等で使用される結晶粒の平均的なサイズが互いに異なる複数のポリシリコン層を形成するためのラテラルシーリング法の工程を示す断面図である。
【図１９】第８の実施形態における多値メモリ回路の電気回路図である。
【図２０】第８の実施形態における２つの電界効果トランジスタのＶｄ−Ｉｄ特性を示す特性図である。
【図２１】第８の実施形態における多値メモリ回路全体のＶｄ−Ｉｄ特性を示す特性図である。
【図２２】従来の電界効果トランジスタの一般的な構造を示す断面図である。
【図２３】従来の不揮発性半導体記憶装置の一般的な構造を示す断面図である。
【符号の説明】
１    基板
２    ソース領域
３    ドレイン領域
４    制御ゲート電極
５    素子分離
６    ゲート酸化膜
８    チャネル領域
１１  層間絶縁膜
１２  シリコン基板
１６  浮遊ゲート電極
１７  容量絶縁膜
４０  チャネル領域
４１  第１ポリシリコン層
４２  第２ポリシリコン層
４３  第３ポリシリコン層
５０  浮遊ゲート電極
５１  第１ポリシリコン層
５２  第２ポリシリコン層
５３  第３ポリシリコン層
６０  チャネル領域
６１  第１ポリシリコン層
６２  第２ポリシリコン層
６３  第３ポリシリコン層
７０  チャネル領域
７１  第１ポリシリコン層
７２  第２ポリシリコン層
７３  単結晶シリコン層
８０  チャネル領域
８１  第１ポリシリコン層
８２  第２ポリシリコン層
８３  第３ポリシリコン層
９０  チャネル領域
９１  第１ポリシリコン層
９２  第２ポリシリコン層
９３  第３ポリシリコン層
１０１  ソース電極
１０２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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