(57)【特許請求の範囲】
【請求項１】
複数のメモリ空間が重複なく設定された外部記憶装置と、
前記外部記憶装置が接続された単一のデータバスと、
フレーム単位で連続して入力される画像データを、当該画像データの水平ブランキング期間に相当する期間内に前記単一のデータバスを介して一の前記メモリ空間に転送可能な１又は数水平走査分の画像データを単位として、前記一のメモリ空間に順次転送する画像入力手段と、
前記単一のデータバスを介して入力される、前記メモリ空間に格納された前記画像データに対して画像演算処理を実行する画像演算手段と、
前記単一のデータバスを介して入力される前記演算処理の結果を外部に出力する出力手段と、
複数の前記メモリ空間を、前記画像データの１垂直走査周期の処理サイクル毎に前記画像入力手段及び前記画像演算手段の各々に個別に割り当てるメモリ制御手段と、
前記単一のデータバスの使用権を、前記画像入力手段に対しては前記水平ブランキング期間に、前記画像演算手段に対しては前記水平ブランキング期間を除く期間に、各々設定するバス制御手段とを備えていることを特徴とする画像処理装置。
【請求項２】
前記画像演算手段は、前記メモリ空間に前記処理結果を格納すると共に、前記出力手段は、前記処理結果の入力を、前記単一のデータバスを介して前記処理結果が格納された前記メモリ空間から行い、前記バス制御手段は、前記出力手段に対して、前記水平ブランキング期間を除く期間であって且つ、前記画像演算手段により使用権が行使されている期間を除く期間に前記使用権を設定することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記メモリ制御手段は、複数の前記メモリ空間を、前記画像入力手段、前記画像演算手段及び前記出力手段のいずれかに３処理サイクル毎に順次割り当てることを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記メモリ制御手段は、複数の前記メモリ空間を、前記画像入力手段及び前記画像演算手段のいずれかに２処理サイクル毎に順次割り当てると共に、前記画像入力手段及び前記画像演算手段による処理完了を以て前記出力手段に割り当てることを特徴とする請求項２記載の画像処理装置。
【請求項５】
前記メモリ制御手段は、複数の前記メモリ空間を、前記処理サイクル毎に、前記画像入力手段、前記画像演算手段及び前記出力手段のいずれに割り当てるかを示す内部情報を格納する内部情報格納手段を備えていることを特徴とする請求項１記載の画像処理装置。
【請求項６】
前記画像入力手段は、前記画像データを前記外部記憶装置のデータバス幅に対応するように直並列変換する手段と、前記直並列変換手段による出力結果を１又は数水平走査分の画像データに対応して一時格納する一時格納手段と、前記バス制御手段により設定された期間に、前記メモリ制御手段により割り当てられた前記メモリ空間に前記一時格納手段の内容を転送する手段とを備えていることを特徴とする請求項１又は２記載の画像処理装置。
【請求項７】
前記画像データを生成して且つ入力する撮像機器が備えるタイミングジェネレータから供給される水平ブランキング期間を表す信号に基づき、前記転送手段は、順次転送を行うことを特徴とする請求項６記載の画像処理装置。
【請求項８】
前記外部記憶装置は、書き込み動作及び読み出し動作を共通のポートで行う単一のシングルポートメモリからなり、複数の前記メモリ空間が、前記単一のシングルポートメモリ内に互いに重複されることなくマッピングされていることを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＣＤカメラ等から画像データを入力し、プロセッサ等を利用して画像処理を行い、その処理結果を出力する画像処理装置に関し、特に画像処理をリアルタイムに高速に連続実行させるために画像入力処理、演算処理及び処理結果の出力処理を並列に行うためのパイプライン処理機能を備えた画像処理装置に関する。
【０００２】
【従来の技術】
近年、プロセッサ等の演算処理速度の高速化に伴って画像処理装置の処理速度も高速化してきているが、これに加えて更に画像処理装置の小型化・低消費電力化の要求も高まってきている。したがって、少ないメモリで各種の画像処理をリアルタイムに行うことが可能な高速な画像処理装置が必要となっている。画像処理は、画像データを観測しディジタル化して記憶手段に格納する入力処理、入力した画像データに対して演算を行う演算処理、画像演算結果を以降のアプリケーションで扱いやすい形に編集・変換して出力する出力処理の３つの基本的処理単位からなり、これら３つの処理を逐次繰り返しながら実行するものである。
【０００３】
従来の画像処理装置の一例が、特開平５−３３４４２３号に開示されており、次に、この従来例を図６に示したブロック構成図に基づいて説明する。図６において、101 はＣＣＤ素子等を用いた電子カメラ、102 はカメラ101 の画像信号をＡ／Ｄ変換器109 でＡ／Ｄ変換して、各フレームに対応するフレームメモリ105 ，106 ，107 に切り替え器108 を介してサイクリックに書き込みを行う画像入力ボード、103 は処理対象となる画像データが格納されるフレームメモリ105 ，106 ，107 を、Ｉ／Ｏバッファ110 ，111 ，112 及び切り替え器114 を介して選択し、プロセッサ115 にて画像処理を行う画像処理プロセッサボード、104 は画像入力ボードに搭載されるフレームメモリ105 ，106 ，107 に格納される画像データ、及び前記画像処理プロセッサボード103 に搭載されるプロセッサ115 を介して画像演算処理結果を入力して、アプリケーションを制御するＣＰＵ116 を備えた制御ＣＰＵボード、119 ，120 ，121 は前記各フレームメモリ105 ，106 ，107 に対応する独立した画像バス、122 は前記画像処理結果に対して前記出力処理を行わせるための、前記画像バス119 ，120 ，121 とは異なるバスのデータバスである。
【０００４】
次に、上記のような構成の従来の画像処理装置の動作について説明する。従来の画像処理装置においては、まず画像入力ボード102 ではＣＣＤカメラ101 から入力された処理対象の画像データは、Ａ／Ｄ変換器109 によりディジタル化される。ディジタル化された画像データは、１垂直走査周期毎に、１フレーム分づつ、前記フレームメモリ105 ，106 ，107 に切り替え器108 を介して順次且つサイクリックに格納される（入力処理）。
【０００５】
また、前記入力処理に並行して、画像処理プロセッサボード103 では、前記フレームメモリ105 ，106 ，107 の内、現在の周期に先立つ周期において、すでに前記入力処理が行われているフレームメモリの内容が、１垂直走査周期毎に、前記各フレームメモリ105 ，106 ，107 に専用に具備された画像バス119 ，120 ，121 に接続されたＩ／Ｏバッファ110 ，111 ，112 に順次転送される。プロセッサ115 は、この画像データに対して演算を行い、Ｉ／Ｏバッファ110 ，111 ，112 に格納し、次のサイクルでこのＩ／Ｏバッファ110 ，111 ，112 の内容を対応するフレームメモリ105 ，106 ，107 に転送する（演算処理）。
【０００６】
更に、前記入力処理及び演算処理に並行して、制御ＣＰＵボード104 ではフレームメモリ105 ，106 ，107 に転送される演算処理結果の画像をＩ／Ｏバッファ113 を介して、あるいは入力処理及び演算処理によりアクセスされていないフレームメモリをバスインタフェース116 にて選択し、これらの内容をシステムのアプリケーションにしたがってデータを制御し、出力インタフェース118 を介して外部に出力する（出力処理）。
【０００７】
ところで従来、画像処理装置においては、画像処理を高速に実行させるために以下のような方式が適用されてきた。
ａ．画像処理プロセッサの機能のハードウェア化
ｂ．画像処理プロセッサとして高速画像処理プロセッサの適用
ｃ．画像処理機能の並列化及びパイプライン処理化
前述の従来例は、画像処理を高速に実行させるために、上記ｂの方式、更にｃの方式において前述の入力処理、演算処理及び出力処理の３つの処理単位を１垂直走査期間の周期でサイクリックに切り替え、３段のパイプライン処理化の方式を採用した構成となっている。
【０００８】
【発明が解決しようとする課題】
近年の画像処理装置は、マルチメディア機器のアプリケーションにおいては携帯機器のように可搬性が求められ、小型化及び低消費電力化更には低価格化が求められている。
【０００９】
しかしながら、従来の画像処理装置では、小型化の目的で従来例の構成要素である、画像入力ボード、画像処理プロセッサボード及び制御ＣＰＵボードの各機能を搭載したシステムＬＳＩを開発しようとした場合、複数のバスがＬＳＩ内部に存在することとなり、回路の大規模化、複雑化及び信頼性の低下をもたらす危険があり、システムの小型化の目的を満足しないという問題点があった。
【００１０】
更に、従来の画像処理装置では、複数のフレームメモリを必要とし、プロセッサ内あるいは外部に演算中間データを格納するメモリを必要とした。また、アプリケーション用に加工したデータをメモリに出力する場合、このためのメモリが必要となる。したがって、部品点数の増加によって実装面積及び実装コストを含めて前述の要求に応えられないという問題点があった。
【００１１】
本発明は、従来の画像処理装置における上記問題点を解消するためになされたもので、請求項１記載の発明は、回路の大規模化、複雑化及び信頼性の低下をもたらす危険を改善できるようにした画像処理装置を提供することを目的とする。請求項２記載の発明は、請求項１記載の画像処理装置において、外部記憶装置内のメモリ空間を出力バッファとすることを可能にすることを目的とする。請求項３記載の発明は、請求項２記載の画像処理装置において、３段のパイプライン動作を複雑な回路を必要とせずに可能にすることを目的とする。請求項４記載の発明は、請求項２記載の画像処理装置において、２段のパイプライン動作によってシステムを実現できるようにすることを目的とする。請求項５記載の発明は、請求項１記載の画像処理装置において、メモリ空間の割り当てを、画像入力手段、画像演算手段及び出力手段の各手段において容易に参照可能にすることを目的とする。請求項６記載の発明は、請求項１又は２記載の画像処理装置において、画像データの入力処理、演算処理及び出力処理におけるデータ転送のオーバヘッドを実質的になくし、リアルタイムで画像処理を行えるようにすることを目的とする。請求項７記載の発明は、請求項６記載の画像処理装置において、更に画像データの入力処理、演算処理及び出力処理における転送のオーバヘッドを実質的になくし、リアルタイムで画像処理を行えるようにすることを目的とする。請求項８記載の発明は、請求項１記載の画像処理装置において、部品点数の削減によって実装面積及び実装コストを抑えることができるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、複数のメモリ空間が重複なく設定された外部記憶装置と、前記外部記憶装置が接続された単一のデータバスと、フレーム単位で連続して入力される画像データを、当該画像データの水平ブランキング期間に相当する期間内に前記単一のデータバスを介して一の前記メモリ空間に転送可能な１又は数水平走査分の画像データを単位として、前記一のメモリ空間に順次転送する画像入力手段と、前記単一のデータバスを介して入力される、前記メモリ空間に格納された前記画像データに対して画像演算処理を実行する画像演算手段と、前記単一のデータバスを介して入力される前記演算処理の結果を外部に出力する出力手段と、複数の前記メモリ空間を、前記画像データの１垂直走査周期の処理サイクル毎に前記画像入力手段及び前記画像演算手段の各々に個別に割り当てるメモリ制御手段と、前記単一のデータバスの使用権を、前記画像入力手段に対しては前記水平ブランキング期間に、前記画像演算手段に対しては前記水平ブランキング期間を除く期間に、各々設定するバス制御手段とで画像処理装置を構成するものである。
【００１３】
この請求項１記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。そして、上記請求項１記載の発明においては、画像入力手段を、画像データの水平ブランキング期間に相当する期間内に単一のデータバスを介して一のメモリ空間に転送可能な１又は数水平走査分の画像データを単位として、画像データを一のメモリ空間に順次転送するものとし、この画像入力手段に対して、単一のデータバスの使用権を水平ブランキング期間に設定し、水平ブランキング期間を除く期間に対して、画像演算手段による単一のデータバスの使用権を各々設定することで、単一のデータバスでパイプライン的に動作を行う画像処理装置を実現でき、回路の大規模化、複雑化及び信頼性の低下をもたらすおそれを改善することが可能となる。
【００１４】
請求項２記載の発明は、請求項１記載の画像処理装置において、前記画像演算手段は、前記メモリ空間に前記処理結果を格納すると共に、前記出力手段は、前記処理結果の入力を、前記単一のデータバスを介して前記処理結果が格納された前記メモリ空間から行い、前記バス制御手段は、前記出力手段に対して、前記水平ブランキング期間を除く期間であって且つ、前記画像演算手段により使用権が行使されている期間を除く期間に前記使用権を設定することを特徴とするものである。この請求項２記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。そして、上記請求項２記載の発明においては、画像演算手段による演算結果をメモリ空間に格納し、出力手段が、メモリ空間から演算結果を入力する構成において、出力手段に対して、水平ブランキング期間を除く期間であって且つ、画像演算手段により使用権が行使されている期間を除く期間に使用権を設定することで、外部記憶装置内のメモリ空間をバッファとした構成が可能となる。
【００１５】
請求項３記載の発明は、請求項２記載の画像処理装置において、前記メモリ制御手段は、複数の前記メモリ空間を、前記画像入力手段、前記画像演算手段及び前記出力手段のいずれかに３処理サイクル毎に順次割り当てることを特徴とするものである。この請求項３記載の発明に関する実施の形態には、第１の実施の形態が対応する。そして、上記請求項３記載の発明においては、上記のようにメモリ制御手段を構成することにより、３段のパイプライン動作による複数のメモリ空間の順次且つ周期的な切り替え動作が、複雑な回路を必要とせずに実現できる。
【００１６】
請求項４記載の発明は、請求項２記載の画像処理装置において、前記メモリ制御手段は、複数の前記メモリ空間を、前記画像入力手段及び前記画像演算手段のいずれかに２処理サイクル毎に順次割り当てると共に、前記画像入力手段及び前記画像演算手段による処理完了を以て前記出力手段に割り当てることを特徴とするものである。この請求項４記載の発明に関する実施の形態には、第２の実施の形態が対応する。そして、請求項４記載の発明においては、メモリ制御手段を上記のように構成することにより、３段のパイプライン動作において、共通データバスの空時間を各処理手段の動作により十分に確保できない場合、且つ出力処理を非リアルタイムで実行しても問題ない場合に、２段のパイプライン動作によってシステムを実現できる。
【００１７】
請求項５記載の発明は、請求項１記載の画像処理装置において、前記メモリ制御手段は、複数の前記メモリ空間を、前記処理サイクル毎に、前記画像入力手段、前記画像演算手段及び前記出力手段のいずれに割り当てるかを示す内部情報を格納する内部情報格納手段を備えていることを特徴とするものである。この請求項５記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。そして、請求項５記載の発明においては、メモリ制御手段が内部情報格納手段を備えることにより、メモリ空間の割り当ての判断を画像入力手段、画像演算手段及び出力手段にて行う構成とした場合に、各手段において参照を容易にすることが可能となる。
【００１８】
請求項６記載の発明は、請求項１又は２記載の画像処理装置において、前記画像入力手段は、前記画像データを前記外部記憶装置のデータバス幅に対応するように直並列変換する手段と、前記直並列変換手段による出力結果を１又は数水平走査分の画像データに対応して一時格納する一時格納手段と、前記バス制御手段により設定された期間に、前記メモリ制御手段により割り当てられた前記メモリ空間に前記一時格納手段の内容を転送する手段とを備えていることをことを特徴とするものである。この請求項６記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。そして、この請求項６の構成要件の一時格納手段には、これらの実施の形態ではバッファが対応する。そして、この請求項６記載の発明においては、画像入力手段を上記のように構成することにより、画像データの入力処理、演算処理及び出力処理におけるデータ転送のオーバヘッドを実質的になくし、リアルタイムで画像処理を行える。
【００１９】
請求項７記載の発明は、請求項６記載の画像処理装置において、前記画像データを生成して且つ入力する撮像機器が備えるタイミングジェネレータから供給される水平ブランキング期間を表す信号に基づき、前記転送手段は、順次転送を行うことを特徴とするものである。この請求項７記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。そして、この請求項７記載の発明においては、上記のように転送手段を構成することにより、画像データの入力処理によるデータバスの占有を、実質的に画像入力期間に無関係な期間に行うことができるため、更に演算処理及び出力処理におけるデータ転送のオーバヘッドを実質的になくし、リアルタイムで画像処理を行える。
【００２０】
請求項８記載の発明は、請求項１記載の画像処理装置において、前記外部記憶装置は、書き込み動作及び読み出し動作を共通のポートで行う単一のシングルポートメモリからなり、複数の前記メモリ空間が、前記単一のシングルポートメモリ内に互いに重複されることなくマッピングされていることを特徴とするものである。この請求項８記載の発明に関する実施の形態には、第１及び第２の実施の形態が対応する。画像処理装置において、請求項１記載の構成を用いることにより、従来必要であった複数のメモリ空間に対応する複数のデータバスが単一のデータバスで実現できる。したがって、請求項８記載の発明において、単一のシングルポートメモリに前記複数のメモリ空間をマッピングする構成とすることにより、部品点数の削減によって実装面積及び実装コストを抑えることができる。
【００２１】
【発明の実施の形態】
〔第１の実施の形態〕
次に、実施の形態について説明する。図１は本発明に係る画像処理装置の第１の実施の形態を示すブロック図である。この実施の形態による画像処理装置は、ＣＣＤカメラ１から入力される対象画像を、外部記憶装置５に対して入力を行う画像入力装置２と、該画像入力装置２から出力される制御信号を入力し、前記外部記憶装置５に格納される対象画像データに対して画像処理を行い、処理結果を前記外部記憶装置５に格納する画像演算装置３と、前記外部記憶装置５に格納された前記処理結果を入力し、システムのアプリケーションに合わせてデータを編集・変換し外部に出力する画像出力装置４と、前記画像入力装置２，前記画像演算装置３，前記画像出力装置４，及び前記外部記憶装置５に接続される単一のデータバス６とで構成されている。
【００２２】
そして、ＣＣＤカメラ１は、ＣＣＤ11，Ａ／Ｄ変換器12，ＴＧ回路13を備え、ＣＣＤ11から出力されるアナログデータは、Ａ／Ｄ変換器12により多ビットのディジタルデータに変換されるようになっており、ＴＧ回路13は前記ＣＣＤ11の水平走査期間及び垂直走査期間等のタイミング信号を制御するものである。また、画像入力装置２は、２値化手段21，制御手段22，画像入力手段23を備え、２値化手段21は、前記ＣＣＤカメラ１より出力する多ビットの画像データを２値化処理するもので、２値化の閾値は、予め画像演算装置３より設定された内部レジスタ（reg ）21-1の値にしたがって行われるようになっている。画像入力手段23は、２値化された画像データを前記データバス６のバス幅に対応して直並列変換を行うＳ／Ｐ回路23-1と、１又は複数の水平走査分に対応した画像データを一時格納するバッファ23-2と、直並列変換後のデータを前記データバス６を介して前記外部記憶装置５に設けられている複数のフレームメモリ51，52，53に後述のメモリ制御手段及び第１のバス制御手段より制御されて、水平走査ブランキング期間中に格納する転送手段23-3とを備えている。また、制御手段22は、前記ＴＧ回路13より出力される水平走査信号及び垂直走査信号等から、制御信号を発生させるものであり、フラグ22-1，メモリ制御手段22-2，第１のバス制御手段22-3を備え、フラグ22-1は、前記制御信号を発生させる際に、前記複数のフレームメモリが現在の周期で、画像入力処理、演算処理、出力処理のいずれかの処理対象に割り当てるための内部情報を格納する手段であり、第１のバス制御手段22-3は、画像入力手段23がデータバス６を占有している期間を示す制御信号を画像演算装置３に出力するようになっている。
【００２３】
画像演算装置３は、画像演算手段としてのプロセッサ31及び専用ハードウェア（図示せず）を備えており、前記制御信号及び前記フラグ22-1の内容により、処理対象データが格納される前記フレームメモリを選択し処理を行うものである。更に、前記プロセッサ31は、画像処理後の演算結果を前記外部記憶装置５に設けられているデータメモリ54に、各入力画像フレームに対応して順次格納するものである。また、画像演算装置３は第２のバス制御手段32を備え、該第２のバス制御手段32は前記第１のバス制御手段22-3の出力信号を受け、前記画像入力手段23及び前記プロセッサ31がデータバス６を占有している期間を示す信号を、画像出力装置４に出力するようになっている。
【００２４】
画像出力装置４は、制御ＣＰＵ41を備え、前記データメモリ54に格納される画像処理結果を順次読み出し、システムのアプリケーションに合わせて編集・変換し、出力インタフェース43を介して外部装置に出力するものである。また、第３のバス制御手段42を備え、前記第２のバス制御手段32の出力信号を受け、前記画像入力装置２及び前記画像演算装置３がデータバス６を占有していない期間を判断し、前記制御ＣＰＵ41のデータバス６へのアクセスを許可する機能を備えている。
【００２５】
外部記憶装置５は、前記画像入力装置２，前記画像演算装置３及び前記画像出力装置４に、共通のデータバス６を介して接続されており、シングルポートのメモリにより構成されている。この外部記憶装置５の内部に備えている各フレームの入力画像データに対応する複数のフレームメモリ51，52，53、及び前記画像演算装置３による演算結果が格納されるデータメモリ54は、単一のメモリ空間に互いに重複することなくマッピングされている。
【００２６】
次に、このように構成されている第１の実施の形態の概略動作について説明する。ＣＣＤカメラ１から入力された画像データは、Ａ／Ｄ変換器12，２値化手段21及びＳ／Ｐ回路23-1を介して直並列変換された後、毎フレーム単位、すなわち１垂直走査期間（１Ｖ期間）に各々フレームメモリ51，52，53に、制御手段22から出力される制御信号にしたがって、データバス６を介して順次入力される。すなわち、最初の画像フレームはフレームメモリ51に、次の画像フレームはフレームメモリ52に、その次の画像フレームはフレームメモリ53に入力される。更にその次の画像フレームは、再びフレームメモリ51に入力されるという動作を繰り返す。
【００２７】
また、データバス６のバス幅、すなわちフレームメモリ51，52，53及びデータメモリ54のバス幅に対応した直並列変換処理を、Ｓ／Ｐ回路23-1で行った後の変換データは、変換終了後直ちにフレームメモリに入力されるのではなく、１変換単位毎にまず、前記画像入力装置２に設けられている一時格納手段であるバッファ23-2に格納される。前記変換データを格納するバッファ23-2に一時格納された１ライン分の画像データは、水平走査信号のブランキング期間に前記フレームメモリに順次格納される。この操作を水平走査信号毎に繰り返す。すなわち、前記制御信号で選択されるフレームメモリに対して、最初のラインの画像データは、最初の水平走査ブランキング期間に入力される。次のラインの画像データは、次の水平走査ブランキング期間に入力される。この操作を１垂直走査期間内で繰り返す。画像入力装置２がデータバス６を占有している期間は、第１のバス制御手段22-3より制御信号を画像演算装置３に出力する。したがって、データバス６は、水平走査ブランキング期間以外の時間のみ、画像演算装置３及び画像出力装置４が占有可能になる。
【００２８】
一方、画像演算装置３は、垂直走査ブランキング期間に、前記制御手段22に備えている内部情報フラグ22-1の内容をデータバス６を介して読み出し、直前のフレーム期間にすでに１フレーム分の画像データが格納されている画像処理を行うフレームメモリを判断する。画像演算装置３に備えているプロセッサ31及び専用ハードは、１Ｖ期間内の水平走査ブランキング期間以外の時間に、対象となるフレームメモリをアクセスし画像処理を行う。処理結果は、フレームメモリのアクセス期間以外及び垂直走査ブランキング期間に、データバス６を介してデータメモリ54に格納される。また、第２のバス制御手段32は、前記プロセッサ31又は画像入力装置２がデータバス６を占有している期間を示す信号を、画像出力装置４に出力する。この操作を、１Ｖ期間内の周期で順次繰り返し、各フレームに対応した演算処理結果を順次データメモリ54に格納する。
【００２９】
そして、画像出力装置４においては、第３のバス制御手段42により、前記画像入力装置２及び画像演算装置３がデータバス６を占有していない期間を判断する。更に、垂直走査ブランキング期間に、前記制御手段22に備えている内部情報フラグ22-1の内容をデータバス６を介して読み出し、直前のフレーム期間にすでに１フレーム分の画像処理が終了し、データメモリ54に処理結果が格納されているメモリアドレスを判断して、システムのアプリケーションに合わせてデータ処理・変換を行い、出力インタフェース43を介して外部に出力する。
【００３０】
図２は、図１に示した画像処理装置における画像処理のパイプライン動作についての説明図で、図３は図２における１垂直走査期間を拡大して示す説明図である。次に、図２を参照しながら画像処理のパイプライン動作について説明する。なお、この動作例においては、１フレーム分の画像入力処理、画像演算処理及び出力処理は、各々１垂直走査期間（１Ｖ）中に終了するものとする。次に、各垂直走査期間毎の処理内容について説明する。
【００３１】
（１）１Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame １とする。
（処理１）
ＣＣＤカメラ１は画像データを取込み、Ａ／Ｄ変換器12を介して画像入力装置２に順次出力する。画像入力装置２では、ＣＣＤカメラ１内に設けられているＴＧ回路13から出力される水平走査ブランキング信号ＨＢ及び垂直走査ブランキング信号ＶＢ等を受け、制御手段22は各ブランキング信号に対応した各種制御信号を発生する。多値の画像データは２値化手段21により、予めレジスタ21-1に設定された閾値にしたがって２値化される。閾値は直前の垂直走査ブランキング期間に、プロセッサ31により設定されているものとする。２値化された画像データは、外部記憶装置５のバス幅、すなわちデータバス６のバス幅に合わせて直並列変換をＳ／Ｐ回路23-1にて行い、変換後のデータをまずバッファ23-2に一時的に順次格納する。また、バッファ23-2に書き込まれた１ライン分のデータは、制御信号により水平走査ブランキング期間に、フレームメモリ51に順次格納される。
【００３２】
（２）２Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame ２とする。
（処理１）
前述した１Ｖサイクルの（処理１）に示した画像入力処理と同一の処理を行う。但し、本サイクルでは制御手段22が出力する制御信号により、ＣＣＤカメラ１に入力される画像データは、フレームメモリ52に格納される。
（処理２）
画像演算装置３は、画像入力装置２から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、この期間にフレームメモリ51をアクセスする。演算対象となるフレームメモリは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって選択する。演算処理後のデータは、同様にデータバス６を介して、データメモリ54に格納される。画像演算装置３がデータバス６を占有できる期間は、画像入力装置２がデータバス６を占有していない期間である。なお、上記（処理１）とこの（処理２）は並列に実行される。
【００３３】
（３）３Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame ３とする。
（処理１）
前述した１Ｖサイクルの（処理１）に示した画像入力処理と同一の処理を行う。但し、本サイクルでは制御手段22が出力する制御信号により、ＣＣＤカメラ１に入力される画像データは、フレームメモリ53に格納される。
（処理２）
画像演算装置３は、画像入力装置２から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、この期間にフレームメモリ52をアクセスする。演算対象となるフレームメモリは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって選択する。演算処理後のデータは、同様にデータバス６を介して、データメモリ54に格納される。画像演算装置３がデータバス６を占有できる期間は、画像入力装置２がデータバス６を占有していない期間である。
（処理３）
画像出力装置４は、画像演算装置３から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、この期間にデータメモリ54をアクセスする。出力対象となるデータメモリ54のアドレスは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって判断する。システムアプリケーションにしたがって編集・変換されたデータは、外部に出力インタフェース43を介して出力される。画像出力装置４がデータバス６を占有できる期間は、画像入力装置２及び画像演算装置３がデータバス６を占有していない期間である。なお、これらの（処理１）、（処理２）及び（処理３）は並列に実行される。
【００３４】
（４）４Ｖサイクル
前述の１Ｖ〜３Ｖサイクルと同様の処理が繰り返し行われる。
以上述べたように、画像の入力処理、演算処理、出力処理の各々を１垂直走査期間（１Ｖ）に行い、３段のパイプライン動作によってリアルタイム処理を実施する。
【００３５】
〔第２の実施の形態〕
図４は、本発明に係る画像処理装置の第２の実施の形態を示すブロック図である。この実施の形態が第１の実施の形態と異なる点は、外部記憶装置５を２つのフレームメモリ51，52とデータメモリ54とで構成している点で、他の構成は図１に示した第１の実施の形態と同一である。図５は図４に示した第２の実施の形態の画像処理のパイプライン動作についての説明図である。次に、図５を参照しながら図４に示した第２の実施の形態の動作を説明する。なお、この動作例においては、１フレーム分の画像入力処理、画像演算処理は、各々１垂直走査期間（１Ｖ）中に終了し、出力処理は非リアルタイムで実行されるものとする。以下に、各垂直走査期間毎の処理内容について説明する。
【００３６】
（Ａ）１Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame １とする。
（処理１）
ＣＣＤカメラ１は画像データを取込み、Ａ／Ｄ変換器12を介して画像入力装置２に順次出力する。画像入力装置２では、ＣＣＤカメラ１内に設けられているＴＧ回路13から出力される水平走査ブランキング信号ＨＢ及び垂直走査ブランキング信号ＶＢ等を受け、制御手段22は各ブランキング信号に対応した各種制御信号を発生する。多値の画像データは２値化手段21により、予めレジスタ21-1に設定された閾値にしたがって２値化される。閾値は直前の垂直走査ブランキング期間に、プロセッサ31により設定されているものとする。２値化された画像データは、外部記憶装置５のバス幅、すなわちデータバス６のバス幅に合わせて直並列変換をＳ／Ｐ回路23-1にて行い、変換後のデータをまずバッファ23-2に一時的に順次格納する。また、バッファ23-2に書き込まれた１ライン分のデータは、制御信号により水平走査ブランキング期間に、フレームメモリ51に順次格納される。
【００３７】
（Ｂ）２Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame ２とする。
（処理１）
前述した１Ｖサイクルの（処理１）に示した画像入力処理と同一の処理を行う。但し、本サイクルでは制御手段22が出力する制御信号により、ＣＣＤカメラ１に入力される画像データは、フレームメモリ52に格納される。
（処理２）
画像演算装置３は、画像入力装置２から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、この期間にフレームメモリ51をアクセスする。演算対象となるフレームメモリは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって選択する。演算処理後のデータは、同様にデータバス６を介して、データメモリ54に格納される。画像演算装置３がデータバス６を占有できる期間は、画像入力装置２がデータバス６を占有していない期間である。なお、上記（処理１）とこの（処理２）は並列に実行される。
【００３８】
（Ｃ）３Ｖサイクル
このサイクルでＣＣＤカメラ１が撮像する画像をFrame ３とする。
（処理１）
前述した１Ｖサイクルの（処理１）に示した画像入力処理と同一の処理を行う。但し、本サイクルでは制御手段22が出力する制御信号により、ＣＣＤカメラ１に入力される画像データは、フレームメモリ51に格納される。
（処理２）
画像演算装置３は、画像入力装置２から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、この期間にフレームメモリ52をアクセスする。演算対象となるフレームメモリは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって選択する。演算処理後のデータは、同様にデータバス６を介して、データメモリ54に格納される。画像演算装置３がデータバス６を占有できる期間は、画像入力装置２がデータバス６を占有していない期間である。なお、これらの（処理１）、（処理２）は並列に実行される。
【００３９】
（Ｄ）Dummy Ｖサイクル
（処理１）
ＣＣＤカメラ１のイネーブル信号がインアクティブになると、アクティブ時の最後の垂直ブランキング信号から、１Ｖ期間の内部ダミー垂直ブランキング信号を発生させる。このサイクルで、直前にフレームメモリ51に格納された画像データに対して画像演算装置３が、画像入力装置２から出力される制御信号にしたがって、データバス６のアクセス有効期間を判断し、演算処理を行い処理結果をデータメモリ54に格納する。
【００４０】
（Ｅ）非リアルタイム処理
Dummy-Ｖサイクル終了後、画像出力装置４は、データメモリ54を順次アクセスする。データメモリ54のアドレスは、予め直前の垂直走査ブランキング期間に、画像入力装置２に設けられているフラグ22-1の内容を確認することによって判断する。システムアプリケーションにしたがって編集・変換されたデータは、外部に出力インタフェース43を介して出力される。画像出力装置４はデータバス６を占有できる。
以上述べたように、画像の入力処理、演算処理の各々を１垂直走査期間（１Ｖ）に行い、２段のパイプライン動作によってリアルタイム処理を実施し、出力処理を非リアルタイムで実施する。
【００４１】
なお、以上に述べた本発明の実施の形態における各構成手段は、各種の変形、変更が可能である。例えば、上記各実施の形態における外部記憶装置に設けられている複数のフレームメモリ及びデータメモリは、単一のシングルポートメモリに互いに重複することなくアドレスマッピングされているものを示したが、複数のシングルポートメモリで構成してもよいし、デュアルポートメモリ等を利用してもよい。また、パイプライン動作に関しても、演算処理時間によっては画像演算処理に複数のサイクルを割り当てることも可能である。
【００４２】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１記載の発明によれば、単一のデータバスでパイプライン的に動作を行う画像処理装置を実現でき、回路の大規模化、複雑化及び信頼性の低下をもたらすおそれを改善することができる。また請求項２記載の発明によれば、外部記憶装置内のメモリ空間を出力バッファとした構成が可能となる。また請求項３に係る発明によれば、３段のパイプライン動作による複数のメモリ空間の順次且つ周期的な切り替え動作を、複雑な回路を必要とせずに実現することができる。請求項４記載の発明によれば、３段のパイプライン動作において、共通データバスの空時間を各処理手段の動作により十分確保できない場合で、且つ出力処理を非リアルタイムで実行してもシステム仕様上問題ない場合に、２段のパイプライン動作によってシステムを実現することができる。請求項５記載の発明によれば、メモリ制御手段が内部情報格納手段を備えることにより、メモリ空間の割り当ての判断を画像入力手段、画像演算手段及び出力手段にて行う構成とした場合に、各手段において参照を容易にすることが可能となる。請求項６及び７記載の発明によれば、画像データの入力処理、演算処理及び出力処理におけるデータ転送のオーバヘッドを実質的になくし、リアルタイムで画像処理を行うことが可能となる。請求項８記載の発明によれば、部品点数の削減によって実装面積及び実装コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置の第１の実施の形態を示すブロック図である。
【図２】図１に示した第１の実施の形態の画像処理のパイプライン動作を説明するためのタイミングチャートである。
【図３】図２における１垂直走査期間を拡大して示す図である。
【図４】本発明の第２の実施の形態を示すブロック図である。
【図５】図４に示した第２の実施の形態の画像処理のパイプライン動作を説明するためのタイミングチャートである。
【図６】従来の画像処理装置の構成例を示すブロック図である。
【符号の説明】
１    ＣＣＤカメラ
11    ＣＣＤ
12    Ａ／Ｄ変換器
13    ＴＧ回路
２    画像入力装置
21    ２値化手段
21-1  レジスタ
22    制御手段
22-1  フラグ
22-2  メモリ制御手段
22-3  第１のバス制御手段
23    画像入力手段
23-1  Ｓ／Ｐ回路
23-2  バッファ
23-3  転送手段
３    画像演算装置
31    プロセッサ
32    第２のバス制御手段
４    画像出力装置
41    制御ＣＰＵ
42    第３のバス制御手段
43    出力インタフェース
５    外部記憶装置
51，52，53  フレームメモリ
54    データメモリ
６    データバス
【図１】
0003776513.tif 000002
【図２】
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【図３】
0003776513.tif 000004
【図４】
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【図５】
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【図６】
0003776513.tif 000007