(57)【特許請求の範囲】
【請求項１】
デジタル情報に重畳しているノイズ成分のレベルを検出するノイズ検出手段と、
前記ノイズ検出手段で検出された前記ノイズ成分のレベルに応じて前記デジタル情報に対して切り捨てる下位ビットのビット数を制御し、前記デジタル情報の前記下位ビットを切り捨てて出力する下位ビット切り捨て手段と、
前記下位ビット切り捨て手段からの下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生手段と、を備えたことを特徴とする情報処理装置。
【請求項２】
デジタル情報に対して切り捨てる下位ビットのビット数を指定する切り捨てビット指定手段と、
前記切り捨てビット指定手段で指定されたビット数の下位ビットを、前記デジタル情報から切り捨てて出力する下位ビット切り捨て手段と、
前記下位ビット切り捨て手段からの下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生手段と、を備えたことを特徴とする情報処理装置。
【請求項３】
前記情報再生手段から出力された前記デジタル情報をアナログ情報に変換するデジタル／アナログ変換手段を備えたことを特徴とする請求項１又は請求項２記載の情報処理装置。
【請求項４】
デジタル情報に重畳しているノイズ成分のレベルを検出するノイズ検出ステップと、
前記ノイズ検出ステップで検出された前記ノイズ成分のレベルに応じて前記デジタル情報に対して切り捨てる下位ビットのビット数を制御し、前記デジタル情報の前記下位ビットを切り捨てて出力する下位ビット切り捨てステップと、
前記下位ビット切り捨てステップで下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生ステップと、
を有することを特徴とする情報処理方法。
【請求項５】
デジタル情報に対して切り捨てる下位ビットのビット数を指定する切り捨てビット指定ステップと、
前記切り捨てビット指定ステップで指定されたビット数の下位ビットを、前記デジタル情報から切り捨てて出力する下位ビット切り捨てステップと、
前記下位ビット切り捨てステップで下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生ステップと、
を有することを特徴とする情報処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばアナログカセットテープレコーダ装置、テレビジョン受像機やアナログビデオテープレコーダ装置の信号処理系等に設けて好適な情報処理装置及び情報処理方法に関し、特にアナログ音声情報やアナログ映像情報等のアナログ情報をデジタル化した際に、デジタル情報に対してノイズ成分を除去して再生する情報処理装置及び情報処理方法に関する。
【０００２】
【従来の技術】
従来、例えばアナログカセットテープレコーダ装置、テレビジョン受像機、アナログビデオテープレコーダ装置等にように、音声情報或いは映像情報をアナログ的に取り扱う機器が多く知られている。例えばアナログカセットテープレコーダ装置の場合、カセットテープに長手記録された音声情報を磁気ヘッドでトレースして再生し、これをアンプやローパスフィルタ等を介してスピーカ部に供給することで音響出力を得るようになっている。また、テレビジョン受像機の場合は、チューナ部で選局された映像情報に基づいて例えば電子銃を駆動してブラウン管をインターレース走査することで映像を得るようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、音声情報や映像情報等をアナログ的に取り扱うと、該情報にノイズが重畳し易くなり、情報の品位を損なう虞がある。このため、現在では、ノイズ対策も含め、情報をデジタル的に取り扱う機器が増えているが、音声情報或いは映像情報をデジタル的に取り扱った場合でも、スピーカ装置を介して音響出力を得るには、デジタル的な音声情報をアナログ的な音声情報に変換する必要があり、また、モニタ装置を介して表示画像を得るには、デジタル的な映像情報をアナログ的な映像情報に変換する必要がある等のように、最終的には情報をアナログ的に取り扱う必要があり、前記ノイズの問題を生ずる。
【０００４】
本発明は、上述の課題に鑑みてなされたものであり、アナログ音声情報やアナログ映像情報等のアナログ情報をデジタル化した際に、ノイズ成分を除去したかたちの高品位なデジタル情報を得ることができるような情報処理装置及び情報処理方法の提供を目的とする。
【０００５】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであり、請求項１記載の発明は、デジタル情報に重畳しているノイズ成分のレベルを検出するノイズ検出手段と、
前記ノイズ検出手段で検出された前記ノイズ成分のレベルに応じて前記デジタル情報に対して切り捨てる下位ビットのビット数を制御し、前記デジタル情報の前記下位ビットを切り捨てて出力する下位ビット切り捨て手段と、
前記下位ビット切り捨て手段からの下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生手段と、を備えたことを特徴とする情報処理装置である。
また、請求項２記載の発明は、デジタル情報に対して切り捨てる下位ビットのビット数を指定する切り捨てビット指定手段と、
前記切り捨てビット指定手段で指定されたビット数の下位ビットを、前記デジタル情報から切り捨てて出力する下位ビット切り捨て手段と、
前記下位ビット切り捨て手段からの下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生手段と、を備えたことを特徴とする情報処理装置である。
また、請求項３記載の発明は、前記情報再生手段から出力された前記デジタル情報をアナログ情報に変換するデジタル／アナログ変換手段を備えたことを特徴とする請求項１又は請求項２記載の情報処理装置である。
【０００６】
また、請求項４記載の発明は、デジタル情報に重畳しているノイズ成分のレベルを検出するノイズ検出ステップと、
前記ノイズ検出ステップで検出された前記ノイズ成分のレベルに応じて前記デジタル情報に対して切り捨てる下位ビットのビット数を制御し、前記デジタル情報の前記下位ビットを切り捨てて出力する下位ビット切り捨てステップと、
前記下位ビット切り捨てステップで下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生ステップと、
を有することを特徴とする情報処理方法である。
また、請求項５記載の発明は、デジタル情報に対して切り捨てる下位ビットのビット数を指定する切り捨てビット指定ステップと、
前記切り捨てビット指定ステップで指定されたビット数の下位ビットを、前記デジタル情報から切り捨てて出力する下位ビット切り捨てステップと、
前記下位ビット切り捨てステップで下位ビットが切り捨てられたデジタル情報に基づいて、該切り捨てられた下位ビットを含む元のビット数のデジタル情報、又は元のビット数のデジタル情報よりも多いビット数のデジタル情報を再生して出力する情報再生ステップと、
を有することを特徴とする情報処理方法である。
【０００７】
このような情報処理装置及び情報処理方法は、ノイズ成分を多く含む下位ビットを切り捨て、残る上位ビットに基づいて元のビット数のデジタル情報を再生し、或いは元のビット数よりも多いビット数のデジタル情報を再生して出力する。これにより、ノイズ成分を除去したかたちの高品位なデジタル情報を得ることができる。
【０００８】
【発明の実施の形態】
［第１の実施の形態］
（第１の実施の形態の構成）
本発明の第１の実施の形態の情報処理装置は、図１に示すように例えばアナログテープレコーダ装置からのアナログ音声信号や、テレビジョン受像機で受信されたアナログ映像信号等のアナログ信号が供給される入力端子１と、このアナログ信号を所定ビット数のデジタルデータに変換するＡ／Ｄ変換器２と、このデジタルデータからノイズ成分を除去するノイズ成分除去回路３と、ノイズ成分の除去されたデジタルデータに重畳しているノイズレベルを検出するノイズ検出部５と、ノイズ検出部５で検出されたノイズレベルに応じて所定下位ビットを切り捨て処理（或いは丸め込み処理）する下位ビット切り捨て回路４とを有している。
【０００９】
また、この第１の実施の形態の情報処理装置は、所定下位ビットが切り捨て処理されたデジタルデータに基づいて、この切り捨て処理した下位ビットを含む全体のビット数のデジタルデータを形成することで、ノイズ成分を除去したかたちのデジタルデータを再生するデータ再生回路６と、データ再生回路６で再生されたデジタルデータをアナログ信号に変換し、これを出力端子８を介して出力する出力端子８とを有している。
【００１０】
（第１の実施の形態の動作）
このような情報処理装置は、入力端子１を介してアナログ信号が供給されると、これをＡ／Ｄ変換器２がＮビット（Ｎは、例えば１６ビット等の所定の自然数）のデジタルデータに変換し、これをノイズ成分除去回路３に供給する。
【００１１】
（ノイズ成分除去回路３の動作）
ノイズ成分除去回路３は、図２に示すようにハイパスフィルタ（ＨＰＦ）１１と、演算部１２とで構成されている。ＨＰＦ１１は、Ａ／Ｄ変換器２から供給されるデジタルデータの直流成分（オフセット成分）を除去し、これを演算部１２に供給する。演算部１２は、ＨＰＦ１１から供給されるデジタルデータＳが、（１）Ｓ＞Ｘのときに「Ｓ−Ｘ」の出力Ｓ’を出力し、（２）−Ｙ≦Ｓ≦Ｘのときに「０」の出力Ｓ’を出力し、（３）Ｓ＜−Ｙのときに「Ｓ＋Ｙ」の出力Ｓ’を出力するようになっている。これにより、Ａ／Ｄ変換器２で生じたオフセット分をＨＰＦ１１で除去することができるため、ＨＰＦ１１から出力されるデジタルデータＳは、零レベルを中心として＋側及び−側に振れるデータとなる。
【００１２】
演算部１２は、図３に示すようにＳ≧０の入力信号をＸだけ零レベル側にシフトし、Ｓ＜０の入力信号をＹだけ零レベル側にシフトすると共に、−Ｙ≦Ｓ≦Ｘの入力信号を零レベルの出力信号Ｓ’として出力する。
【００１３】
具体的には、演算部１２は、図４に示すように加算器１５、１６と、セレクタ（ＳＥＬ）１７と判定部１８とから構成されている。加算器１５、１６は、ＨＰＦ１１から供給されるデジタルデータと−Ｘ，Ｙとを加算し、その加算出力をＳＥＬ１７に供給すると共に、加算出力のサインビットｓｉｇｎＡ，ｓｉｇｎＢを判定部１８に供給する。ＳＥＬ１７には、オール「０」のデータも供給されている。判定部１８は、ｓｉｇｎＡ，ｓｉｇｎＢの値に応じた選択信号をＳＥＬ１７に供給する。ＳＥＬ１７は、選択信号に従って、３つの入力のうちの１つを選択して出力信号Ｓ’として出力する。なお、Ｘ及びＹの値は、無音時のノイズの測定、実聴等により聴感上影響の少ない値に設定されている。このＸ及びＹの値は固定値でも良いし、リスナが任意に設定可能としても良い。
【００１４】
これにより、Ｓ＞ＸのときｓｉｇｎＡ＝０、Ｓ≦ＸのときｓｉｇｎＡ＝１、Ｓ≧−ＹのときｓｉｇｎＢ＝０、Ｓ＜−ＹのときｓｉｇｎＢ＝１となるため、ｓｉｇｎＡ＝０，ｓｉｇｎＢ＝０であるときには、加算器１５の出力が選択され、ｓｉｇｎＡ＝１，ｓｉｇｎＢ＝０であるときには、オール「０」が選択され、ｓｉｇｎＡ＝１，ｓｉｇｎＢ＝１であるときには、加算器１６の出力が選択されることとなり、前述したレベル変換後の出力信号Ｓ’を得ることができる。
【００１５】
この出力信号Ｓ’は、当該ノイズ成分除去回路３に、図５（ａ）に点線で示すような大きな振幅の波形のデジタルデータが供給された場合は、前記ＨＰＦ１１及び演算部１２の処理により、同図（ａ）に実線で示すように前記デジタルデータの振幅を零レベル側にシフトしたかたちの信号波形となる。この場合、出力信号Ｓ’の波形は、原波形（図５（ａ）に点線で示す波形）に対して多少歪んだ波形となるが、急激なレベル変化を伴わないので、聴感上殆ど問題とはならない。また、当該ノイズ成分除去回路３の後段にフィルタを設けることにより、出力信号Ｓ’の波形を原波形に近づけることができる。
【００１６】
また、出力信号Ｓ’は、当該ノイズ成分除去回路３に、図５（ｂ）に点線で示すような小さい振幅の波形のデジタルデータが供給された場合には、同図（ｂ）に実線で示すような零レベルとなる。このため、無音時や入力されるデジタルデータのレベルが小さいときでも効果的にノイズを除去することができる。
【００１７】
このように、当該ノイズ成分除去回路３は、入力されたデジタルデータの直流成分を除去した後、その出力を所定値だけ零レベル側にシフトすると共に、前記所定値よりも小さい出力については、そのレベルを零レベルとして出力するので、無音時や小レベルのデジタルデータが入力された場合でも効果的にノイズを除去することができ、出力するデジタルデータのＳ／Ｎ比を良好なものとすることができる。
【００１８】
（下位ビット切り捨て回路４の動作）
次に、ノイズ成分除去回路３でノイズ成分が除去されたデジタルデータは、下位ビット切り捨て回路４及びノイズ検出回路５に供給される。ノイズ検出回路５は、ノイズ成分除去回路３から供給されたデジタルデータに重畳しているノイズ成分のレベル（ノイズ成分除去回路３で除去しきれなかったノイズ成分のレベル）を検出し、このノイズ検出出力を下位ビット切り捨て回路４に供給する。
【００１９】
下位ビット切り捨て回路４は、ノイズ検出回路５からのノイズ検出出力に応じて、デジタルデータの下位ビットを切り捨て処理し、これをデータ再生回路６に供給する。具体的には、下位ビット切り捨て回路４に供給されるデジタルデータが例えば１６ビットであったとすると、下位ビット切り捨て回路４は、前記ノイズ検出出力に応じて、該デジタルデータの下位２ビットを切り捨てて１４ビットのデジタルデータをデータ再生回路６に供給し、或いは該デジタルデータの下位４ビットを切り捨てて１２ビットのデジタルデータをデータ再生回路６に供給する。この切り捨てる下位ビットのビット数は、ノイズ検出回路５からのノイズ検出出力に応じて適宣可変する。
【００２０】
（データ再生回路６の動作）
次に、データ再生回路６は、図６（ａ）或いは図６（ｂ）に示す構成を有しており、前記下位ビット切り捨て回路４により所定下位ビットが切り捨て処理された標本化周期ＴｓのＮビットのデジタルデータは、入力端子２１を介して繰り返しデータ発生部２２に供給される。このデータ再生回路６は、例えばＮビットのデジタルデータをＭビットのデジタルデータにアップサンプリングするようになっており（Ｎ＜Ｍ）、この意味で図１には点線のブロックでサンプリングレート可変部９を示している。なお、データ再生回路６は、アップサンプリングすることなく、ＮビットのデジタルデータをＮビットのデジタルデータとして出力するものを設けてもよい。
【００２１】
（繰り返しデータ発生部２２の動作）
繰り返しデータ発生部２２は、図８（ａ）に示すような標本化周期Ｔｓのデジタルデータに基づいて、標本化周期Ｔｓ／Ｋのデジタルデータを形成する（Ｋは２以上の自然数：Ｋ＝２の場合、標本化周期Ｔｓ／２となる。）。なお、以下、理解を容易化するために前記Ｋが２であるものとして説明を進める。
【００２２】
具体的には、繰り返しデータ発生部２２は、図７に示す構成を有しており、標本化周期ＴｓのＮビットのデジタルデータは、入力端子２２ａを介して直列並列変換器２７に供給される。図８（ｂ）は、標本化周期Ｔｓ毎にシリアルデータとして供給されるＮビットのデジタルデータＤ１，Ｄ２…を示している。直列並列変換器７には、入力端子２７ａを介して図８（ｃ）に示すようなビットクロックＢＣＬＫ１が供給されている。直列並列変換器７は、このビットクロックＢＣＬＫ１に基づいて、シリアルデータであるデジタルデータＤ１，Ｄ２…を取り込むと共に、これらを図８（ｄ）に示すようなパラレルデータＤ１，Ｄ２…に変換してラッチメモリ２８に供給する。
【００２３】
ラッチメモリ２８には、図８（ｅ）に示すような前記標本化周期Ｔｓと同じ周期のラツチクロックＬＴＣＬＫが供給されており、このラツチクロックＬＴＣＬＫのタイミングで前記パラレルデータＤ１，Ｄ２…を図８（ｆ）に示すようにラッチして並列直列変換器２９にそれぞれ供給する。並列直列変換器２９には、図８（ｇ）に示すような前記標本化周期Ｔｓの１／２の周期を有するＴｓ／２の周期のロードクロックＬＤＣＬＫが入力端子２９ｂを介して供給されており、このロードクロックＬＤＣＬＫに基づいてデータのロード動作を行うことにより、Ｔｓ／２周期でパラレルデータＤ１，Ｄ２…をロードする。
【００２４】
これにより、並列直列変換器２９には、図８（ｈ）に示すようにＤ１，Ｄ１、Ｄ２，Ｄ２…のように２回ずつ繰り返されるパラレルデータＤ１，Ｄ１、Ｄ２，Ｄ２…がそれぞれロードされることとなる。そして、並列直列変換器２９は、このＴｓ／２周期でロードした各パラレルデータＤ１，Ｄ１、Ｄ２，Ｄ２…を、入力端子２９ａを介して供給されるＴｓ／２の周期のビットクロックＢＣＬＫ２に基づいてシリアルデータとして読み出し、このシリアルデータＤ１，Ｄ１、Ｄ２，Ｄ２…を出力端子２２ｂを介して出力する。これにより、図８（ｉ）に示すようにＴｓ／２の周期の繰り返しデータ（前記シリアルデータＤ１，Ｄ１、Ｄ２，Ｄ２…）を発生させることができる。この繰り返しデータは、図６に示す分解能向上用信号処理部２３に供給される。
【００２５】
（繰り返しデータ発生部２２の効果）
このような繰返しデータ発生部２２を用いない場合のデジタルデータ（標本化周期Ｔｓのデジタルデータ）のデジタル値の変化態様を図９（ａ）に、繰返しデータ発生部２２を用いた場合のデジタルデータ（標本化周期Ｔｓ／２のデジタルデータ）のデジタル値の変化態様を図９（ｂ）にそれぞれ示す。この図９（ａ）、（ｂ）を見比べて分かるように、図９（ａ）に示す時間軸上に順次に並ぶデジタル値の変化態様はａ→ｂ→ｄ→ｆ→ｈ→ｉ→ｋ→ｍ→ｎであり、図９（ｂ）に示す時間軸上に順次に並ぶデジタル値の変化態様と同じなのであるが、繰返しデータ発生部２２を用いてデジタルデータの標本化周期をＴｓ／２とすることで、図９（ｂ）のａ〜ｎの各デジタル値の間に、イ，ロ，ハ，ニ，ホ，への各デジタル値を挿入することができ、標本化周期をＴｓとした場合と比べ２倍のデータ数とすることができる。従って、以下に説明する分解能向上用信号処理部２３で行われる補間処理動作を良好なものとすることができる。
【００２６】
（分解能向上用信号処理部２３の動作）
分解能向上用信号処理部２３は、図１０に示す構成を有しており、繰り返しデータ発生部２２によりＴｓ／２の標本化周期とされた繰り返しデータ（デジタルデータ）は、入力端子２３ａを介して遅延部３０に供給されると共に、変化パターン判定部３２に供給される。
【００２７】
（変化パターン判定部３２の動作）
変化パターン判定部３２には、入力端子３８を介して標本化周期Ｔｓ／２を有するパルスＰｆｓが供給されており、このパルスＰｆｓに基づいて、供給されたデジタルデータを記憶すると共に、記憶したデジタルデータのデータ変化パターンの判定を行い、この判定出力を（Ｍ−Ｎ）ビット信号発生部３３に供給する。
【００２８】
具体的には、図１２（ａ）は、前記標本化周期Ｔｓ／２の各時刻ｔ１，ｔ２，ｔ３…におけるＮビットのデジタルデータの波形を示す図である。この図１２（ａ）から分かるようにこのＮビットのデジタルデータのデジタル値は、時刻ｔ１〜時刻ｔ２までの間は同一のデジタル値を保持しているが、時刻ｔ３でデジタル値が大きな値に変化している。また、時刻ｔ２５〜時刻ｔ３１の直前までの間は同一のデジタル値を保持しているが、時刻ｔ３１でデジタル値が小さな値に変化している。このような変化点は、図１２（ａ）中では変化点イ〜変化点ヲが存在する。各変化点イ〜ヲのうち、例えば変化点イと変化点ロとの間、変化点ロと変化点ハとの間等のように、相隣り合う２つの変化点間においてはデジタル値の変化はない。
【００２９】
各変化点イ〜ヲのうち、時刻ｔ３の変化点イと、時刻ｔ７の変化点ロと、時刻ｔ１３の変化点ハと、時刻ｔ２５の変化点ニと、時刻ｔ５１の変化点リと、時刻ｔ５５の変化点ヌと、時刻ｔ５９の変化点ル等の各変化点では、それぞれデジタル値が増加するような変化パターンとなっている。図１２（ｂ）では、このデジタル値が増加するような変化パターンを、Ｄの文字（Ｄｏｗｎ）を付した上向きの矢印で示している。また、各変化点イ〜ヲのうち、時刻ｔ３１の変化点ホと、時刻ｔ３７の変化点へと、時刻ｔ４１の変化点トと、時刻ｔ４７の変化点チと、時刻ｔ６３の変化点ヲ等の各変化点では、それぞれデジタル値が減少するような変化パターンとなっている。図１２（ｂ）では、このデジタル値が減少するような変化パターンを、Ｕの文字（Ｕｐ）を付した下向きの矢印で示している。
【００３０】
図１２（ｃ）は、各変化点が増加の変化パターンを示す各変化点イ〜ニ、リ〜ル等について、各変化点におけるデジタル値の増加量に拘らず１ステップ（１／２Nの分解能＝Ｎビットの１ＬＳＢの分解能）だけデータレベルを増加し、また、各変化点が減少の変化パターンを示す各変化点ホ〜チ、ヲ等について、各変化点におけるデジタル値の減少量に拘らずに１ステップ（１／２Nの分解能＝Ｎビットの１ＬＳＢの分解能）だけデータレベルを減少させることで形成した波形図である。
【００３１】
ここで、図１３に示すデジタル波形の各点ａ〜ｎを順に結んで示す実線Ｓは、アナログ信号を標本化周期Ｔｓ毎に、２のＮ乗分の１の分解能、すなわち、Ｎビットの１ＬＳＢの分解能で標本化されて形成されたデジタルデータの変化の状態を示すものである。この図１３の実線Ｓで示されたデジタル波形に対応する原アナログ信号は、同図中斜線で示す領域内に存在する。このため、原アナログ信号と、Ｎビットのデジタルデータに基づいて再生されたアナログ信号との間には、１／２Nの分解能の１ＬＳＢについて±０．５ＬＳＢ以内の誤差が生ずることとなる。このため、分解能向上用信号処理部２３は、Ｎビットのデジタルデータに基づいて、以下のデータ処理を実行することで、前記誤差を極力少なくしたかたちのＭビットのデジタルデータを形成する（Ｍ＞Ｎ）。
【００３２】
すなわち、例えば図１２（ａ）に示すようにＮビットのデジタルデータに変化点イ〜ヲが順次発生していたとすると、連続する４個のデジタル値の変化点をそれぞれ１組の変化点群として見た場合、最初の変化点群の４個の変化点イ〜ニのデジタル値の変化パターンは、図１２（ｃ）に示すように「１」「１」「１」「１」となる。同様に、次の変化点群の４個の変化点ロ〜ホのデジタル値の変化パターンは、図１２（ｃ）に示すように「１」「１」「１」「０」となり、次々の変化点群の４個の変化点ハ〜ヘのデジタル値の変化パターンは、図１２（ｃ）に示すように「１」「１」「０」「０」となる。そして、このような考え方に基づく各変化点群の各変化点のデジタル値の変化パターンは、００００，０００１，００１０，００１１，０１００，０１０１，０１１０，０１１１，１００Ｏ，１００１，１０１０，１０１１，１１００，１１０１，１１１０，１１１１の計１６種類の変化パターンが存在する。
【００３３】
変化パターン判定部３２は、図１４に示すように信号波形変化情報発生部３２Ａと、信号波形変化態様情報発生部３２Ｂと、アドレス発生部３２Ｃと、変化パターンの判定回路３２Ｄとによって構成されている。
【００３４】
信号波形変化情報発生部３２Ａの入力端子３２ａには、情報信号処理の対象にされているＮビットのデジタルデータが供給され、また、入力端子３８にはクロック信号パルスＰｆｓが供給される。このクロック信号パルスＰｆｓとしては、Ｎビットのデジタルデータを形成する際に用いられた標本化周波数の２倍の標本化周波数ｆｓと同一の繰返し周波数を有するパルスが用いられる。信号波形変化情報発生部３２Ａに供給されたＮビットのデジタルデータは、Ｄフリップフロツプ４０、マグニチュードコンパレータ４１及び比較器４２にそれぞれ供給される。
【００３５】
Ｄフリップフロツプ４０には、入力端子３８を介してクロック信号Ｐｆｓが供給されており、このクロック信号Ｐｆｓの例えば立ち上がりでＮビットのデジタルデータをラッチし、これをマグニチュードコンパレータ４１及び比較器４２に供給する。また、このクロック信号Ｐｆｓは、アドレスカウンタ４５にも供給されており、アドレスカウンタ４５は、供給されるクロック信号Ｐｆｓのクロック数をカウントし、このカウント値をアドレスデータとしてアドレス発生部３２Ｃの第１段目のＤフリップフロツプ４７ａのデータ入力端子（Ｄ）に供給する。
【００３６】
マグニチュードコンパレータ４１は、入力端子３２ａを介して直接的に供給されるＮビットのデジタルデータ（デジタルデータＡ）と、Ｄフリップフロツプ４０によりラッチされたＮビットのデジタルデータ（デジタルデータＢ）との大きさを比較する。マグニチュードコンパレータ４１は、Ａ＞Ｂ出力端子４１ａ、Ａ＝Ｂ出力端子４１ｂ及びＡ＜Ｂ出力端子４１ｃの３つの出力端子を有しており、デジタルデータＡの方がデジタルデータＢよりも大きい場合（Ａ＞Ｂ）には、Ａ＞Ｂ出力端子４１ａだけをハイレベル（Ｈ）の状態とし、他の出力端子４１ｂ、４１ｃをローレベル（Ｌ）の状態とする。また、各デジタルデータＡ、Ｂの双方が等しい場合には、Ａ＝Ｂ出力端子４１ｂだけをハイレベルとし、他の出力端子４１ａ、４１ｃの双方をローレベルとする。また、デジタルデータＢの方がデジタルデータＡよりも大きい場合には、Ａ＜Ｂ出力端子４１ｃだけをハイレベルとし、他の出力端子４１ａ、４１ｂの双方をローレベルとする。
【００３７】
比較器２０は、デジタルデータＡとデジタルデータＢとを比較し、デジタルデータＡの方がデジタルデータＢよりも大きい場合、すなわち、図１２（ａ），（ｂ）の各変化点イ〜ニ、リ〜ル等のように、各変化点のデジタル値の変化態様が増加状態にある場合、この増加量の多少に拘らずに論理値「１」の比較出力を発生する。また、デジタルデータＢの方がデジタルデータＡよりも大きい場合、すなわち、図１２（ａ），（ｂ）の各変化点ホ〜チ、ヲ等のように、各変化点のデジタル値の変化態様が減少状態にある場合、この減少量の多少に拘らずに論理値「０」の比較出力を発生する。この論理値「１」或いは論理値「０」の比較出力は、信号波形変化態様情報発生部３２Ｂの１段目のＤフリップフロツプ４２ａのデータ入力端子（Ｄ）に供給される。
【００３８】
マグニチュードコンパレータ４１からの３つの出力が供給されるＯＲ回路４３は、Ａ＞Ｂ出力端子４１ａからの出力、或いはＡ＜Ｂ出力端子からの出力がハイレベルとなった際にハイレベルの出力をＡＮＤ回路４４に供給し、この他の場合はローレベルの出力をＡＮＤ回路４４に供給する。
【００３９】
ＡＮＤ回路４４には、前記クロック信号パルスＰｆｓを反転させることで１８０度の位相差を有するゲートパルスが入力端子４８を介して供給されている。ＡＮＤ回路４４は、Ｎビットのデジタルデータの値が変化する毎に、ゲートパルスのタイミングでクロック信号（ＣＬＫ）を形成し、これを信号波形変化態様情報発生部３２Ｂの各Ｄフリップフロツプ４２ａ〜４２ｄのクロック入力端子（ＣＫ）及びアドレス発生部３２Ｃの各Ｄフリップフロツプ４７ａ〜４７ｄのクロック入力端子（ＣＫ）にそれぞれ供給する。
【００４０】
アドレス発生部３２Ｃは、各Ｄフリップフロツプ４７ａ〜４７ｄにより、ＡＮＤ回路４４から供給されるクロック信号ＣＬＫに基づいて、アドレスカウンタ４５からのアドレスデータを読み込み、これを変化パターン判定回路３２Ｄに供給する。これにより、変化パターン判定回路３２Ｄには、Ｎビットのデジタルデータの傾きが変化した時点である、図１２（ａ）に示す各変化点イ〜ヲ毎のアドレスデータが供給されることとなる。
【００４１】
また、信号波形変化態様情報発生部３２Ｂは、各Ｄフリップフロツプ４６ａ〜４６ｄにより、前記クロック信号ＣＬＫに基づいて、比較器４２からの論理値「１」，「０」を読み込み、これを変化パターン判定回路３２Ｄに供給する。これにより、変化パターン判定回路３２Ｄには、各変化点イ〜ヲ毎の論理値「１」，「０」が供給されることとなる。
【００４２】
変化パターン判定回路３２Ｄには、図１５〜図２２に示す１６種類の変化パターン（２進数表示、或いは１６進表示）が記憶されており、信号波形変化態様情報発生部３２Ｂから供給される４つの論理値からなるデータパターンと、１６種類の各変化パターンとを比較し、一致する変化パターンの判定を行う。そして、例えば一致出力が得られた一致回路に設定してある数値等の変化パターンの種類を示す情報信号と、これに対応するアドレス発生部３２Ｃからの各変化点のアドレスデータとを、変化パターンの判定出力として出力端子３２ｂを介して（Ｍ−Ｎ）ビット信号発生部３３に供給する。
【００４３】
（（Ｍ−Ｎ）ビット信号発生部３３の動作）
（Ｍ−Ｎ）ビット信号発生部３３は、主に、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とマイクロプロセッサとを含む制御回路と演算回路で構成されている。このＲＯＭには、各変化パターンに対応する各直線補間の形態が予め記憶されている。（Ｍ−Ｎ）ビット信号発生部３３は、変化パターン判定部３２で前記１６種類の変化パターンの中から判定された変化パターンの種類を示す情報信号が供給されると、この変化パターンの種類に対応する直線補間の形態のデータを前記ＲＯＭテーブルから読み出し、この読み出したデータに基づいて、対応する変化点群の１番目のデジタル値の変化点と２番目のデジタル値の変化点との間に既に施されている直線補間の態様と関連して、各変化点群の２番目のデジタル値の変化点と３番目のデジタル値の変化点との間を、図１５〜図２２に示すように１／２Mの分解能（Ｍ＞Ｎ）で直線補間するために所定の演算を行ない、このＭビットの直線補間データを前記ＲＡＭに順次格納する。
【００４４】
具体的には、図１５〜図２２は、各変化点群のデジタル値の変化態様に対応する前記２番目のデジタル値の変化点と３番目のデジタル値の変化点との間について施す直線補間の態様を示す図である。各図中の変化点の欄における＃１，＃２，＃３，＃４の表示は、それぞれ時間軸上で連続する４個の変化点における１番目の変化点（＃１）、２番目の変化点（＃２）、３番目の変化点（＃３）、４番目の変化点（＃４）を表わしており、また、変化態様の欄における数字の配列は、その変化点群の４個の変化点のデジタル値の変化態様を論理値「１」「０」で示したものである（「１」は増加，「０」は減少）。
【００４５】
また、＃１＃２間における補間形態の欄、及び＃２＃３間における補間形態の欄における凸，凹の表示は、それぞれの該当期間中における補間の形態が凸，凹であることを示し、また、＃１＃２間における補間形態の欄、及び＃２＃３間における補間形態の欄における数字（例えば１〜２、或いは２．５〜３等の数字）は、直線補間が行なわれる区間を示しており、さらに、＃２＃３間における補間形態の欄に「−」の表示が行われている場合は、＃２＃３間に対して何も補間が行なわれないことを示している。さらに、＃２＃３間を含む期間について補間が行なわれる場合については、補間の状態を点線によって図示してあり、さらに＃１＃２間を含む期間について補間が行なわれる場合については、補間の状態を実線によって示してある。
【００４６】
なお、この図１５〜図２２には、４個の変化点＃１，＃２，＃３，＃４からなる変化パターンとして、１１１１，１１１０，１１０１，１１００，１０１１，１０１０，１０００，１００１の計８種類の変化パターンしか示されてないが、前述の全１６種類の変化パターンは、この８種類の変化パターンと、この８種類の変化パターンを形成する論理値の数字配列の「１」と「０」の数字を逆にした数字配列からなる８種類の変化パターンとを合わせたものであるから、実際には図１５〜図２２に示されている８種類の変化パターンのデータだけを備えておくだけで、前記全１６種類の変化パターンに対応して直線補間処理することが可能となる。
【００４７】
このような各変化パターンに基づいて行われる、各変化点群の２番目のデジタル値の変化点と３番目のデジタル値の変化点との間に施すべき直線補間のパターンの決定は、以下のようにして行われる。すなわち、図２３（ａ）〜（ｄ）は、４つの代表的な変化パターンを示している。図２３（ａ）は、４つの変化点のデジタル値が単調に増加しているような変化パターンであり、また、同図（ｂ）は、４つの変化点のデジタル値が単調に増加した後に減少に転じている変化パターンであり、同図（ｃ）は、４つの変化点のデジタル値が増加した後に減少に転じて山状を示す変化パターンであり、さらに同図（ｄ）は、４つの変化点のデジタル値が増加した後に一定値を保持した後に減少に転じて山状を示す変化パターンである。
【００４８】
まず、図２３（ａ）における２番目の変化点＃２と３番目の変化点＃３との間で傾斜直線ｅ→ｆによって行なわれる直線補間は、２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとを結ぷ直線によって行なわれ、２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとの高さの差は１／２Nの分解能の１ＬＳＢとなっている。２番目の変化点＃２と３番目の変化点＃３との間で行なわれる直線補間のために用いられる補間直線ｅ→ｆの勾配は、２番目の変化点＃２と３番目の変化点＃３との距離ｂｃと、２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとの高さの差として示される１／２Nの分解能の１ＬＳＢとを用いて、以下の演算式による演算を行うことにより求められる。
【００４９】
［（１／２Nの分解能の１ＬＳＢ）÷（２番目の変化点＃２と３番目の変化点＃３との距離ｂｃ）］
なお、２番目の変化点＃２と３番目の変化点＃３との距離ｂｃは、２番目の変化点＃２のアドレス値と、３番目の変化点＃３のアドレス値との差によつて求められるためこの演算式による演算は容易に行うことができる。
【００５０】
次に、図２３（ｂ）における２番目の変化点＃２と３番目の変化点＃３との間で傾斜直線ｅ→ｇによって行なわれる直線補間は、２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとを結ぷ直線の一部によって行なわれる。前述のように２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとの高さの差は、１／２Nの分解能の１ＬＳＢであるため、２番目の変化点＃２と３番目の変化点＃３との間の一部で行なわれる直線補間のために用いられる補間直線ｅ→ｇの勾配は、２番目の変化点＃２と３番目の変化点＃３との距離ｂｃと、２番目の変化点＃２におけるａｂ間の中点ｅと、３番目の変化点＃３におけるｃｄ間の中点ｆとの高さの差として示される１／２Nの分解能の１ＬＳＢとを用いて、以下の演算式による演算を行うことにより求められる。
【００５１】
［（１／２Nの分解能の１ＬＳＢ）÷（２番目の変化点＃２と３番目の変化点＃３との距離ｂｃ）］
次に、図２３（ｃ）に示す変化パターンの場合、矩形ａ→ｂ→ｃ→ｈと、この矩形の辺ａ→ｂの中点ｋを通る斜辺ｉ→ｍ及び矩形の辺ｃ→ｈの中点ｌを通る斜辺ｍ→Ｊを有する三角形ｉ→ｍ→Ｊの面積はそれぞれ等しいため、この矩形の辺ａ→ｂの長さ（または辺ｃ→ｈの長さ）をＨｃとすると、Ｈｃは以下の演算式による演算を行うことにより求められる。
【００５２】
Ｈｃ＝２×（矩形の辺ａ−ｈ）÷｛（ｉ→ａ）＋（ａ→ｈ）＋（ｈ→ｊ）｝
なお、この演算式中のｉ→ａは、変化点＃１と変化点＃２との間隔ｎ→ａの１／２であり、また、この演算式中のｈ→ｊは、変化点＃３と変化点＃４との間隔ｈ→ｏの１／２である。このため、前記変化パターン判定部３２から変化パターンを示す情報と共に、当該（Ｍ−Ｎ）ビット信号発生部３３に供給される各変化点の＃１〜＃４のアドレスデータに基づいて、ｉ→ａの値は、１番目の変化点＃１のアドレス値と２番目の変化点＃２とのアドレス値との差の１／２として、また、ｈ→Ｊの値は、３番目の変化点＃３のアドレス値と４番目の変化点＃４とのアドレス値との差の１／２として容易に算出することができる。
【００５３】
ここで、前記Ｈｃの値は、Ｈｃが１に等しい場合と、Ｈｃが１よりも小さい場合と、Ｈｃが１よりも大きい場合との３つの場合が考えられる。
【００５４】
まず、Ｈｃが１に等しい場合、及びＨｃが１よりも小さい場合には、図２３（ｃ）に示す直線ｉ→ｍの勾配と、直線ｍ→ｊの勾配は、それぞれ以下の演算式によって求められる。
【００５５】
直線ｉ→ｍの勾配＝Ｈｃ÷（ａ→ｒ間の標本化周期Ｔｓの数）
直線ｍ→ｊの勾配＝Ｈｃ÷（ｒ→ｈ間の標本化周期Ｔｓの数）
なお、点ｒはａ→ｈの中点であり、三角形ｉ→ｍ→Ｊの頂点ｍによって定められる。
【００５６】
また、この各式における（ａ→ｒ間の標本化周期Ｔｓの数）や（ｒ→ｈ間の標本化周期Ｔｓの数）は次式により求められる。
【００５７】
（ａ→ｒ間の標本化周期Ｔｓの数）＝（ａ→ｈ間の標本化周期Ｔｓの数）×（ｎ→ａ間の標本化周期Ｔｓの数）÷｛（ｎ→ａ間の標本化周期Ｔｓの数）＋（ｈ→ｏ間の標本化周期Ｔｓの数）｝
（ｒ→ｈ間の標本化周期Ｔｓの数）＝（ａ→ｈ間の標本化周期Ｔｓの数）−（ａ→ｒ間の標本化周期Ｔｓの数）
（ｉ→ｒ間の標本化周期Ｔｓの数）＝（ｎ→ａ間の標本化周期Ｔｓの数÷２）＋（ａ→ｒ間の標本化周期Ｔｓの数）
（ｒ→Ｊ間の標本化周期Ｔｓの数）＝（ｈ→ｏ間の標本化周期Ｔｓの数÷２）＋（ｒ→ｈ間の標本化周期Ｔｓの数）
次に、Ｈｃが１よりも大きい場合には、図２３（ｄ）の直線（ｉ→ｐ）の勾配と、直線（ｑ→ｊ）の勾配は、それぞれ以下の演算式によって求められる。この場合、ｐ→ｑ間の勾配は０となる。
【００５８】
直線（ｉ→ｐ）の勾配＝１÷（ｉ→ｕ間の標本化周期Ｔｓの数）
直線（ｑ→ｊ）の勾配＝１÷（ｖ→ｊ間の標本化周期Ｔｓの数）
なお、この演算式の点ｕと点ｖは、それぞれｉ→ａ＝ａ→ｕ、ｖ→ｈ＝ｈ→ｊとなるように、点ｐ，ｑによって定められている。
【００５９】
また、この演算式における（ｉ→ｕ間の標本化周期Ｔｓの数）や（ｖ→ｊ間の標本化周期Ｔｓの数）は次式により求められる。
【００６０】
（ｉ→ｕ間の標本化周期Ｔｓの数）＝２×（ｎ→ａ間の標本化周期Ｔｓの数／２）＝（ｎ→ａ間の標本化周期Ｔｓの数）
（ｖ→ｊ間の標本化周期Ｔｓの数）＝２×（ｈ→ｏ間の標本化周期Ｔｓの数÷２）＝（ｈ→ｏ間の標本化周期Ｔｓの数）
（ｕ→ｖ間の標本化周期Ｔｓの数）＝（ａ→ｈ間の標本化周期Ｔｓ）−｛（ｎ−ａ間の標本化周期Ｔｓの数／２）＋（ｈ→ｏの標本化周期Ｔｓの数÷２）｝
各変化点群の変化パターンは前述のように１６種類存在するのであるが、直線補間のパターンは、図１５〜図２２に示したように、各変化パターン毎にそれぞれ４種類ずつ存在する。従って、この実施の形態の場合、直線補間のパターンとしては、全部で６４種類の直線補間のパターンが存在することとなる（１６種類×４種類＝６４種類）。
【００６１】
前記ＲＡＭには、このように直線補間処理された直線補間データと共に、図２４に示す直線ａｒ上の点ａ、点ｃ、点ｅ、点ｇ、点ｉ、点ｋ、点ｍ、点ｐ、点ｒ等の各点に対応するデジタル値、時間軸上における標本化位置を示すの標本化位置データ、直線ａｒの勾配を示す勾配データ等が記憶される。（Ｍ−Ｎ）ビット信号発生部３３は、このＲＡＭに格納されたＭビットの直線補間データを順次読出し、この直線補間データの最上位ビット（ＭＳＢ）からＭ−Ｎビットのデジタルデータを形成する。
【００６２】
具体的には、このＲＡＭから順次読出される直線補間データが、それぞれＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７…であったとすると、（Ｍ−Ｎ）ビット信号発生部３３は、例えば直線補間データＤ２は（Ｄ１＋Ｄ２＋Ｄ３）／３とし、直線補間データＤ３は（Ｄ２＋Ｄ３＋Ｄ４）／３とし、直線補間データＤ４は（Ｄ３＋Ｄ４＋Ｄ５）／３とし、直線補間データＤ５は（Ｄ４＋Ｄ５＋Ｄ６）／３とする等のように、各直線補間データＤ１，Ｄ２，Ｄ３・・・に対して、例えば３つの標本化周期の期間にわたる平均値を算出することで、該各直線補間データＤ１，Ｄ２，Ｄ３・・・をまるめ処理し、（Ｍ−Ｎ）ビット分のデジタルデータを形成する。なお、平均値を算出する標本化周期の期間は、このような３つの標本化周期の期間以外に、２つの標本化周期の期間、４つの標本化周期の期間等のように任意の複数の標本化周期の期間を用いればよい。
【００６３】
図２４は、４つの標本化周期の期間の直線補間データに対して平均化及び丸め処理を施した補間状態の例を示す。この図２４から分かるように、前記平均化及び丸め処理を実行することにより、図２４中実線Ｌｃで示す直線補間状態を、同図中点線Ｓｃで示す曲線補間状態とすることができる。
【００６４】
なお、前記まるめ処理を施す場合に、例えば補間直線の勾配が小さいときには平均化に用いる標本化周期の個数を大きくし、補間直線の勾配が小さいときには平均化に用いる標本化周期の個数を小さくし、補間直線の勾配の向きを変更（凸，凹の部分）するときには平均化に用いる標本化周期の個数を大きくする等のように、平均化に用いる標本化周期の個数を変化させることで良好な補間状態の変更処理を行うことができる。
【００６５】
ただ、補間直線の勾配の大きさに応じて平均化に用いる標本化周期の個数を変化させた場合、補間直線の勾配の向きが変更している部分（凸，凹の部分）において、補間曲線で包囲される部分の面積が、Ｎの２乗分の１の分解能１ＬＳ３の直線で包囲された凸，凹の部分の矩形の面積よりも小さくなる不都合を生ずる場合がある。この場合、図２３（ｃ）、（ｄ）を用いて説明したＨｃの値を、予め大きくした状態で直線補間を行い、補間直線に対してまるめ処理を施した状態で、補間曲線で包囲される部分の面積と、Ｎの２乗分の１の分解能１ＬＳＢの直線で包囲された凸，凹の部分の矩形の面積とが等しい状態となるようにすることで、前記不都合を防止することができる。
【００６６】
このようにして形成された（Ｍ−Ｎ）ビット分のデジタルデータは、加算器３５、及び切換スイッチ３７の被選択端子３７ａにそれぞれ供給される。また、（Ｍ−Ｎ）ビット分のデジタルデータを形成する際に用いられた直線補間された状態のＭビットのデジタルデータ及び以下に説明する所定の情報は、オフセット発生部３４に供給される。
【００６７】
（オフセット値発生部３４の動作）
１／２Mの分解能の直線補間のデータが記憶される、前記（Ｍ−Ｎ）ビット信号発生部３３のＲＡＭには、図２５（ａ）〜（ｃ）における直線ａｒ上の点ａ、点ｃ、点ｅ、点ｇ、点ｉ、点ｋ、点ｍ、点ｐ、点ｒ等の各点と対応するデジタル値、時間軸上における順次の標本化位置のデータ、直線ａｒの勾配のデータ等が記憶される。図１０に示すオフセット値発生部３４は、（Ｍ−Ｎ）ビット信号発生部３３のＲＡＭから供給されたメモリに格納されているデジタルデータ（例えば前記直線ａｒ上の点ａ、点ｃ、点ｅ、点ｇ、点ｉ、点ｋ、点ｍ、点ｐ、点ｒ等の各点と対応するデジタル値）、時間軸上における順次の標本化位置のデータ、直線ａｒの勾配のデータ等を用いて、例えば図２５（ａ）〜（ｃ）に示すような階段波形を、標本化周期の１／２だけ時間軸上でずらした状態の、例えば図２６（ａ）〜（ｃ）に示すような階段波形とするオフセット値を発生する。
【００６８】
図２６（ａ）〜（ｃ）に示す直線ａｒは、図２５（ａ）〜（ｃ）に示す直線ａｒと対応しており、また、図２６（ａ）〜（ｃ）に示す直線ａｒと、各標本化位置に示す垂直線との交点は、図２５（ａ）〜（ｃ）に示す点ａ、点ｃ、点ｅ、点ｇ、点ｉ、点ｋ、点ｍ、点ｐと対応している。なお、図２６（ａ）〜（ｃ）においては、図面の記載内容を簡単化するために、図２５（ａ）〜（ｃ）と対比するためのダッシュ（’）を付していないアルファベットの符号は、図２６（ａ）中にａ，ｂ，ｃ（ダッシュを付していない符号）だけを示すに止めてある。そして、図２６（ａ）〜（ｃ）に示されているａ’，ｃ’，ｅ’，ｇ’，ｉ’，ｋ’，ｍ’，ｐ’等の各点の位置で示されるデジタル値は、図２５（ａ）〜（ｃ）に示されているａ，ｃ，ｅ，ｇ，ｉ，ｋ，ｍ，ｐの各点の位置で示されるデジタル値に、所定のオフセット値（例えばａ→ａ’、ｃ→ｃ’…）を与えて得られることを示している。
【００６９】
オフセット値発生部３４で発生される、例えばａ→ａ’、ｃ→ｃ’…等のオフセット値は、標本化周期Ｔｓの時間間隔で時間軸上に順次配列されている標本化位置に関して、隣り合う２つの標本化位置の中間の位置に設定した垂線と直線ａｒ（図２５中に示されている直線ａｒと対応している図２６中の直線ａｒ）との交点の高さと、時間軸上において前記交点の時間位置の直前の標本化位置に設定した垂線と前記直線ａｒとの交点の高さとの差として示される大きさのものである。
【００７０】
図２６（ｃ）において、時刻ｔ１，ｔ２，ｔ３…は、時間軸上に順次に並ぶ標本化位置を示しており、前記した順次の相隣る２つの標本化位置の間隔Ｔ１，Ｔ２等は標本化周期（Ｔｓ）である。また、Ｄ１は時刻ｔ１の標本化位置におけるデジタル値、Ｄ２は時刻ｔ２の標本化位置におけるデジタル値、Ｄ３は時刻ｔ３の標本化位置におけるデジタル値を示しており、前記の各デジタル値Ｄ１、Ｄ２、Ｄ３等は、前記した（Ｍ−Ｎ）ビット信号発生部１３において演算により求められた２のＭ乗分の１の分解能（ただし、Ｍ＞Ｎ）を有する直線補間のデータを格納させてあるメモリに記憶されている順次の標本化位置におけるデジタル値（例えば図２５（ａ）等を参照して説明した直線ａｒ上の点ａ、点ｃ、点ｅ、点ｇ、点ｉ、点ｋ、点ｍ、点ｐ、点ｒ等の各点と対応するデジタル値）である。
【００７１】
また、図２６（ｃ）において、Ｄ１，Ｄ２，Ｄ３の各点を結ぶ直線Ｌは、図２５（ａ）〜（ｃ）及び図２６（ａ）〜（ｃ）に示されている直線ａｒと対応するものとして示す直線である。また、図２６（ｃ）において時刻ｔ１と時刻ｔ２との中間の時間位置〔ｔ１＋（Ｔ１／２）］と、時刻ｔ２と時刻ｔ３との中間の時間位置〔ｔ２＋（Ｔ２／２）〕には、説明を簡略化するために垂直な点線を描いている。図２６（ｃ）中に示されている時刻ｔ１の標本化位置におけるデジタル値Ｄ１’、時刻ｔ２の標本化位置におけるデジタル値Ｄ２’等は、前記時刻ｔ１の標本化位置におけるデジタル値Ｄ１、時刻ｔ２の標本化位置におけるデジタル値Ｄ２に、所定のオフセット値ｄを加算して得た新たなデジタル値である。
【００７２】
オフセット値発生部３４は、図２６（ｃ）中において「ｄ」として示すような所定のオフセット値ｄを発生するのであるが、このオフセット値ｄは、直線補間された状態の１／２Mの分解能のデジタルデータによって示される直線Ｌの勾配から求められる角度θと、標本化周期の２／１の数値（Ｔ１／２，Ｔ２／２：一般的にはＴｓ／２の１／２として表わされる）とを用いて、ｄ＝（Ｔｓ／４）ｃｏｔθとしてオフセット値ｄを発生させる。
【００７３】
すなわち、オフセット値発生部３４は、同一の勾配を示す直線区間における直線補間された状態の１／２Mの分解能のデジタルデータについて、隣り合う２つのデジタルデータのデジタル値の差の１／２の値（例えば、ｄ＝（Ｄ２−Ｄｌ）／２）を所定のオフセット値ｄとする。また、同一の勾配を示す直線区間における直線補間された状態の１／２Mの分解能のデジタルデータについて、前記区間長が標本化周期Ｔｓのｎ倍（ｎは自然数）であるときには、例えばｄ＝（Ｎビットの１ＬＳＢ）／２ｎ等のように、１／２Nの分解能１ＬＳＢの１／２ｎのデジタル値を所定のオフセット値ｄとする。このようにオフセット値発生部３４で形成されたオフセット値ｄは、図１０に示す加算器３５に供給される。
【００７４】
（加算器３５の動作）
加算器３５は、（Ｍ−Ｎ）ビット信号発生部３３から供給されたＭ−Ｎビットのデジタルデータと、オフセット値発生部３４から供給されたオフセット値とを加算処理することで、時間軸上で標本化周期Ｔｓ／２の１／２だけずれた（オフセットした）Ｍ−Ｎビットのデジタルデータを形成し、これを切換スイッチ３７の被選択端子３７ｂ、及びオーバーフロー検出部３６に供給する。
【００７５】
（オーバーフロー検出部３６の動作）
オーバーフロー検出部３６は、加算器３５から供給されたデジタルデータがＮビットの１ＬＳＢを超えない場合には、選択端子３７ｃで被選択端子３７ｂを選択するように切換スイッチ３７を切換制御する。これにより、加算器３５から供給されたデジタルデータがＮビットの１ＬＳＢを超えない場合には、加算器３５により形成されたデジタルデータ（前記オフセット値ｄが加算されたデジタルデータ）が切換スイッチ３７を介して加算部３１に供給されることとなる。また、オーバーフロー検出部３６は、加算器３５から供給されたデジタルデータがＮビットの１ＬＳＢを超えている場合には、選択端子３７ｃで被選択端子３７ａを選択するように切換スイッチ３７を切換制御する。これにより、加算器３５から供給されたデジタルデータがＮビットの１ＬＳＢを超えている場合には、（Ｍ−Ｎ）ビット信号発生部３３で形成された１／２Mの分解能を有するＭ−Ｎビット分のデジタルデータが切換スイッチ３７を介して加算部３１に供給される。
【００７６】
（遅延部３０の動作）
遅延部３０は、切換スイッチ３７を介して各デジタルデータが加算部３１に供給されるまでの時間分の遅延を、繰り返しデータ発生部２２から入力端子２３ａを介して供給されるＮビットのデジタルデータに対して施し、これを加算部３１に供給する。
【００７７】
（加算部３１の動作）
加算部３１は、切換スイッチ３７を介して供給されたＭ−Ｎビットのデジタルデータを、遅延部３０から供給されたＮビットの符号情報の最下位ビットに連続するように加算処理することによリ、例えば図２６（ａ）に示したようなＭピットのデジタルデータを形成し、これを出力端子２３ｂを介して図６（ａ）或いは図６（ｂ）に示すローパスフィルタ２４に供給する。
【００７８】
この図２６（ａ）に示した当該実施の形態の情報処理装置で形成されたＭピットのデジタルデータと、図２５（ａ）に示した従来の情報処理装置で形成されたＭビットのデジタルデータとを比較して分かるように、すなわち、図２６（ｂ）に示す多角形ａ→ａ’→ｂ’→ｃ’→ｄ’→ｅ’→ｆ’→ｇ’→ｈ’→ｕ、及び多角形ｒ→ｖ→ｉ’→ｊ’→ｋ’→１’→ｍ’→ｎ’→ｐ’→ｑ’の２つの多角形の面積の比較結果と、図２５（ｃ）に示す多角形ｂ→ｃ→ｄ→ｅ→ｆ→ｇ→ｈ→ｕ、及び多角形ｒ→ｖ→ｉ→ｊ→ｋ→ｌ→ｍ→ｎ→ｐ→ｑの２つの多角形の面積の比較結果とを比べて分かるように、当該実施の形態の情報処理装置における上述のデータ処理により、極めて良好な信号品質のデジタルデータが得られることが分かる。
【００７９】
（ローバスフィルタ２４の動作）
ローバスフィルタ２４としては、標本化周期Ｔｓ／２に対応する標本化周波数ｆｓ／２を有するデジタルデータに対応するｆｓ／４のナイキスト周波数を遮断周波数とするものが設けられており、図６（ａ）に示すデータ再生回路６の場合、このローバスフィルタ２４で遮断周波数以上の周波数成分を除去することで高周波ノイズが除去された標本化周期Ｔｓ／２のＭビットのデジタルデータが出力端子２６を介して図１に示すＤ／Ａ変換器７に供給される。
【００８０】
また、図６（ｂ）に示すデータ再生回路６の場合、このローバスフィルタ２４で遮断周波数以上の周波数成分を除去することで高周波ノイズが除去された標本化周期Ｔｓ／２のＭビットのデジタルデータが、例えばＦＩＲデジタルフィルタやスイッチング回路を用いて形成されたデシメメーション・フィルタである間引き部２５により間引き処理（デシメーション）されることで標本化周期ＴｓのＭビットのデジタルデータとされ、出力端子２６を介して図１に示すＤ／Ａ変換器７に供給される。
【００８１】
Ｄ／Ａ変換器７は、ローバスフィルタ２４から供給されるデジタルデータ（或いは、ローバスフィルタ２４及び間引き部２５を介して供給されるデジタルデータ）をアナログ化し、これを出力端子８を介して、例えばスピーカ装置やテレビジョン受像機等の外部機器に供給する。これにより、ノイズのない音響出力や映像出力を得ることができる。
【００８２】
（第１の実施の形態の効果）
以上の説明から明らかなように、当該第１の実施の形態の情報処理装置は、外部から供給されたアナログ信号をデジタル化してデジタルデータを形成し、このデジタルデータの所定の下位ビットを下位ビット切り捨て回路４で切り捨て、この残りの上位ビットのデジタルデータに基づいて、データ再生回路で前記切り捨てた下位ビットを含む元のビット数のデジタルデータ、或いは元のビット数よりも多いビット数のデジタルデータを形成し、これをアナログ化して出力することにより、ノイズ成分を除去したかたちの高品位なアナログ信号を得ることができる。
【００８３】
なお、分解能向上用信号処理部２３は、図１１に示すように（Ｍ−Ｎ）ビット信号発生部３３で形成されたＭ−Ｎビットのデジタルデータを、直接、加算部３１に供給する構成としてもよい。この構成とすることで、オフセット値発生部３４、加算器３５、オーバーフロー検出部３６及び切換スイッチ３７を省略することができ、分解能向上用信号処理部２３の構成の簡略化を図ることができる。また、遅延部３０の遅延時間を短縮化することができ、当該分解能向上用信号処理部２３におけるデータ処理時間の短縮化を図ることができる。
【００８４】
［第２の実施の形態］
上述の第１の実施の形態の情報処理装置は、ノイズ検出回路５で検出されたノイズ量に応じて下位ビット切り捨て回路４で切り捨てる下位ビット数を決定するものであったが、この第２の実施の形態の情報処理装置は、ユーザにより指定されたビット数の下位ビットを下位ビット切り捨て回路４で切り捨ててデータ処理するようにしたものである。なお、上述の第１の実施の形態の情報処理装置と当該第２の実施の形態の情報処理装置とでは、この点のみが異なるため、以下、この差異の部分の説明のみ行い重複説明を省略する。
【００８５】
（第２の実施の形態の構成）
すなわち、本発明の第２の実施の形態の情報処理装置は、図２７に示すように前記ノイズ検出回路５の代わりに、図２８に示すように下位ビット切り捨て回路４で切り捨てる下位ビットを指定するための操作部５０を有している。下位ビット切り捨て回路４は、ゲート処理部５１〜係数生成部５８で構成されており、ユーザが操作部５０を操作することで指定した切り捨てビットを指定する信号は、スレショルド値生成部５５及び係数生成部５８に供給されると共に、図２７に示すデータ再生回路６に供給されるようになっている。ゲート処理部５１には、入力端子５９を介して図２７に示すノイズ成分除去回路３からのＮビットのデジタルデータが供給されるようになっている。そして、このゲート処理部５１において、後に説明するゲート波形発生部５６で形成されたゲート波形Ｇ（ｔ）に対応した係数（０〜１のゲイン）を乗算することで、ユーザにより指定された下位ビットを前記Ｎビットのデジタルデータから切り捨て、これを出力端子６０を介してデータ再生回路６に供給するようになっている。データ再生回路６は、操作部５０から供給された切り捨てビットを指定する信号に基づいて、第１の実施の形態と同様にノイズ成分を除去したかたちの高品位なアナログ信号を形成する。
【００８６】
（第２の実施の形態の動作）
まず、図２８において、入力端子５９を介して図２７に示すノイズ成分除去回路３からのＮビットのデジタルデータがゲート処理部５１に供給されると共に、エンベロープ抽出部５２に供給される。エンベロープ抽出部５２は、図２９（ａ）に示すような前記Ｎビットのデジタルデータのエンベロープ波形を抽出し、この抽出したエンベロープ波形を開閉信号発生器５３、スレショルド値生成部５５及び係数生成部５８に供給する。
【００８７】
開閉信号発生器５３は、スレショルド値メモリ５４に保持されているしきい値と、エンベロープ抽出部５２により抽出されたエンベロープ波形の大きさとを比較し、この比較結果に基づいて、図２９（ｂ）に示すようなゲートの開閉指示を行うための開閉指示信号を形成し、これをゲート波形発生器５６及び係数生成部５８に供給する。この開閉指示信号としては、しきい値＞エンベロープ波形の時に「０」のゲート閉信号、しきい値≦エンベロープ波形の時に「１」のゲート開信号が出力される。
【００８８】
ゲートの開閉動作は、エンベロープ波形の立上り時と立下り時に行われる。当該第２の実施の形態の場合、例えば開閉信号発生器５３での比較に際しての開ゲート用のスレショルド値Ｔｈｏと閉ゲート用のスレショルド値Ｔｈｃが異なる値となっており、それぞれの値がスレショルド値メモリ５４に保持されている。このスレショルド値メモリ５４に保持されているスレショルド値Ｔｈｏ、Ｔｈｃは、ユーザが操作部５９を操作することで、切り捨てる下位ビットを指定したタイミングで、スレショルド値生成部５５により更新されるようになっている。
【００８９】
ゲート波形発生器５６は、図２９（ｃ）に示すようにゲート開信号「１」により立ち上がり、ゲート閉信号「０」により立ち下がるゲート波形を発生する。このゲート波形は、係数メモリ５７に保持されている立上り係数Ｋｕｐ、立下り係数Ｋｄｎにより立上り特性、立下り特性が決定されるようになっている。この係数メモリ５７の係数Ｋｕｐ、Ｋｄｎは、操作部５０を介してユーザにより指定された切り捨て下位ビットに応じて、或いは開閉信号発生器５３からの開閉指示信号に応じて係数生成部５８によって更新されるようになっている。
【００９０】
このような動作を詳しく説明すると、例えば下位ビット切り捨て回路４にデータ成分の無いデジタルデータが供給された状態では（ノイズだけが供給されている状態では）、スレショルド値生成部５５にはエンベロープ抽出部５２からノイズのエンベロープ波形が供給される。この状態で、ユーザが操作部５０を操作して切り捨てビットの設定指示を行うと、スレショルド値生成部５５は、その設定指示を行っている期間（設定開始指示から設定終了指示までの期間）におけるノイズのエンベロープ振幅値の最大値Ｎｍａｘを検出し、この最大値Ｎｍａｘを超える適当なレベルのスレショルド値Ｔｈｏ、Ｔｈｃを算出し、これをスレショルド値メモリ５４に設定する。
【００９１】
これにより、例えば図２９（ａ）に示すようなデータ成分を有するデジタルデータが供給された際には、開閉信号発生器５３は、図２９（ｂ）に示すようにデジタルデータの立上りの振幅レベルが開スレショルド値Ｔｈｏを超えた時点で開閉指示信号を開信号「１」にし、振幅レベルが閉スレショルド値Ｔｈｃを下回るまで「１」を出力し続け、閉スレショルド値Ｔｈｃを下回った時点で閉信号「０」とする。
【００９２】
このように、繰作部５０にてスレショルド値設定開始を指示すると、その設定期間中に測定されたノイズ波形の振幅レベルからその振幅レベルに適したスレショルド値が新たに求められ、設定終了を指示すると、スレショルド値メモリ５４に保持されている値を、新たに求めたスレショルド値で更新する。これによりスレショルド値の設定を、簡単な操作で適正な値に認定することが可能となる。
【００９３】
ゲート波形発生器５６は開閉信号発生器５３から図２９（ｂ）に示す開閉指示信号を受けると、この開閉指示信号に基づいて、立上り、立下りが滑らかな図２９（ｃ）に示すようなゲート波形を発生する。このゲート波形の立上り、立下り特性は係数メモリ５７に保持されている立上り係数Ｋｕｐ、立下り係数Ｋｄｎによって決定される。このゲート波形はゲート処理部５１に供給され、ゲート処理部５１は、前記Ｎビットのデジタルデータに対してこのゲート波形を乗算するゲート処理を行うことにより、ゲートの開閉を滑らかに行う。
【００９４】
次に、デジタルデータに応じたゲート波形の立上り、立下り特性は、以下のようにして調整する。すなわち、データ成分を有するデジタルデータを入力する前に、ユーザは操作部５０を操作して切り捨てビット設定指示を行う。これにより係数生成部５８は、デジタルデータが供給された際に、その立上り部分で開スレショルド値Ｔｈｏ近傍のデジタルデータのエンベロープ波形の傾きに対応した立上り係数Ｋｕｐを算出し、また同様に、その立下り部分で閉スレショルド値Ｔｈｃ近傍の入力信号のエンベロープ波形の傾きに対応した立下り係数Ｋｄｎを算出し、これらの係数Ｋｕｐ、Ｋｄｎによって係数メモリ５７の保持値を更新する。
【００９５】
このように、操作部５０を操作して切り捨てビット設定開始を指示すると、この設定期間中に抽出されたエンベロープ波形から、そのエンベロープ波形に応じたゲート波形の立上り、立下り特性を決定する係数が新たに求められ、設定終了を指示すると、係数メモリ５７に保持されている値が新たに求めた係数で更新される。これによりゲート開閉時のゲート波形の設定に関して、簡便な作業で適正な設定が可能になる。
【００９６】
次に、デジタルデータの特性が変化した場合には、その変化に応じてゲート波形の立上り、立下り特性を次のようにして修正する。ここでは、特性の異なるデジタルデータが離散的に入力される場合を考える。デジタルデータが入力される毎に開閉信号発生器５３からは開閉指示信号が出力され、これが係数生成部５８に供給される。係数生成部８は、新たに開閉指示信号が入力される毎に、その時のデジタルデータのエンベロープ波形に基づいてより適切な立上り係数Ｋｕｐ、立下り係数Ｋｄｎを算出し、その算出した係数で係数メモリ５７に保持されている係数を更新する。これにより、デジタルデータの状態変化に追随してゲート波形の立上り、立下り特性をリアルタイムに最適なものに設定することが可能となる。
【００９７】
次に、このような下位ビット切り捨て回路４の主要な回路部分についてその詳細な動作を説明する。
【００９８】
まず、ゲート波形発生器５６は、機能ブロック的には図３０に示す構成を有している。スイッチ６１は定数Ｋｕか定数「０」かを選択するスイッチであり、選択した係数は加算器６３の一方の入力端子に入力される。スイッチ６１の１側接点に接続されている定数Ｋｕは予め定められた立上り特性を決定する定数、０側接点に接続されている定数「０」は立下りの特性を決定する定数であり、ゲート波形が収束する目標値になっている。
【００９９】
また、スイッチ６２は係数メモリ５７の立上り係数Ｋｕｐまたは立下り係数Ｋｄｎを選択するスイッチであり、１側接点（「１」と示されている方の接点）に立上り係数Ｋｕｐが、また０側接点（「０」と示されている方の接点）に立下り係数Ｋｄｎがそれぞれ入力される。選択した係数は乗算器６６に乗算係数として入力される。この立上り係数Ｋｕｐと立下り係数Ｋｄｎは、
Ｋｕｐ≧１
１＞Ｋｄｎ≧０
のような条件とする。
【０１００】
これらのスイッチ６１、６２は開閉信号発生器３からの開閉指示信号により切換えが制御される。すなわち、開閉指示信号が開信号「１」のときには１側接点に、閉信号「０」のときには０側接点に切り換えられる。
【０１０１】
加算器６３の加算結果はリミツタ６４に入力され、リミッタ６４の出力信号はゲート波形としてゲート処理部５１に出力されるとともに、１サンプル時間遅延する遅延器６５に供給される。このリミッタ６４は加算器６３の加算結果の値が「１」より大きくなった時に「１」に制限すると共に、所定値以下になった時に「０」にして出力する。遅延器６５の出力信号は乗算器６６で係数を乗じられた後に加算器６３の他方の入力端子に入力される。
【０１０２】
このようなゲート波形発生器５６は、初期状態は開閉信号発生器５３からの開閉指示信号が閉信号「０」で、出力のゲート波形は「０」になっている。開閉指示信号が開信号「１」になると、スイッチ６１、６２がそれぞれ１側接点に接続され、サンプリング周期毎に以下の演算を行って、図２９（ｃ）に示すような曲線で立ち上がるゲート波形Ｇを発生する。
【０１０３】
Ｇ（ｔ）＝Ｋｕ＋Ｇ（ｔ−１）×Ｋｕｐ
ここで、Ｇ（ｔ）は現サンプリング時刻での値、Ｇ（ｔ−１）は前サンプリング時刻での値を意味する。なお、この演算結果のゲート波形Ｇ（ｔ）は、「１」より大きくなるとリミッタ６４によって「１」に制限されて「１」が出力され続ける。
【０１０４】
次に、開閉信号発生器５３からの開閉指示信号が閉信号「０」になると、スイッチ６１、６２がそれぞれ０側接点に接続され、サンプリング周期毎に以下の演算を行って、図２９（ｃ）に示すような曲線で立ち下がるゲート波形を発生する。この演算は、理論的には永遠に「０」に近く漸近線になるため、リミッタ６４で所定の値以下の値になると「０」になるようにしている。
【０１０５】
Ｇ（ｔ）＝Ｇ（ｔ−１）×Ｋｄｎ
なお、演算に使用するビット数の関係で、所定値以下を自動的に切り捨てて「０」にするようなデジタル処理を行うようにしてもよい。この場合は、「０」にするリミッタを不要として構成の簡略化を図ることができる。
【０１０６】
次に、スレショルド値生成部５５について説明する。このスレショルド値生成部５５は、操作者が操作部５９のスレショルド値設定操作子を操作したとき、その操作期間中（または操作してから所定時間中）に入力されたデジタルデータからスレショルド値を形成してスレショルド値メモリ５４に設定する。
【０１０７】
図３１は、このスレショルド値生成部５５の機能ブロック図なのであるが、この図３１に示すように、エンベロープ抽出部５２からのエンベロープ波形は比較器７１の一方の入力端子に供給され、この比較器７１の出力信号は１サンプル遅延器７２を介して比較器７１の他方の入力端子に供給されるとともに、最大値レジスタ７３に供給されるようになっている。最大値レジスタ７３からの出力信号は、係数Ｋｏを乗算する乗算器７４、係数Ｋｃを乗算する乗算器７５にそれぞれ供給され、各乗算器７４、７５の出力信号はスレショルド値メモリ５４に供給されるようになっている。
【０１０８】
次に、スレショルド値生成部５４の動作を以下に説明する。このスレショルド値生成部５４では、操作部５０からのスレショルド値設定開始指示によって処理が開始されてスレショルド値を生成し、操作部からの設定繰作終了指示を受けると、生成したスレショルド値でスレショルド値メモリ５４の内容を更新して終了する。
【０１０９】
操作部５０からのスレショルド値設定開始指示を受けると、まず、１サンプル時間遅延する遅延器７２をリセットし、エンベロープ抽出部５２から出力されるエンベロープ波形と遅延器７２からの１サンプル前の信号を比較器７１で比較して大きい方を出力する。このエンベロープ抽出部５２の出力と遅延器７２の信号を比較し大きい方を選択する処理を、操作部５０から設定終了指示を受けるまで行い続け、設定終了指示と共にこの処理を終了する。その設定終了指示のときの比較器７１の出力が設定操作期間中における最大値となるので、その値を最大値を保持する最大値レジスタ７３に保持する。
【０１１０】
なお、開始と終了の両方の繰作を繰作部５０で行うこととしたたが、これは、開始指示だけを与え、所定時間経過後に自動的に設定終了指示を与えるようにしてもよい。
【０１１１】
この最大値レジスタ７３の最大値に、乗算器７４、７５でそれぞれ係数Ｋｏと係数Ｋｃを乗算することでそれぞれ開スレショルド値Ｔｈｏ、（立上りスレショルド値）、閉スレショルド値Ｔｈｃ（立下りスレショルド値）を算出して、その算出値でスレショルド値メモリ５４を更新する。
【０１１２】
この開スレショルド値、閉スレショルド値の演算式を以下に示す。すなわち、エンベロープ波形の振幅レベルの最大値をＮｍａｘ、開スレショルド値をＴｈｏ、閉スレショルド値をＴｈｃとすると、
Ｔｈｏ＝Ｎｍａｘ Ｘ Ｋｏ
Ｔｈｃ＝Ｎｍａｘ Ｘ Ｋｃ
（１．０≦Ｋｃ  ≦Ｋｏ）となる演算をして、算出値をスレショルド値メモリ５４に記憶する。
【０１１３】
また、後述の係数修正処理のときに使用するタイミングを得るために、開スレショルド値Ｔｈｏの所定倍の値Ｔｈｏ’と、閉スレショルド値Ｔｈｃの所定倍の値Ｔｈｃ’も算出して保持している。
【０１１４】
例えば、例えばノイズ等の振幅測定値に対してスレショルド値を６ｄＢ高くする場合、この係数ＫｃとＫｏの値は２．０となる。また、それぞれ異なる値にしても良い。図２９（ａ）の例では立下りのスレショルド値のほうを低く設定した場合を示している。なお、この係数Ｋｃと係数Ｋｏの値は実験によって予め適宜設定しておいても良いが、ユーザ自身が操作により任意に設定できるようにしても良い。
【０１１５】
次に、係数生成部５８について説明する。この係数生成部５８は、操作部５０の繰作中（または操作してから所定時間中）に入力されたデジタルデータのスレショルド値近傍のエンベロープ状態から立上り係数Ｋｕｐと立下り係数Ｋｄｎを検出して設定する。
【０１１６】
この係数生成部５８は、操作部５０からの切り捨てビット設定操作によって係数を設定する時と、それ以後のリアルタイムで係数を修正する時とで機能が異なる。図３２に係数設定時における係数生成部５８の機能ブロックを、図３３に係数修正時における係数生成部５８の機能ブロックをそれぞれ示す。
【０１１７】
この係数生成部５８は、操作部５０からの切り捨てビット設定開始指示によって図３２に示す構成となって係数設定処理を開始し、繰作部５０から設定終了指示によって、既に設定されている立上り、立下り係数を更新して係数設定処理を終了するとともに、図３３に示す構成となって以後は係数修正処理を行う。
【０１１８】
まず、図３２に示す係数設定時の係数生成部５８の構成について説明する。繰作部５０の切り捨てビット設定繰作によって係数設定の開始が指示されると、係数生成部５８は図３２に示す構成になり、係数の設定が可能な状態になる。図３２において、エンベロープ抽出部５２からエンベロープ波形が入力されると、このエンベロープ波形は、割算器８２に入力データＡとして入力されるとともに、１サンプル遅延する遅延器８１にも入力され、この遅延器８１の出力データは割算器８２に入力データＢとして入力される。これにより、入力データＡとして現サンプリング時刻のエンベロープ値Ｅ（ｔ）が、入力データＢとして前サンプリング時刻（ｔ−１）のエンベロープ値Ｅ（ｔ−１）が割算器８２に入力される。
【０１１９】
割算器８２は、こつの入力データＡ、Ｂに対してＡ÷Ｂの演算を行って、その演算結果を現サンプリング時刻と前サンプリング時刻のエンベロープ値の比Ｒ（ｔ）（以下、変化比と称する。）として出力する。
【０１２０】
Ｒ（ｔ）＝Ｅ（ｔ）／Ｅ（ｔ−１）
この割算器８２から出力された変化比Ｒ（ｔ）はシフトレジスタ８３、８４にそれぞれ入力される。シフトレジスタ８３は、図２９（ａ）のｔｏからｔｏ’の時間差に相当する段数（サンプリング数）を有し、シフトレジスタ８４は図２９（ａ）のｔｃ’からｔｃの時間差に相当する段数を有している。
【０１２１】
シフトレジスタ８３の各段から出力した信号は加算器８５で加算され、乗算器８７で係数Ｋｕを乗算されて立上りの係数Ｒｏとしてレジスタ９１に保持される。一方、シフトレジスタ８４の各段から出力した信号は加算器８６で加算され、乗算器８８で係数Ｋｄを乗算されて立下りの係数Ｒｃとしてレジスタ９２に保持される。
【０１２２】
これらの回路により行われる演算は、下式のように所定数の変化比Ｒ（ｔ）を平均して立上りの係数Ｒｏ、立下りの係数Ｒｃを求める演算である。ただし、ｔｏ、ｔｃは予め設定されたスレショルド値によって得られた開閉指示信号の立上り部分と立下り部分の時刻、ｔｏ’はｔｏ以降の予め設定された所定の時間後の時刻、ｔｃ’はｔｃ以前の予め設定された所定の時間後の時刻であり、定数Ｋｕは、Ｋｕ＝１／（ｔｏ’−ｔｏ＋１）であって、（ｔｏ’−ｔｏ＋１）はｔｏ’からｔｏまでのサンプリング数、定数Ｋｄは、Ｋｄ＝１／（ｔｃ−ｔｃ’＋１）であって、（ｔｃ−ｔｃ’＋１）は、ｔｃからｔｃ’までのサンプリング数とする。また、各レジスタ９１、９２への係数の保持は、タイミング生成部８９によってｔｏ’とｔｃのタイミングを生成して行う。
【０１２３】
Ｒｏ＝｛Ｒ（ｔｏ）＋Ｒ（ｔｏ＋１）＋・・Ｒ（ｔｏ’）｝ｘＫｕ
Ｒｃ＝｛Ｒ（ｔｃ’）＋Ｒ（ｔｃ’＋１）＋・・Ｒ（ｔｃ）｝ｘＫｄ
このような構成の係数生成部５８では、エンベロープ抽出部５２から図２（ａ）に示すようなデータ成分を有するデジタルデータのエンベロープ波形が入力されると、エンベロープ波形のスレショルド値Ｔｈｏ  近傍部分（時刻ｔｏ〜ｔｏ’の区間）の変化比から立上りの係数Ｒｏを、またスレショルド値Ｔｈｃ近傍部分（時刻ｔｃ’〜ｔｃの区間）の変化比から立下りの係数Ｒｃを求める。立上りの係数Ｒｏはレジスタ９１に、立下りの係数Ｒｃはレジスタ９２にそれぞれ保持される。そして、操作部５０の切り捨てビット設定操作によって係数設定の終了が指示されると、レジスタ９１に保持された係数Ｒｏを立上り係数Ｋｕｐとして、また、レジスタ９２に保持された係数Ｒｃを立下り係数Ｋｄｎとしてそれぞれ係数メモリ５７に設定する。
【０１２４】
なお、繰作部５０で終了指示を行うのに代えて、操作部５０では係数設定の開始指示だけを与え、所定時間経過後、あるいは新しい係数データが得られた時点で係数メモリ５７を更新し、動作を終了するようにしてもよい。
【０１２５】
また、以上の説明ではエンベロープ波形の立上り，立下り部分での変化比Ｒ（ｔ）の変化が大きいので、シフトレジスタ、加算器、乗算器を使用して平均を計算していたが、算出した変化比の変化がそれはど大きくない場合や、割算器の処理の過程で大きい変化が取り除かれる場合には、平均を計算することなく、割算器８２（Ａ÷Ｂ）の結果に所定の係数を乗算したものを、立上り係数と立下り係数とすることもできる。
【０１２６】
次に、図３３に示す係数修正時の係数生成部５８について説明する。操作部５０によって係数設定終了が指示された後は、先の係数設定処理で設定した立上り係数Ｋｕｐと立下り係数Ｋｄｎを、新たに入力される入力信号のエンベロープに従って修正し、ゲート波形発生器５６でその修正した立上り係数Ｋｕｐと立下り係数Ｋｄｎに対応した立上りと立下りの特性のゲート波形を生成し、ゲート処理部５１を制御する。
【０１２７】
まず、この係数修正の基本的な考え方について述べる。入力信号をゲートする場合、そのエンベロープ波形の立上り部分が欠損しないようにするためにはゲート波形の立上りはできるだけ急峻な方がよいが、ゲートされる入力信号の立上りが緩やかなのにゲート波形が急峻すぎると、当該情報処理装置を例えば電子楽器等に適用した場合には立上りで急激な音量変化が感じられ不自然な感じになる。そこで、立上り係数Ｋｕｐの設定は、係数設定時にはその時点の入力信号の立上りに最も適合した値にするが、その後、より立上りの急峻な入力信号が入力された場合には、その急峻な入力信号の方に逐次に立上り係数を修正していくようにする。一方、立下り係数Ｋｄｎについては、現在入力されている入力信号の立下り特性に適合するように立下り係数Ｋｄｎを逐次に修正していくようにする。
【０１２８】
係数生成部５８は、係数設定の終了が指示されると、図３３に示す構成となる。この構成は、開閉信号発生器５３からの開閉指示信号が開信号「１」の区間で動作して係数を修正する処理を行う。すなわち、有意の入力信号が入力されると、その入力信号に応じて開閉信号発生器５３で発生された開閉指示信号に基づいてタイミング生成部１１４でそれぞれのタイミング信号ｔｏ、ｔｃ’、ｔｏ−ｔｃを生成する。タイミング信号ｔｏ−ｔｃは、図２９（ｂ）に示す開閉指示信号に相当し、開信号  「１」の期間中、この構成の係数生成部８が処理を行うようになっている。
【０１２９】
遅延器１０１、割算器１０２は前述したものと同じであり、割算器１０２はエンベロープ抽出部５２からのエンベロープ波形の変化比Ｒ（ｔ）を算出し、この変化比Ｒ（ｔ）は比較器１０４の一方の入力端子に入力されるとともに、加算器１０９の一方の入力端子に入力される。
【０１３０】
タイミング生成部１１４で生成されるタイミング信号ｔｏは、図２９（ｂ）に示す開閉指示信号の立上り部分でのみ「１」となる信号であり、スイッチ１０３に制御信号として入力される。これにより、スイッチ１０３は開閉指示信号の立上り部分で、レジスタ１０７に既に設定した立上り係数Ｋｕｐを比較器１０４の他方の入力端子に供給し、立上り部分を過ぎたら１サンプル遅延器１０５の出力信号を該他方の入力端子に供給するよう切換え制御される。
【０１３１】
比較器１０４は、この入力信号の振幅レベルを比較しそのうちの大きい方を選択して出力信号Ｒｏ（ｔ）’として出力する回路である。この比較器１０４は出力信号Ｒｏ（ｔ）’をリミッタ１０６に供給するとともに遅延器１０５にも供給する。リミッタ８１６は入力信号Ｒｏ’を下式により最小値制限をして出力する。
【０１３２】
Ｒｏ（ｔ）＝Ｍａｘ〔Ｒｏ（ｔ）’，Ｒｍｉｎ〕
（但し、Ｒｍｉｎは予め設定された立上り係数の最小値）
この式は、入力信号Ｒｏ（ｔ）’が最小値Ｒｍｉｎよりも大きければそのまま通過させ、最小値Ｒｍｉｎ以下であれば入力信号Ｒｏ（ｔ）’に代えて最小値Ｒｍｉｎを出力することを意味している。このようなリミット処理を行うのは、ゲート波形の立上りはあまり遅くする必要はないからである。
【０１３３】
一方、タイミング生成部１１４のタイミング信号ｔｃ’は開閉指示信号の立下り部分から所定時間前の時刻ｔｃ’（図２９（ａ）参照）だけで「１」となる信号であり、スイッチ１１５に制御信号として入力される。これによりスイッチ１１５は、開閉指示信号の立下がり部分から所定時間前の時刻ｔｃ’で、レジスタ１１３に設定されている立下り係数Ｋｄｎを反転器１０８を介して加算器１０９の他方の入力端子に供給するとともに加算器１０９の一方の入力端子に供給し、その後の期間では１サンプル遅延器１１２の出力信号を供給するよう切換え制御される。加算器１０９の出力信号は係数Ｃを乗算する乗算器１１０を介して加算器１１１の他方の入力端子に入力され、この加算器１１１の出力信号は遅延器１１２に入力される。
【０１３４】
従って、この下段の加算器１０９、係数乗算器１１０、加算器１１１、遅延器１１２、反転器１０８、スイッチ１１５の構成は、タイミング信号ｔｃ’の時間からレジスタ１１３に保持している立下りの係数Ｒｃを初期値として以下の演算を行って求めた値を立下り係数Ｋｄｎとして係数メモリ５７に供給する。
【０１３５】
Ｒｃ（ｔ）＝ＣＸ｛Ｒ（ｔ）−Ｒｃ（ｔ−１）｝＋Ｒｃ（ｔ−１）
（但し、ｃの値は０≦ｃ≦１）
次に、係数修正時における係数生成部５８の動作を説明する。開閉信号発生器５３で発生された開閉指示信号が開信号「１」になると、比較器１０４、遅延器１０５、スイッチ１０３からなる構成において、比較器１０４はレジスタ１０７に保持している立上りの係数Ｒｏを初期値として、順次に入力されるＲ（ｔ）と遅延器１０５の値とを比較して大きい方の入力信号を選択し出力する動作を行う。これにより、遅延器１０５には最大値が保持されることとなる。この比較器１０４の出力値Ｒｏ（ｔ）’は、リミッタ１０６を介して係数メモリ５７に立上り係数Ｋｕｐとして順次記憶される。これにより、立上り係数Ｋｕｐは時間的に変化することになり、前述の係数設定操作で設定された立上り係数Ｋｕｐが順次に修正されていくことになる。
【０１３６】
一方、下段の加算器１０９、係数乗算器１１０、加算器１１１、遅延器１１２、反転器１０８、スイッチ１１５からなる構成においては、タイミング信号ｔｃ’の時刻からレジスタ１１３に保持している立下りの係数Ｒｃを初期値として前述した以下の演算を行う。
【０１３７】
Ｒｃ（ｔ）＝ＣＸ｛Ｒ（ｔ）−Ｒｃ（ｔ−１）｝＋Ｒｃ（ｔ−１）
この演算式による処理は、立下りの係数Ｒｃ（ｔ）を、レジスタ１１３に保持されてる初期値Ｒｃ（ｔ−１）の値から、時間の経過に従って順次に入力される値Ｒ（ｔ）に近づけていく処理であり、係数Ｃが「０」の時は立下りの係数Ｒｅ（ｔ）が初期値Ｒｃ（ｔ−１）のまま変化せず保持され、係数Ｃが「１」の時は立下りの係数Ｒｃ（ｔ）が入力された値Ｒ（ｔ）で直ちに置き換えられることを意味し、係数Ｃが「１」に近いほど立下りの係数Ｒｃ（ｔ）が入力値Ｒ（ｔ）に近付いていく時間が短くなる。
【０１３８】
開閉指示信号が開信号「１」から閉信号「０」に立ち下がると、この係数生成部５８の処理が終わり、そのとき記憶している係数メモリ５７の立下り係数Ｋｄｎに従ってゲート波形が立ち下がる。
【０１３９】
図２８に示すゲート処理部５１は、このようにして形成されたゲート波形Ｇ（ｔ）に対応した係数（０〜１のゲイン）を乗算することで、ユーザにより指定された下位ビットを前記Ｎビットのデジタルデータから切り捨て、これを出力端子６０を介してデータ再生回路６に供給する。データ再生回路６は、操作部５０から供給された切り捨てビットを指定する信号に基づいて、第１の実施の形態と同様にノイズ成分を除去したかたちの高品位なアナログ信号を形成する。これにより、当該第２の実施の形態の情報処理装置では、第１の実施の形態の情報処理装置と同じ効果を得ることができる。
【０１４０】
最後に、本発明は一例として説明した上述の実施の形態に限定されることはなく、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【０１４１】
【発明の効果】
請求項１記載の本発明に係る情報処理装置及び請求項４記載の本発明に係る情報処理方法は、ノイズ検出手段（ノイズ検出ステップ）により検出されたノイズレベルに応じて、デジタル情報に対して切り捨てるビット数を制御しているため、そのデジタル情報に最適なノイズ除去処理を可能とすることができる。
【０１４２】
また、請求項２記載の本発明に係る情報処理装置及び請求項５記載の本発明に係る情報処理方法は、デジタル情報に対して切り捨てビット指定手段（切り捨てビット指定ステップ）により指定された下位ビットを切り捨てるようにしているため、ユーザが所望する特性のデジタル情報を得ることを可能とすることができる。
【０１４３】
また、請求項３記載の本発明に係る情報処理装置は、情報再生手段から出力されたデジタル情報をアナログ情報に変換することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の情報処理装置のブロック図である。
【図２】前記第１の実施の形態の情報処理装置に設けられているノイズ成分除去回路のブロック図である。
【図３】前記ノイズ成分除去回路に設けられている演算部の動作を説明するための図である。
【図４】前記演算部のブロック図である。
【図５】前記演算部の出力波形を示す図である。
【図６】前記第１の実施の形態の情報処理装置に設けられているデータ再生回路のブロック図である。
【図７】前記データ再生回路に設けられている繰り返しデータ発生部のブロック図である。
【図８】前記繰り返しデータ発生部の動作を説明するための図である。
【図９】前記繰返しデータの発生部を使用しない場合と使用した場合との差の説明に用いられる図である。
【図１０】前記データ再生回路に設けられている分解能向上用信号処理部のブロック図である。
【図１１】前記分解能向上用信号処理部の他の構成を示すブロック図である。
【図１２】Ｎビットの符号情報のデジタル値の変化態様に関連する事項の説明に用いられる波形図である。
【図１３】Ｎビットの符号情報（デジタルデータ）と、もとのアナログ信号との関係を説明するための図である。
【図１４】前記分解能向上用信号処理部に設けられている変化パターン判定部のブロック図である。
【図１５】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図１６】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図１７】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図１８】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図１９】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図２０】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図２１】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図２２】時間軸上で連続する４個の変化点のデジタル値の変化態様と前記のデジタル値の変化態様に応じて施されるべき直線補間の態様との関連を例示した図である。
【図２３】前記時間軸上に順次に現われた４個のデジタル値の変化点からなる１組の変化点群における２番目のデジタル値の変化点と３番目のデジタル値の変化点との間の区間に対して施すべき補間直線の決定がどのようにして行なわれるものかを説明するための図である。
【図２４】直線補間から曲線補間に変更される補間状態を説明するための図である。
【図２５】従来の情報処理装置で得られるデジタルデータの状態の説明に用いられる図である。
【図２６】前記分解能向上用信号処理部で得られるデジタルデータの状態の説明に用いられる図である。
【図２７】本発明の第２の実施の形態の情報処理装置のブロック図である。
【図２８】前記第２の実施の形態の情報処理装置に設けられている操作部及び下位ビット切り捨て回路のブロック図である。
【図２９】前記下位ビット切り捨て回路の各部のデータ波形を示す図である。
【図３０】前記下位ビット切り捨て回路に設けられているゲート波形発生器５６の機能ブロック図である。
【図３１】前記下位ビット切り捨て回路に設けられているスレショルド値生成部５５の機能ブロック図である。
【図３２】前記下位ビット切り捨て回路に設けられている、係数設定時における係数生成部５８の機能ブロック図である。
【図３３】前記下位ビット切り捨て回路に設けられている、係数修正時における係数生成部５８の機能ブロックである。
【符号の説明】
１…アナログ信号の入力端子、２…Ａ／Ｄ変換器、３…ノイズ成分除去回路、４…下位ビット切り捨て回路、５…ノイズ検出回路、６…データ再生回路、７…Ｄ／Ａ変換器、８…アナログ信号の出力端子、９…サンプリングレート可変部、５０…操作部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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