(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、
前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路と
を具備し、
前記データ記憶回路は、第１のサブデータ回路と第２のサブデータ回路を含み、前記制御データは前記第１のサブデータ回路に記憶されている第１のサブデータと前記第２のサブデータ回路に記憶されている第２のサブデータで構成され、
前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、
前記第１のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第１のクロック同期式インバータの入力端に接続され、ゲートに第１の信号が供給される第１ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第２の信号が供給される第２ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が第３の信号が供給される端子に接続され、ゲートが前記第１のクロック同期式インバータの入力端に接続される第３ＭＯＳトランジスタと、入力端が前記第１のクロック同期式インバータの出力端に接続され、出力端が前記第１のクロック同期式インバータの入力端に接続される第２のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第２のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更し、
前記第２のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第３のクロック同期式インバータの入力端に接続され、ゲートに第４の信号が供給される第４ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第５の信号が供給される第５ＭＯＳトランジスタと、電流通路の一端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第３のクロック同期式インバータの入力端に接続される第６ＭＯＳトランジスタと、入力端が前記第３のクロック同期式インバータの出力端に接続され、出力端が前記第３のクロック同期式インバータの入力端に接続される第４のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第１のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第２のサブデータ回路に記憶されている前記第２のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第２のサブデータを変更し、
４値の書き込みベリファイにおいて、前記第３の信号を電源電圧に設定し、前記第１または第４の信号によって前記第１または第４ＭＯＳトランジスタがオンし、前記ノードの電圧レベルが前記第１あるいは第３のクロック同期式インバータでセンスされる前に、前記第２の信号により前記第２ＭＯＳトランジスタをオン、または前記第５の信号により前記第５ＭＯＳトランジスタをオンさせ、前記第１あるいは第２のサブデータに応じて、前記ノードの電圧レベルを前記第３のＭＯＳトランジスタまたは前記第６のＭＯＳトランジスタをオンさせて調整し、
４値のデータに対応してワード線電圧を前記電源電圧よりも低い第１の電圧レベル、前記第１の電圧よりも低い第２の電圧レベル、前記第１，第２の電圧レベルよりも低く且つ接地レベルよりも高い第３の電圧レベルに変更させた３回の読み出し動作を行い、
ワード線が前記第１の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合のみ、“３”の制御データを記憶しているデータ記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第２の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第３の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合と、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、
前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路と
を具備し、
前記データ記憶回路は、第１のサブデータ回路と第２のサブデータ回路を含み、前記制御データは前記第１のサブデータ回路に記憶されている第１のサブデータと前記第２のサブデータ回路に記憶されている第２のサブデータで構成され、
前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、
前記第１のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第１のクロック同期式インバータの入力端に接続され、ゲートに第１の信号が供給される第１ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第２の信号が供給される第２ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が第３の信号が供給される端子に接続され、ゲートが前記第１のクロック同期式インバータの入力端に接続される第３ＭＯＳトランジスタと、入力端が前記第１のクロック同期式インバータの出力端に接続され、出力端が前記第１のクロック同期式インバータの入力端に接続される第２のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第２のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第１のサブデータ回路に記憶されている前記第１のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更し、
前記第２のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第３のクロック同期式インバータの入力端に接続され、ゲートに第４の信号が供給される第４ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第５の信号が供給される第５ＭＯＳトランジスタと、電流通路の一端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第３のクロック同期式インバータの入力端に接続される第６ＭＯＳトランジスタと、入力端が前記第３のクロック同期式インバータの出力端に接続され、出力端が前記第３のクロック同期式インバータの入力端に接続される第４のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第１のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第２のサブデータを変更し、
４値の書き込みベリファイにおいて、前記第３の信号を電源電圧に設定し、前記第１または第４の信号によって前記第１または第４ＭＯＳトランジスタがオンし、前記ノードの電圧レベルが前記第１あるいは第３のクロック同期式インバータでセンスされる前に、前記第２の信号により前記第２ＭＯＳトランジスタをオン、または前記第５の信号により前記第５ＭＯＳトランジスタをオンさせ、前記第１あるいは第２のサブデータに応じて、前記ノードの電圧レベルを前記第３のＭＯＳトランジスタまたは前記第６のＭＯＳトランジスタをオンさせて調整し、
４値のデータに対応してワード線電圧を前記電源電圧よりも低い第１の電圧レベル、前記第１の電圧よりも低い第２の電圧レベル、前記第１，第２の電圧レベルよりも低く且つ接地レベルよりも高い第３の電圧レベルに変更させた３回の読み出し動作を行い、
ワード線が前記第１の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合のみ、“３”の制御データを記憶しているデータ記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第２の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、
ワード線が前記第３の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合と、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルの１つとして、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたＭＯＳＦＥＴ構造を有するものが知られている。通常、浮遊ゲートに蓄えられた電荷量によって、データ“０”または“１”を記憶し、１つのセルに１ビットのデータを記憶する。これに対して、より高密度なＥＥＰＲＯＭを実現させるため、１つのセルに多ビット分のデータを記憶させる多値記憶方式も知られている。例えば４値記憶方式では、データ“０”、“１”、“２”、“３”を１つのセルに記憶させるため、データに対応した４つの電荷量を浮遊ゲートに蓄える。
【０００３】
次に、４値記憶方式を例にとってデータの記憶状態の一例を説明する。浮遊ゲートの電荷量が０の状態を中性状態とし、中性状態より正の電荷を蓄えた状態を消去状態とする。また、消去状態をデータ“０”に対応させる。例えば、消去は基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを０Ｖに設定して行われる。一方、中性状態より負の電荷を蓄えた状態をデータ“１”の状態とする。データ“２”の状態も中性状態より負の電荷を蓄えた状態であるが、負の電荷量がデータ“１”の状態の負の電荷量より多くされる。データ“３”の状態はさらに負の電荷量が多くされる。例えば、書き込み動作中、基板、ソース及びドレインをそれぞれ０Ｖ、制御ゲートを高電圧（〜２０Ｖ）に設定して、負の電荷を浮遊ゲートに蓄え、データ“１”、“２”、“３”を書き込む。また、書き込み動作中、基板を０Ｖ、ソース及びドレインをそれぞれ１０Ｖ、制御ゲートを高電圧（〜２０Ｖ）に設定して、浮遊ゲート中の電荷を保持し、データ“０”をメモリセルに記憶する。これによって、４つの書き込み状態（“０”、“１”、“２”及び“３”）がメモリセル中に実現される。
【０００４】
ところで、多値記憶ＥＥＰＲＯＭの１つとして、複数のバイト分のデータを一括してメモリセルに多値レベルデータとして書き込むものが知られている（例えば、本出願人による特開平７−９３９７９号公報参照）。このように一括して書き込みを行うのは、書き込み時間を短縮するためである。この公報に記載されている多値記憶ＥＥＰＲＯＭは、個々のメモリセルに多値データを書き込むための制御データを記憶する複数のデータ記憶回路を備えている。また、書き込み状態を精度よく制御するために、書き込み動作後にメモリセルの書き込み状態を検出し、書き込みが不十分なメモリセルがあれば、そのメモリセルのみに書き込みを促進するような書き込み電圧を印加するように、データ記憶回路の制御データが変更されるようになっている。変更された制御データを用いて、再度書き込み動作が行われ、全ての選択されたメモリセルが十分書き込まれるまで、書き込み動作と書き込み状態検出動作が続けられる。
【０００５】
書き込み動作後にメモリセルの書き込み状態を検出する際には、例えば、メモリセルのドレインに読み出し信号を与え、メモリセルの書き込み状態によって変調された読み出し信号を検出する。メモリセルの書き込み状態を検出する場合、そのメモリセルが最終的にどの状態（例えば、“１”または“２”または“３”）になるべきメモリセルであるかを考慮して、書き込みが十分か否かを判断する。
【０００６】
しかしながら、このようなデータ記憶回路の制御データを変更しながら多値データの書き込みを行うＥＥＰＲＯＭでは、データ記憶回路やその制御回路が複雑になるという問題があった。
【０００７】
また、個々のデータ記憶回路は多値レベルの制御データを記憶しなければならないので、例えば、多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用いる場合に、多値レベルの制御データを記憶できるデータ記憶回路が冗長になるという問題があった。
【０００８】
【発明が解決しようとする課題】
上記のように、多値記憶方式は高密度化のための有効な手段であるが、メモリセル以外の制御回路が複雑になるという問題があった。また、多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用いる場合に、制御回路が冗長になるという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセル以外の制御回路を簡素にすることができる多値記憶方式のＥＥＰＲＯＭを提供することにある。
【００１０】
また、本発明の他の目的は、多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用いる場合にも、制御回路を有効に利用できる多値記憶方式のＥＥＰＲＯＭを提供することにある。
【００１１】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路とを具備し、前記データ記憶回路は、第１のサブデータ回路と第２のサブデータ回路を含み、前記制御データは前記第１のサブデータ回路に記憶されている第１のサブデータと前記第２のサブデータ回路に記憶されている第２のサブデータで構成され、前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、前記第１のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第１のクロック同期式インバータの入力端に接続され、ゲートに第１の信号が供給される第１ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第２の信号が供給される第２ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が第３の信号が供給される端子に接続され、ゲートが前記第１のクロック同期式インバータの入力端に接続される第３ＭＯＳトランジスタと、入力端が前記第１のクロック同期式インバータの出力端に接続され、出力端が前記第１のクロック同期式インバータの入力端に接続される第２のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第２のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更し、前記第２のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第３のクロック同期式インバータの入力端に接続され、ゲートに第４の信号が供給される第４ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第５の信号が供給される第５ＭＯＳトランジスタと、電流通路の一端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第３のクロック同期式インバータの入力端に接続される第６ＭＯＳトランジスタと、入力端が前記第３のクロック同期式インバータの出力端に接続され、出力端が前記第３のクロック同期式インバータの入力端に接続される第４のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第１のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第２のサブデータ回路に記憶されている前記第２のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第２のサブデータを変更し、４値の書き込みベリファイにおいて、前記第３の信号を電源電圧に設定し、前記第１または第４の信号によって前記第１または第４ＭＯＳトランジスタがオンし、前記ノードの電圧レベルが前記第１あるいは第３のクロック同期式インバータでセンスされる前に、前記第２の信号により前記第２ＭＯＳトランジスタをオン、または前記第５の信号により前記第５ＭＯＳトランジスタをオンさせ、前記第１あるいは第２のサブデータに応じて、前記ノードの電圧レベルを前記第３のＭＯＳトランジスタまたは前記第６のＭＯＳトランジスタをオンさせて調整し、４値のデータに対応してワード線電圧を前記電源電圧よりも低い第１の電圧レベル、前記第１の電圧よりも低い第２の電圧レベル、前記第１，第２の電圧レベルよりも低く且つ接地レベルよりも高い第３の電圧レベルに変更させた３回の読み出し動作を行い、ワード線が前記第１の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合のみ、“３”の制御データを記憶しているデータ記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第２の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第３の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合と、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される。
【００１２】
また、この発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに対して設けられ、前記メモリセルの書き込み状態を示す読み出し信号を転送するための転送線と、前記メモリセルアレイ中の選択されたメモリセルに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路とを具備し、前記データ記憶回路は、第１のサブデータ回路と第２のサブデータ回路を含み、前記制御データは前記第１のサブデータ回路に記憶されている第１のサブデータと前記第２のサブデータ回路に記憶されている第２のサブデータで構成され、前記データ記憶回路は、前記データ記憶回路に記憶されている前記制御データに基づいて選択されたメモリセルに前記書き込み制御電圧を印加し、前記第１のサブデータ回路は、電流通路の一端が転送線上のノードに接続され、電流通路の他端が第１のクロック同期式インバータの入力端に接続され、ゲートに第１の信号が供給される第１ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第２の信号が供給される第２ＭＯＳトランジスタと、電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が第３の信号が供給される端子に接続され、ゲートが前記第１のクロック同期式インバータの入力端に接続される第３ＭＯＳトランジスタと、入力端が前記第１のクロック同期式インバータの出力端に接続され、出力端が前記第１のクロック同期式インバータの入力端に接続される第２のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第２のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを、前記第１のサブデータ回路に記憶されている前記第１のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更し、前記第２のサブデータ回路は、電流通路の一端が前記ノードに接続され、電流通路の他端が第３のクロック同期式インバータの入力端に接続され、ゲートに第４の信号が供給される第４ＭＯＳトランジスタと、電流通路の一端が前記ノードに接続され、ゲートに第５の信号が供給される第５ＭＯＳトランジスタと、電流通路の一端が前記第５ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が前記端子に接続され、ゲートが前記第３のクロック同期式インバータの入力端に接続される第６ＭＯＳトランジスタと、入力端が前記第３のクロック同期式インバータの出力端に接続され、出力端が前記第３のクロック同期式インバータの入力端に接続される第４のクロック同期式インバータとを備え、選択されたメモリセルの書き込み状態と前記第１のサブデータから決まる前記転送線上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第２のサブデータを変更し、４値の書き込みベリファイにおいて、前記第３の信号を電源電圧に設定し、前記第１または第４の信号によって前記第１または第４ＭＯＳトランジスタがオンし、前記ノードの電圧レベルが前記第１あるいは第３のクロック同期式インバータでセンスされる前に、前記第２の信号により前記第２ＭＯＳトランジスタをオン、または前記第５の信号により前記第５ＭＯＳトランジスタをオンさせ、前記第１あるいは第２のサブデータに応じて、前記ノードの電圧レベルを前記第３のＭＯＳトランジスタまたは前記第６のＭＯＳトランジスタをオンさせて調整し、４値のデータに対応してワード線電圧を前記電源電圧よりも低い第１の電圧レベル、前記第１の電圧よりも低い第２の電圧レベル、前記第１，第２の電圧レベルよりも低く且つ接地レベルよりも高い第３の電圧レベルに変更させた３回の読み出し動作を行い、ワード線が前記第１の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合のみ、“３”の制御データを記憶しているデータ記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第２の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持され、ワード線が前記第３の電圧レベルの読み出しでは、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合と、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される。
【００１６】
本発明の一態様に係わるＥＥＰＲＯＭでは、第１のサブデータ回路と第２のサブデータ回路を含むデータ記憶回路内で、選択されたメモリセルの書き込み状態と第１のサブデータから決まる転送線上の読み出し信号の論理レベルを第２のサブデータ回路が検出する。場合によってはさらに、選択されたメモリセルの書き込み状態と第２のサブデータから決まる転送線上の読み出し信号の論理レベルを第１のサブデータ回路が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、選択されたメモリセルのデータと第２の読み出しサブデータから決まる転送線上の読み出し信号の論理レベルを第１のサブデータ回路が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１８】
図１は、本発明の実施の形態に係る不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の概略構成を示している。
【００１９】
メモリセルアレイ１は、電気的にデータの書き換えが可能な複数のメモリセルがマトリクス状に配置されて形成される。このメモリセルアレイ１には、上記各メモリセルが行毎に接続される複数のビット線と、上記各メモリセルが列毎に接続される複数のワード線とが含まれている。上記メモリセルアレイ１に対して、ビット線を制御するためのビット線制御回路２とワード線を制御するためのワード線制御回路６が設けられる。
【００２０】
上記ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。このビット線制御回路２は、複数のデータ記憶回路を含み、カラムデコーダ３によって選択されたデータ記憶回路から読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に初期的な制御データとして入力される。
【００２１】
上記ワード線制御回路６は、メモリセルアレイ１中のワード線を選択して読み出しあるいは書き込みあるいは消去に必要な電圧を与える。
【００２２】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、およびワード線制御回路６は、制御信号および制御電圧発生回路７によって制御される。制御信号および制御電圧発生回路７は、外部から制御信号入力端子８に入力される制御信号によって制御される。
【００２３】
図２は、上記図１に示したＥＥＰＲＯＭにおけるメモリセルアレイ１及びビット線制御回路２の構成例を示している。
【００２４】
メモリセルＭが４個直列接続されたＮＡＮＤ型セルユニットの一端が選択トランジスタＳ１の電流通路を介してビット線ＢＬに接続され、他端が選択トランジスタＳ２の電流通路を介して共通ソース線ＳＲＣに接続される。メモリセルＭの制御ゲート電極はワード線ＷＬに接続され、選択トランジスタＳ１、Ｓ２のゲート電極はそれぞれ、選択ゲート線ＳＧ１、ＳＧ２に接続される。１本のワード線ＷＬを共有するメモリセルＭはページと言う単位を形成し、４ページで１ブロックを構成する。ここでは、２ブロック分が示されているが、任意の整数、例えば１０２４ブロックなどでもよい。また、ビット線ＢＬはＢＬ０〜ＢＬ４２２３の４２２４本が示されているが、任意の整数、例えば２１１２本などでもよい。
【００２５】
ビット線制御回路２は、複数のデータ記憶回路９を含んでいる。ここでは、２本のビット線ＢＬに対して１つのデータ記憶回路９が設けられているが、任意の整数本、例えば１本や４本や６本や９本などでもよい。信号ＣＳＬはカラムデコーダ３の出力信号で、例えば、ビット線ＢＬ０とＢＬ１に接続されるデータ記憶回路９に記憶されているメモリセルのデータは、信号ＣＳＬ０とＣＳＬ１に応答してデータ入出力バッファ４に出力される。また、例えばビット線ＢＬ２とＢＬ３に接続されるデータ記憶回路９に、信号ＣＳＬ２とＣＳＬ３に応答してデータ入出力バッファ４から制御データが初期値として転送される。データ記憶回路９は、読み出しの際には、どちらか一方のビット線に接続されるメモリセルのデータを読み出す。これに対し、書き込みの際には、どちらか一方のビット線に接続されるメモリセルに、記憶されている制御データに従って書き込み制御電圧を印加する。また、書き込み状態検出の際には、どちらか一方のビット線に接続されるメモリセルの書き込み状態を検出する。
【００２６】
図３（ａ）、（ｂ）はそれぞれ、上記図２に示されたメモリセルＭと選択トランジスタＳ１（Ｓ２も同様）の断面構造を示している。図３（ａ）に示す如く、メモリセルＭは浮遊ゲート１３と制御ゲート１５が積層形成されたＭＯＳＦＥＴ構造を有している。ｐ型の半導体基板１０の表面にソース、ドレイン領域として働くｎ型の不純物拡散層１１、１１が形成され、これら不純物拡散層１１、１１間の半導体基板１０上に絶縁膜１２、浮遊ゲート１３、絶縁膜１４及びワード線ＷＬとなる制御ゲート１５が順次積層形成される。図３（ｂ）に示す如く、選択トランジスタＳ１は通常のＭＯＳＦＥＴ構造であり、ｐ型の半導体基板１０の表面にソース、ドレイン領域として働くｎ型の不純物拡散層１１、１１が形成され、これら不純物拡散層１１、１１間の半導体基板１０上に絶縁膜１６及び選択ゲートＳＧとなるゲート電極１７が積層形成される。
【００２７】
図４は、上記図２に示されたＮＡＮＤ型セルユニットと２つの選択トランジスタの断面構造を１つに着目して示している。４つのメモリセルＭの電流通路が直列接続され、この直列接続された電流通路の一端は、選択トランジスタＳ２の電流通路を介してソース線ＳＲＣに接続される。また、上記直列接続された電流通路の他端は、選択トランジスタＳ１の電流通路を介してビット線ＢＬに接続される。選択されたワード線を例えばＷＬ２とすると、書き込み時にはこの選択されたワード線ＷＬ２に２０Ｖが印加される。これに対し、非選択ワード線ＷＬ１、ＷＬ３及びＷＬ４には１０Ｖが与えられる。また、選択ゲートＳＧ１には電源電圧ＶＣＣが与えられる。選択ゲートＳＧ２は０Ｖである。
【００２８】
例えば４値記憶の場合、データ“１”、“２”、“３”を書くときは、ビット線ＢＬを０Ｖにする。これによって、選択メモリセルでは浮遊ゲートに電子が注入され、しきい値電圧が正になる。データ“０”を書き込む場合は、ビット線ＢＬを電源電圧ＶＣＣにする。この場合、浮遊ゲートには電子が注入されない。データ“１”、“２”、“３”を書くときのビット線ＢＬの電圧は０Ｖでなくてもよい。例えば、データ“１”を書くときビット線ＢＬの電圧を０．８Ｖにして、データ“２”、“３”を書くときのビット線ＢＬの電圧を０Ｖとしてもよい。これは、データ“１”を記憶させるためにメモリセルＭの浮遊ゲートに注入する電子の量は、データ“２”、“３”を記憶させるために注入する電子より少なくてよいからである。また、データ“１”、“２”、“３”を書くときのビット線ＢＬの電圧はそれぞれ異なっていてもよい。例えば、それぞれ１．６Ｖ、０．８Ｖ、０Ｖとしてもよい。
【００２９】
消去時は、基板の電圧Ｖｓｕｂを２０Ｖにする。また、選択ゲートＳＧ１とＳＧ２、ソース線ＳＲＣ、ビット線ＢＬも２０Ｖにする。消去するブロックのワード線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲートから放出され、しきい値電圧が負になる（データ“０”の状態）。消去しないブロックのワード線ＷＬ１〜ＷＬ４を２０Ｖにすると、電子は浮遊ゲートから放出されない。
【００３０】
上記４値記憶の場合、例えばデータ“０”に対応するメモリセルのしきい値電圧が０Ｖ以下、データ“１”に対応するメモリセルのしきい値電圧が０．４Ｖ〜０．８Ｖ、データ“２”に対応するメモリセルのしきい値電圧が１．２Ｖ〜１．６Ｖ、データ“３”に対応するメモリセルのしきい値電圧が２．０Ｖ〜２．４Ｖとする。読み出し時は、選択ワード線ＷＬ２を電圧Ｖｒｅａｄにする。非選択ワード線ＷＬ１、ＷＬ３及びＷＬ４は電源電圧ＶＣＣ（例えば３．３Ｖ）にする。選択ゲートＳＧ１とＳＧ２も電源電圧ＶＣＣにする。ソース線ＳＲＣは０Ｖである。
【００３１】
（１）電圧Ｖｒｅａｄを０Ｖにすると、選択メモリセルがデータ“１”か“２”か“３”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧はＶＣＣレベルのままである。一方、選択メモリセルがデータ“０”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧は０Ｖに下がる。
【００３２】
（２）電圧Ｖｒｅａｄを１Ｖにすると、選択メモリセルがデータ“２”か“３”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧はＶＣＣレベルのままである。これに対し、選択メモリセルがデータ“０”か“１”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧は０Ｖに下がる。
【００３３】
（３）電圧Ｖｒｅａｄを１．８Ｖにすると、選択メモリセルがデータ“３”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧はＶＣＣレベルのままである。一方、選択メモリセルがデータ“０”か“１”か“２”を記憶していれば、電源電圧ＶＣＣに充電されて浮遊状態にされたビット線の電圧は０Ｖに下がる。
【００３４】
上述した（１）〜（３）のように、電圧Ｖｒｅａｄを変化させた時のビット線の電圧を検出することにより、メモリセルＭに記憶されているデータが判定される。
【００３５】
図５は、上記図２に示されたメモリセルアレイ１とデータ記憶回路９のより具体的な構成例について説明するためのもので、ビット線ＢＬｉとＢＬｉ＋１に着目して一部の回路構成を抽出して示している。ここでは、４値記憶ＥＥＰＲＯＭの構成例を示す。
【００３６】
データ記憶回路９中には、第１及び第２のサブデータ回路２０、２１が設けられている。これら第１及び第２のサブデータ回路２０、２１はそれぞれ、書き込み時に“０”あるいは“１”のサブデータを記憶し、各々ビット線信号の“Ｈ”レベルに応答して記憶されている“１”のサブデータを“０”のサブデータに変更し、“０”のサブデータを保持するよう構成されている。また、第１及び第２のサブデータ回路２０、２１はそれぞれ、読み出し時に“０”あるいは“１”の読み出しサブデータを記憶し、各々ビット線信号の“Ｈ”レベルに応答して記憶されている“１”の読み出しサブデータを“０”の読み出しサブデータに変更し、“０”の読み出しサブデータを保持するよう構成されている。
【００３７】
すなわち、ｐチャネルＭＯＳトランジスタＱｐ１とＱｐ２、及びｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ６で第１のサブデータ回路２０を構成する。また、ｐチャネルＭＯＳトランジスタＱｐ４とＱｐ５、及びｎチャネルＭＯＳトランジスタＱｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１５、Ｑｎ１６で第２のサブデータ回路２１を構成する。ｐチャネルＭＯＳトランジスタＱｐ３とＱｐ６はそれぞれ、上記第１および第２のサブデータ回路２０、２１をリセットするためのものである。第１のサブデータ回路２０がリセットされると、このサブデータ回路２０のノードＮｉは“Ｈ”レベルとなる。この状態は第１のサブデータ回路２０が“１”の第１の読み出しサブデータあるいは“１”の第１のサブデータを記憶している状態である。また、第２のサブデータ回路２１がリセットされると、このサブデータ回路２１のノードＮｉ＋１は“Ｈ”レベルとなる。この状態は第２のサブデータ回路２１が“１”の第２の読み出しサブデータあるいは“１”の第２のサブデータを記憶している状態である。第１のサブデータ回路２０内のノードＮｉが“Ｌ”レベルの状態は、この第１のサブデータ回路２０が“０”の第１の読み出しサブデータあるいは“０”の第１のサブデータを記憶している状態である。第２のサブデータ回路２１内のノードＮｉ＋１が“Ｌ”レベルの状態は、この第２のサブデータ回路２１が“０”の第２の読み出しサブデータあるいは“０”の第２のサブデータを記憶している状態である。
【００３８】
ｎチャネルＭＯＳトランジスタＱｎ５およびＱｎ１４は、第１および第２のサブデータ回路２０、２１とデータ入出力線ＩＯとを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ３の出力信号ＣＳＬｉおよびＣＳＬｉ＋１が与えられる。例えば、信号ＣＳＬｉが“Ｈ”になると、ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記憶回路９中の第１のサブデータ回路２０とデータ入出力線ＩＯとが電気的に接続される。データ入出力線ＩＯは図１に示されたデータ入出力バッファ４に接続されており、この第１のサブデータ回路２０にサブデータを設定することができる。あるいは、この第１のサブデータ回路２０の読み出しサブデータをデータ入出力バッファ４に出力することができる。なお、データ入出力線ＩＯは、図２に示したデータ記憶回路９の全てに共通である。
【００３９】
ｎチャネルＭＯＳトランジスタＱｎ７およびＱｎ１７は、第１および第２のサブデータ回路２０、２１とビット線ＢＬｉあるいはＢＬｉ＋１の電気的接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれば、第１および第２のサブデータ回路２０、２１とビット線ＢＬｉとが電気的に接続される。信号ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第２のサブデータ回路２０、２１とビット線ＢＬｉ＋１とが電気的に接続される。
【００４０】
ｎチャネルＭＯＳトランジスタＱｎ８およびＱｎ１８は、ビット線ＢＬｉと電圧ＶＢＬ１との電気的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２との電気的接続をそれぞれ制御する。信号ＰＲＥ１が“Ｈ”であればビット線ＢＬｉと電圧ＶＢＬ１とが電気的に接続され、信号ＰＲＥ２が“Ｈ”であればビット線ＢＬｉ＋１と電圧ＶＢＬ２とが電気的に接続される。
【００４１】
ｎチャネルＭＯＳトランジスタＱｎ９は、信号ＣＭＯＤが“Ｈ”の時に、第１および第２のサブデータ回路２０、２１を電気的に接続する。これによって、データ記憶回路９は４値記憶の制御状態となり、ビット線ＢＬｉかＢＬｉ＋１のいずれか一方を制御する。これに対し、信号ＣＭＯＤが“Ｌ”の時には、第１および第２のサブデータ回路２０、２１が分離されてそれぞれ独立のデータ記憶回路として働き、２値記憶の制御を行う。すなわち、第１のサブデータ回路２０は１つのデータ記憶回路としてビット線ＢＬｉを、第２のサブデータ回路２１も１つのデータ記憶回路としてビット線ＢＬｉ＋１を制御する。
【００４２】
信号ＲＳＴ、ＳＥＮ１、ＳＥＮ２、ＰＲＯ１、ＰＲＯ２、ＲＥＧ、ＣＭＯＤ、ＢＬＣ１、ＢＬＣ２、ＰＲＥ１、ＰＲＥ２、及び電圧ＶＢＬ１、ＶＢＬ２はそれぞれ、制御信号および制御電圧発生回路７の出力信号で、図２に示したデータ記憶回路９の全てに共通である。電圧ＶＣＣは電源電圧で例えば３．３Ｖである。信号ＣＭＯＤは、制御信号入力端子８に入力される制御信号に応答して切り替えても良いし、制御信号および制御電圧発生回路７の内部に信号ＣＭＯＤを“Ｈ”にするか“Ｌ”にするかを記憶させておいても良い。
【００４３】
上記のような構成のサブデータ回路２０、２１において、信号ＳＥＮ１あるいはＳＥＮ２が“Ｈ”となった状態で、ビット線ＢＬｉあるいはＢＬｉ＋１の“Ｈ”レベルがｎチャネルＭＯＳトランジスタＱｎ４あるいはＱｎ１３のゲート電極に転送されると、ｎチャネルＭＯＳトランジスタＱｎ４あるいはＱｎ１３が導通し、ノードＮｉあるいはＮｉ＋１が“Ｌ”レベルにされる。これによって、“１”のサブデータあるいは読み出しサブデータは“０”のサブデータあるいは読み出しサブデータに変更される。“０”のサブデータあるいは読み出しサブデータは、もともとノードＮｉあるいはＮｉ＋１が“Ｌ”レベルであるので変更されない。また、ビット線ＢＬｉあるいはＢＬｉ＋１が“Ｌ”レベルのときには、ｎチャネルＭＯＳトランジスタＱｎ４あるいはＱｎ１３が非導通になるので、サブデータあるいは読み出しサブデータは変更されない。
【００４４】
なお、第１及び第２のサブデータ回路２０、２１は、上記実施例の構成によらず、上述した機能を有する種々様々な回路を用いて同様に実現できる。
【００４５】
図６は、上記データ記憶回路９における図５に示した回路の周辺の回路構成を示している。上記第１のサブデータ回路２０のノードＮｉにｎチャネルＭＯＳトランジスタＱｎ１９のゲート電極とｎチャネルＭＯＳトランジスタＱｎ２１の電流通路の一端が接続され、第２のサブデータ回路２１のノードＮｉ＋１にｎチャネルＭＯＳトランジスタＱｎ２０のゲート電極とｎチャネルＭＯＳトランジスタＱｎ２２の電流通路の一端がそれぞれ接続される。ｎチャネルＭＯＳトランジスタＱｎ１９、Ｑｎ２０は、全てのサブデータ回路が“０”のサブデータを記憶しているか否かを検出するための回路を構成するものである。全てのサブデータ回路が“０”のサブデータを記憶している場合、信号線ＰＴと接地レベルが非導通となり、４２２４個のサブデータ回路の内１つでも“１”のサブデータを記憶していると、信号線ＰＴと接地レベルが導通となる。ｎチャネルＭＯＳトランジスタＱｎ２１、Ｑｎ２２は、全てのサブデータ回路に“０”のサブデータを記憶させるための回路を構成するものである。信号ＰＲＳＴが“Ｈ”になると、４２２４個のサブデータ回路に“０”のサブデータがセットされる。
【００４６】
図７は、メモリセルに記憶されている４値データの読み出し動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示し、信号ＣＭＯＤは“Ｈ”で４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【００４７】
まず、信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉが選択される（ｔ１）。信号ＲＳＴによって第１および第２のサブデータ回路２０、２１には“１”のそれぞれ第１および第２の読み出しサブデータが設定される（ｔ１〜ｔ２）。
【００４８】
信号ＲＥＧが“Ｈ”となって（ｔ２）、ビット線ＢＬｉは第２のサブデータ回路２１によって“Ｈ”レベルに充電される（ｔ２〜ｔ３）。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．８Ｖにされる（ｔ３）。
【００４９】
ここで、メモリセルＭに記憶されているデータとしきい値電圧との関係を表１に示す。
【００５０】
【表１】
0003825739.tif 000002
【００５１】
選択ワード線ＷＬ２が１．８Ｖになると、メモリセルが“３”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである（図７に（１）で示す）。それ以外の場合はビット線ＢＬｉは“Ｌ”となる（図７に（２）で示す）。続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ４〜ｔ５）。メモリセルが“３”データを記憶している場合のみ、第１および第２のサブデータ回路２０、２１の第１および第２の読み出しサブデータはともに“０”となる。それ以外の場合は、第１および第２の読み出しサブデータは“１”のままである。
【００５２】
信号ＲＥＧが“Ｈ”となって（ｔ５）、ビット線ＢＬｉは第２のサブデータ回路２１によって、第２の読み出しサブデータが“１”の場合のみ、“Ｈ”レベルに充電される（ｔ５〜ｔ６）。ビット線ＢＬｉは第２のサブデータ回路２１によって、第２の読み出しサブデータが“０”の場合は、“Ｌ”レベルに充電される（ｔ５〜ｔ６、図７の（５）参照）。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．０Ｖにされる（ｔ６）。
【００５３】
選択ワード線ＷＬ２が１．０Ｖになると、メモリセルが“２”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである（図７に（３）で示す）。メモリセルが“１”あるいは“０”データを記憶している場合はビット線ＢＬｉは“Ｌ”となる（図７に（４）で示す）。続いて、信号ＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ７〜ｔ８）。メモリセルが“２”データを記憶している場合のみ、第２の読み出しサブデータは“１”から“０”となる。メモリセルが“１”あるいは“０”データを記憶している場合は、第２の読み出しサブデータは“１”のままである。メモリセルが“３”データを記憶している場合は、すでに第２の読み出しサブデータは“０”である。
【００５４】
信号ＲＥＧが“Ｈ”となって（ｔ８）、ビット線ＢＬｉは第２のサブデータ回路２１によって、第２の読み出しサブデータが“１”の場合のみ、“Ｈ”レベルに充電される（ｔ８〜ｔ９）。ビット線ＢＬｉは第２のサブデータ回路２１によって、第２の読み出しサブデータが“０”の場合は、“Ｌ”レベルに充電される（ｔ８〜ｔ９、図７の（８）参照）。次いで、選択されたブロックの選択ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０Ｖにされる（ｔ９）。
【００５５】
選択ワード線ＷＬ２が０Ｖになると、メモリセルが“１”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである（図７に（６）で示す）。メモリセルが“０”データを記憶している場合は、ビット線ＢＬｉは“Ｌ”となる（図７の（７）参照）。続いて、信号ＳＥＮ１を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ１０〜ｔ１１）。メモリセルが“１”データを記憶している場合のみ、第１の読み出しサブデータは“１”から“０”となる。メモリセルが“０”データを記憶している場合は、第１の読み出しサブデータは“１”のままである。メモリセルが“３”データを記憶している場合は、すでに第１の読み出しサブデータは“０”である。メモリセルが“２”データを記憶している場合は、ビット線ＢＬｉの電圧がメモリセルによらず“Ｌ”であるので第１の読み出しサブデータは“１”のままである。
【００５６】
信号ＣＳＬｉが“Ｈ”になると、第１の読み出しサブデータは、データ入出力線ＩＯに出力されてデータ出力バッファ４を介してデータ入出力端子５から、外部へ出力される。信号ＣＳＬｉ＋１が“Ｈ”になると、第２の読み出しサブデータは、データ入出力線ＩＯに出力されてデータ出力バッファ４を介してデータ入出力端子５から、外部へ出力される。
【００５７】
読み出し動作中、非選択ビット線ＢＬｉ＋１は、電圧ＶＢＬ２によって固定される。ここでは例えば０Ｖにしておく。
【００５８】
表２に、メモリセルの４値データと第１および第２の読み出しサブデータの関係を示す。
【００５９】
【表２】
0003825739.tif 000003
【００６０】
図８は、データ記憶回路９への制御データの初期設定と書き込み動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示しており、信号ＣＭＯＤは“Ｈ”で４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【００６１】
ビット線ＢＬｉに備えられたデータ記憶回路９への制御データの初期設定は次のように行われる。第１のサブデータ回路２０の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”になって、まず第１のサブデータ回路２０に初期サブデータが記憶される。次に、第２のサブデータ回路２１の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉ＋１が“Ｈ”になって、第２のサブデータ回路２１に初期サブデータが記憶される。このとき、初期制御データと初期サブデータの関係は、下記の表３に示される。
【００６２】
【表３】
0003825739.tif 000004
【００６３】
ここで、全ての初期制御データ設定以前に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路９の制御データを“０”にリセットしておくことが望ましい。後ほど説明するように制御データ“０”によってメモリセルＭの状態は変化させられないので、２１１２個のデータ記憶回路９の内、所望のデータ記憶回路のみに外部から初期制御データを設定すればよい。もちろん２１１２個全部のデータ記憶回路９に初期制御データを外部から設定してもよい。
【００６４】
書き込み動作では、まず信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉは選択される（ｔ１）。電圧ＶＢＬ２がＶＣＣとなって、ｎチャネルＭＯＳトランジスタＱｎ１８を介して、非選択ビット線ＢＬｉ＋１をＶＣＣに充電する（ｔ２〜ｔ３）。また、信号ＰＲＯ１が“Ｈ”となって、第１のサブデータに従って選択ビット線ＢＬｉは充電される（ｔ２〜ｔ３）。このときビット線ＢＬｉは、制御データが“０”または“２”の場合ＶＣＣに充電され、制御データが“１”または“３”の場合０Ｖにされる。また、選択ゲートＳＧ１とワード線ＷＬ１〜４がＶＣＣにされる（ｔ２〜ｔ３）。この後、信号ＰＲＯ２が１．８Ｖとなって、第２のサブデータに従って選択ビット線ＢＬｉの電圧は変更される（ｔ３）。第２のサブデータが“０”の場合、予め０Ｖであったビット線ＢＬｉは１．８ＶよりｎチャネルＭＯＳトランジスタＱｎ１６のしきい値電圧（例えば１Ｖ）分低い０．８Ｖに充電される。第２のサブデータが“０”の場合、予めＶＣＣであったビット線ＢＬｉはｎチャネルＭＯＳトランジスタＱｎ１６が非導通なのでＶＣＣのままである。第２のサブデータが“１”の場合、ｎチャネルＭＯＳトランジスタＱｎ１６が導通なので０Ｖである。
【００６５】
この結果、ビット線ＢＬｉは、制御データが“０”の場合ＶＣＣに、制御データが“１”の場合０．８Ｖに、制御データが“２”の場合０Ｖに、制御データが“３”の場合０Ｖになる。選択ワード線ＷＬ２が２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの浮遊ゲートへの電子注入が制御データに応じて始まる（ｔ３〜ｔ４）。ビット線ＢＬが０Ｖの場合、メモリセルのチャネルとワード線間の電位差が２０Ｖで電子注入が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセルのチャネルとワード線間の電位差が１９．２Ｖで電子注入が起こるが、メモリセルのチャネルとワード線間の電位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線ＷＬ１〜４がＶＣＣに低下された（ｔ４〜ｔ５）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は０Ｖにリセットされる（ｔ５〜ｔ６）。電圧ＶＢＬ１は０Ｖである。またワード線ＷＬ１〜４も０Ｖにリセットされる（ｔ５〜ｔ６）。
【００６６】
図９は、図８に示された時間ｔ１〜ｔ６で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示す。ここでは、信号ＣＭＯＤは“Ｈ”で４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【００６７】
まず、信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉは選択される（ｔ１）。
【００６８】
信号ＲＥＧが“Ｈ”となって（ｔ２）、“３”および“２”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは、第２のサブデータ回路２１によって、“Ｈ”レベルに充電される（ｔ２〜ｔ３）。“１”および“０”の制御データを記憶しているデータ記憶回路９に対応するビット線ＢＬｉは、第２のサブデータ回路２１によって、“Ｌ”レベルにされる（ｔ２〜ｔ３）。次いで、選択されたブロックの選択ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が２Ｖにされる（ｔ３）。
【００６９】
選択ワード線ＷＬ２が２．０Ｖになると、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである（図９の（１）参照）。“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる（図９の（２）参照）。“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“３”データを記憶している状態に達しないのでビット線ＢＬｉは“Ｌ”になる（図９の（２））。“１”および“０”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは“Ｌ”のままである（図９の（３）参照）。続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ４〜ｔ５）。“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達している場合のみ、第１および第２のサブデータ回路２０、２１の第１及び第２のサブデータはともに“０”となって、制御データは“０”に変更される。それ以外の場合は、第１および第２のサブデータは保持される。
【００７０】
信号ＰＲＯ１が“Ｈ”となって（ｔ５）、“２”および“０”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは、第１のサブデータ回路２０によって、“Ｈ”レベルに充電される（ｔ５〜ｔ６）。“３”および“１”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは、第１のサブデータ回路２０によって、“Ｌ”レベルにされる（ｔ５〜ｔ６）。次いで、選択されたブロックの選択ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．２Ｖにされる（ｔ６）。
【００７１】
選択ワード線ＷＬ２が１．２Ｖになると、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである（図９の（４））。“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる（図９の（５））。“０”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”または“３”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである（図９の（４））。“０”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる（図９の（５））。“３”および“１”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは“Ｌ”のままである（図９の（６））。続いて、信号ＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ７〜ｔ８）。“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達している場合のみ、第２のサブデータ回路２１の第２のサブデータは“０”となって、制御データは“０”に変更される。それ以外の場合は、第２のサブデータは保持される。
【００７２】
信号ＰＲＯ２が“Ｈ”となると（ｔ８）、“１”および“０”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは、第２のサブデータ回路２１によって、“Ｈ”レベルに充電される（ｔ８〜ｔ９）。“３”および“２”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは、第２のサブデータ回路２１によって、“Ｌ”レベルにされる（ｔ８〜ｔ９）。次いで、選択されたブロックの選択ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ９）。
【００７３】
選択ワード線ＷＬ２が０．４Ｖになると、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである（図９の（７））。“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる（図９の（８））。“０”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”または“２”または“３”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである（図９の（７））。“０”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる（図９の（８））。“３”および“２”の制御データを記憶しているデータ記憶回路に対応するビット線ＢＬｉは“Ｌ”のままである（図９の（９））。続いて、信号ＳＥＮ１を“Ｈ”にして変調されたビット線ＢＬｉの電圧を読み出す（ｔ１０〜ｔ１１）。“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達している場合のみ、第１のサブデータ回路２０の第１のサブデータは“０”となって、制御データは“０”に変更される。それ以外の場合は、第１のサブデータは保持される。
【００７４】
上述した書き込みベリファイ動作で、メモリセルの書き込み状態からデータ記憶回路９に記憶されている制御データが表４のように変更される。
【００７５】
【表４】
0003825739.tif 000005
【００７６】
即ち、データ記憶回路に記憶されている制御データに応じて、ビット線ＢＬを選択的に充電して書き込みベリファイを行う。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。よって、ＥＥＰＲＯＭの低コスト化を図れる。
【００７７】
メモリセルＭへのデータ書き込みは、図８のｔ１〜ｔ６に示される書き込み動作と、図９に示される書き込みベリファイ動作を、全ての制御データが“０”になるまで繰り返して行われる。初期制御データが“０”であれば、メモリセルＭの状態は変わらない。初期制御データが“１”であれば、メモリセルＭには“１”の書き込み状態が設定される。初期制御データが“２”であれば、メモリセルＭには“２”の書き込み状態が設定される。初期制御データが“３”であれば、メモリセルＭには“３”の書き込み状態が設定される。全ての制御データが“０”であるかどうかは、図６に示した回路における信号線ＰＴと接地レベルが導通か非導通かを検出すればわかる。全ての制御データが“０”であれば、信号線ＰＴと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線ＷＬの電圧を徐々に増加させても良い。
【００７８】
図１０は、メモリセルに記憶されている２値データの読み出し動作を示している。ここでは、全てのビット線ＢＬ０、ＢＬ１、…、ＢＬｉ、ＢＬｉ＋１、…、ＢＬ４２２２、ＢＬ４２２３が選択され（代表としてＢＬｉとＢＬｉ＋１を示す）、ワード線ＷＬ２が選択されている場合を示す。信号ＣＭＯＤは“Ｌ”で２値記憶の例である。
【００７９】
まず、信号ＢＬＣ１とＢＬＣ２が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１が選択される（ｔ１）。信号ＲＳＴによって第１および第２のサブデータ回路２０、２１には“１”のそれぞれ第１および第２の読み出しサブデータが設定される（ｔ１〜ｔ２）。
【００８０】
電圧ＶＢＬ１とＶＢＬ２がＶＣＣとなって（ｔ２）、ビット線ＢＬｉとＢＬｉ＋１は“Ｈ”レベルに充電される（ｔ２〜ｔ３）。信号ＰＲＥ１とＰＲＥ２が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１、ビット線ＢＬｉ＋１と電圧ＶＢＬ２が切り離され、次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０Ｖにされる（ｔ３）。
【００８１】
ここで、メモリセルＭに記憶されているデータとしきい値電圧との関係を表５に示す。
【００８２】
【表５】
0003825739.tif 000006
【００８３】
メモリセルが“１”データを記憶している場合は、ビット線ＢＬｉあるいはＢＬｉ＋１は“Ｈ”のままである（ｔ３〜ｔ４）。メモリセルが“０”データを記憶している場合はビット線ＢＬｉあるいはＢＬｉ＋１は“Ｌ”となる（ｔ３〜ｔ４）。続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”にしてそれぞれ変調されたビット線ＢＬｉとＢＬｉ＋１の電圧を読み出す（ｔ４〜ｔ５）。メモリセルが“１”データを記憶している場合は、第１あるいは第２の読み出しサブデータは“０”となる。メモリセルが“０”データを記憶している場合は、第１あるいは第２の読み出しサブデータは“１”のままである。
【００８４】
信号ＣＳＬｉが“Ｈ”になると、第１の読み出しサブデータは、データ入出力線ＩＯに出力され、データ出力バッファ４を介してデータ入出力端子５から外部へ出力される。信号ＣＳＬｉ＋１が“Ｈ”になると、第２の読み出しサブデータは、データ入出力線ＩＯに出力され、データ出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００８５】
図１０に示された２値記憶の場合、第１と第２のサブデータ回路２０、２１がそれぞれ独立のデータ記憶回路として動作し、第１と第２の読み出しサブデータはそれぞれ対応するメモリセルのデータとなっている。
【００８６】
図１１は、サブデータ回路へのサブデータの初期設定と書き込み動作を示している。ここでは、全てのビット線ＢＬ０、ＢＬ１、…、ＢＬｉ、ＢＬｉ＋１、…、ＢＬ４２２２、ＢＬ４２２３が選択され（代表としてＢＬｉとＢＬｉ＋１を示す）、ワード線ＷＬ２が選択されている場合を示す。ここでは、信号ＣＭＯＤは“Ｌ”で２値記憶の例である。図１１に示された２値記憶の場合、第１と第２のサブデータ回路２０、２１がそれぞれ独立のデータ記憶回路として動作し、第１と第２のサブデータはそれぞれ対応するメモリセルにデータを書き込むための制御データとなっている。
【００８７】
サブデータの初期設定は次のように行われる。第１のサブデータ回路２０の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”になって、まず第１のサブデータ回路２０に初期サブデータが記憶される。次に、第２のサブデータ回路２１の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉ＋１が“Ｈ”になって、第２のサブデータ回路２１に初期サブデータが記憶される。
【００８８】
ここで、全ての初期サブデータの設定以前に、信号ＰＲＳＴを“Ｈ”にして全てのサブデータを“０”にリセットしておくことが望ましい。後ほど説明するようにサブデータ“０”によってメモリセルＭの状態は変化させられないので、４２２４個のサブデータ回路の内、所望のデータ記憶回路のみに外部から初期サブデータを設定すればよい。もちろん４２２４個全部のサブデータ回路に初期サブデータを外部から設定してもよい。
【００８９】
書き込み動作では、まず信号ＰＲＥ１とＰＲＥ２が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１、ビット線ＢＬｉ＋１と電圧ＶＢＬ２が切り離される（ｔ１）。同時に、信号ＢＬＣ１とＢＬＣ２が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は選択される（ｔ１）。また、信号ＰＲＯ１とＰＲＯ２が“Ｈ”となって、第１のサブデータに従って選択ビット線ＢＬｉは充電され、第２のサブデータに従って選択ビット線ＢＬｉ＋１は充電される（ｔ２〜ｔ３）。このときビット線ＢＬは、サブデータが“０”の場合ＶＣＣに充電され、サブデータが“１”の場合０Ｖにされる。また、選択ゲートＳＧ１とワード線ＷＬ１〜ＷＬ４がＶＣＣにされる（ｔ２〜ｔ３）。次に、選択ワード線ＷＬ２が２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの浮遊ゲートへの電子注入がサブデータに応じて始まる（ｔ３〜ｔ４）。ビット線ＢＬが０Ｖの場合、メモリセルのチャネルとワード線間の電位差が２０Ｖで電子注入が起こる。ビット線ＢＬがＶＣＣの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線ＷＬ１〜ＷＬ４がＶＣＣに落とされた（ｔ４〜ｔ５）後、信号ＰＲＥ１とＰＲＥ２が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は０Ｖにリセットされる（ｔ５〜ｔ６）。また、ワード線ＷＬ１〜ＷＬ４も０Ｖにリセットされる（ｔ５〜ｔ６）。
【００９０】
図１２は、上記図１１に示された時間ｔ１〜ｔ６で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、全てのビット線ＢＬ０、ＢＬ１、…、ＢＬｉ、ＢＬｉ＋１、…、ＢＬ４２２２、ＢＬ４２２３が選択され（代表としてＢＬｉとＢＬｉ＋１を示す）、ワード線ＷＬ２が選択されている場合を示しており、信号ＣＭＯＤは“Ｌ”で２値記憶の例である。
【００９１】
まず、信号ＢＬＣ１とＢＬＣ２が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１が選択される（ｔ１）。電圧ＶＢＬ１とＶＢＬ２がＶＣＣとなって（ｔ２）、ビット線ＢＬｉとＢＬｉ＋１は“Ｈ”レベルに充電される（ｔ２〜ｔ３）。信号ＰＲＥ１とＰＲＥ２が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１、ビット線ＢＬｉ＋１と電圧ＶＢＬ２が切り離され、次いで選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ３）。
【００９２】
選択ワード線ＷＬ２が０．４Ｖになると、“１”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していればビット線ＢＬは“Ｈ”のままである（図１２の（１））。“１”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していなければビット線ＢＬは“Ｌ”になる（図１２の（２））。“０”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していればビット線ＢＬは“Ｈ”のままである（図１２の（１））。“０”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していなければビット線ＢＬは“Ｌ”になる（図１２の（２））。
【００９３】
続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”にして変調されたビット線ＢＬの電圧を読み出す（ｔ５〜ｔ６）。“１”のサブデータを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達している場合のみ、サブデータは“０”に変更される。それ以外の場合は、サブデータは保持される。
【００９４】
上述した書き込みベリファイ動作で、メモリセルの書き込み状態からサブデータ回路に記憶されているサブデータは表６のように変更される。ここではもちろんサブデータは制御データのことである。
【００９５】
【表６】
0003825739.tif 000007
【００９６】
メモリセルＭへのデータ書き込みは、図１１のｔ１〜ｔ６に示された書き込み動作と、図１２に示された書き込みベリファイ動作を、全てのサブデータ（制御データ）が“０”になるまで繰り返して行われる。初期制御データが“０”であれば、メモリセルＭの状態は変わらない。初期制御データが“１”であれば、メモリセルＭには“１”の書き込み状態が設定される。全てのサブデータが“０”であるかどうかは、図６に示された回路における信号線ＰＴと接地レベルが導通か非導通かを検出すればわかる。全てのサブデータが“０”であれば、信号線ＰＴと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線ＷＬの電圧を徐々に増加させても良い。
【００９７】
即ち、本発明における不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、各々がｎ値（ｎ≧３）のデータを記憶可能な複数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモリセルアレイ１と、各々が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して接続され、各々が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加する書き込み制御電圧を決める制御データを記憶する複数のデータ記憶回路９とを具備し、さらに前記各データ記憶回路９は、前記制御データに基づいてそれぞれ対応するビット線ＢＬに書き込み制御電圧を印加し、前記制御データに基づいて選択的に読み出しビット線信号を印加し、メモリセルＭの書き込み状態によって変調された前記それぞれ対応するビット線ＢＬ上の前記読み出しビット線信号の値を検出し、メモリセルＭの書き込み状態に応じて前記制御データが変更されることを特徴とする。
【００９８】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【００９９】
（１）各々の前記データ記憶回路９は、第１あるいは第２の信号レベルのサブデータを記憶するサブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１５とＱｎ１６）を含み、各々の前記サブデータ回路２０、２１は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第１の信号レベルのサブデータを前記第２の信号レベルのサブデータに変更し、記憶されている前記第２の信号レベルのサブデータを保持する。
【０１００】
（２）前記メモリセルＭは４値記憶可能であって、前記データ記憶回路は２つの前記サブデータ回路２０と２１を含む。
【０１０１】
（３）前記メモリセルＭは３値記憶可能であって、前記データ記憶回路は２つの前記サブデータ回路２０と２１を含む。
【０１０２】
また、本発明における不揮発性半導体記憶装置は、ｎ個（第１，第２，…第ｎ）（ｎ≧３）の記憶レベルのうちの１つの書き込み状態を有する複数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモリセルアレイ１と、各々が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して接続され、各々が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加される書き込み制御電圧を決めるｎ個（第１，第２，…第ｎ）（ｎ≧３）の論理レベルのうちの１つの論理レベルの制御データを記憶する複数のデータ記憶回路９とを具備し、さらに前記複数のデータ記憶回路９は、前記制御データに基づいてそれぞれ対応するビット線ＢＬに前記書き込み制御電圧を印加し、第ｉ（ｉ＝２〜ｎ）の論理レベルの制御データを記憶しているデータ記憶回路９に対応するメモリセルの書き込み状態が、前記第ｉの論理レベルに対応する第ｉ（ｉ＝２〜ｎ）の記憶レベルであるか否かを検出する場合に、制御データが第ｉの論理レベルあるいは第１の論理レベルであるデータ記憶回路９に対応するビット線に選択的に読み出しビット線信号を印加し、メモリセルＭの書き込み状態によって変調された前記それぞれ対応するビット線ＢＬ上の前記読み出しビット線信号の値を検出し、メモリセルＭの書き込み状態に応じてデータ記憶回路９の制御データが変更されることを特徴とする。
【０１０３】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１０４】
（１）各々の前記データ記憶回路９は、第１あるいは第２の信号レベルのサブデータを記憶するサブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１５とＱｎ１６）を含み、各々の前記サブデータ回路２０、２１は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第１の信号レベルのサブデータを前記第２の信号レベルのサブデータに変更し、記憶されている前記第２の信号レベルのサブデータを保持する。
【０１０５】
（２）前記メモリセルＭは４値記憶可能であって、前記データ記憶回路９は２つの前記サブデータ回路２０と２１を含む。
【０１０６】
（３）前記メモリセルＭは３値記憶可能であって、前記データ記憶回路９は２つの前記サブデータ回路２０と２１を含む。
【０１０７】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモリセルアレイ１と、前記メモリセルＭに記憶させる書き込み状態の数を２か４かに設定する第１あるいは第２の状態を有する切り替え手段７と、各々がサブデータを記憶する複数のデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１５とＱｎ１６）とを具備し、前記切り替え手段７が前記第１の状態の場合、各々２つの前記データ回路２０と２１が１つのデータ記憶回路９として働き、各々の前記データ記憶回路９が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して電気的に接続され、各々の前記データ記憶回路９が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶し、前記切り替え手段７が前記第２の状態の場合、各々１つの前記データ回路２０、２１が１つのデータ記憶回路９として働き、各々の前記データ記憶回路９が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して電気的に接続され、各々の前記データ記憶回路９が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶することを特徴とする。
【０１０８】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１０９】
各々の前記データ回路２０、２１は、第１あるいは第２の信号レベルのサブデータを記憶し、前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第１の信号レベルのサブデータを前記第２の信号レベルのサブデータに変更し、記憶されている前記第２の信号レベルのサブデータを保持する。
【０１１０】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモリセルアレイ１と、前記メモリセル１に記憶させる書き込み状態の数を２か３かに設定する第１あるいは第２の状態を有する切り替え手段７と、各々がサブデータを記憶する複数のデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）および２１（Ｑｐ４、Ｑｐ５、Ｑｎ１０、Ｑｎ１１、Ｑｎ１２、Ｑｎ１３、Ｑｎ１５とＱｎ１６）とを具備し、前記切り替え手段７が前記第１の状態の場合、各々２つの前記データ回路２０と２１が１つのデータ記憶回路９として働き、各々の前記データ記憶回路９が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して電気的に接続され、各々の前記データ記憶回路９が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶し、前記切り替え手段７が前記第２の状態の場合、各々１つの前記データ回路２０、２１が１つのデータ記憶回路９として働き、各々の前記データ記憶回路９が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して電気的に接続され、各々の前記データ記憶回路９が前記それぞれのある１本のビット線ＢＬに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶することを特徴とする。
【０１１１】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１１２】
各々の前記データ回路２０、２１は、第１あるいは第２の信号レベルのサブデータを記憶し、前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第１の信号レベルのサブデータを前記第２の信号レベルのサブデータに変更し、記憶されている前記第２の信号レベルのサブデータを保持する。
【０１１３】
また、本発明における不揮発性半導体記憶装置は、各々がｎ値（ｎ≧３）のデータを記憶可能な複数の不揮発性メモリセルＭ、複数のビット線ＢＬ、及び複数のワード線ＷＬを含んで構成されるメモリセルアレイ１と、各々が前記複数のビット線ＢＬのうちのそれぞれのある１本に対して設けられた複数のデータ記憶回路９とを具備し、前記複数のデータ記憶回路９は、前記それぞれ対応するビット線ＢＬに前記複数のデータ記憶回路９に記憶されているデータに基づいて選択的に読み出しビット線信号を印加し、メモリセルＭのデータによって変調された前記それぞれ対応するビット線ＢＬ上の前記読み出しビット線信号の値を検出して記憶することを特徴とする。
【０１１４】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１１５】
（１）各々の前記データ記憶回路９は、第１あるいは第２の信号レベルのサブデータを記憶するサブデータ回路２０（Ｑｐ１、Ｑｐ２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４とＱｎ６）を含み、各々の前記サブデータ回路２０は前記ビット線信号の所定の信号レベルに応答して、記憶されている前記第１の信号レベルのサブデータを前記第２の信号レベルのサブデータに変更し、記憶されている前記第２の信号レベルのサブデータを保持する。
【０１１６】
（２）前記メモリセルＭは４値記憶可能であって、前記データ記憶回路９は２つの前記サブデータ回路２０と２１を含む。
【０１１７】
（３）前記メモリセルＭは３値記憶可能であって、前記データ記憶回路９は２つの前記サブデータ回路２０と２１を含む。
【０１１８】
以上のようにして、本発明の第１の実施の形態に係わる多値（ｎ（≧３）値）データ記憶可能なＥＥＰＲＯＭは、データ記憶回路に記憶されている制御データに応じて、読み出し信号をメモリセルに選択的に印加する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、データ記憶回路に記憶されているデータに応じて、読み出し信号をメモリセルに選択的に印加するため、データ読み出しも簡単に行えるようになり、回路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現することができる。
【０１１９】
また、４値の書き込みするための多値レベルの制御データを記憶するための４値記憶データ記憶回路を、２値記憶する場合には、２つに分けて用いることにより、無駄のない安価なＥＥＰＲＯＭを提供することができる。
【０１２０】
また、３値の書き込みするための多値レベルの制御データを記憶するための３値記憶データ記憶回路を、２値記憶する場合には、２つに分けて用いることにより、無駄のない安価なＥＥＰＲＯＭを提供することができる。
【０１２１】
図１３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の構成について説明するためのもので、上記図２に示されたメモリセルアレイ１とデータ記憶回路９のより具体的な他の構成例を示している。図１３では、ビット線ＢＬｉとＢＬｉ＋１に着目して一部の回路構成を抽出して示しており、図５に示された回路に対応する。ここでは、第１の実施の形態と同様に、４値記憶ＥＥＰＲＯＭの構成例を示す。
【０１２２】
データ記憶回路９中には、第１及び第２のサブデータ回路２２、２３が設けられている。これら第１及び第２のサブデータ回路２２、２３は、前述した第１の実施の形態における第１及び第２のサブデータ回路２０、２１と同様な機能を有している。第１及び第２のサブデータ回路２２、２３はそれぞれ、書き込み時に“０”あるいは“１”のサブデータを記憶し、各々ノードＮ（ｉ，ｉ＋１）の“Ｈ”レベルに応答して記憶されている“１”のサブデータを“０”のサブデータに変更し、“０”のサブデータを保持するよう構成されている。また、第１のサブデータ回路２２は、読み出し時に“０”あるいは“１”の読み出しサブデータを記憶し、各々ノードＮ（ｉ，ｉ＋１）の“Ｈ”レベルに応答して記憶されている“１”の読み出しサブデータを“０”の読み出しサブデータに変更し、“０”の読み出しサブデータを保持するよう構成されている。
【０１２３】
即ち、クロック同期式インバータＣＩ１とＣＩ２、及びｎチャネルＭＯＳトランジスタＱｎ３２、Ｑｎ３３、Ｑｎ３４で第１のサブデータ回路２２を構成する。また、クロック同期式インバータＣＩ３とＣＩ４、及びｎチャネルＭＯＳトランジスタＱｎ３８、Ｑｎ３９、Ｑｎ４０で第２のサブデータ回路２３を構成する。第１のサブデータ回路２２のノードＮｉが“Ｈ”レベルである状態は、このサブデータ回路２２が“１”の第１の読み出しサブデータあるいは“１”の第１のサブデータを記憶している状態である。また、第２のサブデータ回路２３のノードＮｉ＋１が“Ｈ”レベルである状態は、このサブデータ回路２３が“１”の第２の読み出しサブデータあるいは“１”の第２のサブデータを記憶している状態である。第１のサブデータ回路２２内のノードＮｉが“Ｌ”レベルの状態は、第１のサブデータ回路２２が“０”の第１の読み出しサブデータあるいは“０”の第１のサブデータを記憶している状態である。第２のサブデータ回路２３内のノードＮｉ＋１が“Ｌ”レベルの状態は、第２のサブデータ回路２３が“０”の第２の読み出しサブデータあるいは“０”の第２のサブデータを記憶している状態である。
【０１２４】
ｎチャネルＭＯＳトランジスタＱｎ３１およびＱｎ３７は、第１および第２のサブデータ回路２２、２３とデータ入出力線ＩＯを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ３の出力信号ＣＳＬｉおよびＣＳＬｉ＋１がそれぞれ与えられる。例えば、信号ＣＳＬｉが“Ｈ”になると、
ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記憶回路９中の第１のサブデータ回路２２とデータ入出力線ＩＯとが電気的に接続される。データ入出力線ＩＯはデータ入出力バッファ４に接続されており、この第１のサブデータ回路２２にサブデータを設定することができる。あるいは、この第１のサブデータ回路２２の読み出しサブデータをデータ入出力バッファ４に出力することができる。なお、データ入出力線ＩＯは、図２に示されたデータ記憶回路９の全てに共通である。
【０１２５】
ｎチャネルＭＯＳトランジスタＱｎ３５およびＱｎ４１は、第１および第２のサブデータ回路２２、２３とビット線ＢＬｉあるいはＢＬｉ＋１の電気的接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれば、第１および第２のサブデータ回路２２、２３とビット線ＢＬｉが電気的に接続される。信号ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第２のサブデータ回路２２、２３とビット線ＢＬｉ＋１が電気的に接続される。
【０１２６】
ｎチャネルＭＯＳトランジスタＱｎ３６およびＱｎ４２は、ビット線ＢＬｉと電圧ＶＢＬ１の電気的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接続をそれぞれ制御する。信号ＰＲＥ１が“Ｈ”であればビット線ＢＬｉと電圧ＶＢＬ１が電気的に接続され、信号ＰＲＥ２が“Ｈ”であればビット線ＢＬｉ＋１と電圧ＶＢＬ２が電気的に接続される。
【０１２７】
キャパシタＣＡＰ１の一方の電極が接続されるノードＮ（ｉ、ｉ＋１）には、ビット線ＢＬｉあるいはＢＬｉ＋１を介してメモリセルＭのデータあるいは書き込み状態を示す信号が転送される。ノードＮ（ｉ、ｉ＋１）はデータの転送線２４上にある。第１のサブデータ回路２２ではクロック同期式インバータＣＩ１が、第２のサブデータ回路２３ではクロック同期式インバータＣＩ３がそれぞれ、ノードＮ（ｉ、ｉ＋１）の信号の論理レベルをセンスする。この例では、クロック同期式インバータがノードＮ（ｉ、ｉ＋１）の電圧の絶対値を論理レベルとしてセンスするが、差動型（ディファレンシャル）センスアンプなどを用いてもよく、その場合は、ノードＮ（ｉ、ｉ＋１）の電圧の絶対値と参照（リファランス）電圧との差を論理レベルとして検出する。キャパシタＣＡＰ１の他方の電極は接地される。このキャパシタＣＡＰ１は、例えば２つの配線層間の容量を用いて形成してもよいし、ある配線層と半導体基板間の容量を用いて形成してもよい。また、しきい値電圧が十分低いｎチャネルＭＯＳトランジスタを用いて、そのゲート電極をノードＮ（ｉ、ｉ＋１）に接続し、ソースとドレインを共に接地して形成してもよい。
【０１２８】
上記図１３に示された回路におけるクロック同期式インバータＣＩの具体的な構成は、図１４（ａ）、（ｂ）に示されている。図１４（ａ）はシンボル図であり、図１４（ｂ）はその詳細な回路図である。ｎチャネルＭＯＳトランジスタＱｎ４３とｐチャネルＭＯＳトランジスタＱｐ１２で構成されるインバータ回路の入力端子ＩＮに信号が入力され、出力端子ＯＵＴから反転信号が出力される。このインバータ回路を信号ＣＬＯＣＫとその反転信号ＣＬＯＣＫＢによって活性化したり非活性化するためにｎチャネルＭＯＳトランジスタＱｎ４４とｐチャネルＭＯＳトランジスタＱｐ１１が設けられている。クロック同期式インバータＣＩは、信号ＣＬＯＣＫが“Ｈ”、ＣＬＯＣＫＢが“Ｌ”で活性化され、信号ＣＬＯＣＫが“Ｌ”、ＣＬＯＣＫＢが“Ｈ”で非活性化される。
【０１２９】
信号ＳＥＮ１、ＬＡＴ１、ＳＥＮ２、ＬＡＴ２、ＰＲＯ１、ＰＲＯ２、ＢＬＣ１、ＢＬＣ２、ＰＲＥ１、ＰＲＥ２、ＶＲＦＹ１、ＶＲＦＹ２、及び電圧ＶＢＬ１、ＶＢＬ２、ＶＲＥＧは、図１に示された回路における制御信号および制御電圧発生回路７の出力信号で、図２に示されたデータ記憶回路９の全てに共通である。電圧ＶＣＣは電源電圧で例えば３．３Ｖである。
【０１３０】
この第２の実施の形態によるサブデータ回路では、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となってノードＮ（ｉ、ｉ＋１）の電圧レベルがクロック同期式インバータＣＩ１あるいはＣＩ３でセンスされる前に、第１あるいは第２のサブデータに応じて、ノードＮ（ｉ、ｉ＋１）の電圧レベルがｎチャネルＭＯＳトランジスタＱｎ３３、Ｑｎ３４あるいはＱｎ３９、Ｑｎ４０によって調整される。第１あるいは第２のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）の電圧レベルは“Ｈ”にされる。信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となった状態で、ノードＮ（ｉ、ｉ＋１）の“Ｈ”レベルがクロック同期式インバータＣＩ１あるいはＣＩ３の入力端子に転送されると、ノードＮｉあるいはＮｉ＋１が  “Ｌ”レベルにされる。更に、クロック同期式インバータＣＩ２あるいはＣＩ４によって、“０”のサブデータが記憶される。よって、もともと記憶されている“０”のサブデータは変更されない。もともと記憶されているサブデータが“１”の場合は、ノードＮ（ｉ、ｉ＋１）のレベルが“Ｈ”の時に“０”のサブデータに変更されて記憶され、ノードＮ（ｉ、ｉ＋１）のレベルが“Ｌ”の時には“１”のサブデータを保持する。
【０１３１】
なお、第１及び第２のサブデータ回路２２、２３は、上記実施例の構成によらず、上述した機能を有する種々様々な回路を用いて同様に実現できる。
【０１３２】
図１５は、上記データ記憶回路９における図１３に示された回路の周辺の回路構成を示している。第１のサブデータ回路２２内のノードＮｉにｎチャネルＭＯＳトランジスタＱｎ４５のゲート電極とｎチャネルＭＯＳトランジスタＱｎ４７の電流通路の一端が接続され、第２のサブデータ回路２３内のノードＮｉ＋１にｎチャネルＭＯＳトランジスタＱｎ４６のゲート電極とｎチャネルＭＯＳトランジスタＱｎ４８の電流通路の一端がそれぞれ接続される。ｎチャネルＭＯＳトランジスタＱｎ４５、Ｑｎ４６は、全てのサブデータ回路が“０”のサブデータを記憶しているか否かを検出するための回路である。全てのサブデータ回路が“０”のサブデータを記憶している場合、信号線ＰＴと接地レベルが非導通となり、４２２４個のサブデータ回路の内１つでも“１”のサブデータを記憶していると、信号線ＰＴと接地レベルが導通となる。ｎチャネルＭＯＳトランジスタＱｎ４７、Ｑｎ４８は、全てのサブデータ回路に“０”のサブデータを記憶させるための回路である。信号ＰＲＳＴが“Ｈ”になると、４２２４個のサブデータ回路に“０”のサブデータがセットされる。
【０１３３】
図１６及び図１７はそれぞれ、メモリセルに記憶されている４値データの読み出し動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示す。ここでは、４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。またここでは、電圧ＶＢＬ２は０Ｖ、信号ＢＬＣ２は“Ｌ”、ＰＲＥ２は“Ｈ”の状態を維持するので図１６及び図１７図への表示を省略している。
【０１３４】
まず、電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ１）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．８Ｖにされる（ｔ２）。
【０１３５】
ここで、メモリセルＭに記憶されているデータとしきい値電圧の関係を表７に示す。
【０１３６】
【表７】
0003825739.tif 000008
【０１３７】
選択ワード線ＷＬ２が１．８Ｖになると、メモリセルが“３”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである。それ以外の場合はビット線ＢＬｉは“Ｌ”となる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧をノードＮ（ｉ、ｉ＋１）に転送する（ｔ３）。信号ＢＬＣ１が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になって、ビット線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ４）。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバータＣＩ１とＣＩ２は非活性化される（ｔ５）。信号ＰＲＯ１が“Ｈ”になって（ｔ６）、信号ＳＥＮ１が“Ｈ”になる（ｔ７）とクロック同期式インバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる（ｔ８）とクロック同期式インバータＣＩ２が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となって（ｔ９）メモリセルＭのしきい値電圧が１．８Ｖ以上か否かを検出する動作が終わる。メモリセルが“３”データを記憶している場合のみ、第１のサブデータ回路２２の第１の読み出しサブデータは“０”となる。それ以外の場合は、第１の読み出しサブデータは“１”である。
【０１３８】
続いてメモリセルＭのしきい値電圧が１．０Ｖ以上か否かを検出する動作に入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ１０）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．０Ｖにされる（ｔ１１）。
【０１３９】
選択ワード線ＷＬ２が１．０Ｖになると、メモリセルが“３”あるいは“２”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである。それ以外の場合はビット線ＢＬｉは“Ｌ”となる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）に転送する（ｔ１２）。信号ＢＬＣ１が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ１３）。信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバータＣＩ３とＣＩ４は非活性化される（ｔ１４）。信号ＰＲＯ２が“Ｈ”になって（ｔ１５）、信号ＳＥＮ２が“Ｈ”になる（ｔ１６）とクロック同期式インバータＣＩ３が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ１７）とクロック同期式インバータＣＩ４が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ２が“Ｌ”となって（ｔ１８）メモリセルＭのしきい値電圧が１．０Ｖ以上か否かを検出する動作が終わる。メモリセルが“３”あるいは“２”データを記憶している場合のみ、第２のサブデータ回路２３の第２の読み出しサブデータは“０”となる。それ以外の場合は、第２の読み出しサブデータは“１”である。
【０１４０】
続いてメモリセルＭのしきい値電圧が０．０Ｖ以上か否かを検出する動作に入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ１９）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２は０．０Ｖである（ｔ２０）。
【０１４１】
選択ワード線ＷＬ２が０．０Ｖであると、メモリセルが“３”あるいは“２”あるいは“１”データを記憶している場合のみビット線ＢＬｉは“Ｈ”のままである。それ以外の場合はビット線ＢＬｉは“Ｌ”となる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）に転送する（ｔ２１）。信号ＢＬＣ１が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ２２）。同時に、電圧ＶＲＥＧが０Ｖ、信号ＶＲＦＹ２が“Ｈ”となって、第２の読み出しサブデータが“０”の場合のみノードＮ（ｉ、ｉ＋１）は“Ｌ”にされる。その後、電圧ＶＲＥＧがＶＣＣ、信号ＶＲＦＹ１が“Ｈ”となって、第１の読み出しサブデータが“０”の場合のみノードＮ（ｉ、ｉ＋１）は“Ｈ”にされる（ｔ２３）。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバータＣＩ１とＣＩ２は非活性化される（ｔ２４）。信号ＰＲＯ１が“Ｈ”になって（ｔ２５）、信号ＳＥＮ１が“Ｈ”になる（ｔ２６）とクロック同期式インバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる（ｔ２７）とクロック同期式インバータＣＩ２が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となって（ｔ２８）メモリセルＭのしきい値電圧が０．０Ｖ以上かどうかを検出する動作が終わる。メモリセルが“３”あるいは“１”データを記憶している場合のみ、第１のサブデータ回路２２の第１の読み出しサブデータは“０”となる。それ以外の場合は、第１の読み出しサブデータは“１”である。
【０１４２】
信号ＣＳＬｉが“Ｈ”になる（ｔ３０）と、第１の読み出しサブデータは、データ入出力線ＩＯに出力されてデータ出力バッファ４を介してデータ入出力端子５から、外部へ出力される。信号ＣＳＬｉ＋１が“Ｈ”になる（ｔ３１）と、第２の読み出しサブデータは、データ入出力線ＩＯに出力され、データ出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【０１４３】
読み出し動作中、非選択ビット線ＢＬｉ＋１は、電圧ＶＢＬ２によって固定される。ここでは例えば０Ｖにしておく。
【０１４４】
表８に、メモリセルの４値データと第１および第２の読み出しサブデータの関係を示す。
【０１４５】
【表８】
0003825739.tif 000009
【０１４６】
図１８は、データ記憶回路９への制御データの初期設定と書き込み動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示す。ここでは、４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。
【０１４７】
ビット線ＢＬｉに備えられたデータ記憶回路９への制御データの初期設定は次のように行われる。第１のサブデータ回路２２の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉが“Ｈ”になって、まず第１のサブデータ回路２２に初期サブデータが記憶される。次に、第２のサブデータ回路２３の初期サブデータがデータ入出力線ＩＯに転送され、信号ＣＳＬｉ＋１が“Ｈ”になって、第２のサブデータ回路２３に初期サブデータが記憶される。このとき、初期制御データと初期サブデータの関係は、以下の表９に示される。
【０１４８】
【表９】
0003825739.tif 000010
【０１４９】
ここで、全ての初期制御データの設定以前に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路９の制御データを“０”にリセットしておくことが望ましい。後ほど説明するように制御データ“０”によってメモリセルＭの状態は変化させられないので、２１１２個のデータ記憶回路９の内、所望のデータ記憶回路のみに外部から初期制御データを設定すればよい。もちろん２１１２個全部のデータ記憶回路９に初期制御データを外部から設定してもよい。信号ＳＥＮ１は“Ｈ”、ＬＡＴ１は“Ｈ”、ＶＲＦＹ１は“Ｌ”、ＳＥＮ２は“Ｈ”、ＬＡＴ２は“Ｈ”、ＶＲＦＹ２は“Ｌ”、電圧ＶＲＥＧはＶＣＣのままなので図１８への表示は省略している。
【０１５０】
書き込み動作では、まず信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉは選択される（ｔ１）。電圧ＶＢＬ２がＶＣＣとなって、ｎチャネルＭＯＳトランジスタＱｎ３２を介して、非選択ビット線ＢＬｉ＋１をＶＣＣに充電する（ｔ２〜ｔ３）。また、信号ＰＲＯ１が“Ｈ”となって、第１のサブデータに従って選択ビット線ＢＬｉは充電される（ｔ２〜ｔ３）。このときビット線ＢＬｉは、制御データが“０”または“２”の場合ＶＣＣに充電され、制御データが“１”または“３”の場合０Ｖにされる。また、選択ゲート線ＳＧ１とワード線ＷＬ１〜ＷＬ４がＶＣＣにされる（ｔ２〜ｔ３）。選択ゲート線ＳＧ２は０Ｖのままである。この後、信号ＰＲＯ２が１．８Ｖとなって、第２のサブデータに従って選択ビット線ＢＬｉの電圧は変更される（ｔ３）。第２のサブデータが“０”の場合、予め０Ｖであったビット線ＢＬｉは１．８ＶよりｎチャネルＭＯＳトランジスタＱｎ３８のしきい値電圧（例えば１Ｖ）分低い０．８Ｖに充電される。第２のサブデータが“０”の場合、予めＶＣＣであったビット線ＢＬｉはｎチャネルＭＯＳトランジスタＱｎ３８が非導通なのでＶＣＣのままである。第２のサブデータが“１”の場合、ｎチャネルＭＯＳトランジスタＱｎ３８が導通なのでビット線ＢＬｉは０Ｖである。
【０１５１】
この結果、ビット線ＢＬｉは、制御データが“０”の場合ＶＣＣに、制御データが“１”の場合０．８Ｖに、制御データが“２”の場合０Ｖに、制御データが“３”の場合０Ｖになる。選択ワード線ＷＬ２が２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの浮遊ゲートへの電子注入が制御データに応じて始まる（ｔ３〜ｔ４）。ビット線ＢＬが０Ｖの場合、メモリセルのチャネルとワード線間の電位差が２０Ｖで電子注入が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセルのチャネルとワード線間の電位差が１９．２Ｖで電子注入が起こるが、メモリセルのチャネルとワード線間の電位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣの場合、メモリセルのチャネルとワード線間の電位差が小さいため電子注入が実質的に起こらない。ワード線ＷＬ１〜ＷＬ４がＶＣＣに低下された（ｔ４〜ｔ５）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は０Ｖにリセットされる（ｔ５〜ｔ６）。電圧ＶＢＬ１は０Ｖである。またワード線ＷＬ１〜ＷＬ４も０Ｖにリセットされる（ｔ５〜ｔ６）。
【０１５２】
図１９，図２０，図２１はそれぞれ、図１８に示された時間ｔ１〜ｔ６で行われる書き込み動作後の、メモリセルの書き込み状態を検出する書き込みベリファイ動作を示している。ここでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が選択されている場合を示しており、４値記憶の例である。記憶レベルを３レベルに限定すれば容易に３値記憶が実施できる。またここでは、電圧ＶＢＬ２は０Ｖ、信号ＢＬＣ２は“Ｌ”、ＰＲＥ２は“Ｈ”のままなので図１９，図２０，図２１への表示を省略している。
【０１５３】
まず、電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ１）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が２．０Ｖにされる（ｔ２）。
【０１５４】
選択ワード線ＷＬ２が２．０Ｖになると、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである。“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる。“２”あるいは“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“３”データを記憶している状態に達しないのでビット線ＢＬｉは“Ｌ”になる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）に転送する（ｔ３）。信号ＢＬＣ１が“Ｌ”に戻った後、信号ＶＲＦＹ１が“Ｈ”となり、第１のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）は“Ｈ”にされる。ここで電圧ＶＲＥＧはＶＣＣである。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバータＣＩ１とＣＩ２は非活性化される（ｔ６）。信号ＰＲＯ１が“Ｈ”になって（ｔ７）、信号ＳＥＮ１が“Ｈ”になる（ｔ８）とクロック同期式インバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる（ｔ９）とクロック同期式インバータＣＩ２が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となった（ｔ１０）後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧をノードＮ（ｉ、ｉ＋１）に再度転送する（ｔ１１）。信号ＶＲＦＹ２が“Ｈ”となり（ｔ１２）、第２のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）は“Ｈ”にされる。ここで電圧ＶＲＥＧはＶＣＣである。同時に、信号ＰＲＥ１が“Ｈ”となってビット線ＢＬｉは０Ｖにリセットされる（ｔ１２）。信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバータＣＩ３とＣＩ４は非活性化される（ｔ１４）。信号ＰＲＯ２が“Ｈ”になって（ｔ１５）、信号ＳＥＮ２が“Ｈ”になる（ｔ１６）とクロック同期式インバータＣＩ３が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ１７）とクロック同期式インバータＣＩ４が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。この後、信号ＰＲＯ２が“Ｌ”となり（ｔ１８）、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達しているか否かの検出が終了する。この時点で、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合のみ、“３”の制御データを記憶しているデータ記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される（変更されない）。
【０１５５】
続いて“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達しているか否かを検出する動作に入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ１９）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．２Ｖにされる（ｔ２０）。
【０１５６】
選択ワード線ＷＬ２が１．２Ｖになると、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである。“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる。“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルは“２”データを記憶している状態に達しないのでビット線ＢＬｉは“Ｌ”になる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）に転送する（ｔ２１）。信号ＢＬＣ１が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ２２）。同時に、信号ＰＲＯ１が１．２Ｖとなり、第１のサブデータが“１”の場合、ノードＮ（ｉ、ｉ＋１）は“Ｌ”にされる。第１のサブデータが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと“Ｈ”の場合は、ノードＮ（ｉ、ｉ＋１）は“Ｈ”のままである。第１のサブデータが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと“Ｌ”の場合は、ｎチャネルＭＯＳトランジスタＱｎ３２のしきい値電圧を１Ｖとすると、１．２Ｖの信号ＰＲＯ１によってノードＮ（ｉ、ｉ＋１）は高々０．２Ｖにしかならない。０．２ＶのノードＮ（ｉ、ｉ＋１）の電圧が“Ｌ”と検出されるようにクロック同期式インバータＣＩ３を設定しておけば、ノードＮ（ｉ、ｉ＋１）は“Ｌ”のままである。続いて、信号ＶＲＦＹ２が“Ｈ”となって、第２のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）は“Ｈ”に変更される（ｔ２３）。信号ＳＥＮ２とＬＡＴ２が“Ｌ”になってクロック同期式インバータＣＩ３とＣＩ４は非活性化される（ｔ２４）。信号ＰＲＯ２が“Ｈ”になって（ｔ２５）、信号ＳＥＮ２が“Ｈ”になる（ｔ２６）とクロック同期式インバータＣＩ３が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ２が“Ｈ”になる（ｔ２７）とクロック同期式インバータＣＩ４が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ２が“Ｌ”となって（ｔ２８）、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達しているか否かを検出する動作は終わる。この時点で、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される（変更されない）。
【０１５７】
続いて“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達しているか否かを検出する動作に入る。電圧ＶＢＬ１がＶＣＣとなってビット線ＢＬｉが“Ｈ”に充電される（ｔ３０）。続いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離される。次いで、選択されたブロックの選択ゲート線ＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ３１）。
【０１５８】
選択ワード線ＷＬ２が０．４Ｖになると、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していればビット線ＢＬｉは“Ｈ”のままである。“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していなければビット線ＢＬｉは“Ｌ”になる。この後、信号ＢＬＣ１を“Ｈ”にして、変調されたビット線ＢＬｉの電圧を転送線２４を介してノードＮ（ｉ、ｉ＋１）に転送する（ｔ３２）。信号ＢＬＣ１が“Ｌ”に戻ると信号ＰＲＥ１が“Ｈ”になってビット線ＢＬｉは０Ｖの電圧ＶＢＬ１にされリセットされる（ｔ３３）。同時に、信号ＰＲＯ２が１．２Ｖとなり、第２のサブデータが“１”の場合、ノードＮ（ｉ、ｉ＋１）は“Ｌ”にされる。第２のサブデータが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと“Ｈ”の場合は、ノードＮ（ｉ、ｉ＋１）は“Ｈ”のままである。第２のサブデータが“０”の場合でノードＮ（ｉ、ｉ＋１）がもともと“Ｌ”の場合は、ｎチャネルＭＯＳトランジスタＱｎ３８のしきい値電圧を１Ｖとすると、１．２Ｖの信号ＰＲＯ２によってノードＮ（ｉ、ｉ＋１）は高々０．２Ｖにしかならない。０．２ＶのノードＮ（ｉ、ｉ＋１）の電圧が“Ｌ”と検出されるようにクロック同期式インバータＣＩ１を設定しておけば、ノードＮ（ｉ、ｉ＋１）は“Ｌ”のままである。続いて、信号ＶＲＦＹ１が“Ｈ”となって、第１のサブデータが“０”の場合のみ、ノードＮ（ｉ、ｉ＋１）は“Ｈ”に変更される（ｔ３４）。信号ＳＥＮ１とＬＡＴ１が“Ｌ”になってクロック同期式インバータＣＩ１とＣＩ２は非活性化される（ｔ３５）。信号ＰＲＯ１が“Ｈ”になって（ｔ３６）、信号ＳＥＮ１が“Ｈ”になる（ｔ３７）とクロック同期式インバータＣＩ１が活性化され、ノードＮ（ｉ、ｉ＋１）の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる（ｔ３８）とクロック同期式インバータＣＩ２が活性化され、センスされたノードＮ（ｉ、ｉ＋１）の信号の論理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となって（ｔ３９）、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達しているか否かを検出する動作は終わる。この時点で、“３”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“３”データを記憶している状態に達していると検出された場合と、“２”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“２”データを記憶している状態に達していると検出された場合と、“１”の制御データを記憶しているデータ記憶回路に対応するメモリセルが“１”データを記憶している状態に達していると検出された場合のみ、記憶回路の制御データは“０”データに変更され、そのほかの場合は、制御データは保持される（変更されない）。
【０１５９】
書き込みベリファイ動作で、メモリセルの書き込み状態からデータ記憶回路９に記憶されている制御データが表１０のように変更される。
【０１６０】
【表１０】
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【０１６１】
即ち、第１のサブデータ回路２２と第２のサブデータ回路２３を含むデータ記憶回路９内で、選択されたメモリセルの書き込み状態と第１のサブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の信号の論理レベルを第２のサブデータ回路２３が検出する。更に、選択されたメモリセルの書き込み状態と第２のサブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の信号の論理レベルを第１のサブデータ回路２２が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現することができる。
【０１６２】
図１８のｔ１〜ｔ６に示される書き込み動作と、図１９，図２０，図２１に示された書き込みベリファイ動作を、全ての制御データが“０”になるまで繰り返し、メモリセルＭへのデータ書き込みは行われる。初期制御データが“０”であれば、メモリセルＭの状態は変わらない。初期制御データが“１”であれば、メモリセルＭには“１”の書き込み状態が設定される。初期制御データが“２”であれば、メモリセルＭには“２”の書き込み状態が設定される。初期制御データが“３”であれば、メモリセルＭには“３”の書き込み状態が設定される。全ての制御データが“０”であるかどうかは、信号線ＰＴと接地レベルが導通か非導通かを検出すればわかる。全ての制御データが“０”であれば、信号線ＰＴと接地レベルは非導通である。また、書き込み動作毎に選択されたワード線ＷＬの電圧を徐々に増加させても良い。
【０１６３】
即ち、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルＭを含んで構成されるメモリセルアレイ１と、前記メモリセルアレイ１に対して設けられ、前記メモリセルＭの書き込み状態を示す読み出し信号を転送するための転送線２４と、前記メモリセルアレイ１中の選択されたメモリセルＭに書き込み動作中に印加される書き込み制御電圧を決める制御データを記憶するデータ記憶回路９とを具備し、前記データ記憶回路９は、第１のサブデータ回路２２（ＣＩ１、ＣＩ２、Ｑｎ３２、Ｑｎ３３、Ｑｎ３４）と第２のサブデータ回路２３（ＣＩ３、ＣＩ４、Ｑｎ３８、Ｑｎ３９、Ｑｎ４０）を含み、前記制御データは前記第１のサブデータ回路２２に記憶されている第１のサブデータと前記第２のサブデータ回路２３に記憶されている第２のサブデータで構成され、前記データ記憶回路９は、前記データ記憶回路９に記憶されている前記制御データに基づいて選択されたメモリセルＭに前記書き込み制御電圧を印加し、前記第２のサブデータ回路２３は、選択されたメモリセルＭの書き込み状態と前記第１のサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルＭが書き込み十分であると検出した場合に書き込みを抑制するように前記第２のサブデータを変更することを特徴とする。
【０１６４】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１６５】
（１）前記第２のサブデータ回路２３は、選択されたメモリセルＭの書き込み状態と前記第１のサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを、前記第２のサブデータ回路２３に記憶されている前記第２のサブデータに応じて選択的に検出する。
【０１６６】
（２）前記第１のサブデータ回路２２は、選択されたメモリセルＭの書き込み状態と前記第２のサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを検出し、選択されたメモリセルＭが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更する。
【０１６７】
（３）前記第１のサブデータ回路２２は、選択されたメモリセルＭの書き込み状態と前記第２のサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを、前記第１のサブデータ回路２３に記憶されている前記第１のサブデータに応じて選択的に検出する。
【０１６８】
（４）さらに、前記第１のサブデータ回路２２は、選択されたメモリセルＭの書き込み状態と前記第２のサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを、前記第１のサブデータ回路２２に記憶されている前記第１のサブデータに応じて選択的に検出し、選択されたメモリセルが書き込み十分であると検出した場合に書き込みを抑制するように前記第１のサブデータを変更する。
【０１６９】
（５）前記メモリセルＭは４値記憶可能であって、前記第１および第２のサブデータ回路２２、２３はそれぞれ１つのフリップフロップ回路（クロック同期式インバータＣＩ１とＣＩ２のフリップフロップ回路、およびクロック同期式インバータＣＩ３とＣＩ４のフリップフロップ回路）を含む。
【０１７０】
（６）前記メモリセルＭは３値記憶可能であって、前記第１および第２のサブデータ回路２２、２３はそれぞれ１つのフリップフロップ回路（クロック同期式インバータＣＩ１とＣＩ２のフリップフロップ回路、およびクロック同期式インバータＣＩ３とＣＩ４のフリップフロップ回路）を含む。
【０１７１】
また、本発明における不揮発性半導体記憶装置は、複数の不揮発性メモリセルＭを含んで構成されるメモリセルアレイ１と、前記メモリセルアレイ１に対して設けられ、メモリセルＭのデータを示す読み出し信号を転送するための転送線２４と、前記メモリセルアレイ１中の選択されたメモリセルＭのデータを示す読み出しデータを記憶するデータ記憶回路９とを具備し、前記データ記憶回路９は、第１のサブデータ回路２２（ＣＩ１、ＣＩ２、Ｑｎ３２、Ｑｎ３３、Ｑｎ３４）と第２のサブデータ回路２３（ＣＩ３、ＣＩ４、Ｑｎ３８、Ｑｎ３９、Ｑｎ４０）を含み、前記読み出しデータは前記第１のサブデータ回路２２に記憶されている第１の読み出しサブデータと前記第２のサブデータ回路２３に記憶されている第２の読み出しサブデータで構成され、前記第１のサブデータ回路２２は、選択されたメモリセルのデータと前記第２の読み出しサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを検出して記憶することを特徴とする。
【０１７２】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【０１７３】
（１）前記第１のサブデータ回路２２は、選択されたメモリセルＭのデータと前記第２の読み出しサブデータから決まる前記転送線２４上の前記読み出し信号の論理レベルを、前記第１のサブデータ回路２２に記憶されている前記第１の読み出しサブデータに応じて選択的に検出する。
【０１７４】
（２）前記メモリセルＭは４値記憶可能であって、前記第１および第２のサブデータ回路２２、２３はそれぞれ１つのフリップフロップ回路（クロック同期式インバータＣＩ１とＣＩ２のフリップフロップ回路、およびクロック同期式インバータＣＩ３とＣＩ４のフリップフロップ回路）を含む。
【０１７５】
（３）前記メモリセルＭは３値記憶可能であって、前記第１および第２のサブデータ回路２２、２３はそれぞれ１つのフリップフロップ回路（クロック同期式インバータＣＩ１とＣＩ２のフリップフロップ回路、およびクロック同期式インバータＣＩ３とＣＩ４のフリップフロップ回路）を含む。
【０１７６】
以上のようにして、本発明の第２の実施の形態に係わるＥＥＰＲＯＭは、第１のサブデータ回路２２と第２のサブデータ回路２３を含むデータ記憶回路９内で、選択されたメモリセルＭの書き込み状態と第１のサブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の信号の論理レベルを第２のサブデータ回路２３が検出する。場合によってはさらに、選択されたメモリセルＭの書き込み状態と第２のサブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の信号の論理レベルを第１のサブデータ回路２２が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。また、選択されたメモリセルＭのデータと第２の読み出しサブデータから決まる転送線２４のノードＮ（ｉ、ｉ＋１）上の読み出し信号の論理レベルを第１のサブデータ回路２２が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現することができる。
【０１７７】
なお、本発明は上述した第１、第２の実施の形態に限定されるものではない。ＮＯＲ型のメモリセルアレイを有する多値記憶不揮発性半導体記憶装置であっても同様に実施できる。また、ホットエレクトロン注入書き込み式多値記憶不揮発性半導体記憶装置であっても同様に実施できる。
【０１７８】
その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【０１７９】
【発明の効果】
本願の発明に係わるＥＥＰＲＯＭは、第１のサブデータ回路と第２のサブデータ回路を含むデータ記憶回路内で、選択されたメモリセルの書き込み状態と第１のサブデータから決まる転送線上の読み出し信号の論理レベルを第２のサブデータ回路が検出する。場合によってはさらに、選択されたメモリセルの書き込み状態と第２のサブデータから決まる転送線上の読み出し信号の論理レベルを第１のサブデータ回路が検出する。これによって、データ記憶回路に記憶されている制御データの変換が簡単に行えるようになり、回路を簡素化できる。
【０１８０】
また、選択されたメモリセルのデータと第２の読み出しサブデータから決まる転送線上の読み出し信号の論理レベルを第１のサブデータ回路が検出する。これによって、メモリセルのデータの読み出しが簡単に行えるようになり、回路を簡素化できる。よって、安価なＥＥＰＲＯＭを実現することができる。
【０１８１】
従って、本発明によれば、メモリセル以外の制御回路を簡素にすることのできる多値記憶方式のＥＥＰＲＯＭが得られる。また、多値記憶ＥＥＰＲＯＭを２値記憶ＥＥＰＲＯＭとして用いる場合にも、制御回路を有効に利用できる多値記憶方式のＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図１に示した不揮発性半導体記憶装置におけるメモリセルアレイ及びビット線制御回路の構成例を示す回路図。
【図３】図２に示されたメモリセルと選択トランジスタの断面構成図。
【図４】図２に示されたＮＡＮＤ型セルユニットと２つの選択トランジスタの断面構成図。
【図５】図２に示されたメモリセルアレイとデータ記憶回路のより具体的な構成例について説明するためのもので、２本のビット線に着目して一部の回路構成を抽出して示す回路図。
【図６】データ記憶回路における図５に示した回路の周辺の回路構成を示す回路図。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルに記憶されている４値データの読み出し動作を示すタイミングチャート。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ記憶回路への制御データの初期設定と書き込み動作を示すタイミングチャート。
【図９】本発明の第１の実施の形態に係わる不揮発性半導体記憶装置の書き込みベリファイ動作を示すタイミングチャート。
【図１０】本発明の第１の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている２値データの読み出し動作を示すタイミングチャート。
【図１１】本発明の第１の実施の形態に係わる不揮発性半導体記憶装置のサブデータ回路へのサブデータの初期設定と書き込み動作を示すタイミングチャート。
【図１２】本発明の第１の実施の形態に係わる不揮発性半導体記憶装置のベリファイ動作を示すタイミングチャート。
【図１３】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置の構成について説明するためのもので、上記図２に示されたメモリセルアレイとデータ記憶回路のより具体的な他の構成例を示す回路図。
【図１４】図１３に示された回路におけるクロック同期式インバータのシンボル図及びその詳細な回路図。
【図１５】データ記憶回路における図１３に示された回路の周辺の回路構成を示す回路図。
【図１６】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている４値データの第１の読み出し動作を示すタイミングチャート。
【図１７】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置のメモリセルに記憶されている４値データの第２の読み出し動作を示すタイミングチャート。
【図１８】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置のデータ記憶回路への制御データの初期設定と書き込み動作を示すタイミングチャート。
【図１９】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置の第１の書き込みベリファイ動作を示すタイミングチャート。
【図２０】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置の第２の書き込みベリファイ動作を示すタイミングチャート。
【図２１】本発明の第２の実施の形態に係わる不揮発性半導体記憶装置の第３の書き込みベリファイ動作を示すタイミングチャート。
【符号の説明】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号および制御電圧発生回路、８…制御信号入出力端子、９…データ記憶回路、１０…ｐ型半導体基板、１１…ｎ型の拡散層、１２…絶縁膜、１３…浮遊ゲート、１４…絶縁膜、１５…制御ゲート、１６…絶縁膜、１７…選択ゲート、２４…転送線、Ｍ…メモリセル、Ｓ１、Ｓ２…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧ…選択ゲート線、ＳＲＣ…ソース線、Ｑｎ…ｎチャネルＭＯＳトランジスタ、Ｑｐ…ｐチャネルＭＯＳトランジスタ、ＣＡＰ１…キャパシタ、ＣＩ…クロック同期式インバータ、ＶＣＣ…電源電圧。
【図１】
0003825739.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003825739.tif 000027
【図１７】
0003825739.tif 000028
【図１８】
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【図１９】
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【図２０】
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【図２１】
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