(57)【特許請求の範囲】
【請求項１】
Ｘ系アドレス信号とＹ系アドレス信号とが時系列的に入力されてなるアドレス端子と、
外部端子から供給された制御信号により内部動作に必要なタイミング信号を発生させる制御回路と、
上記アドレス端子から入力されたＸアドレス信号を取り込んで内部アドレス信号を形成するＸアドレスバッファと、
上記Ｘアドレスバッファにより形成された内部アドレス信号を受け、記憶されたＸ系不良アドレスと比較して上記制御回路により発生された動作タイミング信号に同期して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路と、
上記Ｘアドレスバッファにより形成された内部アドレス信号を受けてプリデコード信号を形成するとともに、そのプリデコード信号を上記制御回路により発生された動作タイミング信号により保持させるスタティック型回路からなるプリデコード回路と、
上記プリデコード信号の組み合わせと上記アドレス比較回路からの不一致信号との組み合わせにより正規回路のワード線を選択するワード線選択回路と、
上記アドレス比較回路からの一致信号により、冗長回路のワード線を選択する冗長ワード線選択回路とを備え、
上記Ｘアドレスバッファは、上記制御回路により形成されたアドレス取り込みタイミング信号によりラッチ動作を行うスルーラッチ回路からなり、
上記不良アドレス記憶回路及び比較回路と上記プリデコード回路は、上記Ｘアドレスバッファがスルー状態のときからの内部アドレス信号が供給されて並行してそれぞれの動作を行うことを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記不良アドレス記憶及び比較回路は、
非反転と反転からなる複数の相補アドレス信号がそれぞれ一端に印加され、他端が共通接続されてなる複数対からなるヒューズ手段と、
上記複数対のヒューズ手段の共通接続側のレベルが一方のレベルにあることを判定する論理ゲート回路を含み、
上記一対のヒューズが上記不良アドレスに対応して選択的に切断されてなるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項３】
請求項１又は２において、
上記制御回路は、外部端子から供給されたクロック信号に同期して入力された制御信号の組み合わせから動作モードを判定し、動作タイミング信号を発生させるとともに、書き込み信号と読み出し信号を上記クロック信号に同期して入出力させるタイミング信号を発生させるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項４】
Ｘ系アドレス信号とＹ系アドレス信号とが時系列的に入力されてなるアドレス端子と、
外部端子から供給された制御信号により内部動作に必要なタイミング信号を発生させる制御回路と、
上記アドレス端子から入力されたＸアドレス信号を取り込んで第１の内部アドレス信号を形成する第１のＸアドレスバッファと、
上記アドレス端子から入力されたＸアドレス信号を受け、上記制御回路により形成されたタイミング信号により上記Ｘアドレス信号を保持して第２の内部アドレス信号を形成する第２のＸアドレスバッファと、
上記第１のＸアドレスバッファにより形成された第１の内部アドレス信号を受け、記憶されたＸ系不良アドレスとを比較して上記制御回路により発生された動作タイミング信号に同期して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路と、
上記第２のＸアドレスバッファにより形成された第２の内部アドレス信号を受けてプリデコード信号を形成するスタティック型回路からなるプリデコード回路と、
上記プリデコード信号の組み合わせと上記アドレス比較回路からの不一致信号との組み合わせにより正規回路のワード線を選択するワード線選択回路と、
上記アドレス比較回路からの一致信号により、冗長回路のワード線を選択する冗長ワード線選択回路とを備え、
上記第１及び第２のＸアドレスバッファは、それぞれが上記制御回路により形成されたアドレス取り込みタイミング信号によりラッチ動作を行うスルーラッチ回路からなり、
上記不良アドレス記憶回路及び比較回路は、上記第１のＸアドレスバッファがスルー状態のときからの第１の内部アドレス信号が供給され、上記プリデコード回路は、上記第２のＸアドレスバッファがスルー状態のときからの第２の内部アドレス信号が供給されて並行同時にそれぞれの動作を行うことを特徴とするダイナミック型ＲＡＭ。
【請求項５】
請求項４において、
上記不良アドレス記憶及び比較回路は、
非反転と反転からなる複数の相補アドレス信号がそれぞれ一端に印加され、他端が共通接続されてなる複数対からなるヒューズ手段と、
上記複数対のヒューズ手段の共通接続側のレベルが一方のレベルにあることを判定する論理ゲート回路を含み、
上記一対のヒューズが上記不良アドレスに対応して選択的に切断されてなることを特徴とするダイナミック型ＲＡＭ。
【請求項６】
請求項４又は５において、
上記制御回路は、外部端子から供給されたクロック信号に同期して入力された制御信号の組み合わせから動作モードを判定し、動作タイミング信号を発生させるとともに、書き込み信号と読み出し信号を上記クロック信号に同期して入出力させるタイミング信号を発生させるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項７】
請求項６において、
上記第１のＸアドレスバッファと第２のＸアドレスバッファの一端側が隣接するように一直線上に並べて配置され、第１のＸアドレスバッファの他端側には上記不良アドレス記憶及び比較回路が配置され、上記第２のＸアドレスバッファの他端側には上記プリデコード回路が配置されるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項８】
請求項３又は６において、
上記クロック信号は、
外部端子から入力されたクロックを遅延させる入力段回路と、
かかる入力段回路を通したパルス信号を受けてその出力信号を順次に伝播させる基本遅延単位を構成する論理積ゲート回路からなるフォワード・ディレイ・アレイと、
上記入力段回路を通したパルスと各論理積ゲート回路の出力信号とを受け、その出力を上記フォワード・ディレイ・アレイの所定の論理積ゲートのゲート制御信号として伝えるミラー制御回路と、
上記ミラー制御回路から対応する出力信号が供給され、かかるミラー制御回路を通したパルスエッジを上記フォワード・ディレイ・アレイとは逆方向に伝播させる基本遅延単位を構成する論理積ゲート回路からなるバックワード・ディレイ・アレイとを含む同期クロック発生回路により形成され、
上記バックワード・ディレイ・アレイから出力されたクロック信号は、上記外部端子から入力されたクロックと２周期遅れて位相が一致させられるものであることを特徴とするダイナミック型ＲＡＭ。
【請求項９】
請求項３又は６において、
上記外部端子から供給されたクロック信号を受け、該クロック信号と位相が一致する内部クロック信号を形成する同期クロック発生回路を備え、
上記制御回路は、上記内部クロック信号に同期して動作することを特徴とするダイナミック型ＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に関し、主にシンクロナスＤＲＡＭにおける欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ダイナミック型ＲＡＭに関しては、日経マグロウヒル社１９９５年７月３１日発行「日経エレクトロニクス」No.641、pp.99-214 がある。
【０００３】
【発明が解決しようとする課題】
不良ワード線を冗長ワード線に切り替える欠陥救済回路を備えたダイナミック型ＲＡＭでは、入力されたアドレス信号が不良アドレスか否かを判定し、不良ワード線に対するアクセスと判定されたなら、その正規回路側の選択動作を禁止しして冗長ワード線を選択するようにするため上記不良アドレスの判定を行う分だけ余分に時間がかかる。このことは、不良が存在しない正規ワード線を選択する場合においても、上記正規ワード線の選択動作の条件として上記不良アドレスの比較結果により不良アドレスではないという判定結果が必要とされるために同様に時間がかかってしまう。本願発明者においては、上記不良アドレスの比較による動作遅延を解消するために、アドレス信号のセットアップ時間を利用することを考えた。
【０００４】
この発明の目的は、欠陥救済機能を持ちつつ、高速動作を実現したダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレス端子から入力されたＸアドレス信号を取り込んで内部アドレス信号を形成するＸアドレスバッファを動作状態にしておいて、かかる内部アドレス信号を記憶されたＸ系不良アドレスと比較して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路に供給して不良アドレス記憶及び比較回路の起動動作を実質的に先行させるようにする。
【０００６】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の概略ブロック図が示されている。同図に示されたＳＤＲＡＭは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【０００７】
この実施例のＳＤＲＡＭは、メモリバンク０（ＢＡＮＫ０）を構成するメモリアレイ(MEMORY ARRAY)２００Ａと、メモリバンク１（ＢＡＮＫ１）を構成するメモリアレイ（MEMORY ARRAY）２００Ｂとを備える。上記それぞれのメモリアレイ２００Ａ，２００Ｂは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【０００８】
メモリアレイ２００Ａの図示しないワード線はロウ（Ｘ）デコーダ（ROW DECODER)２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ａに結合される。センスアンプびカラム選択回路２０２Ａにおけるセンスアンプ(SENSE AMPLIFIER) は、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム（Ｙ）スイッチ回路は、相補データ線を各別に選択して相補共通データ線(I/O BUS) に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ(COLUMN DECODER)２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【０００９】
メモリアレイ２００Ｂ側にも上記と同様にロウデコーダ（ROW DECODER)２０１Ｂ，センスアンプ及びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ｂ及びカラムデコーダ(COLIMN DECODER)２０３Ｂが設けられる。上記メモリバンク２００Ａと２００Ｂの相補共通データ線(I/O BUS) は、入力バッファ(INPUT BUFFER)２１０の出力端子及び出力バッファ(OUTPUT BUFFER) ２１１の入力端子に接続される。入力バッファ２１０の入力端子及び出力バッファ２１１の出力端子は８ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。
【００１０】
アドレス入力端子Ａ０〜Ａ１１から供給されるロウ（Ｘ）アドレス信号とカラム（Ｙ）アドレス信号はカラム（Ｙ）アドレスバッファ(COLUMN ADDRESS BUFFER) ２０５とロウ（Ｘ）アドレスバッファ(ROW ADDRESS BUFFER)２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファ２０５と２０６が保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ(REFRESH COUNTER) ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ(COLUMN ADDRESS COUNTER)２０７のプリセットデータとして供給され、カラムアドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて出力する。
【００１１】
制御回路(CONTROL LOGIC & TIMING GENERATOR)２１２は、特に制限されなが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力マスクコントロール信号ＤＱＭなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、そのためのコントロールロジックとモードレジスタを備える。
【００１２】
クロック信号ＣＬＫは、ＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００１３】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。さらに、図示しないがリードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号も制御回路２１２に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【００１４】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１０のレベルによって定義される。Ａ１１からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１１の入力がロウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハイレベルの時はメモリバンクＢＡＮＫＢが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【００１５】
後述のプリチャージコマンドサイクルにおけるＡ１０の入力は相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのロウレベルは、Ａ１１で指示されている一方のメモリバンクがプリチャージの対象であることを指示する。
【００１６】
上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ８のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００１７】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００１８】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００１９】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１１によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１０に供給されるアドレスがロウアドレス信号として、Ａ１１に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００２０】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００２１】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタにバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタにシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【００２２】
（５）プリチャージコマンド（Ｐｒ）
これは、Ａ１０，Ａ１１によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００２３】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００２４】
（７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【００２５】
（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００２６】
ＳＤＲＡＭにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のために図示しないラッチ回路にラッチされるようになっている。
【００２７】
したがって、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００２８】
ＳＤＲＡＭは、外部クロック信号ＣＬＫに基づいて形成される内部クロック信号に同期してデータ、アドレス又は／ＲＡＳ、／ＣＡＳ等の各種制御信号を入出力可能なメモリであると定義できる。ＳＤＲＡＭは、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ（スタティック型ＲＡＭ）に匹敵する高速動作させることが可能であり、また、選択された１本のワード線に対して幾つかのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ２０７で順次カラム系の選択状態を切り換えていって複数個のデータを連続的にリード又はライトできる。
【００２９】
図２には、この発明に係る冗長方式の一実施例の説明するための要部ブロック図が示されている。同図においては、前記図１におけるロウアドレスバッファ２０６と、ロウデコーダ２０１及び制御回路２１２の一部が例示的に示されている。ロウデコーダは、１つのバンクに対応した回路のみを示している。
【００３０】
この実施例のロウデコーダ２０１は、プリデコーダ（Predecoder) ２０１−１、マットセレクタ（Mat Selector) ２０１−２、正規ワード線選択及び駆動回路（Normal Word Decoder & Driver) ２０１−３と、欠陥救済のたための不良アドレス記憶及び比較回路（Redundancy Address Comparator)２０１−４及び冗長ワード線選択回路（Redundancy Word Driver) ２０１−５から構成される。
【００３１】
上記各回路ブロックのうち、太い線で示されたアドレスバッファ２０６に加えて、プリデコーダ２０１−１、マットセレクタ２０１−２及び不良アドレス記憶及び比較回路２０１−４は、ＳＤＲＡＭが待機時（スタンバイ状態）にも活性化されている回路である。このため、上記不良アドレス記憶及び比較回路２０１−４は、スタティック型回路により構成されており、そのアドレス比較動作のための起動信号が不要とされる。
【００３２】
この実施例では、アドレス信号のセットアップ時間を利用して、冗長アドレス比較を行っている。バンク起動信号が入力されたなら制御回路２１２に含まれるＲＡＳクロック発生回路２１２−１によって形成されたプリデコード起動信号ＰＤＥを発生させ、上記プリデコーダ２０１−１及びマットセレクタ２０１−２を制御して、そのときに入力された内部アドレス信号に対応したデコード信号を出力させる。上記不良アドレス記憶及び比較回路では、入力されたアドレス信号と記憶された不良アドレスとの判定結果ＮＷＥ（Normal Word Enable) 又はＲＷＥ（Redundancy  Word Enable)を形成しているで、上記比較判定のための時間なしに次段回路の動作選択に移行するものとなる。
【００３３】
ＳＤＲＡＭにおけるＸ系動作は、マット選択信号が発せられるスピードで決まり、これは冗長判定のスピードに依存するものである。この実施例の不良アドレス記憶及び比較回路２０１−４のように、アドレスバッファを活性化しておいてアドレス信号を取り込むとともに、スタティック型回路で構成したものでは起動信号が不要で、上記アドレス信号のセットアップ時間を利用して実質的な不良アドレスの比較判定を行うものでは、上記Ｘ系動作の高速化に有利となる。
【００３４】
図３には、上記アドレスバッファの一実施例の回路図が示されている。特に制限されないが、この実施例では、スルーラッチ回路が利用される。つまり、アドレス信号Ａｉは、クロックドインバータ回路ＣＮ１の入力端子に供給される。このクロックドインバータ回路ＣＮ１の出力信号は、インバータ回路Ｎ２の入力端子に供給される。このインバータ回路Ｎ２の出力信号は、非反転の内部信号ＩＡｉとして出力される。上記インバータ回路Ｎ２の出力信号は、インバータ回路Ｎ３の入力端子に供給される。このインバータ回路Ｎ３の出力信号は、反転の内部信号／ＩＡｉとして出力される。上記インバータ回路Ｎ２の出力信号は、クロックドインバータ回路ＣＮ２の入力にも供給される。このクロックドインバータ回路ＣＮ２の出力端子は、上記クロックドインバータ回路ＣＮ１の出力端子に及び上記インバータ回路Ｎ２の入力端子に接続される。
【００３５】
上記２つのクロックドインバータ回路ＣＮ１とＣＮ２を相補的に活性化して、スルー動作とラッチ動作とを行わせてるようにするために、動作制御信号ＥＮとインバータ回路Ｎ１で形成された反転信号とが上記クロックドインバータ回路ＣＮ１とＣＮ２に相補的に供給される。つまり、動作制御信号ＥＮがロウレベルのときにクロックドインバータ回路ＣＮ１が活性化されてアドレス信号Ａｉの取り込みを行う。このとき、クロックドインバータ回路ＣＮ２は、非活性状態とされて出力ハイインピーダンスにされる。動作制御信号ＥＮがハイレベルに変化すると、その変化タイミングにおいてクロックドインバータ回路ＣＮ２が非活性化されてその直前に入力されたアドレス信号Ａｉがラッチされる。つまり、クロックドインバータ回路ＣＮ２が上記動作制御信号ＥＮのハイレベルにより活性化されて上記取り込まれたアドレス信号をインバータ回路Ｎ２とともに保持させるものである。
【００３６】
特に制限されないが、上記動作制御信号は上記バンク起動信号に対応して発生され、上記入力信号のラッチ動作を行いそれ以後の入力アドレス信号の変化に対応して内部アドレス信号ＡＩｉ及び／ＡＩｉが変化しないようにする。このような内部アドレス信号の変化を停止させることにより、そこでの無駄な電流消費を抑えるようにすることができる。このような電流消費を問題にしないならば、上記アドレスバッファは、単なるインバータ回路に置き換えることができる。
【００３７】
図４には、上記プリデコーダの一実施例の回路図が示されている。この実施例のプリデコーダは、下位のアドレス信号ＩＡｉ〜ＩＡｋを解読するものであり、正規系回路を選択する場合及び冗長系回路を選択する場合でも活性化されるものであり、インバータ回路Ｎ５〜Ｎ７とその出力信号を受けるナンドゲート回路Ｇ１によりデコード動作を行う。上記のようにアドレスバッファが常時活性化されているために、出力部にスルーラッチ回路が設けられる。つまり、クロックドインバータ回路ＣＮ３、ＣＮ４とインバータ回路Ｎ８及びプリデコーダ起動信号ＰＤＥと、その反転信号を形成するインバータ回路Ｎ４とにより前記同様なスルーラッチ回路が構成される。
【００３８】
上記のようにアドレスバッファを待機時にも活性化しており、このような無効なアドレス信号に対応してワード線等の選択動作が行われてしまわないようにするために、上記スルーラッチ回路の出力部には、ゲート回路Ｇ２が設けられる。このゲート回路Ｇ２は、ノアゲート回路から構成されており、その制御信号として上記インバータ回路Ｎ４の出力信号が供給される。これにより、プリデコーダ起動信号ＰＤＥのロウレベルにより上記スルーラッチ回路がスルー動作をしている間、上記ゲート回路Ｇ２の出力信号がロウレベルに固定されて、アドレス選択動作が停止させられるものである。すなわち、上記プリデコーダ起動信号ＰＤＥがロウレベルからハイレベルに変化したタイミングで、有効なアドレス信号に対応したプリデコード信号がラッチされるとともに、上記ゲート回路Ｇ２がゲートを開いてプリデコード信号ＰＡ１を出力させるものである。上記プリデコード信号ＰＡ１は、インバータ回路Ｎ９とインバータ回路Ｎ１０からなるドライバを介して出力される。
【００３９】
図５には、上記プリデコーダの一実施例の回路図が示されている。この実施例のプリデコーダは、中位のアドレス信号ＩＡｍとＩＡｎを解読するものであり、正規系回路を選択する場合にのみ活性化される。つまり、入力信号として上記アドレス信号ＩＡｍとＩＡｎの他に、不良アドレス記憶及び比較回路からの正規回路の選択を指示する判定信号ＮＷＥが入力されている。このことを除いて、このプリデコーダは図４に示されたプリデコーダと実質的に同一である。すなわち、上記同様にインバータ回路Ｎ５〜Ｎ７とその出力信号を受けるナンドゲート回路Ｇ１によりデコード動作を行い、その出力側にスルーラッチ回路とゲート回路が縦列形態に接続される。
【００４０】
図６には、上記冗長ワード線選択回路の一実施例の回路図が示されている。上記不良アドレス記憶及び比較回路からの判定信号ＮＷＥは、クロックドインバータ回路ＣＮ５、インバータ回路Ｎ１２及びクロックドインバータ回路ＣＮ６及びプリデコード起動信号ＰＤＥを受けるインバータ回路Ｎ１１とらなるスルーラッチ回路に入力されて、上記起動信号ＰＤＥが発生された時点の上記判定信号ＮＷＥが取り込まれる。このスルーラッチ回路の出力信号は、前記のようなゲート回路Ｇ１２と駆動回路とドライバを構成するインバータ回路Ｎ１３とＮ１４を通して出力される。待機時にも不良アドレスの比較結果が出力されるのを防止するために、前記同様にプリデコーダ起動信号ＰＤＥのロウレベルにより上記スルーラッチ回路がスルー動作をしている間、ゲート回路Ｇ１２の出力信号をロウレベルに固定して冗長ワード線の選択動作を停止させている。
【００４１】
図７には、上記マットセレクタの一実施例の回路図が示されている。インバータ回路Ｎ１７〜Ｎ１９とゲート回路Ｇ３は、３ビットのアドレス信号を解読して８個のメモリマットの中の１つのメモリマットを選択する。このゲート回路Ｇ３により形成されたマット選択信号と、上記不良アドレス記憶及び比較回路に割り当てられた冗長ワード線に対応したマット選択信号ＣＭ０とは、ＭＯＳＦＥＴＱ１〜Ｑ４からなるマルチプレクサを介してマット選択信号として出力される。
【００４２】
このマットセレクタにおいても、上記のようにアドレスバッファを待機時にも活性化しており、このような無効なアドレス信号に対応してマット選択信号が形成されないようにするために、上記同様にクロックドインバータ回路ＣＮ７、ＣＮ８及びインバータ回路Ｎ２０と、プリデコード起動信号ＰＤＥを受けるインバータ回路Ｎ１５からなるスルーラッチ回路と、ゲート回路Ｇ４、駆動回路及びドライバとしてのインバータ回路Ｎ２１とＮ２２が設けられる。
【００４３】
上記ゲート回路Ｇ４は、ノアゲート回路から構成されており、その制御信号として上記プリデコーダ起動信号ＰＤＥを受けるインバータ回路Ｎ４の出力信号が供給される。これにより、プリデコーダ起動信号ＰＤＥのロウレベルにより上記スルーラッチ回路がスルー動作をしている間、上記ゲート回路Ｇ２の出力信号がロウレベルに固定されて、マット選択信号の出力信号が停止させられる。
【００４４】
上記ＭＯＳＦＥＴＱ１〜Ｑ４からなるマルチプレクサは、上記判定信号ＮＷＥが供給される。つまり、信号ＮＷＥがロウレベルのときＰチャンネル型ＭＯＳＦＥＴＱ１がオン状態となり、その反転信号のハイレベルによりＮチャンネル型ＭＯＳＦＥＴＱ２がオン状態となるために、ゲート回路Ｇ３で形成されたマット選択信号が有効とされた出力される。これに対して、信号ＮＷＥがハイレベルのときには、Ｎチャンネル型ＭＯＳＦＥＴＱ４がオン状態となり、その反転信号のロウレベルによりＰチャンネル型ＭＯＳＦＥＴＱ３がオン状態となるために、上記不良アドレス記憶及び比較回路の出力信号ＣＭＯが出力される。上記マルチプレクサを設けることにより、他のメモリマットにおける不良ワード線がこの回路により選択されるメモリマットに設けられる冗長ワード線に置き換えるようにすることができる。これにより、メモリマットを越えて不良アドレスの救済先が決められるようになり救済効率を高くすることができる。
【００４５】
図８には、上記不良アドレス記憶及び比較回路の一実施例の回路図が示されている。上記のようにアドレスバッファでは、非反転アドレス信号ＩＡｉと反転アドレス信号／ＩＡｉを形成するものであるが、不良アドレス比較回路にはその一方の内部アドレス信号ＩＡｉが供給される。これにより、アドレスバッファ２０６と不良アドレス比較回路との配線数を減らすことができる。
【００４６】
この実施例では、上記のようにアドレスバッファ２０６で形成された内部アドレス信号のうちの１０ビットからなる非反転アドレス信号ＩＡ０〜ＩＡ９が伝えられ、インバータ回路Ｎ２３等により、反転アドレス信号が形成される。上記アドレスバッファ２０６から伝えられた非反転アドレス信号ＩＡ０と、インバータ回路Ｎ２３で形成された反転アドレス信号（／ＩＡ０）とは、ナンドゲート回路Ｇ５とＧ６の一方の入力端子に供給される。これらナンドゲート回路Ｇ５とＧ６の他方の入力端子には、ヒューズイネーブル信号ＦＥが供給される。他の内部アドレス信号ＩＡ１〜ＩＡ９においても上記同様なインバータ回路及びナンドゲート回路が設けられる。
【００４７】
上記ナンドゲート回路Ｇ５とＧ６の出力端子の伝送経路には、ヒューズＦ１とＦ２が設けられる。これらヒューズＦ１とＦ２の他端は共通接続されて、オアゲート回路Ｇ７の一方の入力に供給される。このオアゲート回路Ｇ７の他方の入力には、アドレス信号ＩＡ１に対応したナンドゲート回路からの出力信号が伝えられる。以下、同様に隣接ビットのアドレス信号が２ビットずつ組とされて上記同様なノアゲート回路に入力される。上記アドレス信号ＩＡ０〜ＩＡ９のように１０ビットからなる場合には、２ビットづつ合計５個のノアゲート回路が設けられる。これらのノアゲート回路と、その出力信号を受けるナンドゲート回路Ｇ８は、比較回路を構成するものである。
【００４８】
上記ヒューズＦ１とＦ２は、不良アドレスに対応して一方が切断される。これらのヒューズＦ１，Ｆ２は、特に制限されないが、最上層のアルミニュウム層で形成されており、レーザー光線の照射によって一方が切断される。上記のように比較回路としてノアゲート回路とナンドゲート回路とを組み合わせて構成した場合、不良アドレスと入力されたアドレスとが一致した場合には、ヒューズを通してロウレベルがノアゲート回路に伝えられるようにするものである。例えば、ヒューズＦ２を切断させた場合には、内部アドレス信号ＩＡ０がハイレベルのとき、ナンドゲート回路Ｇ５のロウレベルが一致信号として出力される。内部アドレス信号ＩＡ０がロウレベルのときには、ナンドゲート回路Ｇ５の出力信号がハイレベルとなり、ノアゲート回路Ｇ７の出力をロウレベルにさせる。
【００４９】
ヒューズＦ１，Ｆ２等に不良アドレスを記憶させない場合、言い換えるならば、上記１０組のヒューズの両方共が切断されていない場合には、上記ヒューズイネーブル信号ＦＥが形成されない。つまり、この信号ＦＥはロウレベルにされる。それ故、内部アドレス信号ＩＡ０〜ＩＡ９に無関係に一対とされたナンドゲート回路Ｇ５とＧ６等の出力信号が共にハイレベルとされ、その出力端子間に電流が流れることなく不一致信号を出力する。
【００５０】
内部アドレス信号ＩＡ０〜ＩＡ９の各ビットにおいて、ロウレベルの一致信号が出力されたなら、ノアゲート回路Ｇ７等の入力が全てロウレベルとなり、その出力信号がハイレベルにされる。その結果、ナンドゲート回路Ｇ８によりロウレベルの一致信号ＣＭＯが形成される。この実施例では、このような不良アドレス記憶及び比較回路が４セット設けられている。上記４つの比較出力ＣＭＯ０〜ＣＭＯ３は、２ビットずつナンドゲート回路Ｇ９とＧ１０に入力され、これらの出力信号がノアゲート回路Ｇ１１に入力されて出力用のインバータ回路Ｎ２４を通して出力される。これにより、４つの不良アドレス記憶及び比較回路において、全ての出力信号ＣＭＯ０〜ＣＭＯ３がハイレベルの不一致出力のときのみ、ロウレベルにされる正規系ワード線起動信号ＮＷＥを形成する。
【００５１】
上記４つの不良アドレス記憶及び比較回路において、出力信号ＣＭＯ０〜ＣＭＯ３の中のいずれか１つにおいて（例えばＣＭＯ０）ロウレベルの一致信号が出力されたときには、上記正規系ワード線起動信号ＮＷＥがハイレベルにされて、正規系回路の選択動作が停止させて、それに代えて図６で示された冗長ワード線選択回路により冗長ワード線選択信号ＲＷＥが形成されるとともに、上記一致信号ＣＭＯ０に対応して図７で示されたマットセレクタにより冗長ワード線が形成されたマット選択信号ＭＳが発生される。
【００５２】
図９には、上記不良アドレス記憶及び比較回路の他の一実施例の回路図が示されている。この実施例では、回路の簡素化ために図８のナンドゲート回路Ｇ５とＧ６が、インバータ回路に置き換えられる。すなわち、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６により、上記ナンドゲート回路Ｇ５に対応したインバータ回路を構成し、ゲート機能を付加するためにＮチャンネル型ＭＯＳＦＥＴＱ６のソースに反転のヒューズイネーブル信号／ＦＥが供給される。上記ナンドゲート回路Ｇ６に対応したＰチャンネル型ＭＯＳＦＥＴＱ７とＮチャンネル型ＭＯＳＦＥＴＱ８からなるインバータ回路においても、同様にＮチャンネル型ＭＯＳＦＥＴのソースには、上記信号／ＦＥが供給される。そして、ヒューズＦ１とＦ２の共通接続された出力側には、プルアップ用のＰチャンネル型ＭＯＳＦＥＴＱ９が設けられ、そのゲートには上記ヒューブイネーブル信号／ＦＥを受けるインバータ回路Ｎ２５の出力信号が供給される。
【００５３】
ヒューズイネーブル信号／ＦＥがハイレベルのときは、非反転と反転の内部アドレス信号をヒューズＦ１，Ｆ２等に伝えるインバータ回路の接地側電位を上記信号／ＦＥにより電源電圧に対応したハイレベルにすることにより、上記ナンドゲート回路と同様なゲート機能を付加するものである。ヒューズイネーブル信号／ＦＥがロウレベルときは、非反転と反転の内部アドレス信号をヒューズＦ１，Ｆ２等に伝えるインバータ回路の接地側電位を与えて通常動作を行わせるものである。
【００５４】
上記インバータ回路Ｎ２５と、プルアップＭＯＳＦＥＴＱ９も削除することが可能である。上記ヒューズイネーブル信号／ＦＥがハイレベルときは、内部アドレス信号ＩＡ０がハイレベルならインバータ回路Ｎ２６の出力信号がロウレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ７をオン状態として電源電圧に対応したハイレベルをヒューズＦ２を通してノアゲート回路Ｇ７の一方の入力に伝える。上記ヒューズイネーブル信号／ＦＥがハイレベルときは、内部アドレス信号ＩＡ０がロウレベルならＰチャンネル型ＭＯＳＦＥＴＱ５をオン状態として電源電圧に対応したハイレベルをヒューズＦ１を通してノアゲート回路Ｇ７の一方の入力に伝える。不良アドレスの記憶及び比較動作は、前記図８の回路と同様であるのでその説明を省略する。
【００５５】
図１０には、この発明に係るダイナミック型ＲＡＭの冗長方式を説明するための説明図が示されている。同図には、この発明に係るスタティック冗長方式の説明のために、従来のダイナミック冗長方式も合わせて示されている。この説明図では、Ｘ系選択回路の各回路ブロックが信号の入力から出力に要するまでの時間を、信号の伝達経路に沿って棒グラフ状に並べたものであり、各回路ブロックは、ＲＡＳタイミング発生系とＸアドレス系とに分けて示されている。
【００５６】
上記スタティック冗長方式及び従来のダイナミック冗長方式のＲＡＳタイミング発生系において、上記時間ｔＡＳはアドレス信号のセットアップ時間であり、クロック信号ＣＬＫがハイレベルに変化に先行してアドレス信号が入力される。外部クロック信号ＣＬＫのハイレベルへの変化に対応して内部クロック信号がロウレベルに変化するまで時間ｔＣＫが費やされる。内部クロック信号のロウレベルに変化に対応して命令デコードが実施されて時間ｔＣＤが費やされる。この命令デコードの後にマット選択起動のための時間ｔＤＬが設定される。
【００５７】
Ｘアドレス系では、時間ｔＡＸはＸアドレス信号の取り込み時間であり、そのうちのｔＳＨは、セットアップ・ホールド調整の遅延時間である。上記命令デコードによりバンク活性化信号が発生されて、スルー状態のＸアドレス信号の配信が開始されて時間ｔＸＤが費やされる。このＸアドレス信号の配信により、不良アドレス記憶及び比較回路では冗長判定ｔＲＣが行われ、それと並行してプリデコーダにおいてプリデコード動作ｔＰＤが実施される。上記冗長判定結果に対応して正規／冗長の切り替えｔＳＷが行われ、上記ＲＡＳタイミング系からのマット選択起動信号によりマット選択動作が実施される。
【００５８】
これに対して、ダイナミック冗長方式では、Ｘアドレスの取り込み時間ｔＡＸの後に、Ｘ系の起動のために時間ｔＸＳが設けられる。つまり、上記のような命令デコードの結果、Ｘ系選択動作が判定されてからＸ系起動時間ｔＸＳにおいて冗長回路では冗長判定ノードのプリチャージが実施され、その後に冗長起動ために時間ｔＲＸＳが費やされる。この時間ｔＲＸＳでは上記冗長判定ノードがフローティング状態にされる。この後に、Ｘアドレス配信に時間ｔＸＤが費やされて冗長判定ｔＲＣとプリデコード動作ｔＰＤが並行して実施される。
【００５９】
上記のダイナミック冗長方式では、必ず冗長起動信号が必要となり、この信号はＸ系の選択動作を指示するバンク活性化信号を受けて発せられるために、Ｘアドレス系動作において、アドレス信号は冗長比較回路の入口で冗長発生信号を待たなければならず、待ち時間ｔＷＴが発生してしまう。これに対して、本願発明に係るスタティック冗長方式では、上記待ち時間ｔＷＴが必要なく、ＲＡＳタイミング系とＸアドレス系とが外部クロック信号ＣＬＫが変化してからマット選択に至るまで互いに独立して動作できるために高速化が可能となる。
【００６０】
図１１には、この発明に係るスタティック冗長方式によるＸ系選択動作の一例を説明するためのタイミング図が示されている。外部クロック信号ＥＸＣＬＫがハイレベルに変化し、それに対応して内部クロック信号ＣＬＫがロウレベルに変化して、コマンドＣＯＭの判定が行われて、モード信号ＭＯＤＥが発生される。上記モード信号ＭＯＤＥは、この実施例ではバンク活性化信号に相当するものである。このモード信号ＭＯＤＥを遅延させて、プリデコーダ起動信号ＰＤＥが発生される。
【００６１】
Ｘアドレス系では、外部アドレス信号ＥＸＡＤＤに対応してアドレスバッファの入力信号ＡＤＤが形成され、それに対応して内部アドレス信号ＩＡ０〜１１が形成され、冗長判定信号ＣＭＯが入力された内部アドレス信号ＩＡ０〜１１が記憶された不良アドレスと不一致ならハイレベルのままに、一致ならばロウレベルにされる。このハイレベル／ロウレベルに対応して正規系ワード線起動信号ＮＷＥが発生される。このタイミングに適合するように、プリデコーダ起動信号ＰＤＥが発生されて、正規／冗長の切り替えが行われてマット選択信号ＭＳが形成される。同図では、省略されているが、上記マット選択信号はシェアードスイッチＭＯＳＦＥＴ、ビット線プリチャージの制御信号を形成し、それをまって最終的にワード線の選択動作を起動させる。
【００６２】
図１２には、この発明に係る冗長方式の他の一実施例を説明するための要部ブロック図が示されている。同図においては、低消費電力を図るような工夫がなされている。同図においては、前記図２の実施例と同様にロウアドレスバッファ２０６と、ロウデコーダ２０１及び制御回路２１２の一部が例示的に示され、ロウデコーダは、１つのバンクに対応した回路のみが示されている。
【００６３】
上記各回路ブロックのうち、太い線で示された回路ブロックは前記図２の実施例と同様にＳＤＲＡＭが待機時（スタンバイ状態）にも活性化されている回路を示すものである。この実施例において、前記図２の実施例と異なる点は、アドレスバッファ２０６が２つのアドレスバッファ２０６−１と２０６─２に分けられるとともに、上記待機時にも活性化される回路が冗長用のアドレスバッファ２０６−１と不良アドレス記憶及び比較回路２０１−４に限定される。これにより、待機時にも活性化される回路が少なくなり、待機時のアドレス信号の変化に応じて内部ノードのチャージアップ／ディスチャージに費やされる電流を削減させることが可能になる。
【００６４】
正規回路用のアドレスバッファ２０６−２は、ＲＡＳクロック発生回路２１２−１からの発生されたアドレスイネーブル信号ＡＥにより、プリデコーダ２０１−１とマットセレクタ２０１−２に供給される内部アドレス信号ＩＡ０−１１が形成される。上記冗長用のアドレスバッファ２０６−１の具体的構成は、前記図３と同一であるのでその説明を省略する。ただし、前記図８又は図９の実施例のように非反転のアドレス信号ＩＡｉのみを不良アドレス記憶及び比較回路に供給する方式では、図３の実施例回路において反転のアドレス信号／ＩＡｉを形成するインバータ回路Ｎ３は不要となる。
【００６５】
図１３には、上記図１２の各回路ブロックの一実施例の回路図が示されている。同図（Ａ）には、正規系アドレスバッファ（２０６−２）の回路図が示されている。正規系アドレスバッファでは、上記のようにアドレスイネーブル信号ＡＥにより、アドレス信号Ａｉのラッチ動作とともにゲート回路Ｇ１’とＧ２’を開いて内部アドレス信号ＩＡｉと／ＩＡｉを形成する。
【００６６】
上記のようにアドレスバッファを２組設けることにより、アドレスバッファでの回路素子数は増加するが、反面プリデコーダ回路での素子数が大幅に削減できるものとなる。つまり、同図（Ｂ）、同図（Ｃ）及び同図（Ｄ）に示された正規系／冗長系プリデコーダ、正規系プリデコーダ及び冗長ワード線選択回路では、上記のように確定された内部アドレス信号が供給されるから、前記図４ないし図６のように上記スルーラッチと出力ゲート回路が省略できる。（Ｂ）では、アドレスの下位ビットをデコードするものであり、正規系が選択されるときも冗長系が選択されるときも活性化される。このプリデコーダでは、冗長判定を待つ必要がないために内部アドレス信号ＩＡｉ、ＩＡｊとＩＡｋが入力されると、プリデコード活性化信号を待たずにプリデコード信号ＰＡ１を出力する。
【００６７】
（Ｃ）のプリデコーダは、中位ビットをデコードするものであり、正規系が選択されるときのみ活性化される。つまり、正規系ワード線起動信号ＮＷＥがロウレベルにされたときのみに活性化されるものである。これらの各回路は、例えば（Ｂ）のように３入力のプリデコーダでは、全部で８通りのプリデコード信号ＰＡ１を形成するために８個の回路が設けられる。（Ｃ）のように実質的に２入力のプリデコーダでは、４通りのプリデコード信号ＰＡ２を形成するために４個の回路が設けられる。したがって、それぞれのプリデコーダにおいてスルーラッチ回路と出力ゲート回路が省略できるため、上記のように正規回路用のアドレスバッファを設けるようにしても、実質的な回路規模の増大になることはない。
【００６８】
図１４には、マットセレクタの一実施例の回路図が示されている。このマットセレクタにおいても、図１３に示されたプリデコーダと同様に確定された内部アドレス信号が供給されるから、前記図７の実施例のようなスルーラッチと出力ゲート回路を省略することができるものである。
【００６９】
図１５には、上記図１２に示された冗長方式の動作を説明するための説明図が示されている。この説明図では、前記図１０と同様にＸ系選択回路の各回路ブロックが信号の入力から出力に要するまでの時間を、信号の伝達経路に沿って棒グラフ状に並べたものであり、各回路ブロックは、ＲＡＳタイミング発生系とＸアドレス系とに分けて示されている。基本的には前記図１０と同様である。ただし、上記のように正規系プリデコードが活性タイミングが、ＲＡＳタイミング発生系からのＸ系起動信号を受けてアドレスバッファ２（２０６−２）によるＸアドレス配信があってからプリデコード動作が遅く開始される。しかしながら、マット選択のスピードは、冗長判定の信号経路で決まるために、このプリデコーダの活性化が遅くなってしまうこと自体が、ワード線の選択動作を遅くすることにはならない。つまり、マット選択のタイミングで比較すると、図１０の場合と同様に高速化できるものである。
【００７０】
図１６には、上記図１２に示された冗長方式の動作を説明するためのタイミング図が示されている。基本的には前記図１１のタイミング図と同様であるが、前記のように２つのアドレスバッファが設けられ、正規系の内部アドレスＩＡ０−１１（Ｎ）が、バンク活性化信号に対応したモード信号ＭＯＤＥによりアドレスイーブル信号ＡＥが発生され、かかるアドレスイネーブル信号ＡＥにより形成されるものであるために、その分、前記図１２と同様に早いタイミングで発生される冗長用の内部アドレスＩＡ０−１１（Ｒ）に比べて遅くなっている。しかしながら、上記説明したようにマット選択のスピードは、冗長判定の信号経路での遅延で決まるために、この正規系の内部アドレスＩＡ０−１１（Ｎ）が遅く発生されれてプリデコーダ出力が遅くなってしまうこと自体が、ワード線の選択動作を遅くすることにはならない。
【００７１】
図１７には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。メモリチップは、全体として４つに分けられたメモリアレイを持つ。メモリチップの長手方向の中央部には、周辺回路１と周辺回路２が配置される。この周辺回路１の一部が拡大して示されているように、外部端子に対応したパッドＰＡＤは入力バッファＢＡの入力端子に接続される。この入力バッファは、同図では省略されているが、バッファ回路としての機能の他、リフレッシュサイクルにおいて、図１のリフレッシュ回路で形成された内部リフレッシュアドレスと外部アドレスとの切り替え動作も行うようにされる。
【００７２】
上記入力バッファＢＡの出力信号ＡＸは、アドレスバッファ２０６−１と２０６−２の入力端子と供給される。この２つのアドレスバッファ２０６−１と２０６２は、一端側が隣接するように一直線上に並べて配置される。そして、冗長専用に設けられたアドレスバッファ２０６−１の他端側には不良アドレス記憶及び比較回路２０１−４が配置され、上記アドレスバッファ２０６−２の他端側にはプリデコーダ２０１−１、マットセレクタ２０１−２が配置される。
【００７３】
この実施例のように冗長専用のアドレスバッファ２０６−１を設けた場合、その出力端子と不良アドレス記憶及び比較回路とを接続する配線チャンネルを余分に必要とする。しかしながら、上記のように２つのアドレスバッファ２０６−１と２０６−２を一直線上に隣接して配置し、それぞれの他端側にそれらの出力信号を受ける回路を設けた場合、２つの回路の出力信号を伝達させる配線チャンネルが、ほぼ一直線上に並んで配置されるために配線チャンネル幅を増加させることにはならない。こにより、上記２つのアドレスバッファ２０６−１と２０６−２を設けたことによるチップ面積の増大を防ぐことができる。
【００７４】
図１８には、この発明に係るＳＤＲＡＭに用いられる同期クロック発生回路の一実施例の回路図が示されている。この実施例回路において、ＳＤＲＡＭに取り込まれた内部クロックＣＬＫout の立ち上がりと外部クロックＣＬＫinの立ち上がりとを同期化させるために、外部クロックＣＬＫinは、遅延時間がそれぞれｄ１、ｄ２及びｄ１の３つの遅延回路を通してフォワード・ディレイ・アレイ回路（以下、ＦＤＡという）に入力される。このＦＤＡ中を伝播しているｎサイクル目のクロックの立ち上がりエッジは、コモン（以下、ＣＯＭＭＯＮいう）として伝播されるｎ＋１サイクル目のクロックの立ち上がりにより、上記ＦＤＡ中での伝播が止められ、同時に伝播が止められた位置とちょうど対称の位置にあるバックワード・ディレイ・アレイ（以下、ＢＤＡという）中のノードに立ち上がりエッジが転送される。
【００７５】
上記立ち上がりエッジは、ＦＤＡ中の伝播時間ｔＤＡとちょうど同じ時間をかけてＢＤＡ中を伝播し、遅延時間ｄ２の遅延回路（内部クロックドライバに相当する）を通して、内部クロックＣＬＫout として出力される。上記ＦＤＡ中のｎサイクル目の立ち上がりエッジがｎ＋１サイクル目のＣＯＭＭＯＮの立ち上がりエッジによって伝播が止められることから、次式（１）という関係が成立する。ここで、ｔＣＫは、クロックＣＬＫinのサイクル時間（１周期）である。
ｄ２＋ｄ１＋ｔＤＡ＝ｔＣＫ                                ………（１）
【００７６】
上記外部クロックＣＬＫinから内部クロックＣＬＫout までの立ち上がりエッジの伝播時間は、上記のような伝播経路に沿って計算すると次式（２）の関係が成立する。つまり、外部クロックＣＬＫinから内部クロックＣＬＫout までがちょうど２ｔＣＫに等しくなり、上記の外部クロックＣＬＫinと内部クロックＣＬＫout とが同期することとなる。
0003796319.tif 000002
【００７７】
図１９には、上記同期クロック発生回路用いた場合の冗長方式の動作を説明するための説明図が示されている。この説明図では、上記のクロック同期化回路を用いることにより、内部クロック発生のための遅延時間ｔＣＤが不要となり、クロックＣＬＫの立ち上がりと同時にＲＡＳタイミング発生系では命令デコード動作に移行し、Ｘアドレス系のうち冗長系ではＸアドレスの配信ｔＸＤに移行することとなる。これにより、上記遅延時間ｔＣＤだけワード線の選択動作を速くすることができる。また、アドレス入力パッドと同期クロック発生回路のレイアウト上の位置関係を、各アドレス信号に対してセットアップ／ホールド（スキューがほぼゼロ）が等しくなるように配置することにより、アドレス取り込みの半分を占め、内部クロック発生に要する時間よりも長いセットアップ／ホールド調整用遅延回路による遅延を取り除くことができる。
【００７８】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  アドレス端子から入力されたＸアドレス信号を取り込んで内部アドレス信号を形成するＸアドレスバッファを動作状態にしておいて、かかる内部アドレス信号を記憶されたＸ系不良アドレスと比較して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路に供給して不良アドレス記憶及び比較回路の起動動作を実質的に先行させるようにすることにより、Ｘ系の選択動作を高速化できるという効果が得られる。
【００７９】
（２）  上記Ｘアドレスバッファとして、上記制御回路により形成されたアドレス取り込みタイミング信号によりラッチ動作を行うスルーラッチ回路を用いるようにすることにより、有効とされたＸアドレス信号を取り込んだ後に変化する外部アドレス信号に対応して内部アドレス信号が変化することによる無駄な電流消費を低減させることができるという効果が得られる。
【００８０】
（３）  上記不良アドレス記憶及び比較回路として、非反転と反転からなる複数の相補アドレス信号がそれぞれ一端に印加され、他端が共通接続されてなる複数対からなるヒューズ手段と、上記複数対のヒューズ手段の共通接続側のレベルが一方のレベルにあることを判定する論理ゲート回路を用いることにより、少ない素子数により回路を構成することができるという効果が得られる。
【００８１】
（４）  外部端子から供給されたクロック信号に同期して入力された制御信号の組み合わせから動作モードを判定し、動作タイミング信号を発生させるとともに、書き込み信号と読み出し信号を上記クロック信号に同期して入出力させるタイミング信号を発生させるというシンクロナスＤＲＡＭでは、バンク活性化信号により複数のメモリバンクに対応してＸ系の選択動作を開始しなければならないために、この発明に係るスタティック冗長方式によるＸ系の選択動作の高速化の意義が大きくなるという効果が得られる。
【００８２】
（５）  冗長回路に対応してアドレス端子から入力されたＸアドレス信号を取り込んで内部アドレス信号を形成する第１のＸアドレスバッファを動作状態にし、かかる内部アドレス信号を記憶されたＸ系不良アドレスと比較して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路に供給して不良アドレス記憶及び比較回路の起動動作を実質的に先行させるようにして動作の高速化を図りつつ、正規回路に対応して上記アドレス端子から入力されたＸアドレス信号を取り込んむ第２のＸアドレスバッファをバンク活性化信号に対応した内部タイミング信号で動作状態にして正規回路用のアドレス信号を取り込むようにすることより待機時の無駄な消費電力を削減させることがきるという効果が得られる。
【００８３】
（６）  上記第１のＸアドレスバッファを上記制御回路により形成されたアドレス取り込みタイミング信号によりラッチ動作を行うスルーラッチ回路とすることにより、冗長判定後の上記第１のＸアドレスバッファの出力側での無駄な電流消費を削減することができるという効果が得られる。
【００８４】
（７）  上記１のアドレスバッファと第２のアドレスバッファの一端側が隣接するように一直線上に並べて配置し、第１のアドレスバッファの他端側には上記不良アドレス記憶及び比較回路を配置し、上記第２のアドレスバッファの他端側には上記プリデコード回路が配置することにより、上記２つのアドレスバッファの出力とそれに対応した回路の入力とを接続する配線チャンネルが、上記隣接点を境にして左右に分離できるために実質的な配線チャンネル幅の増加を防止することができるという効果が得られる。
【００８５】
（８）  外部端子から入力されたクロックを入力段回路により遅延させ、かかる入力段回路を通したパルス信号を受けてその出力信号を順次に伝播させる基本遅延単位を構成する論理積ゲート回路からなるフォワード・ディレイ・アレイを設け、上記入力段回路を通したパルスと各論理積ゲート回路の出力信号とをミラー制御回路に入力して、その出力を上記フォワード・ディレイ・アレイの所定の論理積ゲートのゲート制御信号として伝え、上記ミラー制御回路から対応する出力信号が供給され、かかるミラー制御回路を通したパルスエッジを上記フォワード・ディレイ・アレイとは逆方向に伝播させる基本遅延単位を構成する論理積ゲート回路からなるバックワード・ディレイ・アレイに供給して、上記外部端子から入力されたクロックと２周期遅れて位相が一致させられた内部クロック信号を形成することにより、Ｘ系の選択動作を一層高速化することができるという効果が得られる。
【００８６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、同期クロック発生回路として、ＰＬＬ（フェーズ・ロックド・ループ）回路又はＤＬＬ（ディレイ・ロックド・ループ）回路を用いてもよい。また、シンクロナスＤＲＡＭの他に、非同期型のダイナミック型ＲＡＭにも同様に適用することができる。この非同期型のダイナミック型ＲＡＭでは、／ＲＡＳ信号のロウレベルの変化タイミングでＸ系のアドレス信号の取り込みが行われる点が上記ＳＤＲＡＭと異なるのみである。このような非同期でのダイナミック型ＲＡＭにも適用することにより、アドレス信号のセットアップ時間を利用し、冗長回路での不良アドレスの判定が同様に先行させて実施できるからＸ系選択動作の高速化が期待できるものである。この発明に係るダイナミック型ＲＡＭにおけるメモリアレイの具体的構成は、種々の実施形態を採ることができるものである。
【００８７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、アドレス端子から入力されたＸアドレス信号を取り込んで内部アドレス信号を形成するＸアドレスバッファを動作状態にしておいて、かかる内部アドレス信号を記憶されたＸ系不良アドレスと比較して一致／不一致信号を検出するスタティック型回路からなる不良アドレス記憶及び比較回路に供給して不良アドレス記憶及び比較回路の起動動作を実質的に先行させるようにすることにより、Ｘ系の選択動作を高速化できる。
【図面の簡単な説明】
【図１】この発明が適用されたＳＤＲＡＭの一実施例を示す概略ブロック図である。
【図２】この発明に係る冗長方式の一実施例を説明するための要部ブロック図である。
【図３】図２のアドレスバッファの一実施例を示す回路図である。
【図４】図２のプリデコーダの一実施例を示す回路図である。
【図５】図２のプリデコーダの一実施例を示す回路図である。
【図６】図２の冗長ワード線選択回路の一実施例を示す回路図である。
【図７】図２のマットセレクタの一実施例を示す回路図である。
【図８】図２の不良アドレス記憶及び比較回路の一実施例を示す回路図である。
【図９】図２の不良アドレス記憶及び比較回路の他の一実施例を示す回路図である。
【図１０】この発明に係るダイナミック型ＲＡＭの一実施例の冗長方式を説明するための説明図である。
【図１１】この発明に係るスタティック冗長方式によるＸ系選択動作の一例を説明するためのタイミング図である。
【図１２】この発明に係る冗長方式の他の一実施例を説明するための要部ブロック図である。
【図１３】図１２の各回路ブロックの一実施例を示す回路図である。
【図１４】図１２のマットセレクタの一実施例を示す回路図である。
【図１５】図１２に示された冗長方式の動作を説明するための説明図である。
【図１６】図１２に示された冗長方式の動作を説明するためのタイミング図である。
【図１７】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図１８】この発明に係るＳＤＲＡＭに用いられる同期クロック発生回路の一実施例を示す回路図である。
【図１９】図１８の同期クロック発生回路用いた場合の冗長方式の動作を説明するための説明図である。
【符号の説明】
２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスアンプ及びカラム選択回路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２１０…入力バッファ、２１１…出力バッファ、２１２…制御回路、
２０１−１…プリデコーダ、２０１−２…マットセレクタ、２０１−３…正規系選択回路、２０１−５…冗長系選択回路、２０６−１，２…Ｘアドレスバッファ、
Ｎ１〜Ｎ２５…インバータ回路、Ｇ１〜Ｇ１２…ゲート回路、ＣＮ１〜ＣＮ８…クロックドインバータ回路、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、
ＦＤＡ…フォワード・ディレイ・アレイ、ＭＣＣ…ミラー制御回路、ＢＤＡ…バックワード・ディレイ・アレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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