(57)【特許請求の範囲】
【請求項１】
ＭＡＣ（積和演算器）に与えられる演算データ、又はＭＡＣで得られた演算データを保持する複数のバンクレジスタと、
前記複数のバンクレジスタに接続され、前記ＭＡＣを含むシステムのシステムバスから前記バンクレジスタに書き込まれる演算データが転送される書き込み専用バスと、
前記複数のバンクレジスタに接続され、前記バンクレジスタに保持された演算データが読み出されて前記システムバスに転送される読み出し専用バスと、
前記書き込み専用バスならびに前記読み出し専用バスと前記システムバスとの間に接続され、前記システムバスから演算データを受けて、この演算データを前記書き込み専用バスに書き込み、かつ前記読み出し専用バスに読み出された演算データを前記システムバスに読み出すバスインターフェースとを有し、
前記バスインターフェースは、前記システムバスの演算データを受けて前記書き込み専用バスに演算データを書き込むインバータ列からなる書き込み回路と、
クロック信号と読み出し制御信号とバンクレジスタを示すバンクレジスタエリア信号を入力とするＮＡＮＤ（否定論理積）ゲートと、
前記読み出し専用バスに接続されて前記読み出し専用バスの演算データを一時的に保持するホールド回路と、
前記ＮＡＮＤゲートの出力と前記読み出し専用バスの演算データを入力とするＮＯＲ（否定論理和）ゲートと、
前記ＮＯＲゲートの出力により導通制御されるＦＥＴからなり、前記読み出し専用バスの演算データを前記システムバスに読み出す読み出し回路を
有していることを特徴とするＭＡＣのバンクレジスタ回路。
【請求項２】
前記バンクレジスタに保持された演算データを前記システムバスに読み出す読み出し指令が出力される前に、前記バンクレジスタに保持された演算データを前記読み出し専用バスに読み出し、前記読み出し専用バスに読み出された演算データを前記読み出し指令にしたがって前記システムバスに読み出す
ことを特徴とする請求項１に記載のＭＡＣのバンクレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータやＤＳＰ（ディジタル・シグナル・プロセッサ）等のシステムに用いられるＭＡＣ（積和演算器）に与えられる演算データを保持するＭＡＣのバンクレジスタ回路に関する。
【０００２】
【従来の技術】
従来、この種のバンクレジスタ回路としては、図９に示すような構成のものが知られている。
【０００３】
図９において、バンクレジスタ回路１００は、バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）１０１ならびにバンクレジスタ群（ＭＡＡ０〜ＭＡＡｎ）１０２を備えて構成され、バンクレジスタ群１０１に保持された演算データはＭＸバス１０３を介してＭＡＣの積和ユニット１０４に入力データとして与えられ、バンクレジスタ群１０２に保持された演算データはＭＡバス１０５を介して積和ユニット１０４に係数データとして与えられる。それぞれのバンクレジスタ群１０１、１０２は、ＭＡＣを含むシステムのシステムバス（ＭＢＵＳ）１０６との間で演算データの授受を行い、また、積和ユニット１０４の演算結果はＺバス１０７を介してバンクレジスタ群１０１に与えられて保持される。
【０００４】
バンクレジスタ群１０１のそれぞれのバンクレジスタは、図１０（ａ）に示すように、システムバス１０６又はＺバス１０７の演算データを選択してバンクレジスタに演算データを書き込む書き込み回路１０８と、書き込み回路１０８により選択された演算データを図１１のタイミングチャートに示すように書き込みイネーブル信号（ＷＲＸ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）１０９と、Ｆ／Ｆ１０９に保持された演算データと読み出しイネーブル信号（ＲＤＸ１，２，……，ｎＶ）を受けるＮＯＲ（否定論理積）ゲート１１０の出力により導通制御されるＮチャネルのＦＥＴ（電界効果トランジスタ）がシステムバス１０６に接続されてなり、保持された演算データを図１１に示すタイミングでシステムバス１０６に読み出す読み出し回路１１１と、演算データを受けて出力イネーブル信号（ＢＸ１，２……，ｎ）に同期して導通制御されるクロクッドインバータがＭＸバス１０３に接続されてなり、保持された演算データをＭＸバス１０３に出力する出力回路１１２をそれぞれ複数備え、それぞれのＦ／Ｆ１０９がクロックドインバータ１１３を介して縦続接続されて構成される。
【０００５】
バンクレジスタ群１０２のそれぞれのバンクレジスタは、図１０（ｂ）に示すように、システムバス１０６の演算データを書き込みイネーブル信号（ＷＲＡ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）１１４と、Ｆ／Ｆ１１４に保持された演算データと読み出しイネーブル信号（ＲＤＡ１，２，……，ｎＶ）を受けるＮＯＲゲート１１５の出力により導通制御されるＮチャネルのＦＥＴ（電界効果トランジスタ）がシステムバス１０６に接続してなり、保持された演算データをシステムバス１０６に読み出す読み出し回路１１６と、出力イネーブル信号（Ａ１，２……，ｎ）に同期して導通制御されるクロクッドインバータからなり、保持された演算データをＭＡバス１０５に出力する出力回路１１７をそれぞれ複数備えて構成される。
【０００６】
このような構成においては、システムバス１０６にそれぞれのバンクレジスタ群１０１、１０２の読み出し回路１１１、１１６が接続されているため、システムバス１０６に多くの容量が付加されることになる。このことは、バンクレジスタ群のバンクレジスタの数が増えるほど、また１つのバンクレジスタの読み出し回路１１１、１１６が増えるほど顕著なものとなる。したがって、読み出し回路１１１、１１６は、大きなドライブ能力が要求され、図１０に示すように読み出し回路１１１、１１６をＦＥＴで構成した場合には大きなサイズのトランジスタが必要になっていた。これにより、バンクレジスタ回路の構成が大型化し、バンクレジスタの数が増加するにつれて、バンクレジスタを含むＭＡＣ全体のコアサイズが大型化し、ひいてはＭＡＣを含むシステムのチップサイズが大きくなってしまうことになる。
【０００７】
さらに、システムバス１０６に付加される負荷容量が大きいため、演算データをバンクレジスタからシステムバス１０６に読み出すスピードが遅くなり、システムの動作周波数マージンの不良や最小動作電源電圧マージンの不良が発生していた。
【０００８】
【発明が解決しようとする課題】
以上説明したように、従来のＭＡＣのバンクレジスタ回路にあっては、それぞれのバンクレジスタの読み出し回路が、全てシステムバスに対して並列に接続されていたため、システムバスの負荷容量が極めて大きくなっていた。このため、大きな駆動能力を有する読み出し回路を含むバンクレジスタの構成が大型化し、かつ演算データをシステムバスに読み出すスピードが遅くなるといった不具合を招いていた。
【０００９】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、バンクレジスタの小型化、ならびに演算データのシステムバスへの読み出し時間の短縮化を達成し得るＭＡＣのバンクレジスタ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、ＭＡＣ（積和演算器）に与えられる演算データ、又はＭＡＣで得られた演算データを保持する複数のバンクレジスタと、複数のバンクレジスタに接続され、ＭＡＣを含むシステムのシステムバスからバンクレジスタに書き込まれる演算データが転送される書き込み専用バスと、複数のバンクレジスタに接続され、バンクレジスタに保持された演算データが読み出されてシステムバスに転送される読み出し専用バスと、書き込み専用バスならびに読み出し専用バスとシステムバスとの間に接続され、システムバスから演算データを受けて、この演算データを書き込み専用バスに書き込み、かつ読み出し専用バスに読み出された演算データをシステムバスに読み出すバスインターフェースとを有し、バスインターフェースは、システムバスの演算データを受けて書き込み専用バスに演算データを書き込むインバータ列からなる書き込み回路と、クロック信号と読み出し制御信号とバンクレジスタを示すバンクレジスタエリア信号を入力とするＮＡＮＤ（否定論理積）ゲートと、読み出し専用バスに接続されて読み出し専用バスの演算データを一時的に保持するホールド回路と、ＮＡＮＤゲートの出力と読み出し専用バスの演算データを入力とするＮＯＲ（否定論理和）ゲートと、ＮＯＲゲートの出力により導通制御されるＦＥＴからなり、読み出し専用バスの演算データをシステムバスに読み出す読み出し回路を有している。
【００１６】
【発明の実施の形態】
以下、図面を用いてこの発明の実施の形態を説明する。
【００１７】
図１は請求項１又は２記載の発明の一実施形態に係わるＭＡＣのバンクレジスタ回路の構成を示す図、図２は図１に示すバンクレジスタの詳細な構成を示す図、図３は図１に示すバスインターフェースの詳細な構成を示す図、図４は図１に示すバンクレジスタ回路の動作タイミングチャートを示す図である。
【００１８】
図１において、バンクレジスタ回路１は、バンクレジスタ群（ＭＸＡ０〜ＭＸＡｎ）２ならびにバンクレジスタ群（ＭＡＡ０〜ＭＡＡｍ）３と、バンクレジスタ群２、３に接続され、ＭＡＣを含むシステムのシステムバス（ＭＢＵＳ）４からバンクレジスタ群２、３に書き込まれる演算データが転送される書き込み専用バス（ＷＲＢＵＳ）５と、バンクレジスタ群２、３に接続され、バンクレジスタ群に保持された演算データが読み出されてシステムバス４に転送される読み出し専用バス（ＲＤＢＵＳ）６と、書き込み専用バス５ならびに読み出し専用バス６とシステムバス４との間に接続され、システムバス４から書き込み専用バス５に転送される演算データの受け渡しを行い、かつ読み出し専用バス６からシステムバス４に転送される演算データの受け渡しを行うバスインターフェース７を備えて構成され、バンクレジスタ群２に保持された演算データは入力データバス（ＭＸＢＵＳ）８を介して積和ユニット９に入力データとして与えられ、バンクレジスタ群３に保持された演算データは入力データバス（ＭＡＢＵＳ）１０を介して積和ユニット９に係数データとして与えられる。積和ユニット９の演算結果はＺバス１１を介してバンクレジスタ群２に与えられて保持される。
【００１９】
バンクレジスタ群２のそれぞれのバンクレジスタは、図２（ａ）に示すように、書き込み専用バス５又はＺバス１１の演算データを選択してバンクレジスタに演算データを書き込む書き込み回路１２と、書き込み回路１２により選択された演算データを図３のタイミングチャートに示すように書き込みイネーブル信号（ＷＲＸ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎｒｅｇ．）１３と、Ｆ／Ｆ１３に保持された演算データを受けて読み出しイネーブル信号（ＲＤＸ１，２，……，ｎ）に同期して導通制御されるクロックドインバータが読み出し専用バス６に接続されてなり、Ｆ／Ｆ１３に保持された演算データを図３に示すタイミングで読み出し専用バス６に読み出す読み出し回路１４と、Ｆ／Ｆ１３に保持された演算データを受けて出力イネーブル信号（ＢＸ１，２……，ｎ）に同期して導通制御されるクロクッドインバータが入力データバス８に接続されてなり、Ｆ／Ｆ１３に保持された演算データを入力データバス８に出力する出力回路１５をそれぞれ複数備え、それぞれのＦ／Ｆ１３がクロックドインバータ１６を介して縦続接続されて構成される。
【００２０】
バンクレジスタ群３のそれぞれのバンクレジスタは、図２（ｂ）に示すように、書き込み専用バス５の演算データを図３のタイミングチャートに示すように書き込みイネーブル信号（ＷＲＡ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）１７と、Ｆ／Ｆ１７に保持された演算データを受けて読み出しイネーブル信号（ＲＤＡ１，２，……，ｎ）に同期して導通制御されるクロックドインバータが読み出し専用バス６に接続されてなり、Ｆ／Ｆ１７に保持された演算データを図３に示すタイミングで読み出し専用バス６に読み出す読み出し回路１８と、Ｆ／Ｆ１７に保持された演算データを受けて出力イネーブル信号（Ａ１，２……，ｎ）に同期して導通制御されるクロクッドインバータが入力データバス（ＭＡＢＵＳ）１０に接続されてなり、Ｆ／Ｆ１７に保持された演算データを入力データバス１０に出力する出力回路１９をそれぞれ複数備えて構成される。
【００２１】
バスインターフェース７は、図３に示すように、システムバス４の演算データを受けて、書き込み専用バス５に演算データを書き込むインバータ列からなる書き込み回路２０と、クロック信号φ１と読み出し制御信号（ＲＤ）とバンクレジスタを示すバンクレジスタエリア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮＤ（否定論理積）ゲート２１と、読み出し専用バス６に接続されて読み出し専用バス６の演算データを一時的に保持するホールド回路２２と、ＮＡＮＤゲート２１の出力（ＣＮＴＶ）と読み出し専用バス６の演算データを入力とするＮＯＲゲート２３と、ＮＯＲゲート２３の出力により導通制御されるＮチャネルのＦＥＴからなり、読み出し専用バス６の演算データをシステムバス４に読み出す読み出し回路２４を備えて構成される。
【００２２】
このような構成と図１０に示す従来の構成とのシステムバスにおける負荷容量を比較すると、従来構成では、レジスタ群１０１のレジスタの個数をｎ個、レジスタ群１０２のレジスタの個数をｍ個とし、書き込み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構成した場合にはゲート容量）をＣ１とし、読み出し回路１１１，１１６のドレイン容量をＣ２とすると、システムバス１０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ＋ｍ）となる。これに対して、この実施形態では、バスインターフェース７の書き込み回路２０のゲート容量をＣ３とし、バスインターフェース７の読み出し回路２４のドレイン容量をＣ４とすると、システムバス４に付加される容量Ｃは、バンクレジスタの個数にかかわらず、Ｃ＝（Ｃ３＋Ｃ４）となる。
【００２３】
ここで、容量（Ｃ１＋Ｃ２）と容量（Ｃ３＋Ｃ４）がほぼ同程度あるいはさほど大きな差がないものとすると、レジスタの総個数（ｎ＋ｍ）が多くなるにしたがってシステムバスの負荷容量を従来に比べて大幅に低減することが可能となる。また、バンクレジスタの個数にかかわらずシステムバスの負荷容量が決まるので、バンクレジスタが増加した場合であっても、システムバスの負荷容量の増加を防止することができる。
【００２４】
さらに、上記構成では、システムバスに付加される容量が大幅に削減されているため、バンクレジスタから演算データを読み出す読み出し回路の駆動力を大きくする必要がなく、トランジスタを小さくすることができる。また、読み出し専用バス６に読み出された演算データをバスインターフェース７を介してシステムバス４に読み出す構成を採用したので、バンクレジスタの構成が簡素化され、トランジスタ数を削減することができる。これらにより、バンクレジスタ回路の構成を小型化することができる。
【００２５】
また、バンクレジスタ群２、３に保持された演算データがバンクレジスタ２、３から読み出し専用バス６に読み出されるタイミングは、バンクレジスタ群２、３に保持された演算データがバンクレジスタ２、３からシステムバス４に直接読み出されるタイミングよりも速く設定し、かつシステムバス４の負荷容量が削減されているため、バンクレジスタに格納された演算データのシステムバス４への読み出し時間を短縮することができる。
【００２６】
図５は請求項４又は５記載の発明の一実施形態に係わるＭＡＣのバンクレジスタ回路の構成を示す図、図６は図５に示すバンクレジスタの詳細な構成を示す図、図７は図５に示すバスインターフェースの詳細な構成を示す図、図８は図５に示すバンクレジスタ回路の動作タイミングチャートを示す図である。
【００２７】
図５において、この実施形態の特徴とするところは、前述した実施形態に比べて、図１に示す書き込み専用バス５ならびに読み出し専用バス６と、バンクレジスタ群２から積和ユニット９の一方の入力に与えられる演算データが転送される入力データバス８に代えて、書き込み専用バス５ならびに読み出し専用バス６と入力データバス８を兼用したデータ転送バス（ＭＸＢＵＳ）２７を設け、図１に示す書き込み専用バス５ならびに読み出し専用バス６と、バンクレジスタ群３から積和ユニット９の他方の入力に与えられる演算データが転送される入力データバス１０に代えて、書き込み専用バス５ならびに読み出し専用バス６と入力データバス１０を兼用したデータ転送バス（ＭＡＢＵＳ）２８を設け、さらに、バスインターフェース７に代えて、システムバス４とデータ転送バス２７、２８との間に接続され、システムバス４とデータ転送バス２７、２８との間で転送される演算データの受け渡しを行うバスインターフェース２９を設けたことにある。
【００２８】
バンクレジスタ群２５のそれぞれのバンクレジスタは、図６（ａ）に示すように、データ転送バス２７又はＺバス１１の演算データを選択してバンクレジスタに演算データを書き込む書き込み回路３０と、書き込み回路３０により選択された演算データを図８のタイミングチャートに示すように書き込みイネーブル信号（ＷＲＸ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）（ＭＸ１，２，……，ｎｒｅｇ．）３１と、Ｆ／Ｆ３１に保持された演算データを受けて読み出しイネーブル信号（ＣＮＴＸ１，２，……，ｎ）に同期して導通制御されるクロックドインバータがデータ転送バス２７に接続されてなり、Ｆ／Ｆ３１に保持された演算データを図８に示すタイミングでデータ転送バス２７に読み出す読み出し回路３２をそれぞれ複数備え、それぞれのＦ／Ｆ３１がクロックドインバータ３３を介して縦続接続されて構成される。
【００２９】
バンクレジスタ群２６のそれぞれのバンクレジスタは、図６（ｂ）に示すように、データ転送バス２８の演算データを図８のタイミングチャートに示すように書き込みイネーブル信号（ＷＲＡ１，２，……，ｎ）に同期して取り込み保持するフリップフロップ（Ｆ／Ｆ）３４と、Ｆ／Ｆ３４に保持された演算データを受けて読み出しイネーブル信号（ＣＮＴＡ１，２，……，ｎ）に同期して導通制御されるクロックドインバータがデータ転送バス２８に接続されてなり、Ｆ／Ｆ３４に保持された演算データを図８に示すタイミングでデータ転送バス２８に読み出す読み出し回路３５をそれぞれ複数備えて構成される。
【００３０】
バスインターフェース２９は、図７に示すように、システムバス４の演算データを受けて、書き込み制御信号（ＷＲ）とバンクレジスタ群２４のバンクレジスタを示すＭＸエリア信号との積により導通制御されるクロックドインバータを含むインバータ列からなり、データ転送バス２７に演算データを書き込む書き込み回路３６と、データ転送バス２７に接続されてデータ転送バス２７の演算データを一時的に保持するホールド回路３７と、クロック信号φ１と読み出し制御信号（ＲＤ）とバンクレジスタ群２５のバンクレジスタを示すＭＸエリア信号（ＡＬ１，２……，ｎ）を入力とするＮＡＮＤゲート３８と、ＮＡＮＤゲート３８の出力（ＣＮＴＶ）とデータ転送バス２７の演算データを入力とするＮＯＲゲート３９と、ＮＯＲゲート３９の出力により導通制御されるＮチャネルのＦＥＴからなり、データ転送バス２７の演算データをシステムバス４に読み出す読み出し回路４０を備えて構成され、さらに、システムバス４の演算データを受けて、書き込み制御信号（ＷＲ）とバンクレジスタ群２６のバンクレジスタを示すＭＡエリア信号との積により導通制御されるクロックドインバータを含むインバータ列からなり、データ転送バス２８に演算データを書き込む書き込み回路４１と、データ転送バス２８に接続されてデータ転送バス２８の演算データを一時的に保持するホールド回路４２と、クロック信号φ１と読み出し制御信号（ＲＤ）とＭＡエリア信号を入力とするＮＡＮＤゲート４３と、ＮＡＮＤゲート４３の出力（ＣＮＴＶ）とデータ転送バス２８の演算データを入力とするＮＯＲゲート４４と、ＮＯＲゲート４４の出力により導通制御されるＮチャネルのＦＥＴからなり、データ転送バス２８の演算データをシステムバス４に読み出す読み出し回路４５を備えて構成される。
【００３１】
このような構成と図１０に示す従来の構成とのシステムバスにおける負荷容量を比較すると、従来構成では、レジスタ群１０１のレジスタの個数をｎ個、レジスタ群１０２のレジスタの個数をｍ個とし、書き込み回路１０８及びＦ／Ｆ１１４の入力容量（ＦＥＴで構成した場合にはゲート容量）をＣ１とし、読み出し回路１０６のドレイン容量をＣ２とすると、システムバス１０６に付加される容量Ｃは、Ｃ＝（Ｃ１＋Ｃ２）×（ｎ＋ｍ）となる。これに対して、この実施形態では、バスインターフェース２９の書き込み回路３６及び４１の総ゲート容量をＣ５とし、バスインターフェース２９の読み出し回路４０及び４５の総ドレイン容量をＣ６とすると、システムバス４に付加される容量Ｃは、バンクレジスタの個数にかかわらず、Ｃ＝（Ｃ５＋Ｃ６）となる。
【００３２】
ここで、容量（Ｃ１＋Ｃ２）と容量（Ｃ５＋Ｃ６）がほぼ同程度あるいはさほど大きな差がないものとすると、レジスタの総個数（ｎ＋ｍ）が多くなるにしたがってシステムバスの負荷容量を従来に比べて大幅に低減することが可能となる。また、バンクレジスタの個数にかかわらずシステムバスの負荷容量が決まるので、バンクレジスタが増加した場合であっても、システムバスの負荷容量の増加を防止することができる。
【００３３】
さらに、上記構成では、システムバスに付加される容量が大幅に削減されているため、バンクレジスタから演算データを読み出す読み出し回路の駆動力を大きくする必要がなく、トランジスタを小さくすることができる。また、書き込みバスと読み出しバスならびに積和ユニット９の入力データバスを兼用してデータ転送バス２７、２８とし、かつデータ転送バス２７、２８とシステムバス４との演算データの転送をバスインターフェース２９を介して行う構成を採用したので、バンクレジスタの構成が簡素化され、トランジスタ数を削減することができる。これらにより、バンクレジスタ回路の構成を小型化することができる。
【００３４】
また、バンクレジスタ群２５、２６に保持された演算データがバンクレジスタ２５、２６からデータ転送バス２７、２８に読み出されるタイミングは、バンクレジスタ群２５、２６に保持された演算データがバンクレジスタ群２５、２６からシステムバス４に直接読み出されるタイミングよりも速く設定し、かつシステムバス４の負荷容量が削減されているため、バンクレジスタに格納された演算データのシステムバス４への読み出し時間を短縮することができる。
【００３５】
【発明の効果】
以上説明したように、この発明によれば、バンクレジスタとシステムバスとの間に設けられた書き込み専用バス、読み出し専用バス及びインターフェースを介して、又はデータ転送バス及びインターフェースを介してバンクレジスタとシステムバスとの間で演算データを転送するようにしたので、バンクレジスタの小型化又は演算データのシステムバスへの読み出し時間の短縮化を達成することができる。
【図面の簡単な説明】
【図１】請求項１又は２記載の発明の一実施形態に係わるＭＡＣのバンクレジスタ回路の構成を示す図である。
【図２】図１に示すバンクレジスタの詳細な構成を示す図である。
【図３】図１に示すバスインターフェースの詳細な構成を示す図である。
【図４】図１に示すバンクレジスタ回路の動作タイミングチャートを示す図である。
【図５】請求項４又は５記載の発明の一実施形態に係わるＭＡＣのバンクレジスタ回路の構成を示す図である。
【図６】図５に示すバンクレジスタの詳細な構成を示す図である。
【図７】図５に示すバスインターフェースの詳細な構成を示す図である。
【図８】図５に示すバンクレジスタ回路の動作タイミングチャートを示す図である。
【図９】従来のＭＡＣのバンクレジスタ回路の構成を示す図である。
【図１０】図９に示すバンクレジスタの詳細な構成を示す図である。
【図１１】図９に示すバンクレジスタ回路の動作タイミングチャートを示す図である。
【符号の説明】
１  バンクレジスタ回路
２，３，２５，２６  バンクレジスタ群
４  システムバス
５  書き込み専用バス
６  読み出し専用バス
７，２９  バスインターフェース
８，１０  入力データバス
９  積和ユニット
１２，２０，３０，３６，４１  書き込み回路
１３，１７，３１，３４  レジスタ
１４，１８，２３，３２，３５，４０，４５  読み出し回路
１５，１９  出力回路
２７，２８  データ転送バス
【図１】
0003765337.tif 000002
【図２】
0003765337.tif 000003
【図３】
0003765337.tif 000004
【図４】
0003765337.tif 000005
【図５】
0003765337.tif 000006
【図６】
0003765337.tif 000007
【図７】
0003765337.tif 000008
【図８】
0003765337.tif 000009
【図９】
0003765337.tif 000010
【図１０】
0003765337.tif 000011
【図１１】
0003765337.tif 000012