(57)【特許請求の範囲】
【請求項１】
本体メモリと、
外部から入力するアドレスデータを受けて前記本体メモリにアクセスするために必要な内部アドレス信号を生成する内部アドレス信号生成回路と、
外部から入力する第１のプロテクト用アドレスデータをラッチする第１の外部入力アドレスラッチ回路と、
外部から入力する第２のプロテクト用アドレスデータをラッチする第２の外部入力アドレスラッチ回路と、
前記第１の外部入力アドレスラッチ回路によりラッチした第１のプロテクト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較し、比較結果が一致した場合の出力により、比較の対象となったアドレスに対応する前記本体メモリの一部を非選択状態に制御するアドレス比較回路とを具備し、
さらに、前記第２の外部入力アドレスラッチ回路によりラッチした第２のプロテクト用アドレスデータによって、前記アドレス比較回路における第１のプロテクト用アドレスデータと内部アドレスデータとの比較動作の可否を制御することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記外部から入力するアドレスデータと第１のプロテクト用アドレスデータと第２のプロテクト用アドレスデータを同じ入力系から入力し、モード制御信号によって、前記第１のプロテクト用アドレスデータを前記第１の外部入力アドレスラッチ回路に入力させ、前記第２のプロテクト用アドレスデータを前記第２の外部入力アドレスラッチ回路に入力させる切り替え回路をさらに具備することを特徴とする半導体記憶装置。
【請求項３】
本体メモリと、
前記本体メモリの一部を置き換えるための冗長メモリと、
外部から入力するアドレスデータを受けて前記本体メモリにアクセスするために必要な内部アドレス信号を生成する内部アドレス信号生成回路と、
前記本体メモリの一部を置き換えるための不良アドレスデータを記憶する不良アドレス記憶回路と、
前記内部アドレス信号によるアドレスデータと前記不良アドレス記憶回路に記憶された不良アドレスデータとを比較する第１のアドレス比較回路と、
冗長テストモード時に外部から入力するテスト用アドレスデータをラッチする第１の外部入力アドレスラッチ回路と、
前記第１の外部入力アドレスラッチ回路によりラッチしたテスト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較する第２のアドレス比較回路と、
前記第１のアドレス比較回路の出力および前記第２のアドレス比較回路の出力を選択制御し、選択出力に応じて前記本体メモリおよび前記冗長メモリのアクセスを制御する切り替え回路と、
外部から入力する第１のプロテクト用アドレスデータをラッチする第２の外部入力アドレスラッチ回路と、
外部から入力する第２のプロテクト用アドレスデータをラッチする第３の外部入力アドレスラッチ回路と、
前記第２の外部入力アドレスラッチ回路によりラッチした第１のプロテクト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較するとともに、前記第３の外部入力アドレスラッチ回路によりラッチした第２のプロテクト用アドレスデータの指定によって一部のビットに対応する比較出力が禁止制御され、前記第１のプロテクト用アドレスデータと内部アドレスデータとの比較結果が一致した場合に、前記第２のプロテクト用アドレスデータによって指定されたビットを含むアドレスに対応する前記本体メモリの一部を非選択状態に制御する第３のアドレス比較回路
を具備することを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記冗長メモリは、前記本体メモリの複数の不良セルブロックの置き換えを可能とする複数の冗長メモリブロックを有し、
前記第１のアドレス比較回路、外部入力アドレスラッチ回路、第２のアドレス比較回路および切り替え回路は、前記複数の冗長メモリブロックに対応して複数存在し、
さらに、前記複数の冗長メモリブロックの各切り替え回路の出力信号の論理和をとって前記本体メモリおよび前記冗長メモリを制御する制御回路
を具備することを特徴とする半導体記憶装置。
【請求項５】
請求項３または４記載の半導体記憶装置において、
前記外部から入力するアドレスデータとテスト用アドレスデータと第１のプロテクト用アドレスデータと第２のプロテクト用アドレスデータを同じ入力系から入力し、モード制御信号によって、前記テスト用アドレスデータを前記第１の外部入力アドレスラッチ回路に入力させ、前記第１のプロテクト用アドレスデータを前記第２の外部入力アドレスラッチ回路に入力させ、前記第２のプロテクト用アドレスデータを前記第３の外部入力アドレスラッチ回路に入力させる切り替え回路をさらに具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に半導体記憶装置（半導体メモリ）の冗長制御回路に関するもので、例えばＥＥＰＲＯＭなどに使用されるものである。
【０００２】
【従来の技術】
図７は、従来の半導体メモリにおける冗長制御回路を含むアドレス制御回路の構成例を示すブロック図である。
図７に示すアドレス制御回路において、１は外部から入力されるアドレスデータを取り込む入力バッファ、２は前記入力バッファ１の出力信号を受けて内部アドレス信号７を生成するアドレス信号生成回路であり、アドレスカウンタにアクセス開始アドレスをセットする機能およびマルチプレクサの機能を持っている。
【０００３】
３は本体メモリ（図示せず）にアクセスするための本体メモリ用アドレスデコーダ、４は冗長メモリ（図示せず）にアクセスするための冗長メモリ用アドレスデコーダ、５は冗長部に置き換えすべき本体メモリの不良アドレスをヒューズ素子群に記憶する不良アドレス記憶回路、６は上記不良アドレス記憶回路５に記憶された不良アドレスデータ（ヒューズデータ）と前記内部アドレス信号７のアドレスデータとを比較し、比較結果に応じて前記本体メモリ用アドレスデコーダ３および冗長メモリ用アドレスデコーダ４を制御するアドレス比較回路である。
【０００４】
上記構成のアドレス制御回路において、通常、メモリにアクセスする場合には、外部からアクセス開始アドレスを入力し、このアクセス開始アドレスを入力バッファ１を介してアドレス信号生成回路２のアドレスカウンタにセットする。
【０００５】
上記アドレスカウンタは、外部から入力する読み出し・書き込みパルスに同期してアドレスがカウントアップされ、アドレス空間に応じたビット数の内部アドレス信号（アドレス値に応じてエンコードされた信号）７を生成する。
【０００６】
本体メモリ用アドレスデコーダ３は、そのローデコーダやカラムデコーダにより前記内部アドレス信号７をデコードし、アドレスに対応したワード線、ビット線を選択する。
【０００７】
アドレス比較回路６は、前記不良アドレス記憶回路５に記憶されたヒューズデータと前記内部アドレス信号７のアドレスとを比較し、双方が一致した時に前記本体メモリを非選択状態にするために本体メモリ用アドレスデコーダ３のロー・カラムデコーダに選択禁止信号８を出力するとともに、冗長メモリを選択状態にするために冗長メモリ用アドレスデコーダ４に選択信号９を出力する。これにより、本体メモリの不良ブロック（不良ローあるいは不良カラム）の冗長メモリへの置き換えを実現している。
【０００８】
図８は、図７中のアドレス比較回路６の従来例を示す。
図に示すアドレス比較回路は、前記冗長メモリ用アドレスデコーダ４が複数存在する場合に対応して複数の冗長アドレスとの比較を行うために複数の比較回路６２〜６４と、上記各比較回路６２〜６４の出力信号ＳＲＤ１〜ＳＲＤ３の論理和をとる論理和回路６５が設けられている。
【０００９】
上記論理和回路６５は、上記複数の比較回路６２〜６４の各出力ＳＲＤ１〜ＳＲＤ３を前記複数の冗長メモリ用アドレスデコーダ４にイネーブル信号として供給するとともに、上記各出力ＳＲＤ１〜ＳＲＤ３が少なくとも１つでも活性化した場合をナンドゲート６６で検出して前記本体メモリ用アドレスデコーダ３にディセーブル信号（非選択信号）として供給するものである。
【００１０】
前記各比較回路６２〜６４において、（A1、／A1）、（A2、／A2）、（A3、／A3）は内部アドレス信号７の各ビットの相補的な信号であり、それぞれ対応して１個のＮチャネルＭＯＳトランジスタＱのゲートに供給されている。
【００１１】
上記複数のトランジスタＱにそれぞれ対応して１個のヒューズＦが直列に接続されてなる複数の放電パスがノードＮと接地電位Ｖssとの間に並列に接続されている。上記ノードＮと電源電位Ｖccとの間には、プリチャージ信号ＰＲＥがゲートに供給されるＰチャネルＭＯＳトランジスタＰからなる充電パスが接続されている。
【００１２】
この場合、個々の放電パスは、ノードＮに対する充電パスの電流ｉ1 よりも大きな電流ｉ2 を流し得るように設定されている。また、複数のヒューズＦは、記憶されたヒューズデータの各ビットの内容に対応して切断／非切断状態になっている。なお、前記ノードＮの電位はインバータ回路ＩＶにより反転されて前記出力信号ＳＲＤｉ（ｉ＝１、２、３）になる。
【００１３】
いま、複数のヒューズＦが１つも切断されていない場合は、少なくとも１つの放電パスが形成されるので、ノードＮは接地電位Ｖss（“Ｌ”レベル）になっている。
【００１４】
また、ヒューズＦが切断されている場合でも、例えば図９に示すように、複数のヒューズＦのヒューズデータの各ビットの内容と内部アドレス信号７の各ビット信号A1、／A1、A2、／A2、A3、／A3の内容とが１つでも異なると、少なくとも１つの放電パスが形成されるので、ノードＮは“Ｌ”レベルになっている。
【００１５】
これに対して、例えば図１０に示すように、ヒューズデータの各ビットの内容と各ビット信号A1、／A1、A2、／A2、A3、／A3の内容とが全て一致した場合には、放電パスが１つも形成されなくなるので、ノードＮはＶcc（“Ｈ”レベル）になっている。
【００１６】
従って、ノードＮが“Ｈ”レベルになった場合に、本体メモリ用アドレスデコーダ３がディセーブル状態になり、冗長メモリ用アドレスデコーダ４がイネーブル状態になり、本体メモリの不良ブロックが冗長メモリに置き換えられる。
【００１７】
上記したような冗長制御回路を有する半導体メモリによれば、メモリの製造段階でのテストに際して本体メモリの不良ブロックが検出された場合には、ヒューズＦ（例えばポリシリコンヒューズ）を切断することにより、本体メモリの真性不良（消去、書き込み、読み出しなどの基本動作ができない不良）を取り除いた良品とすることができる。
【００１８】
しかし、メモリの開発段階あるいは製造段階でデバイス（チップ領域あるいはチップ）の些細な評価を実行するために不良ブロックを冗長メモリに置き換えたい場合、前述したようにヒューズＦを切断するためには、ヒューズブロー専用機あるいはレーザービームを用いて溶断するしかなく、評価に際して時間と手間がかかる。
【００１９】
また、不良ブロックを冗長メモリに置き換えることによってデバイスを完全な良品にできれば良いが、素性が悪いデバイスの場合には不良ブロックが多いため、冗長メモリに書き換えされずに若干の真性不良が残ってしまう。
【００２０】
この場合には、デバイスに真性不良がない状態で評価することが望ましい信頼性試験において、試験結果のデータに真性不良のデータが取り込まれてしまうので、煩わしい結果となる。しかし、特に量産前の開発段階においては、完全な良品チップが得られる割合（歩留り）が加工ばらつきによって少なくなることもあり、簡単に真性不良がないサンプルを得て評価できることが望まれる。
【００２１】
また、ヒューズＦを一度切断してしまうと、メモリ内部で不良ブロックを冗長メモリに置き換えるためにアドレスの切り替えを自動的に行なってしまうので、置き換え前の不良セルがどのような不良であったか知ることはできない。
【００２２】
例えば置き換え前の不良セルをアクセスしてしまうようなメモリの動作モード（例えばＥＥＰＲＯＭにおけるチップ全消去や全書き込み）で動作した場合には、置き換え前の不良セルによって書き込み・消去電圧が低下しても、その不良セルの原因によるものかどうかを検証することができない。
【００２３】
また、ヒューズＦを一度切断して置き換えを行うように設定してしまうと、仮に冗長回路に起因する不良があったとしても、置き換え前のデータを再現することができないので、メモリの不良解析が困難になるかあるいは遅くなってしまう。
【００２４】
【発明が解決しようとする課題】
上記したように従来の半導体メモリは、メモリの開発段階あるいは製造段階でデバイスの些細な評価を実行するために不良ブロックを冗長メモリに置き換えたい場合にヒューズブロー専用機あるいはレーザービームを用いてヒューズを切断する必要があり、評価に際して時間と手間がかかるという問題があった。
【００２５】
また、不良ブロックを冗長メモリに置き換えた場合でも、デバイスによっては若干の真性不良が残ってしまうので、デバイスに真性不良がない状態で評価することが望ましい信頼性試験において試験結果のデータに真性不良のデータが取り込まれてしまうという問題があった。
【００２６】
また、置き換え前の不良セルがどのような不良であったか知ることはできないという問題があった。
本発明は上記の問題点を解決すべくなされたもので、不良アドレス記憶用のヒューズ素子または不揮発性記憶素子に関係なく、冗長置き換えを外部アドレス入力を用いて行なう冗長テストモードを有し、不良ブロックを冗長メモリに簡単に置き換えたり、真性不良がないサンプルを簡単に実現して評価し得る半導体記憶装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
第１の半導体記憶装置は、本体メモリと、外部から入力するアドレスデータを受けて前記本体メモリにアクセスするために必要な内部アドレス信号を生成する内部アドレス信号生成回路と、外部から入力する第１のプロテクト用アドレスデータをラッチする第１の外部入力アドレスラッチ回路と、外部から入力する第２のプロテクト用アドレスデータをラッチする第２の外部入力アドレスラッチ回路と、前記第１の外部入力アドレスラッチ回路によりラッチした第１のプロテクト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較し、比較結果が一致した場合の出力により、比較の対象となったアドレスに対応する前記本体メモリの一部を非選択状態に制御するアドレス比較回路とを具備し、さらに、前記第２の外部入力アドレスラッチ回路によりラッチした第２のプロテクト用アドレスデータによって、前記アドレス比較回路における第１のプロテクト用アドレスデータと内部アドレスデータとの比較動作の可否を制御することを特徴とする。
【００２９】
第２の半導体記憶装置は、本体メモリと、前記本体メモリの一部を置き換えるための冗長メモリと、外部から入力するアドレスデータを受けて前記本体メモリにアクセスするために必要な内部アドレス信号を生成する内部アドレス信号生成回路と、前記本体メモリの一部を置き換えるための不良アドレスデータを記憶する不良アドレス記憶回路と、前記内部アドレス信号によるアドレスデータと前記不良アドレス記憶回路に記憶された不良アドレスデータとを比較する第１のアドレス比較回路と、冗長テストモード時に外部から入力するテスト用アドレスデータをラッチする第１の外部入力アドレスラッチ回路と、前記第１の外部入力アドレスラッチ回路によりラッチしたテスト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較する第２のアドレス比較回路と、前記第１のアドレス比較回路の出力および前記第２のアドレス比較回路の出力を選択制御し、選択出力に応じて前記本体メモリおよび前記冗長メモリのアクセスを制御する切り替え回路と、外部から入力する第１のプロテクト用アドレスデータをラッチする第２の外部入力アドレスラッチ回路と、外部から入力する第２のプロテクト用アドレスデータをラッチする第３の外部入力アドレスラッチ回路と、前記第２の外部入力アドレスラッチ回路によりラッチした第１のプロテクト用アドレスデータと前記内部アドレス信号生成回路から出力する内部アドレスデータとを比較するとともに、前記第３の外部入力アドレスラッチ回路によりラッチした第２のプロテクト用アドレスデータの指定によって一部のビットに対応する比較出力が禁止制御され、前記第１のプロテクト用アドレスデータと内部アドレスデータとの比較結果が一致した場合に、前記第２のプロテクト用アドレスデータによって指定されたビットを含むアドレスに対応する前記本体メモリの一部を非選択状態に制御する第３のアドレス比較回路を具備することを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
＜実施例１＞
図１は、本発明の第１実施例に係る半導体メモリの一部（冗長制御回路を含むアドレス制御回路）を示している。
【００３１】
図１に示す半導体メモリは、図７を参照して前述した従来例の半導体メモリと比べて、第１の切り替え回路９ａ、外部入力アドレスラッチ回路１０、第２のアドレス比較回路１１および第２の切り替え回路１２が冗長テスト用回路ＴＥＳＴとして付加されている点が異なり、その他は同じである。
【００３２】
上記第１の切り替え回路９ａは、入力バッファ１の出力信号の供給先を冗長テストモード用アドレスラッチ信号Tlatchに基づいてアドレス信号生成回路２または外部入力アドレスラッチ回路１０に切り替えるためのものである。
【００３３】
前記外部入力アドレスラッチ回路１０は、冗長テストモードにおいて外部から入力するテスト用アドレスデータをラッチするためのものである。
前記第２のアドレス比較回路１１は、前記外部入力アドレスラッチ回路１０によりラッチしたテスト用アドレスデータとアドレス信号生成回路２から出力するアドレスデータとを比較するためのものである。
【００３４】
前記第２の切り替え回路１２は、前記比較回路６（第１のアドレス比較回路）の出力および第２のアドレス比較回路１１の出力を冗長テストモード信号Taccess に基づいて切り替え選択し、前記第１のアドレス比較回路６または第２のアドレス比較回路１１による比較結果が一致した場合には、比較の対象となったアドレスに対応する前記本体メモリを非選択状態にするために本体メモリ用アドレスデコーダ３のロー・カラムデコーダに選択禁止信号８を供給するとともに、冗長メモリを選択状態にするために冗長メモリ用アドレスデコーダ４に選択信号９を供給するためのものである。
【００３５】
即ち、図１において、１は外部からＩ／Ｏピン（図示せず）を介して入力されるアドレスデータを取り込む入力バッファ、２は前記第１の切り替え回路９ａの出力信号を受けて内部アドレス信号７を生成するアドレス信号生成回路であり、アドレスカウンタにアクセス開始アドレスをセットする機能およびマルチプレクサの機能を持っている。
【００３６】
３は本体メモリ（図示せず）にアクセスするための本体メモリ用アドレスデコーダ、４は冗長メモリ（図示せず）にアクセスするための冗長メモリ用アドレスデコーダ、５は冗長部に置き換えすべき本体メモリの不良アドレスを例えばヒューズ素子群に記憶する不良アドレス記憶回路（または、不良アドレスを不揮発性記憶素子に記憶する不良アドレス記憶回路でもよい）である。
【００３７】
６は上記不良アドレス記憶回路５に記憶された不良アドレスデータ（ヒューズデータ）と前記内部アドレス信号７のアドレスデータとを比較する第１のアドレス比較回路であり、例えば図８を参照して前述したように構成されている。
【００３８】
図２は、図１中の外部入力アドレスラッチ回路１０、第２のアドレス比較回路１１、第２の切り替え回路１２の一例を示す。
図２に示す回路には、冗長メモリブロックおよび冗長メモリ用アドレスデコーダ４が複数存在する場合に対応して複数の冗長アドレス（不良アドレス）との比較を行うために複数のアドレス制御ブロック２２〜２４と、上記各ブロックの出力信号ＲＤ１〜ＲＤ３の論理和をとる論理和回路２５が設けられている。
【００３９】
上記論理和回路２５は、複数のアドレス制御ブロック２２〜２４の各出力信号／ＲＤ１、／ＲＤ２、／ＲＤ３を対応する複数の冗長メモリ用アドレスデコーダにディセーブル／イネーブル制御信号として供給するとともに、各出力信号／ＲＤ１、／ＲＤ２、／ＲＤ３のうちの少なくとも１つが活性化した場合をナンドゲート２６で検出して本体メモリ用アドレスデコーダ３に選択禁止信号（非選択信号）８として供給するものである。
【００４０】
前記各アドレス制御ブロック２２、２３、２４において、例えば８ビットのアドレス空間を想定して内部アドレス信号７の各ビット信号をA1、A2、A3、外部入力アドレス信号の各ビット信号をEXT-A1、EXT-A2、EXT-A3、アドレス制御ブロック選択信号をＲＤ1_select、ＲＤ2_select、ＲＤ3_selectで表わしている。
【００４１】
上記アドレス制御ブロック選択信号ＲＤ1_select、ＲＤ2_select、ＲＤ3_selectは、外部からアドレス信号が入力する時に同時に入力するものであり、それぞれ対応してアドレス制御ブロック２２、２３、２４を活性状態に制御する場合に“Ｈ”レベルになるものであり、対応するブロックのインバータ回路ＩＶ１により反転された後、ラッチ回路２０によりラッチされる。
【００４２】
前記外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3は、それぞれ対応してＣＭＯＳトランスファゲートＴＧの各一端に供給されており、上記複数のＣＭＯＳトランスファゲートＴＧの各他端はそれぞれ対応してインバータ回路ＩＶ２を介して前記外部入力アドレスラッチ回路１０内のアドレスビットラッチ回路１３、１５、１７の各入力端に接続されている。
【００４３】
上記複数のアドレスビットラッチ回路１３、１５、１７の各出力信号および前記内部アドレス信号７の各ビットA1、A2、A3は、前記第２のアドレス比較回路１１内の排他的オアゲート（ＥＸＯＲ）からなる比較回路１４、１６、１８にそれぞれ対応して入力する。この比較回路１４、１６、１８は、それぞれ比較結果が一致していれば“Ｌ”レベル、一致していなければ“Ｈ”レベルを出力する。
【００４４】
さらに、前記第２のアドレス比較回路１１内では、上記各比較回路１４、１６、１８の出力信号がノアゲート（“Ｌ”論理のナンドゲート）からなる一致検出回路１９に入力し、ここで３入力の一致状態が検出されれば“Ｈ”レベル、検出されなければ“Ｌ”レベルのアドレス比較結果が出力する。
【００４５】
前記インバータ回路ＩＶ１の出力信号（選択信号ＲＤ1_select、ＲＤ2_select、ＲＤ3_selectの反転信号）は、前記各ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジスタＴＰのゲートに供給され、前記ラッチ回路２０の出力信号は前記各ＣＭＯＳトランスファゲートＴＧのＮＭＯＳトランジスタＴＮのゲートに供給される。
【００４６】
これにより、活性状態に制御されるブロックにおいては、インバータ回路ＩＶ１の出力信号“Ｌ”レベルおよびラッチ回路２０の出力信号“Ｈ”レベルにより各ＣＭＯＳトランスファゲートＴＧがオン状態に制御され、外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3がインバータ回路ＩＶ２を介してアドレスビットラッチ回路１３、１５、１７に取り込まれるようになる。
【００４７】
また、前記一致検出回路１９の出力信号および前記ラッチ回路２０の出力信号は、二入力のナンドゲート２１に入力する。これにより、活性状態に制御されるブロック（ラッチ回路２０の出力信号が“Ｈ”レベル）においては、一致検出回路１９の出力信号（アドレス比較結果）に応じてナンドゲート２１の出力レベルが変化する（ナンドゲート２１がアドレス比較結果を通過させる）。
【００４８】
これに対して、活性状態に制御されないブロック（ラッチ回路２０の出力信号が“Ｌ”レベル）においては、ナンドゲート２１の出力レベルが“Ｈ”レベルに固定される（ナンドゲート２１がアドレス比較結果の通過を禁止する）。
【００４９】
上記ナンドゲート２１の出力信号は、前記冗長テストモード信号Taccess により切り替え制御される二入力の切り替え回路１２の一方の入力端に入力し、この二入力の切り替え回路１２の他方の入力端には、図８を参照して前述した第１のアドレス比較回路６における個々のブロックの比較出力信号ＳＲＤｉ（ｉ＝１、２、３）が入力する。
【００５０】
この二入力の切り替え回路１２は、前記冗長テストモード信号Taccess の“Ｈ”／“Ｌ”レベルに応じてヒューズデータとの比較結果（第１のアドレス比較回路６の個々のブロックの比較出力信号ＳＲＤｉ）または前記外部入力アドレスラッチデータとの比較結果（ナンドゲート２１の出力信号）を切り替え選択し、対応するブロックの冗長アドレス選択信号／ＲＤ１、／ＲＤ２、／ＲＤ３として出力し、前記論理和回路２５に供給する。
【００５１】
これにより、論理和回路２５は、複数のアドレス制御ブロック２２、２３、２４の各出力信号／ＲＤ１、／ＲＤ２、／ＲＤ３のうちの少なくとも１つが活性化した場合に、本体メモリ用アドレスデコーダ３にディセーブル信号（非選択信号）として供給するとともに、活性化した信号に対応する冗長メモリ用アドレスデコーダ４にイネーブル制御信号（選択信号）として供給し、冗長置き換えを実現する。
【００５２】
次に、図１および図２の回路の動作を説明する。
（１）通常モードでの動作時にメモリにアクセスする際は、冗長テストモード用アドレスラッチ信号Tlatchは“Ｌ”レベルになっており、Ｉ／Ｏピンからの入力アドレスは入力バッファ１および第１の切り替え回路９ａを介してアドレス信号生成回路２に入力し、従来通り、入力アドレスに基づいて内部アドレス信号７が生成され、内部アドレス信号７のアドレスデータとヒューズデータとの比較結果が一致した場合には第１のアドレス比較回路６から本体メモリ選択禁止信号８と冗長メモリ選択信号９が出力される。
【００５３】
即ち、外部からアクセス開始アドレスを入力し、このアクセス開始アドレスを入力バッファ１および第１の切り替え回路９ａを介してアドレス信号生成回路２のアドレスカウンタにセットする。
【００５４】
上記アドレスカウンタは、外部から入力する読み出し・書き込みパルスに同期してアドレスがカウントアップされ、アドレス空間に応じたビット数の内部アドレス信号（アドレス値に応じてエンコードされた信号）７を生成する。
【００５５】
本体メモリ用アドレスデコーダ３は、そのローデコーダやカラムデコーダにより前記内部アドレス信号７をデコードし、アドレスに対応したワード線、ビット線を選択する。
【００５６】
このような動作の間に、第１のアドレス比較回路６は、前記不良アドレス記憶回路５に記憶されたヒューズデータと前記内部アドレス信号７のアドレスとを比較し、双方が一致した時には、比較の対象となったアドレスに対応する本体メモリを非選択状態にするために本体メモリ用アドレスデコーダ３のロー・カラムデコーダに選択禁止信号８および冗長メモリを選択状態にするために冗長メモリ用アドレスデコーダ４に選択信号９を第２の切り替え回路１２に出力する。
【００５７】
この信号８および信号９を第２の切り替え回路１２が選択することにより、本体メモリの不良ブロック（不良ローあるいは不良カラム）を冗長メモリに置き換える。
【００５８】
（２）冗長テストモードでの動作時にメモリにアクセスする際は、冗長テストモード用アドレスラッチ信号Tlatchは“Ｈ”レベルになっており、Ｉ／Ｏピンからの入力アドレスは入力バッファ１および第１の切り替え回路９ａを介して外部入力アドレスラッチ回路１０に入力し、ラッチされる。
【００５９】
即ち、外部からテスト用アドレスデータを入力し、このテスト用アドレスデータを入力バッファ１および第１の切り替え回路９ａを介して外部入力アドレスラッチ回路１０に入力してラッチしておく。
【００６０】
この後、外部からアクセス開始アドレスを入力し、このアクセス開始アドレスを入力バッファ１および第１の切り替え回路９ａを介してアドレス信号生成回路２のアドレスカウンタにセットする。
【００６１】
上記アドレスカウンタは、外部から入力する読み出し・書き込みパルスに同期してアドレスがカウントアップされ、アドレス空間に応じたビット数の内部アドレス信号（アドレス値に応じてエンコードされた信号）７を生成する。
【００６２】
本体メモリ用アドレスデコーダ３は、そのローデコーダやカラムデコーダにより前記内部アドレス信号７をデコードし、アドレスに対応したワード線、ビット線を選択する。
【００６３】
このような動作の間に、前記第２のアドレス比較回路１１は、前記外部入力アドレスラッチ回路１０によりラッチしたテスト用アドレスデータとアドレス信号生成回路２から出力するアドレスデータとを比較し、双方が一致した時には、比較の対象となったアドレスに対応する前記本体メモリを非選択状態にするために本体メモリ用アドレスデコーダ３のロー・カラムデコーダに選択禁止信号８および冗長メモリを選択状態にするために冗長メモリ用アドレスデコーダ４に選択信号９を第２の切り替え回路１２に出力する。
【００６４】
この信号８および信号９を第２の切り替え回路１２が冗長テストモード信号Taccess に基づいて選択することにより、本体メモリの不良ブロック（不良ローあるいは不良カラム）を冗長メモリに置き換える。
【００６５】
上記冗長テストモードでの動作に際して、所望のテスト用アドレスデータを入力して外部入力アドレスラッチ回路１０にラッチさせておくことができるので、テスト用アドレスの設定を自在に行うことが可能である。
【００６６】
即ち、上記第１実施例の半導体メモリによれば、冗長制御回路における不良アドレス記憶用のヒューズ素子または不揮発性記憶素子に関係なく、アドレス情報を外部から入力できるようにした冗長テストモード、つまり、冗長メモリへの置き換えを行うためのアドレスデータとしてヒューズデータの代りに外部アドレス入力を用いる（回路的に冗長置き換えを行う）冗長テストモードを有する。
【００６７】
従って、上記したような冗長テストモードに入ることにより簡単に冗長メモリへの置き換えができ、真性不良を取り除いたサンプルを簡単に実現して評価することが可能になり、デバイスの信頼性試験を行いたい場合に極めて有効である。
【００６８】
また、冗長テストモードにおいてアドレス入力を変更すれば、冗長メモリへの置き換えを何度でもやり直すことが可能になり、不良アドレス記憶回路５のヒューズの少なくとも一部を切断した後であっても、第２の切り替え回路１２により第１のアドレス比較回路６の出力信号を選択しなければ、ヒューズデータを無視しすることができるので、ヒューズ切断前の状態での本体メモリの測定が可能となる。
【００６９】
従って、置き換えたはずの不良セルをアクセスしてしまうような動作モード  （例えばＥＥＰＲＯＭにおけるチップ全消去や全書き込み）における置き換え前の不良セルに起因する現象（例えばＥＥＰＲＯＭにおける書き込み・消去電圧の低下）の原因が不良セルにあることを簡単に検証することができる。
【００７０】
なお、前記冗長テストモードでの動作時には、外部アドレス入力による置き換えアドレスの設定が終了するとともに冗長テストモード用アドレスラッチ信号Tlatchを“Ｌ”レベル（通常動作モード、第１の切り替え回路９ａがアドレス信号生成回路２側を選択するモード）にして、冗長テストモード信号Taccess を“Ｈ”レベル（冗長テストモード、第２の切り替え回路１２が第２のアドレス比較回路１１の出力信号を選択するモード）に制御すれば、その後は、他の機能（例えばＥＥＰＲＯＭの場合には消去、書き込み、読み出しなど）が始まると、冗長置き換えアドレスは第２のアドレス比較回路１１の比較結果で決まるようになるので、予め外部入力したアドレスで冗長置き換えを行うことができる。
【００７１】
なお、前記各ブロック２２、２３、２４において、ブロック選択信号の反転信号をラッチするためのラッチ回路２０を、外部からのリセット信号に応じてリセットし得るようなリセット手段を付加することにより、必要に応じて（例えばアドレス入力前にリセット信号を入力することによって）ブロックの選択を解除することが可能になる。
【００７２】
上記リセット手段の一例としては、例えば図３（ａ）に示すラッチ回路２０ａのように、二入力のノアゲート３１にブロック選択信号の反転信号およびリセット信号Ｒesetを入力し、このノアゲート３１の出力ノードと入力ノードとの間にインバータ３２を接続すればよい。
【００７３】
また、図３（ｂ）に示すラッチ回路２０ｂのように、交差接続された二入力ナンドゲート３３、３４およぴインバータ３５を設け、ナンドゲート３３にブロック選択信号の反転信号を、ナンドゲート３４にリセット信号の反転信号／Ｒesetを入力し、ナンドゲート３４の出力をインバータ３５で反転するような回路構成でもよい。
【００７４】
さらに、前記第１実施例において、外部アドレス入力をラッチする回路を２つ余分に備えることにより、本体メモリの特定アドレス領域に記憶されているデータだけを選択禁止状態にする特定アドレスプロテクトモードを実現することができる。このことを応用すると、本体メモリの特定のアドレス領域に対する読み出し禁止処理（プロテクト）を、上記特定のアドレス領域に対応する外部アドレスを入力することによって実現することが可能になる。
【００７５】
以下、上記したような特定アドレスプロテクトモードを実現した第２実施例について説明する。
＜実施例２＞
図４は、本発明の第２実施例に係る半導体メモリの一部（冗長制御回路を含むアドレス制御回路）を示している。
【００７６】
図４に示す半導体メモリは、図１を参照して前述した第１実施例の半導体メモリと比べて、前記外部入力アドレスラッチ回路１０（第１の外部入力アドレスラッチ回路）とは別に、（１）本体メモリのうちの読み出しを禁止制御（プロテクト）する特定のアドレス領域を指定する外部入力アドレスデータをラッチする第２の外部入力アドレスラッチ回路２６、（２）第２の外部入力アドレスラッチ回路２６のラッチデータのうちの一部のデータの比較を禁止制御するためのデータを格納する第３の外部入力アドレスラッチ回路２７、（３）内部アドレス信号のアドレスデータと第２の外部入力アドレスラッチ回路２６のラッチデータとを比較する第３のアドレス比較回路２８が付加されている点が異なり、その他は同じである。
【００７７】
上記第２の外部入力アドレスラッチ回路２６および第３の外部入力アドレスラッチ回路２７は、プロテクトモードにおいて外部から入力するアドレスデータをラッチするためのものである。
【００７８】
前記第３のアドレス比較回路２８は、基本的には、前記第２の外部入力アドレスラッチ回路２６によりラッチしたアドレスデータと前記アドレス信号生成回路２から出力するアドレスデータとを比較し、比較結果が一致した場合には、比較の対象となったアドレスに対応する前記本体メモリの特定アドレス領域を非選択状態にするために本体メモリ用アドレスデコーダ３に選択禁止信号２９を供給する（冗長メモリ用アドレスデコーダ４には選択信号を供給しない）ように構成されている。
【００７９】
この場合、さらに、前記第３の外部入力アドレスラッチ回路２７によりラッチしたデータにより比較が制御されることによって、上記ラッチデータに対応する前記本体メモリの特定アドレス領域を非選択状態にするように前記選択禁止信号２９を供給するように構成されている。
【００８０】
図５は、図４中の第２の外部入力アドレスラッチ回路２６、第３の外部入力アドレスラッチ回路２７および第３のアドレス比較回路２８の一例を示す。
図５に示す回路は、冗長メモリブロックおよび冗長メモリ用アドレスデコーダ４が複数存在する場合に対応して複数のアドレスとの比較を行うために設けられた複数のアドレス制御ブロックのうちの１個を代表的に取り出してその一部（第２の外部入力アドレスラッチ回路２６、第３の外部入力アドレスラッチ回路２７および第３のアドレス比較回路２８）を示している。
【００８１】
図５に示す回路においては、８ビットのアドレス空間を想定して内部アドレス信号７の各ビット信号をA1、A2、A3で表わし、外部入力アドレス信号の各ビット信号をEXT-A1、EXT-A2、EXT-A3で表わし、各アドレス制御ブロックの第２の外部入力アドレスラッチ回路２６に入力するプロテクト制御信号をＲＤi_select、各アドレス制御ブロックの第３の外部入力アドレスラッチ回路２７に入力するプロテクト制御信号をＲＤＰ_select で表わしている。
【００８２】
上記プロテクト制御信号ＲＤi_selectは、外部からアドレス信号が入力する時に同時に入力するものであり、それぞれ対応するアドレス制御ブロックの第２の外部入力アドレスラッチ回路２６における特定アドレスのプロテクト動作を活性状態に制御する場合に“Ｈ”レベルになるものであり、対応するブロックの第２の外部入力アドレスラッチ回路２６のインバータ回路ＩＶ３により反転された後、ＲＤi_selectラッチ回路３６によりラッチされる。
【００８３】
また、前記プロテクト制御信号ＲＤＰ_select は、外部からアドレス信号が入力する時に同時に選択的に入力するものであり、それぞれ対応するアドレス制御ブロックの第３の外部入力アドレスラッチ回路２７における特定アドレスのプロテクト動作を活性状態に制御する場合に“Ｈ”レベルになるものであり、対応するブロックの第３の外部入力アドレスラッチ回路２７のインバータ回路ＩＶ４により反転された後、ＲＤＰ_select ラッチ回路３７によりラッチされる。
【００８４】
前記外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3は、それぞれ対応して第２の外部入力アドレスラッチ回路２６のＣＭＯＳトランスファゲートＴＧの各一端に供給されており、上記複数のＣＭＯＳトランスファゲートＴＧの各他端はそれぞれ対応してインバータ回路ＩＶ５を介して第２の外部入力アドレスラッチ回路２６のアドレスビットラッチ回路４３、４５、４７の各入力端に接続されている。
【００８５】
また、前記外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3は、それぞれ対応して第３の外部入力アドレスラッチ回路２７のＣＭＯＳトランスファゲートＴＧの各一端に供給されており、上記複数のＣＭＯＳトランスファゲートＴＧの各他端はそれぞれ対応してアドレスビットラッチ回路５２、５３、５４の各入力端に接続されている。
【００８６】
前記第２の外部入力アドレスラッチ回路２６の複数のアドレスビットラッチ回路４３、４５、４７の各出力信号および前記内部アドレス信号７の各ビットA1、A2、A3は、第３のアドレス比較回路２８内の排他的オアゲート（ＥＸＯＲ）からなる比較回路４４、４６、４８にそれぞれ対応して入力する。この比較回路４４、４６、４８は、それぞれ比較結果が一致していれば“Ｌ”レベル、一致していなければ“Ｈ”レベルを出力する。
【００８７】
さらに、上記第３のアドレス比較回路２８内において、各比較回路４４、４６、４８の出力信号は、二入力のナンドゲート４９、５０、５１の各一方の入力となり、このナンドゲート４９、５０、５１の各他方の入力として前記第３の外部入力アドレスラッチ回路２７のアドレスビットラッチ回路５２、５３、５４の出力信号が入力する。
【００８８】
さらに、上記各ナンドゲート４９、５０、５１の出力信号は、それぞれ対応してインバータ回路ＩＶ６により反転された後、三入力のノアゲート（“Ｌ”論理のナンドゲート）からなる一致検出回路５５に入力し、ここで三入力の一致状態が検出されれば“Ｈ”レベル、検出されなければ“Ｌ”レベルのアドレス比較結果が出力する。
【００８９】
前記第２の外部入力アドレスラッチ回路２６において、インバータ回路ＩＶ３の出力信号は、前記各ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジスタＴＰのゲートに供給され、前記ＲＤi_selectラッチ回路３６の出力信号は前記各ＣＭＯＳトランスファゲートＴＧのＮＭＯＳトランジスタＴＮのゲートに供給される。
【００９０】
また、前記第３の外部入力アドレスラッチ回路２７において、インバータ回路ＩＶ４の出力信号は、前記各ＣＭＯＳトランスファゲートＴＧのＰＭＯＳトランジスタＴＰのゲートに供給され、前記ＲＤＰ_select ラッチ回路３７の出力信号は前記各ＣＭＯＳトランスファゲートＴＧのＮＭＯＳトランジスタＴＮのゲートに供給される。
【００９１】
従って、特定アドレスプロテクト動作が活性状態に制御されるブロックの第２の外部入力アドレスラッチ回路２６においては、インバータ回路ＩＶ３の出力信号“Ｌ”レベルおよびＲＤi_selectラッチ回路３６の出力信号“Ｈ”レベルによりＣＭＯＳトランスファゲートＴＧがオン状態に制御され、前記外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3がインバータ回路ＩＶ５を介してアドレスビットラッチ回路４３、４５、４７に取り込まれるようになる。
【００９２】
同様に、特定アドレスビットプロテクト動作が活性状態に制御されるブロックの第３の外部入力アドレスラッチ回路２７においては、インバータ回路ＩＶ４の出力信号“Ｌ”レベルおよびＲＤＰ_select ラッチ回路３７の出力信号“Ｈ”レベルによりＣＭＯＳトランスファゲートＴＧがオン状態に制御され、前記外部入力アドレス信号の各ビット信号EXT-A1、EXT-A2、EXT-A3がアドレスビットラッチ回路５２、５３、５４に取り込まれるようになる。
【００９３】
また、特定アドレスプロテクト動作が活性状態に制御されるブロックの第２の外部入力アドレスラッチ回路２６においては、前記一致検出回路５５の出力信号および前記ＲＤi_selectラッチ回路３６の出力信号は、二入力のナンドゲート５６に入力する。
【００９４】
従って、特定アドレスプロテクト動作が活性状態に制御される場合（ＲＤi_selectラッチ回路３６の出力信号が“Ｈ”レベル）においては、一致検出回路５５の出力信号（アドレス比較結果）に応じてナンドゲート５６の出力レベルが変化する（ナンドゲート５６がアドレス比較結果を通過させる）。
【００９５】
これに対して、活性状態に制御されない場合（ＲＤi_selectラッチ回路３６の出力信号が“Ｌ”レベル）においては、ナンドゲート５６の出力レベルが“Ｈ”レベルに固定される（ナンドゲート５６がアドレス比較結果の通過を禁止する）。
【００９６】
各アドレス制御ブロック毎に得られる信号／ＲＤ１、／ＲＤ２、／ＲＤ３は図５に示すようにナンドゲート２９によって論理が取られた後、本体メモリ用アドレスデコーダ３による特定アドレス領域の読み出しを禁止する（つまり、本体メモリの特定アドレス領域のデータをプロテクトする）ための選択禁止信号として供給される。
【００９７】
次に、図４および図５の回路の動作を説明する。
（１）通常モードでの動作時にメモリにアクセスする際の動作は、図１および図２の回路を参照して前述した動作と同様であるので、説明を省略する。
【００９８】
（２）冗長テストモードでの動作時にメモリにアクセスする際の動作も、図１および図２の回路を参照して前述した動作と同様であるので、説明を省略する。
（３）特定アドレスプロテクトモードおよび特定アドレスビットプロテクトモードでの動作時にメモリにアクセスする際は、アドレスラッチ信号Tlatchは“Ｈ”レベルになっており、Ｉ／Ｏピンからの入力アドレスは入力バッファ１および第１の切り替え回路９ａを介して第２の外部入力アドレスラッチ回路２６および第３の外部入力アドレスラッチ回路２７に入力し、それぞれラッチされる。
【００９９】
即ち、外部から特定アドレスプロテクト用としてアドレスデータを入力し、このアドレスデータを入力バッファ１および第１の切り替え回路９ｂを介して第２の外部入力アドレスラッチ回路２６に入力してラッチしておく。
【０１００】
同様に、外部から特定ビットプロテクト用としてアドレスデータを入力し、このアドレスデータを入力バッファ１および第１の切り替え回路９ｂを介して第３の外部入力アドレスラッチ回路２７に入力してラッチしておく。
【０１０１】
この後、外部からアクセス開始アドレスを入力し、このアクセス開始アドレスを入力バッファ１および第１の切り替え回路９ｂを介して内部アドレス信号生成回路２のアドレスカウンタにセットする。
【０１０２】
上記アドレスカウンタは、外部から入力する読み出し・書き込みパルスに同期してアドレスがカウントアップされ、アドレス空間に応じたビット数の内部アドレス信号（アドレス値に応じてエンコードされた信号）７を生成する。
【０１０３】
本体メモリ用アドレスデコーダ３は、そのローデコーダやカラムデコーダにより前記内部アドレス信号７をデコードし、アドレスに対応したワード線、ビット線を選択する。
【０１０４】
このような動作の間に、第３のアドレス比較回路２８は、第２の外部入力アドレスラッチ回路２６によりラッチしたアドレスデータと内部アドレス信号生成回路２から出力する内部アドレスデータとを比較し、双方が一致した時には、比較の対象となったアドレスに対応する本体メモリのデータを非選択状態にするための信号２９を本体メモリ用アドレスデコーダ３に出力する。これにより、特定アドレスに対応する本体メモリの特定アドレス領域のデータに対するアクセスが禁止される。
【０１０５】
また、第３のアドレス比較回路２８での一致時に、第３の外部入力アドレスラッチ回路２７によりラッチしたビットデータが存在する場合には、第３のアドレス比較回路２８での一致時に比較の対象となったアドレスに対応する本体メモリのデータのうちで第３の外部入力アドレスラッチ回路２７によりラッチしたビットデータにより指定される特定アドレスを非選択状態にするための信号２９を本体メモリ用アドレスデコーダ３に出力する。これにより、特定アドレスビットに対応する本体メモリの特定アドレス領域に対するアクセスが禁止される。
【０１０６】
上記したような特定アドレスプロテクトモードでの動作に際して、所望のアドレスデータを入力して第２の外部入力アドレスラッチ回路２６および第３の外部入力アドレスラッチ回路２７にラッチさせておくことができるので、プロテクトすべき特定のアドレス領域の設定を自在に行うことが可能である。
【０１０７】
上記動作の具体例として、外部入力アドレス信号のビット信号EXT_A1、EXT_A2として“Ｈ”レベルを入力し、ビット信号EXT_A3として“Ｌ”レベルを入力した場合を考える。
【０１０８】
この時、第３の外部入力アドレスラッチ回路２７におけるビット信号EXT_A3に対応するアドレスビットラッチ回路５４の出力信号は“Ｈ”レベルになるので、ビット信号EXT_A3と内部アドレスビットA3が一致した場合に比較回路４８の出力信号が“Ｌ”レベルになると、ナンドゲート５１の出力は“Ｈ”レベル、その出力側のインバータ回路ＩＶ６の出力信号は“Ｌ”レベルになる。
【０１０９】
しかし、第３の外部入力アドレスラッチ回路２７におけるビット信号EXT_A1、EXT_A2に対応するアドレスビットラッチ回路５２、５３の出力信号はそれぞれ  “Ｌ”レベルになり、ナンドゲート４９、５０の出力信号はそれぞれ“Ｈ”レベルになり、それぞれの出力側のインバータ回路ＩＶ６の出力信号はそれぞれ“Ｌ”レベルになる。この状態は、内部アドレスビットA1、A2の“Ｈ”／“Ｌ”レベルに関係なく定まる。
【０１１０】
従って、三入力のノアゲート５５の出力信号は“Ｈ”レベルになる。この時、ＲＤi_selectラッチ回路３６の出力信号が“Ｈ”レベルの場合にはナンドゲート５７の出力信号ＲＤi は“Ｌ”レベルになるので、内部アドレスビットA1、A2がどうであろうとも本体メモリへのアクセスは禁止状態となり、結果として、内部アドレスビットA3が一致した全アドレスは非選択状態となる。
【０１１１】
このようなプロテクトモードを指定して、外部入力アドレス信号の全てのビット信号EXT_A1、EXT_A2、EXT_A3を“Ｈ”レベルに設定すると、三入力のノアゲート５５は、三入力とも“Ｌ”レベルになり、その出力信号は“Ｈ”レベルになる。この時、ＲＤi_selectラッチ回路３６の出力信号が“Ｈ”レベルの場合には二入力のナンドゲート５６の出力信号ＲＤi は“Ｌ”レベルになるので、内部アドレスビットA1、A2、A3がどうであろうとも本体メモリの全てのアドレス領域が非選択状態になるので、ソフトウエア的な取り扱いにより本体メモリのデータにプロテクトをかけることができる。
【０１１２】
また、上記第２実施例の変形例として、第１の外部入力アドレスラッチ回路１０と第２の外部入力アドレスラッチ回路２６とを１個の外部入力アドレスラッチ回路で兼用し、その出力を冗長テストモード、プロテクトモードに応じて第２のアドレス比較回路１１と第３のアドレス比較回路２８に切り替え供給するための切り替えを付加するようにしてもよい。
【０１１３】
図６に第２実施例の変形例を示す。この回路は図２と図５の両方の特徴を兼ね備えたものであり、モード信号Tprotectによって第１実施例の外部入力アドレスの冗長部置き換え機能と、第２実施例のプロテクト機能とを実現する回路構成となっている。アドレスラッチ回路２６、２７および比較回路２８は、図５の回路と全く同じであるが、プロテクトモード切換えのための切換回路３０が追加されている点と第２の切り替え回路１２および論理和回路２５の内部構成が変更されている。
【０１１４】
切換回路３０は、第３の外部入力アドレスラッチ回路２７のアドレスビットラッチ回路５２、５３、５４それぞれの出力を反転するインバータ回路ＩＶ７と、これら各インバータ回路ＩＶ７の出力信号とモード信号Tprotectとが供給されるナンドゲート７１、７２、７３とから構成されている。そして、これらナンドゲート７１、７２、７３の出力が前記ナンドゲート４９、５０、５１に供給される。
【０１１５】
第２の切り替え回路１２は、モード信号Tprotectと冗長テストモード信号Taccess が供給されるノアゲート７４と、このノアゲート７４の出力を反転するインバータ回路７５と、このインバータ回路７５の出力をさらに反転するインバータ回路７６と、ＰチャネルおよびＮチャネルＭＯＳトランジスタからなりＰチャネルＭＯＳトランジスタのゲートに上記インバータ回路７６の出力が、ＮチャネルＭＯＳトランジスタのゲートに上記インバータ回路７５の出力がそれぞれ供給され、前記ナンドゲート５６の出力が入力されるＣＭＯＳトランスファゲート７７と、ＰチャネルおよびＮチャネルＭＯＳトランジスタからなりＰチャネルＭＯＳトランジスタのゲートに上記インバータ回路７５の出力が、ＮチャネルＭＯＳトランジスタのゲートに上記インバータ回路７６の出力がそれぞれ供給され、比較出力信号ＳＲＤ１がインバータ回路を介して入力されるＣＭＯＳトランスファゲート７８とから構成されている。そして、上記両ＣＭＯＳトランスファゲート７７、７８の出力端子が共通に接続され、この共通出力端子から信号／ＲＤｉが出力される。
【０１１６】
論理和回路２５は、信号／ＲＤ１〜／ＲＤｉが入力されるナンドゲート８１と、信号／ＲＤｉとが入力されるモード信号Tprotectとが供給されるノアゲート８２と、このノアゲート８２の出力を反転するインバータ回路８３とから構成されている。
【０１１７】
この図６の変形例回路において、切換回路３０は、プロテクトモード信号Tprotectにより、第３の外部入力アドレスラッチ回路２７のアドレスデータ制御の可否を決定し、第２の切り替え回路１２は、プロテクトモード時にもアドレス比較結果を出力するように切り換える。また、論理和回路２５は、プロテクトモード信号Tprotectにより信号／ＲＤｉを非活性化し、どの冗長ブロックも選択されない状態に制御する。すなわち、本体メモリおよび冗長メモリによりプロテクトをかけた状態とすることができ、第２実施例と同様な動作となる。
【０１１８】
なお、上記第２実施例では、冗長テストモード用の構成に加えてプロテクトモード用の構成を付加したが、プロテクトモードのみを実現するためには冗長テストモード用の構成の一部を省略することが可能である。
【０１１９】
【発明の効果】
上述したように本発明によれば、不良アドレス記憶用のヒューズ素子または不揮発性記憶素子に関係なく、冗長置き換えを外部アドレス入力を用いて行なう冗長テストモードを有し、不良ブロックを冗長メモリに簡単に置き換えたり、真性不良がないサンプルを簡単に実現して評価し得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体メモリの一部（冗長制御回路を含むアドレス制御回路）を示すブロック図。
【図２】図１中の外部入力アドレスラッチ回路、第２のアドレス比較回路、第２の切り替え回路の一例を示す回路図。
【図３】図２中のブロック選択信号の反転信号をラッチするラッチ回路にリセット機能を持たせた一例を示す回路図。
【図４】本発明の第２実施例に係る半導体メモリの一部（冗長制御回路を含むアドレス制御回路）を示すブロック図。
【図５】図４中の第２の外部入力アドレスラッチ回路、第３の外部入力アドレスラッチ回路および第３のアドレス比較回路の一例を示す回路図。
【図６】本発明の第２実施例の変形例による第２の外部入力アドレスラッチ回路、第３の外部入力アドレスラッチ回路および第３のアドレス比較回路の他の例を示す回路図。
【図７】従来の半導体メモリにおける冗長制御回路を含むアドレス制御回路の構成例を示すブロック図。
【図８】図７中のアドレス比較回路の従来例を示す回路図。
【図９】図８中のアドレス比較回路におけるアドレス不一致状態の一例を示す回路図。
【図１０】図８中のアドレス比較回路におけるアドレス一致状態の一例を示す回路図。
【符号の説明】
１…入力バッファ、
２…内部アドレス信号生成回路、
３…本体メモリ用アドレスデコーダ、
４…冗長メモリ用アドレスデコーダ、
５…不良アドレス記憶回路、
６…第１のアドレス比較回路、
９ａ…第１の切り替え回路、
１０…外部入力アドレスラッチ回路、
１１…第２のアドレス比較回路、
１２…第２の切り替え回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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