(57)【特許請求の範囲】
【請求項１】
Ｎビット条件合加算器（ここで、Ｎは加算されるビットの数）において、
お互いが個別に処理される、
Ｋ個のＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」）と、
Ｘ個のＬビットキャリ発生器（ここで、Ｘ＝「Ｋ／Ｌ」）とを含み、
前記合算発生器各々は第１のＭビット入力信号、第１入力信号の相補信号、第２のＭビット入力信号、第２入力信号の相補信号及び、Ｌビットキャリ信号とその相補信号中の対応する１つのキャリ信号と、その相補信号とを受け入れ、Ｍビット合算信号を発生し、
前記第１ないし第（Ｘ−１）のキャリ発生器各々は対応するＬ個の合算発生器からのＬ×Ｍビットキャリ発生信号及びＬ×Ｍビットキャリ伝搬信号を受け入れ、前記Ｌビットキャリ信号とその相補信号とを発生し、
前記第Ｘのキャリ発生器は残りの合算発生器からのキャリ発生信号及びキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生することを特徴とする条件合加算器。
【請求項２】
前記合算発生器はパストランジスターロジックを含むことを特徴とする請求項１に記載の条件合加算器。
【請求項３】
前記キャリ発生器はCMOSロジックを含むことを特徴とする請求項１に記載の条件合加算器。
【請求項４】
前記合算発生器はパストランジスターロジックを含み、キャリ発生器はCMOSロジックを含むことを特徴とする請求項１に記載の条件合加算器。
【請求項５】
前記各合算発生器は；
前記第１のＭビット入力信号、前記第１入力信号の前記相補信号、前記第２のＭビット入力信号及び前記第２入力信号の前記相補信号を受け入れ、第１のＭビット条件合算信号、第２のＭビット条件合算信号、Ｍビットキャリ伝搬信号、前記Ｍビットキャリ伝搬信号の相補信号、Ｍビットキャリ発生信号及び、前記Ｍビットキャリ発生信号の相補信号を発生する手段と；
前記第１の条件合算信号、前記第２の条件合算信号、Ｍビットキャリ伝搬信号、前記Ｍビットキャリ伝搬信号の前記相補信号、前記Ｍビットキャリ発生信号、前記Ｍビットキャリ発生信号の相補信号及び、Ｌビットキャリ信号と、その相補信号中の前記対応する１つのキャリ信号と、その相補信号とを受け入れ、Ｍビット合算信号を発生する手段と；
を含むことを特徴とする請求項１に記載の条件合加算器。
【請求項６】
Ｎビット条件合加算器（ここで、Ｎは加算されるビットの数）において、
お互いが個別に処理される、
Ｋ個の１６ビット合算発生器（ここで、Ｋ＝「Ｎ／１６」）と、
Ｘ個の４ビットキャリ発生器（ここで、Ｘ＝「Ｋ／４」）とを含み、
前記合算発生器各々は第１の１６ビット入力信号、第１入力信号の相補信号、第２の１６ビット入力信号、第２入力信号の相補信号及び、４ビットキャリ信号とその相補信号中の対応する１つのキャリ信号と、その相補信号とを受け入れ、１６ビット合算信号を発生し、
前記第１ないし第（Ｘ−１）のキャリ発生器各々は対応する４個の合算発生器からの４Ｍビットキャリ発生信号及び４Ｍビットキャリ伝搬信号を受け入れ、前記４ビットキャリ信号とその相補信号とを発生し、
前記第Ｘのキャリ発生器は残りの合算発生器からのキャリ発生信号及びキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生し、
前記第１の１６ビット入力信号、前記第１入力信号の前記相補信号、前記第２の１６ビット入力信号及び前記第２入力信号の前記相補信号を受け入れ、第１の１６ビット条件合信算号、第２の１６ビット条件合算信号、１６ビットキャリ伝搬信号、前記１６ビットキャリ伝搬信号の相補信号、Ｍビットキャリ発生信号及び、前記Ｍビットキャリ発生信号の相補信号を発生する手段と；
前記第１の条件合算信号、前記第２の条件合算信号、１６ビットキャリ伝搬信号、前記１６ビットキャリ伝搬信号の前記相補信号、前記Ｍビットキャリ発生信号、前記１６ビットキャリ発生信号の相補信号及び、４ビットキャリ信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号とを受け入れ、１６ビット合算信号を発生する手段と
を含むことを特徴とする条件合加算器。
【請求項７】
第１ないし第７の６ビット合算発生器と、
第１及び第２の４ビットキャリ発生器とを含み、前記合算発生器各々は第１の１６ビット入力信号、第１入力信号の相補信号、第２の１６ビット入力信号、第２入力信号の相補信号及び、４ビットキャリ信号とその相補信号中の対応する１つのキャリ信号と、その相補信号を受け入れ、１６ビット合算信号を発生し、
前記第１のキャリ発生器は前記第１ないし第４の合算発生器からの６４ビットキャリ発生信号及び６４ビットキャリ伝搬信号を受け入れ、前記４ビットキャリ信号とその前記相補信号とを発生し、
前記第２のキャリ発生器は第５ないし第７の合算発生器からの４８ビットキャリ発生信号及び４８ビットキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生することを特徴とする条件合加算器。
【請求項８】
前記各合算発生器は、
前記第１の入力信号、前記第１入力信号の前記相補信号、前記第２の入力信号及び前記第２入力信号の前記相補信号を受け入れ、第１の１６ビット条件合算信号、第２の１６ビット条件合算信号、１６ビットキャリ伝搬信号、前記１６ビットキャリ伝搬信号の相補信号、１６ビットキャリ発生信号及び、前記１６ビットキャリ発生信号の相補信号を発生する手段と；
前記第１の条件合算信号、前記第２の条件合算信号、１６ビットキャリ伝搬信号、前記１６ビットキャリ伝搬信号の前記相補信号、前記Ｍビットキャリ発生信号、前記１６ビットキャリ発生信号の相補信号及び、４ビットキャリ信号と、その相補信号中の前記対応する１つのキャリ信号と、その相補信号とを受け入れ、１６ビット合算信号を発生する手段と；とを含むことを特徴とする請求項７に記載の条件合加算器。
【請求項９】
前記合算発生器はパストランジスターロジックを含むことを特徴とする請求項８に記載の条件合加算器。
【請求項１０】
前記キャリ発生器はCMOSロジックを含むことを特徴とする請求項９に記載の条件合加算器。
【請求項１１】
Ｎビット条件合加算器（ここで、Ｎは加算されるビット数）において、
（a）各々が第１のＭビット入力信号、前記第１入力信号の相補信号、第２のＭビット入力信号、第２のＭビット入力信号、前記第２の入力信号の相補信号及び、Ｌビットキャリ信号と、その相補信号中の対応する１つのキャリ信号と、その相補信号とを受け入れ、Ｍビット合算信号を発生するＫ個のＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」）と；
（b）各々が対応するＬ個の合算発生器からのＬ×Ｍビットキャリ発生信号及びＬ×Ｍビットキャリ伝搬信号を受け入れ、前記Ｌビットキャリ信号とその相補信号を発生するＸ個のビットキャリ発生器（ここで、Ｘ＝「Ｋ／Ｌ」）とを含み、
前記各合算発生器は、
ｉ）前記第1 のＭビット入力信号、前記第１入力信号の前記相補信号、前記第２のＭビット入力信号及び第２入力信号の相補信号を受け入れ、第１のＭビット条件合算信号、第２のＭビット条件合算信号、Ｍビットキャリ伝搬信号、Ｍビットキャリ伝搬信号の相補信号、Ｍビットキャリ発生信号及び、Ｍビットキャリ発生信号の相補信号を発生する６Ｍビットフリーキャリ＆合算発生ブロックと、
ii）前記第１の条件合算信号、前記第２の条件合算信号、Ｍビットキャリ伝搬信号、前記Ｍビットキャリ伝搬信号の相補信号、前記Ｍビットキャリ発生信号、Ｍビットキャリ発生信号の相補信号及び、Ｌビットキャリ信号とその相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、Ｍビット合算信号を発生するＭビットCLA(carry lookahead)加算ブロックと；
を具備することを特徴とする条件合加算器。
【請求項１２】
前記６Ｍビットフリーキャリ＆合算発生ブロックは、
対応する２つの入力信号を受け入れ、第１及び第２合算信号を発生する第１論理手段と、
前記対応する２つの入力信号を受け入れ、キャリ伝搬信号及びその相補信号を発生する第２論理手段と、
前記対応する２つの入力信号を受け入れ、キャリ発生信号及びその相補信号を発生する第３論理手段と；
を含むことを特徴とする請求項１１に記載の条件合加算器。
【請求項１３】
前記第１論理手段は、
前記対応する２つの入力信号のXNOR演算を遂行して、前記第１合算信号を発生するXNORロジックと、
前記対応する２つの入力信号のXOR 演算を遂行して前記第２合算信号を発生するXOR ロジックと、
を含むことを特徴とする請求項１２に記載の条件合加算器。
【請求項１４】
前記第２論理手段は、
前記対応する２つの入力信号のNOR 演算を遂行して、前記キャリ伝搬信号の前記相補信号を発生するNOR ロジックと、
前記対応する２つの入力信号のOR演算を遂行して前記キャリ伝搬信号を発生するORロジックと、
前記NOR ロジックの出力信号の論理レベルを強レベルに復元してキャリ伝搬信号として出力し、前記ORロジックの出力信号の論理レベルを強レベルに復元して前記キャリ伝搬信号の相補信号として出力する第１レベル復元手段と；
を含むことを特徴とする請求項１２に記載の条件合加算器。
【請求項１５】
前記第１レベル復元手段は、
前記NOR ロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号を出力する出力端子とを持つ第１インバーターと、
前記ORロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号の前記相補信号を出力する出力端子とを持つ第２インバーターと、
前記第１インバーターの前記入力端子と前記第２インバーターの前記出力端子との間に接続される電流通路と、前記第２インバーターの入力端子に接続されるゲートとを持つ第１PMOSトランジスターと、
前記第１インバーターの前記出力端子と前記第２インバーターの前記入力端子との間に接続される電流通路と、前記第１インバーターの前記入力端子に接続されるゲートとを持つ第２PMOSトランジスターとを含むことを特徴とする請求項１２に記載の条件合加算器。
【請求項１６】
前記第３論理手段は、
前記対応する２つの入力信号のNAND演算を遂行して前記キャリ発生信号の前記相補信号を発生するNANDロジックと、
前記対応する２つの入力信号のAND 演算を遂行して、前記キャリ発生信号を発生するAND ロジックと、
前記NANDロジックの出力信号の論理レベルを強レベルに復元して、前記キャリ発生信号として出力し、前記AND ロジック出力信号の論理レベルを強レベルに復元して、前記キャリ発生信号の相補信号として出力する第２レベル復元手段と；を含むことを特徴とする請求項１２に記載の条件合加算器。
【請求項１７】
前記第２レベル復元手段は、
前記NANDロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号を出力する出力端子とを持つ第3 インバーターと、
前記AND ロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号の前記相補信号を出力する出力端子とを持つ第4 インバーターと、
前記第3 インバーターの前記入力端子と前記第4 インバーターの前記出力端子との間に接続される電流通路と、前記第4 インバーターの入力端子に接続されるゲートとを持つ第3PMOS トランジスターと、
前記第3 インバーターの前記出力端子と前記第4 インバーターの前記入力端子との間に接続される電流通路と、前記第3 インバーターの前記入力端子に接続されるゲートとを持つ第4PMOS トランジスターと、
を含むことを特徴とする請求項１６に記載の条件合加算器。
【請求項１８】
前記ＭビットCLA 加算ブロックは各々が、前記第１の条件合信号中の２ビット、前記第２の条件合信号中の２ビット、キャリ伝搬信号中の２ビット、前記キャリ伝搬信号の前記相補信号中の２ビット、前記キャリ発生信号中の２ビット信号を受け入れ、２ビット合算信号を生成するＭ／２個のCLA 加算ユニットを含み、
前記各CLA 加算ユニットは、
前記第１の２ビット条件合信号中の対応する１ビット信号と前記第２の２ビット条件合信号中の対応する１ビット信号とを受け入れ、入力された信号の論理レベルを各々強レベルに復元し、前記入力された信号の反転された信号を出力する第３レベル復元器と、
前記第３レベル復元器の出力信号を受け入れ、第１制御信号とその相補信号である第２制御信号とに応答して、入力された信号中のある１つと他の１つとを各々選択的に出力する第１及び第２マルチプレクサーと、
前記第１マルチプレクサーの出力信号と第２マルチプレクサーの前記出力信号とを受け入れ、第３制御信号とその反転信号である第４制御信号とに応答して、入力された信号中のある１つを選択し、選択された信号の反転信号を下位ビット合算信号として出力する第３マルチプレクサーと、
前記第１の２ビット合算信号中の次のビット信号と前記第２の２ビット合算信号中の次のビット信号とを受け入れ、前記２ビットキャリ伝搬信号中の対応する１つとその前記相補信号とに応答して、入力された信号中の１つを選択的に出力する第４マルチプレクサーと、
前記第１の２ビット合算信号中の次のビット信号と前記第２の２ビット合算信号中の次のビット信号とを受け入れ、前記２ビットキャリ伝搬信号中の対応する１つとその前記相補信号とに応答して、入力された信号中の１つを選択的に出力する第５マルチプレクサーと、
前記第４及び第５マルチプレクサーの出力を受け入れ、入力された信号の論理レベルを各々強レベルに復元し、前記入力された信号の反転された信号を出力する第４レベル復元器と、
前記第４レベル復元器の出力信号を受け入れ、前記第１及び第２制御信号に応答して、入力された信号中のある１つと他の１つとを各々選択的に出力する第６及び第７マルチプレクサーと、
前記第６マルチプレクサーの前記出力信号と前記第７マルチプレクサーの前記出力信号とを受け入れ、前記第３及び第４制御信号に応答して、入力された信号中のある１つを選択し、選択された信号の反転信号を上位ビット合算信号として出力する第８マルチプレクサーと、
前記２ビットキャリ伝搬信号中の次のビット信号及びそれの相補信号と、前記２ビットキャリ発生信号中の次のビット信号及びそれの相補信号とを受け入れ、前記２ビットキャリ伝搬信号中の前記対応する１つとそれの前記相補信号とに応答して入力された信号中の２つを選択的に出力する第９マルチプレクサーと、
前記２ビットキャリ伝搬信号中の次のビット信号及びそれの相補信号と、前記２ビットキャリ発生信号中の次のビット信号及びそれの相補信号とを受け入れ、前記２ビットキャリ伝搬信号中の前記対応する１つとその前記相補信号とに応答して入力された信号中の２つを選択的に出力する第１０マルチプレクサーと、
前記第９及び第１０マルチプレクサーの出力信号を受け入れ、前記第１及び第２制御信号に応答して入力された信号中の２つを選択し、選択された信号を次のCLA 加算ユニットの前記第１及び第２制御信号として出力する第１１マルチプレクサーと、
前記第９及び第１０マルチプレクサーの出力信号を受け入れ、前記第３び第４制御信号に応答して入力された信号中の２つを選択し、選択された信号を次のCLA 加算ユニットの前記第３及び第４制御信号として出力する第１２マルチプレクサーと、
を含むことを特徴とする請求項１１又は請求項１２に記載の条件合加算器。
【請求項１９】
前記各合算発生器はパストランジスターロジックを含み、前記各キャリ発生器はCMOSロジックを含むことを特徴とする請求項１１に記載の条件合加算器。
【請求項２０】
（a）各々が第１の１６ビット入力信号、前記第１入力信号の相補信号、第２の１６ビット入力信号、前記第２の入力信号の相補信号及び、４ビットキャリ信号とその相補信号中の対応する１つのキャリ信号とそれの相補信号とを受け入れ、１６ビット合算信号を発生する２つのビット合算発生器を含み；
前記各合算発生器は、
ｉ）前記第1 のＭビット入力信号、前記第１入力信号の前記相補信号、前記第２のＭビット入力信号及び第２入力信号の相補信号を受け入れ、第１の１６ビット条件合算信号、第２の１６ビット条件合算信号、１６ビットキャリ伝搬信号、１６ビットキャリ伝搬信号の相補信号、Ｍビットキャリ発生信号及び、１６ビットキャリ発生信号の相補信号を発生するフリーキャリ＆合算発生ブロックと、
ii）前記第１の条件合算信号、前記第２の条件合算信号、前記キャリ伝搬信号、前記キャリ伝搬信号の相補信号、前記キャリ発生信号、キャリ発生信号の相補信号及び前記キャリ信号とその相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、合算信号を発生するCLA(carry lookahead)加算ブロックとを具備し、
(b) 各々が対応する４つの合算発生器からの６４ビットキャリ発生信号及び６４ビットキャリ伝搬信号を受け入れ、前記４ビットキャリ信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号とを受け入れ、前記４ビットキャリ信号と前記相補信号とを発生する２つのキャリ発生器とを含み、
前記各キャリ発生器は、
ｉ）各々は対応する１６ビットキャリ発生信号及び対応する１６ビットキャリ伝搬信号を受け入れ、１ビットセクションキャリ発生信号及び１ビットセクションキャリ伝搬信号を発生する４つの第１CLA 加算セクションと、
ii） 前記第１CLA セクションからの第１ないし第４のセクションキャリ発生信号、第１ないし第４セクションキャリ伝搬信号及び、前記４ビットキャリ信号とその相補信号中の前記対応する１つのキャリ信号とそれの相補信号とを受け入れ、前記４ビットキャリ信号とその前記相補信号とを発生する第２CLA 加算セクションと
を具備することを特徴とする条件合加算器。
【請求項２１】
前記ビットフリーキャリ＆合算発生ブロックは、
対応する２つの入力信号を受け入れ、第１及び第２合算信号を発生する第１論理手段と、
前記対応する２つの入力信号を受け入れ、キャリ伝搬信号及びその相補信号を発生する第２論理手段と、
前記対応する２つの入力信号を受け入れ、キャリ発生信号及びその相補信号を発生する第３論理手段と
を含むことを特徴とする請求項２０に記載の条件合加算器。
【請求項２２】
前記第１論理手段は、
前記対応する２つの入力信号のXNOR演算を遂行して、前記第１合算信号を発生するXOR ロジックと、
前記対応する２つの入力信号のXOR 演算を遂行して前記第２合算信号を発生するXOR ロジックと、
を含むことを特徴とする請求項２１に記載の条件合加算器。
【請求項２３】
前記第２論理手段は、
前記対応する２つの入力信号のNOR 演算を遂行して、前記キャリ伝搬の信号の前記相補信号を発生するNOR ロジックと、
前記対応する２つの入力信号のOR演算を遂行して、前記キャリ伝搬信号を発生するORロジックと、
前記NOR ロジックの出力信号の論理レベルを強レベルに復元してキャリ伝搬信号として出力し、前記ORロジックの出力信号の論理レベルを強レベルに復元して前記キャリ伝搬信号の相補信号として出力する第１レベル復元手段と、
を含むことを特徴とする請求項２１に記載の条件合加算器。
【請求項２４】
前記第１レベル復元手段は、
前記NOR ロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号を出力する出力端子とを持つ第１インバーターと、
前記ORロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号の前記相補信号を出力する出力端子とを持つ第２インバーターと、
前記第１インバーターの前記入力端子と前記第２インバーターの前記出力端子との間に接続される電流通路と、前記第２インバーターの入力端子に接続されるゲートとを持つ第１PMOSトランジスターと、
前記第１インバーターの前記出力端子と前記第２インバーターの前記入力端子との間に接続される電流通路と、前記第１インバーターの前記入力端子に接続されるゲートとを持つ第２PMOSトランジスターと、
を含むことを特徴とする請求項２３に記載の条件合加算器。
【請求項２５】
前記第３論理手段は、
前記対応する２つの入力信号のNAND演算を遂行して、前記キャリ発生信号の前記相補信号を発生するNANDロジックと、
前記対応する２つの入力信号のAND 演算を遂行して、前記キャリ発生信号を発生するAND ロジックと、
前記NANDロジックの出力信号の論理レベルを強レベルに復元して、前記キャリ発生信号として出力し、前記AND ロジック出力信号の論理レベルを強レベルに復元して、前記キャリ発生信号の相補信号として出力する第２レベル復元手段と、
を含むことを特徴とする請求項２１に記載の条件合加算器。
【請求項２６】
前記第２レベル復元手段は、
前記NANDロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号を出力する出力端子とを持つ第3 インバーターと、
前記AND ロジックの前記出力信号が印加される入力端子と前記キャリ伝搬信号の前記相補信号を出力する出力端子とを持つ第4 インバーターと、
前記第3 インバーターの前記入力端子と前記第4 インバーターの前記出力端子との間に接続される電流通路と、前記第4 インバーターの入力端子に接続されるゲートとを持つ第3PMOS トランジスターと、
前記第3 インバーターの前記出力端子と前記第4 インバーターの前記入力端子との間に接続される電流通路と、前記第3 インバーターの前記入力端子に接続されるゲートとを持つ第4PMOS トランジスターと、
を含むことを特徴とする請求項２５に記載の条件合加算器。
【請求項２７】
前記ＭビットCLA 加算ブロックは、
各々が前記第１の条件合算信号中の２ビット、前記第２の条件合算信号中の２ビット、キャリ伝搬信号中の２ビット、前記キャリ伝搬信号の前記相補信号中の２ビット、前記キャリ発生信号中の２ビット信号を受け入れ、２ビット合算信号を生成するＭ／２個のCLA 加算ユニットを含み、
前記各CLA 加算ユニットは、
前記第１の２ビット条件合算信号中の対応する１ビット信号と前記第２の２ビット条件合算信号中の対応する１ビット信号とを受け入れ、入力された信号の論理レベルを各々強レベルに復元し、前記入力された信号の反転された信号を出力する第３レベル復元器と、
前記第３レベル復元器の出力信号を受け入れ、第１制御信号とその相補信号である第２制御信号に応答して入力された信号中のある１つと他の１つとを各々選択的に出力する第１及び第２マルチプレクサーと、
前記第１マルチプレクサーの出力信号と第２マルチプレクサーの前記出力信号とを受け入れ、第３制御信号とその反転信号である第４制御信号とに応答して、入力された信号中のある１つを選択し、選択された信号の反転信号を下位ビット合算信号として出力する第３マルチプレクサーと、
前記第１の２ビット合算信号中の次のビット信号と前記第２の２ビット合算信号中の次のビット信号とを受け入れ、前記２ビットキャリ伝搬信号中の対応する１つとその前記相補信号とに応答して、入力された信号中の１つを選択的に出力する第４マルチプレクサーと、
前記第１の２ビット合算信号中の次のビット信号と前記第２の２ビット合算信号中の次のビット信号とを受け入れ、前記２ビットキャリ伝搬信号中の対応する１つとその前記相補信号とに応答して、入力された信号中の１つを選択的に出力する第５マルチプレクサーと、
前記第４及び第５マルチプレクサーの出力を受け入れ、入力された信号の論理レベルを各々強レベルに復元し、前記入力された信号の反転された信号を出力する第４レベル復元器と、
前記第４レベル復元器の出力信号を受け入れ、前記第１及び第２制御信号に応答して、入力された信号中のある１つと他の１つを各々選択的に出力する第６及び第７マルチプレクサーと、
前記第６マルチプレクサーの前記出力信号と前記第７マルチプレクサーの前記出力信号とを受け入れ、前記第３及び第４制御信号に応答して、入力された信号中のある１つを選択し、第３及び第４制御信号に応答して、入力された信号中のある１つを選択し、選択された信号の反転信号を上位ビット合算信号として出力する第８マルチプレクサーと、
前記２ビットキャリ伝搬信号中の次のビット信号及びその相補信号と前記２ビットキャリ発生信号中の次のビット信号及びそれの相補信号とを受け入れ、前記２ビットキャリ伝搬信号中の前記対応する１つとその前記相補信号とに応答して、入力された信号中の２つを選択的に出力する第９マルチプレクサーと、
前記２ビットキャリ伝搬信号中の次のビット信号及びその相補信号と前記２ビットキャリ発生信号中の次のビット信号及びその相補信号とを受け入れ、前記２ビットキャリ伝搬信号中の前記対応する１つとその前記相補信号とに応答して、入力された信号中の２つを選択的に出力する第１０マルチプレクサーと、
前記第９及び第１０マルチプレクサーの出力信号を受け入れ、前記第１及び第２制御信号に応答して入力された信号中の２つを選択し、選択された信号を次のCLA 加算ユニットの前記第１及び第２制御信号として出力する第１１マルチプレクサーと、
前記第９及び第１０マルチプレクサーの出力信号を受け入れ、前記第３び第４制御信号に応答して、入力された信号中の２つを選択し、選択された信号を次のCLA 加算ユニットの前記第３及び第４制御信号として出力する第１２マルチプレクサーと、
を含むことを特徴とする請求項２０に記載の条件合加算器。
【請求項２８】
前記各第１CLA 加算セクションは、
前記対応する１６ビットキャリ発生信号及び前記対応する１６ビットキャリ伝搬信号を順番に４ビットずつ各々受け入れ、第１ないし第４のグループキャリ発生信号及び第１ないし第４のグループキャリ伝搬信号を各々発生する第１ないし第４のCLA 加算器と、
前記第１ないし第４のグループキャリ発生信号及び前記第１ないし第４のグロープキャリ伝搬信号を受け入れ、対応する１ビットセクションキャリ発生信号及び対応する１ビットセクションキャリ伝搬信号を発生する第５のCLA 加算器を含むことを特徴とする請求項２０に記載の条件合加算器。
【請求項２９】
前記第１ないし第４CLA 加算器各々は、
対応する４ビットキャリ発生信号及び対応する４ビットキャリ伝搬信号に応答して、相異なる２つのレベルの中のある１つの第１出力信号を発生する手段と、
前記対応する４ビットキャリ伝搬信号に応答して、相異なる２つのレベル中のある１つの第２出力信号を発生する手段と、
を含むことを特徴とする請求項２８に記載の条件合加算器。
【請求項３０】
前記第５CLA 加算器は、対応する前記グループキャリ発生信号及び前記グループキャリ伝搬信号に応答して、相異なる２つのレベルの中のある１つの第３出力信号を発生する手段と、
前記グループキャリ伝搬信号に応答して、相異なる２つのレベル中のある１つの第４出力信号を発生する手段と、
を含むことを特徴とする請求項２８に記載の条件合加算器。
【請求項３１】
前記第１ないし第５CLA 加算器はCMOSパストランジスターロジックを含むことを特徴とする請求項２８に記載の条件合加算器。
【請求項３２】
前記第２CLA 加算セクションは、
前記第１及び第２セクションキャリ発生信号と第１及び第２セクションキャリ信号とを受け入れ、第１ブロックキャリ発生信号及び第１ブロックキャリ伝搬信号を発生する第１CLA 加算器と、
前記第１及び第３セクションキャリ発生信号と第１及び第３セクションキャリ信号とを受け入れ、第２ブロックキャリ発生信号及び第２ブロックキャリ伝搬信号を発生する第２CLA 加算器と、
前記第１及び第４セクションキャリ発生信号と第１及び第４セクションキャリ信号とを受け入れ、第３ブロックキャリ発生信号及び第３ブロックキャリ伝搬信号を発生する第３CLA 加算器と、
前記第１セクションキャリ発生信号と第１セクションキャリ信号とを受け入れ、第４ビットキャリ発生信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号とに応答して、前記４ビットキャリ信号の第１ビット信号及びその相補信号を発生する第１マルチプレクサーと、
前記第１ブロックキャリ発生信号と第１ブロックキャリ信号とを受け入れ、第４ビットキャリ発生信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号に応答して、前記４ビットキャリ信号の第２ビット信号及びその相補信号を発生する第２マルチプレクサーと、
前記第２ブロックキャリ発生信号と第２ブロックキャリ信号とを受け入れ、第４ビットキャリ発生信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号とに応答して、前記４ビットキャリ信号の第３ビット信号及びその相補信号を発生する第３マルチプレクサーと、
前記第３ブロックキャリ発生信号と第３ブロックキャリ信号とを受け入れ、第４ビットキャリ発生信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号とに応答して、前記４ビットキャリ信号の第４ビット信号及びその相補信号を発生する第４マルチプレクサーと、
を含むことを特徴とする請求項２０あるいは２７に記載の条件合加算器。
【請求項３３】
前記第１ないし第３CLA 加算器各々は、対応する前記セクションキャリ発生信号及び前記セクションキャリ伝搬信号に応答して相異なる２つのレベル中のある１つの対応するブロックキャリ発生信号を発生する手段と、前記グループキャリ伝搬信号に応答して、相異なる２つのレベル中のある１つの対応するブロックキャリ伝搬信号を発生する手段とを含むことを特徴とする請求項３２に記載の条件合加算器。
【請求項３４】
前記各合算発生器はパストランジスターロジックを含み、前記各キャリ発生器はCMOSロジックを含むことを特徴とする請求項２０に記載の条件合加算器。
【請求項３５】
Ｎビット条件合加算器（ここで、Ｎは加算されるビットの数）において、
（ａ）各々が第１のＭビット入力信号、前記第１入力信号の相補信号、第２のＭビット入力信号、前記第２入力信号の相補信号及び、Ｌビットキャリ信号とその相補信号中の対応する１つのキャリ信号とそれの相補信号とを受け入れ、Ｍ合算信号を発生するＫのＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」）を含み、
前記各合算発生器は、
１）前記第１のＭビット入力信号、前記第１入力信号の前記相補信号、前記第２のＭビット入力信号、前記第２入力信号の相補信号及び、Ｌビットキャリ信号とその相補信号中の対応する１つのキャリ信号とそれの相補信号とを受け入れ、Ｍビット合算信号を受け入れ、Ｍビット合算信号を発生するＫのＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」及びＬ）を含み；
前記各合算発生器は、
ii）前記第１の条件合算信号、前記第２条件合算信号、Ｍビットキャリ伝搬信号、前記Ｍビットキャリ伝搬信号の前記相補信号、前記Ｍビットキャリ発生信号、前記Ｍビットキャリ発生信号の前記相補信号及び、前記Ｌビットキャリ信号とその相補信号中の前記対応する１つのキャリ信号とその相補信号を受け入れ、前記Ｍビット合算信号を発生するＭビットCLA(carry lookahead)加算ブロックを具備し、
（ｂ）各々が対応するＬ個の合算発生器からのＬ×Ｍビットキャリ発生信号及びＬ×Ｍビットキャリ伝搬信号を受け入れ、前記Ｌビットキャリ信号とその前記相補信号とを発生するＸ個のＬビットキャリ発生器（ここで、Ｘ＝「Ｋ／Ｌ」とを含み、
前記各キャリ発生器は、
ｉ）各々が対応するＭビットキャリ発生信号及び対応するＭビットキャリ伝搬信号を受け入れ、１ビットセクションキャリ発生信号及び１ビットセクションキャリ伝搬信号を発生するＬ個の第１CLA 加算セクションと、
ii）前記第１CLA セクションからの第１ないし第Ｌのキャリ発生信号及び第１ないし第Ｌのキャリ伝搬信号を受け入れ、前記Ｌビットキャリ信号とその前記相補信号とを発生する第２CLA 加算セクションとを含むことを特徴とする条件合加算器。
【請求項３６】
第１の５４ビットデーターと第２の５４ビットデーターとを受け入れ、第１ないし第５４の５４ビット垂直データーを発生し、前記第１データーのビット値が１'であると、対応する垂直データーとして前記第２データーをそのまま出力し、前記第１データーのビット値が０'であると、０の垂直データーを出力するエンコーディング手段と、
前記エンコーディング手段からの前記第１ないし第５４の垂直データーを受け入れ、前記各垂直データーを２ビット信号に圧縮して５４ビット合算信号及び５４ビットキャリ信号を発生する圧縮手段と、
前記圧縮手段からの前記５４ビット合算信号及び前記５４ビットキャリ信号を受け入れ、加算する加算手段とを含み、
前記加算手段は
第１ないし第７の１６ビット合算発生器と、
第１及び第２の４ビットキャリ発生器とを具備し、
前記合算発生器各々は第１の１６ビット入力信号、前記第１入力信号の相補信号、第２の１６ビット入力信号、前記第２入力信号の相補信号及び、４ビットキャリ信号とその相補信号中の対応する１つのキャリ信号とそれの相補信号とを受け入れ、１６ビット合算信号を発生し、
前記第１のキャリ発生器は対応する４つの合算発生器からの６４ビットキャリ発生信号及び６４ビットキャリ伝搬信号を受け入れ、前記４ビットキャリ信号とその前記相補信号とを発生し、
前記第２のキャリ発生器は残りの合算発生器からのキャリ発生信号及びキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生することを特徴とする集積化されたパストランジスターロジック回路。
【請求項３７】
前記圧縮手段は、前記第１ないし第５４の垂直データーを受け入れ、各々は前記各垂直データーを１ビット合算信号及び１ビットキャリ信号に圧縮する５４個の圧縮ユニットを含み、
前記各圧縮ユニットは各々エンコーディング手段からの９ビットデーターを２ビットデーターに圧縮する６つの９−２圧縮器と、
各々が前記９−２圧縮器からの６ビットデーターを２ビットデーターに圧縮する２つの６−２圧縮器と、
前記６−２圧縮器からの４ビットデーターを２ビットデーターに圧縮する４−２圧縮器とを具備することを特徴とする請求項３６に記載の集積化されたパストランジスターロジック回路。
【請求項３８】
前記各９−２圧縮器は前記エンコーディング手段からの９ビットデーター及び前段の圧縮ユニット内の対応する９−２圧縮器からの６ビットキャリを受け入れ、キャリビット、合算ビット及び次段の圧縮ユニット内の対応する９−２圧縮器に供給されるキャリビットを発生することを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項３９】
前記各６−２圧縮器からの６ビットデーター及び前段の圧縮ユニット内の対応する６−２圧縮器からの３ビットキャリを受け入れ、キャリビット、合算ビット及び次段の圧縮ユニット内の対応する６−２圧縮器に供給されるキャリビットを発生することを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項４０】
前記４−２圧縮器は前記６ー２圧縮器からの４ビット垂直データー及び前段の圧縮ユニット内の４−２圧縮器からの１ビットキャリを受け入れて、キャリビット、合算ビット及び次段の圧縮ユニット内の４−２圧縮器に供給される時、キャリビットを発生することを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項４１】
前記各９−２圧縮器は；各々が前記エンコーディング手段からの９ビット垂直データーを３ビットずつ受け入れ、第１ないし第３合算ビットと次段の圧縮ユニット内の対応する９−２圧縮器に供給される第１ないし第３キャリビットとを各々発生する第１ないし第３全加算器と、
前記第１ないし第３合算ビットを受け入れ、第４合算ビットと前記次段圧縮ユニット内の前記対応する９−２圧縮器に供給される第４キャリビットとを発生する第４全加算器と、
前段の圧縮ユニットからの第１ないし第３キャリビットを受け入れ、第５合算ビットと前記次段圧縮ユニット内の前記対応する９−２圧縮器に供給される第５キャリビットとを発生する第５全加算器と、
前記第４及び第５合算ビットと前記前段圧縮ユニット内の前記対応する９−２圧縮器からの第４キャリビットとを受け入れ、第６合算ビットと前記次段圧縮ユニット内の前記対応する９−２圧縮器に供給される第６キャリビットとを発生する第６全加算器と、
前記第６合算ビットと前記前段圧縮ユニットからの第５及び第６キャリビットとを受け入れ、最終的な合算ビット及びキャリビットを発生する第７全加算器とを含むことを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項４２】
前記各６−２圧縮器は；
対応する３つの９−２圧縮器からの６ビットデーターを各々３ビットずつ受け入れ、第１及び第２合算ビットと次段の圧縮ユニット内の対応する６−２圧縮器に供給される第１及び第２キャリビットとを各々発生する第８及び第９全加算器と、
前段圧縮ユニット内の対応する６−２圧縮器からの第１ないし第３キャリビットを受け入れ、第３合算ビットと前記次段圧縮ユニット内の対応する６−２圧縮器に供給される第３キャリビットとを発生する第１０全加算器と、
前記第１ないし第３合算ビットを受け入れて最終的な合算ビット及びキャリビットを発生する第１１全加算器を含むことを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項４３】
前記４−２圧縮器からの４ビット垂直データー中下位３ビットを受け入れ、第１合算ビットと次段圧縮ユニット内の４−２圧縮器に供給されるキャリビットとを発生する第１２全加算器と、
前記６−２圧縮器からの４ビット垂直データー中の最上位ビットと前記第１合算ビット及び前段圧縮ユニット内の４−２圧縮器からのキャリビットを受け入れ、最終的な合算ビット及びキャリビットを発生する第１３全加算器を含むことを特徴とする請求項３７に記載の集積化されたパストランジスターロジック回路。
【請求項４４】
前記各全加算器は、キャリ信号、前記キャリ信号の相補信号、合算信号、前記合算信号の相補信号を各々出力するための第１ないし第４出力端子と；
前記第２出力端子に接続される入力端子とキャリ信号を出力するための出力端子とを持つ第１インバーターと、
前記第３出力端子に接続される入力端子と前記合算信号を出力するための出力端子とを持つ第２インバーターと、
前記第１インバーターの前記入力端子と前記第２インバーターの前記出力端子との間に接続される電流通路と前記第２インバーターの前記入力端子に接続されるゲートとを持つ第１PMOSトランジスターと、
前記第１インバーターの前記出力端子と前記第２インバーターの前記入力端子との間に接続される電流通路と前記第１インバーターの前記入力端子に接続されるゲートとを持つ第２PMOSトランジスターと、
を含むことを特徴とする請求項４１ないし４３中のいずれかに記載の集積化されたパストランジスターロジック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積化されたパストランジスターロジック回路(integrated pass-transistor logic circuit)に関するものであり、より具体的にはパストランジスターロジック(pass-trasistor logic; PL)を使用する条件合加算器(conditional sum adder; CSA)及びそれを具備する集積回路に関するものである。
【０００２】
【従来の技術】
より高い速度、より小さいサイズ、より低い電力は回路設計の重要目的である。CMOS(Complementary Metal Oxide Semiconductor) 回路は種々の応用分野でNMOS(N-type MOS)やPMOS(P-type MOS)回路やバイポラー(bopolar) 回路に比べて、その特性上、より低い電力とともに、より高い性能を持つことが知られている。高密度ロジック(dense logic) 、低電力消耗(low power dissipation) 、低い供給電圧(low supply votage) 及び、高速自動化された統合機能(highly automated synthesis)を持つ高度の単一基板システム(complex monolithic systems)を設計するに際して、CMOS設計技術は重要技術として使用されている。
【０００３】
しかし、CMOSスタティックロジック(static logic)回路は、入力信号によりCMOSインバーターを構成するPMOSトランジスターとNMOSトランジスターとが同時に導通(turn on) する場合が発生する。このように、PMOS及びNMOSトランジスターが同時に導通する場合には大きな漏洩電流が流れるようになり、これによりCMOSスタティックロジック回路は低電力及び高速動作に適合しないようになる。従って、高速及び低電力応用分野において、CMOS設計技術は動作速度と電力（すなわち、ダイサイズ）との中でいずれか一方だけを選択したり、あるいは、適当なところで両者のバランスを取ることを要求している。これは、CMOS設計技術の設計適応性(design flexibility)を制限している。
【０００４】
いろいろな応用分野で、電力の増加あるいは速度の減少なしに回路の大きさを減らすためにパストランジスターロジック(PL)が利用されている。このような、パストランジスターロジック回路の導入は上記のようなトレードオフ(trade-offs)を最小化させている。現在、高速及び低電力ディジタルシステムには、パストランジスターロジックの使用が一般化されており、パストランジスターロジックは広範な中間信号処理回路(extensive intermediate signal processing circuits) は勿論、高速及び低電力ディジタルシステム、の強力な設計技術として浮上している。
【０００５】
図１は従来のパストランジスターロジック回路の例として３ビット全加算器(3-bit full adder)を示している。図１に示されたように、３ビット全加算器は機能ブロック(functional block;FB)2とレベル復元ブロック(level restoration block; LRB)4 とで構成される。機能ブロック２は低電力と高速動作及びチップ面積(chip area) の縮小のためにNMOSトランジスターだけで構成され、３入力信号A 、B 及びC の加算を実行して合算信号(SUM) 、キャリ信号(CARRY) 、その相補信号(SUM／バー) 及び(CARRY／バー) を出力する。レベル復元ブロック４は、機能ブロック２からの弱ハイレベル(weak high level) ＶDD−ＶTN（ここで、ＶDDは強ハイレベル（strong or full high level)の電圧、ＶTNはNMOSトランジスターのスレッショルド電圧）の信号を強ハイレベルＶDDの信号に復元する機能をする。
【０００６】
図2(A)ないし(D) には従来のレベル復元回路が示されている。図2(A)に示された回路は相補パストランジスターロジック(complementary pass-transistorlogic;CPL)で使用されるレベル復元回路である。図2(A)に示されたように、CPL レベル復元ブロックはCMOSインバーターとして構成される。
【０００７】
このような、CPL レベル復元ブロックで、それの一つの入力端子(IN)に強ローレベル(strong or full low level)すなわち、グラウンドレベル(ground level)（ＶSS) の信号が印加される時、第１インバーターのPMOSトランジスターが導通され、強ハイレベルＶDDの信号がレベル復元回路の一つの出力端子すなわち、第１インバーターの出力端子(OUT／バー) を通じて出力される。しかし、レベル復元ブロックの他の一つの入力(IN ／バー）に弱ハイレベルＶDD−ＶTNの信号が印加される時、第２インバーターのNMOSトランジスターが導通され、弱ハイレベルの信号がレベル復元ブロックの他の一つの出力端子、すなわち、第２インバーターの出力端子(OUT) を通じて出力される。このような現象は弱ハイレベルＶDD−ＶTNの信号が印加される第２インバーターのPMOSトランジスターが弱ハイレベル信号により完全には不導通とならないため発生する。従って、このCPL レベル復元回路では、PMOSトランジスターが完全にオフされないので、少量の漏洩電流(leakage current) がPMOSトランジスターを通じていつも(normally)流れる。その結果、動作速度は速い反面、電力消耗が大きくなる。
【０００８】
このような、CPL レベル復元回路の問題点を解決するため、図2(B)ないし(D) に各々示されたような、PMOSラッチ型(PMOS latched type)CPL（あるいはCPL2) 、独立型(standalone type) 及び、SRPL(swing restored pass-trasistor logic) レベル復元回路が開発された。
【０００９】
改良された回路中で、特に図２(D) に示すSRPLレベル復元回路は図2(A)のCPL レベル復元回路と同じように、CMOSインバーターだけで構成される。ただし、レベル復元ブロックの一つの入力端子(IN)が第１インバーターの出力端子(OUT／バー）及び第２インバーターの入力端子と共通的に接続され、レベル復元ブロックの他の入力端子(IN ／バー）が第２インバーターの出力端子(OUT) 及び第１インバーターの入力端子と共通的に接続される。
【００１０】
このような、SRPLレベル復元回路で、機能ブロック２から入力端子(IN)に弱ハイレベルＶDD−ＶTNの信号が印加される時、弱ハイレベルの信号がレベル復元回路の１つの出力端子、すなわち、第１インバーターの出力端子(OUT／バー) を通して出力される。この時、第２インバーターの入力端子にもやはり弱ハイレベルの信号が印加されるので、第２インバーターのNMOSトランジスターが導通し、レベル復元ブロックの他の１つの出力端子すなわち、第２インバーターの出力端子(OUT) は強ローレベルになる。これにより、第１インバーターのPMOSトランジスターが完全に導通し、レベル復元回路の出力端子(OUT／バー) が強ハイレベルに復元される。それにより、第２インバーターのPMOSトランジスターが完全に不導通となり、漏洩電流が流れないようになる。
【００１１】
しかし、SRPLレベル復元回路はＶDDレベルへの復元機能は優秀であるが、出力端子電圧が機能ブロック２のNMOSトランジスターを通じて放電される。従って、全加算器等のように、多段のNMOSトランジスターが直列に連結された機能ブロックを持つロジック回路では、放電時間が非常に長くなるので、遅延時間が増加する。
【００１２】
一方、現在の高性能マイクロプロセッサー(200MHz あるいはその以上の動作周波数を持つ) では、浮動小数点動作(floating-point operation)性能を向上させることが必要不可欠なものになっている。特に、マルチメディア応用製品に対する需要の増加により、縮小命令型コンピューター(reduced instruction set computer; RISC)、ディジタル信号処理器(digital signal processor; DSP) 、グラフィック加速器(graphics accelerator)等で、高速掛け算(high-speed multiplication) の重要性はより増大している。
【００１３】
このような要求に従う高速54×54ビット掛け算器(N.Ohkubo et al., "A 4.4ns CMOS  54 ×54-b Multiplier Using Pass-Trasistor Multiplexer",IEEE Journal of Solid-State Circuits, Vol. 30, No. 3, pp 251-257, March, 1995.) が開示されたことがある。図３には、上記文献に開示された掛け算器の構造が図示されている。図３を参照すると、この掛け算器はブースアルゴリズム(Booth's algorithm) 及びワラスーツリー（Wallace's tree）を利用したものであり、改良されたブースエンコーダー(modified Booth's encoder; MBE)12 と複数の4-2 圧縮器(compressors) からなるワラスーツリー圧縮部１４及び１０８ビット条件合加算器(CSA) １６とで構成される。条件合加算器は条件キャリ選択(conditional carry-selection; CCS)加算器あるいはキャリルックアヘッド(carry lookahead; CLA)加算器と呼ばれることもある。
【００１４】
ワラスツリー圧縮部１４は５４個の圧縮ユニットで構成される。改良されたブースエンコーダー１２から５４個の垂直データー(vertecal data) は５４個の圧縮ユニットに各々供給される。３２ビットの部分積(partial product) で構成される各垂直データーは対応する圧縮ユニットにより最終的に１ビットキャリと１ビット合算とに圧縮される。各ユニットの最終キャリ及び合算信号は互いに同等な遅延時間を持つ。ワラスツリー圧縮部１４からの最終キャリ及び合算信号は108 ビット条件合加算器１６に供給される。108 ビット条件合加算器１６は54×54ビット掛け算器の最終データーを発生する。
【００１５】
しかし、このような従来の掛け算器は垂直データーを生成するためにブースアルゴリズムによるエンコーダーを採用しているから、ハードウエアが複雑である。
【００１６】
図4(A)には、４−２圧縮器と108 ビット条件合加算器化で使用されるパストランジスターマルチプレクサーが示されている。図4(B)は図4(A)に示されたパストランジスターマルチプレクサーの詳細回路図である。このマルチプレクサーで、制御信号S がローである時には、データーD0が選択され、制御信号S がハイである時には、データーD1が選択される。出力は次段のマルチプレクサーの入力制御信号として使用される。
【００１７】
図５は図３に示された従来の１０８ビット条件合加算器の構造を示している。図５を参照すると、従来の１０８ビット条件合加算器(CSA) は１４個の半加算器(half adder)ブロック(HA)と、１４個の第１キャリルックアヘッド加算器ブロック(CLA1's)、７つの第２キャリルックアヘッド加算器ブロック(CLA2's)、３つのマルチプレクサー(MUX's) 及び、１４個の条件合選択ブロック(CSS's) で構成される。１つの半加算器(HA)と１つの第１キャリルックアヘッド加算器ブロック(CLA1)とは１つの８ビットモジュル化された条件キャリ選択ブロックを構成する。図６は８ビットモジュル化された条件キャリ選択ブロックの構成を示している。また、図７には第２キャリルックアヘッド加算器ブロック(CLA2)の構成が示されている。
【００１８】
図５に示された１０８ビット条件合加算器で、１つのマルチプレクサーによる遅延時間をt MUX とすると、入力信号がそこに印加される時刻から出力信号がそこから出力される時刻までの間隔、すなわち、マルチプレクサーによる遅延時間(delay time)は12ｔMUX になる。具体的に説明すると、入力信号が半加算器によりt MUX 、第１キャリルックアヘッド加算器ブロックCLA1により４ｔMUX 、第２キャリルックアヘッド加算器ブロックCLA2により３ｔMUX 、直列に連結された３つのマルチプレクサーにより３ｔMUX 、そして、条件合選択ブロックCSS により、t MUX 位づつ遅延する。
【００１９】
【発明が解決しようとする課題】
このように、長い臨界経路(cirtical path) は、合算信号の発生とキャリ信号の発生とが同時に起こることにその原因がある。キャリ伝搬時間(carry propagation time)は合伝搬時間(sum propagation time)より遅いので、条件合加算器の動作速度は結局、キャリ伝搬時間により決定される。それに、従来の条件合加算器回路構造では、キャリ信号が次段のマルチプレクサーに必ず、伝搬されるので、最終出力段の前段までの合算信号の伝搬がどんなに速くなるとしても、最終的なキャリ信号の伝搬が完了された時点から再びｔMUX だけ遅延された後に最終的な出力信号が出力される。
【００２０】
本発明の目的は向上された動作速度を持つ条件合加算器を供給することである。
【００２１】
本発明の他の目的は電力消耗の小さい条件合加算器を供給することである。
【００２２】
本発明の他の目的は動作速度が合計伝搬時間により決定される条件合加算器を供給することである。
本発明の他の目的は条件合加算器で合算伝搬(sum paropagation)よりもっと早いキャリ伝搬(carry praopagation)を持つキャリ発生回路を供給することである。
【００２３】
本発明のその他の目的は改良されたブースエンコーダーの代わりに入力データーを直接的に圧縮するエンコーダーを使用し、優れた性能の圧縮器及び高速の条件合加算器を持つ54×54掛け算器を供給することである。
【００２４】
本発明の他の目的は小さいチップの面積でも高速動作特性を得ることができるエナージ節約型パストランジスターロジック回路を供給することである。
【００２５】
【課題を解決するための手段】
前記目的を達成するための本発明の特徴によると、Ｎビット条件合加算器（ここで、Ｎは加算されるビットの数）は：Ｋ個のＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」）と；Ｘ個のＬビットキャリ発生器（ここで、Ｘ＝「Ｋ／Ｌ」）とを含み；合算発生器各々は第１のＭビット入力信号、前記第１入力信号の相補信号、第２のＭビット入力信号、第２入力信号の相補信号及び、Ｌビットキャリ信号とその相補信号とその相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、Ｍビット合算信号を発生し；第１ないし第（Ｘ−１）のキャリ発生器各々は対応するＬ個の合算発生器からのＬ×Ｍビットキャリ発生信号及びＬ×Ｍビットキャリ伝搬信号を受け入れ、Ｌビットキャリ信号とその相補信号とを発生し、第Ｘのキャリ発生器は残りの合算発生器からのキャリ発生信号及びキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生する。
【００２６】
本発明の他の特徴によると、Ｎビット条件合加算器（ここで、Ｎは加算されるビットの数）は：(a) 各々が第１のＭビット入力信号、第１入力信号の相補信号、第２のＭビット入力信号、第２入力信号の相補信号及び、Ｌビットキャリ信号と、その相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、Ｍビット合算信号を発生するＫ個のＭビット合算発生器（ここで、Ｋ＝「Ｎ／Ｍ」）とを含み；各合算発生器は、i)第１のＭビット入力信号、第１入力信号の相補信号、第２のＭビット入力信号及び第２入力信号の相補信号を受け入れ、第１のＭビット条件合信号、第２のＭビット条件合信号、Ｍビットキャリ伝搬信号、Ｍビットキャリ伝搬信号の相補信号、Ｍビットキャリ信号及び、Ｍビットキャリ信号の相補信号を発生するフリーキャリ＆合算発生ブロックと、ii) 第１の条件合信号、第２の条件合信号、前記Ｍビットキャリ伝搬信号、Ｍビットキャリ伝搬信号の相補信号、Ｍビットキャリ発生信号、Ｍビットキャリ発生信号の相補信号及び、Ｌビットキャリ信号とその相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、Ｍビット合算信号を発生するＭビットCLA(carry lookahead)加算ブロックを具備し；(b) 各々が対応するL 個の合算発生器からのL ×M ビットキャリ発生信号及びL ×M ビットキャリ伝搬信号を受け入れ、L ビットキャリ信号とその相補信号とを発生するX 個のL ビットキャリ発生器( ここで、X=［Ｋ／Ｌ］) を含み；各キャリ発生器は、i)各々は対応するM ビットキャリ発生信号及び対応するM ビットキャリ伝搬信号を受け入れ、１ビットセクションキャリ発生信号及び対応するＭビットキャリ伝搬信号を受け入れ、１ビットセクションキャリ信号及び１ビットセクションキャリ伝達信号を発生するＬ個の第１CLA 加算セクションと、ii) 第１CLA セクションからの第１ないし第L のキャリ発生信号及び第１ないし第L のキャリ伝搬信号を受け入れ、L ビットキャリ信号とその相補信号とを発生する第２CLA 加算セクションとを含む。
【００２７】
本発明の他の特徴によると、集積化されたパストランジスターロジック回路は、第１の５４ビットデーターと第２の５４ビットデーターとを受け入れ、第１ないし第５４の５４ビット垂直データーを発生するが、第１データーのビット値が‘１’であると対応する垂直データーとして第２データーをそのまま出力し、第１データーのビット値が‘０’であると、０の垂直データーを出力するエンコーディング手段と；エンコーディング手段からの第１ないし第５４の垂直データーを受け入れ、各垂直データーを２ビット信号に圧縮して５４ビット合算信号及び５４ビットキャリ信号を発生する圧縮手段と；圧縮手段からの５４ビット合算信号及び５４ビットキャリ信号を受け入れ、加算する加算手段とを含み、加算手段は第１ないし第７の１６ビット合算発生器と、第１及び第２の４ビットキャリ発生器とを具備し、合算発生器各々は第１の１６ビット入力信号、第１入力信号の相補信号、第２の１６ビット入力信号、第２入力信号の相補信号及び、４ビットキャリ信号とその相補信号中の対応する１つのキャリ信号とその相補信号とを受け入れ、１６ビット合算信号を発生し、第１のキャリ発生器は対応する４つの合算発生器からの６４ビットキャリ発生信号及び６４ビットキャリ伝搬信号を受け入れ、４ビット信号とその相補信号とを発生し、第２のキャリ発生器は残りの合算発生器からのキャリ発生信号及びキャリ伝搬信号を受け入れ、キャリ信号及びその相補信号を発生する。
【００２８】
【発明の実施の形態】
以下、添付された図面を参照して本発明の実施例を詳細に説明する。
図８は本発明の望ましい実施例によるエナージ節約型パストランジスターロジック(Energy Economized Pass Transistor Logic; EEPL) レベル復元回路を示している。図８を参照すると、レベル復元回路は２つのCMOSインバーター８０及び８２と、インバーターの入力端子及び出力端子の間に連結される再生フィードバック発生器(regenerative feedbak generator)８４とで構成される。具体的に説明すると、再生フィードバック発生器８４は、第１入力端子８６（すなわち、第１インバーター８０の入力端子）に接続されるゲート端子と、第１出力端子８８（すなわち、第１インバーター８０の出力端子）と第２入力端子９０（すなわち、第２インバーター８２の入力端子）との間に接続される電流通路とを具備する１つのPMOSトランジスター９４と、第２入力端子９０に接続されるゲート端子と、第１入力端子８６と第２出力端子９２（すなわち、第２インバーター８２の出力端子）との間に接続される電流通路とを具備する他の１つのPMOSトランジスター９６とで構成される。
【００２９】
入力信号(IN)がローレベルであると、それの反転入力信号(IN ／バー）は必ずハイレベルである。これとは反対に入力信号(IN)がハイレベルであると、それの反転入力信号(IN ／バー）は必ずローレベルである。図１に示されたようなNMOS機能ブロック２からのハイレベル信号は前述したように弱ハイレベルＶDD−ＶTNの信号である。
【００３０】
本実施例のEEPLレベル復元回路で、第１入力信号(IN)が弱ハイレベルＶDD−ＶTNであると、第２入力信号(IN ／バー）は強ローレベル(VSS) であるので、第２インバーター８２内のPMOSトランジスターが完全に導通し、第２出力端子９２は強ハイレベルＶDDになる。又、この時、強ローレベルの第２入力信号(IN ／バー）により再生フィードバック発生器８４内のPMOSトランジスター９６が導通する。これで、強ハイレベルＶDDの第２出力信号（OUT)がポジティブフィードバック信号として第１インバーター８０へ印加される。従って、第１インバーター８０内のPMOSトランジスターが完全に不導通となり、漏洩電流がまったく流れないようになる。又、第１インバーター８０内のNMOSトランジスターは完全に導通し、第１出力端子８８は強ローレベル（ＶSS）になる。
【００３１】
上記とは反対に、第２入力信号(IN ／バー）が弱ハイレベルであると、第１入力信号(IN)は強ローレベルであるので、第１インバーター８０内のPMOSトランジスターが完全に導通し、第１出力端子８８は強ハイレベルＶDDになる。又、この時、強ローレベルの第１入力信号(IN)により再生フィードバック発生器８４内のPMOSトランジスター９４が導通する。これで、強ハイレベルＶDDの第１出力信号(OUT／バー) がポジティブフィードバック信号として第２インバーター８２に印加される。従って、第２インバーター８２内のPMOSトランジスターが完全に導通し、第２出力端子９２は強ローレベル（ＶSS）になる。
【００３２】
本実施例のレベル復元回路は図２(A) に示された従来のCPL レベル復元回路に比べて再生フィードバック発生器８４を構成する２つのPMOSトランジスター９４及び９６を具備するので、チップ面積が多少増加するようになるが、このトランジスターはスイッチ用として使用されるので、その大きさを最大に減らすことが可能である。従って、再生フィードバック発生器８４によるチップ面積の増加は非常に微々たるものである。具体的に、次の＜表１＞を参照すると、本実施例のEEPLレベル復元回路のレイアウトの大きさは従来のCPL 回路よりは多少大きくなるが、従来のCPL2とは同一なことがわかる。
【００３３】
次の＜表１＞は０．６μｍCMOS技術、電源電圧ＶDD＝３．３Ｖ、ロードキャパシタンス(load capacitance)ＣL =30fF で、従来のレベル復元回路と本発明のレベル復元回路とを使用した場合の各全加算器の特性を比較して示したものである。
【００３４】
【表１】
0003765658.tif 000002
上の＜表１＞で、ｍはNMOS機能ブロックの幅（Ｗ）／  長さ（Ｌ）の相対比を示し、ｍ＝１は１．７／０．６を示し、ｍ＝３は５．１／０．６５を示す。
【００３５】
図９は本発明の実施例による１ビット全加算器回路を示している。１ビット全加算器で、入力信号A,B 及びC 中のA は最上位ビット(most significant bit; MSB) であり、Ｃは最下位ビット(least significant bit;LSB) を意味する。入力信号A,B 及びC 中の下位２ビット(2 low order bit) 信号及びその反転信号、すなわち、入力信号B 及びそれの相補信号B ／バーと、入力信号C 及びC ／バーとは機能ブロック2A内の第１加算部１００に印加されて加算される。第１加算部１００の部分合算(artial sum)信号P 及びそれの相補信号P ／バーは信号A 及び反転信号A ／バーと共に第２加算部１０２に印加されて加算される。第２加算部１０２から出力される合算信号Q 及びそれの相補信号Q ／バーはレベル復元ブロック4A内のEEPL回路１０４に印加され、EEPLレベル復元回路１０４により十分なレベルに復元された後、最終合算信号(SUM) 及びそれの反転信号(SUM／バー) として出力される。
【００３６】
一方、入力信号及びその相補信号は第３加算部１０６及び第４加算部１０８に印加される。第５加算部１１０は第３加算部１０６の部分合算信号R 及びそれの相補信号R ／バー、第３加算部１０６の部分合算信号S 及びそれの相補信号S ／バー、最上位ビット信号A 及びそれの相補信号A ／バーを加算してキャリ信号T 及びそれの相補信号T ／バーを出力する。第５加算部１１０から出力されるキャリ信号T 及びそれの相補信号T ／バーはレベル復元ブロック4A内のEEPL回路１１２に印加され、ＥＥＰＬ回路１１２により十分なレベルに復元された後、最終キャリ信号（CARRY ）およびそれの相補信号（CARRY ／バー）として出力される。
【００３７】
図１０(A) は本発明による１ビット全加算器の構成を理想的なシミュレーション環境として示している。電力消耗(=P ×D)が増加すると、ロードキャパシタンスも増加する。図10(B) は図10(A) の環境下で、25MHz サイクルに対する本発明による１ビット全加算器入力信号及び出力信号の波形図である。
【００３８】
図１１は従来の技術及び本発明によるカスケード全加算器チェーンのシミュレーション環境を示している。図１２及び図１３はそれぞれパストランジスターロジックに対する平均遅延及び電力消費の特性を示し、図１４はCPL2と本発明とによるEEPLの遷移電流(transition current)を示し、図１５は各パストランジスターロジックに対する電力消耗(P×D)の特性を示している。図１２，図１３及び図１５で、x 軸がW ／L の比（m ）を示し、参照符号a ないしe は各々CPL, CPL2, Standalone, SRPL 及び本発明によるEEPLを示す。
【００３９】
図１２を参照すると、W ／L 比が増加するにしたがって、遅延も増加することがわかる。又、本発明によるEEPLの遅延はCPL 及びSRPLのそれより短いことがわかる。SRPLはW ／L 比が小さい場合、すなわち、トランジスターの大きさが小さい場合にはほとんど動作しないことがわかる。SRPLは基本W ／L 比の３ないし４倍程度の比で製造される場合にだけ正しく動作する。従って、SRPL構造はチップ面積縮小の観点からは非常に不利である。図１３を参照すると、本発明によるW ／L 比が小さい時、EEPLの電力消費がCPL2のそれよりもっと小さいことがわかる。これは、図１４に示されたように、EEPLのピーク電流がCPL2のそれより小さいからである。図１５に示されたように、CPL 及びSRPLより性能が良いにも関わらず、EEPLのP ×D がCPL2のそれよりは少し大きい。EEPLの相対的エナージ消耗はCPL2のそれより少し大きいが、電力の観点から見ると、EEPLはCPL2よりよい性能を持つ。
【００４０】
図１６は本発明による54×54ビット掛け算器の望ましい実施例を示すブロック図である。図１６を参照すると、54×54ビット掛け算器は各々が54ビットからなる54個の垂直データーを生成するエンコーダー１１４と、各５４ビット垂直データーを２ビット信号すなわち、キャリ信号及び合算信号に圧縮するワラスツリー圧縮部１１６及び、キャリ信号の伝搬と共に合算信号を加えて、掛け算結果を発生させる１０８ビット条件合加算器１１８を含む。
【００４１】
エンコーダー１１４はマルチプレクサーで構成され、５４ビット乗数(multiplier)と５４ビット被乗数(multiplicand)とを入力し、被乗数のビット値が‘１’であると、乗数ビット値をそのまま出力し、被乗数のビット値が‘０’であると、ビット値‘０’を出力して５４個の５４ビット垂直データーを生成する。第ｎ番目垂直データーは５４ビット乗数と５４ビット被乗数の第ｎ番目ビット値（ここで、ｎ＝１，２，…,54)との部分積(partial product) になる。結局、エンコーダーからは、被乗数の最下位ビットから最上位ビットまでに各々対応する５４個の部分積が５４個の垂直データーとして生成される。下の＜表２＞には4 ×4 掛け算器の場合において、垂直データーの生成が例示されている。
【００４２】
【表２】
0003765658.tif 000003
上の＜表２＞のように、４ビット乗数‘１１０１’と４ビット被乗数‘１００１’とを掛ける場合、被乗数の各ビット値による第１ないし第４垂直データー‘１１０１’、‘００００’‘００００’及び‘１１０１’が生成される。ビット値が‘１’である被乗数の最下位ビット及び最上位ビットに対応する第１及び第４垂直データーは各々乗数データー‘１１０１’と同一であり、ビット値が‘０’である余りのビットに対応する第２及び第３垂直データーは全て‘００００’になる。これら垂直データーはワラスツリー圧縮部１１６に供給される。
【００４３】
再び、図１６を参照すると、ワラスツリー圧縮部１１６は５４個の垂直データーに各々対応する５４個の圧縮ユニットで構成される。各圧縮ユニットは６つの９−２圧縮器と、２つの６−２圧縮器及び一つの４−２圧縮器とを具備する。各圧縮ユニットで、６つの９−２圧縮器としてはエンコーダー１１４からの５４ビット垂直データーが９ビットずつ分けられて各々供給される。各９−２圧縮器は９ビットデーターを圧縮して２ビットデーターすなわち、キャリ及び合算信号を生成する。二つの６−２圧縮器としては９−２圧縮器からの２１ビットデーターが６ビットづつ分けられて各々供給され、４−２圧縮器へは６−２圧縮器からの４ビットデーターが供給される。これにより、１つの圧縮ユニットからは２ビットデーター、すなわち、キャリ及び信号が出力される。ワラスツリー圧縮部１１６内には５４個の圧縮ユニットが存在するので、結局、ワラスツリー圧縮部１１６からは１０８ビットデーターが出力される。図２０には図１６の各圧縮ユニット１２０の詳細な配線が図示されている。ワラスツリー圧縮部１１６からの１０８ビットデーターは１０８ビット条件合加算器１１８に供給される。
【００４４】
以上のように、５４個の垂直データーと関連する５４個の圧縮ユニットから出力される１０８ビットのキャリ及び合算データーとは同等な遅延時間を持ち、条件合加算器１１８に供給され、条件合加算器１１８から５４×５４ビット掛け算の最終データーが出力される。
【００４５】
図１７は図１６に示されたｎ番目圧縮ユニット内の６つの９−２圧縮器中のある一つ、即わち、ｋ番目圧縮器（ここで、ｋ＝１，２，…,6) の構造を示すブロック図である。各９−２圧縮器はエンコーダー１１４からの５４ビット垂直データー中の９ビットデーター及びn-1 番目圧縮ユニット内のｋ番目からの６ビットキャリＣin1 〜Ｃin6 を受け入れ、キャリビット（CARRY)、合算ビット(SUM) 及びn+1 番目圧縮ユニット内の対応する圧縮器、すなわち、ｋ番目９−２圧縮器に供給されるキャリビットＣout1〜Ｃou61を生成する。図１７を参照すると、各９−２圧縮器は７つの全加算器１２２〜１３４を具備する。各全加算器は図９に図示されたような構成を持つ。
【００４６】
エンコーダー１４４からの９ビット垂直データーは３ビットづつに分けられ、第１ないし第３全加算器１２２，１２４及び１２６に各々供給される。第１ないし第３全加算器１２２，１２４及び１２６は第１ないし第３合算ビットＳ1 〜Ｓ3 と次段の圧縮ユニットすなわち、ｎ＋１番目圧縮ユニット内のｋ番目９−２圧縮器に供給される第１ないし第３キャリビットＣout1〜Ｃout3  を各々生成する。第４全加算器１２８は第１ないし第３合算ビットＳ1 〜Ｓ3 を受け入れ、第４合算ビットＳ4 のように次段の圧縮ユニット内のｋ番目９−２圧縮器に供給される第４キャリビットＣout4を生成する。第５全加算器１３０は前段の圧縮ユニット、すなわち、ｎー１番目ユニットからの第１ないし第３キャリビットＣin1 〜Ｃin3 を受け入れ、第５合算ビットＳ5 と次段の圧縮ユニット内のｋ番目９−２圧縮器に供給される５キャリビットＣout5を生成する。第６全加算器１３２は第４及び第５全加算器からの第４及び第５合算ビットＳ4 及びＳ5 と前段の圧縮ユニット内の対応する９−２圧縮器からの第４キャリビットＣim4 を受け入れ、第６合算ビットＳ6 と次段圧縮ユニット内の対応する９−２圧縮器に供給される第６キャリビットＣout6とを生成する。第７全加算器１３４は第６全加算器からの第６合算ビットＳ6 と前段の圧縮ユニットからの第５及び第６キャリビットＣin5 及びＣin6 とを受け入れ、最終的な合算ビット（SUM)及び、キャリビット(CARRY) を生成する。
【００４７】
図１８は図１６に示されたn 番目圧縮ユニット内の２つの６−２圧縮器中のある一つ、即ち、Ｉ番目圧縮器（ここで、Ｉ＝１，２）の構造を示すブロック図である。各６−２圧縮器は六６の９−２圧縮器からの１２ビット垂直データー中の６ビットデーター及び前段、すなわち、n-1 番目圧縮ユニット内の一番目６−２圧縮器からの３ビットキャリＣin1 〜Ｃin3 を受け入れ、キャリビット(CARRY) 、合算ビット(SUM) 及び次段、すなわち、n+1 番目圧縮ユニット内の対応する６−２圧縮器に供給されるキャリビットＣout1〜Ｃout3を生成する。図１８を参照すると、各６−２圧縮器は４つの全加算器１３６〜１４２を具備する。各全加算器は図９に図示されたような構成を持つ。
【００４８】
対応する３つの９−２圧縮器からの６ビット垂直データーは３ビットづつ分けられ第１及び第２全加算器１３６及び１３８に各々供給される。第１及び第２全加算器１３６及び１３８は第１及び第２合算ビットＳ1 及びＳ2 と次段の圧縮ユニットすなわち、ｎ＋１番目圧縮ユニット内の一番目６−２圧縮器に供給される第１及び第２キャリビットＣout1及びＣout2ｓを各々生成する。第３全加算器１４０は前段の圧縮ユニット内の対応する６−２圧縮器からの第１ないし第３キャリビットＣin1 〜Ｃin3 を受け入れ、第３合算ビットＳ3 と次段の圧縮ユニット内の１番目６−２圧縮器に供給される第３キャリビットＣout3とを生成する。第４全加算器１４２は、第１ないし第３全加算器からの第１ないし第３全加算器からの第１ないし第３合算ビットＳ６1 〜Ｓ3 を受け入れ、最終的な合算ビット(SUM) 及びキャリビット(CARRY) を生成する。
【００４９】
１９は図１６に示されたn 番目圧縮ユニット内の４−２圧縮器の構造を示すブロック図である。４−２圧縮器は２つの６−２圧縮器からの４ビット垂直データー及び前段すなわち、n-1 番目圧縮ユニット内の４−２圧縮器からの１ビットキャリＣin1 を受け入れ、キャリビット(CARRY) 、合算ビット(SUM) 及び次段の圧縮ユニット内の対応する４−２圧縮器に供給されるキャリビットＣout1を生成する。図１９を参照すると、４−２圧縮器は２つの全加算器１４４及び１４６を具備する。又、各全加算器は図９に図示されたような構成を持つ。
【００５０】
２つの６−２圧縮器からの４ビット垂直データー中、下位３ビットデーターが第１全加算器１４４に供給される。第１全加算器１４４は第１合算ビットＳ1 と次段の圧縮ユニット内の４−２圧縮器に供給されるキャリビットＣout1とを生成する。第２全加算器１４６は６−２圧縮器からの４ビット垂直データー中の最上位ビットと第１全加算器１４４からの第１合算ビットＳ1 及び前段の圧縮ユニット内の４ー２圧縮器からのキャリビットＣin1 とを受け入れ、最終的な合算ビット（SUM)及びキャリビット(CARRY) を生成する。
【００５１】
以上のような構成を持つ第１ないし第５４圧縮ユニット内の各４−２圧縮器の合算ビット及びキャリビットは図１６に示された１０８ビット条件合加算器１１６に供給される。
【００５２】
図２１は本発明による圧縮ユニット内からの臨界経路に対するシミュレーション結果を示している。入力が印加された時から出力が発生する時まで、約８．３４ｎｓが所要されることがわかる。
【００５３】
図２２は本発明の実施例による１０８ビット条件合加算器の構成を示すブロック図である。図２２を参照すると、１０８ビット条件合加算器１１８は７つのモジュル化された１６ビット合算発生ブロック１５０−１〜１５０−７と、２つの４ビットキャリ発生ブロック１６０−１及び１６０−２とで構成される。図示されたように、キャリ発生ブロックの数は合算ブロックの数のシーリング(ceiling) すなわち、「７／４」＝２と同一である。各合算発生ブロックはフリーキャリ＆フリー合算発生器１５２及び１６ビット条件合加算器１５４で構成される。各合発生ブロック１５０−１〜１５０−７はEEPLにより構成され、各キャリ発生ブロック１６０−１及び１６０−２はCMOSロジックにより構成される。
【００５４】
本実施例による１０８ビット条件合加算器の一番大きい特徴は各合発生ブロック１５０−１〜１５０−７内に存在するマルチプレクサーチェーンを通じたキャリ伝搬(carry propagation) がチェーンの最終段(final stage) に到達する前に最終段が各キャリ発生ブロック１６０−１及び１６０−２からのブロックキャリ(block carry)BC i 及びBCi ／バーにより駆動されるということである。すなわち、キャリ発生及び合算発生を同時に処理させる従来の構造に比べて、本実施例の構造ではキャリ発生及び合算発生を個別的に処理させることにより、動作速度の向上をもたらす。具体的に、従来の構造の遅延時間に比べて、本実施例の遅延時間は2tMUX 程度に短縮される。
【００５５】
又、本実施例の１０８ビット条件合加算器はパストランジスターロジックで構成される合算発生ブロックとCMOSロジックで構成されるキャリ発生ブロックとを具備するので、パストランジスターロジックとCMOSロジックとCMOSロジック中のある一つとだけで構成される加算器に比べて、より早い動作速度とより小さい電力消耗特性とを持つ。
【００５６】
図２２を参照すると、第１ないし第６合算発生ブロック１５０−１〜１５０−６で、各フリーキャリ＆フリー合算発生器１５２には第１の１６ビット入力信号Ａi 〜Ａi+15（ここで、i=0,16,32,…,80)及びその相補信号Ａi ／バー〜Ａi+15／バーと、第２の１６ビット入力信号Ｂi 〜Ｂi+15及びその相補信号B i ／バー〜Ｂi+15／バーとが印加される。各フリーキャリ＆フリー合算発生器１５２は第１の１６ビット条件合算信号(16-bit conditional sum signals)(SH)と、第２の１６ビット条件合算信号(SL)、第１の１６ビット条件キャリ信号(16-bit conditional carry signals)(CH ) ( あるいはP)、第１の条件キャリ信号の相補信号(CH ／バー )、第２の１６ビット条件キャリ信号(CL)( あるいはG)及び、第２の条件キャリ信号の相補信号(CL ／バー) を発生する。
【００５７】
又、第７合算発生ブロックで、フリーキャリ＆フリー合発生器１５２には第１の１２ビット入力信号Ａ96〜Ａ107 及び、その相補信号Ａ96／バー〜Ａ107 ／バーと、第２の１６ビット入力信号Ｂ96〜Ｂ107 及びその相補信号Ｂ96／バー〜Ｂ107 ／バーとが印加される。フリーキャリ＆フリー合発生器は第１の１２ビット条件合算信号(SH)と、第２の１２ビット条件合算信号(SL)、第１の１２ビット条件キャリ信号(CH)( あるいは、P)、第１の条件キャリ信号の相補信号(CH ／バー) 、第２の１２ビット条件キャリ信号(CL)( あるいはG)及び、第２の条件キャリ信号の相補信号(CL ／バー) を発生する。
【００５８】
７つの合算発生ブロック１５０−１〜１５０−７各々で、フリーキャリ＆フリー合算発生器１５２からの第１条件合算信号(SH)と、第２条件合算信号(SL)、第１条件キャリ信号(P) 、第１条件キャリ信号の相補信号(CH ／バー) 、第２条件キャリ信号(G) 及び、第２条件キャリ信号の相補信号(CL ／バー) は対応する条件合加算器１５４に印加される。
【００５９】
７つの合発生ブロック１５０−１〜１５０−７で、第１ないし第６の１６ビット条件合加算器は第１ないし第６の１６ビット合算信号Ｓ1 〜Ｓi+15( ここで、i=0,16,32,…,80)を発生し、第７の１６ビット合算信号Ｓ96〜Ｓ107 を発生する。
【００６０】
又、第１ないし第４合算発生ブロック１５０−１〜１５０−４で、各フリーキャリ＆フリー合算発生器１５４からの第１条件キャリ信号P 及び第２条件キャリ信号Ｇは第１キャリ発生ブロック１６０−１に印加され、第５ないし第７合算発生ブロック１５０−５〜１５０−７で、各フリーキャリ＆フリー合算発生器１５４からの第１条件キャリ信号Ｐ及び第２条件信号Ｇが第２キャリ発生ブロック１６０−２に印加される。第１条件キャリ信号Ｐはキャリ伝搬(carry propagation) 信号であり、第２条件キャリ信号G はキャリ発生(carry generation)信号である。
【００６１】
第１キャリ発生ブロック１６０−１は第１ないし第４ブロックキャリ信号BC0 〜BC3 及びその相補信号BC0 ／バー〜BC3 ／バーを発生する。第１ブロックキャリ信号BC0 及びそれの相補信号BC0 ／バーは第２合算発生ブロック１５０ー２に印加される。第２ブロックキャリ信号BC1 及びそれの相補信号BC1 ／バーは第３合算発生ブロック１５０−３に印加される。第３ブロックキャリ信号BC2 及びそれの相補信号BC2 ／バーは第４合算発生ブロック１５０−４に印加される。第４ブロックキャリ信号BC3 及びそれの相補信号BC3 ／バーは第５合算発生ブロック１５０−５及び第２キャリ発生ブロック１６０−２に印加される。各ブロックキャリ信号は１ビット信号である。
【００６２】
第２キャリ発生ブロック１６０−２は第５ないし第７ブロックキャリ信号BC4 〜BC6 及びその相補信号BC4 ／バー〜BC6 ／バーを発生する。第５ブロックキャリ信号BC4 及びその相補信号BC4 ／バーは、第６合算発生ブロック１５０−６に印加される。第６ブロックキャリ信号BC5 及びその相補信号BC5 ／バーは第７合算発生ブロック１５０−７に印加される。第７ブロックキャリ信号BC6 及びその相補信号BC6 ／バーは最終キャリ信号Ｃout 及びそれの反転信号Ｃout ／バーとして出力される。
【００６３】
以上のような本実施例の１０８ビット条件合加算器はキャリ発生及び合算発生が個別的に処理される。これで、１０８ビット条件合加算器の動作速度が向上される。より具体的には、合算発生ブロックの遅延時間は１０ｔMUX すなわち、フリーキャリ＆フリー合算発生器１５２によるｔMUX 、１６ビット条件合加算器１５４による８ｔMUX 、キャリ発生ブロック１６０−１あるいは１６０−２からのブロックキャリ信号ＢＣj 及びＢＣj ／バー（あるいは、Ｃin及びＣin／バー) によるｔMUX の合算である。キャリ発生ブロック１６０−１及び１６０−２からの遅延時間がどのように長くても、８ｔMUX を超過しないので、キャリ発生ブロックの遅延時間が合算発生ブロックのそれよりは短い。結局、キャリ伝搬時間が合算伝搬時間より速くなるため、加算速度の増加が得られる。
【００６４】
又、本実施例の１０８ビット条件合加算器には、７つの合算発生ブロック１５０−１〜１５０−７、すなわち、７つの１６条件合加算器が供給されている。本実施例の７×１６構造は従来の８×１４、１２×９、そして、２０×６構造に比べてより小さい遅延時間を持つ。たとえば、８×１４構造の場合、一つのマルチプレクサーによる遅延時間をｔMUX とすると、合算発生ブロックによる遅延時間は５ｔMUX （フリーキャリ＆フリー合算発生器によりｔMUX 、そして、合算発生器により４MUX ）であるが、キャリ発生ブロックによる遅延時間はたとえブロックがグループキャリ(group carry) 及びグループ合算(groupsum)方式を採用するとしても、約１２ｔMUX 程度である。結局、８×１４構造の１０８ビット条件合加算器の遅延時間は少なくとも１２ｔMUX である。各構造の遅延時間は次の＜表３＞に示される。
【００６５】
【表３】
0003765658.tif 000004
上の＜表３＞からわかるように、本実施例の構造が一番小さい遅延時間を持つ。
【００６６】
図２３は本実施例によるフリーキャリ＆フリー合算発生器１５２の詳細回路図である。図２３を参照すると、フリーキャリ＆フリー合算発生器１５２は１６個のフリーキャリ＆フリー合算発生ユニットを具備する。各フリーキャリ＆フリー合算発生ユニットは３つの機能ブロック１６２，１６４及び１６６と、２つのEEPLレベル復元ブロック１６８及び１７０を具備している。
【００６７】
第１機能ブロック１６２は２つの入力A 及びB の論理的エクスクルシーブノアー演算(exclusive NORing; XNORing) を遂行する２つのNMOSトランジスター１７２及び１７４と、２つの入力A 及びB の論理的エクスクルーシブオアー演算(exclusive ORing; XORing) を遂行する２つのNMOSトランジスター１７６及び１７８で構成される。 XNOR ロジックからは（ＳＨ）が出力され、XOR ロジックからは(SL)が出力される。
【００６８】
第２機能ブロック１６４は２つの入力A 及びB の論理的ノアー演算(NORing)を遂行する２つのNMOSトランジスター１８０及び１８２と、２つの入力A 及びB の論理的オア演算(ORing) を遂行する２つのNMOSトランジスター１８４及び１８６で構成される。NOR ロジックからは(CH ／バー）（あるいはP ／バー) が出力され、ORロジックからは(CH)( あるいはP)が出力される。
【００６９】
第３機能ブロック１６６は２つの入力A 及びB の論理的ナンド演算(NANDing) を遂行する２つのNMOSトランジスター１９０及び１９２と、２つの入力A 及びB の論理的アンド演算(ANDing)を遂行する２つのNMOSトランジスター１９２及び１９４で構成される。NANDロジックからは(CL ／バー)(あるいはG ／バー) が出力され、AND ロジックからは（ＣＬ）（あるいはＧ）が出力される。
【００７０】
第２機能ブロック１６４の２つの出力端子には第１EEPLレベル復元ブロック１６８が接続され、第３機能ブロック１６６の２つの出力端子には第２EEPLレベル復元ブロック１７０が接続される。各レベル復元ブロックは、図８を参照して説明したように、２つのインバーターと２つのPMOSトランジスターとで構成される。
【００７１】
具体的に、第１レベル復元ブロック１８６で、１つのインバーターの入力端子はNOR ロジックの出力端子１８１に接続され、インバーター１９６の出力端子からは(CH)( あるいはP)が出力される。他の１つインバーター１９８の入力端子はORロジックの出力端子１８３に接続され、インバーター１９８の出力端子からは(CH)( あるいはP)が出力される。１つのPMOSトランジスター２００の電流通路はインバーター１９６の入力端子とインバーター１９８の出力端子との間に接続され、そのゲート端子はインバーター１９８の入力端子に接続される。他の１つPMOSトランジスター２０２の電流通路はインバーター１９８の入力端子とインバーター１９６の出力端子との間に接続され、そのゲート端子はインバーター１９６の入力端子に接続される。
【００７２】
第２復元ブロック１７０で、１つのインバーター２０４の入力端子はNANDロジックの出力端子１８９に接続され、インバーター２０４の出力端子からは(CL)( あるいはG)が出力される。他の１つのインバーター２０６の入力端子AND ロジックの出力端子１９３に接続され、インバーター２０６の出力端子からは(CL)( あるいはG)が出力される。１つのPMOSトランジスター２０８の電流通路はインバーター２０４の入力端子とインバーター２０６の出力端子との間に接続され、そのゲート端子はインバーター２０６の入力端子に接続される。他の１つのPMOSトランジスター２１０の電流通路はインバーター２０６の入力端子とインバーター２０４の出力端子との間に接続され、そのゲート端子はインバーター２０４の入力端子に接続される。
【００７３】
図２４は１６ビット条件合加算器１５４の詳細回路図である。図２４を参照すると、１６ビット条件合加算器１５４は複数のマルチプレクサーを具備している。図２４で、LRB は図８のEEPLレベル復元回路を示し、MS,MSL,MD 及びMDL は図２５（Ａ）ないし図２５（Ｄ）のパストランジスターマルチプレクサーを各々示す。MSは２つの相補的な入力(IN)及び(IN ／バー) により２つのデーター(D0)及び(D1)中のある１つを選択的に出力する単一マルチプレクサーを示す。MSは図25（Ａ）に示されたように、２つのNMOSトランジスター２４０及び２４２で構成される。MSL はレベル復元回路を持つマルチプレクサー(MS)として２つのデーター中のある１つの反転信号を出力する。MSL は図２５（Ｂ）に示されたように、２つのNMOSトランジスター２４４及び２４６、インバーター２４８及び、PMOSトランジスター２５０で構成される。また、MDは２つの相補的な入力により、２つのデーター中の１つ及びその相補データー中の１つを各々選択的に出力する２重マルチプレクサーである。MDは図２５（Ｃ）に示されたように、４つのNMOSトランジスター２５０，２５２，２５４及び２５６で構成される。MDL はレベル復元回路を持つ２重マルチプレッサーMDとして二重マルチプレクサーの出力の反転信号を出力する。MDL は図２５（Ｄ）に示されたように、４つのNMOSトランジスター２５８，２６０，２６２及び２６４、そして、EEPLレベル復元回路２６６で構成される。EEPLレベル復元回路２６６は前述したように、２つのインバーター２７０及び２７２、そして、２つのPMOSトランジスター２７４及び２７６で構成される。
【００７４】
図２６にはMSL とMDL のSPICE シミュレーション結果を示している。図２６を参照すると、MDL 遅延はMSL のそれより短い。
【００７５】
再び、図２４を参照すると、１６ビット条件合加算器１５４は５つの条件合加算ユニット２１０−１〜２１０−８で構成される。第１条件合加算ユニット２１０−１は対応するフリーキャリ＆フリー合算発生器１５２からの第１条件合信号SH、第２条件合信号SL、第１条件キャリ信号CH( あるいはP)、第１条件キャリ信号の相補信号(CH ／バー) 、第２条件キャリ信号(CL)( あるいはG)及び、第２条件キャリ信号の相補信号(CL ／バー) 各々の下位２ビット信号SHi とSHi+1 ,SL i とSLi+1 、CHi とCHi+1 、CH／バーi とCH／バーi+1 、ＣＬi とＣＬi+1 、ＣＬi ／バーとＣＬ／バーi+1 を受け入れ、下位２ビットの合算信号Ｓi とＳi+1 を生成する。第２条件合加算ユニット２１０−２は対応するフリーキャリ＆フリー合算発生器１５２から次の２ビット信号SHi+2 とSHi+3 、SLi+2 とSLi+3 、CHi+2 とCHi+3 、CH／バーi+2 とCH／バーi+3 、ＣＬi+2 とＣＬi+3 、ＣＬ／バーi+2 とＣＬ／バーi+3 を受け入れ、次の２ビット合算信号Ｓi+2 及びＳi+3 を生成する。このようにして、第１ないし第８条件合加算ユニット２１０−１〜２１０−７は１６ビットの合算信号Ｓi 〜Ｓi+15を生成する。
【００７６】
各条件合加算ユニットは２つのLRB ２１２及び２３４と、６つのMS２１４，２１６，２２０，２２２，２２６及び２２８、２つのMSL ２１８及び２３０，２つのMD２３２及び２３４，そして２つのMDL ２３６及び２３８で構成される。
【００７７】
各条件合加算ユニットで、第１LRB ２１２の入力端子(IN)及び端子(IN ／バー) に下位ビットＳＨ信号と下位ビットＳＬ信号とが各々印加される。第１LRB ２１２により下位ビットSH信号及び下位ビットSL信号のレベルが強レベル、すなわち、ＶDD及びＶSS(GND) レベルに各々復元される。
【００７８】
第１LRB ２１２の出力端子(OUT) 及び(OUT／バー) からの強レベルのSH及びSL信号は第１MS２１４の入力端子D0及び入力端子D1に各々印加される。また、第１LRB ２１２からの強レベルのSH及びSL信号は第２MS２１６の入力端子D0及びD1に各々印加される。第１及び第２MS２１４及び２１６各々は選択信号に応答して、２つの入力中のある１つを選択して出力する。即ち、第１条件合加算ユニット２１０−１で、第１MS２１４の選択端子（IN) 及び選択端子(IN ／バー) には、ＶDDレベルの制御信号とGND レベルの制御信号とが各々印加され、第２MS２１６の選択端子(IN)及び選択端子(IN ／バー) には、GND レベルの制御信号とＶDDレベルの制御信号とが各々印加される。従って、第１MS214 はSH信号を選択して出力し、第２MS２１６はSL信号を選択して出力する。
【００７９】
第１MS２１４からのＳＨ信号と第２MS２１６からのSL信号とは第１MSL ２１８の入力端子D1及びD0に各々供給される。第１MSL ２１８は自身の選択端子(IN)に供給される制御信号(CIN) がＶDDレベルであると、第２MS２１６からのSL信号の反転信号、すなわち、強ハイレベルの信号を最下位ビット合算信号S i として出力する。反面、第１MSL ２１８は自身の選択端子（IN／バー）に供給される制御信号（ＣIN／バー）がＶDDレベルであると、第１ＭＳ２１５からのＳＨ信号の反転信号、すなわち、強ローレベルの信号を最下位ビット合算信号S i として出力する。
【００８０】
第３MS２２０の入力端子D1及びD0には上位ビットSH信号及び上位ビットSL信号が各々印加される。又、第４MS２２２の入力端子D1及びD0にも上位ビットSH信号及び上位ビットSL信号が各々印加される。第３MS２２０の選択端子（IN) 及び(IN ／バー) には、下位ビットCH(P) 信号及び下位ビットCH／バー(P／バー) が各々印加され、第４MS２２２の選択端子(IN)及び(IN ／バー) には、下位ビットCL(G) 信号及び下位ビットCL／バー(G／バー) 信号が各々印加される。CH及びCL／バー信号はハイレベルを持ち、CL及びCH／バー信号はローレベルを持つので、第３MS２２０からはＳＬ信号が出力され、第４MS２２２からはSH信号が出力される。第３及び第４MS２２０及び２２２からのSL及びSH信号は、第２LRB ２２４の入力端子（IN) 及び(IN ／バー) に各々印加される。従って、第２LRB ２２４の出力端子(OUT) 及び(OUT／バー) からは強レベルのSH及びSL信号が各々出力される。
【００８１】
第２LRB ２２４からの強レベルのＳＨ及びＳＬ信号は第５MS２２６の入力端子D0及び入力端子D1に各々印加される。又、第２LRB ２２４からの強レベルのSH及びSL信号は第６MS２２８の入力端子D0及びD1に各々印加される。第５及び第６MS２２６及び２２８各々は選択信号に応答して２つの入力中のある１つを選択して出力する。即ち、第１条件合加算ユニット２１０−１で、第５MS２２６の選択端子(IN)及び(IN ／バー) にはＶDDレベル制御信号とGND レベルの制御信号とが各々印加され、第６MS２２８の選択端子(IN)及び(IN ／バー) にはGND レベルの制御信号とＶDDレベルの制御信号とが各々印加される。従って、第５MS２２６はSH信号を選択して出力して、第６MS２２８はSL信号を選択して出力する。
【００８２】
第５MS２２６からのSH信号と第６MS２２８からのSL信号とは第２MSL ２３０の入力端子D1及びD0に各々供給される。第２MSL ２３０は自身の選択端子(IN)に供給される制御信号ＣINがＶDDレベルであると、第６MS２２８からのSL信号の反転信号、すなわち、強ハイレベルの信号を合算信号S i+1 として、出力する。反面、第２MSL ２３０は自身の選択端子(IN ／バー) に供給される制御信号(CIN／バー) がＶDDレベルであると、第５MS２２６からのＳＨ信号の反転信号、すなわち、強ローレベルの信号を合算信号S i+1 として出力する。
【００８３】
第１及び第２MD２３２及び２３４各々の入力端子D0,D0 ／バー、D1及びD1／バーには上位ビットCH信号、その相補信号CH／バー、上位ビットCL(G) 信号及びその相補信号CL／バーが各々印加される。第１MD２３２の選択端子INおよびIN／バーには下位ビットCH(P) 信号及び下位ビットCH／バー(P／バー) 信号が各々印加され、第２MD２３４の選択端子IN及びIN／バーには下位ビットCL(G) 信号及び下位ビットCL／バー(G／バー) 信号が各々印加される。CH及びCL／バー信号はハイレベルを持ち、CL及びCH／バー信号はローレベルを持つので、第１MD２３２からはCL及びCL／バー信号が出力され、第２MDからはCH及びCH／バー信号が出力される。
【００８４】
第１及び第２MD２３２及び２３４からのCL、CL／バー、CH及びCH／バー信号は第１及び第２MDL ２３６及び２３８各々の入力端子D1、D1／バー、D0及びD0／バーに各々印加される。第１及び第２MDL ２３６及び２３８各々は選択信号に応答して２つの入力中のある一つの信号及びその相補信号を選択して出力する。即ち、第１条件合加算ユニット２１０−１で、第１MDL ２３６の選択端子IN及び選択端子IN／バーにはＶDDレベルの制御信号とGND レベルの制御信号とが各々印加され、第２MDL ２３８の選択端子 IN 及び選択端子IN／バーにはGND レベルの制御信号とＶDDレベルの制御信号とが各々印加される。従って、第１MDL ２３６はCL及びCL／バー信号の反転信号、すなわち、CH及びCH／バー信号を選択して出力し、第２MDL ２３８はCH及びCH／バー信号の反転信号、すなわち、ＣＬ及びＣＬ／バー信号を選択して出力する。第１及び第２ＭＤＬ２３６及び２３８からのＣＨ、ＣＨ／バー、ＣＬ及びＣＬ／バー信号は次段の条件合加算ユニットにマルチプレッサーの制御信号として供給される。
【００８５】
図２４に示されたように、本実施例の１６ビット加算器１５４の遅延時間は８t MUX である。これは従来の１６ビット加算器が１８t MUX の遅延を持つことと比較するとき、５６％程度に動作速度が向上されることを意味する。
【００８６】
図２７はキャリ発生ブロック１６０−１の構成を示している。図２７を参照すると、キャリ発生ブロック１６０−１は５つのCLA セクション３００−１〜３００−４，３１０で構成される。第１ないし第４CLA セクション３００−１〜３００−４は同一な構成を持つが、第５CLA セクション３１０は異なる構成を持つ。第１ないし第４CLA セクション各々は５つのCLA1加算器３０２−１〜３０２−５を具備し、第５CLＡセクションはCLA1加算器と別の構成を持つ１つのCLA2加算器とを具備する。
【００８７】
第１ないし第４CLA セクション各々で、CLA1加算器３０２−１〜３０２−4 に対応するフリーチャージ＆フリー合算発生器１５２からの１６ビットＧ信号及び１６ビットP 信号が４ビットづつに分割され、各々印加される。
【００８８】
具体的に、第１CLA セクション３００−１で、CLA1加算器３０２−１にはＰ0 Ｐ3 信号及びＧ0 〜Ｇ3 信号が印加され、CLA1加算器３０２−２にはＰ4 〜Ｐ7 信号及びＧ4 〜Ｇ7 信号が、CLA1加算器３０２−３にはＰ8 〜Ｐ11信号及びＧ8 〜Ｇ11信号が、そして、CLA1加算器３０２−４にはＰ12〜Ｐ15信号及びＧ12〜Ｇ15信号が各々印可される。CLA1加算器３０２−１はグループキャリ発生及びグループキャリ伝搬信号のGG0 及びGP0 信号を生成し、 CLA1 加算器３０２−２はGG1 及びGP1 信号を、CLA 1 加算器３０２−３はGG2 及びGP2 信号を、そして、CLA1加算器３０２−４はGG3 及びGP3 信号を各々生成する。又、CLA1加算器３０２−１〜３０２−４からの８ビット信号、すなわち、GG0 〜GG3 及びGP0 〜GP3 信号はCLA1加算器３０２−５に印加される。CLA1加算器３０２−５は第１セクションキャリ発生信号SG0 及び第１セクションキャリ伝搬信号SP0 を生成する。
【００８９】
同様に、第２ないし第４CLA セクション３００−２〜３００−４により第２ないし第４セクションキャリ発生信号SG1 〜SG3 及び第２ないし第４セクションキャリ伝搬信号ＳP 1 〜ＳP 3 が生成される。
【００９０】
第１ないし第４CLA セクション３００−１〜３００−４からの８ビット信号、すなわち、SG0 〜SG3 及びSP0 〜SP3 信号は第５CLA セクション３１０に印加される。第５CLA セクション３１０は、第１ないし第４ブロックキャリ信号BC0 〜BC3 及びその相補信号BC0 ／バー〜BC3 ／バーを発生する。勿論、すでに説明したように、第２キャリ発生ブロック１６０−２で、第５CLA セクションは第１ないし第３ブロックキャリ信号BC4 〜BC6 及び相補信号BC4 ／バー〜BC6 ／バーを発生する。
【００９１】
図２８（A ）及び（B ）は各々CLA1加算器のグループキャリ発生部及びグループキャリ伝搬部の詳細回路図である。図２８（A ）及び（B ）を参照すると、グループキャリ発生部及びグロープキャリ伝搬部はCMOSロジックで構成されることがわかる。合算算発生ブロックがパストランジスターロジックにより構成されるのに対し、キャリ発生ブロックがCMOSロジックで構成されるのは１０８ビット加算器の動作速度を向上させるためである。すなわち、パストランジスターマルチプレクサーによりキャリ伝搬の遅延を減らすためである。
【００９２】
図２８（A ）に示されたように、CLA1加算器のグループキャリ発生部は、７つのPMOSトランジスター３３０〜３４２と、１０個のNMOSトランジスター３４４〜３６２と、そして、インバーター３６４とで構成される。PMOSトランジスター３３０の電流通路は電源電圧ＶDDとノードN331との間に接続され、そのゲート端子にはG 0 信号が印加される。PMOSトランジスター３３２，３３６及び３４０の電流通路も電源電圧ＶDDとノードN ３３５，N ３３９及びN ３４１との間に各々接続され、そのゲート端子にはP 1 〜P 3 信号が各々印加される。
【００９３】
PMOSトランジスター３３４の電流通路はPMOSトランジスター３３０及び３３２の電流通路とノード（N ３３５）との間に接続され、トランジスター３３４のゲート端子にはG 1 信号が印加される。PMOSトランジスター３３８の電流通路はPMOSトランジスター３３４及び３３６の電流通路とノードN ３３９との間に接続され、トランジスター３３８のゲート端子にはG 2 信号が印加される。PMOSトランジスター３４２の電流通路はPMOSトランジスター３３８及び３４０の電流通路とノードN ３４１との間に接続され、トランジスター３４２のゲート端子にはG 3 信号が印加される。
【００９４】
NMOSトランジスター３４４，３５２，３５４及び３５６の電流通路は基準電圧、すなわち、接地電圧（GND ）とノードN ３４１との間に直列に接続され、トランジスター３４４，３５２，３５４及び３５６のゲート端子にはG 0 、P 1 〜P 3 信号が各々印加される。NMOSトランジスター３４６，３５８及び３６０の電流通路は接地電圧（GND ）とノードN ３４１との間に直列に接続され、トランジスター３４６，３５８及び３６０のゲート端子にはG 1 、P 2 及びP 3 信号が各々印加される。NMOSトランジスター３４８及び３６２の電流通路は接地電圧（GND ）とノードN ３４１との間に直列に接続され、トランジスター３４８及び３６２のゲート端子にはG 2 及びP 3 信号が各々印可される。NMOSトランジスター３５０の電流通路は接地電圧（GND ）とノードN341との間に接続され、トランジスター３５０のゲート端子にはG 3 信号が印加される。
【００９５】
インバーター３６４は、PMOSトランジスター３３０〜３４２及びNMOSトランジスター３４４〜３６２により生成されるノードN ３４１上の信号を反転させ、グループキャリ発生GG信号として出力する。
【００９６】
図２８（Ｂ）に示されたように、CLA1加算器のグループキャリ伝搬部は４つのPMOSトランジスター３６６〜３７２、４つのNMOSトランジスター３７４〜３８０及びインバーター３８２で構成される。PMOSトランジスター３６６〜３７２の電流通路は相互に並列に電源電圧ＶDDとノードN ３７３との間に各々接続される。NMOSトランジスター３７４〜３８０の電流通路は基準電圧、すなわち、接地電圧（GND ）とノードN ３７３との間に直列に接続される。
【００９７】
インバーター３８２は、PMOSトランジスター３６６〜３７２及びNMOSトランジスター３７４〜３８０により生成されるノードN ３７３上の信号を反転させ、グループキャリ伝搬GP信号として出力する。
【００９８】
図２９は図２７のCLA2加算器３１０の詳細回路図である。図２９を参照すると、CLA ２加算器３１０は３つのCLA １加算器４００−１，４００−２及び４００−３、そして、４つのMDL ４１０，４１２，４１４及び４１６で構成される。
【００９９】
CLA1加算器４００−１，４００−２及び４００−３各々は図２７のCLA1加算器と同一な構成を持つ。従って、ここではこれらの構成に対する詳細な説明を省略する。
【０１００】
図２９を参照すると、CLA1加算器400-1 にはSG0 、SG1 、SP0 及びSP1 信号が印可され、CLA1加算器４００−２にはSG0 、SG1 、SG2 、SP0 、SP1 及びSP2 信号が、そして、CLA1加算器４００−３にはSG0 、SG1 、SG2 、SG3 、SP0 、SP1 、SP2 及びSP3 信号が印可される。CLA1加算器４００−１はBG1 及びBP1 信号を生成し、CLA1加算器４００−２はBG2 及び BP 2 信号を、そしてCLA1加算器４００−３はBG3 及びBP3 信号を生成する。
【０１０１】
MDL ４１０の入力端子D0及びD1にはSG0 及びSP0 信号が各々印加され、MDL ４１２の入力端子D0及びD1にはCLA1加算器４００−１からのBG1 及びBP1 信号が、MDL ４１４入力端子D0及びD1にはCLA1加算器４００−２からのBG2 及びBP2 信号が、そして、MDL ４１６の入力端子D0及びD1にはCLA1加算器４００−３からのBG3 及びBP3 信号が各々印可される。又、各MDL ４１０〜４１６の選択端子IN及びIN／バーにはＣIN及びＣIN信号が各々印加される。
【０１０２】
各MDL ４１０〜４１６はＣIN及びＣIN／バー信号に応答して、２つの入力中の１つを選択して出力する。MDL ４１０〜４１６はブロックキャリ信号BC0 〜BC3 及びその相補信号BC0 ／バー〜BC3 ／バーを各々生成する。
【０１０３】
キャリ発生ブロック１６０−２も第４CLA セクションに１２ビットのキャリ発生信号及び１２ビットキャリ伝達信号が印加されることを除いては、キャリ発生ブロック１６０−１と同一な構成を持つ。従って、ここではキャリ発生ブロック１６０−２に対した詳細な説明は省略する。
【０１０４】
図３０は本発明の実施例による１０８ビット条件合加算器のSPICE シミュレーション結果を示している。図３に示されたように、キャリ伝搬が合算信号の伝搬よりもっと早いことが分かる。
【０１０５】
図３１は４−２圧縮器だけを使用する従来と、本発明による掛け算器との演算速度の比較を示す図で、SPICE シミュレーションの結果を示している。図３１に図されたように、本発明による掛け算器の臨界経路に対する演算速度は１３．５nsであり、従来の掛け算器のそれは１５．１nsである。従って、本発明による掛け算器の演算速度が従来の掛け算器のそれに比べて１２％程度早いことが分かる。
【０１０６】
【発明の効果】
以上詳細に説明したように、本発明によると、条件合加算器にEEPLロジックを使用することにより、低電力消耗、小チップ面積の条件合加算器が得られる。又、条件合加算器のキャリ発生及び合算発生を個別的に処理させると共に、キャリ電波が合算伝搬よりもっと速くさせ、条件合加算器の動作速度が向上される。
【図面の簡単な説明】
【図１】パストランジスターロジックを持つ典型的な３ビット全加算器の構成を示す回路図。
【図２】従来のレベル復元回路の詳細回路図。
【図３】パストランジスターマルチプレクサーを使用する従来の１０８ビット条件合加算器が実現された５４×５４ビット掛け算器のブロック図。
【図４】パストランジスターマルチプレクサーのブロック図と回路図。
【図５】図３の１０８ビット条件合加算器の詳細構成を示すブロック図。
【図６】図５に示された半加算器とCLA1加算器とからなる８ビット条件キャリ選択ブロックの構成を示すブロック図。
【図７】図５のCLA2加算器の構成を示すブロック図。
【図８】本発明によるレベル復元回路の望ましい実施例の詳細回路図。
【図９】本発明による１ビット全加算器の構成を示す回路図。
【図１０】全加算器の理想的なシミュレーション環境を示すブロック図と入出力波形図。
【図１１】カスケード全加算器チェーンのシミュレーション環境を示すブロック図。
【図１２】図１１の全加算器チェーンで各パストランジスターロジックに対する平均遅延特性を示すグラフ。
【図１３】図１１の全加算器チェーンで各パストランジスターロジックに対する電力消費特性を示すグラフ。
【図１４】従来のパストランジスターロジックCPL2と本発明によるパストランジスターロジックの遷移電流を示すグラフ。
【図１５】図１１の全加算器チェーンで各パストランジスターロジックに対する電力（Ｐ）×遅延（Ｄ）の特性を示すグラフ。
【図１６】本発明による１０８ビット条件合加算器を実現することができる５４×５４ビット掛け算器の望ましい実施例を示するブロック図。
【図１７】図１６の９−２圧縮器の実施例を示すブロック図。
【図１８】図１６の６−２圧縮器の実施例を示すブロック図。
【図１９】図１６の４−２圧縮器の実施例を示すブロック図。
【図２０】本発明による圧縮ユニットの配線を示す回路図。
【図２１】図２０の圧縮ユニット内からの臨界経路に対するシミュレーション結果を示す図。
【図２２】図１６の１０８ビット条件合加算器回路の望ましい実施例を示すブロック図。
【図２３】図２２の１６ビットモジュル化された合算発生ブロック内のフリーキャリ＆フリー合算発生機の詳細回路図。
【図２４】図２２の１６ビットモジュル化された合算発生ブロック内の合算発生機の詳細回路図。
【図２５】種々の入力形式を持つマルチプレクサーの詳細回路図。
【図２６】ペンーアウトによるマルチプレクサーの遅延を示すグラフ。
【図２７】図２２のキャリ発生ブロックの構成を示すブロック図。
【図２８】図２７のＣＬＡ１加算器内のグループキャリ発生部及びグループキャリ伝搬部の詳細回路図。
【図２９】図２７のＣＬＡ２加算器の詳細回路図。
【図３０】本発明による１０８ビット条件合加算器のシミュレーション結果を示すタイミング図。
【図３１】図３の従来の掛け算器の掛け算時間と図１６の本発明による掛け算器の掛け算時間の比較を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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