(57)【特許請求の範囲】
【請求項１】
外部から第１中心レベルを持つ入力データを入力するための第１入力端と、
外部から第１中心レベルを持つ反転入力データを入力するための第２入力端と、
外部から第２中心レベルを持つクロック信号を入力するための第３入力端と、
出力信号を出力するための第１出力端と、
反転出力信号を出力するための第２出力端と、
２つのトランジスタで構成され、前記第１入力端及び第２入力端から入力データ及び反転入力データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、
２つのトランジスタで構成され、前記入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、
前記入力部の２つのトランジスタに対して並列的に設けられクロック信号によりオンオフされる１つのトランジスタで構成され、クロック信号の上昇エッジから次の下降エッジまで前記ラッチ部を駆動させるための駆動部と、
前記入力部と前記駆動部の両方に接続された電流源とを具備し、
クロック信号の第２中心レベルの電圧は入力データおよび反転入力データの第１中心レベルの電圧より高く、クロック信号のローレベルの電圧は入力データおよび反転入力データの中心レベルの電圧と同一で、クロック信号のハイ状態の間、クロック信号の電圧レベルより入力データおよび反転入力データの電圧レベルが低いことにより、クロック信号のハイ状態で駆動部のトランジスタがオンしラッチ回路が動作すると、入力データおよび反転入力データの状態に関係なく入力部の２つのトランジスタが共にオフすることを特徴とするＥＣＬ Ｄラッチ回路。
【請求項２】
請求項１記載のＥＣＬ Ｄラッチ回路において、入力部は、ベースに第１入力端を通して外部から第１中心レベルを持つ入力データが印加され、エミッタは電流源に接続され、コレクタから第２出力端に反転出力信号を出力するための第１トランジスタと、
ベースに第２入力端を通して外部から第１中心レベルを持つ反転入力データが印加され、エミッタは電流源に接続され、コレクタから第１出力端に出力信号を出力するための第２トランジスタと、
一端が前記第１トランジスタのコレクタに接続され、他端に電源電圧が印加される抵抗とからなることを特徴とするＥＣＬ Ｄラッチ回路。
【請求項３】
請求項１記載のＥＣＬ Ｄラッチ回路において、駆動部は、ベースに第３入力端を通して外部から第２中心レベルを持つクロック信号が印加され、コレクタはラッチ部に接続され、エミッタは電流源に接続され、クロック信号の上昇エッジから次の下降エッジの時までラッチ部を駆動させるためのトランジスタでなることを特徴とするＥＣＬ Ｄラッチ回路。
【請求項４】
請求項１記載のＥＣＬ Ｄラッチ回路において、第１出力端から出力される出力信号を入力信号として入力して、第１中心レベルを持つ入力データ及び第２中心レベルを持つクロック信号を発生すると同時に、第２出力端から出力される反転出力信号を反転入力信号として入力して、第１中心レベルを持つ反転入力データを発生するための入力信号発生部を更に具備することを特徴とするＥＣＬ Ｄラッチ回路。
【請求項５】
請求項４記載のＥＣＬ Ｄラッチ回路において、入力信号発生部は、
第１出力端から出力される出力信号を入力信号として入力して、第１中心レベルを持つ入力データ及び第２中心レベルを持つクロック信号を発生するための第１入力信号発生手段と、
第２出力端から出力される反転出力信号を反転入力信号として入力し、第１中心レベルを持つ反転入力データを発生するための第２入力信号発生手段とからなることを特徴とするＥＣＬ Ｄラッチ回路。
【請求項６】
請求項５記載のＥＣＬ Ｄラッチ回路において、入力信号発生部の第１入力信号発生手段は、
第１出力端から出力される出力信号が入力信号としてベースに印加され、コレクタに電源電圧が印加され、エミッタから第２中心レベルを持つクロック信号を発生するためのＮＰＮトランジスタと、
一端が前記ＮＰＮトランジスタのエミッタに接続され、他端から第１中心レベルを持つ入力データを発生するための抵抗と、
前記抵抗の他端に接続された電流源とで構成されることを特徴とするＥＣＬ  Ｄラッチ回路。
【請求項７】
請求項５記載のＥＣＬ Ｄラッチ回路において、入力信号発生部の第２入力信号発生手段は、第２出力端から出力される反転出力信号が反転入力信号としてベースに印加され、電源電圧がコレクタに印加されるＮＰＮトランジスタと、
前記ＮＰＮトランジスタのエミッタに一端が接続され、他端から第１中心レベルを持つ反転入力データを発生するための抵抗と、
前記抵抗の他端に接続された電流源とで構成されることを特徴とするＥＣＬ  Ｄラッチ回路。
【請求項８】
外部から第１中心レベルを持つ入力データを入力するための第１入力端と、外部から第１中心レベルを持つ反転入力データを入力するための第２入力端と、外部から第２中心レベルを持つクロック信号を入力するための第３入力端と、出力信号を出力するための第１出力端と、反転出力信号を出力するための第２出力端と、２つのトランジスタで構成され、前記第１入力端及び第２入力端から入力データ及び反転入力データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、２つのトランジスタで構成され、前記入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、前記入力部の２つのトランジスタに対して並列的に設けられクロック信号によりオンオフされる１つのトランジスタで構成され、クロック信号の上昇エッジから次の下降エッジまで前記ラッチ部を駆動させるための駆動部と、前記入力部と前記駆動部の両方に接続された電流源と、前記第１出力端と前記第２出力端から出力信号及び反転出力信号を入力して第１中心レベルを持つ入力データ及び反転入力データ並びに第２中心レベルを持つ反転クロック信号を発生するための入力信号発生部とを具備する第１ＥＣＬ Ｄラッチ回路と、
前記第１ＥＣＬ Ｄラッチ回路の入力信号発生部から出力される第１中心レベルを持つ入力データを入力するための第１入力端と、前記第１ＥＣＬ Ｄラッチ回路の入力信号発生部から出力される第１中心レベルを持つ反転入力データを入力するための第２入力端と、前記第１ＥＣＬ Ｄラッチ回路の入力信号発生部から出力される第２中心レベルを持つ反転クロック信号を入力するための第３入力端と、出力信号を出力するための第１出力端と、反転出力信号を出力するための第２出力端と、２つのトランジスタで構成され、前記第１入力端及び第２入力端から入力データ及び反転入力データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、２つのトランジスタで構成され、前記入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、前記入力部の２つのトランジスタに対して並列的に設けられ反転クロック信号によりオンオフされる１つのトランジスタで構成され、反転クロック信号の上昇エッジから次の下降エッジまで前記ラッチ部を駆動させるための駆動部と、前記入力部と前記駆動部の両方に接続された電流源とを具備する第２ＥＣＬ Ｄラッチ回路とを有し、
クロック信号および反転クロック信号の第２中心レベルの電圧は入力データおよび反転入力データの第１中心レベルの電圧より高く、クロック信号および反転クロック信号のローレベルの電圧は入力データおよび反転入力データの中心レベルの電圧と同一で、クロック信号および反転クロック信号のハイ状態の間、クロック信号および反転クロック信号の電圧レベルより入力データおよび反転入力データの電圧レベルが低いことにより、クロック信号および反転クロック信号のハイ状態で駆動部のトランジスタがオンしラッチ回路が動作すると、入力データおよび反転入力データの状態に関係なく入力部の２つのトランジスタが共にオフすることを特徴とするＥＣＬ Ｄフリップフロップ。
【請求項９】
請求項８記載のＥＣＬ Ｄフリップフロップにおいて、第１ＥＣＬ Ｄラッチ回路の入力部は、
ベースに第１入力端を通して外部から第１中心レベルを持つ入力データが印加され、エミッタは電流源に接続され、コレクタから第２出力端に反転出力信号を出力するための第１トランジスタと、
ベースに第２入力端を通して外部から第１中心レベルを持つ反転入力データが印加され、エミッタは電流源に接続され、コレクタから第１出力端に出力信号を出力するための第２トランジスタと、
一端が前記第１トランジスタのコレクタに接続され、他端に電源電圧が印加される抵抗とからなることを特徴とするＥＣＬ Ｄフリップフロップ。
【請求項１０】
請求項８記載のＥＣＬ Ｄフリップフロップにおいて、第１ＥＣＬ Ｄラッチ回路の駆動部は、ベースに第３入力端を通して外部から第２中心レベルを持つクロック信号が印加され、コレクタはラッチ部に接続され、エミッタは電流源に接続され、クロック信号の上昇エッジから次の下降エッジの時までラッチ部を駆動させるためのトランジスタでなることを特徴とするＥＣＬ  Ｄフリップフロップ。
【請求項１１】
請求項８記載のＥＣＬ Ｄフリップフロップにおいて、入力信号発生部は、
第１出力端から出力される出力信号を入力して、第１中心レベルを持つ入力データを発生するための第１入力信号発生手段と、
第２出力端から出力される反転出力信号を入力して、第１中心レベルを持つ反転入力データと第２中心レベルを持つ反転クロック信号を発生するための第２入力信号発生手段とからなることを特徴とするＥＣＬ Ｄフリップフロップ。
【請求項１２】
請求項１１記載のＥＣＬ Ｄフリップフロップにおいて、入力信号発生部の第１入力信号発生手段は、
第１出力端から出力される出力信号がベースに印加され、コレクタに電源電圧が印加されるＮＰＮトランジスタと、
一端が前記ＮＰＮトランジスタのエミッタに接続され、他端から第１中心レベルを持つ入力データを発生するための抵抗と、
前記抵抗の他端に接続された電流源とで構成されることを特徴とするＥＣＬ  Ｄフリップフロップ。
【請求項１３】
請求項１１記載のＥＣＬ Ｄフリップフロップにおいて、入力信号発生部の第２入力信号発生手段は、
第２出力端から出力される反転出力信号がベースに印加され、電源電圧がコレクタに印加され、エミッタから第２中心レベルを持つ反転クロック信号を発生するためのＮＰＮトランジスタと、
前記ＮＰＮトランジスタのエミッタに一端が接続され、他端から第１中心レベルを持つ反転入力データを発生するための抵抗と、
前記抵抗の他端に接続された電流源とで構成されることを特徴とするＥＣＬ  Ｄフリップフロップ。
【請求項１４】
請求項８記載のＥＣＬ Ｄフリップフロップにおいて、第２ＥＣＬ Ｄラッチ回路の入力部は、
ベースに第１入力端を通して第１ＥＣＬ Ｄラッチ回路の入力信号発生部から第１中心レベルを持つ入力データが印加され、エミッタは電流源に接続され、コレクタから第２出力端に反転出力信号を出力するための第１トランジスタと、
ベースに第２入力端を通して第１ＥＣＬ Ｄラッチ回路の入力信号発生部から第１中心レベルを持つ反転入力データが印加され、エミッタは電流源に接続され、コレクタから第１出力端に出力信号を出力するための第２トランジスタと、
一端が前記第１トランジスタのコレクタに接続され、他端に電源電圧が印加される抵抗とからなることを特徴とするＥＣＬ Ｄフリップフロップ。
【請求項１５】
請求項８記載のＥＣＬ Ｄフリップフロップにおいて、第２ＥＣＬ Ｄラッチ回路の駆動部は、ベースに第３入力端を通して第１ＥＣＬ  Ｄラッチ回路の入力信号発生部から第２中心レベルを持つ反転クロック信号が印加され、コレクタはラッチ部に接続され、エミッタは電流源に接続され、反転クロック信号の上昇エッジから次の下降エッジの時までラッチ部を駆動させるためのトランジスタでなることを特徴とするＥＣＬ Ｄフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤラッチ回路に関するものであり、特に低電圧で動作可能なＥＣＬ  Ｄラッチ回路及びこれを利用したＥＣＬ  Ｄフリップフロップに関する。
【０００２】
【従来の技術】
一般的に周波数分周器（voltage divider)として、エッジトリガ型（edge-trigered ）Ｄフリップフロップが広く使用されており、このようなＤフリップフロップは２つのＤラッチ回路で構成される。
【０００３】
図７は一般的なＤラッチ回路のシンボルを示す図であり、このＤラッチ回路は入力データＤをクロック信号のネガティブあるいはポジティブエッジで出力信号Ｑとしてそのまま出力する。
【０００４】
図８は従来のＥＣＬ  Ｄラッチ回路の回路図を示す。これと類似する回路は特開昭５５−８３３３３号公報および特開平２−３０８６１５号公報に開示される。
図８を参照すると、従来のＥＣＬ  Ｄラッチ回路１００は、第１中心レベルＶBB11を具備した入力データＤが印加される第１入力端ＩＮ１１と、第１中心レベルＶBB11を具備した反転入力データＤバーが印加される第２入力端ＩＮ１２と、第１中心レベルＶBB11より大きい第２中心レベルＶBB12を持つ反転クロック信号ＣＫバーが印加される第３入力端ＩＮ１３と、第２中心レベルＶBB12を持つクロック信号ＣＫが印加される第４入力端ＩＮ１４と、出力信号Ｑを出力するための第１出力端ＯＵＴ１１と、反転出力信号Ｑバーを出力するための第２出力端ＯＵＴ１２を含む。
【０００５】
又、従来のＥＣＬ  Ｄラッチ回路１００は、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通して入力データＤ及び反転入力データＤバーを各々入力し、クロック信号ＣＫの下降エッジで第１及び第２出力端ＯＵＴ１１，ＯＵＴ１２から出力信号Ｑ及び反転出力信号Ｑバーを各々出力するための入力部１１０と、この入力部１１０から出力端ＯＵＴ１１，ＯＵＴ１２を通して各々出力された出力信号Ｑ及び反転出力信号Ｑバーをクロック信号ＣＫの上昇エッジで入力し、クロック信号ＣＫの次の下降エッジまで出力信号Ｑ及び反転出力信号Ｑバーをラッチさせるためのラッチ部１２０と、第３及び第４入力端ＩＮ１３，ＩＮ１４を通して印加されるクロック信号ＣＫ及び反転クロック信号ＣＫバーによって入力部１１０あるいはラッチ部１２０を駆動させるための駆動部１３０と、この駆動部１３０に接続された電流源ＩＥ１１とからなっている。
【０００６】
入力部１１０は、ベースに第１入力端ＩＮ１１を通して入力データＤが印加され、エミッタが駆動部１３０に接続され、クロック信号ＣＫの下降エッジで第２出力端ＯＵＴ１２から反転出力信号Ｑバーを出力するための第１トランジスタＱ１１と、ベースに第２入力端ＩＮ１２を通して反転入力データＤバーが印加され、エミッタが駆動部１３０に接続され、クロック信号ＣＫの下降エッジで出力端ＯＵＴ１１から出力信号Ｑを出力するための第２トランジスタＱ１２と、一端が第１トランジスタＱ１１のコレクタに接続され、他端に電源電圧Ｖccが印加される第１抵抗Ｒ１１で構成される。
【０００７】
ラッチ部１２０は、入力部１１０から第１出力端ＯＵＴ１１を通して出力される出力信号Ｑがベースに印加され、エミッタが駆動部１３０に接続され、コレクタに第２出力端ＯＵＴ１２の反転出力信号Ｑバーが印加され、クロック信号ＣＫの上昇エッジから次の下降エッジまで反転出力信号Ｑバーをラッチするための第３トランジスタＱ１３と、入力部１１０から第２出力端ＯＵＴ１２を通して出力される反転出力信号Ｑバーがベースに印加され、エミッタが駆動部１３０に接続され、コレクタに第１出力端ＯＵＴ１１の出力信号Ｑが印加され、クロック信号ＣＫの上昇エッジから次の下降エッジまで出力信号Ｑをラッチするための第４トランジスタＱ１４と、一端が第４トランジスタＱ１４のコレクタに接続され、他端に電源電圧Ｖccが印加される第２抵抗Ｒ１２で構成される。
【０００８】
駆動部１３０は、ベースに第３入力端ＩＮ１３を通して反転クロック信号ＣＫバーが印加され、コレクタは入力部１１０の第１及び第２トランジスタＱ１１，Ｑ１２のエミッタに接続され、エミッタは電流源ＩＥ１１に接続され、クロック信号ＣＫの下降エッジで入力部１１０の第１及び第２トランジスタＱ１１，Ｑ１２を駆動させるための第５トランジスタＱ１５と、ベースに第４入力端ＩＮ１４を通してクロック信号ＣＫが印加され、コレクタはラッチ部１２０の第３及び第４トランジスタＱ１３，Ｑ１４のエミッタに接続され、エミッタは電流源ＩＥ１１に接続され、クロック信号ＣＫの上昇エッジでラッチ部１２０の第３及び第４トランジスタＱ１３，Ｑ１４を駆動させるための第６トランジスタＱ１６で構成される。
【０００９】
上記のような構成を持つＥＣＬ  Ｄラッチ回路１００の動作を説明すると次のようである。
【００１０】
Ｄラッチ回路１００は第１入力端ＩＮ１１を通して入力データＤを入力し、クロック信号ＣＫの下降エッジで入力データＤを第１出力端ＯＵＴ１１から出力信号Ｑとしてそのまま出力する。つづいて、クロック信号ＣＫの上昇エッジで出力信号Ｑを入力し、クロック信号ＣＫのその次の下降エッジまで出力信号Ｑをラッチする。
【００１１】
すなわち、クロック信号ＣＫがロー状態である際、駆動部１３０のトランジスタＱ１６がオフされ、ラッチ部１２０は動作しない。この際、反転クロック信号ＣＫバーはハイ状態になって駆動部１３０のトランジスタＱ１５はオンされる。したがって、ＥＣＬ  Ｄラッチ回路１００の出力信号Ｑ及び反転出力信号Ｑバーは、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通して入力部１１０の第１及び第２トランジスタＱ１１，Ｑ１２のベースに各々印加される入力データＤ及び反転入力データＤバーによって決定される。
【００１２】
すなわち、入力データＤがハイ状態であると、入力部１１０の第１トランジスタＱ１１がオンされ、第２出力端ＯＵＴ１２からロー状態の反転出力信号Ｑバーが出力される。一方、反転入力データＤバーはロー状態になり、トランジスタＱ１２がオフされ、第１出力端ＯＵＴ１１からハイ状態の出力信号Ｑが出力される。
【００１３】
これとは異なる、入力データＤがロー状態であると、第１トランジスタＱ１１がオフされ、ハイ状態の反転入力データＤバーによってトランジスタＱ１２はオンされる。従って、出力端ＯＵＴ１１，ＯＵＴ１２から各々ロー状態及びハイ状態の出力信号Ｑ及び反転出力信号Ｑバーが出力される。すなわち、入力データＤとして印加されたハイ状態あるいはロー状態の信号が出力信号Ｑとして出力端ＯＵＴ１１からそのまま出力される。
【００１４】
次に、クロック信号ＣＫがハイ状態になると、駆動部１３０のトランジスタＱ１５がオフされて入力部１１０が動作しないようになり、第１入力端ＩＮ１１及び第２入力端ＩＮ１２を通して入力部１１０に印加される入力データＤ及び反転入力データＤバーは出力状態に全く影響を及ぼさないようになる。また、駆動部１３０のトランジスタＱ１６がオンされて、第１及び第２出力端ＯＵＴ１１，ＯＵＴ１２から出力される出力信号Ｑ及び反転出力信号Ｑバーをラッチ部１２０がラッチするようになる。
【００１５】
すなわち、出力端ＯＵＴ１１，ＯＵＴ１２からハイ状態の出力信号Ｑ、そしてロー状態の反転出力信号Ｑバーが各々出力される場合、ラッチ部１２０のトランジスタＱ１４はオフされ、トランジスタＱ１３はオンされる。その結果、Ｄラッチ回路の出力信号Ｑ及び反転出力信号Ｑバーはハイ状態とロー状態を各々維持するようになる。
【００１６】
そして、クロック信号ＣＫがハイ状態を維持する間は駆動部１３０のトランジスタＱ１５は継続してオフ状態を維持するので、入力端ＩＮ１１，ＩＮ１２に印加される入力データＤの変化は出力信号Ｑに少しも影響を及ぼさないようになる。
【００１７】
このように、従来のＤラッチ回路１００は、入力端ＩＮ１１，ＩＮ１２を通して入力データＤ及び反転入力データＤバーを入力し、クロック信号ＣＫの下降エッジで出力端ＯＵＴ１１，ＯＵＴ１２に出力信号Ｑ及び反転出力信号Ｑバーを各々出力し、クロック信号ＣＫのロー状態を経て、クロック信号ＣＫの上昇エッジから次の下降エッジとなるときまで出力信号Ｑ及び反転出力信号Ｑバーをラッチする。
【００１８】
図９は図８の従来のＥＣＬ  Ｄラッチ回路において、入力端ＩＮ１１〜ＩＮ１４を通して印加される入力信号の電圧レベルを示したものであり、図３（Ａ）は入力データＤの電圧レベル、図３（Ｂ）はクロック信号ＣＫの電圧レベルを示す。
【００１９】
この図のように、入力データＤのバイアス電圧ＶBB11はクロック信号ＣＫのバイアス電圧ＶBB12よりベース−エミッタ間の電圧ＶBEほど大きいレベルを持つ。この際、バイアス電圧ＶBBというのは、入力データあるいはクロック信号のロジックスイング（logic swing)の中心レベルの電圧を言う。
【００２０】
通常、多段のＥＣＬ  Ｄラッチ回路１００が接続されたラッチ回路において、ＥＣＬ  Ｄラッチ回路は次の段のＥＣＬ  Ｄラッチ回路の入力端に入力データＤ，Ｄバーとクロック信号ＣＫ，ＣＫバーを供給するための入力信号発生部１４０を含む。
【００２１】
図１０は図８のＥＣＬ  Ｄラッチ回路１００において、次の段のＥＣＬ  Ｄラッチ回路の二つの入力信号、すなわち入力データＤとクロック信号ＣＫを発生するための入力信号発生部の回路図を示す。
【００２２】
図１０のＥＣＬ  Ｄラッチ回路１００の入力信号発生部１４０は、ＥＣＬ  Ｄラッチ回路１００の出力端ＯＵＴ１１，ＯＵＴ１２から出力された出力信号Ｑ及び反転出力信号Ｑバーを入力信号ＤＰと反転入力信号ＤＰバーとして入力して、次の段のＥＣＬ  Ｄラッチ回路の入力データＤ″とクロック信号ＣＫ″を発生させる。
【００２３】
このような入力信号発生部１４０は、第１出力端ＯＵＴ１１から出力される出力信号Ｑを入力信号ＤＰとして入力して、第１中心レベルＶBB11を持つ入力データＤ″と第２中心レベルＶBB12を持つクロック信号ＣＫ″を出力すると同時に、第２出力端ＯＵＴ１２から出力される反転出力信号Ｑバーを反転入力信号ＤＰバーとして入力して第１中心レベルＶBB11を持つ反転入力データＤ″バーと第２中心レベルＶBB12を持つ反転クロック信号ＣＫ″バーを各々出力する。
【００２４】
入力信号発生部１４０は、第１出力端ＯＵＴ１１から出力される出力信号Ｑを入力信号ＤＰとして入力して、第１中心レベルＶBB11を持つ入力データＤ″と第２中心レベルＶBB12を持つクロック信号ＣＫ″を次の段のＥＣＬ  Ｄラッチ回路に供給するための第１入力信号発生手段１４１と、第２出力端ＯＵＴ１２から出力される反転出力信号Ｑバーを反転入力信号ＤＰバーとして入力して、第１中心レベルＶBB11を持つ反転入力データＤ″バーと第２中心レベルＶBB12を持つ反転クロック信号ＣＫ″バーを次の段のＥＣＬ  Ｄラッチ回路に供給するための第２入力信号発生手段１４２とからなっている。
【００２５】
第１入力信号発生手段１４１は、ベースに入力信号ＤＰとして第１出力端ＯＵＴ１１から出力される出力信号Ｑが印加され、コレクタに電源電圧Ｖccが印加され、エミッタから第１中心レベルＶBB11を持つ入力データＤ″を出力するＮＰＮ形の第７トランジスタＱ１７と、一端が第７トランジスタＱ１７のエミッタに接続され、他端が電流ソースＩＥ１２に接続され、この他端から第２中心レベルＶBB12を持つクロック信号ＣＫ″を出力する第３抵抗Ｒ１３で構成される。
【００２６】
第２入力信号発生手段１４２は、ベースに反転入力信号ＤＰバーとして第２出力端ＯＵＴ１２から出力される反転出力信号Ｑバーが印加され、コレクタに電源電圧Ｖccが印加され、エミッタから第１中心レベルＶBB11を持つ反転入力データＤ″バーを出力するＮＰＮ形の第８トランジスタＱ１８と、一端が第８トランジスタＱ１８のエミッタに接続され、他端が電流ソース１１３に接続され、この他端から第２中心レベルＶBB12を持つ反転クロック信号ＣＫ″バーを出力する第４抵抗Ｒ１４で構成される。
【００２７】
図９に示されたように、入力信号発生部１４０から出力される入力データＤ″及び反転入力データＤ″バーの中心レベルＶBBはＶBB11であり、クロック信号ＣＫ″及び反転クロック信号ＣＫ″バーの中心レベルＶBBはＶBB12であり、ＶBB12は入力データＤ″及び反転入力データＤ″バーの中心レベルであるＶBB11よりＶBEほど小さい。すなわち、ＶBB12はＶBB11−ＶBEである。
【００２８】
【発明が解決しようとする課題】
上記のようなＥＣＬ  Ｄラッチ回路はＥＣＬの利点である高速動作特性を得ることができた。しかし、従来のＥＣＬ  Ｄラッチ回路は高速動作特性を具備しているにもかかわらず、低電圧動作においてそれの限界を示す問題点があった。
【００２９】
従来のＥＣＬ回路の低電圧動作の限界に関して図１１を参照してより詳細に説明すると次のようである。
【００３０】
図１１は従来のＥＣＬ  Ｄラッチ回路１００が従来の他のＥＣＬ  Ｄラッチ回路１００′によって駆動されるとする仮定下で示した図面であり、最小条件を数値的に示してある。すなわち、図１１を参照すると、前段のＥＣＬ  Ｄラッチ回路１００′の入力信号発生部１４０′から入力データＤ″とクロック信号ＣＫ″が後段のＥＣＬ  Ｄラッチ回路１００に供給されている。
【００３１】
この際、ＮＰＮトランジスタのエミッタ−ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに設定する。
【００３２】
従来のＥＣＬ  Ｄラッチ回路を駆動するために要求される最小電圧ＶMIN を算出することにおいて、前段のＥＣＬ  Ｄラッチ回路１００′のラッチ部１２０′の抵抗Ｒ１１′による電圧降下、前段のＥＣＬ  Ｄラッチ回路１００′の入力信号発生部１４０′の第８トランジスタＱ１８′のベース−エミッタ間の電圧ＶBE、ＥＣＬ  Ｄラッチ回路１００の第１トランジスタＱ１１のベース−エミッタ間の電圧ＶBE、ＥＣＬ  Ｄラッチ回路１００の第５トランジスタＱ１５のコレクタ−エミッタ間の電圧ＶCE及び電流源ＩＥ１１による電圧降下を考慮しなければならない。
【００３３】
従来のＥＣＬ  Ｄラッチ回路を駆動するために要求される最小電圧ＶMIN は下記の式で表現される。
ＶMIN ＝0.4V(R11′）＋0.8V(Q18′）＋0.8V(Q11）＋0.5V(Q15）＋0.5V(IE11)＝３．０Ｖ
【００３４】
従って、従来のＥＣＬ  Ｄラッチ回路を駆動するために要求される最小電圧ＶMIN は３．０Ｖであるから、従来のＥＣＬ  Ｄラッチ回路の電源電圧Ｖccは３．０Ｖ以上の電圧が要求される。
【００３５】
最近、ロジック電源が５．０Ｖから３．３Ｖ、あるいはそれ以下に低下している趨勢から見ると、従来のＥＣＬ  Ｄラッチ回路の電源電圧Ｖccが３．０Ｖ以上というのは、使用上大きな問題である。
【００３６】
本発明の目的は高速動作及び低電圧動作特性を持つＥＣＬ  Ｄラッチ回路及びこれを利用したＥＣＬ  Ｄフリップフロップを提供することにある。
【００３７】
【課題を解決するための手段】
本発明は上記課題を解決し、上記目的を達成するために、外部から第１中心レベルを持つ入力データを入力するための第１入力端と、外部から第１中心レベルを持つ反転入力データを入力するための第２入力端と、外部から第２中心レベルを持つクロック信号を入力するための第３入力端と、出力信号を出力するための第１出力端と、反転出力信号を出力するための第２出力端と、前記第１入力端及び第２入力端から入力データ及び反転データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、前記入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、クロック信号の上昇エッジから次の下降エッジまでラッチ部を駆動させるための駆動部と、前記入力部と前記駆動部の両方に接続された電流源とを具備してなるＥＣＬ  Ｄラッチ回路とする。
【００３８】
上記本発明のＥＣＬ  Ｄラッチ回路は、第１出力端から出力される出力信号を入力信号として入力して第１中心レベルを持つ入力データ及び第２中心レベルを持つクロック信号を発生すると同時に、第２出力端から出力される反転出力信号を反転入力信号とし入力して第１中心レベルを持つ反転入力データを発生する入力信号発生部を更に備えることができる。
【００３９】
又、本発明は、第１ＥＣＬ  Ｄラッチ回路と第２ＥＣＬ  Ｄラッチ回路を有するＥＣＬ  Ｄフリップフロップとし、第１ＥＣＬ  Ｄラッチ回路は、外部から第１中心レベルを持つ入力データを入力するための第１入力端と、外部から第１中心レベルを持つ反転入力データを入力するための第２入力端と、外部から第２中心レベルを持つクロック信号を入力するための第３入力端と、出力信号を出力するための第１出力端と、反転出力信号を出力するための第２出力端と、前記第１入力端及び第２入力端から入力データ及び反転データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、この入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、クロック信号の上昇エッジから次の下降エッジまで前記ラッチ部を駆動させるための駆動部と、前記入力部と前記駆動部の両方に接続された電流源と、前記第１出力端と前記第２出力端から出力信号及び反転出力信号を入力して第１中心レベルを持つ入力データ及び反転入力データ並びに第２中心レベルを持つ反転クロック信号を発生するための入力信号発生部とを具備するものとし、前記第２ＥＣＬ  Ｄラッチ回路は、前記第１ＥＣＬ  Ｄラッチ回路の入力信号発生部から出力される第１中心レベルを持つ入力データを入力するための第１入力端と、前記第１ＥＣＬ  Ｄラッチ回路の入力信号発生部から出力される第１中心レベルを持つ反転入力データを入力するための第２入力端と、前記第１ＥＣＬ  Ｄラッチ回路の入力信号発生部から出力される第２中心レベルを持つ反転クロック信号を入力するための第３入力端と、出力信号を出力するための第１出力端と、反転出力信号を出力するための第２出力端と、前記第１入力端及び第２入力端から入力データ及び反転データを入力し、クロック信号の下降エッジで前記第１出力端と第２出力端に出力信号及び反転出力信号を出力する入力部と、この入力部から前記第１出力端及び第２出力端に出力された出力信号及び反転出力信号をクロック信号の上昇エッジで入力し、クロック信号の次の下降エッジまで出力信号及び反転出力信号をラッチするためのラッチ部と、クロック信号の上昇エッジから次の下降エッジまで前記ラッチ部を駆動させるための駆動部と、前記入力部と前記駆動部の両方に接続された電流源とを具備するものとする。
【００４０】
本発明のＥＣＬ  Ｄラッチ回路は、クロック信号の中心レベルを入力データの中心レベルより例えば０．２Ｖ高く設定し、データ入力部と駆動部を並列に接続し、一つのクロック信号だけで駆動することにより、ＥＣＬ  Ｄラッチ回路の低電圧動作を可能にする。
【００４１】
図１を参照して具体的に説明すると、本発明の新規なＥＣＬ  Ｄラッチ回路は、第１中心レベルＶBB21を持つ入力データＤを入力するための第１入力端ＩＮ２１と、第１中心レベルＶBB21を持つ反転入力データＤバーを入力するための第２入力端ＩＮ２２と、第２中心レベルＶBB22を持つクロック信号ＣＫを入力するための第３入力端ＩＮ２３を具備し、クロック信号ＣＫの中心レベルＶBB22を入力データＤの中心レベルＶBB21より０．２Ｖ高く設定する。これによって、従来のＥＣＬ  Ｄラッチ回路においては図８のように２つの差動増幅部すなわち、入力部１１０と駆動部１３０を構成する２つの差動増幅部が直列に接続される構造によって低電圧限界を示したが、本発明のＥＣＬ  Ｄラッチ回路においては図１のように入力部２１０と駆動部２３０が並列に接続される構造を持つ。従って、本発明では入力部２１０と並列に接続され、クロック信号ＣＫによって駆動される一つのトランジスタＱ２５だけで入力部２１０とラッチ部２２０をコントロールしてＥＣＬ  Ｄラッチ回路の低電圧動作を可能にする。
【００４２】
【発明の実施の形態】
以下本発明によるＥＣＬ  Ｄラッチ回路及びこれを利用したＥＣＬ  Ｄフリップフロップの実施の形態を添付図面を参照して詳細に説明する。
【００４３】
図１は本発明の実施の形態によるＥＣＬ  Ｄラッチ回路を示す回路図である。この図１を参照すると、本発明のＥＣＬ  Ｄラッチ回路２００は、外部から第１中心レベルＶBB21を持つ入力データＤを入力するための第１入力端ＩＮ２１と、外部から第１中心レベルＶBB21を持つ反転入力データＤバーを入力するための第２入力端ＩＮ２２と、外部から第１中心レベルＶBB21より高い第２中心レベルＶBB22を持つクロック信号ＣＫを入力するための第３入力端ＩＮ２３と、出力信号Ｑを出力するための第１出力端ＯＵＴ２１と、反転出力信号Ｑバーを出力するための第２出力端ＯＵＴ２２を含む。
【００４４】
又、本発明のＥＣＬ  Ｄラッチ回路２００は、第１入力端ＩＮ２１及び第２入力端ＩＮ２２から入力データＤ及び反転入力データＤバーを入力し、クロック信号ＣＫの下降エッジで第１出力端ＯＵＴ２１と第２出力端ＯＵＴ２２に出力信号Ｑ及び反転出力信号Ｑバーを出力する入力部２１０と、この入力部２１０から第１出力端ＯＵＴ２１及び第２出力端ＯＵＴ２２に出力された出力信号Ｑ及び反転出力信号Ｑバーをクロック信号ＣＫの上昇エッジで入力し、クロック信号ＣＫの次の下降エッジまで出力信号Ｑ及び反転出力信号Ｑバーをラッチするためのラッチ部２２０と、クロック信号ＣＫのハイ状態の間（上昇エッジから次の下降エッジまで）ラッチ部２２０を駆動させるための駆動部２３０と、入力部２１０と駆動部２３０の両方に接続された電流源ＩＥ２１を含む。
【００４５】
入力部２１０は、ベースに第１入力端ＩＮ２１を通して外部から第１中心レベルＶBB21を持つ入力データＤが印加され、エミッタは電流源ＩＥ２１に接続され、コレクタから第２出力端ＯＵＴ２２に反転出力信号Ｑバーを出力するための第１トランジスタＱ２１と、ベースに第２入力端ＩＮ２２を通して外部から第１中心レベルＶBB21を持つ反転入力データＤバーが印加され、エミッタは電流源ＩＥ２１に接続され、コレクタから第１出力端ＯＵＴ２１に出力信号Ｑを出力するための第２トランジスタＱ２２と、一端が第１及びＱ２１のコレクタに接続され、他端に電源電圧Ｖccが印加される第１抵抗Ｒ２１で構成される。
【００４６】
ラッチ部２２０は、ベースに第１出力端ＯＵＴ２１の出力信号Ｑが印加され、コレクタに第２出力端ＯＵＴ２２の反転出力信号Ｑバーが印加され、エミッタは駆動部２３０に接続され、第２出力端ＯＵＴ２２に出力される反転出力信号Ｑバーをラッチするための第３トランジスタＱ２３と、ベースに第２出力端ＯＵＴ２２の反転出力信号Ｑバーが印加され、コレクタに第１出力端ＯＵＴ２１の出力信号Ｑが印加され、エミッタは駆動部２３０に接続され、第１出力端ＯＵＴ２１の出力信号Ｑをラッチするための第４トランジスタＱ２４と、一端が第４トランジスタＱ２４のコレクタに接続され、他端に電源電圧Ｖccが印加される第２抵抗Ｒ２２で構成される。
【００４７】
駆動部２３０は、ベースに第３入力端ＩＮ１３を通して外部から第２中心レベルＶBB22を持つクロック信号ＣＫが印加され、コレクタはラッチ部２２０の第３及び第４トランジスタＱ２３，Ｑ２４のエミッタに接続され、エミッタは電流源ＩＥ２１に接続され、クロック信号ＣＫのハイ状態の間（クロック信号の上昇エッジから次の下降エッジの時まで）ラッチ部２２０を駆動させるための第５トランジスタＱ２５で構成される。この第５トランジスタＱ２５は、以上のような接続関係により、入力部２１０の第１および第２トランジスタＱ２１，Ｑ２２に対して並列に接続される。
【００４８】
図２（Ａ）及び（Ｂ）は図１の本発明のＥＣＬ  Ｄラッチ回路に印加される二つの入力信号すなわち、入力データＤとクロック信号ＣＫの電圧レベルを各々示す図である。
【００４９】
図２（Ａ）及び（Ｂ）を参照すると、入力データＤはクロック信号ＣＫより中心レベルの電圧が０．２Ｖ小さい電圧レベルを持つ。すなわち、クロック信号ＣＫの中心レベルＶBB22の電圧は入力データＤの中心レベルＶBB21の電圧より０．２Ｖ大きい。そして、クロック信号ＣＫのローレベル電圧は入力データＤの中心レベルＶBB21の電圧と同一である。
【００５０】
図３は本発明の実施の形態による入力信号発生部２４０の詳細回路図を示す。この入力信号発生部２４０は、多段のＥＣＬ  Ｄラッチ回路が直列接続される場合に、次の段のＥＣＬ  Ｄラッチ回路の入力端に入力データＤ′，Ｄ′バーとクロック信号ＣＫ′を供給するための回路である。
【００５１】
図３を参照すると、本発明の実施の形態によるＥＣＬ  Ｄラッチ回路２００の入力信号発生部２４０は、ＥＣＬ  Ｄラッチ回路２００の第１及び第２出力端ＯＵＴ２１，ＯＵＴ２２から出力された出力信号Ｑ及び反転出力信号Ｑバーを入力信号ＤＰと反転入力信号ＤＰバーとして入力して、第１中心レベルＶBB21を持つ入力データＤ′及び反転入力データＤ′バーと第２中心レベルＶBB22を持つクロック信号ＣＫ′を次の段のＥＣＬ  Ｄラッチ回路に供給する。
【００５２】
入力信号発生部２４０は、第１出力端ＯＵＴ２１から出力される出力信号Ｑを入力信号ＤＰとして入力して、第１中心レベルＶBB21を持つ入力データＤ′及び第２中心レベルＶBB22を持つクロック信号ＣＫ′を次の段のＥＣＬ  Ｄラッチ回路に供給するための第１入力信号発生手段２４１と、第２出力端ＯＵＴ２２から出力される反転出力信号Ｑバーを反転入力信号ＤＰバーとして入力して第１中心レベルＶBB21を持つ反転入力データＤバーを発生するための第２入力信号発生手段２４２からなっている。
【００５３】
第１入力信号発生手段２４１は、第１出力端ＯＵＴ２１から出力される出力信号Ｑが入力信号ＤＰとしてベースに印加され、コレクタに電源電圧Ｖccが印加され、エミッタから第２中心レベルＶBB22を持つクロック信号ＣＫ′を発生するためのＮＰＮ形の第６トランジスタＱ２６と、一端が第６トランジスタＱ２６のエミッタに接続され、他端が電流ソースＩＥ２２に接続され、他端から第１中心レベルＶBB21を持つ入力データＤ′を次の段のＥＣＬ  Ｄラッチ回路に供給するための第３抵抗Ｒ２３で構成される。
【００５４】
又、第２入力信号発生手段２４２は、第２出力端ＯＵＴ２２から出力された反転出力信号Ｑバーが反転入力信号ＤＰバーとしてベースに印加され、電源電圧Ｖccがコレクタに印加されるＮＰＮ形の第７トランジスタＱ２７と、この第７トランジスタＱ２７のエミッタに一端が接続され、他端が電流源ＩＥ２３に接続され、かつ他端から第１中心レベルＶBB21を持つ反転入力データＤ′バーを次の段のＥＣＬ  Ｄラッチ回路に供給するための第４抵抗Ｒ２４で構成される。
【００５５】
以下図１に示された本発明の実施の形態によるＥＣＬ  Ｄラッチ回路の動作を説明すると次のようである。
【００５６】
クロック信号ＣＫがロー状態である場合には、図２に示されるように、クロック信号ＣＫの中心レベルＶBB22が入力データＤの中心レベルＶBB21より０．２Ｖ高くて、クロック信号ＣＫのロー状態の電圧が入力データＤの中心レベルＶBB21と同一になる。
【００５７】
従って、クロック信号ＣＫの下降エッジで駆動部２３０のトランジスタＱ２５がオフされる。そして、トランジスタＱ２５がオフされることによってラッチ部２２０のトランジスタＱ２３，Ｑ２４もオフされる。また、入力部２１０は、入力データＤあるいは反転入力データＤバーの状態によってトランジスタＱ２１，Ｑ２２がオン、オフされて、入力データＤ及び反転入力データＤバーが出力端ＯＵＴ２１，ＯＵＴ２２を通してそのまま出力信号Ｑ及び反転出力信号Ｑバーとして出力するようになる。
【００５８】
たとえば、入力データＤ及び反転入力データＤバーが各々ハイ状態あるいはロー状態である場合、入力部２１０のトランジスタＱ２１はオンされ、トランジスタＱ２２はオフされる。従って、ＥＣＬ  Ｄラッチ回路の出力信号Ｑ及び反転出力信号Ｑバーは各々ハイ状態及びロー状態になる。
【００５９】
つづいて、クロック信号ＣＫがハイ状態である場合には、図２に示されるようにクロック信号ＣＫがハイ状態の間、入力データＤの電圧レベルはロー電圧になることによって、入力データＤの状態に関係なく入力部２１０のトランジスタＱ２１，Ｑ２２はオフされる。その結果、ＥＣＬ  Ｄラッチ回路２００の出力信号Ｑ及び反転出力信号Ｑバーは入力端ＩＮ２１，ＩＮ２２を通して入力部２１０に印加される入力データの影響を受けないようになる。
【００６０】
また、クロック信号ＣＫの上昇エッジで駆動部２３０のトランジスタＱ２５がオンしてラッチ部２２０が動作し、出力端ＯＵＴ２１，ＯＵＴ２２の出力信号Ｑ及び反転出力信号Ｑバーをラッチ部２２０に入力するようになる。そしてＥＣＬＤラッチ回路の出力信号Ｑ及び反転出力信号Ｑバーが各々ハイ状態及びロー状態である場合には、ラッチ部２２０のトランジスタＱ２３はオンされ、トランジスタＱ２４はオフされる。その結果、ＥＣＬ  Ｄラッチ回路はクロック信号ＣＫの次の下降エッジまで、すなわちクロック信号ＣＫのハイ状態の間、出力端ＯＵＴ２１，ＯＵＴ２２の出力信号Ｑ及び反転出力信号Ｑバーをハイ状態及びロー状態にラッチするようになる。
【００６１】
上記したように、本発明のＥＣＬ  Ｄラッチ回路２００は、クロック信号ＣＫのロー状態の間、入力データＤを入力して出力信号Ｑを出力し、クロック信号ＣＫのハイ状態の間、出力信号Ｑをラッチする一連の動作を反復する。すなわち、クロック信号ＣＫがロー状態である場合には入力部２１０が動作して入力データＤの状態によって出力信号Ｑを出力するようになり、クロック信号ＣＫがハイ状態である場合にはラッチ部２２０が動作し、出力された出力信号Ｑをクロック信号ＣＫの次の下降エッジの時までラッチするようになる。
【００６２】
本発明の実施の形態によるＥＣＬ  Ｄラッチ回路の低電圧動作の限界に関して図４を参照して説明すると、次のようである。図４は本発明のＥＣＬ  Ｄラッチ回路２００が本発明のその他のＥＣＬ  Ｄラッチ回路２００′によって駆動されるという仮定下で例示した図面であり、最小条件を数値的に示してある。
【００６３】
その際、ＮＰＮトランジスタのエミッタ−ベース間の電圧ＶBEは０．８Ｖであり、コレクタ−エミッタ間の電圧ＶCEは信号スイングを考慮して０．５Ｖに設定する。そして、本発明のＥＣＬ  Ｄラッチ回路２００が前段の他のＥＣＬ  Ｄラッチ回路２００′によって駆動されるので、前段のＥＣＬ  Ｄラッチ回路２００′の入力信号発生部２４０′は第１出力端ＯＵＴ２１からの出力信号Ｑ及び第２出力端ＯＵＴ２２からの反転出力信号Ｑバーを各々入力信号ＤＰ及び反転入力信号ＤＰバーして、ＥＣＬ  Ｄラッチ回路２００の入力データＤ′及び反転入力データＤ′バーとクロック信号ＣＫ′を発生するようになる。なお、図４において、電流パスＰＡが反転入力データＤ′バーがベースに印加されるトランジスタＱ２２とは無関係に形成されるので、入力信号発生部２４０′中、反転入力データＤ′バーを発生するための第２入力信号発生手段２４２′は図示を省略した。
【００６４】
従って、本発明のＥＣＬ  Ｄラッチ回路を駆動するために要求される最小電圧ＶMIN の算出において、第１電流パスＰＡの場合には、前段のＥＣＬ  Ｄラッチ回路２００′の第２抵抗Ｒ２２′による電圧降下、前段のＥＣＬ  Ｄラッチ回路２００′の入力信号発生部２４０′の第６トランジスタＱ２６′のベース−エミッタ間の電圧ＶBE、前段のＥＣＬ  Ｄラッチ回路２００′の入力信号発生部２４０′の抵抗Ｒ２３′による電圧降下、ＥＣＬ  Ｄラッチ回路２００の第１トランジスタＱ２１のベース−エミッタ間の電圧ＶBE、電流源ＩＥ２１による電圧降下を考慮しなければならない。
【００６５】
又、第２電流パスＰＢの場合には、ＥＣＬ  Ｄラッチ回路２００の第２抵抗Ｒ２２による電圧降下、ＥＣＬ  Ｄラッチ回路２００のラッチ部２２０の第４トランジスタＱ２４のベース−エミッタ間の電圧ＶBE、ＥＣＬ  Ｄラッチ回路２００の駆動部２３０の第５トランジスタＱ２５のコレクタ−エミッタ間の電圧ＶCE、電流源ＩＥ２１による電圧降下を考慮しなければならない。
【００６６】
したがって、本発明のＥＣＬ  Ｄラッチ回路２００を駆動するために要求される最小電圧ＶMIN は下記の式で表現される。
0003765641.tif 000002
【００６７】
従って、本発明のＥＣＬ  Ｄラッチ回路において、第１電流パスＰＡが臨界電流パスになるので、本発明のＥＣＬ  Ｄラッチ回路を駆動するために要求される最小電圧ＶMIN は２．７Ｖになる。ゆえに、本発明のＥＣＬ  Ｄラッチ回路で要求される最小電圧ＶMIN は、従来のＥＣＬ  Ｄラッチ回路で要求される最小電源電圧Ｖccより０．３Ｖほど低電圧特性を改善することができる。これによって、本発明のＥＣＬ  Ｄラッチ回路は電源電圧Ｖccが３．０Ｖ以下の回路でも使用が可能になる。
【００６８】
図５は本発明のＥＣＬ  Ｄラッチ回路と従来のＥＣＬ  Ｄラッチ回路の動作特性をＳＰＩＣＥシミュレーションした結果を図示したもので、クロック信号ＣＫの周波数は１００Ｈｚ、入力データＤの周波数は２４０Ｈｚであり、従来の電流ソースＩＥ１１と本発明の電流ソースＩＥ２１を通して流れる電流は９００μＡであり、電源電圧は従来は５Ｖ、本発明では２．５Ｖを各々使用した。
【００６９】
この図５に示すように、上記で言及した条件下で本発明の出力波形（Ｉグループ）と従来の出力波形（IIグループ）が得られており、この波形から本発明のＥＣＬ  Ｄラッチ回路が従来のＥＣＬ  Ｄラッチ回路より低電圧で動作することが分る。
【００７０】
図６は図１のＥＣＬ  Ｄラッチ回路を利用した低電圧動作可能なＥＣＬ  Ｄフリップフロップの詳細回路図を示す。
この図６に示すように、本発明の低電圧動作可能なＥＣＬ  Ｄフリップフロップ３００は、第１ＥＣＬ  Ｄラッチ回路２００ａと第２ＥＣＬ  Ｄラッチ回路２００ｂの２つのＥＣＬ  Ｄラッチ回路で構成される。
【００７１】
第１ＥＣＬ  Ｄラッチ回路２００ａと第２ＥＣＬ  Ｄラッチ回路２００ｂは図１のＥＣＬ  Ｄラッチ回路２００と同一の構成を持つ。
【００７２】
すなわち、本発明の実施の形態によるＥＣＬ  Ｄフリップフロップ３００において、第１ＥＣＬ  Ｄラッチ回路２００ａの第１入力端ＩＮ２１ａと第２入力端ＩＮ２２ａには外部から第１中心レベルＶBB21を持つ入力データＤａ及び反転入力データＤａバーが各々印加され、第３入力端ＩＮ２３ａには外部から第２中心レベルＶBB22を持つクロック信号ＣＫａが印加される。
【００７３】
そして、第１ＥＣＬ  Ｄラッチ回路２００ａの第１出力端ＯＵＴ２１ａと第２出力端ＯＵＴ２２ａから各々出力される出力信号Ｑａと反転出力信号Ｑａバーが入力信号発生部２４０ａに印加され、入力信号発生部２４０ａの第１入力信号発生手段２４１ａは第１出力端ＯＵＴ２１ａから出力される出力信号Ｑａを入力信号ＤＰとして入力して、第１中心レベルＶBB21を持つ入力データＤｂを発生して第２ＥＣＬ  Ｄラッチ回路２００ｂの第１入力端ＩＮ２１ｂに出力する。
【００７４】
又、入力信号発生部２４０ａの第２入力信号発生手段２４２ａは第２出力端ＯＵＴ２２ａから出力される反転出力信号Ｑａバーを反転入力信号ＤＰバーとして入力して第１中心レベルＶBB21を持つ反転入力データＤｂバーを第２ＥＣＬ  Ｄラッチ回路２００ｂの第２入力端ＩＮ２２ｂに出力すると同時に、第２中心レベルＶBB22を持つ反転クロック信号ＣＫｂバーを第２ＥＣＬ  Ｄラッチ回路２００ｂの第３入力端ＩＮ２３ｂに出力する。
【００７５】
そして、第２ＥＣＬ  Ｄラッチ回路２００ｂは第１ＥＣＬ  Ｄラッチ回路２００ａの入力信号発生部２４０ａから出力された第１中心レベルＶBB21を持つ入力データＤｂ及び反転入力データＤｂバーを第１入力端ＩＮ２１ｂと第２入力端ＩＮ２２ｂに入力し、第３入力端ＩＮ２３ｂには第２中心レベルＶBB22を持つ反転クロック信号ＣＫｂバーを入力する。そして、第２ＥＣＬ  Ｄラッチ回路２００ｂは、第１出力端ＯＵＴ２１ｂ及び第２出力端ＯＵＴ２２ｂから出力信号Ｑｂと反転出力信号ＱｂバーをＥＣＬ  Ｄフリップフロップ３００の出力信号及び反転出力信号として出力する。
【００７６】
このような構成を持つ本発明のＥＣＬ  Ｄフリップフロップ３００は、第３入力端ＩＮ２３ａを通して印加されるクロック信号ＣＫａの下降エッジで第１ＥＣＬ  Ｄラッチ回路２００ａの入力部２１０ａが第１入力端ＩＮ２１ａ及び第２入力端ＩＮ２２ｂを通して外部から印加される入力データＤａと反転入力データＤａバーを入力して、第１出力端ＯＵＴ２１ａ及び第２出力端ＯＵＴ２２ａに出力信号Ｑａ及び反転出力信号Ｑａバーを出力する。
【００７７】
次に、クロックＣＫａの上昇エッジでラッチ部２２０ａによって第１ＥＣＬ  Ｄラッチ回路２００ａから出力される出力信号Ｑａ及び反転出力信号Ｑａバーがラッチされると同時に、第２ＥＣＬ  Ｄラッチ回路２００ｂの入力部２１０ｂは第１ＥＣＬ  Ｄラッチ回路２００ａから出力される出力信号Ｑａ及び反転出力信号Ｑａバーを入力して、第１出力端ＯＵＴ２１ｂ及び第２出力端ＯＵＴ２２ｂから出力信号Ｑｂ及び反転出力信号ＱｂバーをＥＣＬ  Ｄフリップフロップ３００の出力信号及び反転出力信号として出力する。
【００７８】
なお、このようなＥＣＬ  Ｄフリップフロップ３００において、第１ＥＣＬ  Ｄラッチ回路２００ａの入力部２１０ａ、ラッチ部２２０ａ、駆動部２３０ａ、入力信号発生部２４０ａ及び第２ＥＣＬ  Ｄラッチ回路２００ｂの入力部２１０ｂ、ラッチ部２２０ｂ、駆動部２３０ｂの詳細構成は図１及び図３と同一であるから詳細な説明は省略する。ただし、図６の入力信号発生部２４０ａにおいては、図３の第１入力信号発生手段２４１の詳細構成を図６の第２入力信号発生手段２４２ａが、また図３の第２入力信号発生手段２４２の詳細構成を図６の第１入力信号発生手段２４１ａが有している。また、図６においては、各部の符号として、図１または図３の符号にａまたはｂを付加して符号を付してある。ａは各部が第１ＥＣＬ  Ｄラッチ回路２００ａの各部であることを、ｂは各部が第２ＥＣＬ  Ｄラッチ回路２００ｂの各部であることを意味する。
【００７９】
【発明の効果】
以上詳細に説明したように本発明によれば、入力データとクロック信号の中心レベルを調整して、高速で低電圧で動作可能なＥＣＬ  Ｄラッチ回路及びＥＣＬ
Ｄフリップフロップを得ることができる。
【図面の簡単な説明】
【図１】本発明によるＥＣＬ  Ｄラッチ回路の実施の形態を示す回路図。
【図２】図１の回路に使用される入力データとクロック信号の電圧レベルを示す波形図。
【図３】図１の回路に付加される入力信号発生部を示す回路図。
【図４】図１の回路の低電圧限界を説明するための回路図。
【図５】従来と本発明のＥＣＬ  Ｄラッチ回路の電気的特性のシミュレーション結果を示す図。
【図６】本発明によるＥＣＬ  Ｄフリップフロップの実施の形態を示す回路図。
【図７】一般的なＥＣＬ  Ｄラッチ回路のシンボルを示す図。
【図８】従来のＥＣＬ  Ｄラッチ回路を示す回路図。
【図９】従来のＥＣＬ  Ｄラッチ回路で使用される入力データとクロック信号の電圧レベルを示す波形図。
【図１０】従来のＥＣＬ  Ｄラッチ回路に付加される入力信号発生部を示す回路図。
【図１１】従来のＥＣＬ  Ｄラッチ回路の低電圧限界を説明するための回路図。
【符号の説明】
２００    ＥＣＬ  Ｄラッチ回路
２１０    入力部
２２０    ラッチ部
２３０    駆動部
２４０    入力信号発生部
ＩＮ２１〜ＩＮ２３    第１ないし第３入力端
ＯＵＴ２１，ＯＵＴ２２    第１、第２出力端
Ｑ２１〜Ｑ２７    第１ないし第７トランジスタ
Ｒ２１〜Ｒ２４    第１ないし第４抵抗
ＩＥ２１〜ＩＥ２３    電流源
３００    ＥＣＬ  Ｄフリップフロップ
２００ａ    第１ＥＣＬ  Ｄラッチ回路
２００ｂ    第２ＥＣＬ  Ｄラッチ回路
【図１】
0003765641.tif 000003
【図２】
0003765641.tif 000004
【図３】
0003765641.tif 000005
【図４】
0003765641.tif 000006
【図５】
0003765641.tif 000007
【図６】
0003765641.tif 000008
【図７】
0003765641.tif 000009
【図８】
0003765641.tif 000010
【図９】
0003765641.tif 000011
【図１０】
0003765641.tif 000012
【図１１】
0003765641.tif 000013