(57)【特許請求の範囲】
【請求項１】
行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されたことを特徴とするトランジスタアレイ。
【請求項２】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路において、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタと、を用いて形成されたマクロセルから構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されたことを特徴とする半導体集積回路。
【請求項３】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのマクロセルにおいて、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタと、を用いて形成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されることを特徴とするマクロセル。
【請求項４】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのマクロセルを形成するための基本セルにおいて、
低しきい値の第ＭのＭＯＳトランジスタと該第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタと、から構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＭＯＳトランジスタを用いて形成されることを特徴とする基本セル。
【請求項５】
行方向にゲート電極の位置を揃えて順に配置された、１または複数の第ＮのＭＯＳトランジスタ、１または複数の第ＭのＭＯＳトランジスタおよび１または複数の第ＮのＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置して構成されたことを特徴とする請求項４記載の基本セル。
【請求項６】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのトランジスタアレイにおいて、
行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＰＭＯＳトランジスタおよび上記第ＮのＮＭＯＳトランジスタを用いて形成されることを特徴とするトランジスタアレイ。
【請求項７】
ＣＭＯＳ論理回路に電流を供給する経路に電源制御回路が設けられた半導体集積回路を形成するためのトランジスタアレイにおいて、
行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の第Ｎの低しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＮＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、
上記ＣＭＯＳ論理回路が上記第ＭのＭＯＳトランジスタを用いて形成され、上記電源制御回路が上記第ＮのＰＭＯＳトランジスタおよびまたは上記第ＮのＮＭＯＳトランジスタを用いて形成されることを特徴とするトランジスタアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、低電圧で高速動作が可能な半導体集積回路、この半導体集積回路を形成するためのマスタスライス方式のマクロセル、このマクロセルを形成するための基本セルおよびこの基本セルをマトリクス状に配置した構成のトランジスタアレイに関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路を低電圧で高速動作させることが進められている。低電圧で高速動作が可能な半導体集積回路として、ＭＴ−ＣＭＯＳ（Ｍｕｌｔｉ-Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ）回路がある。
【０００３】
ＭＴ−ＣＭＯＳ回路は、非動作時のリーク電流は大きいが高速動作が可能な低しきい値のＭＯＳトランジスタと動作速度は遅いが非動作時のリーク電流の小さい高しきい値のＭＯＳトランジスタとを用いて形成される回路である。
【０００４】
例えば、ＭＴ−ＣＭＯＳ回路として、ＣＭＯＳ論理回路を低しきい値のＭＯＳトランジスタを用いて形成し、ＣＭＯＳ論理回路に電流を供給する経路に高しきい値のＭＯＳトランジスタを用いて形成した電源制御回路を設けたものがある。
【０００５】
より具体的には、ＭＴ−ＣＭＯＳ回路として、高電位電源線と低電位電源線との間に、低しきい値のＰＭＯＳトランジスタと低しきい値のＮＭＯＳトランジスタとを用いて形成したＣＭＯＳ論理回路を接続し、高電位電源線と高電位電源との間に高しきい値のＰＭＯＳトランジスタを用いて形成した高電位側の電源制御回路を接続し、低電位電源線と低電位電源との間に高しきい値のＮＭＯＳトランジスタを用いて形成した低電位側の電源制御回路を接続して構成したものがある。
【０００６】
このようなＭＴ−ＣＭＯＳ回路では、ＣＭＯＳ論理回路を低しきい値のＭＯＳトランジスタを用いて形成しているので、低電圧で高速動作が実現できる。また、ＣＭＯＳ論理回路に電流を供給する経路に高しきい値のＭＯＳトランジスタを用いて形成した電源制御回路を設けているので、非動作時に、ＣＭＯＳ論理回路からのリーク電流を小さくすることができる。
【０００７】
図７は、例えばＣＭＯＳ論理回路が２入力ＮＡＮＤ回路とインバータ回路とから成り、高電位側の電源制御回路が高しきい値のＰＭＯＳトランジスタ１個から成り、低電位側の電源制御回路が高しきい値のＮＭＯＳトランジスタ１個から成るＭＴ−ＣＭＯＳ回路の回路図である。図７において、１０１は高電位電源線、１０２は低電位電源線、１０３は高電位電源線１０１と低電位電源線１０２との間に接続された２入力ＮＡＮＤ回路、１０４は高電位電源線１０１と低電位電源線１０２との間に接続されたインバータ回路、１０５は高電位電源（ＶＤＤ）、１０６は低電位電源（ＧＮＤ）、１０７は高電位電源線１０１と高電位電源１０５との間に接続された高しきい値（例えば、しきい値の絶対値が０．７Ｖ程度；以下、同様）の電源制御用ＰＭＯＳトランジスタ、１０８は低電位電源線１０２と低電位電源１０６との間に接続された高しきい値の電源制御用ＮＭＯＳトランジスタである。電源制御用ＰＭＯＳトランジスタ１０７のゲートには電源制御用のＡｃｔｉｖｅ信号が入力し、電源制御用ＮＭＯＳトランジスタ１０８のゲートにはその相補信号（以下、Ａｃｔｉｖｅバー信号という）が入力する。
【０００８】
２入力ＮＡＮＤ回路１０３において、１０９，１１０は低しきい値（例えば、しきい値の絶対値が０．２Ｖ程度；以下、同様）の第１，第２のＰＭＯＳトランジスタ、１１１，１１２は低しきい値の第１，第２のＮＭＯＳトランジスタである。
【０００９】
インバータ回路１０４において、１１３は低しきい値の第３のＰＭＯＳトランジスタ、１１４は低しきい値の第３のＮＭＯＳトランジスタである。
【００１０】
図８はＭＴ−ＣＭＯＳ回路から成る従来の半導体集積回路の構成図である。図８において、１２１は半導体基板、１２２はＭＴ−ＣＭＯＳ回路が形成されている内部領域、１２３は入出力バッファ用セルが形成されている周辺領域、１２４は内部領域１２２のうち、低しきい値のＭＯＳトランジスタが形成されている低しきい値ＭＯＳトランジスタ領域、１２５は内部領域１２２のうち、高しきい値のＭＯＳトランジスタが形成されている高しきい値ＭＯＳトランジスタ領域、１２６は低しきい値ＭＯＳトランジスタ領域１２４において、低しきい値のＭＯＳトランジスタを用いて形成されたマクロセル、１２７は高しきい値ＭＯＳトランジスタ領域１２５において、高しきい値のＭＯＳトランジスタを用いて形成された高しきい値ＭＯＳトランジスタ回路、１２８はマクロセル１２６間を接続するセル間配線、１２９はマクロセル１２６と高しきい値ＭＯＳトランジスタ回路１２７とを接続する領域間配線である。
【００１１】
この場合、マクロセル１２６間をセル間配線１２８で接続することによりＣＭＯＳ論理回路が形成され、高しきい値ＭＯＳトランジスタ回路１２７を用いて高電位側および低電位側の電源制御回路が形成され、マクロセル１２６と高しきい値ＭＯＳトランジスタ回路１２７とを領域間配線１２９で接続してＭＴ−ＣＭＯＳ回路が形成されている。ただし、１個のマクロセルを用いてＣＭＯＳ論理回路が形成される場合もある。
【００１２】
図９は特開平８−１８０２１号公報に示された、ＭＴ−ＣＭＯＳ回路から成る従来の半導体集積回路の構成図である。図９において、１３１は半導体基板、１３２はＭＴ−ＣＭＯＳ回路が形成されている内部領域、１３３は入出力バッファ用セル１３３ａが形成されている周辺領域、１３４は内部領域１３２のうち、低しきい値のＭＯＳトランジスタを用いて形成された基本セル１３４ａがマトリクス状に配置されている低しきい値ＭＯＳトランジスタ領域、１３５は内部領域１３２のうち、高しきい値のＭＯＳトランジスタを用いて形成された基本セル１３５ａが一列又はマトリクス状に配置されている高しきい値ＭＯＳトランジスタ領域である。
【００１３】
この場合も、上記の場合と同様に、低しきい値ＭＯＳトランジスタ領域１３４において低しきい値のＭＯＳトランジスタを用いて形成されたマクロセル間をセル間配線で接続することによりＣＭＯＳ論理回路が形成され、高しきい値ＭＯＳトランジスタ領域１３５において高しきい値のＭＯＳトランジスタを用いて形成された高しきい値ＭＯＳトランジスタ回路を用いて高電位側および低電位側の電源制御回路が形成され、マクロセルと高しきい値ＭＯＳトランジスタ回路とを領域間配線で接続してＭＴ−ＣＭＯＳ回路が形成されている。ただし、１個のマクロセルを用いてＣＭＯＳ論理回路が形成される場合もある。
【００１４】
以下、ＭＴ−ＣＭＯＳ回路から成る従来の半導体集積回路として、ＣＭＯＳ論理回路が１個のマクロセルを用いて形成され、高電位側および低電位側の電源制御回路が高しきい値ＭＯＳトランジスタ回路を用いて形成され、ＣＭＯＳ論理回路が２入力ＮＡＮＤ回路から成り、高電位側の電源制御回路が高しきい値のＰＭＯＳトランジスタから成り、低電位側の電源制御回路が高しきい値のＮＭＯＳトランジスタから成る回路（図７中の四角形で囲んだＸ部分に相当する回路）を形成した場合について説明する。
【００１５】
図１０は従来のマクロセルの構成図である。図１０において、１４１，１４２は低しきい値の第１，第２のＰＭＯＳトランジスタ、１４３，１４４は低しきい値の第１，第２のＮＭＯＳトランジスタ、１４５，１４６は第１，第２のＰＭＯＳトランジスタ１４１，１４２のゲート電極、１４７，１４８は第１，第２のＮＭＯＳトランジスタ１４３，１４４のゲート電極、１４９は第１，第２のＰＭＯＳトランジスタ１４１，１４２のソース又はドレインとして機能する拡散領域、１５０は第１，第２のＮＭＯＳトランジスタ１４３，１４４のソース又はドレインとして機能する拡散領域、１５１は高電位電源線、１５２は低電位電源線、１５３〜１５８は第１〜第６の導電性配線、１５９はビアホールである。第１の導電性配線１５３には２入力ＮＡＮＤ回路への一方の入力信号が入力し、第２の導電性配線１５４には２入力ＮＡＮＤ回路への他方の入力信号が入力し、第３の導電性配線１５５には２入力ＮＡＮＤ回路からの出力信号が出力する。図１０中のＡ，Ｂ，Ｙは図７中のＡ，Ｂ，Ｙと対応している。なお、図１０には、図を簡略化するため、第１〜第６の導電性配線１５３〜１５８の上層に形成される配線は図示していない。
【００１６】
図１１は従来の高しきい値ＭＯＳトランジスタ回路の構成図である。図１１において、１６１は高しきい値の電源制御用ＰＭＯＳトランジスタ、１６２は高しきい値の不使用ＰＭＯＳトランジスタ、１６３は高しきい値の電源制御用ＮＭＯＳトランジスタ、１６４は高しきい値の不使用ＮＭＯＳトランジスタ、１６５は電源制御用ＰＭＯＳトランジスタ１６１のゲート電極、１６６は不使用ＰＭＯＳトランジスタ１６２のゲート電極、１６７は電源制御用ＮＭＯＳトランジスタ１６３のゲート電極、１６８は不使用ＰＭＯＳトランジスタ１６４のゲート電極、１６９は電源制御用ＰＭＯＳトランジスタ１６１のソース又はドレインとして機能する拡散領域、１７０は電源制御用ＮＭＯＳトランジスタ１６３のソース又はドレインとして機能する拡散領域、１７１は高電位電源と接続している電源線、１７２は低電位電源と接続している電源線、１７３〜１７８は第７〜第１２の導電性配線、１７９はビアホールである。第７の導電性配線１７３には電源制御用ＰＭＯＳトランジスタ１６１のゲート電極１６５への電源制御用のＡｃｔｉｖｅ信号が入力し、第８の導電性配線１７４には電源制御用ＮＭＯＳトランジスタ１６３のゲート電極１６７へのＡｃｔｉｖｅバー信号が入力する。第９の導電性配線１７５は図１０中の高電位電源線１５１と接続し、第１０の導電性配線１７６は図１０中の低電位電源線１５２と接続する。第９，第１０の導電性配線１７５，１７６は図８中の領域間配線１２９に相当する。なお、図１１には、図を簡略するため、第７〜第１２の導電性配線１７３〜１７８の上層に形成される配線は図示していない。
【００１７】
次に図７を参照してＭＴ−ＣＭＯＳ回路の動作について説明する。
ＭＴ−ＣＭＯＳ回路は、通常動作時と非動作時との２つの動作モードがある。
【００１８】
通常動作時には、Ａｃｔｉｖｅ信号を“Ｈ”、Ａｃｔｉｖｅバー信号を“Ｌ”とする。これによって、電源制御用ＰＭＯＳトランジスタ１０７および電源制御用ＮＭＯＳトランジスタ１０８が導通し、高電位電源線１０１が高電位電源１０５と等電位にバイアスされ、低電位電源線１０２が低電位電源１０６と等電位にバイアスされ、２入力ＮＡＮＤ回路１０３およびインバータ回路１０４に電源が供給される。このとき、２入力ＮＡＮＤ回路１０３およびインバータ回路１０４は通常のＣＭＯＳ回路と同じ動作をする。
【００１９】
非動作時には、Ａｃｔｉｖｅ信号を“Ｌ”、Ａｃｔｉｖｅバー信号を“Ｈ”とする。これによって、電源制御用ＰＭＯＳトランジスタ１０７および電源制御用ＮＭＯＳトランジスタ１０８が非導通となり、高電位電源線１０１および低電位電源線１０２がフローティング状態となり、２入力ＮＡＮＤ回路１０３およびインバータ回路１０４への電源の供給が停止される。このとき、２入力ＮＡＮＤ回路１０３およびインバータ回路１０４からのリーク電流がカットされる。
【００２０】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、低しきい値のＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、高しきい値のＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が長くなる。すなわち、ＣＭＯＳ論理回路と電源制御回路とを接続する配線の抵抗が大きくなる。従って、電源制御回路を介してＣＭＯＳ論理回路に供給する電源の電位が低くなり、半導体集積回路が誤動作を起こすという課題があった。
【００２１】
この発明は上記のような課題を解決するためになされたもので、配線長に起因する誤動作が起こらず、かつ低電圧で高速動作が可能な半導体集積回路を得ることを目的とする。
【００２２】
また、この発明はこの半導体集積回路を形成するためのマスタスライス方式のマクロセルを得ることを目的とする。
【００２３】
さらに、この発明はこのマクロセルを形成するための基本セルを得ることを目的とする。
【００２４】
さらに、この発明はこの基本セルをマトリクス状に配置した構成のトランジスタアレイを得ることを目的とする。
【００３０】
【課題を解決するための手段】
この発明に係るトランジスタアレイは、行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されたものである。
【００３４】
この発明に係る半導体集積回路は、低しきい値の第ＭのＭＯＳトランジスタとこの第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成されたマクロセルから構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されたものである。
【００３５】
この発明に係るマクロセルは、低しきい値の第ＭのＭＯＳトランジスタとこの第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されるものである。
【００３６】
この発明に係る基本セルは、低しきい値の第ＭのＭＯＳトランジスタとこの第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとから構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されるものである。
【００３７】
この発明に係る基本セルは、行方向にゲート電極の位置を揃えて順に配置された、１または複数の第ＮのＭＯＳトランジスタ、１または複数の第ＭのＭＯＳトランジスタおよび１または複数の第ＮのＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置して構成されたものである。
【００３８】
この発明に係るトランジスタアレイは、行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＰＭＯＳトランジスタおよび第ＮのＮＭＯＳトランジスタを用いて形成されるものである。
【００３９】
この発明に係るトランジスタアレイは、行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の第Ｎの低しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＮＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＰＭＯＳトランジスタおよびまたは第ＮのＮＭＯＳトランジスタを用いて形成されるものである。
【００４０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
この発明の実施の形態１では、ＣＭＯＳ論理回路が非動作時のリーク電流は大きいが高速動作が可能な低しきい値のＭＯＳトランジスタを用いて形成され、ＣＭＯＳ論理回路に電流を供給する経路に動作速度は遅いが非動作時のリーク電流の小さい高しきい値のＭＯＳトランジスタを用いて形成された電源制御回路が設けられている半導体集積回路について説明する。
【００４１】
図１はこの発明の実施の形態１による半導体集積回路の構成図である。図１において、１は半導体基板、２は半導体集積回路が形成されている内部領域、３は入出力バッファ用セルが形成されている周辺領域、４は内部領域２において、低しきい値のＭＯＳトランジスタと高しきい値のＭＯＳトランジスタとを用いて形成されたマクロセル、５はマクロセル４間を接続するセル間配線である。内部領域２には高しきい値のＭＯＳトランジスタと低しきい値のＭＯＳトランジスタとが形成されている。
【００４２】
この場合、マクロセル４間をセル間配線５で接続することにより、低しきい値のＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、高しきい値のＭＯＳトランジスタを用いて形成された高電位側および低電位側の電源制御回路と、ＣＭＯＳ論理回路と電源制御回路とを用いて形成された半導体集積回路とが形成されている。ただし、１個のマクロセルでＣＭＯＳ論理回路並びに高電位側および低電位側の電源制御回路とが形成される場合もある。すなわち、１個のマクロセルで半導体集積回路が形成される場合もある。
【００４３】
以上のように、この実施の形態１によれば、半導体集積回路が、低しきい値のＭＯＳトランジスタと高しきい値のＭＯＳトランジスタとを用いて形成されたマクロセルから構成されているので、低しきい値のＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、高しきい値のＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短くなり、半導体集積回路が誤動作を起こす恐れが小さくなる効果が得られる。
【００４４】
実施の形態２．
この発明の実施の形態２および後述するこの発明の実施の形態３では、実施の形態１の半導体集積回路として、ＣＭＯＳ論理回路並びに高電位側および低電位側の電源制御回路が１個のマクロセルを用いて形成され、ＣＭＯＳ論理回路が２入力ＮＡＮＤ回路から成り、高電位側の電流制御回路が高しきい値のＰＭＯＳトランジスタ１個から成り、低電位側の電流制御回路が高しきい値のＮＭＯＳトランジスタ１個から成る回路（図７中の四角形で囲んだＸ部分に相当する回路）を形成した場合におけるマクロセルについて説明する。
【００４５】
図２はこの発明の実施の形態２によるマクロセルの構成図である。図２において、１１，１２は低しきい値の第１，第２のＰＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、１３，１４は低しきい値の第１，第２のＮＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、１５，１６は第１，第２のＰＭＯＳトランジスタ１１，１２のゲート電極、１７，１８は第１，第２のＮＭＯＳトランジスタ１３，１４のゲート電極、１９は第１，第２のＰＭＯＳトランジスタ１１，１２のソース又はドレインとして機能する拡散領域、２０は第１，第２のＮＭＯＳトランジスタ１３，１４のソース又はドレインとして機能する拡散領域である。
【００４６】
また、２１は高しきい値の電源制御用ＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２２は高しきい値の不使用ＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２３は高しきい値の電源制御用ＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２４は高しきい値の不使用ＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２５は電源制御用ＰＭＯＳトランジスタ２１のゲート電極、２６は不使用ＰＭＯＳトランジスタ２２のゲート電極、２７は電源制御用ＮＭＯＳトランジスタ２３のゲート電極、２８は不使用ＮＭＯＳトランジスタ２４のゲート電極、２９は電源制御用ＰＭＯＳトランジスタ２１のソース又はドレインとして機能する拡散領域、３０は電源制御用ＮＭＯＳトランジスタ２３のソース又はドレインとして機能する拡散領域、３１は高電位電源と接続している電源線、３２は低電位電源と接続している電源線である。
【００４７】
また、３３〜４２は第１〜第１０の導電性配線、４３はビアホールである。第１の導電性配線３３は第１のＰＭＯＳトランジスタ１１のゲート電極１５と第１のＮＭＯＳトランジスタ１３のゲート電極１７とを接続する。第２の導電性配線３４は第２のＰＭＯＳトランジスタ１２のゲート電極１６と第２のＮＭＯＳトランジスタ１４のゲート電極１８とを接続する。第３の導電性配線３５は第１，第２のＰＭＯＳトランジスタ１１，１２のソース又はドレインとして機能する拡散領域１９と第１，第２のＮＭＯＳトランジスタ１３，１４のソース又はドレインとして機能する拡散領域２０とを接続する。第４の導電性配線３６は電源制御用ＰＭＯＳトランジスタ２１のゲート電極２５に接続する。第５の導電性配線３７は電源制御用ＮＭＯＳトランジスタ２３のゲート電極２７に接続する。第６，第７の導電性配線３８，３９は第１，第２のＰＭＯＳトランジスタ１１，１２のソース又はドレインとして機能する拡散領域１９と電源制御用ＰＭＯＳトランジスタ２１のソース又はドレインとして機能する拡散領域２９とを接続する。
【００４８】
第８の導電性配線４０は第１，第２のＮＭＯＳトランジスタ１３，１４のソース又はドレインとして機能する拡散領域２０と電源制御用ＮＭＯＳトランジスタ２３のソース又はドレインとして機能する拡散領域３０とを接続する。第９の導電性配線４１は電源制御用ＰＭＯＳトランジスタ２１のソース又はドレインとして機能する拡散領域２９と高電位電源と接続している電源線３１とを接続する。第１０の導電性配線４２は電源制御用ＮＭＯＳトランジスタ２３のソース又はドレインとして機能する拡散領域３０と低電位電源と接続している電源線３２とを接続する。第１の導電性配線３３には２入力ＮＡＮＤ回路への一方の入力信号が入力し、第２の導電性配線３４には２入力ＮＡＮＤ回路への他方の入力信号が入力し、第３の導電性配線３５には２入力ＮＡＮＤ回路からの出力信号が出力し、第４の導電性配線３６には電源制御用ＰＭＯＳトランジスタ２１のゲート電極２５への電源制御用のＡｃｔｉｖｅ信号が入力し、第５の導電性配線３７には電源制御用ＮＭＯＳトランジスタ２３のゲート電極２７へのＡｃｔｉｖｅバー信号が入力する。図２中のＡ，Ｂ，Ｙは図７中のＡ，Ｂ，Ｙと対応している。なお、図２には、図を簡略化するため、第１〜第１０の導電性配線３３〜４２の上層に形成される配線は図示していない。
【００４９】
この発明の実施の形態２のマクロセルでは、行方向（図２中のＹ方向）にゲート電極の位置を揃えて配置された低しきい値のＰＭＯＳトランジスタおよび低しきい値のＮＭＯＳトランジスタから成るトランジスタペアが列方向（図２中のＸ方向）に２つ配置されている。すなわち、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１３から成るトランジスタペアと第２のＰＭＯＳトランジスタ１２および第２のＮＭＯＳトランジスタ１４から成るトランジスタペアとが列方向に配置されている。この２つのトランジスタペアを用いて、２入力ＮＡＮＤ回路から成るＣＭＯＳ論理回路が形成されている。
【００５０】
また、第１，第２のＰＭＯＳトランジスタ１１，１２に隣接して、第１，第２のＰＭＯＳトランジスタ１１，１２のゲート電極１５，１６とゲート電極の位置を揃えて、高しきい値のＰＭＯＳトランジスタが列方向に２つ配置されている。すなわち、電源制御用ＰＭＯＳトランジスタ２１と不使用ＰＭＯＳトランジスタ２２とが列方向に配置されている。電源制御用ＰＭＯＳトランジスタ２１を用いて、高しきい値のＰＭＯＳトランジスタ１個から成る高電位側の電流制御回路が形成されている。
【００５１】
また、第１，第２のＮＭＯＳトランジスタ１３，１４に隣接して、第１，第２のＮＭＯＳトランジスタ１３，１４のゲート電極１７，１８とゲート電極の位置を揃えて、高しきい値のＮＭＯＳトランジスタが列方向に２つ配置されている。すなわち、電源制御用ＮＭＯＳトランジスタ２３と不使用ＮＭＯＳトランジスタ２４とが列方向に配置されている。電源制御用ＮＭＯＳトランジスタ２３を用いて、高しきい値のＰＭＯＳトランジスタ１個から成る高電位側の電流制御回路が形成されている。
【００５２】
以上のように、この実施の形態２によれば、マクロセルが、低しきい値のＭＯＳトランジスタと高しきい値のＭＯＳトランジスタとを用いて形成されているので、低しきい値のＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、高しきい値のＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果が得られる。
【００５３】
実施の形態３．
図３はこの発明の実施の形態３によるマクロセルの構成図である。図３において、５１は高電位電源線、５２は低電位電源線、５３〜５８は第１１〜第１６の導電性配線である。第１１，第１２の導電性配線５３，５４は第１，第２のＰＭＯＳトランジスタ１１，１２のソース又はドレインとして機能する拡散領域１９と高電位電源線５１とを接続する。第１３の導電性配線５５は第１，第２のＮＭＯＳトランジスタ１３，１４のソース又はドレインとして機能する拡散領域２０と低電位電源線５２とを接続する。第１４，第１５の導電性配線５６，５７は電源制御用ＰＭＯＳトランジスタ２１のソース又はドレインとして機能する拡散領域２９と高電位電源線５１とを接続する。第１６の導電性配線５８は電源制御用ＮＭＯＳトランジスタ２３のソース又はドレインとして機能する拡散領域３０と低電位電源線５２とを接続する。その構成要素は、図２で同一符号を付して示したものと同一あるいは同等であるため、その詳細な説明は省略する。
【００５４】
以上のように、この実施の形態３によれば、マクロセルが、低しきい値のＭＯＳトランジスタと高しきい値のＭＯＳトランジスタとを用いて形成されているので、実施の形態２と同様の効果が得られる。また、高電位電源線および低電位電源線をそれぞれ他のマクロセルの高電位電源線および低電位電源線に接続することにより、第１，第２のＰＭＯＳトランジスタ１１，１２のソース又はドレインとして機能する拡散領域１９と電源制御用ＰＭＯＳトランジスタ２１のソース又はドレインとして機能する拡散領域２９とを接続する部分の配線、および第１，第２のＮＭＯＳトランジスタ１３，１４のソース又はドレインとして機能する拡散領域２０と電源制御用ＮＭＯＳトランジスタ２３のソース又はドレインとして機能する拡散領域３０とを接続する部分の配線のインピーダンスが実施の形態１の場合より小さくなる効果が得られる。
【００５５】
実施の形態４．
この発明の実施の形態４では、実施の形態２および実施の形態３のマクロセルを形成するための基本セルについて説明する。
【００５６】
図４はこの発明の実施の形態４による基本セルの構成図である。図４において、６１，６２は低しきい値の第１，第２のＰＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、６３，６４は低しきい値の第１，第２のＮＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、６５，６６は第１，第２のＰＭＯＳトランジスタ６１，６２のゲート電極、６７，６８は第１，第２のＮＭＯＳトランジスタ６３，６４のゲート電極、６９は第１，第２のＰＭＯＳトランジスタ６１，６２のソース又はドレインとして機能する拡散領域、７０は第１，第２のＮＭＯＳトランジスタ６３，６４のソース又はドレインとして機能する拡散領域である。
【００５７】
また、７１，７２は高しきい値の第３，第４のＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７３，７４は高しきい値の第３，第４のＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７５，７６は第３，第４のＰＭＯＳトランジスタ７１，７２のゲート電極、７７，７８は第３，第４のＮＭＯＳトランジスタ７３，７４のゲート電極、７９は第３，第４のＰＭＯＳトランジスタ７１，７２のソース又はドレインとして機能する拡散領域、８０は第３，第４のＮＭＯＳトランジスタ７３，７４のソース又はドレインとして機能する拡散領域である。
【００５８】
この発明の実施の形態４の基本セルでは、行方向（図４中のＹ方向）にゲート電極の位置を揃えて配置された低しきい値のＰＭＯＳトランジスタおよび低しきい値のＮＭＯＳトランジスタから成るトランジスタペアが列方向（図４中のＸ方向）に２つ配置されている。すなわち、第１のＰＭＯＳトランジスタ６１および第１のＮＭＯＳトランジスタ６３から成るトランジスタペアと第２のＰＭＯＳトランジスタ６２および第２のＮＭＯＳトランジスタ６４から成るトランジスタペアとが列方向に配置されている。
【００５９】
また、第１，第２のＰＭＯＳトランジスタ６１，６２に隣接して、第１，第２のＰＭＯＳトランジスタ６１，６２のゲート電極６５，６６とゲート電極の位置を揃えて、高しきい値のＰＭＯＳトランジスタが列方向に２つ配置されている。すなわち、第３のＰＭＯＳトランジスタ７１と第４のＰＭＯＳトランジスタ７２とが列方向に配置されている。
【００６０】
また、第１，第２のＮＭＯＳトランジスタ６３，６４に隣接して、第１，第２のＮＭＯＳトランジスタ６３，６４のゲート電極６７，６８とゲート電極の位置を揃えて、高しきい値のＮＭＯＳトランジスタが列方向に２つ配置されている。すなわち、第３のＮＭＯＳトランジスタ７３と第４のＮＭＯＳトランジスタ７４とが列方向に配置されている。
【００６１】
要するに、この発明の実施の形態４の基本セルでは、行方向にゲート電極の位置を揃えて順に配置された高しきい値のＰＭＯＳトランジスタ、低しきい値のＰＭＯＳトランジスタ、低しきい値のＮＭＯＳトランジスタおよび高しきい値のＮＭＯＳトランジスタから成るトランジスタ群が列方向に２つ配置されている。すなわち、第３のＰＭＯＳトランジスタ７１、第１のＰＭＯＳトランジスタ６１、第１のＮＭＯＳトランジスタ６３および第３のＮＭＯＳトランジスタ７３から成るトランジスタ群と第４のＰＭＯＳトランジスタ７２、第２のＰＭＯＳトランジスタ６２、第２のＮＭＯＳトランジスタ６４および第４のＮＭＯＳトランジスタ７４から成るトランジスタ群とが列方向に配置されている。
【００６２】
以上のように、この実施の形態４によれば、基本セルが、低しきい値のＭＯＳトランジスタと高しきい値のＭＯＳトランジスタとから構成されているので、低しきい値のＭＯＳトランジスタで形成されたＣＭＯＳ論理回路と、高しきい値のＭＯＳトランジスタで形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果が得られる。また、この実施の形態４によれば、基本セルが、行方向にゲート電極の位置を揃えて順に配置された１つの高しきい値のＭＯＳトランジスタ、２つの低しきい値のＭＯＳトランジスタおよび１つの高しきい値のＭＯＳトランジスタから成るトランジスタ群を列方向に２つ配置して構成されているので、この基本セルを用いてマクロセルを形成する際に、高しきい値のＭＯＳトランジスタが列方向に配置している領域の高しきい値のＭＯＳトランジスタを使用しない場合には、その領域を配線領域として用いることができる効果が得られる。
【００６３】
実施の形態５．
この発明の実施の形態５および後述するこの発明の実施の形態６では、実施の形態４の基本セルをマトリクス状に配置した構成のトランジスタアレイについて説明する。
【００６４】
図５はこの発明の実施の形態５によるトランジスタアレイの構成図である。図５において、８１〜８４は第１〜第４の基本セル（基本セル）である。その構成要素は、図４で同一符号を付して示したものと同一あるいは同等であるため、その詳細な説明は省略する。
【００６５】
この発明の実施の形態５のトランジスタアレイでは、基本セルが、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置されている。すなわち、第１〜第４の基本セル８１〜８４が、第１の基本セル８１の第３，第４のＰＭＯＳトランジスタ７１，７２と第２の基本セル８２の第３，第４のＮＭＯＳトランジスタ７３，７４とが対向し、第３の基本セル８３の第３，第４のＰＭＯＳトランジスタ７１，７２と第４の基本セル８４の第３，第４のＮＭＯＳトランジスタ７３，７４とが対向するようにマトリクス状に配置されている。
【００６６】
以上のように、この実施の形態５によれば、トランジスタアレイが、基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されているので、高しきい値のＰＭＯＳトランジスタおよび高しきい値のＮＭＯＳトランジスタを用いて形成される電源制御回路が効率的に配置されている小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【００６７】
実施の形態６．
図６はこの発明の実施の形態６によるトランジスタアレイの構成図である。図６において、９１〜９４は第１〜第４の基本セル（基本セル）である。その構成要素は、図４で同一符号を付して示したものと同一あるいは同等であるため、その詳細な説明は省略する。
【００６８】
この発明の実施の形態６のトランジスタアレイでは、基本セルが、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するようにマトリクス状に配置されている。すなわち、第１〜第４の基本セル９１〜９４が、第１の基本セル９１の第３，第４のＰＭＯＳトランジスタ７１，７２と第２の基本セル９２の第３，第４のＰＭＯＳトランジスタ７１，７２とが対向し、第３の基本セル９３の第３，第４のＰＭＯＳトランジスタ７１，７２と第４の基本セル９４の第３，第４のＰＭＯＳトランジスタ７１，７２とが対向するようにマトリクス状に配置されている。
【００６９】
以上のように、この実施の形態６によれば、トランジスタアレイが、基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されているので、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが同一ウェルに形成され行方向に隣接する２つの基本セルの間隔が小さい小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【００７０】
実施の形態７．
この発明の実施の形態７では、実施の形態１の半導体集積回路、実施の形態２および実施の形態３のマクロセル、実施の形態４の基本セルにおいて、高しきい値のＭＯＳトランジスタが、低しきい値のＭＯＳトランジスタよりゲート長が大きい場合について説明する。
【００７１】
しきい値が同じＭＯＳトランジスタでは、ゲート長が大きい程、リーク電流は小さい。
【００７２】
従って、実施の形態１の半導体集積回路において、高しきい値のＭＯＳトランジスタが、低しきい値のＭＯＳトランジスタよりゲート長が大きい場合、実施の形態１と同様の効果が得られると共に、非動作時における半導体集積回路のリーク電流が小さくなる効果が得られる。
【００７３】
また、実施の形態２および実施の形態３のマクロセルにおいて、高しきい値のＭＯＳトランジスタが、低しきい値のＭＯＳトランジスタよりゲート長が大きい場合、実施の形態２および実施の形態３と同様の効果が得られると共に、非動作時におけるリーク電流が小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果が得られる。
【００７４】
また、実施の形態４の基本セルにおいて、高しきい値のＭＯＳトランジスタが、低しきい値のＭＯＳトランジスタよりゲート長が大きい場合、実施の形態４と同様の効果が得られると共に、非動作時におけるリーク電流が小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果が得られる。
【００７５】
実施の形態８．
この発明の実施の形態８では、実施の形態１の半導体集積回路、実施の形態２および実施の形態３のマクロセル、実施の形態４の基本セル、実施の形態５，実施の形態６のトランジスタアレイにおいて、高しきい値のＭＯＳトランジスタの代わりに、低しきい値のＭＯＳトランジスタよりゲート長が大きい、他の低しきい値のＭＯＳトランジスタを用いた場合について説明する。以下、実施の形態１から実施の形態６において用いた低しきい値のＭＯＳトランジスタを低しきい値の第ＭのＭＯＳトランジスタとし、実施の形態１から実施の形態６において用いた高しきい値のＭＯＳトランジスタの代わりに用いた低しきい値のＭＯＳトランジスタを低しきい値の第ＮのＭＯＳトランジスタとして説明する。
【００７６】
しきい値が同じＭＯＳトランジスタでは、ゲート長が大きい程、リーク電流は小さい。
【００７７】
従って、実施の形態１の半導体集積回路において、高しきい値のＭＯＳトランジスタの代わりに、低しきい値の第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタを用いた場合、半導体集積回路が、低しきい値の第ＭのＭＯＳトランジスタと低しきい値の第ＮのＭＯＳトランジスタとを用いて形成されたマクロセルから構成されているので、第ＭのＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短くなり、半導体集積回路が誤動作を起こす恐れが小さくなる効果が得られる。また、非動作時における半導体集積回路のリーク電流が小さくなる効果が得られる。
【００７８】
また、実施の形態２および実施の形態３のマクロセルにおいて、高しきい値のＭＯＳトランジスタの代わりに、低しきい値の第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタを用いた場合、マクロセルが、低しきい値の第ＭのＭＯＳトランジスタと低しきい値の第ＮのＭＯＳトランジスタとを用いて形成されているので、第ＭのＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果が得られる。また、非動作時におけるリーク電流が小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果が得られる。
【００７９】
また、実施の形態４の基本セルにおいて、高しきい値のＭＯＳトランジスタの代わりに、低しきい値の第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタを用いた場合、基本セルが、低しきい値の第ＭのＭＯＳトランジスタと低しきい値の第ＮのＭＯＳトランジスタとから構成されているので、第ＭのＭＯＳトランジスタで形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタで形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果が得られる。また、基本セルが、行方向にゲート電極の位置を揃えて順に配置された１つの低しきい値の第ＮのＭＯＳトランジスタ、２つの低しきい値の第ＭのＭＯＳトランジスタおよび１つの低しきい値の第ＮのＭＯＳトランジスタから成るトランジスタ群を列方向に２つ配置して構成されているので、この基本セルを用いてマクロセルを形成する際に、第ＭのＭＯＳトランジスタが列方向に配置している領域の第ＭのＭＯＳトランジスタを使用しない場合には、その領域を配線領域として用いることができる効果が得られる。また、非動作時におけるリーク電流が小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果が得られる。また、高しきい値のＭＯＳトランジスタを形成する必要がないため、基本セルを形成する際に用いるマスクの枚数が削減でき、基本セルを形成する際のコストを安くできる効果が得られる。
【００８０】
また、実施の形態５のトランジスタアレイにおいて、高しきい値のＭＯＳトランジスタの代わりに、低しきい値の第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタを用いた場合、トランジスタアレイが、基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの低しきい値の第ＮのＰＭＯＳトランジスタと他方の基本セルの低しきい値の第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されているので、第ＮのＰＭＯＳトランジスタおよび第ＮのＮＭＯＳトランジスタを用いて形成される電源制御回路が効率的に配置されている小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【００８１】
また、実施の形態６のトランジスタアレイにおいて、高しきい値のＭＯＳトランジスタの代わりに、低しきい値の第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタを用いた場合、トランジスタアレイが、基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの低しきい値の第ＮのＰＭＯＳトランジスタと他方の基本セルの低しきい値の第ＮのＰＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されているので、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが同一ウェルに形成され行方向に隣接する２つの基本セルの間隔が小さい小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【００８７】
【発明の効果】
この発明によれば、トランジスタアレイを、行方向にゲート電極の位置を揃えて順に配置された、低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＰＭＯＳトランジスタ、１または複数の低しきい値のＭＯＳトランジスタおよび低しきい値のＭＯＳトランジスタよりしきい値が高い１または複数の高しきい値のＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＰＭＯＳトランジスタと他方の基本セルの高しきい値のＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの高しきい値のＮＭＯＳトランジスタと他方の基本セルの高しきい値のＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成されるように構成したので、小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果が得られる。
【００９１】
この発明によれば、半導体集積回路を、低しきい値の第ＭのＭＯＳトランジスタと、この第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成されたマクロセルから構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されるように構成したので、第ＭのＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短くなり、半導体集積回路が誤動作を起こす恐れが小さくなる効果がある。また、非動作時における半導体集積回路のリーク電流が小さくなる効果がある。
【００９２】
この発明によれば、マクロセルを、低しきい値の第ＭのＭＯＳトランジスタと、この第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとを用いて形成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されるものとして構成したので、第ＭのＭＯＳトランジスタを用いて形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタを用いて形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果がある。また、非動作時におけるリーク電流が小さい半導体集積回路を、このマクロセルを用いて容易に形成することができる効果がある。
【００９３】
この発明によれば、基本セルを、低しきい値の第ＭのＭＯＳトランジスタとこの第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい低しきい値の第ＮのＭＯＳトランジスタとから構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＭＯＳトランジスタを用いて形成されるものとして構成したので、第ＭのＭＯＳトランジスタで形成されたＣＭＯＳ論理回路と、第ＮのＭＯＳトランジスタで形成された電源制御回路とを接続する配線が従来より短いため誤動作を起こす恐れが小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果がある。また、非動作時におけるリーク電流が小さい半導体集積回路を容易に形成することができるマクロセルを、この基本セルを用いて容易に形成することができる効果がある。また、高しきい値のＭＯＳトランジスタを形成する必要がないため、基本セルを形成する際に用いるマスクの枚数が削減でき、基本セルを形成する際のコストを安くできる効果がある。
【００９４】
この発明によれば、基本セルを、行方向にゲート電極の位置を揃えて順に配置された、１または複数の第ＮのＭＯＳトランジスタ、１または複数の第ＭのＭＯＳトランジスタおよび１または複数の第ＮのＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置して構成されるように構成したので、この基本セルを用いてマクロセルを形成する際に、第ＮのＭＯＳトランジスタが列方向に配置している領域の第ＮのＭＯＳトランジスタを使用しない場合には、その領域を配線領域として用いることができる効果がある。
【００９５】
この発明によれば、トランジスタアレイを、行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＰＭＯＳトランジスタおよび第ＮのＮＭＯＳトランジスタを用いて形成されるものとして構成したので、第ＮのＰＭＯＳトランジスタおよび第ＮのＮＭＯＳトランジスタを用いて形成される電源制御回路が効率的に配置されている小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果がある。
【００９６】
この発明によれば、行方向にゲート電極の位置を揃えて順に配置された、第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＰＭＯＳトランジスタ、１または複数の低しきい値の第ＭのＭＯＳトランジスタおよび第ＭのＭＯＳトランジスタと同じしきい値を有するとともに該第ＭのＭＯＳトランジスタよりゲート長が大きい１または複数の低しきい値の第ＮのＮＭＯＳトランジスタから成るトランジスタ群を列方向に複数配置した構成の基本セルを、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが対向するか、あるいは行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＮＭＯＳトランジスタと他方の基本セルの第ＮのＮＭＯＳトランジスタとが対向するようにマトリクス状に配置して構成され、ＣＭＯＳ論理回路が第ＭのＭＯＳトランジスタを用いて形成され、電源制御回路が第ＮのＰＭＯＳトランジスタおよびまたは第ＮのＮＭＯＳトランジスタを用いて形成されるものとして構成したので、行方向に隣接する２つの基本セルのうちの一方の基本セルの第ＮのＰＭＯＳトランジスタと他方の基本セルの第ＮのＰＭＯＳトランジスタとが同一ウェルに形成され行方向に隣接する２つの基本セルの間隔が小さい小面積の半導体集積回路を、このトランジスタアレイを用いて容易に形成することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路の構成図である。
【図２】  この発明の実施の形態２によるマクロセルの構成図である。
【図３】  この発明の実施の形態３によるマクロセルの構成図である。
【図４】  この発明の実施の形態４による基本セルの構成図である。
【図５】  この発明の実施の形態５によるトランジスタアレイの構成図である。
【図６】  この発明の実施の形態６によるトランジスタアレイの構成図である。
【図７】  ＭＴ−ＣＭＯＳ回路の回路図である。
【図８】  従来の半導体集積回路の構成図である。
【図９】  特開平８−１８０２１号公報に示された、従来の半導体集積回路の構成図である。
【図１０】  従来のマクロセルの構成図である。
【図１１】  従来の高しきい値ＭＯＳトランジスタ回路の構成図である。
【符号の説明】
４  マクロセル、１１，６１  低しきい値の第１のＰＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、１２，６２  低しきい値の第２のＰＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、１３，６３  低しきい値の第１のＮＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、１４，６４  低しきい値の第２のＮＭＯＳトランジスタ（低しきい値のＭＯＳトランジスタ）、２１  高しきい値の電源制御用ＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２２  高しきい値の不使用ＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２３  高しきい値の電源制御用ＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、２４  高しきい値の不使用ＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７１  高しきい値の第３のＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７２  高しきい値の第４のＰＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７３  高しきい値の第３のＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、７４  高しきい値の第４のＮＭＯＳトランジスタ（高しきい値のＭＯＳトランジスタ）、８１，９１  第１の基本セル（基本セル）、８２，９２  第２の基本セル（基本セル）、８３，９３  第３の基本セル（基本セル）、８４，９４  第４の基本セル（基本セル）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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