(57)【特許請求の範囲】
【請求項１】
（ａ）基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、
（ｂ）前記第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、
（ｃ）前記第２の活性領域上に開口部を有し、かつ前記第２の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
（ｄ）アッシングによって前記レジストパターンの表面を除去する工程と、
（ｅ）前記レジストパターンをマスクとして前記第２の活性領域の絶縁膜を除去する工程と、
（ｆ）前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第１の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第２の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、
（ｂ）前記第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、
（ｃ）前記第２の活性領域上に開口部を有し、かつ前記第２の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
（ｄ）酸素プラズマを用いたアッシングによって前記レジストパターンの表面を除去する工程と、
（ｅ）前記レジストパターンをマスクとして前記第２の活性領域の絶縁膜を除去する工程と、
（ｆ）前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第１の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第２の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、
（ｂ）前記第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、
（ｃ）前記第２の活性領域上に開口部を有し、かつ前記第２の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
（ｄ）基板温度を８０〜１００℃程度とするオゾンアッシングによって前記レジストパターンの表面を除去する工程と、
（ｅ）前記レジストパターンをマスクとして前記第２の活性領域の絶縁膜を除去する工程と、
（ｆ）前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第１の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第２の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、
（ｂ）前記第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、
（ｃ）前記第２の活性領域上に開口部を有し、かつ前記第２の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
（ｄ）アッシングによって前記レジストパターンの表面を除去する工程と、
（ｅ）前記レジストパターンをマスクとして前記第２の活性領域の絶縁膜を除去する工程と、
（ｆ）前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第１の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第２の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有し、
前記（ｄ）工程の前記レジストパターンのアッシング量は、５０ｎｍ以下とすることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、
（ｂ）前記第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、
（ｃ）前記第２の活性領域上に開口部を有し、かつ前記第２の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記絶縁膜上に形成する工程と、
（ｄ）前記レジストパターンの表面をアッシングにより除去する工程と、
（ｅ）前記レジストパターンをマスクとして前記第２の活性領域の絶縁膜を除去する工程と、
（ｆ）前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第１の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第２の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有し、
前記（ｃ）、（ｄ）、（ｅ）および（ｆ）工程を繰り返し行うことにより、互いに厚さの異なる３種類以上の絶縁膜を基板表面に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、たとえばゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を同一基板上に有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリＬＳＩ（large scale integrated circuit）およびＣＭＯＳ（complementary metal oxide semiconductor）論理ＬＳＩなどにおいては、内部回路と入出力回路との電源電圧が異なる場合がある。
【０００３】
たとえば、ＤＲＡＭ（dynamic random access memory）では、データ保持時間を長くするために、メモリセル選択用ＭＩＳＦＥＴに周辺回路のＭＩＳＦＥＴよりも高い電圧が付加され、また、マイクロコンピュータ等の論理ＬＳＩでは、消費電力の低減を図るために、内部回路の動作電圧は入出力回路の動作電圧よりも低く設定される。
【０００４】
ところで、ＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊を防止するためには、ゲート絶縁膜に加わる電界強度を４ＭＶ／ｃｍ程度にとどめておく必要がある。このため、付加される電圧の異なる複数種類のＭＩＳＦＥＴを内蔵する半導体装置において、基板上にゲート絶縁膜を１種類しか形成しない場合（以下、１種ゲート絶縁膜プロセスと称す）は、その厚さを動作電圧が相対的に高い高電圧部で要求される値に合わせて設計することになる。しかし、１種ゲート絶縁膜プロセスでは、動作電圧が相対的に低い低電圧部において電界強度が低下するため、ＭＩＳＦＥＴの駆動能力が低下して、半導体装置の処理速度が低下するという問題が生ずる。
【０００５】
そこで、高電圧部ではＭＩＳＦＥＴのゲート絶縁膜の厚さを相対的に厚く形成し、低電圧部ではＭＩＳＦＥＴのゲート絶縁膜の厚さを相対的に薄く形成することによって、上記問題の解決が図られている。すなわち、設計上の厚さが互いに異なる２種類以上のゲート絶縁膜が同一基板上に形成されることになる。
【０００６】
なお、特開平２−９６３７８号公報には、低電圧用のＭＩＳＦＥＴのゲート絶縁膜を高電圧用のＭＩＳＦＥＴのゲート絶縁膜よりも薄くし、かつゲート電極を低電圧用と高電圧用とで同一層で形成する技術が開示されている。
【０００７】
また、特開平２−１５３７４号公報には、第１のゲート酸化を行い、仕上がり膜厚を大きくする部分以外のゲート絶縁膜を除去した後に第２のゲート酸化を行うことにより膜厚の異なるゲート絶縁膜を有するＭＩＳＦＥＴを形成する技術が記載されている。
【０００８】
また、特開２０００−２００８３６号公報には、第２のゲート絶縁膜の領域を規定したＭＩＳＦＥＴを形成する技術について述べられている。
【０００９】
以下に、本発明者によって検討された厚さが互いに異なる２種類のゲート絶縁膜を第１および第２の活性領域の半導体基板の表面にそれぞれ形成する（以下、２種ゲート絶縁膜プロセスと称す）技術について説明する。
【００１０】
まず、単結晶シリコンからなる半導体基板上に素子分離領域、ウェルおよび犠牲酸化膜を順次形成した後、しきい値電圧調整用のイオン打ち込みを行う。次に、犠牲酸化膜を除去した後、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に絶縁膜を形成し、その後パターニングされたレジスト膜をマスクとして相対的に薄いゲート絶縁膜が形成される第２の活性領域の上記絶縁膜を、たとえばウェットエッチング法により除去する。次いで上記レジスト膜を除去した後、半導体基板に洗浄処理を施し、さらに半導体基板に２回目の熱酸化処理を施す。その結果、第１の活性領域の半導体基板表面に、１回目および２回目の熱酸化処理によって相対的に厚いゲート絶縁膜が形成され、第２の活性領域の半導体基板表面に、２回目の熱酸化処理によって相対的に薄いゲート絶縁膜が形成される。
【００１１】
【発明が解決しようとする課題】
ところが、上記２種ゲート絶縁膜プロセス技術においては、以下の課題があることを本発明者は見いだした。
【００１２】
図１４に示すように、パターニングされたレジスト膜５１をマスクとして第２の活性領域ＲLの絶縁膜５２を除去する際、リソグラフィ技術の合わせずれおよびエッチング液による後退等を考慮して、レジスト膜５１の端部は第２の活性領域ＲL上に置かれる。しかし、ウェットエッチング法により第２の活性領域の絶縁膜５２を除去した後、オゾンアッシングによってレジスト膜５１を除去しても、レジスト膜５１の端部で、レジスト成分とシリコンとの反応生成物、たとえば炭化シリコンなどが形成されて、レジスト除去残り５３が生ずる。
【００１３】
次に、半導体基板５４に２回目の熱酸化処理を施し、さらに導電膜、たとえば多結晶シリコン膜を堆積した後、この多結晶シリコン膜をパターニングしてゲート電極を形成するが、上記レジスト除去残り５３が生じた部位で多結晶シリコン膜のエッチング残りが生ずる恐れがある。このエッチング残りは、ゲート電極と後の工程で形成される配線との間でリーク電流を生じる原因となり、半導体装置の信頼性を低下させる要因となる。このエッチング残りが著しい場合には、半導体装置の不良原因ともなり、半導体装置の製造歩留まりを低下させる要因ともなる。
【００１４】
本発明の目的は、互いに厚さの異なるゲート絶縁膜を有する２種類以上のＭＩＳＦＥＴを内蔵する半導体装置の信頼性および歩留まりの向上を図ることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、基板の主面に素子分離領域を形成し、第１および第２の活性領域を形成する工程と、第１および第２の活性領域の基板表面に絶縁膜を形成する工程と、第２の活性領域上に開口部を有し、かつ第２の活性領域と素子分離領域との境界を覆うレジストパターンを基板上に形成する工程と、酸素プラズマを用いたアッシングによってレジストパターンを削る工程と、レジストパターンをマスクとして第２の活性領域の絶縁膜を除去する工程と、レジストパターンを除去した後、基板に熱酸化処理を施して、第１の活性領域の基板表面に相対的に厚いゲート絶縁膜を形成し、第２の活性領域の基板表面に相対的に薄いゲート絶縁膜を形成する工程と、基板上に堆積した導電膜をパターニングして第１および第２の活性領域上にゲート電極をそれぞれ形成する工程とを有するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本発明の一実施の形態である半導体装置の製造方法を図１〜図１２に示した半導体基板の要部平面図または要部断面図を用いて説明する。図中、ＲHは、ゲート絶縁膜の厚さが相対的に厚いｎチャネルＭＩＳＦＥＴが形成される第１の活性領域、ＲLは、ゲート絶縁膜の厚さが相対的に薄いｎチャネルＭＩＳＦＥＴが形成される第２の活性領域を示す。
【００２０】
まず、図１に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板１を用意する。次に、この半導体基板１を約８５０℃でウェット酸化してその表面に厚さ０.０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ（chemical vapor deposition）法で厚さ０.１４μｍ程度のシリコン窒化膜３を堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（silicon on insulator）基板、または表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００２１】
この後、レジストパターンをマスクとしてシリコン窒化膜３、シリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０.３〜０.４μｍ程度の素子分離溝４ａを形成する。なお、上記ドライエッチングによって生じたダメージ層を除去するために、素子分離溝４ａの内壁に、たとえば８５０〜９００℃程度のウェット酸化により厚さ１０ｎｍ程度のシリコン酸化膜を形成してもよい。
【００２２】
次に、図２および図３（図２のIII−III線における半導体基板の要部断面図）に示すように、半導体基板１上に堆積したシリコン酸化膜４ｂをＣＭＰ（chemical mechanical polishing）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離領域を形成した後、熱リン酸を用いたウェットエッチング法でシリコン窒化膜３を除去する。シリコン酸化膜４ｂは、たとえばＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法によって堆積されたＴＥＯＳ酸化膜することができる。
【００２３】
なお、シリコン酸化膜４ｂをＣＭＰ法で研磨する前または後に、半導体基板１を約１０００℃でアニールすることにより、シリコン酸化膜４ｂをデンシファイ（焼き締め）してもよい。また、シリコン酸化膜４ｂをＣＭＰ法で研磨する前に、素子分離溝４ａの形成領域にシリコン窒化膜を形成してもよい。これにより、素子分離溝４ａの形成領域のシリコン酸化膜４ｂが過剰に深く研磨されるディッシング現象を防止することができる。
【００２４】
次に、図４に示すように、フッ酸系の水溶液を用いてシリコン酸化膜２を除去した後、半導体基板１に、たとえば８５０℃程度のウェット酸化処理を施して半導体基板１の表面に清浄な絶縁膜５を形成する。絶縁膜５の厚さは、たとえば８ｎｍ程度である。
【００２５】
次に、図５および図６（図５のVI−VI線における半導体基板の要部断面図）
に示すように、レジストパターン６（図５中、網掛けのハッチングで示す）を半導体基板１上に形成する。レジストパターン６の開口部６ａは、第２の活性領域ＲLよりも小さく、第２の活性領域ＲLと素子分離領域との境界７がレジストパターン６で覆われるように形成される。
【００２６】
次に、図７に示すように、酸素プラズマを用いたアッシングによってレジストパターン６を削り、続いてこのアッシングされたレジストパターン６ｂをマスクとして第２の活性領域ＲLの絶縁膜５をフッ酸系の水溶液を用いて除去する。レジストパターン６のアッシング量は、たとえば約５０ｎｍ以下とすることができる。
【００２７】
次に、図８に示すように、レジストパターン６ｂを基板温度が２５０〜３００℃程度のオゾンアッシングによって除去した後、半導体基板１にフッ酸系の水溶液を用いた洗浄処理を施して、第２の活性領域ＲLの半導体基板１の表面を清浄にする。ここで、絶縁膜５を除去するためのレジストパターン６を一度酸素プラズマを用いたアッシングにより削っているので、レジストパターン６の端部におけるレジスト除去残りを防止することができる。
【００２８】
次いで半導体基板１に、たとえば８５０℃程度のウェット酸化処理を施して、第１の活性領域ＲHの半導体基板１の表面に、厚さ８ｎｍ程度のゲート絶縁膜８Ｈを形成し、第２の活性領域ＲLの半導体基板１の表面に、厚さ４ｎｍ程度のゲート絶縁膜８Ｌを形成する。
【００２９】
なお、活性領域ＲH，ＲLには、ｐ型不純物、たとえばリンが導入されたウェルを形成してもよい。ウェルの形成には、たとえばイオン注入法を用いる。
【００３０】
また、特に限定はされないが、上記ゲート絶縁膜８Ｈ，８Ｌを形成した後、半導体基板１を酸化窒素（ＮＯ）雰囲気中または亜酸化窒素（Ｎ2Ｏ）雰囲気中で熱窒化処理することによってゲート絶縁膜８Ｈ，８Ｌと半導体基板１との界面に窒素を偏析させてもよい。ゲート絶縁膜８Ｈ，８Ｌ、特にゲート絶縁膜８Ｌの厚さが、たとえば７ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕著化してホットキャリアの発生を誘発する。半導体基板１との界面に偏析した上記窒素はこの歪みを緩和して、極めて薄いゲート絶縁膜８Ｈ，８Ｌの信頼性を向上することができる。
【００３１】
次に、図９に示すように、ｎ型不純物、たとえばリンが導入された２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で半導体基板１上に堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングして、ゲート長０.１〜０.１２μｍ程度のゲート電極９を形成する。前述したように、第２の活性領域ＲLにレジスト残りを生ずることなくレジストパターン６ｂは除去されるので、多結晶シリコン膜のパターニングの際に、レジスト除去残りに起因した多結晶シリコン膜のエッチング残りは生じない。この後、半導体基板１に、たとえば８００℃のドライ酸化処理を施す。
【００３２】
なお、ゲート電極９は、多結晶シリコン膜、窒化タングステン膜等の中間層およびタングステン膜からなる積層膜、または多結晶シリコン膜およびタングステンシリサイド等の金属シリサイド膜からなる積層膜で構成することができる。
【００３３】
次に、図１０に示すように、半導体基板１にｎ型不純物、たとえばリンまたはヒ素をイオン注入し、ソース・ドレインを構成する半導体領域１０を形成する。
【００３４】
なお、この後、半導体基板１上にシリコン酸化膜またはシリコン窒化膜等の絶縁膜を堆積し、これを、たとえばＲＩＥ（reactive ion etching）法で異方性エッチングしてゲート電極９の側壁にサイドウォールスペーサを形成し、さらにゲート電極９とサイドウォールスペーサとをマスクとして半導体基板１にｎ型不純物、たとえばヒ素をイオン注入して相対的に高濃度な半導体領域を形成してもよい。この場合、上記半導体領域１０の不純物濃度は相対的に低くとどめ、この不純物濃度が相対的に低い半導体領域１０と不純物濃度が相対的に高い半導体領域とで、いわゆるＬＤＤ（lightly doped drain）が構成される。
【００３５】
次に、図１１に示すように、半導体基板１上に層間絶縁膜１１を形成した後、レジストパターンをマスクとして層間絶縁膜１１をドライエッチング法で加工することにより、ソース・ドレインを構成する半導体領域１０に達するコンタクトホール１２を穿孔する。なお、図示はしないが、ゲート電極９に達するコンタクトホールも同時に形成される。層間絶縁膜１１は、たとえばＳＯＧ（spin on glass）膜とＴＥＯＳ酸化膜との積層膜とすることができ、その表面は、たとえばＣＭＰ法によって平坦化できる。
【００３６】
次に、図１２に示すように、半導体基板１上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を下層から順に堆積して積層膜を形成し、たとえばＣＭＰ法でこの積層膜の表面を研磨することによって上記コンタクトホール１２の内部に積層膜を埋め込みプラグ１３を形成する。その後、層間絶縁膜１１の上層に、たとえばスパッタリング法で金属膜、たとえばアルミニウム膜を堆積し、これをエッチングして配線１４を形成することにより、本実施の形態１の半導体装置が略完成する。なお、必要に応じて配線１４の上層に多層配線を形成してもよい。また、上記プラグ１３は必ずしも形成されるものではなく、配線１４をソース・ドレインを構成する半導体領域１０へ直接接続してもよい。
【００３７】
なお、本実施の形態１では、ｎチャネル型のＭＩＳＦＥＴの製造方法に適用した場合について説明したが、ｐチャネル型のＭＩＳＦＥＴまたはＣＭＯＳデバイスに適用できることは言うまでもなく、いかなる半導体装置が内蔵するＭＩＳＦＥＴにも適用することができる。
【００３８】
たとえば、ＤＲＡＭに適用する場合には、ＭＩＳＦＥＴをメモリセル選択ＭＩＳＦＥＴまたは周辺回路のＭＩＳＦＥＴとして用い、ビット線を配線１４と同層に形成し、さらに情報蓄積用容量素子をＭＩＳＦＥＴの上層に形成した後、第２層の配線、第３層の配線等を形成できる。
【００３９】
また、ＳＲＡＭ（static random access memory）、ロジック回路等に適用する場合には、さらに第２層の配線、第３層の配線等により上層の配線を形成できる。
【００４０】
また、ＥＥＰＲＯＭ（electrically erasable read only memory）に適用する場合には、トンネル酸化膜、フローティングゲート電極を形成した後、ゲート絶縁膜８Ｈと同層にフローティングゲート電極と制御ゲート電極との間の層間絶縁膜を形成し、制御ゲート電極と同層にゲート電極９を形成し、さらに第２層の配線、第３層の配線等により上層の配線を形成できる。
【００４１】
このように、本実施の形態１によれば、第２の活性領域ＲLの半導体基板１の表面におけるレジストパターン６の端部でのレジスト除去残りを防ぐことができるので、このレジスト除去残りに起因したゲート電極９を構成する多結晶シリコン膜のエッチング残りが生じず、半導体装置の信頼性および歩留まりを向上することができる。
【００４２】
（実施の形態２）
本発明の他の実施の形態である半導体装置の製造方法を図１３を用いて説明する。
【００４３】
まず、前記実施の形態１と同様の方法で活性領域ＲH，ＲLの半導体基板１の表面に絶縁膜５を形成し、続いて第２の活性領域ＲLに開口部６ａが設けられたレジストパターン６を半導体基板１上に形成する。ここまでの工程は、前記実施の形態１の図１〜図６に示した工程と同じである。
【００４４】
次に、図１３に示すように、８０〜１００℃程度の基板温度制御が可能なオゾンアッシングによってレジストパターン６を削り、続いてこのアッシングされたレジストパターン６ｃをマスクとして第２の活性領域ＲLの絶縁膜５をフッ酸系の水溶液を用いて除去する。
【００４５】
その後は前記実施の形態１と同様にして、レジストパターン６ｃを基板温度が２５０〜３００℃程度のオゾンアッシングによって除去した後、半導体基板１にフッ酸系の水溶液を用いた洗浄処理を施し、さらに半導体基板１に、たとえば８５０℃程度のウェット酸化処理を施して、第１の活性領域ＲHの半導体基板１の表面にゲート絶縁膜８Ｈを形成し、第２の活性領域ＲLの半導体基板１の表面にゲート絶縁膜８Ｌを形成する。
【００４６】
このように、本実施の形態２によれば、レジストパターン６を削る工程に、基板温度が相対的に低いオゾンアッシングを用いることにより、半導体基板１へ与えるアッシングダメージを低減でき、またアッシング速度の制御性を高めることができる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
たとえば、前記実施の形態では、互いに厚さの異なるゲート絶縁膜を有する２種類のＭＩＳＦＥＴの製造方法に適用した場合について説明したが、互いに厚さの異なるゲート絶縁膜を有する３種類以上のＭＩＳＦＥＴの製造方法にも適用することが可能である。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５０】
相対的に薄いゲート絶縁膜が形成される活性領域の基板表面におけるレジスト除去残りを防ぐことができるので、このレジスト除去残りに起因したゲート電極を構成する多結晶シリコン膜のエッチング残りが生じない。これにより、互いに厚さの異なるゲート絶縁膜を有する２種類以上のＭＩＳＦＥＴを内蔵する半導体装置の信頼性および歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部平面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明が検討した半導体装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  シリコン酸化膜
３  シリコン窒化膜
４ａ  素子分離溝
４ｂ  シリコン酸化膜
５  絶縁膜
６  レジストパターン
６ａ  開口部
６ｂ  レジストパターン
６ｃ  レジストパターン
７  境界
８Ｈ  ゲート絶縁膜
８Ｌ  ゲート絶縁膜
９  ゲート電極
１０  半導体領域
１１  層間絶縁膜
１２  コンタクトホール
１３  プラグ
１４  配線
５１  レジスト膜
５２  絶縁膜
５３  レジスト除去残り
５４  半導体基板
５５  素子分離領域
ＲH  第１の活性領域
ＲL  第２の活性領域
【図１】
0003749677.tif 000002
【図２】
0003749677.tif 000003
【図３】
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【図４】
0003749677.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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