(57)【特許請求の範囲】
【請求項１】
少なくとも３つの書き込み／読み出しメモリと、
遅延対象の入力データを、一のメモリから順に各メモリへ、所定の順序で書き込む書き込み制御手段と、
前記入力データに対する出力データの遅延時間を設定する遅延手段と、
前記一のメモリから順に、前記入力データを前記書き込み時から前記遅延時間の経過後に前記所定の順序で読み出し、前記遅延対象の入力データを前記遅延時間だけ遅延させて出力する読み出し制御手段とを具備し、
前記遅延時間は、前記入力データを書き込まれるメモリが前記一のメモリから次のメモリへ切り替わった以降に経過することを特徴とするデータ遅延装置。
【請求項２】
前記書き込み制御手段は、遅延対象の入力データを、一のメモリから順に各メモリへ、所定の順序で循環的に書き込み、
前記読み出し制御手段は、前記遅延時間の経過後に、前記一のメモリから順に、出力データを各メモリから前記所定の順序で循環的に読み出すことを特徴とする請求項１に記載のデータ遅延装置。
【請求項３】
書き込み用データバスと、
読み出し用データバスと、
書き込み用アドレスバスと、
読み出し用アドレスバスと、
前記各メモリのデータバスをそれぞれ、前記書き込み用データバスおよび読み出し用データバスのいずれか一方と選択的に接続するデータバス切換手段と、
前記各メモリのアドレスバスをそれぞれ、前記書き込み用アドレスバスおよび読み出し用アドレスバスのいずれか一方と選択的に接続するアドレスバス切換手段とを具備し、
前記書き込み制御手段は、
書き込み対象のメモリを、前記一のメモリから順に選択する書き込み対象メモリ選択手段と、
前記データバス切換手段およびアドレスバス切換手段を制御し、前記書き込み対象メモリのデータバスおよびアドレスバスを、それぞれ前記書き込み用データバスおよび書き込み用アドレスバスへ接続する書き込み制御手段と、
前記書き込み対象メモリ上での書き込みアドレスを指定する書き込みアドレス指定手段とを具備し、
前記読み出し制御手段は、
読み出し対象のメモリを、前記一のメモリから順に選択する読み出し対象メモリ選択手段と、
前記データバス切換手段およびアドレスバス切換手段を制御し、前記読み出し対象メモリのデータバスおよびアドレスバスを、それぞれ前記読み出し用データバスおよび読み出し用アドレスバスへ接続する読み出し制御手段と、
前記読み出し対象メモリ上での読み出しアドレスを指定する読み出しアドレス指定手段とを具備したことを特徴とする請求項１または２に記載のデータ遅延装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力データを遅延して出力するデータ遅延装置に係り、特に、ＦＩＦＯメモリを用いることなく、入力データを所定量だけ一時記憶しながら先着順に送り出すことで所定時間の遅延制御を実現するデータ遅延装置に関する。
【０００２】
【従来の技術】
図６は、データ遅延装置が用いられる１パス２カラー方式を採用したデジタル複写機の構成を示したブロック図である。画像入力装置４０では、イメージセンサ４１によって読み取られた２色（例えば、黒と赤）の各カラー画像データが、それぞれ画像処理回路４２を経てページメモリ４３ａ、４３ｂに記憶される。ページメモリ４３ａ、４３ｂ上の各画像データは、所定のタイミングで読み出されて画像出力装置５０へ転送される。
【０００３】
画像出力装置５０では、ページメモリ４３ａ、４３ｂから読み出された各画像データが、露光制御回路５３を経て、それぞれ一次露光装置５４ａおよび二次露光装置５４ｂへ供給される。各露光装置５４ａ、５４ｂ（およびその現像装置５５ａ、５５ｂ）は、感光体ドラム５１の外周上に一定間隔を設けて配置されているので、二次露光装置５４ｂによる赤色の二次露光タイミングは、一次露光装置５４ａによる黒色の一次露光タイミングよりも遅らせる必要がある。このため、１パス２カラー方式を採用したデジタル複写機では、二次露光側のページメモリ４３ｂと露光制御回路５３との間に遅延回路５２を設けている。
【０００４】
図７は、従来のデータ遅延装置の構成を示した図であり、多数のＦＩＦＯメモリが直列接続されている。図８は、従来の他のデータ遅延装置の構成を示した図であり、ここでは、多数のＦＩＦＯメモリが並列接続されている。
【０００５】
【発明が解決しようとする課題】
ＦＩＦＯメモリの記憶容量はＤＲＡＭ等の記憶容量に比べて小さいために、遅延時間を長くしたり、大容量のデータを遅延させるためには、多数のＦＩＦＯメモリを接続しなければならない。しかしながら、ＦＩＦＯメモリでは良く知られるように、書き込みタイミングと読み出しタイミングとの間に制約があるため、多数のＦＩＦＯメモリを用いると、その制御が複雑になってしまうという問題があった。
【０００６】
また、ＦＩＦＯメモリはＤＲＡＭ等に比べて高価であり、単位記憶容量当たりの価格を比較すると、ＦＩＦＯメモリはＤＲＡＭの１４倍にもなる。さらに、図８のように多数のＦＩＦＯメモリを並列に接続しようとすると、データバスのドライブ能力を上げるために多数のバッファを追加しなければならないので、回路規模が大きくなってしまうという問題もあった。
【０００７】
本発明の目的は、上記した従来技術の問題点を解決し、複雑な書き込み、読み出し制御を必要とすることなく、小さな回路規模で安価なデータ遅延装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記した目的を達成するために、本発明は、少なくとも３つの書き込み／読み出しメモリと、遅延対象の入力データを、一のメモリから順に各メモリへ、所定の順序で書き込む書き込み制御手段と、入力データに対する、出力データの遅延時間を設定する遅延手段と、前記遅延時間の経過後に、前記一のメモリから順に、出力データを各メモリから前記所定の順序で読み出す読み出し制御手段とを設けた。
【０００９】
上記した構成によれば、ＦＩＦＯ機能を有しないメモリを用いてデータ遅延機能を実現できるので、複雑な書き込み、読み出し制御を必要とすることなく、小さな回路規模で安価なデータ遅延装置を提供できる。また、入力データは書き込み制御手段により各メモリへ順次書き込まれ、その後、所定の遅延時間が経過した後に、読み出し制御手段により各メモリから順次読み出されるが、同一メモリに対して書き込みおよび読み出しが同時に行われることがない。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明を詳細に説明する。図１は本発明の機能ブロック図であり、少なくとも３つの書き込み／読み出しメモリ（例えば、ＤＲＡＭ）Ｍ１〜Ｍｎと、遅延対象の入力データＤinを、メモリＭ１から順に各メモリへ、所定の順序（メモリＭ１→メモリＭ２→メモリＭ３…）で書き込む書き込み制御手段１００と、入力データＤinに対する出力データＤout の遅延時間Δｔを設定する遅延手段２００と、前記遅延時間Δｔの経過後に、前記メモリＭ１から順に、出力データＤout を各メモリから前記所定の順序で読み出す読み出し制御手段３００とを具備している。
【００１１】
図４は、本発明の基本的な動作を模式的に表現した図であり、ここでは、３つのメモリＭ１〜Ｍ３を用いた場合の動作について説明する。
【００１２】
書き込み制御手段１００は、入力データＤinの記憶先として、初めにメモリＭ１を選択する。この結果、入力データＤinは、同図(a) に示したように、最初はメモリＭ１に入力され、その先頭アドレスから順に書き込まれる。メモリＭ１が一杯になると、書き込み制御手段１００は、入力データＤinの記憶先をメモリＭ２に切換える。この結果、同図(b) に示したように、入力データはメモリＭ２の先頭アドレスから順に書き込まれる。
【００１３】
遅延手段２００は、入力データＤinがメモリＭ１に書き込まれ始めてからの経過時間を計時し、前記経過時間が所望の遅延時間Δｔに達すると、読み出し制御手段３００に対して読み出し開始指令を送出する。読み出し制御手段３００、出力データＤout の読み出し元として、初めにメモリＭ１を選択する。この結果、同図(c) に示したように、前記メモリＭ１の先頭アドレスから順に出力データＤout の読み出しが開始され、これ以後は、メモリＭ２への書き込み動作とメモリ１からの読み出し動作とが平行して行われる。
【００１４】
メモリＭ２が一杯になると、書き込み制御手段１００は、入力データＤinの記憶先をメモリＭ３に切換える。この結果、同図(d) に示したように、入力データＤinはメモリＭ３に入力され、その先頭アドレスから順に書き込まれる。
【００１５】
同図(e) に示したように、メモリＭ１からの読み出しが全て終了すると、読み出し制御手段３００は、出力データＤout の読み出し元をメモリＭ２に切換える。この結果、同図(f) に示したように、今度は前記メモリＭ２の先頭アドレスから順に出力データＤout が読み出される。
【００１６】
入力データＤinの書き込みが全て完了すると、同図(g) に示したように、メモリＭ２からの読み出しのみが行われる。メモリＭ２からの読み出しが全て終了すると、読み出し制御手段３００、出力データＤout の読み出し元をメモリＭ３に切換える。この結果、同図(h) に示したように、今度は前記メモリＭ３の先頭アドレスから順に記憶データが読み出される。
【００１７】
なお、メモリ数をｎ、各メモリの記憶容量をＭ、遅延させる入力データの容量をＸとすれば、Ｍ＜Ｘ＜（ｎ−１）Ｍの条件が満足されれば、同一メモリに対して書き込みおよび読み出しが同時に行われることがない。
【００１８】
図２は、本発明の一実施形態であるデータ遅延装置のブロック図であり、前記と同一の符号は同一または同等部分を表している。データバス切換回路１１ａは、メモリＭ１のデータバスを、書き込み用データバス８および読み出し用データバス９のいずれか一方と選択的に接続する。同様に、データバス切換回路１１ｂは、メモリＭ２のデータバスを、前記書き込み用データバス８および読み出し用データバス９のいずれか一方と選択的に接続する。同様に、データバス切換回路１１ｃは、メモリＭ３のデータバスを、前記書き込み用データバス８および読み出し用データバス９のいずれか一方と選択的に接続する。
【００１９】
アドレスバス切換回路１０ａは、メモリＭ１のアドレスバスを、書き込み用アドレスバス６および読み出し用アドレスバス７のいずれか一方と選択的に接続する。同様に、アドレスバス切換回路１０ｂは、メモリＭ２のアドレスバスを、前記書き込み用アドレスバス６および読み出し用アドレスバス７のいずれか一方と選択的に接続する。同様に、アドレスバス切換回路１０ｃは、メモリＭ３のアドレスバスを、前記書き込み用アドレスバス６および読み出し用アドレスバス７のいずれか一方と選択的に接続する。
【００２０】
書き込み制御回路４は、書き込み用データバス８上の入力データを、書き込みクロックに同期して各メモリＭ１、Ｍ２、Ｍ３へ当該順序で書き込む。遅延制御回路１２は、入力データに対する出力データの遅延時間Δｔを設定する。読み出し制御回路５は、前記遅延時間Δｔの経過後に、出力データを読み出しクロックに同期して前記各メモリＭ１、Ｍ２、Ｍ３から当該順序で読み出し用データバス９上に読み出す。
【００２１】
図３は、前記図２の構成を具体的に示したブロック図であり、前記と同一の符号は同一または同等部分を表している。
【００２２】
前記各データバス切換回路１１ａ、１１ｂ、１１ｃは、それぞれ各メモリＭ１、Ｍ２、Ｍ３のデータバスと書き込み用データバス８との接続を制御するゲート回路１１１と、各メモリＭ１、Ｍ２、Ｍ３のデータバスと読み出し用データバス９との接続を制御するゲート回路１１２とを含む。
【００２３】
前記各アドレスバス切換回路１０ａ、１０ｂ、１０ｃは、それぞれ各メモリＭ１、Ｍ２、Ｍ３のアドレスバスと書き込み用アドレスバス６との接続を制御するゲート回路１０１と、各メモリＭ１、Ｍ２、Ｍ３のアドレスバスと読み出し用アドレスバス７との接続を制御するゲート回路１０２とを含む。
【００２４】
書き込み制御回路４は、入力データＤinをカウントするカウンタ４ａと、カウンタ４ａのカウント値に基づいて書き込み対象メモリを選択するセレクタ４ｂとを含む。
【００２５】
書き込み制御回路４の各ゲート制御端子ＷＧ１、ＷＧ２、ＷＧ３からは、それぞれ各データバス切換回路１１ａ、１１ｂ、１１ｃの各ゲート回路１１１、および各アドレスバス切換回路１０ａ、１０ｂ、１０ｃの各ゲート回路１０１へゲート制御信号が出力される。ゲート制御信号ＷＧ１、ＷＧ２、ＷＧ３は前記セレクタ４ｂによって切換えられる。
【００２６】
書き込み制御回路４の各ライトイネーブル制御端子ＷＥ１、ＷＥ２、ＷＥ３からは、それぞれ各メモリＭ１、Ｍ２、Ｍ３のライトイネーブル端子ＷＥ１、ＷＥ２、ＷＥ３へライトイネーブル信号が出力される。ライトイネーブル信号は前記セレクタ４ｂによって切換えられる。
【００２７】
書き込み制御回路４の各チップセレクト制御端子ＷＣＳ１、ＷＣＳ２、ＷＣＳ３からは、それぞれ各メモリＭ１、Ｍ２、Ｍ３の各チップセレクト端子ＣＳ１、ＣＳ２、ＣＳ３へチップセレクト信号が出力される。チップセレクト信号は前記セレクタ４ｂによって切換えられる。
【００２８】
読み出し制御回路５は、出力データＤout をカウントするカウンタ５ａと、カウンタ５ａのカウント値に基づいて読み出し対象メモリを選択するセレクタ５ｂとを含む。
【００２９】
読み出し制御回路５の各ゲート制御端子ＯＧ１、ＯＧ２、ＯＧ３からは、それぞれ各データバス切換回路１１ａ、１１ｂ、１１ｃの各ゲート回路１１２、および各アドレスバス切換回路１０ａ、１０ｂ、１０ｃの各ゲート回路１０２へゲート制御信号が出力される。ゲート制御信号ＯＧ１、ＯＧ２、ＯＧ３は前記セレクタ５ｂによって切換えられる。
【００３０】
読み出し制御回路５の各アウトプットイネーブル制御端子ＯＥ１、ＯＥ２、ＯＥ３からは、それぞれ各メモリＭ１、Ｍ２、Ｍ３のアウトプットイネーブル端子ＯＥ１、ＯＥ２、ＯＥ３へアウトプットイネーブル信号が出力される。アウトプットイネーブル信号は前記セレクタ５ｂによって切換えられる。
【００３１】
読み出し制御回路５の各チップセレクト制御端子ＯＣＳ１、ＯＣＳ２、ＯＣＳ３からは、それぞれ各メモリＭ１、Ｍ２、Ｍ３の各チップセレクト端子ＣＳ１、ＣＳ２、ＣＳ３へチップセレクト信号が出力される。チップセレクト信号は前記セレクタ５ｂによって切換えられる。
【００３２】
遅延制御回路１２は、データＤinが入力されてからの経過時間をカウントするカウンタ１２ａを含み、カウント値が前記遅延時間Δｔに相当する値に達すると、読み出し制御回路５に対して読み出し開始指令を送出する。
【００３３】
次いで、本実施形態の動作を前記図４の動作模式図および図５のタイミングチャートを利用して説明する。なお、図４(a) 〜(h) は、それぞれ図４の時刻ｔ１、ｔ３、ｔ５、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１２におけるタイミングを示している。
【００３４】
時刻ｔ０  において書き込みデータＤinが入力されると、書き込み制御回路４はゲート制御端子ＷＧ１、ライトイネーブル端子ＷＥ１およびチップセレクト端子ＷＣＳ１（いずれも、負論理）を“Ｌ”レベルに遷移させると共にアドレス信号を書き込み用アドレスバス６上へ送出する。この結果、入力データＤinはメモリＭ１の前記アドレス信号で指定される記憶領域から順に書き込まれる。その後は、図４(a) に示したように、アドレス信号にしたがって入力データＤinがメモリＭ１へ順次記憶される。
【００３５】
時刻ｔ２  において、メモリＭ１の記憶容量がなくなると、書き込み制御回路４はゲート制御端子ＷＧ２、ライトイネーブル端子ＷＥ２およびチップセレクト端子ＷＣＳ２を“Ｌ”レベルに遷移させる。この結果、入力データＤinはメモリＭ２へ順次書き込まれる。その後は、図４(b) に示したように、アドレス信号にしたがって入力データがメモリＭ２へ順次記憶される。
【００３６】
時刻ｔ４  において、入力データＤinがメモリＭ１に書き込まれ始めてからの経過時間（ｔ４  −ｔ０  ）が所定の遅延時間Δｔに達すると、遅延制御回路１２から読み出し制御回路５へ読み出し開始指令が送出される。読み出し制御回路５は読み出し開始指令に応答し、そのゲート制御端子ＯＧ１、アウトプットイネーブル端子ＯＥ１およびチップセレクト端子ＯＣＳ１を“Ｌ”レベルに遷移させると共に、アドレス信号を読み出し用アドレスバス７上へ送出する。
【００３７】
この結果、メモリＭ１の前記アドレス信号で指定される記憶領域から順に、出力データＤout が順次読み出される。その後は、図４(c) に示したように、メモリＭ２への書き込み動作とメモリＭ１からの読み出し動作とが平行して行われるのでデータ遅延が発生する。
【００３８】
時刻ｔ６  において、メモリＭ２の記憶容量がなくなると、書き込み制御回路４はゲート制御端子ＷＧ３、ライトイネーブル端子ＷＥ３およびチップセレクト端子ＷＣＳ３を“Ｌ”レベルに遷移させる。この結果、入力データＤinはメモリＭ３へ順次書き込まれる。その後は、図４(d) に示したように、メモリＭ３への書き込み動作とメモリＭ１からの読み出し動作とが平行して行われてる。
【００３９】
時刻ｔ８  において、図４(e) に示したように、メモリＭ１からの読み出しが完了すると、読み出し制御回路５は、そのゲート制御端子ＯＧ２、アウトプットイネーブル端子ＯＥ２およびチップセレクト端子ＯＣＳ２を“Ｌ”レベルに遷移させる。この結果、図４(f) に示したように、メモリＭ３への書き込み動作とメモリＭ２からの読み出し動作とが平行して行われるようになる。
【００４０】
時刻ｔ１０において、入力データＤinの書き込みが全て完了すると、図４(g) に示したように、これ以後はメモリＭ２からの読み出しのみが行われ、時刻ｔ１２以降は、図４(h) に示したように、メモリＭ３からの読み出しのみが行われる。
【００４１】
なお、メモリＭ１からの読み出しが完了する時刻ｔ８  以降であれば、次の入力データの書き込みが可能になるので、それ以後に上記した書き込み制御および読み出し制御を繰り返すことで、次々と入力される各データに対するデータ遅延が可能になる。
【００４２】
さらに、書き込みアドレスがメモリ３の最終アドレスに達した時点でも入力データＤinの書き込みが終了しない場合には、再びメモリ１へ書き込み始めても良い。このように、入力データＤinをメモリ１から順に各メモリへ、所定の順序で循環的に書き込むと共に、読み出す際も、入力データＤinをメモリ１から順に、所定の順序で循環的に読み出すようにすれば、大きな入力データも少ないメモリ容量で遅延させることができる。
【００４３】
【発明の効果】
本発明によれば，以下のような効果が達成される。
【００４４】
(1) 請求項１によれば、高価なＦＩＦＯメモリを用いることなくデータ遅延装置を構成することができる。また、書き込み／読み出しメモリとしてＤＲＡＭを用いれば、メモリ１個当たりの記憶容量を大きくすることができるので、同一の遅延制御を少ないメモリ個数で達成することができる。したがって、書き込みおよび読み出しのための制御が簡素化される。
【００４５】
(2) 請求項２によれば、入力データを各メモリへ循環的に書き込むことができるので、大きな入力データも少ないメモリ容量で遅延させることができる。
【００４６】
(3) 請求項３によれば、各メモリを共通バスを介して接続することができるので、メモリの接続数が増えてもデータおよび制御信号の転送が容易になる。
【図面の簡単な説明】
【図１】本発明の機能ブロック図である。
【図２】本発明の一実施形態であるデータ遅延装置のブロック図である。
【図３】図１の構成を具体的に示したブロック図である。
【図４】本発明の基本的な動作を模式的に表現した図である。
【図５】図３のタイミングチャートである。
【図６】１パス２カラー方式のデジタル複写機のブロック図である。
【図７】複数のＦＩＦＯメモリを直列に接続して構成された従来の遅延装置のブロック図である。
【図８】複数のＦＩＦＯメモリを並列に接続して構成された従来の遅延装置のブロック図である。
【符号の説明】
Ｍ１〜Ｍｎ…メモリ、６…書き込み用アドレスバス、７…読み出し用アドレスバス、８…書き込み用データバス、９…読み出しデータバス、１０ａ、１０ｂ、１０ｃ…アドレスバス切換回路、１１ａ、１１ｂ、１１ｃ…データバス切換回路、１００…書き込み制御手段、２００…遅延手段、３００…読み出し制御手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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