(57)【特許請求の範囲】
【請求項１】
複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする方法において、
前記符号化ビットのうち高い重要度を有する符号化ビットと、相対的に低い重要度を有する符号化ビットとのために、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、
前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む過程と、
前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、
前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、
所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを一番目の行から最後の行まで列方向に順次に読み出す過程と、
を含むことを特徴とする方法。
【請求項２】
前記第１読み出し領域から読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記第２読み出し領域から読み出される符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする過程をさらに含むことを特徴とする請求項１記載の方法。
【請求項３】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記第１読み出し領域及び前記第２読み出し領域から読み出されるビットは、それぞれ２ビット単位で交代に読み出されることを特徴とする請求項１記載の方法。
【請求項４】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記第１読み出し領域及び前記第２読み出し領域から読み出されるビットは、それぞれ３ビット単位で交代に読み出されることを特徴とする請求項１記載の方法。
【請求項５】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファの領域に補助ビットを挿入することを特徴とする請求項１記載の方法。
【請求項６】
前記補助ビットは、前記第１書き込み領域の符号化ビットの後に挿入されることを特徴とする請求項５記載の方法。
【請求項７】
前記補助ビットは、前記バッファ領域内の前記第２書き込み領域の符号化ビットの次に挿入されることを特徴とする請求項５記載の方法。
【請求項８】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項１記載の方法。
【請求項９】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項１記載の方法。
【請求項１０】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項１記載の方法。
【請求項１１】
複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする方法において、
前記符号化ビットのうち高い重要度を有する符号化ビットと、相対的に低い重要度を有する符号化ビットとのために、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、
前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む過程と、
前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、
前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、
前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち所定の変調方式によって決定された数だけの行を、前記第１読み出し領域と第２読み出し領域との間に交換して再配列する過程と、
前記第１読み出し領域及び第２読み出し領域から構成された前記全体バッファ領域の行を一番目の行から最後の行まで列方向に順次に読み出す過程と、
を含むことを特徴とする方法。
【請求項１２】
前記第１読み出し領域から読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記第２読み出し領域から読み出される符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする過程をさらに含むことを特徴とする請求項１１記載の方法。
【請求項１３】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記第１読み出し領域及び前記第２読み出し領域から読み出されるビットは、それぞれ２ビット単位で交代に読み出されることを特徴とする請求項１１記載の方法。
【請求項１４】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記第１読み出し領域及び前記第２読み出し領域から読み出されるビットは、それぞれ３ビット単位で交代に読み出されることを特徴とする請求項１１記載の方法。
【請求項１５】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファの領域に補助ビットを挿入することを特徴とする請求項１１記載の方法。
【請求項１６】
前記補助ビットは、前記第１書き込み領域の符号化ビットの後に挿入されることを特徴とする請求項１５記載の方法。
【請求項１７】
前記補助ビットは、前記バッファ領域内の前記第２書き込み領域の符号化ビットの次に挿入されることを特徴とする請求項１５記載の方法。
【請求項１８】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項１１記載の方法。
【請求項１９】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項１１記載の方法。
【請求項２０】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項１１記載の方法。
【請求項２１】
移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする方法において、
前記符号化ビットのうち高い重要度を有する符号化ビットを第１バッファに書き込み、相対的に低い重要度を有する符号化ビットを第２バッファに書き込む動作において、前記第１バッファのサイズが前記高い重要度を有する符号化ビットの総数の保存に対して足りている場合、前記高い重要度を有する符号化ビットのストリームを前記第１バッファの一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２バッファの一番目の列から最後の列まで行方向に順次に書き込むかまたは前記相対的に低い重要度を有する符号化ビットのストリームを前記第２バッファの最後の列から一番目の列まで行方向に順次に書き込む過程と、
前記第１バッファのサイズが前記高い重要度を有する符号化ビットの総数の保存に対して足りない場合、前記高い重要度を有する符号化ビットのうち前記第１バッファに書き込まれない符号化ビットを前記第２バッファに前記列のうち一番目の列から行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２バッファ内の残りの領域内に行方向に順次に書き込む過程と、
前記第１バッファ及び第２バッファの前記列を所定の規則によって交換して再配列する過程と、
所定の変調方式によって決定された数だけのビットを前記第１バッファ及び前記第２バッファから交代に読み出す動作において、前記ビットを一番目の行から最後の行まで列方向に順次に読み出す過程と、
を含むことを特徴とする方法。
【請求項２２】
前記第１バッファから読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記第２バッファから読み出した符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする過程をさらに含むことを特徴とする請求項２１記載の方法。
【請求項２３】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記第１バッファから読み出されるビット及び前記第２バッファから読み出されるビットは、２ビット単位で交代に読み出されることを特徴とする請求項２１記載の方法。
【請求項２４】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記第１バッファから読み出されるビット及び前記第２バッファから読み出されるビットは、３ビット単位で交代に読み出されることを特徴とする請求項２１記載の方法。
【請求項２５】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファの領域に補助ビットを挿入することを特徴とする請求項２１記載の方法。
【請求項２６】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項２１記載の方法。
【請求項２７】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項２１記載の方法。
【請求項２８】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項２１記載の方法。
【請求項２９】
前記第１バッファの書き込み領域及び前記第２バッファの書き込み領域は、同一のサイズを有することを特徴とする請求項２１記載の方法。
【請求項３０】
伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする装置において、
高い重要度を有する符号化ビットと、相対的に低い重要度を有する符号化ビットとのために、第１書き込み領域と第２書き込み領域とを有するバッファ領域を備え、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の一番目の列から最後の列まで行方向に順次に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列するためのインターリーバと、
前記バッファ領域の前記列を同一のサイズを有する第１読み出し領域と第２読み出し領域に分割し、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に順次に読み出し、前記読み出された符号化ビットを多重化するマルチプレクサと、
を含むことを特徴とする装置。
【請求項３１】
前記バッファの第１読み出し領域から読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記バッファの第２読み出し領域から読み出される符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする変調部をさらに備えることを特徴とする請求項３０記載の装置。
【請求項３２】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記インターリーバ内に備わった前記バッファの前記それぞれの第１読み出し領域及び第２読み出し領域から読み出されるビットは、２ビット単位で交代に読み出されることを特徴とする請求項３０記載の装置。
【請求項３３】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記インターリーバ内に備わった前記バッファの前記それぞれの第１読み出し領域及び第２読み出し領域から読み出されるビットは、３ビット単位で交代に読み出されることを特徴とする請求項３０記載の装置。
【請求項３４】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファ領域に補助ビットを挿入することを特徴とする請求項３０記載の装置。
【請求項３５】
前記インターリーバは、前記補助ビットを前記第１書き込み領域と前記第２書き込み領域との間に挿入することを特徴とする請求項３４記載の装置。
【請求項３６】
前記インターリーバは、前記補助ビットを前記第２書き込み領域の符号化ビットの次に挿入することを特徴とする請求項３４記載の装置。
【請求項３７】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項３０の装置。
【請求項３８】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項３０記載の装置。
【請求項３９】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項３０記載の装置。
【請求項４０】
伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする装置において、
高い重要度を有する符号化ビットと、相対的に低い重要度を有する符号化ビットとのために、第１書き込み領域と第２書き込み領域とを有するバッファ領域を備え、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の一番目の列から最後の列まで行方向に順次に書き込むかまたは前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の最後の列から一番目の列まで行方向に順次に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列し、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に分割し、前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち所定の変調方式によって決定された数だけの行を前記第１読み出し領域と第２読み出し領域との間に交換して再配列するためのインターリーバを含むことを特徴とする装置。
【請求項４１】
前記バッファの第１読み出し領域から読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記バッファの第２読み出し領域から読み出される符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする変調部をさらに備えることを特徴とする請求項４０記載の装置。
【請求項４２】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記インターリーバ内に備わった前記バッファの前記それぞれの第１読み出し領域及び第２読み出し領域から読み出されるビットは、２ビット単位で交代に読み出されることを特徴とする請求項４０記載の装置。
【請求項４３】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記インターリーバ内に備わった前記バッファの前記それぞれの第１読み出し領域及び第２読み出し領域から読み出されるビットは、３ビット単位で交代に読み出されることを特徴とする請求項４０記載の装置。
【請求項４４】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファ領域に補助ビットを挿入することを特徴とする請求項４０記載の装置。
【請求項４５】
前記インターリーバは、前記補助ビットを前記第１書き込み領域と前記第２書き込み領域との間に挿入することを特徴とする請求項４４記載の装置。
【請求項４６】
前記インターリーバは、前記補助ビットを前記第２書き込み領域の符号化ビットの次に挿入することを特徴とする請求項４４記載の装置。
【請求項４７】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項４０の装置。
【請求項４８】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項４０記載の装置。
【請求項４９】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項４０記載の装置。
【請求項５０】
伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器を備える移動通信システムの送信装置で、所定の符号化率によって符号化された符号化ビットをインターリーブする装置において、
高い重要度を有する符号化ビットのストリームを一番目の列から最後の列まで行方向に順次に書き込む第１バッファと、前記相対的に低い重要度を有する符号化ビットのストリームを一番目の列から最後の列まで行方向に順次に書き込む第２バッファかまたは前記相対的に低い重要度を有する符号化ビットのストリームを最後の列から一番目の列まで行方向に順次に書き込む第２バッファを含み、前記第１バッファ及び第２バッファ内の前記列を所定の規則によって交換して再配列するインターリーバと、
所定の変調方式によって決定された数だけのビットを前記第１バッファ及び前記第２バッファから交代に読み出す動作において、前記第１バッファ及び第２バッファそれぞれの一番目の行から最後の行まで列方向に順次に読み出すマルチプレクサとを備え、
前記第１バッファのサイズが前記高い重要度を有する符号化ビットの総量に対して足りない場合、前記インターリーバは、前記高い重要度を有する符号化ビットのうち前記第１バッファに書き込まれなかった符号化ビットを前記第２バッファ内の前記列のうち一番目の列から行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２バッファ内の残りの領域内に行方向に順次に書き込む
ことを特徴とする装置。
【請求項５１】
前記第１バッファの書き込み領域から読み出される符号化ビットをシンボルの第１信頼度を有する位置にマッピングし、前記第２バッファの書き込み領域から読み出される符号化ビットを前記第１信頼度より低い第２信頼度を有する位置にマッピングする変調部をさらに備えることを特徴とする請求項５０記載の装置。
【請求項５２】
前記符号化ビットを変調する方式が１６ＱＡＭである場合、前記インターリーバ内に備わった前記第１バッファ及び前記第２バッファから読み出されるビットは２ビット単位で交代に読み出されることを特徴とする請求項５０記載の装置。
【請求項５３】
前記符号化ビットを変調する方式が６４ＱＡＭである場合、前記インターリーバ内に備わった前記第１バッファ及び前記第２バッファから読み出されるビットは３ビット単位で交代に読み出されることを特徴とする請求項５０記載の装置。
【請求項５４】
前記符号化ビットを書き込んだ後、使用されなかった残りのバッファ領域に補助ビットを挿入することを特徴とする請求項５０記載の装置。
【請求項５５】
前記高い重要度を有する符号化ビットは、システマティックビットであることを特徴とする請求項５０記載の装置。
【請求項５６】
前記低い重要度を有する符号化ビットは、パリティビットであることを特徴とする請求項５０記載の装置。
【請求項５７】
前記高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率は、前記所定の符号化率によって決定されることを特徴とする請求項５０記載の装置。
【請求項５８】
前記第１バッファと前記第２バッファは同一のサイズを有することを特徴とする請求項５０記載の装置。
【請求項５９】
システマティックビット、及びパリティビットを生成するためにデータビットをターボ符号化する過程と、
前記システマティックビットのレート、及び前記パリティビットのレートをそれぞれ送信レートに適合させる過程と、
レートが適合された前記システマティックビットを第１のインターリーバ内に一行ずつ書き込み、レートが適合された前記パリティビットを第２のインターリーバ内に一行ずつ書き込む過程と、
前記第１のインターリーバ及び前記第２のインターリーバ内の列間の交換再配列を所定の規則によって実行する過程と、
前記第１のインターリーバ及び前記第２のインターリーバから、交換再配列されたビットを一列ずつ交代に収集する過程と、
前記第１のインターリーバ及び前記第２のインターリーバから収集されたビットを、変調する方式に基づいて１つの変調シンボルにマッピングする過程と、
前記変調シンボルを送信する過程と、
前記変調シンボルを受信する過程と、
前記変調シンボルを、変調する方式に基づいて収集されたビットに復調する過程と、
前記収集されたビットを、第１のデインターリーバ及び第２のデインターリーバに交代に入力する過程と、
前記第１のデインターリーバ及び前記第２のデインターリーバ内の列間の交換再配列を所定の規則を参照して実行する過程と、
前記第１のデインターリーバ及び前記第２のデインターリーバの出力信号のレートを元のレートに戻す過程とを有し、
前記第１のデインターリーバのサイズと前記第２のデインターリーバのサイズとが同一である
ことを特徴とする通信システムにおけるデータ通信のための方法。
【請求項６０】
システマティックビット、及びパリティビットを生成するためにデータビットをターボ符号化する過程と、
前記システマティックビットのレート、及び前記パリティビットのレートをそれぞれ送信レートに適合させる過程と、
レートが適合された前記システマティックビットを第１のインターリーバ内に一行ずつ書き込み、レートが適合された前記パリティビットを第２のインターリーバ内に一行ずつ書き込む過程と、
前記第１のインターリーバ及び前記第２のインターリーバ内の列間の交換再配列を実行する過程と、
前記第１のインターリーバ及び前記第２のインターリーバから、交換再配列されたビットを一列ずつ交代に収集する過程と、
前記第１のインターリーバ及び前記第２のインターリーバから収集されたビットを、変調する方式に基づいて１つの変調シンボルにマッピングする過程とを有し、
前記第１のインターリーバのサイズと前記第２のインターリーバのサイズとが同一である
ことを特徴とする通信システムにおけるデータ伝送のための方法。
【請求項６１】
もし、レートが適合された前記システマティックビットの数が、レートが適合された前記パリティビットの数より少ない場合、レートが適合された前記パリティビットの一部分が、前記第１のインターリーバ内のレートが適合された前記システマティックビットの次に書き込まれることを特徴とする請求項５９記載の方法。
【請求項６２】
もし、レートが適合された前記システマティックビットの数が、レートが適合された前記パリティビットの数より多い場合、レートが適合された前記システマティックビットの一部分が、前記第２のインターリーバ内のレートが適合された前記パリティビットの前に書き込まれることを特徴とする請求項６０記載の方法。
【請求項６３】
もし、変調する方式が１６ＱＡＭである場合、前記第１のインターリーバ及び前記第２のインターリーバから一列ずつ交代に２ビットを出力することを特徴とする請求項６０記載の方法。
【請求項６４】
もし、変調する方式が１６ＱＡＭである場合、前記第１のインターリーバからの２ビットと、前記第２のインターリーバからの２ビットを、１つの変調シンボルにマッピングすることを特徴とする請求項６０記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、符号分割多重接続移動通信システムにおけるデータ送／受信装置及び方法に関し、特に、伝送されるデータビットの信頼度を向上させるデータ送／受信装置及び方法に関する。
【０００２】
【従来の技術】
通信システムにおいて、送信された信号を歪みや雑音なしで受信することは現実的に不可能である。特に、無線ネットワークを通して信号を送信及び受信する移動通信システムは、有線ネットワークを通して信号を送信及び受信する通信システムに比べて、歪みや雑音の影響を受けやすい。
【０００３】
従って、歪みや雑音の影響を最小化するために多様な技術が提案されてきた。その代表的な技術がエラーコントロールコーディング(error control coding)技法である。前記エラーコントロールコーディング技法のために使用されるコードは、メモリレス(memoryless)コードとメモリ(memory)コードに区分される。前記メモリレスコードとしては、線形ブロックコードがあり、前記メモリコードとしては、コンボルーション(Convolutional)コード及びターボ(Turbo)コードがある。このコードを生成する装置をチャネル符号器と称し、その出力は、使用するエラーコントロールコーディング技法によってシステマティック(systematic)ビットとパリティ(parity)ビットに区別される。前記システマティックビットとパリティビットに区別して出力するエラーコントロールコーディング技法に使用される代表的なコードはターボコードがある。勿論、前記ターボコード以外にもシステマティックビットとパリティビットを区別して出力する、コンボルーションコードの一種であるシステマティックコンボルーションコードがある。ここで、前記システマティックビットは、伝送しようとする実際の信号を意味し、前記パリティビットは、伝送時に発生したエラーを復号時に補正するために追加される信号である。しかしながら、エラーコントロールコーディングされた信号であっても、システマティックビットまたはパリティビットにバーストエラー(Burst Error)が発生すると、前記バーストエラーを補正することが容易でない。このような現象は、フェーディング(fading)チャネルを信号が通過する時によく発生し、この現象を防止するためには、インターリービング(interleaving)技術が使用される。
【０００４】
前記インターリービング技術は、損傷した部分を特定の位置に集中させずに多数の位置に分散させることによって、前記バーストエラーをより効率的に克服するために使用される。
【０００５】
前記インターリーブされた信号は、デジタル変調器(Digital Modulator)においてシンボル単位でマッピング(mapping)される。この時、前記変調器の次数(order)が増加すると、１つのシンボルに含まれるビット数も増加する。特に、１６ＱＡＭ以上の高い次数(high order)の変調方式である場合、１つのシンボルは４ビット以上の情報ビットを含み、前記情報ビットは、信頼度(reliability)によって分類されることができる。ここで、送信器によって１つのシンボルを変調する過程において、シンボルがＸ−Ｙ軸上で左／右側または上／下側のように大きい(macro)領域で２ビット(bits)を表現する時、前記シンボルは“高い信頼度(high reliability)”を有し、小さい(micro)領域で２ビットを表現するシンボルは“低い信頼度(low reliability)”を有する。
【０００６】
図１は、高速ダウンリンクパケットアクセス(High Speed Downlink Packet Access: 以下、ＨＳＤＰＡと称する)無線通信システムにおける送信器の構造を示す概略図である。図１に示すように、前記送信器は、チャネル符号器、インターリーバ(interleaver)、及び変調器から構成される。
【０００７】
図１を参照すると、ＣＲＣ部(CRC generator)１１０においてエラー検出用のデータであるＣＲＣ(Cyclic Redundancy Check)ビットが追加された情報ビットは、チャネル符号化部(channel encoder)１２０に入力され、前記チャネル符号化部１２０は、前記ＣＲＣビットが追加された情報ビットを所定の符号化過程を通して符号化して符号化ビットを出力する。前記符号化ビットは、システマティックビットＳ及びパリティビットＰである。前記チャネル符号化部１２０は、前記情報ビットを符号化するために少なくとも１つの符号化率を有する。前記符号化率は、１／２、３／４などがある。さらに、前記チャネル符号器１２０が１／３または１／５の符号化率を有する母符号(mother code)に基づいてシンボル穿孔またはシンボル反復を通して複数の符号化率を支援する場合、支援する複数の符号化率から使用する特定の符号化率を選択する動作が必要になる。図１において、例えば、前記チャネル符号化部１２０が制御部１６０の制御下で前記符号化率を決定する。前記符号化ビットはレートマッチング部(Rate Matcher)１３０によってレートマッチングされる。通常的に、前記レートマッチングは、トランスポートチャネル(transport channel)がマルチプレキシング(multiplexing)されるか、前記符号化部１２０の出力シンボルが無線上で伝送されるシンボルの数と一致しない場合に、前記符号化ビットに対する反復(Repetition)及び穿孔(Puncturing)を通して遂行される。前記レートマッチング部１３０の穿孔または反復機能は、前記チャネル符号化部１２０の符号化率を調節するために遂行される穿孔または反復機能と同一であり、前記機能を統合することができる。つまり、前記チャネル符号化部１２０及び前記レートマッチング部１３０は、１つの ブロックで表現されることができるが、図１においては、その機能を分離して表現する。前記レートマッチング部１３０によってレートマッチングされた符号化ビットは、インターリーバ(Interleaver)１４０によってインターリーブされる。前記インターリービング動作は、伝送中にデータ損失が発生しても、データ損失を最小化する。前記インターリーブされた符号化ビットは、変調部(Modulator)１５０において、ＱＰＳＫ(Quadrature Phase shift Keying)、８ＰＳＫ(8-ary Phase shift Keying)、１６ＱＡＭ、６４ＱＡＭなどの変調方式によってシンボルマッピングされる。制御部１６０は、現在の無線チャネルの状態によって前記チャネル符号化部１２０の符号化動作及び前記変調部１５０の変調方式を制御する。前記ＨＳＤＰＡ無線通信システムにおいて、無線環境によってＱＰＳＫ、８ＰＳＫ、１６ＱＡＭ、６４ＱＡＭの変調方式のいずれか１つを選択するためにＡＭＣＳ(Adaptive Modulation and Coding Scheme)を前記制御部１６０に対して使用する。
【０００８】
図示されていないが、符号分割多重接続方式を使用する移動通信システムは、伝送するデータをウォルシュ符号Ｗ及び直交符号ＰＮを使用して拡散することによって、対応する移動端末機(User Equipment: ＵＥ)が前記データを伝送するチャネル及び前記データを伝送する基地局(Node B)を区分することができる。
【０００９】
前述した送信器の構造において、前記チャネル符号化部１２０から出力されたシステマティックビット及びパリティビットは相違なる重要度(priority)を有する。言い換えると、伝送するデータに所定の比率でエラーが発生した場合、前記ステマティックビットにエラーが発生する時に比べて、前記パリティビットにエラーが発生する時に、相対的に受信器においてより正確に復号(decoding)を遂行することができる。その理由は、前述したように、実質的なデータビットはシステマティックビットであり、パリティビットは、伝送中に発生したエラーを復号時に補正するために追加されるビットであるからである。前記理由によって、シンボルマッピング(ＳＭＰ)技術が提案され、前記ＳＭＰ技術は、本願出願人によって２００１年４月４日付けに出願された大韓民国出願番号第２００１−１７９２５号に開示されている。
【００１０】
前記ＳＭＰ技術は、前記パリティビットより高い重要度を有するシステマティックビットのエラー確率を低減することによってシステムの性能を向上させる。つまり、前記ＳＭＰ技術は、前記変調器１５０において所定の変調方式によってシンボルマッピング時に、高い重要度を有するシステマティックビットはシンボルを構成するビットのうち高い信頼度を有するビットにマッピングされるようにし、相対的に低い重要度を有するパリティビットは低い信頼度を有するビットにマッピングされるようにする。従って、従来の移動通信システムの送信器において、重要度に関係なく符号化ビットをインターリーブするインターリーバ１４０に対する改善が必要になる。つまり、前記ＳＭＰ技術を適用するためには、システマティックビットとパリティビットを区分してインターリーブすることができるように、前記インターリーバ１４０が改善されるべきである。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、前記ＳＭＰ技術のためにインターリーバを具現することにおいて、複雑度を低減し、かつ、既存のアルゴリズムとの互換性の確保する方法を提供することにある。
【００１２】
本発明の他の目的は、重要度によって信頼度を差別マッピングするＳＭＰ技術を具現することによって無線通信システムの性能を向上させるデータ送／受信装置及び方法を提供することにある。
【００１３】
本発明のまた他の目的は、無線通信システムにおいて、ＳＭＰを効果的に具現する方法を提供することにある。
【００１４】
本発明のまた他の目的は、 無線通信システムのインターリーバのアルゴリズムを提供することにある。
【００１５】
本発明のまた他の目的は、無線移動通信システムにおいて、ＳＭＰを具現するための装置を提供することにある。
【００１６】
本発明のまた他の目的は、ＳＭＰの具現において、複雑度を低減する装置及び方法を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、本発明は、既存のインターリービング方法と比較して、複雑度の増加及びアルゴリズムの変化を最小化してＳＭＰを具現する新しい方法を提示し、さらに、その方法が適用できる条件を提供することにある。
【００１８】
本発明の第１特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする方法を提供する。前記方法は、前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む過程と、前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に順次に読み出す過程と、から構成される。
【００１９】
本発明の第２特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする方法を提供する。前記方法は、前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む過程と、前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち所定の変調方式によって決定された数だけの行を、前記第１読み出し領域と第２読み出し領域との間に交換して再配列する過程と、前記第１読み出し領域及び第２読み出し領域から構成された前記全体バッファ領域の行を一番目の行から最後の行まで列方向に順次に読み出す過程と、から構成される。
【００２０】
本発明の第３特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする方法を提供する。前記方法は、前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち最後の列から一番目の列まで行方向に逆順に書き込む動作において、前記符号化ビットのストリームを前記第２書き込み領域内の最後の行から一番目の行まで逆方向に書き込む過程と、前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に順次に読み出す過程と、から構成される。
【００２１】
本発明の第４特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする方法を提供する。前記方法は、前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって、前記バッファの領域を第１書き込み領域と第２書き込み領域に区分する過程と、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち最後の列から一番目の列まで行方向に逆順に書き込む動作において、前記符号化ビットのストリームを前記第２書き込み領域内の最後の行から一番目の行まで逆方向に書き込む過程と、前記バッファ領域の前記列を所定の規則によって交換して再配列する過程と、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に両分する過程と、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に順次に読み出す過程と、から構成される。
【００２２】
本発明の第５特徴によると、本発明は、それぞれ複数の行及び列から構成されたビットを書き込む領域を有する２つのバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする方法を提供する。前記方法は、前記符号化ビットのうち高い重要度を有する符号化ビットを第１バッファに書き込み、相対的に低い重要度を有する符号化ビットを第２バッファに書き込む動作において、前記高い重要度を有する符号化ビットのストリームを前記第１バッファの前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２バッファの前記列のうち一番目の列から最後の列まで行方向に順次に書き込む過程と、前記第１バッファ及び第２バッファの前記列を所定の規則によって交換して再配列する過程と、所定の変調方式によって決定された数だけのビットを前記第１バッファ及び前記第２バッファから交代に読み出す動作において、前記ビットを前記それぞれの第１バッファ及び第２バッファの行のうち一番目の行から最後の行まで列方向に順次に読み出す過程と、から構成される。
【００２３】
本発明の第６特徴によると、本発明は、伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする装置を提供する。前記装置は、高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によってその内部に備わったバッファの領域を第１書き込み領域と第２書き込み領域に区分し、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列するインターリーバと、前記バッファ領域の前記列を同一のサイズを有する第１読み出し領域と第２読み出し領域に分割し、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出す動作において、前記ビットを前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に順次に読み出し、前記読み出された符号化ビットを多重化するマルチプレクサと、から構成される。
【００２４】
本発明の第７特徴によると、本発明は、伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする装置を提供する。前記装置は、高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって前記バッファの領域を第１書き込み領域と第２書き込み領域に区分し、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列し、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に分割し、前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち所定の変調方式によって決定された数だけの行を前記第１読み出し領域と第２読み出し領域との間に交換して再配列するインターリーバを含む。
【００２５】
本発明の第８特徴によると、本発明は、伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする装置を提供する。前記装置は、高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって前記バッファの領域を第１書き込み領域と第２書き込み領域に区分し、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち最後の列から一番目の列まで行方向に書き込む時、前記符号化ビットのストリームを前記第２書き込み領域内の最後の行から一番目の行まで逆方向に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列するインターリーバと、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域と第２読み出し領域に分割し、所定の変調方式によって決定された数だけのビットを前記第１読み出し領域及び前記第２読み出し領域から交代に読み出し、前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち一番目の行から最後の行まで列方向に符号化ビットを順次に読み出し、前記読み出された符号化ビットを多重化するマルチプレクサと、を含む。
【００２６】
本発明の第９特徴によると、本発明は、伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする装置を提供する。前記装置は、高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって前記バッファの領域を第１書き込み領域と第２書き込み領域に区分し、前記高い重要度を有する符号化ビットのストリームを前記第１書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込み、前記相対的に低い重要度を有する符号化ビットのストリームを前記第２書き込み領域内の前記列のうち最後の列から一番目の列まで行方向に書き込む時、前記符号化ビットのストリームを前記第２書き込み領域内の最後の行から一番目の行まで逆方向に書き込み、前記バッファ領域の前記列を所定の規則によって交換して再配列し、前記バッファ領域の前記行を同一のサイズを有する第１読み出し領域及び第２読み出し領域に分割し、前記それぞれの第１読み出し領域及び第２読み出し領域の行のうち所定の変調方式によって決定された数だけの行を前記第１読み出し領域と第２読み出し領域との間に交換して再配列するインターリーバを含む。
【００２７】
本発明の第１０特徴によると、本発明は、伝送しようとするデータを所定の符号化率によって高い重要度を有する符号化ビット及び相対的に低い重要度を有する符号化ビットから構成された符号化ビットに符号化する符号化器、及び複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの送信装置において、所定の符号化率によって符号化された符号化ビットをインターリーブする装置を提供する。前記装置は、高い重要度を有する符号化ビットのストリームを書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む第１バッファと、前記相対的に低い重要度を有する符号化ビットのストリームを書き込み領域内の前記列のうち一番目の列から最後の列まで行方向に順次に書き込む第２バッファを含み、前記第１バッファ及び第２バッファ内の書き込み領域の前記列を所定の規則によって交換して再配列するインターリーバと、所定の変調方式によって決定された数だけのビットを前記第１バッファの書き込み領域及び前記第２バッファの書き込み領域から交代に読み出す動作において、前記それぞれの第１バッファの書き込み領域及び第２バッファの書き込み領域の行のうち一番目の行から最後の行まで列方向に順次に読み出さし、前記読み出された符号化ビットを多重化するマルチプレクサと、を含む。
【００２８】
本発明の第１１特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの受信装置において、所定の復調方式によって復調された符号化ビットをデインターリーブする方法を提供する。前記方法は、前記符号化ビットを所定の周期で逆多重化する過程と、前記バッファを同一のサイズを有する第１書き込み領域と第２書き込み領域に分割する過程と、前記逆多重化された１つの出力を前記第１書き込み領域に順次に書き込み、前記逆多重化された他の出力を前記第２書き込み領域に順次に書き込む過程と、前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって前記バッファを第１読み出し領域と第２読み出し領域に区分する過程と、前記高い重要度を有する符号化ビットと前記相対的に低い重要度を有する符号化ビットとの比率によって前記第１読み出し領域及び前記第２読み出し領域から符号化ビットを読み出す過程と、から構成される。
【００２９】
本発明の第１２特徴によると、本発明は、複数の行及び列から構成されたビットを書き込む領域を有するバッファを備える移動通信システムの受信装置において、所定の復調方式によって復調された符号化ビットをデインターリーブする装置を提供する。前記装置は、前記バッファの使用領域を同一のサイズを有する第１書き込み領域と第２書き込み領域に分割し、前記逆多重化された１つの出力を前記第１書き込み領域に順次に書き込み、前記逆多重化された他の出力を前記第２書き込み領域に順次に書き込み、前記使用領域を前記符号化ビットのうち高い重要度を有する符号化ビットと相対的に低い重要度を有する符号化ビットとの比率によって第１読み出し領域と第２読み出し領域に区分し、前記高い重要度を有する符号化ビットと前記相対的に低い重要度を有する符号化ビットとの比率によって前記第１読み出し領域及び前記第２読み出し領域から符号化ビットを読み出し、前記読み出された符号化ビットをデインターリーブするデインターリーバを含む。
【００３０】
【発明の実施の形態】
以下、本発明に従う好適な実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明確にする目的で、関連した公知機能または構成に関する具体的な説明は省略する。
【００３１】
本発明は、ＳＭＰ技術を適用するために要求されるインターリーバの具現例を提供する。通常的に、移動通信システムにおいて、それぞれシンボルにマッピングされるシステマティックビットの量(数)及びパリティビットの数は、符号化率及び変調方式によって異なる。従って、前記システマティックビット及びパリティビットの数を調節するためには、変調器の入力が前記条件によって適したパターンで形成されるべきである。つまり、前記ＳＭＰ技術を適用するためのインターリーバは、システマティックビット及びパリティビットを区分してインターリービングを遂行することができるように、前記インターリーバが改善されるべきである。前記変調器の前段に位置するインターリーバを具現する方法は、与えられた条件によって様々な方法がある。
【００３２】
前記インターリーバを改善する方法は、前記インターリーバを物理的に区分する方法及び論理的に区分する方法に分けられる。前記物理的に区分する方法は、高い重要度を有する符号化ビットをインターリーブするためのインターリーバと低い重要度を有する符号化ビットをインターリーブするためのインターリーバを別に備える方法である。前記論理的に区分する方法は、１つのインターリーバ内の備わるバッファの貯蔵領域を高い重要度を有する符号化ビットを貯蔵するための領域及び低い重要度を有する符号化ビットを貯蔵するための領域に区分して使用する方法である。
【００３３】
１．物理的に区分する方法
図２は、物理的に区分された２つのインターリーバを利用してＳＭＰ技術が適用された高速パケット伝送システムの構造を示す。図２に示す構造は、物理的に区分された２つのインターリーバを備え、前記システマティックビットＳ及び前記パリティビットＰは別のインターリーバによって区別してインターリーブされる。このために、分配部(distributor)２４０、２つのインターリーバ２５０及び２６０、及び並／直列変換部(Ｐ／Ｓ変換部)２７０が要求される。
【００３４】
図２を参照すると、前記分配部２４０は、入力される符号化ビットを２つのインターリーバ２５０及び２６０に適切に分配する。例えば、前記分配部２４０は、前記符号化ビットのうち高い重要度を有するビットは第１インターリーバ２５０に分配し、前記高い重要度を有するビットより低い重要度を有するビットは第２インターリーバ２６０に分配する。さらに、前記分配部２４０は、符号化のための符号化率が非対称である場合、前記符号化ビットの重要度及び符号化率によって前記符号化ビットを前記第１インターリーバ２５０及び前記第２インターリーバ２６０に均等に分配することができる。一方、前記第１インターリーバ２５０及び前記第２インターリーバ２６０は、前記分配部２４０から分配される符号化ビットをそれぞれインターリーブし、前記インターリーブされた符号化ビットを並列にＰ／Ｓ変換部２７０に出力する。前記Ｐ／Ｓ変換部２７０は、符号化率及び変調方式によって並列に入力される前記インターリーブされた符号化ビットを適したビットストリーム(stream)の形態を有する直列データに変換する。このために、前記Ｐ／Ｓ変換部２７０は、前記符号化率及び前記変調方式による制御器の制御によって変動周期で前記２つの入力を選択して直列化することができるべきである。
【００３５】
前記物理的に区分された２つのインターリーバを利用してＳＭＰ技術を適用した例を図３乃至図５に示す。
【００３６】
図３を参照すると、符号化率が１／２であり、２つのインターリーバ２５０及び２６０にシステマティックビットＳ及びパリティビットＰが適切に分配された場合、変調部２８０によって、前記システマティックビットはそれぞれのシンボルの高い信頼度を有するＨ位置に、パリティビットは低い信頼度を有するＬ位置にマッピングされることができる。ここで、前記分配部２４０は、特別な役割を遂行せずに除去されることができ、Ｐ／Ｓ変換部２７０は単純なマルチプレクサ(ＭＵＸ)の役割を遂行する。
【００３７】
図４を参照すると、符号化率が３／４であり、インターリーバ２５０及び２６０がシステマティックビット及びパリティビットを十分収容する場合、図３と関連して、前記変調部２８０の出力パターンは、最適の形態になることができる。同様に、図４の分配部２４０も特別な役割を遂行せずに除去されることができる。図４に示すように、６４ＱＡＭの場合に２つのパターンが必要になるので、Ｐ／Ｓ変換部２７０は、変調率によってその動作を制御すべきである。例えば、初期シンボルのためには５ビットのシステマティックビット当たりに１ビットのパリティビットを出力し、次のシンボルのためには、４ビットのシステマティックビット当たりに２ビットのパリティビットを出力する。変調方式及び符号化率に適した動作のために、前記Ｐ／Ｓ変換部２７０が大事な役割をする。
【００３８】
図５を参照すると、第１バッファ２５０のサイズがシステマティックビットの総量より小さい場合、第２バッファ２６０は、超過した量のシステマティックビットを収容すべきである。出力パターンからみて、１６ＱＡＭの場合、ＳＭＰの概念に違反する出力パターンは存在しない。しかしながら、６４ＱＡＭの場合、一部のパターンは、システマティックビットがパリティビットより高い信頼度を有する位置にマッピングできるように形成される。その理由は、前記第２バッファ２６０の入力ビットがランダムにインターリーブされた後、前記Ｐ／Ｓ変換部２７０が前記第２バッファ２６０に貯蔵されたシステマティックビット及びパリティビットを区別することができないからである。
【００３９】
図３乃至図５から分かるように、バッファのサイズ(バッファサイズ＝システマティックビットの数＋パリティビットの数)が最小になる場合、６４ＱＡＭのシンボルパターンが最適にマッピングされることができない。言い換えると、物理的にインターリービングバッファを分離する場合、高次変調方式として６４ＱＡＭの変調方式が適用されると、最適のマッピングパターンを生成するために、全ての符号化率のために２つのバッファのサイズを十分大きくする必要がある。しかしながら、１６ＱＡＭ以下の変調方式が適用される場合は、バッファのサイズを最小化しても、最適のマッピングパターンを生成することができる。
【００４０】
以下、本発明の目的は、１６ＱＡＭ以下の変調方式が使用される場合、バッファのサイズを図５に示すように最小化し、ハードウェア構成を最小にする方法を提供することにある。さらに、本発明は、追加的に既存のインターリービングアルゴリズムである３ＧＰＰ Ｒｅｌ９９インターリービング方式を修正する方法を提示する。
【００４１】
図６は、本発明の実施形態によって、物理的に分離されたインターリーバを使用するＳＭＰ技術を適用する方法を示すフローチャートである。以下、図６を参照して、物理的に分離されたインターリーバを使用するＳＭＰ技術を適用する方法を説明する。
【００４２】
図６を参照すると、インターリービングのために、列間の交換(inter-column permutationまたはcolumn permutation)をするブロックインターリーバが使用される。前記インターリーバは、ｕｐ,１, ｕｐ,２, ｕｐ,３, …, ｕｐ,Ｕを受信する(段階６１２)。ここで、ｐは、物理チャネル(physical channel)の数を示し、Ｕは、物理チャネルのフレーム当たりのビット数を示す。
【００４３】
（１）まず、列(column)の総数Ｃ２を３０に割り当てる(段階６１４)。列の番号は、左から右側に０, １, ２, …, Ｃ２−１である。
【００４４】
（２）条件Ｕ≦Ｒ２×Ｃ２を満足する行列の行(row)を示す最小の整数Ｒ２を決定する。行列の行は、上から下に０, １, ２, …, Ｒ２−１に番号が割り当てられる(段階６１６)。
【００４５】
（３）前記入力ｕｐ,１, ｕｐ,２, ｕｐ,３, …, ｕｐ,Ｕを０行の０列のｙｐ,１から始まってＲ２×Ｃ２直角行列に＜数式１＞のように行単位(row by row)で書き込む(段階６１８)。
【００４６】
【数１】
0003748550.tif 000002
【００４７】
ここで、ｋ＝１, ２, …, Ｕのために、ｙｐ,ｋ＝ｕｐ,ｋである。Ｒ２×Ｃ２＞Ｕである場合(段階６２０)、ｋ＝Ｕ＋１, Ｕ＋２, …, Ｒ２×Ｃ２のために、ｙｐ,ｋ＝０または１の補助ビット(dummy bit)を挿入(段階６２２)する。前記補助ビットは、列間の交換(column permutation)(段階６２４)の後、除去(段階６２６)される。
【００４８】
（４）規則によって列間の交換(column permutation)を遂行(段階６２４)した後、その結果のビットはｙ'ｐ,ｋによって＜数式２＞のように表現される。
【００４９】
【数２】
0003748550.tif 000003
【００５０】
（５）ブロックインターリーバの出力は、列間交換されたＲ２×Ｃ２行列を列単位(column by column)で読み出す(段階６２８)。前記出力は、ｖｐ,１, ｖｐ,２, ｖｐ,３, …, ｖｐ,Ｕによって表現される。
【００５１】
しかしながら、通常的なＳＭＰ技術において、２つのインターリーバが物理的に分離されているので、符号化率によって変動するシステマティックビット及びパリティビットを前記２つのインターリーバから適した量に分配するための分配部が要求される。分配器が存在しない場合、前記それぞれのインターリーバは、入力される全体の符号化ビットが貯蔵できるバッファを有するべきである。その理由は、複合再伝送技術を支援する高速パケット伝送システムにおいては、場合によって、再伝送時にシステマティックビットまたはパリティビットのみを伝送することができるからである。
【００５２】
一方、２つのインターリーバが物理的に分離されている場合、前記分離された２つのインターリーバのそれぞれの出力を１つのビットストリームに変換するためには、外部装置からの制御信号によって制御される直／並列変換部が必須的に要求される。
【００５３】
２．論理的に区分する方法の第１実施形態
以下、本発明によって提案しようとする１つのインターリーバ内に備わったバッファを論理的に区分することによってＳＭＰ技術を具現する第１実施形態を説明する。
【００５４】
２．１  第１実施形態による送信装置の構成
図７は、第１実施形態によって、１つのインターリーバ内に備わったバッファを論理的に区分することによってＳＭＰ技術を具現しようとする送信装置の構成を示す。
【００５５】
図７を参照すると、インターリーバ７１０は、内部に所定の領域を有するバッファを備える。前記バッファの所定の領域は、符号化部(図示せず)から入力される符号化ビットの総数よって決定される一部領域を意味する。以下、前記符号化ビットの総数によって決定される前記所定の領域を“使用領域”と称する。前記インターリーバ７１０は、前記決定された使用領域を前記符号化ビットを構成する第１重要度を有するビット(以下、システマティックビットと称する)と前記第１重要度より低い第２重要度を有するビット(以下、パリティビットと称する)との比率によって２つの書き込み領域(第１書き込み領域及び第２書き込み領域)に区分する。ここで、前記システマティックビットと前記パリティビットとの比率は、前記符号化部が使用する符号化率によって決定される。例えば、前記符号化率が１／２である場合、前記使用領域は、同一のサイズを有する２つの書き込み領域に等分され、１つの書き込み領域は、第１書き込み領域として定義され、他の１つの書き込み領域は、第２書き込み領域として定義される。図８Ａ及び図８Ｂは、前記第１書き込み領域及び前記第２書き込み領域のサイズが同一であるインターリーバ７１０の例を示す。しかしながら、前記符号化率が３／４である場合、前記使用領域は、同一のサイズを有する４つの領域に等分され、前記４つの領域のうち３つの領域は、第１書き込み領域として定義され、残りの１つの領域は、第２書き込み領域として定義される。図９Ａ及び図９Ｂは、前記第１書き込み領域及び前記第２書き込み領域が非対称に区分されるインターリーバ７１０の例を示す。図７において、前記符号化率が１／２である場合、前記インターリーバ７１０が使用領域を第１書き込み領域と前記第２書き込み領域に区分されていることを仮定している。
【００５６】
前記インターリーバ７１０は、前記符号化部から符号化ビットを受信すると、前記符号化ビットのうち前記システマティックビットを前記第１書き込み領域に順次に書き込み、前記パリティビットを前記第２書き込み領域に順次に書き込む。ここで、前記インターリーバ７１０は、前記第１書き込み領域中で前記システマティックビットが書き込まれた後の残りの領域、及び前記第２書き込み領域の中で前記パリティビットが書き込まれた後の残りの領域に補助ビット(dummy bits)を挿入する。前記システマティックビットを前記第１書き込み領域に順次に書き込む例と前記パリティビットを前記第２書き込み領域に順次に書き込む例を、図８Ａ乃至図１０Ｄに示す。
【００５７】
前記インターリーバ７１０は、前述した動作によって前記システマティックビット及び前記パリティビットの書き込みが完了すると、前記使用領域内の貯蔵された補助ビット含む符号化ビットを列交換(column permutation)を通してインターリーブする。前記列交換は、前記使用領域内の符号化ビットを列単位(column by column)で列交換することによって、書き込まれたシステマティックビットとパリティビットがミックス(mix)されないようになる。
【００５８】
さらに、前記インターリーバ７１０は、前記書き込まれた符号化ビットを読み出すために、前記使用領域を同一のサイズの第１読み出し領域と第２読み出し領域に分割する。従って、前記符号化率が１／２である場合、前記第１読み出し領域は前記第１書き込み領域と同一であり、前記第２読み出し領域は前記第２書き込み領域と同一である。従って、前記第１読み出し領域には前記システマティックビットのみが予め書き込まれており、前記第２読み出し領域には前記パリティビットのみが予め書き込まれている。しかしながら、前記符号化率が３／４である場合、前記第１書き込み領域は、前記第１読み出し領域及び前記第２読み出し領域の一部を含み、前記第２読み出し領域の残りの部分は、前記第２書き込み領域になる。従って、前記第１読み出し領域には、前記システマティックビットのみが予め書き込まれており、前記第２読み出し領域には前記システマティックビット及び前記パリティビットが行単位(row by row)で予め書き込まれている。
【００５９】
前記インターリーバ７１０は、前記インターリービングの後、前記第１読み出し領域及び前記第２読み出し領域に書き込まれた符号化ビットを順次に読み出す。図１１Ａ及び図１１Ｂには、前記第１読み出し領域及び前記第２読み出し領域から符号化ビットを読み出す例を示す。ここでは、インターリービングのための列交換動作及び読み出し動作を区分して説明する。しかしながら、前記読み出しの順序を交換することによって、前記列交換動作及び前記読み出し動作を１つの動作として具現できることは自明である。
【００６０】
前記インターリーバ７１０の前記第１読み出し領域及び前記第２読み出し領域から読み出した符号化ビットは、マルチプレクサ(multiplexer: ＭＵＸ)７２０に提供される。前記ＭＵＸ７２０は、前記第１読み出し領域及び前記第２読み出し領域からの符号化ビットを所定の比率で多重化し、１つのビットストリームを出力する。前記第１読み出し領域からの符号化ビット及び前記第２読み出し領域からの符号化ビットを多重化する比率は、変調器７３０によって使用される変調方式によって決定される。例えば、前記変調方式が１６ＱＡＭである場合、４つの符号化ビットが１つのシンボルにマッピングされる。この場合、前記ＭＵＸ７２０は、前記第１読み出し領域からの２ビットの符号化ビット及び前記第２読み出し領域からの２ビットの符号化ビットをそれぞれのシンボルに対して多重化する。
【００６１】
前記ＭＵＸ７２０によって多重化された符号化ビットは、前記変調器７３０に入力される。前記変調器７３０は、前記多重化された符号化ビットに対してシンボルマッピングを遂行する。例えば、変調方式として１６ＱＡＭを使用する場合、前記変調器７３０は、前記第１読み出し領域に書き込まれていた２ビットの符号化ビットを特定のシンボルの高い信頼度(以下、第１信頼度と称する)を有するビットにマッピングする。さらに、前記変調器７３０は、前記第２読み出し領域に書き込まれていた２ビットの符号化ビットを前記シンボルの低い信頼度(以下、第２信頼度と称する)を有するビットにマッピングする。
【００６２】
前述したように、本発明は、１つのインターリーバを論理的に区分することによってシステマティックビット及びパリティビットをインターリーブする方法を提供することで、前記変調器がＳＭＰ技術によるシンボルマッピングを遂行することを可能にする。
【００６３】
２.２  符号化ビットの書き込み
本発明の実施形態によってインターリーバ７１０内に備わったバッファに符号化ビットを書き込む方法は、補助ビット(dummy bits)が使用される場合及び前記補助ビットが使用されない場合に区分されることができる。前記補助ビットは、符号化部から入力される符号化ビットの総数によって決定される前記バッファの使用領域に前記符号化ビットを書き込んだ後、残りの領域を充填するために使用されるビットである。前記補助ビットは、インターリービングのための列間の交換が遂行された後、除去される。
【００６４】
前記符号化ビットを書き込む方法を説明する前に、前記補助ビットが使用されるか否かを決定する方法に関して説明する。
前記補助ビットが使用されるか否かは、符号化部から入力される符号化ビットの総数Ｕが前記使用領域のバッファ行列を構成する列(column)の総数Ｃ２の整数倍であるか否かによって決定される。ここで、前記Ｃ２は、前記インターリーバ内のバッファのサイズによって予め決定されることができる。さらに、前記使用領域を決定するために使用される行(row)の総数Ｒ２は、前記Ｃ２が予め決定されているので、前記符号化ビットの総数Ｕによって決定されることができる。従って、前記使用領域は、前記Ｃ２と前記Ｒ２の積(Ｃ２×Ｒ２)によって決定される。さらに、前記補助ビットが使用されるか否かは、前記Ｃ２と前記Ｒ２との積と前記Ｕを比較することによって判断できる。例えば、前記Ｕが前記Ｃ２の整数倍(Ｒ２)であることによって、Ｕ＝Ｃ２×Ｒ２の条件を満足すると、補助ビットは使用されない。しかしながら、前記Ｕが前記Ｃ２の整数倍(Ｒ２)でないことによって、Ｕ＜Ｃ２×Ｒ２の条件を満足すると、前記補助ビットが使用される。
【００６５】
２．２．１  補助ビットを使用しない場合
図８Ａ、図８Ｂ、図９Ａ及び図９Ｂを参照して、前記補助ビットを使用しない場合に符号化ビットをインターリーバ７１０に書き込む例を説明する。特に、図８Ａ及び図８Ｂは、前記符号化部によって使用される符号化率が１／２であるケースを示し、図９Ａ及び図９Ｂは、前記符号化部によって使用される符号化率が３／４であるケースを示す。
【００６６】
まず、前記符号化部の符号化率が１／２であることによって、システマティックビット及びパリティビットが同一の比率で入力されるケースを説明する。
図８Ａは、符号化率が１／２である場合、前記パリティビットを前記使用領域の後端から書き込む方法を示し、図８Ｂは、符号化率が１／２である場合、前記パリティビットを前記使用領域の第２書き込み領域の前部から書き込む方法を示す。
【００６７】
図８Ａを参照すると、前記符号化部から入力される符号化ビットの総数Ｕによって、前記インターリーバ７１０内に備わるバッファの全体領域の一部の使用領域が決定される。前記使用領域の決定は、前記Ｕを前記定義されたＣ２によって割った余りが存在しない場合、前記割り算によって得られた分け前を行の総数(Ｒ２)として決定する。しかしながら、前記余りが存在する場合は、前記分け前に１を加算してＲ２を決定する。前記使用領域は、図８Ａに示す第１書き込み領域及び第２書き込み領域の和として決定されことができ、前記第１書き込み領域及び前記第２書き込み領域は、前記使用領域を同一のサイズに両分することによって決定される。図８Ａに示す書き込み方法を使用する場合、前記第１書き込み領域及び前記第２書き込み領域を物理的に明確に区分する必要はない。その理由は、前記符号化ビットのうちシステマティックビットは前記使用領域の前部から書き込まれ(図８Ａにおいて黒い矢印で表示する)、前記符号化ビットのうちパリティビットは、前記使用領域の後端から書き込まれる(図８Ａにおいて白い矢印で表示する)からである。言い換えると、前記システマティックビットは、前記使用領域の(０,０)から順方向に進行書き込まれ、前記パリティビットは、前記使用領域の(Ｒ２−１,Ｃ２−１)から逆方向に書き込まれる。ここで、Ｃ２は、前記使用領域内のバッファ行列を構成する列(column)の総数であり、Ｒ２は、前記使用領域内のバッファ行列を構成する行(row)の総数である。従って、前記符号化ビットが前記使用領域に完全に書き込まれると、前記第１書き込み領域及び前記第２書き込み領域は、書き込まれた符号化ビットによって自然に区分される。
【００６８】
図８Ｂを参照すると、前記符号化部から入力される符号化ビットの総数Ｕによって、インターリーバ７１０内に備わるバッファの全体領域の一部の使用領域が決定される。前記使用領域は、図８Ｂに示す第１書き込み領域と第２書き込み領域の和として決定されることができ、前記第１書き込み領域及び前記第２書き込み領域は、前記使用領域を同一のサイズに両分することによって決定される。前記第１書き込み領域及び前記第２書き込み領域が決定された後、前記符号化ビットのうちシステマティックビットは、前記第１書き込み領域の前部から書き込まれ(図８Ｂにおいて黒い矢印で表示する)、前記符号化ビットのうちパリティビットは、前記第２書き込み領域の前部から書き込まれる(図８Ｂにおいて白い矢印で表示する)。言い換えると、前記システマティックビットは、前記使用領域の(０,０)から順方向に書き込まれ、前記パリティビットは、前記使用領域の(ｙ,ｚ)から順方向に書き込まれる。ここで、符号化率が１／２であるので、ｙはＲ２／２になり、ｚは０になる。
【００６９】
次に、前記符号化部の符号化率が３／４であることによって、システマティックビットとパリティビットが３：１の比率で入力されるケースを説明する。
図９Ａは、符号化率が３／４である場合、前記パリティビットを前記使用領域の後端から書き込む方法を示し、図９Ｂは、符号化率が３／４である場合、前記パリティビットを前記使用領域の前部から書き込む方法を示す。
【００７０】
図９Ａを参照すると、前記符号化部から入力される符号化ビットの総数Ｕによって、インターリーバ７１０内に備わるバッファの全体領域の一部の使用領域が決定される。前記使用領域の決定は、前記Ｕを前記定義されたＣ２で割ることによって得られた分け前をＲ２として決定する。前記使用領域は、図９Ａに示す第１書き込み領域と第２書き込み領域の和として決定されることができる。図９Ａの書き込み方法を使用する場合、前記第１書き込み領域及び前記第２書き込み領域を物理的に明確に区分する必要はない。その理由は、前記符号化ビットのうちシステマティックビットは、前記使用領域の前部から書き込まれ(図９Ａにおいて黒い矢印で表示する)、前記符号化ビットのうちパリティビットは、前記使用領域の後端から書き込まれる(図９Ａにおいて白い矢印で表示する)からである。言い換えると、前記システマティックビットは、前記使用領域の(０,０)から順方向に書き込まれ、前記パリティビットは、(Ｒ２−１,Ｃ２−１)から逆方向に書き込まれる。従って、前記使用領域に書き込みまれた前記システマティックビット及び前記パリティビットは、前記第１書き込み領域と前記第２書き込み領域との間の境界地点(ｙ,ｚ)によって区分される。前記(ｙ,ｚ)は、前記第１書き込み領域と前記第２書き込み領域との間の境界地点であり、前記使用領域の特定地点を指定する座標である。前記システマティックビットの総数を前記Ｃ２で割った分け前または余りが存在する場合、前記ｙは、前記分け前に１を加算した値であり、前記ｚは、その余りである。従って、前記第１書き込み領域は、前記使用領域の(０,０)から(ｙ,ｚ)までの領域として定義されることができ、前記第２書き込み領域は、前記使用領域の(ｙ,ｚ)から(Ｒ２−１,Ｃ２−１)までの領域として定義されることができる。
【００７１】
図９Ｂを参照すると、前記符号化部から入力される符号化ビットの総数Ｕによって、インターリーバ７１０内に備わるバッファの全体領域の一部の使用領域が決定される。前記使用領域は、図９Ｂに示す第１書き込み領域と第２書き込み領域との和として決定されることができる。前記第１書き込み領域及び前記第２書き込み領域が決定された後、前記符号化ビットのうちシステマティックビットは、前記第１書き込み領域の前部から書き込まれ(図９Ｂにおいて黒い矢印で表示する)、前記符号化ビットのうちパリティビットは、前記第２書き込み領域の前部、つまり、(ｙ,ｚ)から書き込まれる(図９Ｂにおいて白い矢印で表示する)。言い換えると、前記システマティックビットは、前記使用領域の(０,０)から順方向に書き込まれ、前記パリティビットは、前記使用領域の(ｙ,ｚ)から順方向に書き込まれる。前述したように、前記(ｙ,ｚ)において、システマティックビットの総数を前記Ｃ２で割って得られた分け前または余りが存在する場合、前記ｙは、前記分け前に１を加算した値であり、前記ｚは、余りである。
【００７２】
２.２.２  補助ビット(dummy bit)を使用する場合
以下、補助ビット(dummy bit)を使用して符号化ビットを書き込む方法を、符号化率が３／４である場合に限定して説明しているが、１／２の符号化率にも同一適用されることができることは自明である。
【００７３】
前記定義されたように、前記補助ビットは、前記使用領域に前記システマティックビット及び前記パリティビットを書き込んだ後でも、使用されなかった空きの領域が存在する時に使用される。つまり、前記補助ビットは、前記Ｕが前記Ｃ２の整数倍でない場合に使用される。前記補助ビットが挿入される場合、補助ビットを挿入する方法は、前記使用領域の位置によって異なる具現例が提案されることができる。図１０Ａ乃至図１０Ｄは、前記補助ビットの位置によって符号ビットを書き込む方法を示す。前記補助ビットの位置は、前記パリティビットを第２書き込み領域に書き込む方向及び前記パリティビットの書き込み開始点によって決定されることができる。
【００７４】
図１０Ａは、前記パリティビットを逆方向に書き込み、前記第２書き込み領域の端から前記補助ビットの分だけ移動した地点を開始点と定義する場合において、符号化ビットを書き込む方法を示す。図１０Ｂは、前記パリティビットを順方向に書き込み、前記第２書き込み領域の前部を開始点として定義する場合、符号化ビットを書き込む方法を示す。図１０Ｃは、前記パリティビットを逆方向に書き込み、前記第２書き込み領域の端を開始点として定義する場合に、符号化ビットを書き込む方法を示す。図１０Ｄは、前記パリティビットを順方向に書き込み、前記第２書き込み領域の前部から前記補助ビットの分だけ移動した地点を開始点として定義する場合に、符号化ビットを書き込む方法を示す。
【００７５】
図１０Ａを参照すると、前記符号化部から入力される符号化ビットの総数Ｕによってインターリーバ７１０内に備わるバッファの全体領域の一部である使用領域が決定される。前記使用領域は、図１０Ａに示す第１書き込み領域及び第２書き込み領域の和として定義されることができる。図１０Ａにおいては、前記補助ビットが前記第２書き込み領域の後端に位置する場合、前記第１書き込み領域及び前記第２書き込み領域を物理的に明確に区分する必要はない。その理由は、前記符号化ビットのうちシステマティックビットは、前記使用領域の前部から書き込まれ(図１０Ａ において黒い矢印で表示する)、前記符号化ビットのうちパリティビットは、前記使用領域の後端から書き込まれる(図１０Ａにおいて白い矢印で表示する)からである。言い換えると、前記システマティックビットは、前記使用領域の(０,０)から順方向に書き込まれ、前記パリティビットは、(Ｒ２−１,ｘ)から逆方向に書き込まれる。前記ｘは、Ｃ２−１に対応する列から前記補助ビットの数だけ減算することによって計算されることができる。従って、前述したように、前記使用領域に書き込みまれた前記システマティックビット及び前記パリティビットは、前記第１書き込み領域と前記第２書き込み領域との間の境界地点(ｙ,ｚ)によって区分される。
【００７６】
図１０Ｂを参照すると、前記システマティックビットは、前述した方法と同一の方法によって書き込まれる。しかしながら、前記パリティビットは、前記第１書き込み領域と前記第２書き込み領域との間の境界(ｙ,ｚ)から始まって順方向に書き込まれる。ここで、前記(ｙ,ｚ)は、挿入される補助ビットを考慮して新しく定義されることができる。前記パリティビットの書き込みが完了すると、前記第２書き込み領域の後端に存在する残りの領域に前記補助ビットを挿入する。
【００７７】
図１０Ｃを参照すると、前記システマティックビットは、前記第１領域の前部から順方向に書き込まれ、前記パリティビットは、前記第２書き込み領域の端から逆方向に書き込まれる。従って、前記システマティックビットが書き込まれた後の残りの領域及び前記パリティビットが書き込まれた後の残りの領域に補助ビットが挿入される。
【００７８】
図１０Ｄを参照すると、前記システマティックビットは、前記第１書き込み領域の前部から順方向に書き込まれ、前記パリティビットは、予想される前記システマティックビットの書き込みが完了する地点と、前記補助ビットが挿入される地点との間の領域の後端から順方向に書き込まれる。従って、前記補助ビットは、前記第１書き込み領域の一部及び前記第２書き込み領域の一部において挿入される。
【００７９】
２.３  符号化ビットの読み出し
前記符号化ビットが書き込まれたインターリーバ７１０内のバッファの使用領域は、読み出しのために２つの仮想的な読み出し領域に区分される。前記２つの読み出し領域は、前記使用領域を同一のサイズを有する２つの領域に両分することによって区分されることができる。前記インターリーバ７１０は、前記区分された第１読み出し領域及び第２読み出し領域に書き込まれた符号化ビットを読み出す。
【００８０】
図１１Ａ及び図１１Ｂは、前記インターリーバ７１０が前記第１読み出し領域及び前記第２読み出し領域から符号化ビットを読み出す方法の例を示す。特に、図１１Ａは、１／２の符号化率で書き込まれた符号化ビットを読み出す方法を示し、図１１Ｂは、３／４の符号化率で書き込まれた符号化ビットを読み出す方法を示す。
【００８１】
図１１Ａ及び図１１Ｂを参照すると、前記インターリーバ７１０は、前記第１読み出し領域に書き込まれた符号化ビットを列単位で順次に読み出す。さらに、前記インターリーバ７１０は、前記第２読み出し領域に書き込まれた符号化ビットも列単位で順次に読み出す。その結果として、図１１Ａにおいて、前記第１読み出し領域からはシステマティックビットのみが読み出され、前記第２読み出し領域からはパリティビットのみが読み出される。しかしながら、図１１Ｂにおいては、前記第１読み出し領域からはステマティックビットのみが読み出され、前記第２読み出し領域からはパリティビット及びシステマティックビットが読み出される。
【００８２】
２.４  第１実施形態による送信装置の動作
図１２は、本発明の第１実施形態によるインターリービング過程を示すフローチャートである。つまり、図１２は、システマティックビット及びパリティビットを区分して書き込み及び読み出しを遂行する変更されたアルゴリズムを示す。ここでは、理解を容易にするために、書き込み動作が図１０Ａにおいて提案された方式によって遂行されると仮定する。
【００８３】
図１２を参照すると、インターリーバは、Ｕ個の符号化ビットを符号化部から受信する(段階１２００)。前記符号化ビットは、 ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓ及びｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐで表現される。ここで、前記ｐは、物理チャネル番号であり、前記Ｕｓ及び前記Ｕｐは、それぞれシステマティックビット及びパリティビットの数を示す。前記Ｕｓ及び前記Ｕｐの和は、１つの物理チャネルのフレーム当たりのビット数である。
【００８４】
(１)まず、列(column)の総数Ｃ２を３０に設定する。列の番号は、左側から右側に０、１、２、…、Ｃ２−１である。Ｕ＝Ｕｓ＋Ｕｐ≦Ｒ２×Ｃ２の条件を満足する行列の行(row)を示す最小整数Ｒ２を決定する(段階１２０２)。行列の行は、上から下に０、１、２、…、Ｒ２−１のように番号が割り当てられる(段階１２０４)。
【００８５】
(２)入力ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓは、０番目の行及び０番目の列のｙｐ,１から始まって、Ｒ２×Ｃ２直角行列において行単位(row by row)で書き込まれ、ｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐは、Ｒ２−１番目の行及びｘ−１番目の列の地点から行単位で逆方向に書き込まれる(段階１２０６)。ここで、ｘは、ＵをＣ２で割った余りを意味し、１より大きいか、それとも同一であり、Ｃ２より小さい(１≦ｘＣ２)。＜数式３＞は、こういうふうに生成された行列の例を示す。
【００８６】
【数３】
0003748550.tif 000004
【００８７】
ここで、ｋ＝１、２、…、Ｕである場合、ｙｐ,ｋ＝ｕｐ,ｋである。Ｒ２×Ｃ２＞Ｕであると(段階１２０８)、ｋ＝Ｕ＋１、Ｕ＋２、…、Ｒ２×Ｃ２のために、ｙｐ,ｋ＝０ または１の補助ビット(dummy bit)を挿入する(段階１２１０)。前記補助ビットは、列間の交換(段階１２１２)の後、除去される(段階１２１４)。
【００８８】
(３)規則によって、列間の交換(column permutation)を遂行した後(段階１２１２)、その結果のビットは、高信頼度を有するＨ部分及び低い信頼度を有するＬ部分に分けられ、
【００８９】
【数４】
0003748550.tif 000005
及び
【００９０】
【数５】
0003748550.tif 000006
によって＜数式６＞のように表現される。
【００９１】
【数６】
0003748550.tif 000007
【００９２】
(４)ブロックインターリーバの出力は、列間交換されたＲ２×Ｃ２行列を高い信頼度有する部分及び低い信頼度を有する部分に等分することによって、列単位で２ビットずつ読み取られる(段階１２１６)。前記出力は、ｖｐ,１, ｖｐ,２, ｖｐ,３, …, ｖｐ,Ｕｓのように表現される。
【００９３】
３．論理的に区分する方法の第２実施形態
図１３は、本発明の第２実施形態によって、１つのインターリーバ内に備わったバッファを論理的に区分することによってＳＭＰ技術を具現する送信装置の構成を示す。
【００９４】
図１３を参照すると、インターリーバ１３１０は、内部に所定の領域を有するバッファを備える。前記バッファの所定の領域は、符号化部(図示せず)から入力される符号化ビットの総数によって決定される使用領域を定義する。前記インターリーバ１３１０は、前記使用領域を前記符号化ビットを構成するシステマティックビットとパリティビットとの比率によって第１書き込み領域と第２書き込み領域に区分する。ここで、前記システマティックビットと前記パリティビットとの比率は、前記符号化部によって使用される符号化率によって決定される。図１３においては、前記インターリーバ１３１０が符号化率１／２を支援すると仮定する。
【００９５】
前記インターリーバ１３１０は、前記符号化部から符号化ビットを受信すると、前記符号化ビットのうち前記システマティックビットを前記第１書き込み領域に順次に書き込み、前記パリティビットを前記第２書き込み領域に順次に書き込む。ここで、前記インターリーバ１３１０は、前記第１書き込み領域に前記システマティックビットを書き込んだ後の残りの領域、及び前記第２書き込み領域のうち前記パリティビットを書き込んだ後の残りの領域に補助ビット(dummy bits)を挿入する。
【００９６】
前記インターリーバ１３１０は、前述した動作によって前記システマティックビット及び前記パリティビットの書き込みが完了すると、前記使用領域内に貯蔵された補助ビットを含む符号化ビットを列交換(column permutation)によってインターリーブする。前記列交換は、前記使用領域内の符号化ビットを列(column)単位で交換することによって、前記書き込まれたシステマティックビットとパリティビットが混合されないようにする。前記インターリーバ１３１０は、前記列交換の後、前記第１書き込み領域を構成する行のうち下側の半分の列と前記第２書き込み領域を構成する行のうち上側の半分の列を交換する。その結果、前記第１書き込み領域及び前記第２書き込み領域に書き込まれた符号化ビットをＳＭＰ技術によってビットストリームの形態で適切に読み出すことができる。前記行間の交換(または、行交換)の例を図１４Ａ及び図１４Ｂに示す。特に、図１４Ａは、１／２の符号化率を使用する場合の行交換の例を示し、図１４Ｂは、３／４の符号化率を使用する場合の行交換の例を示す。
【００９７】
一方、前記インターリーバ１３１０は、前記書き込まれた符号化ビットを順次に読み出す。前記インターリーバ１３１０によって前記符号化ビットを読み出す例は、図１５Ａ及び図１５Ｂに示す。特に、図１５Ａは、１／２の符号化率を使用する場合の読み出しの例を示し、図１５Ｂは、３／４の符号化率を使用する場合の読み出しの例を示す。
【００９８】
ここで、インターリービングのための列交換動作及び読み出し動作を区分して説明する。しかしながら、前記読み出しの順序を変更することによって前記列交換動作及び前記読み出し動作を１つの動作として具現することができる。
【００９９】
前記インターリーバ１３１０によって前記読み出された符号化ビットは、ＳＭＰ技術を適用するために要求される形態を有する。従って、前記インターリーバ１３１０から出力される符号化ビットは、変調器１３２０に提供されて、ＳＭＰ技術によってシンボルマッピングされる。
【０１００】
前述したように、本発明は、システマティックビット及びパリティビットを１つのインターリーバによって論理的に区分してインターリーブすることによって、変調器がＳＭＰ技術によるシンボルマッピングを遂行することを可能にする。さらに、第１実施形態において使用されたＭＵＸを除去するために、Ｒｅ１９９の読み出しアルゴリズムを変更する必要がある。つまり、２つの書き込み領域に書き込まれた符号化ビットを２ビットずつ読み出すように前記アルゴリズムを変更する場合、前記ＭＵＸが除去される。言い換えると、論理的に区分されたインターリービングバッファの場合、前述したように簡単な読み出しアルゴリズムの修正によってＭＵＸのハードウェア装置を除去することができる。以下の本発明のアルゴリズムには、前記読み出しアルゴリズムの修正が含まれる。さらに、バッファ行列のＲ２が４の倍数である場合、前記ＭＵＸを使用せずに行交換(row permutation)を通して前記全体のバッファを読み出す既存の読み出しアルゴリズムで具現することができる。
【０１０１】
図１５Ａ及び図１５Ｂは、符号化率がそれぞれ１／２及び３／４である場合に、前記行交換(row permutation)方式が提供された変調器のシンボルパターンを示す。図１５Ａ及び図１５Ｂを参照すると、両方とも重要度によって信頼度を差別して割り当てるＳＭＰ技術の思想を違反していない。拡張された実際のデータ量を適用する場合、第１実施形態による結果と同一の結果を得ることができる。
【０１０２】
図１６は、本発明の第２実施形態によるインターリービング過程を示すフローチャートである。図１６を参照すると、インターリービングのために列交換(column permutation)の機能を有するブロックインターリーバが使用される。前記インターリーバは、ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓ及びｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐを受信する(段階１６００)。ここで、ｐは、物理チャネルの番号であり、Ｕｓ及びＵｐは、それぞれシステマティックビット及びパリティビットの数を示す。前記Ｕｓと前記Ｕｐの和は、１つの物理チャネルのフレーム当たりのビット数である。
【０１０３】
(１)まず、列の総数Ｃ２を３０に設定する。列の番号は、左側から右側に０、１、２、…Ｃ２−１である。Ｕ＝Ｕｓ＋Ｕｐ≦Ｒ２×Ｃ２の条件を満足する行列の行を示す最小整数Ｒ２が決定される(段階１６０２)。行列の行は、上側から下側に０、１、２、…Ｒ２−１で番号を割り当てる(段階１６０４)。
【０１０４】
(２)入力ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓは、０行の０列のｙｐ,１から始めてＲ２×Ｃ２直角行列に行単位(row by row)で順方向に書き込まれ、入力ｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐは、Ｒ２−１番目の行のｘ−１番目の行の地点から行単位で逆方向に書き込まれる(段階１６０６)。ここで、ｘは、ＵをＣ２で割った余りを意味し、１より大きいか、それとも同一であり、Ｃ２より小さい(１≦ｘ＜Ｃ２)。このような動作によって生成された行列は、＜数式７＞のようである。
【０１０５】
【数７】
0003748550.tif 000008
【０１０６】
ここで、ｋ＝１、２、…Ｕである場合、ｙｐ,ｋ＝ｕｐ,ｋである。Ｒ２×２＞Ｕである場合(段階１６０８)、ｋ＝Ｕ＋１、Ｕ＋２、…、Ｒ２×Ｃ２のために、ｙｐ,ｋ＝０または１の補助ビット(dummy bit)を挿入する(段階１６１０)。
【０１０７】
(３)規則によって列交換(column permutation)を実施(段階１６１２)した後、その結果のビットは、高い信頼度を有するＨ部分及び低い信頼度を有するＬ部分に分けられ、下記のように、
【０１０８】
【数８】
0003748550.tif 000009
及び
【０１０９】
【数９】
0003748550.tif 000010
で表現される。
【０１１０】
【数１０】
0003748550.tif 000011
【０１１１】
(４)高い信頼度を有する行及び低い信頼度を有する行が２行ずつ繰り返されるように、低い信頼度を有する行と高い信頼度を有する行の位置を＜数式１１＞のように変更する(段階１６１４)。前記補助ビットは、行及び列の交換の後、削除される(段階１６１６)
【０１１２】
【数１１】
0003748550.tif 000012
【０１１３】
(５)ブロックインターリーバの出力は、列間の交換及び行間交換されたＲ２×Ｃ２行列から列単位で読み取られる(段階１６１８)。前記出力は、ｖｐ,１, ｖｐ,２, ｖｐ,３, …, ｖｐ,Ｕｓで表現される。
【０１１４】
３．本発明の実施形態による受信装置
以下、本発明１つのインターリーバ内に備わったバッファを論理的に区分することによってＳＭＰ技術を具現する送信装置に対応する受信装置に関して説明する。前記受信装置は、図２に示す送信装置と対称的な構造を有する。前記受信装置のデインターリーバは、図１７及び図１８において説明する。
【０１１５】
受信された信号は、送信装置の変調部によって変調されたシンボルの形態であるので、復調器によって優先的に復調された後、デインターリーバに入力される。前記デインターリーバは、図２に示すインターリーバの対称構造である。直列化したビットは、インターリービングバッファの上段及び下段に書き込まれることができるように、並列ビットに変化されるべきである。前記論理的に区分されたバッファは、インターリーバの逆動作によってデインターリービングを遂行し、分配部は、その出力ビットをシステマティックビットビットとパリティビットに分類する。レートマッチング部は、送信装置によってレートマッチングされたビットの位置を判断し、前記判断された位置に０を挿入することによって、他のビットが復調部の適した入力端に入力できるようにする。復調部は、送信装置の符号化部によって符号化されたビットを復号する装置であり、チャネル上で発生するエラーを補正する。送信された信号が正確に受信されているか否かを判断するために、前記エラーが補正された出力に対してＣＲＣ検査部によってＣＲＣ検査が遂行される。エラーが検出された場合、前記受信装置は、再伝送を送信装置に要求する。高速パケット伝送システムは、多様な変調率(modulation order)及び符号化率(code rate)を使用するので、制御部によって各機能が調節される。
【０１１６】
３．１  第１実施形態による受信装置の構成
図１７は、第１実施形態による受信装置の構成を示す。前記受信装置は、図７を参照して説明した送信装置に対応する。
【０１１７】
図１７を参照すると、復調部１７１０によって復号されたデータビットは、デマルチプレクサ(ＤＥＭＵＸ)１７２０によって逆多重化される。前記ＤＥＭＵＸ１７２０は、所定の数分だけの入力されたビットを変調方式によって逆多重化し、前記逆多重化されたビットをデインターリーバのバッファ１７３０の第１書き込み領域及び第２書き込み領域に伝送する。例えば、前記変調方式が１６ＱＡＭである場合、前記ＤＥＭＵＸ１７２０は、前記入力ビットを２ビットずつ前記バッファ領域１７３０の第１書き込み領域及び第２書き込み領域にそれぞれ伝送する。しかしながら、前記変調方式が６４ＱＡＭである場合、前記ＤＥＭＵＸ１７２０は、前記入力ビットを３ビットずつ前記バッファ領域１７３０の第１書き込み領域及び第２書き込み領域にそれぞれ伝送する。
【０１１８】
符号化率が１／２である場合、システマティックビット及びパリティビットが区分されて前記第１及び第２書き込み領域に伝送される。しかしながら、前記符号化率が３／４である場合は、前記第１書き込み領域にはシステマティックビットのみが提供され、前記第２書き込み領域にはシステマティックビット及びパリティビットが入力される。
【０１１９】
前記デインターリーバのバッファ領域１７３０に書き込まれるデータは、前記インターリーバの逆変換過程によってデインターリーブされ、前記システマティックビット及びパリティビットを区分して生成する。
【０１２０】
３．２  第２実施形態による受信装置の構成
図１８は、本発明の第２実施形態による受信装置の構造を示す。前記受信装置は、図１３を参照して説明した送信装置に対応する。
【０１２１】
図１８を参照すると、復調部１８1０によって復号されたビットデータは、デマルチプレクサによる逆多重化過程を遂行せずに、デインターリーバのバッファ領域１８２０の第１書き込み領域及び第２書き込み領域に提供される。図１３において説明したように、前記バッファ領域１３１０に貯蔵された符号化ビットをインターリーバ過程において行交換するので、前記送信装置は、所定の読み出し方法を通してマルチプレクサなしで多重化を遂行する。同様に、前記受信装置も前記受信されたビットに対して行交換を遂行することによって、逆多重化過程を遂行せずにデインターリービングを遂行することができる。
【０１２２】
例えば、前記変調方式が１６ＱＡＭである場合、前記バッファ領域１８２０に書き込まれたビットは、前記第１書き込み領域と前記第２書き込み領域との間に２行ずつ行交換が遂行される。前記変調方式が６４ＱＡＭである場合、前記バッファ領域１８２０に書き込まれたビットは、前記第１書き込み領域と前記第２書き込み領域との間に３行ずつ行交換が遂行される。
【０１２３】
前記デインターリーバのバッファ１８２０に書き込まれたデータビットは、インターリーバの逆動作によってデインターリーブされ、前記システマティックビット及びパリティビットを区分して生成する。
【０１２４】
前記デインターリーバは、インターリーバが論理的に区分される場合、本発明によって提案されたデインターリービングアルゴリズムによって、図１７及び図１８のような構造を有する。前記デインターリービングアルゴリズムは、図１９に示すようである。
【０１２５】
３．３  本発明の実施形態による受信装置の動作
図１９は、本発明の実施形態によるデインターリービング過程を示すフローチャートである。前記デインターリービング過程は、前記送信装置のインターリーバによって遂行されるインターリービング過程によって多少異なって遂行される。最終的に元のシステマティックビット及びパリティビットを生成するために、前記受信されたビットは、前記送信装置によって遂行されたそれぞれの方法に対応する方法によってデインターリーブされる。
【０１２６】
図１９を参照して、本発明の実施形態による受信装置のデインターリーバの動作を説明する。前記デインターリーバは、ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓ及びｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐを受信する(段階１９００)。
【０１２７】
(１)まず、列の総数Ｃ２を３０に設定する。列の番号は、左側から右側に０、１、２、…、Ｃ２−１である。Ｕ＝Ｕｓ＋Ｕｐ≦Ｒ２×Ｃ２の条件を満足する行列の行を示す最小整数Ｒ２を決定する(段階１９０２)。上側から下側に０、１、２、…、Ｒ２−１に行番号が割り当てられる(段階１９０４)。
【０１２８】
(２)入力ｕｐ,１、ｕｐ,２、ｕｐ,３、…、ｕｐ,Ｕｓは、０行及び０列のｙｐ,１から始めてＲ２×Ｃ２直角行列において行単位(row by row)で書き込まれ、入力ｕｐ,Ｕｓ＋１、ｕｐ,Ｕｓ＋２、ｕｐ,Ｕｓ＋３、…、ｕｐ,Ｕｓ＋Ｕｐは、Ｒ２−１番目の行及びｘ−１番目の列の地点から始めて行単位で逆方向に書き込まれる(段階１９０６)。ここで、ｘは、ＵをＣ２で割った余りを意味し、１より大きいか、それとも同一であり、Ｃ２より小さい(１≦ｘ＜Ｃ２)。Ｒ２×Ｃ２＞Ｕである場合(段階１９０８)、ｋ＝Ｕ＋１、Ｕ＋２、…、Ｒ２×Ｃ２のために、ｙｐ,ｋ＝０であるから１の補助ビット(dummy bit)を挿入する(段階１９１０)。前記補助ビットは、列交換(段階１９１２)された後、除去(段階１９１４)される。
【０１２９】
(３)規則によって列交換(column permutation)が遂行(段階１９１２)された後、その結果のビットはシステマティックビットＳ部分とパリティビットＰ部分に分けられる。
【０１３０】
(４)デインターリーバの出力は、列交換されたＲ２×Ｃ２行列をシステマティックビットとパリティビットに分けることによって、２ビットずつ行単位で読み出される(段階１９１６)。
【０１３１】
【発明の効果】
前述してきたように、本発明は、高い重要度を有するビットを高い信頼度を有するシンボルにマッピングすることにおいて、インターリービング動作を効率的に遂行する方法を提供することによって、ハードウェア複雑度の増加を防止し、既存のインターリービング方式と互換性を維持することができる。重要度によって信頼度を差別して割り当てるＳＭＰ技術は、理論的に十分な効果を奏しているので、前記ＳＭＰ技術を具現することは非常に大切である。本発明は、高速パケット伝送システム、特に、ＨＳＤＰＡまたは１ＸＥＶ−ＤＶシステムに適用される時、その利得(gain)を維持しながら、アルゴリズムの最小変更及びハードウェアの最小追加によって具現することができる。
【図面の簡単な説明】
【図１】  従来技術による高速パケット伝送システムの構造を示すブロック図である。
【図２】  本発明の実施形態によって重要度によって信頼度を差別して割り当てるＳＭＰを支援する高速パケット伝送システムの構造を示すブロック図である。
【図３】  本発明の実施形態によって、符号化率が１／２である場合、十分のサイズを有するように物理的に区分された２つのインターリービングバッファに同一の比率で入力されたシステマティックビット及びパリティビットが１６ＱＡＭまたは６４ＱＡＭのシンボルにマッピングされる過程を示すブロック図である。
【図４】  本発明の実施形態によって十分のサイズを有するように物理的に区分された２つのインターリービングバッファに異なるの比率で入力されたシステマティックビット及びパリティビットが１６ＱＡＭまたは６４ＱＡＭのシンボルにマッピングされる過程を示すブロック図である。
【図５】  本発明の実施形態によって、符号化率が３／４である場合、最小のサイズを有するように物理的に区分された２つのインターリービングバッファに異なる比率で入力されたシステマティックビット及びパリティビットが１６ＱＡＭまたは６４ＱＡＭのシンボルにマッピングされる過程を示すブロック図である。
【図６】  本発明の実施形態によってインターリーバを物理的に区分することによってＳＭＰ技術を適用する過程を示すフローチャートである。
【図７】  本発明の第１実施形態による送信装置の構成を示すブロック図である。
【図８Ａ】  本発明の第１実施形態による１／２の符号化率を使用する場合の書き込み過程の例を示す図である。
【図８Ｂ】  本発明の第１実施形態による１／２の符号化率を使用する場合の書き込み過程の例を示す図である。
【図９Ａ】  本発明の第１実施形態による３／４の符号化率を使用する場合の書き込み過程の例を示す図である。
【図９Ｂ】  本発明の第１実施形態による３／４の符号化率を使用する場合の書き込み過程の例を示す図である。
【図１０Ａ】  本発明の第１実施形態によって、３／４の符号化率を使用する場合、補助ビットを利用する書き込み過程の例を示す図である。
【図１０Ｂ】  本発明の第１実施形態によって、３／４の符号化率を使用する場合、補助ビットを利用する書き込み過程の例を示す図である。
【図１０Ｃ】  本発明の第１実施形態によって、３／４の符号化率を使用する場合、補助ビットを利用する書き込み過程の例を示す図である。
【図１０Ｄ】  本発明の第１実施形態によって、３／４の符号化率を使用する場合、補助ビットを利用する書き込み過程の例を示す図である。
【図１１Ａ】  本発明の第１実施形態による符号化ビットの読み出し過程の例を示す図である。
【図１１Ｂ】  本発明の第１実施形態による符号化ビットの読み出し過程の例を示す図である。
【図１２】  本発明の第１実施形態によるインターリーバを論理的に区分することによってＳＭＰ技術を適用する過程を示すフローチャートである。
【図１３】  本発明の第２実施形態による送信装置の構成を示すブロック図である。
【図１４Ａ】  本発明の第２実施形態による書き込み過程の例を示す図である。
【図１４Ｂ】  本発明の第２実施形態による書き込み過程の例を示す図である。
【図１５Ａ】  本発明の第２実施形態による読み出し過程の例を示す図である。
【図１５Ｂ】  本発明の第２実施形態による読み出し過程の例を示す図である。
【図１６】  本発明の第２実施形態によってインターリーバを論理的に区分することによってＳＭＰ技術を適用する過程を示すフローチャートである。
【図１７】  本発明の第１実施形態による送信装置に対応する受信装置の構造を示すブロック図である。
【図１８】  本発明の第２実施形態による送信装置の対応する受信装置の構造を示すブロック図である。
【図１９】  本発明の実施形態による受信装置の動作を示すフローチャートである。
【符号の説明】
２４０    分配部
２５０・２６０    インターリーバ
２７０    並／直列変換部（Ｐ／Ｓ変換部）
２８０    変調部
７１０    インターリーバ
７２０    マルチプレクサ
７３０    変調器
【図１】
0003748550.tif 000013
【図２】
0003748550.tif 000014
【図３】
0003748550.tif 000015
【図４】
0003748550.tif 000016
【図５】
0003748550.tif 000017
【図６】
0003748550.tif 000018
【図７】
0003748550.tif 000019
【図８Ａ】
0003748550.tif 000020
【図８Ｂ】
0003748550.tif 000021
【図９Ａ】
0003748550.tif 000022
【図９Ｂ】
0003748550.tif 000023
【図１０Ａ】
0003748550.tif 000024
【図１０Ｂ】
0003748550.tif 000025
【図１０Ｃ】
0003748550.tif 000026
【図１０Ｄ】
0003748550.tif 000027
【図１１Ａ】
0003748550.tif 000028
【図１１Ｂ】
0003748550.tif 000029
【図１２】
0003748550.tif 000030
【図１３】
0003748550.tif 000031
【図１４Ａ】
0003748550.tif 000032
【図１４Ｂ】
0003748550.tif 000033
【図１５Ａ】
0003748550.tif 000034
【図１５Ｂ】
0003748550.tif 000035
【図１６】
0003748550.tif 000036
【図１７】
0003748550.tif 000037
【図１８】
0003748550.tif 000038
【図１９】
0003748550.tif 000039