(57)【特許請求の範囲】
【請求項１】
マトリクスを形成している、メモリセルアレイにあるワード線（ＷＬ）とビット線（ＢＬ）との交点の行および列に設けられ、それぞれ分離層（４）により分離される２つの強磁性層（２、３）からさらに成り、層の順番に垂直である抵抗の抵抗値はワード線（ＷＬ）またはビット線（ＢＬ）の抵抗値よりもそれぞれ大きく、強磁性層（２、３）の磁化状態により左右される多数の強磁性メモリ素子（１）を備え、ワード線（ＷＬ）およびビット線（ＢＬ）を通じてアドレス指定が可能であるＭＲＡＭ用の読出／書込構造において、
該強磁性メモリ素子は、ワード線の１本とビット線の１本との間にそれぞれ接続されており、その結果、そのつど１つの特定のワード線と１つの特定のビット線とを通して適切な大きさの電流を同時入力することにより、これら２つの配線の交点に存在するメモリ素子に情報を書き込み、
上記各強磁性メモリ素子に接続されているワード線およびビット線の一方を第１線、他方を第２線とし、特定の１つの上記第１線に接続されている上記強磁性メモリ素子が、公知の磁化状態にシフトされることにより上記基準メモリ素子として作用し、上記基準メモリ素子に接続されている上記第２線と同じ上記第２線に接続されている他のいずれか１つの上記強磁性メモリ素子を被読み出しメモリ素子とし、上記基準メモリ素子に接続されている上記第１線に電圧−Ｖ／２を印加し、上記被読み出しメモリ素子に接続されている上記第１線に電圧＋Ｖ／２を印加し、その他の全ての上記第１線に電圧０Vを印加することによって抵抗ブリッジを形成し、
上記抵抗ブリッジを形成している上記基準メモリ素子と上記被読み出しメモリ素子との抵抗比に応じた、上記抵抗ブリッジのセンタータップの電圧により、上記被読み出しメモリ素子の情報を読み出すことを特徴とする読出／書込構造。
【請求項２】
１つの行または１つの列あるいはそれらの両方のメモリ素子（１）は、基準メモリ素子であることを特徴とする請求項１に記載の読出／書込構造。
【請求項３】
分離層は、バリヤ層または非強磁性材料から成る導電層であることを特徴とする請求項１ないし２のいずれか１項に記載の読出／書込構造。
【請求項４】
バリヤ層は、Ａｌ2 Ｏ3 から成ることを特徴とする請求項３に記載の読出／書込構造。
【請求項５】
分離層は、銅から成ることを特徴とする請求項３に記載の読出／書込構造。
【請求項６】
分離層は、１〜３ｎｍまでの層厚さを有することを特徴とする請求項１ないし５のいずれか１項に記載の読出／書込構造。
【請求項７】
強磁性層（２、３）は、３〜２０ｎｍまでの層厚さを有することを特徴とする請求項１ないし６のいずれか１項に記載の読出／書込構造。
【請求項８】
抵抗ブリッジは、電流フォロワ（５）を備えていることを特徴とする請求項１ないし７のいずれか１項に記載の読出／書込構造。
【請求項９】
行ごとにまたは列ごとに電流フォロワが設けられていることを特徴とする請求項８に記載の読出／書込構造。
【発明の詳細な説明】
本発明は、マトリクスにおける行と列とを形成している、ワード線とビット線との交点に設けられるとともに、それぞれ分離層により分離される少なくとも２つの強磁性層から成り、層の順番に垂直である抵抗の抵抗値はワード線またはビット線の抵抗値よりもそれぞれ大きく、そして強磁性層の磁化状態により左右される多数の強磁性メモリ素子を備えている、ワード線およびビット線を通じてアドレス指定ができるＭＲＡＭ（磁気抵抗ＲＡＭまたは読出／書込メモリ）用の読出／書込構造に関する。
【０００１】
ＭＲＡＭは、公知のように不揮発性の読出／書込メモリであるが、たとえば、ＤＲＡＭ、ＦＲＡＭ（強誘電ＲＡＭ）、ＥＥＰＲＯＭ（電気的に消去可能で、プログラマブルＲＯＭないしはリードオンリーメモリ）およびＦＬＡＳＨのような不揮発性メモリおよび揮発性メモリも含む他の種類に比べ、チップ当たり１００Ｇｂｉｔ／およびそれ以上の規模に至って非常に記憶密度が高く、簡単なプロセス構造が簡単であり、そしてそれに伴うビット当たりの製造コストが低いという長所を特徴としている。
【０００２】
ＭＲＡＭのメモリセルは、マトリクス状に配置される金属製の書き込み線および読み出し線とも呼ばれる、平行座標のｘｙ座標系においてｘ方向またはｙ方向に進行するとともに、重なり合うように設けられているワード線およびビット線から成り、そして両線の間において、ワード線とビット線との交点の個所に強磁性メモリ素子が設けられている。この強磁性メモリ素子は、重なり合っているが磁気的に分離されている少なくとも２つの強磁性層から成り、この分離はそれらの強磁性層の間に設けられている分離層によっておこなわれる。この分離層は、たとえば、酸化アルミニウム（Ａｌ2Ｏ3）から成るトンネルバリヤや、あるいはまた、銅等の非強磁性の導電層であってもよい。
【０００３】
強磁性層は、たとえば、鉄、コバルト、ニッケル、パーマロイ（ＮｉＦｅ）などで形成されており、それらには、たとえばプラチナのような微粒結晶状態をもたらす添加物が混じっていることがある。
【０００４】
強磁性層は、３〜２０ｎｍの間の層厚さをもち、一方、それらの層の間に挿入される分離層は１〜３ｎｍの厚さとすることが可能である。
【０００５】
各メモリ素子の強磁性層は、さまざまな大きさの接続電界(Schaltfeld)を有しているので、導電トラックにおける電流の流れを形成するワード線およびビット線により、互いに独立的に再磁化することが可能である。その場合、個々のメモリ素子の抵抗値は、素子を形成する強磁性層の相対的磁化によって左右される。すなわち、両強磁性層が互いに平行に磁化されていれば、そのメモリ素子の抵抗値はＲ0であるが、両強磁性層を反平行に磁化するときは、抵抗値はＲ0＋ΔＲ（ΔＲ＞０）となる。ΔＲ／Ｒ0比は、約０．１…０．２となる。この効果は磁気抵抗効果と呼ばれる。強磁性メモリ素子に対しては、磁気抵抗メモリ素子という概念も一般的である。
【０００６】
そこで、強磁性層の２つの抵抗値、すなわち、平行磁化に対応する抵抗値Ｒ0および反平行磁化に対応する抵抗値Ｒ0＋ΔＲは、バイナリ・メモリの大きさとして「０」および「１」とすることが可能である。
【０００７】
ＭＲＡＭへの書き込みは、そのために必要となる接続電界強度（Schaltfeldstaerke）を導電トラックにより達成しなければならないことを無視すれば、基本的に簡単である。メモリ素子に抵抗値として記憶されている情報を確実にかつできるだけ簡単に読み出すこと、すなわち、メモリセル面積を拡大するとともに製造工程をより複雑にする選択トランジスタを用いずに読み出すことはもっと難しいことが実証された。
【０００８】
選択トランジスタを用いないで読み出しを確実に、かつ高い信頼性をもって実現するために、すでにさまざまな努力がなされた。セル面積が４Ｆ2（Ｆ＝最小の構成サイズ）であって、記憶密度が高いメモリセルの読み出しにおける主な問題は、各メモリセル、すなわち、抵抗値の算出が求められる各抵抗素子は、多数の平行電流パスにより分路されている（geshunted）状態にあり、それにより特に大きいメモリセルアレイでは抵抗値の正確な決定が困難になることである。
【０００９】
この問題を解決するためには、ＭＲＡＭについては、これまで以下の２つの読み出し方法が知られている。
【００１０】
第１の方法では、ワード線とビット線とが互いに電気的に絶縁され、そして読み出し電流が比較的少数の、たとえば１０個の直列接続のメモリ素子を通って流れる。そのあと、比較的コストのかかる回路を用いて、読み出し電流の変化から当該メモリ素子の抵抗値を推測することができる（これについては、D.D. Tang、P.K. Wang、V.S. Speriosu、S. Le、R.E. Fontana、S.Rishton、ＩＥＤＭ９５−９９７を参照されたい）。
【００１１】
この方法では、当該メモリ素子において交差する両導電トラック（ワード線およびビット線）を通る書き込み電流が必要である。直列に接続されるメモリ素子の個数が増えるに従って全体抵抗の相対的変化がますます小さくなり、かつ電流の変動を測定することがより困難になるため、メモリ素子の個数は制約されている。互いに直列に連結することができるメモリ素子は僅かであることにより、メモリアレイの周辺に対して多大な回路コストをもたらし、その結果、読み出し電子機構に大きなスペースが必要となる。
【００１２】
読み出しの第２の方法は、選ばれたメモリセルのところにあるワード線を除き、すべてのワード線とビット線とをポテンシャル「０」に設定することである。選ばれたワード線にはポテンシャルは不均一な０（ungleich 0) に設定され、他方、選ばれたビット線および他のすべてのビット線は、電流測定用の演算増幅器を用いて「バーチャル」のゼロポテンシャルにもたらされる（これについては、ドイツ国公開公報第１９７４０９号（ＤＥ１９７４０９４２Ａ１）を参照）。
【００１３】
両方の方法は、個々のメモリ素子における抵抗の絶対値を決定することに基づいているので、全メモリセルアレイの上および１枚のウェーハまたは複数のウェーハについて、正確、再現可能、かつ均質な設定を行うために、非常に高度な技術が必要とされるという欠点を有する。この場合に注意しなければならないことは、ΔＲ／Ｒ0が比較的僅かに変化し、温度が変化すれば、個々のメモリ素子の磁化状態を確実に決定することが困難になり、その結果、メモリ素子の読み出しを難しくするような抵抗値変動を招来する可能性があるということである。これに加えて、第２の方法では、終端のビット線抵抗がバーチャルのゼロポテンシャルであるという条件はビット線の端においてのみ満たされるので、長いビット線では、寄生分路電流（parasitaerer Querstrom）が好ましくない作用をすることになる。
【００１４】
本発明の課題は、構造が簡単で、メモリセルアレイの確実な読み出しを可能にし、そして個々のメモリセルの抵抗値を正確、再現可能、かつ均質に設定するために非現実的な高度の基準を要求することのないＭＲＡＭ用読出／書込構造を提供することである。
【００１５】
この課題は、請求項１の前提部に記載された本発明の読出／書込構造において、
強磁性メモリ素子は、ワード線の１本とビット線の１本との間にそれぞれ接続されており、
公知の磁化状態を有する少なくとも１つの基準メモリ素子を備える一方、
基準メモリ素子に対する各メモリ素子の抵抗比を抵抗ブリッジを用いて決定することが可能である読出／書込構造により解決される。
【００１６】
従って、本発明による読出／書込構造では、「抵抗格子」を形成するメモリセルアレイの特殊な外側ワイヤリングにより、個々のメモリ素子の磁化状態、すなわち、強磁性層の平行ないしは反平行の磁化は、これまでの従来技術では一般的であった抵抗値の絶対値測定を用いずに、公知の磁化状態のメモリ素子との抵抗比較により確定される。この場合、基準メモリ素子として、少なくとも１つのメモリ素子が設けられなければならないが、その場合、メモリ素子の１つの列すべてが、または１つの行すべてが、あるいはそれらの両方ともが、既知の磁化状態を示すことができるという優れた構成である。その場合、そのような既知の磁化状態は、たとえば、低い抵抗値Ｒ0をもつ両強磁性層の平行磁化であるか、または抵抗値Ｒ0＋ΔＲ（ΔＲ＞０）をもつ両強磁性層の反平行磁化である。この既知の磁化状態は本来の読み出しプロセスの前に書き込まれなければならない。
【００１７】
抵抗の比較は、抵抗格子の前述の外側ワイヤリングによって形成される抵抗ブリッジ、すなわち、ハーフブリッジまたはフルブリッジによっておこなわれる。
【００１８】
これらの抵抗ブリッジのセンタータップに、抵抗ブリッジにおける抵抗の相対的大きさとともに、個々のメモリ素子に記憶されている情報、すなわち「０」（たとえば、平行磁化）または「１」（たとえば、反平行磁化）を推測させる電圧が発生する。
【００１９】
抵抗ブリッジにおいて消える分路電圧（Querspannung）の場合、抵抗は合致しており、たとえば、両方ともＲ0なる抵抗値を有する。しかし、分路電圧がゼロと違っていれば、求められる抵抗は、基準メモリ素子の抵抗から離れている値、すなわち、たとえばＲ0＋ΔＲである。
【００２０】
読み出しでは、たとえば、基準メモリ素子に電圧−Ｖ／２を印加することができる一方、読み出されるメモリ素子には電圧＋Ｖ／２を印加することができる。
【００２１】
個々のメモリ素子の材料はすでに述べた通りである。すなわち、強磁性層の間の分離層は、たとえば、Ａｌ2Ｏ3または銅で形成することができ、層厚みは１〜３ｎｍである。強磁性層自体は、通常のように鉄、コバルト、ニッケル、パーマロイに適切な添加物（たとえば、プラチナ）を加えて構成し、層の厚みは３〜２０ｎｍとする。
【００２２】
本発明のさらに好ましい実施形態として、個々の抵抗ブリッジにおける抵抗比較のために、出力電圧が抵抗格子内のワード線の本数ｍによって影響されない電流フォロワ（Stromfolger ）ないしは増幅器が設けることが提案される。これにより、読み出し電子機構に対するメモリセルアレイの面積比も増大するような大きいセルアレイを使用することができる。
【００２３】
本発明の基本的な特徴点は、選択トランジスタのないメモリセルを有する大きなメモリセルアレイを実現することにあり、上記の電流フォロワを用いることにより、メモリセルの読み出しのときに得られる測定信号も、メモリセルアレイの大きさに影響を受けないことが実現される。
【００２４】
本発明によって達成される更なる利点は、以下のようにまとめることができる：
−読み出し電子機構は、比較的簡単に構成されるとともに、個々の抵抗ブリッジの対称性または非対称性を区別する役割を果たすだけである。
【００２５】
−測定信号は、従来技術とは対照的に、個々の抵抗素子の絶対値から完全に独立している。測定信号は、メモリセルアレイに印加される電圧および個々のメモリ素子の磁気抵抗効果ΔＲ／Ｒ0だけに左右される。
【００２６】
−メモリセルアレイの製造における精度、再現性および均質性について技術的に要求される基準は低下する。なぜなら、読み出しは、メモリセルアレイ内部において互いに密に隣接している抵抗の比較に基づいているだけであるからである。従来技術において通常であった抵抗の絶対値決定とは対照的に、本発明の読出／書込構造における測定信号は、両抵抗状態の区別をするためにフルサイズで用いられる一方、測定値の小さい変化の中に含まれているだけではない。
【００２７】
−温度に左右される抵抗変化は、ブリッジ回路の中で相殺されるので、読み出し信号には影響を及ぼさない。
【００２８】
−選択トランジスタを用いることなく、比較的大きいメモリセルアレイの読み出しが可能であり、これは、記憶密度、プロセス簡易性、および１ビット当たりのコストの点で多大な利点があることを意味する。
【００２９】
−ワード線の線抵抗とビット線の線抵抗とは、対称的であるので、少なくとも部分的に無効である。
【００３０】
以下に、実施形態を示す図面に基づいて本発明を詳述する。
【００３１】
図１は、強磁性メモリ素子１から成るいわゆる「４Ｆ2」メモリセルと、ワード線ＷＬと、ビット線ＢＬとを備える、選択トランジスタのないＭＲＡＭのメモリセルアレイを示す。この場合、メモリセル１は、ワード線ＷＬとビット線ＢＬとの交差個所に配置され、分離層４が介在されている強磁性層２、３からそれぞれ構成されている。この分離層４は、たとえば酸化アルミニウムから成るトンネルバリヤ、あるいは、たとえば銅から成る非強磁性導電層とすることができる。
【００３２】
ワード線ＷＬおよびビット線ＢＬは、ｙ方向またはｘ方向に配置されているので、メモリセル１はマトリクスのような抵抗格子を形成する。
【００３３】
個々のメモリセル１の抵抗値は両強磁性層２、３の磁化方向によって異なる。強磁性層２、３が磁化が互いに平行であれば、抵抗値は小さく、Ｒ0であるが、抵抗層２、３が反平行磁化であれば、抵抗値はＲO＋ΔＲ、ΔＲ＞０となる。
【００３４】
導電トラックを形成するワード線ＷＬおよびビット線ＢＬは、たとえば、アルミニウムで構成することができる。強磁性層２、３の適切な層厚さは、たとえば、３〜２０ｍｍであり、分離層４は、たとえば、１〜３ｍｍである。
【００３５】
特定のワード線ＷＬおよび特定のビット線ＢＬに適切な電圧を印加することにより、該ワード線ＷＬと該ビット線ＢＬとの交差個所にあるメモリ素子の強磁性層を、平行または反平行に磁化することができる。
【００３６】
従って、低い抵抗値を持つ平行磁化を例えばロジック「０」に割り当てることができ、その場合、高い抵抗値を持つ反平行磁化はロジック「１」に対応する。
【００３７】
図２は、図１と同様に、メモリセルアレイの電気的回路図である。ここで、ｍ本のワード線ＷＬには電圧Ｕ1、Ｕ2、…、Ｕmが印加され、ｎ本のビット線ＢＬには電圧Ｕ1'、Ｕ2'、…、Ｕn'が印加されている。個々のメモリセルは、抵抗Ｒ11、Ｒ21、…、Ｒ12、Ｒ22、…、Ｒik、…、Ｒmnとして具体的に示されている。図２を参照することにより、個々のメモリセルが抵抗格子を形成し、個々の抵抗Ｒikの抵抗値は、それらの磁化状態（平行磁化は低い抵抗値をもち、あるいは反平行磁化は高い抵抗値をもつ）により変化することが分かる。
【００３８】
さて、２つの任意のワード線ＷＬに−Ｖ／２あるいは＋Ｖ／２の電圧をかけた場合、Ｕi＝−Ｖ／２かつＵk＝＋Ｖ／２となる。他のワード線ＷＬには、ポテンシャル「０」となる。この状況は、図３においてｉ＝１かつｋ＝２の場合について示されている。
【００３９】
図４に示されているように、各ビット線ＢＬにおいてポテンシャル「０」に存在する抵抗Ｒ31、Ｒ41、…、Ｒ32、Ｒ42、…、Ｒ3k、Ｒ4n、…、Ｒmnの並列接続により、ハーフブリッジが形成される。ここで、抵抗Ｒ1' は、互いに並列に存在する抵抗Ｒ31、Ｒ41、…、Ｒmlの抵抗を意味する。抵抗Ｒ2' またはＲ3 ' も同じである。
【００４０】
電圧Ｕ1'、Ｕ2'、Ｕ3'、…、Ｕi'（ｉ＝１、２、…、ｎ）は、ハーフブリッジにおける両方の抵抗の比率によって変化する。すなわち、たとえば、Ｒ11＝Ｒ21であれば、Ｕ1'＝０となる。Ｕ1'＜０であれば、Ｒ11＜Ｒ21となる。逆に、Ｕ1'＞０であればＲ11＞Ｒ21である。
【００４１】
電圧Ｕ1'、…Ｕi'が低下する分路抵抗（Querwiderstand) Ｒi は、
【００４２】
【数１】
0003773031.tif 000002
【００４３】
を満たす。
【００４４】
その場合、全ての抵抗Ｒ3i、Ｒ4i、…、Ｒmiが強磁性層の平行磁化を示すときは、下限Ｒ0／（ｍ−２）となり、これらの抵抗が全て反平行に磁化されていれば、上限（Ｒ0＋ΔＲ）／（ｍ−２）となる。
【００４５】
電圧−Ｖ／２または＋Ｖ／２を２つのワード線ＷＬに印加するかわりに、２つのビット線ＢＬにこの電圧を印加することができる。このケースは図５に図示されている。ここでは、電圧Ｕ1、Ｕ2、…、Ｕi（ｉ＝１、２、…、ｍ）は抵抗比Ｒik／Ｒik+1（ｉ＝１、２、…、ｍ、ｋ−１…ｎ）に関する情報を導き出す。
【００４６】
このようにして、任意の行または列を互いに比較することができる。
【００４７】
このようなＭＲＡＭへの書き込みでは、適切な大きさの電流が同じにそれぞれ一本のワード線ＷＬおよびビット線ＢＬを通じて送られる。それにより、このワード線とそのビット線との交点にあるメモリ素子は、メモリ素子の強磁性層２、３の平行または反平行に磁化される、ロジック「０」またはロジック「１」に相当する状態へ変化することができる。
【００４８】
さて、引き続き読み出しをおこなうための前提は、電圧Ｕ1を有する最初のワード線のように、ワード線の全てのメモリ素子が公知の磁化状態、すなわち、強磁性層２、３の平行な磁化に移されることであるが、対応する抵抗値Ｒ0は公知の値である必要はない。
【００４９】
読み出しでは、２つのワード線、たとえば、図２〜図４における電圧Ｕ1 またはＵ2 をもつ第１および第２のワード線は、ポテンシャル−Ｖ／２または＋Ｖ／２に設定される。電圧源の中央接点も、その他の低抵抗で相互に連結されているワード線ＷＬ３からＷＬｍまでは、ポテンシャル０に設定されている。それによって発生するハーフブリッジの分路抵抗Ｒi' は、各ビット線ＢＬに接続される抵抗Ｒ3iからＲmi（ｉ＝１、２、…、ｎ）の並列接続により形成される。上記の式（１）により与えられているインターバルに存在する、これらの抵抗Ｒi' において、電圧Ｕi ' （ｉ＝１、２、…  ｎ）は降下し、これらの電圧は、図６〜図８に図示されているように、抵抗Ｒ21と抵抗Ｒ11との比較を可能にする。
【００５０】
図６〜図８は、図４における一番上のハーフブリッジの例に対するブリッジ電圧Ｕi'（ｉ＝１、…、ｎ）を示す。抵抗Ｒ1'（図６参照）を通る電流は、両電圧源Ｕ1およびＵ2により互いに独立して生成される電流Ｉ1（図７参照）とＩ2（図８参照）との重なりによって生じる。なお、それぞれ他の電圧源は短絡ブリッジにより置き換えられる（図７および８参照）。この電流Ｉが、抵抗Ｒ1'を流れることにより、抵抗Ｒ11とＲ21との抵抗値に関する比較をおこなうことを可能とする電圧Ｕ1'が生成される。
【００５１】
詳しくは、電流Ｉ1、Ｉ2およびＩは以下により与えられる：
【００５２】
【数２】
0003773031.tif 000003
【００５３】
【数３】
0003773031.tif 000004
【００５４】
【数４】
0003773031.tif 000005
【００５５】
さらに電圧Ｕ1'については次式が導かれる。
【００５６】
【数５】
0003773031.tif 000006
【００５７】
電圧Ｕ1'に対しては、抵抗Ｒ11およびＲ21ないしは強磁性層２、３の磁化抵抗に応じて、次の値が得られる：
【００５８】
【数６】
0003773031.tif 000007
【００５９】
一般的には、第１ワード線ＷＬ１における抵抗Ｒ1iとマトリクス抵抗Ｒjiとの比較のためには、次式が適用される：
【００６０】
【数７】
0003773031.tif 000008
【００６１】
たとえば、ビット線ＢＬにおける比較器（Komparatoren）を使って、両方の第１ワード線に対する抵抗値を確認したあと、このプロセスは順次、別のワード線の対により、すなわち、たとえば、ワード線ＷＬ１およびＷＬ３、ＷＬ１およびＷＬ４、…、ＷＬ１およびＷＬｍにより、マトリクスにおける全ての抵抗の磁化状態が確定されるまで、繰り返すことができる。
【００６２】
その場合、一般的には電圧Ｕi'には次式が適用される。
【００６３】
【数８】
0003773031.tif 000009
【００６４】
この式から、上記の述べた式（１）により、次式が導かれる：
【００６５】
【数９】
0003773031.tif 000010
【００６６】
たとえば、１０００本のビット線ＢＬ（ｎ＝１０００）および１００本のワード線ＷＬ（ｍ＝１００）、磁気抵抗効果ΔＲ／Ｒo＝０．２、およびそれぞれ１Ｖの電圧源をもつメモリセルアレイに対しては、以下の通りとなる：
ｉ番目のハーフブリッジにおいて抵抗が同一である場合、Ｕi'＝０となり、ｉ番目のハーフブリッジにおいて抵抗が同一でない場合、抵抗値Ｒ0にはかかわりなく、Ｕi'＜０でかつ１．６７ｍＶ＜｜Ｕi'｜＜２．００ｍＶとなる。
【００６７】
電流源の負荷は、Ｒ0＝１００ｋΩであれば１０００×１０μＡ＝１０ｍＡになり、Ｒ0＝１ＭΩであれば１０００×１ｍＡ＝１ｍＡである。
【００６８】
図９は、第１ワード線ＷＬ１の全てのメモリ素子に対して、低い抵抗値Ｒ0をもつように強磁性層２、３に対して平行磁化状態が書き込まれた場合を示す。ブリッジ電圧Ｕi の値が０に収束していくと、ハーフブリッジの他の抵抗の抵抗値もＲ0となる。しかし、その値が負の値であれば、これらの抵抗値はより高い数値Ｒ0＋ΔＲとなる。すなわち、以下の関係のようになる：
【００６９】
【数１０】
0003773031.tif 000011
【００７０】
上記の実施形態では、小さい抵抗値（平行磁化）と大きい抵抗値（反平行磁化）とを区別するために、分路電圧が用いられている。その場合、多数のワード線ｍ本またはビット線ｎ本をもつメモリセルアレイでは、信号はほぼｍ（またはｎ）に比例して小さくなる。この欠点を防ぐため、抵抗比較のため個々の抵抗ブリッジに電流フォロワが設けられる。その場合の出力電圧は、抵抗格子におけるワード線の本数ｍ（またはビット線の本数ｎ）には影響されない。
【００７１】
このことは、大きなメモリセルアレイを使用でき、それによって読み出し電子機構に対するメモリセルアレイの面積比が増えるというさらなる利点をもたらす。
【００７２】
図１０は、電流フォロワ５が個々の抵抗ブリッジの出力に設けられている実施形態を示す。
【００７３】
このような電流フォロワにより、ワード線数ｍが増大するにつれ、電圧Ｕi'はゼロに近づくという欠点は避けることができる。この関係を以下にまず図１１により説明する。
【００７４】
等式（５）により、まず以下の式が成り立つ：
【００７５】
【数１１】
0003773031.tif 000012
【００７６】
この式から、Ｒ11＝Ｒ0およびＲ21＝Ｒ0＋ΔＲにより以下の式が導かれる：
【００７７】
【数１２】
0003773031.tif 000013
【００７８】
次に、Ｒ0／（ｍ−２）＜｜Ｒi'｜＜（Ｒ0＋ΔＲ）／（ｍ−２）により次式が導かれる：
【００７９】
【数１３】
0003773031.tif 000014
【００８０】
ここから、次に以下のようになる：
【００８１】
【数１４】
0003773031.tif 000015
【００８２】
たとえば、ｍ＝１００ワード線、ΔＲ／Ｒ0＝０．２、かつＵ＝２Ｖの場合、以下のようになる：
ｉ番目のハーフブリッジにおける同じ抵抗に対して    Ｕi'＝０
１．６７ｍＶ＜｜Ｕi'｜＜２．０ｍＶのｉ番目のハーフブリッジにおける相異なる抵抗に対してＵi'＜０
これとは逆に、図１２は電流フォロワ５の設置により達成されうる利点を示す。
【００８３】
まず、電流に対して次式が適用される：
【００８４】
【数１５】
0003773031.tif 000016
【００８５】
Ｒ11＝Ｒ0、Ｒ21＝Ｒ0＋ΔＲにより次式が導かれる：
【００８６】
【数１６】
0003773031.tif 000017
【００８７】
Ｕia'＝−Ｒf・Ｉにより次式が導かれる：
【００８８】
【数１７】
0003773031.tif 000018
【００８９】
等式（１７）からは、出力電圧Ｕ1a'はｍからは独立しており、従って、ワード線数から独立していることが分かる。
【００９０】
ΔＲ／Ｒ0＝０．２、Ｕ＝２Ｖ、そしてＲf＝Ｒ0による実施形態（Ｒfは電流フォロワ５の抵抗値である）については、以下のようになる：
すなわち、ｉ番目のハーフブリッジにおける同じ抵抗に対してＵ1a'＝０となり、ｍからは独立している、ｉ番目のハーフブリッジにおける相異なる抵抗に対してＵ1a'＝０．２／１．２Ｖ＝０．１６６Ｖとなる。
【図面の簡単な説明】
【図１】  選択トランジスタを伴わないＭＲＡＭのメモリセルアレイの斜視図である。
【図２】  図１のメモリセルアレイを斜視状態で示す回路図である。
【図３】  図２のメモリセルアレイの読み出しプロセスを示す図である。
【図４】  ワード線に電圧−Ｖ／２または＋Ｖ／２が存在するときのハーフブリッジの電気回路図である。
【図５】  ビット線に電圧−Ｖ／２または＋Ｖ／２が存在するときのハーフブリッジの回路図である。
【図６】  ブリッジにおいてそれぞれタップされる電圧を説明するためのブリッジ回路である。
【図７】  ブリッジにおいてそれぞれタップされる電圧を説明するためのブリッジ回路である。
【図８】  ブリッジにおいてそれぞれタップされる電圧を説明するためのブリッジ回路である。
【図９】  さまざまなロジック状態を得ることは、抵抗値により左右されることを説明するためのブリッジ回路である。
【図１０】  本発明の特に優れた実施形態に基づく電流フォロワを有するブリッジ回路である。
【図１１】  電流フォロワなしのブリッジ回路（図１１）と電流フォロワ付きのブリッジ回路（図１２）との比較である。
【図１２】  電流フォロワなしのブリッジ回路（図１１）と電流フォロワ付きのブリッジ回路（図１２）との比較である。
【図１】
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【図２】
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【図３】
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【図４】
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【図９】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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