(57)【特許請求の範囲】
【請求項１】
多様な動作モード下で動作する半導体メモリ装置において、
データ情報を貯える複数のメモリセルが接続された少なくとも一本のワードラインと、
出力ノードを有し、電源電圧を受け入れて前記多様な動作モードに応じて前記電源電圧より高い多様な電圧を発生する電圧発生回路と、
一つの選択された動作モードに対応する前記多様な電圧のうち一つの電圧を少なくとも一本のワードラインへ伝達する電圧スイッチング回路と、
前記電圧発生回路の出力ノードに接続され、その後に遂行される動作モード時のワードライン電圧が以前に遂行された動作モ−ド時のそれより低い時、チャージシェアリングにより前記以前動作モードのワードライン電圧で前記次の動作モードの低いワードライン電圧を発生させるチャージシェアリング回路と
を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記チャージシェアリング回路は、
前記出力ノードに接続された一電極及び他の電極を有するキャパシタと、
このキャパシタと並列に形成された電流通路及び二個の直列接続されたインバータ回路を通じて供給される制御信号を受け入れるゲートを有する第１トランジスタと、
前記他の電極及び接地の間に形成された電流通路及び前記制御信号を受け入れるゲートを有する第２トランジスタと
を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１トランジスタのゲートに直接接続された前記直列接続されたインバータ回路のうち一つはレベルシフト回路で構成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記キャパシタの両電極は前記制御信号が非活性化される時同一の電位を有することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記制御信号が活性化される時、前記キャパシタの一電極は前記電圧発生回路の出力ノード上の電圧を有して前記キャパシタの他の電極は前記第２トランジスタを通じて接地されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メモリセルの各々は、フラッシュ電気的にプログラム可能な読み出し専用メモリで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記メモリセルの各々はフラッシュ電気的に消去及びプログラム可能な読み出し専用メモリで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
複数のワードライン、このワードラインと交差するように配列された複数のビットライン、そしてこのビットラインと前記ワードラインの交差領域に各々配列されてデータ情報を貯える複数のメモリセルを有するメモリセルアレイと、
一つの選択されたメモリセルに関連した前記ワードラインのうち一つを選択してプログラム、プログラム検証、読み出し動作モードによるワードライン電圧で前記選択されたワードラインを駆動するワードラインデコーダ回路と、
出力ノードを有し、電源電圧を受け入れて前記多様な動作モードに応じて前記電源電圧より高い多様な電圧を発生する電圧発生回路と、
一つの選択された動作モードに対応する前記多様な電圧のうち一つの電圧を前記少なくとも一本のワードラインへ伝達する電圧スイッチング回路と、
前記電圧発生回路の出力ノードに接続され、その後に遂行される動作モード時のワードライン電圧が以前に遂行された動作モード時のそれより低い時、チャージシェアリングにより前記以前動作モードのワードライン電圧で前記次の動作モードの低いワードライン電圧を発生させるチャージシェアリング回路と
を具備することを特徴とするフラッシュメモリ装置。
【請求項９】
前記メモリセルの各々はフラッシュ電気的にプログラム可能な読み出し専用メモリで構成されることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記メモリセルの各々はフラッシュ電気的に消去及びプログラム可能な読み出し専用メモリで構成されることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１１】
前記チャージシェアリング回路は、
前記出力ノードに接続された一電極及び他の電極を有するキャパシタと、
このキャパシタと並列に形成された電流通路及び二個の直列接続されたインバータ回路を通じて供給される放電イネーブル信号を受け入れるゲートを有する第１トランジスタと、
前記他の電極及び接地の間に形成された電流通路及び前記放電イネーブル信号を受け入れるゲートを有する第２トランジスタと
を具備することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１２】
前記第１トランジスタのゲートに直接接続された前記直列接続されたインバータ回路のうち一つはレベルシフト回路で構成されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記キャパシタの両電極は前記放電イネーブル信号が非活性化される時同一の電位を有することを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記放電イネーブル信号が活性化される時、前記キャパシタの一電極は前記電圧発生回路の出力ノード上の電圧を有して前記キャパシタの他の電極は前記第２トランジスタを通じて接地されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１５】
前記電圧スイッチング回路は、
プログラム動作モード信号及びプログラム検証動作モード信号に応答して前記プログラム、プログラム検証、そして読み出し動作モードのうち一つを示すモード設定信号を発生するモード設定信号発生器と、
このモード設定信号発生器の出力に接続された第１レベルシフト回路と、
前記電圧発生回路の出力ノードと前記ワードラインデコーダ回路との間に形成された電流通路及び前記第１レベルシフト回路の出力に接続されたゲートを有する第１トランジスタと、
前記第１レベルシフト回路の出力に接続された第２レベルシフト回路と、
前記電源電圧と前記ワードラインデコーダ回路との間に形成された電流通路及び前記第２レベルシフト回路の出力に接続されたゲートを有する第２トランジスタと
を具備することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１６】
複数のワードライン、このワードラインと交差するように配列された複数のビットライン、そしてこのビットラインと前記ワードラインの交差領域に各々配列されてデータ情報を貯える複数のメモリセルを有し、各メモリセルは対応するワードラインに接続された制御ゲート、この制御ゲートと絶縁されたフローティングゲート、接地に接続されたソース端子、そして対応するビットラインに接続されたドレインを有するメモリセルアレイと、
一つの選択されたメモリセルに関連した前記ワードラインのうち一つを選択してプログラム、プログラム検証、読み出し動作モードによるワードライン電圧で前記選択されたワードラインを駆動するワードラインデコーダ回路と、
出力ノードを有し、電源電圧を受け入れて前記多様な動作モードに応じて前記電源電圧より高い多様な電圧を発生する電圧発生回路と、
プログラム動作モード信号及びプログラム検証動作モード信号に応答して前記プログラム、プログラム検証、そして読み出し動作モードのうち一つを示すモード設定信号を発生するモード設定信号発生器と、
前記モード設定信号に応答し、一つの選択された動作モードに対応する前記多様な電圧及び前記電源電圧のうち一つの電圧を前記少なくとも一本のワードラインへ伝達する電圧スイッチング回路と、
前記電圧発生回路の出力ノードに接続され、その後に遂行される動作モードで要求されるワードライン電圧が以前に遂行された動作モードで使用されたワードライン電圧より低い時、チャージシェアリングにより前記以前動作モードのワードライン電圧で前記次の動作モードの低いワードライン電圧を発生させるチャージシェアリング回路と
を具備することを特徴とするフラッシュメモリ装置。
【請求項１７】
前記チャージシェアリング回路は、
前記出力ノードに接続された一電極及び他の電極を有するキャパシタと、
このキャパシタと並列に形成された電流通路及び二個の直列接続されたインバータ回路を通じて供給される放電イネーブル信号を受け入れるゲートを有する第１トランジスタと、
前記他の電極及び接地の間に形成された電流通路及び前記放電イネーブル信号を受け入れるゲートを有する第２トランジスタと
を具備することを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
前記第１トランジスタのゲートに直接接続された前記直列接続されたインバータ回路のうち一つはレベルシフト回路で構成されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項１９】
前記キャパシタの両電極は前記放電イネーブル信号が非活性化される時同一の電位を有することを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項２０】
前記放電イネーブル信号が活性化される時、前記キャパシタの一電極は前記電圧発生回路の出力ノード上の電圧を有して前記キャパシタの他の電極は前記第２トランジスタを通じて接地されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、一具体例としては、電気的に消去及びプログラム可能なＲＯＭセルを有するノア型（ＮＯＲ  ｔｙｐｅ）フラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
最近数年間に、不揮発性半導体メモリ装置、特にプログラム動作及び消去動作が電気的に遂行されるフラッシュメモリ装置（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）がバッテリを電源として使用する携帯装置に急速に適用されてきた。携帯装置に使用される集積回路チップは次第に低い動作電圧下で動作する趨勢にあるので、その中に構成されるフラッシュメモリ装置は少ない電力を消費することが要求されている。又、低い動作電圧下で、フラッシュメモリ装置の消去及びプログラム動作が早く遂行されることがやはり要求されている。
【０００３】
フラッシュメモリ装置のプログラム動作及び消去動作が遂行される時、よく知られたように、電源の割りに高い電圧（以下高電圧Ｖｐｐと称する）が使用される。高電圧Ｖｐｐはフラッシュメモリ装置の外部から供給されずに自身の内部で高電圧発生器（例えば、チャージポンプ回路）（図１の１８）を用いて生成される。このような場合、ポンピング電流（ポンピングされる電圧）と消費される電源電流（電圧）との比で示されるポンピング効率（ｐｕｍｐｉｎｇ  ｅｆｆｉｃｉｅｎｃｙ）はほぼ１０％である。これは低いポンピング効率のオンチップ高電圧発生器を備えたフラッシュメモリ装置が高電圧を発生する時多くの電源電流を消費することになる。ゆえに、低電圧低電力フラッシュメモリ装置を実現するためには、フラッシュメモリ装置のプログラム及び消去動作中に要求される高電圧を効果的に制御する方法が要求される。
【０００４】
図１には、従来の技術による不揮発性半導体メモリ装置、特にフラッシュメモリ装置の概略的な構成を示すブロック図が示されている。
図１において、参照番号１０はメモリセルアレイを示し、参照番号１２，１４、そして１６はアドレスバッファ回路、行デコーダ回路、そしてカラムデコーダ回路を各々示す。参照番号１８，２０、そして２２は高電圧発生器、モード設定信号発生器、そしてワードライン電圧スイッチング回路を各々示す。
【０００５】
高電圧発生器１８、モード設定信号発生器２０、そしてワードライン電圧スイッチング回路２２の詳細回路及びメモリセルアレイ１０の一部分を示す回路図が行デコーダ回路１４と共に図２に示されている。
【０００６】
参照番号１１は、マトリックス状に配列されたメモリセル（例えば、ＥＴＯＸ−ｔｙｐｅセル）を示し、参照番号１２はメモリセルアレイ１０の同一の行で配列されたメモリセル１１の制御ゲートに共通に接続されたワードラインを示す。参照番号１３はワードライン１２と交差するように配列されてメモリセルアレイ１０の同一のカラムで配列されたメモリセル１１のドレイン領域に共通に接続されたビットラインを示し、参照番号１５はメモリセルアレイ１０の同一の行で配列されたメモリセル１１のソース領域に共通に接続されたソースライン（よく知られたように、接地電圧が供給される）を示す。
【０００７】
メモリセルアレイ１０において、読み出し動作モード中には、電源電圧（例えば、５Ｖ）が選択されたワードライン１２に印加され、かつ中間電圧（例えば、１Ｖ）が選択されたビットライン１３に印加される。プログラム（又は書込み）動作モード中には、高電圧Ｖｐｐ（例えば、１０Ｖ）が選択されたワードライン１２に印加され、かつ電源電圧５Ｖが選択されたビットライン１３へ印加される。消去動作モード中には、負の電圧（例えば、−１０Ｖ）が全てのワードライン１２に印加され、かつ全てのビットライン１３と全てのソースライン１５はフローティング状態に保たれる。
【０００８】
再び図２を参照すると、プログラム及び書込み動作モードで選択されたワードライン１２に印加される高電圧Ｖｐｐは高電圧発生器１８で生成される。高電圧発生器１８は電源電圧ＶＣＣを受け入れて各動作モードで要求される電圧レベルを有する高電圧Ｖｐｐを発生する。高電圧発生器１８で生成された電圧はワードライン電圧スイッチング回路２２を通じて行デコーダ回路１４により選択されるワードライン１２へ供給される。ワードライン電圧スイッチング回路２２はモード設定信号発生器２０からのモード設定信号に応答して高電圧発生器１８から供給される電圧Ｖｐｐ又は電源電圧ＶＣＣを行デコーダ回路１４を通じて選択されたワードライン１２へ伝達させる。
【０００９】
図２に示されるように、モード設定信号発生器２０は二個の２入力ノアゲート回路５０及び５１で構成される。ノアゲート回路５０は信号ＰＧＭ及びＰＧＭＶＦＹを各々受け入れる入力端子を有し、ノアゲート回路５１はノアゲート回路５０の出力と信号ＤＩＳとを組合わせてモード設定信号ＭＯＤＥを出力する。信号ＰＧＭはプログラム動作モードを示し、信号ＰＧＭＶＦＹはプログラム検証動作モードを示し、信号ＤＩＳはワードライン電圧の放電動作を知らせる信号である。ワードライン電圧スイッチング回路２２は図２に示されるように接続された二個のレベルシフト回路５２及び５３そして二個のＰＭＯＳトランジスタ５４及び５５で構成される。
【００１０】
図３は、不揮発性半導体メモリ装置、特にノア型フラッシュメモリ装置に対するプログラム動作の処理段階を示す流れ図である。
また、図４は、従来の技術によるノア型フラッシュメモリ装置が、図３の流れ図に示されたようにプログラム検証動作及びプログラム動作により動作する時変化するワードライン電圧を示す図面である。従来の技術のプログラム動作を図面図１乃至図４を参照して以下説明する。説明の便宜上、一つのメモリセル１１に対するプログラム動作を説明する。
【００１１】
プログラム動作が遂行されると、先ず、選択されるメモリセル１１をプログラムするか否かを判別するために、プログラム検証動作が段階Ｓ１０で遂行される。ここで、メモリセル１１がオンセル（ｏｎ  ｃｅｌｌ）の場合、それのスレッショルド電圧は１Ｖ〜３Ｖの間に分布され、オフセルの場合、それのスレッショルド電圧は６Ｖ〜８Ｖの間に分布される。プログラム検証動作中にメモリセル１１のゲートに接続されたワードライン１２には、６Ｖのプログラム検証電圧が例えば印加される。これと同時に、図示しない感知増幅器回路からメモリセル１１に関連したビットライン１３へ感知電流が供給される。
【００１２】
図２乃至図４を参照して、より詳しく説明すると次の通りである。
段階Ｓ１０で、信号ＰＧＭ、ＰＧＭＶＦＹ、そしてＤＩＳは、図４に示されるように、ロジックローレベル、ロジックハイレベル、そしてロジックローレベルになる。これはモード設定信号発生部２０がロジックハイレベルのモード設定信号Ｍｏｄｅを発生する。その結果、ワードライン電圧スイッチング回路２２のＰＭＯＳトランジスタ５４がターンオフされる一方、ＰＭＯＳトランジスタ５５がターンオンされ、高電圧発生器１８で生成された６Ｖの高電圧Ｖｐｐ即ち、プログラム検証電圧がターンオンされたトランジスタ５５及び行デコーダ回路１４を通じてワードライン１２へ供給される。
【００１３】
その後の段階Ｓ１２で、プログラム検証動作の結果メモリセル１１がオフセル（６Ｖ〜８Ｖのスレッショルド電圧を有したメモリセル）なら（即ち、ビットライン上の電圧レベルが以前にプリチャージされた電圧レベルより高くなると）、プログラム動作が終了する。
【００１４】
これとは違って、メモリセルが段階Ｓ１２でオンセル（６Ｖより低い１Ｖ〜３Ｖのスレッショルド電圧を有したメモリセル）と判別されると（即ち、ビットライン上の電圧レベルが以前にプリチャージされた電圧レベルより低くなると）、次の段階Ｓ１４が遂行される。段階Ｓ１４では、メモリセル１１がオフセルに相応する６Ｖ〜８Ｖのスレッショルド電圧を有するようにプログラム動作が遂行される。プログラム動作中には、高電圧発生器１８で生成された１０Ｖの高電圧即ちプログラム電圧がメモリセル１１に関連したワードライン１２に印加され、かつ５Ｖの電圧がメモリセル１１に関連したビットライン１３に印加される。この際、メモリセル１１のソースに接続されたソースライン１５には接地電圧が供給される。
【００１５】
これを詳しく説明すると、信号ＰＧＭ，ＰＧＭＶＦＹ、そしてＤＩＳが、図４に示されるように、ロジックハイレベル、ロジックローレベル、そしてロジックローレベルになるので、モード設定信号発生器２０からロジックハイレベルのモード設定信号Ｍｏｄｅが発生する。これはワードライン電圧スイッチング回路２２のＰＭＯＳトランジスタ５４をターンオフさせる一方、ＰＭＯＳトランジスタ５５をターンオンさせる。その結果、高電圧発生器１８で生成された１０Ｖのプログラム電圧がターンオンされたトランジスタ５５及び行デコーダ回路１４を通じてワードライン１２へ供給される。このような電圧条件は決められた時間中保たれる。そして、その間に、この分野でよく知られたようにメモリセル１１のドレインと隣接したチャンネル領域で高いエネルギを有するホットエレクトロンが浮遊ゲートへ注入される（これはホットエレクトロンインジェクションプログラム方式と呼ばれる）。これによりメモリセル１１のスレッショルド電圧が高くなる。
【００１６】
次の段階Ｓ１６では、前述したようなプログラム検証動作が再び遂行される（ここで、ワードラインへ供給される電圧は、図４に示されるように、１０Ｖから６Ｖへ低くなる）。そして、段階Ｓ１８でもしメモリセル１１が６Ｖ〜８Ｖのスレッショルド電圧を有するオフセルならプログラム動作が終了する。もし、そうでなければ次の段階Ｓ１９が遂行される。段階Ｓ１９では、プログラム動作が決められた最大回数まで遂行されたか否かが判別され、もし決められた回数までプログラム動作が遂行されていなかったら、段階Ｓ１４及びＳ１６が決められた最大プログラム回数まで反復される。もし最大回数まで反復されたときは、プログラム動作が終了する。
【００１７】
プログラム動作が前述した一連の過程を通じて遂行される場合において、ノア型フラッシュメモリ装置の動作モードがプログラム動作モードからプログラム検証動作モードへ切換えられる以前のプログラム動作モード中に、図４で分かるように、ワードラインに供給された１０Ｖのプログラム電圧は電源電圧ＶＣＣへ放電されなければならない（低くならなければならない）。そのような放電区間中に信号ＰＧＭ，ＰＧＭＶＦＹ、そしてＤＩＳが、図４に示されるように、各々ロジックハイレベル、ロジックローレベル、そしてロジックハイレベルになる。すると、図２のモード設定信号発生器１８はロジックローレベルのモード設定信号Ｍｏｄｅを発生し、これはＰＭＯＳトランジスタ５５をターンオフさせ、かつＰＭＯＳトランジスタ５４をターンオンさせる。結局、ワードラインに供給された１０Ｖのプログラム電圧はターンオンされたトランジスタ５４を通じて電源電圧ＶＣＣまで低くなる。以後、プログラム検証動作が遂行される。
【００１８】
もしプログラム検証動作が遂行される以前に、ワードライン１２上のプログラム電圧（１０Ｖ）が６Ｖのプログラム検証電圧まで低くならなければ、プログラム検証動作は１０Ｖのプログラム電圧が自然に６Ｖのプログラム検証電圧まで低くなるまで遂行できない。これはフラッシュメモリ装置の全体的な動作速度が遅くなる。そこで、プログラム動作が遂行された後プログラム検証動作が遂行される以前にワードライン上の電圧は必ずプログラム検証電圧と同一か又はそれより低い電圧まで放電されなければならない。
【００１９】
【発明が解決しようとする課題】
前述した放電動作が遂行される場合、プログラム検証動作で要求される電圧が放電後電圧より高いので、プログラム検証動作で要求される電圧は図２の高電圧発生器１８により再び発生させなければならない。これは前述したように低いポンピング効率の高電圧発生器１８を備えたフラッシュメモリ装置の電力消耗が相当に多くなる原因になる。図４で、点線で表示された部分は従来の技術による放電動作により消耗される電荷量を示す。ゆえに、反復されるプログラム回数が増加すれば増加するほど、従来の技術によるフラッシュメモリ装置により消耗される電力はさらに増加する。
【００２０】
本発明の目的は、以前の動作モードからその後の動作モードに変化するとき、具体的にはプログラム動作からプログラム検証動作へ動作モードが変化する時電荷損失なしでその後の動作モード、具体的にはプログラム検証動作で要求されるプログラム検証電圧を得られる半導体メモリ装置、一具体例としてはフラッシュメモリ装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体メモリ装置は、多様な動作モード下で動作する半導体メモリ装置において、データ情報を貯える複数のメモリセルが接続された少なくとも一本のワードラインと、出力ノードを有し、電源電圧を受け入れて前記多様な動作モードに応じて前記電源電圧より高い多様な電圧を発生する電圧発生回路と、一つの選択された動作モードに対応する前記多様な電圧のうち一つの電圧を少なくとも一本のワードラインへ伝達する電圧スイッチング回路と、前記電圧発生回路の出力ノードに接続され、その後に遂行される動作モード時のワードライン電圧が以前に遂行された動作モ−ド時のそれより低い時、チャージシェアリングにより前記以前動作モードのワードライン電圧で前記次の動作モードの低いワードライン電圧を発生させるチャージシェアリング回路とを具備することを特徴とする。
【００２２】
前記半導体メモリ装置において、前記チャージシェアリング回路は、前記出力ノードに接続された一電極及び他の電極を有するキャパシタと、このキャパシタと並列に形成された電流通路及び二個の直列接続されたインバータ回路を通じて供給される制御信号を受け入れるゲートを有する第１トランジスタと、前記他の電極及び接地の間に形成された電流通路及び前記制御信号を受け入れるゲートを有する第２トランジスタとで構成される。
【００２３】
上記のような半導体メモリ装置によれば、例えば、プログラム動作中に供給されたプログラム電圧を有するワードラインのロードキャパシタがチャージシェアリング回路のキャパシタとチャージシェアリングすることによりワードラインを電荷損失なしでプログラム検証電圧に設定できる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を参照図面に基づき詳細に説明する。
以下の説明では、本発明のより徹底した理解を得るためにノア型フラッシュメモリ装置を例として本発明が詳細に説明される。しかし、この分野に通常の知識を持つ者においては、本発明がそれに限らないことは容易に理解するであろう。本発明の技術的思想は、以前の動作モードで供給される電圧がその後に遂行される動作モードの電圧より高い場合に広く適用できることは自明である。
図６を参照すると、本発明の新たなノア型フラッシュメモリ装置は多様な高電圧を発生する高電圧発生器１８０に連続されたチャージシェアリング回路２４０を含む。このチャージシェアリング回路２４０はその後に遂行される動作モード時のワードライン電圧が以前に遂行された動作モード時のそれより低い時、チャージシェアリングにより以前動作モードのワードライン電圧で次の動作モードの低いワードライン電圧を発生させる。これにより、フラッシュメモリ装置で消耗される電力を最小化できる。
【００２５】
本発明の望ましい実施形態によるノア型フラッシュメモリ装置の概略的な構成を示すブロック図が図５に示されている。
図５において、参照番号１００はメモリセルアレイを示し、参照番号１２０，１４０、そして１６０はアドレスバッファ回路、行デコーダ回路（ワードラインデコーダ回路）、そしてカラムデコーダ回路を各々示す。参照番号１８０，２００、そして２２０は高電圧発生器（電圧発生回路）、モード設定信号発生器、そしてワードライン電圧スイッチング回路を各々示す。参照番号２４０はチャージシェアリング回路（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ  ｃｉｒｃｕｉｔ）を示す。
【００２６】
高電圧発生器１８０、モード設定信号発生器２００、ワードライン電圧スイッチング回路２２０、そしてチャージシェアリング回路２４０の詳細回路及びメモリセルアレイ１００の一部分を示す回路図が行デコーダ回路１４０と共に図６に示されている。メモリセルアレイ１００は図２のそれと同一であり、１０１はメモリセル、１０２はワードライン、１０３はビットライン、１０４はソースラインである。
【００２７】
プログラム及び書込み動作モードで選択されたワードライン１０２に印加される高電圧Ｖｐｐ（例えば、１０Ｖのプログラム電圧及び６Ｖのプログラム検証電圧）は高電圧発生器１８０で生成される。高電圧発生器１８０は、電源電圧ＶＣＣを受け入れて各動作モードで要求される電圧レベルを有する高電圧Ｖｐｐを発生する。高電圧発生器１８０で生成された電圧はワードライン電圧スイッチング回路２２０を通じて行デコーダ回路１４０により選択されたワードライン１０２へ供給される。行デコーダ回路１４０の入力にはキャパシタ１１６とが接続されている。ワードライン電圧スイッチング回路２２０はモード設定信号発生器２００からのモード設定信号Ｍｏｄｅに応答して高電圧発生器１８０から供給される電圧Ｖｐｐ又は電源電圧ＶＣＣを行デコーダ回路１４０を通じて選択されたワードライン１０２へ伝達する。高電圧発生器１８０に接続されたチャージシェアリング回路２４０は、放電イネーブル信号ＤＩＳに応答して高電圧発生器１８０の出力ノードＯＵＴＮＤでワードライン側へ示されるロードキャパシタに充電された電荷（それの両端電圧）（例えば、プログラム電圧）をシェアリングして（又は分圧して）ワードライン上の電圧を低くする。
【００２８】
モード設定信号発生器２００は、一つのノアゲート回路１０５及び一つのインバータ１０６で構成される。ノアゲート回路１０５は、信号ＰＧＭ及びＰＧＭＶＦＹを各々受け入れる入力端子を有し、インバータ１０６はノアゲート回路１０５の出力を反転させてモード設定信号Ｍｏｄｅを出力する。信号ＰＧＭは、プログラム動作モードを示し、信号ＰＧＭＶＦＹはプログラム検証動作モードを示す。
【００２９】
ワードライン電圧スイッチング回路２２０は、インバータ回路からなる二個のレベルシフト回路１０７及び１０８と二個のＰＭＯＳトランジスタ１０９及び１１０で構成される。ＰＭＯＳトランジスタ１１０の電流通路は、高電圧発生器１８０の出力ノードＯＵＴＮＤと行デコーダ回路１４０との間に形成され、ＰＭＯＳトランジスタ１１０のゲートは、レベルシフト回路１０７を通じてモード設定信号Ｍｏｄｅを受け入れる。ＰＭＯＳトランジスタ１０９の電流通路は、電源電圧ＶＣＣと行デコーダ回路１４０（又はトランジスタ１１０を通じて出力ノードＯＵＴＮＤ）との間に形成され、ＰＭＯＳトランジスタ１０９のゲートは、レベルシフト回路１０８を通じて回路１０７の出力を受け入れる。よく知られたように、レベルシフト回路１０７及び１０８は、入力信号の位相と相補的な位相を有する出力信号を出力し、入力信号の電圧レベル（例えば、０Ｖの時）を高電圧発生器１８０の出力電圧（例えば、プログラム電圧又はプログラム検証電圧）へ変換する。このようなワードライン電圧スイッチング回路２２０とモード設定信号発生器２００とを組み合わせて電圧スイッチング回路ということもできる。
【００３０】
続けて、本発明によるチャージシェアリング回路２４０はインバータ１１１、レベルシフト回路１１２、ＰＭＯＳトランジスタ１１３、ＮＭＯＳトランジスタ１１４、そしてキャパシタ１１５で構成されている。キャパシタ１１５は、高電圧発生器１８０の出力ノードＯＵＴＮＤに接続された一電極を有する。ＮＭＯＳトランジスタ１１４の電流通路はキャパシタ１１５の他の電極と接地との間に形成され、ＮＭＯＳトランジスタ１１４のゲートは、放電イネーブル信号ＤＩＳを受け入れる。ＰＭＯＳトランジスタ１１３の電流通路はキャパシタ１１５と並列に形成され、ＰＭＯＳトランジスタ１１３のゲートは、直列接続されたインバータ１１１とレベルシフト回路１１２を通じて放電イネーブル信号ＤＩＳを受け入れる。レベルシフト回路１１２は、ワードライン電圧スイッチング回路２２０のそれと同一の機能を遂行する。
【００３１】
以下、図６に示されたモード設定信号発生器２００、ワードライン電圧スイッチング回路２２０、そしてチャージシェアリング回路２４０を用いたプログラム動作及びプログラム検証動作が図７のタイミング図及び図３の流れ図を参照して説明する。説明の便宜上、一つのメモリセル１０１に対するプログラム動作が説明されるが、他のメモリセルのプログラム動作もやはり同様に遂行される。
【００３２】
プログラム動作が遂行されると、先ず、選択されるメモリセル１１をプログラムするか否かを判別するために、プログラム検証動作が図３の段階Ｓ１０で遂行される。ここで、メモリセル１０１がオンセル（ｏｎ  ｃｅｌｌ）の場合、それのスレッショルド電圧は１Ｖ〜３Ｖの間に分布され、オフセルの場合、それのスレッショルド電圧は６Ｖ〜８Ｖの間に分布される。プログラム検証動作中にメモリセル１０１のゲートに接続されたワードライン１０２には、６Ｖのプログラム検証電圧が例えば印加される。これと同時に、図示しない感知増幅器回路からメモリセル１０１に関連したビットライン１０３へ感知電流が供給される。
【００３３】
これをより詳しく説明すると次の通りである。段階Ｓ１０で、信号ＰＧＭ，ＰＧＭＶＦＹ、そしてＤＩＳは、図７に示されるように、ロジックローレベル、ロジックハイレベル、そしてロジックローレベルになる。これはモード設定信号発生部２００がロジックハイレベルのモード設定信号Ｍｏｄｅを発生する。その結果、ワードライン電圧スイッチング回路２２０のＰＭＯＳトランジスタ１０９がターンオフされる一方、ＰＭＯＳトランジスタ１１０がターンオンされ、高電圧発生器１８０で生成された６Ｖの高電圧Ｖｐｐ即ち、プログラム検証電圧がターンオンされたトランジスタ１１０及び行デコーダ回路１４０を通じて選択されたワードライン１０２へ供給される。これと同時に、ロジックローレベルの放電イネ−ブル信号ＤＩＳでＰＭＯＳトランジスタ１１３がターンオンされるとともにＮＭＯＳトランジスタ１１４がターンオフされ、キャパシタ１１５の各電極はターンオンされたトランジスタ１１３を通じて高電圧発生器１８０で生成された６Ｖの電圧を有する。即ち、キャパシタ１１５の両端電圧はプログラム検証動作中はワードライン電圧に影響を及ぼさないように同一に保たれる。
【００３４】
その後に、段階Ｓ１２では、メモリセル１０１がオフセルか否かが判別される。そして、プログラム検証動作の結果メモリセル１０１がオフセル（６Ｖ〜８Ｖのスレッショルド電圧を有したメモリセル）なら（即ち、ビットライン上の電圧レベルが以前にプリチャージされた電圧レベルより高くなると）、プログラム動作が終了する。
【００３５】
これとは違って、メモリセル１０１が段階Ｓ１２でオンセル（６Ｖより低い１Ｖ〜３Ｖのスレッショルド電圧を有したメモリセル）と判別されると（即ち、ビットライン上の電圧レベルが以前にプリチャージされた電圧レベルより低くなると）、次の段階Ｓ１４が遂行される。段階Ｓ１４では、セル１０１がオフセルに相当する６Ｖ〜８Ｖのスレッショルド電圧を有するようにプログラム動作が遂行される。プログラム動作中には、高電圧発生器１８０で生成された１０Ｖの高電圧即ちプログラム電圧がメモリセル１０１に関連したワードライン１０２に印加され、かつ５Ｖの電圧がメモリセル１０１に関連したビットライン１０３に印加される。この際、メモリセル１０１のソースに接続されたソースライン１０４には接地電圧が供給される。
【００３６】
これを詳しく説明すると、信号ＰＧＭ，ＰＧＭＶＦＹ、そしてＤＩＳが、図７に示されるように、ロジックハイレベル、ロジックローレベル、そしてロジックローレベルになるので、モード設定信号発生器１８０からロジックハイレベルのモード設定信号Ｍｏｄｅが発生される。これはワードライン電圧スイッチング回路２２０のＰＭＯＳトランジスタ１０９をターンオフさせる一方、ＰＭＯＳトランジスタ１１０をターンオンさせる。その結果、高電圧発生器１８０で生成された１０Ｖのプログラム電圧がターンオンされたトランジスタ１１０及び行デコーダ回路１４０を通じて選択されたワードライン１０２へ供給される。このような電圧条件は決められた時間中続く。そして、その間に、この分野でよく知られたように、メモリセル１０１のドレインと隣接したチャンネル領域で高いエネルギを有するホットエレクトロンがメモリセル１０１の浮遊ゲートへ注入される（これはホットエレクトロンインジェクションプログラム方式と呼ばれる）。これによりメモリセル１０１のスレッショルド電圧が高くなる。
【００３７】
段階Ｓ１４のプログラム動作が終了する以前にワードライン電圧の放電動作が遂行される。放電区間中は、信号ＰＧＭ及びＰＧＭＶＦＹがロジックハイレベルとロジックローレベルに保たれる一方、図７に示されるように、信号ＤＩＳがロジックローレベルからロジックハイレベルへ変化し、図６のチャージシェアリング回路２４０のＰＭＯＳトランジスタ１１３はターンオフされ、同回路２４０のＮＭＯＳトランジスタ１１４はターンオンされる。これにより出力ノードＯＵＴＮＤで示されたロードキャパシタに充電された電荷（プログラム電圧に相当する電荷）は、一電極が接地されて他の電極が出力ノードＯＵＴＮＤに接続された、チャージシェアリング回路２４０のキャパシタ１１５へ移動される（キャパシタ１１５とロードキャパシタ（図示せず）との間にチャージシェアリング動作が起こる）。すると、出力ノードＯＵＴＮＤで示されたロードキャパシタのキャパシタンスが増加するので（これは図示していないがキャパシタ１１５とワードラインのロードキャパシタが並列に接続されているからである）、出力ノードＯＵＴＮＤの電圧即ち、選択されたワードライン１０２上のプログラム電圧（１０Ｖ）はΔＶ＝Ｑ／ΔＣほど即ち、その後に遂行されるプログラム検証電圧まで低くなる。ここで、放電区間中に高電圧発生器１８０から高電圧が出力されないように高電圧発生器１８０は構成されている。また、選択されたワードライン１０２上の電圧はキャパシタ１１５のキャパシタンスを可変させることにより容易に調節できる。
【００３８】
図７から分かるように、放電区間中、従来のフラッシュメモリ装置と違って本発明のフラッシュメモリ装置はチャージシェアリング回路２４０を通じて電荷損失なしでプログラム検証動作で要求される６Ｖのプログラム検証電圧を得られる。
【００３９】
次の段階Ｓ１６では、前述したようなプログラム検証動作が再び遂行される。プログラム検証動作中は、信号ＰＧＭ，ＰＧＭＶＦＹ、そしてＤＩＳが、図７に示されるように、ロジックローレベル、ロジックハイレベル、そしてロジックローレベルになり、モード設定信号発生器２００からのモード設定信号Ｍｏｄｅはプログラム動作モードと同一のロジックハイレベルを有する。したがって、ワードライン電圧スイッチング回路２２０及びチャージシェアリング回路２４０の動作はプログラム動作モードと同一になる。その結果、高電圧発生器１８０で生成された６Ｖのプログラム検証電圧がターンオンされたトランジスタ１１０及び行デコーダ回路１４０を通じて選択されたワードライン１０２へ伝達される。
【００４０】
プログラム検証動作が完了した後、段階Ｓ１８でメモリセル１０１がオフセルか否かが判別される。もしメモリセル１０１が６Ｖ〜８Ｖのスレッショルド電圧を有するオフセルであると判別されると、プログラム動作は終了する。もしそうでないと、次の段階Ｓ２０が遂行される。段階Ｓ２０では、プログラム動作が決められた最大回数まで遂行されたか否かが判別され、もし決められた回数までプログラム動作が遂行されていなかったら、段階Ｓ１４及びＳ１６が決められた最大プログラム回数までくり返えされる。もし最大プログラム回数までくり返えされていれば、プログラム動作が終了する。
【００４１】
前述したように、プログラム動作が遂行された後、プログラム検証動作が遂行される時、ワードライン電圧はプログラム検証電圧又はそれより低い電圧まで低くならなければならない（放電されなければならない）。従来の場合、これは図２のＰＭＯＳトランジスタ５４をターンオンさせてワードラインを電源電圧まで放電することにより実現された（図２のＰＭＯＳトランジスタ５５はターンオフされる）。一方、本発明の場合は、チャージシェアリング回路２４０に備えられたキャパシタ１１５を用いて以前動作で使用されたワードライン上のプログラム電圧をワードラインのロードキャパシタとキャパシタ１１５とでチャージシェアリングすることによりプログラム検証電圧まで低くなる。その結果、従来技術のフラッシュメモリ装置で惹起された問題点即ち、消耗電力の増加を防止でき、早い時間内に所望のレベルを有する高電圧をワードラインに設定できる。
【００４２】
以上望ましい実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限定されるものではない。むしろ、本発明の範囲には多様な変形例及び類似した構成を全て含めることができる。従って、特許請求の範囲はそのような変形例及び類似した構成の全てを含むものであり、可能な限り広く解釈されなければならない。
【００４３】
【発明の効果】
以上詳細に説明したように本発明の半導体メモリ装置、一具体例としてはフラッシュメモリ装置によれば、プログラム動作からプログラム検証動作へ動作モードが検化するときなどに、電荷損失なしに変化後の動作モードで要求されるワードライン電圧を得ることができる。
【図面の簡単な説明】
【図１】従来の技術による不揮発性半導体メモリ装置の概略的な構成を示すブロック図。
【図２】従来の技術による図１のモード設定信号発生器及びワードライン電圧スイッチング回路の詳細回路図。
【図３】不揮発性半導体メモリ装置、特にノアフラッシュメモリ装置に対するプログラム動作の処理段階を示す流れ図。
【図４】従来の技術による不揮発性半導体メモリ装置が一連のプログラム検証動作及びプログラム動作により動作する時変化するワードライン電圧を示す図。
【図５】本発明による半導体メモリ装置の実施の形態の構成を示すブロック図。
【図６】本発明の実施の形態におけるモード設定信号発生器、ワードライン電圧スイッチング回路、そしてチャージシェアリング回路を示す詳細回路図。
【図７】本発明による半導体メモリ装置の実施の形態が一連のプログラム検証動作及びプログラム動作により動作する時変化するワードライン電圧を示す図。
【符号の説明】
１００    メモリセルアレイ
１４０    行デコーダ回路
１８０    高電圧発生器
２００    モード設定信号発生器
２２０    ワードライン電圧スイッチング回路
２４０    チャージシェアリング回路
１０１    メモリセル
１０２    ワードライン
１１１    インバータ
１１２    レベルシフト回路
１１３    ＰＭＯＳトランジスタ
１１４    ＮＭＯＳトランジスタ
１１５    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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