(57)【特許請求の範囲】
【請求項１】
スイッチ(2)及びＮ個のプロセッサユニット(1-1…1-N)と、第２の情報出力(11)及び第３情報入力(8)とを有するコンピュータシステムであって、ｉ番目のプロセッサユニット(1-i)（ｉ＝１…Ｎ）の第１制御出力(19-1)とアドレス出力(20)が対応して制御入力の第１群のｉ番目入力(54-i)とスイッチアドレス入力群のｉ番目入力(55-i)とに接続され、ｉ番目プロセッサユニット(1-i)の第１(21-1)及び第２(21-2)情報出力がスイッチ情報入力群の対応するｉ番目入力(57-i)に接続され、ｉ番目プロセッサユニット(1-i)の第１情報(13)、アドレス(17-1)、制御(18-1)及び第２情報(14)、アドレス(17-2)、制御(18-2)入力がシステムの第１(6)及び第２(7)情報入力に接続され、システムの第１制御入力(9)がスイッチ(2)の制御入力(53)とｉ番目プロセッサユニット(1-i)の第３制御入力(1803)に接続され、スイッチ(2)の制御出力(58)がｉ番目プロセッサユニット(1-i)の第４制御入力(18-4)に接続され、ｉ番目プロセッサユニット(1-i)の第３情報出力(21-3)がシステムの第１情報出力(10)に接続されていて、このコンピュータシステムは補助スイッチ(3)、連結メモリのＮ個のモジュール(4-1…4-N)及びバッファブロック(5)が導入されていることを特徴とし、補助スイッチ(3)の交換出力のｉ番目の群の、第１制御(30-1-i)、第１制御(30-2-i)、第２制御(30-3-i)及び第２情報(30-4-i)出力が対応してｉ番目のプロセッサユニット(1-i)の第１制御(18-5)、第３情報(15)、第６制御(18-6)及び第４情報(16)入力に接続され、補助スイッチ(3)の第１群の制御出力(28-1…28-N)がバッファブロック(5)の第１群の制御入力(32-1…32-N)に接続され、補助スイッチ(3)の第２群の制御出力(19-1…29-N)がバッファブロック(5)の制御入力(33-1…33-N)に接続され、補助スイッチ(3)の制御入力(22)と、バッファブロック(5)の制御入力(31)と、連結メモリの各モジュール(4-1…4-N)の第１制御入力(46)とがシステムの制御入力(9)に接続され、補助スイッチ(3)の制御入力の第１群(23-1…23-N)と第２群(24-1…24-N)が対応してｉ番目プロセッサユニット(1-i)の第２(19-2)及び第３(19-3)制御出力に接続され、ｉ番目プロセッサユニットの第７(18-7)及び第８(18-8)制御入力が対応してバッファブロック(5)の制御出力の第１群(39-1…39-N)及び第２群(40-1…40-N)のｉ番目の出力に接続され、バッファブロックの第３群の制御出力(41-1…41-N)が対応して補助スイッチ(3)の第３群の制御入力(25-1…25-N)と第１群の情報入力(27-1-1…27-1-N)に接続され、バッファブロックの第２群の情報出力(43-1…43-N)がシステムの第２情報出力(11)に接続され、補助スイッチ(3)の第４群の制御入力(26-1…26-N)はバッファブロック(5)の第４群の制御出力(44-1…44-N)に接続され、バッファブロックの第１群の情報入力(34-1…34-N)のｉ番目の入力がｉ番目のプロセッサユニット(1-i)の第4(21-4)及び第５(21-5)情報出力に接続され、ｉ番目プロセッサユニットの第４制御出力(19-4)がバッファブロック(5)の第３群の制御入力(35-1…35-N)のｉ番目入力に接続され、バッファブロックの第３群の情報出力(45-1…45-N)が補助スイッチ(3)の第２群の情報入力(27-2-1…27-2-N)に接続され、連結メモリのｉ番目モジュール(4-i)の第１制御出力(50)がスイッチ(2)の第２群の制御入力(56-1…56-N)のｉ番目入力に接続され、同スイッチの情報出力(59-1…59-N)群のｉ番目出力が連結メモリのｉ番目モジュール(4-i)の情報入力に接続され、連結メモリのｉ番目モジュールの情報出力(51)���第２制御出力(52)がバッファブロック(5)の第２群の情報入力(36-1…36-N)のｉ番目入力と第４群の制御入力(37-1…37-N)に接続され、バッファブロックの第３群の情報入力(38-1…38-N)がシステムの第３情報入力(8)に接続され、そしてスイッチ(2)の制御出力群(60-1…60-N)のｉ番目出力が連結モジュールのｉ番目モジュール(4-i)の第２制御入力(49)に接続されているコンピュータシステム。
【請求項２】
請求項１に記載のコンピュータシステムにおいて、各プロセッサユニット(1-i)が第１(61)及び第２(62)スイッチと、第１(63)及び第２(64)制御ユニットと、命令処理の実行装置(65)及びオペランド処理の実行装置(66)を有することを特徴とし、第１スイッチ(61)の第１(67-1)及び第２(67-2)制御入力が第１制御ユニット(63)の第１(75-1)及び第２(75-2)制御出力に接続され、第１制御ユニットの第３制御出力(76-1)が命令処理実行装置(65)の第１制御入力(81)に接続され、第２制御ユニット(64)の第１(79-2)及び第２(79-2)制御出力が第２スイッチ(62)の第１(70-1)及び第２(70-2)制御入力に接続され、第２スイッチの第１情報入力(71-1)が命令処理実行装置(65)のアドレス出力(86)に接続され、命令処理実行装置の第１情報出力(87)が第２スイッチ(62)の第２情報入力(71-2)と第１スイッチ(61)の第１情報入力(68-1)とに接続され、命令処理実行装置の第２情報出力(88)が第１スイッチ(61)の第２情報入力(68-2)と第２スイッチ(62)の第３情報入力(71-3)とに接続され、命令処理実行装置の第１制御出力(83)が第１制御ユニット(63)の第１制御入力(73)に接続され、第１制御ユニット(63)の第４制御出力(76-2)がオペランド処理実行装置(66)の第１制御入力(89)に接続され、オペランド処理実行装置(66)の第１制御出力(91)が第１制御ユニット(63)の第２制御入力(74)に接続され、第２制御ユニット(64)の第１制御入力(77)がオペランド処理実行装置(66)の第２制御出力(92)に接続され、命令処理実行装置(65)の第２制御出力(84)が第２制御ユニット(64)の第２制御入力(78)に接続され、命令処理実行装置(65)の第２制御入力(82)が第２制御ユニット(64)の第３制御出力(80-1)に接続され、第２制御ユニットの第４制御出力(80-2)がオペランド処理実行装置(66)の第２制御入力(90)に接続され、第２スイッチ(62)の第４情報入力(72-1)がオペランド処理実行装置(66)のアドレス出力(94)に接続され、オペランド処理実行装置の第１情報出力(95)が第２スイッチの第５情報入力(72-2)と第１スイッチの第３情報入力(69-1)とに接続され、オペランド処理実行装置の第２情報出力(96)が第１スイッチの第４情報入力(69-2)と第２スイッチの第６情報入力(72-3)に接続され、第２スイッチの第１、第２、第３情報出力はそれぞれプロセッサユニットのアドレス出力(20)、第１情報出力(21-1)、第２情報出力(21-2)であり、命令処理実行装置(65)とオペランド処理実行装置(66)の第３情報出力はプロセッサユニットの第３情報出力(21-3)に接続され、プロセッサユニットの第４(21-4)及び第５(21-5)情報出力はそれぞれ第１スイッチ(61)の第１及び第２情報出力であり、第２制御ユニット(64)の第５制御出力がプロセッサユニットの第５制御出力(19-1)に接続され、プロセッサユニットの第２(19-2)及び第３(19-3)制御出力は命令処理実行装置とオペランド処理実行装置のそれぞれ第３制御出力(85)及び(93)であり、プロセッサユニットの第４制御出力(19-4)が第１制御ユニット(63)の第５制御出力に接続され、プロセッサユニットの第１情報(13)、アドレス(17-1)及び制御(18-1)入力はそれぞれ命令処理実行装置(65)の第１情報、アドレス及び第３制御入力であり、プロセッサユニットの第２情報(14)、アドレス(17-2)及び制御(18-2)入力がオペランド処理実行装置(66)の第１情報、アドレス及び第３制御入力に接続され、オペランド処理実行装置の第４制御入力と命令処理実行装置の第４制御入力がプロ���ッサユニットの第３制御入力(18-3)に接続され、プロセッサユニットの第４制御入力(18-4)が第２制御ユニット(64)の第３制御入力に接続され、プロセッサユニットの第３情報入力(15)は命令処理実行装置(65)の第２情報入力であり、命令処理実行装置の第５制御入力はプロセッサユニットの第５制御入力(18-5)であり、プロセッサユニットの第４情報(16)と第６制御(18-6)入力がそれぞれオペランド処理実行装置の第２情報及び第５制御入力に接続され、そして、プロセッサユニットの第７(18-7)及び第８(18-8)制御入力がそれぞれ第１制御ユニット(63)の第３及び第４制御入力に接続されるコンピュータシステム。
【請求項３】
請求項１に記載のコンピュータシステムにおいて、補助スイッチ(3)が第１(262-1)及び第２(262-2)制御ユニットと第１(262-1)及び第２(263-2)スイッチユニットを有することを特徴とし、第１(262-1)及び第２(262-2)制御ユニットの制御出力の第１群(268-1…268-N)がそれぞれ補助スイッチ(3)の制御出力の第１群(28-1…28-N)及び第２群(29-1…29-N)に接続され、補助スイッチの交換出力のｉ番目群の第１(30-1-i)及び第２(30-3-i)がそれぞれ第１(262-1)及び第２(262-2)制御ユニットの第２群の制御出力(269-1…269-N)のｉ番目出力(269-i)に接続され、第１及び第２制御ユニットの制御出力(264)が補助スイッチ(3)の制御入力(22)に接続され、補助スイッチの情報入力の第１群(27-1-1…27-1-N)及び第２群(27-2-1…27-2-N)がそれぞれ第１(263-1)及び第２(263-2)スイッチユニットの情報入力群(274-1…274-N)に接続され、第１及び第２スイッチユニットの情報出力群(275-1…275-N)のｉ番目出力が対応して補助スイッチ(3)の交換出力のｉ番目群の第１(30-2-i)及び第２(30-4-i)情報出力に接続され、補助スイッチの制御入力の第１群(23-1…23-N)及び第２群(24-1…24-N)がそれぞれ第１(262-1)及び第２(262-2)制御ユニットの第１群制御入力(265-1…265N)に接続され、第１(263-1)及び第２(263-2)スイッチユニットの制御出力群(276-1…276-N)が対応して第１(262-1)及び第２(262-2)制御ユニットの制御入力の第２群(266-1…266-N)に接続され、第１及び第２制御ユニットの第３群の制御入力(267-1…267-N)が対応して補助スイッチ(3)の制御入力の第３群(25-1…25-N)及び第４群(26-1…26-N)に接続され、そして第１(262-1)及び第２(262-2)制御ユニットの第３群の制御出力(270-1-1…270-N-N)がそれぞれ第１(263-1)及び第２(263-2)スイッチユニットの制御入力(272-1-1…272-N-N)の第１群(272-i-j)に接続され、これらユニットの各々の第２群の制御入力(273-1…273-N)が対応して第１(262-1)及び第２(262-2)の制御ユニットの第４群の制御出力(271-1…271-N)に接続されているコンピュータシステム。
【請求項４】
請求項１に記載のコンピュータシステムにおいて、バッファブロック(5)がバッファユニット群(348-1…348-N)を有することを特徴とし、ｉ番目バッファユニット(348-i)の第１(349-1)、第２(349-2)、第３(349-3)制御出力がそれぞれバッファブロック(5)の制御出力の第１群(39-1…39-N)、第２群(40-1…40-N)、第３群(41-1…41-N)のｊ番目出力に接続され、バッファブロックの制御入力の第１群(32-1…32-N)及び第２群(33-1…33-N)のｉ番目入力がそれぞれｉ番目バッファユニット(348-i)の第１及び第２制御入力に接続され、バッファユニットの第４制御出力(349-4)がバッファブロックの第４群制御出力(44-1…44-N)のｉ番目出力(44-i)に接続され、バッファブロックの制御入力(31)がバッファユニット(348-1…348-N)の各々の第３制御入力に接続され、バッファブロック(5)の制御入力の第３群(35-1…35-N)及び第４群(37-1…37-N)のｉ番目入力がそれぞれｉ番目のバッファユニット(348-i)の第４及び第５制御入力に接続され、バッファユニットの第１(349-5)、第２(349-6)、第３(349-7)情報出力が対応してバッファブロック(5)の情報出力の第１群(42-1…42-N)、第２群(43-1…43-N)、第３群(45-1…45-N)に接続され、バッファブロックの情報入力の第１群(34-1…34-N)、第２群(36-1…36-N)、第３群(38-1…38-N)のｉ番目入力がそれぞれｉ番目バッファユニット(348-i)の第１、第２、第３情報入力に接続されている装置。
【発明の詳細な説明】
技術の分野
本発明はコンピュータ技術、特にコンピュータシステムに関するものである。
本発明は、宇宙航空技術、測量、気象学、その他高精度の計算を必要とする分野のための工学的及び技術的計算に応用される。
従来の技術
公知のコンピュータシステム、すなわち中央入力−出力プロセッサ、スイッチ、主メモリユニット、コントロールパネル、制御ブロックを備えた周辺メモリ装置、及びデータ伝送プロセッサを含む公知のコンピュータシステムがある（ＳＵ，Ａ，６９２４００）。
このシステムではフォン・ノイマンのデータ処理原則が使用されている。すべての中央プロセッサが、コンフォーミング（結合）ユニット、手続遂行ブロック、インデックスブロック、価復元ブロック、ストリング処理ブロック、算術論理ユニット、基本レジスタブロック、命令形成ユニット、コントロールユニット、スタックアドレスを物理的に分配するユニット、命令を一時記憶するメモリのブロック、割込みの解析ブロックを含んでいる。
算術論理ユニットは次のものを含む：掛け算、加算、割算、コード変成及び論理操作遂行のための諸ブロックである。これらブロックは互いに並列に、かつ独立に作用し、各プロセッサ内で並列データ処理を行なわせ、実行中のプログラムの自然並列化を使用する。
しかし、このシステムの実施は、実際上、フォン・ノイマンの計算組織化原則の使用が、種々の実行装置の並列作動を行なうためにハードウェアと計算能力の非生産的な高度の費用を要することを示している。これらの費用は、第１に、実行されるプログラムからの独立の命令シーケンスを形成するため、プログラムセグメント（平均長３０命令までの）の予備的サーベイと、特殊なハードウェアを借りて実行ユニットの負荷の動的プラニングとを行なうことが必要であるという事実に関係している（これはババヤン・ビー・エイ著“メイン・リザルツ・アンド・パースペクティブ・オブ・デベロップメント・オブ・ザ・‘エルブス’アーキテクチュア”アプライド・コンピュータ・サイエンス・ワークス・コレクション１５巻、ファイナンス・アンド・スタティスティックス刊（モスクワ）１９８９年、第100-131頁に詳細に記載されている）。
この事実のためハードウェアは著しく複雑になり、同時に真の性能向上は低い。種々の実行装置上でプログラムの並列処理化は制限され、プログラム全体に拡がらない（並列処理のセグメントは１０〜２０の命令を越えない）。その上、並列実行そのもののためプログラムから命令を取り出す工程は多くの追加的ハードウェアとプログラムの作動時間とを要する。これは性能の低下の別の要因である。
別の公知の装置、すなわち共通メモリのユニット、中央インプット−アウトプットプロセッサのユニット（ノイマンの計算処理原則と中央プロセッサの一部である複数実行装置の並列作動を使用する）を含む公知装置がある。この装置は、種々の算術ユニットと同時始動のための操作を含む広範な命令を形成するすることによってプログラム処理の同時性を実現する（ＳＵ，Ａ，１７７７０４８）。
このような命令の形成はプログラム翻訳段階の間に静的操作プラニングによって導かれる。ここでは、並列に実行されている命令の操作の数が限定されている（７を越えない）。
しかしながら、この装置は、装置内で実行される並列処理が限定されていること、計算に必要なすべての操作が得られない時は実行が中止されることのために、プログラムの内部並列実行に基づく高性能を実現しない。この問題は、トランスレータにより、またメモリ内の可変位置が計算条件に依存する場合に課される制限から起きる。また、その装置は複雑なトランスレータ構造と局部的並列計算を行なうための多数のハードウェアとをもっている。
別の公知の装置、すなわちスイッチとＮ個のプロセッサユニットをもつ公知装置がある。このようなシステムでは、ｉ番目のプロセッサユニット（ｉ＝１…Ｎ）の最初の制御出力とアドレス出力が、第１の制御入力群のｉ番目の入力と、アドレススイッチ入力のｉ番目の入力の群とに同時に接続される。ｉ番目のプロセッサユニットの第１と第２の情報出力は、相当する情報スイッチ入力の群のｉ番目の入力に接続される。ｉ番目のプロセッサユニットの第１の情報、アドレス、制御、及び第２の情報、アドレス、制御入力は、第１及び第２の情報システム入力に接続される。このシステムの第１の制御入力はｉ番目のプロセッサユニットの制御スイッチ入力及び第３のの制御入力に接続される。スイッチ制御出力はｉ番目のプロセッサユニットの第４の制御入力に接続され、このユニットの第３の情報出力はシステムの第１の情報出力に接続される。このコンピュータシステムは第２の情報出力と第３の情報入力をもつことができる（ＵＳ４８１４９７８）。
計算組織化のためこのシステムはデータフロー原則、すなわち各プロセッサユニットの効率的負荷と高い全体性能をもたらす原理、を使用する。これはプログラムの全区間において並列命令実行により実現され、プログラム可能計算組織によりサポートされる。プログラムはグラフとしてマップ化され、その各節点が命令であり、枝がデータ伝送の方向を示す。手動的にスイッチを経て接続されたプロセッサユニットの各々は、プログラムの局部区間を実行する。プロセッサユニットは並列に作動し、プログラムの区間どうしの間の必要な同調はスイッチによるデータ伝送により行なわれる。並列化は、結合された別個の区間への翻訳中にプログラムのセグメントにより実現されるが、これは時間の浪費と装置性能の低下をもたらす。こうして、装置性能は、オリジナルプログラムの中で、互いに弱く結合されているセクション(サブプログラム)をセグレゲートするプログラム化能力に大いに頼るものであり、ユーザー（プログラマー）側に大変な時間消費をさせるものである。
これらの不利益は、この装置内でプログラムの全内部的並列実行の実現を許容しないので、その結果この並列化とデータフロー原理に基づく高性能を実現しないものである。
発明の説明
本発明は、各プロセッサユニットが実行プログラム全体に同時アクセスすることにより、かつ計算手段分配の工程の自動化により、向上した性能を実現するコンピュータシステムを創出する課題に基づいている。
この課題は次のように解決される。すなわち、コンピュータシステムはスイッチと、Ｎ個のプロセッサユニットと、第２の情報出力と、第３の情報入力とを含んでいる。ｉ番目のプロセッサユニット（ｉ＝１…Ｎ）の第１制御出力とアドレス出力は、対応してスイッチ制御入力の第１群のｉ番目入力とスイッチアドレス入力の群のｉ番目入力に接続される。ｉ番目のプロセッサユニットの第１及び第２の情報出力はスイッチ情報入力の群の対応する入力に接続される。ｉ番目のプロセッサユニットの第１の情報入力、アドレス入力及び制御入力と、第２の情報入力、アドレス入力及び制御入力は、システムの第１及び第２情報入力に接続される。システムの第１制御入力はスイッチの制御入力及びｉ番目のプロセッサユニットの第３制御入力に接続される。スイッチの制御出力はｉ番目のプロセッサユニットの第４の制御入力に接続される。ｉ番目のプロセッサユニットの第３の情報出力はシステムの第１の情報出力に接続される。本発明によれば、コンピュータシステムは補助スイッチと、連結メモリのＮモジュールと、バッファブロックを含んでいる。補助スイッチの交換出力のｉ番目群の第１制御、第１情報、第２制御及び第２情報出力は、対応してｉ番目のプロセッサユニットの第５制御、第３情報、第６制御及び第４情報入力に接続される。補助スイッチの制御出力の第１群はバッファブロックの制御入力の第１群に接続される。補助スイッチの制御出力の第２群はバッファブロックの制御入力の第２群に接続される。補助スイッチとバッファブロックの制御入力並びに連結メモリの各モジュールの第１制御入力はシステムの制御入力に接続される。補助スイッチの制御入力の第１及び第２群のｉ番目の入力は対応してｉ番目のプロセッサユニットの第２及び第３制御出力に接続される。ｉ番目のプロセッサユニットの第７及び第８制御入力は対応してバッファブロックの第１及び第２群制御出力のｉ番目出力に接続される。バッファブロックの制御出力の第３群と情報出力の第１群は対応して補助スイッチの制御入力の第３群と情報入力の第１群に接続される。バッファブロックの情報出力の第２群はシステムの第２情報出力に接続される。補助スイッチの制御入力の第４群はバッファブロックの制御出力の第４群に接続される。バッファブロックの情報入力の第１群のｉ番目入力はｉ番目プロセッサユニットの第４及び第５情報出力に接続される。ｉ番目プロセッサユニットの第４制御出力はバッファブロックの制御入力の第３群のｉ番目入力に接続される。バッファブロックの情報出力の第３群は補助スイッチの情報入力の第２群に接続される。連結メモリのｉ番目モジュールの第１制御出力はスイッチの制御入力の第２群のｉ番目入力に接続される。スイッチの制御出力の群のｉ番目出力は連結メモリのｉ番目モジュールの情報入力に接続される。連結メモリのｉ番目モジュールの情報及び第２制御出力はバッファブロックの情報入力の第２群と制御入力の第４群のｉ番目入力に接続される。バッファブロックの情報入力の第３群はシステムの第３情報入力に接続される。そして、スイッチの制御出力の群のｉ番目出力は連結メモリのｉ番目モジュールの第２制御入力に接続される。
本発明によれば各プロセッサユニットは、第１及び第２のスイッチ、第１及び第２の制御ユニット、命令処理の実行装置、及びオペランド処理のための実行装置を含むことができる。第１スイッチの第１及び第２制御入力は制御の第１制御ユニットの第１及び第２制御出力に接続される。第１制御ユニットの第３制御出力は命令処理の実行装置の第１制御入力に接続される。第２制御ユニットの第１及び第２の制御出力は第２スイッチの第１及び第２制御入力に接続される。第２スイッチの第１情報入力は命令処理実行装置のアドレス出力に接続され、命令処理実行装置の第１情報出力は第２スイッチの第２情報入力と第１スイッチの第１情報入力に接続される。命令処理実行装置の第２情報出力は第１スイッチの第２情報入力と第２スイッチの第３情報入力に接続される。命令処理実行装置の第１制御出力は第１制御ユニットの第１制御入力に接続される。第１制御ユニットの第４制御出力はオペランド処理実行装置の第１制御入力に接続される。オペランド処理実行装置の第１制御出力は第１制御ユニットの第２制御入力に接続される。第２制御ユニットの第１制御入力はオペランド処理実行装置の第２制御出力に接続される。命令処理実行装置の第２制御出力は第２制御ユニットの第２制御入力に接続される。命令実行装置の第２制御入力は第２制御ユニットの第３制御出力に接続される。第２制御ユニットの第４制御出力はオペランド処理実行装置の第２制御入力に接続される。第２スイッチの第４情報入力はオペランド処理実行装置のアドレス出力に接続される。オペランド処理実行装置の第１情報出力は第２スイッチの第５情報入力と第１スイッチの第３情報入力に接続される。オペランド処理実行装置の第２情報出力は第１スイッチの第４情報入力と第２スイッチの第６情報入力接続される。第２スイッチの第１、第２及び第３情報出力は、それぞれプロセッサユニットのアドレス出力、情報出力及び第２情報出力に接続される。命令処理実行装置とオペランド処理実行装置との第３情報出力はプロセッサユニットの第３情報出力に接続される。プロセッサユニットの第４及び第５情報出力はそれぞれ第１スイッチの第１及び第２情報出力に接続される。第２制御ユニットの第５制御出力はプロセッサユニットの第１制御出力に接続される。プロセッサユニットの第２及び第３出力はそれぞれ命令処理実行装置とオペランド処理実行装置との第３制御出力に接続される。プロセッサユニットの第４制御出力は第１制御ユニットの第５制御出力に接続される。プロセッサユニットの第１情報、アドレス及び制御入力はそれぞれ命令処理実行装置の第１情報、アドレス及び第３制御入力である。プロセッサユニットの第２情報、アドレス及び制御入力は対応してオペランド処理実行装置の第１情報、アドレス及び第３制御入力に接続される。オペランド処理実行装置の第４制御入力と命令処理実行装置の第４制御入力はプロセッサユニットの第３制御入力に接続される。プロセッサユニットの第４制御入力は第２制御ユニットの第３制御入力に接続される。プロセッサユニットの第３情報入力は命令処理実行装置の第２情報入力である。命令処理実行装置の第５制御入力はプロセッサユニットの第５制御入力である。プロセッサユニットの第４情報入力及び第６制御入力はそれぞれオペランド処理実行装置の第２情報入力及び第５制御入力に接続される。そして、プロセッサユニットの第７及び第８制御入力はそれぞれ第１制御ユニットの第３及び第４制御入力に接続される。
本発明によれば補助スイッチは第１及び第２制御ユニットと、第１及び第２スイッチユニットを含んでもよい。第１及び第２制御ユニットの制御出力の第１群はそれぞれ補助スイッチの制御出力の第１及び第２群に接続される。補助スイッチの交換出力のｉ番目の群の第１及び第２制御出力はそれぞれ第１及び第２制御ユニットの制御出力の第２群のｉ番目出力に接続される。第１及び第２制御ユニットの制御入力は補助スイッチの制御入力に接続される。補助スイッチの情報入力の第１群及び第２群はそれぞれ第１及び第２スイッチユニットの情報入力の群に接続される。第１及び第２スイッチユニットの情報出力の群のｉ番目出力は対応して補助スイッチの交換出力のｉ番目群の第１及び第２情報出力に接続される。補助スイッチの制御出力の第１及び第２群はそれぞれ第１及び第２制御ユニットの制御入力の第１群に接続される。第１及び第２スイッチユニットの制御出力群は対応して第１及び第２制御ユニットの制御入力の第２群に接続される。第１及び第２制御ユニットの制御入力の第３群は対応して補助スイッチの制御入力の第３及び第４群の接続される。そして、第１及び第２制御ユニットの制御出力の第３群はそれぞれ第１及び第２スイッチユニットの制御入力の第１群に接続される。これら各ユニットの制御入力の第２群は対応して第１及び第２制御ユニットの制御出力の第４群に接続される。
本発明によればバッファブロックはバッファユニットの群を含むことができる。ｉ番目のバッファユニットの第１、第２、第３制御入力はそれぞれバッファブロックの制御出力の第１、第２、第３群のｉ番目出力に接続される。バッファブロックの制御入力の第１及び第２群のｉ番目入力はそれぞれｉ番目バッファユニットの第１及び第２制御入力に接続される。バッファユニットの第４制御出力はバッファブロックの制御出力の第４群のｉ番目出力に接続される。バッファブロックの制御入力はバッファユニットの各々の第３制御入力に接続される。バッファブロックの制御入力の第３及び第４群のｉ番目は入力はそれぞれｉ番目バッファユニットの第４及び第５制御入力に接続される。バッファユニットの第１、第２及び第３情報出力は対応してバッファブロックの情報出力の第１、第２及び第３群のｉ番目出力に接続される。バッファブロックの情報入力の第１、第２及び第３群のｉ番目入力はそれぞれｉ番目バッファユニットの第１、第２及び３情報入力に接続される。
【図面の簡単な説明】
本発明の実施例は以下の図面を参照して説明される。
第１図は本コンピュータシステムの機能図である。
第２図はコンピュータシステムのプロセッサユニットの機能図である。
第３図はプロセッサユニットの第１スイッチの制御ユニットの機能図である。
第４図はプロセッサユニットの第２スイッチの制御ユニットの機能図である。
第５図は命令処理実行装置の機能図である。
第６図はプロセッサユニットの命令処理実行装置の制御ユニットの機能図である。
第７図は命令処理実行装置のスイッチブロックの機能図である。
第８図は命令処理実行装置のスイッチブロックの制御ユニットの機能図である。
第９図は命令処理実行装置の入力レジスタユニットの機能図である。
第１０図は命令処理実行装置の命令レジスタユニットの機能図である。
第１１図はプロセッサユニットのオペランド処理実行装置の機能図である。
第１２図はオペランド処理実行装置の制御ユニットの機能図である。
第１３図はオペランド処理実行装置の入力レジスタユニットの機能図である。
第１４図はオペランド処理実行装置の出力レジスタユニットの機能図である。
第１５図はコンピュータシステムの補助スイッチの機能図である。
第１６図は補助スイッチ制御ユニットの機能図である。
第１７図は補助スイッチのスイッチユニットの機能図である。
第１８図は補助スイッチの質問形成制御ユニットの機能図である。
第１９図は補助スイッチ制御ユニットのスイッチ制御ブロックの機能図である。
第２０図は補助スイッチ制御ユニットのスイッチ制御ブロックのスイッチ優先制御ユニットの機能図である。
第２１図は補助スイッチ制御ユニットのスイッチ制御ブロックの入力質問ユニットの機能図である。
第２２図は補助スイッチのスイッチユニットの変成−受信ユニットの機能図である。
第２３図は補助スイッチのスイッチユニットの変成−伝送ユニットの機能図である。
第２４図は本コンピュータシステムのバッファブロックの機能図である。
第２５図はバッファブロックのバッファユニットの機能図である。
第２６図はバッファユニットのバッファの機能図である。
第２７図はバッファユニットのバッファ制御ユニットの機能図である。
第２８図はコンピュータシステムの連結メモリ・モジュールの機能図である。
第２９図はコンピュータシステムのスイッチの機能図である。
第３０図はコンピュータシステムのスイッチ制御ユニットの機能図である。
第３１図はコンピュータシステムスイッチ制御ユニットの伝送制御ユニットの機能図である。
第３２図はコンピュータシステムスイッチ制御ユニットの受信制御ユニットの機能図である。
第３３図はコンピュータシステムスイッチ制御ユニットのスイッチ制御ユニットの機能図である。
第３４図はコンピュータグラフの概念図である。
第３５図は情報パッケージ構成を示す図である。
発明を実施する最良の態様
このコンピュータシステム（第１図）はプロセッサユニット１−１…１−Ｎの群と、スイッチ２と、補助スイッチ３と、連結メモリモジュール４−１…４−Ｎの群と、バッファブロック５を含む。
コンピュータシステムはまた、第１、第２及び第３情報入力６、７及び８と、制御入力９と、第１及び第２情報出力１０、１１と、メモリゼロ化入力１２とを含む。
プロセッサユニット１−ｉの各々は、第１、第２、第３及び第４情報入力１３、１４、１５及び１６と、第１及び第２アドレス入力１７−１及び１７−２と、第１から第８制御入力１８−１…１８−８それぞれと、第１から第４制御出力１９−１…１９−４と、アドレス出力２０と、第１から第５情報出力２１−１…２１−５を含む。
補助スイッチ３は、制御入力２２と、第１群から第４群の制御入力２３−１…２３−Ｎ、２４−１…２４−Ｎ、２５−１…２５−Ｎ、２６−１…２６−Ｎと、第１群及び第２群の情報入力２７−１−１…２７−１−Ｎ及び２７−２−１…２７−２−Ｎと、第１群及び第２群の制御出力２８−１…２８−Ｎ及び２９−１…２９−Ｎと、Ｎ群の交換出力（その各々は、それぞれ第１制御、第１情報、第２制御、及び第２情報出力３０−１−ｉ、３０−２−ｉ、３０−３−ｉ、及び３０−４−ｉを含む）を含んでいる。
バッファブロック５は、制御入力３１と、第１群及び第２群の制御入力３２−１…３２−Ｎ及び３３−１…３３−Ｎと、第１群の情報入力３４−１…３４−Ｎと、第３群の制御入力３５−１…３５−Ｎと、第２群の情報入力３６−１…３６−Ｎと、第４群の制御入力３７−１…３７−Ｎと、そして第３群の情報入力３８−１…３８−Ｎを含む。バッファブロック５はまた、第１群から第３群の制御出力３９−１…３９−Ｎ、４０−１…４０−Ｎ、４１−１…４１−Ｎと、第１群及び第２群の情報出力４２−１…４２−Ｎ及び４３−１…４３−Ｎと、第４群の制御出力４４−１…４４−Ｎと、そして第３群の情報出力４５−１…４５−Ｎを含む。
各連結メモリモジュール４−ｉは第１制御入力４６と、ゼロ化入力４７と、情報入力４８と、第２情報入力４９と、第１制御出力５０と、情報出力５１と、第２制御出力５２とを有する。
スイッチ２は制御入力５３と、第１群の制御入力５４−１…５４−Ｎと、アドレス入力５５−１…５５−Ｎの群とを有する。スイッチ２はまた、第２群の制御入力５６−１…５６−Ｎと、情報入力５７−１…５７−Ｎの群と、制御出力５８と、情報出力５９−１…５９−Ｎの群と、制御出力６０−１…６０−Ｎの群とを有する。同期化及びエネルギー供給鎖は図示してない。
各プロセッサユニット１−ｉ（第２図）は、第１及び第２スイッチ６１、６２と、それぞれ第１スイッチ及び第２スイッチのための第１及び第２スイッチ制御ユニット６３、６４と、命令処理実行装置６５と、オペランド処理実行装置６６とを有する。
スイッチ６１は、第１及び第２制御入力６７−１及び６７−２と、第１から第４の情報入力６８−１，６８−２，６９−１，６９−２と、プロセッサユニットの出力２１−４と２１−５に接続されている第１及び第２情報出力を有する。
スイッチ６２は、第１及び第２制御入力７０−１，７０−２と、第１から第６情報入力７１−１，７１−２，７１−３，７２−１，７２−２，７２−３と、プロセッサユニットの出力２０，２１−１，２１−２にそれぞれ接続された第１から第３情報出力とを有する。
第１スイッチ制御ユニット６３は、第１及び第２制御入力７３，７４と、第１から第４制御出力７５−１，７５−２，７６−１，７６−２と、プロセッサユニットの入力１８−７及び１８−８にそれぞれ接続された第３及び第４制御入力と、プロセッサユニットの出力１９−４に接続された第５制御出力とを有する。
第２スイッチ制御ユニット６４は、第１及び第２制御出力７７，７８と、第１から第４制御出力７９−１，７９−２及び８０−１，８０−２と、プロセッサユニットの入力１８−４に接続された第３制御入力と、プロセッサユニットの出力１９−１に接続された第５制御出力とを有する。
命令実行装置６５は、第１及び第２制御入力８１，８２と、第１及び第２制御出力８３，８４と、第３制御出力８５と、アドレス出力８６と、第１及び第２情報出力８７，８８と、プロセッサユニットの出力２１−３に接続された第３情報出力と、プロセッサユニットの入力１３，１５にそれぞれ接続された第１及び第２情報入力と、入力１８−１〜１８−３に接続された第３から第５制御入力と、プロセッサユニットの入力１７−１に接続されたアドレス入力とを有する。
オペランド処理実行装置６６は、第１及び第２制御入力８９，９０と、第１から第３制御出力９１，９２，９３と、アドレス出力９４と、第１及び第２情報出力９５，９６と、プロセッサユニットの出力２１−３に接続された第３情報出力と、プロセッサユニットの入力１４，１６にそれぞれ接続された第１及び第２情報入力と、プロセッサユニットの入力１８−２，１８−３，１８−６にそれぞれ接続された第３から第５制御入力と、プロセッサユニットの入力１７−２に接続されたアドレス入力を有する。
各スイッチ制御ユニット６３（第３図）及び６４（第４図）はアンド素子９７及び９８と、オア素子９９と、優先コーダー１００を有する。
命令処理実行装置６５（第５図）は、制御ユニット１０１と、出力スイッチ１０２と、スイッチブロック１０３と、命令レジスタユニット１０４と、命令メモリ１０５と、算術論理ユニット（ＡＬＵ）１０６と、負荷スイッチ１０７と、入力レジスタユニット１０８を有する。
制御ユニット１０１は、ゼロ化入力１０９−１と、伝送結果の制御のための第１及び第２入力１０９−２，１０９−３と、始動制御入力１０９−４と、命令タイプビットのための入力１０９−５と、メモリレディ信号のための入力１０９−６と、ＡＬＵ結果認識信号のための入力１０９−７と、ＡＬＵレディ信号のための入力１０９−８と、命令コードのための入力１０９−９と、データレディ信号のための第１及び第２出力１１０−１，１１０−２と、フィールドスイッチ制御用の出力１１０−３と、命令復元の制御のためのＡＬＵ始動制御出力１１１−５，１１１−６とから成る。
出力スイッチ１０２は、第１及び第２制御入力１１２−１，１１２−２と、第１及び第２情報入力１１２−３，１１２−４と、実行装置６５の出力８６，８８に接続された情報出力とを有する。
スイッチブロック１０３は、制御入力１１３−１…１１３−１２と、情報入力１１４−１…１１４−１０及び１１５−１…１１５−４と、実行装置６５の出力８７及びスイッチ１０２の入力１１２−３と１１２−４とに接続された情報出力とを有する。
命令レジスタユニット１０４は、情報入力１１６−１と、制御入力１１６−２と、ブロック１０３の入力１１５−１…１１５−４に接続された情報出力とを有する。
命令メモリ１０５は、負荷制御入力１１７−１と、情報入力１１７−２と、アドレス入力１１７−３と、読み出し制御入力１１７−４と、命令レジスタユニットの対応する入力１１６−１，１１６−２と制御ユニット１０１の対応する入力１０９−５，１０９−６に接続された制御出力とを有する。
算術論理ユニット（ＡＬＵ）１０６（ＳＵ１３６７０１２の装置と同様に作られている）は、命令制御入力１１８−１と、第１及び第２オペランド入力１１８−２，１１８−３と、始動制御入力１１８−４と、第１及び第２情報出力１１９−１，１１９−２と、制御出力１１９−３を有する。
負荷スイッチ１０７は、第１及び第２情報入力１２０−１，１２０−２と、第１及び第２制御入力１２０−３，１２０−４と、命令メモリ１０５のアドレス入力１１７−３に接続された情報出力とを有する。
入力レジスタユニット１０８は制御入力１２１−１と、情報出力１２２−１…１２２−１１を有する。
制御ユニット１０１（第６図）は、アンド素子１２３，１２４と、優先コーダー１２５と、アンド素子１２６…１３３と、オア素子１３４…１３６と、デコーダー１３７と、アンド素子１３８…１４０と、オア素子１４１，１４２と、アンド素子１４３…１４５と、制御トリガ１４６…１５１と、アンド素子１５２…１５７と、オア素子１５８と、アンド素子１５９，１６０を有する。
スイッチブロック１０３（第７図）はレジスタ１６１…１７１と、制御ユニット１７２と、スイッチ１７３…１７８を有する。
制御ユニット１７２（第８図）はオア素子１７９…１９０と、制御入力１９１…２０２と、制御出力２０３…２２２を有する。
入力レジスタユニット１０８（第９図）はステータスワードレジスタ２２３と、第１データワードレジスタ２２４と、第２データワードレジスタ２２５を有する。
命令レジスタユニット１０４（第１０図）は第１及び第２操作コードレジスタ２２６，２２７と、第１及び第２命令番号レジスタ２２８，２２９を有する。
実行装置６６（第１１図）は、制御ユニット２３０と、出力スイッチ２３１と、出力レジスタユニット２３２と、命令メモリ２３３と、ＡＬＵ２３４と、負荷スイッチ２３５と、入力レジスタユニット２３６を有する。
制御ユニット２３０は、ゼロ化入力２３７−１と、結果伝送のための第１及び第２入力２３７−２，２３７−３と、始動制御入力２３７−４と、命令タイプビット入力２３７−５と、メモリレディ信号の入力２３７−６と、データ認識信号の入力２３７−７と、ＡＬＵレディ信号の入力２３７−８と、出力スイッチ制御の第１及び第２出力２３８−１，２３８−２と、伝送制御出力２３８−３と、受信制御出力２３８−４と、始動制御出力２３８−５と、実行装置６６の出力９１…９３に接続された第１から第３制御出力とを有する。
出力レジスタユニット２３２は、制御入力２３９−１，２３９−２，２３９−３と、情報入力２３９−４，２３９−５，２３９−６と、情報出力２４０−１，２４０−２，２４０−３を有する。
スイッチ２３１は、実行装置６６の出力９４，９６に接続された情報出力と、ユニット２３０の出力２３８−１，２３８−２に接続された第１及び第２の制御入力と、出力レジスタユニット２３２の出力２４０−２，２４０−３に接続された第１及び第２の情報入力とを有する。
命令メモリ２３３、ＡＬＵ２３４及び負荷スイッチ２３５は実行装置６５の相当する装置１０５，１０６，１０７と同様である。
入力レジスタユニット２３６は制御及び情報入力２４１−１，２４１−２と、情報出力２４２−１…２４２−５を有する
制御ユニット２３０（第１２図）は、オア素子２４３−１，２４３−２と、アンド素子２４４−１…２４４−４と、アンド素子２４５−１，２４５−２と、オア素子２４６と、アンド素子２４７−１，２４７−２と、オア素子２４８と、優先コーダー２４９と、アンド素子２５０−１，２５０−２と、アンド素子２５１と、トリガ２５２−１…２５２−３及び２５３−１…２５３−３と、アンド素子２５６を有する。
入力レジスタユニット２３６（第１３図）は第１及び第２オペランドのステータスワードビットのためのレジスタ２５７，２５８−１，２５８−２を有する。
出力レジスタユニット２３２（第１４図）は結果レジスタ２５９と、命令番号及び操作コードの第１及び第２レジスタ２６０−１，２６０−２と、ステータス属性レジスタ２６１を有する。
補助スイッチ３（第１５図）は第１及び第２制御ユニット２６２−１，２６２−２と、第１及び第２スイッチユニット２６３−１，２６３−２を有する。
各制御ユニット２６２−１及び２６２−２は、制御入力２６４と、制御入力２６５−１…２６５−Ｎ、２６６−１…２６６−Ｎ、２６７−１…２６７−Ｎそれぞれの群と、第１群から第４群の制御出力２６８−１…２６８−Ｎ、２６９−１…２６９−Ｎ、２７０−１−１…２７０−Ｎ−Ｎ、２７１−１…２７１…Ｎを有する。
各スイッチユニット２６３−１と２６３−２は、制御入力の第１及び第２の群２７２−１−１…２７２−Ｎ−Ｎ…２７２−Ｎ−Ｎ及び２７３−１…２７３…Ｎと、情報入力の群２７４−１…２７４−Ｎと、情報出力の群２７５−１…２７５−Ｎと、制御出力の群２７６−１…２７６−Ｎを有する。
各制御ユニット２６２−１，２６２−２（第１６図）は、レディ信号形成トリガの群２７７−１…２７７−Ｎと、レディセット制御ユニット２７８とスイッチ制御ブロック２７９を有する。
レディセット制御ユニット２７８は、Ｎ対ずつの第１及び第２制御出力２８０−１−１から２８０−１−Ｎ及び２８０−２−１から２８０−２−Ｎと、ゼロ化入力２８１と、第１群から第３群の制御入力２８２−１から２８２−Ｎ、２８３−１から２８３−Ｎ、２８４−１から２８４−Ｎと、チャネル番号スイッチのためのビットのＮ群の出力２８５−１−１…２８５−１−Ｎから２８５−Ｎ−１…２８５−Ｎ−Ｎと、チャネル番号スイッチのビットのためのＮ群の入力２８６−１−１…２８６−１−Ｎから２８６−Ｎ−１…２８６−Ｎ−Ｎを有する。
スイッチ制御ブロック２７９は、Ｎ群の出力２８７−１−１…２８７−１−Ｎから２８７−Ｎ−１…２８７−Ｎ−Ｎと、第１及び第２群の制御出力２８８−１…２８８−Ｎ及び２８９−１…２８９−Ｎと、ゼロ化入力２９０と、Ｎ対ずつの第１及び第２制御入力２９１−１−１から２９１−１−Ｎ及び２９１−２−１から２９１−２−Ｎと、Ｎ群の制御入力２９２−１…２９２−Ｎと、スイッチ素子のＮ群の制御出力２９３−１−１…２９３−１−Ｎから２９３−Ｎ−１…２９３−Ｎ−Ｎと、スイッチチャネルセットのＮ群の入力２９４−１−１…２９４−１−Ｎから２９４−Ｎ−１…２９４−Ｎ−Ｎと、第３群の制御出力２９５−１…２９５−Ｎを有する。
各スイッチユニット２６３−１（第１７図）は、高周波インパルス発生器２９６と、出力レジスタの群２９７−１…２９７−Ｎと、変成−伝送ユニット２９８−１…２９８−Ｎと、オア素子の群２９９−１…２９９−Ｎと、受光体の群３００−１…３００−Ｎと、第１群の光学レンズラスタ３０１−１…３０１−Ｎと、制御された光学透明体３０２と、第２群の光学レンズラスタ３０３−１…３０３−Ｎと、デフレクタの群３０４−１…３０４−Ｎと、レーザ発振器の群３０５−１…３０５−Ｎと、変成−伝送ユニットの群３０６−１…３０６−Ｎと、入力レジスタの群３０７−１…３０７−Ｎとを有する。
各変成−伝送ユニット２９８−ｉは制御出力３０８と、並列コードの情報出力３０８−１…３０８−Ｎと、第１及び第２制御入力３０９−１，３０９−２と、直列コードの情報入力３０９−３を有する。
各変成−伝送ユニット３０６−ｉ（第２３図）は直列コードの情報出力３１０と、制御入力３１１と、変成制御の入力の群３１１−１…３１１−Ｎと、並列コードの情報入力の群３１２−１…３１２−Ｎを有する。
レディセット制御ユニット２７８（第１８図）は第１群のオア素子３１３−１…３１３−Ｎと、アンド素子の群３１４−１…３１４−Ｎと、第２群のオア素子３１５−１…３１５−Ｎと、レジスタの群３１６−１…３１６−Ｎと、第３群のオア素子３１７−１…３１７−Ｎを有する。
スイッチ制御ブロック２７９（第１９図）は、Ｎ群の二重入力アンド素子３１８−１−１…３１８−１−Ｎから３１８−Ｎ−１…３１８−Ｎ−Ｎと、Ｎ群のＮ入力アンド素子３１９−１−１…３１９−１−Ｎから３１９−Ｎ−１…３１９−Ｎ−Ｎと、Ｎ群のトリガ３２０−１−１…３２０−１−Ｎから３２０−Ｎ−１…３２０−Ｎ−Ｎと、優先制御ユニット３２１と、入力質問受信ユニット３２２を有する。
優先制御ユニットに３２１は、ゼロ化入力ユニット３２３と、第１群から第４群の制御出力３２３−１−１…３２３−１−Ｎ、３２３−２−１…３２３−２−Ｎ、３２３−３−１…３２３−３−Ｎ、３２３−４−１…３２３−４−Ｎと、出力チャネルサンプリング制御のＮ群の入力３２４−１−１…３２４−１−Ｎから３２４−Ｎ−１…３２４−Ｎ−Ｎと、第１群から第３群の制御入力３２５−１−１…３２５−１−Ｎ、３２５−２−１…３２５−２−Ｎ、３２５−３−１…３２５−３−Ｎを有する。
優先制御ユニット３２１（第２０図）は、第１及び第２優先コーダー３２６，３２７と、オア素子３２８と、第１群及び第２群のステータストリガ３２９−１…３２９−Ｎ及び３３０−１…３３０−Ｎと、第１群のオア素子３３１−１…３３１−Ｎと、質問トリガの群３３２−１…３３２−Ｎと、第１群のアンド素子３３３−１…３３３−Ｎと、第２群及び第３群のオア素子３３４−１…３３４−Ｎ及び３３５−１…３３５−Ｎと、第２群のアンド素子３３６−１…３３６−Ｎとを有する。
入力質問受信ユニット３２２（第２１図）は、スイッチ制御ブロック２７９の入力２９１−２−１…２９１−２−Ｎに接続された制御入力の群と、スイッチ制御ブロック２７９の入力２９４−１−１…２９４−Ｎ−Ｎに接続された出力チャネル番号ビットのＮ群の入力と、優先制御ユニット３２１の入力３２５−１−１…３２５−１−Ｎに接続された制御出力の群を有する。
ユニット３２２（第２１図）はスイッチの群３３７−１…３３７−Ｎと、デコーダ３３８−１…３３８−Ｎの群を有する。
変成−伝送ユニット２９８−ｉの各々（第２２図）はデコーダ３３９と、カウンタ３４０と、オア素子３４１と、増幅器−形成器３４４と、コーダ３４５と、カウンタ３４６と、アンド素子３４７を有する。
各バッファブロック５（第２４図）はバッファユニット３４８−１…３４８−Ｎの群を有する。
各バッファユニット３４８−ｉ（第２５図）は第１から第４の制御出力３４９−１…３４９−４と、第１から第３の情報出力３４９−５…３４９−７と、第１，第２群の制御入力３２−１…３２−Ｎ，３３−１…３３−Ｎの相当する入力に接続された第１，第２の制御入力と、制御入力３１に接続された第３の制御入力と、制御入力の第３，第４群３５−１…３５−Ｎ，３７−１…３７−Ｎの相当する入力に接続された第４，第５の制御入力と、情報入力の第１、第２、第３群３４−１…３４−Ｎ、３６−１…３６−Ｎ、３８−１…３８−Ｎの相当する入力に接続された第１から第３の情報入力を有する。
各バッファユニット３３８−ｉは第１及び第２のバッファ３５０−１及び３５０−２を有する。バッファ３５０−１は命令ワードの一時的保存と伝送のために使用され、バッファ３５０−２はオペランドパケットの一時的保存と伝送のため使用される。両方のバッファとも同じ構造形状を有し、入力パケットタイプの表示手段の内部論理が異なるだけである。
バッファ３５０−１，３５０−２の各々（第２６図）は、第１及び第２制御入力３５１−１，３５１−２と、第１及び第２情報入力３５１−３，３５１−４と、第３及び第４制御入力３５１−５，３５１−６と、外部交換の入力３５１−７と、伝送制御の第１及び第２出力３５２−１，３５２−２と、情報出力３５２−３と、外部交換の出力３５２−４とを有する。
各バッファ３５０−１と３５０−２は、出力スイッチ３５３と、オア素子の群３５３−１…３５３−５と、アンド素子の群３５４−１…３５４−４と、レジスタメモ化ユニット（ＲＭＵ）３５５と相当する制御ユニット３５６−１（３５６−２）と、入力スイッチ３５７と、第１及び第２入力レジスタ３５８−１，３５８−２を有する。
各制御ユニット３５６−１，３５６−２は制御出力３５９−１…３５９−１２と、ゼロ化入力３６０−１と、パケットコードの第１入力３６０−２と、受信の第１制御入力３６０−３と、パケットコードの第２入力３６０−４と、受信の第２，第３制御入力３６０−５，３６０−６と、第１から第５の制御入力３６１−１…３６１−５とを有する。
制御ユニット３５６−１，３５６−２の各々（第２７図）は優先コーダー３６２と、カウンタ３６２−１，３６２−２と、論理アンド素子３６３−１…３６３−４及び相当するデコーダの群３６５−１−１…３６５−１−３（又は３６５−２−１…３６５−２−３）とを有する。上記した群のデコーダは入力パケットのタイプの識別機能を行ない、それらは内部論理の機能で異なるだけである。すなわちデコーダ３６５−１−１…３６５−１−３の群は命令ワードパケットの識別に使用され、デコーダ３６５−２−１…３６５−２−３はオペランドパケットの識別に使用される。
連結メモリモジュール４−ｉの各々（第２８図）はバッファレジスタ３６６と連結メモ化ユニット（ＡＭＵ）３６７（ＲＵ．２０３５０６９の装置と同様に内蔵された）とを有する。
ＡＭＵ３６７は第１及び第２情報出力３６８−１，３６８−２と、第１及び第２制御出力３６９，３７０と、第１から第３制御入力３７１−１…３７１−３と、第１及び第２情報入力３７２−１，３７２−２を有する。
スイッチ２９（第２９図）は、制御ユニット３７３と、スイッチユニット３７４（補助スイッチ３に含まれるスイッチユニット２６３−１（２６３−２）と同様に作られた）とを有する。
制御ユニット３７３は、交換制御出力３７５と、制御出力３７５−１…３７５−Ｎの群と、チャネルスイッチ制御の第１群から第Ｎ群の出力３７６−１−１…３７６−１−Ｎから３７６−Ｎ−１…３７６−Ｎ−Ｎと、受信制御出力３７７と、ゼロ化入力３７８と、第１群から第Ｎ群の入力を有する。この第１群から第Ｎ群の入力の各々は制御入力３７８−１−ｉと、アドレス入力３７８−２−ｉと、第２群制御入力３７９−１…３７９−Ｎと３８０−１…３８０−Ｎを有する。
スイッチユニット３７４は情報出力３８１−１…３８１−Ｎの群と、情報入力３８２−１…３８２−Ｎの群と、第１群から第Ｎ群のスイッチ制御入力３８３−１−１…３８３−１−Ｎから３８３−Ｎ−１…３８３−Ｎ−Ｎと、制御出力３８４−１…３８４−Ｎと、受信制御入力３８５−１…３８５−Ｎを有する。
制御ユニット３７３（第３０図）は入力質問形成トリガ３８６−１…３８６−Ｎの群と、伝送制御ユニット３８７と、受信制御ユニット３８８と、スイッチ制御ユニット３８９と、質問受信トリガ３９０−１…３９０−Ｎと、デコーダ３９１−１…３９１−Ｎの群と、入力レジスタ３９２−１…３９２−Ｎの群と、アンド素子３９３−１…３９３−Ｎの群を有する。
伝送制御ユニット３８７は、第１群から第Ｎ群の制御出力を有し、その各々は第１及び第２質問セット出力３９４−１−ｉ及び３９４−２−ｉと、ゼロ化入力３９５と、第１群から第Ｎ群の質問制御入力３９６−１−１…３９６−１−Ｎから３９６−Ｎ−１…３９６−Ｎ−Ｎと、第１及び第２群の制御入力３９７−１…３９７−Ｎ及び３９８−１…３９８−Ｎとを有する。
受信制御ユニット３８８は第１制御出力３９９と、受信制御出力３９９−１…３９９−Ｎの群と、第２制御出力４００と、第１群から第Ｎ群の入力とを有し、第１群から第Ｎ群の入力の各々は、ステータス伝送の第１及び第２の入力４０１−１−ｉ及び４０１−２−ｉと、制御入力４０２−１…４０２−Ｎの群と、ゼロ化入力４０３と、第１群から第Ｎ群のリセット制御入力４０４−１−１…４０４−１−Ｎから４０４−Ｎ−１…４０４−Ｎ−Ｎを有する。
スイッチ制御ユニット３８９は、第１群から第Ｎ群の制御出力４０５−１−１…４０５−１−Ｎから４０５−Ｎ−１…４０５−Ｎ−Ｎと、第１群から第Ｎ群の優先制御入力４０６−１−１…４０６−１−Ｎから４０６−Ｎ−１…４０６−Ｎ−Ｎと、制御入力４０７−１…４０７−Ｎを有する。
伝送制御ユニット３８７（第３１図）は、第１群のオア素子４０８−１…４０８−Ｎと、アンド素子の群４０９−１…４０９−Ｎと、第２群のオア素子４１０−１…４１０−Ｎを有する。
受信制御ユニット３８８（第３２図）はトリガ４１１と、オア素子の群４１１−１…４１１−Ｎと、第１と第２のオア素子４１２−１，４１２−２と、第１群から第Ｎ群のアンド素子４１３−１−１…４１３−１−Ｎ…４１３−Ｎ−１…４１３−Ｎ−Ｎと、アンド素子４１４，４１５−１，４１５−２を有する。
スイッチ制御ユニット３８９（第３３図）は優先コーダーの群４１６−１…４１６−Ｎと、第１群から第Ｎ群のオア素子４１７−１−１…４１７−１−Ｎから４１７−Ｎ−１…４１７−Ｎ−Ｎを有する。
データフロー制御下での計算組織化の原理は、問題解決のアルゴリズムが、データ（オペランド）についての操作（命令）とデータ（結果）が１つの命令から他の命令へ伝送されるリンク（方向）から成り立つ計算過程のグラフとして表わされることを前提する（第３４図）。
このグラフによるデータ処理は、処理のために準備されたデータが命令入力に現われた時に実施される。特定の命令に関係するデータ対の完成はメモリで遂行され、メモリはそれらをキーによって求める。キーは、一般に、命令番号ビット、インデックス、繰返し、等々から成るコードである。容量とスピードを考えて、このようなメモリの最良の操作上の実現は、光学素子の利用に立脚するであろうし、性能向上を考えれば、その全体積を個々のモジュールに細かくすることであろう。
各命令は、番号Ｋ−ｉ（これはコマンドメモリに入れるのに使用され得る）と、演算コード（ＣＯＰ−ｉ）と、“仕向けアドレス”Ｋ−ｊ（これに処理の結果が関係する）とを有する。
さらに、命令はその処理又はタイプの条件を決定する属性をもつ。命令は、演算コードで決定されるところの処理するオペランドの数（１か２か）によって、二重入力又は単一入力であり得る。命令は、結果が伝送される送り先の数（どれだけの数の命令の入力へ）によって、二重アドレス又は単一アドレスであり得る。例えば、命令Ｋ−１（第３４図）は単一入力、二重アドレス命令であり、命令Ｋ−４は二重入力、単一アドレス命令であり、命令Ｋ２とＫ３は単一アドレス、単一入力命令である。
所定の命令のＣＯＰにより決定された演算は数値データ（オペランド）と補助データ（命令ワード）で実行され得る。命令の第１機能群は算術演算（オペランド処理演算）により行なわれ、第２群は命令ワード処理演算により行なわれる。
グラフ処理を組織化するため、命令とデータは、相当するビット群が必要な機能割当てをもつフィールドを形成している。マルチビットワードから成る情報目的物として表わされる（第３５図）。
情報処理は２つの異なるタイプの実行装置により行なわれ、それらはオペランドパケットと命令ワードパケットの形の情報を受け取る。一般にパケットはステータスワードと２つのデータワード（オペランドであるか又は補助データを含んでいる）を有している。単一命令パケットはステータスワードと１つだけのデータワードを有する。
ステータスワードは次の機能ビットの基本グループ（フィールド）を有する：
ＣＯＰ−演算コード
Ｋ−命令の数
Ｇ−発生の数
Ｔ−繰返しの数
Ｉ−インデックス
ステータスワードの機能フィールドは種々のやり方で使用され得る。具体的に、連結メモリモジュールでデータを求めるキー群はフィールドＫ、Ｇ、Ｔ、Ｉにより決定される。フィールドＣＯＰはまた命令のタイプ（単一アドレスか、二重アドレスか、単一入力か、二重入力か）及びパケットのタイプ（命令ワードのパケットか、オペランドのパケットか）を指示するビットを含み得る。
命令が２つの出力をもつなら、その処理結果は２つのステータスワードをもつであろうが、これは２つの伝送方向があることを意味する。
属性のビット群は、送り先命令のタイプを決定するもので、コマンドメモリに蓄積され、その番号及び演算コードと共に取り出される。
コンピュータシステム（第１図）がプログラムを実行すると、それは第１及び第２情報入力６，７を通じて負荷され、処理の結果は第２情報出力１１を通じて戻される。このシステムは、計算工程の固有の並列化（グラフで表わされる）を実現し、すべての用意された命令を同時に処理する。プロセッサユニット１−ｉの各々の実行装置６５，６６のためのコマンドメモリ１０５，２３３内に、実行されつつあるプログラムのすべての命令が蓄積される。メモリ１０５は命令ワード処理ののためのすべての命令を含み、メモリ２３３はオペランド処理のためのすべての命令を含む。
命令負荷（第５図、第１１図）は、実行装置６５，６６のための、それぞれ第１及び第２情報入力１３，１４と負荷スイッチ１０７，２３５を通じて行なわれる。
システムは、第３入力８に始動命令パケットワードとオペランドを外部システム（第１図には示してない）から送ることにより開始される。
相当する制御信号をもつ始動パケットがバッファブロック５の第３群の情報入力３８−１…３８−Ｎの入力に送られる。使用される入力の全数は特定プログラムの始動条件により決定されることになる。
バッファブロック５は補助スイッチの入力に入る入力質問のピークを滑らかにするのに使用される。始動工程におけるバッファブロック５の使用はその追加機能である。
始動パケットビットはバッファ入力３４８−ｉの情報入力に送られ（これがこの場合始動機能を行なう）、さらにバッファ３５０−１と３５０−２（第２５図）の外部交換入力３５１−７に送られる。バッファ３５０−１，３５０−２からは出力スイッチ３５３（第２６図）の第４情報入力に送られる。出力スイッチ３５３におけるスイッチングはその第４制御入力を通じて制御され、これに相当する信号が制御ユニット３５６−１（３５６−２）の制御出力３５９−１２からアンド素子３５４−４を通じて送られる。この制御信号はデコーダ３６５−１−３（３６５−２−３）の出力で形成され（第２７図）、その入力にコードされたビット群が始動パケットのタイプを決定するため送られる。始動パケットのタイプに応じてスイッチ３５３制御信号がバッファ３５０−１（命令ワード受信のため）か、又はバッファ３５０−２（オペランド受信のため）のいずれかで形成される。
始動パケットがオペランドを含んでいれば、バッファ３５０−２の出力３５２−３からのパケットのビットが（ユニット３４８−ｉの第２情報出力と、バッファブロック５の第３群の情報出力４５−１…４５−Ｎのｉ番目出力を通じて）補助スイッチ３の第２群の情報入力２７−２−１…２７２−２−Ｎのｉ番目入力へ送られる。
バッファブロック５の第３群の情報出力４５−１…４５−Ｎのｉ番目出力上の情報には伝送ストロボ（“認識”の信号）が伴なうが、これは交換質問の制御信号であり、バッファブロック５の第４群の制御出力４４−１…４４−Ｎのｉ番目出力から補助スイッチ３６の第４群の制御入力２６−１…２６−Ｎのｉ番目入力へ送られる。
補助スイッチの主たる機能は受け取ったすべてのパケットをそのフリー出力に分配することである。
第４群の制御入力２６−１…２６−Ｎのｉ番目入力と、補助スイッチの第２群の情報入力２７−２−１…２７−２−Ｎのｉ番目入力へそれぞれ送られた伝送ストロボとオペランドパケットのビットは、実行装置２６２−２とスイッチユニット２６３−２の質問入力２６５−ｉと情報入力２７４−ｉにそれぞれ送られる（第１５、１６、１７図）。
スイッチユニット２６３−２の入力２７４−ｉに送られたオペランドパケットビットは入力レジスタ３０７−ｉにより受け取られる。受信制御のための信号は制御ユニット２６２−２の出力２７１−ｉで形成される。
パケットビットをスイッチユニット２６３−２からその情報出力２７５−ｊへ送ること（群２９７−１…２９７−Ｎからの第１フリー出力レジスタに相当）を含めたスイッチングはディメンショナル光学システムの助けで行なわれる。
レジスタ３０７−ｉの出力からパケットビットの並列コードは変成−伝送ユニット３０６−ｉの入力３１２−１…３２１−Ｎへ送られる。その出力３１０で形成された直列コードはレーザ発振器３０５−ｉに送られる。直列コードに相当するレーザ信号は（制御されたデフレクタ３０４−ｉ、光学レンズラスタ３０３−１…３０３−Ｎ、制御された光学透明体３０２及び光学レンズラスタ３０１−１…３０１−Ｎの群を含む光学系を経て）受光器３００−ｊへ送られ、その出力から入力パケットの直列コードは変成−伝送ユニット２９８−ｊの情報入力３０９−３へ送られる。レジスタ２９７−ｊの出力上で、並列コードが形成され、これはスイッチングユニット２６３−２の入力２７４−ｉ上のパケット群に相当し、ユニット２９８−ｊの出力３０８上では出力並列コード形成の終りを決定する信号が形成される。
スイッチユニット２６３−２（第１７図）は、いずれかの入力２７４−１…２７４−Ｎからいずれかの出力２７５−１…２７５−Ｎへの情報伝送（レジスタ群２９７−１…２９７−Ｎからのフリーレジスタにより決定される）をもたらし、これは“フリーアドレス”スイッチング方式を意味する。相当する情報伝送とディメンショナル光学ネットのスイッチングを制御する信号がスイッチユニット２６３−２の入力２７２−１−１…２７２−Ｎ−Ｎへ制御ユニット２６２−２の出力２７０−１−１…２７０−Ｎ−Ｎから送られる（第１５図）。
上記した信号の形成（第１６、１９、２０図）は、伝送のストロボがその入力２９２−ｉへ制御ユニット２６２−２の入力２６５−ｉから送られた時、スイッチ制御ブロック２７９で行なわれる。制御ユニット２６２−２の出力２６９−ｊへ（第１６図）パケット伝送のストロボが送られるが、これはレデイ信号形成トリガ群のトリガ２７７−ｊで形成される。
命令ワードパケット伝送はバッファブロック５と補助スイッチ３の同一機能構造の使用により行なわれる。
伝送のストロボ及びオペランドパケットのビットは、それぞれ補助スイッチ３の出力３０−３−ｊと３０−４−ｊとを経て、プロセッサユニット１−ｊの入力１８−６と１６（第１図）、及び相当する実行装置６６の入力（第２図）に送られる。
伝送ストロボは実行装置６６の相当する入力を経て制御ユニット２３０の入力２３７−４（第１図）へ送られ、オペランドパケットのビットは入力レジスタユニット２３６の情報入力２４１−２へ送られる。
ステータスワードレジスタ２５７とオペランドレジスタ２５８−１，２５８−２によるオペランドパケットの機能フィールドの受け取り（第１３図）は、入力レジスタユニット２３６の入力２４１ほ１上で受信制御信号が受け取られた後に行なわれる。命令番号のビットは、レジスタユニット２３６の出力２４２−１から負荷スイッチ２３５の情報入力を経てコマンドメモリ２３３のアドレス入力に送られる。始動制御信号は制御ユニット２３０からコマンドメモリ２３３の取出し制御入力へ送られる。
演算コードビットとオペランドビット（始動制御信号に伴われている）は、入力レジスタユニット２３６の出力２４２−２，２４２−３，２４２−４からＡＬＵ２３４の相当する入力へ送られる。Ｇ、Ｔ、Ｉの機能フィールドのビットは出力レジスタユニット２３２の入力２３９−６へ送られる。演算コードと命令番号を含んでいる命令フィールド（それに計算結果が仕向けられたいる）のビットは、コマンドメモリ２３３の情報出力から出力レジスタユニット２３２の入力２３９−５に送られる。
出力レジスタユニット２３２の入力２３９−１，２３９−２，２３９−３は相当する信号を受けるが、これがＡＬＵ結果のレジスタ２５９への受信、続く命令のＫ及びＣＯＰのレジスタ２６０−１，２６０−２への受信、そしてビットフィールドＧ，Ｔ，Ｉのレジスタ２６１への受信を制御している。出力レジスタユニット２３２の出力２４０−１，２４０−２上で相当する処理の結果の機能フィールド（サブパケット）が形成される。これらフィールドは計算グラフで表わされた計算原理を反映するもので、それぞれ実行装置６６の情報入力９５と出力スイッチ２３１の情報入力とに送られる。制御信号が制御ユニット２３０の出力２３８−１，２３８−２から制御スイッチ２３１の制御入力に送られる。スイッチ２３１の出力はアドレス出力２３４と実行装置６６の第２情報出力９６に接続される。出力９４は、命令番号の低いビット群に相当する情報フィールドを受けるが、これはレジスタ２６０−１（２６０−２）に入れられる。この群のビットはモジュール群４−１…４−Ｎからの連結メモリモジュールの番号を識別し、これによりサブパケットは連結メモリモジュール上に均等に分配される。出力スイッチ２３１の機能は二重アドレス命令、すなわち処理の結果が２つの次の命令（異なる番号と演算コードの）の入力オペランドである命令の存在により決定される。この条件は命令の２つの出力レジスタ２６０−１と２６０−２をもつことにより実現され、その内容はスイッチ２３１を通じて結果を伴って出力９４，９６に順次送られる。
出力スイッチ２３１制御信号は、命令のタイプと伝送のストロボとの機能フィールドがコマンドメモリ２３３から制御ユニット２３０の入力２３７−５，２３７−６へそれぞれ送られた後に形成される。結果の認識の信号はＡＬＵの情報出力から入力２３７−７へ送られる。
命令タイプの機能フィールドは次の属性を含む：１Ａ（単一アドレス命令）、２Ａ（二重アドレス命令）、１Ｂ（単一入力命令）、２Ｂ（二重入力命令）、これらはトリガ２５４−２…２５４−５に送られる（第１２図）。トリガの状態は制御入力２３０の出力２３８−１，２３８−２上の制御信号の形成に影響する。単一又は二重入力命令の方式に相当する伝送ストロボが実行装置６６の第２制御出力９１，９２上に形成される。そして、これらの方式に対応して、サブパケットの機能フィールドが第１及び第２情報出力９５，９６上に形成される。
単一及び二重入力命令方式において、サブパケットのビットが出力９５，９６からのそれぞれスイッチ６１，６２を経てｊ番目プロセッサユニットの出力２１−４，２１−５と２１−１，２１−２へ送られ、これらはユニット６３の出力７５−１，７５−２とユニット６４の出力７９−１，７９−２を経て制御される。制御信号はユニット６３の入力７４とユニット６４の入力７７がそれぞれ実行装置６６の出力９１，９２から伝送のストロボを受け取った後に形成される。連結メモリモジュールの数に関する情報が実行装置６６の出力９４からプロセッサユニットのアドレス出力２０へ（二重命令方式においてのみ）送られる。単一入力命令の実行は第２オペランドを求める必要がないからである。
相当する実行装置からの結果（オペランド）出力が二重入力命令のためのものである時は、対オペランドに対するサーチが連結メモリモジュールで行なわれる。特定モジュールの数（以下、“アドレス”という）はプロセッサユニットの出力２０上のビット群により決定される。連結メモリモジュール４−１…４−Ｎの群へのアクセスがスイッチ２によって実現される（第２９図）。
ここで、制御入力の第１群の入力、アドレス入力の群、及びスイッチ２上の第２群の制御入力５４−１…５４−Ｎ，５５−１…５５−Ｎ，５７−１…５７−Ｎがそれぞれ制御信号、メモリモジュールの数、及びｊ番目プロセッサユニットの出力１９−１，２０と２１−１，２１−２からサブパケットの機能フィールドを受け取る。
制御ユニット３７３とスイッチユニット３７４を有するスイッチ２がデータ伝送を、スイッチ３と違って、連結メモリモジュールの所与数ｋにより定められる出力上の“固定”アドレスで行なう。
スイッチング条件は制御ユニット３７３において実現される（第３０図）。制御ユニット３７３の入力３７８−１−ｊと３７８−２−ｊが相当する制御情報をスイッチ２の入力５４−ｊと５５−ｊから受け取る。それから以下の操作が遂行される。すなわち、レジスタ３９２−ｊ内でアドレスの受信、質問トリガ３９０−ｊのセット、デコーダ３９１−ｊのｋ番目出力でｋ番目連結メモリモジュールに相当する位置コードが形成され、これら信号すスイッチ制御ユニット３８９の入力４０７−１…４０７−Ｎと４０６−１−１…４０６−Ｎ−Ｎへ送られる。スイッチ制御信号はスイッチ制御ユニット３８９の出力４０５−１−１…４０５−Ｎ−Ｎで形成され、制御ユニット３７３の出力３７６−１−１…３７６−Ｎ−Ｎへ送られる。
上記した信号は優先コード４１６−１…４１６−Ｎの出力で形成され、これは優先スキームの一部を行ない、連結メモリモジュールの各々への質問のキューを実現する。
制御ユニット３７３の出力３７６−１−１…３７６−Ｎ−Ｎからの制御信号はスイッチユニット３７４のスイッチ制御入力３８３−１−１…３８３−Ｎ−Ｎの群へ送られる。スイッチユニット３７４の構造と機能はスイッチ３のスイッチユニット２６３−１，２６３−２のそれと全く同様である。ここで、スイッチユニット３７４の入力３８３−ｊ−ｋがｊ番目デフレクタのｋ番目入力を制御する信号を群３０４−１…３０４−Ｎから受け取り（第１７図）、そしてスイッチ２の出力５９−ｋはスイッチ２の情報入力５７−ｊで受け取ったのに相当するフィールドを受け取る。相当する伝送ストロボがトリガ３８６−ｋで形成され（第３０図）、制御ユニット３７３の出力３７５−ｋを経てスイッチ２の出力６０−ｋに送られる。
サブパケットの機能フィールドのビットと伝送ストロボのビットがスイッチ２の出力５９−ｋと６０−ｋから連結メモリモジュール４−ｋの入力４８，４９に送られる。ステータスワードのビットフィールド（連結追求のキーとして）、及びオペランドのビットフィールド及び伝送ストロボがそれぞれ連結メモ化ユニット（ＡＭＵ）３６７の入力３７２−１，３７２−２，３７１−３へ送られる。ステータスワードのビットフィールドはまたバッファレジスタ３６６の情報入力へも送られる。バッファレジスタ３６６の制御入力は伝送ストロボを連結メモリモジュールの第２制御入力４９から受け取る。
対をもたないサブパケットはメモリ内に“とどまる”、
ＡＭＵが相当する対オペランドを含む時は、第１と第２のオペランドのビットフィールドが出力３６８−１と３６８−２で形成される。第１と第２のオペランドのビットフィールドはステータスワードのビットフィールドと共に（レジスタ３６６の出力で）、連結メモリモジュール４−ｋの情報入力に送られる。連結メモリモジュール４−ｋの第２情報出力９２がＡＭＵ３６７の第１制御出力３６９で形成された伝送ストロボを受け取る。
連結メモリモジュールｋの情報出力５１で形成されたのち、続くパケットはバッファブロック５の入力３６−ｋへ、ついでバッファユニット３４８−ｋの相当する入力へ送られる。バッファユニット３４８−ｋの入力３７−ｋは伝送ストロボを連結メモリモジュール４−ｋの第２制御入力５２からバッファブロック５の相当する入力を経て受け取る。
受け取ったパケットがオペランドパケットであるなら、その機能ビットがバッファ３５０−２のレジスタ３５８−２により受け取られ、相当する受信制御信号が制御ユニット３５６−２の出力３５９−９で形成される。
レジスタ３５８−２の出力からパケットのビットフィールドはスイッチ３５３の第２情報入力へ送られる。スイッチ３５３の相当する制御入力がスイッチ制御の信号をアンド素子３５４−１の出力から受け取る。スイッチ制御の信号はパケットのビットフィールドと共にスイッチ３５３の第１入力へ送られ、これは伝送ストロボの一部として働き、オア素子３５３−１の出力で完結される。
相当する入力レジスタ３０７−ｋがスイッチ３のスイッチユニット２６３−２でフリーであれば、スイッチ３の入力２７−２−ｋがオペランドのパケットをスイッチ３５３の第１出力からバッファ３５０−２の出力３５２−３を経て、そしてブロック５の出力４５−ｋを経て受け取る。それぞれ伝送ストロボはスイッチ３の入力２６−ｋへバッファブロック５の出力４４−ｋから送られ、続く処理サイクルが行なわれる。
レジスタ３０７−ｋが一杯でスイッチ３への受信が閉じられた時は転送をブロックする信号スイッチユニットからバッファブロック５の入力３３−ｋへ送られる。伝送ブロック信号はユニット３４８−ｋの相当する入力を経てバッファ３５０−２の入力３５１−１へ、バッファから制御ユニット３５６−２の入力３６２−１及びオア素子入力３５３−３へ送られる。オア素子の出力で制御信号が形成される。制御信号はスイッチ３５３の第５制御入力へ送られる。スイッチ３５３からの情報はその第２出力を経て、制御ユニット３５６−２の出力３５９−１１から負荷信号に伴われてＲＭＵ３５５の入力へ送られる。ＲＭＵ３５５への情報負荷は、バッファブロック５の入力３３−ｋ上でブロック信号が消されるまで続けられる。信号が消えた時、レジスタ３５８−１と３５８−２とスイッチ３５３の第４情報入力に情報がないなら、パケットのビットはＲＭＵ３５５からスイッチ３５３の第３情報入力を経てバッファ３５０−２の出力３５２−３と、バッファブロック５の相当する入力４５−ｋへ、そしてスイッチ３の相当する入力及び出力を経てｋ番目プロセッサユニットの第４情報入力１６へ送られる。
実行装置６６で得られた結果が相当する対をサーチする必要がない時は（これは命令の単一入力性により決定される）は、処理の結果と相当する伝送ストロボがｋ番目のプロセッサユニットのそれぞれ出力２１−４，２１−５，１９−４で形成され、これらへ処理結果などはスイッチ６１の相当する出力と制御ユニット６３から送られる（第２図）。結果のビットフィールドと相当する制御信号は二重入力命令の結果と同様に形成れさる。サブパケットビットと伝送のストロボはバッファブロック５の入力３４−ｋと３５−ｋに送られる。
送られたサブパケットが命令ワードであったら、それはバッファ３５０−１のレジスタ３５８−１に受け取られる。サブパケットのビットはレジスタ３５８−１の出力からスイッチ３５７の情報入力に送られる。スイッチ３５７の第１情報出力からサブパケットのビットはスイッチ３５３の第１情報入力へ送られる。スイッチ制御の相当する信号はその第１制御入力により受け取られるが、アンド素子３５４−２の出力で形成される。制御信号が制御ユニット３５６−１の出力３５９−４からアンド素子３５４−２の入力へ送られる（第２６、第２７図）。
スイッチ３５７の第２情報出力は計算結果を外部制御システムへ伝送するのに使用される。相当する制御信号がデコーダ３６５−１の第１出力で形成される。デコーダ３６５−１の入力はサブパケットのタイプを決定するコードのビットを受け取る。スイッチ３５７の第２情報出力からの情報は制御ユニット３５６−１の出力３５９−７からの伝送ストロボと共にバッファ３５０−１の出力３５２−４へ送られ、ユニット３４８−ｋの出力３４９−７とブロック５の出力４３−ｋを経てシステムの第２情報出力１１へ送られる。
実行装置６５でのビットフィールド処理（ステータスワードの命令システム操作による決定を含め）はスイッチブロック１０３で実現される（第５、７図）。デコーダ１３７の出力で形成される相当する制御信号は制御ブロック１０１の出力１１１−３を経てスイッチブロック１０３の入力１３１−１…１１３−１２へ送られる。ブロック１０３でスイッチ群制御の信号が制御ユニット１２２の出力２０３…２２２で形成される（第７図）。制御ユニット１２２の情報入力は、レジスタユニット１０８の出力１２２−２…１２２−１１から送られたステータスワードの機能フィールドのビットを受け取る。修正されたステータスフィールドとデータワードはレジスタ１６１…１７１で、こうして形成されたユニット１０２の情報出力を経て出力スイッチ１０２の入力１１２−３と１１２−４へ、そしてその出力から実行装置６５のアドレス及び第２情報出力８６，８８へ送られる。
機能フィールドの修正の操作に加えて、実行装置６５はまた関係決定の操作（すなわち命令の２つの入力のデータ値の間の、又は別々の機能ビット群の値の間の）も実行する。このような操作はＡＬＵ１０６で行なわれる。
その他について、実行装置６５の機能ユニットの働きは実行装置６６の相当するユニットの働きに似ている。ｋ番目のプロセッサユニットの相当する制御及び情報出力１９−４，２１−４及び２１−５，１９−１，２１−１及び２１−２は、伝送ストロボと結果のパケット機能フィールドのビットを形成する場で、それは続く計算サイクルの開始を行なう。各プロセッサユニットは他の（Ｎ−１）プロセッサユニットとの相互の同期化なしに命令を処理する。
こうして、以上説明したコンピュータシステムは、プロセッサユニットの負荷を増加することにより、そしてこれによりプログラム作動の実行時間を減らすことにより高い性能をもたらす。そこで、プロセッサユニットの働きの高度な並列化が自動的に得られるのであり、普通は人間によって実行されている別々の計算構造（実行装置）内部のすべての実行プログラム間での、又は複数プログラム間でのグループ並行処理を分配する必要がないので、並列計算構造の数を増加してプログラムに人間が対応できなくなることがない。
産業的応用
この発明は宇宙航空技術、測量、気象学その他の分野での工学的及び技術的計算に応用され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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