(57)【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を降圧して内部回路駆動用の内部電源電圧を生成する半導体集積回路において、
前記外部電源電圧の降圧回路は、待機時用降圧回路と活性時用降圧回路とからなり、
前記待機時用降圧回路は、
一方の入力端に基準電圧が入力される差動増幅型の比較器と、
ソースが前記外部電源電圧を供給する外部電源線に接続され、ゲートが前記比較器の出力端に接続され、ドレインが前記内部電源電圧を供給する内部電源線に接続されたＰチャネルトランジスタと、
前記ドレインの電圧を抵抗分割して前記比較器の他方の入力端に入力する抵抗分割回路と、からなり、
前記活性時用降圧回路は、
電圧生成手段と、
ドレインが前記外部電源電圧を供給する外部電源線に接続され、ゲートが前記電圧生成手段の出力端に接続され、ソースが前記内部電源電圧を供給する内部電源線に接続されたＮチャネルトランジスタと、からなることを特徴とする半導体集積回路。
【請求項２】
前記電圧生成手段は、昇圧回路と電圧リミッタとから構成されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電圧生成手段は、前記昇圧回路の出力端子と前記電圧リミッタの入力端子との間に接続された抵抗を備えることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記電圧生成手段は、一方の入力端に基準電圧が入力された差動増幅回路型の比較器と、
ソースが前記外部電源電圧を供給する外部電源線に接続され、ゲートが前記比較器の出力端に接続され、ドレインを出力端とするＰチャネルトランジスタと、
前記ドレインの電圧を抵抗分割して前記比較器の他方の入力端に入力する抵抗分割回路とからなることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記電圧生成手段の出力端と外部電源電圧を供給する外部電源線との間に、前記外部電源電圧から前記出力端の方向に電流を流す整流素子が挿入されることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記電圧生成手段の出力端に出力電圧の安定化容量が接続され、その安定化容量の値が前記Ｎチャネルトランジスタのゲート容量の値よりも小さくされることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
外部電源電圧投入時に内部電源電圧が設定値よりも小さい所定の電圧に達するまでの間、ソースが前記外部電源電圧を供給する外部電源線に接続され、ドレインが前記内部電源電圧を供給する内部電源線に接続されたＰチャネルトランジスタをオン状態に保つことにより、前記内部電源線の充電を加速する手段を有することを特徴とする請求項１記載の半導体集積回路。
【請求項８】
前記内部電源電圧は、前記半導体集積回路の待機時における内部電源電圧レベルと、
前記半導体集積回路の活性時における内部電源電圧レベルとを有し、
前記待機時における内部電源電圧レベルは、前記活性時における内部電源電圧レベルよりも高く設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項９】
前記待機時用降圧回路の設定電位を切替える設定電位切替手段と、
前記活性時用降圧回路をイネーブル状態にするイネーブル信号生成部と、
前記内部電源電圧を安定化する安定化容量とをさらに備え、
前記イネーブル信号生成部の出力が、前記活性時用降圧回路と前記設定電位切替手段に並列に接続され、かつ、前記待機時における前記内部電源電圧は、前記活性時における前記内部電源電圧よりも高く設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記イネーブル信号生成部からのイネーブル信号が出力されてから、前記活性時用降圧回路が動作状態になるまでの時間をｔact 、その間における前記内部回路の平均電流をＩint 、前記安定化容量のキャパシタンスをＣ、待機時における内部電源電圧をＶstby、活性時における内部電源電圧をＶintとするとき、Ｃ×（Ｖstby−Ｖint ）／ｔact ＞Ｉint なる関係が成り立つように設定されることを特徴とする請求項９記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に電源投入時における電源電圧の過渡的変化による半導体集積回路の誤動作を防止し、かつ、スタンバイからアクティブに移った直後における内部電源電圧の降下を抑制する半導体集積回路の電源回路の構成と、レイアウトに関するものである。
【０００２】
【従来の技術】
従来、パワーオン回路は、電源の立上がりと立下がりを検知して信号を発する電源電圧検知回路として知られている。電源投入時において電源電圧が立上がり、所定の値を越えたときに検知信号を発生し、これを用いて半導体集積回路内の所定のラッチをしかるべき初期状態にリセットする。一方、電源電圧降下時において電源電圧が立下がり、所定の値に達すれば検知信号を発生し、投入時と同様に所定のラッチをリセットする。次に、フローティングゲートを有する不揮発性メモリを例として、電源電圧降下時に所定のラッチをリセットする必要性について説明する。
【０００３】
図２６に不揮発性メモリセルの断面構造を示す。セル１、セル２はそれぞれコントロールゲート４０とフローティングゲート４１とを備え、Ｐウエル４２の表面をチャネルとし、Ｐウエル４２に形成されたＮ型拡散層４３をソース／ドレインとして、シリコン基板上に形成される。
【０００４】
この不揮発性メモリセルへの書き込み動作は、コントロールゲート４０を正として、コントロールゲート４０とＰウエル４２との間に２０Ｖ程度の高電圧を印加することにより行われる。このとき、Ｐウエル４２からフローティングゲート４１に電子が注入され、メモリセルは書き込み状態となる。
【０００５】
次に消去動作は、逆にコントロールゲート４０を０Ｖまたは負として、コントロールゲート４０とＰウエル４２との間に２０Ｖ程度の高電圧を印加し、書き込み動作でフローティングゲート４１に注入された電子をＰウエル４２に引き抜くことにより行われる。図２６にはセル１が消去される状況が示されている。
【０００６】
すなわち、図２６のセル１、セル２が共に書き込み状態であるとして、消去動作において例えばセル１を選択し、コントロールゲート４０に０Ｖ、Ｐウエル４２に２０Ｖ印加すれば、フローティングゲート４１に注入された電子（ｅ- ）がトンネル効果でＰウエル４２に引き抜かれ、セル１は消去状態になる。
【０００７】
このとき、非選択のセル２に対してはコントロールゲート４０に２０Ｖが印加され、フローティングゲート４１とＰウエル４２との間には電位差を生じないので、セル２のフローティングゲート４１に注入された電子は保持される。
【０００８】
しかし、この消去動作中に何らかの理由で電源電圧が降下し、このため論理回路が誤動作して、本来２０Ｖを印加すべきセル２のコントロールゲート４０の電圧が０Ｖに降下したとすれば、保持されるべきセル２のフローティングゲート４１の電子がＰウエル４２に引き抜かれ、誤消去されることになる。
【０００９】
このような誤動作を防ぐためには、電源電圧が降下した場合に直ちにそれを検知して、Ｐウエル４２の電位を２０Ｖから０Ｖに降下させなければならない。電源電圧降下時におけるパワーオン信号は、このようなリカバリー動作のために必要となる。
【００１０】
従来、パワーオン信号を発生する回路として、図２７に示すような電源電圧検知回路が用いられてきた。図２７の電源電圧検知回路は、電源と、抵抗Ｒ1 、Ｒ2 、Ｒ3 と、しきい値ＶtnのＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳと呼ぶ）Ｍ1 と、しきい値ＶtpのＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳと呼ぶ）Ｍ2 と、抵抗Ｒ1 、Ｒ2 の接続点とＰＭＯＳ（Ｍ2 ）のゲートを結ぶノードＮ１と、ＰＭＯＳ（Ｍ2 ）のドレインと抵抗Ｒ3 とを結ぶノードＮ２と、出力側に接続された２個のインバータＩ5 、Ｉ6 とから構成される。電源電圧をＶ、電源投入時におけるノードＮ１の電圧をＶN1とすれば、ＶN1は次のように与えられる。
【００１１】
ＶN1＝Ｒ1 ×Ｖtn／（Ｒ1 ＋Ｒ2 ）＋Ｒ2 ×Ｖ／（Ｒ1 ＋Ｒ2 ）  …（１）
電源投入時において、ＶとＶN1との差がＰＭＯＳ（Ｍ2 ）のしきい値の絶対値｜Ｖtp｜を越える場合、すなわち、
Ｖpwon＝Ｖtn＋｜Ｖtp｜×（Ｒ1 ＋Ｒ2 ）／Ｒ1                 …（２）
なるＶpwonを与え、電源電圧Ｖが前記Ｖpwonよりも高くなれば、ノ一ドＮ２の電位が高レベル（以下“Ｈ”と呼ぶ）になり、電源電圧検知回路の出力が低レベル（以下“Ｌ”と呼ぶ）から“Ｈ”に変化する。これを用いて半導体集積回路内の所定のラッチをリセットすることができる。電圧降下時においては、電源電圧が降下して式（２）のレベルに達すれば、前記出力が“Ｈ”から“Ｌ”に変化し所定のラッチをリセットすることができる。
【００１２】
なお、図２７において、ＮＭＯＳ（Ｍ1 ）はゲートとドレインとを接続したダイオード接続のＮＭＯＳとして使用している。また式（１）、（２）において、抵抗Ｒ2 ＝０としても特に問題は生じないので、図２７に示す回路において抵抗Ｒ2 は省略してもよい。
【００１３】
前記電源電圧検知回路は、降圧回路を用いない回路方式に対するものであり、降圧回路を用いて外部電源電圧Ｖext を内部電源電圧Ｖint に降圧して使う回路方式に対しては、前記電源電圧検知回路の構成と役割が若干変化する。
【００１４】
ここで、降圧回路方式（伊藤清男著「超ＬＳＩメモリ」培風館、２６７頁参照）とは、半導体チップの外部から供給されるＶext （例えば３Ｖ）を、降圧回路を用いてＶint （例えば２．５Ｖ）までレベルダウンさせ、半導体集積回路の内部回路の電源として用いる回路方式をいう。
【００１５】
降圧回路方式は特にメモリ等の半導体集積回路に多く用いられ、微細加工技術の進展に伴う内部回路用トランジスタの耐圧低下への対策として極めて有効であり、また、半導体集積回路の多電源化への対応としても重要である。
【００１６】
降圧回路方式では、Ｖext 用とＶint 用の２種類の電源電圧検知回路が必要になる。Ｖext 用検知回路はＶext の立上がりを検知して降圧回路、及びそれに使用する基準電圧（以下Ｖref ：参照電圧と呼ぶ）生成回路を活性化させ、またＶext の降下時には、従来における電圧降下時と同様の役割をする。
【００１７】
またＶint 用の検知回路は、Ｖint 上昇時において従来における電源投入時と同様、ラッチをしかるべき初期状態にリセットする役割をする。しかし、Ｖint の降下時においては、Ｖint 用の検知回路が信号を出す必要はない。なぜなら内部電源Ｖint が降下するのに先立って、Ｖext 用の検知回路が外部電源電圧の降下を検知するからである。
【００１８】
Ｖext 用とＶint 用の検知回路におけるそれぞれの役割を考えれば、Ｖext 用の検知回路に対しては、従来と同様、電源電圧の立上がり、立下がりに対して、同一の電圧レベルに達したときに信号が発せられるような検知回路を使用すればよいことがわかる。一方、Ｖint 用の検知回路に対してこのような回路を採用すれば、次のような問題を生じる。
【００１９】
降圧回路方式におけるＶint は、降圧回路を用いてＶext から降下させて生成するが、その際、Ｖint の電圧レベルが、Ｖext 及び内部回路の消費電流の量にかかわらず一定となるように降圧回路の特性を決定しなければならない。
【００２０】
しかし、内部回路が短時間に多量の電流を消費するような場合には、瞬間的なＶint の電圧レベルの降下を防止することができない。このような状況は、例えば巨大な容量を０ＶからＶint の電圧レベルまで充電する場合や、多数のラッチがほぼ同時にデータを反転させ、瞬間的に多くの貫通電流が流れる場合に生じる。ここで貫通電流とは、ＣＭＯＳゲートが反転する途中において本来遮断状態にある電源電流が瞬間的に流れることをいう。
【００２１】
このようなＶint の一時的な降下をＶint 用の検知回路が検知してしまうと、アドレスやメモリセルの書き込みデータ等、重要な情報が格納されたラッチが初期状態にリセットされるという問題を生じる。
【００２２】
ところで上記したように、降圧回路はＶext を降圧させてＶint を生成し、かつ、Ｖint を一定レベルに保つために定常的に電流を消費するが、この消費電流は降圧回路の能力（Ｖint を一定レベルに保つ能力）に応じて異なり、その能力が高いものほど消費電流が大きい。
【００２３】
降圧回路の消費電力を極力抑えるために、内部回路が大電流を消費して降圧回路に高い能力が要求される活性時（以下アクティブと呼ぶ）と、内部回路にほとんど電流が流れない待機時（以下スタンバイと呼ぶ）とで降圧回路を使い分ける方式が種々提案されている（伊藤清男著「超LSIメモリ」培風館、３０７頁〜３１０頁参照）。
【００２４】
図２８はこのような使い分けを概念的に示したものである。低消費電力のスタンバイ用降圧回路９は常に動いているが、消費電流の大きいアクティブ用降圧回路１０はアクティブ時にのみ動かすよう構成されている。なお、図２８に示す従来例では、スタンバイ用降圧回路９のＶint と、アクティブ用降圧回路１０のＶint とは同一電圧レベルに設定されている。
【００２５】
従来のアクティブ用降圧回路１０は、Ｖint のゆれを抑えるために応答の速いものを使用している。しかし、アクティブ用降圧回路イネーブル信号生成部７がイネーブル信号を出力してからアクティブ用降圧回路１０が動作状態になるまでに一定の時間を必要とする。この間に内部回路１１が多量の電流を消費すれば、スタンバイ用降圧回路９だけではその変動を抑制することができずＶint が降下するという問題を生じる。この電源電圧の降下は約０．２Ｖである。
【００２６】
次に、メモリ等の半導体集積回路を中心として、チップの電源電圧をＶext とＶint のように多電源化する必要を生じてきた理由と、従来検討された降圧回路についてさらに詳細に説明する。
【００２７】
トランジスタのスケーリング則によれば、トランジスタを一定の電界強度で動作させるため、トランジスタの寸法を１／Ｋに縮小した場合には、電源電圧もまた１／Ｋに下げなければならない。しかし実際には、電源電圧はチップ上に組み込まれたシステムに依存するため自由に変えることができない。
【００２８】
このため、前世代の電源電圧を維持したままトランジスタの寸法のみを縮小することがよく行われる。この場合には、トランジスタのホットキャリア耐性を実使用上問題のない程度にするため、電源電圧をチップ上で降圧して、微細化した内部回路用トランジスタの電源電圧とする方法が用いられる。
【００２９】
具体的には、ＤＲＡＭや不揮発性メモリのようなメモリの半導体集積回路において、ＭＯＳトランジスタのゲート酸化膜を薄くすることは高集積化・高速化の点から望ましいが、電源電圧を下げずに薄膜化すればゲート酸化膜の絶縁破壊やホットエレクトロン耐性の低下という信頼性上の問題を生じる。
【００３０】
ここで、ホットエレクトロン耐性とは、ＭＯＳトランジスタのゲート長が短縮されてドレイン領域の電界強度が高くなり、ドレイン領域で加速された電子／正孔が高エネルギー状態となってゲート酸化膜等に注入され、ＭＯＳトランジスタの特性を劣化させる現象に耐える能力をいう。
【００３１】
従って、薄い酸化膜を使用する場合、電源電圧を下げて前記ホットエレクトロン耐性を高めることは不可欠であるが、前記ＤＲＡＭや不揮発性メモリと同一チップ上に混載され、電源を共にするＣＰＵ等には電源電圧を下げる必要のないゲート酸化膜の厚いＭＯＳトランジスタも存在する。これらＣＰＵ等のＭＯＳトランジスタについては、電源電圧を下げれば動作速度の低下を招くので、システム全体の電源電圧をそのまま下げることは望ましくない。
【００３２】
このため、半導体集積回路の外部から供給されるＶext を降圧し、これを内部回路に対するＶint として用いる降圧回路方式が有効となる。降圧回路方式はこれまで主としてＤＲＡＭに採用されてきた。この場合のＶext の降圧回路として、主として次の２種の回路が知られている。
【００３３】
その１は、ＰＭＯＳを介して降圧するもので、図２９にその回路構成が示されている。以下、この降圧回路をＰＭＯＳ型と呼ぶことにする。図２９に示すように、ＰＭＯＳ型降圧回路はフィードバック系を構成しており、ＰＭＯＳ（Ｍ18）のゲート電圧はＶint の値に応じて定まるようになっている。
【００３４】
すなわち、Ｖint （内部回路の電源電圧ＶDD）が低くなればＶint を抵抗Ｒ15、Ｒ16で抵抗分割した電圧とＶref との比較からそれを検知し、ＰＭＯＳ（Ｍ18）のゲート電圧を下げる。これによりＶint は上昇する。逆にＶint が高くなればＰＭＯＳのゲート電圧が上昇し、供給電流が抑えられることによりＶint の上昇が抑制される。なお、図２９においてＣ4 は安定化容量、Ｃ6 は位相補償用の容量である。
【００３５】
その２は、ＮＭＯＳを介して降圧するもので、図３０にその構成を示す。以下、この降圧回路をＮＭＯＳ型と呼ぶことにする。ＮＭＯＳ型降圧回路はフィードバック系を構成しておらず、電圧リミッタ１３と昇圧回路１４からなる電圧生成手段により、ＮＭＯＳ（Ｍ10）のゲート電圧は、Ｖint （ＶDD）とＮＭＯＳのしきい値Ｖt との和に保たれる。Ｖint が降下すれば、ＮＭＯＳ（Ｍ10）のゲート・ソース間の電位差が増加するため供給電流が増え、Ｖint は上昇する。なお、ＶDDH は電圧生成手段の出力電圧、ＣDDH はその安定化容量、ＣDDはＶint （ＶDD）の安定化容量である。
【００３６】
図３１に示すように、ＮＭＯＳ型降圧回路においては、降圧用ＮＭＯＳ（図３０のＭ10）はサブスレッショルド領域で動作させる。これは内部回路の消費電流が数桁にわたって変動しても、内部電源電圧の変動が小さく抑えられるようにするためである。ここでサブスレッショルド領域とは、ゲートがしきい値電圧以下の場合に、通常動作に比べて小さなドレイン電流が流れるＭＯＳトランジスタの動作領域をいう。
【００３７】
図３０のＮＭＯＳ型降圧回路に用いられる降圧用ＮＭＯＳ（Ｍ10）の各電極に印加される電圧と電流を図３１（ａ）に示す。ＮＭＯＳのドレインにＶext 、ソースにＶint 、ゲートに電圧生成手段の出力電圧ＶDDH が与えられる。すなわち、ソース・ドレイン間にドレイン電圧ＶD ＝Ｖext −Ｖint が与えられ、ドレイン電流ＩD が流れる。図３１（ｂ）に前記ドレイン電流ＩD のドレイン電圧ＶD に対する依存性を示す。この関係を数式を用いて説明すれば次のようになる。
【００３８】
ＮＭＯＳのゲート電圧をＶDDH 、しきい値をＶt 、ｑを電子電荷、ｋをボルツマン定数、Ｔを絶対温度とすると、ドレイン電圧がＶD のときのＮＭＯＳのサブスレッショルド領域におけるドレイン電流ＩD は、定数Ｉ0 、ｎを用いて、
ＩD ＝Ｉ0 ｅｘｐ［ｑ（ＶDDH −Ｖt −ＶD ）／ｎｋＴ］        …（３）
のように表される。この式からわかるように、供給電流ＩD が数桁にわたって変化しても、ＶD の変化（内部電源電圧Ｖint の変化に相当する）はｌｏｇ（ＩD ／Ｉ0 ）に比例してわずかに変化するのみである（図３１（ｂ）参照）。
【００３９】
また、この降圧用ＮＭＯＳとしては、通常回路に使用するＮＭＯＳと同種のものを用いるが、降圧用ＮＭＯＳの場合サブスレッショルド領域で動作させ、なおかつ大きな供給電流を確保する必要があるため、ＮＭＯＳのゲート幅Ｗを例えば１００ｍｍと、極めて大きな値にしなければならない。式（３）についていえば、ゲート幅Ｗを大きくすることは、因子Ｉ0 を大きくすることに相当する。
【００４０】
図３０に示すＮＭＯＳ型降圧回路を使用する場合には、さらに内部電源電圧Ｖint およびＮＭＯＳのゲート電圧ＶDDH の端子に、それぞれ電圧安定化のため容量を接続する必要がある。Ｖint （ＶDD）に接続される容量ＣDDは、回路の電力消費による瞬間的なＶint の降下を補償する役割をもつ。ＣDDが大きいとＶint の降下量が小さくなる。一方、ＮＭＯＳのゲート電圧ＶDDH に接続された容量ＣDDH は、チャネル部との容量結合や配線間容量などによりゲート電圧が変動するのを防ぐ役割を果している。
【００４１】
ＣDDH の大きさは、電圧リミッタ１３と昇圧回路１４とからなる系の応答時間との兼ね合いで定まる。すなわち、ＶDDH の降下を電圧リミッタ１３が検知してから昇圧回路１４が元の電圧に戻すまでの時間が短いならば、ＶDDH の端子に接続する容量ＣDDH は小さくてよいが、それが長い場合には、その間のＶDDH の降下を補償するために大きなＣDDH を接続しなければならない。
【００４２】
従来の降圧回路の構成は上記２種類であるが、実際に使用する場合には両者の特性に応じた工夫をする必要がある。特に注意を要するのは半導体集積回路のスタンバイ及びアクティブの各動作モードにおける降圧回路の動作である。
【００４３】
スタンバイ時にはチップ全体の清費電力を抑制するため、内部回路の消費電流はもちろん、降圧回路自身の消費電流も低く抑える必要がある。その反面、降圧回路の応答は遅くてもよい。
【００４４】
一方、アクティブ時においては、内部回路の消費電流が増加するとともに、動作モードに応じた瞬間的な消費電流の増減がある。降圧回路にはこうした消費電流の増減に迅速に応答して、内部電源電圧Ｖint を一定レベルに保つ役割が要求される。
【００４５】
図２９のＰＭＯＳ型降圧回路を使用する場合は、上記のような要請を満たすためアクティブ時とスタンバイ時とで降圧回路を使い分ける方式が種々提案されている。
【００４６】
図３２はこのような使い分けを概念的に示したものである。低消費電力であるが応答の遅いＰＭＯＳ型降圧回路と、消費電力は大きいが応答の早いＰＭＯＳ型降圧回路とから降圧系を構成し、イネーブル信号に基づきスタンバイ時には低消費電力のＰＭＯＳ型スタンバイ用降圧回路９のみを動作させ、アクティブ時にはそれに加えて応答の早いＰＭＯＳ型アクティブ用降圧回路９ａを動作させるようにする。なお図３２に示した従来例では、スタンバイ用降圧回路の内部電源電圧と、アクティブ用降圧回路の内部電源電圧とは同一レベルに設定されている。
【００４７】
一方、図３０のＮＭＯＳ型降圧回路を使用する場合には、スタンバイ時とアクティブ時とで使い分けることはしない。すなわちスタンバイ時、アクティブ時にかかわらず常にＮＭＯＳ型降圧回路を動作し続けるという使い方がなされる。この場合、スタンバイ電流を抑えるために、前記電圧リミッタ１３及び昇圧回路１４からなる電圧生成手段の消費電流を抑える必要がある。
【００４８】
この結果、前記電圧リミッタ１３及び昇圧回路１４からなるフィードバック系の応答速度は遅くなるが、前記安定化容量ＣDDH の値を大きくしておけばＶDDH の電圧変動は小さくなるので応答速度の遅さが問題になることはない。
【００４９】
以上、従来のＮＭＯＳ型降圧回路と、ＰＭＯＳ型降圧回路の概要についてのべた。各降圧回路方式に対してスタンバイ時、アクティブ時の使い分けをすれば、降圧回路の能力や消費電力に関する限り、両者共特に問題となる点はない。しかし、これらの降圧回路には、以下のような回路設計上、及びレイアウト上の問題が含まれる。次に、その問題点を個別に説明する。
【００５０】
ＰＭＯＳ型降圧回路は図２９の抵抗Ｒ15、Ｒ16を高抵抗にすれば、消費電流を小さくすることができるので、スタンバイ時の使用に適している。しかし、フィードバック系を構成しているため、差動増幅回路からなる比較器の位相補償等の設計パラメータの見積もりを正確にしておかないと、内部電源電圧Ｖint が発振状態になったり電圧の降下が生じたりする。特にスタンバイモードで動作する降圧回路を、４〜５桁も電流が増加する動作モード時においても発振しないように設計することは、極めて困難である。
【００５１】
すなわち、ＰＭＯＳ型降圧回路は、内部回路の消費電流が少ないスタンバイ時よりも、消費電流の増減が激しいアクティブ時において異常を生じ易い。このとき、フィードバック系の設計を確実なものにするためには、動作モードごとの内部回路の消費電流を正確に見積もり、種々の条件でのシミュレーションを入念に行う必要がある。従って、ＰＭＯＳ型降圧回路の設計はＮＭＯＳ型に比べて難度が高く、より多くの設計期間を必要とする。
【００５２】
一方、ＮＭＯＳ型降圧回路は、大電流を消費する動作状態ではＰＭＯＳ型降圧回路よりも使いやすい。しかし、設計が容易という利点がある反面、昇圧回路によって制御しているため、降圧回路自体の消費電流を絞ることが難しい。
【００５３】
また、ＮＭＯＳ型降圧回路は、大きなレイアウト面積を要するという欠点がある。すなわち、ＮＭＯＳ型降圧回路は、
（イ）内部電源に接続された容量ＣDD、
（ロ）ＶDDH に接続された容量ＣDDH 、
（ハ）降圧用ＮＭＯＳトランジスタ、
（ニ）ＶDDH 電圧生成手段（昇圧回路およびリミッタ）、
という要素から構成されレイアウト面積はほぼこの順序に従って大きくなる。
【００５４】
（イ）及び（ロ）が大きな面積を占めるのは、それぞれ電圧を安定化させるためにナノファラッド（ｎＦ）程度の容量が必要とされるからである。ＤＲＡＭの場合は、メモリセルと同じ形状の容量により、これらの容量を構成することができる。メモリセルと同じ形状の容量は、単位容量当りのレイアウト面積が通常のＭＯＳキャパシタに比べて格段に小さい。
【００５５】
このため、ＤＲＡＭにおいては前記（イ）及び（ロ）によるレイアウト面積の制約は比較的少ない。しかし、ＤＲＡＭのような適当な容量デバイスが存在しない半導体集積回路、例えば不揮発性メモリにＮＭＯＳ型降圧回路を適用する場合には（イ）及び（ロ）の容量は、通常のＭＯＳキャパシタにより形成するので、ＤＲＡＭの場合に比べて極めて大きなレイアウト面積を要する。
【００５６】
また、ＭＯＳキャパシタにより容量を形成する場合、（イ）の容量ＣDDは、酸化膜の両端に印加される電位差が降圧電圧Ｖint （ＶDD）程度であり、酸化膜の信頼性上問題とならないが、（ロ）の容量ＣDDH は酸化膜の両端の電位差がＶDDH ＝ＶDD＋Ｖt （Ｖt は降圧用ＮＭＯＳのしきい値電圧）と大きいので、信頼性上の観点からＣDD用のＭＯＳキャパシタをそのまま使用することはできない。
【００５７】
このため、（ロ）の容量ＣDDH としては酸化膜厚が厚く、耐圧の大きいＭＯＳキャパシタを使用しなければならないが、このため、容量のレイアウト面積はさらに増加する。
【００５８】
また、図３０に示すＮＭＯＳ型降圧回路では、降圧用ＮＭＯＳ（Ｍ10）のソースで発生したＶint （ＶDD）が周辺回路ブロックに供給される。このとき、降圧用ＮＭＯＳ（Ｍ10）と周辺回路ブロックとの距離が余り離れていると、その間の電源配線に意図しない寄生抵抗が加わることになる。降圧回路では降圧用ＮＭＯＳ（Ｍ10）のソースが一定電圧になるように制御されるので、周辺回路ブロックではこの寄生抵抗によりＶDDが低くなる。
【００５９】
さらにＮＭＯＳ型降圧回路では、降圧用ＮＭＯＳ（Ｍ10）の大きなゲート幅Ｗの全てに亘って均一に動作することが望ましいが、降圧用ＮＭＯＳ（Ｍ10）のレイアウト面積が余りに大きいと、降圧用ＮＭＯＳ（Ｍ10）を接続している配線の寄生抵抗により、ゲート幅Ｗの一部が他の部分に比べて早く動作し始めることがある。従って、ＮＭＯＳ型降圧回路のレイアウト面積を縮小して配線の引き回しを抑え、結果的に配線の寄生抵抗を低減することが要求される。
【００６０】
しかし、ＮＡＮＤ型フラッシュメモリ（一括消去型メモリ）等のメモリにおいては、ワード線やセンスアンプ内の電源ノ一ド等の非常に大きな容量が一度に充電される動作があり、このとき局部的に大電流が流れる。例えばデータ書き込み時には、６０ｎＦ程度のワード線容量を充電する電流がワード線ドライバ回路に集中することになる。このように過渡的な大電流に基づく降圧用ＮＭＯＳ（Ｍ10）の動作ばらつきを抑えるためには、上記したように内部電源電圧Ｖint （ＶDD）にキャパシタンスの大きい安定化容量ＣDDを接続することが必要となり、ＮＭＯＳ型降圧回路のレイアウト面積を縮小することは容易ではない。
【００６１】
さらに不揮発性メモリでは、チップ内部で書き込み、消去用の高電圧を使用するため、内部回路で降圧した内部電源電圧Ｖint だけでなく、外部電源電圧Ｖext を一部の周辺回路で使用する可能性がある。このため、ＮＭＯＳ型降圧回路において、さらなるレイアウト上の制約が生じている。
【００６２】
例えば、図３０に示す昇圧回路１４にはゲート酸化膜の厚い高耐圧トランジスタを使用しているため、昇圧回路１４の電源電圧として必ずしも降圧した電源電圧Ｖint を用いる必要はない。しかも、昇圧回路１４はワード線、ウエル等、比較的大きな容量を充電するため消費電流が大きい。昇圧回路１４の電源に降圧された電圧Ｖint を用いる場合には、この電流が降圧用ＮＭＯＳ（Ｍ10）を介して供給されるので、前記大きな充電電流の影響を受け、内部回路の電源電圧Ｖint （ＶDD）が不安定になる可能性がある。
【００６３】
一方で、仮に昇圧回路１４に外部電源電圧Ｖext を用いる場合には、昇圧回路１４をコントロールする周辺回路として、Ｖext とＶint とを切り替える回路等が必要となり、周辺回路ブロックにＶext とＶint の両方を供給しなければならない。このように、複数の電源電圧が周辺回路ブロック内で共存する場合には、降圧回路から供給される内部電源電圧Ｖint と、降圧回路に加えられる外部電源電圧Ｖext の両方を周辺回路ブロックに配線する必要があり、電源線のオーバーラップが大きくなる。
【００６４】
図３３に、半導体チップ３６上にセルアレイ３７と、降圧回路３８と、周辺回路ブロック３９とを備えたメモリについて、従来の半導体集積回路のレイアウトの一例を示す。通常、周辺回路ブロック３９への電源配線は、Ｖint （ＶDD）のみであることを前提としているため、周辺回路ブロック３９内で外部電源電圧Ｖext を使用する場合には、Ｖext 用の配線を余分に走らせる必要があり、レイアウト面積のオーバーへッドを生じていた。
【００６５】
また、図３３に示す従来のレイアウトでは、降圧回路３８に含まれる降圧用ＮＭＯＳから周辺回路ブロック３９へＶint （ＶDD）を引き出す不規則な電源配線が必要となる。この配線が長くなれば、降圧用ＮＭＯＳのソースに意図しない寄生抵抗が追加される。
【００６６】
図３０に示す降圧回路は、降圧用ＮＭＯＳ（Ｍ10）のソース電圧が一定となるように制御しているため、ソースに抵抗が追加されれば正確な制御ができなくなる。以上のべたように、半導体集積回路のチップ上における従来のＮＭＯＳ型降圧回路のレイアウト方法では、配線の引き回しによる面積増加の問題と、これに伴う電源電圧制御上の問題とが存在していた。
【００６７】
【発明が解決しようとする課題】
上記したように従来の半導体集積回路の内部電源には、電源電圧が内部回路の消費電力により一時的に降下した場合に、電源電圧検知回路がそれを検知してラッチを誤ってリセットしてしまうという問題があった。
【００６８】
また、スタンバイ用とアクティブ用の降圧回路を備える降圧回路方式の電源回路においては、低消費電力のスタンバイ時から消費電力が大きいアクティブ時に移る際、内部電源電圧の一時的降下を抑えることが困難であるという問題があった。
【００６９】
また、従来多電源方式の半導体集積回路に用いられるＮＭＯＳ型、及びＰＭＯＳ型の降圧回路には、設計上またはレイアウト面積上の多くの問題点があり、いずれについても微細化及び高集積化の要求を満たし、かつ、設計通りに動作する多電源方式の半導体集積回路を得ることが難しいという問題があった。
【００７０】
本発明は上記の問題点を解決すべくなされたもので、内部電源電圧が一時的に変化してもラッチを誤動作する恐れがない電源電圧検知回路を提供し、スタンバイ時からアクティブ時に移るときの内部電源電圧の降下を抑制し、レイアウト面積が小さく、かつ、容易に設計可能なスタンバイ用、及びアクティブ用の降圧回路を提供することを目的とする。
【００８３】
【課題を解決するための手段】
本発明の半導体集積回路の態様は、外部から供給される外部電源電圧を降圧して内部回路駆動用の内部電源電圧を生成する半導体集積回路において、前記外部電源電圧の降圧回路は、待機時用降圧回路と活性時用降圧回路とからなり、前記待機時用降圧回路は、一方の入力端に基準電圧が入力される差動増幅型の比較器と、ソースが前記外部電源電圧を供給する外部電源線に接続され、ゲートが前記比較器の出力端に接続され、ドレインが前記内部電源電圧を供給する内部電源線に接続されたＰチャネルトランジスタと、前記ドレインの電圧を抵抗分割して前記比較器の他方の入力端に入力する抵抗分割回路と、からなり、前記活性時用降圧回路は、電圧生成手段と、ドレインが前記外部電源電圧を供給する外部電源線に接続され、ゲートが前記電圧生成手段の出力端に接続され、ソースが前記内部電源電圧を供給する内部電源線に接続されたＮチャネルトランジスタと、からなることを特徴とする。
【００９４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の参考例に係る電源電圧検知回路の構成を示す図である。本第１の参考例の電源電圧検知回路は、電源電圧レベルが一時的に低下した場合に、電源電圧検知回路がこれを検知してラッチをリセットすることがないように、電源電圧の上昇時と下降時とにおいて、それぞれ異なる検知レベルを備えている。
【００９５】
このような性能を満足する電源電圧検知回路は幾通りかの方法で実現することができる。この内もっとも簡便な方法を図１に示す。図１の電源電圧検知回路は、一方の端子が電源に接続され、他方の端子がダイオード接続のＮＭＯＳ（Ｍ1 ）のドレインに接続された直列抵抗Ｒ1 、Ｒ2 と、ソースが電源に接続され、ドレインを出力端とするＰＭＯＳ（Ｍ2 ）と、前記ドレインと接地との間に接続された抵抗Ｒ3 と、前記ドレインと接地との間に並列に接続された安定化容量Ｃ1 と、からなる電源電圧検知部１と、シュミットトリガ回路２から構成される。
【００９６】
なお、図１の電源電圧検知回路において、ＮＭＯＳ（Ｍ1 ）のソースは接地され、直列抵抗Ｒ1 、Ｒ2 の中間端子とＰＭＯＳ（Ｍ2 ）のゲートとを結ぶノードＮ１と、ＰＭＯＳ（Ｍ2 ）のドレインとシュミットトリガ回路２の入力とを結ぶノードＮ２とを備えている。シュミットトリガ回路の出力端からパワーオン信号Ｖpwonが出力される。
【００９７】
図１の電源電圧検知部１の回路構成は安定化容量Ｃ1 、インバータＩ5 、Ｉ6 を除き図２７の電源電圧検知回路と同様であるため、電源電圧検出部の回路動作の詳細な説明を省略する。図２（ａ）にシュミットトリガ回路への入出力ＩＮとＯＵＴが、図２（ｂ）にシュミットトリガ回路の入出力特性が示されている。
【００９８】
先にのべたように、電源電圧ＶがＶpwonより高いか低いかに応じて、ノ一ドＮ２が“Ｈ”又は“Ｌ”となる。このノ一ドＮ２の電圧が図２（ｂ）に示すようなヒステリシス型の入出力特性を有するシュミットトリガ回路に入力されるため、電源電圧Ｖの上昇時には、Ｖpwonのレベルで（図２（ｂ）のＶb ）パワーオン信号が発生するが、電源電圧Ｖの降下時にはシュミットトリガ回路の検知レベルが低くなっているため（図２（ｂ）のＶa ）、電源電圧ＶがＶpwonまで低下しても信号が発生しない。
【００９９】
なお、電源電圧Ｖの降下時において、電源電圧ＶがＶpwonよりも下がってＰＭＯＳ（Ｍ2 ）がオフ状態となり、引き続きノ一ドＮ２の電圧が極めて急速にＶa まで低下すれば、シュミットトリガ回路２が検知信号を発生してしまい、検知レベルを変えたことにならない。これを回避するため、ノ一ドＮ２に十分大きな容量Ｃ1 を接続すれば、Ｃ1 ×Ｒ3 の遅延時間のためノ一ドＮ２の電圧が維持され、ノードＮ２の電圧が下がる前に電源電圧が落ちるので、シュミットトリガ回路２が検知信号を発生することはない。
【０１００】
次に図３、図４に基づき本発明の第２の参考例に係る電源電圧検知回路について説明する。前記第１の参考例では、電源電圧の降下時には実質的に信号が発生しないようにした電源電圧検知回路についてのべたが、図３に示す第２の参考例では、電源電圧の立上がりと立下がりで共に信号を発生し、かつ立上がり時の検知レベルを立下がり時の検出レベルよりも高くした電源電圧検知回路について説明する。
【０１０１】
図３に示す電源電圧検知回路は、それぞれ図１における電源電圧検知部と同様の回路構成を有し、ＮＭＯＳ（Ｍ1 ）、ＰＭＯＳ（Ｍ2 ) 、抵抗Ｒ1 、Ｒ2 、Ｒ3 、ノードＮ１、Ｎ２を備えた第１の電源電圧検知部１、及びＮＭＯＳ（Ｍ1 ′）、ＰＭＯＳ（Ｍ2 ′) 、抵抗Ｒ1 ′、Ｒ2 ′、Ｒ3 ′、ノードＮ１′、Ｎ２′を備えた第２の電源電圧検知部３、並びに、ＮＡＮＤゲートＧ1 、ディレイ（遅延回路）Ｄ1 、インバータＩ3 、Ｉ4 からなる立上がり信号検出回路４、ＮＯＲゲートＧ2 、ディレイＤ2 、インバータＩ7 からなる立下がり信号検出回路５、及びＮＯＲゲートＧ3 、Ｇ4 からなるフリップフロップ６から構成される。
【０１０２】
なお、第１の電源電圧検知部１と立下がり信号検出回路５とはインバータＩ5 、Ｉ6 を介して接続され、立下がり信号検出回路５は出力部となるノードＮ３を備えている。また第２の電源電圧検知部３と立上がり信号検出回路４とはインバータＩ1 、Ｉ2 を介して接続され、立上がり信号検出回路４は出力部となるノードＮ３′を備えている。
【０１０３】
先に説明したように、図３における第１の電源電圧検知部１は、電源電圧が、
Ｖ1 ＝Ｖtn＋（Ｒ1 ＋Ｒ2 ）×｜Ｖtp｜／Ｒ1                   …（４）
で与えられるＶ1 より高くなれば、ノ一ドＮ２の電位が“Ｈ”になる回路である。ここでＶtn、ＶtpはそれぞれＮＭＯＳ（Ｍ1 ）、ＰＭＯＳ（Ｍ2 ）のしきい値電圧である。
【０１０４】
同様に、第２の電源電圧検知部３は、電源電圧が、
Ｖ2 ＝Ｖtn＋（Ｒ1 ′＋Ｒ2 ′）×｜Ｖtp｜／Ｒ2 ′            …（５）
で与えられるＶ2 より高くなれば、ノ一ドＮ２′の電位が“Ｈ”になる回路である。抵抗Ｒ1 、Ｒ2 、及び、Ｒ1 ′、Ｒ2 ′の値はＶ2 ＞Ｖ1 となるよう設定される。
【０１０５】
図４のタイミングダイアグラムを用いて、図３に示す電源電圧検知回路の動作を説明する。
【０１０６】
図４の最上段に電源電圧Ｖの時間依存性を示す。電源電圧Ｖの立上がり領域においてＶがＶ1 より高くなれば、第２段に示すように、第１の電源電圧検知部１におけるノードＮ２の電圧ＶN2が“Ｈ”となる。ＶがＶ2 より高くなれば、第３段に示すように、第２の電源電圧検知部３におけるノードＮ２′の電圧ＶN2′が“Ｈ”となる。
【０１０７】
ＶN2は、インバータＩ5 、Ｉ6 を介して立下がり信号検出回路５に転送され、ＮＯＲゲートＧ2 の一方の端子に入力される。またＶN2はインバータＩ7 とディレイＤ2 で分岐され、ＮＯＲゲートＧ2 の他方の端子に入力される。従って、ＮＯＲゲートＧ2 の２入力のいずれかが“Ｈ”となり、第４段に示すように、立下がり信号検出回路５の出力部におけるノードＮ3 の電圧ＶN3にはＶN2の立上がりが検出されず、“Ｌ”状態が維持される。
【０１０８】
一方、ＶN2′は、インバータＩ1 、Ｉ2 を介して立上がり信号検出回路４に転送され、ＮＡＮＤゲートＧ1 の一方の端子に入力される。またＶN2′はインバータＩ3 とディレイＤ1 で分岐され、ＮＡＮＤゲートＧ1 の他方の端子に入力される。従って、ＮＡＮＤゲートＧ1 の２入力はディレイＤ1 の遅延時間の間だけ共に“Ｈ”となり、第５段に示すように、立上がり信号検出回路４の出力部におけるノードＮ3 ′の電圧ＶN3′は、Ｖ＝Ｖ2 に対応する時点で、前記遅延時間に等しいパルス幅の立上がり信号検出パルスが発生する。
【０１０９】
次に、電源電圧Ｖの立下がり領域においてＶがＶ2 より低くなれば、第３段に示すように、第２の電源電圧検知部３におけるノードＮ２′の電圧ＶN2′が“Ｈ”から“Ｌ”に反転する。ＶがＶ1 より低くなれば、第２段に示すように、第１の電源電圧検知部１におけるノードＮ２の電圧ＶN2が“Ｈ”から“Ｌ”に反転する。
【０１１０】
ＶN2′は、インバータＩ1 、Ｉ2 を介して立上がり信号検出回路４に転送され、ＮＡＮＤゲートＧ1 の一方の端子に入力される。またＶN2′はインバータＩ3 とディレイＤ1 で分岐され、ＮＡＮＤゲートＧ1 の他方の端子に入力される。従って、ＮＡＮＤゲートＧ2 の２入力のいずれかが“Ｈ”、又は共に“Ｌ”となり、第５段に示すように、立上がり信号検出回路４の出力部におけるノードＮ3 ′の電圧ＶN3′にはＶN2′の立下がりが検出されず、“Ｌ”状態が維持される。
【０１１１】
一方、ＶN2は、インバータＩ5 、Ｉ6 を介して立下がり信号検出回路５に転送され、ＮＯＲゲートＧ2 の一方の端子に入力される。またＶN2はインバータＩ7 とディレイＤ2 で分岐され、ＮＯＲゲートＧ2 の他方の端子に入力される。従って、ＮＯＲゲートＧ2 の２入力はディレイＤ2 の遅延時間の間だけ共に“Ｌ”となり、第４段に示すように、立下がり信号検出回路５の出力部におけるノードＮ3 の電圧ＶN3は、Ｖ＝Ｖ1 に対応する時点で、前記遅延時間に等しいパルス幅の立下がり信号検出パルスが発生する。
【０１１２】
このようにして、立上がり信号検出回路４、及び、立下がり信号検出回路５により、電源電圧Ｖが上昇してＶ2 より高くなった時、及び、電源電圧Ｖが下降してＶ1 より低くなった時に図４に示すような立上がり、及び、立下がり信号検出パルスが発生する。
【０１１３】
これらのパルスをフリップフロップ６に入力すれば、図４の最終段に示すように、図３の電源電圧検知回路は、電源電圧ＶがＶ2 を越えてからＶ1 より下がるまでの間“Ｈ”となるパワーオン信号Ｖpwonを出力することになる。
【０１１４】
本第２の参考例の電源電圧検知回路は、式（４）、式（５）及び図３の右上に示すように、抵抗Ｒ1 、Ｒ2 、Ｒ1 ′、Ｒ2 ′の値を変えることにより、立上がり、立下がり時の検知レベルが、Ｖ2 ＞Ｖ1 の範囲で自由に変えられる利点がある。
【０１１５】
次に、図５、図６に基づき、本発明の第３の参考例に係る電源電圧検知回路について説明する。第３の参考例は第２の参考例の変形例であり、機能的には前記第２の参考例と同様に、電源電圧の立上がりと立下がりで共に信号を発生し、かつ、立上がり時の検知レベルを立下がり時の検知レベルよりも高くした電源電圧検知回路である。
【０１１６】
図５に示すように、第３の参考例の電源電圧検知回路は、第２の参考例に比べて、立上がり信号検出回路４、及び、立下がり信号検出回路５が省略され、電源電圧検知部１の出力部にインバータＩ8 が追加された点が異なる。従ってフリップフロップ６の入力にはＶN2′と、インバータＩ8 により反転されたＶN2（バー）とが入力される。
【０１１７】
図６は、第３の参考例における電源電圧検知回路の動作を示すタイミングダイアグラムである。図５の回路構成を用いれば電源電圧の立上がりと立下がりに対して、図４と全く同様なパワーオン信号Ｖpwonを出力することができる。
【０１１８】
また、図５の右上に示すように、抵抗Ｒ1 、Ｒ2 、Ｒ1 ′、Ｒ2 ′の値を変えることにより、立上がり、立下がり時の検知レベルが、Ｖ2 ＞Ｖ1 の範囲で自由に変えられる利点がある。なお、各部の動作については第２の実施の形態と同様であるため説明を省略する。
【０１１９】
第３の参考例の電源電圧検知回路は第２の参考例で説明した立上がり、及び、立下がり信号検出回路が省略されているので回路構成が簡単であるが、動作の確実性の点では、第２の参考例の方が優れている。
【０１２０】
次に、図７、図８に基づき、本発明の第４の参考例に係る電源電圧検知回路について説明する。第４の参考例は、第２の参考例の変形例であり、電源電圧の立上がりと立下がりで共に信号を発生し、かつ、第２の参考例と異なり、立下がり時の検知レベルを立上がり時の検知レベルよりも高くした電源電圧検知回路である。
【０１２１】
第４の参考例の電源電圧検知回路は、第２の参考例に比べて、電源電圧がＶ1 より高くなればノ一ドＮ２の電位が“Ｈ”になる第１の電源電圧検知部１と、立上がり信号検出回路４とが、２段のインバータＩ5 、Ｉ6 を介して接続され、また、電源電圧がＶ2 （Ｖ2 ＞Ｖ1 ）より高くなればノ一ドＮ２′の電位が“Ｈ”になる第２の電源電圧検知部３と、立下がり信号検出回路５とが、２段のインバータＩ1 、Ｉ2 を介して接続される点が異なる。
【０１２２】
図８は、第４の参考例における電源電圧検知回路の動作を示すタイミングダイアグラムである。検知レベル（Ｖ1 ）が低い第１の電源電圧検知部１が、立上がり信号検出回路４に接続されるので、Ｖ＝Ｖ1 に対応する時点で第４段のＶN3に立上がり信号検出パルスが発生し、検知レベル（Ｖ2 ）が高い第２の電源電圧検知部３が、立下がり信号検出回路５に接続されるので、Ｖ＝Ｖ2 （Ｖ2 ＞Ｖ1 ）に対応する時点で第５段のＶN3′に立下がり信号検出パルスが発生する。
【０１２３】
従って、図８の最下段に示すように、パワーオン信号Ｖpwonは、電源電圧がＶ1 を越えてからＶ2 より下がるまでの間“Ｈ”レベルを出力する。また、図７の右上に示すように、抵抗Ｒ1 、Ｒ2 、Ｒ1 ′、Ｒ2 ′の値を変えることにより、立上がり、立下がり時の検知レベルが、Ｖ2 ＞Ｖ1 の範囲で自由に変えられる利点がある。なお、各部の動作については、第２の参考例と同様であるから説明を省略する。
【０１２４】
このようにして、前記第２、第３の参考例とは逆に、立上がり時の検知レベルが立下がり時の検知レベルよりも低いパワーオン回路を構成することができる。このような電源電圧検知回路は、例えば、次のような場合に有効である。
【０１２５】
電源電圧の立上がり時において、電源電圧検知回路の検知レベルがある程度低く設定されていても、検出信号が受け手の回路に到達する時点では、電源電圧はさらに上昇しているため、回路が誤動作する可能性は低い。
【０１２６】
しかし、電源の立下がり時においては、検出信号が受け手の回路に到達した時点で電源電圧がより低くなるので、電源電圧が急速に降下する場合には、ロジック回路が動作しないという状況が起こり得る。
【０１２７】
前述したように、電源電圧の降下を検知して所定のリカバリー動作を行う必要がある場合には、ロジック回路が動作しないという不良が生じ得る。このとき、本第４の参考例の電源電圧検知回路を使用して、電源電圧の降下に対して早目に検知するようにしておけば、電源電圧降下時のリカバリー動作を確実に行うことができる。
【０１２８】
前記第１乃至第４の参考例においては、電源電圧の立上がり、立下がりに際してパワーオン信号を出力する電源電圧検知方式について説明したが、これらの参考例の組み合わせ、または、これらの参考例と従来例との組み合わせにより、多電源方式の半導体集積回路に対し、各電源電圧ごとに別個の電源電圧検知回路を設ける使い方をすることができる。
【０１２９】
降圧回路を用いた半導体集積回路についていえば、従来は、外部電源電圧Ｖext と内部電源電圧Ｖint に対して検知レベルが同一であって、電源電圧の立上がり、立下がりに対しても同一の検知レベルを有し、かつ、回路構成が同一な電源電圧検知回路が使用されてきたが、本発明によれば、これを次のような各種の組み合わせに変更することができる。
【０１３０】
（イ）外部電源電圧Ｖext に対しては、第４の参考例の電源電圧検知回路を使用し、内部電源電圧Ｖint に対しては、第２の参考例の電源電圧検知回路を使用する。このようにすれば、外部電源電圧の降下を早目に検知することができる。
【０１３１】
（ロ）外部電源電圧Ｖext に対しては、電源電圧の立上がり、立下がりに際して検知レベルが同一な従来の電源電圧検知回路を使用し、内部電源電圧Ｖint に対しては第２の参考例の電源電圧検知回路を使用する。このようにすれば、電源電圧が一時的に低下したときに、パワーオン信号が発生してラッチをリセットする問題を回避することができる。
【０１３２】
（ハ）外部電源電圧Ｖext 及び内部電源電圧Ｖint に対し共に電源電圧の立上がり、立下がりに際して検知レベルが同一な従来型の電源電圧検知回路を用いるが、検知レベルはＶext 及びＶint で異なる値に設定する。このようにすれば、Ｖint の電源電圧変動に対する検出感度を高めることができる。
【０１３３】
このように数種類の電源電圧検知回路を組み合わせて使用することにより、各電源電圧の特質を反映した融通性のあるパワーオン・シーケンスを構成することができる。
【０１３４】
次に、図９に基づき本発明の第５の参考例に係る電源電圧検知回路について説明する。第５の参考例の電源電圧検知回路は、外部電源電圧Ｖext と、降圧回路によりＶext を降圧して内部回路に印加する内部電源電圧Ｖint とを有する半導体集積回路において、少なくともＶint の電源電圧検知回路を備え、前記Ｖint が上昇して所定の第１の電圧以上となるときに第１の検知信号を出力し、前記Ｖint が下降して第１の電圧よりも低い第２の電圧以下となるときに第２の検知信号を出力する。
【０１３５】
このような特性のＶint の電源電圧検知回路は、第１、第２の参考例の電源電圧検知回路をＶint に対して適用することにより得られる。すなわち、図１、図３に示す第１、第２の参考例の電源電圧検知回路において、電源電圧をＶint とすればよい。
【０１３６】
多電源方式の半導体集積回路に関する以下の実施の形態を示す図において、外部電源電圧Ｖext と、内部電源電圧Ｖint を区別する必要があるので、Ｖext 用の電源端子を黒丸で、Ｖint 用の電源端子を白丸で表示する。第１乃至第４の参考例の説明に用いた図１、図３、図５、図７においては、電源端子を黒丸で示しているが、これらは必ずしもＶext に限定されるものではなく、これらの参考例を内部電源に適用する場合には、Ｖint を表す白丸とすればよい。
【０１３７】
本第５の参考例において、特にＶint 用の電源電圧検知回路として、電源電圧検知部とシュミットトリガ回路とを接続した第１の参考例と同様の電源電圧検知回路を用いる場合を例として説明する。
【０１３８】
図９に第５の参考例において使用したシュミットトリガ回路の回路構成の詳細を示す。第５の参考例のＶint 用の電源電圧検知回路は、図９に示すＣＭＯＳインバータで構成されるシュミットトリガ回路と、図１に示す電源電圧検知部１とを接続することにより構成される。このとき、両者の電源端子には外部電源電圧Ｖext をチップ上の降圧回路で降圧した内部電源電圧Ｖint が接続される。
【０１３９】
図９に示すシュミットトリガ回路は、ＮＭＯＳ（Ｍ3 ）とＰＭＯＳ（Ｍ4 ）からなるＣＭＯＳインバータＩ9 と、ＮＭＯＳ（Ｍ5 ）とＰＭＯＳ（Ｍ6 ）からなるＣＭＯＳインバータＩ10と、ＮＭＯＳ（Ｍ7 、Ｍ8 ）からなりこれらのゲートにＩ10の出力電圧を供給してＩ10の出力をＩ10の入力にフィードバックするフィードバック回路とから構成される。なお、Ｃ2 は先に説明した図１のＣ１の役割を補強する容量、Ｎ２は図１に示す電源電圧検知部の出力部のノードＮ２に対応し、Ｎ３、Ｎ４はシュミットトリガ回路の内部と出力部のノードを示す。
【０１４０】
先に式（１）、式（２）を用いて説明したように、内部電源電圧Ｖint が上昇してＶpwonよりも高くなれば、ノードＮ２が“Ｌ”から“Ｈ”に変化する。すなわち、図９に示すシュミットトリガ回路の入力ＩＮが“Ｌ”から“Ｈ”に変化するため、初段ＣＭＯＳインバータＩ9 の出力Ｎ３は“Ｈ”から“Ｌ”に変化する。従って次段ＣＭＯＳインバータＩ10の出力Ｎ４は“Ｈ”状態となりパワーオン信号を発生する。
【０１４１】
Ｎ４の“Ｈ”状態はＮＭＯＳＭ7 、Ｍ8 のゲートにフィードバックされ、ＮＭＯＳＭ7 、Ｍ8 をオン状態とするため、前記Ｎ３は接地されＮ３の“Ｌ”、すなわちシュミットトリガ回路の出力ＯＵＴは“Ｈ”に保持される。
【０１４２】
次にＶint が下降してＶpwonより低くなれば、ノードＮ２が“Ｈ”から“Ｌ”に変化する。従って初段インバータのＮＭＯＳ（Ｍ3 ）がオフ、ＰＭＯＳ（Ｍ4 ）がオンとなり、Ｎ３はＰＭＯＳ（Ｍ4 ）を介してＶint に接続されるが、一方Ｎ３はＮＭＯＳ（Ｍ7 、Ｍ8 ）により接地されているので、Ｎ３の“Ｌ”状態が保持され、Ｖint の下降時にはＶpwonにおいてパワーオン信号は発生しない。さらにＶint が十分下降しＮＭＯＳ（Ｍ7 、Ｍ8 ）からなるフィードバック回路の保持機能が低下すれば、Ｎ３は“Ｈ”に復帰し、従ってシュミットトリガ回路の出力ＯＵＴは“Ｌ”に復帰する。なお、ここで説明したシュミットトリガ回路の入出力特性は、図２（ｂ）とは論理を反転したものになっているが、上記したようなヒステリシス特性があれば使用上の問題はない。
【０１４３】
また、第５の参考例の電源電圧検知回路において、シュミットトリガ回路のヒステリシス特性を用いることにより、内部電源電圧の上昇時と下降時で検知レベルを変えることができるが、例えば電源電圧検知回路の出力部に２入力ＡＮＤゲートを接続し、図１の電源電圧検知部１の出力と、第５の参考例の電源電圧検知回路の出力とのＡＮＤをとれば、内部電源電圧Ｖint の下降時には両者の出力が一致しないので、Ｖint の下降時にはパワーオン信号を全く発生しないようにすることができる。
【０１４４】
このように、Ｖint の降下時にパワーオン信号を出さないようにしたのは、例えば半導体メモリのセンス時において、内部電源電圧Ｖint （内部回路のＶDD電圧に相当する）が一時的に２Ｖ以下まで降下し得るので、不用意にパワーオン信号が生成されないようにするためである。
【０１４５】
次に図１０、図１１に基づき、本発明の第１の実施の形態に係る降圧回路について説明する。第１の実施の形態はスタンバイ用とアクティブ用の降圧回路を備える多電源方式の半導体集積回路において、スタンバイ状態からアクティブ状態に移った直後における内部電源電圧Ｖint の一時的降下を抑制する降圧回路である。内部電源電圧Ｖint の一時的降下を回避するためには、スタンバイ時における内部電源電圧Ｖstbyを、アクティブ時の内部電源電圧Ｖint よりも高く設定しておけばよい。
【０１４６】
図１０は、このような降圧回路のブロック構成を示す図である。図１０の降圧回路は、アクティブ用降圧回路イネーブル信号生成部７と、設定電位切替手段８と、スタンバイ用降圧回路９と、アクティブ用降圧回路１０と、内部回路１１と、内部回路１１の電源線に接続された安定化容量Ｃ3 から構成される。
【０１４７】
スタンバイ降圧回路９とアクティブ用降圧回路１０には、外部電源電圧Ｖext を供給し、内部回路１１には半導体集積回路のアクティブ時にＶext を一定の比率で降圧した内部電源電圧Ｖint を供給し、スタンバイ時にはＶext を他の比率で降圧したＶstbyを供給し、かつ、Ｖstby＞Ｖint となるようにする。なお、図１０にはアクティブ時において内部回路１１にＶint が印加される状況が示されている。スタンバイ時にはＶint が前記Ｖstbyに切り替えられる。
【０１４８】
すなわち、アクティブ用降圧回路イネーブル信号生成部７から出力されたイネーブル信号は、スタンバイ用降圧回路９の設定電位切替手段８、及び、アクティブ用降圧回路１０に並列に入力される。スタンバイ用降圧回路９は、この設定電位切替手段８の出力を受け、半導体集積回路がスタンバイ時にあるときには、内部電源電圧をスタンバイ時における電源電圧Ｖstby、アクティブ時にあるときにはアクティブ時における電源電圧Ｖint にする。
【０１４９】
また、図１１に示すように設定電位切替手段８の入力部にディレイＤ3 を挿入し、アクティブ用降圧回路１０が動作状態になるまではスタンバイ用降圧回路９がスタンバイ時における電源電圧Ｖstbyを保ち続けるようにしてもよい。
【０１５０】
次に、上記のように内部回路の電源線に安定化容量Ｃ3 を接続し、スタンバイ時における電源電圧Ｖstbyをアクティブ時における電源電圧Ｖint よりも高くすれば、スタンバイからアクティブに移る際の内部電源電圧Ｖint の一時的降下が回避される理由について説明する。
【０１５１】
安定化容量Ｃ3 のキャパシタンスをＣ、アクティブ用降圧回路の立上がり時間をｔact 、アクティブ用降圧回路が動作状態になるまでに、Ｃ3 から内部回路の電源線に供給される平均電流をＩavとすれば、アクティブ用降圧回路が動作状態になるまでの間、平均して
Ｉav＝Ｃ×（Ｖstby−Ｖint ）／ｔact                         …（６）
の電流が内部回路の電源線に供給されることになる。このＩavの値が、アクティブ用降圧回路が動作状態になるまでに、内部回路で消費される電流の平均値Ｉint よりも大きくなるようにＶstbyを設定すれば、内部電源電圧Ｖint の一時的降下を回避することができる。
【０１５２】
例えばＣ＝１０ｎＦ、ｔact ＝２００ｎｓｅｃ、Ｖint ＝２．５Ｖ、Ｉint ＝８ｍＡの場合には、Ｖstby＝２．７Ｖに設定すればＩav＝１０ｍＡとなり、Ｉav＞Ｉint とすることができる。
【０１５３】
なお、内部電源電圧をＶstbyまで高くすれば、内部回路を構成するＭＯＳトランジスタのホットエレクトロン耐性の点から、一見好ましくないと思われるが、ホットエレクトロン効果は電源電圧が高く、かつ、ＭＯＳトランジスタに電流が流れる場合に発生する現象であるため、スタンバイ時のように内部回路に電流を流さない場合にはホットエレクトロン耐性の問題は生じない。
【０１５４】
図１０のブロック構成を実現するための回路構成の概要を図１２に示す。図１０の各ブロックの参照番号に対応して図１２の回路ブロックにそれぞれ参照番号が付されている。
【０１５５】
図１２の降圧回路における各回路ブロックは、インバータＩ11とＮＭＯＳ（Ｍ11）からなる設定電位切替手段８、ＰＭＯＳ（Ｍ9 ）と差動増幅型の比較器と抵抗Ｒ4 、Ｒ5 、Ｒ6 を直列接続した抵抗回路から構成されるＰＭＯＳ型のスタンバイ用降圧回路９、及び、電圧リミッタ１３と昇圧回路１４からなる電圧生成手段１２と降圧用ＮＭＯＳ（Ｍ10）とから構成されるＮＭＯＳ型のアクティブ用降圧回路１０を備えている。
【０１５６】
このほか図１２の降圧回路は、図１０と同様に、アクティブ用降圧回路イネーブ信号生成部７と安定化容量Ｃ3 と内部回路１１とを備えている。なお、図１２において、スタンバイ用、及びアクティブ用降圧回路９、１０への外部電源電圧Ｖext の接続方法は図２９、図３０のＰＭＯＳ型、ＮＭＯＳ型降圧回路と同様である。
【０１５７】
次に図１２を用いて第１の実施の形態における降圧回路の動作を説明する。半導体集積回路がアクティブ状態にある時、設定電位切替手段８のインバータＩ11にはイネーブル信号“Ｈ”が入力されるので、ＮＭＯＳ（Ｍ11）のゲートが“Ｌ”、従ってＮＭＯＳ（Ｍ11）はオフ状態となり、スタンバイ用降圧回路９において抵抗分割回路は抵抗Ｒ6 を通じて一端が接地される。
【０１５８】
スタンバイ用降圧回路９において、Ｒ4 とＲ5 との接続点の電圧は、参照電圧Ｖref を入力した比較器の他方の入力端にフィードバックされ、前記比較器の出力端はソースがＶext に接続されたＰＭＯＳ（Ｍ9 ）のゲートに接続されるので、このフィードバック回路の作用として前記接続点の電圧はＶref に等しくなる。従って、アクティブ時においてＰＭＯＳ（Ｍ9 ）のドレインから出力される内部電源電圧Ｖint は、Ｖref とＲ4 、Ｒ5 、Ｒ6 とを用いて、図１２の下部に示す式で与えられる。
【０１５９】
一方、半導体集積回路がスタンバイ状態にある時、設定電位切替手段８のインバータＩ11にはイネーブル信号の“Ｌ”が入力されるので、ＮＭＯＳ（Ｍ11）のゲートが“Ｈ”、従ってＮＭＯＳ（Ｍ11）はオン状態となり、スタンバイ用降圧回路９において抵抗分割回路は、抵抗Ｒ5 、Ｒ6 の中間端子がＮＭＯＳ（Ｍ11）を通じて接地される。従ってスタンバイ時における内部電源電圧ＶstbyはＶref とＲ4 、Ｒ5 とを用いて、図１２の下部に示す式で与えられる。
【０１６０】
このようにして半導体集積回路のアクティブ時とスタンバイ時に応じて、内部回路の電源電圧をＶint からＶstby（＞Ｖint ）に切り替えることができる。なお、図１２にはアクティブ時において内部回路１１に内部電源が印加される状況がＶint （ＶDD）として示されている。
【０１６１】
またアクティブ時においては、スタンバイ時に比べて大きな電流を内部回路１１に定常的に供給し、Ｖint を維持しなければならないが、このようなアクティブ時における電圧と電流はアクティブ用降圧回路１０から供給される。アクティブ用降圧回路１０は、リミッタ１３と昇圧回路１４からなる電圧生成手段１２を用いて、ＮＭＯＳ（Ｍ10）のゲート電圧をＶint ＋Ｖtn（ＶtnはＮＭＯＳのしきい値電圧）に保つことによりソースにＶint （ＶDD）を出力する。またＮＭＯＳ（Ｍ10）のゲート幅を大きくして、アクティブ時の供給電流を確保している。
【０１６２】
一方、スタンバイ用降圧回路９は、前述のように比較器を用いたものであり、Ｒ4 、Ｒ5 、Ｒ6 からなる抵抗分割回路と、比較器内を流れる電流を絞ることにより低電力化することができる。
【０１６３】
次に、図１３及び図２０乃至図２２に基づき本発明の第２の実施の形態のＰＭＯＳ型スタンバイ用降圧回路について説明する。第２の実施の形態においては、前記図１０乃至図１２を用いて説明した降圧回路を構成する回路ブロックの内、設定電位切替手段８を含むＰＭＯＳ型スタンバイ用降圧回路９の回路構成について、種々の変形例や付属回路を含めて説明する。図１３は、第２の実施の形態に係る、設定電位切替手段を含むＰＭＯＳ型スタンバイ用降圧回路の回路構成の一例を示す図である。
【０１６４】
図１３に示すＰＭＯＳ型スタンバイ用降圧回路９は、ＭＯＳトランジスタＭ12乃至Ｍ16からなる差動増幅回路で構成された比較器と、ドレインから内部電源電圧Ｖint （ＶDD）を出力するＰＭＯＳ（Ｍ9 ) と、ゲートがインバータＩ12を介してＶint に接続され、オン状態にあるときＲ7 、Ｒ8 、Ｒ9 からなる抵抗分割回路にＶint のフィードバック（Ｖint の低下を回復させる）作用を行わせるＰＭＯＳ（Ｍ17）と、インバータＩ13、Ｉ14を介して、アクティブ用降圧回路のイネーブル信号ＡＣＴＩＶＥｎがゲートに入力される設定電位切替手段のＰＭＯＳ（Ｍ19）等から構成される。
【０１６５】
比較器の一方の入力にはＢＧＲ回路（レファレンス電圧生成回路）の出力ＶBGR が参照電圧として入力され、他方の入力にはＲ8 とＲ9 の接続ノードＮ５の電圧が入力されノードＮ５のフィードバック回路を形成する。このフィードバック回路の性質としてＲ8 とＲ9 の接続ノードＮ５の電圧はＶBGR となり、また、半導体集積回路のスタンバイ時にはＡＣＴＩＶＥｎは“Ｈ”となるので、Ｍ19はオフとなり、Ｒ7 はＭ17と共に抵抗分割回路に接続され、アクティブ時にはＡＣＴＩＶＥｎは“Ｌ”となるので、Ｍ19はオンとなり、Ｒ7 はＭ17と共に抵抗分割回路から開放される。
【０１６６】
このようにして、図１３中に式で示されているように、半導体集積回路のアクティブ時にはＶint が、スタンバイ時にはＶstby（＞Ｖint ）が、内部回路の電源電圧ＶDDとして出力される。なお、図１３には、半導体集積回路のアクティブ時において、このＰＭＯＳ型スタンバイ用降圧回路の出力端子にＶint （ＶDD）が出力し、図に白丸で示す各内部電源電圧端子には前記Ｖint が与えられる状況が示されている。半導体集積回路のスタンバイ時には、これらのＶint は全てＶstbyに切り替えられる。
【０１６７】
半導体集積回路のスタンバイ時には内部回路の電流消費がほとんどなく、また電流値が増減することもないので、図１３に示すＰＭＯＳ型スタンバイ用降圧回路のフィードバック系の設計はさほど難しくない。むしろ、スタンバイ時に関しては、次に説明するＮＭＯＳ型降圧回路よりもＰＭＯＳ型降圧回路の方がスタンバイ電流の見積もりがし易くなる。
【０１６８】
図１３に示す回路では、スタンバイ電流の低減は抵抗Ｒ7 、Ｒ8 、Ｒ9 を大きくすることと、差動増幅回路からなる比較器の貫通電流をＭ12のゲートに供給される定電流源回路出力電圧ＢＩＡＳＮの値を用いて絞ることによりなされる。また、ＰＭＯＳ（Ｍ17、Ｍ19）のゲートが容量Ｃ5 、Ｃ7 を介して外部電源電圧Ｖext に接続されるのは、電源投入時における内部電源電圧Ｖint 又はＶstbyの立上がり時間を短縮するためである。
【０１６９】
すなわち、外部電源電圧Ｖext が投入されれば、Ｖext により駆動される定電流源回路およびＢＧＲ回路が動作状態となり、それらの出力であるＢＩＡＳＮおよびＶBGR の電位が確定する。この段階ではまだ内部電源電圧は出力されていないが、容量Ｃ5 、Ｃ7 によりＰＭＯＳ（Ｍ17、Ｍ19）がオフ状態となるため、ノ一ドＮ５の電圧は“Ｌ”となり、したがってＰＭＯＳ（Ｍ9 ）のゲート電圧も“Ｌ”となる。
【０１７０】
このため、オン状態となったＰＭＯＳ（Ｍ9 ）を介して、Ｖext から急速に内部回路の電源線（ＶDD）が充電される。内部電源電圧がある程度の値に達するとＰＭＯＳ（Ｍ17、Ｍ19）のゲート電圧が確定し、Ｒ7 、Ｒ8 、Ｒ9 の抵抗分割により内部電源電圧がＶint 又はＶstbyに調整される。このように、図１３における容量Ｃ5 、Ｃ7 は加速容量の役割を果たす。なお、Ｃ4 は安定化容量、Ｃ6 は位相補償用の容量である。
【０１７１】
内部電源電圧の立上がりを加速するには、前記の方法とは別に、又は前記の方法と併用して、図２０に示すような加速手段を用いてもよい。図２０に示す加速手段は、Ｖext とＶint がそれぞれソース、ドレインに接続され、ゲートに内部電源パワーオン検知回路の出力“ＬＯＷＶＤＤｎ”が接続されたＰＭＯＳにより構成されている。
【０１７２】
ＬＯＷＶＤＤｎの特性は図２１に示す通りである。先に第５の参考例で説明した内部電源電圧Ｖint の検知回路から発生するパワーオン信号をＬＯＷＶＤＤｎとすれば、Ｖint が上昇して電源電圧検知部（例えば図１の参照番号１）に設定された検知レベルＶ2 に達すれば、ＬＯＷＶＤＤｎは“Ｈ”となり、さらにＶint が上昇すれば、それに応じて図９のＯＵＴ（ＬＯＷＶＤＤｎの出力端）はＶint と共に上昇する。
【０１７３】
図２０から、内部電源電圧Ｖint がパワーオン検知レベルＶ2 よりも低い間はＰＭＯＳ（Ｍ41）がオン状態を保つので、ＰＭＯＳ（Ｍ41）を介して外部電源電圧Ｖext により、迅速に内部電源電圧Ｖint の電源線に充電が行われる。なお、図２１において、Ｖint がＶ1 以下では内部電源パワーオン回路の論理レベルが不確定な領域があり小さな出力信号が見られるが、これはＰＭＯＳ（Ｍ41）の動作に影響を及ぼさない。
【０１７４】
第２の実施の形態のＰＭＯＳ型スタンバイ用降圧回路の変形例として、図２２に示すＰＭＯＳ型スタンバイ用降圧回路を用いてもよい。図２２では、図１３のＰＭＯＳ（Ｍ17、Ｍ19）の代わりにＮＭＯＳ（Ｍ42、Ｍ43）が使用される。容量Ｃ15、Ｃ16は図１３の容量Ｃ5 、Ｃ7 と同様、内部電源電圧Ｖint （ＶDD）の立上がりを加速するための加速容量である。
【０１７５】
また図２２において、ＮＭＯＳ（Ｍ42）が抵抗Ｒ8 とＲ9 との間に挿入され、かつ、Ｒ8 が電源線（ＶDD）とＮＭＯＳ（Ｍ43）の間に挿入される点が図１３と異なるが、このときのＲ7 、Ｒ8 、Ｒ9 の抵抗値はそれぞれ図１３と同じものを用いることができる。
【０１７６】
次に図２２のレベルシフタ１６の具体的な回路構成を図１６に示す。レベルシフタ１６はＶint を電源とするインバータＩ22とＶext を電源とするＣＭＯＳ型のフリップフロップからなるラッチ回路である。図２２においてレベルシフタ１６を挿入したのは、ＮＭＯＳで電圧転送する際のしきい値落ちを回避するためである。
【０１７７】
次に、図１４乃至図１９に基づき、本発明の第３の実施の形態のＮＭＯＳ型アクティブ用降圧回路について説明する。第３の実施の形態においては、前記図１０乃至図１２を用いて説明した降圧回路を構成する回路ブロックの内、アクティブ用降圧回路１０の回路構成について、種々の変形例や付属回路を含めて説明する。図１４は、第３の実施の形態におけるＮＭＯＳ型アクティブ用降圧回路の回路構成の一例を示す図である。
【０１７８】
図１４に示すＮＭＯＳ型アクティブ用降圧回路は、電圧リミッタ１３と昇圧回路１４からなる電圧生成手段と、降圧用ＮＭＯＳ（Ｍ10）から構成される。前記昇圧回路１４は、並列に接続された２個の昇圧回路を備え、これらにはＡＣＴＩＶＥｎを受けて起動するオシレータ１５の出力が、ＮＯＲゲートＧ5 とレベルシフタ１６を介して入力される。また、昇圧回路については、内部電源電圧Ｖint （ＶDD）を供給すると昇圧動作時に大電流が消費されて、Ｖint （ＶDD）が不安定となる恐れがあるので、こうしたＶint （ＶDD）のゆれを回避する観点から、外部電源電圧Ｖext を直接供給している。なお、一方の昇圧回路への入力はインバータＩ15を介して行われる。
【０１７９】
昇圧回路の出力ＶDDH0は抵抗Ｒ10を介して電圧ＶDDH として電圧リミッタ１３に付与され、電圧リミッタ１３はこれを電圧リミッタ用参照電圧ＶREF ′と比較してフラグ信号ＦＬＧを前記ＮＯＲゲートＧ5 の一方の入力に転送する。
【０１８０】
ＶDDH は、ドレインがＶext に接続された降圧用ＮＭＯＳ（Ｍ10）のゲートに入力され、降圧用ＮＭＯＳ（Ｍ10）のソースからＶint （内部回路のＶDD）が出力される。Ｍ10のゲートに安定化容量ＣDDH が接続され、またＭ10のソースにはＶint （ＶDD）の安定化容量ＣDD（図１０乃至図１２のＣ3 ）が接続される。なお、電圧リミッタ１３と昇圧回路１４はＡＣＴＩＶＥｎにより起動される。
【０１８１】
半導体集積回路がアクティブになり、ＡＣＴＩＶＥｎが“Ｌ”になるとオシレータ１５が動作状態になり、その出力パルスφがレベルシフタ１６を経て昇圧回路１４に到達する。レベルシフタ１６が挿入されているのは、出力パルスφの振幅を増すことにより昇圧の時間を短縮するためである。
【０１８２】
昇圧回路１４の具体例を図１５に示す。昇圧回路１４は、出力パルスφを受けるインバータＩ16、Ｉ19と、インバータＩ17、Ｉ18と容量Ｃ8 、及び、インバータＩ20、Ｉ21と容量Ｃ9 を介して、出力パルスφ、φ（バー）が一端に供給されるダイオード接続されたＩ型ＮＭＯＳ（しきい値電圧ＶtIが約０．２Ｖと低いＮＭＯＳ）Ｍ22、Ｍ24によりチャージポンプ型の昇圧回路を構成し、ＶDDH0を出力する。
【０１８３】
ＡＣＴＩＶＥｎは、先に図１６を用いて説明したレベルシフタ１６を介してデプレッション型ＮＭＯＳ（Ｍ20、Ｍ21）のゲートに転送され、アクティブ時に昇圧回路を起動する。
【０１８４】
図１５中のダイオード接続されたＩ型ＮＭＯＳ（Ｍ26）は、Ｖext からＶDDH0出力端方向に電流を流す整流作用を有するので、Ｍ23、Ｍ25と共にスタンバイの間、図１４のＶDDH （ほぼＶDDH0に等しい）をＶext −ＶtI（ＶtIはＭ26のしきい値）の電圧に保ち、また、半導体集積回路がアクティブからスタンバイになったときに、昇圧されたＶDDH の電圧を保持する役割を果たす。
【０１８５】
このため、半導体集積回路がアクティブからスタンバイになり、またすぐにアクティブに戻った場合のＶDDH の昇圧に要する時間を節約することができる。なお、デプレッション型ＮＭＯＳ（Ｍ20、Ｍ21）は、スタンバイの間ノードＮ６、Ｎ７をＶext の電圧に保つ役割を果たす。
【０１８６】
図１７（ａ）に電圧リミッタの回路構成を示す。図１７（ａ）に示す電圧リミッタ１３は、ドレインに図１４のＶDDH が付与されたダイオード接続のＮＭＯＳ（Ｍ32）のソースと、ゲートに信号ＡＣＴＩＶＥを入力したＮＭＯＳ（Ｍ31）のドレインとの間に接続された抵抗Ｒ11と可変抵抗Ｒ12からなる抵抗分割回路と、一方の入力端にＶDDH を抵抗分割した電圧を入力し、他方の入力端に参照電圧Ｖref ′を入力した差動増幅型の比較器と、この比較器の出力がゲートに接続されたＣＭＯＳインバータ（Ｍ33、Ｍ34）と、その出力が一方の入力端に接続されたＮＯＲゲートＧ6 から構成される。
【０１８７】
可変抵抗Ｒ12は、内部電源電圧の設定値を調整する役割を果たしている。抵抗Ｒ11、Ｒ12の比は、図１７のＶint ′の電圧が内部電源電圧Ｖint の設定値となるよう設定すればよい。ＮＯＲゲートＧ6 の出力端からフラグ信号ＦＬＧが出力される。
【０１８８】
なお、前記ＣＭＯＳインバータにはさらにＮＭＯＳ（Ｍ35）が挿入され、そのゲートと前記ＮＯＲゲートの他方の入力端に信号ＡＣＴＩＶＥとＡＣＴＩＶＥｎがそれぞれ入力される。ここで信号ＡＣＴＩＶＥは、図１７（ｂ）に示すように、半導体集積回路のアクティブ時に“Ｌ”となる信号ＡＣＴＩＶＥｎをインバータＩ23により反転した信号である。
【０１８９】
昇圧回路１４により図１４のＶDDH が所定の電圧に達すれば、図１７に示す電圧リミッタが、ＶDDH を抵抗分割した電圧とＶref ′とを比較してそれを検知し、図１４に示すフラグ信号ＦＬＧを出力してＮＯＲゲートＧ5 の一方の端子に入力するため、オシレータ１５の出力パルスφが昇圧回路１４に転送されなくなり、ＶDDH の上昇が停止する。
【０１９０】
ＶDDH が所定のレベルよりも下がるとフラグ信号ＦＬＧが“Ｌ”レベルとなり、再び昇圧が開始される。このようにして半導体集積回路がアクティブ状態の間は、ＶDDH が所定の電圧レベルに保持される。図１４中の抵抗Ｒ10は、昇圧回路１４の出力のゆれが電圧リミッタ１３に直接転送されるのを防ぐフィルタの役割をする。
【０１９１】
前記Ｒ10の値は１００Ω程度であり、図１７の電圧リミッタ１３の抵抗Ｒ11、Ｒ12に比べ２桁程度小さく、内部電源電圧Ｖint の設定値に対する影響は無視することができる。
【０１９２】
図１４において、この抵抗Ｒ10を省略すれば、次のような動作上の問題を生じる。すなわち、昇圧回路１４の出力ＶDDH0は、オシレータ１５のパルス信号φにより約０．５Ｖの振幅でゆれている。このＶDDH0を直接電圧リミッタ１３に入力すると、このゆれに応じて電圧リミッタ１３のフラグ信号ＦＬＧも“Ｈ”になったり“Ｌ”になったりする。これに応じて昇圧動作も止まったり動いたりするが、このようなノイズに起因した昇圧停止期間があれば、昇圧が完了するまでの時間が伸びることになる。抵抗Ｒ10が存在すれば、ＶDDH0のゆれを削減して電圧リミッタ１３に伝えるので、昇圧の期間を短縮することができる。
【０１９３】
電圧リミッタ１３の比較器に用いる参照電圧Ｖref ′は、図１８に示す回路により生成される。図１８のＶref ′生成回路は、半導体集積回路の初期不良を除去するためのバーンイン（通電加速寿命試験）時に内部回路に通常動作より高い内部電源電圧Ｖint を付与するためのＶref ′と、通常動作におけるＶref ′とを、内部電源バーンインコマンド“ＥＸＶＤＤ”により切替えることができる回路である。
【０１９４】
図１８に示すＶref ′生成回路は、信号ＥＸＶＤＤを入力するインバータＩ24と、レベルシフタ１６と、ＰＭＯＳ（Ｍ36）とＮＭＯＳ（Ｍ37）との間のＲ13、Ｒ14からなる抵抗分割回路とを備え、抵抗分割回路の中間端子を出力端子とし、この出力端子には、ゲートにレベルシフタ１６の出力が接続されソースにＶref が入力されたトランスファーゲートＮＭＯＳ（Ｍ38）のドレインが接続される。なお、前記出力端子には安定化容量Ｃ10が接続される。
【０１９５】
また、ＰＭＯＳ（Ｍ36）のソースにはＶext が接続され、ゲートにはレベルシフタ１６の出力が接続され、ＮＭＯＳ（Ｍ37）のゲートには信号ＥＸＶＤＤがインバータＩ24と並列に入力されＮＭＯＳ（Ｍ37）のソースは接地される。
【０１９６】
このようにして、通常動作時に信号ＥＸＶＤＤを“Ｌ”とすれば、ＰＭＯＳ（Ｍ36）とＮＭＯＳ（Ｍ37）は共にオフとなり、ＮＭＯＳ（Ｍ38）はオンとなるので、図１８の下部に示すように出力Ｖref ′にはＶref （図１３のＶBGR をトリミングしたもの）がそのまま出力する。
【０１９７】
また、バーンイン時に信号ＥＸＶＤＤを“Ｈ”とすれば、ＰＭＯＳ（Ｍ36）とＮＭＯＳ（Ｍ37）は共にオンとなり、ＮＭＯＳ（Ｍ38）はオフとなるので抵抗回路の中間端子からＶext をＲ13、Ｒ14で抵抗分割した出力が得られる。
【０１９８】
この抵抗比Ｒ14／（Ｒ13＋Ｒ14）をＶDDH がＶext ＋Ｖt 以上になるように設定すれば、図１４の出力Ｖint （ＶDD）＝Ｖext となるので、電源パッドに与えた外部電源電圧Ｖext がそのまま内部回路の電源線に転送され、通電加速状態における半導体集積回路のバーンインを実施することができる。なお、信号ＥＸＶＤＤの“Ｌ”、“Ｈ”の別は、外部から入力されたコマンド“ＥＸＶＤＤ”により決定される。
【０１９９】
また本発明の対象とする半導体集積回路に、しきい値電圧がＶext −Ｖint よりも小さいＮＭＯＳが存在すれば、これを降圧用ＮＭＯＳとして用いることにより、電圧リミッタ１３と昇圧回路１４からなる電圧生成手段を要しないＮＭＯＳ型アクティブ用降圧回路を構成することができる。
【０２００】
図１９に、第３の実施の形態のＮＭＯＳ型アクティブ用降圧回路の変形例として、前記電圧生成手段を要しないＮＭＯＳ型アクティブ用降圧回路の回路構成の一例を示す。
【０２０１】
図１９のＮＭＯＳ型アクティブ用降圧回路は、一方の入力端にＶref ′を入力した比較器と、ゲートに比較器の出力端を接続し、ソースをＶext に接続し、ドレインに抵抗Ｒ15、Ｒ16からなる抵抗分割回路を接続したＰＭＯＳ（Ｍ39）と、Ｒ15、Ｒ16の接続点を前記比較器の他方の入力端に接続したフィードバック回路と、ＰＭＯＳ（Ｍ39）のドレインから出力されるＶDDH をゲートに入力し、ドレインをＶext に接続し、ソースから内部電源電圧Ｖint （ＶDD）を出力する降圧用ＮＭＯＳ（Ｍ40）とから構成される。
【０２０２】
なお、前記フィードバック回路とＶDDH 線とＶint （ＶDD）出力端には、それぞれ安定化容量Ｃ12、Ｃ13、Ｃ14が接続される。また、Ｃ11は位相補償用容量である。このようにして、抵抗比Ｒ15／（Ｒ15＋Ｒ16）をＶDDH の設定値がＶint ＋Ｖt ′以上になるように設定すれば、昇圧回路を用いることなく図１９の出力をＶint とすることができる。ここでＶt ′は降圧用ＮＭＯＳ（Ｍ40）のしきい値電圧である。
【０２０３】
図１９に示すＮＭＯＳ型アクティブ用降圧回路では、昇圧回路を用いることなく降圧用ＮＭＯＳ（Ｍ40）のゲート電圧ＶDDH を生成するので、アクティブになってからＶDDH の電位が確定するまでの時間を短縮することができる。
【０２０４】
第３の実施の形態のＮＭＯＳ型アクティブ用降圧回路と、従来のＮＭＯＳ型降圧回路との最も重要な相違点は系の応答の速さにある。従来のＮＭＯＳ型降圧回路は、半導体集積回路のスタンバイ時から降圧回路を動作させるため、電圧リミッタは低消費電力のものでなくてはならない。このため、電圧リミッタと昇圧回路からなる系の応答は遅くなる。従来は、応答速度が遅くてもＶDDH の値が変動しないように、ＣDDH （図１４参照）の値を大きくしていた。
【０２０５】
しかし、このようにＣDDH を大きくすれば、過大なレイアウト面積を要するので、本第３の実施の形態のＮＭＯＳ型アクティブ用降圧回路では前記ＣDDH を小さくし、かつ、半導体集積回路がアクティブになってからＶDDH の電圧が確定するまでの時間が短くなるよう系の応答速度を速くしている。
【０２０６】
系の応答速度の向上は、図１７の電圧リミッタ１３における抵抗Ｒ11、Ｒ12を小さくすると共に、差動増幅型の比較器の応答速度を向上することによりなされる。このように系の応答速度を向上すれば消費電流が増加する。しかし、本第３の実施の形態では、アクティブ時にのみＮＭＯＳ型アクティブ用降圧回路を動作させるので、消費電力の増加は問題にならない。
【０２０７】
また、第３の実施の形態では、さらにＶDDH の電圧が確定するまでの時間を短縮するため、系の応答速度を早めるばかりでなくＣDDH の容量を従来に比べて極めて小さくする。ＣDDH の大きさは降圧用ＮＭＯＳ（Ｍ10、Ｍ40）のゲート容量よりも小さな値に設定される。
【０２０８】
前述したように、ＣDDH には比較的高い電圧ＶDDH が印加されるため、厚い酸化膜の容量デバイスを用いてＣDDH が構成される。このため、酸化膜厚の薄い容量に比べれば単位容量当たりのレイアウト面積が大きい。従って、第３の実施の形態において、ＣDDH の容量が削減できたことはレイアウト面積の点から大きな利点となる。
【０２０９】
なお、ＣDDH が小さい場合には容量結合等によるＶDDH のゆれが大きくなるが、本発明では電圧リミッタ１３と昇圧回路１４からなる電圧生成手段１２の応答速度が向上するため、ゲート電圧のゆれを検知して昇圧回路１４が速やかに元の電圧に復帰させるので問題にならない。
【０２１０】
以上、第１乃至第３の実施の形態において、半導体集積回路のスタンバイ時にＰＭＯＳ型、アクティブ時にＮＭＯＳ型を使用する降圧回路の回路構成について説明した。このようにＰＭＯＳ型、及び、ＮＭＯＳ型の降圧回路をスタンバイ時とアクテイブ時で使い分けることにより、次のような利点を生じる。
【０２１１】
（イ）スタンバイ時にＰＭＯＳ型降圧回路を用いるため、スタンバイ電流の見積りと低減が容易になる。
【０２１２】
（ロ）ＮＭＯＳ型降圧回路の安定性や、設計容易性という利点等が受け継がれている。
【０２１３】
（ハ）ＮＭＯＳ型降圧回路を単独で用いる場合に比べて、ＣDDH （ＮＭＯＳのゲート電圧を安定化させるための容量）の値を減少することができ、レイアウト面積が削減される。
【０２１４】
また下表に、特に第３の実施の形態に係るＮＭＯＳ型アクティブ用降圧回路について、従来のＮＭＯＳ型降圧回路に対する利点をとりまとめて示した。
【０２１５】
【表１】
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次に、図２３乃至図２５に基づき、本発明の第６の参考例について説明する。第６の参考例は、大きなゲート幅Ｗを要するＮＭＯＳ型降圧回路のレイアウトに関するものである。この方法によれば、降圧用ＮＭＯＳと、内部電源電圧Ｖint （以下ＶDDと呼ぶ）又は一部に外部電源電圧Ｖext が供給される周辺回路ブロックとの間の距離を最小にできるため、降圧用ＮＭＯＳのソースに寄生抵抗を生じる恐れがない。また、周辺回路ブロックのレイアウトを制限することなく、ＶDDとＶext とを自由に供給することができる。
【０２１６】
前述したように、ＶDDを制御する降圧回路にはＰＭＯＳ型とＮＭＯＳ型とがあるが、ＮＭＯＳ型降圧回路は降圧用ＮＭＯＳをサブスレッショルド領域で動作させるため、そのゲート幅Ｗを１００ｍｍ程度の大きさにしなければならない。
【０２１７】
このように、降圧用ＮＭＯＳは大きなレイアウト面積を必要とするので、レイアウト上の特別な工夫をしなければ電源線に寄生抵抗を生じて動作上の問題となる。また、ＶDDとＶext を供給する２種の電源線をチップ上に配置するため、レイアウト上のオーバーへッドを生じることになる。
【０２１８】
第６の参考例のレイアウトでは、Ｖext 配線の下層に降圧回路を形成し、ＣＭＯＳで構成される２個の周辺回路ブロックのＰＭＯＳ領域をそれぞれＶDD配線の下層に形成し、前記２個の周辺回路ブロックのＮＭＯＳ領域をそれぞれＶSS配線（接地線）の下層に形成し、前記ＶDD配線をＶext 配線の両側に隣接して対称的に配置し、ＶSS配線を前記ＶDD配線の外側に前記Ｖext 配線に対して対称的に配置することにより、Ｖext 配線及び降圧回路のＶDD配線から隣接する前記２個の周辺回路ブロックに対して最短距離で電源配線ができるようにした。
【０２１９】
このようにすれば、前記２個の周辺回路ブロックに対して均等に、かつ、最短距離で図１４の降圧用ＮＭＯＳ（Ｍ10）とＶDD安定化容量ＣDDを接続することができるので、より高感度の制御が期待される。また、レイアウト上の制約を受けることなくＶext とＶDDとを供給できる利点がある。
【０２２０】
図２３に第６の参考例のレイアウトの概要を示す。図に示すように、第３金属層からなるＶext 配線２２を中央に配置し、同様に第３金属層からなるＶDD配線２０とＶSS配線１９がＶext 配線２２の両側に対称的に配置される。なお、Ｖext 配線２２の片側に、第３金属層からなるＶDDH 配線２１が形成される。またＶSS配線１９に沿ってバスライン１８が配置される。
【０２２１】
図２３に矢印で示すように、Ｖext 配線２２の下層には降圧用ＮＭＯＳ（Ｍ10) とＶDD安定化キャパシタＣDDを含む本発明のＮＭＯＳ型アクティブ用降圧回路が形成され、その出力がＶDDH 配線２１やＶDD配線２０に接続される。
【０２２２】
ＣＭＯＳからなる２個の周辺回路ブロックのＰＭＯＳ領域は、Ｖext 配線２２の両側に隣接して対称的に配置されたＶDD配線２０の下層に形成され、前記２個の周辺回路ブロックのＮＭＯＳ領域は、さらに前記ＶDD配線の外側に対称的に配置されたＶSS配線の下層に形成される。
【０２２３】
次に、図２４を用いて、第６の参考例の半導体集積回路のレイアウトを詳細に説明する。図２４において、中央部の大部分の面積を占める２２は第３金属層（図にＭ２と表示）のＶext 配線、２１は第３金属層のＶDDH 配線、上下の両端にわずかに示された２０は第３金属層のＶDD配線である。
【０２２４】
Ｖext 配線２２の中央部に括弧でまとめて示した領域２３に降圧用ＮＭＯＳ（Ｍ10) の共通ドレイン２５が形成され、図にハッチで示したゲート２９がその両側に対称的に形成される。これらのゲート２９の外側に隣接して降圧用ＮＭＯＳ（Ｍ10) のソース３０が形成される。降圧用ＮＭＯＳ（Ｍ10) のゲート幅は１００ｍｍと極めて大きいので、このように共通ドレイン２５の両側に対称的に配置された２個のＮＭＯＳを並列接続することにより、実効ゲート幅を２倍にしている。
【０２２５】
降圧用ＮＭＯＳ（Ｍ10) の両側の括弧でまとめて示した領域２４にＶDD電圧の安定化容量ＣDDを形成する。ＣDDは領域２４にハッチで示したＭＯＳ構造のゲート２４を一方の電極とし、その両側のソース／ドレイン３３を短絡して他方の電極とすることにより形成される。
【０２２６】
これらの降圧用ＮＭＯＳ（Ｍ10) 及びＶDD電圧安定化容量ＣDDへの電源線の接続は次のように行われる。先にのべたようにＶext 配線２２の中央には、２個の並列に接続された降圧用ＮＭＯＳ（Ｍ10) ２３があり、Ｖext 配線２２は中央のコンタクトホール２６で降圧用ＮＭＯＳ（Ｍ10) ２３のドレイン２５に接続される。
【０２２７】
ここでコンタクトホール２６はＶext 配線２２が形成される第３金属層Ｍ２と、降圧用ＮＭＯＳ（Ｍ10) ２３の共通ドレイン２５が形成される第２金属層Ｍ１とを接続するものであり図の下部にＭ２−Ｍ１と表示されている。同様に第３金属層と第１金属層とを接続するコンタクトホールをＭ２−Ｍ０、第２金属層と第１金属層とを接続するコンタクトホールをＭ１−Ｍ０、第１金属層とシリコン基板上のアクティブ領域とを接続するコンタクトホールをＭ０−アクティブエリアとして、それぞれコンタクトホールの記号が図２４の下部に表示されている。
【０２２８】
降圧用ＮＭＯＳ（Ｍ10) ２３のゲート２９は、Ｖext 配線２２の隣を走っている第３配線層Ｍ２からなるＶDDH 配線２１からコンタクトホール２７を介して第２配線層Ｍ１につなぎ替えられ、コンタクトホール２８を介して降圧用ＮＭＯＳ（Ｍ10) ２３のゲート２９に接続される。
【０２２９】
また、降圧用ＮＭＯＳ（Ｍ10) ２３のソース３０の電圧ＶDDは、第１金属層Ｍ０により引き出され、コンタクトホール３１を介して、ＣDD安定化容量２４を形成するＭＯＳ構造のゲート３２に接続される。
【０２３０】
またこの電圧ＶDDは第１金属層Ｍ０によりＶext 配線の両側にさらに引き出され、コンタクトホール３５を介して第３金属層のＶDD配線に接続される。このコンタクトホール３５はＭ２−Ｍ０を接続するコンタクトホールとなっている。
【０２３１】
安定化容量ＣDDのソース／ドレイン３３は、第２金属層Ｍ１により短絡され、ＶDD配線まで引き出され、第３金属層のＶDD配線へとつなぎ替えられる（図示せず）。
【０２３２】
また、Ｖext 配線は、降圧用ＮＭＯＳ（Ｍ10) ２３のドレイン２５で第２金属層Ｍ１につなぎ替えられた後、そのまま、第２金属層Ｍ１でＶext 配線２２の両側３４にまで引き出される。このようにして、Ｖext 配線２２の両側には、第３金属層のＶDD配線２０にＶDD電圧が出力され、これと平行して第２金属層Ｍ１からなる配線３４でＶext が出力される。すなわち、Ｖext 配線２２の両側に、ＶDD配線２０とＶext 配線２２から分岐されたＶext 配線３４とが二重に配線される。
【０２３３】
周辺回路ブロックのＰＭＯＳ領域は、Ｖext 配線２２に隣接して配置されるので、降圧用ＮＭＯＳ（Ｍ10) ２３のソース３０から引き出されたＶDD配線２０は、そのままＰＭＯＳ領域の電源線とすることができる。また、昇圧回路等Ｖext が必要な周辺回路に対しては、第２金属配線層Ｍ１からなる配線３４を延長すれば、容易にＶext を供給することができる。
【０２３４】
図２５は、第６の参考例における半導体集積回路のレイアウトの一例を示す概念図である。図２５に示す半導体集積回路は、半導体チップ３６に形成されたメモリセルアレイ３７と、降圧回路３８と、周辺論理回路３９から構成される。周辺論理回路３９は降圧回路３８の両側に対称に配置され、降圧回路３８の直近からＶDD及びＶext が供給されるため、図３３に示す従来の半導体集積回路の電源配線に比べて、配線長を極めて短くすることができる。
【０２３５】
第６の参考例のレイアウトによれば、降圧用ＮＭＯＳ（Ｍ10) のソースに追加される配線抵抗を最小にすることができるので、精密なＶDD制御が可能になる。また、ＶDDの安定化容量ＣDDを各周辺論理回路ブロックに対して均等に接続することができるので、動作状態により局所的に電源電流が増加する場合でも、安定化容量ＣDDを均等に、かつ、有効に使用することができる。
【０２３６】
以上の実施の形態において、異なる検知レベルでパワーオン信号を発生する半導体集積回路の電源電圧検知回路、及び、スタンバイとアクティブの動作モードを備え、かつ、動作モード切替え直後において電圧降下を生じない半導体集積回路の降圧回路とレイアウトについて説明したが、本発明は上記の実施の形態に限定されるものではない。その他本発明の要旨を逸脱しない範囲で、種々に変形して実施することができる。
【０２３８】
【発明の効果】
本発明によれば、スタンバイ用とアクティブ用の降圧回路を有する半導体集積回路において、スタンバイ時からアクティブ時に移った直後の内部電源電圧の一時的降下を抑制する効果がある。
【０２３９】
また、本発明によれば、ＮＭＯＳ型及びＰＭＯＳ型の降圧回路を切り替えて使い分けることにより、設計容易性およびスタンバイ電流低減化の点で優れた降圧回路を提供することができる。また、不揮発性メモリに適用する場合、レイアウト面積が大幅に低減される効果がある。
【図面の簡単な説明】
【図１】  本発明の第１の参考例の電源電圧検知回路の構成を示す図。
【図２】  シュミットトリガ回路のヒステリシス特性を示す図。
【図３】  本発明の第２の参考例の電源電圧検知回路の構成を示す図。
【図４】  本発明の第２の参考例の電源電圧検知回路のタイミングダイアグラムを示す図。
【図５】  本発明の第３の参考例の電源電圧検知回路の構成を示す図。
【図６】  本発明の第３の参考例の電源電圧検知回路のタイミングダイアグラムを示す図。
【図７】  本発明の第４の参考例の電源電圧検知回路の構成を示す図。
【図８】  本発明の第４の参考例の電源電圧検知回路のタイミングダイアグラムを示す図。
【図９】  本発明の第５の参考例に用いたシュミットトリガ回路の詳細を示す図。
【図１０】  本発明の第１の実施の形態の降圧回路構成を示す図。
【図１１】  本発明の第１の実施の形態の降圧回路構成の変形例を示す図。
【図１２】  本発明の第１の実施の形態の降圧回路構成の詳細を示す図。
【図１３】  本発明の第２の実施の形態のＰＭＯＳ型スタンバイ用降圧回路の回路構成を示す図。
【図１４】  本発明の第３の実施の形態のＮＭＯＳ型アクティブ用降圧回路の回路構成を示す図。
【図１５】  昇圧回路の回路構成を示す図。
【図１６】  レベルシフタの回路構成を示す図。
【図１７】  電圧リミッタの回路構成を示す図。
【図１８】  参照電圧生成回路の構成を示す図。
【図１９】  ＮＭＯＳ型アクティブ用降圧回路の変形例を示す図。
【図２０】  内部電源電圧の立上がりの高速化手段を示す図。
【図２１】  内部電源電圧の立上がりの高速化手段を説明する特性図。
【図２２】  ＰＭＯＳ型スタンバイ用降圧回路の変形例を示す図。
【図２３】  本発明の第６の参考例の電源配線のレイアウトを示す図。
【図２４】  本発明の第６の参考例の降圧回路と電源配線のレイアウトを示す図。
【図２５】  本発明の第６の参考例の半導体集積回路のレイアウトを示す概念図。
【図２６】  ＮＡＮＤ型ＥＥＰＲＯＭの消去動作とその問題点を示す図。
【図２７】  従来の電源電圧検知回路の構成を示す図。
【図２８】  従来の降圧回路の構成を示す図。
【図２９】  従来のＰＭＯＳ型降圧回路の構成を示す図。
【図３０】  従来のＮＭＯＳ型降圧回路の構成を示す図。
【図３１】  降圧用ＮＭＯＳのサブスレッショルド特性を示す図。
【図３２】  従来のスタンバイ及びアクティブ用降圧回路の構成を示す図。
【図３３】  従来の半導体集積回路のレイアウトを示す概念図。
【符号の説明】
１…電源電圧検知部
２…シュミットトリガ回路
３…電源電圧検知部
４…立上がり信号検出回路
５…立下がり信号検出回路
６…フリップフロップ回路
７…アクティブ用降圧回路イネーブル信号生成部
８…設定電位切替手段
９…スタンバイ用降圧回路
１０…アクティブ用降圧回路
１１…内部回路
１２…電圧生成手段
１３…電圧リミッタ
１４…昇圧回路
１５…オシレータ
１６…レベルシフタ
１７…内部電源パワーオン検知回路
１８…バスライン
１９…ＶSS
２０…ＶDD
２１…ＶDDH
２２…Ｖext
２３…降圧用ＮＭＯＳ
２４…安定化容量ＣDD
２５…共通ドレイン
２６、２７、２８、３１、３５…コンタクトホール
２９…降圧用ＮＭＯＳのゲート
３０…降圧用ＮＭＯＳのソース
３２…安定化容量ＣDDのＭＯＳ構造のゲート
３３…安定化容量ＣDDのＭＯＳ構造のソース／ドレイン
３４…ＶDDと積層したＶext 配線
３６…半導体チップ
３７…メモリセルアレイ
３８…降圧回路
３９…周辺回路ブロック
４０…コントロールゲート
４１…フローティングゲート
４２…シリコン基板（Ｐウエル）
４３…ソース／ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003802239.tif 000020
【図１９】
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【図２０】
0003802239.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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