(57)【特許請求の範囲】
【請求項１】
複数からなるワード線と複数からなるデータ線との交点に複数からなるメモリセルがマトリックス配置されてなる正規メモリアレイと、
上記複数からなるワード線と複数からなる冗長データ線との交点に複数からなる冗長メモリセルがマトリックス配置されてなる冗長用アレイと、
上記正規メモリアレイのデータ線を選択するアドレス信号を形成するアドレスカウンタと、
Ｙ系のアドレス信号に従い、上記メモリアレイ又は冗長用アレイのデータ線の選択動作を行うカラム選択回路と、
上記正規メモリアレイのうちの欠陥データ線の不良アドレス信号と上記冗長用アレイに割り当てられた救済先アドレス信号とがその選択順序に従って書き込まれた冗長用記憶回路と、
上記冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とを比較するアドレス比較回路と、
かかるアドレス比較回路の一致信号により計数動作を行って上記冗長用記憶回路から次の不良アドレス信号を読み出すためのアドレス信号を生成する冗長アドレスカウンタと、
かかる冗長アドレスカウンタにより形成されたアドレス信号を受けて上記冗長用記憶回路から１つの不良アドレス信号とその救済先アドレス信号を選択する冗長アドレス選択回路とを備え、
上記アドレス比較回路の一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Ｙ系のアドレス信号を形成してなることを特徴とする半導体記憶装置。
【請求項２】
上記冗長用記憶回路に記憶される救済先アドレス信号は、上記冗長用アレイに設けられた冗長データ線の数に対応された下位ビットのみのアドレス信号のみが記憶され、かかる冗長用アレイに割り当てられた上位ビットのアドレス信号は、上記冗長用記憶回路の外部で固定的に形成されて上記下位ビットのアドレス信号に加えられて上記Ｙ系のアドレス信号とされるものであることを特徴とする請求項１の半導体記憶装置。
【請求項３】
上記複数からなるワード線に対して交差するように複数からなる管理ビット用のデータ線を持つ管理用アレイを更に備え、上記冗長用アレイの冗長用データ線はかかる管理ビット用における不良データ線の救済にも用いられるものであることを特徴とする請求項１の半導体記憶装置。
【請求項４】
上記冗長用記憶回路は、レーザー光線の照射によって選択的に切断されるヒューズ手段を記憶素子として用いるものであることを特徴とする請求項１の半導体記憶装置。
【請求項５】
上記メモリセルは、ワード線単位での一括消去が可能とされる電気的書き込みと消去が可能とされる不揮発性のメモリセルであることを特徴とする請求項１の半導体記憶装置。
【請求項６】
上記半導体記憶装置は、制御信号とクロック信号の組み合わせによりデータ端子から動作モードを指定するためのコマンドと複数からなるワード線のうちの１つのワード線を選択のためのＸ系のアドレス信号とが時分割式に入力されるものであることを特徴とする請求項１の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主として内部で発生したアドレス信号によりデータをシリアルに入出力させる一括消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル＆プログラマブル  リード  オンリー  メモリ）の欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
一括消去型ＥＥＰＲＯＭは、チップに形成されたメモリセルの全て又はチップに形成されたメモリセルのうち、あるひとまとまりのメモリセル群を一括して電気的に消去する機能を持つ半導体記憶装置である。このような一括消去型ＥＥＰＲＯＭ（以下、単にフラッシュメモリという）に関しては、例えば、1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート  サーキッツコンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜153 、1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート  サーキッツ  コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナル  オブソリッドステート  サーキッツ，第２３巻第５号（1988年）第1157頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23(1988) pp.1157-1163)に記載されている。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、この発明に先立ってフラッシュメモリをワード線単位で消去するとともに、かかるワード線単位でのシリアルなデータのリード／ライトを行うようにすることを考えた。この場合、１つのワード線を１つのセクタとして扱うことにより、磁気ディスクメモリとの互換性を持つ半導体記憶装置を得ることができる。このような半導体記憶装置を用いて上記磁気ディスクメモリにも匹敵するような記憶容量を実現するためには、１つの半導体チップで如何に多くの記憶容量を実現するかが重要となる。そして、製造コストを低減させるためには製品歩留りを高くする必要があり、欠陥救済回路を設けることが必須となる。しかしながら、このような欠陥救済回路を設けると、半導体チップに占める救済回路の面積が増大し、その分記憶容量が犠牲になってしまう。そこで、ワード線単位でのシリアルなデータのリード／ライト動作の特徴を生かして簡単な構成により欠陥救済が実現できる半導体記憶装置の開発が行われた。
【０００４】
この発明の目的は、ワード単位でのシリアルなデータの入出力を行うとともに、簡単な構成からなる欠陥救済回路を備えた半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Ｙ系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Ｙ系のアドレス信号とする。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行う。
【０００７】
【発明の実施の形態】
図１には、この発明に係るフラッシュメモリの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
特に制限されないが、この実施例では外部端子数を削減するためにデータ端子Ｉ／Ｏ０−７を介して動作モードを指定するコマンド及びＸ（行）アドレス信号も取り込まれるようにされる。つまり、入出力バッファ（I/O Buffer）３５を介して入力された入力信号は、マルチプレクサ（Multiplexer)３７を介してＸアドレスラッチ（X Address Latch)３８とコマンドラッチ（Command Latch)３９及びカラムスイッチ（Y Gate) ３４に振り分けられる。カラムスイッチ３４のメモリアレイ側には、後述するようなラッチ機能を有するセンス回路（Sense&Latch)が含まれる。上記のような入力信号の振り分けは、制御信号入力回路（Control Signal Input) ３６に供給される制御信号／ＣＤＥとクロック信号ＳＣ１とＳＣ２の組み合わせにより指定される。信号／ＣＥはチップイネーブル信号であり、この信号／ＣＥがロウレベルにされることにより、フラッシュメモリの動作が有効とされる。
【０００９】
上記Ｘアドレスラッチ３８に取り込まれたＸアドレス（セクタアドレス）信号は、Ｘデコーダ（X Decoder)３２，３３に供給され、ここで解読されてメモリアレイ３０又は３１の１つのワード線が選択される。特に制限されないが、この実施例では、メモリアレイ３０と３１を挟むように上記Ｙゲート３４が中央部に共通に設けられる。Ｘデコーダ３２と３３は、書込み動作、消去動作及び読み出し動作のそれぞれにおいて、後述するような選択ＭＯＳＦＥＴのゲートに接続されるメインワード線（SiD ）と、記憶トランジスタのコントロールゲートに接続されるワード線（Word Line)の電位がそれぞれのモードに応じて区々であることから、それぞれの動作モードに対応した電圧の選択／非選択レベルを出力する出力回路を持つものである。これらの動作モードに必要な電圧は、内部電圧発生回路（Internal Voltage) ４０により形成される。
【００１０】
メモリアレイ３０と３１は、ワード線とデータ線(Global Bit Line) の交点に記憶トランジスタが設けられる。特に制限されないが、上記データ線は、選択ＭＯＳＦＥＴを介して複数の記憶トランジスタのドレインに接続される。同様に、これら１つのブロックを構成する記憶トランジスタのソースは選択ＭＯＳＦＥＴを介して共通ソース線（Common Source Line) に接続される。
【００１１】
メモリアレイ３０と３１は、それぞれがＸ方向に約８Ｋｂ（８キロビット）の記憶容量を持つようにされる。それ故、ワード線の数は正確には８１９２本とされる。特に制限されないが、ワード線の欠陥救済を行うようにするためには、冗長ワード線が更に加えられる。したがって、ワード線の選択を行うＸアドレス信号は、Ｘ０〜Ｘ８の９ビットから構成される。前記のようにデータ端子Ｉ／Ｏ０−７からＸアドレス信号を入力する方式では、かかるアドレス信号Ｘ０〜Ｘ８を取り込むために２サイクルが費やされる。
【００１２】
Ｙ方向には５１２Ｂ（バイト）＋３２Ｂ（バイト）の記憶容量を持つようにされる。それ故、データ線（又はビット線）の数は、正規アレイに５１２×８＝４０９６本が設けられ、管理アレイに１６×８＝１２８本が設けられ、冗長アレイに１６×８＝１２８本が設けられる。メモリアレイ３０と３１は、上記管理アレイと冗長アレイとがデータ記憶に用いられないため、実効的には正規アレイに対応してそれぞれが約４Ｍバイト（３２Ｍビット）の記憶容量を持つようにされために、記憶装置全体では約６４Ｍビットのような大きな記憶容量を持つようにされる。管理アレイ中のメモリセルには、各セクタのデータの書き込み／消去回数の情報や不良アドレスの対応セクタであるか否かを示す不良セクタ情報が格納される。
【００１３】
上記データ線は、センスアンプに接続される。このセンスアンプは、先にも述べたようにデータ線のハイレベルとロウレベルを読み出してセンスするとともに、それをラッチする機能を合わせ持つようにされる。このセンスアンプは、レジスタとしての機能を持つようにされる。特に制限されないが、センスアンプは、公知のダイナミック型ＲＡＭに用いられるようなＣＭＯＳセンスアンプと類似の回路が利用される。すなわち、センスアンプは、入力と出力とが交差接続された一対のＣＭＯＳインバータ回路と、複数からなるＣＭＯＳインバータ回路に動作電圧と回路の接地電圧を与えるパワースイッチから構成される。
【００１４】
センスアンプは、ライトデータを保持するレジスタとしても利用される。すなわち、カラムスイッチ３４を介してデータ入出力線に接続されて、読み出し動作のときには、カラムスイッチ３４により選択されたものが、入出力線とマルチプレクサ３７を介してシリアルに入出力バッファ３５に伝えられ、上記データ端子Ｉ／Ｏ０−７から出力される。書込み動作のときには、データ端子Ｉ／Ｏ０−７からシリアルに入力された書込みデータが、入出力バッファ３５とマルチプレクサ３７を通して入出力線に伝えられ、カラムスイッチ３４を通して上記データ線に対応したラッチ回路としてのセンスアンプに取り込まれるという第１段階の書き込み動作が外部から行われる。そして、書き込むべき全てのデータの取り込みが終了すると、第２段階の書き込み動作として、一斉に対応するデータ線に伝えられてメモリセルへの実際の書き込みが行われる。
【００１５】
カラムスイッチ３４は、アドレスカウンタ（Y Add.Counter)４１により形成されたアドレス信号をデコードして形成された選択信号によりセンスアンプの入出力ノードを入出力線に接続させる。上記選択信号を形成するＹデコーダは、上記カラムスイッチ３４に含まれるものと理解されたい。冗長回路（Redundancy) ４２は、後述するような機能を持ち、メモリアレイの正規アレイの不良データ線を冗長アレイに設けられた予備データ線に切り換えるようにする。上記アドレスカウンタ４１は、外部端子から供給されたシリアルクロックＳＣ２を計数して、上記Ｙアドレス信号を発生させる。上記シリアルに入力される書込みデータは、上記シリアルクロックＳＣ２に同期して入力され、シリアルに出力される読み出しデータは、上記シリアルクロックＳＣ２に同期して出力される。
【００１６】
データ端子Ｉ／Ｏ０−７は、データの入力や出力の他に、前述のように動作モードを指定するコマンド及びＸアドレス信号の入力端子としても利用される。Ｉ／Ｏ端子から入力されたコマンドやＸアドレス信号は、制御信号入力回路３６に含まれる制御論理回路により解読されて、かかる制御論理回路により動作に必要なタイミング信号や電位設定が行われる。
【００１７】
この実施例では、ワード線を１セクタとした単位での消去、書込み及び読み出しを行うようにした場合、ＨＤＣ（ハードディスクコントローラ）のような通常のマスストレージコントローラでの制御が容易になり、メモリシステムの構築が簡単となる。そして、ハードディスクメモリ等のようなファイルメモリとの互換性が採れ、それとの置き換えも容易になるものである。
【００１８】
図２には、この発明に係る冗長回路の一実施例のブロック図が示されている。この実施例の冗長回路１００は、前記図１の冗長回路４２とアドレスカウンタ４１とに対応している。つまり、同図のアドレスカウンタ１０３は、前記図１のアドレスカウンタ４１に対応しており、制御信号入力回路３６によって生成されたシリアルクロック信号ＳＣＬＫの計数動作を行ってシリアルアクセスのためのＹアドレス信号を形成する。前記のような管理アレイや冗長アレイが設けられることに対応し、アドレスカウンタ１０３は、制御入力回路３６によって形成された初期値信号ＬＯＡＤが供給された時、初期値がセットされる。セットされる初期値は、制御回路３６により供給されるモード切り替え信号ＲＭ２で制御している。１０ビットのバイナリーカウンタ回路から構成されるアドレスカウンタ１０３の最上位ビットのデータ入力端子のみモード切り替え信号ＲＭ２で供給し、残り９ビットのデータ入力端子を回路の接地電位に固定的に接続する。つまり、モード切り替え信号ＲＭ２の状態がロウレベル（Ｌ）であれば、アドレスカウンタ１０３は００００００００００がセットされ、０番地目の正規アレイから順にアクセスを行い、ハイレベル（Ｈ）であればアドレスカウンタ１０３は１０００００００００にセットされ５１２番地目の管理アレイから順にアクセスすることが可能である。したがって、５１２番地目のアドレスを直接入力することにより管理アレイから順にアクセスすることや、５２８番地目のアドレスに初期化することにより冗長アレイのみを順にアクセスすることも可能となる。
【００１９】
ヒューズアレイ１０５は、不良アドレスの記憶と救済先のＹアドレスを記憶する記憶回路である。このヒューズアレイ１０５は、上記冗長アレイのデータ線の数に対応した１６組の不良アドレスと救済先のＹアドレス信号が記憶される。このため、最大１６個の不良データ線は、０〜５１１までの正規アレイの選択順序に従って順次に記憶される。ただし、これに対して救済先の冗長データ線のアドレスは、このような規則性は要求されず、上記１６本の冗長データ線のうちいずれか１つが指定されればよい。
【００２０】
ヒューズアレイカウンタ１０９は、上記のようにヒューズアレイ１０５が０〜１５の合計１６組の記憶データを持つものであるので、４ビットのバイナリーカウンタ回路から構成される。電源投入やメモリアクセスのときにカウンタ出力１１８は００００に初期化される。したがって、このようなシリアルアクセス開始前のクリア状態では、上記カウンタ出力１１８の００００によりデコーダ１０７は１６本からなる選択信号１１７のうち第１番目の選択線を選択状態にするので、ヒューズアレイ１０５からは０〜５１１（正規アレイ）、５１２〜５２７（管理アレイ）のＹアドレスのうち、最も若いアドレス番号のデータ線についての不良アドレスが読み出されてヒューズデータレジスタ１０６にセットされる。
【００２１】
したがって、アドレスカウンタ１０３がシリアルクロックＳＣＬＫの入力毎に計数動作を行って形成されたＹアドレス信号１１３と、上記ヒューズデータレジスタ１０６に読み出された不良アドレス信号１１５とはアドレス比較器１１０により比較される。上記Ｙアドレス信号１１３と不良アドレス信号１１５とが一致したなら、比較器１１０は一致を示す出力信号１２１を発生する。この一致を示す出力信号１２１は、ヒューズアレイカウンタ制御回路１１１に供給されて、ヒューズアレイカウンタ１０９を＋１の計数動作を行わせる計数パルス１２０を発生させる。これにより、ヒューズアレイカウンタ１０９は、計数出力１１８が０００１となり、ヒューズアレイ１０５の第２番目の選択信号が選択状態にされて、次に若いアドレス番号のデータ線ついての不良アドレスの読み出しが行われる。以下、上記一致を示す出力信号１２１が発生する毎にヒューズアレイ１０５から若い番号順に不良アドレスがヒューズデータレジスタ１０６に出力される。
【００２２】
セレクタ１０４にも比較器１１０の出力信号１２１が供給される。上記アドレスカウンタ１０３で形成されたアドレス信号１１３とヒューズアレイ１０５から出力される救済先アドレス信号１１９とは、セレクタ１０４を介して選択的にマスタースレーブラッチ１０８に入力される。セレクタ１０４は、上記比較器１１０の出力信号１２１が不一致を示す信号ならアドレスカウンタ１０３により生成されたアドレス信号１１３をマスタースレーブラッチ１０８に伝える。これに対して、上記比較器１１０の出力信号１２１が一致を示す信号ならヒューズアレイ１０５から読み出された救済先アドレス信号１１９をマスタースレーブラッチ１０８に伝える。前記のように冗長アレイが１６組（バイト分）の予備データ線しか持たないので、それを指定するために下位４ビットのアドレスのみがヒューズアレイ１０５に記憶される。これにより、冗長アレイを指定するために必要なビットが１０ビットであるにもかかわらずに飛び越し先の記憶アドレス信号が４ビットでよいからヒューズの数を削減できる。
【００２３】
つまり、冗長アレイは、前記のように５２８から５４３までのＹアドレスが割り当てられているので、その中の１６アドレスを指定する下位４ビットのみが上記ヒューズアレイ１０５の救済先アドレスとして記憶され、残りの６ビットの上位アドレス信号は、ヒューズアレイ１０５の外部に設けられた固定信号生成部においてセレタク１０４の救済先アドレス１１９に対応した入力端子が回路の接地電位又は電源電圧になるように固定的に配線接続される。
【００２４】
上記マスタースレーブラッチ１０８は、前記図１のカラムスイッチ３４に供給されるＹアドレス信号Ａ０〜Ａｉを形成する。マスタースレーブラッチ１０８は、上記アドレスカウンタ１０３の計数動作に対して１クロック遅れて上記アドレス信号Ａ０〜Ａｉを図１８に示されるＹデコーダに出力するものであり、その１クロック期間に上記のようなアドレス比較動作結果によるアドレス信号の切り換えが行われるようにされる。それ故、正規アレイのデータ線の読み出しと、その欠陥データ線を冗長データ線に切り換えた場合の読み出しとがクロック信号ＳＣＬＫに同期してシリアルに順次行われる。
【００２５】
この実施例の欠陥救済方式は、上記の説明から理解されるようにＹアドレスについてバイト単位で救済を行うものである。したがって、前記のように約１６Ｋのワード線のうちいずれか１ワード線において不良ビットがあれば救済の対象となり、１つのワード線において欠陥セルがあっても救済することになる。冗長アレイに余裕があれば問題ないが、冗長アレイに余裕がなければ、このような不良はワード線を予備のワード線に切り換えることが望ましい。つまり、この実施例の欠陥救済方式は、特定のデータ線に多くの欠陥セルが存在する場合やデータ線そのものが断線や短絡をしている不良を救済するのに向いており、現実的な欠陥救済方式であると言える。
【００２６】
この実施例では、アドレス比較を行う比較器１１０は、上記のように１６組もの冗長データ線が存在するにもかかわらずに１つで最大１６組の不良アドレスとの比較に共通に用いることができる。このため、排他的論理回路等からなるアドレス比較回路が簡素化され、冗長回路１００に占める面積を大幅に削減でき、チップの小型化が可能になる。この実施例の救済方式は、救済効率を高くするめたに冗長アレイ部を大きくしても、上記比較器１００は１つでよいので専有面積の増大を回避できる。
【００２７】
図１９には、冗長回路の動作概念図が示されている。正規メモリアレイ及び冗長メモリアレイにデータ線の良否の情報として「○」「×」が示されているが、「○」はそのデータ線が正常なデータ線であることを意味し、「×」は不良データ線であることを意味している。また、正規メモリアレイ中のデータ線はアドレスカウンタ１０３のカウント動作によりアドレス０００Ｈ→００１Ｈ→００２Ｈ・・・というように順番に選択される。
【００２８】
ヒューズアレイ１０５内のリード・オンリー・メモリＲＯＭに正規メモリアレイ内の欠陥アドレスＤｎとその欠陥アドレスに対応した冗長アドレスＲｎが格納される。例えば、正規メモリアレイ中のアドレスＤ０（Ｄ１、・・・、Ｄ１５）のデータ線が不良データ線であった場合、その不良データ線の救済先として冗長メモリアレイ中のアドレスＲ０（Ｒ１、・・・、Ｒ１５）のデータ線がリード・オンリー・メモリＲＯＭに格納されている。
【００２９】
フラッシュメモリの動作開始時にリード・オンリー・メモリＲＯＭから欠陥アドレスＤ０と冗長アドレスＲ０がヒューズデータレジスタ１０６に読み出され、そして格納される。比較器１１０は、アドレスカウンタ１０３からのカウンタ値（アドレス）とヒューズデータレジスタ１０６の欠陥アドレスＤ０を比較する。比較の結果、不一致の場合、比較器１１０は不一致を示す信号を出力し、アドレスカウンタ１０３のカウンタ値が選択されるようセレクタ１０４を制御する。したがって、図１８に示されるＹ−デコーダにそのカウンタ値が供給される。比較器１１０が不一致を示す信号を出力するとき、ヒューズアレイカウンタ１０９のカウンタ値は前の状態のまま維持され、ヒューズデータレジスタ１０６には最初に格納された欠陥アドレスＤ０と冗長アドレスＲ０が保持されたままになっている。
【００３０】
上記比較の結果、一致の場合、比較器１１０は一致を示す信号を出力しヒューズデータレジスタ１０６の冗長アドレスＲ０が選択されるようセレクタ１０４を制御する。したがって、図１８に示されるＹ−デコーダに冗長アドレスＲ０が供給され、正規メモリアレイ内の不良データ線に対する救済がされる。比較器１１０が一致を示す信号を出力するとき、ヒューズアレイカウンタ１０９のカウント値が１つカウントアップされ、ＲＯＭデコーダがそのカウント値をデコードすることによって、ヒューズデータ線レジスタ１０６には次の欠陥アドレスＤ１と冗長アドレスＲ１が格納されることになる。
【００３１】
図３には、この発明に係る冗長回路の一実施例のブロック図が示されている。同図では、発明をより具体的に説明するために各部の具体的回路図が例示的に示されている。ヒューズアレイ（Fuse) １０５は、ヒューズＦとＮチャンネル型からなる選択スイッチＭＯＳＦＥＴＱ１とが直列接続されて構成される。つまり、ヒューズＦの一端は回路の接地電位に接続され、他端がＮチャンネル型からなる選択スイッチＭＯＳＦＥＴＱ１のソースに接続される。このＭＯＳＦＥＴＱ１のドレインは、同じ不良アドレスのビットが割り当てられた他の同様もＭＯＳＦＥＴのドレインと共通化され、ヒューズデータレジスタ１０６を構成するラッチ（Latch)の入力線とされる。
【００３２】
上記のようなヒューズと選択ＭＯＳＦＥＴは、前記管理アレイも救済の対象と含めるようアドレスカウンタにより形成されたアドレス信号ＹＡ０〜ＹＡ９に対応して１０個設けられ、それぞれのゲートは、デコーダ（Decoder)１０７の０〜１５の選択線に共通に接続される。救済先アドレス（Redundancy Address) を書き込むために上記同様なヒューズと選択ＭＯＳＦＥＴからなる記憶回路が冗長アレイの下位４ビット分設けられる。上記のような選択ＭＯＳＦＥＴのドレインが接続された入力線と、選択ＭＯＳＦＥＴのゲートが接続された選択線とがマトリックス状態にされて、上記ヒューズアレイが構成される。
【００３３】
上記入力線には、Ｐチャンネル型プリチャージＭＯＳＦＥＴＱ２が設けられる。このプリチャージＭＯＳＦＥＴのゲートには、図２中のヒューズアレイカウンタ制御１１１からプリチャージ信号１２０が供給される。この入力線の信号は、インバータ回路Ｎ１の入力端子に接続される。このインバータ回路Ｎ１の出力信号は、その入力端子と電源端子との間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥＴＱ３のゲートに伝えられる。上記のような選択信号線０のハイレベルにより選択ＭＯＳＦＥＴＱ１がオン状態にされる。
【００３４】
このとき、ヒューズＦが切断されていないなら、入力線は、上記プリチャージによりハイレベルからロウレベルにディチャージされる。インバータ回路Ｎ１は、上記入力線のロウレベルによりハイレベルの出力信号を形成する。もしも、ヒューズＦが切断されていたなら、入力線がハイレベルのままとなり、インバータ回路Ｎ１の出力信号はロウレベルとなる。このため、上記帰還用ＭＯＳＦＥＴＱ３をオン状態にして上記プリチャージレベルを維持してラッチ状態となる。つまり、上記帰還用ＭＯＳＦＥＴＱ３は、入力線がヒューズＦの切断によりフローティング状態になるのを防止し、上記ハイレベルの入力信号をラッチさせるものである。
【００３５】
このような不良アドレス信号と、上記アドレスカウンタにより形成されたアドレス信号ＹＡ０とは、比較回路１１０内の排他的論理和回路ＥＸに入力され、その出力から比較出力が形成される。アドレス信号ＹＡ０〜ＹＡ９の全ビットについて、排他的論理和回路ＥＸがハイレベルの一致信号を形成したなら、アンドゲート回路Ｇ１がハイレベルの一致信号ＨＩＴを形成する。この一致信号ＨＩＴのハイレベルにより、セレクタ（Selector) １０４を構成するＮチャンネル型のＭＯＳＦＥＴＱ５がオン状態となり、上記ヒューズアレイの救済先アドレス（Redundancy Address) に記憶された下位４ビットのアドレス信号がＹデコーダ（Y Decoder)に供給される。上位ビットのアドレス信号は、下位の接地電位に接続されることにより、セレクタ１０４で５２７にされる。つまり、適宜にインバータ回路を設けることにより、５２７に対応したアドレス信号が生成される。
【００３６】
アドレス信号ＹＡ０〜ＹＡ９のいずれか１ビットでも排他的論理和回路ＥＸがロウレベルの不一致信号を形成したなら、アンドゲート回路Ｇ１が出力信号ＨＩＴをロウレベルにする。この一致信号ＨＩＴのロウレベルにより、セレクタ（Selector) １０４を構成するＮチャンネル型のＭＯＳＦＥＴＱ４がオン状態となり、上記アドレスカウンタにより形成されたアドレス信号ＹＡ０〜ＹＡ９が図１８に示すＹ−デコーダ（Y Decoder)に供給されて、正規アレイのデータ線の選択動作が行われる。
【００３７】
図４には、この発明に係る冗長回路の他の一実施例のブロック図が示されている。この実施例の冗長回路２００では、メモリアレイが前記のように正規アレイと冗長アレイのような明確な区別がされていない。この実施例の欠陥救済方式は、正規アレイと冗長アレイとが区別なく１つのメモリアレイとして構成される。つまり、メモリアレイの全体としては、正規アレイ分に対応したデータ線と冗長アレイ分に対応したデータ線とが設けられる。シリアルアクセスのときに不良データ線に当たるとかかる不良データ線をスキップして次のデータ線を選択する。次のデータ線にも不良が存在すればそれもスキップさせるようにして、不良の存在しないデータ線まで飛び越してデータ線選択を行うようにするものである。
【００３８】
この実施例では、上記のような不良データ線をスキップさせる方式として、ヒューズアレイ２０５に飛び先アドレスが記憶される。ヒューズアレイ２０５、デコーダ２０７及びヒューズアレイカウンタ２０８とヒューズデータレジスタ２０６及び比較器２１０は、前記図３の実施例に対応する各回路と同様である。アドレスカウンタ２０２には、飛び先アドレスをプリセットさせるための入力機能が設けられる。この構成では、クロック制御回路２０４とカウンタカウントアップ制御回路２０３は、シリアルクロックＳＣＬＫに同期して順次にカウント動作を行う。
【００３９】
特に制限されないが、ヒューズアレイ２０５に記憶される不良アドレスは、実際に不良が存在する１つ前のアドレスが記憶される。したがって、ヒューズアレイ２０５の先頭アドレスに記憶された不良アドレス２１８と、アドレスカウンタ２０２により形成されたアドレス信号Ａ０〜Ａｉ＋ｎとが一致したなら、そのときのアドレス信号Ａ０〜Ａｉ＋ｎによりそのままデータ線の選択が行われる。これと並行して、比較器２１０が上記不良アドレスとの一致を検出して、ヒューズアレイ２０５に記憶された飛び先アドレスをアドレスカウンタにセットする。これにより、次に選択されるはずであった不良データ線を飛び越して不良の存在しないデータ線に対応したアドレス信号Ａ０〜Ａｉを生成することができる。以下、同様にして最大１６組の不良データ線の救済が可能になる。
【００４０】
前記のようにアドレスカウンタ２０２で形成されたアドレス信号Ａ０〜Ａｉ＋ｎを前記のようなマスタースレーブラッチ回路を介して図１８に示されるＹ−デコーダに供給するようにして、１クロック分遅れてカラムスイッチの選択動作を行うようにするなら、メモリアレイ２０５には実際に不良アドレスとその救済先のアドレスとを記憶するようにする。上記のように不良アドレスの一致する度に、不良データ線が複数連続存在してもそれを飛び越して不良の存在しないデータ線の選択を行うようにすることができる。この構成では、上記のように連続したアドレスで不良が存在した場合にも、１つの不良アドレスで救済できるからヒューズアレイの使用効率を高くすることができる。
【００４１】
この実施例においては、ヒューズアレイに記憶される不良アドレスの数に対して、メモリアレイに予備として設けられるデータ線の数は一致させる必要はなく、予備データ線の数を不良アドレス数に比べて多く設けることが望ましい。なぜなら、１つの不良アドレスにより２バイト分のデータ線をスキップさせると、それに対応してメモリアレイでは２バイト分のデータ線が余分に必要になるからである。また、正規データ線と冗長データ線との区別がないから、実質的に冗長データ線と見做されるような最終アドレス付近に不良データ線があってもそれ以降に１つでも置き換え可能なデータ線があれば救済することができる。
【００４２】
上記ヒューズアレイ２０５には、必ずしも飛び先アドレスを記憶させる必要はない。クロック制御回路２０４とカウントアップ制御回路２０３とにより、一致信号によりアドレスカウンタ２０２の計数動作を＋１にして不良データ線に対するアドレス選択動作をスキップさせることができる。
【００４３】
図５には、前記図４の実施例に示した冗長回路に用いられるアドレスカウンタ２０２及びカウンタカウントアップ制御２０３の一実施例の概略ブロック図が示されている。同図には、代表として下位２ビット分のカウンタ回路が例示的に示されている。この実施例は、いわば飛び越し先アドレス置換方式であり、アドレスカウンタのロード信号（ＬＯＡＤ）をアドレスカウンタカウントアップ制御回路での一致信号ＨＩＴとロード信号の論理（ＨＩＴ＋ＬＯＡＤ）によるＡＣＣ信号で制御し、ヒューズアレイから読み出された飛び先アドレス信号２２１をアドレスカウンタに置換することで不良データ線選択時のアドレスカウントアップを行わせる。
【００４４】
図６には、この発明に係る冗長回路に用いられるアドレスカウンタ２０２及びカウンタカウントアップ制御２０３の他の一実施例の概略ブロック図が示されている。同図においても、代表として下位２ビット分のカウンタ回路が例示的に示されている。この実施例は、いわばアドレスカウンタクロック信号制御方式であり、アドレスカウンタのクロック信号ＳＣＬＫをアドレスカウンタカウントアップ制御回路での一致信号ＨＩＴとクロック信号ＳＣＬＫの論理（ＨＩＴ＋ＬＯＡＤ）によるＡＣＣ信号で制御し、アドレスカウントアップを行わせる。この構成では、特に制限されないが、ヒューズアレイには連続不良データ線数に対応した飛び越し数を読み出し、それに対応してＮ回のＨＩＴ信号を形成して不良データ線選択時のアドレスカウントアップを行わせる。
【００４５】
図７には、この発明に係る冗長回路に用いられるアドレスカウンタ２０２及びカウンタカウントアップ制御２０３の更に他の一実施例の概略ブロック図が示されている。同図においても、代表として下位２ビット分のカウンタ回路が例示的に示されている。この実施例は、いわばアドレスカウンタキャリー信号制御方式であり、アドレスカウンタのキャリー信号をアドレスカウンタカウントアップ制御回路での一致信号ＨＩＴとの論理ゲートによるＡＣＣ信号で制御し、アドレスカウントアップを行わせる。この構成では、特に制限されないが、ヒューズアレイには前記のように飛び越し先アドレスに関するデータが不用とされ、ＨＩＴ信号により無条件で＋１のカウントアップ動作が行われて次アドレスのデータ線の選択に切り換えられる。
【００４６】
図８には、上記図５ないし図７の冗長回路に用いられるアドレスカウンタの動作を説明するためのタイミング図が示されている。同図（Ａ）は、前記図５に対応した飛び越し先アドレス置換方式が示され、アドレスカウンタのアドレスデータは、ＳＡ１に不良アドレスがあると、ヒューズアレイから読み出された飛び越し先アドレス２２１に対応したアドレスＳＡ＋ＲＤ０に置換される。
【００４７】
同図（Ｂ）は、前記図６に対応したアドレスカウンタクロック信号制御方式が示され、ｎ個のＨＩＴ信号によりアドレスウカウンタのアドレスデータがＳＡ０からＳＡ０＋ｎにスキップさせられる。同図（Ｃ）は、前記図７に対応したアドレスカウンタキャリー信号制御方式が示され、ＨＩＴ信号により＋１のカウントアップ動作が行われて、アドレスウカウンタのアドレスデータがＳＡ０からＳＡ２に不良アドレスＳＡ１がスキップさせられる。
【００４８】
図９には、この発明に係る冗長回路の他の一実施例のブロック図が示されている。同図では、発明をより具体的に説明するために各部の具体的回路図が例示的に示されている。ヒューズアレイは、前記のようなヒューズとＮチャンネル型選択スイッチＭＯＳＦＥＴとが直列接続されてなるセルＦがマトリックス配置されて構成されている。この実施例は、基本的には前記図３の実施例と同一である。だだし、前記図３のセレクタとしてＣＭＯＳスイッチからなる３入力のマルチプレクサを用いて、ヒューズアレイから飛び越し先アドレスの他に、不良アドレスの読み出しも可能にされる。
【００４９】
このような機能を付加することに応じて、図１において冗長回路４２から読み出されたらアドレス信号をそのままマルチプレクサ３７を介して入出力バッファ３５に伝え、上記不良アドレスをデータ端子から読み出すことができるようにする機能が付加される。前記実施例のように不良アドレスが１０ビットからなり、データ端子が８ビットしかないときには、２サイクルに分けて出力させればよい。このような動作モードを行うようにするために、不良アドレス読み出しコマンドが設けられる。
【００５０】
図１０には、上記図９の冗長回路の動作の一例を説明するためのタイミング図が示されている。メモリアクセスの開始に際して、ロード信号ＬＯＡＤが発生され、アドレスカウンタがクリアされて、先頭アドレスＳＡ０がセットされる。同様にヒューズアレイ側からは、最初の不良アドレスＦＤ０／と飛び越し先アドレスＲＤ０が読み出されている。この実施例では、上記不良アドレスＦＤ０は、実際に不良が存在するデータ線のアドレスの１つ前のアドレスが記憶される。
【００５１】
シリアルクロックＳＣＬＫにより上記アドレスデータＳＡ０によるカラムスイッチの選択動作が行われて、最初の１バイトのデータが読み出される。このとき、かかるアドレスデータＳＡ０と上記不良アドレスＦＤ０の一致により信号ＨＩＴ０がハイレベルにされて、次アドレスＳＡ１に不良データ線が存在することが判る。これにより、クロックＳＣＬＫがロウレベルの期間に一致信号ＨＩＴ１が出力されて、飛び越し先アドレスＲＤ０の読み出しが行われるとともに、ヒューズアレイカウンタ回路が＋１の計数動作を行い、これと同期してプリチャージ信号ＰＣのロウレベルにされてヒューズアレイがいったんリセットされる。
【００５２】
クロック信号ＳＣＬＫがハイレベルにされると、セレクタはアドレスカウンタの計数値ＳＡ１に代えて、上記飛び越し先アドレスＲＤ０をアドレスデータとして出力させる。これにより、第２番目のクロックＳＣＬＫに同期して、正規アレイのアドレスＳＡ１のデータ線に代えて、冗長アレイのアドレスＲＤ０のデータ線が選択されて第２番目の１バイトのデータが出力される。これに同期して、上記ヒューズアレイからは第２番目に不良アドレスＦＤ１と、それに対応した飛び越し先アドレスＲＤ１が出力される。
【００５３】
第３番目のアドレスＳＡ２以降に不良データ線が存在しなければ、上記一致信号が形成されないので、アドレスカウンタにより形成されたアドレスＳＡ２、ＳＡ３がアドレスデータとして出力されて、正規アレイのデータ線が順次に選択されて、バイト単位でのシリアル出力が行われる。
【００５４】
図１１には、この発明に係る前記飛び越し先アドレス置換方式による冗長回路の動作を説明するためのフローチャート図が示されている。同図は、正規アレイに対するアクセスに対応している。リード／ライト動作に対応してＹアドレスカウンタ１０３とＲＯＭ（ヒューズアレイ）アドレスカウンタ１０９の初期化が行われる。上記ＲＯＭの不良ビット線（データ線）のデータ（アドレス）とＹアドレスカウンタのデータ（アドレス）とが不一致（No）なら、マルチプレクサによりＹアドレスカウンタを選択し、外部クロック信号がロウレベル（Ｌ）の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル（Ｈ）でスレーブラッチにラッチさせてアドレスデータを出力させる。上記外部クロック信号によりＹアドレスカウンタの繰り上げ（カウントアップ）が行われて、上記ＲＯＭの不良ビット線のデータとＹアドレスカウンタのデータとが不一致（No）なら、上記同様な動作を繰り返して行う。
【００５５】
上記ＲＯＭの不良ビット線のデータとＹアドレスカウンタのデータとが一致（Yes)したなら、マルチプレクサによりＲＯＭの飛び越し先アドレスを出力し、それを前記同様に外部クロック信号がロウレベル（Ｌ）の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル（Ｈ）でスレーブラッチにラッチさせてアドレスデータを出力させる。このような不良データ線の置換動作と並行して上記外部クロック信号によりＹアドレスカウンタの繰り上げ（カウントアップ）が行われて、不良アドレスがスキップさせられる。上記ＲＯＭは、上記一致信号と外部クロック信号との論理積（ＡＮＤ）によりＲＯＭ（ヒューズアレイ）カウンタ回路の計数動作が行われて、次の不良アドレスと飛び越し先アドレスの読み出しが行われる。
【００５６】
図１２には、この発明に係る前記飛び越し先アドレス置換方式による冗長回路の他の動作を説明するためのフローチャート図が示されている。同図は、管理アレイに対するアクセスに対応している。管理アレイに対するアクセスに対応してＹアドレスカウンタは最上位ビットが１にセットされる。このような最上位ビットを１にセットする動作は、管理アレイに対するアクセスモードを指定するコマンドの入力により行われる。つまり、５１２番目のアドレスを外部から入力するのではなく、上記のコマンドのデコードにより内部で形成された１の信号が先頭アドレスビットにセットされる。ＲＯＭ（ヒューズアレイ）アドレスカウンタは、管理アレイに対応した最も若いアドレスがどれか不明であるのでとりあえず前記同様の初期化が行われる。
【００５７】
上記ＲＯＭの不良ビット線（データ線）のデータ（アドレス）を上記管理アレイに対応したものにするために、冗長回路においてダミーサイクルが実施される。つまり、強制的に一致信号ＨＩＴを発生させ、ＲＯＭから読み出された不良アドレスの最上位ビットが０か１かを判定する。つまり、最上位ビットが０と判定されたなら(No)、正規アレイに対応した不良アドレスであるので、ＲＯＭアドレスカウンタのカウントアップを行わせる。もしも、１６回のカウントアップ動作を行っても上記最上位ビットが０であるなら、管理アレイには不良データ線が存在しないものと識別され、それに対応した不良アドレスと飛び越し先アドレスが読み出された状態とされるが、管理アレイのアドレスとは一致しないから実際上は使用されない。
【００５８】
ＲＯＭから読み出された不良アドレス信号の最上位ビットが１と判定（Yes)とされたならＲＯＭのダミーサイクルが終了される。Ｙアドレスカウンタの上記のような管理アレイに対応した初期化に対応した最初のアドレスと上記ＲＯＭから読み出された不良アドレスとが比較され、上記ＲＯＭの不良ビット線（データ線）のデータ（アドレス）とＹアドレスカウンタのデータ（アドレス）とが不一致（No）なら、マルチプレクサによりＹアドレスカウンタを選択し、外部クロック信号がロウレベル（Ｌ）の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル（Ｈ）でスレーブラッチにラッチさせてアドレスデータを出力させる。上記外部クロック信号によりＹアドレスカウンタの繰り上げ（カウントアップ）が行われて、上記ＲＯＭの不良ビット線のデータとＹアドレスカウンタのデータとが不一致（No）なら、上記同様な動作を繰り返して行う。
【００５９】
上記ＲＯＭの不良ビット線のデータとＹアドレスカウンタのデータとが一致（Yes)したなら、マルチプレクサによりＲＯＭの飛び越し先アドレスを出力し、それを前記同様に外部クロック信号がロウレベル（Ｌ）の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル（Ｈ）でスレーブラッチにラッチさせてアドレスデータを出力させる。このような管理アレイにおける不良データ線の置換動作と並行して上記外部クロック信号によりＹアドレスカウンタの繰り上げ（カウントアップ）が行われて、不良アドレスがスキップさせられる。上記ＲＯＭは、上記一致信号と外部クロック信号との論理積（ＡＮＤ）によりＲＯＭ（ヒューズアレイ）カウンタ回路の計数動作が行われて、管理アレイにおける次の不良アドレスと飛び越し先アドレスの読み出しが行われる。
【００６０】
図１３には、図９の冗長回路における不良アドレスの読み出し動作を説明するためのフローチャート図が示されている。前記同様にＲＯＭアドレスカウンタが先頭アドレスに初期化される。マルチプレクサによりＲＯＭに記憶された不良アドレスを出力し、内部クロックのロウレベル（Ｌ）の状態でマスタラッチヘラッチさせ、内部クロックのハイレベル（Ｈ）よりスレーブラッチへラッチさせてアドレスデータを出力させる。このような動作を内部クロックによりＲＯＭアドレスの繰り上げと上記マスタースレーブラッチの動作を１６回行わせるようにするものである。
【００６１】
図１４には、この発明に係る冗長回路に用いられる記憶回路の他の一実施例の概略構成図が示されている。この実施例では、不良アドレスや飛び越し先アドレスの記憶にフラッシュメモリのメモリセルが用いられる。ただし、このままで前記シリアルアクセスに同期した不良アドレスの読み出し動作が遅くなるので、電源投入直後にフラッシュメモリのデータが順次に読み出されて、スタティック型ＲＡＭ（ＳＲＡＭ）に転送させられる。スタティック型メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力とを互いに交差接続してラッチ形態とし、その一対の入出力ノードに入出力動作を行わせる伝送ゲートＭＯＳＦＥＴが設けられて構成される。上記のようなシリアルアクセスのときには、上記ＳＲＡＭから読み出しが行われるので、不良アドレスの切り換えが高速に行え、シリアルアクセスに同期した不良データ線の救済を行うことができる。
【００６２】
上記フラッシュメモリやＳＲＡＭは全体の素子数は大きくなるが、半導体チップ上の専有面積はそれほど大きくならない。つまり、ヒューズアレイを用いた場合には、１つのヒューズが占める専有面積が上記ＭＯＳＦＥＴに比べて遙に大きいから、前記ヒューズアレイに比べて上記のような１６組程度の不良アドレスや飛び越し先アドレスを記憶させる小規模のフラッシュメモリ及びＳＲＡＭの専有面積を小さくすることができる。
【００６３】
図１５には、この発明に係るフラッシュメモリにおける消去動作を説明するための一実施例の概念図が示されている。同図（Ａ）にはメモリセルバイアスが、同図（Ｂ）にはメモリアレイ回路が、同図（Ｃ）にはアドレス空間がそれぞれ示されている。
【００６４】
（Ａ）において、記憶ＭＯＳＦＥＴはフローティングゲートがソース領域及びドレイン領域の各々一部を覆うスタックドゲート構造とされる。フローティングゲートと半導体基板との間のゲート絶縁膜は、トンネル電流を流すような薄い酸化膜から構成される。消去動作においては、コントロールゲートに＋Ｖｇが印加され、基板には−Ｖｗが印加される。これにより、基板とフローティングゲートとの間にトンネル電流が流れるような高電界が発生し、基板側からフローティングゲートに向かって電子が注入される。この結果、記憶ＭＯＳＦＥＴは消去状態のときにはワード線の選択レベルに対してオフ状態とされる。消去時には、ソース・ドレインには、特に制限されないが、電圧−Ｖｗが印加されるが、消去動作そのものは、ゲート−基板間のバイアスで行われる。
【００６５】
（Ｂ）のメモリアレイ回路において、記憶ＭＯＳＦＥＴは、複数個が１ブロックとされてドレインとソースが共通化される。記憶ＭＯＳＦＥＴの共通化されたドレインとデータ線との間には、それぞれ選択ＭＯＳＦＥＴが設けられる。消去時、ソース線とデータ線は、基板電位−Ｖｗと共通化される。このとき、選択ＭＯＳＦＥＴのゲート電圧は０Ｖのためにオン状態となり、ブロック内の共通ドレイン，ソースとも上記電圧−Ｖｗとなる。記憶ＭＯＳＦＥＴのコントロールゲートはワード線に接続される。上記の選択ＭＯＳＦＥＴは、上記ワード線と平行に延長される選択線によって選択され、この選択線はメインワード線という呼ぶことができる。
【００６６】
消去動作においては、上記のように基板Wellに−Ｖｗ（−４Ｖ）のような負電圧を印加し、ワード線に＋１２Ｖのような選択電圧＋Ｖｇを供給する。これにより、ワード線単位での一括消去動作が行われる。この実施例では、１つのワード線が１セクタのような記憶単位とされる。１セクタは、特に制限されないが、５１２バイトから構成される。すなわち、１つのワード線（物理的に１本という意味ではない）には、５１２×８＝約４Ｋのメモリセルが接続される。この場合、メモリアレイを８個設けるようにすれば、１本のワード線には５１２個の記憶トランジスタが割り当てられるので、比較的小さな電流駆動能力しかもたないワードドライバを用いてもワード線の選択動作を高速にすることができる。
【００６７】
（Ｃ）において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われる。すなわち、メモリ空間的にはワード線のアドレスに対応して０からｎまでのセクタが割り当てられ、かかるセクタ単位での消去動作が行われる。つまり、この実施例では、ワード線に対応されたＸアドレスがセクタアドレスとして入力される。
【００６８】
図１６には、この発明に係るフラッシュメモリにおける書込み動作を説明するための一実施例の概念図が示されている。同図（Ａ）にはメモリセルバイアスが、同図（Ｂ）にはメモリアレイ回路が、同図（Ｃ）にはアドレス空間がそれぞれ示されている。
【００６９】
（Ａ）において、書込み動作のときには、コントロールゲートに−Ｖｇ（−９．５Ｖ）が印加され、ドレインに＋Ｖｄ（４．５Ｖ）が印加される。これにより、フローティングゲートとドレインとの間にトンネル電流が流れるような高電界が発生し、フローティングゲートからドレインに向かって電子が放出される。非選択のワード線はＶＣＣ（＋３Ｖ）にされており、上記のようなドレイン電圧＋Ｖｄが印加される記憶ＭＯＳＦＥＴにおいては実質的なトンネル電流が発生しないので書込み動作は行われない。これにより、書込みが行われた記憶ＭＯＳＦＥＴは、そのしきい値電圧が下がり、ワード線の選択レベルに対してオン状態にされる。この書込み動作のとき、ソースは、オープン状態にされる。
【００７０】
（Ｂ）のメモリアレイ回路において、記憶ＭＯＳＦＥＴの共通化されたドレイン側の選択ＭＯＳＦＥＴは、書込み動作のときにはゲートにハイレベル（“Ｈ”）が印加されることによってオン状態にされる。これにより、記憶トランジスタのドレインはデータ線に接続される。ソース側の選択ＭＯＳＦＥＴは、書込み動作のときにはゲートにロウレベル（“Ｌ”）が印加されることによってオフ状態にされる。それ故、記憶ＭＯＳＦＥＴの共通化されたソースはオープン状態にされる。そして、代表として例示的に示されているように、データ線が書込み信号の“１”と“０”に対応して＋Ｖｄ／０Ｖにされて、記憶ＭＯＳＦＥＴのしきい値電圧が選択的に変化させられる。
【００７１】
同図には、１つの記憶ＭＯＳＦＥＴに対して＋Ｖｄ／０Ｖが印加されるようにされているが、実際には全てのデータ線に対して書込み信号が伝えられており、選択状態にされたワード線に接続される全ての記憶トランジスタに対して一斉に書込み動作が行われる。この実施例では、書込み動作にトンネル電流を用いるものである。これにより、記憶トランジスタに流れるトンネル電流は微小であるから、上記のように約４Ｋビットの一斉書込みが可能になる。つまり、従来の記憶トランジスタのようにドレイン近傍でホットエレクトロンを発生させてフローティングゲートに電荷を注入するという書込み方法を採るものでは、例えワード線単位でのトンネル電流による消去動作を行うようにしても、書込み動作のときに記憶トランジスタに流れる電流が膨大となってしまうものであるので、この本願発明のような大量のデータを一斉に書込むことは不可能であることに注目すべきである。
【００７２】
（Ｃ）において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われるものであるため、メモリ空間的にはワード線のアドレスに対応して０からｎまでのセクタが割り当てられており、かかるセクタ単位での書込み動作が行われる。このような１セクタ分の記憶トランジスタへの書込み動作の準備として、書込みデータがシリアルにレジスタに入力される。１セクタ分のデータの入力が行われると、レジスタに保持された書込みデータが上記各データ線に伝えられて選択状態にされたワード線に接続された記憶トランジスタに一斉に書込みが行われる。
【００７３】
上記のようにメモリセルをブロックに分けて、それぞれに選択ＭＯＳＦＥＴを介してデータ線や回路の接地電位を与える構成により、非選択のメモリセルに対するストレスを軽減させることができる。すなわち、ワード線が非選択状態にされ、データ線が選択状態にされることによって、書き込み動作においてデータを保持すべきメモリセルに上記書き込み用の電圧が印加されることを防止するものである。この構成では、上記ブロック内の小数のメモリセルにおいて上記のようなストレスがかかるのみとなる。
【００７４】
図１７には、この発明に係るフラッシュメモリにおける読み出し動作を説明するための一実施例の概念図が示されている。同図（Ｂ）にはメモリアレイ回路が、同図（Ｃ）にはアドレス空間がそれぞれ示されている。メモリセルのバイアスは、（Ｂ）より容易に理解できるものであるので省略されている。
【００７５】
選択ワード線にはＶＣＣ（＋３Ｖ）のようなハイレベルが印加される。非選択のワード線は０Ｖのようなロウレベルが印加される。そして、データ線には代表として例示的に示されているように、＋Ｖｒｄ（＋１Ｖ）のようなバイアス電圧にプリチャージされる。記憶トランジスタが消去状態ならワード線の選択レベルＶＣＣに対してしきい値電圧が高くされるからオフ状態となり、データ線の電位は＋Ｖｒｄのままとされる。これに対して、前記のような書込み動作が行われて、ワード線の選択レベルＶＣＣに対してしきい値電圧が低くされているならオン状態となり、データ線のプリチャージ電圧Ｖｒｄをディスチャージさせる。このように記憶トランジスタの記憶情報に対応して、データ線の電位はハイレベルとロウレベルにされて読み出される。
【００７６】
同図には、１つの記憶ＭＯＳＦＥＴに対して＋Ｖｒｄが印加されるようにされているが、実際には全てのデータ線に対してプリチャージ電圧＋Ｖｒｄが与えられており、選択状態にされたワード線に接続される全ての記憶トランジスタから一斉に読み出し動作が行われる。この一斉の読み出しは、前記図１のセンスアンプにより増幅とラッチが行われる。
【００７７】
（Ｃ）において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われるものであるため、メモリ空間的にはワード線のアドレスに対応して０からｎまでのセクタが割り当てられおり、かかるセクタ単位での読み出し動作が行われる。このような１セクタ分の記憶トランジスタへの読み出し動作は、上記記憶トランジスタからの読み出しデータは、第１段階としてレジスタによりパラレルにセンスとラッチが行われる。第２段階として、上記レジスタは図１のセンスアンプに対応したものであり、ここに保持された読み出しデータが上記のようなＹアドレスカウンタのカウンタ動作に同期してシリアルに出力される。
【００７８】
図１８には、この発明に係るフラッシュメモリの一実施例の概略レイアウト図が示されている。同図における縦長の半導体チップの左側に入出力端子、制御端子や電源端子に接続されるパッド（ＰＡＤ）列が配置される。これに隣接して半導体チップの左側上部には入力系、制御系回路が配置され、左側下部には電源系の各回路が配置される。電源系は、前記のような消去、書き込み、読み出し動作のために必要とされる各種内部電圧を形成するものである。
【００７９】
半導体チップの中央部分に横方向にセンスラッチが設けられる。このセンスラッチは、前記図１のカラムスイッチ３４に対応されており、センスラッチの他にカラムスイッチも含まれ、１バイト分のデータ入出力線が横方向に延長される。このようなセンスラッチを挟んでメモリアレイが上下に振り分けられて配置される。このように上下に振り分けられたメモリアレイは、図１の３０と３１に対応している。メモリアレイは、さらに左右に分けられ、縦方向にメインワードデコーダ及びサブワードデコーダが設けられる。つまり、ワード線は横方向に延長されており、メインワードデコーダにより図１に示されたところの選択ＭＯＳＦＥＴの選択／非選択が行われ、サブワードデコーダによりメモリセルが結合されるワード線の選択／非選択が行われる。サブワードデコーダには、ワードドライバが含まれており、中間部分にサブワードデコーダを配置することにより、ワードドライバの負荷を軽減しつつ、その駆動動作の高速化を図っている。
【００８０】
半導体チップの右側上部には、べき乗比パルス発生回路が設けられる。つまり、消去動作と書き込み動作に用いられるパルスは、公知の高速アルゴリズムによる消去（書き込み）が行われる。つまり、１パルスに対応して単位の消去（書き込み）を行う、ベリファイを行って記憶ＭＯＳＦＥＴのしきい値電圧を調べ、不足なら再度消去（書き込み）を行うようにする。このとき、次の消去（書き込み）時間を制御するパルスのパルス幅が１つ前の半分の時間、すなわちべき乗比の逆数で形成され、過剰消去や過剰書き込みを防止しつつ、効率のより消去や書き込みを実施できるようにするものである。
【００８１】
半導体チップの右側下部には、救済系回路が設けられる。つまり、前記のようなヒューズ等のＲＯＭアレイやそれを制御するＲＯＭアドレスカウンタ回路や比較回路が設けられる。また、上記Ｙアドレスカウンタもかかる救済系の中に配置され、上記飛び先アドレス等の置換を容易にし、それにより形成さたＹアドレス信号を右端中央部のＹデコーダに供給する。Ｙデコーダは、センスラッチに含まれるカラムスイッチの選択信号を形成し、上記シリアルに入出力させるためのセンスラッチ（データ線と一対一に対応）の選択信号を形成する。
【００８２】
この実施例では、救済系やべき乗比パルス発生回路及びＹデコーダが、入出力系が配置される左側と反対の右側に配置するものであるので、Ｙデコーダの入力部やチップ左側の配線の混雑を回避でき、配線間隔に余裕が生まれて、配線幅を均一にすることができる。この結果、寄生素子の影響も低減でき電気的特性が良好となる。また、配線が容易になることでレイアウト工数低減にもなる。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Ｙ系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Ｙ系のアドレス信号とすることにより、アドレス比較回路が１個で構成できるから簡単な構成による冗長回路を得ることができるという効果が得られる。
【００８４】
（２）  上記冗長用記憶回路に記憶される救済先アドレス信号として、上記冗長用アレイに設けられた冗長データ線の数に対応された下位ビットのみのアドレス信号のみが記憶させることにより、ヒューズアレイ等のＲＯＭの記憶容量を減らすことができるという効果が得られる。
【００８５】
（３）  複数からなるワード線に対して交差するように複数からなる管理ビット用のデータ線を持つ管理用アレイを更に備え、上記冗長用アレイの冗長用データ線はかかる管理ビット用における不良データ線の救済にも用いるようにすることにより、使い勝手のよいフラッシュメモリを得るとともに冗長回路による救済効率を高くすることができるという効果が得られる。
【００８６】
（４）  ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行うことにより、アドレス比較回路が１個で構成できるから簡単な構成による冗長回路を得ることができるという効果が得られる。
【００８７】
（５）  上記複数のデータ線は、アドレスカウンタにより形成されるアドレス信号により指定可能な数のデータ線と、上記冗長用記憶回路により救済可能な数のデータ線とにして、正規データ線と冗長データ線の区別を無くすことにより、結果として冗長データ線の不良をも救済することができるという効果が得られる。
【００８８】
（６）  上記メモリセルは、ワード線単位での一括消去が可能とされる電気的書き込みと消去が可能とされる不揮発性のメモリセルとすることにより、ハードディスクコントローラのような通常のマスストレージコントローラでの制御が容易になり、メモリシステムの構築が簡単となるとともに、ハードディスクメモリ等のようなファイルメモリとの互換性が採れ、それとの置き換えも容易になるという効果が得られる。
【００８９】
（７）  制御信号とクロック信号の組み合わせによりデータ端子から各種動作モードを指定するためのコマンドと複数からなるワード線のうちの１つのワード線を選択のためのＸ系のアドレス信号とを時分割式に入力することにより、外部端子数を減らしつつ、使い勝手のよいフラッシュメモリを得ることができるという効果が得られる。
【００９０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは前記のような不揮発性メモリであることの他、マスク型ＲＯＭ等のリードオンリーメモリやスタティック型メモリセルやダイナミック型メモリセルを用いた揮発性メモリであってもよい。ダイナミック型メモリセルを用いた場合には、リフレッシュ機能が付加される。また、冗長回路を構成する各回路の具体的構成は、種々の実施形態を採ることができるものである。また、ワード線の不良に対して、予備のワード線を設けて切り換えるような冗長回路を設けるものであってもよい。この発明は、上記のようなシリアル入出力が行われる半導体記憶装置に広く利用することができるものである。
【００９１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Ｙ系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Ｙ系のアドレス信号とすることにより、アドレス比較回路が１個で構成できるから簡単な構成による冗長回路を得ることができる。
【００９２】
ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された１つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行うことにより、アドレス比較回路が１個で構成できるから簡単な構成による冗長回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るフラッシュメモリの一実施例を示す概略ブロック図である。
【図２】この発明に係る冗長回路の一実施例を示すブロック図である。
【図３】この発明に係る冗長回路の一実施例を示すブロック図である。
【図４】この発明に係る冗長回路の他の一実施例を示すブロック図である。
【図５】図４の冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の一実施例を示す概略ブロック図である。
【図６】この発明に係る冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の他の一実施例を示す概略ブロック図である。
【図７】この発明に係る冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の更に他の一実施例を示す概略ブロック図である。
【図８】図５ないし図７の冗長回路の動作を説明するためのタイミング図である。
【図９】この発明に係る冗長回路の他の一実施例を示すブロック図である。
【図１０】図９の冗長回路の動作の一例を説明するためのタイミング図である。
【図１１】この発明に係る前記飛び越し先アドレス置換方式による冗長回路の動作を説明するためのフローチャート図である。
【図１２】この発明に係る前記飛び越し先アドレス置換方式による冗長回路の他の動作を説明するためのフローチャート図である。
【図１３】図９の冗長回路における不良アドレスの読み出し動作を説明するためのフローチャート図である。
【図１４】この発明に係る冗長回路に用いられる記憶回路の他の一実施例を示す概略構成図である。
【図１５】この発明に係るフラッシュメモリにおける消去動作を説明するための一実施例の概念図である。
【図１６】この発明に係るフラッシュメモリにおける書込み動作を説明するための一実施例の概念図である。
【図１７】この発明に係るフラッシュメモリにおける読み出し動作を説明するための一実施例の概念図である。
【図１８】この発明に係るフラッシュメモリの一実施例を示す概略レイアウト図である。
【図１９】この発明に係る冗長回路を説明するための動作概念図である。
【符号の説明】
３０，３１…メモリアレイ、３２，３３…Ｘデコーダ、３４…カラムスイッチ（センス＆ラッチ）、３５…入出力バッファ、３６…コントロール信号入力回路、３７…マルチプレクサ、３８…Ｘアドレスラッチ回路、３９…コマンドラッチ回路、４０…電圧発生回路、４１…Ｙアドレスカウンタ、４２…冗長回路、
１００…冗長回路、１０３…アドレスカウンタ、１０４…セレクタ、１０５…ヒューズアレイ、１０６…ヒューズデータレジスタ、１０７…デコーダ、１０８…マスタスレーブラッチ、１０９…ヒューズアレイカウンタ、１１０…比較器、１１１…ヒューズアレイカウンタ制御回路、
２００…冗長回路、２０２…アドレスカウンタ、２０３…カウンタカウントアップ制御回路、２０４…クロック制御回路、２０５…ヒューズアレイ、２０６…ヒューズデータレジスタ、２０７…デコーダ、２０８…ヒューズアレイカウンタ、２０９…ヒューズアレイカウンタ制御回路、２１０…比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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