(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイと、
外部から入力されるアドレスを記憶し、通常動作モード時は読み出しクロック信号に応答してインクリメントし、レジスタリードモード時はインクリメント動作を行わない、アドレスバッファと、
前記アドレスバッファに格納されたアドレスに応じて、前記メモリセルアレイから複数の不揮発性メモリセルを選択するデコーダと、
前記デコーダにより選択された複数の不揮発性メモリセルからのデータが入力され、これら入力されたデータを出力するデータレジスタと、
複数の外部制御信号入力端子と、
前記データレジスタに接続されたバスと、
前記バスおよび前記アドレスバッファに接続された出力バッファと、
前記出力バッファに接続されたデータ入出力端子と、
を有し、
複数の外部制御信号の組合せに応じて定められるコマンド入力モードを許容し、このコマンド入力モードにおいて前記入出力端子にレジスタリードコマンドが入力された後、第1の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、前記アドレスバッファをインクリメントすることなく、前記アドレスバッファの内容を前記入出力端子に出力することを特徴とする不揮発性メモリ。
【請求項２】
前記アドレスはカラムアドレスとロウアドレスとを含み、このカラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始し、
さらに、前記複数の不揮発性メモリセルから前記データレジスタへのデータ転送中にアクセス不可を示すビジー信号を外部に出力する、ビジー信号出力手段を備える、
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記コマンド入力モードは、コマンドの取り込みを可能とするコマンドラッチイネーブル信号、アドレスの取り込みを可能とするアドレスラッチイネーブル信号、およびチップセレクト信号に応じて設定されることを特徴とする請求項１又は２に記載の不揮発性メモリ。
【請求項４】
前記コマンド入力モードにおいて、コマンドの取り込みタイミングを規定するクロック信号としての制御信号のエッジに応答して前記レジスタリードコマンドを取り込むことを特徴とする請求項１乃至３の１つに記載の不揮発性メモリ。
【請求項５】
前記データ入出力端子は８ビット並列であり、前記レジスタリードコマンドはＥ０（１６進）に対応する８ビットのコマンドであることを特徴とする請求項１乃至４の１つに記載の不揮発性メモリ。
【請求項６】
前記レジスタリードコマンドが取り込まれた後、前記アドレスラッチイネーブル信号の第１の論理レベルに応じて前記アドレスバッファの内容を前記入出力端子に出力し、前記アドレスラッチイネーブル信号の第２の論理レベルに応じて前記データレジスタの内容を前記入出力端子に出力することを特徴とする請求項３に記載の不揮発性メモリ。
【請求項７】
前記メモリセルアレイは、ＮＡＮＤ型に接続された複数のメモリセルからなることを特徴とする請求項１乃至６の１つに記載の不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに関し、特にページ単位での読み出し、書き込み可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
最近のＥＥＰＲＯＭ（Electrically Erasable & Programable Read Only   Memory）、特にＮＡＮＤタイプのＥＥＰＲＯＭでは、書き込み・消去時にメモリセルに流れる電流が少ない点を考慮し、ページ単位（２５６ビット〜数Ｋビット）での読み出し、書き込みが行なえるよう構成されている。このＮＡＮＤタイプの不揮発性半導体メモリとして、現在、４Ｍビットの記憶容量を持つものがすでに実用化されている（1989 - ISSCC An Experimental 4Mb EEROM with a NAND   Structured Cell）。
【０００３】
図２２（ａ）は８個の浮游ゲート構造を有するメモリセルＭＣがビット線とソース間に接続されて構成されるＮＡＮＤ束２個の構成を示したもので、読み出し時には選択されたメモリセルの選択ゲートは低レベルに設定され、ＮＡＮＤ束中残りの７個のメモリセルの選択ゲートは高レベルに設定される。またビット線とＮＡＮＤ束間の選択トランジスタＴ１のゲート（セレクト線ＳＬ（１））と、ＧＮＤとＮＡＮＤ束間の選択トランジスタＴ２のゲート（セレクト線ＳＬ（２））とは、高レベルに設定される。ＮＡＮＤ構造の不揮発性半導体メモリでは、図２２（ｂ）に示すように書き込まれたメモリセルのしきい値は正に分布するが、ＮＡＮＤ束中の非選択トランジスタのゲート電圧（Ｈレベル）より書き込み後のしきい値が低い値となるようメモリセルへの電子の注入量は制御される。このため選択メモリセルのしきい値電圧が正であれば、ビット線ＢＬとＧＮＤ間に電流は流れずビット線は高レベルとなる。逆に選択メモリセルのしきい値電圧が負であればビット線とＧＮＤ間に電流が流れビット線は低レベルとなる。このビット線の電位をセンスすることにより、メモリセルデータの読み出しを行なう。
【０００４】
次に書き込み動作について説明する。図２３（ａ）に示すように選択されたメモリセルの選択ゲートには２０Ｖ程度の高電圧（Ｖpp）がロウデコーダより供給され、同じＮＡＮＤ束の他の７個のメモリセルの選択ゲートには１０Ｖ程度の中間電圧（ＶＰＩ）が供給される。また他のＮＡＮＤ束の全ての選択ゲートには０Ｖが供給される。この時選択されたメモリセルを含むＮＡＮＤ束とビット線間の選択トランジスタのゲート電圧は１２Ｖ、ＮＡＮＤ束とソース線間の選択トランジスタのゲート電圧は０Ｖに設定される。この状態で、ビット線を０Ｖにすると、選択トランジスタにより選択されたＮＡＮＤ束中のすべてのメモリセルのドレイン、ソース、及びチャンネルの電位は０Ｖとなるため、選択されたメモリセルの選択ゲートとチャンネル間に２０Ｖの電位差が生じ、基板から電子が浮游ゲートに注入される。このとき同じＮＡＮＤ束中の他の７個のメモリセルの選択ゲートとチャンネル間には１０Ｖの電位差が生じるが、１０Ｖの電位差では電子の注入がほとんど生じないように浮遊ゲートとチャンネル間の酸化膜厚を設定しているため、他の７個のメモリセルには“０”データが書き込まれない。また、ビット線を１０Ｖ程度の書き込み禁止ドレイン電圧（ＶＤＰＩ）にすると選択されたメモリセルの選択ゲートとチャンネル間の電位差は１０Ｖとなり、書き込みが行なわれない。この時同じＮＡＮＤ束中の他の７個のメモリセルの選択ゲートとチャンネル間には電位差が生じないため書き込みが行なわれない。このようにして選択されたメモリセルに“０”データを書く場合はビット線に０Ｖを、また“１”データを書く場合はビット線にＶＤＰＩの電圧を供給することにより、データの書き込みを行なう。
【０００５】
最後に消去動作について説明する。図２４に示すように消去は基板を２０Ｖ（Ｖpp）、選択ゲートを０Ｖに設定することにより、浮游ゲート中の電子を基板に引き抜いて消去が行なわれる。このとき選択トランジスタのゲートストレスを緩和するためセレクト線は２０Ｖ（Ｖpp）に設定される。さらに、メモリアレイ内のＰ−Ｎ接合部がフォワードバイアス状態とならないよう、ビット線、ソース線はＯＰＥＮにされ、ほぼＶppの電位となる。
【０００６】
このようにトンネル電流で書き込みが行なわれるＮＡＮＤ構造半導体メモリでは書き込み時にビット線に流れる電流は小さいため、数１０００個のメモリセルに同時に書き込みを行なう事が可能である。
【０００７】
図２５は、現在実用化されている４Ｍ  ＮＡＮＤ構造半導体メモリの動作モードを説明した図面であり、図２５（ａ）に示すようにカラム方向に５１２ビット×８（Ｉ／Ｏ）＝４０９６本のビット線が配置され、ロウ方向に１２８ＮＡＮＤ束×８ビット＝１０２４本のワード線が配置されている。このメモリに書き込む場合、各ビット線に接続された各データレジスタに、Ｉ／Ｏバッファ回路から５１２回データを入力した後（図２５（ｂ））、４０９６ビットに一括して書き込みが行なわれる（図２５（ｃ））。また読み出し時は、メモリセルのデータをデータレジスタに転送した後に特定カラムアドレスデータを読み出すランダム読み出しモード（図２５（ｄ））とデータレジスタの内容だけを読み出すページ内読み出しモード（図２５（ｅ））に分けられる。ロウ・アドレス（ページアドレス）が切り換わる場合はランダム読み出し状態となり、メモリセルのデータ読み出しに１０μsec の時間を要するが、カラムアドレス（ページ内アドレス）が切り換わる場合はページ読み出しが可能となり、７０nsecの高速読み出しが行なえる。図２６は、このように構成された半導体メモリのブロック系統図で、各ビット線には、ビット線の電位を判定してメモリセルのデータを読み出すセンスアンプ回路と、読み出し、書き込み時のデータをラッチしておくデータレジスタが接続される。またこのデータレジスタは、カラムアドレスに対応して選択されたカラムデコーダ出力により選択的にデータの出力、入力が行なえるよう構成される。またロウ・アドレスバッファにより駆動されるロウ・デコーダ回路は、選択されたワード線と、選択されたメモリセルを含むＮＡＮＤ束の他の７本のワード線と、他のＮＡＮＤ束のワード線に、読み出し、書き込み、消去各モードでそれぞれ前述の異なる電圧を供給するよう構成される。また読み出し、書き込み、消去の各モードは、Ｉ／Ｏバッファ回路より入力されるコマンドコードにより制御される。コマンドデータは図２７に示すように外部制御信号ＮＷＥのクロックによりコマンドレジスタに取り込まれ、取り込まれたコマンドコードに対応するコマンドデコーダ出力により、チップ動作が決定される。図２８は、図２７の動作モードにおけるランダム読み出し（ページ読み出し）とページ内読み出しのタイミングを示す図で、ロウアドレスが切り換った場合のアクセスタイム（ｔacc ）は１０μsec と遅いが、カラムアドレスが切り換った場合のアクセスタイム（ｔpac ）は７０nsecと高速なため、１ページ連続読み出しの場合の平均アクセスタイムは（１０μsec ＋７０nsec×５１１）／５１２＝８９．３nsecと高速読み出しが可能となっている。図２９はシリアルデータ入力後に一括書き込みを行なう場合の入力波形タイミングを示すもので、まずＩ／Ｏバッファから〔４０〕のコマンドコードが入力されると、制御回路により、チップは５１２バイトのシリアルデータ入力モードとなり、外部制御信号ＮＷＥのクロックにより、ロウアドレス及び５１２バイトのデータ入力を行なう。第５１２バイト目のデータが入力されると自動的に４０９６ビットのデータ書き込みが行なわれる。その後データが正しく書き込まれたかをチェックするため、ユーザーは、〔ＣＯ〕のコマンドを入力し、書き込み���にワード線及びビット線に供給された高電圧を放電するリカバリー動作とカラムアドレスをインクリメントしながら全カラムアドレスのデータを読み出すベリファイ動作を行なう。読み出されたデータが、書き込もうとしたデータと異なる場合、再度ユーザーは〔４０〕のコマンドを入力して書き込みを行なう必要がある。このように構成された従来のメモリにおいて、任意番地から任意長のデータを読み書きする場合、メモリを制御する外部チップは、このメモリのカラム番地とロウ番地を識別して、ページアドレスが切り換るときは１０μsec 後にデータ読み出しを行ない、ページ内アドレスが切り換るときは、７０nsec後にデータ読み出しを行なうようにＥＥＰＲＯＭにアクセスしなければならない。図３０（ａ）は３カラムアドレス（Ａ０〜Ａ２）、７ロウアドレス（Ａ３〜Ａ８）で構成された半導体メモリの２番地から１Ｆ番地までの連続データを読み出す場合の、メモリ制御チップのプログラムのシーケンスを示したものである。同図（ｂ）はその概念を示す。最初の読み出し時は、メモリセルデータをデータレジスタに転送する必要があるため、アクセスタイムは１０μsec となる。次に２番地から７番地まではカラムアドレスのみ切り換るので、カラムアドレスをインクリメントしながら７０nsecで読み出し動作を行なう。次に８番地になるとロウ・アドレスが切り換るため、再度メモリセルデータをデータレジスタに転送する必要があり、アクセスタイムは１０μsec となる。さらに８番地からＦ番地までは、また７０nsecの連続読み出しとなる。
【０００８】
このように、従来の半導体メモリでは、使用する半導体メモリの１ページ内のビット数を考慮して読み出し速度を変化させたプログラムを使用する必要があった。このため、使用する半導体メモリの１ページ内のビット数が変わると、再度メモリ制御チップのプログラムを作成し直す必要があった。
【０００９】
図３１（ａ）は、図３０と同じ、カラムアドレス、ロウアドレス構成の半導体メモリにおいて、書き込みを行なう場合の、メモリ制御チップのプログラムのシーケンスを示したものである。図２９の入力波形タイミングにも示されるように、従来の半導体メモリは１ページ分のデータを入力した後、書き込み動作に入る。このため、図３１（ａ）に示すように、２番地から７番地までデータを書き込みたい場合でも、０番地、１番地にダミーの不要なデータを入力する必要があった。例えば１ページが５１２ビットで構成されており、そのうちの１ビットのみを書き込む場合、５１１ビットの不要なデータ入力を行なう必要がある。また従来の半導体メモリではプログラム後に正常に書き込みが行なわれたかを判断するためプログラムベリファイモードで読み出しを行ない、プログラムデータと比較して再度書き込みを行なうか判断する必要があった。このように従来の半導体メモリにデータ書き込みを行なう場合、メモリ制御チップのプログラムは複雑となり、半導体メモリへのデータ書き込み時間が長くなっていた。
【００１０】
このように、従来のページ単位での読み・書き可能な半導体メモリは以上のように構成されているので、連続データ読み出し時、前のアドレスと同じページアドレス内の読み出しか、そうでないかをメモリ制御チップが判断するため、１ページのビット数の異なる半導体メモリを使用する場合、メモリ制御チップのプログラムを変更する必要があった。また１ページのビット数の異なる半導体メモリを多数個使用する場合、メモリ制御チップはそれぞれの半導体メモリの１ページのアドレス長を個別に管理する必要があった。さらに書き込み時には、１ページ以下のデータ長の書き込みでも、１ページ分のデータを入力する必要があり、書き込みに要する時間が長くなっていた。
【００１１】
【発明が解決しようとする課題】
本発明は、アドレスレジスタとデータレジスタの内容を外部に出力することにより、システムから不揮発性メモリチップが正常に書き込み・読み出し動作できているかの不良検出ができ、さらに書き込み動作時にデータレジスタの内容をチェックして書き込み不良番地を検出できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
【００１３】
【課題を解決するための手段】
本発明の不揮発性メモリは、不揮発性メモリセルアレイと、外部から入力されるアドレスを記憶し、通常動作モード時は読み出しクロック信号に応答してインクリメントし、レジスタリードモード時はインクリメント動作を行わない、アドレスバッファと、前記アドレスバッファに格納されたアドレスに応じて、前記メモリセルアレイから複数の不揮発性メモリセルを選択するデコーダと、前記デコーダにより選択された複数の不揮発性メモリセルからのデータが入力され、これら入力されたデータを出力するデータレジスタと、複数の外部制御信号入力端子と、前記データレジスタに接続されたバスと、前記バスおよび前記アドレスバッファに接続された出力バッファと、前記出力バッファに接続されたデータ入出力端子と、を有し、複数の外部制御信号の組合せに応じて定められるコマンド入力モードを許容し、このコマンド入力モードにおいて前記入出力端子にレジスタリードコマンドが入力された後、第1の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、前記アドレスバッファをインクリメントすることなく、前記アドレスバッファの内容を前記入出力端子に出力するものとして構成される。
【００１４】
【実施例】
以下、本発明の一実施例を図について説明する。図１は本発明を適用した不揮発性半導体の一実施例を示すブロック系統図で、簡単のためにカラムアドレス（ページ内アドレス）はＡ０〜Ａ２、ロウアドレス（ページアドレス）はＡ３〜Ａ８の１５３６ビット半導体メモリ（５１２ビット×３ I/O）について示してある。メモリセルは図２６の従来回路と同様８ＮＡＮＤ構成で、メモリセルの読み出し書き込み時のビット線電位、ワード線電位、選択トランジスタのゲート電位の関係は従来例と同じである。読み出し時及び書き込み時に外部アドレスはＩ／Ｏバッファ回路を介して入力され、Ａ０〜Ａ２のカラムアドレスはカラムアドレスバッファ回路に、またＡ３〜Ａ８のロウアドレスはロウアドレスバッファ回路にラッチされる。コマンド回路及び内部動作制御回路には外部制御信号ＣＬＥ，ＡＬＥ，ＮＷＰ，ＮＣＥ，ＮＷＥ，ＮＲＥがそれぞれの入力ピンから入力されチップの動作モードが決定される。また、制御回路からはチップがアクセス可能か、不可能かを示す信号が、Ready ／Busyピンを介して外部に出力される。図２に、上記制御信号によって決定されるチップの動作モードを示してある。外部制御信号ＣＬＥはコマンド入力モードを決定し、外部制御信号ＡＬＥはアドレス入力モードを決定する。さらに外部制御信号ＮＣＥはチップセレクト信号であり、外部制御信号ＮＷＥはコマンド入力モード、アドレス入力モード及びデータ入力モードでそれぞれの入力データを取り込むクロック信号の働きをする。また外部制御信号ＮＲＥは、データ読み出し時入力されたアドレスから連続したアドレスを読み出す際のアドレスインクリメントと出力バッファのイネーブル機能を持つクロック信号である。このように構成された半導体メモリでは、入力データ信号にグリッチが発生し誤まったコマンドが入力されると、書き込み又は消去状態となり記憶データが破壊される可能性がある。このため、本実施例の半導体メモリでは、外部制御信号ＮＷＰが“Ｌ”状態では、チップが書き込み動作及び消去動作を行なわないよう規定する、プログラム／消去のプロテクト機能を有している。Ready ／Busy出力端子には、前述したように、チップがアクセス不可の場合は“Ｌ”レベルのＢｕｓｙ信号が出力され、チップがアクセス可能の場合は“Ｈ”レベルのＲｅａｄ信号が出力される。
【００１５】
次に、本実施例の不揮発性半導体メモリの読み出し動作について説明する。図３はカラムアドレスＮ番地、ページアドレスＭ番地から連続読み出しを行なう場合の制御信号の入力波形とデータ出力タイミングを示す図面である。
【００１６】
最初に、第２図のアドレス入力モードで、カラムアドレス番地、ページアドレス番地をアドレスバッファ内に取り込むと同時に、Ｂｕｓｙ状態を示す“Ｌ”レベルのアクセス不可信号を外部に出力する。このとき図３−（ｂ）に示すように選択されたワード線に接続されたメモリセル情報がビット線に出力されデータレジスタ回路にラッチされる。このラッチ動作が終了するとＲｅａｄ状態を示す“Ｈ”レベルのアクセス可能信号を外部に出力し記憶データ読み出し可能であることをチップ制御コントローラに知らせる。次に外部制御信号ＮＲＥのクロックにより入力されたページ内アドレス（カラムアドレス）をインクリメントしながらデータをアクセスタイム７０nsecで外部に出力する（図３−（ｃ））。次にページ内アドレス最終番地の読み出しが終了すると、ページアドレスをインクリメントすると同時に、Ｂｕｓｙ状態を示す“Ｌ”レベルのアクセス不可信号を外部に出力し、新しいページアドレスで選択されたワード線に接続されたメモリセル情報をデータレジスタ回路にラッチする（図３−（ｄ））。このラッチ動作終了とともにＲｅａｄｙ状態を示す“Ｈ”レベルのアクセス可能信号を外部に出力し、外部制御信号ＲＥのクロックに応答してページ内アドレス０番地（カラムアドレス０番地）から、ページアドレスをインクリメントしながらデータを出力する（図３−（ｅ））。この連続動作は、読み出したい連続データのデータ長分くり返され、最終データ読み出し終了後、外部制御信号ＮＣＥを“Ｈ”レベルにすることにより一連の読み出し動作が終了する。
【００１７】
図４は、前述のアドレス入力及びアドレスインクリメント動作を行なえるよう構成されたアドレスバッファ回路を示す回路図である。このアドレスバッファ回路は、ＣＭＯＳトランスファゲートＴＧ１〜４を使用したバイナリカウンターとバイナリカウンタの内部を入力アドレス信号に対応する論理レベルに設定する手段と、バイナリカウンタの内部を所定の論理にリセットする手段とで構成される。Ｄn はＩ／Ｏ入出力端子に接続され、外部からのアドレス情報を受け付ける。データラッチ制御信号ＬＰn は、アドレス入力動作モードのとき外部制御信号ＮＷＥの立ち上りに応答して所定の期間だけ“Ｌ”レベルとなる内部制御信号であり、ＬＰn が“Ｌ”レベルのときＩ／Ｏ入力出力端子のアドレス情報は、ノアゲートＮＯＲ１、インバータＩＮＶ１、ナンドゲートＮＡＮＤ１、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２を介してバイナリカウンタの内部ノードＮ２，Ｎ４に転送される。所定の期間の後、ＬＰn が“Ｈ”レベルとなると、クロックドインバータＣＩＮＶ１、ＣＩＮＶ２が非動作状態、またクロックドインバータＣＩＮＶ３、ＣＩＮＶ４が動作状態となるため前述のアドレス情報がバイナリカウンター内にラッチされ、アドレスバッファ回路の内部アドレス信号出力端子ＡｉＳにはラッチしたアドレス情報と同相、また内部アドレス信号出力端子ＡｉＳＢには、ラッチしたアドレス情報と逆相の信号が出力される。このアドレスバッファ回路の入力端子Ａi-1 ＳとＡi-1 ＳＢには、このアドレスバッファ回路の１つ前のアドレスバッファ回路の内部アドレス信号出力端子が接続され、１つ前のアドレスバッファ回路の内部アドレス信号が２周期変化すると、このアドレスバッファ回路の内部アドレス信号が１周期変化するよう構成されている。またそれぞれのアドレスバッファ回路の内部アドレス信号は、対応するデコーダ回路に入力されており、従来回路と同様に内部アドレス信号に対応したワード線及びビット線が選択されるよう構成される。リセット信号ＲＳＴは、内部アドレス信号ＡｉＳを“Ｌ”レベル、内部アドレス信号ＡｉＳＢを論理“Ｈ”にリセットするために使用される信号で、リセット信号ＲＳＴが“Ｌ”→“Ｈ”→“Ｌ”に変化すると、内部アドレス信号は前述の所定の論理レベルに設定される。
【００１８】
図５にカラムアドレスＡ０〜Ａ２、ロウアドレスＡ３〜Ａ８で構成される１５３６ビットの半導体メモリのアドレスバッファ回路の動作を説明するための回路図を示す。この回路図のシンボルＡＢＵＦ０〜８の回路は図４のアドレスバッファ回路と等しくそれぞれアドレスＡ０〜Ａ８に対応するアドレスバッファ回路を示している。
【００１９】
Ａ０〜Ａ２のアドレスバッファ回路ＡＢＵＦ０〜２には共通にアドレスラッチ制御信号ＬＰ１が入力され、Ａ３〜Ａ５のアドレスバッファ回路ＡＢＵＦ３〜５に共通にアドレスラッチ制御信号ＬＰ２が、さらにＡ６〜Ａ８のアドレスバッファ回路ＡＢＵＦ６〜８には共通にアドレスラッチ制御信号ＬＰ３が入力される。またアドレスバッファ回路ＡＢＵＦ０，３，６のデータ入出力端子Ｄn は共通にＩ／Ｏ０の入力出力端子に接続され、アドレスバッファ回路ＡＢＵＦ１，４，７のデータ入出力端子Ｄn は共通にＩ／Ｏ１の入力出力端子に接続される。さらにアドレスバッファ回路ＡＢＵＦ２，５，８のデータ入出力端子Ｄn は共通にＩ／Ｏ２の入力出力端子に接続される。またＡ０〜Ａ２のアドレスバッファ回路のリセット信号入力端子には、電源投入時チップ内部をリセットするため“Ｈ”レベルとなる信号ＲＳＴと後述するデータレジスタ読み出しモードの際、アドレスレジスタの内容をクリアするために“Ｈ”レベルとなる信号ＤＡＴＡＲＰＵＬのＯＲ論理の信号が入力される。
【００２０】
図３の読み出しモード動作の場合について以下に図５の回路動作を説明する。アドレスデータをデータ入力端子より入力するため外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ１が発生する。このとき他のアドレスラッチ制御信号ＬＰ２，ＬＰ３は論理“Ｈ”に保持される。この結果前述したようにデータ入出力端子Ｉ／Ｏ０，１，２に供給されているアドレス情報がそれぞれのＡ０〜Ａ２のアドレスバッファ回路にラッチされ、内部アドレス信号は、入力されたアドレス情報に対応した論理レベルに設定される。次にＡ３からＡ５までのアドレスデータを入力するため各Ｉ／Ｏ０からＩ／Ｏ２にＡ３からＡ５までのアドレスデータを入力し、外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ２が発生する。このとき他のアドレスラッチ制御信号ＬＰ１，ＬＰ３は論理“Ｈ”に保持される。
【００２１】
この結果、データ入出力端子Ｉ／Ｏ０，１，２に供給されているＡ３からＡ５までのアドレス情報がそれぞれアドレスバッファ回路ＡＢＵＦ３からＡＢＵＦ５にラッチされ、内部アドレス信号が入力されたアドレス情報に対応した論理レベルに設定される。最後に、Ａ６からＡ８までのアドレスデータをＩ／Ｏ０からＩ／Ｏ２に入力し、外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化させると、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッチ制御信号ＬＰ３が発生し、Ａ６からＡ８までのアドレスデータはアドレスバッファ回路ＡＢＵＦ６からＡＢＵＦ８にラッチされる。このようにＮＷＥパルスの３ステップでＩ／Ｏ入出力端子に供給されるＡ０〜Ａ８までのアドレス情報が各アドレスバッファに入力される。
【００２２】
図６は前述のアドレスラッチ制御信号ＬＰ１〜ＬＰ３を発生する回路を示す回路図である。ここでシンボル表記してあるシフトレジスタはそれぞれ図７、図８に示されるシフトレジスタ回路を表わしている。この回路はアドレスデータ入力時、外部制御信号ＮＷＥの立ち上りに対応して所定の期間“Ｈ”レベルとなるＬＡＴＰＵＬＡ信号を受けて負論理のデータラッタパルス信号ＬＰ１，ＬＰ２，ＬＰ３を形成する。電源投入時及び外部制御信号ＡＬＥが“Ｈ”→“Ｌ”レベルに変化した時、リセット信号ＡＲＳＴが所定の期間“Ｈ”レベルとなるため第１のシフトレジスタの出力は“Ｈ”レベル、また第２から第４のシフトレジスタの出力は“Ｌ”レベルにイニシャライズされる。次に、アドレスデータ入力時、第１ステップのＮＷＥクロックに対応して正論理のＬＡＴＰＵＬＡ信号が出力されると、第１のシフトレジスタの出力信号が“Ｈ”レベルのため、ナンドゲートＮＡＮＤ２を介して負論理のアドレスラッチ制御信号ＬＰ１が出力される。またパルス信号ＬＡＴＰＵＬＡの立ち下がりに対応してシフトレジスタが１段進んで、第２のシフトレジスタの出力は“Ｈ”レベル、また第１、第３、第４のシフトレジスタの出力は“Ｌ”レベルとなる。次に第２ステップのＮＷＥクロックに対応して再度ＬＡＴＰＵＬＡ信号が出力されると、第２のシフトレジスタ回路の出力信号が“Ｈ”レベルのため、ナンドゲートＮＡＮＤ３を介して負論理のアドレスラッチ制御信号ＬＰ２が出力される。またパルス信号ＬＡＴＰＵＬＡの立ち下がりに対応してシフトレジスタがさらに１段進み、第３のシフトレジスタの出力信号が“Ｈ”レベル、第１、第２、第４のシフトレジスタの出力信号が“Ｌ”レベルとなる。同じように第３ステップＮＷＥクロックに対応して、ナンドゲートＮＡＮＤ４を介してアドレスラッチ制御信号ＬＰ３が出力される。第３ステップのＮＷＥクロックでアドレス入力が終了すると、第４のシフトレジスタの出力信号が“Ｈ”レベルとなり、ノアーゲートＮＯＲ２の出力信号である各シフトレジスタのＣＬＯＣＫ入力信号は、“Ｌ”レベルに保持される。またこのとき各シフトレジスタのＣＬＯＫＢ入力信号はナンドゲートＮＡＮＤ５により“Ｈ”レベルに保持される。このため第４、第５ステップのＮＷＥクロック信号が入力され、パルス信号ＬＡＴＰＵＬＡが発生しても第１、第２、第３のシフトレジスタの出力信号は“Ｌ”レベルを保持し、アドレスラッチ制御信号は出力されないよう構成されている。
【００２３】
このようにして、３ステップのＮＷＥクロック信号でアドレス入力が終了すると、第３のラッチデータ制御信号ＬＰ３のレベル変化を受けて、Busy信号が出力され、ロウ・アドレスに対応したアドレスバッファ回路の内部アドレス信号に対応したワード線が選択される。さらに所定の（１０μsec ）ディレイ時間の後、選択されたワード線にコントロールゲートが接続された１ページ分のメモリセルデータがビット線を介して読み出され、データレジスタにラッチされる。
【００２４】
次にこのデータレジスタの内容を読み出すため外部制御信号ＮＲＥを“Ｈ”→“Ｌ”→“Ｈ”に変化させた場合の読み出し動作について図５及び図９を使用して説明する。パルス信号ＰＵＬはシリアル読み出し動作モードで外部制御信号ＲＥを“Ｈ”→“Ｌ”レベルに変化させた時出力される信号で、この信号ＰＵＬ及びその反転信号ＰＵＬＢはそれぞれアドレスバッファ回路Ａ０の入力端子Ａi-1 ＳとＡi-1 ＳＢに供給される。ただしアドレス入力後の最初のカラム番地の読み出し時及びページアドレスが切り換ってデータレジスタ内容が書き換えられた後の最初のカラム番地の読み出し時は、Read／Busy信号の“Ｌ”→“Ｈ”レベルへの変化に対応してパルス信号ＰＵＬは出力されないよう構成されている。このように構成された半導体メモリでアドレス入力（図９はカラムアドレス＝４番地を入力した場合）後に外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化させると、４番地のデータレジスタの内容がＩ／Ｏ入出力端子に出力されＩ／Ｏ入出力端子は高インピーダンス状態から所定のレベルに変化する。このとき前述したようにパルス信号ＰＵＬは発生しないため、アドレスバッファ回路のバイナリ出力信号（＝内部アドレス信号）は変化しない。次に外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化するとＩ／Ｏ入出力端子は高インピーダンス状態となる。再度外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化すると、今度はパルス信号ＰＵＬが発生するため、アドレスバッファ回路ＡＢＵＦ０の内部アドレス信号Ａ０Ｓは“Ｌ”→“Ｈ”レベルに変化する。その後この内部アドレス信号で選択されるデータレジスタの内容（カラムアドレス＝５番地）がＩ／Ｏ入出力端子に出力される。その後外部制御信号ＮＲＥを“Ｌ”→“Ｈ”レベルに変化するとＩ／Ｏ入出力端子に高インピーダンス状態となる。次に外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると、パルス信号ＰＵＬにより内部アドレスＡ０Ｓは“Ｈ”→“Ｌ”レベルへと変化するとともに、このＡ０Ｓの変化に応答してアドレスバッファ回路ＡＢＵＦ１の出力信号である内部アドレス信号Ａ１Ｓも“Ｌ”→“Ｈ”レベルへと変化する。このように内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓで決定される内部アドレスは信号ＰＵＬによりインクリメントされる。４ステップ目に外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると内部カラムアドレス信号はすべて“Ｈ”レベルとなるため、信号ＣＯＬＥＮＤが“Ｌ”→“Ｈ”レベルに変化する。この信号ＣＯＬＥＮＤが“Ｈ”レベルのときに、外部制御信号ＲＥが“Ｌ”→“Ｈ”レベルに変化すると（４ステップ目）パルス信号ＰＵＬが出力され内部アドレスはインクリメントされるとともにReady ／Busy信号が“Ｈ”→“Ｌ”レベルに変化する。このように外部制御信号ＮＲＥのクロックにより、入力されたアドレスで指定される番地から、カラムの最終番地まで連続読み出しが行なわれた後の内部カラムアドレスは０番地を示しており、ロウ・アドレス（ページアドレス）はインクリメントされる。またＢＵＳＹ信号の出力に応答して、新しく選択されたワード線にゲートが接続されたメモリセルデータが所定の読み出し時間後（１０μsec ）にデータレジスタに転送され、チップがアクセス可能���ある事を示すＲＥＡＤＹ信号がReady ／Busy出力端子に出力される。チップがＲｅａｄｙ状態に変化した後クロック外部制御信号ＮＲＥを入力して読み出し動作を行なうと（５ステップ目）、Ready ／Busy信号が“Ｌ”→“Ｈ”アドレスに変化した後の最初の読み出し動作であるため信号ＰＵＬは出力されず、カラムアドレス０番地のデータレジスタの内容が、Ｉ／Ｏ入出力端子に出力される。
【００２５】
この後カラムの最終番地まで外部制御信号ＮＲＥのクロックにより読み出しを行なうと、前述したようにReady ／Busy出力端子には再度Ｂｕｓｙ信号が出力されるとともに、次のページアドレスのメモリセルデータがデータレジスタに転送される。内部アドレスが最終番地の読み出し時は、信号ＣＯＬＥＮＤが“Ｌ”→“Ｈ”レベルに変化するとともに、信号ＡＥＮＤも“Ｌ”→“Ｈ”レベルに変化する。最終番地読み出し後は次の外部制御信号ＮＲＥで読み出し動作を行なわないように設定される。このため、最終番地読み出し後信号ＡＥＮＤが“Ｈ”レベルに変化すると、Ready ／Busy出力端子にはＲＥＡＤＹ信号が保持されたままになり、外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化してもパルス信号ＰＵＬは出力されないよう構成される。またＢＵＳＹ信号が出力されないため、メモリセルデータのデータレジスタへの転送も行なわれない。このように、１チップの最終アドレスまで読み出しが行なわれた場合に、アドレスがインクリメントされてアドレス０番地のメモリセルデータが読み出されないように信号ＡＥＮＤが制御している。
【００２６】
このように構成された半導体メモリにおいて連続データ読み出しを行なう場合のメモリ制御チップのプログラムのシーケンスを図１０に示す。本実施例の半導体メモリチップでは、チップがアクセス可能状態であれば常に同じアクセイタイム（７０nsec）で読み出しが可能であり、かつカラムアドレス（ページ内アドレス）が最終番地かどうか判定するプログラムを必要としない。このため任意のページ内アドレス長のチップを使用してもメモリ制御チッププログラムを変更する必要がなく、多数個のメモリを使用した場合でも簡単なメモリ制御チッププログラムで多数個のメモリを管理できる利点がある。図１１は、このように構成された半導体メモリを多数個使用する場合の連続例を示したもので、外部制御信号ＮＣＥを最上位アドレスとして使用することにより、このシステムを１つの半導体メモリのビット容量以上のメモリ容量を持つ１つの半導体メモリのように管理することが可能となる。
【００２７】
図１２は、前述した半導体メモリに書き込みを行なう場合の外部制御信号の入力波形と、データ入力タイミングを示す図面である。まずコマンドデータ入力モードでシリアルデータ入力コマンド８０Ｈが入力されると、チップはプログラムスタート番地を入力するアドレス入力モードとなる。アドレス入力モードでは、前述の読み出しモードと同様に外部制御信号ＮＷＥの３ステップのクロックでカラムアドレス及びページアドレスをそれぞれのアドレスバッファ回路に取り込み、各内部アドレス信号を入力アドレスデータに対応した所定の論理レベルに設定する。前述の読み出しモードでは、３ステップ目のアドレス情報入力後、Ready ／Busy出力端子にはＢｕｓｙ信号が出力され、メモリセルデータがデータレジスタに転送されるが、シリアルデータ入力モードではReady ／Busy出力端子にＲｅａｄｙ信号が保持されるよう構成されており、メモリセルデータがデータレジスタに転送される読み出し動作は行なわれない。またシリアルデータ入力コマンド８０Ｈが入力されるとデータレジスタ内のデータがすべて“Ｈ”レベルにイニシャライズされる。
【００２８】
この動作を図１３のデータレジスタ回路及び図１４のタイミングチャートを使用して説明する。図１３は各ビット線に１つづつ設けられたデータレジスタ回路で、クロックドインバータＣＩＮＶ５及びＣＩＮＶ６はデータラッチの働きをし、かつクロックドインバータＣＩＮＶ５はデータ読み出し時センスアンプの役目を行なう。またゲートに信号ＰＲＥが供給されたＮチャネルトランジスタはデータラッチ部をプリチャージする時に使用され、この時ビット線とデータラッチ部はゲートに信号ＢＬＣＤが供給されたＮチャネルトランジスタにより電気的に切り離される。さらにこのデータレジスタ回路はゲートにカラムデコーダ出力信号ＣＳＬｊが入力されたカラムゲートトランジスタを介して各Ｉ／Ｏ毎に１本づつ設けられた共通バスラインＩＯｉ／ＩＯｉＢに接続されている。まずシリアルデータ入力コマンド８０ＨがＩ／Ｏ入力出力端子より入力されると、すべてのカラムゲートトランジスタが非導通状態で信号ＳＥＮＢ，ＲＬＣＨＢが“Ｈ”レベルに、また信号ＳＥＮ，ＲＬＣＨが“Ｌ”レベルに変化するため、クロックドインバータＣＩＮＶ５及びＣＩＮＶ６は非活性となる。それと同時にプリチャージ信号ＰＲＥが“Ｈ”レベルに変化するため、全データレジスタ内のノードＢＬｊは“Ｈ”レベルにプリチャージされる。このプリチャージ動作後信号ＳＥＮが“Ｌ”→“Ｈ”レベルへ、また信号ＲＬＣＨＢが“Ｈ”→“Ｌ”レベルへ変化しノードＮＢＬｊは“Ｌ”レベルに設定される。このようにしてノードＢＬｊ，ＮＢＬｊの設定が終了した後、信号ＳＥＮＢが“Ｈ”→“Ｌ”、また信号ＲＬＣＨが“Ｌ”→“Ｈ”レベルに変化して、前述の設定データがデータレジスタ回路にラッチされる。このイニシャライズ動作によりすべてのデータレジスタのノードＢＬｊは“Ｈ”レベルとなり、すべてのデータレジスタのデータは“１”に設定される。その後アドレス入力動作が終了すると、信号ＳＤＩＣが“Ｌ”→“Ｈ”レベルに変化するため、共通バスラインＩＯｉ／ＩＯｉＢに、書き込みデータ及びその反転データがＩ／Ｏ入出力端子より転送される。次に外部制御信号ＮＷＥが“Ｌ”レベルとなっている間入力されたカラムアドレス（５番地）に対応するカラムデコーダ出力信号ＣＳＬ６が“Ｈ”レベルとなる。共通バスラインを駆動するバッファインバータＢＵＦ１及びＢＵＦ２の電流駆動能力はクロックドインバータＣＩＮＶ５及びＣＩＮＶ６より充分大きく設定されるため、カラムデコーダ出力信号ＣＳＬ６によって選択されるデータレジスタのラッチ内容は、共通バスライン上の書き込みデータに書き換えられる。このようにして５番地より７番地まで外部制御信号ＮＷＥのクロックによりデータ入力が行なわれる結果、カラムアドレス０番地から４番地までのデータレジスタの内容はイニシャライズされたときのデータ“１”がラッチされており、カラムアドレス５番地から７番地まではＩ／Ｏ入出力端子から入力されたデータがラッチされている。このデータ入力モード後コマンド入力モードでプログラムコマンド１０Ｈを入力すると、チップはメモリセルへのデータ書き込みを行なう。
【００２９】
このデータ書き込み時、ラッチ回路の電源ＶＢＩＴＨはＶcc電位から１０ＶのＶＤＰＩ電位に変化する。また同時に信号ＢＬＣＤの電位は０Ｖから１２Ｖ程度の高電位となり、ビット線とラッチ回路が電気的に接続される結果、データレジスタのデータが“１”であるビット線はＶＤＰＩ電位に設定され、データレジスタのデータが“０”であるビット線は０Ｖに設定される。このためデータレジスタのデータが“０”であるビット線に接続されており、ワード線により選択されたメモリセルの浮游ゲートに電子が注入され、“０”データがメモリセルに書き込まれる。上記書き込み動作中はReady ／Busy出力端子よりＢｕｓｙ信号が出力され、所定の書き込み時間が経過すると、自動的にＲＥＡＤＹ信号が出力されるように設定されている。この書き込み動作が正常に終了したかどうかは、コマンド入力モードで７０Ｈのフラグリードコマンドを入力することにより、内部レジスタに記憶された自動ベリファイの結果をＩ／Ｏ入出力端子より読み出すことが可能である。このようなフラグリード機能は、従来の半導体メモリでも実用化されている機能であるので、説明は省略する。
【００３０】
このように構成された半導体メモリの２番地から７番地までデータを書き込む場合の、メモリ制御チッププログラムシーケンスを図１５に示す。本発明の実施例の半導体メモリを使用することにより、１ページ内の途中のアドレスからデータを入力し、スタートカラムアドレス以前のデータを自動的に所定のデータにイニシャライズすることが可能となるため、図３１の従来例で示すダミーデータ入力命令を行なう必要がなく、プログラム時間を短縮することが可能となる。
【００３１】
次に本実施例の半導体メモリのアドレスレジスタリード機能について説明する。この機能は、データ読み出し時及びデータ書き込み時にアドレス入力した後に内部アドレスが正常にラッチされているか、又は外部制御信号ＮＲＥクロックで内部アドレスがインクリメントされている途中で、アドレスレジスタ内にラッチされている内部アドレス情報を読み出したい時に使用される。
【００３２】
図１６は本実施例回路でアドレスレジスタの内容を読み出す場合の外部制御信号の入力タイミングを示す図面である。図１７は、本実施例の不揮発性半導体装置の出力バッファ回路の回路図を示しており、図１８は図１７の信号ＡＲＥＧ１〜３及びＮＡＲＥＧ１〜３の信号を作成するアドレスレジスタリード制御回路の回路図を示している。図１８中のシンボル第１のシフトレジスタ及び第２〜４のシフトレジスタはそれぞれ図７及び図８のシフトレジスタ回路を表わしている。まずコマンド入力モードでＥ０Ｈを入力すると、チップは、レジスタ読み出しモードになり、図１８の信号ＡＤＤＲが“Ｌ”→“Ｈ”レベルに変化するとともに、所定の期間の正論理のパルス信号ＡＲＲＳＴにより、図１８の各シフトレジスタの出力ノードＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４はそれぞれ“Ｈ”，“Ｌ”“Ｌ”，“Ｌ”レベルにリセットされる。レジスタ読み出しモード以前にチップが読み出しモードになっていると、図１７のクロックドインバータＣＩＮＶ７の制御信号ＲＥＡＤ／ＮＲＥＡＤはそれぞれ“Ｈ”／“Ｌ”レベルとなっているため、ノードＯＵＴにはカレントミラー回路ＣＭで検出された共通バスラインＩＯo Ｂのデータが転送されている。次にレジスタ読み出しモードになると、信号ＲＥＡＤは“Ｈ”→“Ｌ”レベルに変化するためクロックドインバータＣＩＮＶ７は非活性状態となるが、ノードＯＵＴには電流駆動能力がクロックドインバータＣＩＮＶ７〜１０より小さく設定されたインバータで形成されるラッチ回路ＬＡＴが接続されているため、ノードＯＵＴのレベルはレジスタ読み出しモード以前のレベルに保持される。次にアドレスレジスタの内容を読み出すため、外部制御信号ＮＲＥを“Ｌ”レベルに変化させると図１８のノードＡＤＲのレベルが“Ｌ”→“Ｈ”レベルに変化し、信号ＡＲＥＧ１はノードＡＳ１の“Ｈ”レベルに応答して“Ｈ”レベル変化する。このため図１７のクロックドインバータＣＩＮＶ８は活性状態となり、ノードＯＵＴには内部アドレス信号Ａ０Ｓの論理レベルに対応したデータがラッチされる。図１７の信号ＢＵＳはReady ／Busy入出力端子に出力される信号と逆位相の内部ＢＵＳＹ信号でありレジスタ読み出しモードのときチップはアクセス可能状態であるから、信号ＢＵＳは“Ｌ”レベルとなっている。このため外部制御信号ＮＲＥが“Ｌ”レベルに変化すると、ノードＯＥは“Ｌ”→“Ｈ”レベルに変化し、ノードＯＵＴにラッチされている内部アドレス信号Ａ０Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力される。このとき入出力端子Ｉ／Ｏ０，１，２にはそれぞれ内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓと同位相の信号が出力されるよう構成することにより、１ステップ目の外部制御信号ＮＲＥクロックにより、内部アドレスＡ０〜Ａ２を同時に読み出すことが可能である。次に外部制御信号ＮＲＥを“Ｌ”→“Ｈ”レベルに変化させると、ノードＡＤＲが“Ｌ”レベルとなりクロックドインバータＣＩＮＶ８が非活性状態となる。さらにこの外部制御信号ＮＲＥの変化に応答して図１９に示すように負論理のパルス信号ＡＲＥＧＰＵＬが形成され図１８のシフトレジスタの出力ノードＡＳ１が“Ｈ”→“Ｌ”レベルへ、また出力ノードＡＳ２が“Ｌ”→“Ｈ”レベルへと変化する。このため２ステップ目の外部制御信号ＮＲＥの“Ｈ”→“Ｌ”レベルへの変化で信号ＡＲＥＧ２が“Ｈ”レベルとなり、クロックドインバータＣＩＮＶ９を介して内部アドレス信号Ａ３Ｓの論理レベルに対応したデータがノードＯＵＴにラッチされる。またこのとき、ノードＯＥのレベルも“Ｌ”→“Ｈ”に変化するため、入出力端子Ｉ／Ｏ０には、内部アドレス信号Ａ３Ｓと同位相の信号が出力される。それと同時にＩ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内部アドレスＡ４Ｓと、Ａ５Ｓと同位相の信号が出力されるよう構成されている。２ステップ目で外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化するとパルス信号ＡＲＥＧＰＵＬにより、図１８シフトレジスタ回路の出力ノードＡＳ２は“Ｈ”→“Ｌ”レベルへ、また出力ノードＡＳ３は“Ｌ”→“Ｈ”レベルへ変化する。３ステップ目で外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化すると、信号ＡＲＥＧ３に応答して内部アドレス信号Ａ６Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力される。このとき、入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内部アドレス信号Ａ７Ｓ，Ａ８Ｓと同位相の信号が出力されるように構成される。３ステップ目で外部制御信号ＲＥが“Ｌ”→“Ｈ”レベルに変化すると、シフトレジスタの出力ノードＡＳ４が“Ｈ”レベルに変化するため、信号ＡＲＥＧＰＵＬに応答してシフトレジスタの出力レベルが変化しなくなる。このため第４ステップ目の外部制御信号ＮＲＥクロックを入力しても信号ＡＲＥＧ１〜３は“Ｈ”レベルとならず、最後にノードＯＵＴにラッチされている内部アドレスＡ０Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に出力されることになる。再度レジスタリードコマンドＥＯＨを入力すれば、パルス信号ＡＲＲＳＴによりシフトレジスタの内容がリセットされ、内部アドレスＡ０〜Ａ８を再度読み出すことができる。
【００３３】
次にデータレジスタリード機能について説明する。この機能は書き込みモードでデータ入力後にデータレジスタの内容を確認するため使用される。図１６に示すように、コマンド入力モードでレジスタリードコマンドＥＯＨを入力すると、図５のアドレスバッファ回路にラッチされている内部カラムアドレスを０番地にクリアする正論理のパルス信号ＤＡＴＡＲＰＵＬが発生される。このため、前述の読み出し動作で説明したように、外部制御信号ＮＲＥをクロックで入力すると内部アドレス０番地から最終カラム番地まで、データ入力モードで入力したデータレジスタの内容を連続して読み出すことができる。ただし、前述した読み出しモードの場合、最終のカラムアドレス番地を読み出すと自動的にReady ／Busy出力端子からＢｕｓｙ信号が出力されるが、レジスタ‐読み出しモードでは、前述の信号ＡＤＤＲのレベル変化に応答して、Ready ／Busy出力端子にはＲｅａｄｙ信号が保持され、Ｂｕｓｙ信号が出力されないよう構成されている。さらに、前述した読み出しモードで最終のカラムアドレス番地を読み出すと自動的にロウ・アドレスがインクリメントされるが、レジスタ‐読み出しモードでは、信号ＡＤＤＲによりロウ・アドレスがインクリメントされなよう制御される。このため、データレジスタ読み出しモードでデータレジスタの内容を確認した後、書き込み動作を行なっても、データレジスタ読み出しモード以前に入力された所定のロウ・アドレスのメモリセルに正常にデータレジスタの内容の書き込みを行なうことができる。
【００３４】
次に本実施例の半導体記憶メモリにおいて、電源投入時に内部アドレスレジスタ及びデータレジスタがリセットされる動作を説明する。本実施例では電源投入時は外部制御信号ＮＷＰを“Ｌ”レベルに設定し、電源投入後に外部制御信号ＮＷＰを“Ｈ”レベルに設定することにより、内部アドレスレジスタ及びデータレジスタがリセットされよう構成される。外部制御信号ＮＷＰは、他の外部制御信号にノイズが発生し、チップが誤まってデータレジスタの内容の書き換え、メモリセルへのデータ書き込み／消去を行なうことを防止するため、それらのモードを実行可能か否かを制御するため設けられた外部制御信号である。図２の動作モード表に示されるように、外部制御信号ＮＷＰが“Ｌ”レベルのとき、データ入力、プログラム／消去、メモリセルからデータレジスタへのデータ転送動作が行なわれないようチップは構成される。データ入力動作を禁止するには外部制御信号ＮＷＰが“Ｌ”レベルのとき図５の信号ＰＵＬを“Ｈ”レベルに保持し、内部アドレスのインクリメント動作が行なわれないように構成すると、図１３のデータレジスタ回路のリセット動作を行なうプリチャージ信号ＰＲＥの発生と、信号ＳＥＮ／ＳＥＮＢ，ＲＬＣＨ／ＲＬＣＨ５，ＣＳＬｊによる共通バスラインからデータレジスタのデータ転送及びラッチ動作が禁止されるよう構成すればよい。
【００３５】
図２１（ａ）、（ｂ）、（ｃ）はプログラム／消去のコマンド入力回路の回路図であり、信号ＣＭＤＷＥＳは、コマンド入力モードのとき外部制御信号ＮＷＥに応答して“Ｈ”→“Ｌ”レベルに変化する。またＣＭＤＷＥＳＢはＣＭＤＷＥＳの逆相の信号である。このため、コマンドモードでＩ／Ｏ入出力端子に所定のコマンドコードが入力されると、対応するコマンド入力回路の制御信号が“Ｈ”レベルになる。プログラム／消去の内部動作は、図２１に示すそれぞれのコマンド回路の出力信号ＲＲＯＧ／ＥＲＡＳＥにより制御されているため、外部制御信号ＮＷＰと同相の内部信号ＷＰＳＢで信号ＲＲＯＧ／ＥＲＡＳＥが“Ｈ”レベルになるのを禁止することにより、外部制御信号ＮＷＰが“Ｌ”レベルのときプログラム／消去動作が行なわれないように構成されている。さらにメモリセルからデータレジスタへのデータ転送動作は、Ready ／Busy出力端子に出力される信号と逆相の内部信号が“Ｌ”→“Ｈ”レベルへと変化することを検知して行なわれるため、前述の内部信号ＷＰＳＢでこの信号を“Ｌ”レベルに保持することで外部制御信号ＮＷＰがＬレベルのときデータ転送動作が禁止される。このように外部制御信号ＮＷＰは、データレジスタの内容の書き換え、メモリセルへのデータ書き込み／消去動作を禁止するため使用されるとともに、電源投入時に、内部アドレスレジスタ及びデータレジスタの内容をイニシャライズするためにも使用される。図２１（ｃ）は、リセットパルス発生回路を示しており、外部制御信号ＮＷＰが“Ｌ”→“Ｈ”レベルに変化するとき、正論理のリセットパルスＲＳＴが発生される。このリセット信号ＲＳＴは図４のアドレスバッファ回路に入力されるており、すべてのアドレスバッファ回路の出力信号ＡｉＳは正論理のリセット信号ＲＳＴにより“Ｌ”レベルにリセットされ、内部アドレスは０番地にリセットされる。また図６に示すデータラッチ制御信号発生回路に入力されるリセット信号ＡＲＳＴも、リセット信号ＲＳＴに対応して正論理で出力されるため、データラッチ制御信号発生回路のシフトレジスタの出力ノードのレベルも前述したように所定のレベルに設定される。また図１８に示すアドレスレジスタリード制御回路に入力されるリセット信号ＡＲＲＳＴもリセット信号ＲＳＴに対応して出力されるため、各シフトレジスタ回路の各出力ノードは前述した所定のレベルにリセットされる。また各データレジスタのラッチデータは、リセット信号ＲＳＴにより“１”データにリセットされる。この信号ＲＳＴによるリセット動作は、データ入力モードでデータ入力コマンド８０Ｈを入力した後のデータレジスタ初期設定動作と同じてあり、カラムゲートトランジスタＣＳＬｊが非導通状態で信号ＰＲＥによるプリチャージ動作と、信号ＳＥＮ／ＳＥＮＢ及び信号ＲＬＣＨ／ＲＬＣＨＢによるラッチ動作を行なう。このように構成された不揮発性半導体装置では電源投入時、外部制御信号ＮＣＥ，ＣＬＥ，ＡＬＥが不定状態でも外部制御信号ＮＷＰを“Ｌ”レベルに固定することにより書き込み／消去の誤動作を禁止することができ、電源電圧が所定のレベルになった後外部制御信号ＮＷＰを“Ｌ”→“Ｈ”レベルに変化させることにより確実にチップ内部のラッチ回路をリ��ットすることが可能である。
【００３６】
次に、本発明のさらに異なる実施例を説明する。図３２はアドレスバッファ回路を示し、シンボル表記したアドレスバッファＡＢＵＦは第１の実施例のものと同一のものを示す。本実施例では、カラムアドレスバッファＡ０〜Ａ２の出力側にさらにもう一段のラッチ回路ＡＣＬｉが接続されている。このシンボル表記の内容は図３３に示す通りである。ラッチ制御信号ＲＥＰ，ＲＥＰＢは互いに逆相の信号である。ＲＥＰが“Ｈ”になると、アドレスバッファＡＢＵＦ０〜２の出力信号Ａ０〜２をとり込み、ＲＥＰが“Ｌ”の間データを保持する。このようにしてラッチ回路に現在のアドレスを保存しておき、アドレスバッファ回路自体のアドレスデータを前もってインクリメントすることにより、アドレスバッファ回路のインクリメントに要する時間を短くすることができる。
【００３７】
図３５は、データレジスタにラッチされたデータを、データ出力バッファまで転送する回路である。ＳＤｉＢは、データレジスタにラッチされたデータが、図１３のバスラインＩＯｉ，ＩＯｉＢを通じて、カレントミラー型のセンスアンプに入力されて増幅された後の信号である。ＳＤｉＢは、信号ＣＥＮＡが“Ｈ”となることによりラッチＡに入力され、ＣＥＮＡが“Ｌ”となるとラッチＡがデータを保持する。さらにＣＥＮＢＢが“Ｈ”となるとラッチＢにデータが転送され、ＣＥＮＢＢが“Ｌ”となることによりラッチＢがデータ保持する。このような回路を用いることにより、ラッチＢのデータをチップ外部に出力しながら、データレジスタから次アドレスのデータをラッチＡにとり込むことが可能となる。
【００３８】
本発明の回路をシリアルリードに適用した場合について説明する。図３４は、ランダムアクセスとシリアルアクセスの１サイクル分について、主要信号の動作を示したタイミングチャートである。信号ＰＲＥ，ＢＬＣＤ，ＳＥＮ，ＳＥＮＢ，ＲＬＣＨ，ＲＬＣＨＢは図１３に示した信号であり、ランダムアクセス時は図３４に示したように変化する。アドレス３ステップ入力後あるいはシリアルアクセスの後、ランダムリードに入り、Ｒｅａｄｙ状態になった後、前動作で選択されていたワード線を非選択にし、アクセスしようとするワード線を選択する。この後、信号ＰＲＥが“Ｈ”になり、ビット線及びデータレジスタがプリチャージされる。このとき、ＢＬＣＤは“Ｈ”となっており、ビット線とデータレジスタとは接続されている。その後、ＰＲＥが“Ｌ”となり、次に信号ＳＥＮが“Ｌ”→“Ｈ”→“Ｌ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”→“Ｈ”となることにより、データレジスタ内のノードＢＬｊに“Ｈ”レベルがラッチされる。その後、信号ＲＤＥＮＢＲが“Ｈ”となり、選択した８ｎａｎｄセルのコントロールゲートに所定の電圧が設定される。所定時間後、信号ＳＥＮが“Ｌ”→“Ｈ”、ＳＥＮＢが“Ｈ”→“Ｌ”に変化することにより、図１５のＣＩＮＶ５が活性化されて読み出しデータをセンスする。その後、ＲＬＣＨが“Ｌ”→“Ｈ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”と変化することにより、１ページ分のセンスデータをラッチする。この後、所定時間後に、カラム先頭番地のデータを、データレジスタから図３５の出力ラッチＡ及びＢに転送する。すなわち、信号ＣＥＮに応答して先頭アドレスに対応したデータレジスタの出力ゲートＣＳＬijが開き、前記データがカレントミラー型センスアンプに転送される。同時に、ＣＥＮＡＢを“Ｈ”→“Ｌ”→“Ｈ”とすることにより、このデータはラッチＡまで転送される。このときＣＥＮＡは“Ｌ”→“Ｈ”→“Ｌ”に変化する。ＣＥＮＢＢは、ＮＲＥとほぼ同相の波形で動作する信号であり、ＣＥＮＡＢが最初に“Ｈ”→“Ｌ”→“Ｈ”へ変化するときラッチＢの入力ゲートは開いており、データはラッチＢまで転送される。これと同時に、カラムアドレスカウンタＡＢＵＦ０〜２は、ＰＵＬ１によって、１回インクリメントし、その出力は次アドレスを示す。しかしながら、ＲＥＰは“Ｌ”レベルのままであるため内部アドレスは先頭アドレスを示したままとなる。以上の動作を、ランダムアクセスの時間内に行い、Ready ／Busy信号を“Ｈ”として、ランダムリードが終了したことをチップ外部に知らせる。続いてシリアルアクセスを行う場合、外部制御信号ＮＲＥが“Ｌ”となると、先頭アドレスデータはラッチＢから、データ出力バッファを通して、外部に出力される。これと同時に、チップは、次アドレスのデータをラッチＡに転送する動作を行う。すなわち、先頭アドレスのデータを出力するための制御信号ＮＲＥのクロック入力に応答して、信号ＲＥＰは出力され、ＡＢＵＦ０〜２の次アドレスのデータをアドレス出力ラッチＡＣＬ０〜２にとり込む（このあと、信号ＰＵＬ１によってカラムアドレスバッファをインクリメントし、ＡＢＵＦ０〜２のデータはさらに次の番地を示す。）。次アドレスに対応したデータレジスタから、信号ＣＥＮ，ＣＥＮＡＢによって、ラッチＡに次アドレスのデータが転送される。その後、制御信号ＮＲＥが“Ｈ”となり、先頭アドレスのデータ出力が終了すると、ＣＥＮＢＢも“Ｈ”となり、ラッチＡの次アドレスのデータがラッチＢに移される。このように、制御信号ＮＲＥのクロック入力に対してｎ番地のデータを出力し、これと同時にｎ＋１番地のデータをデータレジスタから転送することにより、チップ外部から見たシリアルアクセスタイムは、ラッチＢからデータ出力バッファを通して出力する時間となり、データ出力のサイクルタイムを短くすることができる。本実施例では、アドレスバッファＡＢＵＦ０〜２のデータは、そのとき出力しているデータに対して２アドレス先を示し、アドレス出力ラッチＡＣＬ０〜２のデータは１アドレス先を示している。このため、カラム最終番地のデータを出力し終った後に、ローアドレスＡ３Ｓ〜Ａ８Ｓをインクリメントするための信号が必要となる。図３２に示すように、本実施例では、アドレスバッファＡＢＵＦ３の入力信号として信号ＰＵＬ２が入力されている。図３５には信号ＰＵＬ２を出力する回路を示している。ＮＲＥクロックによりシリアルアクセスを行い、カラム最終番地の１つ前のアドレスのデータを出力するとき、アドレス出力ラッチＡＣＬ０〜２はカラム最終番地を示す。これに対応して、カラム最終番地であることを示す信号ＣＯＬＥＮＤが出力される。カラム最終番地のデータを出力するために制御信号ＮＲＥのクロックが入ると、図３６の回路において、ＮＲＥの立ち下がりに対して、ノードＮＡにパルス信号が出力される。このとき、ＮＡＮＤ１のもう一方のゲートには“Ｈ”が入力されており、このためフリップフロップＦ１はセットされ、ノードＮＢは“Ｈ”レベルとなる。最終番地のデータを出力し終って制御信号ＮＲＥが“Ｈ”となると、ＮＡＮＤ２を通じてＰＵＬ２にＨレベルが出力され、遅延回路ｄｅｌａｙ３を通してフリップフロップＦ１がリセットされるまで、ＰＵＬ２は“Ｈ”レベルを保つ。遅延回路ｄｅｌａｙ２の遅延時間は、カラム最終番地の１つ前でＣＯＬＥＮＤが“Ｈ”レベルとなるので、そのときの制御信号ＮＲＥのクロックによりノードＮＡに出力されるパルスを拾わないように、設定される。このように、最終番地のデータを出力したことを検知してＰＵＬ２が出力され、アドレスバッファＡ３〜Ａ８をインクリメントし、次のページに対してのランダムアクセスを行う。
【００３９】
次に、不良ビット線が存在するときにおいても適正に書き込みを行えるようにした例を説明する。
【００４０】
図３７は上述の本実施例のチップにおいてデータ入力コマンドを入力した後における内部プリセット動作を説明するためのフローチャートである。このシーケンスで書き込みを行うと、Ａｌで配線されたビット線がソース線にショートしているような不良ビット線が存在する場合には、以下に述べるような問題がある。
【００４１】
即ち、通常このような不良ビット線のカラムアドレスは、ヒューズの切断等により、リダンダンシー回路で記憶されている。この不良ビット線のアドレスが選択された場合、この不良ビット線の代わりに、カラムリダンダンシーのビット線が選択されるように構成されている。しかしながら、図３７に示すプリチャージ動作及びデータレジスタの初期データプリセット動作は、カラムアドレスに関係なく、全てのビット線に対して行われる。このため、図１３に示すように、リダンダンシー回路により救済される前の不良ビットのデータレジスタも、ゲートに信号ＰＲＥが入力されたトランジスタが導通状態となるため書き込みインヒビットの“１”データにプリセットされる。この場合以下に述べるような問題が生じる。図１３のデータラッチ回路において、データレジスタのラッチ回路の電源ＶＢＩＴＨは、外部電源Ｖccから、チップ内蔵の昇圧回路により供給される電源ＶＤＰＩ（１０Ｖ）に、切り替わり、信号ＢＬＣＤも０Ｖから内部電源の１２Ｖに変化する。このとき、前述の不良ビット線が接続されたデータレジスタのノードＢＬｊは、前述のプリセット動作によりハイレベルとなっているため、クロックドインバータＣＩＮＶ６のＰチャネルトランジスタが導通状態となっており、電源ＶＢＩＴＨからグランド電位にリーク電流が流れる。電源ＶＤＰＩは昇圧回路の出力であるため、電流供給能力は通常１ｍＡ以下と小さい。このため、不良ビット線を介してリーク電流が流れると、電源ＶＤＰＩの電位は、１２Ｖより低下する。これに伴って、他の書き込みインヒビットのビット線電位も１２Ｖより低下することになり、誤書き込みが生じるという問題が生じる。
【００４２】
図３８は、この問題を解決した改良された本発明の他の実施例の書き込み動作を示すフローチャートである。また図３９は、この実施例のセンスアンプ・データレジスタの回路図である。本実施例では、データ入力コマンドが入力されると、各ビット線に接続されているＮチャネルトランジスタＴｒＮｌを介して、各ビット線が充電される。ビット線充電後所定の読み出し時間をおいて信号ＢＬＣＤをハイレベルにして、ビット線のデータをデータレジスタに転送する。この所定の時間の間、全てのセレクト線は非選択状態に設定される。このため、リークがあるビット線のレベルはロウレベルに低下し、ビット線リークのない正常なビット線のレベルはハイレベルのままとなる。このビット線のレベルがデータレジスタにラッチされる。このようなビット線リークテストを行い、不良ビット線が接続されるデータレジスタには、メモリセルのデータに拘わりなく、書き込みデータとしての“０”データをラッチし、データレジスタ内のノードＢＬｊのレベルをロウレベルにプリセットする。また、正常なビット線が接続されるデータレジスタには、書き込みデータとしての“１”データをラッチし、データレジスタ内のノードＢＬｊのレベルをハイレベルにプリセットする。図３８に示すように、このビット線リークテストモードが終了すると、アドレス入力モードで指定される所定アドレスから書き込みデータがデータレジスタに入力され、その後書き込みが実施される。
【００４３】
このように、本実施例では、書き込み時に、不良ビット線が接続されるデータレジスタの内容は“０”データとなっている。このため、このデータレジスタ内のクロックドインバータＣＩＮＶ６のＰチャネルトランジスタＴｒＰｌは、非導通状態となっている。このため、書き込み動作が開始されてＢＬＣＤが１２Ｖとなっても、電源ＶＢＩＴＨからグランドにリーク電流が流れることはなく、ＶＢＩＴＨの電圧は低下しない。
【００４４】
このビット線リークテストによるデータレジスタプリセット動作は、たとえば、ＦＦ等のリセットコマンドが入力された際に行うよう構成してもよい。即ち、この場合には、書き込み開始前、つまり、データ入力コマンドを入力する前に、ＦＦリセットコマンドを実行する。これにより、不良ビット線が接続されたデータレジスタの内容は“０”データにプリセットされ、正常なビット線が接続されたデータレジスタの内容は“１”データにプリセットされる。この後、データ入力コマンドを実行し、所定のアドレスからデータを入力した後書き込み動作を行うようシステムを構成してもよい。
【００４５】
以上説明してきたように、本発明の実施例によれば、入力されたアドレス番地から１ページ分のデータレジスタの内容を連続的に読み出した後、チップがアクセス不可である事を示すＢＵＳＹ信号をチップ外部に出力するとともに、自動的にロウ・アドレスをインクリメントし、メモリセルのデータをデータレジスタに転送することができ、チップ外部で１ページ分のアドレス管理することなく、任意のデータ長のメモリデータを連続読み出しすることができる。
【００４６】
また、入力アドレスで指定された所定のアドレスから任意アドレスまでのデータを入力すると、その１ページ内のアドレスのデータレジスタの内容が所定の値に自動的に認定されるため、１ページより小さいサイズの書き込みを実行する際１ページ分のデータを入力することなく書き込みを実行することができるので、書き込みに要する時間を短縮することができる。さらに、プログラム・消去プロテクト信号で電源投入時のチップ内部リセット動作を行なっているため、パワーオンリセット回路を使用することなく確実にチップ内容をリセットすることができる。
【００４７】
【発明の効果】
本発明によれば、コマンド入力モードでレジスタリードコマンドを入力して、アドレスバッファとデータレジスタの内容をデータ入出力端子から出力させるようにしたので、書き込み不良ビットを特定することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリのブロック図であって、制御回路からReady/Busy出力するようにした、ブロック図。
【図２】本発明の半導体メモリの動作モードを説明する図表であって、「プログラム・イレーズ中」および「リード（セル→レジスタ）」モードにおいてReady/Busyが“"L”とした図表。
【図３】本発明の半導体メモリの読み出し動作のタイミング図であって、セルからデータレジスタ転送中（ｂ）および（ｄ）に“Busy”状態とした、タイミング図。
【図４】本発明のアドレスバッファ回路の回路図であって、図５のブロックABUFの詳細回路を示し、データ入力端子I/Oｎから初期値を直接セット可能とした、回路図。
【図５】本発明のアドレス入力手段の回路図であって、バイナリカウンタを構成する、回路図。
【図６】本発明のアドレスラッチ制御信号発生回路の回路図であって、図５のアドレス入力手段としてのバイナリカウンタの夫々のグループ（上・中・下）に初期値をラッチさせるラッチパルスLP1〜LP3を生成するようにした、回路図。
【図７】シフトレジスタ回路の回路図であって、図６の第1のシフレジスタの詳細を示す図。
【図８】シフトレジスタ回路の回路図であって、図６の第２のシフレジスタの詳細を示す図。
【図９】図５のアドレス入力手段の動作を説明するための内部信号タイミングチャート。
【図１０】本発明の半導体メモリを読み出し制御プログラムシーケンス図。
【図１１】本発明の半導体メモリを多数個接続して使用する場合の接続例であり、Ready/Busy等の制御信号が共通接続されている例。
【図１２】本発明の半導体メモリの書き込み動作のタイミング図であって、データインプットコマンド80Hに続いて、カラムアドレス、ロウアドレス、および書き込みデータが取り込まれる、タイミング図。
【図１３】データインプット前にレジスタデータを“１”にイニシャライズするデータレジスタ回路。
【図１４】本発明の半導体メモリの書き込み動作のタイミング図。
【図１５】本発明の半導体メモリの書き込み制御プログラムシーケンス図であって、イニシャライズにより図３１で必要であったダミーデータの入力が不要になっている、シーケンス図。
【図１６】本発明の半導体メモリのレジスタリード動作を説明するための動作タイミング図であって、制御信号の組合せによりコマンドモードとなり、レジスタリードコマンドE0Hが取り込まれ、アドレスデータおよびレジスタデータが出力される、タイミング図。
【図１７】本発明の半導体メモリの出力回路の回路図。（出力バッファ。）
【図１８】本発明のアドレスレジスタリード制御回路の回路図であって、バイナリカウンタからアドレスを出力バッファに転送する制御信号を発生する、回路図。
【図１９】図１７の出力回路のアドレスレジスタリード動作を説明するための内部信号タイミングチャート。
【図２０】本発明の半導体メモリの電源投入時のリセット動作のタイミング図（［００３８］参照）。
【図２１】本発明の半導体メモリの電源投入時のリセット動作を説明するためのコマンド回路とリセット信号発生回路（［００３９］参照）。
【図２２】  NAND接続において、メモリセル動作を説明するための図面。
【図２３】メモリセル動作を説明するための図面であって、電荷注入とデータとの対応を示す図。
【図２４】メモリセル動作（消去動作）を説明するための図面。
【図２５】従来の読み出し動作を説明するための図面。
【図２６】従来のReady/Busy出力なしの、不揮発性半導体装置のブロック図。
【図２７】従来の不揮発性半導体装置の動作モードを説明する表。
【図２８】従来の不揮発性半導体装置の読み出し動作のタイミング図（［０００７］参照）。
【図２９】従来の不揮発性半導体装置の書き込み動作のタイミング図。
【図３０】従来の不揮発性半導体装置の読み出すための制御プログラムシーケンス図。
【図３１】従来の不揮発性半導体装置を書き込むための制御プログラムシーケンス図であって、ダミーデータの入力が必要な場合のシーケンス図。
【図３２】パイプライン動作可能なアドレスバッファ回路の他の例。
【図３３】ラッチ回路の詳細図。（図３２のＡＬＣｉブロックの詳細。）
【図３４】図３２のアドレスバッファ回路におけるランダムアクセスとシリアルアクセスの１サイクル分における主要信号のタイミングチャート。
【図３５】データレジスタ中のデータをデータ出力バッファに転送する回路。（パイプライン動作を実現。）
【図３６】パルス信号ＰＵＬ２を出力する回路（［００４２］参照）。
【図３７】本発明のデータレジスタイニシャライズ動作を含む、書き込み動作フローチャート。
【図３８】本発明のビット線リークテストによりデータレジスタをイニシャライズする動作を含む、書き込み動作フローチャート。
【図３９】本発明のビット線リークテストを実現するためのセンスアンプ／データレジスタの１例としての回路図。
【符号の説明】
１０１  ドレイン側セレクト線
１０３  ソース側セレクト線
１０５  カラムアドレスバッファ
１０７  ロウアドレスバッファ
１０９  コマンドデコーダ
１１１  Ｉ／Ｏ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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