(57)【特許請求の範囲】
【請求項１】
第１のトンネル接合デバイスを含むメモリ記憶素子を溶解する方法であって、
第２のトンネル接合デバイスを有する制御素子を前記メモリ記憶素子と直列に接続することにより、直列組合せを形成するステップと、
前記直列組合せに適切な電流を印加することにより、前記メモリ記憶素子の前記第１のトンネル接合デバイスを溶解するステップと、
その間、前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップ
を含み、
前記制御素子の断面積が前記メモリ記憶素子の断面積より大きいことからなる、方法。
【請求項２】
前記第２のトンネル接合デバイスは、固有の溶解閾値電圧を有し、前記保護するステップが、前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記固有の溶解閾値電圧を超えないようにするステップによって実行される、請求項１記載の方法。
【請求項３】
前記溶解閾値電圧を超えないようにするステップは、前記直列組合せにセンスアンプを接続し、適切な電圧と前記直列組合せを通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記直列組合せを通る前記電流を適切な値に制御することによって実行される、請求項２記載の方法。
【請求項４】
前記検知される適切な電圧は、基準トンネル接合デバイスを電流源に電気的に結合することによって決定される電圧である、請求項３記載の方法。
【請求項５】
基準トンネル接合デバイスを提供するステップをさらに含む請求項２の方法であって、
前記溶解閾値電圧を超えないようにするステップは、前記直列組合せにセンスアンプを接続し、適切な電圧と前記基準デバイスを通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記直列組合せを通る前記電流を適切な値に制御することによって実行される、方法。
【請求項６】
前記基準デバイスは、前記メモリ記憶素子と前記制御素子との前記直列組合せにカレントミラー構成で接続される、請求項５記載の方法。
【請求項７】
第２の固有の溶解閾値電圧を有する第２のトンネル接合デバイスを備えた制御素子と直列組合せにおいて接続された、第１の固有の溶解閾値電圧を有する第１のトンネル接合デバイスを含むメモリ記憶素子を溶解する方法であって、前記直列組合せが、前記第２の固有の溶解閾値電圧より低いかまたはほぼ等しい第３の固有の溶解閾値電圧を有する第３のトンネル接合デバイスを備える基準素子に並列に接続されており、
前記直列組合せに適切な電流を印加することにより、前記メモリ記憶素子の前記第１のトンネル接合デバイスを溶解し、その間、適切な電圧と前記基準素子を通る電流とのうちの少なくとも１つのパラメータを検知するステップと、
前記検知されたパラメータに従って、前記直列組合せを通して印加される前記適切な電流を適切な値に制御し、それによって前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップ
を含み、
前記保護するステップを、前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記第２の固有の溶解閾値電圧を超えないようにすることによって実行することからなる、方法。
【請求項８】
複数のメモリ記憶素子を有するメモリをプログラムする方法であって、各メモリ記憶素子が第１の固有の溶解閾値電圧を有する第１のトンネル接合デバイスを含んでおり、
ａ）第２の固有の溶解閾値電圧を有する第２のトンネル接合デバイスを備えた制御素子を、前記メモリ記憶素子の各々と直列に接続することにより、直列組合せを形成するステップと、
ｂ）前記直列組合せに対し適切な電流を印加することにより、各選択されたメモリ記憶素子の前記第１のトンネル接合デバイスを選択的に溶解するステップと、
ｃ）各選択されたメモリ記憶素子の前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記第２の固有の溶解閾値電圧を超えないようにすることにより、前記選択されたメモリ記憶素子の前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップと、
ｄ）各選択されたメモリ記憶素子に対し前記ステップ（ｂ）および（ｃ）を繰返すステップ
を含む、方法。
【請求項９】
前記制御素子の前記トンネル接合の前記第２の固有の溶解閾値電圧より低いかまたはそれとほぼ等しい第３の固有の溶解閾値電圧を有するトンネル接合デバイスを含む基準素子を、前記直列組合せと並列に提供するステップと、
前記基準素子にセンスアンプを接続し、適切な電圧と前記基準素子を通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記適切な電流を制御するステップ
をさらに含む、請求項８記載の方法。
【請求項１０】
メモリ構造であって、
電流源からの電流により所定状態に制御されるように構成されたメモリ記憶素子と、
トンネル接合デバイスを備えた制御素子であって、前記メモリ記憶素子に電気的に結合され、かつ、前記メモリ記憶素子の状態を制御するように構成された制御素子と、
前記電流源からの電流を印加することにより前記メモリ記憶素子の状態を選択的に制御するときに前記制御素子を溶解から保護するために前記制御素子に対する基準として構成される基準素子
を備える、メモリ構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ構造を含む集積回路に関し、及び、かかるメモリ構造を作製する方法と電子機器（または電子デバイス）においてかかるメモリ構造を使用する方法に関する。
【０００２】
関連出願の相互参照
この出願は、２００２年４月２日に出願された、同時係属中であり本願と同一の譲受人に譲渡された米国特許出願第１０／１１６，４９７号の一部継続出願である。
【０００３】
【従来の技術】
コンピュータおよび他の電気機器の価格が下落し続けているのに伴い、メモリデバイスおよびハードドライブ等の記憶装置の製造業者は、製造するコンポーネントのコストを下げることを余儀なくされている。同時に、コンピュータ、ビデオゲーム、テレビおよび他の電気機器の市場は、イメージ、写真、ビデオ、映画、音楽および他の頻繁に記憶されるデータ（記憶集約データ）を格納するためにますます大量のメモリを必要としている。このため、記憶装置の製造業者は、コストを低減することに加えて、製造する装置の記憶密度を増大させなければならない。メモリ記憶密度を増大させると同時に記憶部を製作するために必要なコストを低減するというこの傾向は、長年にわたって続いており、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤおよびＤＶＤ−Ｒ類等の光記憶媒体でさえも、装置サイズの制限およびコストが問題となっている。したがって、経済的で大容量のメモリ構造とかかるメモリ構造の制御方法とが必要とされている。従来、制御素子として抵抗素子、トランジスタおよびダイオードが使用されてきたが、それらは、速度、シリコン領域要件および「スニークパス（sneak path）」を生じるという様々な欠点を有していた。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、より低コストかつ大容量のメモリ構造、及びかかるメモリ構造の制御方法を提供することである。
【０００５】
本発明の特徴および利点は、当業者には、添付図面及び以下の詳細な説明から容易に明かになろう。
【０００６】
【課題を解決するための手段】
本明細書を通じて、「水平」という用語は、基板に対して略平行であるかまたは多層構造の層に対して略平行であることを意味し、「垂直」という用語は、基板に対して略垂直であるかまたは多層構造の層に対して略垂直であることを意味する。
【０００７】
本発明によれば、アンチヒューズトンネル接合デバイスを含むメモリ記憶素子を有するメモリに対する制御素子としてトンネル接合デバイスを使用する方法が開示される。この方法は、かかるアンチヒューズデバイスを含むメモリ記憶素子のトンネル接合デバイスを選択的に溶解（fusing。融合または溶断。以下同じ）するステップを含む。この方法の第１実施形態では、第２のトンネル接合デバイスを含む制御素子がメモリ記憶素子と直列に接続されることにより、直列組合せが形成される。制御素子の第２のトンネル接合デバイスを溶解から保護している間、直列組合せに適切な電流を印加することにより、メモリ記憶素子の第１のトンネル接合デバイスを溶解する。本発明の他の態様は、制御素子としてのトンネル接合デバイスの使用に対して特に適合された様々なメモリ構造を含む。様々なメモリ構造の実施形態は、制御素子としてトンネル接合デバイスを使用するために、後述する特定の方法での使用に特に適合される。これらのメモリ構造についても詳細に後述する。かかる方法と特別に適合されたメモリ構造とは、集積回路、記憶装置および他の電子機器のメモリに使用される。
【０００８】
【発明の実施の形態】
図１は、本明細書で開示するメモリセル構造を利用することができる、クロスポイントメモリアレイ１０の１実施形態の概略図である。メモリ配列１０は、行選択導線Ｒ０、Ｒ１、Ｒ２と列選択導線Ｃ０、Ｃ１、Ｃ２とを含む。メモリセル２０は、各行選択導線Ｒ０、Ｒ１またはＲ２と各列選択導線Ｃ０、Ｃ１またはＣ２との間に接続される。行選択導線と列選択導線を、便宜上それぞれ「行」および「列」という用語で呼ぶが、実際には、メモリセル２０は必ずしも物理的に行と列とに配置される必要はないことが理解されよう。各メモリセルは、第１の選択線と第２の選択線とにより一意にアクセスまたは選択され、それらの各々は、様々な方法で方向付けることができるものである。また、列線は行線に対して直交しなくてもよいが、理解を容易にするためにそのようなものとして図示している。
【０００９】
図２は、電極Ｅ２によって制御素子２５に電気的に接続されたメモリ記憶素子２３を含む、メモリセル２０の１実施形態の簡略化した電気ブロック図である。メモリ記憶素子２３と制御素子２５とは、電極Ｅ１と電極Ｅ３との間に直列に接続される。電極Ｅ１〜Ｅ３は、導体、導電領域または他の導電性構造等の導電素子から構成されるが、電極Ｅ２は１つまたは複数の導電素子から構成することができるということが理解されよう。
【００１０】
メモリ記憶素子２３は、状態変化（change-of-state）メモリ記憶素子として構成され、制御素子２５は、状態変化メモリ記憶素子のための制御素子として構成され、メモリ記憶素子２３に電流を供給する。より詳細には、メモリ記憶素子２３は、制御素子より低いエネルギーレベルで予測可能にかつ確実に破壊（または絶縁破壊）するように構成され、制御素子２５のトンネル接合領域は、メモリの制御素子として持続的動作を行うように構成される。
【００１１】
メモリ記憶素子２３は、電流が流れる有効断面積を含み、同様に、制御素子２５は、電流が流れるそれ自体の有効断面積を有する。たとえば、かかる有効断面積を、素子と素子の両側（またはいずれかの側）の電極との間の境界部のオーバラップにより画定することができる。本明細書で開示するメモリ構造では、制御素子２５とメモリ素子２３とは同じデバイスタイプとすることができ、制御素子２５は、メモリ記憶素子２３の断面積と略等しいかまたはそれより大きい断面積を有することができる。たとえば、それぞれの有効断面積を、メモリ記憶素子が制御素子より低いエネルギーレベルで破壊するように製作することができる。言換えれば、制御素子の断面積とメモリ記憶素子の断面積との比を、メモリ記憶素子が状態変化メモリ記憶素子として機能し、制御素子が、メモリ記憶素子のための制御素子として持続動作を行うように構成された制御素子断面積を有するように選択することができる。従って、この方法によれば、メモリ記憶素子２３は、制御素子２５より低いエネルギーレベルで状態を変化させ、それによりメモリ記憶素子をプログラムするのが可能になる。このように、メモリセルは、メモリ記憶素子を破壊させるために十分なエネルギーをそのセルに選択的に供給することによってプログラムされる。それより少ない量のエネルギーをメモリセルに供給し、電流がそのセルを流れるか否かを検知することによって、メモリセルは読出される。例示的な例として、この方法では、制御素子の断面積とメモリ記憶素子の断面積との比を、約２〜２０の範囲とすることができる。
【００１２】
制御素子２５がメモリ記憶素子２３のための制御素子として確実に動作を持続するようにする他の方法を以下に説明する。それらの方法のいくつかにおいて、制御素子２５は、メモリ記憶素子２３の断面積と略等しい断面積を有することができる。
【００１３】
メモリ記憶素子２３は、プログラム可能なトンネル接合デバイス等のアンチヒューズデバイスとすることができる。アンチヒューズデバイスは、誘電破壊型デバイス（dielectric rupture type device）かまたはトンネル接合デバイスのいずれとすることも可能である。トンネル接合は、酸化金属、熱成長酸化物（thermally grown oxide）もしくは堆積酸化物または窒化物から形成することができる。また、メモリ記憶素子２３は、様々なデバイスタイプで具現化することができ、ポリシリコンまたは多結晶シリコン、アモルファスシリコン、微結晶シリコン、金属フィラメントエレクトロマイグレーション（金属フィラメント電気移動法）、トラップ誘導ヒステリシス（trap induced hysteresis）、強誘電コンデンサ、ホール効果またはポリシリコン抵抗体等の様々な半導体材料を含むことができる。メモリ記憶素子２３の他の実施形態は、フローティングゲート（浮遊ゲート）としてトンネリング磁気抵抗または容量性素子を含む。さらに、メモリ記憶素子２３を、読出し専用ＬｅＣｏｍｂｅｒまたはシリサイドスイッチ（silicide switch）あるいは書込み−消去−書込み相変化型材料を含む書換え可能相変化型材料とすることができる。また、メモリ記憶素子２３は、ＰＩＮダイオードまたはショットキーダイオードから構成することも可能である。
【００１４】
一般に、制御素子２５は、トンネル接合デバイスまたはＰＮ、ＰＩＮもしくはショットキーダイオードから構成することができる。使用することができる他のダイオードには、ツェナーダイオード、アバランシェダイオード、トンネルダイオード、およびシリコン制御整流器等の４層ダイオードデバイスが含まれる。また、制御素子２５は、接合電界効果またはバイポーラトランジスタとすることができる。制御素子２５は、記憶素子２３の状態を変化させることができるように適切な電流を伝達するための十分な大きさを有する。制御素子がダイオードを含む場合、ダイオードを、ドープポリシリコン（doped polysilicon）、アモルファスシリコンまたは微結晶シリコンを使用して形成することができる。
【００１５】
また、メモリ記憶素子２３と制御素子２５とは、同じデバイスタイプとすることも可能であり、その場合、共に、たとえばトンネル接合デバイス、ショットキーダイオードまたはＰＩＮダイオードから構成することができる。
【００１６】
簡潔にするために、開示するメモリ構造を、メモリ記憶素子と制御素子との両方においてトンネル接合デバイスを使用するものとして説明するが、メモリ記憶素子と制御素子とを上述したように実施することができるということが理解されよう。
【００１７】
１例として、開示するメモリ構造を、集積回路の様々な構造間に支持および分離（または絶縁）を提供する層間誘電体（ＩＬＤ：interlayer dielectric）を含む集積回路として示す。かかる層間誘電体は、たとえば、二酸化ケイ素、窒化ケイ素またはＴＥＯＳ（テトラエチルオルソシリケート）等の絶縁性材料から構成することができる。層間誘電体を、化学気相成長（ＣＶＤ。化学蒸着法）、気圧ＣＶＤ（atmospheric pressure ＣＶＤ）、低圧ＣＶＤ（low pressure ＣＶＤ）、プラズマ促進ＣＶＤ（plasma enhanced ＣＶＤ）、物理蒸着（ＰＶＤ）およびスパッタリング等のいくつかの異なる技術を使用して堆積することができる。便宜上、かかる誘電体（または絶縁膜）の領域および層を、図面では参照記号ＩＬＤで示す。
【００１８】
図３および図４は、第１の導電体３３上に堆積されたメモリ記憶素子２３を含むメモリセルの１実施形態を概略的に示す。第１の導電体３３に対して側方にまたは横方向に隣接する第２の導電体３５上に制御素子２５が堆積される。このため、メモリ記憶素子２３と制御素子２５とは、水平に、横方向にまたは側方に分離されており、各々は概ね水平な平面の広がりを有することができる。第１および第２の導電体３３および３５は、ほぼ同一平面上にあることが可能であり、メモリ記憶素子２３および制御素子２５もまたほぼ同一平面上にあることが可能である。第１および第２の導電体３３および３５の上に誘電体層４１が堆積され、誘電体層４１は、メモリ記憶素子２３と制御素子２５の上に開口４７および４９を有する。誘電体層４１上には導電層３７が堆積され、導電層３７は、メモリ記憶素子２３と制御素子２５との間に電極を形成するために開口４７および４９内に延在する。
【００１９】
メモリ記憶素子２３を、第１の導電体３３の酸化物から形成することができ、制御素子２５を、下にある第２の導電体３５の酸化物から形成することができる。代替的にメモリ記憶素子２３を、第１の導電体３３の酸化物とは異なる酸化物から形成することができ、制御素子２５を、第２の導電体３５の酸化物とは異なる酸化物から形成することができる。また、メモリ記憶素子２３を、たとえば、堆積酸化物層または完全に酸化した堆積金属層とすることができる非パターン化酸化物層の一部とすることも可能である。同様に、制御素子２５を、たとえば堆積酸化物層または完全に酸化した堆積金属層とすることができる非パターン化酸化物層の一部とすることができる。
【００２０】
図５および図６は、複数のメモリセルを含むメモリ構造の１実施形態の断面図を概略的に示すものであり、各メモリセルは、導電性の井戸またはタブ２７のリムエッジ（または縁部のエッジ）と、リムエッジに垂直方向に隣接する導電体８３３または８３７との間に配置されたメモリ記憶素子２３を含んでいる。さらに、各メモリセルは、導電性タブ２７の底面と、その底面に垂直方向に隣接する導電体８３３または８３５との間に配置された制御素子２５を有する。メモリ記憶素子２３および／または制御素子２５は、水平に平面の広がりを有することができ、水平または垂直方向に分離することができる。
【００２１】
図５および図６のメモリセルを、たとえば積層体で実施することができるが、この場合、所与の導電性タブ２７のリムエッジに垂直方向に隣接する導電体８３３が、隣接する層にある導電性タブ２７の底面に垂直方向に隣接する。
【００２２】
１例として、クロスポイントメモリ構造において、導電体８３３を行選択線とすることができ、導電体８３５および８３７を列選択線とすることができる。また、１例として、導電性タブ２７を、かかる導電性タブ２７のリム（縁部）に垂直方向に隣接する導電体８３３に対して横方向にずらすことができる。かかる横方向のずれを使用して、たとえばメモリトンネル接合酸化物領域２３の領域を制御することができる。結果として、導電性タブ２７は、隣接する層内の垂直方向に隣接する別の導電性タブ２７に対して横方向にずれる。
【００２３】
メモリ記憶素子２３を、導電性タブ２７の酸化物から形成することができ、制御素子２５を、導電性タブ２７の底面に垂直方向に隣接する導電体８３３または８３５の酸化物から形成することができる。代替的に、メモリトンネル接合酸化物領域２３を、導電性タブ２７のリムの酸化物とは異なる酸化物から形成することができ、制御トンネル接合酸化物領域２５を、導電体８３３または８３５の酸化物とは異なる酸化物から形成することができる。また、メモリ記憶素子２３を、たとえば堆積酸化物層かまたは完全に酸化した堆積金属層とすることができる非パターン化酸化物層の一部とすることも可能である。同様に、制御素子２５を、たとえば堆積酸化物層かまたは完全に酸化した堆積金属層とすることができる非パターン化酸化物層の一部とすることができる。
【００２４】
図７は、本発明に従ってメモリにおいて作製されたメモリ構造の実施形態を使用した１例を示す概略図である。明瞭にするために、図７および図９ないし図１１では、メモリ記憶素子２３と制御素子２５とに対し異なる記号を使用するが、本発明のいくつかの実施形態では、それらの物理的構造は同様であってもまったく同一であってもよい。図７および図９ないし図１１において、回路接地を、参照数字９２０により従来の接地記号によって示す。図２ないし図４に示したように、各メモリセル２０は、制御素子２５に電気的に結合されたメモリ記憶素子２３を備える。メモリセル２０を、行選択導線Ｒ０、Ｒ１、またはＲ２と列選択導線Ｃ０、Ｃ１、Ｃ２、またはＣ３を使用して選択的にアドレス指定することができる。図７において、列選択線Ｃ０、Ｃ１、Ｃ２、およびＣ３には、センスアンプ９４０が電気的に結合されている。同様に、行選択導線Ｒ０、Ｒ１、およびＲ２にセンスアンプ（図示せず）を電気的に結合することができる。図面を簡略化するために、列選択デバイスを列選択線Ｃ３に対してのみ示すが、各列選択線ごとにかかるデバイスが存在しうることは容易に理解されよう。ＦＥＴデバイス９５５は、たとえば、パッド９５８から印加される書込みゲート信号ＷＧによって制御されるＥＦＴデバイス９５７によりゲート制御されたときに、電源パッド９５６から選択的に列線Ｃ３にアレイ公称電圧（array nominal voltage）Ｖａを接続する。
【００２５】
図８は、本発明によって作製されたメモリセル構造の記憶素子アンチヒューズとしてかまたは制御素子として使用することができるタイプのトンネル接合デバイスに対する、非線形抵抗対電圧特性曲線を示すグラフである。図８において、垂直軸８１０は、対数スケールで示すトンネル接合抵抗Ｒである。水平軸８２０は、同様に対数スケールで示す印加電圧Ｖａである。Ｖｆｕｓｉｎｇ、すなわちトンネル接合デバイスが溶解する固有の閾値電圧（特性閾値電圧）（たとえば、約２Ｖ±約１Ｖとすることができる）を、電圧軸に沿って示す。図８において曲線８３０によって示すように、印加電圧Ｖが変化するとき、抵抗Ｒは広範囲にわたって非線形に変化する。抵抗は、図８の右側に示す溶解電圧Ｖｆｕｓｉｎｇにおける約１０５〜１０６Ωから、図８の左側に示すたとえば約１０ｍＶの低印加電圧の場合の１０８Ω程度の高さまで、典型的には１〜２桁非線形に上方に変化する。
【００２６】
本発明は、いかなる特定の動作理論の結果にも限定されるものと解釈されるべきではないが、図８に示す現象は、本明細書で開示する実施形態のうちのいくつかの機能および性能に寄与するものと考えられる。特に、低バイアス電位におけるトンネル接合デバイスの抵抗が高いことにより、選択されていないメモリセルの寄生「スニークパス」の影響が低減される。
【００２７】
図９は、本発明に従って作製されたメモリ構造の使用を示す回路図である。電気エネルギーが、電流源９１０から、メモリ記憶素子２３と制御素子２５との直列組合せから構成されるメモリセル２０に印加される。メモリ記憶素子２３と制御素子２５のそれぞれにかかる電圧が、共通の直列電流、及び、メモリ記憶素子２３と制御素子２５のそれぞれの抵抗によって決まることが理解されよう。制御素子２５のトンネル接合デバイスを、ステアリング素子として使用するために、メモリ記憶素子２３の抵抗と比較して低い抵抗を有するように作製することができる。１例として、トンネル接合デバイスを、上述したように、メモリ記憶素子２３の断面積より広い断面積を有する制御素子２５のトンネル接合を形成することによって、適切に低い抵抗を有するように作製することができる。適切な断面積比は、約２：１以上、たとえば約２０：１までである。このように、制御素子２５の断面積を、メモリ記憶素子２３の断面積の少なくとも２倍で作製することができる。２０：１より高い断面積比を使用することもできるが、それには制御素子２５のトンネル接合デバイスのための面積を増大させることが必要であり、そのためデバイス密度が低くなりコストが高くなる。
【００２８】
図１０は、基準トンネル接合デバイスを使用する代替のメモリ構造の実施形態を簡略化して示す回路図である。基準トンネル接合デバイス（基準デバイスとも記載）９３０は、構造および有効断面積が制御素子２５と同様であるかまたはまったく同一である。基準デバイス９３０は、メモリ記憶素子２３と制御素子２５との直列組合せ２０に対してカレントミラー構成で接続されている。メモリ記憶素子２３に対する溶解電圧は、ある時間間隔でメモリ記憶素子２３と制御素子２５との直列組合せ（図１０の左側に示す）に印加される。センスアンプ９４０および９５０は、制御素子に対する溶解電圧より高い電圧が、その時間間隔中またはその後に制御素子２５に印加しないように動作する。センスアンプ９４０および９５０等のセンスアンプが、電圧または電流またはその両方を検知することができ、それらをメモリアレイ内の１つまたは複数の線について検知することができることに留意されたい。
【００２９】
図１１は、本発明に従って作製されたメモリ構造の素子の代替配置を示す回路図である。図１１に示す回路は、デバイス９４０、９５０、９６０、および９７０からなる電流源を有する。図１１に示す特定のタイプのカレントミラー源は、カスコード回路として既知である。当業者には、ウィルソン（Wilson）電流源および「ハイスイング（high-swing）」カスコード電流源等の他のタイプの電流源を使用することができることが理解されよう。
【００３０】
図１２Ａないし図１２Ｃは、本発明に従って作製されたメモリセルとトンネル接合デバイスとの電気的プロファイル（電圧対時間）を示すグラフである。図１２Ａ（上部のグラフ）は、メモリセル２０にかかる電圧を示す。図１２Ｂ（中央のグラフ）は、制御素子２５にかかる電圧を示す。図１２Ｃ（下部のグラフ）は、メモリ記憶素子２３にかかる電圧を示す。電流源には、電源電圧Ｖｓａｆｅが供給される。時刻ｔ０において、メモリセル２０に書込み電圧を印加することによりメモリセル２０への書込み動作を開始するために適切な行および列が選択される。図１２Ｂにおいて、制御素子２５にかかる電圧における、参照数字９７５によって示される第１の小さな隆起部は、電流源回路の応答時間によって決まる時間に発生するオーバシュートである。メモリ記憶素子２３の電圧曲線における参照番号９８０によって示される立下りは、アンチヒューズがショート（短絡）される溶解イベントである。図１２Ｂにおいて、制御素子２５にかかる電圧における、参照番号９８５で示される第２の小さな隆起部は、時間的にちょうど溶解イベント９８０に対応し、その大きさおよび持続時間は、電流源回路の応答時間に比例する。最後に、時刻ｔｆにおいて、書込みパルス電圧が終了することにより、書込み動作が終了する。電流源は、溶解イベント後にＶｓａｆｅ−Ｖｓｏｕｒｃｅより大きな電圧が制御素子２５に印加されないようにする。従って、電流源基準回路を利用することにより、制御素子とメモリ記憶素子とがまったく同じ有効断面積およびデバイスタイプまたは構造を有する場合であっても、メモリ記憶素子のアンチヒューズを溶解する書込み動作中に、制御素子を溶解から保護することができる。
【００３１】
このように、本発明に従って、センスアンプをメモリセル２０に結合することにより制御素子のトンネル接合を溶解から保護することができる方法が実行される。少なくとも１つのパラメータが検知される。それは、すなわち、適切な電圧および／またはメモリ記憶素子２３と制御素子２５の直列組合せを通る電流である。直列組合せを通る電流は、検知されたパラメータに従って適切な値に制御される。この方法の実施形態では、検知される適切な電圧を、基準トンネル接合デバイスを電流源に電気的に結合することによって決まる電圧とすることができる。
【００３２】
産業上の利用可能性
本発明の方法及びそれらの方法に特に適合されたメモリ構造は、単層クロスポイントメモリアレイ、多層クロスポイントメモリ、いわゆる「ｎ＋１」メモリ構造、ピラー間（inter-pillar）メモリ構造および多くの他のメモリシステムにおいて有用である。制御素子としてトンネル接合デバイスを使用する結果、他の制御素子を使用するよりメモリセルを薄くし、高速にし、コストを低減することができる。
【００３３】
以上、本発明の特定の実施形態について説明し図示したが、それらに対して、特許請求の範囲によって画定される本発明の範囲および思想から逸脱することなく、当業者は、様々な修正および変形を行うことができる。たとえば、トンネル接合デバイスの抵抗比の制御を、断面積を制御する以外の方法で達成することができ、本明細書及び図面に開示した実施形態によって示されたもの以外のさまざまな電流源回路を使用することができる。
【００３４】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１のトンネル接合デバイスを含むメモリ記憶素子を溶解する方法であって、
第２のトンネル接合デバイスを有する制御素子を前記メモリ記憶素子と直列に接続することにより、直列組合せを形成するステップと、
前記直列組合せに適切な電流を印加することにより、前記メモリ記憶素子の前記第１のトンネル接合デバイスを溶解するステップと、
その間、前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップ
を含む、方法。
２．前記第２のトンネル接合デバイスは、固有の溶解閾値電圧を有し、前記保護するステップが、前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記固有の溶解閾値電圧を超えないようにするステップによって実行される、上項１記載の方法。
３．前記溶解閾値電圧を超えないようにするステップは、前記直列組合せにセンスアンプを接続し、適切な電圧と前記直列組合せを通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記直列組合せを通る前記電流を適切な値に制御することによって実行される、上項２記載の方法。
４．前記検知される適切な電圧は、基準トンネル接合デバイスを電流源に電気的に結合することによって決定される電圧である、上項３記載の方法。
５．基準トンネル接合デバイスを提供するステップをさらに含む上項２の方法であって、前記溶解閾値電圧を超えないようにするステップは、前記直列組合せにセンスアンプを接続し、適切な電圧と前記基準デバイスを通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記直列組合せを通る前記電流を適切な値に制御することによって実行される、方法。
６．前記基準デバイスは、前記メモリ記憶素子と前記制御素子との前記直列組合せにカレントミラー構成で接続される、上項５記載の方法。
７．第２の固有の溶解閾値電圧を有する第２のトンネル接合デバイスを備えた制御素子と直列組合せにおいて接続された、第１の固有の溶解閾値電圧を有する第１のトンネル接合デバイスを含むメモリ記憶素子を溶解する方法であって、前記直列組合せが、前記第２の固有の溶解閾値電圧より低いかまたはほぼ等しい第３の固有の溶解閾値電圧を有する第３のトンネル接合デバイスを備える基準素子に並列に接続されており、
前記直列組合せに適切な電流を印加することにより、前記メモリ記憶素子の前記第１のトンネル接合デバイスを溶解し、その間、適切な電圧と前記基準素子を通る電流とのうちの少なくとも１つのパラメータを検知するステップと、
前記検知されたパラメータに従って、前記直列組合せを通して印加される前記適切な電流を適切な値に制御し、それによって前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップ
を含み、
前記保護するステップを、前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記第２の固有の溶解閾値電圧を超えないようにすることによって実行することからなる、方法。
８．複数のメモリ記憶素子を有するメモリをプログラムする方法であって、各メモリ記憶素子が第１の固有の溶解閾値電圧を有する第１のトンネル接合デバイスを含んでおり、
ａ）第２の固有の溶解閾値電圧を有する第２のトンネル接合デバイスを備えた制御素子を、前記メモリ記憶素子の各々と直列に接続することにより、直列組合せを形成するステップと、
ｂ）前記直列組合せに対し適切な電流を印加することにより、各選択されたメモリ記憶素子の前記第１のトンネル接合デバイスを選択的に溶解するステップと、
ｃ）各選択されたメモリ記憶素子の前記制御素子の前記第２のトンネル接合デバイスに印加される電圧が前記第２の固有の溶解閾値電圧を超えないようにすることにより、前記選択されたメモリ記憶素子の前記制御素子の前記第２のトンネル接合デバイスを溶解から保護するステップと、
ｄ）各選択されたメモリ記憶素子に対し前記ステップ（ｂ）および（ｃ）を繰返すステップ
を含む、方法。
９．前記制御素子の前記トンネル接合の前記第２の固有の溶解閾値電圧より低いかまたはそれとほぼ等しい第３の固有の溶解閾値電圧を有するトンネル接合デバイスを含む基準素子を、前記直列組合せと並列に提供するステップと、
前記基準素子にセンスアンプを接続し、適切な電圧と前記基準素子を通る電流とのうちの少なくとも１つのパラメータを検知し、前記検知したパラメータに従って前記適切な電流を制御するステップ
をさらに含む、上項８記載の方法。
１０．メモリ構造であって、
電流源からの電流により所定状態に制御されるように構成されたメモリ記憶素子と、
トンネル接合デバイスを備えた制御素子であって、前記メモリ記憶素子に電気的に結合され、かつ、前記メモリ記憶素子の状態を制御するように構成された制御素子と、
前記電流源からの電流を印加することにより前記メモリ記憶素子の状態を選択的に制御するときに前記制御素子を溶解から保護するために前記制御素子に対する基準として構成される基準素子
を備える、メモリ構造。
【００３５】
本発明のメモリ構造(20)は、制御素子(25)に電気的に結合されたメモリ記憶素子(23)を含む。制御素子(25)はトンネル接合デバイスから構成される。メモリ記憶素子(23)もまたトンネル接合デバイスから構成することができる。関連する制御素子のトンネル接合デバイスを溶解することなく、メモリ記憶素子のトンネル接合デバイスを溶解するための方法を開示する。メモリ構造(20)は、メモリ記憶素子(23)と、メモリ記憶素子に電気的に結合され、かつ、メモリ記憶素子の状態を制御するよう構成されたトンネル接合デバイスからなる制御素子(25)と、基準素子(930)とから構成される。基準素子(930)は、メモリ記憶素子(23)の状態を選択的に制御するときに制御素子(25)を保護するための基準となるよう構成される。基準素子(930)を、トンネル接合デバイスから構成することができ、電流源と共に使用して、関連する制御素子(25)のトンネル接合デバイスを溶解することなくメモリ記憶素子を溶解することができる。メモリ構造を作成する方法、及び、それを電子デバイスに使用する方法も開示される。
【００３６】
【発明の効果】
本発明によれば、より低コストかつ高容量のメモリ構造、及びかかるメモリ構造を制御する方法が得られる。
【図面の簡単な説明】
【図１】本発明によるメモリセル構造を利用することができるクロスポイントメモリアレイの１実施形態の概略図である。
【図２】メモリ記憶素子とメモリ記憶素子用の制御素子とを含むメモリセルの１実施形態の略ブロック図である。
【図３】本発明に従って作製されたメモリ記憶素子と制御素子とを含むメモリ構造の１実施形態を概略的に示す横断立面図である。
【図４】図３の実施形態の平面図である。
【図５】本発明に従って作製されたメモリ構造の別の実施形態を概略的に示す断面図である。
【図６】図５のメモリ構造の実施形態の他の図を概略的に示す断面図である。
【図７】本発明に従って作製されたメモリ構造の使用を示す概略図である。
【図８】本発明に従って作製されたメモリ構造の素子に対する抵抗対電圧を示すグラフである。
【図９】本発明に従って作製されたメモリ構造の使用を示す回路図である。
【図１０】本発明に従って作製されたメモリ構造の素子の配置を示す回路図である。
【図１１】本発明に従って作製されたメモリ構造の素子の代替配置を示す回路図である。
【図１２Ａ】本発明に従って作製されたトンネル接合デバイスの電圧対時間プロファイルを示すグラフである。
【図１２Ｂ】本発明に従って作製されたトンネル接合デバイスの電圧対時間プロファイルを示すグラフである。
【図１２Ｃ】本発明に従って作製されたトンネル接合デバイスの電圧対時間プロファイルを示すグラフである。
【符号の説明】
１０  メモリアレイ
２０  メモリセル
２３  メモリ記憶素子
２５  制御素子
９３０  基準デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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