(57)【特許請求の範囲】
【請求項１】
行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、
行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、
排他的論理和回路は、同時選択されるｎ（正の整数）行に対応するｎ個設けられ、
処理回路は、ｎ行分のｍ（ｍは正の整数）列分の表示データを保持するラインバッファーと、ラインバッファーに保持されたｍ列分のｎ個の表示データと排他的論理和回路の出力との排他的論理和演算を行うｎ×ｍ個の排他的論理和演算回路と、ｎ個の排他的論理和演算回路による排他的論理和演算の結果を加算するｍ個の加算回路とを含む
ことを特徴とする駆動装置。
【請求項２】
行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、
行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、
排他的論理和回路は、同時選択されるｎ（正の整数）行に対応するｎ個設けられ、
処理回路は、ｎ行分のｍ（ｍは正の整数）列分の表示データについて、１行分ずつ、選択パターンにおける対応する要素との排他的論理和演算を行うｍ個の排他的論理和演算回路と、排他的論理和演算回路から出力されたｎ行分のｍ個のデータを保持するラインバッファーと、ラインバッファーに保持されたｎ個のデータを加算するｍ個の加算回路とを含む
ことを特徴とする駆動装置。
【請求項３】
処理回路は、表示データを時分割したタイミングで演算する請求項１又は請求項２に記載の駆動装置。
【請求項４】
１チップのＬＳＩである請求項１、２又は３に記載の駆動装置。
【請求項５】
発振回路及び電源回路が含まれる請求項４に記載の駆動装置。
【請求項６】
請求項１、２、３、４又は５に記載の駆動装置と、液晶表示素子とが設けられた液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ライン同時選択駆動法によって駆動される単純マトリックス型液晶表示素子に使用できる駆動装置及び液晶表示装置に関する。
【０００２】
【従来の技術】
従来、単純マトリックス液晶表示装置の駆動法としては、いわゆる線順次駆動方式を基本とする駆動法（従来例１）と、行電極を同時に選択する複数ライン同時選択駆動法、又は、マルチラインアドレッシング駆動法（以下、ＭＬＡ駆動法とも呼ぶ）と呼ばれる駆動法とがある（従来例２）。
【０００３】
従来例１は、１つの行電極毎に順次走査電圧を印加するとともに、複数の列電極に対しても、それと同時にカラム電圧を印加することで各行電極毎に輝度制御電圧を印加する駆動法である。そして、表示ドットは、全ての行電極に対して１度ずつ電圧を印加し終わるまでの時間（以下、１フレーム周期と呼ぶ）における平均的な実効値電圧に応じた透過率に制御され、この１フレーム周期毎に所定の画像を表示できる。
【０００４】
従来例２は、表示画面を構成する全ての行電極を複数本ずつの同時選択グループに分割したうえで、当該同時選択グループの行電極毎に走査電圧を同時に印加する。また、この走査電圧の印加とともに、複数の列電極に対してもそれと同時にカラム電圧を印加することで、同一のカラム電圧が印加される複数の液晶画素に対して同時に選択電圧を印加し、これを少なくとも上記同時選択行電極数と同数回以上繰り返す駆動法である。
【０００５】
これにより、表示ドットは、上記繰り返しが完了するまでの時間（１フレーム周期）当たりに印加された平均的な実効値電圧に応じた透過率に制御され、この１フレーム周期毎に１つの表示画像が形成される。
この従来例２では、各列電極に印加されるカラム電圧は、同時選択される複数の行電極に対応する表示データと、当該同時選択の際に印加する走査電圧とを行列演算し、それにより決定された値を「単位カラム電圧」に乗じた電圧が印加される。
【０００６】
そして、当該行列演算により決まる倍率の最大値は、当該行列演算の際に使用する走査電圧の行列式により制限される。最大でも当該行列式の行数又は列数のいずれか大きい方の数以下となる。この従来例２の例としては、特開平６−２７９０７、ＵＳ５２６２８８１、特開平８−２３４１６４などがあげられる。
【０００７】
ところで、このような液晶表示装置は、高度情報化社会の発達に伴いマンマシンインタフェース用の表示デバイスとして利用されている。また、近年においては、デスクトップ型パソコンへの利用にとどまらず、その軽量薄型の特徴を活かして、携帯用に適したいわゆるノート型パソコン、ＰＤＡ（携帯情報端末）や携帯電話などにも広く利用されている。その結果、液晶表示装置の開発においては、大画面化への改良が進む一方で、軽量化や低消費電力化への改良も進められている。
【０００８】
そのため、このような液晶表示装置では、低消費電力化を図るために各種の工夫が取り入れられている。具体例をあげれば、液晶表示素子を低実効値電圧にて応答できるようにする工夫や、バックライトを必要としない反射型液晶表示素子を採用したりする工夫がある。
【０００９】
また、従来例３として、このＭＬＡ駆動法と消費電力との関係を報告した文献「実効値応答液晶表示装置の汎用アドレッシング技術、１９８８年、ＳＩＤ会議報告、８０〜８５頁」がある。この従来例３が示す条件は、「Ｌ＝√Ｍ（ただし、Ｍは表示画面の総行電極数、Ｌは同時選択行数）」であって、かつ、オン表示時の実効値電圧とオフ表示時の実効値電圧との比が最大となる最適バイアス比（Ｂbest＝最大カラム電圧／走査電圧＝ＶＣ／ＶＲ）である。この条件下で、ＭＬＡ駆動すれば、線順次駆動法よりも液晶表示装置全体の駆動電圧を低減できることが報告された。
【００１０】
さらに、特願平９−２７７６５０では、Ｌ≠√Ｍで、最適バイアス比以外の条件でＭＬＡ駆動した場合には、オン表示時の実効値電圧とオフ表示時の実効値電圧との比は最大にはならない。しかし、供給電圧をより低く設けることができる。そして、１／８０デューティ比程度までのマルチプレックス駆動においては、５Ｖ標準ロジックプロセスで駆動回路の集積化が可能となり、低消費電力化だけでなく、コストダウンもできることが示された（従来例４）。一方、回路構成による低消費電力化の工夫としては、クロック周波数を低くして、並列処理を基本とした方法がある。
【００１１】
次に、図７、図１１を用いて、従来例１の線順次駆動法を用いた駆動装置の動作を説明する。図７は「６４×１３２」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置２０１のブロック図である。
【００１２】
メモリー２は表示データＲＡＭを内蔵し、液晶パネルの１ドットに内蔵ＲＡＭの１ドットが１：１に対応している。このメモリー２はコントローラー１からの行アドレス信号をデコードし、アドレスに相当する１行分のデータをクロックに同期させて並列に出力し、ラインバッファー３でラッチする。
【００１３】
列電圧発生回路１１はラインバッファー３からの表示データ及びコントローラー１から送られる液晶を交流化するための信号、すなわち極性反転信号をデコードし、レベルシフターを通して、「Ｖ０、Ｖ２、Ｖ３、Ｖ５」のレベルの中から適当な列電圧をクロックに同期して液晶パネル１０に出力する。
【００１４】
行電圧発生回路９はクロックに同期してシフトレジスター形式に順次選択行が選択され、極性反転信号と選択又は非選択を示すレジスターの値をデコードし、レベルシフターを通して、「Ｖ０、Ｖ１、Ｖ４、Ｖ５」の中から適当な行電圧を液晶パネル１０に出力する。ここで、行電圧発生回路９がｎ行目を選択しているとき、列電圧発生回路１１は表示ＲＡＭのｎ行目に相当するデータを列電圧から出力するように同期がとられる。
【００１５】
このように駆動されたときの駆動波形の１例を図１１に示す。極性反転信号変化後、クロックに同期して行出力、列出力ともに「Ｖ２、Ｖ３」のレベルの中央を境にして交流化が行われる。このように、マルチプレックス駆動で低デューティ比の条件下では、列信号データ全てを並列に処理する方法が用いられている。
【００１６】
次に、図８、図１０を用いて、従来例２のＭＬＡ駆動法を用いた場合の駆動回路の動作を説明する。図８は同時行選択数４本としたＭＬＡ駆動法を用いた場合の「６４×１３２」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置２０２のブロック図である。
【００１７】
また、図１０は各動作のタイミングを示している。メモリー２は上記の従来例１で示した方法と同様に、コントローラー１からの行アドレス信号をデコードし、１行分のデータを並列に出力し、クロックＣＬ１に同期させてラインバッファー３でラッチする。これを４回繰り返し、４行分のデータをラインバッファー３に保持する。
【００１８】
図１０に示されたＤ１、Ｄ２、Ｄ３、Ｄ４が各々１行目、２行目、３行目、４行目の各行のラインバッファー３にラッチされたデータを示している。４行分のデータがとどまると同時に行選択パターン発生回路１０３から送られた行選択パターン信号との所定の演算が行われ、クロックＣＬ２に同期して演算結果がラッチ回路６にラッチされる。
【００１９】
演算期間、ラッチデータ及びＣＬ１、ＣＬ２のタイミング関係は図１０に示すとおりである。ここで、演算回路は４行分のデータと行選択パターンの排他的論理和回路及びその出力を加算する加算回路が備えられ、１３２個の列信号に対して並列に演算される。ラッチ回路から出力された演算結果は列電圧発生回路１１に送られる。列電圧発生回路１１に送られた３ビットのデータはこれに極性反転信号１ビットを加えた４ビットとなり、デコーダーを通り、列電圧として出力される。ここで、演算結果が３ビットとなっているのは４入力加算回路の出力値は「０、１、２、３、４」の５通りの値しか取らないためである。
【００２０】
極性反転の方法としては、この他にも、ＲＡＭからの１３２個の出力データ全てに排他的論理和回路を付加する方法もある。行電圧発生回路９は、行選択パターン発生回路１０３から出力された行選択信号と極性反転信号をデコードし、シフトレジスター形式に順次選択された４本の選択行に行電圧を印加する。行電圧、列電圧の出力タイミング及び出力の極性変化タイミングは図１０に示すとおりである。
【００２１】
ここでは、極性反転信号が２選択周期毎に反転する場合を示しており、極性反転信号＝ＨＩＧＨのときに負極性を出力し、ＬＯＷのときに正極性を出力する。ＭＬＡ駆動法を用いた列信号の並列処理に関しては、特開平７−２８１６３６があげられ、ＲＡＭ内蔵カラムドライバーについて詳述されている。
【００２２】
【発明が解決しようとする課題】
しかし、従来例２のＭＬＡ駆動法を用いた駆動装置は、上述の図８のような回路ブロックで構成されるため、以下の問題点があった。すなわち、列信号を並列に処理する場合、線順次駆動法の駆動装置に比べ、列電圧演算回路、ラインバッファー、及び極性反転信号のデコード等を設けるために回路規模が増加した。
【００２３】
そして、集積回路技術を用いて、ワンチップＩＣの駆動装置を形成しようとしても、チップ面積の増加が問題となった。半導体製造プロセスとして、汎用の５Ｖ標準ロジックＩＣ用のプロセスが使用できるにもかかわらず、結果的にはコストアップになっていた。また、回路規模の増加を抑えるために、クロックスピードを増加すると、消費電流が増加するため、回路規模と消費電流がトレードオフの関係にあった。
【００２４】
本発明は、ＭＬＡ駆動法を用いる駆動装置の回路構成を最適化し、行電圧発生回路と列電圧発生回路の出力全てに極性反転機能を持たせる場合に比べて、消費電流の増加を抑えたままで、集積回路化した場合の回路規模の増加を抑える新しい回路構成を提案する。
【００２５】
【課題を解決するための手段】
すなわち、請求項１に記載の駆動装置は、行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、排他的論理和回路は、同時選択されるｎ（正の整数）行に対応するｎ個設けられ、処理回路は、ｎ行分のｍ（ｍは正の整数）列分の表示データを保持するラインバッファーと、ラインバッファーに保持されたｍ列分のｎ個の表示データと排他的論理和回路の出力との排他的論理和演算を行うｎ×ｍ個の排他的論理和演算回路と、ｎ個の排他的論理和演算回路による排他的論理和演算の結果を加算するｍ個の加算回路とを含むことを特徴とする駆動装置である。
【００２６】
また、請求項２に記載の駆動装置は、行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、排他的論理和回路は、同時選択されるｎ（正の整数）行に対応するｎ個設けられ、処理回路は、ｎ行分のｍ（ｍは正の整数）列分の表示データについて、１行分ずつ、選択パターンにおける対応する要素との排他的論理和演算を行うｍ個の排他的論理和演算回路と、排他的論理和演算回路から出力されたｎ行分のｍ個のデータを保持するラインバッファーと、ラインバッファーに保持されたｎ個のデータを加算するｍ個の加算回路とを含むことを特徴とする駆動装置である。
また、請求項３に記載の駆動装置は、演算手段にはデータ保持機能、比較機能、加算機能とが備えられ、表示データを時分割したタイミングで演算する請求項２に記載の駆動装置である。
また、請求項４に記載の駆動装置は、１チップのＬＳＩである請求項１、２又は３に記載の駆動装置である。
また、請求項５に記載の駆動装置は、発振回路及び電源回路が含まれる請求項４に記載の駆動装置である。
また、請求項６に記載の駆動装置は、  請求項１、２、３、４又は５に記載の駆動装置と、液晶表示素子とが設けられた液晶表示装置である。
【００２７】
上記の駆動装置において、行電極駆動手段は同時選択される行電極に直交関数に基づく行選択パターンに応じた列電圧を印加する。また、列電極駆動手段は同時選択行数に応じたレベル数の電圧値から指定された電圧を選択して列電極に印加する。
【００２８】
本発明の基本構成の一例として駆動装置３０１を図１に示す。コントローラー１、メモリー２、行電圧発生回路９、列電圧発生回路１１、列電圧の演算回路１０２を備えた駆動装置３０１であって、行選択パターン発生回路１０３に直交関数発生回路７と極性制御回路８が内蔵されている。そして、単純マトリックス型の液晶パネル１０をＭＬＡ駆動法で駆動する。以下、実施例として例１、例２について図面を参照して説明する。
【００２９】
【実施例】
（例１）
図２は本例のＭＬＡ駆動法を用いた駆動装置の構成を示すブロック図である。本例では同時に選択される行電極の数が４、液晶パネルのドット数が「６４×１３２」の場合である。
【００３０】
液晶駆動装置３０２は、ＭＰＵとのインターフェース及び内部の各タイミングを制御するコントローラー１、表示データが書き込まれるメモリー２、列電極に印加する電圧を決めるための演算回路１０２、表示データとの演算により列電圧を決めるためのパターン、すなわち、行電極に印加する直交関数に基づく行選択パターンを発生する行選択パターン発生回路１０３、行選択パターンに従った行電圧を発生する行電圧発生回路９、演算回路１０２の出力に応じた列電圧を発生する列電圧発生回路１１を備えている。
【００３１】
次に、各ブロックの動作について詳述する。コントローラー１は８０系パラレル、６８系パラレル、シリアル系ＭＰＵインターフェースに対応し、 インターフェースから送られるデータをメモリー２に格納する。メモリー２は表示ＲＡＭ（６４×１３２ビット）を内蔵し、液晶パネル１０の画素１ドットに内蔵ＲＡＭの１ドットが一対一に対応している。
【００３２】
メモリー２はコントローラー１から送られるラインアドレス信号の値をデコードし、対応する１行分、１３２個のデータをＣＬ１に同期してラインバッファー３に送る。コントローラー１のラインアドレス値はＣＬ１に同期してインクリメントされる６４進カウンターで決まり、ラインバッファー３には順次１行分のデータがＣＬ１に同期して連続行データとして送られる。
【００３３】
ラインバッファー３は４行分のラッチ回路をもち、シフトレジスター形式で連続した４行分のデータを保持する。一方、行選択パターン発生回路１０３において、コントローラー１から送られたＣＬ２に同期して直交関数発生回路７が４ビットの行選択パターンを発生する。ＣＬ２は図３に示すようにＣＬ１を４分周した信号であり、ラインバッファー３の４行分のデータがすべて更新される毎に、行選択パターンを更新するようになっている。
【００３４】
直交関数は、図４に示す「４×４」の直交行列を使用したが、直交性が保たれる行列であれば他の関数でもよく、列単位の４ビットが順次ＣＬ２に同期させて極性制御回路に送られる。ここで、直交関数の要素「１」及び「−１」はロジック信号としては各々「１」「０」に対応する信号となっている。
【００３５】
極性制御回路８は、図５に示すように４個の排他的論理和回路が備えられる。極性反転信号の極性により、行選択パターンの論理信号が反転する。極性反転信号は液晶駆動の交流化のために適当に設定される信号である。一般にはＣＬ２の整数倍の周期を持ち、ＣＬ２に同期した信号である。図３に、２選択周期毎に極性を反転した場合のＣＬ２、極性反転信号のタイミングを示す。
【００３６】
行選択パターン発生回路１０３から出力された４ビットの行選択パターンは、行電圧発生回路９及びコンパレーター回路４に送られる。行電圧発生回路９に送られた信号はデコーダーとレベルシフターにより、行電圧に変換され、ＣＬ２に同期させて４行の選択行から出力される。
【００３７】
ここで、行電圧発生回路９が選択している４行と列電圧発生回路１１が演算した４行のデータとの対応がとれるように、行電圧発生回路９は行選択パターンをＣＬ２で１度ラッチし、次のＣＬ２クロックで出力して、列電圧とのタイミングを合わせている。この動作のタイミング関係を図３に示す。
【００３８】
選択行はシフトレジスターによって４行単位のブロック毎に順次選択され、１６ブロック目、すなわち「６１、６２、６３、６４行目」が選択された後、１ブロック目、すなわち「１、２、３、４行目」の選択を行うことを繰り返す。
【００３９】
全てのブロックが４列分の直交関数を１度ずつ選択し終えて１フレームとなる。一方、コンパレーター回路４に送られた行選択パターンは、先に示したラインバッファー３の４行分、「４×１３２ビット」のデータとの演算が行われる。コンパレーター４は「４×１３２個」の排他的論理和回路からなり、図６に示すように４ビットの行選択パターンと４行のデータの各ビット毎の排他的論理和を１３２列のデータに対して並列に処理する。この演算結果は加算回路５に送られる。
【００４０】
加算回路５は４入力の加算器１３２個からなっており、コンパレーター４の４ビットの出力値を加算する。加算値は「０、１、２、３、４」の５通りの値しか取らないため、各加算回路５の出力は３ビットとなる。加算回路５の出力はラッチ回路６によりＣＬ２に同期してラッチされる。
【００４１】
ラッチ回路６の出力は列電圧発生回路１１に送られ、デコーダーとレベルシフター回路を通して、先に示した行電圧発生回路９との同期を取ってＣＬ２に同期して液晶パネル１０に出力される。出力の極性が反転するタイミングは図３に示すとおりである。このタイミングは演算時の極性反転信号の極性によって決まり、その演算に使われたパターンが出力されるときに同期して出力される。ここで極性反転信号＝ＨＩＧＨのときに負極性を出力し、ＬＯＷのときに正極性を出力する。
【００４２】
以上のように、直交関数発生手段に極性反転手段を持つ場合、 既に極性反転された直交関数とデータの演算を行うため、 列電圧発生回路１１に入力された信号を反転させる必要はない。そして、４個の排他的論理和回路のみで極性反転ができるので、通常の行電圧発生回路、列電圧発生回路の出力全てに極性反転機能を持たせる場合よりも回路を簡略化できる。
【００４３】
特に、ＭＬＡ駆動法のように３値以上の複数の列電圧をとる場合、列電圧発生回路に入力するデータは、先の加算回路出力の各ビットの反転ではなく、０に対しては４、１に対しては３、２に対しては２を入力する必要があるため、さらに複雑なデコード回路が必要となり、回路規模は増加する。
【００４４】
本例では、演算を列方向に関して、全て並列に処理した。しかし、消費電流の増加を一定の範囲で許せば、クロックスピードをｍ倍にして、演算回路部の回路面積はほぼ１／ｍ倍にできる。また、時分割演算処理が可能となり、 回路削減できる。
【００４５】
（例２）
図９は本例の駆動装置３０３の構成を示すブロック図である。例１との違いは、メモリー２から出力された信号が、例１ではラインバッファー３、コンパレーター４、加算回路５の順序で進む（図２参照）。これに対して、本例ではコンパレーター４、ラインバッファー３、加算回路５の順序で進むように構成されている。演算をコンパレーター部分と加算部分とに分け、ラッチ機能を持つラインバッファー３により、時間的に分割して行う点が大きく異なる。
【００４６】
以下、例１との違いを中心にして、本例の動作の説明を行う。まず、メモリー２から出力された１行分のデータはコンパレーター４を通ってラインバッファー３にラッチされる。ここで、データとコンパレートされる直交関数はＣＬ１と同期した１ビットの値であり、 直交関数の列の４個の要素をＣＬ１に同期して、１行目、２行目・・・の順で出力する。
【００４７】
コンパレーター部分は例１のように４行分並列に処理する必要はなく１行毎に処理すればよい。このため、「３×１３２個」のコンパレーター回路が削減できる。ラインバッファー３はシフトレジスター形式で４行分のデータが保持され加算器５に送られる。
【００４８】
ここで、ラインバッファー３を４行分設けているが、タイミングを適当に取れば、ラインバッファー３を３行分にして、最後の1 行分はコンパレーター４の出力を加算回路５に直接入力すれば、回路規模をさらに削減できる。その後は、例１と同様に演算できる。
【００４９】
行電圧発生回路９に関しては、行選択パターンは４行パラレルではなく、１ビット毎にシリアルで転送されてくるため、４ビット分のシフトレジスターを設けてシリアルパラレル変換を行えばよい。このように、コンパレーターと加算回路を時間的に分割することにより、「３×１３２個」のコンパレーター回路が削減できる。さらに、タイミングを適当にとれば、ラインバッファー３の１ライン分すなわちラッチ回路１３２個分の回路削減ができる。そして、駆動装置の全体としての回路規模を大幅に削減できる。
【００５０】
また、このような本発明の実施例の構成の回路を用いて、１チップのＬＳＩに集積化することは容易である。さらに、昇圧回路等を含む電源回路や発振回路を内蔵した場合でも、上記の回路削減効果により、チップサイズを小型化できるので、一般の半導体デザインルールのように、出力端子のパッドサイズで決まる大きさ以内に、ＬＳＩの面積を抑制できる。この結果、ＬＳＩの製造コストで評価しても、チップコストの増加はほとんどなく、むしろ半導体プロセスとして、５Ｖ標準ロジックＩＣ用のプロセスで集積化できるので、製造が容易になり、低コスト化を達成できる。
【００５１】
【発明の効果】
以上のように、本発明によれば、ＭＬＡ駆動法を用いる液晶表示素子の駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路に加えて、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路を有するため、行電極駆動手段と列電極駆動手段全ての出力部に付くデコーダー回路のビット数を削減できるか、又は、表示データ１行分の出力部全てに付帯されていた排他的論理回路を削減できる。そして、駆動装置全体の回路規模の削減ができる。
【００５２】
また、本発明によれば、機能が集積された処理回路が実現可能になる。また、本発明によれば、列電圧を決める演算手段の比較機能と加算機能はデータ保持機能を介して時間的に分けて演算することによって、比較機能の演算は同時選択数分の演算を並列に計算する必要がなくなり、行毎の演算を複数回行う直列演算形式にできるため、回路規模の削減ができる。
【００５３】
また、本発明によれば、１チップのＬＳＩに集積化された構成にすることにより、チップコスト、実装面積、実装コスト等を削減できる。また、本発明によれば、外付けの電源回路、発振回路を削減でき、実装面積、実装コストを削減できる。
【図面の簡単な説明】
【図１】本発明の駆動装置の基本構成の一例を示すブロック図。
【図２】本発明の例１の駆動装置のブロック図。
【図３】例１の動作を説明するためのタイミング図。
【図４】例１の直交関数発生回路で使用された直交関数の例。
【図５】例１の極性制御回路の回路例。
【図６】例１のコンパレーターの１列分の回路例。
【図７】従来例１（線順次駆動法）を使った駆動装置のブロック図。
【図８】従来例２（ＭＬＡ駆動法）を使った駆動装置のブロック図。
【図９】例２の駆動装置のブロック図。
【図１０】従来例２の動作を説明するためのタイミング図。
【図１１】従来例１の駆動装置の駆動波形例。
【符号の説明】
１：コントローラー
２：メモリー
３：ラインバッファー
４：コンパレーター
５：加算回路
６：ラッチ回路
７：直交関数発生回路
８：極性制御回路
９：行電圧発生回路
１０：液晶パネル
１１：列電圧発生回路
１０１、２０１、２０２、３０１、３０２、３０３：駆動装置
１０２：列電圧演算回路
１０３：行選択パターン発生回路
【図１】
0003863997.tif 000002
【図２】
0003863997.tif 000003
【図３】
0003863997.tif 000004
【図４】
0003863997.tif 000005
【図５】
0003863997.tif 000006
【図６】
0003863997.tif 000007
【図７】
0003863997.tif 000008
【図８】
0003863997.tif 000009
【図９】
0003863997.tif 000010
【図１０】
0003863997.tif 000011
【図１１】
0003863997.tif 000012