(57)【特許請求の範囲】
【請求項１】
第１クロック端子と第１回路ステージとを備えた回路であって、
前記第１回路ステージが、データ信号と前記第１クロック端子からのクロックとを入力し、パルス化されたデータ信号を生成するパルス生成回路と、出力端子と、前記出力端子と前記パルス生成回路とに接続された評価デバイスと、前記出力端子と第１ロジックレベルとに接続されたプリチャージデバイスと、を備える回路。
【請求項２】
請求項１に記載の回路であって、前記パルス生成回路が、前記評価デバイスに接続されたインバータ出力を有する第１インバータと、データ端子に接続された第１ＮＡＮＤ入力と、前記第１クロック端子に接続された第２ＮＡＮＤ入力と、前記第１インバータの入力に接続されたＮＡＮＤ出力と、を有するＮＡＮＤゲートと、を備える回路。
【請求項３】
請求項２に記載の回路であって、前記第１インバータが更に、前記第１ロジックレベルと、前記評価デバイスと、前記ＮＡＮＤ出力とに接続された第１のｐチャンネルデバイスと、第２クロック端子と、前記第１のｐチャンネルデバイスと、前記評価デバイスと、前記第２クロック端子と、第２ロジックレベルとに接続された第１のｎチャンネルデバイスと、を備える回路。
【請求項４】
請求項３に記載の回路であって、前記第１ステージが、更に、第２インバータ入力と第２インバータ出力とを有する第２インバータを備えており、前記第２インバータ入力は、前記第２クロック端子に接続され、前記第２インバータ出力は、前記プリチャージデバイスの制御端子に接続されている、回路。
【請求項５】
請求項４に記載の回路であって、更に、第２回路ステージを備えており、前記第２回路ステージが、第２ステージ出力端子と、前記第２ステージ出力端子に接続された第２ステージ評価デバイスと、前記第２ステージ出力端子と、前記第１ロジックレベルとに接続された第２ステージプリチャージデバイスと、前記第１回路ステージの前記出力端子と、前記第２ステージ評価デバイスとの間に直列に接続された第３インバータと、を備える回路。
【請求項６】
請求項５に記載の回路であって、前記パルス生成回路が、前記第１クロック端子の評価サイクルに応答してデータパルスを生成する、回路。
【請求項７】
請求項６に記載の回路であって、前記第２ステージプリチャージデバイスが、遅延プリチャージパルスに応答して前記第２ステージ出力端子をプリチャージし、前記遅延プリチャージパルスは、前記第２インバータからのプリチャージパルスの遅延形である、回路。
【請求項８】
請求項３に記載の回路であって、前記第１回路ステージが、更に、遅延出力と遅延入力とを有するとともに、前記遅延入力が前記第１クロック端子に接続された遅延回路と、第２インバータ出力と第２インバータ入力とを有するとともに、前記第２インバータ入力が前記遅延出力に接続された第２インバータと、前記第１クロック端子に接続された第１のＮＯＲ入力と、前記第２インバータ出力に接続された第２のＮＯＲ入力と、前記第１のｎチャンネルデバイスに接続されたＮＯＲ出力と、を有するＮＯＲゲートと、を備える回路。
【請求項９】
請求項３に記載の回路であって、前記第１回路ステージが更に、前記出力端子と、前記第１ロジックレベルと、前記評価デバイスとに接続されたフォワードコンダクションデバイスを備えている、回路。
【請求項１０】
請求項３に記載の回路であって、前記第１回路ステージが更に、前記評価デバイスと、前記第１のｐチャンネルデバイスと、前記第１のｎチャンネルデバイスと、前記出力端子とに接続されたフィードバックデバイスを備えている、回路。
【請求項１１】
請求項３に記載の回路であって、前記第１回路ステージが更に、前記プリチャージデバイスに接続されたプリチャージ禁止回路を備えている、回路。
【請求項１２】
請求項１１に記載の回路であって、前記プリチャージ禁止回路が、第１ノードと、前記第１ノードと、前記第１ロジックレベルと、前記第１回路ステージの前記出力端子とに接続された第２のｐチャンネルデバイスと、第２インバータ入力と第２インバータ出力とを有するとともに、前記第２インバータ出力が前記プリチャージデバイスに接続された第２インバータと、前記第２インバータ入力と、前記第１ノードと、前記第２クロック端子とに接続されたパスゲートと、を備える回路。
【請求項１３】
請求項１に記載の回路であって、前記第１回路ステージが更に，複数の第１回路ステージ評価デバイスを備えており、前記複数の第１回路ステージ評価デバイスのうちひとつは、前記評価デバイスに接続され、前記複数の第１回路ステージ評価デバイスのうち他のひとつは、第２ロジックレベルに接続され、前記評価デバイスと前記複数の第１回路ステージ評価デバイスとの合計が、前記第１回路ステージへのロジック入力の数に等しく、更に、請求項１に記載の回路は、第２回路ステージおよびバッファー回路を備えており、前記第２回路ステージが、第２ステージ出力端子と、前記第２ステージ出力端子と前記第１ロジックレベルとの間に接続された第２ステージプリチャージデバイスと、複数の第２ステージ評価デバイスと、を備えており、前記複数の第２ステージ評価デバイスのうちひとつは、前記第２ステージ出力端子に接続され、前記複数の第２ステージ評価デバイスのうち他のひとつは、前記第２ロジックレベルに接続され、前記複数の第２ステージ評価デバイスにおける評価デバイスの数が前記第２回路ステージへのロジック入力の数に等しく、前記バッファー回路が、前記第１回路ステージの前記出力端子と、前記複数の第２ステージ評価デバイスのひとつとの間に接続されている、回路。
【請求項１４】
請求項１に記載の回路であって、前記第１回路ステージが更に、複数の第１回路ステージ評価デバイスを備えており、前記複数の第１回路ステージ評価デバイスのうちひとつは、前記評価デバイスに接続され、前記複数の第１回路ステージ評価デバイスのうち他のひとつは、第２ロジックレベルに接続され、前記評価デバイスと前記複数の第１回路ステージ評価デバイスとの合計が、前記第１回路ステージへのロジック入力の数に等しく、更に、請求項１に記載の回路は、前記第１回路ステージの前記出力端子に接続された第２回路ステージを備えており、前記第２回路ステージは、第２ステージ出力端子と、前記第２ステージ出力端子と前記第２ロジックレベルとの間に接続された第２ステージプリチャージデバイスと、複数の第２ステージ評価デバイスと、を備え、前記複数の第２ステージ評価デバイスのうちひとつは、前記第２ステージ出力端子に接続され、前記複数の第２ステージ評価デバイスのうち他のひとつは、前記第１ロジックレベルに接続され、前記複数の第２ステージ評価デバイスにおける評価デバイスの数が、前記第２回路ステージへのロジック入力の数に等しい、回路。
【請求項１５】
請求項１に項記載の回路であって、前記パルス生成回路が、データ端子に接続された第１のＮＯＲ入力と、前記第１クロック端子に接続された第２のＮＯＲ入力と、前記評価デバイスに接続されたＮＯＲ出力端子と、を備える回路。
【請求項１６】
第１の複数のロジック入力からの第１出力を評価するための第１回路ステージと、パルス生成回路とを備え、前記第１回路ステージは、第１出力端子と、前記第１出力端子に接続されており、第１プリチャージパルスにより、前記第１出力端子を第１ロジック状態にプリチャージする第１プリチャージデバイスと、前記第１出力端子に接続されており、前記第１出力端子を第２ロジック状態に設定する第１の評価デバイスセットと、を備え、前記第１の評価デバイスセットが前記第１の複数のロジック入力のロジック入力の数と同数の評価デバイスを有しており、前記パルス生成回路は、前記第１の評価デバイスセットのひとつに接続されており、パルスデータ信号を前記第１の評価デバイスセットのひとつに供給する、回路。
【請求項１７】
請求項１６に記載の回路であって、更に、インバータ入力とインバータ出力とを有するとともに、前記インバータ入力が前記第１出力端子に接続されているインバータと、第２の複数のロジック入力からの第２出力を評価する第２回路ステージと、を備えており、前記第２の複数のロジック入力のひとつが前記インバータ出力に接続されているとともに、前記第２回路ステージは、第２出力端子と、前記第２出力端子に接続され、第２プリチャージパルスにより前記第２出力端子を前記第１ロジック状態にプリチャージする第２プリチャージデバイスであって、前記第２プリチャージパルスが前記第１回路ステージを通って伝播した前記第１プリチャージパルスである第２プリチャージデバイスと、前記第２出力端子に接続され、前記第２出力端子を前記第２ロジック状態に設定する第２の評価デバイスセットと、を備え、前記第２の評価デバイスセットが、前記第２の複数の入力の入力数と同数の評価デバイスを前記第２の評価デバイスセット内に有している、回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は改良型ＣＭＯＳ回路の装置および方法に係わる。本発明は、特に、共通クロックラインに寄生する容量性負荷（キャパシティブ・ローディング）および瞬時ピーク電流を消費電力とともに有益的に減らして、速度と性能を向上させる新型ＣＭＯＳ回路に係わる。
【０００２】
【従来の技術】
ＣＭＯＳ技術は電力消失を低減するために長らく採用されてきている。ｎチャンネルデバイスによりＶｓｓに対して低インピーダンスなゲート出力を得るとともに、ｐチャンネルデバイスによりＶｄｄに対して低インピーダンスなゲート出力を得ることができるため、ＣＭＯＳ技術は高速製品の電力消失低減のために利用される技術となっている。しかしながら、ＣＭＯＳ回路は相補的性質を有するため、ｐチャンネルデバイスとｎチャンネルデバイスというふたつのデバイスが入力ゲートとしてそれぞれ必要とされる。全体として、ＣＭＯＳ回路作成に必要とされるデバイスの点数が多いと、シリコン面積が増大するとともに、ゲートに寄生する容量性負荷が増加するため、回路全体の動作速度と性能が低下する。
【０００３】
ドミノロジックとして知られている一種のクロック型ロジック回路は、電力消失が少ないという望ましい特徴を保持しながら、速度と面積での利点をスタティックなＣＭＯＳ技術にもたらす。例えば、Ｒ．Ｈ．クランベック他の「ＣＭＯＳ利用の高速小型回路」（ＩＥＥＥソリッドステートサーキットジャーナル１９８２年６月号ＳＣ−１７（３）の６１４−６１９ページ）を参照されたい。ドミノロジックゲートはブール関数の評価および実行にｐチャンネルデバイスとｎチャンネルデバイスのいずれかひとつのみを使用する。ＣＭＯＳ回路と比較して、ドミノロジックでは、特定の関数を実行するのに必要とされるデバイスの数がおよそ半分に減る。これにともない、容量性負荷と回路サイズとは著しく小さくなる。
【０００４】
図１は従来の典型的なドミノロジックステージを示す。図１では１段のドミノロジック回路ステージ２に、デバイス１０、１２、１４、１６および１８を備えたダイナミックな部分と、スタティックな反転バッファー２０とが含まれている。ｐチャンネルプリチャージデバイス１０とｎチャンネルディスチャージデバイス１８とは、ＣＬＫ信号２２により刻時されている。導体２４、２６および２８上の複数の入力信号ＡないしＣは、ｎチャンネルデバイス１２、１４および１６にそれぞれ接続されており、これによって、任意の組合せ関数を実行するためのプルダウンネットワークを備えた評価ツリーを形成する。評価ツリーは複数のｎチャンネルデバイスで構成されているので、図１のドミノロジック回路はｎチャンネルベースであると言われる。
【０００５】
矛盾なく容易に理解できるよう、ここではｎチャンネルベースのロジック（論理回路）を任意に取り上げる。しかしながら、この記述はｐチャンネルベースのデバイスにも同様にあてはまり、またここに記述する発明の装置および方法は、この記述を与えられた当業者によって、ｐチャンネルベースのデバイスを用いた利用にすぐに適用可能である。
【０００６】
ＣＬＫ信号２２がロウレベルになるとプリチャージの位相が始まる。ｐチャンネルプリチャージデバイス１０が「オン」になり、これによって、出力端子２３がＶｄｄに接続される。ｎチャンネル放電デバイス１８が「オフ」になると、この回路はＶｓｓとの接続が切り離される。出力端子２３がハイレベルにプルアップされると、ノード２５がインバータバッファー２０を介してロウレベルになる。
【０００７】
評価の位相は、ＣＬＫ信号２２がロウレベルからハイレベルに移行するときに生起する。ＣＬＫ信号２２がハイレベルになると、ｐチャンネルプリチャージデバイス１０が「オフ」になり、Ｖｄｄを回路から切り離す。更に、ｎチャンネルデバイス１８がハイレベルのＣＬＫ信号２２により「オン」になる。
【０００８】
この評価の位相の間に、出力端子２３は、導体２４、２６および２８上の信号の状態に応じて、ハイレベルにとどまるか、Ｖｓｓにプルダウンされる。図１の例では、もし導体２４、２６および２８上の信号ＡないしＣがすべてハイレベルならば、出力端子２３とＶｓｓとの間に放電経路が存在して、出力端子２３はロウレベルになる。出力端子２３がロウレベルになると、ノード２５はインバータバッファー２０を介してハイレベルになる。しかしながら、もし導体２４、２６または２８上の信号ＡないしＣのいずれかひとつがロウレベルならば、出力端子２３はＶｓｓに非接続のままとなりハイレベルにとどまるので、ノード２５はロウレベルのままとなる。以上の説明から明らかなように、図１のドミノロジックゲート２は３入力のＮＡＮＤゲートを実現する。
【０００９】
ドミノロジックを用いていっそう複雑な関数を実行するには、図１に示すような一段のドミノ回路の複合ステージがカスケード接続される。図２の左側は図１のドミノロジックステージ２の再現である。ドミノステージ２のノード２５は、後続のドミノステージ３２のｎチャンネル評価デバイス３０への入力に用いられる。ドミノステージ３２は、もうひとつのｎチャンネルデバイス３４に接続された導体４２に入力Ｄを有している。プリチャージの間、ステージ２のノード２３は上述のとおり、ｐチャンネルプリチャージデバイス１０によりハイレベルに引き上げられる。更に、ドミノステージ３２の出力端子３６もまた、ＣＬＫ信号２２がロウレベルになると、ｐチャンネルプリチャージデバイス３８によってハイレベルに引き上げられる。ｎチャンネル放電デバイス１８、４０が「オフ」になると、ドミノステージ２、３２はそれぞれＶｓｓとの接続が切り離される。
【００１０】
評価の間、ハイレベルのＣＬＫ信号２２は、ｐチャンネルプリチャージデバイス１０、３８を両方とも「オフ」にし、ｎチャンネル放電デバイス１８、４０を両方とも「オン」にする。もし導体４２上の入力信号Ｄがハイレベルならば、ｎチャンネルデバイス３４は導通して、出力端子３６をロウレベルにし、インバータ４６を介してノード４４をハイレベルにする。図１に関連して説明したとおり、もしドミノステージ２の導体２４、２６および２８での入力信号Ａ、ＢおよびＣのすべてがハイレベルならば、評価の間はドミノステージ２のノード２５がハイレベルになる。ハイレベルのノード２５により、ｎチャンネル評価デバイス３０が導通し、出力端子３６をロウレベルに引き下げるとともに、ノード４４をハイレベルに引き上げる。以上の説明から明らかなように、図２のカスケード接続されたドミノロジックステージ２、３２は、ブール関数（Ａ．Ｂ．Ｃ）＋Ｄを実行する。
【００１１】
【発明が解決しようとする課題】
ドミノロジック回路は面積と速度において利点があるが、欠点もいくつかある。カスケード接続されたドミノゲートを多数含む複合回路において、例えばＣＬＫ信号２２のような共通クロックラインにおける容量性負荷が受容できないほど大きくなることもありうる。これは、共通クロックが、一定のドミノ回路のすべてのステージを、同時に刻時しなければならないという事実による。そのうえ、共通クロックは、各ステージのプリチャージデバイスと放電デバイスの両方を制御するのに用いられている。
【００１２】
もうひとつの問題は電荷再分配に関するものである。ドミノロジックに電荷再分配の問題があるのは、例えばデバイス１０、１２、１４、１６および１８のような、評価ツリーの直列デバイスに寄生容量が存在し、この寄生容量が、実際にはアースへの電気経路がないにもかかわらず、例えば出力端子２３のようなプリチャージされた出力端子での電位を、切り替えのしきい値より低くしてしまうからである。電荷再分配により、評価の位相の間に出力端子が誤って切り替えられてしまう可能性があるため、電荷再配分は回路の信頼性を低下させる。
【００１３】
更にまた、ドミノ回路では、いずれかのステージでプリチャージが開始されないうちに、すべてのステージで評価が完了していなければならない。例えば、図２の回路ではドミノステージ３２での評価が完了するまで待たなければ、ステージ２のプリチャージを開始できない。もしおびただしい数のステージが、先行ステージの評価の結果に依存する各ステージの出力により、カスケード接続されているときは、この遅延は重大なものとなりうる。
【００１４】
このように、共通クロックラインにおける容量性負荷を低減できる改良型ＣＭＯＳ回路が必要とされている。改良型ＣＭＯＳ回路では、電荷再配分と電荷共用の問題が軽減されるように、評価ツリーに用いるデバイスの数をより少なくすることが望ましい。更に、改良型ＣＭＯＳ回路はパイプライン方式であること、すなわち、ひとつの回路の異なったステージで、異なったタスクを、異なった時間に行なう能力を有することが望ましい。性能を向上させるためには、改良型ＣＭＯＳ回路には、雑音余裕度（ノイズマージン）を改善し、また、瞬時ピーク電流を電力消費と共に少なくする回路が含まれていることが望ましい。
【００１５】
【課題を解決するための手段】
本発明は第１クロック端子および第１回路ステージを有する回路に係る。前記第１回路ステージは前記第１クロック端子に接続されたパルス生成回路を備えている。前記第１回路ステージは更に、出力端子と、前記出力端子と前記パルス生成回路とに接続された評価デバイスと、前記出力端子と第１ロジックレベルとに接続されたプリチャージデバイスと、を備えている。
【００１６】
本発明のある一面によれば、前記パルス生成回路は、前記評価デバイスに接続されたインバータ出力を有する第１インバータを備えている。前記パルス生成回路は更に、データ端子に接続された第１ＮＡＮＤ入力と、前記第１クロック端子に接続された第２ＮＡＮＤ入力と、前記第１インバータの入力に接続されたＮＡＮＤ出力とを有するＮＡＮＤゲートを備えている。
【００１７】
また、本発明の別の一面によれば、前記第１インバータは更に、前記第１ロジックレベルと前記評価デバイスと前記ＮＡＮＤ出力とに接続された第１のｐチャンネルデバイスを備えている。前記第１インバータは更に、第２クロック端子、および、前記第１のｐチャンネルデバイスと前記評価デバイスと前記第２クロック端子と第２ロジックレベルとに接続されている第１のｎチャンネルデバイスを備えている。
【００１８】
本発明による他の実施例では、前記回路は更に第２回路ステージを備えており、前記第２回路ステージは、第２ステージ出力端子と、前記第２ステージ出力端子に接続された第２ステージ評価デバイスと、前記第１回路ステージの前記出力端子と前記第２ステージ評価デバイスとの間に直列に接続されたインバータと、を備えている。前記第２回路ステージはまた、前記第２ステージ出力端子と前記第１ロジックレベルとに接続された第２ステージプリチャージデバイスを備えている。
【００１９】
本発明による他の実施例では、前記第１回路ステージは更に、前記出力端子を前記第１ロジックレベルと前記評価デバイスとに接続するフォワードコンダクションデバイスを備えている。あるいは、前記第１回路ステージは更に、前記評価デバイスと前記第１のｐチャンネルデバイスと前記第１のｎチャンネルデバイスと前記評価デバイスとに接続されたフィードバックデバイスを備えている。
【００２０】
本発明の別の一面は回路の性能を向上させる方法に係り、クロック端子と第１回路ステージとを設ける工程を含んでいる。前記第１回路ステージを設ける工程は更に、パルス生成回路を前記第１クロック端子に接続する工程と、出力端子を設ける工程と、第１ステージ評価デバイスを前記出力端子と前記パルス生成回路とに接続する工程と、を含んでいる。前記第１回路ステージを設ける工程は更に、第１ステージプリチャージデバイスを前記出力端子と第１ロジックレベルとに接続する工程を含んでいる。
【００２１】
他の実施例では、本発明の方法は更に、第２回路ステージを設ける工程を含んでおり、この工程は更に、第２ステージ出力端子を設ける工程と、第２ステージ評価デバイスを前記第２ステージ出力端子に接続する工程とを含んでいる。前記第２回路ステージを設ける工程は更に、第２インバータを、前記第１回路ステージの前記出力端子と前記第２ステージ評価デバイスとの間に直列に接続する工程と、第２ステージプリチャージデバイスを前記第２ステージ出力端子と前記第１ロジックレベルとに接続する工程とを含んでいる。
【００２２】
本発明による波状伝播回路（ウェーブプロパゲーション回路）の各ステージは、次々と波を描くようにプリチャージと評価を行なうので、共通クロックに対する容量性負荷がかなり低減される。更に、各ステージからステージへのプリチャージ位相と評価位相とが次々と波を描くように行なわれる性質は、波状伝播回路の、ある伝播回路ステージでその入力の評価がまだ行なわれている時に、先行する伝播回路ステージのプリチャージを開始できるということを意味する。その結果、前記のクロックは高い周波数での作動が可能になり、これにより性能が向上する。従来技術によるドミノロジック回路と比較すると、各ステージにおける前記評価ツリーの直列デバイス数の減少は、前記の電荷配分の問題を軽減し、駆動ステージの駆動力を増加させ、あるいは、そのステージを駆動する回路の側からみたステージの静電容量を低減する。
【００２３】
本発明の上述およびその他の特徴は、以下の発明の詳細説明、図、および特許請求の範囲において詳しく述べられている。
【００２４】
【発明の実施の形態】
図３および図５に、本発明の一面による、ＮＡＮＤゲートベースの波状伝播回路の概略図とそのタイミング図を示す。図３の回路は、パルス化されたデータ信号を生成するためにＮＡＮＤゲートを使用しているので、ＮＡＮＤゲートベースである。図３の回路にはふたつの伝播回路ステージ８０および８２が含まれる。各ステージには、ロジック入力、すなわち信号８８、９０および９２と同数の評価デバイス、すなわちデバイス１１０、１１２および１１４があることが望ましい。クロック入力へのプリチャージパルス、すなわちクロック信号ＣＬＫ８４に応答して、第１伝播回路ステージ８０と第２伝播回路ステージ８２は、それぞれの出力端子すなわちノード１００および１３７を、順次プリチャージする。クロックすなわちクロック信号ＣＬＫ８４がその評価位相に入ると、パルス化されたデータ信号が使用されて、第１伝播回路ステージ８０の評価が始まり、出力パルスが生成される。その後、第１伝播回路ステージ８０からの出力パルスがバッファーされて第２伝播回路ステージ８２に伝播し、第２伝播回路ステージ８２の評価が始まる。このようにして、波状伝播回路の各ステージからステージへ、波を描くように次々と、プリチャージと評価が行なわれる。
【００２５】
図３の波状伝播回路の動作は、図５のタイミング図とともに考えるのが最も理解しやすい。理解しやすくするために、ここでは図３の回路部品を５０から１９９の範囲内の参照番号で呼ぶ。一方、図５のタイミングトレースをここでは２００から２９９の範囲内の参照番号で呼ぶ。
【００２６】
図３には、伝播回路ステージ８０、８２を備えた２段ステージ波状伝播ロジック回路が示されている。クロック信号ＣＬＫ８４には、クロックエッジ２０２とクロックエッジ２０４の間の評価位相と、クロックエッジ２０４とクロックエッジ２０６の間のプリチャージ位相というふたつの位相がある。クロック信号ＣＬＫ８４がクロックエッジ２０２でハイレベルになる時、ＮＣＬＫクロック８６はトランジションエッジ２０８でロウレベルになる。図３で開示された実施例では、ＣＬＫクロック８４とＮＣＬＫクロック８６の両方が、この技術分野で周知のタイプのクロック回路（図示せず）で生成され、それぞれ反対の方向にほぼ同時に切り替わる。しかしながら、本発明の範囲と主旨から逸脱しなければ、特定の応用例においてＮＣＬＫクロック８６を、例えばＣＬＫの遅延形のような、別のクロックで代用可能であるということに注目すべきである。このようなクロックの生成と、ここに開示する発明においてこのようなクロックを使用可能に適用することとは、当業者の十分な能力範囲内にある。
【００２７】
図３に示すように、クロックＣＬＫ８４とデータ信号８８の両方がＮＡＮＤゲート９４への入力となる。評価位相の開始時にＣＬＫクロック８４が、トランジションエッジ２０２においてハイレベルの状態へ移行する前のロウレベルにあるならば、このときのＮＡＮＤゲート９４のＮＡＮＤ出力９６はハイレベルである。このことは図５に参照番号２１０で示されている。クロックＣＬＫ８４がトランジションエッジ２０２においてハイレベルの状態へ移行して、データ信号８８もハイレベル状態であるならば、ＮＡＮＤゲート９４は、トランジションエッジ２１２においてＮＡＮＤ出力９６をロウレベルに引き下げる。ＮＡＮＤ出力９６は、ＣＬＫクロック８４がトランジションエッジ２０４においてロウレベルになり、プリチャージ状態に入るまでロウレベルにとどまる。これが起きると、ＮＡＮＤゲート９４のＮＡＮＤ出力９６は図示のとおり、エッジ２１４でハイレベルになる。
【００２８】
トランジションエッジ２１２でＮＡＮＤ出力９６がロウレベルになると、ｐチャンネルデバイス９８は、トランジションエッジ２１６でノード１００をハイレベルに引き上げる。ノード１００は、ＮＣＬＫクロック８６がプリチャージ位相の始めに、トランジションエッジ２２０においてロウレベルからハイレベルに切り替わる時に、ｎチャンネルデバイス１１６によってロウレベルに引き下げられるまで、ハイレベルにとどまる。注目すべきことは、ｐチャンネルデバイス９８とｎチャンネルデバイス１１６は図３の回路においては、ひとつのダイナミックインバータとして一緒に機能するということである。必ずというわけではないが、面積と速度の点で有利であるから、ダイナミックインバータが望ましい。明らかなことではあるが、ＮＡＮＤゲート９４と、ｐチャンネルデバイス９８と、ｎチャンネルデバイス１１６とは、一緒になってひとつのパルス生成回路として機能し、図３の回路にパルス化されたデータ信号をもたらす。図５もまた、ＮＣＬＫクロック８６が評価位相の始めに、トランジションエッジ２０８においてハイレベルからロウレベルになると、インバータ１０２がトランジションエッジ２２２においてノード１０４をハイレベルに引き上げることを示している。ノード１０４は、ＮＣＬＫクロック８６がプリチャージ位相の始めに、トランジションエッジ２２０においてロウレベルからハイレベルに移行して、トランジションエッジ２２４においてノード１０４をハイレベルからロウレベルに引き下げるまで、ハイレベルにとどまる。
【００２９】
ノード１０４は、トランジションエッジ２２２においてハイレベルの状態に移行する前は、ロウレベルにとどまる。参照番号２２６で示す期間内は、ノード１０４がロウレベルの状態にあることにより、ｐチャンネルプリチャージデバイス１０６が「オン」になり、出力端子１０８がＶｄｄに接続される。トランジションエッジ２２２の前の、参照番号２２６で示す期間内は、ノード１００がロウレベルの状態にあることにより、ｎチャンネル評価デバイス１１０が「オフ」になり、出力端子１０８はＶｓｓから切り離される。出力端子１０８は、プリチャージの期間内にｐチャンネルプリチャージデバイス１０６を介して、ハイレベルにプリチャージされる。
【００３０】
もし、評価の期間内にデータ信号８８がロウレベルであれば、ＮＡＮＤ出力９６はＮＡＮＤゲート９４の働きによりハイレベルになる。このことは、図５のタイミング図に、破線と参照番号２３０で図示してある。評価の期間内でデータ信号８８がロウレベルであるために、ノード９６がハイレベルにとどまっている時は、ｐチャンネルデバイス９８は「オン」にならず、ノード１００はロウレベルにとどまる。この条件でのノード１００の状態は、図５に参照番号２３２のついた破線で図示してある。データ信号８８がロウレベルであるために、ノード１００がロウレベルにとどまっている時には、評価位相の期間はｎチャンネル評価デバイス１１０は導通しない。図５のタイミング図に破線２３４で図示するとおり、ｎチャンネル評価デバイス１１２および１１４それぞれへの入力９０および９２がハイレベルならば、この評価位相にある間は出力端子１０８がプリチャージされたハイレベルに、なおもとどまっている。
【００３１】
別の言い方をすれば、仮にデータ信号８８がハイレベルであったとすれば、ノード９６が評価期間内にロウレベルになっており、これによって、ノード１００がｐチャンネルデバイス９８を介してハイレベルに引き上げられていたであろう。ノード１００がハイレベル状態にあることにより、今度はｎチャンネル評価デバイス１１０が導通し、そのことにより、出力端子１０８はＶｓｓにプルダウンされる（入力端子９０および９２が評価期間内はどこかの時点でハイレベルにあると仮定する）。
【００３２】
いずれにしても、ＮＣＬＫクロック８６がプリチャージ位相の始めでハイレベルになると、出力端子１０８も再度ハイレベルになる。ＮＣＬＫクロック８６がハイレベルになると、ノード１０４がロウレベルになり、ｐチャンネルプリチャージデバイス１０６が「オン」になる。説明の便宜上、伝播回路ステージ８２と図３の回路の残りの部分の説明は、データ信号８８がハイレベルで、ｎチャンネル評価デバイス１１２および１１４それぞれへの入力９０および９２もハイレベルである時の状態についてのみ行なう。データ信号８８がロウレベルの時の図３の回路動作は、図３の回路図、図５のタイミング図、およびここに述べた説明からすぐに推察できる。
【００３３】
クロックの評価位相の始めのトランジションエッジ２２２で、ノード１０４がロウレベルからハイレベルになると、ノード１１８はインバータ１２０の働きによってハイレベルからロウレベルになる。このことはトランジションエッジ２３６に図示してある。ノード１１８は、ノード１０４がトランジションエッジ２２４でハイレベルからロウレベルに変わるまでロウレベルにとどまり、これによって、ノード１１８が、トランジションエッジ２３８でロウレベルからハイレベルになる。更に、評価期間内に出力端子１０８がハイレベルからロウレベルに変わると（すなわち、評価位相である間は、データ信号８８がハイレベルで、ｎチャンネルデバイス１１２および１１４は「オン」である）、ノード１２２は、ｐチャンネルデバイス１２４の働きによりロウレベルからハイレベルになる。これは図５のタイミング図にトランジションエッジ２４０で図示してある。ノード１２２は、ノード１１８がプリチャージ位相の始めで、ロウレベルからハイレベルへ移行するトランジションエッジ２３８によってロウレベルになるまで、ハイレベルにとどまる。これは、ノード１１８がハイレベルにあることによってｎチャンネルデバイス１１７が導通するので、ノード１２２がＶｓｓに接続されて、トランジションエッジ２４１でノード１２２がロウレベルにプルダウンされるからである。以上から明らかなように、ｐチャンネルデバイス１２４とｎチャンネルデバイス１１７とは、適切な時に、出力端子１０８上の信号の極性を切り替えるひとつのダイナミックインバータ／バッファーの働きをする。
【００３４】
一方、評価位相の始めに、ノード１１８がトランジションエッジ２３６でハイレベルからロウレベルに移行すると、ノード１２７はインバータ１２５の働きによってハイレベルになる。注目すべきことは、評価期間の前にノード１２７がロウレベルであり、ノード１２２もロウレベルであった時は、ｐチャンネルプリチャージデバイス１２６は出力端子１２８をＶｄｄに接続し、出力端子１２８をＶｓｓとの接続から切り離すことにより、出力端子１２８は出力端子１０８のプリチャージと同じようにプリチャージされるということである。
【００３５】
ロウレベルのＮＣＬＫクロック８６が、インバータ１０２、１２０、１２５を介して伝播しノード１２７に達すると、ノード１２７はロウレベルからハイレベルになり、ｐチャンネルプリチャージデバイス１２６を「オフ」にする。ノード１２２がトランジションエッジ２４０でハイレベルになると、出力端子１２８はｎチャンネルデバイス１３０、１３２、１３４および１３６を介してＶｓｓに接続される（ｎチャンネルデバイス１３０、１３２、１３４および１３６の各ゲートへの入力が、伝播回路ステージ８２の評価位相の期間のいずれかの時点ですべてハイレベルにあると仮定する）。評価の間に出力端子１２８がハイレベルからロウレベルに移行することは、図５のトランジションエッジ２４２で図示してある。更に、ノード１２７がハイレベルになると、ノード１３１はインバータ１３３の働きによりロウレベルになる。ノード１３１がロウレベルになるとｎチャンネルデバイス１３５は遮断され、ノード１３７がＶｓｓとの接続から切り離される。先に説明したとおり、出力端子１２８がトランジションエッジ２４２でロウレベルになると、ｐチャンネルデバイス１３８はノード１３７をハイレベルにする。このことは図５のトランジションエッジ２４４に図示してある。出力端子１２８は、ノード１２７がロウレベルになって、ｐチャンネルプリチャージデバイス１２６によりハイレベルに引き上げられるまで、ロウレベルにとどまる。ノード１２７がロウレベルになると、出力端子１２８はｐチャンネルプリチャージデバイス１２６を介してＶｄｄに接続され、トランジションエッジ２４６でハイレベルになる。
【００３６】
ノード１３７は、ノード１３１がハイレベルになってｎチャンネルデバイス１３５によりロウレベルに引き下げられるまで、引き続きハイレベルにとどまる。ノード１３７がトランジションエッジ２４８でハイレベルからロウレベルに移行するということは、伝播回路ステージ８２の次の伝播回路ステージ（図示せず）への入力をＶｓｓにプリチャージするということを表している。
【００３７】
これまでに述べたことから容易に理解できるとおり、本発明の波状伝播回路である第１伝播回路ステージ８０から第２伝播回路ステージ８２へ、そして後続の各伝播回路ステージへと、波を描くように評価が行なわれてゆく。同様に、プリチャージ位相も波を描くように展開してゆき、これにより、評価とプリチャージとが分散して次々と行なわれる。第１伝播回路ステージを評価するために、ＮＡＮＤゲート、ＮＯＲゲートなどのいずれかを介するクロックパルスが用いられている。第１伝播回路ステージの評価の結果は後続の各伝播回路ステージに伝播され、各伝播回路ステージを順次評価してゆく。第１伝播回路ステージのプリチャージもまた、パルスを介して完遂される。このプリチャージのパルスが後続の各伝播回路ステージに伝播可能になっている。更に、第１伝播回路ステージがプリチャージ可能になる前に、各伝播回路ステージのすべてがその評価を終えるまで、クロックの速度を遅くし、またウエイトをかける必要が最早ない。ステージからステージへと、プリチャージ位相と評価位相とが次々と波を描くように行なわれる性質は、波状伝播回路のある伝播回路ステージで、その入力の評価がまだ行なわれている時に、先行する伝播回路ステージのプリチャージを開始できるということを意味する。その結果、クロックは高い周波数での作動が可能になり、これにより性能が向上する。
【００３８】
更に、従来技術によるドミノロジック回路と比較すると、例えば図２のデバイス１８あるいは４０のような、典型的なドミノロジック回路の、評価ツリーの基部にあるｎチャンネル放電デバイスは最早必要がなくなる。本発明の回路では、ある伝播ステージにある評価デバイスの数は、そのステージのロジック入力の数に等しい。直列デバイスの数を減らすことで、クロックに対する容量性負荷を低減できるとともに、瞬時ピーク電流を低減できるという利点があり、駆動伝播回路ステージの駆動力を十分に高めることができる。
【００３９】
注目すべきは、図３の回路ではＶｄｄからＶｓｓへの放電経路の存在を阻止するという利点があるため、省電力になり、出力エラーも防止されるということである。例えば、もし伝播回路ステージ８０のｐチャンネルプリチャージデバイス１０６とｎチャンネル評価デバイス１１０の両方が、同時に「オン」にできるようになっていれば、放電経路が存在する。図３の回路では、この条件が成立しないようになっているという利点がある。プリチャージ中のｐチャンネルプリチャージデバイス１０６とｎチャンネル評価デバイス１１０を取り上げて説明する。すでに説明したように、プリチャージ中はｐチャンネルデバイス１０６が「オン」で、ｎチャンネル評価デバイス１１０は「オフ」である。すでに述べたとおり、評価が始まると、ＣＬＫクロックとＮＣＬＫクロックがほぼ同時に切り替わる。ｐチャンネルプリチャージデバイス１０６は、ハイレベルのデータパルスがｎチャンネル評価デバイス１１０を「オン」にできる前に「オフ」される。これは、ＮＣＬＫクロック８６が、ｐチャンネルデバイス１０６を「オフ」にする前に、インバータ１０２をひとつ越えさえすればよいからである。一方、ＣＬＫクロック８４（およびデータ信号８８）は、ｎチャンネル評価デバイス１１０を切り替えるためには、ノード１００に到達する前にダイナミックインバータのＮＡＮＤゲート９４とｐチャンネルデバイス９８の両方を越えなければならない。したがって、デバイス１０６と１１０とを介してのＶｄｄからＶｓｓまでの放電経路は回避される。
【００４０】
更に、インバータはＮＡＮＤゲートよりも速度が速い可能性がある。インバータがダイナミックインバータとして形成されている場合は、この可能性が特に高い。典型的なＮＡＮＤゲートの遅延時間は３５０ピコ秒であるが、インバータの遅延時間は通常２５０ピコ秒である。したがって、ＮＡＮＤゲートとインバータとの固有の遅延時間には差があるので、その安全余裕度は更に大きい。また、データが、クロックのトランジションエッジよりも後で到着することがあるという事実も安全余裕度となる。例えば、図３の回路では、ＣＬＫクロック８４がハイレベルになった後で、データ信号８８が到着することもある。その結果、ＣＬＫクロック８４が評価位相に入った後で、パルス化されたデータ信号がノード１００に到着することもよくある。
【００４１】
図４は、本質的には図３の回路と同じであるが、図４のノード１０１におけるパルス化されたデータ信号は、ＮＯＲゲートを介して生成されるという点が違っている。図４の回路は、図３において、一対のデバイス９８と１１６により示されるダイナミックインバータを最早必要としない。更に、ＮＯＲゲート９５のＮＯＲ入力８５は、ＮＣＬＫクロック８６に直接接続されている。ＮＯＲゲート９５のもうひとつのＮＯＲ入力８７は、Ｎデータに接続され、データパルスの負のエッジを誘発する。
【００４２】
本発明による別の実施例では、前述のＶｄｄからＶｓｓへの望ましくない放電経路の存在を、これと関連する速度損失とともに防止するため、プリチャージ位相を早期に終了するという利点がある。プリチャージ位相は、上述のとおりクロックがそのプリチャージサイクルに入る時に始まる。しかしながら、プリチャージ位相は、クロックのプリチャージサイクルの終了時において終了するのではなく、設定された一定の時間の後に終了する。
【００４３】
図６に示すのは、一定の長さのプリチャージパルスを生成するためのパルス回路３０１を含んだ波状伝播回路である。プリチャージパルスの長さは、パルス回路３０１における遅延回路３００の遅延により実質的に決定される。説明の便宜上、図６の回路では、遅延回路３００を実現するために４つのインバータゲート３００（Ａ）〜（Ｄ）を用いる。けれども、この技術分野において周知である従来のいずれかのタイプの遅延技術を用いても、遅延回路３００は実現できるということを理解する必要がある。図６には複数の波状伝播回路ステージ３０２、３０４および３０６も示されており、その各々が１つ以上の伝播回路ステージを含むことも可能である。図６の回路の動作を説明するために、ＣＬＫクロック３１２がハイレベルからロウレベルになって、プリチャージサイクルが始まる場合を考えてみる。ＣＬＫクロック３１２がハイレベルからロウレベルに切り替わると、ＮＯＲゲート３１０への入力Ｂもまたハイレベルからロウレベルになる。しかしながら、ＮＯＲゲート３１０の入力Ａに接続されている入力３１４は、（ＣＬＫクロック３１２がハイレベルであった）前の評価のサイクルから引き続きロウレベルのままである。従って、ＮＯＲ出力３１６はハイレベルになり、ＮＣＬＫのハイレベルのパルスが波状伝播回路３０２に受け渡されて、その回路ステージをプリチャージする。
【００４４】
遅延回路３００により遅延された後、ＣＬＫクロック３１２のハイレベルからロウレベルになるパルスがノード３１８に到着して、インバータ３０８により反転され、入力３１４でロウレベルからハイレベルになるパルスが作られる。この入力３１４上でロウレベルからハイレベルになるパルスは、ＮＯＲゲート３１０の入力Ｂに与えられているＣＬＫクロック３１２のすでにロウレベルになっているパルスと結合されて、ＮＯＲ出力３１６をロウレベルにする。事実上、固定幅のクロックパルスが波状伝播回路３０２に受け渡されて、その各ノードをプリチャージする。このプリチャージパルスは、回路３０２の各伝播回路ステージを経て、後続の回路３０４と３０６にそれぞれ導体３２４と３２６を介して伝播される。ＣＬＫクロック３１２がロウレベルからハイレベルになって評価が始まる時には、プリチャージ位相はすでに終了していて、ある程度の時間が経過している。ハイレベルのＣＬＫクロック３１２は、ＮＡＮＤゲート３３０とインバータ３３２とによりデータ信号３２８と結合され、データパルスを波状伝播回路３０２のＤＡＴ入力に与えて評価を開始させる。波状伝播回路３０２の評価の結果は、それぞれ導体３３４と３３６とを介して波状伝播回路３０４と３０６に伝播される。
【００４５】
以上の説明から明らかなように、プリチャージ位相はＣＬＫクロック３１２によって開始され、評価位相の開始よりも実質的に早くなるように設定された遅延時間の後に終了するという利点がある。更に、評価位相がプリチャージ位相の終了時に実質的に開始するようにさせることは、ここに開示する技術を与えられた当業者の能力の範囲内であり、意図されているものである。図３の波状伝播回路の場合のように、評価は、ＣＬＫクロックがハイレベルからロウレベルに移行する時に期待された通りに終了する。回路の性能を最大限に発揮させるには、遅延３００を可変なものとして、最適なプリチャージパルスをフレキシブルに作り出せるようにしてもよい。このプリチャージパルスは、波状伝播回路の出力端子をプリチャージするには十分であり、ＶｄｄからＶｓｓへの望ましくない放電経路を防止するには十分短いパルスである。
【００４６】
本発明の更に別の面として、波状伝播回路は、雑音余裕度を改善し、またプリチャージ出力端子と評価デバイスとの間の電荷共有による出力エラーだけではなく、プリチャージされた出力端子からの電荷漏れによって引き起こされる出力エラーも低減するために、小型のフォワードコンダクションデバイスをオプションで採用することができるという利点がある。図７に示すのは、ｎチャンネル評価デバイス３５６、３５８および３６０にそれぞれ接続されているｐチャンネルフォワードコンダクションデバイス３５０、３５２および３５４を備えた改良型波状伝播回路の簡略回路図である。フォワードコンダクション方式の動作の説明として、ノード３６２がハイレベルで（例えば、データ入力３６４でのハイレベルデータ入力による）、ｎチャンネル評価デバイス３５６が「オン」の時の評価の期間の状況を考察する。ｎチャンネル評価デバイス３５８も「オン」で、ｎチャンネル評価デバイス３６０が「オフ」であると仮定する。もし、ｐチャンネルフォワードコンダクションデバイス３５０、３５２および３５４がなければ、ｎチャンネル評価デバイス３６０が実際には「オフ」でＶｓｓへの実際の放電経路が存在しない状況においても、アクティブになったｎチャンネル評価デバイス３５６および３５８に関連する寄生の静電容量が、出力端子３６６をそのプリチャージされたハイレベルからロウレベルに切り替えるのに十分なことがある。この回路には複数のフォワードコンダクションデバイスがあるので、ｎチャンネルデバイス３６０と関連する適正サイズのｐチャンネルフォワードコンダクションデバイス３５４がロウレベルの信号３７０によって「オン」になり、それにより出力端子３６６がＶｓｓになる。従って、出力端子３６６は電荷共有により誤ってスイッチングする可能性が低減される。
【００４７】
これらのフォワードコンダクションデバイスは、回路の雑音余裕度も改善する。ノード３６２でグリッチが生じると、ｎチャンネル評価デバイス３５６が導通を開始することがある。入力３６８および３７０がハイレベルであると仮定すると、グリッチにより電荷がｎチャンネル評価デバイス３５６、３５８および３６０に流れ、フォワードコンダクションデバイス３５０がなければ、出力端子３６６が誤ってスイッチングする可能性がある。図７の回路にはｐチャンネルコンダクションデバイス３５０があるので、グリッチによりノード３６２がＶｄｄにならない限り、適正なサイズのｐチャンネルフォワードコンダクションデバイス３５０は、グリッチによって完全に遮断されることなく出力端子３６６をＶｄｄにプルアップし続け、グリッチに起因するレベルの移行を阻止する。
【００４８】
フォワードコンダクションデバイスは、更に、電荷漏れが引き起こす出力エラーも低減する。もしｎチャンネル評価デバイス３５６、３５８および３６０が評価期間内に「オフ」になっていると、たとえｐチャンネルフォワードコンダクションデバイス３５０、３５２および３５４がなくても、出力端子３６６は理論的にはプリチャージされたハイレベルにとどまることになる。しかしながら、フォワードコンダクションデバイス３５０、３５２および３５４がなければ、実際にはかなりの電荷漏れが、特に長時間の評価期間内に、出力端子３６６で生じてしまい、出力端子３６６の電位がスイッチングのしきい値より低くなって、スイッチングエラーが発生する可能性がある。回路にいくつかの適正サイズのフォワードコンダクションデバイスがあれば、ｎチャンネル評価デバイス３５６、３５８および３６０が「オフ」の時に、それらのフォワードコンダクションデバイスが「オン」にとどまって、電荷漏れを相殺する電荷をプリチャージされたノード３６６に供給する。これにより、評価期間の長さに関係なく、出力端子３６６の電位をそのプリチャージされたハイレベルに維持する。
【００４９】
更に別の実施例として、雑音余裕度を改善し、また電荷漏れや電荷共有により引き起こされる出力エラーを低減させるために、波状伝播回路にオプションでフィードバックデバイスを取り付けることができる。伝播回路ステージ４０２に接続されているｎチャンネルフィードバックデバイス４００の簡略回路図を図８に示す。先に説明したとおり、プリチャージの間に出力端子４０４はハイレベルにプリチャージされる。ハイレベルのＮＣＬＫクロック４１０によりｎチャンネルデバイス４０８が「オン」になるので、ノード４０６は、ロウレベルでプリチャージされる。ノード４０６が評価位相の始めでロウレベルからハイレベルに移行する時（導体４１２にはハイレベルデータ入力があると仮定する）、出力端子４０４は、先行のプリチャージ位相からなおもハイレベルにとどまっている。ハイレベル出力端子４０４は適正サイズのｎチャンネルフィードバックデバイス４００を「オン」に保持し、ノード４０６がロウレベルからハイレベルに移行するのを阻止する。従って、回路の雑音余裕度が改善される。
【００５０】
もし本回路にフィードバックデバイスがない場合、ノード４０６でのグリッチにより、出力端子４０４は誤ってスイッチングする可能性がある。ｎチャンネルフィードバックデバイス４００は同様にして、グリッチに起因する誤スイッチングを阻止する。ノード４０６をＶｓｓにプルダウンし続けることにより、フィードバックデバイス４００はスパイクを阻止する。従って、一時的なグリッチにより出力端子４０４が誤ってスイッチングする危険性は更に少ない。注目すべきは、図８の回路が各伝播回路ステージごとに、追加のフィードバックデバイスをひとつずつしか必要としないということである。これに比べ、フォワードコンダクション方式では、各評価デバイスごとにフォワードコンダクションデバイスをひとつずつ有することが望ましい。
【００５１】
更に、図８のフィードバックデバイスは、図７のフォワードコンダクションデバイスよりも小型化でき、これにより、容量性負荷を少なくできるという利点がある。出力端子４０４がハイレベルからロウレベルへの移行を開始する場合を考察してみる。ｐチャンネルデバイス４１４に固有の遅延により、出力端子４０４で観察される信号レベル変化は、ノード４１６にすぐには影響を及ぼさない。出力端子４０４が切り替えを開始する時にも、ノード４１６は先行のプリチャージの位相から引き続きロウレベルで充電されている。従って、ｐチャンネルフィードバックデバイス４１８はなおもほぼ完全に導通しており、ノード４０４でのハイレベルからロウレベルへの移行を阻止する。これに対し、図７のフォワードコンダクションデバイス３５０では、ノード３６２がロウレベルからハイレベルに移行を始めると、「オフ」への切替が始まる。このときフォワードコンダクションデバイス３５０はなおも出力端子３６６をプルアップして、ノード３６２がロウレベルからハイレベルに移行することに起因する出力端子３６６のハイレベルからロウレベルへの移行を阻止しようとする（入力３６８および３７０がハイレベルであると仮定する）。部分的に遮断されているので、フォワードコンダクションデバイス３５０は、ノード３６６でのハイレベルからロウレベルへの移行を阻止するための能力を完全には利用できない。必然的に、フォワードコンダクションデバイス３５０は、許容可能な雑音余裕度を維持するために、その部分的に遮断された状態において、出力端子３６６へ十分な電荷を供給しうるように大型化されていなければならない。
【００５２】
図８のフィードバック回路では、各出力端子に対す負荷静電容量が更に低減されており、これにより速度と性能とが向上している。図７の回路の出力端子３６６での負荷静電容量を取り上げて説明する。この出力端子での負荷静電容量に含まれるのは、ｐチャンネルフォワードコンダクションデバイス３５０、３５２および３５４の各ドレイン静電容量、ダイナミックインバータのｐチャンネルデバイスのゲート静電容量、プリチャージデバイスのドレイン静電容量、および、各評価デバイスの内のひとつのドレイン静電容量である。これに対し、図８の回路の出力端子４０４に対する静電容量に含まれるのは、１つのｐチャンネルフィードバックデバイス４１８のドレイン静電容量、ｎチャンネルフィードバックデバイス４００のゲート静電容量、ダイナミックインバータのｐチャンネルデバイス４１４のゲート静電容量、プリチャージデバイスのドレイン静電容量、および、各評価デバイスの内のひとつのドレイン静電容量のみである。従って、図８の出力端子４０４は図７の回路と比べると、スイッチングの際に駆動する容量性負荷が小さい。
【００５３】
先に述べたとおり、本発明の別の面には、各伝播回路ステージの出力をバッファーして反転する複数のダイナミックインバータを使用することが含まれている。一般的に、ダイナミックインバータはスタティックインバータよりも小型であるとともに高速であるから、ダイナミックインバータを使用すれば、高速化と回路の小型化が可能となるという利点がある。図８では、出力端子４０４がｐチャンネルデバイス４１４のゲートに接続されている。評価位相において、出力端子４０４がハイレベルからロウレベルに移行すると、ｐチャンネルデバイス４１４が「オン」になってノード４１６をＶｓｓにプルダウンする。出力端子４０４が、ハイレベルＮＣＬＫクロック４１０によりハイレベルでプリチャージされると、ノード４２０もまた、インバータ４２２と４２４とを介してハイレベルになる。ノード４２０がハイレベル状態にあることにより、ｎチャンネルデバイス４２６が導通してノード４１６をロウレベルにする。ｐチャンネルデバイス４１４とｎチャンネルデバイス４１６とは一緒になってひとつのインバータとして機能する。注目すべきは、図８に図示されるダイナミックインバータは、本発明の開示に記載されて、あるいは含まれている実施例のいずれとも共に作動するように適用させることができるということである。同様に、図８の回路は、スタティックインバータを含め、この技術分野で知られているいかなる種類のインバータ回路とも作動するように適用可能である。
【００５４】
更に省力化するために、波状伝播回路のある伝播回路ステージの出力端子のうちで、あるひとつの評価位相ではスイッチングされない出力端子は、次のプリチャージ位相でプリチャージされないようにする。図９には、伝播回路ステージ５０６に関連して、ｎチャンネルデバイス５０２とｐチャンネルデバイス５０４とを備えているパスゲート５００が示されている。図９の回路の働きを理解できるように、伝播回路ステージ５０６の出力端子５０８が、評価中にハイレベルからロウレベルに切り替わる条件を考察する。ノード５１０はダイナミックインバータのｐチャンネルデバイス５１２を介して、ロウレベルからハイレベルになる。ノード５１０がハイレベルになると、ｎチャンネルデバイス５０２とｐチャンネルデバイス５０４の両方が導通し、ＮＣＬＫクロック５１４が次のプリチャージ位相においてパスゲート５００を介して伝播し、出力端子５０８および後続の各伝播回路ステージの各出力端子をプリチャージする。反対に、出力端子５０８が切り替わらなければ、すなわち、プリチャージされたハイレベルにとどまると、ノード５１０はロウレベルにとどまる。ロウレベルのノード５１０は、ｎチャンネルデバイス５０２とｐチャンネルデバイス５０４の両方を遮断する。パスゲート５００が「オフ」になっているので、ＮＣＬＫクロックパルス５１４は、パスゲート５００を越えて出力端子５０８および後続の各伝播回路ステージの各出力端子をプリチャージすることができなくなり、これにより電力消費を抑えることができる。
【００５５】
本発明の波状伝播回路は通過遅延ができるという利点がある。図１０にはマイクロプロセッサ回路５５０が示されている。マイクロプロセッサ回路５５０は、例えばマイクロプロセッサパイプラインステージの実現に用いることができる。複数の波状伝播回路５５２、５５４、５５６、５５８および５６０は命令のフェッチ（ＩＦ）、命令デコード（ＩＤ）、実行（ＥＸ）、メモリ操作（ＭＥＭ）およびリード／ライト（Ｗ／Ｒ）という個々の機能を実現している。複数のフリップフロップ５６６、５６８、５７０、５７２、５７４および５７６は、ロジック回路に接続されており、それぞれのロジック回路へのクロック信号をゲートする。多くのマイクロプロセッサでは、命令デコード回路５５４がその操作完了のために余分の時間を必要とすることがある。更に、実行回路５５６が比較的短時間にそのタスクを完了できるということがよくある。低速のデコード回路５５４に適応させるために、クロック５６４を遅くする代わりに、通過遅延によりデコード回路５５４の隣りから時間を「借り」てその操作を完了させるようにしている。
【００５６】
図１０の回路で通過遅延を実現するには、遅延回路５６３を、ＣＬＫクロック５６４と、実行回路５５６への信号をゲートするフリップフロップ５７０との間に、直列に接続する。遅延回路５６３は偶数のインバータ、またはこの技術分野ではよく知られているその他の遅延技術を用いて実現可能である。図１１に示すのは、通過遅延の効果を説明する簡略タイミング図である。ＣＬＫ信号５６４は最上部に示してある。データ有効時間６０２（旧データ用）とデータ有効時間６０４（新データ用）とを有するデータ信号６００も図示されている。例えば、データ有効時間６０４は、データが、データを実行回路５５６に送るラッチ５７０へのデータとして有効であるとみなされうる時間を表している。注目すべきことは、データ有効時間６０４は、ＣＬＫクロック５６４の正のクロックエッジ６０６より後に来るということである。言い換えると、正のクロックエッジ６０６で実行回路５５６が適正に評価を行うには、データの到着が遅すぎるということである。
【００５７】
次に、信号ＤＣＬＫ６０８について説明する。信号ＤＣＬＫ６０８では、元の正のクロックエッジ６０６は、実行回路５５６が正の遅延エッジ６１０で適正に評価をするのに十分な時間Ｔｄだけ遅延される。注目すべきことは、正のクロックエッジ６０６のみを遅らせればよく、ＣＬＫクロック５６４全体を遅らせる必要がないということである。この遅延は、実行回路５５６がその評価を開始するのがわずかに遅れることを意味するに過ぎない。クロック周波数が影響を受けることはないので、図１０と図１１の回路は、より高い周波数で作動することができるという利点があり、これにより性能を向上できる。
【００５８】
そのうえ、ｐチャンネル評価デバイスまたはｎチャンネル評価デバイスをベースとする回路ステージを用いて、本発明の波状伝播回路を実現することができる。図１２に示すのは波状伝播回路６５０である。波状伝播回路６５０には、ｐチャンネルベースの回路ステージ６５４とカスケード接続されたｎチャンネルベースの回路ステージ６５２がある。ｐチャンネルベースの回路ステージ６５４は、通常その出力端子６５６でロウレベルにプリチャージされる。回路ステージ６５２の出力端子６５８が、ｎチャンネル評価デバイス６５９でのデータパルスにより、評価時間内にハイレベルからロウレベルへ切り替わると（ｎチャンネル評価デバイス６６１への入力がハイレベルでアクティブと仮定する）、回路ステージ６５４のｐチャンネル評価デバイス６６０が「オン」になる。ｐチャンネル評価デバイス６６２へのロジック入力Ｃもまたロウレベル（アクティブ）であると仮定すると、出力端子６５６およびＶｄｄからの導通経路が存在して、出力端子６５６をＶｄｄにプルアップするということになる。ＮＣＬＫクロック６６４がハイレベルになり、この回路をプリチャージすると、ノード６６６はインバータ６６８の動作によってロウレベルになる。ロウレベルのノード６６６は、ｐチャンネルプリチャージデバイス６７０を「オン」にして、出力端子６５８をハイレベルにプリチャージする。その同じＮＣＬＫクロックパルスは、インバータ６７２を通って伝播してノード６７４をハイレベルに駆動し、ｎチャンネルプリチャージデバイス６７６を「オン」にすることにより、出力端子６５６をＶｓｓにプルダウンする。明らかなように、図１２の回路には、ＮＯＲＡロジックに関する利点ばかりでなく、本発明による波状伝播ロジックのタイミングと容量性負荷とに関するすべて利点を有している。
【００５９】
本発明の波状伝播回路は、各クロックサイクルごとにふたつの評価を行なう可能性について更に考察する。プリチャージ位相と評価位相が、順次波を描くように交互に各回路ステージを伝播するので、本発明の波状伝播回路は各クロックサイクルごとに二重評価を行なうことが可能である。
【００６０】
図１３に各クロックサイクルごとに二重評価を行なう波状伝播回路７５０を示す。図１３において回路ステージ７５２はプリチャージパルス生成回路７５４からのプリチャージパルスを、ノード７６８で受ける。第１遅延信号ＤＣＬＫ７５６はパルス回路７５８に入力され、その出力はＯＲゲート７６０に入力される。信号ＤＣＬＫ７５６は信号ＣＬＫクロック７６２を遅延させた、すなわち位相シフトしたものである。信号ＤＣＬＫ７５６は信号ＣＬＫクロック７６２から、例えば偶数のインバータゲートを備えた遅延回路によって、またはその他の従来からある遅延技術によって、派生させることも可能である。ここには、信号ＤＣＬＫ７５６と相補的な信号であり、もうひとつのパルス回路７６６に入力される遅延信号ＮＤＣＬＫ７６４も図示されており、そのパルス回路７６６の出力はＯＲゲート７６０に入力される。パルス回路７５８および７６６は、例えば、図６の回路のパルス回路３０１と類似のものであってもよい。あるいは、パルス生成回路７５８と７６６は、トランジションエッジから固定パルスを発生させる任意の従来技術により実現することもできる。明らかなように、ＯＲゲート７６０は、信号ＤＣＬＫ７５６と信号ＮＤＣＬＫ７６４のどちらかが、ロウレベルからハイレベルへ移行する時、ノード７６８に、固定された長さのパルスを出力する。１つのクロックサイクルの間に、このようなパルスがふたつあるので、各クロックサイクルごとに回路ステージ７５２（および後続の各回路ステージ）をプリチャージするプリチャージパルスがふたつあることになる。
【００６１】
回路ステージ７５２へのパルス化されたデータ信号は、パルス生成回路７７０で生成される。パルス生成回路７７０には、ＮＯＲゲート７７６でカスケード接続されたふたつのＮＯＲゲート７７２と７７４が示されている。ＮＯＲゲート７７２は、データ信号７７８とＣＬＫクロック信号７６２というふたつの入力信号を受け取る。同様に、ＮＯＲゲート７７４は、データ信号７７８とＮＣＬＫクロック信号７８０というふたつの入力信号を受け取る。ＮＣＬＫクロック信号７８０はＣＬＫクロック信号７６２と相補的な信号である。ＣＬＫクロック信号７６２がハイレベルの時は、ＮＣＬＫクロック信号７８０がロウレベルであり、逆の場合も同様である。ＣＬＫクロック信号７６２がハイレベルで（したがってＮＣＬＫクロック７８０がロウレベルで）、データ信号７７８もハイレベルである時は、ＮＯＲ出力７８２と７８４は両方ともロウレベルである。正のプリチャージパルス７６８が来なければ、ＮＯＲゲート７７６はノード７８６をハイレベルに切り替えて、回路ステージ７５２のｎチャンネル評価デバイス７８８を「オン」にする。遅延信号ＤＣＬＫ７５６またはＮＤＣＬＫ７６４のいずれかにより生じたプリチャージパルスが端子７６８に現れると、ノード７８６がＮＯＲゲート７７６によりロウレベルになる。明らかなように、パルス生成回路７７０は、データ７７８がハイレベルでり、ＮＣＬＫクロック７８０またはＣＬＫクロック７６２がロウレベルになれば、ノード７８６で正のデータ信号を生成する。ノード７６８にプリチャージパルスが現れると、そのプリチャージパルスは正のデータ信号を終了させ、それによりノード７８６上にパルス化されたデータ信号を生成する。注目すべきことは、ＮＣＬＫクロック７８０は１クロックサイクルの中で一度ハイレベルになり、ＣＬＫクロック７６２も一度ハイレベルになるので、各クロックサイクルごとにふたつのパルス化された信号が潜在的に存在しうるということである。従って回路ステージ７５２（および後続の各回路ステージ）は、各クロックサイクルごとに２度評価とプリチャージが行われることになる。
【００６２】
図１４の簡略タイミング図に、図１３の回路において関係する各ノードのタイミングトレースを示す。図１４には、ＣＬＫクロック７６２の各クロックサイクルごとにふたつのデータサイクル８００と８０２とを有するデータ信号７７８が示されている。先に説明したとおり、ＤＣＬＫ信号７５６とＮＤＣＬＫ信号７６４は、ＣＬＫクロック信号７６２とＮＣＬＫクロック信号７８０から一定の遅延ＴＤ１だけ遅れている。ＤＣＬＫ信号７５６またはＮＤＣＬＫ信号７６４のいずれかがハイレベルになると、ノード７６８がハイレベルになる。ノード７６８は、プリチャージパルスが図１３の波状伝播回路に入るノードを表している。一定の時間Ｔｐの後、ノード７６８は図１３のパルス回路７５４の働きによりロウレベルになる。ノード７８６は、図１３の波状伝播回路の回路ステージ７５２へのパルス化されたデータ信号を受け取るノードを表している。ノード７８６は、ＣＬＫクロック７６２またはＮＣＬＫクロック７８０のいずれかがハイレベルであって、データ信号７７８もハイレベルである時にハイレベルになる。例えば、ノード７８６は、データ信号７７８がそのデータサイクル８００中の時に、トランジションエッジ８０４でハイレベルになる。ノード７６８がハイレベルのＤＣＬＫクロック７５６によりトランジションエッジ８０６でハイレベルになると、ハイレベルのノード７６８により、ノード７８６はトランジションエッジ８０８でロウレベルになる。同様に、ノード７８６は、データ信号７７８がそのデータサイクル８０２中の時に、トランジションエッジ８１０でハイレベルになる。ノード７６８がトランジションエッジ８１２でハイレベルになると、ノード７８６はトランジションエッジ８１４でロウレベルになる。図１４に示すとおり、ふたつのパルス化されたデータ信号（８０４−８０８と８１０−８１４）が各クロックサイクルごとに存在し、データサイクル８００と８０２のそれぞれにおいてデータを評価するために利用される。同様に、ふたつのプリチャージパルス（８０６−８０７と８１２−８１３）は、１クロックサイクルの間に波状伝播回路をプリチャージするために利用される。
【００６３】
図１３の回路において、ＮＯＲゲート７７６はインバータ７９０よりも高速なもので形成することが望ましい。ＮＯＲゲート７７６を高速化することにより、ノード７６８でのプリチャージパルス（図１４のトランジションエッジ８０６に示す）は、ｐチャンネルプリチャージデバイス７９４が「オン」になる前に、ｎチャンネル評価デバイス７８８を「オフ」にすることができる。ＮＯＲゲート７７６の高速化の効果を図１４に示す。図１４において、ノード７６８でのトランジションエッジ８０６は、ノード７８６上のパルス化されたデータ信号を（トランジションエッジ８０８において）「オフ」にするという目的と、プリチャージデバイス７９４を介して図１３の回路をプリチャージするために、ノード７９２を（トランジションエッジ８１６で）ロウレベルにするという目的との両方のために使用される。ＮＯＲゲート７７６の高速化により、ノード７９２がトランジションエッジ８１６でロウレベルになる前に、ノード７８６をトランジションエッジ８０８でロウレベルにすることができる。その結果、図１３のｎチャンネル評価デバイス７８８は、ｐチャンネルプリチャージデバイス７９４が「オン」になる前に「オフ」になる。ｐチャンネルプリチャージデバイス７９４およびｎチャンネル評価デバイス７８８を介して、ＶｄｄからＶｓｓへの望ましくない放電経路が形成されることが、これにより避けられる。
【００６４】
上記の発明は、はっきりと理解できるようにするために詳述したが、ある程度の変更と修正は、特許の請求の範囲のスコープ内で実施可能なことは明らかである。例えば、明細書では各伝播回路ステージに出入りするデータ信号をバッファーするために、ダイナミックインバータを波状伝播回路に採用しているが、スタティックインバータを同様に使用可能である。分かりやすくするために、いくつかの回路では、本発明による省電力回路なしで説明されている。けれども、ここに開示された省電力回路を明示的には含んでいない波状伝播回路で動作させるために、ここに開示する省電力回路を適用することは、この技術分野における当業者の能力範囲内にある。また別の例として、ここに記載のフォワードコンダクションデバイスとフィードバックデバイスとは、省電力回路の有無にかかわらず、ここに記載の波状伝播回路のいずれかと共に動作するように適用することが可能である。本開示があれば、本発明の範囲と主旨とから逸脱しない限り組み合わせや入れ替えが可能であることは、この技術分野における当業者には明らかである。更に、本発明による各技術と各回路は、波状伝播回路に言及しながら説明しているが、本発明はそのことに制限されることがなく、また、多くの異なった種類のＣＭＯＳ回路に使用可能であることは認識されるべきである。例えば、各省電力回路、および、雑音余裕度を改善したり電荷共有や電荷漏れによる出力エラーを減らすために利用される各回路は、ドミノロジックのような他の種類のダイナミックロジックと共に動作するように適用することができる。従って、本発明の範囲は、ここに挙げた特定の例に限定されることはなく、特許の請求の範囲に述べられる。
【図面の簡単な説明】
【図１】典型的な従来技術によるドミノロジックの一例である。
【図２】従来技術による複数のステージを有するドミノ回路の一例である。
【図３】本発明の一面による簡略な形態のＮＡＮＤゲートベースの波状伝播回路である。
【図４】本発明の一面による簡略な形態のＮＯＲゲートベースの波状伝播回路である。
【図５】プリチャージおよび評価の間に図３の回路のいろいろなノードでの動きを示す簡略タイミング図である。
【図６】パルス化されたプリチャージ回路を備えた、波状伝播回路の他の実施例である。
【図７】複数のｐチャンネルフォワードコンダクションデバイスを備えた、波状伝播回路の他の実施例の簡略回路図である。
【図８】ｎチャンネルおよびｐチャンネルフィードバックデバイスを備えた、波状伝播回路の他の実施例の簡略回路図である。
【図９】パスゲートを備えた、波状伝播回路の更に別の実施例の簡略回路図である。
【図１０】本発明の波状伝播回路を利用して、通過遅延を実現するマイクロプロセッサ回路の簡略回路図である。
【図１１】図１０の回路の簡略タイミング図である。
【図１２】本発明の更に別の面による、ｎチャンネルベースの回路ステージとｐチャンネルベースの回路ステージとを備えた、波状伝播回路の簡略回路図である。
【図１３】本発明の更に別の面による、各クロックサイクルにおいて複数の評価を実行するための波状伝播回路の簡略回路図である。
【図１４】図１３の回路の簡略タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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