(57)【特許請求の範囲】
【請求項１】
メモリ・カードが着脱自在に装着される電子スチル・カメラにおいて，
シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間，あらかじめ定められた一定時間間隔で複数駒の被写体像を連続して撮像し，撮像により得られた複数駒の被写体像をそれぞれ表す映像信号を出力する撮像手段，
上記撮像手段から出力される映像信号を，メモリへの記憶に適したディジタル画像データに変換する信号処理手段，
上記信号処理手段によって変換された複数駒分のディジタル画像データを記憶できる容量をもつメモリ手段，
上記信号処理手段から出力されるディジタル画像データを，上記信号処理手段から出力されるごとに上記メモリ手段に順次書き込むように制御する書込み制御手段，
上記メモリ手段に記憶されたディジタル画像データを圧縮するデータ圧縮手段，
上記メモリ手段に記憶できる被写体像の駒数を表す連写可能駒数を求める手段，
上記連写可能駒数が１以上のときにはシャッタ・レリーズ・ボタンによるシャッタ・レリーズが解除された後に，上記圧縮手段に上記メモリ手段に記憶されたディジタル画像データの圧縮を駒ごとに行わせ，圧縮されたディジタル画像データを駒ごとに上記メモリ・カードに記憶する圧縮／記憶制御手段，
上記連写可能駒数が０のときには強制的にシャッタ・レリーズ・ボタンによるシャッタ・レリーズを無効として，撮像を停止して，上記圧縮手段に上記メモリ手段に記憶されたディジタル画像データの圧縮を駒ごとに行わせ，圧縮されたディジタル画像データを駒ごとに上記メモリ・カードに記憶する撮像／圧縮／記憶制御手段，
上記メモリ・カードに記憶できる被写体像の駒数を表す残り駒数を算出する算出手段，
上記連写可能駒数を求める手段によって求められた連写可能駒数および上記算出手段によって算出された残り駒数を，それぞれ表示する表示手段，ならびに
被写体像の撮像が行われるごとに，上記表示手段によって表示された連写可能駒数および残り駒数を１つずつ減少させていく表示制御手段，
を備えている電子スチル・カメラ。
【請求項２】
上記メモリ手段が複数個のメモリから構成され，
複数個の上記メモリをそれぞれ装着するための複数個の接続手段を備え，
上記各メモリは，上記複数の接続手段のそれぞれに着脱自在に接続されているものである，
請求項１に記載の電子スチル・カメラ。
【請求項３】
上記残り駒数が０になると，シャッタ・レリーズ・ボタンによるシャッタ・レリーズを無効として，撮像を停止する第２の撮像制御手段を備えている，
請求項１または２に記載の電子スチル・カメラ。
【請求項４】
固体電子撮像素子を備え，かつ固体電子撮像素子から出力される映像信号を信号処理して，着脱自在に装着されたメモリ・カードに格納する電子スチル・カメラにおいて，
シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間，あらかじめ定められた一定時間間隔で複数駒の被写体像を連続して撮像して，上記固体電子撮像素子から複数駒の被写体像をそれぞれ表す映像信号を得，
上記映像信号を，メモリへの記憶に適したディジタル画像データに変換し，
上記変換された複数駒分のディジタル画像データを，複数駒分のディジタル画像データを記憶できる容量をもつメモリに，変換するごとに順次書き込み，
上記メモリに記憶できる被写体像の駒数を表す連写可能駒数を求め，
上記連写可能駒数が１以上のときにはシャッタ・レリーズ・ボタンによるシャッタ・レリーズが解除された後に，上記メモリに記憶したディジタル画像データの圧縮を行い，圧縮したディジタル画像データを上記メモリ・カードに記憶し，
上記連写可能駒数が０のときには強制的にシャッタ・レリーズ・ボタンによるシャッタ・レリーズを無効として，撮像を停止し，上記メモリに記憶したディジタル画像データの圧縮を行い，圧縮したディジタル画像データを上記メモリ・カードに記憶し，
上記メモリ・カードに記憶できる被写体像の駒数を表す残り駒数を算出し，
求められた上記連写可能駒数および算出された上記残り駒数を，それぞれ表示画面上に表示し，
被写体像の撮像が行われるごとに，表示された連写可能駒数および残り駒数を１つずつ減少させていく，
電子スチル・カメラの動作制御方法。
【請求項５】
固体電子撮像素子を露光すること，固体電子撮像素子から映像信号を読み出すこと，この映像信号のディジタル画像データへの変換を含む信号処理，ディジタル画像データのメモリへの一時記憶，画像データを上記メモリから読み出して圧縮処理すること，および圧縮画像データをメモリ・カードに格納することからなる一連の撮影，記録シーケンスを実行する電子スチル・カメラにおいて，
前半シーケンスを上記露光，読出し，信号処理および一時記憶から構成し，
後半シーケンスを上記圧縮処理および格納から構成し，
シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間，上記前半シーケンスを一定時間間隔で連続的に実行することにより，上記メモリに一時記憶された複数駒の画像データを得，
上記メモリに記憶できる駒数を表す連写可能駒数を求め，
連写可能駒数が１以上であるときにはシャッタ・レリーズ・ボタンによるシャッタ・レリーズの解除の後に，上記後半シーケンスを一駒の画像データごとに実行し，
連写可能駒数が０のときには前半シーケンスを強制的に終了させ，後半シーケンスに移り，
上記メモリ・カードに記憶できる被写体像の駒数を表す残り駒数を算出し，
求められた上記連写可能駒数および算出された上記残り駒数を，それぞれ表示画面上に表示し，
一駒についての前半シーケンスを実行するごとに，表示された連写可能駒数および残り駒数を１つずつ減少させていく，
電子スチル・カメラの動作制御方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、連写用メモリを備えた電子スチル・カメラおよびその動作制御方法に関する。
【０００２】
【従来技術】
電子スチル・カメラにおいては、撮影により得られた画像データは、電子スチル・カメラの内部にあるフレーム・メモリに一旦記憶される。そして、記憶された画像データは、圧縮された後にメモリ・カード等の外部記憶装置に格納される。
【０００３】
従来の電子スチル・カメラに備えられたフレーム・メモリは、一駒分（一つの絵）の画像データを記憶できる容量をもつものである。また、一駒撮影するごとに、撮影により得られた画像データを圧縮し、外部記憶装置に格納するというシーケンスがとられていた。２駒以上を連続して撮影する連写モードにおいても、フレーム・メモリ内に一旦記憶された画像データを圧縮し、外部記憶装置に格納する処理が完了するまでは、次の駒の撮影が行えなかった。
【０００４】
撮影してから画像データを外部記憶装置に記憶するまでの時間は、外部記憶装置としてＳＲＡＭで構成されたメモリ・カードを用いた場合に、露光制御に要する時間を除いても約700[msec] （ＣＣＤからのデータの読出しと信号処理に約150[msec] 、圧縮処理とカード書込み等に約550[msec] ）かかる。フラッシュ・メモリで構成されたメモリ・カードを用いた場合には約１[sec] （ＣＣＤからのデータの読出しと信号処理に約150[msec] 、圧縮処理とカード書込み等に約850[msec] ）の時間を要する。
【０００５】
したがって、従来の電子スチル・カメラでは、１秒間に２駒以上の連続撮影を行うことはできず、ユーザはシャッタ・チャンスを逃す等の問題があった。
【０００６】
【発明の開示】
この発明の目的は、連続した撮影を高速に行うことが可能な電子スチル・カメラおよびその動作制御方法を提供することにある。
【０００７】
この発明による電子スチル・カメラは、メモリ・カードが着脱自在に装着される電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間、あらかじめ定められた一定時間間隔で複数駒の被写体像を連続して撮像し、撮像により得られた複数駒の被写体像をそれぞれ表す映像信号を出力する撮像手段、上記撮像手段から出力される映像信号を、メモリへの記憶に適したディジタル画像データに変換する信号処理手段、上記信号処理手段によって変換された複数駒分のディジタル画像データを記憶できる容量をもつメモリ手段、上記信号処理手段から出力されるディジタル画像データを、上記信号処理手段から出力されるごとに上記メモリ手段に順次書き込むように制御する書込み制御手段、上記メモリ手段に記憶されたディジタル画像データを圧縮するデータ圧縮手段、およびシャッタ・レリーズ・ボタンによるシャッタ・レリーズが解除された後に、上記圧縮手段に上記メモリ手段に記憶されたディジタル画像データの圧縮を駒ごとに行わせ、圧縮されたディジタル画像データを駒ごとに上記メモリ・カードに記憶する圧縮／記憶制御手段を備えている。
【０００８】
この発明による電子スチル・カメラの動作制御方法は、固体電子撮像素子を備え、かつ固体電子撮像素子から出力される映像信号を信号処理して、着脱自在に装着されたメモリ・カードに格納する電子スチル・カメラにおいて、シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間、あらかじめ定められた一定時間間隔で複数駒の被写体像を連続して撮像して、上記固体電子撮像素子から複数駒の被写体像をそれぞれ表す映像信号を得、上記映像信号を、メモリへの記憶に適したディジタル画像データに変換し、上記変換された複数駒分のディジタル画像データを、複数駒分のディジタル画像データを記憶できる容量をもつメモリに、変換するごとに順次書き込み、シャッタ・レリーズ・ボタンによるシャッタ・レリーズが解除された後に、上記メモリに記憶したディジタル画像データの圧縮を行い、圧縮したディジタル画像データを上記メモリ・カードに記憶するものである。
【０００９】
メモリ手段またはメモリには、ＳＲＡＭ、ＤＲＡＭ、フラッシュ・メモリ、光メモリ等が含まれる。
【００１０】
この発明によると、シャッタ・レリーズ・ボタンによってシャッタ・レリーズされている間、複数駒の被写体像が、あらかじめ定められた一定時間間隔で連続して撮像される。撮像により得られた複数駒の被写体像は、固体電子撮像素子から映像信号として出力される。出力された映像信号は、メモリへの記憶に適したディジタル画像データに変換される。電子スチル・カメラには、複数駒分のディジタル画像データを記憶できる容量をもつメモリ手段が設けられている。複数駒分のディジタル画像データは、メモリ手段に順次記憶されていく。シャッタ・レリーズ・ボタンによるシャッタ・レリーズが解除されると、上記メモリ手段に記憶されたディジタル画像データが駒ごとに圧縮される。圧縮されたディジタル画像データは、電子スチル・カメラに着脱自在に装着されたメモリ・カードに記憶される。
【００１１】
この発明によると、連写動作においては、固体電子撮像素子による撮像、固体電子撮像素子からの映像信号の読出し、映像信号のディジタル画像データへの変換を含む信号処理および画像データのメモリへの一時記憶からなる前半シーケンスが一定時間間隔で複数回にわたって連続的に繰返される。この前半シーケンスが終了した後に、画像データの圧縮および圧縮画像データのメモリ・カードへの格納からなる後半シーケンスが駒ごとに実行される。比較的時間のかかる後半シーケンスが後回しにされ、前半シーケンスのみが連続的に繰り返される。したがって、一駒の撮像から次の駒の撮像までの時間が短縮され、高速な連写が可能となる。
【００１２】
メモリ手段として高速にデータを記憶できるものを用いることにより、撮像により得られた一駒一駒のディジタル画像データを速やかに記憶できる。これによっても、一駒の撮像から次の駒の撮像までの時間が短縮される。
【００１３】
好ましくは、上記メモリ手段が複数個のメモリから構成される。また、この発明による電子スチル・カメラは、複数個の上記メモリをそれぞれ装着するための複数の接続手段を備えている。接続手段には、コネクタ等が含まれる。上記各メモリは、上記複数の接続手段のそれぞれに着脱自在に接続される。これにより、電子スチル・カメラのユーザは、必要とする連写駒数に応じて、装着するメモリの数を多くしたり、少なくしたりできる。また、ユーザは、オプションとしてメモリの装着を選択できる。
【００１４】
さらに好ましくは、この発明による電子スチル・カメラは、上記メモリ手段に記憶できる被写体像の駒数を表す連写可能駒数を求める手段、上記求められた連写可能駒数を表示する表示手段、および被写体像の撮像が行われるごとに、上記表示手段に表示された連写可能駒数を１つずつ減少させていく表示制御手段を備えている。
【００１５】
メモリに記憶できる被写体像の駒数を表す連写可能駒数が求められる。この連写可能駒数は、表示手段に表示される。これにより、ユーザは、連写モードにおいて何駒連写できるかを容易に知ることができる。また、撮像が行われるごとに、連写可能駒数は１つずつ減少させられる。これにより、ユーザは、残り何駒撮像できるかを容易に知ることができる。
【００１６】
また、上記連写可能駒数が０になると、撮像により得られたディジタル画像データをメモリに記憶できないのであるから、シャッタ・レリーズ・ボタンによるシャッタ・レリーズを無効として、撮像（上記前半シーケンス）を停止することが好ましい。
【００１７】
また、この発明による電子スチル・カメラは、上記メモリ・カードに記憶できる被写体像の駒数を表す残り駒数を算出する算出手段、上記算出手段によって算出された残り駒数を表示する上記表示手段、および被写体像の撮像が行われるごとに、上記表示手段に表示された残り駒数を１つずつ減少させていく上記表示制御手段を備えている。
【００１８】
メモリ・カードに記憶できる被写体像の駒数を表す残り駒数が算出される。算出された残り駒数は表示手段に表示される。これにより、ユーザは、連写モードにおいて何駒のディジタル画像データをメモリ・カードに記憶できるかを容易に知ることができる。また、撮像が行われるごとに、残り駒数は１つずつ減少させられる。したがって、ユーザは、残り何駒撮像できるかを容易に知ることができる。
【００１９】
また、上記残り駒数が０になると、撮像により得られたディジタル画像データをメモリ・カードに記憶できないのであるから、シャッタ・ボタンによるシャッタ・レリーズを無効として、撮像（上記前半シーケンス）を停止することが好ましい。
【００２０】
【実施例の説明】
図１は、電子スチル・カメラの電気的構成を示すブロック図である。この電子スチル・カメラには、単写モードおよび連写モードにおいて撮影された被写体像を表す画像データを記憶するためのメモリ・カード19（外部記憶媒体）、ならびに連写モードにおいて撮影された複数駒の被写体像を表す画像データを一時的に記憶するための増設メモリ・ボードＭ1 〜Ｍn （オプションとして取り付けられる補助メモリ）が接続されている。
【００２１】
メモリ・カード19は半導体メモリを内蔵するもので、電子スチル・カメラに備えられたコネクタＣ0 に着脱自在である。メモリ・カード19は、コネクタＣ0 に装着されることにより、電子スチル・カメラ（メモリ・コントローラ18）の各種バスと電気的に接続される。メモリ・カード19には、１駒分の圧縮された画像データ（圧縮画像データ）が１つのファイルとして記憶される。各ファイルの圧縮画像データのバイト数（長さ）は、一定値（バイト数Ｔとする）に固定されている。メモリ・カード19には、ファイルを管理するためのディレクトリおよびＦＡＴ（File Allocation Table ）が設けられる。また、メモリ・カード19には、各ファイルの画像データを撮像したときの日付を表す日付データを、各ファイルに対応させて記憶する領域（日付データ領域）が設けられている。メモリ・カード19は、一般には電子スチル・カメラのユーザによって着脱されるであろう。
【００２２】
増設メモリ・ボードＭ1 〜Ｍn は、電子スチル・カメラに設けられたコネクタＣ1 〜Ｃn にそれぞれ着脱自在である。増設メモリ・ボードＭ1 〜Ｍn は、コネクタＣ1 〜Ｃn にそれぞれ取り付けられることにより、電子スチル・カメラの各種バスと電気的に接続される。コネクタＣ1 〜Ｃn のそれぞれには１からｎまでの番号が順番に付けられている。ｎ個の全てのコネクタに増設メモリ・ボードを取り付けることもできる。一部のコネクタにｎ以下の任意の個数の増設メモリ・ボードを取り付けることもできる。一部のコネクタに増設メモリ・ボードを接続する場合には、増設メモリ・ボードは番号１が付けられたコネクタＣ1 から始まって番号の小さい順に取り付けられることが約束されている。
【００２３】
増設メモリ・ボードＭ1 〜Ｍn は、一般には電子スチル・カメラの内部に設けられる。増設メモリ・ボードＭ1 〜Ｍn は、主にこの電子スチル・カメラの製造者によって取り付けられよう。もちろんユーザが取り付けることもできる。
【００２４】
増設メモリ・ボードＭ1 は、２つのフレーム・メモリ511 および521 （ＳＲＡＭ、ＤＲＡＭ、フラッシュ・メモリ等）、これらのフレーム・メモリに対応して設けられたメモリ・コントローラ531 および541 ならびにバッファ・メモリ551 を備えている。
【００２５】
各フレーム・メモリは、撮影により得られた１駒分の画像データを記憶するのに十分な記憶容量を持っている。したがって、増設メモリ・ボードＭ1 には撮影により得られた２駒分の画像データを記憶することができる。
【００２６】
バッファ・メモリ551 はフレーム・メモリ511 または521 に書込むべき、またはこれらのフレーム・メモリから読出された画像データを一時的に記憶するために用いられる。メモリ・コントローラ531 はフレーム・メモリ511 への画像データの書込み、およびフレーム・メモリ511 からの画像データの読出しを制御する。メモリ・コントローラ541 はフレーム・メモリ521 への画像データの書込み、およびフレーム・メモリ521 からの画像データの読出しを制御する。
【００２７】
メモリ・コントローラ531 および541 は、その内部にステータス・レジスタをそれぞれ備えている。これらのステータス・レジスタには、あらかじめ定められた特定のコード（Ａとする）が設定される。このコードＡは、圧縮ＣＰＵ23がコネクタＣ1 に増設メモリ・ボードＭ1 が装着されているかどうかを確認するときに用いられる。
【００２８】
他の増設メモリ・ボードＭi （ｉ＝２〜ｎ）の構成は、増設メモリ・ボードＭ1 の構成と同じである。ｉ個の増設メモリ・ボードが接続されることにより、増設メモリ・ボード全体で２ｉ駒の画像データを記憶することができる。
【００２９】
これらの増設メモリ・ボードＭi （ｉ＝１〜ｎ）のフレーム・メモリ51i および52i への画像データの書込み、またはこれらのフレーム・メモリからの画像データの読出しのために、１つのフレーム・メモリが選択される。この選択は、対応するメモリ・コントローラ（53i および54i のいずれか）を、圧縮ＣＰＵ23がセレクタ22を通して選択することにより行われる。
【００３０】
電子スチル・カメラの動作は、主に、圧縮ＣＰＵ23、表示ＣＰＵ31およびメインＣＰＵ37によって制御される。これらのＣＰＵ23、31および37は相互に交信しながら後述する単写モードおよび連写モードにおける撮影、記録等の処理を実行する。
【００３１】
圧縮ＣＰＵ23は、撮影により得られた画像データの処理の制御、画像データのフレーム・メモリ17、51i 、52i への書込みおよびフレーム・メモリからの読出しの制御、ならびに処理された画像データ（圧縮画像データ）のメモリ・カード19への書込みおよびメモリ・カードからの読出しの制御を行う。表示ＣＰＵ31は各種操作ボタン、センサからの信号の取込みおよび表示制御、とくに、ユーザによるシャッタ・レリーズ・ボタン35の操作に基づいて、撮影処理の開始、終了等の制御を行う。メインＣＰＵ37は、自動合焦（ＡＦ）制御および自動露光（ＡＥ）制御を行う。
【００３２】
圧縮ＣＰＵ23の内部ＲＯＭには、撮影処理に必要なプログラムおよびデータがあらかじめ記憶されている。図６は、圧縮ＣＰＵ23の内部ＲＯＭにあらかじめ記憶されているデータおよびプログラムを示している。
【００３３】
連写可能駒数算出プログラムは、連写モードにおいて連写できる駒数Ｌ（以下「連写可能駒数」という）を求めるためのプログラムである。
【００３４】
シャッタ・レリーズ・ボタン35が半押しされたときに、圧縮ＣＰＵ23は、この連写可能駒数算出プログラムにしたがって次のようにして連写可能駒数Ｌを求める。
【００３５】
まず、圧縮ＣＰＵ23は、セレクタ22およびコネクタＣ1 〜Ｃn を介して、増設メモリ・ボードＭ1 〜Ｍn を順次アクセスし、増設メモリ・ボードＭi のメモリ・コントローラ53i および54i に備えられているステータス・レジスタのコードＡを読み出す。圧縮ＣＰＵ23は、メモリ・コントローラ53i および54i のステータス・レジスタから読出したコードと内部ＲＯＭに記憶されたリファレンス・コードＡとを比較する。これらのコードが一致すれば、圧縮ＣＰＵ23は増設メモリ・ボードＭi が接続されていると判断する。一致しなければ（増設メモリが接続されていないのでメモリ・コントローラからコードＡを読出せない場合が多い）、接続されていないと判断する。圧縮ＣＰＵ23は、増設メモリ・ボードＭ1 からＭn に向けて順次上記の処理を繰返していき、接続されている増設メモリ・ボードの個数をカウントする（カウント値をｋとする）。接続されていないとはじめて判断したときに、カウントが停止される。このようにして、接続された増設メモリ・ボードの個数ｋが求められる。
【００３６】
続いて、圧縮ＣＰＵ23は、カウント値ｋに基づいて連写可能駒数Ｌの値を求める。連写モードにおいて、第１駒目の画像データは、フレーム・メモリ17に記憶される。第２駒目以降の画像データは、増設メモリ・ボードＭ1 からＭk の各フレーム・メモリに順次記憶されていく。したがって、ｋ個の増設メモリ・ボードが接続されている場合の連写可能駒数Ｌは、Ｌ＝２・ｋ＋１となる。この連写可能駒数Ｌは、表示ＣＰＵ31に与えられる。
【００３７】
残り駒数算出プログラムは、メモリ・カード19に記憶できる画像データの駒数Ｎ（以下「残り駒数」という）を算出するためのプログラムである。
【００３８】
圧縮ＣＰＵ23は、シャッタ・レリーズ・ボタン35が半押しされたときに、この残り駒数算出プログラムにしたがって残り駒数Ｎを算出する。まず、圧縮ＣＰＵ23は、メモリ・カード19のＦＡＴの読出し指令をメモリ・コントローラ18に与える。メモリ・コントローラ18は、この指令に基づいてメモリ・カード19からＦＡＴを読み出す。
【００３９】
メモリ・カード19が装着されている場合には、メモリ・コントローラ19はメモリ・カード19から読み出したＦＡＴを圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、読み出されたＦＡＴに基づいてメモリ・カード19の空き容量を求める。また、圧縮ＣＰＵ23は、その内部ＲＯＭにあらかじめ記憶されている、１駒分の圧縮画像データのバイト数Ｔを参照する。圧縮ＣＰＵ23は、１駒分のバイト数Ｔおよび求めた空き容量に基づいて、残り駒数Ｎを求める。圧縮ＣＰＵ23は、求めた残り駒数Ｎおよびメモリ・カード19が装着されていることを表すデータ（装着検出データ）を表示ＣＰＵ31に与える。
【００４０】
メモリ・カード19が装着されていない場合には、メモリ・コントローラ18は、装着されていないことを表すデータ（未装着検出データ）を圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、メモリ・コントローラ18から未装着検出データを受けると、この未装着検出データを表示ＣＰＵ31に与える。
【００４１】
圧縮ＣＰＵ23の内部ＲＯＭに記憶された時間αは、シャッタ・レリーズ・ボタン35によってシャッタ・レリーズ（ボタン35の全押し）が行われた後に圧縮ＣＰＵ23がその内部タイマに用いて計時する時間を表している。
【００４２】
この時間αの間に、表示ＣＰＵ31は、ホワイト・バランス・データ等の撮影処理に必要なデータを圧縮ＣＰＵ23に与える。また、圧縮ＣＰＵ23は、信号処理回路12等に、画像信号処理に必要なゲイン・データを設定する。
【００４３】
時間βは、連写モードにおいて、ある駒の撮影と次の駒の撮影との間におかれるインターバル時間を表している。このβの値は、１秒間に連写される駒数にしたがって定められる。例えば、１秒間に３駒の連写を行う場合には、β＝７ＶＤ（１ＶＤ＝1/60秒）と定められる。
【００４４】
１ブロックのバイト数Ｓは、撮像により得られた画像データを圧縮するときに用いられる。１駒分の画像データは複数のブロックに分割され、ブロックごとにＡＤＣＴ（Adaptive Discrete Cosine Transform）アルゴリズムにしたがってデータ圧縮される。各ブロックの圧縮データは、ハフマン符号に変換される。その後、各ブロックは、このバイト数Ｓの長さに調整される（固定長処理）。ハフマン符号に変換されたブロック（符号化ブロック）のバイト数がＳに満たない場合には、バイト数Ｓになるようにダミーのデータがそのブロックに付加される。符号化ブロックのバイト数がＳを超える場合には、バイト数Ｓになるまで、圧縮処理およびハフマン符号化処理が繰り返される。このバイト数Ｓと分割されたブロックの数との積は、上記１駒分の画像データのバイト数Ｔとなる。
【００４５】
単写モード用プログラムは、単写モードにおいて実行される圧縮ＣＰＵ用撮影処理プログラムである。連写モード用プログラムは、連写モードにおいて実行される圧縮ＣＰＵ用撮影処理プログラムである。これらの２つのプログラムの内容については、以下の単写モードおよび連写モードにおける電子スチル・カメラの動作においてそれぞれ詳述する。
【００４６】
圧縮ＣＰＵ23の内部ＲＡＭには、撮影処理において用いられるデータが記憶される。図７は、圧縮ＣＰＵ23の内部ＲＡＭに記憶されるデータを示している。
【００４７】
設定モード・データは、連写／単写切換スイッチ36の状態を表すデータである。連写／単写切換スイッチ36が単写モードに設定されている場合には、設定モード・データは単写モードを表すデータとなる。連写／単写切換スイッチ36が連写モードに設定されている場合には、設定モード・データは連写モードを表すデータとなる。表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35が半押しされたときに、この連写／単写切換スイッチ36の状態を読み取り、このスイッチ36の状態を設定モード・データとして圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、この設定モード・データにしたがって単写モード用プログラムおよび連写モード用プログラムのいずれか一方を選択して、撮影処理を行う。
【００４８】
ホワイト・バランス・データ（ＷＢデータ）は、信号処理回路12に含まれるホワイト・バランス調整回路に設定されるゲイン・データである。表示ＣＰＵ31は、色センサ34の色検出信号に基づいてＷＢデータの値を求める。そして、シャッタ・レリーズが行われてから時間αの間に、ＷＢデータは、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられる。
【００４９】
撮像許可時間帯γはＣＣＤ11による撮像が許可されている時間帯を表す。この撮像許可時間帯は、自動露光（ＡＥ）処理のときにメインＣＰＵ37が求めたシャッタ速度（フォーカル・プレーン・シャッタ29の開放時間）に基づいて定められる。シャッタ29の開放時間のうちの１ＶＤ（1/60秒）未満の端数を切り上げてＶＤの整数倍（ｎ・ＶＤ；ｎは整数）とした時間が、撮像許可時間帯γとして定められる。例えば、シャッタ29の開放時間（シャッタ速度）が 0.3ＶＤや 0.5ＶＤの場合には、撮像許可時間帯γは１ＶＤとなる。この撮像許可時間帯においてシャッタ29が開放される。シャッタ速度（シャッタ速度データ）は、メインＣＰＵ37から表示ＣＰＵ31に与えられ、表示ＣＰＵ31の内部ＲＡＭに記憶される。そして、シャッタ・レリーズが行われてから時間αの間に、シャッタ速度データは、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられる。圧縮ＣＰＵ23は、このシャッタ速度データに基づいて撮像許可時間帯を求め、内部ＲＡＭに記憶する。
【００５０】
日付データは、リアル・タイム・クロック32（Real Time Clock;時計、以下「ＲＴＣ」という）が計時している現在の日付を表すデータである。シャッタ・レリーズが行われてから時間αの間に、表示ＣＰＵ31はＲＴＣ32から現在の日付を読み出し、これを日付データとして圧縮ＣＰＵ23に与える。圧縮画像データがファイルとしてメモリ・カード19に記憶されるときに、この日付データは、メモリ・カード19の日付データ領域に、このファイルに対応づけられて記憶される。
【００５１】
連写駒数は、連写モードにおいて撮影された駒数を表す。一駒一駒の撮影が行われるごとに、圧縮ＣＰＵ23は、連写駒数の値を１から順に一つずつ増加させる。この連写駒数は、撮影後の画像データの圧縮を行うときに用いられる。
【００５２】
表示ＣＰＵ31の内部ＲＯＭには、図８(A) に示すように、表示ＣＰＵ31が行う撮影処理に必要なプログラムがあらかじめ記憶されている。単写モード用プログラムは、単写モードにおいて実行される表示ＣＰＵ用撮影処理プログラムである。連写モード用プログラムは、連写モードにおいて実行される表示ＣＰＵ用撮影処理プログラムである。これらの２つのプログラムの内容については、以下の単写モードおよび連写モードにおける電子スチル・カメラの動作においてそれぞれ詳述する。
【００５３】
表示ＣＰＵ31の内部ＲＡＭには、撮影処理において用いられるデータが記憶される。図８(B) は、表示ＣＰＵ31の内部ＲＡＭに記憶されるデータを示している。
【００５４】
装着／未装着検出データは、メモリ・カード19が装着されているかどうかを表すデータである。このデータは、上述したようにシャッタ・レリーズ・ボタン35が半押しされたときに、圧縮ＣＰＵ23から表示ＣＰＵ31に与えられる。
【００５５】
残り駒数Ｎ、および連写可能駒数Ｌは上述した通りであり、圧縮ＣＰＵ23から表示ＣＰＵ31に与えられたものである。設定モード・データは、上述のように連写／単写切換スイッチ36の状態を表すデータである。シャッタ速度データは、シャッタ29の開放時間を表すデータであり、メインＣＰＵ37から表示ＣＰＵ31に与えられたものである。
【００５６】
ＥＥＰＲＯＭ27（Electrically Erasable Programmable ROM）には、図９に示すように信号処理回路12に含まれるガンマ補正回路のゲイン・データ、再生回路16のゲイン・データ、およびＡ／Ｄ変換回路13の参照電圧を表すデータがあらかじめ記憶されている。シャッタ・レリーズされてから時間αの間に、これらのデータは、圧縮ＣＰＵ23によって読出され、Ｄ／Ａ変換回路15によってアナログ信号に変換された後に、信号処理回路12、再生回路16およびＡ／Ｄ変換回路13にそれぞれ与えられる。
【００５７】
［単写モードにおける電子スチル・カメラの動作］
電子スチル・カメラを使用するとき、ユーザは電子スチル・カメラに設けられている電源スイッチ47をオンにする。これにより、オン信号が電源スイッチ47から表示ＣＰＵ31に与えられる。電子スチル・カメラの電源スイッチ47がオフ状態であっても、表示ＣＰＵ31には、補助電源回路26（電池等）によって電源が供給され、表示ＣＰＵ31はスリープ状態にある。電源スイッチ47からのオン信号により、表示ＣＰＵ31はスリープ状態から起上がり、動作を開始する。まず、表示ＣＰＵ31は、電源スイッチＳＷ３をオンにする。これにより、クロック発生回路24（Clock Generator;以下「ＣＧ」という）および圧縮ＣＰＵ23を除くすべての回路に主電源回路25から電源が供給される。
【００５８】
電子スチル・カメラのユーザは、撮影を行うときに、連写／単写切換スイッチ36によって連写モードおよび単写モードのいずれか一方をあらかじめ選択する。単写モードが選択された場合には、図２のタイム・チャートに示す処理が行われる。
【００５９】
シャッタ・レリーズ・ボタン35がユーザによって半押しされると、半押し信号がシャッタ・レリーズ・ボタン35から表示ＣＰＵ31に与えられる。これにより、表示ＣＰＵ31は、連写／単写切換スイッチ36の状態（設定モード・データ）を読み取り、内部ＲＡＭに設定モード・データを記憶する。このスイッチ36が単写モードに設定されている場合には、表示ＣＰＵ31はその内部ＲＯＭにあらかじめ記憶された単写モード用プログラムを選択する。このスイッチ36が連写モードに設定されている場合には、表示ＣＰＵ31はその内部ＲＯＭにあらかじめ記憶された連写モードにおける処理プログラムを選択する。ここでは、単写モードに設定されているので、表示ＣＰＵ31は、単写モード用プログラムを選択する。表示ＣＰＵ31は、この処理プログラムにしたがって単写モード処理を行う。
【００６０】
表示ＣＰＵ31は、まず、電源回路25のスイッチＳＷ１をオンにする。これにより、圧縮ＣＰＵ23に電源が供給され、圧縮ＣＰＵ23が起動する（時刻ｔ1 ）。
【００６１】
また、表示ＣＰＵ31は、半押し信号を受けると、設定モード・データ（ここでは、このデータは単写モードを表している）を圧縮ＣＰＵ23に送るとともに、連写可能駒数Ｌおよび残り駒数Ｎの要求信号を圧縮ＣＰＵ23に与える（図２の符号101 ）。圧縮ＣＰＵ23は、受取った設定モード・データを内部ＲＡＭに記憶する（図７）。
【００６２】
圧縮ＣＰＵ23は上記要求信号に応答して残り駒数プログラムにしたがって残り駒数Ｎを算出する。まず、圧縮ＣＰＵ23は、電源回路25のスイッチＳＷ２をオンにする（時刻ｔ2 ）。これによりＣＧ（Clock Generator ）24に電源が供給される。ＣＧ24に電源が供給されることにより、クロック信号がＹ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21（これらの３つの回路には、ＣＧ24から共通のクロック信号線が接続されている）に供給される。これにより、これらの回路は動作可能となる。後述するが、圧縮ＣＰＵ23からＣＧ24に与えられているリセット信号がロー・レベル（Ｌレベル）であるときは、ＣＧ24に電源が供給されていても、ＣＣＤ11、信号処理回路12およびＡ／Ｄ変換回路13にはクロック信号は与えられない。
【００６３】
圧縮ＣＰＵ23は、上述したように、残り駒数Ｎを求める（符号102 ）。
【００６４】
続いて、圧縮ＣＰＵ23は、上述したように、連写可能駒数算出プログラムにしたがって連写可能駒数Ｌを求める（符号102 ）。
【００６５】
圧縮ＣＰＵ23は、求めた連写可能駒数Ｌおよび残り駒数Ｎを表示ＣＰＵ31に与える（符号103 ）。また、圧縮ＣＰＵ23は、メモリ・カード19が装着されていればそのことを表すデータ（装着検出データ）を表示ＣＰＵ31に与える。
【００６６】
表示ＣＰＵ31は、連写可能駒数Ｌ、残り駒数Ｎの値および装着検出データを内部ＲＡＭに記憶する（図８(B) ）。残り駒数Ｎの値および連写可能駒数Ｌの値は表示装置33（液晶表示装置等）に表示される（符号104 は表示開始時点を表す）。残り駒数Ｎは数字Ｎで表示される。残り駒数が０のときは数字０が表示される。同様にして、連写可能駒数Ｌは数字Ｌで表示され、Ｌ＝０のときは数字０が表示される。
【００６７】
その後、圧縮ＣＰＵ23は、内部ＲＡＭに記憶された設定モード・データに基づいて単写モード用処理プログラムを選択し、このプログラムにしたがって単写モードの処理を行う。
【００６８】
メモリ・カード19が装着されていない場合には、メモリ・コントローラ18は、装着されていないことを表すデータ（未装着検出データ）を圧縮ＣＰＵ23に与える。圧縮ＣＰＵ23は、メモリ・コントローラ18から未装着検出データを受けると、このデータを表示ＣＰＵ31に与える（符号103 ）。表示ＣＰＵ31は、このデータを内部ＲＡＭに記憶する。表示ＣＰＵ31は、メモリ・カード19が装着されていないことを示す表示を表示装置33に行う。このとき残り駒数は表示されない。
【００６９】
表示装置33は、電子スチル・カメラのボディの表面に取り付けられている。ユーザは、表示装置33に表示された残り駒数Ｎまたはメモリ・カードが未装着であることを、この電子スチル・カメラ外部から見ることができる。残り駒数Ｎが表示されている場合には、ユーザは表示された残り駒数を見て、撮影できる駒数を知ることができる。メモリ・カード19が未装着であることが表示されている場合には、ユーザはメモリ・カードが装着されていないことを知り、必要に応じてメモリ・カードを装着するであろう。
【００７０】
これらの処理が終了すると、圧縮ＣＰＵ23は、電源スイッチＳＷ２をオフにして、メモリ・コントローラ18等へのクロック信号の供給を停止する（時刻ｔ3 ）。
【００７１】
さらに、表示ＣＰＵ31は、メインＣＰＵ37に自動合焦（ＡＦ）処理および自動露光（ＡＥ）処理の開始指令を与える。メインＣＰＵ31は、ＡＦおよびＡＥの開始指令を受けると、その内部ＲＯＭに記憶された処理プログラムにしたがって、ＡＥ−ＣＰＵ38には測光の開始指令を、ＡＦ−ＣＰＵ41には測距および合焦の開始指令をそれぞれ与える。これによりＡＥおよびＡＦが行われる（符号105 、106）。
【００７２】
ＡＥセンサ39（フォト・ダイオード等）は、被写体の明るさを検出する。検出された明るさを表す信号（明るさ信号）は、ＡＥ−ＣＰＵ38に与えられる。ＡＥ−ＣＰＵ38は、測光の開始指令を受けると、明るさ信号を取込み、これに基づいて測光値を求める。この測光値はメインＣＰＵ37に与えられる。
【００７３】
またＡＥ−ＣＰＵ38は、明るさ信号に基づいて露光アンダー（被写体が暗すぎる）か、露光オーバ（被写体が明るすぎる）かを判断する。そして、露光アンダーの場合には、ＡＥ−ＣＰＵ38は、ファインダの中に設けられている表示装置40（液晶表示装置等）に露光アンダー警告を表示する。露光オーバの場合には、ＡＥ−ＣＰＵ38は、表示装置40に露光オーバ警告を表示する。ユーザはこの警告を見て、露光アンダーか露光オーバかを知ることができる。
【００７４】
上記測光値の算出および露光オーバまたは露光アンダーの警告表示は、ＡＥ−ＣＰＵ38の内部ＲＯＭに記憶されたプログラムにしたがって行われる。
【００７５】
メインＣＰＵ37は、与えられた測光値に基づいて絞り値およびシャッタ速度（フォーカル・プレーン・シャッタ29の開放時間）を求める。絞り値は絞り制御装置45に与えられる。絞り制御装置45は、与えられた絞り値に基づいて絞り30を制御する。シャッタ速度を表すデータ（シャッタ速度データ）はメインＣＰＵ37の内部ＲＡＭに記憶される。このシャッタ速度データは、フォーカル・プレーン・シャッタ29の開放から閉鎖までの時間を計時するのに用いられる。
【００７６】
また、シャッタ速度データは、メインＣＰＵ37から表示ＣＰＵ31に与えられる。表示ＣＰＵ31は、その内部ＲＡＭにこのシャッタ速度データを記憶する（図８(B) ）。
【００７７】
レンズＣＰＵ42は、その内部ＲＯＭに記憶された処理プログラムにしたがってレンズのズーム位置を求める。このズーム位置を表すデータは、ＡＦ−ＣＰＵ41に与えられる。ＡＦセンサ44は、カメラから被写体までの距離を検出する。この距離を表すデータは、ＡＦ−ＣＰＵ41に与えられる。
【００７８】
ＡＦ−ＣＰＵ41は、測距および合焦の開始指令を受けると、測距値を求める。測距値の算出には、レンズＣＰＵ42からのレンズのズーム位置を表すデータおよびＡＦセンサ44からの距離を表すデータが用いられる。ＡＦ−ＣＰＵ41は、測距値に基づいてＡＦ用モータ43を駆動してレンズの位置を調整し、被写体に焦点を合わせる。これらの処理が終了すると、ＡＦ−ＣＰＵ41は、処理終了通知をメインＣＰＵ37に与える。ＡＦ−ＣＰＵ41のこれらの処理は、その内部ＲＯＭに記憶されたプログラムにしたがって行われる。
【００７９】
メインＣＰＵ37は、ＡＦ制御およびＡＥ制御が完了すると、ＡＦおよびＡＥの完了通知を表示ＣＰＵ31に与える。また、メインＣＰＵ37は、レリーズ許可を表示装置40に表示するように、ＡＥ−ＣＰＵ38に指令する。ＡＥ−ＣＰＵ38は、この指示にしたがってレリーズ許可を表示装置40に表示する。これにより、ユーザはシャッタ・レリーズが可能となったことを知ることができる。
【００８０】
表示ＣＰＵ31は、メインＣＰＵ37からのＡＦ制御およびＡＥ制御の完了通知を受けると、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズの信号（全押し信号）の入力待ち状態となる。表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35からの全押し信号を受けると、圧縮ＣＰＵ23に与えられているレリーズ信号をハイ・レベル（Ｈレベル）にする（時刻ｔ4 ）。上記ＡＦ制御およびＡＥ制御の間に、シャッタ・レリーズ・ボタン35からの全押し信号が表示ＣＰＵ31にすでに与えられているならば、表示ＣＰＵ31は、直ちにレリーズ信号をＨレベルにする。
【００８１】
圧縮ＣＰＵ23に与えられているレリーズ信号がＨレベルになると、圧縮ＣＰＵ23は、電源スイッチＳＷ２を再びオンにする（時刻ｔ4 ）。また、圧縮ＣＰＵ23は、内部にあるタイマをスタートさせ、時間αを計時する（時刻ｔ4 ）。
【００８２】
この時間αの間に、表示ＣＰＵ31は、色センサ34からの色信号に基づいてＷＢデータを作成する。また、表示ＣＰＵ31は、ＲＴＣ32から現在の日付を読み出す。表示ＣＰＵ31は、ＷＢデータ、日付および上記ＡＥ制御のときに求められたシャッタ速度データを圧縮ＣＰＵ23に与える（符号107 ）。圧縮ＣＰＵ23はＷＢデータおよび日付データを内部ＲＡＭに記憶する（図７）。また圧縮ＣＰＵ23はシャッタ速度データに基づいて、撮像許可時間帯γを求め、これを内部ＲＡＭに記憶する（図７）。
【００８３】
また、この時間αの間に、圧縮ＣＰＵ23は、ＥＥＰＲＯＭ27から、信号処理回路12に含まれるガンマ補正回路のゲイン・データ、再生回路16のゲイン・データ、およびＡ／Ｄ変換回路13の参照電圧を表すデータを読み出す（図９）。これらのデータは、Ｄ／Ａ変換回路15（電子ボリューム）によってアナログ信号に変換された後に、信号処理回路12、再生回路16およびＡ／Ｄ変換回路13にそれぞれ設定される（符号108 ）。また、表示ＣＰＵ31から圧縮ＣＰＵ23に与えられたＷＢデータは、Ｄ／Ａ変換回路15（電子ボリューム）によってアナログ信号に変換された後、信号処理回路12に含まれるホワイト・バランス調整回路に設定される（符号108 ）。
【００８４】
表示ＣＰＵ31および圧縮ＣＰＵ23が上記処理を行うのに十分な時間が、時間αとして設定されている。
【００８５】
タイマが時間αの計時を終了すると、圧縮ＣＰＵ23は、ＣＧ24に与えられているリセット信号をＨレベルにする（時刻ｔ5 ）。このリセット信号がＨレベルになると、ＣＧ24は、ＣＣＤ11には水平転送信号と垂直転送信号を、信号処理回路12にはクランプ・パルス信号を、Ａ／Ｄ変換回路13にはサンプリング・クロック信号を、圧縮ＣＰＵ23には垂直同期基準信号（ＶＤ信号）をそれぞれ供給する。ＣＧ24は、Ｙ／Ｃ処理回路14、メモリ・コントローラ18および圧縮／伸張回路21には、（リセット信号がＬレベルである間も含めて）継続してクロック信号を供給する。
【００８６】
圧縮ＣＰＵ23は、時間αの経過後は、ＣＧ24から供給されるＶＤ信号をカウントすることによって時間を計時する。圧縮ＣＰＵ23は、時間αの経過後から２ＶＤの時間が経過した後に、内部ＲＡＭに記憶されている撮像許可時間帯γ（図７）を、ＣＧ24に設定する（符号109 ）。
【００８７】
ＣＧ24は、時間αの経過後から３ＶＤの時間が経過した後に、蓄積電荷の掃出信号をＣＣＤ11に与える。ＣＣＤ11は、この信号により電荷の掃出を行う。この掃出処理を行うのは、露光前にＣＣＤ11をリセット状態にするためである。
【００８８】
ＣＣＤ11は、時間αの経過後から４ＶＤの時間が経過した後に、撮像電荷の蓄積可能な状態になる（時刻ｔ6 ）。この状態は、撮像許可時間帯γ（ＶＤの整数倍の時間）の間、維持される。撮像許可時間帯γの計時は、圧縮ＣＰＵ23によってＣＧ24に設定された撮像許可時間帯γに基づいて、ＣＧ24が行う。
【００８９】
また、圧縮ＣＰＵ23は、時間αの経過後から４ＶＤの時間が経過すると、シャッタ信号をＨレベルにする（時刻ｔ6 ）。シャッタ信号がＨレベルになると、表示ＣＰＵ31は、メインＣＰＵ37にシャッタ開放指令を与える。メインＣＰＵ37は、表示ＣＰＵ31からのシャッタ開放指令を受けると、シャッタ制御装置46にシャッタ開放信号を与える。これにより、シャッタ制御装置46は、フォーカル・プレーン・シャッタ29を開放する。
【００９０】
シャッタ29の開放によって、被写体像は撮像レンズ28に通してＣＣＤ11面上に結像される。
【００９１】
メインＣＰＵ37は、その内部ＲＡＭに記憶されたシャッタ速度データに基づいてシャッタ開放時間を計時する。そして、シャッタ29の開放時からシャッタ開放時間が経過した後に、メインＣＰＵ37はシャッタ制御装置45にシャッタ閉鎖信号を与える。これにより、シャッタ制御装置45はシャッタ29を閉じる。上述したように、フォーカル・プレーン・シャッタ29が開放している時間（シャッタ開放時間）よりも長い時間が、撮像許可時間帯として設定されている。したがって、この撮像許可時間帯の間に、フォーカル・プレーン・シャッタ29の開放および閉鎖が行われることになる。
【００９２】
ＣＧ24は、撮像許可時間帯γ（ＶＤの整数倍の時間）の経過後、ＣＣＤ11に電荷転送信号を与える（時刻ｔ7 ）。これにより、被写体像の各画素を表すアナログ映像信号がＣＣＤ11から読み出されて信号処理回路12に与えられる。ＣＣＤ11が1280×1024画素（約130 万画素）を有する場合には、すべての画素についてのアナログ映像信号をＣＣＤ11から読出すのに８ＶＤの時間を要する。
【００９３】
信号処理回路12には、ホワイト・バランス調整回路およびガンマ補正回路が含まれている。ＣＣＤ11から信号処理回路12に入力された映像信号には、これらの回路によってホワイト・バランス調整およびガンマ補正がそれぞれ施される（符号111 ）。特にガンマ補正によって映像信号のレベル範囲が狭くなるからビット数の少ないＡ／Ｄ変換回路13を用いることができる。
【００９４】
信号処理回路12から出力されるアナログ映像信号はＡ／Ｄ変換回路13に与えられ、ディジタル画像データに変換される（符号111 ）。このディジタル画像データは、Ｙ／Ｃ処理回路14に与えられる。Ｙ／Ｃ処理回路14は、圧縮ＣＰＵ23の制御の下、Ａ／Ｄ変換回路13から与えられるディジタル画像データから、輝度画像データＹおよび色画像データ（色差データＲ−ＹとＢ−Ｙの点順次データ）Ｃを生成する。
【００９５】
圧縮ＣＰＵ23は、メモリ・コントローラ18に画像データの取込みを指示する。これにより、生成された輝度画像データＹおよび色画像データＣは、メモリ・コントローラ18に取り込まれ、フレーム・メモリ17（ＤＲＡＭ、ＳＲＡＭ等）に記憶される（符号111 ）。
【００９６】
ＣＣＤ11からの映像信号が処理されている間に、圧縮ＣＰＵ23は、撮影により得られた画像データを記憶するために、メモリ・カード19のディレクトリおよびＦＡＴの更新を行う（符号110 ）。圧縮ＣＰＵ23はこの処理が終了すると、シャッタ信号をＬレベルにする（時刻ｔ8 ）。
【００９７】
シャッタ信号がＬレベルになると、表示ＣＰＵ31は、シャッタ29の巻上げ信号（シャッタ・チャージ信号）を、メインＣＰＵ37を介してシャッタ制御装置46に与える。この信号によって、シャッタ制御装置46はシャッタ29を巻き上げ、次の撮影に備える。
【００９８】
また、表示ＣＰＵ31は、シャッタ信号がＬレベルになると、圧縮指令を圧縮ＣＰＵ23に与える（符号112 ）。
【００９９】
圧縮ＣＰＵ23は、圧縮指令を受けると、フレーム・メモリ17に記憶されている画像データの読出し指令をメモリ・コントローラ18に与える。これにより、フレーム・メモリ17に記憶された輝度画像データＹおよび色画像データＣは、メモリ・コントローラ18によって読み出され、圧縮／伸張回路21に与えられる。また、圧縮ＣＰＵ23は、圧縮指令および固定長処理において用いられるバイト数Ｓを表すデータを圧縮／伸張回路21に与える。
【０１００】
圧縮／伸張回路21は、画像データＹおよびＣを複数のブロックに分けて、各ブロックごとにＡＤＣＴ変換する（符号113 ）。ＡＤＣＴ変換されたこれらのデータ（ブロック・データ）は、メモリ・コントローラ18によって再びフレーム・メモリ17に記憶される。続いて、ブロック・データは、再びフレーム・メモリ17から圧縮／伸張回路21に与えられ、ブロックごとにハフマン符号化される。
【０１０１】
圧縮／伸張回路21において、ハフマン符号化されたブロック・データ（符号化ブロック・データ）は、圧縮ＣＰＵ23から与えられたバイト数Ｓの長さをもつデータに調整される（固定長処理）。符号化ブロック・データのバイト数が、この長さＳに満たない場合には、この符号化ブロック・データにダミーのデータが付加され、長さＳに変換される。符号化ブロック・データの長さが長さＳを超える場合には、長さＳ以下になるまで、圧縮および符号化処理が再度繰り返され、必要に応じてダミーデータの付加が行われる（符号113 ）。
【０１０２】
このようにして圧縮、符号化および固定長処理が施された画像データは、メモリ・コントローラ18によってメモリ・カード19に記憶される（符号114 ）。また、圧縮ＣＰＵ23は、内部ＲＡＭに記憶された日付データをメモリ・コントローラ18に与える。メモリ・コントローラ18は、メモリ・カード19の日付データ領域にこの日付データを、画像データ（ファイル）に対応づけて記憶する（符号114 ）。
【０１０３】
その後、後処理（メモリ・カードへのデータ書込み中にメモリ・カードが抜き取られないようにする機構の解除等の処理）が行われる（符号114 ）。
【０１０４】
さらに、圧縮ＣＰＵ23は、電源スイッチＳＷ２をオフにし、ＣＧ24へのリセット信号をＬレベルにする。また、表示ＣＰＵ31は、電源スイッチＳＷ１をオフにし、レリーズ信号をＬレベルにする。これにより、電子スチル・カメラは次の撮影のためのスタンバイ状態となる（時刻ｔ9 ）。
【０１０５】
表示ＣＰＵ31の内部ＲＡＭに記憶されている残り駒数Ｎ（表示装置33に表示されている残り駒数Ｎ）の値が０、またはメモリ・カード19が装着されてない場合には、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号が表示ＣＰＵ31に与えられても、表示ＣＰＵ31はこの信号を無視する。すなわち、この場合に、シャッタ・レリーズ・ボタン35によってシャッタ・レリーズされても、表示ＣＰＵ31はレリーズ信号をＨレベルにしない。これにより、圧縮ＣＰＵ23がシャッタ信号をＨレベルにすることはない。したがって、ユーザがシャッタ・レリーズを行っても、撮影処理（シャッタの開閉、映像信号の取込み等の処理）は行われない。
【０１０６】
再生回路16は、輝度画像データＹおよび色画像データＣをＮＴＳＣ信号に変換するものである。再生回路16からのＮＴＳＣ信号は、電子スチル・カメラに接続された外部の表示装置（ＣＲＴ表示装置等）または記録装置（ＶＴＲ等）に送られる。ＮＴＳＣ信号が表示装置に送られると、撮影された画像が表示画面上に再生される。ＮＴＳＣ信号がＶＴＲに送られた場合には、磁気テープ等に記録される。フレーム・メモリ17に記憶された圧縮前の画像データをこの再生回路16に与えることができる。メモリ・カード19に記憶された圧縮画像データを圧縮／伸張回路21によって伸張し、その後再生回路16に与えることもできる。また、Ｙ／Ｃ処理回路14から出力される画像データを再生回路16に入力することもできる。これらは再生モード設定スイッチ（図示略）によって切換えられるであろう。
【０１０７】
［連写モードにおける電子スチル・カメラの動作］
連写／単写切換スイッチ36で、連写モードが選択された場合には、図３〜図５のタイム・チャートに示す連写モードの処理が行われる。３駒を連写した場合の処理が示されている。図３の続きが図４に示されている。図４の続きが図５に示されている。図２と同じ処理には、同じ符号が付けられている。
【０１０８】
圧縮ＣＰＵ23および表示ＣＰＵ31は、設定モード・データに基づいて、各内部ＲＯＭにあらかじめ記憶されている連写処理用プログラム（図６および図８(A) ）を選択し、連写モード処理を行う。
【０１０９】
時刻ｔ1 〜ｔ4 における処理は、上述の単写モードにおける処理と同じであるので、ここではその説明を省略する。
【０１１０】
ユーザがシャッタ・レリーズ・ボタン35によってシャッタ・レリーズ（全押し）している間、表示ＣＰＵ31は、レリーズ信号をＨレベルに維持する。
【０１１１】
時刻ｔ5 からｔ8 において、第１駒目の撮影が行われ、この撮影により得られた画像データが処理され、フレーム・メモリ17に記憶される。図２に示す処理と異なるところは、この画像データの処理の間に、圧縮ＣＰＵ23がメモリ・カード19のディレクトリおよびＦＡＴの更新を行わないことである（符号110 で示される処理がない）。圧縮ＣＰＵ23は、この画像データの処理の間に、内部ＲＡＭの連写駒数の領域に１を書き込む（符号130 ）（図７）。
【０１１２】
フレーム・メモリ17への画像データの書込みが終了すると、圧縮ＣＰＵ23は、シャッタ信号をＬレベルにする（時刻ｔ8 ）。
【０１１３】
表示ＣＰＵ31は、シャッタ信号がＬレベルになると、その内部ＲＡＭに記憶されている連写可能駒数Ｌおよび残り駒数Ｎの値をそれぞれ１減少させる。また、表示ＣＰＵ31は、表示装置33に表示されている連写可能駒数Ｌおよび残り駒数Ｎの値をそれぞれ１減少させる（符号118 ）。
【０１１４】
圧縮ＣＰＵ23は、シャッタ信号をＬレベルにした後、その内部ＲＯＭにあらかじめ記憶された時間β（図６）を計時する。圧縮ＣＰＵ23は、ＣＧ24から与えられるＶＤ信号をカウントすることにより、時間βを計時する。
【０１１５】
時間βの経過後からさらに３ＶＤの時間が経過した後に、圧縮ＣＰＵ23は、撮像許可時間帯をＣＧ24に設定する（符号116 ）。この処理は、符号109 の処理と同じである。設定される撮像許可時間帯として、第１駒目の撮影時のものと同じもの（圧縮ＣＰＵ23の内部ＲＡＭに記憶されたもの）がそのまま用いられる。連写モードにおいては第１駒目の撮影に先だってＡＥおよびＡＦが行われ、それ以降はＡＥおよびＡＦは行われない。
【０１１６】
時間βの経過後からさらに４ＶＤの時間が経過すると、圧縮ＣＰＵ23は、シャッタ信号をＨレベルにする（時刻ｔ11）。これにより、第２駒目の撮影が行われる。露光処理、ＣＣＤ11からの映像信号の読み出し、ならびに信号処理回路12、Ａ／Ｄ変換回路13およびＹ／Ｃ処理回路14による処理（符号117 ）は、符号111 で示す第１駒目の処理と同じである。
【０１１７】
圧縮ＣＰＵ23は、その内部ＲＡＭに記憶されている連写駒数の値を１増加させて２とする（符号131 ）。
【０１１８】
表示ＣＰＵ31は、その内部ＲＡＭに記憶された残り駒数Ｎの値および連写可能駒数Ｌの値をそれぞれ１減少させる（符号121 ）。また、表示ＣＰＵ31は、表示装置33に表示されたこられの値をそれぞれ１減少させる。
【０１１９】
Ｙ／Ｃ処理回路14から出力された画像データは、バッファ・メモリ20およびコネクタＣ1 を通って増設メモリ・ボードＭ1 のバッファ・メモリ551 に与えられる。圧縮ＣＰＵ23は、セレクタ22を通して増設メモリ・ボードＭ1 のメモリ・コントローラ531 に画像データの取込み指令を与える。この指令により、メモリ・コントローラ531 は、バッファ・メモリ551 に与えられた画像データをフレーム・メモリ511 に記憶する（符号117 ）。
【０１２０】
その後、時間βの計時が行われ、第３駒目の撮影準備が行われる（図４の符号119 、ＣＣＤ11の電荷の掃出）。その後、第３駒目の撮影が行われる（時刻ｔ15）。圧縮ＣＰＵ23は、セレクタ22を通して増設メモリ・ボードＭ1 のメモリ・コントローラ541 に画像データの取込み指令を与える。この指令により、メモリ・コントローラ541 は、バッファ・メモリ551 に与えられた第３駒目の画像データをフレーム・メモリ521 に記憶する（符号120 ）。
【０１２１】
圧縮ＣＰＵ23は、その内部ＲＡＭに記憶されている連写駒数の値を１増加させて３とする（符号132 ）。
【０１２２】
表示ＣＰＵ31の内部ＲＡＭに記憶された残り駒数Ｎおよび連写可能駒数Ｌの値は、それぞれ１減少させられる（符号122 ）。表示装置33に表示されたこれらの値もそれぞれ１減少させられる。
【０１２３】
その後、ユーザがシャッタ・レリーズ・ボタン35のシャッタ・レリーズを解除すると、表示ＣＰＵ31は、レリーズ信号をＬレベルにする（時刻ｔ17）。これにより、圧縮ＣＰＵ23は連写が停止したことを知り、これ以後、シャッタ信号をＨレベルにすることを停止する。これにより、第４駒目以降の撮影は行われない。
【０１２４】
表示ＣＰＵ31は、レリーズ信号をＬレベルにした後、圧縮ＣＰＵ23に圧縮指令を与える（符号123 ）。
【０１２５】
圧縮ＣＰＵ23は、この圧縮指令を受けると、その内部ＲＡＭに記憶された連写駒数（ここでは３）の画像ファイルを記憶するために、メモリ・カード19のディレクトリおよびＦＡＴを更新する（符号124 ）。
【０１２６】
続いて、圧縮ＣＰＵ23は、連写駒数に基づいてフレーム・メモリに記憶されている画像データに圧縮処理を施す。ここでは、連写駒数の値が３であるので、フレーム・メモリ17、511 および521 に記憶されている画像データが処理対象となる。
【０１２７】
まず、フレーム・メモリ17に記憶されている画像データが、圧縮／伸張回路21に与えられる。圧縮／伸張回路21に与えられた画像データは、圧縮、ハフマン符号化および固定長処理される。そして、圧縮画像データは、メモリ・カード19に記憶される（図４の符号125 ）。また、圧縮ＣＰＵ23の内部ＲＡＭに記憶されている日付データが、この圧縮画像データ（ファイル）と対応づけられて、メモリ・カード19の日付データ領域に記憶される（符号125 ）。
【０１２８】
次に、増設メモリ・ボードＭ1 のフレーム・メモリ511 に記憶されている画像データが、圧縮／伸張回路21によって圧縮、ハフマン符号化および固定長処理され、メモリ・カード19に記憶される（図４から図５にかけての符号126 ）。日付データもメモリ・カード19に記憶される（符号126 ）。続いて、増設メモリ・ボードＭ1 のフレーム・メモリ521 に記憶されている画像データが、圧縮／伸張回路21によって圧縮、ハフマン符号化および固定長処理され、メモリ・カード19に記憶される（図５にかけての符号127 ）。日付データもメモリ・カード19に記憶される（符号127 ）。
【０１２９】
その後、後処理（メモリ・カードへのデータ書込み中にメモリ・カードが抜き取られないようにする機構の解除等の処理）が行われる（符号123 ）。後処理の終了後、圧縮ＣＰＵ23は、ＣＧ24へのリセット信号をＬレベルにする。また、圧縮ＣＰＵ23は、スイッチＳＷ２をオフにして、ＣＧ24への電源供給を停止する。さらに、圧縮ＣＰＵ23はシャッタ信号をＨレベルにして、画像データのメモリ・カード19への記録が完了したことを表示ＣＰＵ31に通知する（時刻ｔ18）。
【０１３０】
表示ＣＰＵ31は、画像データのメモリ・カード19への記録完了通知を受けると、スイッチＳＷ１をオフにし、圧縮ＣＰＵ23への電源供給を停止する（時刻ｔ19）。これにより、電子スチル・カメラは次の撮影のためのスタイバイ状態となる。
【０１３１】
連写モードにおいても、残り駒数Ｎの値が１となると、表示装置33に数字１が表示される。残り駒数Ｎの値が０となると、表示装置33に数字０が表示される。また、連写可能駒数Ｌの値が１となると、表示装置33に数字１が表示される。連写可能駒数Ｌの値が０となると、表示装置33に数字０が表示される。
【０１３２】
連写モードにおいて、撮影の最中に残り駒数Ｎおよび連写可能駒数Ｌの少なくともいずれか一方の値が０になった場合には、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号が表示ＣＰＵ31に与えられても、表示ＣＰＵ31はこの信号を無視する。これにより、シャッタ・レリーズ・ボタン35によってシャッタ・レリーズが行われても、電子スチル・カメラは撮影動作を行わない。表示ＣＰＵ31は、圧縮ＣＰＵ23に与えられているレリーズ信号をＬレベルにし、かつ圧縮指令を圧縮ＣＰＵ23に与える。撮影動作が停止するまでの撮影によって得られた１または複数駒の画像データは、フレーム・メモリから読み出され、圧縮、ハフマン符号化および固定長処理される。処理された画像データは、メモリ・カード19に記憶される。その後、後処理が行われ、電子スチル・カメラはスタンバイ状態になる。
【０１３３】
連写において、装着された全ての増設メモリ・ボードのフレーム・メモリが満杯になると、連写可能駒数Ｌは０になる。上述のように連写動作が中止され、フレーム・メモリに記憶された画像データの圧縮処理、メモリ・カードへの格納が行われる。増設メモリ・ボードにおける１または複数のフレーム・メモリの画像データが読み出され、これらのフレーム・メモリに画像データの記憶が可能な状態となったときに、連写モードにおいてシャッタ・レリーズ・ボタン35が全押しされたとしても、撮影動作は行われないのである。すなわち、すべてのフレーム・メモリに記憶された画像データの圧縮、メモリ・カードへの格納が終了するまでは、次の撮影はできない。
【０１３４】
メモリ・カード19が装着されていない場合も、単写モードの処理において説明したのと同様に、表示ＣＰＵ31は、シャッタ・レリーズ・ボタン35からのシャッタ・レリーズ信号を無視する。
【０１３５】
連写モードにおける各駒の撮影ごとにＡＥを行い、シャッタ速度データを求めることもできる。そして、このシャッタ速度データに基づいて撮像許可時間帯γを求め、各駒の撮影時ごとにこの時間γをＣＧ24に設定することもできる。
【０１３６】
上記実施例においては、機械的シャッタが設けられているが、ＣＣＤの駆動（電荷掃出しから蓄積電荷読出しまでの時間）によってシャッタ速度が規定される電子シャッタを用いることもできるのはいうまでもない。
【図面の簡単な説明】
【図１】電子スチル・カメラの電気的構成を示すブロック図である。
【図２】単写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図３】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図４】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図５】連写モードにおける電子スチル・カメラの処理を示すタイム・チャートである。
【図６】圧縮ＣＰＵの内部ＲＯＭの内容を示す。
【図７】圧縮ＣＰＵの内部ＲＡＭの内容を示す。
【図８】  (A) は表示ＣＰＵの内部ＲＯＭの内容を、(B) は表示ＣＰＵの内部ＲＡＭの内容をそれぞれ示す。
【図９】ＥＥＰＲＯＭの内容を示す。
【符号の説明】
11  ＣＣＤ（固体電子撮像素子）
12  信号処理回路
13  Ａ／Ｄ変換回路
14  Ｙ／Ｃ処理回路
15  Ｄ／Ａ変換回路
16  再生回路
17，511 〜51n ，521 〜52n   フレーム・メモリ
18，531 〜53n ，541 〜54n   メモリ・コントローラ
19  メモリ・カード
20，551 〜55n   バッファ・メモリ
21  圧縮／伸張回路
22  セレクタ
23  圧縮ＣＰＵ
24  クロック発生回路（クロック・ジェネレータ）
25  主電源回路
26  補助電源回路
28  撮像レンズ
29  フォーカル・プレーン・シャッタ
30  絞り
31  表示ＣＰＵ
32  リアル・タイム・クロック（時計）
35  シャッタ・レリーズ・ボタン
36  連写／単写切換スイッチ
37  メインＣＰＵ
43  ＡＦ用モータ
Ｍ1 〜Ｍn   増設メモリ・ボード
Ｃ0 〜Ｃn   コネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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