(57)【特許請求の範囲】
【請求項１】
ほぼ矩形形状をなすシートを積層してなる素体と、前記シート上にその短辺方向に延在し、かつ、長辺方向に並置された少なくとも３本の内部電極と、前記内部電極の前記短辺方向の端部に電気的に接続され、かつ、前記素体の長辺方向の側面に配列された入出力用外部電極とを備えたチップ型多連電子部品において、
配列方向の両端より内側に位置する入出力用外部電極の幅寸法が、両端に位置する入出力用外部電極の幅寸法よりも大きいこと、
を特徴とするチップ型多連電子部品。
【請求項２】
前記入出力用外部電極は、前記素体の表面に形成された導電性ペーストを焼き付けてなる下地層と、該下地層上に電気メッキされたメッキ層とで構成されていることを特徴とする請求項１記載のチップ型多連電子部品。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、チップ型多連電子部品、特に、セラミック製の素体に複数のコンデンサ、インダクタ、抵抗器等の電気的素子を内蔵したチップ型多連電子部品に関する。
【０００２】
【従来の技術】
従来、図４に示すように、シートを積層してなる素体１に、内部電極を設けて複数のコンデンサ、インダクタ、抵抗器等の電気的素子を構成し（図４では図示しないが、四つの素子が内蔵されている）、素体１の表面に各素子と電気的に接続した外部電極２を一定間隔で形成したチップ型多連電子部品が種々提供されている。
【０００３】
素体１は誘電体、磁性体、非磁性体あるいは絶縁体のセラミックシートを積層したものである。外部電極２は導電ペーストを塗布や転写した後、焼き付けた下地層の上にＣｕ、Ｎｉ、Ｓｎ等を電気メッキしたメッキ層からなる。各電極２の幅寸法ａ，ｂは同じである。
【０００４】
【発明が解決しようとする課題】
ところで、図４に示した従来のチップ型多連電子部品にあっては、外部電極２のメッキ層を形成する際、図５に示すように、下地層を形成した素体１とスチールボール等の導電性メディア３とをメッキ装置（図示せず）に投入、混合し、メディア３を介してメッキする。
【０００５】
しかしながら、メディア３の直径が相対的に大きいため、両端の電極２に対して内側の電極２のほうがメディア３との接触性が悪く、内側の電極２のメッキ厚がどうしても薄くなり、はんだ付き性が悪く、実装不良を招来するという問題点を有していた。特に、近年では、電子回路の小型化に伴って電子部品の小型化も要請され、外部電極２の配置間隔が小さくなる。そこで、電極２の短絡防止のためにメッキ層の成長を抑えるため、メッキ時間や電流密度を抑制し、全体的にメッキ厚が薄くなる傾向にある。このような傾向の下では、内側の電極２のメッキ厚が薄くなる不具合はより顕著である。
【０００６】
そこで、本発明の目的は、外部電極のメッキ厚のばらつきを是正し、特に、内側に配置された外部電極のメッキ厚が薄くなることを防止し、ひいては基板への実装不良を解消できるチップ型多連電子部品を提供することにある。
【０００７】
【課題を解決するための手段及び作用】
以上の目的を達成するため、本発明は、ほぼ矩形形状をなすシートを積層してなる素体と、前記シート上にその短辺方向に延在し、かつ、長辺方向に並置された少なくとも３本の内部電極と、前記内部電極の前記短辺方向の端部に電気的に接続され、かつ、前記素体の長辺方向の側面に配列された入出力用外部電極とを備えたチップ型多連電子部品において、配列方向の両端より内側に位置する入出力用外部電極の幅寸法が、両端に位置する入出力用外部電極の幅寸法よりも大きいことを特徴とする。
【０００８】
本発明に係るチップ型多連電子部品において、入出力用外部電極は下地層にメッキ層を形成してなる。このメッキ層形成時に、内側に位置する入出力用外部電極の幅寸法が両端に位置する入出力用外部電極の幅寸法よりも大きくされているため、内側に位置する入出力用外部電極は導電性メディアとの接触確率が高くなり、両端に位置する入出力用外部電極の接触確率とほぼ同等になる。従って、両端及び内側に位置する入出力用外部電極のメッキ層のばらつきが防止されることになる。
【０００９】
【発明の実施の形態】
以下、本発明に係るチップ型多連電子部品の実施形態について、添付図面を参照して説明する。
【００１０】
図１は、本発明の一実施形態であるチップ型多連コンデンサの外観を示す。また、図２はその分解状態を示す。
【００１１】
図１，２において、チップ型多連コンデンサは、誘電体からなるセラミックシート１１上に所定形状の内部電極１２を形成し、これらのシート１１と上下に同じ素材からなる複数枚の保護用シート１１を重ね合わせ、乾燥、焼結した後、図１，２に示す１単位ごとに切り出されたものである。上下に重なる内部電極１２によって４連のコンデンサアレイが形成される。
【００１２】
シート１１が積層されてなる素体１０の表面には、４対の外部電極１３ａ，１３ｂが各コンデンサ素子に対応して形成される。これらの外部電極１３ａ，１３ｂは、まず、下地層として、Ａｇ、Ａｇ−Ｐｄ、Ｃｕ等の導電性ペーストを塗布あるいは転写した後に焼き付け、その後、周知のバレルメッキ法等でＣｕ、Ｎｉ、Ｓｎ等を電気メッキしてメッキ層を形成する。
【００１３】
本実施形態において特徴的なのは、内側に位置する外部電極１３ｂの幅寸法ｂが両端に位置する外部電極１３ａの幅寸法ａよりも大きく設定されていることである。
【００１４】
通常、バレルメッキ法で使用される導電性メディアの直径は外部電極の間隔よりも大きく、どうしても内側に位置する電極１３ｂへの接触確率が低下するが、本実施形態の如く、内側に位置する電極１３ｂの幅寸法ｂを大きくすることで、両端に位置する電極１３ａとほぼ同等の接触確率まで高めることができる。
【００１５】
従って、本実施形態においては、内側に位置する電極１３ｂのメッキ層の厚みを両端に位置する電極１３ａとほぼ同じに成膜することができ、基板への実装時の接続不良等の不具合が解消される。
【００１６】
因みに、寸法的な一例を示すと、素体１０の大きさは縦２．０ｍｍ、横１．０ｍｍ、高さ０．５ｍｍ、外部電極１３ａの幅寸法ａは０．２３ｍｍ、外部電極１３ｂの幅寸法ｂは０．２５ｍｍであり、電極間隔は０．５ｍｍである。また、バレルメッキ法で使用されるメディアの直径は０．８ｍｍである。
【００１７】
一方、図３に示すように、チップ型多連電子部品が実装される基板２０には、両端の電極１３ａに対応するランド２１ａが内側の電極１３ｂに対応するランド２１ｂよりも大きく形成されたものがある。このような基板２０を使用する場合、ランド２１ｂはランド２１ａに比べてはんだ量が少なくなる。しかし、本実施形態においては、ランド２１ｂに対応する外部電極１３ｂの幅寸法が大きく設定されているため、はんだ量が少ないランド２１ｂとのはんだ付き性を確保することができる。
【００１８】
（他の実施形態）
なお、本発明に係るチップ型多連電子部品は前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００１９】
特に、電気的素子としては、前記コンデンサ以外にインダクタや抵抗器等種々の素子であってもよく、セラミックシートの材質も素子の種類に応じて、誘電体以外に磁性体、絶縁体等種々のものが使用される。また、外部電極に関しても前記実施形態で説明した以外の材料、方法によることができ、３層構造であってもよい。
【００２０】
【発明の効果】
以上の説明から明らかなように、本発明によれば、両端以外の内側に位置する入出力用外部電極の幅寸法を大きくしたため、該電極のメッキ層が薄くなることを防止し、両端に位置する入出力用外部電極のメッキ層とほぼ同等の厚みを得ることができ、ひいては基板への実装不良等の不具合を解消することができる。さらに、面積の小さいランドに対しても十分なはんだ付き性を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるチップ型多連コンデンサの外観を示す斜視図。
【図２】前記コンデンサのシートを分解した状態の斜視図。
【図３】前記コンデンサが実装される基板のランドを示す平面図。
【図４】従来のチップ型多連電子部品の外観を示す斜視図。
【図５】前記電子部品とメッキ時に使用されるメディアとの関係を示す説明図。
【符号の説明】
１０…セラミック製素体
１１…セラミックシート
１２…内部電極
１３ａ，１３ｂ…外部電極
ａ，ｂ…電極幅寸法
【図１】
0003765225.tif 000002
【図２】
0003765225.tif 000003
【図３】
0003765225.tif 000004
【図４】
0003765225.tif 000005
【図５】
0003765225.tif 000006