(57)【特許請求の範囲】
【請求項１】
実装基板と、該実装基板に搭載される半導体チップとの間に介挿されるインターポーザーであって、
耐熱性を有する絶縁体と、
該絶縁体に形成された複数個のスルーホールと、
該スルーホールのうち、所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される、前記絶縁体の表裏面に形成された配線パターンと、
前記スルーホールのうち、前記所要数のスルーホールとは別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される、前記絶縁体の表裏面に形成された第１の電極部と、
前記絶縁体の表裏面双方の第１の電極部上にそれぞれ形成された誘電体層と、
該誘電体層上に誘電体層を覆って形成されるとともに、前記スルーホールのうち、前記各所要数のスルーホールとはさらに別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続された第２の電極部とを有し、
前記第１の電極部、誘電体層および第２の電極部からなる所要数のキャパシタが形成されていることを特徴とする半導体装置用インターポーザー。
【請求項２】
前記キャパシタが、前記配線パターン間に位置して形成されていることを特徴とする請求項１記載の半導体装置用インターポーザー。
【請求項３】
前記配線パターンと、前記第１の電極部および／または第２の電極部上とに、実装基板接続用のバンプが形成されていることを特徴とする請求項１または２記載の半導体装置用インターポーザー。
【請求項４】
前記絶縁体が、シリコンからなることを特徴とする請求項１〜３いずれか１項記載の半導体装置用インターポーザー。
【請求項５】
前記絶縁体が、ガラスからなることを特徴とする請求項１〜３いずれか１項記載の半導体装置用インターポーザー。
【請求項６】
絶縁体に所要の配置で複数個のスルーホールを形成する工程と、
該スルーホールの内壁および前記絶縁体の表裏面上に第１の導体層を形成する工程と、
該第１の導体層をパターンニングして、前記絶縁体の表裏面に、前記スルーホールのうち、所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される配線パターンと、前記スルーホールのうち、前記所要数のスルーホールとは別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される第１の電極部とを形成するパターンニング工程と、
前記配線パターンおよび前記第１の電極部を覆って、前記絶縁体の表面に誘電体層を形成する工程と、
該誘電体層をパターンニングして、前記絶縁体の表裏面双方の第１の電極部上にそれぞれ誘電体層を形成するパターンニング工程と、
該誘電体層を覆って、前記絶縁体の表面に第２の導体層を形成する工程と、
該第２の導体層をパターンニングして、前記誘電体層を覆って、前記スルーホールのうち、前記各所要数のスルーホールとはさらに別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続する第２の電極部を形成するパターンニング工程とを具備することを特徴とする半導体装置用インターポーザーの製造方法。
【請求項７】
実装基板上に、請求項１〜５いずれか１項記載のインターポーザーが所定位置に所要の電気的導通をとって実装され、該インターポーザー上に半導体チップが所要の電気的導通をとって搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用インターポーザー、その製造方法および半導体装置に関する。
【０００２】
【従来の技術】
半導体チップを搭載する多層回路基板では、ノイズの吸収をするためキャパシタを取り付けている。従来はこのキャパシタは、チップキャパシタを多層回路基板の外部に取り付けることにより対処している。
【０００３】
【発明が解決しようとする課題】
しかるに、上記のように、チップキャパシタを多層回路基板の外部に取り付けたのでは、半導体チップとチップキャパシタの距離が大きくなり、ノイズの吸収が十分でなく、デカップリングキャパシタとしての性能が落ちてしまったり、複数のチップキャパシタを搭載する搭載工程が増え、製造コストが高くなるという課題がある。また、チップキャパシタを含めた装置全体が大型化するという課題もある。
【０００４】
そこで本発明は上記課題を解決すべくなされたものであり、その目的とするところは、ノイズの吸収に優れ、小型化が可能で、製造コストの低減化も図れる半導体装置用インターポーザー、その製造方法、およびこのインターポーザーを用いた半導体装置を提供するにある。
【０００５】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
すなわち、実装基板と、該実装基板に搭載される半導体チップとの間に介挿されるインターポーザーであって、耐熱性を有する絶縁体と、該絶縁体に形成された複数個のスルーホールと、該スルーホールのうち、所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される、前記絶縁体の表裏面に形成された配線パターンと、前記スルーホールのうち、前記所要数のスルーホールとは別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される、前記絶縁体の表裏面に形成された第１の電極部と、前記絶縁体の表裏面双方の第１の電極部上にそれぞれ形成された誘電体層と、該誘電体層上に誘電体層を覆って形成されるとともに、前記スルーホールのうち、前記各所要数のスルーホールとはさらに別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続された第２の電極部とを有し、前記第１の電極部、誘電体層および第２の電極部からなる所要数のキャパシタが形成されていることを特徴とする。
【０００６】
上記のように、インターポーザに組み込まれたキャパシタが半導体チップの直下に位置して極めて近接していることからデカップリングキャパシタとして極めて性能よく機能する。
また、複数個のキャパシタが、インターポーザーの作成時に同時に作り込まれるから製造コストの低減化も図れる。
また、インターポーザー上に、配線パターンにより再配線するから、微細なパターンにすることが可能となる。したがって、このように再配線するから、多層基板となる実装基板側の層を１層減らすことも可能となる。
【０００７】
前記キャパシタは前記配線パターン間に位置して形成されることになる。
このように、キャパシタは、配線パターン間の空いている領域を利用して数多く作れる利点がある。
前記配線パターンおよび前記第２の電極部上に実装基板接続用のバンプを形成してインターポーザーとすることもできる。
前記絶縁体はシリコン、ガラスあるいは耐熱性を有するポリイミドなどを用いることができる。
【０００８】
また本発明に係るインターポーザーの製造方法によれば、絶縁体に所要の配置で複数個のスルーホールを形成する工程と、該スルーホールの内壁および前記絶縁体の表裏面上に第１の導体層を形成する工程と、該第１の導体層をパターンニングして、前記絶縁体の表裏面に、前記スルーホールのうち、所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される配線パターンと、前記スルーホールのうち、前記所要数のスルーホールとは別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続される第１の電極部とを形成するパターンニング工程と、前記配線パターンおよび前記第１の電極部を覆って、前記絶縁体の表面に誘電体層を形成する工程と、
該誘電体層をパターンニングして、前記絶縁体の表裏面双方の第１の電極部上にそれぞれ誘電体層を形成するパターンニング工程と、該誘電体層を覆って、前記絶縁体の表面に第２の導体層を形成する工程と、該第２の導体層をパターンニングして、前記誘電体層を覆って、前記スルーホールのうち、前記各所要数のスルーホールとはさらに別の所要数のスルーホールの内壁に形成された導体部を通じて電気的に接続する第２の電極部を形成するパターンニング工程とを具備することを特徴とする。
【０００９】
実装基板上に、上記インターポーザーを所定位置に所要の電気的導通をとって実装し、該インターポーザー上に半導体チップを所要の電気的導通をとって搭載することによって半導体装置とすることができる。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
まず、片面側にキャパシタを形成したインターポーザーの参考例を製造工程と共に説明する。
図１は絶縁体１０を示す。
この絶縁体１０にＹＡＧレーザーあるいはエキシマレーザー等によりφ３０〜３００μｍ程度の大きさの複数個のスルーホール１２を所要パターンで形成する。
【００１１】
絶縁体１０としては、後記するようにスパッタリング時に熱負荷がかかることから、耐熱性を有するものが用いられる。例えば、厚さ５０μｍ程度に薄化されるとともに、ポリッシングにより平滑化されたシリコン基板を好適に用いることができる。
あるいは絶縁体１０にガラスや耐熱性を有するポリイミド等の樹脂を用いることができる。ガラス基板の場合も、表面が平滑で好適である。
絶縁体１０にガラスを用いるときには、スルーホール１２は、マスクを用いて  エッチングにより孔明け加工するか、マスクを用いてサンドブラストにより孔明け加工するとよい。
【００１２】
次に、スパッタリング次いで電解めっきを行って、スルーホール１２内壁を含む絶縁体１０の表裏面に銅あるいはアルミニウム等の金属からなる第１の導体層（図示せず）を形成する。
この第１の導体層を形成する際（特にスパッタリング膜を形成する際）、薄化され、鏡面にポリッシングされたシリコン基板を用いると、第１の導体層が、凹凸のない極めて均一な厚さに形成されて好適である。
【００１３】
次いでフォトリソグラフィー法により第１の導体層をパターンニングして、図２に示すように、絶縁体１０の表裏面に、スルーホール１２のうち、所要数のスルーホール１２内壁に形成された導体部１４を通じて電気的に接続される配線パターン１６と、スルーホール１２のうち、所要数のスルーホール１２内壁に形成された導体部１４を通じて電気的に接続される第１の電極部１８とを形成する。
【００１４】
次に、配線パターン１６および第１の電極部１８を覆って絶縁体１０の表面に誘電体層を形成する。
次いで該誘電体層をパターンニングして、第１の電極部１８上に誘電体層２０を残す。
誘電体層１６には、例えばＳＴＯ（ストロンチウムチタンオキサイド）や、ＰＺＴ（鉛ジルコニウムチタン）等の強誘電体を用いることにより、高容量のキャパシタに形成できる。
【００１５】
誘電体層２０の厚さは薄い程キャパシタの容量を高容量のものにすることができる。下地となる、前記第１の導体層をパターンニングした第１の電極部１８が前記のように凹凸のない平滑面に形成されていることから、薄い誘電体層２０であってもピンホール等のない薄い良好な膜に形成できる。
また、図３に示すように、誘電体層を隣接する配線パターン１６間をつなげるように残すことで、該誘電体層を抵抗線２２として用いることもできる。
【００１６】
次に、誘電体層２０を覆って絶縁体１０の表面にスパッタリングおよび電解めっきにより第２の導体層（図示せず）を形成する。
次いで図４に示すように、第２の導体層をフォトリソグラフィー法によりパターンニングして、誘電体層２０上に第２の電極部２４を形成する。
次にスパッタリング等によって、配線パターン１６上、第１の電極部１８、第２の電極部２４の必要個所に、金パッド２６を形成する。このようにしてインターポーザー３０に形成される。なお、金パッド２６は必ずしも設けなくともよい。
インターポーザ３０には、第１の電極部１８、誘電体層２０、第２の電極部２４とからなるキャパシタ２８が所要数形成される。
また、このインターポーザー３０の実装基板側の金パッド２６にはんだバンプ３２を形成してインターポーザー３０とすることもある。
【００１７】
図５は、半導体チップ３４をインターポーザ３０を介して実装基板３６（半導体装置用パッケージを含む）に実装した半導体装置５０を模式的に示したものである。
３８は半導体チップ３４側に設けた接続用のパッドである。４０は電源ライン、４２はグランドラインである。
上記のように、インターポーザ３０に組み込まれたキャパシタ２８が半導体チップ３４の直下に位置して極めて近接していることからデカップリングキャパシタとして極めて性能よく機能する。
また、複数個のキャパシタ２８が抵抗２２とともに、インターポーザー３０の作成時に同時に作り込まれるから製造コストの低減化も図れる。
【００１８】
キャパシタ２８が必要ない場合には、半導体チップ３４を直接実装基板３６に実装すればよい。
上記のように、インターポーザー３０上に、配線パターン１６により再配線するから、微細なパターンにすることが可能となる。したがって、このように再配線するから、多層基板となる実装基板３６側の層を１層減らすことも可能となる。
キャパシタ２８は、配線パターン１６間の空いている領域を利用して数多く作れる利点がある。
【００１９】
上記参考例では、キャパシタ２８が、搭載される半導体チップ３４の側の面のインターポーザー３０に作り込まれた例を示したが、図６に示すように、実装基板３６側の面のインターポーザー３０に作り込むこともできる。
上記と同一の部材は同一の符号で示す。
製造工程も上記と同様にして行える。
【００２０】
図７は本発明に係るインターポーザ３０の実施の形態を示す。
上記参考例と同一の部材は同一の符号で示す。
本実施の形態では、絶縁体１０の表裏の第１の電極部１８上にそれぞれ誘電体層２０、２０を形成し、この両誘電体層２０、２０上にそれぞれ第２の電極部２４、２４を形成し、この両第２の電極部２４、２４をスルーホール１２ａの内壁に形成された導電部１４ａで接続している。絶縁体１０の表裏の第１の電極部１８はスルーホール１２ｂの内壁に形成された導電部１４ｂで接続されている。
【００２１】
この実施の形態では、キャパシタ２８の両電極部１８、２４の対向面積が大きくなり、それだけ高容量のキャパシタ２８が形成され、より電気的特性に優れるものとなる。
製造工程は、絶縁体１０の表裏に誘電体層および第２の導電層を形成すればよいものであり、上記製造工程と同様にして行える。
【００２２】
以上、本発明の好適な実施の形態を示したが、本発明はこれに限定されないことはもちろんである。
【００２３】
【発明の効果】
以上のように、本発明によれば、インターポーザに組み込まれたキャパシタが半導体チップの直下に位置して極めて近接していることからデカップリングキャパシタとして極めて性能よく機能する。
また、複数個のキャパシタが、インターポーザーの作成時に同時に作り込まれるから製造コストの低減化も図れる。
また、絶縁体の表裏に、スルーホールの内壁に形成した導体部によって電気的に接続する第１の電極と第２の電極を有するキャパシタを形成したので、両電極の対向面積が大きくなり、それだけ高容量のキャパシタを形成できる。
【図面の簡単な説明】
【図１】  図１〜図４は参考例のインターポーザーの製造工程の一例を示し、図１は絶縁体にスルーホールを形成した状態を示し、
【図２】  図２は配線パターンと第１の電極部を形成した状態を示し、
【図３】  図３は誘電体層を形成した状態を示し、
【図４】  図４は第２の電極膜を形成した状態を示す。
【図５】  半導体装置の模式図である。
【図６】  インターポーザーの他の参考例の形態を示す。
【図７】  本発明に係るインターポーザーの実施の形態を示す。
【符号の説明】
１０  絶縁体
１２  スルーホール
１４  導体部
１６  配線パターン
１８  第１の電極部
２０  誘電体層
２２  抵抗
２４  第２の電極部
２６  金パッド
２８  キャパシタ
３０  インターポーザー
３２  バンプ
３４  半導体チップ
３６  実装基板
３８  パッド
４０  電源ライン
４２  グランドライン
５０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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