(57)【特許請求の範囲】
【請求項１】
半導体メモリのアドレスをデコードする半導体メモリ装置の複数のデコーダ回路が構成される領域内において、アドレスを供給され平行に延在する複数のアドレス配線と交差しており、上記複数のアドレス配線のうちの所定のアドレス配線と接続される複数の接続配線夫々と、
前記デコーダ回路において、前記複数の接続配線と、互いに隣り合うように配置された前記所定の本数のアドレス配線とが接続する複数のコンタクトを互いに隣接して配置するためのコンタクト領域を、前記アドレス配線の延在方向と直交する方向において挟んで、上記複数のアドレス配線を設けた領域の下に、前記コンタクト領域により２分された、回路素子を形成する素子形成領域を設け、
上記複数の接続配線を用いて上記回路素子と上記所定のアドレス配線夫々とを接続する半導体メモリ装置のデコーダ回路であって、
隣接するデコーダ回路における前記コンタクト領域の位置が互いに異なり、かつ、接続される前記アドレス配線のうち１本が異なり、前記複数の素子形成領域が前記アドレス配線の延在方向に隣接するように配置されたことを特徴とする半導体メモリ装置のデコーダ回路。
【請求項２】
前記複数の接続配線夫々はＰチャネル領域及びＮチャネル領域上に延在し、上記回路素子を構成するＮチャネルＭＯＳトランジスタのゲートとＰチャネルＭＯＳトランジスタのゲートとを接続していることを特徴とする請求項１に記載した半導体メモリ装置のデコーダ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のデコーダ回路に関し、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のアドレスをデコードする半導体メモリ装置のデコーダ回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭでは行アドレス入力をデコーダ回路でデコードし、アドレスに応じて選択されたワード線の駆動を行う。
図３は従来のデコーダ回路のレイアウトを示す。同図中、１０1 〜１０8 はアドレス配線である。このアドレス配線１０1 〜１０8 に対して垂直に接続配線１２1 〜１２12及び１４1 〜１４12が設けられている。接続配線１２1 〜１２12，１４1 〜１４12夫々はＮチャネルＭＯＳトランジスタが形成されたＮチャネル領域１６1 〜１６12夫々及びＰチャネルＭＯＳトランジスタが形成されたＰチャネル領域１８1 〜１８12夫々まで延在している。
【０００３】
接続配線１２1 〜１２7 夫々は図中、黒塗りで示すコンタクトによってアドレス配線１０8 〜１０1 夫々と接続され、接続配線１２8 〜１２12夫々はアドレス配線１０8 〜１０4 夫々と接続されている。同様に接続配線１４1 〜１４7 夫々はアドレス配線１０8 〜１０1 夫々と接続され、接続配線１４8 〜１４12夫々はアドレス配線１０8 〜１０4 夫々と接続されている。
【０００４】
Ｎチャネル領域１６1 〜１６12及びＰチャネル領域１８1 〜１８12夫々にはデコーダ回路を構成するナンド回路及びドライバのＭＯＳトランジスタが形成されている。
【０００５】
【発明が解決しようとする課題】
従来のデコーダ回路は、アドレス配線１０1 〜１０8 の延在方向（Ｘ方向）に沿ってＮチャネル領域１６1 〜１６12とＰチャネル領域１８1 〜１８12とがアドレス配線１０1 〜１０8 を挟んで設けられており、アドレス配線１０1 〜１０8 の領域には接続配線１２1 〜１２12及び１４1 〜１４12だけがＮチャネル領域及びＰチャネル領域から延在している。
【０００６】
このように、Ｎチャネル領域及びＰチャネル領域とは別にアドレス配線領域が必要とされるため、半導体チップ面積が大きくなり、ＤＲＡＭが大型化するという問題があった。
本発明は上記の点に鑑みなされたもので、アドレス配線の下に素子形成領域を設けることにより半導体チップ面積を縮小できる半導体メモリ装置のデコーダ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、半導体メモリのアドレスをデコードする半導体メモリ装置の複数のデコーダ回路が構成される領域内において、アドレスを供給され平行に延在する複数のアドレス配線と交差しており、上記複数のアドレス配線のうちの所定のアドレス配線と接続される複数の接続配線夫々と、
前記デコーダ回路において、前記複数の接続配線と、互いに隣り合うように配置された前記所定の本数のアドレス配線とが接続する複数のコンタクトを互いに隣接して配置するためのコンタクト領域を、前記アドレス配線の延在方向と直交する方向において挟んで、上記複数のアドレス配線を設けた領域の下に、前記コンタクト領域により２分された、回路素子を形成する素子形成領域を設け、
上記複数の接続配線を用いて上記回路素子と上記所定のアドレス配線夫々とを接続する半導体メモリ装置のデコーダ回路であって、
隣接するデコーダ回路における前記コンタクト領域の位置が互いに異なり、かつ、接続される前記アドレス配線のうち１本が異なり、前記複数の素子形成領域が前記アドレス配線の延在方向に隣接するように配置されている。
【０００８】
このように、アドレス配線の配線領域の下に素子形成領域を設けることにより、半導体チップ面積を縮小することができ、かつ素子形成領域は複数の接続配線と、互いに隣り合うように配置された所定の本数のアドレス配線とが接続する複数のコンタクトを互いに隣接して配置するためのコンタクト領域を、アドレス配線の延在方向と直交する方向において挟んで設けるため、アドレス配線と回路素子との接続に何ら問題はなく、隣接するデコーダ回路におけるコンタクト領域の位置が互いに異なり、かつ、接続されるアドレス配線のうち１本が異なり、複数の素子形成領域が前記アドレス配線の延在方向に隣接するように配置されているため、素子形成領域の面積を大きくとることができ、デコーダを構成する回路素子を全て上記素子形成領域内に形成することができる。
【０００９】
このため、素子形成領域の面積を大きくとることができ、デコーダを構成する回路素子を全て上記素子形成領域内に形成することができる。
【００１０】
【発明の実施の形態】
図１は本発明のデコーダ回路のレイアウトの一実施例を示す。このデコーダ回路はＤＲＡＭの行アドレスをデコードしてアドレスに応じて選択されたワード線を駆動する回路である。
【００１１】
同図中、２０1 〜２０10はアドレス配線である。このアドレス配線２０1 〜２０10に対して垂直に接続配線２２1 〜２２12及び２４1 〜２４12が設けられている。この接続配線２２1 〜２２12及び２４1 〜２４12夫々はアドレス配線２０1 〜２０10との交差位置の図中黒塗りで示すコンタクトによってアドレス配線２０1 〜２０10夫々と接続されている。
【００１２】
接続配線２２1 〜２２12及び２４1 〜２４12夫々は、この接続配線の延長上にあるＮチャネル領域２６1 〜２６12夫々まで延在している。このうちＮチャネル領域２６6 はコンタクト位置の両側に２分された２つの領域２６6a，２６6bから構成されている。Ｎチャネル領域２６7 ，２６8 についても同様に２つの領域から構成されている。同様に接続配線２２1 〜２２12及び２４1 〜２４12夫々は、この接続配線の延長上にあるＰチャネル領域２８1 〜２８12夫々まで延在している。このうちＰチャネル領域２８2 〜２８4 ，２８11，２８12はコンタクト位置の両側に２分された２つの領域（例えば２８2a，２８2b）から構成されている。
【００１３】
Ｎチャネル領域２６1 とＰチャネル領域２８1 とは接続配線２２1 ，２４1 の長手方向（Ｙ方向）に並べられており、この一対の領域２６1 ，２８1 に形成されるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとによりデコーダ回路のナンド回路及びドライバが構成される。他のＮチャネル領域２６2 〜２６12とＰチャネル領域２８2 〜２８12との夫々についても同様である。
【００１４】
なお、Ｎチャネル領域２６1 〜２６12はＸ方向に互いに隣接しており、Ｐチャネル領域２８1 〜２８12もＸ方向に互いに隣接している。
図２は一対のＮチャネル領域とＰチャネル領域（例えば２６1 と２８1 ）に形成されるデコーダ回路の回路図を示す。同図中、端子３０，３１には行アドレスのビットＡ9 ，Ａ10が夫々入来し、ビットＡ9 はＰチャネルＭＯＳトランジスタＱｐ1 及びＮチャネルＭＯＳトランジスタＱｎ1 夫々のゲートに供給され、ビットＡ10はＰチャネルＭＯＳトランジスタＱｐ2 及びＮチャネルＭＯＳトランジスタＱｎ2 夫々のゲートに供給される。トランジスタＱｐ1 ，Ｑｐ2 はドレインを共通接続され、トランジスタＱｎ1 ，Ｑｎ2 は縦型接続されておりトランジスタＱｎ1 のドレインはトランジスタＱｐ1 ，Ｑｐ2 のドレインと接続されてナンド回路を構成している。
【００１５】
このナンド回路の出力信号はＰチャネルＭＯＳトランジスタＱｐ3 〜Ｑｐ6 及びＮチャネルＭＯＳトランジスタＱｎ3 〜Ｑｎ6 夫々で構成されたドライバとしての４つのインバータに供給される。トランジスタＱｐ3 〜Ｑｐ6 夫々のソースは電源Ｖｃｃ1 〜Ｖｃｃ4 に接続されており、電源Ｖｃｃ1 〜Ｖｃｃ4 は行アドレスの上位ビットに応じて、いずれか１つだけが供給されている。このため、ナンド回路出力がローレベルのとき４つのインバータのうち、いずれか１つだけがハイレベル出力となる。各インバータの出力端子にはＤＲＡＭのワード線Ｗ1 〜Ｗ4 が接続されており、インバータのハイレベル出力にワード線が駆動（プリチャージ）される。
【００１６】
なお、ＮチャネルＭＯＳトランジスタＱｎ1 〜Ｑｎ6 がＮチャネル領域２６1 に形成され、ＰチャネルＭＯＳトランジスタＱｐ1 〜Ｑｐ6 がＰチャネル領域２８1 に形成されている。
このように、アドレス配線２０1 〜２０10の配線領域の下に素子形成領域であるＮチャネル領域２６1 〜２６12及びＰチャネル領域２８1 〜２８12を設けることにより、半導体チップ面積を縮小することができ、かつ素子形成領域は接続配線を挟んで設けるため、アドレス配線２０1 〜２０12と回路素子との接続に何ら問題はない。また、Ｎチャネル領域２６1 〜２６12及びＰチャネル領域２８1 〜２８12はアドレス配線２０1 〜２０10の延在方向に隣接しているため面積を大きくとることができ、デコーダを構成する回路素子を全てＮチャネル領域及びＰチャネル領域内に形成することができる。
【００１７】
【発明の効果】
上述の如く、請求項１に記載の発明は、半導体メモリのアドレスをデコードする半導体メモリ装置の複数のデコーダ回路が構成される領域内において、アドレスを供給され平行に延在する複数のアドレス配線と交差しており、上記複数のアドレス配線のうちの所定のアドレス配線と接続される複数の接続配線夫々と、
前記デコーダ回路において、前記複数の接続配線と、互いに隣り合うように配置された前記所定の本数のアドレス配線とが接続する複数のコンタクトを互いに隣接して配置するためのコンタクト領域を、前記アドレス配線の延在方向と直交する方向において挟んで、上記複数のアドレス配線を設けた領域の下に、前記コンタクト領域により２分された、回路素子を形成する素子形成領域を設け、
上記複数の接続配線を用いて上記回路素子と上記所定のアドレス配線夫々とを接続する半導体メモリ装置のデコーダ回路であって、
隣接するデコーダ回路における前記コンタクト領域の位置が互いに異なり、かつ、接続される前記アドレス配線のうち１本が異なり、前記複数の素子形成領域が前記アドレス配線の延在方向に隣接するように配置されている。
【００１８】
このように、アドレス配線の配線領域の下に素子形成領域を設けることにより、半導体チップ面積を縮小することができ、かつ素子形成領域は複数の接続配線と、互いに隣り合うように配置された所定の本数のアドレス配線とが接続する複数のコンタクトを互いに隣接して配置するためのコンタクト領域を、アドレス配線の延在方向と直交する方向において挟んで設けるため、アドレス配線と回路素子との接続に何ら問題はなく、隣接するデコーダ回路におけるコンタクト領域の位置が互いに異なり、かつ、接続されるアドレス配線のうち１本が異なり、複数の素子形成領域が前記アドレス配線の延在方向に隣接するように配置されているため、素子形成領域の面積を大きくとることができ、デコーダを構成する回路素子を全て上記素子形成領域内に形成することができる。
【図面の簡単な説明】
【図１】本発明のデコーダ回路のレイアウトを示す図である。
【図２】デコーダ回路の回路図である。
【図３】従来のデコーダ回路のレイアウトを示す図である。
【符号の説明】
２０1 〜２０10  アドレス配線
２２1 〜２２12，２４1 〜２４12  接続配線
２６1 〜２６12  Ｎチャネル領域
２８1 〜２８12  Ｐチャネル領域
Ｑｐ1 〜Ｑｐ6   ＰチャネルＭＯＳトランジスタ
Ｑｎ1 〜Ｑｎ6   ＮチャネルＭＯＳトランジスタ
【図１】
0003749294.tif 000002
【図２】
0003749294.tif 000003
【図３】
0003749294.tif 000004