(57)【特許請求の範囲】
【請求項１】
第１電圧が供給される第１電源線と、
第２電圧が供給される第２電源線と、
第１レベルのしきい値電圧を有する第１トランジスタを介して前記第１電源線に接続される第３電源線、または、第１レベルのしきい値電圧を有する第２トランジスタを介して前記第２電源線に接続される第４電源線と、
第２レベルのしきい値電圧を有するトランジスタで構成され、前記第１電源線および第４電源線間、または、前記第３電源線および第２電源線間の電位差によって駆動される回路と、
前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含み、
前記不揮発性のラッチ回路は、半導体基板上に形成されたトランジスタで構成される第１インバータおよび第２インバータと、第１スピンバルブ素子と、第２スピンバルブ素子または抵抗素子とを含み、前記第１インバータの入力と前記第２インバータの出力とが接続され、前記第１インバータの出力と前記第２インバータの入力とが接続され、前記第１インバータの電源ノードと電源線との間に前記第１スピンバルブ素子が配置され、前記第２インバータの電源ノードと電源線との間に前記第２スピンバルブ素子または抵抗素子が配置され、
前記スピンバルブ素子は、前記半導体基板上の前記トランジスタの上層に形成された複数の配線層の間に形成される、
半導体装置。
【請求項２】
第１電圧が供給される第１電源線と、
第２電圧が供給される第２電源線と、
第１レベルのしきい値電圧を有する第１トランジスタを介して前記第１電源線に接続される第３電源線と、
前記第１レベルのしきい値電圧を有する第２トランジスタを介して前記第２電源線に接続される第４電源線と、
第２レベルのしきい値電圧を有するトランジスタで構成され、前記第３電源線および第４電源線間の電位差によって駆動される回路と、
前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含み、
前記不揮発性のラッチ回路は、半導体基板上に形成されたトランジスタで構成される第１インバータおよび第２インバータと、第１スピンバルブ素子と、第２スピンバルブ素子または抵抗素子とを含み、前記第１インバータの入力と前記第２インバータの出力とが接続され、前記第１インバータの出力と前記第２インバータの入力とが接続され、前記第１インバータの電源ノードと電源線との間に前記第１スピンバルブ素子が配置され、前記第２インバータの電源ノードと電源線との間に前記第２スピンバルブ素子または抵抗素子が配置され、
前記スピンバルブ素子は、前記半導体基板上の前記トランジスタの上層に形成された複数の配線層の間に形成される、
半導体装置。
【請求項３】
前記不揮発性ラッチ回路には、少なくとも一方の抵抗素子が前記スピンバルブ素子である一対の抵抗素子対を含み、
前記不揮発性ラッチ回路のラッチ状態は、前記抵抗素子対の抵抗値大小関係として記憶される請求項１または２記載の半導体装置。
【請求項４】
前記スピンバルブ素子は、トンネル磁気抵抗素子である請求項３記載の半導体装置。
【請求項５】
前記不揮発性ラッチ回路へのラッチ状態の記録は、前記回路の動作周期毎に行う請求項１または２記載の半導体装置。
【請求項６】
前記不揮発性ラッチ回路へのラッチ状態の記録は、前記第１トランジスタおよび第２トランジスタがオフ状態となる直前にのみ行う請求項１または２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低消費電力用に設計されたロジック回路を有する半導体装置に関する。特に、スタンバイモードにおけるラッチあるいはレジスタ回路（以下単にラッチ回路とする）の状態を維持しつつ、状態維持のための消費電力を完全に遮断し、かつスタンバイモードからの復帰が極めて迅速な半導体装置の提供に適用して有効なものである。
【０００２】
【従来の技術】
回路の高速動作を実現しつつ回路の消費電力を低減する手段として、複数しきい値電圧のトランジスタを利用したＣ−ＭＯＳＦＥＴ（Complimentary-Metal Oxide Semiconductor Field Effect Transistor）回路が知られている。複数しきい値電圧（Multiple-Threshold-voltage：ＭＴ）のＣＭＯＳＦＥＴ回路を以下ＭＴＣＭＯＳ回路と略称する。図１０は、ＭＴＣＭＯＳ回路の一例を示した回路図である。ＭＴＣＯＭＳ回路には、電源線ＶｄｄおよびＶｓｓに加えて、仮想電源線ｖ−Ｖｄｄとｖ−Ｖｓｓとを有する。Ｖｄｄとｖ−Ｖｄｄとは高しきい値電圧のトランジスタＨｖｔ−Ｔｒ１で接続され、Ｖｓｓとｖ−Ｖｓｓとは高しきい値電圧のトランジスタＨｖｔ−Ｔｒ２で接続される。ロジック回路は低しきい値電圧のトランジスタで構成されＬｏｗＶｔ回路を構成する。ＬｏｗＶｔ回路は例示であり、所定の機能を実現する任意のロジック回路が構成される。ここで、ロジック回路（ＬｏｗＶｔ回路）を正常に動作させるには、勿論電源電圧が印加される必要があり、ＬｏｗＶｔ回路への電源電圧はｖ−Ｖｄｄとｖ−Ｖｓｓとから供給される。ロジック回路の応答速度はできるだけ高いことが好ましいので、低しきい値電圧のトランジスタによりロジック回路を構成する。しきい値電圧が低ければターンオン時間を短縮して高い動作速度を実現できるためである。一方、消費電力を節約したい観点からは低しきい値電圧のトランジスタは好ましくない。つまり低しきい値電圧のトランジスタはオフリーク電流が大きく、多数のゲートが接続された場合にはこのオフリーク電流が無視できなくなる。特に回路が非動作の状態あるいはスタンバイモードにあるとき（以下単にスタンバイ状態という）には、回路が動作していないにも関わらずオフリーク電流が流れ、無駄な電力を諸費することになる。
【０００３】
そこで、回路がスタンバイ状態に入る場合、仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓを実電源線ＶｄｄおよびＶｓｓから切り離し、ロジック回路内にリーク電流が流れることを防止する手段をとる。仮想電源線と実電源線との切断には高しきい値電圧のトランジスタＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２を用いる。Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２は高しきい値電圧を有するのでオフリーク電流が少なく、仮想電源線カット時の消費電流を少なくできる。一方Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２はロジック動作には関与しないのでスイッチング速度の低さが回路の動作に影響することはない。
【０００４】
すなわち、ロジック回路の高速動作は低しきい値電圧のトランジスタによって実現し、低しきい値電圧のトランジスタを用いることによる消費電力上のデメリットはスタンバイ状態時に高しきい値のトランジスタ（Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２）によって実電源線から切り離すことによってカバーする。このようにして高速動作と低消費電力との両方の有利性を兼ね備えた半導体装置が実現できる。なお、ここでは、ｖ−Ｖｄｄとｖ−Ｖｓｓとの両方の仮想電源線によって上記機能を実現する例を説明している。ｖ−Ｖｄｄとｖ−Ｖｓｓの何れか一方のみの仮想電源線によっても同様の機能が実現可能である。つまり、Ｖｄｄとｖ−Ｖｓｓ、あるいは、ｖ−ＶｄｄとＶｓｓによって、前記同様のＭＴＣＭＯＳ回路を構成できる。
【０００５】
ところが、ロジック回路内には多数のレジスタあるいはラッチ部を有し、これらラッチ回路の状態がスタンバイ状態から通常動作状態に復帰するまで維持される必要がある。スタンバイ状態におけるラッチ状態の保持手段には、従来以下のような手段が知られている。
【０００６】
図１１は、従来技術におけるラッチ状態保持手段の一例を説明する回路図である。図１１に示す例では、ＬｏｗＶｔ回路の出力段にレベルホルダ回路を設ける。レベルホルダ回路は高しきい値のトランジスタで構成し、スタンバイ状態か否か（すなわちＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２がオン状態かオフ状態か）に関わらず実電源線（ＶｄｄおよびＶｓｓ）から電圧を供給する。このようなレベルホルダ回路をスタンバイ状態においてレベル保持する必要がある場所に設けることにより、必要なラッチ状態を保持することが可能になる。また、レベルホルダ回路を高しきい値電圧のトランジスタで構成することによりスタンバイ時の消費電流を抑制することが可能になる。
【０００７】
図１２は、従来技術におけるラッチ状態保持手段の他の例を説明する図である。図１２に示す例では、仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓの電位がデータリテンション電圧を最低限維持するように定期的にリフレッシュする操作を行う。ここで、データリテンション電圧とは、ロジック回路内のラッチ状態を維持するに必要な最低限の電圧である。また、リフレッシュとは、仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓの電圧を実電源線ＶｄｄおよびＶｓｓとほぼ同電位となるようｖ−Ｖｄｄおよびｖ−Ｖｓｓを充電する操作である。つまり、スタンバイ状態に入ると消費電力節減のため、Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２をオフにするが、オフにした時点からｖ−Ｖｄｄおよびｖ−Ｖｓｓに蓄積された電荷が放電され、次第に低下（ｖ−Ｖｓｓについては上昇）する。このときｖ−Ｖｄｄおよびｖ−Ｖｓｓ間の電圧がデータリテンション電圧を下回ればラッチ状態が消失する。よって、この例ではｖ−Ｖｄｄおよびｖ−Ｖｓｓ間の電圧がデータリテンション電圧を下回る前にＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２をオンにする操作あるいはその他の手段によってｖ−Ｖｄｄおよびｖ−Ｖｓｓ線を充電する操作を行う。この操作の周期がリフレッシュ間隔である。このような操作により、スタンバイ状態におけるロジック回路内のラッチ状態を維持できる。
【０００８】
図１３は、従来技術におけるラッチ状態保持手段のさらに他の例を説明する図である。図１３に示す例では、Ｖｄｄとｖ−Ｖｄｄとの間およびＶｓｓとｖ−Ｖｓｓとの間に各々ダイオードＤ１およびＤ２を挿入する。シリコン接合ダイオードでは約０．７Ｖの順バイアスがかからないとオン動作しないので、Ｖｄｄとｖ−Ｖｄｄとの間あるいはＶｓｓとｖ−Ｖｓｓとの間に０．７Ｖ以上の電位差が発生しない限りダイオードはオフ状態である。スタンバイ状態に入ってＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２がオフになり、ｖ−Ｖｄｄおよびｖ−Ｖｓｓの電荷が放電すると、その電位は低下（ｖ−Ｖｓｓについては上昇）し、ダイオードＤ１，Ｄ２がオンになる。よって、ダイオードがオンになった後はｖ−Ｖｄｄおよびｖ−Ｖｓｓはその電位で維持され、ｖ−Ｖｄｄおよびｖ−Ｖｓｓ間の電位はデータリテンション電圧以上が保持される。結果、ロジック回路のラッチ状態は維持される。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記した図１１〜１３に示す例では、以下のような問題がある。すなわち、図１１に示す例では、スタンバイ状態においてもレベルホルダ回路に電源は供給され続けており、完全な電力消費の抑制を実現できない。また、回路設計ツールに、自動的にレベルホルダ回路を挿入する機能を付加する必要がある。設計段階において人的にレベルホルダ回路を挿入するのでは設計能率を向上することができず、また挿入箇所は多数存在すると思われるので、自動挿入機能を備えない設計ツールでは、多大な人的負荷がかかると予測されるためである。
【００１０】
また、図１２に示す例では、仮想電源線への充放電による電流消費が大きくなり、ＭＴＣＯＭＳ回路を採用して実現しようとする消費電力低減効果が減殺される。
【００１１】
また、図１３に示す例では、ダイオードを通したＤＣ電流の供給はスタンバイ状態においても為され続け、図１１の場合と同様に完全な消費電流の抑制を実現できているわけではない。
【００１２】
すなわち、本来ＭＴＣＭＯＳ回路はロジック回路の高速動作と低消費電力とを同時に実現することを目的とするものであるにも関わらず、ロジック回路内のラッチ状態を保持しようとするために、その消費電力の抑制効果を減殺せざるを得ないものとなっている。つまり、ＭＴＣＭＯＳ回路を適用したロジック回路の本来的かつ究極的な目的はスタンバイ状態におけるラッチ状態の保持と消費電力ゼロとを同時に実現することにあるが、その方法あるいは技術は未だ提示されていないのが現状である。
【００１３】
本発明の目的は、ＭＴＣＭＯＳ回路を用いた高速動作および低消費電力を実現するロジック回路において、その本来の特性を損なうことなく、スタンバイ状態におけるロジック回路内のラッチ状態を保持することにある。また、正常動作時のロジック動作の高速性を損なうことなく、スタンバイ状態におけるラッチ状態の保持を実現することにある。また、正常動作状態からスタンバイ状態への速やかな移行と、スタンバイ状態から正常動作状態への速やかな復帰を実現するロジック回路を実現することにある。さらに、これらロジック回路を従来の製造工程に若干の追加工程を追加するのみで、実質的な工程負荷の増加およびコストの上昇を来たすことが少ない半導体装置の製造技術を提供することにある。
【００１４】
【課題を解決するための手段】
本願発明の概要を説明すれば以下のとおりである。本発明の半導体装置は、第１電圧が供給される第１電源線と、第２電圧が供給される第２電源線と、第１レベルのしきい値電圧を有する第１トランジスタを介して前記第１電源線に接続される第３電源線、または、前記第１レベルのしきい値電圧を有する第２トランジスタを介して前記第２電源線に接続される第４電源線の何れか一方と、第２レベルのしきい値電圧を有するトランジスタで構成され、前記第１電源線および第４電源線間、または、前記第３電源線および第２電源線間の電位差によって駆動される回路と、前記回路の任意のノードに接続される不揮発性のラッチ回路と、を含む。あるいは、本発明の半導体装置は、前記第１電源線と、前記第２電源線と、前記第３電源線および第４電源線の双方と、前記第３電源線および第４電源線間の電位差によって駆動される前記回路と、前記回路の任意のノードに接続される不揮発性のラッチ回路とを含む。すなわち、本発明は、ＭＴＣＯＭＳ回路内のロジック回路部分に、電源供給を遮断してもその状態が保持される不揮発性ラッチ回路を含む。
【００１５】
このような不揮発性ラッチ回路により、必要なラッチ状態を不揮発的に記録し、仮想電源線がデータリテンション電圧を下回ってもその状態を保持できる。また、本発明の不揮発性ラッチ回路は、ロジック部分の任意のノードに接続される。つまりロジック回路とは別にメモリアレイ領域を設けて、通常動作状態からスタンバイ状態への移行時に必要な状態をメモリアレイ領域に記録し、また、スタンバイ状態から通常動作状態への復帰時にメモリアレイ領域からデータをロードする必要がない。このため、ワード線やビット線をデコードする必要が無く、また、スタンバイ状態への移行・スタンバイ状態からの復帰の特別な動作を必要としない。
【００１６】
なお、不揮発性ラッチ回路は、従来ロジック回路で多用されている揮発性のラッチ回路を置き換えることが可能である。本実施の形態の不揮発性ラッチ回路は、従来の揮発性ラッチ回路と同様に動作するものであり、回路設計上必要でない単に不揮発性の機能を付与するだけの不揮発性ラッチ回路を挿入する必要がない。このため、ロジック回路設計システムのライブラリに不揮発性ラッチ回路を追加するだけで従来の設計システムをそのまま用いることが可能である。つなわち、本発明の半導体装置を設計するに際して、ロジック回路設計システムを方法論的に変更する必要はない。
【００１７】
前記不揮発性ラッチ回路には、少なくとも一方の抵抗素子がスピンバルブ素子である一対の抵抗素子対を含み、前記不揮発性ラッチ回路のラッチ状態は、前記抵抗素子対の抵抗値大小関係として記憶することができる。すなわち本発明ではラッチ状態をスピンバルブ素子の抵抗値として記録する。また、スピンバルブ素子には、トンネル磁気抵抗素子を例示できる。不揮発性ラッチ回路へのラッチ状態の記録は、回路の動作周期毎に行うもの、あるいは、第１トランジスタおよび第２トランジスタがオフ状態となる直前にのみ行うもののいずれかを例示できる。
【００１８】
スピンバルブ素子は、磁化の方向によって抵抗値が変化する磁気抵抗効果（Magneto Resistive Effect）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（ＡＭＲ）、巨大磁気抵抗効果（ＧＭＲ）、トンネル電流を利用して磁気抵抗効果を得るトンネル磁気抵抗効果（ＴＭＲ）を例示できる。ＴＭＲを用いたスピンバルブ素子は、少なくとも強磁性層（ピン層）、絶縁層（トンネル層）、強磁性層（フリー層）の三層積層構造を有し、ＭＴＪ（Magnetic Tunnel Junction）素子と呼ばれている。フリー層の磁化方向がピン層の磁化方向と一致する場合に絶縁層にトンネル電流が多く流れ、フリー層の磁化方向がピン層の磁化方向と逆の場合には絶縁層に流れる電流は一致の場合のトンネル電流より少なくなる。つまり、フリー層の磁化方向（電子スピンの方向）によって、情報が記録できる。
【００１９】
本発明では、上記のようなＭＴＪ素子を用いることができる。ＭＴＪ素子に記録された情報は不揮発性であり、情報の読出しによる記録内容の破壊が起こらないスタティック素子である。情報の読出しはＭＴＪ素子の抵抗変化を検出するのみである。また、スピンの方向を変化させる動作つまり書込み動作もナノ秒のオーダ以下で行える。よって、読み出しおよび書込みの速度が速く、通常のロジック回路の動作速度に影響を与えることなく不揮発性ラッチ回路を動作させることが可能である。
【００２０】
また、本発明における不揮発性ラッチ回路を構成するＭＴＪ素子は、前記した通り強磁性体等の膜で形成されるため、既に形成されているトランジスタの性能を劣化させない温度で形成することが可能である。すなわち、シリコン表面に既に形成されているトランジスタの性能に対する、ＭＴＪ素子を形成することによる影響は小さい。つまり、ＭＴＪ素子を形成するための製造工程上の負荷が少ない。また、従来のロジック回路形成プロセス（トランジスタ形成プロセス）に僅かのマスクとフォトリソグラフィ工程を追加するのみでＭＴＪ素子の製造が可能である。本発明の半導体装置、つまりＭＴＪ素子等スピンバルブ素子を含む不揮発性ラッチ回路を含む半導体装置を製造することによるデメリットは、従来の製造プロセスと比較して小さい。さらに、本発明のＭＴＪ素子は、ロジック回路を構成するトランジスタ上層の配線層に形成することが可能である。つまりＭＴＪ素子は、シリコン基板上のトランジスタの形成領域に面積的な影響を与えることがない。このため、ＭＴＪ素子の形成によるシリコン基板面積の占有を生じることがなく、微細化に対するデメリットがなく、微細化を有利に進めることが可能になる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素または部材には同じ符号を付するものとする。
【００２２】
図１は、本発明の一実施の形態である半導体装置の概要を例示した回路図である。本実施の形態の半導体装置は、電源線Ｖｄｄ，Ｖｓｓ、仮想電源線ｖ−Ｖｄｄ，ｖ−Ｖｓｓ、高しきい値電圧のＭＯＳＦＥＴＨｖｔ−Ｔｒ１，Ｈｖｔ−Ｔｒ２、組合せ論理回路１、不揮発性ラッチ回路ＮＶＬ１，ＮＶＬ２，・・・，ＮＶＬｎを有する。
【００２３】
電源線ＶｄｄおよびＶｓｓは、実際に半導体装置に供給される電源電圧を供給する電源線である。半導体装置への電源供給が遮断される場合、たとえばパワーオフの状態では、ＶｄｄおよびＶｓｓへの電力供給は行われないが、スタンバイ状態の場合にはＶｄｄおよびＶｓｓへの電力供給は継続される。Ｖｄｄの電位にはたとえば１．８Ｖ、Ｖｓｓの電位にはたとえば接地電位を例示できる。
【００２４】
仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓは、組合せ論理回路１、不揮発性ラッチ回路ＮＶＬ１〜ｎを駆動する電源線である。仮想電源線ｖ−Ｖｄｄおよびｖ−Ｖｓｓは、各々Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２を介してＶｄｄおよびＶｓｓに接続される。半導体装置が通常動作時にある場合はＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２はオン状態とし、ｖ−Ｖｄｄおよびｖ−Ｖｓｓの電位は各々ＶｄｄおよびＶｓｓとほぼ一致する。半導体装置がスタンバイ状態にあるときには、Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２はオフ状態になり、Ｖｄｄからｖ−Ｖｄｄへの電力供給およびＶｓｓからｖ−Ｖｓｓへの電力供給は遮断される。これによりスタンバイ状態での電力消費を節減できる。
【００２５】
高しきい値電圧のＭＯＳＦＥＴＨｖｔ−Ｔｒ１，Ｈｖｔ−Ｔｒ２は、組合せ論理回路１を構成するＭＯＳＦＥＴのしきい値電圧より高いしきい値電圧を有するＭＯＳＦＥＴである。前記した通りＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２は、各々Ｖｄｄとｖ−ＶｄｄおよびＶｓｓとｖ−Ｖｓｓとの接続を遮断する機能を持つ。Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２は、高しきい値電圧のトランジスタなので、オフ電流が小さく、よって消費電力の抑制効果が大きい。Ｈｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２のオン・オフ制御は、ゲートに入力される制御信号ＳＩＧ１，ＳＩＧ２によって行われる。
【００２６】
組合せ論理回路１は、任意のロジック回路であり、所定の機能が実現されるように任意に設計される。組合せ論理回路１は、前記した通り低しきい値電圧のＭＯＳＦＥＴで構成される。低しきい値電圧のＭＯＳＦＥＴで構成することにより動作速度を高くすることができる。
【００２７】
不揮発性ラッチ回路ＮＶＬ１〜ｎは、ラッチ状態を不揮発的に記録するラッチ回路である。なお本明細書では１ビットのレジスタもラッチ回路に含めて表現する。不揮発性ラッチ回路ＮＶＬ１〜ｎは、組合せ論理回路１内の任意のノードに接続される。すなわち、スタンバイ状態に入る際に組合せ論理回路１内でその状態を記録することが必要な出力部等に本不揮発性ラッチ回路を挿入することが可能である。あるいは、本来のロジック機能を実現するために必要なラッチ、フリップフロップ、レジスタ等の状態記録回路の全部または一部を本不揮発性ラッチ回路に置き換えることができる。
【００２８】
これにより、回路がスタンバイ状態に入り、仮想電源線間の電圧がデータリテンション電圧を下回っても、記録が必要な部分のデータを消失することが無い。また、本実施の形態の半導体装置では、不揮発性ラッチ回路が任意のノードに個別に接続されるので、必要なデータをメモリアレイ等、ロジック回路等と別に設けたメモリ領域に記録しあるいは読み出す必要が無い。これにより、スタンバイ状態に入る際のデータ退避あるいは復帰のための特別な操作は必要なくなる。勿論、ロジック回路内の状態を記録するためのメモリアレイ領域を設ける必要も無い。
【００２９】
また、従来の揮発性のラッチ回路等を不揮発性ラッチ回路に置き換えることが可能なので、従来のロジック回路設計システムに不揮発性ラッチ回路の要素を追加するだけで従来の設計システムをそのまま用いることが可能である。本実施の形態の半導体装置を設計するために、従来の設計システムの方法論的な変更等大幅な変更は必要ない。
【００３０】
図２は、不揮発性ラッチ回路の一例を示した回路図である。なお、ＮＶＬ１〜ｎは各々同一の不揮発性ラッチ回路を適用できる。よって、図２においては不揮発性ラッチ回路の一つについて例示する。不揮発性ラッチ回路には、センス・ラッチ回路部Ｃ１と書込電流生成回路Ｃ２とを有する。不揮発性ラッチ回路は、入力信号ＩＮおよびＩＮバーを受けて、出力信号ＯＵＴおよびＯＵＴバーを出力する。また、不揮発性ラッチ回路には、制御信号REFRESHNおよびDATAGETが入力される。これら制御信号の動作については後述する。なお、信号ＳとＳバーとは相補的な関係にあり、Ｓが「Highレベル」にある場合Ｓバーは「Lowレベル」にあり、Ｓが「Lowレベル」にある場合Ｓバーは「Highレベル」にある。図においてバーは記号上の横線として示す。また、ここでは入力信号ＩＮおよびＩＮバーを両方入力する例を示しているが、入力信号ＩＮのみを入力し、適当なインバータによって入力信号ＩＮバーを生成させても良い。同様に出力信号ＯＵＴのみを取り出し、適当なインバータによってＯＵＴバーを生成しても良い。本実施の形態の不揮発性ラッチ回路の後段に接続されるロジック回路において、出力信号ＯＵＴあるいはＯＵＴバーのみが必要な場合、何れか一方のみが出力されても良いことは勿論である。
【００３１】
センス・ラッチ回路部Ｃ１には、インバータ回路ＩＮＶ１，ＩＮＶ２を含む。ＩＮＶ１は、ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｔｒ１とｎチャネル型のＭＯＳＦＥＴＴｒ２とからなる。ＩＮＶ１の入力はＴｒ１とＴｒ２との共通のゲートであり、ＩＮＶ２の出力ノードｎ２に接続される。Ｔｒ１のソースは電源電圧Ｖｄｄに接続され、Ｔｒ１のドレインはＴｒ２のドレインに接続される。またＴｒ２のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ０の一端に接続される。Ｔｒ１のドレインとＴｒ２のドレインとの接続点はＩＮＶ１の出力ノードｎ１である。出力ノードｎ１は、出力信号ＯＵＴバーを出力する。
【００３２】
ＩＮＶ２はｐチャネル型ＭＯＳＦＥＴＴｒ３とｎチャネル型ＭＯＳＦＥＴＴｒ４とからなる。ＩＮＶ２の入力はＴｒ３とＴｒ４との共通のゲートであり、ＩＮＶ１の出力ノードｎ１に接続される。Ｔｒ３のソースは電源電圧Ｖｄｄに接続され、Ｔｒ３のドレインはＴｒ４のドレインに接続される。またＴｒ４のソースは後に説明するトンネル磁気抵抗素子ＭＴＪ１の一端に接続される。Ｔｒ３のドレインとＴｒ４のドレインとの接続点はＩＮＶ２の出力ノードｎ２である。出力ノードｎ２は、出力信号ＯＵＴを出力する。
【００３３】
ここで、不揮発性ラッチ回路を構成するトランジスタとしてＭＯＳＦＥＴを例示しているが、ゲート絶縁膜が窒化珪素その他の絶縁膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）であってもよく、また、バイポーラトランジスタであってもよい。以降に説明するＭＯＳＦＥＴについても同様である。さらに、Ｔｒ１とＴｒ３とを抵抗素子等の適当な負荷素子に置き換えてもよい。
【００３４】
センス・ラッチ回路部Ｃ１には、さらにトンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１を含む。ＭＴＪ０およびＭＴＪ１は、少なくともピン層、絶縁膜およびフリー層の３層を有する。ＭＴＪ０およびＭＴＪ１は、ピン層とフリー層との磁化方向が相違する場合にピン層からフリー層に達する径路の抵抗値が高く、磁化方向が一致する場合に抵抗値が低くなる抵抗素子である。本実施の形態では、ＭＴＪ０が低抵抗値を示す場合（つまりフリー層とピン層との磁化方向が一致する場合）にはＭＴＪ１は高抵抗値を示す（つまりフリー層の磁化方向がピン層の磁化方向と相違する）ように構成される。このような構成は、以下のように書込みデータ線ＤＷＬを配置することにより実現できる。たとえばＤＷＬへのある方向の電流通過に対して、たとえばＭＴＪ０に対してはピン層と同じ方向の磁場が発生するように、ＭＴＪ１に対してはピン層と異なる方向に磁場が発生するようにＤＷＬを配置する。これにより、ある方向のＤＷＬ通過電流によって、常に、ＭＴＪ０かＭＴＪ１の何れか一方のフリー層はそのピン層との磁化方向が一致し、他方のフリー層の磁化方向はそのピン層の磁化方向と相違するようになる。つまり、ＭＴＪ０の抵抗値とＭＴＪ１との抵抗値は何れか一方が大きく他方が小さくなる。ＤＷＬへの通過電流の方向を逆にすることによりＭＴＪ０とＭＴＪ１との抵抗値の大小関係を逆にすることができる。ＭＴＪ０，ＭＴＪ１とＤＷＬとの配置については後述する。
【００３５】
なお、ここでは、ＭＴＪ０およびＭＴＪ１をスピンバルブ素子の一例として示すが、トンネル磁気抵抗効果（ＴＭＲ）以外の磁気抵抗効果（ＧＭＲ、ＡＭＲ）を用いるスピンバルブ素子に置き換えることが可能である。また、ここではＭＴＪ０，１の何れの抵抗素子もトンネル磁気抵抗素子を例示するが、何れか一方が固定抵抗値の純抵抗であっても良い。この場合、ＭＴＪの抵抗がＲｈ〜Ｒｌの範囲で変化するとすれば、Ｒｈ＞Ｒ＞Ｒｌ（ただしＲは純抵抗の抵抗値）の関係を有することが必要である。
【００３６】
センス・ラッチ回路部Ｃ１には、さらにｐチャネル型のＭＯＳＦＥＴＴｒ５，Ｔｒ６とｎチャネル型のＭＯＳＦＥＴＴｒ７とを有する。Ｔｒ５およびＴｒ６のソースはＶｄｄに接続され、Ｔｒ５のドレインはｎ１に、Ｔｒ６のドレインはｎ２に接続される。Ｔｒ７のドレインはＭＴＪ０とＭＴＪ１の他端を接続した接続点ＳＥＴに接続され、Ｔｒ７のソースは接地される。Ｔｒ５，Ｔｒ６，Ｔｒ７の各ゲートには制御信号ＲＥＦＲＥＳＨＮが入力される。Ｔｒ５，Ｔｒ６，Ｔｒ７の動作については後述する。なお、Ｔｒ５およびＴｒ６の駆動力がＴｒ２およびＴｒ４のそれに比べて十分に大きい場合、Ｔｒ７はなくても良い。ここで、駆動力は、代表的にはオン抵抗の小ささで表すことができる。
【００３７】
書込電流生成回路Ｃ２には、ｎチャネル型のＭＯＳＦＥＴＴｒ８，Ｔｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２を有する。Ｔｒ８およびＴｒ９のドレインはＶｄｄに接続される。Ｔｒ８およびＴｒ９のソースは各々Ｔｒ１０およびＴｒ１１のドレインに接続され、Ｔｒ１０およびＴｒ１１のソースが互いに接続されてＴｒ１２のドレインに接続される。Ｔｒ１２のソースは接地される。Ｔｒ８およびＴｒ１１のゲートには入力信号ＩＮが入力され、Ｔｒ９およびＴｒ１０のゲートには入力信号ＩＮバーが入力される。Ｔｒ８のソースとＴｒ１０のドレインの接続部はデータ書込み線ＤＷＬの出力ノードｎ３であり、また、Ｔｒ９のソースとＴｒ１１のドレインの接続部はＤＷＬの出力ノードｎ４である。たとえば入力信号ＩＮがＨｉｇｈレベルにあるときＴｒ８はオン状態でありｎ３は電位Ｖｄｄの電源につながる（ＩＮバーはLowレベルなのでＴｒ１０はオフ状態である）。一方、Ｔｒ１１はオン状態であるからＴｒ１２がオン状態の時にはｎ４は接地電位につながる。つまりこの状態の場合ＤＷＬには矢印の正方向に電流ｉ（ｉ＞０）が流れる。逆に入力信号ＩＮがＬｏｗレベルの時にはＤＷＬには矢印の逆方向に電流ｉが流れる。Ｔｒ１２のゲートには制御信号ＤＡＴＡＧＥＴが入力される。ＤＡＴＡＧＥＴとしてＨｉｇｈレベルが印加されている期間にのみＤＷＬに書込み電流が流れる。
【００３８】
なお、ここでは書込電流生成回路Ｃ２として上記のような構成を例示するが、入力信号ＩＮあるいはＩＮバーに応答して、書込みデータ線ＤＷＬに流れる電流の方向を制御できる回路である限り、前記構成に代えることができる。
【００３９】
図３は、本実施の形態の不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。図３では、不揮発性ラッチ回路の全体を示しているわけではない。また、図示する不揮発性ラッチ回路の一部は、単一の半導体基板（チップ）に形成されるロジック回路の一部を構成する。なお、図３（ｂ）の断面図は、図３（ａ）の平面図におけるｂ−ｂ線断面を示す。
【００４０】
半導体基板１ｓ上には素子分離領域２が形成され、素子分離領域２で囲まれた活性領域３に不揮発性ラッチ回路を構成するＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは前記したＴｒ１等である。
【００４１】
半導体基板１ｓはたとえば単結晶シリコンからなる。ＭＯＳＦＥＴがｎチャネル型の場合、半導体基板１ｓ自体がｐ型であるか、半導体基板１ｓにｐ型ウェル領域が形成される。ＭＯＳＦＥＴがｐチャネル型の場合、半導体基板１ｓ自体がｎ型であるか、半導体基板１ｓにｎ型ウェル領域が形成される。
【００４２】
素子分離領域２はたとえば酸化シリコンからなる。素子分離領域２はたとえば半導体基板１ｓの表面に溝を形成した後に酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等により形成し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて溝以外の領域の酸化シリコン膜を除去して形成される。活性領域３は、素子分離領域２で囲まれた領域である。
【００４３】
活性領域３上にはＭＯＳＦＥＴのゲート絶縁膜４が形成され、その上にさらにＭＯＳＦＥＴのゲート電極５が形成される。ゲート電極５の両側の活性領域３の表面付近には、ＭＯＳＦＥＴのソースまたはドレインとなる半導体領域６が形成される。ゲート電極５は、たとえば低抵抗化された多結晶シリコン膜で形成される。低抵抗化のためには、たとえばボロンまたはリンが高濃度にドープされる。なお、多結晶シリコン膜の低抵抗化のために表面を金属シリサイド化しても良く、また中間層を介してタングステン等の金属を表面に形成しても良い。ゲート絶縁膜４は、たとえば熱酸化法あるいは熱ＣＶＤ法等で形成されたシリコン酸化膜である。半導体領域６には、ＭＯＳＦＥＴがｎチャネル型の場合、たとえばリン等のｎ型不純物がドープされる。ＭＯＳＦＥＴがｐチャネル型の場合、ボロン等のｐ型不純物がドープされる。半導体領域６の表面は低抵抗化あるいはコンタクト抵抗の低減のために金属シリサイド化されても良い。なお、半導体領域６はゲート電極をマスクに用いて自己整合で形成される。
【００４４】
半導体領域６の上部にはプラグ７を介して第１層金属配線Ｍ１（８）が形成される。プラグ７と配線Ｍ１の形成には、ダマシンプロセスを用いることができる。つまり、シリコン酸化膜等からなる層間絶縁膜を堆積後、その表面をたとえばＣＭＰ法で平坦化し、接続孔あるいは配線溝をたとえばドライエッチング法で形成する。その後導電材料（たとえばタングステン、銅、アルミニウム等）を堆積し、接続孔、配線溝以外の領域の層間絶縁膜表面の余分な導電材料をたとえばＣＭＰ法で除去する。これらダマシンプロセスは後に説明する配線、プラグ等の形成にも適用できる。後述の説明においてダマシンプロセスの説明は省略する。
【００４５】
第１層金属配線Ｍ１の上部にはプラグ９を介して第２層金属配線Ｍ２（１０，１１）が形成される。Ｍ２には、データ書込み線ＤＷＬを含む。データ書込み線ＤＷＬは図３（ａ）の平面図に図示するようにＵ字型にパターニングされる。一般にＭＴＪのピン層の磁化方向は、外部磁界を加えた状態で、温度を上昇しさらに下降させることにより揃えられる。すなわち、反強磁性体の常磁性状態への磁気転移温度であるネール温度以上に一旦温度を上昇し、このネール温度以上の温度から外部磁界を印加しつつ温度を下降させることにより、磁化方向を揃える。図３（ａ）の場合、ピン層の磁化方向はｘ方向またはその負の方向に揃えて形成される。このような状況下で、ＤＷＬのある方向に電流を流せば、その磁界によってフリー層の磁化方向がＭＴＪ０とＭＴＪ１とでは相反する方向になる。すなわち前記した通り、ＭＴＪ０とＭＴＪ１の抵抗値の大小関係を生ずることができ、ＤＷＬの通過電流方向によってその大小関係を反転させることができる。
【００４６】
第２層金属配線Ｍ２の上部には、絶縁膜を介してローカル配線１２が形成され、ローカル配線１２上には磁気抵抗素子ＭＴＪ０，ＭＴＪ１が形成される。さらにＭＴＪ０，ＭＴＪ１の上部には、第３層金属配線Ｍ３が形成される。
【００４７】
Ｍ２とローカル配線１２との間の絶縁膜の膜厚は、たとえば５０〜１００ｍと薄くする。十分に薄い膜厚とすることにより、ＤＷＬによって生成される磁界が十分な大きさでＭＴＪ０，ＭＴＪ１のフリー層に達するようにする。また、十分薄い膜厚とすることにより、ローカル配線１２に接続するためのコンタクトホールにプラグ（スタッド）等の接続部材を形成する必要がなくなる。
【００４８】
図示するようにＭＴＪ０，ＭＴＪ１は、ＤＷＬの上部に形成される。すなわち、ＤＷＬにより生成される磁界の影響を受ける位置に形成される。ＭＴＪ０，ＭＴＪ１は、前記のとおり強磁性体のフリー層１３、絶縁層１４、強磁性体のピン層１５、反磁性層１６を含む。これら各層あるいはその上下端層に適当な中間層を設けても良い。フリー層１３およびピン層１５にはたとえばコバルト（Ｃｏ）膜を用い、反磁性層１６にはたとえばＦｅＭｎ膜を用いることができる。また、絶縁層１４には、シリコン酸化膜あるいはアルミナ（Ａｌ２Ｏ３）膜を用いることができる。これら薄膜はスパッタ法あるいはＣＶＤ法を用いて形成できる。なお、フリー層１３とローカル配線１２との間および反磁性層１６の上層にチタン等の金属層を形成しても良い。
【００４９】
また、図示するようにＭＴＪ０およびＭＴＪ１は、第２層金属配線Ｍ２と第３層金属配線との間の層間絶縁膜に形成される。このため、ＭＴＪにのみ占有されるデバイスの平面積は実質的にゼロであり、ＭＴＪを形成することによる面積的なデメリットはほとんどない。また、ＭＴＪを形成するために必要なフォトマスクは、ローカル配線１２と第２層金属配線１０とを接続するためのコンタクトホール形成のためのマスクと、ローカル配線１２をパターニングするためのマスクと、ＭＴＪの各層をパターニングするためのマスクとの高々３枚である。全ての製造プロセスに占める割合からすると、この３枚のマスクに対応するフォトリソグラフィプロセスの追加は十分小さいレベルであり、従来のロジック回路の製造プロセスと比較して本実施の形態の不揮発性ラッチ回路の製造プロセスにおける工程負荷の増加は小さいといえる。しかも、ＭＯＳＦＥＴを製造した後の工程は、ＣＶＤ、スパッタ等４００℃以下の低温プロセスであり、ＭＴＪを形成することによるＭＯＳＦＥＴの劣化の心配もない。
【００５０】
上記のようなデバイス構成により、図２に示す不揮発性ラッチ回路が実現できる。ただし、図３に示したデバイス構成はあくまでも例示であり、他の構成によって図２の回路を実現することも可能である。
【００５１】
上記に説明した不揮発性ラッチ回路の動作は以下の通りである。図４は、不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。まず、データ書込み動作を説明する。
【００５２】
時刻ｔ１で入力信号ＩＮおよびＩＮバーが入力され、時刻ｔ１〜ｔ４の間、図示するようにＩＮはＨｉｇｈレベル、ＩＮバーはＬｏｗレベルに維持されたとする。時刻ｔ１〜ｔ４の間、図２に示すＴｒ８およびＴｒ１１はオン状態、Ｔｒ９およびＴｒ１０はオフ状態になる。時刻ｔ１〜ｔ２の間はノードｎ３の電位はＶｄｄ−Ｖｔｈであるが（ここで、ＶｔｈはＴｒ８等トランジスタのしきい値電圧である）、Ｔｒ１２がオフ状態であるのでノードｎ４の電位もＶｄｄ−Ｖｔｈであり、データ書込み線ＤＷＬには電流は流れない。
【００５３】
時刻ｔ２で制御信号ＤＡＴＡＧＥＴがＨｉｇｈレベルに変わるとＴｒ１２がオン状態になる。この時点でｎ４の電位が接地電位に向かって下がり、ＤＷＬにデータ書込み電流が流れ出す。電流の方向は矢印の方向である。ＤＷＬへの電流通過によりＤＷＬ周辺に磁界を発生させ、トンネル磁気抵抗素子ＭＴＪ０，ＭＴＪ１のフリー層の磁化方向を変化あるいは維持させる。なお、ピン層の磁化方向は、前記したＩＮおよびＩＮバーの状態の場合にＭＴＪ０の抵抗値がＭＴＪ１に比較して小さくなるようなフリー層およびピン層の磁化方向関係となるよう予め決定されているとする。
【００５４】
時刻ｔ３でＤＡＴＡＧＥＴがＬｏｗレベルになるまでデータ書込み電流が維持される。電流はＭＴＪ０，ＭＴＪ１のフリー層の磁化方向が変化するに必要な最小時間以上流す必要があるので、時刻ｔ３にはそのような最小時間を確保できる時間を設定する。磁化反転に必要な時間（ｔ３−ｔ２の最小時間）は１ｎｓ以下である。たとえば、２００１年２月刊行の、松山公秀著、「磁性ランダムアクセスメモリの現状と課題」、日本応用磁気学会誌、Ｖｏｌ．２５，Ｎｏ．２，ｐｐ．５１−５８に記載されているように、磁化反転に必要な時間を１ｎｓ以下にできることが知られている。
【００５５】
このようにして入力信号状態がＭＴＪ０，ＭＴＪ１に反映され、データ書込み動作が終了する。なお、入力信号は時刻ｔ３以降も所定のデータホールドタイムを確保するため、時刻ｔ４まで維持される。なお、時間（ｔ３−ｔ１）はデータセットアップタイムであり、時間（ｔ４−ｔ３）はデータホールドタイムである。
【００５６】
本実施の形態の書込み動作では、入力信号が入力されただけではＤＷＬに電流は流れず、ＤＷＬへの電流印加は制御信号ＤＡＴＡＧＥＴのみによって制御される。よって、入力信号に要求されるタイミング仕様は所定のデータセットアップタイムおよびデータホールドタイムを確保するだけであり、ＩＮとＩＮバーのタイミングを完全に一致させる必要がない。また、ＤＡＴＡＧＥＴ信号がＨｉｇｈレベルにある時間はＭＴＪのスイッチングタイム以上であれば良く、Ｔｒ１２によってその時間を最小限に制御することができる。これによりデータ書込みにかかる消費電流を最小限に抑制することが可能になる。なお、消費電流および入力信号のタイミングを考慮しなければＴｒ１２は特に必要ではない。
【００５７】
次に、ＭＴＪからの情報の読み取り動作を説明する。時刻ｔ５で制御信号ＲＥＦＲＥＳＨＮがＨｉｇｈレベルからＬｏｗレベルに変化し、時刻ｔ７でＨｉｇｈレベルに復帰する場合を考える。
【００５８】
時刻ｔ５以前では、Ｔｒ５およびＴｒ６はオフ状態であり、Ｔｒ７はオン状態であるので、ＭＴＪへの書込みに関わらずそれ以前の状態が保持されている。なお、Ｔｒ７がオン状態であってもＴｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がＣ−ＭＯＳ構造を持つので電流は流れず、消費電流は節約されている。
【００５９】
時刻ｔ５でＲＥＦＲＥＳＨＮがＬｏｗレベルに変わると、Ｔｒ５およびＴｒ６がオン状態に、Ｔｒ７がオフ状態に変わる。Ｔｒ５およびＴｒ６がオン状態、Ｔｒ７がオフ状態であるので、ノードｎ１およびｎ２の電位がＶｄｄになり、その結果Ｔｒ２およびＴｒ４がオン状態になる。したがって、Ｔｒ２およびＭＴＪ０を通して、また、Ｔｒ４およびＭＴＪ１を通して、ＳＥＴはＶｄｄ−Ｖｔｈにプリチャージされる。同時にＴｒ７がオフ状態になるのでこのプリチャージによる定常電流は流れない。このためリフレッシュ（データ読み取り）時の消費電流を最小限に抑制できる。
【００６０】
プリチャージ以前のｎ２およびｎ１の電位（出力信号ＯＵＴおよびＯＵＴバー）が図４に示すように各々ＬｏｗレベルおよびＨｉｇｈレベルであったとすると、プリチャージによりＯＵＴ（ノードｎ２）がＨｉｇｈレベルに変化する。図４ではプリチャージに要する時間をｔ６−ｔ５としている。
【００６１】
時刻ｔ７でＲＥＦＲＥＳＨＮがＨｉｇｈレベルに変わると、Ｔｒ５およびＴｒ６がオフ状態に、Ｔｒ７がオン状態に変わる。この状態では、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４がインバータとしての動作を開始し、ノードｎ１とノードｎ２の何れか一方がＨｉｇｈレベルに、他方がＬｏｗレベルになろうと動作する。この過渡状態における初期では、ｎ１およびｎ２の何れもがＨｉｇｈレベルにあるためＴｒ２およびＴｒ４の何れもがオン状態にあり、またＴｒ７もオン状態にあるためｎ１およびｎ２の電位は回路の時定数に従って接地電位に遷移する動作に入る。ｎ１およびｎ２の何れか先に電位が低下した方がＴｒ２あるいはＴｒ４をオフ状態にして定常状態になる。Ｔｒ２が先にオフ状態に入った場合はｎ１がＨｉｇｈレベル、ｎ２がＬｏｗレベルの定常状態になる。Ｔｒ４が先にオフ状態に入った場合はｎ１がＬｏｗレベル、ｎ２がＨｉｇｈレベルの定常状態になる。つまり、Ｔｒ１およびＴｒ２、Ｔｒ３およびＴｒ４からなる回路は、ノードｎ１およびｎ２の電位差をロジックレベルに増幅するセンス回路の役割を持つ。なおこの回路において、その状態遷移の期間にのみ電流が流れ、状態が安定化している期間には電流が流れないので、電力消費は極めて小さくなる。
【００６２】
何れのノードが先に電位が低下するかは前記した通り回路の時定数で決まる。ｎ１の時定数は、主にＭＴＪ０の抵抗値と、Ｔｒ２およびＴｒ７のオン抵抗と、浮遊容量とで決定され、ｎ２の時定数は、主にＭＴＪ１の抵抗値と、Ｔｒ４およびＴｒ７のオン抵抗と、浮遊容量とで決定される。回路の浮遊容量はあまり大きくなく、回路を対称形に作れば、ｎ１側とｎ２側の浮遊容量はほぼ同じになるので、ほぼＭＴＪの抵抗値で時定数の違いが決まる。前記した状態では、ＭＴＪ０の方が抵抗値が小さいので、ｎ１の電位の方が先に低下し、Ｔｒ４が先にオフ状態になる。つまりｎ２（ＯＵＴ）がＨｉｇｈレベルにｎ１（ＯＵＴバー）がＬｏｗレベルに定常化する。図４では、この遷移時間をｔ８−ｔ７としている。
【００６３】
上記のように、ＭＴＪに記録された状態を読み出して出力信号ＯＵＴおよびＯＵＴバーとして出力する。この読み出し動作はＲＥＦＲＥＳＨＮ信号を契機に行うが、たとえば電源投入を契機に読み出しを行うことも可能である。また、前記したプリチャージ動作の際、ノードｎ１およびｎ２の電位は必ずしも一致する必要がない。つまり、プリチャージ動作の途中でも、インバータペアからなるラッチ回路がプリチャージ後にＭＴＪの抵抗値の相違を反映した状態になるようにｎ１およびｎ２の電位が上がっていれば良いので、Ｔｒ２およびＴｒ４がともに十分なオン状態になる電位を実現できる限り、たとえばＴｒ７を抵抗素子等の電流制限素子に置き換えることができる。また、Ｔｒ５とＴｒ６の駆動力を十分に大きくできる場合は、ＳＥＴノードを接地電位に直結することも可能である。
【００６４】
なお、制御信号ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態とを時間的に重ね合わせることができる。重ね合わせの条件として、ＲＥＦＲＥＳＨＮの立上りエッジまでに、ＭＴＪの状態が確定するようになっていることが必要である。
【００６５】
また、ＤＡＴＡＧＥＴのＨｉｇｈ状態とＲＥＦＲＥＳＨＮのＬｏｗ状態は時間的に任意に離すことができる。すなわち、入力データの取り込みタイミングと出力データを有効にするタイミングとを任意に設定することが可能である。これにより、本回路をマスタースレーブタイプのフリップフロップのように動作させることが可能になる。
【００６６】
図５は、電源電圧Ｖｄｄ（ｖ−Ｖｄｄ）を遮断した場合の動作をシミュレートした結果を示す図である。縦軸は電圧であり、横軸は時間である。約２１ｎｓの時点で電源電圧を遮断し、約３０ｎｓでＶｄｄは完全に０Ｖになっている。その後、約４０ｎｓで電源電圧を復帰し始め、約５０ｎｓでＶｄｄはほぼ完全に復帰する。この電源の復帰に追随して、出力ＯＵＴバーと出力ＯＵＴは電源遮断前の状態に自動的に復帰することがわかる。なお、ほぼ電源電圧が復帰した約４９ｎｓの時点でリフレッシュ動作（データ読み取り）を行い、約５１ｎｓでリフレッシュ動作を完了している。仮に電源電圧の復帰に伴ってデータ復帰が自動的に行われなくても、このリフレッシュ動作により、ラッチ状態は、電源遮断前の状態に復帰する。図６はリフレッシュ動作の部分を拡大して示した図である。縦軸は電圧であり、横軸は時間である。ただし、時間軸の絶対値は図５と対応していない。９．０ｎｓの時刻にＲＥＦＲＥＳＨＮ信号をＬｏｗレベルにし始め、約９．５ｎｓでＲＥＦＲＥＳＨＮ信号はほぼＬｏｗレベルに達する。ＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）はＲＥＦＲＥＳＨＮ信号に約０．２ｎｓ遅れて変化し、約９．７ｎｓでプリチャージが終了している。ＳＥＴの電位もほぼこの動作に追随する。時刻１１．０ｎｓでＲＥＦＲＥＳＨＮ信号をＨｉｇｈレベルにし始めると、約０．２ｎｓ遅れてＯＵＴ（ｎ２電位）およびＯＵＴバー（ｎ１電位）が低下し始め、約１１．３ｎｓの時点でＯＵＴバー（ｎ１電位）がＨｉｇｈレベルにＯＵＴ（ｎ２電位）がＬｏｗレベルに分かれて１１．７ｎｓには定常状態に達する。なお、このシミュレーションでは、ＲＥＦＲＥＳＨＮの立上り時間、立下り時間を０．５ｎｓとしているが、これらを小さくすることによりさらに回路の動作を速くすることができる。
【００６７】
上記した通り、本実施の形態の不揮発性ラッチ回路は、その動作速度としてｎｓオーダの高い動作速度を確保できる。このため、不揮発性ラッチ回路ＮＶＬ１〜ｎへの状態（データ）の記録あるいは読み出しは、ロジック回路の動作周期（クロック）ごとに行うことが可能である。動作周期毎にデータを不揮発性ラッチ回路に書き込んでも、ロジック回路の動作速度を損なうことは無い。この点は、不揮発性メモリ素子としてＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）やフラッシュＥＥＰＲＯＭを用いた場合と比較した大きな利点となる。つまりＥＥＰＲＯＭ等ではその書込み消去のための時間はロジック周期に比較して遅く、ロジック回路の動作に同期させて書込み・消去動作を行うことは不可能だからである。また、ＥＥＰＲＯＭ等では書込み・消去のために高電圧が必要であるが、本実施の形態の不揮発性ラッチ回路には高い電圧は必要でない。この点も本実施の形態の半導体装置の利点として挙げることができる。
【００６８】
なお、本実施の形態の不揮発性ラッチ回路は、ロジック回路を構成するトランジスタを形成した後に、ＭＴＪ素子を配線層に追加することによって形成することが可能である。ＭＴＪの形成は、高々３枚（プロセスの選択によっては２枚）のマスクおよびフォトリソグラフィ工程を追加するのみで可能である。つまり、半導体装置形成工程の全体と比較すれば、少ない工程の追加で本実施の形態の不揮発性ラッチ回路が形成可能である。このようなプロセス上のメリットは、ＥＥＰＲＯＭ等フローティングゲート方式の不揮発性記録素子の場合と比較するとその優位性が顕著であることがわかる。つまりＥＥＰＲＯＭはフローティングゲートを形成するためにロジック回路を構成する通常のＭＯＳＦＥＴの形成工程とは相違する複雑なプロセスが必要である。一方、本実施の形態の不揮発性ラッチ回路は通常のロジック回路用ＭＯＳＦＥＴの形成プロセスに、前記した通り比較的簡単なプロセスを追加することによって形成が可能である。ＥＥＰＲＯＭの形成工程と比較すれば本実施の形態の不揮発性ラッチ回路の形成工程は簡単なものであり、プロセス負荷およびコスト低減の観点からその優位性は明白である。
【００６９】
また、ロジック周期毎に状態（データ）を記録するので、突然の電源遮断が生じた場合にもデータは記録され、速やかな復帰が実現できる。
【００７０】
なお、不揮発性ラッチ回路へのデータの書込みは、必ずしもロジック周期毎に行う必要は無い。スタンバイモードに入る際にのみ、つまりＨｖｔ−Ｔｒ１およびＨｖｔ−Ｔｒ２がオフ状態になる直前にのみデータが記録されても良い。この場合、スタンバイモードに入る契機を検出して必要な記録動作を行う必要がある。
【００７１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。
【００７２】
たとえば、本実施の形態で例示した不揮発性ラッチ回路は、あくまでも例示である。たとえば図７に示すような不揮発性ラッチ回路を用いることも可能である。図７は本発明に適用できる不揮発性ラッチ回路の他の例を示した回路図である。図７に示す不揮発性ラッチ回路は、ＭＴＪ１およびＭＴＪ２を有し、データ書込みの際には、データライト制御信号ＤＷをＨｉｇｈレベルにすることによってＭＴＪ１およびＭＴＪ２への書込み電流を流す。書込み電流は、レジスタ２０の出力に応じてＭＴＪ１に示す矢印の方向あるいはＭＴＪ２に示す矢印の方向の何れかの方向に流れる。これによってレジスタ２０の出力状態を記録できる。データの読み出しは、データリストア制御信号ＤＲＳをＬｏｗレベルとすることにより、ＭＴＪ１およびＭＴＪ２の抵抗値大小関係をアンプ・ラッチ回路２１によって検出し、これをロジックレベルに増幅してラッチする。アンプ・ラッチ回路２１の出力はレジスタ２０にフィードバックされ、レジスタ値をその値にセットする。
【００７３】
また、前記実施の形態では、仮想電源線ｖ−Ｖｄｄ，ｖ−Ｖｓｓをともに有する場合の例を説明したが、図８に示すように、ｖ−ＶｄｄおよびＨｖｔ−Ｔｒ１がなく、Ｖｄｄから直接電源電位が供給される構成でも良い。この場合、スタンバイ状態は、Ｈｖｔ−Ｔｒ２を遮断することによって実現されることは言うまでもない。逆に、図９に示すように、ｖ−ＶｓｓおよびＨｖｔ−Ｔｒ２がなく、Ｖｓｓから直接電源電位（接地電位）が供給される構成でも良い。この場合、スタンバイ状態は、Ｈｖｔ−Ｔｒ１を遮断によって実現されることは勿論である。
【００７４】
また、データ書込み線ＤＷＬは１本である必要は無く、複数本で構成しても良い。この場合、複数本のデータ書込み線による合成磁界によってＭＴＪのフリー層を磁化することができ、書込み電流を小さくすることが可能になる。
【００７５】
また、記録が必要な全てのノードに不揮発性ラッチ回路を備える場合には、高しきい値電圧のトランジスタＨｖｔ−Ｔｒ１，２および仮想電源線ｖ−Ｖｄｄ，ｖ−Ｖｓｓを省略することが可能である。この場合スタンバイ状態では、ＶｄｄおよびＶｓｓへの電圧供給が遮断されることになる。
【００７６】
また、記録が必要でないノードのラッチ回路は前記した不揮発性ラッチ回路にする必要はない。つまり、半導体装置のロジック回路内には揮発性のラッチ回路と不揮発性のラッチ回路とを混在させることが可能である。
【００７７】
また、前記した不揮発性ラッチ回路を直列接続することによってスキャンチェインを構成すること、信号出力部にバッファを設けること、信号出力がＯＵＴもしくはＯＵＴバーの何れか一方のみでもよいこと、入力信号ＩＮあるいはＩＮバーの一方からインバータを用いて他方の入力信号を生成できること、若干の配線変更とともにｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを入れ替えたり、ｎチャネル型ＭＯＳＦＥＴの代わりにｐチャネル型ＭＯＳＦＥＴを使用すること等、その他の変更が可能なことは言うまでもない。
【００７８】
また、前記実施の形態では、データ書込み線ＤＷＬをＭＴＪとは電気的に絶縁した状態で配置した例を説明したが、ＭＴＪに接して形成されても良く、この場合、データ書込み以外の用途に配線が用いられても構わない。
【００７９】
また、ＭＴＪの記憶状態には「０」または「１」の２値の場合を例示した。磁化の状態に中間値を持たせてもよい。ただし、ＭＴＪ０とＭＴＪ１との抵抗値の大小関係は明確に保持されるものとする。
【００８０】
前記した実施の形態における各部材の材料はあくまでも例示である。所定の性能が達成できる限り他の材料を用いることも可能である。たとえば半導体材料はシリコンに限らず、化合物半導体を用いることも可能である。
【００８１】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。すなわち、ＭＴＣＭＯＳ回路を用いた高速動作および低消費電力を実現するロジック回路において、その本来の特性を損なうことなく、スタンバイ状態におけるロジック回路内のラッチ状態を保持することができる。また、正常動作時のロジック動作の高速性を損なうことなく、スタンバイ状態におけるラッチ状態の保持を実現することができる。また、正常動作状態からスタンバイ状態への速やかな移行と、スタンバイ状態から正常動作状態への速やかな復帰を実現するロジック回路を実現することができる。さらに、これらロジック回路を従来の製造工程に若干の追加工程を追加するのみで、実質的な工程負荷の増加およびコストの上昇を来たすことが少ない半導体装置の製造技術を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の概要を例示した回路図である。
【図２】不揮発性ラッチ回路の一例を示した回路図である。
【図３】本発明の一実施の形態である不揮発性ラッチ回路の一部を例示した平面図（ａ）および断面図（ｂ）である。
【図４】不揮発性ラッチ回路の動作を説明するためのタイミングの一例を示した図である。
【図５】電源電圧Ｖｄｄ（ｖ−Ｖｄｄ）を遮断した場合の動作をシミュレートした結果を示す図である。
【図６】リフレッシュ動作の部分を拡大して示した図である。
【図７】本発明に適用できる不揮発性ラッチ回路の他の例を示した回路図である。
【図８】本発明の実施の形態の半導体装置の他の例の概要を示した回路図である。
【図９】本発明の実施の形態の半導体装置のさらに他の例の概要を示した回路図である。
【図１０】ＭＴＣＭＯＳ回路の一例を示した回路図である。
【図１１】従来技術におけるラッチ状態保持手段の一例を説明する回路図である。
【図１２】従来技術におけるラッチ状態保持手段の他の例を説明する図である。
【図１３】従来技術におけるラッチ状態保持手段のさらに他の例を説明する図である。
【符号の説明】
１…組合せ論理回路、１ｓ…半導体基板、２…素子分離領域、３…活性領域、４…ゲート絶縁膜、５…ゲート電極、６…半導体領域、７，９…プラグ、１０…第２層金属配線、１２…ローカル配線、１３…フリー層、１４…絶縁層、１５…ピン層、１６…反磁性層、２０…レジスタ、２１…アンプ・ラッチ回路、Ｃ１…センス・ラッチ回路部、Ｃ２…書込電流生成回路、Ｄ１…ダイオード、ＤＡＴＡＧＥＴ…制御信号、ＤＲＳ…データリストア制御信号、ＤＷ…データライト制御信号、ＤＷＬ…データ書込み線、Ｈｖｔ−Ｔｒ１，Ｈｖｔ−Ｔｒ２…高しきい値電圧ＭＯＳＦＥＴ（トランジスタ）、ＩＮ，ＩＮバー…入力信号、ＩＮＶ１，ＩＮＶ２…インバータ回路、Ｍ１…第１層金属配線、Ｍ２…第２層金属配線、Ｍ３…第３層金属配線、ＭＴＪ０，ＭＴＪ１…トンネル磁気抵抗素子、ＮＶＬ１〜ｎ…不揮発性ラッチ回路、ＯＵＴ，ＯＵＴバー…出力、ＲＥＦＲＥＳＨＮ…制御信号、ＳＩＧ１…制御信号、Ｖｄｄ，Ｖｓｓ…電源線、ｖ−Ｖｄｄ，ｖ−Ｖｓｓ…仮想電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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