(57)【特許請求の範囲】
【請求項１】
先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする単一光クロックパルス発生方法。
【請求項２】
先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスを検出することにより１個の電気パルスを発生し、該発生した電気パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする光クロックパルス発生方法。
【請求項３】
２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記サンプル／ホールド回路から出力する信号により制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路。
【請求項４】
２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、該サンプル／ホールド回路の出力信号の立ち上がりを検出して１個の電気パルスを発生するパルス化回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記パルス化回路から出力する電気パルスにより制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路。
【請求項５】
請求項３又は４に記載の単一光クロックパルス発生回路において、
前記サンプル／ホールド回路は、入力光パルス列を光−電流変換する受光素子と、該受光素子で発生した光電流を電荷としてホールドし出力電圧を発生するキャパシタとからなる光伝導型のサンプル／ホールド回路であることを特徴とする単一光クロックパルス発生回路。
【請求項６】
請求項４又は５に記載の単一光クロックパルス発生回路において、
前記パルス化回路は、ＣＲ型の微分回路からなることを特徴とする単一光クロックパルス発生回路。
【請求項７】
請求項４又は５に記載の単一光クロックパルス発生回路において、
前記パルス化回路は、２分岐した入力電気信号の一方を論理反転するＮＯＴゲートと、該ＮＯＴゲートの出力信号と前記２分岐した入力電気信号の他方を入力する２入力型のＡＮＤゲートと、該ＡＮＤゲートへの両入力に異なった遅延を与える手段とから成ることを特徴とする単一光クロックパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光パケット通信において、入力光パルス列信号を処理するために先頭の第１光パルスに対応する単一の光クロックを抽出・発生する単一光クロックパルス発生方法および回路に関するものである。
【０００２】
【従来の技術】
超高速フォトニックネットワークにおける全光型パケットスイッチの同期方法として、各スイッチにおいて、到来したパケットの先頭のマーカパルスを抽出し、その抽出した単一のパルスを元にスイッチ制御用のローカルクロックやローカルアドレスを再構成する自己同期法が有効である（例えば、IEEE J Lightwave Techno1.,vo1.16,p.2068,1998)。自己同期法においては極めて正確なタイミング同期が可能であり、超高速スイッチに適している。しかし、これまでに提案・開発されたクロック抽出・発生器には以下のような問題があった。
【０００３】
【発明が解決しようとする課題】
すなわち、既に実用化されている従来型のクロック抽出・発生法として、入力光パケットをＯ／Ｅ（光／電）変換した後、ＰＬＬ（フェーズロックドループ）回路や狭帯域フィルタなどの電子回路を用いて、電気クロックとして抽出する方法があるが、この従来の方法は自己同期法には不適である。何故ならば、
（１）全光型パケットスイッチの１つの利点は、電子回路で処理できないような超高速シリアル信号を処理する点にあるが、電子回路により抽出・発生したクロックのタイミングを、電子回路で処理できないような超高速処理に適用できる程度に正確に調整する（ジッタをなくす）のは、技術的に難しい、
（２）ローカルクロック再構成用の低繰り返し周期の信号列を光パケットにプリアンブルする必要があるため、光パケットのビット利用効率が低下する、
（３）電子回路により発生した電気クロックを、再びＥ／Ｏ変換して光クロックとする必要がある、すなわちＯ／Ｅ／Ｏ変換型のため、回路が複雑になる、
の３点の理由による。
【０００４】
また、近年提案されているＳＯＡ(Semiconductor Optical Amplfier)非対称配置リング型干渉計を用いた全光型の光パルス抽出法（例えば、IEEE Photon.Technol.Lett.,vo1.11,p1310,1999）においては、Ｏ／Ｅ／Ｏ変換に起因するジッタがなく、正確なタイミングで先頭パルスを抽出することができるが、ＳＯＡの利得飽和（相互利得変調）を利用するため、高消光比と高感度の両立が難しく（例えば１０dB以上の消光比を得るには約１pJ以上の入力光パルス強度が必要）、かつ、パルス間隔が広くなる程利得が回復し消光比が劣化してしまう等、入力光パルス列のフォーマット（最適な入力強度の設定、最適なパルス間隔の設定、最大ゼロ連続長に対する制限、等）に対する制限が厳しいという問題があった。
【０００５】
本発明は以上のような点に鑑みてなされたもので、その目的とするところは、光パケットのビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタのない、単一光クロックパルスを発生する方法および回路を提供することである。
【０００６】
【課題を解決するための手段】
請求項１の発明は、先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする単一光クロックパルス発生方法とした。
【０００７】
請求項２の発明は、先頭の第１光パルスが必ず「１」（High）と規定された入力光パルス列を２分岐した光パルス列の一方を他方に対して遅延し、該他方の光パルス列の前記第１光パルスを検出することにより１個の電気パルスを発生し、該発生した電気パルスにより前記一方の光パルス列を変調し、前記一方の光パルス列の前記第１光パルスのみを抽出し光クロック用とすることを特徴とする光クロックパルス発生方法とした。
【０００８】
請求項３の発明は、２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記サンプル／ホールド回路から出力する信号により制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路とした。
【０００９】
請求項４の発明は、２分岐した光パルス列の一方の光パルス列の先頭の第１光パルスの入力により所定の電圧値をサンプルしホールドした信号を発生するサンプル／ホールド回路と、該サンプル／ホールド回路の出力信号の立ち上がりを検出して１個の電気パルスを発生するパルス化回路と、前記２分岐した光パルス列の他方の光パルス列を入力し前記パルス化回路から出力する電気パルスにより制御されて前記他方の光パルス列の先頭の第１光パルスのみを透過させて抽出し光クロック用とする光変調器と、を具備することを特徴とする単一光クロックパルス発生回路とした。
【００１０】
請求項５の発明は、請求項３又は４に記載の単一光クロックパルス発生回路において、前記サンプル／ホールド回路は、入力光パルス列を光−電流変換する受光素子と、該受光素子で発生した光電流を電荷としてホールドし出力電圧を発生するキャパシタとからなる光伝導型のサンプル／ホールド回路であることを特徴とする単一光クロックパルス発生回路とした。
【００１１】
請求項６の発明は、請求項４又は５に記載の単一光クロックパルス発生回路において、前記パルス化回路は、ＣＲ型の微分回路からなることを特徴とする単一光クロックパルス発生回路とした。
【００１２】
請求項７の発明は、請求項４又は５に記載の単一光クロックパルス発生回路において、前記パルス化回路は、２分岐した入力電気信号の一方を論理反転するＮＯＴゲートと、該ＮＯＴゲートの出力信号と前記２分岐した入力電気信号の他方を入力する２入力型のＡＮＤゲートと、該ＡＮＤゲートへの両入力に異なった遅延を与える手段とから成ることを特徴とする単一光クロックパルス発生回路とした。
【００１３】
【発明の実施の形態】
［第１の実施形態］
図１に第１の実施形態の単一光クロックパルス発生回路を、図２にそのタイミングチャートを示す。本実施形態においては、入力光パケットの第１光パルス（先頭パルス）を必ず「１」（High）と規定し、かつ、次に続く第２光パルスとの間にΔＴ以上の時間間隔を設けることを約束事とするが、光パケットの本体部分（ヘッダを含む）である第２光パルス以降は、ビットレートを含め任意として良い。
【００１４】
図１において、１は入力光パルス列ａの先頭の第１光パルスを入力することにより所定のバイアス電圧値をサンプルしてホールドするサンプル／ホールド回路、２はそのサンプル／ホールド回路１の出力信号ｂにより光の透過がＯＮ／ＯＦＦ制御される光変調器、３，４は入力光パルス列ａ、ｄに遅延を与えるための光遅延線である。
【００１５】
入力光パルス列は、サンプル／ホールド回路１への入力光パルス列ａと光変調器２への入力光パルス列ｄに２分岐して入力する。サンプル／ホールド回路１の出力信号ｂは、待機状態においてＶOFFにリセットされており、光パルス列の第１光パルスを受光した瞬間に、バイアス電圧値をサンプリングし、ＶONにスイッチする。その後は、第２光パルス以降の光信号列の如何に関わらず、リセットされるまで、一定のホールド出力ＶONを発生し続ける。
【００１６】
光変調器２は光透過のＯＮ（透過）、ＯＦＦ（非透過）が出力信号ｂにより制御されるが、この出力信号ｂがＶOFFの時にＯＮ状態、ＶONの時にＯＦＦ状態となるように、すなわちノーマリＯＮの変調器となるように設定しておく。
【００１７】
このとき、時間間隔ΔＴが、光変調器２がＯＮからＯＦＦに変化するのに要する時間より長く設定されていれば、光パルス列ａ，ｄの入力タイミングを調整することにより、光パルス列ｄの第１光パルスのみを透過させ、第２光パルス以降を非透過とすることができる。すなわち、入力光パルス列ｄから、第１光パルスのみを透過させた単一の出力光パルス信号ｅを抽出することができる。
【００１８】
光パルス列ａ，ｄの入力タイミングの調整は、その光パルス列ａ，ｄの入力ラインに挿入した光遅延線３，４により容易に実現できる。このとき、光遅延線３，４としてＰＬＣ（planar Lightwave Circuit）を用いれば、図２にて時間τ１で表されるこの遅延量を、長さ１０μｍの精度、すなわち0.05 psの時間精度で制御することは容易である。
【００１９】
また、光信号が光変調器２を通過するのに要する時間τ２は厳密に決定される量である。例えば、ストライプ長１００μｍの導波路型半導体光変調器を用いた場合、時間τ２は約１psの値を持つが、その時間的変動はほとんど無視できる。従って、出力光パルス信号ｅが抽出されるタイミング（光パルス列が入力してからパルス信号ｅが発生するまでの遅延時間「τ１＋τ２」）は、超高速シリアル光信号処理用のローカルクロックに適用するのに充分な正確さをもって決定される。
【００２０】
本方法は、このように、入力信号を光のまま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換型と比較して、回路構成を簡易にすることができる。また、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生しない。
【００２１】
時間間隔ΔＴは、光変調器２の帯域でほぼ決定され、例えば現存する４０Ｇb/s級の光変調器を用いた場合、ΔＴ＞２５psと設定すればよい。従って、将来の２００Ｇb/s級の超高速光パケットを対象とする場合においても、およそ５ビット分の無駄にしかならず、ビット利用効率の低下はほとんど無い。より広帯域な光変調器の使用が可能となれば、ビット利用効率は更に向上する。
【００２２】
換言すると、本方法によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。
【００２３】
また、この単一光パルス信号ｅは、光分波・遅延・合波回路や光ループ線を用いてローカルクロックやローカルアドレス用のパルス列とすることができる。
【００２４】
更に、後に詳しく説明するように、サンプル／ホールド回路１はこれを光伝導型とすることにより、0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降の信号列に全く影響されないため、ＳＯＡを用いた方法と比較して、高感度、かつ、入力パケットのフォーマットに対する制限を著しく緩和することができる。消光比に関しても、ＳＯＡを用いた方法と比較して高く（２０dB以上は容易）、かつ、入力強度が変動した場合にも安定に一定の値を得ることができる。
【００２５】
以上のように、本実施形態によれば、光パケットにおけるビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタの無い単一光クロックパルス信号を発生する回路と方法が提供できる。
【００２６】
［第２の実施の形態］
図３に第２の実施形態の単一光クロックパルス発生回路を、図４にそのタイミングチャートを示す。本実施形態においても、入力光パケットの第１光パルス（先頭パルス）を必ず「１」（high）と規定し、且つ次に続く第２光パルスとの間にΔＴ以上の時間間隔を設けることを約束事とするが、光パケットの本体部分（ヘッダを含む）である第２光パルス以降は、ビットレートを含め任意である。
【００２７】
図３において、１は入力光パルス列ａの先頭の第１光パルスを入力することにより所定のバイアス電圧値をサンプルしてホールドするサンプル／ホールド回路、３，４は入力光パルス列ａ，ｄに遅延を与えるための光遅延線である。５はサンプル／ホールド回路１の出力信号ｂを入力して１個のパルスを生成するパルス化回路、６はサンプル／ホールド回路１とパルス化回路５からなる単一パルス発生回路である。２’はその単一パルス発生回路６の出力信号ｃにより光の透過がＯＮ／ＯＦＦ制御される光変調器である。
【００２８】
入力光パルス列ａは、サンプル／ホールド回路１への入力ａと、光変調器２’への入力ｄに２分岐して入力する。光パルス列ａを受けるサンプル／ホールド回路１は、光パルス列入力のない待機状態において出力ｂが一定の電圧ＶOFFとなるようリセットされており、光パルス列ａの第１光パルスを受光した瞬間に、バイアス電圧値をサンプリングし、ＶONにスイッチする。その後は、第２光パルス以降の信号列の如何に関わらず、リセットされるまで一定のホールド出力電圧ＶONを発生し続ける。
【００２９】
出力信号ｂを受けるパルス化回路５は、出力信号ｂの立ち上がりを検出してパルスを発生するため、各光パケットにつき１個ずつ、先頭ビットを検出した電気パルスｃが得られる。
【００３０】
光変調器２’のＯＮ（光透過）、ＯＦＦ（光非透過）は、パルス化回路５から出力する電気パルスｃにより制御されるが、待機時にＯＦＦ状態となり、電気パルスｃが発生した時にＯＮ状態となるように、すなわち、ノーマリＯＦＦの変調器となるように設定しておく。
【００３１】
このとき、時間間隔ΔＴが、光変調器２’がＯＮからＯＦＦに変化するのに要する時間より長く設定されていれば、光パルス列ａとｄの入力タイミングを調整することにより、光パルス列ｄの第１光パルスのみを透過させ、第２光パルス以降を非透過とすることができる。すなわち、入力光パルス列ｄから、第１光パルスのみを透過させた単一出力光パルスｅを抽出することができる。
【００３２】
光パルス列ａ，ｄの入力タイミングの調整は、その光パルス列ａ，ｄの入力ラインに挿入した光遅延線３，４により容易に実現できる。このとき、光遅延線３，４としてＰＬＣ（planar Lightwave Circuit）を用いれば、図４にて時間τ１で表されるこの遅延量を、長さ１０μｍの精度、すなわち0.05 psの時間精度で制御することは容易である。
【００３３】
また、光信号が光変調器２’を通過するのに要する時間τ２は厳密に決定される量である。例えば、ストライプ長１００μｍの導波路型半導体光変調器を用いた場合、時間τ２は約１ psの値を持つが、その時間的変動はほとんど無視できる。従って、出力光パルス信号ｅが抽出されるタイミング（光パルス列が入力してからパルス信号ｅが発生するまでの遅延時間「τ１＋τ２」）は、超高速シリアル光信号処理用のローカルクロックに適用するのに充分な正確さをもって決定される。
【００３４】
本方法は、このように、入力信号を光のまま透過させて抽出する方法であるため、Ｏ／Ｅ／Ｏ変換型と比較して、回路構成を簡易にすることができる。また、Ｏ／Ｅ／Ｏ変換に伴うタイミングジッタは一切発生しない。
【００３５】
時間間隔ΔＴは、光変調器２’の帯域で決定され、例えば現存する４０Ｇb/s級の光変調器を用いた場合、ΔＴ＞２５ psと設定すればよい。従って、将来の２００Ｇb/s級の超高速光パケットを対象とする場合においても、およそ５ビット分の無駄にしかならず、ビット利用効率の低下はほとんど無い。より広帯域な光変調器の使用が可能となれば、ビット利用効率は更に向上する。
【００３６】
換言すると、本方法によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。
【００３７】
また、この単一光パルス信号ｅは、光分波・遅延・合波回路や光ループ線を用いてローカルクロックやローカルアドレス用のパルス列とすることができる。
【００３８】
更に、後で詳しく説明するように、サンプル／ホールド回路はこれを光伝導型とすることにより、0.1 pJ以下の高感度で動作し、かつ、第２光パルス以降の信号列に全く影響されないため、ＳＯＡを用いた方法と比較して、高感度、かつ、入力パケットのフォーマットに対する制限を著しく緩和することができる。消光比に関しても、ＳＯＡを用いた方法と比較して高く（２０dB以上は容易）、かつ、入力強度が変動した場合にも安定に一定の値を得ることができる。
【００３９】
以上のように、本実施形態によれば、光パケットにおけるビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタの無い単一光クロックパルス信号を発生する回路と方法が提供できる。
【００４０】
【実施例】
［サンプルホールド回路］
図５は、光伝導型としたサンプル／ホールド回路１の具体的回路図である。このサンプル／ホールド回路は、入力パルス列ａを光−電流変換するＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photodetector）から成る受光素子１１を用い、図５のように、電圧ＶON’とＶOFF’の電源１２，１３、ホールド用のキャパシタ１４、リセット用のスイッチ１５、出力バッファ１６により構成した。
【００４１】
ここでは、使用する光の波長を1.55μｍとし、ＩｎＧａＡｓを光吸収層とするＭＳＭ−ＰＤの受光素子１１、キャパシタ１４、ＦＥＴ（Field Effect Transistor)から成るＩｎＰ基板上のモノリシック集積回路を作製した。ＦＥＴはリセット用のスイッチ１５、ホールド電圧をチップ外に取り出すための出力バッファ回路１６を構成するのに用いた。
【００４２】
モノリシック集積においては寄生容量がほとんど発生しないため、ＭＳＭ−ＰＤの受光素子１１の容量とキャパシタ１４と出力バッファ１６の入力容量を足しあわせたトータルの容量を、容易に５０ｆＦ以下とできる。このとき、受光素子１１の光電変換効率を0.5 A/W＝0.5 C/Jとすると、第１光パルスのエネルギーが0.1 pJのとき、ＶOFF'にリセットされていたキャパシタ１４の上部ノード１７の電位は瞬時にＶON'に向けて１Ｖ分充電される。その結果、ＶOFFにリセットされていた出力ｂはＶONにセットされる。
【００４３】
ノード１７の電位は、図１の回路では、出力バッファ１６を介して光変調器２への入力信号ｂとなり、図３の回路では、出力バッファ１６を介してパルス化回路５への入力信号ｂとなるが、出力バッファ１６として１Ｖの入力でフル振幅動作する回路を用いることにより、出力信号ｂは第１光パルスの受光によりフル振幅にスイッチし、第２光パルス以降の入射によりキャパシタ１４が更に若干量充電された時にも一定のホールド電圧ｂを光変調器２或いはパルス化回路５に供給し続ける。
【００４４】
このホールド電圧ｂの一定性は、第１光パルスのエネルギーが0.1 pJ以上の範囲で変動した場合にも、同様の理由により維持される。また、ＭＳＭ−ＰＤの受光素子１１は入力偏波に無依存であるため、入力光の偏波が変動した場合にも全く同じ動作が保証される。
【００４５】
以上説明したように、出力バッファ１６をモノリシック集積した光伝導型サンプル／ホールド回路は、0.1 pJの高感度で入力光パルス列の先頭パルスを検出し、パケットの最終ビットを受光後リセットされるまで、一定のホールド電圧を発生し続ける。この時、唯一、先頭パルスのエネルギーが0.1 pJ以上であるという条件が満たされていれば、入力光パルス列の強度、偏波、ビットレート（パルス間隔）が如何なる設定であろうと、また、如何に変動しようと、出力信号ｂは同一波形となる。
【００４６】
［パルス化回路］
図６は、ＣＲ（キャパシタと抵抗）型の微分回路を用いて構成したパルス化回路５の具体的回路図である。５１はキャパシタ、５２は抵抗、５３はＶＴの電源、５４は出力バッファである。キャパシタ５１の容量Ｃと抵抗５２の抵抗値Ｒは、ＣＲの積が所望の出力パルス時間幅となるように設定する。ＣＲ回路を用いたパルス化回路においては、ホールド電圧ｂの立ち上がり時とリセット（立ち下がり）時に逆極性のパルス電圧が発生するが、立ち上がり時に発生する極性のパルスのみ検出するように、出力バッファ５４ヘの待機時の入力電圧値となる電源５３の電圧ＶＴ、および、出力バッファ５４のしきい値を設定することにより、リセット時のパルス発生がないようにする（リセット時の誤動作を防ぐ）。
【００４７】
図７は、論理回路を用いて構成した別の例のパルス化回路５の具体的回路図である。５５，５６は電気遅延線、５７はＮＯＴゲート、５８はＡＮＤゲート、５９は出力バッファである。ホールド電圧ｂを２分岐した後、一方はＮＯＴゲート５７に接続し論理反転して信号ｇとし、他方は論理反転せずに信号ｆとし、かつそれら信号ｇ，ｆに互いに異なる遅延量を与えた上で、２入力型のＡＮＤゲート５８に入力する。
【００４８】
図８に図７のパルス化回路５のタイミングチャートを示す。この図８は、ホールド電圧ｂが論理「high」となる時のものであり、この時は信号ｇが信号ｆよりも遅れてＡＮＤゲート５８に入力するように遅延量を電気遅延線５５，５６により決定する。ＡＮＤゲート５８は、信号ｆとｇが共に「high」となる時のみ「high」を出力するため、信号ｆとｇの遅延差量に等しい時間幅を持つパルス出力が得られる。このパルス出力を出力バッファ５９を経てチップ外に取り出し、図３の光変調器２’の制御用のパルス信号ｃとする。ホールド電圧ｂを論理「Low」とするときは、信号ｆが信号ｇよりも遅れるよう遅延量を決定すればよい。この論理回路を用いたパルス化回路５においては、ＣＲ回路を用いた図６に示した回路と異なり、リセット時のパルスは発生しないため、出力バッファ５９を無くすることも可能である。
【００４９】
なお、このパルス化回路５は、前記した光伝導型のサンプル／ホールド回路１と共にＭＳＭとＦＥＴのモノリシック集積技術を用いて集積化してもよいし、別チップとしてもよい。
【００５０】
［光変調器］
光変調器２，２’としては、1.55μｍ波長帯用のＩｎＧａＡｓ／ＩｎＡｌＡｓのＭＱＷ（Multiple Quantum We11)を吸収層とする電界吸収型の導波路変調器を用いた。これによれば、駆動電圧２Ｖで２０ｄＢの消光比と２０Ｇ b/sの変調帯域が得られる。ストライプの長さは１００μｍであり、光パルスが変調器２，２’を通過するのに要する時間τ２は約１psの絶対値を持つが、その時間的変動は無視できる程小さくい。
【００５１】
［光遅延線］
光遅延線３，４にＰＬＣを用いることにより、遅延時間τ１の変動も無視できる程小さく、出力光パルス信号ｅのタイミングは0.1 ps以下の正確さで制御することができる。これは、２００Ｇ b/sのシリアル光信号を処理するのに充分な正確さである。
【００５２】
［その他］
なお、以上の説明では、1.55μｍ波長帯用の材料を用いた回路構成を示したが、他の波長帯用の材料を用いた回路素子ももちろん使用可能である。また、光変調器２，２’として、半導体の電界吸収による変調器の例を挙げたが、屈折率変調を用いた半導体変調器、ＬＮ（リチウムナイオベート）変調器その他の変調器も、もちろん使用可能である。また、ホールド用キャパシタ１４の代わりに、出力バッファ１６の入力容量を使用し、そのキャパシタ１４を省略することができる。リセット用スイッチ１５は、受光素子１１と同様なＭＳＭ−ＰＤに置換し、入力光パルス列から作成したリセット用光パルスによりスイッチングさせたり、あるいは常時接続の固定抵抗に置換することができる。
【００５３】
【発明の効果】
本発明によれば、高速な光パケット信号から、パケットのビット利用効率を低減させることなく、かつ、強度やパルス間隔等のフォーマットに対する厳しい制限がなく、簡易な回路構成にて、正確なタイミングで、ジッタのない単一光クロックパルス信号を発生させることができる。
【００５４】
また、本発明によれば、高々数ビットのマーカ領域をパケットの先頭に付加することにより、任意のビットレートの光パケットに対応可能な単一光クロックパルス発生回路を、応答速度の遅い光変調素子を用いて構成することができる。唯一、先頭パルスのエネルギーが一定値以上であるという条件が満たされていれば、入力光パルス列の強度、偏波、ビットレート（パルス間隔）が如何なる設定であろうと、また、如何に変動しようと、安定した単一光クロックパルス信号を発生させることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態の単一光クロックパルス発生回路の回路図である。
【図２】  図１の回路のタイミングチャートである。
【図３】  本発明の第２の実施形態の単一光クロックパルス発生回路の回路図である。
【図４】  図３の回路のタイミングチャートである。
【図５】  サンプル／ホールド回路の回路図である。
【図６】  パルス化回路の回路図である。
【図７】  別の例のパルス化回路の回路図である。
【図８】  図７の回路のタイミングチャートである。
【符号の説明】
ａ：入力光パルス列、ｂ：サンプル／ホールド回路の出力信号、ｃ：パルス化回路の出力信号、ｄ：入力光パルス列、ｅ：出力する単一光パルス、ｆ：ＡＮＤゲートへの入力、ｇ：ＡＮＤゲートへの論理反転された入力、ΔＴ：第１光パルスと第２光パルスの間に設ける時間間隔、τ１：制御された遅延量、τ２：光変調器を通過する時間
１：サンプル／ホールド回路、２，２’：光変調器、３、４：光遅延線、５：パルス化回路、６：単一パルス発生回路
１１：ＭＳＭ−ＰＤからなる受光素子、１２、１３：電源、１４：ホールド用キャパシタ、１５：リセット用スイッチ、１６：出力バッファ、１７：キャパシタ１４の上部ノード
５１：キャパシタ、５２：抵抗、５３：電源、５４：出力バッファ
５５、５６：電気遅延線、５７：ＮＯＴゲート、５８：ＡＮＤゲート、５９：出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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