(57)【特許請求の範囲】
【請求項１】
入力される画像信号の垂直方向の低域信号を抽出する垂直低域通過回路と、前記垂直低域通過回路の後段に接続され、縮小時の画像信号の垂直方向のバランスを補正する画素補間回路と、走査線を１走査線分遅延した信号を前記垂直低域通過回路及び前記画素補間回路に供給する２個の遅延回路とを少なくとも具備した、画像の縮小処理を行う画像縮小処理装置において、
前記２個の遅延回路へ書き込む信号を切替える切替え手段を設け、
前記切替え手段は、第１の状態では第１の遅延回路への書き込み信号を前記垂直低域通過回路の低域通過演算用信号とすると共に、第２の遅延回路への書き込み信号を前記画素補間回路より与える画素補間処理用信号とし、第２の状態では前記第１の遅延回路への書き込み信号を低域通過演算用出力の下位ｎビット（ｎは自然数）とすると共に、前記第２の遅延回路への書き込み信号を低域通過演算用出力の上位ａビット（ａは自然数）とするように切替えることを特徴とする画像縮小処理装置。
【請求項２】
請求項１記載の画像縮小処理装置において、前記第２の状態では前記画素補間回路による、縮小時の画像信号の垂直方向のバランスの補正処理を行わないようにすることを特徴とする画像縮小処理装置。
【請求項３】
請求項１記載の画像縮小処理装置において、縮小倍率が１／４、１／８の場合は、前記第２の状態として処理し、それ以外は前記第１の状態として処理するように制御する手段を備えることを特徴とする画像縮小処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像信号を任意に縮小処理して高画質に表示するのに適した画像信号処理装置に関する。
【０００２】
【従来の技術】
図８に画像を縮小して表示するための縮小処理の一例として、水平方向に２／３倍する場合の画素補間例を示し説明する。
【０００３】
まず、縮小前の画像が左からＳ，Ｔ，Ｕ，Ｖ‥‥の順に送られて来る。このうち画素Ｓはそのまま補間後の画素ｓとする。次に、画素ｔは、Ｔ−Ｕ間の距離を１とした時に、Ｔから１／２，Ｕから１／２の位置であり、Ｔ，Ｕの画素データを用い次式により作成する。
【０００４】
【数１】
0003752874.tif 000002
【０００５】
次の画素ｕは画素Ｖをそのまま用いる。以下同様の補間処理を繰り返し行う。以上の補間処理により３個の画素データから２個の補間画素データが作成される。この画素データを、図８の出力データに示すように、補間前の画素データと同じ間隔で表示することにより２／３倍に圧縮されて表示される。
【０００６】
以上述べた圧縮処理を行うためには隣り合う画素同士の演算が必要である。そのためには画素データを保持するフリップフロップなどのラッチ回路を設け、現在の画素データと１画素前の画素データを用いて補間処理を行う。
また、画面垂直方向の縮小処理を行う場合には、走査線方向に１走査線期間離れた画素同士の演算が必要であり、画像の１走査線分の容量を有する遅延回路（以降ラインメモリと呼ぶ）を備えた補間回路が必要である。
【０００７】
以上のような、画像の圧縮処理については公開特許公報平８−１５４１８３号公報で述べられている。
【０００８】
【発明が解決しようとする課題】
上記従来技術では、画像の圧縮処理（走査線数を減らす処理）について述べられているが、圧縮処理のためにラインメモリをどのように使用するのか説明されていない。
【０００９】
また、最近ではデジタル放送の開始に伴い、画像の放送だけでなく文字放送やデータ放送も始まっているし、さらに多チャンネル化、放送内容の高解像度化の流れがある。
【００１０】
したがって、それらを表示する装置としても高解像化、高画質化、複数画面表示などの要求が高まっており、たとえ縮小画像であっても、できる限り高画質に表示する必要がある。
【００１１】
さらに、それを実現するにあたっては低コストで実現することが望ましいことはいうまでもない。
【００１２】
【課題を解決するための手段】
画像信号の垂直方向の低域信号を抽出する垂直低域通過回路と縮小時の画像信号の垂直方向のバランスを補正する画素補間回路と走査線を１走査線分遅延する２個の遅延回路と、前記２個の遅延回路へ書き込む信号を切り替えるための２個の選択回路を設ける。
【００１３】
それらにより構成する縮小回路において、第１の状態では第１の遅延回路の書き込み信号を低域通過回路の低域通過演算用信号とすると共に、第２の遅延回路の書き込み信号を画素補間回路より与える画素補間処理用信号とし、第２の状態では第１の遅延回路の書き込み信号を低域通過演算用出力の下位ｎビット（ｎは自然数）とすると共に、２個目の遅延回路の書き込み信号を低域通過演算用出力の上位ａビット（ａは自然数）とする。
【００１４】
そして、例えば、縮小処理しない場合および１倍から１／４倍までは１個目の遅延回路の書き込み信号を画像縮小処理装置への入力信号とし、２個目の遅延回路の書き込み信号を画素補間回路からの信号とし、縮小倍率が１／４、１／８の場合は、１個目の遅延回路の書き込み信号を低域通過フィルタ演算用出力の下位ｎビット（ｎは自然数）とし、２個目の遅延回路の書き込み信号を低域通過フィルタ演算用出力の上位ａビット（ａは自然数）とするように制御する。
【００１５】
【発明の実施の形態】
図１に本発明の画像縮小処理装置の実施の形態の一例を示す。１は低域通過回路（以下ローパスフィルタと記す）、２は画素補間回路、３および４はラインメモリ、５および６は選択回路、７は画像信号入力端子、８は縮小処理した画像信号出力端子、９は選択回路５，６の選択制御端子、１０はゲート回路である。本実施形態の一例では入力画像データはｎビット（ｎは自然数）のデジタルデータとして示してある。また、ローパスフィルタ１から選択回路６へ導き、ラインメモリ４からゲート回路１０へ導くデータ数ａビット（ａは自然数）はｎよりも小さいものとする。
【００１６】
本構成において選択回路５，６は、制御端子９から付加する選択制御においてＡ入力またはＢ入力を出力に導き、２個の選択回路は同一方向の入力をを選択する。また、ゲート回路１０は選択回路５，６が入力Ａを選択するときに、ラインメモリ４の出力画像ｎビットのうちのａビットの入力に対し、ａビットの画像信号としてゼロを出力し、選択回路５，６が入力Ｂを選択するときには、ａビットの入力値をそのまま出力へ導く。
【００１７】
本実施形態の一例の動作を述べるにあたり、図２にローパスフィルタ１の実施形態の一例を、図３に画素補間回路２の実施形態の一例を示す。
【００１８】
まず、図２において、１７は加算器、１８は選択回路、１９は利得制御回路、１１は画像信号入力端子、１２は出力端子、１３は第２の画像信号入力端子、１４は選択回路１８の画像信号出力端子、１５は選択回路１８の選択制御端子、１６は利得制御端子である。
【００１９】
出力端子１４から出力される（ａ＋ｎ）ビットの画像信号は、ｎビットを図１に示す選択回路５のＢ入力へ、ａビットを選択回路６のＢ入力へ導く。また、端子１３へはラインメモリ３の出力画像のｎビットおよびゲート回路１０の出力ａビットが導かれる。この時の（ａ＋ｎ）ビットのデータはａビットが上位側、ｎビットが下位側に配置されるものとする。また、利得制御回路１９は端子１６の制御により画像信号を１倍、１／２倍、１／４倍、‥‥１／２ｎ倍して出力する。
【００２０】
次に、図３において、２１は入力画像信号を（１−Ｋ）倍する係数回路、２２は入力画像信号を（Ｋ）倍する係数回路、２３は加算器、２４は第１の画像信号入力端子、２５は係数Ｋの入力端子、２６は補間信号出力端子、２７は遅延用信号出力端子、２８は第２の画像信号入力端子である。端子２７から出力される画像信号は、図１に示す選択回路６のＡ入力へ導き、端子２８へはラインメモリ４の出力画像信号が導かれる。したがって、画素補間回路では、端子２４および端子２８の１走査線分離れた２つの画像データを用い、補間係数Ｋにより、図８で説明したような画素補間処理を行い、垂直方向の画像のバランスを補正する。
【００２１】
次に、図４、図５を用いて、図１から図３で示した実施形態の動作例を説明する。まず図４は選択回路５，６で入力Ａ側を選択した場合の画像信号の流れを示したもので、実線で有効な画像信号の流れを示す。まず、ローパスフィルタ１および選択回路５のＡ入力に端子７から入力されるｎビットの画像信号が導かれる。選択回路５へ導かれた画像信号はラインメモリ３で１走査線分遅延されローパスフィルタ１へ導く。また、ラインメモリ４へは選択回路６を介して画素補間回路２からの画像信号が導かれ、１走査線分遅延して再び画素補間回路２へ戻される。このとき、ゲート回路１０出力のａビットデータは先述のように入力信号に関係なくゼロとする。
【００２２】
次にローパスフィルタ１および画素補間回路２の動作を含めて図５のタイミング図を用い説明する。まず、端子７から入力される信号（現信号）としてラインＡ，Ｂ，Ｃ，Ｄ，‥‥（Ａ，Ｂ，Ｃ，Ｄ，‥‥はそれぞれ１走査線分の信号を示す）と入力される。そうするとラインメモリ３からは１走査線分遅延した信号が得られ、ローパスフィルタ１の端子１３に付加されるので、加算器１７の出力には連続した２走査線信号を加算した結果が得られる。このとき、現信号はｎビット、現信号を１走査線分遅延した信号もｎビットであるので、加算結果は（ｎ＋１）ビットとなる。ここで、選択回路１８をＢ側（加算器出力）を選択し、利得制御回路で利得１／２となるように制御を行う。これによりローパスフィルタ１の出力として図５に示す結果（１／ｍ回路出力）が得られる。
【００２３】
この時のローパスフィルタ１の伝達関数Ｈ（Ｚ）は下式で現わされる。
【００２４】
【数２】
0003752874.tif 000003
【００２５】
なお、利得制御回路で１／２倍するときに最下位ビットの丸め処理を行い、ｎビットの結果を得るが、丸め方としては切り捨てであっても、四捨五入であっても問題はない。
【００２６】
この出力（図５の１／ｍ回路出力）を受ける画素補間回路２では、この画像信号とラインメモリ４で１走査線分遅延された画像信号を用いて画素補間処理を行う。
【００２７】
次に、図６、図７を用いて選択回路５，６で入力Ｂ側を選択した場合の動作例を説明する。まず、図６では実線で画像信号の流れを示している。端子７から入力された信号はローパスフィルタ１へ導かれ、ローパスフィルタ１から出力される（ｎ＋ａ）ビットのうち下位ｎビットが選択回路５を介してラインメモリ３へ導かれ、１走査線分遅延された信号がローパスフィルタ１入力の下位ｎビットとして戻される。また、ローパスフィルタ１から出力される（ｎ＋ａ）ビットのうち上位ａビットが選択回路６を介してラインメモリ４へ導かれ、１走査線分遅延された信号がゲート回路１０を介してローパスフィルタ１入力の上位ａビットとして戻される。
【００２８】
次にローパスフィルタ１および画素補間回路２の動作を含めて図７のタイミング図を用い説明する。まず、端子７から入力される信号（現信号）としてラインＡ，Ｂ，Ｃ，Ｄ，‥‥（Ａ，Ｂ，Ｃ，Ｄ，‥‥はそれぞれ１走査線分の信号を示す）と入力される。ラインＡが入力されるとき、選択回路１８はＡ側（現信号側）を選択し、端子１４を介してラインメモリ３へ導く（このときの出力端子から出力される信号（ａ＋ｎ）ビットのうち上位ａビットはゼロである。）。
【００２９】
次にラインＢが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したラインＡの信号が入力されるので、加算器１７の出力にはラインＡとラインＢを加算した結果が得られる。このとき、ラインＡ、Ｂはｎビットであるので、加算結果は（ｎ＋１）ビットとなる。このとき、選択回路１８はＢ側（加算器出力）を選択するように制御し、出力端子１４に加算結果を導く。次に、ラインＣが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したライン（Ａ＋Ｂ）の信号が入力されるので、加算器１７の出力にはライン（Ａ＋Ｂ＋Ｃ）が得られる。このとき、ライン（Ａ＋Ｂ）は（ｎ＋１）ビットであるので、加算結果は（ｎ＋２）ビットとなる。
【００３０】
このとき、選択回路１８はＢ側（加算器出力）を選択するように制御し、出力端子１４に加算結果を導く。次に、ラインＤが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したライン（Ａ＋Ｂ＋Ｃ）の信号が入力されるので、加算器１７の出力にはライン（Ａ＋Ｂ＋Ｃ＋Ｄ）が得られる。この結果（ｎ＋２ビットのデータ）に対して、利得制御回路では利得１／４となるように（下位２ビットの丸め処理を行うように）制御を行う。これによりローパスフィルタ１の出力として図５に示す結果（１／ｍ回路出力）が得られる。この時のローパスフィルタ１の伝達関数Ｈ（Ｚ）は下式で現わされる。
【００３１】
【数３】
0003752874.tif 000004
【００３２】
この出力を受ける画素補間回路２は、補間係数Ｋ＝０として制御し、端子２４から入力される信号に対し補間処理を行わずそのまま出力する。
【００３３】
次に以上の２種類の動作の使い分けについて説明する。
【００３４】
まず、例えば画像の縮小倍率が１／４倍を越えるように比較的に大きい場合、図４で示したように選択回路５，６ではＡ側を選択して縮小処理を行う。この時、縮小回路のローパスフィルタ１ではラインメモリ３を用いて画像垂直方向の低域通過処理が行え、画素補間回路２ではラインメモリ４を用いて画素の補間処理が行える。
【００３５】
したがって、ローパスフィルタ１では画像縮小時に発生する折り返し妨害（垂直方向の高い周波数成分が低い周波数成分に折り返って発生する画像妨害）を軽減可能であり、画素補間回路２では画素の位置を補正できるので高画質な縮小画像を得ることができる。
【００３６】
このとき、画像の内容によってはローパスフィルタを動作させないほうがよい場合もあり、この時にはローパスフィルタの選択回路１８でＡ側を選択し、利得制御回路１９は１倍で出力すればよい。同様に縮小処理しない場合にもそうすればよく、画素補間回路２では、係数Ｋ＝０として処理すればよい。
【００３７】
次に、例えば画像の縮小倍率が１／４、１／８の場合、図６で示したように選択回路５，６ではＢ側を選択して縮小処理を行う。これによればローパスフィルタ１の特性としては前者（図４，５で説明した動作例）よりも低い信号成分を減衰させるため、より折り返し妨害の軽減効果を大きくすることができる。図６，７で説明した動作は走査線を４回加算し、１／４倍して出力しているが、８回、１６回など２ｍ回行い、利得制御を１／２ｍとすることにより低域通過特性を得ることができ、ｍが大きいほど低い信号成分まで減衰させることができる。この構成では前述のように画素補間処理２は動作しないが、縮小倍率が小さい場合には補間処理の効果は小さく、折り返し妨害の軽減効果の方がはるかに大きい。
【００３８】
以上、本発明の実施形態の使い分けの一例を述べたが、制御方法は縮小倍率だけでなく、画像の種類や、表示装置の性能により縮小時の見え方がことなるため、それぞれの場合で使い分ければよいことはいうまでもない。
【００３９】
以上のように本実施形態では２個のラインメモリを縮小時の信号処理内容により使い分けることができ、高画質の縮小画像を得ることができる。
【００４０】
次に、図９に本発明の他の実施形態の一例を示す。３０は縮小制御回路、３１は縮小倍率の設定端子であり、図１と同一符号のものは同一機能を有するものとする。
【００４１】
縮小制御回路３０は端子３１から設定される縮小倍率の応じて画像縮小の制御を行い、例えば前述のように選択回路５，６の制御を行うとともに、ローパスフィルタ１および画素補間回路２の制御を行う。
【００４２】
図１０はここまで説明した本発明の実施形態を用いた画像表示装置の実施形態の一例である。３２は画像入力端子、３３は垂直縮小回路、３４は水平縮小回路、３５はディスプレイへ表示するためのアナログ処理を行う表示処理回路、３６はディスプレイである。垂直縮小回路３３として、図１などで説明した本発明の実施形態の一例を用いれば少ない素子数で高画質な縮小回路が実現できる。
【００４３】
【発明の効果】
本発明によれば、画像の縮小倍率や画像の内容、表示装置の性能に応じてラインメモリの用途を切り替え、妨害除去、縮小画像のバランスの保持が可能であり、少ない素子数で高画質な縮小画像を得ることが可能である。
【図面の簡単な説明】
【図１】本発明における画像縮小処理装置の実施形態の一例を示すブロック図である。
【図２】本発明における低域通過フィルタの実施形態の一例を示すブロック図である。
【図３】本発明における画素補間回路の実施形態の一例を示すブロック図である。
【図４】本発明における画像縮小処理装置の画像信号の流れの一例を示すブロック図である。
【図５】本発明における画像縮小処理装置の動作例を示すタイミング図である。
【図６】本発明における画像縮小処理装置の画像信号の流れの一例を示すブロック図である。
【図７】本発明における画像縮小処理装置の動作例を示すタイミング図である。
【図８】縮小時の画素補間処理の一例を示す図である。
【図９】本発明における画像縮小処理装置の実施形態の一例を示すブロック図である。
【図１０】本発明における画像縮小処理装置の実施形態の一例を用いた画像表示装置の一例を示すブロック図である。
【符号の説明】
１…ローパスフィルタ、２…画素補正回路、３、４…ラインメモリ、５、６…選択回路、７…画像信号入力端子、８…画像信号出力端子、９…選択切り替え制御端子、１０…ゲート回路、１１…画像信号入力端子、１２…画像信号出力端子、１３…画像信号入力端子、１４…画像信号出力端子、１５…選択切り替え制御端子、１６…利得制御端子、１７…加算器、１８…選択回路、１９…利得制御回路、２１，２２…係数回路、２３…加算器。
【図１】
0003752874.tif 000005
【図２】
0003752874.tif 000006
【図３】
0003752874.tif 000007
【図４】
0003752874.tif 000008
【図５】
0003752874.tif 000009
【図６】
0003752874.tif 000010
【図７】
0003752874.tif 000011
【図８】
0003752874.tif 000012
【図９】
0003752874.tif 000013
【図１０】
0003752874.tif 000014