(57)【特許請求の範囲】
【請求項１】
外部電源電圧レベルの入力信号を内部電源電圧レベルへ変換するレベルシフト回路であって、
昇圧用クロック信号が印加される容量素子と、
上記入力信号の入力端子と出力端子との間に接続された第１導電型の第１の電界効果トランジスタと、
上記容量素子と上記出力端子間に接続され、ゲートが上記容量素子に接続された第１導電型の第２の電界効果トランジスタと、
上記内部電源電圧源と上記第２の電界効果トランジスタのゲートとの間に接続され、ゲートが上記出力端子に接続された第３の電界効果トランジスタとを有し、
上記第１、第２および第３の電界効果トランジスタは第１導電型であり、
上記第２および第３の電界効果トランジスタのうち、少なくとも第２の電界効果トランジスタが、第１導電型の第１のウェル中に形成された第２導電型の第２のウェルに対して形成され、かつ、
上記第２のウェルの電位を出力電圧に追従させて上昇させるウェル電位調整回路を
有するレベルシフト回路。
【請求項２】
上記第１の電界効果トランジスタは、デプレッション型トランジスタである
請求項１記載のレベルシフト回路。
【請求項３】
上記第３の電界効果トランジスタは、デプレッション型トランジスタである
請求項１記載のレベルシフト回路。
【請求項４】
上記第３の電界効果トランジスタは、デプレッション型トランジスタである
請求項２記載のレベルシフト回路。
【請求項５】
上記ウェル電位調整回路は、上記内部電源電圧源と上記第２のウェルとの間に接続され、ゲートが上記出力端子に接続された第１導電型の第４の電界効果トランジスタを
有する請求項１記載のレベルシフト回路。
【請求項６】
上記ウェル電位調整回路は、上記内部電源電圧源と上記第２のウェルとの間に接続され、ゲートが上記出力端子に接続された第１導電型の第４の電界効果トランジスタを
有する請求項２記載のレベルシフト回路。
【請求項７】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項５記載のレベルシフト回路。
【請求項８】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項６記載のレベルシフト回路。
【請求項９】
上記ウェル電位調整回路は、上記出力端子と上記第２のウェルとの間に接続され、ゲートが上記容量素子と上記第２の電界効果トランジスタとの接続点に接続された第１導電型の第４の電界効果トランジスタを
有する請求項２記載のレベルシフト回路。
【請求項１０】
上記第３の電界効果トランジスタと上記内部電源電圧源との間に接続され、ゲートが上記出力端子に接続されたデプレッション型の第１導電型の第５の電界効果トランジスタを
を有する請求項７記載のレベルシフト回路。
【請求項１１】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項９記載のレベルシフト回路。
【請求項１２】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項１０記載のレベルシフト回路。
【請求項１３】
上記ウェル電位調整回路は、上記容量素子と上記第２の電界効果トランジスタとの接続点と上記第２のウェルとの間に接続され、ゲートが上記出力端子に接続された第１導電型の第４の電界効果トランジスタを
有する請求項２記載のレベルシフト回路。
【請求項１４】
上記第３の電界効果トランジスタと上記内部電源電圧源との間に接続され、ゲートが上記出力端子に接続されたデプレッション型の第１導電型の第５の電界効果トランジスタを
を有する請求項９記載のレベルシフト回路。
【請求項１５】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項１３記載のレベルシフト回路。
【請求項１６】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項１４記載のレベルシフト回路。
【請求項１７】
上記ウェル電位調整回路は、上記出力端子と上記第２のウェルとの間に接続され、ゲートが当該出力端子に接続された第１導電型の第４の電界効果トランジスタを
有する請求項１記載のレベルシフト回路。
【請求項１８】
上記ウェル電位調整回路は、上記出力端子と上記第２のウェルとの間に接続され、ゲートが当該出力端子に接続された第１導電型の第４の電界効果トランジスタを
有する請求項２記載のレベルシフト回路。
【請求項１９】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項１７記載のレベルシフト回路。
【請求項２０】
上記第４の電界効果トランジスタは、第２導電型の第１のウェル中に形成された第１導電型の第２のウェルに対して形成されている
請求項１８記載のレベルシフト回路。
【請求項２１】
上記ウェル電位調整回路は、上記容量素子と上記第２の電界効果トランジスタとの接続点と上記第２のウェルとの間に接続された抵抗素子を
有する請求項１記載のレベルシフト回路。
【請求項２２】
上記ウェル電位調整回路は、上記容量素子と上記第２の電界効果トランジスタとの接続点と上記第２のウェルとの間に接続された抵抗素子を
有する請求項２記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧レベルを他の電圧レベルに変換するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
半導体記憶装置、たとえば単一電源のフラッシュメモリなどでは、５Ｖなどの外部電源電圧Ｖddレベルから、内部昇圧回路により発生させたたとえば１２Ｖ〜２０Ｖの高電圧ＶPPレベルへ信号の電圧レベルを変換するレベルシフト回路を用い、書き込み・消去動作時に昇圧電圧ＶPPを生成して、書き込み・消去の制御系に供給するように構成される。
【０００３】
単一電源のフラッシュメモリにおけるレベルシフト回路としては、２種類の回路が知られている。
１つは高耐圧のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタとｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを使用したＣＭＯＳ型回路である。
他の１つは、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのいずれかのＭＯＳトランジスタのみを使うチャージポンプ型回路である。
【０００４】
図１１はＣＭＯＳ型レベルシフト回路の構成例を示す回路図で、図１２は図１１の回路の入出力特性を示す波形図である。
図１１に示すように、ＣＭＯＳ型レベルシフト回路１は、高電源電圧Ｖppと接地ＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２、並びにインバータＩＮＶ１により構成されている。
【０００５】
このＣＭＯＳ型レベルシフト回路１では、電源電圧Ｖddレベル、たとえば５Ｖで供給された入力電圧Ｖinは、ＮＭＯＳトランジスタＮＴ１のゲートに供給されるとともに、インバータＩＮＶ１でレベル反転作用を受けて、接地レベルでＮＭＯＳトランジスタＮＴ２のゲートに供給される。
これに伴い、ＮＭＯＳトランジスタＮＴ１がオン状態となり、ＮＭＯＳトランジスタＮＴ２がオフ状態となる。これにより、ノードＮＤ１は接地レベルに引き込まれる。ノードＮＤ１の接地レベルはＰＭＯＳトランジスタＰＴ２のゲートに供給され、ＰＭＯＳトランジスタＰＴ２はオン状態となる。その結果、出力ノードＮＤ２は高電圧Ｖppに引き上げられる。すなわち、Ｖddレベルの入力電圧Ｖinが２０Ｖの高電圧に変換され、Ｖout として出力される。
【０００６】
これに対して、入力電圧Ｖinが０Ｖで入力されると、ＮＭＯＳトランジスタＮＴ１がオフ状態となり、ＮＭＯＳトランジスタＮＴ２がオン状態となる。これにより、出力ノードＮＤ２は接地レベルに引き込まれる。すなわち、０Ｖの入力電圧Ｖinが接地レベルのままで、Ｖout として出力される。
【０００７】
図１３はチャージポンプ型レベルシフト回路１０の構成例を示す回路図で、図１４は図１３の回路の入出力特性を示す波形図である。
このレベルシフト回路１０は、図１３に示すように、デプレッション型ＮＭＯＳトランジスタＮＴｄ１１、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２、および昇圧用素子としてのキャパシタＣ１１により構成されている。
【０００８】
デプレッション型ＮＭＯＳトランジスタＮＴｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続されている。
ＮＭＯＳトランジスタＮＴ１１のゲートは出力端子Ｔout に接続され、ドレインは高電源電圧Ｖppの供給ラインに接続され、ドレインはＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１２のドレインは自己のゲートおよびキャパシタＣ１１の一方の電極に接続され、ソースは出力端子Ｔout に接続されている。
そして、キャパシタＣ１１の他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に接続されている。
【０００９】
このチャージポンプ型レベルシフト回路１０では、信号Ｓｉｇ１が電源電圧Ｖddレベルに保持された状態で、入力電圧Ｖinが電源電圧Ｖddレベルに設定されると、出力電圧Ｖout は略電源電圧Ｖddレベルに遷移する。
この状態で、信号Ｓｉｇ１が０Ｖに立ち下げられて、クロック信号ＣＬＫが電源電圧Ｖddレベルのハイレベルに設定されると、ＮＭＯＳトランジスタＮＴ１１のソース側（ＮＭＯＳトランジスタＮＴ１２のゲート側）のノードＮｐの電圧ＶＮｐは、ＶＮｐ＝Ｖout −Ｖｔｈ(NT11)＋Ｖddとなる。なお、Ｖｔｈ(NT11)はＮＭＯＳトランジスタＮＴ１１のしきい値電圧である。
その結果、ノードＮｐ→ＮＭＯＳトランジスタＮＴ１２→出力端子Ｔout とチャージが流れて出力電圧Ｖout が少し上昇する。
【００１０】
平衡状態では、ノードＮｐの電圧はＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12)まで上がる。
ここで、クロック信号ＣＬＫのレベルＶCLK が接地レベルの０Ｖに切り換えられると、ノードＮｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12)−Ｖddとなる。すなわち、ＮＭＯＳトランジスタＮＴ１１のソース側ノードＮｐの電圧が出力電圧Ｖout より低くなる。
その結果、高電圧Ｖppの供給源→ＮＭＯＳトランジスタＮＴ１１→ノードＮｐとチャージが流れて、平衡状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11)となる。
以後、上述した動作の繰り返しで、クロック信号ＣＬＫのハイレベルからローレベルの切り換わりのたびに、出力電圧Ｖout は少しずつ上昇する。
【００１１】
【発明が解決しようとする課題】
ところで、図１１に示すＣＭＯＳ型レベルシフト回路は、いわゆるバックバイアス(Back-Bias) 効果の問題がないので低電圧での動作に優れ、その回路のトランジスタの最大電圧は高電圧Ｖppに等しいという利点がある。また、高速動作、低消費電流にも優れている。
しかし、プロセス工程数とマスク枚数が多くなりコスト的には不利である。
【００１２】
一方、図１３に示すようなチャージポンプ型レベルシフト回路の最大の利点は、高耐圧のＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタを使わないことからプロセス工程数とマスク枚数が少なくて済み低コストであることにある。
この特長から低コスト化を実現できるＮＡＮＤ型フラッシュメモリに採用されている。
【００１３】
しかしながら、この回路はトランジスタのバックバイアス効果からくるしきい値電圧Ｖｔｈ上昇のために低電圧動作に不利で、また、回路のトランジスタにかかる最大電圧はＶpp＋Ｖddにもなるのでトランジスタのプロセス設計が難しくなる。
【００１４】
現在、特に携帯機器を中心に電源電圧の低電圧化が進み、図１３の回路でＮＭＯＳトランジスタの低しきい値電圧（Ｖｔｈ）化では対応できないようになってきている。Ｖdd≧３Ｖではトランジスタの低Ｖｔｈ化で対応できるが、Ｖdd＜２Ｖでは現実的に対応できない。
以下に、この課題について、さらに詳細に考察する。
【００１５】
まず、図１３の回路の回路に要請される制限条件は、次の▲１▼，▲２▼で示す２項目である。
【００１６】
▲１▼：出力電圧Ｖout を高電圧Ｖppまで上げるには、Ｖｔｈ(NT11)（ＶBB＝Ｖpp）＋Ｖｔｈ(NT12)（ＶBB＝Ｖpp）≦Ｖddでなければならない。
したがって、低電圧化のためにはＶｔｈ（ＶBB＝Ｖpp）を小さくしなければならない。
【００１７】
▲２▼：クロック信号ＣＫＬでキャパシタＣ１１を叩く前に、信号Ｓｉｇ１のＶddレベルを出力端子Ｔout 側に伝えて、少なくともＶout ≧Ｖｔｈ(NT11)（ＶBB＝０Ｖ）としなければならない。
この条件を満足しない場合には、ＮＭＯＳトランジスタＮＴ１１カットオフしたままとなってレベル変換動作に至らない。
したがって、低電圧化のためにはＮＭＯＳトランジスタＮＴｄ１１のしきい値電圧Ｖｔｈを小さくしなければならない。
図１３の回路では、この点を考慮してデプレッショントランジスタとしているが、このときは逆に、｜Ｖｔｈ(NTd11) （ＶBB＝Ｖdd）｜≦Ｖdd（ｍｉｎ）でなければならない。
この条件を満足しない場合には、ゲートを０Ｖにしても信号Ｓｉｇ１の供給側にリーク電流が発生してしまう。
【００１８】
このようにチャージポンプ型レベルシフト回路を構成するトランジスタには大きな制約条件が付く。
上記▲２▼はデプレッショントランジスタの採用により低電圧化にはそれほど問題はないが、▲１▼は大きな問題になる。
【００１９】
上記▲１▼の場合でＶdd＝１．８Ｖの場合を考察する。
ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２が同じエンハンスメント型トランジスタとすると、Ｖｔｈ（ＶBB＝Ｖpp）≦０．９Ｖでなければならないが、Ｖpp＝２０Ｖとした場合、この条件はＶｔｈ（ＶBB＝０Ｖ）＝−０．１〜−０．５Ｖ程度の値を要求することになる。
ところが、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のしきい値電圧ＶｔｈがマイナスになるとＶＳｉｇ１＝０Ｖのときに、高電圧Ｖppの供給源→ＮＭＯＳトランジスタＮＴ１１→ＮＭＯＳトランジスタＮＴ１２→ＮＭＯＳトランジスタＮＴｄ１１→入力Ｉｎとリーク電流が流れてしまう問題が発生する。
このため、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２の両方のしきい値電圧をＶｔｈ＜０Ｖとすることはできない。
【００２０】
そこで通常は、ＮＭＯＳトランジスタＮＴ１２には、他の周辺回路でも使用するＶｔｈ（ＶBB＝０Ｖ）＝０．５〜０．８Ｖのエンハンスメント型トランジスタを使って、ＮＭＯＳトランジスタＮＴ１１に特別なトランジスタを使いたいわけであるが、この通常エンハンスメント型トランジスタのしきい値電圧Ｖｔｈだけで、Ｖｔｈ（ＶBB＝Ｖpp）＝１．５〜１．８Ｖになりばらつきを考えると採用することは難しい。
また、ＮＭＯＳトランジスタＮＴ１１には、特別なＶｔｈ（ＶBB＝Ｖpp）≦０Ｖを持つデプレッショントランジスタが必要となる可能性が大きい。
ＮＭＯＳトランジスタＮＴｄ１１のＶｔｈは（ＶBB＝０Ｖ）＝約Ｖdd／２＝−１ＶでこのときＶｔｈ（ＶＢＢ＝２０Ｖ）＝０Ｖぐらいになるが、うまい具合にいつも共有できるとは限らない。
【００２１】
ところで、ＮＭＯＳトランジスタＮＴ１２のしきい値電圧Ｖｔｈ（ＶBB＝Ｖpp）がマイナスでデプレッションであると、キャパシタＣ１１でＶpp＋Ｖｔｈ以上にノードＮｐをたたき上げた（昇圧した）ときに、ノードＮｐ→ＮＭＯＳトランジスタＮＴ１１→高電圧Ｖppの供給源とリークしてしまう。
このため、出力電圧Ｖout がＶppに近づいたところでの出力電圧Ｖout の上昇スピードが鈍くなる。したがって、Ｖout ＝Ｖppになるまでの時間が余計にかかることになる。
【００２２】
なお、ＮＭＯＳトランジスタＮＴ１１に通常のエンハンスメント型トランジスタを使い、ＮＭＯＳトランジスタＮＴ１２にデプレッショントランジスタを使うことも考えられるが、この場合は出力端子Ｔout →ＮＭＯＳトランジスタＮＴ１２→ノードＮｐと昇圧したチャージが逆流するために、出力電圧Ｖout の上昇スピードが全体的に遅くなる。
【００２３】
以上、Ｖdd＝１．８Ｖで考察したが、これが通常の手段で何とかなる限界で、これ以下ではしきい値電圧Ｖｔｈを４種類（他の周辺回路用とレベルシフト回路用のエンハンスメントとデプレッション）作らなければならなくなる。また、しきい値電圧Ｖｔｈのバラツキ制御も困難である。
【００２４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電流の増加なしに低電圧動作が可能なレベルシフト回路を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、外部電源電圧レベルの入力信号を内部電源電圧レベルへ変換するレベルシフト回路であって、昇圧用クロック信号が印加される容量素子と、上記入力信号の入力端子と出力端子との間に接続された第１導電型の第１の電界効果トランジスタと、上記容量素子と上記出力端子間に接続され、ゲートが上記容量素子に接続された第１導電型の第２の電界効果トランジスタと、上記内部電源電圧源と上記第２の電界効果トランジスタのゲートとの間に接続され、ゲートが上記出力端子に接続された第３の電界効果トランジスタとを有し、上記第１、第２および第３の電界効果トランジスタは第１導電型であり、上記第２および第３の電界効果トランジスタのうち、少なくとも第２の電界効果トランジスタが、第１導電型の第１のウェル中に形成された第２導電型の第２のウェルに対して形成され、かつ、上記第２のウェルの電位を出力電圧に追従させて上昇させるウェル電位調整回路を有する。
【００２６】
また、本発明では、上記第１の電界効果トランジスタは、デプレッション型トランジスタである。
【００２７】
また、本発明では、上記第３の電界効果トランジスタは、デプレッション型トランジスタである。
【００２８】
本発明によれば、いわゆるチャージポンプを構成するトランジスタにウェル・イン・ウェルに作製した第２の電界効果トランジスタを使用してレベル変換した出力電圧に、ウェル電位調整回路により、この第２の電界効果トランジスタの基板に相当する第１導電型の第２のウェルの電圧が追従するように調整される。
その結果、バックバイアス効果が減殺される。
【００２９】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るレベルシフト回路の第１の実施形態を示す回路図であって、従来例を示す図１３と同一構成部分は同一符号をもって表す。
すなわち、図１のレベルシフト回路１０ａは、第１の電界効果トランジスタとしてのデプレッション型ＮＭＯＳトランジスタＮＴｄ１１、第３の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴ１１ａ、第２の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴ１２ａ、昇圧用素子としてのキャパシタＣ１１、ウェル電位調整回路を構成する第４の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴ１３により構成されている。
【００３０】
本回路に用いられているＮＭＯＳトランジスタＮＴ１１ａ〜ＮＴ１３は、いわゆるウェル・イン・ウェル(Well In Well ；トリプルウェル）構造の同一ｐウェル内に形成されている。
ここで、ウェル・イン・ウェル構造の基本的構成に図２を参照しつつ説明する。
【００３１】
図２は、本実施形態で採用したウェル・イン・ウェル構造の基本構成を模式的に示すもので、同図（ａ）は簡略断面図、同図（ｂ）はウェル・イン・ウェル構造をとるｎＭＯＳトランジスタを回路記号を用いて表した図である。
図２（ａ）において、２１はｐ形半導体基板、２２はｎウェル、２３はｐウェル、２４〜２６はｎ+ 拡散層、２７はｐ+ 拡散層、２８はゲート電極をそれぞれ示している。
【００３２】
本構成は、接地された単結晶シリコン基板などで構成される半導体基板２１の表面に、基板側拡散層であるｎウェル２２が形成され、ｎウェル２２の表面にはｎ+ 拡散層２４が形成されている。
さらに、本構成では、ｎウェル２２内にｐウェル２３が形成されている。ｐウェル２３内の表面には素子側拡散層であるｎ+ 拡散層２５，２６および取り出し電極用のｐ+ 拡散層２７が形成されている。
そして、ｎ+ 拡散層２５，２６およびゲート電極２８によりＮＭＯＳトランジスタが構成され、たとえばｎ+ 拡散層２５がソースとして機能し、ｎ+ 拡散層２６がドレインとして機能する。
【００３３】
図２（ｂ）は、上述したように、このようなウェル・イン・ウェル構造をとるｎＭＯＳトランジスタを回路記号を用いて表したものであり、図１においても図２（ｂ）と同様の記号を用いて表している。
【００３４】
なお、本回路では、端子ＷｎはＷｐと接続するか、フローティング状態に保持される。
【００３５】
以下に、上述したようなウェル・イン・ウェル構造をとるＮＭＯＳトランジスタを用いた図１の回路の接続関係について説明する。
【００３６】
デプレッション型ＮＭＯＳトランジスタＮＴｄ１１が入力端子Ｔinと出力端子Ｔout との間に接続され、そのゲートは信号Ｓｉｇ１の入力端子ＴS1に接続されている。
ＮＭＯＳトランジスタＮＴ１１ａのゲートは出力端子Ｔout に接続され、ドレインは高電源電圧Ｖppの供給ラインに接続され、ドレインはＮＭＯＳトランジスタＮＴ１２ａのゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１２ａのドレインは自己のゲートおよびキャパシタＣ１１の一方の電極に接続され、ソースは出力端子Ｔout に接続されている。
キャパシタＣ１１の他方の電極がクロック信号ＣＬＫの入力端子ＴCLK に接続されている。
【００３７】
そして、ＮＭＯＳトランジスタＮＴ１３のソースが高電圧Ｖppの供給ラインに接続され、ドレインが自己およびＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａの端子Ｗｐに共通に接続され、ゲートが出力端子Ｔout に接続されている。
【００３８】
すなわち、本回路では、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３をウェル・イン・ウェル構造として、これらのウェル（ｐウェル２３）の電位が出力電圧Ｖout の上昇に追従して上がるように構成されている。
【００３９】
次に、上記構成による動作を、図３を参照しつつ説明する。
まず、入力電圧Ｖｉｎが０Ｖのときは、ＮＭＯＳトランジスタＮＴ１３と各ウェルとの接続ノードＮｂは、フローティング状態で、平衡状態では接合リーク（Ｊｕｎｃｔｉｏｎ  Ｌｅａｋ）のために０Ｖ（Ｖｓｕｂ＝Ｖwn＝Ｖwp）となる。
【００４０】
そして、入力電圧が電源電圧Ｖddレベルに設定されて、ある一定時間経過してから信号Ｓｉｇ１を０Ｖとした直後のノードＮｂの電圧、ＶＮｂ＝Ｖdd−Ｖｔｈ(NT13)となる。なお、Ｖｔｈ(NT13)はＮＭＯＳトランジスタＮＴ１３のしきい値電圧である。
【００４１】
ここで、クロック信号ＣＬＫが電源電圧Ｖddレベルのハイレベルに設定されると、ＮＭＯＳトランジスタＮＴ１１ａのソース側（ＮＭＯＳトランジスタＮＴ１２ａのゲート側）のノードＮｐの電圧ＶＮｐは、ＶＮｐ＝Ｖout −Ｖｔｈ(NT11a) ＋Ｖddとなる。なお、Ｖｔｈ(NT11a) はＮＭＯＳトランジスタＮＴ１１ａのしきい値電圧である。
その結果、ノードＮｐ→ＮＭＯＳトランジスタＮＴ１２ａ→出力端子Ｔout とチャージが流れて出力電圧Ｖout が少し上昇する。
【００４２】
平衡状態では、ノードＮｐの電圧はＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) まで上がる。なお、Ｖｔｈ(NT12a) はＮＭＯＳトランジスタＮＴ１２ａのしきい値電圧である。
ここで、クロック信号ＣＬＫのレベルＶCLK が接地レベルの０Ｖに切り換えられると、ノードＮｐの電圧は、ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddとなる。すなわち、ＮＭＯＳトランジスタＮＴ１１ａのソース側ノードＮｐの電圧が出力電圧Ｖout より低くなる。
その結果、高電圧Ｖppの供給源→ＮＭＯＳトランジスタＮＴ１１ａ→ノードＮｐとチャージが流れて、平衡状態ではＶＮｐ＝Ｖout −Ｖｔｈ(NT11a) となる。
【００４３】
ところで、クロック信号ＣＬＫがローレベルに切り換えられた瞬間は、ＶＮｂ＝Ｖout −Ｖｔｈ(NT13)＞ＶＮｐ＝Ｖout ＋Ｖｔｈ(NT12a) −Ｖddとなり、ｐウェルからＮＭＯＳトランジスタＮＴ１１ａのソースとＮＭＯＳトランジスタＮＴ１２ａのドレインに電流が流れる状態が発生するが、ウェルコンタクトをしっかり取っておけばラッチアップの問題はない。
【００４４】
以後、上述した動作の繰り返しで、クロック信号ＣＬＫのハイレベルからローレベルの切り換わりのたびに、出力電圧Ｖout は少しずつ上昇する。
【００４５】
そして、出力電圧Ｖout が上昇すればｐウェルもＶＮｂ＝Ｖout −Ｖｔｈ(NT13)にしたがって上昇するが、ＮＭＯＳトランジスタＮＴ１３の基板Ｓｕｂに相当するのがウェルで、かつ、Ｖsource（ソース電圧）＝Ｖｐ−ウェルであるから、常にバックバイアスはほぼＶｔｈ（ＶBB＝０Ｖ）分しかない状態にある。
すなわち、本回路ではバックバイアス効果はほとんどキャンセルできる。
【００４６】
なお、ｎ−ウェル２２はフローティング状態にすればＶＮｂ−０．６Ｖぐらいの電圧で上昇していき、入力電圧Ｖinをローレベルとしても電圧が残るがそのうちにリークにより低下していくことになる。
【００４７】
以上説明したように、本第１の実施形態によれば、チャージポンプ型のレベルシフト回路において、ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３をウェル・イン・ウェル構造として、これらのウェル（ｐウェル２３）の電位が出力電圧Ｖout の上昇に追従して上がるように構成したので、バック−バイアス効果を減殺でき、２Ｖ以下の低電圧電源化にも容易に対応ができる。
その結果、たとえば低電圧フラッシュメモリなど昇圧回路により供給される内部電源を使うＩＣにおいて、外部低電圧電源レベルからその高圧内部電源レベルへ変換するレベルシフト回路をほとんどコストアップなし、消費電流の増加なしに２Ｖ以下の電源まで実現できるようになる等の利点がある。
【００４８】
第２実施形態
図４は、本発明に係るレベルシフト回路の第２の実施形態を示す回路図である。
本第２の実施形態が上述した第１の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ１１のドレインとＮＭＯＳトランジスタＮＴ１３のソースとの接続ノードＮ３を直接、高電圧Ｖppの供給ラインに接続する代わりに、ゲートが出力端子Ｔout に接続されたデプレッション型の第５の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴｄ１２により作動的に接続したことにある。
【００４９】
本回路は、ウェル・イン・ウェル構造のトランジスタのソース／ドレインとｐウェルの耐電圧が高電圧Ｖppよりも小さいときのためのものである。
【００５０】
この構成においては、ＮＭＯＳトランジスタＮＴ１１のドレイン電圧、すなわちノードＮ３の電圧はＶＮ３＝Ｖout ＋｜Ｖｔｈ(NTd12a)｜に抑えられる。
したがって、ＮＡＮＤ型フラッシュメモリのセルアレイは、図２と同じようにウェル・イン・ウェルに作られるが、トランジスタのソース／ドレイン対ｐウェル間およびｐウェル対ｎウェル間の耐圧はあまり高くなくて良いので、同じウェルを使うことができるようになる。
【００５１】
第３実施形態
図５は、本発明に係るレベルシフト回路の第３の実施形態を示す回路図である。
本第３の実施形態が上述した第１の実施形態と異なる点は、ウェル電位調整回路を構成する第４の電界効果トランジスタとしてＮＭＯＳトランジスタＮＴ１３ａをｐウェルと高電圧Ｖppの供給ラインとの間に接続する代わりに、各ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３ａのｐウェルと出力端子Ｔout との間に接続し、そのゲートをキャパシタＣ１１の一方の電極に接続したことにある。
【００５２】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５３】
第４実施形態
図６は、本発明に係るレベルシフト回路の第４の実施形態を示す回路図である。
本第４の実施形態が上述した第３の実施形態と異なる点は、ＮＭＯＳトランジスタＮＴ１１のドレインを直接、高電圧Ｖppの供給ラインに接続する代わりに、ゲートが出力端子Ｔout に接続されたデプレッション型の第５の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴｄ１２により作動的に接続したことにある。
【００５４】
本第４の実施形態によれば、上述した第１および第２の実施形態の効果と同様の効果を得ることができる。
【００５５】
第５実施形態
図７は、本発明に係るレベルシフト回路の第５の実施形態を示す回路図である。
本第５の実施形態が上述した第３の実施形態と異なる点は、ウェル電位調整回路を構成する第４の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴ１３ｂを各ＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３ｂのｐウェルと出力端子Ｔout との間に接続する代わりに、ｐウェルとキャパシタＣ１１の一方の電極に接続し、ゲートを出力端子Ｔout に接続したことにある。
【００５６】
本第５の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５７】
第６実施形態
図８は、本発明に係るレベルシフト回路の第６の実施形態を示す回路図である。
本第６の実施形態が上述した第５の実施形態と異なる点は、第３の電界効果トランジスタとしてのＮＭＯＳトランジスタを、デプレッション型ＮＭＯＳトランジスタＮＴ１１ｂとしたことにある。
【００５８】
本第６の実施形態によれば、第５の実施形態の効果に加えて、トランジスタ数を減らすことができるという利点がある。
【００５９】
第７実施形態
図９は、本発明に係るレベルシフト回路の第７の実施形態を示す回路図である。
本第７の実施形態が上述した第４の実施形態と異なる点は、第４の電界効果トランジスタとしてのＮＭＯＳトランジスタＮＴ１３ｄのゲートをキャパシタＣ１１の一方の電極に接続する代わりに、出力端子Ｔout に接続したことにある。
【００６０】
この場合、ＶＮｂ＝Ｖout −Ｖｔｈ(NT13d) となる。
また、トランジスタを２段つないで２×Ｖｔｈだけ下げることも可能である。
【００６１】
その他の構成は上述した第４の実施形態と同様であり、第４の実施形態と同様の効果を得ることができる。
【００６２】
第８実施形態
図１０は、本発明に係るレベルシフト回路の第８の実施形態を示す回路図である。
本第８の実施形態が上述した第１の実施形態と異なる点は、ウェル電位調整回路の構成素子として、ＮＭＯＳトランジスタを用いる代わりに抵抗素子Ｒ１１を用いた点にある。
抵抗素子Ｒ１１はキャパシタＣ１１の一方の電極とＮＭＯＳトランジスタＮＴ１１ａ，ＮＴ１２ａおよびＮＴ１３のｐウェルとの間に接続されている。
この構成は、ＣＮｂ（ノードＮｂの容量）×Ｒをクロック信号ＣＬＫのリサイクルタイムより充分長くしておくことにより可能となる。
【００６３】
本第８の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００６４】
なお、上述した各実施形態においては、導電型としてｎ型の場合を例に説明したが、本発明がｐ型の場合にも適用できることはいうまでもない。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、バックバイアス効果を抑止することができ、消費電流の増加なしに低電圧動作が可能なレベルシフト回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るレベルシフト回路の第１の実施形態を示す回路図である。
【図２】本発明に係るウェル・イン・ウェル構造を説明するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）の構成を回路記号を用いて示す図である。
【図３】図１の回路の動作を説明するめのタイミングチャートである。
【図４】本発明に係るレベルシフト回路の第２の実施形態を示す回路図である。
【図５】本発明に係るレベルシフト回路の第３の実施形態を示す回路図である。
【図６】本発明に係るレベルシフト回路の第４の実施形態を示す回路図である。
【図７】本発明に係るレベルシフト回路の第５の実施形態を示す回路図である。
【図８】本発明に係るレベルシフト回路の第６の実施形態を示す回路図である。
【図９】本発明に係るレベルシフト回路の第７の実施形態を示す回路図である。
【図１０】本発明に係るレベルシフト回路の第８の実施形態を示す回路図である。
【図１１】ＣＭＯＳ型レベルシフト回路の構成例を示す回路図である。
【図１２】図１１の回路の入出力特性を示す波形図である。
【図１３】従来のチャージポンプ型レベルシフト回路の構成例を示す回路図である。
【図１４】図１３の回路の入出力特性を示す波形図である。
【符号の説明】
１０ａ〜１０ｈ…レベルシフト回路、ＮＴｄ１１…デプレッション型ＮＭＯＳトランジスタ（第１の電界効果トランジスタ）、ＮＴ１１ａ，ＮＴ１１ｂ…ＮＭＯＳトランジスタ（第３の電界効果トランジスタ）、ＮＴ１２ａ…ＮＭＯＳトランジスタ（第２の電界効果トランジスタ）、ＮＴ１３，ＮＴ１３ａ〜ＮＴ１３ｄ…ＮＭＯＳトランジスタ（ウェル電位調整回路）、Ｒ１１…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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