(57)【特許請求の範囲】
【請求項１】
一連の処理サイクルを実行するため反復的に動作するディジタル回路において、
単数または複数の第１の信号を導出すべく回路が受信した単数又は複数の入力信号に対して予め定められた処理動作を行うよう、各サイクル内で動作可能な入力信号処理手段であって、前記予め定められた処理動作が第１のクロック信号に応答して開始される、入力信号処理手段と、
自ら生成した単数又は複数の第２の信号を変更するため第１の信号の変化に応答して動作可能である応答性状態と、第２の信号の変化が全く発生しない非応答性状態の間で、第２のクロック信号の印加を受けることによって切換え可能である第１のクロック合わせ手段と
回路の単数又は複数の出力信号を変更するため第２の信号の変化に応答して動作可能である応答性状態と、出力信号の変化が全く発生しない非応答性状態との間で、第３のクロック信号の印加を受けることによって切換え可能である第２のクロック合わせ手段と、
第１のクロック信号から第２および第３のクロック信号を導出するためのクロック生成手段であって、第２のクロック信号は、第１のクロック信号との関係において予め選択された遅延時間だけ遅延されており、前記第３のクロック信号は第１のクロック信号との関係において前記予め選択された遅延時間よりも短かい遅延時間だけ遅延されており、かくして各サイクルにおいて、第１のクロック合わせ手段が前記予め定められた処理動作の終了前に前記非応答性状態に入り、前記第２のクロック合わせ手段は第１のクロック合わせ手段が前記非応答性状態にあるときに前記応答性状態に入るようになっているクロック生成手段と、
を備えることを特徴とするジッタ低減用のディジタル回路。
【請求項２】
前記第３のクロック信号は、前記第１のクロック信号との関係において全く遅延をもたないまたは実質的な遅延をもたない請求項１に記載のディジタル回路。
【請求項３】
前記予め選択された遅延時間は、前記第１のクロック合わせ手段が、前記予め定められた処理動作の終りより少なくとも予め定められた保持時間だけ前に前記非応答性状態に入るように選択され、かかる予め定められた保持時間は、第１のクロック合わせ手段が前記非応答性状態に入った後で第１の信号又はその各々が安定状態にとどまらなくてはならない最小の期間である請求項１または２に記載のディジタル回路。
【請求項４】
前記クロック生成手段は、第２のクロック合わせ手段を前記非応答性状態から前記応答性状態へと変化させる前記第３のクロック信号内の予め定められた有効化変更が、前記第１のクロック信号の変化のうちの１つを実質的に同時に発生するような手段である請求項１〜３のいずれか一項に記載のディジタル回路。
【請求項５】
前記第１のクロック信号の前記１つの変化は、前記予め定められた処理動作を開始させる、その信号における予め定められた有効化変更である請求項４に記載のディジタル回路。
【請求項６】
前記第２のクロック合わせ手段を前記応答性状態から前記非応答性状態へと変化させる第３のクロック信号の予め定められた無効化変更が、第１のクロック信号における変化の１つとの関係において実質的に遅延させられている請求項４または５に記載のディジタル回路。
【請求項７】
クロック生成手段は、
第１のクロック信号を遅延させて、その遅延信号を生成するための遅延手段および
第３のクロック信号の前記有効化変更が前記第１のクロック信号の前記有効化変更と実質的に同時であり、前記第３のクロック信号の無効化変更が第１のクロック信号の前記遅延信号の変化の１つと実質的に同時となるような形で、第１のクロック信号を前記その遅延信号と論理的に組合わせるための論理手段
を含んでいる請求項６に記載のディジタル回路。
【請求項８】
前記クロック生成手段はさらに、第１のクロック信号の前記遅延信号を受信し前記第２のクロック信号をそこから導出するため、前記遅延手段と前記第１のクロック合わせ手段との間に接続された遅延平衡手段を含んでおり、該遅延平衡手段は、第１のクロック合わせ手段を前記非応答性状態から前記応答性状態へと変化させる前記第２のクロック信号の予め定められた有効化変更と第１のクロック信号の遅延信号の前記１つの変化との間に第１の伝搬遅延を有し、この第１の伝搬遅延は、前記遅延信号の前記１つの変化と第３のクロック信号の前記無効化変更との間の前記論理手段の第２の伝搬遅延と実質的に等しい請求項７に記載のディジタル回路。
【請求項９】
第１のクロック信号によってクロック合わせされ、ディジタル入力ワードを入力する入力ラッチと、
前記入力ラッチからの出力信号を入力する復号器と、
前記第１のクロック信号より予め選択された遅延時間だけ遅延される第２のクロック信号によってクロック合わせされ、前記復号器の出力信号を入力する第１のラッチと、
前記第１のクロック信号と略一致する立ち上がりを持ち、かつ前記第２のクロック信号の立ち上がりと略一致する立ち下がりを持つ第３のクロック信号によってクロック合わせされ、前記第１のラッチの出力信号を入力する第２のラッチと、
前記第１のクロック信号から前記第２のクロック信号および前記第３のクロック信号とを導出するクロック生成回路とを具備することを特徴とするディジタル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ディジタル−アナログ変換器（ＤＡＣ）といった、混合信号回路および集積回路デバイス内で、専用にではないものの、特に使用するためのジッタ低減技術に関する。かかる混合信号回路およびデバイスは、ディジタル回路およびアナログ回路の混合を含む。
【０００２】
【従来の技術】
添付図面の図１は、いわゆる「電流ステアリング（ｓｔｅｅｒｉｎｇ）」タイプの従来のＤＡＣ集積回路（ＩＣ）の部分を示す。ＤＡＣ１は、ｍビットのディジタル入力ワード（Ｄ１〜Ｄｍ）を、対応するアナログ出力信号に変換するように設計されている。
【０００３】
ＤＡＣ１は、複数（ｎ個）の同一の電流源２1 〜２n （なおここでｎ＝２m −１）を含んでいるアナログ回路を含む。各電流源２は、実質的に一定の電流Ｉを通す。アナログ回路はさらに、ｎ個の電流源２1 〜２n にそれぞれ対応する複数の差動切換え回路４1 〜４n を含む。各差動切換え回路４はその対応する電流源２に接続され、電流源により生成された電流Ｉを、変換器の第１の接続ラインＡに接続された第１の端子または、変換器の第２の接続ラインＢに接続された第２の端子に切換える。
【０００４】
各差動切換え回路４は、複数のディジタル制御信号Ｔ１〜Ｔｎ（以下で説明する理由から「サーモメータ符号化信号」と呼ばれる）のうちの１つを受信し、関係する信号の値に従ってその第１の端子またはその第２の端子のいずれかを選択する。ＤＡＣ１の第１の出力電流ＩA は、差動切換え回路の第１の端子に送られた各電流の合計であり、ＤＡＣ１の第２の出力電流ＩB は、差動切換え回路の第２の端子に送られた各電流の合計である。
【０００５】
アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩA を抵抗Ｒ内に引き込むことによって生成される電圧ＶA と、変換器の第２の出力電流ＩB をもう１つの抵抗Ｒ内に引き込むことによって生成される電圧ＶB との間の電圧差ＶA −ＶB である。
図１のＤＡＣでは、サーモメータ符号化信号Ｔ１〜Ｔｎは、２進サーモメータ復号器６を含むディジタル回路により２進入力ワードＤ１〜Ｄｍから誘導される。復号器６は、以下のとおりに動作する。
【０００６】
２進入力ワードＤ１−Ｄｍが最低値を有するとき、サーモメータ符号化信号Ｔ１〜Ｔｎは、電流源２1 〜２n の全てが第２の接続ラインＢに接続されるような形で差動切換え回路４1 〜４n の各々がその第２の端子を選択する。この状態において、ＶA ＝０であり、ＶB ＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩＲである。
【０００７】
２進入力ワードＤ１−Ｄｍが漸進的にその値を増大するにつれて、復号器６により生成されるサーモメータ符号化信号Ｔ１〜Ｔｎは、その第１の端子をすでに選択しているいかなる差動切換え回路も、その第２の端子に切り戻すことなく、より多くの差動切換え回路がそのそれぞれの第１の端子を（差動切換え回路４1 から出発して）選択する。２進入力ワードＤ１〜Ｄｍが値ｉを有するとき、第１のｉ個の差動切換え回路４1 〜４i は、そのそれぞれの第１の端子を選択し、一方残りのｎ−ｉ個の差動切換え回路４i+1 〜４n は、そのそれぞれの第２の端子を選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）ＩＲに等しい。
【０００８】
図２は、３ビット２進入力ワードＤ１〜Ｄ３のために生成されたサーモメータ符号化信号の一例を示す（すなわちこの例においてｍ＝３）。この場合、７つのサーモメータ符号化信号Ｔ１〜Ｔ７が必要とされる（ｎ＝２m −１＝７）。
図２が示す通り、２進サーモメータ復号器６により生成されたサーモメータ符号化信号Ｔ１〜Ｔｎは、ｒ番目の信号Ｔｒがアクティブにされた（「１」にセットされた）とき、全ての下位信号Ｔ１〜Ｔｒ−１も同じくアクティブにされることになることがわかっている、いわゆるサーモメータコードに従う。
【０００９】
【発明が解決しようとする課題】
サーモメータ符号化は、２進入力ワードが増大するにつれて、すでにそのラインＡに切換えられているいずれの電流源も他方のラインＢに切換えられることなく、より多くの電流源が第１の接続ラインＡに切換えられることから、電流ステアリングタイプのＤＡＣにおいて一般的である。したがって、ＤＡＣの入出力特性は単調であり、入力ワードの１という変化の結果もたらされるグリッチインパルス（ｇｌｉｔｃｈ  ｉｍｐｕｌｓｅ）は小さい。
【００１０】
しかしながら、かかるＤＡＣを非常に高速（例えば１００ＭHz以上）で動作させることが望まれるとき、第１および第２の接続ラインＡおよびＢの一方または両方でグリッチが発生し、ＤＡＣアナログ出力信号ＶA −ＶB 内に瞬間的な誤りが生じる可能性があることがわかっている。アナログ出力信号におけるこれらのグリッチは、コード依存性をもち、出力スペクトルにおける高調波ひずみさらには非高調波スパー（ｓｐｕｒ）さえも結果としてもたらす可能性がある。
【００１１】
本発明者等は、これらのグリッチの原因を調査し、そのいくつかが以下のようなものであることを見極めた。
まず第１に、ディジタル回路（２進サーモメータ復号器６およびその他のディジタル回路）は非常に迅速に切換えることが必要とされ、そのゲートカウント（ｇａｔｅ  ｃｏｕｎｔ）はきわめて高い。したがって、ディジタル回路の電流消費量は、高い動作速度では１００ＭHzあたり２０ｍＡにもなりうる。高速切換えと高電流消費量というこの組合わせは、不可避的に、電源ライン内に高レベルのノイズをもたらす。以前は、アナログ回路（例えば図１の電流源２1 〜２n および差動切換え回路４1 〜４n ）のための電源をディジタル回路用の電源から切り離すことが考慮されてきたが、最高の性能レベルが要求される場合、この措置だけでは全面的に満足のいくものではないことがわかっている。特に、２進サーモメータ復号器６の動作から発生するノイズは、ディジタル入力ワードＤ１〜Ｄｍの異なる変化に応答したサーモメータ符号化信号Ｔ１〜Ｔｎの変化のタイミングにおけるスキューを引き起こす可能性がある。例えば、このスキューは数１００ピコセカンドでありうると推定されている。この量のスキューは、ＤＡＣの性能の著しい劣化を引き起こし、その上、データ依存性であることから、この劣化は予測し難いものである。
【００１２】
第２に、上述のスキューの問題を低減させるためには、ディジタル回路とアナログ回路の間に、それぞれサーモメータ符号化信号Ｔ１〜Ｔｎに対応する１組のラッチ回路を具備することを考慮することができ、これらのラッチは、その出力が同時に変化するように共通のタイミング信号によってアクティブにされる。しかしなから、驚くべきことに、この措置単独では、サーモメータ符号化信号からスキューを除去する上で完全には有効でないことがわかっている。例えばデータ依存性ジッタがラッチ回路の出力になおもとどまっていること、そして最悪の場合、ジッタはサーモメータ符号化信号の数にほぼ正比例して増大することがわかっている。かくして（例えば）６４のサーモメータ符号化信号の場合、最悪の場合のジッタは２０ピコセカンドにもなり得、これは、高性能が要求されている場合過度に大きいものである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によると、一連の処理サイクルを実施するため反復的に作動するディジタル回路において、単数又は複数の第１の信号を導出すべく回路によって受信された単数又は複数の入力信号に対して予め定められた処理動作を行うよう各サイクル内で動作可能な入力信号処理手段であって、前記予め定められた処理動作が第１のクロック信号に応答して開始される、入力信号処理手段と、自ら生成した単数又は複数の第２の信号を変更するため第１の信号の変化に応答して動作可能である応答性状態と、第２の信号が変化しない非応答性状態との間で、第２のクロック信号の印加を受けることによって切換え可能である第１のクロック合わせ手段と、回路の単数又は複数の出力信号を変更するため第２の信号の変化に応答して動作可能である応答性状態と、出力信号が変化しない非応答性状態との間で、第３のクロック信号の印加を受けることによって切換え可能である第２のクロック合わせ手段と、第１のクロック信号から第２および第３のクロック信号を導出するためのクロック生成手段であって、第２のクロック信号は、第１のクロック信号との関係において予め選択された遅延時間だけ遅延されており、前記第３のクロック信号は第１のクロック信号との関係において前記予め選択された遅延時間よりも短かい遅延時間だけ遅延されており、かくして各サイクルにおいて、第１のクロック合わせ手段が前記予め定められた処理動作の終了前に前記非応答性状態に入り、前記第２のクロック合わせ手段は第１のクロック合わせ手段が前記非応答性状態にあるときに前記応答性状態に入るようになっているクロック生成手段、を備えるディジタル回路が提供されている。
【００１４】
このようなディジタル回路においては、第２のクロック信号が第１のクロック信号との関係において予め選択された遅延時間を有するようにすることによって、第１のクロック合わせ手段のセットアップ時間を、予め定められた処理動作の一定の与えられた持続時間に対して最大限にすることができる。第２のクロック信号が、予め選択された遅延時間に応じてジッタを導入するとしても、回路の出力信号またはその各々は、予め選択された時間よりも少ない第３のクロック信号の第１のクロック信号に対する遅延に応じたより低いレベルのジッタしかこうむらない。したがって、回路のジッタ性能は、その動作速度を低減させることなく改善される。明確な時間瞬時において予め定められた動作を回路が受けるようにするため、タイミング感応性をもつあらゆる回路に出力信号を印加することが可能である。
【００１５】
好ましくは、前記第３のクロック信号は、前記第１のクロック信号との関係において全く遅延をもたないまたは実質的に遅延をもたない。この場合、遅延手段が存在するときに可能な最大のクロック速度を達成しながら、ジッタ性能は、第１のクロック信号を遅延させる手段を含まない比較可能なディジタル回路のレベルと同等のレベルにまで著しく改善される。第３のクロック信号は、少なくとも第２のクロック合わせ手段がエッジトリガタイプのものである場合、第１のクロック信号と同じ１つの信号でさえありうる。
【００１６】
予め選択された遅延時間は、前記第１のクロック合わせ手段が、前記予め定められた処理動作の終りより少なくとも予め定められた保持時間だけ前に前記非応答性状態に入るように選択され得、かかる予め定められた保持時間は、第１のクロック合わせ手段が前記非応答性状態に入った後で第１の信号またはその各々が安定状態にとどまらなくてはならない最小の期間である。このことはすなわち、第１のクロック合わせ手段のためにできるかぎり長いセットアップ時間が利用できるということを意味している。最小保持時間は、最近のクロック合わせ要素についてはゼロまたは負になる傾向があることから、予め定められた保持時間はゼロまたは非常に小さい値であり得る。
【００１７】
実際には、予め定められた処理動作は、例えば１つのサイクルから次のサイクルまでの入力信号の変化に応じて、１つのサイクルから次のサイクルまでの間で変動する可能性がある。この場合、予め選択された遅延時間は、可能なかぎり最短の持続動作が終了する前に少なくとも最小の保持時間が確実に得られるように、選択される。
【００１８】
複数の回路ユニット（各々が第１および第２のクロック合わせ手段ならびに入力信号処理手段の少なくとも一部を含む）の場合、予め選択された遅延時間を、最も高速の入力信号処理手段をもつ回路ユニット内での前記予め定められた処理動作の終了よりも少なくとも上述の予め定められた保持時間だけ前に、各回路ユニットの前記第１のクロック合わせ手段が前記非応答性状態に入るような形で、選択することが可能である。こうして、異なる回路ユニットの間での有効な第１の信号の生成におけるスキューに対処することが可能となる。このとき、回路の最大クロック速度は、第１のクロック合わせ手段の最小セットアップおよび保持時間がゼロかまたは非常に小さいものであることから、スキュー自体によってのみ実際に制限される。
【００１９】
一実施形態においては、前記クロック生成手段は、第２のクロック合わせ手段を前記非応答性状態から前記応答性状態へと変化させる前記第３のクロック信号内の予め定められた有効化変更（ｅｎａｂｌｉｎｇ  ｃｈａｎｇｅ)(例えば立上り）が、前記第１のクロック信号の変化のうちの１つ、好ましくは、前記予め定められた処理動作を開始させるその信号における予め定められた有効化変更（例えば立上り）と実質的に同時に発生するようなものである。第２のクロック合わせ手段を前記応答性状態から前記非応答性状態へと変化させる第３のクロック信号の予め定められた無効化変更（ｄｉｓａｂｌｉｎｇ  ｃｈａｎｇｅ)(例えば立下り）は、このとき、その無効化変更の後までは第１のクロック合わせ手段が非応答性状態にありそのため第２の信号またはその各々が安定した状態であるため、ジッタ性能に不利な影響を及ぼすことなく、第１のクロック信号における変化の１つとの関係において実質的に遅延させることが可能である。
【００２０】
有利には、クロック生成手段には、第１のクロック信号を遅延させてその遅延信号を生成するための遅延手段および前記第３のクロック信号の有効化変更が前記第１のクロック信号の前記有効化変更と実質的に同時であり、前記第３のクロック信号の無効化変更が第１のクロック信号の前記遅延信号の変化の１つと実質的に同時となるような形で、第１のクロック信号を前記遅延信号と論理的に組合わせるための論理手段が含まれていてよい。かかる組合せ論理手段（例えば単純なＮＡＮＤゲート）を使用することにより、第３のクロック信号を単純に、しかも組合せ論理回路の小さい伝搬遅延からみて有意なジッタを全く生じさせることなく生成することを可能にすることができる。
【００２１】
前記クロック生成手段にはさらに、第１のクロック信号の前記遅延信号を受信し前記第２のクロック信号をそこから導出するため、前記遅延手段と前記第１のクロック合わせ手段との間に接続された遅延平衡手段も含んでいてよい。該遅延平衡手段は、第１のクロック合わせ手段を前記非応答性状態から前記応答性状態へと変化させる前記第２のクロック信号の予め定められた有効化変更と第１のクロック信号の遅延信号の前記１つの変化との間に第１の伝搬遅延を有するように設計されている。この第１の伝搬遅延は、前記遅延信号の前記１つの変化と第３のクロック信号の前記無効化変更との間の前記論理手段の第２の伝搬遅延と実質的に等しくなるように設計されている。遅延平衡手段は、例えば、第１および第２の伝搬遅延の同等性を保証するため論理手段自体と同じ要素を有することができる。論理手段がＮＡＮＤゲートである場合、遅延平衡手段も同様に、例えば、第２のクロック信号を生成するため第１のクロック信号の遅延信号を単純に反転させるように接続されたＮＡＮＤゲートでありうる。
【００２２】
かかる遅延平衡手段を使用することにより、クロック合わせ手段の一方または両方が透過タイプのものである場合に入力信号処理手段の出力から回路の出力信号への直接的経路を導くことになる、第３のクロック信号内の有効化変更の前に、第２のクロック信号内の有効化変更の発生を確実に不可能にすることができる。
【００２３】
１つの実施形態においては、入力信号処理手段は、自らが生成した単数又は複数の基本信号を変更するため前記入力信号の変化に応答して動作可能である応答性状態と、基本信号が変化しない非応答性状態との間で、前記第１のクロック信号の印加を受けることによって切換え可能な、さらなるクロック合わせ手段、および基本信号から前記単数又は複数の第１の信号を導出するための信号処理手段、を含む。この構成では、さらなるクロック合わせ手段は、予め定められた処理動作の開始時点で信号処理回路に対し安定した入力を提供するのに役立つ。信号処理回路は、例えば、２進からサーモメータへの復号回路であってよい。
【００２４】
各々のクロック合わせ手段は、適切なタイプのもの（エッジトリガーまたは透過型）であり得るが、好ましくは第１のおよびさらなるクロック合わせ手段は各々、全ラッチ要素（例えばＤタイプ要素）を含み、第２のクロック合わせ手段は、透過型半ラッチ要素を含む。全ラッチの使用は、全ラッチが実際のクロックエッジで応答性状態に入るだけであることから、さまざまなクロック信号についてのタイミング要件を簡略化する。一方、第２のクロック合わせ手段における半ラッチは、第２のクロック合わせ手段が遷移するときに電流を引出すトランジスタの数を減少させる上で有利である。例えば、回路全体の中の電源変動から生じる第２のクロック合わせ手段の中のジッタを低減させるため、第２のクロック合わせ手段を含む回路の区分のための特別な（独立した）電源を具備することが可能である。この場合、第２のクロック合わせ手段を含む回路の区分のために具備された別の電源から引出される電源を減少させることが特に有益である。
【００２５】
前記第１の信号および／または前記第２の信号および／または前記第３の信号および／または前記出力信号は、相補的信号対および／またはサーモメータ符号化信号であってよい。こうして、これらの信号の遷移に付随する電源変動（ひいてはジッタ）が低減される。
各々が、かかる入力信号処理手段およびかかる第１のクロック合わせ手段およびかかる第２のクロック合わせ手段を含んでいる複数の回路ユニットが具備される場合、それは、クロック生成手段のその他の部分が、個別にまたは小さなグループの形でユニットのために提供されている状態で、そのいくつかの部分を、全てのユニットに共通のものにするため、ジッタを低減させる上でも役立つ。例えば、クロック生成手段には、前記回路ユニット全てに対して共通のものとして具備され、１つの基本クロック信号を生成するように動作可能であるグローバルクロック生成器、および各々前記回路ユニットのうちの単数又は複数のものに対応し、各々、前記基本クロック信号をそこから受信するためグローバルクロック生成器に接続されかつその前記単数又は複数の対応する回路ユニットまたはその各々の中で前記第２のクロック合わせ手段に印加するため一意的なかかる第３のクロック信号をそこから導出するように動作可能である、複数のローカルクロックドライバが含まれていてよい。グローバルクロック生成器を個々のローカルクロックバッファに接続するクロック分配ライン（単複）は、ローカルクロックバッファが具備されたときに第２のクロック合わせ手段における状態の変化による影響を受ける度合がはるかに低いことから、この構成は有利なものである。
【００２６】
理想的には、各々の前記回路ユニットは、前記ローカルクロックドライバのうちの個別に対応する独自のドライバを有している。
好ましくは、前記グローバルクロック生成器は、前記複数前記ローカルクロックドライバの全てに共通して印加されるようなそれぞれの互いに相補的な基本クロック信号を生成するよう動作可能である。この場合、相補的変化を受ける２本のクロック分配ラインが使用され、かくして、これらの比較的長いラインに付随する寄生キャパシタンスの効果は低減される。
【００２７】
異なる回路ユニットの少なくとも一部の重要な部分（例えば第２のクロック合わせ手段および／またはローカルクロックバッファ）の電源は、好ましくは、さらにジッタを低減させるべく互いに非結合とされる。
本発明の第２の態様によると、本発明の前述の第１の態様を実施したディジタル回路、および前記単数又は複数の出力信号を受信するよう前記ディジタル回路に接続され、受信された出力信号に応じて単数又は複数のアナログ信号を生成するように動作可能であるアナログ回路を含む混合信号回路が提供される。
【００２８】
かかる混合信号回路では、アナログ回路はディジタル回路から低減されたジッタの（または完全にジッタの無いものでさえある）出力信号を受信し、生成されたアナログ信号内のグリッチを大幅に低減させる。改善は、各々が、単一の明確な時間瞬時または時差的であるものの明確な時間瞬時において全て一緒に動作しなければならないタイミング感応性のアナログ回路を有する複数の回路ユニット（「セル」）を混合信号回路が有する場合に特に著しいものである。
【００２９】
混合信号回路は、ディジタル−アナログ変換器またはミキサであってもよい（またはこれを含んでもよい）。
例えば、アナログ回路は、複数の電流供給源または電流シンク（引き込み）、および前記単数又は複数のアナログ信号を生成するために前記出力信号に応じて予め定められた切換え動作を実施するため電流供給源／シンクに接続された複数のスイッチ回路を含んでもよい。
【００３０】
有利には、前記第２のクロック合わせ手段またはその各々に対しておよび（別々に結合されている場合には）ディジタル回路のその他の部分に対して供給される電源とは独立して前記アナログ回路に電源が供給される。このようにして、アナログ回路を、ディジタル回路内の遷移の効果から隔離することができる。
【００３１】
【発明の実施の形態】
図３は、本発明を実施するＤＡＣ  ＩＣの部分を示す。図３の回路は、３つの区分、すなわちディジタル区分、ラッチ区分およびアナログ区分に分割される。ラッチ区分はディジタル区分とアナログ区分の間に置かれている。
ディジタル区分は、ｍビットのディジタル入力ワードＤ１〜Ｄｍを受信するために他のディジタル回路（図示せず）に接続されている復号器回路１０を備えている。復号器回路１０は、例えば前述の図２の表に従って、ディジタル入力ワードに基づいてそれぞれサーモメータ符号化信号Ｔ１〜Ｔｎを生成するｎ個のディジタル回路ＤＣ１〜ＤＣｎからなる出力段を有する。
【００３２】
ラッチ区分は、ｎ個のラッチ回路Ｌ１〜Ｌｎのセット１２を備える。各ラッチ回路は、復号器回路１０により生成されたサーモメータ符号化信号Ｔ１〜Ｔｎのうちの個別に対応する信号を受信するように接続されている。また、各ラッチ回路Ｌ１〜Ｌｎはクロック信号ＣＬＫも受信する。ラッチ回路Ｌ１〜Ｌｎは、その出力において、復号器回路１０により生成されるサーモメータ符号化信号Ｔ１〜Ｔｎにそれぞれ対応する、それぞれのクロック合わせされたサーモメータ信号ＴＣＫ１〜ＴＣＫｎを生成する。
【００３３】
ＤＡＣ  ＩＣの各サイクル内で、ディジタル入力ワードＤ１〜Ｄｍの新しいサンプルが取られ、サーモメータ符号化信号Ｔ１〜Ｔｎは通常１つのサイクルから次のサイクルへと変化する。各サイクルにおいて、新しいサンプルが取られた瞬間からその意図された最終値までこれらの信号が落ち着くには、不可避的に有限の時間が必要である。また、不可避的に、いくつかのディジタル回路ＤＣ１〜ＤＣｎは、他のディジタル回路よりも早くそのそれぞれのサーモメータ符号化信号を生成することがある。ラッチ回路Ｌ１〜Ｌｎのクロック合わせ動作により、クロック合わせされたサーモメータ信号ＴＣＫ１〜ＴＣＫｎを、全てのサーモメータ符号化信号Ｔ１〜ＴｎがＤＡＣの特定のサイクルについてその意図された値に落ち着くまで、変化するのを妨げることができる。
【００３４】
アナログ区分は、ｎ個のアナログ回路ＡＣ１〜ＡＣｎのセット１４を備える。アナログ回路ＡＣ１〜ＡＣｎの各々は、クロック合わせされたサーモメータ信号ＴＣＫ１〜ＴＣＫｎのうちの個別に対応する信号を受信する。アナログ回路ＡＣ１〜ＡＣｎは各々単数又は複数のアナログ出力端子を有し、アナログ出力端子で生成された信号は、単数又は複数のアナログ出力信号を生成するため適切に組合わされる。例えば、図１にあるように接続ラインを合計することによって電流を合計することができる。一例として図３には、２つのこのようなアナログ出力信号ＯＵＴＡおよびＯＵＴＢが示されている。
【００３５】
図３の回路において、各ディジタル回路ＤＣ１〜ＤＣｎは、その対応するラッチ回路Ｌ１〜Ｌｎおよびその対応するアナログ回路ＡＣ１〜ＡＣｎと共に、ＤＡＣのいわゆる「セル」を構成する。かくして、各々のセルは、ディジタル回路ＤＣ、ラッチ回路Ｌおよびアナログ回路ＡＣを含む。ディジタル回路ＤＣは、そのセルのための第１のディジタル信号（サーモメータ符号化信号）Ｔを生成する。セルのためのラッチ回路は第１のディジタル信号Ｔを受信し、全てのセルの第１のディジタル信号がひとたびその最終的な意図された値に落ち着いたならば、第１のディジタル信号Ｔに対応する第２のディジタル信号（クロック合わせされたサーモメータ信号）ＴＣＫをセルのアナログ回路ＡＣまで送る。かくして、ラッチ回路は、第１のディジタル信号から第２のディジタル信号を導き、アナログ回路ＡＣへのその印加タイミングを制御するための信号制御回路として役立つ。第２のディジタル信号ＴＣＫは、セルのアナログ回路ＡＣの予め定められた動作を制御するのに使用するための制御信号として役立つ。この予め定められた動作は、いかなる適したタイプのセルの動作であってもよい。例えば、これは、セルのアナログ出力信号をオンまたはオフに切換えるためまたはこの信号の出力経路を制御するための切換えまたは選択動作でありうる。セルのアナログ回路ＡＣの一例については、以下で図９を参照しながら述べる。
【００３６】
図３で示されているように、回路の各区分（ディジタル、ラッチおよびアナログ）は、自身の独立した電源接続、例えば正の電源電位ＶＤＤおよび負の電源電位または電気アースＧＮＤを有する。かくして、ディジタル区分は、ＤＩＧＩＴＡＬ  ＶＤＤおよびＤＩＧＩＴＡＬ  ＧＮＤを有し、ラッチ区分は、ＬＡＴＣＨＶＤＤおよびＬＡＴＣＨ  ＧＮＤを有し、アナログ区分はＡＮＡＬＯＧ  ＶＤＤおよびＡＮＡＬＯＧ  ＧＮＤを有する。これらの異なるＶＤＤおよびＧＮＤ電源は、ＤＡＣ  ＩＣ（チップ）の異なるそれぞれの電源ピンで受信される。かくして、望ましい場合には、各区分に対する電源の電位は互いに異なるものでありうる。しかしながら標準的には、便宜上、異なる区分の各々のための電源を提供するのに単一の電源がオフ−チップで使用されることになり、チップが上に取付けられている回路板には、既知の要領でインダクタンスおよびキャパシタンス要素を用いて、異なる電源を互いに非結合としながら、チップの適切な電源ピンに異なる電源を送り込むための適切な回路が含まれることになる。
【００３７】
集積回路自体の内部では、３つの異なる区分の電源間の結合を防止することのできる数多くの方法が存在する。これらについての詳細は、我々の英国同時係属特許出願第９８０４５８７. ５の中で提供されている。
図４は、セルの１つに含めるために（またはこのセルと結びつけて使用するために）以前に考慮された回路を示す。図４に示した通り、回路は、図３のようにそれぞれディジタル、ラッチおよびアナログ区分に分割される。ディジタル区分は、ディジタル入力ワードＤ１〜Ｄｍを受信するために接続された入力ラッチ２０を含む。また、入力ラッチ２０は、例えばＤＡＣ  ＩＣの外部に適用されるクロック信号ＤＩＧＣＬＫを受信する。入力ラッチ２０は、例えば正のエッジトリガーＤタイプのものであってよい。
【００３８】
図４の回路はまた、図３中の復号器１０の部分に対応するそれぞれのグローバルおよびローカル復号器２２および２４を備える。グローバル復号器２２は、ラッチ２０から入力ワードＤ１〜Ｄｍ（またはその一部分）を受信し、それをサーモメータ符号化信号（行および列信号または行、列および深度信号と称す）の２つ以上のセット（または次元）へと復号する。これら２つ以上の信号セットは、それぞれセルに対応する複数のローカル復号器に送られる。これらのローカル復号器のうち１つだけが図４に示されている。各々のローカル復号器は、グローバル復号器により生成されたセット内の少数（２個または３個）の信号を受信し復号することしか必要としない。ローカル復号器は、それぞれサーモメータ符号化信号のセットに対応する２つ以上の次元で論理的に（必ずしも同じく物理的にでなくてもよい）配置されているものとみなすことができる。ローカル復号器は、実際には、サーモメータ符号化信号のセットによりアドレスされ、単純な組合せ論理を用いて、そのそれぞれのセルについてそれぞれの「ローカルな」サーモメータ符号化信号Ｔを導き出す。
【００３９】
かくして、図４では、特定のローカル復号器２４は、グローバル復号器２２により生成された行、列および深度信号のセットの中の少数の信号（それぞれの行、列および深度Ｒ、Ｃ、Ｄにより概略的に表わされている）を受信するように接続されている。ローカル復号器２４は、相補的サーモメータ符号化信号Ｔおよび／Ｔ（／Ｔは、Ｔの反転）を、受信したＲ、ＣおよびＤ信号に基づいてその特定のセルについて導き出す。グローバルおよびローカル復号器が関与するかかる「２段」サーモメータ復号についてのさらなる詳細は、例えば、我々の英国同時係属特許出願第９８００３８４. １号の中に見い出すことができる。
【００４０】
図４の回路のラッチ区分は、ローカル復号器２４からサーモメータ符号化された相補的出力信号Ｔおよび／Ｔを受信するため、この復号器２４の出力にそれぞれ接続されたその２つのデータ入力をもつ差動タイプのものであるセルラッチ２６を備える。セルラッチ２６は、例えば正エッジトリガーＤタイプのものであり、そのクロック入力でクロック信号ＡＮＣＬＫを受信する。ＡＮＣＬＫ信号は、受信したＤＩＧＣＬＫ信号に対し一応固定の遅延Δ1 を与える遅延要素２８によって、外部から印加されたＤＩＧＣＬＫ信号から導き出される。
【００４１】
セルラッチ２６の出力は、それぞれＴおよび／Ｔ信号に対応する相補的クロック合わせ済みサーモメータ符号化信号ＴＣＫおよび／ＴＣＫを生成する。
図４の回路のアナログ区分は、セルラッチ２６からクロック合わせ済みサーモメータ信号ＴＣＫおよび／ＴＣＫを受信するため、このラッチの出力に接続された相補的入力をもつ電流スイッチ３０を備える。
【００４２】
図４の回路の動作について、ここで図５（Ａ）および（Ｂ）を参照しながら述べる。
図４の回路は、ＤＩＧＣＬＫクロック信号の連続サイクルに基づいてパイプラインの要領で動作する。各サイクルは、ＤＩＧＣＬＫ信号の立上りで開始する。かくして、図５（Ａ）に示されているように、図５（Ａ）のＤＩＧＣＬＫ信号の第１の立上りで１つのサイクルｉ−１が終わり、次のサイクルｉが開始する。図５（Ａ）のＤＩＧＣＬＫ信号の第２の立上りでサイクルｉは終わり、次のサイクルｉ＋１が始まる。
【００４３】
入力ラッチ２０は、その出力が、サイクルの開始後に、伝搬時間ｔckq を変更するような形で、各サイクルの開始時点で、（ＤＩＧＣＬＫの立上りにより）トリガーされる。グローバルおよびローカル復号器２２および２４は、第１のラッチ２０の出力変化に応答して動作し、グローバル復号器２２は伝搬時間ｔgdを有し、ローカル復号器２４は伝搬時間ｔldを有する。かくして、ローカル復号器２４の相補的出力Ｔおよび／Ｔは、サイクル開始後に、合成伝搬時間ｔckq ＋ｔgd＋ｔldを変更する。異なるセルのローカル復号器２４が準備完了状態のそのＴおよび／Ｔ信号を有する時点の間には、不可避的に幾分かの変動またはスキューが存在する。かくして図５（Ａ）に示されているように、特定のローカル復号器２４のためのＴおよび／Ｔ信号は、最も速いローカル復号器２４が準備完了状態のそのＴおよび／Ｔ信号を有するときに始まり、最も遅いローカル復号器２４が準備完了状態のそのＴおよび／Ｔ信号を有するときに終わる、データ遷移期間内で変化するであろうということだけがわかっている。
【００４４】
セルラッチ２６は、信号Ｔおよび／Ｔが知られておらずこの時点で安定していることから、データ遷移期間中にトリガーされてはならない。その上、全てのタイプのクロック合わせされたデバイスに共通であるが、セルラッチ２６は最小のセットアップ時間および最小の保持時間を有する。入力データは、トリガーするクロックエッジよりも少なくとも最小のセットアップ時間だけ前から、適切な動作のためのこのエッジよりも少なくとも最小の保持時間だけ後まで存在し安定していなくてはならない。図５（Ａ）では、実際のセットアップおよび保持時間は、それぞれΔ3 およびΔ2 と記されている。
【００４５】
遅延要素２８によりＤＩＧＣＬＫ信号に対して与えられる遅延時間Δ1 は、ＡＮＣＬＫ信号の立上りが、各サイクル中のデータ遷移期間より最小の保持時間だけ前に発生することを保証するように選ばれる。近年の大部分のＤタイプラッチについての最小の保持時間は、０に向かう傾向をもつが、Δ2 内に幾分かの余裕を含み入れることが望まれる可能性もある。換言すると、
Δ1 ＝（ｔckq ＋ｔgd＋ｔld）−Δ2 
このようにしてＡＮＣＬＫ信号の立上りを遅延させることにより、図５（Ａ）から明らかであるように、サイクルｉ内で生成されたＴおよび／Ｔ信号が次のサイクルｉ＋１の早い部分までラッチ内に入れられないことから、実際のセットアップ時間Δ3 はΔ1 だけ増大させられる（保持時間を犠牲にして）。
【００４６】
図５（Ａ）から、合計サイクル時間（すなわちＡＮＣＬＫ信号またはＤＩＧＣＬＫ信号の期間）がΔ2 ＋データ遷移時間＋Δ3 に等しいことがわかる。かくして、図５（Ｂ）に示されているように、セットアップ時間Δ3 を「しぼる」（ｓｑｕｅｅｚｉｎｇ）ことによって、クロック速度を増大させる（すなわちサイクル時間を減少させる）ことが可能である。これは、セットアップ時間もまた近年のＤタイプのラッチにおいて０に向かう傾向をもつことから可能になっている。したがって最大クロック速度は、セルラッチ２６の最小セットアップ時間＋データ遷移期間＋最小保持時間によって制限されるだけである。実際には、セットアップおよび保持時間が小さくなるにつれて、Ｔおよび／Ｔ信号のスキュー（すなわちデータ遷移期間）は、クロック速度に対する実践上の制限となる。
【００４７】
図４の回路は、高いクロック速度を達成する上で有効であるものの、第２のラッチ２６のためのクロック信号ＡＮＣＬＫが、ＤＩＧＣＬＫ信号を遅延させることによって生成されることから、セルラッチ２６によりＴＣＫおよび／ＴＣＫ信号内に望ましくないジッタが不可避的に導入されるという欠点をもつ。このジッタは、遅延時間Δ1 が恒常的でなく、回路中の他のどこかで生成される電源変動、ノイズおよび寄生信号などに応じて変動するために、発生するものである。ジッタの量は、基本的に、遅延時間Δ1 の絶対値に正比例し、その絶対値は、順番に入力ラッチ２０およびグローバルおよびローカル復号器２２および２４により決定される。Δ1 は、数１００ピコセカンド程度に大きいものでありうることから、結果としてもたらされるジッタは、３０ピコセカンドにもなりうる。
【００４８】
図４の回路のさらなる欠点は、グローバルおよびローカル復号器が遷移している間に、セルラッチ２６がトリガーされ、さらにジッタを増大させることである。このジッタは、全てのセルが１つずつセルラッチ２６を有することから、重要な意味をもつ。特に、回路のラッチ区分は１つのセルにつき全ラッチ（ラッチ２６）をもち、ＡＮＣＬＫ信号の全ての立上りで大きな電流スパイクをひき出し、これはラッチ区分のための電源のボンディングワイヤと共振し、タイミングジッタを増大させることになる。
【００４９】
図６は、本発明の好ましい実施例による回路を示す。図６では、図４を参照しながら前述した要素に対応する要素は、図４と同じ参照番号により表わされている。
図６では、図４の回路にあるように、ディジタル区分は、入力ラッチ２０、グローバル復号器２２およびローカル復号器２４を備えている。しかしながら、図６のセル回路内のディジタル区分はさらに、図４の回路のラッチ区分内のセルラッチ２６に対応する第１のセルラッチ２６を備える。この実施例における第１のラッチ２６は、相補的クロック信号ＣＬＫ２および／ＣＬＫ２を受信するための互いに相補的なクロック入力を有する。図４の回路の場合と同様に、第１のラッチ２６の出力で、互いに相補的なクロック合わせされたサーモメータ信号ＴＣＫおよび／ＴＣＫが転送される。
【００５０】
図６の回路は、ラッチ区分内に、好ましくは透過性半ラッチである第２のセルラッチ３２を有する（ただし代りに全エッジトリガーラッチを使用することもできる）。第２のラッチ３２は、第１のラッチ２６からクロック合わせされたサーモメータ信号ＴＣＫおよび／ＴＣＫを受信するための、このラッチ２６の出力に接続された互いに相補的な入力を有する。
【００５１】
第２のラッチ３２は、互いに相補的なクロック信号ＣＬＫ３および／ＣＬＫ３を受信するように接続されている互いに相補的なクロック入力も有している。アナログ区分内で電流スイッチ３０に印加するための互いに相補的なサーモメータ信号ＴＳおよび／ＴＳが第２のラッチ３２の出力より送り出される。第２のラッチ３２は、クロック信号ＣＬＫ３が高（Ｈ）論理レベルにあるとき透過性をもつ。
【００５２】
図６の回路はさらに、クロック信号ＣＬＫ２と／ＣＬＫ２およびＣＬＫ３と／ＣＬＫ３を生成するためのクロック生成回路３４を備える。クロック生成回路３４は、図４の回路の遅延要素２８を含んでいる。このクロック生成回路３４はさらに、第１のインバータ３６、それぞれの第１および第２のＮＡＮＤゲート３８および４０およびそれぞれの第１および第２のドライバ４２および４４を含む。各々のドライバ４２および４４は、互いに相補的な出力を伴うバッファである。
【００５３】
遅延要素２８は、第１のインバータ３６を介し、外部から印加されたＤＩＧＣＬＫ信号を受信する。かくして、遅延要素２８の出力端において、外部的に適用されたクロック信号ＤＩＧＣＬＫとの関係において反転させられかつ遅延時間Δ1 だけ遅延させられた遅延クロック信号ＣＬＫ１が生成される。この遅延したクロック信号ＣＬＫ１は、ＮＡＮＤゲート３８および４０の各々の一方の入力に送り出される。第１のＮＡＮＤゲート３８の他方の入力は、常時ハイ論理レベルＨに結合される。第１のＮＡＮＤゲート３８の出力は、ＣＬＫ２信号を生成するため出力をバッファし、／ＣＬＫ２信号を生成するため出力を反転させる第１のドライバ４２により受信される。
【００５４】
第２のＮＡＮＤゲート４０の第２の入力は、ＤＩＧＣＬＫ信号を受信するように接続される。第２のＮＡＮＤゲート４０の出力は、その出力を反転させることによりＣＬＫ３信号を生成し、その出力をバッファすることにより／ＣＬＫ３信号を生成する（すなわち、第１のドライバ４２の動作とは反対の動作）第２のドライバ４４によって、受信される。
【００５５】
図６の回路の動作についてここで、それぞれ低速および高速のクロック速度に関連する図７（Ａ）および（Ｂ）を参照しながら記述する。
まず第１に図７（Ａ）を参照すると、図６の回路は、再びパイプラインの要領で動作し、連続したサイクルは、ＤＩＧＣＬＫ信号の各々の立上りで開始する。図４の回路の場合と同様、入力ラッチ２０、グローバル復号器２２およびローカル復号器２４のそれぞれの伝搬時間ｔckq ，ｔgdおよびｔldは、組合わさって、サイクルの新しい入力ワードＤ１〜Ｄｍの受諾（ＤＩＧＣＬＫの立上りにおいて）に応答してローカル復号器２４の出力Ｔおよび／Ｔが変化する前に、１つの遅延を生成する。一般に、最も速いセルが有効なＴおよび／Ｔ信号を生成する時点から最も遅いセルがかかる有効な信号を生成する時点までに１つのデータ遷移期間が存在する。
【００５６】
ここでディジタル区分内にある第１のラッチ２６は、各サイクル内のＣＬＫ２信号の立上りにおいてトリガーされる。第１のＮＡＮＤゲート３８の第２の入力は常時Ｈレベルに結合されることから、そのゲートは単純に１つのインバータとして機能し、かくしてＣＬＫ２はＣＬＫ１信号の反転信号となる。したがって、ここで再度図５（Ａ）を参照すると、ＣＬＫ２信号は単純に、図４の回路内のＡＮＣＬＫ信号に対応する。かくして、図４の回路の場合のように、第１のラッチ２６の出力ＴＣＫおよび／ＴＣＫは、新しい入力ワードが受諾されたサイクルの後の次のサイクルの開始よりも時間Δ1 だけ後になるまで変化しない。かくして、図７（Ａ）では、ＴＣＫおよび／ＴＣＫ信号のサイクルｉ内の遷移は、先行するサイクルｉ−１の始めにおいて受諾された入力ワードを処理した結果を表している。
【００５７】
第２のラッチ３２は、第２のドライバ４４より印加されたクロック信号ＣＬＫ３および／ＣＬＫ３によって制御される。ＣＬＫ３信号は、ＤＩＧＣＬＫおよびＣＬＫ１信号が両方共同時にハイであるときにＨとなる。これは、各サイクルの始めに期間Δ1 の間起こる。したがって、第２のラッチ３２は、各サイクルの始めにおいてこの期間Δ1 中透過性をもち、サイクルの残りの部分については、非透過性（保持）状態となる。
【００５８】
図７（Ａ）から明らかなように、第２のラッチ３２は、第１のラッチ２６の出力ＴＣＫおよび／ＴＣＫがその遷移を受ける時までに、各サイクルにおいてもはや透過性をもたなくなる。したがって、これらの遷移は、ＣＬＫ３が立上る時に後続サイクルの始めまで、ラッチ３２により登録されない。このことは、サイクルｉ−１内で受諾された新しい入力ワードが、１つおいて次のサイクルｉ＋１の開始まで第２のラッチの出力ＴＳおよび／ＴＳを変化させないということを意味している。
【００５９】
図６の回路においては、第１のラッチ２６の出力ＴＣＫおよび／ＴＣＫは、図４の回路と全く同じ要領で遅延要素２８の動作から発生するジッタを受ける。しかしながらこのジッタは、以下で説明する理由から、第２のラッチ３２の出力ＴＳおよび／ＴＳに影響を及ぼさない。第２のラッチ３２は、ＣＬＫ３信号の立上りで透過型となる。この信号が立上る時間は、遅延要素２８の動作によってではなく、各セルについてのＤＩＧＣＬＫ信号の立上りによって決定される。ＣＬＫ３信号が立下がる時間のみが、遅延要素２８により生成される遅延クロック信号ＣＬＫ１によって決定される。したがって、ＣＬＫ３の立上りにはジッタは全く無いかまたは有意なジッタが無いことになる。
【００６０】
ＣＬＫ２の立上りにジッタが存在し、これは不可避的に、第２のラッチ３２の入力信号ＴＣＫおよび／ＴＣＫ内にジッタを生成する。しかしながら、第２のラッチ３２は、信号ＴＣＫおよび／ＴＣＫがその遷移を受ける前に保持状態に置かれていることから、このジッタは全く影響を及ぼさない。したがってこれらの信号内のジッタはＴＳおよび／ＴＳ信号まで、フィードスルー（ｆｅｅｄ  ｔｈｒｏｕｇｈ）しない。第２のラッチ３２が再び（次のサイクルの始めで）透過性をもつ時までには、ＴＣＫおよび／ＴＣＫ信号は長い間落ち着いた状態となっており、したがって、第２のラッチ３２が透過性にされた時点では安定している。ＴＣＫおよび／ＴＣＫ信号は、ＣＬＫ２がロウ状態にとどまっている間固定されることから、この時点でいかなるジッタも発生しない。
【００６１】
図６の回路においては、Δ1 は、ディジタル区分内でそれに先行する要素２０，２２および２４の伝搬時間を考慮に入れて、第１のラッチ２６のための充分な保持時間Δ2 を提供するように、図４の回路の場合と同じように決定される。かくしてサイクル時間は、保持時間Δ2 ＋データ遷移期間＋セットアップ時間Δ3 に等しい。図７（Ｂ）に示されているように、ＤＩＧＣＬＫ速度が増大させられた場合にセットアップ時間Δ3 を減少させることができ、最大クロック速度は、第１のラッチ２６の最小のセットアップおよび保持時間とデータ遷移期間の合計によって決定される。最小セットアップ時間は、およそ１００〜２００ピコセカンドであってよく、最小保持時間は０であるかまたは負でも可能である。データ遷移期間はおよそ３００〜４００ピコセカンドであり、２. ５ＧＨｚの最大クロック速度が可能であることを示唆しているが、実際にはその他の回路制限により最大クロック速度を１ＧＨｚ前後に制約する可能性が高い。
【００６２】
かくして、図４の回路と比較して、遅延要素２８が全く存在しなかった場合と同じ位に優れたジッタ性能をもって、同じ速度性能が得られることがわかる。
図６の回路では、第１のＮＡＮＤゲート３８および第１のドライバ４２が第２のＮＡＮＤゲート４０および第２のドライバ４４と同じ構成を有することがわかるだろう。したがって、第１のＮＡＮＤゲート３８および第１のドライバ４２の合計伝搬時間は、第２のＮＡＮＤゲート４０および第２のドライバ４４の合計伝搬時間と実質的に等しい。こうして遅延要素２８と第１のラッチ２６の間のクロック経路の遅延は、遅延要素２８と第２のラッチ３２の間のクロック経路の遅延と実質的に確実に平衡状態にあることになる。このことはまた、第１のラッチがその出力遷移を受ける時点までに、第２のラッチが確実に高い信頼性で保持状態にあるようにする。
【００６３】
図６の回路においては、グローバルおよびローカル復号器２２および２４が遷移している間、第２のラッチ２６は透過性をもつが、第１のラッチ２６の出力が遷移している時は、非透過性となる。このようにして、グローバルおよびローカル復号器２２および２４からの寄生電流以外には、第１のラッチの出力が遷移しているとき、ディジタル区分電源からラッチ区分電源まで、いかなる電流も流れない。図４の回路では、これに比べて、セルラッチ２６の入力段はローカル復号器が遷移する間透過性であり、電流をディジタル区分とラッチ区分との電源間で流れさせ、不可避的にクロックジッタをひき起こした。図６の回路では、第２のラッチ３２の透過性段階の間、ディジタル区分から流れるあらゆる寄生電流がアナログ区分までの直接的経路を有する。しかしながら、この期間中、第１のラッチ２６の遷移は全く存在せず、（以下で図８を参考にして説明するとおり）寄生電流がアナログ区分の電源上にたどりつく前にこのような寄生電流を全て減衰させるように第２のラッチを適合させることができる。
【００６４】
図８は、ラッチ区分における図６の回路の部分をさらに詳細に示す。
第２のラッチ３２は、それぞれディジタル区分からクロック合わせされたサーモメータ信号ＴＣＫおよび／ＴＣＫを受信するように接続された第１のインバータ対５２および５４および、それぞれの電子スイッチ（伝達ゲート）６０および６２を介して第１の対のインバータ５２および５４の出力にそれぞれ接続された第２のインバータ対５６および５８を備える。
【００６５】
第２の対のインバータ５６および５８の各々の出力は、さらなる電子スイッチ６４または６６を介して第２の対の他方のインバータ５８または５６の入力に相互結合される。第２の対のインバータ５６および５８の出力はそれぞれ、アナログ区分内の電流スイッチ３０に印加するためのサーモメータ信号ＴＳおよび／ＴＳをそれぞれ提供する。
【００６６】
スイッチ６０、６２、６４および６６は、第２のドライバ４４によって生成される信号ＣＬＫ３および／ＣＬＫ３によって制御される。第１のインバータ対と第２のインバータ対の間のスイッチ６０および６２は、ＣＬＫ３信号がハイレベルを有するとき導通し、その他の場合非導通である。第２の対のインバータ５６および５８を相互結合するスイッチ６４および６６は、／ＣＬＫ３信号がハイレベルにあるとき導通であり、その他の場合非導通である。
【００６７】
図８の実施例においては、図６に示された第２のドライバ４４は、それぞれのインバータ７２および７４を備えるローカルクロックバッファ７０を介して特定のセルのラッチ区分回路に接続される。インバータ７２は、第２のドライバ４４により生成される反転基本クロック信号／ＢＣＬＫを受信し、それを反転させてＣＬＫ３信号を生成する。インバータ７４は、第２のドライバ４４から非反転基本クロック信号ＢＣＬＫを受信し、それを反転させて／ＣＬＫ３信号を生成する。第２のドライバ４４により生成されたＢＣＬＫおよび／ＢＣＬＫ信号は、ＤＡＣのセル全てに共通のものとして供給される互いに相補的な基本クロック信号を構成する。かくして、図６のクロック生成回路３４は、全てのセルに共通のものとして基本クロック信号を供給するためのグローバルクロック生成器として役立つ。各セル内のローカルクロックバッファ７０は基本クロック信号を受信し、これらをバッファして、その特定のセルのための互いに相補的なローカルクロック信号ＣＬＫ３および／ＣＬＫ３を生成する。かかるローカルクロックバッファの使用は、我々の英国同時係属特許出願第９８０４５８７. ５号の中でより詳細に記述されている通り、ＣＬＫ３および／ＣＬＫ３クロック信号上のジッタを低減させるためのさらなる措置である。
【００６８】
ちなみに、図８には示されていないものの、この実施例においては、クロックバッファ７０と同じ構造のさらなるローカルクロックバッファが各セルの第１のドライバ４２（グローバルクロック生成器の一部）と第１のラッチ２６との間に具備されている。こうしてそれぞれ遅延要素２８と第１および第２のラッチ２６および３２との間の２つのクロック経路のそれぞれの遅延が平衡化される。
【００６９】
個々のセルのために図８のラッチ区分回路内で講じられるさらなる措置は、それぞれのボンディングワイヤ８２および８４（概略的にコイルとして示されている）を介してラッチ区分の正の電源（ＬＡＴＣＨ  ＶＤＤ）およびラッチ区分のアース（ＬＡＴＣＨ  ＧＮＤ）に接続されている電源非結合回路８０を提供することである。この電源非結合回路８０は、正のボンディングワイヤ８２とセルの内部電源ラインＣＥＬＬ  ＶＤＤの間に接続されたＰ型トランジスタ８６を備える。このＰ型トランジスタ８６のゲートは、ＬＡＴＣＨ  ＧＮＤ電位に常時維持されるため、負のボンディングワイヤ８４に接続されている。
【００７０】
電源非結合回路８０はさらに、負のボンディングワイヤ８４とセルの内部アース供給ラインＣＥＬＬ  ＧＮＤの間に接続されたＮ型トランジスタ８８も備える。Ｎ型トランジスタ８８のゲートは、それがＬＡＴＣＨ  ＶＤＤ電位に常時維持されるように、正のボンディングワイヤ８２に接続される。内部電源ラインＣＥＬＬ  ＶＤＤとＣＥＬＬ  ＧＮＤとの間にはコンデンサ９０が接続されている。
【００７１】
第２のラッチ３２内のインバータ５６および５８および第２のドライバ４４内のインバータ７２および７４は、内部電源ラインＣＥＬＬ  ＶＤＤとＣＥＬＬ  ＧＮＤにより動力供給されている。第２のラッチ３２内のインバータ５２および５４は、ＤＩＧＩＴＡＬ  ＶＤＤおよびＤＩＧＩＴＡＬ  ＧＮＤから直接駆動される。
【００７２】
ここで図８のラッチ区分回路の動作について述べる。電源非結合回路８０内のトランジスタ８６および８８は、常時ＯＮ条件に維持され、電源変動に応じて抵抗が変動するそれぞれの抵抗要素として役立つ。電源非結合回路８０の動作については、我々の英国同時係属特許出願第９８０４５８７. ５号の中でより詳細に記述されている。
【００７３】
前述の通り、第２のラッチ３２は透過段階と保持段階をもつ。透過段階では、クロック信号ＣＬＫ３および／ＣＬＫ３はそれぞれハイレベルとロウレベルにある。この状態でスイッチ６０および６２は、出力信号ＴＳおよび／ＴＳがそれぞれ入力信号ＴＣＫおよび／ＴＣＫに追従するようにオンに切換えられる。透過段階の終わりで、クロック信号ＣＬＫ３および／ＣＬＫ３はそれぞれロウレベルおよびハイレベルに変化する。この時点で、スイッチ６０および６２はオフに切換わり、スイッチ６４および６６はオンに切換わる。この時点で、インバータ５６および５８の出力端は、スイッチ６０および６２がオフに切換えられたときにそれらがどの状態にあってもロックされる。
【００７４】
図８の回路において、第２のラッチ３２は半ラッチとして実現され得ることから、ラッチ区分電源により給電されるトランジスタの数は、全ラッチが用いられていた図４の回路に比べほぼ半分にされ、ラッチ区分の電源に注入される電流は低減される。かかる半ラッチの使用は、ディジタル区分内の第１のラッチ２６が透過段階中にその出力を変更しないので可能となっている。前述のとおり、透過段階中、ディジタル区分から流れるあらゆる寄生電流は、アナログ区分に対する直接的経路を有する。しかしながら、かかる寄生電流は全て第３のラッチ内の第１のインバータ対５２および５４により減衰され、それらがアナログ区分３０に達するのを妨げることになる。
【００７５】
図６〜８を参照しながら上述した実施例については、数多くの変形形態が可能である。第１、第２および入力の各々のラッチは、エッジトリガータイプのものに代え、透過タイプのものであり得る。また、あらゆるエッジトリガーのラッチが正のエッジでトリガーされる必要もない。正および負のエッジトリガーされたデバイスの混合を利用することも可能である。さらに、半ラッチ（ＳＲタイプといったようなクロック合わせされたフリップフロップ）または全ラッチ（ＤタイプのフリップフロップまたはＪＫフリップフロップ）の適切な設計を使用することができる。全ラッチはマスタースレーブタイプのものでありうる。
【００７６】
電源非結合回路８０が各セルについて提供されることも、不可欠ではない。また、各セルの中にローカルクロックバッファが存在する必要もない。第２のドライバ４４を全てのセルに共通な形で接続することができる。
図６は、アナログ回路に接続されたディジタル回路内のラッチ要素２６および３２を示しているが、これは不可欠のものではない。少なくとも１つのディジタル信号を受信し、次の段に対する出力されたディジタル信号の印加タイミングがクロック信号により制御されるような形で、この受信ディジタル信号から誘導された少なくとも１つのディジタル信号を出力する能力をもつかぎり、あらゆるタイプのクロック合わせされた要素を使用することができる。この受信されたおよび出力されたディジタル信号は、数が等しい必要はない。例えば、クロック合わせされた要素は、１つの出力ディジタル信号を生成するべく２つ以上の受信ディジタル信号を組合わせるための組合せ論理機能を有することができる。あるいは、異なるセル内の最終ディジタル信号が異なるアナログ回路入力に同時に印加されることも必ずしも必要でない。ある状況においては、最終ディジタル信号の時差的な印加が必要とされる可能性があるが、それでも異なる最終ディジタル信号がそのそれぞれの入力に印加されるときは入念に制御される必要がある。
【００７７】
図９は、図３の回路の１つのセルのアナログ回路ＡＣの一例の一部を示す。アナログ回路ＡＣは、定電流源９０および差動切換え回路１００を備える。差動切換え回路１００は、第１および第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｓ１およびＳ２を備える。トランジスタＳ１およびＳ２のそれぞれのソースは、電流源９０も同様に接続されている共通のノードＣＮに接続されている。トランジスタＳ１およびＳ２のそれぞれのドレインは、回路のそれぞれの第１および第２の加算出力端子ＯＵＴＡおよびＯＵＴＢに接続されている。この実施例において、全てのセルの出力端子ＯＵＴＡは合わせて接続され、セルのそれぞれの出力端子ＯＵＴＢは合わせて接続されている。
【００７８】
各トランジスタＳ１およびＳ２は、そのゲートに接続された対応するドライバ回路１０６1 および１０６2 を有する。セルの第２のラッチ３２により生成されたサーモメータ信号ＴＳおよび／ＴＳ（図６）は、それぞれドライバ回路１０６1 および１０６2 の入力に印加される。各々のドライバ回路は、その受信入力信号ＴＳまたは／ＴＳを緩衝し反転させて、その付随するトランジスタＳ１またはＳ２のための切換え信号ＳＷ１またはＳＷ２を生成し、かくして定常状態条件下で、トランジスタＳ１およびＳ２のうちの１つがオンでもう１つがオフとなるようにする。例えば、図２自体に表したとおり、入力信号ＴＳがハイレベル（Ｈ）を有し入力信号／ＴＳがロウレベル（Ｌ）を有するとき、トランジスタＳ１のための切換え信号ＳＷ１（ゲートドライブ電圧）はロウレベルＬにあり、トランジスタをＯＮにさせ、一方トランジスタＳ２のための切換え信号ＳＷ２（ゲートドライブ電圧）はハイレベルＨにあり、トランジスタをＯＦＦにさせる。かくして、この条件で、共通ノードＣＮ内に流れ込む電流Ｉは全て、第１の出力端子ＯＵＴＡへと流れ、第２の出力端子ＯＵＴＢへはいかなる電流も流れない。
【００７９】
入力信号ＴＳおよび／ＴＳが図９に示された状況からの相補的変化を受けるとき、トランジスタＳ１は、トランジスタＳ２がＯＮに切換わると同時にＯＦＦに切換わる。
アナログ回路の他の数多くの設計が使用可能であることがわかるだろう。例えば、我々の英国同時係属特許出願第９８００３８７. ４号にはその他の差動切換え回路が記述されており、我々の英国同時係属特許出願第９８００３６７. ６号には、ＤＡＣ  ＩＣ内で使用するためのその他のセルアレイおよびその他の混合信号ＩＣが記述されている。
【００８０】
バッファ回路に対し互いに相補的な基本クロック信号ＢＣＬＫおよび／ＢＣＬＫを分配するために２本のクロック分配ラインを使用する必要はない。単一のクロック分配ラインを使用することができる。しかしながら、２本のクロック分配ラインの使用には、クロック分配ラインが相補的変化を受けそのため（２本のクロック分配ラインが容量的に結合されている）基板に対するクロック信号変化による影響が少なくなるという利点がある。
【００８１】
当業者であれば、全てのセル内の第２のラッチ３２に、図８にあるような自身のバッファ回路７０を具備する必要はないことが理解できるであろう。例えば、２つ以上の第２のラッチ（例えば隣接するセル内の第２のラッチ）が同じバッファ回路７０を共有して、バッファ回路の合計数を減少させることができるようにすることも可能である。しかしながら、この場合、不可避的に、幾分かのデータ依存性ジッタが残るだろう。例えば、結果として隣接するセルの両方の中の第２のラッチが状態を変えることになるいくつかの入力ワード変化（高ローディング）、およびそれらのうちのいずれか一方が状態を変えるかまたはそのいずれも状態を変えないその他の入力ワード変化（中または低ローディング）が存在することになる。共通のバッファ回路を共有するラッチ間でのこれらの異なるローディングの可能性のため、ジッタが存在することになる。
【００８２】
異なるセルがそれぞれのクロックバッファ回路を有することは必要でない。また、セルの第２のラッチ３２およびクロックバッファ７０のための独自の個別の電源非結合回路８０を各セルに具備することも必要でない。複数のセルが、同じ電源非結合回路を共有することができ、あるいは電源非結合回路を全て削除することもできる。２つ以上のセルが同じクロックバッファ回路を共有するとき（上述のさらにもう１つの可能性）、給電目的のユニットを、これら２つ以上のセルの第２のラッチ３２とこれらのラッチにクロック信号を印加する共通のバッファ回路により形成することが可能である。
【００８３】
以上の実施例のいずれにおいても、ディジタル回路（図３の１０）がサーモメータ符号化信号を生成することは不可欠ではない。例えば、アナログ回路は、サーモメータ符号化信号が使用される場合のように組合せた形ではなく、むしろディジタル回路により生成されるディジタル信号に応じて個別に選択されうる。かくして、ディジタル回路により生成されるディジタル信号は、互いに排他的な選択信号でありうる。
【００８４】
異なる回路区分（ディジタル、ラッチおよびアナログ）に対し独立した形で給電を行うことは不可欠なことではない。望ましい場合には、共通の電源を全ての区分のために使用することができる。
以上の実施形態に関連して記述された措置は、タイミング感応性回路（特にアナログ回路）が、明確な時間瞬時に所定の動作を受けることができなくてはならないあらゆる状況において適用可能である。複数のこのようなタイミング感応性回路が必要とされる場合、以上の実施形態は、それらが単一の明確な時間瞬時において、そしてさらにはそれぞれの時差的（ただし明確な）な瞬時においてさえそれぞれの所定の動作を受けることができるようにすることができる。
【図面の簡単な説明】
【図１】従来のＤＡＣ  ＩＣの部分を示す図である。
【図２】２進入力ワードから誘導されたサーモメータ符号化信号を示す表である。
【図３】本発明の実施例を適用することのできるＤＡＣ  ＩＣの部分を示す図である。
【図４】図３のＤＡＣ  ＩＣにおいて使用するために従来考慮されたディジタル回路の部分を示す図である。
【図５】（Ａ）および（Ｂ）は、図４の回路の動作を説明する上で使用するためのそれぞれのタイミングダイアグラムである。
【図６】本発明を実施するディジタル回路の部分を示す図である。
【図７】（Ａ）および（Ｂ）は、図６の回路の動作を説明する上で使用するためのそれぞれのタイミングダイアグラムである。
【図８】図６のディジタル回路のラッチ区分の部分を、図６よりも詳しく示す図である。
【図９】本発明を実施するＤＡＣ  ＩＣにおいて使用するのに適したアナログ回路を示す回路図である。
【符号の説明】
１…ＤＡＣ
４…差動切換回路
２０…入力ラッチ
２２…グローバル復号器
２４…ローカル復号器
２６…第１のラッチ
３０…電流スイッチ
３２…第２のラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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