(57)【特許請求の範囲】
【請求項１】
基板上に、磁化容易軸が膜面垂直方向である第１磁性層と第２磁性層を含み該磁性層間に非磁性層が配された磁気抵抗素子を有する複数のメモリ素子と、
該磁気抵抗素子の前記基板に対向する側に設けられた複数のビット線と、
前記複数のビット線と交差する複数の書き込み線と、を有するメモリにおいて、
前記磁気抵抗素子が前記基板上にマトリックス状に形成され、該磁気抵抗素子に対応してＭＯＳ−ＦＥＴが形成され、前記磁気抵抗素子の一端とＭＯＳ−ＦＥＴのドレイン電極が接続され、前記磁気抵抗素子の他端と前記ビット線が接続されており、
各書き込み線は、前記ビット線の配列方向と平行な方向に隣接する２つの前記磁気抵抗素子の間で且つ前記隣接する２つの磁気抵抗素子の一方に近接して配されており、
第１の磁気抵抗素子の磁化状態を変化させる際に、前記第１の磁気抵抗素子に近接して配された書き込み線と、前記第１の磁気抵抗素子に隣接する磁気抵抗素子のうち、前記書き込み線の配列方向と平行な方向に隣接する磁気抵抗素子に接続されている前記ビット線と、に電流を流すことによって生じる磁界によって前記第１の磁気抵抗素子の磁化状態を変化させることを特徴とするメモリ。
【請求項２】
前記非磁性層が絶縁体であることを特徴とする請求項１に記載のメモリ。
【請求項３】
前記第１の磁気抵抗素子に隣接する磁気抵抗素子のうち、前記書き込み線の配列方向と平行な方向に隣接する２つの磁気抵抗素子に接続されている２本のビット線と１本の前記書き込み線に電流を流して、それらより発生する磁界によって前記第１の磁気抵抗素子の磁化状態を変化させることを特徴とする請求項１に記載のメモリ。
【請求項４】
前記書き込み線が、前記ビット線を兼用することを特徴とする請求項３に記載のメモリ。
【請求項５】
前記ＭＯＳ−ＦＥＴのソース領域は接地されており、前記磁気抵抗素子の抵抗値に対応した電位を前記ビット線に出力することによって情報を読み出すことを特徴とする請求項１に記載のメモリ。
【請求項６】
前記ＭＯＳ−ＦＥＴのソース領域に接地電極が接続されており、前記書き込み配線の配列方向に平行な方向に隣接する２つの磁気抵抗素子において前記接地電極が共有されていることを特徴とする請求項５に記載のメモリ。
【請求項７】
前記ＭＯＳ−ＦＥＴのソース領域は接地電極に接続され、前記書き込み線は該ソース領域と接続されており、該書き込み線は電流源もしくは接地電位に接続されていることを特徴とする請求項５に記載のメモリ。
【請求項８】
前記ＭＯＳ−ＦＥＴのドレイン領域上に自己整合的に形成されたドレイン電極の上に、前記磁気抵抗素子が配置され、該ドレイン領域の面積のうち、該ドレイン電極が占める面積が５０％以上であることを特徴とする請求項５に記載のメモリ。
【請求項９】
前記第１磁性層及び／または前記第２磁性層が、希土類鉄族合金からなることを特徴とする請求項１に記載のメモリ。
【請求項１０】
前記希土類鉄族合金のうち、希土類元素が、Ｇｄ、Ｔｂ、Ｄｙのうち、少なくとも一種の元素を含み、鉄族元素がＦｅ、Ｃｏのうち、少なくとも一種の元素を含むことを特徴とする請求項９に記載のメモリ。
【請求項１１】
前記第１磁性層と前記絶縁体からなる非磁性層との間と、前記第２磁性層と前記絶縁体からなる非磁性層との間の少なくともどちらか一方にＦｅ、Ｃｏのうち、少なくとも一つの元素を含む磁性層が設けられていることを特徴とする請求項１０に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗膜を用いた不揮発の固体メモリに関するものである。
【０００２】
【従来の技術】
磁性薄膜メモリ（ＭＲＡＭ）は半導体メモリと同じく稼働部のない固体メモリであるが、電源が断たれても情報を失わない、繰り返し書換回数が無限回、放射線が入射しても記録内容が消失する危険性がない等、半導体メモリと比較して有利な点がある。特に近年、スピントンネル効果（ＴＭＲ）を利用した磁性薄膜メモリは、従来から提案されている異方性磁気抵抗効果、スピン散乱型の巨大磁気抵抗効果（ＧＭＲ）を用いた磁性薄膜メモリと比較して大きな出力が得られるため注目されている。
【０００３】
たとえば、アメリカ合衆国特許、番号５９４０３１９では、図１１に示したような、半導体基板１上に、ソース領域２、ドレイン領域３、ゲート電極４が形成されたトランジスタと膜面内方向に磁化した磁気抵抗素子９、書きこみ線１０からなるメモリセルからなるデバイスの構造が開示されている。このメモリセルでは、半導体基板１に形成されたドレイン領域３上に、プラグ電極５、下部電極１４を介して、スピントンネル効果をもつ磁気抵抗膜９が接続され、さらにビット線６が接続されている。
【０００４】
このメモリセルにおいては、磁気抵抗膜９に記録する際には、その下部の書きこみ線１０とビット線６に電流を流して合成磁界を印加し、多数のメモリセルのうち、特定のメモリセルを選択して行う。ここで用いられている磁気抵抗膜は、磁性膜に面内磁化膜を用いているため、メモリセルの面積を小さくするに伴って、磁性層内部で生じる反磁界（自己減磁界）が無視できなくなり、記録保持する磁性層の磁化方向が一方向に定まらず不安定となってしまう。従って、上記構成の磁性薄膜メモリは、ビットセルを微細化するとともに安定に情報の保存ができない。このため、メモリ素子を小さくすることが難しい。これは、メモリ素子を１μｍ以下のサイズにするときに特に顕著になる。このため、面内磁化膜においては、磁化容易軸方向の長さが幅の少なくとも２倍以上、実際には４倍程度に設定することが必要となる。図１２は、図１１の構成のメモリセルを上面から見た場合の構造を示したものである。このため、図１２に示したように、セルの大きさが最低でも横幅３Ｆ（Ｆは最小加工寸法）、書き込み線方向が３Ｆ〜５Ｆ必要となり、位置あわせマージンなどを全く無視した場合でもセル面積が９×（Ｆの自乗）〜１５×（Ｆの自乗）と大きくなる。図２４ではソース電極が隣接セル間で共有化されている場合であるが、共有化しない場合にはセルの横幅は４Ｆとなりセル面積は１２×（Ｆの自乗）以上と、さらにセル面積は大きくなる。したがって、高集積化が不可能であるといった欠点を有していた。
【０００５】
そこで、本発明者は、特開平１１−２１３６５０において、図１３に示すような、垂直方向に磁化した磁性膜を用いた磁気抵抗素子（磁性薄膜素子）と電界効果トランジスタからなるメモリセルを開示した。垂直磁化膜は、サイズを小さくしても、上記のような問題が生じないため、高集積化が達成できる。図１３では、磁気抵抗素子の両側に書き込み線を設けて、互いに逆向きの電流を流して、２本の書き込み線からの垂直方向の合成磁界を印加して、磁気抵抗膜の磁化状態を変化させ、記録を行う。書き込み線は、１本でも原理的に動作するが、１本の書きこみ線に流せる電流は限られているため、垂直方向に磁界を印加できる書き込み線の本数が多いほど、大きな磁界を磁気抵抗素子の印加することができるため、磁性膜に保磁力の大きな物質を用いることが可能となり記録保存性の高いメモリを実現することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、この図１３の構成では、これらの書き込み線を配置するために、作成プロセスが複雑化する、また導電線の本数が多くなるなどの理由によってメモリセル面積が増大するという問題点があった。
【０００７】
【課題を解決するための手段】
本発明者は、上記課題に鑑み、磁気抵抗素子の抵抗値を検出するために磁気抵抗素子の上部に設けたビット線のうち、隣接のメモリ素子に接続されているビット線が、垂直磁化の磁気抵抗膜においては、磁化方向を決定する書き込み線として機能できることに着目した。本発明はこの隣接ビット線を記録時に使用することにより、書き込み線の本数を増やすことなく、より大きな垂直方向の磁界を磁気抵抗素子に印加できることが可能となり、一定の磁界を印加するために必要な書き込み線の本数を減らすことで、デバイス構造を簡素化し、同時に高い集積度のＭＲＡＭを実現することを目的とする。
【０００８】
そして上記目的は以下の構成により達成される。
（１）  基板上に、磁化容易軸が膜面垂直方向である第１磁性層と第２磁性層を含み該磁性層間に非磁性層が配された磁気抵抗素子を有する複数のメモリ素子と、該磁気抵抗素子の前記基板に対向する側に設けられた複数のビット線と、
前記複数のビット線と交差する複数の書き込み線と、を有するメモリにおいて、前記磁気抵抗素子が前記基板上にマトリックス状に形成され、該磁気抵抗素子に対応してＭＯＳ−ＦＥＴが形成され、前記磁気抵抗素子の一端とＭＯＳ−ＦＥＴのドレイン電極が接続され、前記磁気抵抗素子の他端と前記ビット線が接続されており、各書き込み線は、前記ビット線の配列方向と平行な方向に隣接する２つの前記磁気抵抗素子の間で且つ前記隣接する２つの磁気抵抗素子の一方に近接して配されており、第１の磁気抵抗素子の磁化状態を変化させる際に、前記第１の磁気抵抗素子に近接して配された書き込み線と、前記第１の磁気抵抗素子に隣接する磁気抵抗素子のうち、前記書き込み線の配列方向と平行な方向に隣接する磁気抵抗素子に接続されている前記ビット線と、に電流を流すことによって生じる磁界によって前記第１の磁気抵抗素子の磁化状態を変化させることを特徴とするメモリ。
【０００９】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態について詳細に説明する。
【００１０】
図１は、本発明のメモリの構造を示したものである。記号の無い部分は、基本的に絶縁体である。基板１０００上に、第１磁性層、非磁性層、第２磁性層からなる磁気抵抗膜Ｒ１１〜Ｒ３２があり、それらの上部には、ビット線６１〜６３が設けられている。この磁気抵抗膜によってメモリ素子が形成されている。下部にはプラグ電極６が設けられている。プラグ電極の先には、図示していないが電界効果トランジスタのドレイン電極に接続して、アクティブマトリックス構造とするか、もしくは、図３のように、上部のビット線と直交する様に下部ビット線を設けて単純マトリックス構造にしてもよい。またプラグ電極は必ずしも設ける必要は無い。
【００１１】
磁気抵抗膜の近傍には、絶縁膜を介して、書き込み線１０１、１０２がビット線と直交するように設けられており、磁気抵抗膜を構成する第１磁性層、第２磁性層は、膜面垂直方向に磁化している。
【００１２】
本発明のメモリに用いる磁気抵抗膜は、第１磁性層と第２磁性層が非磁性層を挟んで積層された構成のものであり、ここでは非磁性層として絶縁体を用いたスピントンネル膜構成を呈するものを例にとって説明するが、これに限られるものではない。第１磁性層と第２磁性層は、膜面垂直方向に主たる磁化方向を有する。このような磁性層としては、希土類元素と鉄族元素の合金（ＲＥ−ＴＭ）が適しており、具体的には、ＧｄＦｅ、ＧｄＦｅＣｏ、ＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦｅ、ＤｙＦｅＣｏなどが良い。また、これら以外に、ＰｔＣｏ、ＰｄＣｏやＣｏＣｒなどを用いても良く、膜面垂直方向に主たる磁化方向をもつものであればこれらに限られるものではない。しかし、希土類鉄族合金が、室温で非晶質を呈し、これにより結晶体を用いた場合にみられるような、粒界ノイズ等が無く電気ノイズが低減できるため、より望ましい。
【００１３】
また、第１磁性層と絶縁層、第２磁性層と絶縁層の間には、抵抗変化率が大きく、第１磁性層もしくは第２磁性層と磁気的に結合するような磁性層を挟むとより望ましい。このような磁性層の例としては、Ｆｅ、Ｃｏ、ＦｅＣｏなどが挙げられる。磁気的な結合としては、交換結合と静磁結合が考えられ、このどちらを用いても良いが、交換結合を利用するのがより望ましい。
【００１４】
再生は電流を膜面に対して垂直に流し、トンネル現象によって第１磁性層から第２磁性層へ電子が移動することを利用して行なう。磁性膜中の伝導電子はそのスピンを保ったままトンネルするため、両磁性層の磁化状態によってトンネル確率が変化し、それが電気抵抗の変化となって現れる。したがって、磁気抵抗膜の積層方向の抵抗は、第１磁性層と該第２磁性層の磁化の相対角度によって異なる。より具体的には、平行の場合は抵抗が小さく、反平行の場合は抵抗が大きくなる。また、上向きスピンと下向きスピンの状態密度の差が大きい方がこの抵抗値は大きくなり、より大きな再生信号が得られるため、絶縁膜の上下の磁性層はスピン分極率の高い磁性材料を用いることが望ましい。例えば、フェルミ面における上下スピンの偏極量が大きいＦｅ、Ｃｏなどを主成分として選定してなる。
【００１５】
第１磁性層及び第２磁性層の膜厚は、２ｎｍ以上で５０ｎｍ以下であることが望ましい。これは磁性層の膜厚が２ｎｍ以下となると、サブミクロンにメモリ素子を微細化した際に第１磁性層、第２磁性層の体積が小さくなりそれに応じて各層の垂直磁気異方性エネルギーが低下し、各層の磁化の保持機能が低下してしまうためである。また、より望ましくは５ｎｍ以上が良い。また磁性層の膜厚が５０ｎｍ以上となるとセルの抵抗値が大きくなりすぎる等の問題があるため、５０ｎｍ以下が望ましい。
【００１６】
非磁性層は、スピントンネル構造の磁気抵抗膜に場合においては電子がスピンを保持してトンネルするために、絶縁層でなければならない。非磁性膜の全部が絶縁層であっても、その一部が絶縁層であってもよい。絶縁層の例としては非磁性金属膜を酸化させた酸化膜がよく利用される。例えばＡｌ膜の一部を空気中もしくは真空中でプラズマ酸化によって生成されたＡｌ２Ｏ３層などが例として挙げられる。他に、窒化アルミニウムＡｌＮｘ、酸化シリコンＳｉＯｘ、窒化シリコンＳｉＮｘ、ＮｉＯｘが例として挙げられる。好ましくは、酸化アルミニウムＡｌＯｘがよい。それは、スピントンネル構造においては第１磁性層と第２磁性層の伝導電子のエネルギーに、適切なポテンシャルバリアーが存在することが必要であり、ＡｌＯｘはこのバリアーを得ることが容易で、製造プロセスも簡易なためである。
【００１７】
また、前記非磁性層は数ｎｍ程度の均一な層であって、その絶縁部分の膜厚は０．５ｎｍ以上３ｎｍ以下であることが望ましい。これは、０．５ｎｍ未満である場合、第１磁性層と第２磁性層が電気的にショートしてしまう可能性があるからであり、３ｎｍを超える場合、電子のトンネル現象が起きにくくなるからである。さらに、望ましくは、１ｎｍ以上２．５ｎｍ以下であることが望ましい。
【００１８】
記録は、第１、２磁性層の近傍に置かれた書き込み線に電流を流し、それによって発生する磁界によって第１磁性層もしくは第２磁性層の磁化を反転させて行う。電流の方向によって、上向きもしくは下向きの磁界が発生しスピンの向きを上向きもしくは下向きにすることができる。
【００１９】
書き込み線は、磁気抵抗膜に垂直に磁界がかかるように、電流を流すことができるようにする。このためには、書き込み線は、膜面と平行に電流が流れるように配置する。書き込み線と磁気抵抗膜が電気的に接続され、再生時に磁性薄膜素子に流す電流が書き込み線に洩れて再生信号が劣化することを防ぐために書き込み線と磁気抵抗膜との間には絶縁膜が設けられる。書き込み線と磁気抵抗膜の間隔は、長い場合には十分な磁界を印加することができず、短い場合には、書き込み線と磁気抵抗膜の間で絶縁破壊が生じたりトンネル電流が流れる恐れがあるため少なくとも１ｎｍ以上５００ｎｍ以下で、望ましくは、５ｎｍ以上１００ｎｍ以下とするのがよい。
【００２０】
また、メモリ素子をマトリックス状に配置すると、書き込み線近傍の磁気抵抗膜に同様に磁界がかかる。このため、上述したように、ビット線にも電流を流して、交差する磁気抵抗膜のみに大きな合成磁界がかかるようにして、特定のメモリセルを選択する。
【００２１】
ここで記録方法に関して図１を用いて更に詳細に説明する。例えば図１において磁気抵抗素子Ｒ３１の磁化状態を変化させるとすると、まず書き込み線１０１に矢印の方向に電流を流す。すると、書き込み線近傍にある磁気抵抗素子Ｒ１１、Ｒ２１、Ｒ３１には、上向きの磁界が印加される。磁気抵抗素子Ｒ１２、Ｒ２２、Ｒ３２には、書き込み線１０１からの距離が離れているため、十分な磁界が印加されない。次にビット線６２に矢印の方向に電流を流す。すると、磁気抵抗素子Ｒ３１、Ｒ３２には上向きの磁界が印加される。また、磁気抵抗素子Ｒ１１、Ｒ１２には、下向きの磁界が印加される。よって、磁気抵抗素子Ｒ３１にのみ、強い上向きの磁界が印加され、その他の磁気抵抗素子には、充分な磁界が印加されないことになる。よって、磁性層の持つ磁化反転磁界を、書き込み線からの磁界と隣接するビット線からの合成磁界との間に設定しておけば、マトリックス状に配置された多数の磁気抵抗素子の中から、特定の素子のみの磁化状態を変化させることが可能となる。
【００２２】
なお、書き込み線とビット線に電流を流す順番は、逆でもよく、また書き込み線とビット線に同時に電流を流しても良い。また、上述では、書き込み線１０１と磁気抵抗素子の距離が、磁気抵抗素子Ｒ１１に近く、Ｒ１２に遠い場合について示したが、同じ距離にあっても、例えば、書き込み線１０１と磁気抵抗素子Ｒ１２、Ｒ２２、Ｒ３２間との間に、磁界を遮断するような物体、例えば、パーマロイなどの軟磁性膜を置いて、書き込み線１０１から発生する磁界の強さを制御することによって、磁気抵抗素子Ｒ１２、Ｒ２２、Ｒ３２には、十分な磁界が印加されないようにしてもよい。
【００２３】
また、図４に示すように書き込み線と、隣接する１本のビット線と、記録を行なうメモリ素子の上部に接続されたビット線と、に電流を流してメモリ素子の特定を行ない記録を行なってもよい。
【００２４】
従来、書き込み線１０１を磁気抵抗素子Ｒ３１の左側にもう一本設けなければ、２本の合成磁界を印加することはできなかったが、本発明においてはデバイス構造を複雑化することなく、２本の導電線による垂直方向の合成磁界を磁気抵抗素子に印加することが可能になる。
【００２５】
また、本発明の垂直磁化膜を用いた磁気抵抗素子では、１μｍ以下に微細化しても、スピンカーリングが生じることが無い。このため、本発明の磁気抵抗膜は、幅と長さの比を１とすることができ、幅（＝長さ）を０．５μｍ、０．２μｍ、０．１μｍ、０．０５μｍと、小さくしても、磁化の保存性が失われることが無い。このため、従来の面内磁化膜を用いた磁気抵抗膜を
使ったＭＲＡＭと比較して、セル面積を小さくすることが可能となり、集積度を高めることができる。
【００２６】
次に本発明のメモリ素子の再生方法に関して詳細に説明する。ここでは特にスピントンネル効果（ＴＭＲ）を利用した磁気抵抗膜を例にあげて説明するが磁気抵抗効果を発現するものであればこれに限られるものではない。ＴＭＲとは、トンネル絶縁膜をソフト層（保磁力が小さい強磁性層）とハード層（保磁力が大きい強磁性層）によって挟み、両層の磁化方向が平行な場合と、反平行の場合で、貫通電流を流した際の抵抗値が異なるという現象を発現する。
【００２７】
一般にＭＲＡＭにおいて、情報を読み出す方法としては絶対検出法と差動検出法の２種類がある。まず絶対検出法について説明する。絶対検出法を行う際に用いられる磁気抵抗膜の構成は「メモリ層（第１磁性層）／非磁性層／ピン層（第２磁性層）」であり、第１磁性層を磁化情報が保存されるメモリ層、第２磁性層を保存時、記録時、再生時のいずれの状態でも常に決められた一定の方向に磁化が配向したピン層とする。例えば、“０”、“１”のデータを、第１磁性層の磁化の上向き、下向きにそれぞれ対応させる。情報の記録は書き込み線に流す電流による発生磁界によって第１磁性層の磁化を反転させて行う。こうすれば、“０”のときは抵抗値が小さく、“１”の場合は抵抗値が大きくなるので、再生時は磁性層の磁化反転は行わずに抵抗の絶対値で情報の検出を行うことができる。このため、再生時に抵抗値の変化を検出するための磁化反転を行う必要がなく、高速で、かつ、小さい消費電流で再生を行うことができる。上述の説明では第２磁性層のスピンの向きを上向きとしたが、下向きでもよく、また、“０”、“１”のデータを第１磁性層の磁化の向きを下向き、上向きに対応させてももちろん良い。
【００２８】
また、第１磁性層、第２磁性層ともに磁性材料としては、前述のＲＥ−ＴＭ材料を用いることができるが、ピン層である第２磁性層は、特に保磁力が高いＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦｅ、ＤｙＦｅＣｏなどが望ましい。
【００２９】
第１磁性層の保磁力は低すぎると、メモリ性能が劣化し、高すぎると記録電流を大きくする必要があるので、５Ｏｅ以上で５０Ｏｅ以下が望ましい。第２磁性層の保磁力は低すぎると記録再生時に磁化反転する恐れが生じ、高すぎるとスピンを一方向に配向させる初期化作業が困難であるため、２０Ｏｅ以上で２０ｋＯｅ以下にすることが望ましい。また、第１磁性層の保磁力は第２磁性層の保磁力の半分程度にすることが望ましい。
【００３０】
次に差動検出法について説明する。差動検出法に用いられるメモリ素子の構成は「検出層（第１磁性層）／非磁性層／メモリ層（第２磁性層）」であり、第２磁性層は情報が保存されるメモリ層として、第１磁性層は、第２磁性層に保存された情報を、磁気抵抗効果を利用して読み出すために設けられている。“０”、“１”のデータを、第２磁性層の磁化の上向き、下向きにそれぞれ対応させる。記録は記録電流による発生磁界によって第２磁性層の磁化を反転させて行う。
【００３１】
読み出しは、書き込み線に記録時よりも弱い電流、もしくは書き込み線を２本設けて１本の書き込み線にのみ電流を流すなどして、記録時よりも小さい磁界を発生させて、メモリ層の磁化は反転させずに検出層の磁化のみを反転させる。これによって、抵抗値が“０”の場合は小から大へ、“１”の場合は大から小に変化するので、抵抗値変化により記録情報を検出することができる。
【００３２】
差動検出法は、微分検出法等を用いて微少な信号変化でも検出できるため、検出感度のよい再生を行うことができる。
【００３３】
第１磁性層、第２磁性層ともに磁性材料としては、希土類−鉄族合金（ＲＥ−ＴＭ）材料を用いることができるが、どちらの層も記録再生時に磁化反転させるため、より保磁力の低いＧｄＦｅ、ＧｄＦｅＣｏなどが望ましい。第１磁性層の保磁力は低すぎると、再生信号が劣化し、高すぎると再生電流が大きくなるので、２Ｏｅ以上で２０Ｏｅ以下が望ましい。第２磁性層の保磁力は低すぎるとメモリ性能が劣化し、高すぎると記録電流が高くなるので、５Ｏｅ以上で５０Ｏｅ以下にすることが望ましい。また、第１磁性層の保磁力は第２磁性層の保磁力の半分程度にすることが望ましい。
【００３４】
【実施例】
以下、本発明の実施例について具体的に説明する。
【００３５】
（実施例１）
図２に本実施例に用いた本発明のメモリの構造を示す。本実施例においては隣接ビット線のうち、両側のビット線と書き込み線とを用いる。例えば、図２において、磁気抵抗素子Ｒ２２の磁化状態を変化させる場合について説明する。隣接のビット線６１と６３の各々に、矢印で示したように逆方向に電流を流す。すると、ビット線６２の下部に位置する磁気抵抗素子には、上向きの合成磁界が印加される。さらに、書き込み線１０２にも、矢印で示した向きに電流を流すと、ビット線６２の下部に位置する磁気抵抗素子のうち、Ｒ２２には他の磁気抵抗素子よりも大きな上向きの磁界が印加される。
【００３６】
これらの電流の向きを逆にすれば、下向きの磁界を印加することができる。本実施例の磁気抵抗素子には、垂直方向に磁化した磁性膜を用いているため、マトリックス状に配置した多数のメモリ素子のうち、特定のメモリ素子のみの磁化状態を変化させることが可能となる。
【００３７】
なお、書き込み線とビット線に電流を流す順番は、逆でもよく、また書き込み線とビット線に同時に電流を流しても良い。
【００３８】
また本実施例においては、書き込み線が隣接する磁気抵抗素子の中間にあり、ビット線間隔が一様であっても、例えば書き込み線１０２−磁気抵抗素子Ｒ２２間と書き込み線１０２−磁気抵抗素子Ｒ２３間の距離が同じで、ビット線６１と６２、６２と６３の間隔が同じであっても、マトリックス状に配置されたメモリセル中の特定の磁気抵抗素子の磁化状態を変化させることができる。よって集積度の高いメモリを実現することができる。
【００３９】
以下述べたように本実施例によれば、デバイス構造を複雑化することなく、３本の導電線による垂直方向の合成磁界を磁気抵抗素子に印加することが可能となる。
【００４０】
（実施例２）
図５に本実施例に用いた本発明のメモリの構造例を示す。図５はメモリ素子の下部に電界効果トランジスタを付与した構造の断面図を示したものである。図１、２、３と同様に、記号の記載の無い部分は、基本的に絶縁体部分を示す。半導体基板１には、ドレイン領域３、ソース領域２、ゲート電極４からなるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；電界効果型トランジスタ）が形成されている。そして、磁気抵抗素子９は、プラグ電極５を介して、前記電界効果トランジスタのドレイン電極１３に接続されている。
【００４１】
本実施例によれば、デバイス構造を複雑化することなく、２本もしくは３本の導電線による垂直方向の合成磁界を磁気抵抗素子に印加することが可能になる。多数のメモリセルをマトリックス状に配置して、書き換え速度が速い大容量のャｃ鰍するためには、本実施例に示したような、電界効果トランジスタを付与する構造が望ましい。これは、単純マトリックス型では、各磁気抵抗素子にダイオードを設けることが実質的に必要であるが、このダイオードはキャパシタンスの容量成分を持つため、情報再生時に信号の立ち上がりが遅くなるためである。但し、この速度の遅れが許容できる範囲内での使用形態であれば、単純マトリックス型においてもメモリセルの占有面積を小さくすることができ高集積度が達成できる。
【００４２】
（実施例３）
図６に本実施例において用いた本発明のメモリの構造例を示す。図６はメモリ素子の下部に電界効果トランジスタを付与した構造において隣接するメモリセル間においてソース領域を共有化した構造の断面図である。本実施例においては磁気抵抗素子の抵抗値を検出する際に、ビット線の端部に一定電位を印加し、電界効果トランジスタのソースを接地電位とすることによって、磁気抵抗素子の抵抗値に対応した電位が、ビット線のもう片方の端部に出力され、この電位を参照電位と比較することで、検出を行なう。本実施例のようにソース電極を隣接セルとで共有化することによって、ソース電極の本数を減らすことができ構造を簡略化することが可能となる。つまり、本実施例によれば、デバイス構造を複雑化することなく、２本もしくは３本の導電線による垂直方向の合成磁界を磁気抵抗素子に印加することが可能となり、さらに、メモリ素子の下部に電界効果トランジスタを設けた場合においても、ソース電極の本数を少なくすることが可能となる。
【００４３】
（実施例４）
図７に本実施例に用いた本発明のメモリの構造例を示す。本実施例はメモリ素子の下部に電界効果トランジスタを付与し、隣接するメモリセル間において書き込み線を共有化した構造となっている。半導体基板１には、ドレイン領域３、ソース領域２、ゲート電極４からなるＭＯＳ−ＦＥＴが形成されており、ソース領域２は、隣接の電界効果トランジスタ間で共有化されている。共有化されていない電界効果トランジスタどうしは、シャロートレンチアイソレーション１１によって、電気的に分離されている。
【００４４】
電界効果トランジスタのドレイン領域３には、プラグ電極５を介して、ドレイン領域３の直上の位置に、膜面垂直方向に磁化した磁気抵抗膜９が接続され、さらにビット線６に接続されている。ソース電極１２には、図示していないが接地配線が設けられている。また、磁気抵抗膜９の側部に、絶縁体を介して書き込み線１０が設けられている。書き込み線１０、ゲート線４、ソース電極に接続された接地配線は、紙面の垂直方向に伸びている。ビット線は紙面の平面方向に伸びている。図８に、図７のメモリ構造を平面図で示す。磁気抵抗膜Ｒ１１〜Ｒ１６がビット線６１に接続されており、同様にＲ２１〜Ｒ２６がビット線６２に、Ｒ３１〜Ｒ３６がビット線６３に、Ｒ４１〜Ｒ４６がビット線６４に、Ｒ５１〜Ｒ５６がビット線６５に、Ｒ６１〜Ｒ６６がビット線６６に、接続されている。ビット線、書き込み線はそれぞれ、図２に記載されているものと対応している。また、シャロートレンチアイソレーション領域１１１、１１２は図２における書き込み線１０１、１０２、１０３、と平行に配されている。また、ビット線６１とビット線６２間にもシャロートレンチアイソレーション領域が設けられており、他のビット線間も同様である。
【００４５】
本実施例の記録方法を図８を参照して説明する。例えば図８の点線で囲まれた部分のＲ３３を含むメモリセルに記録を行なうとする。書き込み線１０２に矢印の方向に電流を流すと、Ｒ１３〜Ｒ６３に上向きの磁界が、Ｒ１４〜Ｒ６４には下向きの磁界が印加される。同時に、隣接のビット線６２と６４に矢印で示すように、互いに逆方向に電流を流す。こうすると、磁気抵抗膜Ｒ３１〜Ｒ３６には、それぞれのビット線からの上向きの合成磁界が印加される。このため、磁気抵抗膜Ｒ３３のみに、強い上向きの磁界が印加されることになる。磁界の方向は、電流の方向によって上もしくは下に変更することができ、電流を流す書き込み線を選ぶことによって特定のメモリセルのみに、情報の記録を行うことができる。
【００４６】
再生方法に関して図８を参照して更に詳細に説明する。例えば図８において磁気抵抗膜Ｒ３３を含むメモリセルの読み出しを行うとすると、まず記録時と同様に書き込み線１０２と隣接のビット線６２と６４に矢印の方向に電流を流す。そうするとＲ３３には、上向きの磁界が印加される。記録時よりも電流値を小さくすれば、メモリ層の磁化方向はそのままで、検出層の磁化のみを反転させることができる。また、印加磁界の方向は、電流の方向によって上もしくは下に変更することができるので、正負の電流パルスを流せば、検出層の磁化を反転させ、そのときに生じる抵抗の変化をビット線６３で検出すれば良い。なお、“０”、“１”のデータを第２磁性層の磁化を下向き、上向きに対応させても良い。メモリ素子に印加される磁界の大きさは０．２μｍの設計ルールの半導体加工設備を用いて、幅０．３μｍ、厚み０．４μｍの書き込み線に、電流２．４ｍＡ（電流密度２０ｍＡ／μｍ２）を流し、幅０．２μｍ、厚み０．４μｍのビット線に、電流０．８ｍＡ（電流密度１０ｍＡ／μｍ２）を流した場合に、厚み方向に配線の中心から０．２μｍ離れた地点では、磁性膜に約１５Ｏｅの磁界が印加される。このとき、隣接のメモリセルには、１０Ｏｅ以下の磁界しか印加されない。
【００４７】
また０．２μｍの設計ルールの半導体加工設備を用いて、０．４μｍ、厚み０．３μｍの書き込み線に、電流２．４ｍＡ（電流密度２０ｍＡ／μｍ２）を流し、幅０．２μｍ、厚み０．２μｍのビット線に、電流０．８ｍＡ（電流密度２０ｍＡ／μｍ２）を流すと、磁界発生点までの距離が書き込み線の中心から０．３５μｍ、ビット線の中心からの距離が０．１０μｍの地点では、１３  Ｏｅ印加される、周囲のメモリセルでは、平均８  Ｏｅ以下の磁界しか印加されない。
【００４８】
本実施例の構造においては、書き込み線を隣接する左右のメモリセルで共有化して簡略化した構造にしても、その他の書き込み線を新たに設ける必要が無いので、デバイス構造を簡単にすることができる。また、３本の導電線を用いて、メモリ素子に垂直方向の磁界を印加するので、大きな磁界を印加することができるので、情報の保存性を向上させるためにメモリ素子に保磁力の大きなものを選択する際にも情報の書き込みを行なうことができる。
【００４９】
（実施例５）
図９に、本実施例に用いた本発明のメモリの構造例を示す。本実施例は電界効果トランジスタを付与した本発明のメモリにおいて書き込み線が接地電極と一体化している構造となっている。書き込み線１０は、電界効果トランジスタのソース領域に接続された接地電極１２と接続されて一体化されている。書き込み線１０は、紙面垂直方向に伸びており、端部には電界効果トランジスタなどのスイッチング素子が接続されており、接地電位もしくは電流源のどちらかに接続されるようになっている。このうち電流源は、書き込みに必要な電流を流すことが可能な電流源である。そして、読み出し動作を行う場合は、接地電位として、書き込み動作を行う場合は、電流源に接続する。
【００５０】
この構造では、書き込み線を接地配線と共通化しているため、書き込み線を新たに配置する必要が無い。このため、デバイス構造が簡略化できる。
【００５１】
（実施例６）
図１０に本実施例に用いた本発明のメモリの構造例を示す。本実施例においてはメモリ素子の下部に電界効果トランジスタを付与した構造においてドレイン電極を自己整合的に形成した構造を示している。図１のデバイス構造においては、ドレイン領域３にプラグ電極５を立てるときに、位置合わせ時のずれがＦ（最小加工寸法）あるとすると、３Ｆの幅を取る必要があり、ドレイン領域３の面積は、９×（Ｆの自乗）が必要となる。これに対して、本実施例のデバイス構造においては、ドレイン電極１３が自己整合的に形成されているため位置合わせマージンが不要で、ドレイン領域３とドレイン電極１３との位置あわせマージンを、原理的に０にでき、ドレイン領域３の面積を１×（Ｆの自乗）にすることができる。したがって、本実施例のメモリにおいては、ドレイン領域の面積中、ドレイン電極が閉める面積の割合を少なくとも５０％以上となり、メモリ素子の面積を小さくすることができ、よりセル面積を小さくすることが可能となる。更にメモリの小型化するためには面積比は、６０％以上が望ましく、さらに望ましくは８０〜９０％以上にするとよい。
【００５２】
【発明の効果】
本発明のメモリおよび記録再生方法を用いれば、簡素化されたデバイス構造で高集積なメモリを実現することができる。
【図面の簡単な説明】
【図１】本発明のメモリのデバイス構造の一例を示す図
【図２】本発明のメモリのデバイス構造の一例を示す図
【図３】本発明のメモリのデバイス構造の一例を示す図
【図４】本発明のメモリのデバイス構造の一例を示す図
【図５】本発明のメモリの一例の断面図
【図６】本発明のメモリの一例の断面図
【図７】本発明のメモリの一例の断面図
【図８】本発明のメモリの一例の平面図
【図９】本発明のメモリ素子の一例の断面図
【図１０】本発明のメモリ素子の一例の断面図
【図１１】従来のメモリ素子の断面図
【図１２】従来のメモリ素子の平面図
【図１３】従来の垂直磁化膜を用いたメモリの図
【符号の説明】
１  半導体基板
２  ソース
３  ドレイン
４  ゲート電極
５  プラグ
６  ビット線
７  プラグ
８  ワード線
９  磁気抵抗素子
１０  書き込み線
１１  シャロートレンチアイソレーション領域
１２  ソース電極
１３  ドレイン電極
Ｒ１１〜Ｒ６６  磁気抵抗素子
１０１、１０２、１０３  書き込み線
１１１、１１２  シャロートレンチアイソレーション領域
６１〜６６  ビット線
１０００  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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