(57)【特許請求の範囲】
【請求項１】
所与の数の出力側（Ａｊ，ｊ＝１，２，．．．ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，．．．；Ａ￣ｊ）を具備し、
第１の出力側（Ａｎ；Ａ￣ｎ）を選択するために用い、この選択を、この出力側（Ａｎ；Ａ￣ｎ）だけが、２つの論理的に区別可能な状態（”１”，”０”）のうちの一方の所定の状態（”１”）をとり、これに対してその他のすべての出力側（．．．Ａｎ−２，Ａｎ−１，Ａｎ＋１，Ａｎ＋２．．．；．．．Ａ￣ｎ−２，Ａ￣ｎ−１，Ａ￣ｎ＋１，Ａ￣ｎ＋２．．．）は他方の論理状態（”０”）をとりかつ選択されないように行い、
論理状態（”１”）を、出力側（Ａｎ；Ａ￣ｎ）からこの出力側（Ａｎ；Ａ￣ｎ）に最も近く隣接する出力側（Ａｎ＋１；Ａ￣ｎ＋１）へ、クロック信号（Φ１，Φ２，Φ３，Φ４，Φ）を入力することによりシフトするために用い、従ってこのシフトの後に、前記最も近く隣接する出力側（Ａｎ＋１；Ａ￣ｎ＋１）は前記論理状態（”１”）をとりかつ選択された出力側となり、これに対して前記出力側（Ａｎ；Ａ￣ｎ）を含むすべてのその他の前記出力側（．．．Ａｎ−２，Ａｎ−１，Ａｎ，Ａｎ＋２．．．；．．．Ａ￣ｎ−２，Ａ￣ｎ−１，Ａ￣ｎ，Ａ￣ｎ＋２．．．）は前記他方の論理状態（”０”）をとりかつ選択されず、
それぞれの出力側（．．．Ａｎ−２，Ａｎ−１，Ａｎ，Ａｎ＋１，Ａｎ＋２．．．；．．．Ａ￣ｎ−２，Ａ￣ｎ−１，Ａ￣ｎ，Ａ￣ｎ＋１，Ａ￣ｎ＋２．．．）に個別にそれぞれ１つのスタティックメモリ（１）が割当てられ、前記スタティックメモリ（１）のそれぞれは、それぞれ一対の互いに相補的なメモリ端子（Ｑ，Ｑ￣）を有し、この場合の配置を、この対の端子（Ｑ，Ｑ￣）が常に２つの相互に異なって記憶されている論理状態（”１”，”０”；”０”，”１”）にあるように行い、
それぞれのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）が、このメモリ（１）に割当てられている１つの前記出力側に接続され、
それぞれのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されているシフト回路（２）が、前記メモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に一方の論理状態（”１”）を印加するためと、前記論理状態（”１”）を、前記メモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）からこのメモリ（１）に最も近く隣接するメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）へ、少なくとも１つのクロック信号（Φ）を入力することによりシフトするために設けられ、前記シフト回路（２）は同時に、前記一方の論理状態（”１”）にある所定のメモリ端子（Ｑ；Ｑ￣）を有するその都度のメモリ（１）を除いて、すべてのその他のメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）が前記他方の論理状態（”０”）をとるようにする
ポインタ回路において、
シフト回路（２）が、メモリ（１）ごとにこのメモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）を有し、前記スイッチ（Ｓ）がこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）と電位（ＶＳＳ；）を印加するための端子（１０）との間に挿入接続されており、前記スイッチ（Ｓ）は、スイッチ（Ｓ）を選択的に閉成する及び／又は遮断するための切換え信号を印加するための制御入力側（２０）を有し、
前記シフト回路（２）は、メモリ（１）ごとにこのメモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）を有し、前記スイッチ（Ｓ）がこのメモリ（１）の他方のメモリ端子（Ｑ￣：Ｑ）と電位（Φ１，Φ２，Φ３，Φ４，Φ）を印加するための端子（１０）との間に挿入接続されており、前記スイッチ（Ｓ）は、前記スイッチ（Ｓ）を選択的に閉成する及び／又は遮断するための切換え信号を印加するための制御入力側（２０）を有する
ことを特徴とするポインタ回路。
【請求項２】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では電位（ＶＳＳ；Φ３，Φ４）を印加するための端子（１０）に接続されており、
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されており、他方ではクロック信号（Φ１，Φ２）を印加するための端子（１０）に次のように接続されており、すなわちこれらのスイッチ（Ｓ）が順番に交互に一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）と他方のクロック信号（Φ２，Φ１）を印加するための端子（１０）とに接続されており、
メモリ（１）の前記所定のメモリ端子（Ｑ；Ｑ￣）は、このメモリ（１）に最も近く隣接する一方のメモリ（１）に割当てられこの最も近く隣接するスイッチ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されているスイッチ（Ｓ）の制御入力側（２０）と接続され、さらに前記メモリ（１）に最も近く隣接する他方のメモリ（１）に割当てられこの最も近く隣接する他方のメモリ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されているスイッチ（Ｓ）の制御入力側（２０）と接続されている、請求項１に記載のポインタ回路。
【請求項３】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では基準電位（ＶＳＳ）を印加するための端子（１０）に接続されている、請求項２に記載のポインタ回路。
【請求項４】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では一方の更なるクロック信号（Φ３，Φ４）を印加するための端子（１０）に次のように接続されており、すなわちこれらのスイッチ（Ｓ）が順番に交互に更なるクロック信号（Φ３，Φ４）を印加するための端子（１０）と、他方の更なるクロック信号（Φ４，Φ３）を印加するための端子（１０）とに接続されている、請求項２に記載のポインタ回路。
【請求項５】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では所定の基準電位（ＶＳＳ）を印加するための端子（１０）に接続されており、
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）は、一方ではこのメモリ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されており、他方ではクロック信号（Φ１，Φ２）を印加するための端子（１０）に次のように接続されており、すなわちこれらのスイッチ（Ｓ）が順番に交互に一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）と他方のクロック信号（Φ２，Φ１）を印加するための端子（１０）とに接続されており、
メモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）が、当該メモリ（１）に最も近く隣接するメモリ（１）に割当てられこの最も近く隣接するメモリ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されているスイッチ（Ｓ）の制御入力側（２０）に接続されており、
それぞれのスイッチ（Ｓ）の制御入力側（２０）が、一方の更なるクロック信号（Φ３，Φ４）を印加するための端子（１０）に次のように接続されており、すなわちこれらのスイッチ（Ｓ）の制御入力側（２０）が順番に交互に一方の更なるクロック信号（Φ３，Φ４）を印加するための端子（１０）と、他方の更なるクロック信号（Φ４，Φ３）を印加するための端子（１０）とに接続されている、請求項１に記載のポインタ回路。
【請求項６】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）に次のように接続されており、すなわちこれらのスイッチ（Ｓ）が順番に交互に一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）と、他方のクロック信号（Φ２，Φ１）を印加するための端子（１０）とに接続されており、
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の他方のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では所定の基準電位（ＶＳＳ）を印加するための端子（１０）に接続されており、
メモリ（１）の所定のメモリ端子（Ｑ）に接続されている制御可能なスイッチ（Ｓ）に供給される一方のクロック信号（Φ１，Φ２）を印加するために用いられる端子（１０）が、制御可能な中間スイッチ（Ｓ１）を介して、このメモリ（１）に最も近く隣接するメモリ（１）の他方のメモリ端子（Ｑ￣）に接続されており、
メモリ（１）の前記所定のメモリ端子（Ｑ）が、このメモリ（１）の所定のメモリ端子（Ｑ）に接続されている制御可能なスイッチ（Ｓ）に供給される一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）と該メモリ（１）に最も近く隣接する前記メモリ（１）の前記他方のメモリ端子（Ｑ￣）に接続されているスイッチ（Ｓ）との間に挿入接続されている中間スイッチ（Ｓ１，Ｓ１′）の制御端子（２１）と接続されており、さらに前記所定のメモリ端子（Ｑ）は、メモリ（１）に最も近く隣接するメモリ（１）の所定のメモリ端子（Ｑ）に接続されているスイッチ（Ｓ）の制御端子（２０）とも接続されている、請求項１に記載のポインタ回路。
【請求項７】
中間スイッチ（Ｓ１′）がスイッチ（Ｓ）に対して相補的な制御特性を有する、請求項６に記載のポインタ回路。
【請求項８】
メモリ（１）の他方のメモリ端子（Ｑ￣）が、更なる中間スイッチ（Ｓ２）の制御入力側（２２）に接続されており、前記更なる中間スイッチ（Ｓ２）は、このメモリ（１）に最も近く隣接する一方のメモリ（１）の他方のメモリ端子（Ｑ￣）に接続されている、請求項６又は７に記載のポインタ回路。
【請求項９】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では所定の基準電位（ＶＳＳ）を印加するための端子（１０）に接続されており、
前記メモリ（１）の列において２番目毎のそれぞれのメモリ（１）に、それぞれ１つの制御可能なスイッチ（Ｓ）が個別に割当てられており、前記スイッチ（Ｓ）は、一方ではこの２番目毎のスイッチ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されており、他方ではクロック信号（Φ）を印加するための端子（１０）に接続されており、
２つの隣接する２番目毎のメモリ（１）の間に位置するそれぞれのメモリ（１）の所定のメモリ端子（Ｑ）は、一方の隣接する２番目毎のメモリ（１）の前記所定のメモリ出力側（Ｑ）に接続されているスイッチ（Ｓ）の制御入力側（２０）と、他方の隣接する２番目毎のメモリ（１）の他方のメモリ出力側（Ｑ￣）に接続されているスイッチ（Ｓ）の制御入力側（２０）とに接続されており、
それぞれの２番目毎のメモリ（１）の所定のメモリ入力側（Ｑ）に接続されているスイッチ（Ｓ）の制御入力側（２０）とクロック信号（Φ）を印加するための端子（１０）との間に、それぞれ１つの付加的なスイッチ（Ｓ′）が挿入接続され、前記スイッチ（Ｓ′）は、前記付加的なスイッチ（Ｓ′）を選択的に閉成する及び／又は遮断するための切換えパルスを印加するためのそれぞれ１つの制御入力側（２０′）を有し、スイッチ（Ｓ）に対して相補的な制御特性とを有し、この２番目毎のメモリ（１）の他方のメモリ端子（Ｑ￣）がこの付加的なスイッチ（Ｓ′）の制御入力側（２０′）に接続されている、請求項１に記載のポインタ回路。
【請求項１０】
メモリ（１）に個別に割当てられている制御可能なそれぞれ１つのスイッチ（Ｓ）が、一方ではこのメモリ（１）の所定のメモリ端子（Ｑ；Ｑ￣）に接続されており、他方では所定の基準電位（ＶＳＳ）を印加するための端子（１０）に接続されており、
メモリ（１）に個別に割当られている制御可能なそれぞれ１つのスイッチ（Ｓ）は、一方ではこのメモリ（１）の他方のメモリ端子（Ｑ￣；Ｑ）に接続されており、他方では所定の基準電位（ＶＳＳ）を印加するための端子（１０）に接続されており、
それぞれのメモリ（１）の他方のメモリ出力側（Ｑ￣）に接続されているスイッチ（Ｓ）の制御入力側（２０）と、一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）との間に、このメモリ（１）に割当られているそれぞれ１つの付加的なスイッチ（Ｓ′）が挿入接続されており、前記スイッチ（Ｓ′）は、前記付加的なスイッチ（Ｓ′）を選択的に閉成する及び／又は遮断するための切換えパルスを印加するためのそれぞれ１つの制御入力側（２０′）を有し、スイッチ（Ｓ）に対して相補的な制御特性とを有し、この挿入接続を、これらの付加的なスイッチ（Ｓ′）が順番に交互に一方のクロック信号（Φ１，Φ２）を印加するための端子（１０）と他方のクロック信号（Φ２，Φ１）を印加するための端子（１０）とに接続されるように行い、
メモリ（１）に割当られている付加的なメモリ（１）の制御入力側（２０′）は、このメモリ（１）に最も近く隣接する一方のメモリ（１）の他方のメモリ端子（Ｑ￣）に接続されている、請求項１に記載のポインタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、僅かなスペースのみを必要とする、高速であり出力損失の小さいポインタ回路に関する。
【０００２】
【従来の技術】
所定の回路技術的な装置ではいわゆるポインタ回路が必要とされ、このポインタ回路は所与の数の出力側を有し、これらの出力側から正確に１つの出力側を選択し、この選択を、このただ１つの出力側のみが、２つの論理的に区別可能な状態のうちの一方をとり、これに対してすべてのその他の出力側は他方の論理状態をとりかつ選択されないように行う。
【０００３】
シフトクロックパルスを入力することにより、一方の論理状態すなわち第１の論理状態を、選択された出力側すなわち第１の出力側から、第１の出力側に隣接する次の出力側すなわち第２の出力側にシフトし、従って次いで第２の出力側が第１の論理状態をとりかつ選択され、これに対して第１の出力側を含むすべてのその他の出力側は他方のすなわち第２の論理状態をとりかつ選択されない。
【０００４】
このようなポインタ回路は例えばメモリマトリクスの中の１つのメモリセルを選択するために使用可能である（例えば［１］参照）。
【０００５】
公知のこのような回路では従来のシフトレジスタ回路が使用され、１つのレジスタを除くすべてのレジスタの出力側は、１つの所定の論理状態を出力する。
【０００６】
使用される技術と無関係にすべてのこれらの公知の回路は、１つの出力側当り比較的大きい数の構成素子を必要とする。この比較的大きいスペースは特にメモリマトリクスの中の１つのメモリセルを選択するための用途の場合に非常に不利に作用する、何故ならばセル領域の特定の技術及び特定のアーキテクチャ変形での行端子又は列端子は非常に小さい間隔を有するからである（例えば［１］，［４］＋［５］参照）。
【０００７】
【発明が解決しようとする課題】
請求項１に記載の本発明の基礎となる課題は、面スペースが前述の公知の回路に比して小さいポインタ回路を提示することにある。
【０００８】
【課題を解決するための手段】
上記課題は本発明により、シフト回路が、メモリごとにこのメモリに個別に割当てられている制御可能なそれぞれ１つのスイッチを有し、前記スイッチがこのメモリの所定のメモリ端子と電位を印加するための端子との間に挿入接続されており、前記スイッチは、スイッチを選択的に閉成する及び／又は遮断するための切換え信号を印加するための制御入力側を有し、前記シフト回路は、メモリごとにこのメモリに個別に割当てられている制御可能なそれぞれ１つのスイッチを有し、前記スイッチがこのメモリの他方のメモリ端子と電位を印加するための端子との間に挿入接続されており、前記スイッチは、前記スイッチを選択的に閉成する及び／又は遮断するための切換え信号を印加するための制御入力側を有することにより解決される。
【０００９】
複数のシフトレジスタの形の前述の公知の回路と異なり、本発明のポインタ回路はバッファメモリを必要とせず有利である。これは本発明のポインタ回路では、１つの出力側当り正確に１つのメモリが必要とされることを意味し有利である。これにより必要な構成素子の規模は大幅に減少され、これにより面スペースが前述の公知の回路に比して大幅に小さくなる。これにより本発明のポインタ回路は、行導線及び列導線が非常に小さい間隔を有するメモリマトリクスの中のメモリセルを選択するために使用することが可能となり有利である。更に本発明のポインタ回路は初期化が簡単に可能であり、高い速度と小さい出力損失とを有するロバストなスタティックポインタ回路である。
【００１０】
本発明のポインタ回路の有利な実施の形態は従属項に記載されている。
【００１１】
【発明の実施の形態】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００１２】
本発明のポインタ回路は図１〜２６において所与の数の出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．（又は．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．）を有しており、前記ポインタ回路は、選択されたただ１つの出力側すなわち第１の出力側が２つの論理的に区別可能な状態のうちの１つの状態すなわち第１の状態にあり、これに対してその他の出力側は他方の論理状態すなわち第２の状態にありかつ選択されないようにこれらの出力側のうちの１つの出力側すなわち第１の出力側を選択するために用いられ、更に、第１の出力側から、シフトクロックパルスの入力により第１の出力側に最も近く隣接する第２の出力側へシフトするために用いられ、このシフトの後に第２の出力側が第１の論理状態をとりかつ選択された出力側となり、これに対して第１の１つの出力側を含むその他のすべての出力側は第２の論理状態をとりかつ選択されていない。
【００１３】
双方の論理的に区別可能な状態は”１”と”０”とにより示され、以下において一般性を制限することなしに、ただ１つの出力側を選択する１つの論理状態は出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．の場合に状態”１”であると仮定される。
【００１４】
出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．に対して相補的である出力側．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．においては同様に、ただ１つの出力側を選択する論理状態は”０”であると仮定される。
【００１５】
例えばＡnが．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．から選択された出力側である場合には、これはこの出力側は状態”１”にあり、その他のすべての出力側．．．Ａn-2，Ａn-1，Ａn+1，Ａn+2．．．が”０”にあることを意味する。
【００１６】
１つのシフトクロックパルスを入力することにより、状態”１”は出力側Ａnからこの出力側Ａnに最も近く隣接する出力側Ａn+1にシフトされ、これによりこのシフトクロックの後に最も近く隣接する出力側Ａn+1は一方の論理状態すなわち第１の論理状態”１”になりかつ選択された出力側であり、これに対してこの時点で第１の出力側Ａnを含むすべてのその他の出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+2．．．は他方の論理状態すなわち第２の論理状態”０”になりかつ選択されない。
【００１７】
この相互関係は図２２にグラフにより示され、初期状態として時点ｔ＝ｔ０において、ポインタ回路が初期化された状態すなわちリセットされた状態にあり、従ってすべての出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．が”０”にあることが仮定される。後続のクロック時点ｔ＝ｔ１において、第１の出力側Ａ1は”１”をとり、その他の全ての出力側Ａ2，Ａ3・・・は”０”をとる。図２２にはすべての更なる図示の時点ｔ＝ｔi（ｉ≧２）において、その都度１つの更なるシフトクロックを受取った後の回路状態が示されており、このシフトクロック受取りによりその都度状態”１”は１つの出力側だけ順方向シフトされることが分かる。
【００１８】
出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．について説明したことは、相補的な出力側．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．においても状態”０”に対して同様に当てはまる。
【００１９】
本発明では前述のポインタ回路において、それぞれの出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．（又は．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．）に個別にそれぞれ１つのスタティックメモリ１が割当てられており、それぞれのスタティックメモリ１はそれぞれ一対の互いに相補的なメモリ端子Ｑ及びＱ￣を、この端子対Ｑ及びＱ￣が常に２つの相互に異なって記憶されている状態”１”及び”０”か又は”０”及び”１”にあるように有しており、それぞれのメモリ１の１つの所定のメモリ端子が、このメモリ１に割当てられている出力側に接続されている。
【００２０】
例えば端子．．．Ａn-2，Ａn-1，Ａn，Ａn+1，Ａn+2．．．の場合にそれぞれのメモリ１の端子Ｑが、このメモリ１に割当られている端子に接続されており、．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．の場合にはそれぞれのメモリ１の端子Ｑ￣が、このメモリ１に割当てられている端子に接続されている。逆であることも可能である。以下において一般性を制限することなしに第１の場合が仮定される。
【００２１】
更に本発明では、それぞれのメモリ１のある所定のメモリ端子Ｑ（又はＱ￣）に接続されているシフト回路２を設け、シフト回路２は、メモリ１のある所定のメモリ端子Ｑ（又はＱ￣）において状態”１”（又は”０”）を惹起するために用いられ、状態”１”（又は”０”）を、メモリ１のある所定のメモリ端子Ｑ（又はＱ￣）からこのメモリ１に最も近く隣接するメモリ１のある所定のメモリ端子Ｑ（又はＱ￣）へ、少なくとも１つのシフトクロックパルスの入力によりシフトするために用いられ、この入力により、ある所定のメモリ端子Ｑ（又はＱ￣）が状態”１”（又は０）にあるその都度のメモリ１を除いて、すべてのその他のメモリ１のある所定のメモリ端子Ｑ（又はＱ￣）が他方の論理状態”０”（又は”１”）にあることも実現される。
【００２２】
シフト回路２は優先的又は有利には１つのメモリ１毎に、このメモリ１に個別に割当てられている制御可能なそれぞれ１つのスイッチＳを有し、スイッチＳはこのメモリ１のある所定のメモリ端子Ｑ（又はＱ￣）とアース電位を印加する端子１０との間に挿入接続され、スイッチＳを選択的に閉成するすなわちオンにする及び／又は遮断するすなわちオフにするための切換えパルスを印加するための制御入力側２０を有し、更に、１つのメモリ１毎に、このメモリ１に個別に割当てられている制御可能なスイッチＳを有し、このスイッチＳはこのメモリ１の他方のメモリ端子Ｑ￣（又はＱ）とアース電位を印加する端子１０との間に挿入接続され、同様に、スイッチＳを選択的に閉成及び／又は遮断するために切換えパルスを印加する制御入力側２０を有する。
【００２３】
このように形成されているシフト回路２を有する本発明のポインタ回路は、本発明のポインタ回路の図１〜７に示されている多数の変形実施形態のための基礎を形成する。
【００２４】
図１〜７の回路の機能に関する以下の説明において一般性を制限することなしに以下の取決めが有効である。
【００２５】
スイッチＳは、スイッチＳの制御入力側２０に状態”１”が印加されている場合には閉成されている。制御入力側２０に状態”０”が印加されている場合にはスイッチＳは遮断する。図５〜７の変形において付加的なスイッチＳ′が使用され、スイッチＳ′は、スイッチＳに対して正確に相補的な制御特性を有する、すなわち付加的なスイッチＳ′は状態”０”が制御入力側２０′に印加されている場合には閉成し、これに対してスイッチＳ′は状態”１”が制御入力側２０′に印加されている場合には開放され遮断する。これらのスイッチＳ′は制御入力側２０′における小さい円により付加的に示されている。
【００２６】
状態”１”は高い電圧レベルＨに相当し、”０”は低い電圧レベルＬに相当する。
【００２７】
図１ａのポインタ回路において、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１のある所定のメモリ端子Ｑに接続されており、他方では基準電位ＶSSを印加するための端子１０に接続されている。
【００２８】
更に、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の他方のメモリ端子Ｑ￣に接続されており、他方ではクロック信号Φ1又はΦ2を印加するための端子１０に次のように接続されている、すなわちこのスイッチＳが順次に交互に、クロック信号Φ1又はΦ2を印加するための端子１０と、他方のクロック信号Φ2又はΦ1を印加するための端子１０とに接続されている。例えば出力側Ａ￣n-1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳは、一方のクロック信号Φ1を印加するための端子１０に接続され、この出力側Ａ￣n-1に最も近く隣接する出力側Ａ￣nに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳは、他方のクロック信号Φ2を印加するための端子１０に接続され、この出力側Ａ￣nに最も近く隣接する出力側Ａ￣n+1に割当られているメモリ１の他方の端子Ｑ￣に接続されているスイッチＳは、一方のクロック信号Φ1を印加するための端子１０に接続されている、以下同様。
【００２９】
更に、メモリ１の所定のメモリ端子Ｑは、このメモリ１に最も近く隣接するメモリ１に割当てられこのメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御入力側２０に接続され、更に、このメモリ１に最も近く隣接する他方のメモリ１の制御入力側２０に割当てられこのメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳに接続されている。
【００３０】
メモリ１の所定のメモリ端子Ｑが”１”をとり、ひいてはレベルＨをとるとの仮定の下で、前述の仮定された取決めに相応して正確に２つのスイッチＳ，Ｓ、すなわち最も近く隣接するメモリ１の所定のメモリ端子Ｑと、基準電位ＶSSを印加するための端子１０との間に挿入接続されているスイッチＳと、他方の最も近く隣接するメモリ１の他方のメモリ端子Ｑ￣と、クロック信号Φ1又はΦ2を印加するための端子１０との間に挿入接続されているスイッチＳは閉成されている。
【００３１】
図１ａの例において、例えば出力側Ａnに割当られているメモリ１の出力側Ａnに接続されている所定のメモリ端子Ｑが状態”１”にある場合、出力側Ａn+1と基準電位ＶSSとの間に挿入接続されているスイッチＳと、出力側Ａ￣n-1とΦ1を印加するための端子１０との間に挿入接続されているスイッチＳとは閉成されている。
【００３２】
クロック信号Φ1又はΦ2を印加するための端子１０がＨ電位にある場合には、ポインタ回路のすべてのスイッチＳ特に双方の閉成されているスイッチＳもこの無電流状態にある。従ってこの状態はポインタ回路の静的静止状態を表す。状態”１”が最も近く隣接する出力側へシフトする、例えば状態”１”が出力側Ａnから出力側Ａn+1へシフトすることは次のように達成される。シフトクロック信号Φ1をＬレベルに低下することにより出力側Ａ￣n+1もＨからＬへ変化される。相応してラッチすなわちメモリ１の短い応答時間の後に出力側Ａn+1からこれに対して相補的なレベルが出力される、すなわち出力側Ａn+1はＨレベルをとりひいては状態”１”をとる。これにより、出力側Ａ￣n+2とクロック信号Φ2のための端子１０との間に挿入接続されているスイッチＳは閉成される。これにより端子ＡnはＬ電位になり、これにより再びＡnは”０”になり、相補的な端子Ａ￣nは”１”になる。クロック信号Φ1はこの時点で再びＨ電位になる。回路も再び静止状態になり、この静止状態は次の説明に相応する。出力側Ａn+1は状態”１”にあり、その他のすべての出力側．．．Ａn-2，Ａn-1，Ａn，Ａn+2．．．は状態”０”にある。これと同様に出力側Ａ￣n+1は状態”０”にあり、その他のすべての出力側．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+2．．．は状態”１”にある。
【００３３】
相応して出力側Ａnと基準電位ＶSSとの間のスイッチＳと、ノードＡ￣n+2とクロック信号Φ2のための端子１０との間のスイッチＳとは閉成され、その際、双方のスイッチＳ，Ｓは、出力側の前述の状態と、双方のクロック信号Φ1及びΦ2がＨ電位にある、すなわちΦ1＝Φ2であるとの条件とに起因して無電流状態である。
【００３４】
状態”１”が再び出力側Ａn+2へシフトされることが同様に実現され、ただしこの場合にはクロック信号Φ2がクロック信号Φ1の代りに低下されなければならない、何故ならばこれにより相応のメモリ１の中のセット動作が導入されるからである。
【００３５】
図１ａの回路を作動するために使用されるクロック信号Φ1及びΦ2の１つの例は図１ｂに互いに時間的に割当てられて示されている。
【００３６】
図２ａの回路は図１ａの回路と次の点で異なるにすぎない、すなわちメモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の所定のメモリ端子Ｑに接続されており、他方では基準電位ＶSSではなく、１つの更なるクロック信号Φ3又はΦ4の形の電位を印加するための端子１０に次のように接続されており、つまりこれらのスイッチＳが順次に交互に、１つの更なるクロック信号Φ3又はΦ4を印加するための端子１０又は１つの更なるシフトクロック信号Φ4又はΦ3を印加するための端子１０に接続されている。例えば、出力側Ａn-1に割当られメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳは、更なるクロック信号Φ3を印加するための端子１０に接続され、この出力側Ａn-1に最も近く隣接する出力側Ａnに接続されているスイッチＳは、別の更なるクロック信号Φ4を印加するための端子１０に接続され、この出力側Ａn-1に最も近く隣接する出力側Ａnに割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳは、別の更なるクロック信号Φ4を印加するための端子１０に接続され、この出力側Ａnに最も近く隣接する出力側Ａn+1に割当られているメモリ１の別のメモリ端子Ｑに接続されているスイッチＳは、更なるクロック信号Φ3を印加するための端子１０に接続されている、以下同様。
【００３７】
図１ａの回路の機能の前述の説明から分かる点は、メモリ１のセット動作を導入することにより自動的に、セット動作のために必要な信号を供給した先行のメモリ１がリセットされることである。しかしこの回路の機能は、この回路の中に設けられているすべてのメモリ１及びスイッチＳがある程度の走行時間すなわち応答時間を有することにより保証されている。これにより、リセットされたメモリ１の所定のメモリ端子Ｑは実際の回路の中では、セットするメモリ１のセット動作が行われた後に僅かに遅延してＬ電位となる。
【００３８】
図２ａの回路によりリセット動作はセット動作の経過から完全に切離すことが可能であり、この切離しはリセット動作とセット動作とが、図２ｂに互いに対して時間的に割当てられて示されているクロック信号Φ1，Φ2，Φ3及びΦ4により制御される場合に可能である。この場合の前提条件は図２ａの回路がまず初めに、出力側Ａnが状態”１”にある静的状態にあることである。この場合、クロック信号Φ1及びΦ2を印加するための端子１０はＨ電位すなわちＨレベルにあり、これに対して更なるクロック信号Φ3及びΦ4を印加するための端子１０はＬ電位すなわちＬレベルにある、すなわちこの時点でΦ1＝Φ2＝Ｈ及びΦ3＝Φ4＝Ｌが成立つ。
【００３９】
出力側Ａn+1のセット動作は図１ａの回路の場合と同様に行われる、すなわちクロック信号Φ1がＬレベルに切換えられることにより行われる。しかしその前に図２ａの回路では、更なるクロック信号Φ4を印加するための端子１０がＨ電位にされる。クロック信号Φ1の電位データがＨレベルからＬレベルに切換えられると直ちに、出力側Ａnと更なるクロック信号Φ4を印加するための端子１０との間に挿入接続されているスイッチＳはオンになる、何故ならばこの切換えにより出力側Ａn+1とひいてはスイッチＳのこの出力側Ａn+1に接続されている制御入力側２０が状態”１”になり、ひいてはＨレベルになるからである。しかしこの時点でＡn＝Φ4＝Ｈも成立つので、まだＡnの電位データは変化しない。出力側ＡnにおけるＬレベルへのリセット動作はクロック信号Φ4が再びＬレベルに低下されると初めて行われる。
【００４０】
状態”１”を出力側Ａn+2へシフトし、出力側Ａn+1をリセットすることが同様に、前述の説明においてクロック信号Φ1及びΦ4がクロック信号Φ2及びΦ3により交換されると達成される。
【００４１】
図３ａに示す回路では、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の所定のメモリ端子Ｑに接続されており、他方では所定の基準電位ＶSSを印加するための端子１０に接続されている。
【００４２】
更に、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の別のメモリ端子Ｑに接続されており、他方ではクロック信号Φ1又はΦ2を印加するための端子１０に次のように接続されている、すなわちこれらのスイッチＳが順次に交互に、クロック信号Φ1又はΦ2を印加するための端子１０と、他方のクロック信号Φ2又はΦ1を印加するための端子１０とに接続されている。例えば、出力側Ａ￣n-1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳは、一方のクロック信号Φ1を印加するための端子１０に接続され、この出力側Ａ￣n-1に最も近く隣接する出力側Ａ￣nに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳは、他方のクロック信号Φ2を印加するための端子１０に接続され、この出力側Ａ￣nに最も近く隣接する出力側Ａ￣n+1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳは再び、一方のクロック信号Φ1を印加するための端子１０に接続されている、以下同様。
【００４３】
更にメモリ１の所定のメモリ端子Ｑは、一方のメモリ１に最も近く隣接するメモリ１に割当てられこの最も近く隣接するメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御入力側２０に接続されている。
【００４４】
図３ａの回路の特別な点は、メモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御入力側２０が、更なるクロック信号Φ3又はΦ4を印加するための端子１０に次のように接続されていることにある、すなわちこれらのスイッチＳの制御入力側２０が順次に交互に、更なるクロック信号Φ3又はΦ4を印加するための端子１０と、別の更なるクロック信号Φ4又はΦ3を印加するための端子１０とに接続されている。例えば、出力側Ａn-1に割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０は、更なるクロック信号Φ3を印加するための端子１０に接続され、出力側Ａnに割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０は、別の更なるクロック信号Φ4を印加するための端子１０に接続され、出力側Ａn+1に割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０は再び、更なるクロック信号Φ3を印加するための端子１０に接続されている、以下同様。
【００４５】
図３ａの回路においてもリセット動作はセット動作の経過から切離すことが可能である。しかし図２ａの回路と異なり図３ａの回路でのリセット信号は、最後にセットされたメモリ１の前に回路技術的に接続されているメモリ１のみに到達するのではない。更に図３ａの回路において、所定のメモリ端子Ｑと基準電位ＶSSとの間に挿入接続されているスイッチＳのためのリセット信号は、所定のメモリ端子Ｑから導出されるのではなく、別のクロック信号Φ3又はΦ4から成る。
【００４６】
図３ａの回路の機能の具体的な説明のために再び仮定されることは、この回路がまず初めに静的状態にあり、この静的状態において出力側Ａnは状態”１”にあり、その他のすべての出力側は状態”０”にあることである。この場合、クロック信号Φ1又はΦ2を印加するための端子１０はＨ電位すなわちＨレベルにあり、これに対して別のクロック信号Φ3及びΦ4を印加するための端子１０はＬ電位すなわちＬレベルにある、すなわちこの時点でΦ1＝Φ2＝Ｈ及びΦ3＝Φ4＝Ｌが成立つ。
【００４７】
出力側Ａn+1のセット動作はシフトクロック信号Φ1がＬレベルに切換えられることにより実行される。図３ｂに互いに時間的に割当てられて示されているクロック信号Φ1，Φ2，Φ3及びΦ4による制御において、セットするメモリ１のセット動作の終了後に初めて、クロック信号Φ4を印加するための端子１０はＨ電位にされ、これにより、出力側Ａn+2k（ｋ＝１，２，３，．．．）に割当られているスイッチＳはこれらの出力側Ａn+2kを基準電位ＶSSに対して短絡する。これにより出力側Ａnの状態がＬ電位にリセットされ、すべての出力側Ａn+2kは、相応するスイッチＳが閉成される前に既にＬレベルにある。出力側Ａn+1のセット動作と出力側Ａnのリセット動作との終了後にクロック信号Φ1又はΦ4は再びΦ1＝Φ2＝Ｈ及びΦ3＝Φ4＝Ｌにされる。
【００４８】
図４ａに示す回路において、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の所定のメモリ端子Ｑに接続されており、他方ではクロック信号Φ1又はΦ2を印加するための端子１０に次のように接続されている、すなわちこれらのすべてのスイッチＳが順次に交互に、クロック信号Φ1又はΦ2を印加するための端子１０と、他方のクロック信号Φ2又はΦ1を印加するための端子１０とに接続されている。例えば、出力側Ａn-2に割当られているメモリ１の所定のメモリ端子Ｑに接続されていスイッチＳは、クロック信号Φ1を印加するための端子１０に接続され、この出力側Ａn-2に最も近く隣接する出力側Ａn-1の所定のメモリ端子Ｑに接続されているスイッチＳは、他方のクロック信号Φ2を印加するための端子１０に接続され、この出力側Ａn-1に最も近く隣接する出力側Ａnの所定のメモリ端子Ｑに接続されているスイッチＳは再び、一方のクロック信号Φ1を印加するための端子１０に接続されている、以下同様。
【００４９】
更に、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の他方のメモリ端子Ｑ￣に接続されており、他方では所定の基準電位ＶSSを印加するための端子１０に接続されている。
【００５０】
更に、メモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳが接続されている、クロック信号Φ1又はΦ2を印加するための端子１０は、制御可能な中間スイッチＳ１を介して、一方のメモリ１に最も近く隣接するメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０に接続されている。例えば、出力側Ａn-2に割当られている図示していないメモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳが接続されているクロック信号Φ1を印加するための端子１０は、制御可能な中間スイッチＳ１を介して、最も近く隣接する出力側Ａn-1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０に接続され、出力側Ａn-1に割当られているメモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳが接続されているクロック信号Φ2を印加するための端子１０は、制御可能な中間スイッチＳ１を介して、最も近く隣接する出力側Ａnに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０に接続され、出力側Ａnに割当られているメモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳが接続されているクロック信号Φ1を印加するための端子１０は、制御可能な中間スイッチＳ１を介して、最も近く隣接する出力側Ａnに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０に接続されている、以下同様。
【００５１】
更に、メモリ１の所定のメモリ端子Ｑは、このメモリ１の所定のメモリ端子Ｑと接続されている制御可能なスイッチＳに供給されるクロック信号Φ1又はΦ2を印加するための端子１０とこの一方のメモリ１に最も近く隣接するメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳとの間に挿入接続されているバッファメモリＳ１の制御端子２１と接続されており、さらにこの一方のメモリ１に最も近く隣接する他方のメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０とも接続されている。例えば、出力側Ａn-1に割当られているメモリ１の所定のメモリ端子Ｑは、このメモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳに供給されるクロック信号Φ2を印加するための端子１０と一方の最も近く隣接する端子Ａnに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳとの間に挿入接続されているバッファメモリＳ１の制御端子２１と接続され、他方の最も近く隣接する端子Ａn-2に割当てられている図示していないメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０とも接続され、出力側Ａnに割当られているメモリ１の所定のメモリ端子Ｑは、このメモリ１の所定のメモリ端子Ｑに接続されている制御可能なスイッチＳに供給されるクロック信号Φ1を印加するための端子１０と一方の最も近く隣接する端子Ａn+1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳとの間に挿入接続されているバッファメモリＳ１の制御端子２１と接続され、他方の最も近く隣接する端子Ａn-1に割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳの制御端子２０とも接続されている、以下同様。
【００５２】
更に図４ａの回路において、メモリ１の他方のメモリ端子Ｑ￣は更なる中間スイッチＳ２の制御入力側２２に接続され、中間スイッチＳ２は、このメモリ１に最も近く隣接するメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０と基準電位ＶSSとの間に挿入接続されている。例えば、出力側Ａn-1に割当られているメモリ１の他方のメモリ端子Ｑ￣は、出力側Ａnに割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０と基準電位ＶSSとの間に挿入接続されている更なる中間スイッチＳ２の制御入力側２２に接続され、出力側Ａnに割当られているメモリ１の他方のメモリ端子Ｑ￣は、出力側Ａn+1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０と基準電位ＶSSとの間に挿入接続されている更なる中間スイッチＳ２の制御入力側２２に接続され、出力側Ａn+1に割当られているメモリ１の他方のメモリ端子Ｑ￣は、出力側Ａn+1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０と基準電位ＶSSとの間に挿入接続されている更なる中間スイッチＳ２の制御入力側２２に接続されている、以下同様。
【００５３】
更なる中間スイッチＳ２は必要不可欠ではなく、メモリ１の他方のメモリ端子Ｑ￣の技術的実現に依存する所定の条件の下では不要となる。
【００５４】
図４ａの回路においてもセット動作とリセット動作とは完全に互いに切離されているが、しかし図２及び３の変形と異なりただ２つのクロック信号Φ1及びΦ2しか使用されていない。これは原理的にはスイッチ１のセット動作が、このメモリ１に割当てられクロック信号Φ1及びΦ2を印加するために用いられる端子１０におけるＨレベルにより導入され、これに対して先行のメモリ１のリセット動作は同一の端子１０におけるＬレベルによりトリガされる。しかしこの原理を実現するためには、少なくとも３つの制御可能なスイッチＳがメモリ１から最も近く隣接するメモリ１への１回の移行毎に必要であり、これに対して前述のその他の変形においてはただ２つのスイッチが必要である。
【００５５】
図４ａの機能の詳細な説明のために再び、この回路はまず初めに静的状態にあり、この静的状態では出力側Ａnは状態”１”にあり、その他のすべての出力側は状態”０”にあると仮定される。この場合、クロック信号Φ1及びΦ2を印加するための端子１０はＬ電位すなわちＬレベルにある、すなわちこの時点でΦ1＝Φ2＝Ｌが成立つ。
【００５６】
この場合、出力側Ａnと出力側Ａ￣n+1との間に挿入接続されている中間スイッチＳ１と、出力側Ａn-1に割当られているメモリ１の所定のメモリ端子Ｑに接続されているスイッチＳとはそれぞれ閉成されている。更にすべての更なる中間スイッチＳ２は閉成されている。すべてのその他のスイッチＳ及びＳ１は開放されている。従って、出力側Ａnと出力側Ａ￣n+1との間に挿入接続されている中間スイッチＳ１は、出力側Ａ￣n+1に割当られているメモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０にクロック信号Φ1を接続する。メモリ１の他方のメモリ端子Ｑ￣に接続されているスイッチＳの制御端子２０は、出力側Ａn+1を除いてすべての出力側において、更なる中間スイッチＳ２を介して基準電位ＶSS例えばアース電位に接続されている。更に、出力側Ａn-1に接続されているスイッチＳはこの出力側Ａn-1にクロック信号Φ1を接続する。信号Φ1も出力側Ａn-1も、次に説明する出力側Ａn+1のセット及び出力側Ａnのリセットの全動作の間中Ｌレベルにあるので、出力側Ａn-1に接続されているスイッチＳの状態はこの関連においていかなる役割も果たさない。クロック信号Φ1がＨレベルに切換えられると、出力側Ａn+1に対して相補的な出力側Ａ￣n+1に接続されているスイッチＳはこの出力側Ａ￣n+1を基準電位ＶSS（Ｌレベル）に対して短絡し、これにより出力側Ａn+1における論理状態は切換えられる。クロック信号Φ1がＨレベルのままである限り、回路全体は出力側Ａn及びＡn+1がそれぞれ状態”１”にあり、これに対してその他のすべての出力側が状態”０”にある、すなわち．．．Ａn-2＝Ａn-1＝Ａn+1＝Ａn+2＝．．．＝０及びＡn＝Ａn+1＝１が成立つ。
【００５７】
既に閉成されたスイッチに加えてこの時点で、メモリ１の所定のメモリ端子Ｑに接続されているスイッチＳと中間スイッチＳ１とは閉成される。これにより出力側Ａnと信号Φ1との接続が形成される。この時点でΦ1が再びＬレベルに低下されると出力側Ａnもリセットされる。
【００５８】
状態”１”が出力側Ａn+2にシフトされ、出力側Ａn+1がリセットされることは前述の場合と同様に、信号Φ1の代りに信号Φ2がＨサイクルを経過すると実行される。
【００５９】
前述の説明から分かることは、更なる中間スイッチＳ２は、出力側．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．が中間スイッチＳ１を介してクロック信号Φ1及びΦ2のうちの１つのクロック信号と接続されない場合に、相補的な出力側．．．Ａ￣n-2，Ａ￣n-1，Ａ￣n，Ａ￣n+1，Ａ￣n+2．．．に接続されているスイッチＳの制御端子を定められた電位にするためにのみ用いられることである。この措置は例えば、相補的出力側に接続されているスイッチＳがｎ−ＭＯＳトランジスタから成る場合に有益である。この場合にはこれらのスイッチＳの制御端子２０はトランジスタのゲート端子に相当し、これはこれらのスイッチＳの制御入力側が非常に高抵抗であることを意味する。この場合に更なる中間スイッチＳ２が存在しない場合には、例えばこれらのスイッチＳのゲートノードにおける容量入力結合又は回路の中の漏洩電流によりこれらのスイッチＳのゲートに、これらのトランジスタを導通状態にする電位が発生することがある。これにより、意図されない切換え動作がトリガされることがある。
【００６０】
これに対して相補的出力側に接続されているスイッチＳが例えばｎｐｎバイポーラトランジスタにより実現される場合には、これらのトランジスタのベースはこれらのスイッチＳの制御端子を形成し、エミッタは基準電位例えばアース電位にあり、コレクタは、このスイッチＳが接続されているラッチすなわちメモリ１の相補的メモリ端子Ｑ￣を形成している。この場合には更なる中間スイッチＳ２は不要である、何故ならばベース・エミッタ区間は、相補的メモリ端子Ｑ￣に接続されているスイッチＳを形成するトランジスタの非導通状態においてもアース電位への比較的低抵抗の接続を形成し、従って容量入力結合又は漏洩電流は大幅に低減されるからである。すなわち、相補的出力側メモリ端子Ｑ￣に接続されているスイッチＳの切換え機能は、これらのスイッチＳを形成するトランジスタＳのためのある所定のベース電流が供給される場合にのみ得られる。しかしこれは、そのようなスイッチＳのベースが、閉成されている中間スイッチＳ１を介してクロック信号Φ1又はΦ2に接続され、この信号Φ1又はΦ2がＨレベルにある場合にのみ当てはまる。
【００６１】
図４ａの回路を作動するために使用可能であるクロック信号Φ1及びΦ2の１つの例が、図４ｂに互いに対して時間的に割当てられて示されている。
【００６２】
図５ａに示す回路では、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の所定のメモリ端子Ｑに接続されており、他方では所定の基準電位例えばＶSSを印加するための端子１０に接続されている。
【００６３】
メモリ１の列の中の２番目毎のそれぞれのメモリ１に、一方ではこの２番目毎のメモリ１の他方のメモリ端子Ｑ￣に接続され、他方ではクロック信号Φを印加するための端子１０に接続されているそれぞれ１つの制御可能なスイッチＳが個別に割当てられている。
【００６４】
更に、２つの互いに隣接する２番目ごとのメモリ１の間にあるそれぞれのメモリ１の所定のメモリ端子Ｑは、一方の隣接する２番目毎のメモリ１の所定のメモリ出力側Ｑに接続されているスイッチＳの制御入力側２０と、他方の隣接する２番目毎のメモリ１の他方のメモリ出力側Ｑ￣に接続されているスイッチＳの制御入力側２０とに接続され、更に、それぞれの２番目毎のメモリ１の所定のメモリ出力側Ｑに接続されているスイッチＳの制御入力側２０と、クロック信号Φを印加するための端子１０との間にそれぞれ１つの付加的なスイッチＳ′が挿入接続され、スイッチＳ′は、付加的なスイッチＳ′を選択的に閉成する及び／又は遮断するための切換えパルスを印加するためのそれぞれ１つの制御入力側２０′を有し、スイッチＳに対して相補的な制御特性を有し、この２番目毎のメモリ１の他方のメモリ端子Ｑ￣はこの付加的なスイッチＳ′の制御入力側２０′に接続されている。
【００６５】
例えば図５ａで．．．Ａn-2，Ａn，Ａn+2．．．に割当られているメモリは２番目毎のメモリであり、これらのメモリの他方のメモリ端子Ｑ￣は、クロック信号Φを印加するための端子１０に接続されている。２つの互いに隣接する２番目毎のメモリ１の間に配置され出力側Ａn-1，Ａn+1又はＡn+3に割当られているメモリ１の他方のメモリ端子Ｑ￣は、Ａ￣n-1，Ａ￣n+1又はＡ￣n+3のみに接続されている。出力側Ａn-1，Ａn+1又はＡn+3に割当られているメモリ１の所定のメモリ端子Ｑは、隣接し出力側Ａn-2又はＡn又はＡn+2に割当られている２番目毎のメモリ１の所定のメモリ出力側Ｑに接続されているスイッチＳの制御入力側２０と、他方の隣接し出力側Ａn又はＡn+2又はＡn+4（図示せず）に割当られている２番目毎のメモリ１の他方のメモリ出力側Ｑ￣に接続されているスイッチＳの制御入力側２０とに接続されている、以下同様。出力側Ａn-2，Ａn又はＡn+2に割当られている２番目毎のメモリ１の所定のメモリ出力側Ｑに接続されているスイッチＳの制御入力側２０と、クロック信号Φを印加するための端子１０との間には、それぞれ１つの付加的なスイッチＳ′が挿入接続され、スイッチＳ′は、付加的なスイッチＳ′を選択的に閉成する及び／又は遮断するための切換えパルスを印加するためのそれぞれ１つの制御入力側２０′を有し、スイッチＳに対して相補的な制御特性を有し、この２番目毎のメモリ１の他方のメモリ端子Ｑ￣はこの付加的なスイッチＳ′の制御入力側２０′に接続されている。
【００６６】
図５ａの回路では、クロック信号Φのそれぞれの変化により状態”１”がシフトされる。この場合、ＬレベルからＨレベルへの切換えにおいて、出力側Ａn+k（ｋは奇数）例えばＡn±1，Ａn±3，Ａn±5等が状態”１”になる。信号ΦがＨレベルからＬレベルへ変化する場合、出力側Ａn+k（ｋは偶数）が状態”１”にセットされる。従ってただ１つのクロック信号Φによる作動は図５ａにおいて、クロック信号Φの双方の可能なレベル切換えが利用されることにより達成される。これにより、メモリ１に最も近く隣接するメモリ１は前者のメモリ１自身とは異なって構成されなければならず、これに対して２番目毎のメモリ１は互いに同一の構成を有し、それぞれ２つの互いに隣接する２番目毎のメモリ１の間に配置されているすべてのメモリ１は互いに同一の構成を有する。
【００６７】
次に図５ａの回路の動作を詳細に説明する。このために再び、この回路がまず初めに静的状態にあり、この静的状態では出力側Ａnが状態”１”にあり、その他のすべての出力側が状態”０”にあると仮定される。この初期状態とスイッチＳ及び付加的なスイッチＳ′の前述の取決めた仮定とに起因して、正確に２つのスイッチＳ、すなわち出力側Ａn-1と基準電位ＶSSとの間に挿入接続されているスイッチＳと、出力側Ａn+1と基準電位ＶSSとの間に挿入接続されているスイッチＳが閉成される。クロック信号ΦはＬレベルにある。これに相応して、双方の閉成されているスイッチＳはこの状態では無電流状態である、すなわち回路は静的な静止状態にある。状態”１”が出力側Ａn+1にシフトされることは、信号ΦがＨレベルに切換えられることにより行われ、その際、出力側Ａn+1とクロック信号Φを印加するための端子１０との間に挿入接続され閉成されている付加的なスイッチＳ′を介して、この出力側Ａn+1はＨレベルに切換えられる。出力側Ａn+1にＨレベルがセットされることにより、出力側Ａnと基準電位ＶSSとの間に挿入接続されているスイッチＳは閉成される、すなわち出力側Ａnは状態”０”にリセットされる。回路は再び静的状態にあり、その際、．．．＝Ａn-2＝Ａn-1＝Ａn＝Ａn+2＝Ａn+3＝．．．＝”０”及びＡn+1＝”１”であり、．．．＝Ａ￣n-2＝Ａ￣n-1＝Ａ￣n＝Ａ￣n+2＝．．．＝”１”及びＡ￣n+1＝”０”ならびにΦ＝”１”である。
【００６８】
状態”１”が出力側Ａn+2に再びシフトされることは、クロック信号Φが再び状態”０”に低下されると行われる。この場合、出力側Ａn+2のセット動作と出力側Ａn+1のリセット動作とは、図１ａの回路において使用された原理に完全に類似である。
【００６９】
図５ａの回路を作動するために使用可能であるクロック信号Φの１つの例が、図５ｂに時間的経過に従って示されている。
【００７０】
図６ａの回路では、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の所定のメモリ端子Ｑに接続されており、他方では所定の基準電位ＶSSを印加するための端子１０に接続され、メモリ１に個別に割当てられている制御可能なそれぞれのスイッチＳは、一方ではこのメモリ１の他方のメモリ端子Ｑ￣に接続されており、他方では所定の基準電位ＶSSを印加するための端子１０に接続されている。
【００７１】
それぞれのメモリ１の他方のメモリ出力側Ｑ￣に接続されているスイッチＳの制御入力側２０とクロック信号Φ1又はΦ2を印加するための端子１０との間には、このメモリ１に割当られているそれぞれ１つの付加的なスイッチＳ′が挿入接続され、スイッチＳ′は、付加的なスイッチＳ′を選択的に閉成する及び／又は遮断するための切換えパルスを印加するためのそれぞれ１つの制御入力側２０′を有し、スイッチＳに対して相補的な制御特性を有し、これらの付加的なスイッチＳ′は順次に交互に、クロック信号Φ1又はΦ2を印加するための端子１０と、他方のクロック信号Φ2又はΦ1を印加するための端子１０とに接続されている。
【００７２】
更に、メモリ１に割当られている付加的なメモリ１の制御入力側２０′は、このメモリ１に最も近く隣接するメモリ１の他方のメモリ端子Ｑに接続されている。
【００７３】
例えば図６ａの回路では、出力側Ａnを有するメモリ１に割当られている付加的なスイッチＳ′は、クロック信号Φ2を印加するための端子１０に接続され、出力側Ａn+1を有するメモリ１に割当られている付加的なスイッチＳ′は、クロック信号Φ1を印加するための端子１０に接続され、出力側Ａn+2を有するメモリ１に割当られている付加的なスイッチＳ′は、クロック信号Φ2を印加するための端子１０に接続されている、以下同様。出力側Ａ￣n-1は、出力側Ａnを有するメモリ１に割当られている付加的なスイッチＳ′の制御入力側２０′に接続され、出力側Ａ￣nは、出力側Ａn+1を有するメモリ１に割当られている付加的なスイッチＳ′の制御入力側２０′に接続され、出力側Ａ￣n+1は、出力側Ａn+2を有するメモリ１に割当られている付加的なスイッチＳ′の制御入力側２０′に接続されている、以下同様。
【００７４】
図６ａの回路の動作を説明するために再び、この回路がまず初めに静的状態にあり、この静的状態では出力側Ａnが状態”１”にあり、その他のすべての出力側は状態”０”にあると仮定される。この初期状態では、クロック信号Φ1及びΦ2の双方がＬレベルにある時点で、出力側Ａn-1を基準電位ＶSSに接続するスイッチＳと、出力側Ａ￣n+1と基準電位ＶSSとの間のスイッチＳの制御入力側２０を、クロック信号Φ1を印加するための端子１０に接続する付加的なスイッチＳ′とは閉成されている。回路は静的な静止状態にある。
【００７５】
状態”１”を出力側Ａn+1にシフトすることは、信号Φ1がＨレベルをとることにより達成される。このことにより出力側Ａ￣n+1と基準電位ＶSSとの間のスイッチＳは閉成し、これにより端子Ａ￣n+1はＬレベルをとる。これに相応して出力側Ａn+1の電位データはＨレベルに切換えられ、これにより、出力側Ａnと基準電位ＶSSとの間に挿入接続されているスイッチＳは閉成される。これにより出力側Ａnがリセットされる。状態”１”が出力側Ａn+1にシフトされる動作の終了後に、信号Φ1は再びＬレベルに低下される。
【００７６】
状態”１”を出力側Ａn+2に再びシフトすることは前述と同様に達成されるが、しかしこの場合にはシフト動作の導入は、クロック信号Φ1の代りにΦ2をアクティブにすることにより行われる。
【００７７】
図６ａの回路を作動するために使用可能であるクロック信号Φ1及びΦ2の１つの例が、図６ｂに相互に時間的に割当てられて示されている。
【００７８】
図７ａの回路は図４ａの回路を僅かに変形したもので、変形した点は、図７ａの回路ではＳ１′により示すそれぞれの中間スイッチがスイッチＳに対して相補的な制御特性を有することである。これに相応してこれらの中間スイッチＳ１′の制御入力側２１′は、図４ａの回路の中間スイッチＳ１を制御する信号に対して相補的な信号により制御される。従って図７ａの回路において機能原理の面で図４ａの回路に対して完全な類似性が維持される。従って詳細な説明は不要である。有利にはこの場合にも、更なる中間スイッチの機能及び必要性に関する実施の形態が有効である。
【００７９】
図７ａの回路を作動するために使用可能であるクロック信号Φ1及びΦ2のための１つの例が、図７ｂに相互に時間的に割当てられて示されている。これらの信号は図４ｂの信号と同一であることが可能である。
【００８０】
本発明のポインタ回路の使用開始の際にまず初めに全回路を初期化することが必要である、すなわちすべての出力側Ａj（ｊ＝．．．ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，．．．）を状態”０”にリセットすることが必要である。そのようなリセット動作は作動中にも選択的に望ましいこともある。次に初期化の種々の方法を説明する。
【００８１】
図３ａの回路において初期化は、有利にはクロック信号Φ1，Φ2，Φ3及びΦ4の所定の組合せを端子１０に印加することにより達成される。この組合せにおいて、初期化時点でクロック信号Φ1，Φ2，Φ3及びΦ4がそれぞれＨレベルをとるだけでよく、従ってこの時点でΦ1＝Φ2＝Φ3＝Φ4が成立つ。しかしその他のすべての回路ではこのような方法は不可能である。
【００８２】
本発明のポインタ回路を初期化する１つの方法は、回路のそれぞれのメモリ１にシフト回路２に加えてそれぞれ１つの更なるスイッチを付加することにより実現される。図１４〜１７においてこの方法の種々の変形が示され、更なるスイッチをＳRにより示し、ポインタ回路は簡単化されてメモリ１とシフト回路２とから成るブロック回路図として示されている。
【００８３】
図１４の変形では、新たに設けられる更なるスイッチＳRは、出力側Ａj（ｊ＝．．．，ｎ−１，ｎ，ｎ＋１，．．．）と基準電位ＶSSとの間に挿入接続され、図１５の変形では、出力側Ａ￣jとポインタ回路のための供給電圧ＶDDとの間に挿入接続される。
【００８４】
それぞれの更なるスイッチＳRは制御入力側２３を有し、制御入力側２３はリセット信号ＲＥＳＥＴを印加するための端子１１に接続されている。すべてのメモリ１をリセットすることは、図１４及び１５の変形では信号ＲＥＳＥＴがＨレベルをとると行われる。
【００８５】
代替的に更なるスイッチＳRに対して相補的な制御特性を有するスイッチＳR′を図１６及び１７に示すように使用することができる。しかしこの場合には、信号ＲＥＳＥＴはＬレベルにおいてアクティブである。これらの更なるスイッチＳR′の制御入力側を２３′により示している。
【００８６】
ある所定の前提条件の下で初期化は供給電圧ＶDDを供給することによっても行われる。この場合には１つのメモリ１毎の更なるスイッチＳRの数は不変であるが、しかし供給電圧ＶDDを供給するための複数の別個の導線がメモリ１の中の構成素子に対して使用されなければならない。クロック信号は初期化の間にそれぞれ、これらのクロック信号が相応の回路の静的状態の間にもとるレベルにある。
【００８７】
図１８及び１９には本方法が基本的に概略的に示されている。通常作動の間に図１８の場合には基準電位ＶSSをとり図１９の場合には供給電圧ＶDDをとる、メモリ１の中の構成素子の端子は、１つのメモリ１毎に２つのノードＶSS1,Latch及びＶSS2,Latch（図１８）又はＶDD1,Latch及びＶDD2,Latch（図１９）に分割されている。従って１つのメモリ１毎に、通常のように２つのノードの代りにこの場合には３つのノードが供給電圧ＶDDを供給するために設けられている。ただ１つだけ設けられている供給電圧ＶDDを供給するためのノード、すなわち図１８ではノードＶDD,Latch、図１９ではノードＶSS,Latchは、このノードが通常動作の間にもとる電位に直接的に固定して置かれる。同様のことが、供給電圧を供給するための二重に形成されているノードにも当てはまる。図１８及び１９では一般性を制限することなしに、”１”により示すそれぞれの端子がこのために使用されている。供給電圧を供給するための残りのノードには直接的に信号ＲＥＳＥＴが印加される。
【００８８】
通常の作動の間に信号ＲＥＳＥＴは、図１８の変形では基準電位ＶSSにあり、図１９の変形では電位ＶDDにある。図１８の回路の初期化は、電位ＶDDを、信号ＲＥＳＥＴを印加するための端子１１に印加することにより達成され、図１９の回路の初期化は、電位ＶSSを、信号ＲＥＳＥＴを印加するための端子１１に印加することにより達成される。信号ＲＥＳＥＴのための端子１１に印加されている電位が、通常作動のために有効な電位にリセットされた後には、図１８の変形においても図１９の変形においてもすべての出力側ＡjからＬレベルが取出される。
【００８９】
この方法の適用可能性と、供給電圧のうちのいずれが”スプリットされて”供給されるかの選択とは、メモリ１の具体的な回路技術的構成と、供給電圧の高さとに依存する。この理由からこれらの問題は、具体的な回路設計が存在する場合にのみ決定される。なおこの方法はポインタ回路に制限されない。むしろ、スタティックメモリすなわちラッチが使用されるより多数の回路に使用可能である。
【００９０】
本発明のポインタ回路の長さすなわち本発明のポインタ回路のメモリ１の数と無関係に、一方の論理状態本例では状態”１”がシフトされる完全な動作は正確に２つのメモリ１においてのみリロード動作を惹起する、何故ならばリロード動作は、出力側の電位データが変化するメモリすなわち先行のメモリ１から状態”１”を引受けるメモリ１と、先行のメモリ１とにおいてのみ行われるからである。その他のすべてのメモリ１ではシフト動作の間に出力側におけるリロード動作は発生しない。この構成により基本的に本発明のポインタ回路の損失出力収支は非常に良好になる。
【００９１】
基本的に、前述の仮定された取決めは本発明のポインタ回路の機能性のための必要不可欠な前提条件ではないことを強調しておく。むしろ、論理状態”０”と”１”との電圧レベルへの割当てが異なり、メモリ１のセット及びリセットがＬレベルを介してではなくＨレベルを介して行われるこの回路の変形が可能である。これに相応してこれらの場合にレベルの面で別のクロックスキーマが必要であるが、しかしこれらのクロックスキーマの時間的ラスタは常に同一のままである。同様にこれらの場合に、図１〜７の変形において出力側又は端子を電位ＶSS又は電位ＶDDに対して短絡するスイッチを、相応する出力側又は端子を電位ＶDD又は電位ＶSSに対して接続することができるスイッチにより置換するか、又はＨアクティブのスイッチをＬアクティブのスイッチにより置換するか又はその逆を行うことが必要である。
【００９２】
図８〜１３はそれぞれＣＭＯＳ技術での図１〜３及び５〜７の回路の具体的な実現を示す。
【００９３】
図８は図１ａの回路の実現を示し、図９は図２ａの回路の実現を示し、図１０は図３ａの回路の実現を示し、図１１は図５ａの回路の実現を示し、図１２は図６ａの回路の実現を示し、図１３は図７ａの回路の実現を示す。
【００９４】
すべての場合にそれぞれのメモリ１は２つの正帰還されているインバータ１２から成り、スイッチＳと中間スイッチＳ１，Ｓ２とはｎ−ＭＯＳトランジスタにより実現され、更なるスイッチＳ′と中間スイッチＳ１′とはｐ−ＭＯＳトランジスタにより実現され、トランジスタのゲート端子はスイッチＳ，Ｓ１又はＳ２の制御端子２０，２１又は２２と、スイッチＳ′及びＳ１′の制御端子とを形成する。
【００９５】
図１１の星印（★）により示したｐ−ＭＯＳトランジスタ以外のすべてのトランジスタは最小寸法を有し、これにより回路のスペースは非常に小さくなる。ｎ−ＭＯＳトランジスタの電流駆動能力はｐ−ＭＯＳトランジスタに比して２〜３倍だけ良好であり、ｎ−ＭＯＳトランジスタはＬ電位を電圧損失無しに導通接続することが可能であるので、この寸法決めは、メモリ１のＨ電位にある出力側又はメモリ端子が、ｎ−ＭＯＳトランジスタを介してのＬ電位に対する短絡により確実に切換えられることを保証する。
【００９６】
これに対して図１１の実現では２番目毎のそれぞれのメモリ１のセットは、このメモリ１の当該のメモリ端子が、★により示したｐ−ＭＯＳトランジスタを介してＨ電位に対して接続されることにより行われる。しかしこれらのトランジスタは最小寸法を有してはならない、何故ならばこれらのトランジスタは、メモリ１のメモリ端子における（最小の）ｎ−ＭＯＳトランジスタにより保持されるＬ電位を確実に切換えることができなければならず、これらのトランジスタの電流駆動能力は同一の寸法においてｎ−ＭＯＳトランジスタの電流駆動能力に比して低いからである。この理由からこれらのｐ−ＭＯＳトランジスタはその他のトランジスタに比して５倍大きく形成された。
【００９７】
図２０は図１４の初期化の回路技術的な実現を同様の表現で示し、この場合、図８〜１７の場合と同様にメモリ１のみが示され、これに対してシフト回路２はブロックとしてのみ示されている。リセット動作は、それぞれの出力側Ａj（ｊ＝．．．ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，．．．）と電位ＶSSとの間にそれぞれ１つのｎ−ＭＯＳトランジスタが更なるスイッチＳRとして挿入接続されることにより実現される。これらのトランジスタＳRの寸法を最小に形成するだけで充分である。これらの付加的なトランジスタの更なるスイッチＳRの制御端子２３を形成するゲート端子にＨアクティブ信号ＲＥＳＥＴが印加される。
【００９８】
図２１は図１７の初期化の回路技術的な実現を同様の表現で示し、この場合、図８〜１７の場合と同様にメモリ１のみが示され、これに対してシフト回路２はブロックとしてのみ示されている。この場合、出力側Ａ￣jと供給電位ＶDDとの間にｐ−ＭＯＳトランジスタＳR′が挿入接続され、ｐ−ＭＯＳトランジスタＳR′のゲート端子２３′は、この場合にＬアクティブ信号ＲＥＳＥＴを印加するための端子１１に接続されている。しかし、既に図１１に関連して説明した理由から、この場合にも星印（★）により示したこれらのトランジスタは最小寸法を有することはできない。適切な寸法決めは例えば、これらのトランジスタに最小トランジスタの５倍の寸法を与えることから成る。
【００９９】
図２３は例として、それぞれが本発明のポインタ回路により実現可能である１つの列ポインタと１つの行ポインタとを用いてメモリマトリクスの中の正確に１つのメモリセルを選択する方法を示す。
【０１００】
図２４ａはＤフリップフロップから成る従来のマスタ・スレイブシフトレジスタの形のポインタ回路の１つの例を示す。バッファメモリ１′′の出力側からは信号．．．Ｚn，Ｚn+1，Ｚn+2．．．が取出される。シフトレジスタの出力側．．．Ａn，Ａn+1，Ａn+2．．．の実際の出力側はそれぞれメインメモリ１′の出力側Ｑである。この場合に、クロック信号Φ1によりメインメモリ１′の出力側．．．Ａn，Ａn+1，Ａn+2．．．の電位データがバッファメモリ１′′に伝送され、これによりＺn＝Ａn+1．．．が成立つ。バッファメモリ１′′の入力側がクロック信号Φ1により再びラッチされた後、バッファメモリ１′′の電位データは、メインメモリ１′の入力側Ｃをクロック信号Φ2によりアクティブにすることにより再びラッチされ、バッファメモリ１′′の電位データが、メインメモリ１′の入力側Ｃをクロック信号Φ2によりアクティブにすることにより再びラッチされると、メインメモリ１′の入力側の電位データはクロック信号Φ2により次のメインメモリ及びバッファメモリ段の中に転送され、従ってこの時点でＡn＝Ｚn-1，Ａn+1＝Ｚn，Ａn+2＝Ｚn+1，．．．が成立つ。
【０１０１】
図２４ｂは、４つのＮＡＮＤゲートから成るＤフリップフロップの構成の１つの例を示す（［２］参照）。
【０１０２】
図２５には別の１つの例として、別の１つの従来のマスタ・スレイブシフトレジスタの形のポインタ回路が示されている。バッファメモリ１′′の出力側からは信号Ｚnが取出される。シフトレジスタ．．．Ａn，Ａn+1，Ａn+2．．．の実際の出力側はそれぞれ、それぞれのメインメモリ１′の出力側Ｑである。この場合にメインメモリ１′の出力側．．．Ａn，Ａn+1，Ａn+2．．．の電位データのバッファメモリ１′′への伝送は、スイッチ，ＳAZ,n，ＳAZ,n+1，．．．，を閉成することにより行われ、バッファメモリ１′′から後続のメインメモリ及びバッファメモリ段への電位データの伝送は、スイッチＳZA,n，ＳZA,n+1．．．を閉成することにより行われる。
【０１０３】
図２６は、ＣＭＯＳ技術において実現可能な図２５のポインタ回路を示し（［３］参照）、スイッチＳAZはトランスファゲートＴ1,n，Ｔ2,n，Ｔ3,n，Ｔ4,n，Ｔ1,n+1，Ｔ2,n+1，Ｔ3,n+1，Ｔ4,n+1，．．．から成り、トランスファゲートＴ1,n，Ｔ2,n，Ｔ3,n，Ｔ4,n，Ｔ1,n+1，Ｔ2,n+1，Ｔ3,n+1，Ｔ4,n+1，．．．のそれぞれはｎチャネル形トランジスタ及びｐチャネル形トランジスタにより形成されている。メモリ１′及び１′′はそれぞれ２つの正帰還されているインバータにより形成されている。
【０１０４】
図２６の回路では、信号のそれぞれ１つの反転がそれぞれのメモリの後で行われる。それぞれのメインメモリ及びバッファメモリ段の後での信号のこの反転は図２６に示されていない、何故ならばこのような反転はこの回路の原理的な説明にとって重要でないからである。
【０１０５】
使用される技術と無関係に、すべてのこれらのこれまで公知のポインタ回路は１つのポインタ出力側毎に比較的大きい数の構成素子を必要とする。この比較的大きいスペースは特に図２３の用途において非常に不利に作用することがある、何故ならば特定の技術又は特定のアーキテクチャ変形における行端子又は列端子は非常に小さい間隔を有するからである。
【０１０６】
図２４〜２６の従来のポインタ回路と異なり、本発明のポインタ回路はバッファメモリが不要である。これは、本発明のポインタ回路では１つの出力側Ａj（ｊ＝．．．ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，．．．）毎に正確に１つのメモリ１しか必要としないことを意味する。これにより必要な構成素子の規模が大幅に低減され、これにより従来のポインタ回路に比してスペースが大幅に小さくなる。このことは、例えばこれらの回路が図２３に略示したようにメモリマトリクスの中のメモリセルの選択に利用され、行導線及び列導線が僅かな間隔を有する場合には必要不可欠である（［１］参照）。
【０１０７】
シフトレジスタの形の公知のポインタ回路と異なり、本発明のポインタ回路は任意のデータ連鎖をシフトすることはできない。むしろ、一方の論理状態例えば”１”を有する出力側Ａjを有するメモリ１に最も近く隣接するメモリ１の出力側Ａj-1及びＡj+1における論理状態は、常に他方の論理状態例えば”０”でなければならない。（これはＡj＝”１”との条件ではＡj-1＝Ａj+1＝”０”でなければならないことを意味する。しかしこの条件はポインタとして回路の動作にとって元来必要不可欠である。）。
【０１０８】
なお、本発明の参考となる文献を列挙する。
【０１０９】
［１］  Ｐａｕｌ−Ｗｅｒｎｅｒ  ｖｏｎ  Ｂａｓｓｅ，Ｍｉｃｈａｅｌ  Ｂｏｌｌｕ，Ｒｏｌａｎｄ  Ｔｈｅｗｅｓ，Ｄｏｒｉｓ  Ｓｃｈｍｉｔｔ−Ｌａｎｄｓｉｅｄｅｌ：（＝ＥＰ−Ａ０７３８９７４）
［２］  Ｕ．Ｔｉｅｔｚｅ，Ｃｈ．Ｓｃｈｅｎｋ：”Ｈａｌｂｌｅｉｔｅｒ−Ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ”，Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ，９，１９９０
［３］  Ｎ．Ｈ．Ｅ．Ｗｅｓｔｅ，Ｋ．Ｅｓｈｒａｇｈｉａｎ：”Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ＣＭＯＳ  ＶＬＳＩ  Ｄｅｓｉｇｎ”，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｍｐａｎｙ，１９９３
［４］  Ｌ．Ｒｉｓｃｈ，Ｆ．Ｈｏｆｍａｎ，Ｗ．Ｒｏｅｓｎｅｒ，Ｗ．Ｋｒａｕｔｓｃｈｎｅｉｄｅｒ：”Ｖｅｒｆａｈｒｅｎ  ｚｕｒ  Ｈｅｒｓｔｅｌｌｕｎｇ  ｅｉｎｅｒ  Ｆｅｓｔｗｅｒｔｓｐｅｉｃｅｒｚｅｌｌｅｎａｎｏｒｄｎｕｎｇ  ｍｉｔ  ｖｅｒｔｉｋａｌｅｎ  ＭＯＳ−Ｔｒａｎｓｉｓｔｏｒｅｎ”，ＤＥ（＝ａｍｔｌ．Ａｋｔｅｎｚｅｉｃｈｅｎ  Ｐ４４３７５８１）
［５］  Ｗ．Ｋｒａｕｔｓｃｈｎｅｉｄｅｒ，Ｌ．Ｒｉｓｃｈ，Ｆ．Ｈｏｆｍａｎ，Ｗ．Ｒｏｅｓｎｅｒ；”Ｆｅｓｔｗｅｒｔｓｐｅｉｃｈｅｒｚｅｌｌｅｎａｎｏｒｄｎｕｎｇ  ｕｎｄ  Ｖｅｒｆａｈｒｅｎ  ｚｕ  ｄｅｒｅｎ  Ｈｅｒｓｔｅｌｌｕｎｇ”，（＝ＥＰ−Ａ０７８４８６６）
【０１１０】
【外１】
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【図面の簡単な説明】
【図１】本発明のポインタ回路の第１の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトを行う図１のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図２】本発明のポインタ回路の第２の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトとメモリのリセットとを行う図２のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図３】初期化の特別のオプションを有する本発明のポインタ回路の第３の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトとメモリのリセットとを行い、さらにメモリのリセット動作を惹起するスイッチのためにこの回路の初期化の特別のオプションを可能にする図３のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図４】リセット動作とセット動作とが図２の第２の変形及び図３の第２の変形の場合と同様に完全に切離されているが、しかし第２及び第３の変形と異なりただ２つのクロック信号しか必要でないとの特殊性を有する本発明のポインタ回路の第４の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトを行う図４のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図５】互いに相補的な制御特性を有するスイッチの使用により、ただ１つのクロック信号を用いてこの回路の動作が実現できるとの特殊性を有する本発明のポインタ回路の第５の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトを行う図５のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図６】図１の第１の変形の更なる変形として、互いに相補的な制御特性を有するスイッチを用いて得られる本発明のポインタ回路の第６の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトを行う図６のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図７】図４の第４の変形の更なる変形として、互いに相補的な制御特性を有するスイッチを用いて得られ、リセット動作及びセット動作が完全に互いから切離され、ただ２つのクロック信号しか必要でない本発明のポインタ回路の第７の変形のブロック回路図、ならびに選択された出力側から取出される所定の１つの論理状態のシフトを行う図７のａの回路に印加すべきシフト動作のためのクロック線図を示す。
【図８】ＣＭＯＳ技術での本発明のポインタ回路の図１の第１の変形の実施形態の回路略図である。
【図９】ＣＭＯＳ技術での本発明のポインタ回路の図２の第２の変形の実施形態の回路略図である。
【図１０】ＣＭＯＳ技術での本発明のポインタ回路の図３の第３の変形の実施形態の回路略図である。
【図１１】ＣＭＯＳ技術での本発明のポインタ回路の図５の第５の変形の実施形態の回路略図である。
【図１２】ＣＭＯＳ技術での本発明のポインタ回路の図６の第６の変形の実施形態の回路略図である。
【図１３】ＣＭＯＳ技術での本発明のポインタ回路の図７の第７の変形の実施形態の回路略図である。
【図１４】本発明のポインタ回路の初期化のためのスイッチの種々の配置のうちの１つの配置であり、メモリのメモリ端子と基準電位ＶSSとの間の初期化のためのスイッチを示すブロック回路図である。
【図１５】本発明のポインタ回路の初期化のためのスイッチの種々の配置のうちの別の１つの配置であり、メモリのメモリ端子と供給電圧ＶDDとの間の初期化のためのスイッチを示すブロック回路図である。
【図１６】本発明のポインタ回路の初期化のためのスイッチの種々の配置のうちの更に別の１つの配置であり、メモリのメモリ端子と基準電位ＶSSとの間の初期化のためのスイッチを示すブロック回路図である。
【図１７】本発明のポインタ回路の初期化のためのスイッチの種々の配置のうちの更に別の１つの配置であり、メモリのメモリ端子と供給電圧ＶDDとの間の初期化のためのスイッチを示すブロック回路図である。
【図１８】ＶSSの供給が分岐され、メモリの中の通常は直接ＶSS電位にあるノードがＶSS1,LatchとＶSS2,Latchとに分割され、ＶSS1,Latch端子は（Ｈアクティブ）信号ＲＥＳＥＴが印加される、供給電圧を供給することにより本発明のポインタ回路を初期化するためのブロック回路図を示す。
【図１９】ＶDDの供給が分岐され、メモリの中の通常は直接ＶDD電位にあるノードがＶDD1,LatchとＶDD2,Latchとに分割され、ＶDD1,Latch端子は（この場合にはＬアクティブ）信号ＲＥＳＥＴが印加される、供給電圧を供給することにより本発明のポインタ回路を初期化するためのブロック回路図を示す。
【図２０】（円形の中に示されている）ｎ−ＭＯＳリセットトランジスタが本発明のポインタ回路のそれぞれのメモリに付加されている、図１４の初期化方法を回路技術的に実現した回路略図を示す。
【図２１】（円形の中に示されている）ｐ−ＭＯＳリセットトランジスタが本発明のポインタ回路のそれぞれのメモリに付加されている、図１７の初期化方法を回路技術的に実現した回路略図を示す。
【図２２】種々の時点でのポインタ回路の出力信号を示す概念図である。
【図２３】列ポインタと行ポインタを用いてメモリマトリクスの中の正確に１つのメモリセルを選択する方法を示す概念図である。
【図２４】Ｄフリップフロップを有する従来のマスタ・スレイブシフトレジスタの構成を示したブロック回路図、ならびに４つのＮＡＮＤゲートを用いてＤフリップフロップを構成する１つの例を示した回路図を示す。
【図２５】ラッチと、ラッチの間に挿入接続されているスイッチを用いて従来のマスタ・スレイブシフトレジスタを構成する方法を示すブロック回路図である。
【図２６】ＣＭＯＳ技術での図２５のマスタ・スレイブシフトレジスタを構成するための１つの例を示す回路図である。
【符号の説明】
メモリ  １
端子  １０
制御入力側  ２０
Ａn，Ａ￣n  出力側
Ｑ，Ｑ￣  メモリ端子
Φ1，Φ2，Φ3，Φ4  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
0003824789.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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