(57)【特許請求の範囲】
【請求項１】
第１の領域と第２の領域と制御電極とを含む能動素子であって、該第１の領域と第２の領域との間を第１の方向にキャリアが移動し、該制御電極に印加される電気信号によってキャリアの移動が制御され、該第１の領域、第２の領域、及び制御電極が、前記第１の方向と交差する第２の方向に、入力端から出力端まで延在している能動素子と、
前記第１の領域に、その入力端から出力端にわたって電気的に接続された導電領域と、
前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させ、
前記導電領域に対して一定の間隔を隔てて配置されているトリガ線路であって、該トリガ線路を伝搬する電気信号が、前記制御端子の第２の方向の対応する位置に印加される前記トリガ線路と、
前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させる出力線路であって、前記能動素子を前記第１の方向に移動したキャリアによって、前記第２の方向に伝搬する電気信号が励起される前記出力線路と、
前記トリガ線路と前記導電領域との間に配置され、両者の間隔を一定に保つ複数の支柱であって、前記第２の方向に離散的に配置されている該支柱と
を有する分布定数線路。
【請求項２】
前記能動素子が電界効果型トランジスタであり、前記第１の領域がソース領域、第２の領域がドレイン領域、制御電極がゲート電極に相当する請求項１に記載の分布定数線路。
【請求項３】
前記能動素子の相互コンダクタンスがドレインコンダクタンスよりも大きい請求項２に記載の分布定数線路。
【請求項４】
前記能動素子が、高電子移動度トランジスタであり、該高電子移動度トランジスタのゲート電極からドレイン領域側の２次元電子ガス層の縁までの距離をＹｐ、ゲート電極と２次元電子ガス層との間の深さ方向の距離をｄとしたとき、Ｙｐ／ｄが２以上である請求項１〜３のいずれかに記載の分布定数線路。
【請求項５】
前記出力線路の波長定数が、前記トリガ線路の波長定数と等しい請求項１〜４のいずれかに記載の分布定数線路。
【請求項６】
さらに、前記出力線路の途中に設けられたスタブを有する請求項１〜５のいずれかに記載の分布定数線路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも３つの端子を有する能動素子を用いた負性抵抗線路に関する。
【０００２】
【従来の技術】
大容量高速通信時代を迎え、１００Ｇｂｉｔ／ｓ級の超高速パルス伝送技術の開発が進められている。このような超高速のパルス伝送を行うためには、テラヘルツ級の利得帯域幅積を持ち、５０Ωの終端に整合された電力反射のない超広帯域増幅器が必要である。この要求を満たすために、高性能の高電子移動度トランジスタ（ＨＥＭＴ）を用いた分布型進行波増幅器の開発が行われている。ＨＥＭＴを用いた分布型進行波増幅器により、１５０ＧＨｚの利得帯域幅積が得られるようになった。
【０００３】
【発明が解決しようとする課題】
ＨＥＭＴを用いた分布型進行波増幅器により１５０ＧＨｚの利得帯域幅積が得られるようになったが、その電力利得は、ＨＥＭＴの遮断周波数ｆtと分布定数効果から期待される性能に比べて低い。その性能が、期待されるものに比べて低い原因として、単体ＨＥＭＴを分布定数化していないこと、縦続接続段数及び線路長の細分化に限界があること、及び位相整合用のゲートスタブ線路により相互コンダクタンスＧmが低下すること等が考えられる。
【０００４】
本発明の目的は、超広帯域増幅器に応用できる分布定数線路を提供することである。
【０００５】
本発明の一観点によると、第１の領域と第２の領域と制御電極とを含む能動素子であって、該第１の領域と第２の領域との間を第１の方向にキャリアが移動し、該制御電極に印加される電気信号によってキャリアの移動が制御され、該第１の領域、第２の領域、及び制御電極が、前記第１の方向と交差する第２の方向に、入力端から出力端まで延在している能動素子と、前記第１の領域に、その入力端から出力端にわたって電気的に接続された導電領域と、前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させ、前記導電領域に対して一定の間隔を隔てて配置されているトリガ線路であって、該トリガ線路を伝搬する電気信号が、前記制御端子の第２の方向の対応する位置に印加される前記トリガ線路と、前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させる出力線路であって、前記能動素子を前記第１の方向に移動したキャリアによって、前記第２の方向に伝搬する電気信号が励起される前記出力線路と、前記トリガ線路と前記導電領域との間に配置され、両者の間隔を一定に保つ複数の支柱であって、前記第２の方向に離散的に配置されている該支柱とを有する分布定数線路が提供される。
【０００６】
トリガ線路を第２の方向に伝搬する電気信号により、第２の方向に関する各位置において、能動素子のキャリアの移動が制御される。これにより、出力線路に、増幅された電気信号が現れ、出力線路を第２の方向に伝搬する。能動素子の性能、各線路の波長定数を適当に設定すると、負性抵抗線路を得ることができる。
【０００７】
【発明の実施の形態】
図１に、本発明の第１の実施例による負性抵抗線路の、基板表面内に関する配置を示す。基板表面をｘｙ面とし、基板表面の法線方向下向きをｚ軸とするｘｙｚ直交座標系を考える。共通線路２０及び出力線路４０が、入力端Ｔiから出力端Ｔoまで、ある間隔を隔ててｘ軸方向に平行に配置されている。トリガ線路６０が、共通線路２０と出力線路４０との間の領域に接触している。これら各線路のｘ軸方向の長さをＷとする。共通線路２０から出力線路４０までの全幅をＬｗとする。
【０００８】
図２（Ａ）は、図１の一点鎖線Ａ２−Ａ２における断面図を示し、図２（Ｂ）は、そのトリガ線路の近傍の拡大図を示す。ノンドープのＧａＡｓ基板１の表面に、ｘ軸に平行な２本の溝２１及び４１が形成されている。溝２１及び４１の底面上及び側面上に、それぞれＡｕＧｅ膜とＡｕ膜との積層構造を有する導電膜２２及び４２が形成されている。溝２１及び４１内は、それぞれＡｕからなる導電部材２３及び４３で埋め込まれている。導電膜２２及び導電部材２３により共通線路２０が構成され、導電膜４２及び導電部材４３により出力線路４０が構成される。
【０００９】
溝２１と４１との間の、基板１の表面上に、ノンドープのＩｎＧａＡｓ層２、Ｓｉ濃度２×１０18ｃｍ-3のＡｌＧａＡｓ層３が積層されている。ＡｌＧａＡｓ層３の表面のうち溝２１と４１とのほぼ中間の、ｘ軸に平行な線状の領域に、ゲートフィンガ６１がショットキ接触している。ゲートフィンガ６１の上に、ゲート傘部６２が配置されている。ゲート傘部６２は、ゲートフィンガ６１の両側に庇状に張り出してる。ゲートフィンガ６１及びゲート傘部６２は、Ａｌで形成される。
【００１０】
ＡｌＧａＡｓ層３の表面のうち、ゲートフィンガ６１に接触している部分の近傍の領域以外の領域が、ｎ+型ＧａＡｓ層４で覆われている。ｎ+型ＧａＡｓ層４には、Ｓｉが２×１０18ｃｍ-3添加されている。溝２１及び４１の内面をそれぞれ覆う導電膜２２及び４２は、ｎ+型ＧａＡｓ層４の表面の一部の領域までを覆っている。
【００１１】
ＩｎＧａＡｓ層２のＧａＡｓ基板１側の界面に、２次元電子ガス２ａが蓄積される。２次元電子ガス２ａは、溝２１側及び４１側の端面において、それぞれ共通線路２０及び出力線路４０に電気的に接続されている。
【００１２】
ゲートフィンガ６１の下方から出力線路４０側のｎ+ＧａＡｓ層４の縁までの領域は空乏化している。ここで、共通線路２０の電圧を０Ｖ、ゲートフィンガ６１のバイアス電圧を−１Ｖ、出力線路４０のバイアス電圧を＋３Ｖとした条件で動作させた場合を考える。このとき、ゲートフィンガ６１と共通線路２０との間の電圧は１Ｖになり、ゲートフィンガ６１と出力線路４０との間の電圧は４Ｖになる。ゲートフィンガ６１と出力線路４０との間の電圧が、共通線路２０とゲートフィンガ６１との間の電圧よりも高いため、空乏化した領域は、共通線路２０側よりも出力線路４０側に、より長く延びる。
【００１３】
共通線路２０の上方に、Ａｕからなるトリガ線路６０が配置されている。トリガ線路６０は、低誘電体材料からなる支柱６５により支持されており、共通線路２０との間に一定の間隔が確保されている。支柱６５は、ｘ軸方向に沿って離散的に配置されている。トリガ線路６０は、ゲート傘部６２の上方まで広がり、ゲート傘部６２の上方からゲート傘部６２に向かって垂れ下がり、ゲート傘部６２の上面に接触している。
【００１４】
図２（Ａ）に示すように、共通線路２０及び出力線路４０のｙ軸方向の幅をそれぞれＬsw及びＬdwとする。共通線路２０と出力線路４０との間隔をＳsdとする。ＬswとＬdwとＳsdとの和が図１に示す全幅Ｌwである。共通線路２０及び出力線路４０のｚ軸方向の厚さを、それぞれＴs及びＴdとする。共通線路２０とトリガ線路６０との間隔をＨ1、トリガ線路６０のｚ軸方向の厚さをＨ2とする。
【００１５】
図２（Ｂ）に示すように、ゲートフィンガ６１がＡｌＧａＡｓ層３に接触している部分のｙ軸方向の幅、すなわちゲート長をＹgとする。ゲートフィンガ６１と、出力線路４０側のｎ+ＧａＡｓ層４の縁までの距離、すなわちショットキ接触部とドレイン側２次元電子ガスとの距離をＹpとする。
【００１６】
図２（Ａ）及び（Ｂ）からわかるように、共通線路２０側の２次元電子ガス層２ａをソース領域、出力線路４０側の２次元電子ガス層２ａをドレイン領域、ゲートフィンガ６１をゲート電極とするＨＥＭＴが形成されている。このＨＥＭＴのキャリア移動方向は、ｙ軸に平行である。
【００１７】
図３は、図１及び図２に示す負性抵抗線路をｘ軸方向に関して分布定数化した等価回路図を示す。ＨＥＭＴは、複数の小信号等価回路で表されている。等価回路中のキャパシタＣgsは、図２（Ｂ）におけるゲートフィンガ６１と２次元電子ガス２ａとの間の容量に相当し、キャパシタＣgspは、図２（Ａ）における共通線路２０とトリガ線路６０との間の容量に相当する。インダクタＬg及び抵抗Ｒgは、それぞれ図２（Ｂ）に示すトリガ線路６０のインダクタンス及び抵抗に相当する。
【００１８】
トリガ線路６０に、バイアス回路６３を通してゲートバイアス電圧−Ｖgが印加される。出力線路４０に、バイアス回路４５を通してドレインバイアス電圧＋Ｖdが印加される。バイアス回路６３は、並列容量ＣBGと直列インダクタンスＬBGにより構成され、バイアス回路４５は、並列容量ＣBDと直列インダクタンスＬBDにより構成される。
【００１９】
トリガ線路６０の入力端６０ａにトリガ信号が印加される。印加されたトリガ信号は、トリガ線路６０に沿ってｘ軸方向に伝搬する。トリガ線路６０を伝搬する信号は、ＨＥＭＴに印加されるゲート電圧として作用する。このゲート電圧Ｖgによって、電流源Ｉhが、分布化された出力線路４０に信号電流ＧmＶgを供給する。ここで、Ｇmは、ＨＥＭＴの相互コンダクタンスである。信号がトリガ線路６０に印加されてから出力線路４０に現れるまでに時間τ0の遅れが生ずる。遅延時間τ0は、ｘ軸方向に関して一定である。
【００２０】
電流源Ｉhに並列に接続されたコンダクタＧdsは、ＨＥＭＴのソースとドレインとの間のドレインコンダクタンスに相当する。電流源Ｉhに並列に接続されたキャパシタＣdsは、図２（Ａ）のＨＥＭＴのソースとドレイン間の容量に相当し、キャパシタＣdspは、共通線路２０と出力線路４０との間の容量に相当する。インダクタＬd及び抵抗Ｒdは、それぞれ出力線路４０を分布定数化したときの特性インピーダンスに相当する。
【００２１】
図４は、図３に示す等価回路に交流トリガ信号を印加したときのドレイン電流電圧特性を示す。ドレイン電圧及びドレイン電流は、負荷線ＬＤに沿って変化するため、その交流変化分（Δｖd／Δｉd）は負となり、等価的に負性抵抗を呈する。ここで、負荷線ＬＤの傾きは、出力線路４０の特性インピーダンスによって規定され、動作点は、バイアス電圧−Ｖg及び＋Ｖdによって規定される。トリガ線路と出力線路とを伝搬する信号波の位相を同じにできれば、実効的にソース及びドレイン間で負性抵抗が形成される。すなわち、トリガ線路と出力線路との波長定数をほぼ同じにすればよい。
【００２２】
図３の等価回路から、下記の電圧電流波の基礎式が誘導される。
【００２３】
【数１】
ｄＶd／ｄｘ＝−ＺdＩd                 ・・・（１）
ｄＩd／ｄｘ＝−（ＹdＶd＋ＧmＶg）       ・・・（２）
Ｙg＝Ｇg＋ｊωＣgs
Ｚg＝Ｒg＋ｊωＬg
Ｙd＝Ｇds＋ｊωＣds
Ｚd＝Ｒd＋ｊωＬd
【００２４】
ここで、Ｖd及びＩdは、それぞれ出力線路４０の位置ｘにおける電圧及び電流を表す。なお、ここでは、図３のキャパシタＣgsp及びＣdspによる影響を考えないものとする。
【００２５】
式（２）の右辺の第２項が、負性抵抗を特徴づける重要な電流源である。式（１）及び（２）から、出力線路４０を伝搬する電圧信号波を表す下記の二次微分方程式が得られる。
【００２６】
【数２】
（ｄ／ｄｘ）2Ｖd＝ＺdＹdＶd＋ＺdＧmＶg ・・・（３）
トリガ線路６０の信号入力端では、ドレイン電圧Ｖdが０であるから、境界条件は、
【００２７】
【数３】
Ｖd（ｘ＝０）＝０
となる。
【００２８】
この境界条件の下で、Ｖg＝ＶGOｅｘｐ（−γgｘ）とおいて二次微分方程式（３）を解くと、
【００２９】
【数４】
0003752400.tif 000002
が得られる。
【００３０】
ここで、Ｚcは出力線路４０の特性インピーダンス、γdは出力線路４０の伝搬定数、γgはトリガ線路６０の伝搬定数、ＶGOは、入力端（ｘ＝０）におけるトリガ線路６０の電圧である。Ｚc、γd、及びγgは、それぞれ
【００３１】
【数５】
Ｚc＝（Ｚd／Ｙd）1/2
γd＝（ＺdＹd）1/2
γg＝（ＺgＹg）1/2
と表される。
【００３２】
（γg／γd）→１の極限では、出力線路４０の出力端（ｘ＝Ｗ）において式（４）は、
【００３３】
【数６】
Ｖd＝（ＺcＧm／２）ＶGOｅｘｐ（−γgＷ）      ・・・（５）
となる。また、式（１）及び（４）から求まる特性インピーダンスＺcは、
Ｚc＝−（Ｖd／Ｉd）                            ・・・（６）
となる。
【００３４】
上式から、特性インピーダンスＺcは実効的に負となることがわかる。入力端（ｘ＝０）における電力をＰi、出力端（ｘ＝Ｗ）における電力をＰoとすると、
【００３５】
【数７】
Ｐi＝（ＶGO2／Ｚg）
Ｐo＝（Ｖd2／Ｚd）
と表される。トリガ線路６０と出力線路４０の特性インピーダンスが等しい場合、すなわち、Ｚg＝Ｚd＝Ｚcと表される場合、電力利得Ｇmax＝Ｐo／Ｐiは、
【００３６】
【数８】
Ｇmax＝（ＺcＧmＷ）２ｅｘｐ（−２γgＷ）／４
γg＝αg＋ｊβg                             ・・・（７）
となる。ここで、αgは、トリガ線路６０の減衰定数である。
【００３７】
減衰定数αgが充分小さいとき、
【００３８】
【数９】
ｅｘｐ（−２γgＷ）＝１−２γgＷ
αg＝（１／２）（Ｒg／Ｚc）
と近似できるため、利得に関して伝搬定数γgの実部αgのみを採用すると、電力利得は、
【００３９】
【数１０】
Ｇmax＝（ＧmＺcＷ）2（１／４）（１−２αgＷ）    ・・・（８）
と表される。
【００４０】
線路の特性インピーダンスＺc、ソースとゲート間の真性容量Ｃgs、位相速度ｖsの間には、
【００４１】
【数１１】
Ｚc＝１／（Ｃgsｖs）
の関係がある。この関係式を用いて式（８）を整理すると、
【００４２】
【数１２】
0003752400.tif 000003
が得られる。ここで、ｆT＝Ｇm／（２πＣgs）、αg＝（１／２）Ｒg／Ｚcの関係を用いた。
【００４３】
位相速度ｖsは、真空中の光速をｖ0、実効比誘電率をεeffとすると、
【００４４】
【数１３】
ｖs＝ｖ0／（εeff）1/2
と表される。実効比誘電率εeffは、伝送線路の幾何学的寸法によって決まる。
【００４５】
式（９）の電力利得Ｇmaxは、動作周波数に無関係である。大きな電力利得を得るためには、Ｃgsを小さくすることが好ましい。上記考察では、図３に示すキャパシタＣgspを無視したが、キャパシタＣgspを考慮にいれると、実効的にＣgsが大きくなる。このため、キャパシタＣgspをできるだけ小さくすることが好ましい。
【００４６】
また、電力利得Ｇmaxは、図３のドレインコンダクタンスＧdsに依存しない。これは、出力エネルギのほとんどが出力線路４０のキャパシタンスとインダクタンスによる充放電によって運ばれることを意味する。出力線路４０は、
【００４７】
【数１４】
ωＬd＞Ｒd かつ  （１／ωＣd）＞Ｇds
となるように構成される。
【００４８】
次に、伝送線路によって電力利得が得られる条件について説明する。式（４）においてｘ＝Ｗとし、γdＷが十分大きい場合を考えると、
【００４９】
【数１５】
Ｖd＝−（ＺcＧm／γd）ＶGO
となる。直流信号に対する出力線路４０の特性インピーダンスＺc及び伝搬定数γdは、
【００５０】
【数１６】
Ｚc＝（Ｒd／Ｇds）1/2
γd＝（ＲdＧds）1/2
と表される。従って、直流信号に対する電力利得は、
【００５１】
【数１７】
Ｇmax＝（Ｇm／Ｇds）2
となる。なお、Ｚc＝Ｚd＝Ｚgと仮定している。
【００５２】
直流信号に対する電力利得が１を超えるためには、相互コンダクタンスＧmとドレインコンダクタンスＧdsとの間に、
【００５３】
【数１８】
Ｇm＞Ｇds
の関係が成立しなければならない。これは、電力利得を得るためにはトリガ線路で駆動される電力がドレインコンダクタンスＧdsで消費される電力よりも大きくなければならないことを意味する。すなわち、直流領域から高い周波数までの広い周波数範囲で等価負性抵抗線路を実現するためには、相互コンダクタンスＧmがドレインコンダクタンスＧdsよりも大きいことが必要となる。
【００５４】
次に、図２（Ａ）のｙ軸方向の信号遅延時間τ0の影響について説明する。ｙ軸方向の空間長をｌ0、媒質（図２（Ｂ）の場合には、ＡｌＧａＡｓ層３に相当）の波長短縮率をＫとすると、実効長ｌsは、ｌs＝ｌ0／Ｋとなる。ここで、媒質の実効比誘電率をεｅｆｆとすると、波長短縮率Ｋは、ほぼ（εeff）１／２で表される。従って、角速度をωとすると、
【００５５】
【数１９】
ωτ0＝β0ｌs
となる。電流源Ｉhによる電流ＧmＶgは、
【００５６】
【数２０】
ＧmＶg＝Ｇm0Ｖg0ｅｘｐ（−αgＷ）
×ｅｘｐ［−ｊβgＷ｛（β0ｌs／βgＷ）＋１｝］  ・・・（１０）
となる。ここで、Ｗはゲート幅、βgはトリガ線路６０の波長定数、β0は媒質中の波長定数である。通常ｌsは１μｍを超えることはなく、Ｗは２００μｍ以上である。このため、β0ｌs／βgＷは０．００５以下になる。従って、遅延時間τ0は、電流源Ｉhの電流ＧmＶgにほとんど影響を与えないと考えられる。
【００５７】
また、｛（β0ｌs／βgＷ）＋１｝は虚数項であり、実数部である利得には影響を及ぼさない。
【００５８】
通常のＨＥＭＴでは、図２（Ｂ）においてショットキゲート端からドレイン側の２次元電子ガスまでの遅れ時間τ0が遮断周波数ｆTの低下を招く。このため、図２（Ｂ）のＹpを長くすることは好ましくない。また、Ｙpを短くすると、ゲートとドレイン間の容量Ｃgdが大きくなり、ｆTが低下する。このため、好ましい長さＹpは、ある範囲に制限される。これに対し、上記実施例の場合には、電力利得がＹpに無関係であるため、このような制限がない。
【００５９】
従来のＨＥＭＴにおいては、ゲート幅Ｗは、位相回転による帯域制限と、ゲート抵抗Ｒgの増大に伴う電力損失を低減するために、通常、短くなるように設計される。これに対し、上記実施例の場合には、式（９）に示すように、ゲート幅Ｗを大きくすると、電力利得が大きくなる。
【００６０】
以上説明したように、３端子素子、例えばＨＥＭＴ（Ｇm＞Ｇd）を用い、このＨＥＭＴの入出力端子に接続するトリガ線路及び出力線路を分布定数化し、トリガ線路と出力線路とを伝搬する信号の位相速度、及び特性インピーダンスを整合させることにより、等価的に負性抵抗線路を実現することができる。
【００６１】
次に、図５〜図９を参照して、上記実施例による負性抵抗線路の製造方法の一例について説明する。
【００６２】
図５（Ａ）までの工程について説明する。ノンドープのＧａＡｓ基板１の表面上に、ノンドープのＩｎＧａＡｓ層２、Ｓｉ濃度１〜２×１０18ｃｍ-3のＡｌＧａＡｓ層３、Ｓｉ濃度２×１０18ｃｍ-3のｎ+ＧａＡｓ層４を形成する。これらの層は、例えば化学気相成長（ＣＶＤ）または分子線エピタキシ（ＭＢＥ）により形成する。
【００６３】
ＧａＡｓ層４の、ゲートフィンガを配置すべき領域に開口を形成し、その底面にＡｌＧａＡｓ層３を露出させる。共通線路及び出力線路が配置される領域よりも外側のＩｎＧａＡｓ層２、ＡｌＧａＡｓ層３、及びＧａＡｓ層４を除去する。
【００６４】
ゲートフィンガ６１及びゲート傘部６２を形成する。ゲートフィンガ６１及びゲート傘部６２は、例えばゲートフィンガ６１に対応する開口が形成された電子線露光用レジスト膜と、ゲート傘部６２に対応する開口が形成された紫外線露光用レジスト膜とを積層し、リフトオフにより形成することができる。同様の形状のゲート電極の形成方法が、例えば特開平１１−４０５７７号公報の図２に開示されている。
【００６５】
基板全面をレジスト膜５で覆い、レジスト膜５に、共通線路及び出力線路に対応する開口５ａを形成する。
【００６６】
図５（Ｂ）に示すように、レジスト膜５をマスクとしてＧａＡｓ層４、ＡｌＧａＡｓ層３、及びＩｎＧａＡｓ層２をエッチングし、ＧａＡｓ基板１に溝２１及び４１を形成する。これらのエッチングは、例えばＳｉＣｌ4を用いたドライエッチングにより行うことができる。溝２１及び４１を形成した後、図５（Ａ）のレジスト膜５を除去する。基板全面を新たなレジスト膜６で覆う。
【００６７】
図５（Ｃ）に示すように、レジスト膜６の選択露光及び現像を行い、溝２１及び４１の内面を露出させる。溝２１と４１との間の基板上面を覆うレジスト膜６の縁は、溝２１及び４１の側面よりもやや後退している。
【００６８】
図６（Ｄ）に示すように、ＡｕＧｅ層とＡｕ層を蒸着する。溝２１及び４１の内面が、それぞれＡｕＧｅ層とＡｕ層との２層からなる導電膜２２及び４２で覆われる。また、ＩｎＧａＡｓ層２、ＡｌＧａＡｓ層３、及びＧａＡｓ層４の端面、及びＧａＡｓ層４の上面の一部も導電膜２１及び４１で覆われる。レジスト膜６の上面にも、ＡｕＧｅ層とＡｕ層とが堆積する。レジスト膜６を除去する。
【００６９】
図６（Ｅ）に示すように、溝２１及び４１内を、レジスト膜７で埋め込む。レジスト膜７の埋め込みは、基板全面にレジストを塗布した後、エッチバックすることにより行うことができる。
【００７０】
図６（Ｆ）に示すように、基板全面を電子線露光用のレジスト膜８で覆う。レジスト膜８に、溝２１及び４１内を埋め込むレジスト膜７の上面の一部を露出させる開口８ａを形成する。
【００７１】
図７（Ｇ）に示すように、溝２１及び４１内を埋め込んでいたレジスト膜７を除去する。窒素バブリングもしくは水洗により、溝２１及び４１内を洗浄する。
【００７２】
図７（Ｈ）に示すように、溝２１及び４１の内面に金メッキを行う。溝２１及び４１内が、それぞれＡｕからなる導電部材２３及び４３で埋め込まれる。金メッキ後、レジスト膜８を除去する。
【００７３】
図７（Ｉ）に示すように、導電部材２３の上に、低誘電率材料からなる支柱６５を形成する。支柱６５は、例えば感光性ポリイミドを基板全面に塗布し、露光及び現像を行うことにより形成される。
【００７４】
図８（Ｊ）に示すように、基板上にＸ線レジストを塗布し、レジスト膜６７を形成する。図８（Ｋ）に示すように、レジスト膜６７の露光及び現像を行い、ゲート傘部６２の上面を露出させる開口６７ａを形成するとともに、支柱６５の上面を露出させる。
【００７５】
図８（Ｌ）に示すように、基板全面に、金膜６０ａを蒸着する。このとき、開口６７ａの内面にも金膜６０ａが付着するようにする。なお、スパッタリングにより金膜を形成してもよい。
【００７６】
図９（Ｍ）に示すように、金膜６０ａの表面上に、レジスト膜７０を形成する。レジスト膜７０を露光、現像し、導電部材２３の上方から開口６７ａの上方まで広がる開口７０ａを形成する。
【００７７】
図９（Ｎ）に示すように、金メッキを行い、開口７０ａ内を金からなる導電部材６０ｂで埋め込む。その後、レジスト膜７０を剥離し、露出した金膜６０ａをミリングにより除去し、レジスト膜６７を剥離する。以上の工程により、図２に示す負性抵抗線路が得られる。
【００７８】
図２及び図３にもどって、第１の実施例について説明する。図３のトリガ線路６０及び出力線路４０の特性インピーダンスは、５０Ωに設定することが好ましい。多くの電子機器の入出力インピーダンスは、５０Ωに統一されている。トリガ線路及び出力線路の特性インピーダンスを約５０Ωとすることにより、インピーダンス整合回路を介することなく、多くの電子機器と直接接続することが可能になる。
【００７９】
この特性インピーダンスは、図２（Ａ）のｙｚ平面内の幾何学的形状及び寸法によって規定される。例えば、図２（Ｂ）に示すＩｎＧａＡｓ層２及びＡｌＧａＡｓ層３の比誘電率が約１２である場合、ゲート長Ｙgと２層の合計膜厚ｄとの比Ｙg／ｄを約０．９６にする。従来の単体素子では、フリンジング容量の影響を緩和するため、Ｙg／ｄを２程度にしていた。この場合、ゲート／ソース間容量Ｃgsが大きくなりすぎてトリガ線路の特性インピーダンスを５０Ωにすることは不可能である。なお、Ｙg／ｄを０．８〜１．２程度とすることが好ましい。
【００８０】
図３に示すソース／ゲート間容量Ｃgs、調整容量Ｃgsp、ソース／ドレイン容量Ｃds、調整容量Ｃdsp等の分布容量が、特性インピーダンスを決定する一つのパラメータになる。これらの容量は、図２（Ａ）に示すｙｚ断面内に形成される。このため、特性インピーダンスを規定する素子がｘｙ平面内の領域を占有する面積を小さくすることができる。例えば、図１に示すように、ｘ軸方向に延在する直線状の細い領域内に負性抵抗線路を配置することができる。基板面内に占める面積は、従来の分布型進行波増幅器の整合回路の面積の１／４０〜１／５０程度になる。
【００８１】
図２（Ｂ）に示す単体素子のソース／ドレイン間容量Ｃdsは、非常に小さいため、この容量のみで出力線路４０の特性インピーダンスを５０Ωにすることは困難である。図２（Ａ）に示すように、共通線路２０と出力線路４０との間の調整容量Ｃdspを付加することにより、出力線路４０の特性インピーダンスを５０Ωに近づけることが可能になる。調整容量Ｃdspは、共通線路２０と出力線路４０とのｙｚ断面における幾何学的形状により規定される。具体的には、共通線路２０の厚さＴs、幅Ｌsw、出力線路４０の厚さＴd、幅Ｌdw、及び両者の間隔Ｓsd等により規定される。
【００８２】
共通線路２０及び出力線路４０を厚くすることにより、調整容量Ｃdspを大きくすることができる。また、両線路のｘ軸方向の電気抵抗が小さくなるため、信号の伝搬損失を小さくすることができる。調整容量Ｃdspは、両線路の幅Ｌsw及びＬdwの自然対数関数である。このため、調整容量Ｃdspは、両線路の幅Ｌsw及びＬdwの変化に対して緩やかに変化する。両線路の幅Ｌsw及びＬdwを調節することにより、調節容量Ｃdspの微調整を容易に行うことができる。
【００８３】
図２において、Ｙp＝０．２μｍ、ｄ＝４０ｎｍ、ＩｎＧａＡｓ層２及びＡｌＧａＡｓ層３の比誘電率を１２とした場合を考える。図３において、出力線路４０の特性インピーダンスをトリガ線路のそれにほぼ一致させるためには、ソース／ドレイン間容量Ｃdsと調整容量Ｃdspとの合成容量を約１６６ｆＦ／ｍｍとすればよい。ソース／ドレイン間容量Ｃdsは約２０ｆＦ／ｍｍであるから、必要な調整容量Ｃdspは約１４６ｆＦ／ｍｍとなる。例えば、共通線路２０の厚さＴsと出力線路４０の厚さＴdを共に４μｍとし、両線路の幅Ｌsw及びＬdwを６μｍとすることにより、約１４６ｆＦ／ｍｍの調整容量Ｃdspを確保することができる。
【００８４】
厚さ３００μｍ程度の基板上に１４６ｆＦ／ｍｍ程度の容量を得るためには、幅２８０μｍ、長さ１ｍｍ程度のマイクロストリップ線路が必要となる。代表的な従来の分布型進行波増幅器の表面整合回路面積は１×０．４ｍｍ2程度であり、その平面形状も複雑である。上記実施例の場合の負性抵抗線路は、例えば幅１６μｍ、長さ１ｍｍの一直線状になる。
【００８５】
上記第１の実施例では、トリガ線路６０の入力端に印加された信号が、トリガ線路６０に沿ってｘ軸方向に伝搬する。この信号が、トリガ線路６０の幅方向（ｙ軸方向）に伝搬し、ゲートフィンガ６１に到達する。幅方向の有効信号伝達長は短いため、ほとんど電圧降下することなくゲートフィンガ６１まで信号が伝達される。このため、ゲート／ソース間容量Ｃgsを充放電するときの電力損失は、ほとんど無視できる量になる。
【００８６】
トリガ線路６０の厚さＨ2を３μｍ、幅を６μｍ、金の比抵抗ρを２×１０-6Ωｃｍとすると、トリガ線路６０の抵抗は１Ω以下になる。このときの線路の減衰定数αgは、０．０４ｍｍ-1となる。従って、伝搬損失は０．１ｄＢ／ｍｍ以下になる。これに対し、ゲートフィンガ６１のみの抵抗Ｒgは、ゲート傘部６２の高さを３００ｎｍ、幅を４００ｎｍとすると、Ｒg＝１６５Ωとなる。このときの減衰定数αgは１．６５ｍｍ-1となり、伝搬損失は７ｄＢｍｍ-1となる。第１の実施例の構成とすることにより、伝搬損失を低減できることがわかる。
【００８７】
また、トリガ線路６０は、能動素子（第１の実施例の場合にはＨＥＭＴ）が形成された後に形成される。このため、能動素子の特性を確認した後に、線路形状及び寸法を素子特性に適合させることが可能になる。
【００８８】
トリガ線路６０は、支柱６５により安定して基板上に支持されている。このため、ゲートフィンガ６１に加わる機械的な負荷を低減することができる。支柱６５は、ｘ軸方向に離散的に配置されているため、支柱６２によるトリガ線路６０と共通線路２０との間の容量の増加は無視できる量である。
【００８９】
第１の実施例によると、トリガ線路６０と共通線路２０とに挟まれた空間内、及び共通線路２０と出力線路６０とに挟まれた空間内に、電磁波エネルギのほとんどの成分が閉じこめられ、図２（Ａ）のｘ軸方向に信号が伝搬する。これにより、電磁波エネルギの自由空間への放射が抑制されるため、近接配置された複数の線路間のアイソレーションを確保しやすくなる。また、トリガ線路６０及び出力線路４０の減衰定数を小さくすることができる。
【００９０】
第１の実施例によると、図２（Ａ）に示すように、出力線路４０の上面がｎ+ＧａＡｓ層４の上面よりも低い位置に配置される。これにより、トリガ線路６０と出力線路４０との間の浮遊容量を小さくすることができる。両線路間の浮遊容量を小さくすることにより、ＨＥＭＴの遮断周波数ｆTの低下を抑制することができる。
【００９１】
例えば、図２（Ａ）のＨ1＝Ｈ2＝３μｍ、Ｓsd＝４μｍ、Ｌdw＝Ｔd＝３μｍの場合、トリガ線路６０と出力線路４０との間の浮遊容量（約６．２ｆＦ／ｍｍ）は、図２（Ｂ）においてＹp／ｄ＞２の条件の下で、真性容量Ｃdsの約１／２０になる。
【００９２】
図２（Ｂ）において、ゲートフィンガ６１とドレイン側の２次元電子ガス層２ａとの間の距離をＹpとし、ゲートフィンガ６１から２次元電子ガス層２ａまでの厚さ方向の距離をｄとしたとき、両者の比Ｙp／ｄを２以上とすることが好ましい。通常の単体ＨＥＭＴでは、図のｙ軸方向の信号遅延時間τ0が電力利得の帯域特性を悪化させる。このため、一般的にはＹpをできるだけ短くする。第１の実施例の場合には、式（７）に示したように、電力利得は遅延時間τ0に無関係である。このため、比Ｙp／ｄを大きくすることができる。
【００９３】
比Ｙp／ｄを大きくすると、フリンジング容量（ショットキゲートとドレイン側２次元電子ガス層との間の容量）が減少する。このため、ゲート（トリガ線路）とドレイン（出力線路）とのアイソレーションを高くすることができる。両者のアイソレーションを高くすると、トリガ線路と出力線路の特性インピーダンスを独立に設計することが可能になる。
【００９４】
図１０は、第２の実施例による負性抵抗線路の概略斜視図を示す。ＧａＡｓ基板１、共通線路２０、出力線路４０、及びトリガ線路６０の構成は、図２に示す第１の実施例の場合の構成と同様である。第２の実施例の場合には、さらに、出力線路４０の上の、ｘ軸方向のある位置に、ポスト７０が配置されている。ポスト７０は、導電体または誘電体で形成される。ポスト７０を介して、出力線路４０とトリガ線路６０とが、容量的または誘導的に結合する。
【００９５】
両者が容量的に結合するときは、出力線路４０を伝搬する信号の一部が、トリガ線路６０に正帰還される。これにより、特定の周波数で発振させることができる。また、両者の結合容量に、インダクタンスが並列に挿入される場合には、結合容量とインダクタンスとにより並列共振回路が形成される。この共振回路により、トリガ線路６０と出力線路４０との間の容量がキャンセルされる。両者の間の容量を簡単にキャンセルすることができるため、フィードバックの少ない安定な中和型狭帯域増幅器を構成することができる。
【００９６】
図１１（Ａ）は、第３の実施例による負性抵抗線路の平面図を示し、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ｂ１１−Ｂ１１における断面図を示す。出力線路４０Ａとトリガ線路６０Ａとを含む１段目の負性抵抗線路、及び出力線路４０Ｂとトリガ線路６０Ｂと支柱６５Ｂとを含む２段目の負性抵抗線路の各々は、図２に示す第１の実施例による負性抵抗線路と同様の構成である。
【００９７】
１段目の負性抵抗線路の出力線路４０Ａの出力端が、次段の負性抵抗線路のトリガ線路６０Ｂの入力端に、キャパシタ８０を介して接続されている。同様に、３段目以降の負性抵抗線路が配置されている。このように、複数の負性抵抗線路を多段接続することにより、原理的には、ひとつの負性抵抗線路の電力利得の段数倍の電力利得を得ることが可能になる。
【００９８】
大電力利得を得たい場合には、線路長を長くする必要がある。ところが、減衰定数αgが大きい場合には、式（７）からわかるように、線路長Ｗを大きくすると電力利得が低下する。多段構成とすることにより、減衰定数が大きい場合でも、大きな電力利得を得ることが可能になる。
【００９９】
例えば、式（７）によると、減衰定数αgが０．６ｍｍ-1の場合、線路長３ｍｍ程度で電力利得が飽和する。長さ１ｍｍの単位負性抵抗線路を６段縦続接続した多段負性抵抗線路の電力利得は、長さ６ｍｍの負性抵抗線路の電力利得の約３倍になる。
【０１００】
キャパシタ８０は、出力線路４０Ａ及びトリガ線路６０Ｂの幅方向に関して、両線路の範囲内に配置される。このような構成とすると、両線路の特性インピーダンスが変化しない。このため、特性インピーダンスの変化による伝搬定数の変化、電力反射、電力利得の低下を防止することができる。
【０１０１】
キャパシタ８０は、例えば、以下に説明する方法で形成することができる。第１の実施例の図７（Ｈ）に示すように、溝２１及び４１内を導電部材２３及び４３で埋め込んだ後、レジスト膜８を除去する。基板全面に、Ｃｒ／Ａｕの積層膜を蒸着する。その上に、ＳｉＯ2膜もしくはＳｉＮ膜をスパッタリングにより形成する。さらに、その上に、Ｃｒ／Ａｕの積層膜を蒸着する。これらの膜をパターニングし、出力線路４０の出力端近傍の表面上に、キャパシタ８０を残す。
【０１０２】
次に、第１の実施例の図８（Ｋ）に示す工程で開口６７ａを形成する時に、キャパシタ８０の上部電極を露出させるように、他の開口を形成する。この開口を介して、次段のトリガ線路の入力端が、キャパシタ８０の上部電極に接続される。
【０１０３】
図１２（Ａ）は、第４の実施例による負性抵抗線路の断面図を示す。共通線路２０及び出力線路４０の下面よりもやや深い位置に、２次元電子ガス層８５が形成されている。２次元電子ガス層８５は、例えば、下記の方法で形成することができる。
【０１０４】
ＧａＡｓ基板１Ａの表面上に、ＩｎＧａＡｓ層とｎ+型ＡｌＧａＡｓ層を、分子線エピタキシ（ＭＢＥ）により堆積する。その上に、ＧａＡｓ層１Ｂを堆積する。ＩｎＧａＡｓ層とｎ+型ＡｌＧａＡｓ層との界面に、２次元電子ガス層８５が形成される。ＧａＡｓ層１Ｂは、ＭＢＥ、ＭＯ−ＣＶＤ、または液相結晶成長により形成される。厚いＧａＡｓ層を形成するためには、液相結晶成長が好ましい。
【０１０５】
共通線路２０と２次元電子ガス層８５との間の空間、及び出力線路４０と２次元電子ガス層８５との間の空間に電磁波が閉じ込められる。このように、電磁波の閉じ込め効率を高めることができる。特に、テラヘルツを超える周波数の波長の電磁波に対し、電力伝搬効率を高めるために有効となる。
【０１０６】
図１２（Ｂ）は、出力線路４０の出力端近傍の一部破断斜視図を示す。出力線路４０の出力端に信号取出電極８６が連続している。信号取出電極８６と２次元電子ガス層８５との間隔をＨsとする。この場合、実効的な基板の厚さは、信号取出電極８６と２次元電子ガス層８５との間隔Ｈsとなる。これにより、波長λと基板厚さｈとの比の自乗、すなわち、（λ／ｈ）2に逆比例して増加する放射電力損失を低減することができる。
【０１０７】
図１３（Ａ）は、第５の実施例による負性抵抗線路の平面図を示し、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｂ１３−Ｂ１３における断面図を示す。
【０１０８】
図１３（Ｂ）に示すように、基板１の表面に形成された１本の出力線路４０の両側に共通線路２０Ａ及び２０Ｂが配置されている。共通線路２０Ａ及び２０Ｂの上方に、それぞれトリガ線路６０Ａ及び６０Ｂが配置されている。トリガ線路６０Ａ及び６０Ｂは、それぞれ支柱６５Ａ及び６５Ｂにより、共通線路２０Ａ及び２０Ｂの上に支持されている。このように、第１の実施例の負性抵抗線路と同様の構成の２本の負性抵抗線路が、出力線路４０を共有している。
【０１０９】
トリガ線路６０Ａ及び６０Ｂの信号入力端Ｔi1及びＴi2に、それぞれ周波数ｆ1及びｆ2の信号が印加される。出力線路４０の出力端Ｔoには、周波数ｆ1＋ｆ2の信号と周波数ｆ1−ｆ2の信号が出力される。２本の負性抵抗線路からの出力電力が合成されるため、１本の負性抵抗線路を用いる場合に比べて約２倍の電力利得を得ることができる。
【０１１０】
図１４は、第４の実施例によるバンドパスフィルタの平面図を示す。第４の実施例によるバンドパスフィルタは、第１の実施例による負性抵抗線路を４本配置して構成される。トリガ線路６０Ａ及び出力線路４０Ａが第１の負性抵抗線路９０Ａを構成する。同様に、トリガ線路６０Ｂ及び出力線路４０Ｂが第２の負性抵抗線路９０Ｂを構成し、トリガ線路６０Ｃ及び出力線路４０Ｃが第３の負性抵抗線路９０Ｃを構成し、トリガ線路６０Ｄ及び出力線路４０Ｄが第４の負性抵抗線路９０Ｄを構成する。
【０１１１】
第１の負性抵抗線路９０Ａの出力線路４０Ａの出力端近傍の部分が、第２の負性抵抗線路９０Ｂのトリガ線路６０Ｂの入力端近傍の部分と、間隔Ｓを隔てて平行に配置されている。長さ方向に関して重なっている部分の長さは、Ｌcwである。このような構成とすることにより、出力線路４０Ａとトリガ線路６０Ｂとが電磁的に結合される。同様に、第２の負性抵抗線路９０Ｂから第４の負性抵抗線路９０Ａまで、順次、電磁的に結合されている。
【０１１２】
第１の負性抵抗線路９０Ａのトリガ信号６０Ａの入力端Ｔiに電気信号が印加される。第１の負性抵抗線路９０Ａにより電力増幅された信号の特定の周波数成分が、第２の負性抵抗線路９０Ｂのトリガ線路６０Ｂに伝達される。これを繰り返し、第４の負性抵抗線路９０Ｄの出力端Ｔoに電力増幅された信号が出力される。このフィルタのバンドパス帯域特性は、出力線路と次段のトリガ線路との結合部分の間隔Ｓ及び長さＬcwにより規定される。
【０１１３】
従来の受動素子を用いたフィルタでは、素子数とともに損失が大きくなる。第６の実施例によるバンドパスフィルタでは、各負性抵抗線路が電力増幅を行うため、素子数（この場合には、負性抵抗線路数）を増加しても電力損失の問題は生じない。
【０１１４】
図１５は、第７の実施例による方向性線路の平面図を示す。第７の実施例による方向性線路は、第１の実施例による負性抵抗線路９１Ａと９１Ｂとを、ある間隔を隔てて平行に配置した構成を有する。一方の負性抵抗線路９１Ａの信号伝搬方向と他方の負性抵抗線路９１Ｂの信号伝搬方向とは、相互に反対向きである。両者の間隔を４μｍとすれば、両線路間のアイソレーションを十分高くすることができる。
【０１１５】
図１６は、第８の実施例によるパルス発生器を用いてパルスを発生させる方法を説明するためのドレイン電圧電流特性を示すグラフである。このパルス発生器は、第１の実施例による負性抵抗線路と同様の構成を有する。図１６の横軸はドレイン電圧Ｖd、縦軸はドレイン電流Ｉdを表す。図４では、負荷線ＬＤのほぼ中央を動作点としたが、図１６では、負荷線ＬＤの下端を動作点とする。
【０１１６】
この場合、ゲート電極（トリガ線路）に正弦波を印加すると、ドレイン電極（出力線路）には、パルス状の電圧が現れる。負性抵抗線路により、パルス波の発生と電力増幅を同時に実現できる。
【０１１７】
図１７は、第９の実施例による帯域阻止回路の平面図を示す。共通線路２０、出力線路４０、トリガ線路６０等により、第１の実施例による負性抵抗線路が構成される。出力線路４０の途中に、スタブ９５ａ、９５ｂ、及び９５ｃが、ある間隔で設けられている。スタブ９５ａ、９５ｂ、及び９５ｃは、出力線路４０の形成と同時に形成される。
【０１１８】
図１７（Ｃ）は、図１７（Ａ）及び（Ｂ）に示す帯域阻止回路の電力利得の周波数依存性を示す。周波数ｆ0近傍に谷をもつ３本の破線は、それぞれスタブ９５ａ〜９５ｃによる電力利得の低下に対応する。各破線の形状はスタブの長さにより規定され、各破線の中心周波数のずれは、スタブの間隔により規定される。この帯域阻止回路の電力利得は、３本の破線で示す電力利得を合成したものになる。第９の実施例のように、負性抵抗線路を用いて帯域阻止回路を構成すると、帯域阻止と電力増幅とを同時に行うことができる。
【０１１９】
以上の説明から、下記の（１）〜（１４）に示す発明が導き出される。
【０１２０】
（１）  第１の領域と第２の領域と制御電極とを含む能動素子であって、該第１の領域と第２の領域との間をキャリアが移動し、該制御電極に印加される電気信号によってキャリアの移動が制御され、該第１の領域、第２の領域、及び制御電極が、前記第１の方向と交差する第２の方向に、入力端から出力端まで延在している能動素子と、
前記第１の領域に、その入力端から出力端にわたって電気的に接続された導電領域と、
前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させるトリガ線路であって、該トリガ線路を伝搬する電気信号が、前記制御端子の第２の方向の対応する位置に印加される前記トリガ線路と、
前記第２の方向に延在し、電気信号を入力端から出力端まで前記第２の方向に伝搬させる出力線路であって、前記能動素子を前記第１の方向に移動したキャリアによって、前記第２の方向に伝搬する電気信号が励起される前記出力線路と
を有する分布定数線路。
【０１２１】
（２）  前記出力線路の波長定数が、前記トリガ線路の波長定数とほぼ等しい上記（１）に記載の分布定数線路。
【０１２２】
（３）  前記能動素子が電界効果型トランジスタであり、前記第１の領域がソース領域、第２の領域がドレイン領域、制御電極がゲート電極に相当する上記（１）または（２）に記載の分布定数線路。
【０１２３】
（４）  前記能動素子の相互コンダクタンスがドレインコンダクタンスよりも大きい上記（３）に記載の分布定数線路。
【０１２４】
（５）  前記トリガ線路が、前記導電領域に対して一定の間隔を隔てて配置されている上記（１）〜（４）のいずれかに記載の分布定数線路。
【０１２５】
（６）  さらに、前記トリガ線路と前記導電領域との間に配置され、両者の間隔を一定に保つ複数の支柱であって、該支柱が、前記第２の方向に離散的に配置されている上記（５）に記載の分布定数線路。
【０１２６】
（７）  前記出力線路が、前記導電領域に対して一定の間隔を隔てて配置されている上記（１）〜（６）のいずれかに記載の分布定数線路。
【０１２７】
（８）  さらに、
表面内に、前記導電領域、出力線路、及び能動素子が配置された基板と、
前記基板の、前記導電領域及び出力線路の最深部よりも深い位置に形成された２次元電子ガス層と
を有する上記（１）〜（７）のいずれかに記載の分布定数線路。
【０１２８】
（９）  前記能動素子が、高電子移動度トランジスタであり、該高電子移動度トランジスタのゲート電極からドレイン領域側の２次元電子ガス層の縁までの距離をＹp、ゲート電極と２次元電子ガス層との間の深さ方向の距離をｄとしたとき、Ｙp／ｄが２以上である上記（１）〜（８）のいずれかに記載の分布定数線路。
【０１２９】
（１０）  さらに、前記出力線路の途中に設けられたスタブを有する上記（１）〜（９）のいずれかに記載の分布定数線路。
【０１３０】
（１１）  前記分布定数線路が少なくとも２つ配置され、第１の分布定数線路の出力線路の出力端が、第２の分布定数線路のトリガ線路の入力端に電磁気的に結合している上記（１）〜（１０）のいずれかに記載の分布定数線路。
【０１３１】
（１２）  前記第１の分布定数線路の出力線路の出力端が、キャパシタを介して前記第２の分布定数線路のトリガ線路に接続され、該キャパシタの占める領域が、該キャパシタが接続する出力線路とトリガ線路の幅の範囲内に収まっている上記（１１）に記載の分布定数線路。
【０１３２】
（１３）  前記分布定数線路が少なくとも２つ配置され、第１の分布定数線路の出力線路のうち出力端の近傍部分が、第２の分布定数線路のトリガ線路のうち入力端の近傍部分に、その長さ方向に関して重なり、幅方向に関してある間隔を隔てて配置されている上記（１）〜（１０）のいずれかに記載の分布定数線路。
【０１３３】
（１４）  前記分布定数線路が少なくとも２つ配置され、２つの分布定数線路が、その出力線路を共有している上記（１）〜（１０）のいずれかに記載の分布定数線路。
【０１３４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、小型で周波数特性の優れた分布定数線路が得られる。分布定数線路に含まれる能動素子の特性を適当に設定すると、負性抵抗線路が得られる。
【図面の簡単な説明】
【図１】第１の実施例による負性抵抗線路の平面図である。
【図２】第１の実施例による負性抵抗線路の断面図である。
【図３】第１の実施例による負性抵抗線路の等価回路図である。
【図４】第１の実施例による負性抵抗線路を構成するＨＥＭＴのドレイン電流電圧特性を示すグラフである。
【図５】第１の実施例による負性抵抗線路の製造方法を説明するための基板の断面図である。
【図６】第１の実施例による負性抵抗線路の製造方法を説明するための基板の断面図である。
【図７】第１の実施例による負性抵抗線路の製造方法を説明するための基板の断面図である。
【図８】第１の実施例による負性抵抗線路の製造方法を説明するための基板の断面図である。
【図９】第１の実施例による負性抵抗線路の製造方法を説明するための基板の断面図である。
【図１０】第２の実施例による負性抵抗線路の斜視図である。
【図１１】第３の実施例による負性抵抗線路の平面図及び断面図である。
【図１２】第４の実施例による負性抵抗線路の断面図及び一部破断斜視図である。
【図１３】第５の実施例による負性抵抗線路の平面図及び断面図である。
【図１４】第６の実施例による負性抵抗線路の平面図である。
【図１５】第７の実施例による方向性線路の平面図である。
【図１６】第８の実施例によるパルス発生器に使用される負性抵抗線路を構成するＨＥＭＴのドレイン電流電圧特性を示すグラフである。
【図１７】第９の実施例による帯域阻止回路の平面図、断面図、及び電力利得の周波数依存性を示すグラフである。
【符号の説明】
１  ＧａＡｓ基板
２  ＩｎＧａＡｓ層
３  ＡｌＧａＡｓ層
４  ｎ+ＧａＡｓ層
５、６、７、８、６７、７０  レジスト膜
５ａ、８ａ、６７ａ、７０ａ  開口
２０  共通線路
２１、４１  溝
２２、４２  導電膜
２３、４３  導電部材
４０  出力線路
４５、６３  バイアス回路
６０  トリガ線路
６０ａ  Ａｕ膜
６０ｂ  導電部材
６１  ゲートフィンガ
６２  ゲート傘部
６５  支柱
８０  キャパシタ
８５  ２次元電子ガス層
８６  信号取出電極
９０Ａ〜９０Ｄ、９１Ａ、９１Ｂ  負性抵抗線路
９５ａ〜９５ｃ  スタブ
【図１】
0003752400.tif 000004
【図２】
0003752400.tif 000005
【図３】
0003752400.tif 000006
【図４】
0003752400.tif 000007
【図５】
0003752400.tif 000008
【図６】
0003752400.tif 000009
【図７】
0003752400.tif 000010
【図８】
0003752400.tif 000011
【図９】
0003752400.tif 000012
【図１０】
0003752400.tif 000013
【図１１】
0003752400.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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