(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタと、
上記メモリセルトランジスタの一端に接続されたビット線と、
上記メモリセルトランジスタのゲート電極に接続されたワード線と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第２のセンス出力ノードと上記第２のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第５のＭＩＳトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。
【請求項２】
複数のビット線と、
上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、
上記各メモリセルトランジスタのゲート電極に接続されたワード線と、
各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、
上記複数のスイッチを選択的に導通させる制御を行う選択回路と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第２のセンス出力ノードと上記第２のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第５のＭＩＳトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。
【請求項３】
メモリセルトランジスタと、
上記メモリセルトランジスタの一端に接続されたビット線と、
上記メモリセルトランジスタのゲート電極に接続されたワード線と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第１のセンス出力ノードと上記第１のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第５のＭＩＳトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。
【請求項４】
複数のビット線と、
上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、
上記各メモリセルトランジスタのゲート電極に接続されたワード線と、
各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、
上記複数のスイッチを選択的に導通させる制御を行う選択回路と、
参照セルトランジスタと、
上記参照セルトランジスタの一端に接続された参照ビット線と、
上記参照セルトランジスタのゲート電極に接続された参照ワード線と、
一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第１のセンス出力ノードと上記第１のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、
上記メモリセルトランジスタからデータを読み出す際の上記ビット線の選択時に上記第５のＭＩＳトランジスタを導通させる制御を行う読み出し制御回路
とを具備したことを特徴とする半導体記憶装置。
【請求項５】
メモリセルを有するメモリセルアレイと、
参照メモリセルと、
上記メモリセルアレイに隣接して設けられ、上記メモリセルに記憶されたデータをセンスするセンスアンプと、
上記メモリセルに対してデータを書き込む制御を行うデータ書き込み制御回路と、
上記センスアンプでセンスされたデータを出力し、外部から供給される書き込みデータを上記データ書き込み制御回路に供給するデータ入出力回路とを具備し、
上記センスアンプは、
上記メモリセルの記憶データに応じた第１の信号が供給される第１導電型の第１のカレントミラー回路と、
上記参照メモリセルの記憶データに応じた第２の信号が供給される第１導電型の第２のカレントミラー回路と、
上記第１、第２のカレントミラー回路の出力に基づいて相補データを出力する第２導電型の第３のカレントミラー回路と、
上記メモリセルからデータを読み出す際のビット線の選択時に、上記第２の信号の供給ノードと上記第２のカレントミラー回路の出力ノードとを短絡するスイッチ
とを備えていることを特徴する半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にフラッシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、ＲＯＭ、ＳＲＡＭに関する。
【０００２】
【従来の技術】
フラッシュメモリのメモリセルの一例として、ｐ型半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたｎチャネルタイプＭＯＳＦＥＴ構造を有するものが知られている。このようなメモリセルでは、通常、浮遊ゲートに蓄えられた電荷量によってデータ“０”または“１”を記憶する。また、記憶データは、制御ゲートに読み出し電圧を与え、メモリセルに流れる電流（読み出しセル電流）の多さを検出することによって読み出すことができる。
【０００３】
例えば、浮遊ゲートに正の電荷が蓄えられており、しきい値が２Ｖ以下の場合、制御ゲートに３Ｖの読み出し電圧が与えられると読み出しセル電流が流れ、データ“１”が読み出される。浮遊ゲートに負の電荷が蓄えられており、メモリセルのしきい値が４Ｖ以上の場合、制御ゲートに３Ｖの読み出し電圧が与えられてもセル電流は流れず、データ“０”が読み出される。
【０００４】
複数のメモリセルはマトリクス状に配置されメモリセルアレイを形成する。また、アドレス信号によって選択されたメモリセルのデータを読み出すためにセンスアンプが設けられる。さらに、選択されたメモリセルとセンスアンプを接続するために、アドレス信号に応じて導通制御される転送ゲートが設けられる。
【０００５】
図１５は、従来のフラッシュメモリのブロック構成を示している。メモリセルアレイは、１−１と１−２の２つのブロックに分割されている。各メモリセルアレイ１−１、１−２のブロックそれぞれに隣接して、選択されたビット線（図示せず）に所定の電圧を供給するためのビット線選択回路２−１、２−２が配置されている。また、ビット線を選択するためのカラムアドレス信号を上記ビット線選択回路２−１、２−２に供給するカラムアドレスバッファ３が設けられる。このカラムアドレスバッファ３は、どちらのメモリセルアレイのブロックを選択するかを指示するブロックアドレス信号を受けてカラムアドレス信号を出力する。ブロックアドレス信号はブロックアドレスバッファ４から出力される。
【０００６】
選択されたビット線に接続されるメモリセルのデータは、選択されたビット線とデータ転送線５を介してビット線制御回路６に転送される。この、ビット線制御回路６内にはセンスアンプが設けられており、セルデータがこのセンスアンプでセンス増幅され、データ入出力バッファ７を介してデータ入出力端子８からチップ外部に出力される。
【０００７】
一方、データ入出力端子８から入力された書き込みデータは、データ入出力バッファ７を介してビット線制御回路６に供給される。ビット線制御回路６は書き込みデータに応じたビット線電圧をデータ転送線５に出力し、データ転送線５を介してビット線選択回路２−１、２−２で選択されたビット線に所定の書き込みデータに応じた電圧を印加する。
【０００８】
上記メモリセルアレイの各ブロック内のワード線（図示せず）は複数本ずつで（例えば２本）セクタを形成し、選択されたセクタに所定の電圧を供給するためのワード線電圧転送回路９−１、９−２が各ブロックに隣接して配置される。各ブロックに共通のセクタアドレスを持つセクタを選択するために、各ブロックに共通にセクタ選択回路１０が設けられる。ロウアドレスバッファ１１から出力されるセクタアドレス信号は、このセクタ選択回路１０に供給される。そして、セクタ選択回路１０によって選択されたセクタ中の１本のワード線を選択するため、ワード線選択回路１２−１、１２−２がそれぞれのワード線電圧転送回路９−１、９−２に対して設けられる。
【０００９】
ワード線選択回路１２−１、１２−２は、ロウアドレスバッファ１１から出力されるロウアドレス信号とブロックアドレスバッファ４から出力されるブロックアドレス信号とを受ける。選択されたブロックに対するワード線選択回路１２−１もしくは１２−２から出力された電圧は、ワード線電圧転送回路９−１もしくは９−２を介して選択されたセクタに転送される。選択されたセクタのワード線の電圧を制御することで、セクタ中の１本のワード線が選択される。また、選択されたブロックのソース線を選択するためにソース線選択回路１３−１、１３−２が設けられる。このソース線選択回路１３−１、１３−２にもブロックアドレス信号が供給される。
【００１０】
ロウアドレスバッファ１１は、アドレス信号入力端子１４から入力されたアドレス信号を受けて、セクタアドレス信号やロウアドレス信号を出力する。ブロックアドレスバッファ４とカラムアドレスバッファ３も、アドレス信号入力端子１４から入力されたアドレス信号を受けて、それぞれブロックアドレス信号とカラムアドレス信号を出力する。メモリセルアレイ１−１、１−２、ビット線選択回路２−１、２−２、セクタ選択回路１０、ワード線電圧転送回路９−１、９−２、ワード線選択回路１２−１、１２−２、ソース線選択回路１３−１、１３−２、ロウアドレスバッファ１１、ブロックアドレスバッファ４、ビット線制御回路６、データ入出力バッファ７及びカラムアドレスバッファ３は、制御信号入力端子１５に入力される制御信号を受けて制御信号および制御電圧を発生する制御信号／制御電圧発生回路１６で発生された制御信号および制御電圧によって制御される。
【００１１】
このような構成のメモリでは、読み出し時にメモリセルのデータがビット線とデータ転送線５を介してビット線制御回路６まで転送される。メモリセルから出力される信号は微弱なので、この信号を速く検出することで読み出し速度が速くなる。ビット線とデータ転送線５の配線容量は同等、あるいはデータ転送線５の方が大きい場合もあり、ビット線制御回路６内のセンスアンプをビット線の近傍に配置すれば読み出し速度が速くなる。またさらに、多くのビット線に共通に設けられているセンスアンプをより少ないビット線毎に設ければ、より寄生容量が少なくなりより高速に読み出しが行えるようになる。
【００１２】
しかし、センスアンプの数を増やすとチップサイズが大きくなる。従って、小型で精度よくビット線信号をセンスできるセンスアンプであることが重要である。
【００１３】
このように、従来ではセンスアンプがメモリセルアレイから離れたところに配置されており、メモリセルアレイとセンスアンプとの間に長いデータ転送線が設けられる。このため、転送ゲートやデータ転送線の静電容量が大きく、少ない読み出しセル電流では読み出しに時間がかかる。
【００１４】
また、メモリセルアレイ中の行方向に並ぶメモリセルの制御ゲートはワード線を形成しており、このワード線の配線長が長くなるにつれ、ワード線が読み出し電圧に達するまで時間がかかる。これも読み出し時間を長くする要因である。
【００１５】
多くのメモリ装置では、センスアンプとしてカレントミラー型の差動増幅器を用いている。この差動増幅器により、読み出しセル電流と参照電流とを比較し、データの読み出しを行う。この差動増幅器を構成するトランジスタ相互間にばらつきがあると、電流の大小関係を誤検出する恐れがあるので、読み出しセル電流と参照電流との差を大きくとる必要がある。しかし、読み出しセル電流を多くしようとすると、メモリセルの浮遊ゲートに蓄える電荷量を多くしなければならず、書き込みや消去に時間がかかる。
【００１６】
【発明が解決しょうとする課題】
上述したように、従来の半導体記憶装置ではビット線の多くの寄生容量により読み出し時間が長くなるという問題がある。
また、ワード線における信号の遅延により、読み出し時間が長くなるという問題がある。特にセンスアンプを構成するトランジスタ相互間のばらつきが考慮されてないため、読み出しセル電流を多くしなければならなかった。
【００１７】
本発明は上記のような事情を考慮してなされたもので、その目的は、ビット線の寄生容量を抑え、センスアンプを構成するトランジスタ相互間のばらつきをキヤンセルして、高速な読み出しを行うことができる半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタの一端に接続されたビット線と、上記メモリセルトランジスタのゲート電極に接続されたワード線と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第２のセンス出力ノードと上記第２のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、上記第５のＭＩＳトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【００１９】
本発明の半導体記憶装置は、複数のビット線と、上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、上記各メモリセルトランジスタのゲート電極に接続されたワード線と、各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、上記複数のスイッチを選択的に導通させる制御を行う選択回路と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第１のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第２のセンス出力ノードと上記第２のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、上記第５のＭＩＳトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【００２０】
本発明の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタの一端に接続されたビット線と、上記メモリセルトランジスタのゲート電極に接続されたワード線と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記メモリセルトランジスタの一端に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第１のセンス出力ノードと上記第１のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、上記第５のＭＩＳトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【００２１】
本発明の半導体記憶装置は、複数のビット線と、上記複数の各ビット線に一端が接続された複数のメモリセルトランジスタと、上記各メモリセルトランジスタのゲート電極に接続されたワード線と、各一端が上記複数のビット線にそれぞれ接続され、他端が共通に接続された複数のスイッチと、上記複数のスイッチを選択的に導通させる制御を行う選択回路と、参照セルトランジスタと、上記参照セルトランジスタの一端に接続された参照ビット線と、上記参照セルトランジスタのゲート電極に接続された参照ワード線と、一端が第１のセンス出力ノードに接続され、他端に第１の電位が供給され、ゲート電極が上記複数のスイッチの共通接続点に結合される第１導電型の第１のＭＩＳトランジスタと、一端が第２のセンス出力ノードに接続され、他端に上記第１の電位が供給され、ゲート電極が上記参照セルトランジスタの一端に結合される第１導電型の第２のＭＩＳトランジスタと、一端が上記第１のセンス出力ノードに接続され、他端に第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第３のＭＩＳトランジスタと、一端が上記第２のセンス出力ノードに接続され、他端に上記第２の電位が供給され、ゲート電極が上記第２のセンス出力ノードに接続される第２導電型の第４のＭＩＳトランジスタと、上記第１のセンス出力ノードと上記第１のＭＩＳトランジスタのゲート電極との間に挿入される第１導電型の第５のＭＩＳトランジスタとを有するセンス回路と、上記第５のＭＩＳトランジスタを所定期間導通させる制御を行う読み出し制御回路とを具備している。
【００２２】
本発明の半導体記憶装置は、メモリセルを有するメモリセルアレイと、参照メモリセルと、上記メモリセルアレイに隣接して設けられ、上記メモリセルに記憶されたデータをセンスするセンスアンプと、上記メモリセルに対してデータを書き込む制御を行うデータ書き込み制御回路と、上記センスアンプでセンスされたデータを出力し、外部から供給される書き込みデータを上記データ書き込み制御回路に供給するデータ入出力回路とを具備している。
【００２３】
本発明に係る半導体記憶装置は、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑え、また、複数のセンスアンプの一部回路を共通化して回路面積を小さくし、さらに、センスノードと参照ノードをセンスアンプを介してイコライズすることにより、センスアンプを構成するトランジスタ間のばらつきをキャンセルし、また、イコライズとともにワード線に読み出し電圧を印加して、ワード線が読み出し電圧になるまでの時間を見えなくすることにより、高速な読み出しを行う半導体記憶装置を実現することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の半導体記憶装置の一実施の形態に係るフラッシュメモリのブロック構成を示している。前記図１５に示した従来のフラッシュメモリとは一部の構成が異なるので、その異なる箇所のみを説明する。
【００２５】
データ入出力端子８から入力された書き込みデータは、データ入出力バッファ７を介してビット線制御回路６′に転送される。このビット線制御回路６′は書き込みデータに応じたビット線電圧を書き込みデータ転送線５′に出力し、この書き込みデータ転送線５′を介してビット線選択回路２−１、２−２で選択された各ブロック内のビット線（図示せず）に所定の書き込みデータに応じた電圧を印加する。なお、この場合、ビット線制御回路６′は読み出しを行わない。その代わり、前記各メモリセルアレイブロック１−１、１−２に隣接してセンスアンプ１７−１、１７−２が配置される。両センスアンプ１７−１、１７−２でセンスされた読み出しデータは、読み出しデータ転送線１８を介してデータ入出力バッファ７に転送され、データ入出力端子８を介してチップ外部へ出力される。上記各センスアンプ１７−１、１７−２には、カラムアドレスバッファ３のカラムアドレス信号と制御信号／制御電圧発生回路１６からの制御信号が送られ、各センスアンプ１７は選択したビット線に接続されているメモリセルのデータをセンスする。制御信号／制御電圧発生回路１６は、ブロックアドレスバッファ４からのブロックアドレス信号を受ける。
【００２６】
図２は、図１のフラッシュメモリにおける各メモリセルアレイブロック１−１、１−２の具体的な回路構成を示している。ここでは一方のメモリセルアレイブロック１−１の構成を例示するが、他方のメモリセルアレイブロック１−２もこれと同様に構成されている。
【００２７】
このブロック内には複数のメモリセルＭが行列状に配置されている。これら各メモリセルＭはそれぞれドレイン、ソース、浮遊ゲート電極及び制御ゲート電極を有し、同一行に配置された複数のメモリセルＭの各制御ゲート電極は複数（本例では４本）のワード線ＷＬ０〜ＷＬ３のうち対応する１本のワード線に共通に接続される。また、同一列に配置された複数のメモリセルＭの各ドレインは複数（本例では８本）のビット線ＢＬ０−０〜ＢＬ０−３、ＢＬ１−０〜ＢＬ１−３のうち対応する１本のビット線に共通に接続される。すなわち、本例のメモリセルアレイブロックには（４×８）個のメモリセルが設けられているが、その他に例えば（１０２４×４０９６）個のメモリセルを有するメモリセルアレイであってもよい。そして、全てのメモリセルＭのソースはソース線ＳＲＣに共通に接続される。
【００２８】
各メモリセルアレイに隣接してダミーメモリセルアレイが設けられる。このダミーメモリセルアレイは参照メモリセルＭｒｅｆとダミーメモリセルＭｄとから構成されている。参照メモリセルＭｒｅｆはメモリセルＭの記憶データをセンスする際に使用される参照電位を発生するものであり、ダミーメモリセルＭｄはダミーメモリセルアレイ内において参照メモリセルＭｒｅｆが設けられていない位置を単に埋めるだけの用途に用いられる。上記ダミーメモリセルＭｄの制御ゲート電極は接地され、参照メモリセルＭｒｅｆの制御ゲート電極は参照ワード線ＷＬｒｅｆに接続される。また、ダミーメモリセルＭｄと参照メモリセルＭｒｅｆのドレインは参照ビット線ＢＬｒ０もしくはＢＬｒ１に接続される。上記各ビット線ＢＬと参照ビット線ＢＬｒの形状、静電容量、抵抗値はそれぞれ等しくなるようにされている。なお、上記ダミーメモリセルＭｄと参照メモリセルＭｒｅｆのソースは全て接地されている。
【００２９】
メモリセルアレイブロック１−１、１−２内のワード線ＷＬは、前記ワード線電圧転送回路９−１、９−２にそれぞれ接続される。メモリセルアレイ１−１、１−２内のビット線ＢＬおよび参照ビット線ＢＬｒは、前記ビット線選択回路２−１、２−２にそれぞれ接続される。また、メモリセルアレイ１−１、１−２内のビット線ＢＬおよび参照ビット線ＢＬｒは、センスアンプ１７−１、１７−２にもそれぞれ接続される。メモリセルアレイ１−１、１−２内のソース線ＳＲＣはソース線選択回路１３−１、１３−２にそれぞれ接続される。
【００３０】
また、選択されたメモリセルアレイ１に隣接するダミーメモリセルアレイ内の参照ワード線ＷＬｒｅｆには、前記制御信号／制御電圧発生回路１６で発生される制御信号が与えられる。
【００３１】
図３は、上記メモリセルＭの断面構造を示している。ｐ型半導体基板２０の表面にはドレインおよびソースとなるｎ型拡散層２１が形成される。このドレインとソースの間のチャネル領域の上部には絶縁膜２２が形成され、さらにその上部には浮遊ゲート電極２３が形成される。この浮遊ゲート電極２３の上部には絶縁膜２４と制御ゲート電極２５が積層形成される。上記チャネル領域には、必要に応じて、中性しきい値（浮遊ゲート電極に電荷が蓄積されていない初期状態のしきい値電圧）を制御するために適当な不純物元素が導入される。図中のＶＳＵＢ、ＶＢＬ、ＶＳＲＣ、ＶＷＬは、それぞれ基板２０、ビット線ＢＬ（ドレイン）、ソース線ＳＲＣ（ソース）、ワード線ＷＬ（制御ゲート電極）に供給される信号電圧である。
【００３２】
いま、例えば、ソース線（ＶＳＲＣ）を１２Ｖ、基板（ＶＳＵＢ）を０Ｖ、ビット線（ＶＢＬ）をフローティング状態、ワード線（ＶＷＬ）を０Ｖとすることによりデータ消去が行われる。この消去によって浮遊ゲート電極の電位が正の方向にシフトし、メモリセルのしきい値が下がる。消去状態は、データ“１”の状態と同じである。また、ソース線（ＶＳＲＣ）を０Ｖ、基板（ＶＳＵＢ）を０Ｖ、ビット線（ＶＢＬ）を６Ｖ、ワード線（ＶＷＬ）を１２Ｖとすることによりデータ“０”の書き込みが行われる。この“０”書き込みによって浮遊ゲート電極の電位が負の方向にシフトし、メモリセルのしきい値が上がる。
【００３３】
前記図２中のダミーメモリセルＭｄ及び参照メモリセルＭｒｅｆの断面構造も図３と同様である。ただし、場合によって、チャネル長やチャネル幅などの寸法を変えても良い。また、チャネル領域に対する不純物元素の導入量を変えても良い。
【００３４】
図４は、図１のフラッシュメモリにおけるセンスアンプ１７−１、１７−２の具体的な回路構成を示している。ここでは一方のセンスアンプ１７−１の構成を例示するが、他方のセンスアンプ１７−２もこれと同様に構成されている。
【００３５】
この例では、２つのビット線の電位を同時にセンスできるように、２組のセンス回路が設けられている。
前記８本のビット線ＢＬ０−０〜ＢＬ０−３、ＢＬ１−０〜ＢＬ１−３のうち、それぞれ２本のビット線ＢＬ０−０とＢＬ０−１、ＢＬ０−２とＢＬ０−３、ＢＬ１−０とＢＬ１−１、ＢＬ１−２とＢＬ１−３には、各２個のｎチャネル型のＭＯＳトランジスタＱｎ１、Ｑｎ２それぞれのソースが接続されている。上記ＭＯＳトランジスタＱｎ１の各ゲート電極にはカラムアドレス信号ＦＩＥＲ１が供給され、ＭＯＳトランジスタＱｎ２の各ゲート電極にはカラムアドレス信号ＦＩＯＲ１が供給される。また、これら各２個のＭＯＳトランジスタＱｎ１、Ｑｎ２のドレインは共通に接続されている。
【００３６】
上記ＭＯＳトランジスタＱｎ１、Ｑｎ２の各ドレイン共通接続点にはｐチャネル型のＭＯＳトランジスタＱｐ１、Ｑｐ２それぞれのゲート電極が接続されている。ＭＯＳトランジスタＱｐ２のドレインはそのゲート電極に接続されている。上記両ＭＯＳトランジスタＱｐ１、Ｑｐ２それぞれのソースは共通に接続されている。そして、このソース共通接続点にはそれぞれｐチャネル型のＭＯＳトランジスタＱｐ３の各ドレインが接続されている。上記ＭＯＳトランジスタＱｐ３の各ソースは電源電位ＶＣＣ（例えば３Ｖ）が供給される電源ノードに接続されている。すなわち、上記各２個のｐチャネル型のＭＯＳトランジスタＱｐ１、Ｑｐ２はｐチャネル型のカレントミラー回路ＣＭｐ１〜ＣＭｐ４を構成しており、またＭＯＳトランジスタＱｐ３はこれら各カレントミラー回路の活性化制御を行うものである。そして、上記４個のカレントミラー回路ＣＭｐ１〜ＣＭｐ４のうち、カレントミラー回路ＣＭｐ１とＣＭｐ３を制御するＭＯＳトランジスタＱｐ３のゲート電極にはカラムアドレス信号Ａ０ＲＢ１が供給され、カレントミラー回路ＣＭｐ２とＣＭｐ４を制御するＭＯＳトランジスタＱｐ３のゲート電極にはカラムアドレス信号Ａ１ＲＢ１が供給される。上記カレントミラー回路ＣＭｐ１とＣＭｐ２内のＭＯＳトランジスタＱｐ１の各ドレインはセンス出力ノードＮ１に共通に接続され、上記カレントミラー回路ＣＭｐ３とＣＭｐ４内のＭＯＳトランジスタＱｐ１の各ドレインはセンス出力ノードＮ３に共通に接続される。
【００３７】
前記２本の参照ビット線ＢＬｒ０、ＢＬｒ１には、２個のｎチャネル型のＭＯＳトランジスタＱｎ３それぞれのソースが接続されている。上記両ＭＯＳトランジスタＱｎ３の各ゲート電極には、前記制御信号／制御電圧発生回路１６で発生される制御信号ＦＩＲＲ１が供給される。これら２個のＭＯＳトランジスタＱｎ３の各ドレインにはｐチャネル型のＭＯＳトランジスタＱｐ４、Ｑｐ５の各ゲート電極が接続されている。ＭＯＳトランジスタＱｐ５のドレインはそのゲート電極に接続されている。上記両ＭＯＳトランジスタＱｐ４、Ｑｐ５それぞれのソースは共通に接続されている。そして、このソース共通接続点にはそれぞれｐチャネル型のＭＯＳトランジスタＱｐ６の各ドレインが接続されている。上記ＭＯＳトランジスタＱｐ６の各ソースは電源電位ＶＣＣが供給される電源ノードに接続されている。すなわち、上記ｐチャネル型のＭＯＳトランジスタＱｐ４とＱｐ５もｐチャネル型のカレントミラー回路ＣＭｐ５、ＣＭｐ６を構成しており、またｐチャネル型のＭＯＳトランジスタＱｐ６はこの両カレントミラー回路ＣＭｐ５、ＣＭｐ６を活性化制御するものであり、各ゲート電極にはカラムアドレス信号ＡＲＲＢ１が供給される。上記カレントミラー回路ＣＭｐ５内のＭＯＳトランジスタＱｐ４のドレインはセンス出力ノードＮ２に接続され、カレントミラー回路ＣＭｐ６内のＭＯＳトランジスタＱｐ４のドレインはセンス出力ノードＮ４に接続される。
【００３８】
上記センス出力ノードＮ１にはｎチャネル型のＭＯＳトランジスタＱｎ４のドレインとゲート電極とが接続されている。このＭＯＳトランジスタＱｎ４のソースは接地電位（０Ｖ）のノードに接続されている。上記センス出力ノードＮ２にはｎチャネル型のＭＯＳトランジスタＱｎ５のドレインが接続されている。このＭＯＳトランジスタＱｎ５のゲート電極は上記センス出力ノードＮ１に接続され、ソースは接地電位のノードに接続されている。さらに、上記センス出力ノードＮ３にはｎチャネル型のＭＯＳトランジスタＱｎ６のドレインとゲート電極とが接続されている。このＭＯＳトランジスタＱｎ６のソースは接地電位のノードに接続されている。上記センス出力ノードＮ４にはｎチャネル型のＭＯＳトランジスタＱｎ７のドレインが接続されている。このＭＯＳトランジスタＱｎ７のゲート電極は上記センス出力ノードＮ３に接続され、ソースは接地電位のノードに接続されている。すなわち、上記ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５、Ｑｎ５とＱｎ６はｎチャネル型のカレントミラー回路ＣＭｎ１、ＣＭｎ２を構成している。
【００３９】
さらに、上記センス出力ノードＮ２とカレントミラー回路ＣＭｐ５内のＭＯＳトランジスタＱｐ４、Ｑｐ５のゲート電極との間及びセンス出力ノードＮ４とカレントミラー回路ＣＭｐ６内のＭＯＳトランジスタＱｐ４、Ｑｐ５のゲート電極との間にはそれぞれ、ｐチャネル型のＭＯＳトランジスタＱｐ７のソース、ドレイン間が挿入されている。そして、上記各ＭＯＳトランジスタＱｐ７のゲート電極には前記制御信号／制御電圧発生回路１６で発生される制御信号ＥＣＲ１が供給される。
【００４０】
ここで、上記２個のセンス回路のうちの一方はｐチャネル型のカレントミラー回路ＣＭｐ１とＣＭｐ２のいずれか１つと、ｐチャネル型のカレントミラー回路ＣＭｐ５と、ｎチャネル型のカレントミラー回路ＣＭｎ１とから構成されている。センス回路の他方はｐチャネル型のカレントミラー回路ＣＭｐ３とＣＭｐ４のいずれか１つと、ｐチャネル型のカレントミラー回路ＣＭｐ６と、ｎチャネル型のカレントミラー回路ＣＭｎ２とから構成される。
【００４１】
すなわち、上記２個のセンス回路では、ｎチャネル型のカレントミラー回路ＣＭｎ１、ＣＭｎ２をそれぞれ２個のｐチャネル型のカレントミラー回路ＣＭｐ１とＣＭｐ２、ＣＭｐ３とＣＭｐ４で共通化することにより、ｎチャネル型のカレントミラー回路を４個設ける場合と比べて回路面積を小さくしている。
【００４２】
このような構成において、カラムアドレス信号ＦＩＥＲ１が“Ｈ”になるとＭＯＳトランジスタＱｎ１によって偶数番目のビット線ＢＬ（例えばＢＬ０−０、ＢＬ０−２等）が選択され、他方、カラムアドレス信号ＦＩＯＲ１が“Ｈ”になるとＭＯＳトランジスタＱｎ２によって奇数番目のビット線ＢＬ（例えばＢＬ０−１、ＢＬ０−３等）が選択される。また、カラムアドレス信号ＡＯＲＢ１とＡＩＲＢ１によってｎチャネル型のＭＯＳトランジスタＱｐ３が導通制御され、これに対応するカレントミラー回路ＣＭｐｊ（ｊ＝１〜４）が活性化され、選択されたビット線ＢＬの電位がセンスされる。ｐチャネル型のＭＯＳトランジスタＱｐ２は、選択されたビット線ＢＬに電流を供給するためのものである。ｐチャネル型のＭＯＳトランジスタＱｐ５は、参照ビット線ＢＬｒに電流を供給するためのものである。ｐチャネル型のＭＯＳトランジスタＱｐ７は、参照ビット線ＢＬｒとセンス出力ノードＮ２もしくはＮ４とを短絡するためのものである。
【００４３】
ｎチャネル型のＭＯＳトランジスタＱｎ３は、ｎチャネル型のＭＯＳトランジスタＱｎ１やＱｎ２に対応しており、ビット線ＢＬと参照ビット線ＢＬｒに供給される電流を等しく設定するためのものである。ｎチャネル型のＭＯＳトランジスタＱｎ１やＱｎ２は、ｐチャネル型のＭＯＳトランジスタＱｐ２やメモリセルＭに比べて十分な電流供給能力があることが望ましい。この場合、ｎチャネル型のＭＯＳトランジスタＱｎ３は省略することができる。ｐチャネル型のＭＯＳトランジスタＱｐ６は制御信号ＡＲＲＢ１が“Ｌ”になると活性化され、ビット線の電位センスを可能にする。
【００４４】
メモリセルアレイ１−２側が選択されている場合、制御信号ＦＩＲＲ１、ＦＩＥＲ１、ＦＩＯＲ１は“Ｌ”のままである。制御信号ＦＩＲＲ１、ＦＩＥＲ１、ＦＩＯＲ１に対応する信号ＦＩＲＲ２、ＦＩＥＲ２、ＦＩＯＲ２がセンスアンプ１７−２側に供給されて、同様の制御が行われる。メモリセルアレイ１−２側が選択されている場合、制御信号ＥＣＲＢ１、ＡＯＲＢ１、ＡＩＲＢ１とＡＲＲＢ１は“Ｈ”のままである。制御信号ＥＣＲＢ１、ＡＯＲＢ１、ＡＩＲＢ１とＡＲＲＢ１に対応する信号ＥＣＲＢ２、ＡＯＲＢ２、ＡＩＲＢ２とＡＲＲＢ２がセンスアンプ１７−２側に供給されて、同様の制御が行われる。
【００４５】
本例では、ビット線電位をゲート電極に受けるｐチャネル型のＭＯＳトランジスタＱｐ１が複数の２本のビット線毎に設けられているが、例えばビット線毎に１個ずつ設けるようにしてもよい。この場合、ｎチャネル型のＭＯＳトランジスタＱｎ１やＱｎ２は不要である。また、参照ビット線ＢＬｒは複数の２本設けられているが、１本でもかまわない。この場合には、同時にセンスできるビット線ＢＬの電位が２つから１つになるだけである。
【００４６】
図５は、図１のフラッシュメモリにおけるセンスアンプ１７−１、１７−２の他の具体的な回路構成を示している。ここでは一方のセンスアンプ１７−１の構成を例示しているが、他方のセンスアンプ１７−２もこれと同様に構成されている。
【００４７】
この例ではｐチャネル型の２個のカレントミラー回路ＣＭｐ５、ＣＭｐ６を設ける代わりに１個のカレントミラー回路ＣＭｐ５のみを設け、先のカレントミラー回路ＣＭｐ６の代わりにｐチャネル型のＭＯＳトランジスタＱｐ４と同等のｐチャネル型のＭＯＳトランジスタＱｐ８を設け、このＭＯＳトランジスタＱｐ８のゲート電極をカレントミラー回路ＣＭｐ５内のＭＯＳトランジスタＱｐ４、Ｑｐ５のゲート共通接続点に接続している。すなわち、カレントミラー回路ＣＭｐ５内のｐチャネル型のＭＯＳトランジスタＱｐ４に対応するのがｐチャネル型のＭＯＳトランジスタＱｐ８である。この例では、参照ビット線はＢＬｒ０の１本でよいので、参照ビット線ＢＬｒ１はセンス回路には接続されない。
【００４８】
前記図４の場合と同様に、複数のビット線（ここでは２本）の電位を同時にセンスするため、センス回路は複数個（ここでは２個）設けられるが、図４の例とは異なり、参照ビット線ＢＬｒ０に電流を供給するｐチャネル型のＭＯＳトランジスタＱｐ５は共用される。
【００４９】
また、カレントミラー回路ＣＭｐ５の活性化制御を行うｐチャネル型のＭＯＳトランジスタＱｐ６に対応するのがｐチャネル型のＭＯＳトランジスタＱｐ９である。
【００５０】
また、この例では、ｐチャネル型のＭＯＳトランジスタＱｐ１のドレインと前記各２個のｎチャネル型のＭＯＳトランジスタＱｎ１、Ｑｎ２のドレイン共通接続点との間にはそれぞれ、各２個のｐチャネル型のＭＯＳトランジスタＱｐ１０、Ｑｐ１１のソース、ドレイン間が直列に挿入されている。そして、上記ＭＯＳトランジスタＱｐ１０の各ゲート電極には前記カラムアドレス信号Ａ０ＲＢ１、Ａ１ＲＢ１のいずれか一方が供給され、上記ＭＯＳトランジスタＱｐ１１の各ゲート電極には前記制御信号ＥＣＲＢ１が供給される。
【００５１】
また、図５のものでは図４の場合とは異なり、ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５のゲート電極はセンス出力ノードＮ２に接続され、ｎチャネル型のＭＯＳトランジスタＱｎ６とＱｎ７のゲート電極はセンス出力ノードＮ４に接続される。
【００５２】
ここで、カラムアドレス信号ＦＩＥＲ１が“Ｈ”になるとｎチャネル型のＭＯＳトランジスタＱｎ１によって偶数番目のビット線ＢＬが選択され、カラムアドレス信号ＦＩＥＲ１が“Ｈ”になるとｎチャネル型のＭＯＳトランジスタＱｎ２によって奇数番目のビット線ＢＬが選択される点は図４のものと同様である。また、カラムアドレス信号ＡＯＲＢ１とＡＩＲＢ１によってｐチャネル型のＭＯＳトランジスタＱｐ３とＱｐ１０が導通制御され、選択されたビット線ＢＬの電位がセンスされる。ｐチャネル型のＭＯＳトランジスタＱｐ２は前記と同様に、選択されたビット線ＢＬに電流を供給するためのものである。ｐチャネル型のＭＯＳトランジスタＱｐ５は前記と同様に、参照ビット線ＢＬｒに電流を供給するためのものである。ｐチャネル型のＭＯＳトランジスタＱｐ１０とＱｐ１１は、ビット線ＢＬｒとノードＮ１を短絡させるためのものである。
【００５３】
ｎチャネル型のＭＯＳトランジスタＱｎ３は、ｎチャネル型のＭＯＳトランジスタＱｎ１やＱｎ２に対応しており、ビット線ＢＬと参照ビット線ＢＬｒに供給される電流を等しく設定するためのものであり、そのゲート電極は制御信号ＦＩＲＲ１で制御される。
【００５４】
なお、この場合にも、ｎチャネル型のＭＯＳトランジスタＱｎ１、Ｑｎ２は、ｐチャネル型のＭＯＳトランジスタＱｐ２やメモリセルＭに比べて十分な電流供給能力があることが望ましい。また、この場合、ｎチャネル型のＭＯＳトランジスタＱｎ３は不要になり、参照ビット線ＢＬｒ０をカレントミラー回路ＣＭｐ５を接続することができる。ｐチャネル型のＭＯＳトランジスタＱｐ６は信号ＡＲＲＢ１が“Ｌ”になると導通し、これによりカレントミラー回路ＣＭ５が活性化されて、ビット線の電位センスが可能になる。
【００５５】
制御信号ＦＩＲＲ１、ＥＣＲＢ１、ＡＲＲＢ１は前記制御信号／制御電圧発生回路１６からの出力信号である。メモリセルアレイ１−２側が選択されている場合、制御信号ＦＩＲＲ１、ＦＩＥＲ１、ＦＩＯＲ１は“Ｌ”のままである。制御信号ＦＩＲＲ１、ＦＩＥＲ１、ＦＩＯＲ１に対応する制御信号ＦＩＲＲ２、ＦＩＥＲ２、ＦＩＯＲ２がセンスアンプ１７−２側に供給されて、同様の制御が行われる。メモリセルアレイ１−２側が選択されている場合、制御信号ＥＣＲＢ１、ＡＯＲＢ１、ＡＩＲＢ１とＡＲＲＢ１は“Ｈ”のままである。制御信号ＥＣＲＢ１、ＡＯＲＢ１、ＡＩＲＢ１とＡＲＲＢ１に対応する制御信号ＥＣＲＢ２、ＡＯＲＢ２、ＡＩＲＢ２及びＡＲＲＢ２がセンスアンプ１７−２側に供給されて、同様の制御が行われる。
【００５６】
この例では、ビット線電位をゲートに受けるｐチャネル型のＭＯＳトランジスタＱｐ１が複数の２本のビット線毎に設けられているが、このＭＯＳトランジスタＱｐ１に相当するものを例えばビット線１本毎に１個設けてもよい。この場合、ｎチャネル型のＭＯＳトランジスタＱｎ１やＱｎ２は不要である。
【００５７】
図６は、センスアンプ１７−１の、前記図４に示されていない残りの回路部分の構成を示している。
この図６に示した回路では、前記２個のセンス回路のセンス出力ノードＮ１とＮ２、Ｎ３とＮ４の各相補出力を増幅してそれぞれ１ビットの読み出しデータを得る２個の増幅回路３１−１、３１−２と、上記増幅回路３１−１、３１−２からの読み出しデータを前記読み出しデータ転送線１８に出力する２個の出力回路３２−１、３２−２とが設けられている。
【００５８】
上記増幅回路３１−１、３１−２は共に同様の構成であり、前記センス出力ノードＮ１とＮ２もしくはＮ３とＮ４が各ゲート電極に接続され、差動対を構成するｎチャネル型のＭＯＳトランジスタＱｎ１１、Ｑｎ１２と、上記差動対の負荷となる２個のチャネル型のＭＯＳトランジスタＱｐ２１、Ｑｐ２２と、上記ＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソース共通接続点と電源電位ＶＣＣの供給ノードとの間にソース、ドレイン間が挿入され、ゲート電極に制御信号ＲＯＵＴＢ１が供給される活性化制御用のｐチャネル型のＭＯＳトランジスタＱｐ２３とを備えたカレントミラー型差動増幅器である。
【００５９】
上記出力回路３２−１、３２−２も共に同様の構成であり、電源電位ＶＣＣの供給ノードと出力ノードとの間にソース、ドレイン間が直列に挿入された２個のｐチャネル型のＭＯＳトランジスタＱｐ２４、Ｑｐ２５と、出力ノードと接地電位の供給ノードとの間にソース、ドレイン間が直列に挿入された２個のｎチャネル型のＭＯＳトランジスタＱｎ１３、Ｑｐ１４とを備えたインバータ回路である。そして、ＭＯＳトランジスタＱｐ２４のゲート電極には制御信号ＲＯＵＴＢ１が、ＭＯＳトランジスタＱｐ２５及びＭＯＳトランジスタＱｎ１３のゲート電極には共に対応する増幅回路３１からの出力信号が供給され、ＭＯＳトランジスタＱｎ１４のゲート電極には制御信号ＲＯＵＴ１が供給される。
【００６０】
この場合、前記読み出しデータ転送線１８として２本の信号線が設けられており、上記両出力回路３２−１、３２−２からの出力データＤＲ０、ＤＲ１がこの２本のデータ転送線１８に出力される。
【００６１】
このような構成において、ビット線電位をセンスする２個のセンス回路のセンス出力ノードＮ１とＮ２、Ｎ３とＮ４の信号レベルが上記増幅回路３１−１、３１−２によってさらに増幅され、データＤＲ０、ＤＲ１が出力回路３２−１、３２−２から読み出しデータ転送線１８に出力される。
【００６２】
制御信号ＲＯＵＴ１、ＲＯＵＴＢ１は、前記制御信号／制御電圧発生回路１６から出力される。メモリアルアレイ１−２側が選択されている場合、制御信号ＲＯＵＴ１、ＲＯＵＴＢ１はそれぞれ“Ｌ”と“Ｈ”のままである。制御信号ＲＯＵＴ１、ＲＯＵＴＢ１に対応する制御信号ＲＯＵＴ２、ＲＯＵＴＢ２がセンスアンプ１７−２側に供給されて、同様の制御が行われる。
【００６３】
前記図５に示したセンスアンプ１７−１の、図５では示されていない残りの回路部分、すなわち増幅回路と出力回路も、上記図６と同様に構成されている。図５に示したセンスアンプ１７−１の場合、望ましくは、上記ｎチャネル型のＭＯＳトランジスタＱｎ１１のゲート電極にセンス出力ノードＮ２を、ＭＯＳトランジスタＱｎ１２のゲート電極にはセンス出力ノードＮ１をそれぞれ接続し、図６に示したものとはＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲート電極の接続を逆にした方がよい。同様に、センス出力ノードＮ３、Ｎ４側の接続も逆にした方がより望ましい。
【００６４】
図７は、図１中のビット線選択回路２−１、２−２を具体的な回路構成を示しているが、ここでは前記図４に示したセンスアンプ１７−１に対応した一方のビット線選択回路２−１の構成のみを示している。
【００６５】
前記書き込みデータ転送線５′として２本の信号線が設けられており、一方の信号線にはメモリセルに対する書き込み電圧ＶＤ０が、他方の信号線にはメモリセルに対する書き込み電圧ＶＤ１がそれぞれ転送される。
【００６６】
前記８本のビット線ＢＬ０−０〜ＢＬ０−３、ＢＬ１−０〜ＢＬ１−３のうちそれぞれ２本のビット線ＢＬ０−０とＢＬ０−１、ＢＬ０−２とＢＬ０−３、ＢＬ１−０とＢＬ１−１、ＢＬ１−２とＢＬ１−３毎にそれぞれ２個のｎチャネル型のＭＯＳトランジスタＱｎ１５、Ｑｎ１６が設けられる。上記各２個のＭＯＳトランジスタＱｎ１５、Ｑｎ１６のソース、ドレインの一方は対応するビット線に接続され、ソース、ドレインの他方は共通に接続される。そして、各２個のＭＯＳトランジスタＱｎ１５、Ｑｎ１６のうち、一方のＭＯＳトランジスタＱｎ１５の各ゲート電極にはカラムアドレス信号ＦＩＥ１が供給され、他方のＭＯＳトランジスタＱｎ１６の各ゲート電極にはカラムアドレス信号ＦＩＯ１が供給される。
【００６７】
上記各２個のＭＯＳトランジスタＱｎ１５、Ｑｎ１６のソースもしくはドレインの共通接続点と、書き込み電圧ＶＤ０もしくはＶＤ１が転送される前記２本の書き込みデータ転送線５′との間には、ｎチャネル型のＭＯＳトランジスタＱｎ１７のソース、ドレイン間が挿入される。ちなみに、前記ビット線ＢＬ０−０とＢＬ０−１及びＢＬ０−２とＢＬ０−３に書き込みデータを伝える２個のＭＯＳトランジスタＱｎ１７のソース、ドレイン間の各一端は書き込み電圧ＶＤ０の書き込みデータ転送線５′に接続され、前記ビット線ＢＬ１−０とＢＬ１−１及びＢＬ１−２とＢＬ１−３に書き込み電圧を伝える２個のＭＯＳトランジスタＱｎ１７のソース、ドレイン間の各一端は書き込み電圧ＶＤ１の書き込みデータ転送線５′に接続される。また、これら４個のＭＯＳトランジスタＱｎ１７のゲート電極にはカラムアドレス信号Ａ０、Ａ１のいずれか一方が供給される。
【００６８】
また、前記２本の参照ビット線ＢＬｒ０、ＢＬｒ１に対してそれぞれｎチャネル型のＭＯＳトランジスタＱｎ１８が設けられる。上記２個のＭＯＳトランジスタＱｎ１８のソース、ドレインの一方が参照ビット線ＢＬｒ０、ＢＬｒ１に接続される。この２個のＭＯＳトランジスタＱｎ１８はメモリセル側の前記ＭＯＳトランジスタＱｎ１５、Ｑｎ１６に対応するものである。
【００６９】
上記２個のＭＯＳトランジスタＱｎ１８のソース、ドレインの他方には、メモリセル側の前記ＭＯＳトランジスタＱｎ１７に対応するｎチャネル型のＭＯＳトランジスタＱｎ１９のソース、ドレインの一方が接続される。このＭＯＳトランジスタＱｎ１９のソース、ドレインの他方には共に、前記制御信号／制御電圧発生回路１６から出力される参照セルに対する書き込み電圧ＶＤＲが供給される。なお、上記ＭＯＳトランジスタＱｎ１９のゲート電極には、前記カラムアドレス信号Ａ０、Ａ１に対応した参照カラムアドレス信号ＡＲ１が供給される。
【００７０】
このような構成において、メモリセルアレイ１−２側が選択されている場合、制御信号ＦＩＥ１、ＦＩＯ１、ＦＩＲ１、ＡＲ１は“Ｌ”のままである。制御信号ＦＩＥ１、ＦＩＯ１、ＦＩＲ１、ＡＲ１に対応する制御信号ＦＩＥ２、ＦＩＯ２、ＦＩＲ２、ＡＲ２がビット線選択回路２−２側に供給されて、同様の制御が行われる。
【００７１】
図８は、図１中のビット線選択回路２−１、２−２を具体的な回路構成を示しているが、ここでは前記図５に示したセンスアンプ１７−１に対応した一方のビット線選択回路２−１の構成のみを示している。
【００７２】
図５のセンスアンプでは、参照ビット線ＢＬｒ１は使用されないので、この参照ビット線ＢＬｒ１はビット線選択回路２にも接続されていない。従って、先の図７に示したビット線選択回路と比べて、参照ビット線ＢＬｒ１に接続されていたｎチャネル型の前記２個のＭＯＳトランジスタＱｎ１８、Ｑｎ１９が省略されている点のみが異なっており、その他は図７と同様に構成されている。
【００７３】
次に上記のように構成されたフラッシュメモリの動作について説明する。
まず、センスアンプ１７−１、１７−２として図４及び図６に示すような構成のものを用い、かつビット線選択回路として前記図７に示すような構成のものを用いた場合の読み出し動作を図９に示すタイミングチャートに従って説明する。ここでは、メモリセルアレイ１−１側のブロック内のメモリセルが選択される場合を示している。
【００７４】
読み出し動作時には、前記各電圧ＶＤ０、ＶＤ１、ＶＤＲの値は例えば、電源電圧ＶＣＣ（例えば３Ｖ）からｐチャネル型のＭＯＳトランジスタのしきい値Ｖｔｈｐ（例えば０．７Ｖ）を差し引いた値よりもさらに少し低い値、理想的には参照ビット線のセンス時の電圧である例えば２．０Ｖに設定しておく。
【００７５】
カラムアドレス信号Ａ０、ＦＩＥ１、ＦＩＥＲ１が“Ｈ”、ＡＯＲＢ１が“Ｌ”となってビット線ＢＬ０−０とＢＬ１−０が選択され、それぞれ電圧ＶＤ０とＶＤ１に充電される（ｔ１〜ｔ２）。同時に、制御信号ＡＲ１、ＦＩＲ１、ＦＩＲＲ１が“Ｈ”、ＡＲＲＢ１が“Ｌ”となって、メモリセルアレイ１−１側の参照ビット線が選択され、電圧ＶＤＲに充電される（ｔ１〜ｔ２）。さらに、制御信号ＥＣＲＢ１が“Ｌ”となって、参照ビット線ＢＬｒ０とセンス出力ノードＮ２、参照ビット線ＢＬｒ１とセンス出力ノードＮ４とがそれぞれ短絡される（ｔ１〜ｔ３）。また、選択されたワード線ＷＬ１がＶＣＣとなって、選択されたメモリセルのデータが“０”であれば読み出しセル電流が流れる（ｔ１〜ｔ５）。他方、選択されたワード線ＷＬ１がＶＣＣとなって、選択されたメモリセルのデータが“１”であれば読み出しセル電流が流れない（ｔ１〜ｔ５）。参照ワード線ＷＬｒｅｆは選択ワード線ＷＬと同電位にされる。
【００７６】
時刻ｔ２でビット線ＢＬと書き込み電圧ＶＤ０あるいはＶＤ１とが遮断され、また、参照ビット線ＢＬｒと書き込み電圧ＶＤＲが遮断されると、選択ビット線ＢＬ０−０と参照ビット線ＢＬｒ０、選択ビットＢＬ１−０と参照ビット線ＢＬｒ１がそれぞれのセンスアンプを介してイコライズされる。
【００７７】
時刻ｔ３で制御信号ＥＣＲＢ１が“Ｈ”となり、参照ビット線ＢＬｒの電位が参照メモリセルＭｒｅｆとｐチャネル型のＭＯＳトランジスタＱｐ５のオン抵抗で決まる値になる。
【００７８】
時刻ｔ４で制御信号ＲＯＵＴ１が“Ｈ”、ＲＯＵＴＢ１が“Ｌ”となって、選択ビット線ＢＬと参照ビット線ＢＬｒの電位差がセンスされる。センスされたデータは、読み出しデータ転送線１８を介してデータ入出力バッファ７に送られ、データ入出力端子８から出力される。
【００７９】
時刻ｔ５からｔ９までは、ビット線ＢＬ０−３とＢＬ１−３が選択され、ワード線ＷＬ２が選択された場合を示している。
ここで、データ“１”を記憶しているメモリセルＭのしきい値は、消去によって１Ｖにされている。また、データ“０”を記憶しているメモリセルＭのしきい値は、書き込みによって５Ｖにされている。参照メモリセルＭｒｅｆのしきい値は、ＶＣＣよりも低くかつデータ“１”を記憶しているメモリセルＭのしきい値より高くしておけばよい。ｐチャネル型のＭＯＳトランジスタＱｐ２とＱｐ５の寸法比及びｎチャネル型のＭＯＳトランジスタＱｎ１あるいはＱｎ２とＱｎ３の寸法比を等しく設定しておけば、データ“１”を記憶しているメモリセルＭの読み出しセル電流、参照メモリセルＭｒｅｆを流れる電流、データ“０”を記憶しているメモリセルＭの読み出しセル電流の順で電流値に差が生じる。これによって、データ“１”を記憶しているメモリセルＭのビット線ＢＬの電位、参照ビット線の電位、データ“０”を記憶しているメモリセルＭのビット線ＢＬの電位の順で各電位に差が生じる。なお、データ“１”を記憶しているメモリセルＭのビット線ＢＬの電位と参照ビット線の電位との差が十分でない場合には、ｐチャネル型のＭＯＳトランジスタＱｐ２に比べてＱｐ５のチャネル幅を大きくしておけばよい。また、データ“０”を記憶しているメモリセルＭのビット線ＢＬの電位と参照ビット線の電位との差が十分でない場合は、ｐチャネル型のＭＯＳトランジスタＱｐ２に比べてＱｐ５のチャネル幅を小さくしておけばよい。あるいは、選択ワード線ＷＬの電位と参照ワード線ＷＬｒｅｆの電位に差を設けることによって調整しても良い。
【００８０】
さらに、ｐチャネル型のＭＯＳトランジスタＱｐ１とＱｐ４とは同一寸法であることが望ましい。また、ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５も同一寸法であることが望ましい。なぜなら、寸法効果によるトランジスタ間の特性ばらつきが少ないからである。
【００８１】
しかしながら、異なるトランジスタ間の特性ばらつきを無くすことは現実的に不可能である。そこで、本実施例では、ｐチャネル型のＭＯＳトランジスタＱｐ７を設け、このＭＯＳトランジスタＱｐ７を導通させることによって、ビット線ＢＬと参照線ＢＬｒとをセンスアンプを介して実質的に短絡している。これによって、センスアンプを構成するトランジスタ間の特性ばらつきを吸収するように、ビット線ＢＬと参照ビット線ＢＬｒがイコライズされる。例えば、ｎチャネル型のＭＯＳトランジスタＱｎ４に比べてＱｎ５のしきい値が高くなると、ＭＯＳトランジスタＱｎ４を流れる電流よりもＭＯＳトランジスタＱｎ５を流れる電流の方が少なくなる。この場合、ビット線ＢＬより参照ビット線ＢＬｒの方の電位が高くなる。また例えば、ｐチャネル型のＭＯＳトランジスタＱｐ１よりＱｐ４のしきい値が高くなると、Ｑｐ１を流れる電流よりもＱｐ４を流れる電流の方が少なくなる。この場合、ビット線ＢＬよりも参照ビット線ＢＬｒの方の電位が低くなる。
【００８２】
また、ｐチャネル型のＭＯＳトランジスタＱｐ１とＱｐ４の寸法比と、ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５の寸法比を保ちながら、ｐチャネル型のＭＯＳトランジスタＱｐ１よりもＱｐ４の寸法を大きくとれば、イコライズが速くなる。
【００８３】
イコライズ期間中に、ビット線選択回路２−１、２−２からビット線ＢＬと参照ビット線ＢＬｒとを所定の電位まで事前に充電することで、イコライズひいては読み出し時間がさらに短縮される。また、選択されたワード線ＷＬや参照ワード線ＷＬｒｅｆもイコライズとともに立ち上げることで、イコライズひいては読み出し時間がさらに短縮される。
【００８４】
次に、センスアンプ１７−１、１７−２として図５及び図６に示すような構成のものを用い、かつビット線選択回路として前記図８に示すような構成のものを用いた場合の読み出し動作を図１０に示すタイミングチャートに従って説明する。ここでも、メモリセルアレイ１−１側のブロック内のメモリセルが選択される場合を示している。
【００８５】
読み出し動作時には、前記各電圧ＶＤ０、ＶＤ１、ＶＤＲは例えば、電源電位ＶＣＣ（例えば３Ｖ）からｐチャネル型のＭＯＳトランジスタのしきい値Ｖｔｈｐ（例えば０．７Ｖ）を差し引いた値よりもさらに少し低い値、理想的には参照ビット線のセンス時の電位、例えば２．０Ｖに設定しておく。
【００８６】
カラムアドレス信号Ａ０、ＦＩＥ１、ＦＩＥＲ１が“Ｈ”、ＡＯＲＢ１が“Ｌ”となってビット線ＢＬ０−０とＢＬ１−０が選択され、それぞれ電圧ＶＤ０とＶＤ１に充電される（ｔ１〜ｔ２）。同時に信号ＡＲ１、ＦＩＲ１、ＦＩＲＲ１が“Ｈ”、ＡＲＲＢ１が“Ｌ”となって、メモリセルアレイ１−１側の参照ビット線が選択され、電圧ＶＤＲに充電される（ｔ１〜ｔ２）。さらに、信号ＥＣＲＢ１が“Ｌ”となって、ビット線ＢＬ０−０とセンス出力ノードＮ１、ビット線ＢＬ１−０とセンス出力ノードＮ３とがそれぞれ短縮される（ｔ１〜ｔ３）。また、選択されたワード線ＷＬ１がＶＣＣとなって、選択されたメモリセルのデータが“０”であれば読み出しセル電流が流れる（ｔ１〜ｔ５）。他方、選択されたワード線ＷＬ１がＶＣＣとなって、選択されたメモリセルのデータが“１”であれば読み出しセル電流が流れない（ｔ１〜ｔ５）。このとき、参照ワード線ＷＬｒｅｆの電位は選択ワード線ＷＬと同電位にされる。
【００８７】
時刻ｔ２でビット線ＢＬが電圧ＶＤ０あるいはＶＤ１から遮断され、また、参照ビット線ＢＬｒｏが電圧ＶＤＲが遮断されると、選択ビット線ＢＬ０−０と参照ビット線ＢＬｒ０、選択ビット線ＢＬ１−０と参照ビットＢＬ１がそれぞれのセンス回路を介してイコライズされる。
【００８８】
時刻ｔ３で信号ＥＣＲＢ１が“Ｈ”になると、ビット線ＢＬの電位はメモリセルＭとｐチャネル型のＭＯＳトランジスタＱｐ２のオン抵抗で決まる電圧になる。
【００８９】
時刻ｔ４で信号ＲＯＵＴ１が“Ｈ”、ＲＯＵＴＢ１ず“Ｌ”となって、選択ビット線ＢＬと参照ビット線ＢＬｒの電位差がセンスされる。センスされたデータは、読み出しデータ転送線１８を介してデータ入出力バッファ７に送られ、データ入出力端子８からチップ外部に出力される。
【００９０】
時刻ｔ５からｔ９までは、ビット線ＢＬ０−３とＢＬ１−３が選択され、ワード線ＷＬ２が選択された場合を示している。
ここで、データ“１”を記憶しているメモリセルＭのしきい値は、消去によって１Ｖにされている。また、データ“０”を記憶しているメモリセルＭのしきい値は、書き込みによって５Ｖにされている。参照メモリセルＭｒｅｆのしきい値をＶＣＣより低くかつデータ“１”を記憶しているメモリセルＭのしきい値よりも高くしておけばよい。ここで、ｐチャネル型のＭＯＳトランジスタＱｐ２とＱｐ５の寸法比及びｎチャネル型のＭＯＳトランジスタＱｎ１あるいはＱｎ２と、Ｑｎ３の寸法比が等しく設定されていれば、データ“１”を記憶しているメモリセルＭの読み出しセル電流、参照メモリセルＭｒｅｆを流れる電流、データ“０”を記憶しているメモリセルＭの読み出しセル電流の順で電流値に差が生じる。従って、データ“１”を記憶しているメモリセルＭのビット線ＢＬの電位、参照ビット線の電位、データ“０”を記憶しているメモリセルＭのビット線ＢＬの電位の順で各電位に差が生じる。
【００９１】
ここで、データ“１”を記憶しているメモリセルＭのビット線ＢＬの電位と参照ビット線の電位の差が十分でない場合には、ｐチャネル型のＭＯＳトランジスタＱｐ２よりもＱｐ５のチャネル幅を大きくしておけばよい。逆にデータ“０”を記憶しているメモリセルＭのビット線ＢＬの電位と参照ビット線の電位の差が十分でない場合には、ｐチャネル型のＭＯＳトランジスタＱｐ２よりもＱｐ５のチャネル幅を小さくしておけばよい。あるいは、選択ワード線ＷＬの電圧と参照ワード線ＷＬｒｅｆの電圧に差を設けることによって調整しても良い。
【００９２】
ｐチャネル型のＭＯＳトランジスタＱｐ１とＱｐ４とは同一寸法であることが望ましい。また、ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５も同一寸法であることが望ましい。なぜなら寸法効果によるトランジスタ間の特性ばらつきが少ないからである。しかしながら、異なるトランジスタ間の特性ばらつきを無くすことは現実的に不可能である。
【００９３】
そこで、本実施例では、ｐチャネル型のＭＯＳトランジスタＱｐ１０とＱｐ１１（特にＱｐ１１）を設け、このＭＯＳトランジスタＱｐ１０とＱｐ１１を導通させることによって、ビット線ＢＬと参照ビット線ＢＬｒを、センスアンプを介して実質的に短絡している。これによって、センスアンプを構成するトランジスタ間の特性ばらつきを吸収するように、ビット線ＢＬと参照ビット線ＢＬｒがイコライズされる。例えば、ｎチャネル型のＭＯＳトランジスタＱｎ５よりもＱｎ４のしきい値が高くなると、ｎチャネル型のＭＯＳトランジスタＱｎ５を流れる電流よりもＱｎ４を流れる電流の方が少なくなる。よって、参照ビット線ＢＬよりビット線ＢＬの方の電位が高くなる。また例えば、ｐチャネル型のＭＯＳトランジスタＱｐ４よりもＱｐ１のしきい値が高くなると、ＭＯＳトランジスタＱｐ４を流れる電流よりＱｐ１を流れる電流の方が少なくなる。よって、参照ビット線ＢＬｒよりビット線ＢＬｒの方の電圧が低くなる。
【００９４】
また、ｐチャネル型のＭＯＳトランジスタＱｐ１とＱｐ４の寸法比と、ｎチャネル型のＭＯＳトランジスタＱｎ４とＱｎ５の寸法比を保ちながら、ｐチャネル型のＭＯＳトランジスタＱｐ４よりもＱｐ１の寸法を大きくとればイコライズが速くなる。
【００９５】
イコライズ期間中に、ビット線選択回路２−１、２−２からビット線ＢＬと参照ビット線ＢＬｒを所定の電位まで事前に充電することで、イコライズひいては読み出し時間がさらに短縮される。また、選択されたワード線ＷＬや参照ワード線ＷＬｒｅｆをイコライズとともに立ち上げることで、イコライズひいては読み出し時間がさらに短縮される。
【００９６】
図１１は、図９のタイミングチャートで示された読み出し動作の変形例によるタイミングチャートである。図９との違いは、アドレス信号ＡＲ１とＦＩＲ１が共に常に“Ｌ”にされていることである。ｐチャネル型のＭＯＳトランジスタＱｐ７を導通させることによって、センスアンプを介してビット線ＢＬと参照ビット線ＢＬｒとが十分に速くイコライズされれば、参照ビット線ＢＬｒを電圧ＶＤＲに充電する必要はない。その必要がなければ、ＡＲ１とＦＩＲ１を“Ｌ”のままにした方が消費電力が少なくてすむ。また、図示してないが、さらにアドレス信号Ａ０、Ａ１、ＦＩＥ１、ＦＩＯ１を常に“Ｌ”にしても良い。ｐチャネル型のＭＯＳトランジスタＱｐ２によって十分速くビット線ＢＬが充電されれば、ビット線ＢＬを電圧ＶＤ０あるいはＶＤ１に充電する必要はない。その必要がなければ、アドレス信号Ａ０、Ａ１、ＦＩＥ１、ＦＩＯ１を“Ｌ”のままにした方が消費電力が少なくてすむ。
【００９７】
図１２は、図１０のタイミングチャートで示された読み出し動作の変形例によるタイミングチャートである。図１０との違いは、アドレス信号Ａ０、Ａ１、ＦＩＥ１、ＦＩＯ１の全てが常に“Ｌ”にされていることである。ｐチャネル型のＭＯＳトランジスタＱｐ１０とＱｐ１１によって、センスアンプを介してビット線ＢＬと参照ビット線ＢＬｒが十分に速くイコライズされれば、ビット線ＢＬを電圧ＶＤ０あるいはＶＤ１に充電する必要はない。その必要がなければ、アドレス信号Ａ０、Ａ１、ＦＩＥ１、ＦＩＯ１を“Ｌ”のままにした方が消費電力が少なくてすむ。また、図示してないが、さらにアドレス信号ＡＲ１とＦＩＲ１を共に常に“Ｌ”にしても良い。ｐチャネル型のＭＯＳトランジスタＱｐ５によって十分速く参照ビット線ＢＬｒが充電されれば、参照ビット線ＢＬｒを電圧ＶＤＲに充電する必要はない。その必要がなければ、アドレス信号ＡＲ１とＦＩＲ１を“Ｌ”のままにした方が消費電力が少なくてすむ。
【００９８】
図１３は、図１中の各メモリセルアレイブロックの変形例を示している。ここではメモリセルアレイ１−１側の構成を示している。図２との違いは、参照ビット線ＢＬｒとダミーメモリセルＭｄとを接続する部分であるコンタクトの数が少なくされていることである。つまり、参照ビット線ＢＬｒの静電容量をビット線ＢＬのものより小さくしている。ダミーメモリセルＭｄは前記図３に示されるような断面構造をしているので、ｎ型拡散層２１とｐ型基板２０との間、あるいはｎ型拡散層２１と制御ゲート電圧２５との間に寄生容量が存在している。参照ビット線にダミーメモリセルＭｄを接続しないことで、参照ビット線ＢＬｒの容量が減少し、ｐチャネル型のＭＯＳトランジスタＱｐ７とｎチャネル型のＭＯＳトランジスタＱｎ３、ｐチャネル型のＭＯＳトランジスタＱｐ５とｎチャネル型のＭＯＳトランジスタＱｎ３、あるいはビット線選択回路２−１によって参照ビット線ＢＬｒを充電する速度が速くなる。従って、読み出し速度が速くなると共に消費電力のさらなる削減を図ることができる。
【００９９】
図１４は、図１中の各メモリセルアレイブロックのさらなる変形例を示している。ここでもメモリセルアレイ１−１側の構成を示している。前記図２との違いは、参照ビット線ＢＬｒとダミーメモリセルＭｄとを接続する部分であるコンタクトの数が少なくされていることである。つまり、参照ビット線ＢＬｒの静電容量をビット線ＢＬのものより小さくしている。また、図１３に示されたものよりもさらに容量を少なくするため、本例では参照ビット線ＢＬｒの長さが短くされている。参照ビット線ＢＬｒは、センスアンプ１７から参照メモリセルＭｒｅｆまでしか配線されていない。ダミーメモリセルＭｄは図３に示されるような断面構造をしているので、ｎ型拡散層２１とｐ型基板２０との間、あるいはｎ型拡散層２１と制御ゲート２５との間に寄生容量が存在している。また、その他の隣接するビット線ＢＬや参照ビット線ＢＬｒとの間でも寄生容量が発生する。参照ビット線とダミーメモリセルＭｄとを離し、さらに参照ビット線長を短くすることで、参照ビット線ＢＬｒの容量が一段と減少し、ｐチャネル型のＭＯＳトランジスタＱｐ７とｎチャネル型のＭＯＳトランジスタＱｎ３、ｐチャネル型のＭＯＳトランジスタＱｐ５とｎチャネル型のＭＯＳトランジスタＱｎ３、あるいはビット線選択回路２−１（２−２）によって参照ビット線ＢＬｒを充電する速度が一段と速くなる。従って、読み出し速度を速くすることができたり、消費電力の削減を図ることができる。この図１４に示されたメモリセルアレイを用いる場合、ビット線選択回路の構成によっては充電ができなくなる。そこで、充電する必要がある場合は、ビット線選択回路２−１（２−２）とセンスアンプ１７−１（１７−２）をメモリセルアレイの同一辺に配置すればよい。
【０１００】
以上のように、本発明の半導体記憶装置は、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑えるようにしている。また、複数のセンスアンプの一部回路を共通化することによって、回路面積を小さくすることができる。さらに、センスノードと参照ノードとをセンスアンプを介してイコライズすることにより、センスアンプを構成するトランジスタ間のばらつきをキャンセルすることができる。また、このイコライズと共ににワード線に読み出し電圧を印加することにより、ワード線が読み出し電圧になるまでの時間を見えなくすることができる。そして、これらによって高速な読み出しを行う半導体記憶装置を実現することができる。
【０１０１】
なお、本発明は上述した実施の形態に限定されるものではない。例えば上記実施の形態では本発明をフラッシュメモリに実施した場合を説明したが、これはその他のメモリ、例えばＲＯＭ、ＰＲＯＭ、ＥＰＰＯＭ、ＥＥＰＲＯＭ、ＳＲＡＭなどの半導体記憶装置であっても同様に実施することができる。また、ビット線電位をセンスするセンス回路は、ｐチャネル型のＭＯＳトランジスタＱｐ１、Ｑｐ２で入力を受けるように構成されているが、ｎチャネル型のＭＯＳトランジスタで入力を受けるように回路を変更してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変型して実施することができる。
【０１０２】
【発明の効果】
以上、説明したように本発明の半導体記憶装置では、複数のセンスアンプをビット線の近くに配置してビット線の寄生容量を抑えるようにし、また、複数のセンスアンプの一部回路を共通化して回路面積を小さくし、かつセンスノードと参照ノードとをセンスアンプを介してイコライズすることによりセンスアンプを構成するトランジスタ間のばらつきをキャンセルし、イコライズと共にワード線に読み出し電圧を印加してワード線が読み出し電圧になるまでの時間を見えなくするようにしたので、高速な読み出しを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るフラッシュメモリの構成を示すブロック図。
【図２】図１のフラッシュメモリ内のメモリセルアレイの構成を示す回路図。
【図３】図２のメモリセルアレイ内のメモリセルの構造を示す断面図。
【図４】図１のフラッシュメモリ内のセンスアンプの構成を示す回路図。
【図５】図１のフラッシュメモリ内のセンスアンプの他の構成を示す回路図。
【図６】図４もしくは図５のセンスアンプの残りの部分の構成を示す回路図。
【図７】図１のフラッシュメモリ内のビット線選択回路の構成を示す回路図。
【図８】図１のフラッシュメモリ内のビット線選択回路の他の構成を示す回路図。
【図９】本発明の実施の形態に係るフラッシュメモリの読み出し動作の一例を示すタイミングチャートの図。
【図１０】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図１１】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図１２】本発明の実施の形態に係るフラッシュメモリの読み出し動作の他の例を示すタイミングチャートの図。
【図１３】図１のフラッシュメモリ内のメモリセルアレイの他の構成を示す回路図。
【図１４】図１のフラッシュメモリ内のメモリセルアレイの他の構成を示す回路図。
【図１５】従来の半導体記憶装置の構成を示すブロック図。
【符号の説明】
１−１、１−２…メモリセルアレイ、
２−１、２−２…ビット線選択回路、
３…カラムアドレスバッファ、
４…ブロックアドレスバッファ、
５′…書き込みデータ転送線、
６′…ビット線制御回路、
７…データ入出力バッファ、
８…データ入出力端子、
９−１、９−２…ワード線電圧転送回路、
１０…セクタ選択回路、
１１…ロウアドレスバッファ、
１２−１、１２−２…ワード線選択回路、
１３−１、１３−２…ソース線選択回路、
１４…アドレス信号入力端子、
１５…制御信号入力端子、
１６…制御信号／制御電圧発生回路、
１７−１、１７−２…センスアンプ、
１８…読み出しデータ転送線、
３１−１、３１−２…増幅回路、
３２−１、３２−２…出力回路、
Ｍ…メモリセル、
Ｍｄ…ダミーメモリセル、
Ｍｒｅｆ…参照メモリセル、
ＢＬ０−０〜ＢＬ０−３、ＢＬ１−０〜ＢＬ１−３…ビット線、
ＢＬｒ０、ＢＬｒ１…参照ビット線、
ＷＬ０〜ＷＬ３…ワード線、
ＷＬｒｅｆ…参照ワード線、
Ｑｐ１〜Ｑｐ１１、Ｑｐ２１〜Ｑｐ２５…ｐチャネル型のＭＯＳトランジスタ、
Ｑｎ１〜Ｑｎ７、Ｑｎ１１〜Ｑｎ１９…ｎチャネル型のＭＯＳトランジスタ、
ＣＭｐ１〜ＣＭｐ６…ｐチャネル型のカレントミラー回路、
ＣＭｎ１、ＣＭｎ２…ｎチャネル型のカレントミラー回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003730373.tif 000013
【図１３】
0003730373.tif 000014
【図１４】
0003730373.tif 000015
【図１５】
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