(57)【特許請求の範囲】
【請求項１】
メモリセルデコーダにおいて、
第１ノードと、
前記第１ノードにソースが接続され、ゲートに選択信号が供給され、電源電圧より高い高電圧がドレインに供給されるＭＯＳトランジスタを有し、複数のメモリセルデコーダを選択するアドレス第１部分をデコーディングして前記選択信号が活性化状態になりメモリセルデコーダが選択されたとき、前記選択信号をゲートに受けて前記ＭＯＳトランジスタがオンすることにより、電源電圧より高い高電圧レベルから前記ＭＯＳトランジスタのスレッショルド電圧だけ低い電圧に前記第１ノードをプリチャージする第１伝達部と、
メモリセルデコーダを個別に選択するアドレス第２部分が入力され、このアドレス第２部分に応答してメモリセルデコーダが選択されたとき、前記高電圧レベルの活性化状態の第１制御信号を出力する論理ゲート部と、
前記第１制御信号の非活性化時すなわちメモリセルデコーダの非選択時、前記第１制御信号を受けて前記第１ノードをディスチャージするディスチャージ回路と、
前記第１ノードにゲートが接続され、ソースはメモリセルのワードラインに接続され、このワードラインの選択時に前記高電圧レベルとなるワードラインイネーブル信号がドレインに供給される第２伝達部としてのＭＯＳトランジスタとを具備し、
アドレスデコーダの活性化と共に、予め高電圧レベルから第１伝達部のＭＯＳトランジスタのスレッショルド電圧だけ低い電圧にプリチャージしておいた第１ノードを、ワードラインイネーブル信号に前記高電圧レベルを印加することにより、前記第２伝達部のＭＯＳトランジスタのソース、ドレイン及び第１ノード間の寄生キャパシタによるブースティング効果を用いて、高電圧レベル＋スレッショルド電圧に昇圧することを特徴とするメモリセルデコーダ。
【請求項２】
前記第１伝達部は、１つのＭＯＳトランジスタからなることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項３】
前記第１伝達部は、直列接続された２つのＭＯＳトランジスタからなることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項４】
前記論理ゲート部は、メモリセルデコーダを個別に選択するアドレス第２部分が入力される否定論理積の第１論理ゲートと、この第１論理ゲート出力と第２制御信号が入力される否定論理積の第２論理ゲートで構成され、前記アドレス第２部分に関係なく前記第２制御信号が非活性化状態となってメモリセルデコーダが選択されたとき、ならびに、前記第２制御信号の活性化状態において、前記アドレス第２部分に応答してメモリセルデコーダが選択されたとき、前記高電圧レベルの活性化状態の第１制御信号を出力することを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項５】
前記ディスチャージ回路は、前記第１制御信号を反転させるインバータと、このインバータの出力によりオンオフされ、前記第１ノードに接続されたＭＯＳトランジスタとからなることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項６】
前記選択信号は、前記アドレス第１部分をデコーディングする第１プリデコーダから生じることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項７】
前記ワードラインイネーブル信号は、アドレス第３部分を第２プリデコーダでデコーディングして複数のメモリセルデコーダ共通に出力されることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項８】
データの消去の場合に活性化され、それ以外の場合には非活性化される第３制御信号を受けて制御されるトランジスタを有し、データのプログラミング時には前記第１制御信号を前記第１ノードに伝送し、データの消去時には前記第１制御信号を前記第１ノードに伝送させなくする連結部をさらに備えることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項９】
前記第１伝達部と並列に接続され、前記第１ノードの電圧をクランピングするクランピング部をさらに備えることを特徴とする請求項１に記載のメモリセルデコーダ。
【請求項１０】
前記クランピング部は、ゲート及び第１端子が前記第１ノードに接続され、高電圧レベルの電圧が第２端子に供給されるＭＯＳトランジスタを備えることを特徴とする請求項９に記載のメモリセルデコーダ。
【請求項１１】
前記クランピング部は、複数のＭＯＳトランジスタがダイオードの形で直列に接続されることを特徴とする請求項９に記載のメモリセルデコーダ。
【請求項１２】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルに対応する複数本のワードラインと、
アドレスに応答して前記ワードラインを選択する複数のメモリセルデコーダとを備え、
前記メモリセルデコーダは、
第１ノードと、
前記第１ノードにソースが接続され、ゲートに選択信号が供給され、電源電圧より高い高電圧がドレインに供給されるＭＯＳトランジスタを有し、複数のメモリセルデコーダを選択するアドレス第１部分をデコーディングして前記選択信号が活性化状態になりメモリセルデコーダが選択されたとき、前記選択信号をゲートに受けて前記ＭＯＳトランジスタがオンすることにより、電源電圧より高い高電圧レベルから前記ＭＯＳトランジスタのスレッショルド電圧だけ低い電圧に前記第１ノードをプリチャージする第１伝達部と、
メモリセルデコーダを個別に選択するアドレス第２部分が入力され、このアドレス第２部分に応答してメモリセルデコーダが選択されたとき、前記高電圧レベルの活性化状態の第１制御信号を出力する論理ゲート部と、
前記第１制御信号の非活性化時すなわちメモリセルデコーダの非選択時、前記第１制御信号を受けて前記第１ノードをディスチャージするディスチャージ回路と、
前記第１ノードにゲートが接続され、ソースはメモリセルのワードラインに接続され、このワードラインの選択時に前記高電圧レベルとなるワードラインイネーブル信号がドレインに供給される第２伝達部としてのＭＯＳトランジスタとを具備し、
アドレスデコーダの活性化と共に、予め高電圧レベルから第１伝達部のＭＯＳトランジスタのスレッショルド電圧だけ低い電圧にプリチャージしておいた第１ノードを、ワードラインイネーブル信号に前記高電圧レベルを印加することにより、前記第２伝達部のＭＯＳトランジスタのソース、ドレイン及び第１ノード間の寄生キャパシタによるブースティング効果を用いて、高電圧レベル＋スレッショルド電圧に昇圧することを特徴とする半導体メモリ装置。
【請求項１３】
前記第１伝達部は、１つのＭＯＳトランジスタからなることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第１伝達部は、直列接続された２つのＭＯＳトランジスタからなることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記論理ゲート部は、メモリセルデコーダを個別に選択するアドレス第２部分が入力される否定論理積の第１論理ゲートと、この第１論理ゲート出力と第２制御信号が入力される否定論理積の第２論理ゲートで構成され、前記アドレス第２部分に関係なく前記第２制御信号が非活性化状態となってメモリセルデコーダが選択されたとき、ならびに、前記第２制御信号の活性化状態において、前記アドレス第２部分に応答してメモリセルデコーダが選択されたとき、前記高電圧レベルの活性化状態の第１制御信号を出力することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記ディスチャージ回路は、前記第１制御信号を反転させるインバータと、このインバータの出力によりオンオフされ、前記第１ノードに接続されたＭＯＳトランジスタとからなることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１７】
前記選択信号は、前記アドレス第１部分をデコーディングする第１プリデコーダから生じることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１８】
前記ワードラインイネーブル信号は、アドレス第３部分を第２プリデコーダでデコーディングして複数のメモリセルデコーダ共通に出力されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１９】
前記メモリセルデコーダは、
データの消去の場合に活性化され、それ以外の場合には非活性化される第３制御信号を受けて制御されるトランジスタを有して、データのプログラミング時には前記第１制御信号を前記第１ノードに伝送し、データの消去時には前記第１制御信号を前記第１ノードに伝送させなくする連結部をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項２０】
前記メモリセルデコーダは、
前記第１伝達部と並列に接続され、前記第１ノードの電圧をクランピングするクランピング部をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項２１】
前記クランピング部は、ゲート及び第１端子が前記第１ノードに接続され、高電圧レベルの電圧が第２端子に供給されるＭＯＳトランジスタを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記クランピング部は、複数のＭＯＳトランジスタがダイオードの形で直列に接続されることを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷ポンプを備えない半導体メモリ装置のメモリセルデコーダ、これを備える半導体メモリ装置及び不揮発性半導体メモリ装置のメモリセルアレイに高電圧を供給する方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、データを読出し、書込みまたはプログラミングするために電源電圧Ｖｃｃよりも高い電圧（例えば、２０Ｖ）を必要とする。
【０００３】
一般に、不揮発性半導体メモリ装置のメモリセルアレイを構成するメモリセルトランジスタ（ｍｅｍｏｒｙ ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ、以下、‘メモリセル'と称する）では、半導体基板の両側にソース及びドレインが形成され、この半導体基板上に酸化膜が形成され、その上に浮遊ゲートが形成され、この浮遊ゲート上に誘電体膜が形成され、この誘電体膜上にコントロールゲートが形成される。
【０００４】
データの書込みまたはプログラミングの場合、ソース、ドレイン及び基板に接地電源（例えば、０Ｖ）を、そしてコントロールゲートに電源電圧Ｖｃｃよりも高い電圧を印加すれば、薄い絶縁体をトンネリング効果により飛び出す現象（Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）により電子は浮遊ゲートに注入されてスレッショルドレベルが高くなり、これにより書込み動作が完了する。
【０００５】
一方、データの消去の場合は、基板に高電圧を、そしてコントロールゲートに接地電源を印加すれば、浮遊ゲートから基板に電子が放出されて消去動作が完了する。
【０００６】
したがって、不揮発性半導体メモリ装置のメモリセルに電子を注入したり、あるいはメモリセルから電子を放出させるために、メモリセルのコントロールゲートまたは基板に高電圧を印加しなければならない。
【０００７】
前記高電圧は、メモリセルを選択するためのメモリセルデコーダを通じて前記メモリセルに印加できなければならない。
【０００８】
図１は、従来の不揮発性半導体メモリ装置のメモリセルデコーダを示した回路図である。従来の不揮発性半導体メモリ装置のメモリセルデコーダは、不揮発性半導体メモリ装置のロウアドレスをデコーディングするロウデコーダであり、複数の単位デコーダ（ｕｎｉｔ ｄｅｃｏｄｅｒ、以下、‘メモリセルデコーダ'と称する）を備える。
【０００９】
このメモリセルデコーダは、ドレインがビットラインに接続された第１選択トランジスタ（図示せず）とソースが共通ソースラインに接続された第２選択トランジスタ（図示せず）との間に２つ以上のメモリセルが直列に接続された構造（以下、‘ストリング'と称する）を有する論理積（ＮＡＮＤ）型の電気的に消去及びプログラミング可能な読出し専用メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、以下、‘ＥＥＰＲＯＭ'と称する）に適用されるものである。
【００１０】
図１を参照すれば、メモリセルデコーダ１０は、論理ゲート１と、伝達制御部Ｍ１と、電荷ポンプ７と、ワードラインイネーブル信号線ＷＬＥＮ及び伝達トランジスタＭ６〜Ｍ７を備える。
また、ストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｌｉｎｅ、以下‘ＳＳＬ'と称する）を駆動するためのトランジスタＭ５と、メモリセルデコーダが選択されていない場合にＳＳＬに接地電源ＧＮＤを印加するためのトランジスタＭ４、及び接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｌｉｎｅ、以下‘ＧＳＬ'と称する）を駆動するためのトランジスタＭ８を備える。
【００１１】
論理ゲート１は、データをメモリセルから読出し、あるいはデータをメモリセルに書込みまたはプログラミングするためにメモリセルを選択するアドレスＡｄｄをデコーディングする。このため、入力されたアドレスＡｄｄによりメモリセルデコーダ１０が選択されれば、ノードＮ１の電圧は電源電圧Ｖｃｃとなり、メモリセルデコーダ１０が選択されていない場合にノードＮ１の電圧はＧＮＤ（例えば、０Ｖ）となる。
【００１２】
伝達制御部Ｍ１は空乏型のＮＭＯＳトランジスタで構成され、制御クロックｎＢＬＫＳＨＦに応答してノードＮ１の電圧がノードＮ２に伝達されることを制御する。
【００１３】
電荷ポンプ７は、ノードＮ２の電圧に応答してトランジスタＭ２及びＭ３がターンオンされる場合、高電圧発生器（図示せず）から生じた電源電圧Ｖｃｃよりも高い電圧信号ＶｐｐをノードＮ２に伝達する。
【００１４】
ワードラインイネーブル信号（ｗｏｒｄ ｌｉｎｅ ｅｎａｂｌｅ ｓｉｇｎａｌ、以下、‘ＷＬＥＮ[０:ｎ]'と称する）はワードラインドライバ（図示せず）の出力信号であり、またＷＬＥＮ[０:ｎ]は電源電圧Ｖｃｃよりも高い電圧信号である。伝達トランジスタＭ６〜Ｍ７は、ゲートに印加される高電圧信号に昇圧されたノードＮ２の信号に応答してターンオンされ、ＷＬＥＮ[０:ｎ]をメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に伝達する。
【００１５】
【発明が解決しようとする課題】
半導体メモリ装置の集積度が高くなり、しかも、単位メモリセルの面積が狭くなるに伴い、メモリセルデコーダのレイアウト面積も狭くなる。
しかし、電荷ポンプ７を備えるメモリセルデコーダの場合、高電圧信号Ｖｐｐをメモリセルに印加するためのキャパシタＣの面積はかなり広いため、電荷ポンプ７を備えるメモリセルデコーダのレイアウト面積が広くなるという問題点がある。
また、半導体メモリ装置の動作電源が低くなるに伴い、メモリセルに高電圧を印加するための電荷ポンプ７の動作特性が悪くなるという問題点もある。
【００１６】
そこで、本発明の目的は、メモリセルデコーダがレイアウトされる面積を縮めると共に、低い電源電圧でも動作特性を低下させずにメモリセルに高電圧信号を供給するメモリセルデコーダ及びこれを備える半導体メモリ装置、並びに不揮発性半導体メモリ装置の高電圧供給方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明によるメモリセルデコーダは、第１ノードと、第１選択信号の活性化に応答して高電圧信号を前記第１ノードに出力する第１伝達部と、アドレスに応答して第１制御信号を生じ、この第１制御信号に応答して前記第１ノードをディスチャージする制御部と、前記第１選択信号及び前記第１制御信号に応答してワードラインイネーブル信号を出力する第２伝達部とを備える。
【００１８】
前記制御部は、望ましくは、前記アドレスを論理組合せして第１論理ゲート信号を出力する第１論理回路と、前記第１論理ゲート信号及び第２制御信号を論理組合せして前記第１制御信号を出力する第２論理回路と、前記第１制御信号を反転させるインバータと、前記反転された第１制御信号に応答して前記第１ノードをディスチャージするディスチャージ部とを備える。前記高電圧信号は、望ましくは、供給電圧よりも高い電圧を有する。
【００１９】
望ましくは、前記第１選択信号は、前記アドレスをデコーディングする第１プリデコーダから生じ、前記第１伝達部は、第１端子が前記高電圧信号を受信し、ゲートが前記第１選択信号を受信し、第２端子が前記第１ノードに接続されるＭＯＳトランジスタである。
あるいは、前記第１伝達部は、ゲートが前記第１選択信号を受信し、第２端子が前記第１ノードに接続される第１ＭＯＳトランジスタと、ゲートが第２選択信号を受信し、第１端子が前記高電圧信号を受信し、第２端子が前記第１ＭＯＳトランジスタの第１端子に接続される第２ＭＯＳトランジスタとを備える。
【００２０】
望ましくは、前記ワードラインイネーブル信号は、前記アドレスをデコーディングする第２プリデコーダの出力であり、供給電圧よりも高い電圧を有する。前記第２伝達部は、複数のＭＯＳトランジスタを備え、各々のＭＯＳトランジスタのゲートは前記第１ノードに接続され、第２端子は対応するワードラインに接続され、第１端子に対応するワードラインイネーブル信号を受信する。前記メモリセルデコーダは、前記第１伝達部と並列に接続され、前記第１ノードの電圧をクランピングするクランピング部を備え、このクランピング部は、望ましくは、複数のＭＯＳトランジスタがダイオードの形で直列に接続される。
【００２１】
本発明による半導体メモリ装置は、複数のメモリセルを備えるメモリセルアレイと、前記メモリセルに対応する複数本のワードラインと、アドレスに応答して前記ワードラインを選択する複数のメモリセルデコーダと、前記アドレスをデコーディングして前記メモリセルデコーダに対応するブロックを選択する複数のブロック選択信号を発生させる第１プリデコーダと、前記アドレスに応答して前記アドレスに対応する前記ワードラインをイネーブルさせるための複数のワードラインイネーブル信号を発生させる第２プリデコーダとを備え、前記メモリセルデコーダの各々は、第１ノードと、第１選択信号の活性化に応答して高電圧信号を前記第１ノードに出力する第１伝達部と、アドレスに応答して第１制御信号を生じ、この第１制御信号に応答して前記第１ノードをディスチャージする制御部と、前記第１選択信号及び前記第１制御信号に応答してワードラインイネーブル信号を出力する第２伝達部とを備える。
【００２２】
前記制御部は、前記アドレスに応答して前記第１制御信号を発生させる論理回路と、前記第１制御信号を反転させるインバータと、前記反転された第１制御信号に応答して前記第１ノードをディスチャージするディスチャージ部とを備える。また、前記制御部は、前記アドレスを論理組合せして第１論理ゲート信号を出力する第１論理回路と、前記第１論理ゲート信号及び第２制御信号を論理組合せして前記第１制御信号を出力する第２論理回路と、前記第１制御信号を反転させるインバータと、前記反転された第１制御信号に応答して前記第１ノードをディスチャージするディスチャージ部とを備える。
【００２３】
望ましくは、前記高電圧信号は、供給電圧よりも高い電圧を有し、前記第１伝達部は、ゲートが前記第１選択信号を受信し、第２端子が前記第１ノードに接続される第１ ＭＯＳトランジスタと、ゲートが第２選択信号を受信し、第１端子が前記高電圧信号を受信し、第２端子が前記第１ＭＯＳトランジスタの第１端子に接続される第２ ＭＯＳトランジスタとを備える。
【００２４】
望ましくは、前記ワードラインイネーブル信号は、前記アドレスをデコーディングする第２プリデコーダの出力であり、供給電圧よりも高い電圧を有する。前記第２伝達部は複数のＭＯＳトランジスタを備え、各々のＭＯＳトランジスタのゲートは前記第１ノードに接続され、第２端子は対応するワードラインに接続され、第１端子に対応するワードラインイネーブル信号を受信し、前記第１伝達部は、前記複数のブロック選択信号に応答して動作する。
【００２５】
前記メモリセルデコーダは、前記第１伝達部と並列に接続され、前記第１ノードの電圧をクランピングするクランピング部を備え、このクランピング部は、ゲート及び第１端子が前記第１ノードに接続され、第２端子が前記高電圧信号を受信するＭＯＳトランジスタを備え、あるいは、複数のＭＯＳトランジスタがダイオードの形で直列に接続される。
【００２６】
本発明による不揮発性半導体メモリ装置で高電圧をメモリセルアレイに供給する方法は、アドレスをデコーディングして第１制御信号を発生させる段階と、対応する第１選択信号に応答して複数のメモリセルデコーダの各々の第１ノードに第１伝達部を通じて第１高電圧を伝送する段階と、前記複数のメモリセルデコーダからメモリセルデコーダを選択する段階と、前記第１制御信号に応答して前記複数のメモリセルデコーダのうち選択されていないメモリセルデコーダの前記第１ノードをディスチャージする段階と、前記選択されたメモリセルデコーダの第２伝達部に前記第１ノードに伝送された第１高電圧を供給する段階と、前記第１高電圧に応答して前記第２伝達部を通じてワードラインに第２高電圧を供給する段階とを備える。
【００２７】
また、不揮発性半導体メモリ装置のメモリセルアレイに高電圧を供給する方法は、高電圧発生器を通じて前記第１高電圧を発生させる段階を備え、前記第２伝達部を通じて前記第２高電圧が前記ワードラインに伝達される場合、前記第１高電圧をブースティングする段階を備え、前記第１制御信号に応答して前記第２高電圧を前記第２伝達部の出力端に伝送する。
前記メモリセルデコーダの各々の前記第１伝達部は、複数のブロック選択信号により制御され、前記第１高電圧をクランピングする段階を備える。
【００２８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態について説明する。ただし、下記の実施形態は単なる例示的なものに過ぎず、この技術分野における通常の知識を有した者であれば、これより各種の変形及び均等な他の実施形態が可能であるということは言うまでもない。よって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的な思想により定まるべきである。
【００２９】
図２は、本発明の一実施形態によるメモリセルデコーダを示した回路図である。図２を参照すれば、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃは、第１ノードＮ１５と、第１伝達部１９Ａと、第２伝達部Ｍ１７〜Ｍ１８及び制御部１１を備える。メモリセルデコーダ２０Ａは、クランピング部１７及び連結部Ｍ１１をさらに備えうる。
また、ＳＳＬ（ストリング選択ライン）を駆動するためのトランジスタＭ１６、メモリセルデコーダ２０Ａが選択されていない場合、ＳＳＬに接地電源ＶｓｓまたはＧＮＤを印加するためのトランジスタＭ１５及びＧＳＬ（接地選択ライン）を駆動するためのトランジスタＭ１９をさらに備える。
【００３０】
第１伝達部１９Ａは、電源電圧Ｖｃｃよりも高い電圧信号Ｖｐｐを受信するノードＮ１１と、第１選択信号ＧＳｉを受信するノードＮ１３及びノードＮ１５を備える。
また、第１伝達部１９Ａは、ドレインがノード１１に接続され、ゲートがノード１３に接続され、ソースがノード１５に接続されるＭＯＳトランジスタＭ１４を備える。
【００３１】
第１選択信号ＧＳｉは、アドレスＡｄｄをデコーディングしてメモリセルデコーダ２０Ａが選択された場合に活性化（例えば、論理‘ハイ'）され、メモリセルデコーダ２０Ａが選択されていない場合に非活性化（例えば、論理'ロー'）される。
したがって、第１選択信号ＧＳｉが活性化される場合、トランジスタＭ１４がターンオンされて高電圧信号ＶｐｐはノードＮ１５に伝達される。高電圧信号Ｖｐｐは高電圧発生器（図示せず）から生じる、電源電圧Ｖｃｃよりも高い電圧であり、電源電圧Ｖｃｃよりも高い電圧を通称する。
【００３２】
第２伝達部Ｍ１７〜Ｍ１８は、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]（ワードラインイネーブル信号）を不揮発性半導体メモリ装置のメモリセルアレイのメモリセルのゲートに接続されたワードラインＷＬ[０]〜ＷＬ[Ｎ]に出力する。
この第２伝達部Ｍ１７〜Ｍ１８は複数のＮＭＯＳトランジスタＭ１７〜Ｍ１８を備え、各々のＮＭＯＳトランジスタＭ１７，Ｍ１８のゲートはノードＮ１５に接続され、ソースはメモリセルのワードラインＷＬ[０]〜ＷＬ[Ｎ]に接続され、ドレインにＷＬＥＮ[０:ｎ]が印加される。
【００３３】
制御部１１は、第１論理ゲート１２と、第２論理ゲート１３と、第３論理ゲート１５及びＮＭＯＳトランジスタＭ１２を備える。第１論理ゲート１２は否定論理積ＮＡＮＤで具現され、アドレスＡｄｄに応答してメモリセルデコーダ２０Ａを選択する信号Ａｄｄｓｅｌを第２論理ゲート１３に出力する。メモリセルデコーダ２０Ａが選択された場合、信号Ａｄｄｓｅｌは非活性化（例えば、論理‘ロー'）され、メモリセルデコーダ２０Ａが選択されていない場合、信号Ａｄｄｓｅｌは活性化（例えば、論理‘ハイ'）される。
【００３４】
第２論理ゲート１３は、信号Ａｄｄｓｅｌに応答して信号Ａｄｄｓｅｌを反転させた第１制御信号ＳＥＬを出力する。
したがって、アドレスＡｄｄに応答してメモリセルデコーダ２０Ａが選択された場合に第１制御信号ＳＥＬは活性化（例えば、論理‘ハイ'）され、メモリセルデコーダ２０Ａが選択されていない場合に第１制御信号ＳＥＬは非活性化（例えば、論理‘ロー'）される。
【００３５】
また、第１制御信号ＳＥＬは、メモリセルデコーダ２０Ａを選択するアドレスＡｄｄのほかに、アドレスＡｄｄに無関係にメモリセルデコーダ２０Ａの選択を制御する第２制御信号ＡＬＬＳＥＬに応答できる。
図２を参照すれば、制御部１１の第２論理ゲート１３は否定論理積ＮＡＮＤで具現され、第２制御信号ＡＬＬＳＥＬが非活性化（例えば、論理‘ロー'）されれば、アドレスＡｄｄに関係せずに第１制御信号ＳＥＬが活性化される。
これに対して、第２制御信号ＡＬＬＳＥＬが活性化（例えば、論理‘ハイ'）される場合には、信号Ａｄｄｓｅｌが非活性化（例えば、論理‘ロー'）される場合に限って第１制御信号ＳＥＬが活性化される。
【００３６】
第３論理ゲート１５はインバータで構成され、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬの反転信号をＮＭＯＳトランジスタＭ１２のゲートに出力する。第１制御信号ＳＥＬが非活性化される場合、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の電圧を接地電圧ＧＮＤにディスチャージする。すなわち、第１選択信号ＧＳｉが活性化されてノードＮ１５が高電圧信号に昇圧された場合、第１制御信号ＳＥＬが非活性化されれば、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の高電圧信号はＧＮＤにディスチャージされる。また、第１制御信号ＳＥＬが非活性化されれば、インバータ１５の出力信号に応答してＮＭＯＳトランジスタＭ１５がターンオンされることにより、ＳＳＬに接地電源ＶｓｓまたはＧＮＤが印加される。
【００３７】
クランピング部１７は、第１伝達部１９Ａと並列に接続され、ノードＮ１５に印加される高電圧信号Ｖｐｐの上がり過ぎを防止するためのものである。クランピング部１７は、ドレインがノードＮ１１に接続され、ゲートがノードＮ１５に接続され、ソースがノードＮ１５に接続されるＭＯＳトランジスタＭ１３を備える。
また、クランピング部１７は、ゲート及びソースが前段のＭＯＳトランジスタのドレインに直列に接続されるダイオードの形の複数のＭＯＳトランジスタで構成できる。
【００３８】
連結部Ｍ１１は、データの消去を制御する第３制御信号ＥＲＳＥＮに応答して第１制御信号ＳＥＬがノードＮ１５に出力されることを制御する。連結部Ｍ１１は、ドレインが第２論理ゲート１３の出力端子に接続され、ゲートに第３制御信号ＥＲＳＥＮが入力され、ソースがノードＮ１５に接続される空乏型ＮＭＯＳトランジスタＭ１１を備える。
第３制御信号ＥＲＳＥＮは、データの消去の場合に活性化（例えば、論理‘ハイ'）され、それ以外の場合には非活性化（例えば、論理‘ロー'）される。したがって、データのプログラミング時には第１制御信号ＳＥＬがノードＮ１５に伝送されるが、消去時には第１制御信号ＳＥＬはノードＮ１５に伝送されない。
【００３９】
図３は、本発明の一実施形態によるメモリセルデコーダを備える不揮発性半導体メモリ装置を示したブロック図である。図３を参照すれば、不揮発性半導体メモリ装置は、複数のメモリセルデコーダ２０Ａ，２０Ｂ及び２０Ｃと、第１プリデコーダ３１及び第２プリデコーダ３３を備えるアドレスデコーダと、ＧＳＬドライバ３５と、ＳＳＬドライバ３７と、ＳＳＬＧＮＤドライバ３９とを備える。
【００４０】
第１プリデコーダ３１はアドレスＡｄｄ０をデコーディングして、アドレスデコーダに接続される全てのメモリセルデコーダのうち所定の単位（例えば、全てのメモリセルデコーダの１／Ｎ；ここで、Ｎは自然数であって、本発明の場合、Ｎ=１６であると仮定する）個数のメモリセルデコーダを選択する第１選択信号ＧＳｉをメモリセルデコーダに出力する。
この第１プリデコーダ３１により全てのメモリセルデコーダのうち所定の単位個数のメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃが選択されたと仮定すれば、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力される第１選択信号ＧＳｉは活性化され、選択されていない残りの所定の単位個数のメモリセルデコーダ（図示せず）に出力される第１選択信号ＧＳｉは非活性化される。
【００４１】
第２プリデコーダ３３はアドレスＡｄｄ１をデコーディングしてＮ個（本発明の場合、Ｎ=１６）のＷＥＬＮ [０:ｎ]（ワードラインイネーブル信号）をメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。
【００４２】
ＧＳＬドライバ３５は、ＧＳＬを駆動するために所定の信号（例えば、データ読出し時には高電圧信号Ｖｐｐを、データ消去時には電源電圧Ｖｃｃを、データプログラミング時には接地電源ＧＮＤを）をメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。
【００４３】
ＳＳＬドライバ３７は、ＳＳＬを駆動するために所定の信号（例えば、データプログラミング時には電源電圧Ｖｃｃ）をメモリセル２０Ａ，２０Ｂ，２０Ｃに出力し、ＳＳＬＧＮＤドライバ３９はＳＳＬが動作を完了した後に接地電源を供給する。
【００４４】
一般に、高電圧信号Ｖｐｐは、高電圧発生器で生じる電圧であって、不揮発性半導体メモリ装置の電源電圧Ｖｃｃよりも高い。また、高電圧信号Ｖｐｐは、データプログラミング時には正の高電圧信号（例えば、１２Ｖ）を、データ消去時には負の高電圧信号（例えば、-１２Ｖ）をメモリセルデコーダ２０Ａ，２０Ｂ及び２０Ｃに出力する。
【００４５】
図６は、本発明の実施形態によるメモリセルデコーダの動作を示したタイミング図である。図２、図３及び図６を参照して、本発明の一実施形態によるメモリセルデコーダ及びこれを備える不揮発性半導体メモリ装置の動作について詳細に説明する。
【００４６】
第１プリデコーダ３１は、アドレスＡｄｄ０をデコーディングしてアドレスデコーダに接続される全体のメモリセルデコーダのうち１／１６個数のメモリセルデコーダとしてメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃを選択する第１選択信号ＧＳｉをメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。
この第１プリデコーダ３１によりメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃが選択された場合、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに入力される第１選択信号ＧＳｉ（Ｓｅｌ）は高電圧信号Ｖｐｇｍである。
これに対して、第１プリデコーダ３１により選択されていないメモリセルデコーダ（図示せず）に入力される第１選択信号ＧＳｉ（Ｕｎｓｅｌ）はＧＮＤである。
【００４７】
したがって、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに入力された第１選択信号ＧＳｉ（Ｓｅｌ）によりノードＮ１３に高電圧信号Ｖｐｇｍが印加されれば、トランジスタＭ１４がターンオンされる。このため、ノードＮ１５は、高電圧信号ＶｐｇｍからトランジスタＭ１４のスレッショルド電圧Ｖｔｈを差し引いた電圧に該当する高電圧信号Ｖｐｇｍ-Ｖｔｈにプリチャージされる。
【００４８】
第２プリデコーダ３３は、アドレスＡｄｄ１をデコーディングしてＷＬＥＮ[０:ｎ]をメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。この時、選択されたＷＬＥＮ（Ｓｅｌ）には高電圧信号Ｖｐｇｍが、そして選択されていないＷＬＥＮ（Ｕｎｓｅｌ）には高電圧信号Ｖｐａｓｓが印加される。高電圧信号Ｖｐａｓｓは高電圧信号Ｖｐｇｍよりも低く、電源電圧Ｖｃｃよりは高い信号である。
【００４９】
メモリセルデコーダ２０Ａの制御部１１は、入力されるアドレスＡｄｄ４をデコーディングしてメモリセルデコーダ２０Ａが選択された場合、活性化された第１制御信号ＳＥＬを出力する。
データプログラミング時には、第３制御信号ＥＲＳＥＮは非活性化ＧＮＤされるため、活性化された第１制御信号ＳＥＬはノードＮ１５に伝達される。
【００５０】
この場合、ノードＮ１５の信号はＶｐｇｍ-Ｖｔｈにプリチャージされているため、トランジスタＭ１６及び第２伝達部Ｍ１７〜Ｍ１８のトランジスタはノードＮ１５の電圧Ｖｐｇｍ-Ｖｔｈに応答してターンオンされる。
したがって、ＷＬＥＮ（ｓｅｌ）に高電圧信号Ｖｐｇｍが、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電圧信号Ｖｐａｓｓが印加されることにより、トランジスタＭ１７〜Ｍ１８のソース、ドレイン及びノードＮ１５間の寄生キャパシタンスによるブースティング効果により、ノードＮ１５の信号はＶｐｇｍ+Ｖｔｈに上昇する。
また、ノードＮ１５及び各々のトランジスタＭ１７〜Ｍ１８の間にキャパシタを具備でき、このキャパシタによるブースティング効果により、ノードＮ１５の信号はＶｐｇｍ+Ｖｔｈに上昇できる。そして、ＳＳＬドライバ３７の出力信号（ＳＳＬＤＲＶ）が活性化されるため、ＳＳＬが駆動される。
したがって、第１選択信号ＧＳｉ及び第１制御信号ＳＥＬが活性化される場合、ノードＮ１５の信号に応答してメモリセルのワードラインをイネーブルさせるＷＬＥＮ[０:ｎ]は電圧の降下無しにメモリセルに出力される。
【００５１】
次に、制御部１１が第２制御信号ＡＬＬＳＥＬに応答して第１制御信号ＳＥＬを出力する場合について簡単に説明する。
まず、データプログラミングの場合、第２制御信号ＡＬＬＳＥＬが所定の区間中に活性化（例えば、論理‘ハイ'）から非活性化（例えば、論理‘ロー'）に遷移すれば、各々のメモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃの第１制御信号ＳＥＬは入力されるアドレスＡｄｄ２〜Ａｄｄ４に無関係に活性化される。
【００５２】
そして、アドレスＡｄｄ０に応答して第１プリデコーダ３１の出力信号すなわち第１選択信号ＧＳｉが活性化されれば、全てのメモリセルデコーダ２０Ａ，２０Ｂ，２０ＣのノードＮ１５の電圧はＶｐｇｍ-Ｖｔｈにプリチャージされるため、トランジスタＭ１７〜Ｍ１８がターンオンされてＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
【００５３】
第２制御信号ＡＬＬＳＥＬが非活性化から活性化へと遷移され、アドレスＡｄｄ４によりメモリセルデコーダ２０Ａが選択されると仮定すれば、選択されたメモリセルデコーダ２０Ａの第１制御信号ＳＥＬは活性化されるため、ノードＮ１５の電圧はＶｐｇｍ-Ｖｔｈを保つ。
【００５４】
これに対して、アドレスＡｄｄ４に応答して選択されていないメモリセルデコーダ２０Ｂ，２０Ｃの第１制御信号ＳＥＬは非活性化されるため、トランジスタＭ１２がターンオンされてノードＮ１５の電圧はＧＮＤにディスチャージされる。
【００５５】
したがって、第１選択信号ＧＳｉ及び第１制御信号ＳＥＬが活性化される場合、ノードＮ１５の信号に応答してメモリセルのワードラインをイネーブルさせるＷＬＥＮ[０:ｎ]は電圧の降下無しにメモリセルに出力される。
【００５６】
図４は、本発明の他の実施形態によるメモリセルデコーダを示した回路図である。図４を参照すれば、メモリセルデコーダ５０Ａ，５０Ｂ，５０Ｃは、第１伝達部１９Ｂを除いては図２の構成と同一である。したがって、以下では、第１伝達部１９Ｂの構造及び動作について説明する。
【００５７】
第１伝達部１９Ｂは、第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎに応答して高電圧信号ＶｐｐをノードＮ１５に伝送する。
第１伝達部１９Ｂは、ドレインがノードＮ１１に接続され、ゲートＮ１３Ｂに第２選択信号ＧＳｉｎが入力されるトランジスタＭ４１及びソースがノードＮ１５に接続され、ゲートＮ１３Ａに第１選択信号ＧＳｉが入力され、ドレインがトランジスタＭ４１のソースに接続されるトランジスタＭ１４を備える。
【００５８】
ノードＮ１５の信号は、第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎが活性化される場合、高電圧信号ＶｐｐからトランジスタＭ１４及びＭ４１のスレッショルド電圧を差し引いた電圧に該当する電圧、すなわち、Ｖｐｇｍ-２Ｖｔｈにプリチャージされる。
【００５９】
データプログラミングの場合、アドレスＡｄｄに応答して第１制御信号ＳＥＬが活性化されれば、ノードＮ１５の電圧はＶｐｇｍ-２Ｖｔｈを保つ。したがって、トランジスタＭ１６〜Ｍ１８はノードＮ１５の電圧に応答してターンオンされるため、ＷＬＥＮ[０:ｎ]がワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。これに対して、第１制御信号ＳＥＬが非活性化されれば、トランジスタＭ１２がターンオンされてノードＮ１５の信号はＧＮＤにディスチャージされる。
【００６０】
ＷＬＥＮ（ｓｅｌ）に高電圧信号Ｖｐｇｍが、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電圧信号Ｖｐａｓｓが印加されれば、トランジスタＭ１７〜Ｍ１８のソース、ドレイン及びノードＮ１５の間の寄生キャパシタンスによるブースティング効果によりノードＮ１５の電圧がＶｐｇｍに上昇する。
ノードＮ１５及び各々のトランジスタＭ１７〜Ｍ１８の間にキャパシタンスを具備でき、キャパシタンスによるブースティング効果によりノードＮ１５の電圧をＶｐｇｍに上昇できる。そして、ＳＳＬドライバの出力信号（ＳＳＬＤＲＶ）が活性化されるため、ＳＳＬが駆動される。
したがって、第１選択信号ＧＳｉ、第２選択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化される場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
【００６１】
次に、第１制御信号ＳＥＬが、メモリセルデコーダ５０Ａを選択するアドレスＡｄｄのほかに、アドレスＡｄｄに無関係にメモリセルデコーダ５０Ａの選択を制御する第２制御信号ＡＬＬＳＥＬに応答して制御される場合について説明する。
【００６２】
図４を参照すれば、制御部１１の第２論理ゲート１３は第２制御信号ＡＬＬＳＥＬ及び信号Ａｄｄｓｅｌを否定論理積ＮＡＮＤする。したがって、第２制御信号ＡＬＬＳＥＬが非活性化（例えば、論理‘ロー'）されれば、アドレスＡｄｄに無関係に第１制御信号ＳＥＬは活性化される。
【００６３】
これに対して、第２制御信号ＡＬＬＳＥＬが活性化（例えば、論理‘ハイ'）される場合には、信号Ａｄｄｓｅｌが非活性化（例えば、論理‘ロー'）される場合に限って第１制御信号ＳＥＬが活性化される。
【００６４】
第３論理ゲート１５はインバータで構成され、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬを反転させてＮＭＯＳトランジスタＭ１２のゲートに出力する。第１制御信号ＳＥＬが非活性化される場合、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の電圧をディスチャージする。
【００６５】
すなわち、第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎが活性化されてノードＮ１５が高電圧信号に昇圧された場合、第１制御信号ＳＥＬが非活性化されれば、ＮＭＯＳトランジスタＭ１２はターンオンされてノードＮ１５の高電圧信号はＧＮＤにディスチャージされる。また、第１制御信号ＳＥＬが非活性化されれば、インバータ１５の出力信号に応答してＮＭＯＳトランジスタＭ１５がターンオンされることにより、ＳＳＬに接地電源ＶｓｓまたはＧＮＤが印加される。
【００６６】
したがって、第１選択信号ＧＳｉ、第２選択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化される場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
【００６７】
図５は、本発明の他の実施形態によるメモリセルデコーダを備える不揮発性半導体メモリ装置を示したブロック図である。図５を参照すれば、不揮発性半導体メモリ装置は、複数のメモリセルデコーダ５０Ａ，５０Ｂ及び５０Ｃ、第１プリデコーダ５１及び第２プリデコーダ５３を備えるアドレスデコーダ及びＧＳＬドライバ５５、ＳＳＬドライバ５７及びＳＳＬＧＮＤドライバ５９を備える。
【００６８】
図５を参照すれば、第１プリデコーダ５１の出力信号が第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎを出力する以外は、図３の構成と同一である。以下では、第１プリデコーダ５１と関わる部分のみについて説明する。
【００６９】
第１プリデコーダ５１は、アドレスＡｄｄ０をデコーディングしてアドレスデコーダに接続される全体のメモリセルデコーダのうち１／４個数のメモリセルデコーダを選択する第１選択信号ＧＳｉ、及び前記全体のメモリセルデコーダのうち１／４個数のメモリセルデコーダを選択する第２選択信号ＧＳｉｎをメモリセルデコーダに出力する。
【００７０】
第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎによりアドレスデコーダに接続される全体のメモリセルデコーダのうちメモリセルデコーダ５０Ａ，５０Ｂ，５０Ｃが選択されたとすれば、メモリセルデコーダ５０Ａ，５０Ｂ，５０Ｃに入力される第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎは高電圧信号Ｖｐｇｍである。
これに対して、第１プリデコーダ５１により選択されていないメモリセルデコーダ（図示せず）に入力される第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎは接地電源ＧＮＤである。
このため、第１選択信号ＧＳｉ、第２選択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化される場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
【００７１】
最後に、本発明による不揮発性半導体メモリ装置でメモリセルアレイに高電圧を供給する方法について述べると、それは、前述したメモリセルデコーダ及びこれを備える半導体メモリ装置に基づき以下のように簡単に説明される。
【００７２】
不揮発性半導体メモリ装置のメモリセルアレイに高電圧を供給する方法は、入力されるアドレスをデコーディングして少なくとも一つのブロック選択信号をメモリセルデコーダに出力し、前記ブロック選択信号に応答して電源電圧よりも高い第１高電圧を各々のセルデコーダに具備された第１伝達部の出力端に供給することによりなされる。
【００７３】
そして、セルデコーダを選択または選択しない段階を備え、選択されていないデコーダの前記第１伝達部の出力端に供給された前記第１高電圧をディスチャージし、選択されたデコーダの前記第１伝達部の出力端に供給された前記第１高電圧を第２伝達部に供給する。
【００７４】
前記選択されたデコーダは、前記第１高電圧により制御されて前記第２伝達部を通じて第２高電圧をワードラインに供給する段階を備える。前記第１高電圧は高電圧発生器で生じ、前記ブロック選択信号はセルデコーダを選択または選択しない段階でディスエーブルさせる。
【００７５】
前記第１高電圧は、前記第２高電圧が前記第２伝達部に供給される時点で前記第１高電圧よりも高い電圧にブースティングされ、前記選択されていないセルデコーダの前記第１伝達部の出力端に供給された前記第１高電圧を制御部を通じてディスチャージする。前記各セルデコーダの第１伝達部は複数のブロック選択信号により制御され、前記第１伝達部の出力端の過電圧を防止するためのクランプ回路が具備される。
【００７６】
【発明の効果】
以上述べたように、本発明によれば、電荷ポンプを備えないので、メモリセルデコーダがレイアウトされる面積を縮めると共に、低い電源電圧でも動作特性を低下させずにメモリセルに高電圧信号を伝達させることができるという長所がある。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ装置のメモリセルデコーダを示した回路図である。
【図２】本発明の一実施形態によるメモリセルデコーダを示した回路図である。
【図３】本発明の一実施形態によるメモリセルデコーダを備える不揮発性半導体メモリ装置を示したブロック図である。
【図４】本発明の他の実施形態によるメモリセルデコーダを示した回路図である。
【図５】本発明の他の実施形態によるメモリセルデコーダを備える不揮発性半導体メモリ装置を示したブロック図である。
【図６】本発明の実施形態によるメモリセルデコーダの動作を示したタイミング図である。
【符号の説明】
２０Ａ，２０Ｂ，２０Ｃ  メモリセルデコーダ
１１  制御部
１７  クランピング部
１９Ａ  第１伝達部
Ｍ１１  連結部
Ｎ１５  第１ノード
Ｍ１７，Ｍ１８  第２伝達部
【図１】
0003863005.tif 000002
【図２】
0003863005.tif 000003
【図３】
0003863005.tif 000004
【図４】
0003863005.tif 000005
【図５】
0003863005.tif 000006
【図６】
0003863005.tif 000007