(57)【特許請求の範囲】
【請求項１】
ピクセルアレイであって、各ピクセルが、
前記ピクセルに関連した信号の画像情報表示と前記信号の電子表示の間の変換のための画像変換素子を有し、
強誘電トランジスタ又はアモルファスシリコントランジスタよりなり、アナログ制御情報を記憶しているピクセル内アナログメモリ要素を有し、
デジタル電子回路よりなり、前記ピクセル内アナログメモリから受け取られた前記アナログ制御情報に基づいて前記電子表示と前記信号のデータ情報表示との間の変換を行い、前記画像変換素子、前記アナログメモリ要素、及び前記データ情報表示を転送するためのデータ情報ラインと機能的に接続するコントローラを有し、
前記コントローラの出力信号が基準値と比較されて誤差信号を生成し、前記電子表示と前記信号のデータ情報表示との間の変換を表す前記コントローラの伝達関数を制御する前記アナログ制御情報は、前記出力信号が前記基準値の所定の許容範囲内となるまで、前記誤差信号に基づいて調節される、ピクセルアレイ。
【請求項２】
前記コントローラが強誘電トランジスタ又はアモルファスシリコントランジスタよりなる、請求項１に記載のピクセルアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ピクセルセルを有する画像変換デバイスに関する。更に詳細には、本発明は電気的に修正可能な不揮発性アナログメモリが組み込まれたピクセル変換デバイスを含むピクセルセル及びそのようなピクセルセルから成るアレイに関する。
【０００２】
【従来の技術】
個々の変換素子から成るアレイを使用する多くのタイプの画像変換デバイスがある。それらのデバイスは、画像スキャナ、カメラ、人工網膜、プリンタ及びディスプレイを含む。画像変換デバイスは普通ピクセルに基づいて設計される。本明細書において画像がピクセル全体の複合状態によって表されるという観点から、ピクセルは画像の基本的なビルディングブロックである。画像は光学的表示（光学信号に基づいて直接的又は間接的に感知されることができる）及び電子信号に基づいたデータ表示（例えば、デジタル又はアナログのいずれかの形態の電圧、電流又は電荷）の両方を有するため、ピクセルは光学的に又は電子的に表示されることができる。
【０００３】
ピクセルに基づいて設計される画像変換デバイスにおいて、普通、各ピクセルは、画像変換素子を含むそれぞれのピクセルセルに対応する。そのような変換素子はピクセルの光学的形態とデータ形態間のピクセル画像情報を変換する。例えば、光ダイオードは吸収フォトン毎に特定数の電子正孔分離対を形成し、液晶充填コンデンサはコンデンサプレート上の電荷に対応する量だけ入射光を変調する。現在利用可能な多くのタイプの画像変換素子があるが、より一般的なものは発光ダイオード、光ダイオード、液晶ディスプレイ素子、電界放出チップ、蛍光体、及び光トランジスタである。いくつかのピクセルセルは画像変換素子に加えて他のエレクトロニクスを含んでもよい。例えば、液晶ディスプレイ素子のアレイは多数の（数百万の）ピクセルセルを有し、該ピクセルセルの各々は液晶ライトバルブから構成される画像変換素子及びアクティブマトリックスのアドレスを容易にする関連トランジスタスイッチの両方を含む。別の例は、数千の又は数百万のピクセルセルを含む画像スキャナであり、該ピクセルセルの各々は、感光素子例えば光ダイオードから成る画像変換素子及び光ダイオードの出力を制御する関連トランジスタスイッチを含む。
【０００４】
大部分の広域画像変換アレイはリアルタイムで動作する。多くの画像を表すために要求される多量の光学的及び／又は電子的データのため、又、該データを有益な方法で処理するために要求される速度のため、幾つかの画像変換デバイスは各ピクセルセル内に電子メモリを組み込むことによって利益を得ることができる。メモリに基づいたピクセルセルは特定なタイプの画像処理動作を簡略化する。そのような動作は、幾つかの例を挙げると、ピクセル較正、動作検出及び補償、適応フィルタリング及びデータ圧縮及び圧縮解除を含む。更に、メモリを伴ったピクセルセルは、ピクセル毎の高価な相互接続ラインの数を減少させることができ、特定な画像処理アルゴリズムによって要求される情報の交換を容易にする。
【０００５】
しかしながら、従来技術の不足ではメモリを伴うピクセルセルは、少なくとも広域ピクセルベースの画像変換装置では使用されなかった。普通、全ての特別機能はピクセルセルの外にあるエレクトロニクスで実施された。例えば、画像スキャナにおいて、ピクセルセル画像変換素子のゲイン及びオフセットのあらゆるばらつき及び照射源におけるあらゆる不均一は、普通、外部（非ピクセルセルベースの）電子回路を使用して画像がデジタル形態に変換された後補正された。典型的な外部電子補正回路は、ルックアップテーブル及びデジタルメモリデバイスを含む。そのような外部電子補正回路はコスト及びスキャナの複雑性を増加させ、処理がパラレルではなくシリアルで行われなければならないため、重大なインターフェース問題を起こす。
【０００６】
従来技術の画像処理技術と対抗するために、内部の即ち組み込まれたメモリを有するピクセルセルは多数の要求を満たさなければならない。第１に、メモリは、ピクセルセル領域のほとんどがピクセルセル画像変換素子で占められる程十分にコンパクトでなければならない。第２に、電力消費が低くなければならない。第３に、ピクセルメモリ情報が絶えずリフレッシュされる必要が無いように、又、電力が切られても消えないようにメモリは不揮発性でなければならない。第４に、メモリはきちんと画定されたメモリ状態（メモリへの所与の入力が確実にメモリからの既知の出力になる）でなければならない。第５に、メモリの状態がピクセルセルの画像伝達関数に影響を与えなければならない。ピクセルセル画像伝達関数は、ピクセルセルの入力及び出力が光学的データ又は電子データのどちらであっても該ピクセルセルの入力と出力の間の関係として定義される。
【０００７】
アナログメモリは上記の要求を大体満たすことができるため、該メモリを広域画像変換デバイスにおいて使用されるピクセルセルに組み込むことが非常に望ましい。しかしながら、少なくとも部分的にはアナログ素子の製造における素子間のばらつきの問題及びメモリの揮発性の問題によってピクセルセルアナログメモリは従来技術において使用されていなかった。従って、これらの問題を防ぐ方法と連結した、組み込まれた不揮発性アナログメモリを有するピクセルセルが有益である。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ピクセル画像変換素子及びアナログメモリ素子をピクセルセルに組み込むことである。
【０００９】
本発明の別の目的は、ループフィードバックを使用してセット可能なアナログメモリ素子が組み込まれる単純なピクセルセルを実施することである。
【００１０】
本発明のまた別の目的は、画像変換アレイのピクセルセルに組み込まれるセット可能な不揮発性アナログメモリ機能を提供することである。
【００１１】
本発明の更に別の目的は、メモリの状態が画像変換処理に影響を与える手段を提供することである。
【００１２】
【課題を解決するための手段】
本発明の原理に従うと、不揮発性アナログメモリ素子はピクセル画像変換素子及びコントローラと共にピクセルセルに組み込まれる。そのような一体化ピクセルセルはピクセルの光学的表示と該ピクセルの電子形態のデータ表示との関係を制御するために使用される情報を記憶する機能を有する。記憶された情報は、光学的表示とデータ表示の間のピクセルセル変換伝達関数を調節するコントローラに与えられることが好ましい。次に、光学的或いは電子的な入力信号が所望のピクセルセル応答を引き出すように与えられると、記憶された情報はピクセルの伝達関数をセットする。記憶された情報はフィードバックを使用して決定されることが好ましい。
【００１３】
本発明の請求項１の態様では、ピクセルセルアレイであって、該アレイの少なくとも一つのピクセルセルは、ピクセルの画像情報表示と前記ピクセルの電子表示の間の変換のための画像変換素子を有し、アナログ制御情報を記憶するためのアナログメモリ素子を有し、データ情報の転送のためのデータ情報ラインを有し、前記画像変換素子、前記アナログメモリ素子、及び前記データ情報ラインと機能的に接続するコントローラを有し、前記コントローラは前記記憶されたアナログ制御情報に基づいて前記電子表示及びデータ情報間を変換する、ことを含む。
【００１４】
【発明の実施の形態】
本発明は、連続的に変化する、セット可能な他のタイプの不揮発性アナログメモリ素子（例えば、電圧セット可能フィラメント抵抗デバイス、フローティングゲートデバイス及びＦＥＴチャネルとゲート誘電体の間の制御された電荷移動に基づいた種々のデバイス）が使用されてもよいが、トランジスタと、強誘電層又は電荷蓄積誘電層のいずれかとから成る一体化されたトランジスタに基づいたアナログメモリ素子が好ましい。
【００１５】
本発明の他の態様は、以下の記述を読み進め、図面を参照することによって明らかになるであろう。
【００１６】
図面において同一番号は同一要素を示すことに注目されたい。更に、以下のテキストは図面に関する方向を示す用語（例えば、右、左、頂部及び底部、下部）を含む。これらの方向を示す用語は本発明の理解を助けるためのもので、本発明を制限するものではない。
【００１７】
図１は、画像スキャナで頻繁に使用されるタイプの典型的な従来技術のピクセルセル８の簡略化した概略的な記述を示している。セルは光ダイオード１０とコンデンサ１２によって表される画像変換素子及びパストランジスタ１４と増幅器１６から成るサポートエレクトロニクスを有する。動作において、外部照射１８は光ダイオード１０で電子正孔対を誘導し、該電子正孔対は電圧ライン２０に印加される逆バイアス電界によって分離される。コンデンサ１２によって例示される光ダイオードのキャパシタンスは、電荷Ｑ（Ｉ）に帯電され、電荷は照射１８に線形比例する。外部回路（図示せず）はライン２２に周期的にゲート選択信号を与える。該信号によってトランジスタ１４はコンデンサ１２に蓄積された電荷を増幅器１６に送出する。該増幅器は与えられた電荷又は印加された電圧を読み取り、次にライン２４に電流を出力する。電荷は、ゲート選択信号が作動される時間の長さ及び照射１８に依存する。
【００１８】
セル８がアレイで使用される際、個々のセルはアクティブマトリックスを多重化することによってシーケンシャルにアクセスされることが好ましい。アクティブマトリックスの多重化の際、所与の一つのピクセルセルを選択するためには少なくとも二本のスイッチ可能なラインが要求される。これは、ライン２２及び増幅器１６への多重化された入力を使用して実行されることが好ましく、該入力は複数のセルに分割される。
【００１９】
従来技術のピクセルセル８には重大な問題がある。多くのセル８が同じ基体上に製造される場合でも、個々のセルの応答が異なる。更に、照射１８はセル毎に変化する。従って、同じ公称照射１８に対して個々のセルはライン２４に異なる電流を出力する。ピクセルセルの応答のばらつきは、セル構成要素の特性を変化させることによって補償されるが、一度製造されたこれらの構成要素の特性は、変化させにくい。
【００２０】
従来技術のピクセルセル８及び従来技術のピクセルセル一般に対する幾つかの問題の発明的な解決は、アナログメモリ素子をピクセルセルに組み込むことである。組み込みの好適な構成が図２に示されている。図２は、画像変換素子３２、コントローラ３４及びアナログメモリ素子３６から構成されるピクセルセル３０のブロック図を示している。画像変換素子３２は外部画像情報経路３８と接続し、コントローラ３４は外部データ情報ライン４０と接続し、アナログメモリ素子３６は外部メモリ情報ライン４２と接続する。画像情報経路３８は画像情報と画像変換素子との間の光学的通路である。データ情報ライン４０及びメモリ情報ライン４２は、画像変換デバイスとピクセルセルとの間の電気的通路である。更に、ピクセルセル３０は画像変換素子３２及びコントローラ３４を相互接続する内部電子情報ライン４４を有する。画像変換素子、コントローラ及びアナログメモリ素子は離散的ブロックとして述べられるが、これらは離散的素子である必要は無いことに注目すべきである。
【００２１】
ピクセルセル３０は（スキャナのように）画像情報を受け取りデータ情報を出力することもできるし、（ディスプレイのように）画像情報を出力してデータ情報を受け取ることもできることが理解される。しかしピクセルセル３０の基本的な動作を理解するために、ピクセルセル３０は画像情報をデータ表示に変換する（ピクセルセルを使用してデータ情報を画像情報に変換することに類似している）と仮定する。画像情報は画像情報経路３８を介して画像変換素子３２に与えられる。画像変換素子は電子情報ライン４４上で画像情報を電子表示に変換する。電子表示及びアナログメモリ素子３６に記憶されたメモリ情報はコントローラ３４に与えられる。コントローラはメモリ情報を使用して伝達関数を調節し、調節された伝達関数に従って電子表示をデータ表示に変換する。伝達関数が正しくない場合は、データ表示が正しくなるようにメモリ情報ライン４２で新しいメモリ情報がアナログメモリ素子に与えられる。なお、本明細書における「電子表示」という用語は、ピクセルにおける電荷または電圧のような電気的量と、同じピクセルにおける画像強度のような光学的量との関連を意味するものとして用いられている。
【００２２】
図２はピクセルセル３０の好適な構成をブロック図で示しており、図３は本発明の原理に従ったピクセルセル５０の構造的な実施の形態を示している。ピクセルセル５０は、パストランジスタ（ピクセル出力スイッチ）及び不揮発性アナログメモリ素子としての両動作を行う調節可能しきい値トランジスタ５２（以下に詳細に述べられる）を含む。ピクセルセル８と５０（図１及び図３）を比較すると、ピクセルセル８及び５０の違いの一つは、ピクセルセル５０では調節可能しきい値トランジスタ５２がピクセルセル８のトランジスタ１４の代わりになっていることが分かる。ピクセルセル間の別の違いは、ピクセルセル５０はライン５６と接続するゲート及びライン５８と接続するソースを有するトランジスタ５４を含むことである。トランジスタ５４及びライン５６と５８の目的は以下に説明される。
【００２３】
ピクセルセル５０の動作を十分に理解するためには最初に調節可能しきい値トランジスタ５２を理解することが要求される。
【００２４】
調節可能しきい値トランジスタ５２は多数の異なる実施の形態を有するが、好適なものは図４に示されたアモルファスシリコン強誘電トランジスタ６０である。
【００２５】
強誘電トランジスタ６０はアモルファスシリコン活性領域６２を有する。強誘電トランジスタ６０の構成は、基体６５上の底部ゲート電極６４から始まる。該電極の上は強誘電層６６であり、該強誘電層は強誘電物質から構成され、好ましくは１０００Å〜２０００Åの厚みのＰＺＴ（リードジルコネートチタネート）又はカリウムニトレートの層である。強誘電層の上は分離層６８である。アモルファスシリコン活性領域に対する好適な分離層は、窒化シリコン（Ｓｉ3 Ｎ4 ）の薄い（およそ５０Å）層である。次にアモルファスシリコン活性領域６２はプラズマＣＶＤのような公知の任意の低温蒸着技術を使用して分離層の上に付着される。ドープされていないアモルファスシリコンを使用すると優れた結果が得られる。
【００２６】
アモルファスシリコン活性領域が配置されると、ソース接点及びドレイン接点がセルフアラインマスク処理を使用して活性領域上に形成される。十分にドープされた領域７２及び金属接点７４からなるソース接点はアモルファスシリコン活性領域６２の一方の端に配置される。該領域の他方の端は十分にドープされた領域７６及び金属接点７８からなるドレイン接点である。非強誘電性の誘電層８０はソース接点とドレイン接点との間の活性領域の上にある。ソース及びドレインリードワイヤ（図示せず）は金属接点と接続し、パッシベーション層８２は誘電層８０の上及びソース接点とドレイン接点の上に配置される。
【００２７】
ピクセルセル５０の動作は、調節可能しきい値トランジスタ５２が実際は強誘電トランジスタ６０（図４に詳細が示される）であると仮定して説明される。以下は図３及び４を参照して述べられる。調節可能しきい値トランジスタ６０は、ゲート電極６４及び金属接点７４と７８との間に印加された比較的高いゲート電圧パルス（例えば、１０〜２０ボルトの大きさで１〜１０マイクロ秒の継続時間）によって強誘電層６６の分極が第１方向（正の電圧パルス）か逆の方向（負の電圧パルス）のいずれかに変化するという特性を有する。分極の量は多くのファクタ（因子）に依存し、該ファクタは使用される強誘電体材料、強誘電体及び分離層の厚み、パルスの数、パルスの大きさ、パルス長及び先行する分極の状態に依存する。重要なのは、強誘電層の分極が調節可能しきい値トランジスタ５２を介した所与のゲート電圧での電流フローに影響を与えることである。
【００２８】
図３の調節可能しきい値トランジスタ５２を介した所与のゲート電圧での電流フローに対する強誘電層の分極の効果は、図５を参照して説明される。高電圧パルスがゲートに印加されなければ、調節可能しきい値トランジスタ５２は曲線９０に従うｌｏｇＩsd対Ｖgate特性を有する。しかしながら、多数の負の高電圧パルスがゲートに印加されると、調節可能しきい値トランジスタ５２は曲線９４のｌｏｇＩsd対Ｖgate特性に従う。同様に多数の正の高電圧パルスがゲートに印加されると、調節可能しきい値トランジスタ５２は曲線９２のｌｏｇＩsd対Ｖgate特性に従う。
【００２９】
図３に戻って更にアナログメモリ素子に記憶された情報がセットされることを仮定する。所与の強度の照射１８がフォトダイオード１０に放射され、光生成電流がフローする。同時に、イネーブル信号がライン５６に与えられ、読み出し電圧がライン５８に与えられる。イネーブル信号がトランジスタ５４をオンにすると、読み出し電圧が調節可能トランジスタ５２のゲートに印加されて、該トランジスタをオンにする。これによって光生成電流がライン２４に信号を出力する増幅器１６に印加される。ライン２４の出力は外部回路によって感知され、予め決められた参照値と比較される。増幅器１６の出力が予め決められた参照値と異なると、読み出し電圧がライン５８から除去されて適切な分極の高電圧パルスがラインに印加される（分極は、増幅器の出力が増加されるか減少されるかに基づく）。これらの高電圧パルスは強誘電層６６の分極を変化させ、従って調節可能しきい値トランジスタ５２のｌｏｇＩsd対Ｖgate特性も変化させる。適切な数及び適切な強度のパルスをライン５８に印加することによって、所与の照射でのライン２４の所望の出力は、所与の読み出し電圧を用いて得られる。
【００３０】
アナログメモリ素子に情報をセットするプロセスは図６及び７のブロック図を参照するとより理解される。図６は画像−データ変換器を示しており、図７はデータ−画像変換器を示している。図６を参照すると、既知の強度の画像情報、例えば、固定光源から白色紙に反射された白色光が画像変換素子１００に与えられる。画像変換素子は画像情報を電子表示に変換してコントローラ１０２に与える。コントローラはコンパレータ１０４（セルの一部である必要は無い）に与えられる出力を形成する。又、所望の情報もコンパレータに与えられる。コンパレータはメモリ修正ユニット１０６に送られる誤差信号を生成する。メモリ修正ユニットは誤差信号をアナログメモリ素子１０８への入力に適切な量（例えば、所与の大きさ及び継続時間のパルス）に変換する。アナログメモリ素子１０８は記憶されたパラメータ（例えば、分極）を変化させ、その記憶されたパラメータに基づいてコントローラ１０２の伝達関数を修正する。誤差信号も応答して変化する。誤差信号が特定のレベルより下に減少すると、正しい情報がアナログメモリ素子１０８に記憶されとみなされる。メモリ素子は上記動作の代わりに変換素子１００を修正することができ、類似の効果を得ることができることに注目すべきである。
【００３１】
データ−画像変換器においてアナログメモリ素子に記憶された情報をセットすることと画像−データ変換器においてアナログメモリ素子に情報をセットすることは類似している。図７を参照すると、例えばコンピュータからの入力データはコントローラ１１０に与えられる。コントローラは画像変換素子１１２、例えば画像情報のピクセルを生成する液晶ディスプレイ素子に与えられる出力を生成する。画像情報はコンパレータ１１４（固有の変換素子を含んでもよい）によって感知され、該コンパレータは所望の画像情報も受け取る。コンパレータはメモリ修正ユニット１１６へ送出される誤差信号を生成する。メモリ修正ユニットは誤差信号をアナログメモリ素子１１８への入力に適切な量（例えば、所与の大きさ及び継続時間のパルス）に変換する。アナログメモリ素子１１８は記憶されたパラメータ（例えば、分極）を変化させ、その記憶されたパラメータに基づいてコントローラ１１０の伝達関数を修正する。画像変換素子１１２に与えられる電子表示は誤差信号も変化させる。誤差信号があるレベルより下に減少すると、正しい情報がアナログメモリ素子１１８に記憶されたとみなされる。又、メモリ素子は上記動作の代わりに変換素子１００を修正することが可能であり、類似の効果を得ることもできる。
【００３２】
アナログメモリ素子に記憶された情報が適切にセットされた後、図３のセル５０の出力は所与の照射に対する予め決められた参照値に対して較正される。較正中、トランジスタ５４及びライン５６はライン５８を共用するあらゆる任意のピクセルセルを分離する。所与のゲートライン５８に対応する全ての素子は、当該素子以外の全てをディスエーブル（低）にセットし、当該素子のライン５６をイネーブル（高）電圧とすることを各素子で行うことによってメモリをシーケンシャルにプログラム可能である。
【００３３】
例示された本発明のピクセルセルでは、調節可能しきい値トランジスタ５２の抵抗値（Ｒ）は、フルオン照射（各ピクセルにおける最大照射強度）によって（キャパシタンスＣを有する）コンデンサ１２に光誘導された電荷Ｑ（Ｉ）がセル間のばらつきを補償するための時間内に放電するように調節される。これを行うために、調節可能しきい値トランジスタのしきい値電圧ＶTが、トランジスタのチャネルと誘電体との接合部の近傍に電荷を誘起することによって修正される。ＶT のシフトによって、チャネルのオン抵抗Ｒが変化する。Ｑ（Ｉ）がコンデンサ１２から放電された時の固定した読み出し時間τに実際に移動した電荷の量は以下の式によって表される。
【００３４】
Ｑout ＝Ｑ（Ｉ）〔１−ｅｘｐ（−ＲＣ／τ）〕
【００３５】
上記に述べられたように、抵抗Ｒは調節可能しきい値トランジスタのゲートをパルス処理することによって修正される。デバイスを較正するためにかかる時間はデバイス自体に依存する。例えば、各ピクセルを較正するために平均５パルスが要求され、２次元アレイ全体に１００万個のピクセルがあるならば、該アレイは約１０秒でリセットされる。ＲＣ＝τであれば、６３％の電荷が読み出される。Ｒが１／２に減少（２倍に増加）されると、３９％（８６％）の電荷が同じ間隔で読み出される。
【００３６】
較正の後、アレイの動作はセンサモードに戻る。各セルは、光誘起電荷が一定の割合だけ読み出される一定の時間の間にサンプリングされる。この特徴を実施するためにはもう一つの付加的なステップが必要である。電荷Ｑ（Ｉ）は読み出しの後ゼロに放電されないため、標準的な読み出しパルスに続いてＱの残りをＣからダンプするためのより高電圧な放電パルスが印加され、この期間中の電荷は増幅器１６の出力で無視される。
【００３７】
前述したように、調節可能しきい値トランジスタ５２は多数の実施の形態を有する。別の実施の形態（図４の強誘電トランジスタ６０を除く）は図８に示されるアモルファスシリコントランジスタ１２０である。強誘電ゲートトランジスタ６０における強誘電層６６の代わりに、トランジスタ１２０は窒化シリコン誘電層１２２を有する。図示されるように、トランジスタ１２０は基体６５の上にゲート電極６４を有する。電極の上は分離層６８であり、好ましくは二酸化シリコンの層である。分離層の上は窒化シリコン誘電層１２２である。窒化シリコン層は５０Å〜２００Åの厚みであることが好ましい。アモルファスシリコン活性領域６２は窒化シリコン層の上に付着され、ソース接点及びドレイン接点が活性領域の上に付着される。同様に、誘電層７０はソース接点及びドレイン接点の間の活性領域の上に配置され、リードワイヤ（図示せず）がパターン形成され、パッシベーション層７７が誘電層７０の上及びソースとドレインの接点／リードの上に配置される。
【００３８】
調節可能しきい値トランジスタ１２０は、ゲート６４及び金属接点７４と７８の間に印加される高ゲート電圧パルス（例えば、３０〜５０ボルトの大きさで１〜１００マイクロ秒の継続時間）によって、窒化シリコン誘電体内及び活性領域／窒化シリコン誘電体インタフェースの付近で電荷注入及び電荷蓄積が行われるという特徴を有する。注入された電荷の極性はパルスの極性に依存し、量はパルスの大きさ及び継続時間に依存する。注入電荷は調節可能しきい値トランジスタを介した所与のゲート電圧での電流フローに影響を与える。
【００３９】
再度図３を参照すると、セル５０はライン５６を含む。ラインはコンデンサ１２の電荷が増幅器１６に与えられる前に印加電圧を有さなければならない。従って、セル５０は三本のライン２０、５６及び５８の入力を要求する。多数のピクセルセルを使用し、特にそのようなセルの２次元アレイのためのデバイスでは、セル毎に三本のラインを相互接続することは困難である。しかしながら、図９はライン２０及び５８の二つの入力しか必要としない代替的セル１３０を示している。図３及び９から明らかであるように、セル５０とセル１３０の違いは、セル１３０ではセル５０のライン５６が直接ライン２０に接続されていることである。アレイで使用されるとライン２０の電圧は他の同等ライン２０とは独立して変化する。
【００４０】
セル１３０を較正するために、照射１８が光ダイオード１０に放射され動作電圧がライン２０に印加される。この動作電圧は光ダイオード１０にバイアス印加されるだけでなくトランジスタ５４をイネーブルにもするため、ライン５８に印加されたゲート選択電圧は調節可能しきい値トランジスタ５２を通過する。ゲート選択電圧がライン５８に印加されると、調節可能しきい値トランジスタがオンになり、コンデンサ１２に保存された電荷を増幅器１６へ送出する。次に増幅器の出力が外部回路によって感知され、予め決められた参照値と比較される。増幅器の出力が予め決められた参照値でない場合、調節可能しきい値トランジスタ５２のしきい値を調節するように適切な極性の（極性は、増幅器の出力が減少されるか増加されるかに基づく）高電圧パルスがライン５８に印加される。増幅器の出力と予め決められた値を比較するプロセスは、ゲートオン電圧がライン５８に印加されて所望の出力が得られるまで続く。
【００４１】
上記に述べられたように、本発明に従ったピクセルセルはアレイ、例えば行及び列に編成される。例えば、図１０はアレイの異なる列にあると仮定される二つのピクセルセル２３０ａ及び２３０ｂから成るアレイ２００を示している。便宜上各セルの構成要素はラベルａ及びｂを伴って示される。セルは、一行にある全てのセルに接続していると仮定される一つの増幅器１６を共用することに注目されたい。
【００４２】
増幅器１６からの出力を生成させるために、動作電圧がライン２０に印加される。次に、二つのセルのうちどちらによって信号が出力されるかを選択するために、読み出し電圧がライン５８ａに印加されて光ダイオード１０ａからの光誘導電流を読み出しか又はライン５８ｂに印加されて光ダイオード１０ｂからの光誘導電流を読み出す。
【００４３】
図面及び上記の記述が本発明を例示するがこれらは例示にすぎないことが理解されるであろう。当該技術者は、本発明の原理内の例示された実施の形態の多数の修正及び適合を理解する。従って、本発明は特許請求の範囲のみに制限されるものである。
【図面の簡単な説明】
【図１】典型的な従来技術のピクセルセルを概略的に例示した図である。
【図２】一体化されたアナログメモリを有するピクセルセルの構造を例示した図である。
【図３】本発明の原理に従った第１実施の形態のピクセルセルを概略的に例示した図である。
【図４】強誘電層を使用する調節可能しきい値トランジスタの実施の形態の断面図である。
【図５】トランジスタが図４に従う際の図３の調節可能しきい値トランジスタのソースドレイン電流対ゲート電圧の特性を示したグラフである。
【図６】画像−データ変換プロセスで使用されるアナログメモリ素子に記憶された情報のセットを理解するために有益なブロック図である。
【図７】データ−画像変換プロセスで使用されるアナログメモリ素子に記憶された情報のセットを理解するために有益なブロック図である。
【図８】調節可能しきい値トランジスタの別の実施の形態の断面図である。
【図９】本発明に従ったピクセルセルの第２実施の形態を概略的に示した図であり、第１実施の形態のゲートラインが直接電圧ラインに接続されている。
【図１０】図９に従ったピクセルセルを使用した二つのピクセルセルアレイを概略的に例示した図である。
【符号の説明】
８、３０、５０、１３０、２３０ａ，２３０ｂ    ピクセルセル
３２、１００、１１２    画像変換素子
３６、１０８、１１８    アナログメモリ
３４、１０２、１１０    コントローラ
３８、４０、４２、４４    ライン
【図１】
0003819464.tif 000002
【図２】
0003819464.tif 000003
【図３】
0003819464.tif 000004
【図４】
0003819464.tif 000005
【図５】
0003819464.tif 000006
【図６】
0003819464.tif 000007
【図７】
0003819464.tif 000008
【図８】
0003819464.tif 000009
【図９】
0003819464.tif 000010
【図１０】
0003819464.tif 000011