(57)【特許請求の範囲】
【請求項１】
デジタル／アナログ変換器であって、
１対の抵抗列であって、その内第１の抵抗列が、電圧源間に結合するように構成され、前記第１の抵抗列内の抵抗が、前記電圧源から供給される電流に応答して電圧を生成し、前記抵抗列の内第２の抵抗列が、２ｎ＋１個の抵抗のみを有し（ｎは整数）、前記第２の列内の各抵抗が１対の端子を有する、前記１対の抵抗列と、
前記第２の抵抗列の対の第２の抵抗の間に、前記第１の列内の抵抗から選択された１つの間に生成された電圧を結合するように構成された第１のスイッチング・ネットワークであって、前記第２の抵抗列内の前記抵抗が、前記第１のスイッチング・ネットワークを介して、前記第１の抵抗列から前記第２の抵抗列に通過する電流に応答して、電圧を生成する、前記第１のスイッチング・ネットワークと、
複数のスイッチから成る第２のスイッチング・ネットワークであって、前記スイッチの各々が、前記第２の抵抗列内の前記抵抗の前記端子の１つに接続された入力と、共通出力に接続された出力とを有し、前記第２の抵抗列内の前記抵抗から選択された１つによって生成された電圧から選択された１つを、前記共通出力に結合するように構成された前記第２のスイッチング・ネットワークと、
から成り、
前記第２の抵抗列間の抵抗値が、前記第１の抵抗列内の前記抵抗から選択された１つの抵抗値よりも大きい、
ことを特徴とするデジタル／アナログ変換器。
【請求項２】
デジタル・ワードを対応するアナログ信号に変換するアナログ／デジタル変換器であって、
１対の基準電圧端子間に直列に結合され、前記１対の基準電圧端子間に結合された電圧源からの電流に応答して、電圧を生成する複数の第１の抵抗であって、各々抵抗値Ｒを有する前記複数の第１の抵抗と、
１対の入力端子間に直列に接続された複数の２ｎ＋１個のみの第２の抵抗（ｎは整数）であって、該第２の複数の抵抗の各々が同一の抵抗値を有し、前記１対の入力端子間に抵抗値ＭＲを与える前記第２の複数の抵抗（Ｍは１より大きい）と、
前記デジタル・ワードのビットが供給される複数のスイッチを有し、前記第１の複数の抵抗の１つの間に生成された電圧を、前記１対の入力端子に結合し、前記電圧源からの前記電流の一部が前記複数の第２の抵抗を通過可能とし、前記電流のかかる一部に応答して電圧を生成するように構成された第１のスイッチング・ネットワークであって、前記第１の複数の抵抗の前記１つが、前記デジタル・ワードのビットに応じて選択される、前記第１のスイッチング・ネットワークと、
複数のスイッチから成る第２のスイッチング・ネットワークであって、各々前記第２の抵抗列内の抵抗の１つの端子に接続された入力と、出力とを有し、前記スイッチの前記出力が共通出力に接続され、前記第２のスイッチング・ネットワークは、前記第２の複数の抵抗の１つにおいて生成された電圧を、前記共通出力に結合し、対応するアナログ信号を与えるように構成され、該第２の複数の抵抗のかかる１つが、前記デジタル・ワードのビットに応じて選択される、前記第２のスイッチング・ネットワークと、
から成ることを特徴とするデジタル／アナログ変換器。
【請求項３】
前記第１のスイッチング・ネットワークが前記デジタル・ワードの最上位側ビット（ＭＳＢ）に応答し、前記第２のスイッチング・ネットワークには、前記デジタル・ワードの最下位側ビット（ＬＳＢ）が供給されることを特徴とする請求項１記載のデジタル／アナログ変換器。
【請求項４】
デジタル・ワードを対応するアナログ信号に変換するデジタル／アナログ変換器であって、
１対の基準電圧端子間に直列に結合され、前記１対の基準電圧端子間に結合された電圧源からの電流に応答して電圧を生成する複数の第１の抵抗と、
１対の入力端子間に直列に接続された複数の第２の抵抗であって、２ｎ＋１個の抵抗のみからなる前記第２の抵抗列（ｎは整数）と、
前記第１の複数の抵抗の１つの間に生成された電圧を前記１対の入力端子に結合し、前記電圧源からの前記電流の一部が前記複数の第２の抵抗を通過可能とし、前記電流のかかる一部に応答して電圧を生成する第１のスイッチング・ネットワークであって、前記デジタル・ワードのビットに応じて、前記第１の複数の抵抗の前記１つが選択される、前記第１のスイッチング・ネットワークと、
複数のスイッチから成り、各々が前記第２の抵抗列内の前記抵抗の１つの端子に接続された入力と出力端子とを有する第２のスイッチング・ネットワークであって、前記出力端子が共通出力に接続され、前記第２のスイッチング・ネットワークは、前記第２の複数の抵抗の１つにおいて生成された電圧を前記共通出力に結合し、対応するアナログ信号を与えるように構成され、前記第２の複数の抵抗のかかる１つが前記デジタル・ワードのビットに応じて選択される、前記第２のスイッチング・ネットワークと、
から成ることを特徴とするデジタル／アナログ変換器。
【請求項５】
デジタル・ワードを対応するアナログ信号に変換するデジタル／アナログ変換器であって、
１対の基準電圧端子間に直列に結合された複数の抵抗から成る第１の抵抗列であって、かかる抵抗が、前記１対の基準電圧端子間に結合された電圧源からの電流に応答して電圧を生成する、前記第１の抵抗列と、
１対の入力端子間に直列に接続された、複数の２ｎ＋１個の抵抗のみから成る第２の抵抗列と（ｎは整数）、
前記デジタル・ワードのビットに応じて選択された前記第１の抵抗列内の前記抵抗の１つの間に生成された電圧を、前記１対の入力端子に結合し、前記電圧源からの前記電流の一部が前記第２の抵抗列を通過可能とする第１のスイッチング・ネットワークであって、前記第２の抵抗列内の前記複数の抵抗が、前記第２の抵抗列に供給される前記電圧の前記一部に応答して電圧を生成する、前記第１のスイッチング・ネットワークと、
複数のスイッチから成り、該スイッチの各々が、前記第２の抵抗列内の抵抗の１つの端子に接続された入力と出力とを有する第２のスイッチング・ネットワークであって、前記複数のスイッチの出力が共通出力に接続され、前記第２のスイッチング・ネットワークは、前記第２の抵抗列内の前記抵抗から選択されたものにおいて生成された電圧を前記共通出力に結合し、対応するアナログ信号を与えるように構成され、前記第２の抵抗列内の前記抵抗のかかる１つが、前記デジタル・ワードのビットに応じて選択される、前記第２のスイッチング・ネットワークと、
から成ることを特徴とするデジタル／アナログ変換器。
【請求項６】
Ｎビット・デジタル・ワードを、出力において、対応するアナログ信号に変換するように構成されたデジタル／アナログ変換器であって、
１対の抵抗列であって、その内第１の抵抗列が電圧源間に結合するように構成され、かかる抵抗列が２N/2個の抵抗を有し、前記第１の抵抗列内の前記抵抗が、前記電圧源から供給される電流に応答して電圧を生成し、前記抵抗列の内第２の抵抗列が、実質的に等しい抵抗値を有し、１対の第２の抵抗列入力端子間に直列に結合された、複数の２N/2−１個のみの抵抗を有する前記１対の抵抗列と、
前記第２の抵抗列の入力端子に接続された１対のスイッチ出力端子を有する第１のスイッチング・ネットワークであって、該第１のスイッチング・ネットワークは、前記第１の抵抗列内の前記抵抗から選択された抵抗の端子を、前記１対のスイッチ出力端子に結合するように構成され、前記第２の抵抗列内の前記抵抗が、前記第１のスイッチング・ネットワークを介して、前記第１の抵抗列と前記第２の抵抗列との間を通過する電流に応答して、電圧を生成する前記第１のスイッチング・ネットワークと、
前記第２の抵抗列内の前記抵抗から選択された抵抗の端子において生成された前記電圧から選択された１つを、前記変換器の前記出力に結合するように構成された第２のスイッチング・ネットワークと、
から成ることを特徴とするデジタル／アナログ変換器。
【請求項７】
前記第２の抵抗列間の抵抗値が、前記第１の抵抗列内の前記抵抗から選択された１つの抵抗値よりも大きいことを特徴とする請求項６に記載のデジタル／アナログ変換器。
【請求項８】
前記第２の前述の列の抵抗値と前記第１のスイッチング・ネットワークの抵抗値が、前記デジタル／アナログ変換器に供給される前記デジタル・ワード内の最下位ビットの変化に実質的に対応するステップ変化を、出力信号内に生ずるように選択されることを特徴とする請求項７に記載  のデジタル／アナログ変換器。
【請求項９】
前記第１のスイッチング・ネットワークが、前記第１の抵抗列内の選択された抵抗の内第１の抵抗を前記第１のスイッチング・ネットワークの１対の出力端子に結合する状態から、前記第１のスイッチング・ネットワーク内の前記抵抗の前記選択された第１の抵抗に連続的に直列に結合される前記第１の抵抗列内の前記抵抗の第２の抵抗を前記第１のスイッチング・ネットワークの出力端子に結合する状態に切り替えるときに、前記第２の抵抗列の抵抗値と前記第１のスイッチング・ネットワーク内の抵抗導通スイッチが、前記デジタル／アナログ変換器出力に、実質的に１ＬＳＢのステップ変化を生ずるように選択される（ＬＳＢは前記変換器によって変換される前記デジタル・ワードの最下位ビット）ことを特徴とする請求項８に記載のデジタル／アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、デジタル／アナログ変換器（ＤＡＣ）に関し、更に特定すれば、集積回路の製造に適した抵抗列型ＤＡＣ(resistor string type DAC)に関するものである。
【０００２】
【従来の技術】
当技術分野では周知のように、ＤＡＣは、Ｎビットのデジタル・ワードを対応するアナログ信号に変換するために、広範囲にわたる種々の用途において用いられている。かかるＤＡＣの１つに、実質的に同じ抵抗値を有し基準電圧間に直列接続された２N個のレジスタの列を含むものがある。これによって、抵抗列は、列内の抵抗間で基準電圧を分圧する。これらの抵抗の１つにおける電圧を出力に結合するスイッチング・ネットワークが備えられ、変換電圧を生成する。かかるＤＡＣは、Ｎが比較的小さな用途には適しているが、Ｎが大きくなると、例えば、Ｎが約１２となると、４，０９６個の抵抗、４，０９６個のスイッチ、および４，０９６本の制御線が必要となるため、比較的多数のエレメントを集積回路チップ上に製造する結果となる。
【０００３】
エレメントの数を減らすために提案された技法の１つに、区分変換器(segmented converter)を用いるものがある。区分変換器では、第１段が、Ｎビット・デジタル・ワードの上位側ビット群を変換するために抵抗列を用い、第２段が残りの下位側ビットをデコードする。この一般的な形式の非線形変換器が、"Non-liner Functions from D/A Converters"（Ｄ／Ａ変換器からの非線形関数）（Electronic Engineering 1971）と題するGryzbowski et al. （グリズボウスキら）の論文の第４８ないし５１ページに示されている。この論文に開示されている変換器は、リレー・スイッチングを伴う動作のために設計されており、最新の半導体技術向けに改造することは容易でない。別の区分変換器が、１９７６年１２月に発行された、Susset（サセット）という発明者の米国特許第３，９９７，８９２号に記載されている。米国特許第３，９９７，８９２号に記載されている区分変換器は、第１段および第２段双方に抵抗列を含み、バッファ増幅器が当該段間に備えられ、第２段の抵抗列が第１段抵抗列に負荷を与えるのを防止している。
【０００４】
更に別の形式の区分変換器が、１９８２年７月６日に発行された、Michael G. Tuthill（マイケルＧ．タシル）という発明者の米国特許第４，３３８，５９１号に記載されている。尚、この特許は、本願と同じ譲受人に譲渡されている。ここでは、抵抗列を第１段に用い、Ｒ−２Ｒ  ＤＡＣを第２段に用い、更に第１段および第２段間にバッファ増幅器を用いて、第２段による第１段への負荷の影響を減らしている。第１の抵抗列内の抵抗から選択された１つの間に生成された電圧を、バッファ増幅器を介して、第２の抵抗列間に供給する。
【０００５】
第３の形式の区分ＤＡＣが、１９９６年２月２７日に発行された、James J. Ashe（ジェームスＪ．アッシュ）という発明者の米国特許第５，４９５，２４５号に記載されている。この特許も、本願と同じ譲渡人に譲渡されている。これに記載されているＤＡＣは、１対の第１段抵抗列を含み、これらが第１のスイッチング・ネットワークを介して第２の抵抗列に結合されている。この１対の抵抗列に１対の基準電圧が結合されている。第１のスイッチング・ネットワークは、１対の第１段抵抗列の一方における抵抗から選択された１つにおいて生成された電圧、および１対の第１抵抗列の他方における抵抗から選択された１つにおいて生成された電圧が、第２段の抵抗列間に結合されるように動作する。第２のスイッチング・ネットワークが、第２の抵抗列における抵抗から選択された１つにおける出力を、ＤＡＣの出力に結合する。バッファ増幅器は、第１段の抵抗列と第２段の抵抗列との間には含まれていない。２種類の構成が記載されている。一方の構成では、第１のスイッチング・ネットワークがＭＳＢに応答し、第２のスイッチング・ネットワークがＬＳＢに応答する。他方の構成では、第１のスイッチング・ネットワークがＬＳＢに応答し、第２のスイッチング・ネットワークがＭＳＢに応答する。前者の構成では、１対の抵抗列内の各抵抗が２NＲの値を有し、ここでＲは、第２の抵抗列における２N/2個の抵抗各々の抵抗値である。後者の構成では、第２の抵抗列内の各抵抗が２N/2Ｒの値を有し、ここでＲは、１対の第１の抵抗列内の各抵抗の抵抗値である。双方の構成において、１対の基準電圧間を通過する電流全体が、抵抗を通過する。
【０００６】
【発明が解決しようとする課題】
したがって、かかる構成は多くの用途において有用であるが、第１および第２の対の抵抗列双方に比較的多数の抵抗が必要であるので、その製造のためには比較的大きなチップ表面積が必要となる。
【０００７】
【課題を解決するための手段】
本発明によれば、１対の抵抗列を有するデジタル／アナログ変換器を提供する。これらの内第１の抵抗列は、電圧源間を結合するように構成されている。第１の抵抗列内の抵抗は、電圧源からそれらに供給される電流に応答して、電圧を生成する。第２の抵抗列は、実質的に抵抗値が等しい複数のｍ個の抵抗のみを有し、これらは１対の第２の抵抗列の入力端子間に直列に結合されている。ここで、ｍは奇数の整数である。第１のスイッチング・ネットワークは、第２抵抗列の入力端子に接続された、１対のスイッチ出力端子を有する。第１のスイッチング・ネットワークは、第１の抵抗列内の抵抗から選択された１つの端子を、１対のスイッチ出力端子に結合するように構成されている。第２の抵抗列内の抵抗は、第１のスイッチング・ネットワークを介して、第１の抵抗列と第２の抵抗列間を通過する電流に応答して、電圧を生成する。第２のスイッチング・ネットワークは、第２の抵抗列内の抵抗から選択された１つの端子に生成された電圧から選択された１つを、変換器の出力に結合するように構成されている。第２の抵抗列間の抵抗値は、第１の抵抗列内の抵抗から選択される１つの抵抗値よりも大きい。
【０００８】
本発明の好適な実施形態では、前述の第２の抵抗列の抵抗値および第１のスイッチング・ネットワークの抵抗値は、第１のスイッチング・ネットワークが、選択された第１の抵抗の１つを１対の出力端子に結合する状態から、選択された第１の抵抗に連続的に直列結合される第１の抵抗の前記１つを、その出力端子に結合する状態に切り替えるときに、変換器の出力において、実質的に１ＬＳＢのステップ変化を生成するように選択される。ここで、 ＬＳＢは、変換器によって変換されるデジタル・ワードの最下位ビットである。
【０００９】
【発明の実施の形態】
これより図１を参照すると、Ｎビット（ここでは、Ｎ＝４）のデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1（ここで、ビットＩ1は最下位ビット（ＬＳＢ）であり、Ｉ4は最上位ビット（ＭＳＢ）である）を、出力端子１１において、対応するアナログ信号Ｖ0に変換するように構成されたＤＡＣ１０が示されている。ＤＡＣ１０は、１対の抵抗列１２，１４を含む。抵抗列１２は、電圧源１５間を結合するように構成されている。電圧源１５は、端子１８における接地電位に対して、ある電圧＋Ｖを端子１６に生成する。第１抵抗列は、図示のように、端子１６および１８間に直列に接続された複数、ここでは２N/2個（即ち、４）の抵抗Ｒａ１〜Ｒａ４ を有する。抵抗Ｒａ１〜Ｒａ４ の各々の抵抗値は、ここでは、Ｒ1オームである。尚、抵抗Ｒａ１，Ｒａ２，Ｒａ３およびＲａ４は、図示のように、抵抗ｒａ１端子がＴ0，Ｔ1、抵抗ｒａ２が端子Ｔ1，Ｔ2、抵抗Ｒａ３が端子Ｔ2およびＴ3、ならびに抵抗Ｒａ４が端子Ｔ3およびＴ4を有することを注記しておく。図示のように、抵抗Ｒａ４の端子Ｔ4は端子１６に接続され、抵抗Ｒａ１端子のＴ0は入力端子１８に接続されている。抵抗列１２内の抵抗Ｒａ１〜Ｒａ４ は、電圧源１５からこれらに供給される電流に応答して、端子Ｔ1〜Ｔ3に電圧を生成する。
【００１０】
第２の抵抗列１４は、図示のように、１対の第２の抵抗列１４の入力端子２６，２８間に直列に結合された、実質的に等しい抵抗、ここではＲ2オームの抵抗の複数の２N/2−１個のみ、ここでは３つの抵抗Ｒｂ１，Ｒｂ２，およびＲｂ３を有する。（２N/2−１は奇数の整数であることを注記しておく。）図示のように、抵抗Ｒｂ１，Ｒｂ２およびＲｂ３は、それぞれ、抵抗Ｒｂ１が端子Ｑ1，Ｑ2を有し、抵抗Ｒｂ２が端子Ｑ2，Ｑ3を有し、抵抗Ｒｂ３が端子Ｑ3，Ｑ4を有する。端子Ｑ1は入力端子２８に接続され、端子Ｑ4は入力端子２６に接続されている。
【００１１】
第１のスイッチング・ネットワーク３４は、図示のように、それぞれ、第２の抵抗列１４の入力端子２６，２８に接続された、１対のスイッチ出力端子３６，３８を有する。第１のスイッチング・ネットワーク３４は、複数の、ここでは２N/2＋１個、ここでは５つのスイッチＳＭ0，ＳＭ1，ＳＭ2，ＳＭ3およびＳＭ4を含む。スイッチＳＭ0，ＳＭ1，ＳＭ2，ＳＭ3およびＳＭ4の入力は、図示のように、端子Ｔ0，Ｔ1，Ｔ2，Ｔ3およびＴ4にそれぞれ接続されている。スイッチＳＭ0，ＳＭ2，およびＳＭ4の出力は、図示のように、スイッチ出力端子３８に接続されている。スイッチＳＭ1およびＳＭ3の出力は、図示のように、スイッチ出力端子３６に接続されている。スイッチＳＭ0，ＳＭ1，ＳＭ2，ＳＭ3およびＳＭ4の「オン」（即ち、閉）／「オフ」（即ち、開）状態は、図示のように、それぞれ制御線Ｃ0，Ｃ1，Ｃ2，Ｃ3およびＣ4上の二進（即ち、論理）信号によって制御される。制御線Ｃ0，Ｃ1，Ｃ2，Ｃ3およびＣ4上の二進信号は、最上位ビット（ＭＳＢ）デコーダ部４０によって生成される。ＭＳＢデコーダ部４０は、ＤＡＣ１０によってアナログ信号に変換される４ビットのデジタルワードＩ4Ｉ3Ｉ2Ｉ1の最上位側２ビットＩ4， Ｉ3に応答して、制御線Ｃ0〜Ｃ4上に二進信号を生成する。線Ｉ4およびＩ3上のビットと、スイッチＳＭ0，ＳＭ1，ＳＭ2，ＳＭ3およびＳＭ4の開／閉状態との間の関係を図２に示す。ＭＳＢデコーダ部４０は、ここでは、グレイ・コード復号化を使用する。
【００１２】
第２のスイッチング・ネットワーク４２は、ＤＡＣ１０に出力Ｖ0（即ち、変換アナログ信号）を供給する出力端子１１を有する。第２のスイッチング・ネットワークは、複数の２N/2の、ここでは４つのスイッチＳＬ0，ＳＬ1，ＳＬ2，およびＳＬ3を含む。スイッチＳＬ0，ＳＬ1，ＳＬ2，およびＳＬ3の入力は、図示のように、それぞれ、端子Ｑ1，Ｑ2，Ｑ3，およびＱ4に接続されている。スイッチＳＬ0，ＳＬ1，ＳＬ2，およびＳＬ3の出力は、図示のように、ＤＡＣ１０の出力端子１１に接続されている。スイッチＳＬ0，ＳＬ1，ＳＬ2，およびＳＬ3の「オン」（即ち、閉）／「オフ」（即ち、開）状態は、図示のように、それぞれ制御線Ｄ0，Ｄ1，Ｄ2，およびＤ3上の二進（即ち、論理）信号によって制御される。制御線Ｄ0，Ｄ1，Ｄ2，およびＤ3上の二進信号は、最下位ビット（ＬＳＢ）デコーダ部４６によって生成される。ＬＳＢデコーダ部４６は、ＬＳＢデコーダ４８およびマルチプレクサ５０を含む。ＬＳＢデコーダ部４６には、ＤＡＣ１０によって変換されるデジタル・ワードの最下位側の２ビットＩ2，Ｉ1、およびかかるデジタル・ワードの最上位側から２番目のビット、即ち、ビットＩ3が供給される。
【００１３】
更に特定すれば、ＬＳＢデコーダ４８には、最下位側の２ビットＩ2およびＩ1が供給され、かかるビットに応答して、出力端子上Ａ0，Ａ1，Ａ2およびＡ3に二進信号を生成する。出力端子Ａ0，Ａ1，Ａ2およびＡ3は、マルチプレクサ５０への２組の入力（即ち、入力組Ａおよび入力組Ｂ）に接続されている。マルチプレクサ５０は、出力端子Ｄ0，Ｄ1，Ｄ2，およびＤ3を有する。ビットＩ3の二進信号に応答して、２つの入力組の一方ＡまたはＢが、選択的に出力端子Ｄ0，Ｄ1，Ｄ2，およびＤ3に結合される。更に特定すれば、ビットＩ3の二進信号が論理０の場合、出力端子Ａ0，Ａ1，Ａ2およびＡ3は、それぞれ、マルチプレクサ５０内に示す実線５２によって示されるように、出力端子Ｄ0，Ｄ1，Ｄ2，およびＤ3に結合されることになる。ビットＩ3の二進信号が論理１の場合、出力端子Ａ0，Ａ1，Ａ2およびＡ3は、図示のように、反転器５１３，５１２，５１１，５１０をそれぞれ通過した後、マルチプレクサ５０内に示す破線５４によって示されるように、出力端子Ｄ0，Ｄ1，Ｄ2，およびＤ3にそれぞれ結合されることになる。このようにして、ＬＳＢデコーダ部４６は、ＤＡＣ１０によってアナログ信号に変換される４ビットのデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1の内最下位側の３ビットＩ3Ｉ2Ｉ1に応答して、制御線Ｄ0〜Ｄ3上に二進信号を生成する。線Ｉ3，Ｉ2，Ｉ1上のビットと、スイッチＳＬ0，ＳＬ1，ＳＬ2，およびＳＬ3の開／閉状態との間の関係を図２に示す。
【００１４】
最初に注記すべきは、第１のスイッチング・ネットワーク３４は、第１の抵抗列１２内の抵抗Ｒａ１〜Ｒａ４から選択された１つの端子を、１対のスイッチ出力端子３６，３８に結合するように構成されていることである。第２の抵抗１４列内の抵抗Ｒｂ１〜Ｒｂ４は、第１のスイッチング・ネットワーク３４を介して、第１の抵抗列１２および第２の抵抗列１４間を通過する電流に応答して、端子Ｑ1〜Ｑ4に電圧を生成する。第２のスイッチング・ネットワーク４２は、第２の抵抗列１４内の抵抗Ｒｂ１〜Ｒｂ３から選択された１つの抵抗端子Ｑ1〜Ｑ4において生成された電圧から選択された１つを、変換器１０の出力端子１１に結合するように構成されている。
【００１５】
動作において、第１の例として、デコーダ部４０に供給されたデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1の最上位側の２ビット（即ち、 Ｉ4Ｉ3）が００である状態について考える。図２から、スイッチＳＭ0およびＳＭ1は閉じ、一方スイッチＳＭ2，ＳＭ3およびＳＭ4は開いている。これは、図３に示す通りである。したがって、端子Ｔ1およびＴ0は、図示のように、スイッチＳＭ1，ＳＭ0をそれぞれ介して、端子３６，３８にそれぞれ結合されている。この例では、抵抗Ｒ1は抵抗Ｒ2に等しい。更に、スイッチＳＭ1，ＳＭ0の各々の抵抗値がゼロであるという理想的な場合を想定する。端子Ｔ0およびＴ1間の抵抗値は、以下のようになる。
【００１６】
Ｒp＝Ｒ1［３Ｒ2］／［Ｒ1＋３Ｒ2］
したがって、Ｒ1＝Ｒ2の場合、Ｒp＝３Ｒ1／４となる。端子Ｔ0における電圧は接地（即ち、０ボルト）となる。端子Ｔ1における電圧は、以下のようになる。
【００１７】
Ｖ［Ｒp］／［３Ｒ1＋Ｒｐ］
したがって、Ｒ1＝Ｒ2の場合、端子Ｔ1における電圧は３Ｖ／１５となる。
【００１８】
言い換えると、第１の抵抗列１２は、第２の抵抗列１４の負荷の影響および第１のスイッチング・ネットワーク１２の抵抗値と共に、電圧Ｖを２N/2個（即ち、ここでは４つ）の抵抗Ｒａ１〜Ｒａ２N/2（即ち、ここではＲａ１〜Ｒａ４）間で分圧する。
【００１９】
変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が００００である（即ち、ビットＩ2およびＩ1も双方とも論理０である）場合、スイッチＳＬ0が閉じている（そして、他のスイッチＳＬ1，ＳＬ2およびＳＬ3は全て開いている）ので、０ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が０００１である（即ち、ビットＩ2は論理０、ビットＩ1は論理１である）場合、出力端子１１に生成される出力電圧Ｖ0はＶ／１５である。何故なら、端子ＴDにおける電圧は０であり、端子ＴAにおける電圧は３Ｖ／１５であり、スイッチＳＬ1は閉じており、他のスイッチＳＬ0， ＳＬ2およびＳＬ3は全て開いているからである。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が００１０である（即ち、ビットＩ2は論理１であり、ビットＩ1は論理０である）場合、スイッチＳＬ0が閉じている（そして、他のスイッチＳＬ1，ＳＬ2およびＳＬ0は全て開いている）ので、２［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が００１１である（即ち、ビットＩ1およびＩ2が双方共論理１である）場合、スイッチＳＬ3が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ2は全て開いている）ので、３［Ｖ／１５］の出力電圧Ｖ０が出力端子１１に生成される。
【００２０】
次に、デコーダ部４０，４６に供給されるデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1の最上位側の２ビット（即ち、 Ｉ4Ｉ3）が０１である（即ち、Ｉ3＝１およびＩ4＝０）状態について考える。図２から、スイッチＳＭ1およびＳＭ2は閉じており、一方スイッチＳＭ0，ＳＭ3およびＳＭ4は開いている。これは、図４に示す通りである。したがって、端子Ｔ2およびＴ1は、図示のように、それぞれ、スイッチＳＭ2，ＳＭ1を介して、端子３６，３８にそれぞれ接続されている。先に注記したと同様、ここでは抵抗Ｒ1は抵抗Ｒ2に等しい。更に、スイッチＳＭ2，ＳＭ1の各々の抵抗が０である理想的な場合を想定する。端子Ｔ1における電圧は４Ｖ／１５であり、端子Ｔ2における電圧は７Ｖ／１５である。（尚、端子Ｔ1における電圧は、図３に示す構成における端子Ｔ1における３Ｖ／１５ボルト状態から、Ｖ／１５のステップ１つ分（即ち１ＬＳＢ）だけ変化し、今では４Ｖ／１５となっていることを注記しておく）。
【００２１】
変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が０１００である（即ち、ビットＩ2およびＩ1も双方とも論理０である）場合、スイッチＳＬ3が閉じている（そして、他のスイッチＳＬ0，ＳＬ2およびＳＬ3は全て開いている）ので、４［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が０１０１である（即ち、ビットＩ2が論理０であり、ビットＩ1が論理１である）場合、スイッチＳＬ2が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ3は全て開いている）ので、出力端子１１に生成される出力電圧Ｖ0は５［Ｖ／１５］となる。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が０１１０である（即ち、ビットＩ2が論理１であり、ビットＩ1が論理０である）場合、スイッチＳＬ1が閉じている（そして、他のスイッチＳＬ0，ＳＬ2およびＳＬ3は全て開いている）ので、６［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が０１１１である（即ち、ビットＩ1およびＩ2が双方とも論理１である）場合、スイッチＳＬ0が閉じている（そして、他のスイッチＳＬ1，ＳＬ2およびＳＬ3は全て開いている）ので、出力端子１１に生成される出力電圧Ｖ0は７［Ｖ／１５］となる。
【００２２】
デコーダ部４０，４６に供給されるデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1の最上位側２ビット（即ち、 Ｉ4Ｉ3）が１０である（即ち、Ｉ4＝１およびＩ3＝０）場合。図２から、スイッチＳＭ2およびＳＭ3は閉じており、一方スイッチＳＭ0，ＳＭ1およびＳＭ4は開いている。これは、図５に示す通りである。したがって、端子Ｔ2およびＴ3は、図示のように、それぞれ閉じたスイッチＳＭ2，ＳＭ3を介して、端子３８，３６にそれぞれ接続されている。スイッチＳＭ2，ＳＭ3の各々の抵抗が０である理想的な場合を想定する。端子Ｔ2における電圧は８Ｖ／１５となり、端子Ｔ3における電圧は１１Ｖ／１５となる。（尚、端子Ｔ2における電圧は、図４に示す構成における端子Ｔ2の７Ｖ／１５ボルト状態から、Ｖ／１５のステップ１つ分（即ち１ＬＳＢ）だけ、図５における８Ｖ／１５状態に変化していることを注記しておく）。
【００２３】
変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１０００である（即ち、ビットＩ2およびＩ1も双方とも論理０である）場合、スイッチＳＬ0が閉じている（そして、他のスイッチＳＬ1，ＳＬ2およびＳＬ3は全て開いている）ので、８［Ｖ／１５］の出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１００１である（即ち、ビットＩ2が論理０であり、ビットＩ1が論理１である）場合、スイッチＳＬ1が閉じている（そして、他のスイッチＳＬ0，ＳＬ2およびＳＬ3は全て開いている）ので、出力端子１１に生成される出力電圧Ｖ0は９［Ｖ／１５］となる。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１０１０である（即ち、ビットＩ2が論理１であり、ビットＩ1が論理０である）場合、スイッチＳＬ2が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ3は全て開いている）ので、１０［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１０１１である（即ち、ビットＩ1およびＩ2が双方とも論理１である）場合、スイッチＳＬ3が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ2は全て開いているので）、出力端子１１に生成される出力電圧Ｖ0は１１［Ｖ／１５］となる。
【００２４】
デコーダ４０，４６に供給されるデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1の最上位側の２ビット（即ち、 Ｉ4Ｉ3）が１１である場合。図２から、スイッチＳＭ4およびスイッチＳＭ3は閉じており、一方スイッチＳＭ0，ＳＭ1およびＳＭ2は開いている。これは、図６に示す通りである。したがって、端子Ｔ3およびＴ4は、図示のように、それぞれ、スイッチＳＭ3，ＳＭ4を介して、端子３６，３８にそれぞれ接続されている。先に注記したように、ここでは、抵抗Ｒ1は抵抗Ｒ2に等しい。更に、ここでも、スイッチＳＭ3，ＳＭ4の各々の抵抗値が０である理想的な場合を想定する。端子Ｔ3における電圧は１２Ｖ／１５となり、端子Ｔ4における電圧はＶとなる。（尚、端子Ｔ3における電圧は、図５に示す構成における端子Ｔ3の１１Ｖ／１５ボルト状態から、Ｖ／１５のステップ１つ分（即ち１ＬＳＢ）だけ、図５における１２Ｖ／１５状態に変化していることを注記しておく。
【００２５】
変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１１００である（即ち、ビットＩ2およびＩ1も双方とも０である）場合、スイッチＳＬ3が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ2は全て開いている）ので、１２［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１１０１である（即ち、ビットＩ2が論理０であり、ビットＩ1が論理１である）場合、スイッチＳＬ2が閉じている（そして、他のスイッチＳＬ0，ＳＬ1およびＳＬ2は全て開いている）ので、出力端子１１に生成される出力電圧Ｖ0は１３［Ｖ／１５］となる。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１１１０である（即ち、ビットＩ2が論理１であり、ビットＩ1が論理０である）場合、スイッチＳＬ1が閉じている（そして、他のスイッチＳＬ0，ＳＬ2およびＳＬ3は全て開いている）ので、１４［Ｖ／１５］ボルトの出力電圧Ｖ0が出力端子１１に生成される。変換するデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が１１１１である（即ち、ビットＩ2およびＩ2が双方とも論理１である）場合、スイッチＳＬ0が閉じている（そして、他のスイッチＳＬ1，ＳＬ2およびＳＬ3は全て開いている）ので、出力端子１１に生成される出力電圧Ｖ0は１５［Ｖ／１５］＝Ｖとなる。
【００２６】
したがって、Ｎ＝４ビットのデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が最下位ビット１つ分だけ変化（即ち、増大または減少）すると、端子１１における出力電圧Ｖ0は、１ＬＳＢのステップ１つ分だけ変化（即ち、増大または減少）する（即ち、端子１１における出力は、Ｖ／［２N−１］＝Ｖ／１５だけ変化する）ことを注記しておく。
【００２７】
端子１１における出力電圧の所望の範囲を０から１５［Ｖ／１６］とすべき場合、上述の例では、Ｒ1／４の追加抵抗（即ち、利得設定抵抗）を、図１における端子１６と端子Ｔ４との間に直列に挿入することを注記しておく。かかる追加抵抗によって、入力デジタル・ワードＩ4Ｉ3Ｉ2Ｉ1のビットと出力電圧との間の関係は、以下のようになる。
【００２８】
【表１】
0003828667.tif 000002
このように、追加抵抗によって、Ｎ＝４ビットのデジタル・ワードＩ4Ｉ3Ｉ2Ｉ1が最下位ビット１つ分だけ変化（即ち、増大または減少）すると、端子１１における出力電圧Ｖ0は、ＬＳＢ１つ分のステップだけ変化（即ち、増大または減少）する（即ち、Ｖ／［２N］＝Ｖ／１６だけ変化する）。
【００２９】
次に図７を参照すると、１２ビットのデジタル・ワードＩ'12Ｉ'11・・・Ｉ'2Ｉ'1（ここで、ビットＩ'1は最下位ビット（ＬＳＢ）であり、Ｉ'12は最上位ビット（ＭＳＢ）である）を、出力端子１１'において対応するアナログ信号Ｖ0'に変換するように構成されたＮ＝１２ビットＤＡＣ１０'が示されている。ＤＡＣ１０'は、１対の抵抗列１２'，１４'を含む。抵抗列Ｒ１２'は、電圧源１５間に結合するように構成されている。電圧源１５は、端子１６において、端子１８における接地電位に対して＋Ｖの電圧を生成する。第１の抵抗列１２'は、図示のように、ここでは２N/2個の複数、即ち６４個の抵抗Ｒ'ａ１〜Ｒ'ａ［２N/2］（即ち、端子１６および１８間に直列に接続されたＲ'ａ１〜Ｒ'ａ６４）を有する。抵抗Ｒ'ａ１〜Ｒ'ａ６４の各々の抵抗値は、ここではＲ'1オームとする。尚、図示のように、抵抗Ｒａ'１・・・Ｒ'ａ'６４は、それぞれ、抵抗Ｒａ'１が端子Ｔ'0，Ｔ'1、・・・ならびに抵抗Ｒ'ａ６４が端子Ｔ'63およびＴ'64を有することを注記しておく。図示のように、抵抗Ｒ'ａ１の端子Ｔ'0は端子１８に接続され、抵抗Ｒ'ａ６４の端子Ｔ'64は端子１６に接続されている。抵抗列１２'内の抵抗Ｒ'１〜Ｒ'６４は、電圧源１５からこれらに供給される電流に応答して、電圧を生成する。
【００３０】
第２の抵抗列１４'は、図示のように、１対の第２の抵抗列１４'入力端子２６'，２８'間に直列に結合された、実質的に等しい抵抗値、ここではＲ'2オームの抵抗値の、複数の２N/2−１個のみの、ここでは６３個の抵抗Ｒ'ｂ１，Ｒ'ｂ２，・・・，Ｒ'ｂ６３を有する。更に、変換するデジタル・ワードのビット数がＮである場合、第１の抵抗列１４'内の抵抗の数は２N/2となり、第２の抵抗列１４'内の抵抗の数は２N/2−１となることを、再度注記しておく。
【００３１】
抵抗Ｒ'ｂ１・・・Ｒ'ｂ６３は、図示のように、抵抗Ｒ'ｂ１が端子Ｑ'1，Ｑ'2・・・抵抗Ｒ'ｂ６３が端子Ｑ'63，Ｑ'64をそれぞれ有する。
【００３２】
第１のスイッチング・ネットワーク３４'は、図示のように、第２の抵抗列１４'の入力端子２６'，２８'にそれぞれ接続された１対のスイッチ出力端子３６'，３８'を有する。第１のスイッチング・ネットワーク３４'は、複数、ここでは２N/2＋１（即ち、６５）個のスイッチＳＭ'0，ＳＭ'1，ＳＭ'2，ＳＭ'3，・・・およびＳＭ'64を含む。スイッチＳＭ'0，ＳＭ'1，ＳＭ'2，・・・ＳＭ'63，およびＳＭ'64 の入力は、図示のように、端子Ｔ'0，Ｔ'1，Ｔ'2，Ｔ'3・・・およびＴ'64にそれぞれ接続されている。スイッチＳＭ'0，ＳＭ'2，・・・およびＳＭ'64の出力は、図示のように、スイッチ出力端子３８'に接続されている。スイッチＳＭ'1，ＳＭ'3，・・・およびＳＭ'63の出力は、図示のように、スイッチ出力端子３６'に接続されている。スイッチＳＭ'0，ＳＭ'1，ＳＭ'2，ＳＭ'3，・・・およびＳＭ'64の「オン」（即ち、閉）／「オフ」（即ち、開）状態は、図示のように、それぞれ制御線Ｃ'0，Ｃ'1，Ｃ'2，Ｃ'3・・・およびＣ'64上の二進（即ち、ロジック）信号によって制御される。制御線Ｃ'0，Ｃ'1，Ｃ'2，Ｃ'3・・・およびＣ'64上の二進信号は、最上位ビット（ＭＳＢ）デコーダ部４０'によって生成される。ＭＳＢデコーダ部４０'は、ＤＡＣ１０'によってアナログ信号に変換される１２ビット・デジタル・ワードＩ'12・・・Ｉ'1の最上位側のＮ／２（即ち、６）ビットＩ'12・・・Ｉ'7ビットに応答して、制御線Ｃ'0〜Ｃ'64上に二進信号を生成する。線Ｉ'12・・・Ｉ'7上のビットと、スイッチＳＭ'0，ＳＭ'1，ＳＭ'2，ＳＭ'3，・・・およびＳＭ'64の開／閉状態との間の関係を図８に示す。ＭＳＢデコーダ４０'は、ここでは、グレイ・コード・復号化を使用する。即ち、ビット線Ｉ'12〜Ｉ'7上のデジタル・データをグレイ符号化し、デコーダの装置を削減する。
【００３３】
第２のスイッチング・ネットワーク４２'は、ＤＡＣ１０'に出力Ｖ0（即ち、変換アナログ信号）を供給する、出力端子１１'を有する。第２のスイッチング・ネットワーク４２'は、複数のここでは２N/2（即ち、６４個）のスイッチＳＬ'0，ＳＬ'1，ＳＬ'2，・・・ＳＬ'62およびＳＬ'63を含む。スイッチＳＬ'0，ＳＬ'1，ＳＬ'2，・・・ＳＬ'62およびＳＬ'63の入力は、図示のように、端子Ｑ'1，Ｑ'2，Ｑ'3，・・・Ｑ'63およびＱ'64にそれぞれ接続されている。スイッチＳＬ'0，ＳＬ'1，・・・およびＳＬ'63の出力は、図示のように、ＤＡＣ１０'の出力端子１１'に接続されている。スイッチＳＬ'0，ＳＬ'1，ＳＬ'2，・・・およびＳＬ'63の「オン」（即ち、閉）／「オフ」（即ち、開）状態は、図示のように、制御線Ｄ'0，Ｄ'1，Ｄ'2，・・・およびＤ'63上の二進（即ち、論理）信号によってそれぞれ制御される。制御線Ｄ'0，Ｄ'1，Ｄ'2，・・・およびＤ'63上の二進信号は、最下位ビット（ＬＳＢ）デコーダ部４６'によって生成される。ＬＳＢデコーダ部４６'は、ＬＳＢデコーダ４６'およびマルチプレクサ５０'を含む。ＬＳＢデコーダ部４８'には、ＤＡＣ１０'によって変換されるデジタル・ワードの最下位側のＮ／２（即ち、６つ）のビットＩ'6・・・Ｉ'1、および上位から２番目のビット、即ち、かかるデジタル・ワードの［Ｎ／２］＋１ビットＩ'7が供給される。
【００３４】
更に特定すれば、ＬＳＢデコーダ４８'には、最下位側の６ビットＩ'6・・・Ｉ'1が供給され、かかるビットに応答して、出力端子Ａ'0，Ａ'1，Ａ'3，・・・およびＡ'63に二進信号を生成する。出力端子Ａ'0，Ａ'1，Ａ'2，・・・およびＡ'63は、マルチプレクサ５０'への２組の入力（即ち、入力組Ａ'および入力組Ｂ'）に接続されている。マルチプレクサ５０'は、出力端子Ｄ'0，Ｄ'1，Ｄ'2，・・・およびＤ'63を有する。ビットＩ'7の二進信号に応答して、２つの入力組の一方Ａ'またはＢ'が、出力端子Ｄ'0，Ｄ'1，Ｄ'2，・・・およびＤ'63に選択的に結合される。更に特定すれば、Ｉ'7の二進信号が論理０の場合、出力端子Ａ'0，Ａ'1，Ａ'2，・・・およびＡ'63は、それぞれ、出力端子Ｄ'0，Ｄ'1，Ｄ'2，・・・およびＤ'63に結合されることになる。これは、ＤＡＣ１０について図１に関連付けて論じたのと同様である。ビットＩ'7の二進信号が論理１である場合、出力端子Ａ'63，・・・Ａ'2，Ａ'1およびＡ'0は、図示のように、反転器５１'53，・・・５１'0を通過した後、それぞれ、出力端子Ｄ'63，Ｄ'62，Ｄ'61，・・・およびＤ'0に結合されることになる。これは、図１においてＤＡＣ１０に関して論じたのと同様である。このように、ＬＳＢデコーダ部４６'は、ＤＡＣ１０'によってアナログ信号に変換される１２ビット・デジタル・ワードＩ'12・・・Ｉ'3Ｉ'2Ｉ'1の最下位側７ビットＩ'7，Ｉ'6，・・・Ｉ'1に応答して、制御線Ｄ'0〜Ｄ'63上に二進信号を生成する。線Ｉ'12・・・Ｉ'2Ｉ'1上のビットと、スイッチＳＬ'0，ＳＬ'1，ＳＬ'2，・・・およびＳＬ'63の開／閉状態との関係を図９に示す。（ＤＡＣ１０ 'に供給されるデジタル・ワードに対して、スイッチＳＬ'0〜ＳＬ'63の内１つのみが閉じていることを注記しておく。）
最初に、第１のスイッチング・ネットワーク３４'は、第１の抵抗列１２'内の抵抗Ｒ'ａ１〜Ｒ'ａ６４から選択された１つの端子を、１対のスイッチ出力端子３６'，３８'に結合するように構成されている。第２の抵抗１４'列内の抵抗Ｒ'ｂ１〜Ｒ'ｂ６３は、第１のスイッチング・ネットワーク３４'を介して、第１の抵抗列１２'と第２の抵抗列１４'との間を通過する電流に応答して、端子Ｑ'1〜Ｑ'64に電圧を生成する。第２のスイッチング・ネットワーク４２'は、第２の抵抗列１４'内の抵抗Ｒ'ｂ１〜Ｒ'ｂ６３から選択された１つの抵抗端子Ｑ'1〜Ｑ'64において生成された電圧から選択された１つを、変換器１０'の出力端子１１'に結合するように構成されている。
【００３５】
このように、ＤＡＣ１０'の動作は、図１に関連付けて先に説明したＤＡＣ１０に類似している。ここでは、１対の連続する端子Ｔ'0〜Ｔ'64間の抵抗値ｒ'p（例えば、端子Ｔ'2，Ｔ'3間の抵抗値）は、スイッチＳＭ'0〜ＳＭ'64の各々の「オン」抵抗値を０と仮定すれば、Ｒ' p ＝Ｒ'1［６３Ｒ'2］／［Ｒ'1＋６３Ｒ'2］となる。Ｒ'1＝Ｒ'2の場合、ｒp ＝６３Ｒ'1／６４となる。したがって、デジタル・ワードＩ'12・・・Ｉ'1が最下位ビット１つ分だけ変化（即ち、増大または減少）すると、端子１１'における出力電圧Ｖ0は１ＬＳＢだけ変化（即ち、増大または減少）する（即ち、出力電圧Ｖ0はＶ／［２N−１］＝Ｖ／４０９５だけ変化する）ことは、少し考えれば明白となろう。更に、端子１６と端子Ｔ'64との間に、Ｒ'1／２N/2オーム＝Ｒ'1／６４オームの追加抵抗を直列に接続することにより、デジタル・ワードＩ'12・・・Ｉ'1が最下位ビット１つ分だけ変化（即ち、増大または減少）すると、端子１１'における出力電圧Ｖ0は１ＬＳＢだけ変化（即ち、増大または減少）する（即ち、出力はＶ／［２N］＝Ｖ／４０９６だけ変化する）ことになる。
【００３６】
次に図１０を参照し、図１に示したＤＡＣ１０のスイッチＳＭ0〜ＳＭ4に対する、非ゼロ抵抗値の影響について論ずる。ここでは、スイッチＳＭ0〜ＳＭ4はＣＭＯＳスイッチであり、各々ＲONの「オン」抵抗値即ち導通抵抗値を有する。したがって、スイッチＳＭ2およびＳＭ3が「オン」（即ち、導通状態）であり、他のスイッチＳＭ0，ＳＭ1，ＳＭ4が「オフ」（即ち、非導通状態）である例について考える。抵抗Ｒａ１ないしＲａ２N/2（ここでは、Ｎ＝４）から選択された１つ、この例では抵抗Ｒａ３の間に、第２の抵抗列１４'を並列に接続した場合、抵抗Ｒａ３から選択された１つの端子Ｔ2，Ｔ3間の実際の抵抗値は、Ｒ1［（２N/2−１）Ｒ2＋２ＲON］／（Ｒ1＋（２N/2−１）Ｒ2＋２ＲON）となる。Ｒ2＝Ｒ1＋２ＲONと選択すると、ＤＡＣ１０によって変換されるデジタル・ワードＩNＩN-1・・Ｉ1の最下位ビットにおいて１ビットの変化が生じた場合、実質的に１ＬＳＢのステップ変化が、ＤＡＣ１０の出力１１において発生する。また、第１のスイッチング・ネットワーク３４が、抵抗列１４内の第１の抵抗の１つを１対の出力端子３６，３８に結合する状態から、ネットワーク１２内の抵抗の次に連続的に直列結合された１つを一対の出力端子３６，３８に結合する状態に切り替える場合、端子３６，３８において、１ＬＳＢ電圧ステップが発生する(experience)。即ち、第１のスイッチング・ネットワーク３４が例えば抵抗Ｒａ２を選択し、次いで抵抗Ｒａ３を選択するように切り替わる場合、端子３８における電圧は、Ｒ1，Ｒ2およびＲON間の関係がＲ2＝Ｒ1＋２ＲONである場合、実質的にＤＡＣ１０の出力１１において１ＬＳＢ分だけ変化する。
【００３７】
次に、図１１に示すＤＡＣ１０'のスイッチＳＭ'0〜ＳＭ'64に対する非ゼロ抵抗値の影響について言及する。ここでは、スイッチＳＭ'0〜ＳＭ'64はＣＭＯＳスイッチであり、各々Ｒ'ONの「オン」抵抗値即ち導通抵抗値を有する。したがって、スイッチＳＭ'1およびＳＭ'2が「オン」（即ち、導通）であり、他のスイッチＳＭ'0，ＳＭ'3，・・・ＳＭ'64が全て「オフ」（即ち、非導通）であり、Ｒ'1，Ｒ'2およびＲ'ON間の関係がＲ'2＝Ｒ'1＋２Ｒ'ONである場合の例を考える。第２の抵抗列１４'が、抵抗Ｒａ１ないしＲａ２N/2から選択された１つに並列に接続されている場合、抵抗Ｒ'ａ３から選択された１つの端子Ｔ'2，Ｔ'3間の実際の抵抗値は、Ｒ'1［（２N/2−１）Ｒ'2＋２Ｒ' ON ］／（Ｒ'1＋（２N/2−１）Ｒ'2＋２Ｒ' ON ）となる。Ｒ'2＝Ｒ'1＋２Ｒ' ONと選択すると、ＤＡＣ'１０によって変換されるデジタル・ワードＩ'NＩ'N-1・・・Ｉ'1の最下位ビットにおいて１ビットの変化が生じた場合、実質的に１ＬＳＢのステップ変化が、ＤＡＣ'１０の出力１１'において発生する。また、第１のスイッチング・ネットワーク３４'が、抵抗列１４'内の第１の抵抗の１つを１対の出力端子３６'，３８'に結合する状態から、ネットワーク１２'内の抵抗の次に連続的に直列結合された１つを１対の出力端子３６'，３８'に結合する状態に切り替える場合、端子Ｔ'1〜Ｔ'63において、１ＬＳＢ未満の電圧ステップが発生する。即ち、第１のスイッチング・ネットワーク３４'（図７）が例えば抵抗Ｒ'ａ２を選択し、次いで抵抗Ｒ'ａ３を選択するように切り替わる場合、端子Ｔ'2における電圧は、Ｒ'1，Ｒ'2およびＲ'ON間の関係がＲ'2＝Ｒ'1＋２Ｒ' ONである場合、端子Ｔ'2における電圧は、ＤＡＣ１０'の出力１１'における１ＬＳＢ分だけ実質的に（即ち、これより多少少ない）変化する。
【００３８】
他の実施例も、添付の特許請求の範囲の精神および範囲に該当する。例えば、製造上のばらつきや二次の非理想的状態のために、Ｒ'1，Ｒ'2およびＲ' ONの公称値を所与の最適結果に調節してもよい。モンテ・カルロ分析またはその他の統計的分析を用いて、この最適化を行なうと良い。更に、ＣＭＯＳトランスミッション・ゲート、一方のＭＯＳトランジスタ型（例えば、ＮＭＯＳまたはＰＭＯＳ）、スイッチの一方側または両側における単一または複数の直列抵抗を有する上述のいずれかのように、種々の技術をスイッチに用いることができる。更に、２つの並列な抵抗列を用いてもよい。
【図面の簡単な説明】
本発明自体だけでなく、本発明のその他の特徴も、以下の図面と共に以下の詳細な説明を参照することにより、更に容易に明白となろう。
【図１】本発明による４ビット・デジタル／アナログ変換器（ＤＡＣ）の概略図。
【図２】図１のＤＡＣに供給される４ビット・デジタル・ワードと、かかるＤＡＣにおいて用いられるスイッチの開／閉位置との間の関係を示す表。
【図３】最上位側２ビットが００であるデジタル・ワードを図１のＤＡＣに供給した場合のかかるＤＡＣの概略図、およびかかるデジタル・ワードの最下位側２ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図４】最上位側２ビットが０１であるデジタル・ワードを図１のＤＡＣに供給した場合のかかるＤＡＣの概略図、およびかかるデジタル・ワードの最下位側２ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図５】最上位側２ビットが１０であるデジタル・ワードを図１のＤＡＣに供給した場合のかかるＤＡＣの概略図、およびかかるデジタル・ワードの最下位側２ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図６】最上位側２ビットが１１であるデジタル・ワードを図１のＤＡＣに供給した場合のかかるＤＡＣの概略図、およびかかるデジタル・ワードの最下位側２ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図７】本発明による１２ビット・デジタル／アナログ変換器（ＤＡＣ）の概略図。
【図８】図７のＤＡＣに供給される１２ビット・デジタル・ワードの最上位側６ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図９】図７のＤＡＣに供給される１２ビット・デジタル・ワードの最下位側７ビットと、かかるＤＡＣに用いられるスイッチの開／閉位置との間の関係を示す表。
【図１０】図５におけるように、供給されるデジタル・ワードの最上位側ビットが１０である場合の図１のＤＡＣの概略図、およびスイッチが閉じている（即ち、導通状態）場合のかかるスイッチの非ゼロ抵抗値の影響を示す図。
【図１１】供給されるデジタル・ワードの最上位側６ビットが０００００１である場合の図７のＤＡＣの概略図、およびスイッチが閉じている（即ち、導通状態）場合のかかるスイッチの非ゼロ抵抗値の影響を示す図。
【図１】
0003828667.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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