(57)【特許請求の範囲】
【請求項１】
パルス幅制御情報に基づいて入力信号のパルス幅を制御し、発光素子を駆動するための出力信号を発生するパルス幅制御回路において、
前記入力信号の立ち上がり時間および立ち下がり時間を、前記入力信号のビットレートに応じて制御する立ち上がり／立ち下がり制御部と、
該立ち上がり／立ち下がり制御部から出力される信号を整形して前記出力信号を発生する波形整形部と、
前記パルス幅制御情報を基に前記立ち上がり／立ち下がり制御部の動作を制御する制御信号を生成する制御信号生成部と、
を備えて構成されたことを特徴とするパルス幅制御回路。
【請求項２】
請求項１に記載のパルス幅制御回路であって、
前記立ち上がり／立ち下がり制御部が、
前記制御信号生成部からの制御信号に従って制御される電流源と、
前記入力信号で示される各ビットのレベルを検出するビット検出素子と、
前記電流源から供給される電流および前記ビット検出素子の検出結果を基に、前記入力信号の立ち上がりおよび立ち下がりの時定数を決定する積分素子と、
を備えたことを特徴とするパルス幅制御回路。
【請求項３】
請求項２に記載のパルス幅制御回路であって、
前記電流源は、電源電圧が一方の端子に印加され、前記制御信号生成部からの制御信号に従って電流値が制御される第１電流源と、一方の端子が接地され、前記制御信号生成部からの制御信号に従って電流値が制御される第２電流源と、有し、
前記ビット検出素子は、前記入力信号がゲート端子に印加され、電源電圧がソース端子に印加され、ドレイン端子が前記第２電流源の他方の端子に接続されるＰチャンネルＭＯＳＦＥＴと、前記入力信号がゲート端子に印加され、ソース端が接地され、ドレイン端子が前記第１電流源の他方の端子に接続されるＮチャンネルＭＯＳＦＥＴと、を有し、
前記積分素子は、ドレイン端子およびゲート端子が前記第２電流源の他方の端子に接続され、電源電圧がソース端子に印加される第１ＰチャンネルＭＯＳＦＥＴと、ドレイン端子およびゲート端子が前記第１電流源の他方の端子に接続され、ソース端子が接地される第１ＮチャンネルＭＯＳＦＥＴと、ゲート端子が前記第２電流源の他方の端子に接続され、電源電圧がソース端子に印加され、ドレイン端子が立ち上がり／立ち下がり制御部の出力端子に接続される第２ＰチャンネルＭＯＳＦＥＴと、ゲート端子が前記第１電流源の他方の端子に接続され、ソース端子が接地され、ドレイン端子が立ち上がり／立ち下がり制御部の出力端子に接続される第２ＮチャンネルＭＯＳＦＥＴと、を有することを特徴とするパルス幅制御回路。
【請求項４】
請求項３に記載のパルス幅制御回路であって、
前記積分素子は、ドレイン端子およびゲート端子が前記第１ＰチャネルＭＯＳＦＥＴのソース端子に接続され、電源電圧がソース端子に印加される第３ＰチャネルＭＯＳＦＥＴと、ドレイン端子およびゲート端子が前記第１ＮチャネルＭＯＳＦＥＴのソース端子に接続され、ソース端子が接地される第３ＮチャネルＭＯＳＦＥＴと、を有することを特徴とするパルス幅制御回路。
【請求項５】
請求項２に記載のパルス幅制御回路であって、
前記電流源は、前記制御信号生成部１からの制御信号を入力とする第１のカレントミラー回路と、該第１のカレントミラー回路の出力信号を入力とする第２のカレントミラー回路と、電源電圧が一方の端子に入力される第３電流源と、前記第１のカレントミラー回路の出力信号がゲート端子に印加され、ドレイン端子が前記第３電流源の他方の端子に接続され、ソース端子が接地されるＮチャネルＭＯＳＦＥＴと、を有し、
前記ビット検出素子は、前記入力信号がゲート端子に印加され、電源電圧がソース端子に印加され、ドレイン端子が前記第２のカレントミラー回路の出力端子に接続されるＰチャンネルＭＯＳＦＥＴと、前記入力信号がゲート端子に印加され、ソース端が接地され、ドレイン端子が前記第３電流源の他方の端子に接続されるＮチャンネルＭＯＳＦＥＴと、を有し、
前記積分素子は、ドレイン端子およびゲート端子が前記第２のカレントミラー回路の出力端子に接続され、電源電圧がソース端子に印加される第１ＰチャンネルＭＯＳＦＥＴと、ドレイン端子およびゲート端子が前記第３電流源の他方の端子に接続され、ソース端子が接地される第１ＮチャンネルＭＯＳＦＥＴと、ゲート端子が前記第２のカレントミラー回路の出力端子に接続され、電源電圧がソース端子に印加され、ドレイン端子が立ち上がり／立ち下がり制御部の出力端子に接続される第２ＰチャンネルＭＯＳＦＥＴと、ゲート端子が前記第３電流源の他方の端子に接続され、ソース端子が接地され、ドレイン端子が立ち上がり／立ち下がり制御部の出力端子に接続される第２ＮチャンネルＭＯＳＦＥＴと、を有することを特徴とするパルス幅制御回路。
【請求項６】
請求項２に記載のパルス幅制御回路であって、
前記電流源が、電流出力Ｄ／Ａコンバータにより構成され、前記制御信号生成部が、前記電流出力Ｄ／Ａコンバータを制御するための制御信号を生成することを特徴とするパルス幅制御回路。
【請求項７】
請求項１に記載のパルス幅制御回路であって、
前記波形整形部は、前記立ち上がり／立ち下がり制御部から出力される信号が入力されるインバータ回路により構成されることを特徴とするパルス幅制御回路。
【請求項８】
請求項１に記載のパルス幅制御回路であって、
前記波形整形部は、予め設定したしきい値電圧を発生する電圧源と、前記立ち上がり／立ち下がり制御部から出力される信号が一方の入力端子に印加され、前記電圧源で発生するしきい値電圧が他方の入力端子に印加されるコンバータと、により構成されることを特徴とするパルス幅制御回路。
【請求項９】
請求項８に記載のパルス幅制御回路であって、
前記電圧源が、可変のしきい値電圧を発生することを特徴とするパルス幅制御回路。
【請求項１０】
請求項１に記載のパルス幅制御回路であって、
前記制御信号生成部は、前記パルス幅制御情報を基に抵抗値が制御される可変抵抗を有し、該可変抵抗の抵抗値に応じて制御される電流が、前記立ち上がり／立ち下がり制御部の動作を制御する制御信号として出力されることを特徴とするパルス幅制御回路。
【請求項１１】
請求項１に記載のパルス幅制御回路であって、
前記制御信号生成部が、温度を検出する温度センサを有し、該温度センサの検出結果および前記パルス幅制御情報に基づいて、前記立ち上がり／立ち下がり制御部の動作を制御する制御信号が生成されることを特徴とするパルス幅制御回路。
【請求項１２】
請求項１に記載のパルス幅制御回路であって、
前記制御信号生成部が、前記パルス幅制御情報を予め記憶しておくメモリを有し、該メモリのパルス幅制御情報に基づいて、前記立ち上がり／立ち下がり制御部の動作を制御する制御信号が生成されることを特徴とするパルス幅制御回路。
【請求項１３】
請求項１に記載のパルス幅制御回路であって、
前記立ち上がり／立ち下がり制御部および前記波形整形部で構成される複数のユニットが多段接続され、前記制御信号生成部で生成されル制御信号に従って前記各ユニットの立ち上がり／立ち下がり制御部の動作が制御されることを特徴とするパルス幅制御回路。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、光通信などの分野において、例えば半導体レーザ（レーザダイオード：ＬＤ）や発光ダイオード（ＬＥＤ）等の発光素子を駆動するための回路に関し、特に、出力光のパルス幅を制御するパルス幅制御回路に関する。
【０００２】
背景技術
一般に、ＬＤを高速変調する場合、ＬＤの発振遅延によって光出力波形のパルス幅はＬＤ駆動電流波形に比べて狭くなる。特に、ＬＤを無バイアス変調する場合、ＬＤの品種によっては発振遅延時間が約１ｎｓｅｃ以上になるものもあるため、ビットレートが高くなるに従ってその値はマスク規定に対して無視できなくなる。この発振遅延時間Ｔｄは、キャリア寿命時間をτｓ、ＬＤ駆動電流をＩｆ、バイアス電流をＩｂ、ＬＤ閾値電流をＩｔｈとすると、一般的に次の（１）式で表すことができる。
Ｔｄ＝τｓ×Ｉｎ［（Ｉｆ−Ｉｂ）／（Ｉｆ−Ｉｔｈ）］…（１）
上記（１）式より、発振遅延時間Ｔｄは、ＬＤ駆動電流Ｉｆ、バイアス電流ＩｂおよびＬＤ閾値電流Ｉｔｈに応じて変動することが分かる。また、発振遅延時間Ｔｄには、ＬＤの光学系の結合バラツキによる固体バラツキも存在する。さらに、ＬＤを決定したとしても、温度変動による発振遅延時間Ｔｄの変化も存在するため、ＬＤ光出力波形のパルス幅変動を引き起こしてしまう。従って、温度変動などによるＬＤ光出力波形のパルス幅変動を抑制することを目的とした制御回路が必要になる。
【０００３】
図１３は、従来のパルス幅制御回路の構成例を示した回路図である。
図１３において、従来のパルス幅制御回路は、入力されるデータ信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆを制御するＴｒ／Ｔｆ制御部と、該Ｔｒ／Ｔｆ制御部からの信号を波形整形してＬＤを駆動するための出力信号ＤＡＴＡ＿ＯＵＴを出力する波形整形部とから構成される。
【０００４】
この従来回路では、図１４に示すように、Ｔｒ／Ｔｆ制御部において、定電流源Ｉ１１と容量Ｃ１１により決まる時定数により入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒが制限され、また、定電流源Ｉ１２と容量Ｃ１１により決まる時定数により入力信号ＤＡＴＡ＿ＩＮの立ち下がり時間Ｔｆが制限される（ＢＢ点電圧波形参照）。そして、波形整形部では、Ｔｒ／Ｔｆ制御部の出力信号と外部から与えられるパルス幅制御情報に応じて設定されたしきい値電圧（ＣＣ点電圧波形参照）とを比較することにより、パルス幅が制御された出力信号ＤＡＴＡ＿ＯＵＴが生成されて出力される。ここでは、図１４の左側に示すように、しきい値電圧を高く設定することでパルス幅の細い出力信号ＤＡＴＡ＿ＯＵＴが出力され、図１４の右側に示すように、しきい値電圧を低く設定することでパルス幅の太い出力信号ＤＡＴＡ＿ＯＵＴが出力される。
【０００５】
図１３に示した従来のパルス幅制御回路の後段にはＬＤ駆動回路が接続され、該ＬＤ駆動回路では、パルス幅制御回路の出力信号ＤＡＴＡ＿ＯＵＴに従ってＬＤ駆動電流が制御される。そのため、ＬＤの光出力波形のパルス幅が所望の値になるようなパルス幅制御情報がパルス幅制御回路に与えられ、該パルス幅制御情報に応じてしきい値電圧が設定されることにより、光出力のパルス幅が設定される。
【０００６】
しかしながら、上記のような従来のパルス幅制御回路では、入力信号ＤＡＴＡ＿ＩＮについて、立ち上がりおよび立ち下がりの各時定数が常に一定になるようＴｒ／Ｔｆ制御部で帯域制限しておき、外部から制御可能なしきい値との比較を行うことによって、出力信号ＤＡＴＡ＿ＯＵＴのパルス幅を制御していたため、データ信号のマルチビットレート化への対応が難しいという問題点があった。
【０００７】
すなわち、例えば図１５の左側に示すように、ビットレートｆに対応させてＴｒ／Ｔｆ制御部の時定数が設定されている場合に、４倍のビットレート４ｆに対応しようとすると、図の下段のＢＢ点電圧波形に示すように、前のビットの状態によって立ち上がり時間が変化してしまい、出力信号ＤＡＴＡ＿ＯＵＴにパターン効果が発生してしまう。図の例では、各パルスの立ち上がり遅れ時間がｔ１＝ｔ２＜ｔ３となるようなパターン効果が発生することになる。一方、図１５の右側に示すように、早いビットレート４ｆに対応させてＴｒ／Ｔｆ制御部の時定数が設定されている場合には、ビットレートｆに対応しようとすると、しきい値電圧の設定に応じて制御可能なパルス幅の調整範囲が狭くなってしまい、所望のパルス幅を実現することができなくなる可能性が生じる。
【０００８】
また、従来のパルス幅制御回路では、ノイズや電源電圧変動の影響を受け易いという欠点もあった。すなわち、例えば図１６に示すように、パルス幅を広く設定する場合、波形整形部のコンパレータのしきい値電圧を低く設定する必要がある。そのため、波形整形部はグランド（ＧＮＤ）ノイズ等の影響を受けやすい回路となり、パルス幅変動やパターンジッタを引き起こしやすくなる。なお、図１３に示した回路の極性を反転した場合には、電源ノイズの影響を受けやすい回路となる。加えて、Ｔｒ／Ｔｆ制御部は、常に回路の帯域をおとした状態で動作しているため、パルス幅の設定値によらず電源ノイズやグランドノイズの影響を受けやすい回路構成になっている。
【０００９】
さらに、従来のパルス幅制御回路において、入力信号ＤＡＴＡ＿ＩＮのパルス幅に対する出力信号ＤＡＴＡ＿ＯＵＴのパルス幅を１００％以上に広く設定するためには、入力信号ＤＡＴＡ＿ＩＮについての立ち下がり時間Ｔｆの帯域を制限する必要がある。しかし、例えば図１７に示すように、電源電圧変動が生じると、ＢＢ点電圧がローレベルからハイレベルになり再びローレベルに到達する時間が異なるようになり、この信号を後段の波形整形部で直流のしきい値電圧と比較しているため、結果として、電源電圧変動によるパルス幅変動を引き起こすことになってしまう。なお、図１３に示した回路の極性を反転した場合には、パルス幅を狭く設定するときに、上記の場合と同様の問題が発生することになる。
【００１０】
本発明は上記のような点に着目してなされたもので、同一の回路構成でマルチビットレート化に対応できるパルス幅制御回路を提供することを目的とする。また、ノイズ耐力に優れ、かつ、電源電圧変動の影響を受け難いパルス幅制御回路を提供することを目的とする。
発明の開示
このため、本発明のパルス幅制御回路は、パルス幅制御情報に基づいて入力信号のパルス幅を制御し、発光素子を駆動するための出力信号を発生するパルス幅制御回路において、入力信号の立ち上がり時間および立ち下がり時間を、入力信号のビットレートに応じて制御する立ち上がり／立ち下がり制御部と、該立ち上がり／立ち下がり制御部から出力される信号を整形して出力信号を発生する波形整形部と、パルス幅制御情報を基に立ち上がり／立ち下がり制御部の動作を制御する制御信号を生成する制御信号生成部と、を備えて構成されるものである。
【００１１】
かかる構成では、入力信号の立ち上がり時間および立ち下がり時間の両方が、制御信号生成部からの制御信号に従って動作が制御される立ち上がり／立ち下がり制御部によって、入力信号のビットレートに応じて制御され、該立ち上がり／立ち下がり制御部から出力される信号が波形整形部によって整形されて、発光素子を駆動するための出力信号のパルス幅が制御されるようになる。これにより、従来のパルス幅制御回路のように波形整形部のしきい値電圧を変化させることでパルス幅が制御されるのではなく、基本的に、入力信号の立ち上がり時間、立ち下がり時間をビットレートに応じて調整することでパルス幅が制御されるため、マルチビットレート化への対応が可能になる。
【００１２】
また、上記パルス幅制御回路について、立ち上がり／立ち下がり制御部の具体的な構成としては、制御信号生成部からの制御信号に従って制御される電流源と、入力信号で示される各ビットのレベルを検出するビット検出素子と、電流源から供給される電流およびビット検出素子の検出結果を基に、入力信号の立ち上がりおよび立ち下がりの時定数を決定する積分素子と、を備えるようにしてもよい。
【００１３】
かかる構成の立ち上がり／立ち下がり制御部では、入力信号がビット検出素子に送られて各ビットのレベルが検出されるとともに、制御信号生成部からの制御信号が電流源に送られて積分素子に供給する電流値が制御される。そして、積分素子では、電流源からの電流およびビット検出素子の検出結果に基づいて、入力信号の立ち上がりおよび立ち下がりの時定数が決定されることにより、入力信号のビットレートに対応した立ち上がり時間、立ち下がり時間を有する信号が生成されるようになる。
【００１４】
発明を実施するための最良の形態
以下、本発明によるパルス幅制御回路を添付図面に基づいて説明する。なお、全図を通して同一符号は同一または相当部分を示すものとする。
まず最初に、本発明によるパルス幅制御回路の基本原理について説明する。
図１は、本発明のパルス幅制御回路の基本構成を示すブロック図である。
図１において、本パルス幅制御回路の基本構成は、パルス幅制御情報に応じて入力信号ＤＡＴＡ＿ＩＮのパルス幅を制御するためのＴｒ／Ｔｆ制御信号Ｓｃを生成する制御信号生成部１と、Ｔｒ／Ｔｆ制御信号Ｓｃに応じて、入力データ信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆの両方を制御するＴｒ／Ｔｆ制御部２と、Ｔｒ／Ｔｆ制御部２からの信号を整形して出力信号ＤＡＴＡ＿ＯＵＴを出力する波形整形部３と、からなる。
【００１５】
また、Ｔｒ／Ｔｆ制御部２は、電流源２Ａ、ビット検出素子２Ｂおよび積分素子２Ｃを有する。電流源２Ａは、制御信号生成部１から送られてくるＴｒ／Ｔｆ制御信号Ｓｃに従って定電流を発生して積分素子２Ｃに供給する。ビット検出素子２Ｂは、入力信号ＤＡＴＡ＿ＩＮで示される各ビットが“ＨＩ”か“ＬＯＷ”かを検出し、その結果を積分素子２Ｃに伝える回路である。積分素子２Ｃは、ビット検出素子２Ｂの検出結果および電流源２Ａから供給される定電流を基に入力信号ＤＡＴＡ＿ＩＮの立ち上がりおよび立ち下がりの時定数を決定する回路であり、その出力信号は波形整形部３に送られる。
【００１６】
次に、上記のような基本構成を有するパルス幅制御回路の動作原理について説明する。
図２は、本パルス幅制御回路の動作原理を説明する図であって、パルス幅を広く設定する場合の波形例が左側に示してあり、パルス幅を狭く設定する場合の波形例が右側に示してある。
パルス幅を広く設定する場合には、外部より与えられるパルス幅を広くさせる制御情報を基に、制御信号生成部１で、例えば、入力信号ＤＡＴＡ＿ＩＮの立ち下がり時間Ｔｆをビットレートに応じて遅くするＴｒ／Ｔｆ制御信号Ｓｃが生成されて、Ｔｒ／Ｔｆ制御部２に送られる。なお、ここでは、立ち下がり時間Ｔｆを遅くする場合を考えるが、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒをビットレートに応じて速くしてもよく、あるいは、ビットレートに応じて立ち上がり時間Ｔｒを速くするとともに立ち下がり時間Ｔｆを遅くしても構わない。
【００１７】
Ｔｒ／Ｔｆ制御部２では、Ｔｒ／Ｔｆ制御信号Ｓｃに従って、入力信号ＤＡＴＡ＿ＩＮの立ち下がり時間Ｔｆをビットレートに応じて遅くする制御が行われる。すなわち、Ｔｒ／Ｔｆ制御信号Ｓｃに従って電流源２Ａが制御されることで、積分素子２Ｃにおける入力信号ＤＡＴＡ＿ＩＮの立ち下がりの時定数がビットレートに応じて決定される。具体的には、ビットレートｆのときの立ち下がりの時定数τ１が、ビットレート４ｆのときの立ち下がりの時定数τ２の４倍（τ１＝４×τ２）になるように設定される。これにより、図２の上から２、５段目に示すようなビットレートに対応した電圧波形の信号が、Ｔｒ／Ｔｆ制御部２から波形整形部３に出力される。
【００１８】
そして、波形整形部３では、Ｔｒ／Ｔｆ制御部２からの信号の電圧レベルとしきい値電圧との比較が行われ、図２の上から３、６段目に示すような出力信号ＤＡＴＡ＿ＯＵＴが生成される。この出力信号ＤＡＴＡ＿ＯＵＴについては、パルス幅制御量（入力信号ＤＡＴＡ＿ＩＮのパルス幅に対して広げられる幅の割合）が各ビットレートで等しくなる、すなわち、図２においてｂ／ａ＝ｄ／ｃとなる。
【００１９】
一方、図２の右側に示すように、パルス幅を狭く設定する場合には、外部より与えられるパルス幅を狭くさせる制御情報を基に、制御信号生成部２で、例えば、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒをビットレートに応じて遅くするＴｒ／Ｔｆ制御信号Ｓｃが生成されて、Ｔｒ／Ｔｆ制御部２に送られる。なお、ここでは、立ち上がり時間Ｔｒを遅くする場合を考えるが、入力信号ＤＡＴＡ＿ＩＮの立ち下がり時間Ｔｆをビットレートに応じて速くしてもよく、あるいは、ビットレートに応じて立ち上がり時間Ｔｒを遅くするとともに立ち下がり時間Ｔｆを速くしても構わない。
【００２０】
Ｔｒ／Ｔｆ制御部２では、Ｔｒ／Ｔｆ制御信号Ｓｃに従って、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒをビットレートに応じて遅くする制御が行われる。すなわち、Ｔｒ／Ｔｆ制御信号Ｓｃに従って電流源２Ａが制御されることで、積分素子２Ｃにおける入力信号ＤＡＴＡ＿ＩＮの立ち上がりの時定数がビットレートに応じて決定される。具体的には、ビットレートｆのときの立ち上がりの時定数τ３が、ビットレート４ｆのときの立ち上がりの時定数τ４の４倍（τ３＝４×τ４）になるように設定される。これにより、図２の上から２、５段目に示すようなビットレートに対応した電圧波形の信号が、Ｔｒ／Ｔｆ制御部２から波形整形部３に出力される。
【００２１】
そして、波形整形部３では、Ｔｒ／Ｔｆ制御部２からの信号の電圧レベルとしきい値電圧との比較が行われ、図２の上から３、６段目に示すような出力信号ＤＡＴＡ＿ＯＵＴが生成される。この出力信号ＤＡＴＡ＿ＯＵＴについては、パルス幅制御量（入力信号ＤＡＴＡ＿ＩＮのパルス幅に対して狭められる幅の割合）が各ビットレートで等しくなる、すなわち、図２においてｂ’／ａ’＝ｄ’／ｃ’となる。
【００２２】
このように本発明のパルス幅制御回路によれば、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆをビットレートに応じて制御するようにしたことで、ビットレートが変化した場合でも、パルス幅の調整量を一義的に決定することができるため、マルチビットレート化への対応が可能になる。
次に、上述した本発明によるパルス幅制御回路の各構成についての具体的な実施例を説明する。
【００２３】
図３は、Ｔｒ／Ｔｆ制御部の具体的な回路構成の一例を示す図である。
図３において、Ｔｒ／Ｔｆ制御部２は、例えば、電流源２Ａとして２個の電流源Ｉ１,Ｉ２を設け、ビット検出素子２ＢとしてＰチャネルＭＯＳＦＥＴｔｐ１およびＮチャネルＭＯＳＦＥＴｔｎ１を設け、積分素子２Ｃとして２個のＰチャネルＭＯＳＦＥＴｔｐ２,ｔｐ３および２個のＮチャネルＭＯＳＦＥＴｔｎ２,ｔｎ３を設けた簡単な回路構成である。
【００２４】
電流源Ｉ１は、一方の端子が電源Ｖに接続され、他方の端子がＮチャネルＭＯＳＦＥＴｔｎ１のドレイン端子に接続され、制御信号生成部１からのＴｒ／Ｔｆ制御信号Ｓｃに従って電流値が制御される。電流源Ｉ２は、一方の端子が接地され、他方の端子がＰチャネルＭＯＳＦＥＴｔｐ１のドレイン端子に接続され、制御信号生成部１からのＴｒ／Ｔｆ制御信号Ｓｃに従って電流値が制御される。具体的な電流源Ｉ１，Ｉ２としては、例えば、Ｔｒ／Ｔｆ制御信号Ｓｃとして所要の値の電流が制御信号生成部１から出力されるような場合、その制御信号生成部１からの電流を入力とするカレントミラー回路により構成することが可能である。
【００２５】
ビット検出素子２ＢとしてのＰチャネルＭＯＳＦＥＴｔｐ１は、ゲート端子がＴｒ／Ｔｆ制御部２の入力端子に接続され、ソース端子が電源Ｖに接続される。ＮチャネルＭＯＳＦＥＴｔｎ１は、ゲート端子がＴｒ／Ｔｆ制御部２の入力端子に接続され、ソース端子が接地される。
積分素子２ＣとしてのＰチャネルＭＯＳＦＥＴｔｐ２は、ドレイン端子およびゲート端子が電流源Ｉ２に接続され、ソース端子が電源Ｖに接続される。ＮチャネルＭＯＳＦＥＴｔｎ２は、ドレイン端子およびゲート端子が電流源Ｉ１に接続され、ソース端子が接地される。ＰチャネルＭＯＳＦＥＴｔｐ３は、ソース端子が電源Ｖに接続され、ゲート端子が電流源Ｉ２に接続され、ドレイン端子がＴｒ／Ｔｆ制御部２の出力端子に接続される。ＮチャネルＭＯＳＦＥＴｔｎ３は、ソース端子が接地され、ゲート端子が電流源Ｉ１に接続され、ドレイン端子がＴｒ／Ｔｆ制御部２の出力端子に接続される。
【００２６】
上記のような回路構成のＴｒ／Ｔｆ制御部２では、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒを制御するために電流源Ｉ２を調整し、立ち下がり時間Ｔｆを制御するために電流源Ｉ１を調整することになる。
具体的には、例えば図４の左側に示すように、電流源Ｉ１の電流値が十分に大きく、電流源Ｉ２の電流値が電流源Ｉ１の電流値よりも小さく設定されている場合（Ｉ１＞Ｉ２）には、積分素子２ＣにおけるＰチャネルＭＯＳＦＥＴｔｐ２の帯域が下がるため、入力信号ＤＡＴＡ＿ＩＮが“ＬＯＷ”から“ＨＩ”に変化したことがビット検出素子２Ｂで検出されると、ＰチャネルＭＯＳＦＥＴｔｐ２のドレイン点（Ａ点）が“ＬＯＷ”になるスピードが遅くなる。これにより、ＰチャネルＭＯＳＦＥＴｔｐ３がオンするスピードが遅くなるため、Ｔｒ／Ｔｆ制御部２の出力信号ＯＵＴが“ＨＩ”になるスピードが遅くなり、結果として、入力信号ＤＡＴＡ＿ＩＮよりも立ち上がり時間Ｔｒが遅い信号ＯＵＴが出力される。したがって、入力信号ＤＡＴＡ＿ＩＮの立ち上がりの時定数は電流源Ｉ２の電流値を調整することにより所望の値に設定されるようになる。
【００２７】
一方、図４の右側に示すように、電流源Ｉ２の電流値が十分に大きく、電流源Ｉ１の電流値が電流源Ｉ２の電流値よりも小さく設定されている場合（Ｉ１＜Ｉ２）には、積分素子２ＣにおけるＮチャネルＭＯＳＦＥＴｔｎ２の帯域が下がるため、入力信号ＤＡＴＡ＿ＩＮが“ＨＩ”から“ＬＯＷ”に変化したことがビット検出素子２Ｂで検出されると、ＮチャネルＭＯＳＦＥＴｔｎ２のドレイン点（Ｂ点）が“ＨＩ”になるスピードが遅くなる。これにより、ＮチャネルＭＯＳＦＥＴｔｎ３がオンするスピードが遅くなるため、Ｔｒ／Ｔｆ制御部２の出力信号ＯＵＴが“ＬＯＷ”になるスピードが遅くなり、結果として、入力信号ＤＡＴＡ＿ＩＮよりも立ち下がり時間Ｔｆが遅い信号ＯＵＴが出力される。したがって、入力信号ＤＡＴＡ＿ＩＮの立ち下がりの時定数は電流源Ｉ１の電流値を調整することにより所望の値に設定されるようになる。
【００２８】
ここで、上記図３に示したＴｒ／Ｔｆ制御部２のノイズ耐力を向上させた改良例について説明する。
図５は、ノイズ耐力の向上を図ったＴｒ／Ｔｆ制御部の具体的な回路構成の一例を示す図である。
図５のＴｒ／Ｔｆ制御部２’の構成が図３のＴｒ／Ｔｆ制御部２の構成と異なる点は、積分素子２Ｃについて、ＰチャネルＭＯＳＦＥＴｔｐ２’およびＮチャネルＭＯＳＦＥＴｔｎ２’を追加した点である。
【００２９】
ＰチャネルＭＯＳＦＥＴｔｐ２’は、ドレイン端子およびゲート端子がＰチャネルＭＯＳＦＥＴｔｐ２のソース端子に接続され、ソース端子が電源Ｖに接続される。ＮチャネルＭＯＳＦＥＴｔｎ２’は、ドレイン端子およびゲート端子がＮチャネルＭＯＳＦＥＴｔｎ２のソース端子に接続され、ソース端子が接地される。
上記のようなＴｒ／Ｔｆ制御部２’の基本的な動作は、前述した図３のＴｒ／Ｔｆ制御部２の場合と同様であるが、ＰチャネルＭＯＳＦＥＴｔｐ２’およびＮチャネルＭＯＳＦＥＴｔｎ２’を接続したことで、図６の上から２、３段目に示すようにＡ点およびＢ点における電圧信号の振幅が大きくなるため、電源ノイズおよびグランドノイズに対するＴｒ／Ｔｆ制御部２’の耐力が向上する。
【００３０】
次に、前述の図３に示したＴｒ／Ｔｆ制御部２について、Ｔｒ／Ｔｆ制御信号Ｓｃを基に２つの電流源Ｉ１,Ｉ２を同時に制御するようにした変形例を説明する。
図７は、上記Ｔｒ／Ｔｆ制御部の変形例についての具体的な回路構成を示す図である。
図７において、Ｔｒ／Ｔｆ制御部２”は、図３のＴｒ／Ｔｆ制御部２における電流源Ｉ１,Ｉ２に代えて、制御信号生成部１からのＴｒ／Ｔｆ制御信号Ｓｃを入力とする第１のカレントミラー回路を構成する２個のＰチャネルＭＯＳＦＥＴｔｐ４,ｔｐ５と、第１のカレントミラー回路の出力信号を入力とする第２のカレントミラー回路を構成する２個のＮチャネルＭＯＳＦＥＴｔｎ４,ｔｎ５と、電流源Ｉ３およびそれに接続するＮチャネルＭＯＳＦＥＴｔｎ６と、を設けたものである。上記以外の構成、すなわち、ビット検出素子２Ｂおよび積分素子２Ｃの各構成は、図３のＴｒ／Ｔｆ制御部２の場合と同様である。また、図５のＴｒ／Ｔｆ制御部２’の場合と同様であってもよい。
【００３１】
第１のカレントミラー回路を構成するＰチャネルＭＯＳＦＥＴｔｐ４は、ソース端子が電源Ｖに接続され、共通に接続されたドレイン端子およびゲート端子には、制御信号生成部１からのＴｒ／Ｔｆ制御信号Ｓｃが入力される。また、ＰチャネルＭＯＳＦＥＴｔｐ５は、ソース端子が電源Ｖに接続され、ゲート端子がＰチャネルＭＯＳＦＥＴｔｐ４のゲート端子に接続され、ドレイン端子が第２のカレントミラー回路に接続される。
【００３２】
第２のカレントミラー回路を構成するＮチャネルＭＯＳＦＥＴｔｎ４は、ソース端子が接地され、共通に接続されたドレイン端子およびゲート端子には、第１のカレントミラー回路からの電流が入力される。また、ＮチャネルＭＯＳＦＥＴｔｎ５は、ソース端子が接地され、ゲート端子がＮチャネルＭＯＳＦＥＴｔｎ４のゲート端子に接続され、ドレイン端子がビット検出素子２ＢのＰチャネルＭＯＳＦＥＴｔｐ１のドレイン端子に接続される。
【００３３】
電流源Ｉ３は、一方の端子が電源Ｖに接続され、他方の端子がＮチャネルＭＯＳＦＥＴｔｎ１,ｔｎ６の各ドレイン端子に接続される。ＮチャネルＭＯＳＦＥＴｔｎ６は、ゲート端子が第１のカレントミラー回路の出力、すなわち、ＰチャネルＭＯＳＦＥＴｔｐ５のドレイン端子に接続され、ソース端子が接地される。
このような構成のＴｒ／Ｔｆ制御部２”では、電流源Ｉ３およびＮチャネルＭＯＳＦＥＴｔｎ６が、図３のＴｒ／Ｔｆ制御部２における電流源Ｉ１に相当し、また、ＮチャネルＭＯＳＦＥＴｔｎ５（第２のカレントミラー回路から出力電流）が図３のＴｒ／Ｔｆ制御部２における電流源Ｉ２に相当することになる。
【００３４】
上記のＴｒ／Ｔｆ制御部２”では、制御信号生成部１からのＴｒ／Ｔｆ制御信号Ｓｃとして所要の値の電流が第１のカレントミラー回路に入力されることによって、図８に示すような関係に従って各部に電流が流れる。なお、図８の横軸は、Ｔｒ／Ｔｆ制御信号Ｓｃのレベル、すなわち、第１のカレントミラー回路に入力される電流値を表し、縦軸は、ＰチャネルＭＯＳＦＥＴｔｐ４を流れる電流Ｉａ、ＰチャネルＭＯＳＦＥＴｔｐ５を流れる電流Ｉｂ、ＮチャネルＭＯＳＦＥＴｔｎ６を流れる電流Ｉｄ、ＮチャネルＭＯＳＦＥＴｔｎ１のドレイン点を流れる電流Ｉ１およびＰチャネルＭＯＳＦＥＴｔｐ１のドレイン点を流れる電流Ｉ２をそれぞれ表している。この図８に示したように、Ｔｒ／Ｔｆ制御部２”では、１種類のＴｒ／Ｔｆ制御信号Ｓｃにより各電流Ｉ１,Ｉ２を同時に制御できるようになる。なお、パルス幅の具体的な制御方法は上述した場合と同様にして電流Ｉ１,Ｉ２の各値がビットレートに応じた所望の値になるように、Ｔｒ／Ｔｆ制御信号Ｓｃを適切に設定すればよい。
【００３５】
次に、Ｔｒ／Ｔｆ制御部の他の具体的な構成例について説明する。
図９は、Ｔｒ／Ｔｆ制御部の他の具体的な構成例を示す図である。
図９のＴｒ／Ｔｆ制御部２’’’は、電流源２ＡがＣＰＵ４からの信号によって制御される電流出力Ｄ／Ａコンバータ（ＩＤＡＣ）２１,２２により構成されるものである。ＣＰＵ４には、例えば、ＲＯＭまたは不揮発性メモリ等からなるメモリ４Ａと、周囲の温度を検出する温度センサ４Ｂとが接続されていて、外部から与えられるパルス幅制御情報、メモリ４Ａに記憶された情報および温度センサ４Ｂの検出結果に基づいて、各電流出力Ｄ／Ａコンバータ２１,２２を制御する信号がＣＰＵ４により生成される。したがって、本Ｔｒ／Ｔｆ制御部２’’’を用いる場合には、制御信号生成部１に相当する機能がＣＰＵ４並びにメモリ４Ａおよび温度センサ４ｂによって実現されることになる。なお、ビット検出素子２Ｂおよび積分素子２Ｃの各構成は、図３のＴｒ／Ｔｆ制御部２の場合と同様である。
【００３６】
上記のような構成のＴｒ／Ｔｆ制御部２’’’では、外部からのパルス幅制御情報および温度センサ４Ｂの検出結果に応じて、メモリ４Ａの記憶情報がＣＰＵ４によって読み出され、各電流出力Ｄ／Ａコンバータ２１,２２を制御する信号が生成される。具体的には、ＬＤの発振遅延時間とパルス幅制御情報の対応関係がメモリ４Ａに予め記憶されているとともに、ＬＤの温度特性情報として、ＬＤのしきい値電流Ｉｔｈ、変調電流Ｉｐおよびバイアス電流Ｉｂについての温度特性に関する情報がメモリ４Ａに予め記憶されていて、温度センサ４Ｂの検出結果に対応したＬＤの温度特性情報を用い上述の（１）式に従ってＬＤの発振遅延時間が計算され、該発振遅延時間とパルス幅制御情報の対応関係に基づいて、ビットレートに対応した立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆが実現されるように電流出力Ｄ／Ａコンバータ２１,２２の各電流値が制御される。そして、各電流出力Ｄ／Ａコンバータ２１,２２で発生する電流が、ＰチャネルＭＯＳＦＥＴｔｐ１およびＮチャネルＭＯＳＦＥＴｔｎ１の各ドレイン点を流れることで、上述した図３のＴｒ／Ｔｆ制御部２の場合と同様にして、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆが制御される。これにより、ＬＤの温度特性に応じたパルス幅の自動制御が実現できるようになる。
【００３７】
なお、上記図９に示した回路例では、電流出力Ｄ／Ａコンバータを用いる構成としたが、これ以外にも、例えばＣＰＵ４によって制御される電圧出力Ｄ／Ａコンバータを用い、該電圧出力Ｄ／Ａコンバータの出力電圧を電流に変換する回路を設けるようにしてもよい。また、外部からのパルス幅制御情報がＣＰＵ４に送られる構成としたが、パルス幅制御情報をメモリ４Ａに予め記憶させておくことも可能である。
【００３８】
次に、本発明によるパルス幅制御回路の波形整形部３として好適な回路構成について説明する。
図１０は、波形整形部３の具体的な回路構成例を列挙した図である。図１０（ａ）の回路構成は、Ｔｒ／Ｔｆ制御部２からの信号を入力とするｎ段構成のインバータにより波形整形部３を形成した一例である。このような波形整形部３では、偶数段構成のインバータが用いられる場合、波形整形部３の入力信号の立ち上がり時間Ｔｒが遅く、立ち下がり時間Ｔｆが速いとき、１段目のインバータを構成する例えばＮｃｈＭＯＳＦＥＴがオンするタイミングが遅くなるため、波形整形部３の出力信号の立ち上がりは、パルス幅制御回路の入力信号ＤＡＴＡ＿ＩＮの立ち上がりに比べ、立ち上がり時間Ｔｒが遅い分に回路遅延時間を加えた分だけ遅くなる。しかし、波形整形部３の出力信号の立ち下がりは、パルス幅制御回路の入力信号ＤＡＴＡ＿ＩＮの立ち下がりに比べ、回路遅延時間分の遅れしか無いため、結果として、波形整形部３の出力信号ＤＡＴＡ＿ＯＵＴはパルス幅制御回路の入力信号ＤＡＴＡ＿ＩＮに対してパルス幅が狭くなる。反対に、波形整形部３の入力信号の立ち上がり時間Ｔｒが速く、立ち下がり時間Ｔｆが遅いと、波形整形部３の出力信号ＤＡＴＡ＿ＯＵＴはパルス幅制御回路の入力信号ＤＡＴＡ＿ＩＮに対してパルス幅が広くなる。
【００３９】
また、図１０（ｂ）の回路構成は、Ｔｒ／Ｔｆ制御部２からの信号を正転（または反転）入力とし、定電圧源で発生するしきい値電圧を反転（または正転）入力とするコンパレータ（ＣＯＭＰ）により波形整形部３を形成した一例である。このような波形整形部３でも、前述したｎ段構成のインバータを用いて構成した場合と同様の作用効果が得られることになる。さらに、図１０（ｂ）の回路構成は、コンパレータに入力されるしきい値電圧を外部から調整可能な回路にしたものであり、このようにすることで、パルス幅の制御範囲をより一層広くすることが可能になる。
【００４０】
次に、本発明によるパルス幅制御回路の制御信号生成部１として好適な回路構成について説明する。
図１１は、制御信号生成部１の具体的な回路構成例を列挙した図である。図１１（ａ）の回路構成は、電源とグランドの間に直列に接続された定電流源１Ａおよび可変抵抗１Ｂと、一方の入力端子が定電流源１Ａおよび可変抵抗１Ｂの共通接続点に接続された演算増幅器１Ｃと、ゲート端子が演算増幅器１Ｃの出力端子に接続され、ソース端子が演算増幅器１Ｃの他方の入力端子に接続され、ドレイン端子が制御信号生成部１の出力端子に接続されたＮチャネルＭＯＳＦＥＴｔｎ７と、一方の端子がＮチャネルＭＯＳＦＥＴｔｎ７のソース端子に接続され、他方の端子が接地された抵抗１Ｄとを用いて制御信号生成部１を形成した一例である。このような制御信号生成部１では、パルス幅制御情報に応じて可変抵抗１Ｂの抵抗値を調整することにより、Ｔｒ／Ｔｆ制御信号Ｓｃとして出力される電流を所要の値に制御することができる。
【００４１】
また、図１１（ｂ）の回路構成は、上記の定電流源１Ａおよび可変抵抗１Ｂに代えて定電圧源１Ｅを設けるとともに、抵抗１Ｄを可変抵抗１Ｆに代えて制御信号生成部１を形成した一例である。このような制御信号生成部１では、パルス幅制御情報に応じて可変抵抗１Ｆの抵抗値を調整することにより、Ｔｒ／Ｔｆ制御信号Ｓｃとして出力される電流を所要の値に制御することができる。
【００４２】
なお、制御信号生成部１の具体的な回路例として、上述の図９に示したようなＣＰＵ４、メモリ４Ａおよび温度センサ４Ｂからなる構成を適用してもよい。この場合には、Ｔｒ／Ｔｆ制御部２の電流源２Ａとして電流出力Ｄ／Ａコンバータ等が用いられることは、上述した通りである。
また、図１１に示した各回路構成の制御信号生成部１について、温度情報を加味するようにした変形も可能である。具体的には、図１１（ａ）の回路構成では抵抗１Ｄに代えてサーミスタ等を設け、また、図１１（ｂ）の回路構成では、定電圧源１Ｅに代えて電源とグランドの間に直列に接続された定電流源およびサーミスタ等を設けることにより、周囲温度の変化に応じたＴｒ／Ｔｆ制御信号Ｓｃが生成されるようになる。さらに、上記サーミスタの代わりにダイオードを用いＶｆ特性を基に温度情報を取得することもできる。ダイオードを用いれば、制御信号生成部１の回路を集積化した場合でも、ＩＣ内部の温度をモニタすることが可能である。
【００４３】
また、上述の図１に示したパルス幅制御回路の基本構成に関する応用として、例えば図１２に示すようにＴｒ／Ｔｆ制御部２および波形整形部３を多段接続するようにして、入力信号ＤＡＴＡ＿ＩＮのパルス幅を段階的に調整するようにしてもよい。この場合、特にパルス幅を広く設定するときには、各段のＴｒ／Ｔｆ制御部２における帯域制限を小さく抑えることができるため、各段のノイズ耐力を向上させることができ、したがって、パルス幅制御回路全体のノイズ耐力の向上を図ることが可能である。また、各段におけるパルス幅の調整範囲を小さく抑えたことにより、各段におけるパターン効果を抑制することもできる。このようにＴｒ／Ｔｆ制御部２および波形整形部３を多段接続することによって、適用ビットレート範囲の拡大、パルス幅制御範囲の拡大、パターン効果の抑制、並びに電源およびグランドノイズ耐力の向上などといった効果を得ることが可能になる。
【００４４】
以上説明したように本発明のパルス幅制御回路によれば、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆの両方をビットレートに応じて可変制御するようにしたことで、マルチビットレート化への対応を容易に実現でき、さらに、Ｔｒ／Ｔｆ制御部２および波形整形部３を多段接続することで、ビットレート範囲をより広くすることができる。具体的には、５０Ｍ〜２．４Ｇｂｐｓ程度のビットレート範囲でパルス幅制御を行うことが可能である。また、本パルス幅制御回路は、従来のように波形整形部３におけるしきい値電圧（スライスレベル）を変化させてパルス幅を制御する方式ではなく、基本的に、入力信号ＤＡＴＡ＿ＩＮの立ち上がり時間Ｔｒ、立ち下がり時間Ｔｆを可変制御する方式であるため、電源ノイズやグランドノイズに対する耐力の向上を図ることができる。さらに、本パルス幅制御回路は、図１のＡ点における直流電圧が電源電圧に応じて変化し、ＰチャネルＭＯＳＦＥＴｔｎ３のオン／オフスピードが電源電圧により変化するため、出力信号ＤＡＴＡ＿ＯＵＴが電源電圧変動の影響を受け難くなる。したがって、従来の回路に比べて電源電圧変動によるパルス幅変動を抑制することができる。加えて、本パルス幅制御回路は数個のＭＯＳＦＥＴにより構成可能であるため、ＬＳＩのチップサイズに与える影響は少なく、チップ面積の削減およびコストダウンにも有効である。
【００４５】
産業上の利用可能性
本発明は、光通信などの分野において、発光素子の駆動回路に用いるデータ信号のパルス幅を制御する電気回路技術として、産業上の利用可能性が大である。
【図面の簡単な説明】
図１は、本発明のパルス幅制御回路の基本構成を示すブロック図である。
図２は、本発明のパルス幅制御回路の動作原理を説明する図である。
図３は、Ｔｒ／Ｔｆ制御部の具体的な回路構成の一例を示す図である。
図４は、図３のＴｒ／Ｔｆ制御部の動作を説明する図である。
図５は、ノイズ耐力の向上を図ったＴｒ／Ｔｆ制御部の具体的な回路構成の一例を示す図である。
図６は、図５のＴｒ／Ｔｆ制御部の動作を説明する図である。
図７は、図３のＴｒ／Ｔｆ制御部の変形例についての具体的な回路構成を示す図である。
図８は、図７のＴｒ／Ｔｆ制御部の各部における電流値の関係を示す図である。
図９は、Ｔｒ／Ｔｆ制御部の他の具体的な構成例を示す図である。
図１０は、波形整形部の具体的な回路構成例を列挙した図である。
図１１は、制御信号生成部の具体的な回路構成例を列挙した図である。
図１２は、図１の基本構成に関する応用として、Ｔｒ／Ｔｆ制御部および波形整形部を多段接続した場合の構成例を示す図である。
図１３は、従来のパルス幅制御回路の構成例を示した回路図である。
図１４は、従来のパルス幅制御回路の動作を説明する図である。
図１５は、従来のパルス幅制御回路がマルチビットレートへの対応が困難であるという点を説明する図である。
図１６は、従来のパルス幅制御回路がグランドノイズの影響を受け易いという点を説明する図である。
図１７は、従来のパルス幅制御回路が電源電圧変動の影響を受け易いという点を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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