(57)【特許請求の範囲】
【請求項１】
外部のバスラインに連結される出力端の負荷を感知する負荷感知回路と、
前記負荷感知回路の出力に応答して、ドライバーの電流容量の大きさが変更され駆動能力が変更されるバッファ回路とを具備し、
前記負荷感知回路は、前記出力端の負荷キャパシタと相異なる容量の複数個のキャパシタを含み、前記キャパシタを所定の電圧で充電した後、この充電された電圧を所定の時間放電し、放電後の前記キャパシタの最終電圧をお互いに比較して、その比較結果を前記バッファ回路に出力する手段を具備することを特徴とする半導体装置の出力バッファ。
【請求項２】
前記負荷感知回路は、
前記出力端に接続される第1キャパシタを含み、前記第1キャパシタを所定の電圧で充電した後、前記第1キャパシタに充電された電圧を所定の時間放電する第1充放電部と、
第2キャパシタを含み、前記第2キャパシタを前記所定の電圧で充電した後、前記第2キャパシタに充電された電圧を前記所定の時間放電する第2充放電部と、
第3キャパシタを含み、前記第3キャパシタを前記所定の電圧で充電した後、前記第3キャパシタに充電された電圧を前記所定の時間放電する第3充放電部と、
前記所定の時間後に前記第1キャパシタに充電された最終電圧と前記第2キャパシタに充電された最終電圧とを比較して、その比較結果を前記バッファ回路に出力する第1比較器と、
前記所定の時間後に前記第1キャパシタに充電された最終電圧と前記第3キャパシタに充電された最終電圧とを比較して、その比較結果を前記バッファ回路に出力する第2比較器とを具備することを特徴とする請求項1に記載の半導体装置の出力バッファ。
【請求項３】
前記第1キャパシタの容量は、前記出力端の負荷キャパシタの容量より小さなことを特徴とする請求項2に記載の半導体装置の出力バッファ。
【請求項４】
前記第2キャパシタの容量は、前記第3キャパシタの容量より小さなことを特徴とする請求項2に記載の半導体装置の出力バッファ。
【請求項５】
前記第1充放電部は、
前記所定の電圧が印加されるドレイン、第1制御信号が印加されるゲート、前記出力端に接続されるソースを有する第1NMOSトランジスタと、前記出力端に接続されるドレイン、第2制御信号が印加されるゲート、接地電圧が印加されるソースを有する第2NMOSトランジスタと、
前記出力端に接続されるドレイン、第3制御信号が印加されるゲートを有する第3NMOSトランジスタとをさらに具備し、
前記第1キャパシタは、一端が前記第3NMOSトランジスタのソースに接続され他端が接地電圧に接続されることを特徴とする請求項2に記載の半導体装置の出力バッファ。
【請求項６】
前記第2充放電部は、
前記所定の電圧が印加されるドレイン、第1制御信号が印加されるゲートを有する第4NMOSトランジスタと、
前記第4NMOSトランジスタのソースに接続されるドレイン、第2制御信号が印加されるゲート、接地電圧が印加されるソースを有する第5NMOSトランジスタと、
前記第4NMOSトランジスタのソースに接続されるドレイン、第3制御信号が印加されるゲートを有する第6NMOSトランジスタとをさらに具備し、
前記第2キャパシタは、一端が前記第6NMOSトランジスタのソースに接続され他端が接地電圧に接続されることを特徴とする請求項2に記載の半導体装置の出力バッファ。
【請求項７】
前記第3充放電部は、
前記所定の電圧が印加されるドレイン、第1制御信号が印加されるゲートを有する第7NMOSトランジスタと、
前記第7NMOSトランジスタのソースに接続されるドレイン、第2制御信号が印加されるゲート、接地電圧が印加されるソースを有する第8NMOSトランジスタと、
前記第7NMOSトランジスタのソースに接続されるドレイン、第3制御信号が印加されるゲートを有する第9NMOSトランジスタとをさらに具備し、
前記第3キャパシタは、一端が前記第9NMOSトランジスタのソースに接続され他端が接地電圧に接続されることを特徴とする請求項2に記載の半導体装置の出力バッファ。
【請求項８】
前記バッファ回路は、
前記出力端に接続され、第1出力信号に応答して前記出力端をプルアップするプルアップドライバーと、
前記出力端に接続され、第2出力信号に応答して前記出力端をプルダウンし、前記負荷感知回路の出力に応答して電流容量の大きさが変更され駆動能力が変更されるプルダウンドライバーとを具備することを特徴とする請求項1に記載の半導体装置の出力バッファ。
【請求項９】
前記プルダウンドライバーは、
前記出力端に接続され、前記第2出力信号のみに応答してターンオンまたはターンオフする第1プルダウンドライバーと、
前記出力端に接続され、前記第2出力信号及び前記負荷感知回路の出力に応答してターンオンまたはターンオフする複数個の第2プルダウンドライバーとを具備することを特徴とする請求項8に記載の半導体装置の出力バッファ。
【請求項１０】
前記第1プルダウンドライバーは、前記出力端と接地との間に並列連結され、ゲートには前記第2出力信号が印加される複数個のプルダウントランジスタを具備することを特徴とする請求項9に記載の半導体装置の出力バッファ。
【請求項１１】
前記第2プルダウンドライバーは、前記出力端と接地との間に並列連結され、ゲートには前記第2出力信号及び前記負荷感知回路の出力が論理組合された信号が印加される複数個のプルダウントランジスタを具備することを特徴とする請求項9に記載の半導体装置の出力バッファ。
【請求項１２】
外部のバスラインに出力バッファの出力端を介して連結される半導体装置であって、
前記出力バッファが、
外部のバスラインに連結される出力端の負荷を感知する負荷感知回路と、
前記負荷感知回路の出力に応答して、ドライバーの電流容量の大きさが変更され駆動能力が変更されるバッファ回路とを具備し、
前記負荷感知回路は、前記出力端の負荷キャパシタと相異なる容量の複数個のキャパシタを含み、前記キャパシタを所定の電圧で充電した後、この充電された電圧を所定の時間放電し、放電後の前記キャパシタの最終電圧をお互いに比較して、その比較結果を前記バッファ回路に出力する手段を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の出力バッファに係り、特に負荷適応型の低雑音出力バッファ及びそれを有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の出力バッファは、一般に規定の出力速度を満足すると共に負荷キャパシタンスの大きい出力端を駆動する必要があるので、電流容量が大きい。図1は、代表的な従来の出力バッファの回路図である。図1を参照すれば、従来の出力バッファは、プルアップドライバー111とプルダウンドライバー112、及び論理ゲート113乃至117を具備する。前記プルアップドライバー111は、外部のバスラインに連結される出力端OUTに接続され、論理ゲート114の出力信号に応答して前記出力端OUTをプルアップする。前記プルダウンドライバー112は前記出力端OUTに接続され、論理ゲート117の出力信号に応答して前記出力端OUTをプルダウンする。前記プルダウンドライバー112は比較的電流容量が大きく、その電流容量の大きさによって駆動能力が固定されている。
【０００３】
従って、前記従来の出力バッファでは動作電流の変化(di/dt)が非常に大きく、この動作電流の変化が前記出力端OUTに連結されるボンディングワイヤとパッケージの寄生インダクタンスにより雑音を発生する。結局、雑音と負荷キャパシタンスが結合して出力信号が発振して波形が崩れ、これによって出力速度が落ちる。また、雑音の値が前記出力バッファ回路の対雑音許容値を越える場合には、間違ったスイッチング等が発生して半導体装置の誤動作が起こる恐れがある。
【０００４】
特に、帯域幅を広げるために用いられるマルチビット半導体メモリ装置の場合には、同時スイッチングの雑音により前記のような問題点がさらに深刻になる。従って、出力バッファのスイッチング速度に対する条件を満足させながら雑音を減らすこと、即ちdi/dtの最大値を減らすことが必要である。
【０００５】
前記のような問題点を解決するための第１の方法が、"A 25ns 4Mbit CMOS SRAM with dynamic bit-line loads"、IEEE  J.Solid-State Circuits、vol. 24、pp.1213-1217、Oct.1989にMiyaji等により報告された。この第１の方法は、駆動初期には出力バッファのNMOSトランジスタのゲートに低い電圧を印加し、一定時間が過ぎた後は電源供給電圧を印加する方法である。第２の方法が、"Application specific CMOS output driver circuit design technique to reduce simultaneous switching noise"、IEEE J.Solid-State Circuits、vol.28、pp.1383-1388、Dec.1993にSenthinathan 等により報告された。この第２の方法は、出力バッファのNMOSトランジスタとPMOSトランジスタとを各々並列連結されたN個のトランジスタより構成し、各々のトランジスタがターンオンする時間を調節する方法である。また、第３の方法が、"Adjustable output driver with a self-recovering Vpp generator for a 4M×16DRAM"、IEEE J.Solid-State Circuits、vol.19、pp.308-310、Mar.1994にFurutani等により報告された。前記第３の方法は、出力の負荷条件によって外部で低速モードと高速モードを指定して、出力バッファの出力電流を調節する方法である。
【０００６】
【発明が解決しようとする課題】
ところが、前記第１及び第２の方法において、出力バッファが出力端に連結されているバスを駆動する場合には、バスの負荷条件をあらかじめ知ることができないので、各々の用途が制限されて多種の製品が必要になるし、また第３の方法のように外部で負荷条件を指定する場合には、追加のピンが必要となるという短所がある。
【０００７】
従って、本発明が達成しようとする技術的課題は、外部の負荷条件、即ち出力端の負荷を感知して自ら電流駆動能力が調節される負荷適応型の低雑音出力バッファ及びそれを有する半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記課題を達成するために本発明に係る出力バッファは、外部のバスラインに連結される出力端の負荷を感知する負荷感知回路と、前記負荷感知回路の出力に応答してドライバーの電流容量の大きさが変更され駆動能力が変更されるバッファ回路とを具備することを特徴とする。
【０００９】
前記負荷感知回路は、第1乃至第3充放電部と第1乃至第2比較器とを具備する。前記第1充放電部は、前記出力端に接続される第1キャパシタを含み、前記第1キャパシタを所定の電圧で充電した後、前記第1キャパシタに充電された電圧を所定の時間放電する。前記第2充放電部は、第2キャパシタを含み、前記第2キャパシタを前記所定の電圧で充電した後、前記第2キャパシタに充電された電圧を前記所定の時間放電する。前記第3充放電部は、第3キャパシタを含み、前記第3キャパシタを前記所定の電圧で充電した後、前記第3キャパシタに充電された電圧を前記所定の時間放電する。前記第1比較器は、前記所定の時間放電した後に前記第1キャパシタに充電されている最終電圧と前記第2キャパシタに充電されている最終電圧とを比較して、その比較結果を前記バッファ回路に出力する。前記第2比較器は、前記所定の時間放電した後に前記第1キャパシタに充電されている最終電圧と前記第3キャパシタに充電されている最終電圧とを比較して、その比較結果を前記バッファ回路に出力する。
【００１０】
ここで、前記第1キャパシタの容量は、前記出力端の負荷キャパシタの容量より小さく、前記第2キャパシタの容量は前記第3キャパシタの容量より小さい。
【００１１】
前記負荷感知回路は、必要に応じて4つ以上の充放電部と3つ以上の比較器を備える。
【００１２】
また、前記バッファ回路は、アップドライバーとプルダウンドライバーとを具備する。前記プルアップドライバーは、前記出力端に接続され、第1出力信号に応答して前記出力端をプルアップする。特に、前記プルダウンドライバーは、前記出力端に接続され、第2出力信号に応答して前記出力端をプルダウンし、前記負荷感知回路の出力に応答して電流容量の大きさが変更され駆動能力が変更される。
【００１３】
前記プルダウンドライバーは、前記出力端に接続され、前記第2出力信号のみに応答してターンオンまたはターンオフする第1プルダウンドライバーと、前記出力端に接続され、前記第2出力信号及び前記負荷感知回路の出力に応答してターンオンまたはターンオフする複数個の第2プルダウンドライバーとを具備する。
【００１４】
又、本発明の半導体装置は、外部のバスラインに出力バッファの出力端を介して連結される半導体装置であって、前記出力バッファが、外部のバスラインに連結される出力端の負荷を感知する負荷感知回路と、前記負荷感知回路の出力に応答して、ドライバーの電流容量の大きさが変更され駆動能力が変更されるバッファ回路とを具備することを特徴とする。
【００１５】
従って、前記本発明に係る出力バッファ及びそれを有する半導体装置は、外部負荷条件、即ち出力端の負荷を感知して自ら電流駆動能力が調節される長所がある。出力端の負荷の大きさによって電流駆動能力が適切に調節されるので、出力バッファの動作電流の変化(di/dt)が減少しこれに従って雑音が減る長所がある。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の望ましい実施の形態例をより詳細に説明する。
【００１７】
図２は、本実施の形態に係る半導体装置の出力バッファの構成例を示す回路図である。
【００１８】
図2を参照すれば、前記本実施の形態に係る出力バッファは、負荷感知回路210とバッファ回路230とを具備する。ここで、参照符号DBは出力データであり、参照符号ENは前記出力バッファに対するイネーブル信号であり、SUM,UO,DNは出力バッファに対する制御信号である。これらのデータ及び信号は、半導体装置の内部で発生されて後述の図５のタイミングで出力バッファに提供され、半導体装置内部から外部に出力バッファを介してデータが出力される。
【００１９】
前記負荷感知回路210は、外部のバスラインに連結される出力端OUTの負荷を第1及び第2制御信号UP、DNに応答して感知する。前記バッファ回路230は、前記負荷感知回路210の出力COUT1、COUT2に応答してドライバーの大きさが変更され、駆動能力が変更される。
【００２０】
さらに説明すれば、前記負荷感知回路210は、前記出力端OUTに接続されるキャパシタと相異なる容量の複数個のキャパシタを含み、前記キャパシタを所定の電圧で充電した後、この充電された電圧を所定の時間放電し、放電後に前記キャパシタの最終電圧をお互い比較して、その比較結果のCOUT1、COUT2を前記バッファ部230に出力する手段を具備する。前記負荷感知回路210の構成及び動作は、図3で詳細に説明する。
【００２１】
前記バッファ回路230は、プルアップドライバー231とプルダウンドライバー232、論理ゲート、即ちNORゲート233、NANDゲート236、及びインバータ234、235を具備する。
【００２２】
前記プルアップドライバー231は、ドレインが前記出力端OUTに接続されるPMOSトランジスタよりなり、第1出力信号S1に応答して前記出力端OUTをプルアップする。前記プルダウンドライバー232は、前記出力端OUTに接続され、第2出力信号S2に応答して前記出力端OUTをプルダウンし、前記負荷感知回路210の出力COUT1、COUT2に応答して大きさが変更され、駆動能力が変更される。
【００２３】
特に、前記プルダウンドライバー232は、前記出力端OUTに接続され、前記第2出力信号S2のみに応答してターンオンまたはターンオフする第1プルダウンドライバー21と、前記出力端OUTに接続され、前記第2出力信号S2及び前記負荷感知回路210の出力COUT1、COUT2に応答してターンオンまたはターンオフする複数個の第2プルダウンドライバー22、23、24とを具備する。ここで、前記第2プルダウンドライバー22は、前記第2出力信号S2及び前記負荷感知回路210の出力COUT1に応答してターンオンまたはターンオフし、一方、前記第2プルダウンドライバー23、24は、前記第2出力信号S2及び前記負荷感知回路210の出力COUT2に応答してターンオンまたはターンオフする。ここでは、前記第2プルダウンドライバーが3つの場合が示されているが、必要に応じて3つ以上になる場合もある。前記第1プルダウンドライバー21及び第2プルダウンドライバー22、23、24の構成及び動作は、図4で詳細に説明する。
【００２４】
図3は、図2に示す負荷感知回路の詳細回路図である。ここでは、相異なる容量の3つのキャパシタC1、C2、C3を含む場合が示されている。
【００２５】
図3を参照すれば、前記負荷感知回路は、第1充放電部310、第2充放電部330、第3充放電部350、第1比較器370、及び第2比較器390を具備する。
【００２６】
前記第1充放電部310は、第1乃至第3NMOSトランジスタM11、M12、M13と第1キャパシタC1を含んでなり、第1制御信号UP及び第3制御信号SAMに応答して前記第1キャパシタC1を所定の電圧、即ち電源供給電圧VDDで充電した後、第2制御信号DN及び前記第3制御信号SAMに応答して前記第1キャパシタC1に充電された電圧を所定の時間放電する。
前記第1NMOSトランジスタM11は、電源供給電圧VDDが印加されるドレインと、第1制御信号UPが印加されるゲート、及び前記出力端OUTに接続されるソースとを有する。前記第2NMOSトランジスタM12は、前記出力端OUTに接続されるドレインと、第2制御信号DNが印加されるゲート、及び接地電圧VSSが印加されるソースとを有する。前記第3NMOSトランジスタM13は、前記出力端OUTに接続されるドレインと、第3制御信号SAMが印加されるゲートとを有する。前記第1キャパシタC1の一端SOUTは前記第3NMOSトランジスタM13のソースに接続され、前記第1キャパシタC1の他端は接地電圧VSSに接続される。
【００２７】
前記第2充放電部330は、第4乃至第6NMOSトランジスタM31、M32、M33と第2キャパシタC2とを含んでなり、前記第1制御信号UP及び第3制御信号SAMに応答して前記第2キャパシタC2を電源供給電圧VDDで充電した後、前記第2制御信号DN及び前記第3制御信号SAMに応答して前記第2キャパシタC2に充電された電圧を所定の時間放電する。
【００２８】
前記第4NMOSトランジスタM31は、電源供給電圧VDDが印加されるドレインと、第1制御信号UPが印加されるゲートとを有する。前記第5NMOSトランジスタM32は、前記第4NMOSトランジスタM31のソースに接続されるドレインと、前記第2制御信号DNが印加されるゲート、及び接地電圧VSSが印加されるソースとを有する。前記第6NMOSトランジスタM33は、前記第4NMOSトランジスタM31のソースに接続されるドレインと、前記第3制御信号SAMが印加されるゲートとを有する。前記第2キャパシタC2の一端REF1は前記第6NMOSトランジスタM33のソースに接続され、前記第2キャパシタC2の他端は接地電圧VSSに接続される。
【００２９】
前記第3充放電部350は、第7乃至第9NMOSトランジスタM51、M52、M53と第3キャパシタC3とを含んでなり、前記第1制御信号UP及び第3制御信号SAMに応答して前記第3キャパシタC3を電源供給電圧VDDで充電した後、前記第2制御信号DN及び前記第3制御信号SAMに応答して前記第3キャパシタC3に充電された電圧を所定の時間放電する。
【００３０】
前記第7NMOSトランジスタM51は、電源供給電圧VDDが印加されるドレインと、第1制御信号UPが印加されるゲートとを有する。前記第8NMOSトランジスタM52は、前記第7NMOSトランジスタM51のソースに接続されるドレインと、前記第2制御信号DNが印加されるゲート、及び接地電圧VSSが印加されるソースとを有する。前記第9NMOSトランジスタM53は、前記第7NMOSトランジスタM51のソースに接続されるドレインと、前記第3制御信号SAMが印加されるゲートとを有する。前記第3キャパシタC3の一端REF2は前記第9NMOSトランジスタM53のソースに接続され、前記第3キャパシタC3の他端は接地電圧VSSに接続される。
【００３１】
特にここで、前記NMOSトランジスタM12、M32、M52の大きさは同一である。また、前記第1キャパシタC1の容量は、前記出力端OUTの負荷キャパシタCLの容量より十分に小さく、電荷をうまく保存できる程度の大きさを有する。前記第2キャパシタC2の容量は、前記第3キャパシタC3の容量より小さい。また、ここには、前記負荷感知回路が相異なる容量の3つのキャパシタC1、C2、C3を含む場合が示されているが、必要に応じて前記負荷感知回路に相異なる容量の3つ以上のキャパシタを設ければ、前記出力端OUTの多様な負荷に対処できる。
【００３２】
前記第1比較器370は、前記所定の時間放電した後に、前記第1キャパシタC1に充電されている最終電圧、即ち前記第1キャパシタC1の一端SOUTの電圧と、前記第2キャパシタC2に充電されている最終電圧、即ち前記第2キャパシタC2の一端REF1の電圧とを比較して、その比較結果のCOUT1を前記バッファ部230のプルダウンドライバー232に出力する。前記第2比較器390は、前記所定の時間放電した後に、前記第1キャパシタC1に充電されている最終電圧、即ち前記第1キャパシタC1の一端SOUTの電圧と、前記第3キャパシタC3に充電されている最終電圧、即ち前記第3キャパシタC3の一端REF2の電圧とを比較して、その比較結果のCOUT2を前記バッファ部230のプルダウンドライバー232に出力する。
【００３３】
図4は、図2に示す第1及び第2プルダウンドライバーの詳細回路図である。
【００３４】
図4を参照すれば、前記プルダウンドライバーは、第1入力信号dとして図2に示した前記第2出力信号S2を受信し、第2入力信号cとして前記負荷感知回路210の出力COUT1または出力COUT2を受信するNORゲート410と、前記出力端OUTと接地VSSとの間に並列連結され、ゲートには前記NORゲート410の出力が印加される複数個のプルダウントランジスタMD1、MD2、MD3とを具備する。ここでは、プルダウントランジスタが3つの場合が示されているが、必要に応じて3つ以上からなる場合もある。また、必要に応じて前記NORゲート410の出力と前記プルダウントランジスタMD2のゲートとの間に遅延器430が接続でき、前記遅延器430の出力と前記プルダウントランジスタMD3のゲートとの間に遅延器450が接続できる。この場合、前記遅延器430、450は駆動電流の増加／減少の傾斜を小さくする役割をする。
【００３５】
図5は、本実施の形態に係る出力バッファの動作タイミング図である。
【００３６】
図5の動作タイミング図を参照して、本実施の形態に係る出力バッファの動作を詳細に説明する。
【００３７】
半導体装置の動作初期に内部あるいは外部で発生するリセット信号RESETが論理"ハイ"になれば、これにより第1制御信号UPが論理"ハイ"になって、図3に示した負荷感知回路のNMOSトランジスタM11、M31、M51がターンオンする。またこの時、第3制御信号SAMが論理"ハイ"になって、前記負荷感知回路のNMOSトランジスタM13、M33、M53がターンオンする。これにより、前記負荷感知回路の第1乃至第3キャパシタC1、C2、C3が電源供給電圧VDDにより充電される。
【００３８】
その後、前記第1制御信号UPが論理"ロー"になり第2制御信号DNが論理"ハイ"になって、前記負荷感知回路のNMOSトランジスタM11、M31、M51がターンオフしNMOSトランジスタM12、M32、M52がターンオンする。これにより、前記第1乃至第3キャパシタC1、C2、C3は所定の時間ts、即ち前記第3制御信号SAMが論理"ロー"になるまでの間放電する。前記第3制御信号SAMが論理"ロー"になった後は、前記第1乃至第3キャパシタC1、C2、C3は放電を止めて電荷を保存し、前記第1乃至第3キャパシタC1、C2、C3の一端SOUT、REF1、REF2には所定の電圧が維持される。前記第1キャパシタC1は前記出力端OUTの負荷キャパシタCLと並列連結されているので、前記第1キャパシタC1の充放電は前記負荷キャパシタCLの充放電と共になされる。
【００３９】
この時、前記出力端OUTの負荷キャパシタCLの容量値（実際には第1キャパシタC1との和であるが、上述のように十分に小さいので無視できる）が前記第2キャパシタC2の容量値より小さな場合には、前記第1キャパシタC1の一端SOUTの電圧は前記第2キャパシタC2の一端REF1の電圧より小さくなる。また、前記第2キャパシタC2の容量は前記第3キャパシタC3の容量より小さいので、前記第1キャパシタC1の一端SOUTの電圧は前記第3キャパシタC3の一端REF2の電圧より小さくなる。これにより、前記第1比較器370の出力COUT1及び前記第2比較器390の出力COUT2は共に論理"ハイ"になる。その結果、図2に示した第2プルダウンドライバー22、23、24が常にターンオフする。即ち、第2プルダウンドライバー22、23、24のプルダウントランジスタMDが全てターンオフする。従って、前記出力端OUTの負荷キャパシタCLの容量値が前記第2キャパシタC2の容量値より小さな場合には、本実施の形態に係る出力バッファの駆動能力は、図2に示した第1プルダウンドライバー21により決まる。
【００４０】
前記出力端OUTの負荷キャパシタCLの値が前記第2キャパシタC2の値より大きく前記第3キャパシタC3の値より小さな場合には、前記第1キャパシタC1の一端SOUTの電圧は前記第2キャパシタC2の一端REF1の電圧より大きくなり、前記第3キャパシタC3の一端REF2の電圧より小さくなる。これにより、前記第1比較器370の出力COUT1は論理"ロー"になり前記第2比較器390の出力COUT2は論理"ハイ"になる。その結果、図2に示した第2プルダウンドライバー23、24が常にターンオフする。即ち、第2プルダウンドライバー23、24のプルダウントランジスタMDが全てターンオフする。従って、前記出力端OUTの負荷キャパシタCLの値が前記第2キャパシタC2の値より大きく前記第3キャパシタC3の値より小さな場合には、本実施の形態に係る出力バッファの駆動能力は、図2に示した第1プルダウンドライバー21及び第2プルダウンドライバー22により決まる。
【００４１】
前記出力端OUTの負荷キャパシタCLの値が前記第3キャパシタC3の値より大きい場合には、前記第1キャパシタC1の一端SOUTの電圧は前記第2キャパシタC2の一端REF1の電圧及び前記第3キャパシタC3の一端REF2の電圧より大きくなる。これにより、前記第1比較器370の出力COUT1及び前記第2比較器390の出力COUT2は共に論理"ロー"になる。その結果、図2に示した第2プルダウンドライバー22、23、24は、前記第2出力信号S2のみに応答してターンオンまたはターンオフする。従って、前記出力端OUTの負荷キャパシタCLの値が前記第3キャパシタC3の値より大きい場合には、本実施の形態に係る出力バッファの駆動能力は、図2に示した第1プルダウンドライバー21及び第2プルダウンドライバー22、23、24により決まる。
【００４２】
前述したように、本実施の形態に係る出力バッファは、外部負荷条件、即ち出力端の負荷を感知して自ら電流駆動能力が調節できる長所がある。よって、出力端の負荷の大きさにより電流駆動能力が適切に調節されるので、出力バッファの動作電流の変化(di/dt)が減少して雑音が減る長所がある。
【００４３】
以下に、本実施の形態の図２の出力バッファの具体例による接地雑音の測定結果を、従来の出力バッファの測定結果と比較して示す。ここでは、第1キャパシタC1の容量を1pF、第2キャパシタC2の容量を2.5pF、第3キャパシタC3の容量を5pFとし、接地雑音としては、図１及び図２のそれぞれの出力バッファが形成された半導体装置をパッケージングして、パッケージの接地ピンの両端の電圧を測定した。
【００４４】
図6Aは、出力端の負荷が10PFの時の、図1に示した従来の出力バッファの接地VSS雑音に対する測定波形図であり、図6Bは、出力端の負荷が10PFの時の、図2に示した本実施の形態に係る出力バッファの接地VSS雑音に対する測定波形図である。
【００４５】
図7Aは、出力端の負荷が100PFの時の、図1に示した従来の出力バッファの接地雑音に対する測定波形図であり、図7Bは、出力端の負荷が100PFの時の、図2に示した本実施の形態に係る出力バッファの接地雑音に対する測定波形図である。
【００４６】
前記測定波形図を調べると、同じ負荷条件において本実施の形態に係る出力バッファの接地雑音が従来の技術に比べて非常に小さなことが分かる。
【００４７】
以上のように、本発明を一実施の形態例を挙げて限定的に説明したが、これに限らず、本発明の思想の範囲内で当該分野の通常の知識を有する者によって本願発明に対する各種変形が可能である。
【００４８】
【発明の効果】
前述したように、本発明に係る出力バッファは、外部負荷条件、即ち出力端の負荷を感知して自ら電流駆動能力が調節できる長所がある。よって、出力端の負荷の大きさにより電流駆動能力が適切に調節されるので、出力バッファの動作電流の変化(di/dt)が減少して雑音が減る長所がある。
【図面の簡単な説明】
【図１】従来の出力バッファの回路図である。
【図２】本実施の形態に係る出力バッファの回路図である。
【図３】図2に示す負荷感知回路の詳細回路図である。
【図４】図2に示す第1及び第2プルダウンドライバーの詳細回路図である。
【図５】本実施の形態に係る出力バッファの動作タイミング図である。
【図６Ａ】出力端の負荷が10PFの時の、図1に示す従来の出力バッファの接地(VSS)雑音に対する測定波形図である。
【図６Ｂ】出力端の負荷が10PFの時の、図2に示す本実施の形態に係る出力バッファの接地(VSS)雑音に対する測定波形図である。
【図７Ａ】出力端の負荷が100PFの時の、図1に示す従来の出力バッファの接地(VSS)雑音に対する測定波形図である。
【図７Ｂ】出力端の負荷が100PFの時の、図2に示す本実施の形態に係る出力バッファの接地(VSS)雑音に対する測定波形図である。
【符号の説明】
21  第1プルダウンドライバー
22、23、24  第2プルダウンドライバー
210  負荷感知回路
230  バッファ回路
231  プルアップドライバー
232  プルダウンドライバー
233  NORゲート
234、235  インバータ
236  NANDゲート
DB  出力データ
EN  イネーブル信号
OUT  出力端
UP、DN  第1、第2制御信号
COUT1、COUT2  出力
S1、S2  第1、第2出力信号
【図１】
0003825202.tif 000002
【図２】
0003825202.tif 000003
【図３】
0003825202.tif 000004
【図４】
0003825202.tif 000005
【図５】
0003825202.tif 000006
【図６Ａ】
0003825202.tif 000007
【図６Ｂ】
0003825202.tif 000008
【図７Ａ】
0003825202.tif 000009
【図７Ｂ】
0003825202.tif 000010