(57)【特許請求の範囲】
【請求項１】
複数のＩ／Ｏセルを並列配置してなるＩ／Ｏグループを複数個、前記Ｉ／Ｏセルの並列配置方向と直交する向きに、一列に配置してなるＩ／Ｏグループ列をチップ周辺部領域に備え、
最上層のパッド形成面のチップ周辺部領域において、前記Ｉ／Ｏグループを構成するＩ／Ｏの個数及び配置に応じて、前記Ｉ／Ｏグループ列の真上、及び、前記Ｉ／Ｏグループ列の一側もしくは両側に、前記Ｉ／Ｏグループを構成する各Ｉ／Ｏセルとそれぞれ電気的に接続される信号パッドを備え、
前記パッド形成面において、前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセル用電源パッドが、前記Ｉ／Ｏグループ列の前記信号パッドの配置領域よりもチップ内側の領域に設けられている、ことを特徴とするフリップチップ型半導体装置。
【請求項２】
前記Ｉ／Ｏセルの並列配置方向と直交する向きが、前記チップ周辺部の外縁のチップ辺と直交する向きと一致している、ことを特徴とする請求項１記載のフリップチップ型半導体装置。
【請求項３】
チップ周辺部領域に、１個のＩ／Ｏセル、又は、複数個のＩ／Ｏセルを並列配置してなるＩ／Ｏグループを、１つ又は複数個配列してなるＩ／Ｏセル配列（「Ｉ／Ｏグループ列」という）を備え、前記Ｉ／Ｏグループ列は、チップの一辺と直交する方向に配置されており、
最上層のパッド形成面のチップ周辺部領域において、前記Ｉ／Ｏグループ列の各Ｉ／Ｏセルとそれぞれ電気的に接続される信号パッドを備え、
前記パッド形成面において前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセル用電源パッドが、前記Ｉ／Ｏセル配列の信号パッドの配置領域よりも、チップ内側の領域に設けられている、
ことを特徴とするフリップチップ型半導体装置。
【請求項４】
前記信号パッドが、前記パッド形成面のチップ周辺部において、前記Ｉ／Ｏグループを構成するＩ／Ｏの個数及び配置に応じて、前記Ｉ／Ｏグループ列の真上と、前記Ｉ／Ｏグループの一側又は両側に配置されている、ことを特徴とする請求項３記載のフリップチップ型半導体装置。
【請求項５】
前記チップ周辺部領域において前記Ｉ／Ｏグループ列の間の領域が、内部領域として利用可能とされている、ことを特徴とする請求項１乃至４のいずれか一に記載のフリップチップ型半導体装置。
【請求項６】
前記Ｉ／Ｏグループに含まれる複数のＩ／Ｏセルの個数が、チップ全体のＩ／Ｏグループについて、同一とされている、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項７】
前記Ｉ／Ｏグループに含まれる複数のＩ／Ｏセルの個数が互いに異なるＩ／Ｏグループを有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項８】
前記Ｉ／Ｏグループを構成する互いに並置される複数のＩ／Ｏセルの配置において、隣り合うＩ／Ｏセル間に所定の間隔が設けられている少なくとも二つのＩ／Ｏセルを含むＩ／Ｏグループを有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項９】
前記Ｉ／Ｏグループを構成する互いに並置される複数のＩ／Ｏセルの配置において、配置の中心に対して左右の一側、両側対称、又は左右非対称に配置されているＩ／Ｏセルを含むＩ／Ｏグループを有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１０】
前記Ｉ／Ｏグループ列を構成する複数のＩ／Ｏグループの個数が、チップ全体で同一とされている、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１１】
前記Ｉ／Ｏグループ列に含まれる複数のＩ／Ｏグループの個数が互いに異なるＩ／Ｏグループ列を有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１２】
前記Ｉ／Ｏグループ列において、列方向に沿って、一のＩ／Ｏグループと隣りのＩ／Ｏグループの配置領域が隣接している、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１３】
前記Ｉ／Ｏグループ列において、列方向に沿って、一のＩ／Ｏグループと隣りのＩ／Ｏグループの配置領域の間に、所定の間隔が設けられており、前記間隔は、内部領域の通過配線領域とされる、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１４】
前記Ｉ／Ｏグループ列において、Ｉ／Ｏグループが、間引きされており、間引きされた領域は、内部領域又はその配線領域とされる、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１５】
前記Ｉ／Ｏセル用電源パッドの配置位置よりもチップ内側の領域に、１個のＩ／Ｏセル、又は、複数のＩ／ＯセルよりなるＩ／Ｏグループを１つ又は複数個配列してなるＩ／Ｏセル配列（「Ｉ／Ｏグループ列」という）を備えた、ことを特徴とする請求項１又は３記載のフリップチップ型半導体装置。
【請求項１６】
前記Ｉ／Ｏグループ列同士の間隔が、パッドピッチ間隔に従って、固定値に設定されている、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１７】
隣のＩ／Ｏグループ列との間に、少なくとも１つのＩ／Ｏグループ列が間引きされた間隔に相当する分の間隔が設けられているＩ／Ｏグループ列を有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項１８】
前記間隔には、前記Ｉ／Ｏグループ列のＩ／Ｏセルへの電源を、前記Ｉ／Ｏグループ列の長手方向から直交する方向から給電する配線が設けられることを特徴とする請求項１７記載のフリップチップ型半導体装置。
【請求項１９】
前記Ｉ／Ｏグループ列同士の間隔として、固定のパッドピッチ間隔よりも幅広の間隔が設けられているＩ／Ｏグループ列を有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項２０】
前記Ｉ／Ｏグループ列の長手方向に沿った前記間隔には前記I／Ｏセル用電源パッドにビアを介して接続される幅広の給電配線が設けられる、ことを特徴とする請求項１９記載のフリップチップ型半導体装置。
【請求項２１】
前記パッド形成面において、前記Ｉ／Ｏグループ列の両側又は一側に配置される信号パッドが前記Ｉ／Ｏグループ列の長手方向に間引きされている信号パッド列を有する、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項２２】
複数の前記Ｉ／Ｏセル用電源パッドが、前記パッド形成面において、前記チップ周辺部の信号パッドよりもチップ内側領域において矩形をなす辺上に配置される、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項２３】
複数の前記Ｉ／Ｏセル用電源パッドが、前記パッド形成面において、チップ周辺部やチップコーナー部に設けられる内部領域のセルを囲む形状に配置される、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項２４】
前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへの給電線のパタンが、内部領域の内部セルへの給電線のパタンが配線される層において、前記内部セルへの給電線のパタンと混在して設けられている、ことを特徴とする請求項１乃至３のいずれか一に記載のフリップチップ型半導体装置。
【請求項２５】
電源強化構成として、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへの給電線を幅広とする構成、Ｉ／Ｏセル間に間隔を設けてその間に給電線パタンを通す構成、前記Ｉ／Ｏグループ列間の間隔を広げ前記Ｉ／Ｏグループ列の長手方向と直交する方向からＩ／Ｏセルに給電する構成の少なくともいずれか一つの構成をとり、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへ給電線の配線抵抗の縮減する、ことを特徴とする請求項１乃至３のいずれか一記載のフリップチップ型半導体装置。
【請求項２６】
チップ周辺部領域に、Ｉ／Ｏセルを配置してなるＩ／Ｏグループを、４段縦積みに配列してなるＩ／Ｏグループ列を、チップ周辺部の外縁をなすチップ辺と直交する向きに配置し、チップ辺側から、真中にＩ／Ｏセル１個の１番目のＩ／Ｏグループと、両側にＩ／Ｏセル２個の２番目のＩ／Ｏグループと、真中と両側に計３個のＩ／Ｏセルを有する第３、４番目のＩ／Ｏグループと、を備え、
最上層のパッド形成面のチップ周辺部領域において、前記Ｉ／Ｏグループ列の上、及び、前記Ｉ／Ｏグループ列の両側の計３列に、前記Ｉ／Ｏグループを構成する、真中、両側の各Ｉ／Ｏセルとそれぞれ電気的に接続される信号パッド列を備え、
前記Ｉ／Ｏグループ列の上に対応する中央列の信号パッドは、チップ辺側からチップ内側に、第１のパッド、空き、第２のパッド、第３のパッドと配置され、Ｉ／Ｏグループ列の両側の列に対応する信号パッドは、チップ辺側からチップ内側に、前記２番目のＩ／Ｏグループに対応する位置から、第１、第２、第３のパッドが配置されている、ことを特徴とするフリップチップ型半導体装置。
【請求項２７】
前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセル用電源パッドが、前記パッド形成面において、信号パッドよりもチップ内側に設けられている、ことを特徴とする請求項２６記載のフリップチップ型半導体装置。
【請求項２８】
表面が、前記チップのパッド形成面と対向し、前記パッド形成面のパッドと接合されるパッドを有し、裏面に電極を有する、パッケージ基板が、前記パッド形成面の信号パッド列に対応する信号パッド列を有し、
前記パッケージ基板の表面において、中央列及び両側列の第１の信号パッドには、チップ辺側に引き出しパタンが配線接続され、
中央列及び両側列の各列の第２、第３の信号パッドの引き出しパタンは、前記第１の信号パッドの引き出しパタンに対して、一方の側に、二本並列に引き出される、ことを特徴とする請求項２６又は２７記載のフリップチップ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ型半導体装置に関し、特に、チップがフェースダウンで接続される多層配線板（「パッケージ基板」ともいう）の層数低減に有効な半導体装置に関する。
【０００２】
【従来の技術】
フリップチップ型半導体装置は、例えば、１０００ピン以上等多ピン化する半導体集積回路や、消費電力の大きい半導体集積回路において、高速でインターフェイスする応用（アプリケーション）に用いられている。
【０００３】
このような、フリップチップ型半導体装置は、一般的に、特性を優先した上でコストの低減が図られることになるが、他のタイプの半導体装置に比べ、このフリップチップ型半導体装置を使ったシステムのトータルコストは、依然高価である。このコストは、フリップチップ型半導体装置が持つ優れた電源供給能力やピン数などの機能の代償ということもできる。
【０００４】
しかしながら、近年、半導体集積回路に求められる性能の向上や、システムの性能（高機能、動作周波数の高速化）が急激に向上しており、このため、フリップチップ型半導体装置の需要件数が増加し、その生産量（ボリューム）も増加している。
【０００５】
また、システムの急激な性能向上にしたがい、求められるトータルコストも急激に低下し、性能とコストを両立させることが要求されている。
【０００６】
かかる要請に応えるために、例えば、特開平０５−２６７３０２号公報には、Ｉ／Ｏをチップ周辺用と内部領域配置用で形状を工夫し、チップ内のレイアウトを効率よく行う装置として、図１７に示すようなレイアウトの半導体装置が提案されている。すなわち、エリア電極構成を有する半導体装置１７１において、大きさの異なるＩ／Ｏセルを半導体装置に混在させて配置するに際し、寸法の大きなＩ／Ｏセル１７６を電極形成領域１８０の周辺部に配置し、寸法の小さいＩ／Ｏセル１７４をエリア電極内部１８１に配置することで、等間隔で均一な電極配置を有するとともに多ピン化に対応している。図１７において、１７３は、電極形成領域の外周に配置されている電極、１８２はゲートアレイ、１７５はロジックセルである。なお、図１７に示した従来の半導体装置は、Ｉ／Ｏセル用電源パッドを信号用パッドより内側に設ける構成は有していない。
【０００７】
このため、フリップチップ型半導体装置を実装するパッケージ基板（表面でＬＳＩチップのパッド形成面の全面に形成されたパッドと接続し、裏面に電極を有する多層基板）の配線層数を減少することはできず、チップコストは同等であるが、システムのトータルコストを低減することはできない。
【０００８】
さらには、Ｉ／ＯセルとＩ／Ｏセル用電源を接続する配線を引き回すための領域として、内部領域用の配線領域を確保することが難しい場合もある。Ｉ／ＯセルとＩ／Ｏ用電源との関係を考慮した配置構成を有していないためである。
【０００９】
また例えば、特開２０００−１００９５５号公報には、Ｉ／Ｏセルとパッドの位置関係を工夫しチップ内のレイアウトを効率よく行うために、図１８に示すような半導体装置が提案されている。図１８において、１９１はＬＳＩチップ、１９２はＩ／Ｏセル、１９３は内部領域、１９４はコーナーセル、１９５はパッドである。Ｉ／Ｏセルからパッドへの接続をＩ／Ｏセル複数個１組の共通引き出しパタンを用いて行い、ＬＳＩチップ上の各辺のＩ／Ｏセルアレイ数を、共通引出しパタンで引き出されるＩ／Ｏセルの組の整数倍とした半導体集積回路装置において、共通引出しパタンで引き出されるＩ／Ｏセルアレイの長さを、フリップチップ用パッドの配列ピッチと同一とし、共通引出しパタンで引き出し対象となるＩ／Ｏセルアレイの中心線の交点、及び交点の外側では引き出しに必要な数だけ等間隔のピッチ上にパッドを配置し、共通引出しパタンで引き出されるＩ／Ｏセルアレイの長さをフリップチップ用パッドの配列ピッチと同一とした半導体集積回路装置が提案されている。Ｉ／Ｏセル用電源パッドを信号用パッドよりも内側に設ける構成を有していない。
【００１０】
このため、フリップチップ型半導体装置を実装する基板の配線層数を減少出来ず、チップコストは同等であるが、システムのトータルコストを抑制することはできない。またＩ／ＯセルとＩ／Ｏセル用電源との関係を考慮した構成を有していないため、Ｉ／ＯセルとＩ／Ｏセル用電源を接続する配線が内部領域用の配線領域を確保しづらい、という問題もある。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、性能の向上とシステムのトータルコストの低減を同時に達成するフリップチップ型半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、チップ周辺部領域に複数のＩ／Ｏセルを並列配置して構成したＩ／Ｏグループを縦積配置（Ｉ／Ｏセルを並列配置方向と直交する向きに配置）してなるＩ／Ｏグループ列を、前記チップ周辺部外縁のチップ辺と直交する向きに配置し、最上層のパッド形成面の周辺部領域において、前記Ｉ／Ｏグループの列の上、及び、前記Ｉ／Ｏグループの列の両側に、前記Ｉ／Ｏグループを構成する各Ｉ／Ｏセルとそれぞれ電気的に接続される信号パッドを備えている。
【００１３】
本発明においては、前記パッド形成面において、前記Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセル用電源パッドが、前記Ｉ／Ｏグループ列の前記信号パッドの配置領域よりもチップ内側の領域に設けられている。
【００１４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明のフリップチップ型半導体装置は、その好ましい一実施の形態において、図１を参照すると、チップ周辺部領域に、複数のＩ／Ｏセル(Ｉ／Ｏ回路)２１、２２、２３を並列配置してなるＩ／Ｏグループ２を、Ｉ／Ｏセルの並列配置方向と直交する向きに（縦積みに）、複数個配列してなるＩ／Ｏグループ列をチップの辺と直交する向きに配置し、最上層のパッド形成面のチップ周辺部領域において、Ｉ／ＯグループをなすＩ／Ｏセルの個数と配置に応じて、Ｉ／Ｏグループ列の上、及び、前記Ｉ／Ｏグループ列の一側、又は両側に、前記Ｉ／Ｏグループを構成する各Ｉ／Ｏセル２１、２２、２３とそれぞれ電気的に接続される信号パッド３１、３２、３３を備えている。
【００１５】
本発明は、その好ましい一実施の形態において、パッド形成面において、Ｉ／Ｏセルに電源を供給するためのＩ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ／Ｏセル用電源（ＶＳＳ）パッド１１が、Ｉ／Ｏグループ列の信号パッドの配置領域よりも、チップ内側の領域に設けられている。
【００１６】
本発明は、その好ましい一実施の形態において、Ｉ／Ｏセル用電源（ＶＤＤ）パッド１２、Ｉ／Ｏセル用電源（ＶＳＳ）パッド１１のパッド形成面における配置形態は、チップ周辺部の信号パッドよりもチップ内側において矩形の辺として配置される。あるいは、Ｉ／Ｏセル用電源パッドのパッド形成面における配置形態は、チップ周辺部、チップコーナー部に設けられる内部領域のセル（図１２のコーナーセル２１５）を囲む形状としてもよい。
【００１７】
本発明の実施の形態においては各種変形が可能である。Ｉ／Ｏグループをなす複数のＩ／Ｏセルの個数は、チップ全体で同一の値に統一してもよいし、可変としてもよい。
【００１８】
Ｉ／Ｏグループをなす複数のＩ／Ｏセルにおいて、隣接させず、Ｉ／Ｏセル間に所定の間隔を設けらるようにしてもよい。
【００１９】
Ｉ／Ｏグループが、前記Ｉ／Ｏグループ構成する互いに並置される複数のＩ／Ｏセルの配置として、配置の中心に対して左右の一側、両側対称、又は左右非対称に配置されている構成としてもよい。
【００２０】
Ｉ／Ｏグループ列をなす複数のＩ／Ｏグループの個数は、チップ全体で同一としてもよいし、可変としてもよい。
【００２１】
さらに、一のＩ／Ｏグループと隣りのＩ／Ｏグループの配置領域が隣接しているか、所定の間隔が設けられており、前記間隔は、内部領域の配線領域とする構成としてもよい。
【００２２】
前記Ｉ／Ｏグループ列においてＩ／Ｏグループを間引きし、間引きされた領域は、内部領域の配線領域とする構成としてもよい。
【００２３】
Ｉ／Ｏグループ列同士の間隔は、パッドピッチ間隔に従って固定値に設定されている構成のほか、隣のＩ／Ｏグループ列とは、所定個数のパッドピッチ以上の間隔が設けられたＩ／Ｏグループ列を有する構成としてもよい。
【００２４】
さらに隣のＩ／Ｏグループ列との間隔として、固定のパッドピッチ間隔よりも幅広の間隔が設けられているＩ／Ｏグループ列を有する構成としてもよい。
【００２５】
また、Ｉ／Ｏグループ列の両側又は一側に配置される前記信号パッドが前記Ｉ／Ｏグループ列の長手方向に沿って間引きされている構成としてもよい。かかる構成により、信号パッドの引き出し線を同一層で配線することができ、パッケージ基板の層数の抑制に貢献する。
【００２６】
本発明において、給電線の配線抵抗の低減等を図る電源強化策として、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへの給電線を幅広とする、Ｉ／Ｏセル間に間隔を設けてその間に給電線を通す、前記Ｉ／Ｏグループ列間の間隔を広げ前記Ｉ／Ｏグループ列の長手方向と直交する方向からＩ／Ｏセルに給電する構成をとるか、あるいは、前記Ｉ／Ｏセル用電源パッドからＩ／Ｏセルへの給電線のパタンが、内部領域のセルへの給電線のパタンが配線される層において混在して設けられている構成とされる。
【００２７】
チップ周辺部領域に、Ｉ／Ｏセルを配置してなるＩ／Ｏグループを、４段縦積みに配列してなるＩ／Ｏグループ列を、チップ周辺部の外縁をなすチップ辺と直交する向きに配置し、チップ辺側から、真中にＩ／Ｏセル１個の１番目のＩ／Ｏグループ（図１３の２1）と、両側にＩ／Ｏセル２個の２番目のＩ／Ｏグループ（図１３の２2）と、真中と両側に計３個のＩ／Ｏセルを有する第３、４番目のＩ／Ｏグループ（図１３の２3、２4）と、を備え、最上層のパッド形成面のチップ周辺部領域において、前記Ｉ／Ｏグループ列の上、及び、前記Ｉ／Ｏグループ列の両側の計３列に、前記Ｉ／Ｏグループを構成する、真中、両側の各Ｉ／Ｏセルとそれぞれ電気的に接続される信号パッド列を備え、前記Ｉ／Ｏグループ列の上に対応する中央列の信号パッドは、チップ辺側からチップ内側に、第１のパッド、空き、第２のパッド、第３のパッドと配置され、Ｉ／Ｏグループ列の両側の列に対応する信号パッドは、チップ辺側からチップ内側に、前記２番目のＩ／Ｏグループ（図１３の２2）に対応する位置から、第１、第２、第３のパッドが配置されており、表面がチップのパッド形成面と対向し、前記パッド形成面のパッドと接合されるパッドを有し、裏面に電極を有するパッケージ基板は、前記パッド形成面のＩ／Ｏグループの中央列に対応する信号パッド列（図１３の４２3、４２2、４２1）と、Ｉ／Ｏグループの両側列に対応する信号パッド列（図１３の４３3、４３2、４３1と、４１3、４１2、４１1）を有し、前記パッケージ基板の表面において、中央列及び両側列の第１の信号パッド（図１３の４２3、４２2、４１3）は、チップ辺側に引き出しパタン（図１３の５２3、５３3、５１3）が配線接続され、中央列及び両側列の各列の第２、第３の信号パッドの引き出しパタンは、前記第１の信号パッドの引き出しパタン（図１３の５２3、５３3、５１3）に対して、一方の側に、二本並列（図１３の５２1と５２2、５３1と５３2、５１1と５１2）に引き出される。かかる構成により、パッケージ基板の層数の増加を抑制することができる。
【００２８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２９】
図１（ａ）は、本発明の一実施例をなすフリップチップ型半導体装置の最上層面のパタンを示す図であり、図１（ｂ）は、その部分拡大図である。図１に示すように、チップ上の最上位層に接続用パッドを有するフリップチップにおいて、複数のＩ／Ｏセル２１、２２、２３を隣接させたＩ／Ｏグループ２を、複数個一列に、チップの辺に対して垂直方向にチップ周辺に配置し、最上層のパッド形成面には、各Ｉ／Ｏグループ２を構成するＩ／Ｏセル２１、２２、２３と接続する信号用パッド３１、３２、３３を、Ｉ／Ｏグループ２の右側、Ｉ／Ｏグループ２の直上、Ｉ／Ｏグループ２の左側に配置し、Ｉ／Ｏセル２１と、信号用パッド３１、Ｉ／Ｏセル２２と信号用パッド３２、Ｉ／Ｏ２３セルと信号用パッド３３がそれぞれ接続されている。なお、Ｉ／Ｏセルは、出力ドライバ回路及び／又は入力バッファ回路(入出力回路の場合には入出力制御回路)を備えてセルよりなり、Ｉ／Ｏ回路ともいう。
【００３０】
Ｉ／Ｏセルに電源を供給する電源用（ＶＤＤ、ＶＳＳ）パッド１２、１１は、信号用パッドよりも、チップの内側に配置されている。なお、電源用（ＶＤＤ）パッド１２は矩形形状（横２行、縦２列）に配置されており、電源用（ＶＤＤ）パッド１２の内周に、電源用ＶＳＳパッド１１が矩形形状に配置されている。また電源用（ＶＳＳ）パッド１３と電源用（ＶＤＤ）パッド１４とは、チップ内面（電源用ＶＳＳパッド１１の内周）で、千鳥状のパタンで配置されている。なお、本発明において、電源パッドの配置パタンはかかる構成にのみ限定されるものでないことは勿論である。
【００３１】
図１に示したように、信号用パッドよりも内側に電源用パッド１１、１２、１３、１４を設けるというパッド配置は、フリップチップ型半導体装置を実装した際に、チップ周辺領域において信号配線の妨げになる電源接続のビア（Ｖｉａ）が無くなる。本実施例におけるＩ／Ｏセルの配置は、内部領域を、例えば内部領域のマクロ等が内側の内部領域と孤立して配置されることなく、チップ周辺領域においても、Ｉ／Ｏセル配置領域以外の全てを、内部領域として確保することができる。
【００３２】
本実施例のＩ／Ｏセルの配置構造は、 信号用パッドよりもチップ内部に電源用パッド１１、１２、１３、１４を設けるパッド配置構造に対応させる場合、各Ｉ／Ｏから信号ＰＡＤまでの配線長や、各Ｉ／Ｏセルから電源パッドまでの配線長が短くなり、これらの配線長による、デバイス特性（ＤＣ特性、ＡＣ特性）の劣化を抑制することができる。
【００３３】
このため、フリップチップ半導体装置のチップを実装するパッケージ基板（多層基板）の信号配線用の配線層数を減少させることができ、製造コストを抑え、特性を劣化させる事なく、Ｉ／Ｏ配置部分以外の全てを内部領域に出来るという効果が得られる。
【００３４】
本実施例は、チップ周辺にＩ／Ｏグループの列を配置し、パッド形成面ではＩ／Ｏグループの列の上、及び両側に信号パッドを配置し、電源用パッドが信号用パッドより内側となり、電源ビアの影響による信号配線の制約を解消し、チップのパッド形成面に一面で接続され、信号、電源端子をパッケージ外部に引き出すための電極を他面に有するパッケージ基板の配線層数を抑制している。
【００３５】
パッケージ基板の配線層数の抑制作用について以下に説明する。図２は、チップ周辺部に電源パッドを備えた場合におけるパッケージ基板の配線層数の増加を説明するための図であり、パッケージ基板のパタンの一部を模式的に示す説明図である。４１、４２、４３、４４は、信号パッドを示しており、４６は電源パッドである。例えば、チップ最上層のパッド形成面の電源パッドを、信号パッドと同様に、チップ周辺部に設けた場合、表面でチップのパッド形成面のパッドに接続されるパッドを有し、裏面に電極を有する多層のパッケージ基板においては、図２に示すように、電源パッド４６のパタンあるいはビアの存在等により信号パッド４４1の引き出しパタンＡ−Ｂを、該信号パッド４４1が形成される最上層で配線することができず、これを迂回するために、信号パッドの引き出しパタンをビアを介して例えば一層の下の層のパタンで引き回すことになり、基板表面側の構成に対応して、基板裏面側でも、一層分、必要となる。
【００３６】
これに対して、本実施例によれば、チップ周辺部に、Ｉ／Ｏセルに電源を供給するための電源パッドは存在せず、パッケージ基板のチップ形成面のパッドと接続するパッド及び引き出しパタンが形成される面における信号パッドのパターニングの自由度が増加する。
【００３７】
図１３（ｂ）は、図１３（ａ）のパッド形成面と対向するパッケージ基板のチップ周辺部の部分拡大図である。図１３（ｂ）に示したように、Ｉ／Ｏセル真中１個のＩ／Ｏグループ２1、Ｉ／Ｏセル両側２個のＩ／Ｏグループ２2、Ｉ／Ｏセル３個のＩ／Ｏグループ２3、Ｉ／Ｏセル３個からなるＩ／Ｏグループ２4の４段縦積み構成のＩ／Ｏグループ列に対して、Ｉ／Ｏグループ列の上に対応する中央列（第２列）の信号パッド４２1〜４２3は、チップ外側から、第１のパッド、空き、第２のパッド、第３のパッドとパッドピッチ間隔で配置され、Ｉ／Ｏグループ列の両側に対応する両側列（第１、第３列）の信号パッド４１1〜４４3、４３1〜４３3は、チップ外側から内側に２番目のＩ／Ｏグループ２2に対応する位置から、第１、第２、第３のパッドがパッドピッチ間隔で配置され、第１乃至第３の各列の第１の信号パッド４１3、４２3、４３3には引き出しパタン５１3、５２3、５３3がそれぞれ配線接続され、第１乃至第３列の各列の第２、第３の信号パッドの引き出しパタンは、第１の信号パッド４１3、４２3、４３3の引き出し線５１3、５２3、５３3に対して一方の側（図１３では上側）に二本並列に取り出される（図１３の５１1と５１2、５２1と５２2、５３1と５３2）。
【００３８】
このように、チップ周辺部に電源パッド、ビアが設けられていないため、パッケージ基板表面のパッド４１1〜４４3、４２1〜４２3、４３1〜４３3等の引き出しパタンパッド５１1〜５１3、５２1〜５２3、５３1〜５３3は、迂回することなく並列に引き出されており、それぞれ所定の位置のビアで下層に接続され、パッケージ裏面の電極に接続される。信号パタンを電源ビア迂回のための別の層で引き回して配線することが不要とされ、６層のパッケージ基板の層数を２層減少させて、４層に低減することが出来る。
【００３９】
また、図３に示すように、本発明の一実施例においては、内部領域を分離することなく、かつＩ／Ｏグループ配置領域２０１以外を全て内部領域として確保することができる。チップ周辺部において、Ｉ／Ｏグループ配置領域２０１の間の領域２０２等にマクロセル等を配置することができる。
【００４０】
本発明の一実施例の作用効果について説明する。
【００４１】
実装するパッケージ基板の配線総数を減らすことが出来、基板の製造コストを低減することが出来る。電源パッドが信号パッドよりもチップ内側に配置されており、パッケージ基板の信号パッドに接続するパッドからのパタンの引き出しの自由度が増加し、例えば６層のパッケージ基板の層数を２層減少させて、４層に低減することが出来る。
【００４２】
Ｉ／Ｏ配置領域以外の全てを内部領域に出来、チップ内に無駄な領域が生じない。つまりチップサイズの増大を抑止し、チップの製造コストを抑止低減することが出来る。
【００４３】
例えば全体で９６１個のパッドが並ぶチップ（図１ではパッド総数は９６１個）において、比較例として、図１１に示すようにチップ周辺にＩＯセルを配置し、内部領域２０２をチップ周辺のＩＯセルの内側に設ける構成の場合、無駄な領域が４３２個分生じ、チップ面積における内部領域の占める割合が半減する。このため、パッド総数を９６１個とした場合、チップサイズは本実施例のほぼ２倍となる。
【００４４】
パッケージ基板の層数の抑制と、チップサイズの縮減を実現した上で、信号パッドとＩ／Ｏセル間の信号配線長（配線抵抗）の増大を抑止して、デバイスの特性劣化を抑制しており、さらに、電源強化対策等（給電線の抵抗成分の低減等）の特性劣化を無くす対策も打ちやすく、コストと性能の両立が可能である。
【００４５】
チップ周辺部にＩ／Ｏセルを設けた比較例として、チップ周辺にＩ／Ｏセルを並置したタイプ（比較例１、図１０）、電源パッド下にＩ／Ｏセルを並べたタイプ（比較例２）について、本実施例と比較して以下に説明する。
【００４６】
本実施例と比較例１、２とも、電源パッドは、信号パッドよりもチップ内側に設ける構成とされているため、パッケージ基板の層数の抑制が可能とされ、製造コストの点では、いずれも良好である。
【００４７】
［各Ｉ／Ｏセルから信号パッドまでの距離］
まず、各Ｉ／Ｏセルから信号パッドまでの距離について説明する。
【００４８】
本実施例では、図４に示すように、各Ｉ／Ｏセルから信号パッドまでの距離は、０〜１パッドピッチ（パッド間のピッチ）である。０ピッチは、パッド３２と直下のＩ／Ｏセル２２の配線（ビアホールで接続される）、１ピッチ以内は、パッド３１、３３と、両側のＩ／Ｏセル２１、３３の配線である。なお、電源（ＶＤＤ）パッド１２は信号パッド列よりもチップ内側に配置されており、電源（ＶＳＳ）パッド１１は電源（ＶＤＤ）パッド１２よりもチップ内側に配置されている。
【００４９】
チップ周辺にＩ／Ｏセルを一列に並置した比較例１では、図５に示すように、各Ｉ／Ｏセルから信号パッドまでの距離は、０．５〜２．５パッドピッチ（パッド間のピッチ）である。
【００５０】
電源パッド列の下にＩ／Ｏセルを一列（チップ辺に平行）に並べた比較例２では、図６に示すように、各Ｉ／Ｏセルから信号パッドまでの距離は、０．５〜３．５パッドピッチ（パッド間のピッチ）である。
【００５１】
［各Ｉ／Ｏセルから電源パッドまでの距離］
次に、各Ｉ／Ｏセルから電源パッドまでの距離について説明する。
【００５２】
本実施例では、図７に示すように、各Ｉ／Ｏセルから電源パッド１２までの距離は、０．５〜３．５パッドピッチ（パッド間のピッチ）である。
【００５３】
比較例１では、図８に示すように、各Ｉ／Ｏセルから電源パッドまでの距離は３．５パッドピッチ（パッド間のピッチ）である。
【００５４】
比較例２では、図９に示すように、各Ｉ／Ｏセルから電源パッドまでの距離は、０．５パッドピッチ（パッド間のピッチ）である。
【００５５】
［チップ製造コスト（内部領域の大きさ）］
次にチップ製造コスト（内部領域の大きさ：チップサイズの縮減）について説明する。
【００５６】
本発明の実施例では、図３に示したように、チップ周辺部においてもＩＯセル配置領域以外は、内部領域として利用することができる。
【００５７】
比較例１では、図１０に示すように、チップ周辺のＩ／Ｏ配置領域の内側が内部領域として利用される。
【００５８】
比較例２では、図１１に示すように、チップ周辺の電源パッド配置領域の内側が内部領域として利用されるが、その面積は、本発明のものに較べて小さい。
【００５９】
本実施例と比較例１、２との比較結果を表１にまとめておく。
【００６０】
【表１】
0003825252.tif 000002
【００６１】
本発明の実施例は、上記した構成以外にも、各種変形が可能である。図１、図１２乃至図１６を参照して、変形例について以下に説明する。
【００６２】
［Ｉ／Ｏグループの構成方法］
Ｉ／ＯセルのＩ／Ｏグループの構成方法について、前記実施例では、基本構成として、３つのＩ／Ｏセル２１、２２、２３を隣接並置させる構成を例示したが、これ以外にもいくつかの変形が実施可能である。
【００６３】
例えば、Ｉ／Ｏグループは１つのＩ／Ｏセルよりなる構成を含んでもよい（図１３の１１１参照）。例えばシリアルビット入出力等、高速信号の入出力を行うＩ／Ｏセルは一つとし、これにより、隣接セルとの間の容量結合等による、クロックトーク等を回避することができる。
【００６４】
またＩ／Ｏグループを、複数のＩ／Ｏセルを並列配置して構成する場合、Ｉ／Ｏセルの個数は奇数（例えば１つ、３つ）以外に、偶数であってもよい。図１３の１１２は、Ｉ／Ｏグループは、４つのＩ／Ｏセルからなるものを示している。
【００６５】
Ｉ／Ｏグループを構成するＩ／Ｏセルの隣接数は、チップ全体で共通とした場合、構成が容易化する。図１では、全てのＩ／Ｏグループは、３つのＩ／Ｏセルよりなり統一されている。あるいは、Ｉ／Ｏグループを構成するＩ／Ｏセルの隣接数を、チップ上で不統一であり、多様な要求に対応可能としてもよい。図１３では、Ｉ／Ｏグループを構成するＩ／Ｏセルの数は、１１１では１つ、１１４では２つ、１１３では３つ、１１２では４つと不統一である。
【００６６】
またＩ／Ｏグループを構成するＩ／Ｏセルの隣接間隔がない構成(図１、図１３の１２１)としてもよいし、Ｉ／Ｏセルの間に隣接間隔を設けてもよい。例えば図１４に示すように、Ｉ／Ｏセル２１と２２、Ｉ／Ｏセル２２と２３の間に隣接間隔６１、６２を設け、電源配線領域としてもよい。
【００６７】
Ｉ／Ｏグループを構成するＩ／Ｏセルの数として、中心（Ｉ／Ｏグループ列が配置される列方向の中心）を基準に右側だけ（図１３の１３１）、あるいは左側（図１３の１３２）だけに設ける構成としてもよいし、左右の隣接数が異なる構成であってもよい（図１３の１１２）。
【００６８】
［Ｉ／Ｏグループの配置方法］
本発明の実施例におけるＩ／Ｏグループの配置方法の各種変形例について説明する。
【００６９】
［Ｉ／Ｏグループの数］
チップ周辺部にチップの辺と直交する向きに一列に配置されている複数のＩ／Ｏグループ（図１２の２１２）のほかに、単数（孤立）したものを含んでもよい（図１２の２１１）。
【００７０】
Ｉ／Ｏグループ列を構成するＩ／Ｏグループ２の個数は、図１に示したように、チップ上で統一（図１では４個）としてもよいし、あるいは、１列を構成するＩ／Ｏグループの個数不統一であってもよい。１列あたりのＩ／Ｏグループの数は、図１２の２１１はＩ／Ｏグループ１個、２１２は４個であり、大規模マクロブロック２１５が、パッド形成面の下層に配置される。大規模マクロを配置する際に内部領域の形状を変更することが可能となる。
【００７１】
［Ｉ／Ｏグループの間隔］
Ｉ／Ｏグループの配列においてＩ／Ｏグループの間隔を設けない場合、Ｉ／Ｏ配置領域を小さくすることができる。図１５のＩ／ＯグループのＩ／Ｏセル２２と１段上のＩ／Ｏグループ２２２は、Ｉ／Ｏグループの配列の長手方向に間隔が設けられていない。図１５のＩ／Ｏグループ２２４と２２５は、Ｉ／Ｏグループの配列の長手方向に間隔が設けられいる。Ｉ／Ｏグループ２２４と２２５の間は、内部領域を接続する通過配線領域として用いることができる。
【００７２】
図１２の２２３に示したように、Ｉ／Ｏグループ列は、配列方向（チップ辺と直交する方向）において、その間隔を間引く構成としてもよい。この場合も、間引きされた領域は、内部領域を接続する配線領域として用いることができる。
【００７３】
［Ｉ／Ｏグループの位置］
本発明の実施例においては、チップ周辺部に配置されるＩ／Ｏグループを、図１に示したように、Ｉ／Ｏセル用電源パッド１２よりも外側（チップ辺側）に配置することで、パッケージ基板の層数の抑制を図ることができる。
【００７４】
しかしながら、図１３の３０１に示したように、Ｉ／Ｏグループは、Ｉ／Ｏセル用電源パッド１２、１１よりチップ内側に配置する含む構成としてもよい。パッケージ基板の配線層数は少し増えるが信号数を増やすことができる。またチップ中央に配置されるＩ／Ｏグループを含んでもよい。
【００７５】
Ｉ／Ｏグループはチップ周辺に配置されるが、チップの四辺の周辺に配置する構成に限定されず、いずれか一辺に沿ったチップ周辺に配置する構成としてもよい。
【００７６】
［Ｉ／Ｏグループ列の配置］
Ｉ／Ｏグループ列の配置間隔は、図１に示したように、パッドピッチに依存した位置で規定される固定間隔であってもよいし、固定パッドピッチで、Ｉ／Ｏセル用の電源が多電源（３．３Ｖ系、２．５Ｖ系等）の場合、その分離部分で、１パッド列分間を空ける構成としてもよい。
【００７７】
例えば図１２のＩ／Ｏグループ列２１２間は間隔４１２あけられている。Ｉ／Ｏグループ列２１２間の間隔を利用して、Ｉ／Ｏグループ列２１２のＩ／Ｏセルへの電源供給を横方向から供給する構成としてもよい。こうすることで、給電パタンの長さを減少させることができる。あるいは、給電パタン（図１６の４１４）通過用にＩ／Ｏグループ列間の配置間隔を広げる構成としてもよい（図１６の４１３）。
【００７８】
［信号パッド］
信号パッドは、Ｉ／Ｏセルに対応して設けられており、図１２、図１３の５１１に示すように、対応するＩ／Ｏセルが存在しない場合、信号パッドを間引く構成としてもよい。Ｉ／Ｏグループ列の両側又は一側に配置される信号パッドが、Ｉ／Ｏグループ列の長手方向に沿って間引きされることで、パタン基板の層数を抑制することができる。すなわち、信号パッドの間引きに対応したパッケージ基板の表面の信号引出しパタンは、図１３に示したように、下層に迂回させることなく、同一層（最上層）から全ての引き出し配線を引き出すことができる。
【００７９】
パッド形成面における電源パッドの配置の全体の形状は、図１に示したように矩形（四角形）とされているが、図１２に示すように、チップのコーナーなどにマクロ２１５を配置しそれを囲む形（図１２の電源パッド５１２）とする場合など、多角形としてしてもよい。
【００８０】
［Ｉ／Ｏセルのサイズ］
Ｉ／Ｏセルのサイズは、図１、図１３、図１４に示したように、信号パッド以下であっても、図１５の２２に示したように、信号パッド以上のサイズ（高さ、幅）であってもよい。Ｉ／Ｏセルに要求される駆動能力に応じたマクロが適宜選択され、Ｉ／Ｏセルのサイズが決定される。
【００８１】
[Ｉ／Ｏセルの給電方法]
Ｉ／Ｏセルに電源を供給する給電方法として、図１４に示したように、Ｉ／Ｏセル間に間隔６１、６２を設けて、給電パタン配線領域とするというように、最上位層のパッド形成面で給電パタンの強化を行う構成としてもよいし、図１６に示したように、Ｉ／Ｏグループ列間の幅を広げて電源強化領域４１３を設け、その間に給電パタン４１４を配置する構成とすることで、電源強化を行ってもよい。Ｉ／ＯセルのＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのソースと電源ＶＤＤ間の配線抵抗(インピーダンス成分)、ＮチャネルＭＯＳトランジスタのソースと電源ＶＳＳ間の配線抵抗を小さくすることができる。
【００８２】
あるいは、Ｉ／Ｏセルに電源を供給する給電パタンを、パッド形成面の下位層で、内部領域のマクロセルに電源を供給するための給電パタンと同一層で共存した形で配線する構成としてもよい。
【００８３】
さらに、図１等に示した構成は、Ｉ／Ｏグループの列の端部からチップ内側に離間した位置に電源パッド１２、１１が設けられているが、電源パッドからの給電を、図１２の領域４１２（Ｉ／Ｏグループ列が間引かれた領域）等において、Ｉ／Ｏグループ列２１２の横方向から供給するようにしてもよい。この場合、給電線の長さが減少し電源強化を図ることができる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、Ｉ／Ｏセル用電源パッドをチップ周辺の信号パッドよりもチップ内側に設ける構成としたことにより、パッケージ基板の層数を減らすことが可能とされており、コストを低減することができるという効果を奏する。
【００８５】
また本発明によれば、Ｉ／Ｏグループ列以外の領域を内部領域として利用することができ、デッドスペースを縮減し、チップサイズの縮減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のチップのパッド形成面（図１（ａ））とその部分拡大図（図１（ｂ））を示す図である。
【図２】本発明の一実施例を説明するための図であり、パッケージ基板のパタンを示す図である。
【図３】本発明の一実施例におけるチップサイズと内部領域の関係を示す図である。
【図４】本発明の一実施例におけるＩＯセルと信号パッドの距離を説明する図である。
【図５】比較例１におけるＩＯセルと信号パッドの距離を説明する図である。
【図６】比較例２におけるＩＯセルと信号パッドの距離を説明する図である。
【図７】本発明の一実施例におけるＩＯセルと電源パッドの距離を説明する図である。
【図８】比較例１におけるＩＯセルと電源パッドの距離を説明する図である。
【図９】比較例２におけるＩＯセルと電源パッドの距離を説明する図である。
【図１０】比較例１におけるチップサイズと内部領域の関係を示す図である。
【図１１】比較例２におけるチップサイズと内部領域の関係を示す図である。
【図１２】本発明の一実施例の変形例を示す図である。
【図１３】本発明の一実施例のチップのパッド形成面（図１３（ａ））と対応するパッケージ基板のパタン（図１３（ｂ））を示す図である。
【図１４】本発明の一実施例の変形例を示す図である。
【図１５】本発明の一実施例の変形例を示す図である。
【図１６】本発明の一実施例の変形例を示す図である。
【図１７】従来の半導体装置の構成を示す図である。
【図１８】従来の半導体装置の構成を示す図である。
【符号の説明】
１  フリップチップ型半導体装置
２  Ｉ／Ｏグループ
１１  Ｉ／Ｏ用電源（ＶＳＳ）パッド
１２  Ｉ／Ｏ用電源（ＶＤＤ）パッド
１３  内部用電源（ＶＳＳ）パッド
１４  内部用電源（ＶＤＤ）パッド
２０  Ｉ／Ｏセル
２１、２２、２３  Ｉ／Ｏセル
３１、３２、３３  信号パッド
４１〜４３  信号パッド
５１〜５３  引き出しパタン
６１、６２  間隔
１１１〜１１４  Ｉ／Ｏグループ
１２１、１３１、１３２  Ｉ／Ｏグループ列
１７１  半導体装置
１７３  電極形成領域の外周に配置されている電極
１７４  寸法の小さいＩ／Ｏセル
１７５  ロジックセル
１７６  寸法の大きなＩ／Ｏセル
１８０  電極形成領域
１８１  エリア電極内部
１８２  ゲートアレイ
１９１  ＬＳＩチップ
１９２  Ｉ／Ｏセル
１９３  内部領域
１９４  コーナーセル
１９５  パッド
２０１  Ｉ／Ｏグループ領域
２０２  内部領域
２１１  Ｉ／Ｏグループ
２１２  Ｉ／Ｏグループ列
２１５  大規模マクロ
２２３  Ｉ／Ｏグループ
２２５  Ｉ／Ｏグループ
３０１  電源パッド
４１２  Ｉ／Ｏグループ列の間引き領域
４１３  間隔
４１４、４１５  給電パタン
５１１  間隔
５１２  電源パッド
【図１】
0003825252.tif 000003
【図２】
0003825252.tif 000004
【図３】
0003825252.tif 000005
【図４】
0003825252.tif 000006
【図５】
0003825252.tif 000007
【図６】
0003825252.tif 000008
【図７】
0003825252.tif 000009
【図８】
0003825252.tif 000010
【図９】
0003825252.tif 000011
【図１０】
0003825252.tif 000012
【図１１】
0003825252.tif 000013
【図１２】
0003825252.tif 000014
【図１３】
0003825252.tif 000015
【図１４】
0003825252.tif 000016
【図１５】
0003825252.tif 000017
【図１６】
0003825252.tif 000018
【図１７】
0003825252.tif 000019
【図１８】
0003825252.tif 000020