(57)【特許請求の範囲】
【請求項１】
シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み方法において、
前記転送データとストローブ信号の内容が一致状態のときには、セット又はリセット動作する第１素子を動作させ、
前記転送データとストローブ信号の内容が不一致状態のときには、セット又はリセット動作する第２素子を動作させ、
その第１素子と第２素子の状態から転送データの内容を取り込むようにしたデータ取り込み方法。
【請求項２】
シリアル転送される転送データと、該データの一致状態と不一致状態とを示すストローブ信号とを用いて前記転送データの内容を取り込むデータ取り込み方法において、
前記転送データとストローブ信号との第１の状態に基づいて第１素子をリセット状態とし該第１素子から該転送データを出力させ、
前記転送データと前記ストローブ信号との第２の状態に基づいて第１素子をセット状態とし該第１素子から該転送データを出力させ、
前記転送データと前記ストローブ信号との第３の状態に基づいて第２素子をリセット状態とし該第２素子から該転送データを出力させ、
前記転送データと前記ストローブ信号との第４の状態に基づいて第２素子をセット状態とし該第２素子から該転送データを出力させるデータ取り込み方法。
【請求項３】
シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み回路において、
前記転送データとストローブ信号を入力し、両内容が一致状態か不一致状態を判別するデコーダと、
前記デコーダが一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう第１素子と、
前記デコーダが不一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう第２素子と
を備えたデータ取り込み回路。
【請求項４】
シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み回路において、
前記転送データとストローブ信号を入力し、両内容が一致状態か不一致状態を判別するデコーダと、
前記デコーダが一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう複数個の第１素子と、
前記デコーダが不一致状態と判別し、その判別結果に基づいてセット又はリット動作を行なう複数個の第２素子と
前記複数個の第１素子の中からセット又はリセット動作させるための第１素子を指定する第１ライトポインタと、
前記複数個の第２素子の中からセット又はリセット動作させるための第２素子を指定する第２ライトポインタと、
前記複数個の第１素子の中からセット又はリセット状態を読み出すための第１素子を指定する第１リードポインタと、
前記複数個の第２素子の中からセット又はリセット状態を読み出すための第２素子を指定する第２リードポインタと
を備えたデータ取り込み回路。
【請求項５】
請求項４に記載のデータ取り込み回路において、
前記第１ライトポインタは、前記デコーダが一致状態と判別した判別動作回数をカウントし、そのカウント値に基づいてセット又はリセット動作させるための第１素子が指定されるものであり、
前記第２ライトポインタは、前記デコーダが不一致状態と判別した判別動作数をカウントし、そのカウント値に基づいてセット又はリセット動作させるための第２素子が指定されるものであるデータ取り込み回路。
ものであるデータ取り込み回路。
【請求項６】
請求項４に記載のデータ取り込み回路において、
前記第１リードポインタは、読み出された第１素子の読み出し回数をカウントし、そのカウント値に基づいて読み出す第１素子が指定されるものであり、
前記第２リードポインタは、読み出された第２素子の読み出し回数をカウントし、そのカウント値に基づいて読み出す第２素子が指定される
ものであるデータ取り込み回路。
【請求項７】
請求項３乃至６のいずれか１に記載のデータ取り込み回路において、
前記第１素子は、２通りの一致状態の中のいずれかの一致状態に基づいてセット又はリセット動作するデータ取り込み回路。
【請求項８】
請求項３乃至７のいずれか１に記載のデータ取り込み回路において、
前記第２素子は、２通りの不一致状態の中のいずれかの不一致状態に基づいてセット又はリセット動作するデータ取り込み回路。
【請求項９】
請求項３乃至８のいずれか１に記載のデータ取り込み回路において、
前記第１素子及び第２素子は、ＲＳフリップフロップであるデータ取り込み回路。
【請求項１０】
請求項３乃至９のいずれか１に記載のデータ取り込み回路を内蔵したＩＥＥＥ１３９４用プロトコルコントローラ。
【請求項１１】
請求項１０に記載のＩＥＥＥ１３９４用プロトコルコントローラにおいて、
プロトコル制御回路部を備え、前記プロトコル制御回路部に前記データ取り込み回路が形成されているＩＥＥＥ１３９４用プロトコルコントローラ。
【請求項１２】
請求項１０又は１１に記載のＩＥＥＥ１３９４用プロトコルコントローラにおいて、
前記プロトコルコントローラは、データ格納メモリ回路と入出力インタフェースを備えるＩＥＥＥ１３９４用プロトコルコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ取り込み方法、データ取り込み回路、及び、ＩＥＥＥ１３９４用プロトコルコントローラに係り、詳しくは、シリアルインタフェースの規格であるＩＥＥＥ１３９４に準拠したデータ処理装置に好適なデータ取り込み方法、データ取り込み回路、及び、ＩＥＥＥ１３９４用プロトコルコントローラに関するものである。
【０００２】
近年マルチメディア化に伴い、パーソナルコンピュータ（以下、パソコンという）の使用方法も多様化し、このパーソナルコンピュータに接続される周辺機器も種々のもの出現している。その周辺機器としては、デジタルカメラ、デジタルＶＴＲ、カラーページプリンタ等がある。この種の周辺機器は大量の音声データ及び画像データを扱う。その結果、パソコンとその周辺機器との間でのデータ転送については、データ転送量の増大化及び転送速度の高速化が要求されている。このデータ転送に好適に対応するインタフェースには、シリアルインタフェースの規格の一種であるＩＥＥＥ１３９４が注目されている。
【０００３】
ＩＥＥＥ１３９４に準拠したデータ転送は、データ線とストローブ線が用いられている。そして、該データ線から出力されるデータの取り込みは、データ・ストローブリンク方式（以下、ＤＳリンク方式）を採用している。
【０００４】
このＤＳリンク方式によるデータ取り込みについても、データ転送量の増大化及び転送速度の高速化に伴い精度の高いデータの取り込みが要求されている。
【０００５】
【従来の技術】
シリアルインタフェースの規格の一種であるＩＥＥＥ１３９４に準拠したデータの取り込みは、ＤＳリンク方式を採用している。ＤＳリンク方式は、パソコンと周辺機器及び周辺機器間を結ぶバスに備えられたデータ線に転送データ、バスに備えられたストローブ線にストローブ信号を出力する。そして、ストローブ信号ＳＢは、図８に示すように、データ線からシリアル転送される転送データＤ１において後続の転送データＤ１が反転しない（先の転送データＤ１と同じ）の時には該転送データＤ１の転送とともに反転する。又、ストローブ信号ＳＢは、後続の転送データＤ１が反転（先の転送データＤ１と相違）する時には後続の転送データＤ１が転送されても反転しない。
【０００６】
詳述すると、例えば、先の転送データＤ１が「１」で後続の転送データＤ１が同じ「１」が続いて転送される時、その時のストローブ信号ＳＢが「１」であるならば「０」に、又は、その時のストローブ信号ＳＢが「０」の時には「１」となるように、ストローブ信号ＳＢを反転させる。同様に、先の転送データＤ１が「０」で後続の転送データＤ１が同じ「０」が続いて転送される時、その時のストローブ信号ＳＢが「１」であるならば「０」に、又は、その時のストローブ信号ＳＢが「０」の時には「１」となるように、ストローブ信号ＳＢは反転する。
【０００７】
反対に、先の転送データＤ１が「１」で後続の転送データＤ１が相違（反転）する「０」が転送される時、その時のストローブ信号ＳＢが「１」であるならば「１」のままに、又は、その時のストローブ信号ＳＢが「０」の時には「０」のままとなるように、ストローブ信号ＳＢは反転しない。同様に、先の転送データＤ１が「０」で後続の転送データＤ１が相違（反転）する「１」が転送される時、その時のストローブ信号ＳＢが「１」であるならば「１」のままに、又は、その時のストローブ信号ＳＢが「０」の時には「０」となるように、ストローブ信号ＳＢは反転しない。
【０００８】
即ち、ストローブ信号ＳＢは、１つの転送データＤ１が転送される毎に、その時の転送データＤ１とストローブ信号ＳＢの両内容との間でその両内容が交互に一致と不一致が続くように反転する信号である。
【０００９】
そして、ＤＳリンク方式では、１つの転送データＤ１が転送される毎に、一致と不一致が交互に繰り返される転送データＤ１とストローブ信号ＳＢの両内容から排他的論理和をとりクロック信号を生成しデータを取り込んでいる。
【００１０】
図９は、従来のクロック信号を生成しデータを取り込むためのデータ取り込み回路を示す。
データ取り込み回路は、第１及び第２Ｄ型フリップ・フリップ５１，５２、排他的論理和回路５３及びインバータ５４とから構成されている。排他的論理和回路５３は、転送データＤ１とストローブ信号ＳＢを入力する。排他的論理和回路５３は、転送データＤ１とストローブ信号ＳＢの両内容が一致する時には、低電位（Ｌレベル、即ち「０」）となるクロックＣＬを、又、両内容が不一致の時には高電位（Ｈレベル、即ち「１」）となるクロックＣＬを出力する。従って、排他的論理和回路５３は、１つの新たな転送データＤ１の転送が出力される毎に反転するクロックＣＬを生成し出力する。即ち、排他的論理和回路５３は両内容が一致するときには、ＨレベルからＬレベルに立ち下がり、両内容が不一致の時にはＬレベルからＨレベルに立ち上がるクロックＣＬを出力する。このクロックＣＬは、次段の遅延回路５５にて遅延されて出力される。
【００１１】
第１フリップフロップ５１は、インバータ５４を介してクロックＣＬを入力する。第１フリップフロップ５１は、クロックＣＬの立ち下がりに応答してその時の転送データＤ１の内容をラッチし該内容を一致側のデータＤ１evenとして出力する。第２フリップフロップ５２は、クロックＣＬの立ち上がりに応答してその時の転送データＤ１の内容をラッチし該内容を不一致側のデータＤ１odd として出力する。
【００１２】
即ち、データ線から転送される転送データＤ１は、クロックＣＬに応答して第１及び第２フリップフロップ５１，５２から交互に取り込まれる。
又、クロックＣＬの反転タイミングは、転送データＤ１又はストローブ信号ＳＢの反転タイミングより遅れる。これは、遅延回路５５に基づくものである。この遅延時間ｔｄは、第１及び第２フリップフロップ５１，５２が転送データＤ１を確実にラッチするためのセットアップ時間として利用されている。
【００１３】
【発明が解決しようとする課題】
ところで、近年、転送データの転送速度が上がっている。それにともなって、クロックＣＬの周期も短くなる。そして、第１及び第２フリップフロップ５１，５２のセットアップ時間は確保できるものの、ホールド時間が十分に取れなくなってきている。
【００１４】
そこで、前記セットアップ時間を確保しつつ該セットアップ時間をできるだけ短くしてホールド時間を確保するためには、遅延回路５５の設計は非常に難しく、しかも、製造においても非常に高度な技術を要し歩留りも悪かった。
【００１５】
本発明の目的は、セットアップやホールド時間の調整を考慮することなくしかも転送速度の高速化に対応することができるデータ取り込み方法、データ取り込み回路、及びその回路を備えたＩＥＥＥ１３９４用プロトコルコントローラを提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み方法において、前記転送データとストローブ信号の内容が一致状態のときには、セット又はリセット動作する第１素子を動作させ、前記転送データとストローブ信号の内容が不一致状態のときには、セット又はリセット動作する第２素子を動作させ、その第１素子と第２素子の状態から転送データの内容を取り込むようにした。
【００１７】
請求項２に記載の発明は、シリアル転送される転送データと、該データの一致状態と不一致状態とを示すストローブ信号とを用いて前記転送データの内容を取り込むデータ取り込み方法において、前記転送データとストローブ信号との第１の状態に基づいて第１素子をリセット状態とし該第１素子から該転送データを出力させ、前記転送データと前記ストローブ信号との第２の状態に基づいて第１素子をセット状態とし該第１素子から該転送データを出力させ、前記転送データと前記ストローブ信号との第３の状態に基づいて第２素子をリセット状態とし該第２素子から該転送データを出力させ、前記転送データと前記ストローブ信号との第４の状態に基づいて第２素子をセット状態とし該第２素子から該転送データを出力させるようにした。
【００１８】
請求項３に記載の発明は、シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み回路において、前記転送データとストローブ信号を入力し、両内容が一致状態か不一致状態を判別するデコーダと、前記デコーダが一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう第１素子と、前記デコーダが不一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう第２素子とを備えた。
【００１９】
請求項４に記載の発明は、シリアル転送される転送データと、該データの一致状態と不一致状態とを発生するストローブ信号を用いて前記転送データの内容を取り込むデータ取り込み回路において、前記転送データとストローブ信号を入力し、両内容が一致状態か不一致状態を判別するデコーダと、前記デコーダが一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう複数個の第１素子と、前記デコーダが不一致状態と判別し、その判別結果に基づいてセット又はリセット動作を行なう複数個の第２素子と前記複数個の第１素子の中からセット又はリセット動作させるための第１素子を指定する第１ライトポインタと、前記複数個の第２素子の中からセット又はリセット動作させるための第２素子を指定する第２ライトポインタと、前記複数個の第１素子の中からセット又はリセット状態を読み出すための第１素子を指定する第１リードポインタと、前記複数個の第２素子の中からセット又はリセット状態を読み出すための第２素子を指定する第２リードポインタとを備えた。
【００２０】
請求項５に記載の発明は、請求項４に記載のデータ取り込み回路において、前記第１ライトポインタは、前記デコーダが一致状態と判別した判別動作回数をカウントし、そのカウント値に基づいてセット又はリセット動作させるための第１素子が指定されるものであり、前記第２ライトポインタは、前記デコーダが不一致状態と判別した判別動作数をカウントし、そのカウント値に基づいてセット又はリセット動作させるための第２素子が指定されるものである。
請求項６に記載の発明は、請求項４に記載のデータ取り込み回路において、前記第１リードポインタは、読み出された第１素子の読み出し回数をカウントし、そのカウント値に基づいて読み出す第１素子が指定されるものであり、前記第２リードポインタは、読み出された第２素子の読み出し回数をカウントし、そのカウント値に基づいて読み出す第２素子が指定されるものである。
【００２１】
請求項７に記載の発明は、請求項３乃至６に記載のデータ取り込み回路において、前記第１素子は、２通りの一致状態の中のいずれかの一致状態に基づいてセット又はリセット動作するものである。
請求項８に記載の発明は、請求項３乃至７のいずれか１に記載のデータ取り込み回路において、前記第２素子は、２通りの不一致状態の中のいずれかの不一致状態に基づいてセット又はリセット動作するものである。
請求項９に記載の発明は、請求項３乃至８のいずれか１に記載のデータ取り込み回路において、前記第１素子及び第２素子は、ＲＳフリップフロップである。
請求項１０記載の発明は、請求項３乃至９のいずれか１に記載のデータ取り込み回路を内蔵したＩＥＥＥ１３９４用プロトコルコントローラである。
請求項１１記載の発明は、請求項１０に記載のＩＥＥＥ１３９４用プロトコルコントローラにおいて、プロトコル制御回路部を備え、前記プロトコル制御回路部に前記データ取り込み回路が形成されている。
請求項１２記載の発明は、請求項１０又は１１に記載のＩＥＥＥ１３９４用プロトコルコントローラにおいて、前記プロトコルコントローラは、データ格納メモリ回路と入出力インタフェースを備える。
【００２２】
（作用）
請求項１の発明によれば、転送データとストローブ信号の内容が一致状態のときにはセット又はリセット動作する第１素子を動作させる。一方、転送データとストローブ信号の内容が不一致状態のときにはセット又はリセット動作する第２素子を動作させる。そして、この第１素子と第２素子のセット又はリセット状態を取り込めば転送データの内容が取り込まれることになる。
【００２３】
従って、転送データとストローブ信号の一致状態と不一致状態とに基づいて第１素子と第２素子のいずれかの素子をセット又はリセットに動作させるだけで、転送される転送データの内容を読み取ることができることになる。
【００２４】
請求項２の発明によれば、転送データとストローブ信号の状態に応じて第１素子又は第２素子をセット又はリセット動作させ、これら第１素子と第２素子から転送データを出力させる。従って、第１素子と第２素子をそれぞれセット又はリセットのいずれかに動作させるだけで、転送される転送データの内容を読み取ることができることになる。
【００２５】
請求項３の発明によれば、転送データとストローブ信号の内容が一致状態のときにはセット又はリセット動作する第１素子を動作させる。一方、転送データとストローブ信号の内容が不一致状態のときにはセット又はリセット動作する第２素子を動作させる。そして、この第１素子と第２素子のセット又はリセット状態を取り込めば転送データの内容が取り込まれることになる。従って、転送データとストローブ信号の一致状態と不一致状態とに基づいて第１素子と第２素子のいずれかの素子をセット又はリセットに動作させるだけで、転送される転送データの内容を読み取ることができることになる。
【００２６】
請求項４の発明によれば、デコーダは転送データとストローブ信号の内容が一致状態か不一致状態かを判別する。複数の第１素子の中から第１ライトポインタに基づいて指定された第１素子は、デコーダによる判別結果に基づいてセット又はリセット動作を行なう。又、複数の第２素子の中から第２ライトポインタにて指定された第２素子は、デコーダによる判別結果に基づいてセット又はリセット動作を行なう。従って、デコーダにて転送データとストローブ信号の内容の状態を判別させ、その判別結果に基づいて第１素子と第２素子をそれぞれセット又はリセットのいずれかに動作させるだけで、転送される転送データの内容を読み取ることができることになる。しかも、複数の第１素子及び第２素子を設けたことから、転送データの転送速度と第１素子及び第２素子から転送データの内容を取り込む速度に差が生じても吸収することができる。
【００２７】
請求項５の発明によれば、複数の第１素子は前記デコーダが一致状態と判別した判別動作回数をカウントする第１ポインタのカウント値に基づいて順番に指定されてセット又はリセット動作される。又、複数の第２素子は前記デコーダが不一致状態と判別した判別動作回数をカウントする第２ポインタのカウント値に基づいて順番に指定されてセット又はリセット動作される。
【００２８】
請求項６の発明によれば、複数の第１素子は、読み出された第１素子の読み出し回数をカウントする第１リードポインタのカウント値に基づいて順番に第１素子が指定されてそのセット又はリセット状態が取り込まれる。又、複数の第２素子は、読み出された第２素子の読み出し回数をカウントする第２リードポインタのカウント値に基づいて順番に第２素子が指定されてそのセット又はリセット状態が取り込まれる。
【００２９】
請求項７の発明によれば、第１素子は、２通りの一致状態のいずれかの一致状態に基づいてセット又はリセット動作する。従って、転送データとストローブ信号の内容がそれぞれ２通り存在する一致状態と不一致状態のいずれかでかつそれぞれの２通り状態のどちらの状態かに基づいて第１素子をセット又はリセットに動作させるだけで、転送される転送データの内容を読み取ることができることになる。
【００３０】
請求項８の発明によれば、第２素子は、２通りの一致状態のいずれかの一致状態に基づいてセット又はリセット動作する。従って、転送データとストローブ信号の内容がそれぞれ２通り存在する一致状態と不一致状態のいずれかでかつそれぞれの２通り状態のどちらの状態かに基づいて第２素子をセット又はリセットに動作させるだけで、転送される転送データの内容を読み取ることができることになる。
【００３１】
請求項９の発明によれば、それぞれのフリップフロップは、２通りの状態の中の一方の状態のときセット状態になり、他方の状態のとき反転しリセット状態となり、そのセット又はリセットの各状態は例えばセット側出力端子から出力される。
【００３２】
請求項１０の発明によれば、ＩＥＥＥ１３９４用プロトコルコントローラに入力される転送データとストローブ信号は、データ取り込み回路により転送データの内容を取り込むことができる。このデータ取り込みに際して、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みができ、転送データの転送速度の高速化にも回路構成の高度な設計変更をすることなく対応することができるとともに、低コスト化を図ることができる。
【００３３】
請求項１１の発明によれば、ＩＥＥＥ１３９４用プロトコルコントローラに入力される転送データとストローブ信号は、プロトコル制御回路部に形成されたデータ取り込み回路により転送データの内容を取り込むことができる。このデータ取り込みに際して、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みができ、転送データの転送速度の高速化にも回路構成の高度な設計変更をすることなく対応することができるとともに、低コスト化を図ることができる。
【００３４】
請求項１２の発明によれば、入出力インタフェースを介して入力される転送データとストローブ信号はデータ格納メモリ回路に一時的に保持されるため、データ取り込み回路により転送データの内容を取り込むことができる。このデータ取り込みに際して、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みができ、転送データの転送速度の高速化にも回路構成の高度な設計変更をすることなく対応することができるとともに、低コスト化を図ることができる。
【００３５】
【発明の実施の形態】
（第一実施形態）
図１は本発明を具体化したデータ取り込み回路を示す。該データ取り込み回路は１チップの半導体集積回路装置（ＬＳＩ）内に形成されている。データ取り込み回路は、デコーダ１０、第１素子としての第１セット・リセット素子（以下、第１ＳＲ素子という）１１及び第２素子としての第２セット・リセット素子（以下、第２ＳＲ素子という）１２とで構成されている。
【００３６】
デコーダ１０はデータ線Ｌ１と接続され、該データ線Ｌ１から一定周期毎にシリアル転送される転送データＤ１が入力される。又、デコーダ１０はストローブ線Ｌ２と接続され該制御線Ｌ２からストローブ信号ＳＢが入力される。ストローブ信号ＳＢは、１つの転送データＤ１が転送される毎に、その時の転送データＤ１とストローブ信号ＳＢの両内容との間でその両内容が交互に一致と不一致が続くように反転する信号である。
【００３７】
デコーダ１０は、転送データＤ１とストローブ信号ＳＢの内容に基づいてＬレベル又はＨレベルの第１の一致信号ＤＳ00、第２の一致信号ＤＳ11、第１の不一致信ＤＳ01、第２の不一致信号ＤＳ10を出力する。
【００３８】
詳述すると、
（Ａ）転送データＤ１の内容が「０」とストローブ信号ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＬレベル。
【００３９】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＨレベル。
（Ｂ）転送データＤ１の内容が「０」とストローブ信号ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベル。
【００４０】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＬレベル。
第２の不一致信号ＤＳ10はＨレベル。
（Ｃ）転送データＤ１の内容が「１」とストローブ信号ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＨレベル。
【００４１】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＬレベル。
（Ｄ）転送データＤ１の内容が「１」とストローブ信号ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベル。
【００４２】
第２の一致信号ＤＳ11はＬレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＨレベル。
【００４３】
そして、第１の一致信号ＤＳ00は、第１信号線Ｌ11を介して第１ＳＲ素子１１のリセット入力端子に出力される。第２の一致信号ＤＳ11は第２信号線Ｌ12を介して第１ＳＲ素子１１のセット入力端子に出力される。第１の不一致信号ＤＳ01は第３信号線Ｌ13を介して第２ＳＲ素子１２のリセット入力端子に出力される。第２の不一致信号ＤＳ10は第４信号線Ｌ14を介して第２ＳＲ素子１２のセット入力端子に出力される。
【００４４】
第１ＳＲ素子１１は、セット入力端子とリセット入力端子を備え、リセット入力端子に第１の一致信号ＤＳ00、セット入力端子に第２の一致信号ＤＳ11がそれぞれ入力される。第１ＳＲ素子１１は、リセット入力端子にＨレベルからＬレベルに立ち下がる第１の一致信号ＤＳ00が入力されるとリセット状態となり、出力端子から内容が「０」の出力信号Ｄ１evenを出力する。第１ＳＲ素子１１は、セット入力端子にＨレベルからＬレベルに立ち下がる第２の一致信号ＤＳ11が入力されるとセット状態となり、出力端子から内容が「１」の出力信号Ｄ１evenを出力する。
【００４５】
第２ＳＲ素子１２は、セット入力端子とリセット入力端子を備え、リセット入力端子に第１の不一致信号ＤＳ01、セット入力端子に第２の不一致信号ＤＳ10がそれぞれ入力される。第２ＳＲ素子１２は、リセット入力端子にＨレベルからＬレベルに立ち下がる第２の不一致信号ＤＳ01が入力されるとリセット状態となり、出力端子から内容が「０」の出力信号Ｄ１odd を出力する。第２ＳＲ素子１１は、セット入力端子にＨレベルからＬレベルに立ち下がる第２の不一致信号ＤＳ10が入力されるとセット状態となり、出力端子から内容が「１」の出力信号Ｄ１odd を出力する。
【００４６】
次に上記のように構成したデータ読み取り装置の作用について説明する。
図2 に示すように、時刻ｔ０以後、データ線Ｌ１から出力される「１」、「０」、「０」、「１」、「１」という内容の転送データＤ１が一定周期毎にシリアル転送されるものとする。従って、転送データＤ１とストローブ信号ＳＢとの両内容が交互に一致と不一致が繰り返されるために、ストローブ信号ＳＢは、「１」、「１」、「０」、「０」、「１」の内容となる。
【００４７】
時刻ｔ０において、転送データＤ１における先の内容が「１」で続いて「１」になると、ストローブ信号ＳＢの内容は「０」から「１」となる。
デコーダ１０は、ＨレベルからＬレベルに立ち下がる第２の一致信号ＤＳ11とＬレベルからＨレベルに立ち上がる第２の不一致信号ＤＳ10を出力する。又、デコーダ１０は、Ｈレベルのままの第１の一致信号ＤＳ00及び第１の不一致信号ＤＳ01を出力する。
【００４８】
この第２の一致信号ＤＳ11の立ち下がりに応答して、第１ＳＲ素子１１はセット状態となり「１」の内容の出力信号Ｄ１evenを出力する。即ち、時刻ｔ０の「１」の転送データＤ１は、第１ＳＲ素子１１から「１」の出力信号Ｄ１evenとして読み取られ出力される。
【００４９】
時刻ｔ１において、転送データＤ１の内容が「１」から「０」になると、ストローブ信号ＳＢの内容は「１」のままである。
デコーダ１０は、ＨレベルからＬレベルに立ち下がる第１の不一致信号ＤＳ01とＬレベルからＨレベルに立ち上がる第２の一致信号ＤＳ11を出力する。又、デコーダ10は、Ｈレベルのままの第１の一致信号ＤＳ00及び第２の不一致信号ＤＳ10を出力する。
【００５０】
この第１の不一致信号ＤＳ01の立ち下がりに応答して、第２ＳＲ素子１２はリセット状態となり「０」の内容の出力信号Ｄ１odd を出力する。即ち、時刻ｔ１の「０」の転送データＤ１は、第２ＳＲ素子１２から「０」の出力信号Ｄ１odd として読み取られ出力される。
【００５１】
時刻ｔ２において、転送データＤ１の内容が先と同じ「０」にであると、ストローブ信号ＳＢの内容は「１」から「０」となる。
デコーダ１０は、ＨレベルからＬレベルに立ち下がる第１の一致信号ＤＳ00とＬレベルからＨレベルに立ち上がる第１の不一致信号ＤＳ01を出力する。又、デコーダ１０は、Ｈレベルのままの第２の一致信号ＤＳ11及び第２の不一致信号ＤＳ10を出力する。
【００５２】
この第１の一致信号ＤＳ00の立ち下がりに応答して、第１ＳＲ素子１１はリセット状態となり「０」の内容の出力信号Ｄ１evenを出力する。即ち、時刻ｔ２の「０」の転送データＤ１は、第１ＳＲ素子１１から「０」の出力信号Ｄ１evenとして読み取られ出力される。
【００５３】
時刻ｔ３において、転送データＤ１の内容が「０」から「１」になると、ストローブ信号ＳＢの内容は同じ「１」のままである。
デコーダ１０は、ＨレベルからＬレベルに立ち下がる第２の不一致信号ＤＳ10とＬレベルからＨレベルに立ち上がる第１の一致信号ＤＳ00を出力する。又、デコーダ１０は、Ｈレベルのままの第２の一致信号ＤＳ11及び第１の不一致信号ＤＳ01を出力する。
【００５４】
この第２の不一致信号ＤＳ10の立ち下がりに応答して、第２ＳＲ素子１２はセット状態となり「１」の内容の出力信号Ｄ１odd を出力する。即ち、時刻ｔ３の「１」の転送データＤ１は、第２ＳＲ素子１２から「１」の出力信号Ｄ１odd として読み取られ出力される。
【００５５】
以後、同様に転送データＤ１は、第１ＳＲ素子１１と第２ＳＲ素子１２から交互に出力信号Ｄ１even，Ｄ１odd として出力される。
以上、詳述したように、本実施形態では、交互に一致・不一致が繰り返される状態となるように出力される転送データＤ１とストローブ信号ＳＢをデコーダ１０にて第１ＳＲ素子１１と第２ＳＲ素子１２を交互に動作させるとともに、その転送データＤ１とストローブ信号ＳＢの内容に基づいてセット又はリセットさせるようにして、転送データＤ１を第１及び第２ＳＲ素子１１，１２から出力信号Ｄ１even，Ｄ１odd として出力するようにした。
【００５６】
即ち、転送データＤ１又はストローブ信号ＳＢが反転する毎に、第１ＳＲ素子１１と第２ＳＲ素子１２のいずれか一方がセット又はリセットするだけの構成で出力信号Ｄ１even，Ｄ１odd が出力されるようにした。従って、本実施形態のデータ取り込み回路では、従来のように転送データＤ１とストローブ信号ＳＢとでクロックＣＬを生成してそのクロックＣＬに基づいて自身の転送データＤ１を読み出すといった方式と相違して、セットアップ時間やホールドアップ時間といった時間を確保するための回路設計が不要となる。その結果、セットアップ時間やホールドアップ時間といった時間を考慮する必要がないことから、転送データＤ１の転送速度が更に高速化しても容易に対応することができる。
【００５７】
（第二実施形態）
図３は、ＩＥＥＥ１３９４に準拠したシステム構成を示す。パソコン２１、周辺機器としてのデジタルＶＴＲ２２及び周辺機器としてのカラーページプリンタ２３は、ＩＥＥＥ１３９４に準拠したバス２４を介して互いに接続されている。
【００５８】
図４は、パソコン２１に設けたＩＥＥＥ１３９４に準拠したシステム構成を説明するためのブロック回路を示す。パソコン２１は、ＩＥＥＥ１３９４用プロトコルコントローラ（ＩＰＣ）２６、マイクロプロセッサユニット（ＭＰＵ）２７、及び、ＤＭＡ（Direct Memory Access）コントローラ（ＤＭＡＣ）２８を備えている。ＩＰＣ２６，ＭＰＵ２７及びＤＭＡＣ２８は、それぞれ1 チップの半導体集積回路装置（ＬＳＩ）にて形成されている。
【００５９】
ＩＰＣ２６は、ＭＰＵ２７及びＤＭＡＣ２８との間でデータの授受を行う。ＩＰＣ２６は、バス２４を介して前記デジタルＶＴＲ２２及びカラーページプリンタ２３に備えられたＩＥＥＥ１３９４用プロトコルコントローラ（ＩＰＣ）と接続されている。
【００６０】
ＩＰＣ２６は、プロトコル制御回路部３１、送信用転送データ格納メモリ回路３２、受信用転送データ格納メモリ回路３３、第１の入出力インタフェース３４、及び、第２の入出力インタフェース３５を備えている。
【００６１】
第１の入出力インタフェース３４は、バス２４を介してデジタルＶＴＲ２２に接続され、プロトコル制御回路部３１とデジタルＶＴＲ２２のＩＰＣとの間で転送データＤ１及びストローブ信号ＳＢのやり取りを行う。第２の入出力インタフェース３５は、バス２４を介してカラーページプリンタ２３に接続され、プロトコル制御回路部３１とページプリンタ２３のＩＰＣとの間で転送データＤ１及びストローブ信号ＳＢのやり取りを行う。
【００６２】
この転送データＤ１のやり取りは、前記実施形態と同様にストローブ信号ＳＢと協同してＤＳリンク方式でデータ転送が行われる。即ち、一定周期で新たな転送データＤ１が転送される毎に、その時の転送データＤ１とストローブ信号ＳＢの両内容との間でその両内容が交互に一致と不一致が続くように、転送データＤ１とストローブ信号ＳＢのいずれか一方が反転する。
【００６３】
送信用転送データ格納メモリ回路３２は、前記ＤＭＡＣ２８に接続されている。送信用転送データ格納メモリ回路３２はそのＤＭＡＣ２８から出力される送信のための転送データＤ１を入力し一時保持する。送信用転送データ格納メモリ回路３２はプロトコル制御回路部３１に接続されている。そして、送信用転送データ格納メモリ回路３２は、一時保持している転送データＤ１をプロトコル制御回路部３１に出力する。
【００６４】
受信用転送データ格納メモリ回路３３は、前記プロトコル制御回路部３１に接続されている。受信用転送データ格納メモリ回路３３はその制御回路部３１から出力される受信のための転送データＤ１を入力し一時保持する。受信用転送データ格納メモリ回路３３はＤＭＡＣ２８に接続されている。そして、受信用転送データ格納メモリ回路３３は、一時保持している転送データＤ１をＤＭＡＣ２８に出力する。
【００６５】
プロトコル制御回路部３１は、第１及び第２の入出力インタフェース３４，３５と接続されている。プロトコル制御回路部３１は、第１の入出力インタフェース３４及びバス２４を介して前記デジタルＶＴＲ２２のプロトコル制御回路部との間で転送データＤ１及びストローブ信号ＳＢのやり取りを行うとともに、その入力した転送データＤ１及びストローブ信号ＳＢを第２の入出力インタフェース３５及びバス２４を介してカラーページプリンタ２３に出力する。
【００６６】
又、プロトコル制御回路部３１は、第２の入出力インタフェース３５及びバス２４を介して前記カラーページプリンタ２３のプロトコル制御回路部との間で転送データＤ１及びストローブ信号ＳＢのやり取りを行うとともに、その入力した転送データＤ１及びストローブ信号ＳＢを第１の入出力インタフェース３４及びバス２４を介してデジタルＶＴＲ２２に出力する。
【００６７】
プロトコル制御回路部３１は、ＭＰＵ２７との間で制御データの授受を行い、第１又は第２の入出力インタフェース３４，３５から入力した転送データＤ１が自装置（パソコン２１）のために転送された転送データかどうかを解析する。そして、自装置のための転送データＤ１であると解析すると、プロトコル制御回路部３１はＭＰＵ２７からの制御データに基づいて受信した転送データＤ１を受信用転送データ格納メモリ回路３３を介してＤＭＡＣ２８に転送させる。
【００６８】
又、プロトコル制御回路部３１は、ＭＰＵ２７からの制御データに基づいて送信信用転送データ格納メモリ回路３２に記憶されているＤＭＡＣ２８から出力される送信のための転送データＤ１を入力する。そして、プロトコル制御回路部３１は、ヘッダを付加して第１及び第２入出力インタフェース３４，３５に出力する。
【００６９】
次に、プロトコル制御回路部３１内に構成されたデータ取り込み回路３６について説明する。データ取り込み回路３６は、第１又は第２の入出力インタフェース３４，３５を介して入力したデジタルＶＴＲ２２及びカラーページプリンタ２３からの一定周期毎にシリアル転送されてくる新たな転送データＤ１をストローブ信号ＳＢを利用してその新たな転送データＤ１を取り込み回路である。
【００７０】
図５は、そのデータ取り込み回路３６を示すブロック回路図である。
データ取り込み回路３６は、デコーダ４０、第１セット・リセット回路部（以下、第１ＳＲ回路部という）４１、第２セット・リセット回路部（以下、第２ＳＲ回路部という）４２及び内部クロック同期回路４３とを備えている。デコーダ４０は、ＤＳリンク方式でデジタルＶＴＲ２２及びカラーページプリンタ２３から出力されてくる転送データＤ１及びストローブ信号ＳＢをそれぞれデータ線Ｌ１１及びストローブ線Ｌ１２を介して入力する。
デコーダ４０は、転送データＤ１とストローブ信号ＳＢの内容に基づいて以下のような、Ｌレベル又はＨレベルの第１の一致信号ＤＳ00、第２の一致信号ＤＳ11、第１の不一致信ＤＳ01、第２の不一致信号ＤＳ10を出力する。
（Ａ）転送データＤ１の内容が「０」とストローブ信号ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＬレベル。
【００７１】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＨレベル。
（Ｂ）転送データＤ１の内容が「０」とストローブ信号ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベル。
【００７２】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＬレベル。
第２の不一致信号ＤＳ10はＨレベル。
（Ｃ）転送データＤ１の内容が「１」とストローブ信号ＳＢの内容が「０」の時第１の一致信号ＤＳ00はＨレベル。
【００７３】
第２の一致信号ＤＳ11はＨレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＬレベル。
（Ｄ）転送データＤ１の内容が「１」とストローブ信号ＳＢの内容が「１」の時第１の一致信号ＤＳ00はＨレベル。
【００７４】
第２の一致信号ＤＳ11はＬレベル。
第１の不一致信号ＤＳ01はＨレベル。
第２の不一致信号ＤＳ10はＨレベル。
【００７５】
デコーダ４０は、第１の一致信号ＤＳ00及び第２の一致信号ＤＳ11を第１ＳＲ回路部４１に出力する。又、デコーダ４０は、第１の不一致信号ＤＳ01及び第２の不一致信号ＤＳ10を第２ＳＲ回路部４２に出力する。
【００７６】
第１ＳＲ回路部４１は、メモリ回路４１ａ、第１ライトポインタ４１ｂ及び第１リードポインタ４１ｃを備えている。
メモリ回路４１ａは、読み出し及び書き替え可能なメモリ回路であって、４個の第１素子としての第１〜第４セット・リセット素子（以下、第１〜第４ＳＲ素子という）４１a1〜４１a4にて構成されている。そして、第１〜第４ＳＲ素子４１a1〜４１a4は、それぞれセット入力端子には第２の一致信号ＤＳ11が入力され、リセット入力端子には第１の一致信号ＤＳ00が入力されるようになっている。第１〜第４ＳＲ素子４１a1〜４１a4は、そのセット端子にＬレベルの第２の一致信号ＤＳ11が入力されるとセットされ出力端子が「１」の値となる。又、第１〜第４ＳＲ素子４１a1〜４１a4は、そのリセット入力端子にＬレベルの第１の一致信号ＤＳ00が入力されるとリセットされ出力端子が「０」の値となる。
【００７７】
第１ライトポインタ４１ｂは書き込みのためのアドレスカウンタであって、該ポインタ４１ｂが示す値が第１〜第４ＳＲ素子４１a1〜４１a4の中から１つを指定するためのアドレスとなる。指定された素子は、Ｌレベルの第１又は第２の一致信号ＤＳ00，ＤＳ11が入力される。第１ライトポインタ４１ｂは「０」から「３」の値がカウントできるポインタである。第１ライトポインタ４１ｂはＬレベルの第１又は第２の一致信号ＤＳ00，ＤＳ11がＨレベルに立ち上がる毎に「１」づつインクリメントされ、内容が「３」の時に新たなＬレベルの第１又は第２の一致信号ＤＳ00，ＤＳ11がＨレベルに立ち上がると「０」となり再び「０」からカウントを始めるようになっている。
【００７８】
又、本実施形態では、第１ライトポインタ４１ｂの値が「０」の時に第１ＳＲ素子４１a1が、値が「１」の時に第２ＳＲ素子４１a2が、値が「２」の時に第３ＳＲ素子４１a3が、値が「３」の時に第４ＳＲ素子４１a4が、それぞれ書き込みのために指定される。
【００７９】
第１リードポインタ４１ｃは、読み出しのためのアドレスカウンタであって、該ポインタ４１ｃが示す値が第１〜第４ＳＲ素子４１a1〜４１a4の中から１つを指定するためのアドレスとなる。指定された素子は、その出力端子から保持している内容が出力される。第１リードポインタ４１ｃは「０」から「３」の値がカウントできるポインタである。第１リードポインタ４１ｃは第１イネーブル信号ＥＮ１が入力されている状態で内部クロックＣＬＫの立ち上がり信号を入力するたび毎に「１」づつインクリメントされ、内容が「３」の時に新たな内部クロックＣＬＫが入力されると「０」となり再び「０」からカウントを始める。
【００８０】
そして、本実施形態では、第１リードポインタ４１ｃの値が「０」の時に第１ＳＲ素子４１a1が、値が「１」の時に第２ＳＲ素子４１a2が、値が「２」の時に第３ＳＲ素子４１a3が、値が「３」の時に第４ＳＲ素子４１a4が、それぞれ読み出しのために指定される。
【００８１】
内部クロックＣＬＫは、本実施形態では、ＭＰＵ２７のシステムクロック生成回路から出力されるクロック信号である。
第２ＳＲ回路部４２は、メモリ回路４２ａ、第２ライトポインタ４２ｂ及び第２リードポインタ４２ｃを備えている。
【００８２】
メモリ回路４２ａは、読み出し及び書き替え可能なメモリ回路であって、４個の第２素子としての第５〜第８セット・リセット素子（以下、第５〜第８ＳＲ素子という）４２a1〜４２a4にて構成されている。そして、第５〜第８ＳＲ素子４２a1〜４２a4は、それぞれセット入力端子には第２の不一致信号ＤＳ10が入力され、リセット入力端子には第１の不一致信号ＤＳ01が入力されるようになっている。第５〜第８ＳＲ素子４２a1〜４２a4は、そのセット端子にＬレベルの第２の不一致信号ＤＳ10が入力されるとセット状態になりその出力端子が「１」の値の値になる。又、第５〜第８ＳＲ素子４２a1〜４２a4は、そのリセット入力端子にＬレベルの第１の不一致信号ＤＳ01が入力されると、リセット状態となり出力端子が「０」の値となる。
【００８３】
第２ライトポインタ４２ｂは書き込みのためのアドレスカウンタであって、該ポインタ４２ｂが示す値が第５〜第８ＳＲ素子４２a1〜４２a4の中から１つを指定するためのアドレスとなる。指定された素子は、Ｌレベルの第１又は第２の不一致信号ＤＳ01，ＤＳ10が入力される。第２ライトポインタ４２ｂは「０」から「３」の値がカウントできるポインタである。第２ライトポインタ４２ｂはＬレベルの第１又は第２の不一致信号ＤＳ01，ＤＳ10がＨレベルに立ち上がる毎に「１」づつインクリメントされ、内容が「３」の時に新たなＬレベルの第１又は第２の不一致信号ＤＳ01，ＤＳ10がＨレベルに立ち上がると「０」となり再び「０」からカウントを始めるようになっている。
【００８４】
又、本実施形態では、第２ライトポインタ４２ｂの値が「０」の時に第５ＳＲ素子４２a1が、値が「１」の時に第６ＳＲ素子４２a2が、値が「２」の時に第７ＳＲ素子４２a3が、値が「３」の時に第８ＳＲ素子４２a4が、それぞれ書き込みのために指定される。
【００８５】
第２リードポインタ４２ｃは、読み出しのためのアドレスカウンタであって、該ポインタ４２ｃが示す値が第５〜第８ＳＲ素子４２a1〜４２a4の中から１つを指定するためのアドレスとなる。指定された素子は、その出力端子から保持している内容が出力される。第２リードポインタ４２ｃは「０」から「３」の値がカウントできるポインタである。第２リードポインタ４２ｃは第２イネーブル信号ＥＮ２が入力されている状態で内部クロックＣＬＫの立ち上がり信号を入力するたび毎に「１」づつインクリメントされ、内容が「３」の時に新たな内部クロックＣＬＫが入力されると「０」となり再び「０」からカウントを始める。
【００８６】
そして、本実施形態では、第２リードポインタ４２ｃの値が「０」の時に第５ＳＲ素子４２a1が、値が「１」の時に第６ＳＲ素子４２a2が、値が「２」の時に第７ＳＲ素子４２a3が、値が「３」の時に第８ＳＲ素子４２a4が、それぞれ読み出しのために指定される。
【００８７】
内部クロック同期回路４３は、第１ＳＲ回路部４１の第１ライトポインタ４１ｂ及び第１リードポインタ４１ｃの内容を入力する。内部クロック同期回路４３は、両内容に基づいてメモリ回路４１ａのフル状態／エンプティ状態を把握してメモリ回路４１ａの第１〜第４ＳＲ素子４１a1〜４１a4の出力端子の値の読み出しを制御する。そして、メモリ回路４１ａの第１〜第４ＳＲ素子４１a1〜４１a4の各出力端子からの出力信号Ｄ１evenの読み出しは、第１リードポインタ４１ｃへの第１イネーブル信号ＥＮ１が出力されている時に行われる。
【００８８】
このようにメモリ回路４１ａは第１ライトポインタ４１ｂ及び第１リードポインタ４１ｃの内容に基づいてその書き込み及び読み出しが１アドレスごとにシフトされることからＦＩＦＯ（First In First Out）形式のメモリとなる。
【００８９】
又、内部クロック同期回路４３は、第２ＳＲ回路部４２の第２ライトポインタ４２ｂ及び第２リードポインタ４２ｃの内容を入力する。内部クロック同期回路４３は、両内容に基づいてメモリ回路４２ａのフル状態／エンプティ状態を把握してメモリ回路４２ａの第５〜第８ＳＲ素子４２a1〜４２a4の出力端子の値の読み出しを制御する。そして、メモリ回路４２ａの第５〜第８ＳＲ素子４２a1〜４２a4の各出力端子からの出力信号Ｄ１odd の読み出しは第２リードポインタ４２ｃへの第２イネーブル信号ＥＮ２が出力されている時に行われる。
【００９０】
このようにメモリ回路４２ａは第２ライトポインタ４２ｂ及び第２リードポインタ４２ｃの内容に基づいてその書き込み及び読み出しが１アドレスごとにシフトされることからＦＩＦＯ（First In First Out）形式のメモリとなる。
【００９１】
そして、内部クロック同期回路４３は、内部クロックＣＬＫに同期して第１及び第２ＳＲ回路部４１，４２から出力信号Ｄ１even，Ｄ１odd を入力し、交互にプロトコル制御回路部３１の内部回路に出力する。
【００９２】
次に上記のように構成したデータ取り込み回路３６の作用について説明する。今、説明の便宜上、図６に示すように各時刻ｔ０〜ｔ８において転送データＤ１及びストローブ信号ＳＢのレベルがそれぞれ変化してデータ取り込み回路３６に入力される場合に従って説明する。
【００９３】
図６から明らかなように、デコーダ４０は、
時刻ｔ０でＬレベルの第１の一致信号ＤＳ00、
時刻ｔ１でＬレベルの第１の不一致信号ＤＳ01、
時刻ｔ２でＬレベルの第２の一致信号ＤＳ11、
時刻ｔ３でＬレベルの第２の不一致信号ＤＳ10、
時刻ｔ４でＬレベルの第１の一致信号ＤＳ00、
時刻ｔ５でＬレベルの第２の不一致信号ＤＳ10、
時刻ｔ６でＬレベルの第１の一致信号ＤＳ00、
時刻ｔ７でＬレベルの第２の不一致信号ＤＳ10、
時刻ｔ８でＬレベルの第２の一致信号ＤＳ11、
を出力する。
【００９４】
又、時刻ｔ０においては各ライトポインタ４１ｂ，４２ｂの内容は「０」となっている。
時刻ｔ０において、デコーダ４０はＬレベルに立ち下がる第１の一致信号ＤＳ00を第１ＳＲ回路部４１に出力する。この時、第１ライトポインタ４１ｂの内容は「０」なので、第１ＳＲ素子４１a1のリセット入力端子に該第１の一致信号ＤＳ00が入力される。従って、第１ＳＲ素子４１a1はリセットし出力端子が「０」の値となる。
【００９５】
時刻ｔ１において、デコーダ４０はＬレベルに立ち下がる第１の不一致信号ＤＳ01を第２ＳＲ回路部４２に出力する。この時、第２ライトポインタ４２ｂの内容は「０」なので、第５ＳＲ素子４２a1のリセット入力端子に該第１の不一致信号ＤＳ01が入力される。従って、第５ＳＲ素子４２a1はリセットし出力端子が「０」の値となる。
【００９６】
尚、このＬレベルに立ち下がる第１の不一致信号ＤＳ01が出力されると、前記Ｌレベルの第１の一致信号ＤＳ00がＨレベルに立ち上がり、第１ライトポインタ４１ｂは、１インクリメントして「１」となる。
【００９７】
時刻ｔ２において、デコーダ４０はＬレベルに立ち下がる第２の一致信号ＤＳ11を第１ＳＲ回路部４１に出力する。この時、第１ライトポインタ４１ｂの内容は「１」なので、第２ＳＲ素子４１a2のセット入力端子に該第２の一致信号ＤＳ11が入力される。従って、第２ＳＲ素子４１a2はセットし出力端子が「１」の値となる。
【００９８】
尚、このＬレベルに立ち下がる第２の一致信号ＤＳ11が出力されると、前記Ｌレベルの第１の不一致信号ＤＳ01がＨレベルに立ち上がり、第２ライトポインタ４２ｂは、１インクリメントして「１」となる。
【００９９】
時刻ｔ３において、デコーダ４０はＬレベルに立ち下がる第２の不一致信号ＤＳ10を第２ＳＲ回路部４２に出力する。この時、第２ライトポインタ４２ｂの内容は「１」なので、第６ＳＲ素子４２a2のセット入力端子に該第２の不一致信号ＤＳ10が入力される。従って、第６ＳＲ素子４２a2はセットし出力端子が「１」の値となる。
【０１００】
尚、このＬレベルに立ち下がる第２の不一致信号ＤＳ10が出力されると、前記Ｌレベルの第２の一致信号ＤＳ11がＨレベルに立ち上がり、第１ライトポインタ４１ｂは、１インクリメントして「２」となる。
【０１０１】
時刻ｔ４において、デコーダ４０はＬレベルに立ち下がる第１の一致信号ＤＳ00を第１ＳＲ回路部４１に出力される。この時、第１ライトポインタ４１ｂの内容は「２」なので、第３ＳＲ素子４１a3のリセット入力端子に該第１の一致信号ＤＳ00が入力される。従って、第３ＳＲ素子４１a3はリセットし出力端子が「０」の値となる。
【０１０２】
尚、このＬレベルに立ち下がる第１の一致信号ＤＳ00が出力されると、前記Ｌレベルの第２の不一致信号ＤＳ10がＨレベルに立ち上がり、第２ライトポインタ４２ｂは、１インクリメントして「２」となる。
【０１０３】
以後、同様に、デコーダ４０から交互にＬレベルの一致信号ＤＳ00，ＤＳ11と不一致信号ＤＳ01，ＤＳ10が生成されて対応する第１又は第２ＳＲ回路部４１，４２に出力される。そして、それぞれの第１，第２ライトポインタ４１ｂ，４２ｂの内容に従ったＳＲ素子に書き込む、即ち、セット・リセット動作をさせることによりその時刻の転送データＤ１の内容がその選択されたＳＲ素子に保持される。
【０１０４】
上記のように、第１及び第２ＳＲ回路部４１，４２の各ＳＲ素子に順次振り分けられた各時刻の転送データＤ１は、内部クロックＣＬＫ及び内部クロック同期回路４３からの第１及び第２イネーブル信号ＥＮ１，ＥＮ２に基づいて読み出される。
【０１０５】
今、時刻ｔ０において、第１及び第２ＳＲ回路部４１，４２の各リードポインタ４１ｃ，４２ｃの内容は「０」とし、時刻ｔ３までは内部クロック同期回路４３は、第１及び第２イネーブル信号ＥＮ１，ＥＮ２のリードポインタ４１ｃ，４２ｃへの供給を停止している。従って、各リードポインタ４１ｃ，４２ｃの内部クロックＣＬＫの立ち上がりに基づくインクリメントは行われない。
【０１０６】
その結果、時刻ｔ０において、第１リードポインタ４１ｃの「０」の値に基づいて前記Ｌレベルに立ち下がる第１の一致信号ＤＳ00に応答してリセットされた第１ＳＲ素子４１a1が指定される。この指定された第１ＳＲ素子４１a1の出力端子が示す「０」の値は出力信号Ｄ１evenとして内部クロック同期回路４３に出力される。そして、この第１ＳＲ素子４１a1の出力端子が示す「０」の値の出力信号Ｄ１evenは、図６に示すように、第１リードポインタ４１ｃの値が「１」となる時刻ｔ３まで続くことになる。
【０１０７】
時刻ｔ１において、第２リードポインタ４２ｃの「０」の内容に基づいて前記Ｌレベルに立ち下がる第１の不一致信号ＤＳ01に応答してリセットされた第５ＳＲ素子４２a1が指定される。この指定された第５ＳＲ素子４２a1の出力端子が示す「０」の値は出力信号Ｄ１odd として内部クロック同期回路４３に出力される。
【０１０８】
やがて、時刻ｔ３が経過した時に第１イネーブル信号ＥＮ１が第１リードポインタ４１ｃに出力される。そして、時刻ｔ３経過後最初の内部クロックＣＬＫの立ち上がりに応答して第１リードポインタ４１ｃはインクリメントされて「１」の内容になる。
【０１０９】
第１リードポインタ４１ｃの内容が「１」となると、先の時刻ｔ２において、Ｌレベルに立ち下がった第２の一致信号ＤＳ11に応答してセットされた第２ＳＲ素子４１a2が指定される。この指定された第２ＳＲ素子４１a2の出力端子が示す「１」の値は出力信号Ｄ１evenとして内部クロック同期回路４３に出力される。
【０１１０】
尚、内部クロック同期回路４３は、第１リードポインタ４１ｃがインクリメントされて「１」の内容とした後は、第１イネーブル信号ＥＮ１を一旦消失させる。第１イネーブル信号ＥＮ１は、次の内部クロックＣＬＫがＬレベルに立ち下がった後に再び出力され、以後同様な周期で発生と消失を繰り返すように内部クロック同期回路４３にて制御されている。
【０１１１】
やがて、時刻ｔ４が経過した時に第２イネーブル信号ＥＮ２が第２リードポインタ４２ｃに出力される。そして、時刻ｔ４経過後最初の内部クロックＣＬＫの立ち上がりに応答して第２リードポインタ４２ｃはインクリメントされて「１」の内容になる。
【０１１２】
第２リードポインタ４２ｃの内容が「１」となると、先の時刻ｔ３において、Ｌレベルに立ち下がった第２の不一致信号ＤＳ10に応答してセットされた第６ＳＲ素子４２a2が指定される。この指定された第６ＳＲ素子４２a2の出力端子が示す「１」の値は出力信号Ｄ１odd として内部クロック同期回路４３に出力される。
【０１１３】
尚、内部クロック同期回路４３は、第２リードポインタ４２ｃがインクリメントされて「１」の内容とした後は、第２イネーブル信号ＥＮ２を一旦消失させる。第２イネーブル信号ＥＮ２は、次の内部クロックＣＬＫがＬレベルに立ち下がった後に再び出力され、以後同様な周期で発生と消失を繰り返すように内部クロック同期回路４３にて制御されている。
【０１１４】
従って、第１リードポインタ４１ｃと第２リードポインタ４２ｃは、内部クロックＣＬＫに対して交互にインクリメントされて、両ポインタ４１ｃ，４２ｃにより新たに順次指定されるＳＲ素子の内容は、第１又は第２ＳＲ回路部４１，４２から交互に出力信号Ｄ１even，Ｄ１odd として内部クロック同期回路４３に交互に出力される。
【０１１５】
そして、各時刻毎の転送データＤ１は、内部クロック同期回路４３に出力信号Ｄ１even，Ｄ１odd として入力され内部クロックＣＬＫに同期してプロトコル制御回路部３１の内部回路に出力される。
【０１１６】
以上、詳述したように、本実施形態では、ＤＳリンク方式で出力される転送データＤ１とストローブ信号ＳＢの内容に基づいてデコーダ４０にて、Ｌレベルの第１，第２の一致信号ＤＳ00，ＤＳ11と第１，第２の不一致信号ＤＳ01，ＤＳ10を生成する。そして、そして、生成した第１及び第２の一致信号ＤＳ00，ＤＳ11と第１及び第２の不一致信号ＤＳ01，ＤＳ10は対応する第１ＳＲ回路部４１と第２ＳＲ回路部４２に交互に出力され、該第１及び第２ＳＲ回路部４１，４２を介して各時刻毎の転送データＤ１の内容を出力信号Ｄ１even，Ｄ１odd として出力するようにした。
【０１１７】
従って、従来のように転送データＤ１とストローブ信号ＳＢとでクロックＣＬを生成してそのクロックＣＬに基づいて各時刻毎の転送データＤ１を読み出すといった方式と相違して、セットアップ時間やホールドアップ時間といった時間を確保するための回路構成がないため、転送データＤ１の転送速度が高速化しても容易に対応することができるとともに、高速化に対応した回路設計変更も容易で低コスト化を図ることができる。又、プロトコルコントローラ（ＩＰＣ）２６全体からみても、高速化に対応するとともにコスト低減を図ることができる。
【０１１８】
又、本実施形態では、メモリ回路４１ａ，４２ａを形成し、第１及び第２ライトポインタ４１ｂ，４２ｂの内容に基づいて各時刻毎の転送データＤ１を保持させるＳＲ素子を指定するとともに、第１及び第２リードポインタ４１ｃ，４２ｃの内容に基づいて各時刻毎の転送データＤ１を保持した複数のＳＲ素子から読み出すＳＲ素子を指定するようにした。従って、デジタルＶＴＲ２２及びカラーページプリンタ２３とパソコン２１との間で処理速度の差があっても吸収することができる。
【０１１９】
しかも、第１ライトポインタ４１ｂ（第２ライトポインタ４２ｂ）はデコーダ４０の判別動作、即ち、第１及び第２の一致信号ＤＳ00，ＤＳ11（第１及び第２の不一致信号ＤＳ01，ＤＳ10）のＬレベルからＨレベルへの立ち上がりに同期してインクリメントするようにしたので、同期がとれて確実なセット又はリセット動作が行われる。
【０１２０】
一方、第１リードポインタ４１ｃ（第２リードポインタ４２ｃ）は内部クロックＣＬＫと第１イネーブル信号ＥＮ１（第２イネーブル信号ＥＮ２）に基づいて、即ち、各素子の読み出し回数に同期してインクリメントするようにしたので、同期がとれて確実にＳＲ素子のセット又はリセット状態の読み取りが行われる。
【０１２１】
尚、発明の実施の形態は、上記各実施形態に限定されるものではなく以下のように実施してもよい。
図７に示すように、第二実施形態で説明した図５に示すデータ取り込み回路３６を２個設け、第１及び第２データ取り込み回路４６，４７とする。又、転送データＤ１とストローブ信号ＳＢを入力するセレクタ４５を設ける。そして、セレクタ４５は、例えば、図６において、時刻ｔ０，ｔ１，ｔ４，ｔ５，…、の転送データＤ１とストローブ信号ＳＢを第１データ取り込み回路４６に振り分け、時刻ｔ２，ｔ３，ｔ６，ｔ７…の転送データＤ１とストローブ信号ＳＢを第２データ取り込み回路４７に振り分けるようにする。これによって、順次出力されてくる転送データＤ１とストローブ信号ＳＢが２個のデータ取り込み回路４６，４７で分担することになり、転送データの更なる高速転送にも対応することができる。勿論、データ取り込み回路３６の数をさらに増加させて実施してもよいとともに、第一実施形態で説明した図１に示すデータ取り込み回路を複数個使用して実施してもよい。
【０１２２】
上記第二実施形態では、ＩＥＥＥ１３９４に準拠したシステムにおけるプロトコルコントローラ２６に内蔵されたプロトコル制御回路部３１に具体化したが、ＤＳリンク方式の転送データを取り込むものであるならばどんなものでもよい。
【０１２３】
データ取り込み回路３６のみを１チップの半導体集積回路装置として実施してもよい。
上記第二実施形態のデータ取り込み回路３６において、メモリ回路４１ａ，４２ａのＳＲ素子の数はそれぞれ４個であったが、これを１００個、１０００個といったように適宜変更して実施してもよい。
【０１２４】
上記実施形態において、第１素子及び第２素子として各セット・リセット素子１１，１２，４１a1〜４１a4，４２a1〜４２a4は、第１及び第２一致信号又は第１及び第２の不一致信号に基づいてセット又はリセット動作する素子であればよく、例えば回路構成が比較的簡単なＲＳフリップフロップで実施してもよい。この時、出力信号Ｄ１even，Ｄ１odd をセット側出力端子から取り出すことにより、転送データＤ１の内容と同じ極性にすることができる。
【０１２５】
上記第二実施形態の内部クロック同期回路４３において、第１ライトポインタ４１ｂの内容と第１リードポインタ４１ｃの内容を読みとり、常に第１ライトポインタ４１ｂの内容が、第１リードポインタ４１ｃの内容より例えば「２」以上先行している時に、第１イネーブル信号ＥＮ１を第１リードポインタ４１ｃに出力するように構成する。同様に、第２ライトポインタ４２ｂの内容と第２リードポインタ４１ｃの内容を読みとり、常に第２ライトポインタ４２ｂの内容が、第２リードポインタ４２ｃの内容より例えば「２」以上先行している時に、第２イネーブル信号ＥＮ２を第２リードポインタ４２ｃに出力するように構成する。そして、第１イネーブル信号ＥＮ１（第２イネーブル信号ＥＮ２）が出力されている間、第１リードポインタ４１ｃ（第２リードポインタ４２ｃ）は内部クロックＣＬＫに応答してその内容をインクリメントするようにして実施しても良い。
【０１２６】
【発明の効果】
請求項１又は３の発明によれば、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みができ、転送データの転送速度の高速化にも回路構成の高度な設計変更をすることなく対応することができるとともに、低コストを図ることができる。
【０１２７】
請求項２の発明によれば、転送データとストローブ信号の状態に応じて第１素子又は第２素子をセット又はリセット動作させ、これら第１素子と第２素子から転送データを出力させることで転送される転送データの内容を読み取ることができる。
【０１２８】
請求項４の発明によれば、複数の第１素子及び第２素子を設けたことから、転送データの転送速度と第１素子及び第２素子から転送データの内容を取り込む速度に差が生じても吸収することができる。
【０１２９】
請求項５の発明によれば、複数の第１素子又は複数の第２素子は、カウント値に基づいて指定されるため、容易に第１素子及び第２素子を指定することができる。
請求項６の発明によれば、複数の第１素子の中から第１リードポインタに基づいて指定された第１素子のセット又はリセット状態は転送データの内容と対応するものとして取り込むことができる。又、複数の第２素子の中から第２リードポインタに基づいて指定された第２素子のセット又はリセット状態は転送データの内容と対応するものとして取り込むことができる。
請求項７の発明によれば、２通りの一致状態の中のいずれの一致状態かの判別に基づいてセット又はリセット動作する第１素子のセット又はリセット状態により転送データの一定周期毎の内容を容易に取り込むことができる。
請求項８の発明によれば、２通りの一致状態の中のいずれの一致状態かの判別に基づいてセット又はリセット動作する第２素子のセット又はリセット状態により転送データの一定周期毎の内容を容易に取り込むことができる。
【０１３０】
請求項９の発明によれば、各素子をフリップフロップで構成したことにより、回路設計がさらに容易となる。
請求項１０の発明によれば、このデータ取り込みに際して、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みを行なうことができる。
【０１３１】
請求項１１の発明によれば、データ取り込みに際して、転送データの内容を入力し保持するためのセットアップ時間、ホールドアップ時間等を考慮することなくデータの取り込みを行なうことができる。
請求項１２の発明によれば、転送データをデータ格納メモリ回路に一時的に格納することができる。
【図面の簡単な説明】
【図１】第一実施形態のデータ取り込み回路のブロック回路図。
【図２】データ取り込み回路の動作を説明するためのタイムチャート。
【図３】第二実施形態のＩＥＥＥ１３９４に準拠したバスを用いたシステム構成図。
【図４】パソコン内の構成を説明するためのブロック図。
【図５】プロトコル制御回路部内のデータ取り込み回路のブロック回路図。
【図６】データ取り込み回路の作用を説明するためのタイムチャート。
【図７】その他のデータ取り込み回路のブロック回路図。
【図８】ＤＳリンク方式のデータ転送を説明するための説明図。
【図９】従来のデータ取り込み回路のブロック回路図。
【図１０】従来のデータ取り込み回路の動作を示すタイムチャート。
【符号の説明】
１０  デコーダ
１１  第１セット・リセット素子
１２  第２セット・リセット素子
２１  パーソナルコンピュータ（パソコン）
２６  ＩＥＥＥプロトコルコントローラ（ＩＰＣ）
２７  マイクロプロセッサユニット（ＭＰＵ）
３１  プロトコル制御回路部
３６  データ取り込み回路
４０  デコーダ
４１  第１セット・リセット回路部
４１ａ  メモリ回路
４１a1〜４１a4  第１〜第４セット・リセット素子
４１ｂ  第１ライトポインタ
４１ｃ  第１リードポインタ
４２  第２セット・リセット回路部
４２ａ  メモリ回路
４２a1〜４２a4  第５〜第８セット・リセット素子
４２ｂ  第２ライトポインタ
４２ｃ  第２リードポインタ
４３  内部クロック同期回路
Ｄ１  転送データ
ＳＢ  ストローブ信号
Ｄ１even  出力信号
Ｄ１odd 出力信号
ＤＳ00  第１の一致信号
ＤＳ11  第２の一致信号
ＤＳ01  第１の不一致信号
ＤＳ10  第２の不一致信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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