(57)【特許請求の範囲】
【請求項１】
集積回路メモリであって：
行と列に組織された複数のメモリ・セル；
外部アドレス信号およびバイアス電圧を受信して、これに応答してバッファ付きアドレス信号を与えるアドレス・バッファ回路；
前記アドレス・バッファ回路と前記複数のメモリ・セルとに接続されて、前記バッファ付きアドレス信号および内部クロック信号の受信に応答して、前記複数のメモリ・セルの中のメモリ・セルを選択するアドレス・デコーディング回路；
前記内部クロック信号を与えるクロック回路；および
パワー・オン・リセット回路；
からなり、同パワー・オン・リセット回路は、
電源電圧を受信するための電源電圧端子と、バイアス電圧を受信するための入力端子と、所定の電圧に達したバイアス電圧および所定の電源電圧に達した電源電圧、に応答して第１のロジック信号を与えるための出力端子と、を有する補償回路であって、同補償回路のレイアウトとサイズが、アドレス・バッファ回路に影響を与える工程や温度の変動を相殺するために、アドレス・バッファ回路のレイアウトとサイズと等価であることと、
第１のロジック信号を受信するために第１の回路の出力端子と接続した第１の入力端子と、バイアス電圧を受信するための第２の入力端子と、所定の電圧に達したバイアス電圧に応答して第２のロジック信号を与える出力端子と、を有するバイアス電圧回路と、
第１のロジック信号を受信するために補償回路の出力端子に接続された第１の入力端子と、第２のロジック信号を受信するためにバイアス電圧回路の出力端子に接続された第２の入力端子と、パワーアップの間、初期の所定のロジック状態で与えられる内部クロックを発生させ、電源電圧が所定の電源電圧レベルに到達するまで、バッファアドレス信号がアドレス・デコーディング回路に与えられるのを避けるための、パワー・オン・リセット信号を与える出力端子と、を有するロジック回路と、からなる集積回路メモリ。
【請求項２】
集積回路用パワー・オン・リセット回路であって、前記集積回路は、電源電圧を受け取るための第１と第２の電源電圧端子、およびバイアス電圧を受け取るための入力端子を有し、前記パワー・オン・リセット回路は：
前記第１と第２電源電圧端子の間に結合され、かつ、前記バイアス電圧を受け取る入力端子および出力端子を有して、前記集積回路の工程および温度の変化による電圧等の変動を相殺するモデル回路；
前記バイアス電圧を受け取る第１入力端子、前記モデル回路の出力端子と結合される第２入力端子、および１つの出力端子を有して、前記集積回路のパワーアップ中に、前記バイアス電圧が予め定められた電圧に達したか否かを決定するバイアス電圧チェック回路；および、
前記モデル回路の出力端子と結合される第１入力端子、前記バイアス電圧チェック回路の出力端子と結合される第２入力端子、および１つの出力端子を有して、前記バイアス電圧が予め定められた電圧に達する場合と、前記電源電圧が予め定められた電源電圧レベルに達する場合と、の両方に応答して、前記出力端子よりパワー・オン・リセット信号を与える論理ゲート；
によって構成されることを特徴とするパワー・オン・リセット回路。
【請求項３】
集積回路メモリ用パワー・オン・リセット回路であって；
電源電圧を受信するための電源電圧端子と、バイアス電圧を受信するための入力端子と、所定の電圧に達したバイアス電圧に応答して第１のロジック信号および所定の電源電圧レベルに達した電源電圧に応答して第１のロジック信号を与えるための出力端子と、を有する第１の回路と、
第１のロジック信号を受信するために第１の回路出力端子に接続された第１の入力端子と、バイアス電圧を受信するための第２の入力端子と、所定の電圧に達したバイアス電圧に応答して第２のロジック信号を与える出力端子と、を有する第２の回路と、  
第１のロジック信号を受信するために第１の回路の出力端子に接続された第１の入力端子と、第２のロジック信号を受信するために第２の回路の出力端子に接続された第２の入力端子と、集積回路が適切に動作するための所定の電源電圧レベルであることを示す、パワー・オン・リセット信号を与える出力端子と、を有するロジック回路と、
からなるパワー・オン・リセット回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はパワー・オン・リセット回路に関し、さらに詳しくは集積回路メモリ用のパワー・オン・リセット回路に関する。
【０００２】
【従来の技術】
パワー・オン・リセット回路は、パワー・アップ・クリア回路とも呼ばれることがあり、通常は、集積回路内において予め定められた初期条件を確立するのに使用され、その一方で、集積回路に与えられる電源電圧が当該集積回路の適正な動作に必要な電圧レベルまで増加させる。パワー・オン・リセット回路は、パワーアップ時に論理信号を与えて、回路を既知の状態でパワーアップさせる。電源電圧が予め定められた電圧レベルに達するとき、パワー・オン・リセット論理信号がデアサートされて、回路を動作させる。
【０００３】
一部の既知のパワー・オン・リセット回路では、抵抗素子とコンデンサを使用して、ＲＣ（抵抗器ー コンデンサ）時定数を提供しており、この時定数を利用して、比較的長時間の遅延を確立している。この比較的長時間の遅延は、電源の立上り時間の変動や，電源の過渡，工程および温度の変化を受け入れるのに必要である。パワー・オン・リセット信号は、時間遅延が切れたときにデアサートされる。しかしながら、状況によっては、電源電圧が予め定められた電圧レベルに達する前に、パワーオン・リセット信号がデアサートされる場合もある。たとえば、ＲＣ時定数を使用するパワー・オン・リセット回路内のパワー・オン・リセット信号のアサーションは、一般に電源電圧の立上り時間に依存する。電源電圧の立上り時間がＲＣ時定数よりも長い場合には、電源電圧が適正なレベルになる前に、パワー・オン・リセット信号がデアサートされてしまい、集積回路が適正に動作しなくなる場合がある。
【０００４】
他の既知のパワー・オン・リセット回路では、パワー・オン・リセット信号は、電源電圧が予めきめられたレベルに達する時にデアサートされ、パワー・オン・リセット信号の切り換えは、電源電圧の立上り時間とは独立している。しかし、工程や温度変化などの要素のために、電源電圧が予め定められたレベルになる以前に、パワー・オン・リセット信号がデアサートする場合もある。
【０００５】
【発明が解決しようとする課題】
集積回路回路のメモリでは、アドレス・バッファ回路が適正に初期化する前に、パワー・オン・リセット回路がデアサートされる場合には、アドレス・バッファの出力信号を決定できなくなり、複数のワード・ラインの選択が可能となって、異例に高いアレー電流を生じる結果になる。
【０００６】
【課題を解決するための手段】
したがって、第１回路，第２回路および論理ゲートを有する、集積回路用のパワー・オン・リセット回路の１形態が提供される。第１回路は、第１と第２の電源電圧の間に結合されて、電源電圧を受け取り、また入力端子および出力端子を有する。入力端子はバイアス電圧を受け取るためのものである。第１回路は、集積回路の１つの回路に相当するＤＣ（直流）回路を表す。第２回路は、第１回路の出力端子と結合され第１入力端子，バイアス電圧を受け取る第２入力端子，および出力端子を有する。論理ゲートは、第１回路の出力端子と結合される第１入力端子，第２回路の出力端子と結合される第２入力端子，およびパワー・オン・リセット信号を与える出力端子を有する。上記およびその他の機能および利点は、添付図面と併せて以下の詳細な説明からより明確に把握されよう。
【０００７】
【実施例】
概括すると、この発明はメモリ用のパワー・オン・リセット回路を提供するもので、この回路は、パワー・アップ時に論理低のパワー・オン・リセット信号を与えて、集積回路のメモリなど、集積回路の選択した回路の初期条件を確立する。電源電圧，バンドギャップ基準電圧（ＶBG），バイアス電圧（ＮBIAS）信号がすべて予め定められた電圧レベルに達したときに、論理高のパワー・オン・リセット信号を出す。バンドギャップ基準電圧とバイアス電圧の両方をモニターし、これに加えて、電源電圧もモニターすることによって、集積回路に与える各種の電圧が適正な電圧レベルになるまで、パワー・オン・リセット回路は、論理低のパワー・オン・リセット信号を出すべく保証する。また、パワー・オン・リセット信号は、電源電圧の立上り時間とは独立して与えられる。また、パワー・オン・リセット回路は、集積回路のメモリのアドレス・バッファ回路に相当するＤＣ回路をモデル化して、アドレス・バッファ回路が動作する予め定められた電圧に影響を及ぼす可能性のある工程や温度の変化を補正する。
【０００８】
本発明は図１から図６を参照した説明で十分に把握できる。図１は本発明によるメモリを、ブロック図形式で表す。メモリ２０は、ＢＩＣＭＯＳで実現された同期集積回路である。ＢＩＣＭＯＳ集積回路は、同一集積回路上に、バイポーラ・トランジスタ，ＣＭＯＳ（相補形ＭＯＳ）トランジスタを含む回路である。
メモリ２０は、メモリ・アレー２１，行アドレス・バッファ２３，行アドレス・プレデコーダ／ラッチ２４，行選択回路２５，列アドレス・バッファ２６，列アドレス・プレデコーダ／ラッチ２７，列論理２８，クロック回路２９，パワー・オン・リセット回路３０，ビット・ライン負荷３１およびデータ入出力（Ｉ／０）回路３２を含む。
【０００９】
メモリ・アレー２１は、メモリ・セル２２など、行と列に組織された複数のメモリ・セルを含む。ワード・ラインと、このワード・ラインと結合されるメモリ・セルが１行のメモリ・セルを構成する。１つのビット・ライン対と、このビット・ライン対と結合されるメモリ・セルが、１列のメモリ・セルを構成する。各メモリ・セルは、従来の４トランジスタＳＲＡＭセルで、ポリシリコン負荷抵抗器を有する。しかしながら、メモリ・セルはまた、ポリシリコン負荷抵抗器の代わりにプルアップ・デバイスとしてＰ形トランジスタを使用する６トランジスタＳＲＡＭセルでもよい。１つのメモリ・セルは、ワード・ラインとビット・ライン対がそれぞれ交差するところに位置する。たとえば、メモリ・セル２２は、「ＷＬ」と称するワード・ラインおよび「ＢＬ」，「ＢＬ＊」と称されるビット・ライン対と結合される。信号名の後に付けられるアスタリスク（＊）は、当該信号が、同一名称を有するがアスタリスク（＊）のない信号の論理補数であることを示すことに注意されたい。アレー２１のメモリ・セルは、行デコーディングおよび列デコーデイングを通じてアドレス指定可能であり、各メモリ・セルはある行とある列の交差点に一意のアドレスを有する。各ワード・ラインは行選択回路２５と結合され、各ビット・ラインは、ビット・ライン負荷３１と列論理２８の間に結合される。
【００１０】
行アドレス・バッファ２３は、「ＲＯＷ  ＡＤＤＲＥＳＳ」と称される行アドレスを受け取る複数の第１入力端子，「ＮBIAS」と称されるバイアス電圧を受け取る第２入力端子，「ＡREF 」と称される基準電圧を受け取る第３入力端子，および「ＢＵＦＦＥＲＥＤ  ＲＯＷ  ＡＤＤＲＥＳＳ」と称されるバッファ付きの行アドレス信号を与える複数の出力端子を有する。行アドレス・プレデコーダ／ラッチ２４は複数の第１入力端子を有し、これらは行アドレス信号ＢＵＦＦＥＲＥＤ  ＲＯＷ  ＡＤＤＲＥＳＳを受信する複数の第１入力端子，第２入力端子，第３入力端子，および「ＰＲＥＤＥＣＯＤＥＤ  ＲＯＷ  ＡＤＤＲＥＳＳ」と称される予めデコードされた行アドレス信号を与える複数の出力端子を有する。
【００１１】
列アドレス・バッファ２６は、「ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ」と称される列アドレスを受け取る複数の第１入力端子，バイアス電圧ＮBIASを受け取る第２入力端子，基準電圧ＡREF を受け取る第３入力端子，および「ＢＵＦＦＥＲＥＤＣＯＬＵＭＮ  ＲＯＷ  ＡＤＤＲＥＳＳ」と称されるバッファ付き列アドレス信号を与える複数の出力端子を有する。列アドレス・プレデコーダ／ラッチ２７は、バッファ付き列アドレス信号ＢＵＦＦＥＲＥＤ  ＲＯＷ  ＡＤＤＲＥＳＳを受信する複数の第１入力端子，第２入力端子，第３入力端子，および「ＰＲＥＤＥＣＯＤＥＤ  ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ」と称される予めデコードされた列アドレス信号を与える複数の出力端子を有する。但し、他の実施例ではデコードおよびプレデコードの量が異なる場合があり、これは本発明の説明上重要ではない。
【００１２】
クロック回路２９は、「ＣＬＫ」と称される外部クロック信号を受信する第１入力端子，第２入力端子，行アドレス・プレデコーダ／ラッチ２４と列アドレス・プレデコーダ／ラッチ２７の両方の第２入力端子に結合されて、「Ｋ」と称される内部信号を与える出力端子を有する。クロック信号Ｋは差分信号であるが、差動クロック信号Ｋの真の部分のみを図１に示していることに注意されたい。
【００１３】
パワー・オン・リセット回路３０は、バイアス電圧ＮBIASを受け取る第１入力端子，「ＶBG」と称されるバンドギャップ基準電圧を受け取る第２入力端子，および「ＰＯＲ」と称されるパワーオン・リセット信号を与える出力端子を有する。
【００１４】
データＩ／０回路３２は、「ＤＡＴＡ」と称されるデータ信号を送出したり、受信したりする第１の複数の端子と、列論理２８と結合され第２の複数の端子を有する。
【００１５】
メモリ・セル２２などのメモリ・セルから１つのデータ・ビットを読み取るには、行アドレスＲＯＷ  ＡＤＤＲＥＳＳが行アドレス・バッファ２３に与えられ、列アドレスＣＯＬＵＭＮ  ＡＤＤＲＥＳＳが列アドレス・バッファ２６に与えられる。この行と列のアドレスはそれぞれ、クロック信号Ｋの立上り時間に応答して行アドレス・プレデコーダ／ラッチ２４，２７にラッチされ、ラッチされた予めデコードされた行と列のアドレスは行選択２５と列論理２８に送られて、１つのワード・ラインと１つのビット・ライン対を選択する。ワード・ライン・ドライバ（図示せず）はワード・ラインの電圧を論理高に駆動し、これがメモリ・セルの行を選択する。列論理２８は、ビット・ライン対ＢＬ／ＢＬ＊を、センス増幅器（図示せず）と結合させる。選択されたメモリ・セル内に格納されたデータ・ビットは、相補性ビット・ライン対の比較的小さな差動電圧として存在する。センス増幅器は、差動電圧を検出して増幅し、これとＩ／０回路３２とを通信させる。
【００１６】
メモリ２０の書き込みサイクル中、データの流れは本質的には逆になる。行アドレスＲＯＷ  ＡＤＤＲＥＳＳは、行アドレス・バッファ２３に送られ、列アドレスＣＯＬＵＭＮ  ＡＤＤＲＥＳＳは、列アドレス・バッファ２６に与えられる。行と列のアドレスはそれぞれ、クロック信号Ｋの立上り時間に応答して、行アドレス・プレデコーダ／ラッチ２４，２７にラッチされ、ラッチされた予めデコードされた行と列のアドレスは、行選択２５および列論理２８に与えられて、１つのワード・ラインと１つのビット・ライン対を選択する。ワード・ライン・ドライバ（図示せず）は、ワード・ラインの電圧を論理高に駆動し、それによってメモリ・セルの行を選択する。データ信号ＤＡＴＡはＩ／０回路３２に与えられ、これによって、選択されたビット・ライン対に対応するデータ信号を提供する。電圧差動は、選択されたビット・ライン対上で駆動され、メモリ・セル２２などのメモリ・セルにデータ・ビットを書き込む。書込みサイクルの終わりに、ビット・ライン対上の差動電圧が、十分低いレベルに逓減されて、次の読取りサイクル中にデータがメモリ・セルに誤って書き込まれないように防ぐ。ビット・ライン対の等化とプリチャージ（書込みリカバリ）はビット・ライン負荷３１によって達成される。
【００１７】
メモリ２０のパワーアップ中、また電源電圧が予め定められた電圧レベルに達する以前にパワー・オン・リセット回路３０が論理低のパワーオン・リセット信号ＰＯＲを与える。論理低のパワーオン・リセット信号ＰＯＲは、クロック回路２９，行アドレス・プレデコーダ／ラッチ２４，および列アドレス・プレデコーダ／ラッチ２７に与えられ、クロック信号Ｋが初期の予め定められた論理状態に与えられる。クロック信号Ｋの予め定められた状態はついで、行アドレス・プレデコーダ／ラッチ２４および列アドレス・プレデコーダ／ラッチ２７（図６に示す）内の伝送ゲート１４２，１４７をオフにするのに用いられ、そのため、ラッチは、複数のワード・ラインの選択を防止するために、非選択状態で設定できる。クロック信号Ｋを予め定められた論理状態にさせることによって、プレデコーダ／ラッチを制御するのに必要なデバイスの数が逓減する。
【００１８】
図２は、本発明による図１のメモリ２０のパワー・オン・リセット回路３０を部分的概略図と部分的論理図形式で表す。パワー・オン・リセット回路３０は、ＤＣ（直流）モデル回路３９，ＮBIASチェック回路６４，インバータ６３，７２，７３，７４，およびＮＡＮＤ論理ゲート７１を含む。ＤＣモデル回路３９は、抵抗器４１，４３，４７，５１，バイポーラＮＰＮトランジスタ４２，４５，４６，４８，５２，５５，ＭＯＳ  Ｎ形トランジスタ５８，６１を含む。ＮBIASチェック回路６４は、Ｐ形トランジスタ６５，Ｎ形トランジスタ６６，６７，６８，コンデンサ６９，インバータ７０を含む。
【００１９】
抵抗器４１は、「ＶDD」と称される第１電源電圧端子と、第２端子を含む。ＮＰＮトランジスタ４２は、抵抗器４１の第２端子と接続されるコレクタ，バンドギャップ基準電圧「ＶBGを受け取るベース，およびエミッタを有する。抵抗器４３は、ＮＰＮトランジスタ４２のエミッタと接続される第１端子，および「ＶSS」と称される第２電源電圧端子と接続される第２端子を有する。ＮＰＮトランジスタ４５は、ＶDDと接続されるコレクタ，抵抗器４１の第２端子と接続されるベース，および「ＡREFM」と称される基準電圧を与えるエミッタを有する。ＮＰＮトランジスタ４６は、ＮＰＮトランジスタ４５のエミッタと接続されるコレクタ，バンドギャップ基準電圧ＶBGを受け取るベース，およびエミッタを有する。抵抗器４７は、ＮＰＮトランジスタ４６のエミッタと接続される第１端子、およびＶSSと接続される第２端子を有する。ＮＰＮトランジスタ４８は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ４５のエミッタと接続されるベースであって基準電ＡREF を受け取るベース，「ＶREFM」と称される基準電圧を与えるエミッタを有する。Ｎ形トランジスタ４９は、ＮＰＮトランジスタ４８のエミッタと接続されるドレイン，「ＮBIAS」と称されるバイアス電圧を受け取るゲート，およびＶSSと接続されるソースを有する。抵抗器５１は、ＶDDと接続される第１端子，および第２端子を有する。ＮＰＮトランジスタ５２は、抵抗器５１の第２端子と接続されるコレクタ，ＮＰＮトランジスタ４８のエミッタと接続されて、基準電圧ＶREFMを受け取るベース，およびエミッタを有する。Ｎ形トランジスタ５３は、ＮＰＮトランジスタ５２のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。ＮＰＮトランジスタ５５は、ＶDDと接続されるコレクタ，抵抗器５１の第２端子と接続されるベース，およびエミッタを有する。ＮＰＮトランジスタ５６は、ＮＰＮトランジスタ５５のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ５８は、ＶDDと接続されるソース，ＮＰＮトランジスタ５５のエミッタと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ５９は、両方ともＰ形トランジスタ５８のドレインに接続されるドレインおよびゲート、およびＶSSと接続されるソースを有する。Ｐ形トランジスタ６１は、ＶDDに接続されるソース，ＶSSと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ６２は、Ｐ形トランジスタ６１のソースに接続されたドレイン，Ｎ形トランジスタ５９のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。インバータ６３は、Ｐ形トランジスタ６１とＮ形トランジスタ６２の両方のドレインと接続される入力端子，および出力端子を有する。
【００２０】
Ｐ形トランジスタ６５は、ＶDDと接続されるソース，インバータ６３の出力端子と接続されるゲート，およびドレインを有する。Ｎ形トランジスタ６６は、Ｐ形トランジスタ６５のドレインと接続されるドレイン，Ｐ形トランジスタ６５のゲートと接続されるゲート，およびソースを有する。Ｎ形トランジスタ６７は、Ｎ形トランジスタ６６のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびソースを有する。Ｎ形トランジスタ６８は、Ｎ形トランジスタ６７のソースと接続されるドレイン，Ｎ形トランジスタ６７のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。コンデンサ６９は、Ｐ形トランジスタ６５とＮ形トランジスタ６６の両方のドレインと接続される第１プレート電極と、ＶSSと接続される第２プレート電極を有する。インバータ７０は、Ｐ形トランジスタ６５とＮ形トランジスタ６６の両方のドレインと接続される入力端子と、出力端子を有する。
【００２１】
ＮＡＮＤ論理ゲート７１は、インバータ６３の出力端子と接続される第１入力端子，インバータ７０出力端子と接続される第２入力端子，および出力端子を有する。インバータ７２，７３，７４は、直列に接続されており（ここでインバータ７２の入力端子がＮＡＮＤ論理ゲート７１の出力端子と接続されている）、インバータ７４の出力端子は、クロック回路２９，行アドレス・プレデコーダ／ラッチ２４，および列アドレス・プレデコーダ／ラッチ２７にパワー・オン・リセット信号ＰＯＲを与えるものである。
【００２２】
図に示す実施例では、電源電圧端子ＶDDは大地電位と結合されており、電源電圧端子ＶSSは、マイナスの電源電圧（例：−５．０ボルト）を受け取る。約−５．０ボルトの電源電圧の場合、バイアス電圧ＮBIASはＶSSより約１．７ボルト高く、バンドギャップ基準電圧ＶBGはＶSSより約１．２５ボルト高く、これは、シリコンのバンドギャップ電圧とほぼ等しい。しかしながら他の実施例では、ＶSSが大地電位と結合されることもあれば、プラスの電源電圧がＶDDに印加される場合もある。
【００２３】
メモリ２０のパワーアップ中、ＶDDとＶSSの間の電源電圧の電位が上昇するので、バイアス電圧ＮBIASとバンドギャップ基準電圧ＶBGは当初、ＶSSに印加されるマイナスの電源電圧に従う。ＮＰＮトランジスタ５２は当初非導通状態であり、Ｎ形トランジスタ４９，５３，５６は当初非導通状態である。基準電圧ＡREFMは、バンドギャップ基準電圧ＶBGによって決定され、この基準電圧は、ＮＰＮトランジスタ４２，４６の導電率を左右する。ノード２０１の電圧は約ＶDDに等しく、ノード２０２の電圧はほぼＶDDマイナス１ＶBE（ベース−エミッタ・ダイオード電圧降下）に等しい。Ｐ形トランジスタ５８は実質的に非導通状態であり、Ｎ形トランジスタ５９，６２は実質的に非導通状態である。Ｐ形トランジスタ６１は比較的弱く、そのためＶSSはさらにマイナスになるので、ノード２０３の電圧は、ＶDDの電位まで上昇して、インバータ６３の出力端子の電圧を論理低にさせる。この論理低は、ＮＡＮＤ論理ゲート７１の第１入力端子に印加され、ＮＡＮＤ論理ゲート７１の出力端子を論理低にさせる。このため、パワー・オン・リセット信号ＰＯＲは論理低として与えられる。このことは、回路が適正に動作するのに電源電圧が不十分であることを示す。
【００２４】
ＶSSに印加された電源電圧が約−４．５ボルトに達する場合には、バイアス電圧ＮBIASは上昇し始め、Ｎ形トランジスタ４９，５３，５６が導通状態になって、ノード２０２の電圧を下げる。ノード２０２の電圧がＶDD以下のＰ形しきい電圧降下（ＶTP) である場合には、Ｐ形トランジスタ５８は導通状態にあり、電流はＰ形トランジスタ５８とＮ形トランジスタ５９を通じて流れる。Ｎ形トランジスタ５９，６２は電流ミラーを形成し、Ｎ形トランジスタ５９を通る電流が、Ｎ形トランジスタ６２によって「ミラー」を形成するようにする。ノード２０３の電圧がＶSSにまで低下すると、インバータ６３の出力端子の電圧を論理高にさせる。バイアス電圧ＮBIASは引き続きＶSSより約１．７ボルト上まで上昇させる。バイアス電圧ＮBIASが上昇するにつれて、Ｎ形トランジスタ６７，６８は導通状態になる。ノード２０４の電圧はＶSSまで降下する。Ｎ形トランジスタ６７，６８の抵抗，コンデンサ６９の静電容量が、ノード２０４がＶSSまで低下するのに必要な時間を決定する。インバータ７０の出力端子は論理高になり、ＮＡＮＤ論理ゲート７１の両方の入力端子が論理高であるので、ＮＡＮＤ論理ゲート７１の出力端子を論理低にさせる。パワー・オン・リセット信号ＰＯＲが論理高になり、電源電圧がその時点で適正なレベルにあることを示す。
【００２５】
パワー・オン・リセット回路は、電源電圧，バイアス電圧ＮBIAS，バンドギャップ基準電圧ＶBGをモニターし、３つの電圧がすべてメモリ２０の適正な動作に必要な電圧レベルになるまで、論理高のパワー・オン・リセット信号を与えない。
【００２６】
図３は、図１のメモリ２０の先行技術のアドレス・バッファ回路７９を概略図で示す。アドレス・バッファ回路７９は、行アドレス・バッファ２３と列アドレス・バッファ２６のうちの１つのアドレス・バッファ回路である。各行アドレス信号と各列アドレス信号に対して、行アドレス・バッファ２３内および列アドレス・バッファ２６内に位置する、アドレス・バッファ回路７９と似通った１つのアドレス・バッファがある。アドレス・バッファ回路７９に相当するＤＣ回路は、パワー・オン・リセット回路３０によってモデル化され、工程や温度の変化を補正する。これによって、ＶDDおよびＶSSに与えられた電源電圧が、予め定められた電源電圧に達する以前に、パワー・オン・リセット回路３０が論理高、またはデアサートされるのを防ぐことができる。
【００２７】
アドレス・バッファ回路７９は、ＥＣＬ（エミッタ結合論理）入力ステージ８０，エミッタ・ホロワ・ステージ９２，レベル変換器ステージ１００，およびＢＩＣＭＯＳドライバ１２１，１３０を含む。ＥＣ入力ステージ８０は、ＮＰＮトランジス８１，９０，差動増幅器８４，Ｎ形トランジスタ８２，８３，９１を含む。差動増幅器８４は、抵抗器８５，８６，ＮＰＮトランジスタ８７，８８，およびＮ形トランジスタ８９を含む。エミッタ・ホロワ・ステージ９２は、ＮＰＮトランジスタ９３，９４およびＮ形トランジスタ９５，９６を含む。レベル変換器ステージ１００は、レベル変換回路１０１，１０６，１１１，１１６を含む。レベル変換回路１０１は、Ｐ形トランジスタ１０２，１０３，およびＮ形トランジスタ１０４，１０５を含む。レベル変換回路１０６は、Ｐ形トランジスタ１０７，１０８、およびＮ形トランジスタ１０９，１１０を含む。レベル変換回路１１１は、Ｐ形トランジスタ１１２，１１３，Ｎ形トランジスタ１１４，１１５を含む。レベル変換回路１１６は、Ｐ形トランジスタ１１７，１１８，およびＮ形トランジスタ１１９，１２０を含む。ＢＩＣＭＯＳドライバ１２１は、ＮＰＮトランジスタ１２２，１２３，Ｎ形トランジスタ１２５，１２６，１２７およびＰ形トランジスタ１２４を含む。ＢＩＣＭＯＳドライバ１３０は、ＮＰＮトランジスタ１３１，１３２，Ｎ形トランジスタ１３４，１３５，１３６およびＰ形トランジスタ１３３を含む。
【００２８】
ＥＣ入力ステージ８０では、ＮＰＮエミッタ・ホロワ・トランジスタ８１は、ＶDDと接続されるコレクタ，「ＡIN」と称されるアドレス信号を受け取るベース，およびエミッタを有する。Ｎ形トランジスタ８３は、ＮＰＮトランジスタ８１のベースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ８２は、ＮＰＮトランジスタ８１のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。抵抗器８５は、ＶDDと接続される第１端子および第２端子を有する。抵抗器８６は、ＶDDと接続される第１端子および第２端子を有する。ＮＰＮトランジスタ８７は、抵抗器８５の第２端子と接続されるコレクタ，ＮＰＮトランジスタ８１のエミッタと接続されるベース，およびエミッタを有する。ＮＰＮトランジスタ８８は、抵抗器８６の第２端子と接続されるコレクタ、ベース、ＮＰＮトランジスタ８７のエミッタと接続されるエミッタを有する。Ｎ形トランジスタ８９は、ＮＰＮトランジスタ８７，８８のエミッタと接続されるドレイン、バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。ＮＰＮトランジスタ９０は、ＶDDと接続されるコレクタ、「ＡREF 」と称される基準電圧を受け取るベース、およびＮＰＮトランジスタ８８のベースと接続されるエミッタを有する。Ｎ形トランジスタ９１は、ＮＰＮトランジスタ９０のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSに接続されたソースを有する。
【００２９】
エミッタ・ホロワ・ステージ９２では、ＮＰＮトランジスタ９３は、ＶDDと接続されるコレクタ、抵抗器８５の第２端子と接続されるベース，およびエミッタを有する。Ｎ形トランジスタ９５は、ＮＰＮトランジスタ９３のエミッタと接続されるドレイン、バイアス電圧ＮBIASを受け取るゲート、およびＶSSと接続されるソースを有する。ＮＰＮトランジスタ９４は、ＶDDと接続されるコレクタ、抵抗器８６の第２端子と接続されるベース、およびエミッタを有する。Ｎ形トランジスタ９６は、ＮＰＮトランジスタ９４のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート、ＶSSと接続されるソースを有する。
【００３０】
レベル変換回路１０１では、Ｐ形トランジスタ１０２は、ＶDDと接続されるソース、ＮＰＮトランジスタ９３のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１０４は、Ｐ形トランジスタ１０２のドレインにドレインとゲートの両方が接続されたゲート、およびＶSSと接続されるソースを有する。Ｐ形トランジスタ１０３は、ＶDDと接続されるソース、ＮＰＮトランジスタ９４のエミッタと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ１０５は、Ｐ形トランジスタ１０３のドレインと接続されるドレイン、Ｎ形トランジスタ１０４のゲートと接続されるゲート、およびＶSSと接続されるソースを有する。
【００３１】
レベル変換回路１０６では、Ｐ形トランジスタ１０７は、ＶDDと接続されるソース、ＮＰＮトランジスタ９４のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１０９は、ドレインとゲートが両方ともＰ形トランジスタ１０７のドレインと接続され、ＶSSと接続されるソースを有する。Ｐ形トランジスタ１０８は、ＶDDと接続されるソース、ＮＰＮトランジスタ９３のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１１０は、Ｐ形トランジスタ１０８のドレインと接続されるドレイン、Ｎ形トランジスタ１０９のゲートと接続されるゲート、およびＶSSと接続されるソースを有する。
【００３２】
レベル変換回路１１１では、Ｐ形トランジスタ１１２は、ＶDDと接続されるソース、ＮＰＮトランジスタ９４のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１１４は、Ｐ形トランジスタ１１２のドレインに両方とも接続されたドレインおよびゲート、およびＶSSと接続されるソースを有する。Ｐ形トランジスタ１１３は、ＶDDと接続されるソース、ＮＰＮトランジスタ９３のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１１５は、Ｐ形トランジスタ１１３のドレインと接続されるドレイン、Ｎ形トランジスタ１１４のゲートと接続されるゲート、およびＶSSと接続されるソースを有する。
【００３３】
レベル変換回路１１６では，Ｐ形トランジスタ１１７は、ＶDDと接続されるソース、ＮＰＮトランジスタ９３のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１１９は、Ｐ形トランジスタ１１７のドレインに両方とも接続されるドレインおよびゲート、およびＶSSと接続されるソースを有する。Ｐ形トランジスタ１１８は、ＶDDと接続されるソース、ＮＰＮトランジスタ９４のエミッタと接続されるゲート、およびドレインを有する。Ｎ形トランジスタ１２０は、Ｐ形トランジスタ１１３のドレインと接続されるドレイン、Ｎ形トランジスタ１１９のゲートと接続されるゲート、およびＶSSと接続されるソースを有する。
【００３４】
ＢＩＣＭＯＳドライバ１２１では、ＮＰＮトランジスタ１２２は、ＶDDと接続されるコレクタ、Ｐ形トランジスタ１１３のドレインと接続されるベース、およびエミッタを有し、「ＡO 」と称されるアドレス信号を与える。ＮＰＮトランジスタ１２３は、ＮＰＮトランジスタ１２２のエミッタと接続されるコレクタ、ベース、およびＶSSと接続されるエミッタを有する。Ｐ形トランジスタ１２４は、ＮＰＮトランジスタ１２２のベースと接続されるソース、ＶSSと接続されるゲート、およびＮＰＮトランジスタ１２２のエミッタと接続されるドレインを有する。Ｎ形トランジスタ１２５は、ＮＰＮトランジスタ１２２のエミッタと接続されるドレイン、Ｐ形トランジスタ１０３のドレインと接続されるゲート、およびＮＰＮトランジスタ１２３のベースと接続されるソースを有する。Ｎ形トランジスタ１２６は、Ｎ形トランジスタ１２５のソースと接続されるドレイン、Ｐ形トランジスタ１０２のドレインと接続されるゲート、およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１２７は、ＮＰＮトランジスタ１２３のベースと接続されるドレイン、「ＮREF 」と称される基準電圧を受け取るゲート、およびＶSSと接続されるソースを有する。
【００３５】
ＢＩＣＭＯＳドライバ１３０では、ＮＰＮトランジスタ１３１は、ＶDDと接続されるコレクタ、Ｐ形トランジスタ１１８のドレインと接続されるベース、およびエミッタを有して「Ａ0*」と称されるアドレス信号を与える。ＮＰＮトランジスタ１３２は、ＮＰＮトランジスタ１３１のエミッタと接続されるコレクタ、ベース，およびＶSSと接続されるエミッタを有する。Ｐ形トランジスタ１３３は、ＮＰＮトランジスタ１３１のベースと接続されるソース、ＶSSと接続されるゲート、ＮＰＮトランジスタ１３１のエミッタと接続されるドレインを有する。Ｎ形トランジスタ１３４は、ＮＰＮトランジスタ１３１のエミッタと接続されるドレイン、Ｐ形トランジスタ１０８のドレインと接続されるゲート、およびＮＰＮトランジスタ１３２のベースと接続されるソースを有する。Ｎ形トランジスタ１３５は、Ｎ形トランジスタ１３４のソースと接続されるドレイン、Ｐ形トランジスタ１０７のドレインと接続されるゲート、およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１３６は、ＮＰＮトランジスタ１３２のベースと接続されるドレイン、基準電圧ＮREF を受け取るゲート、およびＶSSと接続されるソースを有する。基準電圧ＮREF が、電源電圧よりも高く調整され、電源電圧とほほ等しい。Ｎ形トランジスタ１２７，１３６は、ＮＰＮトランジスタ１２３または１３２がそれぞれ、飽和状態で動作しないように防ぐ。他の実施例では、電源電圧を用いてＮ形トランジスタ１２７，１３６にバイアスをかけることもできる。
【００３６】
温度と工程の変化を補正するため、ＤＣモデル回路３９（図２）の素子、またはこれに類似する図３のアドレス・バッファ回路７９と等しいＤＣ回路にモデル化する。たとえば、アドレス・バッファ回路９０の基準電圧ＡREF は、ＮＰＮトランジスタ４５のエミッタに与えられる基準電圧ＡREF によってモデル化される。同様に、ＮＰＮトランジスタ８８のベースに与えられる基準電圧ＶREF は、ＮＰＮトランジスタ４８のエミッタでの基準電圧ＶREFMによってモデル化される。抵抗器４１，４３，４７およびＮＰＮトランジスタ４２，４５，４６は、基準電圧ＡREF を与える回路素子をモデル化する。基準電圧ＡREF をＮＰＮトランジスタ９０に与える実際の回路は図示していないことに注意されたい。抵抗器５１，ＮＰＮトランジスタ５２，およびＮ形トランジスタ５３は、差動増幅器８４をモデル化する。ＮＰＮトランジスタ５５およびＮ形トランジスタ５６は、エミッタ・ホロワ・ステージ９２をモデル化する。Ｐ形トランジスタ５８とＮ形トランジスタ５９は、レベル変換回路１０１，１０６，１１１，１１６をモデル化する。Ｐ形トランジスタ６１とＮ形トランジスタ６２は、ＮＰＮトランジスタ１２２，１２３，１３１，１３２をモデル化する。ＤＣモデル回路３９の素子のレイアウトおよび大きさは、アドレス・バッファ回路７９の素子のレイアウトと大きさに等しい。
【００３７】
図４は、本発明によるクロック・バッファ回路１７０を、部分的概略図と部分的論理図の形で示す。クロック・バッファ回路１７０は，図１のクロック回路３０の一部である。クロック・バッファ回路１７０は、従来形の差動増幅器１７１、および差動増幅器１７１の出力端子と接続されるエミッタ・ホロワＮＰＮトランジスタを含む。差動増幅器１７１は、抵抗器１７２，１７３，およびＮＰＮトランジスタ１７４，１７５を含む。Ｎ形トランジスタ１７７，１７９，１８１，１８３，１８５は、ＮＰＮトランジスタ１７４，１７５，１７８，１８０，１８２，１８４を含む。Ｎ形トランジスタ１７６は、パワー・オン・リセット信号ＰＯＲを受け取るゲートを有し、ＮＰＮトランジスタ１７４，１７５およびＮ形トランジスタ１７７のエミッタの間に結合される。インバータ１８６は、パワー・オン・リセット信号ＰＯＲを受け取る入力端子と、出力端子を有する。Ｎ形トランジスタ１８７は、ＮＰＮトランジスタ１８２のベースと接続されるドレイン、インバータ１８６の出力端子と接続されたゲート、およびＮ形トランジスタ１７７のドレインと接続されるソースを有する。
【００３８】
「ＣＬＫ」と称される差分クロック信号は、比較的信号スイングが小さく、好適な実施例では、ＥＣＬレベルのクロック信号である。差分クロック信号「ＣＬＫ」および「ＣＬＫ＊」は、ＮＰＮトランジスタ１７４または１７５のそれぞれのベースに与えられる。これに反応して、差分クロック信号「ＣＬＫ1 」と「ＣＬＫ1 ＊」が、ＮＰＮトランジスタ１８４，１８０のそれぞれのエミッタに与えられる。クロック信号「ＣＬＫ1 」の電圧は、Ｎ形トランジスタ１７５のコレクタの電圧よりほぼ２ＶBEより低いに等しく、クロック信号「ＣＬＫ1 ＊」の電圧は、ＮＰＮトランジスタ１７４のコレクタの電圧から２ＶBEを引いたのに等しい。
【００３９】
メモリ２０のパワーアップ中、パワー・オン・リセット信号ＰＯＲは当初、論理低として与えられる。Ｎ形トランジスタ１７６は実質的に非導通状態であり、Ｎ形トランジスタ１８７は導通状態である。ＶDDのＶSS間の電圧電位が増加するに伴い、ＮＰＮ形トランジスタ１８２のベースはＶSS方向に逓減されて、電流は、ＮＰＮ形トランジスタ１７５の代わりに、ＮＰＮトランジスタ１７４を介して制御される。このため、ＮＰＮ形トランジスタ１８２は非導通状態を維持し、これによりＮＰＮトランジスタ１８４は実質的に非導通状態になり、クロック信号ＣＬＫ1 は、クロック信号ＣＬＫ／ＣＬＫ＊とは独立して論理低としてパワーアップする。差分クロック信号ＣＬＫ1 とＣＬＫ1 ＊は、図５のレベル変換回路１９０のベースに与えられる。
【００４０】
電源電圧が予め定められた電圧レベルに達するとき、パワー・オン・リセット信号ＰＯＲは論理高電圧になる。Ｎ形トランジスタ１７６は導通状態であり、このため、差動増幅器１７１の電流源となる。Ｎ形トランジスタ１８７は実質的に非導通状態であり、このため、クロック信号ＣＬＫ／ＣＬＫ＊トグルするにつれ、差動増幅器１７１の電圧変化に応答して、ＮＰＮ形トランジスタ１８２のベースに電圧がかかるようにする。
【００４１】
図５は、本発明によるクロック・レベル変換回路１９０の概略図を示す。クロック・レベル変換回路１９０は、図４のクロック・バッファ回路１７０と結合され、図１のクロック回路３０の一部である。また、クロック・レベル変換回路１９０は、図３のアドレス・バッファ回路７９と似通っているが、クロック・レベル変換回路１９０にはさらに素子が追加されて、パワー・オン・リセット信号ＰＯＲを受け取って、予め定められた論理状態で、「Ｋ」と「Ｋ＊」と称される差分ＣＬＫ1 信号を確保する点が異なる。クロック・レベル変換回路１９０は、差動増幅器１９１，エミッタ・ホロワ・トランジスタ１９７，１９８，レベル変換回路２１６，２２１，２２７，２３３，ＢＩＣＭＯＳドライバ回路２４０，２５０を含む。差動増幅器１９１は、抵抗器１９２，１９３およびＮＰＮ形トランジスタ１９４，１９５を含む。Ｎ形トランジスタ１９６，１９９，２１５は、ＮＰＮ形トランジスタ１９４，１９５、１９７、１９８の電流源を提供する。レベル変換回路２１６は、Ｐ形トランジスタ２１７，２１８，およびＮ形トランジスタ２１９，２２０を含む。レベル変換回路２２１はＰ形トランジスタ２２３，２２４およびＮ形トランジスタ２２５，２２６を含む。レベル変換回路２２７は、Ｐ形トランジスタ２２９，２３０およびＮ形トランジスタ２３１，２３２を含む。レベル変換回路２３３は、Ｐ形トランジスタ２３４，２３５、Ｎ形トランジスタ２３６，２３７である。ＢＩＣＭＯＳドライバ回路２４０は、ＮＰＮ形トランジスタ２４１，２４２，Ｐ形トランジスタ２４３，２４４，およびＮ形トランジスタ２４５，２４６，２４７を含む。ＢＩＣＭＯＳドライバ回路２５０は、ＮＰＮ形トランジスタ２５１，２５２（２５３？），Ｐ形トランジスタ２５２，Ｎ形トランジスタ２５４，２５５，２５６を含む。
【００４２】
Ｐ形トランジスタ２２８は、ＶDDと接続されるソース、パワー・オン・リセット信号ＰＯＲを受け取るゲート、およびＮ形トランジスタ２３１のドレインと接続されるドレインを有する。Ｐ形トランジスタ２２２は、ＶDDと接続されるソース、パワー・オン・リセット信号ＰＯＲを受け取るゲート、およびＮ形トランジスタ２２５のドレインと接続されるドレインを有する。ダイオード接続トランジスタ２３９は、ＶDDと接続されるゲートおよびソース、Ｎ形トランジスタ２５４のゲートと接続されるドレインを有する。Ｐ形トランジスタ２５３は、ＶDDと接続されるソース、パワー・オン・リセット電圧ＰＯＲを受け取るゲート、およびＮＰＮ形トランジスタ２５１のベースと接続されるドレインを有する。
ＮＰＮ形トランジスタ２５１のベースと接続されるドレインを有する。
【００４３】
差分クロック信号ＣＬＫ1 およびＣＬＫ1 ＊は、図４のクロック・バッファ回路１７０から与えられ、それぞれＮＰＮ形トランジスタ１９４，１９５のベースに与えられる。クロック・レベル変換回路１９０は、ＣＭＯＳレベルの差分クロック信号Ｋ，Ｋ＊を与える。メモリ２０のパワーアップ中、パワー・オン・リセット信号ＰＯＲが、論理低電圧としてクロック・レベル変換回路１９０に与えられて、クロック信号Ｋが最初は論理低としてアサートされ、クロック信号Ｋ＊が最初は論理高としてアサートされるよう確保する。Ｐ形トランジスタ２２２，２２８，２３８，２５３は、電源電圧が増加するにつれて導電状態になる。電流は、レベル変換回路２２１内のＮ形トランジスタ２２５、またレベル変換回路２２７のＮ形トランジスタ２３１を介して制御される。ＮＰＮ形トランジスタ２４１のベースの電圧は、論理低であり、これにより、クロック信号Ｋが論理低になる。ＮＰＮ形トランジスタ２５１のベース電圧は高くなり、これによりクロック信号Ｋ＊が論理高電圧になる。Ｎ形トランジスタ２４５は導通状態であり、これによりＮＰＮ形トランジスタ２４２は導通状態になり、このため、クロック信号Ｋの電圧が論理低へと逓減する。Ｎ形トランジスタ２５４は実質的に非導通状態なり、ＮＰＮ形トランジスタ２５５が導通状態になり、ＮＰＮトランジスタ２５２が実質的に非導通状態になるように確保する。電源電圧が適正レベルに達成するとき、パワー・オン・リセット信号は論理高電圧として与えられ、これにより、クロック信号Ｋ／Ｋ＊は、図４のクロック・バッファ回路１７０からクロック信号ＣＬＫ1 ／ＣＬＫ1 ＊に応答してトグルできる。
【００４４】
図６は、図１のメモリ２０のアドレス・プレデコーダ回路１３９を、部分的概略図と部分的論理図で表す。行アドレス・プレデコーダ／ラッチ２４および列アドレス・プレデコーダ／ラッチ２７によって受信された各アドレス信号に対応するアドレス・プレデコーダ回路１３９が１つある。アドレス・プレデコーダ回路１３９は、ＮＡＮＤ論理ゲート１４０，インバータ１６０，ラッチ１４１，伝送ゲート１４２，１４７，Ｐ形トランジスタ１５０，インバータ１５６，ＢＩＣＭＯＳドライバ回路１５９を含む。ラッチ１４１は、インバータ１４５，１４６を含む。ＢＩＣＭＯＳドライバ回路１５９は、インバータ１５１，ＮＰＮ形トランジスタ１５２，１５３，Ｐ形トランジスタ１５４、およびＮ形トランジスタ１５５、１５７、１５８を含む。伝送ゲート１４２は、Ｎ形トランジスタ１４３，Ｐ形トランジスタ１４４を含む。伝送ゲート１４７はＰ形トランジスタ１４９，Ｎ形トランジスタ１４８を含む。
【００４５】
ＮＡＮＤ論理ゲート１４０は、「Ａ0 」と称されるアドレス信号を受信する第１入力端子、「Ａ1 と称されるアドレス信号を受信する第２入力端子、「ＡN 」と称されるアドレス信号を受信する第３入力端子および出力端子を有する。インバータ１６０は、ＮＡＮＤ論理ゲート１４０の出力端子と接続される入力端子と、出力端子を有する。伝送ゲート１４２は、インバータ１６０の出力端子と接続される入力端子，出力端子，「Ｋ＊」と称されるクロック信号を受信する第１制御端子、「Ｋ］と称されるクロック信号を受信する第２制御端子を有する。インバータ１４５は、伝送ゲート１４２の出力端子と接続される入力端子と、１つの出力端子を有する。インバータ１４６は、インバータ１４５の出力端子と接続される入力端子と、インバータ１４５の入力端子と接続される出力端子を有する。伝送ゲート１４７は、インバータ１４５の出力端子と接続される入力端子，出力端子，クロック信号Ｋ＊を受信する第１制御端子、およびクロック信号Ｋを受信する第２制御端子を有する。注意すべきことは、伝送ゲート１４２，１４７は、Ｎ型トランジスタとＰ形トランジスタとが平行に示されるが、他の実施例では、伝送ゲート１４２，１４７が１つのトランジスタしか持たない場合もある。
【００４６】
Ｐ形トランジスタ１５０は、ＶDDと接続されるソース、パワー・オン・リセット信号を受信するゲート、および伝送ゲート１４７の出力端子と接続されるドレインを有する。インバータ１５１は、伝送ゲート１４７の出力端子と接続される入力端子と１つの出力端子を有する。ＮＰＮ形トランジスタ１５２は、ＶDDと接続されたコレクタ、インバータ１５１の出力端子と接続されるベース、および「ＲＰ］と称される予めデコードされたアドレス信号を与えるエミッタを有する。Ｐ形トランジスタ１５４は、ＮＰＮ形トランジスタ１５２のベースと接続されるソース、ＶSSと接続されるゲート、ＮＰＮ形トランジスタ１５２のエミッタと接続されるドレインを有する。Ｎ形トランジスタ１５５は、Ｐ形トランジスタ１５４のドレインと接続されたドレイン、伝送ゲート１４７の出力端子と接続されるゲートを有する。ＮＰＮ形トランジスタ１５３は、ＮＰＮ形トランジスタ１５２のエミッタと接続されるコレクタ、Ｎ形トランジスタ１５５のソースと接続されるベース、およびＶSSと接続されるエミッタを有する。Ｎ形トランジスタ１５７は、Ｎ形トランジスタ１５５のソースと接続されるドレイン，ゲート、およびＶSSと接続されるソースを有する。インバータ１５６は、伝送ゲート１４７の出力端子と接続される入力端子，およびＮ形トランジスタ１５７のゲートと接続される出力端子を有する。Ｎ形トランジスタ１５８は、ＮＰＮ形トランジスタ１５３のベースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート、およびＶSSと接続されるソースを有する。
【００４７】
通常の動作中、「Ａ0 」「Ａ1 」から「ＡN 」と称され、バッファ付きのレベル変換されたアドレス信号は、アドレス・バッファ回路７９を含むアドレス・バッファ回路によって、アドレス・プレデコーダ回路１３９を含むアドレス・プレデコーダ回路に与えられる。
【００４８】
クロック信号Ｋが論理低になるのに応答して、クロック信号Ｋ＊は論理高になり、伝送ゲート１４２は導通状態になり、これによりＮＡＮＤ論理ゲート１４０の出力端子とラッチ１４１を結合させる。伝送ゲート１４７は実質的に非導通状態になり、ラッチ１４１をＢＩＣＭＯＳドライバ回路１５９から分離する。クロック信号ＫとＫ＊はそれぞれ論理高および論理低になり、伝送ゲート１４７は導通状態になって、ラッチ１４１をＢＩＣＭＯＳドライバ回路１５９と結合させ、伝送ゲート１４２が実質的に非導通状態になると、ラッチ１４１がＮＡＮＤ論理ゲート１４０から分離するので、クロック信号Ｋ／Ｋ＊がそれぞれ論理低および論理高に遷移するまで、ラッチ１４１が新しいアドレス信号を受け取るのを防ぐ。
【００４９】
メモリ２０のパワーアップ中、パワー・オン・リセット信号ＰＯＲが論理低になり、これによりＰ形トランジスタ１５０が導通状態になって、このために、インバータ１５１の入力端子をＶDDと結合させる。インバータ１５１は、ＮＰＮ形トランジスタ１５２のベースに論理低を与え、これによりＮＰＮ形トランジスタ１５２を実質的に非導通状態にする。Ｎ形トランジスタ１５５のゲートは論理高で、これによりＮ形トランジスタ１５５を導通状態にする。ＮＰＮ形トランジスタ１５３のベースにある論理高によって、ＮＰＮ形トランジスタ１５３は導通状態になる。ＮＰＮ形トランジスタ１５２はパワーアップ時に実質的に非導通状態になり、ＮＰＮ形トランジスタ１５３は導通状態になり、予めデコードされたアドレス信号ＲＰは当初論理低としてアサートされる。またパワーアップ中、クロック信号Ｋが論理低になり、クロック信号Ｋ＊が論理高になることにより、伝送ゲート１４７は最初に非導通状態になって、アドレス信号Ａ0 ，Ａ1 またはＡN のいずれかの変化が、パワーアップ中、予めデコートされたアドレス信号ＲＰに影響を与えないようにする。
【００５０】
本発明は好適な実施例に即して説明してきたが、当業者には、本発明が数多くの方法で変形でき、また上記に具体的に設定し説明してきた以外にも多く実施例が可能であることは明かであろう。したがって、添付請求の範囲は、本発明の真正の意図および範囲に属する本発明のすべての変形をカバーすることを意図している。
【図面の簡単な説明】
【図１】  本発明によるメモリのブロック図である。
【図２】  本発明による図１のメモリのパワー・オン・リセット回路を、部分的概略図と部分的論理図の形式で示す。
【図３】  図１のメモリの先行技術のアドレス・バッファを概略図で示す。
【図４】  本発明によるクロック・バッファ回路を、部分的概略図形式と、部分的論理図形態で示す。
【図５】  本発明によるクロック・レベル変換回路を概略図で示す。
【図６】  図１のメモリのアドレス・プレデコーダ回路を、部分的概略図および部分的論理図で示す。
【符号の説明】
２０  メモリ
２１  メモリ・アレー
２２  メモリ・セル
２３  行アドレス・バッファ
２４  行アドレス・プレデコーダ／ラッチ
２５  行選択
２６  列アドレス・バッファ
２７  列アドレス・プレデコーダ／ラッチ
２８  列論理
２９  クロック回路
３０  パワー・オン・リセット回路
３１  ビット・ライン負荷
３２  データＩ／０回路３２
３９  ＤＣモデル回路
４１，４３，５１  抵抗器
４２，４６，４８，５２，５５  ＮＰＮトランジスタ
４９，５３，５６，５９，６２，６６，６７，６８  Ｎ形トランジスタ
６３，７０，７２，７３，７４  インバータ
６１，６５  Ｐ形トランジスタ
７１  ＮＡＮＤ論理ゲート
７９  アドレス・バッファ回路
８０  ＥＣ入力ステー
８１，９０  ＮＰＮトランジスタ
８２，８３，８９，９１，９５，９６  Ｎ形トランジスタ
８７，８８，９３，９４  ＮＰＮトランジスタ
１０１，１０６，１１１，１１６  レベル変換回路
１０２，１０３，１０７，１０８，１１２，１１３，１１７，１１８，１２４，１３３  Ｐ形トランジスタ
１０４，１０５，１０９，１１０，１１４，１１５，１１９，１２０，１２６，１３４，１３５，１３６  Ｎ形トランジスタ
１２２，１２３，１３１，１３２  ＮＰＮトランジスタ
１３９  アドレス・プレデコーダ回路
１４０  ＮＡＮＤ論理ゲート
１４２，１４７  伝送ゲート
１４３，１４８  Ｎ形トランジスタ
１４５，１４６，１５１，１５６，１６０  インバータ
１４４，１４９ Ｐ形トランジスタ１４４
１５０，１５４  Ｐ形トランジスタ
１５５，１５７，１５８  Ｎ形トランジスタ
１５９  ＢＩＣＭＯＳドライバ回路
１７０  クロック・バッファ回路
１７１  差動増幅器
１７２，１７３  抵抗器
１７４，１７５，１７８，１８０，１８２，１８４  ＮＰＮトランジスタ
１７６，１７７，１７９，１８１，１８３，１８５，１８７  Ｎ形トランジスタ
１８６  インバータ
１９４，１９５，２４１，２４２，２５１，２５２  ＮＰＮトランジスタ２５２
１９７，１９８  エミッタ・ホロワ・トランジスタ
２１６，２２１，２２７，２３３  レベル変換回路
２１７，２１８，２２２，２２３，２２４，２２８，２２９，２３０，２３４，２３５，２３８，２３９，２４０，２４３，２４４，２５０，２５３  Ｐ形トランジスタ
２１９，２２０，２２５，２２６，２３１，２３２，２３６，２３７，２４５，２４６，２４７，２５４，２５５，２５６  Ｎ形トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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