(57)【特許請求の範囲】
【請求項１】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置であって、
一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタは、ｎ(正の整数)個の領域に分割されており、
上記各消去対象区画毎に、
上記消去対象区画に対する消去前書き込み,消去パルス印加およびオーバーイレースベリファイを含む一連の消去動作の回数を記憶する消去動作回数記憶手段と、
上記消去動作回数記憶手段の記憶内容に基づいて、上記消去対象区画における消去前書き込みを行う領域のアドレスを設定するアドレス設定手段と、
上記消去対象区画に対する上記消去動作の回数がｎ回になる毎に、上記消去動作の回数がｎ回になったことを表すフラグ情報が格納されるフラグ手段と、
上記フラグ手段に上記フラグ情報が格納されている場合に、上記消去動作回数記憶手段の記憶内容をリセットする消去動作回数リセット手段を備え、
上記ｎは、上記浮遊ゲート電界効果トランジスタの閾値電圧が負になるまでの消去パルス印加時間に応じて、消去前書き込みが行われない浮遊ゲート電界効果トランジスタにオーバーイレース状態が発生しないように設定されており、
上記消去対象区画を構成するｎ個の領域の夫々を、領域０乃至領域(ｎ−１)とし、第(ｎ・ｋ(０を含む正の整数)＋１)回目の消去動作時には領域０に対してのみ消去前書き込みを行ない、第(ｎ・ｋ＋２)回目の消去動作時には領域１に対してのみ消去前書き込みを行ない、以下、第(ｎ・ｋ＋ｎ)回目までの消去動作時に、順次領域(ｎ−１)まで消去前書き込みを行ない、
上記消去対象区画には、上記消去動作が１回実行される毎に上記消去前書き込みが１回実行されるようになっている
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
上記消去対象区画は、上記ブロックであることを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１に記載の不揮発性半導体メモリ装置において、
上記消去対象区画は、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイであり、
上記消去対象区画に対するｎ個の領域への分割は、上記ブロックの単位で行なわれていることを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項１乃至請求項３の何れか一つに記載の不揮発性半導体メモリ装置において、
上記消去動作回数記憶手段は、(ｎ−１)個の不揮発性半導体メモリで構成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項５】
請求項４に記載の不揮発性半導体メモリ装置において、
上記消去動作回数記憶手段を構成する不揮発性半導体メモリは、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタと同じ構造を有していることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
請求項４あるいは請求項５に記載の不揮発性半導体メモリ装置において、
上記消去動作が開始されると、当該消去動作に係る上記消去対象区画に対応する消去動作回数記憶手段を構成する(ｎ−１)個の不揮発性半導体メモリを読み出し、書き込まれていない不揮発性半導体メモリが存在する場合には未書き込み不揮発性半導体メモリの１つに書き込みを行なう一方、総ての不揮発性半導体メモリが書き込み状態である場合には、上記フラグ手段に上記フラグ情報を格納させる消去制御手段を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項７】
請求項１乃至請求項３の何れか一つに記載の不揮発性半導体メモリ装置において、
上記フラグ手段は、ラッチ回路で構成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項８】
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置の消去方法であって、
一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタの１/ｎの浮遊ゲート電界効果トランジスタに対してのみ消去前書き込みを行ない、
上記ｎは、上記浮遊ゲート電界効果トランジスタの閾値電圧が負になるまでの消去パルス印加時間に応じて、消去前書き込みが行われない浮遊ゲート電界効果トランジスタにオーバーイレース状態が発生しないように設定されており、
上記消去対象区画を構成するｎ個の領域の夫々を、領域０乃至領域(ｎ−１)とし、第(ｎ・ｋ(０を含む正の整数)＋１)回目の消去動作時には領域０に対してのみ消去前書き込みを行ない、第(ｎ・ｋ＋２)回目の消去動作時には領域１に対してのみ消去前書き込みを行ない、以下、第(ｎ・ｋ＋ｎ)回目までの消去動作時に、順次領域(ｎ−１)まで消去前書き込みを行ない、
上記消去対象区画には、上記消去動作が１回実行される毎に上記消去前書き込みが１回実行されるようになっており、
上記消去動作は、上記消去対象区画に対する消去前書き込み,消去パルス印加およびオーバーイレースベリファイを含む一連の消去動作である
ことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項９】
請求項８に記載の不揮発性半導体メモリ装置の消去方法において、
上記消去対象区画は、上記ブロックであることを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項１０】
請求項８に記載の不揮発性半導体メモリ装置の消去方法において、
上記消去対象区画は、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイであり、
上記消去前書き込みを行なう浮遊ゲート電界効果トランジスタは、上記ブロックの単位で設定されることを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項１１】
請求項８乃至請求項１０の何れか一つに記載の不揮発性半導体メモリ装置の消去方法において、
上記１/ｎの浮遊ゲート電界効果トランジスタは、上記消去対象区画をｎ個の領域に分割することによって設定され、
上記消去動作に際して、上記消去対象区画を構成するｎ個の領域のうち１つの領域に対してのみ上記消去前書き込みを行なうことを特徴とする不揮発性半導体メモリ装置の消去方法。
【請求項１２】
請求項１１に記載の不揮発性半導体メモリ装置の消去方法において、
上記各消去動作毎に、上記消去対象区画を構成するｎ個の領域のうち１つの領域に対して順次上記消去前書き込みを行なうことを特徴とする不揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、チャネルホットエレクトロンを用いて書き込みを行う不揮発性半導体メモリ装置、および、その消去方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図１２に示す。図１２から分るように、ソース１とドレイン２とソース‐ドレイン間の基板(ウェル)３との上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、上記フローティングゲート５の上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に示すように、書き込み時には、上記コントロールゲート７に電圧Ｖpp(例えば１０Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２に６Ｖの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン２側の電界が高い部分でチャネルホットエレクトロンが発生し、フローティングゲート５に電子が注入される。その結果、メモリセル８の閾値電圧が上昇してメモリセル８への書き込みが行われる。図１３は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図１３に示すように、書き込まれたメモリセルの閾値電圧は５Ｖ以上となる。
表１
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【０００４】
また、消去時は、上記コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１に電圧Ｖpe(例えば６Ｖ)を印加し、ドレイン２をオープンにすることによって、ソース１側とフローティングゲート５との間のトンネル酸化膜４に強い電解が発生する。そして、ファウラーノーデハイム(ＦＮ)トンネル現象によって、フローティングゲート５からソース１側に電子を引き抜いてメモリセル８の閾値電圧を低下させるのである。その結果、図１３に示すように、消去されたメモリセル８の閾値電圧は１.５Ｖ〜３Ｖとなる。
【０００５】
また、読み出し時には、上記ドレイン２に電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを印加する。ここで、当該メモリセル８が消去状態で閾値電圧が低い場合は、当該メモリセル８に電流が流れて状態「１」と判定される。一方、当該メモリセル８が書き込み状態で閾値電圧が高い場合は、当該メモリセルに電流が流れず状態「０」と判定される。
【０００６】
このような動作原理に基づいて、上記メモリセル８に対して書き込み,消去および読み出しが行なわれるのである。ところで、実際の不揮発性半導体メモリ装置における消去時には、例えば６４kＢと比較的大きなブロック単位で一括消去される。その場合、その消去されるべきブロック内のメモリセルの閾値電圧は、書き込み状態(図１３において閾値電圧が５Ｖ以上)のものもあれば消去状態(図１３において閾値電圧が１.５Ｖ〜３Ｖ)のものもあり、混在している。そして、消去すべき全メモリセル８の閾値電圧を所定の閾値電圧分布(例えば１.５Ｖ〜３Ｖ)内に収めるために、一括消去には複雑なアルゴリズムを用いている。
【０００７】
消去時においては、元々閾値電圧が低いメモリセルに対する消去パルスの印加や、消去特性のバラツキによって閾値電圧の低下が早いメモリセルに対する消去パルスの印加によって、閾値電圧が０Ｖ以下となるオーバーイレース(過剰消去)状態のメモリセルの出現を防止することがポイントとなる。
【０００８】
上記オーバーイレース状態のメモリセルが出現すると、例えば、書き込みベリファイや消去ベリファイ時において、選択メモリセルのコントロールゲート７に接続されているワード線には所定の電圧(例えば、消去ベリファイ時の場合であれば３.０Ｖ)を印加する一方、非選択メモリセルのコントロールゲート７に接続されているワード線の電圧を０Ｖにして、上記選択メモリセルに流れるセル電流の有無によってベリファイを実施しようとしても、非選択メモリセルの中に存在するオーバーイレース状態のメモリセルにもセル電流が流れるため、選択メモリセルにおけるセル電流の有無を正しく検証することができなくなる。つまり、閾値電圧の検証ができなくなるために書き込みおよび消去を正常に行うことができなくなるのである。したがって、上記オーバーイレース状態のメモリセルが出現すると、不揮発性半導体メモリ装置の信頼性が損なわれることになるのである。
【０００９】
図１４に、上記オーバーイレース状態のメモリセルの出現を防止するような消去アルゴリズムの一例を示す。図１４において消去動作が開始されると、先ずステップＳ1で、オーバーイレースを防止するための消去前書き込みが、全メモリセルに対して行われる。この消去前書き込みの動作は、先に説明した通常の書き込み動作と同じであり、次のように行われる。すなわち、消去対象ブロックにおける総てのメモリセルのソース１および基板(ウェル)３に、表１に示す電圧が印加される。そして、メモリセルが順次選択されてコントロールゲートとドレインとに表１に示す電圧が印加される。
【００１０】
ステップＳ2で、書き込みベリファイが実行される。すなわち、各メモリセルの閾値電圧値が検証されるのである。ステップＳ3で、ベリファイ結果が可であるか否であるか、即ち全メモリセルの閾値電圧値が書き込み状態である所定の値(５.０Ｖ)以上あるか否かが判別される。その結果、否であれば上記ステップＳ1に戻って消去前書き込みを繰り返す一方、可であればステップＳ4に進む。ここで、上記書き込みベリファイの動作は、表１における読み出し動作とコントロールゲート７ヘの印加電圧５.０Ｖが異なるだけで、ドレイン２,ソース１および基板(ウェル)３への印加電圧は同じである。こうして、書き込みベリファイを行う選択メモリセルのコントロールゲート７にワード線を介して５.０Ｖを印加する一方、非選択メモリセルのコントロールゲート７には０Ｖを印加して、選択メモリセルにセル電流が流れるか否かを判定する。そして、選択メモリセルにセル電流が流れなければ、選択メモリセルの閾値電圧は５.０Ｖ以上あり、書き込み状態になったと判定するのである。これに対して、セル電流が流れれば、選択メモリセルの閾値電圧は５.０Ｖよりも低いと判定して、再度消去前書き込みを実施するのである。以後、これを繰り返して消去すべき総てのメモリセルの閾値電圧が５.０Ｖ以上になると消去前書き込みを終了するのである。
【００１１】
ステップＳ4で、消去パルスの印加が行われる。その場合における消去パルスのパルス幅は、消去特性のバラツキに起因して閾値電圧の低下が早いメモリセルの多くがオーバーイレース状態にならないように、書き込み状態を消去状態に変更するのに必要な消去時間より短い時間、例えば１０msに設定される。そして、消去対象メモリセルのドレイン２をオープン状態にし、基板(ウェル)３を０Ｖにし、コントロールゲート７には−９Ｖの消去パルスを印加し、ソース１には６Ｖの消去パルスを印加して、ブロック単位の消去を実施するのである。
【００１２】
ステップＳ5で、消去ベリファイが実行されて、消去メモリセルの閾値電圧が所定の値になっているかが検証される。消去ベリファイの動作は、表１における読み出し動作とコントロールゲート７ヘの印加電圧３.０Ｖが異なるだけで、他のドレイン２,ソース１および基板(ウェル)３への印加電圧は同じである。こうして、消去ベリファイを行う選択メモリセルのコントロールゲート７にワード線を介して３.０Ｖを印加する一方、非選択メモリセルのコントロールゲート７には０Ｖを印加して、選択メモリセルにセル電流が流れるか否かが判定されるのである。そして、選択メモリセルにセル電流が流れれば、選択メモリセルの閾値電圧は３.０Ｖ以下あり、消去状態になったと判定される。これに対して、セル電流が流れなければ選択メモリセルの閾値電圧は３.０Ｖより高いと判定される。
【００１３】
ステップＳ6で、ベリファイ結果が可であるか否であるか、即ち全メモリセルの閾値電圧が消去状態である所定の値(３.０Ｖ)以下あるか否かが判別される。その結果、否であれば上記ステップＳ4に戻って消去パルスの印加が繰り返される一方、可であればステップＳ7に進む。こうして、上記パルス幅の消去パルスの印加と、消去ベリファイによる閾値電圧の検証とを交互に行いながら、消去対象ブロック内の総てのメモリセルの閾値電圧を３.０Ｖ以下にするのである。
【００１４】
ここで、上記メモリセル８の消去特性例として、消去パルス印加時間に対する閾値電圧の変化の一例を図１５に示す。図１５において、消去パルスを３００msだけ印加した場合、消去特性のバラツキによって、閾値電圧Ｖtの低下が最も早いメモリセル(ファーストセル)の閾値電圧Ｖtは１.５Ｖであり、閾値電圧Ｖtの低下の最も遅いメモリセル(スローセル)の閾値電圧Ｖtは３.０Ｖである。
【００１５】
このような消去特性を持つメモリセルの場合には、消去すべき全メモリセルが消去ベリファイで閾値電圧Ｖtが３.０Ｖ以下(スローセルの閾値電圧Ｖtは３.０Ｖ)であると判定される一方、消去パルス印加が終了すればファーストセルの閾値電圧Ｖtは１.５Ｖになるため、消去状態における全メモリセル閾値電圧Ｖtの分布は１.５Ｖ〜３.０Ｖに収まることになる。
【００１６】
ステップＳ7で、オーバーイレース状態のメモリセルが在るか否かを検証するオーバーイレースベリファイが実行される。このオーバーイレースベリファイの動作は、表１における読み出し動作とコントロールゲート７ヘの印加電圧０Ｖが異なるだけで、ソース１および基板(ウェル)３への印加電圧は同じである。こうして、総てのコントロールゲート７には０Ｖを印加する一方、オーバーイレースベリファイを行う選択メモリセルのドレイン２にはビット線を介して１Ｖを印加して、ビット線端にセル電流が流れるか否かを判定するのである。そして、セル電流が流れなければ、そのビット線にドレインが接続されている複数のメモリセルの中にはオーバーイレース状態のメモリセルはないと判定する。そして、次のビット線に１Ｖを印加して、そのビット線に関するメモリセルのオーバーイレースベリファイを行う。これに対して、セル電流が流れれば、そのビット線にドレインが接続されている複数のメモリセルの中にオーバーイレース状態のメモリセルが存在していると判定する。
【００１７】
ステップＳ8で、ベリファイ結果が可であるか否であるかが判別される。その結果、オーバーイレース状態のメモリセルが１個でも検出されればステップＳ9に進み、無ければ消去処理動作を終了する。ステップＳ9で、オーバーイレース状態のメモリセルに対して、ソフト書き込み(軽度な書き込み)が実行される。このソフト書き込みの動作は、表１における書き込み動作と同様にメモリセルのソース１および基板(ウェル)３に電圧を印加する。そして、ドレイン２には表１における書き込み動作と同じ電圧を、コントロールゲートには６Ｖを、順次印加することによって行われる。そして、再度オーバーイレースベリファイを行い、そのビット線でセル電流の流れが検出されなければオーバーイレース状態のメモリセルは無くなったと判断する。一方、セル電流の流れが検出されれば、再度ソフト書き込みを実施する。こうして、セル電流が検出されなくなるまでソフト書き込みとオーバーイレースベリファイとを交互に続けるのである。そして、上記ステップＳ8においてセル電流が検出されなくなると、消去処理動作を終了するのである。
【００１８】
基本的には、通常、初期状態の不揮発性半導体メモリ装置は、図１３における消去状態の閾値電圧分布を取るために、次のオーバーイレースベリファイによって閾値電圧の検証を行っても、実際にはオーバーイレース状態のメモリセルが発見されてオーバーイレース状態を消去状態に戻すためのソフト書き込みが行われることはない。但し、オーバーイレースベリファイを実施した結果、閾値電圧Ｖtが０Ｖ以下のメモリセルが発見された場合には、上記ソフト書き込みが実行されることになる。
【００１９】
以上が、図１４に示すオーバーイレース状態のメモリセルの出現を防止する消去アルゴリズムの基本的な一例である。
【００２０】
次に、図１４に示す消去動作に要する消去総時間を見積り、そのうちの消去前書き込み時間が総消去時間に占める割合を求めてみる。ここで、上記消去前書き込み動作は、上述したように表１に示す通常の書き込み動作に従って行われる。また、不揮発性半導体メモリ装置の電源電圧Ｖccが５Ｖである場合、この５Ｖに基づいて内部に設置されている昇圧用チャージポンプ回路によって書き込みパルス(例えば、コントロールゲート７に印加される１０Ｖのパルス)を生成されるのであるが、その場合に上記昇圧用チャージポンプ回路等の出力能力から、１バイト分の８個のメモリセルを同時に書き込みを行うことが可能である。
【００２１】
ここで、１個のメモリセルヘの書き込み時間を２μsとすると、１ブロック６４kＢに対する消去前書き込みに要する時間は式(１)で表される。
２μs×６４ｋ×８÷８
＝２μs×６４×１０２４＝１３１ms          …（１）
さらに、消去前書き込み後に行われる書き込みベリファイに必要な時間は、約９０msである。
【００２２】
次に、上記消去ベリファイを行いながら消去パルス(パルス幅：１０ms)を印加するのであるが、その場合における総パルス印加時間は約３００msであり、総消去ベリファイ時間は約１８０msである。最後に、オーバーイレースベリファイに要する時間は約９０msである。
【００２３】
また、ソフト書き込みについては、上述したように、通常の不揮発性半導体メモリ装置における消去特性のバラツキは図１５に示すようであるため、ソフト書き込みは行われないことが多い。したがって、ここでは、ソフト書き込みに要する時間は見積もらないことにする。因みに、ソフト書き込みに要する時間は、オーバーイレース状態のメモリセルの個数により決定される。
【００２４】
したがって、消去総時間は、消去前書き込み時間(１３１ms)と、書き込みベリファイ時間(約９０ms)と、総パルス印加時間(約３００ms)と、総消去ベリファイ時間(約１８０ms)と、オーバーイレースベリファイ時間(約９０ms)との合計であり、約７９１msとなる。また、消去前書き込み時間は１３１msであるため、消去総時間に占める割合は１６％程度となる。
【００２５】
ここで、上記消去前書き込みは、通常書き込みと同じ動作であるため書き込み速度は速い。しかしながら、チャネルホットエレクトロンを用いて電子をドレインサイドからフローティングゲート５に注入することによって閾値電圧を上昇させて書き込み状態にするために、消費電流が多い。そのために、不揮発性半導体メモリ装置の電源電圧Ｖccが、例えば３.０Ｖや２.４Ｖさらには１.８Ｖと低電圧化されると、この消去前書き込み時間が増加するのである。
【００２６】
この状況を図１６に示す。図１６から、不揮発性半導体メモリ装置の電源電圧Ｖccが低電圧化すると、それに伴って同時に消去前書き込みを行うことができるメモリセル数(ビット数)が減少すると共に、６４kＢ分のメモリセルに対する消去前書き込みに要する時間が増加することが分かる。
【００２７】
これは、チャネルホットエレクトロンを用いる消去前書き込みの場合には、この消去前書き込み時に消費される電流がメモリセル１個(１ビット)当たり、５００μＡと非常に大きい。そのために、電源電圧Ｖccが低電圧化すると、この電源電圧Ｖccから昇圧して各書き込みパルス生成する昇圧チャージポンプ回路の電流供給能力が低下するので、それに伴って一度に書き込めるメモリセル数が減少するためである。
【００２８】
図１６に示すように、電源電圧Ｖcc＝５Ｖの場合には、同時に８個のメモリセルに消去前書き込みを行うことが可能である。ところが、電源電圧Ｖcc＝１.８Ｖの場合は、メモリセル１個にしか同時に書き込みを行うことができなくなる。その結果、１ブロック６４kＢ分のメモリセルに対する消去前書き込み時間は、Ｖcc＝５Ｖでは上述のごとく１３１msであるが、Ｖcc＝１.８Ｖになると１０４８msと長くなるのである。このため、Ｖcc＝１.８Ｖの場合における消去総時間は１７０８msとなり、消去前書き込み時間が消去総時間に占める割合は約６１％にも上ることになるのである。
【００２９】
以上のことから、今後予想される不揮発性半導体メモリ装置の低電圧化並びに高集積化に向けて、消去総時間を短縮するには消去前書き込み時間の低減が重要な要素となってきている。
【００３０】
上記消去前書き込み時間を短縮するフラッシュ消去型不揮発性メモリおよびその消去方法が提案されている(特開平１０‐６４２８８号公報)。図１７に回路ブロック図を示し、消去前書き込み処理動作のフローチャートを図１８に示す。図１７に示すフラッシュ消去型不揮発性メモリにおいては、入出力信号ＩＯによって消去モードが指定されると、内部シーケンス制御部１１からの消去前書き込み・ベリファイ期間信号ＷＶＰが立ち上がり、内部アドレス発生回路１２によってメモリセルアレイ１４のアドレスの初期値が最下位アドレスに設定され(ステップＳ11)、デコード部１３によってデコードされる。そして、内部シーケンス制御部１１からの消去前書き込み制御信号ＰＷが活性化レベルになって、書き込み回路１５によってメモリセルアレイ１４における最下位アドレスに対する消去前書き込みが実行される。以下、順次アドレスＩＡＤをインクリメントしながら消去前書き込みが実行され(ステップＳ12〜Ｓ14)、最上位アドレスに対する消去前書き込みが終了すると、内部アドレス発生回路１２から最終アドレス検知信号ＥＡＤが出力される。そうすると、一回目書き込み認識回路１６からの一回目消去前書き込み終了信号ＦＷＥが活性レベルとなって、内部シーケンス制御部１１からのベリファイ制御信号ＶＦが活性レベルになる。こうして、ベリファイ回路１７によって、最下位アドレスから順次ベリファイが行われるのである(ステップＳ15,Ｓ16,Ｓ19,Ｓ20)。そして、その結果が不良であれば消去前書き込み制御信号ＰＷが活性化レベルになって、書き込み回路１５によって再書込みが実行される(ステップＳ17,Ｓ18)ようになっている。
【００３１】
こうして、消去前書き込みが終了すると、上記内部アドレス発生回路１２と消去回路１８とによって、消去パルス印加が開始される。
【００３２】
【発明が解決しようとする課題】
しかしながら、上記従来の消去前書き込み時間を短縮するフラッシュ消去型不揮発性メモリおよびその消去方法には、以下のような問題がある。すなわち、フラッシュ消去型不揮発性メモリにおいては、一回目書き込み認識回路１６を設けて、先ず最初の一回目の消去前書き込みを全メモリセルに対して行い、次いでベリファイを行う過程で見つかった書き込み不良のメモリセルにのみ再度書き込みを行うようにしている。こうすることによって、１バイト単位で消去前書き込みとベリファイとを繰り返して行う図１４に示す消去アルゴリズムに比して、消去前書き込み時間の短縮を図ることはできる。
【００３３】
しかしながら、上記消去前書き込み時に消費される電流が５００μＡと非常に大きいことに変りはない。したがって、電源電圧Ｖccが低電圧化すると、この電源電圧Ｖccから昇圧して各書き込みパルス生成する昇圧チャージポンプ回路の電流供給能力が低下するので、一度に書き込めるメモリセル数が減少し、１ブロック６４kＢ分のメモリセルに対する消去前書き込み時間が長くなるという問題に対しては、何ら解決されてはいないのである。
【００３４】
そこで、この発明の目的は、低電圧化が進むにつれて増加する消去前書き込み時間を低減し、結果として消去時間を短縮することができる不揮発性半導体メモリ装置、および、その消去方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置であって、
一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタは、ｎ(正の整数)個の領域に分割されており、
上記各消去対象区画毎に、
上記消去対象区画に対する消去前書き込み,消去パルス印加およびオーバーイレースベリファイを含む一連の消去動作の回数を記憶する消去動作回数記憶手段と、
上記消去動作回数記憶手段の記憶内容に基づいて、上記消去対象区画における消去前書き込みを行う領域のアドレスを設定するアドレス設定手段と、
上記消去対象区画に対する上記消去動作の回数がｎ回になる毎に、上記消去動作の回数がｎ回になったことを表すフラグ情報が格納されるフラグ手段と、
上記フラグ手段に上記フラグ情報が格納されている場合に、上記消去動作回数記憶手段の記憶内容をリセットする消去動作回数リセット手段を備え、
上記ｎは、上記浮遊ゲート電界効果トランジスタの閾値電圧が負になるまでの消去パルス印加時間に応じて、消去前書き込みが行われない浮遊ゲート電界効果トランジスタにオーバーイレース状態が発生しないように設定されており、
上記消去対象区画を構成するｎ個の領域の夫々を、領域０乃至領域(ｎ−１)とし、第(ｎ・ｋ(０を含む正の整数)＋１)回目の消去動作時には領域０に対してのみ消去前書き込みを行ない、第(ｎ・ｋ＋２)回目の消去動作時には領域１に対してのみ消去前書き込みを行ない、以下、第(ｎ・ｋ＋ｎ)回目までの消去動作時に、順次領域(ｎ−１)まで消去前書き込みを行ない、
上記消去対象区画には、上記消去動作が１回実行される毎に上記消去前書き込みが１回実行されるようになっている
ことを特徴としている。
【００３６】
上記第１の発明の構成によれば、任意の消去対象区画に対して一連の消去動作が行われるに際して、当該消去対象区画に対応する消去動作回数記憶手段に消去動作の回数が記憶される。そして、アドレス設定手段によって、上記消去動作回数記憶手段の記憶内容に基づいて、消去前書き込みを行う領域のアドレスが設定され、当該消去対象区画に対応する消去時に上記設定領域に対して消去前書き込みが行われる。以下、この動作が繰り返され、当該消去対象区画に対する消去動作の回数がｎ回になるとフラグ手段にフラグ情報が格納され、消去動作回数リセット手段によって上記消去動作回数記憶手段の記憶内容がリセットされる。
【００３７】
したがって、当該消去対象区画に対応する１回の消去動作毎に、当該消去対象区画の１/ｎの浮遊ゲート電界効果トランジスタに対してのみ、消去前書き込みが行われることになる。その結果、１回の消去動作時における消去前書き込み時間が従来の１/ｎになり、結果的に消去動作総時間が短縮される。こうして、低電圧化に伴う消去時間の増加が防止される。
【００３８】
また、第１の実施例は、第１の発明の不揮発性半導体メモリ装置において、上記消去対象区画は上記ブロックであることを特徴としている。
【００３９】
この実施例によれば、低電圧化に伴う消去時間の増加防止が、ブロック消去方式の不揮発性半導体メモリ装置に対して適用される。
【００４０】
また、第２の実施例は、第１の発明の不揮発性半導体メモリ装置において、上記消去対象区画は,上記マトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイであり、上記消去対象区画に対するｎ個の領域への分割は上記ブロックの単位で行なわれていることを特徴としている。
【００４１】
この実施例によれば、低電圧化に伴う消去時間の増加防止が、フルチップ消去方式の不揮発性半導体メモリ装置に対して適用される。
【００４２】
また、第３の実施例は、第１の発明の不揮発性半導体メモリ装置において、上記消去動作回数記憶手段は、(ｎ−１)個の不揮発性半導体メモリで構成されていることを特徴としている。
【００４３】
また、第４の実施例は、上記第３の実施例の不揮発性半導体メモリ装置において、上記消去動作回数記憶手段を構成する不揮発性半導体メモリは、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタと同じ構造を有していることを特徴としている。
【００４４】
これらの実施例によれば、上記消去動作回数リセット手段によるリセットは、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタに消去パルスが印加される際に、同時に、上記消去動作回数記憶手段を構成する不揮発性半導体メモリに消去パルスを印加することによって、上記浮遊ゲート電界効果トランジスタの消去と同時に行うことが可能となる。つまり、上記消去動作回数リセット手段を、上記マトリクス状に配置された浮遊ゲート電界効果トランジスタ用の消去回路で兼用することが可能になるのである。
【００４５】
また、第５の実施例は、上記第３の実施例または第４の実施例の不揮発性半導体メモリ装置において、上記消去動作が開始されると、当該消去動作に係る上記消去対象区画に対応する消去動作回数記憶手段を構成する(ｎ−１)個の不揮発性半導体メモリを読み出し、書き込まれていない不揮発性半導体メモリが存在する場合には未書き込み不揮発性半導体メモリの１つに書き込みを行なう一方、総ての不揮発性半導体メモリが書き込み状態である場合には、上記フラグ手段に上記フラグ情報を格納させる消去制御手段を備えたことを特徴としている。
【００４６】
この実施例によれば、消去制御手段によって、上記消去動作回数記憶手段に対して的確に該当する消去対象区画の消去動作の回数が記憶される。さらに、当該消去対象区画の消去動作の回数がｎ回になる毎に、上記フラグ手段に対して的確に上記フラグ情報が格納される。
【００４７】
また、第２の発明は、
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通ソース線に接続された不揮発性半導体メモリ装置の消去方法であって、
一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタの１/ｎの浮遊ゲート電界効果トランジスタに対してのみ消去前書き込みを行ない、
上記ｎは、上記浮遊ゲート電界効果トランジスタの閾値電圧が負になるまでの消去パルス印加時間に応じて、消去前書き込みが行われない浮遊ゲート電界効果トランジスタにオーバーイレース状態が発生しないように設定されており、
上記消去対象区画を構成するｎ個の領域の夫々を、領域０乃至領域(ｎ−１)とし、第(ｎ・ｋ(０を含む正の整数)＋１)回目の消去動作時には領域０に対してのみ消去前書き込みを行ない、第(ｎ・ｋ＋２)回目の消去動作時には領域１に対してのみ消去前書き込みを行ない、以下、第(ｎ・ｋ＋ｎ)回目までの消去動作時に、順次領域(ｎ−１)まで消去前書き込みを行ない、
上記消去対象区画には、上記消去動作が１回実行される毎に上記消去前書き込みが１回実行されるようになっており、
上記消去動作は、上記消去対象区画に対する消去前書き込み,消去パルス印加およびオーバーイレースベリファイを含む一連の消去動作である
ことを特徴としている。
【００４８】
上記第２の発明の構成によれば、任意の消去対象区画に対応する１回の消去動作毎に、当該消去対象区画の１/ｎの浮遊ゲート電界効果トランジスタに対してのみ、消去前書き込みが行われる。したがって、１回の消去動作時における消去前書き込み時間が従来の１/ｎになり、結果的に消去動作総時間が短縮される。こうして、低電圧化に伴う消去時間の増加が防止される。
【００４９】
また、第６の実施例は、上記第２の発明の不揮発性半導体メモリ装置の消去方法において、上記消去対象区画は上記ブロックであることを特徴としている。
【００５０】
この実施例によれば、低電圧化に伴う消去時間の増加防止が、ブロック消去方法に対して適用される。
【００５１】
また、第７の実施例は、上記第２の発明の不揮発性半導体メモリ装置の消去方法において、上記消去対象区画は,上記マトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイであり、上記消去前書き込みを行なう浮遊ゲート電界効果トランジスタは,上記ブロックの単位で設定されることを特徴としている。
【００５２】
この実施例によれば、低電圧化に伴う消去時間の増加防止が、フルチップ消去方法に対して適用される。
【００５３】
また、第８の実施例は、上記第２の発明の不揮発性半導体メモリ装置の消去方法において、上記１/ｎの浮遊ゲート電界効果トランジスタは上記消去対象区画をｎ個の領域に分割することによって設定され、上記消去動作に際して,上記消去対象区画を構成するｎ個の領域のうち１つの領域に対してのみ上記消去前書き込みを行なうことを特徴としている。
【００５４】
この実施例によれば、上記消去対象区画に属する浮遊ゲート電界効果トランジスタの１/ｎに対する消去前書き込みが、当該消去対象区画をｎ個に分割してなる領域を単位として行われる。
【００５５】
また、第９の実施例は、上記第８の実施例の不揮発性半導体メモリ装置の消去方法において、上記各消去動作毎に、上記消去対象区画を構成するｎ個の領域のうち１つの領域に対して順次上記消去前書き込みを行なうことを特徴としている。
【００５６】
この実施例によれば、任意の消去対象区画に対して消去動作が行われる毎に、当該消去対象区画を分割してなるｎ個の領域に順次消去前書き込みが行われる。
【００５７】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の不揮発性半導体メモリ装置における消去動作を制御する消去制御回路のブロック図である。図１から分るように、本消去制御回路は、内部シーケンス制御部２１,内部アドレス発生回路２２,消去回路２３,書き込み回路２４,ベリファイ回路２５,デコード部２６,メモリセルアレイ２７,フラグ２８および消去回数記憶メモリ２９から構成されている。
【００５８】
尚、上記メモリセルアレイ２７はフラッシュメモリで構成されており、各フラッシュメモリセルの構成は、図１２に示す構成と同じである。また、上記メモリセルアレイ２７に対する書き込み,消去および読み出しの各基本動作は、従来のフラッシュメモリセルに対する書き込み,消去および読み出しの各動作と同じである。但し、本実施の形態における消去制御回路が従来の消去制御回路と大きく異なる点は、消去動作における消去前書き込み動作である。
【００５９】
図１に示す消去制御回路は、上記フラグ２８および消去回数記憶メモリ２９を除く概略構成は、図１７に示す従来の消去制御回路と同じである。消去回数記憶メモリ２９は、メインのメモリセルアレイ２７と同一のフラッシュメモリ(この場合にはＥＴＯＸ型のフラッシュメモリ)で構成されており、消去回数が記憶される。尚、この消去回数記憶用のメモリセルはメモリセルアレイ２７の各ブロックに対応付けられている。したがって、この消去回数記憶メモリ２９には、メモリセルアレイ２７と同様に、書き込み及び消去を行なうことが可能なのである。本実施の形態においては、消去回数記憶メモリ２９におけるメモリセル数は３ビットである場合を例に説明する。フラグ２８は、例えばインバータ２個から構成させるラッチ回路であり、消去回数記憶メモリ２９における消去回数記憶用のメモリセルの総てが書き込み状態である場合に「１」をラッチする。
【００６０】
図２は、図１に示す消去制御回路によって行われる消去前書き込みアルゴリズムのフローチャートである。以下、図１及び図２に従って、メモリセルアレイ２７の１ブロックに対して消去前書き込み処理動作を行う場合について説明する。消去動作が開始されて消去前書き込みがスタートすると、先ずステップＳ21で、内部シーケンス制御部２１によって、消去回数記憶メモリ２９の状態(３ビットのメモリセルＭ1,Ｍ2,Ｍ3の状態)がリードされ、その結果をＩとする。図３に、３ビットのメモリセルの状態とＩとの値の関係を示す。但し、状態「１」は消去状態を表わし、状態「０」は書き込み状態を表わす。図３から分るようにように、例えば、１回目の消去である場合には、消去回数記憶メモリ２９の状態は(Ｍ3,Ｍ2,Ｍ1)＝(１,１,１)であり、３ビットのメモリセルＭ1,Ｍ2,Ｍ3の状態は総て消去状態である。したがって、上記フラグ２８の内容は「０」であり、その場合におけるＩの値は０である。
【００６１】
また、２回目の消去である場合は、上記消去回数記憶メモリ２９の状態は(Ｍ3,Ｍ2,Ｍ1)＝(１,１,０)であり、２つのメモリセルＭ2,Ｍ3の状態は消去状態で、１つのメモリセルＭ1の状態は書き込み状態である。したがって、フラグ２８の内容は「０」であり、その場合におけるＩの値は１である。さらに、３回目の消去である場合は、消去回数記憶メモリ２９の状態は(１,０,０)であり、メモリセルＭ3の状態は消去状態で、メモリセルＭ1,Ｍ2の状態は書き込み状態である。したがって、フラグ２８の内容は「０」であり、その場合におけるＩの値は２である。さらに、４回目の消去である場合は、消去回数記憶メモリ２９の状態は(０,０,０)であり、メモリセルＭ1,Ｍ2,Ｍ3の状態は総て書き込み状態である。したがって、フラグ２８の内容は「１」であり、その場合におけるＩの値は３である。このとき、フラグ２８の内容が「１」となるため、メモリセルアレイ２７が消去されると同時に、消去回数記憶メモリ２９の各メモリセルＭ1,Ｍ2,Ｍ3も消去される。結果として、５回目の消去の場合では１回目の消去の場合に戻り、消去回数記憶メモリ２９の状態は(１,１,１)となり、フラグ２８の内容は「０」となり、Ｉの値は０となる。続いて、６回目の消去の場合では、消去回数記憶メモリ２９の状態は(１,１,０)となり、フラグ２８の内容は「０」となり、Ｉの値は１となる。すなわち、４の倍数回目の消去毎に上記１回目の状態が繰り返されるのである。
【００６２】
上記メモリセルアレイ２７に対する消去回数を表すＩの値(Ｉ＝０〜３)は、図４に示すように、６４kＢの１つのブロックを領域０から領域３までの４つの領域に分割したうちの一つをも指定している。尚、従来の不揮発性半導体メモリ装置では、図５に示すように、６４kＢの１ブロックを一括して消去前書き込みの対象としていた。
【００６３】
図４に示すように、６４kＢの１つのブロックは、ＷＬ0〜ＷＬ1023の計１０２４本のワード線にコントロールゲートが接続される一方、ＢＬ0〜ＢＬ511の計５１２本のビット線にドレインが接続されている(１０２４×５１２)個のメモリセルから成るメモリセルアレイで構成されている。このメモリセルアレイを、領域０(ワード線ＷＬ0〜ＷＬ255)、領域１(ワード線ＷＬ256〜ＷＬ511)、領域２(ワード線ＷＬ512〜ＷＬ767)、領域３(ワード線ＷＬ768〜ＷＬ1023)のように、ワード線単位で４つのグループに分割している。そして、Ｉ＝０の場合には領域０を指定し、Ｉ＝１の場合には領域１を指定し、Ｉ＝２の場合には領域２を指定し、Ｉ＝３の場合には領域３を指定するのである。
【００６４】
さらに、１ブロック６４kＢのメモリセルを指定するアドレスＩＡＤ(バイト単位)を０〜６５５３５(６４×１０２４バイト)とし、上記４つに分割された各領域をこのアドレスＩＡＤで表すと、Ｉ＝０の場合にはＩＡＤ＝０〜１６３８３、Ｉ＝１の場合にはＩＡＤ＝１６３８４〜３２７６７、Ｉ＝２の場合にはＩＡＤ＝３２７６８〜４９１５１、Ｉ＝３の場合にはＩＡＤ＝４９１５２〜６５５３５となる。
【００６５】
本ステップにおいては、上記消去回数記憶メモリ２９の状態(３ビットのメモリセルＭ1,Ｍ2,Ｍ3の状態)のリード結果に従ってＩの値が決定されると、消去前書き込みを行う領域の開始アドレスであるＮの値が次式
Ｎ＝Ｉ×１６３８４
によって計算される一方、上記消去前書き込みを行う領域の最終アドレスＩＡＤ(end)が次式
ＩＡＤ(end)＝Ｎ＋１６３８３
によって計算される。
【００６６】
ステップＳ22で、上記内部シーケンス制御部２１によって、Ｉ＝３であるか否かが判別される。そして、Ｉ＝３であればステップＳ23に進み、そうでなければステップＳ24に進む。ステップＳ23で、内部シーケンス制御部２１によって、フラグ２８に「１」がセットされる。そうした後、ステップＳ25に進む。尚、Ｉ＝０,１,２の場合には、フラグ２８の内容は「０」のままである。こうして、Ｉ＝３の場合には、フラグ２８の内容に「１」がセットされることによって、消去前書き込み動作が終了した後に上記メモリセルアレイ２７ヘの消去パルス印加が行われる際に、消去回数記憶メモリ２９の消去も同時に行われるのである。
【００６７】
ステップＳ24で、上記内部シーケンス制御部２１によって、消去回数記憶メモリ２９の各メモリセル(Ｍ1,Ｍ2,Ｍ3)の状態が次のＩの状態に書き換えられる。すなわち、現在がＩ＝０である場合には、メモリセルＭ1に書き込みを行って消去回数記憶メモリ２９の状態を(１,１,０)に書き換える。同様に、現在がＩ＝１である場合には、メモリセルＭ2に書き込みを行って消去回数記憶メモリ２９の状態を(１,０,０)に書き換える。現在がＩ＝２である場合には、メモリセルＭ3に書き込みを行って消去回数記憶メモリ２９の状態を(０,０,０)に書き換えるのである。
【００６８】
ステップＳ25で、上記内部アドレス発生回路２２によって、消去前書き込みを行うアドレスＩＡＤが初期値「Ｎ」に設定される。例えば、Ｉ＝０の場合には、アドレスＩＡＤ＝０から消去前書き込みが開始される。ステップＳ26で、書き込み回路２４によって、アドレスＩＡＤに従って、「Ｉ」の値に応じた領域内の１バイト分のメモリセルに対して消去前書き込みが実行される。ステップＳ27で、内部シーケンス制御部２１によって、アドレスＩＡＤは最終アドレスＩＡＤ(end)であるか否かが判別される。その結果、最終アドレスＩＡＤ(end)であればステップＳ29に進み、そうでなければステップＳ28に進む。ステップＳ28で、内部アドレス発生回路２２によって、アドレスＩＡＤの内容がインクリメントされ、上記ステップＳ26に戻って次のアドレスＩＡＤのメモリセルに対する消去前書き込みに移行する。以後、順次アドレスＩＡＤを更新しながら消去前書き込みが行われて、最終アドレスＩＡＤ(end)に対する消去前書き込みが終了すると上記ステップＳ29に進む。すなわち、Ｉ＝０の場合には、アドレスＩＡＤ＝０から最終アドレスＩＡＤ(end)＝１６３８３まで消去前書き込みが行われて、図４におけるワード線ＷＬ0〜ＷＬ255に接続された全メモリセルに対して消去前書き込みが行われるのである。
【００６９】
ステップＳ29で、上記内部アドレス発生回路２２によって、書き込みベリファイを行うアドレスＩＡＤが初期値「Ｎ」に設定される。ステップＳ30で、上記ベリファイ回路２５によって、アドレスＩＡＤに従って、「Ｉ」の値に応じた領域内の１バイト分のメモリセルに対して書き込みベリファイが実行される。尚、書き込みベリファイの動作は、従来の技術において説明した通りである。ステップＳ31で、内部シーケンス制御部２１によって、上記ベリファイの結果が良であるか否であるかが判別される。その結果、各メモリセルの閾値電圧が５.０Ｖ以上であって良と判定されれば、消去前書き込みが完了したと判断されてステップＳ33に進む。一方、閾値電圧が５.０Ｖよりも低ければ書き込み不足と判定されてステップＳ32に進む。ステップＳ32で、書き込み回路２４によって、再書込みが行われ、上記ステップＳ30に戻って再度書き込みベリファイが行われる。こうして、当該アドレスに該当する全メモリセルの閾値電圧が５.０Ｖ以上になるまで再書込みと書き込みベリファイとが繰り返される。そして、上記全メモリセルの閾値電圧が５.０Ｖ以上になるとステップＳ33に進む。
【００７０】
ステップＳ33で、上記内部シーケンス制御部２１によって、アドレスＩＡＤは最終アドレスＩＡＤ(end)であるか否かが判別される。その結果、最終アドレスＩＡＤ(end)であれば消去前書き込み動作を終了して、消去パルスの印加が開始される。一方、最終アドレスＩＡＤ(end)でなければステップＳ34に進む。ステップＳ34で、内部アドレス発生回路２２によって、アドレスＩＡＤの内容がインクリメントされ、上記ステップＳ30に戻って次のアドレスＩＡＤのメモリセルに対する書き込みベリファイに移行する。以後、順次アドレスＩＡＤを換えながら書き込みベリファイが行われ、最終アドレスＩＡＤ(end)に対する書き込みベリファイが終了すると、消去前書き込み動作を終了して、消去パルスの印加が開始される。
【００７１】
以上のごとく、上記ステップＳ21からステップＳ34までの動作が実行されることによって、例えば、Ｉ＝０の場合には、領域０における先頭アドレスＩＡＤ＝０からの最終アドレスＩＡＤ(end)＝１６３８３までの消去前書き込み動作と書き込みベリファイ動作とが行われる。そして、引き続いて、図１４に示す消去アルゴリズムにおけるステップＳ4以降と同様に、６４kＢの１ブロック全体に対する消去パルスの印加,消去ベリファイおよびオーバーイレースベリファイによる一連の消去動作が実行されるのである。
【００７２】
上述したように、本実施の形態による消去前書き込み処理動作は、領域１,領域２あるいは領域３の場合でも同様であり、夫々の領域のみに対して消去前書き込みが行われるのである。したがって、図２に示す本実施の形態における消去前書き込みを含む一連の消去動作が開始されると、消去すべきブロック中のある領域(例えば、領域０)のメモリセルのみに対して消去前書き込みおよび書き込みベリファイが実行される。そうした後、引き続いて、当該ブロック中の総てのメモリセルに対して、消去パルスの印加と消去ベリファイの実行とオーバーイレースベリファイの実行とが行われて、消去動作を終了するのである。
【００７３】
そして、当該ブロックに対して次の消去動作が行われる場合には、消去回数記憶メモリ２９の状態に応じて、当該ブロック中の前回の消去動作時に消去前書き込みが行われた領域の次の領域(例えば、領域１)のメモリセルに対して消去前書き込みが実行され、その後当該ブロック中の総てのメモリセルに対して消去パルスの印加と消去ベリファイの実行とオーバーイレースベリファイの実行とが行われるのである。以下、同様である。
【００７４】
したがって、本実施の形態においては、ある領域(例えば、領域０)に注目すれば、注目領域が存在するブロックに対して、上記一連の消去動作が４回実施される毎に消去前書き込みが１回実施されることになる。他の領域でも同じである。
【００７５】
すなわち、本実施の形態によれば、上記メモリセルアレイ２７における１ブロックを４つの領域に分割し、各消去動作毎に１つの領域(１ブロックの１/４)のみに対して消去前書き込みを行なうので、消去前書き込みパルス印加時間および書き込みベリファイ時間が、従来の各消去動作毎に１ブロック全体に対して消去前書き込みおよび書き込みベリファイを行なう不揮発性半導体メモリ装置の場合よりも短縮することが可能なのである。
【００７６】
例えば、上記電源電圧Ｖcc＝１.８Ｖであって、同時に１個のメモリセルにしか書き込みができない場合において、１ブロックが６４kＢ分のメモリセルに対する消去前書き込み時間は式(２)で表わされる。
２μs×６４×１０２４×８÷４＝２６２ms    …（２）
さらに、消去前書き込み後に行われる書き込みベリファイに必要な時間は、１ブロックが６４kＢ分の全メモリセルに対する書き込みベリファイ時間は約９０msであるから、
約９０÷４＝２３ms                     …（３）
である。
【００７７】
さらに、上記消去パルス印加を行う際の総消去パルス印加時間は、１ブロック一括消去であるため従来の不揮発性半導体メモリ装置の場合と同じ約３００msであり、総消去ベリファイ時間も従来と同じく約１８０msである。また、オーバーイレースベリファイも１ブロック一括して行われるため従来と同じく約９０msである。
【００７８】
したがって、消去総時間は、消去前書き込み時間２６２msと、書き込みベリファイ時間約２３msと、総パルス印加時間約３００msと、総消去ベリファイ時間約１８０msと、オーバーイレースベリファイ時間約９０msとの合計であり、約８５５msとなる。したがって、上述した従来の不揮発性半導体メモリ装置における電源電圧Ｖcc＝１.８Ｖである場合における消去総時間１７０８msに比して約５０％程度低減される。また、消去前書き込みを行うメモリセル数が上述した従来の不揮発性半導体メモリ装置の１/４になるため、消去前書き込み時の消費電流も減少するのである。
【００７９】
さらに、本実施の形態の場合には、消去すべきブロックにおける１回の消去動作において４つの領域中の３つの領域では消去前書き込みが行われないため、消去パルス印加直前の当該ブロックには、閾値電圧が低い消去状態のメモリセルも混在していることなる。一般的に、消去パルス印加時に、メモリセルにおけるフローティングゲートとソース領域との間の電位差が大きい程、つまり、上記フローティングゲートに注入されている電子の量が多くてメモリセルの閾値電圧が高い程、この電位差によってフローティングゲート下の領域で空乏化が生ずる。したがって、ＢＴＢＴ電流(Band to Band Tunneling電流)によってメモリセルのソース領域から基板(ウェル)へのリーク電流が多く発生し易くなり、その結果、消費電流が増加することになる。したがって、消去パルス印加時に、閾値電圧が低い消去状態のメモリセルが混在することは、ＢＴＢＴ電流を減少させて消費電流の削減につながるのである。
【００８０】
一方においては、上記消去パルス印加時に、閾値電圧の低いメモリセルが存在する場合には、消去パルスの印加によって当該閾値電圧の低いメモリセルの閾値電圧が更に下げられることになり、オーバーイレース状態になり易い。したがって、本実施の形態においては、従来の不揮発性半導体メモリ装置の場合よりもオーバーイレースが多く発生する可能性がある。以下、この点について検証する。
【００８１】
図１５に、本実施の形態において用いられるフラッシュメモリセルの消去特性の一例を示し、最も消去速度が遅いスローセルと最も消去速度が速いファーストセルとを示している。スローセルは消去パルスの印加に対して閾値電圧の低下が最も遅いメモリセルであり、上記消去パルス印加時には、このメモリセルの閾値電圧が３Ｖ以下になるまで消去パルスが印加し続けられるのである。
【００８２】
一方、上記ファーストセルは消去パルスの印加に対して閾値電圧の低下が最も速いメモリセルであり、上記消去パルス印加時には、このメモリセルの閾値電圧がオーバーイレース状態にならないように、消去前書き込みを何回かの消去動作毎に実施したり、そのためにメモリセルアレイ２７を幾つかの領域に分割したり等の考慮が必要である。
【００８３】
上記メモリセルの消去特性のバラツキによる閾値電圧の分布は、図１５に示すように、消去パルスの総印加時間が３００msとなって、スローセルの閾値電圧が３.０Ｖに到達した際に、ファーストセルの閾値電圧はそれよりも１.５Ｖ程低い値にまで低下している。したがって、ファーストセルの閾値電圧は１.５Ｖ程度となり、消去特性のバラツキによる閾値電圧の分布は１.５Ｖ〜３.０Ｖの範囲に収まるのである。
【００８４】
上述したように、本実施の形態においては、上記メモリセルアレイ２７の１ブロック中における１つの領域は、４回の消去動作において１回のみ消去前書き込みが実行される。ここで、上記消去動作とは、消去前書き込み,消去パルス印加,消去ベリファイ,消去ベリファイ不可時の消去パルスの再印加,オーバーイレースベリファイおよびオーバーイレースベリファイ不可時のソフト書き込みを含む一連の消去動作である。したがって、１つの領域中のメモリセルには、情報データによる書き込み(プログラム)がなければ、最長１.２sec(＝３００ms×４回)間消去パルスのみが印加されるものもある。この場合、図１５から分かるように、ファーストセルの閾値電圧は０.６Ｖにまで低下するが、０Ｖ以下までには低下していない。そのために、以後オーバーイレースベリファイを行ってもオーバーイレース状態ではないため、ソフト書き込みが実施されることはないのである。
【００８５】
尚、オーバーイレース状態のメモリセルが出現すれば、ソフト書き込みによって閾値電圧の上昇を図る必要があるが、上述の説明によって、本実施の形態における一連の消去動作におけるオーバーイレース状態のメモリセルの出現率は従来の不揮発性半導体メモリ装置に比較して増加することはないものと予測される。したがって、消去前書き込み時間の短縮はそのまま、一連の消去動作時間における総時間の短縮につながるのである。
【００８６】
以上のように、本実施の形態においては、上記メモリセルアレイ２７に用いられるメモリセルの消去時における閾値電圧の分布は、図１５に示すように、ファーストセルは、３００ms間の消去パルス印加を４回行ってもオーバーイレース状態にはならない。そこで、このことを利用して、メモリセルアレイ２７における１ブロックを４つの領域に分割し、３ビットの消去回数記憶用のメモリセル(Ｍ1,Ｍ2,Ｍ3)を有する消去回数記憶メモリ２９を設けて、各領域の消去前書き込み状態を書き込むようにしている。そして、消去回数記憶メモリ２９の内容を参照して、１つのブロックに対して、４回の消去動作毎に１つの領域に対して順次消去前書き込みと書き込みベリファイとを行うようにしている。
【００８７】
こうして、１回の消去動作時において実行される消去前書き込みおよび書き込みベリファイの領域を、従来の不揮発性半導体メモリ装置の場合の１/４にすることによって、消去前書き込みパルス印加時間および書き込みベリファイ時間を従来の不揮発性半導体メモリ装置の場合よりも１/４に短縮することが可能になり、結果として消去総時間を短縮することができる。したがって、電源電圧Ｖcc＝１.８Ｖであるために同時に１個のメモリセルにしか書き込みができない場合における消去総時間を、約８５５msと、従来の不揮発性半導体メモリ装置における１７０８msに比して約５０％程度低減することができるのである。
【００８８】
すなわち、本実施の形態によれば、低電圧化に伴う消去前書き込み時間の増加を低減できるのである。さらに、消去前書き込みを行うメモリセル数が従来の不揮発性半導体メモリ装置の場合の１/４になるため、消去前書き込み時における消費電流を減少することもできるのである。
【００８９】
その際に、上述したように、上記メモリセルアレイ２７における１領域中のメモリセルは、最長１.２sec(＝３００ms×４回)間消去パルスのみが印加されるものがあったとしても、ファーストセルはオーバーイレース状態にはならないのである。
【００９０】
＜第２実施の形態＞
上記第１実施の形態においては、上記メモリセルアレイ２７をブロック単位で一括消去するブロック消去の場合について述べた。本実施の形態においては、メモリセルアレイの全体を一括消去するフルチップ消去の場合について述べる。
【００９１】
図６は、本実施の形態の不揮発性半導体メモリ装置における消去動作を制御する消去制御回路のブロック図である。図６から分るように、本消去制御回路は、図１に示す消去制御回路と基本構成は同じであり、内部シーケンス制御部３１,内部アドレス発生回路３２,消去回路３３,書き込み回路３４,ベリファイ回路３５,デコード部３６,メモリセルアレイ３７,フラグ３８およびフルチップ消去回数記憶メモリ３９から構成されている。
【００９２】
図６に示す消去制御回路は、上記フラグ３８およびフルチップ消去回数記憶メモリ３９を除く概略構成は、図１７に示す従来の消去制御回路と同じである。上記フルチップ消去回数記憶メモリ３９は、メインのメモリセルアレイ３７と同一のフラッシュメモリ(この場合にはＥＴＯＸ型のフラッシュメモリ)で構成されており、フルチップ消去の消去回数を記憶する。本実施の形態においては、フルチップ消去回数記憶メモリ３９におけるメモリセル数は、３ビットである場合を例に説明する。フラグ３８はラッチ回路であり、フルチップ消去回数記憶メモリ３９におけるフルチップ消去回数記憶用のメモリセルの総てが書き込み状態である場合に「１」をラッチする。
【００９３】
図７は、１６Ｍのメモリセルアレイ３７における消去ブロックの構成の一例を示す。図から分るように、上記消去ブロックは、１ブロック６４kＢ(５１２ｋビット)で３２ブロック存在する。一方、ＥＴＯＸ型フラッシュメモリのフルチップ消去は、消去時に使用する内部の昇圧用チャージポンプの能力の関係から、１ブロックずつの消去動作を３２ブロック分繰り返すことになる。
【００９４】
従来の不揮発性半導体メモリ装置におけるフルチップ消去処理動作のフローチャートを図１１に示す。図１１において、フルチップ消去のコマンドが入力されると、最初にブロック０から消去前書き込み,書き込みベリファイ,消去パルス印加,消去ベリファイおよびオーバーイレースベリファイの順に処理が行われ、必要に応じてソフト書き込みが行なわれる。そして、ブロック０について上記処理動作が終了すると引き続いてブロック１の処理が行われ、以下順次各ブロックの処理が行われる。そして、最終的にブロック３１の処理が行われてフルチップ消去が終了することになる。したがって、電源電圧Ｖccが１.８Ｖとなった場合には、フルチップ消去時間は５４.７秒(＝１２０８ms×３２ブロック)になるのである。
【００９５】
図８に、本実施の形態におけるフルチップ消去アルゴリズムのコンセプトを示す。本実施の形態においては、フルチップ消去を行なう場合、１回目のフルチップ消去動作時には、図８(a)に示すように、ブロック０,ブロック４,…,ブロック２８のごとく４の倍数ブロックに対して消去前書き込みを行う。さらに、２回目のフルチップ消去動作時には、図８(b)に示すように、ブロック１,ブロック５,…,ブロック２９のごとく(４の倍数＋１)のブロックに対して消去前書き込みを行う。同様に、３回目,４回目のフルチップ消去動作時には、図８(c),図８(d)に示すように、(４の倍数＋２),(４の倍数＋３)のブロックに対して消去前書き込みを行う。さらに、５回目のフルチップ消去動作時には、１回目の場合と同様に４の倍数ブロックに対して消去前書き込みを行うのである。
【００９６】
図９は、図６に示す消去制御回路によって行われるフルチップ消去アルゴリズムのフローチャートである。以下、図６および図９に従って、メモリセルアレイ３７の全ブロックに対するフルチップ消去動作について説明する。フルチップ消去動作がスタートすると、先ずステップＳ51で、内部シーケンス制御部３１によって、フルチップ消去回数記憶メモリ３９の状態(３ビットのメモリセルＭ1,Ｍ2,Ｍ3の状態)がリードされて、その結果をＩとする。また、消去前書き込みおよび書き込みベリファイの最終アドレスＢＡ(end)が次式
ＢＡ(end)＝２８＋Ｉ
によって求められる。尚、フルチップ消去回数記憶メモリ３９内のメモリセル構造、各メモリセルの状態と「Ｉ」との関係、各メモリセルの書き込み方法、フラグ３８の設定等は、上記第１実施の形態と変わらないため、説明は省略する。
【００９７】
ステップＳ52で、上記内部シーケンス制御部３１によって、Ｉ＝３であるか否かが判別される。そして、Ｉ＝３であればステップＳ53に進み、そうでなければステップＳ54に進む。ステップＳ53で、内部シーケンス制御部３１によって、フラグ３８に「１」がセットされる。そうした後に、ステップＳ55に進む。ステップＳ54で、内部シーケンス制御部３１によって、フルチップ消去回数記憶メモリ３９の各メモリセル(Ｍ1,Ｍ2,Ｍ3)の状態が次のＩの状態に書き換えられる。すなわち、例えば、現在がＩ＝０である場合には、メモリセルＭ1に書き込みを行って消去回数記憶メモリ２９の状態を(１,１,０)に書き換えるのである。
【００９８】
ステップＳ55で、上記内部アドレス発生回路３２によって、消去前書き込みを行うアドレスＢＡが初期値「Ｉ」に設定される。ステップＳ56で、書き込み回路３４によって、アドレスＢＡに従って、「Ｉ」の値に応じたブロック内のメモリセルに対して消去前書き込みが実行される。ステップＳ57で、ベリファイ回路３５によって消去前書き込みが実行された当該ブロックのメモリセルに対して書き込みベリファイが実行され、内部シーケンス制御部３１によって上記ベリファイの結果が良であるか否であるかが判別される。その結果、各メモリセルの閾値電圧が５.０Ｖ以上であって良と判定されればステップＳ58に進む。一方、閾値電圧が５.０Ｖよりも低ければ書き込み不足と判定され、上記ステップＳ56に戻って再度消去前書き込みが実行される。ステップＳ58で、内部シーケンス制御部３１によって、アドレスＢＡは最終アドレスＢＡ(end)であるか否かが判別される。その結果、最終アドレスＢＡ(end)であればステップＳ60に進み、そうでなければステップＳ59に進む。ステップＳ59で、内部アドレス発生回路３２によって、アドレスＢＡの内容に４が加算される。そうした後、上記ステップＳ56に戻って次のアドレスのブロックに対する消去前書き込みおよび書き込みベリファイに移行する。以後、順次アドレスＢＡを換えながら消去前書き込みおよび書き込みベリファイが行われ、上記最終アドレスＢＡ(end)に対する消去前書き込みおよび書き込みベリファイが終了すると上記ステップＳ60に進む。
【００９９】
ステップＳ60で、上記内部アドレス発生回路３２によって、アドレスＢＡが初期値「０」に設定される。ステップＳ61で、消去回路３３によって、アドレスＢＡに該当するブロックのメモリセルに対して消去パルス印加が実行される。尚、消去パルス印加の動作は、従来の技術において説明した通りである。ステップＳ62で、ベリファイ回路３５によって当該ブロックのメモリセルに対して消去ベリファイが行われ、内部シーケンス制御部３１によってその結果が良であるか否であるかが判別される。その結果、全メモリセルの閾値電圧が３.０Ｖ以下であって良と判定されればステップＳ63に進む一方、そうでなければ上記ステップＳ61に戻って再度消去パルス印加および消去ベリファイが行われる。そして、当該アドレスに該当する全メモリセルの閾値電圧が３.０Ｖ以下になると上記ステップＳ63に進む。
【０１００】
ステップＳ63で、上記ベリファイ回路３５によってオーバーイレースベリファイが行われ、内部シーケンス制御部３１によってその結果が良であるか否であるかが判別される。その結果、当該ブロックの全メモリセルの閾値電圧が０Ｖ以下であって良と判定されればステップＳ65に進む。一方、そうでなければステップＳ64に進む。ステップＳ64で、書き込み回路３４によってソフト書き込みが行われる。そうした後、上記ステップＳ63に戻って再度オーバーイレースベリファイが行われる。こうして、当該アドレスに該当する全メモリセルの閾値電圧が０Ｖ以上になれば上記ステップＳ65に進む。
【０１０１】
ステップＳ65で、上記内部シーケンス制御部３１によって、アドレスＢＡは最終ブロックのアドレス「３１」であるか否かが判別される。その結果、最終ブロック３１であればフルチップ消去処理動作を終了する。一方、最終ブロック３１でなければステップＳ66に進む。ステップＳ66で、内部アドレス発生回路３２によって、アドレスＢＡの内容がインクリメントされる。そうした後、上記ステップＳ61に戻って次のアドレスに該当するブロックのメモリセルに対する消去パルス印加,消去ベリファイ,オーバーイレースベリファイに移行する。以後、順次アドレスＢＡを換えながら消去パルス印加,消去ベリファイ,オーバーイレースベリファイが行われ、最終ブロック「３１」のメモリセルに対する消去パルス印加,消去ベリファイ,オーバーイレースベリファイが終了すると、フルチップ消去処理動作を終了する。
【０１０２】
尚、上記Ｉが「３」であるため上記ステップＳ53においてフラグ３８に「１」がセットされた場合には、上記ステップＳ61においてブロック０のメモリセルに消去パルスを印加する際に、フルチップ消去回数記憶メモリ３９内の３ビットのメモリセルに対しても同時に消去パルスを印加し、閾値電圧を低下させて消去するようになっている。
【０１０３】
本実施の形態において、６４kＢ×３２ブロックで構成された１６Ｍビットのメモリセルアレイ３７に対するフルチップ消去に要する時間は、電源電圧Ｖccが１.８Ｖであって、メモリセルに対して同時に一個(１ビット)ずつ消去前書き込みを行う場合には、
（１）８ブロックへの消去前書き込みに要する時間
２μs×６４×１０２４×８×８＝８.４sec
（２）８ブロックへの書き込みベリファイに要する時間
約９０ms×８＝０.７２sec
（３）３２ブロックへの消去パルス印加に要する総消去パルス印加時間
約３００ms×３２＝９.６sec
（４）３２ブロックへの消去ベリファイに要する時間
約１８０ms×３２＝５.７６sec
（５）３２ブロックへのオーバーイレースベリファイに要する時間
約９０ms×３２＝２.８８sec
であるから、一連のフルチップ消去動作に要する時間は(１)〜(５)の合計時間である２７.４secとなる。これは、従来のフルチップ消去方法で要した時間５４.７secと比較して、約５０％程度と消去時間を大きく短縮することができる。
【０１０４】
上述したように、本実施の形態においては、上記メモリセルアレイ３７を３２ブロックに分割し、１回のフルチップ消去動作において８ブロックに対して消去前書き込みを行っている。したがって、１つのブロックは、４回のフルチップ消去動作において１回のみ消去前書き込みが実行される。そのために、１つのブロック中のメモリセルには、情報データによる書き込みがなければ、最長１.２sec(＝３００ms×４回)間消去パルスのみが印加されるものも存在する。この場合、図１５から分かるように、上記ファーストセルの閾値電圧は０.６Ｖにまで低下するが、０Ｖ以下までには低下していない。そのために、オーバーイレース状態にはならないのである。
【０１０５】
本実施の形態における一連のフルチップ消去動作におけるオーバーイレース状態のメモリセルの出現率は従来の不揮発性半導体メモリ装置に比較して増加することはないものと予測される。したがって、消去前書き込み時間の短縮はそのまま、一連のフルチップ消去動作時間における総時間の短縮につながるのである。また、１回のフルチップ消去動作に消去前の書き込みを行うメモリセルの数が、従来の不揮発性半導体メモリ装置の場合の１/４に減少することによって、消去前書き込み時の消費電流が減少する。さらに、消去前の書き込みを行うメモリセルの数が従来の不揮発性半導体メモリ装置よりも減少しているため、消去パルス印加直前のメモリセルアレイ３７には、閾値電圧が低い消去状態のメモリセルも混在していることなる。したがって、上記ＢＴＢＴ電流が減少して消費電流が低減される。
【０１０６】
以下、上記メモリセルアレイ２７,３７およびその周辺の構成について、図１０に示すの模式図に従って簡単に説明する。尚、図１０は、ソース共通型のメモリセルアレイを複数のブロックに分割した構成の一例を示す。
【０１０７】
図１０に示す構成はコラム側を分割した例であり、一本のワード線ＷＬに接続されているメモリセルＭＣをｉ個毎にまとめて、ｋ個のブロックに分割した例である。第１ブロックにおける第１列目のメモリセルＭＣx1(ｘ＝１〜ｍ)のドレインはビット線ＢＬ11に共通に接続され、ビット線ＢＬ11を介してコラムデコーダ４１に接続されている。同様に、メモリセルＭＣx2のドレインはビット線ＢＬ12に共通に接続されてコラムデコーダ４１に接続されている。以下、同様に接続され、メモリセルＭＣxiのドレインはビット線ＢＬ1iに共通に接続されてコラムデコーダ４１に接続されている。ここで、第２ブロック〜第ｋブロックに属するメモリセルＭＣのドレインも同様に接続されている。
【０１０８】
また、各ブロック内における全メモリセルＭＣのソースは共通ソース線ＳＬに共通に接続されて、夫々消去回路４２に接続されている。そして、消去回路４２は消去信号Ｅによって選択されて、消去時に、消去すべきブロックの共通ソース線ＳＬに所定の消去電圧を供給し、当該ブロック内の全メモリセルＭＣのソースに印加する。
【０１０９】
ワードデコーダ４３には、上位アドレス信号Ａ(y+1)〜Ａz(例えば、ｚ＝１６)が入力される。そして、このワードデコーダ４３でアドレス信号をデコードすることによって、所望のワード線ＷＬが１本選択される。一方、コラムデコーダ４１にはデータ(例えば、８ビットであればＤ0〜Ｄ7)と下位アドレス信号Ａ0〜Ａy(例えば、ｙ＝５)が入力される。そして、このコラムデコーダ４１でアドレス信号をデコードすることによって所望のビット線ＢＬが選択され、書き込み時はデータＤ0〜Ｄ7が選択ビット線ＢＬに出力され、読み出し時には選択ビット線ＢＬに１Ｖを印加すると共にビット線ＢＬの電位をセンス回路(図示せず)によって検出してデータを読み出す。また、消去動作時には、コラムデコーダ４１の出力をハイインピーダンスにしてビット線ＢＬをオープン状態にする。尚、上記センス回路は、コラムデコーダ４１内に含まれる。
【０１１０】
メモリセルアレイ４４は、上記ワード線ＷＬ1,ＷＬ2,…,ＷＬm(例えば、ｍ＝１０２４)を有し、各ワード線ＷＬにはｎ個(例えば、ｎ＝５１２)のメモリセルＭＣのコントロールゲートが接続されている。これらのメモリセルＭＣmnが上述のようにｋ個(例えば、ｋ＝３２)のブロックに分割されているのである。したがって、例えば、ｍ＝１０２４,ｎ＝５１２,ｋ＝３２とすると、１ブロックのビット線ＢＬの数ｉはｉ＝１６となる。
【０１１１】
ここで、上記メモリセルアレイ４４は上記各実施の形態におけるメモリセルアレイ２７,３７に相当し、コラムデコーダ４１およびワードデコーダ４３は上記各実施の形態におけるデコード部２６,３６に相当し、消去回路４２は上記各実施の形態における消去回路２３,３３に相当するものである。
【０１１２】
尚、図１０においては上記ビット線ＢＬ毎にブロック化(コラム側を分割)した例を上げたが、ワード線ＷＬ毎にブロック化(ロウ側を分割)してもよい。また、ビット線ＢＬ毎のブロック化とワード線ＷＬ毎のブロック化とを組み合わせでも良い。
【０１１３】
【発明の効果】
以上より明らかなように、第１の発明の不揮発性半導体メモリ装置は、一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタをｎ(正の整数)個の領域に分割し、任意の消去対象区画に対して一連の消去動作が行われるに際して、当該消去対象区画に対応する消去動作回数記憶手段に消去動作の回数を記憶し、アドレス設定手段によって上記消去動作回数記憶手段の記憶内容に基づいて消去前書き込みを行う領域のアドレスを設定し、当該消去対象区画に対する消去動作の回数がｎ回になるとフラグ手段にフラグ情報を格納し、消去動作回数リセット手段によって上記消去動作回数記憶手段の記憶内容をリセットするので、当該消去対象区画に対応する１回の消去動作毎に、当該消去対象区画の１/ｎの浮遊ゲート電界効果トランジスタに対してのみ消去前書き込みが行われる。
【０１１４】
したがって、１回の消去動作時における消去前書き込み時間が従来の１/ｎになり、結果的に消去動作総時間を短縮できる。すなわち、この発明によれば、低電圧化に伴う消去時間の増加を防止することができるのである。
【０１１５】
その際に、上記浮遊ゲート電界効果トランジスタの閾値電圧は、ファーストイレースの浮遊ゲート電界効果トランジスタであっても数秒間の消去パルス印加に対して負になることは無い、したがって、ファーストイレースの浮遊ゲート電界効果トランジスタの閾値電圧が負になるまでの消去パルス印加時間に応じて、上記消去対象区画の分割数ｎを設定すれば、消去前書き込みが行われる浮遊ゲート電界効果トランジスタ数の減少に伴ってオーバーイレース状態の浮遊ゲート電界効果トランジスタが発生しないようにできる。
【０１１６】
さらに、同時に消去前の書き込みを行う浮遊ゲート電界効果トランジスタが減少するために、消去前書き込み時の消費電流を減少できる。さらに、同時に消去前の書き込みを行う浮遊ゲート電界効果トランジスタが減少するために、上記消去前の書き込みに引き続いて消去パルスを印加する際に、閾値電圧の高い浮遊ゲート電界効果トランジスタが減少する。したがって、上記消去パルス印加時に発生するＢＴＢＴ電流が減少し、結果として消去動作時の消費電流を低減できる。
【０１１７】
また、第１の実施例の不揮発性半導体メモリ装置は、上記消去対象区画を上記浮遊ゲート電界効果トランジスタのブロックとしたので、低電圧化に伴う消去時間の増加防止をブロック消去方式の不揮発性半導体メモリ装置に対して適用できる。
【０１１８】
また、第２の実施例の不揮発性半導体メモリ装置は、上記消去対象区画をマトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイとし、上記消去対象区画に対するｎ個の領域への分割を上記浮遊ゲート電界効果トランジスタのブロック単位で行うので、低電圧化に伴う消去時間の増加防止をフルチップ消去方式の不揮発性半導体メモリ装置に対して適用できる。
【０１１９】
また、第３の実施例の不揮発性半導体メモリ装置は、上記消去動作回数記憶手段を(ｎ−１)個の不揮発性半導体メモリで構成し、第４の実施例の不揮発性半導体メモリ装置は、上記消去動作回数記憶手段を構成する不揮発性半導体メモリを上記浮遊ゲート電界効果トランジスタと同じ構造を有するように成したので、上記浮遊ゲート電界効果トランジスタに消去パルスを印加する際に、同時に、上記消去動作回数記憶手段を構成する不揮発性半導体メモリにも消去パルスを印加して、一動作で上記浮遊ゲート電界効果トランジスタの消去と上記消去動作回数記憶手段のリセットとを行うことができる。したがって、上記消去動作回数リセット手段を、上記浮遊ゲート電界効果トランジスタ用の消去回路で兼用することができる。
【０１２０】
また、第５の実施例の不揮発性半導体メモリ装置は、消去動作時に、消去制御手段によって、上記消去動作回数記憶手段を構成する(ｎ−１)個の不揮発性半導体メモリに未書き込み不揮発性半導体メモリが存在する場合にはその１つに書き込みを行なう一方、総ての不揮発性半導体メモリが書き込み状態である場合には、上記フラグ手段に上記フラグ情報を格納させるので、上記消去動作回数記憶手段に的確に消去回数を記憶することができる。さらに、消去動作の回数がｎ回になる毎に上記フラグ手段に対して的確に上記フラグ情報を格納することができる。
【０１２１】
また、第２の発明の不揮発性半導体メモリ装置の消去方法は、一括消去の対象となる消去対象区画に属する浮遊ゲート電界効果トランジスタの１/ｎの浮遊ゲート電界効果トランジスタに対してのみ消去前書き込みを行なうので、１回の消去動作時における消去前書き込み時間が従来の１/ｎになり、結果的に消去動作総時間を短縮できる。すなわち、この発明によれば、低電圧化に伴う消去時間の増加を防止することができるのである。
【０１２２】
また、第６の実施例の不揮発性半導体メモリ装置の消去方法は、上記消去対象区画を上記浮遊ゲート電界効果トランジスタのブロックとしたので、低電圧化に伴う消去時間の増加防止をブロック消去方法に適用できる。
【０１２３】
また、第７の実施例の不揮発性半導体メモリ装置の消去方法は、上記消去対象区画をマトリクス状に配置された浮遊ゲート電界効果トランジスタで成るメモリセルアレイとし、上記消去前書き込みを行なう浮遊ゲート電界効果トランジスタを上記浮遊ゲート電界効果トランジスタのブロック単位で設定するので、低電圧化に伴う消去時間の増加防止をフルチップ消去方法に適用できる。
【０１２４】
また、第８の実施例の不揮発性半導体メモリ装置の消去方法は、上記１/ｎの浮遊ゲート電界効果トランジスタを上記消去対象区画をｎ個の領域に分割することによって設定し、上記消去対象区画に対する１回の消去動作に際して上記ｎ個の領域のうち１つに対してのみ上記消去前書き込みを行なうので、上記消去前書き込みを、上記消去対象区画をｎ個に分割してなる領域を単位として行うことができる。
【０１２５】
また、第９の実施例の不揮発性半導体メモリ装置の消去方法は、上記各消去動作毎に、上記消去対象区画を構成するｎ個の領域のうち１つの領域に対して順次上記消去前書き込みを行なうので、任意の消去対象区画に対して消去動作を行う毎に、当該消去対象区画を分割してなるｎ個の領域に順次消去前書き込みを行うことができる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体メモリ装置における消去制御回路のブロック図である。
【図２】  図１に示す消去制御回路によって行われる消去前書き込みアルゴリズムのフローチャートである。
【図３】  図１における消去回数記憶メモリの状態とＩ値とフラグの内容との関係を示す図である。
【図４】  １ブロックに対する４つの領域への分割例を示す図である。
【図５】  １ブロックを一括して消去の対象とする従来のメモリセルアレイを示す図である。
【図６】  図１とは異なる消去制御回路のブロック図である。
【図７】  １６Ｍのメモリセルアレイにおける消去ブロックの構成例を示す図である。
【図８】  図７に示すメモリセルアレイに対するフルチップ消去時における消去前書き込み順序の説明図である。
【図９】  図６に示す消去制御回路によって行われるフルチップ消去アルゴリズムのフローチャートである。
【図１０】  メモリセルアレイおよびその周辺の構成を示す図である。
【図１１】  従来のフルチップ消去処理動作のフローチャートである。
【図１２】  ＥＴＯＸ型フラッシュメモリセルの断面図である。
【図１３】  ＥＴＯＸ型フラッシュメモリセルに対する書き込み状態と消去状態とにおける閾値電圧分布を示す図である。
【図１４】  オーバーイレース状態のメモリセルの出現を防止する従来の消去アルゴリズムのフローチャートである。
【図１５】  メモリセルの消去パルス印加時間に対する閾値電圧の変化の一例を示す図である。
【図１６】  電源電圧Ｖccと消去前書き込み時間との関係を示す図である。
【図１７】  消去前書き込み時間を短縮する従来のフラッシュ消去型不揮発性メモリにおける消去制御回路のブロック図である。
【図１８】  図１７に示す消去制御回路による消去前書き込み処理動作のフローチャートである。
【符号の説明】
２１,３１…内部シーケンス制御部、
２２,３２…内部アドレス発生回路、
２３,３３…消去回路、
２４,３４…書き込み回路、
２５,３５…ベリファイ回路、
２６,３６…デコード部、
２７,３７…メモリセルアレイ、
２８,３８…フラグ、
２９…消去回数記憶メモリ、
３９…フルチップ消去回数記憶メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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