(57)【特許請求の範囲】
【請求項１】
第１および第２クロック信号によって各々制御される第１および第２クロック領域を具え、前記第１および第２クロック領域をインタフェース信号経路の組を経て相互接続し、これらの領域の各々がフリップフロップの各々の列を具え、前記列の最初のフリップフロップが前記第１クロック領域において位置し、前記列の最後のフリップフロップが前記第２クロック領域において位置し、前記列を、データビットをそのフリップフロップに沿って前記第１クロック領域から前記第２クロック領域に前記第１および第２クロック信号の制御の下で連続的に移動するように配置した集積回路において、前記インタフェース信号経路の各々が、シーム入力部と、シーム出力部と、シームマルチプレクサおよび、関連する列の一部であると共に走査回路の一部であるシームフリップフロップを有するフィードバックループとを具える第１シーム回路を含み、前記シームフリップフロップが前記マルチプレクサの第１入力部に供給し、前記マルチプレクサの第２入力部が前記シーム入力部を表し、前記フィードバックループの出力部が前記シーム出力部を表し、前記マルチプレクサの第１状態が、データビットの前記フィードバックループへの前記シーム入力部を経てのロードを可能にし、前記マルチプレクサの第２状態が、前記データビットを前記フィードバックループにおいて固定するようにしたことを特徴とする集積回路。
【請求項２】
請求の範囲１に記載の集積回路において、前記第１シームフリップフロップを前記第１クロック信号によって制御するようにしたことを特徴とする集積回路。
【請求項３】
請求の範囲２に記載の集積回路において、前記インタフェース信号経路が、前記第２クロック信号によって制御されると共に前記第２クロック領域において位置する第２シーム回路をさらに具えることを特徴とする集積回路。
【請求項４】
請求の範囲１に記載の集積回路において、前記フィードバックループの出力部を前記シームマルチプレクサの出力部によって構成した少なくとも１つの第１形式シーム回路を具えることを特徴とする集積回路。
【請求項５】
請求の範囲１に記載の集積回路において、前記フィードバックループの出力部を前記シームフリップフロップの出力部によって構成した少なくとも１つの第２形式シーム回路を具えることを特徴とする集積回路。
【請求項６】
請求の範囲１に記載の集積回路において、少なくとも１つの第２形式シーム回路が前記第１クロック領域に位置し、このシーム回路のシームフリップフロップを前記関連する列の最初のフリップフロップによって形成したことを特徴とする集積回路。
【請求項７】
請求の範囲１に記載の集積回路において、前記シームマルチプレクサを、前記対応するシームマルチプレクサの第１および第２状態に各々対応する第１および第２値を有する個々の方向制御信号によって制御し、前記方向制御信号を個々の走査可能方向制御フリップフロップによって発生するようにしたことを特徴とする集積回路。
【請求項８】
請求の範囲１ないし７のいずれか１つに記載の集積回路を試験する方法であって、前記第１および第２クロック領域がクロック領域試験用の他の走査回路を具え、該方法が複数の試験周期を使用し、各々の試験周期が、（１）予め決められた試験パターンを前記個々の走査回路にシフトし、前記回路のフリップフロップに予め決められた値を予めロードするステップと、（２）前記クロック信号を１周期中使用可能にし、それによって、応答パターンを前記個々の走査回路に前記クロック信号の制御と前記フリップフロップの予め決められた値の作用とによって記憶させるステップと、（３）前記応答パターンを前記個々の走査回路からシフトさせるステップとを具える方法において、前記ステップ（１）の前に、（ａ）試験すべき前記回路のネットワーク図において前記各々のシーム回路のシーム出力部において個々の確認回路を挿入し、各々の確認回路が、前のシーム回路に供給される前記方向制御信号の制御を受けると共に確認入力部および確認出力部を具え、前記方向制御信号の第１値が前記確認出力部において未定義状態を生じさせ、前記方向制御信号の第２値が前記確認出力部を前記確認入力部に従わせ、（ｂ）試験パターンを、このようにして得たネットワーク図と、１つ以上の故障モデルとを使用して計算することを特徴とする方法。
【発明の詳細な説明】
本発明は、第１および第２クロック信号によって各々制御される第１および第２クロック領域を具え、前記第１および第２クロック領域をインタフェース信号経路の組を経て相互接続し、これらの領域の各々がフリップフロップの各々の列を具え、前記列の最初のフリップフロップが前記第１クロック領域において位置し、前記列の最後のフリップフロップが前記第２クロック領域において位置し、前記列を、データビットをそのフリップフロップに沿って前記第１クロック領域から前記第２クロック領域に前記第１および第２クロック信号の制御の下で連続的に移動するように配置した集積回路に関係する。
クロック領域は、素子（例えば、フリップフロップおよび結合論理素子）の組を具え、１つのクロック信号の制御に従う。クロック領域は、しばしば、コア、すなわち、多かれ少なかれ独立した機能ユニットと一致する。このときチップ設計は、あるいは異なった製造業者によるコアの組み合わせである。結果として得られる集積回路の通常モードに関して、データがあるコアから他のコアに伝送される正確なサイクルは、前記設計が、通常、前記データを獲得するためのいくつかのサイクルのウィンドウを許可するため、決定的ではない。しかしながら、試験モードにおいて、あらゆるサイクルがすべて予測可能であることが重要である。特に、前記クロック領域が前記チップにおいて異なった場所にある場合、異なったコアを同期させることは困難な仕事であり、クロックスキューに関する余計な問題を招くことが想像される。したがって、通常は、クロック領域は、互いに異なる位相を有する。クロック領域内で、クロックスキューの危険性が最小になるように、前記クロック信号の前記フリップフロップへの分配に関して特別に気をつける。
前記第１および第２クロック領域間のインタフェース信号経路の存在は、前記回路を試験する場合、問題を引き起こす。前記第２クロック領域を試験する間、前記第１クロック領域は、新たなデータを発生し、それを前記インタフェース信号経路を経て前記第２クロック領域に伝播させる。データが伝送される正確なサイクルは、予測不可能である。したがって、新たなデータが前記第２クロック領域において発生し、このクロック領域の試験と予測不可能に衝突する。
この問題は、前記クロック領域が試験性のために走査ベースの設計を有する場合、特に重大である。走査ベース設計は、前記回路のフリップフロップが走査可能であることを特徴とし、前記回路の意図された機能を実現する通常のデータ経路の組に加えて、試験データ経路の組を設け、前記フリップフロップを縦続して走査回路を形成することを意味する。走査回路は、本質的に、前記回路が走査試験原理に従って試験することを可能にするように、そこに含まれるフリップフロップを連続的にロードおよびアンロードすることを可能にするシフトレジスタである。
前記走査試験原理は、以下のように働く。第１に、前記回路は走査状態になり、その間、試験パターンは走査回路にシフトする。第２に、前記回路は実行状態になり、その間、個々のクロック領域のクロック信号は１周期の間活性化し、前記回路の入力信号は予め設定された値に保持される。したがって、前記ロードされた試験パターンおよび入力信号の影響の下で前記走査回路において応答パターンが発生し、前記回路の通常のデータ経路における結合論理素子によって導かれる。第３に、前記回路が再び走査状態になった後、前記応答パターンは評価のために前記走査回路からシフトする。この順序を、多数の試験パターンと入力信号の組み合わせとに対して繰り返すことができる。失敗が生じない応答パターンから逸脱する応答パターンにおいて失敗が生じる。
しかしながら、前記第１クロック領域の走査回路において発生した応答パターンは、前記第１および第２クロック領域間のインタフェース信号経路を経て前記第２クロック領域に入力するインタフェース信号を変化させてしまう恐れがある。前記２つのクロック領域が、通常、互いに異なる位相を有することから、前記第２クロック領域のフリップフロップが、出力インタフェース信号の新たな値と作用するか、初期値と作用するかは不確定であり、すなわち準安定状態に入る。このように、予測不可能な応答パターンが、前記第２クロック領域において発生する。さらに、前記インタフェース信号経路それら自体を試験することはできない。
この問題に対する解決法は、本願人が所有する米国特許明細書第５００８６１８号において記載されている。この既知の方法によって、前記クロック領域は、逐次的に試験される。試験中のクロック領域に対する入力インタフェース信号は、そのクロック領域のクロック信号のみが使用可能であり、他は使用不可能であるため、変化しない。この先行技術の解決法の欠点は、クロックラインにおいて追加の回路網が必要なことであり、したがって前記回路の速度が制限されてしまうことである。
本発明の目的は、どのようにインタフェース信号を制御するかについての問題に対する解決法を、前記クロックラインに回路網を追加することなく提供することである。この目的のために、本発明による回路は、前記インタフェース信号経路の各々が、シーム入力部と、シーム出力部と、シームマルチプレクサおよび、関連する列の一部であると共に走査回路の一部であるシームフリップフロップを有するフィードバックループとを具える第１シーム回路を含み、前記シームフリップフロップが前記マルチプレクサの第１入力部に供給し、前記マルチプレクサの第２入力部が前記シーム入力部を表し、前記フィードバックループの出力部が前記シーム出力部を表し、前記マルチプレクサの第１状態が、データビットの前記フィードバックループへの前記シーム入力部を経てのロードを可能にし、前記マルチプレクサの第２状態が、前記データビットを前記フィードバックループにおいて固定するようにしたことを特徴とする。前記シーム回路は、送信する第１クロック領域および受信する第２クロック領域間の制御可能クロック領域インタフェースを提供する。前記集積回路の通常モードにおいて、前記シームマルチプレクサは前記第１状態において動作し、各々のシーム回路は、そのシーム入力部において与えられたデータビットをそのシーム出力部に通過させる。このように、前記クロック領域インタフェースは、前記第１クロック領域から第２クロック領域に進むインタフェース信号に対して透明であり、前記追加されたシーム回路は、前記個々のインタフェース信号経路においていくらかの追加の遅延を引き起こすだけである。前記集積回路の試験モードにおいて、前記第２状態のシームマルチプレクサは、前記シーム回路が前記出力インタフェース信号を容易に制御できるようにする。前記回路の実行状態中、前の走査状態中に前記走査回路を通って前記フィードバックループに挿入されたデータビットを、前記シーム入力部に加えられた新たな信号に係わりなく、前記シーム出力部において変わらずに与える。したがって、これらのようなシーム回路の助けを借りて、前記第１および第２クロック領域間のクロック領域インタフェースを、前記第２クロック領域から見て一定状態に固定することができ、その状態は、適切な試験パターンのロードによって制限可能であり、前記第１クロック信号によって変化しない。
前記第２クロック領域から第１クロック領域にデータビットを伝送するインタフェース信号経路に、請求の範囲１に記載するのと同じようにシーム回路を設けることができる。同様に、他のクロック領域が存在する場合、どの２つのクロック領域間のインタフェース信号経路にもシーム回路を設けることができる。原理的に、全てのインタフェース信号経路にシーム回路を設けた場合、すべてのクロック領域を試験中に予測可能的に制御することができる。前記シーム回路は、前記クロック領域の逐次的な試験を可能にするだけでなく、並列な試験をも可能にする。
請求の範囲２の手段は、前記第１クロック領域からの出力インタフェース信号の観測可能性を提供する。前記回路の試験モードにおいて、前記第１状態においてシーム回路のシーム入力部に加えられるデータビットはそのシーム出力部に現れ、前記シーム出力部における信号の標本が前記シームフリップフロップに記憶される。この記憶動作に関して、前記シーム回路は前記第１クロック領域と同じクロック信号によって駆動されることから、クロックスキューの危険性は最小である。したがって、前記インタフェース信号を確実に観測することができる。前記シームフリップフロップが要素である前記走査回路を使用し、前記シームフリップフロップに記憶された標本を読み出す。
請求の範囲３の手段は、前記インタフェース信号経路の試験を明瞭にするという利点を有する。インタフェース信号経路を、この信号経路を前記第１シーム回路によって制御し、前記第２シーム回路によって観測することによって試験する。請求の範囲３の手段の他の利点は、クロック領域を独立の方法で試験できることである。前記第２クロック領域は、その入力部を別々に制御することができ、すなわち、特別なパターンを前記シームフリップフロップに前記第１クロック領域の制御の下でロードする必要はない。
本発明によるシーム回路の第１の形式は、前記フィードバックループの出力部を前記シームマルチプレクサの出力部によって構成したことをさらに特徴とする。この特定の形式のシーム回路は、前記インタフェース信号経路において前記マルチプレクサの遅延のみから成る遅延を導く。有利に、このシーム回路を、同じクロック領域から始まる他のインタフェース信号経路と共有するサブ経路に挿入する。前記第１クロック領域から多数のインタフェース信号が、前記第２クロック領域におけるフリップフロップの入力部に接続された信号出力部を有する中間領域結合論理素子の集合に供給され、前記インタフェース信号が前記第２クロック領域においてさらに必要とされない場合、前記シーム回路を、前記組み合わせ論理素子の集合の１５の入力部の各々において１つ挿入する代わりに、前記結合論理素子の集合の出力部において挿入すべきである。このように、前記シーム回路に必要な面積を最小にする。この形式のシーム回路の他の利点は、個々のクロック領域の設計中に特別な用心をする必要がないことと、すべてのクロック領域を一緒に使用する場合、挿入を簡単に行えることとである。
本発明によるシーム回路の第２の形式は、前記フィードバックループの出力部を前記シームフリップフロップの出力部によって構成したことを特徴とする。前記シームフリップフロップを前記関係する列の最初のフリップフロップとして選択した場合、前記シーム回路はマルチプレクサのみをチップの設計に追加し、これによってチップ表面積において小さなオーバヘッドしか生じない。この形式のシーム回路は、そのシーム入力部において受けた信号をそのシーム出力部に前記関係するクロック信号の制御の下で通過させる。したがって、このシーム回路の挿入は、このクロック信号の排他的な制御の下で信号を搬送するサブ経路に対して特に有利である。
本発明の他の実施形態によれば、前記シームマルチプレクサを、前記対応するシームマルチプレクサの第１および第２状態に各々対応する第１および第２値を有する個々の方向制御信号によって制御し、前記方向制御信号を個々の走査可能方向制御フリップフロップによって発生する。このように、前記異なったシーム回路状態間の選択を、前記回路に適切な試験パターンを与えることによって実行することができる。クロック領域当たり１つの方向制御信号で通常は十分であり、クロック領域当たり１つのフリップフロップのオーバヘッドのみを必要とする。
請求の範囲８の手段は、本発明による回路用の試験パターンの計算を、自動試験パターン発生器（ＡＴＰＧ）によって自動的に行えるという利点を有する。このＡＴＰＧは、前記シーム回路を前記第１状態にする試験パターンを発生して前記個々のシーム出力部に至るインタフェース信号経路を試験し、前記シーム回路を前記第２状態にする他の試験パターンを発生して前記インタフェース信号経路の残りの部分を試験する。
本発明を、添付した図面の参照と共に、例として以下にさらに説明する。
図１は、多数のクロック領域と、これらのクロック領域間での通信を与える種々の形式のインタフェース信号とを具える集積ディジタル回路の一部を示す。
図２は、第１形式シーム回路を挿入したインタフェース信号経路を示す。
図３は、第２形式シーム回路の第１の実装を具えるインタフェース信号経路を示す。
図４は、第２形式シーム回路の第２の実装を具えるインタフェース信号経路を示す。
図５は、本発明の第１実施形態によって、どのように第１および第２形式シーム回路を図１の回路に含めることができるかを説明する。
図６は、図５において使用する方向制御回路の図を示す。
図７は、本発明の第２実施形態によって、どのように第２形式シーム回路の変形例を図１の回路に含めることができるかを説明する。
図８は、３つの形式のシーム回路のすべてを図１の回路に組み込むことができる本発明の第３実施形態を示す。
図９は、本発明による確認回路の好適実施形態を示す。
図１は、その内の３つを示す多数のクロック領域と、これらのクロック領域間での通信を与える種々の形式のインタフェース信号とを具える集積ディジタル回路の一部を示す。第１クロック領域１０２において、フリップフロップの集合がＩに含まれ、結合論理素子の集合がIIに含まれる。ある程度任意の機能がこれらの相互接続によって実現され、また、通常のデータ経路によって示される。第２および第３クロック領域１０４および１０６においても各々同様である。前記クロック領域を、クロックスキュー問題を防止するような、例え同じ周波数であるかもしれなくても同期しない個々のクロック信号によって制御する。前記第３クロック領域の存在は、本発明の原理にとって必須ではないが、説明を容易にする。さらに、前記クロック領域が、試験可能性のために走査ベースの設計を有するとする。このことに関して、個々のクロック領域におけるフリップフロップは、試験データ経路を介して個々の走査回路を形成する。しかしながら他のクロック領域試験方法を使用することもできる。どの方法を使用しても、前記インタフェース信号経路の問題を解決しなければならない。
全く同一のクロック領域のフリップフロップを接続する領域内結合論理素子と、異なったクロック領域におけるフリップフロップを接続する領域間結合論理素子とを区別する。これらを、各々、前記クロック領域内と、クロック領域間とに示す。
図１は、３つの可能な形式のインタフェース信号経路を含む。形式Ａのインタフェース信号経路は、第１クロック領域における最初のフリップフロップと、第２クロック領域における最後のフリップフロップと、領域間結合論理素子を通過しない前記最初および最後のフリップフロップ間の接続とを具えることを特徴とする。形式Ｂの３つのインタフェース信号経路を示す。形式Ｂのインタフェース信号経路は、第１クロック領域における最初のフリップフロップと、第２クロック領域における最後のフリップフロップと、１つ以上の領域間結合論理素子を通過し、前記インタフェース信号経路を多数のサブ経路を再分する、これらの２つのフリップフロップ間の相互接続とを具えることを特徴とする。例えば、図１に示す形式Ｂの３つのインタフェース信号経路は、第１クロック領域１０２においてこれら自身の別々の最初のフリップフロップを有し、これらの出力部を、前記領域間結合論理素子におけるＮＡＮＤゲートによって結合する。前記ＮＡＮＤゲートの出力部を、前記３つのインタフェース信号経路間で共有されるサブ経路を経て、第２クロック領域１０４における共有受信フリップフロップの入力部に接続する。形式Ｃのインタフェース信号経路は、第１クロック領域における最初のフリップフロップと、第２クロック領域における最後のフリップフロップと、前記第１領域以外の他の領域からの信号を含む他の領域間結合論理素子を具えるこれらのフリップフロップ間の相互接続とを具える。図１において、１つが第１クロック領域１０２において始まり、他のものが第３クロック領域１０６において始まる形式Ｃのインタフェース信号経路は、前記領域間結合論理素子から、第２クロック領域１０４における前記共有される最後のフリップフロップへのサブ経路を共有する。図１は、前記集積回路が実行状態にあるか、または走査状態にあるかを、各々の制御可能フリップフロップに前記通常または試験データ経路を選択する試験信号を与えることによって制御する広域試験制御ブロック１０８も具える。
前記先行技術の解決法によれば、前記クロック領域を、逐次的に走査試験する。まず第１に、走査状態中、試験パターンを前記走査回路にシフトする。クロック領域１０４を試験するとすると、前記回路が実行状態になった後、クロック領域１０４に供給するクロック信号は活性化し、この領域におけるフリップフロップは応答パターンを記憶する。しかしながら、同時にクロック領域１０２に供給するクロック信号も活性化し、この領域におけるフリップフロップも同様に新たな値を記憶する。このとき、大部分の場合において、前記インタフェース信号経路によってクロック領域１０４に搬送される信号も変化する。したがって、前記先行技術の解決法は、１つのクロック領域を試験する場合、そのクロック領域に供給するクロック信号のみを活性化させることを規定している。このとき、その領域に対するすべての入力インタフェース信号は安定する。最終的に、前記応答パターンを走査状態中にシフトすることができ、同時に、前記最初の試験パターンを復帰するか、新たな試験パターンをロードすることができる。次にこの手順を、他のクロック領域および他の試験パターンに対して繰り返す。
この手順による問題は、前記クロック領域を別々に使用不可能にできるようにするために、前記クロックラインにおいて追加のハードウェアを必要とすることである。本発明は、シーム回路を各々のインタフェース信号経路に含ませることによってこの問題を解決する。インタフェース信号経路の個々の形式Ａ、ＢまたはＣに応じて、前記挿入されるシーム回路によってもたらされる合計のオーバヘッドを最小にすることができる。
図２は、第１形式シーム回路２２０を対応するインタフェース信号の観測可能性および制御可能性を得るために挿入したインタフェース信号経路を示す。第１クロック領域の一部である最初のフリップフロップ２０２と、第２クロック領域の一部である最後のフリップフロップ２０４と、フリップフロップ２０２および２０４間のインタフェース信号経路に挿入した第１形式シーム回路２２０とを示す。形式ＢおよびＣの経路において定義によって存在するような領域間結合論理素子は、ここでは省略した。結果として必要な手段（例えば、マルチプレクサ）を明白に図示していなくても、この図に示すすべてのフリップフロップは走査可能であり、すなわち、走査回路において一部を占めることは暗黙のうちに理解される。シーム回路２２０は、方向制御信号２１２によって制御されるシームマルチプレクサ２０６と、前記第１クロック領域のクロック信号２１４の制御の下にあるシームフリップフロップ２０８と、シーム入力部２３０と、シーム出力部２４０とを具える。シーム回路２２０は、シームマルチプレクサ２０６の第１および第２状態に各々対応する第１および第２状態を有する。前記第１状態において、シームマルチプレクサ２０６は、最初のフリップフロップ２０２からシーム入力部２３０において受けた信号をシーム出力部２４０に通過させる。さらに、この信号の標本をシームフリップフロップ２０８に記憶する。
前記集積回路の通常モード中、シーム回路２２０は前記第１状態において動作する。このとき、シームフリップフロップ２０８において記憶された前記インタフェース信号の複製は使用されない。前記第２状態において、シームマルチプレクサ２０６は、シームフリップフロップ２０８に後者の出力信号を供給し、すなわち、シーム出力部２４０は、シームフリップフロップ２０８に予めロードされた値において保持される。
シーム回路２２０が本発明の目的をどのように達成するかを以下に説明する。前記集積回路が試験モードにある場合、シーム回路２２０の双方の状態を使用することができ、使用するべきである。前記第１状態において、シーム回路２２０は、シーム出力部２４０における信号をシームフリップフロップ２０８に記憶する。前記集積回路の走査状態において、この値を、前記走査回路の他のフリップフロップに記憶された値と共にシフトすることができる。このように、前記出力インタフェース信号の観測可能性が得られる。前記第２状態において、シーム回路２２０は、シーム出力部２４０を、前記回路の前の走査状態においてシームフリップフロップ２０８にシフトされた信号値で駆動し、同時に、シーム回路２２０は、前記第１領域のクロック信号によって生じたシーム入力部２３０における変化について知らない。このように、前記第２クロック領域によって受けられた入力信号を制御する。
図３は、シームマルチプレクサ２１６と、シームフリップフロップ２１８と、シーム入力部２３２と、シーム出力部２４２とを具える第２形式シーム回路の第１の実装２２２を具えるインタフェース信号経路を示す。第２形式シーム回路２２２は、第１形式シーム回路２２０とは、シーム出力部２４２をシームマルチプレクサ２１６の出力部の代わりにシームフリップフロップ２１８の出力部に接続した点が異なる。第２形式シーム回路２２２の動作は、第１形式シーム回路２２０の動作と類似する。第２形式シーム回路２２２のこの実装において、前記インタフェース信号が他のフリップフロップを通過することは、いくつかの場合において有利になる。
図４は、シームマルチプレクサ２２６と、シームフリップフロップ２２８と、シーム入力部２３４と、シーム出力部２４４とを具え、第２形式シーム回路の第１の実装２２２とは、シームフリップフロップ２２８がシーム回路２２４に組み込まれた最初のフリップフロップの機能も行う点が異なる第２形式シーム回路の第２の実装２２４を具えるインタフェース信号経路を示す。前記インタフェース信号経路は、接続部２５０を経てシーム回路２２４に入る。第２形式シーム回路の第１の実装２２２および第１形式シーム回路２２０と比較した第２形式シーム回路の第２の実装２２４の利点は、必要なチップ面積オーバヘッドが少ないことである。これは、形式Ａのインタフェース信号経路に必要なシーム回路を他のインタフェース信号経路と共有できないことから、形式Ａのインタフェース信号経路の場合に特に有利である。このシーム回路を使用する場合、最初のフリップフロップ２２８を位置決めしなければならず、マルチプレクサ２２６をその前に挿入しなければならず、図４による接続を行わなければならない。
図５は、本発明の第１実施形態により、前記シーム回路をどのように図１の回路に含ませることができるかを説明する。図１の第１クロック領域に属する要素のみを図示した。斜線を付けた正方形５０４、５０６、５０８の各々を、第１形式シーム回路か、第２形式シーム回路の第１の実装とする。有利に、これらの２つの形式のシーム回路を、図５に示すように、すなわち、領域内結合論理素子のできるだけ後に挿入する。このとき必要なシーム回路の数を、いくつかのインタフェース信号経路が１つの同じシーム回路を使用できることから、制限することができる。これは、形式Ｂのインタフェース信号経路に関して特に真であり、形式Ａのインタフェース信号経路に関してこれらのシーム回路による資源の共有はできない。
この状況は、形式Ｃのインタフェース信号経路に関してより複雑である。形式Ｃの２つのインタフェース信号経路が図５において含まれ、第１のものは前記第１クロック領域において始まり、サブ経路５２２を具え、第２のものは他のクロック領域、すなわち第２クロック領域において始まり、サブ経路５２０を具える。これらのインタフェース信号経路は、サブ経路５２４およびシーム回路５０８を共有する。これらのインタフェース信号経路が異なるクロック領域において始まることにより、非共有サブ経路５２０が前記第２クロック領域の制御の下にある第２シーム回路を具えなければ、シーム回路５０８は、そのシーム入力部において受けた信号を確実に記憶することができない。このように、前記第２シーム回路が前記第２状態にある場合、シーム回路５０８が受けた信号をシーム回路５０８それ自身と同じクロック信号によって制御し、したがって確実に記憶できる。一般的な規則は、各々のインタフェース信号経路は、その形式に係わらず、１つ以上の連続的なシーム回路を通過すべきであり、その第１のものを、前記インタフェース信号経路が始まるクロック領域を制御するクロック信号の制御の下におくことである。
方向制御回路５３０は、前記シームマルチプレクサの状態を選択する方向制御信号を前記シーム回路に供給する。クロック領域当たり、このクロック領域のシーム回路に並列に供給される１つの方向制御信号を発生するこのような制御回路が１つで、一般的には十分である。前記方向制御回路の動作を、広域試験制御ブロック５３２によって制御する。
図６は、このような方向制御回路の好適な実装を説明する。接続部６１４を経て対応するシーム回路に供給される方向制御信号ＤＩＲを発生する。ＡＮＤゲート６０４は、試験信号を接続部６１２を経て広域試験制御ブロック５３２から受ける。前記試験信号が値０を有する場合、前記方向制御信号は値０を有し、したがって、この方向制御信号によって制御されるすべてのシームマルチプレクサは、前記第１状態において動作する。前記試験信号が値１を有する場合、フィードバックループ６１０に記憶された値は、前記方向制御信号の値を決定する。走査可能フリップフロップ６０２は、フィードバックループ６１０への値のロードを可能にする。このことに関して、前記集積回路の走査状態中、値は走査回路を経て走査可能フリップフロップ６０２にシフトされる。このように、前記集積回路のシーム回路の状態を、適切な試験パターンを通じて制御することができる。フィードバックループ６１０は、その後の実行状態中、フリップフロップ６０２の安定した出力を保証する。したがって前記集積回路のすべての方向制御信号が発生された場合、１つの試験信号が前記集積回路を通常モードの動作にすることができる。
図７は、本発明の第２の実施形態によって、前記第２形式シーム回路の第２の実装をどのように図１の回路に含めることができるかを説明する。前記第１クロック領域のすべての最初のフリップフロップを、前記第２形式シーム回路の第２の実装に従って、前記斜線を付けた正方形によって示されるシーム回路に置き換える。前記第２形式シーム回路の第２の実装において、前記シームフリップフロップおよび最初のフリップフロップを１つの同じものにすることを強調するために、前記シーム回路をＩの内側に図示する。これらのシーム回路がインタフェース信号経路間で決して共有されないことは明らかである。さらに、図５の実施形態と比較して、２つの追加のシーム回路が必要であるが、前記第２形式シーム回路の第２の実装それ自身は１つのマルチプレクサを設計に加えるだけであり、合計のチップ面積をより小さくできることが分かる。
図８は、本発明の第３実施形態を示し、斜線を付けた正方形によって示すシーム回路のすべての変形例をどのように図１の回路に組み込むことができるかを説明する。上述したように、チップ面積のオーバヘッドの最小化をかんがみて、１つの同じ領域において始まる多数のインタフェース信号経路間で共有されるノードを識別することが有利である。このようなノードにおいて、第１形式シーム回路または第２形式シーム回路の第２の実装が適切である。このようなノードが特定のインタフェース信号経路に対して見つからない場合、前記第２形式シーム回路の第２の実装が最適である。また、１つのノードが少数のインタフェース信号経路のみの間で共有される場合、このシーム回路は、一般的に、他の変形例の内の１つのシーム回路を１つ挿入する場合よりもチップ面積オーバヘッドが小さくなる。図８において、この「区切り点」を３つとした。
図９は、確認回路の好適実施形態を示す。前記シーム出力部における信号が試験の視点から読み取り可能であるか否かをＡＴＰＧに対して明白にするために、このような回路を、前記回路のネットワーク図において各々のシーム出力部において挿入すべきである。この回路は、ＯＲゲート９２およびＮＸＯＲゲート９４を具える。対応するシーム回路に供給され、その状態を選択する方向制御信号ＤＩＲは、対応するシーム回路が前記第１状態にある場合、前記確認回路の出力部９８を未知（Ｘ）状態にし、前記シーム回路が第２状態にある場合、前記確認回路の入力部９６において受けた信号を前記シーム出力部に通過させる。このダミー回路は、前記試験パターンを計算する回路のネットワーク図にのみ挿入され、実際の回路それ自身には見られない。
図５、７および８において、シーム回路を送信クロック領域において挿入した。これは、これらがこの領域のクロック信号によって制御されることを意味する。類似するように、前記シーム回路を受信クロック領域において挿入することができる。このことに関して、図２−４のシームフリップフロップは、前記受信クロック領域のクロック信号によって制御される。代わりに、シーム回路を、インタフェース信号経路の両側において挿入することができ、第１のものは前記送信クロック領域の制御の下にあり、第２のものは前記受信クロック領域の制御の下にある。
図１０は、２つのシーム回路１０１０、１０２０を具える、第１クロック領域１００２および第２クロック領域１００４間の信号経路１０００の一例を示す。異なったモードを、以下の表（．は考慮しないことを意味する）に従って信号ＳＢ１およびＳＢ２によって制御する。
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試験モードＩにおいて、前記クロック領域を互いに分離し、別々に試験することができる。１つのシーム回路の状況と比べた利点は、前記第２クロック領域がその入力部を別々に制御できることであり、すなわち、前記第１クロック領域の制御の下で前記シームフリップフロップに特別なパターンをロードする必要がないことである。試験モードIIにおいて、前記インタフェース信号経路を明白に試験することができる。このことに関して、シーム回路１０１０において、試験データビットを挿入し、インタフェース信号経路１０００において利用可能にする。その後、シーム回路１０２０は、インタフェース信号経路１０００を観測し、前記適切な走査回路を経て検査できる応答データビットを記憶する。有利に、信号ＳＢ１およびＳＢ２を、フリップフロップと、試験モードにおいて明確な結合論理とを具える制御回路によって発生する。
図１１は、フリップフロップ１１０２および１１０４と、結合論理１１０６とを具えるこのような制御回路の一例を示す。この制御回路は、試験モードにおいて（ＴＳＴがハイの場合）、フリップフロップ１１０２および１１０４に記憶された値に係わらず、前記インタフェース信号経路が信頼できない信号を搬送するのを防止する。したがって、図１０におけるような２つのシーム回路をこの制御回路と組み合わせて使用した場合、試験モードにおいて前記シーム回路が常にクロックスキュー問題を防止するため、前記試験パターンの計算に図９の確認回路は必要なくなる。
図１２は、本発明をどのようにＩ／Ｏインタフェース信号経路に適用できるかを示す。相互接続部を共有する。図１２の回路は、Ｉ／Ｏインタフェース信号経路の一方の端を示し、ここにおいて２つのシーム回路１２１０および１２２０を挿入した。シーム回路１２１０によってＩ／Ｏラインにおける出力信号を制御することができ、シーム回路１２２０によって入力信号を観測することができる。バッファ１２３０は、双方向において信号増幅を与える。
図１３は、図１２の回路の代案を示す。この回路は、Ｉ／Ｏインタフェース信号経路に関し、シーム回路１３１０を、出力信号の制御と、入力信号の観測との双方に使用するため、図１２の回路よりも簡潔な解決法を与える。バッファ１３２０を、シーム回路１３１０のフィードバックループに挿入する。
【図１】
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【図９】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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