(57)【特許請求の範囲】
【請求項１】
走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタと、該薄膜トランジスタに接続してなる画素電極と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号供給する複数の信号配線とを有し、前記薄膜トランジスタは、ゲート電極と、第１の層間絶縁膜の第１のコンタクトホールを介して前記データ線に電気的に接続するソース領域と、前記第１の層間絶縁膜の第２のコンタクトホールを介してドレイン電極に電気的に接続するドレイン領域とを備え、前記ドレイン電極には、前記第１の層間絶縁膜の上層側に形成された第２の層間絶縁膜の第３のコンタクトホールを介して前記画素電極が電気的に接続するアクティブマトリクス基板の製造方法において、
前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を形成する工程と、前記第１の層間絶縁膜に前記短絡用配線を露出させる第１の切断用孔を形成する工程と、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面にＣＶＤ法により形成した絶縁膜とを用いて前記第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を形成して前記短絡用配線を露出させる工程と、前記第１の切断用孔および前記第２の切断用孔を介して前記短絡用配線を切断する工程とを有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を前記走査線と同時に形成することを特徴とする請求項１記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記第１の層間絶縁膜に前記短絡用配線を露出させる第１の切断用孔を前記第１および第２のコンクタクトホールと同時に形成することを特徴とする請求項１記載のアクティブマトリクス基板の製造方法。
【請求項４】
前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を前記第３のコンクタクトホールと同時に形成して前記短絡用配線を露出させることを特徴とする請求項１記載のアクティブマトリクス基板の製造方法。
【請求項５】
請求項１乃至４のいずれかに規定する製造方法で製造したことを特徴とするアクティブマトリクス基板。
【請求項６】
請求項５に規定するアクティブマトリクス基板を用いた液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路内蔵型のアクティブマトリクス基板の製造方法、この製造方法で製造したアクティブマトリクス基板、表示装置に関するものである。さらに詳しくは、アクティブマトリクス基板を製造していく過程で生じる静電気や絶縁基板表面に蓄積された電荷から駆動回路などを保護するための技術に関するものである。
【０００２】
【従来の技術】
液晶表示装置に用いられるアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素電極（または、画素という。）が構成されており、これらの画素が構成されている領域が画素部である。各々の画素には、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）が形成されている。絶縁基板上における画素部の外側領域には、複数のデータ線のそれぞれに画像信号を供給するデータ線駆動回路部と、複数の走査線のそれぞれに走査信号を供給する走査線駆動回路部とが構成されている。
【０００３】
このような構成のアクティブマトリクス基板において、ＴＦＴは半導体プロセスを利用して形成される。これらの工程を行う際には、アクティブマトリクス基板の基体として絶縁基板が用いられていることから、静電気などに起因する不具合が発生しやすい。そこで、従来は、走査線を形成する工程を利用して走査線などに電気的に接続する短絡用配線を形成し、イオン打ち込みを行った際などに絶縁基板の表面に蓄積された電荷や静電気を短絡用配線を介して基板外周側に拡散させ、突発的な過剰な電流でＴＦＴなどが破壊されないようにしている。但し、短絡用配線は、アクティブマトリクス基板の製造が完了した後には不要なので、短絡用配線を覆う層間絶縁膜に切断用孔を形成することにより、この切断用孔を介して短絡用配線を所定位置（切断予定部分）で切断し、短絡用配線と走査線とを電気的に分離する。
【０００４】
【発明が解決しようとする課題】
アクティブマトリクス基板では、ＴＦＴのドレイン領域に対する画素電極の接続性の向上などの観点から、画素電極とドレイン領域とを直接、接続せずに、第１の層間絶縁膜の表面に形成したドレイン電極を中継して画素電極をドレイン領域に電気的に接続することがある。
【０００５】
このように構成するには、まず、ドレイン領域を覆う第１の層間絶縁膜にコンタクトホールを形成した後、ドレイン電極を形成する。次に、ドレイン電極の表面に第２の層間絶縁膜を形成し、この第２の層間絶縁膜にコンタクトホールを形成した後、画素電極を形成することになる。従って、短絡用配線も第１の層間絶縁膜と第２の層間絶縁膜で覆われることになる。しかし、ＴＦＴの側において第１の層間絶縁膜と第２の層間絶縁膜との間にドレイン電極を介在させると、第１および第２の層間絶縁膜を一気に貫通するようなコンタクトホールを形成しないので、短絡用配線を切断用に露出させる切断用孔を形成できないという問題点がある。
【０００６】
また、第１の層間絶縁膜の表面にドレイン電極を形成すると、その分、凹凸が形成されることになり、液晶の配向を乱すなどの問題点がある。
【０００７】
以上の問題点に鑑みて、本発明では、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続する場合でも、工程数を増やすことなく第１および第２の層間絶縁膜から短絡用配線を露出させることができ、かつ、ドレイン電極に起因する凹凸も平坦化することもできるアクティブマトリクス基板の製造方法、この製造方法で製造したアクティブマトリクス基板、および液晶表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタと、該薄膜トランジスタに接続してなる画素電極と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号供給する複数の信号配線とを有し、前記薄膜トランジスタは、ゲート電極と、第１の層間絶縁膜の第１のコンタクトホールを介して前記データ線に電気的に接続するソース領域と、前記第１の層間絶縁膜の第２のコンタクトホールを介してドレイン電極に電気的に接続するドレイン領域とを備え、前記ドレイン電極には、前記第１の層間絶縁膜の上層側に形成された第２の層間絶縁膜の第３のコンタクトホールを介して前記画素電極が電気的に接続するアクティブマトリクス基板の製造方法において、
前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を形成する工程と、前記第１の層間絶縁膜に前記短絡用配線を露出させる第１の切断用孔を形成する工程と、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を用いて前記第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を形成して前記短絡用配線を露出させる工程と、前記第１の切断用孔および前記第２の切断用孔を介して前記短絡用配線を切断する工程とを有することを特徴とする。
【０００９】
本発明では、データ線駆動回路および走査線駆動回路を駆動するのに必要な複数の信号を供給するために複数の端子からそれぞれ引き回された信号配線、走査線、またはデータ線などを短絡用配線で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を短絡用配線を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路および走査線駆動回路に突発的に流れない。それ故、データ線駆動回路および走査線駆動回路を保護することができる。しかも、ＴＦＴの形成過程で行うコンタクトホールの形成やパターニング工程を使用して、短絡用配線および切断用孔を形成する。すなわち、短絡用配線を前記走査線および前記ゲート電極とともに形成し、第１および第２のコンクタクトホールとともに第１の切断用孔を形成し、さらに第３のコンクタクトホールとともに第２の切断用孔を形成して短絡用配線の切断予定部分を露出させる。それ故、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１および第２の層間絶縁膜から短絡用配線を露出させ、切断することができるので、工程数が増えることはない。また、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続するために第１の層間絶縁膜の表面にドレイン電極を形成しても、第２の層間絶縁膜として、平坦化に適した液状物の塗布膜から形成した絶縁膜（ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜）を用いるので、ドレイン電極に起因する凹凸を平坦化することができる。それ故、液晶の配向状態を適正に制御できるという利点がある。
【００１０】
本発明において、前記第２の層間絶縁膜を形成する工程では、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面にＣＶＤ法により形成した絶縁膜とを用いて前記第２の層間絶縁膜を形成することが好ましい。ペルヒドロポリシラザンまたはこれを含む組成物（以下、単にポリシラザンという。）の塗布膜は、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。従って、ポリシラザンの塗布膜は、応力の集中する段差部などでクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、ポリシラザンを用いた絶縁膜の表面にＣＶＤ法により形成した絶縁膜を積層しておけば、このような問題点を解消することができる。また、ＣＶＤ法により形成した絶縁膜は、形成条件を変えることにより膜質をある程度、選択することができる。たとえば、ゲート絶縁膜ならば、より緻密で耐圧が高く、また、第１の層間絶縁膜であれば、応力が小さく、ステップカバレージがよいという特性の膜を、形成条件（堆積条件）を変えれば得ることができる。ここで必要な条件とは、ポリシラザンの絶縁膜よりも応力が小さく、エッチングレートが小さいということである。このような特性の絶縁膜を、ポリシラザンを用いた絶縁膜より上層に形成すれば、コンタクトホールを形成した際に、ＣＶＤ法により形成した絶縁膜の側には上向きの斜面を備えるコンタクトホールが形成される。従って、このコンタクトホールを介して電気的な接続を行えば、段差切れなどが発生しないので、信頼性が向上するという利点もある。
【００１１】
また、前記走査線、前記データ線の少なくともいずれかの配線同士を電気的に接続する短絡用配線を前記走査線と同時に形成する工程、又は前記第１の層間絶縁膜に前記短絡用配線の切断予定部分を露出させる第１の切断用孔を前記第１および第２のコンクタクトホールと同時に形成する工程、更には前記第２の層間絶縁膜に前記第１の切断用孔と重なる位置に第２の切断用孔を前記第３のコンクタクトホールと同時に形成して前記短絡用配線の切断予定部分を露出させる工程を、用いることができる。
【００１２】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００１３】
［液晶表示パネルの構成］
図１（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。
【００１４】
図１（Ａ）、（Ｂ）に示すように、液晶表示装置において、アクティブマトリクス基板ＡＭは、対向基板ＯＰとをシール層１１０で所定のセルギャップを確保した状態に貼り合わせて液晶表示パネルＬＰを構成する。ここで、シール層１１０は部分的に途切れているので、そこからシール層１１０の内側に液晶１２０を封入した後、封止材１３０で塞ぐ。この状態では、対向基板ＯＰがアクティブマトリクス基板ＡＭより小さく、アクティブマトリクス基板ＡＭのはみ出し部分に対して、後述する各種端子８０、８１、８２・・・、走査線駆動回路６０およびデータ線駆動回路７０を形成する。従って、各種端子８０、８１、８２・・・、走査線駆動回路６０およびデータ線駆動回路７０は、対向基板ＯＰの外側に位置することになる。
【００１５】
なお、ここでは、一例として、対向基板ＯＰをアクティブマトリクス基板ＡＭよりも小さく形成したが、同じサイズの基板であってもよい。その場合、シール層１１０を駆動回路と重なる領域に形成する。
【００１６】
［アクティブマトリクス基板の全体構成］
図２は、液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図、図３は、このアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【００１７】
図２に示すように、本形態の液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板ＡＭでは、絶縁基板１０上に、互いに交差する複数の走査線２０と複数のデータ線３０とに接続する画素４０がマトリクス状に構成されている。走査線２０はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線３０はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素４０が形成されている領域が画素部１１（画面表示領域）である。
【００１８】
絶縁基板１０上における画素部１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路部６０が構成されている。また、走査線２０の両端部のそれぞれには、各々の走査線２０に画素選択用の走査信号を供給する走査線駆動回路部７０が構成されている。
【００１９】
データ線駆動回路部６０には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路Ｓ／Ｈ、６相に展開された各画像信号ＶＤ１〜ＶＤ６に対応する６本の画像信号線ｖｉｄｅｏなどが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、端子を介して外部からスタート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーがＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路Ｓ／Ｈは、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線ｖｉｄｅｏを介して供給される画像信号ＶＤ１〜ＶＤ６を所定のタイミングでデータ線３０に取り込み、各画素４０に供給することが可能である。一方、走査線駆動回路部７０には、端子を介して外部からスタート信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロック信号ＣＬＹバーが供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００２０】
本形態のアクティブマトリクス基板ＡＭにおいて、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＤ１〜ＶＤ６）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の端子８０、８１、８２・・・が構成され、これらの端子８０、８１、８２・・・からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するためのアルミニウム膜などの低抵抗の金属膜からなる複数の信号配線７４、７５がそれぞれ引き回されている。また、信号配線７４、７５の途中位置には、後述する静電保護回路６５、７５が形成されている。なお、アクティブマトリクス基板ＡＭと対向基板（図示せず。）とは、外部から入力される対向電極電位ＬＣＣＯＭが上下導通材により対向基板に供給されている。
【００２１】
［画素およびＴＦＴの構造］
図３は、図２に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図４は、図２に示すアクティブマトリクス基板の画素の等価回路図である。図５（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図６の端子部のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【００２２】
図３および図４からわかるように、画素４０には、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成されている。また、各画素４０に向けては容量線７１も形成されている。
【００２３】
ＴＦＴ５０は、図５（Ａ）、（Ｂ）に示すように、走査線２０と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｂ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｃ、１ｅとを有している。また、第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。
【００２４】
［第２の層間絶縁膜の構造］
本形態において、第２の層間絶縁膜７は、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２との２層構造になっている。
【００２５】
ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ2 ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜７１（シリコン酸化膜）は、層間絶縁膜として用いることができるとともに、ドレイン電極６ｄに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【００２６】
また、第２の層間絶縁膜７では、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１の表面に、ＣＶＤ法などにより形成した絶縁膜７２が積層されており、これらの絶縁膜７１、７２の間ではエッチングレートが異なる。すなわち、絶縁膜７２は絶縁膜７１よりもエッチングレートが小さい。従って、第２の層間絶縁膜７に形成されている第２のコンタクトホール８ａは、エッチングレートの大きな絶縁膜７１に形成されたストレート孔に近いコンタクトホール７１ａと、エッチングレートの小さな絶縁膜７２に形成されたテーパ孔のコンタクトホール７１ａとから構成されている。従って、画素電極９ａは、第２のコンタクトホール８ａで段差切れなどを起こすことなく、ドレイン電極６ｄに確実に電気的に接続している。
【００２７】
［端子の構造］
図６および図５（Ａ）、（Ｂ）に示すように、端子８０、８１、８２・・・は、第１のパッド下配線３ｃ、その表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜４のコンタクトホール４ｃを介して第１のパッド下配線３ｃに電気的に接続する第２のパッド下配線６ｃをこの順に積み上げた構造を有し、この第２のパッド下配線６ｃには、第２の層間絶縁膜７のコンタクトホール８ｃを介してパッド９ｃが接続している。ここで、第１のパッド下配線３ｃは、ゲート絶縁膜２と第１の層間絶縁膜４との層間に走査線２０やゲート電極３ａと同時に形成されたタンタル膜である。第２のパッド下配線６ｃは、第１の層間絶縁膜４と第２の層間絶縁膜７との層間にデータ線３０と同時に形成されたアルミニウム膜である。パッド９ｃは、第２の層間絶縁膜７の表面に画素電極９ａと同時に形成されたＩＴＯ膜である。従って、パッド９ｃを硬いＩＴＯ膜から構成するといっても、中間にアルミニウム膜からなる第２のパッド下配線６ｃを有しているので、第１の層間絶縁膜４および第２の層間絶縁膜７を貫通するような深いコンタクトホールを介してパッド９ｃと第１のパッド下配線３ｃとを接続する必要がない。それ故、パッド９ｃと第１のパッド下配線３ｃとの電気的な接続部分の信頼性が高い。
【００２８】
ここでも、第２の層間絶縁膜７はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁膜７２との２層構造になっているので、コンタクトホール８ｃは、エッチングレートの大きい絶縁膜７１に形成されたストレート孔に近いコンタクトホール７１ｃと、エッチングレートの小さい絶縁膜７２に形成されたテーパ孔のコンタクトホール７２ｃとから構成されている。従って、パッド９ｃは段差切れを起こすことなく、第２のパッド下配線６ｃに確実に電気的に接続している。
【００２９】
また、タンタル膜からなる第１のパッド下配線３ｃ、第１の層間絶縁膜４、アルミニウム膜からなる第２のパッド下配線６ｃをこの順に積み上げ、この第２のパッド下配線６ｃに第２の層間絶縁膜７のコンタクトホール８ｃにパッド９ｃが接続する端子構造であっても、第２の層間絶縁膜７では、ポリシラザンを用いた絶縁膜７１で平坦化されているので、パッド９ｃを平坦に形成できる。それ故、パッド９ｃ（端子）に対してフレキシブル配線基板などを高い信頼性で接続することができる。
【００３０】
［静電気対策］
このような構成を有するアクティブマトリクス基板ＡＭにおいて、前記のＴＦＴ５０、各種の配線、走査線駆動回路部７０、およびデータ線駆動回路６０は、半導体プロセスを利用して形成される。ここで、アクティブマトリクス基板ＡＭには絶縁基板１０が用いられていることから、静電気などに起因する不具合が発生しやすいので、本形態では以下の静電気対策を施してある。
【００３１】
まず、本形態では、図２に示すように、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての信号配線７４、７５に電気的に接続する第１の短絡用配線９１を形成してある。また、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての走査線２０に電気的に接続する第２の短絡用配線９２を形成してある。さらに、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべてのデータ線３０に電気的に接続する第３の短絡用配線９３を形成してある。
【００３２】
ここで、第１、第２、および第３の短絡用配線９１、９２、９３は、あくまで走査線２０とＴＦＴ５０のゲート電極と一括してゲート絶縁膜２と第１の層間絶縁膜４との層間に形成されたタンタル膜である。これに対して、信号配線７４、７５およびデータ線３０は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間に形成されたアルミニウム膜である。従って、第１および第３の短絡用配線９１、９３は、アルミニウム膜からなる信号配線７４、７５およびデータ線３０とは異なる層間に位置している。
【００３３】
このため、図７および図５（Ａ）に示すように、第１および第３の短絡用配線９１、９３と、配線６ｅ（信号配線７４、７５およびデータ線３０）とは、第１の層間絶縁膜４に形成されたコンタクトホール４ｅを介して電気的に接続している。
【００３４】
このようにして、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続しておくと、これらの配線構造を形成した以降行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線９１、９２、９３を介して基板外周側に拡散し、突発的な過剰な電流が走査線２０、画素部１１、走査線駆動回路部７０、サンプルホールド回路Ｓ／Ｈ、およびデータ線駆動回路６０に流れないので、こられ全ての部分を静電気から保護することができる。
【００３５】
但し、第１、第２、および第３の短絡用配線９１、９２、９３は、アクティブマトリクス基板ＡＭの製造工程が終了した後には不要なので、詳しくは後述するが、図２に「×」印を付した位置で、図５（Ａ）、（Ｂ）に示すように、第１の層間絶縁膜４および第２の層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８ｂを介して短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）にエッチングを行うことによって切断してある。このため、図２において、製造工程の途中まで、第１、第２、および第３の短絡用配線９１、９２、９３はそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続しているが、切断用孔を介してのエッチング後は、信号配線７４、７５、走査線２０、およびデータ線３０の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板ＡＭでは、第１、第２、および第３の短絡用配線９１、９２、９３を切断した後であれば、電気特性な検査、および液晶表示装置を製造した後の動作に支障はない。
【００３６】
ここで、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）は、第１の層間絶縁膜４および第２の層間絶縁膜７から露出させて切断するため、第１の層間絶縁膜４には、短絡用配線３ｂに相当する部分に切断用孔４ｂ（第１の接続用孔）が形成され、第２の層間絶縁膜７には、短絡用配線３ｂに相当する部分には切断用孔８ｂ（第２の切断用孔）が形成されている。切断用孔８ｂは、切断用孔４ｂに重なる位置に切断用孔４ｂより大きな内径をもって形成されている。ここでも、第２の層間絶縁膜７はペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁膜７２との２層構造になっているので、切断用孔８ｂは、エッチングレートの大きい絶縁膜７１に形成されたストレート孔に近い切断用孔７１ｂと、エッチングレートの小さい絶縁膜７２に形成されたテーパ孔の切断用孔７２ｂとから構成されている。
【００３７】
［静電保護回路］
図２に示した静電保護回路６５、７５としては、各種回路を利用できるが、図８に示すものでは、保護抵抗６６と、プッシュプル配列されたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８とを利用しており、それぞれの正電源ＶＤＤおよび負電源ＶＳＳとの間にダイオードを構成する。また、本形態では、第１の短絡用配線９１を信号配線７４（または７５）に接続するのは、必ず、端子８０（または８１、８２）と保護抵抗６６との間であり、これにより、端子８０（または８１、８２）、あるいは第１の短絡用配線９１から入った静電気は、保護抵抗６６および静電気保護回路６５（または７５）を通過しないとデータ線駆動回路６０および走査線駆動回路７０に達しない。このような構成とすることで、静電気は静電気保護回路６５（または７５）に確実に吸収され、データ線駆動回路６０および走査線駆動回路７０を確実に保護することができる。
【００３８】
［アクティブマトリクス基板ＡＭの製造方法］
このような静電保護対策を行いながら、アクティブマトリクス基板ＡＭを製造する方法を、図９ないし図１２を参照して説明する。これらの図は、本形態のアクティブマトリクス基板ＡＭの製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図３のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図７のＢ−Ｂ′線における断面（短絡用配線の切断が行われる静電気対策配線部（図１に「×」印を付した部分）の断面）、右側部分には図６のＣ−Ｃ′線における断面（端子８０、８１、８２・・・が形成されている端子部の断面）を示してある。
【００３９】
まず、図９（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図９（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成する。これに対して、静電気対策配線部および端子部の側では半導体膜１を完全に除去する。前記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、５００℃〜７００℃の温度で１時間〜７２時間、好ましくは４時間〜６時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００４０】
次に、図９（Ｃ）に示すように、ＣＶＤ法などにより半導体膜１ａの表面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜からなるゲート酸化膜２を形成する。あるいは、熱酸化膜を約５０オングストローム〜約１０００オングストローム、好ましくは３００オングストローム形成した後、全面にＣＶＤ法などによりシリコン酸化膜を約１００オングストローム〜約１０００オングストローム、好ましくは５００オングストローム堆積し、それらによりゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜２としてシリコン窒化膜を用いてもよい。
【００４１】
次に、図９（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜３を絶縁基板１０全面に形成した後、タンタル膜３をフォトリソグラフィ技術を用いて、図９（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極３ａを形成する。これに対して、静電気対策配線部および端子部の側には、タンタル膜を短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）、および端子８０、８１、８２・・・の第１のパッド下配線３ｃとして残す。
【００４２】
次に、図９（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域となる。
【００４３】
次に、図１０（Ａ）に示すように、画素ＴＦＴ部では、ゲート電極３ａよりの幅の広いレジストマスクＲＭ１を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。
【００４４】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスクＲＭ１を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００４５】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００４６】
次に、図１０（Ｂ）に示すように、ゲート電極３ａ、短絡用配線３ｂおよび第１のパッド下配線３ｃの表面側にＣＶＤ法などにより、酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を３０００オングストローム〜１５０００オングストローム程度の膜厚で形成する。
【００４７】
次に、フォトリソグラフィ技術を用いて、第１の層間絶縁膜４にコンタクトホールや切断用孔を形成するためのレジストマスクＲＭ２を形成する。
【００４８】
次に、図１０（Ｃ）に示すように、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄおよびドレイン領域１ｅに対応する部分、静電気対策配線部の側では第１の層間絶縁膜４のうち、各短絡用配線３ｂに対応する部分の一部、端子部の側では第１の層間絶縁膜４のうち、第１のパッド下配線３ｃに対応する部分にコンタクトホール４ａ、４ｃ、４ｄ、４ｅおよび切断用孔４ｂをそれぞれ形成する。その結果、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ２を除去する。
【００４９】
次に、図１０（Ｄ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極などを構成するためのアルミニウム膜６をスパッタ法などで形成する。
【００５０】
次に、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングするためのレジストマスクＲＭ３を形成する。
【００５１】
次に、図１０（Ｅ）に示すように、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース領域１ａに第１のコンタクトホール４ａを介して電気的に接続するアルミニウム膜からなるソース電極６ａと、ドレイン領域１ｅに第２のコンタクトホール４ｄを介して電気的に接続するドレイン電極６ｄとを形成する。また、端子部の側には、第１の層間絶縁膜４のコンタクトホール４ｃを介してタンタル膜からなる第１のパッド下配線３ｃに電気的に接続するアルミニウム膜からなる第２のパッド下配線６ｃを形成する。さらに、静電気対策配線部では、アルミニウム膜からなる各種の配線６ｅ（データ線３０や信号配線７４、７５）をコンタクトホール４ｅを介して短絡用配線３ｂに電気的に接続させる。このように、図１０（Ｃ）〜（Ｅ）の工程を利用して、図７を参照して説明した第１および第３の短絡用配線９１、９３と、信号入力線７４、７５およびデータ線３０との配線接続を行う。また、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ３を除去する。
【００５２】
次に、図１１（Ａ）に示すように、ソース電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表面側に、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１を形成する。さらに、この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２を形成する。これらの絶縁膜７１、７２によって第２の層間絶縁膜７が形成される。
【００５３】
次に、フォトリソグラフィ技術を用いて、第２の層間絶縁膜７にコンタクトホールおよび切断用孔を形成するためのレジストマスクＲＭ４を形成する。
【００５４】
次に、図１１（Ｂ）に示すように、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、ドレイン電極６ｄに対応する部分にコンタクトホール７１ａ、７２ａからなる第３のコンタクトホール８ａを形成する。
【００５５】
また、端子部でも、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、第２のパッド下配線６ｃに対応する部分にコンタクトホール７１ｃ、７２ｃからなる第３のコンタクトホール８ｃを形成する。
【００５６】
このとき、静電気対策配線部において、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）の切断予定部分では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成する。従って、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ４を除去する。
【００５７】
次に、図１１（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタ法などで形成する。
【００５８】
次に、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングするためのレジストマスクＲＭ５を形成する。
【００５９】
そして、レジストマスクＲＭ５を用いて、ＩＴＯ膜９をパターニングする。その結果、図５に示すように、画素ＴＦＴ部には、第３のコンタクトホール８ａを介してドレイン電極６ｄに電気的に接続する画素電極９ａが形成される。静電気対策配線部ではＩＴＯ膜９が完全に除去される。端子部では、コンタクトホール８ｃを介して第２のパッド下配線６ｃに電気的に接続するＩＴＯ膜からなるパッド９ｃが形成される。
【００６０】
また、本形態では、ＩＴＯ膜９をパターニングした際には、静電気対策配線部の側で短絡用配線３ｂの切断予定部分が切断され、この切断部によって各配線が分離される。このように製造工程の最終工程で短絡用配線３ｂを切断するので、それ以前の多くの工程で発生する静電気に対して有効である。
【００６１】
［本形態の主な効果］
以上説明したように、本形態ではデータ線駆動回路６０および走査線駆動回路７０の各々に向けて複数の８０、８１、８２・・・からそれぞれ引き回された信号配線７４、７５（配線６ｅ）を第１の短絡用配線９１（短絡用配線６ｂ）で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１の短絡用配線９１を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路６０および走査線駆動回路７０に突発的に流れない。それ故、データ線駆動回路６０および走査線駆動回路７０を保護することができる。また、走査線２０の各々に電気的に接続する第２の短絡用配線９２（短絡用配線６ｂ）を利用して過剰な電流が走査線２０に突発的に流れることを防止するので、走査線２０や画素部１１を保護することができる。さらに、データ線３０（配線６ｅ）の各々に電気的に接続する第３の短絡用配線９３（短絡用配線６ｂ）を利用して過剰な電流がデータ線３０に突発的に流れることを防止するので、データ線３０、サンプルホールド回路Ｓ／Ｈ、および画素部１１を保護することができる。
【００６２】
しかも、短絡用配線３ｂを走査線２０などと同時に形成し、第１の層間絶縁膜４に第１および第２のコンクタクトホール４ａ、４ｄを形成する際に切断用孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第３のコンクタクトホール８ａを形成する際に切断用孔８ｂを形成する。それ故、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１および第２の層間絶縁膜４、７から短絡用配線３ｂを露出させ、切断することができる。また、第２の層間絶縁膜７として、ポリシラザンを利用した絶縁膜７１を用いるので、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを介して電気的に接続した場合でも、ドレイン電極６ｄに起因する凹凸を平坦化することができる。それ故、液晶の配向を適正に制御できる。
【００６３】
また、ポリシラザンを用いた絶縁膜７１によれば、凹凸を平坦化する分、凸部では極めて薄く形成されることになる。従って、この薄い部分ではクラックが発生しやくすく、かつ、上下の電極間に高容量の寄生容量が形成されることになるが、本形態では、ポリシラザンを用いた絶縁膜７１の表面にＣＶＤ法により形成した絶縁膜７２を積層するので、このような問題点を解消することができる。また、ＣＶＤ法により形成した絶縁膜７２は、ポリシラザンを用いた絶縁膜７１よりエッチングレートが小さいので、ＣＶＤ法により形成した絶縁膜７２を、ポリシラザンを用いた絶縁膜７１より上層に形成してコンタクトホール８ａ、８ｃを形成すると、ＣＶＤ法により形成した絶縁膜７２の側にはテーパ孔が形成される。従って、このコンタクトホール８ａ、８ｃを介して電気的な接続を行えば、段差切れなどが発生しないので、信頼性が向上するという利点もある。
【００６４】
さらにまた、端子８０、８１、８２・・・は、タンタル膜からなる第１のパッド下配線３ｃ、その表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜４のコンタクトホール４ｃを介して第１のパッド下配線３ｃに電気的に接続するアルミニウム膜からなる第２のパッド下配線６ｃをこの順に積み上げた構造を有し、この第２のパッド下配線６ｃには、第２の層間絶縁膜７のコンタクトホール８ｃを介してＩＴＯ膜からなるパッド９ｃが接続している。従って、パッド９ｃを硬いＩＴＯ膜から構成するといっても、第１の層間絶縁膜４および第２の層間絶縁膜７を貫通するような深いコンタクトホールを介してパッド９ｃと第１のパッド下配線３ｃとを接続する必要がないので、パッド９ｃと第１のパッド下配線３ｃとの電気的な接続部分の信頼性が高い。しかも、第２の層間絶縁膜７は、ポリシラザンを用いた絶縁膜７１で平坦化を行っているので、パッド９ｃを平坦な面に形成できる。しかも、このような構造を有する端子８０、８１、８２・・・も、ＴＦＴを製造していく工程の中で作り込むことができるので、製造工程数が増えることはない。
【００６５】
［その他の実施形態］
なお、実施の形態１では、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７５、走査線２０、およびデータ線３０に接続したが、データ線駆動回路６０および走査線駆動回路７０を駆動するための複数の信号を供給するために複数の端子６ｃ（８０、８１、８２・・・）からそれぞれ引き回された複数の信号配線のうち、静電保護回路６５、７５よりも端子６ｃ（８０、８１、８２・・・）側に位置する信号配線７４、７５のみに対して第１の短絡用配線９１を形成してもよい。また、第３の短絡用配線９３を省略して、データ線駆動回路６０および走査線駆動回路７０の各々に向けて複数の端子（８０、８１、８２・・・）からそれぞれ引き回された信号配線７４、７５、および走査線２０に対してのみ、第１の短絡用配線９１および第２の短絡用配線９２を形成してもよいなど、いずれの形態で短絡用配線を構成した場合でも、本発明を適用することができる。
【００６６】
なお、本発明は上記実施例に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示装置に限らず、エレクトロルミネッセンス（ＥＬ）表示装置、プラズマ表示装置にも適用できるものである。
【００６７】
【発明の効果】
以上説明したように、本発明に係るアクティブマトリクス基板の製造方法では、信号配線、走査線、またはデータ線などを短絡用配線で電気的に接続した状態で各工程を行うので、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を短絡用配線を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路および走査線駆動回路に突発的に流れない。それ故、データ線駆動回路および走査線駆動回路を保護することができる。また、短絡用配線を走査線と同時に形成し、第１の切断用孔を第１および第２のコンクタクトホールと同時に形成し、第２の切断用孔を第３のコンクタクトホールと同時に形成するなど、画素電極とドレイン領域とをドレイン電極を中継して電気的に接続した場合でも、工程数を増やすことなく、第１および第２の層間絶縁膜から短絡用配線を露出させることができる。また、第２の層間絶縁膜として、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜を用いるので、画素電極とドレイン領域とをドレイン電極を介して電気的に接続した場合でも、ドレイン電極に起因する凹凸を平坦化することもできる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの平面図および断面図である。
【図２】図１に示す液晶表示パネルに用いたアクティブマトリクス基板のブロック図である。
【図３】図２に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図４】図２に示すアクティブマトリクス基板の画素の等価回路図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′線、図６の端子部のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【図６】図２に示すアクティブマトリクス基板の端子の構造を示す平面図である。
【図７】図２に示すアクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図８】図２に示すアクティブマトリクス基板に構成した静電保護回路の回路図である。
【図９】図２に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【符号の説明】
２          ゲート絶縁膜
３ａ        ゲート電極
３ｂ        短絡用配線
３ｃ        第１のパッド下配線
４          第１の層間絶縁膜
４ａ        第１のコンタクトホール
４ｂ        切断用孔（第１の切断用孔）
４ｄ        第２のコンタクトホール
５ｂ、８ｂ  切断用孔
６ｃ        第２のパッド下配線
６ｄ        ドレイン電極
７          第２の層間絶縁膜
８ａ        第３のコンタクトホール
８ｂ        切断用孔（第２の切断用孔）
８ｃ        端子部のコンタクトホール
９ａ        画素電極
９ｃ        パッド
１１        画素部（画面表示領域）
２０        走査線
３０        データ線
５０        ＴＦＴ
６０        データ線駆動回路
６５、７５  静電保護回路
６６        保護抵抗
７０        走査線駆動回路
７１        ポリシラザンを用いた絶縁膜
７２        ＣＶＤ法で形成した絶縁膜
７４、７５  信号配線
８０、８１、８２  端子
９１        第１の短絡用配線
９２        第２の短絡用配線
９３        第３の短絡用配線
ＡＭ        アクティブマトリクス基板（ＴＦＴ基板）
ＭＭ        マザー基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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