(57)【特許請求の範囲】
【請求項１】
複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、前記電源配線層と前記接地配線層との間の前記絶縁層内にチップキャパシタを内蔵し、該チップキャパシタの一方の端子電極が前記電源配線層に、他方の端子電極が前記接地配線層に接続されており、前記電源配線層は、前記絶縁層の周辺側の端部を前記接地配線層の端部よりも内側に位置させていることを特徴とする多層配線基板。
【請求項２】
前記チップキャパシタは、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面に端面全体を覆うように前記端子電極が設けてあり、該端子電極の一方が前記第１の電極層と、他方が前記第２の電極層とそれぞれ貫通導体を介して接続されていることを特徴とする請求項１記載の多層配線基板。
【請求項３】
前記チップキャパシタは前記内蔵キャパシタの周辺部に複数個配置されていることを特徴とする請求項１記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子を収納するための半導体素子収納用パッケージや半導体素子や電子部品が搭載される電子回路基板等に使用される多層配線基板に関し、特に高速で動作する半導体素子を収納または搭載するのに好適な配線構造を有する多層配線基板に関するものである。
【０００２】
【従来の技術】
従来、マイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）等に代表される半導体素子をはじめとする電子部品が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナセラミックス等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体層とを交互に積層して多層配線基板を形成していた。
【０００３】
一方、情報処理能力の向上の要求が高まる中で、半導体素子の動作速度の高速化が進み、内部配線用の配線導体のうち信号配線には、特性インピーダンスの整合や信号配線間のクロストークノイズの低減等の電気特性の向上が求められてきた。そこで、このような要求に対応するために信号配線の配線構造はストリップ線路構造とされ、信号配線の上下に絶縁層を介して広面積の電源配線層もしくは接地（グランド）配線層を形成していた。
【０００４】
しかしながら、このような多層配線基板では、絶縁層の比誘電率が10程度のアルミナセラミックス等から成るために、信号配線間の電磁気的な結合が大きくなることからクロストークノイズが増大し、その結果、半導体素子の動作速度の高速化に対応できないという問題点が発生する。
【０００５】
そこで、比誘電率が10程度のアルミナセラミックスに代えて比誘電率が３〜５と比較的小さいガラスエポキシ樹脂基材や、ポリイミドまたはエポキシ樹脂等の有機系材料を絶縁層とする多層配線基板が用いられるようになってきた。
【０００６】
このような多層配線基板は、有機系材料から成る絶縁層上にメッキ法、蒸着法またはスパッタリング法等による薄膜形成技術を用いて銅（Ｃｕ）から成る内部配線用導体膜を形成し、フォトリソグラフィ法やエッチング法により微細なパターンの配線導体を有する配線導体層を形成して、この絶縁層と配線導体層とを交互に積層することによって、半導体素子の高速動作が可能な多層配線基板を作製することが行なわれている。
【０００７】
また、一方では半導体素子への電源供給に関する問題点として、同時スイッチングノイズの問題点が発生してきた。これは、半導体素子のスイッチングに必要な電源電圧が、多層配線基板の外部から電源配線および接地配線を通って供給されるため、電源配線もしくは接地配線のインダクタンス成分により、半導体素子のスイッチング動作が複数の信号配線で同時に起きた場合に電源配線および接地配線にノイズが発生するものである。
【０００８】
このような問題点を解決するため、多層配線基板内に広面積の電源配線層と接地配線層とが絶縁層を介して対向形成されて成るキャパシタを内蔵することや、近年ではチップキャパシタそのものを多層配線基板内に内蔵して電源配線および接地配線と貫通導体を介して接続することが行なわれている。
【０００９】
【発明が解決しようとする課題】
しかしながら、更なる情報処理能力の向上が求められる中で、半導体素子の動作周波数が１ＧＨｚを超えるといった動作速度の高速化や同時スイッチングする半導体素子数の増加が急激に進んできた。このため、半導体素子のスイッチング時に発生する過渡電流が、多層配線基板内に配設された電源配線層や接地配線層に流れ込み、電源配線や接地配線のインダクタンス成分によって電圧変動が発生し半導体素子の誤動作を引き起こすという新たな問題点が発生してきた。また、このような半導体素子のスイッチングによって発生する電圧変動は、ＥＭＩ（Electro Magnetic Interference）ノイズの原因となり、周囲の電子機器の誤動作を発生させてしまうという問題点も有していた。
【００１０】
本発明はかかる従来技術の問題点に鑑み案出されたものであり、その目的は、１ＧＨｚ以上の高周波動作においても同時スイッチングノイズとＥＭＩノイズをともに低減することができる、高速で動作する半導体素子等の電子部品を搭載する電子回路基板等に好適な多層配線基板を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、前記電源配線層と前記接地配線層との間の前記絶縁層内にチップキャパシタを内蔵し、このチップキャパシタの一方の端子電極が前記電源配線層に、他方の端子電極が前記接地配線層に接続されており、前記電源配線層は、前記絶縁層の周辺部の端部を前記接地配線層の端部よりも内側に位置させていることを特徴とするものである。
【００１２】
また、本発明の多層配線基板は、上記構成において、前記チップキャパシタは、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面全体を覆うように前記端子電極が設けてあり、この端子電極の一方が前記第１の電極層と、他方が前記第２の電極層とそれぞれ貫通導体を介して接続されていることを特徴とするものである。
【００１３】
また、本発明の多層配線基板は、上記構成において、前記チップキャパシタは、前記内蔵キャパシタの周辺部に複数個配置されていることを特徴とするものである。
【００１４】
本発明の多層配線基板によれば、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、それら電源配線層と接地導体層との間の絶縁層内にチップキャパシタを内蔵し、このチップキャパシタの一方の端子電極が電源配線層に、他方の端子電極が設置配線層に接続されていることから、従来の多層配線基板においてチップキャパシタと電源配線・接地配線とを接続していた貫通導体のインダクタンス成分を削減することができ、１ＧＨｚ以上の高速動作においても同時スイッチングノイズおよびＥＭＩノイズの発生を少なく抑えることが可能となる。
【００１５】
また、内蔵キャパシタを構成する電源配線層の絶縁層の周辺側の端部を接地配線層の絶縁層の周辺側の端部よりも内側に位置させていることから、電源配線層の端部および接地配線層の端部での両者間の電磁気的な結合によって生じる高周波電流の集中を少なくすることができるため、電源配線層の端部および接地配線層の端部から発生するＥＭＩノイズを大幅に低減でき、さらに高速な動作を行なう場合にも通信機器等の電子機器類に誤動作を発生させてしまうことのない多層配線基板とすることが可能である。
【００１６】
また、本発明の多層配線基板によれば、チップキャパシタを、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面に端面全体を覆うように端子電極が設けてあり、この端子電極の一方が第１の電極層と、他方が第２の電極層とそれぞれ貫通導体を介して接続されているものとしたときには、多層配線基板内に電源配線層および接地配線層との接続のための貫通導体導体等の貫通導体をなくしてチップキャパシタを内蔵することができ、貫通導体のインダクタンス成分による同時スイッチングノイズを効果的に低減することが可能となる。
【００１７】
さらに、本発明の多層配線基板によれば、チップキャパシタを内蔵キャパシタの周辺部に複数個配置することによって、半導体素子が動作した際に内蔵キャパシタの端部で生じる特性インピーダンスの不整合による電磁波の反射を抑制することができ、これによって、ＥＭＩノイズの発生をより少なくすることが可能である。
【００１８】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に基づき詳細に説明する。
【００１９】
図１は本発明の多層配線基板の実施の形態の一例を示す断面図である。図１において、１は多層配線基板、２は絶縁基板であり、絶縁基板２は複数の絶縁層２ａ〜２ｅが積層されて形成されている。この例の多層配線基板１においては、絶縁層２ａ〜２ｅは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層２ｂ上には信号配線群３が形成され、絶縁層２ｃ上には信号配線群３に対向させて広面積の電源配線層もしくは接地配線層４が形成されており、信号配線群３はマイクロストリップ線路構造を有している。
【００２０】
このように信号配線群３に対向して広面積の電源配線層もしくは接地配線層４を形成すると、信号配線群３に含まれる信号配線間の電磁気的な結合が小さくなるため、信号配線間に生じるクロストークノイズを低減することが可能となる。また、信号配線の配線幅および信号配線群３と電源配線層もしくは接地配線層４との間に介在する絶縁層２ｂの厚みを適宜設定することで、信号配線群３の特性インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する信号配線群３を形成することが可能となる。信号配線群３の特性インピーダンスは、一般的には50Ωに設定される場合が多い。
【００２１】
なお、信号配線群３に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【００２２】
この例では、多層配線基板１の上面にはマイクロプロセッサやＡＳＩＣなどの半導体素子９が搭載され、錫鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等から成る導体バンプ10および半導体素子９を接続するための半導体素子接続用電極８を介して多層配線基板１と電気的に接続されている。また、多層配線基板１の半導体素子９を搭載する上面と反対側の下面には半導体素子９に電源供給を行なうための外部電極７を有している。
【００２３】
また、５は４と同じく広面積の電源配線層もしくは接地配線層であり、この例では、これら電源配線層もしくは接地配線層４〜５により、多層配線基板１内に内蔵キャパシタが形成され、４が電源配線層の場合、５は接地配線層であり、４が接地配線層の場合、５は電源配線層である。このとき、チップキャパシタ６の接続端子の一方は電源配線層４もしくは５に貫通導体を介することなく直接接続され、他方は接地配線層４もしくは５に貫通導体を介することなく直接接続されている。
【００２４】
これを図２を用いて詳細に説明する。
【００２５】
図２は、本発明の多層配線基板の実施の形態の一例を示す要部断面図であり、図１における４が電源配線層であり、５が接地配線層の場合のものである。図２において、電源配線層63は図１に示す電源配線層もしくは接地配線層４に相当するものであり、接地配線層68は図１に示す電源配線層もしくは接地配線層５に相当するものである。図２において、電源配線は外部電極61から貫通導体62を通じて電源配線層63に接続されるとともに、貫通導体64を通じて半導体素子接続用電極65に接続されている。また、接地配線は外部電極66から貫通導体67を通じて接地配線層68に接続され、貫通導体69を通じて半導体素子接続用電極70に接続されている。これらにより、電源配線層63と接地配線層68との間に内蔵キャパシタが形成されている。また、電源配線63と接地配線68に貫通導体を介することなく直接接続されているチップキャパシタ71は図１に示すチップキャパシタ６である。
【００２６】
ここで、チップキャパシタ６の構造を図３を用いて詳細に示す。図３は本発明の多層配線基板に用いるチップキャパシタの例を示す断面図であり、第１の電極層74・75と第２の電極層78・79とが誘電体層32（32ｂ〜32ｄ）を挟んで交互に積層されて成り、チップキャパシタの上下の端面に端面全体を覆うようにして外部接続端子としての端子電極72・78が設けてあり、端子電極72・78の一方72と第１の電極層74・75とが貫通導体73を介して接続され、他方78は第２の電極層78・79と貫通導体77を介して接続されている。
【００２７】
このようにチップキャパシタの上下の端面に外部接続端子としての端子電極72・78を設けることによって、従来の多層配線基板においてチップキャパシタと電源配線・接地配線とを接続していた貫通導体のインダクタンス成分を削減することができるため、１ＧＨｚ以上の高速動作においても同時スイッチングノイズおよびＥＭＩノイズの発生を少なく抑えることが可能となる。
【００２８】
そして、本発明の多層配線基板においては、内蔵キャパシタを構成する電源配線層は、その絶縁層の周辺側の端部を接地配線層の絶縁層の周辺側の端部よりも内側に位置させている。図１の例では、４が電源配線層、５が接地配線層であり、電源配線層４の面積が接地配線層５よりも小さい面積で形成されていることによって、電源配線層４の絶縁層２ｃの周辺側の端部を接地配線層５の絶縁層２ｄの周辺部の端部よりも内側に位置させている。
【００２９】
これにより、電源配線層４の端部と接地配線層５の端部との間の電磁気的な結合が低く抑えられ、電源配線層４および接地配線層５の端部での電磁気的な結合によって生じる高周波電流の集中を少なくすることができるため、電源配線層４および接地配線層５の端部から発生するＥＭＩノイズを大幅に低減させることができる。
【００３０】
このように、電源配線層４の絶縁層２ｃの周辺側の端部を接地配線層５の絶縁層２ｄの周辺側の端部よりも内側に位置させる場合、電源配線層４の絶縁層２ｃの周辺側の端部は接地配線層５の絶縁層２ｄの周辺側の端部よりも、その電源配線層４と接地配線層５の間の絶縁層２ｃの厚み以上の距離で内側に位置させるようにすることが好ましく、この距離が絶縁層２ｃの厚み未満となると、高周波電流による多層配線基板１の端部からの電磁放射が大きくなり多層配線基板１の外部にまで及んでしまうこととなる傾向がある。また、この距離は電源配線層４と接地配線層５との間の絶縁層２ｃの厚みの40倍以下の距離としておくことが好ましく、40倍を超えると、内蔵キャパシタとしての設計自由度を小さくすることになり、多層配線基板１の性能を低下させることとなる傾向がある。
【００３１】
次に、図４を用いて本発明の多層配線基板の実施の形態の他の例を示す。図４は本発明の多層配線基板の電源配線層もしくは接地配線層の例を示す平面図である。図４に示す例では、絶縁層42上に内蔵キャパシタを構成する電源配線層もしくは接地配線層44が積層されており、電源配線層もしくは接地配線層44の周辺部に複数のチップキャパシタ46が配置されている。これら複数のチップキャパシタ46は、図１の電源配線４もしくは５および電源配線４もしくは５と同様に、この電源配線層もしくは接地配線層44によって形成される内蔵キャパシタに貫通導体を介することなく直接接続されている。
【００３２】
また、このように複数のチップキャパシタ46を配置する場合は、電源配線層もしくは接地配線層44の４辺のそれぞれに１つ以上配置させることが好ましい。このように、４辺のそれぞれにチップキャパシタ46を配置することによって、半導体素子９が動作した際に内蔵キャパシタの端部で生じるインピーダンスの不整合による電磁波の反射を抑制でき、その結果、電源配線層もしくは接地配線層44の共振を小さくすることができるため、グランドバウンスによるＥＭＩノイズの発生を大幅に低減することができる。これら、配置されるチップキャパシタの数については、要求される電気特性やコスト・設計自由度等の条件に応じて適宜設定される。
【００３３】
さらに、配置されるチップキャパシタ46の位置については、多層配線基板１に搭載される半導体素子９の外周部に対応する位置から２ｃｍ以内の距離とすることが好ましく、この距離が２ｃｍを超えると、半導体素子９からチップコンデンサまでの距離が長くなり、所望通りの性能が得られないこととなる傾向がある。したがって、電源配線層もしくは接地配線層44の大きさとチップコンデンサ46の配置とは、この条件も考慮して設定されることとなる。
【００３４】
本発明の多層配線基板においては、上記の実施の形態の例における配線構造と同様の配線構造をさらに多層に積層して多層配線基板を構成してもよい。
【００３５】
また、信号配線の構造は、信号配線に対向して形成された電源配線層もしくは接地配線層を有するマイクロストリップ構造の他、信号配線の上下に電源配線層もしくは接地配線層を有するストリップ構造、信号配線に隣接して電源配線層もしくは接地配線層を形成したコプレーナ構造であってもよく、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００３６】
また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサまたは電解コンデンサ等といったものを取着して多層配線基板を構成してもよい。
【００３７】
また、各絶縁層の平面視における形状は、正方形状や長方形状の他に、菱形状・六角形状または八角形状等の形状であってもよい。
【００３８】
そして、このような本発明の多層配線基板は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
【００３９】
本発明の多層配線基板おいて、各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体・窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体またはガラスセラミックス焼結体等の無機絶縁材料を使用して、あるいはポリイミド樹脂・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気絶縁材料を使用して形成される。
【００４０】
これらの絶縁層は以下のようにして作製される。例えば酸化アルミニウム質焼結体から成る場合であれば、まず、酸化アルミニウム・酸化珪素・酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得る。そして、各信号配線群および各配線導体層と成る金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中にて約1600℃の温度で焼成することによって製作される。
【００４１】
また、例えばエポキシ樹脂から成る場合であれば、一般に酸化アルミニウム質焼結体から成るセラミックスやガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて形成されるガラスエポキシ樹脂等から成る絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等の塗布技術により被着させ、これを熱硬化処理することによって形成されるエポキシ樹脂等の有機樹脂から成る絶縁層と、銅を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成される薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
【００４２】
これらの絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように適宣設定される。
【００４３】
また、異なる比誘電率を有する絶縁層を得るための方法としては、例えば酸化アルミニウム・窒化アルミニウム・炭化珪素・窒化珪素・ムライトまたはガラスセラミックス等の無機絶縁材料や、あるいはポリイミド樹脂・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料にチタン酸バリウム・チタン酸ストロンチウム・チタン酸カルシウムまたはチタン酸マグネシウム等の高誘電体材料の粉末を添加混合し、しかるべき温度で加熱硬化することによって、所望の比誘電率のものを得るようにすればよい。
【００４４】
このとき、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の粒径は無機絶縁材料あるいは有機絶縁材料に高誘電体材料を添加混合したことによって起こる絶縁層内の比誘電率のバラツキの発生の低下や、絶縁層の粘度変化による加工性の低下を低減するため、0.5μｍ〜50μｍの範囲とすることが望ましい。
【００４５】
また、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の含有量は、絶縁層の比誘電率を大きな値とするためと、無機絶縁材料や有機絶縁材料と高誘電体材料の接着強度の低下を防止するために、５重量％〜75重量％とすることが望ましい。
【００４６】
このようにして比誘電率を高めた絶縁層を電源配線層と接地配線層とを対向配置して形成される内蔵キャパシタの絶縁層に用いることによって、キャパシタンスを高めた内蔵キャパシタを得ることができる。
【００４７】
また、各信号配線群や電源配線層もしくは接地配線層は、例えばタングステン（Ｗ）・モリブデン（Ｍｏ）・モリブデンマンガン（Ｍｏ−Ｍｎ）・銅（Ｃｕ）・銀（Ａｇ）または銀パラジウム（Ａｇ−Ｐｄ）等の金属粉末メタライズ、あるいは銅（Ｃｕ）・銀（Ａｇ）・ニッケル（Ｎｉ）・クロム（Ｃｒ）・チタン（Ｔｉ）・金（Ａｕ）またはニオブ（Ｎｂ）やそれらの合金等の金属材料の薄膜等により形成すればよい。
【００４８】
具体的には各信号配線群や電源配線層もしくは接地配線層をＷの金属粉末メタライズで形成する場合は、Ｗ粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを絶縁層と成るセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
【００４９】
また、金属材料の薄膜で形成する場合は、例えばスパッタリング法・真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することができる。
【００５０】
このような多層配線基板は、各信号配線群が配設されている絶縁層の比誘電率に応じて、各信号配線群の配線幅を適宣設定することで、各信号配線群の信号配線の特性インピーダンス値を同一値とすることができる。
【００５１】
また、本発明の多層配線基板で用いられるチップキャパシタは、各電極層および誘電体層を導電性ペーストや誘電体ペーストを所定パターンに印刷塗布し焼き付ける印刷多層により形成した厚膜タイプのキャパシタであってよい。さらに、誘電体層にグリーンシートを用い、第１の電極層を絶縁セラミックグリーンシート上に導電性ペーストの塗布による導体膜として、第２の電極層を誘電体材料のグリーンシート上に導電性ペーストの塗布による導体膜として各々形成し、各グリーンシートを積層し、一体的に焼成したグリーンシート積層法による厚膜タイプのキャパシタであってもよい。
【００５２】
このチップキャパシタにおける電極層および端子電極の材料は、白金（Ｐｔ）・金（Ａｕ）・銀（Ａｇ）・パラジウム（Ｐｄ）等の低抵抗金属材料が好適に使用可能であり、誘電体層との反応性が小さい材料であれば特に限定されず、スクリーン印刷法・フォトリソグラフィ法・真空蒸着法やスパッタリング法等の手法で形成可能であればよい。
【００５３】
誘電体層は、高周波領域において高い誘電率を有するものであればよいが、Ｐｂ・Ｍｇ・Ｎｂを含むぺロブスカイト型酸化物結晶から成る誘電体や、それ以外のＰＺＴ・ＰＬＺＴ・ＢａＴｉＯ3・ＳｒＴｉＯ3・Ｔａ2Ｏ5や、これらに他の金属酸化物を添加したり、置換した化合物であってもよく、特に限定されるものではない。
【００５４】
チップキャパシタの上面および下面にそれぞれこれら上下の端面を覆うようにして形成された外部接続端子としての端子電極と内部の電極層との接続に用いられる貫通導体の材質は、例えばＡｇ−Ｐｄ・ハンダ・金等のように誘電体層の内部に形成可能な導電物質であればよい。また、チップキャパシタの上面および下面に形成される端子電極は、Ａｇ−Ｐｄ等のスクリーン印刷によって形成される。以上のように構成されたチップキャパシタの端子電極と電源配線層および接地配線層との接続は、ハンダペーストやＡｇ−Ｐｄ等の導体粉末と有機系樹脂とを混合したペースト等を用いて行なう。
【００５５】
チップキャパシタを多層配線基板内に内蔵するには、例えば特開平11−220262号公報で提案されているように、熱硬化性樹脂の内部にチップキャパシタ等の能動素子が埋設された板状体と、さらに別の熱硬化性樹脂から成る複数の板状体とを加熱積層することで容易にチップキャパシタを内蔵させることができる。
【００５６】
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。例えば、３つ以上の信号配線群を異なる絶縁層間に形成したものについて適用してもよい。また、多層配線基板内に形成する内蔵キャパシタの数を２個以上としてもよい。さらに、電源配線層もしくは接地配線層のパターンの形状を、多数の開口部を有するいわゆるメッシュパターンの形状としてもよい。
【００５７】
【発明の効果】
本発明の多層配線基板によれば、複数の絶縁層が積層されて成る絶縁基板の内部に電源配線層と接地配線層とが絶縁層を挟んで対向配置されて形成された内蔵キャパシタを有するとともに、電源配線層と接地配線層との間の絶縁層内にチップキャパシタを内蔵し、チップキャパシタの一方の端子電極が電源配線層に、他方の端子電極が接地配線層に接続されていることから、従来の多層配線基板においてチップキャパシタと電源配線層および接地配線層との接続に用いられていた貫通導体のインダクタンス成分を削除することができ、その結果、１ＧＨｚ以上の高速動作においても同時スイッチングノイズおよびＥＭＩノイズの発生を少なく抑えることが可能となる。
【００５８】
また、内蔵キャパシタを構成する電源配線層の絶縁層の周辺側の端部を接地配線層の絶縁層の周辺側の端部よりも内側に位置させていることから、電源配線層の端部および接地配線層の端部での両者間の電磁気的な結合によって生じる高周波電流の集中を少なくすることができるため、電源配線層の端部および接地配線層の端部から発生するＥＭＩノイズを大幅に低減でき、さらに高速な動作を行なう場合にも通信機器等の電子機器類に誤動作を発生させてしまうことのない多層配線基板とすることが可能である。
【００５９】
また、本発明の多層配線基板によれば、内蔵されるチップキャパシタを、第１の電極層と第２の電極層とが誘電体層を挟んで交互に積層されて成り、上下の端面に端面全体を覆うように端子電極が設けてあり、この端子電極の一方が第１の電極層と、他方が第２の電極層とそれぞれ貫通導体を介して接続されているものとしたときには、多層配線基板内に電源配線層および接地配線層との接続のための貫通導体をなくしてチップキャパシタを内蔵することができ、貫通導体のインダクタンス成分による同時スイッチングノイズを効果的に低減することが可能となる。
さらに、本発明の多層配線基板によれば、チップキャパシタを内蔵キャパシタの周辺部に複数個配置することによって、半導体素子が動作した際に内蔵キャパシタの端部で生じる特性インピーダンスの不整合による電磁波の反射を抑制することができ、これによって、グランドバウンスによるＥＭＩノイズの発生をより少なく抑制することが可能となる。
【００６０】
以上の結果、本発明によれば、同時スイッチングノイズとＥＭＩノイズを共に低減することができる、高速で動作する半導体素子等の電子部品を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す断面図である。
【図２】本発明の多層配線基板の実施の形態の一例を示す要部断面図である。
【図３】本発明の多層配線基板に用いるチップキャパシタの例を示す断面図である。
【図４】本発明の多層配線基板の電源配線層もしくは接地配線層の例を示す平面図である。
【符号の説明】
１・・・多層配線基板
２、42・・・絶縁基板
２ａ〜２ｅ・・・絶縁層
３・・・信号配線群
４、５、44・・・電源配線層もしくは接地配線層
６、46、71・・・チップキャパシタ
63・・・電源配線層
68・・・接地配線層
32、32ａ〜32ｅ・・・誘電体層
72、76・・・端子電極
74、75・・・第１の電極層
78、79・・・第２の電極層
73、77・・・貫通導体
【図１】
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【図２】
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【図３】
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【図４】
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