(57)【特許請求の範囲】
【請求項１】
計測電圧に相当するホール電流を入力する入力端子およびホール電圧を出力する出力端子を有し計測電流に相当する磁界中に置かれるホール素子と、所定周期毎に反転する制御信号を所定クロック信号をもとに生成する制御信号生成手段と、ホール電流が前記入力端子に入力される向きを前記制御信号をもとに前記所定周期毎に反転させる第１のスイッチング手段と、前記出力端子から出力されるホール電圧を差動増幅する差動増幅手段と、この差動増幅手段の出力を前記制御信号をもとに前記所定周期毎に反転させる第２のスイッチング手段と、この第２のスイッチング手段の出力を前記制御信号をもとに前記所定周期毎に積分する積分手段とを有して構成されるホール素子を用いた電力量計において、
前記所定クロック信号をその周波数より速い周波数のクロック信号に同期させる同期手段と、この同期手段から出力される同期信号を所定時間だけ遅延させる遅延手段と、前記同期信号のハイレベル時間およびローレベル時間を検出して前記制御信号のデューティ比のずれを検出し，このずれを補正する補正信号を出力するデューティ比ずれ検出手段と、前記補正信号を入力して前記制御信号のデューティ比を補正する補正波形を生成する波形生成手段と、前記遅延手段で遅延させた遅延信号の波形の所定区間を前記補正波形に置き換える波形合成手段とを有して構成され、
前記制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して前記制御信号のデューティ比を補正するデューティ比補正手段を備えたことを特徴とするホール素子を用いた電力量計。
【請求項２】
前記補正波形に置き換えられる前記所定区間は、前記遅延信号のある周期の終了時およびその次の周期の開始時に同時間設けられ、前記遅延手段によって遅延される前記所定時間は、この時間に等しく設定されていることを特徴とする請求項１に記載のホール素子を用いた電力量計。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、使用電力量を計測する電力量計に関し、特に、ホール素子を用いて計測する電力量計に関するものである。
【０００２】
【従来の技術】
図１は、従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。図２は、図１の回路各部の信号波形を示す。
【０００３】
計測電圧Ｖに相当する図２（ａ）に示すホール電流Ｉcをホール素子２の電流入力端子２ａ，２ｂに流し、同時に計測電流Ｉに相当する同図（ｂ）に示す磁束密度Ｂの磁界をホール素子２に加えると、ホール素子２はホール電圧出力端子２ｃ，２ｄから電力値に相当する同図（ｃ）に示すホール電圧Ｖh＝Ｋ×Ｂ×Ｉc（Ｋ：ホール素子２の積感度）を出力する。
【０００４】
この段階でのホール素子２の出力には、ホール電圧Ｖhの他に、電力計測に不要な同図（ｄ）に示す同相電圧Ｖcmおよび同図（ｅ）に示す不平衡電圧Ｖhoが含まれている。同相電圧Ｖcmは、ホール素子２の出力端子２ｃ，２ｄの双方に現れる電圧で、ホール電流Ｉcにホール素子２の入力抵抗Ｒinの半分をかけたものである。不平衡電圧Ｖhoは、ホール電圧Ｖhと同様に出力端子２ｃ，２ｄ間に発生する電圧であり、ホール電流Ｉcに不平衡抵抗Ｒhoをかけたものである。
【０００５】
ホール素子２を用いて電力量を計測する場合、微少なホール電圧の増幅回路として差動増幅回路３が使用される。差動増幅回路３は、２つの入力端子間の電位差を増幅処理して出力するため、２つの入力端子の双方に現れる同値の同相電圧Ｖcmを除去する。また、電力値を電力量に変換するために積分回路４が使用され、積分回路４は同図（ｃ）に示すホール電圧Ｖhの電力量への変換処理と同時に、同図（ｅ）に示す周期的に正負に反転する不平衡電圧Ｖhoを除去する。その結果、積分回路４の出力からは、電力量に相当するホール電圧Ｇ×Ｖh（Ｇ：差動増幅回路３の増幅率）を時間積分したものが検出される。
【０００６】
この図１に示す構成では、電力計測の誤差成分である同相電圧Ｖcmおよび不平衡電圧Ｖhoが除去できる。しかし、差動増幅回路３はオペアンプを構成要素としているために、図２（ｆ）に示す入力オフセット電圧Ｖoffが差動増幅回路３の出力に発生して電力計測の誤差要因となっていた。軽負荷電流でのホール電圧Ｖhはマイクロボルトの単位レベルであり、高精度のオペアンプを用いたとしても同レベルのオフセット電圧Ｖoffが発生するため、オフセット電圧Ｖoffは大きな誤差要因となっていた。
【０００７】
図３は、このオフセット電圧Ｖoffを除去する構成を備えた別の従来の電力量計の内部回路構成を示すブロック図である。同図において、図１に示す回路要素と同一のものには同一符号を付してその説明は省略する。図４および図５は、図３の回路各部の信号波形を示す。
【０００８】
この図３に示す電力量計では、発振器７が図４（ａ）に示すクロック信号Ｓclを発生し、制御信号発生回路８がこのクロック信号Ｓclを入力して同図（ｂ）および（ｃ）に示す制御信号Ｓ1，Ｓ2を生成する。この制御信号Ｓ1，Ｓ2は、互いに信号レベルが反対状態にあり、電流切換スイッチ５ａ，５ｂ、増幅出力切換スイッチ６および積分回路４へ出力される。
【０００９】
電流切換スイッチ５ａ，５ｂは、ホール電流Ｉcが入力端子２ａ，２ｂに入力される向きを制御信号Ｓ1，Ｓ2をもとに図５（ａ）に示す所定周期毎に反転し、同図（ｂ）に示すホール電流Ｉcの極性を同図（ｃ）に示すように周期的に反転する。従って、ホール素子２の出力端子２ｃ，２ｄには、同図（ｃ）に示すホール電流Ｉcと同図（ｄ）に示す磁束密度Ｂとをかけた同図（ｅ）に示すホール電圧Ｖhが現れる。差動増幅回路３はこのホール電圧Ｖhを入力して増幅し、増幅出力切換スイッチ６へ出力する。増幅出力切換スイッチ６は、差動増幅回路３の出力信号の極性を制御信号Ｓ1，Ｓ2をもとに周期的に反転する。これにより、ホール電圧Ｖhは、電流切換スイッチ５ａ，５ｂで同図（ｅ）に示すように反転されていたものが同図（ｆ）に示すように反転を戻される。また、同図（ｇ）に示す差動増幅回路３の出力に含まれるオフセット電圧Ｖoffは、増幅出力切換スイッチ６によって同図（ｈ）に示すように周期毎に正負等面積の波形信号に変換される。従って、オフセット電圧Ｖoffは、後段の積分回路４に通すことで正負相殺されて除去される。
【００１０】
図３に示す上記従来の電力量計でも、図２（ｄ）に示す同相電圧Ｖcmは差動増幅回路３で差動増幅が行われることによって除去され、同図（ｅ）に示す不平衡電圧Ｖhoは、制御信号Ｓ1の１周期毎に積分回路４で積分が行われることによって除去される。
【００１１】
【発明が解決しようとする課題】
しかしながら、図３に示す上記従来の電力量計における積分回路４の積分周期は、発振器７からのクロック信号を適当な周期に分周した分周信号を用いて決められているため、正確には不平衡電圧Ｖhoの変動周期と同期しない。そのため、この積分周期で積分動作を行うと、不平衡電圧Ｖhoの変動周期の１周期にわたって積分が行われなくなり、不平衡電圧Ｖhoは、その変動周期と積分周期とのずれに相当する信号成分が誤差成分として残って出力される。この結果、不平衡電圧Ｖhoが除去しきれなくなり、電力計測は正確に行えなかった。
【００１２】
また、積分回路４に入る信号はアナログ信号であり、積分回路４はアナログ信号を積分処理するためにオペアンプを構成要素としていた。そのため、不平衡電圧Ｖhoを除去する積分回路４が自身でもオフセット電圧Ｖoffを発生させて出力していた。この結果、オフセット電圧Ｖoffも除去しきれなくなり、電力計測は正確に行えなかった。
【００１３】
また、発振器７の発振周波数が変動したりして制御信号Ｓ1，Ｓ2のデューティ比が１：１でなくなると、増幅切換スイッチ６で反転されるオフセット電圧Ｖoffは、図５（ｈ）に示す正負等面積の波形でなくなる。そのため、積分回路４で積分処理してもオフセット電圧Ｖoffが除去しきれなくなり、電力計測は不正確になってしまう。
【００２２】
【課題を解決するための手段】
本発明はこれらの課題を解決するためになされたもので、計測電圧に相当するホール電流を入力する入力端子およびホール電圧を出力する出力端子を有し計測電流に相当する磁界中に置かれるホール素子と、所定周期毎に反転する制御信号を所定クロック信号をもとに生成する制御信号生成手段と、ホール電流が入力端子に入力される向きを制御信号をもとに所定周期毎に反転させる第１のスイッチング手段と、出力端子から出力されるホール電圧を差動増幅する差動増幅手段と、この差動増幅手段の出力を制御信号をもとに所定周期毎に反転させる第２のスイッチング手段と、この第２のスイッチング手段の出力を制御信号をもとに所定周期毎に積分する積分手段とを有して構成されるホール素子を用いた電力量計において、所定クロック信号をその周波数より速い周波数のクロック信号に同期させる同期手段と、この同期手段から出力される同期信号を所定時間だけ遅延させる遅延手段と、同期信号のハイレベル時間およびローレベル時間を検出して制御信号のデューティ比のずれを検出し，このずれを補正する補正信号を出力するデューティ比ずれ検出手段と、補正信号を入力して制御信号のデューティ比を補正する補正波形を生成する波形生成手段と、遅延手段で遅延させた遅延信号の波形の所定区間を補正波形に置き換える波形合成手段とを有して構成され、制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して周波数変動がある制御信号のデューティ比を補正するデューティ比補正手段を備えたことを特徴とする。
【００２３】
本構成によれば、制御信号はデューティ比補正手段によってデューティ比が１：１に保たれ、オフセット電圧等は第２のスイッチング手段によって正負等面積の信号波形に変換される。
【００２４】
【発明の実施の形態】
次に、本発明によるホール素子を用いた電力量計の第１の実施形態について説明する。
【００２５】
図６は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【００２６】
本実施形態による電力量計のホール素子２２は、計測電圧Ｖに相当するホール電流Ｉcを入力する入力端子２２ａ，２２ｂと、ホール電圧Ｖhを出力する出力端子２２ｃ，２２ｄとを有しており、計測電流Ｉに相当する磁束密度Ｂの磁界中に置かれる。ホール電流Ｉcは抵抗３１を介して入力端子２１から入力される。このホール素子２２と抵抗３１との間には、電流切換スイッチ２５ａ，２５ｂが設けられている。
【００２７】
この電流切換スイッチ２５ａ，２５ｂは、ホール電流Ｉcがホール素子２２の入力端子２２ａ，２２ｂに入力される向きを、後述する制御信号Ｓ1，Ｓ2をもとに所定周期毎に反転させる第１のスイッチング手段を構成している。電流切換スイッチ２５ａは、抵抗３１および入力端子２２ａ間を断続するスイッチＳ1と、入力端子２２ａおよびグランド間を断続するスイッチＳ2とから構成されている。電流切換スイッチ２５ｂは、入力端子２２ｂおよびグランド間を断続するスイッチＳ1と、抵抗３１および入力端子２２ｂ間を断続するスイッチＳ2とから構成されている。
【００２８】
差動増幅回路２３は、ホール素子２２の出力端子２２ｃ，２２ｄから出力されるホール電圧Ｖhを増幅率Ｇで差動増幅する差動増幅手段を構成している。増幅出力切換スイッチ２６は、２個のスイッチＳ1と２個のスイッチＳ2とからなり、差動増幅回路２３の出力を制御信号Ｓ1，Ｓ2をもとに所定周期毎に反転させる第２のスイッチング手段を構成している。スイッチＳ1には、差動増幅回路２３の非反転出力端子および積分回路２４の一入力端子間を断続するものと、差動増幅回路２３の反転出力端子および積分回路２４の他入力端子間を断続するものとがある。スイッチＳ2には、差動増幅回路２３の反転出力端子および積分回路２４の一入力端子間を断続するものと、差動増幅回路２３の非反転出力端子および積分回路２４の他入力端子間を断続するものとがある。積分回路２４は、この増幅出力切換スイッチ２６の出力を制御信号Ｓ1をもとに所定周期毎に積分する積分手段を構成している。
【００２９】
電流切換スイッチ２５ａ，２５ｂおよび増幅出力切換スイッチ２６を構成する各スイッチＳ1の断続状態は共に制御信号Ｓ1により制御され、制御信号Ｓ1がハイレベルの時に閉じ、ローレベルの時に開く。また、各スイッチＳ2の断続状態は共に制御信号Ｓ2により制御され、制御信号Ｓ2がハイレベルの時に閉じ、ローレベルの時に開く。
【００３０】
また、本実施形態による電力量計は、計測電圧Ｖからゼロクロス信号を生成するゼロクロス検出回路２７を備えている。ゼロクロス検出回路２７は、抵抗３１を介して入力端子２１に接続されており、入力端子２１から計測電圧Ｖを入力する。分周回路２８は、ゼロクロス検出回路２７から入力したゼロクロス信号の周波数を分周して分周信号を出力する。制御信号発生回路２９は、分周回路２８から入力した分周信号をもとに制御信号Ｓ1，Ｓ2を生成する。制御信号発生回路２９は、分周回路２８の出力に入力が共に接続された正転論理素子２９ａおよび反転論理素子２９ｂから構成されている。正転論理素子２９ａは入力信号をそのまま制御信号Ｓ1として出力し、反転論理素子２９ｂは入力信号を反転した制御信号Ｓ2を出力する。ゼロクロス検出回路２７、分周回路２５および制御信号発生回路２９は、所定周期毎に反転する制御信号Ｓ1，Ｓ2を生成する制御信号生成手段を構成している。
【００３１】
次に、上記構成の本実施形態による電力量計の動作について説明する。図７は、図６中の制御信号生成手段の回路各部の信号波形を示している。
【００３２】
ゼロクロス検出回路２７は、図７（ａ）に示す正弦波形をした計測電圧Ｖをもとに同図（ｂ）に示すゼロクロス信号Ｓzを生成する。ゼロクロス信号Ｓzは計測電圧Ｖのゼロクロス点で反転する矩形波である。分周回路２８はこのゼロクロス信号Ｓzをもとに同図（ｃ）に示す分周信号Ｓdivを生成する。分周信号Ｓdivは、ここではゼロクロス信号Ｓzを２分周した信号になっているが、２分周以上に分周した信号であってもよい。制御信号発生回路２９は、この分周信号Ｓdivを入力して、同図（ｄ）に示す制御信号Ｓ1を正転論理素子２９ａから出力し、同図（ｅ）に示す制御信号Ｓ2を反転論理素子２９ｂから出力する。制御信号Ｓ1，Ｓ2は信号レベル状態が互いに反対になっている。
【００３３】
図８は、図６中のホール素子２２，差動増幅回路２３，積分回路２４の回路各部の信号波形を示している。
【００３４】
図８（ａ）に示す反転周期は、図７（ｄ），（ｅ）に示す制御信号Ｓ1，Ｓ2をもとに生成され、制御信号Ｓ1のローレベル状態および制御信号Ｓ2のハイレベル状態に同期したものになっている。入力端子２１に印加される図７（ａ）に示す計測電圧Ｖは、抵抗３１により図８（ｂ）に示すホール電流Ｉcに変換され、電流切換スイッチ２５ａ，２５ｂに入力される。
【００３５】
制御信号Ｓ1がハイレベル状態、制御信号Ｓ2がローレベル状態のとき、電流切換スイッチ２５ａ，２５ｂでは、スイッチＳ1が閉じ、スイッチＳ2が開いた状態になる。従って、ホール電流Ｉcは、電流切換スイッチ２５ａのスイッチＳ1を通ってホール素子２２を入力端子２２ａから入力端子２２ｂへ流れ、電流切換スイッチ２５ｂのスイッチＳ1を通ってグランドへ流れていく。このため、ホール電流Ｉcは、同図（ｃ）に示すように、電流切換スイッチ２５ａ，２５ｂを通過する前の同図（ｂ）に示す信号波形がそのままの形でホール素子２２を流れる。また、制御信号Ｓ1がローレベル状態、制御信号Ｓ2がハイレベル状態のときには、スイッチＳ1が開き、スイッチＳ2が閉じた状態になる。従って、ホール電流Ｉcは、電流切換スイッチ２５ｂのスイッチＳ2を通ってホール素子２２を入力端子２２ｂから入力端子２２ａへ流れ、電流切換スイッチ２５ａのスイッチＳ2を通ってグランドへ流れていく。このため、ホール電流Ｉcは、同図（ｂ）に示す信号波形が反転された同図（ｃ）に示す信号波形になってホール素子２２を流れる。この結果、ホール電流Ｉcは、電流切換スイッチ２５ａ，２５ｂにより、同図（ａ）に示す反転同期毎に流れの向きが反転された同図（ｃ）に示す信号波形へ変換される。
【００３６】
このようにホール電流Ｉcが流されると同時に、計測電流Ｉがコイル３２に流されて同図（ｄ）に示す磁束密度Ｂの磁界が発生させられる。この磁界がホール素子２２に印加されると、ホール素子２２は、ホール効果により電圧出力端子２２ｃ，２２ｄから同図（ｅ）に示すホール電圧Ｖh＝Ｋ×Ｂ×Ｉc（Ｋ：積感度）を出力する。差動増幅回路２３はこのホール電圧Ｖhを入力して差動増幅し、増幅されたホール電圧ＧＶhを出力する。
【００３７】
このとき、ホール素子２２の電圧出力端子２２ｃ，２２ｄには、電力計測に必要なホール電圧Ｖh以外に、電力計測には不要な同図（ｆ）および（ｇ）に示す同相電圧Ｖcmおよび不平衡電圧Ｖhoも現れるが、差動増幅回路２３は、２つの入力端子に入力される差分を増幅するため、各入力端子に同値で現れる同相電圧Ｖcmを除去する。従って、差動増幅回路２３の出力には、ホール電圧ＧＶhの他に不平衡電圧ＧＶhoが現れる。また、差動増幅回路２３は、オペアンプを構成要素としているため、電力計測には不要な同図（ｈ）に示すオフセット電圧Ｖoffも現れる。
【００３８】
差動増幅回路２３の出力は増幅出力切換スイッチ２６に入力される。この増幅出力切換スイッチ２６は、制御信号Ｓ1がハイレベル状態、制御信号Ｓ2がローレベル状態のときに、スイッチＳ1が閉じ、スイッチＳ2が開いた状態になる。従って、差動増幅回路２３の非反転出力端子が積分回路２４の一入力端子に接続され、差動増幅回路２３の反転出力端子が積分回路２４の他入力端子に接続されるので、同図（ｉ）に示すように、同図（ｅ）に示すホール電圧Ｖhがそのままの信号波形で通過して、積分回路２４へ出力される。
【００３９】
また、制御信号Ｓ1がローレベル状態、制御信号Ｓ2がハイレベル状態のときには、増幅出力切換スイッチ２６は、スイッチＳ1が開き、スイッチＳ2が閉じた状態になる。従って、差動増幅回路２３の非反転出力端子は積分回路２４の他入力端子に接続され、差動増幅回路２３の反転出力端子は積分回路２４の一入力端子に接続されるので、同図（ｅ）に示すホール電圧Ｖhはその波形信号が同図（ｉ）に示すように極性を反転されて、積分回路２４へ出力される。つまり、差動増幅回路２３の出力は、増幅出力切換スイッチ２６により、同図（ａ）に示す反転同期毎に反転される。
【００４０】
また、差動増幅回路２３の出力に含まれている不平衡電圧Ｖcmおよびオフセット電圧Ｖoffも増幅出力切換スイッチ２６によって同図（ａ）に示す反転周期毎に同時に反転される。つまり、不平衡電圧Ｖcmは同図（ｇ）から同図（ｊ）に、オフセット電圧Ｖoffは同図（ｈ）から同図（ｋ）に示す波形に変換される。
【００４１】
積分回路２４は、制御信号Ｓ1の１周期毎に入力信号の積分処理を行う。従って、正負等面積の信号波形になっている、同図（ｊ）に示す反転された不平衡電圧ＧＶhoおよび同図（ｋ）に示す反転オフセット電圧Ｖoffは、制御信号Ｓ1の１周期毎に正負相殺して除去される。また、同図（ｉ）に示すホール電圧ＧＶhは、全て正の信号波形であることから、積分処理が行われると、積算されて電力量へ変換される。
【００４２】
このような本実施形態によるホール素子２２を用いた電力量計によれば、積分回路２４の積分周期は、不平衡電圧Ｖhoに同期する計測電圧Ｖのゼロクロス信号Ｓzを基に生成される制御信号Ｓ1によって決められ、不平衡電圧Ｖhoの変動周期に一致するようになる。従って、不平衡電圧Ｖhoはその変動周期の１周期にわたって積分され、完全に除去される。この結果、電力量計測は正確に行われる。
【００４３】
次に、本発明によるホール素子を用いた電力量計の第２の実施形態について説明する。
【００４４】
図９は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図６と同一または相当する部分には同一符号を付してその説明は省略する。
【００４５】
本実施形態による電力量計は、制御信号Ｓ1，Ｓ2を生成する制御信号生成手段、ホール素子２２およびその入力を切り換える電流切換スイッチ２５ａ，２５ｂの部分の構成は上述した第１の実施形態の電力量計と同じであり、ホール素子２２の出力を差動増幅する以降の構成が上述した第１の実施形態と異なる。つまり、本実施形態では、差動増幅回路２３Ａの１つの出力端子がアナログデジタル変換器（以下、ＡＤ変換器と称す）３０の１つの入力端子に接続されている。なお、ここでは、差動増幅回路２３Ａの１つの出力端子がＡＤ変換器３０の１つの入力端子に接続されている場合について説明しているが、差動増幅回路２３Ａの複数の出力端子がＡＤ変換器３０の複数の入力端子に接続されるように構成してもよい。ＡＤ変換器３０は、積分回路２４Ａの入力をアナログ信号からデジタル信号に変換するＡＤ変換手段を構成しており、複数の出力端子を持っている。
【００４６】
増幅出力切換スイッチ２６Ａは、ＡＤ変換器３０の出力端子数に対応した数の排他的ＮＯＲ（ＥｘＮＯＲ）素子からなるデジタル回路で構成されている。各ＥｘＮＯＲ素子はＡＤ変換器３０の各出力信号と制御信号Ｓ1との排他的否定論理和をとって出力する。なお、ここでは、増幅出力切換スイッチ２６ＡがＡＤ変換器３０の出力端子数に対応した数のＥｘＮＯＲ素子から構成されている場合について説明しているが、その数および素子の種類は本例に限定されるものではない。積分回路２４Ａもデジタル回路から構成され、増幅出力切換スイッチ２６Ａのデジタル出力を制御信号Ｓ1の１周期毎に積分する。
【００４７】
このような構成において、差動増幅回路２３Ａは、ホール素子２２の出力端子２２ｃ，２２ｄから出力されるホール電圧Ｖhを増幅率Ｇで差動増幅し、増幅されたホール電圧ＧＶhを出力する。ＡＤ変換器３０は、差動増幅回路２３Ａから出力されたアナログ信号のホール電圧ＧＶhを複数ビットのパラレル・デジタル信号に変換し、複数の出力端子から出力する。増幅出力切換スイッチ２６Ａの各ＥｘＮＯＲ素子は、ＡＤ変換器３０の各出力信号と制御信号Ｓ1とを入力し、これら信号の入力レベルが一致すればハイレベル信号を、相違すればローレベル信号を出力する。これにより、制御信号Ｓ1がハイレベル周期のときは増幅されたホール電圧ＧＶhがそのまま出力され、制御信号Ｓ1がローレベル周期のときは、電流切換スイッチ２５ａ，２５ｂによって反転されたホール電圧ＧＶhの極性が元の極性に戻される。積分回路２４Ａは、増幅出力切換スイッチ２６Ａの出力を制御信号Ｓ1の１周期毎に積分して積算し、積算電力量へ変換して出力する。
【００４８】
本実施形態の構成においても、電力量計測に不要な同相電圧Ｖcmおよび不平衡電圧Ｖhoがホール素子２２の出力に現れ、オフセット電圧Ｖoffが差動増幅回路２３Ａの出力に発生する。同相電圧Ｖcmは、第１の実施形態と同様に、差動増幅回路２３Ａで差動増幅が行われることにより除去される。不平衡電圧Ｖhoは、ＡＤ変換器３０によりデジタル信号に変換された後、増幅出力切換スイッチ２６Ａにより制御信号Ｓ1の半周期毎に反転されるため、積分回路２４Ａにより制御信号Ｓ1の１周期毎に積分処理されることによって除去される。オフセット電圧Ｖoffも、ＡＤ変換器３０によりデジタル信号に変換された後、増幅出力切換スイッチ２６Ａにより制御信号Ｓ1の半周期毎に反転されるため、積分回路２４Ａにより制御信号Ｓ1の１周期毎に積分処理されることによって除去される。また、ＡＤ変換器３０からもオフセット電圧が発生するが、同様の処理で除去される。
【００４９】
このような第２の実施形態による電力量計によれば、積分回路２４Ａの入力をアナログ信号からデジタル信号に変換するＡＤ変換器３０を備え、積分回路２４Ａがデジタル回路により構成されるので、オペアンプを構成要素に含まない。このため、積分回路２４Ａ自体が従来のようにオフセット電圧を発生しなくなり、電力計測は正確に行われる。
【００５０】
また、本実施形態の電力量計は、増幅出力切換スイッチ２６Ａが、ＡＤ変換器３０で変換されたデジタル信号を制御信号Ｓ1の半周期毎に反転させるデジタル回路からなる。この構成によれば、増幅出力切換スイッチ２６Ａがデジタル回路より構成され、増幅出力切換スイッチ２６Ａを論理回路によって構成できる。このため、増幅出力切換スイッチ２６Ａは、アナログスイッチを用いた増幅出力切換スイッチ２６よりも小さく実現でき、その回路規模は縮小される。
【００５１】
次に、本発明によるホール素子を用いた電力量計の第３の実施形態について説明する。
【００５２】
図１０は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図９と同一または相当する部分には同一符号を付してその説明は省略する。
【００５３】
本実施形態による電力量計は、制御信号Ｓ1，Ｓ2を生成する制御信号生成手段、電流切換スイッチ２５ａ，２５ｂ、ホール素子２２および差動増幅回路２３Ａの部分の構成は上述した第２の実施形態の電力量計と同じであり、差動増幅回路２３Ａの出力以降の構成が第２の実施形態と異なる。つまり、本実施形態では、上述した第２の実施形態の電力量計の構成要素であるＡＤ変換器３０がデルタシグマ変換器３０Ａにより構成されている。このデルタシグマ変換器３０Ａは、１ビット量子化器から構成され、差動増幅回路２３Ａの１つの出力端子に接続されている１つの入力端子と、１ビット出力信号を出力する１つの出力端子とを持っている。
【００５４】
増幅出力切換スイッチ２６Ｂは、１個のＥｘＮＯＲ素子のみからなるデジタル回路で構成されている。このＥｘＮＯＲ素子はデルタシグマ変換器３０Ａの１ビット出力信号と制御信号Ｓ1との排他的否定論理和をとって出力する。積分回路２４Ｂもデジタル回路から構成され、増幅出力切換スイッチ２６Ｂのデジタル出力を制御信号Ｓ1の１周期毎に積分する。
【００５５】
このような構成において、デルタシグマ変換器３０Ａは、差動増幅回路２３Ａから出力されたアナログ信号のホール電圧ＧＶhを１ビット・シリアルのデジタル信号に変換して出力する。増幅出力切換スイッチ２６ＢのＥｘＮＯＲ素子は、デルタシグマ変換器３０Ａの出力信号と制御信号Ｓ1とを入力し、これら信号の入力レベルが一致すればハイレベル信号を、相違すればローレベル信号を出力する。これにより、制御信号Ｓ1がハイレベル周期のときは増幅されたホール電圧ＧＶhがそのまま出力され、制御信号Ｓ1がローレベル周期のときは、電流切換スイッチ２５ａ，２５ｂによって反転されたホール電圧ＧＶhの極性が元の極性に戻される。積分回路２４Ｂは、増幅出力切換スイッチ２６Ｂの出力を制御信号Ｓ1の１周期毎に積分して積算し、積算電力量へ変換して出力する。
【００５６】
本実施形態の構成においても、電力量計測に不要な同相電圧Ｖcmおよび不平衡電圧Ｖhoがホール素子２２の出力に現れ、オフセット電圧Ｖoffが差動増幅回路２３Ａの出力に発生する。同相電圧Ｖcmは、第１および第２の実施形態と同様に、差動増幅回路２３Ａで差動増幅が行われることにより除去される。不平衡電圧Ｖhoは、デルタシグマ変換器３０Ａによりデジタル信号に変換された後、増幅出力切換スイッチ２６Ｂにより制御信号Ｓ1の半周期毎に反転されるため、積分回路２４Ｂにより制御信号Ｓ1の１周期毎に積分処理されることによって除去される。オフセット電圧Ｖoffも、デルタシグマ変換器３０Ａによりデジタル信号に変換された後、増幅出力切換スイッチ２６Ｂにより制御信号Ｓ1の半周期毎に反転されるため、積分回路２４Ｂにより制御信号Ｓ1の１周期毎に積分処理されることによって除去される。
【００５７】
このような第３の実施形態による電力量計によれば、デジタル信号はデルタシグマ変換器３０Ａから１ビットずつ出力され、この１ビット出力を積分処理する積分回路２４Ｂは回路規模が縮小される。
【００５８】
また、本実施形態の電力量計は、増幅出力切換スイッチ２６Ｂが、デルタシグマ変換器３０Ａで変換された１ビットのデジタル信号を制御信号Ｓ1の半周期毎に反転させる１個のＥｘＮＯＲ素子から構成される。この構成によれば、増幅出力切換スイッチ２６Ｂは、１個のＥｘＮＯＲ素子のみで構成されているので、複数のＥｘＮＯＲ素子から構成されていた第２の実施形態の増幅出力切換スイッチ２６Ａよりもさらに回路規模が縮小される。
【００５９】
次に、本発明によるホール素子を用いた電力量計の第４の実施形態について説明する。
【００６０】
図１１は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図９と同一または相当する部分には同一符号を付してその説明は省略する。
【００６１】
本実施形態による電力量計は、分周回路２８と制御信号発生回路２９との間にデューティ比を補正するデューティ比補正回路４０が挿入されている点で第２の実施形態の電力量計と異なり、この点以外は第２の実施形態の電力量計の構成と同一である。このデューティ比補正回路４０は、分周信号Ｓdivのハイレベル時間およびローレベル時間を検出することにより制御信号Ｓ１，Ｓ2のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して制御信号Ｓ１，Ｓ2のデューティ比を補正するデューティ比補正手段を構成している。図１２は、このデューティ比補正回路４０の内部回路の構成を示すブロック図である。
【００６２】
デューティ比補正回路４０は、ゼロクロス信号Ｓzの周波数より十分速い周波数のクロック信号fs／２に分周信号Ｓdivを同期させる同期手段であるＤフリップフロップ（Ｄ−ＦＦ）４１を備えている。Ｄ−ＦＦ４１は、Ｄ入力端子に分周回路２８から出力される分周信号Ｓdivが入力され、ＣＫ端子にクロック信号fs／２が入力されている。遅延手段４２、デューティ比ずれ個数検出手段４３および波形生成手段４４にはそれぞれクロック信号fsが入力されている。遅延手段４２は、Ｄ−ＦＦ４１のＱ出力端子から出力される図１３（ｂ）に示される同期信号Ｃを所定時間、例えば、図１３（ａ）に示されるクロック信号fsのＮ／２クロック分だけ遅延させ、図１３（ｃ）に示す遅延信号Ｄとして出力する。
【００６３】
デューティ比ずれ個数検出手段４３は、Ｄ−ＦＦ４１から出力される同期信号Ｃのハイレベル時間およびローレベル時間を検出して制御信号Ｓ1，Ｓ2のデューティ比のずれを検出し、このずれを補正する補正値を出力する。波形生成手段４４は、この補正値を入力して制御信号Ｓ1，Ｓ2のデューティ比を補正する補正波形信号Ｅを生成する。波形合成手段４５は、図１３（ｄ）に示す制御信号Ｓ3によって切り換えられるスイッチからなり、遅延手段４２で遅延させた遅延信号Ｄの波形の所定の補正区間を補正波形信号Ｅに置き換えて修正分周信号Ｆを生成する。
【００６４】
制御信号Ｓ3は、遅延信号Ｄのある周期の終了時およびその次の周期の開始時に同時間、本例ではクロック信号fsのＮ／２クロック分づつ設けられたＮクロック分の補正区間の間、ハイレベルになる信号である。波形合成手段４５は、制御信号Ｓ3がローレベル状態ならば点Ａ側に切り換わって遅延手段４２と出力端子４６とを接続し、ハイレベル状態ならば点Ｂ側に切り換わって波形生成手段４４と出力端子４６とを接続する。
【００６５】
次に、このデューティ比補正回路４０の動作を図１４の波形信号を参照して説明する。
【００６６】
同期手段４１は、分周回路２８（図１１参照）が出力する分周信号を、この分周信号の周波数より十分速い周波数の同図（ａ）に示すクロック信号fs／２に同期させ、同図（ｃ）に示す同期信号Ｃを出力する。図示する同期信号Ｃは最初の１周期のハイレベル時間がクロック信号fsの８クロック分、ローレベル時間がクロック信号fsの６クロック分になっており、次の１周期のハイレベル時間がクロック信号fsの６クロック分、ローレベル時間がクロック信号fsの８クロック分になっている。遅延手段４２は、この同期信号Ｃを入力して同図（ｂ）に示すクロック信号fs信号のＮ／２クロック分、本例では２クロック分遅延させ、同図（ｄ）に示す遅延信号Ｄを出力する。波形合成手段４５は、遅延信号Ｄの１周期の終了時の時間Ａと次の周期の開始時の時間Ｂとを合わせた補正区間以外の間、遅延信号Ｄを同図（ｅ）に示すように区切って端子４６へ出力する。時間Ａと時間Ｂとは等しく設定されており、また、遅延手段４２によって遅延される時間もこの時間に等しく設定されている。
【００６７】
デューティ比ずれ個数検出手段４３は、遅延手段４２と並列に同期信号Ｃを入力し、同期信号Ｃの１周期毎にハイレベル時間とローレベル時間とのずれをクロック信号fsのクロック個数として求める。そして、求めたクロック個数を補正値として波形生成手段４４へ出力する。すなわち、同期信号Ｃの最初の１周期に相当する区間Ｉでは、ハイレベル時間がローレベル時間よりもクロック信号fsの２クロック分多いので補正値＋２を出力し、区間IIでは、ハイレベル時間がローレベル時間よりもクロック信号fsの２クロック分少ないので補正値−２を出力する。
【００６８】
波形生成手段４４は、この補正値を入力して、同期信号Ｃの各区間でハイレベル時間とローレベル時間とが等しくなるように、同図（ｆ）に示す補正波形信号Ｅを生成する。すなわち、波形生成手段４４は、区間Ｉで補正値＋２を入力すると、クロック３個分のローレベル信号とクロック１個分のハイレベル信号とからなる補正波形信号Ｅを生成して出力する。また、区間IIで補正値−２を入力すると、クロック１個分のローレベル信号とクロック３個分のハイレベル信号とからなる補正波形信号Ｅを生成して出力する。
【００６９】
波形合成手段４５は、制御信号Ｓ3がハイレベル状態になる補正区間▲１▼，▲２▼では、波形生成手段４４が出力する補正波形信号Ｅを端子４６へ出力する。このため、出力端子４６には、同図（ｅ）に示す遅延信号Ｄと同図（ｆ）に示す補正波形信号Ｅとが合成された同図（ｇ）に示す修正分周信号Ｆが現れる。その結果、各区間Ｉ’，II’においてハイレベル時間とローレベル時間とがクロック信号fs単位で共に７個で等しくなり、デューティ比が１：１に補正された修正分周信号Ｆが制御信号生成回路２９（図１１参照）へ出力される。
【００７０】
以上の説明では、１周期の遅延信号Ｄをその前後でクロック信号fsの２個分ずつ削って４個分の補正区間▲１▼，▲２▼を設定したが、この補正区間は計測電圧Ｖの周波数変動を考慮した上で予め設定される。
【００７１】
このような第４の実施形態による電力量計によれば、制御信号生成回路２９が生成する制御信号Ｓ1，Ｓ2はデューティ比補正回路４０によってデューティ比が１：１に保たれ、不平衡電圧Ｖhoやオフセット電圧Ｖoffは増幅出力切換スイッチ２６Ａによって正負等面積の信号波形に変換される。このため、不平衡電圧Ｖhoやオフセット電圧Ｖoffは積分回路２４Ａで積分処理されると完全に除去され、電力計測は正確に行われる。従って、本実施形態によれば、周波数変動が発生している計測電圧Ｖをもとに制御信号Ｓ1，Ｓ2を生成する場合でも、デューティ比１：１の制御信号Ｓ1，Ｓ2が得られるので、電力計測は正確に行われる。
【００７２】
この第４の実施形態では、図１１のように、デューティ比補正回路４０を第２の実施形態の電力量計の回路内に挿入した構成として説明したが、第１および第３の実施形態との組合せも同様にでき、第４の実施形態と同様な作用・効果が奏される。
【００７３】
また、第４の実施形態では、ゼロクロス信号Ｓzから生成した分周信号のデューティ比を補正するデューティ比補正回路４０を説明したが、図３に示す発振器７の後段にデューティ比補正回路４０を挿入して、発振器７の発振周波数が変動する場合にも同様に適応でき、第４の実施形態と同様な作用・効果が奏される。
【００７８】
【発明の効果】
以上説明したように本発明によれば、制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して制御信号のデューティ比を補正するデューティ比補正手段を備えることにより、制御信号はデューティ比補正手段によってデューティ比が１：１に保たれ、オフセット電圧等は第２のスイッチング手段によって正負等面積の信号波形に変換される。このため、オフセット電圧等は積分手段で積分処理されると完全に除去され、電力計測は正確に行われる。
【図面の簡単な説明】
【図１】従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図２】図１に示す電力量計の回路各部の信号波形を示す波形図である。
【図３】別の従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図４】図３に示す電力量計の発振器、分周器および制御信号発生回路の回路各部の信号波形を示す波形図である。
【図５】図３に示す電力量計のホール素子、差動増幅回路および積分回路の回路各部の信号波形を示す波形図である。
【図６】本発明による第１の実施形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図７】図６に示す電力量計の制御信号生成手段の回路各部の信号波形を示す波形図である。
【図８】図６に示す電力量計のホール素子、差動増幅回路および積分回路の回路各部の信号波形を示す波形図である。
【図９】本発明による第２の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図１０】本発明による第３の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図１１】本発明による第４の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図１２】図１１に示すデューティ比補正回路の内部構成を示すブロック図である。
【図１３】図１２に示す遅延手段の入出力信号と波形合成手段を制御する制御信号との信号波形を示す波形図である。
【図１４】図１２に示すデューティ比補正回路の回路各部の信号波形を示す波形図である。
【符号の説明】
２１…入力端子
２２…ホール素子
２２ａ，２２ｂ…ホール電流入出力端子
２２ｃ，２２ｄ…ホール電圧出力端子
２３…差動増幅回路
２４，２４Ａ，２４Ｂ…積分回路
２５ａ，２５ｂ…電流切換スイッチ
２６，２６Ａ，２６Ｂ…増幅出力切換スイッチ
２７…ゼロクロス発振回路
２８…分周器
２９…制御信号発生回路
３０…ＡＤ変換器
３０Ａ…デルタシグマ変換器
３１…抵抗
３２…コイル
４０…デューティ比補正回路
４１…同期手段
４２…遅延手段
４３…デューティ比ずれ個数検出手段
４４…波形生成手段
４５…波形合成手段
Ｓ1，Ｓ2，Ｓ3…制御信号
fs…周波数fsのクロック信号
fs／２…周波数fs／２のクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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