(57)【特許請求の範囲】
【請求項１】
複数のセルブロックと、
セル情報がリフレッシュされるべき前記セルブロックを指定するリフレッシュアドレス信号を出力するリフレッシュカウンタと、
前記各セルブロックのビット線をプリチャージするプリチャージ信号をそれぞれに供給する複数のブロック制御回路を備え、
前記各セルブロックのうちの予め指定された欠陥ブロックに対応する前記ブロック制御回路は、前記リフレッシュアドレス信号を監視し、前記欠陥ブロックにおいてリフレッシュ動作が非活性化となるタイミングで前記プリチャージ信号を前記リセットレベルに制御し、前記欠陥ブロックにおいてリフレッシュ動作が活性化される以前に前記プリチャージ信号を前記プリチャージレベルに制御する、ことを特徴とする半導体記憶装置。
【請求項２】
前記ブロック制御回路は、前記欠陥ブロックより前に活性化している前記セルブロックの最終ワード線を活性化する前記リフレッシュアドレス信号に応答して前記プリチャージ信号をプリチャージレベルに制御する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記各ブロック制御回路は、
前記リフレッシュアドレス信号に基づくアドレス判定信号を出力するアドレス判定回路と、
前記アドレス判定信号に基づいて前記プリチャージ信号のレベルを制御するプリチャージ制御回路と、
を備えたことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記各ブロック制御回路は、
前記欠陥ブロックに対応するブロック選択情報を記憶し、該情報に基づいて制御信号を出力するブロック選択回路を備え、
前記プリチャージ制御回路は、前記制御信号と前記アドレス判定信号に基づいて前記プリチャージ信号のレベルを制御する、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ブロック選択回路は、該回路の起動時に前記ブロック選択情報に基づく制御信号のレベルを確定する、ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
入力されるアドレス信号に基づいて前記セルブロックの欠陥アドレスのワード線を冗長ワード線に代替するための冗長判定信号を出力する冗長判定回路を備え、
前記プリチャージ制御回路は、前記冗長判定回路内のブロック冗長判定信号に基づいて前記プリチャージ信号のレベルを制御する、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記プリチャージ制御回路は、
前記制御信号と前記アドレス判定信号とを受け、前記欠陥ブロックのセル情報がリフレッシュされるべきときはＬレベルを、それ以外のときにはＨレベルとなる第１倫理信号を出力する論理回路と、
前記第１論理信号の論理レベルを前記プリチャージレベル又は前記リセットレベルに変換し、前記第１論理信号の反転信号を、前記欠陥ブロックのセンスアンプに供給する前記プリチャージ信号として出力する変換回路と、
を備えることを特徴とする請求項３乃至６のうちの何れか一項に記載の半導体記憶装置。
【請求項８】
前記各ブロック制御回路は、前記欠陥ブロックを検出する調査試験に用いられるテスト信号を受け付け可能に構成された、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記各ブロック制御回路は、前記欠陥ブロック以外の前記セルブロックに供給する前記プリチャージ信号のレベルを前記プリチャージレベルに保持する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記欠陥ブロックは、前記各セルブロックに内在する欠陥アドレス数及び欠陥電流値の少なくとも何れか一方に基づいて予め設定される、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記欠陥アドレス又は前記欠陥電流は、前記セルブロックのビット線とワード線がショートしたクロスライン欠陥が存在するアドレス又はそこに流れる電流である、ことを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、詳しくはダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュ動作における消費電力低減に関するものである。
【０００２】
近年、パソコン等の携帯機器の記憶容量の増加に対応するために、容量の大きなＤＲＡＭが用いられるようになってきている。ＤＲＡＭは、携帯機器に搭載されたバッテリによってセルフリフレッシュ動作を行い、書き込まれたデータを保持している。即ち、携帯機器が動作していない時にも、バッテリはＤＲＡＭのデータを保持しておくために消費される。そして、携帯機器が動作していない時のバッテリの消費電力の低減は、その携帯機器の動作時間の増加につながることから、ＤＲＡＭのセルフリフレッシュ動作時の消費電力を低減することが要求されている。
【０００３】
【従来の技術】
図８は、従来のＤＲＡＭ１１の一部ブロック回路図である。
ＤＲＡＭ１１は、複数（図において４個）のセルブロックBLK0〜BLK3を備えている。各セルブロックBLK0〜BLK3は、それぞれメモリセルアレイ１２、ロウデコーダ１３、イコライザ回路１４、センスアンプ１５、コラムデコーダ１６を含む。尚、図８には、セルブロックBLK0のみを詳細に示す。
【０００４】
メモリセルアレイ１２は、複数のビット線対BL0,バーBL0 〜BLm,バーBLm （以下、バーを／にて表す）と複数のワード線WL0 〜WLn を含み、それらの交点には１トランジスタと１キャパシタからなるメモリセルＣ（図９参照）がそれぞれ接続されている。
【０００５】
ロウデコーダ１３には、外部アドレスEXAdd が切換器１７を介してアドレス信号Add として入力される。ロウデコーダ１３は、アドレス信号Add に基づく１つのワード線WLを活性化する。今、図９に示すワード線WLi がロウデコーダ１３により活性化される。そして、外部から入力されるコラムアドレスに基づいて動作するコラムデコーダ１６によりオン制御されたデータバススイッチ１８を介してビット線対BLi,/BLiがデータバス線対DBi,/DBiに接続される。そして、ワード線WLiとビット線BLiの交点に接続されたメモリセルＣに保持されたセル情報がビット線BLi に読み出される。そのセル情報はセンスアンプ１５により増幅され、データバス線対DBi,/DBiを介して外部に出力される。
【０００６】
次に、リフレッシュ動作について説明する。
ロウ系制御回路２１にはロウ制御信号/RAS及びコラム制御信号/CASが入力される。ロウ系制御回路２１は、両信号/RAS,/CAS に基づいて、図１０に示すようにコラム制御信号/CASの立ち下がりがロウ制御信号/RASのそれよりも早い、所謂ＣＢＲ(CAS before RAS)を検出すると、ＣＢＲリフレッシュモードにエントリーし、そのＣＢＲリフレッシュ動作を制御するための制御信号Ｍ１を切換器１７に出力する。
【０００７】
そのモードにおいて、ロウ系制御回路２１は、リフレッシュのためのクロック信号ＲＣＬＫをリフレッシュアドレスカウンタ２２に出力する。リフレッシュアドレスカウンタ２２は、クロック信号ＲＣＬＫをカウントして生成したリフレッシュアドレス信号IAddを切換器１７に出力する。切換器１７は、制御信号Ｍ１に基づいて、リフレッシュ動作時にリフレッシュアドレスカウンタ２２から入力されるリフレッシュアドレス信号IAddを各セルブロックBLK0〜BLK3のロウデコーダ１３に出力する。セルブロックBLK0のロウデコーダ１３は、リフレッシュアドレス信号IAddに基づいて、最初のワード線、即ち、ワード線WL0 を活性化する。この活性化されたワード線WL0 に接続されたメモリセルＣがリフレッシュされる。
【０００８】
即ち、図９に示すように、セルブロックBLK0のセンスアンプ１５は、Ｈレベルの電源ＰＳＡとＬレベルの電源ＮＳＡが供給されて活性化し、ビット線に読み出された信号を増幅する。この様にして、活性化されたワード線WL0 に接続されたメモリセルＣをリフレッシュする。
【０００９】
そのワード線WL0 に接続されたメモリセルＣがリフレッシュされると、自動的にリセット動作に入り、ビット線のプリチャージが行われる。
即ち、ロウ系制御回路２１は、Ｈレベルのイコライズ信号ＥＱをイコライザ回路１４に出力する。イコライザ回路１４には、ビット線プリチャージ回路２３から所定電位（例えば１／２Ｖdd）のプリチャージ信号ＰＲが供給される。尚、電源Ｖddは、各回路の動作電源である。
【００１０】
図９に示すように、イコライザ回路１４は、ビット線対BLi,/BLi間に直列接続されたＮチャネルＭＯＳトランジスタを備え、それらトランジスタのゲートにはイコライズ信号ＥＱが印加され、両トランジスタ間のノードにはプリチャージ信号ＰＲが供給される。従って、イコライザ回路１４は、Ｈレベルのイコライズ信号ＥＱに応答してビット線対BLi,/BLiの電位をプリチャージ信号ＰＲの電位（１／２Ｖdd）にプリチャージする。
【００１１】
ＣＢＲリフレッシュモードにエントリーしてセルブロックBLK0の最初のワード線WL0 に接続されたメモリセルＣをリフレッシュした後、所定時間経過後にセルフリフレッシュモードにエントリーする。このセルフリフレッシュでは、先にリフレッシュされたワード線の次のワード線に接続されたメモリセル、即ち、図１０に示すように、セルブロックBLK0の２番目のワード線WL1 に接続されたメモリセルＣが同様にリフレッシュされる。そして、セルブロックBLK0の最後のワード線WLn に接続されたメモリセルＣが同様にリフレッシュされると、そのセルブロックBLK0の全てのメモリセルＣのリフレッシュが完了する。
【００１２】
次に、セルブロックBLK1のワード線が順次活性化されてそれに接続されたメモリセルＣがリフレッシュされる。同様に、セルブロックBLK2，BLK3のメモリセルＣがリフレッシュされる。そして、セルブロックBLK3の最後のワード線に接続されたメモリセルＣのリフレッシュが終了すると、図８のリフレッシュアドレスカウンタ２２のカウント値がリセットされ、最初のリフレッシュアドレス、即ち、セルブロックBLK0のワード線WL0 のリフレッシュアドレス信号IAddが出力される。
【００１３】
次に、メモリセルＣの欠陥救済について説明する。
図８に示すように、ＤＲＡＭ１１は、冗長判定回路２４を備え、メモリセルアレイ１２は冗長ワード線RWL を含み、その冗長ワード線RWL はロウデコーダ１３に設けられた冗長ワード線駆動回路２５に接続されている。
【００１４】
冗長判定回路２４には、予め試験により検出された欠陥アドレスが記憶される。冗長判定回路２４は、切換器１７から入力されるアドレスAdd が記憶した欠陥アドレスと一致するか否かを判定し、その判定結果に基づくレベルの冗長制御信号ＲＯＭをロウデコーダ１３に出力する。例えば、冗長判定回路２４は、欠陥アドレスとアドレスAdd が一致する場合にＨレベルの冗長制御信号ＲＯＭを出力する。
【００１５】
ロウデコーダ１３は、Ｈレベルの冗長制御信号ＲＯＭに応答してアドレスAdd に基づくワード線の活性化を行わない。そして、冗長ワード線駆動回路２５は、その冗長制御信号ＲＯＭに応答して冗長ワード線RWL を活性化する。従って、読み書きのアクセス及びリフレッシュは、欠陥アドレスのワード線に接続されたメモリセルＣに代えて、冗長ワード線RWL に接続されたメモリセルＣに対して行われる。
【００１６】
上記のようなリフレッシュ動作の時に消費する電流（リフレッシュ電流）は、図１１に示すように、定常的に消費するＤＣ電流成分とメモリセルのリフレッシュ動作時に消費するＡＣ電流成分から成り立っている。ＤＣ電流成分は、図８のビット線プリチャージ回路２３、リフレッシュアドレスカウンタ２２、等における消費電流であり、ＡＣ電流成分は、ワード線WLi の駆動に要する電流やセンスアンプ１５の動作電流である。
【００１７】
【発明が解決しようとする課題】
しかしながら、不良個所をアドレスによって読み出しと書き込みの正常な冗長メモリセルに振り替えても、欠陥場所の物理的な電気的欠陥特性を除去する訳ではない。そのため、欠陥部分に流れる電流が定常的な消費電流となり、上記のＤＣ電流成分を増加させる。
【００１８】
今、図１２に示すように、ワード線WLとビット線BLがショートしている。このビット線BLが接続されるセンスアンプ１５には、ビット線プリチャージ回路２３からプリチャージ信号ＰＲが供給され、これによりビット線BLは１／２Ｖddにプリチャージされる。一方、ワード線WLはロウデコーダ１３に含まれるワード線駆動回路２６に接続され、非活性時に低電位電源Ｖss（例えばグランド）に設定される。これにより、図の矢印のように、ビット線BLからワード線WLに向かって定常的なリーク電流が流れる。
【００１９】
欠陥部位はランダムに発生し、その個所もメモリセルの集積度が増して微細プロセスになる毎に増えていく。その結果、セルフリフレッシュ時の消費電力は定常的な欠陥電流分だけ増加し、低消費電力を図る上で大きな阻害要因となっている。
【００２０】
このような欠陥部の欠陥電流を低減するために、特開平５−１２８８５８号公報に開示され方法がある。この方法は、読み出しの直前だけ、ビット線電位を読み出し初期レベルの１／２Ｖddレベルにプリチャージし、それ以外は、接地電位にして欠陥電流を低減している。しかしながら、この方法では、良品／欠陥を含むメモリセルアレイの全てのワード線のリフレッシュ時においても、全てのビット線をプリチャージ時に接地電位にする制御を実行している。従って、欠陥のない正常なアドレスのリフレッシュに対しても、プリチャージ→接地電位（ディスチャージ）が行われることになり、この無駄な動作がＡＣ成分の電流増加となり、逆に消費電力の増大を招く。更に、ビット線対を通常の電位にプリチャージするプリチャージ回路に加えて、接地電位に設定する接地電位設定回路及びその回路に接続された接地電位ラインをメモリアレイ内に配置することは、チップ面積の増加が著しい。
【００２１】
また、特開平８−２０３２６８公報に開示された方法がある。この方法は、メモリセルの非アクセス期間にビット線をフローティング状態にし、ワード線と、ビット線のクロスライン欠陥によるリーク電流パスを無くしている。この方法は、ビット線をフローティングとすることにより、ビット線に残留した電荷を再びプリチャージレベルに復帰させる時に有効利用できるため、良品・欠陥を問わず、全てのアドレスに同じ制御を行っても、前記公報のようにＡＣ成分の電流増加を招くという消費電力の問題を解消することができる。
【００２２】
しかしながら、この方法は、現実的ではない。特にＤＲＡＭでは、メモリセルの情報として限りなく面積を小さくしたキャパシタに蓄積した微少な電荷量をビット線に伝え、そのビット線の微少振幅を差動増幅するといった動作を行っている。そのため、ビット線がフローティングになると、基板やメモリセルの対抗電極等の特に大容量性の素子ノイズなどによって、微少容量のビット線が簡単にカップリングで思わぬ値になることもあり、最悪の場合は、セルのストレージキャパシタの内容を変化してしまう、所謂情報破壊を招く虞がある。
【００２３】
上記方法に対して、欠陥のあるビット線のみをプリチャージレベルから接地電位に制御する、又はフローティングにする方法が考えられる。しかし、このようにビット線を制御するためには、全てのビット線に対して制御信号を供給する配線を設ける、又はフューズ等を用いて切り離し可能とする必要があり、これらの対策はチップ面積の著しい増大を招くという問題がある。
【００２４】
本発明は上記問題点を解決するためになされたものであって、その目的はプロセス的欠陥に起因する電流を削減し、セルフリフレッシュ時の消費電力を低減することのできる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
従って、請求項１に記載の発明によれば、半導体記憶装置は複数のセルブロックと、セル情報がリフレッシュされるべき前記セルブロックを指定するリフレッシュアドレス信号を出力するリフレッシュカウンタと、前記各セルブロックのビット線をプリチャージするプリチャージ信号をそれぞれに供給する複数のブロック制御回路を備え、前記各セルブロックのうちの予め指定された欠陥ブロックに対応する前記ブロック制御回路は、前記リフレッシュアドレス信号を監視し、前記欠陥ブロックにおいてリフレッシュ動作が非活性化となるタイミングで前記プリチャージ信号を前記リセットレベルに制御し、前記欠陥ブロックにおいてリフレッシュ動作が活性化される以前に前記プリチャージ信号を前記プリチャージレベルに制御する。
これにより、欠陥ブロックにおける消費電流が少なくなる。
【００２８】
また、ブロック制御回路は、請求項２に記載の発明のように、欠陥ブロックより前に活性化しているセルブロックの最終ワード線を活性化するリフレッシュアドレス信号に応答してプリチャージ信号をプリチャージレベルに制御する。
【００２９】
これらのようなタイミングでプリチャージ信号をプリチャージレベルに制御することで、欠陥ブロックが活性化する時にはビット線がプリチャージされているため、速やかにリフレッシュが実施される。
【００３０】
各ブロック制御回路には、請求項３に記載の発明のように、リフレッシュアドレス信号に基づくアドレス判定信号を出力するアドレス判定回路と、アドレス判定信号に基づいてプリチャージ信号のレベルを制御するプリチャージ制御回路と、が備えられる。
【００３１】
各ブロック制御回路には、請求項４に記載の発明のように、欠陥ブロックに対応するブロック選択情報を記憶し、該情報に基づいて制御信号を出力するブロック選択回路が備えられ、プリチャージ制御回路は、制御信号とアドレス判定信号に基づいてプリチャージ信号のレベルを制御する。
【００３２】
ブロック選択回路は、請求項５に記載の発明のように、該回路の起動時にブロック選択情報に基づく制御信号のレベルを確定する。
半導体記憶装置は、請求項６に記載の発明のように、入力されるアドレス信号に基づいてセルブロックの欠陥アドレスのワード線を冗長ワード線に代替するための冗長判定信号を出力する冗長判定回路を備え、プリチャージ制御回路は、冗長判定回路内のブロック冗長判定信号に基づいてプリチャージ信号のレベルを制御する。
プリチャージ制御回路は、請求項７に記載の発明のように、前記制御信号と前記アドレス判定信号とを受け、前記欠陥ブロックのセル情報がリフレッシュされるべきときはＬレベルを、それ以外のときにはＨレベルとなる第１倫理信号を出力する論理回路と、前記第１論理信号の論理レベルを前記プリチャージレベル又は前記リセットレベルに変換し、前記第１論理信号の反転信号を、前記欠陥ブロックのセンスアンプに供給する前記プリチャージ信号として出力する変換回路と、を備える。
【００３３】
各ブロック制御回路は、請求項８に記載の発明のように、欠陥ブロックを検出する調査試験に用いられるテスト信号を受け付け可能に構成され、これにより欠陥ブロックの検出が容易になる。
【００３４】
各ブロック制御回路は、請求項９に記載の発明のように、欠陥ブロック以外のセルブロックに供給するプリチャージ信号のレベルをプリチャージレベルに保持する。これにより、欠陥ブロック以外のセルブロックにおけるチャージ／ディスチャージが行われないため、消費電流の増加が抑えられる。
【００３５】
欠陥ブロックは、請求項１０に記載の発明のように、各セルブロックに内在する欠陥アドレス数及び欠陥電流値の少なくとも何れか一方に基づいて予め設定される。これにより、欠陥アドレス数，欠陥電流値に応じてプリチャージ信号、即ちビット線のレベルが制御される。
【００３６】
欠陥アドレス又は欠陥電流は、請求項１１に記載の発明のように、セルブロックのビット線とワード線がショートしたクロスライン欠陥が存在するアドレス又はそこに流れる電流である。
【００３７】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図７に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００３８】
図１は、一実施の形態のダイナミックランダムアクセスメモリ（ＤＲＡＭ）３１の一部ブロック回路図であり、ロウアドレス系統のブロック回路図である。
このＤＲＡＭ３１は、４つのセルブロックBLK0〜BLK3を備えている。各セルブロックBLK0〜BLK3は、メモリセルアレイ１２とそれをアクセスするための制御回路を含んで構成され、制御回路はロウデコーダ１３、イコライザ回路１４、センスアンプ１５、コラムデコーダ１６を含む（図８参照）。
【００３９】
尚、本実施形態のＤＲＡＭ３１は、ロウアドレスの本数が８本に設定されている。即ち、このＤＲＡＭ３１には、外部からロウアドレス信号RAが入力される。このロウアドレス信号RAは、ロウアドレスバッファ３２を介してアドレス信号Add （A7〜A0）として各セルブロックBLK0〜BLK3に供給される。
【００４０】
各セルブロックBLK0〜BLK3は、それぞれ６４本のワード線WL0 〜WLn （ｎ＝６４）と冗長ワード線RWL を備えている。従って、各セルブロックBLK0〜BLK3のうちの１つがアドレス信号A7,A6 により選択され、その選択されたセルブロックBLK0〜BLK3に備えられるワード線WL0 〜WLn のうちの１本がアドレス信号A5〜A0により選択される。そして、選択された１本のワード線WLと、図９に示すコラムアドレスに基づいて選択されるビット線対BLi,/BLiとの交点に接続されたメモリセルＣに対して通常動作時における読み出し／書き込みが行われる。
【００４１】
また、各セルブロックBLK0〜BLK3には、リフレッシュアドレスカウンタ２２からリフレッシュ用のアドレス信号IAddが供給される。尚、このアドレス信号IAddは、各セルブロックBLK0〜BLK3に対して外部から供給されるアドレス信号RAと同様に作用するため、同じアドレス信号A7〜A0を用いて説明する。
【００４２】
そして、通常動作時と同様に、アドレス信号A7,A6 によりセルブロックBLK0〜BLK3のうちの１つが選択され、更にアドレス信号A5〜A0により複数のワード線WL0 〜WLn のうちの１本、又は冗長ワード線RWL が活性化される。このワード線WL0 〜WLn ，冗長ワード線RWL の選択は、冗長判定回路２４からロウデコーダ１３（冗長ワード線駆動回路２５）に供給される冗長制御信号ＲＯＭに基づいて行われる。
【００４３】
冗長判定回路２４には、予め試験により検出された欠陥アドレスが記憶される。冗長判定回路２４は、アドレス信号Add が欠陥アドレスと一致するか否かを判定し、その判定結果に基づく冗長制御信号ＲＯＭをロウデコーダ１３に出力する。例えば、冗長判定回路２４は、アドレス信号Add が欠陥アドレスと一致する場合にＨレベルの冗長制御信号ＲＯＭを出力する。
【００４４】
ロウデコーダ１３は、Ｈレベルの冗長制御信号ＲＯＭに応答して冗長ワード線RWL を活性化し、Ｌレベルの冗長制御信号ＲＯＭに応答してアドレス信号Add に基づくワード線WLi を活性化する。そして、活性化されたワード線WLi （又は冗長ワード線RWL ）に接続された複数のメモリセルＣがリフレッシュされる。
【００４５】
ＤＲＡＭ３１は、各セルブロックBLK0〜BLK3に対応するブロック制御回路３３ａ〜３３ｄを備える。ブロック制御回路３３ａ〜３３ｄは、各セルブロックBLK0〜BLK3に所定レベル（本実施形態では動作電源Ｖddの１／２のレベル）のプリチャージ信号ＰＲ０〜ＰＲ３を供給する機能を持つ。
【００４６】
また、ブロック制御回路３３ａ〜３３ｄには、リフレッシュアドレスカウンタ２２からリフレッシュ用のアドレス信号IAddが入力される。ブロック制御回路３３ａ〜３３ｄには、各セルブロックBLK0〜BLK3のブロック選択情報が記憶される。ブロック制御回路３３ａ〜３３ｄは、アドレス信号IAddとブロック選択情報に基づいて、各セルブロックBLK0〜BLK3に供給するプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御する機能を持つ。
【００４７】
詳述すると、予め試験により求められた欠陥アドレスを内在する各セルブロックBLK0〜BLK3には、「制御」のブロック選択情報が設定される。欠陥アドレスはビット線とワード線がショートしたクロスライン欠陥が存在するアドレスであり、この欠陥アドレスを内在するセルブロックは、それを内在しないセルブロックに比べて消費電流が大きい。
【００４８】
従って、ブロック制御回路３３ａ〜３３ｄは、ブロック選択情報に基づいて欠陥アドレスを内在するセルブロックBLKi（Ｉ＝０〜３）に供給するプリチャージ信号ＰＲｉのレベルを制御する。より詳しくは、ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号ＰＲｉのレベルをワード線WLi のリセットレベルと同じにする。これにより、ビット線対BL,/BLとワード線WLi がショートしたクロスライン欠陥における電流値が０（ゼロ）になるため、それの分消費電力が少なくなる。
【００４９】
一方、ブロック制御回路３３ａ〜３３ｄには、欠陥アドレスを内在しないセルブロックBLKiに対応する「非制御」のブロック選択情報が設定される。このブロック選択情報が設定されたセルブロックBLKiに対して、ブロック制御回路３３ａ〜３３ｄは、一定レベル（Ｖdd／２レベル）のプリチャージ制御信号ＰＲｉを供給する。これにより、従来のごとく全てのビット線プリチャージ信号を制御する場合に比べてチャージ／ディスチャージを行わない分だけ消費電力が少なくなる。
【００５０】
尚、ブロック制御回路３３ａ〜３３ｄに欠陥アドレスを内在するセルブロックBLKiに対応して「制御」のブロック選択情報を設定したが、欠陥アドレスを内在するセルブロックが複数存在する場合、それらのセルブロックの全てあるいは一部に「制御」情報を設定しても良い。一部に設定する場合には、各セルブロックに内在する欠陥アドレスの数に基づいて、その数が多いセルブロックに対して設定する。或いは、試験により求められた欠陥電流の値（欠陥アドレスを内在しないセルブロックにおける消費電流と、内在するセルブロックにおけるそれとの差）に基づいて、その消費電流量が多いセルブロックに対して「制御」情報を設定しても良い。
【００５１】
ブロック制御回路３３ａ〜３３ｄは、クランプアドレス判定回路３４ａ〜３４ｄ、プリチャージ制御回路３５ａ〜３５ｄ、ブロック選択回路３６ａ〜３６ｄをそれぞれ備えている。
【００５２】
各クランプアドレス判定回路３４ａ〜３４ｄは、入力されるリフレッシュ用のアドレス信号IAddに基づいて、各セルブロックBLK0〜BLK3の活性化状態に応じたタイミングのアドレス判定信号CLMPAddi（ｉ＝０〜３）をプリチャージ制御回路３５ａ〜３５ｄにそれぞれ出力する。各プリチャージ制御回路３５ａ〜３５ｄは、Ｌレベルのアドレス判定信号CLMPAddiに応答してセンスアンプ１５の読み出し基準レベルを持つのプリチャージ信号ＰＲ０〜ＰＲ３をそれぞれ出力し、Ｈレベルのアドレス判定信号CLMPAddiに応答してワード線WLi のリセットレベル（本実施形態では接地（グランド）レベル）のプリチャージ信号ＰＲ０〜ＰＲ３を出力する。尚、本実施形態では、読み出し基準レベルを電源電圧Ｖddに対して約１／２の電圧レベル（１／２Ｖddレベル）に設定しているが、設計しそうによりそれ以外の電圧に設定しても差し支えない。
【００５３】
詳述すると、図２に示すように、クランプアドレス判定回路３４ａは、対応するセルブロックBLK0よりも前に活性化しているセルブロックBLK3の最終ワード線WLn が活性化される時にＬレベルのアドレス判定信号CLMPAdd0を出力する。同様に、各クランプアドレス判定回路３４ｂ，３４ｃ，３４ｄは、対応するセルブロックBLK1,BLK2,BLK3よりも前に活性化しているセルブロックBLK0,BLK1,BLK2の最終ワード線WLn が活性化される時にＬレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMPAdd3を出力する。
【００５４】
また、クランプアドレス判定回路３４ａは、対応するセルブロックBLK0が非活性化する時にＨレベルのアドレス判定信号CLMPAdd0を出力する。同様に、クランプアドレス判定回路３４ｂ，３４ｃ，３４ｄは、対応するセルブロックBLK1,BLK2,BLK3が非活性化する時にＨレベルのアドレス判定信号CLMPAdd1,CLMPAdd2,CLMPAdd3を出力する。
【００５５】
このようなタイミングでプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御することで、メモリセルＣのプリチャージ動作を遅らせることなく消費電流を低減する。即ち、活性化したセルブロックBLK0〜BLK3のメモリセルＣは、１／２Ｖddレベルのプリチャージ信号ＰＲ０〜ＰＲ３に基づいてリフレッシュされる。従って、１／２Ｖddレベルのプリチャージ信号ＰＲ０〜ＰＲ３を各セルブロックBLK0〜BLK3が活性化するよりも前に供給することで、速やかなリフレッシュが行われるからである。そして、このプリチャージ信号ＰＲ０〜ＰＲ３の供給が早すぎると、その分だけクロスライン欠陥の部分に電流が流れ、消費電流が増加するからである。
【００５６】
各ブロック選択回路３６ａ〜３６ｄは、それぞれ設定されたブロック選択情報に応じたレベルを持つ制御信号BLKCLMPi（ｉ＝０〜３）をプリチャージ制御回路３５ａ〜３５ｄに出力する。各プリチャージ制御回路３５ａ〜３５ｄは、Ｈレベルの制御信号BLKCLMPiに応答してプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御する。
【００５７】
また、各ブロック選択回路３６ａ〜３６ｄには、テスト信号TESTi （ｉ＝０〜３）が入力される。このテスト信号TESTi は試験時に外部から入力される信号であり、ブロック選択情報を設定するセルブロックBLK0〜BLK3を決定するために用いられる。各ブロック選択回路３６ａ〜３６ｄは、テスト信号TESTi に基づくレベルを持つ制御信号BLKCLMPiを出力する。そして、プリチャージ制御回路３５ａ〜３５ｄは、制御信号BLKCLMPiのレベルに応じてプリチャージ信号ＰＲ０〜ＰＲ３を制御する。従って、試験時にテスト信号TESTi のレベルを適宜設定することで、各セルブロックBLK0〜BLK3に含まれるビット線対BL,/BLのプリチャージレベルを強制的に制御し、そのビット線対BL,/BLとワード線WLがショートしたクロスライン欠陥による消費電流（欠陥電流）の値を計測することができる。
【００５８】
図２は、リフレッシュ動作のタイミング図である。
今、セルブロックBLK1に欠陥アドレスが内在し、それに対応してブロック選択回路３６ｂに「制御」のブロック選択情報が記録され、その他のブロック選択回路３６ａ，３６ｃ，３６ｄに「非制御」のブロック選択情報が記録されている。
【００５９】
図１のロウ系制御回路２１は、ロウ制御信号/RAS及びコラム制御信号/CASに基づいて、コラム制御信号/CASの立ち下がりがロウ制御信号/RASのそれよりも早い、所謂ＣＢＲ(CAS before RAS)を検出すると、ＣＢＲリフレッシュモードにエントリーする。そのモードにおいて、ロウ系制御回路２１は、リフレッシュのためのクロック信号ＲＣＬＫをリフレッシュアドレスカウンタ２２に出力する。リフレッシュアドレスカウンタ２２は、クロック信号ＲＣＬＫをカウントして生成したリフレッシュ用のアドレス信号IAddを各セルブロックBLK0〜BLK3のロウデコーダ１３に出力する。セルブロックBLK0のロウデコーダ１３は、リフレッシュ用のアドレス信号IAddに基づいて、最初のワード線、即ち、ワード線WL0 を活性化する。
【００６０】
セルブロックBLK0のセンスアンプ１５は、電源Ｖddレベルの電源ＰＳＡと低電位電源Ｖｓｓレベルの電源ＮＳＡが供給されて活性化し、ビット線に読み出された信号を増幅する。この増幅信号が再びメモリセルＣに書き込まれることで、活性化されたワード線WL0 に接続されたメモリセルＣがリフレッシュされる。
【００６１】
１本目のワード線WL0 に接続されたメモリセルＣがリフレッシュされると、自動的にリセット動作に入り、ビット線のプリチャージが行われる。即ち、図８，９を参照して説明すると、ロウ系制御回路２１は、Ｈレベルのイコライズ信号ＥＱをイコライザ回路１４に出力する。図１のプリチャージ制御回路３５ａは、ブロック選択回路３６ａから供給される制御信号BLKCLMP0に応答して１／２Ｖddレベルのプリチャージ信号ＰＲ０をイコライザ回路１４に供給する。これにより、イコライザ回路１４は、ビット線対BL,/BLを１／２Ｖddレベルにプリチャージする。
【００６２】
ＣＢＲリフレッシュモードにエントリーしてセルブロックBLK0の最初のワード線WL0 に接続されたメモリセルＣをリフレッシュした後、所定時間経過後にセルフリフレッシュモードにエントリーする。このセルフリフレッシュでは、先にリフレッシュされたワード線の次のワード線に接続されたメモリセル、即ち、図１０に示すように、セルブロックBLK0の２番目のワード線WL1 に接続されたメモリセルＣが同様にリフレッシュされる。そして、セルブロックBLK0の最後のワード線WLn に接続されたメモリセルＣが同様にリフレッシュされると、そのセルブロックBLK0の全てのメモリセルＣのリフレッシュが完了する。
【００６３】
このセルブロックBLK0に対してリフレッシュ動作が行われているとき、次のセルブロックBLK1に対応するプリチャージ制御回路３５ｂは、ブロック選択回路３６ｂから入力されるＨレベルの制御信号BLKCLMP1と、クランプアドレス判定回路３４ｂから入力されるＨレベルのアドレス判定信号CLMPAdd1に基づいてグランドレベルのプリチャージ信号ＰＲ１を出力する。このプリチャージ信号ＰＲ１はセルブロックBLK1のイコライザ回路１４に与えられる。このイコライザ回路１４には、Ｈレベルのイコライズ信号ＥＱがロウ系制御回路２１から与えられているため、セルブロックBLK1のビット線対BL,/BLの電位は、グランドレベルに制御され、このレベルはワード線WL0 〜WLn のリセット電位と一致している。従って、セルブロックBLK0に内在するクロスライン欠陥には電流が流れないため、それによる消費電流はゼロとなる。
【００６４】
そして、セルブロックBLK0の最後のワード線WLn が活性化されるとき、次のセルブロックBLK1に対応するプリチャージ制御回路３５ｂには、クランプアドレス判定回路３４ｂからＬレベルのアドレス判定信号CLMPAdd1が与えられる。このプリチャージ制御回路３５ｂは、それに応答して１／２Ｖddレベルのプリチャージ信号ＰＲ１をセルブロックBLK1に供給する。これにより、セルブロックBLK1のビット線対BL,/BLは、基準リセットレベルにプリチャージされる。
【００６５】
次に、セルブロックBLK1のワード線が順次活性化されてそれに接続されたメモリセルＣがリフレッシュされる。そして、セルブロックBLK1の最終アドレスに対応するワード線BLn に接続されたメモリセルＣに対するリフレッシュが終了すると、セルブロックBLK1は非活性化する。この時、クランプアドレス判定回路３４ｂはＨレベルのアドレス判定信号CLMPAdd1を出力する。これに応答してプリチャージ制御回路３５ｂは、グランドレベルのプリチャージ信号ＰＲ１をセルブロックBLK1に供給する。これにより、セルブロックBLK1が非活性化すると、ビット線対BL,/BLの電位がワード線WLの電位と同一に制御され、そのセルブロックBLK1に内在するクロスライン欠陥による消費電流がゼロになる。
【００６６】
同様に、セルブロックBLK2，BLK3が順次活性化されてそれに含まれるメモリセルＣがリフレッシュされる。そして、セルブロックBLK3の最後のワード線に接続されたメモリセルＣのリフレッシュが終了すると、図８のリフレッシュアドレスカウンタ２２のカウント値がリセットされ、最初のリフレッシュアドレス、即ち、セルブロックBLK0のワード線WL0 のリフレッシュ用のアドレス信号IAddが出力される。
【００６７】
次に、クランプアドレス判定回路３４ａ〜３４ｄの構成を、図３に従って詳述する。セルブロックBLK0に対応するクランプアドレス判定回路３４ａは、ナンド回路４１ａ，４２ａ，４３ａ、インバータ回路４４ａを備える。ナンド回路４１ａの出力端子とナンド回路４２ａの出力端子はナンド回路４３ａの２つの入力端子にそれぞれ接続され、ナンド回路４３ａの出力端子はインバータ回路４４ａの入力端子に接続される。各セルブロックBLK1〜BLK3にそれぞれ対応するクランプアドレス判定回路３４ｂ〜３４ｄは、判定回路３４ａと同様に接続されたナンド回路４１ｂ〜４３ｂ、インバータ回路４４ｂ、ナンド回路４１ｃ〜４３ｃ、インバータ回路４４ｃ、ナンド回路４１ｄ〜４３ｄ、インバータ回路４４ｄを備える。
【００６８】
ナンド回路４１ａ〜４１ｄには、アドレス信号A5〜A0が共通に入力されると共に、各セルブロックBLK0〜BLK3の活性状態に対応して非反転又は反転アドレス信号A7,A6,/A7,/A6 が入力される。ナンド回路４２ａ〜４２ｄには、各セルブロックBLK0〜BLK3の活性状態に対応して非反転又は反転アドレス信号A7,A6 が入力される。
【００６９】
今、セルブロックBLK0に着目して説明すると、セルブロックBLK0に対応する判定回路３４ａのナンド回路４１ａには、アドレス信号A5〜A0と非反転アドレス信号A7,A6 が入力される。アドレス信号A5〜A0は、各セルブロックBLK0〜BLK3の最終ワード線WLn を活性化させるアドレスに相当し、非反転アドレス信号A7,A6 はセルブロックBLK0よりも１つ前に活性化されるセルブロックBLK3のアドレスに相当する。そして、ナンド回路４２ａに入力される反転アドレス信号/A7,/A6 は、セルブロックBLK0が活性化されるアドレスに相当する。従って、この判定回路３４ａは、図４に示すように、アドレス信号A7〜A0に基づいて、セルブロックBLK0が活性化されるよりも前からセルブロックBLK0が活性化されている間中Ｌレベルのアドレス判定信号CLMPAdd0を出力する。
【００７０】
同様に、セルブロックBLK1〜BLK3に対応する判定回路３４ｂ〜３４ｄは、図４に示すように、それぞれアドレス信号A7〜A0に基づいて、各セルブロックBLK1〜BLK3が活性化されるよりも前からそのセルブロックBLK1〜BLK3が活性化されている間中Ｌレベルのアドレス判定信号CLMPAdd1〜CLMPAdd3を出力する。
【００７１】
次に、ブロック選択回路３６ａ〜３６ｄの構成を、図５に従って詳述する。尚、図５には、上記したように、レベルを制御するプリチャージ信号ＰＲ１に対応するブロック選択回路３６ｂの構成を詳細に示し、他のブロック選択回路３６ａ，３６ｃ，３６ｄはブロック選択回路３６ｂと同様に構成されているため、図面及び説明を省略する。
【００７２】
ブロック選択回路３６ｂは、第１，第２フューズＦ１，Ｆ２、抵抗Ｒ１、トランジスタＴ１、ラッチ回路５１を備える。第１，第２フューズＦ１，Ｆ２、抵抗Ｒ１及びトランジスタＴ１は高電位電源Ｖddとグランドとの間に直列接続されている。トランジスタＴ１はＮチャネルＭＯＳトランジスタよりなり、そのゲートにはコールドスタート信号ＣＳＴが印加される。この信号ＣＳＴは、ＤＲＡＭ３１の起動時に所定期間Ｈレベルとなる信号であり、図示しないリセット回路などにより生成され供給される。
【００７３】
ラッチ回路５１はナンド回路５２とインバータ回路５３から構成され、インバータ回路５３の出力端子はナンド回路５２の一方の入力端子と第１，第２フューズＦ１，Ｆ２間のノードに接続され、ナンド回路５２の出力端子から制御信号BLKCLMP1が出力される。
【００７４】
また、ナンド回路５２の他方の入力端子は外部入力端子Ｐａｄに接続されている。その外部入力端子Ｐａｄは、ＤＲＡＭ３１内部に備えられた抵抗によりプルアップされ、外部の試験装置に接続される。試験装置は、ＤＲＡＭ３１の動作試験を行うものであり、この試験装置から外部接続端子Ｐａｄを介してラッチ回路５１にテスト信号TEST1 が供給され、それにより各セルブロックBLK0〜BLK3における欠陥電流の測定が実施される。
【００７５】
尚、外部入力端子Ｐａｄ及びプルアップ抵抗は、実際にはブロック選択回路３６ａ〜３６ｄ毎に設けられ、各回路３６ａ〜３６ｄに対してそれぞれテスト信号TEST0 〜TEST3 が試験装置から供給される。尚、各テスト信号TEST0 〜TEST3 をＤＲＡＭ３１の内部にて生成して供給する構成としても良い。
【００７６】
第１，第２フューズＦ１，Ｆ２は、このブロック選択回路３６ｂに記憶されるブロック選択情報に応じて何れか一方が切断される。このブロック選択回路３６ｂでは、プリチャージ信号ＰＲ１のレベルを制御するためのブロック選択情報を記憶する場合には第１フューズＦ１を切断し、プリチャージ信号ＰＲ１のレベルを制御しない場合には第２フューズＦ２を切断する。
【００７７】
第１フューズＦ１を切断した場合、ブロック選択回路３６ｂはその第１フューズＦ１に基づく情報をラッチ回路５１にてラッチし、Ｈレベルの制御信号BLKCLMP1を出力する。第２フューズＦ２を切断した場合、電源投入時にコールドスタート信号ＣＳＴにより活性化するトランジスタＴ１により第２フューズＦ２の状態に基づく情報をラッチ回路５１にてラッチし、Ｌレベルの制御信号BLKCLMP1を出力する。即ち、ブロック選択回路３６ｂは、コールドスタート信号ＣＳＴに応答して記憶したブロック選択情報を確定する。そして、このブロック選択回路３６ｂは、Ｌレベルのコールドスタート信号ＣＳＴによりトランジスタＴ１が不活性化（オフ）することにより、第２フューズＦ２を介して流れる電流を遮断することで、通常動作時における消費電流の削減に寄与している。
【００７８】
次に、プリチャージ制御回路３５ａ〜３５ｄの構成を、図６に従って詳述する。尚、図６にはプリチャージ制御回路３５ｂの構成を詳細に示し、他のプリチャージ制御回路３５ａ，３５ｃ，３５ｄの構成はプリチャージ制御回路３５ｂの構成と同じであるため、それらの図面及び説明を省略する。
【００７９】
プリチャージ制御回路３５ｂは、ナンド回路６１、インバータ回路６２，６３を備えている。ナンド回路６１には、ブロック選択回路３６ｂからの制御信号BLKCLMP1とクランプアドレス判定回路３４ａからのアドレス判定信号CLMPAdd1が入力され、出力端子はインバータ回路６２の入力端子に接続され、そのインバータ回路６２の出力端子はインバータ回路６３の入力端子に接続される。
【００８０】
インバータ回路６３はレベル変換回路として機能する。即ち、前段のナンド回路６１及びインバータ回路６２は高電位電源Ｖddが駆動電源として供給され、インバータ回路６３にはプリチャージレベル（１／２Ｖddレベル）が駆動電源として供給される。従って、プリチャージ制御回路３５ｂは、制御信号BLKCLMP1，CLMPAdd1に応答して１／２Ｖddレベル又はグランドレベルのプリチャージ信号ＰＲ１をセルブロックBLK1のイコライザ回路１４に出力する。
【００８１】
また、プリチャージ信号ＰＲ１は、セルブロックBLK1のインバータ回路６４を介してトランジスタＴ２，Ｔ３のゲートに供給される。これらトランジスタＴ２，Ｔ３は、センスアンプ１５に供給される電源ＰＳＡ，ＮＳＡとグランドの間に接続されている。これにより、電源ＰＳＡ，ＮＳＡのレベルがプリチャージ信号ＰＲ１のレベルにより制御される。これは、センスアンプ１５における消費電流を低減する。
【００８２】
即ち、図９に示すように、センスアンプ１５は、入出力端子を互いに接続した２つのインバータ回路にて構成される。それらインバータ回路の入出力端子に接続されたビット線対BLi,/BLiのレベルをグランドレベルに制御したとき、電源ＰＳＡ，ＮＳＡが１／２Ｖddレベルでは、インバータ回路を構成するＰチャネルＭＯＳトランジスタがオンしてビット線対BLi,/BLiに電流が流れ込み、消費電流が発生するからである。
【００８３】
次に、各セルブロックBLK0〜BLK3に対するブロック選択情報の決定方法について説明する。
調査試験において、外部の試験装置からプロービングにより外部接続端子Ｐａｄを介してテスト信号TEST0 〜TEST3 が各ブロック選択回路３６ａ〜３６ｄに供給される（図５参照）。
【００８４】
試験装置は、Ｈレベルのテスト信号TEST0 〜TEST3 を供給する。これに応答して各ブロック選択回路３６ａ〜３６ｄは、Ｌレベルの制御信号BLKCLMP0〜BLKCLMP3を出力し、プリチャージ制御回路３５ａ〜３５ｄはクランプアドレス判定回路３４ａ〜３４ｄからのアドレス判定信号CLMPAdd0〜CLMPAdd3に従って各セルブロックBLK0〜BLK3に供給するプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御する。従って、各テスト信号TEST0 〜TEST3 のうちの１つをＨレベル、他をＬレベルに制御し、Ｈレベルに制御する信号を順次変更することで、セルブロックBLK0〜BLK3毎にプリチャージレベルを制御した時の消費電流値を計測し、これらを第１電流値Icc2SRD0〜Icc2SRD3とする。
【００８５】
次に、全てグランドレベルに制御したテスト信号TEST0 〜TEST3 を試験装置にて供給し、この時の消費電流値を計測し、これを第２電流値Icc2SRE とする。そして、第１電流値Icc2SRD0〜Icc2SRD3と第２電流値Icc2SRE の差を求めることにより、各セルブロックBLK0〜BLK3に存在する欠陥電流の値が得られる。
【００８６】
この試験結果と、通常の不良メモリセルの検出結果等に基づいて、各ブロック選択回路３６ａ〜３６ｄに記憶させるブロック選択情報を決定し、それに応じて各ブロック選択回路３６ａ〜３６ｄの第１フューズＦ１又は第２フューズＦ２を切断する。
【００８７】
尚、上記の調査試験において、クロスライン欠陥を内在するセルブロックが複数存在する場合、試験結果に基づいて欠陥電流の多いセルブロックから順番にブロック選択回路３６ａ〜３６ｄのフューズ切断を選択していく。そして、４つのセルブロック全てに欠陥電流が存在する場合、全てのブロック選択回路３６ａ〜３６ｄの第１フューズＦ１を切断することになる。その結果、各セルブロックBLK0〜BLK3における欠陥電流を殆ど無くすことができるが、プリチャージ信号ＰＲ０〜ＰＲ３に基づいてビット線対BLi,/BLiに対するチャージ／ディスチャージの回数が増加し、これによる消費電流の増加が認められる。従って、それらとセルブロックBLK0〜BLK3の欠陥電流減少による消費電力減少を含め、ＤＲＡＭ３１の消費電力を所定の規定値に収めることが可能となる。
【００８８】
尚、実際に全てのブロック選択回路３６ａ〜３６ｄの第１フューズＦ１を切断しても、各セルブロックBLK0〜BLK3のセルフリフレッシュ電流は大きく削減できる。それはリフレッシュ動作における一回のサイクル時間は約１００ｎｓであり、２５６本のワード線すべてにかかる時間は２５．６μｓとなる。リフレッシュ規定時間の２ｍｓに対してはリフレッシュ動作のアクティブ時間とスタンバイ時間の比率は、その殆どがスタンバイ時間であるのに加え、１つのブロックがＶssレベルから１／２Ｖddレベルにプリチャージする回数は全リフレッシュ回数の中で１回のみ、４つのブロックでも４回のみであるので、そのことによる消費電流の増加は殆どない。
【００８９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3と、各セルブロックBLK0〜BLK3のビット線対BL,/BLをプリチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給するブロック制御回路３３ａ〜３３ｄを備えている。各ブロック制御回路３３ａ〜３３ｄは、プリチャージ信号ＰＲ０〜ＰＲ３のレベルを、各セルブロックBLK0〜BLK3のアクセス状態に応じてワード線WLのリセットレベルに制御するようにした。この結果、ビット線対BL,/BLとワード線WLのレベルが一致するため、クロスライン欠陥の部分における欠陥電流が流れなくなるので、プロセス的欠陥に起因する電流を削減してセルフリフレッシュ時の消費電力を低減することができる。
【００９０】
（２）各ブロック制御回路３３ａ〜３３ｄは、リフレッシュアドレスカウンタ２２からのリフレッシュ用のアドレス信号IAddに基づいて、各セルブロックBLK0〜BLK3が活性化するよりも前にプリチャージ信号ＰＲ０〜ＰＲ３のレベルをプリチャージレベルに制御するようにした。この結果、各セルブロックBLK0〜BLK3が活性化するときにはビット線対BL,/BLがプリチャージレベルにあるため、速やかにリフレッシュ動作を行うことができ、タイミングのずれ等が発生しない。
【００９１】
（３）各ブロック制御回路３３ａ〜３３ｄは、欠陥ブロックに設定されていないセルブロックBLK0〜BLK3に対するプリチャージ信号ＰＲ０〜ＰＲ３をプリチャージレベルに保持するようにした。この結果、無用なチャージ／ディスチャージが行われないので、それらによる消費電流の増加が抑えられる。
【００９２】
尚、前記実施の形態は、以下の態様に変更してもよい。
○上記実施形態では、欠陥電流が内在するセルブロックBLK0〜BLK3を活性化させるよりも前にプリチャージ信号ＰＲ０〜ＰＲ３をグランドレベルに制御するようにしたが、その制御タイミングは適宜変更されてもよい。例えば、各セルブロックBLK0〜BLK3を活性化するときにプリチャージ信号ＰＲ０〜ＰＲ３を制御するようにしても良い。その場合、ブロック選択回路３６ａ〜３６ｄの制御信号BLKCLMP0〜BLKCLMP3に代えて冗長判定回路２４内部の信号を用いることができる。
【００９３】
図７は、冗長判定回路２４の回路図である。
欠陥メモリセルの救済を行う為の欠陥アドレスに応じたフューズ切断情報を持つ冗長ＲＯＭ部としてアドレス信号の数に対応する複数のフューズＦ１０〜Ｆ１７を持ち、これらフューズＦ１０〜Ｆ１７による欠陥アドレスと、リフレッシュアドレスカウンタ２２からのアドレス信号A7〜A0とを各ビット毎に比較判定し、その比較結果に基づくレベルの冗長制御信号ＲＯＭを出力する。
【００９４】
ロウ系リセット信号/RSTによりＶddレベルにプリチャージされたノードＮ１は、ブロック選択ビットに割り付けられたアドレス信号A6,A7 と、フューズＦ１６，Ｆ１７の状態により、欠陥ブロック情報と一致すればＬレベルに変化する。これに基づく信号CLKBLKとその他のアドレス信号A0〜A5及びフューズＦ１０〜Ｆ１５の状態により、冗長制御信号ＲＯＭのレベルが決定される。
【００９５】
従って、冗長を行うセルブロックをアクセスする場合には信号CLKBLKがＨレベルとなり、それ以外のセルブロックではブロック冗長判定信号CLKBLKがＬレベルとなる。この信号CLKBLKを制御信号BLKCLMP0〜BLKCLMP3に代えて用いることで、上記実施形態と同様にプリチャージ信号ＰＲ０〜ＰＲ３のレベルを制御することができると共に、ブロック選択回路３６ａ〜３６ｄを省略することができる。
【００９６】
○上記実施の形態では、冗長ワード線RWL を備えたＤＲＡＭ３１に具体化したが、冗長ビット線を備えたＤＲＡＭ，冗長ワード線及び冗長ビット線を備えたＤＲＡＭに具体化して実施しても良い。
【００９７】
○上記実施の形態では、４つのセルブロックBLK0〜BLK3を備えたＤＲＡＭ３１に具体化したが、３つ以下又は５つ以上のセルブロックを備えたＤＲＡＭに具体化して実施しても良い。
【００９８】
【発明の効果】
以上詳述したように、請求項１乃至１１に記載の発明によれば、欠陥ブロックに供給するプリチャージ信号のレベルを制御することで、欠陥ブロックにおける消費電流を少なくすることができる。
【００９９】
また、請求項９に記載の発明によれば、欠陥ブロック以外のセルブロックにおける無用なチャージ／ディスチャージが行われないため、消費電流の増加を抑えることができる。
【図面の簡単な説明】
【図１】  一実施の形態のＤＲＡＭの一部ブロック回路図である。
【図２】  リフレッシュ動作のタイミング図である。
【図３】  クランプアドレス判定回路の回路図である。
【図４】  クランプアドレス判定回路の動作説明図である。
【図５】  ブロック選択回路の回路図である。
【図６】  プリチャージ制御回路及びイコライズ回路の回路図である。
【図７】  冗長判定回路の回路図である。
【図８】  従来のＤＲＡＭの一部ブロック回路図である。
【図９】  セルブロックの説明図である。
【図１０】  従来のリフレッシュ動作のタイミング図である。
【図１１】  消費電流を説明するための波形図である。
【図１２】  欠陥電流を説明するための回路図である。
【符号の説明】
２２  リフレッシュアドレスカウンタ
２４  冗長判定回路
３３ａ〜３３ｄ  ブロック制御回路
３４ａ〜３４ｄ  クランプアドレス判定回路
３５ａ〜３５ｄ  プリチャージ制御回路
３６ａ〜３６ｄ  ブロック選択回路
BLK0〜BLK3  セルブロック
BL,/BL  ビット線対
BLKCLMPi  制御信号
CLMPAddI  アドレス判定信号
ＰＲ０〜ＰＲ３  プリチャージ信号
TEST0〜TEST3 テスト信号
WL  ワード線
【図１】
0003863313.tif 000002
【図２】
0003863313.tif 000003
【図３】
0003863313.tif 000004
【図４】
0003863313.tif 000005
【図５】
0003863313.tif 000006
【図６】
0003863313.tif 000007
【図７】
0003863313.tif 000008
【図８】
0003863313.tif 000009
【図９】
0003863313.tif 000010
【図１０】
0003863313.tif 000011
【図１１】
0003863313.tif 000012
【図１２】
0003863313.tif 000013