(57)【特許請求の範囲】
【請求項１】
スイッチングトランジスタと、定電流トランジスタと、抵抗値２Ｒの抵抗である２Ｒ抵抗とを直列接続した直列接続回路を電源に対し、複数並列接続し、かつ各直列接続回路の前記２Ｒ抵抗の下側端部間を抵抗値Ｒの抵抗であるＲ抵抗で接続し、前記各スイッチングトランジスタを入力デジタルデータの各ビットによりオンオフし、入力デジタルデータのＭＳＢの入力されるスイッチングトランジスタを有する直列接続回路の前記２Ｒ抵抗の下側端から出力電圧を取り出し、これに基づいてアナログ出力電圧を出力するＲ−２Ｒはしご形のＤ／Ａ変換回路であって、
前記直列接続回路を複数のブロックに分け、各ブロックの直列接続回路における定電流トランジスタをそれぞれ別の定電流入力側トランジスタとカレントミラー接続したことを特徴とするＤ／Ａ変換回路。
【請求項２】
請求項１に記載の回路において、
前記各ブロックの直列接続回路が接続される電源は、それぞれ別のトランジスタを介し供給される電源であることを特徴とするＤ／Ａ変換回路。
【請求項３】
請求項１または２に記載の回路において、
前記各ブロックの直列接続回路は、３つ以下としたことを特徴とするＤ／Ａ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本件は、Ｒ−２Ｒはしご形Ｄ／Ａ変換回路、特に入力デジタルデータのビット数が大きい場合の対処に関する。
【０００２】
【従来の技術】
従来より、各種の回路でデジタル信号をアナログ信号に変換するＤ／Ａ変換器が利用されており、ラジオチューナや無線機などのＲＦ同調回路においても広く利用されている。
【０００３】
このＤ／Ａ変換回路には、各種のタイプのものがあり、例えば電流加算型のものが利用される。この電流加算型のＤ／Ａ変換器では、入力デジタル信号が多ビット（例えば、９ビット）となると、使用する抵抗の範囲が広くなって、抵抗の精度を十分高くすることが難しくなる。さらに、多くのトランジスタが必要となるため回路の面積が大きくなるという欠点がある。
【０００４】
また、他のタイプとして、Ｒ−２Ｒはしご形Ｄ／Ａ変換回路がある。このＲ−２Ｒはしご形Ｄ／Ａ変換回路を９ビットの入力デジタル信号をアナログ信号に変換する場合に適用した場合の構成例を図５に示す。
【０００５】
電源電圧ＶＣＣには、ＮＰＮトランジスタＴｒ１のコレクタが接続されており、このトランジスタＴｒ１のエミッタは抵抗を介しグランドに接続されている。トランジスタＴｒ１のベースは、バッファＢｕｆｆ１を介して基準電圧ＶＲＥＦに接続されている。また、トランジスタＴｒ１のベースには、バッファＢｕｆｆ１の任意の出力電圧が供給されており、トランジスタＴｒ１は常時オンしている。そして、このトランジスタＴｒ１のエミッタから前記バッファＢｕｆｆ１の出力電圧より１ＶＢＥ低い定電圧Ｖ０が出力される。
【０００６】
電源電圧ＶＣＣには、ＮＰＮトランジスタＴｒ２のコレクタが接続され、このトランジスタＴｒ２のベースはバッファＢｕｆｆ２を介して基準電圧ＶＲＥＦに接続されている。このトランジスタＴｒ２のエミッタには、コレクタベース間が短絡されたカレントミラー入力側トランジスタであるＮＰＮトランジスタＱ０のコレクタが接続され、このトランジスタＱ０のエミッタが抵抗、ＮチャンネルＦＥＴで構成されたスイッチＳＷ０を介し、グランドに接続されている。
【０００７】
そして、トランジスタＴｒ１のエミッタ（電圧Ｖ０）には、１つの抵抗Ｒと８つの抵抗２Ｒが並列に接続されており、抵抗Ｒおよび各抵抗２Ｒの他端（下側端）は、それぞれ定電流トランジスタＱ１〜Ｑ９、抵抗、スイッチＳＷ１〜ＳＷ９を介しグランドに接続されている。すなわち、９つの直列接続回路が並列に設けられている。さらに、抵抗Ｒの下側端は隣接する抵抗２Ｒの下側端に抵抗Ｒにより接続され、かつ抵抗２Ｒの下側端は順次隣接する抵抗２Ｒの下側端にそれぞれ抵抗Ｒを介し接続されている。
【０００８】
また、定電流トランジスタＱ１〜Ｑ９のベースは、カレントミラー入力側トランジスタＱ０のベースに接続され、スイッチＳＷ０のゲートにはスイッチ信号（入力端１０）、スイッチＳＷ１〜９のゲートには、９ビットの入力デジタル信号のＬＳＢ〜ＭＳＢ（入力端１１〜１９）がそれぞれ入力される。
【０００９】
そして、一番端（図における右端：ＭＳＢ側）の抵抗２Ｒの下端は、抵抗を介しオペアンプＯＰの反転入力端子に接続されている。このオペアンプＯＰの出力端と反転入力端子は帰還抵抗を介し接続されており、非反転入力端子には、任意の一定電圧を供給する目的で例えばトランジスタＴｒ１のベースに接続されている。
【００１０】
従って、スイッチＳＷ０をオンすることによって、所定の定電流がトランジスタＱ０に流れる。一方、トランジスタＱ１〜Ｑ９は、トランジスタＱ０とカレントミラーを構成しているため、対応するスイッチＳＷ１〜ＳＷ９がオンしていれば、ここにトランジスタＱ０と同一の電流が流れる。
【００１１】
抵抗Ｒ、２Ｒが上述のように、構成されているため、各スイッチＳＷ１〜９をオンした場合、そこに流れる電流に応じて、オペアンプＯＰの反転入力端子に接続されている抵抗（ＭＳＢ抵抗２Ｒ）２Ｒの下側端電圧が変化し、これがオペアンプＯＰに入力され、ＯＰの出力電圧が変化する。
【００１２】
すなわち、スイッチＳＷ１〜ＳＷ９のすべてがオンした場合に、ＭＳＢ抵抗２Ｒの下端がＶ０−ＲＩ−ＲＩ／２−ＲＩ／４・・・ＲＩ／２５６≒Ｖ０−２ＲＩ（ここで、Ｉは定電流トランジスタＱ０〜９に流れる定電流）となり、スイッチＳＷ１〜ＳＷ９のすべてがオフの場合にＭＳＢ抵抗２Ｒの下側がＶ０となり、入力デジタル信号の各ビットに応じてスイッチＳＷ１〜ＳＷ９をそれぞれオンオフすることで、これに対応した電圧がオペアンプＯＰの反転入力端子に入力され、これがオペアンプＯＰで反転増幅され、入力デジタル信号の値に応じたアナログ電圧がオペアンプＯＰの出力（出力端２０）に得られる。
【００１３】
このようなＲ−２Ｒはしご形Ｄ／Ａ変換回路では、抵抗値（Ｒまたは２Ｒ）が決まっているため、電流加算型ほど各抵抗の精度が高い必要はない。また、使用するトランジスタの数も少なくて済むため、回路の面積を小さくできるというメリットがある。
【００１４】
【発明が解決しようとする課題】
しかし、実際に上述の図５に示すＤ／Ａ変換回路において、入力デジタル信号に対する出力アナログ信号の値を調べたところ、その精度が十分得られないことがわかった。
【００１５】
本発明は、上記課題に鑑みなされたものであり、多ビットの入力デジタル信号に対しても比較的簡単な構成で、正確なＤ／Ａ変換が行えるＤ／Ａ変換回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、スイッチングトランジスタと、定電流トランジスタと、抵抗値２Ｒの抵抗である２Ｒ抵抗とを直列接続した直列接続回路を電源に対し、複数並列接続し、かつ各直列接続回路の前記２Ｒ抵抗の下側端部間を抵抗値Ｒの抵抗であるＲ抵抗で接続し、前記各スイッチングトランジスタを入力デジタルデータの各ビットによりオンオフし、入力デジタルデータのＭＳＢの入力されるスイッチングトランジスタを有する直列接続回路の前記２Ｒ抵抗の下側端から出力電圧を取り出し、これに基づいてアナログ出力電圧を出力するＲ−２Ｒはしご形のＤ／Ａ変換回路であって、前記直列接続回路を複数のブロックに分け、各ブロックの直列接続回路における定電流トランジスタをそれぞれ別の定電流入力側トランジスタとカレントミラー接続したことを特徴とする。
【００１７】
このように、定電流入力側トランジスタを複数設け、それぞれにカレントミラー接続される定電流トランジスタの数を限定する。これによって、他のビットの直列接続回路のオンオフによる自己のビットの定電流への影響を少なくできる。そこで、各ビットの定電流トランジスタに流れる定電流を安定したものにでき、多ビットの入力デジタル信号に対しても精度の高いＤ／Ａ変換が行える。
【００１８】
また、前記各ブロックの直列接続回路が接続される電源は、それぞれ別のトランジスタを介し供給される電源であることが好適である。これによって、他のビットの直列回路のオンオフによる電源電圧への影響を少なくでき、安定したＤ／Ａ変換が行える。
【００１９】
また、前記各ブロックの直列接続回路は、３つ以下としたことが好適である。３つ以下とすることで安定したＤ／Ａ変換が行える。
【発明の実施の形態】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２０】
図１は、実施形態のＤ／Ａ変換回路の構成を示す図であり、図５の従来例と同一の部材については同一の符号を付し、説明を省略する。
【００２１】
本実施形態のＤ／Ａ変換回路においては、コレクタが電源電圧ＶＣＣに接続されベースにバッファＢｕｆｆ１の出力電圧を受け入れ、該出力電圧より１ＶＢＥ低い基準電圧Ｖ０を得るトランジスタとして、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３の３つを有している。さらに、コレクタが電源電圧ＶＣＣに接続されベースにバッファＢｕｆｆ２の出力電圧を受け入れ、カレントミラー入力側トランジスタに電流を供給するトランジスタとして、トランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３の３つを有している。なお、バッファＢｕｆｆ１，２には基準電圧ＶＲＥＦが供給されている。
【００２２】
そして、トランジスタＴｒ２１のエミッタは抵抗、コレクタベース間が接続された定電流入力側トランジスタＱ０１、抵抗、スイッチＳＷ０１を介しグランドに接続され、定電流入力側トランジスタＱ０１のベースには、ＬＳＢから３ビット分の定電流トランジスタＱ１，Ｑ２，Ｑ３のベースが接続されている。すなわち、定電流入力側トランジスタＱ０１は、３つの定電流トランジスタＱ１，Ｑ２，Ｑ３とのみカレントミラー接続されている。
【００２３】
また、トランジスタＴｒ２２のエミッタは抵抗、コレクタベース間が接続された定電流入力側トランジスタＱ０２、抵抗、スイッチＳＷ０２を介しグランドに接続され、定電流入力側トランジスタＱ０２のベースには、４ビット目から６ビット目までの３ビット分の定電流トランジスタＱ４，Ｑ５，Ｑ６のベースが接続されている。
【００２４】
さらに、トランジスタＴｒ２３のエミッタは抵抗、コレクタベース間が接続された定電流入力側トランジスタＱ０３、抵抗、スイッチＳＷ０３を介しグランドに接続され、定電流入力側トランジスタＱ０３のベースには、７ビット目から９ビット目（ＭＳＢ））までの３ビット分の定電流トランジスタＱ７，Ｑ８，Ｑ９のベースが接続されている。
【００２５】
このように、本実施形態においては、９ビット分の入力デジタル信号に応じてオンオフされる直列接続回路を３ビットずつ分け、それぞれ別の定電流入力側トランジスタとカレントミラー接続している。
【００２６】
また、各ビットに電圧Ｖ０を供給するトランジスタとして、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３の３つのトランジスタを設け、これらトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３のエミッタ側をそれぞれ３ビット分の直列接続回路の電源として利用している。
【００２７】
このような回路において、ＳＷ０１，ＳＷ０２，ＳＷ０３のゲートにＨの信号（入力端１０）を供給することで、定電流入力側トランジスタＱ０１，Ｑ０２，Ｑ０３に定電流が流れ、回路が動作状態となる。
【００２８】
この状態で、入力デジタル信号の各ビットの信号（入力端１１〜１９）により、スイッチＳＷ１〜ＳＷ９のぞれぞれがオンオフされる。そこで、このオンオフ状態に応じて、ＭＳＢの直列接続回路の抵抗２Ｒの下側電圧が変化し、ここの電圧に応じてアナログ出力（出力端２０）が得られる。
【００２９】
ここで、ＬＳＢのスイッチＳＷ１のオンオフによる出力電圧の変化（分解能）を１とすると、ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９は、それぞれ２，４，８，１６，３２，６４，１２８，２５６倍の分解能を持っている。これによって、Ａ／Ｄ変換が行われる。
【００３０】
ここで、この回路において、入力デジタル信号を１１１１１１１１１から０００００００００まで、１００μｓｅｃで１ずつ減少させる実験を行った。図２が、この実験におけるアナログ出力（出力端２０）の変化を示す図である。このように、出力電圧は、入力デジタル信号の減少に伴い、徐々に減少していく。
【００３１】
図３は、時間軸を狭い範囲とした拡大図である。これからも、正しいＡ／Ｄ変換が行われていることがわかる。さらに、図４は、ＬＳＢのスイッチＳＷ１のみをオンオフした場合の出力電圧の変化を示している。このように、スイッチＳＷ１のオンオフに従って、出力電圧Ｈ，Ｌを繰り返している。
【００３２】
比較例として、図５に示す回路において同様の実験を行った。図６は、図２に対応するものであり、出力電圧がなめらかに減少せず、小さな範囲では乱れていることがわかる。図７は、拡大図であり、その乱れがより明確になっている。図８は、ＬＳＢのスイッチＳＷ１のみオンオフを繰り返した図であり、これよりＬＳＢのオンにより出力電圧が減少し、オフによって出力電圧が増加し、ＳＷ１のオンオフの出力電圧に対する影響が逆転していることがわかる。
【００３３】
この実験により、本実施形態の回路により、Ａ／Ｄ変換の精度を十分高いものに改善できることがわかる。特に、本実施形態では、定電流入力側トランジスタとしてトランジスタＱ０１，Ｑ０２，Ｑ０３の３つを設けた。そこで、各定電流入力側トランジスタＱ０１，Ｑ０２，Ｑ０３とカレントミラー接続される定電流トランジスタは３つである。そこで、これら定電流トランジスタにおいて、他のスイッチＳＷのオンオフに拘わらず一定の電流を流すことができる。一方、従来例では、１つの定電流入力側トランジスタＱ０に対し、９つの定電流トランジスタＱ１〜Ｑ９がカレントミラー接続されている。従って、他のビットのスイッチのオンオフの影響で、ベース電流が変わり、定電流トランジスタに流れる定電流が変動するものと思われる。ＬＳＢのＳＷ１に流れる定電流も、ＭＳＢのＳＷ９に流れる定電流も同一である。一方、その分解能は２５６倍である。そこで、ＬＳＢのＳＷ１のオンによって、ＭＳＢの定電流トランジスタＱ９に流れる定電流が１／２５６以上減少すれば、出力電圧への影響は逆転することになる。従来例では、このような減少が起こっており、本実施形態において、このような減少の発生が防止できたものと推察される。
【００３４】
さらに、本実施形態では、各ビットの直列接続回路の上側電圧であるＶ０についてもトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３の３つを設けることで、安定させた。すなわち、各トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３から供給する最大電流量を各ビットの定電流の３倍に限定することで、電圧Ｖ０の変化を防止して、各ビットのオンオフによる電圧Ｖ０への影響を防止して、精度の高いＤ／Ａ変換を達成している。
【００３５】
また、本実施形態では、Ｒ−２Ｒ形の構成としたため、電流加算形のＤ／Ａ変換回路より回路規模を小さくできる。また、利用する抵抗の抵抗値の幅を小さくできるため、電流加算形のような抵抗値についての精度の高さが不要となる。
【００３６】
図９は、スイッチＳＷ０１〜ＳＷ０３、ＳＷ１〜ＳＷ９にバイポーラトランジスタを採用した構成例を示している。この構成によっても図１と同様の作用効果が得られる。
【００３７】
【発明の効果】
以上説明したように、定電流入力側トランジスタを複数設け、それぞれにカレントミラー接続される定電流トランジスタの数を限定する。これによって、他のビットの直列接続回路のオンオフによる自己のビットの定電流への影響を少なくできる。そこで、各ビットの定電流トランジスタに流れる定電流を安定したものにでき、多ビットの入力デジタル信号に対しても精度の高いＡ／Ｄ変換が行える。
【００３８】
また、前記各ブロックの直列接続回路が接続される電源をそれぞれ別のトランジスタを介し供給することで、他のビットの直列回路のオンオフによる電源電圧への影響を少なくできる。さらに、前記各ブロックの直列接続回路を３以下とすることで安定Ａ／Ｄ変換が行える。
【図面の簡単な説明】
【図１】  実施形態の構成を示す図である。
【図２】  入力デジタル信号１１１１１１１１１から０００００００００へ順次減少したときの出力電圧を示す図である。
【図３】  図２の一部拡大図である。
【図４】  ＬＳＢのみオンオフしたときの出力電圧を示す図である。
【図５】  従来例の構成を示す図である。
【図６】  従来例において、入力デジタル信号１１１１１１１１１から０００００００００へ順次減少したときの出力電圧を示す図である。
【図７】  図６の一部拡大図である。
【図８】  従来例において、ＬＳＢのみオンオフしたときの出力電圧を示す図である。
【図９】  実施形態の変形例を示す図である。
【符号の説明】
Ｔｒ１１，Ｔｒ１２，Ｔｒ１３  トランジスタ、Ｑ０１，Ｑ０２，Ｑ０３  定電流入力側トランジスタ、Ｑ１〜Ｑ９  定電流トランジスタ、ＳＷ１〜ＳＷ９  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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