(57)【特許請求の範囲】
【請求項１】
複数のピクセルが行列状に配置されたピクセルアレイと、前記ピクセルアレイ内の前記ピクセルから信号を読み出して画素データを行単位で出力するデータ読出回路とからなる個体撮像部と、
前記個体撮像部におけるピクセルの行数よりも少ない数の複数のプロセッサを含み、前記個体撮像部に隣接して配置され、前記個々のプロセッサは同一の機能を有する複数のプロセッシングエレメントからなり、個々のプロセッサは前記個体撮像部から読み出される画素データ及び制御信号を受け、個々のプロセッサ内の複数のプロセッシングエレメントは前記各制御信号に従い前記画素データを用いたデータ処理を並列的に行う信号処理部と、
互いに異なる前記プロセッサに属する複数のプロセッシングエレメントに並列に接続された複数の第１データ転送線とを具備し、
前記個体撮像部と前記信号処理部とが１つの半導体基板に集積化されていることを特徴とする画像入力システム。
【請求項２】
前記データ読出回路が前記ピクセルアレイ内の１行に設けられた前記ピクセルの数と同数のアナログ・デジタル変換器からなることを特徴とする請求項１記載の画像入力システム。
【請求項３】
前記制御信号を発生し、前記複数のプロセッサに与えるコントローラをさらに有することを特徴とする請求項１記載の画像入力システム。
【請求項４】
前記複数のプロセッサは、前記コントローラで発生された同じ制御信号をそれぞれ受けることを特徴とする請求項３記載の画像入力システム。
【請求項５】
前記複数のプロセッサは、前記コントローラで発生された互いに異なる制御信号をそれぞれ受けることを特徴とする請求項３記載の画像入力システム。
【請求項６】
前記複数の第１データ転送線に接続され、これら複数の第１データ転送線に対してデータを入力するためのデータ入力回路と、
前記複数の第１データ転送線に接続され、これら複数の第１データ転送線に転送されるデータを外部に出力するためのデータ出力回路をさらに有することを特徴とする請求項１記載の画像入力システム。
【請求項７】
前記個々のプロセッサ内の前記プロセッシングエレメントの数が複数のプロセッサで同じであることを特徴とする請求項１記載の画像入力システム。
【請求項８】
前記個々のプロセッサ内の前記プロセッシングエレメントの数が全てのプロセッサで同じであり、かつ前記ピクセルアレイの単位画素の列の数と同じであることを特徴とする請求項１記載の画像入力システム。
【請求項９】
前記プロセッサ内の前記プロセッシングエレメントの数がプロセッサによって異なり、一つのプロセッサ内の前記プロセッシングエレメントの数が他のプロセッサ内の前記プロセッシングエレメントの数の整数倍であることを特徴とする請求項１記載の画像入力システム。
【請求項１０】
前記複数の第１データ転送線は前記個体撮像部に接続され、前記個体撮像部のデータ読出回路からは前記ピクセルアレイの画素データが１行単位で出力され、この出力された１行分の画素データが前記複数の第１データ転送線を介して少なくとも１つの前記プロセッサに与えられ、
前記複数の第１データ転送線を介して前記複数のプロセッサ相互間でデータの授受が行われることを特徴とする請求項１記載の画像入力システム。
【請求項１１】
前記複数のプロセッサは互いに隣接して配置され、前記複数のプロセッサ全体では前記複数のプロセッシングエレメントが行列方向に二次元的に配置されており、
各プロセッサ内の複数のプロセッシングエレメントそれぞれの行方向配列幅と列方向配列幅とが各プロセッシングエレメントで実質上同じであり、
それぞれのプロセッシングエレメントの列方向における配列幅は、前記ピクセルアレイにおける単位画素の列方向における配列幅と実質的に等しいかもしくはその整数倍にされており、
前記各プロセッサ内のプロセッシングエレメントの数は前記ピクセルアレイの１行に配置された単位画素の数と同じかもしくはその整数分の一であり、
同じプロセッサ内の複数のプロセッシングエレメントには同一の前記制御信号が入力されることを特徴とする請求項１０記載の画像入力システム。
【請求項１２】
前記複数の各プロセッサそれぞれにおいて前記複数のプロセッシングエレメントは１行複数列に配置され、前記複数のプロセッシングエレメント相互間でデータの転送を行うための第２データ転送線がさらに設けられていることを特徴とする請求項１０記載の画像入力システム。
【請求項１３】
前記複数の各プロセッサそれぞれにおいて前記複数のプロセッシングエレメントは２行複数列に配置され、同じ行にあって隣接する２つのプロセッシングエレメント相互間でデータの転送を行うための第３データ転送線と、
異なる行にあって隣接する２つのプロセッシングエレメント相互間でデータの転送を行うための第４データ転送線とをさらに有することを特徴とする請求項１０記載の画像入力システム。
【請求項１４】
前記複数の第１データ転送線のそれぞれが１ビットのデータを転送する１本の配線であることを特徴とする請求項１記載の画像入力システム。
【請求項１５】
前記第２データ転送線がそれぞれ１ビットのデータを転送する２本の配線からなることを特徴とする請求項１３記載の画像入力システム。
【請求項１６】
前記第３データ転送線及び前記第４データ転送線がそれぞれ１ビットのデータを転送する２本の配線からなることを特徴とする請求項１３記載の画像入力システム。
【請求項１７】
前記複数の各プロセッシングエレメントのそれぞれは、
データを格納するメモリー回路と、
前記メモリー部から読み出されるデータを少なくとも受けて演算を行う演算部と、
前記メモリー部及び演算部と前記複数のデータ転送線のうちの一つとの間に接続され、前記メモリー部及び演算部と前記複数のデータ転送線のうちの一つとの間でデータの授受を行うデータ入出力部とを有して構成され、
上記データ入出力部は、
データ入出力回路と、
このデータ入出力回路に入力ノードが接続され、前記一つのデータ転送線に出力ノードが接続された出力回路と、
一端及び他端を有し前記データ入出力回路に一端が接続され、前記一つのデータ転送線に他端が接続されたデータ取り込み用のスイッチ回路とを含むデータ入出力部とを有し、
前記複数の第１のデータ転送線のうちの一つに接続された一つの前記プロセッシングエレメント内の前記出力回路が、対応する前記データ入出力回路から出力されるデータを前記一つのデータ転送線に出力し、前記複数の第１のデータ転送線のうちの一つに接続された二つ以上の前記プロセッシングエレメント内の前記各スイッチ回路が、前記一つのデータ転送線におけるデータをそれぞれ対応する前記データ入出力回路に入力することを特徴とする請求項１記載の画像入力システム。
【請求項１８】
前記出力回路は、出力が論理０状態または論理１状態あるいは高インピーダンス状態のいずれか１つを取る３値出力回路であり、
前記複数のデータ転送線のそれぞれが１ビットのデータを転送する１本の配線からなり、
前記複数の各データ転送線に接続された前記複数のプロセッシングエレメントのうち１つのプロセッシングエレメント内の前記出力回路はそのデータ転送線に対して論理０または論理１のデータを出力し同時に同じデータ転送線に接続された前記複数のプロセッシングエレメントのうち残りのプロセッシングエレメント内の前記出力回路は出力が高インピーダンス状態となり、かつ同じデータ転送線に接続された前記残りのプロセッシングエレメントのうち１つあるいは２つ以上のプロセッシングエレメント内のスイッチ回路が同時にデータ転送線上のデータを取り込むことを特徴とする請求項１７記載の画像入力システム。
【請求項１９】
前記複数の各プロセッシングエレメントのそれぞれは、
第１、第２のブロックに分割されたランダムアクセス型のメモリー回路と、
上記メモリー回路の第１のブロックに設けられ、第１のブロックからデータを読み出し、第１のブロックに対してデータを書き込む第１の信号入出力回路と、
第２のブロックに設けられ、第２のブロックからデータを読み出し、第２のブロックに対してデータを書き込む第２の信号入出力回路と、
他のプロセッシングエレメントから転送されるデータを上記演算器に与えるための第１のデータ転送経路と、
上記第１、第２の信号入出力回路からの出力及び上記第１のデータ転送経路で転送される他のプロセッシングエレメントからのデータを受けて演算を行う演算器と、
上記演算結果を前記第１、第２の信号入出力回路に与える第２のデータ転送経路と、
上記演算器における演算結果を他のプロセッシングエレメントに転送するための第３のデータ転送経路とを含み、
前記第１、第２のブロックは、データの読み出し、書き込みサイクルの位相がずれて動作することを特徴とする請求項１記載の画像入力システム。
【請求項２０】
前記第１、第２のブロックは、データの読み出し、書き込みサイクルの位相が半サイクルずれて動作することを特徴とする請求項１９記載の画像入力システム。
【請求項２１】
前記第１、第２のブロックからはデータが１ビットずつ読み出され、前記演算器は１ビット毎に順次演算を行い、前記第１、第２のブロックのいずれか一方には演算結果の奇数番目のデータビットが格納され、他方には演算結果の偶数番目のデータビットが格納されることを特徴とする請求項１９記載の画像入力システム。
【請求項２２】
前記各プロセッシングエレメントはそれぞれ、
第１、第２のブロックに分割されたランダムアクセス型のメモリー回路と、
前記メモリー回路の第１のブロックに設けられ、前記第１のブロックからデータを読み出し、第１のブロックに対してデータを書き込む第１の信号入出力回路と、
前記メモリー回路の第２のブロックに設けられ、前記第２のブロックからデータを読み出し、第２のブロックに対してデータを書き込む第２の信号入出力回路と、
少なくとも上記第１、第２の信号入出力回路からの出力データを受けて演算を行う演算器と、
前記演算結果を受けて前記第１及び又は第２の信号入出力回路に与える第１のデータ転送経路と、
前記演算器における演算結果をうけて同じプロセッサ内の他のプロセッシングエレメントに転送し、同じプロセッサ内の他のプロセッシングエレメントからのデータを受けて前記演算器に転送するための第２のデータ転送経路と、
前記第１のデータ転送経路と前記複数の第１のデータ転送線のうちの一つとの間に接続され、前記第１のデータ転送経路におけるデータを受けて前記一つの第１のデータ転送線に出力するデータ出力回路と、
前記複数の第１のデータ転送線のうちの一つと前記第１のデータ転送経路との間に接続され、前記一つの第１のデータ転送線で転送されるデータを受けて前記第１のデータ転送経路に出力するスイッチ回路とを含み、
前記複数の第１のデータ転送線のうちの一つに接続された複数の前記データ出力回路のうちの一つが、対応する前記第１のデータ転送経路におけるデータを前記第１のデータ転送線に出力し、前記複数の第１のデータ転送線のうちの一つに接続された複数の前記スイッチ回路のうちの二つ以上が、前記第１のデータ転送線におけるデータをそれぞれ対応する前記第１のデータ転送経路に出力することを特徴とする請求項１記載の画像入力システム。
【請求項２３】
前記第１、第２のブロックは、データの読み出し、書き込みサイクルの位相が半サイクルずれて動作することを特徴とする請求項２２記載の画像入力システム。
【請求項２４】
前記第１、第２のブロックからはデータが１ビットずつ読み出され、前記演算器は１ビット毎に順次演算を行い、前記第１、第２のブロックのいずれか一方には演算結果の奇数番目のデータビットが格納され、他方には演算結果の偶数番目のデータビットが格納されることを特徴とする請求項２２記載の画像入力システム。
【請求項２５】
前記各プロセッシングエレメントはそれぞれ、
データを格納するメモリー部と、
上記メモリー部から読み出されるデータを少なくとも受けて演算を行う演算部と、
前記メモリー部及び演算部と前記複数のデータ転送線のうちの一つとの間に接続され、前記メモリー部及び演算部と前記複数のデータ転送線のうちの一つとの間でデータの授受を行うデータ入出力部とを有し、
上記データ入出力部は、
データ入出力回路と、
このデータ入出力回路に入力ノードが接続され、前記一つのデータ転送線に出力ノードが接続された出力回路と、
一端及び他端を有し前記データ入出力回路に一端が接続され、前記一つのデータ転送線に他端が接続されたデータ取り込み用のスイッチ回路とを含むデータ入出力部とを有し、
前記複数の第１のデータ転送線のうちの一つに接続された一つの前記プロセッシングエレメント内の前記出力回路が、対応する前記データ入出力回路から出力されるデータを前記一つのデータ転送線に出力し、前記複数の第１のデータ転送線のうちの一つに接続された二つ以上の前記プロセッシングエレメント内の前記各スイッチ回路が、前記一つのデータ転送線におけるデータをそれぞれ対応する前記データ入出力回路に入力することを特徴とする請求項１記載の画像入力システム。
【請求項２６】
複数のピクセルが行列状に配置されたピクセルアレイと、前記ピクセルアレイ内の前記ピクセルから信号を読み出して画素データを行単位で出力するデータ読出回路とからなる個体撮像部と、
前記個体撮像部におけるピクセルの行数よりも少ない数の複数のプロセッサを含み、前記個体撮像部に隣接して配置され、前記個々のプロセッサは同一の機能を有する複数のプロセッシングエレメントからなり、個々のプロセッサは前記個体撮像部から読み出される画素データ及び制御信号を受け、個々のプロセッサ内の複数のプロセッシングエレメントは前記各制御信号に従い前記画素データを用いたデータ処理を並列的に行う信号処理部と、
互いに異なる前記プロセッサに属する複数のプロセッシングエレメントに並列に接続された複数の第１データ転送線とからなり、前記個体撮像部と前記信号処理部とが１つの半導体基板に集積化されている画像入力システムにおいて、
前記データ読出回路から前記ピクセルアレイの画素データを１行単位で順次出力させ、
前記データ読出回路から出力された画素データを前記複数の第１データ転送線を介して前記複数のプロセッサのうち互い異なるプロセッサに与え、
前記画素データを受けた前記各プロセッサ内の複数のプロセッシングエレメントで前記制御信号に従い前記画素データを用いたデータ処理を並列的に行い、
前記データ処理による処理結果のデータを前記複数の第１データ転送線を介して他の一つ以上のプロセッサに与えるようにしたことを特徴とする画像入力システムの動作方法。
【請求項２７】
前記データ読出回路から前記ピクセルアレイの画素データを１行単位で出力させる際に、前記ピクセルアレイの第ｉ行目、第（ｉ＋１）行目、第（ｉ＋２）行目、…（ｉは任意の正の整数）の順で順次行い、
前記同一の第１データ転送線に接続されている複数のプロセッシングエレメントは、それぞれ前記ピクセルアレイの異なる行に属するピクセルからの画素データを受け取り、それぞれの画素データに対してデータ処理を開始し、
前記ピクセルアレイの第ｉ行目の画素データのデータ処理を行うプロセッサ内の任意のプロセッシングエレメントにおける処理結果のデータが、前記第１データ転送線を介して、前記ピクセルアレイの第ｉ行目以降の任意の行の画素データのデータ処理を行う他のプロセッサ内のプロセッシングエレメントに転送するようにしたことを特徴とする請求項２６記載の画像入力システムの動作方法。
【請求項２８】
複数のピクセルが行列状に配置されたピクセルアレイと、前記ピクセルアレイ内の前記ピクセルから信号を読み出して画素データを行単位で出力するデータ読出回路とからなる個体撮像部と、
前記個体撮像部におけるピクセルの行数よりも少ない数の複数のプロセッサを含み、前記個体撮像部に隣接して配置され、前記個々のプロセッサは同一の機能を有する複数のプロセッシングエレメントからなり、個々のプロセッサは前記個体撮像部から読み出される画素データ及び制御信号を受け、個々のプロセッサ内の複数のプロセッシングエレメントは前記各制御信号に従い前記画素データを用いたデータ処理を並列的に行う信号処理部と、
互いに異なる前記プロセッサに属する複数のプロセッシングエレメントに並列に接続された複数の第１データ転送線とからなり、前記個体撮像部と前記信号処理部とが１つの半導体基板に集積化されている画像入力システムにおいて、
前記データ読出回路から前記ピクセルアレイの画素データを１行単位で順次出力させ、
前記データ読出回路から出力される前記ピクセルアレイの各１行分の画素データを前記複数の第１データ転送線を介して前記複数のプロセッサのうち第１のプロセッサに順次与え、
前記ピクセルアレイの各１行分の画素データを受けた前記第１のプロセッサ内の複数のプロセッシングエレメントで前記制御信号に従い前記画素データを用いたデータ処理を並列的に行い、
前記第１のプロセッサにおけるデータ処理による処理結果のデータを前記複数の第１データ転送線を介して前記第１のプロセッサとは異なる第２のプロセッサに順次与え、
前記第１のプロセッサにおけるデータ処理による処理結果のデータを受けた前記第２のプロセッサ内の複数のプロセッシングエレメントで前記制御信号に従い前記データを用いたデータ処理を並列的に行うようにしたことを特徴とする画像入力システムの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型個体撮像デバイスを含むワンチップ化された画像信号の画像入力システム及び画像入力システムの動作方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳ型個体撮像デバイスが種々の画像入力デバイスとして使用されるようになった。その中でも特に、ＣＭＯＳ製造技術により作られるＣＭＯＳ型撮像エレメントと呼ばれるタイプの撮像エレメントが広く使われるようになっている。撮像エレメント以外の他の大部分の集積回路エレメントもＣＭＯＳ型撮像デバイスと同様のＣＭＯＳ製造技術により作られる。このため、ＣＭＯＳ型撮像デバイスチップでは単に撮像エレメントだけではなく、その他の集積回路エレメント、特にデジタル信号処理回路やメモリーエレメントを同じチップ上に集積化することが可能である。近年、画像入力デバイスにおいても、小型で消費電力が少ないものが求められるようになってきている。
【０００３】
図１は、このような要望に応じて作られた従来の画像入力チップの一構成例を示している。画像入力チップ１０は画像入力部１１と信号処理部１２とからなる。
【０００４】
画像入力部１１は、入射光を電気信号（アナログ信号）に変換する例えばＣＭＯＳ型光電変換エレメントからなる複数のピクセル１３が行列状に配置されたピクセルアレイ１４と、これら複数のピクセル１３で変換されたアナログ信号をデジタル信号に変換して出力する複数のアナログ・デジタル変換器１５とを含んで構成されている。
【０００５】
信号処理部１２は、上記アナログ・デジタル変換器１５の一つに対して一つづつ設けられ、複数のアナログ・デジタル変換器１５から出力されるデジタル信号を用いて信号処理を行う複数のプロセッシングエレメント（以下、ＰＥと称する）１６と、これらＰＥ１６で処理された結果をチップ外部に出力するための信号出力回路１７とを含んで構成されている。なお、信号処理部１２内の各ＰＥ１６では、コントローラ１８で発生されるインストラクションに従って信号処理が行われる。
【０００６】
ここで、ピクセルアレイ１４内の各ピクセル１３で変換されたアナログ信号が１行単位で順次複数のアナログ・デジタル変換器１５によってデジタル信号に変換され、信号処理部１２に送られる。信号処理部１２では複数のＰＥ１６により、コントローラ１８で発生されるインストラクションに従って信号処理が並列的に行われる。処理された信号は信号出力回路１７からチップ外部に出力される。
【０００７】
このように図１の画像入力チップでは、画像入力部と信号処理部とが同一チップ上に形成されているので、画像入力チップとは別の信号処理チップで信号処理を行う場合と比べ、システムサイズが小さくなり、安価な画像入力システムが実現できる。
【０００８】
また、画像入力チップと信号処理チップとを分けた画像入力システムでは、画像入力チップから信号処理チップに信号を伝達する際に、配線に付いている比較的大きな負荷容量を駆動する必要があり、そのために消費電力が大きくなっていた。しかし、図１のようなチップでは、チップ間の信号伝達のために電力を消費する必要がないため、低消費電力の画像入力システムが実現できる。
【０００９】
【発明が解決しようとする課題】
しかし、図１の従来例では以下のような問題点がある。すなわち、複数のＰＥ１６がピクセルアレイ１４の各列毎に配置されると、ピクセル１３の列方向の幅は例えば数μｍ程度と小さいため、そこに配置できるＰＥ１６の回路規模、信号処理能力が限られたものとなり、信号処理速度が早くできない。一般に、画像処理では扱うデータ量が多いため、信号処理速度が遅いと実用上大きな問題となり、画像入力デバイスとして使える用途が限られてしまう。
【００１１】
この発明の目的は、画像データを高速に処理することができ、しかも低消費電力の画像入力システム及び画像入力システムの動作方法を提供することである。
【００１３】
【課題を解決するための手段】
この発明の画像入力システムは、複数のピクセルが行列状に配置されたピクセルアレイと、前記ピクセルアレイ内の前記ピクセルから信号を読み出して画素データを行単位で出力するデータ読出回路とからなる個体撮像部と、前記個体撮像部におけるピクセルの行数よりも少ない数の複数のプロセッサを含み、前記個体撮像部に隣接して配置され、前記個々のプロセッサは同一の機能を有する複数のプロセッシングエレメントからなり、個々のプロセッサは前記個体撮像部から読み出される画素データ及び制御信号を受け、個々のプロセッサ内の複数のプロセッシングエレメントは前記各制御信号に従い前記画素データを用いたデータ処理を並列的に行う信号処理部と、互いに異なる前記プロセッサに属する複数のプロセッシングエレメントに並列に接続された複数の第１データ転送線とを具備し、前記個体撮像部と前記信号処理部とが１つの半導体基板に集積化されている。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。なお、この説明において、全図に渡り共通部分には共通の参照符号を用いることで、重複説明は避けることにする。
【００１５】
図２は、この発明の第１の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。この画像入力チップ２０は、図３（Ａ）に示すように、全体が１つの半導体基板ＳＳ上に集積されており、画像入力部２１と、これに隣接して設けられた信号処理部２２とを含んで構成されている。
【００１６】
画像入力部２１は、入射光を電気信号（アナログ信号）に変換する例えばＣＭＯＳ型光電変換エレメントからなる複数のピクセル２３が行列状（本列では８行１０列）に配置されたピクセルアレイ２４と、このピクセルアレイ２４の１行に配列されている数（列数）と同数（本例では１０個）のアナログ・デジタル変換器２５からなり複数のピクセル２３で変換されたアナログ信号をデジタル信号（画素データ）に変換して出力するデータ読出回路２６とを含んで構成されている。
【００１７】
信号処理部２２は、複数の信号処理装置（プロセッサ）、本例では４個の信号処理装置２７−１〜２７−４を含んで構成されている。これら４個の信号処理装置２７−１〜２７−４のそれぞれは、上記データ読出回路２６内に設けられているアナログ・デジタル変換器２５の一つに対してそれぞれ一つずつ設けられた複数（本例では１０個）のプロセッシングエレメント（ＰＥ）２８を含んでいる。各信号処理装置２７−１〜２７−４のそれぞれに設けられた複数のＰＥ２８は、同じ信号処理装置内では同一のデータ処理機能を有しており、さらに各信号処理装置内の複数のＰＥ２８は、入力される制御信号（インストラクション）に従って並列的に信号処理を行う。
【００１８】
また、上記４個の信号処理装置２７−１〜２７−４は複数の配線２９によって相互に接続されている。この複数の配線２９はデータ読出回路２６にも接続されている。
【００１９】
このような構成において、入射光が画像入力部２１の各ピクセル２３で電気信号（アナログ信号）に変換され、この変換されたアナログ信号がデータ読出回路２６でピクセルアレイ２４の第１行目、第２行目、第３行目、…の順で１行単位で順次アナログ・デジタル変換される。データ読出回路２６で変換されたデジタル信号は複数の配線２９のそれぞれを介して信号処理部２２に順次入力される。信号処理部２２では、４個の信号処理装置２７−１〜２７−４で分担して信号処理が行われる。その際、信号処理装置２７−１〜２７−４相互間のデータ転送は、複数の配線２９を介して行われる。
【００２０】
このように上記実施の形態によれば、信号処理部２２には複数（本例では４個）の信号処理装置２７−１〜２７−４が設けられており、これら複数の信号処理装置によって画素データの処理が分担して行われるので、データ処理速度を早くすることができる。
【００２１】
しかも、画像入力部２１と信号処理部２２とが同一の画像入力チップ２０内に形成されており、両者間を接続する複数の配線２９も同じチップ内に設けられている。このため、これら複数の配線２９それぞれにおける負荷容量が小さくなり、これらの配線を駆動する際に要する電力を少なくすることができるので、消費電力も少なくすることができる。
【００２２】
図４は上記第１の実施の形態における複数の配線２９を具体化して示したものである。この例では、上記複数の配線２９のそれぞれは、上記４個の信号処理装置２７−１〜２７−４のうち互いに異なる信号処理装置に属する各４個のＰＥ２８の相互間およびデータ読出回路２６内の複数のアナログ・デジタル変換器２５のうち対応するものとを接続するように設けられている。
【００２３】
図５は上記第１の実施の形態における複数の配線２９の他の具体例を示したものである。この例では、上記複数の配線２９のそれぞれは信号処理部２２内において列方向に延長するように設けられており、４個の信号処理装置２７−１〜２７−４の内の各ＰＥ２８はそれぞれの近傍で対応する配線２９に接続されている。
【００２４】
なお、図５では、複数の配線２９に信号出力回路３０が接続されている。この信号出力回路３０は、信号処理部２２で処理された信号をチップ外部に出力する。なお、この信号出力回路３０は、先の図２、図４のものにも設けてよい。この信号出力回路３０は、例えばマルチプレクサ、シフトレジスタによって構成することができる。
【００２５】
図６はこの発明の第２の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００２６】
この実施の形態では、信号処理部２２内の４個の信号処理装置２７−１〜２７−４ではそれぞれ複数のＰＥ２８が行方向に一次元的に配置されており、かつそれぞれのＰＥ２８の列方向における配列幅は、ピクセルアレイ２４のピクセル２３の列方向における配列幅と実質的に等しく、かつ全ての信号処理装置２７−１〜２７−４のＰＥ２８の列方向における配列幅が実質的に等しくされている。
【００２７】
このようにすることで、信号処理部２２内にＰＥ２８を高密度で配置することができる。
【００２８】
図７はこの発明の第３の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００２９】
この実施の形態では、信号処理部２２には２個の信号処理装置２７−１、２７−２が設けられている。これら各信号処理装置ではそれぞれ複数（本例では８個）のＰＥ２８Ａが２行複数列に二次元的に配置されている。従って、各信号処理装置におけるＰＥ２８Ａの列数はピクセルアレイ２４のピクセル２３の列数の半分であり、それぞれのＰＥ２８Ａの列方向における配列幅は、ピクセルアレイ２４のピクセル２３の列方向における配列幅の２倍になっている。
【００３０】
また、各ＰＥ２８は、図６の場合と同様に、信号処理部２２内において列方向に延長するように設けられた複数の配線２９のうち、ピクセルアレイ２４の列に対応した配線２９に接続されている。
【００３１】
このようにして複数のＰＥ２８Ａを配置することで、各ＰＥ２８内の回路をピクセルアレイ２４のピクセル２３の列方向における配列幅ピッチよりも広いピッチ内に形成することができ、回路レイアウト上の制限を少なくすることができる。
【００３２】
図８はこの発明の第４の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００３３】
この実施の形態では、信号処理部２２には複数（本例では３個）の信号処理装置２７−１〜２７−３が設けられている。そのうちの１個の信号処理装置２７−１では、図７に示す場合と同様に複数（本例では８個）のＰＥ２８Ａが２行複数列に二次元的に配置され、ＰＥ２８Ａの列数はピクセルアレイ２４のピクセル２３の列数の半分にされている。従って、信号処理装置２７−１におけるそれぞれのＰＥ２８Ａの列方向における配列幅は、実質的にピクセルアレイ２４のピクセル２３の列方向における配列幅の２倍になっている。一方、残り２個の信号処理装置２７−２、２７−３ではそれぞれ、図５や図６に示す場合と同様に複数（本例では８個）のＰＥ２８が行方向に一次元的に配置されており、それぞれのＰＥ２８の列方向における配列幅は、ピクセルアレイ２４のピクセル２３の列方向における配列幅と実質的に等しく、かつ両信号処理装置２７−２、２７−３内の全てのＰＥ２８の列方向における配列幅は実質的に等しくされている。
【００３４】
このように、異なる信号処理装置でＰＥの列方向の配列幅を変えることで、信号処理部２２における回路の自由度が増す。
【００３５】
図９はこの発明の第５の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００３６】
この実施の形態では、信号処理部２２には複数（本例では４個）の信号処理装置２７−１〜２７−４が設けられており、これら４個の信号処理装置２７−１〜２７−４は複数の配線２９によって相互に接続されている上に、さらに各信号処理装置内にはそれぞれ、複数のＰＥ２８相互を接続するように行方向に延長された配線３１が設けられている。
【００３７】
これにより、同じ信号処理装置では、それぞれの配線３１を介して複数のＰＥ２８同士で信号の転送を行うができるようになり、ピクセルアレイ２４において異なる列に属していたピクセル２３に対応した画素データを使って信号処理を行うことができるようになる。
【００３８】
図１０は上記第５の実施の形態における複数の配線２９を具体化して示したものである。この例では、先の図４の場合と同様に、複数の配線２９のそれぞれは、４個の信号処理装置２７−１〜２７−４のうち互いに異なる信号処理装置に属する各４個のＰＥ２８の相互間およびデータ読出回路２６内の複数の各アナログ・デジタル変換器２５のうち対応するものとを接続するように設けられている。
【００３９】
図１１は上記第５の実施の形態における複数の配線２９の他の具体例を示したものである。この例では、先の図６の場合と同様に、複数の配線２９のそれぞれは信号処理部２２内において列方向に延長するように設けられており、各ＰＥ２８はそれぞれの近傍で対応する配線２９に接続されている。
【００４０】
なお、この図１１では、複数の配線２９は信号出力回路３０に接続されており、信号処理部２２で処理された結果が、この信号出力回路３０からチップ外部に出力される。なお、この信号出力回路３０は、先の図９、図１０のものにも設けてよい。
【００４１】
図１２はこの発明の第６の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００４２】
この実施の形態では、信号処理部２２には２個の信号処理装置２７−１、２７−２が設けられている。各信号処理装置では、先の図７に示す場合と同様に、それぞれ複数（本例では８個）のＰＥ２８Ａが２行複数列に二次元的に配置されており、ＰＥ２８の列数はピクセルアレイ２４のピクセル２３の列数の半分であり、それぞれのＰＥ２８の列方向における配列幅は、実質的にピクセルアレイ２４のピクセル２３の列方向における配列幅の２倍になっている。
【００４３】
そして、複数の配線２９が信号処理部２２内において列方向に延長するように設けられており、各ＰＥ２８Ａはそれぞれその近傍で対応する配線２９に接続されている。
【００４４】
さらに、信号処理装置２７−１、２７−２では、それぞれの信号処理装置内に設けられた複数のＰＥ２８Ａ同士でデータの転送を行うために、異なる行で同じ列にあるそれぞれ２個のＰＥ２８Ａ同士を接続する配線３２と、同じ行にあってそれぞれ隣接する２個のＰＥ２８同士を接続する配線３３とが設けられている。
【００４５】
これらの配線３２、３３により、各信号処理装置２７−１、２７−２内で２行複数列に配置されている複数のＰＥ２８同士が相互に接続され、同じ信号処理装置内の全てのＰＥ２８Ａ同士で相互に信号の転送を行うことができるようになる。
【００４６】
また、このようにすると、上記各２本の配線３２、３３のうち、少なくとも１本は配線長を短くすることができ、この配線を駆動する駆動回路の規模を小さくすることができるので、回路の占める面積や消費する電力を小さくすることができる。
【００４７】
図１３はこの発明の第７の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００４８】
この実施の形態では、先の図１１に示す第５の実施の形態の場合と同様に、信号処理部２２にはそれぞれ複数のＰＥ２８が１行複数列に配置された４個の信号処理装置２７−１〜２７−４が設けられている。また、複数の配線２９が信号処理部２２内において列方向に延長するように設けられており、各信号処理装置内の各ＰＥ２８はそれぞれの近傍で対応する配線２９に接続され、さらに各信号処理装置内では複数のＰＥ２８が各配線３１によって相互に接続されている。
【００４９】
また、この実施の形態では、複数の配線２９の経路の途中に、例えば本例では画像入力部２１と信号処理部２２との間に、信号入力回路３４が設けられている。この信号入力回路３４は、ピクセルアレイ２４の１行分のピクセル２３の数と同じビット数（本例では１０ビット）のシフトレジスタによって構成することができ、外部から入力される信号を複数の配線２９に並列的に出力する。
【００５０】
このような構成において、複数の配線２９に対し、画像入力部２１から、または信号入力回路３４から、あるいは４個の信号処理装置のいずれか１個から信号（data）を出力することができ、また、複数の配線２９からは４個の信号処理装置のいずれか１個もしくはそれ以上の信号処理装置に対して、さらには信号出力回路３０に対して、同時に信号を入力することができる。また、同じ信号処理装置に属する複数のＰＥ２８では配線３１を経由して相互に信号を転送することができる。
【００５１】
図１４はこの発明の第８の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００５２】
この実施の形態では、信号処理部２２には複数（本例では３個の）信号処理装置２７−１〜２７−３が設けられている。そして、信号処理装置２７−１内に設けられている複数のＰＥ２８Ａの構造、信号処理装置２７−２内に設けられている複数のＰＥ２８Ｂの構造、信号処理装置２７−３内に設けられている複数のＰＥ２８Ｃの構造は同じ信号処理装置内では同じであるが、異なる信号処理装置ではＰＥの構造が異なる。
【００５３】
このように信号処理の内容によって信号処理装置内に設けるＰＥの構造を適宜変えることによって、最も適した信号処理部２２とすることができる。
【００５４】
図１５はこの発明の第９の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示している。
【００５５】
この実施の形態では、信号処理部２２には複数（本例では３個の）信号処理装置２７−１〜２７−３が設けられている。そのうち、１個の信号処理装置２７−１では、ピクセルアレイ２４の１行分のピクセル２３の数の半数（本例では５個）のＰＥ２８Ａが１行複数列（本例では５列）に配置されている。ここで、この信号処理装置２７−１内の各ＰＥ２８Ａの列方向における配列幅は、実質的にピクセルアレイ２４の列方向のピクセル２３の配列幅の２倍となっている。
【００５６】
それ以外の信号処理装置２７−２、２７−３では、ピクセルアレイ２４の１行分のピクセル２３の数と同数の（本例では１０個）のＰＥ２８ＡまたはＰＥ２８Ｂが１行複数列に配置されている。従って、上記両信号処理装置２７−２、２７−３内の各ＰＥの列方向における配列幅は、ピクセルアレイ２４の列方向のピクセル２３の配列幅と実質的に同じである。
【００５７】
なお、この実施の形態では、信号処理装置２７−１にはピクセルアレイ２４の１行分のピクセル２３の数の半数しかＰＥが設けられていないが、各ＰＥ２８Ａにはそれぞれ隣接する２本づつの配線２９が接続されており、各２列のピクセル２３に対して１つのＰＥ２８Ａが共用される。
【００５８】
図１６は図１３に示した画像入力チップの動作方法の一例を示している。入射光が画像入力部２１の各ピクセル２３でアナログ信号に変換され、この変換されたアナログ信号がデータ読出回路２６でピクセルアレイ２４の第１行目、第２行目、第３行目、…の順に１行単位で順次アナログ／デジタル変換される。データ読出回路２６で変換されたデジタル信号は複数の配線２９のそれぞれを介して信号処理部２２に順次出力される。信号処理部２２では、４個の信号処理装置２７−１〜２７−４で分担して信号処理が行われるが、まずピクセルアレイ２４の第１行目の信号が信号処理装置２７−１に入力され、ここで複数のＰＥ２８によって並列的に信号処理が行われる。この信号処理装置２７−１によって処理された結果は、再び複数の配線２９のそれぞれを介して次の信号処理装置２７−２に入力され、ここで信号処理装置２７−２内の複数のＰＥ２８によって並列的に信号処理が行われる。以下、同様にして各信号処理装置で処理された結果は次の信号処理装置に送られて次の信号処理が行われ、全ての信号処理装置で処理が終わった結果が信号出力回路３０を経由してからチップ外部に出力される。
【００５９】
また、上記と同様にして、データ読出回路２６で変換されたピクセルアレイ２４の第２行目、第３行目、…の信号が信号処理装置２７−１から順に処理される。
【００６０】
図１７は図１３に示した画像入力チップの上記とは異なる動作方法の一例を示している。この例の場合にもデータ読出回路２６でピクセルアレイ２４の第１行目、第２行目、第３行目、…の順に１行単位で順次アナログ／デジタル変換され、データ読出回路２６で変換されたデジタル信号は複数の配線２９のそれぞれを介して信号処理部２２に順次出力される。そして、ピクセルアレイ２４の第１行目の信号は信号処理装置２７−１に入力され、第２行目の信号は信号処理装置２７−２に入力され、以下、同様にして第４行目までの信号が信号処理装置２７−４に入力され、第５行目以降の信号は再び信号処理装置２７−１〜２７−４に順次入力され、それぞれの信号処理装置で複数のＰＥ２８によって並列的に信号処理が行われる。また、各信号処理装置２７−１〜２７−４の処理結果は、それぞれ別の１つ以上の信号処理装置に入力され、それぞれの信号処理装置における信号処理の際に、他の信号処理装置で処理された結果を使用することができる。このように各信号処理装置は、データ読出回路２６から信号を受け取ると共に別の信号処理装置からの処理結果も受け取り、これらの信号を用いて処理を行い、全ての信号処理装置で処理が終わった結果が信号出力回路３０を経由してからチップ外部に出力される。
【００６１】
ところで、図１７を用いて説明した動作方法において、１つの信号処理装置における処理結果を別の信号処理装置に送る場合、１つの信号処理装置内の全てのＰＥ２８における処理結果を並列的に別の信号処理装置内の全てのＰＥ２８に送るようにしてもよい。
【００６２】
例えば、図１８に示す動作方法では、信号処理装置２７−１内の全ての複数のＰＥ２８における処理結果が信号処理装置２７−２及び２７−３内の全てのＰＥ２８に送られ、さらに、信号処理装置２７−２内の全てのＰＥ２８における処理結果が信号処理装置２７−３及び２７−４内の全てのＰＥ２８に送られる。
【００６３】
図１９は、図１７及び／または図１８に示した方法で画素データの信号処理を実際に行う場合の処理フローの一例を示している。なお、図１９において、ＰＥ１、ＰＥ２、ＰＥ３、ＰＥ４は信号処理装置２７−ｉ〜２７−（ｉ＋３）（ｉは任意の正の整数）内のそれぞれ対応する列位置のＰＥ２８を表している。デジタル信号に変換されたピクセルアレイ２４の第ｉ行目の信号が配線２９を介してＰＥ２、ＰＥ３、ＰＥ４に並列的に送られる。ＰＥ２を含む信号処理装置２７−（ｉ＋１）で、第ｉ−１行目、第ｉ行目、第ｉ＋１行目からなる３行分の信号（画素データ）Ｄ１、Ｄ２、Ｄ３が揃うと、この３行分の信号を用いて信号処理が行われる（タスク１）。この信号処理の際に、同じ信号処理装置２７−（ｉ＋１）内の他のＰＥから前記配線３１を介して信号を貰って処理してもよい。このタスク１は例えば色補間処理である。タスク１が終了すると、続いてＰＥ２で次の信号処理が行われる（タスク２）。このタスク２は例えば色補正処理である。タスク２が終了した時点で得られる途中結果は配線２９に出力される。信号処理装置２７−（ｉ＋２）及び２７−（ｉ＋３）は、信号処理装置２７−（ｉ＋１）におけるタスク２が終了した時点で得られる途中結果を必要としていれば、配線２９からこの信号をそれぞれ受け取る。
【００６４】
信号処理装置２７−（ｉ＋１）において３行分の途中結果が揃うと、この３行分の信号を用いて信号処理が行われる（タスク３）。このタスク３は例えばピクセルアレイ２４における３×３個のピクセルの領域における微分処理である。このタスク３の終了後、ＰＥ２で信号処理が行われる（タスク４）。このタスク４は例えば色空間変換である。
【００６５】
上記タスク１からタスク４が行われることでひとつのピクセルに関する信号処理が全て完了し、その結果が配線２９に出力される。このように画素データの信号処理は複数のＰＥにより時差的に順次行われる。
【００６６】
また、配線２９を用いて、複数の信号処理装置相互間で自由に信号のやり取りが行えるので、複数の信号処理装置を効率よく動作させることができ、結果として信号処理速度を早くすることができる。
【００６７】
図２０は、図１１に示すようにそれぞれ複数のＰＥ２８が１行複数列に配置された４個の信号処理装置２７−１〜２７−４を有する信号処理部２２に対して、前記制御信号（インストラクション）を入力する場合の具体例を示している。ここで４個の各信号処理装置２７−１〜２７−４には、制御装置（コントローラ）３５で発生される互いに異なる制御信号（インストラクション）のそれぞれが独立に入力される。
【００６８】
コントローラ３５は画像入力チップ２０とともに、図３（Ｂ）に示すように、全体が１つの半導体基板ＳＳ上に集積されている。
【００６９】
図２１は、図１２に示すようにそれぞれ複数のＰＥ２８Ａが２行複数列に配置された２個の信号処理装置２７−１、２７−２を有する信号処理部２２に対して、前記制御信号（インストラクション）を入力する場合の具体例を示している。ここで２個の各信号処理装置２７−１、２７−２には、制御装置（コントローラ）３５で発生される互いに異なる制御信号（インストラクション）のそれぞれが独立に入力される。
【００７０】
図２２は、図１１に示すようにそれぞれ複数のＰＥ２８が１行複数列に配置された４個の信号処理装置２７−１〜２７−４を有する信号処理部２２に対して、前記制御信号（インストラクション）を入力する場合の具体例を示している。ここで４個の各信号処理装置２７−１〜２７−４には、制御装置（コントローラ）３５で発生される制御信号（インストラクション）が並列に入力される。
【００７１】
図２３は、図１２に示すようにそれぞれ複数のＰＥ２８Ａが２行複数列に配置された２個の信号処理装置２７−１、２７−２を有する信号処理部２２に対して、前記制御信号（インストラクション）を入力する場合の具体例を示している。ここで２個の各信号処理装置２７−１、２７−２には、制御装置（コントローラ）３５で発生される制御信号（インストラクション）が並列に入力される。
【００７２】
このように複数の信号処理装置に対して異なる制御信号を独立に入力してもよいし、同じ制御信号を並列に入力してもよい。
【００７３】
図２４は、上記各実施の形態で用いられるＰＥ２８の概略的な構成例を示している。ＰＥ２８は大きく分けてデータを記憶するメモリー部４１、データ処理を行う演算部４２、データ入出力部４３の３つの回路ブロックからなり、列方向に延長された前記配線２９及び同一の信号処理装置内のＰＥ２８相互を接続する前記配線３１がデータ入出力部４３に対して接続されている。
【００７４】
図２５は、図２４に示すようなＰＥ２８が複数設けられている前記信号処理部２２における複数のＰＥ２８の配置例を示している。各列に配置された複数のＰＥ２８は同じ配線２９に接続されている。
【００７５】
図２６は、図２４に示すＰＥ２８においてデータ入出力部４３をより具体化して示したものである。データ入出力部４３は、データ入出力回路４４と、このデータ入出力回路４４から出力されるデータが入力され、出力を前記配線２９に与える３ステートバッフア４５と、前記配線２９とデータ入出力回路４４との間に接続されたデータ取り込み用のスイッチ４６とを有している。上記３ステートバッフア４５は開閉信号１によって動作が制御され、その出力が論理０状態、論理１状態あるいは高インピーダンス状態のいずれか１つの状態を取るものであり、複数の３ステートバッフアからひとつの配線２９へそれぞれ信号を出力することができる。上記スイッチ４６は開閉信号２によって動作が制御され、配線２９から各ＰＥ２８へはこのスイッチ４６を介してデータが取り込まれる。このスイッチ４６を導通させることにより、各ＰＥ２８は配線２９に転送される信号（データ）のうち、必要となる信号のみを取り込むことができる。また、このようなスイッチ４６は全てのＰＥ２８に設けられているので、複数のＰＥ２８が同じデータを取り込むことができる。
【００７６】
上記３ステートバッフア４５を制御するための開閉信号１及びスイッチ４６を制御するための開閉信号２は、信号処理装置２７に入力される制御信号の一部である。
【００７７】
このような構成とすることで、画像入力部２１、信号処理部２２内の複数のＰＥ２８及び信号出力回路３０の間での信号のやり取りの自由度が増し、これらの間で極めて効率的に信号の転送を行うことができ、効率よく信号処理が行える。
【００７８】
ところで図２６中に示すＰＥ２８として、例えば図２７に示すような構成のものを使用することが考えられる。すなわち、図２７はＰＥ２８の一具体例を示している。前記メモリー部４１は、ランダムアクセス型のメモリー回路５１と信号入出力回路５２とからなる。前記演算部４２は演算器５３からなる。さらに前記データ入出力回路４３は３個のレジスタＲＥＧ１、ＲＥＧ２、ＲＥＧ３、１個のライトイネーブルレジスタＷＥＲＥＧからなる。
【００７９】
このような構成のＰＥにおける信号処理の例として、メモリー回路５１に記憶されている二種類の４ビットデータＡ０〜Ａ３、Ｂ０〜Ｂ３同士の加算を行う場合について説明する。演算は１ビット毎に下位ビットから行われ、まず演算器５３からライトイネーブル信号がライトイネーブルレジスタＷＥＲＥＧに送られて、メモリー回路５１の書き込みが可能な状態にされる。その後、メモリー回路５１からデータＡ０が読み出されてレジスタＲＥＧ１に送られる。続いて演算器５３を経由してレジスタＲＥＧ１の内容がレジスタＲＥＧ２に送られる。
【００８０】
続いてメモリー回路５１からデータＢ０が読み出されてレジスタＲＥＧ１に送られる。その後、演算器５３によってレジスタＲＥＧ１とレジスタＲＥＧ２の内容が加算され、その結果が演算器５３から出力される。出力されたデータはメモリー部４１の信号入出力回路５２に送られ、その後、メモリー回路５１に書き込まれる。続いて、レジスタＲＥＧ１とレジスタＲＥＧ２の内容を用いて、演算器５３により桁上げデータが算出され、レジスタＲＥＧ３に送られる。
【００８１】
その後、メモリー回路５１からデータＡ１が読み出されてレジスタＲＥＧ１に送られる。続いて演算器５３を経由してレジスタＲＥＧ１の内容がレジスタＲＥＧ２に送られる。続いてメモリー回路５１からデータＢ１が読み出されてレジスタＲＥＧ１に送られる。その後、演算器５３によってレジスタＲＥＧ１、レジスタＲＥＧ２及びレジスタＲＥＧ３の内容が加算され、その結果が演算器５３から出力される。出力されたデータはメモリー部４１の信号入出力回路５２に送られ、その後、メモリー回路５１に書き込まれる。以下、同様にして、上位ビットどうしの演算が行われることにより二種類の４ビットデータＡ０〜Ａ３、Ｂ０〜Ｂ３の加算が行われる。
【００８２】
図２８は、上記図２７に示したＰＥの加算演算におけるメモリー回路５１のデータ書き込み及び読み出しタイミング、演算器５３の動作タイミング並びにデータ転送タイミングを模式的に示している。この図２８に示される動作を纏めると、下の表１のようになる。
【００８３】
【表１】
0003828339.tif 000002
【００８４】
ところで、メモリー回路５１内のデータを隣接するＰＥに転送する場合は次のように動作する。メモリー回路５１からデータＣ０が信号入出力回路５２を経由してレジスタＲＥＧ１に送られる。続いて演算器５３を経由してレジスタＲＥＧ１の内容が、隣接する２つ以上のＰＥ内のレジスタＲＥＧ２もしくはレジスタＲＥＧ３に送られる。ここで、レジスタＲＥＧ１の内容は、図示されているＰＥに対して図中の左側に位置している別のＰＥではそのＰＥ内のＲＥＧ２に送られ、図示されているＰＥに対して図中の右側に位置している別のＰＥではそのＰＥ内のＲＥＧ３に送られる。そして、データが送られたＰＥでは、レジスタＲＥＧ２またはＲＥＧ３の内容が各ＰＥに設けられている演算器５３を介して対応するメモリー回路５１に書き込まれる。
【００８５】
また、図２６中に示すＰＥ２８として、例えば図２９に示すような構成のものを使用することも考えられる。すなわち、図２９は、図２６に示すＰＥ２８の他の具体例を示している。この図２９に示すＰＥ２８が図２７に示すものと異なるところは、データ入出力回路４３の構成が異なる点である。すなわち、この場合のデータ入出力回路４３には、前記３個のレジスタＲＥＧ１、ＲＥＧ２、ＲＥＧ３及び１個のライトイネーブルレジスタＷＥＲＥＧが設けられている上に新たにＯＲ回路ＯＲとマルチプレクサＭＵＸ１が追加されている。
【００８６】
この図２９に示したＰＥでは、演算器５３からの出力データ及びマルチプレクサＭＵＸを介して隣接するＰＥから転送されてくるデータは、ＯＲ回路ＯＲを介してライトイネーブルレジスタＷＥＲＥＧまたはメモリー部４１の信号入出力回路５２に入力される。また、隣接するＰＥへ転送するデータはメモリー部４１の信号入出力回路５２から出力される。
【００８７】
しかし、図２７、図２９のような構成のＰＥでは以下のような問題がある。すなわち、各ＰＥにおける信号処理速度は演算器５３の信号処理速度では決まらず、メモリー回路５１からのデータ読み出し回数またはメモリー回路５１―のデータ書き込み回数で決まってしまい、それが信号処理速度の制約条件になってしまっている。すなわち、メモリー回路５１と演算器５３との間のバンド幅でＰＥの信号処理速度は決まっている。表１で例示したような１ビット毎のデータの読み出し・書き込みを行う構成のＰＥでは、原則的にメモリー回路と演算器との間のバンド幅を広げることは不可能であり、これがこのようなＰＥにおいて信号処理速度を上げることができない決定的な要因となっている。
【００８８】
そこで本発明では、ＰＥとして例えば図３０に示すような構成のものを用いる。図３０に示すＰＥは、先の図２７に示すＰＥ内のメモリー回路５１を２つのメモリー回路ブロック５１Ａ、５１Ｂに分け、これら２つのメモリー回路ブロック５１Ａ、５１Ｂに対して、前記信号入出力回路５２に対応した信号入出力回路５２Ａ、５２Ｂをそれぞれ設けたものである。さらに図２７の場合とは異なり、ライトイネーブルレジスタＷＥＲＥＧの出力ノードは２つの信号入出力回路５２Ａ、５２Ｂの各入力ノードに接続され、レジスタＲＥＧ２の入力ノードはメモリー回路ブロック５１Ｂ側の信号入出力回路５２Ｂのデータ出力ノードに接続されている。なお、レジスタＲＥＧ１の入力ノードはメモリー回路ブロック５１Ａ側の信号入出力回路５２Ａのデータ出力ノードに接続され、レジスタＲＥＧ３の入力ノードには演算器５３の出力ノード、図示されているＰＥに対して図中の左側に位置している別のＰＥからのデータが転送される配線３１Ａ、図示されているＰＥに対して図中の右側に位置している別のＰＥからのデータが転送される配線３１Ｂが接続されている。レジスタＲＥＧ３の出力ノードは演算器５３の入力ノードに接続されている。さらに、演算器５３の出力ノードは信号入出力回路５２Ａ、５２Ｂの各データ入力ノード、ライトイネーブルレジスタＷＥＲＥＧの入力ノード、レジスタＲＥＧ３の入力ノードにそれぞれ接続されていると共に、配線３１Ａを介して図中の左側に位置している別のＰＥ内のレジスタＲＥＧ３の入力ノードに、配線３１Ｂを介して図中の右側に位置している別のＰＥ内のレジスタＲＥＧ３の入力ノードにそれぞれ接続されている。
【００８９】
このような構成のＰＥにおける信号処理の例として、先の二種類の４ビットデータＡ０〜Ａ３、Ｂ０〜Ｂ３同士の加算を行う場合について説明する。２つのメモリー回路ブロック５１Ａ、５１Ｂには、先の図２７中のメモリー回路ブロック５１に記憶されるべきデータが２組に分けて記憶されるようになり、例えば一方のメモリー回路ブロック５１Ａには二種類の一方の４ビットデータＡ０〜Ａ３のうち偶数ビットのデータであるＡ０とＡ２及び他方の４ビットデータＢ０〜Ｂ３のうち奇数ビットのデータであるＢ１とＢ３が記憶され、他方のメモリー回路ブロック５１Ｂには一方の４ビットデータＡ０〜Ａ３のうち奇数ビットのデータであるＡ１とＡ３及び他方の４ビットデータＢ０〜Ｂ３のうち偶数ビットのデータであるＢ０とＢ２が記憶される。
【００９０】
図３１は、上記図３０に示したＰＥの加算演算におけるメモリー回路ブロック５１Ａ、５１Ｂのデータ書き込み及び読み出しタイミング、演算器５３の動作タイミング並びにデータ転送タイミングを模式的に示している。
【００９１】
この場合にも演算は１ビット毎に下位ビットから行われ、まず演算器５３からライトイネーブル信号がライトイネーブルレジスタＷＥＲＥＧに送られて、メモリー回路ブロック５１Ａ及び５１Ｂの書き込みが共に可能な状態にされる。その後、メモリー回路ブロック５１ＡからデータＡ０が読み出されてレジスタＲＥＧ１に送られる。続いてメモリー回路ブロック５１ＢからデータＢ０が読み出されてレジスタＲＥＧ２に送られる。
【００９２】
その後、演算器５３によってレジスタＲＥＧ１とレジスタＲＥＧ２の内容が加算され、その結果が演算器５３から出力される。出力されたデータはメモリー回路ブロック５１Ａ側の信号入出力回路５２Ｂに送られ、その後、メモリー回路ブロック５１Ａに書き込まれる。続いて、レジスタＲＥＧ１とレジスタＲＥＧ２の内容を用いて、演算器５３により桁上げデータが算出され、レジスタＲＥＧ３に送られる。次に、メモリー回路ブロック５１ＢからデータＡ１が読み出されてレジスタＲＥＧ１に送られる。続いてメモリー回路ブロック５１ＡからデータＢ１が読み出されてレジスタＲＥＧ２に送られる。
【００９３】
その後、演算器５３によってレジスタＲＥＧ１、レジスタＲＥＧ２及び及びレジスタＲＥＧ３の内容が加算され、その結果が演算器５３から出力される。出力されたデータはメモリー回路ブロック５１Ｂの信号入出力回路５２Ｂに送られ、その後、メモリー回路ブロック５１Ｂに書き込まれる。以下、同様にして、両メモリー回路ブロック５１Ａ、５１Ｂに記憶されている各２ビットのデータどうしの演算が行われることにより二種類の４ビットデータＡ０〜Ａ３、Ｂ０〜Ｂ３の加算が行われ、偶数ビット目の加算結果、すなわちＡ０とＢ０の加算結果、Ａ２とＢ２の加算結果は一方のメモリー回路ブロック５１Ａに格納され、奇数ビット目の加算結果、すなわちＡ１とＢ１の加算結果、Ａ３とＢ３の加算結果は他方のメモリー回路ブロック５１Ｂに格納される。
【００９４】
ここで、図３１に示すように、２つのメモリー回路ブロック５１Ａ、５１Ｂにおけるデータの読み出し、書き込みサイクルの位相がずれており、一方のメモリー回路ブロックのデータの読み出し、書き込みサイクル期間の途中から他方のメモリー回路ブロックのデータの読み出し、書き込みサイクルが開始され、両メモリー回路ブロックのデータの読み出し、書き込み期間がオーバーラップしており、これによりメモリー回路のデータ読み出し、書き込みバンド幅は２倍に広がる。
【００９５】
また、このような構造の下では演算器５３における信号処理が円滑に行われるように、両メモリー回路ブロックのデータの読み出し、書き込みサイクルが互いに半サイクルずれている。演算器５３による演算やデータの転送は２つのメモリー回路ブロックのデータ読み出し、書き込みの合間に行われる。このようにすると、メモリー回路からのデータ読み出し、メモリー回路へデータの書き込みが図２７のＰＥの場合の２倍の速さで行え、その結果として信号処理速度が２倍速くなる。
【００９６】
また、回路的にはメモリー回路を２つのメモリー回路ブロックに分けただけなので、回路が占める面積は図２７のものとほとんど変わらない。
【００９７】
図３２は、本発明で使用されるＰＥの他の構成を示している。この図３２に示すＰＥは、先の図２９に示すＰＥ内のメモリー回路５１を２つのメモリー回路ブロック５１Ａ、５１Ｂに分け、これら２つのメモリー回路ブロック５１Ａ、５１Ｂに対して、前記信号入出力回路５２に対応した信号入出力回路５２Ａ、５２Ｂをそれぞれ設けたものである。さらに図２９の場合とは異なり、ライトイネーブルレジスタＷＥＲＥＧの出力ノードは２つの信号入出力回路５２Ａ、５２Ｂの各入力ノードに接続され、レジスタＲＥＧ３の入力ノードはメモリー回路ブロック５１Ｂ側の信号入出力回路５２Ｂのデータ出力ノードに接続されている。また、もう１つのマルチプレクサＭＵＸ２が追加されている。
【００９８】
ここでマルチプレクサＭＵＸ１には、図示されているＰＥに対して図中の左側に位置している別のＰＥから転送されるデータが配線３１Ｂを介して、図示されているＰＥに対して図中の右側に位置している別のＰＥから転送されるデータが配線３１Ａを介して、前記配線２９を転送されるデータが前記スイッチ４６を介してそれぞれ入力され、これらのデータの中から１つを選択してＯＲ回路ＯＲに送る。このＯＲ回路ＯＲにはまた演算器５３からの出力が入力される。ＯＲ回路ＯＲの出力は２つの信号入出力回路５２Ａ、５２Ｂの各データ入力ノード、ライトイネーブルレジスタＷＥＲＥＧの入力ノード、レジスタＲＥＧ２の入力ノードにそれぞれ入力される。
【００９９】
マルチプレクサＭＵＸ２には信号入出力回路５２Ａ、５２Ｂから出力されるメモリー回路ブロック５２Ａ、５２Ｂの読み出しデータが入力され、このマルチプレクサＭＵＸ２によって両データから１つが選択され、図示されているＰＥに対して図中の左側に位置している別のＰＥに対し配線３１Ａを介して出力され、図示されているＰＥに対して図中の右側に位置している別のＰＥに対し配線３１Ｂを介して出力されると共に前記３ステートバッフア４５を介して配線２９にも出力される。
【０１００】
この場合にも２つのメモリー回路ブロック５１Ａ、５１Ｂにおけるデータの読み出し及び書き込み期間サイクルの位相が半サイクルずれており、ＰＥの信号処理速度は図２９のものよりも早くなり、２倍にすることができる。また、回路的にはメモリー回路を２つのメモリー回路ブロックに分け、マルチプレクサＭＵＸ２を１個を追加するだけでよいので、回路が占める面積は図２９のものとほとんど変わらない。
【０１０２】
【発明の効果】
以上説明したように本発明によれば、画像データを高速に処理することができ、しかも低消費電力の画像入力システム及び画像入力システムの動作方法を提供することができる。
【図面の簡単な説明】
【図１】従来の画像入力チップの一構成例を示す図。
【図２】この発明の第１の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図３】第１の実施の形態及び図２０の画像入力システム全体を１つの半導体基板上に集積した状態を示す図。
【図４】第１の実施の形態における複数の配線を具体化して示す図。
【図５】第１の実施の形態における複数の配線の他の具体例を示す図。
【図６】この発明の第２の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図７】この発明の第３の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図８】この発明の第４の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図９】この発明の第５の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図１０】第５の実施の形態における複数の配線を具体化して示す図。
【図１１】第５の実施の形態における複数の配線の他の具体例を示す図。
【図１２】この発明の第６の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図１３】この発明の第７の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図１４】この発明の第８の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図１５】この発明の第９の実施の形態によるワンチップ化された画像入力システム（画像入力チップ）の構成を示す図。
【図１６】図１３に示した画像入力チップの動作方法の一例を示す図。
【図１７】図１３に示した画像入力チップの上記とは異なる動作方法の一例を示す図。
【図１８】図１３に示した画像入力チップの上記とはさらに異なる動作方法の一例を示す図。
【図１９】図１８に示した方法で画素データの信号処理を実際に行う場合の処理フローの一例を示す図。
【図２０】図１１に示す画像入力チップに対して制御信号（インストラクション）を入力する場合の具体例を示す図。
【図２１】図１２に示す画像入力チップに対して制御信号（インストラクション）を入力する場合の具体例を示す図。
【図２２】図１１に示す画像入力チップに対して制御信号（インストラクション）を入力する場合の具体例を示す図。
【図２３】図１２に示す画像入力チップに対して制御信号（インストラクション）を入力する場合の具体例を示す図。
【図２４】各実施の形態で用いられるＰＥの概略的な構成例を示す図。
【図２５】図２４に示すようなＰＥが複数設けられている信号処理部における複数のＰＥの配置例を示す図。
【図２６】図２４に示すＰＥにおいてデータ入出力部をより具体化して示す図。
【図２７】ＰＥのさらなる構成例を示す図。
【図２８】図２７に示したＰＥで加算演算を行う際のメモリー回路におけるデータ書き込み及び読み出しタイミング、演算器の動作タイミング並びにデータ転送タイミングを模式的に示す図。
【図２９】ＰＥの他の構成例を示す図。
【図３０】本発明で使用されるＰＥの具体的な構成例を示す図。
【図３１】図３０に示したＰＥで加算演算を行う際の２つのメモリー回路ブロックにおけるデータ書き込み及び読み出しタイミング、演算器の動作タイミング並びにデータ転送タイミングを模式的に示す図。
【図３２】本発明で使用されるＰＥの他の具体的な構成例を示す図。
【符号の説明】
２０…画像入力チップ、
２１…画像入力部、
２２…信号処理部、
２３…ピクセル、
２４…ピクセルアレイ、
２５…アナログ・デジタル変換器、
２６…データ読出回路、
２７−１〜２７−４…信号処理装置（プロセッサ）、
２８、２８Ａ…プロセッシングエレメント（ＰＥ）、
２９、３１、３１Ａ、３１Ｂ、３２、３３…配線、
３０…信号出力回路、
３４…信号入力回路、
３５…制御装置（コントローラ）、
４１…メモリー部、
４２…演算部、
４３…データ入出力部、
４４…データ入出力回路、
４５…３ステートバッフア、
４６…スイッチ、
５１、５１Ａ、５１Ｂ…メモリー回路、
５２…信号入出力回路、
５３…演算器、
ＲＥＧ１、ＲＥＧ２、ＲＥＧ３…レジスタ、
ＷＥＲＥＧ…ライトイネーブルレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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