(57)【特許請求の範囲】
【請求項１】
所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、前記下位階層および上位階層の画像を記憶する記憶装置であって、
前記下位階層の画像を記憶する下位階層記憶手段と、
前記下位階層記憶手段に記憶された前記下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段と、
前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素と、入力された前記下位階層の画像の１画素との合計Ｎ画素から、前記上位階層の画像の１画素を生成する上位階層生成手段と、
前記上位階層生成手段によって生成された画素で構成される前記上位階層の画像を記憶する上位階層記憶手段と
を備えることを特徴とする記憶装置。
【請求項２】
前記制御手段は、前記下位階層の画像を構成する画素の水平方向または垂直方向の位置にそれぞれ対応する水平アドレスおよび垂直アドレスの一部によって、前記下位階層記憶手段のアドレスを指定することにより、前記下位階層記憶手段に記憶された前記下位階層の画像を、Ｎ−１画素単位で読み出す
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記下位階層記憶手段は、前記上位階層の画像の１画素を生成するのに用いる前記下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶し、
前記制御手段は、前記下位階層の画像のＮ画素のうち、前記最終入力画素が入力されるタイミングで、前記下位階層の画像の、対応するＮ−１画素を、前記下位階層記憶手段から読み出す
ことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記上位階層生成手段は、
前記下位階層記憶手段から読み出されたＮ−１画素を加算する第１の加算手段と、
前記第１の加算手段の加算結果と、前記最終入力画素とを加算する第２の加算手段と
を有する
ことを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記下位階層記憶手段が、前記上位階層の画像の１画素を生成するのに用いる前記下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する場合において、
前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力する選択手段と、
前記上位階層記憶手段に記憶された前記上位階層の画像の１画素と、その１画素を生成するのに用いた前記下位階層の画像のＮ画素のうち、前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素とから、前記下位階層の画像を構成する前記最終入力画素を生成して出力する下位階層生成手段と
をさらに備えることを特徴とする請求項１に記載の記憶装置。
【請求項６】
前記下位階層生成手段は、
前記下位階層記憶手段から読み出されたＮ−１画素を加算する加算手段と、
前記上位階層の画像の１画素から、前記加算手段の加算結果を減算する減算手段と
を有する
ことを特徴とする請求項５に記載の記憶装置。
【請求項７】
所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、前記下位階層および上位階層の画像を記憶する記憶装置における画像の書き込み方法であって、
前記下位階層の画像の画素を書き込む一方、
書き込まれた前記下位階層の画像を、Ｎ−１画素単位で読み出し、
その下位階層の画像を構成するＮ−１画素と、入力された前記下位階層の画像の１画素との合計Ｎ画素から、前記上位階層の画像の１画素を生成し、
生成された前記上位階層の画像の画素を書き込む
ことを特徴とする書き込み方法。
【請求項８】
所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、前記下位階層および上位階層の画像を記憶する記憶装置であって、
前記上位階層の画像の１画素を生成するのに用いる前記下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する下位階層記憶手段と、
前記下位階層記憶手段に記憶された前記下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段と、
前記下位階層の画像を構成するＮ画素から生成される前記上位階層の画像を構成する画素を記憶する上位階層記憶手段と、
前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力する選択手段と、
前記上位階層記憶手段に記憶された前記上位階層の画像の１画素と、その１画素を生成するのに用いた前記下位階層の画像のＮ画素のうち、前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素とから、前記下位階層の画像を構成する前記最終入力画素を生成して出力する下位階層生成手段と
を備えることを特徴とする記憶装置。
【請求項９】
前記制御手段は、前記下位階層の画像を構成する画素の水平方向または垂直方向の位置にそれぞれ対応する水平アドレスおよび垂直アドレスの一部によって、前記下位階層記憶手段のアドレスを指定することにより、前記下位階層記憶手段に記憶された前記下位階層の画像を、Ｎ−１画素単位で読み出す
ことを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記下位階層生成手段は、
前記下位階層記憶手段から読み出されたＮ−１画素を加算する加算手段と、
前記上位階層の画像の１画素から、前記加算手段の加算結果を減算する減算手段と
を有する
ことを特徴とする請求項８に記載の記憶装置。
【請求項１１】
所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、前記下位階層および上位階層の画像を記憶する記憶装置における画像の読み出し方法であって、
前記記憶装置が、
前記上位階層の画像の１画素を生成するのに用いる前記下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する下位階層記憶手段と、
前記下位階層の画像を構成するＮ画素から生成される前記上位階層の画像を構成する画素を記憶する上位階層記憶手段と
を備え、
前記下位階層記憶手段から、前記下位階層の画像を構成するＮ−１画素を読み出し、そのうちの１つを選択して出力する一方、
前記上位階層記憶手段に記憶された前記上位階層の画像の１画素と、その１画素を生成するのに用いた前記下位階層の画像のＮ画素のうち、前記下位階層記憶手段から読み出された前記下位階層の画像を構成するＮ−１画素とから、前記下位階層の画像を構成する前記最終入力画素を生成して出力する
ことを特徴とする読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置、並びに書き込み方法および読み出し方法に関し、特に、例えば、画素数の異なる複数の階層の画像を形成する階層符号化を行う場合などに用いて好適な記憶装置、並びに書き込み方法および読み出し方法に関する。
【０００２】
【従来の技術】
例えば、高解像度の画像データを、最下位階層または第１の階層の画像データとして、それより画素数の少ない第２の階層の画像データを形成し、さらに、それより画素数の少ない第３の階層の画像データを形成し、以下、同様にして、所定の最上位階層までの画像データを形成する符号化手法がある。このような符号化は、階層符号化と呼ばれ、各階層の画像データは、例えば、その階層に対応した解像度（画素数）のモニタで表示される。従って、ユーザ側では、階層符号化された画像データのうち、自身が有するモニタの解像度に対応するものを選択することで、その画像データを視聴することができる。また、階層符号化により得られた各階層の画像は、例えば、そのうちの上位階層のものを表示しておき、ユーザの操作などに対応して、下位階層のものに切り替えることによって、画像の拡大などにも利用することができる。
【０００３】
ところで、ある解像度の画像データを最下位階層（第１階層）の画像データとして、上位階層の画像データを、順次形成し、それらのすべてを、そのまま記憶や伝送などする場合には、最下位階層の画像データだけを記憶等する場合に比較して、上位階層の画像データの分だけ、記憶容量や伝送容量が余計に必要となる。
【０００４】
そこで、そのような記憶容量等の増加を低減する階層符号化方法を、本件出願人は先に提案している。
【０００５】
即ち、例えば、いま、２×２画素（横×縦）の４画素の加算値を、上位階層の画素（画素値）とし、３階層の階層符号化を行うものとする。この場合、いま、最下位階層の画像として、例えば、図１６に示すように、４×４画素を考えると、その左上の２×２画素の４画素ｈ００，ｈ１０，ｈ０１，ｈ１１の加算値ｍ０が演算され、これが、第２階層の左上の１画素とされる。同様にして、最下位階層の画像の右上の４画素ｈ２０，ｈ３０，ｈ２１，ｈ３１の加算値ｍ１、左下の４画素ｈ０２，ｈ１２，ｈ０３，ｈ１３の加算値ｍ２、右下の４画素ｈ２２，ｈ３２，ｈ２３，ｈ３３の加算値ｍ３が演算され、それぞれが、第２階層の右上、左下、右下の１画素とされる。さらに、第２階層の２×２画素の４画素ｍ０，ｍ１，ｍ２，ｍ３の加算値ｑ０が演算され、これが、第３階層、即ち、ここでは、最上位階層の画像の画素とされる。
【０００６】
以上の画素ｈ００乃至ｈ３３，ｍ０乃至ｍ３，ｑ０を、そのまま全部記憶などさせたのでは、上述のように、第２階層の画素ｍ０乃至ｍ３、第３階層の画素ｑ０の分だけ余分に記憶容量等が必要となる。
【０００７】
そこで、図１６に示すように、第３階層の画素ｑ０を、第２階層の画素ｍ０乃至ｍ３のうちの、例えば、右下の画素ｍ３の位置に配置する。これにより、第２階層は、画素ｍ０乃至ｍ２およびｑ０で構成されることになる。
【０００８】
さらに、図１６に示すように、第２階層の画素ｍ０を、それを求めるのに用いた第１階層の画素ｈ００，ｈ１０，ｈ０１，ｈ１１のうちの、例えば、右下の画素ｈ１１の位置に配置する。第２階層の残りの画素ｍ１，ｍ２，ｑ０も、同様に、第１階層の画素ｈ３１，ｈ１３，ｈ３３に代えて配置する。なお、画素ｑ０は、第１階層の画素ｈ２２，ｈ３２，ｈ２３，ｈ３３から直接求められたものではないが、それらから直接求められたｍ３に代えて第２階層に配置されているものであるから、画素ｈ３３の位置に画素ｍ３を配置する代わりに、画素ｑ０を配置する。
【０００９】
以上のようにすることで、全画素数は４×４の１６画素となり、元の最下位階層の画素数と変わらない。従って、この場合、記憶容量等の増加を低減することができる。
【００１０】
一方、以上のような階層符号化において、画素ｑ０と代えられた画素ｍ３およびｈ３３、画素ｍ０乃至ｍ２とそれぞれ代えられた画素ｈ１１，ｈ３１，ｈ１３の復号は、次のようにして行うことができる。
【００１１】
即ち、ｑ０は、ｍ０乃至ｍ３の加算値であるから、式ｑ０＝ｍ０＋ｍ１＋ｍ２＋ｍ３が成り立つ。従って、式ｍ３＝ｑ０−（ｍ０＋ｍ１＋ｍ２）により、ｍ３を求めることができる。
【００１２】
また、ｍ０は、ｈ００，ｈ１０，ｈ０１，ｈ１１の加算値であるから、式ｍ０＝ｈ００＋ｈ１０＋ｈ０１＋ｈ１１が成り立つ。従って、式ｈ１１＝ｍ０−（ｈ００＋ｈ１０＋ｈ０１）により、ｈ１１を求めることができる。同様にして、ｈ３１，ｈ１３，ｈ３３も求めることができる。なお、ｈ３３は、上述したようにしてｍ３を求めてから求めることになる。
【００１３】
【発明が解決しようとする課題】
ところで、以上のような階層符号化を行うにあたっては、従来においては、その階層符号化結果を記憶する汎用的なメモリ（例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic RAM）など）の他に、下位階層の画素（画素値）のラインディレイを行うための遅延回路などが必要であった。
【００１４】
即ち、図１６に示した場合において、例えば、第２階層の画素ｍ０を求めるためには、式ｍ０＝ｈ００＋ｈ１０＋ｈ０１＋ｈ１１を演算する必要があり、従って、２ラインに亘る第１階層の画素ｈ００，ｈ１０，ｈ０１，ｈ１１が必要である。また、メモリへの画像データの供給は、一般に、画素単位で、左から右方向に、かつ、上から下の方向に、即ち、いわゆるラインスキャン順に行われる。そして、メモリに対する画像データの読み書きも、画素単位で、ラインスキャン順に行われる。
【００１５】
このため、第２階層の画素ｍ０を求めるには、ｈ００で始まるラインを、１ラインと１画素分だけ遅延して、ｈ０１で始まるラインのｈ０１およびｈ１１が供給されるのを待って、ｍ０を計算し、その後、ｈ００で始まるラインのメモリへの書き込みを行う必要がある。
【００１６】
従って、従来においては、階層符号化の結果を記憶するためのメモリの他に、画像データのラインディレイを行う遅延回路が必要であり、装置が大型化し、また、高速処理を行うための弊害となっていた。
【００１７】
本発明は、このような状況に鑑みてなされたものであり、装置の小型化を図るとともに、高速な処理を可能とするものである。
【００１８】
【課題を解決するための手段】
請求項１に記載の記憶装置は、下位階層の画像を記憶する下位階層記憶手段と、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段と、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素を生成する上位階層生成手段と、上位階層生成手段によって生成された画素で構成される上位階層の画像を記憶する上位階層記憶手段とを備えることを特徴とする。
【００１９】
請求項７に記載の書き込み方法は、下位階層の画像の画素を書き込む一方、書き込まれた下位階層の画像を、Ｎ−１画素単位で読み出し、その下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素を生成し、生成された上位階層の画像の画素を書き込むことを特徴とする。
【００２０】
請求項８に記載の記憶装置は、上位階層の画像の１画素を生成するのに用いる下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する下位階層記憶手段と、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段と、下位階層の画像を構成するＮ画素から生成される上位階層の画像を構成する画素を記憶する上位階層記憶手段と、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力する選択手段と、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力する下位階層生成手段とを備えることを特徴とする。
【００２１】
請求項１１に記載の読み出し方法は、下位階層記憶手段から、下位階層の画像を構成するＮ−１画素を読み出し、そのうちの１つを選択して出力する一方、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力することを特徴とする。
【００２２】
請求項１に記載の記憶装置においては、下位階層記憶手段は、下位階層の画像を記憶し、制御手段は、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行うようになされている。上位階層生成手段は、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素を生成し、上位階層記憶手段は、上位階層生成手段によって生成された画素で構成される上位階層の画像を記憶するようになされている。
【００２３】
請求項７に記載の書き込み方法においては、下位階層の画像の画素を書き込む一方、書き込まれた下位階層の画像を、Ｎ−１画素単位で読み出し、その下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素を生成し、生成された上位階層の画像の画素を書き込むようになされている。
【００２４】
請求項８に記載の記憶装置においては、下位階層記憶手段は、上位階層の画像の１画素を生成するのに用いる下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶し、制御手段は、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行うようになされている。上位階層記憶手段は、下位階層の画像を構成するＮ画素から生成される上位階層の画像を構成する画素を記憶し、選択手段は、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力するようになされている。下位階層生成手段は、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力するようになされている。
【００２５】
請求項１１に記載の読み出し方法においては、下位階層記憶手段から、下位階層の画像を構成するＮ−１画素を読み出し、そのうちの１つを選択して出力する一方、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力するようになされている。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００２７】
即ち、請求項１に記載の記憶装置は、所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、下位階層および上位階層の画像を記憶する記憶装置であって、下位階層の画像を記憶する下位階層記憶手段（例えば、図２に示す第１階層メモリ１や、第２階層メモリ２など）と、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段（例えば、図２に示すアドレス供給回路４およびコントローラ５など）と、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素を生成する上位階層生成手段（例えば、図２に示す加算器６および加減算器１０や、加算器７および加減算器１１など）と、上位階層生成手段によって生成された画素で構成される上位階層の画像を記憶する上位階層記憶手段（例えば、図２に示す第２階層メモリ２や、第３階層メモリ３など）とを備えることを特徴とする。
【００２８】
請求項４に記載の記憶装置は、上位階層生成手段が、下位階層記憶手段から読み出されたＮ−１画素を加算する第１の加算手段（例えば、図２に示す加算器６や７など）と、第１の加算手段の加算結果と、最終入力画素とを加算する第２の加算手段（例えば、図２に示す加減算器１０や１１など）とを有することを特徴とする。
【００２９】
請求項５に記載の記憶装置は、下位階層記憶手段が、上位階層の画像の１画素を生成するのに用いる下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する場合において、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力する選択手段（例えば、図２に示すセレクタ８や９など）と、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力する下位階層生成手段（例えば、図２に示す加算器６および加減算器１０や、加算器７および加減算器１１など）とをさらに備えることを特徴とする。
【００３０】
請求項６に記載の記憶装置は、下位階層生成手段が、下位階層記憶手段から読み出されたＮ−１画素を加算する加算手段（例えば、図２に示す加算器６や７など）と、上位階層の画像の１画素から、加算手段の加算結果を減算する減算手段（例えば、図２に示す加減算器１０や１１など）とを有することを特徴とする。
【００３１】
請求項８に記載の記憶装置は、所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、下位階層および上位階層の画像を記憶する記憶装置であって、上位階層の画像の１画素を生成するのに用いる下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する下位階層記憶手段（例えば、図２に示す第１階層メモリ１や、第２階層メモリ２など）と、下位階層記憶手段に記憶された下位階層の画像を、Ｎ−１画素単位で読み出すための制御を行う制御手段（例えば、図２に示すアドレス供給回路４およびコントローラ５など）と、下位階層の画像を構成するＮ画素から生成される上位階層の画像を構成する画素を記憶する上位階層記憶手段（例えば、図２に示す第２階層メモリ２や、第３階層メモリ３など）と、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素のうちの１つを選択して出力する選択手段（例えば、図２に示すセレクタ８や９など）と、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力する下位階層生成手段（例えば、図２に示す加算器６および加減算器１０や、加算器７および加減算器１１など）とを備えることを特徴とする。
【００３２】
請求項１０に記載の記憶装置は、下位階層生成手段が、下位階層記憶手段から読み出されたＮ−１画素を加算する加算手段（例えば、図２に示す加算器６や７など）と、上位階層の画像の１画素から、加算手段の加算結果を減算する減算手段（例えば、図２に示す加減算器１０や１１など）とを有することを特徴とする。
【００３３】
請求項１１に記載の読み出し方法は、所定の順番で１画素単位で入力される下位階層の画像を構成するＮ画素から、上位階層の画像の１画素を生成しながら、下位階層および上位階層の画像を記憶する記憶装置における画像の読み出し方法であって、記憶装置が、上位階層の画像の１画素を生成するのに用いる下位階層の画像のＮ画素について、そのＮ画素のうち、最後に入力される画素である最終入力画素を除くＮ−１画素のみを記憶する下位階層記憶手段（例えば、図２に示す第１階層メモリ１や、第２階層メモリ２など）と、下位階層の画像を構成するＮ画素から生成される上位階層の画像を構成する画素を記憶する上位階層記憶手段（例えば、図２に示す第２階層メモリ２や、第３階層メモリ３など）とを備え、下位階層記憶手段から、下位階層の画像を構成するＮ−１画素を読み出し、そのうちの１つを選択して出力する一方、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素を生成して出力することを特徴とする。
【００３４】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００３５】
図１は、本発明を適用した記憶装置（階層メモリ）のアーキテクチャの概要を示している。
【００３６】
この記憶装置は、第１乃至第３階層の３階層の画像を構成する画素をそれぞれ記憶する第１階層メモリ１、第２階層メモリ２、第３階層メモリ３、３入力の加算を行う加算器６および７、並びに２入力の加算または減算を行う加減算器１０および１１で構成されており、例えば、前述の図１６における場合と同様に、下位階層における２×２画素の４画素の加算値を、上位階層の画素（画素値）として求めることにより、３階層の階層符号化を行うようになされている。
【００３７】
即ち、いま、最下位階層（第１階層）の画像として、例えば、図１に示すように、４×４画素を考え、この４×４画素（の画素値）が、例えば、ラインスキャン順に、即ち、ｈ００，ｈ１０，ｈ２０，ｈ３０，ｈ０１，ｈ１１，ｈ２１，ｈ３１，ｈ０２，ｈ１２，ｈ２２，ｈ３２，ｈ０３，ｈ１３，ｈ２３，ｈ３３の順で入力されるとする。
【００３８】
この場合、１ライン目の４画素ｈ００，ｈ１０，ｈ２０，ｈ３０は、第１階層メモリ１に、順次記憶されていく。そして、２ライン目の入力が開始されると、その最初の画素（左から１列目の画素）ｈ０１は、やはり、第１階層メモリ１に記憶される。そして、２ライン目の２番目の画素（左から２列目の画素）、即ち、第２階層の画素ｍ０を生成するのに用いる第１階層の画素ｈ００，ｈ１０，ｈ０１，ｈ１１のうちの、最後に入力される画素（最終入力画素）ｈ１１が入力されると、第１階層メモリ１に、既に記憶されている第１階層の３画素ｈ００，ｈ１０，ｈ０１が、同時に読み出され、加算器６に供給される。加算器６は、第１階層の画素ｈ００，ｈ１０，ｈ０１を加算し、その加算値を、加減算器１０に供給する。
【００３９】
加減算器１０には、加算器６の加算値の他、画素ｈ１１も供給される。ここで、加減算器１０は、加算器１０Ａと減算器１０Ｂとで構成されている。加減算器１０では、加算器１０Ａにおいて、画素ｈ１１と、加算器６の加算値（ｈ００＋ｈ１０＋ｈ０１）とが加算され、第２階層の画素ｍ０（＝ｈ００＋ｈ１０＋ｈ０１＋ｈ１１）が求められる（生成される）。そして、第１階層の画素ｈ１１または第２階層の画素ｍ０のうちの、画素ｍ０のみが、記憶される。即ち、画素ｈ１１は、第１階層メモリ１に記憶されないが、画素ｍ０は、第２階層メモリ２に記憶される。
【００４０】
ここで、本実施の形態では、下位階層における２×２画素の４画素の加算値が、上位階層の１の画素（画素値）として求められるが、この上位階層の１画素を生成するのに用いる下位階層の４画素のうち、最後に入力されるものを、以下、適宜、最終入力画素という。
【００４１】
画素ｈ１１の後に供給される、２ライン目の３番目の画素ｈ２１は、第１階層メモリ１に記憶され、２ライン目の４番目の画素、即ち、第２階層の画素ｍ１を生成するのに用いる第１階層の画素ｈ２０，ｈ３０，ｈ２１，ｈ３１のうちの、最後に入力される画素ｈ３１が入力されると、第１階層メモリ１に、既に記憶されている第１階層の３画素ｈ２０，ｈ３０，ｈ２１が、同時に読み出され、加算器６に供給される。加算器６では、画素ｈ２０，ｈ３０，ｈ２１の加算値が求められ、加減算器１０に供給される。
【００４２】
加減算器１０には、加算器６の加算値の他、最終入力画素ｈ３１も供給され、加算器１０Ａにおいて、それらの加算値、即ち、第２階層の画素ｍ１（＝ｈ２０＋ｈ３０＋ｈ２１＋ｈ３１）が求められる。そして、第１階層の最終入力表示ｈ３１または第２階層の画素ｍ１のうちの画素ｍ１のみが、記憶される。即ち、最終入力画素ｈ３１は、第１階層メモリ１に記憶されないが、画素ｍ１は、第２階層メモリ２に記憶される。
【００４３】
第２階層の画素ｍ２を求めるのに用いる第１階層の画素ｈ０２，ｈ１２，ｈ０３，ｈ１３についても同様の処理が行われ、これにより、第１階層の画素ｈ０２，ｈ１２，ｈ０３が、第１階層メモリ１に記憶され、さらに、第２階層の画素ｍ２が求められ、第２階層メモリ２に記憶される。
【００４４】
また、第２階層の画素ｍ３を求めるのに用いる第１階層の画素ｈ２２，ｈ３２，ｈ２３，ｈ３３についても同様の処理が行われ、これにより、第１階層の画素ｈ０２，ｈ１２，ｈ０３が、第１階層メモリ１に記憶され、さらに、第２階層の画素ｍ３が求められるが、第２階層の画素ｍ３は、第２階層メモリ２には記憶されない。
【００４５】
即ち、第１階層の画素が入力され、その２×２画素から第２階層の画素ｍ０乃至ｍ３を生成するという点に注目すれば、図１の実施の形態では、第１階層の２×２画素の右下の画素ｈ１１，ｈ３１，ｈ１３，ｈ３３が、第２階層の画素を生成するための第１階層の最終入力画素となるが、そのようにして得られた第２階層の２×２画素ｍ０乃至ｍ３から、第３階層の画素ｑを生成するという点に注目すれば、第２階層の２×２画素ｍ０乃至ｍ３の右下の画素ｍ３は、第３階層の画素を生成するための第２階層の最終入力画素ということができる。
【００４６】
そこで、第１階層の４×４画素の最も右下の画素ｈ３３が入力され、上述したようにして、第２階層の画素ｍ３が得られると、第２階層の最終入力画素が入力されたとして、第１階層の２×２画素から第２階層の１画素を求める場合と同様にして、第２階層の２×２画素から第３階層の１画素が求められる。
【００４７】
即ち、第３階層の画素ｑを生成するのに用いる第２階層の画素ｍ０乃至ｍ３のうちの、第２階層の最終入力画素ｍ３が入力されると、第２階層メモリ２に、既に記憶されている第２階層の３画素ｍ０乃至ｍ２が、同時に読み出され、加算器７に供給される。加算器７は、第２階層の画素ｍ０乃至ｍ２を加算し、その加算値を、加減算器１１に供給する。
【００４８】
加減算器１１には、加算器７の加算値の他、最終入力画素ｍ３も供給される。ここで、加減算器１１は、加算器１１Ａと減算器１１Ｂとで構成されている。加減算器１１では、加算器１１Ａにおいて、最終入力画素ｍ３と、加算器７の加算値（ｍ０＋ｍ１＋ｍ２）とが加算され、第３階層の画素ｑ（＝ｍ０＋ｍ１＋ｍ２＋ｍ３）が求められる（生成される）。そして、この第３階層の画素ｑが、第３階層メモリ３に記憶される。
【００４９】
次に、以上のようにして記憶（階層符号化）された第１乃至第３階層の画像を構成する画素の読み出しについて説明する。
【００５０】
まず、第３階層の画像については、第３階層メモリ３に記憶された画素が、その記憶された順に、単に読み出されて出力される（図１の実施の形態では、第３階層の画素として、１の画素ｑしか記憶されていないので、この画素ｑが読み出されるだけである）。
【００５１】
次に、第２階層の画像については、第２階層の最終入力画素ｍ３以外の画素ｍ０乃至ｍ２を読み出すタイミングでは、各画素ｍ０乃至ｍ２が、第２階層メモリ２から読み出されて出力される。そして、第２階層の最終入力画素ｍ３を読み出すべきタイミングでは、第２階層メモリ２に記憶されている、対応する画素、即ち、最終入力画素ｍ３とともに、第３階層の画素ｑを生成するのに用いた３画素ｍ０乃至ｍ２が、同時に読み出され、加算器７に供給される。加算器７では、画素ｍ０乃至ｍ２の加算値が求められ、加減算器１１に供給される。
【００５２】
同時に、第３階層メモリ３から、最終入力画素ｍ３を用いて生成された第３階層の画素ｑが読み出され、加減算器１１に供給される。加減算器１１では、減算器１１Ｂにおいて、画素ｑから、加算器７の加算値が減算され、これにより、最終入力画素ｍ３（＝ｑ−（ｍ０＋ｍ１＋ｍ２））が求められて出力される。
【００５３】
次に、第１階層の画像については、第１階層の最終入力画素ｈ１１，ｈ３１，ｈ１３，ｈ３３以外の画素を読み出すタイミングでは、各画素が、第１階層メモリ１から読み出されて出力される。そして、第１階層の最終入力画素ｈ１１を読み出すタイミングでは、第１階層メモリ１に記憶されている、対応する画素、即ち、最終入力画素ｈ１１とともに、第２階層の画素ｍ０を生成するのに用いた３画素ｈ００，ｈ１０，ｈ０１が、同時に読み出され、加算器６に供給される。加算器６では、画素ｈ００，ｈ１０，ｈ０１の加算値が求められ、加減算器１０に供給される。
【００５４】
同時に、第２階層メモリ２から、最終入力画素ｈ１１を用いて生成された第２階層の画素ｍ０が読み出され、加減算器１０に供給される。加減算器１０では、減算器１０Ｂにおいて、画素ｍ０から、加算器６の加算値が減算され、これにより、最終入力画素ｈ１１（＝ｍ０−（ｈ００＋ｈ１０＋ｈ０１））が求められて出力される。
【００５５】
他の最終入力画素ｈ３１，ｈ１３，ｈ３３を読み出すタイミングにおいても、同様にして、画素ｈ３１，ｈ１３，ｈ３３がそれぞれ求められて出力される。
【００５６】
なお、第１階層の最終入力画素ｈ３３を読み出すタイミングにおいては、その画素ｈ３３を求めるのに、第２階層の最終入力画素ｍ３が必要となるが、この画素ｍ３は、上述したようにして求められる。
【００５７】
以上のように、下位階層の画素を記憶する第１階層メモリ１および第２階層メモリ２からの画素の読み出しを、上位階層の画素を構成するのに用いる下位階層の２×２画素のうちの、最終入力画素を除く３画素単位で行うようにしたので、第１階層メモリ１および第２階層メモリ２が、従来において外付けされていた遅延回路の役割をも果たすようになり、これにより、そのような遅延回路を設けずに、各階層の画像の書き込み（階層符号化）を行い、さらに、書き込まれた各階層の画像の読み出し（復号）を行うことが可能となる。そして、その結果、装置の小型化、処理の高速化を図ることが可能となる。
【００５８】
また、図１の実施の形態では、書き込み時の上位階層の画素および読み出し時の最終入力画素を演算する演算回路としては、３入力の加算器と、加算または減算を選択的に行う加減算器とがあれば良く、さらに、３入力の加算器は、書き込み時と読み出し時とで共通の演算に用いることができるから、シンプルなハードウェア構成で、記憶装置を実現することができる。
【００５９】
次に、図２は、図１の記憶装置の、より詳細な構成例を示している。
【００６０】
第１階層メモリ１は、アドレス供給回路４によって指定されるアドレス（のメモリセル）に、セレクタ８から供給される第１階層の画素（第１階層の画像を構成する画素の画素値）を記憶し、また、そのアドレスに記憶されている第１階層の画素を読み出し、加算器６およびセレクタ８に出力するようになされている。
【００６１】
即ち、第１階層メモリ１は、そのアドレス端子ＡＤに供給される、アドレス供給回路４からのアドレスに、そのデータ端子Ｄ１乃至Ｄ３に供給されるセレクタ８からの第１階層の画素を記憶するようになされている。また、第１階層メモリ１は、そのアドレス端子ＡＤに供給される、アドレス供給回路４からのアドレスに記憶されている第１階層の画素を読み出し、そのデータ端子Ｄ１乃至Ｄ３から、加算器６およびセレクタ８に供給するようになされている。
【００６２】
なお、第１階層メモリ１は、アドレス供給回路４によって指定されるアドレス（のメモリセル）に、セレクタ８から供給される第１階層の画素（第１階層の画像を構成する画素の画素値）を、３画素単位で記憶し、また、そのアドレスに記憶されている第１階層の画素を、３画素単位で読み出し、加算器６およびセレクタ８に出力するようになされている。
【００６３】
即ち、例えば、第１階層メモリ１の１のアドレスに対応するメモリセルは、第１階層の画素に割り当てられているビット数の３倍のビットを記憶することができるようになされている。具体的には、例えば、第１階層の画素が８ビットで表現されるとき、第１階層メモリ１のメモリセルは、図３に示すように、２４（８×３）ビットのデータを記憶することができるように構成されており、これにより、第１階層メモリ１では、１のアドレスが指定されると、２４ビット単位、即ち、３画素単位で、第１階層の画素の読み書きが行われるようになされている。
【００６４】
ここで、第１階層メモリ１において、上述のようにして１のアドレスに対して読み書きされる第１階層の３画素は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３を介して、それぞれ、やりとりされるようになされている。
【００６５】
なお、３画素単位での読み書きは、その他、例えば、第１階層メモリ１のメモリセルを、８ビットのデータを記憶することができるように構成し、１のアドレスを、３つのメモリセルに対応させて行うようにしても良い。
【００６６】
また、第１階層メモリ１のライトイネーブル端子ＷＥには、コントローラ５から、１ビットのライトイネーブル信号ｗｅ１が供給されるようになされており、第１階層メモリ１では、ライトイネーブル信号ｗｅ１が、Ｈ（High）またはＬ（Low）レベルのうちの、例えばＨレベルのとき、アドレス供給回路４が供給するアドレスへの書き込みが行われ、Ｌレベルのとき、アドレス供給回路４が供給するアドレスからの読み出しが行われるようになされている。
【００６７】
さらに、第１階層メモリ１のチップイネーブルＣＥ端子には、コントローラ５から、１ビットのチップイネーブル信号ｃｅ１が供給されるようになされており、第１階層メモリ１では、チップイネーブル信号ｃｅ１が、ＨまたはＬレベルのうちの、例えばＨレベルのときのみ、データ（第１階層の画素の画素値）の読み出しまたは書き込みが行われるようになされている。
【００６８】
従って、第１階層メモリ１では、チップイネーブル信号ｃｅ１がＨレベルの場合において、ライトイネーブル信号ｗｅ１もＨレベルのとき、アドレス供給回路４から供給されるアドレスへのデータの書き込みが行われ、ライトイネーブル信号ｗｅ１がＬレベルのとき、アドレス供給回路４から供給されるアドレスからのデータの読み出しが行われる。一方、チップイネーブル信号ｃｅ１がＬレベルの場合においては、第１階層メモリ１では、データの読み書きは行われない。
【００６９】
ここで、第１階層メモリ１は、少なくとも、１画面分の第１階層の画像の３／４のデータを記憶することができるようになされている。従って、例えば、図４に示すように、横×縦が１９２０×１０８０画素で１画面が構成される画像が、第１階層の画像として、記憶装置に入力され、また、その１画素に８ビットが割り当てられているとすると、第１階層メモリ１は、１９２０画素×１０８０画素×８ビット×３／４ビット、即ち、約１２メガビットの記憶容量を有する。なお、第１階層メモリ１の記憶容量が、１画面分の第１階層の画像のデータ量以下である、その３／４倍で済むのは、本実施の形態では、上述したように、第１階層の２×２画素のうちの、最終入力画素が記憶されないからである。このことは、次に説明する第２階層メモリ２についても同様である。
【００７０】
なお、第１階層メモリ１のマスクビット端子ＭＢには、セレクタ８からマスクビット信号ｍｂが供給されるようになされているが、これについては、後述する。
【００７１】
第２階層メモリ２も、第１階層メモリ１における場合と同様にして、アドレス供給回路４によって指定されるアドレスに、セレクタ９から供給される第２階層の画素（第２階層の画像を構成する画素の画素値）を、３画素単位で記憶し、また、そのアドレスに記憶されている第１階層の画素を、３画素単位で読み出し、加算器７およびセレクタ９に出力するようになされている。
【００７２】
即ち、第２階層メモリ２のアドレス端子ＡＤには、アドレス供給回路４からアドレスが供給されるようになされており、さらに、そのライトイネーブル端子ＷＥまたはチップイネーブル端子ＣＥには、コントローラ５から１ビットのライトイネーブル信号ｗｅ２またはチップイネーブル信号ｃｅ２がそれぞれ供給されるようになされている。
【００７３】
そして、第２階層メモリ２では、チップイネーブル信号ｃｅ２がＨレベルの場合において、ライトイネーブル信号ｗｅ２もＨレベルのとき、アドレス供給回路４から供給されるアドレスへのデータの書き込みが３画素単位で行われ、ライトイネーブル信号ｗｅ２がＬレベルのとき、アドレス供給回路４から供給されるアドレスからのデータの読み出しが３画素単位で行われる。なお、一度に読み書きされる３画素は、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３を介して、それぞれ、やりとりされるようになされている。
【００７４】
ここで、第２階層メモリ２のマスクビット端子ＭＢには、第１階層メモリ１における場合と同様に、セレクタ９からマスクビット信号ｍｂが供給されるようになされているが、これについても、後述する。
【００７５】
なお、第２階層メモリ２は、少なくとも、１画面分の第２階層の画像の３／４のデータを記憶することができるようになされている。即ち、本実施の形態では、第２階層の１画素は、８ビットで表される第１階層の画素の４つを加算して求められるので、１０ビットで表されることになる。また、第２階層の１画素は、第１階層の２×２画素から求められるから、第２階層の画像の横と縦の画素数は、いずれも、第１階層の画像の１／２になる。従って、第２階層メモリ２は、１９２０画素×１／２×１０８０画素×１／２×１０ビット×３／４ビット、即ち、約３．７メガビットの記憶容量を有する。
【００７６】
第３階層メモリ３は、アドレス供給回路４によって指定されるアドレスに、加減算器１１から供給される第３階層の画素（第３階層の画像を構成する画素の画素値）を、１画素単位で記憶し、また、そのアドレスに記憶されている第３階層の画素を、１画素単位で読み出し、加減算器１１に出力するようになされている。
【００７７】
即ち、第３階層メモリ３のアドレス端子ＡＤには、アドレス供給回路４からアドレスが供給されるようになされており、さらに、そのライトイネーブル端子ＷＥまたはチップイネーブル端子ＣＥには、コントローラ５から１ビットのライトイネーブル信号ｗｅ３またはチップイネーブル信号ｃｅ３がそれぞれ供給されるようになされている。
【００７８】
そして、第３階層メモリ３では、チップイネーブル信号ｃｅ３がＨレベルの場合において、ライトイネーブル信号ｗｅ３もＨレベルのとき、アドレス供給回路４から供給されるアドレスへのデータの書き込みが１画素単位で行われ、ライトイネーブル信号ｗｅ３がＬレベルのとき、アドレス供給回路４から供給されるアドレスからのデータの読み出しが１画素単位で行われる。なお、第３階層メモリにおいて読み書きされるデータ（第３階層の画素の画素値）は、そのデータ端子Ｄを介してやりとりされるようになされている。
【００７９】
なお、第３階層メモリ３は、少なくとも、１画面分の第３階層の画像のデータを記憶することができるようになされている。即ち、本実施の形態では、第３階層の１画素は、１０ビットで表される第２階層の画素の４つを加算して求められるので、１２ビットで表されることになる。また、第３階層の１画素は、第２階層の２×２画素から求められるから、第２階層の画像の横と縦の画素数は、いずれも、第２階層の画像の１／２、即ち、第１階層の画像の１／４になる。従って、第３階層メモリ３は、１９２０画素×１／４×１０８０画素×１／４×１２ビット、即ち、約１．１メガビットの記憶容量を有する。
【００８０】
アドレス供給回路４は、記憶装置に入力される画像を構成する画素の水平方向または垂直方向の位置に対応したアドレスそれぞれとしての水平アドレスまたは垂直アドレスを発生するアドレス発生回路４Ａを有し、そのアドレス発生回路４Ａが出力する水平アドレスおよび垂直アドレスを加工して、第１階層メモリ１、第２階層メモリ２、および第３階層メモリ３に供給するようになされている。
【００８１】
即ち、アドレス供給回路４は、第１階層メモリ１または第２階層メモリ２に対しては、第１または第２階層の画素が３画素単位で読み書きされるように、水平アドレスおよび垂直アドレスをそれぞれ加工して供給する。また、アドレス供給回路５は、第３階層メモリ３に対しては、第３階層の画素が１画素単位で読み書きされるように、水平アドレスおよび垂直アドレスを加工して供給する。
【００８２】
また、アドレス供給回路４は、水平アドレスおよび垂直アドレスの下位ビットを、制御信号として、コントローラ５、並びにセレクタ８および９に供給するようになされている。
【００８３】
なお、本実施の形態では、図４に示したように、水平方向が１９２０画素で、垂直方向が１０８０ラインで１画面が構成される画像（ディジタル画像データ）が入力され、また、ｌｏｇ2１９２０以上の最小の整数と、ｌｏｇ2１０８０以上の最小の整数とは、いずれも１１であるため、アドレス発生回路４Ａが出力する水平アドレスおよび垂直アドレスは、いずれも１１ビット（少なくとも１１ビット）で表される。
【００８４】
また、アドレス発生回路４Ａは、記憶装置に入力される画像を構成する画素に同期したクロックのタイミングで、水平アドレスおよび垂直アドレスを発生するようになされている。
【００８５】
加算器６は、３入力の加算器で、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３から同時に出力される８ビットの第１階層の３画素の加算値を演算し、その加算値を、加減算器１０に出力するようになされている。加算器７も、３入力の加算器で、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３から同時に出力される１０ビットの第２階層の３画素の加算値を演算し、その加算値を、加減算器１１に出力するようになされている。
【００８６】
セレクタ８の入出力端子ＤＩＯ１には、記憶装置に入力された画像が供給されるようになされている。ここで、記憶装置には、階層符号化対象の、例えば、プログレッシブな画像を構成する画素が、ラインスキャン順に入力（順次走査されて入力）されるようになされており、そのようにラインスキャン順に入力される画像の画素が、セレクタ８に供給されるようになされている。
【００８７】
セレクタ８は、その入出力端子ＤＩＯ１に供給された階層符号化対象の画像の画素を、第１階層の画素として、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれかから、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３の対応するものに供給するようになされている。即ち、図２の実施の形態では、セレクタ８の入出力端子ＩＯ１乃至ＩＯ３は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３とそれぞれ接続されており、従って、セレクタ８の入出力端子ＩＯ１乃至ＩＯ３から出力された画素は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３に、それぞれ供給されるようになされている。但し、セレクタ８は、後述するように、階層符号化対象の画像の画素を、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれからも出力せず、その入出力端子ＤＩＯ２を介して、加減算器１０に出力する場合もある。
【００８８】
また、セレクタ８の入出力端子ＩＯ１乃至ＩＯ３には、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３から出力される第１階層の３画素がそれぞれ供給されるようになされており、セレクタ８は、その３画素のうちのいずれか１つを、アドレス供給回路４から供給される制御信号（上述したように、水平アドレスおよび垂直アドレスの下位ビット）に基づいて選択し、第１階層の画素として、その入出力端子ＤＩＯ１から出力するようになされている。但し、セレクタ８は、後述するように、その入出力端子ＩＯ１乃至ＩＯ３に供給される３画素のうちのいずれも選択せず、その入出力端子ＤＩＯ２に供給される加減算器１０の出力を選択し、第１階層の画素として、その入出力端子ＤＩＯ１から出力する場合もある。
【００８９】
さらに、セレクタ８は、マスクビット信号ｍｂを、第１階層メモリ１のマスクビット端子ＭＢに供給するようにもなされている。
【００９０】
セレクタ９は、その入出力端子ＤＩＯ１に供給される加減算器１０の出力を、第２階層の画素として、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれかから、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３の対応するものに供給するようになされている。即ち、図２の実施の形態では、セレクタ９の入出力端子ＩＯ１乃至ＩＯ３は、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３とそれぞれ接続されており、従って、セレクタ９の入出力端子ＩＯ１乃至ＩＯ３から出力された画素は、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３に、それぞれ供給されるようになされている。但し、セレクタ９は、後述するように、加減算器１０の出力を、その入出力端子ＩＯ１乃至ＩＯ３のうちのいずれからも出力せず、その入出力端子ＤＩＯ０２から加減算器１１に出力する場合もある。
【００９１】
また、セレクタ９の入出力端子ＩＯ１乃至ＩＯ３には、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３から出力される第１階層の３画素がそれぞれ供給されるようになされており、セレクタ９は、その３画素のうちのいずれか１つを、アドレス供給回路４から供給される制御信号（上述したように、水平アドレスおよび垂直アドレスの下位ビット）に基づいて選択し、第２階層の画素として、その入出力端子ＤＩＯ１から出力するようになされている。但し、セレクタ９は、後述するように、その入出力端子ＩＯ１乃至ＩＯ３に供給される３画素のうちのいずれも選択せず、その入出力端子ＤＩＯ２から供給される加減算器１１の出力を選択し、第２階層の画素として、その入出力端子ＤＩＯ１から出力する場合もある。
【００９２】
さらに、セレクタ９は、マスクビット信号ｍｂを、第２階層メモリ２のマスクビット端子ＭＢに供給するようにもなされている。
【００９３】
加減算器１０は、加算器６の出力と、セレクタ８の入出力端子ＤＩＯ２の出力とを加算し、その加算値を、第２階層の画素として、セレクタ９の入出力端子ＤＩＯ１に供給するようになされている。さらに、加減算器１０は、セレクタ９の入出力端子ＤＩＯ１の出力から、加算器６の出力を減算し、その減算値を、第１階層の画素として、セレクタ８の入出力端子ＤＩＯ２に供給するようにもなされている。
【００９４】
加減算器１１は、加算器７の出力と、セレクタ９の入出力端子ＤＩＯ２の出力とを加算し、その加算値を、第３階層の画素として、第３階層メモリ３のデータ端子Ｄに供給するようになされている。さらに、加減算器１１は、第３階層メモリ３のデータ端子Ｄから供給される第３階層の画素から、加算器７の出力を減算し、その減算値を、第２階層の画素として、セレクタ９の入出力端子ＤＩＯ２に供給するようにもなされている。
【００９５】
次に、その動作について説明する。
【００９６】
なお、ここでは、上述の図４に示したように、１画面が１９２０×１０８０画素で構成され、各画素が８ビットで表されるプログレッシブな画像が、第１階層の画像として、記憶装置に供給されるものとする。
【００９７】
さらに、第１階層の画像を構成する画素を、その最も左上の画素をｈ（０，０）として、左からｘ＋１番目で、上からｙ＋１番目にある画素をｈ（ｘ，ｙ）と表す。本実施の形態では、第１階層の画像は、上述したように、１９２０×１０８０画素で構成されるから、ｘまたはｙは、それぞれ０乃至１９１９または０乃至１０７９の範囲の整数値をとる。
【００９８】
また、０乃至９５９（＝１９２０／２−１）または０乃至５３９（＝１０８０／２−１）の範囲の整数値をそれぞれとる変数ｓまたはｔを考えると、第２階層の画像を構成する画素は、第１階層の隣接する２×２画素
ｈ（２ｓ，２ｔ），    ｈ（２ｓ＋１，２ｔ），
ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）
の加算値となるが、それをｍ（ｓ，ｔ）と表す。従って、式
m(s,t)=h(2s,2t)+h(2s+1,2t)+h(2s,2t+1)+h(2s+1,2t+1)
・・・（１）
が成り立つ。
【００９９】
さらに、０乃至４７９（＝１９２０／４−１）または０乃至２６９（＝１０８０／４−１）の範囲の整数値をそれぞれとる変数ｍまたはｎを考えると、第３階層の画像を構成する画素は、第２階層の隣接する２×２画素
ｍ（２ｍ，２ｎ），    ｍ（２ｍ＋１，２ｎ），
ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）
の加算値、即ち、第１階層の隣接する４×４画素
h(4m,4n),  h(4m+1,4n),  h(4m+2,4n),  h(4m+3,4n),
h(4m,4n+1),h(4m+1,4n+1),h(4m+2,4n+1),h(4m+3,4n+1),
h(4m,4n+2),h(4m+1,4n+2),h(4m+2,4n+2),h(4m+3,4n+2),
h(4m,4n+3),h(4m+1,4n+3),h(4m+2,4n+3),h(4m+3,4n+3)
の加算値となるが、それをｑ（ｍ，ｎ）と表す。従って、式
q(m,n)=m(2m,2n)+m(2m+1,2n)+m(2m,2n+1)+m(2m+1,2n+1)
=h(4m,4n)+h(4m+1,4n)+h(4m+2,4n)+h(4m+3,4n)
+h(4m,4n+1)+h(4m+1,4n+1)+h(4m+2,4n+1)+h(4m+3,4n+1)
+h(4m,4n+2)+h(4m+1,4n+2)+h(4m+2,4n+2)+h(4m+3,4n+2)
+h(4m,4n+3)+h(4m+1,4n+3)+h(4m+2,4n+3)+h(4m+3,4n+3)
・・・（２）
が成り立つ。
【０１００】
また、アドレス発生回路４Ａでは、データの書き込み時および読み出し時のいずれの場合も、水平アドレスＨＡおよび垂直アドレスＶＡの組合せ（ＨＡ，ＶＡ）が、例えば、
（０，０），（１，０），・・・，（１９１９，０），
（０，１），（１，１），・・・，（１９１９，１），
・
・
・
（０，１０７９），（１，１０７９），・・・，（１９１９，１０７９）
の順（順次走査に対応する順）で、クロックに同期して供給されるものとする。そして、書き込み時（階層符号化時）においては、水平アドレスＨＡおよび垂直アドレスＶＡに対応する位置の画素が、セレクタ８の入出力端子ＤＩＯ１に供給されるものとする。
【０１０１】
さらに、水平アドレスＨＡおよび垂直アドレスＶＡは、ここでは、上述したように、いずれも１１ビットで表されるが、この１１ビットの水平アドレスＨＡの各ビットを、その最下位ビットをｈａ０として、ｈａ１，ｈａ２，・・・，ｈａ１０（ｈａ１０は最上位ビット）と表すとともに、１１ビットの垂直アドレスＶＡの各ビットも同様に、その最下位ビットをｖａ０として、ｖａ１，ｖａ２，・・・，ｖａ１０（ｖａ１０は最上位ビット）と表す。なお、この場合において、コントローラ５にはビットｈａ０およびｈａ１並びにビットｖａ０およびｖａ１が、セレクタ８にはビットｈａ０およびｖａ０が、セレクタ９にはビットｈａ１およびｖａ１が、制御信号として、アドレス供給回路４から供給されるようになされている。
【０１０２】
この場合、第１階層メモリ１、第２階層メモリ２、または第３階層メモリ３には、第１乃至第３階層の画素が、次のようにして書き込まれる。
【０１０３】
即ち、まず、第１階層メモリ１についてであるが、コントローラ５は、ライトイネーブル信号ｗｅ１およびチップイネーブル信号ｃｅ１を、いずれもＨレベルにして、第１階層メモリ１に供給する。また、アドレス供給回路４は、アドレス発生回路４Ａが出力する水平アドレスＨＡの一部としての、そのうちの最下位ビットｈａ０を除く上位１０ビットｈａ１乃至ｈａ１０と、垂直アドレスＶＡの一部としての、最下位ビットｖａ０を除く上位１０ビットｖａ１乃至ｖａ１０を、第１階層メモリ１のアドレス端子ＡＤに供給する。さらに、アドレス供給回路４は、水平アドレスＨＡの最下位ビットｈａ０と、垂直アドレスＶＡの最下位ビットｖａ０を、制御信号として、セレクタ８に出力する。
【０１０４】
従って、第２階層の画素ｍ（ｓ，ｔ）を求めるのに用いる第１階層の２×２の４画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）が、セレクタ８の入出力端子ＤＩＯ１に入力されるタイミングにおいては、アドレス供給回路４は、いずれのタイミングでも、第１階層メモリ１の同一アドレス（ｓ，ｔ）を指定する信号を、第１階層メモリ１に出力する。
【０１０５】
一方、セレクタ８では、その入出力端子ＤＩＯ１に供給される第１階層の画素が、アドレス供給回路４からの制御信号ｈａ０およびｖａ０に基づき、その入出力端子ＩＯ１乃至ＩＯ３またはＤＩＯ２のうちのいずれかから出力される。
【０１０６】
即ち、セレクタ８は、制御信号ｈａ０およびｖａ０がいずれも０のとき、つまり、その入出力端子ＤＩＯ１に、第１階層の画素ｈ（２ｓ，２ｔ）が入力されたとき、その画素ｈ（２ｓ，２ｔ）を、入出力端子ＩＯ１から出力する。また、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ１または０のとき、つまり、その入出力端子ＤＩＯ１に、第１階層の画素ｈ（２ｓ＋１，２ｔ）が入力されたとき、その画素ｈ（２ｓ＋１，２ｔ）を、入出力端子ＩＯ２から出力する。さらに、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ０または１のとき、つまり、その入出力端子ＤＩＯ１に、第１階層の画素ｈ（２ｓ，２ｔ＋１）が入力されたとき、その画素ｈ（２ｓ，２ｔ＋１）を、入出力端子ＩＯ３から出力する。また、セレクタ８は、制御信号ｈａ０およびｖａ０がいずれも１のとき、つまり、その入出力端子ＤＩＯ１に、第１階層の画素ｈ（２ｓ＋１，２ｔ＋１）が入力されたとき、その画素ｈ（２ｓ＋１，２ｔ＋１）を、入出力端子ＤＩＯ２から出力する。
【０１０７】
従って、セレクタ８においては、図５に示すように、第１階層の画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）、またはｈ（２ｓ＋１，２ｔ＋１）は、その入出力端子ＩＯ１乃至ＩＯ３、またはＤＩＯ２から、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３、または加減算器１０に、それぞれ出力される。
【０１０８】
そして、第１階層メモリ１では、そのデータ端子Ｄ１乃至Ｄ３に供給されるデータが、アドレス（ｓ，ｔ）に記憶される。
【０１０９】
ここで、図３に示したように、第１階層メモリ１においては（第２階層メモリ２についても同様）、あるアドレス（ｓ，ｔ）のメモリセルは、第１階層の３画素分のデータを記憶することができるようになされており、本実施の形態では、そのようなメモリセルの左から最初の８ビット、次の８ビット、最後の８ビットに、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が、それぞれ記憶されるようになされている。即ち、本実施の形態では、第１階層メモリ１のメモリセルの左から最初の８ビット、次の８ビット、最後の８ビットに、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３からの入力が、同時に記憶されるようになされている。
【０１１０】
しかしながら、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３に供給されるのは、アドレス発生回路４Ａが、水平アドレスＨＡと垂直アドレスＶＡの組（ＨＡ，ＶＡ）として、（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１）をそれぞれ出力しているときであり、その出力タイミングは一致していない。そして、セレクタ８では、その入出力端子ＩＯ１から、画素ｈ（２ｓ，２ｔ）が出力されるタイミングにおいては、他の入出力端子ＩＯ２およびＩＯ３の出力は不定になっており、同様に、入出力端子ＩＯ２から画素ｈ（２ｓ＋１，２ｔ）が出力されるタイミング、または入出力端子ＩＯ３から画素ｈ（２ｓ，２ｔ＋１）が出力されるタイミングにおいても、それぞれ入出力端子ＩＯ１およびＩＯ３、またはＩＯ１およびＩＯ２の出力は不定になっている。
【０１１１】
従って、この場合、例えば、水平アドレスＨＡと垂直アドレスＶＡの組（ＨＡ，ＶＡ）として、（２ｓ，２ｔ）が出力されるタイミングにおいて、第１階層メモリ１のメモリセルの左から最初の８ビットに、画素ｈ（２ｓ，２ｔ）を書き込んだ後、水平アドレスＨＡと垂直アドレスＶＡの組（ＨＡ，ＶＡ）として、（２ｓ，２ｔ）が出力されるタイミングにおいては、第１階層メモリ１のメモリセルの左から最初の８ビットの次の８ビットには、画素ｈ（２ｓ＋１，２ｔ）が書き込まれるが、第１階層メモリ１のメモリセルの左から８ビットには、既に画素ｈ（２ｓ，２ｔ）が書き込まれているのにもかかわらず、セレクタ８の入出力端子ＩＯ１から出力される不定のデータが上書きされることになる。
【０１１２】
そこで、セレクタ８では、アドレス供給回路４からの制御信号ｈａ０およびｖａ０に基づき、第１階層メモリ１のメモリセルへの書き込みをビット単位で制御するためのマスクビット信号ｍｂが生成され、第１階層メモリ１のマスクビット端子ＭＢに供給されるようになされている。
【０１１３】
即ち、セレクタ８は、制御信号ｈａ０およびｖａ０がいずれも０のとき、つまり、その入出力端子ＩＯ１から第１階層メモリ１のデータ端子Ｄ１に、画素ｈ（２ｓ，２ｔ）を出力するとき、図６（Ａ）に示すように、アドレス（ｓ，ｔ）のメモリセルの最初の８ビットの次の８ビット、および最後の８ビットをマスクする（それらのビットへの書き込みを行わないようにする）ためのマスクビット信号ｍｂを、第１階層メモリ１に供給する。また、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ１または０のとき、つまり、その入出力端子ＩＯ２から第１階層メモリ１のデータ端子Ｄ２に、画素ｈ（２ｓ＋１，２ｔ）を出力するとき、図６（Ｂ）に示すように、アドレス（ｓ，ｔ）のメモリセルの最初の８ビット、および最後の８ビットをマスクするためのマスクビット信号ｍｂを、第１階層メモリ１に供給する。さらに、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ０または１のとき、つまり、その入出力端子ＩＯ３から第１階層メモリ１のデータ端子Ｄ３に、画素ｈ（２ｓ，２ｔ＋１）を出力するとき、図６（Ｃ）に示すように、アドレス（ｓ，ｔ）のメモリセルの最初の８ビット、および次の８ビットをマスクするためのマスクビット信号ｍｂを、第１階層メモリ１に供給する。
【０１１４】
これにより、第１階層メモリ１では、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ）、またはｈ（２ｓ，２ｔ＋１）が供給されるタイミングにおいて、図７に示すように、アドレス（ｓ，ｔ）のメモリセルの最初の８ビット、次の８ビット、または最後の８ビットにのみ、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ）、またはｈ（２ｓ，２ｔ＋１）が、それぞれ書き込まれる。
【０１１５】
なお、マスクビット信号ｍｂは、メモリセルの最初の８ビット、次の８ビット、または最後の８ビットの３つの領域のうちのいずれか１への書き込みのみを許可するためのものであるから、少なくとも２ビットの信号である必要がある。
【０１１６】
以上のようにして、第１階層メモリ１においては、図８に示すように、第２階層の画素ｍ（ｓ，ｔ）を求めるのに用いる第１階層の２×２の４画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）について、そのうちの最後に入力される画素（最終入力画素）ｈ（２ｓ＋１，２ｔ＋１）を除く３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）だけが書き込まれていく。
【０１１７】
一方、制御信号ｈａ０およびｖａ０がいずれも１の場合、上述したように、第１階層の画素ｈ（２ｓ＋１，２ｔ＋１）が、セレクタ８から加減算器１０に出力されるが、この場合においては、コントローラ５は、ライトイネーブル信号ｗｅ１をＬレベルにする。即ち、コントローラ５は、アドレス供給回路４から供給される制御信号ｈａ０およびｖａ０がいずれも１の場合、ライトイネーブル信号ｗｅ１をＨレベルからＬレベルにして、第１階層メモリ１に供給する。
【０１１８】
従って、アドレス発生回路４Ａがアドレス（２ｓ＋１，２ｔ＋１）を出力するタイミングにおいては、第１階層メモリ１は、読み出し状態となり、アドレス供給回路４からのアドレス（ｓ，ｔ）に記憶されているデータ、即ち、既に記憶されている第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が、同時に読み出される。この３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３からそれぞれ出力され、図９に示すように、加算器６に供給される。
【０１１９】
加算器６では、第１階層メモリ１からの３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が加算され、その加算値は、加減算器１０に供給される。加減算器１０では、図９に示すように、加算器６からの加算値と、セレクタ８からの画素ｈ（２ｓ＋１，２ｔ＋１）とが加算され、これにより、第２階層の画素ｍ（ｓ，ｔ）（＝ｈ（２ｓ，２ｔ）＋ｈ（２ｓ＋１，２ｔ）＋ｈ（２ｓ，２ｔ＋１）＋ｈ（２ｓ＋１，２ｔ＋１））が求められる。この画素ｍ（ｓ，ｔ）は、加減算器１０から出力され、セレクタ９の入出力端子ＤＩＯ１に入力される。
【０１２０】
従って、第２階層の画素ｍ（ｓ，ｔ）を求めるのに用いる第１階層の２×２の４画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）のうちの最終入力画素ｈ（２ｓ＋１，２ｔ＋１）が入力されるタイミングにおいては、図１０に示すように、第１階層メモリ１のアドレス（ｓ，ｔ）に記憶されている第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が読み出され、それらと最終入力画素ｈ（２ｓ＋１，２ｔ＋１）とを用いて、第２階層の画素ｍ（ｓ，ｔ）が求められる。そして、この画素ｍ（ｓ，ｔ）は、次に説明するようにして、第２階層メモリ２に書き込まれる。
【０１２１】
以上のようにして加減算器１０からセレクタ９に供給される第２階層の画素ｍ（ｓ，ｔ）に対しては、第２階層メモリ２、加算器７、セレクタ９、または加減算器１１において、第１階層メモリ１、加算器６、セレクタ８、または加減算器１０における場合とそれぞれ同様の処理が施され、これにより、第２階層メモリ２に、第２階層の画素が記憶されていくとともに、第３階層の画素が生成されていく。
【０１２２】
即ち、コントローラ５は、ライトイネーブル信号ｗｅ２およびチップイネーブル信号ｃｅ２を、いずれもＨレベルにして、第２階層メモリ２に供給する。また、アドレス供給回路４は、アドレス発生回路４Ａが出力する水平アドレスＨＡの一部としての、そのうちの最下位ビットｈａ０とその１つ上位のビットｈａ１を除く上位９ビットｈａ２乃至ｈａ１０と、垂直アドレスＶＡの一部としての、最下位ビットｖａ０およびその１つ上位のビットｖａ１を除く上位９ビットｖａ２乃至ｖａ１０を、第２階層メモリ２のアドレス端子ＡＤに供給する。さらに、アドレス供給回路４は、水平アドレスＨＡの最下位ビットから１つ上位のｈａ１と、垂直アドレスＶＡの最下位ビットから１つ上位のｖａ１を、制御信号として、セレクタ９に出力する。
【０１２３】
従って、第３階層の画素ｑ（ｍ，ｎ）を求めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）が、セレクタ９の入出力端子ＤＩＯ１に入力されるタイミングにおいては、アドレス供給回路４は、いずれのタイミングでも、第２階層メモリ２の同一アドレス（ｍ，ｎ）を指定する信号を、第２階層メモリ２に出力する。
【０１２４】
一方、セレクタ９では、その入出力端子ＤＩＯ１に供給される第２階層の画素が、アドレス供給回路４からの制御信号ｈａ１およびｖａ１に基づき、その入出力端子ＩＯ１乃至ＩＯ３またはＤＩＯ２のうちのいずれかから出力される。
【０１２５】
即ち、セレクタ９は、制御信号ｈａ１およびｖａ１がいずれも０のとき、つまり、その入出力端子ＤＩＯ１に、第２階層の画素ｍ（２ｍ，２ｎ）が入力されたとき、その画素ｍ（２ｍ，２ｎ）を、入出力端子ＩＯ１から出力する。また、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ１または０のとき、つまり、その入出力端子ＤＩＯ１に、第２階層の画素ｈ（２ｍ＋１，２ｎ）が入力されたとき、その画素ｍ（２ｍ＋１，２ｎ）を、入出力端子ＩＯ２から出力する。さらに、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ０または１のとき、つまり、その入出力端子ＤＩＯ１に、第２階層の画素ｍ（２ｍ，２ｎ＋１）が入力されたとき、その画素ｍ（２ｍ，２ｎ＋１）を、入出力端子ＩＯ３から出力する。また、セレクタ９は、制御信号ｈａ１およびｖａ１がいずれも１のとき、つまり、その入出力端子ＤＩＯ１に、第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が入力されたとき、その画素ｍ（２ｍ＋１，２ｎ＋１）を、入出力端子ＤＩＯ２から出力する。
【０１２６】
従って、セレクタ９においては、第２階層の画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）、またはｍ（２ｍ＋１，２ｎ＋１）は、その入出力端子ＩＯ１乃至ＩＯ３、またはＤＩＯ２から、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３、または加減算器１１に、それぞれ出力される。
【０１２７】
そして、第２階層メモリ２では、第１階層メモリ１における場合と同様にして、そのデータ端子Ｄ１乃至Ｄ３に供給されるデータが、アドレス（ｍ，ｎ）に記憶される。
【０１２８】
即ち、第２階層メモリ２のメモリセルは、図３に示した第１階層メモリ１のメモリセルと同様に構成されている。但し、第２階層の画素は、上述したように、１０ビットで表されるため、第２階層メモリ２のメモリセルは、１０ビットで表される３画素、即ち、３０ビットのデータを記憶することができるようになされている。
【０１２９】
そして、セレクタ９では、アドレス供給回路４からの制御信号ｈａ１およびｖａ１に基づき、第２階層メモリ２のメモリセルへの書き込みをビット単位で制御するためのマスクビット信号ｍｂが生成され、第２階層メモリ２のマスクビット端子ＭＢに供給される。
【０１３０】
即ち、セレクタ９は、制御信号ｈａ１およびｖａ１がいずれも０のとき、つまり、その入出力端子ＩＯ１から第２階層メモリ２のデータ端子Ｄ１に、画素ｍ（２ｍ，２ｎ）を出力するとき、アドレス（ｍ，ｎ）のメモリセルの最初の１０ビットの次の１０ビット、および最後の８ビットをマスクする（それらのビットへの書き込みを行わないようにする）ためのマスクビット信号ｍｂを、第２階層メモリ２に供給する。また、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ１または０のとき、つまり、その入出力端子ＩＯ２から第２階層メモリ２のデータ端子Ｄ２に、画素ｍ（２ｍ＋１，２ｎ）を出力するとき、アドレス（ｍ，ｎ）のメモリセルの最初の１０ビット、および最後の１０ビットをマスクするためのマスクビット信号ｍｂを、第２階層メモリ２に供給する。さらに、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ０または１のとき、つまり、その入出力端子ＩＯ３から第２階層メモリ２のデータ端子Ｄ３に、画素ｍ（２ｍ，２ｎ＋１）を出力するとき、アドレス（ｍ，ｎ）のメモリセルの最初の１０ビット、および次の１０ビットをマスクするためのマスクビット信号ｍｂを、第２階層メモリ２に供給する。
【０１３１】
これにより、第２階層メモリ２では、画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ）、またはｍ（２ｍ，２ｎ＋１）が供給されるタイミングにおいて、アドレス（ｍ，ｎ）のメモリセルの最初の１０ビット、次の１０ビット、または最後の１０ビットにのみ、画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ）、またはｍ（２ｍ，２ｎ＋１）が、それぞれ書き込まれる。
【０１３２】
以上のようにして、第２階層メモリ２においては、第３階層の画素ｑ（ｍ，ｎ）を求めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）のうちの最後に入力される画素（最終入力画素）ｍ（２ｍ＋１，２ｎ＋１）を除く３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）だけが書き込まれていく。
【０１３３】
一方、制御信号ｈａ１およびｖａ１がいずれも１の場合、上述したように、第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が、セレクタ９から加減算器１０に出力されるが、この場合においては、コントローラ５は、ライトイネーブル信号ｗｅ２をＬレベルにする。即ち、コントローラ５は、アドレス供給回路４から供給される制御信号ｈａ１およびｖａ１がいずれも１の場合、ライトイネーブル信号ｗｅ２をＨレベルからＬレベルにして、第２階層メモリ２に供給する。
【０１３４】
従って、この場合、第２階層メモリ２は、読み出し状態となり、アドレス供給回路４からのアドレス（ｍ，ｎ）に記憶されているデータ、即ち、既に記憶されている第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が、同時に読み出される。この３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）は、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３からそれぞれ出力され、加算器７に供給される。
【０１３５】
加算器７では、第２階層メモリ２からの３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が加算され、その加算値は、加減算器１１に供給される。加減算器１１では、加算器７からの加算値と、セレクタ９からの画素ｍ（２ｍ＋１，２ｎ＋１）とが加算され、これにより、第３階層の画素ｑ（ｍ，ｎ）（＝ｍ（２ｍ，２ｎ）＋ｍ（２ｍ＋１，２ｎ）＋ｍ（２ｍ，２ｎ＋１）＋ｍ（２ｍ＋１，２ｎ＋１））が求められる。この画素ｑ（ｍ，ｎ）は、加減算器１１から出力され、第３階層メモリ３のデータ端子Ｄに入力される。
【０１３６】
従って、第３階層の画素ｑ（ｍ，ｎ）を求めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）のうちの最終入力画素ｍ（２ｍ＋１，２ｎ＋１）が入力されるタイミングにおいては、即ち、図１１に示すように、加減算器１０において、図１０で説明したようにして、最終入力画素ｍ（２ｍ＋１，２ｎ＋１）が求められ、セレクタ９に出力される場合においては、第２階層メモリ２のアドレス（ｍ，ｎ）に既に記憶されている第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が同時に読み出され、それらと最終入力画素ｍ（２ｍ＋１，２ｎ＋１）とを用いて、第３階層の画素ｑ（ｍ，ｎ）が求められる。
【０１３７】
即ち、第３階層の画素ｑ（ｍ，ｎ）を求めるのに用いる第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）それぞれを求めることから考えれば、第１階層の４画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ＋１，４ｎ＋１）から第２階層の画素ｍ（２ｍ，２ｎ）が求められ、また、第１階層の４画素ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１），ｈ（４ｍ＋３，４ｎ＋１）から第２階層の画素（２ｍ＋１，２ｎ）が求められる。さらに、第１階層の４画素ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋３）から第２階層の画素ｍ（２ｍ，２ｎ＋１）が求められ、また、第１階層の４画素ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ＋３），ｈ（４ｍ＋３，４ｎ＋３）から第２階層の画素（２ｍ＋１，２ｎ＋１）が求められる。そして、以上のようにして求められた第２階層の２×２の４画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）から、第３階層の画素ｑ（ｍ，ｎ）が求められる。
【０１３８】
この第３階層の画素ｑ（ｍ，ｎ）は、次に説明するようにして、第３階層メモリ３に書き込まれる。
【０１３９】
なお、加減算器１０において、第２階層の画素ｍ（ｓ，ｔ）が得られるのは、セレクタ８に、第１階層の画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）が入力されてからであり、それぞれの画素が入力されるタイミングにおいて、アドレス発生回路４Ａは、アドレス（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１），（２ｓ＋１，２ｔ＋１）を出力する。一方、第２階層メモリ２には、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡのそれぞれ上位９ビットが、アドレスとして与えられるから、１の第２階層の画素ｍ（ｓ，ｔ）を得るための第１階層の４画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）が入力されるタイミングにおいて、第２階層メモリ２には、いずれも同一のアドレスが与えられる。
【０１４０】
しかしながら、加減算器１０において、第２階層の画素ｍ（ｓ，ｔ）が得られるのは、画素ｈ（２ｓ＋１，２ｔ＋１）が入力されるタイミングにおいてであり、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が入力されるタイミングでは、いずれのタイミングにおいても、第２階層の画素ｍ（ｓ，ｔ）は得られていない。従って、書き込み時には、第２階層メモリ２において、画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が入力されるタイミングでは、書き込み動作を行わず、第２階層の画素ｍ（ｓ，ｔ）が得られる画素ｈ（２ｓ＋１，２ｔ＋１）が入力されるタイミングでのみ、書き込み動作を行う必要がある。
【０１４１】
そこで、コントローラ５は、アドレス供給回路４からの制御信号としての水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの最下位ビットｈａ０またはｖａ０が、いずれも１の場合にのみ、チップイネーブル信号ｃｅ２をＨレベルにし、他の場合はＬレベルにするようになされている。
【０１４２】
次に、以上のようにして加減算器１１から第３階層メモリ３のデータ端子Ｄに供給される第３階層の画素ｑ（ｍ，ｎ）は、第３階層メモリ３において記憶される。
【０１４３】
即ち、コントローラ５は、ライトイネーブル信号ｗｅ３およびチップイネーブル信号ｃｅ３を、いずれもＨレベルにして、第３階層メモリ３に供給する。また、アドレス供給回路４は、アドレス発生回路４Ａが出力する水平アドレスＨＡおよび垂直アドレスＶＡを、第２階層メモリ２に供給する場合と同様に加工し、水平アドレスＨＡの上位９ビットｈａ２乃至ｈａ１０と、垂直アドレスＶＡの上位９ビットｖａ２乃至ｖａ１０を、第３階層メモリ３のアドレス端子ＡＤに供給する。
【０１４４】
従って、第３階層メモリ３には、第３階層の画素ｑ（ｍ，ｎ）の位置に対応するアドレス（ｍ，ｎ）が供給される。そして、第３階層メモリ３では、アドレス（ｍ，ｎ）に、加減算器１１から供給される第３階層の画素ｑ（ｍ，ｎ）が記憶される。
【０１４５】
なお、加減算器１１において、第３階層の画素ｑ（ｍ，ｎ）が得られるのは、セレクタ９に、第２階層の画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）が入力されてからであり、さらに、第２階層の画素ｍ（２ｍ，２ｎ）は、第１階層の４画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ＋１，４ｎ＋１）が入力されてから、第２階層の画素（２ｍ＋１，２ｎ）は、第１階層の４画素ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１），ｈ（４ｍ＋３，４ｎ＋１）が入力されてから、第２階層の画素ｍ（２ｍ，２ｎ＋１）は、第１階層の４画素ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋３）が入力されてから、第２階層の画素（２ｍ＋１，２ｎ＋１）は、第１階層の４画素ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ＋３），ｈ（４ｍ＋３，４ｎ＋３）が入力されてから、それぞれ求められる。
【０１４６】
そして、アドレス発生回路４Ａは、第１階層の４×４の１６画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１），ｈ（４ｍ＋１，４ｎ＋１），ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１），ｈ（４ｍ＋３，４ｎ＋１），ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋３），ｈ（４ｍ＋１，４ｎ＋３），ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ＋３），ｈ（４ｍ＋３，４ｎ＋３）が入力されるタイミングにおいて、アドレス（４ｍ，４ｎ），（４ｍ＋１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を、それぞれ出力する。
【０１４７】
一方、第３階層メモリ３には、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡのそれぞれ上位９ビットが、アドレスとして与えられるから、１の第３階層の画素ｑ（ｍ，ｎ）を得るための、上述の第１階層の４×４の１６画素が入力されるタイミングにおいて、第３階層メモリ３には、いずれも同一のアドレス（ｍ，ｎ）が与えられる。
【０１４８】
しかしながら、加減算器１１において、第３階層の画素ｑ（ｍ，ｎ）が得られるのは、上述の４×４の１６の第１階層の画素のうちの画素ｈ（４ｍ＋３，４ｎ＋３）が入力されるタイミング（第２階層でいえば、画素ｍ（２ｍ＋１，２ｎ＋１）が入力されるタイミング）においてであり、第１階層の他の１５画素が入力されるタイミングでは、いずれのタイミングにおいても、第３階層の画素ｑ（ｍ，ｎ）は得られていない。従って、書き込み時には、第３階層メモリ３において、上述の第１階層の他の１５画素が入力されるタイミングでは、書き込み動作を行わず、第３階層の画素ｑ（ｍ，ｎ）が得られる、第１階層の画素ｈ（４ｍ＋３，４ｎ＋３）が入力されるタイミングでのみ、書き込み動作を行う必要がある。
【０１４９】
そこで、コントローラ５は、アドレス供給回路４からの制御信号としての水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの最下位ビットｈａ０またはｖａ０が、いずれも１で、かつそれぞれの最下位ビットの１つ上位のビットｈａ１またはｖａ１も、いずれも１の場合にのみ、チップイネーブル信号ｃｅ３をＨレベルにし、他の場合はＬレベルにするようになされている。
【０１５０】
以上のように、第１階層と第２階層との関係からすれば、下位階層である第１階層の画素を記憶する第１階層メモリ１からの画素の読み出しを、上位階層である第２階層の画素を構成するのに用いる第１階層の２×２画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）のうちの、最終入力画素ｈ（２ｓ＋１，２ｔ＋１）を除く３画素単位で行うようにしたので、第１階層メモリ１が、従来において外付けされていた遅延回路の役割をも果たすようになり、これにより、そのような遅延回路を設けずに、第１階層の画像から第２階層の画像を求めながら、それらの書き込みを行うことが可能となる。また、第２階層と第３階層との関係からすれば、下位階層である第２階層の画素を記憶する第２階層メモリ２からの画素の読み出しを、上位階層である第３階層の画素を構成するのに用いる第２階層の２×２画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）のうちの、最終入力画素ｍ（２ｍ＋１，２ｎ＋１）を除く３画素単位で行うようにしたので、第２階層メモリ２が、従来において外付けされていた遅延回路の役割をも果たすようになり、これにより、そのような遅延回路を設けずに、第２階層の画像から第３階層の画像を求めながら、それらの書き込みを行うことが可能となる。
【０１５１】
次に、以上のようにして書き込まれた第１乃至第３階層の画像の読み出しについて説明する。なお、読み出しについては、説明の都合上、第３階層、第２階層、第１階層の順で説明する。
【０１５２】
まず、第３階層の画素の読み出しについて説明する。
【０１５３】
第３階層の画素の読み出しにおいては、アドレス供給回路４は、書き込み時における場合と同様のアドレスを、第３階層メモリ３に与える。また、コントローラ５は、ライトイネーブル信号ｗｅ３をＬレベルにして、第３階層メモリ３に与える。さらに、コントローラ５は、書き込み時における場合と同様のチップイネーブル信号ｃｅ３を、第３階層メモリ３に与える。
【０１５４】
即ち、アドレス供給回路４から第３階層メモリ３に対しては、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡのそれぞれ上位９ビットが、アドレスとして与えられるから、アドレス発生回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合においては、第３階層メモリ３には、いずれの場合においても、アドレス（ｍ，ｎ）が与えられる。この場合、第３階層メモリ３の同一アドレスから、第３階層の画素が、１６回読み出されることになる。
【０１５５】
そこで、このような同一アドレスからの画素の重複読み出しを避けるため、コントローラ５は、書き込み時における場合と同様に、アドレス供給回路４からの制御信号としての水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの最下位ビットｈａ０またはｖａ０が、いずれも１で、かつそれぞれの最下位ビットの１つ上位のビットｈａ１またはｖａ１も、いずれも１の場合にのみ、チップイネーブル信号ｃｅ３をＨレベルにし、他の場合はＬレベルにするようになされている。
【０１５６】
以上により、第３階層メモリ３に対しては、０乃至４７９または０乃至２６９の範囲の整数値をそれぞれとる変数ｍまたはｎによって表されるアドレス（ｍ，ｎ）が、ラインスキャン順に与えられ、各アドレスに記憶された第３階層の画素ｑ（ｍ，ｎ）が読み出される。この第３階層の画素（ｍ，ｎ）は、第３階層メモリ３のデータ端子Ｄから、ラインスキャン順に出力される。
【０１５７】
次に、第２階層の画素の読み出しについて説明する。
【０１５８】
この場合、アドレス供給回路４は、第３階層メモリ３に対するアドレスとして、上述したようなアドレスを与えるとともに、第２階層メモリ２に対するアドレスとして、書き込み時における場合と同様に、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの上位９ビットを与える。
【０１５９】
また、コントローラ５は、第３階層メモリ３に対して、上述したようなライトイネーブル信号ｗｅ３およびチップイネーブル信号ｃｅ３を与えるとともに、第２階層メモリ２に対して、Ｌレベルのライトイネーブル信号ｗｅ２を与える。さらに、コントローラ５は、書き込み時における場合と同様のチップイネーブル信号ｃｅ２を、第２階層メモリ２に与える。
【０１６０】
従って、この場合、アドレス発生回路４Ａが、水平アドレスＨＡと垂直アドレスＶＡとの組（ＨＡ，ＶＡ）として、アドレス（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１），（２ｓ＋１，２ｔ＋１）を出力するタイミングのうちの、アドレス（２ｓ＋１，２ｔ＋１）を出力するタイミングでのみ、第２階層メモリ２において、データ（第２階層の画素）の読み出しが行われる。
【０１６１】
さらに、アドレス供給回路４は、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの上位９ビットを、第２階層メモリ２に対して、アドレスとして与えるから、アドレス発生回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合には、いずれの場合も、アドレス（ｍ，ｎ）が、第２階層メモリ２に与えられる。
【０１６２】
そして、上述したことから、第２階層メモリ２においてデータの読み出しが行われるのは、アドレス発生回路４Ａが、アドレス（４ｍ，４ｎ），（４ｍ＋１，４ｎ），（４ｍ，４ｎ＋１），（４ｍ＋１，４ｎ＋１），（４ｍ＋２，４ｎ），（４ｍ＋３，４ｎ），（４ｍ＋２，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ，４ｎ＋２），（４ｍ＋１，４ｎ＋２），（４ｍ，４ｎ＋３），（４ｍ＋１，４ｎ＋３），（４ｍ＋２，４ｎ＋２），（４ｍ＋３，４ｎ＋２），（４ｍ＋２，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合のうちの、アドレス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ＋１，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合である。
【０１６３】
以上から、第２階層メモリ２においては、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ＋１，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合に、いずれの場合にも、アドレス（ｍ，ｎ）が与えられ、そのアドレス（ｍ，ｎ）からデータが読み出される。
【０１６４】
一方、上述したことから、第２階層メモリ２のアドレス（ｍ，ｎ）には、第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が記憶されており、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ＋１，４ｎ＋３），（４ｍ＋３，４ｎ＋３）を出力する場合においては、いずれの場合も、第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が、第２階層メモリ２から同時に読み出され、そのデータ端子Ｄ１乃至Ｄ３から、それぞれ出力される。
【０１６５】
そして、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋１），（４ｍ＋３，４ｎ＋１），（４ｍ＋１，４ｎ＋３）を出力する場合においては、いずれの場合においても、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３から出力される第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）は、セレクタ９の入出力端子ＩＯ１乃至ＩＯ３に、それぞれ供給される。
【０１６６】
セレクタ９では、図１２に示すように、その入出力端子ＩＯ１乃至ＩＯ３に供給される第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）、またはその入出力端子ＤＩＯ２に供給される加減算器１１の出力のうちのいずれか１つが、コントローラ５からの制御信号ｈａ１およびｖａ１に基づき、第２階層の画像の読み出し結果として選択され、その入出力端子ＤＩＯ１から出力される。
【０１６７】
即ち、セレクタ９は、制御信号ｈａ１およびｖａ１がいずれも０のとき、つまり、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋１）を出力するとき、第２階層メモリ２のデータ端子Ｄ１から、セレクタ９の入出力端子ＩＯ１に供給される第２階層の画素（２ｍ，２ｎ）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１６８】
また、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ１または０のとき、つまり、アドレス発生回路４Ａが、アドレス（４ｍ＋３，４ｎ＋１）を出力するとき、第２階層メモリ２のデータ端子Ｄ２から、セレクタ９の入出力端子ＩＯ２に供給される第２階層の画素（２ｍ＋１，２ｎ）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１６９】
さらに、セレクタ９は、制御信号ｈａ１またはｖａ１が、それぞれ０または１のとき、つまり、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋３）を出力するとき、第２階層メモリ２のデータ端子Ｄ２から、セレクタ９の入出力端子ＩＯ３に供給される第２階層の画素（２ｍ，２ｎ＋１）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１７０】
そして、セレクタ９は、制御信号ｈａ１およびｖａ１がいずれも１のとき、つまり、アドレス発生回路４Ａが、アドレス（４ｍ＋３，４ｎ＋３）を出力するとき、加減算器１１から、その入出力端子ＤＩＯ２に供給されるデータを選択して、その入出力端子ＤＩＯ１から出力する。
【０１７１】
即ち、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋３）を出力する場合においても、第２階層メモリ２のデータ端子Ｄ１乃至Ｄ３からは、第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が出力されるが、この第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）は、加算器７に供給されて、その加算値が演算される。そして、加算器７において得られた加算値は、加減算器１１に供給される。
【０１７２】
さらに、アドレス発生回路４Ａが、アドレス（４ｍ＋１，４ｎ＋３）を出力する場合においては、上述したように、第３階層メモリ３から第３階層の画素ｑ（ｍ，ｎ）が読み出され、この第３階層の画素ｑ（ｍ，ｎ）は、第３階層の画像の読み出し結果として外部に出力される他、加減算器１１にも供給される。
【０１７３】
加減算器１１では、第３階層の画素ｑ（ｍ，ｎ）から、加算器７の加算値を減算することにより、第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）（＝ｑ（ｍ，ｎ）−（ｍ（２ｍ，２ｎ）＋ｍ（２ｍ＋１，２ｎ）＋ｍ（２ｍ，２ｎ＋１））が求められ、セレクタ９の入出力端子ＤＩＯ２に供給される。セレクタ９では、その入出力端子ＤＩＯ２に供給される第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が選択されて出力される。
【０１７４】
即ち、この場合、図１３に示すように、第２階層メモリ２から、第２階層の３ｍ画素（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が同時に読み出されるとともに、第３階層メモリ３から、第３階層の画素ｑ（ｍ，ｎ）が読み出される。そして、図１４に示すように、加算器７において、第２階層メモリ２から読み出された第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）の加算値が演算され、さらに、加減算器１１において、第３階層の画素ｑ（ｍ，ｎ）から、加算器７における加算値が減算されることにより、書き込み時には記憶されなかった第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が求められる。そして、この第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が、セレクタ９の入出力端子ＤＩＯ２に入力され、その入出力端子ＤＩＯ１から出力される。
【０１７５】
次に、第１階層の画素の読み出しについて説明する。
【０１７６】
この場合、アドレス供給回路４は、第２階層メモリ２および第３階層メモリ３に対するアドレスとして、上述したようなアドレスを与えるとともに、第１階層メモリ１に対するアドレスとして、書き込み時における場合と同様に、アドレス発生回路４Ａが出力する水平アドレスＨＡまたは垂直アドレスＶＡそれぞれの上位１０ビットを与える。
【０１７７】
また、コントローラ５は、第２階層メモリ２または第３階層メモリ３に対して、上述したようなライトイネーブル信号ｗｅ２またはｗｅ３、およびチップイネーブル信号ｃｅ２またはｃｅ３をそれぞれ与えるとともに、第１階層メモリ１に対して、Ｌレベルのライトイネーブル信号ｗｅ１を与える。さらに、コントローラ５は、書き込み時における場合と同様のチップイネーブル信号ｃｅ１（常時、Ｈレベルのチップイネーブル信号ｃｅ１）を、第１階層メモリ１に与える。
【０１７８】
従って、この場合、アドレス発生回路４Ａが、水平アドレスＨＡと垂直アドレスＶＡとの組（ＨＡ，ＶＡ）として、アドレス（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１），（２ｓ＋１，２ｔ＋１）を出力する場合のいずれの場合も、アドレス（ｓ，ｔ）が、第１階層メモリ１に与えられ、そのアドレス（ｓ，ｔ）に記憶されている第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が同時に読み出される。この同時に読み出された第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）は、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３から、それぞれ出力される。
【０１７９】
そして、アドレス発生回路４Ａが、アドレス（２ｓ，２ｔ），（２ｓ＋１，２ｔ），（２ｓ，２ｔ＋１）を出力する場合においては、いずれの場合においても、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３から出力される第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）は、セレクタ８の入出力端子ＩＯ１乃至ＩＯ３に、それぞれ供給される。
【０１８０】
セレクタ８では、その入出力端子ＩＯ１乃至ＩＯ３に供給される第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）、またはその入出力端子ＤＩＯ２に供給される加減算器１０の出力のうちのいずれか１つが、コントローラ５からの制御信号ｈａ０およびｖａ０に基づき、第１階層の画像の読み出し結果として選択され、その入出力端子ＤＩＯ１から出力される。
【０１８１】
即ち、セレクタ８は、制御信号ｈａ０およびｖａ０がいずれも０のとき、つまり、アドレス発生回路４Ａが、アドレス（２ｓ，２ｔ）を出力するとき、第１階層メモリ１のデータ端子Ｄ１から、セレクタ８の入出力端子ＩＯ１に供給される第１階層の画素（２ｓ，２ｔ）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１８２】
また、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ１または０のとき、つまり、アドレス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ）を出力するとき、第１階層メモリ１のデータ端子Ｄ２から、セレクタ８の入出力端子ＩＯ２に供給される第１階層の画素（２ｓ＋１，２ｔ）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１８３】
さらに、セレクタ８は、制御信号ｈａ０またはｖａ０が、それぞれ０または１のとき、つまり、アドレス発生回路４Ａが、アドレス（２ｓ，２ｔ＋１）を出力するとき、第１階層メモリ２のデータ端子Ｄ３から、セレクタ８の入出力端子ＩＯ３に供給される第１階層の画素（２ｓ，２ｔ＋１）を選択し、その入出力端子ＤＩＯ１から出力する。
【０１８４】
そして、セレクタ８は、制御信号ｈａ０およびｖａ０がいずれも１のとき、つまり、アドレス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ＋１）を出力するとき、加減算器１０から、その入出力端子ＤＩＯ２に供給されるデータを選択して、その入出力端子ＤＩＯ１から出力する。
【０１８５】
即ち、アドレス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ＋１）を出力する場合においても、第１階層メモリ１のデータ端子Ｄ１乃至Ｄ３からは、第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）が出力されるが、この第１階層の３画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１）は、加算器６に供給されて、その加算値が演算される。そして、加算器６において得られた加算値は、加減算器１０に供給される。
【０１８６】
さらに、アドレス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ＋１）を出力する場合においては、上述したようにして、セレクタ９の入出力端子ＤＩＯ１から第２階層の画素ｍ（ｓ，ｔ）が出力され、この第２階層の画素ｍ（ｓ，ｔ）は、第２階層の画像の読み出し結果として外部に出力される他、加減算器１０にも供給される。
【０１８７】
加減算器１０では、第２階層の画素ｍ（ｓ，ｔ）から、加算器６の加算値を減算することにより、第１階層の画素ｈ（２ｓ＋１，２ｔ＋１）（＝ｍ（ｓ，ｔ）−（ｈ（２ｓ，２ｔ）＋ｈ（２ｓ＋１，２ｔ）＋ｈ（２ｓ，２ｔ＋１））が求められ、セレクタ８の入出力端子ＤＩＯ２に供給される。セレクタ８では、その入出力端子ＤＩＯ２に供給される第１階層の画素ｈ（２ｓ＋１，２ｔ＋１）が選択されて出力される。
【０１８８】
即ち、アドレス発生回路４Ａが、アドレス（２ｓ＋１，２ｔ＋１）を出力する場合において、そのアドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋１，４ｎ＋１）で表されるときには、図１５に示すように、第１階層メモリ１から、第１階層の３画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１）が同時に読み出されるとともに、第２階層メモリ２から、第２階層の画素ｍ（２ｍ，２ｎ）が読み出される。そして、加算器６において、第１階層の３画素ｈ（４ｍ，４ｎ），ｈ（４ｍ＋１，４ｎ），ｈ（４ｍ，４ｎ＋１）の加算値が演算され、さらに、加減算器１０において、第２階層の画素ｍ（２ｍ，２ｎ）から、加算器６における加算値が減算されることにより、書き込み時には記憶されなかった第１階層の画素ｈ（４ｍ＋１，４ｎ＋１）が求められる。そして、この第１階層の画素ｈ（４ｍ＋１，４ｎ＋１）が、セレクタ８の入出力端子ＤＩＯ２に入力され、その入出力端子ＤＩＯ１から出力される。
【０１８９】
また、アドレス発生回路４Ａが出力するアドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋３，４ｎ＋１）で表されるときには、図１５に示すように、第１階層メモリ１から、第１階層の３画素ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１）が同時に読み出されるとともに、第２階層メモリ２から、第２階層の画素ｍ（２ｍ＋１，２ｎ）が読み出される。そして、加算器６において、第１階層の３画素ｈ（４ｍ＋２，４ｎ），ｈ（４ｍ＋３，４ｎ），ｈ（４ｍ＋２，４ｎ＋１）の加算値が演算され、さらに、加減算器１０において、第２階層の画素ｍ（２ｍ＋１，２ｎ）から、加算器６における加算値が減算されることにより、書き込み時には記憶されなかった第１階層の画素ｈ（４ｍ＋３，４ｎ＋１）が求められる。そして、この第１階層の画素ｈ（４ｍ＋３，４ｎ＋１）が、セレクタ８の入出力端子ＤＩＯ２に入力され、その入出力端子ＤＩＯ１から出力される。
【０１９０】
さらに、アドレス発生回路４Ａが出力するアドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋１，４ｎ＋３）で表されるときには、図１５に示すように、第１階層メモリ１から、第１階層の３画素ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋３）が同時に読み出されるとともに、第２階層メモリ２から、第２階層の画素ｍ（２ｍ，２ｎ＋１）が読み出される。そして、加算器６において、第１階層の３画素ｈ（４ｍ，４ｎ＋２），ｈ（４ｍ＋１，４ｎ＋２），ｈ（４ｍ，４ｎ＋３）の加算値が演算され、さらに、加減算器１０において、第２階層の画素ｍ（２ｍ，２ｎ＋１）から、加算器６における加算値が減算されることにより、書き込み時には記憶されなかった第１階層の画素ｈ（４ｍ＋１，４ｎ＋３）が求められる。そして、この第１階層の画素ｈ（４ｍ＋１，４ｎ＋３）が、セレクタ８の入出力端子ＤＩＯ２に入力され、その入出力端子ＤＩＯ１から出力される。
【０１９１】
また、アドレス発生回路４Ａが出力するアドレス（２ｓ＋１，２ｔ＋１）が、（４ｍ＋３，４ｎ＋３）で表されるときには、図１５に示すように、第２階層メモリ２から、第２階層の３画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１）が同時に読み出されるとともに、第３階層メモリ３から、第３階層の画素ｑ（ｍ，ｎ）が読み出され、これにより、上述したようにして、第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）が求められ、セレクタ９の入出力端子ＤＩＯ１から出力されて、加減算器１０に供給される。
【０１９２】
さらに、この場合、図１５に示すように、第１階層メモリ１から、第１階層の３画素ｈ（４ｍ＋２，４ｎ＋２），ｈ（４ｍ＋３，４ｎ＋２），ｈ（４ｍ＋２，４ｎ＋３）が同時に読み出され、加算器６において、それらの加算値が演算される。そして、加減算器１０において、セレクタ９からの第２階層の画素ｍ（２ｍ＋１，２ｎ＋１）から、加算器６における加算値が減算されることにより、書き込み時には記憶されなかった第１階層の画素ｈ（４ｍ＋３，４ｎ＋３）が求められ、セレクタ８の入出力端子ＤＩＯ２、さらには、その入出力端子ＤＩＯ１を介して出力される。
【０１９３】
以上のように、第１階層と第２階層との関係からすれば、下位階層である第１階層の画素を記憶する第１階層メモリ１からの画素の読み出しを、上位階層である第２階層の画素を構成するのに用いる第１階層の２×２画素ｈ（２ｓ，２ｔ），ｈ（２ｓ＋１，２ｔ），ｈ（２ｓ，２ｔ＋１），ｈ（２ｓ＋１，２ｔ＋１）のうちの、最終入力画素ｈ（２ｓ＋１，２ｔ＋１）を除く３画素単位で行うようにしたので、第１階層メモリ１が、従来において外付けされていた遅延回路の役割をも果たすようになり、これにより、そのような遅延回路を設けずに、書き込み時には記憶されなかった第１階層の画素を求めながら、第１階層の画像の読み出しを行うことが可能となる。また、第２階層と第３階層との関係からすれば、下位階層である第２階層の画素を記憶する第２階層メモリ２からの画素の読み出しを、上位階層である第３階層の画素を構成するのに用いる第２階層の２×２画素ｍ（２ｍ，２ｎ），ｍ（２ｍ＋１，２ｎ），ｍ（２ｍ，２ｎ＋１），ｍ（２ｍ＋１，２ｎ＋１）のうちの、最終入力画素ｍ（２ｍ＋１，２ｎ＋１）を除く３画素単位で行うようにしたので、第２階層メモリ２が、従来において外付けされていた遅延回路の役割をも果たすようになり、これにより、そのような遅延回路を設けずに、書き込み時には記憶されなかった第２階層の画素を求めながら、第２階層の画像の読み出しを行うことが可能となる。
【０１９４】
そして、その結果、装置の小型化を図るとともに、高速な階層符号化、さらには各階層の画像の高速な読み出しが可能となる。
【０１９５】
なお、本実施の形態では、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３に対して、アドレス発生回路４Ａが出力する水平アドレスＨＡおよび垂直アドレスＶＡの一部を与えてアドレス指定を行うようにしたが、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３のアドレッシングの方法は、これに限定されるものではない。
【０１９６】
また、本実施の形態では、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３に対して、画像を構成する画素の水平および垂直方向の位置に対応する水平アドレスまたは垂直アドレスを与えてアクセスするようにしたが、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３には、その他、例えば、時間方向に対応するアドレスをさらに与えてアクセスするようにすることなども可能である。この場合、第２や第３階層の画素は、横および縦の空間方向に散らばる第１階層の画素の他、時間方向に散らばる第１階層の画素も加算して形成されることになる。
【０１９７】
さらに、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３は、それぞれ物理的に１つのメモリである必要はなく、それらのすべてを、１のメモリで構成することも可能である。この場合、１のメモリの記憶領域を、第１階層メモリ１、第２階層メモリ２、第３階層メモリ３の３つそれぞれに割り当てるようにすれば良い。
【０１９８】
また、本実施の形態では、特に言及しなかったが、図２の記憶装置を構成する各ブロックは、それぞれ、独立の集積回路で構成することも可能であるし、その全体を、例えば、１チップのＣＭＯＳ（Complementary Metal Oxide Semiconductor）上などに構成することも可能である。
【０１９９】
さらに、本実施の形態では、第１階層の画素のビット割当量を８ビットとし、第１階層メモリ１、第２階層メモリ２、または第３階層メモリ３のメモリセルのデータ長を、第１乃至第３階層の画素の桁落ちがないように、それぞれ８，１０、または１２ビットとしたが、第１階層メモリ１、第２階層メモリ２、および第３階層メモリ３のメモリセルのデータ長は、例えば、一律に８ビットなどとすることも可能である。但し、この場合、第２または第３階層の画素については、第１または第２階層の２×２画素の加算値の下位２ビットを切り捨てた値（この値は、加算値を４で除算したものに相当するから、平均値となる）をそれぞれ記憶させることになり、従って、桁落ちが生じるので、データの可逆性は失われることになる。
【０２００】
即ち、桁落ちがないようにしたときには、記憶していない第１階層の画素や第２階層の画素（画素値）は、上述の式（１）や（２）によって正確に求めることができるが、桁落ちが生じるようにしたときには、記憶していない第１階層の画素や第２階層の画素については、近似値しか得られなくなり、正確な値を求めることはできなくなる。
【０２０１】
また、本実施の形態では、プログレッシブな画像を対象に、階層符号化を行うようにしたが、本発明は、インターレース走査される画像にも適用可能である。
【０２０２】
さらに、本実施の形態では、階層数を３としたが、階層数は２であっても良いし、あるいは、４以上であっても良い。
【０２０３】
また、本実施の形態では、下位階層の２×２の４画素の加算値を、その１つ上位の上位階層の画素（画素値）とするようにしたが、上位階層の画素の形成の仕方は、これに限定されるものではない。なお、４画素以外のＮ画素から、上位階層の画素を生成する場合、第１階層メモリ１および第２階層メモリ２からの画素の読み出しは、Ｎ−１画素単位で行うようにする必要がある。
【０２０４】
さらに、図１の記憶装置は、基本的には、ハードウェアによって実現されるが、コンピュータに、上述の処理を行わせるようなプログラムを実行させることによっても実現可能である。
【０２０５】
また、本実施の形態では、画素（画素値）を、例えば、ＲＡＭ（Random Access Memory）などに代表されるメモリに記憶させるようにしたが、画素は、その他、例えば、磁気ディスクや、光磁気ディスク、磁気テープ、光カードなどの記録媒体に記憶（記録）させるようにすることも可能である。
【０２０６】
さらに、本実施の形態では、第１階層メモリ１および第２階層メモリ２からの画素の読み出しだけでなく、書き込みも、３画素単位で行うようにしたが、書き込みは、１画素単位で行うようにしても良い。
【０２０７】
また、上述の説明から明らかであるが、記憶装置からの各階層の画像の出力は、同時に行うこともできるし、また、いずれか１の階層についてだけ行うことも可能である。
【０２０８】
さらに、本発明は、静止画および動画のうちのいずれにも適用可能である。
【０２０９】
【発明の効果】
請求項１に記載の記憶装置および請求項７に記載の書き込み方法によれば、下位階層の画像の画素が書き込まれる一方で、書き込まれた下位階層の画像が、Ｎ−１画素単位で読み出され、その下位階層の画像を構成するＮ−１画素と、入力された下位階層の画像の１画素との合計Ｎ画素から、上位階層の画像の１画素が生成され、その生成された上位階層の画像の画素が書き込まれる。従って、例えば、下位階層の画像を構成するＮ画素から、上位階層の画像を構成する１画素を求めて記憶することを、下位階層の画像を遅延する遅延手段を別途設けることなく行うことが可能となる。
【０２１０】
請求項８に記載の記憶装置および請求項１１に記載の読み出し方法によれば、下位階層記憶手段から、下位階層の画像を構成するＮ−１画素が読み出され、そのうちの１つが選択されて出力される一方で、上位階層記憶手段に記憶された上位階層の画像の１画素と、その１画素を生成するのに用いた下位階層の画像のＮ画素のうち、下位階層記憶手段から読み出された下位階層の画像を構成するＮ−１画素とから、下位階層の画像を構成する最終入力画素が生成されて出力される。従って、上位階層の画像を構成する１画素を求めるのに用いた下位階層の画像を構成するＮ画素のうちの最終入力画素を、下位階層の画像を遅延する遅延手段を別途設けることなく求めることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した記憶装置の一実施の形態の構成を示す図である。
【図２】図１の記憶装置のより詳細な構成例を示すブロック図である。
【図３】図１の第１階層メモリ１のメモリセルの構成を説明するための図である。
【図４】図２の記憶装置に入力される画像の構成を説明するための図である。
【図５】画像の書き込み時におけるセレクタ８の処理を説明するための図である。
【図６】マスクビット信号の役割を説明するための図である。
【図７】第１階層メモリ１のメモリセルにおける第１階層の画素の記憶状態を説明するための図である。
【図８】第１階層メモリ１に書き込まれる第１階層の画素を示す図である。
【図９】画像の書き込み時における加算器６および加減算器１０の処理を説明するための図である。
【図１０】画像の書き込み時における第２階層の画素の生成方法を説明するための図である。
【図１１】画像の書き込み時における第３階層の画素の生成方法を説明するための図である。
【図１２】画像の読み出し時におけるセレクタ９の処理を説明するための図である。
【図１３】書き込み時に記憶されなかった第２階層の画素の生成方法を説明するための図である。
【図１４】画像の読み出し時における加算器７および加減算器１１の処理を説明するための図である。
【図１５】書き込み時に記憶されなかった第１階層の画素の生成方法を説明するための図である。
【図１６】本件出願人が先に提案した階層符号化方法を説明するための図である。
【符号の説明】
１  第１階層メモリ，  ２  第２階層メモリ，  ３  第３階層メモリ，  ４  アドレス供給回路，  ４Ａ  アドレス発生回路，  ５  コントローラ，  ６，７
加算器，  ８，９  セレクタ，  １０，１１  加減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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