(57)【特許請求の範囲】
【請求項１】
加算器の被加算値入力端子に第１排他的論理和回路の出力端を接続し、加算器の加算値入力端子に第４排他的論理和回路の出力端を接続し、減算器の被減算値入力端子に第３排他的論理和回路の出力端を接続し、減算器の減算値入力端子に第２排他的論理和回路の出力端を接続し、前記第１および第２排他的論理和回路の一方入力端子に任意位相αのｓｉｎ波値を入力し、前記第１排他的論理和回路の他方入力端子に特定位相θのｓｉｎ波値を入力し、前記第２排他的論理和回路の他方入力端子に特定位相θのｃｏｓ波値を入力し、
前記第３および第４排他的論理和回路の一方入力端子に任意位相αのｃｏｓ波値を入力し、前記第３排他的論理和回路の他方入力端子に特定位相θのｓｉｎ波値を入力し、前記第４排他的論理和回路の他方入力端子に特定位相θのｃｏｓ波値を入力し、前記加算器からｃｏｓ（α−θ）値を出力し、前記減算器から−ｓｉｎ（α−θ）値を出力するように構成したことを特徴とする周波数変換器。
【請求項２】
請求項１項記載の周波数変換器を１段として任意段設け、前段の前記加算器の出力を次段のｓｉｎαとして次段に入力し、前段の前記減算器の出力を次段のｃｏｓαとして次段に入力し、前記特定位相θを各段毎に任意に設定可能としたことを特徴とする請求項１記載の周波数変換器。
【請求項３】
位相を量子化し、その量子化した位相に対応して前記ｓｉｎ波値および前記ｃｏｓ波値を量子化して任意ビットでコード化し、前記ｓｉｎ波値および前記ｃｏｓ波値を前記任意ビットのコードに置き換えて前記演算を行うことを特徴とする請求項１または２記載の周波数変換器。
【請求項４】
前記コード化を１ビット又は４ビットで行うことを特徴とする請求項３記載の周波数変換器。
【請求項５】
前記コード化を１ビットと４ビットとし、前記前段は前記コード化を１ビットとし、前記後段はコード化を４ビットとしたことを特徴とする請求項３記載の周波数変換器。
【請求項６】
前記加算器および前記減算器を相互に入れ替えてアップコンバータを構成することを特徴とする請求項１乃至５のいずれか１項記載の周波数変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数変換器（コンバータ）に関し、特に周波数を下げるダウンコンバータ、周波数を上げるアップコンバータに関する。
【０００２】
なお、本願明細書中で用いられる、「ｓｉｎ」は数学の三角関数における通常の意味のサイン（ｓｉｎｅ）を意味し、「ｃｏｓ」は同じく数学の三角関数における通常の意味のコサイン（ｃｏｓｉｎｅ）を意味する。
【０００３】
【従来技術】
従来の周波数変換には、カウンタを用いて分周する方法があったが、処理に時間が掛かりすぎるという問題があった。これを改善する代表的な方法として実数乗算と帯域通過フィルタを用いる方法がある。この方法によれば、正弦波の角周波数ωをω＋Ωに変換する場合、角周波数ωの正弦波に、角周波数Ωの正弦波を乗算する。その結果、和の角周波数（ω＋Ω）を持つ正弦波と差の角周波数（ω−Ω）をもつ正弦波を合成した信号が得られる。この合成信号の２つの正弦波から和の角周波数（ω＋Ω）の成分のみを取り出すために帯域通過フィルタを用いることになる。
【０００４】
【発明が解決しようとする課題】
問題は前記帯域通過フィルタの特性であり、広い周波数範囲にわたって一定ゲインの通過特性を得ることは難しかった。また、変化させる周波数に応じて多段に構成することになるが、各段毎にフィルタ処理する必要があり、この処理に時間が掛かった。
【０００５】
本発明は、帯域通過フィルタを用いることなく、容易に広い範囲の周波数変換を可能にする周波数変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を達成するために、下記の解決手段を採用する。
（１）本発明は、周波数変換器において、加算器の被加算値入力端子に第１排他的論理和回路の出力端を接続し、加算器の加算値入力端子に第４排他的論理和回路の出力端を接続し、減算器の被減算値入力端子に第３排他的論理和回路の出力端を接続し、減算器の減算値入力端子に第２排他的論理和回路の出力端を接続し、前記第１および第２排他的論理和回路の一方入力端子に任意位相αのｓｉｎ波値を入力し、前記第１排他的論理和回路の他方入力端子に特定位相θのｓｉｎ波値を入力し、前記第２排他的論理和回路の他方入力端子に特定位相θのｃｏｓ波値を入力し、前記第３および第４排他的論理和回路の一方入力端子に任意位相αのｃｏｓ波値を入力し、前記第３排他的論理和回路の他方入力端子に特定位相θのｓｉｎ波値を入力し、前記第４排他的論理和回路の他方入力端子に特定位相θのｃｏｓ波値を入力し、前記加算器からｃｏｓ（α−θ）値を出力し、前記減算器から−ｓｉｎ（α−θ）値を出力するように構成したことを特徴とする。
（２）上記（１）記載の周波数変換器を１段として任意段設け、前段の前記加算器の出力を次段のｓｉｎαとして次段に入力し、前段の前記減算器の出力を次段のｃｏｓαとして次段に入力し、前記特定位相θを各段毎に任意に設定可能としたことを特徴とする。
（３）上記（１）又は（２）記載の周波数変換器において、位相を量子化し、その量子化した位相に対応して前記ｓｉｎ波値および前記ｃｏｓ波値を量子化して任意ビットでコード化し、前記ｓｉｎ波値および前記ｃｏｓ波値を前記任意ビットのコードに置き換えて前記演算を行うことを特徴とする。
（４）上記（３）記載の周波数変換器において、コード化を１ビット又は４ビットで行うことを特徴とする。
（５）上記（３）記載の周波数変換器において、前記コード化を１ビットと４ビットとし、前記前段は前記コード化を１ビットとし、前記後段はコード化を４ビットとしたことを特徴とする。
（６）上記（１）乃至（４）のいずれか１項記載の周波数変換器において、前記加算器および前記減算器を相互に入れ替えてアップコンバータを構成することを特徴とする。
【０００７】
【発明の実施の形態】
本発明の実施の形態を図に基づいて詳細に説明する。
【０００８】
（第１実施例）
図１は本発明のダウンコンバータの基本構成図であり、２段に構成されている。
【０００９】
ｓｉｎ波やｃｏｓ波を扱う三角関数に、以下の定理がある。
【００１０】
正弦・余弦の加法定理：
ｓｉｎ（α＋β）＝ｓｉｎα・ｃｏｓβ＋ｃｏｓα・ｓｉｎβ
ｃｏｓ（α＋β）＝ｃｏｓα・ｃｏｓβ−ｓｉｎα・ｓｉｎβ
ｓｉｎ（α−β）＝ｓｉｎα・ｃｏｓβ−ｃｏｓα・ｓｉｎβ
ｃｏｓ（α−β）＝ｃｏｓα・ｃｏｓβ＋ｓｉｎα・ｓｉｎβ
積を和に変える公式：
ｓｉｎαｃｏｓβ＝｛ｓｉｎ（α＋β）＋ｓｉｎ（α−β）｝／２
ｃｏｓαｓｉｎβ＝｛ｓｉｎ（α＋β）−ｓｉｎ（α−β）｝／２
ｃｏｓαｃｏｓβ＝｛ｃｏｓ（α＋β）＋ｃｏｓ（α−β）｝／２
ｓｉｎαｓｉｎβ＝｛ｃｏｓ（α−β）−ｃｏｓ（α＋β）｝／２
これらの三角関数を用いて周波数を低周波数に落としていく。
【００１１】
図１において、入力信号ｓｉｎα（任意位相）は、２つに分岐されて、Ｅｘｃｌｕｓｉｖｅ−ＯＲ（排他的論理和）（以下、「ＥＸＯＲ」という）ゲート１および２に入力される。
【００１２】
ＥＸＯＲゲート１は、一方入力端に前記ｓｉｎαが入力され、他方入力端にｓｉｎθ（特定位相）が入力され、｛ｃｏｓ（α−θ）−ｃｏｓ（α＋θ）｝／２を出力する。
【００１３】
ＥＸＯＲゲート２は、一方入力端に前記ｓｉｎαが入力され、他方入力端にｃｏｓθが入力され、｛ｓｉｎ（α＋θ）＋ｓｉｎ（α−θ）｝／２を出力する。
【００１４】
入力信号ｃｏｓαは、同様に、２つに分岐されて、ＥＸＯＲゲート３および４に入力される。
【００１５】
ＥＸＯＲゲート３は、一方入力端に前記ｃｏｓαが入力され、他方入力端にｓｉｎθが入力され、｛ｓｉｎ（α＋θ）−ｓｉｎ（α−θ）｝／２を出力する。
【００１６】
ＥＸＯＲゲート４は、一方入力端に前記ｃｏｓαが入力され、他方入力端にｃｏｓθが入力され、｛ｃｏｓ（α＋θ）＋ｃｏｓ（α−θ）｝／２を出力する。
【００１７】
加算器５は、前記ＥＸＯＲゲート１の出力と前記ＥＸＯＲゲート４の出力を入力し、ｃｏｓ（α−θ）を出力する。すなわち、以下の演算を行う。
｛ｃｏｓ（α−θ）−ｃｏｓ（α＋θ）｝／２＋｛ｃｏｓ（α＋θ）＋ｃｏｓ（α−θ）｝／２＝ｃｏｓ（α−θ）
同様に、減算器（引き算器）６は、前記ＥＸＯＲゲート２の出力と前記ＥＸＯＲゲート３の出力を入力し、ＥＸＯＲゲート３の値からＥＸＯＲゲート２の値を引き算し、−ｓｉｎ（α−θ）を出力する。すなわち、以下の演算を行う。
｛ｓｉｎ（α＋θ）−ｓｉｎ（α−θ）｝／２−｛ｓｉｎ（α＋θ）＋ｓｉｎ（α−θ）｝／２＝−ｓｉｎ（α−θ）
以上がダウンコンバータの１段目を構成する。
【００１８】
同じく、２段目は以下のようになる。
【００１９】
前記加算器５の出力は２つに分岐されてそれぞれＥＸＯＲゲート７とＥＸＯＲゲート８の一方入力端に入力される。
【００２０】
ＥＸＯＲゲート７は、一方入力端に前記ｃｏｓ（α−θ）が入力され、他方入力端にｓｉｎψが入力され、｛−ｓｉｎ（α−θ−ψ）＋ｓｉｎ（α−θ＋ψ）｝／２を出力する。
【００２１】
ＥＸＯＲゲート８は、一方入力端に前記ｃｏｓ（α−θ）が入力され、他方入力端にｃｏｓψが入力され、｛ｃｏｓ（α−θ−ψ）＋ｃｏｓ（α−θ＋ψ）｝／２を出力する。
【００２２】
前記減算器６の出力は２つに分岐されてそれぞれＥＸＯＲゲート９とＥＸＯＲゲート１０の一方入力端に入力される。
【００２３】
ＥＸＯＲゲート９は、一方入力端に前記−ｓｉｎ（α−θ）が入力され、他方入力端にｓｉｎψが入力され、｛−ｃｏｓ（α−θ−ψ）＋ｃｏｓ（α−θ＋ψ）｝／２を出力する。
【００２４】
ＥＸＯＲゲート１０は、一方入力端に前記−ｓｉｎ（α−θ）が入力され、他方入力端にｃｏｓψが入力され、｛−ｓｉｎ（α−θ−ψ）−ｓｉｎ（α−θ＋ψ）｝／２を出力する。
【００２５】
加算器１１は、前記ＥＸＯＲゲート７の出力と前記ＥＸＯＲゲート１０の出力を入力し、−ｓｉｎ（α−θ−ψ）を出力する。すなわち、以下の演算を行う。｛−ｓｉｎ（α−θ−ψ）＋ｓｉｎ（α−θ＋ψ）｝／２＋｛−ｓｉｎ（α−θ−ψ）−ｓｉｎ（α−θ＋ψ）｝／２＝−ｓｉｎ（α−θ−ψ）
同様に、減算器１２は、前記ＥＸＯＲゲート８の出力と前記ＥＸＯＲゲート９の出力を入力し、ＥＸＯＲゲート８の値からＥＸＯＲゲート９の値を引き算し、ｃｏｓ（α−θ−ψ）を出力する。すなわち、以下の演算を行う。
｛ｃｏｓ（α−θ−ψ）＋ｃｏｓ（α−θ＋ψ）｝／２−｛−ｃｏｓ（α−θ−ψ）＋ｃｏｓ（α−θ＋ψ）｝／２＝ｃｏｓ（α−θ−ψ）
以上がダウンコンバータの２段目を構成する。
【００２６】
以上のことから、前記ダウンコンバータ１段目の周波数の変化は（α−θ）／αの比で減少方向に変化する。
【００２７】
同じく、前記ダウンコンバータ２段目の周波数の変化は（α−θ−ψ）／（α−θ）の比で減少方向に変化する。
【００２８】
結局、図２に示す、ダウンコンバータ全２段で、周波数の変化は（α−θ−ψ）／αの比で減少方向に変化することになる。
【００２９】
θとψを変化させてα−θ−ψを希望する周波数とする。そのとき、θを固定値とし、ψを可変値とすることができる。
【００３０】
図２は本発明のダウンコンバータの全体構成図であり、前記図１の基本構成を用いる。
【００３１】
ダウンコンバータは、入力側から、１ビット２レベルサンプリング部３０、２ビット３レベル周波数変換部４０、４ビット１５レベル周波数変換部５０により構成されている。
【００３２】
２ビット３レベル周波数変換部４０は図１のダウンコンバータの第１段目に相当し、４ビット１５レベル周波数変換部５０は図１のダウンコンバータの第２段目に相当する。
【００３３】
図１のダウンコンバータは位相を角度で表したが、図２のダウンコンバータは、１段目が位相を量子化した４桁のバイナリコードとし、前記量子化された位相におけるｓｉｎ波またはｃｏｓ波の値を±１までの整数で表し、このｓｉｎまたはｃｏｓの±１までの整数で演算し、２段目が位相を６桁のバイナリコードで量子化し、前記量子化された位相におけるｓｉｎ波またはｃｏｓ波の値を±７までの整数で表し、このｓｉｎまたはｃｏｓの±７までの整数を４ビット１５レベルのバイナリコードで置き換え、演算を行う点に特徴を有する。
【００３４】
図２において、１ビット２レベルサンプリング部３０は、９０度位相器３１、サンプルデータ抽出部３３および３４、インバータ３５および３６からなる。
【００３５】
９０度位相器３１は、入力アナログ信号を９０度の位相差を設けた２つの信号ｓｉｎ波およびｃｏｓ波に変換し、それぞれ分離して出力する。
【００３６】
サンプルデータ抽出部３３および３４は、９０度位相器３１の出力である９０度位相差を設けたｓｉｎ波またはｃｏｓ波をサンプリングし、そのサンプリング値を２値化して出力する。この２値化は、例えば、ゼロレベルを閾値と設定し、ゼロレベルを含んでプラス側を「１」、マイナス側を「０」と量子化して行う。
【００３７】
インバータ３５および３６は、サンプルデータ抽出部３３および３４の２値化出力を反転して出力する。
【００３８】
従って、１ビット２レベルサンプリング部３０は、入力アナログ信号に９０度位相差を設けたｓｉｎ波およびｃｏｓ波をサンプリングし、２値化し、さらに反転して出力する。
【００３９】
１段目のダウンコンバータを構成する２ビット３レベル周波数変換部４０は、ＥＸＯＲ回路４１、４２、４３および４４と、加算器４５と減算器４６とからなる。
【００４０】
ＥＸＯＲ回路４１は、ＳＩＮ（Ｈ）の１ビット出力信号と前記インバータ３５の前記１ビットの出力信号を入力して１ビットの出力信号を出力する。
【００４１】
前記ＳＩＮ（Ｈ）はｓｉｎ波値におけるハイレベル「Ｈ」の固定値を意味する。具体的には下記の表１における特定の位相におけるｃｏｓ値（固定値）、ｓｉｎ値（固定値）を選択する。例えば、「Ｈ」として位相「１１００」を選択して固定すると、ｃｏｓ（１１００）＝「０」、ｓｉｎ（１１００）＝「１」となる。
【００４２】
表１は、１６分割の例であり、分割数は任意に設定できる。
【００４３】
位相は、３６０度を等分割した角度範囲を０度から３６０度にかけて量子化し、表１のとおりコード化したものである。
【００４４】
ｃｏｓの値およびｓｉｎの値は、位相を３６０度等分割したときのそれぞれの角度範囲内のｃｏｓの値またはｓｉｎの値を表１のように量子化したものである。
【００４５】
【表１】
0003733422.tif 000002
【００４６】
ＥＸＯＲ回路４２は、「Ｈ」を前記のとおりに設定したときのＣＯＳ（Ｈ）の１ビット出力信号と前記インバータ３５の前記１ビットの出力信号を入力して１ビットの出力信号を出力する。
【００４７】
ＥＸＯＲ回路４３は、「Ｈ」を前記のとおりに設定したときのＳＩＮ（Ｈ）の１ビット出力信号と前記インバータ３６の前記１ビットの出力信号を入力して１ビットの出力信号を出力する。
【００４８】
ＥＸＯＲ回路４４は、「Ｈ」を前記のとおりに設定したときのＣＯＳ（Ｈ）の１ビット出力信号と前記インバータ３６の前記１ビットの出力信号を入力して１ビットの出力信号を出力する。
【００４９】
加算器４５は、被加算ビットに加算ビットを加える演算をテーブルに基づいて行い出力する。
【００５０】
被加算ビットは、ＥＸＯＲ回路４１の１ビット出力を上位桁ビットとし、ＳＩＮ（Ｌ）の１ビット出力を下位桁ビットとして構成する。
【００５１】
前記ＳＩＮ（Ｌ）はｓｉｎ波値におけるローレベル「Ｌ」の固定値を意味する。具体的には前記の表１における特定の位相におけるｃｏｓ値（固定値）、ｓｉｎ値（固定値）を選択する。例えば、「Ｌ」として位相「００１０」を選択して固定すると、ｃｏｓ（００１０）＝「１」、ｓｉｎ（００１０）＝「−１」となる。
【００５２】
加算ビットは、ＥＸＯＲ回路４４の１ビット出力を上位桁ビットとし、ＣＯＳ（Ｌ）の１ビット出力を下位桁ビットとして構成する。
【００５３】
加算演算は下記の表２のテーブルに基づいて行われる。表２の「＋」表示に連なる行と列は前記被加算ビットの全ての組み合わせ又は加算ビットの全ての組み合わせを表す。
【００５４】
【表２】
0003733422.tif 000003
【００５５】
減算器４６は、被減算ビットから減算ビットを引き算する演算をテーブルに基づいて行い出力する。
【００５６】
被減算ビットは、ＥＸＯＲ回路４２の１ビット出力を上位桁ビットとし、前記ＣＯＳ（Ｌ）の１ビット出力を下位桁ビットとして構成する。
【００５７】
減算ビットは、ＥＸＯＲ回路４３の１ビット出力を上位桁ビットとし、前記ＳＩＮ（Ｌ）の１ビット出力を下位桁ビットとして構成する。
【００５８】
減算演算は下記の表３に基づいて行われる。表３の「−」表示に連なる行と列は前記被減算ビットの全ての組み合わせ又は減算ビットの全ての組み合わせを表す。
【００５９】
【表３】
0003733422.tif 000004
【００６０】
この時、加算器４５と減算器４６は、２ビットの演算結果を作成するが、出力は下記表４に示す変換テーブルに基づき１ビットずつの信号を出力する。前記２ビットの演算結果の内、上位桁（図中では「Ｈ」と表示し、表４ではｓｉｇｎ（出力信号）と表示する）は次段へ出力され、下位桁（図中では「Ｌ」と表示し、表４ではｂｌａｎｋバー（ブランク・バー信号）と表示する）はブランク信号（ＣＯＳ  ｂｌａｎｋ、ＳＩＮ  ｂｌａｎｋ）として次段へ出力される。（また、最終段の出力ゲートを制御して最終段の出力を止める。即ち、最終段の出力を止めて、出力をアースレベル、即ちゼロレベルにする。これによって、出力信号が無くても、ゼロレベルの信号を作ることができるようになる）。
【００６１】
【表４】
0003733422.tif 000005
【００６２】
４ビット１５レベル周波数変換部５０は、演算器６１〜６６と、ＥＸＯＲ回路５１−１〜５１−４、５２−１〜５２−４、５３−１〜５３−４、５４−１〜５４−４、５８−１〜５８−４と、ＡＮＤ回路５５−１〜５５−４、５６−１〜５６−４、５７−１〜５７−４、５９−１〜５９−４とから構成される。
【００６３】
演算器６１〜６４は、一方入力をＥＸＯＲ回路５１−１〜５４−４の出力とし、他方入力を０（ゼロ）とし、キャリー信号（Ｃａｒｒｙ  ｉｎ）に基づく演算をΣ演算として図５のテーブルに基づいて行う。
【００６４】
図５は本発明のダウンコンバータに用いられる演算器Σのテーブルを示す図である。
【００６５】
そのとき、前記加算器４５の出力は、演算器６１および６２の一方入力端子に接続されるＥＸＯＲ回路５１−１〜５１−４および、ＥＸＯＲ回路５２−１〜５２−４の一方入力となるとともに、演算器６１および６２にキャリー（Ｃａｒｒｙ  ｉｎ）信号として入力される。
【００６６】
キャリー信号としては、前記加算器４５の出力が「０」の場合は加算指令となり、「１」の場合は減算指令となる。
【００６７】
図４は本発明の量子化した位相におけるｃｏｓ、ｓｉｎの量子化値の関係を示す図である。
【００６８】
ＥＸＯＲ回路５１−１〜５１−４の一方端子に入力する４ビット表示のＳＩＮデータは、図４（ａ）の表５に示す位相６４分割したときの６ビット表示のある位相での１ビット表示のｓｉｎ値を、更に図４（ｂ）の４ビット１５レベルのコード表に基づいて４ビットに変換したバイナリビットである。
【００６９】
ＥＸＯＲ回路５１−１〜５１−４は、上記ＳＩＮデータの４ビット表示の各桁毎のバイナリビットと加算器４５の出力の上位ビットとで排他的論理和演算を行い、その出力を演算器６１の一方入力端に入力する。
【００７０】
ＥＸＯＲ回路５２−１〜５２−４の一方端子に入力する４ビット表示のＣＯＳデータは、図４（ａ）に示す位相６４分割したときの６ビット表示のある位相での１ビット表示のｃｏｓ値を、更に図４（ｂ）の４ビット１５レベルのコード表に基づいて４ビットに変換したバイナリビットである。
【００７１】
ＥＸＯＲ回路５２−１〜５２−４は、上記ＣＯＳデータの４ビット表示の各桁毎のバイナリビットと加算器４５の出力の上位ビットとで排他的論理和演算を行い、その出力を演算器６２の一方入力端に入力する。
【００７２】
そのとき、前記減算器４６の出力は、演算器６３および６４の一方入力端子に接続されるＥＸＯＲ回路５３−１〜５３−４および、ＥＸＯＲ回路５４−１〜５４−４の一方入力となるとともに、演算器６３および６４にキャリー（Ｃａｒｒｙ  ｉｎ）信号として入力される。
【００７３】
キャリー信号としては、前記減算器４６の出力が「０」の場合は加算指令となり、「１」の場合は減算指令となる。
【００７４】
ＥＸＯＲ回路５３−１〜５３−４の一方端子に入力する４ビット表示のＳＩＮデータは、図４（ａ）に示す位相６４分割したときの６ビット表示のある位相での１ビット表示のｓｉｎ値を、更に図４（ｂ）の４ビット１５レベルのコード表に基づいて４ビットに変換したバイナリビットである。
【００７５】
ＥＸＯＲ回路５３−１〜５３−４は、上記ＳＩＮデータの４ビット表示の各桁毎のバイナリビットと加算器４５の出力の上位ビットとで排他的論理和演算を行い、その出力を演算器６３の一方入力端に入力する。
【００７６】
ＥＸＯＲ回路５４−１〜５４−４の一方端子に入力する４ビット表示のＣＯＳデータは、図４（ａ）に示す位相６４分割したときの６ビット表示のある位相での１ビット表示のｃｏｓ値を、更に図４（ｂ）の４ビット１５レベルのコード表に基づいて４ビットに変換したバイナリビットである。
【００７７】
ＥＸＯＲ回路５４−１〜５４−４は、上記ＣＯＳデータの４ビット表示の各桁毎のバイナリビットと減算器４６の出力の上位ビットとで排他的論理和演算を行い、その出力を演算器６４の一方入力端に入力する。
【００７８】
演算器６５は、ＡＮＤ回路５５−１〜５５−４の４ビット出力と、ＡＮＤ回路５６−１〜５６−４の４ビット出力とを、キャリー信号に基づいて所定の演算を行い、４ビット出力を行う。
【００７９】
ＡＮＤ回路５５−１〜５５−４は、演算器６２の４ビット出力の各桁のビットと、前記ブランク（ＣＯＳ  ｂｌａｎｋ）信号のビットデータで、ＡＮＤ回路演算を行い、４桁のビットデータを演算器６５の一方入力端に入力する。
【００８０】
ＡＮＤ回路５６−１〜５６−４は、演算器６３の４ビット出力の各桁のビットデータと、前記ブランク（ＳＩＮ  ｂｌａｎｋ）信号のビットデータで、ＡＮＤ回路演算を行い、４桁のビットデータを演算器６５の他方入力端に入力する。
【００８１】
演算器６６は、ＥＸＯＲ回路５８−１〜５８−４の４ビット出力と、ＡＮＤ回路５９−１〜５９−４の４ビット出力とを、キャリー信号に基づいて所定の演算を行い、４ビット出力を行う。
【００８２】
ＡＮＤ回路５７−１〜５７−４は、演算器６１の４ビット出力の各桁のビットデータと、前記ブランク（ＣＯＳ  ｂｌａｎｋ）信号のビットデータで、ＡＮＤ回路演算を行い、４桁のビットデータを各桁毎のビットデータとして次段のＥＸＯＲ回路５８−１〜５８−４の一方入力端に入力する。
【００８３】
ＥＸＯＲ回路５８−１〜５８−４の一方入力端には、ＡＮＤ回路５７−１〜５７−４の４ビット出力の各桁のビットデータが入力され、他方入力端にはバイナリビット「１」が入力され、その出力は演算器６６の一方入力端に４ビットで入力される。この部分により、減算器を構成する。
【００８４】
ＡＮＤ回路５９−１〜５９−４は、演算器６４の４ビット出力の各桁のビットデータと、前記ブランク（ＳＩＮ  ｂｌａｎｋ）信号のビットデータで、ＡＮＤ回路演算を行い、４桁のビットデータを演算器６６の他方入力端に入力する。
【００８５】
演算器６６は、前記ＥＸＯＲ回路５８−１〜５８−４の出力と、前記ＡＮＤ回路５９−１〜５９−４の出力とを、キャリー信号に基づいて所定の演算を行い、４ビット出力を行う。
【００８６】
演算器６５および６６は、４ビット演算を、図４（ｂ）に基づき４ビットデータから１ビットデータへ変換し、図５の１ビットデータ同士のテーブル変換（Σ）を行い、その１ビットデータを図４（ｂ）に基づいて４ビットデータへ変換して、図示しない次段へ出力する。
【００８７】
図３は、図２のダウンコンバータの出力波形図であり、入力周波数５１２Ｈｚ、１段目ダウンコンバータの固定周波数５００Ｈｚ、２段目ダウンコンバータの可変周波数１０Ｈｚの場合、２段目ダウンコンバータ出力である２Ｈｚの変換周波数である。この波形は、高い周波数も入っているのでこのままでは明瞭ではないが、ベクトル演算している波形なので、最終段に非常に段数の少ないフィルタ（ＦＩＲ）を設けこれを通すと中心線が見えるようになる。
【００８８】
前記実施例では、位相の分解能を１６レベル、６４レベルとしたが、基本的には位相の分解能を任意数のレベルに設定することが可能である。
【００８９】
また、入力信号の＋値を「１」とし、−値を「−１」とし、ゼロ（０）値を「０」として量子化することも可能である。その際、ゼロの値を信号として作らず、出力を止めてアースレベルをとることにより作成することもできる。
【００９０】
以上述べた例ではコード化を１ビット又は４ビットとしてあるが、任意ビットのコード化も可能である。
【００９１】
この実施例によれば、減算器および加算器によってダウンコンバータを簡単に構成することができると共に、位相の量子化により演算を高速で簡単に行うことができるようになる。
【００９２】
（第２実施例）
以上の例では、ダウンコンバータを説明したが、前記ダウンコンバータを構成する加算器および減算器を相互に入れ替えることにより、アップコンバータを構成する例を説明する。即ち、前記三角関数の諸定理を組み合わせて、アップコンバータを構成する。
【００９３】
図６は本発明のアップコンバータの基本構成図である。
【００９４】
図６において、入力信号ｓｉｎα（任意位相）は、２つに分岐されて、ＥＸＯＲゲート１０１および１０２に入力される。
【００９５】
ＥＸＯＲゲート１０１は、一方入力端に前記ｓｉｎαが入力され、他方入力端にｓｉｎθ（特定位相）が入力され、｛ｃｏｓ（α−θ）−ｃｏｓ（α＋θ）｝／２を出力する。
【００９６】
ＥＸＯＲゲート１０２は、一方入力端に前記ｓｉｎαが入力され、他方入力端にｃｏｓθが入力され、｛ｓｉｎ（α＋θ）＋ｓｉｎ（α−θ）｝／２を出力する。
【００９７】
入力信号ｃｏｓαは、同様に、２つに分岐されて、ＥＸＯＲゲート１０３および１０４に入力される。
【００９８】
ＥＸＯＲゲート１０３は、一方入力端に前記ｃｏｓαが入力され、他方入力端にｓｉｎθが入力され、｛ｓｉｎ（α＋θ）−ｓｉｎ（α−θ）｝／２を出力する。
【００９９】
ＥＸＯＲゲート１０４は、一方入力端に前記ｃｏｓαが入力され、他方入力端にｃｏｓθが入力され、｛ｃｏｓ（α＋θ）＋ｃｏｓ（α−θ）｝／２を出力する。
【０１００】
加算器１０６は、前記ＥＸＯＲゲート１０２の出力と前記ＥＸＯＲゲート１０３の出力を入力し、ｓｉｎ（α＋θ）を出力する。すなわち、以下の演算を行う。
｛ｓｉｎ（α＋θ）＋ｓｉｎ（α−θ）｝／２＋｛ｓｉｎ（α＋θ）−ｓｉｎ（α−θ）｝／２＝ｓｉｎ（α＋θ）
同様に、減算器（引き算器）１０５は、前記ＥＸＯＲゲート１０１の出力と前記ＥＸＯＲゲート１０４の出力を入力し、ＥＸＯＲゲート１０１の値からＥＸＯＲゲート１０４の値を引き算し、−ｃｏｓ（α＋θ）を出力する。すなわち、以下の演算を行う。
｛ｃｏｓ（α−θ）−ｃｏｓ（α＋θ）｝／２−｛ｃｏｓ（α＋θ）＋ｃｏｓ（α−θ）｝／２＝−ｃｏｓ（α＋θ）
以上がアップコンバータの１段目を構成する。
【０１０１】
同じく、２段目は以下のようになる。
【０１０２】
前記減算器１０５の出力は２つに分岐されてそれぞれＥＸＯＲゲート１０７とＥＸＯＲゲート１０８の一方入力端に入力される。
【０１０３】
ＥＸＯＲゲート１０７は、一方入力端に前記−ｃｏｓ（α＋θ）が入力され、他方入力端にｓｉｎψが入力され、｛−ｓｉｎ（α＋θ＋ψ）＋ｓｉｎ（α＋θ−ψ）｝／２を出力する。
【０１０４】
ＥＸＯＲゲート１０８は、一方入力端に前記−ｃｏｓ（α＋θ）が入力され、他方入力端にｃｏｓψが入力され、｛−ｃｏｓ（α＋θ＋ψ）−ｃｏｓ（α＋θ−ψ）｝／２を出力する。
【０１０５】
前記加算器１０６の出力は２つに分岐されてそれぞれＥＸＯＲゲート１０９とＥＸＯＲゲート１１０の一方入力端に入力される。
【０１０６】
ＥＸＯＲゲート１０９は、一方入力端に前記ｓｉｎ（α＋θ）が入力され、他方入力端にｓｉｎψが入力され、｛ｃｏｓ（α＋θ−ψ）−ｃｏｓ（α＋θ＋ψ）｝／２を出力する。
【０１０７】
ＥＸＯＲゲート１１０は、一方入力端に前記ｓｉｎ（α＋θ）が入力され、他方入力端にｃｏｓψが入力され、｛ｓｉｎ（α＋θ＋ψ）＋ｓｉｎ（α＋θ−ψ）｝／２を出力する。
【０１０８】
減算器１１１は、前記ＥＸＯＲゲート１０７の出力と前記ＥＸＯＲゲート１１０の出力を入力し、ＥＸＯＲゲート１１０の値からＥＸＯＲゲート１０７の値を引き算し、ｓｉｎ（α＋θ＋ψ）を出力する。すなわち、以下の演算を行う。
−｛−ｓｉｎ（α＋θ＋ψ）＋ｓｉｎ（α＋θ−ψ）｝／２＋｛ｓｉｎ（α＋θ＋ψ）＋ｓｉｎ（α＋θ−ψ）｝／２＝ｓｉｎ（α＋θ＋ψ）
同様に、加算器１１２は、前記ＥＸＯＲゲート１０８の出力と前記ＥＸＯＲゲート１０９の出力を入力して加算し、−ｃｏｓ（α＋θ＋ψ）を出力する。すなわち、以下の演算を行う。
｛−ｃｏｓ（α＋θ＋ψ）−ｃｏｓ（α＋θ−ψ）｝／２＋｛ｃｏｓ（α＋θ−ψ）−ｃｏｓ（α＋θ＋ψ）｝／２＝−ｃｏｓ（α＋θ＋ψ）
以上がアップコンバータの２段目を構成する。
【０１０９】
以上のことから、前記アップコンバータの１段目の周波数の変化は（α＋θ）／αの比で増加方向に変化する。
【０１１０】
同じく、前記アップコンバータの２段目の周波数の変化は（α＋θ＋ψ）／（α＋θ）の比で増加方向に変化する。
【０１１１】
結局、図６に示す、アップコンバータ全２段で、周波数の変化は（α＋θ＋ψ）／αの比で増加方向に変化することになる。
【０１１２】
θとψを変化させてα＋θ＋ψを希望する周波数とすることができる。そのとき、θを固定値とし、ψを可変値とすることができる。
【０１１３】
以上の基本構成に基づき、前記図２に示すダウンコンバータにおける加算器および減算器を相互に入れ替えて（図示しない）アップコンバータを構成することが可能となる。
【０１１４】
また、このアップコンバータにおいて前記ダウンコンバータの例と同様に構成することができる。特に、以下の（１）〜（４）の構成を採用することが可能である。
（１）図６に示す周波数変換器を１段として任意段設け、前段の減算器の出力を次段のｓｉｎαとして次段に入力し、前段の加算器の出力を次段のｃｏｓαとして次段に入力する構成。
（２）位相を量子化し、その量子化した位相に対応して前記ｓｉｎ波値および前記ｃｏｓ波値を量子化して任意ビットでコード化し、前記ｓｉｎ波値および前記ｃｏｓ波値を前記任意ビットのコードに置き換えて三角関数の基づく論理演算を行う構成。
（３）コード化を１ビット又は４ビットで行う構成。
（４）上記（２）又は（３）記載のコード化を１ビットと４ビットとし、上記（１）における前段はコード化を１ビットとし、同じく上記（１）における後段はコード化を４ビットとする構成。
【０１１５】
この実施例によれば、減算器および加算器によってアップコンバータを簡単に構成することができると共に、位相の量子化により演算を高速で簡単に行うことができるようになる。
【０１１６】
【発明の効果】
本発明は入力周波数の低周波数化または高周波数化を三角関数の正弦・余弦の加法定理等および量子化位相におけるｓｉｎまたはｃｏｓの値の量子化値のバイナリー表示データで演算することにより、演算を高速で簡単に行うことができるようになる。
【図面の簡単な説明】
【図１】本発明のダウンコンバータの基本構成図である。
【図２】本発明のダウンコンバータの全体構成図である。
【図３】本発明のダウンコンバータの出力波形図である。
【図４】本発明の量子化した位相におけるｃｏｓ、ｓｉｎの量子化値の関係を示す図である。
【図５】本発明のダウンコンバータに用いられる演算器Σのテーブルを示す図である。
【図６】本発明のアップコンバータの基本構成図である。
【符号の説明】
１、２、３、４、７、８、９、１０、１０１、１０２、１０３、１０４、１０７、１０８、１０９、１１０   ＥＸＯＲゲート
３０    １ビット２レベルサンプリング部
３１    ９０度位相器
３３、３４    サンプルデータ抽出部
３５、３６    インバータ
４０    ２ビット３レベル周波数変換部
４１、４２、４３、４４、５１−１〜５１−４、５２−１〜５２−４、５３−１〜５３−４、５４−１〜５４−４、５８−１〜５８−４    ＥＸＯＲ回路（排他的論理和）回路
５、１１、４５、１０６、１１２    加算器
６、１２、４６、１０５、１１１    減算器
５０    ４ビット１５レベル周波数変換部
５５−１〜５５−４、５６−１〜５６−４、５７−１〜５７−４、５９−１〜５９−４    ＡＮＤ回路
６１、６２、６３、６４、６５、６６    演算器
【図１】
0003733422.tif 000006
【図２】
0003733422.tif 000007
【図３】
0003733422.tif 000008
【図４】
0003733422.tif 000009
【図５】
0003733422.tif 000010
【図６】
0003733422.tif 000011