(57)【特許請求の範囲】
【請求項１】
複数のワード線および複数のビット線と、該ワード線とビット線に接続された複数のメモリセルと、任意のワード線に選択的に電圧供給するワード線電圧供給手段と、任意のビット線を選択的に導通させるビット線導通手段と、該ワード線電圧供給手段およびビット線導通手段により選択されたメモリセルからのデータを増幅する複数の増幅手段とを有し、該ビット線導通手段は、配設順番が連続した複数本のビット線毎に該複数のビット線が分割され、該複数本のビット線毎に導通可能であり、該複数の増幅手段はそれぞれ該複数本のビット線にそれぞれ接続された不揮発性半導体記憶装置において、
該ビット線導通手段は、該複数本のビット線の何れかと別の複数本のビット線の何れかとを共通接続した複数の共通ビット線から任意の共通ビット線を導通可能とする共通ビット線導通手段を更に備え、該複数本のビット線と該別の連続した複数本のビット線との間には、更に別の連続した複数本のビット線が配設されている不揮発性半導体記憶装置。
【請求項２】
前記ビット線導通手段は、前段の第１スイッチング手段群と、後段の第２スイッチング手段群とを有し、
前記複数のビット線の本数をＭ本（Ｍは自然数）、前記増幅手段の個数をＮ個（Ｎは自然数）とした場合、Ｍ本のビット線をそれぞれ、前記連続した複数本のビット線群としてＮ本のビット線からなるＭ／Ｎ個のグループに分け、各グループ毎にビット線に接続されるＮ個の該第１スイッチング手段の制御端子をそれぞれ前記ワード線に共通接続し、
該グループのうち、配設順番が奇数番目の各グループ内における同一番目の該第１スイッチング手段の出力端同士をそれぞれ共通接続し、該グループのうち、配設順番が偶数番目の各グループ内における同一番目の該第１スイッチング手段の出力端同士をそれぞれ共通接続し、
該奇数番目のグループ間で共通接続されたＮ個の共通出力端のそれぞれに各第２スイッチング手段の入力端をそれぞれ接続し、該偶数番目のグループ間で共通接続されたＮ個の共通出力端のそれぞれに該各第２スイッチング手段の入力端をそれぞれ接続し、
該奇数番目のグループに属する１番目からＮ番目の該第２スイッチング手段の出力端と、該偶数番目のグループに属する１番目からＮ番目の該第２スイッチング手段の出力端のうち同一番目の出力端同士をそれぞれ共通接続して構成した請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線導通手段は前段の第１アドレスデコーダを有し、前記第１スイッチング手段は第１トランジスタで構成され、前記Ｍ／Ｎ個の各グループに属するＮ個の第１トランジスタのゲートに接続される同一のワード線は、少なくともＭ個のビット線を識別可能なアドレス信号に基づいて該グループの何れかを選択する選択信号を生成する該第１アドレスデコーダの出力端に接続されており、該第１アドレスデコーダは、該アドレス信号が、ある初期値から順にＮ回入力される毎に、該Ｍ／Ｎ個のグループから、隣接する奇数番目と偶数番目の２つのグループを順番に、かつ循環的に同時に選択するように制御する構成とした請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線導通手段は後段の第２アドレスデコーダを有し、前記第２スイッチング手段は第２トランジスタで構成され、計２Ｎ個の第２トランジスタの各ゲートは、アドレス信号に基づいて前記奇数番目のグループからの信号、または前記偶数番目のグループからの信号の何れかを選択する選択信号を生成し、該選択信号を各グループに属する前記第１トランジスタの数に等しいＮ組分出力する該第２アドレスデコーダの出力端に接続されており、該第２アドレスデコーダは、アドレス信号が、ある初期値から順にＮ回入力される毎に、隣接する奇数番目と偶数番目のグループからの信号の選択を切り替え、かつその一方が選択状態の時は、他方は非選択状態になるように制御する構成とした請求項２または３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロナスバースト読み出し（クロックに同期した連続読み出し）機能を持つフラッシュメモリなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、あらゆる電子機器は半導体記憶装置（以下メモリという）を内蔵し、その中に記憶されたデータに基づいて各種の処理を行っている。例えば、一般的な例では、パーソナルコンピュータ（以下ＰＣという）においては、中央演算処理装置（以下ＣＰＵという）の高速化とメモリ容量の増大化の歴史といっても過言ではない。
【０００３】
特に普及が著しい携帯電話においても、ＣＰＵとメモリが用いられており、携帯電話のサービスの向上に伴い、大量のデータを扱うためのＣＰＵの高速化とメモリ容量の増加が望まれている。
【０００４】
当然、ＣＰＵの高速化に伴い、メモリにもアクセスタイムの高速化が要求されている。例えば、ＰＣのＣＰＵにおいては、数年でそのスピード（一般的には動作クロック周波数で表されることが多い）が２倍になり、処理速度の向上が図られている。
【０００５】
しかし、メモリの高速化は、ＣＰＵのそれほど進んでいないのが現状である。このような状況の中、できるだけメモリのアクセスタイムをＣＰＵのスピードに近づけるために、メモリには種々の変則的なアクセス方法が用いられている。例えば、クロックに同期した連続読み出しを行うシンクロナスバースト読み出しがそれに相当する。
【０００６】
このシンクロナスバースト読み出しとは、読み出すべき一連のデータの先頭アドレスのみを指定し、それに続くアドレスは、外部からメモリに入力されるクロックのみでメモリデバイス内部でインクリメント処理されるというものである。
【０００７】
したがって、読み出すべき一連のデータは、先頭アドレスに対して、シリーズ（連続）になっているという制約があるが、その分、先頭アドレスで指定したデータの読み出し速度に対し、それに続くデータの読み出し速度を速めたものである。
【０００８】
このシンクロナスバースト読み出しについて、図６を用いて説明する。
【０００９】
図６において、ＣＥ＃はデバイスを動作状態にするためのチップイネーブル信号、ＢＡＶ＃はシンクロナス読み出し開始を示す信号、ＣＫはシステムクロック、ＤＯＵＴはアドレスデータ出力である。Ｔ１は先頭アドレスのデータが読み出されるまでの時間、Ｔ２はアドレスデータ「１ｎｄ」〜「４ｔｈ」がデータ読み出しされる時間である。
【００１０】
まず、チップイネーブル信号ＣＥ＃がロウレベルに下がり、デバイスが選択された後、シンクロナス読出開始信号ＢＡＶ＃がロウレベルに下がると、シンクロナスバースト読み出しが開始される。
【００１１】
通常、この時点で、読み出すべきデータの格納場所を示す先頭アドレスが、デバイスに読み込まれる（ここではアドレスを図示せず）。
【００１２】
シンクロナス読出開始信号ＢＡＶ＃がロウレベルになると、システムクロックＣＫがデバイスに取り込まれ始める（ここでシステムクロックＣＫは、システムが基準としているクロックのことであり、ＣＰＵのそのクロックに合わせて動作を行っている。以後、単にクロックと呼ぶことにする）。
【００１３】
その後、ある一定数のクロック数がカウントされた後、先頭アドレスを示すデータ（図６中「１ｓｔ」）がデータ出力ＤＯＵＴに読み出される。シンクロナス読出開始信号ＢＡＶ＃がロウレベルに下がった後、先頭アドレスのデータが読み出されるまでの時間Ｔ１を通常Ｌａｔｅｎｃｙ（レイテンシー）と呼ぶ。先頭アドレスの読み出しに必要な時間は、シンクロナスでないノーマルの読み出し時間と同じであるので、クロックの周波数が早い場合、このように空撃ちのクロック（レイテンシの時間分に相当するクロック）を入れる必要がある。
【００１４】
しかし、先頭アドレスのデータが読み出された後は、このような空撃ちのクロックを入れる必要はなく、クロックが１回入る毎に、先頭アドレスからシリーズにつながるアドレスデータ（「２ｎｄ」，「３ｒｄ」，「４ｔｈ」）がデータ出力ＤＯＵＴとして順番に読み出される。
【００１５】
このような読み出し手法が可能となる理由は、「２ｎｄ」〜「４ｔｈ」までのアドレスデータが先頭アドレスデータ「１ｓｔ」の読み出しと同時にデバイス内部でアクセスされ、「１ｓｔ」の先頭アドレスデータがデータ出力ＤＯＵＴとして読み出されるときには、既に「２ｎｄ」〜「４ｔｈ」のアドレスデータもデバイス内部で出力待機状態になっているからである。このような読み出しを行うためには、当然、デバイス内部の読み出し動作を実行するためのセンスアンプが複数組用意されている必要がある。
【００１６】
ここで、図７を用いて、シンクロナスバースト読み出し機能を持つ不揮発性半導体記憶装置としてのフラッシュメモリの構成について説明する。
【００１７】
図７において、メモリセルアレイ１０１は、１グループ分の例えば１２８個のメモリセル１０２が行方向および列方向に配置されている。列方向に配設された各メモリセル１０２毎にそのドレインはそれぞれビット線Ｙ０〜ＹＦにそれぞれ接続され、行方向に配設された各メモリセル１０２毎にその各ゲートはそれぞれ、ワード線Ｘ０〜Ｘ７にそれぞれ共通接続されていると共に、ワード線Ｘ０〜Ｘ７をそれぞれ介してＸデコーダ１０３に接続されている。
【００１８】
ビット線Ｙ０〜ＹＦにはそれぞれ、Ｙデコーダ・ドライバ１０４（以下、単にＹデコーダという）に各ゲートがそれぞれ接続されたトランジスタがそれぞれ介装されている。複数のトランジスタにより選択トランジスタ群１０５が構成されている。
【００１９】
センスアンプ１０６〜１０９は、選択トランジスタ群１０５で選択されたビット線からの情報を増幅するものである。
【００２０】
ラッチ回路１１０〜１１３は、センスアンプ１０６〜１０９で増幅したデータを一旦保持するものである。
【００２１】
マルチプレクサ回路１１４は、ラッチ回路１１０〜１１３からの出力データを、内部アドレス（コラムアドレス）ＣＡ０，ＣＡ１に応じて選択出力する選択スイッチ手段である。
【００２２】
メモリコア１１５は、メモリアレイ１０１とトランジスタ群１０５を含むものであり、また、その出力部１１６は、センスアンプ１０６〜１０９、データラッチ１１０〜１１３およびマルチプレクサ１１４を含むものである。
【００２３】
通常、メモリでは、並列に読み出されるデータは８ビットかまたは１６ビットが主流である。この例では、メモリコア１１５と出力部１１６がデータの０番目を示し、このメモリコア１１５および出力部１１６と同等の機能を持つメモリコア１１７および出力部１１８がデータの１番目を示し、以下同様に、メモリコア１１９，１２１，・・１２３および出力部１２０，１２２，・・１２４がデータの２番目、３番目、・・ｎ番目を示している。
【００２４】
以後の説明では、説明を簡略化するために、データの０番目のみについて、そのシンクロナス読み出し動作を説明する。なお、各メモリセル１０２をその配設位置に応じて以下のように呼称する。
【００２５】
即ち、ワード線Ｘ０とビット線Ｙ０の交点部分にあるメモリセル１０２をＸ０Ｙ０、ワード線Ｘ０とビット線Ｙ１の交点部分にあるメモリセル１０２をＸ０Ｙ１というように命名する。したがって、ワード線Ｘ７とビット線ＹＦの交点部分にあるメモリセル１０２はＸ７ＹＦと呼ぶことになる。さらに、ビット線Ｙ０に接続されるトランジスタをＹＴＲ＿０と呼び、同様に、ビット線Ｙ１に接続されるトランジスタをＹＴＲ＿１、・・ビット線ＹＦに接続されるトランジスタをＹＴＲ＿Ｆと呼ぶ。
【００２６】
今、読み出すべき先頭アドレスがＸ０Ｙ０のメモリセル１０２の場合を考える。図６のタイミング図に示すように、まず、チップイネーブル信号ＣＥ＃がロウレベルになってデバイスがアクティブになり、その後、シンクロナス読出開始信号ＢＡＶ＃がロウレベルになることで、Ｘ０Ｙ０のメモリセル１０２を示す先頭アドレスがデバイスに取り込まれる。
【００２７】
デバイス内部では、その先頭アドレスが、Ｘデコーダ１０３とＹデコーダ１０４に分配される。まず、Ｘデコーダ１０３によって選択されたワード線Ｘ０がアクティブになり、ワード線Ｘ０上に共通接続されたＸ０Ｙ０〜Ｘ０ＹＦのメモリセル１０２が同時に選択される。
【００２８】
Ｙデコーダ１０４に分配されたアドレスは、図８に示したＹデコーダ１０４における動作の真理値表の内部アドレス（コラムアドレス）ＣＡ３〜ＣＡ０（読み出し先頭アドレスに対応するコラムアドレス）の全てが「０」の場合に相当する。この場合、Ｙデコーダ１０４からの出力ＹＤ＿０がアクティブ「Ｈ」になることで、ゲートが共通接続された４個のトランジスタＹＴＲ＿０〜ＹＴＲ＿３が一括して導通状態となり、Ｘ０Ｙ０〜Ｘ０Ｙ３の４個のメモリセルからのデータがそれぞれ、各センスアンプ１０６〜１０９にそれぞれ同時に伝えられる。これらのメモリセル１０２のデータが十分にセンスアンプ１０６〜１０９に伝えられた時点で、センスアンプ１０６〜１０９がアクティブになり、４個のメモリセル１０２からの一連の各データがセンスされる。
【００２９】
その後、センスされたデータはそれぞれ、データラッチ１１０〜１１３にそれぞれ伝達されてラッチされる。ラッチされた各データは、マルチプレクサ１１４を通して、クロックＣＫから生成された内部クロックＣＫＩ（内部クロック生成回路は図示せず）および内部アドレス（コラムアドレス）ＣＡ１，ＣＡ０によって、Ｘ０Ｙ０(  Ｘ０Ｙ１(  Ｘ０Ｙ２(  Ｘ０Ｙ３の順に４個のデータが時系列に順次出力される。
【００３０】
Ｘ０Ｙ０〜Ｘ０Ｙ３までの各データが、一度にデータラッチ１１０〜１１３にラッチされているため、Ｘ０Ｙ０のデータに続く３個のデータは、切れ目なく内部クロックＣＫＩに従って読み出される。この状態を図６に示している。
【００３１】
次に、図９に示すように、先頭アドレスがＸ０Ｙ３のメモリセル１０２の場合を考える。この場合も、Ｘデコーダ１０３からのワード線Ｘ０への出力とＹデコーダ１０４からの出力ＹＤ＿０がアクティブになり、Ｘ０Ｙ０〜Ｘ０Ｙ３のメモリセル１０２の情報がセンスアンプ１０６〜１０９でセンスされ、さらにデータラッチ１１０〜１１３にラッチされる。ここまでは、Ｘ０Ｙ０のメモリセル１０２を先頭アドレスとする場合と同じである。
【００３２】
さらに、データラッチ１１０〜１１３にラッチされたデータは、マルチプレクサ１１４によって、まず、第１番目にＸ０Ｙ３のデータが出力され、その後、順番にＸ０Ｙ０、Ｘ０Ｙ１、Ｘ０Ｙ２のメモリセル１０２からのデータが順次出力される。この状態をタイミングチャートで示したものが、図９である。
【００３３】
なお、マルチプレクサ１１４で選択する順番を変えてＸ０Ｙ３(  Ｘ０Ｙ２(  Ｘ０Ｙ１(  Ｘ０Ｙ０も可能である。このように図７の回路構成では、Ｘ０Ｙ０〜Ｘ０Ｙ３の各メモリセル１０２からのデータを一度にセンスすることが可能であるので、その一塊のデータをクロックＣＫの周期に合わせて途切れなくデータ読み出しを行うことが可能となる。
【００３４】
【発明が解決しようとする課題】
上記従来の構成では、一つ問題がある。先頭アドレスがＸ０Ｙ３の場合、それに続くメモリセル１０２を同一グループ内の例えばＸ０Ｙ０のメモリセル１０２ではなく、別のグループのＸ０Ｙ４(  Ｘ０Ｙ５(  Ｘ０Ｙ６の各メモリセル１０２に跨って連続読み出しが要望されることがある。この場合、図７の回路構成では、一連の４個のメモリセル１０２毎にセンスアンプ１０６〜１０９が対応してグループ化されており、連続して読み出そうとするデータが、このグループとこのグループに隣接した別のグループとの間に跨る場合には、即ちＸ０Ｙ３とＸ０Ｙ４〜Ｘ０Ｙ６のメモリセル１０２をセンスアンプ１０６〜１０９でセンスする場合には、Ｘ０Ｙ３とＸ０Ｙ７とで同じセンスアンプ１０９を用いなければならず、Ｘ０Ｙ３とＸ０Ｙ４〜Ｘ０Ｙ６のメモリセル１０２を同時にセンスすることができない。このため、まず、Ｘ０Ｙ０〜Ｘ０Ｙ３の各メモリセル１０２のデータをセンスして、データラッチ１１０〜１１３にラッチした後に、すぐにＸ０Ｙ４〜Ｘ０Ｙ７の各メモリセル１０２のデータをセンスする必要が生じる。
【００３５】
ところが、このセンス動作には、ノーマルのアクセスタイムと同等の時間が必要であるため、図１０に示すように、Ｘ０Ｙ３のデータを読み出した後、Ｘ０Ｙ４を読み出すまでに、クロックの空きサイクル（Ｗａｉｔ）が発生し、通常の読み出し時間Ｔ２をオーバし、シンクロナス読み出し動作の高速性が阻害されるという問題が生じる。
【００３６】
本発明は、上記従来の問題を解決するもので、一連のデータ読み出しが他のグループのメモリセルデータに跨る場合にも、高速シンクロナス読み出しを維持することができる不揮発性半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決する為の手段】
本発明の不揮発性半導体記憶装置は、複数のワード線および複数のビット線と、ワード線とビット線に接続された複数のメモリセルと、任意のワード線に選択的に電圧供給するワード線電圧供給手段と、任意のビット線を選択的に導通させるビット線導通手段と、ワード線電圧供給手段およびビット線導通手段により選択されたメモリセルからのデータを増幅する複数の増幅手段とを有し、このビット線導通手段は、配設順番が連続した複数本のビット線毎に該複数のビット線が分割され、該複数本のビット線毎に導通可能であり、複数の増幅手段はそれぞれ該複数本のビット線にそれぞれ接続された不揮発性半導体記憶装置において、ビット線導通手段は、複数本のビット線の何れかと別の複数本のビット線の何れかとを共通接続した複数の共通ビット線から任意の共通ビット線を導通可能とする共通ビット線導通手段を更に備え、複数本のビット線と別の連続した複数本のビット線との間には、更に別の連続した複数本のビット線が配設されているものであり、そのことにより上記目的が達成される。
【００３８】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、ビット線導通手段は、前段の第１スイッチング手段群と、後段の第２スイッチング手段群とを有し、複数のビット線の本数をＭ本（Ｍは自然数）、増幅手段の個数をＮ個（Ｎは自然数）とした場合、Ｍ本のビット線をそれぞれ、連続した複数本のビット線群としてＮ本のビット線からなるＭ／Ｎ個のグループに分け、各グループ毎にビット線に接続されるＮ個の該第１スイッチング手段の制御端子をそれぞれ前記ワード線に共通接続し、グループのうち、配設順番が奇数番目の各グループ内における同一番目の該第１スイッチング手段の出力端同士をそれぞれ共通接続し、グループのうち、配設順番が偶数番目の各グループ内における同一番目の該第１スイッチング手段の出力端同士をそれぞれ共通接続し、奇数番目のグループ間で共通接続されたＮ個の共通出力端のそれぞれに各第２スイッチング手段の入力端をそれぞれ接続し、偶数番目のグループ間で共通接続されたＮ個の共通出力端のそれぞれに該各第２スイッチング手段の入力端をそれぞれ接続し、奇数番目のグループに属する１番目からＮ番目の該第２スイッチング手段の出力端と、偶数番目のグループに属する１番目からＮ番目の該第２スイッチング手段の出力端のうち同一番目の出力端同士をそれぞれ共通接続する。
【００３９】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるビット線導通手段は前段の第１アドレスデコーダを有し、第１スイッチング手段は第１トランジスタで構成され、Ｍ／Ｎ個の各グループに属するＮ個の第１トランジスタのゲートに接続される同一のワード線は、少なくともＭ個のビット線を識別可能なアドレス信号に基づいてグループの何れかを選択する選択信号を生成する第１アドレスデコーダの出力端に接続されており、第１アドレスデコーダは、アドレス信号が、ある初期値から順にＮ回入力される毎に、Ｍ／Ｎ個のグループから、隣接する奇数番目と偶数番目の２つのグループを順番に、かつ循環的に同時に選択するように制御する。
【００４０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるビット線導通手段は後段の第２アドレスデコーダを有し、第２スイッチング手段は第２トランジスタで構成され、計２Ｎ個の第２トランジスタの各ゲートは、アドレス信号に基づいて奇数番目のグループからの信号、または偶数番目のグループからの信号の何れかを選択する選択信号を生成し、選択信号を各グループに属する第１トランジスタの数に等しいＮ組分出力する第２アドレスデコーダの出力端に接続されており、第２アドレスデコーダは、アドレス信号が、ある初期値から順にＮ回入力される毎に、隣接する奇数番目と偶数番目のグループからの信号の選択を切り替え、かつその一方が選択状態の時は、他方は非選択状態になるように制御する。
【００４１】
上記構成による作用について以下に説明する。ビット線配設方向に配設順番が連続した所定数のビット線毎に導通可能とし、所定数のビット線の何れかと別の所定数のビット線の何れかとを共通接続した複数の共通ビット線から任意の共通ビット線を導通可能とし、連続した所定数のビット線と別の連続した所定数のビット線との間に、更に別の連続した所定数のビット線が配設されているので、所定数だけ連続した一連のデータ読み出しが、次のグループのメモリセルに跨って行なわれる場合にも、従来のようにクロックの空きサイクル（Ｗａｉｔ）を入れる必要がなく、それに続くアドレスデータが途切れることもなくデータ読み出しを実行することが可能になって、シンクロナス読み出し動作の高速性を維持することが可能となる。
【００４２】
さらに、具体的に説明すると、第１トランジスタ群と第２トランジスタ群を前段と後段の２段設け、１段目の第１トランジスタ群で、連続読み出しの対象となるメモリセルに接続されるビット線を全て選択し、２段目の第２トランジスタ群で、１段目のトランジスタ群が同一のセンスアンプに接続される複数のビット線を選択している場合に、その何れかを更に選択するように制御したので、任意の読み出し開始アドレスを指定しても、従来のように、読み出し途中でクロックの空きサイクルが発生することがなく、切れ目なくデータを読み出すことが可能となって高速シンクロナス読み出しが可能となる。
【００４３】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の各実施形態１〜３について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１における不揮発性半導体記憶装置の要部構成を示すグループ図である。なお、図７の従来例と同様の作用効果を奏する部材には同一の符号を付けてその説明を省略する。また、従来例の場合と同様に、Ｘデコーダ１０３から出力されるワード線Ｘ０とビット線Ｙ０の交点部分に配設されるメモリセル１０２をＸ０Ｙ０と呼び、ビット線Ｙ０に接続されるトランジスタをＹＴＲ２＿０、ビット線Ｙ１に接続されるトランジスタＹＴＲ２＿１、・・ビット線ＹＦに接続されるトランジスタをＹＴＲ２＿Ｆと呼ぶことにする。
【００４４】
図１において、不揮発性半導体記憶装置１は、ワード線Ｘ０〜Ｘ７とビット線Ｙ０〜ＹＦの交差状部分に配設された複数のメモリセル群１０１と、選択されたメモリセルからのデータを増幅する複数の増幅手段としてのセンスアンプ１０６〜１０９との間に、選択されたメモリセルからのデータを、ビット線Ｙ０〜ＹＦのうち任意のビット線(例えばＹ０〜Ｙ３)に選択的に導通させてセンスアンプ１０６〜１０９に同時に出力するビット線導通手段２を設けている。
【００４５】
このビット線導通手段２は、ビット線配設方向に配設順番が連続した複数本（ここでは４本）のビット線（１グループを構成）毎に選択して導通可能とする前段ビット線導通手段２１と、連続した４本のビット線の何れかと別の連続した４本のビット線の何れかとを共通接続した合計８本の共通ビット線Ｂ１〜Ｂ８から任意の共通ビット線を選択して導通可能とする後段ビット線導通手段２２（共通ビット線導通手段）とを有している。
【００４６】
前段ビット線導通手段２１は、前段のＹデコーダ・ドライバ２１１（以下、単にＹデコーダ２１１という）と、Ｙデコーダ２１１に対応したスイッチング手段としての前段のトランジスタ群２１２とを有している。
【００４７】
後段ビット線導通手段２２は、後段のＹデコーダ・ドライバ２２１（以下、単にＹデコーダ２２１という）と、Ｙデコーダ２２１に対応したスイッチング手段としての後段のトランジスタ群２２２とを有している。前段のトランジスタ群２１２と後段のトランジスタ群２２２により選択トランジスタ群２３が構成されている。
【００４８】
前段のトランジスタ群２１２は以下のように接続されている。即ち、ビット線Ｙ０〜Ｙ３の４個のトランジスタＹＴＲ２＿０〜ＹＴＲ２＿３の各ゲートはノードＹＤ２＿０を介してＹデコーダ２１１に共通接続され、同様に、ビット線Ｙ４〜Ｙ７のトランジスタＹＴＲ２＿４〜ＹＴＲ７はノードＹＤ２＿１を介してＹデコーダ２１１に共通接続され、ビット線Ｙ８〜ＹＢのトランジスタＹＴＲ２＿８〜ＹＴＲ２＿ＢはノードＹＤ２＿２を介してＹデコーダ２１１に共通接続され、ビット線ＹＣ〜ＹＦのトランジスタＹＴＲ２＿Ｃ〜ＹＴＲ２＿ＦはノードＹＤ２＿３を介してＹデコーダ２１１に共通接続されている。
【００４９】
この場合、４本毎にビット線Ｙ０〜ＹＦを、ビット線Ｙ０〜Ｙ３、ビット線Ｙ４〜Ｙ７、ビット線Ｙ８〜ＹＢ、ビット線ＹＣ〜ＹＦに分割してグループ化し、この同時読出しするグループ毎に、トランジスタＹＴＲ２＿０〜ＹＴＲ２＿３のゲート、トランジスタＹＴＲ２＿４〜ＹＴＲ７のゲート、トランジスタＹＴＲ２＿８〜ＹＴＲ２＿Ｂのゲート、トランジスタＹＴＲ２＿Ｃ〜ＹＴＲ２＿Ｆのゲートをそれぞれ共通接続している。
【００５０】
また、ビット線Ｙ０のトランジスタＹＴＲ２＿０とビット線Ｙ８のトランジスタＹＴＲ２＿８は共通ビット線Ｂ１によって互いに接続され、以下同様に、ビット線Ｙ１のトランジスタＹＴＲ２＿１とビット線Ｙ９のトランジスタＹＴＲ２＿９は共通ビット線Ｂ２によって互いに接続され、ビット線Ｙ２のトランジスタＹＴＲ２＿２とビット線ＹＡのトランジスタＹＴＲ２＿Ａは共通ビット線Ｂ３によって互いに接続され、ビット線Ｙ３のトランジスタＹＴＲ２＿３とビット線ＹＢのトランジスタＹＴＲ２＿Ｂは共通ビット線Ｂ４によって互いに接続され、ビット線Ｙ４のトランジスタＴＴＲ２＿４とビット線ＹＣのトランジスタＹＴＲ２＿Ｃは共通ビット線Ｂ５によって互いに接続され、ビット線Ｙ５のトランジスタＹＴＲ２＿５とビット線ＹＤのトランジスタＹＴＲ２＿Ｄは共通ビット線Ｂ６によって互いに接続され、ビット線Ｙ６のトランジスタＹＴＲ２＿６とビット線ＹＥのトランジスタＹＴＲ２＿Ｅは共通ビット線Ｂ７によって互いに接続され、ビット線Ｙ７のトランジスタＹＴＲ２＿７とビット線ＹＦのトランジスタＹＴＲ２＿Ｆは共通ビット線Ｂ８によってそれぞれ互いに接続されている。
【００５１】
この場合、４本の例えばビット線Ｙ０〜Ｙ３の第１グループと別の４本のビット線Ｙ８〜ＹＢの第３グループとの間には、更に別の４本のビット線Ｙ４〜Ｙ７の第２グループが配設され、また、４本の例えばビット線Ｙ４〜Ｙ７の第２グループと別の４本のビット線ＹＣ〜ＹＦの第４グループとの間には、更に別の４本のビット線Ｙ８〜ＹＢの第３グループが配設されており、第１グループと第３グループの第１番目のビット線の出力端同士、第２番目のビット線の出力端同士、第３番目のビット線の出力端同士、第４番目のビット線の出力端同士と言うように、同一番目のビット線の出力端同士が共通接続されている。これと同様に、第２グループと第４グループ間でその第１番目〜第４番目の同一番目のビット線の出力端同士が共通接続されている。
【００５２】
後段のトランジスタ群２２２は以下のように接続されている。即ち、トランジスタＹＴＲ１＿０〜ＹＴＲ１＿７の各ゲートはそれぞれ、ノードＹＤ１＿０〜ＹＤ１＿７を介してＹデコーダ２２２にそれぞれ接続される。
【００５３】
また、共通ビット線Ｂ１はトランジスタＹＴＲ１＿０を介してセンスアンプ１０６に接続され、共通ビット線Ｂ２はトランジスタＹＴＲ１＿２を介してセンスアンプ１０７に接続され、共通ビット線Ｂ３はトランジスタＹＴＲ１＿４を介してセンスアンプ１０８に接続され、共通ビット線Ｂ４はトランジスタＹＴＲ１＿６を介してセンスアンプ１０９に接続され、共通ビット線Ｂ５はトランジスタＹＴＲ１＿１を介してセンスアンプ１０６に接続され、共通ビット線Ｂ６はトランジスタＹＴＲ１＿３を介してセンスアンプ１０７に接続され、共通ビット線Ｂ７はトランジスタＹＴＲ１＿５を介してセンスアンプ１０８に接続され、共通ビット線Ｂ８はトランジスタＹＴＲ１＿７を介してセンスアンプ１０９に接続されている。
【００５４】
図２はＹデコーダ２２２の出力ノードＹＤ１＿０〜ＹＤ１＿７とＹデコーダ２１２の出力ノードＹＤ２＿０〜ＹＤ２＿３の出力状態を説明する論理表である。図１および図２を用いて、以下、不揮発性半導体記憶装置１の動作について説明する。
【００５５】
まず、Ｘ０Ｙ０のメモリセル１０２を読み出す場合を考える。この場合、Ｙデコーダ２１２，２２２からの出力は、図２の論理表の一番左端のＣＡ３〜ＣＡ０が全て「０」になった状態に対応する。出力ノードＹＤ１＿０，２，４，６が「Ｈ」レベル、出力ノードＹＤ１＿１，３，５，７が「Ｌ」レベル、出力ノードＹＤ２＿０，１が「Ｈ」レベル、出力ノードＹＤ２＿２，３が「Ｌ」レベルとなるようにする。
【００５６】
この場合、トランジスタＹＴＲ２＿０〜３、トランジスタＹＴＲ２＿４〜７の８個のトランジスタがオンするが、トランジスタＹＴＲ１＿２，３，５，７がオフしているので、センスアンプ１０６〜１０９でセンスされるメモリセル１０２はそれぞれＸ０Ｙ０〜Ｘ０Ｙ３のメモリセル１０２となる。
【００５７】
センスされたデータはデータラッチ１１０〜１１３にラッチされる。ラッチが完了した後、内部クロックＣＫＩに合わせて、マルチプレクサ１１４によって、ラッチ１１０(ラッチ１１１(ラッチ１１２(ラッチ１１３のデータを順番に選択して時系列に順次出力することにより、ビット線Ｙ０のＸ０Ｙ０のメモリセル１０２(ビット線Ｙ１のＸ０Ｙ１のメモリセル１０２(ビット線Ｙ２のＸ０Ｙ２のメモリセル１０２(ビット線Ｙ３のＸ０Ｙ３のメモリセル１０２の順にデータを出力することができる。これは図６の従来例の場合と同じである。
【００５８】
次に、従来では問題であった図１０の読み出し（先頭アドレスがＸ０Ｙ３の場合）の場合について説明する。
【００５９】
この場合、図２の表では、読み出し先頭コラムアドレスＣＡ３〜ＣＡ０が「０」，「０」，「１」，「１」の場合に相当し、ＹＤ１＿０，２，４，７がＬレベル、ＹＤ１＿１，３，５，６がＨレベル、ＹＤ２＿０，１がＨレベル、ＹＤ２＿２，３がＬレベルとなる。したがって、トランジスタＹＴＲ１＿１，３，５，６と、トランジスタＹＴＲ２＿０〜７がオンになり、トランジスタＹＴＲ１＿０，２，４，７と、トランジスタＹＴＲ２＿８〜Ｆがオフとなる。よって、トランジスタＹＴＲ２＿３とトランジスタＹＴＲ１＿６によって、Ｘ０Ｙ３のメモリセルのデータがセンスアンプ１０９によってセンスされ、且つトランジスタＹＴＲ２＿４とトランジスタＹＴＲ１＿１によって、Ｘ０Ｙ４のメモリセルのデータがセンスアンプ１０６によってセンスされ、且つトランジスタＹＴＲ２＿５とトランジスタＹＴＲ１＿３によって、Ｘ０Ｙ５のメモリセルのデータがセンスアンプ１０７によってセンスされ、且つトランジスタＹＴＲ２＿６とトランジスタＹＴＲ１＿５によって、Ｘ０Ｙ６のメモリセルのデータがセンスアンプ１０８によってセンスされる。
【００６０】
センスされたデータはデータラッチ１１０〜１１３にそれぞれラッチされるが、この時点で、ラッチ１１０〜１１３にはそれぞれＸ０Ｙ４、Ｘ０Ｙ５、Ｘ０Ｙ６、Ｘ０Ｙ３のメモリセルのデータがラッチされていることになる。
【００６１】
データのラッチが完了した後、内部クロックＣＫＩに同期させて、マルチプレクサ１１４によって、データラッチ１１３(データラッチ１１０(データラッチ１１１(データラッチ１１２の順番で出力を行う。データは既にデータラッチに蓄えられているため、図１０に示したような空きサイクル（Ｗａｉｔ）を入れる必要はなく、図３に示すように切れ目なくデータ読み出しを行うことができる。
【００６２】
これと同様に、先頭アドレスがＸ０ＹＡの場合、ＣＡ３〜ＣＡ０が「１」，「０」，「１」，「０」となり、図２の表に示すようにビット線ＹＣ，ＹＤ，ＹＡ，ＹＢがセンスアンプ１０６〜１０９に接続されるので、センスアンプ１０６〜１０９において、メモリセルＸ０ＹＣ，Ｘ０ＹＤ，Ｘ０ＹＡ，Ｘ０ＹＢのデータがセンスされる。したがって、マルチプレクサ１１４により、Ｘ０ＹＡ(Ｘ０ＹＢ(Ｘ０ＹＣ(Ｘ０ＹＤの順番に、データが切れ目なく読み出される。
【００６３】
以上の実施形態１で説明したように、本方式のデコーダ２１２，２２２および選択トランジスタ群２３を用いると、図５に示すようなシンクロナスバースト読み出しを行うことができ、高速アクセスが可能となる。
（実施形態２）
本実施形態２では、ビット線の本数が図１の本実施形態１に比べて２倍になった場合である。
【００６４】
図４は本発明の実施形態２における不揮発性半導体記憶装置の要部構成を示すグループ図である。
【００６５】
図４において、Ｙデコーダ２１３の出力ノードが８本になり、Ｙ０、Ｙ８、Ｙ１０、Ｙ１８のビット線につながるトランジスタ群２１４のトランジスタのソース側が共通ビット線に共通に接続される。同様に、Ｙ１、Ｙ９、Ｙ１１、Ｙ１９のビット線、Ｙ２、ＹＡ、Ｙ１２、Ｙ１Ａのビット線、Ｙ３、ＹＢ、Ｙ１３、Ｙ１Ｂのビット線、Ｙ４、ＹＣ、Ｙ１４、Ｙ１Ｃのビット線、Ｙ５、ＹＤ、Ｙ１５、Ｙ１Ｄのビット線、Ｙ６、ＹＥ、Ｙ１６、Ｙ１Ｅのビット線、Ｙ７、ＹＦ、Ｙ１７、Ｙ１Ｆのビット線毎ににつながるトランジスタ群２１４のトランジスタのソース側が共通ビット線に共通に接続されている。
【００６６】
この場合、ビット線Ｙ０〜Ｙ１Ｆの本数が３２本で、上記実施形態１のビット線Ｙ０〜ＹＦの本数１６本に比べて２倍の本数になっている。このため、Ｙデコーダ２１３からのトランジスタ群２１４のゲートへの出力ノードの本数も２倍になっている。
（実施形態３）
本実施形態３では、図４の本実施形態２に比べてセンスアンプの数が２倍になった場合である。
【００６７】
図５は本発明の実施形態３における不揮発性半導体記憶装置の要部構成を示すグループ図である。
【００６８】
図５において、後段のＹデコーダ２２６の出力ノードの本数が図１および図４の場合に比べて２倍の１６本になり、逆に、Ｙデコーダ２１４の出力ノードが、図３の場合に比べて半分の４本になっている。ビット線Ｙ０〜Ｙ１Ｆに接続されるトランジスタＹＴＲ２＿０〜ＹＴＲ２＿１Ｆとすると、トランジスタＹＴＲ２＿０とトランジスタＹＴＲ２＿１０のソースが共通に接続され、以下同様に、トランジスタＹＴＲ２＿１とトランジスタＹＴＲ２＿１１、・・トランジスタＹＴＲ２＿ＦとトランジスタＹＴＲ２＿１Ｆのソースが共通に接続されている。
【００６９】
即ち、前段のＹデコーダ２１６の出力ノードに接続されるトランジスタ群２１５をトランジスタＹＴＲ２＿０〜ＹＴＲ２＿１Ｆとすると、トランジスタＹＴＲ２＿０とトランジスタＹＴＲ２＿１０、トランジスタＹＴＲ２＿８とトランジスタＹＴＲ２＿１８、トランジスタＹＴＲ２＿１とトランジスタＹＴＲ２＿１１、トランジスタＹＴＲ２＿９とトランジスタＹＴＲ２＿１９、トランジスタＹＴＲ２＿２とトランジスタＹＴＲ２＿１２、トランジスタＹＴＲ２＿ＡとトランジスタＹＴＲ２＿１Ａ、トランジスタＹＴＲ２＿３とトランジスタＹＴＲ２＿１３、トランジスタＹＴＲ２＿ＢとトランジスタＹＴＲ２＿１Ｂ、トランジスタＹＴＲ２＿４とトランジスタＹＴＲ２＿１４、トランジスタＹＴＲ２＿ＣとトランジスタＹＴＲ２＿１Ｃ、トランジスタＹＴＲ２＿５とトランジスタＹＴＲ２＿１５、ＹＴＲ２＿ＤとＹＴＲ２＿１Ｄ、ＹＴＲ２＿６とＹＴＲ２＿１６、トランジスタＹＴＲ２＿ＥとトランジスタＹＴＲ２＿１Ｅ、トランジスタＹＴＲ２＿７とトランジスタＹＴＲ２＿１７、トランジスタＹＴＲ２＿ＦとトランジスタＹＴＲ２＿１Ｆのソースが共通に接続されている。
【００７０】
後段のＹデコーダ２２６の出力ノードに接続されるトランジスタ群２２５をトランジスタＹＴＲ１＿０〜ＹＴＲ１＿Ｆとすると、トランジスタＹＴＲ１＿０とトランジスタＹＴＲ１＿１、トランジスタＹＴＲ１＿２とトランジスタＹＴＲ１＿３、トランジスタＹＴＲ１＿４とトランジスタＹＴＲ１＿５、トランジスタＹＴＲ１＿６とトランジスタＹＴＲ１＿７、トランジスタＹＴＲ１＿８とトランジスタＹＴＲ１＿９、トランジスタＹＴＲ１＿ＡとトランジスタＹＴＲ１＿Ｂ、トランジスタＹＴＲ１＿ＣとトランジスタＹＴＲ１＿Ｄ、トランジスタＹＴＲ１＿ＥとトランジスタＹＴＲ１＿Ｆのソースはそれぞれ接続され、それぞれセンスアンプ５０１〜５０８にそれぞれ入力される。
【００７１】
センスされたデータはデータラッチ５１１〜５１８にそれぞれラッチされるが、この時点で、ラッチ５１１〜５１８にはそれぞれ８つのメモリセルのデータがラッチされていることになる。さらに、データのラッチが完了した後、内部クロックＣＫＩに同期させて、マルチプレクサ５２０によって、ラッチデータが所定の順序にて時系列に出力されるようになっている。
【００７２】
以上により、本実施形態３の場合も図１の場合と同様に、トランジスタＹＴＲ１＿０とトランジスタＹＴＲ１＿１、トランジスタＹＴＲ１＿２とトランジスタＹＴＲ１＿３、・・トランジスタＹＴＲ１＿ＥとトランジスタＹＴＲ１＿Ｆの何れか一方のトランジスタのみがオンするようにすれば、図３に示すように、隣接する他のグループのメモリセルに跨って連続読み出しを行う従来例の場合にも、Ｘ０Ｙ３のメモリセルのデータを読み出したあと、クロックの空きサイクル（Ｗａｉｔ）を入れる必要はなく、それに続くアドレスデータを途切れることなく読み出すことができる。これによって、ビット線の本数が増加しても、また、センスアンプの個数が増加しても、一定の法則をもってデコーダを作ることにより、本発明の高速のシンクロナスバースト読み出しを実現することができる。
【００７３】
【発明の効果】
以上により、本発明によれば、第１トランジスタ群と第２トランジスタ群を前後に２段設け、１段目の第１トランジスタ群で、連続読み出しの対象となるメモリセルに接続されるビット線を全て選択し、２段目の第２トランジスタ群で、１段目のトランジスタ群が同一のセンスアンプに接続される複数のビット線を選択している場合に、その何れかをさらに選択するように制御するので、任意の読み出し開始アドレスを指定しても、従来のように、読み出し途中でクロックの空きサイクルが発生することがなく、切れ目なくデータを読み出すことができる。したがって、読み出し動作の高速化を図ったシンクロナスバースト読み出しを維持できる。
【図面の簡単な説明】
【図１】本発明の実施形態１における不揮発性半導体記憶装置の要部構成を示すグループ図である。
【図２】図１の不揮発性半導体記憶装置の動作を説明するための真理値表である。
【図３】本発明の効果を説明するための要部信号のタイミング図である。
【図４】本発明の実施形態２における不揮発性半導体記憶装置の要部構成を示すグループ図である。
【図５】本発明の実施形態３における不揮発性半導体記憶装置の要部構成を示すグループ図である。
【図６】従来例の効果を説明するための要部信号のタイミング図である。
【図７】従来の不揮発性半導体記憶装置の要部構成を示すグループ図である。
【図８】図７の不揮発性半導体記憶装置の動作を説明するための真理値表である。
【図９】別の従来例の効果を説明するためのタイミング図である。
【図１０】更に別の従来例の効果を説明するためのタイミング図である。
【符号の説明】
１    不揮発性半導体記憶装置
２    ビット線導通手段
２１    前段ビット線導通手段
２１１，２１４，２１６    前段のＹデコーダ・ドライバ
２１２，２１３，２１５    前段のトランジスタ群
２２    後段ビット線導通手段（共通ビット線導通手段）
２２１，２２６    後段のＹデコーダ・ドライバ
２２２，２２５    後段のトランジスタ群
１０１    メモリセル群（メモリアレイ）
１０６〜１０９，５０１〜５０８    センスアンプ
Ｘ０〜Ｘ７    ワード線
Ｙ０〜ＹＦ    ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003818863.tif 000009
【図９】
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【図１０】
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