(57)【特許請求の範囲】
【請求項１】
テストモードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含むメモリアレイ、
各奇数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第１のノードに接続する第１のイコライザ、
各偶数番のビット線対に対応して設けられ、前記ビット線イコライズ信号に応答して、対応のビット線対を第２のノードに接続する第２のイコライザ、および通常動作時は前記第１および第２のノードにプリチャージ電位を与え、前記テストモード時は前記第１および第２のノードにそれぞれ第１および第２のテスト電位を与える第１の電位供給手段を備える、半導体記憶装置。
【請求項２】
前記メモリアレイの２ｎ＋１（ただし、ｎは０以上の整数である）および２ｎ＋２番のビット線が前記ビット線対を構成し、
前記２ｎ＋１番のビット線と４ｍ＋１（ただし、ｍは０以上の整数である）および４ｍ＋２番のワード線との各交差部と、前記２ｎ＋２番のビット線と４ｍ＋３および４ｍ＋４番のワード線との各交差部とに前記メモリセルが配置される、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリアレイの４ｎ＋１および４ｎ＋３番のビット線と、４ｎ＋２および４ｎ＋４番のビット線とがそれぞれ前記ビット線対を構成し、
前記４ｎ＋１番のビット線と４ｍ＋１および４ｍ＋２番のワード線との各交差部と、前記４ｎ＋２番のビット線と４ｍ＋２および４ｍ＋３番のワード線との各交差部と、前記４ｎ＋３番のビット線と４ｍ＋３および４ｍ＋４番のワード線との各交差部と、前記４ｎ＋４番のビット線と４ｍ＋４および４ｍ＋５番のワード線との各交差部とに前記メモリセルが配置される、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の電位供給手段は、
外部から電源電位および接地電位を受け、前記プリチャージ電位を出力する電位発生手段、
それぞれが外部から前記第１および第２のテスト電位を受ける第１および第２のパッド、および
前記通常動作時は前記第１および第２のノードを前記電位発生手段の出力ノードに接続し、前記テストモード時は前記第１および第２のノードをそれぞれ前記第１および第２のパッドに接続する切換手段を含む、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１および第２のテスト電位は、それぞれ外部から与えられる電源電位および接地電位であり、
前記第１の電位供給手段は、
前記電源電位および接地電位を受け、前記プリチャージ電位を出力する電位発生手段、
前記通常動作時に前記第１および第２のノードを前記電位発生手段の出力ノードに接続する接続手段、
前記テストモード時に前記電源電位および接地電位のうちのいずれか一方を前記第１のノードに選択的に与える第１の切換手段、および
前記テストモード時に前記電源電位および接地電位のうちのいずれか一方を前記第２のノードに選択的に与える第２の切換手段を含む、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項６】
さらに、行アドレス信号に従って、前記メモリアレイのうちのいずれかのワード線を選択する行選択手段、
各奇数番のワード線に対応して設けられ、前記行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第３のノードに接続する第１のワードドライバ、
各偶数番のワード線に対応して設けられ、前記行選択手段によって対応のワード線が選択された場合は対応のワード線を前記選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第４のノードに接続する第２のワードドライバ、および
前記通常動作時は前記第３および第４のノードに非選択電位を与え、前記テストモード時は前記第３および第４のノードのうちの少なくとも一方に前記選択電位を与える第２の電位供給手段を備える、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図７は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）のチップレイアウトを示す平面図である。
【０００３】
図７を参照して、このＤＲＡＭは、各々がメモリチップの四隅に設けられた４つのメモリマット１０と、各メモリマット１０に対応して設けられた行デコーダ１１および列デコーダ１２と、メモリチップの中央部に設けられた周辺回路領域１３とを備える。各メモリマット１０は、チップ長辺方向に配列された複数のメモリアレイＭＡ１〜ＭＡ１６およびセンスアンプ帯ＳＡ１〜ＳＡ１７を含む。メモリアレイＭＡ１〜ＭＡ１６は、それぞれセンスアンプ帯ＳＡ１〜ＳＡ１７の各間に配置される。
【０００４】
メモリアレイＭＡ１〜ＭＡ１６の各々は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００５】
行デコーダ１１は、行アドレス信号に応答して、メモリアレイＭＡ１〜ＭＡ１６のうちのいずれかのメモリアレイを選択し、選択したメモリアレイのうちのいずれかの行アドレスを指定する。列デコーダ１２は、列アドレス信号に応答して、メモリアレイＭＡ１〜ＭＡ１６のうちのいずれかの列アドレスを指定する。
【０００６】
センスアンプ帯ＳＡ１〜ＳＡ１７には、行デコーダ１１および列デコーダ１２によって指定されたアドレスのメモリセルと外部との間でデータの入出力を行なう回路が配置される。周辺回路領域１３には、ＤＲＡＭ全体を制御する回路、電源回路などが配置される。
【０００７】
図８は、図７のメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の構成をより詳細に示す図である。
【０００８】
図８を参照して、メモリアレイＭＡ１は、いわゆるハーフピッチセル配置構造をしており、複数（図では１２本）のワード線ＷＬと、複数（図では１６本）のビット線ＢＬ，／ＢＬと、２本のワード線ＷＬと１本のビット線ＢＬまたは／ＢＬとの交差部に周期的に配置されたメモリセル対ＭＣＰとを含む。センスアンプ帯ＳＡ１，ＳＡ２の各々には、複数（図では４つ）のセンスアンプ＋入出力制御回路１５が設けられている。
【０００９】
メモリセル対ＭＣＰは、図９（ａ）に示すように、２本のワード線ＷＬのうちの１本のワード線ＷＬとビット線ＢＬに接続されたメモリセルＭＣと、他方のワード線ＷＬとビット線ＢＬに接続されたメモリセルＭＣとを含む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ２０と情報記憶用のキャパシタ２１とを含む。
【００１０】
メモリセル対ＭＣＰは、実際には図９（ｂ）に示すように、ｐ型シリコン基板２２の表面に形成されている。ｐ型シリコン基板２２の表面上方にゲート酸化膜（図示せず）を介してゲート電極すなわちワード線ＷＬが形成され、２本のワード線ＷＬの両側および間においてシリコン基板２２表面にｎ+ 型ソース／ドレイン領域２３ａ，２３ｂ，２３ｃが形成されて、２つのＮチャネルＭＯＳトランジスタ２０が形成される。２つのＮチャネルＭＯＳトランジスタ２０の共通のソース／ドレイン領域２３ｃはビット線ＢＬに接続され、ソース／ドレイン領域２３ａ，２３ｂの各々の表面に導電層２４、誘電体層２５および導電層２６が積層されて、メモリセルＭＣのキャパシタ２１が形成される。導電層２４はキャパシタ２１の一方電極すなわちストレージノードＳＮとなり、導電層２６がキャパシタ２１の他方電極となってセル電位Ｖｃｐを受ける。
【００１１】
隣接する奇数番のビット線ＢＬと偶数番のビット線／ＢＬがビット線対ＢＬ，／ＢＬを構成している。奇数番のビット線ＢＬと、４ｍ＋１（ただし、ｍは０以上の整数である）および４ｍ＋２番のワード線ＷＬとの交差部にメモリセル対ＭＣＰが配置される。偶数番のビット線／ＢＬと、４ｍ＋３および４ｍ＋４番のワード線ＷＬとの交差部にメモリセル対ＭＣＰが配置される。
【００１２】
４ｎ＋１（ただし、ｎは０以上の整数である）および４ｎ＋２番のビット線で構成される奇数番のビット線対ＢＬ，／ＢＬは、それぞれセンスアンプ帯ＳＡ１内のセンスアンプ＋入出力制御回路１５に接続される。４ｎ＋３番および４ｎ＋４番のビット線で構成される偶数番のビット線対ＢＬ，／ＢＬは、それぞれ他方のセンスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回路１５に接続される。センスアンプ帯ＳＡ１，ＳＡ２の各センスアンプ＋入出力制御回路１５には、プリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）が与えられる。
【００１３】
センスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回路１５は、図１０に示すように、転送ゲート３０，３４、列選択ゲート３１、センスアンプ３２、およびイコライザ３３を含む。
【００１４】
転送ゲート３０は、ＮチャネルＭＯＳトランジスタ４１，４２を含む。ＮチャネルＭＯＳトランジスタ４１，４２は、それぞれセンスアンプ＋入出力制御回路１５の入出力ノードＮ１，Ｎ２とメモリアレイＭＡ２の対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはメモリアレイ選択信号ＢＬＩＲを受ける。
【００１５】
転送ゲート３４は、ＮチャネルＭＯＳトランジスタ５２，５３を含む。ＮチャネルＭＯＳトランジスタ５２，５３は、それぞれ入出力ノードＮ１，Ｎ２とメモリアレイＭＡ１の対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはメモリアレイ選択信号ＢＬＩＬを受ける。センスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回路１５は、その両側の２つのメモリアレイＭＡ１，ＭＡ２で共用される。メモリアレイＭＡ１が選択された場合は、信号ＢＬＩＲが「Ｌ」レベルになって転送ゲート３０が遮断され、メモリアレイＭＡ２が選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになって転送ゲート３４が遮断される。
【００１６】
列選択ゲート３１は、それぞれ入出力ノードＮ１，Ｎ２とデータ信号入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ４３，４４を含む。ＮチャネルＭＯＳトランジスタ４３，４４のゲートは、列選択線ＣＳＬを介して列デコーダ１２に接続される。列デコーダ１２によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ４３，４４が導通し、入出力ノードＮ１，Ｎ２すなわちメモリアレイＭＡ１またはＭＡ２のビット線対ＢＬ，／ＢＬとデータ信号入出力線対ＩＯ，／ＩＯとが結合される。
【００１７】
センスアンプ３２は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタ４５，４６と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャネルＭＯＳトランジスタ４７，４８とを含む。ＭＯＳトランジスタ４５，４７のゲートはともにノードＮ２に接続され、ＭＯＳトランジスタ４６，４８のゲートはともにノードＮ１に接続される。ノードＮ３，Ｎ４は、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ３２は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレイＭＡ１またはＭＡ２のビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。
【００１８】
イコライザ３３は、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ４９と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との間に接続されたＮチャネルＭＯＳトランジスタ５０，５１とを含む。ＮチャネルＭＯＳトランジスタ４９〜５１のゲートはともにノードＮ５に接続される。ノードＮ５はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。イコライザ３３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ノードＮ１とＮ２の電位すなわちメモリアレイＭＡ１またはＭＡ２のビット線ＢＬと／ＢＬの電位をプリチャージ電位ＶＢＬにイコライズする。なお、信号ＢＬＩＲ，ＢＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプリチャージ電位ＶＢＬは、図７の周辺回路領域１３内の回路から与えられる。
【００１９】
他のメモリアレイＭＡ２〜ＭＡ１６およびセンスアンプ帯ＳＡ３〜ＳＡ１７の構成も、同様である。
【００２０】
次に、図７〜図１０で示したＤＲＡＭの動作を簡単に説明する。スタンバイ時においては、信号ＢＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとなり、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／２）となっており、ビット線ＢＬ，／ＢＬはプリチャージ電位ＶＢＬにイコライズされている。また、ワード線ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レベルとなっている。
【００２１】
書込モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられてビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ１１が、行アドレス信号に応答して、たとえばメモリアレイＭＡ１を選択し、信号ＢＬＩＲ，ＢＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにしてメモリアレイＭＡ１とセンスアンプ帯ＳＡ１，ＳＡ２とを結合させる。また、行デコーダ１１は、行アドレス信号に応じた行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタ２０を導通させる。
【００２２】
次いで、列デコーダ１２が、列アドレス信号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げて列選択ゲート３１を導通させる。外部から与えられた書込データは、データ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与えられる。書込データは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。選択されたメモリセルＭＣのキャパシタ２１には、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。
【００２３】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ２１は、書込モード時と同様にして、たとえばメモリアレイＭＡ１を選択し、メモリアレイＭＡ１とセンスアンプ帯ＳＡ１，ＳＡ２を結合させるとともに、行アドレス信号に対応する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ２１の電荷量に応じて微小量だけ変化する。
【００２４】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ３２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ４５，４８の抵抗値がＭＯＳトランジスタ４６，４７の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベルまで引き上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ４６，４７の抵抗値がＭＯＳトランジスタ４５，４８の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００２５】
次いで列デコーダ１２が、列アドレス信号に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その列の列選択ゲート３１を導通させる。選択された列のビット線対ＢＬ，／ＢＬのデータは、列選択ゲート３１およびデータ信号入出力線対ＩＯ，／ＩＯを介して外部に出力される。
【００２６】
図１１は、従来の他のＤＲＡＭの要部を示す図であって、図８と対比される図である。図１１を参照して、このＤＲＡＭは、いわゆるクォータピッチセル配置構造をしている。
【００２７】
すなわち、４ｎ＋１番と４ｎ＋３番のビット線、および４ｎ＋２番と４ｎ＋３番のビット線が、それぞれビット線対ＢＬ，／ＢＬを構成している。４ｎ＋１番のビット線と、４ｍ＋１および４ｍ＋２番のワード線との交差部にメモリセル対ＭＣＰが配置される。４ｎ＋２番のビット線と、４ｍ＋２および４ｍ＋３番のワード線との交差部にメモリセル対ＭＣＰが配置される。４ｎ＋３番のビット線と、４ｍ＋３および４ｍ＋４番のワード線との交差部にメモリセル対ＭＣＰが配置される。４ｎ＋４番のビット線と、４ｍ＋４および４ｍ＋５番のワード線との交差部にメモリセル対ＭＣＰが配置される。
【００２８】
４ｎ＋１および４ｎ＋３番のビット線で構成される奇数番のビット線対ＢＬ，／ＢＬは、それぞれセンスアンプ帯ＳＡ１内のセンスアンプ＋入出力制御回路１５に接続される。４ｎ＋２および４ｎ＋４番のビット線で構成される偶数番のビット線対ＢＬ，／ＢＬは、それぞれセンスアンプ帯ＳＡ２内のセンスアンプ＋入出力制御回路１５に接続される。
【００２９】
他の構成および動作は、図７〜図１０で示したＤＲＡＭと同じであるので、その説明は繰返さない。
【００３０】
なお、クォータピッチセル配置構造では、図１２に示すように、メモリセルＭＣの横長型のキャパシタ２１を９０°回転させた縦長型にしても配置可能である点で、それが不可能であるハーフピッチセル配置構造よりも有利である。
【００３１】
さて、このようなＤＲＡＭの信頼性を保証するため、従来より、各チップを通常の動作条件よりも高温・高電圧のストレス条件下で長時間（通常数十時間）ダイナミック動作させて初期不良が生じるのを加速させ、市場において初期不良を起こす潜在的可能性のあるチップをスクリーニングし、そのようなチップを市場に出荷されないようにするダイナミックバーンインテストが一般に行なわれてきた。
【００３２】
従来のバーンインテストでは、図１３に示すように、太い実線で表わされる１本のワード線ＷＬおよび１本の列選択線ＣＳＬを行デコーダ１１および列デコーダ１２によって選択して、○印で示される１つのメモリセルＭＣを選択する。このバーンインテストでは、行デコーダ１１によって選択されたワード線ＷＬと、それに隣接するワード線ＷＬとの間に電界ストレスが加えられるが、ワード線ＷＬを１本ずつ選択するので加速効果が小さい。
【００３３】
そこで、奇数番のワード線ＷＬ１，ＷＬ３，…または偶数番のワード線ＷＬ２，ＷＬ４，…を一度に選択して加速効果を高める方法が提案された。図１４および図１５は、そのようなテスト方法を実行することが可能なＤＲＡＭの要部を示す回路ブロック図である。
【００３４】
図１４および図１５を参照して、このＤＲＡＭでは、行デコーダ１１は、それぞれがワード線ＷＬ１，ＷＬ２，…に対応して設けられたワードドライバＷＤ１，ＷＤ２，…を含む。ワードドライバＷＤ１，ＷＤ２，…の各々は、それぞれ内部信号Ｖ１，Ｖ２，…を反転および増幅させてワード線ＷＬ１，ＷＬ２，…に与えるインバータで構成される。
【００３５】
すなわち、奇数番のワードドライバＷＤ１，ＷＤ３，…の各々は、ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２を含む。ＰチャネルＭＯＳトランジスタ６１は、電源電位Ｖｃｃのラインと対応のワード線（たとえばＷＬ１）との間に接続され、そのゲートは対応の内部信号（たとえばＶ１）を受ける。ＮチャネルＭＯＳトランジスタ６２は、電源電位ＶＡのラインと対応のワード線（この場合はＷＬ１）との間に接続され、そのゲートは対応の内部信号（この場合はＶ１）を受ける。
【００３６】
偶数番のワードドライバＷＤ２，ＷＤ４，…の各々は、ＰチャネルＭＯＳトランジスタ６３およびＮチャネルＭＯＳトランジスタ６４を含む。ＰチャネルＭＯＳトランジスタ６３は、電源電位Ｖｃｃのラインと対応のワード線（たとえばＷＬ２）との間に接続され、そのゲートは対応の内部信号（たとえばＶ２）を受ける。ＮチャネルＭＯＳトランジスタ６４は、電源電位ＶＢのラインと対応のワード線（この場合はＷＬ２）との間に接続され、そのゲートが対応の内部信号（この場合はＶ２）を受ける。
【００３７】
電源電位ＶＡ，ＶＢは、それぞれＶＡ発生回路６５およびＶＢ発生回路６６で生成される。ＶＡ発生回路６５は、バーンインテスト信号ＢＩ１が活性化レベルの「Ｈ」レベルになったことに応じて「Ｈ」レベル（電源電位Ｖｃｃ）を出力し、バーンインテスト信号ＢＩ１が非活性化レベルの「Ｌ」レベルになったことに応じて「Ｌ」レベル（接地電位ＧＮＤ）を出力する。ＶＢ発生回路６６は、バーンインテスト信号ＢＩ２が活性化レベルの「Ｈ」レベルになったことに応じて「Ｈ」レベルを出力し、バーンインテスト信号ＢＩ２が活性化レベルの「Ｈ」レベルになったことに応じて「Ｌ」レベルを出力する。
【００３８】
次に、図１４および図１５で示したＤＲＡＭの動作について簡単に説明する。スタンバイ時においては、図１６に示すように、バーンインテスト信号ＢＩ１，ＢＩ２はともに非活性化レベルの「Ｌ」レベルとなり、電源電位ＶＡ，ＶＢはともに接地電位ＧＮＤとなっている。また、内部信号Ｖ１，Ｖ２，…はすべて「Ｈ」レベルとなり、ワード線ＷＬ１，ＷＬ２，…はすべて接地電位ＧＮＤとなっている。
【００３９】
バーンインテスト時においては、まず、バーンインテスト信号ＢＩ１，ＢＩ２のうちのバーンインテスト信号ＢＩ１のみが活性化レベルの「Ｈ」レベルとなり、電源電位ＶＡ，ＶＢのうちの電源電位ＶＡのみが「Ｈ」レベルとなる。したがって、奇数番のワード線ＷＬ１，ＷＬ３，…が「Ｈ」レベルとなり、偶数番のワード線ＷＬ２，ＷＬ４，…が「Ｌ」レベルとなり、各隣接する２つのワード線間に電界ストレスが同時に与えられる。
【００４０】
次に、バーンインテスト信号ＢＩ１，ＢＩ２のうちのバーンインテスト信号ＢＩ２のみが活性化レベルの「Ｈ」レベルとなり、電源電位ＶＡ，ＶＢのうちの電源電位ＶＢのみが「Ｈ」レベルとなる。したがって、偶数番のワード線ＷＬ２，ＷＬ４，…が「Ｈ」レベルとなり、奇数番のワード線ＷＬ１，ＷＬ３，…が「Ｌ」レベルとなり、各隣接する２つのワード線間に逆方向の電界ストレスが同時に与えられる。
【００４１】
【発明が解決しようとする課題】
しかし、従来のバーンインテストの加速効果は、十分に満足できるものではなかった。
【００４２】
それゆえに、この発明の主たる目的は、バーンインテストによって初期不良を十分に加速させることが可能な半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】
請求項１に係る発明は、テストモードを有する半導体記憶装置であって、メモリアレイ、第１のイコライザ、第２のイコライザ、および第１の電位供給手段を備える。メモリアレイは、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含む。第１のイコライザは、各奇数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第１のノードに接続する。第２のイコライザは、各偶数番のビット線対に対応して設けられ、ビット線イコライズ信号に応答して、対応のビット線対を第２のノードに接続する。第１の電位供給手段は、通常動作時は第１および第２のノードにプリチャージ電位を与え、テストモード時は第１および第２のノードにそれぞれ第１および第２のテスト電位を与える。
【００４４】
請求項２に係る発明では、請求項１に係る発明のメモリアレイの２ｎ＋１（ただし、ｎは０以上の整数である）および２ｎ＋２番のビット線がビット線対を構成する。２ｎ＋１番のビット線と４ｍ＋１（ただし、ｍは０以上の整数である）および４ｍ＋２番のワード線との各交差部と、２ｎ＋２番のビット線と４ｍ＋３および４ｍ＋４番のワード線との各交差部とにメモリセルが配置される。
【００４５】
請求項３に係る発明では、請求項１に係る発明のメモリアレイの４ｎ＋１および４ｎ＋３番のビット線と、４ｎ＋２および４ｎ＋４番のビット線とがそれぞれビット線対を構成する。４ｎ＋１番のビット線と４ｍ＋１および４ｍ＋２番のワード線との各交差部と、４ｎ＋２番のビット線と４ｍ＋２および４ｍ＋３番のワード線との各交差部と、４ｎ＋３番のビット線と４ｍ＋３および４ｍ＋４番のワード線との各交差部と、４ｎ＋４番のビット線と４ｍ＋４および４ｍ＋５番のワード線との各交差部とにメモリセルが配置される。
【００４６】
請求項４に係る発明では、請求項１から３のいずれかに係る発明の第１の電位供給手段は、電位発生手段、第１のパッド、第２のパッド、および切換手段を含む。電位発生手段は、外部から電源電位および接地電位を受け、プリチャージ電位を出力する。第１および第２のパッドは、それぞれが外部から第１および第２のテスト電位を受ける。切換手段は、通常動作時は第１および第２のノードを電位発生手段の出力ノードに接続し、テストモード時は第１および第２のノードをそれぞれ第１および第２のパッドに接続する。
【００４７】
請求項５に係る発明では、請求項１から３のいずれかに係る発明の第１および第２のテスト電位は、それぞれ外部から与えられる電源電位および接地電位であり、第１の電位供給手段は、電位発生手段、接続手段、第１の切換手段、および第２の切換手段を含む。電位発生手段は、電源電位および接地電位を受け、プリチャージ電位を出力する。接続手段は、通常動作時に第１および第２のノードを電位発生手段の出力ノードに接続する。第１の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第１のノードに選択的に与える。第２の切換手段は、テストモード時に電源電位および接地電位のうちのいずれか一方を第２のノードに選択的に与える。
【００４８】
請求項６に係る発明では、請求項１から５のいずれかに係る発明に、さらに、行選択手段、第１のワードドライバ、第２のワードドライバ、および第２の電位供給手段が設けられる。行選択手段は、行アドレス信号に従って、メモリアレイのうちのいずれかのワード線を選択する。第１のワードドライバは、各奇数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第３のノードに接続する。第２のワードドライバは、各偶数番のワード線に対応して設けられ、行選択手段によって対応のワード線が選択された場合は対応のワード線を選択電位のノードに接続して対応のメモリセルを活性化させ、それ以外の場合は対応のワード線を第４のノードに接続する。第２の電位供給手段は、通常動作時は第３および第４のノードに非選択電位を与え、テストモード時は第３および第４のノードのうちの少なくとも一方に選択電位を与える。
【００４９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの要部の構成を示す図であって、図８と対比される図である。
【００５０】
図１を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６（図８参照）と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６とが別個に設けられ、それぞれに異なるビット線電位ＶＢＬ１，ＶＢＬ２を与えることが可能となっている点である。
【００５１】
奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６は、図２に示すように、ＮチャネルＭＯＳトランジスタ１を介して中間電位発生回路５の出力ノード５ａに接続されるとともに、ＮチャネルＭＯＳトランジスタ３を介してパッドＰ１に接続される。偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６は、ＮチャネルＭＯＳトランジスタ２を介して中間電位発生回路５の出力ノード５ａに接続されるとともに、ＮチャネルＭＯＳトランジスタ４を介してパッドＰ２に接続される。中間電位発生回路５は、電源電位Ｖｃｃと接地電位ＧＮＤを受け、それらの中間電位（プリチャージ電位）Ｖｃｃ／２を出力する。ＮチャネルＭＯＳトランジスタ１，２のゲートには通常動作信号φＮが入力され、ＮチャネルＭＯＳトランジスタ３，４のゲートにはテスト信号ＴＥが入力される。
【００５２】
次に、このＤＲＡＭの動作について簡単に説明する。通常動作時は、通常動作信号φＮが活性化レベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ１，２が導通し、テスト信号ＴＥが非活性化レベルの「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ３，４が非導通となる。したがって、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６とは、ともに中間電位発生回路５の出力ノード５ａに接続され、プリチャージ電位Ｖｃｃ／２を受ける。通常動作時の動作は、従来と同様に行なわれる。
【００５３】
バーンインテスト時においては、通常動作信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ１，２が非導通となり、テスト信号ＴＥが活性化レベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ３，４が導通する。したがって、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６はパッドＰ１に接続され、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６はパッドＰ２に接続される。次いで、外部からパッドＰ１を介して奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６に「Ｈ」レベル（電源電位Ｖｃｃが３．３Ｖの場合は、たとえば５Ｖ）を与えるとともに、外部からパッドＰ２を介して偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６に「Ｌ」レベル（０Ｖ）を与える。
【００５４】
このとき、図１のビット線の電位は、順に５Ｖ，５Ｖ，０Ｖ，０Ｖ，５Ｖ，５Ｖ，０Ｖ，０Ｖ，…となり、２ｎ＋２番のビット線／ＢＬと２ｎ＋３番のビット線ＢＬとの間のすべてに電界ストレスが同時に与えられる。また、パッドＰ１，Ｐ２にそれぞれ「Ｈ」レベルおよび「Ｈ」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【００５５】
また、ビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、ビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルにして偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、図１において斜線を施したメモリセルＭＣのストレージノードＳＮに「Ｈ」レベルを書込み、それ以外のメモリセルのストレージノードＳＮに「Ｌ」レベルを書込むことができる。図１からわかるように、「Ｈ」レベルが書込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメモリセルＭＣとは、市松模様を構成する。
【００５６】
この方法によれば、各隣接するメモリセルＭＣ間に電界ストレスを与えることができる。また、ビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、ビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルにして偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、電界ストレスの方向を反転させることができる。
【００５７】
この実施の形態では、隣接する２つのビット線対に互いに異なるビット線電位ＶＢＬ１，ＶＢＬ２を与えることができるので、上述の方法によりＤＲＡＭチップの初期不良を十分に加速させることができる。したがって不良なＤＲＡＭチップを効率よく排除して、ＤＲＡＭチップの信頼性を確保することができる。
【００５８】
［実施の形態２］
図３は、この発明の実施の形態２によるＤＲＡＭの要部を示す回路ブロック図であって、図２と対比される図である。
【００５９】
図３を参照して、このＤＲＡＭが実施の形態１のＤＲＡＭと異なる点は、ＮチャネルＭＯＳトランジスタ３，４およびパッドＰ１，Ｐ２の代わりに、ＮチャネルＭＯＳトランジスタ６〜９が設けられている点である。
【００６０】
ＮチャネルＭＯＳトランジスタ６，７は、それぞれ電源電位Ｖｃｃのラインおよび接地電位ＧＮＤのラインと、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６との間に接続され、各々のゲートはそれぞれテスト信号ＴＥ１，ＴＥ２を受ける。
【００６１】
ＮチャネルＭＯＳトランジスタ８，９は、それぞれ接地電位ＧＮＤのラインおよび電源電位Ｖｃｃのラインと、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６との間に接続され、各々のゲートはそれぞれテスト信号ＴＥ３，ＴＥ４を受ける。
【００６２】
次に、このＤＲＡＭの動作について簡単に説明する。通常動作時は、通常動作信号φＮが活性化レベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ１，２が導通し、テスト信号ＴＥ１〜ＴＥ４がともに非活性化レベルの「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ６〜９が非導通となる。したがって、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６と、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６とは、ともに中間電位発生回路５の出力ノード５ａに接続され、プリチャージ電位Ｖｃｃ／２を受ける。通常動作時は、従来と同様に動作する。
【００６３】
バーンインテスト時においては、通常動作信号φＮが非活性化レベルの「Ｌ」レベルとなってＮチャネルＭＯＳトランジスタ１，２が非導通となり、テスト信号ＴＥ１またはＴＥ２が活性化レベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ６または７が導通し、テスト信号ＴＥ３またはＴＥ４が活性化レベルの「Ｈ」レベルとなってＮチャネルＭＯＳトランジスタ８または９が導通する。したがって、奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６は電源電位Ｖｃｃまたは接地電位ＧＮＤを受け、偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６は接地電位ＧＮＤまたは電源電位Ｖｃｃを受ける。
【００６４】
他の動作は実施の形態１のＤＲＡＭと同様であるので、その説明は繰返さない。
【００６５】
この実施の形態では、実施の形態１と同じ効果が得られる他、ビット線電位ＶＢＬ１，ＶＢＬ２を別途与える必要がないので、テスト装置の簡単化が図られる。
【００６６】
［実施の形態３］
図４は、この発明の実施の形態３によるＤＲＡＭの要部を示す図であって、図１と対比される図である。
【００６７】
図４を参照して、このＤＲＡＭが実施の形態１のＤＲＡＭと異なる点は、実施の形態１のメモリアレイＭＡ１，ＭＡ２，…がハーフピッチセル配置構造であるのに対し、この実施の形態のメモリアレイＭＡ１，ＭＡ２，…がクォータピッチセル配置構造である点である。
【００６８】
次に、このＤＲＡＭのバーンインテスト時の動作について簡単に説明する。まず、実施の形態１と同様にして、センスアンプ帯ＳＡ１，ＳＡ２，…のイコライザ３３と中間電位発生回路５と切り離す。
【００６９】
次いで、外部からパッドＰ１を介して奇数番のセンスアンプ帯ＳＡ１，ＳＡ３，…のイコライザ３３のノードＮ６に「Ｈ」レベル（電源電位Ｖｃｃが３．３Ｖの場合は、たとえば５Ｖ）を与えるとともに、外部からパッドＰ２を介して偶数番のセンスアンプ帯ＳＡ２，ＳＡ４，…のイコライザ３３のノードＮ６に「Ｌ」レベル（たとえば０Ｖ）を与える。
【００７０】
このとき、図４のビット線ＢＬ，／ＢＬの電位は、５Ｖ，０Ｖ，５Ｖ，０Ｖ，５Ｖ，０Ｖ，…となり、隣接するビット線ＢＬと／ＢＬの間のすべてに電界ストレスが同時に与えられる。したがって、１つのビット線対ＢＬ，／ＢＬを構成しているビット線ＢＬと／ＢＬの間には電界ストレスが与えられなかった実施の形態１のＤＲＡＭよりも、初期不良がより効果的に加速される。なお、パッドＰ１，Ｐ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルを与えれば、逆方向の電界ストレスを与えることができる。
【００７１】
また、表１に示すように、ビット線電位ＶＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、次いでビット線電位ＶＢＬ１，ＶＢＬ２をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにして偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、図４において斜線を施したメモリセルＭＣのストレージノードＳＮに「Ｈ」レベルを書込み、それ以外のメモリセルＭＣのストレージノードＳＮに「Ｌ」レベルを書込むことができる。
【００７２】
【表１】
0003863968.tif 000002
【００７３】
図４からわかるように、「Ｈ」レベルが書込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメモリセルＭＣとは、第１の市松模様を構成する。
【００７４】
ただし、図４の関係では、各メモリセルＭＣと、その上、下、右横、左横、右斜め上、および左斜め下のメモリセルＭＣとの間に電界ストレスを与えることができるが、各メモリセルＭＣと、その左斜め上および右斜め下のメモリセルＭＣとの間に電界ストレスを与えることはできない。
【００７５】
そこで、表２に示すように、ビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｈ」レベルにして奇数番のワード線ＷＬ１，ＷＬ３，…を選択し、次いでビット線電位ＶＢＬ１，ＶＢＬ２をともに「Ｌ」レベルにして偶数番のワード線ＷＬ２，ＷＬ４，…を選択すれば、図５において斜線を施したメモリセルＭＣのストレージノードＳＮに「Ｈ」レベルを書込み、それ以外のメモリセルＭＣのストレージノードＳＮに「Ｌ」レベルを書込むことができる。
【００７６】
【表２】
0003863968.tif 000003
【００７７】
図４からわかるように、「Ｈ」レベルが書込まれたメモリセルＭＣと「Ｌ」レベルが書込まれたメモリセルＭＣとは、前記第１の市松模様と異なる第２の市松模様を構成する。これにより、各メモリセルＭＣと、その左斜め上および右斜め下のメモリセルＭＣとの間にも電界ストレスを与えることができる。なお、ビット線電位ＶＢＬ１とＶＢＬ２のレベルを反転させれば、逆方向の電界ストレスを与えることもできる。
【００７８】
また、ＤＲＡＭでは、メモリセルＭＣにデータ（「Ｈ」レベルまたは「Ｌ」レベル）を書込んでもワード線ＷＬを「Ｌ」レベルに立下げるとメモリセルＭＣのデータは徐々に失われていく。したがって、メモリセルＭＣ間の微小なショートを検出するには、ワード線ＷＬを「Ｈ」レベルに立上げた状態に保持してメモリセルＭＣ間にスタティックストレス（定常的なストレス）を与えることが望ましい。
【００７９】
しかし、図４の状態でワード線ＷＬを「Ｈ」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線ＷＬしか「Ｈ」レベルに保持しないので、各メモリセルＭＣとそれに隣接する６つのメモリセルＭＣのうちの２つのメモリセルＭＣとの間にしかスタティックストレスを与えることができない。また図５でワード線ＷＬを「Ｈ」レベルに立上げた状態に保持しても、奇数番または偶数番のワード線ＷＬしか「Ｈ」レベルに保持せず、かつ「Ｈ」レベルに保持したワード線ＷＬに対応するメモリセルＭＣのデータが同じであるので、メモリセルＭＣ間にスタティックストレスを与えることはできない。
【００８０】
そこで、図６に示すように、ビット線電位ＶＢＬ１，ＶＢＬ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにしてすべてのワード線ＷＬを「Ｈ」レベルに保持する。
図６からわかるように、「Ｈ」レベルが与えられるメモリセルＭＣ（斜線が施されたメモリセルＭＣ）と「Ｌ」レベルが与えられるメモリセルＭＣとは、第３の市松模様を構成する。これにより、各メモリセルＭＣと、それに隣接する４つのメモリセルＭＣとの間にスタティックストレスを与えることができる。なお、ビット線電位をＶＢＬ１とＶＢＬ２のレベルを反転させれば、逆方向のスタティックストレスを与えることができる。
【００８１】
この実施の形態でも、実施の形態１と同様、ＤＲＡＭチップの初期不良を十分に加速させることができ、不良なＤＲＡＭチップを効率よく排除することができる。
【００８２】
【発明の効果】
以上のように、請求項１に係る発明では、各奇数番のビット線対に対応して設けられる第１のイコライザのビット線電位入力用の第１のノードと、各偶数番のビット線対に対応して設けられる第２のイコライザのビット線電位入力用の第２のノードとを別個に設け、テストモード時は第１の電位供給手段によって第１および第２のノードにそれぞれ第１および第２のテスト電位を与える。したがって、各隣接する２つのビット線対間に電界ストレスを同時に与えることができ、半導体記憶装置に初期不良が生じるのを十分に加速させることができる。よって、初期不良を起こす半導体記憶装置を効率よく排除することができ、半導体記憶装置の信頼性を確保することができる。
【００８３】
請求項２に係る発明では、請求項１に係る発明のメモリアレイは、ハーフピッチセル配置構造である。この場合は、２ｎ＋２番のビット線と２ｎ＋３番のビット線との間に電界ストレスを与えることができる。
【００８４】
請求項３に係る発明では、請求項１に係る発明のメモリアレイは、クォータピッチセル配置構造である。この場合は、隣接するビット線間に電界ストレスを与えることができる。
【００８５】
請求項４に係る発明では、請求項１から３のいずれかに係る発明の第１の電位供給手段は、それぞれ第１および第２のテスト電位を受ける第１および第２のパッドと、テストモード時に第１および第２のノードをそれぞれ第１および第２のパッドに接続する切換手段とを含む。この場合は、任意のテスト電位を容易に印加できる。
【００８６】
請求項５に係る発明では、請求項１から３のいずれかに係る発明の第１および第２のテスト電位はそれぞれ電源電位および接地電位であり、第１の電位供給手段は、テストモード時に電源電位または接地電位を第１のノードに選択的に与える第１の切換手段と、テストモード時に電源電位または接地電位を第２のノードに選択的に与える第２の切換手段とを含む。この場合は、電源電位および接地電位のみを半導体記憶装置に供給すれば足り、第１および第２のテスト電位を別途与える必要がない。
【００８７】
請求項６に係る発明では、請求項１から５のいずれかに係る発明に、さらに、奇数番のワード線に対して設けられ、テストモード時は対応のワード線を第３のノードに接続する第１のワードドライバと、各偶数番のワード線に対応して設けられ、テストモード時は対応のワード線を第４のノードに接続する第２のワードドライバと、テストモード時は第３および第４のノードのうちのいずれか一方に選択電位を与え、他方に非選択電位を与える第２の電位供給手段とが設けられる。この場合は、隣接する２つのメモリセルのうちの一方のメモリセルに第１のテスト電位を書込むとともに他方のメモリセルに第２のテスト電位を書込むことができ、隣接する２つのメモリセル間に電界ストレスを与えることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭのメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路ブロック図である。
【図２】  図１に示したセンスアンプ帯ＳＡ１，ＳＡ２にビット線電位ＶＢＬ１，ＶＢＬ２を供給するための回路の構成を示す回路ブロック図である。
【図３】  この発明の実施の形態２によるＤＲＡＭのビット線電位ＶＢＬ１，ＶＢＬ２を供給するための回路の構成を示す回路ブロック図である。
【図４】  この発明の実施の形態３によるＤＲＡＭのメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の構成およびその動作を説明するための回路ブロック図である。
【図５】  図４に示したメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の他の動作を説明するための回路ブロック図である。
【図６】  図４に示したメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２のさらに他の動作を説明するための回路ブロック図である。
【図７】  従来のＤＲＡＭのチップレイアウトを示す図である。
【図８】  図７に示したＤＲＡＭのメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路ブロック図である。
【図９】  図８に示したメモリセル対ＭＣＰの構成を示す図である。
【図１０】  図８に示したセンスアンプ＋入出力制御回路１５の構成を示す回路図である。
【図１１】  従来の他のＤＲＡＭのメモリアレイＭＡ１およびセンスアンプ帯ＳＡ１，ＳＡ２の構成を示す回路ブロック図である。
【図１２】  図１１に示したＤＲＡＭの改良例を示す回路ブロック図である。
【図１３】  従来のＤＲＡＭのバーンインテスト方法およびその問題点を説明するための図である。
【図１４】  従来の他のバーンインテスト方法を説明するための回路図である。
【図１５】  図１４に示した電源電位ＶＡ，ＶＢを説明するためのブロック図である。
【図１６】  図１４および図１５で示した回路の動作を示すタイムチャートである。
【符号の説明】
１〜４，６〜９，２０，４１〜４４，４７〜５３，６２，６４  ＮチャネルＭＯＳトランジスタ、５  中間電位発生回路、１０  メモリマット、１１  行デコーダ、１２  列デコーダ、１３  周辺回路領域、１５  センスアンプ＋入出力制御回路、２１  キャパシタ、２２  ｐ型シリコン基板、２３ａ〜２３ｃ  ｎ+ 型ソース／ドレイン領域、２４，２６  導電層、２５  絶縁層、３０，３４  転送ゲート、３１  列選択ゲート、３２  センスアンプ、３３  イコライザ、６１，６３  ＰチャネルＭＯＳトランジスタ、６５  ＶＡ発生回路、６６  ＶＢ発生回路、ＭＡ  メモリアレイ、ＳＡ  センスアンプ帯、ＭＣＰ  メモリセル対、ＭＣメモリセル、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線対、ＩＯ，／ＩＯ  データ信号入出力線対、ＷＤ  ワードドライバ、Ｐ  パッド。
【図１】
0003863968.tif 000004
【図２】
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【図３】
0003863968.tif 000006
【図４】
0003863968.tif 000007
【図５】
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【図６】
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【図７】
0003863968.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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