(57)【特許請求の範囲】
【請求項１】
所定の電源から出力される電流に関連する情報を含むアナログ信号を検出し、該検出したアナログ信号を差動増幅することによって、所定の第１の電圧レベルを有するアナログ差信号を出力する増幅回路と、
前記出力されたアナログ差信号を、前記第１の電圧レベルでパルス幅変調信号に変換するパルス幅変調回路と、
前記変換されたパルス幅変調信号を、前記第１の電圧レベルから第２の電圧レベルに変換するレベルシフト回路と
を具え、
前記増幅回路は、前記第１の電圧レベルで固有温度オフセットのドリフトを補償する回路を含むことを特徴とする電流感知集積回路。
【請求項２】
前記増幅回路は、
一対の対向するＭＯＳＦＥＴからなる差動回路を含み、
該差動対を構成する一方のＭＯＳＦＥＴのゲート−ソース電圧と他方のＭＯＳＦＥＴのゲート−ソース電圧との差に等しいオフセット電圧を有し、該オフセット電圧を温度変化に対して一定に保つことを特徴とする請求項１記載の電流感知集積回路。
【請求項３】
所定の電源から出力される電流に関連する情報を含むアナログ信号を検出し、該検出したアナログ信号を差動増幅することによって、所定の第１の電圧レベルを有するアナログ差信号を出力する増幅回路と、
前記出力されたアナログ差信号を、前記第１の電圧レベルでパルス幅変調信号に変換するパルス幅変調回路と、
前記変換されたパルス幅変調信号を、前記第１の電圧レベルから第２の電圧レベルに変換するレベルシフト回路と
を具え、
前記レベルシフト回路は、
前記パルス幅変調信号から、立ち上がりエッジトリガパルスおよび立下りエッジトリガパルスを生成するパルス発振器と、
前記立ち上がりエッジトリガパルスおよび前記立下りエッジトリガパルスを受信して、該トリガパルスを前記第１電圧レベルから前記第２電圧レベルへ変換する１対のＭＯＳＦＥＴと
を含むことを特徴とする電流感知集積回路。
【請求項４】
前記増幅回路は、前記第１の電圧レベルで固有温度オフセットのドリフトを補償する回路を含むことを特徴とする請求項３記載の電流感知集積回路。
【請求項５】
前記増幅回路は、
一対の対向するＭＯＳＦＥＴからなる差動回路を含み、
該差動対を構成する一方のＭＯＳＦＥＴのゲート−ソース電圧と他方のＭＯＳＦＥＴのゲート−ソース電圧との差に等しいオフセット電圧を有し、該オフセット電圧を温度変化に対して一定に保つことを特徴とする請求項４記載の電流感知集積回路。
【請求項６】
前記第１電圧レベルは、前記第２電圧レベルよりも高いことを特徴とする請求項１又は３記載の電流感知集積回路。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は高電圧集積回路（ＩＣ）用の回路、より詳細には、高電圧電源の近くで数百ミリボルトの差信号を増幅し、固有温度オフセットドリフトを最小化し、電流感知ＩＣにおいて高側電流基準を生成する差動増幅回路に関する。
【０００２】
２．関連技術の説明
カリフォルニア州、エルセグンドのインターナショナルレクティファイアー会社から販売されたＩＲ２１７１電流感知ＩＣのような高電圧電流感知ＩＣの回路が、１９９９年３月１２日に提出された米国特許出願番号０９／２６６，８２２に開示されており、その開示全体が参照されて本明細書に取り入れられている。
【０００３】
ＩＲ２１７１は、静的または時間変化するアナログ情報を電気的分離すること無く、第１（ソース）の基準電位から第２（宛先）の基準電位へ転送する回路を備える。
【０００４】
より詳細には、ＩＲ２１７１回路は、第２の電位からの同相変位によってオフセットされている第１の電位において入力信号を回復する。その最も基本的な形の回路は、（１）第１の電位における入力信号をパルス幅変調信号に変換する回路、および（２）パルス幅変調信号を第１の電位から第２の電位にレベルシフトする回路を含む。ＩＲ２１７１は、電流に関する情報を調整し処理するために、高側抵抗を通して高電圧電位からより低いレベルの電位へこの電流に関する情報を転送するモータコントローラにおいて有効に利用することができる。
【０００５】
ＩＲ２１７１のような高電圧電流感知ＩＣの望ましい特徴としては、電源の近くで数百ミリボルトの差信号を増幅し、固有温度オフセットドリフトを最小化し、高側電流基準を生成する差動増幅器を含むことである。
【０００６】
図１は、典型的な従来技術による差動増幅回路２を示す。回路２は、整合抵抗６、８、１０、および１２によってバイアスされた差動増幅器４を含む。図１に示された回路のような従来技術による差動増幅器回路の利点は、ＶinがＶSS＝−１ＶからＶDD近くまでのＣＭＩＶ（同相入力電圧）で増幅され得るということである。
【０００７】
図１の回路の欠点は次の通りである。（１）４つの整合抵抗６、８、１０、および１２が必要である、（２）４つの抵抗はダイ上に貴重なスペースを占める、（３）ＣＭＲＲ（同相除去比）は抵抗がどれほど密接に整合されるかに依存し、これはＩＣ実現において通常１％より良くない、（４）オフセットはまた、抵抗がどれほど密接に整合されるかに依存する、および（５）１０および１２に電流を供給する必要があるＶrefは低インピーダンス出力を有する必要があり、実際に、Ｖrefは電圧基準およびフォロワ演算増幅器１４として図２に示されるように実施される。
【０００８】
図３は、別の従来技術である差動増幅回路１６を示す。回路１６は差動増幅器１８、ならびに抵抗２０、および２２を含み、Ｖref２４が与えられる。図３の回路１６の利点は次の通りである。（１）２つの抵抗２０、および２２だけを整合する必要があり、これはずっと容易であり、０．５％より良いＣＭＭＲを生じる、（２）ＣＭＲＲは図１の回路２に対して改善され、所要抵抗数の削減（抵抗の整合が改善される）に因ってオフセットはより良い、および（３）Ｖrefは高インピーダンス負荷、したがって簡単な抵抗分割器であり、図２のバッファの必要がないので、回路は小さい面積を占める。図３の回路１６の欠点は、ＶinがＶSSに参照されるので、それはＶSSのＣＭＩＶを有し得るだけであるということである。
【０００９】
従来技術の別の欠点は、従来の演算増幅器は温度に対して敏感な入力オフセット電圧を有することである。入力オフセット電圧が一定で、かつ温度変化に無関係である演算増幅回路を提供することが望ましいだろう。
【００１０】
高電圧電流感知ＩＣは高側電流基準を必要とする。図４を参照して、これは、ＶB電源に接続されたコレクタを有するＮＰＮトランジスタ２２を設けることによって通常達成される。以下により充分に説明されるように、ＮＰＮトランジスタのエミッタ抵抗２４の電圧を調節し、抵抗２４を再配置することによって、ΔＶbe／Ｒ電流基準が高側で実現され得る。非常に良好な許容範囲（±１０％）および電源除去比が、この方法を用いて実現された。
【００１１】
（発明の概要）
本発明が上述の従来技術による回路の欠点を解決する電流感知ＩＣ用の差動増幅回路を提供することは有利であり、電源の近くで数百ミリボルトの差信号を増幅できる。さらに、本発明の回路が反対のマイナス温度係数ＭＯＳＦＥＴを用いて定電流を発生する。したがって、本発明は、一定で、かつ温度変化に対して鈍感な入力オフセット電圧を有する演算増幅回路を提供する。本発明は電流感知ＩＣの高側で電流基準を発生する回路を提供することはまた有利である。
【００１２】
本発明の他の特徴および利点は、付帯図面を参照する本発明の次の説明から明らかになる。
【００１３】
（好ましい実施形態の詳細な説明）
図５を参照すると、本発明の好ましい実施形態による高電圧電流感知ＩＣ３０の回路のブロック図が示されている。当該ＶＳＰの信号は、先ず差動増幅器（Ｐａｍｐ）３２に入力され、バッファリングおよび必要に応じて増幅される。必要に応じて他のオフセット調整を実施することもできる。基準電圧発生回路３４が、ＰＡＭＰ３２およびＩＣのその他のセクションに入力ＶＲＥＦを供給している。同様に電流基準３５も供給されている。
【００１４】
Ｐａｍｐ３２からの増幅信号は、パルス幅変調方式を用いてアナログからパルスに変換される。本発明の好ましい実施形態においては、鋸波発信器３６は高周波（例えば４０ｋＨｚ）波形を出力している（必要に応じて、鋸波発信器を三角波発信器に置き換えることもできる）。パルス幅変調器ＰＷＭ３８の出力波形はパルス幅が変調されており、そのパルスの幅は電圧ＶＳＰを表している。
【００１５】
ＰＷＭ３８の出力は、立上りエッジトリガパルスおよび立下りエッジトリガパルスを発生するパルス発振器４０に供給される。これらのパルスは、ＭＯＳＦＥＴ４２、４４および低側変換回路４６を介して、より低い電位に置換される。デジタルＰＷＭデータの回復は、より低い基準電位で実行される。
【００１６】
ＰＷＭ回路
図６は、ＰＷＭ回路３８のさらに詳細なブロック図を示したものである。ＰＷＭ回路３８は、ｐｃｏｍｐ回路５０、ブロック５２内に含まれたレベルシフト回路、およびデジタル回路５３を含んでいる。デジタル回路５３は、ＮＯＲゲート５４、インバータ５６およびＮＯＲゲート５８、６０を含んでいる。
【００１７】
ＰＡＭＰ
図７を参照すると、ＩＲ−２１７１電流感知ＩＣ中に実施された、本発明による差動増幅回路７０が示されている。差動増幅回路７０は、差動増幅器７２および整合抵抗７４、７６を含んでいる。ＶＲＥＦ７８は、基準回路３４によって供給されている（図５）。差動増幅回路７０は、図３に示す従来技術による回路の利点の全てを備えているが、さらにＶＤＤ＝１５Ｖと仮定すると、ＣＭＩＶの範囲が、ＶＳＳ＝−５Ｖ（図１および図３の回路と比較すると大きくなっている）からＶＳＳ＝＋５Ｖに広がっている。
【００１８】
図７の回路７０では、図１の回路と比較すると、ＣＭＩＶをＶＤＤにすることはできないが、ＩＲ２１７１のような高電圧電流感知ＩＣにおいては、この特徴は不要である。また、この場合、ＶＳＮがＩＣのアナログセクションに対する電源復帰になるため、ＶＳＮとＶＢの間に少なくとももう１個の減結合コンデンサ（図示せず）が必要である。図８は、図７の回路７０をＩＣで実施した回路を示したものであり、以下でより完全に説明するように、差動増幅器７２がＰＭＯＳ演算増幅器８０に置き換えられている。
【００１９】
温度オフセットのドリフトを最小にするための回路−ＰＯＰＡＭＰ
図９は、本発明によるＰＭＯＳ演算増幅器８０のさらに詳細なブロック図を示したものであり、温度に鈍感な入力電圧を有する。好ましい実施形態によれば、演算増幅器８０は、上述した、図７に示すＰＡＭＰ７０の一部を形成している。
【００２０】
図９を参照すると、Ｐｏｐａｍｐ回路８０は、対向するＭＯＳＦＥＴ８２および８４を備え、回路のオフセット電圧がＭＯＳＦＥＴ８２のゲート−ソース電圧（Ｖｇｓ）とＭＯＳＦＥＴ８４のゲート−ソース電圧（Ｖｇｓ）との差になるようにしている。
【００２１】
ＭＯＳＦＥＴ８２および８４のゲート−ソース電圧が温度に対して一定であれば、オフセット電圧も温度に対して一定になるはずである。したがって回路は、対抗するマイナス温度係数ＭＯＳＦＥＴを用いて、定電流を強制している。
【００２２】
ＩＤ（ドリフト電流）に対する関係は次式の公式に基づいており、また、その関係を図１０のグラフに示す。
【００２３】
【数１】
0003825638.tif 000002
【００２４】
ただし、ＣOXは酸化物キャパシタンスであり、ＶTおよびμはいずれも温度が上昇すると小さくなる値である。
【００２５】
チップドライバの高側ウェルにおける電流基準
図４に示す従来技術による回路に関連して考察したように、本発明によれば、電流基準が高電圧ＩＣの高側ウェル中に存在するように、ＮＰＮトランジスタのエミッタ電圧を調整し、かつ、抵抗を再配置することにより、高側電流基準が提供される。
【００２６】
次式に示す式を、図４に示す従来技術による回路に適用することができる。
【００２７】
【数２】
0003825638.tif 000003
【００２８】
ΔＶbe／Ｒを理想に近づけるためには、上記式中のｎは１でなけれなばらない。図１１および図１２に示すＮＰＮトランジスタのレイアウト１００は、ｎを可能な限り１に近づけている。本発明によれば、ＮＰＮトランジスタにゲート１０２を追加することにより、Ｐウェルの表面が強化されている。
【００２９】
本発明を、図４に示す従来技術による回路の中で実施するためには、広い面積を占有する増幅器が必要である。図１３を参照すると、高電圧電流感知ＩＣにおける本発明の実施態様は、電流基準３５（図５）と同一である。
【００３０】
整合トランジスタ１２０および１２２がΔＶbe／Ｒを形成している。面積比は９：１であり、ＭＯＳＦＥＴ１２６および１２８によって決定される電流比は１：５である。したがって以下の通りである。
【００３１】
【数３】
0003825638.tif 000004
【００３２】
ＭＯＳＦＥＴ１３０、１３２、１３４および１３６は増幅器を形成している。増幅器の出力Ｖoutは、ＭＯＳＦＥＴ１３０および１３６のドレインである。その構成は、ΔＶbe／ＲがＭＯＳＦＥＴ１３２のソースからアナロググランドへミラーされるようになっている。
【００３３】
回路３５中のその他のデバイスは、スタートアップおよび安定性のためのものであり、また、電源除去比を向上させるためのものである。理想的な結果に近づくために、特定グループのデバイスを整合させることが好ましい。つまり、トランジスタ１２０と１２２、ＭＯＳＦＥＴ１３０と１３２、ＭＯＳＦＥＴ１２６、１２８および１３８、ＭＯＳＦＥＴ１３４、１３６および１４０を整合させることが好ましい。したがってΔＶbeは、上記整合および温度にのみ左右される。
【００３４】
【数４】
0003825638.tif 000005
【００３５】
従って、Ｉrefは、次式に示すように、Ｒの絶対値によってのみ決まることになる。
【００３６】
【数５】
0003825638.tif 000006
【００３７】
Ｒ（Ｔ）が温度に関してΔＶbe（Ｔ）を追従する場合、Ｉrefは温度に無関係であり、Ｒの絶対値によってのみ決まることになる。Ｒの正確な温度を得るためにＰbodyおよびＳＰ＋を用いると、Ｒの精度を±１０％にすることができ、したがって±１０％の精度のＩrefを得ることができる（整合および係数ｎが理想的であると仮定する）。
【００３８】
複数の電流基準信号は、ブロック１５０によってＩＣの様々な部分に供給することができる。
【００３９】
以上、本発明について、特定の実施形態に関連して説明したが、多くの他の変形形態、改変および他の用法については、当分野の技術者には明らかになるであろう。したがって本発明は、本明細書における特定の開示によって制限されることはなく、特許請求の範囲における各クレームによってのみ制限される。
【図面の簡単な説明】
【図１】  従来技術による差動増幅回路を示す図である。
【図２】  従来技術による電圧基準およびフォロワ演算増幅回路を示す図である。
【図３】  従来技術による別の差動増幅回路を示す図である。
【図４】  高電圧電流感知集積回路用の典型的な従来技術による高側電流基準回路を示す図である。
【図５】  本発明による電流感知集積回路のブロック図である。
【図６】  本発明によるパルス幅変調回路の機能ブロック図である。
【図７】  本発明による差動増幅回路を示す図である。
【図８】  図７の差動増幅回路の集積回路実現を示す図である。
【図９】  本発明による最小化温度ドリフトを有するＰＭＯＳ演算増幅回路を示す図である。
【図１０】  図９の回路におけるドリフト電流を示すグラフである。
【図１１】  本発明によるＮＰＮトランジスタレイアウトの立体図である。
【図１２】  本発明によるＮＰＮトランジスタの略図である。
【図１３】  本発明による高側電流基準の回路図である。
【図１】
0003825638.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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