(57)【特許請求の範囲】
【請求項１】
プログラミング可能なコンポーネントの実行期間中の再構成方法であって、二次元または多次元のセル配列構成（例えばＦＰＧＡｓ、ＤＰＧＡｓ、ＤＦＰｓなど）を有している形式のものにおいて、
少なくとも１つのロードロジックが存在し、該ロードロジックは、信号に対して反応し、データと命令からなるコンフィグレーションプログラム内の特別なロードロジック命令を識別して処理し、さらに事象のソースに基づいて分岐テーブル内のエントリを算出し、
算出されたロードすべきコンフィグレーションデータのアドレスの位置付けのための少なくとも１つの分岐テーブル（０５０６）が存在し、
コンフィグレーションメモリ内に少なくとも１つのコンフィグレーションメモリ領域（０５０８）が存在し、該領域には少なくとも１つのコンフィグレーションプログラムがロードされており、
少なくとも１つのＦＩＦＯメモリ領域（０５０９）が存在し、該領域にはコンフィグレーションすべきセルに送信できなかったコンフィグレーションデータがコピーされ、
１つの事象が発生した場合、該事象のソースに基づいて前記分岐テーブル内で１つのアドレスが算出され、
ＦＩＦＯメモリ領域が設けられており、該ＦＩＦＯメモリは各再構成前に実行され処理されるものであり、セルが再構成できない場合には、コンフィグレーションデータが、ＦＩＦＯメモリ領域のスタート近傍にコピーされ、この場合コンフィグレーション可能なセルへ伝送されたメモリ領域が書き換えられ、メモリ領域の順序は不変に維持され、また、
セルが再構成できる場合には、コンフィグレーションデータが当該セルに伝送され、
算出された分岐テーブルエントリが読出され、読出されたアドレスに記憶されているコンフィグレーションデータがセルにロードされ、あるいはセルの再構成が不可能な場合にはＦＩＦＯメモリ領域へコピーされ、
ロードロジックが、事象に反応できるように待機している状態（０１０４，０４０３）に戻りジャンプすることを特徴とする方法。
【請求項２】
前記コンフィグレーションメモリは、１つまたは複数のコンフィグレーションを記憶し、該コンフィグレーションは、１つまたは複数のコンポーネントに対する１つまたは複数の完全なコンフィグレーションを含んでいる、請求項１記載の方法。
【請求項３】
前記コンフィグレーションメモリは、１つまたは複数のコンフィグレーションパートを記憶し、該コンフィグレーションパートは、１つまたは複数のコンポーネントの完全なコンフィグレーションの一部のみを表している、請求項１記載の方法。
【請求項４】
前記ロードロジックは、スタートコンフィグレーションレジスタ（０５０１）を含んでおり、該スタートコンフィグレーションレジスタは、コンポーネントを有効な状態に置き換えるスタートコンフィグレーションを示す、請求項１記載の方法。
【請求項５】
前記ロードロジックは、ＦＩＦＯスタートレジスタ（０５０２）を含んでおり、該ＦＩＦＯスタートレジスタは、コンフィグレーションデータがコピーされる特別な記憶領域のスタートを示す、請求項１記載の方法。
【請求項６】
前記ロードロジックは、ＦＩＦＯエンドレジスタ（０５０３）を含んでおり、該ＦＩＦＯエンドレジスタは、コンフィグレーションデータがコピーされる特別な記憶領域のエンドを示す、請求項１記載の方法。
【請求項７】
前記ロードロジックは、ＦＩＦＯフリーエントリレジスタ（０５０４）を含んでおり、該ＦＩＦＯフリーエントリレジスタは、コンフィグレーションデータがコピーされる特別な記憶領域の第１のフリーエントリを示し、これは当該メモリ領域のスタートの次にある、請求項１記載の方法。
【請求項８】
前記ロードロジックは、プログラムカウンタレジスタ（０５０５）を含んでおり、該レジスタは、コンフィグレーションメモリ内部の処理すべきエントリを示す、請求項１記載の方法。
【請求項９】
前記ロードロジックは、アドレスレジスタ（０５１０）を含んでおり、該アドレスレジスタは、処理されたコンフィグレーションワードによってコンフィグレーションされるセルのアドレス（ナンバ、座標など）を含んでいる、請求項１記載の方法。
【請求項１０】
前記ロードロジックは、データレジスタ（０５１１）を含んでおり、該データレジスタは、再構成の際にセルに伝送される、セルのコンフィグレーションデータを含んでいる、請求項１記載の方法。
【請求項１１】
前記ロードロジックは、ディスパッチレジスタ（０５１２）を含んでおり、該ディスパッチレジスタは、セルアドレスから算出された分岐テーブルのエントリのアドレスを含んでいる、請求項１記載の方法。
【発明の詳細な説明】
従来の技術
二次元または多次元のセル配列構造（特にＦＰＧＡｓ，ＤＰＧＡｓ，ＤＦＰｓなど）を備えたプログラミング可能なコンポーネントは今日では以下に述べるような２つの異なる方式でプログラミングされる。
１．一回限りのプログラミング方式、すなわちプログラミングした後ではコンフィグレーションがもはや変更できない方式。この場合構成された全てのコンポーネント要素はアプリケーションが実行される全期間を通じて同じ機能を担う。
２．作動中に（つまりコンポーネントが組込まれた後でも）コンフィグレーションがアプリケーションのスタート時のコンフィグレーションデータのロードによって変更可能である方式。しかしながら大抵のコンポーネント（特にＦＰＧＡコンポーネント）は作動中には再構成できない。再構成可能なコンポーネントの場合でも、再構成期間中のデータのさらなる処理は多くの場合不可能であり、所要の再構成時間も著しく長くなる。
欧州特許出願EP-A-0 748 051明細書からは、その再構成されるエレメントが実行期間中に構成されるセルを損なうことなくロード可能であるコンポーネントが公知である。しかしながら構成されて使用されるエレメントを再ロードし得る手段はここには存在しない。
欧州特許出願EP-A-0 678 985明細書からは、多数の並列したコンフィグレーションレジスタによってコンポーネントの再ロードを加速する回路が公知である。この場合は２つのレジスタ間で切換が行われる。実行時間中の切換は、作動するエレメントの損傷なしではあり得ない。
公知文献“C.Maxfield in EDN vom 7.November 1996； Logic mutates while-u-wait”からは、コンフィグレーション可能なエレメントの再ロード過程が、その活動状態/非活動状態に依存して行われる手段が公知である。しかしながら加速の可能性はそこからは得られない。
ＦＰＧＡｓの他にもまだいわゆるＤＰＧＡｓが存在する。このコンポーネントは、特別なデータパケットによって選択される少数の異なるコンフィグレーションを記憶する。しかしながら実行期間中のこのメモリの再構成は不可能である。
問題点
ここにおいてとりざたされる大きな問題は、プログラミング可能なコンポーネント全体の再構成または実行期間中のその分割にあり、この場合は特に同期化が問題となる。これまでの解決手段の全てでは、完全なコンポーネントの処理が再構成期間中は停止されていた。さらなる問題は、新たにロードすべきコンフィグレーションパートの選択と、このコンフィグレーションパートの、既存のコンフィグレーションへの集積化である。
本発明による改善点
本発明の方法によれば、再構成可能なコンポーネントが実行期間中でも効率的にしかも再構成に係わらない領域への影響なしで再ロード可能となる。さらに本発明の方法は、目下のコンフィグレーションに依存したコンフィグレーションの選択も可能にする。また再構成に関与する領域と関与しない領域の同期化の問題も同様に解消される。
発明の説明
この明細書で取り上げているものは、二次元または多次元のセル配列構成からなっている、プログラミング可能なコンポーネントの再構成のための方法である。この方法は、１つまたは複数のコンポーネントの再構成を、再構成に係わらないセルの作業能力に制限を加えることなく実行できる。この方法は、プログラミング可能な１つまたは複数のコンポーネントへの完全なコンフィグレーションのロードまたはコンフィグレーションパートのロードも可能にする。本発明によるプログラミング可能なコンポーネントの再構成のための方法の詳細および構成並びに特徴は請求項の対象でもある。
発明の詳細な説明
以下に記載する方法は、以下に述べる特徴を備えたプログラミング可能なコンポーネントを前提としている。
1.ロードロジック
ロードロジックは、次のような構成要素の部分である。すなわち構成すべきコンポーネント要素（セル）へのコンフィグレーションワードのロードとエントリを実施する構成要素の部分である。
2.セル
コンポーネントは多数のセルを有し、これらのセルは個別にロードロジックによってアドレッシング可能である。
3.応答−ロードロジック
各セルまたはセルのグループは、ロードロジックに再構成可能かどうかを伝達しなければならない。
4.応答−セル
各セルは、セルへのストップ信号の送信とその中からの処理すべきデータを受け取る手段を有していなければならない。
5.スタート/ストップ識別子
各セルは、スタート/ストップ識別子を設定する手段を有していなければならない。
ａ.スタート識別子は比較的長めの処理チェーン（マクロ）の開始としてのセルを際だたせる。
ｂ.ストップ識別子は、マクロのエンドを、すなわちマクロの処理によって１つの結果が供給された時点をマーキングする。
コンフィグレーションワードの構造
ロードロジックは、コンフィグレーションワードを処理できる状態装置である。セル毎のコンフィグレーションワードの他に、ロードロジックによって命令として識別され得るエントリもある。これは次のように区別することができる。すなわちコンフィグレーションワードの内容が１つのセルへ伝送されるべきものなのか、あるいは状態装置に対する１つの命令を表しているものなのかどうかで区別することができる。この場合コンポーネントのセルに伝送されるコンフィグレーションワードは、少なくとも以下のデータを含んでいる。
1.セルのアドレス。例えばリニアなナンバ、またはＸ，Ｙ座標。
2.セルへ伝送されるコンフィグレーションワード。識別子およびロードロジックに対する命令。ロードロジックの正確な作動方式に対しては、以下の２つの命令語のみで識別されなければならない。
1.エンド（ＥＮＤ）
これはロードロジックを、セルからの事象の出現を待機する状態（図２）に置き換える命令である。
2.ディスパッチ（エントリナンバ、アドレス）
ロードロジックは、パラメータによってエントリナンバを指示する分岐テーブルのアドレスへ、パラメータアドレスの値をエントリする。
さらにロードロジックは、エントリを空きエントリとして識別可能である。このことは次のようにして達成される。すなわち所定のビットパターンが空き識別子として規定されることによって達成される。これはロードロジックによって識別可能である。
分岐テーブル
コンフィグレーションメモリにおいては、分岐テーブル（０５６４）が存在する。この分岐テーブルのサイズは次のように選択される。すなわちロードロジックによってアドレッシング可能な各セル毎に、正確に唯１つのエントリが存在するように選択される。各セルアドレスに対しては正確に唯１つのエントリが分岐テーブルに存在する。これはロードロジックによって算出可能である（図５および図６）。
分岐テーブルのエントリにおいては１つのメモリアドレス（０６０１）が生じる。このメモリアドレスは、当該のセルから応答がロードロジックに行われる場合、コンフィグレーションメモリから読み出すべきさらなるコンフィグレーションデータ（０５０８）を指示するものである。
システムのスタート
リセット、すなわちシステムのリセットによって、ロードロジックは、メモリからコンフィグレーションメモリへのコンフィグレーションデータの受信またはロードを開始する（０１０１）。コンポーネントの全てのセルは次のような状態である。すなわちそれらが構成可能であるような状態である。その後でロードロジックはプログラムカウンタ（ＰＣ）（０５０５）のロードによって、スタートコンフィグレーション（０５０７）のアドレスを含んだメモリ箇所へ分岐する（０１２０）。このスタートコンフィグレーションは、ロードロジックがエンド識別子を識別するまで処理される（０１０３）。このスタートコンフィグレーションは、コンポーネントを次のようにプログラミングする。すなわちデータの処理が開始できるようにプログラミングする。スタートコンフィグレーションのエントリの後ではロードロジックは、エンド識別子に基づいて、セルからの事象を待機する状態に変更される（０１０４）。
セルの事象の到達
データ処理の後でセルは応答をロードロジックに送信できる。この応答（事象）は、当該セルとそれに含まれているマクロがその動作を就労し、再ロードが実行可能であることを示す。
いずれにせよ新たなコンフィグレーションのロードによる開始前に、以下で説明するＦＩＦＯメモリ（ファースト・イン・ファースト・アウトメモリ）が処理される（０２０１）。
重要なことはメモリがＦＩＦＯメモリとして構成されていることである。この構成は、最初の試行において再ロードできなかったセルが、第２の試行において再び最初のものとして順番がくることが保証される。それにより、再構成可能なことを介在的に信号化したセルが処理中に最後方にスリップすることが避けられる。このような場合には、他のマクロの再構成が終了しなければ１つのマクロの再構成ができなくなるデッドロック状態が現われかねない。
ロードロジックへの応答によって、ロードロジックはアドレスかまたはセルナンバを受け取る（これが応答のトリガを行う）。このナンバを用いることにより分岐テーブルにおいて適合エントリが選択される（０２０３，０２０４）。このエントリに含まれているアドレスは、コンフィグレーションメモリ内でロードすべきコンフィグレーションの開始を指示する（０２０５）。
ＦＩＦＯメモリ
当該方法では、幾つかのセルがその作業をまだ終了していないにもかかわらず、このセルが既に再ロードされるべきであるようなことがあり得ることを考慮する必要がある。そのような条件下にあるセルの全てのコンフィグレーションデータは、特別な記憶領域（ＦＩＦＯメモリ）にコピーされる（０５０６）。新たなコンフィグレーションがロードされる前に毎回、ＦＩＦＯメモリは実行される。ただ、新たなコンフィグレーションはロードされるべきなので、幾つかのセルはその作業を終了し、“再構成可能”状態に移行する。これらのセルのもとでは、ロードロジックによる再構成が早期の試行において失敗していることもあり得る。なぜならこれらのセルはその作業をまだ終了していなかったからである。しかしながらこの再構成はここでは十分満足に実施し得る。
ロードロジックは、プログラムカウンタＰＣにレジスタの内容をロードし（これはＦＩＦＯメモリのスタートを指示する（ＦＩＦＯスタートＲＥＧ））、ＦＩＦＯメモリからデータを読み出す。比較によってＦＩＦＯメモリのエンドに達しているかどうかが検出される（０３０１）。エンドに達している場合には、状態装置内の再構成が続けられる箇所への戻りジャンプが行われる（０２０２）。
ＦＩＦＯメモリの処理はコンフィグレーションメモリ内部のコンフィグレーションに類似して行われる。後続のさらなる試行のもとでも１つのセルがいまだに再構成できないようなケースも生じ得る。このようなケースでは、空きメモリ箇所がさらなる先のＦＩＦＯメモリ内に存在している場合に、このメモリ位置へコンフィグレーションデータがコピーされる（０３０２）。
このコピー過程は次のように達成される。すなわちロードロジックがＦＩＦＯメモリのスタートアドレスをＦＩＦＯスタートＲＥＧ（０５０２）に記憶し、エンドアドレスをＦＩＦＯエンドＲＥＧ（０５０３）に記憶することによって達成される。さらにこのロードロジックは、（ＦＩＦＯメモリのスタートから開始して）次の空きエントリのアドレスをＦＩＦＯフリーエントリＲＥＧ（０５０４，０３０３）を用いて識別する。コンフィグレーションワードがフリーエントリにコピーされた後では（０３０４）、ロードロジックはＦＩＦＯフリーエントリＲＥＧのポインタをＦＩＦＯメモリ内の次のフリーエントリ（０３０５）に位置付けする。その際の試行はＦＩＦＯメモリのエンド方向で行われる。その後でプログラムカウンタＰＣはＦＩＦＯメモリ内の次のエントリに対してセットされる（０３０６）。
セルの再ロード
ロードロジックは、コンフィグレーションデータのみをコンフィグレーションメモリから読み出す。このデータには再ロードすべきセルのアドレスが含まれている（図４）。各セルは再ロード可能なことをシグナリングする。セルが再ロード可能な場合には、コンフィグレーションデータがロードロジックによってこのセルに伝送される。
セルがまだ準備できていない場合には、ロードロジックによって読み出されたデータがコンフィグレーションメモリ内部のＦＩＦＯメモリの記憶領域へ書き込まれる（０４０２）。データが書込まれるアドレスは、ロードロジック内のレジスタにファイルされる（ＦＩＦＯエンドＲＥＧ）（０５０３）。
この過程は、ロードロジックがコンフィグレーションプログラムのエンド識別子を識別し再びセルの事象を待機する状態（０４０３）に移行するまで頻繁に繰り返される。
コンフィグレーションプログラムの構造
１つのセルが再ロードのための信号を供給しセルを集積化するマクロが再ロードされた後では、新たなコンフィグレーションが生じる。事前に信号をロードロジックに送出したセルは、ここにおいて全く別の構造を有し、特にこのセルはもはや再ロード信号をロードロジックに送出したセルではなくなる。この場合は新たなコンフィグレーションにおいても再び同じセルが再ロード信号をロードロジックに送信する可能性がある。
ディスパッチ命令により、コンフィグレーションプログラム内で、新たなアドレスが分岐テーブル内のセルのエントリ位置へ書込まれる（０６０４）。この新たなアドレスは、新たなコンフィグレーションまたはコンフィグレーションパートを示し、これはこのセルからの応答の際にロードされるべきものである。
【図面の簡単な説明】
図１は、システムのスタート後に実施されるステップのフローチャートである。
図２は、再構成要求の発生した後で実施されるステップのフローチャートである。
図３は、ＦＩＦＯメモリのもとで実施される処理ステップのフローチャートである。
図４は、セルの構成の際に実施されるステップのフローチャートである。
図５はレジスターを伴ったロードロジックと、コンフィグレーションメモリ、分岐テーブルの詳細、スタートコンフィグレーション、さらなるコンフィグレーションおよびＦＩＦＯメモリを示したものである。
図６は、コンフィグレーションプログラムからの２つの詳細部分と分岐テーブルからの４つの詳細部分が示されている。
図面の詳細な説明
図１はシステムスタート後に実施されるステップのフローチャートである。スタートコンフィグレーションのエンド識別子との比較によって待機状態へジャンプする（０１０４）。
図２は、再構成が１つのセルによってシグナリングされた後の待機状態中に実施される重要なステップのフローチャートである。このフローチャートは、飛び越し点（０２０２）を有しており、これは他の位置からの飛越し実施のためのものである。
図３は、ＦＩＦＯメモリの処理をどのように実施するかを示すフローチャートである。ここではさらにＦＩＦＯメモリ内のコピー過程がどのように実施されるかも示されている。
図４は、セルの再構成の際に重要であるステップのフローチャートであり、コンフィグレーションプログラム内のコンフィグレーションがどのように処理されるかを示したものである。
図５には、ロードロジックとそのレジスタが示されている。ロードロジックは、種々異なる５つのレジスタを有している。そのうちわけは、以下の通りである。
1.スタートコンフィグレーションＲＥＧ（０５０１）。このレジスタ内ではコンフィグレーションメモリ内部のスタートコンフィグレーションのアドレスが書いてある。コンフィグレーションプログラム内には、データが次のように含まれている。すなわちこのデータがロードロジックによって識別できスタートコンフィグレーションＲＥＧ内へ取り入れることができるように含まれている。
2.ＦＩＦＯスタートＲＥＧ（０５０２）。このＦＩＦＯスタートＲＥＧはコンフィグレーションメモリ内部のＦＩＦＯメモリ領域のスタートを示している。
3.ＦＩＦＯエンドＲＥＧ（０５０３）。このＦＩＦＯエンドＲＥＧはＦＩＦＯメモリのエンドを特徴付ける。ロードロジックによって処理できないこの箇所にはコンフィグレーションワードがコピーされる。
4.ＦＩＦＯフリーエントリＲＥＧ（０５０４）。ＦＩＦＯフリーエントリＲＥＧは、ＦＩＦＯメモリのスタート（ＦＩＦＯスタートＲＥＧ）の次にあるフリーエントリを示す。この箇所には、ＦＩＦＯメモリの実行中にロードロジックによって処理できなかったコンフィグレーションワードがコピーされる。
5.プログラムカウンタ（ＰＣ）。プログラムカウンタＰＣは、コンフィグレーションメモリ内部のアドレスを示す。その中にはロードロジックによって処理すべき次のコンフィグレーションワードが書込まれている。
6.アドレスＲＥＧ（０５１０）。このレジスタ内には、アドレッシングすべきセルのアドレスが記憶される。
7.データＲＥＧ（０５１１）。このレジスタは、アドレスＲＥＧによって応答されるセルへ送信すべきコンフィグレーションデータを記憶する。
8.ディスパッチＲＥＧ（０５１２）。このディスパッチＲＥＧは、ロードロジックがアクセスする分岐テーブル内のエントリのアドレスを記憶する。
さらにコンフィグレーションメモリは、以下に述べるような種々のセクションを備えている。
1.分岐テーブル（０５０６）。ロードロジックによってコンフィグレーション可能な各セル毎に唯一のエントリが存在する。このエントリでは、当該セルによるシグナリングの際にプログラムカウンタにロードされるアドレスが書込まれる。
2.スタートコンフィグレーション（０５０７）。スタートコンフィグレーションは、システムのスタート後にコンポーネントにロードされる各コンフィグレーションである。
3.さらなるコンフィグレーション（０５０８）。これらのコンフィグレーションは、システムの実行期間中にコンポーネントにロードされ得る。これらのコンフィグレーションは、コンフィグレーションワードとロードロジック命令からなる。
4.ＦＩＦＯメモリ領域（０５０９）。このＦＩＦＯメモリ領域は、ロードロジックによる最初の試行で十分に処理できなかったコンフィグレーションワードの全てを含んでいる。
図６は、コンフィグレーションからの２つの部分を示している。これらの部分は、ロードロジックによって処理される命令とコンフィグレーションワードである。さらに分岐テーブルからの２つの部分（０６０１，０６０７）と、２つのコンフィグレーション部分の処理後のこれらの部分の状態（０６０２，０６０８）が示されている。
実施例
ここにおいてまず、１つのコンポーネントまたは複数のコンポーネントが、ロードロジックによって、本発明において記載されているように再構成されるものとする。さらにシステムは既にスタートコンフィグレーションをロードし、ロードロジックは“事象待機”状態にあるものとする。この実施例は、セルナンバ４１の事象発生と共に開始されるものとする。
ロードロジックはまずＦＩＦＯメモリの処理でスタートする（０２０１）。その際ＦＩＦＯメモリのスタートはレジスタＦＩＦＯスタートＲＥＧからプログラムカウンタＰＣへ伝送される。プログラムカウンタＰＣが指示する箇所のデータが読み出される。ここにおいてＦＩＦＯメモリのエンドに達しているか否かの問合せが行われる。このことは当該実施例でシステムが一回目の再ロードを行っている場合である。
信号がトリガされたセルのアドレスは、ロードロジックによって分岐テーブルのアドレスへ再計算される。この算出されたアドレスは、ディスパッチＲＥＧへロードされる（０５１２）。ロードロジックはここにおいて分岐テーブルからアドレスを読出す（０５０６）。これはディスパッチＲＥＧによってアドレッシングされるメモリアドレスに記憶されている。このアドレスはプログラムカウンタＰＣにロードされる。
さらにコンフィグレーションワードの処理が開始される（０６０３）。ここにおいて、命令ナンバ３（１．３ＭＵＬ）が実施できないものとする（アドレス１．３を有するセルが再構成できない理由から）。データはＦＩＦＯメモリにコピーされる。ディスパッチ命令の到達と共に（０６０４）分岐テーブル内のアドレス４１へ、新たなアドレスがエントリされる（０６０２）。エンド命令によってロードロジックが再び“事象待機”状態へ置き換えられる。
その後再びセル４１から信号が生じる。ここにおいて分岐メモリのアドレス４２に他のアドレスが生じる。ロードロジックは再びＦＩＦＯメモリの処理を行う。
ＦＩＦＯメモリからのデータが読出され、アドレッシングされたセルへのデータのロードが試みられる。このセルは目下のところ再構成可能であるので成功する。ＦＩＦＯメモリのエントリは空き識別子で書込まれる。
初期の処理が継続されコンフィグレーションデータの読出しが異なるアドレスにて開始される（０６０５）。
このコンフィグレーションは処理され、ディスパッチ命令は今度は分岐テーブルのエントリナンバ１２へアドレスを書込む（０６０６）。その後でエンド命令がロードロジックを再び“事象待機”状態へ置き換える。この操作用は、システムの全実行期間中繰り返される。
概念の定義
コンフィグレーション可能なエレメント
コンフィグレーション可能なエレメントは論理コンポーネントの１つのユニットを表しており、これは特別な機能に対するコンフィグレーションワードによって設定可能である。そのためこのコンフィグレーション可能なエレメントは、全ての種類のＲＡＭセル、マルチプレクサ、論理演算ユニット、レジスタであり、また全ての種類の内外ネットワーク形記述系である。
コンフィグレーション
これは機能の設定と、コンフィグレーション可能なエレメントのネットワーク化である。
コンフィグレーションメモリ
このコンフィグレーションメモリは１つまたは複数のコンフィグレーションワードを含んでいる。
コンフィグレーションワード
コンフィグレーションワードは、任意の長いビット列からなる。このビット列は、コンフィグレーションすべきエレメントに対する有効な設定を表し、そのため機能的単位を生じる。
ロードロジック
これはプログラミング可能なコンポーネントの構成（コンフィグレーション）と再構成のためのユニットである。これはその特別な目的に適合したマイクロコントローラや状態装置によって構成される。
マクロ
１つのマクロは１つの目的、機能などを一緒に実行する一連のセルである。
再構成
その固有の機能を継続するコンフィグレーション可能な任意の残量エレメントに対する、プログラミング可能なコンポーネントのコンフィグレーション可能な任意量のエレメントの新たな構成である。
応答
ここでの応答とはどのセルがトリガ可能であるのかを表すアクションである。応答の際には、応答を受け取るユニットに異なる情報が送信可能である。
セル
コンフィグレーション可能なエレメントの記述を参照。
状態装置
種々異なる状態を受け取ることのできる論理ユニットである。複数の状態の間での移行は、種々の入力パラメータに依存する。この装置は複雑な機能の制御に用いられ、従来技術に相応するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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