(57)【特許請求の範囲】
【請求項１】
ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、
アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、
リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、
不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、
前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記リダンダンシーヒット信号をマスクするように構成された第１の回路と、
前記リダンダンシーヒット信号及び前記ＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化するように構成された第２の回路とを備え、
前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、
前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴とする半導体記憶装置。
【請求項２】
ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、
アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、
リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、
不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、
前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化するように構成された第１の回路と、
前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択するリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、
前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、
前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴とする半導体記憶装置。
【請求項３】
ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、
アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、
リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、
不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、
前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記リダンダンシーヒット信号をマスクするように構成された第１の回路と、
前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択するリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、
前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、
前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴とする半導体記憶装置。
【請求項４】
前記第１のＤＱバッファを選択するアドレス選択信号を更にマスクすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記リダンダンシーヒット信号のマスクは、ＤＱバッファアクティブ信号の非活性化状態を利用して行うことを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項６】
前記リダンダンシーヒット信号のマスクは、ＤＱバッファアクティブ信号と異なるマスク信号を使用して行うことを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項７】
前記第１，第２のＤＱバッファのリード制御とライト制御のマスク方法が異なることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
【請求項８】
前記第１，第２のＤＱバッファのリード制御におけるマスクをＤＱバッファアクティブ信号を利用して行い、ライト制御におけるマスクをＤＱバッファアクティブ信号とは異なるマスク信号を用いて行うことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
所定のＤＱバッファに対応するメモリセルアレイに最下位アドレスＡＣ＜０＞＝０を割り付け、そのメモリセルアレイ内のスペアエレメント及び対応するＤＱバッファが活性化されるときにディセーブルされるＤＱバッファに対応するメモリセルアレイにアドレスＡＣ＜０＞＝１を割り付けることを特徴とする請求項１ないし８いずれか１つの項に記載の半導体記憶装置。
【請求項１０】
データの書き込み及び読み出しに使用され、異なるノーマルアドレスが割り付けられた第１，第２のＤＱバッファと、
前記第１，第２のＤＱバッファにそれぞれ対応して設けられ、アドレス信号をデコードしてノーマルモード時に動作すべき前記第１，第２のＤＱバッファを選択するための第１，第２のアドレス選択信号をそれぞれ出力する第１，第２のデコーダと、
前記第１，第２のＤＱバッファにそれぞれ対応して設けられ、各々が不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、第１，第２のリダンダンシーヒット信号を出力する第１，第２のリダンダンシーコントローラと、
前記第１のアドレス選択信号、前記第１，第２のリダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記第１のリダンダンシーヒット信号をマスクするように構成された第１の回路と、
前記第２のアドレス選択信号、前記第１，第２のリダンダンシーヒット信号及び前記ＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択する前記第２のリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、
リダンダンシーモード時に、入力されたアドレスが割り付けられたＤＱバッファを別のアドレスで選択されたＤＱバッファのリダンダンシーに用いることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不良救済用のスペアメモリセルと、不良が発生したメモリセルを上記スペアメモリセルに置換して救済するためのリダンダンシー回路とを有する半導体記憶装置に関し、特に、同一サイクルにおいてノーマルモードとリダンダンシーモードでデータの書き込み及び読み出しに使用するＤＱバッファが異なる半導体記憶装置に適用されるものである。
【０００２】
【従来の技術】
一般に、半導体記憶装置には、不良救済用のスペアメモリセルと、不良が発生したメモリセルを上記スペアメモリセルに置換して救済するためのリダンダンシー回路とが設けられている。図２０は、同一サイクルにおいて、ノーマルモードとリダンダンシー（Ｒ／Ｄ）モードでデータの書き込み及び読み出しに使用するＤＱバッファが異なる従来の半導体記憶装置におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図である。
【０００３】
図２０において、１１Ａ，１１ＢはＤＱバッファ、１２Ａ，１２ＢはＤＱバッファコントローラ、１３Ａ−１，１３Ａ−２，１３Ｂはデコーダ、１４はＲ／Ｄコントローラ、１５Ａ，１５ＢはＭＤＱ線対（ＭＤＱ線，ｂＭＤＱ線）、１６はデータ線、１７はＤＱバッファアクティブ信号線、１８はアドレス信号線である。上記ＤＱバッファ１１Ａ、ＤＱバッファコントローラ１２Ａ、及びデコーダ１３Ａ−１，１３Ａ−２はそれぞれノーマルモード用であり、上記ＤＱバッファ１１Ｂ、ＤＱバッファコントローラ１２Ｂ、及びデコーダ１３ＢはそれぞれＲ／Ｄモード用である。
【０００４】
上記ＤＱバッファ１１Ａは、ＤＱバッファコントローラ１２Ａから出力されるＤＱバッファイネーブル信号ＳＤＱＢＥＡを受けて動作する回路であり、読み出し（リード）時はＭＤＱ線対１５Ａのデータを増幅してデータ線１６に伝え、書き込み（ライト）時はデータ線１６上のデータＳＤＡＴＡをＭＤＱ線対１５Ａに伝える。
【０００５】
上記ＤＱバッファコントローラ１２Ａは、デコーダ１３Ａ−２から出力されるＤＱバッファ選択信号ＳＤＱＢＳＡ、及びＤＱバッファアクティブ信号線１７から供給されるＤＱバッファアクティブ信号ＳＤＱＢＡＣを受け、ＤＱバッファイネーブル信号ＳＤＱＢＥＡを活性化する。
【０００６】
一方、上記ＤＱバッファ１１Ｂは、ＤＱバッファコントローラ１２Ｂから出力されるＤＱバッファイネーブル信号ＳＤＱＢＥＢを受けて動作する回路であり、リード時はＭＤＱ線対１５Ｂのデータを増幅してデータ線１６に伝え、ライト時はデータ線１６上のデータＳＤＡＴＡをＭＤＱ線対１５Ｂに伝える。
【０００７】
上記ＤＱバッファコントローラ１２Ｂは、デコーダ１３Ｂから出力されるＤＱバッファ選択信号ＳＤＱＢＳＢ及びＤＱバッファアクティブ信号線１７から供給されるＤＱバッファアクティブ信号ＳＤＱＢＡＣを受け、ＤＱバッファイネーブル信号ＳＤＱＢＥＢを活性化する。
【０００８】
上記ＤＱバッファアクティブ信号ＳＤＱＢＡＣは、複数のＤＱバッファに供給されるグローバルな信号であり、各ＤＱバッファの動作タイミングを決定する。
【０００９】
上記デコーダ１３Ａ−２は、Ｒ／Ｄコントローラ１４から供給されるＲ／Ｄヒット信号ＳＲＤＨＩＴが非活性状態の時、デコーダ１３Ａ−１から供給されるアドレス選択信号ＳＡＤＤＳに基づいてＤＱバッファ選択信号ＳＤＱＢＳＡを活性化する。これに対し、Ｒ／Ｄヒット信号ＳＲＤＨＩＴが活性状態であると、アドレス選択信号ＳＡＤＤＳは受け付けず、ＤＱバッファ選択信号ＳＤＱＢＳＡを非活性化する。
【００１０】
上記デコーダ１３Ｂは、Ｒ／Ｄコントローラ１４から供給されるＲ／Ｄヒット信号ＳＲＤＨＩＴが活性状態の時、ＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。
【００１１】
また、上記デコーダ１３Ａ−１は、アドレス信号線１８から入力されたアドレス信号ＳＡＤＤに応じてノーマルモード時に動作すべきＤＱバッファを選択するための回路であり、アドレス選択信号ＳＡＤＤＳを活性化する。
【００１２】
上記Ｒ／Ｄコントローラ１４は、Ｒ／Ｄモード時に動作すべきＤＱバッファを選択するための回路である。このＲ／Ｄコントローラ１４は、Ｒ／Ｄモード時に救済される不良セルのアドレスを記憶するヒューズセット（記憶回路）、及びアドレス信号線１８から入力されたアドレス信号ＳＡＤＤで指定されたアドレスと記憶してある不良セルのアドレスとを比較するコンパレータ等で構成されており、入力アドレスが記憶アドレスと一致するとＲ／Ｄヒット信号ＳＲＤＨＩＴを活性化する。
【００１３】
図２１は、上記図２０に示した回路の詳細な構成例を示す回路図である。図２１に示す如く、ＤＱバッファコントローラ１２Ａ，１２Ｂはそれぞれ、ノアゲート２１，２２で構成されている。また、デコーダ１３Ａ−２はナンドゲート２３とインバータ２４で構成され、デコーダ１３Ｂはインバータ２５で構成されている。この図２１に示す回路例では、ＤＱバッファアクティブ信号ＳＤＱＢＡＣ、ＤＱバッファ選択信号ＳＤＱＢＳＡ，ＳＤＱＢＳＢはそれぞれ、ロウアクティブで論理構成している。
【００１４】
図２２は、上記図２０及び図２１に示した回路において、入力アドレスでＤＱバッファ１１Ａを選択し、これをＲ／ＤモードでＤＱバッファ１１Ｂに置き換える時の動作を示すタイミングチャートである。
【００１５】
アドレス信号ＳＡＤＤが切り替わると、デコーダ１３Ａ−１から出力されるアドレス選択信号ＳＡＤＤＳが活性化されるとともに、少し遅れてＲ／Ｄコントローラ１４から出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴが活性化される。上記アドレス選択信号ＳＡＤＤＳの活性化によって、デコーダ１３Ａ−２から出力されるＤＱバッファ選択信号ＳＤＱＢＳＡが活性化（ロウレベル）される。その後、上記Ｒ／Ｄヒット信号ＳＲＤＨＩＴの活性化により、上記ＤＱバッファ選択信号ＳＤＱＢＳＡが非活性化（ハイレベル）されるとともに、デコーダ１３Ｂから出力されるＤＱバッファ選択信号ＳＤＱＢＳＢが活性化（ロウレベル）される。そして、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの活性化により、ＤＱバッファイネーブル信号ＳＤＱＢＥＢが活性化されてＤＱバッファ１１Ｂが選択され、ＤＱバッファイネーブル信号ＳＤＱＢＥＡは非活性化状態を維持するのでＤＱバッファ１１Ａは非選択状態となる。
【００１６】
ところで、上記のような構成において、アドレス選択信号ＳＡＤＤＳが活性化されるか否かは、入力アドレス決定後、デコーダ１３Ａ−１での単純なデコードによって確定される。これに対し、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの確定には、Ｒ／Ｄコントローラ１４内のコンパレータによるアドレスの比較過程が加わる。そのため、入力アドレスが決定してから、Ｒ／Ｄヒット信号ＳＲＤＨＩＴが確定するタイミングは、アドレス選択信号ＳＡＤＤＳが確定するタイミングに比べて遅れる。
【００１７】
更に、デコーダ１３Ａ−２とＲ／Ｄコントローラ１４は物理的に離れていることが多く、これは両者の確定タイミングの差を更に広げる要因となる。このアドレス選択信号ＳＡＤＤＳとＲ／Ｄヒット信号ＳＲＤＨＩＴの確定タイミングの差により、次のタイミングの間に差が生ずる。
【００１８】
（１）ノーマルモードで、ＤＱバッファ選択信号ＳＤＱＢＳＡがアドレス選択信号ＳＡＤＤＳの活性化によって活性化するタイミング。
【００１９】
（２）あるサイクルで、Ｒ／Ｄモードで、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの活性化によってディセーブルとなるＤＱバッファ選択信号ＳＤＱＢＳＡが、その次のサイクルのノーマルモードで、ＤＱバッファ選択信号ＳＤＱＢＳＡがＲ／Ｄヒット信号ＳＲＤＨＩＴのリセットにより活性化されるタイミング。
【００２０】
（３）Ｒ／Ｄモードで、ＤＱバッファ選択信号ＳＤＱＢＳＢがＲ／Ｄヒット信号ＳＲＤＨＩＴにより活性化されるタイミング。
【００２１】
Ｒ／Ｄヒット信号ＳＲＤＨＩＴの確定を待つ（２）及び（３）は、（１）に比べて遅くなる。また、内部信号のタイミングは、プロセスパラメータの変動により変化する。
【００２２】
よって、従来の半導体記憶装置では、ノーマルモード及びＲ／Ｄモードの双方において、同じタイミングでＤＱバッファ１１Ａ，１１Ｂを動作させるために、（２）の場合におけるＤＱバッファ選択信号ＳＤＱＢＳＡ及び（３）の場合におけるＤＱバッファ選択信号ＳＤＱＢＳＢの活性化にマージンを持たせて、ＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化していた。もし、マージンを持たせなければ、先に述べたプロセスパラメータの変動等でモードによってＤＱバッファ１１Ａ，１１Ｂの動作タイミングが変化する可能性がある。
【００２３】
このように、同一サイクルにおいて、ノーマルモードとＲ／Ｄモードでデータの読み書きに使用するＤＱバッファが異なる従来の半導体記憶装置では、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの遅れによりＤＱバッファ選択信号ＳＤＱＢＳＡ及びＳＤＱＢＳＢの活性化が律速され、ＤＱバッファ１１Ａ，１１Ｂの動作タイミングが遅れるという問題があった。
【００２４】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速され、ＤＱバッファの動作タイミングが遅れるという問題があった。
【００２５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止できる半導体記憶装置を提供することにある。
【００２６】
また、この発明の別の目的は、動作速度の高速化を図れる半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
この発明の請求項１に記載した半導体記憶装置は、ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記リダンダンシーヒット信号をマスクするように構成された第１の回路と、前記リダンダンシーヒット信号及び前記ＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化するように構成された第２の回路とを備え、前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴としている。
【００２８】
この発明の請求項２に記載した半導体記憶装置は、ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化するように構成された第１の回路と、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択するリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴としている。
【００２９】
この発明の請求項３に記載した半導体記憶装置は、ノーマルモードでデータの書き込み及び読み出しに使用される第１のＤＱバッファと、アドレス信号をデコードしてノーマルモード時に動作すべき前記第１のＤＱバッファを選択するためのアドレス選択信号を出力するデコーダと、リダンダンシーモードでデータの書き込み及び読み出しに使用される第２のＤＱバッファと、不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、リダンダンシーヒット信号を出力するリダンダンシーコントローラと、前記アドレス選択信号、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記リダンダンシーヒット信号をマスクするように構成された第１の回路と、前記リダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択するリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、前記コンパレータで不良アドレスと入力されたアドレスの不一致が検出された場合にノーマルモードとなり、入力されたアドレスが割り付けられた前記第１のＤＱバッファが活性化され、前記コンパレータで不良アドレスと入力されたアドレスの一致が検出された場合にリダンダンシーモードとなり、前記リダンダンシーヒット信号を活性化することにより、入力されたアドレスが割り付けられた第１のＤＱバッファがディセーブルされ、且つこの第１のＤＱバッファに対応する第２のＤＱバッファが活性化されることを特徴としている。
【００３０】
また、下記（ａ）〜（ｆ）のような特徴を備えている。
【００３１】
（ａ）前記第１のＤＱバッファを選択するアドレス選択信号を更にマスクする。
【００３２】
（ｂ）前記リダンダンシーヒット信号のマスクは、ＤＱバッファアクティブ信号の非活性化状態を利用して行う。
【００３３】
（ｃ）前記リダンダンシーヒット信号のマスクは、ＤＱバッファアクティブ信号と異なるマスク信号を使用して行う。
【００３４】
（ｄ）前記第１，第２のＤＱバッファのリード制御とライト制御のマスク方法が異なる。
【００３５】
（ｅ）前記第１，第２のＤＱバッファのリード制御におけるマスクをＤＱバッファアクティブ信号を利用して行い、ライト制御におけるマスクをＤＱバッファアクティブ信号とは異なるマスク信号を用いて行う。
【００３６】
（ｆ）所定のＤＱバッファに対応するメモリセルアレイに最下位アドレスＡＣ＜０＞＝０を割り付け、そのメモリセルアレイ内のスペアエレメント及び対応するＤＱバッファが活性化されるときにディセーブルされるＤＱバッファに対応するメモリセルアレイにアドレスＡＣ＜０＞＝１を割り付ける。
【００３７】
更に、この発明の請求項１０に記載した半導体記憶装置は、データの書き込み及び読み出しに使用され、異なるノーマルアドレスが割り付けられた第１，第２のＤＱバッファと、前記第１，第２のＤＱバッファにそれぞれ対応して設けられ、アドレス信号をデコードしてノーマルモード時に動作すべき前記第１，第２のＤＱバッファを選択するための第１，第２のアドレス選択信号をそれぞれ出力する第１，第２のデコーダと、前記第１，第２のＤＱバッファにそれぞれ対応して設けられ、各々が不良アドレスを記憶する記憶回路と、前記記憶回路に記憶された不良アドレスと入力されたアドレスとを比較するコンパレータとを有し、第１，第２のリダンダンシーヒット信号を出力する第１，第２のリダンダンシーコントローラと、前記第１のアドレス選択信号、前記第１，第２のリダンダンシーヒット信号及びＤＱバッファアクティブ信号が入力され、前記第１のＤＱバッファに第１のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第１のＤＱバッファをディセーブルにする前記第１のリダンダンシーヒット信号をマスクするように構成された第１の回路と、前記第２のアドレス選択信号、前記第１，第２のリダンダンシーヒット信号及び前記ＤＱバッファアクティブ信号が入力され、前記第２のＤＱバッファに第２のＤＱバッファイネーブル信号を供給して選択的に活性化し、リダンダンシーモード時に前記第２のＤＱバッファを選択する前記第２のリダンダンシーヒット信号をマスクするように構成された第２の回路とを備え、リダンダンシーモード時に、入力されたアドレスが割り付けられたＤＱバッファを別のアドレスで選択されたＤＱバッファのリダンダンシーに用いることを特徴としている。
【００３８】
請求項１のような構成によれば、アドレス信号で選択されるノーマル側の第１のＤＱバッファの制御に関して、非活性状態にあるＤＱバッファアクティブ信号により、対応するリダンダンシー側からのディセーブル信号であるリダンダンシーヒット信号をマスクし、リダンダンシーヒット信号の確定に合わせてＤＱバッファアクティブ信号を活性化させることにより、ノーマル側の第１のＤＱバッファの動作タイミングを高速化できる。従って、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００３９】
請求項２のような構成によれば、リダンダンシーヒット信号で選択されるリダンダンシー側の制御に関して、非活性状態にあるＤＱバッファアクティブ信号により、そのリダンダンシーヒット信号をマスクし、リダンダンシーヒット信号の確定に合わせてＤＱバッファアクティブ信号を活性化させることにより、リダンダンシー側のＤＱバッファの動作タイミングを高速化できる。従って、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００４０】
請求項３のような構成によれば、リダンダンシーモードとノーマルモードの両方のＤＱバッファの動作タイミングを速くでき、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、より確実にＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００４１】
請求項９のように、あるＤＱバッファに対応するメモリセルアレイに最下位アドレスＡＣ＜０＞＝０を割り付け、そのメモリセルアレイ内のスペアエレメント及びそのＤＱバッファが活性化される場合に、このＤＱバッファが活性化されることによってディセーブルされる、別のＤＱバッファが対応するメモリセルアレイにＡＣ＜０＞＝１を割り付けることにより、バースト動作時にリダンダンシーのヒット動作が連続し、且つ現サイクルのＲ／Ｄヒット信号でディセーブルされているＤＱバッファを、次のサイクルで活性化させるというアクセス的に最も厳しい状況を再現することができる。これによって、チップのスクリーニングが効果的に行える。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１はこの発明の実施の形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭの概略構成を示すブロック図である。また、図２は上記図１に示した回路の一部の具体的な構成例を示す回路図である。
【００４３】
図１に示す如く、このＤＲＡＭのメモリセルアレイは４つのバンク３１−１〜３１−４に分割されており、各バンク３１−１〜３１−４はセルアレイ部３２−１〜３２−４、ＣＳＬドライバ３３−１〜３３−４、ＤＱバッファ３４−１〜３４−４、ＤＱバッファコントローラ，Ｒ／Ｄコントローラ及びアドレスデコーダ３５−１〜３５−４などで構成されている。上記各セルアレイ部３２−１〜３２−４には、複数のＭＤＱ線対３６−１〜３６−４が設けられている。
【００４４】
また、上記各バンク３１−１〜３１−４に対応して、バンクコントローラ３７−１〜３７−４が設けられ、これらバンクコントローラ３７−１〜３７−４から、各バンク３１−１〜３１−４中のＤＱバッファ３４−１〜３４−４に、ＤＱバッファアクティブ信号線４３を介してＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給される。上記各バンクコントローラ３７−１〜３７−４には、コマンドパッド３８からリード／ライト制御信号ＳＲＷＣが供給される。上記各バンク３１−１〜３１−４中のＤＱバッファコントローラ，Ｒ／Ｄコントローラ及びアドレスデコーダ３５−１〜３５−４にはそれぞれ、アドレスパッド３９からアドレス線４０を介してアドレス信号ＳＡＤＤが供給される。上記各バンク３１−１〜３１−４中のＤＱバッファ３４−１〜３４−４にはそれぞれ、データ入出力パッド４１からデータ線４２を介してデータＳＤＡＴＡが入力、あるいはＤＱバッファ３４−１〜３４−４から出力されたデータが、データ線４２及びデータ入出力パッド４１を介して外部に出力されるようになっている。
【００４５】
上記各バンク３１−１〜３１−４におけるセルアレイ部３２−１〜３２−４、ＣＳＬドライバ３３−１〜３３−４、ＤＱバッファ３４−１〜３４−４、ＤＱバッファコントローラ，Ｒ／Ｄコントローラ及びアドレスデコーダ３５−１〜３５−４は、図２に示すように構成されている。
【００４６】
セルアレイ部３２Ａに設けられているＭＤＱ線対（メインＤＱ線対）３６Ａには、ＬＤＱ線対（ローカルＤＱ線対）５０Ａが接続されている。上記ＬＤＱ線対５０Ａには、ＤＱゲート５１Ａを介してセンスアンプ（Ｓ／Ａ）５２Ａが接続されており、このセンスアンプ５２Ａにはビット線対５３Ａが接続されている。上記ビット線対５３Ａにはアレイ状に配置されたメモリセル（図示せず）が接続され、これらメモリセルは行毎にワード線（図示せず）に接続されている。上記ＤＱゲート５１Ａにはノーマルカラム選択線（ＣＳＬ）５４Ａが接続されている。このノーマルカラム選択線５４ＡがノーマルＣＳＬドライバ３３Ａの出力によって活性化されるとＤＱゲート５１Ａが開き、センスアンプ５２Ａで増幅されたビット線対５３Ａ上のセルデータがＬＤＱ線対５０Ａに出力される。このＬＤＱ線対５０Ａ上のセルデータは、ＭＤＱ線対３６Ａを介してＤＱバッファ３４Ａに供給される。
【００４７】
デコーダ５５Ａ−２は、アドレス信号線４０上のアドレス信号ＳＡＤＤをデコードして上記ＣＳＬドライバ３３Ａにデコード信号を供給するものである。また、このデコーダ５５Ａ−２は、アドレス信号ＳＡＤＤをデコードして、ＤＱバッファ３４Ａ−２にデコード信号を供給する。
【００４８】
一方、セルアレイ部３２Ｂに設けられているＭＤＱ線対３６Ｂには、ＬＤＱ線対５０Ｂが接続され、このＬＤＱ線対５０ＢにはＤＱゲート５１Ｂを介してスペアセンスアンプ（Ｓ／Ａ）５２Ｂが接続されている。このセンスアンプ５２Ｂにはスペアビット線対５３Ｂが接続されている。上記ビット線対５３Ｂにはアレイ状に配置されたスペアメモリセル（図示せず）が接続され、これらスペアメモリセルは行毎に上記ノーマル側と同じワード線（図示せず）に接続されている。上記ＤＱゲート５１Ｂにはスペアカラム選択線（ＣＳＬ）５４Ｂが接続されており、このスペアカラム選択線５４ＢがスペアＣＳＬドライバ３３Ｂの出力によって活性化されるとＤＱゲート５１Ｂが開き、センスアンプ５２Ｂで増幅されたビット線対５３Ｂ上のスペアメモリセルのデータがＬＤＱ線対５０Ｂに出力される。このＬＤＱ線対５０Ｂ上のデータは、ＭＤＱ線対３６Ｂを介してＤＱバッファ３４Ｂに供給される。
【００４９】
Ｒ／Ｄコントローラ５６は、不良セルのアドレスを記憶するヒューズセット（記憶回路）及びコンパレータ５７を備えている。上記コンパレータの内の１つによって入力されたアドレスと記憶回路に記憶されている不良アドレスが一致したことが検出されると、そのコンパレータに対応するスペアＣＳＬドライバ３３ＢへのスペアＣＳＬ活性化信号ＳＣＳＬＡＣが活性化され、スペアカラム選択線５４Ｂが活性化される。また、オアゲート５８でいくつかのスペアＣＳＬ活性化信号ＳＣＳＬＡＣの論理和を取ってＲ／Ｄヒット信号ＳＲＤＨＩＴが活性化され、スペアＣＳＬ側のＤＱバッファ３４Ｂを活性化する。すなわち、このＤＱバッファ３４Ｂはいくつかのスペアカラム選択線で共通に用いられている。また、このＲ／Ｄヒット信号ＳＲＤＨＩＴによりノーマルＣＳＬドライバ３３Ａ及びＤＱバッファ３４Ａが非活性化される。
【００５０】
これによって、不良セルがスペアメモリセルに置換される。
【００５１】
次に、上述した基本構成において、Ｒ／Ｄヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化が図れる半導体記憶装置の各実施の形態について説明する。
【００５２】
［第１の実施の形態］
従来の半導体記憶装置では、ＤＱバッファ１１Ａ，１１Ｂをモードによらず一定に動作させるため、Ｒ／Ｄヒット信号ＳＲＤＨＩＴのリセットによるＤＱバッファ選択信号ＳＤＱＢＳＡの活性化、あるいはＲ／Ｄヒット信号ＳＲＤＨＩＴの活性化によるＤＱバッファ選択信号ＳＤＱＢＳＢの活性化にマージンを持たせてＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化する必要があった。
【００５３】
これに対し、本実施の形態は、ノーマル側のＤＱバッファの動作タイミングの改善に有効であり、アドレス信号で選択されるノーマル側のＤＱバッファの制御に関して、非活性状態にあるＤＱバッファアクティブ信号により、対応するリダンダンシー側からのディセーブル信号であるリダンダンシー（Ｒ／Ｄ）ヒット信号をマスクすることを特徴としている。すなわち、Ｒ／Ｄヒット信号の確定に合わせてＤＱバッファアクティブ信号を活性化させることにより、ノーマル側のＤＱバッファの動作タイミングを高速化するものである。
【００５４】
図３乃至図５はそれぞれ、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、図３は上記図２に示した回路におけるノーマルモードとリダンダンシー（Ｒ／Ｄ）モードの切換に関係する回路部を抽出して示すブロック図、図４は上記図３に示した回路の具体的な構成例を示す回路図、図５は上記図３及び図４に示した回路においてＲ／Ｄモードでリダンダンシー側のＤＱバッファを選択した次のサイクルにおいて、ノーマルモードでノーマル側のＤＱバッファを選択する場合のタイミングチャートである。
【００５５】
図３において、図１及び図２に対応する部分に同じ符号を付しており、３４Ａ，３４ＢはＤＱバッファ、３５Ａ，３５ＢはＤＱバッファコントローラ及びデコーダ、３６Ａ，３６ＢはＭＤＱ線対（ＭＤＱ線，ｂＭＤＱ線）、４０はアドレス信号線、４２はデータ線、４３はＤＱバッファアクティブ信号線、５５はデコーダ、５６はＲ／Ｄコントローラである。上記ＤＱバッファコントローラ及びデコーダ３５ＡはＤＱバッファコントローラ３５Ａ−１とデコーダ３５Ａ−２で構成され、上記ＤＱバッファコントローラ及びデコーダ３５ＢはＤＱバッファコントローラ３５Ｂ−１とデコーダ３５Ｂ−２で構成されている。
【００５６】
上記ＤＱバッファ３４Ａは、ＤＱバッファコントローラ３５Ａ−１から出力されるＤＱバッファイネーブル信号ＳＤＱＢＥＡを受けて動作する回路であり、リード時はＭＤＱ線対３６Ａのデータを増幅してデータ線４２に伝え、ライト時はデータ線４２上のデータＳＤＡＴＡをＭＤＱ線対３６Ａに伝える。
【００５７】
上記ＤＱバッファコントローラ３５Ａ−１は、デコーダ３５Ａ−２から出力されるＤＱバッファ選択信号ＳＤＱＢＳＡ、及びＤＱバッファアクティブ信号線４３から供給されるＤＱバッファアクティブ信号ＳＤＱＢＡＣを受け、ＤＱバッファイネーブル信号ＳＤＱＢＥＡを活性化する。
【００５８】
一方、上記ＤＱバッファ３４Ｂは、ＤＱバッファコントローラ３５Ｂ−１から出力されるＤＱバッファイネーブル信号ＳＤＱＢＥＢを受けて動作する回路であり、リード時はＭＤＱ線対３６Ｂのデータを増幅してデータ線４２に伝え、ライト時はデータ線４２上のデータＳＤＡＴＡをＭＤＱ線対３６Ｂに伝える。
【００５９】
上記ＤＱバッファコントローラ３５Ｂ−１は、デコーダ３５Ｂ−２から出力されるＤＱバッファ選択信号ＳＤＱＢＳＢ及びＤＱバッファアクティブ信号線４３から供給されるＤＱバッファアクティブ信号ＳＤＱＢＡＣを受け、ＤＱバッファイネーブル信号ＳＤＱＢＥＢを活性化する。
【００６０】
上記ＤＱバッファアクティブ信号ＳＤＱＢＡＣは、複数のＤＱバッファに供給されるグローバルな信号であり、各ＤＱバッファの動作タイミングを決定する。
【００６１】
デコーダ３５Ｂ−２は、Ｒ／Ｄコントローラ５６から供給されるＲ／Ｄヒット信号ＳＲＤＨＩＴが活性状態の時、ＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。
【００６２】
また、デコーダ５５は、アドレス信号線４０から供給された入力アドレスに応じてノーマルモード時に動作すべきＤＱバッファを選択するための回路であり、アドレス選択信号ＳＡＤＤＳを活性化する。
【００６３】
Ｒ／Ｄコントローラ５６は、Ｒ／Ｄモード時に動作すべきＤＱバッファを選択するための回路である。このＲ／Ｄコントローラ５６は、図２に示したようにＲ／Ｄモード時に救済されるアドレスを記憶するヒューズセット（記憶回路）及び入力されたアドレスと記憶してあるアドレスとを比較するコンパレータ等を備えており、入力アドレスが記憶アドレスと一致するとＲ／Ｄヒット信号ＳＲＤＨＩＴを活性化する。
【００６４】
次に、本第１の実施の形態の要部であるデコーダ３５Ａ−２について以下に詳述する。
【００６５】
デコーダ３５Ａ−２は、デコーダ５５から出力されるアドレス選択信号ＳＡＤＤＳが活性状態になると次のような動作をする回路である。
【００６６】
（１）ＤＱバッファアクティブ信号ＳＤＱＢＡＣが非活性状態では、Ｒ／Ｄヒット信号ＳＲＤＨＩＴを無視して、ＤＱバッファ選択信号ＳＤＱＢＳＡを活性化する。
【００６７】
（２）ＤＱバッファアクティブ信号ＳＤＱＢＡＣが活性状態で、且つＲ／Ｄヒット信号ＳＲＤＨＩＴが活性状態であれば、ＤＱバッファ選択信号ＳＤＱＢＳＡを非活性化する。
【００６８】
図４に示す如く、ＤＱバッファコントローラ３５Ａ−１，３５Ｂ−１はそれぞれ、ノアゲート６０，６１で構成されている。また、デコーダ３５Ａ−２はナンドゲート６２、オアゲート６３及びインバータ６４で構成されている。インバータ６４の入力端にはＲ／Ｄコントローラ５６から出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴが供給され、その出力がオアゲート６３の一方の入力端に供給される。このオアゲート６３の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート６２の一方の入力端に供給される。このナンドゲート６２の他方の入力端には、上記デコーダ５５から出力されるアドレス選択信号ＳＡＤＤＳが供給される。更に、上記デコーダ３５Ｂ−２は、インバータ６５で構成されている。
【００６９】
この図４に示す回路例では、ＤＱバッファアクティブ信号ＳＤＱＢＡＣ、ＤＱバッファ選択信号ＳＤＱＢＳＡ，ＳＤＱＢＳＢがそれぞれ、ロウアクティブの論理構成である。
【００７０】
次に、本実施の形態において、Ｒ／ＤモードでＤＱバッファ３４Ｂを選択した次のサイクルにおいて、ノーマルモードでＤＱバッファ３４Ａを選択する動作について、図５のタイミングチャートを参照しつつ説明する。この場合、まずアドレス信号ＳＡＤＤが切り替わり、デコーダ５５がアドレス選択信号ＳＡＤＤＳを活性化したままで、Ｒ／Ｄコントローラ５６によりＲ／Ｄヒット信号ＳＲＤＨＩＴがリセット（ロウレベル）される。ノーマル側では、ＤＱバッファアクティブ信号ＳＤＱＢＡＣが非活性化状態の時は、デコーダ３５Ａ−２がＲ／Ｄヒット信号ＳＲＤＨＩＴを受け付けない。そのため、デコーダ５５がアドレス選択信号ＳＡＤＤＳを活性化すると、ＤＱバッファ選択信号ＳＤＱＢＳＡが活性化される。よって、Ｒ／Ｄヒット信号ＳＲＤＨＩＴのリセット直後にＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化（ロウレベル）すれば、ＤＱバッファイネーブル信号ＳＤＱＢＥＡが直ぐに活性化される。
【００７１】
これは、従来、ＤＱバッファ選択信号ＳＤＱＢＳＡの確定後にＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化していた場合に比べ、ＤＱバッファ３４Ａを速く動作させることになる。また、ＤＱバッファアクティブ信号ＳＤＱＢＡＣが活性化すると、デコーダ３５Ａ−２はＲ／Ｄヒット信号ＳＲＤＨＩＴを受け付ける。この時、Ｒ／Ｄヒット信号ＳＲＤＨＩＴは既にリセットされているため、ＤＱバッファ選択信号ＳＤＱＢＳＡを引き続き活性化しつづける。
【００７２】
次に、入力アドレスでＤＱバッファ３４Ａが選択され、これがＲ／ＤモードでＤＱバッファ３４Ｂに置き換わるときの動作について説明する。この場合、選択されるリダンダンシー側では、ＤＱバッファアクティブ信号ＳＤＱＢＡＣ及びＤＱバッファ選択信号ＳＤＱＢＳＢの活性化によりＤＱバッファイネーブル信号ＳＤＱＢＥＢが活性化し、ＤＱバッファ３４Ｂが動作する。一方、非選択となるノーマル側では、まず、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの活性化前に入力アドレスによりデコーダ５５でアドレス選択信号ＳＡＤＤＳが活性化されている。これにより、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの状態によらずＤＱバッファ選択信号ＳＤＱＢＳＡがデコーダ３５Ａ−２によって活性化されている。よって、ＤＱバッファアクティブ信号ＳＤＱＢＡＣが活性化されると直ぐ、ＤＱバッファコントローラ３５Ａ−１がＤＱバッファイネーブル信号ＳＤＱＢＥＡを一旦活性化してしまう。しかし、同時に、デコーダ３５Ａ−２がＲ／Ｄヒット信号ＳＲＤＨＩＴを受け付ける。この時、Ｒ／Ｄヒット信号ＳＲＤＨＩＴが既に活性状態にあるため、活性化されていたＤＱバッファ選択信号ＳＤＱＢＳＡは、これにより再び非活性となり、ＤＱバッファイネーブル信号ＳＤＱＢＥＡも非活性化される。
【００７３】
上述したように、このシステムでは、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの活性化を速くしたことにより、本来動かすべきでないノーマル側のＤＱバッファイネーブル信号ＳＤＱＢＥＡが一旦活性化される。しかし、この動作時間は、デコーダ３５Ａ−２のデコード時間であり、せいぜい数段の論理段数分の時間しかない。よって、ＤＱバッファ３４Ａが完全に動作するには著しく不十分な時間であり、特に問題にはならない。
【００７４】
従って、上記第１の実施の形態に係る半導体記憶装置によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００７５】
［第２の実施の形態］
従来は、ＤＱバッファをモードによらず一定に動作させるため、Ｒ／Ｄヒット信号のリセットによるノーマル側のＤＱバッファ選択信号の活性化、あるいはＲ／Ｄヒット信号の活性化によるリダンダンシー側のＤＱバッファ選択信号の活性化にマージンを持たせてＤＱバッファアクティブ信号を活性化する必要があった。
【００７６】
本実施の形態は、このうちリダンダンシー側のＤＱバッファの動作タイミングの改善に有効であり、Ｒ／Ｄヒット信号で選択されるリダンダンシー側の制御に関して、非活性状態にあるＤＱバッファアクティブ信号により、そのＲ／Ｄヒット信号をマスクすることを特徴としている。すなわち、Ｒ／Ｄヒット信号の確定に合わせてＤＱバッファアクティブ信号を活性化させることにより、リダンダンシー側のＤＱバッファの動作タイミングを高速化するものである。
【００７７】
図６乃至図８はそれぞれ、この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、図６は上記図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図、図７は上記図６に示した回路の具体的な構成例を示す回路図、図８は上記図６及び図７に示した回路において入力アドレスでノーマル側のＤＱバッファが選択され、これがＲ／Ｄモードでリダンダンシー側のＤＱバッファに置き換わる時のタイミングチャートである。
【００７８】
図６及び図７において、前記図３及び図４に対応する部分には同じ符号を付してその詳細な説明は省略する。すなわち、図６及び図７に示す如く、デコーダ３５Ａ−３，３５Ｂ−３が異なるのみであり、他の構成は第１の実施の形態と同様である。また、デコーダ３５Ａ−３は、図２０及び図２１に示した従来の回路におけるデコーダ１３Ａ−２と同様な回路構成であり、ナンドゲート６２とインバータ６４から構成されている。インバータ６４の入力端にはＲ／Ｄコントローラ５６から出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴが供給され、その出力がナンドゲート６２の一方の入力端に供給される。このナンドゲート６２の他方の入力端には、上記デコーダ５５から出力されるアドレス選択信号ＳＡＤＤＳが供給される。一方、デコーダ３５Ｂ−３は、ノアゲート６６から構成されており、一方の入力端にはＲ／Ｄコントローラ５６から出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴが供給され、他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、ＤＱバッファ選択信号ＳＤＱＢＳＢを出力する。
【００７９】
本実施の形態の要部である上記デコーダ３５Ｂ−３（ノアゲート６６）について以下に説明する。このデコーダ３５Ｂ−３は、以下のような動作をする回路である。
【００８０】
（３）ＤＱバッファアクティブ信号ＳＤＱＢＡＣが非活性状態では、Ｒ／Ｄヒット信号ＳＲＤＨＩＴを無視して、ＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。
【００８１】
（４）ＤＱバッファアクティブ信号ＳＤＱＢＡＣが活性状態で、且つＲ／Ｄヒット信号ＳＲＤＨＩＴが活性状態であれば、ＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。また、Ｒ／Ｄヒット信号ＳＲＤＨＩＴが非活性状態であれば、ＤＱバッファ選択信号ＳＤＱＢＳＢを非活性化する。
【００８２】
次に、本実施の形態で、入力アドレスでＤＱバッファ３４Ａを選択し、これをＲ／ＤモードでＤＱバッファ３４Ｂに置き換える動作について図８のタイミングチャートにより説明する。選択されるリダンダンシー側では、ＤＱバッファアクティブ信号ＳＤＱＢＡＣが非活性の状態で、デコーダ３５Ｂ−３がＲ／Ｄヒット信号ＳＲＤＨＩＴの状態によらずＤＱバッファ選択信号ＳＤＱＢＳＢを活性化している。よって、ＤＱバッファアクティブ信号ＳＤＱＢＡＣが活性化されると直ぐにＤＱバッファコントローラ３５Ｂ−１によりＤＱバッファイネーブル信号ＳＤＱＢＥＢが活性化され、ＤＱバッファ３４Ｂが動作する。これは、従来、ＤＱバッファ選択信号ＤＱＢＳＢの活性化後にＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化していた場合に比べ、ＤＱバッファ３４Ｂを速く動作させることになる。デコーダ３５Ｂ−３は、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの活性化と同時に、Ｒ／Ｄヒット信号ＳＲＤＨＩＴを受け付けるが、この時、既にＲ／Ｄヒット信号ＳＲＤＨＩＴは活性化されているため、ＤＱバッファ選択信号ＤＱＢＳＢを活性化し続ける。
【００８３】
従って、上記第２の実施の形態に係る半導体記憶装置によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００８４】
［第３の実施の形態］
図９及び図１０はそれぞれ、この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、図９は上記図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図、図１０は上記図９に示した回路の具体的な構成例を示す回路図である。
【００８５】
この第３の実施の形態は、上述した第１，第２の実施の形態の回路を組み合わせたものである。すなわち、ノーマル側にデコーダ３５Ａ−２を設け、リダンダンシー側にデコーダ３５Ｂ−３を設けている。図９及び図１０において、上記図３、図４、図６及び図７と同一部分に同じ符号を付してその詳細な説明は省略する。
【００８６】
このような構成によれば、Ｒ／Ｄモードとノーマルモードの両方のＤＱバッファの動作タイミングを速くできる。
【００８７】
従って、上記第３の実施の形態に係る半導体記憶装置によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、より確実にＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【００８８】
［第４の実施の形態］
図１１及び図１２はそれぞれ、この発明の第４の実施の形態に係る半導体記憶装置について説明するためのもので、図１１は上記図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図、図１２は上記図１１に示した回路の具体的な構成例を示す回路図である。
【００８９】
この第４の実施の形態は、ノーマルモードにおいてあるアドレスによって選択されるＤＱバッファが、Ｒ／Ｄモードでは別のアドレスで選択されたＤＱバッファのリダンダンシー用として動作するようなシステム（例えばＵＳＰ  ５，５４４，１１３を参照されたい）において、上述した第３の実施の形態を適用したものである。
【００９０】
すなわち、ＤＱバッファ３４Ａと３４Ｂ用にそれぞれ、デコーダ５５Ａ，５５Ｂ及びＲ／Ｄコントローラ５６Ａ，５６Ｂが設けられており、それぞれのＤＱバッファに割り付けられたアドレスをデコードして出力すると共に、Ｒ／Ｄコントローラ５６Ａ，５６ＢからＲ／Ｄヒット信号ＳＲＤＨＩＴＡ，ＳＲＤＨＩＴＢをそれぞれ出力し、デコーダ３５Ａ−４，３５Ｂ−４に供給するようになっている。
【００９１】
上記デコーダ３５Ａ−４は、ノアゲート７０、ナンドゲート７１、オアゲート７２及びインバータ７３で構成される。上記ノアゲート７０の一方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、他方の入力端にはＲ／Ｄコントローラ５６Ａから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＡが供給される。上記インバータ７３の入力端には、Ｒ／Ｄコントローラ５６Ｂから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＢが供給され、その出力がオアゲート７２の一方の入力端に供給される。上記オアゲート７２の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート７１の一方の入力端に供給される。このナンドゲート７１の他方の入力端には、デコーダ５５Ａから出力されるアドレス選択信号ＳＡＤＤＳＡが供給される。そして、上記各ノアゲート７０及びナンドゲート７１からＤＱバッファ選択信号ＳＤＱＢＳＡ１，ＳＤＱＢＳＡ２がそれぞれ出力されるようになっている。
【００９２】
また、上記デコーダ３５Ｂ−４は、上記デコーダ３５Ａ−４と同様にノアゲート７４、ナンドゲート７５、オアゲート７６及びインバータ７７で構成される。上記ノアゲート７４の一方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、他方の入力端にはＲ／Ｄコントローラ５６Ｂから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＢが供給される。上記インバータ７７の入力端には、Ｒ／Ｄコントローラ５６Ａから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＡが供給され、その出力がオアゲート７６の一方の入力端に供給される。上記オアゲート７６の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート７５の一方の入力端に供給される。このナンドゲート７５の他方の入力端には、デコーダ５５Ｂから出力されるアドレス選択信号ＳＡＤＤＳＢが供給される。そして、上記ノアゲート７４及びナンドゲート７５からＤＱバッファ選択信号ＳＤＱＢＳＢ１，ＳＤＱＢＳＢ２がそれぞれ出力されるようになっている。
【００９３】
上記ＤＱバッファコントローラ３５Ａ−１’は、ノアゲート７８とアンドゲート７９で構成される。上記アンドゲート７９には、上記ノアゲート７０及びナンドゲート７１から出力されるＤＱバッファ選択信号ＳＤＱＢＳＡ１，ＳＤＱＢＳＡ２がそれぞれ供給され、その出力がノアゲート７８の一方の入力端に供給される。このノアゲート７８の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力が出力バッファイネーブル信号ＳＤＱＢＥＡとして出力される。
【００９４】
更に、上記ＤＱバッファコントローラ３５Ｂ−１’は、上記ＤＱバッファコントローラ３５Ａ−１’と同様に、ノアゲート７９とアンドゲート８０で構成される。上記アンドゲート８０には、上記ノアゲート７４及びナンドゲート７５から出力されるＤＱバッファ選択信号ＳＤＱＢＳＢ１，ＳＤＱＢＳＢ２がそれぞれ供給され、その出力がノアゲート７９の一方の入力端に供給される。このノアゲート７９の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がＤＱバッファイネーブル信号ＳＤＱＢＥＢとして出力される。
【００９５】
このシステムの基本動作を以下に説明する。このシステムにおいては、ＤＱバッファ３４Ａ及びＤＱバッファ３４Ｂには異なるノーマルアドレスが割り付けられている。Ｒ／Ｄモードで、入力アドレスによりＤＱバッファ３４Ａが選択された場合、Ｒ／Ｄコントローラ５６Ｂがこのアドレスを記憶しているため、Ｒ／Ｄヒット信号ＳＲＤＨＩＴＢが活性化する。このＲ／Ｄヒット信号ＳＲＤＨＩＴＢが活性化すると、デコーダ３５Ａ−４でＤＱバッファ選択信号ＳＤＱＢＳＡ２を非活性化するため、ＤＱバッファコントローラ３５Ａ−１’がＤＱバッファイネーブル信号ＳＤＱＢＥＡを活性化することはない。Ｒ／Ｄヒット信号ＳＲＤＨＩＴＢが活性化すると、同時にデコーダ３５Ｂ−４がこれを受け付け、ＤＱバッファコントローラ３５Ｂ−１’がＤＱバッファイネーブル信号ＳＤＱＢＥＢを活性化する。
【００９６】
本システムでは以上の回路動作で、ＤＱバッファ３４Ａ，３４Ｂの置き換えが行われる。このシステムにおいても、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの非活性化状態で、デコーダ３５Ｂ−４がＲ／Ｄヒット情報によらずＤＱバッファ選択信号ＳＤＱＢＳＢ１を活性化させておくことにより、Ｒ／Ｄヒット信号ＳＲＤＨＩＴＢの確定後直ぐにＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化させることが可能であり、ＤＱバッファの動作タイミングの高速化を実現できる。
【００９７】
なお、図１２では、説明を簡単化するために、ノーマルモードでＤＱバッファ３４Ａが選択される場合はＲ／ＤモードではＤＱバッファ３４Ｂが選択され、ノーマルモードでＤＱバッファ３４Ｂが選択される場合はＲ／ＤモードでＤＱバッファ３４Ａが選択されるというように、互いに置き換え合うような例を示している。しかしながら、本実施の形態がそのような場合に限定されないことはいうまでもない。
【００９８】
また、当然のことながら、上述したノーマルモードにおいて、あるアドレスによって選択されるＤＱバッファが、Ｒ／Ｄモードでは別のアドレスで選択されたＤＱバッファのリダンダンシー用として動作するシステムは、本発明における全ての実施の形態において、その本質を変えることなく当該システムへの適用が可能である。
【００９９】
＜変形例＞
図１３は、上記図１２に示した回路の変形例を示している。図１３に示す如く、デコーダ３５Ａ−５はナンドゲート８２、オアゲート８３，８４及びインバータ８５で構成されている。上記インバータ８５の入力端には、Ｒ／Ｄコントローラ５６Ｂから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＢが供給され、その出力がオアゲート８４の一方の入力端に供給される。上記オアゲート８４の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート８２の一方の入力端に供給される。上記オアゲート８３の第１の入力端にはデコーダ５５Ａから出力されるアドレス選択信号ＳＡＤＤＳＡが供給され、第２の入力端にはＲ／Ｄコントローラ５６Ａから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＡが供給され、第３の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート８２の他方の入力端に供給される。そして、このナンドゲート８２の出力端からＤＱバッファ選択信号ＳＤＱＢＳＡが出力されるようになっている。
【０１００】
同様に、デコーダ３５Ｂ−５はナンドゲート８６、オアゲート８７，８８及びインバータ８９で構成されている。上記インバータ８９の入力端には、Ｒ／Ｄコントローラ５６Ａから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＡが供給され、その出力がオアゲート８８の一方の入力端に供給される。上記オアゲート８８の他方の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート８６の一方の入力端に供給される。上記オアゲート８７の第１の入力端にはデコーダ５５Ｂから出力されるアドレス選択信号ＳＡＤＤＳＢが供給され、第２の入力端にはＲ／Ｄコントローラ５６Ｂから出力されるＲ／Ｄヒット信号ＳＲＤＨＩＴＢが供給され、第３の入力端にはＤＱバッファアクティブ信号ＳＤＱＢＡＣが供給され、その出力がナンドゲート８６の他方の入力端に供給される。そして、このナンドゲート８６の出力端からＤＱバッファ選択信号ＳＤＱＢＳＢが出力される。
【０１０１】
また、ＤＱバッファコントローラ３５Ａ−１，３５Ｂ−１はそれぞれ、ノアゲート６０，６１で構成される。
【０１０２】
この回路は、上記システムにおいて、Ｒ／Ｄヒット信号ＳＲＤＨＩＴＡ及びＳＲＤＨＩＴＢに加え、アドレス選択信号ＳＡＤＤＳＡ及びＳＡＤＤＳＢもＤＱバッファアクティブ信号ＳＤＱＢＡＣで、このＤＱバッファアクティブ信号ＳＤＱＢＡＣが非活性状態の時にマスクをかけるものである。
【０１０３】
このような構成であっても、実質的に上述した第４の実施の形態と同様な作用効果が得られる。
【０１０４】
従って、上記第４の実施の形態に係る半導体記憶装置によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【０１０５】
［第５の実施の形態］
図１４乃至図１６はそれぞれ、この発明の第５の実施の形態に係る半導体記憶装置について説明するためのもので、図１４は上記図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図、図１５は上記図１４に示した回路の具体的な構成例を示す回路図、図１６は上記図１４及び図１５に示した回路において、Ｒ／Ｄモードでリダンダンシー用のＤＱバッファを選択した次のサイクルにおいて、ノーマルモードで前サイクルディセーブルされたノーマルモード用のＤＱバッファを選択する場合のタイミングチャートである。
【０１０６】
本実施の形態は、ノーマル、リダンダンシー双方のＤＱバッファの動作タイミングの改善に有効であり、アドレスで選択されるＤＱバッファの制御に関しては、上述した各実施の形態におけるＤＱバッファアクティブ信号とは異なるマスク信号により、対応するリダンダンシー側からのディセーブル信号であるＲ／Ｄヒット信号をマスクし、Ｒ／Ｄヒット信号で選択されるＤＱバッファの制御に関しては、そのＲ／Ｄヒット信号をマスクすることを特徴とする。すなわち、本実施の形態では、Ｒ／Ｄヒット信号をＤＱバッファアクティブ信号と異なる信号でマスクしてしまうことによって、ＤＱバッファアクティブ信号をＲ／Ｄヒット信号確定前に活性化することを可能にし、ＤＱバッファの動作タイミングの更なる高速化を実現するものである。
【０１０７】
図１４及び図１５に示す如く、この回路は、図９及び図１０に示した回路と実質的に同様な回路構成になっており、デコーダ３５Ａ−２，３５Ｂ−３にＤＱバッファアクティブ信号ＳＤＱＢＡＣに代えてマスク信号線４５を介してマスク信号ＳＭＳＫを供給するようにしたものである。
【０１０８】
次に、本第５の実施の形態の要部であるデコーダ３５Ａ−２と３５Ｂ−３について以下に詳述する。
【０１０９】
デコーダ３５Ａ−２は、デコーダ５５から出力されるアドレス選択信号ＳＡＤＤＳが活性状態で以下のような動作を行う。
【０１１０】
（１）マスク信号ＳＭＳＫが活性状態の時、Ｒ／Ｄヒット信号ＳＤＲＨＩＴを無視してＤＱバッファ選択信号ＳＤＱＢＳＡを活性化する。
【０１１１】
（２）マスク信号ＳＭＳＫが非活性化状態で、且つＲ／Ｄヒット信号ＳＤＲＨＩＴが活性状態であると、ＤＱバッファ選択信号ＳＤＱＢＳＡを非活性化する。また、Ｒ／Ｄヒット信号ＳＤＲＨＩＴが非活性状態であると、ＤＱバッファ選択信号ＳＤＱＢＳＡを活性化する。
【０１１２】
また、デコーダ３５Ｂ−３は、
（３）マスク信号ＳＭＳＫが活性状態の時、Ｒ／Ｄヒット信号ＳＤＲＨＩＴを無視してＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。
【０１１３】
（４）マスク信号ＳＭＳＫが非活性化状態で、且つＲ／Ｄヒット信号ＳＤＲＨＩＴが活性状態であると、ＤＱバッファ選択信号ＳＤＱＢＳＢを活性化する。また、Ｒ／Ｄヒット信号ＳＤＲＨＩＴが非活性状態であれば、ＤＱバッファ選択信号ＳＤＱＢＳＢを非活性化する。
【０１１４】
本実施の形態で、Ｒ／ＤモードでＤＱバッファ３４Ｂを選択した次のサイクルにおいて、ノーマルモードでＤＱバッファ３４Ａを選択する場合の動作を図１６のタイミングチャートにより説明する。マスク信号ＳＭＳＫを活性化しておくと、デコーダ３５Ａ−２はＲ／Ｄヒット信号ＳＲＤＨＩＴを受け付けないため、アドレスが切り替わってアドレス選択信号ＳＡＤＤＳを活性化すれば直ちにデコーダ３５Ａ−２によりＤＱバッファ選択信号ＳＤＱＢＳＡが活性化される。その後、ＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化すれば、ＤＱバッファイネーブル信号ＳＤＱＢＥＡが活性化され、ＤＱバッファ３４Ａが動作する。Ｒ／Ｄヒット信号ＳＲＤＨＩＴのリセットが確定した後、マスク信号ＳＭＳＫを解除（ロウレベル）すれば、デコーダ３５Ａ−２は、ＤＱバッファ選択信号ＳＤＱＢＳＡを活性化し続ける。よって、ＤＱバッファアクティブ信号ＳＤＱＢＡＣの活性化はＲ／Ｄヒット信号ＳＲＤＨＩＴのリセットを待つ必要がない。
【０１１５】
入力アドレスでＤＱバッファ３４Ａを選択し、これをＲ／ＤモードでＤＱバッファ３４Ｂに置き換える動作も同様である。予めマスク信号ＳＭＳＫを活性化しておき、その直後にＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化すれば、デコーダ３５Ｂ−３によりＤＱバッファ選択信号ＳＤＱＢＳＢが活性化され、ＤＱバッファイネーブル信号ＳＤＱＢＥＢが活性化する。上記の場合と同様マスク信号ＳＭＳＫの解除は、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの活性化後に行えばよい。
【０１１６】
＜変形例＞
図１７は、上記図１５に示した回路の変形例を示している。図１７に示す如く、デコーダ３５Ａ−５はナンドゲート８１、オアゲート８２，８３及びインバータ８４で構成され、同様にデコーダ３５Ｂ−３はノアゲート６６で構成されている。
【０１１７】
このような構成であっても、基本的には上記図１５に示した回路と同様な動作を行い同じ作用効果が得られる。また、デコーダ３５Ａ−５において、アドレス選択信号ＳＡＤＤＳをマスク信号ＳＭＳＫでマスクしていることによって、アドレス選択信号ＳＡＤＤＳの確定前にＤＱバッファアクティブ信号ＳＤＱＢＡＣを活性化でき、ＤＱバッファ３４Ａの動作タイミングの更なる高速化が実現できる。
【０１１８】
従って、上記第５の実施の形態に係る半導体記憶装置によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止でき、動作速度の高速化を図れる。
【０１１９】
［第６の実施の形態］
図１８及び図１９はそれぞれ、この発明の第６の実施の形態に係る半導体記憶装置について説明するためのもので、図１８は上記図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図、図１９は上記図１８に示した回路の具体的な構成例を示す回路図である。
【０１２０】
図１８に示す回路において、３４Ａ，３４ＢはＤＱバッファ、３５Ａ−１Ｗ，３５Ｂ−１ＷはＤＱバッファライト用コントローラ、３５Ａ−１Ｒ，３５Ｂ−１ＲはＤＱバッファライト用コントローラ、３５Ａ−２Ｗ，３５Ｂ−２Ｗはライト用のデコーダ、３５Ａ−２Ｒ，３５Ｂ−２Ｒはリード用のデコーダ、３６Ａ，３６ＢはＭＤＱ線対（ＭＤＱ線，ｂＭＤＱ線）、４０はアドレス信号線、４２はデータ線、４３Ｗはライト用のＤＱバッファアクティブ信号線、４３Ｒはリード用のＤＱバッファアクティブ信号線、５５はデコーダ、５６はＲ／Ｄコントローラである。
【０１２１】
また、ＳＡＤＤはアドレス信号、ＳＡＤＤＳはアドレス選択信号、ＳＲＤＨＩＴはＲ／Ｄヒット信号、ＳＤＱＢＲＡＣはリード用のＤＱバッファアクティブ信号、ＳＤＱＢＷＡＣはライト用のＤＱバッファアクティブ信号、ＳＤＱＢＷＳＡはノーマル側のライト用ＤＱバッファ選択信号、ＳＤＱＢＲＳＡはノーマル側のリード用ＤＱバッファ選択信号、ＳＤＱＢＷＳＢはリダンダンシー側のライト用ＤＱバッファ選択信号、ＳＤＱＢＲＳＢはリダンダンシー側のリード用ＤＱバッファ選択信号、ＳＤＱＢＷＥＡはノーマル側のライト用ＤＱバッファイネーブル信号、ＳＤＱＢＲＥＡはノーマル側のリード用ＤＱバッファイネーブル信号、ＳＤＱＢＷＥＢはリダンダンシー側のライト用ＤＱバッファイネーブル信号、ＳＤＱＢＲＥＢはリダンダンシー側のリード用ＤＱバッファイネーブル信号、ＳＤＡＴＡはデータ、及びＳＭＳＫはマスク信号である。
【０１２２】
図１９に示す如く、上記ＤＱバッファライト用コントローラ３５Ａ−１Ｗ，３５Ｂ−１Ｗ、及びＤＱバッファリード用コントローラ３５Ａ−１Ｒ，３５Ａ−１Ｒはそれぞれ、ノアゲート９０〜９３で構成されている。また、上記ライト用のデコーダ３５Ａ−２Ｗは、ナンドゲート９４、オアゲート９５及びインバータ９６で構成されている。上記リード用のデコーダ３５Ａ−２Ｒは、ナンドゲート９７、オアゲート９８及びインバータ９９で構成されている。上記ライト用のデコーダ３５Ｂ−２Ｗ及びリード用のデコーダ３５Ｂ−２Ｒはそれぞれ、ノアゲート１００，１０１で構成されている。
【０１２３】
この第６の実施の形態では、ＤＱバッファ３４Ａ，３４Ｂのリード動作に上記第３の実施の形態の回路を、ライト動作には上記第５の実施の形態の回路を用いるようにしている。以下に、その理由を説明する。リード動作の場合にはカラム選択線（ＣＳＬ）５４Ａ，５４Ｂがビット線対５３Ａ，５３Ｂを選択するためのＤＱゲート５１Ａ，５１Ｂを開け、更にビット線対５３Ａ，５３Ｂ上のデータがＭＤＱ線対３６Ａ，３６Ｂに出力された後、ＤＱバッファ３４Ａ，３４Ｂを動作させる方が良い。しかし、ライト動作の場合はカラム選択線（ＣＳＬ）５４Ａ，５４Ｂがビット線対５３Ａ，５３Ｂを選択するためのＤＱゲート５１Ａ，５１Ｂを開けたら、なるべく早く、ＤＱバッファ３４Ａ，３４Ｂがデータ線４２上にあるデータＳＤＡＴＡをＭＤＱ線対３６Ａ，３６Ｂへ書き込んだ方が良い。従って、ＤＱバッファ３４Ａ，３４Ｂのライト動作はリード動作に比べてより高速化したい。
【０１２４】
以上の点を考慮して、本実施の形態では、ライト動作の制御には高速化により効果的な、ＤＱバッファアクティブ信号とは異なるマスク信号ＳＭＳＫによりＲ／Ｄヒット信号ＳＲＤＨＩＴをマスクする方法を用いている。マスク信号ＳＭＳＫを用いた場合、ＤＱアクティブ信号を活性化した後でマスク信号ＳＭＳＫを活性化し続けると、ノーマル側及びリダンダンシー側双方のＤＱバッファ３４Ａ，３４Ｂが動作する。リード動作の場合は、双方のＤＱバッファを動作させ続けるとデータ線４２上でデータの衝突が起こってしまう。なぜなら、ＭＤＱ線対３６Ａ，３６Ｂにデータが出力されていない場合でも、ＤＱバッファ３４Ａ，３４Ｂをある程度動作させ続けるとデータ線４２上に何らかのデータを出力してしまう可能性があるからである（よって、リード動作の場合にはマスク信号を用いる制御には注意を要する）。
【０１２５】
一方、ライト動作において、ノーマルモードでマスク信号を用い、双方のＤＱバッファが動作した場合、リダンダンシー側のカラム選択線（ＣＳＬ）５４Ｂが動作しないので、リダンダンシー側のＤＱバッファ３４Ｂが動作しても、リダンダンシー側のスペアメモリセルにデータが書き込まれることはない。また、Ｒ／Ｄモード時は、不良ＣＳＬが活性化されなければ当然問題はない。また、ＣＳＬ活性化の高速化のため、Ｒ／Ｄ比較の決着前にＣＳＬが活性化されるようなシステムにおいては、不良ＣＳＬが活性化されても不良セルに書き込みが行われるだけなので、実際には問題にはならない。
【０１２６】
以上のように、ライトの場合は、ノーマル側及びリダンダンシー側双方のＤＱバッファ３４Ａ，３４Ｂが動作しても問題はないので、ＤＱバッファアクティブ信号ＳＤＱＢＷＡＣは、ＤＱバッファ選択信号ＳＤＱＢＷＳＡ，ＳＤＱＢＷＳＢの活性化後に直ぐに活性化することができる。しかも、マスク信号ＳＭＳＫの解除のタイミング制御も容易である。
【０１２７】
［第７の実施の形態］
本実施の形態は、所定のＤＱバッファに対応するメモリセルアレイに最下位アドレスＡＣ＜０＞＝０を割り付け、そのメモリセルアレイ内のスペアエレメント及びそのＤＱバッファが活性化されるときにディセーブルされるＤＱバッファに対応するメモリセルアレイにアドレスＡＣ＜０＞＝１を割り付けることを特徴とする。
【０１２８】
これまで述べてきたように、アドレス選択信号ＳＡＤＤＳの遷移に比べ、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの活性化及び非活性化（リセット）のタイミングは遅れてしまう。よって、Ｒ／Ｄヒット信号ＳＲＤＨＩＴのマスク（ＤＱバッファアクティブ信号あるいはマスク信号ＳＭＳＫによる）を解除するタイミングを早くすればするほど、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの確定とマスク解除とのマージンが狭まる。すなわち、プロセス変動や内部及び外部電源電圧の変動などによって、Ｒ／Ｄヒット信号ＳＲＤＨＩＴの確定前にマスクが解除され、誤動作を引き起こす可能性が高くなるということである。この点からみると、ミニマムサイクル時のバースト動作（リード及びライト）時に、リダンダンシーのヒットが連続して続く動作が最も厳しい動作の１つとなる。
【０１２９】
ところで、リダンダンシーのスペアエレメントをテストする方法には、以下のようなものがある。各スペアＣＳＬに対して、そのスペアＣＳＬが、その領域内におけるいかなる不良ＣＳＬをも置き換えられるという救済領域内の特定のアドレスをプリプログラムしておく。このプリプログラムアドレスとリダンダンシーテスト用のテストモード信号とを組み合わせて入力することで、各スペアＣＳＬを選択する方法である。この方法において、プリプログラムアドレスをバースト時に順番にアクセスされるアドレスにすれば、Ｒ／Ｄヒット動作が連続する状況を作り出すことが可能である。
【０１３０】
本実施の形態では、上記テストに更に厳しい条件、すなわち現サイクルのＲ／Ｄヒット信号ＳＲＤＨＩＴでディセーブルされているＤＱバッファを次のサイクルで活性化させるという条件を加えることにより、より効果的に上記テストを行うことが可能である。例えば、第４の実施の形態の図１３におけるバースト動作の場合には、Ｒ／Ｄヒット信号ＳＲＤＨＩＴＢが活性化された次のサイクルでＲ／Ｄヒット信号ＳＲＤＨＩＴＡが活性化されれば良い。このためには、バースト時に常にカウントアップされる、最下位アドレスのＡＣ＜０＞＝０をＤＱバッファ３４Ａに対応する領域に、また、ＡＣ＜０＞＝１をＤＱバッファ３４Ｂに対応する領域に割り付ければ良い。このように、あるＤＱバッファに対応するメモリセルアレイに最下位アドレスＡＣ＜０＞＝０を割り付け、そのメモリセルアレイ内のスペアエレメント及びそのＤＱバッファが活性化される場合に、このＤＱバッファが活性化されることによってディセーブルされる、別のＤＱバッファが対応するメモリセルアレイにＡＣ＜０＞＝１を割り付けることにより、バースト動作時にリダンダンシーのヒット動作が連続し、且つ現サイクルのＲ／Ｄヒット信号でディセーブルされているＤＱバッファを、次のサイクルで活性化させるというアクセス的に最も厳しい状況を再現することができる。これによって、チップのスクリーニングが効果的に行える。
【０１３１】
また、この第７の実施の形態には、以下のような利点もある。これまでは、バースト動作時にリダンダンシーのヒットが続くテストについて述べてきたが、通常のバースト動作でリダンダンシーのヒットが連続する可能性は低い。従って、通常のバースト動作時に起こる可能性の高い、タイミング的に厳しい動作は、現サイクルにおいて、Ｒ／ＤモードでＤＱバッファ３４Ａに対応するメモリセルアレイを選択し、次のサイクルでＤＱバッファ３４Ｂに対応するメモリセルアレイをノーマルモードで選択する動作である。なぜなら、ＤＱバッファ３４Ｂの選択時にデコーダ３５Ｂ−５におけるＲ／Ｄヒット信号ＳＲＤＨＩＴＡのリセットが遅いからである。しかし、図１３のようなアドレスの割付を用いると、バースト動作時にこのような動作が起こることはない。なぜなら、現サイクルでＤＱバッファ３４Ａに対応するメモリセルアレイをＲ／Ｄモードで選択した場合、その次のサイクルにおいて、ノーマルモードで選択されるのはＤＱバッファ３４Ａに対応するメモリセルアレイだからである。
【０１３２】
以上のように、本実施の形態では、リダンダンシーテスト時のバースト動作は、アクセス上厳しいものとなり、通常のバースト動作ではＲ／Ｄヒット信号のリセット動作の点で厳しいタイミングが起こる可能性を低くすることができる。
【０１３３】
【発明の効果】
以上説明したように、この発明によれば、リダンダンシーヒット信号によりＤＱバッファ選択信号の活性化が律速されることがなく、ＤＱバッファの動作タイミングが遅れるのを防止できる半導体記憶装置が得られる。
【０１３４】
また、動作速度の高速化を図れる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭの概略構成を示すブロック図。
【図２】図１に示した回路の一部の具体的な構成例を示す回路図。
【図３】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図４】図３に示した回路の具体的な構成例を示す回路図。
【図５】図３及び図４に示した回路においてＲ／Ｄモードでリダンダンシー側のＤＱバッファを選択した次のサイクルにおいて、ノーマルモードでノーマル側のＤＱバッファを選択する場合のタイミングチャート。
【図６】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図７】図６に示した回路の具体的な構成例を示す回路図。
【図８】図６及び図７に示した回路において入力アドレスでノーマル側のＤＱバッファが選択され、これがＲ／Ｄモードでリダンダンシー側のＤＱバッファに置き換わる時のタイミングチャート。
【図９】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図１０】図９に示した回路の具体的な構成例を示す回路図。
【図１１】この発明の第４の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図１２】図１１に示した回路の具体的な構成例を示す回路図。
【図１３】図１２に示した回路の変形例について説明するための回路図。
【図１４】この発明の第５の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図１５】図１４に示した回路の具体的な構成例を示す回路図。
【図１６】図１４及び図１５に示した回路において、Ｒ／Ｄモードでリダンダンシー用のＤＱバッファを選択した次のサイクルにおいて、ノーマルモードで前サイクルディセーブルされたノーマルモード用のＤＱバッファを選択する場合のタイミングチャート。
【図１７】図１５に示した回路の変形例について説明するための回路図。
【図１８】この発明の第６の実施の形態に係る半導体記憶装置について説明するためのもので、図２に示した回路におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図１９】図１８に示した回路の具体的な構成例を示す回路図。
【図２０】同一サイクルにおいて、ノーマルモードとＲ／Ｄモードでデータの読み出し及び書き込みに使用するＤＱバッファが異なる従来の半導体記憶装置におけるノーマルモードとＲ／Ｄモードの切換に関係する回路部を抽出して示すブロック図。
【図２１】図２０に示した回路の詳細な構成例を示す回路図。
【図２２】図２０及び図２１に示した回路において、入力アドレスでノーマル側のＤＱバッファを選択し、これをＲ／Ｄモードでリダンダンシー側のＤＱバッファに置き換える時の動作を示すタイミングチャート。
【符号の説明】
３１−１〜３１−４…バンク、
３２−１〜３２−４…セルアレイ部、
３３−１〜３３−４…ＣＳＬドライバ、
３４−１〜３４−４，３４Ａ，３４Ｂ…ＤＱバッファ、
３５−１〜３５−４，３５Ａ−１〜３５Ａ−４，３５Ｂ−１〜３５Ｂ−４…ＤＱバッファコントローラ，Ｒ／Ｄコントローラ及びアドレスデコーダ、
３６−１〜３６−４，３６Ａ，３６Ｂ…ＭＤＱ線対、
３７−１〜３７−４…バンクコントローラ、
３８…コマンドパッド、
３９…アドレスパッド、
４０…アドレス線、
４１…データ入出力パッド、
４２…データ線、
４３…ＤＱバッファアクティブ信号線、
５０Ａ，５０Ｂ…ＬＤＱ線対、
５１Ａ，５１Ｂ…ＤＱゲート、
５２Ａ，５２Ｂ…センスアンプ、
５３Ａ，５３Ｂ…ビット線対、
５４Ａ，５４Ｂ…カラム選択線、
５５…デコーダ、
５６…Ｒ／Ｄコントローラ、
５７…ヒューズセット及びコンパレータ、
ＳＲＷＣ…リード／ライト制御信号、
ＳＡＤＤ…アドレス信号、
ＳＣＳＬＡＣ…スペアＣＳＬ活性化信号、
ＳＡＤＤＳ…アドレス選択信号、
ＳＲＤＨＩＴ，ＳＲＤＨＩＴＡ，ＳＲＤＨＩＴＢ…Ｒ／Ｄヒット信号、
ＳＤＱＢＡＣ…ＤＱバッファアクティブ信号、
ＳＤＱＢＳＡ，ＳＤＱＢＳＢ…ＤＱバッファ選択信号、
ＳＤＱＢＥＡ，ＳＤＱＢＥＢ…ＤＱバッファイネーブル信号、
ＳＤＡＴＡ…データ、
ＳＭＳＫ…マスク信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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