(57)【特許請求の範囲】
【請求項１】
第１ビットラインと、
ワードラインと、
前記第１ビットラインと前記ワードラインの交差点に配列された不揮発性メモリセルと、
前記第１ビットラインに対応する第２ビットラインと、
前記第１及び第２ビットラインに連結され、前記第１及び第２ビットラインの間の電圧差を感知する感知増幅器と、
基準セルを含み、前記第２ビットラインに基準電圧を供給する基準回路と、
テスト動作モードの間に、外部からの制御信号に応じて外部からの可変可能な第１及び第２テスト電圧を受け入れ、前記第１及び第２ビットラインに前記第１及び第２テスト電圧を各々供給するテスト回路とを含み、
前記テスト回路は、前記ワードラインが非選択されるときまで、前記第１テスト電圧を前記第１ビットラインに供給しないこと、 前記基準セルが非選択されるときまで、前記第２ビットラインに前記第２電圧を供給しないこと、及び前記不揮発性メモリセルと前記基準セルの全部が非選択されるときまで、前記第１及び第２ビットラインに、前記第１及び第２テスト電圧を供給しないことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記不揮発性メモリセル及び前記基準セルの各々は、強誘電体キャパシタを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
複数の第１ワードライン、複数の第１ビットライン、そして前記複数の第１ワードラインと前記複数の第１ビットラインの交差点に各々配列された複数の第１不揮発性メモリセルを含む第１メモリセルアレイと、
前記複数の第１ビットラインに各々対応する複数の第２ビットラインと、
第１基準ワードラインと複数の第１基準セルを備え、前記第２ビットラインに供給される第１基準電圧を発生する第１基準セルアレイと、
外部からのアドレス信号に応じて選択される前記第１不揮発性メモリセルに関連された前記第１ワードラインと前記第１基準ワードラインとを選択する行デコーダ回路と、
選択された前記第１不揮発性メモリセルに関連された前記第１及び第２ビットラインの間の電圧差を感知する前記複数の第１及び第２ビットライン間に連結された各感知増幅器回路と、
テスト動作モードの間に、第１及び第２制御信号に応じて外部から、少なくとも１つの可変可能なテスト電圧を受け入れ、前記第１及び第２ビットラインのうち、少なくとも１つのビットラインに前記少なくとも１つの可変可能なテスト電圧を供給するテスト回路と
を含むことを特徴とする強誘電体メモリ装置。
【請求項４】
前記第１不揮発性メモリセル及び第１基準セルの各々は、強誘電体キャパシタ及びスイッチングトランジスタを含むことを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記第２ビットラインに連結され、複数の第２ワードラインと前記第２ビットラインの交差点に各々配列された複数の第２不揮発性メモリセルを備える第２メモリセルアレイと、
前記第１ビットラインに連結され、第２基準ワードラインと複数の第２基準セルを備え、前記第１ビットラインに供給される第２基準電圧を発生する第２基準セルアレイと
をさらに含むことを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項６】
前記テスト回路は、前記第２メモリセルアレイ及び第１及び第２基準セルアレイが全部非選択されるときまで、前記第２ビットラインのうち、少なくとも１つのビットラインに前記可変可能なテスト電圧を供給しないことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項７】
前記テスト回路は、前記第１メモリセルアレイ及び前記第１及び第２基準セルアレイが、全部非選択されるときまで、前記第１ビットラインのうち、少なくとも１つのビットラインに前記可変可能なテスト電圧を供給しないことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項８】
前記テスト回路は、前記第１及び第２メモリセルアレイ及び第１基準セルアレイが、全部非選択されるときまで、前記第２ビットラインのうち、少なくとも１つのビットラインに前記可変可能なテスト電圧を供給しないことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項９】
前記テスト回路は、前記第１及び第２メモリセルアレイと前記第２基準セルアレイの全部が非選択されるときまで、前記第１ビットラインのうち、少なくとも１つのビットラインに前記可変可能なテスト電圧を供給しないことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項１０】
外部から２つの可変可能なテスト電圧が前記テスト回路に供給されるとき、前記テスト回路は、前記第１及び第２メモリセルアレイと前記第１及び第２基準セルアレイが全部非選択されるときまで、前記第１及び第２ビットラインに前記２つの可変可能なテスト電圧を供給しないことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項１１】
前記テスト回路は、
前記第１ビットラインに連結され、第１及び第２選択信号ＤＭＰＲＳＥＮ＿Ｔ、ＤＭＰ＿Ｔに応じて、前記２つの可変可能なテスト電圧のうち、１つを前記第１ビットラインにダンピングする第１回路と、
前記第２ビットラインに連結され、第３及び第４選択信号ＤＭＰＲＳＥＮ＿Ｂ、ＤＭＰ＿Ｂに応じて、前記２つのテスト電圧のうち、他の１つのテスト電圧を前記第２ビットラインにダンピングする第２回路と、
第５及び第６選択信号に応じて前記２つの可変可能なテスト電圧を前記第１及び第２回路に各々伝達する電圧伝達回路と、
前記第１及び第２制御信号を受け入れて前記第１乃至第６選択信号を発生する選択信号発生回路を含むことを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１２】
前記選択信号発生回路は、前記第２メモリセルアレイ、又は第１基準セルアレイがテスト動作モードの間に選択されるとき、前記第１乃至第４選択信号を発生し、前記第１選択信号ＤＭＰＲＳＥＮ＿Ｔは、前記第２選択信号ＤＭＰ＿Ｔ以前に活性化されることを特徴とする請求項１１に記載の強誘電体メモリ装置。
【請求項１３】
前記選択信号発生回路は、前記第１メモリセルアレイ、又は前記第２基準セルアレイが前記テスト動作モードの間に選択されるとき、前記第３乃至第６選択信号のうち、１つを発生し、前記第３選択信号ＤＭＰＲＳＥＮ＿Ｂは、前記第４選択信号ＤＭＰ＿Ｂ以前に活性化されることを特徴とする請求項１１に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、より詳しくは強誘電体キャパシタの性能マージンがテスト可能なオン−チップテスト回路を備えた強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
最近、メモリセルキャパシタのために、強誘電物質を使用して不揮発性貯蔵データを具現する強誘電体メモリ装置が考案されている。強誘電体キャパシタは、ヒステリシス特性を有し、その結果、たとえ電界がゼロ（０）であっても電界による他の極性の残留分極が残っている。これにより強誘電体キャパシタの残留分極によって貯蔵されたデータを表示することによって不揮発性メモリ装置が具現可能である。キャパシタを形成する強誘電物質として、ＰＺＴ、ＫＮ０３、ＰｂＬａ２０３、ＺｒＯ２−ＴｉＯ２、ＰｂＴｉＯ３−ＰｂＺｒＯ３等がよく知られている。
【０００３】
米国特許公報第４８７３５５４号には、２つの種類の強誘電体メモリ装置が掲載されている。一番目の種類は、１つのメモリセルがビット当たり、１つのトランジスタと１つのキャパシタを含み（以後、“１Ｔ／１Ｃ”と称する）、１つのダミーメモリセル（即ち、基準セル）が例えば、２５６個のメインメモリセル（即ち、ノーマルセル）に対して設けられる。二番目の種類は、１つのメモリセルがビット当たり、２つのトランジスタと２つのキャパシタを含み（以後、“２Ｔ／２Ｃ”と称する）、ダミーメモリセルは、設けられない。１対の相補データが１対の強誘電体キャパシタに貯蔵される。
【０００４】
前述された１Ｔ／１Ｃタイプの強誘電体メモリ装置によると、基準メモリセルキャパシタ（即ち、ダミーメモリセルキャパシタ）は、メインメモリセルキャパシタの２倍のキャパシタンス（即ち、２倍の面積）を有する。又基準メモリセルキャパシタのサイズは、メインメモリセルキャパシタのサイズとは違う。従って、強誘電体キャパシタの性能によってサイズが決定されなければならない。
【０００５】
従来の１Ｔ／１Ｃタイプの強誘電体メモリ装置において、基準メモリキャパシタのサイズは、メインメモリセルキャパシタのサイズと相違して設定されなければならないが、強誘電体キャパシタの性能変化及び電圧依存性によって低い電圧で特に動作マージンが減少される。２Ｔ／２Ｃタイプの強誘電体メモリ装置において、低い電圧で強誘電体メモリ装置の動作は、安定的であるが、ビット当たりメモリセル領域が１Ｔ／１Ｃタイプに殆ど２倍である。
【０００６】
さらに、従来の２Ｔ／２Ｃ、又は１Ｔ／１Ｃタイプの装置において、強誘電体キャパシタの性能マージンデストが不可能であり、その結果低い性能を有する強誘電体キャパシタがそのようなテストによって（ｂｙ  ｓｃｒｅｅｎｉｎｇ）除去が不可能である。従って強誘電体キャパシタの性能マージンをテストするためのオン−チップ回路が要求される。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、第一に、オン−チップテスト回路を備えた強誘電体メモリ装置を提供し、装置内の強誘電体キャパシタの性能マージンをオン−チップテスト回路によってテスト可能とすることにある。
本発明の目的は、第二に、感知増幅器回路の感知マージンをテストすることができるオン−チップテスト回路を備えた強誘電体メモリ装置を提供することにある。
本発明の目的は、第三に、改善された信頼性を有する強誘電体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上述のような目的を達成するための本発明の第１の特徴によると、強誘電体メモリ装置が提供される。装置は、第１ビットラインとワードラインの交差点に配列された不揮発性メモリセルと第１ビットラインに対応する第２ビットラインを含む。強誘電体メモリ装置は、又第１及び第２ビットラインに連結され、第１及び第２ビットラインの間の電圧差を感知するための感知増幅器を含む。さらに、強誘電体メモリ装置は、オン−チップテスト回路を含み、オン−チップテスト回路は、外部からの可変可能なテスト電圧を受け入れてテスト動作モードの間に外部からの制御信号に応じて第１及び第２ビットラインのうち、少なくとも１つのビットラインに前記可変可能なテスト電圧を強制的に印加する。
【０００９】
このような装置によれば、強誘電体メモリ装置に設けられる強誘電体キャパシタの性能マージンをオン−チップテスト回路によって検査することができる。
【００１０】
【発明の実施の形態】
以下、参照図面に基づいて本発明の実施形態を詳細に説明する。
図１を参照すると、選択信号発生回路２８、電圧伝達回路３０、第１電圧ダンピング回路（ｆｉｒｓｔ  ｖｏｌｔａｇｅ  ｄｕｍｐｉｎｇ  ｃｉｒｃｕｉｔ）３２及び第２電圧ダンピング回路３４で構成されるオン−チップテスト回路４０が強誘電体メモリ装置１に設けられる点に注意しなければならない。この装置によると、メモリセルアレイ及び基準セルアレイの強誘電体キャパシタの性能マージンと感知増幅器回路の感知マージンの全部を評価（又はテスト）することができ、その結果強誘電体メモリ装置１の信頼性（又は収率）を改善することができる。
【００１１】
図１は、本発明による強誘電体メモリ装置１ブロック図を示す。
強誘電体メモリ装置１は、この分野の知識を持っている者によく知られたオープンビットラインスキム（ｏｐｅｎ  ｂｉｔ  ｌｉｎｅ  ｓｃｈｅｍｅ）を採択するが、フォールデッドビットラインスキムを適用することができ、フォールデッドビットラインスキムは、“ＦＯＬＤＥＤ  ＢＩＴ  ＬＩＮＥ  ＦＥＲＲＯＥＬＥＴＲＩＣ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”という題目で米国特許公報第５５４１８７２号に掲載されている。
【００１２】
図１を参照すると、装置１は、第１メモリセルアレイ１０、第１基準セルアレイ１２、そして第１ビットラインプリチャージ回路１６を含み、それらは、感知増幅器回路１４の上側に配列され、複数のビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔ（ｉは、２より大きい定数）に連結される。第１メモリセルアレイ１０は、複数のワードラインＷＬ１＿Ｔ−ＷＬｉ＿ＴとワードラインＷＬ１＿Ｔ−ＷＬｉ＿Ｔに各々対応する複数のプレートラインＰＬ１＿Ｔ−ＰＬｉ＿Ｔを有し、第１基準セルアレイ１２は、基準ワードラインＲＷＬ＿Ｔと基準ワードラインＲＷＬ＿Ｔに対応する基準プレートラインＲＰＬ＿Ｔを有する。
【００１３】
強誘電体メモリ装置１は、さらに第２メモリセルアレイ２０、第２基準セルアレイ２２、そして第２ビットラインプリチャージ回路２４を含み、それらは感知増幅器回路１４の下側に配列され、複数のビットラインＢＬ１＿Ｂ−ＢＬｉ＿Ｂに連結される。第２メモリセルアレイ２０は、複数のワードラインＷＬ１＿Ｂ−ＷＬｉ＿ＢとワードラインＷＬ１＿Ｂ−ＷＬｉ＿Ｂに各々対応する複数のプレートラインＰＬ１＿Ｂ−ＰＬｉ＿Ｂを有し、第２基準セルアレイ２２は、基準ワードラインＲＷＬ＿Ｂと基準ワードラインＲＷＬ＿Ｂに対応する基準プレートラインＲＰＬ＿Ｂを有する。
【００１４】
前述の構成によると、各動作モードの間に、第１メモリセルアレイ１０が行デコーダ回路２６によって選択されるとき、第２メモリセルアレイ２０及び第１基準セルアレイ１２は、行デコーダ回路２６によって非選択される。それから、第２基準セルアレイ２２は、各動作モードの間に要求される基準電圧をビットラインＢＬ１＿Ｂ−ＢＬｉ＿Ｂに供給する基準回路（ａ  ｒｅｆｅｒｅｎｃｅ  ｃｉｒｃｕｉｔ）として機能する。一方、第２メモリセルアレイ２０が行デコーダ回路２６によって選択されるとき、第１メモリセルアレイ１０及び第２基準セルアレイ２２は、行デコーダ回路２６によって非選択される。このとき、第１基準セルアレイ１２は、各動作モードの間に、要求される基準電圧をビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔに供給する。第１ビットラインプリチャージ回路１６は、ビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔを所定電圧（例えば、接地電圧０Ｖ）にプリチャージし、第２ビットラインプリチャージ回路２４は、ビットラインＢＬ１＿Ｂ−ＢＬｉ＿Ｂを所定電圧にプリチャージする。
【００１５】
行デコーダ回路２６の一実施形態が“ＤＹＮＡＭＩＣ  ＡＤＪＵＳＴＩＮＧ  ＲＥＦＥＲＥＮＣＥ  ＶＯＬＴＡＧＥ  ＦＯＲ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＣＩＲＣＵＩＴＳ”という題目で米国特許公報第５２１８５６６号に掲載されている。行デコーダ回路２６の一実施形態に対する説明は、省略する。
【００１６】
再び、図１を参照すると、強誘電体メモリ装置１は、第１メモリセルアレイ及び基準セルアレイ１０及び１２、ならびに第２メモリセルアレイ及び基準セルアレイ２０及び２２に設けられる各強誘電体キャパシタ（図２，３参照）の性能マージンをテストし、さらに感知増幅器回路１４の感知マージンをテストする回路４０を含む。
【００１７】
強誘電体メモリ装置１に集積される。即ちオン−チップのテスト回路４０は、選択信号発生回路２８、電圧伝達回路３０、第１電圧ダンピング回路３２及び第２電圧ダンピング回路３４を含む。テスト回路４０は、各アレイ１０、１２、２０及び２２内に設けられる強誘電体キャパシタの性能マージンテストが要求されるとき、外部からの可変可能な電圧ＶＤＭＰ＿Ｔ／ＶＤＭＰ＿ＢをビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔ、又はＢＬ１＿Ｂ−ＢＬｉ＿Ｂに供給する。又、テスト回路４０は、感知増幅器回路１４の感知マージンがテストされるとき、外部からの可変可能な電圧ＶＤＭＰ＿Ｔ及びＶＤＭＰ＿ＢをビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔ及びＢＬ１＿Ｂ−ＢＬｉ＿Ｂに各々供給する。
【００１８】
例えば、第１メモリセルアレイ１０内に設けられる強誘電体キャパシタに対するマージンテストが実施される間に、テスト回路４０は、行デコーダ回路２６を制御することによって、第２基準セルアレイ２２を非活性化させ、その次に基準電圧として可変可能な電圧、例えばＶＤＭＰ＿ＢをビットラインＢＬ１＿Ｂ−ＢＬｉ＿Ｂに供給する。それから、第１メモリセルアレイ１０内に設けられる強誘電体キャパシタの性能マージンは、テスト電圧ＶＤＭＰ＿Ｂレベルを外部的に調節することによって感知増幅器回路１４を通して評価することができる。ここで、前述したように、第１メモリセルアレイ１０が正常動作モードの間に選択されるとき、第１基準セルアレイ１２及び第２メモリセルアレイ２０の全部は行デコーダ回路２６を通して非選択される（即ち、各アレイ内に配列されるワードライン及び基準プレートラインが非選択される）。正常動作モードと同様に、テスト動作モードの間にアレイ１２及び２０の全部が非選択される。
【００１９】
第２メモリセルアレイ２０内に設けられる強誘電体キャパシタに対するマージンテストが実施されるとき、テスト回路４０は、行デコーダ回路２６を制御することによって第１基準セルアレイ１２を非活性化させ、それから可変可能なテスト電圧、例えば、ＶＤＭＰ＿Ｔを基準電圧としてビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔに供給する。それから、第２メモリセルアレイ２０に設けられる強誘電体キャパシタの性能マージンは、テスト電圧ＶＤＭＰ＿Ｔを外部的に可変させることにより、感知増幅器回路１４を通して評価することができる。ここで、第２メモリセルアレイ２０が正常動作モードの間に選択されるとき、第１メモリセルアレイ１０及び第２基準セルアレイ２２の全部は行デコーダ回路２６を通して非選択される。正常動作モードと同様に、回路１０及び２２の全部はテスト動作モードの間に非選択される。
【００２０】
さらに、感知増幅器回路１４に対する感知マージンをテスト回路４０を通して検査（テスト）することができる。即ち第１及び第２メモリセルアレイ１０及び２０と第１及び第２基準セルアレイ１２及び２２を非選択とすることによって外部からの可変可能なテスト電圧ＶＤＭＰ＿Ｔ及びＶＤＭＰ＿ＢをビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔ、そしてＢＬ１＿Ｂ−ＢＬｉ＿Ｂに各々供給することによってビットラインの間の電圧差を感知する能力が検査される。
【００２１】
本発明による前述したテスト回路４０によって、アレイ１０、１２、２０そして２２に設けられる強誘電体キャパシタの性能マージンをテストすることができ、その結果低い性能を有する強誘電体キャパシタをスクリーンすることによって除去することができる。又、感知増幅器回路１４に対する感知マージンをオン−チップテスト回路４０を利用して評価することができる。
【００２２】
本発明の望ましい実施形態によるテスト回路４０の選択信号発生回路２８の詳細回路図が図２および図３に図示されている。図４は、本発明による図１の電圧伝達回路３０の詳細回路図を示す。
【００２３】
図２および図３を参照すると、２つの信号ＸＴＭ＿４ＭＢ及びＸＴＭ＿４ＲＢが強誘電体メモリ装置１の外部から印加され、メモリセルアレイ１０及び２０と基準セルアレイ１２及び２２のうち、少なくとも１つを選択する。２つの信号ＵＰ及びＤＮは、本発明によるオープンビットラインスキムを利用した分野でよく知られた方法によって内部的に生成される。信号ＩＣＥは、チップイネーブル状態を示す。図４において、２つの電圧ＸＶＤＭＰ＿Ｔ及びＸＶＤＭＰ＿Ｂは、外部から供給される可変可能なテスト電圧である。
【００２４】
本発明によると、第１乃至第５テスト動作モードが実施される。第１テスト動作モードの間には、図１に図示された第１メモリセルアレイ１０に設けられる強誘電体キャパシタの性能マージンがテスト回路４０を利用して測定され、第２テスト動作モードの間には、図１に図示された第２メモリセルアレイ２０に設けられる強誘電体キャパシタの性能マージンがテスト回路４０によって測定される。一方、第３テスト動作モードの間には、図１に図示された第１基準セルアレイ１２に設けられる強誘電体キャパシタの性能マージンが図１のテスト回路４０を通して評価され、そして第４テスト動作モードの間には、図１に図示された第２基準セルアレイ２２に設けられる強誘電体キャパシタの性能マージンがテストされる。最後に、第５テスト動作モードの間には、感知増幅器回路１４に対する感知マージンがテスト回路４０を利用して評価される。
【００２５】
各動作モードによるテスト回路４０の動作を図２、図３及び図４を参照して、以下説明する。
第１テスト動作モード、即ち第１メモリセルアレイ１０がテストされるとき、信号ＸＴＭ＿４ＭＢが‘Ｈ’レベルから‘Ｌ’レベルに活性化され、信号ＸＴＭ＿４ＲＢは非活性化された状態、即ち‘Ｈ’レベルの状態にある。これはインバータ５４の出力ＴＭ＿４Ｍが‘Ｈ’レベルになり、インバータ５９の出力ＴＭ＿４Ｒが‘Ｌ’レベルになるようにする。第１テスト動作モードの間に、信号ＵＰは、‘Ｈ’レベルになり、信号ＤＮは、‘Ｌ’レベルになる。ＮＡＮＤゲート６２の出力だけが‘Ｈ’レベルから‘Ｌ’レベルになり、他のＮＡＮＤゲート６０、６１、そして６３の各々は、‘Ｈ’レベルを出力し、その結果インバータ７１からの信号ＢＴＭは、‘Ｌ’レベルから‘Ｈ’レベルになり、インバータ７０からの信号ＴＯＰは‘Ｌ’レベルの状態にある。
【００２６】
信号ＴＭ＿４Ｍ及びＵＰが‘Ｈ’レベルになるとき、ＮＯＲゲート７４の出力は‘Ｌ’レベルから‘Ｈ’レベルになり、それからパルス発生器９９は、‘Ｈ’レベルから‘Ｌ’レベルに変化する信号Ａを発生する。それ以前に、ＮＡＮＤゲート７９及び８０の各々の入力信号ＴＯＰ及びＢＴＭが各々‘Ｌ’レベルと‘Ｈ’レベルになる。そのため、ショットパルス発生器９９からの信号Ａが‘Ｌ’レベルになるとき、ＮＡＮＤゲート７９及び８０の各々は、対応するインバータ８１及び８２を通して‘Ｌ’レベルの信号ＤＭＰＲＥＳＮ＿Ｔと‘Ｈ’レベルの信号ＤＭＰＲＳＥＮ＿Ｂを各々出力する。
【００２７】
ショットパルス発生器８４は、遅延回路８３を通して‘Ｌ’レベルの信号Ａを受け入れ、その次にパルス形態の信号Ａが‘Ｌ’レベルから‘Ｈ’レベルになるとき、アクティブローパルスの信号Ｂを発生する。これは、ラッチ回路１００の出力信号Ｃを‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。それ以前に、ＮＡＮＤゲート８８及び８９の各々の入力信号ＴＯＰ及びＢＴＭが各々‘Ｌ’レベルと‘Ｈ’レベルになり、インバータ８７を通して信号Ｃを各々受け入れるＮＡＮＤゲート８８及び８９は、対応するインバータ９０及び９１を通して各々‘Ｌ’レベルの信号ＤＭＰ＿Ｔと‘Ｈ’レベルの信号ＤＭＰ＿Ｂを各々出力する。
【００２８】
このような条件下から、第２電圧ダンピング回路３４を通して第１メモリセルアレイ１０がテストされた後、信号ＰＰＬＳは、パルス形態に‘Ｈ’レベルから‘Ｌ’レベルになる。これはショットパルス発生器９４の出力信号Ｄが‘Ｌ’レベルになり、その次にラッチ回路１００の出力信号Ｃは‘Ｈ’レベルになる。結果的に信号ＤＭＰ＿Ｂが‘Ｌ’レベルに非活性化される。即ち、ラッチ回路１００がリセットされ、信号ＤＭＰ＿Ｔ及びＤＭＰ＿Ｂの全部が非活性化される。このような一連の過程を通して第１テスト動作モードが完了する。
【００２９】
第２テスト動作モードの間、即ち、第２メモリセルアレイ２０の強誘電体キャパシタの性能マージンが評価されるとき、信号ＸＴＭ＿４ＭＢ及びＤＮが活性化され、信号ＸＴＭ＿４ＲＢ及びＵＰは非活性化される。これは、信号ＴＯＰが‘Ｈ’レベルになり、信号ＢＴＭが‘Ｌ’レベルになるようにする。前述した方法によると、信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔが‘Ｈ’レベルに活性化され、信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｌ’レベルに非活性化される。このような条件下から、第１電圧ダンピング回路３２を通して第２メモリセルアレイ２０がテストされた後、活性化された信号ＤＭＰ＿Ｔも第１テスト動作モードと同一の方法で非活性化される。即ち、第２テスト動作モードが完了する。
【００３０】
第３テスト動作モードの間、即ち第１基準セルアレイ１２の強誘電体キャパシタがテストされるとき、信号ＸＴＭ＿４ＲＢ及びＤＮは活性化され、信号ＸＴＭ＿４ＭＢ及びＵＰは非活性化され、その結果第１テスト動作モードと同様に信号ＴＯＰは、‘Ｌ’レベルになり、信号ＢＴＭは‘Ｈ’レベルになる。結果的に信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｈ’レベルに活性化され、信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔは‘Ｌ’レベルに非活性化される。このような条件下から、第２電圧ダンピング回路３４を通して第１メモリセルアレイ１０がテストされた後、活性化された信号ＤＭＰ＿Ｂも第１テスト動作モードと同一の方法で非活性化される。即ち、第３テスト動作モードが完了する。
【００３１】
第４テスト動作モードの間、即ち第２基準セルアレイ２２に設けられる強誘電体キャパシタの性能マージンが評価されるとき、信号ＸＴＭ＿４ＲＢ及びＵＰは活性化され、信号ＸＴＭ＿４ＭＢ及びＤＮは非活性化され、その結果第１テスト動作モードと同様に、信号ＢＴＭは‘Ｌ’レベルになり、信号ＴＯＰは‘Ｈ’レベルになる。結局、信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｈ’レベルに活性化され、信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔは‘Ｌ’レベルに非活性化される。このような条件下から、第１電圧ダンピング回路３２を通して第２基準メモリセルアレイ２２がテストされた後、活性化された信号ＤＭＰ＿Ｔも第１テスト動作モードと同一の方法で非活性化される。即ち、第４テスト動作モードが完了する。
【００３２】
第５テスト動作モードの間、即ち感知増幅器回路１４の感知マージンがテストされるとき、信号ＸＴＭ＿４ＭＢ及びＸＴＭ＿４ＲＢの全部が活性化され、信号ＵＰ及びＤＮのうち１つだけが活性化される。これは信号ＴＯＰ及びＢＴＭが‘Ｈ’レベルになり、その結果信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔ、信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｈ’レベルに活性化される。このような条件下から、第２電圧ダンピング回路３２及び３４を通して感知増幅器回路１４の感知マージンがテストされた後、活性化された信号ＤＭＰ＿Ｔ及びＤＭＰ＿Ｂも第１テスト動作モードと同一の方法によって非活性化される。このような一連の過程を通して第５テスト動作モードが完了する。
【００３３】
第１乃至第５テスト動作モードによる信号ＸＴＭ＿４ＭＢ、ＸＴＭ＿４ＲＢ、ＵＰ、ＤＮ、ＤＭＰＲＳＥＮ＿Ｔ、ＤＭＰＲＳＥＮ＿Ｂ、ＤＭＰ＿Ｔ及びＤＭＰ＿Ｂのレベルは、次の表１のように要約することができる。
【表１】
0003848806.tif 000002
【００３４】
図５は、本発明の望ましい実施形態による第１及び第２電圧ダンピング回路と第１メモリセルアレイ１０及び第２基準セルアレイ２２の一部分を示す詳細回路図である。この図５には、４つのビットラインＢＬ１＿Ｔ、ＢＬ２＿Ｔ、ＢＬ１＿ＢそしてＢＬ２＿Ｂに関連した構成要素が図示されているが、他のビットラインと関連した構成要素も図５の構成要素と同一である。
【００３５】
説明の便宜のために、１対のビットラインＢＬ１＿Ｔ及びＢＬ１＿Ｂに関連した構成要素を説明する。図５に図示されるように、第１メモリセルアレイ１０は、スイッチングトランジスタ１０１と強誘電体キャパシタ１０２で構成される１Ｔ／１ＣタイプのメモリセルＭＣを有する。スイッチングトランジスタ１０１は、ビットラインＢＬ１＿Ｔに連結された一電流電極、対応するワードラインＷＬｉ＿Ｔに連結されたゲート及び強誘電体キャパシタ１０２を通してワードラインＷＬｉ＿Ｔに対応するプレートラインＰＬｉ＿Ｔに連結された他の電流電極を有する。ビットラインプリチャージ回路１６を構成するトランジスタ１０３は、ビットラインＢＬ１＿Ｔと接地との間に形成された電流通路を有し、信号ＢＬＰ＿Ｔによってスイッチオン／オフされる。
【００３６】
本発明による第１電圧ダンピング回路３２は、選択信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔに応じて外部から図４の電圧伝達回路３０を通して可変可能なテスト電圧ＶＤＭＰ＿ＴをビットラインＢＬ１＿Ｔ及びＢＬ２＿Ｔに供給する。回路３２は、３つのＮＭＯＳトランジスタ１０４、１０５及び１０６と１つのキャパシタ１０７を含む。トランジスタ１０４及び１０５の電流通路は、ビットラインＢＬ１＿Ｔ及びＢＬ２＿Ｔの間に直列に形成され、トランジスタ１０４及び１０５のゲートは、選択信号ＤＭＰ＿Ｔを共通に受け入れる。ゲートが選択信号ＤＭＰＲＳＥＮ＿Ｔを受け入れるトランジスタ１０６は、トランジスタ１０４及び１０５の電流通路の間のノードＮＤ１とテスト電圧ＶＤＭＰ＿Ｔとの間に連結される。キャパシタ１０７は、例えばＭＯＳキャパシタ、又は接合キャパシタで、ノードＮＤ１と接地との間に連結される。そのように連結された第１電圧ダンピング回路３２は、図５に図示されなかったが、ビットライン例えばＢＬ（ｉ−１）＿Ｔ及びＢＬｉ−Ｔの間に各々設けられる。
【００３７】
図５に関連して、第２基準セルアレイ２２は、１つのスイッチングトランジスタ１１０と１つの強誘電体キャパシタ１１１で構成される１対の基準セルＲＭＣを有する。この実施形態において、強誘電体キャパシタ１１１は相異なる分極状態を有するが、第１メモリセルアレイ１０の強誘電体キャパシタと同一のサイズを有する。ゲートが基準ワードラインＲＷＬ＿Ｂに連結されたスイッチングトランジスタ１１０は、ビットラインＢＬ１＿Ｂに連結された一電流電極と強誘電体キャパシタ１１１を通して基準プレートラインＲＰＬ＿Ｂに連結された他の電流電極を有する。さらに、ビットラインＢＬ１＿Ｂ／ＢＬ２＿Ｂに関連した強誘電体キャパシタ１１１とトランジスタ１１０の他の電流電極の間の接続点には、信号ＲＰＳ＿Ｂによってスイッチオン／オフされ、ラインＲＦＤＩＮ／ＲＦＤＩＮＢに連結された一電流電極を有するＮＭＯＳトランジスタ１１２の他の電流電極が連結されている。
【００３８】
図５には図示されなかったが、そのように連結された基準セルＲＭＣがビットライン例えばＢＬ（ｉ−１）＿Ｔ及びＢＬｉ＿Ｔの間に設けられる。
【００３９】
第１ビットラインプリチャージ回路１６と同様に、各ビットラインＢＬｉ＿Ｂには、第２ビットラインプリチャージ回路２４を構成するＮＭＯＳトランジスタ１１３が連結される。ＮＭＯＳトランジスタのゲートは、信号ＢＬＰ＿Ｂを受け入れ、ＮＭＯＳトランジスタ１１３のソースは接地される。
【００４０】
図５に図示されるように、第２電圧ダンピング回路３４は、ビットラインＢＬ１＿Ｂ及びＢＬ２＿Ｂが配列される下側に設けられる。回路３４は、図１、又は図２、図３の選択信号発生回路２８から印加される選択信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂに応じて外部から図１の電圧伝達回路３０を通して可変可能なテスト電圧ＶＤＭＰ＿Ｂを供給する。回路３４は、３つのＮＭＯＳトランジスタ１１４、１１５及び１１６と１つのキャパシタ１１７を含む。トランジスタ１１４及び１１５の電流通路は、ビットラインＢＬ１＿Ｂ及びＢＬ２＿Ｂの間に直列に形成され、トランジスタ１１４及び１１５のゲートは、選択信号ＤＭＰ＿Ｂを共通に受け入れる。ゲートが選択信号ＤＭＰＲＳＥＮ＿Ｂを受け入れるトランジスタ１１６は、テスト電圧ＶＤＭＰ＿Ｂとトランジスタ１１４及び１１５の電流通路の間のノードＮＤ２に連結される。キャパシタ１１７は、ノードＮＤ２と接地との間に連結される。そのように連結された第２電圧ダンピング回路３４は、図５に図示されなかったが、ビットライン例えばＢＬ（ｉ−１）＿Ｔ及びＢＬｉ−Ｔの間に各々設けられる。
【００４１】
各対のビットライン例えばＢＬ１＿Ｔ及びＢＬ１＿Ｂ、そしてＢＬ２＿Ｔ及びＢＬ２＿Ｂの間には、各ビットライン対の間の電圧差を感知増幅するための感知増幅器ＳＡが連結される。各感知増幅器ＳＡは、図５に図示されるように連結された２つのＰＭＯＳトランジスタ１２１及び１２３と２つのＮＭＯＳトランジスタ１２２及び１２４で構成される。
【００４２】
図５に図示されなかったが、ビットラインＢＬ１＿Ｔ、ＢＬ１＿Ｂ、ＢＬ２＿Ｔ、そしてＢＬ２＿Ｂと関連した構成要素と同一の構成要素（又は回路パターン）が行方向に多数反復されることは自明である。そして図５の第２基準セルアレイ２２と同一の第１基準セルアレイ１２が感知増幅器回路１４の上側に配列され、図５の第１メモリセルアレイ１０と同一の第２メモリセルアレイ２０が感知増幅器回路１４の下側に配列される。
【００４３】
図６は、本発明によるテスト動作モードを説明するためのタイミング図である。説明の便宜のために、２対のビットラインＢＬ１＿Ｔ、ＢＬ２＿Ｔ、ＢＬ１＿Ｂ及びＢＬ２＿Ｂと関連した本発明の動作が説明されるが、他のビットラインに関連した動作も２対のビットラインＢＬ１＿Ｔ、ＢＬ２＿Ｔ、ＢＬ１＿Ｂ及び、ＢＬ２＿Ｂと同一であることは自明である。
【００４４】
まず、第１メモリセルアレイ１０に設けられる強誘電体キャパシタの性能マージンが評価される第１テスト動作モードを説明する。前述のように、第１テスト動作モードの間、第１メモリセルアレイ１０が行デコーダ回路２６によって選択され（第１メモリセルアレイ１０の各メモリセルに貯蔵されたデータが読出される）、第２メモリセルアレイ２０及び第１基準セルアレイ１２が行デコーダ回路２６によって非選択される。テスト動作前に、ビットラインＢＬ１＿Ｔ−ＢＬｉ＿ＴとＢＬ１＿Ｂ−ＢＬｉ＿Ｂが‘Ｈ’レベルの信号ＢＬＰ＿Ｔ／Ｂによって第１及び第２ビットラインプレチャージ回路１６及び２４により所定レベル（例えば、０Ｖ）にプリチャージされる。
【００４５】
図６に図示されるように、信号ＩＣＥが‘Ｌ’レベルから‘Ｈ’レベルに遷移され、その結果図２および図３のラッチ回路１００がリセットされる。第１テスト動作モードの間に、前述した表１に図示されるように信号ＸＴＭ＿４ＭＢは‘Ｌ’レベルに活性化され、信号ＸＴＭ＿４ＲＢは‘Ｈ’レベルの状態にある。このとき、動作モードの間に、信号ＵＰは‘Ｈ’レベルになり、信号ＤＮは‘Ｌ’レベルの状態にある。これは選択信号発生回路２８からの信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｈ’レベルになり、選択信号発生回路２８からの信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔが‘Ｌ’レベルになるようにする。
【００４６】
その次に、インバータ５４からの信号ＴＭ＿４Ｍは‘Ｈ’レベルの状態にあり、インバータ５９からの信号ＴＭ＿４Ｒは‘Ｌ’レベルの状態にある。第２基準セルアレイ２２と関連した基準ワードラインＲＷＬ＿Ｂ、基準プレートラインＲＰＬ＿Ｂ、信号ＲＰＳ＿Ｂは、第１テスト動作モードの間‘Ｈ’レベルの活性化信号ＴＭ＿４Ｍによって制御される行デコーダ回路２６を通して非活性化される。このために、例えばラインＲＷＬ＿Ｂ及びＲＰＬ＿Ｂと信号ＲＰＳ＿Ｂのためのドライバ（図１に図示されない）は信号ＴＭ＿４Ｍによって制御され、その結果ドライバは、第１テスト動作モードの間に非活性化された状態に続いて維持される。
【００４７】
第２電圧ダンピング回路３４のＮＭＯＳトランジスタ１１６は、‘Ｈ’レベルの信号ＤＭＰＲＳＥＮ＿Ｂによってターン−オンされ、これは可変可能なテスト電圧ＶＤＭＰ＿Ｂが信号ＴＭ＿４Ｍ及びＴＭ＿４Ｒによって電圧伝達回路３０を通して第２電圧ダンピング回路３４のノードＮＤ２に供給されるようにする。即ち、キャパシタ１１７は、可変可能なテスト電圧ＶＤＭＰ＿Ｂレベルによって充電される。それから、図６に図示されるように、信号ＤＭＰ＿Ｂが‘Ｈ’レベルに活性化されるとき、下の数１に表現された電圧ＶDMPが各ビットライン、例えばＢＬ１＿Ｂ及びＢＬ２＿Ｂ上に惹起される。
【数１】
0003848806.tif 000003
ここで、ＣBLは、ビットラインキャパシタンスを示し、Ｃ117は、第２電圧ダンピング回路３４に設けられるキャパシタ１１７のキャパシタンスを示す。
【００４８】
次に、感知増幅器回路１４は、信号ＳＡＮ及びＳＡＰに応じてビットライン対例えばＢＬ１＿Ｔ、ＢＬ１＿Ｂの間の電圧差を感知増幅する。回路１４によって感知増幅されたデータは、信号ＹＳＷ＿Ｔによってスイッチオンされたトランジスタ１０８及び１０９を通して外部に出力される。
【００４９】
第１テスト動作モードによると、そのように非活性化された第２基準セルアレイ２２の代わりにビットラインＢＬｉ＿Ｂに基準電圧を供給する回路として電圧ダンピング回路３４を使用することによって、第１メモリセルアレイ１０に設けられる強誘電体キャパシタの性能マージンをテストすることができる。即ち、第１テスト動作モードの間に、制御信号発生回路２８の制御下で、第２電圧ダンピング回路３４を通して供給されるテスト電圧ＶＤＭＰ＿Ｂが可変されるために、第１メモリセルアレイ１０に設けられる強誘電体キャパシタの性能マージンを評価することができる。
【００５０】
第２メモリセルアレイ２０に設けられる強誘電体キャパシタの性能マージンを評価する第２テスト動作モードの間、第２メモリセルアレイ２０が行デコーダ回路２６によって選択され（第２メモリセルアレイ２０の各メモリセルに貯蔵されたデータが読出される）、第１メモリセルアレイ１０及び第２基準セルアレイ２２が行デコーダ回路２６によって非選択される。テスト動作前に、ビットラインＢＬ１＿Ｔ−ＢＬｉ＿ＴとＢＬ１＿Ｂ−ＢＬｉ＿Ｂが‘Ｈ’レベルの信号ＢＬＰ＿Ｔ／Ｂによって第１及び第２ビットラインプリチャージ回路１６及び２４により所定レベル（例えば、０Ｖ）にプリチャージされる。
【００５１】
図６に図示されるように、信号ＩＣＥが‘Ｌ’レベルから‘Ｈ’レベルに遷移され、その結果図２および図３のラッチ回路１００がリセットされる。第２テスト動作モードの間に、前述した表１に図示されるように、信号ＸＴＭ＿４ＭＢは、‘Ｌ’レベルに活性化され、信号ＸＴＭ＿４ＲＢは、‘Ｈ’レベルの状態にある。このとき、動作モードの間に、信号ＤＮは、‘Ｈ’レベルになり、信号ＵＰは、‘Ｌ’レベルの状態にある。これは選択信号発生回路２８からの信号ＤＭＰＲＳＥＮ＿Ｔ及びＤＭＰ＿Ｔが‘Ｈ’レベルになり、選択信号発生回路２８からの信号ＤＭＰＲＳＥＮ＿Ｂ及びＤＭＰ＿Ｂが‘Ｌ’レベルになるようにする。
【００５２】
その次に、インバータ５４からの信号ＴＭ＿４Ｍは、‘Ｈ’レベルの状態にあり、インバータ５９からの信号ＴＭ＿４Ｒは、‘Ｌ’レベルの状態にある。第１基準セルアレイ１２と関連した基準ワードラインＲＷＬ＿Ｔ、基準プレートラインＲＰＬ＿Ｔ、信号ＲＰＳ＿Ｔは、第１テスト動作モードのそれと同様の方法で第２テスト動作モードの間に‘Ｈ’レベルの活性化信号ＴＭ＿４Ｍによって制御される行デコーダ回路２６を通して非活性化される。
【００５３】
第１電圧ダンピング回路３２のＮＭＯＳトランジスタ１０６は、‘Ｈ’レベルの信号ＤＭＰＲＳＥＮ＿Ｔによってターンオンされ、これは可変可能なテスト電圧ＶＤＭＰ＿Ｔが信号ＴＭ＿４Ｍ及びＴＭ＿４Ｒによって電圧伝達回路３０を通して第１電圧ダンピング回路３２のノードＮＤ１に供給されるようにする。即ち、キャパシタ１０７は、可変可能なテスト電圧ＶＤＭＰ＿Ｔレベルによって充電される。それから、図６に図示されるように、信号ＤＭＰ＿Ｔが‘Ｈ’レベルに活性化されるとき、数１に表現されたものと同一の電圧ＶDMPが基準電圧として各ビットライン例えばＢＬ１＿Ｂ及びＢＬ２＿Ｂ上に惹起される。
【００５４】
感知増幅器回路１４は、信号ＳＡＮ及びＳＡＰに応じてビットライン対例えばＢＬ１＿Ｔ、ＢＬ１＿Ｂの間の電圧差を感知増幅する。回路１４によって感知増幅されたデータは、信号ＹＳＷ＿Ｂによってスイッチオンされたトランジスタ１１８及び１１９を通して外部に出力される。
【００５５】
第１テスト動作モードによると、そのように非活性化された第１基準セルアレイ１２の代わりにビットラインＢＬｉ＿Ｔに基準電圧を供給する回路として電圧ダンピング回路３２を使用することによって、第２メモリセルアレイ２０に設けられる強誘電体キャパシタの性能マージンをテストすることができる。即ち、第１テスト動作モードの間に、制御信号発生回路２８の制御下で、第２電圧ダンピング回路３２を通して供給されるテスト電圧ＶＤＭＰ＿Ｔが可変されるために、第２メモリセルアレイ２０に設けられる強誘電体キャパシタの性能マージンを評価することができる。
【００５６】
前述した表１から分かるように、第３及び第４テスト動作モードに対する動作は、第１及び第２テスト動作モードの間に、メモリセルアレイ１０及び２０がテストされる一方、第３及び第４テスト動作モードの間に、基準セルアレイ１２及び２２がテストされるという点と信号ＸＴＭ＿４ＭＢ、ＸＴＭ＿４ＲＢ、ＵＰ及びＤＮの各レベルが違う点を除外すると、第１及び第２テスト動作モードと同一の方法で実施される。それ故、それに対する説明は省略する。
【００５７】
最後に、感知増幅器回路１４に対する感知マージンを評価する第５テスト動作モードの間に、前述した表１に図示されるように、信号ＸＴＭ＿４ＭＢ、ＸＴＭ＿４ＲＢ及びＵＰ又はＸＴＭ＿４ＭＢ、ＸＴＭ＿４ＲＢ及びＤＮが活性化される。結局、信号ＤＭＰＲＳＥＮ＿Ｔ、ＤＭＰＲＳＥＮ＿Ｂ、ＤＭＰ＿Ｔ及びＤＭＰ＿Ｂの全部が‘Ｈ’レベルになる。これは、第１及び第２メモリセルアレイ１０及び２０と第１及び第２基準セルアレイ１２及び２２が非活性化されるようにする。即ちこれは信号ＴＭ＿４Ｍ及びＴＭ＿４Ｒを利用して前述した方法によって行デコーダ回路２６を制御することによって実施される。第１及び第２電圧ダンピング回路３２及び３４が選択信号発生回路２８によって活性化され、その次に上側に配列されたビットラインＢＬ１＿Ｔ−ＢＬｉ＿Ｔ及び下側に配列されたビットラインＢＬ１＿Ｂ−ＢＬｉ＿Ｂ上には、可変可能なテスト電圧ＶＤＭＰ＿Ｔ及びＶＤＭＰ＿Ｂが各々供給される。従って、２つのテスト電圧レベルを可変させることによって、感知増幅器回路１４に対する感知マージンを第５テスト動作モードの間に評価することができる。
【００５８】
【発明の効果】
以上詳細に説明したように本発明の装置によれば、第１及び第２メモリセルアレイと第１及び第２基準セルアレイに設けられる強誘電体キャパシタをオン−チップテスト回路を使用してテストすることができ、その結果低い性能を有する強誘電体キャパシタをスクリーンによって除去することができる。従って、強誘電体メモリ装置の収率および信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による強誘電体メモリ装置の実施の形態を示すブロック図である。
【図２】本発明の望ましい実施形態によるテスト回路の選択信号発生回路を示す詳細回路図である。
【図３】本発明の望ましい実施形態によるテスト回路の選択信号発生回路を示す詳細回路図である。
【図４】本発明による図１の電圧伝達回路の詳細回路図である。
【図５】本発明の望ましい実施形態による第１及び第２電圧ダンピング回路と第１メモリセルアレイ及び第２基準セルアレイの一部分を示す詳細回路図である。
【図６】本発明によるテスト動作モードを説明するためのタイミング図である。
【符号の説明】
１０，２０    メモリセルアレイ
１２，２２    基準セルアレイ
１４    感知増幅器回路
１６，２４    ビットラインプリチャージ回路
２６    行デコーダ回路
２８    選択信号発生回路
３０    電圧伝達回路
３２，３４    電圧ダンピング回路
【図１】
0003848806.tif 000004
【図２】
0003848806.tif 000005
【図３】
0003848806.tif 000006
【図４】
0003848806.tif 000007
【図５】
0003848806.tif 000008
【図６】
0003848806.tif 000009