(57)【特許請求の範囲】
【請求項１】
電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置において、
ロウ及びコラムに対応して縦横に配列されるメモリセルと、
前記メモリセルの使用可否情報を、一度に消去を行う単位をブロックとし、前記ブロック毎の使用可否情報として記憶する前記メモリセル以外に設けられた可否情報記憶手段とを有し、
前記可否情報記憶手段は、
前記ブロック毎の前記使用可否情報を記憶する複数のメモリセルと、
前記複数のメモリセルに対応して設けられ、選択された使用可否情報を記憶しているメモリセルを選択する複数のビット線と、
前記メモリセルからの使用可否情報の読み出しを制御するワード線とを含み、
前記複数のメモリセルに記憶されている、全部のブロックに対応する前記使用可否情報を前記複数のビット線を介して一度に読み出すことを特徴とする不揮発性の半導体記憶装置。
【請求項２】
前記可否情報記憶手段は、電気的に書き込み及び消去が可能な不揮発性メモリセルであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記可否情報記憶手段は、前記メモリセルから読み出された使用可否情報の出力を制御するゲート手段と、
前記ゲート手段から供給される前記使用可否情報を判定して出力するセンスアンプとを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記メモリセルにデータを書き込むとき及び読み出すときに、そのデータからエラー訂正コードを生成するエラー訂正コード生成回路と、
データを書き込むときに生成されたエラー訂正コードを記憶するエラー訂正コード格納手段と、
前記データを書き込むときに生成されたエラー訂正コードと読み出すときに生成されたエラー訂正コードとを比較するエラー訂正コード比較手段とを有し、
前記エラー訂正コード比較手段による比較結果が異なっている場合に、前記可否情報記憶手段の使用可否情報を更新することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ワード線は、前記複数のメモリセルに対して共通に設けられていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置の主力商品としてフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が多数開発されている。特に、ＮＡＮＤ型と呼ばれるセル構成のフラッシュメモリ（以下、ＮＡＮＤ型フラッシュメモリという）は、ファイル用途向けのマスストレージ製品として使用されており、その記録容量が年々増加の一途を辿っている。
【０００３】
ところで、記憶容量の増加に伴い情報を記憶する素子であるメモリセルトランジスタは、ＮＡＮＤ型フラッシュメモリの記憶容量の増加に伴い、そのＮＡＮＤ型フラッシュメモリに含まれる数が増加する。例えば、１６Ｍｂｉｔ（メガビット）の記憶容量をもつフラッシュメモリは、１６７７万７２１６個のメモリセルトランジスタを含み、６４Ｍｂｉｔに至っては６７１０万８８６４個のメモリセルを含んでいる。
【０００４】
したがって、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ等の不良について考慮する必要があり、製造後に全てのメモリセルトランジスタに対して良否判定試験を行うことが重要となる。ＮＡＮＤ型フラッシュメモリは、ブロックと呼ばれるメモリセルトランジスタ群の単位で消去を実行しており、他の理由により取り扱う情報もブロック単位で取り扱う方が管理が容易である。
【０００５】
例えば、その良否判定試験によって不良であると確認されたメモリセルトランジスタを含むブロックは、バッドブロック（インバリッドブロック）と呼ばれている。更に、バッドブロックは使用中に発生することもある。このようなバッドブロックは、以降のアクセスを禁止される。
以下、ＮＡＮＤ型フラッシュメモリの基本的構成について図１を利用して説明し、併せてブロック使用可否情報の作成方法について説明する。尚、ここでブロック使用可否情報とは、各ブロック毎にバッドブロックであるか否かを示した情報である。
【０００６】
図１は、従来のＮＡＮＤ型フラッシュメモリの一例のブロック図を示す。図１のブロック図は、ロウアドレスバッファ１０，コラムアドレスバッファ１２，アドレスレジスタ１４，選択Ｔｒデコーダ１６，ロウアドレスデコーダ１８，コラムアドレスデコーダ２０，制御回路及び高電圧回路２２，コマンドレジスタ２４，メモリセルアレイ２６，Ｙゲート２８，センスアンプ３０，データレジスタ３２，及び入出力制御回路３４を含む構成である。
【０００７】
ＮＡＮＤ型フラッシュメモリの動作は全てコマンド信号により制御される。そのコマンド信号，アドレス信号，データ信号は、入出力端子ｉ／ｏ０〜ｉ／ｏ７を介して入出力制御回路３４に供給される。入出力制御回路３４は、供給されたコマンド信号，アドレス信号，データ信号を制御回路及び高電圧回路２２に外部から供給される制御信号の組み合わせにしたがって各ブロックに送出する。すなわち、コマンド信号はコマンドレジスタ２４に供給され、アドレス信号はアドレスレジスタ１４に供給され、データ信号はデータレジスタ３２に供給される。
【０００８】
コマンドレジスタ２４は、供給されたコマンド信号をラッチし、適切なタイミングでコマンド信号を制御回路及び高電圧回路２２に供給する。コマンドレジスタ２４からコマンド信号を供給された制御回路及び高電圧回路２２は、コマンド信号をデコードしてロウアドレスデコーダ１８，メモリセルアレイ２６，センスアンプ３０，及びデータレジスタ３２等、そのコマンド信号に基づく処理を行うために必要なブロックを制御する信号を出力する。
【０００９】
アドレスレジスタ１４は、供給されたアドレス信号をラッチし、適切なタイミングでアドレス信号をロウアドレスバッファ１０及びコラムアドレスバッファ１２に供給する。アドレスレジスタ１４からアドレス信号を供給されたロウアドレスバッファ１０は、そのアドレス信号を適切なタイミングで選択Ｔｒデコ−ダ１６，ロウアドレスデコーダ１８に供給する。また、アドレスレジスタ１４からアドレス信号を供給されたコラムアドレスバッファ１２は、そのアドレス信号を適切なタイミングでコラムアドレスデコーダ２０に供給する。
【００１０】
選択Ｔｒデコーダ１６は、アドレス信号に基づいてメモリセルアレイ２６に含まれる選択トランジスタを制御する選択トランジスタ制御信号ＳＬを出力する。また、ロウアドレスデコーダ１８は、供給されたアドレス信号をデコードしてワード線信号ＷＬを出力する。このような選択トランジスタ制御信号ＳＬ及びワード線信号ＷＬの制御によりメモリセルアレイ２６を構成しているセルブロックから選択したデータ信号をＹゲート２８に供給する。
【００１１】
コラムアドレスデコーダ２０は、供給されたアドレス信号をデコードしてＹゲート２８を制御する信号を出力する。Ｙゲートは、メモリセルアレイ２６から供給されたデータ信号から必要なデータ信号を選択し、センスアンプ３０を介してデータレジスタ３２にデータ信号を供給する。データレジスタ３２は、センスアンプ３０から供給されたデータ信号をラッチし、適切なタイミングで入出力制御回路３４にデータ信号を供給している。そして、入出力制御回路３４は、クロック信号に伴い順次データ信号を出力していく。
【００１２】
次に、上記図１に示すＮＡＮＤ型フラッシュメモリのデータ信号読み出しのタイミング制御について説明する。図２は、ＮＡＮＤ型フラッシュメモリのデータ信号読み出し動作を示す一例のタイミングチャートを示す。尚、／は不論理の信号を表し、その他は正論理の信号を表す。
制御回路及び高電圧回路２２にチップイネーブル信号／ＣＥが入力されると、ライトイネーブル信号／ＷＥのタイミングに基づいて、入出力制御回路３４にコマンド信号，アドレス信号，又はデータ信号が供給される。このとき、入出力制御回路３４に供給される信号の種類は、制御回路及び高電圧回路２２に供給されるコマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥに基づいて判断される。すなわち、コマンドラッチイネーブル信号ＣＬＥと同時に入出力制御回路３４に供給された信号はコマンド信号であり、アドレスラッチイネーブル信号ＡＬＥと同時に入出力制御回路３４に供給された信号はアドレス信号である。したがって、図２のタイミング図の場合、コマンド信号（００Ｈ），アドレス信号（Ａ０〜Ａ２２）が入出力制御回路３４に供給されている。
【００１３】
続いて、データ信号がメモリセルアレイ２６から読み出され、Ｙゲート２８，センスアンプ３０，及びデータレジスタ３２を介して入出力制御回路３４からリードイネーブル信号／ＲＥのタイミングに応じて順次出力される。
以上のような、ＮＡＮＤ型フラッシュメモリ１においては、システム等の管理する側が対象ブロックのブロック可否情報を有する。したがって、ブロック毎にブロック可否情報のテーブルを作成する必要がある。一般に、対象ブロック毎のブロック可否情報は、その対象ブロック内の所定位置に所定のコードにより書き込まれており、その所定位置に書き込まれているコードによりその対象ブロックがバッドブロックであるか否かを判断する。
【００１４】
システム等の管理する側は、ブロック可否情報のテーブルを作成する際、全てのブロックのメモリセルのデータを読み出し、そのデータ内に含まれるブロック可否情報に基づいてブロック可否情報のテーブルを作成する。そして、システム等の管理する側は、ブロック可否情報のテーブルに基づいて、バッドブロックへのアクセスを禁止するようにコントロールしている。また、このブロック可否情報のテーブルは、ＮＡＮＤ型フラッシュメモリの使用中に新たにバッドブロックが発生した場合、随時更新される。
【００１５】
【発明が解決しようとする課題】
しかしながら、ブロック可否情報のテーブルの作成は、全ブロック分の読み出し処理が必要である。一般に、ＮＡＮＤ型フラッシュメモリは、例えば１ワード線分のデータであるページと呼ばれる単位で読み出しが行われ、そのページ単位のデータをメモリセルからデータレジスタ３２に読み出すのにある程度の時間が掛かる。したがって、ブロック数が多くなるとブロック可否情報のテーブルを作成するのに長時間が必要となるという問題があった。
【００１６】
例えば、一つのブロックを読み出すのに６００μｓ（マイクロセカンド）掛かる場合、ブロック数が１０００個あればブロック可否情報のテーブルを作成するのに最低６００ｍｓ（ミリセカンド）必要とされていた。
また、ブロック可否情報を表す所定のコードが書き込まれている位置が不良となった場合、ブロック可否情報が正しく認識されないという問題があった。
【００１７】
本発明は、上記の点に鑑みなされたもので、ブロック可否情報を高速且つ確実に読み出すことができる半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１記載の本発明は、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置において、ロウ及びコラムに対応して縦横に配列されるメモリセルと、前記メモリセルの使用可否情報を、一度に消去を行う単位をブロックとし、前記ブロック毎の使用可否情報として記憶する前記メモリセル以外に設けられた可否情報記憶手段とを有し、前記可否情報記憶手段は、前記ブロック毎の前記使用可否情報を記憶する複数のメモリセルと、前記複数のメモリセルに対応して設けられ、選択された使用可否情報を記憶しているメモリセルを選択する複数のビット線と、前記メモリセルからの使用可否情報の読み出しを制御するワード線とを含み、前記複数のメモリセルに記憶されている、全部のブロックに対応する前記使用可否情報を前記複数のビット線を介して一度に読み出すことを特徴とする。
【００１９】
このように、電気的に書き込み及び消去が可能な不揮発性のメモリセルの使用可否情報を記憶する可否情報記憶手段をメモリセル以外に有することにより、可否情報記憶手段をメモリセル上に記憶することなく、メモリセル以外に設けられた可否情報記憶手段に記憶することができる。したがって、使用可否情報の読み出しが高速且つ確実に行われるようになる。
これは、可否情報記憶手段が取り扱うべきデータである使用可否情報はメモリセルの取り扱うべきデータに比べると遥かに少なくて済むため、可否情報記憶手段の設計ルールを緩くすることができるからである。したがって、可否情報記憶手段は、使用可否情報の読み出しを高速且つ確実に行うことができる。
【００２０】
また、可否情報記憶手段は、ブロック毎に使用可否情報を記憶しておくことができる。これは、ブロック内に含まれるメモリセルの内、一つでも使用不可のメモリセルがある場合、そのブロック全体がバッドブロックとして使用を禁止されるため、ブロック毎の使用可否情報を記憶しておけばよいからである。特に、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置においては、処理の都合上、ブロック毎の使用可否情報であることが都合がよい。
【００２１】
また、可否情報記憶手段は、複数のメモリセルとビット線とワード線とを有することにより、複数のメモリセルから必要な使用可否情報、又は全部の使用可否情報を選択して読み出すことが可能となる。つまり、一度に複数の使用可否情報を読み出すことが可能となる。
【００２２】
また、可否情報記憶手段は、記憶している前記使用可否情報を一度に読み出すことにより、読み出し時間を短縮できる。
【００２３】
また、請求項２記載の本発明は、前記可否情報記憶手段は、電気的に書き込み及び消去が可能な不揮発性メモリセルであることを特徴とする。
【００２４】
このように、可否情報記憶手段を電気的に書き込み及び消去が可能な不揮発性メモリセルとすることにより、使用可否情報を記憶し続けることができる。
【００２５】
また、請求項３記載の本発明は、前記可否情報記憶手段は、前記メモリセルから読み出された使用可否情報の出力を制御するゲート手段と、前記ゲート手段から供給される前記使用可否情報を判定して出力するセンスアンプとを含むことを特徴とする。
【００２６】
このように、可否情報記憶手段は、ゲート手段と、センスアンプとを有することにより、使用可否情報を読み出して出力することが可能となる。
【００２７】
また、請求項４記載の本発明は、前記メモリセルにデータを書き込むとき及び読み出すときに、そのデータからエラー訂正コードを生成するエラー訂正コード生成回路と、データを書き込むときに生成されたエラー訂正コードを記憶するエラー訂正コード格納手段と、前記データを書き込むときに生成されたエラー訂正コードと読み出すときに生成されたエラー訂正コードとを比較するエラー訂正コード比較手段とを有し、前記エラー訂正コード比較手段による比較結果が異なっている場合に、前記可否情報記憶手段の使用可否情報を更新することを特徴とする。
【００２８】
このように、エラー訂正コード生成回路と、エラー訂正コード格納手段と、エラー訂正コード比較手段とを有することにより、半導体記憶装置の使用中に新たにバッドブロックが発生したとしても、使用可否情報を更新していくことができる。
【００２９】
また、請求項５記載の本発明は、前記ワード線は、前記複数のメモリセルに対して共通に設けられていることを特徴とする。
【００３２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面に基づいて説明する。
図３は、本発明の半導体記憶装置の第一実施例のブロック図を示す。尚、図３のブロック図は、図１に示すブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。
【００３３】
図３に示す本発明の半導体記憶装置２のブロック図は、バッドブロック記憶手段４０を含む構成であることが図１に示すブロック図と異なっている。バッドブロック記憶手段４０は、バッドブロック記憶部４１，Ｙゲート４２，及びセンスアンプ４３を含む。
バッドブロック記憶部４１とメモリセルアレイ２６との切り換えは、Ｙゲート４２及び２８を利用して切り換えられる。制御回路及び高電圧回路２２に供給されるコマンド信号又は高電圧信号に応じて、Ｙゲート２８及び４２が切り換えられる。その他、バッドブロック記憶部４１のデータを選択するための信号は、メモリセルアレイ２６に供給される信号と共有され、後述するように対象ブロックに対応したブロック可否情報が読み出される。このような構成により、従来ブロック内の所定位置に書き込まれていたブロック可否情報をバッドブロック記憶手段４０に書き込むことが可能となっている。
【００３４】
実際に、ブロック可否情報は、ブロックがバッドブロックであるか否かを判定するためのものなので、１ビットあれば十分である。例えば、ブロック可否情報が”０”のときバッドブロックであり、”１”のときバッドブロックではないと判定できる。しかし、複数ビットを利用した多数決制により信頼性を上げる場合には、その分のビット数が必要になる。複数ビットを利用した多数決制とは、例えば３ビットのブロック可否情報が”０，０，１”の場合、その数が多い”０”をブロック可否情報として判断することである。
【００３５】
上記のように、バッドブロック記憶手段４０は、メモリセルアレイ２６に比べて遥かに少ないデータを保持すればよいので設計ルールを緩くすることができ、高信頼性を得ることができる。また、ブロック可否情報のテーブルを作成する場合、従来ブロック毎に読み出しが必要であったのに対し、バッドブロック記憶手段４０によれば読み出すデータ数を大幅に減少させることができるので高速に処理することができる。
【００３６】
以下、図４を利用してバッドブロック記憶手段４０について説明する。図４は、バッドブロック記憶部の第一実施例の回路図を示す。尚、図４のバッドブロック記憶手段４０は、１０２４個のブロックのブロック可否情報を記録しておく例である。
図４のバッドブロック記憶部４１は、ブロック可否情報を記憶しておくメモリセルＢＢＣ０〜１０２３と、各ブロックのアドレスに対応するバッドブロック記憶部用ワード線ＷＬＢ０，１６，３２，・・・ ，１６３６７と、メモリセルＢＢＣ０〜１０２３とビット線との接続を制御する選択トランジスタＴｒＤ０〜１０２３と、選択トランジスタ用信号線ＳＬＤＢ０〜１０２３と、メモリセルＢＢＣ０〜１０２３とＡＲＲＡＹ（ＧＮＤ）との接続を制御する選択トランジスタＴｒＳ０〜１０２３と、選択トランジスタ用信号線ＳＬＳＢ０〜１０２３とを含む。
【００３７】
選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎは直列に接続されており、一つのメモリセルＢＢＣｎは一つのブロックのブロック可否情報に対応している。尚、上記添え字”ｎ”は、図４の例の場合、０〜１０２３を表す。
選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎは、メモリセルアレイ２６の選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎに夫々対応している。また、Ｙゲート４２及びセンスアンプ４３は，Ｙゲート２８及びセンスアンプ３０に夫々対応しており、バッドブロック記憶部４１はメモリセルアレイ２６と同様に書き込み，消去，読み出しが可能である。
【００３８】
図３の制御回路及び高電圧回路２２に供給されたコマンド信号又は高電圧信号に基づいて、バッドブロック用モードに切り換わった後の動作について説明する。尚、バッドブロック用モードとは、バッドブロック記憶手段４０からブロック可否情報を読み出すモードをいう。
バッドブロック用モードに切り換わると、ロウアドレスデコーダ１８は供給されたアドレス信号をデコードしてブロックアドレス信号を生成し、そのブロックアドレス信号に対応するバッドブロック記憶部用ワード線ＷＬＢｎを選択する。また、ブロックアドレス信号に対応する選択トランジスタＴｒＤｎ及び選択トランジスタＴｒＳｎは、処理に応じて適切に制御される。
【００３９】
バッドブロック記憶部用ワード線ＷＬＢｎにより、ブロックアドレス信号に対応したメモリセルＢＢＣｎが選択され、メモリセルＢＢＣｎの状態がビット線に読み出される。ビット線のレベル変動は、Ｙゲート４２を介してセンスアンプ４３に供給され、センスアンプ４３はメモリセルＢＢＣｎに記憶されていたデータであるブロック可否情報を判定する。
【００４０】
例えば、メモリセルＢＢＣｎが電流を流さない状態”０”をバッドブロック，メモリセルＢＢＣｎが電流を流す状態”１”をバッドブロック以外とすると、センスアンプ４３によりレベル変動が検出されない場合がバッドブロックを示すブロック可否情報となる。また、センスアンプ４３によりレベル変動が検出される場合がバッドブロック以外を示すブロック可否情報となる。
【００４１】
センスアンプ４３により判定されたブロック可否情報は、データレジスタ３２にラッチされ、クロック信号に伴って入出力制御回路３４を介して外部に出力される。
次に、第一実施例より更にブロック可否情報を高速に読み出すことができる第二実施例について図５を利用して説明する。図５は、本発明の半導体記憶装置の第二実施例のブロック図を示す。尚、図５のブロック図は、図３に示すブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。
【００４２】
図５に示す本発明の半導体記憶装置３のブロック図は、バッドブロック記憶手段５０の構成が図３に示すブロック図と異なっている。バッドブロック記憶手段５０は、バッドブロック記憶部５１，Ｙゲート５２，及びセンスアンプ５３を含む。
バッドブロック記憶部５１とメモリセルアレイ２６との切り換えは、Ｙゲート５２及び２８を利用して切り換えられる。制御回路及び高電圧回路２２に供給されるコマンド信号又は高電圧信号に応じて、Ｙゲート２８及び５２が切り換えられる。その他、バッドブロック記憶部５１のデータを選択するための信号は、ロウアドレスデコーダ１８から供給され、後述するように対象ブロックに対応したブロック可否情報が読み出される。このような構成により、従来ブロック内の所定位置に書き込まれていたブロック可否情報をバッドブロック記憶手段５０に書き込むことが可能となっている。
【００４３】
以下、図６を利用してバッドブロック記憶手段５０について説明する。図６は、バッドブロック記憶部の第二実施例の回路図を示す。尚、図６のバッドブロック記憶手段５０は、１０２４個のブロックのブロック可否情報を記録しておく例である。
図６のバッドブロック記憶部５１は、ブロック可否情報を記憶しておくメモリセルＢＢＣ０〜１０２３と、各ブロックのアドレスに対応するバッドブロック記憶部用ビット線ＢＬＢ０〜１０２３と、バッドブロック記憶部用ビット線の接続を制御する選択トランジスタ５２−１〜５２−１０２３と、バッドブロック記憶部用ワード線ＷＬＢと、メモリセルＢＢＣ０〜１０２３とビット線との接続を制御する選択トランジスタＴｒＤ０〜１０２３と、選択トランジスタ用信号線ＳＬＤＢと、メモリセルＢＢＣ０〜１０２３とＡＲＲＡＹ（ＧＮＤ）との接続を制御する選択トランジスタＴｒＳ０〜１０２３と、選択トランジスタ用信号線ＳＬＳＢとを含む。
【００４４】
選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎは直列に接続されており、一つのメモリセルＢＢＣｎは一つのブロックのブロック可否情報に対応している。尚、上記添え字”ｎ”は、図６の例の場合、０〜１０２３を表す。
選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎは、メモリセルアレイ２６の選択トランジスタＴｒＤｎ，メモリセルＢＢＣｎ，及び選択トランジスタＴｒＳｎに夫々対応している。また、Ｙゲート５２及びセンスアンプ５３は，Ｙゲート２８及びセンスアンプ３０に夫々対応しており、バッドブロック記憶部５１はメモリセルアレイ２６と同様に書き込み，消去，読み出しが可能である。
【００４５】
図５の制御回路及び高電圧回路２２に供給されたコマンド信号又は高電圧信号に基づいて、バッドブロック用モードに切り換わった後の動作について説明する。尚、バッドブロック用モードとは、バッドブロック記憶手段５０からブロック可否情報を読み出すモードをいう。
バッドブロック用モードに切り換わると、ロウアドレスデコーダ１８は供給されたアドレス信号をデコードしてブロックアドレス信号を生成し、そのブロックアドレス信号に対応するバッドブロック記憶部用ビット線ＢＬＢｎが選択される。この場合、あるブロックのブロック可否情報が読み出されるが、例えばラッチ等により、複数又は全部のバッドブロック記憶部用ビット線ＢＬＢｎを選択することにより、複数又は全部のブロックの同時選択も可能である。
【００４６】
次に、バッドブロック記憶部用ワード線ＷＬＢｎ，選択トランジスタＴｒＤｎ及び選択トランジスタＴｒＳｎを選択することにより、ブロックアドレスに対応するブロック可否情報がメモリセルＢＢＣｎからビット線に読み出される。ビット線のレベル変動は、選択トランジスタ５２−１を介してセンスアンプ５３に供給され、センスアンプ５３はメモリセルＢＢＣｎに記憶されていたデータであるブロック可否情報を判定する。センスアンプ５３により判定されたブロック可否情報は、データレジスタ３２にラッチされ、クロック信号に伴って入出力制御回路３４を介して外部に出力される。
【００４７】
図６の回路図の場合、複数又は全部のブロック可否情報を一度にデータレジスタ３２に供給することが可能であり、図４の回路図と比較してビット線が短くできるのでチャージ時間が短くできる。したがって、複数又は全部のブロックに対応するブロック可否情報をデータレジスタ３２に読み出したあと、クロック信号に伴って順次読み出すことにより、ブロック可否情報を更に高速に読み出すことが可能となる。
【００４８】
次に、半導体記憶装置の使用中に新たにバッドブロックが発生した場合に対応することができる第三実施例について図７を利用して説明する。図７は、本発明の半導体記憶装置の第三実施例のブロック図を示す。尚、図７のブロック図は、図５に示すブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。
【００４９】
図７に示す本発明の半導体記憶装置４のブロック図は、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）コード生成回路６０，ＥＣＣコード格納手段６１，及びＥＣＣコード比較回路６２を含む。
データ書き込み時、外部から供給されるデータは入出力制御回路３４を介してデータレジスタ３２に供給されると共に、ＥＣＣコード生成回路６０にも同一のデータを送りＥＣＣコード（１）を作成しておく。データレジスタ３２は、通常の処理によってデータをメモリセルアレイ２６の所定のブロックに書き込む。また、ＥＣＣコード生成回路６０は作成したＥＣＣコード（１）をＥＣＣコード格納手段６１に格納する。尚、ＥＣＣコード格納手段６１に格納されたＥＣＣコード（１）は、そのＥＣＣコード（１）を作成した元データが格納されているブロックと関連付けされて格納されている。ＥＣＣコード格納手段６１の構成は、例えばバッドブロック記憶手段５０と同様に構成できる。
【００５０】
そして、次の読み出し時、通常の処理によってデータをメモリセルアレイ２６から読み出し、データレジスタ３２に供給する。このとき、データレジスタ３２は、メモリセルアレイ２６から読み出されたデータを保持したまま、そのデータをＥＣＣコード生成回路６０に供給してＥＣＣコード（２）を生成する。ＥＣＣコード生成回路６０は、生成したＥＣＣコード（２）をＥＣＣコード比較回路６２に供給する。また、ＥＣＣコード格納手段６１は読み出しを行うデータのＥＣＣコード（１）をＥＣＣコード比較回路６２に供給する。
【００５１】
ＥＣＣコード比較回路６２は、供給されたＥＣＣコード（１）とＥＣＣコード（２）とを比較して一致した場合、データレジスタ３２に保持しているデータを入出力制御回路３４を介して外部に出力させる。一方、供給されたＥＣＣコード（１）とＥＣＣコード（２）とを比較して一致しない場合、バッドブロック記憶手段５１は、データを読み出したブロックがバッドブロックであるとするブロック可否情報を書き込まれる。
【００５２】
したがって、図７のブロック図の場合、半導体記憶装置の使用中に新たにバッドブロックが発生したとしても、ブロック可否情報を更新して対応することが可能となる。
なお、特許請求の範囲に記載した可否情報記憶手段はバッドブロック記憶手段に対応し、ブロック毎の使用可否情報はブロック可否情報に対応する。
【００５３】
【発明の効果】
上述の如く、請求項１記載の本発明によれば、電気的に書き込み及び消去が可能な不揮発性のメモリセルの使用可否情報を記憶する可否情報記憶手段をメモリセル以外に有することにより、可否情報記憶手段をメモリセル上に記憶することなく、メモリセル以外に設けられた可否情報記憶手段に記憶することができる。したがって、使用可否情報の読み出しが高速且つ確実に行われるようになる。
【００５４】
これは、可否情報記憶手段が取り扱うべきデータである使用可否情報はメモリセルの取り扱うべきデータに比べると遥かに少なくて済むため、可否情報記憶手段の設計ルールを緩くすることができるからである。したがって、可否情報記憶手段は、使用可否情報の読み出しを高速且つ確実に行うことができる。
また、可否情報記憶手段は、ブロック毎に使用可否情報を記憶しておくことができる。これは、ブロック内に含まれるメモリセルの内、一つでも使用不可のメモリセルがある場合、そのブロック全体がバッドブロックとして使用を禁止されるため、ブロック毎の使用可否情報を記憶しておけばよいからである。特に、電気的に書き込み及び消去が可能な不揮発性の半導体記憶装置においては、処理の都合上、ブロック毎の使用可否情報であることが都合がよい。
また、可否情報記憶手段は、複数のメモリセルとビット線とワード線とを有することにより、複数のメモリセルから必要な使用可否情報、又は全部の使用可否情報を選択して読み出すことが可能となる。つまり、一度に複数の使用可否情報を読み出すことが可能となる。
また、可否情報記憶手段は、記憶している前記使用可否情報を一度に読み出すことにより、読み出し時間を短縮できる。
【００５５】
また、請求項２記載の本発明によれば、可否情報記憶手段を電気的に書き込み及び消去が可能な不揮発性メモリセルとすることにより、使用可否情報を記憶し続けることができる。
【００５６】
また、請求項３記載の本発明によれば、可否情報記憶手段は、ゲート手段と、センスアンプとを有することにより、使用可否情報を読み出して出力することが可能となる。
【００５７】
また、請求項４記載の本発明によれば、エラー訂正コード生成回路と、エラー訂正コード格納手段と、エラー訂正コード比較手段とを有することにより、半導体記憶装置の使用中に新たにバッドブロックが発生したとしても、使用可否情報を更新していくことができる。
【００５８】
また、請求項５記載の本発明によれば、ワード線を、複数のメモリセルに対して共通に設けることができる。
【図面の簡単な説明】
【図１】従来のＮＡＮＤ型フラッシュメモリの一例のブロック図である。
【図２】ＮＡＮＤ型フラッシュメモリのデータ信号読み出し動作を示す一例のタイミングチャートである。
【図３】本発明の半導体記憶装置の第一実施例のブロック図である。
【図４】バッドブロック記憶部の第一実施例の回路図である。
【図５】本発明の半導体記憶装置の第二実施例のブロック図である。
【図６】バッドブロック記憶部の第二実施例の回路図である。
【図７】本発明の半導体記憶装置の第三実施例のブロック図である。
【符号の説明】
２，３，４    半導体記憶装置
１０    ロウアドレスバッファ
１２    コラムアドレスバッファ
１４    アドレスレジスタ
１８    ロウアドレスデコーダ
２０    コラムアドレスデコーダ
２２    制御回路及び高電圧回路
２４    コマンドレジスタ
２６    メモリセルアレイ
２８，４２，５２    Ｙゲート
３０，４３，５３    センスアンプ
３２    データレジスタ
３４    入出力制御回路
４０，５０    バッドブロック記憶手段
４１，５１    バッドブロック記憶部
６０    ＥＣＣコード生成回路
６１    ＥＥＣコード格納手段
６２    ＥＣＣコード比較回路
ＴｒＤ０〜ＴｒＤ１０２３，ＴｒＳ０〜ＴｒＳ１０２３，５２−１〜５２−１０２３    選択トランジスタ
ＢＢＣ０〜ＢＢＣ１０２３    メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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