(57)【特許請求の範囲】
【請求項１】
基準電位に対して正負両極性の振幅を有するパルス状電圧をオペアンプにて増幅する増幅回路において、
前記オペアンプは、非反転端子に入力信号が入力される第１、第２のオペアンプと、これら第１、第２のオペアンプの出力を差動増幅する第３のオペアンプとから成り、
前記オペアンプの出力側と入力側との間にオフセット電圧除去手段を設け、該オフセット電圧除去手段は、前記第３のオペアンプの出力側に設けられるスイッチと、該スイッチと前記第１、第２のオペアンプの入力側との間に設けられる積分回路とを備え、前記スイッチは前記第３のオペアンプから前記パルス状電圧が出力され持続している間のみ閉じて前記第３のオペアンプの出力側と前記積分回路との間を接続して、前記積分回路にて前記第３のオペアンプより出力される正極側のパルスと負極側のパルスとの振幅の差を演算して、前記第１、第２のオペアンプのそれぞれの反転入力端子にフィ−ドバックさせ、前記差を０にすべく、前記第１、第２のオペアンプの非反転入力端子より入力する入力信号の基準電位を前記差の分変移させることを特徴とする増幅回路。
【請求項２】
前記第１、第２のオペアンプのそれぞれの非反転入力端子には、起歪体に貼付されたブリッジ回路が接続され、該ブリッジ回路の出力を増幅することを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記オペアンプをＣ−ＭＯＳトランジスタで構成したことを特徴とする請求項１または２に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばロードセルで検出される信号をオペアンプを用いて増幅する増幅回路に関する。
【０００２】
【従来の技術】
例えばロードセルにおける検出信号は定格で数ｍｖと微弱であり、はかりとしては、その電圧を数千分の１程度の精度で検出しなければならない。従って、その信号を増幅する増幅回路としては低ノイズであると同時にオフセット電圧も小さいことが要求される。特に最近は、低消費電力化や他の回路素子と組み合わせてのモノリシックＩＣ化を図るためＣ−ＭＯＳトランジスタでオペアンプを構成するようになってきているが、Ｃ−ＭＯＳトランジスタのオペアンプは、バイポーラトランジスタに比べてオフセット電圧が大きく、また製造の過程で生じる各素子ごとのオフセット電圧の大きさのばらつきも大きい。
【０００３】
【発明が解決しようとする課題】
従来より、オペアンプにおいて発生するオフセット電圧を除去すべくオフセット除去回路を別途設ける方法がとられているが、オフセットの大きさが異なるオペアンプに対して同じオフセット除去回路で対応するには、それぞれのオペアンプごとに例えば抵抗値を調整するなど個別に調整しなければならず手間がかかっていた。
【０００４】
本発明は上述の問題に鑑みてなされ、オペアンプごとの個別の調整を必要としないオフセット電圧除去手段を備えた増幅回路を提供することを課題とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するに当たり、本発明では、基準電位に対して正負両極性の振幅を有するパルス状電圧をオペアンプにて増幅する増幅回路において、
前記オペアンプは、非反転端子に入力信号が入力される第１、第２のオペアンプと、これら第１、第２のオペアンプの出力を差動増幅する第３のオペアンプとから成り、
前記オペアンプの出力側と入力側との間にオフセット電圧除去手段を設け、このオフセット電圧除去手段は、前記第３のオペアンプの出力側に設けられるスイッチと、該スイッチと前記第１、第２のオペアンプの入力側との間に設けられる積分回路とを備え、前記スイッチは前記第３のオペアンプから前記パルス状電圧が出力され持続している間のみ閉じて前記第３のオペアンプの出力側と前記積分回路との間を接続して、前記積分回路にて前記第３のオペアンプより出力される正極側のパルスと負極側のパルスとの振幅の差を演算して、前記第１、第２のオペアンプのそれぞれの反転入力端子にフィ−ドバックさせ、前記差を０にすべく、前記第１、第２のオペアンプの非反転入力端子より入力する入力信号の基準電位を前記差の分変移させて、出力されるパルス状電圧の両極性の振幅の幅が等しくなるようにする。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００７】
図１は、荷重を検出してデジタル表示するデジタルロードセルの構成を示すブロック図である。図示しない荷重検出部である起歪体に貼付されたブリッジ回路２の出力側は増幅回路３の入力側に接続され、増幅回路３の出力側はサンプル・ホールド回路５の入力側に接続され、サンプル・ホールド回路５の出力側はローパスフィルタ６の入力側に接続され、ローパスフィルタ６の出力側はＡ／Ｄコンバータ７の入力側に接続され、Ａ／Ｄコンバータ７の出力側はＣＰＵ８の入力側に接続され、ＣＰＵ８の出力側は表示部９と接続されている。また、ブリッジ回路２にはこれに励起電圧を供給する励起電圧印加回路１が接続されている。
【０００８】
図２は、図１におけるブリッジ回路２と増幅回路３の回路図を示す。ブリッジ回路２は、起歪体に貼付された４つのストレインゲージ２ａから成る。ブリッジ回路２の出力端子の一方は、第１のオペアンプ１１ａの非反転入力端子に接続されている。第１のオペアンプ１１ａの出力端子は抵抗Ｒ１（例えば４８ｋΩ）を介して第３のオペアンプ１２の反転入力端子に接続されている。ブリッジ回路２の他方の出力端子は第２のオペアンプ１１ｂの非反転入力端子に接続され、第２のオペアンプ１１ｂの出力端子は抵抗Ｒ２（例えば４８ｋΩ）を介して第３のオペアンプ１２の非反転入力端子に接続されている。また、第１、第２のオペアンプ１１ａ、１１ｂには、それぞれコンデンサ２５ａ、２５ｂが接続され位相補償を行っている。
【０００９】
第３のオペアンプ１２の反転入力端子は抵抗Ｒ３（例えば６０ｋΩ）を介してこの第３のオペアンプ１２の出力端子と接続され、非反転入力端子は抵抗Ｒ４（例えば６０ｋΩ）を介して基準電位（例えば２．３Ｖ）に接続されている。第３のオペアンプ１２の出力端子は、図１におけるサンプル・ホールド回路５の入力側に接続されているとともに、スイッチ１５に接続されている。スイッチ１５は抵抗Ｒ５（例えば５７６ｋΩ）を介してコンデンサ１６（例えば０．４７μＦ）及びオペアンプ１３の反転入力端子に接続されている。オペアンプ１３の非反転入力端子は基準電位に接続されている。オペアンプ１３の出力端子は、コンデンサ１６と抵抗Ｒ６（例えば９６ｋΩ）との接続点１９に接続されている。抵抗Ｒ５、コンデンサ１６及びオペアンプ１３より積分回路１７が構成される。
【００１０】
抵抗Ｒ６の他方の端子は、抵抗Ｒ７（例えば９６ｋΩ）及びオペアンプ１４ｂの反転入力端子に接続されている。オペアンプ１４ｂの非反転入力端子は基準電位と接続されている。オペアンプ１４ｂの出力端子は、抵抗Ｒ７と抵抗Ｒ８（例えば９６ｋΩ）との接続点２０に接続されている。オペアンプ１４ｂの反転入力端子と出力端子との間にはコンデンサ１８ｂ（例えば２ｐＦ）が接続されている。
【００１１】
抵抗Ｒ８の他方の端子は、抵抗Ｒ９（例えば９６ｋΩ）及びオペアンプ１４ａの反転入力端子に接続されている。オペアンプ１４ａの非反転入力端子は基準電位と接続されている。オペアンプ１４ａの出力端子は、抵抗Ｒ９の他方の端子２１に接続されている。オペアンプ１４ａの反転入力端子と出力端子との間にはコンデンサ１８ａ（例えば２ｐＦ）が接続されている。
【００１２】
接続点２０は抵抗Ｒ１０（例えば９ｋΩ）を介して接続点２２に接続され、接続点２２は第２のオペアンプ１１ｂの反転入力端子に接続されている。オペアンプ１４ａの出力端子は抵抗Ｒ１１（例えば９ｋΩ）を介して接続点２３に接続され、接続点２３は第１のオペアンプ１１ａの反転入力端子に接続されている。第１のオペアンプ１１ａの出力端子は抵抗Ｒ１２（例えば９ｋΩ）、抵抗Ｒ１３（例えば６７Ω）を介して接続点２３に接続され、接続点２３は抵抗Ｒ１４（例えば６７Ω）、抵抗Ｒ１５（例えば６７Ω）を介して接続点２２に接続され、接続点２２は抵抗Ｒ１６（例えば６７Ω）、抵抗Ｒ１７（例えば９ｋΩ）を介して第２のオペアンプ１１ｂの出力端子に接続されている。
【００１３】
以上のスイッチ１５、積分回路１７、オペアンプ１４ａ、１４ｂなどから、第３のオペアンプ１２の両極性の出力パルスの振幅の差を求めて、第１、第２のオペアンプ１１ａ、１１ｂの入力側へとフィードバックさせるオフセット電圧除去手段２４が構成される。
【００１４】
また、以上述べた増幅回路３はＣ−ＭＯＳ構造で成り、デジタルロードセルを構成する他の回路と組み合わせてモノリシックＩＣ化されている。
【００１５】
次に、以上のように構成されるデジタルロードセルの作用について説明する。
【００１６】
ブリッジ回路２の２つの入力端子それぞれには、励起電圧印加回路１より、図３Ａで示される電圧（Ｖ１）と、図３Ｂで示される電圧（Ｖ２）が励起電圧として供給される。電圧（Ｖ１）及び（Ｖ２）とも、例えば２．３Ｖを基準電位として正極側（上側）と負極側（下側）に交互に振幅を有するパルス状電圧である。正極側パルスの電圧は例えば４．５Ｖ、負極側パルスの電圧は例えば０．７Ｖである。従って、ブリッジ回路２の励起電圧としては、図３Ｃに示される（Ｖ１）−（Ｖ２）となる。これは、正極側と負極側に交互に振幅を有するパルス状電圧であり、基準電位（０Ｖ）に対して、正極側パルスの電圧は＋３．８Ｖ、負極側パルスの電圧は−３．８Ｖである。
【００１７】
ブリッジ回路２が貼付された起歪体に荷重が加わると、ブリッジ回路２の平衡はくずれ、その荷重に応じて、励起電圧に比例した信号がブリッジ回路２より出力され、第１のオペアンプ１１ａの非反転入力端子と第２のオペアンプ１１ｂの非反転入力端子に入力する。
【００１８】
そして、その入力信号は第１、第２のオペアンプ１１ａ、１１ｂでそれぞれ、例えば約１３０倍の増幅ゲインで非反転増幅されて出力される。
【００１９】
そして、第１のオペアンプ１１ａの出力信号は第３のオペアンプ１２の反転入力端子に入力し、第２のオペアンプ１１ｂの出力信号は第３のオペアンプ１２の非反転入力端子に入力して、例えば約１．２５倍の増幅ゲインで差動増幅されて出力される。
【００２０】
図３Ｄは、第３のオペアンプ１２の出力波形を示す。オフセット電圧の発生により、例えば正極側の振幅が大きくなり、負極側の振幅が小さくなるというように、両極性のパルスの振幅が基準電位に対して非対称となる。
【００２１】
そこで、本実施の形態では、以下のようにしてオフセット電圧を除去するようにしている。
【００２２】
図２において、スイッチ１５は、第３のオペアンプ１２より出力されるパルス状電圧に同期して開閉される。すなわち、パルスが出力され、それが持続している間のみ閉じて、第３のオペアンプ１２の出力端子と積分回路１７との間を接続する。従って、第３のオペアンプ１２より正極側のパルス電圧が出力されるときはコンデンサ１６に充電され、負極側のパルス電圧が出力されるときは放電される。従って、積分回路１７では、上記コンデンサ１６における充放電を行うことにより、正負両極性のパルスの振幅（高さ）の差が演算され出力される。
【００２３】
この差は、増幅ゲイン１倍のオペアンプ１４ｂにて反転されて、第２のオペアンプ１１ｂの反転入力端子にフィードバックされるとともに、オペアンプ１４ｂ及び同じく増幅ゲイン１倍のオペアンプ１４ａを介して非反転されて、第１のオペアンプ１１ａの反転入力端子にフィードバックされる。すなわち、第１、第２のオペアンプ１１ａ、１１ｂそれぞれの反転入力端子には、極性が反対の前記差がフィードバックされる。
【００２４】
これにより、第１、第２のオペアンプ１１ａ、１１ｂでは、それらの非反転入力端子に入力するブリッジ回路２からの出力信号の基準電位を、フィードバックされた上記の差の分だけ変移させて、その信号を増幅して出力することになる。
【００２５】
そして、その出力信号は、第３のオペアンプ１２にて差動増幅されるが、上述したように基準電位が変移されていることにより、第３のオペアンプ１２からは、両極性のパルスは振幅を等しくして出力される。すなわち、第１、第２のオペアンプ１１ａ、１１ｂでは、フィードバックされた前記差を受けて、発生するオフセット電圧を相殺すべく基準電位を変移させて、結果的に第３のオペアンプ１２において差動増幅され出力される信号は、両極性のパルスの振幅がほぼ等しくされオフセット電圧が除去されることになる。
【００２６】
そして、増幅回路３からの出力はサンプル・ホールド回路５に入力する。増幅回路３の正負両極性のパルス状出力電圧は、サンプル・ホールド回路５において、正側と負側それぞれのパルスの出力レベルを次のパルスの立ち上がりまでホールドして連続的な信号にされ、これら信号について（正側）−（負側）が演算され、図４Ａに示す信号とされる。
【００２７】
そして、この連続的なアナログ信号は、図４Ｂに示されるように、ローパスフィルタ６にて平滑化されてＡ／Ｄコンバータ７へ入力する。
【００２８】
Ａ／Ｄコンバータ７では、そのアナログ信号をデジタル信号へと変換してＣＰＵ８へと出力する。
【００２９】
そして、ＣＰＵ８にて温度補正などの各種補正が行われ、表示部９に伝送され、検出された荷重がデジタル表示される。
【００３０】
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００３１】
上記実施の形態では、本発明の増幅回路３をデジタルロードセルに適用して説明したが、これに限らず、例えばデジタル温度計やデジタル電圧計などにおける検出信号の増幅に用いてもよい。
【００３２】
また、バイポーラトランジスタでオペアンプを構成してもよく、その場合にも本発明は有効である。
【００３３】
【発明の効果】
以上述べたように本発明によれば、オフセット電圧の除去に関して、オペアンプごとの個別の調整を行う必要はない。
【図面の簡単な説明】
【図１】本発明の実施の形態による増幅回路が用いられるデジタルロードセルの構成を示すブロック図である。
【図２】図１における要部の回路図である。
【図３】Ａ、Ｂはブリッジ回路の２つの入力端子Ｖ１、Ｖ２それぞれに供給される電圧を、Ｃは（Ｖ１−Ｖ２）で求められるブリッジ回路の励起電圧を、Ｄはオフセット電圧の発生した第３のオペアンプの出力を示す波形図である。
【図４】Ａはサンプル・ホールド回路の出力を、Ｂはローパスフィルタの出力を示す波形図である。
【符号の説明】
２      ブリッジ回路
３      増幅回路
１１ａ  第１のオペアンプ
１１ｂ  第２のオペアンプ
１２    第３のオペアンプ
１３    オペアンプ
１４ａ  オペアンプ
１４ｂ  オペアンプ
１５    スイッチ
１７    積分回路
２４    オフセット電圧除去手段
【図１】
0003816728.tif 000002
【図２】
0003816728.tif 000003
【図３】
0003816728.tif 000004
【図４】
0003816728.tif 000005