(57)【特許請求の範囲】
【請求項１】
第１導電型の１表面を有する半導体基板と、
前記半導体基板の前記１表面に形成された前記第１導電型と逆の第２導電型の第１および第２の外側ウェルと、
前記第１および第２の外側ウェル内に形成され、それぞれ、前記１表面から離れた深さ位置に、前記１表面側から第１、第２の第１導電型不純物のピーク濃度を有する第１および第２のレトログレード内側ウェルであり、前記第1のピーク濃度は閾値調整の機能を有し、前記第2のピーク濃度はレトログレードウェルのピーク濃度であり、第１のレトログレード内側ウェルの第１のピーク濃度は第２のレトログレード内側ウェルの第１のピーク濃度より高濃度であり、第１のレトログレード内側ウェルの第２のピーク濃度は第２のレトログレード内側ウェルの第２のピーク濃度よりも低濃度である第１および第２のレトログレード内側ウェルと、
前記第１のレトログレード内側ウェル内に形成されたメモリセルと、
前記第２のレトログレード内側ウェル内に形成された前記メモリセルの周辺回路と
を有する半導体装置。
【請求項２】
前記第１および第２の外側ウェルは、連続した１つのウェルである請求項１記載の半導体装置。
【請求項３】
前記第１のレトログレード内側ウェルは前記第２のレトログレード内側ウェルと一部重なり合う請求項２記載の半導体装置。
【請求項４】
前記第２のレトログレード内側ウェルは平面視上前記第１のレトログレード内側ウェルを取り囲み、前記第２のレトログレード内側ウェルの内周は前記第１のレトログレード内側ウェルの外周よりも内側にある請求項３記載の半導体装置。
【請求項５】
前記第１および第２のレトログレード内側ウェルの第２のピーク濃度の深さは等しく、前記第２のレトログレード内側ウェルの第２のピーク濃度は前記第１のレトログレード内側ウェルの第２のピーク濃度より約３０％以上高い請求項１記載の半導体装置。
【請求項６】
前記第２のレトログレード内側ウェルの第２のピーク濃度は前記第１のレトログレード内側ウェルの第２のピーク濃度の約２倍以上である請求項５記載の半導体装置。
【請求項７】
前記第２のレトログレード内側ウェルの第２のピーク濃度は前記第１のレトログレード内側ウェルの第２のピーク濃度の約３倍以上である請求項５記載の半導体装置。
【請求項８】
前記第２のレトログレード内側ウェル内の周辺回路はセンスアンプ回路である請求項２記載の半導体装置。
【請求項９】
前記第２のレトログレード内側ウェル内の周辺回路はワード線駆動回路または入出力回路を構成する請求項１記載の半導体装置。
【請求項１０】
前記メモリセルと、前記周辺回路とは、いずれも第２導電型のソース／ドレイン領域を有し、前記周辺回路のソース／ドレイン領域と前記第２の外側ウェルとの間がパンチスルーする電圧は、前記メモリセルのソース／ドレイン領域と前記第１の外側ウェルとの間がパンチスルーする電圧よりも大きい請求項１記載の半導体装置。
【請求項１１】
前記第１および第２のレトログレード内側ウェルの第２のピーク濃度は前記１表面から深さ０．５μｍ−０．７μｍの位置にある請求項１記載の半導体装置。
【請求項１２】
第１導電型の半導体基板と、
前記基板内に形成され、第１導電型と逆の第２導電型を有する第１および第２の外側ウェルと、
前記第１および第２の外側ウェル内にそれぞれ形成され、第１導電型を有する第１および第２のレトログレード内側ウェルと、
前記第１および第２のレトログレード内側ウェル内にそれぞれ形成された第２導電型の第１および第２のソース／ドレイン領域を有する第１および第２のＭＯＳトランジスタと、
を有し、前記第１のＭＯＳトランジスタはメモリセルの転送トランジスタを構成し、前記第２のＭＯＳトランジスタは周辺回路を構成し、前記第１および第２のレトログレード内側ウェル内の第１導電型不純物濃度分布は、前記半導体基板の表面から離れた深さ位置に、表面側から第１、第２のピーク濃度をそれぞれ有し、前記第1のピーク濃度は閾値調整の機能を有し、前記第2のピーク濃度はレトログレードウェルのピーク濃度であり、前記第１のレトログレード内側ウェルの第１のピーク濃度は前記第２のレトログレード内側ウェルの第１のピーク濃度より高濃度であり、前記第１のレトログレード内側ウェルの第２のピーク濃度は前記第２のレトログレード内側ウェルの第２のピーク濃度よりも低濃度であり、前記第１のソース／ドレイン領域と前記第１の外側ウェルとの間がパンチスルーする電圧は前記第２のソース／ドレイン領域と前記第２の外側ウェルとの間がパンチスルーする電圧よりも低く選ばれている半導体装置。
【請求項１３】
前記第１および第２の外側ウェルが連続した１つのウェルである請求項１２記載の半導体装置。
【請求項１４】
前記第２のレトログレード内側ウェルは前記第１のレトログレード内側ウェルと一部重なり合い、前記第２のレトログレード内側ウェルは平面視上前記第１のレトログレード内側ウェルを取り囲み、前記第２のレトログレード内側ウェルの内周は前記第１のレトログレード内側ウェルの外周よりも内側にあり、前記第２のレトログレード内側ウェルは前記第１のレトログレード内側ウェルの残りの部分を複数の部分に分割している請求項１３記載の半導体装置。
【請求項１５】
第１導電型の表面を有し、メモリセル領域と周辺回路領域とを有する半導体基板に対して、
前記メモリセル領域と前記周辺回路領域に第１導電型と逆の第２導電型不純物のイオン注入を行い、第１および第２の外側ウェルを形成する工程と、
前記メモリセル領域の第１外側ウェル内に加速エネルギの異なる複数回の第１導電型不純物のイオン注入を行い、第１導電型不純物濃度が表面から離れたところで、表面側から第１のピーク濃度、第２のピーク濃度をとる第１のレトログレード内側ウェルを形成する工程と、
前記周辺回路領域の第２外側ウェル内に加速エネルギの異なる複数回の第１導電型不純物のイオン注入を行い、第１導電型不純物濃度が表面から離れたところで、表面側から第１のピーク濃度、第２のピーク濃度をとる第２のレトログレード内側ウェルを形成する工程と、
を含み、前記第1のピーク濃度は閾値調整の機能を有し、前記第2のピーク濃度はレトログレードウェルのピーク濃度であり、前記メモリセル領域の第１のピーク濃度は前記周辺回路領域の第１のピーク濃度より高濃度であり、前記メモリセル領域の第２のピーク濃度は前記周辺回路領域の第２のピーク濃度より低濃度である、半導体装置の製造方法。
【請求項１６】
前記第１および第２の外側ウェルは連続したウェルである請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１のレトログレード内側ウェルを形成する工程は、メモリセル領域上に開口を有する第１マスクを用いてイオン注入する工程を含み、
前記第２のレトログレード内側ウェルを形成する工程は周辺回路領域上に開口を有する第２のマスクを用いてイオン注入する工程を含む、
請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１のマスクの開口と前記第２のマスクの開口はオーバラップする部分を有する請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第２のマスクの開口は前記第１のマスクの開口を取り囲む請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第１のマスクは周辺回路領域上にも開口を有し、
前記第１のレトログレード内側ウェルを形成する工程は前記第２のレトログレード内側ウェルを形成する工程の一部を兼ねる請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記第１のレトログレード内側ウェルを形成する工程の複数回のイオン注入の加速エネルギは前記第２のレトログレード内側ウェルを形成する工程の複数回のイオン注入の加速エネルギと等しい請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
記憶装置として、ＤＲＡＭが広く利用されている。ＤＲＡＭの用途が携帯機器に拡がるにつれ、低消費電力の要請が強まっている。携帯機器に収容できる電池の容量は制限されており、記憶装置が消費する電力は少なければ少ないほどよい。
【０００３】
ＤＲＡＭは、一定期間毎にデータの書換えを必要とする。ＤＲＡＭのメモリセルは、通常１つのトランジスタと１つのキャパシタを有し、キャパシタに蓄積した電荷が記憶となる。しかしながら、キャパシタの１電極は、トランジスタの１電極（蓄積ノード）に接続されており、蓄積ノードからのリーク電流によって蓄積電荷は次第に減少してしまう。
【０００４】
減少した蓄積電荷を更新するために、データの書換えを必要とする。このデータ書換え動作をリフレッシュ動作と呼ぶ。リフレッシュの周期が短ければ消費電力が大きくなる。消費電力を低減するためには、リフレッシュ動作の周期を長くすることが有効であり、このためには蓄積ノードのデータ保持特性（リフレッシュ特性）を改善することが望まれる。
【０００５】
リフレッシュ特性は、メモリセルの蓄積ノードを形成する拡散層から基板に流れる接合リーク電流によって律速され、製造工程途中の汚染による欠陥等が支配していると考えられている。しかし、その原因は多様であり、未だ明確に特定されている訳ではない。
【０００６】
ＩＥＤＭ９５（１９９５）、ｐ９１５−９１８は、ＤＲＡＭのリテンション（保持）時間はＤＲＡＭセルが形成されているウェルの濃度に強く依存し、ウェル不純物濃度が高いほどリフレッシュ特性が悪化すると報告している。ウェルの濃度を増加すると、熱イオン電界放射（ＴＦＥ）電流が増加し、リテンション時間のテール分布を形成すると解析している。
【０００７】
ウェルの深い位置に不純物濃度の極大値を有するレトログレードウェルと、二重ウェルと単純ウェルとを組み合わせたトリプルウェルを用いてＤＲＡＭを作成する技術が提案されている（たとえば、ＵＳＰ５，４０４，０４２、および特開平８−９７３７８号）。
【０００８】
トリプルウェルを構成する二重ウェルの内側ウェルをレトログレードウェルとし、ここにメモリセルを形成すると、α線ソフトエラーに極めて強くなる、高エネルギイオン注入を用いたレトログレードウェルの製造方法は、工程が簡単であり、製造コストを減少することができる、ラッチアップ耐性にも優れている等の利点を有する。
【０００９】
図１０は、従来技術によるレトログレードウェルを用いたＤＲＡＭの製造方法を説明するための断面図である。
【００１０】
図１０（Ａ）に示すように、ｐ型シリコン基板１０１表面を酸化し、厚さ３ｎｍのシリコン酸化膜１３０を成長し、その上にＣＶＤによりシリコン窒化膜１３１を厚さ１１５ｎｍ成長する。レジストマスクを用いたホトリソグラフィにより、シリコン窒化膜１３１をパターニングする。
【００１１】
その後、ｎ型ウェルを作成する領域に開口を有するホトレジストマスク１２３ｂを形成し、燐イオンを１８０ｋｅＶ、１．４×１０13ｃｍ-2のドーズでイオン注入し、ｎ型領域１０２ａ、１０２ｂを形成する。ホトレジストマスク１２３ｂを除去し、１１５０℃、９０分間の熱処理を行なって深いｎ型ウェル１０２ａ、１０２ｂを形成する。
【００１２】
図１０（Ｂ）に示すように、パターニングされたシリコン窒化膜１３１を酸化マスクとし、１１００℃のウェット酸化を行い、シリコン基板上に選択的に厚さ３５０ｎｍのフィールド酸化膜１２５を成長する。その後、シリコン窒化膜１３１とシリコン酸化膜１３０を除去する。改めて９００℃のドライ酸化を行い、フィールド酸化膜１２５の形成されていない領域に厚さ１０ｎｍのシリコン酸化膜（図示せず）を成長する。
【００１３】
図１０（Ｃ）に示すように、ｐ型シリコン基板１０１の表面が露出した領域の一部、およびｎ型ウェル１０２ｂの一部の領域を露出する開口を有するホトレジストマスク１２３ｃを形成し、ボロンイオンのイオン注入を行い、ｐ型領域１０４、１０３を形成する。ボロンイオンのイオン注入は、加速エネルギ１８０ｋｅＶ、ドーズ量１．５×１０13、加速エネルギ１００ｋｅＶ、ドーズ量２×１０12ｃｍ-2、加速エネルギ５０ｋｅＶ、ドーズ量１×１０12ｃｍ-2の３回に分けて行なう。
【００１４】
加速エネルギ１８０ｋｅＶのイオン注入は、ウェルの底部で濃度の高いレトログレード部を形成する。次の加速エネルギ１００ｋｅＶのイオン注入は、フィールド酸化膜１２５下の寄生フィールドトランジスタの閾値Ｖｔをある値以上に高くするために行なわれる。いわゆるチャネルストップ領域を形成する。加速エネルギ５０ｋｅＶのイオン注入は、後に行なうボロンイオン注入によって形成されるｐ型領域と、加速エネルギ１００ｋｅＶによって形成されるｐ型領域とを接続するためのものである。
【００１５】
その後、ホトレジストマスク１２３ｃは除去する。ホトレジストマスク１２３ｃを除去した後、全面にボロンイオンを加速エネルギ１８ｋｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。このイオン注入により、ｎ型ウェル１０２ａ、１０２ｂに形成されるｐチャネルＭＯＳトランジスタの閾値、ｐ型ウェル１０４、ｐ型トリプルウェル１０３の周辺回路領域１０３ａのｎチャネルＭＯＳトランジスタの閾値が所望の値に調整される。
【００１６】
図１０（Ｄ）に示すように、半導体基板表面上にメモリセル領域１０３ｂを露出する開口を有するホトレジストマスク１２３ｄを形成する。ホトレジストマスク１２３ｄを介して、ボロンイオンを加速エネルギ１８ｋｅＶ、ドーズ領域３×１０12ｃｍ-2でイオン注入する。このイオン注入により、メモリセル領域１０３ｂに形成される転送トランジスタの閾値Ｖｔが周辺回路領域１０３ａに形成されるトランジスタの閾値Ｖｔより高い値に調整される。その後、ホトレジストマスク１２３ｄを除去する。
【００１７】
ホトレジストマスク１２３ｄを除去した後、イオン注入工程前に形成した厚さ１０ｎｍの酸化膜を除去し、９００℃のドライ酸化雰囲気中で半導体基板を処理し、改めて厚さ１０ｎｍのゲート酸化膜を成長する。
【００１８】
図１０（Ｅ）は、このようにして作成されたトリプルウェル構造を概略的に示す。ｎ型ウェル１０２ａ、ｐ型ウェル１０４は、周辺回路のｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタを形成するための領域である。
【００１９】
ｎ型ウェル１０２ｂの露出した領域およびｎ型ウェル１０２ｂ内のｐ型ウェル領域１０３ａは、ＣＭＯＳセンスアンプ回路を形成するための領域である。ｎ型ウェル１０２ｂ内のｐ型ウェル領域１０３ｂは、メモリセルを形成するための領域である。
【００２０】
以上説明したイオン注入により、各領域に形成されるＭＯＳトランジスタの閾値Ｖｔがそれぞれ所望の値に調整される。以下、通常の方法により、絶縁ゲート電極（ワード線）、ソース／ドレイン領域（ビット線）、キャパシタ等を形成する。
【００２１】
上述の製造方法は、ゲート酸化まで計４回のマスク工程を含む。
【００２２】
【発明が解決しようとする課題】
レトログレードウェルを有するトリプルウェル構造を用いることにより、性能の優れたＤＲＡＭを作成することができる。しかしながら、さらにリフレッシュ特性を改善しようとすると、ＤＲＡＭ回路の他の点に問題を生じることが判明した。
【００２３】
本発明の目的は、他の特性を劣化させることなく、リフレッシュ特性を改善することのできる半導体装置を提供することである。
【００２４】
本発明の他の目的は、特性の優れたメモリセルと、周辺回路とを有するＤＲＡＭ半導体装置を提供することである。
【００２５】
本発明のさらに他の目的は、上述のような半導体装置を効率的に製造することのできる半導体装置の製造方法を提供することである。
【００２６】
【課題を解決するための手段】
本発明の一観点によれば、
第１導電型の１表面を有する半導体基板と、
前記半導体基板の前記１表面に形成された前記第１導電型と逆の第２導電型の第１および第２の外側ウェルと、
前記第１および第２の外側ウェル内に形成され、それぞれ、前記１表面から離れた深さ位置に、前記１表面側から第１、第２の第１導電型不純物のピーク濃度を有する第１および第２のレトログレード内側ウェルであり、前記第1のピーク濃度は閾値調整の機能を有し、前記第2のピーク濃度はレトログレードウェルのピーク濃度であり、第１のレトログレード内側ウェルの第１のピーク濃度は第２のレトログレード内側ウェルの第１のピーク濃度より高濃度であり、第１のレトログレード内側ウェルの第２のピーク濃度は第２のレトログレード内側ウェルの第２のピーク濃度よりも低濃度である第１および第２のレトログレード内側ウェルと、
前記第１のレトログレード内側ウェル内に形成されたメモリセルと、
前記第２のレトログレード内側ウェル内に形成された前記メモリセルの周辺回路と
を有する半導体装置
が提供される。
【００２７】
本発明の他の観点によれば、
第１導電型の表面を有し、メモリセル領域と周辺回路領域とを有する半導体基板に対して、
前記メモリセル領域と前記周辺回路領域に第１導電型と逆の第２導電型不純物のイオン注入を行い、第１および第２の外側ウェルを形成する工程と、
前記メモリセル領域の第１外側ウェル内に加速エネルギの異なる複数回の第１導電型不純物のイオン注入を行い、第１導電型不純物濃度が表面から離れたところで、表面側から第１のピーク濃度、第２のピーク濃度をとる第１のレトログレード内側ウェルを形成する工程と、
前記周辺回路領域の第２外側ウェル内に加速エネルギの異なる複数回の第１導電型不純物のイオン注入を行い、第１導電型不純物濃度が表面から離れたところで、表面側から第１のピーク濃度、第２のピーク濃度をとる第２のレトログレード内側ウェルを形成する工程と、
を含み、前記第1のピーク濃度は閾値調整の機能を有し、前記第2のピーク濃度はレトログレードウェルのピーク濃度であり、前記メモリセル領域の第１のピーク濃度は前記周辺回路領域の第１のピーク濃度より高濃度であり、前記メモリセル領域の第２のピーク濃度は前記周辺回路領域の第２のピーク濃度より低濃度である、半導体装置の製造方法
が提供される。
【００２８】
同一導電型の複数のレトログレードウェルの不純物濃度分布を異ならせることにより、それぞれのレトログレードウェルに形成する回路に適した特性を持たせることができる。メモリセルを形成するレトログレードウェルにおいては、リフレッシュ特性を改善するように、不純物濃度分布を設定することができる。メモリセルと比べ、高い電圧が印加される周辺回路領域においては、耐圧を高め、かつトランジスタの劣化を防止することができる。
【００２９】
【発明の実施の形態】
図１０（Ｅ）に示すトリプルウェルの二重ウェル構造の内側ウェル１０３をレトログレードウェルとすると、優れた特性を有するＤＲＡＭを形成することが可能となった。レトログレードウェル１０３の周辺回路領域においては、高耐圧トランジスタを形成することが望まれることがある。レトログレードウェルを作成する複数回のボロンイオン注入のイオン注入条件によってレトログレードウェル内に形成したＭＯＳトランジスタの特性がどのように変化するかを調べた。
【００３０】
図８（Ａ）、（Ｂ）は、加速エネルギの最も高いボロンイオン注入条件を変化させた時のブレークダウン電圧の変化を示す。図８（Ａ）において、横軸はドーズ量を示し、縦軸はブレークダウン電圧を示す。図８（Ｂ）においては、横軸は加速エネルギを示し、縦軸はブレークダウン電圧を示す。
【００３１】
図８（Ａ）は、ブレークダウン電圧は加速電圧が最も高いイオン注入のドーズ量に比例してほぼリニアに減少することを示している。
【００３２】
図８（Ｂ）は、加速エネルギが最も高いボロンイオン注入の加速エネルギを増大させると、ブレークダウン電圧はほぼリニアに増大することを示している。これらの結果から、高いブレークダウン電圧を得るためには、加速エネルギの最も高いイオン注入を低いドーズ量で行い、加速エネルギを高く設定することが好ましいと判る。
【００３３】
しかしながら、ブレークダウン電圧自体を高くしても、実際にブレークダウンが生じると、トランジスタ特性が劣化することがある。ブレークダウン電圧を低くすると、ブレークダウンが生じてもトランジスタ特性は劣化しない。
【００３４】
図８（Ｃ）は、ブレークダウン電圧の大小とトランジスタ特性の劣化の有無の関係を解釈した概略図である。ｎ型ウェル１０２内にレトログレードｐ型ウェル１０３が形成され、その表面上に絶縁ゲート電極Ｇが形成されている。ゲート電極Ｇの両側には、ソース／ドレイン領域１３４、１３５が形成されている。
【００３５】
最も高い加速エネルギで注入した不純物濃度が大きく、ブレークダウン電圧があまり高くない状態（図８（Ａ）中▲３▼で示す領域）では、ブレークダウンはドレイン領域１３５とその直下の最も高い加速エネルギで注入した不純物層の間で生じる。この場合、ブレークダウンによって生じた電子／正孔は、ｎ型領域、ｐ型領域に吸収され、ゲート近傍には到達しないものと考えられる。一方、加速エネルギが最も高いイオン注入のドーズが小さいとき（図８（Ａ）▲１▼で示す領域）は、ブレークダウンはドレイン領域１３５とｎ型ウェル１０２間でパンチスルーしており、電子／正孔対は特に発生しないと考えられる。
【００３６】
加速エネルギが最も高いイオン注入の条件を調整してブレークダウン電圧を高くすると、ブレークダウンを生じる場所はドレイン下の領域ＢＤ１からゲート近傍の領域ＢＤ２に移動するもの（図８（Ａ）中▲２▼で示す領域）と考えられる。領域ＢＤ２でブレークダウンが生じると、ブレークダウンによって発生した電子／正孔はゲート絶縁膜中にも侵入し、トランジスタ特性を劣化させてしまうと考えられる。
【００３７】
したがって、ブレークダウン電圧が高く、かつトランジスタ特性を劣化させないためには、図８（Ａ）、（Ｂ）において、ブレークダウン電圧を図８（Ａ）中右側の９．５Ｖ〜１１．５Ｖに選択することが好ましい。この領域では、ブレークダウンが発生してもトランジスタ特性の劣化を防止することができ、かつ通常動作への支障を生じない程度のブレークダウン電圧を確保できる。なお、二重ウェル内にメモリセルと周辺回路とを形成する場合を例にとって説明したが、二重ウェル内に周辺回路のみを形成する場合も条件は同一である。
【００３８】
図１０（Ｅ）において、ｐ型基板１０１に直接形成されたｐ型ウェル１０４と、ｐ型基板１０４内のｎ型ウェル１０２ｂ内に形成されたｐ型ウェル（トリプルウェル）１０３内には共にｎチャネルＭＯＳトランジスタが形成される。これらのトランジスタは、目的に応じてそれぞれ所望の閾値Ｖｔを有することが望まれる。
【００３９】
図９（Ａ）は、ｐウェル内のトランジスタの閾値とトリプルウェル内のトランジスタの閾値の関係を示す。横軸はｐウェル内のトランジスタの閾値Ｖｔを単位Ｖで示し、縦軸はトリプルウェルのトランジスタの閾値Ｖｔを単位Ｖで示す。ｐウェルを作成するために、加速エネルギ１８０ｋｅＶ、１００ｋｅＶ、５０ｋｅＶ、１８ｋｅＶの４回のイオン注入を行なっている。
【００４０】
これらのイオン注入において、ドーズ量を変化させると、トランジスタの閾値がどのように変化するかを調べた。加速エネルギ１８ｋｅＶ、５０ｋｅＶ、１００ｋｅＶの３つのイオン注入においては、ドーズ量を増大させるとトランジスタの閾値は増大するが、その変化の様子はほぼ同等であり、図９（Ａ）中の勾配がほぼ同等である。したがって、トリプルウェル内のトランジスタの閾値を増大させると、ｐウェル内のトランジスタの閾値も同様に増大し、種々の変化を実現することは困難である。
【００４１】
これらに対し、加速エネルギ１８０ｋｅＶのイオン注入は、他の加速エネルギのイオン注入と較べ、著しく異なった勾配を示している。したがって、トリプルウェル内のトランジスタの閾値とｐウェル内のトランジスタの閾値とに差を設けようとする場合、最も高い加速エネルギのイオン注入条件を調整することが極めて有効となる。
【００４２】
図９（Ｂ）は、レトログレードウェルを形成するイオン注入のうち、加速エネルギの大きな１００ｋｅＶおよび１８０ｋｅＶのイオン注入条件を変化させた時の、フィールドトランジスタの閾値Ｖｔに対するリフレッシュ時間の変化を示すグラフである。加速エネルギ１００ｋｅＶおよび１８０ｋｅＶのイオン注入のドーズ量を減少させると、いずれの場合にもリフレッシュ時間は増大する。リフレッシュ時間の増加と共に、フィールドトランジスタの閾値も減少する。加速エネルギ１８０ｋｅＶの特性の傾きは、加速エネルギ１００ｋｅＶの特性の傾きよりも急である。すなわち、フィールドトランジスタの閾値Ｖｔを高い値に保ちつつ、メモリセルのリフレッシュ時間を長くするためには、１８０ｋｅＶのドーズ量を減少させることが特に有効となる。
【００４３】
図９（Ａ）、（Ｂ）の実験結果から判るように、レトログレードウェルを作成する場合、複数回のイオン注入は同等にトランジスタの閾値やリフレッシュ特性に影響するのではなく、最も加速エネルギの大きなイオン注入が最も大きな変化を与えることが判る。また、リフレッシュ特性を改善するためには、この最も加速エネルギの大きなイオン注入のドーズ量を低減することが良いことが判る。
【００４４】
しかしながら、最も加速エネルギの大きなイオン注入のドーズ量を単純に減少すると、他の問題が生じてしまうことが判った。すなわち、周辺回路用のトリプルウェル内のｎチャネルＭＯＳトランジスタの中には、高い電圧を扱うものがあるが、このようなトランジスタにおいては、ｎ型ドレイン領域とその下にあるｎ型ウェルとの間にパンチスルーが生じてしまう（図８（Ａ）中▲１▼の領域）。
【００４５】
また、トリプルウェル内に形成されたｎチャネルＭＯＳトランジスタの閾値Ｖｔが減少し、ショートチャネル効果が増大してしまう。また、各ウェル内に形成されるトランジスタの閾値Ｖｔ間のバランスが崩れる（図９（Ａ）中１８０ｋｅＶ７Ｅ１２の点）。
【００４６】
さらに、ｎチャネルＭＯＳトランジスタのトランジスタ耐圧は、最も加速エネルギの高いイオン注入による不純物分布で律速されており、ドーズ量が低減すると、過剰電圧が印加された時、図８（Ｃ）に示すように、ゲート電極近傍の領域ＢＤ２でブレークダウンが生じ、トランジスタ特性が劣化してしまう（図８（Ａ）中▲２▼の領域）。
【００４７】
トランジスタ特性が劣化しないように、領域ＢＤ１でブレークダウンを生じさせようとすると、ｐ型レトログレードウェルを形成するための最も加速エネルギの高いイオン注入のドーズ量を減少させることには制限がある。また、レトログレードウェルの不純物濃度が減少すると、周辺回路でラッチアップ耐性が悪化し、回路全体の問題となる。
【００４８】
このように、レトログレードウェル内にＤＲＡＭのメモリセルと周辺回路とを形成する場合、メモリセルのリフレッシュ特性と周辺回路の諸要請とを両立させることが困難である。
【００４９】
本発明者は、上記の問題およびその原因がメモリセル用のレトログレードウェルと周辺回路用のレトログレードウェルとを同一条件で形成することを前提としていることに気付いた。メモリセル用のレトログレードウェルと周辺回路用のレトログレードウェルとを別個の条件で作成できれば、メモリセルのリフレッシュ特性と周辺回路の諸要請とを両立させることが可能となる。
【００５０】
ただし、これら２種類のレトログレードウェルを作成するために、製造プロセスが過度に複雑化すると、製造コストの上昇に繋がり、実用化が困難となってしまう。
【００５１】
図１は、本発明の実施例によるＤＲＡＭ装置構成を概略的に示す。図１（Ａ）はチップの全体を示す平面図、図１（Ｂ）は１単位のメモリセル領域を近傍の周辺回路領域と共に示す平面図、図１（Ｃ）は半導体チップの部分的断面図である。
【００５２】
図１（Ａ）において、半導体チップ１１内には、複数のメモリセル領域１２が配置される。メモリセル領域１２の周囲には、周辺回路が形成される。また、チップ１１の周辺部分等には入出力用のパッドが形成され、パッド周辺には入出力回路等が形成される。
【００５３】
図１（Ｂ）は、１つのメモリセル領域とその周辺の回路構成を概略的に示す。半導体チップ１１表面に、１つのメモリセル領域を形成するためのｎ型ウェル２ｂが形成され、その近傍に周辺回路を形成するためのｐ型ウェル４およびｎ型ウェル２ａが形成される。ｎ型ウェル２ｂ内には、さらに内部に開口部１２ａを有するｐ型ウェル５ｂおよび、ｐ型ウェル５ｂ外周内に収容される中実のｐ型ウェル３が形成される。
【００５４】
図１（Ｂ）中、ｐ型ウェル５ｂの領域を左下りのハッチングで示し、ｐ型ウェル３の領域を右下りのハッチングで示す。なお、ｐ型ウェル３とｐ型ウェル５ｂの重なり合う重畳領域６をクロスハッチングで示す。重畳領域６は、不純物濃度が高く、比較的低抵抗率の領域である。比較的高抵抗率のメモリセル領域１２ａを比較的低抵抗率の重畳領域６が取り囲むことにより、メモリセル領域１２ａの各点からｐ型ウェルのバイアス端子までの抵抗を低減することができる。
【００５５】
ｐ型領域１２ａ内にメモリセルが形成され、その側方のｐ型領域１４ａおよびｎ型領域１４ｂにそれぞれｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタが形成され、センスアンプを構成する。すなわち、ｐ型領域１４ａとｎ型領域１４ｂがセンスアンプ領域１４を形成する。同様、メモリセルの下方には、ｐ型領域１５ａとｎ型領域１５ｂが配置され、ワードデコーダ領域１５を構成する。
【００５６】
図１（Ｂ）のＩＣ−ＩＣ線に沿う断面図を、図１（Ｃ）に示す。なお、この断面図においては、メモリセル領域から離れた領域に形成されるトリプルウェルも併せて示す。ｐ型シリコン基板１内に深いｎ型ウェル２ａ、２ｂ、２ｃが形成され、これらのｎ型ウェルのうち一部のｎ型ウェル２ｂ、２ｃ内に、さらにｐ型レトログレードウェル３、５ａ、５ｂが形成される。
【００５７】
また、このレトログレードウェルの作成プロセスと同時に、ｐ型シリコン基板１の露出表面に単一ｐ型ウェル４が形成される。これらのｐ型ウェルは、同一のｐ型不純物濃度を有するものではなく、メモリセル領域と周辺回路領域とで最も深い部分のｐ型不純物濃度を異ならせてある。すなわち、メモリセルを構成するｐ型ウェル３の深い位置にあるｐ型不純物濃度の極大値はｐ１であり、周辺回路領域を形成するためのｐ型ウェル４、５ａ、５ｂのｐ型不純物濃度の極大値はｐ２（＞ｐ１）である。
【００５８】
たとえば、メモリセルはｐ型領域３に形成し、周辺回路のセンスアンプはｎ型領域２ｂおよびｐ型領域５ｂに形成する。また、他の周辺回路はｐ型シリコン基板１に形成したｎ型ウェル２ａ、２ｃ、ｐ型ウェル４およびｎ型ウェル内に形成したレトログレードｐ型ウェル５ａ内に形成する。
【００５９】
なお、図１（Ｃ）においては、メモリセル領域から離れた位置にあるレトログレードウェルを含む二重ウェル構造２ｃ、５ａを示したが、これらは基本的にメモリセル領域における二重ウェル構造と同等であるため、以下説明を省略する。
【００６０】
図２は、本発明の実施例によるレトログレードウェルを有するトリプルウェル構造を形成するための主要工程を示す。
【００６１】
図２（Ａ）に示すように、ｐ型シリコン基板１の表面を酸化して、厚さ３ｎｍのシリコン酸化膜２１を形成する。シリコン酸化膜２１の全面上に、ＣＶＤによりシリコン窒化膜２２を厚さ１１５ｎｍ成長する。シリコン窒化膜２２上にホトレジストパターンを形成し、ホトリソグラフィを用いてパターニングし、シリコン窒化膜パターン２２を形成する。
【００６２】
このように処理した半導体基板上にホトレジスト層を形成し、露光、現像することにより、周辺回路のｐチャネルＭＯＳトランジスタ領域、周辺回路のトリプルウェル領域およびメモリセル領域を開口するホトレジストパターン２３ｂを形成する。
【００６３】
このホトレジストパターン２３ｂをマスクとして用い、燐イオンを加速エネルギ１８０ｋｅＶ、ドーズ量１．４×１０13ｃｍ-2イオン注入し、ｎ型領域２ａ、２ｂを形成する。なお、図１（Ｃ）に示したような周辺回路のトリプルウェル用ｎ型ウェルも同時に形成する。イオン注入後、ホトレジストマスク２３ｂは除去する。
【００６４】
図２（Ｂ）に示すように、パターニングされたシリコン窒化膜２２をマスクとして温度１１５０℃、９０分間の熱処理を行い、イオン注入したｎ型不純物を活性化、拡散させ、深いｎ型ウェル２ａ、２ｂを形成する。次いで、パターニングされたシリコン窒化膜２２をマスクとし、１１００℃のウェット酸化を行い、シリコン基板上に選択的に厚さ３５０ｎｍのフィールド酸化膜２５を形成する。
【００６５】
フィールド酸化後、シリコン窒化膜２２、シリコン酸化膜２１は除去する。改めて、露出したシリコン表面上に９００℃のドライ酸化により厚さ１０ｎｍのシリコン酸化膜２４を形成する。このシリコン酸化膜２４は、後のイオン注入における表面保護層となるものであるが、以下、図示を省略する。なお、ここまでの工程は、図１０を参照して説明した従来技術と同等である。
【００６６】
図２（Ｃ）に示すように、周辺回路のｎチャネルＭＯＳトランジスタ領域口するホトレジストマスク２３ｃを形成し、加速エネルギ１８０ｋｅＶドーズ量１．５×１０13ｃｍ-2、加速エネルギ１００ｋｅＶドーズ量２×１０12ｃｍ-2、加速エネルギ５０ｋｅＶドーズ量１×１０12ｃｍ-2に分けてボロンイオンを注入する。
【００６７】
加速エネルギ１８０ｋｅＶのイオン注入は、ｐ型ウェルの底部で濃度の高いレトログレード部を形成する。このドーズ量は、作成するｐ型ウェル内に形成するｎチャネルＭＯＳトランジスタのソース／ドレイン領域と、ｎ型ウェル２ｂとの間のパンチスルー電圧を一定以上に保ち、かつトランジスタの劣化を防ぎ、ラッチアップ耐性を付与するために必要な量によって律速される。
【００６８】
加速エネルギ１００ｋｅＶのイオン注入のドーズ量は、フィールド酸化膜２５下に形成される寄生フィールドトランジスタの閾値Ｖｔを十分高くするのに必要な量で律速される。すなわち、フィールドトランジスタの閾値Ｖｔを十分高くするドーズ量が注入され、チャネルストップ領域が形成される。
【００６９】
加速エネルギ５０ｋｅＶのイオン注入のドーズ量は、表面に形成するｎチャネルＭＯＳトランジスタの閾値調整用イオン注入と、その下の加速エネルギ１００ｋｅＶによるイオン注入領域とを接続し、ｐ型不純物濃度分布を調整するためのものである。これらのイオン注入により、周辺回路のｐ型ウェル４および周辺回路のトリプルウェル５が形成される。
【００７０】
イオン注入後、ホトレジストマスク２３ｃは除去する。この段階で、基板全面にボロンイオンを加速エネルギ１８ｋｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。このイオン注入により、ｎ型ウェル内に形成されるｐチャネルＭＯＳトランジスタの閾値Ｖｔ、周辺回路のｐ型ウェルおよびトリプルウェル内に形成されるｎチャネルＭＯＳトランジスタの閾値Ｖｔがそれぞれ所望の値に調整される。
【００７１】
図２（Ｄ）に示すように、メモリセル領域のみを露出する開口を有するホトレジストマスク２３ｄを形成する。このホトレジストマスクをイオン注入マスクとして用い、ボロンイオンを加速エネルギ１８０ｋｅＶドーズ量５×１０12ｃｍ-2、加速エネルギ１００ｋｅＶドーズ量２〜３×１０12ｃｍ-2、加速エネルギ５０ｋｅＶドーズ量１×１０12ｃｍ-2、加速エネルギ１８ｋｅＶドーズ量６〜７×１０12ｃｍ-2に分けてイオン注入し、メモリセル領域のトリプルウェル３を形成すると共に、メモリセル領域内のｎチャネル転送ＭＯＳトランジスタの閾値Ｖｔを所望の値に調整する。
【００７２】
ここで、ｎ型ウェル２ｂ内に形成される２つのｐ型ウェル５、３を比較する。加速エネルギ１８０ｋｅＶのイオン注入のドーズ量は、周辺回路用ｐ型ウェル５内では１．５×１０13ｃｍ-2であるのに対し、メモリセルを形成するｐ型ウェル３内では５×１０12ｃｍ-2である。このように、レトログレードウェルを作成するための最も加速エネルギの高いイオン注入のドーズ量が周辺回路領域ではメモリセル領域の約３倍に選択されている。
【００７３】
なお、メモリセル領域と周辺回路領域の特性をそれぞれ独立に制御するために、この最も加速エネルギの高いイオン注入のドーズ量は、少なくとも３０％以上差を持たせることが好ましい。より好ましくは周辺回路領域のドーズ量はメモリセル領域のドーズ量の２倍以上であり、さらに好ましくは３倍以上である。なお、これらの数値は、半導体装置の特性上同等と認められる範囲を含むものである。
【００７４】
最も加速エネルギの低い１８ｋｅＶのイオン注入のドーズ量は、周辺回路領域の２×１０12ｃｍ-2に対し、メモリセル領域では６×１０12ｃｍ-2と高く設定されている。従って、メモリセルの転送トランジスタの閾値は周辺回路のトランジスタの閾値よりも高くなる。メモリセル領域のイオン注入後、ホトレジストマスク２３ｄは除去する。続いて、図２（Ｂ）に示した厚さ１０ｎｍのシリコン酸化膜２４も除去する。
【００７５】
図２（Ｅ）に示すように、改めて９００℃のドライ酸化を行い、基板表面上に厚さ１０ｎｍのゲート酸化膜２４ａを成長する。
【００７６】
図３は、このようにして形成したトリプルウェル部分の不純物濃度分布を示すグラフである。横軸は基板表面からの深さを単位μｍで示し、縦軸は不純物濃度を単位ｃｍ-3で示す。
【００７７】
最も深い部分の曲線ｃ１は、ｐ型基板のｐ型不純物濃度を示す。曲線ｃ２は、深さ約３．１μｍまで形成されたｎ型ウェル２ｂ内のｎ型不純物濃度を示す。実線で示す曲線ｃ３は、周辺回路用トリプルウェル５内のｐ型不純物濃度を示し、破線で示す曲線ｃ４は、メモリセル用のトリプルウェル３内のｐ型不純物濃度を示す。ｐ型不純物濃度分布ｃ３、ｃ４は、表面近傍と、深さ０．５−０．７μｍの位置にピークを示す。
【００７８】
基板表面部分においては、メモリセル領域のｐ型不純物濃度分布ｃ４の方が、周辺回路領域のｐ型不純物分布ｃ３よりも高く、深い位置での極大値は、周辺回路領域のｐ型不純物濃度分布ｃ３の方が、メモリセル領域のｐ型不純物濃度分布よりも高い。この不純物濃度分布の差により、メモリセル領域に形成されるｎチャネルＭＯＳトランジスタは閾値が高く、リフレッシュ特性が優れている。周辺回路領域に形成されるｎチャネルＭＯＳトランジスタは閾値が低く、耐圧が高く、ラッチアップしにくく、ショートチャネル効果が発生しにくい等の特性を有する。
【００７９】
なお、図３はｐ型不純物とｎ型不純物を互に補償した実効不純物濃度で示したが、各不純物の濃度は容易に推察されよう。また、特定の不純物の濃度分布は、たとえば二次イオン質量分析（ＳＩＭＳ）によって測定することができる。
【００８０】
図４は、図２（Ｅ）に示すトリプルウェル構造にそれぞれＭＯＳトランジスタやメモリセルのキャパシタを形成した構成を概略的に示す。基板表面上に絶縁ゲート電極Ｇが形成され、ゲート電極両側にソース／ドレイン領域３０〜４０が形成される。
【００８１】
周辺回路領域用のｐ型ウェル４、５内に形成されるソース／ドレイン領域３１〜３４は、それぞれ薄く浅いイオン注入と、深く濃いイオン注入を重ねて行なったＬＤＤ構造を有する。メモリセル領域を形成するｐ型ウェル３内に形成された転送トランジスタのソース／ドレイン領域３９、４０は、浅く薄いイオン注入のみによって形成されている。なお、図１（Ｃ）に示した周辺回路用のトリプルウェル内には、周辺回路用トリプルウェル５内のトランジスタと同等の構成のトランジスタが形成される。
【００８２】
絶縁ゲート電極Ｇを覆って層間絶縁膜４１が形成され、層間絶縁膜４１を通ってソース／ドレイン領域に達するコンタクトホールが形成され、コンタクトホールを介してソース／ドレイン領域に達する電極４２が形成される。
【００８３】
なお、メモリセル領域においては、層間絶縁膜４１内にビット線Ｂ、一対の電極Ｃ１、Ｃ２で形成されるキャパシタＣが形成される。一対のトランジスタの共通ソース／ドレイン領域にビット線Ｂが接続され、他方のソース／ドレイン領域にキャパシタＣが接続される。ゲート電極Ｇはワード線Ｗを兼ねる。
【００８４】
図５は、本発明の他の実施例によるトリプルウェル構造を形成するための製造プロセスを示す断面図である。図５（Ａ）は、図２（Ａ）、（Ｂ）と同等のプロセスを経て得られる構成を示す。ｐ型シリコン基板１内にｎ型ウェル２ａ、２ｂが形成される。
【００８５】
その後、図５（Ｂ）に示すように、周辺回路のｐ型ウェル、周辺回路用のトリプルウェルおよびメモリセル領域用のトリプルウェルを露出する開口を有するレジストマスク２３ｅを形成し、ｐ型レトログレードウェルを形成するための３段階のイオン注入を行なう。まず、加速エネルギ１８０ｋｅＶ、ドーズ量５×１０12ｃｍ-2のボロンイオン注入を行い、続いて、加速エネルギ１００ｋｅＶドーズ量２〜３×１０12ｃｍ-2、加速エネルギ５０ｋｅＶドーズ量１×１０12ｃｍ-2のボロンイオン注入を引続き行なう。
【００８６】
ここで、加速エネルギの比較的低い１００ｋｅＶ、５０ｋｅＶのイオン注入は、図２の実施例と同様であるが、加速エネルギの最も高い１８０ｋｅＶのイオン注入のドーズ量は、メモリセル領域を形成するのに適したドーズ量に選択されている。
【００８７】
これらのイオン注入後、ホトレジストマスク２３ｅを除去し、全面に閾値調整用イオン注入を行なう。
【００８８】
図５（Ｃ）に示すように、周辺回路のｐ型ウェルおよびトリプルウェルを露出する開口を有するホトレジストマスク２３ｆを形成する。このホトレジストマスクをイオン注入マスクとし、ボロンイオンを加速エネルギ１８０ｋｅＶ、ドーズ量１×１０13ｃｍ-3でさらにイオン注入する。このようにして、周辺回路用のｐ型ウェル４、５には、図５（Ｂ）のイオン注入と併せて、加速エネルギ１８０ｋｅＶで、合計ドーズ量１．５×１０13ｃｍ-2のボロンイオンが深い位置に注入される。したがって、結果として得られるトリプルウェル構造は、図２の工程で得られるものと同等となる。イオン注入後、レジストマスク２３ｆは除去する。その他の工程は、従来技術と同様にメモリセル部にのみ１８ｋｅＶでイオン注入する。
【００８９】
図６は、メモリセル領域から離れた位置に形成される周辺回路の例である入出力回路の構成を示す。ｐ型シリコン基板１内に深いｎ型ウェル２ｃが形成され、このｎ型ウェル２ｃ内にさらにレトログレードｐ型ウェル４２、４３が形成されている。
【００９０】
一方のｐ型ウェル４２には、さらにｎ型領域４４が形成され、保護ダイオードを構成する。他方のｐ型ウェル４３上には、絶縁ゲート電極４５が形成され、その両側にｎ型ソース／ドレイン領域４６、４７が形成され、入力ゲートのＭＯＳトランジスタが形成される。入出力用パッド４９からの配線は、保護ダイオードのｎ型領域４４に接続され、さらに入力ゲートの絶縁ゲート電極４５に接続されている。
【００９１】
保護ダイオードをｎ型ウェル２ｃ内に形成することにより、保護ダイオードを基板から電気的に分離することができ、入出力パッド４９にマイナスノイズが入った場合にも基板にノイズ電流が流れることを防止することができる。ｐ型ウェル４２は、基板１から電気的に独立しているため、所望のマイナスバイアスを印加することができる。
【００９２】
入出力パッド４９にマイナスノイズが入り、保護ダイオードが順方向バイアスされた場合も、ｎ型領域４４からｐ型ウェル４２に注入された電子は、そのまま吸収されて外部のトランジスタに影響を及ぼすことはない。
【００９３】
入出力パッド４９にプラスノイズが入った場合、ｎ型ウェル４２の濃度が薄く、深さが浅いとｐ型ウェル４２全体が空乏化し、パンチスルーし易い。ｐ型ウェル４２のパンチスルーを防止するためには、レトログレードウェルであるｐ型ウェル４２の最も深い部分のｐ型不純物濃度を高く選定することが望ましい。上述の実施例によって作成したトリプルウェル構造を用いれば、周辺回路用のトリプルウェルの底部のｐ型不純物濃度を高く設定できるため、これらの問題に対処し易い。
【００９４】
図７は、ワード線駆動回路の構成例を示す。トランジスタＭ４とキャパシタＣはメモリセル内の１つのセルを構成する。トランジスタＭ４のゲートｇ４にワード線ＷＬが接続されている。なお、トランジスタＭ４のソースはビット線ＢＬに接続されている。
【００９５】
トランジスタＭ１とＭ２は、共にｎチャネルＭＯＳトランジスタで形成され、ワード線ＷＬに所望の電圧を印加するための回路である。トランジスタＭ１とＭ２は直列に接続され、可変電圧Ｖと接地電位との間に接続される。トランジスタＭ１のゲート電極ｇ１は、トランジスタＭ３を介してポンピング電圧ＶPPに接続されている。
【００９６】
以下、この回路の動作を簡単に述べる。まず、可変電圧Ｖを０にし、トランジスタＭ３をオンにして、トランジスタＭ１のゲートｇ１に電圧ＶPPを蓄積し、続いて、トランジスタＭ３をオフにする。トランジスタＭ１のゲートｇ１の電位はＶPPである。
【００９７】
その後、トランジスタＭ１の可変電圧を０からＶPPに上昇させる。すると、ゲート電極とソース／ドレイン領域間の寄生容量により、ゲート電極ｇ１の電位が上昇し、ＶPP＋ΔＶとなる。この上昇したゲート電圧により、トランジスタＭ１は十分オンとなり、ワード線に接続された接続ノードの電位をＶPPまで上昇させる。このようにしてワード線ＷＬに十分高い電圧ＶPPが供給される。トランジスタＭ２のゲートｇ２には、リセット電圧が印加される。
【００９８】
トランジスタＭ１のゲート電極ｇ１の電位がＶPP＋ΔＶに上昇した時、この電圧はそのままトランジスタＭ３のドレイン領域にも印加されている。したがって、トランジスタＭ３は高耐圧のものでなければならない。
【００９９】
トランジスタＭ１、Ｍ２、Ｍ３は、それぞれ図６に示すような周辺回路用トリプルウェル構造内に形成する。トランジスタＭ４は、メモリセル領域内に形成する。周辺回路用トリプルウェルのｐ型不純物濃度分布とメモリセル用のｐ型トリプルウェル内の不純物濃度分布とが別々に設定できるため、メモリセルのリフレッシュ時間を最適に選択しつつ、周辺回路の高耐圧トランジスタを効率的に作成することができる。
【０１００】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０１】
【発明の効果】
レトログレードウェルを有するトリプルウェル構造において、特性の異なるトランジスタを効率的に作成することが可能となる。
【０１０２】
ＤＲＡＭにおいて、メモリセルのリフレッシュ特性を改良し、かつ周辺回路の耐圧等を良好に保つことができる。
【図面の簡単な説明】
【図１】本発明の実施例によるＤＲＡＭ装置の構成を示す平面図および断面図である。
【図２】本発明の実施例によるトリプルウェル構造を形成するための工程を示す断面図である。
【図３】図２の工程により作成される不純物濃度分布の例を示すグラフである。
【図４】図２の工程により作成されたトリプルウェル構造を用いて作成したＤＲＡＭ装置の構成例を示す断面図である。
【図５】本発明の他の実施例によるトリプルウェル構造を作成する工程を説明するための断面図である。
【図６】本発明の実施例による周辺回路の構成例を示す断面図である。
【図７】本発明の実施例による周辺回路の構成例を示す回路図である。
【図８】トリプルウェル内に形成したトランジスタのブレークダウン特性を考察した結果を示すグラフおよび断面図である。
【図９】トランジスタウェル内のトランジスタの特性の関係を示すグラフである。
【図１０】従来の技術によるトリプルウェル製造方法を説明するための断面図である。
【符号の説明】
１  半導体基板
２  ｎ型ウェル
３  ｐ型ウェル（トリプルウェル）
４  ｐ型ウェル
５  ｐ型ウェル（トリプルウェル）
６  重なり領域
２１  シリコン酸化膜
２２  シリコン窒化膜
２３  ホトレジストパターン
２５  フィールド酸化膜
３１〜４０  ソース／ドレイン領域
４１  層間絶縁膜
４２  電極
Ｇ  絶縁ゲート電極
Ｂ  ビット線
Ｗ  ワード線
Ｃ  キャパシタ
【図１】
0003777000.tif 000002
【図２】
0003777000.tif 000003
【図３】
0003777000.tif 000004
【図４】
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【図５】
0003777000.tif 000006
【図６】
0003777000.tif 000007
【図７】
0003777000.tif 000008
【図８】
0003777000.tif 000009
【図９】
0003777000.tif 000010
【図１０】
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