(57)【特許請求の範囲】
【請求項１】
高速メモリー素子で外部データストローブ信号を入力されて読み出し／書き込み動作時に使われる内部データストローブ信号を発生させるための装置において、
イネーブル信号により活性化されて、一連のパルス信号を持つ外部データストローブ信号を入力されて前記外部データストローブ信号の各ライジングエッジでの一連のパルス信号を有する第１内部データストローブ信号を出力するための第１バッファーリング手段と、
前記イネーブル信号により活性化されて、前記データストローブ信号を入力されて、前記外部データストローブ信号の各フォーリングエッジで一連のパルス信号を持つ第２内部データストローブ信号を出力するための第２バッファーリング手段とを備え、
前記第１バッファーリング手段は、前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第１レベル調整及び反転データストローブ信号を出力するための第１レベル調節及び反転手段と、前記イネーブル信号及び前記第１レベル調整及び反転データストローブ信号を入力されて第１初期制御データストローブ信号を発生させるための第１制御手段と、前記第１レベル調整及び反転データストローブ信号及び前記第１初期制御データストローブ信号を入力されて前記第１内部データストローブ信号を出力するための第１出力手段とを含んでなり、
前記外部データストローブ信号の各パルスのライジングエッジから前記第１内部データストローブ信号のパルスの各該当パルス間の遅延が前記外部データストローブ信号の各パルスのフォーリングエッジから第２内部データストローブ信号の各パルスの各該当パルス間の遅延と実質的に同様であることを特徴とする高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項２】
前記第２バッファーリング手段は、
前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第２レベル調整及び反転データストローブ信号を出力するための第２レベル調節及び反転手段と、
前記イネーブル信号及び前記第２レベル調整及び反転データストローブ信号を入力されて第２初期制御データストローブ信号を発生させるための第２制御手段と、
前記第２レベル調整及び反転データストローブ信号及び前記第２初期制御データストローブ信号を入力されて前記第２内部データストローブ信号を出力するための第２出力手段とを含んでなる請求項１に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項３】
前記第１レベル調整及び反転手段は、前記基準電圧及び前記外部データストローブ信号を入力されて増幅信号として第１レベル調整信号を出力するための第１差動増幅手段と、
前記第１レベル調整信号を反転して前記第１レベル調整及び反転データストローブ信号を出力するための第１反転手段とを含んでなる請求項１に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項４】
前記第１差動増幅手段は、各ソース端が電源電圧端に接続されて、各ゲート端が第１ノードに共通接続されていて前記電源電圧端が各基板に接続された第１ＰＭＯＳトランジスター対と、
各ドレーン端が前記第１ＰＭＯＳトランジスター対のドレーン端に各々接続されて、各ソース端が第２ノードに共通接続されて、各ゲート端が前記基準電圧及び前記外部データストローブ信号を各々入力される第１ＮＭＯＳトランジスター対と、
前記第２ノードと接地電源端間に接続されて、ゲート端が前記イネーブル信号を入力されて、基板に接地電源端が接続された第２ＮＭＯＳトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第１ＰＭＯＳトランジスター対中一つのＰＭＯＳトランジスターと前記第１ＮＭＯＳトランジスター対中一つのＮＭＯＳトランジスター間の第３ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第２ＰＭＯＳトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第１ＰＭＯＳトランジスター対中他のＰＭＯＳトランジスターと前記第１ＮＭＯＳトランジスター対中他のＮＭＯＳトランジスター間の第４ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第３ＰＭＯＳトランジスターとを具備してなることを特徴とする請求項３に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項５】
前記第１反転手段は、多数のインバータでなることを特徴とする請求項３に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項６】
前記第１制御手段は、前記イネーブル信号を遅延させるための第１遅延手段と、
前記第１レベル調整及び反転データストローブ信号を反転させるための第１インバータと、
前記反転された第１レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第１ナンドゲートと、
前記第１ナンドゲートからの出力信号を反転及び遅延させて前記第１初期制御データストローブ信号を出力させるための第１反転及び遅延手段とを含んでなることを特徴とする請求項１に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項７】
前記第１遅延手段は、多数のインバータでなることを特徴とする請求項６に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項８】
前記第１反転及び遅延手段は多数のインバータでなることを特徴とする請求項６に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項９】
前記第１出力手段は、前記第１レベル調整及び反転データストローブ信号及び第１初期制御データストローブ信号をナンドするための第２ナンドゲートと、
前記第２ナンドゲートの出力信号を反転させて前記第１内部データストローブ信号を出力する第２インバータとを含んでなることを特徴とする請求項１に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１０】
前記第２レベル調整及び反転手段は、前記基準電圧及び前記外部データストローブ信号を入力されて増幅信号として第２レベル調整信号を出力するための第２差動増幅手段と、
前記第２レベル調整信号を反転して前記第２レベル調整及び反転データストローブ信号を出力するための第２反転手段とを含んでなる請求項２に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１１】
前記第２差動増幅手段は、各ソース端が電源電圧端に接続されて、各ゲート端が第５ノードに共通接続されていて前記電源電圧端が各基板に接続された第４ＰＭＯＳトランジスター対と、
各ドレーン端が前記第４ＰＭＯＳトランジスター対のドレーン端に各々接続されて、各ソース端に第６ノードに共通接続されて、各ゲート端が前記基準電圧及び前記外部データストローブ信号を各々入力されて第３ＮＭＯＳトランジスター対と、
前記第６ノードと接地電源端間に連結して、ゲート端が前記イネーブル信号を入力されて、基板に接地電源端が接続された第４ＮＭＯＳトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第４ＰＭＯＳトランジスター対中一つのＰＭＯＳトランジスターと前記第３ＮＭＯＳトランジスター対中一つのＮＭＯＳトランジスター間の第７ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第５ＰＭＯＳトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第４ＰＭＯＳトランジスター対中他のＰＭＯＳトランジスターと前記第３ＮＭＯＳトランジスター対中他のＮＭＯＳトランジスター間の第８ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第６ＰＭＯＳトランジスターとを具備してなることを特徴とする請求項１０に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１２】
前記第２反転手段は、多数のインバータでなることを特徴とする請求項１０に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１３】
前記第２制御手段は、前記イネーブル信号を遅延させるための第２遅延手段と、
前記第２レベル調整及び反転データストローブ信号を反転させるための第３インバータと、
前記反転された第２レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第３ナンドゲートと、
前記第３ナンドゲートからの出力信号を反転及び遅延させて前記第２初期制御データストローブ信号を出力させるための第２反転及び遅延手段とを含んでなることを特徴とする請求項２に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１４】
前記第２遅延手段は、多数のインバータでなることを特徴とする請求項１３に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１５】
前記第２反転及び遅延手段は多数のインバータでなることを特徴とする請求項１３に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【請求項１６】
前記第２出力手段は、前記第２レベル調整及び反転データストローブ信号及び第２初期制御データストローブ信号をナンドするための第４ナンドゲートと、
前記第４ナンドゲートの出力信号を反転させて前記第２内部データストローブ信号を出力する第４インバータとを含んでなることを特徴とする請求項２に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は高速メモリー素子で、外部データストローブ信号を入力されて読み出し/書き込み動作時使われる内部データストローブ信号を発生させるための装置に関し、特に誤動作を防止して充分な動作マージンを確保することができるデータストローブバッファーに関するものである。
【０００２】
【従来の技術】
公知のように、SDRAM (synchronous random access memory）は動作速度を向上させるために広く使われている。SDRAMは外部DILAIMコントローラー(DRAM controller)からのシステムクロックの制御下で高速で動作する。ここで、前記システムクロックをデータストローブ信号(data strobe signal)と呼ぶ。通常のSDRAMは前記データストローブ信号のライジングエッジ(rising edge)で同期されたパルス信号だけを使用するが、DDR SDRAM(double data rate synchronous random access memory）は前記データストローブ信号のライジングエッジ及びフォーリングエッジ(falling edge)で各々同期されたパルス信号を使用することによって、通常のSDRAMよりさらに高速で動作する。したがって、前記DDR SDRAMは前記データストローブ信号のライジングエッジ及びフォーリングエッジでパルス信号を発生させるための二つの装置(以下、データストローブバッファーとする。)を必要とする。
【０００３】
しかし、前記二つの装置は他の回路構成を持っているため、各回路の遅延時間が相異なる。したがって、充分な動作マージンを確保することがむずかしい。また、図1のAのようにデータストローブバッファーを活性化させるイネーブル信号ENがイネーブルされる瞬間に望んでないパルスの発生を防止すべきである。そのようなイネーブル初期に発生する誤動作はチップ全体の誤動作を招くことがあり得る。
【０００４】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたもので、イネーブル信号がイネーブルされる瞬間に誤動作を防止して動作マージンを改善する高速メモリー素子で外部データストローブ信号を入力されて読み出し/書き込み動作時に使われる内部データストローブ信号を発生させるための装置を提供することにその目的がある。
【０００５】
【課題を解決するための手段】
前記目的を達成するための本発明は、高速メモリー素子で外部データストローブ信号を入力されて読み出し／書き込み動作時に使われる内部データストローブ信号を発生させるための装置において、イネーブル信号により活性化されて、一連のパルス信号を持つ外部データストローブ信号を入力されて前記外部データストローブ信号の各ライジングエッジでの一連のパルス信号を有する第１内部データストローブ信号を出力するための第１バッファーリング手段と、前記イネーブル信号により活性化されて、前記データストローブ信号を入力されて、前記外部データストローブ信号の各フォーリングエッジで一連のパルス信号を持つ第２内部データストローブ信号を出力するための第２バッファーリング手段とを備え、前記第１バッファーリング手段は、前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第１レベル調整及び反転データストローブ信号を出力するための第１レベル調節及び反転手段と、前記イネーブル信号及び前記第１レベル調整及び反転データストローブ信号を入力されて第１初期制御データストローブ信号を発生させるための第１制御手段と、前記第１レベル調整及び反転データストローブ信号及び前記第１初期制御データストローブ信号を入力されて前記第１内部データストローブ信号を出力するための第１出力手段とを含んでなり、前記外部データストローブ信号の各パルスのライジングエッジから前記第１内部データストローブ信号のパルスの各該当パルス間の遅延が前記外部データストローブ信号の各パルスのフォーリングエッジから第２内部データストローブ信号の各パルスの各該当パルス間の遅延と実質的に同様であることを特徴とする。
【０００６】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の最も望ましい実施例を添附した図面を参照して説明する。
【０００７】
図1はデータストローブ信号のライジングエッジ及びフォーリングエッジに各々同期されたパルス信号を表すタイミング図である。図面符号ENはデータストローブバッファーをイネーブルさせるためのイネーブル信号を表し、DSは外部データストローブ信号を表して、RDSは前記外部データストローブ信号DSの各パルスのライジングエッジに該当する一連のパルス信号を表す第1内部データストローブ信号を表して、FDSは前記外部データストローブ信号DSの各パルスのフォーリングエッジに該当する一連のパルス信号を表す第2内部データストローブ信号を表す。
【０００８】
図2は本発明に係るデータストローブバッファーを表すブロック図である。  図2を参照すれば、前記データストローブバッファー１０は第1バッファーリング部100及び第2バッファーリング部200を具備してなる。
【０００９】
前記イネーブル信号ENがイネーブルされると、前記第1バッファーリング部100は前記外部データストローブ信号DSを入力されて前記第1内部データストローブ信号ＲＤＳを出力して、前記第2バッファーリング部200は前記外部データストローブ信号DSを入力されて前記第2内部データストローブ信号FDSを出力する。前記第1バッファーリング部100は第1レベル調整及び反転部120、第1制御部140及び第1出力部160で構成される。前記第1レベル調整及び反転部120は前記イネーブル信号ENに応答して活性化されて、基準電圧Vref及び前記外部データストローブ信号DSを入力されて第1レベル調整及び反転データストローブ信号PT1を出力し、前記第1制御部140は前記イネーブル信号EN及び前記第1レベル調整及び反転部120からの前記第1レベル調整及び反転データストローブ信号PT1を入力されて第1初期制御データストローブ信号PT2を出力する。ここで、前記第1初期制御データストローブ信号PT２は前記第1レベル調整及び反転データストローブ信号PT1を反転させた後、所定の遅延ほどシフトした信号に該当する。前記第1出力部160は前記第1レベル調整及び反転データストローブ信号PT1及び前記第1初期制御データストローブ信号PT2を入力されて前記第1内部データストローブ信号RDSを出力する。
【００１０】
同様にして、前記第2バッファーリング部200は第2レベル調整及び反転部220、第2制御部240及び第2出力部260で構成される。
【００１１】
前記第2バッファーリング部200は前記第1バッファーリング部100と同じ回路構成を持ち、同じ素子特性を有する素子で同時に集積させる。したがって、内部回路構成が同一であるため、前記第1内部データストローブ信号RDSの遅延時間と前記第2内部データストローブ信号FDSの遅延時間は実質的に同一である。
【００１２】
それに対し、前記外部データストローブ信号DSと前記基準電圧Vrefの入力が互いに反対に入力されて、前記第1バッファーリング部100では前記データストローブ信号DSのライジングに該当するパルス信号の前記第1内部データストローブ信号RDSが発生し、第2バッファーリング部200では前記データストローブ信号DSのフォーリングエッジに該当するパルス信号の第2内部データストローブ信号RDSを発生させる。
【００１３】
図3は本発明にかかる一実施例で、前記データストローブバッファーを表す内部回路図である。図2と図3で同じ部分に該当するブロックは同じ図面符号を使用した。
【００１４】
図3を参照すれば、前記第1レベル調整及び反転部120は前記基準電圧Vref及び前記外部データストローブ信号DＳを入力されて増幅し第1レベル調整信号を出力する第1差動増幅器120A及び前記増幅信号を反転させて前記第1レベル調整及び反転データストローブ信号PT1を出力するための第1反転手段120Bで構成される。
【００１５】
前記第1差動増幅器120Aは、各ソース端が電源電圧端VDDに接続されて、各ゲート端が第1ノードN1に共通接続されて前記電源電圧端VDDが各基板に接続された第1PMOSトランジスター対MP1、MP2、各ドレーン端が前記第1PMOSトランジスター対MP1、MP2のドレーン端に各々接続されて、各ソース端に第2ノードN2に共通接続されて、各ゲート端が前記基準電圧Vref及び前記外部データストローブ信号DSを各々入力される第1NMOSトランジスター対MN1、MN2、前記第2ノードN2と前記接地電源端VDD間に接続されて、ゲート端が前記イネーブル信号ENを入力されて、基板に接地電源端VDDが接続された第2NMOSトランジスターMN3、ソース端が電源電圧端VDDに接続されて、ドレーン端が前記第1PMOSトランジスターMP3、MP4対中一つのPMOSトランジスターMP1と前記第1NMOSトランジスター対MN1、MN2中一つのNMOSトランジスターMN1間の第3ノードN3に接続されて、ゲート端が前記イネーブル信号ENを入力されて基板に電源電圧端VDDが接続された第2PMOSトランジスターMP3、及びソース端が電源電圧端VDDに接続されて、ドレーン端が前記第1PMOSトランジスター対MP1、MP2中他のPMOSトランジスターMP2と前記第1NMOSトランジスター対MN1、MN2中他のNMOSトランジスターMN2間の第4ノードN4に接続されて、ゲート端が前記イネーブル信号ENを入力されて基板に電源電圧端VDDが接続された第3PMOSトランジスターMP4で構成されている。
【００１６】
前記第1反転部120Bは多数の直列連結された多数のインバータINV1、INV2、INV3で構成されて、前記第1差動増幅器120Aからの出力信号を反転させる。
【００１７】
前記第1制御部140は前記イネーブル信号ENを遅延させるための多数のインバータINV5、INV6、INV7、INV8が直列連結された第1遅延手段142、前記第1レベル調整及び反転データストローブ信号PT1を反転させるための第1インバータINV4、前記反転された第1レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第1ナンドゲートNAND1、及び前記第1ナンドゲートNAND1からの出力信号を反転及び遅延させて前記第1初期制御データストローブ信号PT2を出力させるための第1反転及び遅延部144で構成されている。ここで、前記第1反転及び遅延部144は直列連結された多数のインバータINV9、INV10、INV11、INV12、INV13でなる。
【００１８】
前記第1出力部160は、前記第1レベル調整及び反転データストローブ信号PT1及び第1初期制御データストローブ信号PT2をナンドするための第2ナンドゲートNAND2、及び前記第2ナンドゲートNAND2の出力信号を反転させて前記第1内部データストローブ信号RDSを出力する第2インバータINV14で構成されている。
【００１９】
また、前記第2バッファーリング部200第2レベル調整及び反転部220、第2制御部240、及び第2出力部260で構成されて、前述したように前記第1バッファーリング部100の回路構成が同一である。ただし、第1バッファーリング部100で前記基準電圧Vrefを入力される前記NMOSトランジスターMN1に該当する第2バッファーリング部200のNMOSトランジスターMN4は前記外部データストローブ信号DSを入力されて、第1バッファーリング部100で前記外部データストローブ信号DSを入力される前記NMOSトランジスターMN2に該当する第2バッファーリング部200のNMOSトランジスターMN5は前記基準電圧Vrefを入力される。すなわち、前記外部データストローブ信号DS及び前記基準電圧Vrefを前記第1及び第2バッファーリング部100、200に反対で入力する。
【００２０】
図3を参照して、本発明にかかるデータストローブバッファーの動作を説明する。前記イネーブル信号ENが活性化された状態で、前記データストローブ信号DSが前記基準電圧Vrefより大きい場合(前記外部データデータストローブ信号のライジングエッジ部分)、前記第1レベル調整及び反転データストローブ信号PT1がハイレバルになり、前記第1遅延部140の第1反転及び遅延部144の遅延時間ほどのパルス幅を持つハイパルス、すなわち前記第1内部データストローブ信号RDSを前記第1出力部160を介して出力する。一方、第2バッファーリング部200も前記第1バッファーリング部100同じ回路構成を持ち、前記基準電圧Vref及び前記外部データストローブ信号DSが反対に接続されているため、前記データストローブ信号DSのフォーリングエッジで前記第1内部データストローブ信号RDSのようなパルス幅を持つハイパルス、すなわち第2内部データストローブ信号FDSを第2出力部260を介して出力する。
【００２１】
さらに、前記イネーブル信号ENがディセーブル状態である時、前記第1初期制御データストローブ信号PT2が前記第2反転及び遅延部144により所定期間の間ロー状態を維持しているために前記第1内部データストローブ信号RDSが初期値でローレベルを維持する。図1のAで見たように、前記イネーブル信号ENがイネーブルされる時、前記データストローブバッファーの誤動作で前記第1レベル調整及び反転データストローブ信号PT1がハイになる時でも、前記第1バッファーリング部100の出力信号の前記第1内部データストローブ信号RDSは前記第1反転及び遅延部144により所定期間の間前記ロー状態を維持するので、前記データストローブバッファーの誤動作を效果的に防止することができる。
【００２２】
また、第1及び第2バッファーリング部100、200の回路構成が同一であるため前記外部データストローブ信号DSの各パルスのライジングエッジから前記第1内部データストローブ信号RDSの該当パルスの遅延時間(図1のS1）は、前記外部データストローブ信号DSの各パルスのフォーリングエッジから前記第2内部データストローブ信号FDSの該当パルスの遅延時間(図1のS2)と同じくなり前記第1及び第2内部データストローブ信号RDS、FDSの遅延差を考慮する必要がないので充分な動作マージンを確保することができる。
【００２３】
本発明の技術思想は前記望ましい実施例によって具体的に記述したが、前述した実施例はその説明のためのものでありその制限のためのものではないことを注意するべきである。また、本発明の技術分野の通常の専門家であるならば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【００２４】
【発明の効果】
以上で説明したように本発明はDDR SDRAMのように高速メモリー素子で使われるデータストローブバッファーを具現することにおいて、同じ構成のバッファーリング回路を2つ配置させ、基準電圧と外部データストローブ信号をお互い反対に入力して片方では前記外部データストローブ信号のライジングエッジでだけパルスを発生させて、他方では前記外部データストローブ信号のフォーリングエッジでだけパルスを発生させるように構成されているため、前記二つのパルス信号は同じ遅延時間を持つので充分な動作マージンを確保することができる。
【００２５】
また、前記データストローブバッファーがディセーブル状態で初期値を持つように回路を構成し前記データストローブバッファーがイネーブルされる時点での誤動作を防止することができる。
【図面の簡単な説明】
【図１】データストローブ信号のライジングエッジ及びフォーリングエッジに各々同期されたパルスを表すタイミング図である。
【図２】本発明に係るデータストローブバッファーを表すブロック図である。
【図３】本発明の一実施例としてデータストローブ信号を表す回路図である。
【符号の説明】
100    第1バッファーリング部
200    第2バッファーリング部
【図１】
0003843669.tif 000002
【図２】
0003843669.tif 000003
【図３】
0003843669.tif 000004