(57)【特許請求の範囲】
【請求項１】
外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーが駆動力の異なる複数のドライバから構成され、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む第１の分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記２ｎｄドライバーの入力に接続される複数のダミー負荷を搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む第２の分配配線用チャネル領域を備えレイアウトされた１以上のデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを配線で接続したことを特徴とするソースシンクロナス・ソフトマクロ。
【請求項２】
リードアドレス分配用の出力端子を含む前記第１の分配配線用チャネル領域を備えた前記ソースクロック用Ｉ／Ｏブロックと、リードアドレス分配用の入力端子を含む前記第２の分配配線用チャネル領域を備える前記データ用Ｉ／Ｏブロックとを含み、前記リードアドレス分配用の出力端子と前記リードアドレス分配用の入力端子とを配線で接続したことを特徴とする請求項１記載のソースシンクロナス・ソフトマクロ。
【請求項３】
外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーが駆動力の異なる複数のドライバから構成され、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む２ｎｄドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記２ｎｄドライバーの入力に接続される複数のダミー負荷を搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む前記１ｓｔドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを直線の配線で接続したことを特徴とするソースシンクロナス・ソフトマクロ。
【請求項４】
外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーが駆動力の異なる複数のドライバから構成され、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む第１の分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記２ｎｄドライバーの入力に接続される複数のダミー負荷を搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む第２の分配配線用チャネル領域を備えレイアウトされた１以上のデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを配線で接続したソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする情報処理装置。
【請求項５】
請求項２記載のソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする情報処理装置。
【請求項６】
外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーが駆動力の異なる複数のドライバから構成され、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む２ｎｄドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記２ｎｄドライバーの入力に接続される複数のダミー負荷を搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む前記１ｓｔドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを直線の配線で接続したソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソースシンクロナス・ソフトマクロ、および、情報処理装置に関し、特に、ソースクロックの分配を高精度に実施するソースシンクロナス・ソフトマクロ、および、情報処理装置に関する。
【０００２】
【従来の技術】
ソースシンクロナス転送方式は、特に、コンピュータ用ＬＳＩ間の高速データ転送に用いられている。ソースシンクロナス転送方式とは、データ信号とソースクロック信号（ストローブ信号）を送り側ＬＳＩから同時に出力させて、同じ配線基板、ケーブルを伝送し、受け側ＬＳＩでデータをその伝送されたソースクロック信号でサンプリングした後、受け側のクロックに同期させる転送方式である。
【０００３】
よって、相対的な遅延差で、ＬＳＩの遅延バラツキ、配線基板やケーブル、コネクタ等の遅延バラツキを考慮できるので、高速転送時には同期転送方式よりも有効な方式である。なお、遅延バラツキを小さくするという観点から言えば、ソースクロック信号とデータ信号を１対１で送ることが理想的であるが、そうするとＬＳＩピン数が倍に増えるため、一般的にはソースクロック信号１本に対して、データ信号を何本かまとめて転送する。
【０００４】
たとえば、「特開２０００−３４７９９３号公報」記載の発明は、ソースシンクロナス転送方式に関するものである。
【０００５】
図１４は、上記公報のソースシンクロナス転送方式の例を示すブロック図である。
【０００６】
図１４を参照すると、Ｆ／Ｆ４３はデータの１ビットを送り側クロックに同期して保持し、Ｆ／Ｆ４４は送り側クロックからソースクロックを生成する。ライトアドレス生成回路４９はソースクロックからライトアドレス信号を生成し、ライトセレクタ４８はライトアドレス信号に応じてデータの１ビットをセレクトし、データ保持回路５０はデータの１ビットをソースクロックでサンプリングする。リードアドレス生成回路５３は同期化回路５１から同期化信号を入力し受け側クロックに同期化したリードアドレス信号を生成し、リードセレクタ５２はリードアドレス信号に応じてデータ保持回路５０のデータの１ビットを出力し、Ｆ／Ｆ５４はデータの１ビットを受け側クロックでサンプリングして出力する。
【０００７】
この様に、ソースシンクロナス転送方式では遅延バラツキを小さくすることで高速転送を実現させるため、ソースシンクロナス・機能マクロ内でのクロック分配遅延やソースクロック分配遅延を出来るだけ同じにする必要があるので、その機能を有するマクロ単位でのレイアウト（ハードマクロ）で設計するのが一般的である。
【０００８】
また、「特開平１１−１１９８５４号公報」記載の発明は、ＬＳＩに配置される第Ｎ段目の複数のマクロをグループに区分する分割部と、第Ｎ段目マクロからなる前記グループを生成した後、グループ毎に、当該グループ内のマクロに対してクロック信号を供給する第Ｎ−１段目のマクロを生成する生成部とを有するクロックパス生成装置である。
【０００９】
【発明が解決しようとする課題】
上述した従来の技術の問題点は、マクロ設計工数や各種設計用ライブラリが増加することである。
【００１０】
その理由は、ＬＳＩ間の転送に使用されるデータビット幅は一様ではなく多種あるため、これらに対応したソースシンクロナス・ハードマクロを作成するとなると、それらの数だけソースシンクロナス・ハードマクロを作成する必要があるからである。
【００１１】
第２の問題点は、ＤＲＣ，ＬＶＳ等の物理検証もマクロ単位で行う必要があることである。
【００１２】
その理由は、マクロ単位でレイアウトされているからである。
【００１３】
本発明の目的は、データ用Ｉ／Ｏブロック、ソースクロック用Ｉ／Ｏブロックを設計し、これらを組み合わせるだけで多様なビット幅のソースシンクロナス・マクロを実現することである。
【００１４】
【課題を解決するための手段】
【００１６】
本発明の第１のソースシンクロナス・ソフトマクロは、外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む第１の分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む第２の分配配線用チャネル領域を備えレイアウトされた１以上のデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを配線で接続したことを特徴とする。
【００１７】
本発明の第２のソースシンクロナス・ソフトマクロは、前記第１のソースシンクロナス・ソフトマクロであって、リードアドレス分配用の出力端子を含む前記第１の分配配線用チャネル領域を備えた前記ソースクロック用Ｉ／Ｏブロックと、リードアドレス分配用の入力端子を含む前記第２の分配配線用チャネル領域を備える前記データ用Ｉ／Ｏブロックとを含み、前記リードアドレス分配用の出力端子と前記リードアドレス分配用の入力端子とを配線で接続したことを特徴とする。
【００１９】
本発明の第３のソースシンクロナス・ソフトマクロは、外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む２ｎｄドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む前記１ｓｔドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを直線の配線で接続したことを特徴とする。
【００２２】
本発明の第１の情報処理装置は、外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む第１の分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む第２の分配配線用チャネル領域を備えレイアウトされた１以上のデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを配線で接続したソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする。
【００２３】
本発明の第２の情報処理装置は、前記第２のソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする。
【００２５】
本発明の第３の情報処理装置は、外部にクロック信号を分配するための１以上の１ｓｔドライバーを搭載し、前記１ｓｔドライバーのクロック信号を分配するための出力端子を含む２ｎｄドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたソースクロック用Ｉ／Ｏブロックと、内部にクロック信号を分配するための１以上の２ｎｄドライバーを搭載し、前記１ｓｔドライバーからのクロック信号を受け取るための前記２ｎｄドライバーの入力端子を含む前記１ｓｔドライバーと直線で配線するための分配配線用チャネル領域を備えレイアウトされたデータ用Ｉ／Ｏブロックとを含み、前記第１の分配配線用チャネル領域と前記第２の分配配線用チャネル領域とを隣接させ前記出力端子と前記入力端子とを直線の配線で接続したソースシンクロナス・ソフトマクロを含んで構成されることを特徴とする。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
本発明の実施の形態は、ＬＳＩ間における高速データ転送方式の１つであるソースシンクロナスデータ転送方式用Ｉ／Ｏマクロについて、その機能を有するマクロ単位でのレイアウト（ハードマクロ）ではなく、Ｉ／Ｏ単体ブロック毎にレイアウトを行い、それらを集めて機能ブロックとしてまとめたソフトマクロに関するものである。
【００２８】
図１は、本発明の実施の形態の構成を示す構成図である。
【００２９】
図１を参照すると、本発明の実施の形態は、ソースシンクロナス・ソフトマクロ１２０である。
【００３０】
たとえば、ソースシンクロナス・ソフトマクロ１２０は、データが１０ビット、ソースクロックが正・負（Ｔｒｕｅ・Ｃｏｍｐｌｉｍｅｎｔ）のバランス信号で、Ｉ／Ｏブロックは縦積み３段である。ソースシンクロナス・ソフトマクロ１２０は、データ用Ｉ／Ｏブロック１１、データ用Ｉ／Ｏブロック１２、データ用Ｉ／Ｏブロック１３、データ用Ｉ／Ｏブロック１４、データ用Ｉ／Ｏブロック１５、データ用Ｉ／Ｏブロック１６、データ用Ｉ／Ｏブロック１７、データ用Ｉ／Ｏブロック１８、データ用Ｉ／Ｏブロック１９、データ用Ｉ／Ｏブロック２０、および、ソースクロック用Ｉ／Ｏブロック２１とから構成される。
【００３１】
１段目は、データ用Ｉ／Ｏブロック１１、データ用Ｉ／Ｏブロック１４、データ用Ｉ／Ｏブロック１６、データ用Ｉ／Ｏブロック１８から構成され、２段目は、データ用Ｉ／Ｏブロック１２、ソースクロック用Ｉ／Ｏブロック２１、データ用Ｉ／Ｏブロック１９から構成され、３段目は、データ用Ｉ／Ｏブロック１３、データ用Ｉ／Ｏブロック１５、データ用Ｉ／Ｏブロック１７、データ用Ｉ／Ｏブロック２０から構成される。
【００３２】
ソースクロック用Ｉ／Ｏブロック２１からのマクロ内分配信号（ソースクロック信号やシステムクロック信号、ライトアドレス信号、リードアドレス信号等のマクロ内分配信号）はそれぞれ、データ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０に供給される。
【００３３】
なお、遅延バラツキを抑えるため、マクロ内分配信号のうちのソースクロック信号とシステムクロック信号の分配遅延時間はできるだけ等しくする必要がある。このため、ソースクロック用Ｉ／Ｏブロック２１は、ソースシンクロナス・マクロの中心付近に配置し、その周りにデータ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０を配置する。
【００３４】
ソースクロック用Ｉ／Ｏブロック２１には、マクロ内分配用に１ｓｔドライバー２１１０、１ｓｔドライバー２１１１、１ｓｔドライバー２１１２が搭載される。また、データ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０には、それぞれ、１ｓｔドライバー２１１０、１ｓｔドライバー２１１１、１ｓｔドライバー２１１２から分配された信号をＩ／Ｏブロック内に分配する２ｎｄドライバー１１２０、２ｎｄドライバー１２２０、２ｎｄドライバー１３２０、２ｎｄドライバー１４２０、２ｎｄドライバー１５２０、２ｎｄドライバー１６２０、２ｎｄドライバー１７２０、２ｎｄドライバー１８２０、２ｎｄドライバー１９２０、２ｎｄドライバー２０２０が搭載される。
【００３５】
また、ソースクロック用Ｉ／Ｏブロック２１には、１ｓｔドライバー２１１２から分配された信号をＩ／Ｏブロック内に分配する２ｎｄドライバー２１２０、２ｎｄドライバー２１２１が搭載される。
【００３６】
マクロ内配線は、各Ｉ／Ｏブロックの端に設けられた分配配線用チャネル領域３００、分配配線用チャネル領域３０１、分配配線用チャネル領域３０２を直線で配線させるため、各マクロ内配線用入出力端子の座標を合わせておく。また、この配線は他の配線からの影響を受けないように周りをシールドしておく事が望ましい。
【００３７】
なお、ソースクロック信号分配、システムクロック分配信号は、データビット数が少ないマクロも、多いマクロも、同じ遅延値で分配されることが望ましいため、１ｓｔドライバーは駆動能力を変えた物を複数個搭載し、２ｎｄドライバーも負荷調整用のダミー負荷を複数個搭載する。この１ｓｔドライバーの駆動能力２ｎｄドライバーのダミー負荷の個数を変えることにより、分配配線遅延を調整する。
【００３８】
この組み合わせについては、ＳＰＩＣＥ等の回路シミュレーションを用いて決定し、その情報をソフトマクロのライブラリとしておく。マクロ内分配配線はこのライブラリを元にＣＡＤツールによって自動配線される。
【００３９】
ソースシンクロナス・ソフトマクロ１２０は、各ブロックの組み合わせとして、全体が物理的にトランジスタ、配線等が製造される。したがって、信号は、各ブロックの端で、分断されているのではなく、ブロックをまたがっている。
【００４０】
次に、本発明の実施の形態の動作について図面を参照して説明する。
【００４１】
図２は、マクロ内の信号分配の概念を示す説明図である。
【００４２】
図３は、マクロ内の信号分配の概念を示す説明図である。
【００４３】
図４は、ダミー負荷の構成を示す回路図である。
【００４４】
図２を参照すると、ソースクロック用Ｉ／Ｏブロック２１は、ソースクロック用、システムクロック用に、駆動能力が標準の２倍（×２）、３倍（×３）、４倍（×４）相当の１ｓｔドライバーをそれぞれ搭載し、ダミーのものも含めた２ｎｄドライバーを４×２搭載する。なお、図２は、比較的データビット数が少ない例であり、１ｓｔドライバーに駆動能力が標準の２倍相当のものを使用し、ダミー負荷を３個付加したものである。データ用Ｉ／Ｏブロック２２、データ用Ｉ／Ｏブロック２３のダミーの２ｎｄドライバーにも信号が接続されている。
【００４５】
図３を参照すると、データビット数が多い例であり、１ｓｔドライバーに駆動能力が標準の４倍相当のものを使用し、ダミー負荷には、信号は接続されない。
【００４６】
なお、２ｎｄドライバーの入力容量はバラツキを抑えることも考慮し、できるだけ小さいものであることがのぞましい。また、ダミー負荷は、入力をオープンにしても貫通電流が流れないように図４に示す構成とする。
【００４７】
次に、ドライバー間の分配配線用チャネル領域での接続について説明する。
【００４８】
図５は、１ｓｔドライバー出力部、２ｎｄドライバー入力部の接続を示す説明図である。
【００４９】
図５を参照すると、ソースクロック用Ｉ／Ｏブロック２１の１ｓｔドライバー（×２）から、分配配線用チャネル領域の配線で、データ用Ｉ／Ｏブロック２２の４個の２ｎｄドライバー（ダミー負荷が３個）に接続されている。四角で囲まれた丸は、端子を示す。この端子からＶＩＡ（ビア）ホールを経由して、たとえば、上層の分配配線用チャネル領域でソースクロック用Ｉ／Ｏブロックとデータ用Ｉ／Ｏブロックが配線される。
【００５０】
１ｓｔドライバー出力端子の接続位置を変えることにより駆動能力を変えることができる。また、２ｎｄドライバー入力端子の接続数を変えることにより、負荷調整を行うことができる。
【００５１】
図６は、分配配線用チャネル領域の構成を示す説明図である。
【００５２】
図６を参照すると、分配配線用チャネル領域は、ソースクロック分配、リードアドレス分配、ライトアドレス分配、システムクロック分配の４種の領域からなり、間をシールド配線で区切られている。リードアドレス分配、ライトアドレス分配をこの分配配線用チャネル領域に含ませることは、必然的ではない。
【００５３】
マクロ内配線は配線抵抗や容量を減らし、ＣＡＤツールによる自動配線を簡単にするため、直線で配線することが望ましい。これを実現させるため、各マクロ内配線用の入出力端子は、図６に示すように配置にしておくことが望ましい。図６は、リードアドレス、ライトアドレス共に４ｂｉｔの場合の例である。
【００５４】
次に、データ用Ｉ／Ｏブロック、ソースクロック用Ｉ／Ｏブロックのレイアウトについて説明する。
【００５５】
図７は、データ用Ｉ／Ｏブロックのレイアウトを示す説明図である。
【００５６】
図８は、ソースクロック用Ｉ／Ｏブロックのレイアウトを示す説明図である。
【００５７】
図７を参照すると、データ用Ｉ／Ｏブロックは、たとえば、分配配線用チャネル領域に、ソースクロック用２ｎｄドライバー部、システムクロック用２ｎｄドライバー部を配置し、ソースクロック用Ｉ／Ｏブロックの１ｓｔドライバー部の部分を四角く削除した形状をとる。
【００５８】
図８を参照すると、ソースクロック用Ｉ／Ｏブロックは、たとえば、分配配線用チャネル領域に、ソースクロック用２ｎｄドライバー部、システムクロック用２ｎｄドライバー部、ソースクロック用１ｓｔドライバー部、システムクロック用１ｓｔドライバー部を配し、さらに、突き出た形で、ソースクロック用１ｓｔドライバー部、システムクロック用１ｓｔドライバー部を配する形状をとる。
【００５９】
次に、データ用Ｉ／Ｏブロック、ソースクロック用Ｉ／Ｏブロックの組み合わせについて説明する。
【００６０】
図９は、ソースシンクロナス・ソフトマクロ１２０のレイアウトを示す説明図である。
【００６１】
図９を参照すると、ソースシンクロナス・ソフトマクロ１２０は、データ用Ｉ／Ｏブロック、ソースクロック用Ｉ／Ｏブロックを組み合わせで構成される。すなわち、データ用Ｉ／Ｏブロック１１、データ用Ｉ／Ｏブロック１２、データ用Ｉ／Ｏブロック１３、データ用Ｉ／Ｏブロック１４、データ用Ｉ／Ｏブロック１５、データ用Ｉ／Ｏブロック１６、データ用Ｉ／Ｏブロック１７、データ用Ｉ／Ｏブロック１８、データ用Ｉ／Ｏブロック１９、データ用Ｉ／Ｏブロック２０、および、ソースクロック用Ｉ／Ｏブロック２１とから構成される。
【００６２】
図１、図９では、Ｉ／Ｏブロックは、縦積み３段としてソースシンクロナス・ソフトマクロを構成いるが、１段や２段でも構わない。また、ソースクロックを正負（Ｔｒｕｅ／Ｃｏｍｐｌｉｍｅｎｔ）のバランス信号としているが、ソースシンクロナス転送が可能ならばシングル信号としても構わない。
【００６３】
また、図２、図３では、１ｓｔドライバーに駆動能力が標準の２倍、３倍、４倍相当の３種類用意し、２ｎｄドライバーのダミー負荷数を３個としているが、ソースシンクロナス・ソフトマクロの構成によってこれらは最適な駆動能力、最適なダミー負荷数を選ぶ必要があるため、図２や図３での構成にはとらわれる必要はない。
【００６４】
図６の端子位置についても任意である。図７、図８のＩ／Ｏブロックのレイアウトについても本設計方法が行える範囲においては任意である。
【００６５】
次に、種々のレイアウトの例について図面を参照して説明する。
【００６６】
図１０は、ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【００６７】
図１１は、ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【００６８】
図１２は、ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【００６９】
図１３は、ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【００７０】
図１０は、データが１０ビット、ソースクロックがＴｒｕｅ／Ｃｏｍｐのバランス信号で、Ｉ／Ｏブロックは縦積み３段のソースシンクロナス・ソフトマクロ１２０の例である。図１１は、データが２０ビット、ソースクロックがＴｒｕｅ／Ｃｏｍｐｌｉｍｅｎｔのバランス信号で、Ｉ／Ｏブロックは縦積み３段のソースシンクロナス・ソフトマクロ１２１の例である。図１０のデータ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０と、図１１のデータ用Ｉ／Ｏブロック１１〜データ用Ｉ／Ｏブロック２０、データ用Ｉ／Ｏブロック３１〜４０は全て同一である。
【００７１】
同様に、図１０のソースクロック用Ｉ／Ｏブロック２１と図１１のソースクロック用Ｉ／Ｏブロック２１も同一である。
【００７２】
また、図１２、図１３の例も、データが２０ビット、ソースクロックがＴｒｕｅ／Ｃｏｍｐｌｉｍｅｎｔのバランス信号で、Ｉ／Ｏブロックは縦積み３段の図１１と全く同じ機能構成のソースシンクロナス・ソフトマクロ１２２、ソースシンクロナス・ソフトマクロ１２３である。図１１〜図１３の違いは単にマクロのレイアウト形状だけである。
【００７３】
上述したソースシンクロナス・ソフトマクロにより論理回路を構成した情報処理装置が可能である。
【００７４】
【発明の効果】
本発明の第1の効果は、多様なビット構成のソースシンクロナス・マクロをマクロ単位でレイアウトするハードマクロとして設計するよりも簡単に作成できることである。
【００７５】
その理由は、ハードマクロ構成で設計する場合、ビット構成が変わればその数だけソースシンクロナス・ハードマクロを作成する必要があるが、ソフトマクロ構成で設計する場合は、データ用Ｉ／Ｏとソースクロック用Ｉ／Ｏのみ設計し、あとはそれを組み合わせるだけでよいからである。
【００７６】
第２の効果は、ＬＳＩ収容性が向上することである。
【００７７】
その理由は、マクロの形に融通性を持たせることができるからである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示す構成図である。
【図２】マクロ内の信号分配の概念を示す説明図である。
【図３】マクロ内の信号分配の概念を示す説明図である。
【図４】ダミー負荷の構成を示す回路図である。
【図５】１ｓｔドライバー出力部、２ｎｄドライバー入力部の接続を示す説明図である。
【図６】分配配線用チャネル領域の構成を示す説明図である。
【図７】データ用Ｉ／Ｏブロックのレイアウトを示す説明図である。
【図８】ソースクロック用Ｉ／Ｏブロックのレイアウトを示す説明図である。
【図９】ソースシンクロナス・ソフトマクロ１２０のレイアウトを示す説明図である。
【図１０】ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【図１１】ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【図１２】ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【図１３】ソースシンクロナス・ソフトマクロのレイアウトの例を示す説明図である。
【図１４】ソースシンクロナス転送方式の例を示すブロック図である。
【符号の説明】
１１    データ用Ｉ／Ｏブロック
１２    データ用Ｉ／Ｏブロック
１３    データ用Ｉ／Ｏブロック
１４    データ用Ｉ／Ｏブロック
１５    データ用Ｉ／Ｏブロック
１６    データ用Ｉ／Ｏブロック
１７    データ用Ｉ／Ｏブロック
１８    データ用Ｉ／Ｏブロック
１９    データ用Ｉ／Ｏブロック
２０    データ用Ｉ／Ｏブロック
２１    ソースクロック用Ｉ／Ｏブロック
２２    データ用Ｉ／Ｏブロック
２３    データ用Ｉ／Ｏブロック
３１〜４０    データ用Ｉ／Ｏブロック
４３    Ｆ／Ｆ
４４    Ｆ／Ｆ
４８    ライトセレクタ
４９    ライトアドレス生成回路
５０    データ保持回路
５１    同期化回路
５２    リードセレクタ
５３    リードアドレス生成回路
５４    Ｆ／Ｆ
１２０    ソースシンクロナス・ソフトマクロ
１２１    ソースシンクロナス・ソフトマクロ
１２２    ソースシンクロナス・ソフトマクロ
１２３    ソースシンクロナス・ソフトマクロ
３００    分配配線用チャネル領域
３０１    分配配線用チャネル領域
３０２    分配配線用チャネル領域
１１２０    ２ｎｄドライバー
１２２０    ２ｎｄドライバー
１３２０    ２ｎｄドライバー
１４２０    ２ｎｄドライバー
１５２０    ２ｎｄドライバー
１６２０    ２ｎｄドライバー
１７２０    ２ｎｄドライバー
１８２０    ２ｎｄドライバー
１９２０    ２ｎｄドライバー
２０２０    ２ｎｄドライバー
２１１０    １ｓｔドライバー
２１１１    １ｓｔドライバー
２１１２    １ｓｔドライバー
２１２０    ２ｎｄドライバー
２１２１    ２ｎｄドライバー
【図１】
0003818191.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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