(57)【特許請求の範囲】
【請求項１】
位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器とからなり、前記位相比較器には基準信号と前記電圧制御発振器の出力信号または前記電圧制御発振器の出力信号を分周した信号とが入力され、前記位相比較器の出力が前記チャージポンプに入力され、前記チャージポンプの出力が前記ループフィルタに入力され、前記ループフィルタの出力が前記電圧制御発振器の制御電圧端子に入力される位相同期ループ回路において、
前記チャージポンプは正の電流の出力を制御する第１のスイッチと、
負の電流の出力を制御する第２のスイッチと、
前記第１、第２のスイッチにより制御された電流の前記ループフィルタへの出力を制御する第３のスイッチと、
前記３つのスイッチを制御する制御回路とを備え、
前記制御回路は前記位相比較器の出力と前記位相同期ループ回路を開閉する制御信号が入力され、
前記制御信号が前記位相同期ループ回路を閉ループとする時には前記第１と前記第２のスイッチを前記位相比較器の出力により制御し、かつ前記第３のスイッチを閉じる信号を発生し、
開ループとする時には前記第１と前記第２のスイッチを閉じ、かつ前記第３のスイッチを開く信号を発生する
ことを特徴とする位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相同期ループ回路とそれに使用されるチャージポンプに関するものである。
【０００２】
【従来の技術】
位相同期ループ回路（以下、ＰＬＬ）は各種通信システムの局部発振器等に使用されている。図５は無線通信システムの局部発振器に使用されるＰＬＬの回路構成例を示している。ＰＬＬはフィードバック回路であるから一般的には図５のように閉ループで動作しているが、その使用されるシステムの中で開ループにして使用する場合がある。たとえば、ＦＳＫ変調を行うときにＰＬＬを閉ループ状態にして、出力周波数を搬送波周波数にロックしたあと、ＰＬＬを開ループにし、電圧制御発振器(以下、ＶＣＯ)の制御電圧入力端子に直接変調信号を加算して変調波を生成する、などに使用される。
ＰＬＬに使用されるチャージポンプは位相比較器で検出された位相差をＶＣＯの制御信号に変換するために使用される。その回路はＣＭＯＳプロセスでは図６に示すような簡単な構成で実現可能である。
位相比較器として図４に示す一般的な回路を使用し、ＰＬＬが閉ループ時の動作を図５により簡単に説明する。位相比較器１の入力端子ｆｐに入力される基準信号が、入力端子ｆｒに入力される比較信号に対し位相が進んでいる間は位相比較器１の出力端子ｐｕから０または負電位（以下、Ｌｏｗ）が出力され、図６におけるチャージポンプ９のＰＭＯＳトランジスタ２３（Ｍ３）がオンし、ループフィルタ１０の容量に電荷を供給する。これによりＶＣＯ１１の制御電圧が上昇しＶＣＯ１１の出力周波数をあげることで位相を一致させるように働く。反対に入力端子ｆｐに入力される基準信号が比較信号に対し位相が遅れている間は出力端子ｐｄからＬｏｗが出力され、チャージポンプ９のＮＭＯＳトランジスタ２４（Ｍ４）がオンし、ループフィルタの容量から電荷を引き抜く。これによりＶＣＯ１１の制御電圧が下降し、ＶＣＯ１１の出力周波数を下げることで位相を一致させるように働く。
【０００３】
この回路において、ＰＬＬを開ループにする方法として最も簡単なのがチャージポンプ９をオフにする方法である。外部より入力される制御信号によってチャージポンプ９のＰＭＯＳトランジスタ２３（Ｍ３）、ＮＭＯＳトランジスタ２４（Ｍ４）を位相比較器１の出力信号にかかわらず両者オフとなるように制御すれば、ループフィルタ１０の容量から電荷の出入りはなくなるため制御電圧は一定に保持され、ＶＣＯ１１の出力周波数はほぼ一定に保たれる。
【０００４】
この状態で例えば図示していないが加算器によって制御電圧入力端子ｖｃの入力電圧に変調信号を加算すると、加算された電圧分だけ出力周波数が変動するためＦＳＫ変調波が得られることになる。
【０００５】
図６に示すチャージポンプでは実際には電流のアンバランスが起こるため電流源を使用したり、チャージポンプの応答速度を速めるためスイッチを差動化するなどの対策がとられている。
【０００６】
【発明が解決しようとする課題】
ＣＭＯＳプロセスは年々微細化が進んでおり、またこれに伴う電源電圧の低下が進んでいる。また、論理回路の高速化を狙った低しきい値化も行われており、ＭＯＳトランジスタのオフリーク電流が大きくなる。そのような状況下で図６の回路において、ＰＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳトランジスタ２４（Ｍ４）を両方オフすることによって開ループ状態としたときに、ＰＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳトランジスタ２４（Ｍ４）のオフリーク電流によってループフィルタ１０の容量に蓄積されていた電荷が流出または流入し、ＶＣＯ１１の制御電圧が急速に変化するという問題がある。図８はＰＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳトランジスタ２４（Ｍ４）との両者をオフした時６６９のオフリーク電流によって容量に保持された電圧が変化する様子をシミュレーションした例で、１００μｓの間に０．１５Ｖ以上の電圧変動を生じている。この問題を解決するためにＰＭＯＳトランジスタ２３（Ｍ３）とＮＭＯＳトランジスタ２４（Ｍ４）のオフリーク電流を小さくするためにチャネル長の長いトランジスタを使用する方法も考えられるが、この場合Ｍ３とＭ４のトランジスタサイズが大きくなるため、チャージポンプの応答速度が低下するという別の問題が発生する。
【０００８】
【課題を解決するための手段】
本発明は以上のような点に鑑みてなされたものであり、請求項１においては、位相比較器と、チャージポンプと、ループフィルタと、電圧制御発振器とからなっており、この位相比較器には基準信号と前記電圧制御発振器の出力信号または前記電圧制御発振器の出力信号を分周した信号とが入力され、前記位相比較器の出力がチャージポンプに入力され、チャージポンプの出力が前記ループフィルタに入力され、前記ループフィルタの出力が前記電圧制御発振器の制御電圧端子に入力される位相同期ループ回路において、前記のチャージポンプは正の電流出力を制御する第１のスイッチと、負の電流出力を制御する第２のスイッチと、前記第１、第２のスイッチにより制御された電流の前記ループフィルタへの出力を制御する第３のスイッチと、前記３つのスイッチを制御する制御回路とを備え、前記制御回路は前記位相比較器の出力と前記位相同期ループ回路を開閉する制御信号が入力され、前記制御信号が前記位相同期ループ回路を閉ループとする時には前記第１と前記第２のスイッチを前記位相比較器の出力により制御して前記第３のスイッチを閉じる信号を発生し、開ループとする時には前記第１と前記第２のスイッチを閉じて前記第３のスイッチを開く信号を発生する構成としている。
【０００９】
【発明の実施の形態】
（実施の形態１）
図１は本発明の請求項１にかかる第１の実施の形態を示した回路図である。図１の比較信号入力端子ｆｒにはＰＬＬに使用されるＶＣＯ（図５；１１）の出力またはＶＣＯの出力の分周信号が入力され、基準信号入力端子ｆｐにはＰＬＬの基準信号が入力される。チャージポンプ出力（ｏｕｔ）にはループフィルタ（図５；１０）が接続され、ＰＬＬイネーブル制御信号入力端子ｃｔにはＰＬＬの開ループ／閉ループを制御する信号が入力される。なお、トランジスタスイッチ４はＰＬＬを開ループまたは閉ループの切り換えを行なうためのもので、ゲートにはＰＬＬイネーブル制御信号が入力される。また、図１の位相比較器１は図４に示されるような一般的な位相比較器である。
【００１０】
図１の回路において、ＰＭＯＳトランジスタ２（Ｍ１）のゲート端子（ｕｐ）には位相比較器１のｐｕ端子出力が、ＮＭＯＳトランジスタ３（Ｍ２）のゲート端子ｄｗには位相比較器１のｐｄ端子出力の反転信号が入力されており、ＰＬＬを閉ループ動作させるときには、ＰＬＬイネーブル制御信号入力端子ｃｔに論理”１”を示す高電位（以下、Ｈｉ）を入力するとトランジスタスイッチ４がオンして通常のＰＬＬの閉ループ動作となる。
【００１１】
ＰＬＬを開ループ動作させる時には、ＰＬＬイネーブル信号制御信号入力ｃｔにＬｏｗを入力するとトランジスタスイッチ４はオフする。この場合、トランジスタスイッチ４がオフしているため、ループフィルタ１０に保持されている電荷は変化しないためＶＣＯの制御電圧は一定に保たれる。
【００１２】
（実施の形態２）
図２は本発明の請求項２にかかる第２の実施の形態を示した回路図である。図２の比較信号入力端子（ｆｒ）にはＰＬＬに使用されるＶＣＯ（図５；１１）の出力またはこのＶＣＯ出力の分周信号が入力され、基準信号入力端子（ｆｐ）にはＰＬＬの基準信号が入力される。制御回路５はＰＬＬループの開閉を制御する部分で、入力側端子ｕｐ、ｄｗと出力側端子ｐｉ、ｎｉとの接続状況をイネーブル制御信号入力端子（ｅｎａｂｌｅ）に入力された制御信号（ｃｔ）がＰＬＬのループ開またはループ閉を制御する信号として入力される。なお、位相比較器１には図４に示すような一般的な構成の比較器を使用でき、チャージポンプ出力端子（ｏｕｔ）にはループフィルタ１０が接続される。図３は図２に示す制御回路５の一例である。図に示すように、イネーブル制御信号入力端子（ｅｎａｂｌｅ）の電位でＮＯＲ回路１３およびＮＡＮＤ回路１４の制御を行なうことによりＰＬＬループの開閉を制御している。
【００１３】
図２の回路においてＰＬＬを閉ループ動作させるときには、ＰＬＬイネーブル制御信号入力端子（ｅｎａｂｌｅ）にＨｉを入力するとトランジスタスイッチ８はオンし、ＰＭＯＳトランジスタ６（Ｍ１）のゲートには位相比較器のｐｕ出力端子からの信号が、ＮＭＯＳトランジスタ７（Ｍ２）のゲートには位相比較器のｐｄ出力端子からの信号の反転信号が入力され、通常のＰＬＬの閉ループ動作となる。
【００１４】
ＰＬＬを開ループ動作させる時には、ＰＬＬイネーブル信号制御信号入力端子（ｅｎａｂｌｅ）にＬｏｗを入力するとトランジスタスイッチ８はオフし、ＰＭＯＳトランジスタ６（Ｍ１）のゲート端子にはＬｏｗが、ＮＭＯＳトランジスタ７（Ｍ２）のゲート端子にはＨｉが入力される。
【００１５】
この場合、トランジスタスイッチ８がオフしているため、ループフィルタに保持されている電荷は変化しないためＶＣＯの制御電圧は一定に保たれる。また、ＰＭＯＳトランジスタ６（Ｍ１）とＮＭＯＳトランジスタ７（Ｍ２）のドレイン電圧Ｖ１はほぼ電源電圧ＶＤＤと接地電位ＧＮＤの中間電圧になるためトランジスタスイッチでのリークも小さくなる。
【００１６】
図７に本第２の実施の形態のシミュレーション結果を示す。横軸は時間で縦軸は容量に保持された電圧の時間変化を示している。図７の点線（従来例１）は参考に示した従来例のシミュレーション結果であり、破線（実施例１）は第１の実施の形態の回路を使用した場合のシミュレーション結果である。従来例は図８と同じであるが本実施の形態の結果との差をわかりやすくするために縦軸は対数表示としている。従来例ではＰＭＯＳトランジスタ２（Ｍ１）とＮＭＯＳトランジスタ３（Ｍ２）のオフリークの差によって電圧が時間により大きく変化しているが、本発明の回路では第１の実施の形態の場合で従来例に比べて２桁程度、第２の実施の形態の場合で更に２桁程度リークによる電圧変動が小さくなることが解る。
【００１７】
【発明の効果】
本発明によれば微細化・低電圧化により、リーク電流が大きくなる傾向のＣＭＯＳプロセスにおいて、比較的リーク電流の大きなＣＭＯＳトランジスタを用いてもオフ時の出力リーク電流の小さいＰＬＬ用のチャージポンプを構成することが出来る。
【００１８】
【図面の簡単な説明】
【図１】実施の形態１にかかる位相同期ループ回路の位相比較器とチャージポンプ部の回路図。
【図２】実施の形態２にかかる位相同期ループ回路の位相比較器とチャージポンプ部の回路図。
【図３】図２の回路における制御回路の一例を示す回路図。
【図４】位相比較器の一例を示した回路図。
【図５】位相同期ループ回路の一例を示した回路図。
【図６】従来のチャージポンプの一例を示す回路図。
【図７】実施の形態１と実施の形態２に示す回路と従来例に示す回路をそれぞれ使用したときの保持電圧の時間変化のシミュレーション結果を示す時間−電圧変動特性図。
【図８】従来のチャージポンプを使用した場合の保持電圧の時間変化のシミュレーション結果を示す時間−電圧変動特性図。
【符号の説明】
１：位相比較器
２、６、２３：ＰＭＯＳトランジスタ
３、７、２４：ＮＭＯＳトランジスタ
４、８：トランジスタスイッチ
５：制御回路                ９：チャージポンプ
１０：ループフィルタ        １１：電圧制御発振器（ＶＣＯ）
１２：可変分周器            １３、１４：ＮＡＮＤ回路
１５、１６：反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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