(57)【特許請求の範囲】
【請求項１】
非同期転送モード（ＡＴＭ）マルチプレックス化データ流れを機能ユニットで終端することにおいて、仮想チャネルデータがデータ流れのセル中で搬送され、
複数のセルバッファであって、各々が単一セルに含まれた有償負荷データを記憶するバッファと；
各セルによって実行されたメッセージシーケンス番号に従ってシーケンスでロードされかつデパックタイザアルゴリズムに従って空にされて不連続データ流れを形成するバッファと；
到着する有効セルの欠陥を対象として、不連続データ流れの充填セルによりミッシングセルの置換を行なわせる充填フォーマットジエネレーターと；
各セルがデパックされた後、またセルバッファが２つの全セル及び少なくとも２つの充填セルが連続して発生した時充填置換セルが発生した後に始動されるタイムアウト関数発生器）と；を含むことを特徴とするデパックタイザ。
【請求項２】
次のセル（ｎ）のデパックタイゼーション、又はミッシングセル（ｎ）を置換して次のセルバッファを何時デパックタイズするか又は充填セルを何時供給するかを決定するする充填セルの発生に使用されるアルゴリズムは；
セルバッファ（ｎ＋１）及び（ｎ＋２）が満たされている場合、又は
セル（ｎ＋１）が満たされ、かつタイムアウトが満ちた場合、又は
セル（ｎ＋１）が満たされ、タイムアウトが満ちておらず、かつタイムアウトをクリアし、かつ再始動したタイムアウトが完備されている場合には、セル（ｎ＋１）がデパックタイズされ、タイムアウトがクリアされ、再始動され；
セルバッファ（ｎ＋１）が空にされ少なくとも２つの全セルバッファが存在する場合には、セル（ｎ＋１）が充填セルにより置換され、かつタイムアウトはクリアも再始動もされず；
セルバッファ（ｎ＋１）が空にされ、タイムアウトが満ちかつだた１つのセルバッファが存在する場合には、セル（ｎ＋１）が充填セルにより置換され、かつタイムアウトはクリアされかつ再始動され；
前記組合せ条件のいずれにも該当しない場合は、これら条件の１つに該当するまでどのような措置もとられないことを特徴とする請求の範囲１に記載のデパックタイザ。
【請求項３】
デパックタイザのセルバッファの番号がメッセージシーケンス番号の配置に等しいことを特徴とする請求の範囲１又は２に記載のデパックタイザ。
【請求項４】
請求の範囲１から請求の範囲３のいずれかに記載のデパックタイザを含み、かつ
不連続データ流れのフレーム同期信号を検出し、関連フレーム始動信号及び必要に応じてフレーム同期信号の損失を発生させるフレームアライメント検出器と；
フレーム同期信号の損失がある場合以外は不連続データ流れ及びその関連フレーム始動信号を受け取り、かつ不連続データ流れをクロック及び機能ユニットのフレーム始動信号に合わせるフレームアライナと；をさらに含むことを特徴とするセルフレームアライナ。
【請求項５】
アライナが多数の連続スリップを検出した場合、アライナは；
１フレームを繰返すため正規スリップ決定点をスタートアップスリップ位置へ移動し；
フレーム同期信号検出器にフレームアライメントを失なうよう力を及ぼし、フレーム同期信号検出器がフレーム同期信号の検索を再び始動させ；
フレームアライメントが回復するまで、デパックタイザからのすべての充填セルを無視する；保護対策をとり；
フレームアライメントが回復した時、１フレームを繰返すためスリップ決定点をその正規位置へ戻すことを特徴とする請求の範囲４に記載のセルフレームアライナ。
【発明の詳細な説明】
アライナは、機能ユニット及び同期マルチプレクッスのクロックが同一周波数及び同一位相にあると考えられる場合、機能ユニットにつき２０４８ｋｂｉｔ／ｓにフレーム化されたリンクなどの同期
マルチプレックスを終端する場合に使用されてきた。
アライナの使用はいくらかのスリップを許容する（不承不承ながらであるが）同期サービスを意味する。アライナの設計上の特徴は、バッファの限界に到達した場合制御スリップが実行されるというものである。フレーム化マルチプレックスに対して、通常、スリップはデータのフレームに等しく、その場合アライナはしばしばフレームアライナと呼ばれる。アライナは、到来する流れのいかなる位相も受け取ることができる必要があるばかりでなく、ネットワークにより導入された遅延変動をうまく処理するための十分なヒステリシスを含む必要がある。
フレームアライナは、仮想コンテナにおいて同期デジタル階層（ＳＤＨ）マルチプレックスにより実行されたフレーム化マルチプレックスの終端、又はセルを基本とする仮想回路で非同期転送モード（ＡＴＭ）マルチプレックスにより実行されたフレーム化マルチプレックスの終端までにも拡張して使用され、その結果、名目一定ビットレートのトラフィックをこのようなマルチプレックスから同一の名目一定ビットレートの期待トラフィックである機能ユニットへ転送することができる。このような機能ユニットは非同期式から同期式適合機能までのＡＴＭの場合における同期スイッチ、デジタル−アナログ復号器である。
ＳＤＨトラフィックはある割合の要素でカラムにパックされることを特徴とする。非同期トラフィックはパケット、フレーム又はセルで搬送されることによって特徴づけられ、セルはＡＴＭトラフィックに共通に使用される用語である。ＡＴＭセルは一定の大きさのセルで、一定ビットレート（ＣＢＲ）トラフィックデータの固定量を実行する。
アライナがスリップすると、トラフィックの到着が速すぎる場合にはアライナはデータの固定量を処理する機会を失なう。トラフィックの到着が緩慢すぎる場合はデータの固定量が繰返されるか又はデータの代替セットが挿入される。
フレームアライメント検出器は米国特許第５，３７７，２０９号に対応する、英国特許第２２６２４１７Ｂに開示されている。
フレームアライナの例は、米国特許第４，３６８，５３１号及び米国特許第４，６１７，６５９号対応する、英国特許第２０６３６２４Ａ及び英国特許第２１５１４３７Ａ号にそれぞれ開示されている。本出願のアライナには機能特性全体にわたって同様の機能が必要とされるが、ヒステリシス範囲は実質的には恐らく、ミリ秒を超える大きさでなければならない。また、アライナは、セルがしばらくの間は受信されずフレームアライメントが回復されるまで、充填セルを受け入れない場合に調整されたスリップ限界を有していなければならない。
高速ネットワークＩＩ（Ｈｉｇｈ−Ｓｐｅｅｄ  ＮｅｔｗｏｒｋＩＩ）用プロトコル−ＩＦＯＧ  ＷＧ６．１、ＷＧ６．４  第２回国際研究会、１９９０年１１月２９日、パロアルト  米国（Ｐａｌｏ  Ａｌｔｏ  ＵＳＡ）前刷集ページ３５３〜３６７“非同期転送モード（ＡＴＭ）で使用する提唱セグメンテーション及びリアッセンブリ（ＳＡＲ）プロトコル（Proposed Segmentation and Re-Assembly(SAR)Protocol for Use with Asynchronous Transfer Mode(ATM)）”には、非同期転送モードネットワークの固定サイズセルの中に又はからのグメンテーション及びリアッセンブリプロトコルデータがグメンテーション及びリアッセンブリプロトコルを使用してネットワークの適応層により実行される場合が記載されている。実験的グメンテーション及びリアッセンブリプロトコルは所望の非同期転送モードサービスのすべてで使用されるため開発されてきた。すべてのサービス用単一プロトコルの使用により、実行及び相互運用性は簡単になる。その主な特徴の中で、プロトコルはセルベースエラー修正及び検出、セルシーケンス番号モヂュール１０２４を提供してセルシーケンス保全性及びアプリケーション能力を提供しコントロールセルを非同期転送モードセル流れに挿入する。
本発明によれば、非同期転送モード（ＡＴＭ）マルチプレックス化データ流れが機能ユニットで終端される場合、仮想チャネルデータがデータ流れのセル中で搬送され、複数のセルバッファであって、その各々が単一セルに含まれた有償負荷データを記憶するバッファと；各セルによって実行されたメッセージシーケンス番号に従ってシーケンスでロードされかつデパックタイザアルゴリズムに従って空にされて不連続データ流れを形成するバッファと；到着する有効セルの欠陥を対象として、不連続データ流れの充填セルによりミッシングセルの置換を行なわせる充填フォーマットジエネレーターと；
各セルがデパックされた後、またセルバッファが２つの全セル及び少なくとも２つの充填セルが連続して発生した時充填置換セルが発生した後に始動されるタイムアウト関数発生器と；を含むデパックタイザが設けられる。
また、上記デパックタイザを含み、かつ不連続データ流れのフレーム同期信号を検出し、関連フレーム始動信号及び必要に応じてフレーム同期信号の損失を発生させるフレームアライメント検出器をさらに含むセルフレームアライナと；フレーム同期信号の損失がある場合以外は不連続データ流れ及びその関連フレーム始動信号を受け取り、かつ不連続データ流れをクロック及び機能ユニットのフレーム始動信号に合わせるフレームアライナと；が設けられる。
次のセル（ｎ）のデパックタイゼーション、又はミッシングセル（ｎ）を置換して次のセルバッファを何時デパックタイズするか又は充填セルを何時供給するかを決定するする充填セルの発生に使用されるアルゴリズムは次の通りである：
セルバッファ（ｎ＋１）及び（ｎ＋２）が満たされている場合、又は
セル（ｎ＋１）が満たされ、かつタイムアウトが満ちた場合、又は
セル（ｎ＋１）が満たされ、タイムアウトが満ちておらず、かつタイムアウトをクリアし、かつ再始動したタイムアウトが完備されている場合には、セル（ｎ＋１）がデパックタイズされ、タイムアウトがクリアされ、再始動される；
セルバッファ（ｎ＋１）が空にされ少なくとも２つの全セルバッファが存在する場合には、セル（ｎ＋１）が充填セルにより置換され、かつタイムアウトはクリアも再始動もされない；
セルバッファ（ｎ＋１）が空にされ、タイムアウトが満ちかつだた１つのセルバッファが存在する場合には、セル（ｎ＋１）が充填セルにより置換され、かつタイムアウトはクリアされかつ再始動される；
前記組合せ条件のいずれにも該当しない場合は、これら条件の１つに該当するまでどのような措置もとられない。
全セルバッファを何時デパックタイズするか、充填セルを何時供給してミッシングセルを置換するか、又はただ待機すべきかを決定するのに使用されるアルゴリズムは次の通りである：
セル（ｎ）が空になり、充満／空バイナリフラッグが空にセットされるか又は充填セル発生器が充填セルの発生を完成させてミッシングセル（ｎ）を置換する時、次の条件の組合せの１つに該当して、特定措置がとられる場合；
次の条件の組合せに１つも該当せず、これら条件の１つに該当するまでどのような措置もとられない；
Ａ  セルバッファ（ｎ＋１）が満たされかつセルバッファ（ｎ＋２）が満たされている場合；セル（ｎ＋１）の内容はフレーム同期信号検出器及びアライナへ通過し；かつタイムアウトはクリアされかつ再始動される。
Ｂ  セルバッファ（ｎ＋１）が満たされ、セルバッファ（ｎ＋２）は空であり、かつタイムアウトが満ちている場合；セル（ｎ＋１）の内容はフレーム同期信号検出器及びアライナへ通過し；タイムアウトはクリアされかつ再始動される。
Ｃ  セルバッファ（ｎ＋１）が満たされ、セルバッファ（ｎ＋２）は空であり、かつタイムアウトが満ちていない場合；
Ｅ項に該当する条件の結果として最後の条件サイクルが充填セル発生する；セル（ｎ＋１）の内容はフレーム同期信号検出器及びアライナへ通過し；タイムアウトはクリアされかつ再始動される。
Ｄ  セルバッファ（ｎ＋１）は空であり、デパックタイザは少なくとも２個のフルセルバッファを有する場合；セルバッファ（ｎ＋１）はミッシングとして宣言される；充填セル発生器は充填セルを発生し、充填セルはフレーム同期信号検出器及びアライナへ通過する；そしてタイムアウトはクリアさもされず再始動もされない。
Ｅ  セルバッファ（ｎ＋１）は空であり、かつタイムアウトが満ちており、かつただ１個の満たせれているセルバッファが存在する場合；セルバッファ（ｎ＋１）はミッシングとして宣言される；充填セル発生器は充填セルを発生し、充填セルはフレーム同期信号検出器及びアライナへ通過する；タイムアウトはクリアされかつ再始動される。
ＡＴＭデータのバイトは２０４８ｋｂｉｔ／ｓのフレーム化マルチプレックスのタイムスロットに対応する必要はないので、クロックが連続ではないが、３７６クロックパルスのバーストであり、かつ可変長休止に続く場合、データを同期データ流れとしてデパックタイザからアライナ及びフレーム同期信号検出器へ通過させることは適切である。
【図面の簡単な説明】
次に、例の目的で添付図面を参照して本発明を説明する。
図１は従来技術のＳＤＨフレームアライナのブロック図を示し、
図２は本発明によるＡＴＭセル−フレームアライナのブロック図を示し、
図３は本発明を実行するデパックタイザアルゴリズムテーブルを示し、
図４から図１７は、デパックタイザに到着するセル流れ及びアライナへ送出される対応セル流れの特定パターンを示す。
図４はデパックタイザへの正規なセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図５は１個のミッシングセルセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図６は３個の分離ミッシングセルセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図７は２連続ミッシングセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図８はデパックタイザへの３連続ミッシングセルを有するセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図９は４連続ミッシングセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１０はいくつかの逆方向位相シフトセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１１はいくつかの順方向位相シフトセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１２は多数の遅延セルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１３は不連続性を有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１４はいくつかのシーケンス外のセル有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１５はいくつかの余分なセルを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１６は余分なセル及びいくつかの逆方向位相シフトセルとを有するデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１７は長い中断後さい始動されるデパックタイザへのセル到着流れ及び結果として生じたアライナへのセル流れを示す。
図１８はデパックタイザアルゴリズムと共にアライナ動作するのに適当なアライナスリップ決定線図を示す。
図１は、正規作動に使用される、フレーム同期信号検出器及びアライナに接続された並列−直列デジャステイフイアを有するＳＤＨフレームアライナのブロック図を示す。
ＳＤＨ仮想コンテナ１２（ＶＣ１２）の各バイトが到着するに従って、正しいビットが抽出され、かつデータ流れとしてフレーム同期信号検出器及びアライナに送出される。
図２は正規作動に使用される、フレーム同期信号検出器及びアライナに接続されたデパックタイザを有する２Ｍbits／ｓ用ＡＴＭセル−フレームアライナのブロック図を示す。
セルが到着すると、デパックタイザバッファへロードされる。デパックタイザバッファは８セルバッファを有するが、セルの均一な到着速度のため、通常、唯一の又は２つのセルバッファがいずれかのデータを含んでいる。
それはセル到着期間の平均値より短時間でセルをアンパックするようになっている。セルペイロードのアンパック４７バイトは急速にフレーム同期信号検出器及びアライナに送出される。
デパックタイザセルバッファはメッセージシーケンス番号に従って書き込まれる。これはそれらが通常、順番に書き込まれことを意味する。
遅いため適時のセルの不在が生ずるのか、又は到来することはないからなのかを初めに知る方法はない。
それが遅い場合にのみセルをミッシングとして宣言すると、データ損失を生ずることになる。それ故、デパックタイザが少なくとも２つの他の全セルバッファを含むか又はタイムアウトが満ち、かつデパックタイザが１つの及び唯一の他の全セルバッファを含むまで、アンパックされるべき次のセルに対するセルバッファが空である場合、セルは通常、ミッシングとして宣言されてはならない。
受信セルが廃棄される場合そのセルバッファが空にされていなければ、有効セルが到着するたびに、それはそのメッセージシーケンス番号によって定義されたセルバッファにロードされる。
全セルバッファを何時デパックタイズするかを決めるか、充填セルを何時供給してミッシングセルを置換するか、又は何時までまつべきかは図３に示したアルゴリズムテーブルに一覧表にされている。３条件（Ａ、Ｂ及びＣ）はデパックタイジングのため一覧表にし、かつ２条件は充填セル（Ｄ及びＥ）を供給するのに一覧表にしてある。
セル（ｎ）が空になっており、充満／空バイナリーフラッグが空にセットされているか、又は充填セル発生器が充填セルの発生を完成させてミッシングセル（ｎ）を置換する時、図３に示した条件の組の１つが該当する場合、特定措置がとられる；条件の組の１つにも該当っしない場合、これら条件の１つに該当するまでどのような措置もとられない。
図４から図１７はデパックタイザの動作例である。アライナへのセル流れの個別セルに添付された参考文献ＡからＥは図３に示したアルゴリズムの関連条件を示す。
図４はデパックタイザに到着しつつある、ＡＴＭ仮想回路のＡＴＭセルの正規流れを示す。アルゴリズムの条件によって定義されたように次のセルが到着した時、各アンパックセルはアライナ及びフレーム同期信号検出器上を通過するだけである。
図５から図１７の説明に便利のため、セルをデパックタイズする時間がセルの平均到着速度の半分より短いものとして示されている。２４３０bits／ｓのビットレートは図２に示したＳＤＨ配列により使用でき、また図４に使用されたようにＡＴＭにも適している。図５から図１７のあるものは、このような値を使用すると非常に長くなるするはずである。これら図面のセルのデパックタイジング時間の他にタイムアウトの組合せ時間幅がセルの平均到着速度の丁度２倍未満に等しいとして示されている。）この組合せ時間幅はデパックタイザに適当である。
図５はミッシングであるセル０４を示す。タイムアウトが満ちると直ちに、セル０３はアルゴリズムの条件３によってアンパックされる。セル０４はセル０５及びセル０６がデパックタイザセルバッファに到着し、充填置換セルがアルゴリズムの条件４によって送出されるまでミッシングであるとは見なされない。
図６はミッシングセル間に有効セル０５及び０７が存在するミッシングセル０４、０６及び００を示す。条件サイクルＡ、Ｂ、Ｃ、Ｄ及びＥがこの図面に示されている。セル０３は条件Ｂにより上記のようにアンパックされるが、セル０５が到着し、かつタイムアウトが条件Ｅに対して満ちるまでセル０４はミッシングであるとは見なされない。その後、条件Ｅサイクル後のみ適用可能な条件Ｃによってセル０５がアンパックされる。セル０１が到着し、充填セルが条件Ｄの実行結果として発生する前に、タイムアウトが満ちることはない。セル０６充填中、タイムアウトが満ちるに従って、セル０７は条件サイクルＢによって直ちにアンパックされる。これはミッシングセル００用の別の充填条件Ｄサイクルに続き、セル０１が条件サイクルＡによってアンパックされる。
図７は２連続ミッシングセル０４及び０５を示す。セル０６が到着しかつタイムアウトが満ちる結果、セル０７の到着につれて、充填条件サイクルＥが条件サイクルＤに続いて発生する。図８は３連続ミッシングセル０４、０５及び０６を示す。タイムアウトが満ちた後、セル０７が到着する結果、充填条件サイクルＥが発生する。セル００が到着した時、２条件Ｄ充填サイクルがこれに追随する。３連続ミッシングセルは１４１バイトを損失し、ＣＣＩＴ推奨Ｇ．７０４に従ってフォーマットされた２０４８ｋｂｉｔ／ｓリンクに対してフレームアライメントの損失のほぼ０．２の確率を与える。
図９はデパックタイザへの４連続ミッシングセル０３、０４、０５及び０６を示す。タイムアウトが満ちた後、セル０７が到着する結果、充填条件サイクルＥが発生する。これは、セル００が到着すると、３条件Ｄ充填サイクルがこれに追随する。これは０．９２の確率でフレームアライメントの損失を報告するフレーム同期信号検出器へ導く。
図１０は、デパックタイザへのかなりの逆方向位相シフトセルを有するが、セル損失のない受信セル流れを示す。タイムアウトは図示したシーケンスで２回満ちて、２セルを生じて条件Ｂを適用した結果として何ら充填セルの要求なしにデパックタイズされる。
図１１は全体にわたって適用する条件Ａを動作可能にする逆位相シフト有する受信セル流れを示す。
図１２は前記２図面の位相シフトの組合せであり、充填セルの要求なしに適用する両条件Ａ及びＢを生じている。
図１３はセルの正規到着を有しているが、セル０２の後、メッセージシーケンス番号が１でなく５によってジャンプしている。アルゴリズムは、４連続ミッシングセルを示し、かつ４充填セルを生じた図９で使用した決定シーケンスと同様の決定シーケンスを生じている。このようなシーケンスはネットワークにおいて切換動作を生じて受信される異なるセル流れを生ずることができる。
図１４はセル０５の後、セル０４が到着する場合のシーケンスを有する。アルゴリズムはこの配列をうまく処理する。セル０３はタイムアウトが満ちた後、条件Ｂによってアンパックされる。次の２セル０５及び０４が到着すると、条件Ａが適用されセル０４はアンパックされる。余分セルがネットワーク欠陥のため受信できるため、到着する２セルを待機することにより、ミッシングとしてセル０４を宣言することからかなりの保護が達成される。
図１５はすべてメッセージシーケンス番号０７を有するいくつかの余分セルを示す。メッセージシーケンス番号０７を有するセルはすべてデパックタイジングバッファに受け取られるけれども、それは使用される真セル０７及びセル００間に到着する余分セルだけである。この効果は、実セル０７は余分セル０７により置換されるけれども、アライナ及びフレーム同期信号検出器用シーケンスが維持されており、その結果、フレームアライメントのスリップも損失も生じないことである。
図１６は余分セルとタイムアウトを２回満たすのに十分な位相シフトを示す。しかしながら、２つの余分なセルが到着するか、又は１つの余分セルが到着するまで及びタイムアウトが適正セルが到着することなく２回満ちるまでは、充填セルが発生しないので、誤シーケンスからのかなりの保護がアルゴリズムによってもたらされる。
図１７は受信されるセルがなく、その後始動され再度受信される様子を示す。
中断前にデパックタイズされる最終セルのメッセージシーケンス番号及び
中断後に到着する最初のセルは充填セルの番号を決定し、充填セルの番号は条件Ａが適用されかつデパックタイズされたセルが始動してアライナ及びフレーム同期信号検出器へ送出される前に発生する。
アルゴリズムはそれが必要とされない場合、充填セル挿入を回避して、アルゴリズムは受信されるセルがない場合のセルの進行を停止する。これはセルがしばらくの間受信されないと、アライナは空でありかつスリップを生ずるということを意味する。アライナがいずれのセルも受信したことなく、多数の連続スリップ、例えば、８連続スリップが行なわれると直ちに、充填セルでなくデパックタイズセルがアライナに受信されるまで、通常の空スリップ点がスタートアップ空スリップ点へ移動される。
図１８はこのようなアライナに対するスリップ点を示し、スタートアップスリップ点は、デパックタイザが始動してセルを再び受信すると、セル到着は大きな遅延よりむしろ小さな遅延になりやすいので、その範囲の最終方向へ向かっている。
セルが再びアライナに受信されると、まとまった充填セルが存在する可能性があるため、図１７に示すように、アライナが多数の連続スリップを検出した場合、アライナは次の保護対策をとる：
１フレームを繰返すためスリップ決定点をスタートアップスリップ位置へ移動する；
フレーム同期信号検出器にフレームアライメントを失なうよう力を及ぼし、フレーム同期信号の検索を再び始動させる；
フレームアライメントが回復するまで、デパックタイザからのすべての充填セルを無視する；
フレームアライメントが回復した時、１フレームを繰返すためスリップ決定点をその正規位置へ戻す。
アライナは通常、３２タイムスロットのフレームによってスリップし、かつスリップは如何なるタイムスロット境界でも始動できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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