(57)【特許請求の範囲】
【請求項１】
ゲート電極と、ゲート絶縁膜と、該ゲート電極に該ゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース領域と、該チャネル領域に接続するドレイン領域と、を含む薄膜トランジスタの製造方法であって、
該ゲート絶縁膜上に該ゲート電極を形成する第１の工程と、
前記第１の工程で形成した該ゲート電極の一部の厚みを薄く形成する第２の工程と、
該ゲート電極をマスクとして不純物を打ち込むことにより半導体膜にセルフアライン的にソース領域及びドレイン領域を形成する第３の工程と、を含み、
該第３の工程では、前記第２の工程で形成した前記ゲート電極の厚みを薄く形成した部分を介して打ち込まれた該不純物により、前記チャネル領域に再結合中心が形成されること、
を特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタの製造方法において、
前記ゲート電極の厚みの薄い部分は、前記ドレイン領域となる領域からみて、チャネル長の１/３〜１/１０に相当する距離に形成されることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載の薄膜トランジスタの製造方法において、
前記不純物は、III族元素、IV族元素およびV族元素のうちの少なくとも１つの不純物であることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の薄膜トランジスタの製造方法において、
前記第３工程における不純物の打ち込みは、前記ゲート電極の表面側に層間絶縁膜を形成する前に、前記ゲート電極の表面側から行うこと、を特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の薄膜トランジスタの製造方法において、
前記第３工程における当該不純物の平均投影飛程は、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記ゲート絶縁膜との界面までの間にあることを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項１乃至４のいずれか一項に記載の薄膜トランジスタの製造方法において、
絶縁基板の表面に前記薄膜トランジスタを形成するものであって、
前記第３工程における当該不純物の平均投影飛程は、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記絶縁基板との界面までの間にあることを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項１または６のいずれかに記載の薄膜トランジスタの製造方法において、
前記第３工程以降に行う各工程は、４００℃以下の温度で行うことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
請求項１または６のいずれかに記載の薄膜トランジスタの製造方法において、
前記第３工程以降に行う各工程は、３００℃以下の温度で行うことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという。）に関するものである。さらに詳しくは、ＴＦＴのトランジスタ特性を改良するための製造技術に関するものである。
【０００２】
ＴＦＴを備える各種の半導体装置のうち、たとえば、液晶表示装置のアクティブマトリクス基板は、図１１（Ａ）に示すように、ガラス製などの透明な基板上に形成され、その略中央領域が画面表示領域８１とされる。この画面表示領域８１では、アルミニウム、タンタル、モリブデン、チタン、タングステンなどの金属膜、シリサイド膜、導電性半導体膜なとで形成されたデータ線９０および走査線９１によって画素が区画形成されている。各画素には、画素スイッチング用のＴＦＴ３０を介して画像信号が入力される液晶容量９４（液晶セル）が形成されている。データ線９０に対しては、シフトレジスタ８４、レべルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ側駆動回路６０が構成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査側駆動回路７０が構成されている。各画素には、走査線９１と並行に延びる容量線９２との間に保持容量４０が形成され、この保持容量４０は、液晶容量９４での電荷の保持特性を高める機能を有している。この保持容量４０は、前段の走査線９１と画素電極との間に形成されることもある。
【０００３】
データ側および走査側の駆動回路６０、７０では、図１１（Ｂ）に示すように、Ｎ型のＴＦＴ１０とＰ型のＴＦＴ２０とによってＣＭＯＳ回路が構成されている。このようなＣＭＯＳ回路は、駆動回路６０、７０において１段あるいは２段以上でインバータ回路などを構成する。
【０００４】
このため、アクティブマトリクス基板２００では、基板の表面側に、駆動回路用のＮ型のＴＦＴ１０、駆動回路用のＰ型のＴＦＴ２０、および画素スイッチング用のＮ型のＴＦＴ３０からなる３種類のＴＦＴが形成されている。但し、これらのＴＦＴ１０、２０、３０は、基本的な構造が共通している。従って、説明の重複を避けるために、図１２、図１３、図１４および図１５を参照して、駆動回路用のＮ型ＴＦＴ１０の構造およびその製造方法を説明する。
【０００５】
図１２に示すように、アクティブマトリクス基板２００上には、基板５０の表面側にシリコン酸化膜からなる下地保護膜５１が形成され、この下地保護膜５１の表面には、島状にパターニングされた多結晶性の半導体膜１００が形成されている。半導体膜１００の表面にはゲート絶縁膜１２が形成され、このゲート絶縁膜１２の表面にはゲート電極１４が形成されている。半導体膜１００には、ゲート電極１４に対してゲート絶縁膜１２を介して対峙する領域にチャネル領域１５が形成されている。このチャネル領域１５の両側には、ゲート電極１４に対してセルフアライン的に高濃度ソース領域１６と高濃度ドレイン領域１７とが形成されている。これらの高濃度ソース領域１６および高濃度ドレイン領域１７には、層間絶縁膜５２のコンタクトホールを介してソース電極４１およびドレイン電極４２がそれぞれ電気的に接続している。
【０００６】
このような構造のＴＦＴ１０を製造するには、まず、図１３（Ａ）において、超音波洗浄等により清浄化したガラス製等の基板を準備する。
【０００７】
次に、図１３（Ｂ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で基板５０の全面に下地保護膜５１を形成する。
【０００８】
次に、図１３（Ｃ）に示すように、下地保護膜５１の表面に半導体膜１００を形成する。この際に、低温プロセスを用いることにより、ガラス製の基板５０が熱変形するのを防止する。低温プロセスとは、工程の最高温度（基板全体が同時に上がる最高温度）が約６００℃程度未満（好ましくは約５００℃未満）である。これに対して、高温プロセスとは工程の最高温度（基板全体が同時に上がる最高温度）が６００℃程度より高くなるものであり、高温下での成膜やシリコンの熱酸化などといった７００℃〜１２００℃の高温の工程を行うものである。
【０００９】
但し、低温プロセスでは、基板の上に多結晶性の半導体膜を直接、形成するのは不可能であるため、以下に説明するように、まず、プラズマＣＶＤ法あるいは低圧ＣＶＤ法を用いて非晶質の半導体膜１００を形成した後、この半導体膜１００を結晶化する必要がある。この結晶化の方法としては、たとえばＳＰＣ法（Solid Phase Crystallization）やＲＴＡ法（Rapid Thermal Annealing）などといった手法があるが、図１３（Ｄ）に示すように、ＸｅＣｌを用いたエキシマレーザービームを照射することによるレーザアニール（ＥＬＡ：Excimer Laser Annealing／結晶化工程）を行えば、基板温度の上昇が抑えられ、かつ、大粒径の多結晶Ｓｉが得られる。
【００１０】
この結晶化工程では、たとえば、図１４に示すように、レーザ光源３２０から出射したレーザ光（エキシマレーザ）を光学系３２５を介して、ステージ３１０上に載置された基板５０に向けて照射する。この際には、照射領域ＬがＸ方向に長いラインびムＬ０（たとえば、レーザパルスの繰り返し周波数が２００Ｈｚのラインビーム）を半導体膜１００に照射し、その照射領域ＬをＹ方向にずらしていく。ここで、ラインビームＬ０のビーム長が４００ｍｍであり、その出力強度はたとえば３００ｍＪ／ｃｍ２である。また、レーザ光の照射領域ＬをＹ方向にずらしていく際には、その幅方向におけるレーザ強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。その結果、非晶質の半導体膜１００は一度溶融し、冷却固化過程を経て多結晶化する。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域Ｌが基板全体に対して局所的であるため、基板５０全体が同時に高温に熱せられることがない。それ故、基板５０として用いたガラス基板は、石英基板と比較して耐熱性の面で劣るが、熱による変形や割れ等が生じない。
【００１１】
次に、図１３（Ｅ）に示すように、フォトリソグラフィ技術を用いて、多結晶の半導体膜１００を島状にパターニングする。
【００１２】
次に、図１５（Ａ）に示すように、半導体膜１００の表面側に対してシリコン酸化膜からなるゲート絶縁膜１２を形成する。
【００１３】
次に、図１５（Ｂ）に示すように、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む導電膜１４０をスパッタ法により形成する。
【００１４】
次に、図１５（Ｃ）に示すように、導電膜１４０の表面にレジストマスク３０１を形成した後、導電膜１４０をパターニングし、図１５（Ｄ）に示すように、ゲート電極１４を形成する。
【００１５】
次に、図１５（Ｅ）に示すように、ゲート電極１４をマスクにして半導体膜１００に対して、たとえば約１×１０１５ｃｍ−２のドーズ量でリンイオンを打ち込む。その結果、半導体膜１００にはゲート電極１４に対してセルフアライン的に不純物濃度が約１×１０２０ｃｍ−３の高濃度のソース領域１６およびドレイン領域１７が形成される。半導体膜１００のうち、不純物が導入されなかった部分がチャネル領域１５となる。
【００１６】
次に、図１２に示すように、層間絶縁膜５２を形成した後、活性化のためのアニールを行う。次に、層間絶縁膜５２にコンタクトホールを形成した後、ソース４１およびドレイン電極４２を形成する。
【００１７】
このように構成したＮ型のＴＦＴでは、図１６（Ａ）に示すように、ソース電極１６の電位に対して正となるドレイン電圧をドレイン電極４２に印加し、ゲート電極１４には正のゲート電圧を印加する。その結果、チャネル領域１５とゲート絶縁膜１２の界面に負の電荷が集中してＮ型のチャネル１５１（反転層）が形成される。このとき、ドレイン電圧がゲート電圧に比較して十分に小さいときには、ソース領域１６とドレイン領域１７とがチャネル１５１で接続されるので、図１７に示すトランジスタ特性（電流−電圧特性）において実線Ｌ０で示すように、ドレイン電圧が上昇するに伴ってドレイン電流も増大する（非飽和領域）。これに対して、ドレイン電圧がゲート電圧にかなり近づくほど高くなると、図１６（Ｂ）に示すように、ドレイン領域１７近傍では、誘起される電子密度が小さくなってピンチオフが起こる。この状態では、ドレイン電圧をそれ以上、高くしても、図１７に実線Ｌ０で示すように、ドレイン電流は増大せず、ほぼ一定となる（飽和領域）。このときの電流値を飽和電流という。それ故、この飽和領域を利用してＴＦＴ１０を駆動すれば、一定のドレイン電流を得ることができので、過電流でＴＦＴ１０自身や周辺回路が破壊されるのを防止できる。
【００１８】
このように、ＴＦＴのトランジスタ特性は、基本的には、多数キャリア（Ｎ型の場合には電子、Ｐ型の場合には正孔）の挙動のみに支配されるものである。しかしながら、ドレイン電圧が高くなると、一定のはずの前記ドレイン電流が異常に増大するという現象（キンク（Kink）効果）が発生する。その理由は、以下に示すとおりである。まず、ＴＦＴにおいてドレイン電圧が高くなり、ソース・ドレイン間の電界が強くなると、キャリアがこの電界によって加速され、大きなエネルギーを持つようになる。キャリアは、ソース領域１６からドレイン領域１７に向けて加速されるので、ドレイン領域１７近傍で最大のエネルギーを持つようになる。大きなエネルギーを得たキャリア（ホットキャリア）は、半導体膜を構成する原子や不純物原子と衝突して電子と正孔の対を発生させる。発生した正孔は、図１６（Ｃ）に示すように、チャネル領域１５の電位を上昇させることになり、チャネル領域１５からソース領域１６に向けて前記の正孔の注入に対応した電流が流れる。このような現象はチャネル領域１５がべース、ソース領域１６がエミッタ、ドレイン領域１７がコレクタにそれぞれ対応させて考えることできる。チャネル領域１５からソース領域１６に流れるホールによる電流はべース電流と考えることができ、このチャネル領域１５からソース領域１６に向かって流れる電流に対応してソース領域１６からドレイン領域１７に流れる電流はコレクタ電流と考えることができる。それ故、この現象は、バイポーラアクションとも呼ばれる。このようなばイポーラトランジスタ的な挙動（バイポーラアクション）により飽和領域であっても、従来のＴＦＴでは、図１７に二点鎖線Ｌ１で示すように、ドレイン電圧が上昇するに伴ってドレイン電流が急激に増大してしまう（キンク（Kink）効果）。その結果、ＴＦＴ１０自身や周辺回路が過電流によって破壊されるおそれがある。しかも、このような現象は、半導体膜１００の結晶化度を高めてＴＦＴ１０のオン電流レベルなどを高める程、顕著になるので、従来のＴＦＴ１０では、オン電流レベルが高いほど、信頼性が低下する傾向にある。
【００１９】
そこで、本発明の課題は、バイポーラトランジスタ的な挙動を抑えることにより、飽和電流を安定化させ、信頼性の向上を図ることのできるＴＦＴの製造方法を提供することにある。
【００２０】
上記課題を解決するために、本発明に係る薄膜トランジスタの製造方法は、ゲート電極と、ゲート絶縁膜と、該ゲート電極に該ゲート絶縁膜を介して対峙するチャネル領域と、該チャネル領域に接続するソース領域と、該チャネル領域に接続するドレイン領域と、を含む薄膜トランジスタの製造方法であって、該ゲート絶縁膜上に該ゲート電極を形成する第１の工程と、前記第１の工程で形成した該ゲート電極の一部の厚みを薄く形成する第２の工程と、該ゲート電極をマスクとして不純物を打ち込むことにより半導体膜にセルフアライン的にソース領域及びドレイン領域を形成する第３の工程と、を含み、該第３の工程では、前記第２の工程で形成した前記ゲート電極の厚みを薄く形成した部分を介して打ち込まれた該不純物により、前記チャネル領域に再結合中心が形成されることを特徴とする。
また、前記ゲート電極の厚みの薄い部分は、前記ドレイン領域となる領域からみて、チャネル長の１/３〜１/１０に相当する距離に形成されることを特徴とする。
さらに、不純物は、III族元素、IV族元素およびV族元素のうちの少なくとも１つの不純物であることを特徴とする。
さらにまた、前記第３工程における不純物の打ち込みは、前記ゲート電極の表面側に層間絶縁膜を形成する前に、前記ゲート電極の表面側から行うことを特徴とする。
ここで、第３工程における当該不純物の平均投影飛程は、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記ゲート絶縁膜との界面までの間にあることを特徴とする。
また、絶縁基板の表面に前記薄膜トランジスタを形成するものである場合、前記第３工程における当該不純物の平均投影飛程は、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記絶縁基板との界面までの間にあることを特徴とする。
前記第３工程以降に行う各工程は、４００℃以下の温度で行うことが好ましく、３００℃以下の温度で行うことがさらに好ましい。
【００２１】
本発明において、前記不純物は、たとえば、不活性ガス、金属、III族元素、IV族元素およびV族元素のうちの少なくとも１つの不純物である。
【００２２】
本発明に係る方法で製造したＴＦＴは、図１６（Ｄ）に基本的な構成を示すように、絶縁性の基板５０の表面に形成された半導体膜１００に対して、ゲート電極１４にゲート絶縁膜１２を介して対峙するチャネル領域１５、および該チャネル領域１５に接続するソース・ドレイン領域１６、１７が形成され、このチャネル領域１５には、少数キャリアを捕獲する再結合中心１５０を有する。このようなＴＦＴ（たとえば、Ｎ型のＴＦＴ）では、ドレイン電圧が高くなってホットキャリアによる正孔／電子対の生成があっても、この正孔・電子は、チャネル領域１５に形成した再結合中心１５０において再結合し、捕獲される。このため、チャネル領域１５からソース領域１６に正孔の注入が起こるほど正孔密度が高くならないので、この正孔注入に起因するソース領域１５からチャネル領域１５への電子の注入が起こらない。従って、前記のばイポーラトランジスタ的な挙動に起因する飽和電流の変動がない。それ故、本発明に係るＴＦＴでは、図１７に点線Ｌ２または一点鎖線Ｌ３で示すように、飽和領域においてドレイン電圧が変化しても、ドレイン電流が大きく増大することがない。よって、ＴＦＴ自身や周辺回路が過電流によって破壊されることがないなど、信頼性を向上することができる。
【００２３】
本発明において、前記チャネル領域に前記不純物を導入する工程は、前記チャネル領域の表面側からの不純物の打ち込みによって行う。このような方法は、チャネル領域の厚さ方向において中心より表面側に再結合中心を形成するのに適している。
【００２４】
この場合に、前記チャネル領域に前記不純物を導入する工程は、前記チャネル領域を形成するための半導体膜に対して結晶化工程を行った以降、当該チャネル領域の表面側からの不純物の打ち込みによって行うことが好ましい。このように構成すると、再結合中心を形成した以降、この再結合中心が結晶化工程によって分散、消失してしまうということがない。
【００２５】
本発明において、前記チャネル領域に前記不純物を導入する工程は、たとえば、前記チャネル領域を形成するための半導体膜に対して結晶化工程を行った以降、当該チャネル領域の表面側に前記ゲート電極を形成する工程の前に、前記チャネル領域の表面側からの不純物打ち込みによって行ってもよい。
【００２６】
また、前記チャネル領域に前記不純物を導入する工程は、前記チャネル領域の表面側に前記ゲート絶縁膜および前記ゲート電極を順次形成した以降、該ゲート電極の表面側に層間絶縁膜を形成する前に、前記ゲート電極の表面側からの不純物の打ち込みによって行ってもよい。
【００２７】
このような方法を行う際には、前記不純物を導入する工程における当該不純物の平均投影飛程を、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記ゲート絶縁膜との界面までの間に設定することがある。
【００２８】
また、前記不純物を導入する工程における当該不純物の平均投影飛程を、前記チャネル形成領域の厚さ方向の中心位置から当該チャネル形成領域と前記基板側に位置する層との界面までの間に設定してもよい。
【００２９】
本発明において、前記チャネル領域に前記不純物を導入する工程は、前記チャネル領域の下層側に配置しておいた不純物拡散源からの不純物拡散によって行うこともできる。
【００３０】
このような不純物拡散は、前記チャネル竜機器を形成するための半導体膜に対する結晶化工程中に行わせることが好ましい。
【００３１】
本発明において、前記チャネル領域に前記不純物を導入した以降に行う各工程は、４００℃以下の温度、より好ましくは３００℃以下の温度で行うことが好ましい。このように構成すると、再結合中心け形成した以降、この再結合中心が熱で分散、焼失してしまうことがない。
【００３２】
本発明の実施の形態は、添付図面を参照して、さらなる例示のみとして説明されるものである。
【００３３】
本発明の実施の形態を図面参照しながら説明する。以下に説明するいずれの形態においても、ＴＦＴは、液晶表示装置用のアクティブマトリクス基板などにおいて、画素スイッチング用あるいは駆動回路用として形成される。従って、従来の技術の説明の中で述べたように、同一の基板上に駆動回路用のＮ型のＴＦＴ、駆動回路用のＰ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴからなる３種類のＴＦＴが形成されているはずである。但し、これらのＴＦＴは、基本的な構造が共通している。また、本発明を適用したＴＦＴは、従来のＴＦＴと基本的な構造が共通している。従って、以下の説明では、説明の重複を避けるために、従来のＴＦＴおよびその製造方法と共通する要素には同一の符号を付して、駆動回路用のＮ型ＴＦＴの構造およびその製造方法のみについて説明する。
実施の形態１（実施例１）
図１は、本発明の実施の形態１に係るＴＦＴの構造を模式的に示す断面図である。
【００３４】
図１に示すように、本形態では、基板５０の表面側にシリコン酸化膜からなる下地保護膜５１が形成され、この下地保護膜５１の表面にＮ型のＴＦＴ１０が形成されている。この下地保護膜５１の表面には、島状にパターニングされた多結晶性の半導体膜１００が形成されている。半導体膜１００の表面にはゲート絶縁膜１２が形成され、このゲート絶縁膜１２の表面にはゲート電極１４が形成されている。半導体膜１００には、ゲート電極１４に対してゲート絶縁膜１２を介して対峙する領域にチャネル領域１５が形成されている。このチャネル領域１５の両側には、ゲート電極１４に対してセルフアライン的に高濃度のソース領域１６およびドレイン領域１７が形成されている。これらのソース領域１６およびドレイン領域１７には、層間絶縁膜５２のコンタクトホールを介してソース電極４１およびドレイン電極４２がそれぞれ電気的に接続している。
【００３５】
ここで、ゲート電極１４の表面は一部が窪んでおり、部分的に薄い部分１４１がある。この部分１４１は、後述する製造方法において、チャネル領域１５の所定領域に不純物を導入するためのものである。
【００３６】
このように構成したＴＦＴ１０において、チャネル領域１５には、このチャネル領域１５内に導入された不活性ガス、金属、III族元素、IV族元素、またはV族元素などの不純物、またはこれらの不純物の導入によって発生した結晶欠陥によって再結合中心１５０が形成されている。ここで、再結合中心１５０は、チャネル領域１５のうち、ドレイン領域１７に近い位置に集中している。すなわち、再結合中心１５０は、ドレイン領域１７からみてチャネル長の１／３ないし１／１０に相当する距離だけ離れた領域に集中している。
【００３７】
本形態において、再結合中心１５０の密度は、１×１０１３ｃｍ−３から１×１０２０ｃｍ−３までの範囲にあり、かつ、再結合中心１５０のキャリア捕獲断面積は、１×１０−１３ｃｍ２から１×１０−２０ｃｍ２までの範囲にある。このような再結合中心１５０のキャリア捕獲断面積や密度は、後述する製造方法において、不純物を半導体膜１００（チャネル領域１５）に導入する際のドーズ量などによって制御できる。
【００３８】
ここで、再結合中心１５０の深さ位置については、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側に再結合中心１５０が集中している構成、あるいはチャネル領域１５の厚さ方向においてゲート電極１４が位置する側とは反対側に再結合中心１５０が集中している構成のいずれであってもよいが、チャネル領域１５の厚さと、このチャネル領域１５の表面に形成されるチャネルの深さとの関係などに応じて最適な位置に再結合中心１５０が集中するように形成される。このような再結合中心１５０が集中する領域の深さ位置は、後述する製造方法において、不純物を半導体膜１００（チャネル領域１５）に導入する際の加速電圧などによって制御できる。すなわち、不純物を半導体膜１００中に打ち込む際の平均投影飛程をチャネル形成領域１５の厚さ方向の中心位置からゲート電極１４の側に設定するか、あるいは基板５０の側に設定するかによって制御できる。
【００３９】
このように構成したＴＦＴ１０のトランジスタ特性（電流−電圧特性）を、図１および図１７を参照して説明する。図１７は、本発明を適用したＴＦＴ、従来のＴＦＴ、およびモデル的なＴＦＴのトランジスタ特性をシュミレーションした結果を示すグラフである。図１７には、本発明を適用したＴＦＴのうち、半導体膜１００の厚さが４６０オングストローム、チャネル長が８μｍ、再結合中心１５０がドレイン領域１７から１μｍ離れた位置から２μｍの長さに形成されたＴＦＴの特性がそれぞれ、点線Ｌ２および一点鎖線Ｌ３で表されている。これら２つのＴＦＴのうち、点線Ｌ２で表されているＴＦＴは、帯電した再結合中心１５０、および中性の再結合中心１５０のキャリア捕獲断面積がそれぞれ１×１０−１３ｃｍ２および１×１０−１５ｃｍ２である。一方、一点鎖線Ｌ３で表されているＴＦＴは、帯電した再結合中心１５０、および中性の再結合中心１５０のキャリア捕獲断面積がそれぞれ、１×１０−１２ｃｍ２および１×１０−１４ｃｍ２である。ここでいう帯電した再結合中心１５０とは、通常は負の電荷を有しており、正孔を捕獲して中性となる。これに対して、中性の再結合中心１５０とは、通常は中性であり、ここで正孔を捕獲して正に帯電する。また、点線Ｌ２および一点鎖線Ｌ３で表されているＴＦＴはいずれも、再結合中心１５０の密度は、１×１０１９ｃｍ−３とした。
【００４０】
このように構成したＴＦＴ１０では、ドレイン電圧がゲート電圧に比較して十分に小さいときには、ソース領域１６とドレイン領域１７とがチャネルで接続されるので、図１７に実線Ｌ０で示すように、ドレイン電圧が上昇するに伴ってドレイン電流も増大する（非飽和領域）。
【００４１】
また、ドレイン電圧がゲート電圧にかなり近づくほど高くなると、ホットキャリアによる正孔／電子対が生成される。生成された正孔は、再結合中心１５０において再結合し、捕獲される。このため、生成された正孔は、多くがチャネル領域１５内で消失するので、チャネル領域１５は、ソース領域１６に正孔を注入するほどの電位に達しない。従って、チャネル領域１５からソース領域１６に注入された正孔によって、ソース領域１５からチャネル領域１５に対して電子が注入されるというバイポーラトランジスタ的な挙動（バイポーラアクション）が発生しない。それ故、本形態のＴＦＴ１０では、図１７に点線Ｌ２または一点鎖線Ｌ３で示すように、飽和領域においてドレイン電流が大きく増大するキンク効果を抑えることができる。よって、半導体膜１００の結晶化度を高めることによりオン電流レベルなどの向上を図っても、ＴＦＴ自身や周辺回路が過電流によって破壊されることがないので、信頼性の向上も図ることができる。
【００４２】
このような構造のＴＦＴ１０の製造方法を、図２、図３および図４を参照して説明する。
【００４３】
図２、図３および図４はいずれも、本形態のＴＦＴの製造方法を示す工程断面図である。
【００４４】
本形態では、まず、図２（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の基板５０を準備する。
【００４５】
次に、図２（Ｂ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で、基板５０の全面に厚さが２０００オングストローム〜５０００オングストロームのシリコン酸化膜なとからなる下地保護膜をプラズマＣＶＤ法により形成する。このときの原料ガスとしては、たとえばモノシランと笑気ガスとの混合ガスやＴＥＯＳ（テトラエトキシシラン）と酸素を用いることができる。
【００４６】
次に、図２（Ｃ）に示すように、基板５０上に半導体膜１００を形成する。この際に、低温プロセスを用いることにより、ガラス製の基板５０が熱変形するのを防止する。すなわち、基板温度が約１５０℃から約４５０℃の温度条件下で基板５０の全面に厚さが３００オングストローム〜７００オングストロームの非晶質シリコン膜からなる半導体膜１００をプラズマＣＶＤ法により形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる（成膜工程）。なお、低温条件下で基板５０上に非晶質の半導体膜１００を形成する方法としては、プラズマＣＶＤ法に代えて、減圧ＣＶＤ法、ＥＢ蒸着法、スパッタ法などを用いてもよい。
【００４７】
次に、図２（Ｄ）に示すように、半導体膜１００に対してレーザ光を照射してレーザアニールを施す（結晶化工程）。この結晶化工程は、たとえば、図１４を参照して説明したように、ラインビームＬ０を半導体膜１００に照射し、その照射領域ＬをＹ方向にずらしていく。
【００４８】
次に、図２（Ｅ）に示すように、フォトリソグラフィ技術を用いて、多結晶の半導体膜１００を島状にパターニングする。
【００４９】
次に、図３（Ａ）に示すように、その表面側に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが６００オングストローム〜１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜１２を形成する。
【００５０】
次に、図３（Ｂ）に示すように、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む導電膜１４０をスパッタ法により形成する。
【００５１】
次に、図３（Ｃ）に示すように、導電膜１４０の表面にレジストマスク３０１を形成した後、導電膜１４０をパターニングし、図３（Ｄ）に示すように、ゲート電極１４を形成する。
【００５２】
次に、図４（Ａ）に示すように、フォトリソグラフィ技術を用いて、チャネル領域１５の上層側のうち、ドレイン領域１７に近い位置、たとえば、ドレイン領域１７からみてチャネル長の１／３〜１／１０に相当する距離だけ離れた領域に開口部３０３を備えるレジストマスク３０２を形成する。
【００５３】
次に、レジストマスク３０２を介してゲート電極１４の表面に対して部分的に浅いエッチングを施す。その結果、図４（Ｂ）に示すように、ゲート電極１４の表面のうち、ドレイン領域１７からみてチャネル長の１／３〜１／１０に相当する距離だけ離れた領域のみがエッチングされ、ゲート電極１４には部分的に薄い部分１４１が形成される。
【００５４】
次に、図４（Ｃ）に示すように、ゲート電極１４をマスクにして半導体膜１００に対して約１×１０１９ｃｍ−２のドーズ量でリンイオンを打ち込む。その結果、半導体膜１００にはゲート電極１４に対してセルフアライン的に不純物濃度が約１×１０２０ｃｍ−３の高濃度のソース領域１６およびドレイン領域１７が形成される。このとき、半導体膜１００のうち、不純物が導入されなかった部分がチャネル領域１５となる。
【００５５】
また、ゲート電極１４のうち、薄い部分１４１からも半導体膜１００（チャネル領域１５）にリンイオンが打ち込まれる。但し、ゲート電極１４の薄い部分１４１から打ち込まれる不純物量は、ゲート電極１４が障壁層となるので、ドーズ量が少ない。従って、半導体膜１００（チャネル領域１５）において、ゲート電極１４の薄い部分１４１に相当する領域には、ソース領域１６およびドレイン領域１７に比して少なめの不純物が導入され、図１を参照して説明した再結合中心１５０が形成される。
【００５６】
次に、図１に示すように、ゲート電極１４の表面側に層間絶縁膜５２を形成した後、活性化のためのアニールを４００℃、好ましくは３００℃以下の温度条件下で行う。しかる後に、層間絶縁膜５２にコンタクトホールを形成した後、ソース４１およびドレイン電極４２を形成する。その結果、ＴＦＴ１０が形成される。
【００５７】
このように本形態の製造方法は、チャネル領域１５に不純物を導入する工程は、チャネル領域１５（半導体膜１００）の表面側からの不純物の打ち込みによって行うので、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側に再結合中心１５０を集中させるのに適している。
【００５８】
また、本形態では、チャネル領域１５を形成するための半導体膜１００に対する再結晶化工程（レーザアニール）を行った以降に、半導体膜１００に不純物を導入して再結合中心１５０を形成する工程を行うので、半導体膜１００は、高温雰囲気、たとえば４００℃（好ましくは３００℃）以上の温度に晒されない。よって、半導体膜１００（チャネル領域１５）に導入した再結合中心形成用の不純物が不用意に熱拡散してしまったり、あるいは不純物の導入によって形成された欠陥（再結合中心１５０）が修復されてしまうということがない。
【００５９】
なお、上記形態では、ソース・ドレイン領域を形成するための不純物の導入と、再結合中心を形成するための不純物の導入とを同時に行ったが、それぞれ別々の工程で行ってもよい。たとえば、ソース・ドレイン領域を形成した後、ゲート電極１４に部分的に薄い部分１４１を形成し、しかる後に、再結合中心を形成するなどの工程順序を採用してもよい。
【００６０】
この場合には、再結合中心を形成するためのイオンとして不活性ガス、金属など自由にイオン種を選択することができる。ソース・ドレイン領域をマスクして前記の部分的に薄い部分１４１に対応するチャネル領域のみにイオンを打ち込むことができるからである。また、ソース・ドレイン領域形成のためのイオン打ち込みの後、活性化のための熱処理を行った後、再結合中心形成のためのイオン打ち込みを行うことができる。この場合には、それ以降のプロセス処理を低くすることにより形成された欠陥が回復することがないため、再結合中心を効率よく形成することができる。
実施の形態２（実施例２）
図５は、本発明の実施の形態２に係るＴＦＴの構造を模式的に示す断面図である。
【００６１】
図５に示すように、本形態でも、基板５０の表面側にシリコン酸化膜からなる下地保護膜５１が形成され、その表面にＴＦＴ１０が形成されている。このＴＦＴ１０の基本的な構造は、ゲート電極１４が等しい膜厚であることを除いて、図１を参照して説明したＴＦＴ１０と同様である。すなわち、島状にパターニングされた多結晶性の半導体膜１００には、ゲート電極１４にゲート絶縁膜１２を介して対峙するチャネル領域１５、チャネル領域１５に接続するソース領域１６、およびこのソース領域１６と反対側においてチャネル領域１５に接続するドレイン領域１７が形成されている。その他の構成は、実施の形態１に係るＴＦＴ１０と同様であるため、対応する部分に同一の符号を付してそれらの説明を省略する。
【００６２】
このように構成したＴＦＴ１０において、本形態でも、チャネル領域１５には、このチャネル領域１５内に導入された不活性ガス、金属、III族元素、IV族元素、またはV族元素などの不純物、またはこれらの不純物の導入によって発生した結晶欠陥によって再結合中心１５０が形成されている。ここで、再結合中心１５０は、チャネル領域１５のうち、ドレイン領域１７に近い位置に集中している。すなわち、再結合中心１５０は、チャネル領域１５のうち、ドレイン領域１７からみてチャネル長の１／３〜１／１０に相当する距離だけ離れた領域に集中している。
【００６３】
本形態でも、再結合中心１５０の密度は、１×１０１３ｃｍ−３から１×１０２０ｃｍ−３までの範囲にあり、かつ、再結合中心１５０のキャリア捕獲断面積は、１×１０−１３ｃｍ２から１×１０−２０ｃｍ２までの範囲にある。また、本形態でも、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側に再結合中心１５０が集中している構成、あるいはチャネル領域１５の厚さ方向においてゲート電極１４が位置する側とは反対側に再結合中心１５０が集中している構成のいずれであってもよいが、チャネル領域１５の厚さと、このチャネル領域１５に形成されるチャネルの深さとの関係などに応じて最適な位置に再結合中心１５０が集中して形成される。
【００６４】
このように構成したＴＦＴ１０でも、ドレイン電圧がゲート電圧にかなり近づくほど高くなると、ホットキャリアによる正孔／電子対が生成される。本形態では、このように生成された正孔は、再結合中心１５０において再結合し、捕獲される。このため、生成された正孔は、多くがチャネル領域１５内で消失するので、チャネル領域１５は、ソース領域１６に正孔を注入するほどの電位に達しない。従って、チャネル領域１５からソース領域１６に注入された正孔によって、ソース領域１５からチャネル領域１５に対して電子が注入されるというバイポーラトランジスタ的な挙動が発生しない。それ故、本形態のＴＦＴ１０では、図１７に点線Ｌ２または一点鎖線Ｌ３で示すように、飽和領域においてドレイン電流が大きく増大するキンク効果を抑えることができる。よって、半導体膜１００の結晶化度を高めることによりオン電流レベルなどの向上を図っても、ＴＦＴ自身や周辺回路が過電流によって破壊されることがないので、信頼性の向上も図ることができる。
【００６５】
このような構造のＴＦＴ１０の製造方法を、図６および図７を参照して説明する。図６および図７は、本形態のＴＦＴの製造方法を示す工程断面図である。なお、本形態のＴＦＴ１０の製造方法において、多結晶性の半導体膜１００を形成するまでの工程は、実施の形態１に係るＴＦＴの製造方法において図２（Ａ）〜図２（Ｅ）を参照して説明した工程と同様である。すなわち、図２（Ｂ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で下地保護膜５１を形成する。次に、図２（Ｃ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で基板５０の全面に非晶質シリコン膜からなる半導体膜１００を形成した後、図２（Ｄ）に示すように、半導体膜１００に対してレーザ光を照射してレーザアニールを施して半導体膜１００を多結晶化させ、しかる後に、図２（Ｅ）に示すように、フォトリソグラフィ技術を用いて、多結晶の半導体膜１００を島状にパターニングする。
【００６６】
次に、図６（Ａ）に示すように、その表面側に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが６００オングストローム〜１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜１２を形成する。
【００６７】
次に、図６（Ｂ）に示すように、フォトリソグラフィ技術を用いて、チャネル領域１５の上層側のうち、ドレイン領域１７に近い位置、たとえば、チャネル領域１５のうち、ドレイン領域１７からみてチャネル長の１／３〜１／１０に相当する距離だけ離れた位置に開口部３０４を備えるレジストマスク３０５を形成する。
【００６８】
次に、図６（Ｃ）に示すように、レジストマスクの開口部を介して、半導体膜１００に対して、不活性ガス、金属、III族元素、IV族元素またはV族元素からなる不純物を打ち込む。その結果、半導体膜１００（チャネル領域１５）において、開口部３０４に相当する領域には不純物が導入されるので、この不純物、あるいはこの不純物の導入によって形成された欠陥によって、再結合中心１５０が形成される。
【００６９】
次に、図７（Ａ）に示すように、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む導電膜１４０をスパッタ法により形成する。
【００７０】
次に、図７（Ｂ）に示すように、導電膜１４０の表面にレジストマスク３０１を形成した後、導電膜１４０をパターニングし、図７（Ｃ）に示すように、ゲート電極１４を形成する。次に、図７（Ｄ）に示すように、ゲート電極１４をマスクにして半導体膜１００に対して約１×１０１５ｃｍ−２のドーズ量でリンイオンを打ち込む。その結果、半導体膜１００にはゲート電極１４に対してセルフアライン的に不純物濃度が約１×１０２０ｃｍ−３の高濃度のソース領域１６およびドレイン領域１７が形成される。
【００７１】
次に、図５に示すように、ゲート電極１４の表面側に層間絶縁膜５２を形成した後、活性化のためのアニールを４００℃以下、好ましくは３００℃以下の温度条件下で行う。しかる後に、層間絶縁膜５２にコンタクトホールを形成した後、ソース４１およびドレイン電極４２を形成する。その結果、ＴＦＴ１０が形成される。
【００７２】
このように、本形態でも、チャネル領域１５に不純物を導入する工程は、チャネル領域１５（半導体膜１００）の表面側からの不純物の打ち込みによって行うので、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側に再結合中心１５０を集中させるのに適している。
【００７３】
また、本形態では、チャネル領域１５を形成するための半導体膜１００に対する結晶化工程（レーザアニール）を行った以降に、半導体膜１００に不純物を導入して再結合中心１５０を形成する工程を行うので、半導体膜１００は、高温雰囲気、たとえば４００℃（好ましくは３００℃）以上の温度に晒されない。よって、半導体膜１００（チャネル領域１５）に導入した再結合中心形成用の不純物が不用意に熱拡散してしまったり、あるいは不純物の導入によって形成された欠陥（再結合中心１５０）が修復されてしまうということがない。
実施の形態３(実施例３)
図８（Ａ）は、本発明の実施の形態３に係るＴＦＴの構造を模式的に示す断面図である。
【００７４】
図８（Ａ）に示すように、本形態でも、基板５０の表面側にシリコン酸化膜からなる下地保護膜５１が形成され、その表面にＴＦＴ１０が形成されている。このＴＦＴ１０の基本的な構造は、能動層を構成する半導体膜１００の下層側に下地用半導体膜１１が形成されていることを除いて、図１を参照して説明したＴＦＴ１０と同様である。すなわち、図８（Ａ）に示すように、島状にパターニングされた多結晶性の半導体膜１００には、ゲート電極１４にゲート絶縁膜１２を介して対峙するチャネル領域１５、チャネル領域１５に接続するソース領域１６、およびこのソース領域１６と反対側においてチャネル領域１５に接続するドレイン領域１７が形成されている。その他の構成は、実施の形態１に係るＴＦＴ１０と同様であるため、対応する部分に同一符号を付して図示し、それらの説明を省略する。
【００７５】
このように構成したＴＦＴ１０において、本形態でも、チャネル領域１５には、このチャネル領域１５内に導入された不活性ガス、金属、III族元素、IV族元素、またはV族元素などの不純物、またはこれらの不純物の導入によって発生した結晶欠陥によって再結合中心１５０が形成されている。ここで、再結合中心１５０は、チャネル領域１５のうち、ドレイン領域１７に近い位置に集中している。すなわち、再結合中心１５０は、チャネル領域１５のうち、ドレイン領域１７からみてチャネル長の１／３〜１／１０に相当する距離だけ離れた領域に集中している。
【００７６】
本形態において、再結合中心１５０の密度は、１×１０１３ｃｍ−３から１×１０２０ｃｍ−３までの範囲にあり、かつ、再結合中心１５０のキャリア捕獲断面積は、１×１０−１３ｃｍ２から１×１０−２０ｃｍ２までの範囲にある。
【００７７】
本形態において、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側に再結合中心１５０が集中している構成、あるいはチャネル領域１５の厚さ方向においてゲート電極１４が位置する側とは反対側に再結合中心１５０が集中している構成のいずれであってもよいが、チャネル領域１５の厚さと、このチャネル領域１５に形成されるチャネルの深さとの関係などに応じて最適な位置に再結合中心１５０が集中して形成されることになる。このような再結合中心１５０が集中する領域の深さ位置は、後述する製造方法において、下地半導体膜１１の不純物導入領域１１１（不純物拡散源）から半導体膜１００（チャネル領域１５）への不純物の拡散条件などによって制御できる。
【００７８】
このように構成したＴＦＴ１０でも、ドレイン電圧がゲート電圧にかなり近づくほど高くなると、ホットキャリアによる正孔／電子対が生成される。生成された正孔は、再結合中心１５０において再結合し、捕獲される。このため、生成された正孔は、多くがチャネル領域１５内で消失するので、チャネル領域１５は、ソース領域１６に正孔を注入するほどの電位に達しない。従って、チャネル領域１５からソース領域１６に注入された正孔によって、ソース領域１５からチャネル領域１５に対して電子が注入されるというばイポーラトランジスタ的な挙動が発生しない。それ故、本形態のＴＦＴ１０では、図１７に点線Ｌ２または一点鎖線Ｌ３で示すように、飽和領域においてドレイン電流が大きく増大するキンク効果を抑えることができる。よって、半導体膜１００の結晶化度を高めることによりオン電流レベルなどの向上を図っても、ＴＦＴ自身や周辺回路が過電流によって破壊されることがないので、信頼性の向上も図ることができる。
【００７９】
このような構造のＴＦＴ１０の製造方法を、図９、図１０および図１１を参照して説明する。
【００８０】
図９、図１０および図１１はいずれも、本形態のＴＦＴの製造方法を示す工程断面図である。
【００８１】
本形態でも、まず、図９（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の基板５０を準備する。
【００８２】
次に、図９（Ｂ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で、基板５０の全面に厚さが２０００オングストローム〜５０００オングストロームのシリコン酸化膜からなる下地保護膜５１をプラズマＣＶＤ法により形成する。
【００８３】
また、下地保護膜５１の表面に下地半導体膜５１を形成する。この下地半導体膜１１については結晶性を間わないので、低温プロセスにより形成する。
【００８４】
次に、図９（Ｃ）に示すように、フォトリソグラフィ技術を用いて、チャネル領域１５の上層側のうち、ドレイン領域１７に近い位置、たとえば、チャネル領域１５のうち、ドレイン領域１７からみてチャネル長の１／４に相当する距離だけ離れた位置に開口部３０６を備えるレジストマスク３０７を形成する。
【００８５】
次に、レジストマスク３０７の開口部３０６を介して、下地半導体膜１１に対して、不活性ガス、金属、III族元素、IV族元素またはV族元素からなる不純物を打ち込む。その結果、下地半導体膜１１には、開口部３０６に相当する領域に不純物が導入され、不純物導入領域１１１（不純物拡散源）が形成される。
【００８６】
次に、図９（Ｄ）に示すように、基板温度が約１５０℃から約４５０℃の温度条件下で、基板５０に形成した下地半導体膜１１の表面に厚さが３００オングストローム〜７００オングストロームの非晶質シリコン膜からなる半導体膜１００をブラズマＣＶＤ法により形成する。
【００８７】
次に、図９（Ｅ）に示すように、半導体膜１００に対してレーザ光を照射してレーザアニールを施す（結晶化工程）。この結晶化工程は、たとえば、図１４を参照して説明したように、ラインビームＬ０を半導体膜１００に照射し、その照射領域ＬをＹ方向にずらしていく。
【００８８】
その結果、下地半導体膜１１から半導体膜１００に対しては、下地半導体膜１１の不純物導入領域１１１に導入されていた不純物が熱拡散し、再結合中心１５０が形成される。
【００８９】
次に、図９（Ｅ）に示すように、フォトリソグラフィ技術を用いて、多結晶の半導体膜１００を島状にパターニングする。この際に、下地半導体膜１１も一緒にパターニングされる。
【００９０】
次に、図１０（Ａ）に示すように半導体膜１００の表面側に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが６００オングストローム〜１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜１２を形成する。
【００９１】
次に、図１０（Ｂ）に示すように、アルミニウム、タンタル、モリブデン、チタン、タングステンなどを含む導電膜１４０をスパッタ法により形成する。
【００９２】
次に、図１０（Ｃ）に示すように、導電膜１４０の表面にレジストマスク３０１を形成した後、導電膜１４０をパターニングし、図１０（Ｄ）に示すように、ゲート電極１４を形成する。
【００９３】
次に、図１０（Ｅ）に示すように、ゲート電極１４をマスクにして半導体膜１００に対して約１×１０１５ｃｍ−２のドーズ量でリンイオンを打ち込む。その結果、半導体膜１００にはゲート電極１４に対してセルフアライン的に不純物濃度が約１×１０２０ｃｍ−３の高濃度ソース領域１６および高濃度ドレイン領域１７が形成される。このとき、不純物が導入されなかった部分がチャネル領域１５となる。
【００９４】
次に、図８（Ａ）に示すように、ゲート電極１４の表面側に層間絶縁膜５２を形成した後、活性化のためのアニールを４００℃以下、好ましくは３００℃以下の温度条件下で行う。しかる後に、層間絶縁膜５２にコンタクトホールを形成した後、ソース４１およびドレイン電極４２を形成する。その結果、ＴＦＴ１０が形成される。
【００９５】
このように、本形態では、チャネル領域１５に不純物を導入する工程は、チャネル領域１５（半導体膜１００）の下層側に配置しておいた下地半導体膜１１の不純物導入領域１１１（不純物拡散源）からの不純物拡散によって行うので、チャネル領域１５の厚さ方向においてゲート電極１４が位置する側とは反対側（基板５０の側）に再結合中心１５０を集中させるのに適している。
【００９６】
また、本形態では、チャネル領域１５を形成するための半導体膜１００に対する結晶化工程（レーザアニール）を行う際に一緒に再結合中心１５０を形成し、それ以降、高温雰囲気に晒さない。すなわち、再結合中心１５０を形成した以降、４００℃（好ましくは３００℃）以上の温度に晒されない。それ故、チャネル領域１５（半導体膜１００）に導入した再結合中心形成用の不純物が不用意に熱拡散してしまったり、あるいは不純物の導入によって形成された欠陥（再結合中心１５０）が修復されてしまうということがない。
【００９７】
なお、本形態では、下地半導体膜１１に不純物を打ち込むことにより形成した不純物導入領域１１１を不純物拡散源としたが、図８（Ｂ）に示すように、下地保護膜５１に対して部分的に不純物を導入した部分を不純物拡散源５１１としてもよい。
他の実施の形態
上記のいずれの形態でも、トップゲート型のＴＦＴに本発明を適用した例を説明したが、本発明をボトムゲート型のＴＦＴに適用してもよい。
発明の効果
以上説明したように、本発明では、たとえばＮ型のＴＦＴにおいて、ドレイン電圧が高くなってホットキャリアによる正孔／電子対の生成があっても、この正孔・電子は、チャネル領域に形成した再結合中心において再結合し、捕獲される。このため、チャネル領域からソース領域に正孔が注入されることがないので、このような正孔の注入に起因するソース領域からチャネル領域への電子の注入が起こらない。それ故、このようなばイポーラトランジスタ的な挙動に起因する飽和電流の変動がないので、飽和領域におけるドレイン電流（飽和電流）がドレイン電圧の上昇に伴って増大するのを抑えることができる。よって、半導体膜の結晶化度を高めることによりオン電流特性などを向上させても、ＴＦＴ自身や周辺回路が過電流によって破壊されることがないなど、信頼性を向上することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係るＴＦＴの構造を模式的に示す断面図である。
【図２】  （Ａ）〜（Ｅ）は、図１に示すＴＦＴの製造方法を示す工程断面図である。
【図３】  （Ａ）〜（Ｄ）は、図１に示すＴＦＴの製造方法において、図２に示す工程に続いて行う各工程を示す工程断面図である。
【図４】  （Ａ）〜（Ｃ）は、図１に示すＴＦＴの製造方法において、図３に示す工程に続いて行う各工程を示す工程断面図である。
【図５】  本発明の実施の形態２に係るＴＦＴの構造を模式的に示す断面図である。
【図６】  （Ａ）〜（Ｃ）は、図５に示すＴＦＴの製造方法を示す工程断面図である。
【図７】  （Ａ）〜（Ｄ）は、図５に示すＴＦＴの製造方法において、図６に示す程に続いて行う各工程を示す工程断面図である。
【図８】  （Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態３に係るＴＦＴの構造を模式的に示す断面図、およびその変形例を示す断面図である。
【図９】  （Ａ）〜（Ｆ）は、図８（Ａ）に示すＴＦＴの製造方法を示す工程断面図である。
【図１０】  （Ａ）〜（Ｅ）は、図８（Ａ）に示すＴＦＴの製造方法において、図９に示す工程に続いて行う各工程を示す工程断面図である。
【図１１】  （Ａ）は、液晶表示装置用のアクティブマトリクス基板のブロヅク図、（Ｂ）は、その駆動回路を構成するＣＭＯＳ回路の等価回路図である。
【図１２】  従来のＴＦＴの構造を模式的に示す断面図である。
【図１３】  （Ａ）〜（Ｅ）は、図１２に示す従来のＴＦＴの製造方法を示す工程断面図である。
【図１４】  レーザアニール（結晶化工程）で用いるレーザアニール装置の概略構成図である。
【図１５】  （Ａ）〜（Ｅ）は、図１２に示すＴＦＴの製造方法において、図１３に示す工程に続いて行う各工程を示す工程断面図である。
【図１６】  （Ａ）〜（Ｄ）は、ＴＦＴの動作を示す説明図である。
【図１７】  本発明を適用したＴＦＴ、従来のＴＦＴ、およびモデル的なＴＦＴのトランジスタ特性を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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