(57)【特許請求の範囲】
【請求項１】
第１バスの第１周波数で動作し、この第１バス上で情報伝達のためのバスプロトコルを遂行する第１バス制御回路と、
第２バスの第２周波数で動作し、前記第１周波数とは独立的な第２バス上で情報伝達のためにバスプロトコルを遂行する第２バス制御回路と、
前記第１バス制御回路と第２バス制御回路間に接続されて、データ伝送の速度形態を指示するための同期化回路と、
前記第１および第２バス間に接続されて、データ値及びアドレスを得るため又は記憶するための第１ＦＩＦＯバッファとを具備し、
前記同期化回路は、第２クロック信号を受けるように接続されるクロック端および前記第２クロック信号に同期化される入力信号を受けるように接続されるＪ端を含む第１ＪＫフリップフロップと、
前記第２クロック信号を受けるように接続されるクロック端、電圧源に接続されるＫ端、および前記第１ＪＫフリップフロップのＫ端に接続される出力端を含む第２ＪＫフリップフロップと、
第１クロック信号に接続されるクロック端および前記第２ＪＫフリップフロップのＪ端に接続される出力端を含むＤフリップフロップと、
前記第１ＪＫフリップフロップの出力端に接続される第１入力端、前記Ｄフリップフロップの出力端及び前記第２ＪＫフリップフロップのＪ端に接続される第２入力端、および前記Ｄフリップフロップの入力端に接続される出力端を含むＮＡＮＤゲートと、を備えることを特徴とするＰＣＩインタフェース同期化回路。
【請求項２】
前記第１バスは第１クロック信号の周波数で動作し、第２バスは第２クロック信号の周波数で動作することを特徴とする請求項１記載のＰＣＩインタフェース同期化回路。
【請求項３】
前記第１バスはＰＣＩバスであることを特徴とする請求項１または２記載のＰＣＩインタフェース同期化回路。
【請求項４】
第１クロック信号を受けるように接続されるクロック端および前記第１クロック信号と同期化される入力信号を受けるように接続されるＪ端を含む第１ＪＫフリップフロップと、
前記第１クロック信号を受けるように接続されるクロック端、電圧源と接続されるＫ端、および前記第１ＪＫフリップフロップのＫ端に接続される出力端を含む第２ＪＫフリップフロップと、
第２クロック信号に接続されるクロック端および前記第２ＪＫフリップフロップのＪ端に接続される出力端を含むＤフリップフロップと、
前記第１ＪＫフリップフロップの出力端に接続される第１入力端、前記Ｄフリップフロップの出力端及び前記第２ＪＫフリップフロップのＪ端に接続される第２入力端、および前記Ｄフリップフロップの入力端に接続される出力端を含むＮＡＮＤゲートと、を備えることを特徴とするＰＣＩインタフェース同期化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、独立クロック周波数を使用するデバイス間のインタフェースに関するもので、特にインタフェース内でＰＣＩバスに同期化するためのＰＣＩインタフェース同期化回路に関する。
【０００２】
【従来の技術】
複数バスでコンピュータを相互接続する情報処理装置におけるバスの同期化を行う技術思想に関しては、たとえば、特開平６−３４８６４７号公報（以下、第１公報と称す）、特開昭６２−２４２２６９号公報（以下、第２公報と称す）などにより開示されている。
このうち、第１公報の場合には、中央演算処理装置にシステムバスを接続し、このシステムバスをホストブリッジにより周辺バスに接続し、システムバスと周辺バスとの間で送信されるデータをホストブリッジに含まれるバッファで一時的に記憶するとともに、このデータが非連続データか否かに基づいて、バッファとの間で送信されるデータの速度をホストブリッジに含まれる論理ネットワークで最適化するようにしたものである。
【０００３】
また、第２公報の場合には、複数台の計算機を多段または環状に接続した計算機システムの各計算機に同期パターンを保持するレジスタと同期パターンを次段に伝えるときに切り換える切り換え回路を設けている。そして、同期パターンの同期をとる場合に、各計算機で各切り換え回路をあらかじめ一定の組み合わせに設定しておき、同期パターンをレジスタに設定した後に、次段より返送されてくる同期結果がレジスタに保持されている同期パターンと一致したことを計算機内の一致回路で検出すると、複合計算機システム全体あるいは同期結果が伝播している複数の計算機で同期がとれたことを認識するようにしたものである。
【０００４】
ところで、コンピュータシステムは一般的に、規格化された周波数で動作するＰＣＩバスのようなバスを使用し、このようなバスに接続されるデバイスはバスクロック信号に同期化される信号を伝送および受信する。
バス伝送を処理するための一つの方法は、バスに同期されるクロック信号によってデバイスを動作させることであって、これはデバイスの動作周波数がバス周波数またはこのバス周波数の整数倍となるようにしている。
【０００５】
一方、デバイス素子の一部が、バス周波数の倍数でない周波数でより良好に動作する場合、デバイス内に別のクロック領域を形成すれば良い。この場合、１番目のクロック領域はバスで接続し、このバスのクロックと同期化する。また、２番目のクロック領域は他のデバイス素子に要求される周波数で動作する。
【０００６】
【発明が解決しようとする課題】
しかしながら、１番目のクロック領域の信号は他のクロック領域が正常な２進電圧を要求するときに遷移状態である場合があり、このようなクロック領域間での同期化の欠損は準安定性(metastability) の問題を発生させる要因となるという課題があった。
【０００７】
本発明はこのような従来の技術の課題を解決するためになされたもので、その目的は準安定性を発生させない状態で、バス周波数とは独立的な周波数でデバイスを動作させ得るＰＣＩインタフェース同期化回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係るＰＣＩバスインタフェース同期化回路は、バス周波数で動作するクロック領域と、バスクロック信号とはまったく独立するクロック信号によって動作するクロック領域とを含む。
ＦＩＦＯバッファはデータおよびアドレス信号と同様な情報のために２個のクロック領域間で使用される。同期化回路はそれらクロック領域間で通過される制御信号を同期化する。
【０００９】
ＰＣＩバスに接続されるデバイスは３３ＭＨｚバス周波数より大きい任意の選択周波数のクロック信号を使用するが、バス周波数で動作するＰＣＩコアを有する。データならびにアドレスはＦＩＦＯバッファを通してＰＣＩコアと高周波数領域間を通過する。
ＰＣＩコアロジックと高周波数領域間の同期化回路は準安定性の問題を発生させないように制御信号を同期化する。
ＰＣＩコアから高周波数クロック領域への伝送のための同期化回路は、高周波数クロックに接続されるクロック入力と、第２フリップフロップの入力端に接続される第１フリップフロップの出力端を有する一組のフリップフロップを使用して形成される。ロジックゲートは高周波数クロック信号に同期を合わせた信号を２個のフリップフロップの出力信号から発生させる。
【００１０】
また、本発明は、高周波数クロック領域から低周波数クロック領域に至る制御信号のための同期化回路において３個フリップフロップを備え、その中で少なくとも２個はエッジトリガード(edge triggered)ＪＫフリップフロップである。
第１および第２ＪＫフリップフロップは高周波数クロックに接続されるクロック端を有する。制御信号は第１ＪＫフリップフロップの第１入力端に印加され、前記第２ＪＫフリップフロップからの出力信号は第１ＪＫフリップフロップの第２入力端に印加される。
第１ＪＫフリップフロップの出力信号は通常Ｄフリップフロップの第３フリップフロップに接続される出力端を有するロジックゲートに印加されるが、Ｄフリップフロップは低周波数クロックに結合されるクロック端を有する。
第３フリップフロップからの出力信号は低周波数クロック信号に同期化し、ロジックゲートの入力および第２ＪＫフリップフロップの第２入力に印加される。第２ＪＫフリップフロップの入力端は定電圧に接続されて第２フリップフロップからの出力信号が１クロック周期の間のみにセット状態を維持するようにする。
【００１１】
その動作について説明すると、第１フリップフロップは高周波数クロック信号の１クロック周期だけの入力信号のエッジを遷移させる。第１フリップフロップの出力信号は第３フリップフロップへの入力信号を変更させるロジックゲートに印加される。
変更の後、第３フリップフロップは低周波数クロック信号に同期化されるエッジを有する出力信号を発生する。第３フリップフロップの出力信号内の変更は、ロジックゲートが第３フリップフロップに印加される入力信号を変更させて、第３入力信号からの出力信号が低周波数クロック信号の１クロック周期の間その状態を維持するようにする。
第３フリップフロップの出力信号はまた、第３フリップフロップの出力信号が現れる前に、第１ＪＫフリップフロップをリセットするための１クロック周期のパルスを発生させる第２ＪＫフリップフロップに入力される。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して、本発明の好ましい実施の形態を説明する。同一部分には同一符号を使用する。
図２は、本発明の一実施の形態によるホストバスインタフェース１５６を使用するマルチメディア信号処理部(Multimedia Signal Processor:MSP) １００のブロック図を示している。マルチメディア信号処理部１００は一般用制御処理部１１０とベクトル共同処理部１２０を含む集積化された複合処理部である。
制御処理部１１０およびベクトル共同処理部１２０は別個のプログラムスレッド（threads)を実行し、特定作業をより効果的に実行するために構造的に異なっている。
【００１３】
すなわち、制御処理部１１０は「Advance RISC Machines Ltd 」から入手できる、文書番号ARM DDI 0010G の「ARM7DM Data Sheet 」に記載されるＡＲＭ７構造物および命令語セットを使用し、ベクトル共同処理部１２０は米国特許出願第０８／６９９，５９７号に記載された命令語セットを使用する。
また、制御処理部１１０は両側の制御処理部１１０およびベクトル共同処理部１２０のためのルーチンを除外した処理を実施している間システムを動作させて、多数の反復的計算を必要としない一般的な処理を遂行し、かつベクトル共同処理部１２０の初期化、開始および停止を制御する。
ベクトル共同処理部１２０はマルチメディアプロセシングで多く見られる大きいデータブロックに対する反復的な動作を含む数字クランチング（crunching)を遂行する。
【００１４】
さらに、制御処理部１１０およびベクトル共同処理部１２０はそれぞれ、直接的なライン１１２、１１４、１１６か、またはそれら制御処理部１１０、ベクトル共同処理部１２０が共有する拡張レジスタ１１８により情報を伝達し、制御処理部１１０のためのデータおよび命令語キャッシュ１６２、データキャッシュ１６４と、ベクトル共同処理部１２０のための命令語キャッシュ１６６およびデータキャッシュ／スクラッチパッド１６８とを含むキャッシュサブシステム１３０を通して他のチップ上の素子に接続される。
このキャッシュサブシステム１３０はまた、ＲＯＭキャッシュ１７０および制御回路１８０を含む。
【００１５】
キャッシュサブシステム１３０は、制御処理部１１０およびベクトル共同処理部１２０を２個のバス１４０、１５０に接続し、制御処理部１１０、ベクトル共同処理部１２０、およびバス１４０、１５０に接続されるデバイスのためのスイッチングポイントとして動作する。
米国特許出願第０８／６９９，１０２号には、スイッチング部としてのキャッシュサブシステム動作を追加で記述する。以下にＩＯ（入／出力）ＢＵＳ１４０のバス１４０はシステムタイマ１４２、ＵＲＡＴ(Universal Asynchronous Receiver Transceiver：一般の非同期送受信器) １４４、ビットストリーム処理部１４６および割り込み制御部１４８のような低速のデバイスに接続される。本発明の具体的実施の形態で前記バス１４０は４０ＭＨｚで動作する。
【００１６】
また、以下にＦＢＵＳ１５０のように言及されるバス１５０はバス１４０よりは高速周波数で動作し、デバイスインタフェース１５２、ＤＭＡ(Direct Memory Access)制御部１５４、ホストバスインタフェース１５６およびメモリ制御部１５８のような高速のデバイスに接続される。
本発明の具体的な実施の形態において、バス１５０は８０ＭＨｚで動作する。メモリ制御部１５８とデバイスインタフェース１５２は外部メモリ、各種のanalog-digital（アナログ−ディジタル）およびdigital-analog（ディジタル−アナログ）変換器のためのインタフェースを提供する。
ＤＭＡ制御部１５４はデバイスインタフェース１５０に接続されるデバイスと外部メモリ間のＤＭＡ動作を制御する。
ホストバスインタフェース１５６はホストコンピュータ（図示せず）にインタフェースを提供し、このホストコンピュータにより制御される周波数で動作するホストバスとバス１５０の間で情報を伝達する。
【００１７】
図１は、本発明の具体的な一実施の形態によるブロック図を示したものであって、ホストバスインタフェース１５６はＰＣＩ(Peripheral Connetion Interchange)バス２１０に接続される。
ＰＣＩコア２２０はＰＣＩバス規格に基づきインタフェースを実行するＰＣＩバス２１０に接続されるが、このＰＣＩバス規格は改訂２．１であり、ＰＣＩバス２１０からのクロック信号PCICLKによって動作する。
特に、ＰＣＩコア２２０は、マルチメディア信号処理部（ＭＳＰ）１００へのＰＣＩバス２１０上の信号を認識するためのバスアドレスディコーディング、ＰＣＩバス２１０上でマルチメディア信号処理部１００がスレーブ状態でのデータ読み出しならびに記録、およびマルチメディア信号処理部１００がＰＣＩバス２１０のためのバスマスタ状態でのデータ読み出しならびに記録を含む機能を行う。
【００１８】
ＰＣＩバス２１０に対する標準信号には入力バスクロック信号PCICLK；入力リセット信号ＲＳＴ＃；アドレス並びにデータ信号ＡＤ［３１：０］；制御およびバイトイネーブル信号Ｃ＿ＢＥ０＃〜Ｃ＿ＢＥ３＃；パリティビットＰＡＲ；サイクルフレーム信号ＦＲＡＭＥ＃；初期化準備信号ＲＩＤＹ＃；目標準備信号ＴＲＤＹ＃；停止変換信号ＳＴＯＰ＃；ロック変換信号ＬＯＣＫ＃；初期化デバイス選択入力信号ＩＤＳＥＬ；デバイス選択信号ＤＥＶＳＥＬ；バス要求信号ＲＥＱ＃；バス許可信号ＧＮＴ＃；パリティエラー信号ＰＥＲＲ＃；システムエラー信号ＳＥＲＲ＃；およびインタラプトＡ信号ＩＮＴＡ＃を含む。ここで、＃が最後に付記される信号名は、アクティブロー（low)を意味する。
【００１９】
ＰＣＩコア２２０のようなＰＣＩインタフェース回路は先行技術でよく知られているが、たとえば、Ｉｎｃ．Mindshare,Inc の「ＰＣＩシステム構造」第３版、Addison-Wseley Publisying Co. （１９９５）に記述され、ここでは参考的にその全体が含まれる。本発明の具体的な実施の形態において、ＰＣＩコア２２０は、Sand Micro社からライセンスされた回路である。
ＰＣＩコア２２０はＰＣＩバス２１０上の信号を分析して適切な応答を出力する。ＰＣＩバス２１０を経由するデータ伝送が指示されるとき、ＰＣＩコア２２０は伝送のために要求されるデータ値およびアドレスを得るため、または記録するためにＦＢＵＳマスクアドレスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライトＦＩＦＯバッファ２３６の中で選択された場所にアクセスする。
ＰＣＩコア２２０はまた、データ伝送の形態を指示するために同期化回路２５０を経由するＦＢＵＳ制御部２６０と情報伝達を行う。
【００２０】
ＦＢＵＳ制御部２６０はＦＢＵＳマスクアドレスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライトＦＩＦＯバッファ２３６に、またはＦＢＵＳマスクアドレスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライトＦＩＦＯバッファ２３６からデータおよびアドレスの伝送のためにバス１５０へのアクセスを行う。
たとえば、マルチメディア信号処理部１００に接続されているローカルメモリに記録するため、ＦＢＵＳ制御部２６０はＦＢＵＳマスタライトＦＩＦＯバッファ２３２ないしＦＢＵＳスレーブリードデータＦＩＦＯバッファ２３３から目標アドレスFaddrOUTを用いてバス１５０にデータ値FaddrOUTを記録し、メモリ制御部１５８はローカルメモリへの伝送を完了する。
同様に、制御処理部１１０がＰＣＩバス２１０上の任意のデバイスにインタラプト（割込み）を行うかまたは、ＰＣＩバス２１０を経由したデータ伝送を初期化させる場合、制御処理部１１０はホストバスインタフェース１５６内のＦＢＵＳ制御部２６０にアクセスし、ＦＢＵＳ制御部２６０は同期化回路２５０を通してＰＣＩコア２２０に信号を送り、前記の要求された動作を開始する。
【００２１】
図３は同期化回路３００の回路図を示したもので、この回路はｃｌｋ＿３３信号に同期化されるｓｉｇ＿３３信号からｃｌｋ＿８０クロック信号に同期化されるｓｉｇ＿８０信号を発生する。
詳細な一実施の形態で、ｃｌｋ＿３３およびｃｌｋ＿８０の信号はそれぞれ３３ＭＨｚ及び８０ＭＨｚのクロック信号であり、ｓｉｇ＿３３およびｓｉｇ＿８０の信号はそれぞれＰＣＩコア２２０からの出力信号およびＦＢＵＳ制御部２６０に印加される入力信号である。
ｓｉｇ＿３３信号はｃｌｋ＿８０信号の上昇エッジによりトリガーされるエッジトリガード第１Ｄフリップフロップ３１０のデータ入力端に印加される。第１Ｄフリップフロップ３１０からの出力信号はまたｃｌｋ＿８０の上昇エッジによりトリガーされるエッジトリガード第２Ｄフリップフロップ３２０のデータ入力端に反転されて印加される。
ＮＡＮＤゲート３３０は第１および第２Ｄフリップフロップ３１０、３２０の反転されたＱ１＃およびＱ２＃出力信号から出力ｓｉｇ＿８０を発生する。
【００２２】
図４は、同期化回路３００の動作を示すタイミングチャートである。ｃｌｋ＿３３およびｃｌｋ＿８０クロック信号はそれぞれＰＣＩコア２２０およびＦＢＵＳ制御部２６０のためのものであり、具体的な実施の形態ではそれぞれ３３ＭＨｚおよび８０ＭＨｚの周波数である。
アクティブローリセット信号ｒｓｔＮは初期に同期化回路３００をセットし、Ｑ１＃およびＱ２＃信号がそれぞれローおよびハイになって出力信号ｓｉｇ＿８０がハイになる。時間４１０でｓｉｇ＿３３信号はｃｌｋ＿３３の上昇エッジに同期化し、ローで表れる。制御信号は３３ＭＨｚバスクロックの１クロック周期間にローで表れる。
時間４２０でｓｉｇ＿３３信号がまだローの間のｃｌｋ＿８０におけるクロック信号の上昇エッジは、第１Ｄフリップフロップ３１０をトリガーし、Ｑ１＃信号をハイに上昇させる。
ｃｌｋ＿３３クロック信号の１周期の間（すなわち、ｓｉｇ＿３３信号がローになる間）ｃｌｋ＿８０クロック信号の少なくとも一つの上昇エッジが常に発生する。その理由は、ｃｌｋ＿８０クロック信号はｃｌｋ＿３３に比してさらに高い周波数で動作するためである。
【００２３】
時間４２０の直後に両側Ｑ１＃信号とＱ２＃信号はハイになって、ＮＡＮＤゲート３１０がｃｌｋ＿８０に同期化してｓｉｇ＿８０信号をローで表示されるようにする。ｓｉｇ＿８０信号は時間４３０までローを維持するが、このとき、ｃｌｋ＿８０クロック信号の次の上昇エッジはハイ状態のＱ１＃信号に応答してＱ２＃出力信号をローにさせるフリップフロップをトリガーする。
Ｑ１＃信号およびＱ２＃信号は時間４４０までそれぞれハイおよびローに維持するが、これはｓｉｇ＿３３信号がハイに戻った後にｃｌｋ＿８０の１番目の上昇エッジに該当する。時間４４０でＱ１＃信号はローに遷移されるが、ＮＡＮＤゲート３３０からの出力はハイを維持する。
【００２４】
時間４５０で（ｃｌｋ＿８０クロック信号の次の上昇エッジ）、Ｑ２＃信号はハイに戻って同期化回路３００を初期状態に戻し、ｓｉｇ＿３３信号内の他のパルスのために準備する。
低周波数クロック領域から高周波数クロック領域まで信号を送るための同期化回路の他の実施の形態は、接続された２個のフリップフロップからの反転されない出力信号に接続されるＯＲゲートを使用する。
【００２５】
図５は、同期化回路５００を示したもので、ｃｌｋ＿８０に同期化されるｓｉｇ＿８０信号からｃｌｋ＿３３クロック信号に同期化されるｓｉｇ＿３３信号を発生する。
同期化回路５００は上昇エッジトリガード第１ＪＫフリップフロップ５１０を含むが、ｓｉｇ＿８０信号の反転値をＪ端（すなわち、トリガードセット）に印加させる。ｃｌｋ＿８０クロック信号はクロック端に印加され、他の上昇エッジトリガード第２ＪＫフリップフロップ５２０からの内部信号ｈｓｈｋはＫ端（すなわち、トリガードリセット）に印加される。
ｃｌｋ＿８０クロック信号の上昇エッジで第１ＪＫフリップフロップ５１０からの出力信号ｉｎｔ＿ｓｉｇはｉｎｔ＿ｓｉｇ、ｓｉｇ＿８０およびｈｓｈｋ信号の状態によりハイまたはローになる。
【００２６】
エッジトリガードＪＫフリップフロップに関して主旨のとおり、第１ＪＫフリップフロップ５１０からの出力信号ｉｎｔ＿ｓｉｇがハイの場合、たとえばＫ端上のｈｓｈｋ信号がクロック端にあるｃｌｋ＿８０信号の上昇エッジでハイになると、前記の出力信号はローにリセットされる。
第１ＪＫフリップフロップ５１０からの出力信号ｉｎｔ＿ｓｉｇがローの場合、たとえば、Ｊ端上の反転されたｓｉｇ＿８０信号がクロック端にあるｃｌｋ＿８０信号の上昇エッジでハイになると、この出力信号はハイにセットされる。そうでなければ、この出力信号はＪ端およびＫ端上の信号とは関係なく一定である。
【００２７】
ｈｓｈｋ信号を発生する第２ＪＫフリップフロップ５２０は、ｃｌｋ＿８０クロック信号を受けるように接続されるクロック端、ｓｉｇ＿３３信号の反転値を受けるように接続されるＪ端および、供給電圧ソース（Ｖｄｄ）に接続されるＫ端を有する。
ｓｉｇ＿３３信号がローにあるとき、発生されるｃｌｋ＿８０クロック信号の上昇エッジで第２ＪＫフリップフロップ５２０はｈｓｈｋ信号をハイで表す。
ｈｓｈｋ信号はただ１周期の間ハイを維持するが、その理由はＫ端がハイに維持されてｈｓｈｋ信号がハイである間、第２ＪＫフリップフロップ５２０はｃｌｋ＿８０クロック信号内の上昇エッジに応答し、ｈｓｈｋ信号をローにリセットするためである。
【００２８】
第１ＪＫフリップフロップ５１０からのｉｎｔ＿ｓｉｇ信号はＮＡＮＤゲート５４０の入力端に印加され、ＮＡＮＤゲート５４０の出力端はＤフリップフロップ５３０のデータ端に接続される。Ｄフリップフロップ５３０からのｓｉｇ＿３３信号は第２ＪＫフリップフロップ５２０のＪ端に印加される前に反転される。
【００２９】
図６は、同期化回路５００の動作を示しているタイミング図である。初期に同期化回路５００はｓｉｇ＿３３信号がハイで、ｉｎｔ＿ｓｉｇおよびｈｓｈｋ信号はローの状態である。
時間６１０でｃｌｋ＿８０クロック信号の上昇エッジに同期化してｓｉｇ＿８０信号はローを表し、１クロック周期の間（すなわち、時間６２０まで）ローを維持する。
ｃｌｋ＿８０クロック信号の上昇エッジは、時間６１０でｉｎｔ＿ｓｉｇ信号をハイにセットする第１ＪＫフリップフロップ５１０をトリガーするが、その理由は反転されたｓｉｇ＿８０信号はハイ（すなわち、ｓｉｇ＿８０信号はロー）であるからである。
【００３０】
ｓｉｇ＿３３信号がハイになると同時にハイとなるｉｎｔ＿ｓｉｇ信号はＮＡＮＤゲート５４０からの出力信号をローにし、ｓｉｇ＿３３信号がクロック信号ｓｉｇ＿３３の次の上昇エッジ（たとえば、時間６３０）でローに遷移されるようにする。
ＮＡＮＤゲート５４０は時間６３０でＤフリップフロップ５３０のデータ入力に印加される信号をローにし、時間６５０で（すなわち、ｃｌｋ＿３３信号の次の上昇エッジ）Ｄフリップフロップ５３０は、ｓｉｇ＿３３信号をさらにハイに上昇させる。
【００３１】
時間６５０以前の時間６４０でｓｉｇ＿３３信号は、ハイレベルが第２ＪＫフリップフロップ５２０のＪ端に印加されるように反転される。また、第２ＪＫフリップフロップ５２０はｈｓｈｋ信号をハイにセットし、時間６５０で第１および第２ＪＫフリップフロップ５１０、５２０が、ｉｎｔ＿ｓｉｇ信号およびｈｓｈｋ信号をそれぞれ初期状態であるローにリセットする。
図６の例で、ｃｌｋ＿８０およびｃｌｋ＿３３信号の上昇エッジは時間６５０でほぼ同時に発生する。
さらに、一般的にｈｓｈｋおよびｉｎｔ＿ｓｉｇ信号は、ｃｌｋ＿８０信号に同期化して初期状態に戻り、ｓｉｇ＿３３信号はｃｌｋ＿３３信号に同期化してハイに行く。
【００３２】
本発明を特定の望ましい実施の形態に関連して図示して説明したが、本発明がそれに限定されるものではない。特に、上述した説明の大部がＰＣＩバスに接続される信号処理部に関連するが、本発明の他の実施の形態はＰＣＩバスへの接続のためのバスデバイスに限定されない。
記述された回路はまた他の周波数で作動するバスの間で一般的に適用されることもある。その上、開始された特定の実施の形態は、上昇エッジでトリガーされるデバイスと若干の入力および出力信号の反転を適用する。
本発明の他の実施の形態には、下降エッジトリガーと上述した信号反転の挿入器ないし除去器を含む。
したがって、上記の特許請求の範囲により備えられる本発明の精神や分野を離脱しない限度内で、本発明が多様に改造および変化されることができることは、当業界で通常の知識を有する者は容易に分かることができる。
【００３３】
【発明の効果】
本発明は、ＰＣＩコアロジックと高周波数領域間の同期化回路により、準安定性問題を発生させないように制御信号を同期化させることにより、またバス周波数とは独立的な周波数でデバイスを安定的に動作させ得るという効果がある。
【００３４】
［付録Ａ］
この付録は、本発明の実施の形態による同期化回路の特性を規定するverilog codeに関して説明している。Module FC  33 80は、33 MHz クロック信号clk  33に同期化されるsig  33号から80 MHz クロック信号clk  80に同期化されるsig  80信号を発生する。Module FC  80 33は、80 MHz クロック信号clK  80に同期化されるsig  80信号から33MHz クロック信号clk  33に同期化されるsig  33信号を発生させる。
【００３５】
module FC 33 80(rstN,clk  33,clk 80,sig 33,sig 80);
input clk 33;
input clk 80;
input sig 33;
input rstN;
output sig  80;
reg sig 33 wrt  80;
reg sync  sig  33 to 80;
wire sig  80=(sync sig  33 to 80:sig 33 wrt  80);
// 初期に、前記sig  33は‘sync sig  3  to 80’を使用して80Mhz に同期化する。
【００３６】
// この信号に根拠としてsig  33 wrt  0 と呼ばれる単独ハルスが発生される。
【００３７】
// 以降、前記２信号に基づいて、単独ハルスsig  80が発生される。
【００３８】
0003820011.tif 000002
【００３９】
0003820011.tif 000003
0003820011.tif 000004
［付録Ｂ］
この付録は、ＰＣＩバス規格改訂版２．１にしたがうホストバスインタフェース１５６の実施例を説明している。ホストバスインタフェース１５６は、２個の主要部、ＰＣＩコア２２０とＰＣＩ−ＦＢＵＳグルーロジック２３０を有する。ＰＣＩインタフェース１５６はまた、仮想フレームバッファ（ＶＢＦ）ロジックとＦＢＵＳ１５０を通して制御処理部１１０とのインタフェースに使用されるレジスタを有している。ＰＣＩコア２２０は、ＰＣＩバス２１０に接続され、３３ＭＨｚのＰＣＩバス周波数で動作する外部ＰＣＩデバイスと主にインタフェースされる。ＰＣＩ−ＦＢＵＳグルーロジック２３０は、ＰＣＩコア２２０および８０ＭＨｚで動作するＦＢＵＳ１５０に接続される。
【００４０】
ＰＣＩバス２１０とＦＢＵＳ１５０間の情報伝達のために、アドレスとデータは２３１から２３６までのＦＩＦＯバッファ内の両側に（すなわち、ＰＣＩコア２２０およびＦＢＵＳ１５０から）貯蔵される。同期化回路２５０は、ＰＣＩ信号をＦＢＵＳクロックおよびＶｉｓａ  Ｖｅｒｓａと共に同期化する。ＦＢＵＳ１５０のアクセスの大部は、６４ビットデータ広さのＦＢＵＳ１５０を通し、ローカルＳＤＲＡＭに向いており、ＦＢＵＳ制御部２６０は、ＦＢＵＳマスタやスレーブデバイスになることができる。
【００４１】
ホストバスインタフェース１５６は、ＰＣＩ２．１規格に完全に一致するが、インタラプトおよびマルチメディア信号処理部１００のソフトウェアリセットのための付加的なレジスタを含む。制御処理部１１０により実行されるソフトウェアは、ＭＳＰ制御レジスタのＭＳＰ（ｂｉｔ＜３＞）からのＰＣＩホストインタラプト要請をセットさせることにより、前記ホストＣＰＵをインタラプトすることができる。これによりＰＣＩコア２２０ロジックがＰＣＩバス２１０上のインタラプト信号ＩＮＴＡ＃を表すことによって、ホストＣＰＵをインタラプトする。ホストＣＰＵはその後、ＭＳＰ制御レジスタ内のＰＣＩホストインタラプトアクノロジ（ｂｉｔ＜４＞）を通してインタラプトに確認応答し、インタラプト信号が非活性状態に行くようにする。
【００４２】
ホストバスインタフェース１５６はまた、ホストＣＰＵからインタラプトを受け入れられるが、これは根本的に制御処理部１１０へのインタラプトである。ＰＣＩ規格は、或るインタラプト出力ピンを支援しないので、ＭＳＰ制御レジスタ内の“ホストから要求されるＭＳＰインタラプト”（ｂｉｔ＜２＞）がこのような機能を提供する。前記ホストＣＰＵは、このビットをセットし、処理部１１０へのインタラプトを指示することができる。制御処理部１１０は、一応ホストインタラプトが確認応答されるとレジスタを消去する。
【図面の簡単な説明】
【図１】本発明によるＰＣＩインタフェース同期化回路に適用するホストバスインタフェースのブロック図。
【図２】本発明によるＰＣＩインタフェース同期化回路に適用するマルチメディア信号処理部のブロック図。
【図３】本発明によるＰＣＩインタフェース同期化回路におけるホストバスインタフェース内の同期化回路のブロック図。
【図４】図３の同期化回路の動作を表すタイミングチャート。
【図５】本発明によるＰＣＩインタフェース同期化回路におけるホストバスインタフェース内の同期化回路の他の実施の形態の構成を示すブロック図。
【図６】図５の同期化回路の動作を表すタイミング図。
【符号の説明】
１１０  制御処理部
１２０  ベクトル共同処理部
１３０  キャッシュサブシステム
１４０，１５０  バス
１５６  ホストバスインタフェース
２１０  ＰＣＩバス
２２０  ＰＣＩコア
２３０  ＰＣＩ−ＦＢＵＳグルーロジック
２５０，３００，５００  同期化回路
２６０：ＦＢＵＳ制御部
３１０：第１Ｄフリップフロップ
３２０：第２Ｄフリップフロップ
３３０：ＮＡＮＤゲート
５１０：第１ＪＫフリップフロップ
５２０：第２ＪＫフリップフロップ
５３０：Ｄフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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