(57)【特許請求の範囲】
【請求項１】
光電変換により得られた信号電荷を蓄積し、蓄積した信号電荷量に応じてチャネル電流を変調する機能を有する画素ＭＯＳトランジスタが複数配列され、
上記画素ＭＯＳトランジスタのゲートが、ドレイン側のゲート幅がソース側のゲート幅よりも狭くした形状に形成され、
上記信号電荷の蓄積位置が、上記ソース側に偏って成る
ことを特徴とする固体撮像素子。
【請求項２】
上記ゲートの形状が、上記ドレイン側及び上記ソース側を底とする台形形状であることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
上記ゲートの形状の内、上記ソース側、上記ドレイン側以外の上記ゲートの端縁が、凸型または凹型の曲線で形成されていることを特徴とする請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子、特に、光電変換により得られた信号電荷をゲート下に蓄積し、蓄積した信号電荷量に応じてチャネル電流を変調する機能を有する画素ＭＯＳトランジスタで構成された増幅型固体撮像素子に係わる。
【０００２】
【従来の技術】
ＭＯＳトランジスタやＣＣＤ（Charged Couple Device ）を用いた固体撮像素子が撮像用の装置に広く用いられるようになっている。これは光電変換によって蓄積された電荷を利用し、電荷をアレイ状に転送して平面のイメージを出力するものである。最近では、カラーで１／４型で３８万画素のものが製品化されているなど、小型、小撮像面積で、多画素のものへと改良が進んできている。
【０００３】
ところで、撮像装置が小型で画素数が増えれば増えるほど、単位画素当たりの受光面積が小さくなるので、雑音に強い撮像が正しく行われるためには、単位画素当たりの光電変換素子の感度が高いものが要求されることになる。
【０００４】
上述のごとく、固体撮像素子には、より小型軽量であることが要求されている。このためには受光部面積が小さくなっても感度が落ちないように、さらに感度の向上が望まれている。
【０００５】
【発明が解決しようとする課題】
一方、入射光により光電変換を行い、光電変換によって得られた信号電荷をゲート下に蓄積し、蓄積した信号電荷の電荷量に応じてチャネル電流（いわゆるソース−ドレイン電流）を変調する機能を有する単位画素となるＭＯＳトランジスタ（以下画素ＭＯＳトランジスタと称する）が複数個、例えばマトリクス状に配列されて成る増幅型固体撮像素子が提案されている。
【０００６】
この光電変換、信号電荷蓄積及びチャネル電流変調の機能を有する画素ＭＯＳトランジスタで構成された増幅型固体撮像素子について、その単位画素を構成する画素ＭＯＳトランジスタの一例を図５Ａ及び図５Ｂに示す。
図５Ａは平面図、図５Ｂはゲート長方向の断面図である。
【０００７】
この画素ＭＯＳトランジスタ３０は、例えばｐ型の半導体基板３６内の選択酸化層による素子分離領域３７により素子分離された領域内に、半導体基板３６の表面に形成されたゲート絶縁膜３８を介して、実効的なゲートの平面形状が矩形形状となるゲート電極３２が形成され、ゲート電極３２を挟んだ両側の半導体基板３６の表面近傍に、不純物の導入によって形成された半導体基板３６とは反対導電型例えばｎ型のソース領域３１及びドレイン領域３３が形成されて成る。
そして、これらソース領域３１及びドレイン領域３３の間のゲート３２下の位置に、半導体基板３６と同一導電型例えばｐ型の不純物が導入されたセンサー領域３４が形成されている。このセンサー領域（受光部）３４には、ゲート電極３２を透過した入射光によって光電変換された信号電荷が蓄積される。
さらに、ソース領域３１、ドレイン領域３３及びセンサー領域３４の下方の半導体基板３６内にはオーバーフローバリア（ＯＦＢ）領域３５が設けられ、このオーバーフローバリア領域３５は、センサー形成や蓄積された信号電荷を掃き出すリセット動作のために、ソース領域３１及びドレイン領域３３と同じ導電型例えばｎ型の不純物が導入されたｎ型領域で形成されている。
【０００８】
この画素ＭＯＳトランジスタ３０が複数個、例えばマトリクス状に配列され、増幅型固体撮像素子が構成される。
この画素ＭＯＳトランジスタ３０では、光がゲート電極３２を透過し、ゲート電極３２下のセンサー領域３４に入射することで、光電変換による信号電荷（この例ではホール）が発生しセンサー領域３４に蓄積される。信号電荷はその電荷量に応じて画素の表面チャネルのポテンシャルを変調する。このため、例えば垂直シフトレジスタよりの垂直選択線（図示せず）を通して、ゲート電極３２に駆動パルスが印加され、画素ＭＯＳトランジスタ３０がオンすると、ソース−ドレイン間のチャネル電流が変調するので、これにより、容量負荷動作またはソースフォロワ動作を行ったときのソース電位が変調し、このソース電位変調が信号として読み出される。この信号は、例えば水平シフトレジスタ（図示せず）からの水平駆動パルスによってスイッチ素子を順次駆動することによって、信号出力線に読み出される。
【０００９】
ところで、上述の構成の画素ＭＯＳトランジスタ３０では、次のような問題が生じる。
まず、センサー領域３４内でのポテンシャル分布が比較的平坦なため、信号電荷が蓄積される位置が画素ごとにばらつくため、それが特性のバラツキとなる。
【００１０】
上述の構成の画素ＭＯＳトランジスタ３０のポテンシャル分布を図６に示す。
図６Ａは、実効的なゲートに対応した位置を示す図である。
図６Ｂは、実効的なゲートの幅（チャネル幅に相当）方向Ｗのポテンシャル分布を示す図である。
図６Ｃは、実効的なゲートの長さ（チャネル長に相当）方向Ｌのポテンシャル分布を示す図である。
【００１１】
図６Ｃより、ゲート３２の長さ方向Ｌのポテンシャル分布は、中央部Ｏが深く窪み、中央部に信号電荷が蓄積されやすくなっている。
一方、図６Ｂより、ゲート３２の幅方向Ｗのポテンシャルの変化は小さく、分布が比較的平坦になっている。ゲート３２の長さ方向の中央部ＲＯＳのポテンシャル分布が比較的平坦であることから、蓄積される信号電荷が小さいときには、信号電荷が蓄積される位置がＯ点近傍に集中せず、長さ方向Ｌの中央部であるＲＯ間又はＯＳ間の一定しない位置に蓄積される。
【００１２】
この場合には、信号電荷が蓄積される位置が、画素毎にばらつくために、画素毎の特性のバラツキが生じてしまう。
【００１３】
また、信号電荷が蓄積される位置（ＲＯＳの間）が、ソース領域３１から離れているため、蓄積電荷が読み出し時のソース電位に与える影響が少なく、感度が低くなる。
【００１４】
上述した問題の解決のために、本発明においては、信号電荷が蓄積される位置を規制することにより、感度が良好で、画素毎の特性のバラツキの少ない固体撮像素子を提供するものである。
【００１５】
【課題を解決するための手段】
本発明の固体撮像素子は、光電変換により得られた信号電荷を蓄積し、蓄積した信号電荷量に応じてチャネル電流を変調する機能を有する画素ＭＯＳトランジスタが複数配列され、画素ＭＯＳトランジスタのゲートが、ドレイン側のゲート幅がソース側のゲート幅よりも狭くした形状に形成され、信号電荷の蓄積位置が、ソース側に偏って構成されたものである。
【００１６】
上述の本発明の構成によれば、ゲート幅がドレイン側がソース側より幅が狭い形状であることにより、狭チャネル効果を生じて、ゲートのドレイン側のポテンシャルが浅くなると共に、ゲートの幅方向のポテンシャル分布の勾配が急になり、最深部に集中して信号電荷が蓄積されやすくなる。
さらに、信号電荷が蓄積される位置がソース側に偏っているので、蓄積電荷がソース電位に及ぼす影響を大きくすることができる。
【００１７】
【発明の実施の形態】
本発明は、光電変換により得られた信号電荷を蓄積し、蓄積した信号電荷量に応じてチャネル電流を変調する機能を有する画素ＭＯＳトランジスタが複数配列され、画素ＭＯＳトランジスタのゲートが、ドレイン側のゲート幅がソース側のゲート幅よりも狭くした形状に形成され、信号電荷の蓄積位置が、ソース側に偏って成る固体撮像素子である。
【００１８】
また本発明は、上記固体撮像素子において、ゲートの形状が、上記ドレイン側及び上記ソース側を底とする台形形状である構成とする。
【００１９】
また本発明は、上記固体撮像素子において、ゲートの形状の内、ソース側、ドレイン側以外のゲートの端縁が、凸型または凹型の曲線で形成されている構成とする。
【００２０】
以下、図面を参照して本発明の固体撮像素子を説明する。
図１及び図２に本発明による増幅型固体撮像素子、特にその単位画素を構成する画素ＭＯＳトランジスタの一実施の形態の概略構成図を示す。図１は平面図、図２はゲートの長さ方向の断面図である。
【００２１】
この画素ＭＯＳトランジスタ１０は、前述と同様に、入射光により光電変換を行い、変換によって得られた信号電荷をゲート下に蓄積し、蓄積した信号電荷の電荷量に応じてチャネル電流（いわゆるソース−ドレイン電流）を変調する機能を持つＭＯＳトランジスタにて構成される。
【００２２】
即ち、画素ＭＯＳトランジスタ１０は、例えばｐ型の半導体基板６内の例えば選択酸化層による素子分離領域７により素子分離された領域内に、半導体基板６の表面に形成されたゲート絶縁膜８を介してゲート電極２が形成され、ゲート電極２を挟んだ両側の半導体基板６の表面近傍に、不純物の導入によって形成された半導体基板６とは反対導電型例えばｎ型のソース領域１及びドレイン領域３が形成されて成る。ゲート電極２は、光が透過しうる導電材層、例えば薄い多結晶シリコン層により形成される。
そして、これらソース領域１及びドレイン領域３の間のゲート電極２下の位置に、半導体基板６と同一導電型例えばｐ型の不純物が導入されたセンサー領域（受光部）４が形成されている。このセンサー領域（受光部）４には、ゲート電極２を透過した入射光によって光電変換された信号電荷が蓄積される。
さらに、ソース領域１、ドレイン領域３及びセンサー領域４の下方の半導体基板６内にはオーバーフローバリア（ＯＦＢ）領域５が設けられ、このオーバーフローバリア領域５は、センサー形成や蓄積された信号電荷を掃き出すリセット動作のために、ソース領域１及びドレイン領域３と同じ導電型例えばｎ型の不純物が導入されたｎ型領域で形成されている。
【００２３】
尚、図２においては、素子分離領域７の内側に形成された、ソース領域１・センサー領域４・ドレイン領域３によるアクティブ領域に対応した位置にＯＦＢ領域５が設けられているが、ＯＦＢ領域５は素子分離領域７の下に形成されていてもよく、また他の単位画素と共通に形成されていてもよい。
【００２４】
本実施の形態においては、特にドレイン３側のゲート２の幅（即ちチャネル幅に相当）ＷD がソース側１のゲート２の幅（即ちチャネル幅に相当）ＷS より狭くなるように実効的なゲート２が形成され、特にソース１側及びドレイン３側を底とする台形形状とする実効的なゲート２が形成されている。
【００２５】
この画素ＭＯＳトランジスタ１０が複数個、例えばマトリックス状に配列され、図示しないが、例えば各列に対応した画素ＭＯＳトランジスタ１０のソース領域１に信号線が接続され、ドレイン領域３に電源線が接続され、信号線と直交するように画素ＭＯＳトランジスタ１０のゲート電極２に垂直シフトレジスタよりの垂直選択線が接続され、上記信号線が水平シフトレジスタよりの水平駆動パルスにてオン、オフ制御されるスイッチング素子を介して信号出力線に接続されて、増幅型固体撮像素子が構成される。
【００２６】
画素ＭＯＳトランジスタ１０では、光がゲート電極２を透過し、ゲート電極２下のセンサー領域４に入射することで、光電変換による信号電荷（この場合ではホール）が発生し、センサー領域４に蓄積される。信号電荷は、その電荷量に応じて画素ＭＯＳトランジスタの表面チャネルのポテンシャルを変調する。このため、ゲート電極２に垂直選択線を通して垂直シフトレジスタよりの駆動パルスが印加され、画素ＭＯＳトランジスタ１０がオンすると、ソース−ドレイン間のチャネル電流が変調するので、これにより、容量負荷動作またはソースフォロワ動作を行ったときのソース電位が変調し、このソース電位変調を信号として順次水平シフトレジスタを操作して信号出力線に読み出される。
【００２７】
そして、本実施の形態では、ゲート電極２の内、センサー領域４上に位置する実効的なゲート２を、ドレイン３側のゲート幅ＷD がソース１側より狭くなるような台形形状に形成することにより、狭チャネル効果を生じて、後述するように、センサー領域４におけるドレイン３側のポテンシャルが浅くなる。
従って、センサー領域４での信号電荷の蓄積位置をソース１側に寄せ、かつ、ゲート電極２幅の中心に寄せることができ、蓄積電荷がソース電位に及ぼす影響を強め、高感度な固体撮像素子を得ることができる。
【００２８】
本実施の形態の画素ＭＯＳトランジスタ１０のポテンシャル分布を図３に示す。
図３Ａは、実効的なゲート２に対応した位置を示す図である。図３Ｂは実効的なゲート２の幅（チャネル幅に相当）方向Ｗのポテンシャル分布、図３Ｃは実効的なゲート２の長さ（チャネル長に相当）方向Ｌのポテンシャル分布をそれぞれ示す。
【００２９】
図３Ｃより、ゲート２の長さ方向Ｌのポテンシャル分布は、ドレイン３側の点Ｑのポテンシャルがソース１側の点Ｐのポテンシャルより浅くなるため、中央部からソース側にやや偏った位置Ｆが深く窪み、ここに信号電荷が蓄積されやすくなっている。
また、図３Ｂより、ゲート２の幅方向Ｗのポテンシャルの変化は図６Ｂに示した例より大きくなるため、ゲート２の長さ方向Ｌの最深部ＥＦＧのポテンシャル分布も比較的大きく、蓄積される信号電荷が小さいときにも、信号電荷が蓄積される位置がＦ点近傍に集中し、一定した位置に蓄積される。
【００３０】
これにより、信号電荷が蓄積される位置が、画素毎にほぼ一定であるため、画素毎の特性のバラツキが生じない。
また、画素毎の特性のバラツキがないので、信号処理を複数の画素もしくは全画素で共通のものとすることも可能となり、信号処理のための構成を簡略化することができる。
【００３１】
上述の画素ＭＯＳトランジスタ１０で構成した増幅型固体撮像素子では、センサー領域４において、狭チャネル効果によりポテンシャルがドレイン３側で浅くなるので、信号電荷の蓄積位置をソース１側に寄せることができ、これにより蓄積電荷のソース電位に及ぼす影響を強め、高感度な撮像素子を得ることができる。
また、狭チャネル効果によりゲート幅方向Ｗにもポテンシャルが勾配を持つことにより、ゲート幅方向Ｗの中心部Ｆに信号電荷を集め、これにより各画素の電荷蓄積位置を揃えて、画素毎の特性のバラツキを抑えることができる。
従って、図５に示したような矩形型またはそれに類するゲート形状をした画素ＭＯＳトランジスタのセンサー領域に対して、感度不足の問題を解決することができる。
【００３２】
これによって、ゲート２下の全体の電荷量が同ーであっても、信号電荷がソース１に与える影響がより大きくなり、したがって信号電荷に伴うソース電位の変調度が大きくなってきて、このため、同じ光量によって出力が大きくとれるという高感度化の効果が得られる。
【００３３】
図４は本発明に係る画素ＭＯＳトランジスタの他の実施の形態を示す。
この画素ＭＯＳトランジスタ２０では、ドレイン３側のゲート幅ＷD がソース１側のゲート幅ＷS よりも狭く、かつソース１側及びドレイン３側以外の実効的なゲートの端縁２Ｃが素子分離領域７に対して凸型の曲線で形成されたものである。
この画素ＭＯＳトランジスタでは、ゲートの端縁２Ｃが凸型の曲線であるが、ゲートの端縁２Ｃが凹型の曲線であっても同様の効果を得ることができる。
【００３４】
これにより、前述の実施の形態の画素ＭＯＳトランジスタ１０と同様に、狭チャネル効果を生じるため、センサー領域４での蓄積位置をソース側に寄せ、かつゲート幅の中心に寄せることができるので、蓄積電荷のソース電位に及ぼす影響を強め、高い感度を得ることができる。
【００３５】
また、上述の各実施の形態においては、ゲート電極２のソース１側及びドレイン側３の端縁が直線であったが、凸型又は凹型の曲線で端縁が形成されていてもよい。
【００３６】
本発明の固体撮像素子は、エリアセンサ、ラインセンサ等の撮像素子に適用することができる。
【００３７】
本発明の固体撮像素子は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００３８】
【発明の効果】
上述の本発明によれば、ゲートをそのドレイン側の幅がソース側の幅より狭い形状とすることにより、狭チャネル効果によってドレイン側のポテンシャルが浅くなり信号電荷の蓄積位置がソース側に偏る。これにより、蓄積電荷がソース電位に及ぼす影響を強めて、固体撮像素子の感度を向上させることができる。
【００３９】
また、ドレイン側のゲートの幅を狭くすることにより、ゲートの幅方向のポテンシャル分布の勾配が大きくなり、信号電荷がよりゲートの幅方向の中央部に集中することになり、画素毎の信号電荷の分布にバラツキが生じなくなる。
従って、画素毎の特性のバラツキを抑制することができる。
【００４０】
また、画素毎の特性のバラツキがないので、信号処理を複数の画素もしくは全画素で共通のものとすることも可能となり、信号処理のための構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の固体撮像素子の一実施の形態の単位画素の概略構成図（平面図）である。
【図２】図１におけるゲートの長さ方向の断面図である。
【図３】図１の画素ＭＯＳトランジスタのポテンシャル分布図である。
Ａ  実効的なゲートにおける位置を示す図である。
Ｂ  実効的なゲートの幅方向のポテンシャル分布図である。
Ｃ  実効的なゲートの長さ方向のポテンシャル分布図である。
【図４】本発明の固体撮像素子の他の実施の形態の単位画素の概略構成図（平面図）である。
【図５】Ａ  矩形の平面形状のゲートを有する画素ＭＯＳトランジスタから成る固体撮像素子の単位画素の平面図である。
Ｂ  図５Ａにおけるゲートの長さ方向の断面図である。
【図６】図５の画素ＭＯＳトランジスタのポテンシャル分布図である。
Ａ  実効的なゲートにおける位置を示す図である。
Ｂ  実効的なゲートの幅方向のポテンシャル分布図である。
Ｃ  実効的なゲートの長さ方向のポテンシャル分布図である。
【符号の説明】
１  ソース領域、２  ゲート電極、３  ドレイン領域、４  センサー領域（受光部）、５  ＯＦＢ（オーバーフローバリア）領域、６  半導体基板、７  素子分離領域、８  ゲート絶縁膜、１０，２０，３０  画素ＭＯＳトランジスタ、３１ソース領域、３２  ゲート電極、３３  ドレイン領域、３４  センサー領域（受光部）、３５  ＯＦＢ（オーバーフローバリア）領域、３６  半導体基板、３７  素子分離領域、３８  ゲート絶縁膜、Ｗ  ゲートの幅方向、Ｌ  ゲートの長さ方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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