(57)【特許請求の範囲】
【請求項１】
１つのトランジスターと１つのヒューズを有する複数のヒューズセルを含み、
複数のアドレス信号に応答してそれぞれの冗長イネーブル信号を発生させる複数のヒューズ箱を備え、
前記複数のヒューズ箱は、同一領域に配置され、
前記複数個のヒューズ箱のヒューズセルのうち、同じアドレス信号が印加されるヒューズセルは相互隣接して交互に配され、
前記同じアドレス信号が印加されるヒューズセルのトランジスタのゲートには、前記同じアドレス信号を伝達する主アドレスラインから分岐される副アドレスラインが連結されることを特徴とする半導体メモリ装置の冗長ヒユーズ箱。
【請求項２】
メモリセルのアドレス信号が印加されるトランジスターとヒューズよりなる複数のヒューズセルを具備した半導体メモリ装置の冗長ヒューズ箱の配置方法において、
冗長ヒューズ箱をローデコーダの出力のアドレスラインの直下に位置させ、
前記ヒューズとトランジスターとをパワーラインとアドレスラインとの下部にレイアウトし、前記全てのヒューズの一端を連結した出力ノードをプリチャージさせるトランジスターと前記出力ノードから出力される信号をバッファリングして冗長イネーブル信号を発生する回路は前記ローデコーダの近所の回路領域にレイアウトすることを特徴とする冗長ヒューズ箱の配置方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ集積回路に係り、特に冗長ヒューズ箱及びその配置方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化されることによりコストが上昇する問題点を改善するため不良セルを代替する冗長セルの数が増加している。コストを低減するためには収率が保障されるべきであり、特に収率を向上させるためには冗長の役割が必須的である。
【０００３】
通常の場合、半導体メモリセルアレーは正規セルアレーと冗長セルアレーで構成され、正規セルに欠陥が生じた場合冗長セルに代替する。代替方法は欠陥セルのアドレス情報を受取って冗長ヒューズ箱の出力で冗長セルのワードラインをイネーブルさせ冗長セルを駆動することにより欠陥セルを代替する。欠陥セルを代替するためには電気的ヒューズを兼備した冗長ヒューズ箱から欠陥セルのアドレス情報を示すようにヒューズを切断して発生した信号で冗長セルを駆動することになる。
【０００４】
図１は従来の技術の冗長ヒューズ箱を示した回路図であって、別々の２つのヒューズ箱を示したものである。
【０００５】
ここで、冗長ヒューズ箱とは、アドレスがゲーティングされるＮＭＯＳトランジスターと前記ＮＭＯＳトランジスターに連結されたヒューズ等よりなる部分３１、７１、出力ノードＡをプリチャージさせるためのトランジスター等よりなる部分３３、７３、そして前記出力ノードＡから出力される信号をバッファリングするバッファ３５、７５を１つの冗長ヒューズ箱と称する。
【０００６】
図面に示した２つのヒューズ箱はアドレス信号が印加されるトランジスターとヒューズよりなる複数のヒューズセルを具備したが相互分離されており、動作も別に行われる。
【０００７】
図２Ａは冗長ヒューズ箱でヒューズがカッティングされない場合の回路の動作を示すタイミング図である。
【０００８】
ヒューズがカッティングされない場合にヒューズ箱が動作する形は次のようである。まず、ヒューズ箱が活性化時にＰＤＰＸ信号はハイとなり、ＡノードをＰＭＯＳトランジスター２１とインバータ２３によりハイにラッチさせている際、アドレス信号のＲＡｉがハイとなると、この際Ａノードは前記ＲＡｉ（ｉは０乃至ｎ）が印加されるＮＭＯＳトランジスター１、５、９、１３を通し、ハイからローとなり、ＲＥＤもハイからローとなる。
【０００９】
従って、ローのＲＥＤ信号は正常経路をオンさせ、冗長経路をオフさせる役割をする。そしてプリチャージ時はＲＡｉが先にローとなってからＰＤＰＸがローとなってＰＭＯＳトランジスター２１がターンオンされＡノードとＲＥＤノードを順次に再びハイ状態にする。
【００１０】
図２Ｂは冗長ヒューズ箱でヒューズがカッティングされた場合の回路の動作を示すタイミング図である。
【００１１】
ヒューズのカッティングはフェールされたアドレスに合わせてヒューズをカッティングする。即ち、ＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが各々ハイの時フェールされると、ヒューズは各々ＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎに連結されたヒューズをカッティングし、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢのヒューズはカッティングしない。従って、ＰＤＰＸがハイとなり、ＡノードをＰＭＯＳトランジスター２１とインバータ２３によりハイにラッチさせている際、各々ハイ状態のＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが印加されるＮＭＯＳトランジスター１、５、７、９に連結されたヒューズ等はカッティングされたため、Ａノードはハイを保つ。よって、ＲＥＤもハイを保つ。この際、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢは当然に全てローである。
【００１２】
従って、ハイのＲＥＤ信号は正常経路をオフさせ続け、冗長経路をオンさせる役割をする。そしてプリチャージ時はＲＡｉがローとなってからＰＤＰＸがローとなってもＡノードとＲＥＤはハイ状態を保ち続ける。
【００１３】
図３乃至図５は従来の半導体メモリ内でヒューズ箱の配置を示したブロック図であって、アーキテクチャによる従来技術のヒューズ箱の配置方法を示す。従って、従来に使用されたヒューズ箱の配置例等を説明すれば次のようである。
【００１４】
まず、図３のブロック図の左側を説明すれば、ローデコーダに印加されるアドレスヒューズにもゲーティングされ、ヒューズ箱はローデコーダの間、そしてビットラインとセンスアンプとの接合点に配置されており、ヒューズ箱の出力はヒューズ箱と隣接したブロックを１、２、３または４個制御するように動作する。即ち、ヒューズ箱１３２の出力は隣接した４つのブロック２、４、１８、２０の中何れのブロックにフェールが発生しても使用しうる。参照図面は左右対称形であるので右側の配置内容は左側と同一である。
【００１５】
しかし、このような方法はヒューズ箱がビットラインとセンスアンプとの接合内にレイアウトされるという前提下での構図のみできる短所がある。
【００１６】
図４のブロック図は上下対称形であるので上部の配置内容は下部と同一である。従って、ブロック図の上部を説明すれば、図３のように各々４つのブロックで構成された４つのアレーの間にヒューズ箱１  １５６、ヒューズ箱２  １５８、ヒューズ箱３  １６０、ヒューズ箱４  １６２がチップの幅方向に配置されている。ヒューズの出力は周辺回路部を経て冗長通知信号を印加するブロック７０、７６に印加される。この際、冗長通知信号を印加するブロック７０、７６とは、ブロック冗長構図を示したものである。ブロック冗長とは、冗長通知信号を１つのブロックに集め、他のブロックからフェールされたワードラインも冗長ワードラインが位置するブロックでワードラインをイネーブルさせる方法である。即ち、図４に示されたようにヒューズ箱の数により、ヒューズ箱の出力端に連結されチップの中央を通過する連結ラインの数が決められる。従って、４つのアレーに各々８つずつの冗長通知信号が必要であれば、チップの中心を通過するラインは上下から各々８ラインが形成されるので左右方向に少なくとも１６ラインを必要とする。これは、チップの大小に大きな影響が与えられる。
【００１７】
図５のブロック図の左上部を説明すると、図５はローデコーダに印加されるアドレスラインを周辺回路部に引出してヒューズ箱１４０、１４２を配置した場合である。この場合は反復されるローデコーダのレイアウト上１ブロック内から周辺回路に抜出せるアドレスのラインの数が少ないため１ブロック３６内にはヒューズ箱を１つ１４０ずつしか配置できない。従って、図５では追加されるヒューズ箱２  １４２を他のブロック３４、３８、４０の中の１つに配置すべきである。そして図５に示されたようにブロック３６から抜出したアドレスラインをヒューズ箱２  １４２の所に送ったり、ヒューズ箱２  １４２が位置するブロックからアドレスラインを再び抜出すため、どんな方法を用いても図５のような配置はアドレスラインのローディングが増加し、ヒューズ箱の数が多いほどＲＥＤラインがブロックを経る短所がある。
【００１８】
【発明が解決しょうとする課題】
従って、本発明の目的は前記問題点を克服してチップの大小に影響を与えないようにすることのみならず、周辺回路部にアドレスラインのローディング増加を最小化しうる冗長ヒューズ箱を提供することにある。
【００１９】
本発明の他の目的は前記冗長ヒューズ箱に適したチップ内の配置方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するため本発明は、メモリセルのアドレス信号が印加されるトランジスターとヒューズよりなる複数のヒューズセルを具備した半導体メモリ装置の冗長ヒューズ箱において、各々別の複数のヒューズ箱を同じ場所に共にレイアウトして１つのヒューズ箱に構成することを特徴とする半導体メモリ装置の冗長ヒューズ箱を提供する。
【００２１】
前記ヒューズ箱は同一なアドレス信号を受取る複数のヒューズセルで構成して前記同一なアドレス信号を受取ったヒューズセル等の出力が各々他の冗長イネーブル信号に寄与するように配線する。
【００２２】
前記他の目的を達成するため本発明は、メモリセルのアドレス信号が印加されるトランジスターとヒューズよりなる複数のヒューズセルを具備した半導体メモリ装置の冗長ヒューズ箱の配置方法において、冗長ヒューズ箱をローデコーダの出力のアドレスラインの直下に位置させることを特徴とする冗長ヒューズ箱の配置方法を提供する。
【００２３】
ヒューズ等とトランジスター等とをパワーラインとアドレスとの下部にレイアウトし、前記全てのヒューズの一端を連結した出力ノードをプリチャージさせるトランジスターと前記出力ノードから出力される信号をバッファリングして冗長イネーブル信号を発生する回路は前記ローデコーダの近所の回路領域にレイアウトする。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
【００２５】
図６は本発明によるチップ内のヒューズ箱の配置を示したブロック図である。図面に基づき本発明のヒューズ箱をチップ内に配置する形とレイアウトに対して説明すれば次のようである。
【００２６】
参照図面は従来の技術の図５を応用してヒューズの配置方法を改善したものである。前述したように図５のヒューズ箱はローデコーダからアドレスラインを周辺回路部に引出してそれぞれのブロック毎にヒューズ箱を複数個にレイアウトした後、ヒューズ箱の出力のＲＥＤラインが冗長ワードラインが位置するブロックに向かう形である。即ち、図５は図１のような方法でレイアウトする場合、アドレスラインの制限に因して１ブロック内に１つのヒューズ箱しかレイアウトできないが、実際の１ブロックの大きさは多数のヒューズ箱をレイアウトしうる長さとなる。
【００２７】
従って、本発明によるヒューズ箱は図６のように１ブロックの下に従来には多数個であったヒューズ箱を１つのヒューズ箱のように共にレイアウトしたものである。
【００２８】
このような配置として本発明はメモリ装置内での冗長ヒューズ箱の図４及び図５のような非効率的な配置に因したレイアウト面積の増加を防止し、チップの大きさを最小化してチップ内のレイアウトの可能な領域を効果的に使用しうる。よって、ヒューズ箱を効率的に配置し、ヒューズの出力信号等のラインがチップ内を貫通することを防止してチップの大きさが縮められる。
【００２９】
図７は、２つのヒューズ箱が１つのヒューズ箱のように同一領域にレイアウトされて配される本発明による冗長ヒューズ箱の回路図である。
【００３０】
図７を参照すれば、前記冗長ヒューズ箱は、１つのＮＭＯＳトランジスタＮと１つのヒューズＦとを有する複数のヒューズセルを含み、複数のアドレス｛言号ＲＡ０，ＲＡ０Ｂ．．．．．ＲＡｎ，ＲＡｎＢに応答してそれぞれの冗長イネーブル信号ＲＥＤ１、ＲＥＤ２を発生させる２つのヒューズ箱を備え、特に前記２つのヒューズ箱は同じ領域に配されてレイアウトされる。ここでは、２つのヒューズ箱を含むことを例に挙げたが、３つ以上のヒューズ箱が含まれても良い。
【００３１】
具体的に、ノードＡに連結されているヒューズセルＡ１ないしＡ８と、前記ノードＡをプリチヤージするプリチャージ回路１６３Ａ、及び前記ノードＡの信号をバッフアリングして冗長イネーブル信号ＲＥＤ１を出力するバッフア１６５Ａが１つのヒューズ箱に該当する。そして、ノードＢに連結されているヒューズセルＢ１ないしＢ８と、前記ノードＢをプリチヤージするプリチャージ回路１６３Ｂ及び前記ノードＢの信号をバッフアリングして冗長イネーブル信号ＲＥＤ２を出力するバッファ１６５Ｂが他の１つのヒューズ箱に該当する。前述したように、前記２つのヒューズ箱は同じ領域に１つのヒューズ箱のように配置されてレイアウトされる。
【００３２】
また、前記本発明による冗長ヒューズ箱では、前記ヒューズセルＡ１ないしＡ８、Ｂ１ないしＢ８のうち、同じアドレス信号が印加されるヒューズセルは相互隣接して交互に配され、前記同じアドレス信号が印加されるヒューズセルのトランジスタのゲートには、前記アドレス信号を伝達する主アドレスラインＭ０，Ｍ０Ｂ，・・・，Ｍｎ，ＭｎＢから分岐される副アドレスラインＳ０，Ｓ０Ｂ，・・・，Ｓｎ，ＳｎＢが連結される。
【００３３】
さらに詳細に説明すれば、例えば、同じアドレス信号ＲＡ０が印加されるヒューズセルＢ１、Ａ１は、１つのヒューズセルグルーブを形成して相互隣接に配され、前記ヒューズセルＢ１、Ａ１のトランジスタＮのゲートには、前記アドレス信号ＲＡ０を伝達する主アドレスラインＭ０から分岐される副アドレスラインＳ０が連結される。前記ヒューズセルＢ１、Ａ１の各々は、前記同じアドレス信号ＲＡ０に応答して各々に対応する冗長イネーブル信号ＲＥＤ２、ＲＥＤ１を活性化させうる。同様に、アドレス信号ＲＡ０Ｂ，・・・，Ｒａｎ，ＲａｎＢのうち、同じアドレス信号が印加されるヒューズセルも前述したような配置と連結関係を有する。
【００３４】
前記図７に示された本発明による冗長ヒューズ箱をレイアウトする場合には、前記ヒユーズセルＡ１ないしＡ８、Ｂ１ないしＢ８は、ローデコーダの出力のアドレスラインの直下にレイアウトし、前記ヒューズとトランジスターとをパワーラインとアドレスラインとの下部にレイアウトし、前記全てのヒューズの一端を連結した出力ノードをプリチャージさせるトランジスターと前記出力ノードから出力される信号をバッファリングして冗長イネーブル信号を発生する回路は前記ローデコーダの近所の回路領域にレイアウトされうる。
【００３５】
従って、図６及び図７に示された本発明による冗長ヒューズ箱のような構造及び配置では、ヒューズ箱の数に関係なく、前記ローデコーダに位置する主アドレスラインから分岐される１つの副アドレスラインが隣接して配される２つのヒューズセルに運結されるので、アドレスラインのローディング、すなわち負荷が大きく減少する。これにより、動作速度が向上しうる。また複数のヒューズ箱を１つのヒューズ箱のように同一領域に配してレイアウトすることによつて、チップサイズに影響を与えなくなり、かつ周辺回路部にアドレスラインが長く並ばないようにして、アドレスラインのローディング増加を防ぐ効果が得られる。
【００３６】
【発明の効果】
従って、本発明によれば複数のヒューズ箱を同一場所に共にレイアウトして１つのヒューズ箱のように構成することによりチップの大小に影響を与えないことのみならず、周辺回路部にアドレスラインが長く延びないようにしてアドレスラインのローディングの増加を防ぐ効果が得られる。
【００３７】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】  従来の技術の冗長ヒューズ箱を示した回路図である。
【図２】  Ａは冗長ヒューズ箱でヒューズがカッティングされない場合の回路の動作を示すタイミング図である。Ｂは冗長ヒューズ箱でヒューズがカッティングされた場合の回路の動作を示すタイミング図である。
【図３】  従来の半導体メモリ内でヒューズ箱の配置を示したブロック図である。
【図４】  他の従来の半導体メモリ内でヒューズ箱の配置を示したブロック図である。
【図５】  更に他の従来の半導体メモリ内でヒューズ箱の配置を示したブロック図である。
【図６】  本発明によるチップ内のヒューズ箱の配置を示したブロック図である。
【図７】  本発明により多数のヒューズ箱が同じ場所に共にレイアウトされた冗長ヒューズ箱の回路図である。
【符号の説明】
１０１〜１１５、１４１〜１５５…ＮＭＯＳトランジスター
１６５…バッファ
１７０〜１７３…ＰＭＯＳトランジスター
【図１】
0003825853.tif 000002
【図２】
0003825853.tif 000003
【図３】
0003825853.tif 000004
【図４】
0003825853.tif 000005
【図５】
0003825853.tif 000006
【図６】
0003825853.tif 000007
【図７】
0003825853.tif 000008