(57)【特許請求の範囲】
【請求項１】
基準となる電圧を発生する参照電圧発生回路と、抵抗と該抵抗と直列に接続されたツェナーダイオードとからなる電流電圧変換回路と、該電流電圧変換回路に流す電流を制御可能な電流制御手段と、電流電圧変換回路で変換された電圧と参照電圧発生回路からの参照電圧とを比較して上記電流制御手段を制御する電圧比較回路とからなり、上記ツェナーダイオードを含む上記電流電圧変換回路によりクランプされた定電圧を発生させるようにした定電圧発生回路であって、上記参照電圧発生回路は可変抵抗手段と該可変抵抗手段に直列に接続され上記ツェナーダイオードの温度特性を自己の温度特性によって補償可能な電圧発生手段および該電圧発生手段に電流を流す定電流回路とから構成されてなることを特徴とする定電圧発生回路。
【請求項２】
上記電流電圧変換回路が直列形態の複数個のツェナーダイオードを有する場合に、上記参照電圧発生回路には上記電流電圧変換回路のツェナーダイオードと同数の電圧発生手段が上記可変抵抗手段と直列に接続されていることを特徴とする請求項１に記載の定電圧発生回路。
【請求項３】
上記電流電圧変換回路が直列形態のｎ個（ｎは正の整数）のツェナーダイオードを有する場合に、該ツェナーダイオードと直列に２以上の抵抗素子を接続してそれらの抵抗素子の抵抗分割で１／ｎに分割した電圧を上記電圧比較回路に供給するように構成したことを特徴とする請求項１に記載の定電圧発生回路。
【請求項４】
上記参照電圧発生回路の上記定電流回路は、定電圧が制御端子に印加されたトランジスタと、該トランジスタと直列に接続された抵抗素子とから構成されていることを特徴とする請求項３に記載の定電圧発生回路。
【請求項５】
上記参照電圧発生回路の上記可変抵抗手段は、直列形態の複数個の分割抵抗と、各分割抵抗とそれぞれ並列に接続され制御信号が制御端子に印加された複数のトランジスタとから構成されていることを特徴とする請求項１、２、３または４に記載の定電圧発生回路。
【請求項６】
請求項１、２、３または４に記載の定電圧発生回路を、記憶素子に印加する書込み電圧または消去電圧を発生する回路として内蔵することを特徴とする不揮発性メモリ。
【請求項７】
請求項６に記載の不揮発性メモリと、該不揮発性メモリを制御して書込みおよび読出し動作を行なわせるメモリ制御回路と、上記不揮発性メモリに対して動作状態を制御する制御信号を形成するシステム制御回路とを内蔵してなることを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路もしくは請求項６に記載の不揮発性メモリと該不揮発性メモリを制御して書込みおよび読出し動作を行なわせるメモリ制御回路と、上記不揮発性メモリに対して動作状態を制御する制御信号を形成するシステム制御回路とが１つの絶縁基板に搭載されてなることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、定電圧発生回路さらには温度変化や電源変動、製造ばらつきにかかわらず一定の電圧を発生可能な定電圧発生回路に関し、例えば電気的に書込み消去可能な不揮発性半導体メモリにおける書込み電圧、消去電圧を発生する定電圧発生回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、内蔵メモリとして不揮発性メモリを有するマイクロコンピュータが提供されている。不揮発性メモリは電源を遮断しても記憶内容が保持されるため、不揮発性メモリを内蔵したマイクロコンピュータは低消費電力が要求される携帯電話等にとって極めて有効である。
【０００３】
不揮発性メモリは、書込みや消去の際に通常のＬＳＩの電源電圧に比べて高い電圧や負電圧を必要とするため、チップ内部にチャージポンプ回路などの昇圧回路や定電圧発生回路からなる内部電源回路を有することが多い。
【０００４】
一方、不揮発性メモリは、フローティングゲートを有するＭＯＳＦＥＴなどからなる記憶素子に書込み電圧や消去電圧を印加してそのしきい値を変化させることで情報の記憶を行なう。しかも、記憶素子のしきい値の変化は予め定められた電圧範囲内に入るように精度良く行なう必要があるため、不揮発性メモリにおける書込み動作は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリに比べてかなり長いミリ秒オーダの時間（例えば１０ｍＳ等）をかけて行なうようにされていた。
【０００５】
【発明が解決しようとする課題】
そのため、不揮発性メモリにおける書込み、消去時間の短縮はこれを内蔵するマイクロコンピュータやＩＣカードなどのシステムの高速化、スループットの向上にとって極めて重要である。さらに、不揮発性メモリにおける書込み、消去時間の短縮を図る上で、書込み電圧や消去電圧の精度の向上が重要であり、製造ばらつきや温度変化、電源変動にかかわらず一定の電圧を発生する定電圧発生回路が望まれている。
【０００６】
図１１に、本発明者らによって検討された定電圧発生回路の一例が示されている。同図の定電圧発生回路は、直列接続された２個のツェナーダイオードＤｚ１，Ｄｚ２および電流制御用ＭＯＳトランジスタＱｃｒと、上記電流制御用ＭＯＳトランジスタのゲート電圧を発生する電圧供給回路とからなり、チャージポンプなどの昇圧回路１０の出力端子に上記ツェナーダイオードＤｚ１，Ｄｚ２を接続して、昇圧回路より発生される負電圧をツェナーダイオードＤｚ１，Ｄｚ２の逆方向電圧でクランプするようにしたものである。
【０００７】
この定電圧発生回路は、昇圧回路１０によりツェナーダイオードＤｚ１，Ｄｚ２から引き抜かれる電流をＭＯＳトランジスタＱｃｒによって制限するとともに、電圧供給回路に印加する制御信号Ｃ１〜Ｃ５を制御することで、電圧供給回路から出力される電圧つまりはトランジスタＱｃｒのゲートバイアス電圧を変えて出力電圧Ｖｏｕｔのレベルを調整できるようにものである。
【０００８】
しかしながら、上記のような形式の定電圧発生回路にあっては、温度変化や電源電圧の変動によってツェナーダイオードＤｚ１，Ｄｚ２に流れる電流が変化して出力電圧が変化してしまうとともに、製造ばらつきにより電圧供給回路を構成する回路素子の特性が別々に変化するため、出力電圧値の正確な設定が困難であるという問題点があることが明らかとなった。
【０００９】
この発明の目的は、温度変化にかかわらず一定の電圧を発生可能な定電圧発生回路を提供することにある。
【００１０】
この発明の他の目的は、電源変動にかかわらず一定の電圧を発生可能な定電圧発生回路を提供することにある。
【００１１】
この発明のさらに他の目的は、製造ばらつきにかかわらず一定の電圧を発生可能な定電圧発生回路を提供することにある。
【００１２】
この発明の目的は、書込み消去時間を短縮可能な不揮発性メモリを提供することにある。
【００１３】
この発明の目的は、不揮発性メモリを内蔵したマイクロコンピュータ等の半導体集積回路あるいはＩＣカードのようなシステムの高速化、スループットの向上を可能にする技術を提供することにある。
【００１４】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
すなわち、基準となる電圧を発生する参照電圧発生回路と、抵抗と該抵抗と直列に接続されたツェナーダイオードとからなる電流電圧変換回路と、該電流電圧変換回路に流す電流を制御可能な電流制御手段と、電流電圧変換回路で変換された電圧と参照電圧発生回路からの参照電圧とを比較して上記電流制御手段を制御する電圧比較回路とからなり、上記ツェナーダイオードを含む上記電流電圧変換回路によりクランプされた定電圧を発生させるようにした定電圧発生回路であって、上記参照電圧発生回路は可変抵抗手段と該可変抵抗手段に直列に接続され上記ツェナーダイオードの温度特性を自己の温度特性によって補償可能な電圧発生手段および該電圧発生手段に電流を流す定電流回路とから構成したものである。
【００１７】
上記した手段によれば、ツェナーダイオードの温度特性が電圧発生手段の温度特性によって補償されるため、温度変動にかかわらず安定した定電圧を発生することができる。しかも、可変抵抗手段の抵抗値を設定することで任意の定電圧を発生させることができる。
【００１８】
また、上記電流電圧変換回路が直列形態の複数個のツェナーダイオードを有する場合に、上記参照電圧発生回路には上記電流電圧変換回路のツェナーダイオードと同数の電圧発生手段を上記可変抵抗と直列に接続するとよい。これにより、比較的簡単にツェナーダイオードの温度特性を電圧発生手段の温度特性によって補償して、温度変動にかかわらず安定した定電圧を発生させることができる。
【００１９】
あるいは、上記電流電圧変換回路が直列形態のｎ個（ｎは正の整数）のツェナーダイオードを有する場合に、該ツェナーダイオードと直列に２以上の抵抗素子を接続してそれらの抵抗素子の抵抗分割で１／ｎに分割した電圧を上記電圧比較回路に供給するように構成するとよい。これにより、１つの電圧発生手段で、ツェナーダイオードの温度特性を該電圧発生手段の温度特性によって補償して、温度変動にかかわらず安定した定電圧を発生させることができる。
【００２０】
さらに、上記参照電圧発生回路の上記定電流回路は、定電圧が制御端子に印加されたトランジスタと、該トランジスタと直列に接続された抵抗素子とから構成するとよい。これにより、電流電圧変換回路と参照電圧発生回路とがそれぞれ同じように２組の抵抗を有する構成になるため、製造ばらつきで抵抗値がばらついても、電流電圧変換回路と参照電圧発生回路から電圧比較回路にそれぞれ供給される電圧が同じように変化するので、電圧比較回路に対して同相の変化となって相殺し合い、製造ばらつきにかかわらず安定した定電圧を発生させることができる。
【００２１】
また、上記参照電圧発生回路の上記可変抵抗手段は、直列形態の複数個の分割抵抗と、各分割抵抗とそれぞれ並列に接続され制御信号が制御端子に印加された複数のトランジスタとから構成することができる。これによって、回路が完成した後に制御信号によって発生する定電圧を調整もしくは変更することができる。
【００２２】
本発明に係る定電圧発生回路は、例えば書込み電圧や消去電圧の発生回路として不揮発性メモリに内蔵させると良い。かかる不揮発性メモリにあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなる。
【００２３】
また、本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリを、マイクロコンピュータのような半導体集積回路に内蔵させる。かかる半導体集積回路にあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなり、高速動作が可能になる。
【００２４】
さらに、本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリもしくはそれを内蔵したマイクロコンピュータのような半導体集積回路を、1つの絶縁基板上に搭載してＩＣカードのようなシステムを構成する。かかるシステムにあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなり、システムのスループットが向上する。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。  図１には、本発明に係る定電圧発生回路の一実施例が示されている。
【００２６】
この実施例の定電圧発生回路は、チャージポンプなどからなる昇圧回路１０と、電源電圧端子Ｖｃｃと出力端子との間に直列に接続された抵抗Ｒ１，Ｒ２およびｎ段のツェナーダイオードＤｚ１〜Ｄｚｎからなる電流電圧変換回路２０と、発生する電圧のレベルを設定可能な参照電圧発生回路３０と、設定された参照電圧Ｖｒｅｆと上記電流電圧変換回路で変換された電圧（抵抗Ｒ１とＲ２の接続ノードｎ１の電位）とを比較する電圧比較回路４０、上記昇圧回路１０と出力端子との間に接続され上記電圧比較回路４０の出力によってオン、オフ制御されて上記昇圧回路１０により電流電圧変換回路２０から引き抜かれる電流を制御するスイッチ手段５０とから構成されている。
【００２７】
このうち、参照電圧発生回路３０は、電源電圧端子Ｖｃｃと接地端子との間に直列に接続された可変抵抗手段３１とバイポーラトランジスタ３２と定電流回路３３とからなり、上記バイポーラ・トランジスタ３２はそのベースとコレクタが結合され電圧発生手段（ダイオード）として機能するように構成され、このトランジスタ３２のエミッタ電圧すなわちバイポーラトランジスタ３２と定電流回路３３との接続ノードｎ２の電位が参照電圧Ｖｒｅｆとして後段の電圧比較回路４０に供給されている。また、定電流回路３３は、直列形態のＭＯＳＦＥＴ  Ｑｃと抵抗ＲｃおよびＱｃのゲート端子をバイアスして一定の電流を流すバイアス回路３４とから構成されている。
【００２８】
さらに、上記バイアス回路３４は、図示しないバンドギャップリファランス回路のような電源電圧依存性のない基準電圧発生回路で発生された約１．２Ｖのような基準電圧Ｖｂｇを０．６Ｖのような電圧にレベルシフトして出力するレベルシフト回路ＬＳＦと、該レベルシフト回路ＬＳＦの出力電圧が反転入力端子（＋）に印加され、上記定電流用ＭＯＳＦＥＴ  Ｑｃのソース電圧が非反転入力端子（−）にフィードバックされたオペアンプＡＭＰとからなる。
【００２９】
そして、このオペアンプＡＭＰの出力電圧が上記定電流用ＭＯＳＦＥＴ  Ｑｃのゲートにバイアス電圧として印加されることにより、ＭＯＳＦＥＴ  Ｑｃはそのソース電圧がオペアンプＡＭＰの反転入力端子の入力電位と同一の約０．６Ｖのような電位となるようにバイアスされて、上記定電流用ＭＯＳＦＥＴ  Ｑｃに安定した定電流Ｉｏを流すように構成されている。さらに、この定電流Ｉｏが上記直列形態の可変抵抗３１とダイオード接続のバイポーラ・トランジスタ３２に流されることにより、トランジスタ３２とＭＯＳＦＥＴ  Ｑｃの接続ノードｎ２に、電流Ｉｏの値と可変抵抗３１の抵抗値とバイポーラ・トランジスタ３２のベース・エミッタ間電圧によって決まる一定の電圧Ｖｒｅｆが発生される。
【００３０】
この実施例の定電圧発生回路は、上記参照電圧発生回路３０で発生された参照電圧Ｖｒｅｆと電流電圧変換回路２０のノードｎ１の電位とを電圧比較回路４０で比較して、ノードｎ１の電位が参照電圧Ｖｒｅｆよりも高い間は比較回路４０の出力がハイレベルとなってスイッチ手段５０をオンさせて昇圧回路１０によって電流電圧変換回路２０に引き抜き電流を流す。また、電流電圧変換回路２０のノードｎ１の電位が参照電圧Ｖｒｅｆよりも低くなると比較回路４０の出力がロウレベルとなってスイッチ手段５０をオフさせて昇圧回路１０による電流電圧変換回路２０からの引き抜き電流を遮断する。
【００３１】
このようなフィードバック動作によって、実施例の定電圧発生回路は、電流電圧変換回路２０のツェナーダイオードＤｚ１〜Ｄｚｎの逆方向電圧（約６Ｖ）と抵抗Ｒ１，Ｒ２に流れる電流による電圧降下によって、例えばツェナーダイオードが２個のときには電源電圧Ｖｃｃよりも１２〜１３Ｖ低い負の出力電圧Ｖｏｕｔを、またツェナーダイオードが３個のときには電源電圧Ｖｃｃよりも１７〜１８Ｖ低い負の出力電圧Ｖｏｕｔを出力する。そして、この出力電圧Ｖｏｕｔのレベルは、後述のように、参照電圧発生回路３０の可変抵抗３１の抵抗値を調整することである範囲内で任意に設定することができるようになっている。ここで、上記出力電圧Ｖｏｕｔは、ツェナーダイオードＤｚ１〜Ｄｚｎの各々のツェナー電圧をＶｚ、抵抗Ｒ１,可変抵抗３１における電圧降下をＶｒ１，Ｖｒ31、バイポーラ・トランジスタ３２のベース・エミッタ間電圧をＶBEとおくと、次式
Ｖｏｕｔ＝Ｖｃｃ−（ｎＶｚ＋Ｖｒ１＋ＶBE＋Ｖｒ31）
で表わされる一定の電位となる。
【００３２】
また、この実施例の定電圧発生回路においては、上記電流電圧変換回路２０を構成する直列形態の抵抗Ｒ１とＲ２の値が、これらの抵抗Ｒ１，Ｒ２と直列に接続されたツェナーダイオードＤｚ１〜Ｄｚｎの数をｎとすると、（Ｒ１＋Ｒ２）／Ｒ１≒ｎとなるように設定されている。これにより、ｎ個のツェナーダイオードＤｚ１〜Ｄｚｎの温度特性によるノードｎ１の電位変動が、１個のバイポーラ・トランジスタ３２の温度特性によるノードｎ２の電位変動により相殺されて、温度変動にかかわらず安定して電圧Ｖｏｕｔが出力されるようになっている。
【００３３】
すなわち、この実施例の定電圧発生回路は、周囲温度の変化による抵抗Ｒ１と可変抵抗３１の特性変化に関しては電圧比較回路４０の入力に対して同相の温度変動となるので出力に与える影響は少なくなるとともに抵抗の温度係数はツェナーダイオードやトランジスタの温度係数に比べるとかなり小さい。従って、ノードｎ１の電圧はもっぱらツェナーダイオードＤｚ１〜Ｄｚｎの温度特性によって正の温度特性を有し、ノードｎ２の電圧はバイポーラ・トランジスタ３２の温度特性によって負の温度特性を有することとなる。そして、この実施例では、ノードｎ１の電圧に対するツェナーダイオードＤｚ１〜Ｄｚｎの温度特性の影響は、抵抗Ｒ１，Ｒ２によってＲ１／（Ｒ１＋Ｒ２）に減じられる。つまり、周囲温度がδＴだけ変動したときの出力電圧の変化率をδＶｏｕｔ／δＴ、ツェナーダイオードＤｚ１〜Ｄｚｎの各々の温度係数をδＶｚ／δＴ、バイポーラ・トランジスタ３２の温度係数をδＶBE／δＴとすると、
δＶout／δＴ＝ｎ(δＶｚ／δＴ）*Ｒ１／(Ｒ１+Ｒ２）＋δＶBE／δＴ
で表わされることとなる。
【００３４】
ここで、ツェナーダイオードの温度係数δＶｚ／δＴとバイポーラ・トランジスタの温度係数δＶBE／δＴはほぼ逆の特性すなわちδＶｚ／δＴ＝−δＶBE／δＴとみなせるので、ｎ*Ｒ１／(Ｒ１+Ｒ２）＝１のとき、出力電圧の変化率δＶｏｕｔ／δＴが０となることが分かる。しかして、この実施例では、上述したように、抵抗Ｒ１とＲ２の値は（Ｒ１＋Ｒ２）／Ｒ１≒ｎとなるように設定されている。そのため、δＶｏｕｔ／δＴ＝０となり、出力電圧Ｖｏｕｔは温度変動にかかわらず一定、つまり温度依存性を有しないようになる。
【００３５】
なお、抵抗Ｒ１とＲ２の値は、（Ｒ１＋Ｒ２）／Ｒ１＝ｎではなく、（Ｒ１＋Ｒ２）／Ｒ１≒ｎに設定するとしているのは、ツェナーダイオードＤｚ１〜Ｄｚｎの温度係数δＶｚ／δＴとバイポーラ・トランジスタ３２の温度係数δＶBE／δＴは全く等しいわけではないので、その違い等を考慮して抵抗Ｒ１とＲ２を補正した抵抗比とするためである。ちなみに、ツェナーダイオードＤｚ１〜Ｄｚｎの数が２個（ｎ＝２）のときはＲ１≒Ｒ２、３個（ｎ＝３）のときはＲ２≒２Ｒ１とされる。
【００３６】
さらに、この実施例の定電圧発生回路は、図１に示されているように、電圧比較回路４０で比較される２つの電圧すなわち接続ノードｎ１と接続ノードｎ２の両側にそれぞれ抵抗Ｒ１とＲ２、抵抗３１とＲｃが接続されている。そのため、プロセスの製造ばらつきで抵抗の値がばらついたとしても、上記４つの抵抗は同じようにばらつく。つまり、１つの抵抗の値が高くなると他の抵抗の値も高くなり、１つの抵抗の値が低くなると他の抵抗の値も低くなる。その結果、抵抗の製造ばらつきがあったとしても抵抗Ｒ１とＲ２の比で決まるノードｎ１の電位と、抵抗３１とＲｃの比で決まるノードｎ２の電位は比較的一定となる。同様に、電源電圧Ｖｃｃが変動した場合にも、その変動によるノードｎ１の電位とノードｎ２の電位の変動は、抵抗Ｒ１，Ｒ２と、抵抗３１，Ｒｃの抵抗比によりそれぞれその変化量が減じられるため電源電圧変動に対しても安定した定電圧Ｖｏｕｔを出力することができる。これより、抵抗Ｒ１，Ｒ２の抵抗比と、抵抗３１，Ｒｃの抵抗比は互い近い値とするのが望ましい。
【００３７】
この実施例の定電圧発生回路は、抵抗３１の値を変えることができるように構成されている。以下、図３を用いて抵抗値が可変に構成された抵抗３１の具体例を説明する。
【００３８】
図３に示されているように、上記抵抗３１は複数の分割抵抗ＶＲ1〜ＶＲmにより構成され、各分割抵抗ＶＲ1〜ＶＲmと並行にそれぞれゲート端子に制御信号Ｃ１〜Ｃｍが印加されるＭＯＳＦＥＴ  Ｑv1〜Ｑvmが設けられた構成としている。
【００３９】
上記可変抵抗３１は、各分割抵抗ＶＲ1〜ＶＲmと並行に接続されたＭＯＳＦＥＴ  Ｑv1〜Ｑvmがそのゲート端子に印加された制御信号Ｃ１〜Ｃｍによってオフ状態にされると対応する分割抵抗が有効化され、Ｑv1〜Ｑvmがオン状態にされると対応する分割抵抗の両端子間が短絡された状態とされてその分割抵抗は無効化される。
【００４０】
上記制御信号Ｃ１〜Ｃｍは、定電圧発生回路から出力される電圧のレベル等を測定して、出力電圧が所望のレベルとなるように有効化させる分割抵抗ＶＲ1〜ＶＲmを決定して、それに対応したＭＯＳＦＥＴ  Ｑv1〜Ｑvmをオンさせるように決める。また、特に制限されるものでないが、上記制御信号Ｃ１〜Ｃｍは、所望の制御信号を出力するように設定されるレジスタあるいは不揮発性記憶素子を含む設定回路から与えられるように構成される。所望の制御信号を出力するように設定されるレジスタあるいは不揮発性記憶素子を含む設定回路を設ける代わりに、それらの信号の入力を決定するヒューズ素子を設けるようにしてもよい。
【００４１】
上記のようにして、有効化された分割抵抗によって可変抵抗３１全体としての抵抗値が設定されることにより、参照電圧発生回路３０により発生される参照電圧Ｖｒｅｆのレベルが任意に設定され、それが電圧比較回路４０に供給されて電流電圧変換回路２０の電圧と比較され、その出力でスイッチ手段５０が制御されて参照電圧Ｖｒｅｆに応じた定電圧Ｖｏｕｔが出力されることとなる。また、各抵抗の抵抗値（シート抵抗）のばらつきは抵抗Ｒ１，Ｒ２の抵抗比、抵抗３１，Ｒｃの抵抗比の調整により、温度依存性や電源電圧依存性が補償されて安定した定電圧Ｖｏｕｔが出力されるようになる。
【００４２】
なお、図３の実施例においては、ベースとコレクタが結合されダイオードとして作用するｘ個のバイポーラ・トランジスタＴｒ１〜Ｔｒｘが並列に設けられているとともに、トランジスタの数つまりｘを多くしたり少なくしたりすることで、エミッタ電流を調整できるようにされている。
【００４３】
また、この実施例では、ダイオード接続のバイポーラ・トランジスタ３２を用いているが、トランジスタの代わりにＰＮ接合ダイオードを用いることも可能である。ただし、その場合には、電源電圧端子Ｖｃｃとノードｎ２との間のダイオードと可変抵抗３１との接続は図１と逆すなわち電源電圧端子Ｖｃｃ側にダイオードがくるようにする方が望ましい。図１のように、バイポーラ・トランジスタを用いる場合は、抵抗３１とトランジスタ３２の関係は、どちらが電源電圧Ｖｃｃ側にあってもかまわない。さらに、図１の実施例の定電圧発生回路は、昇圧回路１０がチップ外部に設けられた定電流源もしくは定電流回路である場合にも適用することができ、それによって安定した定電圧を出力させることができる。
【００４４】
図２には、本発明に係る定電圧発生回路の第２の実施例が示されている。図１の実施例の定電圧発生回路は負の定電圧を出力する実施例であるのに対し、図２の定電圧発生回路は正の定電圧を出力する実施例であり、図１の実施例とは電源電圧の関係が逆になっているのみで回路の構成は図１の実施例と同様であるので、同一もしくは同等の回路や素子には同一の符号を付して詳しい説明は省略する。
【００４５】
図４には、本発明に係る定電圧発生回路の第３の実施例が示されている。この実施例は、ツェナーダイオードが２個である場合に、抵抗Ｒ１とＲ２の抵抗比でツェナーダイオードの温度依存性を参照電圧発生回路３０の１個のバイポーラ・トランジスタ３２の温度依存性によって相殺する代わりに、参照電圧発生回路３０に直列形態の２個のバイポーラ・トランジスタを設けることで、ツェナーダイオードの温度依存性を２個のバイポーラ・トランジスタ３２ａ，３２ｂの温度依存性によって相殺するようにしたものである。ツェナーダイオードの温度特性はバイポーラ・トランジスタのベース・エミッタ間のＰＮ接合ダイオードの温度特性に近いので、図４のような構成にすることによっても温度変動による出力電圧の変動を少なくすることができる。
【００４６】
図５には、本発明に係る定電圧発生回路の第４の実施例が示されている。図４の実施例の定電圧発生回路は負の定電圧を出力する実施例であるのに対し、図５の定電圧発生回路は正の定電圧を出力する実施例であり、図４の実施例とは電源電圧の関係が逆になっているのみで回路の構成は図４の実施例と同様であるので、同一もしくは同等の回路や素子には同一の符号を付して詳しい説明は省略する。
【００４７】
図６には、本発明に係る定電圧発生回路の第５の実施例が示されている。この実施例は、図１における電圧比較回路４０において、コンパレータＣＯＭＰの次段に、出力がロウレベルからハイレベルへ変化するときのしきい値電圧よりも出力がハイレベルからロウレベルへ変化するときのしきい値電圧が低くなるように設定されたシュミット回路のような出力信号がヒステリシス特性を有する回路６０を設けたものである。これによって、例えば電源ノイズ等によって電圧比較回路４０の出力が変化してスイッチ手段５０が不必要にオン、オフ動作されるのを回避することができる。
【００４８】
図７には、本発明に係る定電圧発生回路の第６の実施例が示されている。第１〜第５の実施例においては、昇圧回路１０と電流電圧変換回路２０との間にスイッチ手段５０を設けているのに対し、図７の実施例は発振回路ＯＳＣから昇圧回路としてのチャージポンプ１０に供給されるクロック信号φｃを供給したり遮断したりするＡＮＤゲートＧＴを設けたものである。クロック信号φｃが遮断されると昇圧回路１０は昇圧動作を停止し、電流電圧変換回路２０から引き抜く電流が減少するので、ＡＮＤゲートＧＴは第１〜第５の実施例におけるスイッチ手段５０と同様な働きをすることになる。また、特に制限されるものでないが、この実施例では定電圧発生回路と同一チップ上にクロック信号φｃを発生する発振回路ＯＳＣが設けられている。
【００４９】
なお、この実施例におけるＡＮＤゲートＧＴの代わりに第１〜第５の実施例におけるのと同様なスイッチ手段（例えばＭＯＳＦＥＴ）を用いて昇圧回路へのクロックの供給を制御するようにしても良いし、第１〜第５の実施例において、昇圧回路１０と電流電圧変換回路２０との間にスイッチ手段５０を設ける代わりに、昇圧回路１０の前段にクロック信号φｃを供給したり遮断したりするＡＮＤゲートＧを設けるようにしても良い。
【００５０】
図８には、本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として適用した不揮発性メモリの一例として、電気的に書込み、消去可能なＥＥＰＲＯＭ（エレクトリカリ・イレーサブル・プログラマブル・リード・オンリ・メモリ）の概略構成が示されている。図８において、１１はフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子としてのメモリセルがマトリックス状に配置されたメモリアレイ、１２はＩ／Ｏバッファ１３を介して外部から入力された書込みデータに基づいて上記メモリアレイ１１に対して書込みや消去を行なう書込み・消去回路である。
【００５１】
また、１４はＩ／Ｏバッファ１３を介して外部から入力されたアドレス信号を保持するアドレスレジスタ、１５はメモリアレイ１１内のワード線の中から上記アドレスレジスタ１４に取り込まれたＸアドレスに対応した１本のワード線を選択するＸデコーダ、１６はアドレスレジスタ１４に取り込まれたＹアドレスをデコードしてＹアドレスに対応したデータ線を選択するＹデコーダ、１７はメモリセルアレイ１１より読み出されたデータを増幅して出力するセンスアンプである。
【００５２】
さらに、この実施例のフラッシュメモリ回路には、上記各回路ブロックの他、外部からのチップ選択信号ＣＳや読出し書込み制御信号Ｒ／Ｗなどの制御信号をメモリ内部の各回路ブロックへの制御信号に変換する制御回路１８、外部から供給される電源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を生成する電源回路７０、メモリの動作状態（モード）に応じてこれらの電圧の中から所望の電圧を選択して書込み・消去回路１２やＸデコーダ１５、Ｙデコーダ１６等に供給する電源切替回路７１等が設けられている。
【００５３】
図１〜図７を用いて説明した本発明に係る定電圧発生回路は、書込み電圧や消去電圧の発生回路として上記電源回路７０内に設けられる。本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリにあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなるという利点がある。
【００５４】
図９には、上記不揮発性メモリを内蔵した半導体集積回路の一例としてのマイクロコンピュータの概略構成が示されている。
【００５５】
図９において、ＮＶＭは、図８に示されているような構成を有する不揮発性メモリ回路、ＣＮＴは該メモリ回路ＮＶＭに対する書込みや消去、読出し（ベリファイ読出しを含む）等の制御を行なうメモリ制御回路（メモリコントローラ）、ＣＰＵはプログラムの命令を解読し各種演算やデータ処理を行なう中央処理ユニット、ＲＡＭはデータを一時記憶したり中央処理ユニットＣＰＵの作業領域を提供する高速のランダムアクセスメモリ、ＢＵＳは上記中央処理装置ＣＰＵとメモリ回路ＮＶＭ、メモリコントローラＣＮＴ、高速メモリＲＡＭ間を接続するバス、ＢＳＣはこのバスの占有権の制御等を行なうシステム制御回路としてのバスコントローラである。このシステムでは、上記不揮発性メモリＮＶＭはＣＰＵが実行するプログラムやプログラムで使用される固定データを格納したりするために使用される。
【００５６】
また、特に制限されないが、例えば図１の定電圧発生回路を構成する参照電圧発生回路３０において発生電圧すなわち可変抵抗３１の抵抗値を設定するために供給される制御信号Ｃ１〜Ｃｍは、メモリコントローラＣＮＴ内に設けられたコントロールレジスタＣＴＲ等から不揮発性メモリＮＶＭ内に設けられた電源回路７０内の定電圧発生回路に対して与えられるように構成される。本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリを内蔵したマイクロコンピュータのような半導体集積回路にあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなり、高速動作が可能になるという利点がある。
【００５７】
なお、図９には示されていないが、シングルチップマイコンのようなマイクロコンピュータの場合には、上記回路ブロックの他に、内部のメモリと外部のメモリ等との間のＤＭＡ（ダイレクトメモリアクセス）転送を制御するＤＭＡ転送制御回路や、ＣＰＵに対する割込み要求の発生および優先度を判定して割り込みをかける割込み制御回路、外部装置との間でシリアル通信を行なうシリアルコミュニケーションインタフェース回路、各種タイマ回路、アナログ信号とディジタル信号の変換を行なうＡ／Ｄ変換回路、システム監視用のウォッチドッグタイマ、システムの動作に必要なクロック信号を発生する発振器などが必要に応じて設けられる。
【００５８】
図１０は、不揮発性メモリを使用したシステムの一例としてのＩＣカード（メモリカード）の構成例を示す。  この実施例のＩＣカードは、特に制限されないが、ｎ個の不揮発性メモリチップＦＭ１〜ＦＭｎと、外部とのインタフェースおよびバスの切換え、アドレス信号や制御信号に基づいて各メモリチップに対する選択信号の形成、ＥＣＣコードの生成、チェック等の機能を有するコントローラチップＣＯＮＴ、外部から供給されるコマンドに基づいて不揮発性メモリチップに対する書込み、読出し制御などを行なうマイクロプロセッサＣＰＵとがプリント配線基板１００上に搭載され、全体が樹脂等によりモールドされて構成される。
【００５９】
上記コントローラチップＣＯＮＴは、基板１００上に形成されたアドレス＆コントロールバス１１１およびデータバス１１２を介して上記不揮発性メモリチップＦＭ１〜ＦＭｎに接続されるとともに、外部のパーソナルコンピュータ本体などのカードスロットに挿入される外部端子１１４に接続され、不揮発性メモリチップＦＭ１〜ＦＭｎに対するアクセスはコントローラチップＣＯＮＴを介して行なわれるように構成されている。マイクロプロセッサＣＰＵからメモリチップＦＭ１〜ＦＭｎに制御信号を供給するようにしてもよい。
【００６０】
また、この実施例では、特に制限されないが、本発明に係る定電圧発生回路は、書込み電圧Ｖｗや読出し電圧Ｖｒ、消去電圧Ｖｅ、書込みベリファイ電圧Ｖwv、消去ベリファイ電圧Ｖevなどを発生する電源回路として上記コントローラチップＣＯＮＴ内に設けられ、発生された電源電圧は電源ライン群１１３を介して各不揮発性メモリチップＦＭ１〜ＦＭｎに供給されるように構成されている。１１６は、上記コントローラチップＣＯＮＴおよび不揮発性メモリチップＦＭ１〜ＦＭｎに供給される電源電圧Ｖｃｃが印加される外部電源端子、１１７は接地電位が印加される外部接地端子である。
【００６１】
なお、上記コントローラチップＣＯＮＴの機能は１個ないし数個の半導体チップで構成されてもよいが、１つのゲートアレイで構成されても良い。また、コントローラチップＣＯＮＴとマイクロプロセッサＣＰＵからメモリチップＦＭ１〜ＦＭｎとを基板上に搭載する代わりに図９のようなマイクロコンピュータチップを搭載したＩＣカードも可能である。
【００６２】
本発明に係る定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリもしくはそれを内蔵したマイクロコンピュータのような半導体集積回路が1つの絶縁基板上に搭載されてなるＩＣカードのようなシステムにあっては、発生される電圧の精度が高くなるため、書込み時間や消去時間が短くなり、システムのスループットが向上するという利点がある。
【００６３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、ＥＥＰＲＯＭおよびそれを内蔵した半導体集積回路について説明したが、この発明はそれに限定されず、フラッシュメモリおよびそれを内蔵した半導体集積回路においても同様に適用することができる。
【００６４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である不揮発性メモリに内蔵される定電圧発生回路に適用した場合について説明したが、この発明はそれに限定されるものでなく、定電圧ないしは基準電圧を発生する定電圧発生用の半導体集積回路や定電圧発生回路を内蔵する半導体集積回路に広く利用することができる。
【００６５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６６】
すなわち、この発明に従うと、温度変化にかかわらず一定の電圧を発生可能な定電圧発生回路が得られる。また、電源変動にかかわらず一定の電圧を発生可能な定電圧発生回路が得られる。さらに、製造ばらつきにかかわらず一定の電圧を発生可能な定電圧発生回路が得られる。
【００６７】
また、本発明の定電圧発生回路を書込み電圧や消去電圧の発生回路として不揮発性メモリに内蔵させた場合には、書込み消去時間を短縮することができるようになる。さらに、本発明の定電圧発生回路を書込み電圧や消去電圧の発生回路として有する不揮発性メモリを内蔵したマイクロコンピュータ等の半導体集積回路あるいはＩＣカードのようなシステムにおいては、高速化、スループットの向上を達成することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る定電圧発生回路の一実施例を示す回路構成図である。
【図２】本発明に係る定電圧発生回路の他の実施例を示す回路構成図である。
【図３】図１の定電圧発生回路のより具体的な構成例を示す回路図である。
【図４】本発明に係る定電圧発生回路の第３の実施例を示す回路構成図である。
【図５】本発明に係る定電圧発生回路の第４の実施例を示す回路構成図である。
【図６】本発明に係る定電圧発生回路の変形例を示す回路構成図である。
【図７】本発明に係る定電圧発生回路の他の変形例を示す回路構成図である。
【図８】本発明に係る定電圧発生回路を書込み電圧や消去電圧を発生する回路として内蔵した不揮発性メモリの構成例を示すブロック図である。
【図９】本発明に係る定電圧発生回路を適用した不揮発性メモリを内蔵した半導体集積回路の一例としてのマイクロコンピュータの一例の概略構成を示す全体ブロック図である。
【図１０】本発明に係る定電圧発生回路を適用した不揮発性メモリを内蔵したＩＣカードの一例を示すブロック図である。
【図１１】本発明に先立って検討した定電圧発生回路の一例を示す回路構成図である。
【符号の説明】
１１  メモリアレイ
１２  書込み・消去回路
１３  Ｉ／Ｏバッファ
１４  アドレスレジスタ
１５  行デコーダ
１６  列デコーダ
１７  センスアンプ
１８  制御回路
７０  電源回路
７１  電源切替え回路
１０  昇圧回路
２０  電流電圧変換回路
３０  参照電圧発生回路
３２  電圧発生手段
３３  定電流回路
４０  電圧比較回路
５０  電流制御手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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