(57)【特許請求の範囲】
【請求項１】
映像信号を構成する１つの画素データまたは１つのラインデータを１単位のデータとし、前記１単位のデータが時系列的に順次入力される入力データを拡大または縮小して出力データを生成する映像信号処理装置において、
それぞれデータを書き込むアドレスを複数有する第１〜第ＮのＮ個（Ｎは２以上の整数）のメモリと、
前記入力データを１単位のデータ毎に前記第１〜第Ｎのメモリの各アドレスに対し巡回的に順次書き込むよう制御する書き込み制御手段と、
前記第１〜第Ｎのメモリの内、どのメモリからデータの読み出しを開始するかを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する開始メモリ決定データと、前記読み出しを開始するメモリにおけるデータを読み出すアドレスを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化するアドレス決定データとを用い、前記第１〜第Ｎのメモリより、前記読み出しを開始するメモリより読み出した１単位のデータから時系列的に連続したＮ単位のデータを読み出すよう制御する読み出し制御手段と、
前記出力データそれぞれの単位のデータを前記入力データそれぞれの単位のデータに対してどのような位相で生成するかを示すデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する位相データに応じて、Ｎ個の補間係数を発生する係数発生手段と、
前記開始メモリ決定データに応じて、前記Ｎ個の補間係数を並び替える補間係数並び替え手段と、
前記第１〜第Ｎのメモリより読み出された前記Ｎ単位のデータと前記補間係数並び替え手段によって並び替えられたＮ個の補間係数とを用いて、前記出力データを生成するＮタップの補間フィルタとを備えて構成したことを特徴とする映像信号処理装置。
【請求項２】
Ｍ種類（Ｍは２以上の整数）の映像信号を構成する画素データまたはラインデータが時系列的に順番に配列したシリアルデータが入力データとして入力され、前記入力データを補間演算によって拡大または縮小して出力データを生成する映像信号処理装置において、
それぞれデータを書き込むアドレスを複数有する第１〜第ＮのＮ個（Ｎは２以上の整数）のメモリと、
前記入力データにおける１つの画素データまたは１つのラインデータを１単位のデータとし、前記Ｍ種類の映像信号を組としたＭ単位のデータ毎に前記第１〜第Ｎのメモリの各アドレスに対し巡回的に順次書き込むよう制御する書き込み制御手段と、
前記第１〜第Ｎのメモリの内、どのメモリからデータの読み出しを開始するかを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する開始メモリ決定データと、前記読み出しを開始するメモリにおけるデータを読み出すアドレスを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化するアドレス決定データとを用い、前記第１〜第Ｎのメモリより、前記読み出しを開始するメモリより読み出した１単位のデータから時系列的に連続したＮ単位のデータを読み出すためのＮ個の読み出しアドレスを発生するアドレス選択制御部と、
前記Ｍ単位のデータに対して、互いに同一の補間位相にて補間演算がなされるよう、予め定めた第１の変換条件に基づいて前記Ｎ個の読み出しアドレスを変換して前記第１〜第Ｎのメモリに供給するアドレス変換部と、
前記出力データそれぞれの単位のデータを前記入力データそれぞれの単位のデータに対してどのような位相で生成するかを示すデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する位相データに応じて、Ｎ個の補間係数を発生する係数発生部と、
前記開始メモリ決定データに応じて、前記Ｎ個の補間係数を並び替える補間係数並び替え部と、
前記Ｍ単位のデータに対して、互いに同一の係数にて補間演算がなされるよう、予め定めた第２の変換条件に基づいて前記Ｎ個の補間係数を変換する係数変換部と、
前記第１〜第Ｎのメモリより読み出された前記Ｎ単位のデータと前記係数変換部によって変換されたＮ個の補間係数とを用いて、前記出力データを生成するＮタップの補間フィルタとを備えて構成したことを特徴とする映像信号処理装置。
【請求項３】
前記Ｎは４であることを特徴とする請求項１または２のいずれかに記載の映像信号処理装置。
【請求項４】
前記Ｍは２であり、２種類の映像信号は第１及び第２の色差信号であることを特徴とする請求項２記載の映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号を拡大または縮小する映像信号処理装置に係り、特に、回路規模が小さく、拡大と縮小とを簡単に切り換えることができる映像信号処理装置に関する。
【０００２】
【従来の技術】
近年、テレビジョン信号やパソコン信号等の映像信号を表示するテレビジョン受像機やディスプレイ装置においては、アスペクト比１６：９の横長の表示画面を有するものが普及している。横長の表示画面を有する映像表示装置は、アスペクト比４：３の映像をアスペクト比１６：９の映像に変換する等のアスペクト変換機能を備えることが必須である。アスペクト変換機能を実現するには、映像を拡大縮小するための映像信号処理装置が必要であり、その重要性はますます高まっている。
【０００３】
図１７は、一般的な縮小装置を示すブロック図である。映像信号の縮小は、入力データの内、縮小（補間）に必要なデータを用いて補間データを生成し、そのデータを選択的にメモリに書き込み、書き込んだデータを連続的に読み出すことより実現する。図１７において、入力データは補間フィルタ１に入力される。係数発生部２は、入力される位相データに応じて補間係数を補間フィルタ１に供給する。補間フィルタ１は、入力データと補間係数とを用いて補間データを生成する。
【０００４】
補間フィルタ１における補間方法として、２点の直線補間とすると、入力された現データをＤｎ、１クロック分遅延した前データをＤn-1、補間係数をｋとし、一例として、次の（１）式により補間データＤn’が生成される。
Ｄn’＝Ｄn×（ｋ／３２）＋Ｄn-1×（（３２−ｋ）／３２）    …（１）
なお、（１）式中の３２は、入力データの２点間を３２分割し、補間データをその入力データの２点間に１／３２毎の間隔で生成することを意味している。
【０００５】
補間フィルタ１によって得られた補間データ（Ｄn’）は、メモリ３に供給される。メモリ３では、必要なデータのみを選択して書き込む必要があるため、書き込みイネーブルによってデータの書き込み制御を行いながら、メモリ３にデータを書き込む。そして、書き込んだデータを連続的に読み出すことにより、縮小したデータが出力される。
【０００６】
図１８は、一般的な拡大装置を示すブロック図である。映像信号の拡大は、入力データをメモリに順次書き込み、書き込んだデータをメモリから読み出す際、拡大（補間）に必要なデータをメモリから読み出し、また、必要に応じて読み出しをホールドし、補間データを生成してその補間データを、連続的に出力することにより実現する。
【０００７】
図１８において、入力データはメモリ４に順次書き込まれる。読み出しイネーブルによってデータの読み出し制御を行うことにより、補間位相に対応させ、読み出しをホールドしながら、書き込まれたデータを読み出す。係数発生部６は、入力される位相データに応じて補間係数を補間フィルタ５に供給する。補間フィルタ５は、入力データと補間係数とを用いて補間データを生成する。
【０００８】
なお、拡大縮小装置であれば、図１７に示す縮小装置と図１８に示す拡大装置とを組み合わせる。この場合、メモリ３とメモリ４とは共用化を図ることができる。
【０００９】
【発明が解決しようとする課題】
アスペクト比４：３の映像をアスペクト比１６：９の映像に変換するアスペクト変換の１つとして、画面の水平方向中央部では映像を略一定の表示サイズとすると共に、左右部では映像を左右端部に近付くに従って順次拡大する非線形のモードがある（特許第２７５９７２７号参照）。このモードでは、水平方向中央部では映像を縮小し、左右部では映像を拡大することが必要であり、１つの画面内に縮小と拡大とが混在する。
【００１０】
図１７に示す縮小装置と図１８に示す拡大装置とを組み合わせた従来の拡大縮小装置を用いて上記の非線形のモードを実施しようとすると、次のような問題点が発生する。
（１）回路規模が大きく、また、縮小装置による補間と拡大装置による補間を切り換えなければならない。
（２）縮小装置による補間と拡大装置による補間を切り換える際、縮小と拡大との境界で制御が非常に煩雑になる。
（３）縮小装置による補間（縮小）データの生成は入力データの時間に依存し、拡大装置による補間（拡大）データの生成は補間データの生成時間に依存するため、縮小装置と拡大装置とを組み合わせた場合の時間合わせが難しい。
【００１１】
本発明はこのような問題点に鑑みなされたものであり、回路規模が小さく、映像の拡大と縮小の双方に対応することができ、拡大と縮小とを簡単に切り換えることができる映像信号処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、以下の構成を提供する。
（ａ）映像信号を構成する１つの画素データまたは１つのラインデータを１単位のデータとし、前記１単位のデータが時系列的に順次入力される入力データを拡大または縮小して出力データを生成する映像信号処理装置において、それぞれデータを書き込むアドレスを複数有する第１〜第ＮのＮ個（Ｎは２以上の整数）のメモリ（１０〜１３，２０〜２７）と、前記入力データを１単位のデータ毎に前記第１〜第Ｎのメモリの各アドレスに対し巡回的に順次書き込むよう制御する書き込み制御手段（１５，１５０）と、前記第１〜第Ｎのメモリの内、どのメモリからデータの読み出しを開始するかを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する開始メモリ決定データと、前記読み出しを開始するメモリにおけるデータを読み出すアドレスを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化するアドレス決定データとを用い、前記第１〜第Ｎのメモリより、前記読み出しを開始するメモリより読み出した１単位のデータから時系列的に連続したＮ単位のデータを読み出すよう制御する読み出し制御手段（１６，１６０）と、前記出力データそれぞれの単位のデータを前記入力データそれぞれの単位のデータに対してどのような位相で生成するかを示すデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する位相データに応じて、Ｎ個の補間係数を発生する係数発生手段（１７，１７０）と、前記開始メモリ決定データに応じて、前記Ｎ個の補間係数を並び替える補間係数並び替え手段と、前記第１〜第Ｎのメモリより読み出された前記Ｎ単位のデータと前記補間係数並び替え手段によって並び替えられたＮ個の補間係数とを用いて、前記出力データを生成するＮタップの補間フィルタ（１４，１４０）とを備えて構成したことを特徴とする映像信号処理装置。
（ｂ）Ｍ種類（Ｍは２以上の整数）の映像信号を構成する画素データまたはラインデータが時系列的に順番に配列したシリアルデータが入力データとして入力され、前記入力データを補間演算によって拡大または縮小して出力データを生成する映像信号処理装置において、それぞれデータを書き込むアドレスを複数有する第１〜第ＮのＮ個（Ｎは２以上の整数）のメモリ（１０〜１３）と、前記入力データにおける１つの画素データまたは１つのラインデータを１単位のデータとし、前記Ｍ種類の映像信号を組としたＭ単位のデータ毎に前記第１〜第Ｎのメモリの各アドレスに対し巡回的に順次書き込むよう制御する書き込み制御手段（１５）と、前記第１〜第Ｎのメモリの内、どのメモリからデータの読み出しを開始するかを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する開始メモリ決定データと、前記読み出しを開始するメモリにおけるデータを読み出すアドレスを決定するためのデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化するアドレス決定データとを用い、前記第１〜第Ｎのメモリより、前記読み出しを開始するメモリより読み出した１単位のデータから時系列的に連続したＮ単位のデータを読み出すためのＮ個の読み出しアドレスを発生するアドレス選択制御部（１６）と、前記Ｍ単位のデータに対して、互いに同一の補間位相にて補間演算がなされるよう、予め定めた第１の変換条件に基づいて前記Ｎ個の読み出しアドレスを変換して前記第１〜第Ｎのメモリに供給するアドレス変換部（３６）と、前記出力データそれぞれの単位のデータを前記入力データそれぞれの単位のデータに対してどのような位相で生成するかを示すデータであり、拡大縮小率に応じて設定され、前記出力データそれぞれの単位のデータを生成するタイミングの進行に伴って変化する位相データに応じて、Ｎ個の補間係数を発生する係数発生部（１７）と、前記開始メモリ決定データに応じて、前記Ｎ個の補間係数を並び替える補間係数並び替え部（１８）と、前記Ｍ単位のデータに対して、互いに同一の係数にて補間演算がなされるよう、予め定めた第２の変換条件に基づいて前記Ｎ個の補間係数を変換する係数変換部（３８）と、前記第１〜第Ｎのメモリより読み出された前記Ｎ単位のデータと前記係数変換部によって変換されたＮ個の補間係数とを用いて、前記出力データを生成するＮタップの補間フィルタ（１４）とを備えて構成したことを特徴とする映像信号処理装置。
【００１３】
【発明の実施の形態】
以下、本発明の映像信号処理装置について、添付図面を参照して説明する。図１は本発明の映像信号処理装置の第１実施形態を示すブロック図、図２は図１中のメモリ１０〜１３に対するデータの書き込み動作を説明するための図、図３は縮小処理における入力データの画素と出力データの画素との関係の一例を示す図、図４は図１中のメモリ１０〜１３からのデータの読み出し動作を説明するための図、図５は図１中の補間フィルタ１４への補間係数の供給動作を説明するための図、図６は補間係数のテーブルの一例を示す図、図７は図１中の補間フィルタ１４の具体的構成例を示すブロック図、図８は図１中の補間フィルタ１４における補間データの生成動作説明するための図、図９は本発明の映像信号処理装置の台２実施形態を示すブロック図、図１０は本発明の映像信号処理装置の第３実施形態を示すブロック図、図１１は図１０中のメモリ１０〜１３に対するデータの書き込み動作を説明するための図、図１２は図１０中のメモリ１０〜１３からのデータの読み出し動作を説明するための図、図１３は図１０中の補間フィルタ１４への補間係数の供給動作を説明するための図、図１４は図１０中の補間フィルタ１４における補間データの生成動作説明するための図、図１５は図１０中のアドレス変換部３６の具体的構成例を示すブロック図、図１６は図１０中の係数変換部３８の具体的構成例を示すブロック図である。
【００１４】
＜第１実施形態＞
まず、図１に示す第１実施形態の構成について説明する。図１において、拡大あるいは縮小の対象とされている映像信号の入力データは、メモリ１０〜１３に入力される。メモリ１０〜１３はランダム・アクセス・メモリ（ＲＡＭ）である。図１に示す構成によって、映像信号を水平方向に拡大縮小する場合には、メモリ１０〜１３は、入力データとして複数画素のデータを貯蔵するものであればよい。図１に示す構成によって、映像信号を垂直方向に拡大縮小する場合には、メモリ１０〜１３は、入力データとして複数ラインのデータを貯蔵するものであればよい。なお、図１の構成が拡大処理のみ行うものであれば、ＲＡＭでなくてもよく、ＦＩＦＯメモリであってもよい。
【００１５】
入力データは、映像信号を構成する１つの画素データまたは１つのラインデータを１単位のデータとし、この１単位のデータが時系列的に順次入力されて複数単位のデータとされたものである。以下の説明では、水平方向の拡大縮小処理（主として縮小処理）、即ち、１単位のデータが１つの画素データである場合について示す。
【００１６】
メモリ１０〜１３に対し、入力データをどのように書き込むかは、データ書き込み制御部１５（書き込み制御手段）によって制御される。メモリ１０〜１３に書きこまれたデータを、メモリ１０〜１３よりどのように読み出すかは、アドレス選択制御部１６（読み出し制御手段）によって制御される。メモリ１０〜１３より出力されたデータは、補間フィルタ１４に入力される。図１に示す実施例では、補間フィルタ１４は４タップのフィルタである。
【００１７】
係数発生部１７は、補間フィルタ１４における拡大あるいは縮小の補間のために必要な補間係数を発生する。係数発生部１７は、補間係数を貯蔵したＲＯＭ等のテーブルであってもよいし、補間係数を計算により生成して出力するものであってもよい。係数選択制御部１８は、係数発生部１７より出力された補間係数を、４タップのそれぞれのタップにどのように供給するかを制御するものである。補間フィルタ１４は、メモリ１０〜１３より入力されたデータと、係数発生部１７より出力され、係数選択制御部１８によってそれぞれのタップへの供給が制御された補間係数とを用いて補間データを生成して出力する。
【００１８】
以下、図２以降の図面を用いて、図１に示す映像信号処理装置の具体的動作について詳細に説明する。図２において、（Ａ）はメモリ１０〜１３への入力データを示しており、０，１，２，３…は画素の番号である。データ書き込み制御部１５は、図２（Ｂ）〜（Ｅ）に示すような書き込みイネーブルａ〜ｄをそれぞれメモリ１０〜１３に供給する。書き込みイネーブル（ａ〜ｄ）がハイのとき、図２（Ａ）に示す入力データが書き込まれるので、メモリ１０〜１３に対しては、それぞれ、図２（Ｆ）〜（Ｉ）に示すようにデータ（書き込みデータａ〜ｄ）が書き込まれることになる。例えば、メモリ１０には、画素番号０，４，８，１２…の画素データが順次書き込まれる。
【００１９】
即ち、図２（Ａ）に示す入力データは、メモリ１０〜１３に対し、１画素毎に巡回的に順次書き込まれ、入力データを構成する複数画素のデータは、４相のデータ列に展開されることになる。
【００２０】
ここで、図３を用いて縮小処理の概要について説明する。図３に示す縮小処理では、（Ａ）に示す例えばデータ間隔“３２”を有する入力データを間引くよう補間し、（Ｂ）に示す例えばデータ間隔“４４”を有する出力データを生成する。なお、入力データにおけるデータ間隔“３２”とは、隣接する画素間を３２分割し、出力データを１／３２毎の位置に生成することを意味している。出力データにおけるデータ間隔は、縮小率によって決まる。なお、図３では、簡略化のため、入力データにおける左から２，３，５番目の画素がそのまま出力データにおける左から２，３，４番目の画素になっているように図示しているが、実際には、入力データにおける隣接する４つの画素から出力データが生成される。
【００２１】
図１に戻り、アドレス選択制御部１６には、拡大縮小率に応じて設定され、また、出力データのそれぞれの画素データを生成するタイミングの進行に伴って順次変化する複数ビットのアドレス制御データが入力される。より具体的には、複数ビットのアドレス制御データの内、下位２ビットがメモリ１０〜１３の内のどのメモリからデータの読み出しを開始するかを決定する開始メモリ決定データとしてアドレス選択制御部１６に供給され、下位２ビットを除く上位ビットが、その読み出しを開始するメモリにおいて、データを読み出すアドレスを決定するアドレス決定データとしてアドレス選択制御部１６に供給される。勿論、複数ビットのアドレス制御データをアドレス選択制御部１６に供給し、その内部で下位２ビットと残りの上位ビットとを分けてもよい。
【００２２】
複数ビットのアドレス制御データが、例えば８ビットであるとすると、下位２ビットが開始メモリ決定データとなり、上位６ビットがアドレス決定データとなる。下位２ビットを開始メモリ決定データとしているのは、本実施例ではメモリが４つであり、データの読み出しを開始するメモリは４種類となるからである。さらに多くのメモリを備える場合には、開始メモリ決定データとしてより多いビット数が必要となる。アドレス決定データを何ビットとするかは、入力データの画素数によって決まる。
【００２３】
アドレス制御データは、図３（Ａ）に示す入力データの間隔“３２”を“１間隔”としたとき、図３（Ｂ）に示す出力データのそれぞれの画素が、補間の開始点である最初の画素（図３の最も左側の画素）から何間隔離れているかを示している。
【００２４】
係数発生部１７には、５ビットの位相データが入力される。位相データは、図３（Ｂ）に示す出力データのそれぞれの画素が、入力データの間隔“３２”内でどこに位置するかを示すデータである。位相データも、拡大縮小率に応じて設定され、出力データのそれぞれの画素データを生成するタイミングの進行に伴って順次変化する。位相データを何ビットとするかは、出力データの補間間隔による。即ち、図３（Ｂ）に示す出力データの位置は、アドレス制御データによって入力データの最初の画素から何間隔離れているか、さらに、１間隔に満たない余りを示す位相データによって２つの画素間のどこに位置しているかによって決まる。
【００２５】
図４において、（Ａ）はアドレス制御データを、（Ｂ）は位相データを示している。図３（Ｂ）に示す出力データの最初の画素は、入力データの最初の画素と同一位置であるので、出力データの最初の画素を生成するためのアドレス制御データは図４（Ａ）に示すように０であり、位相データも図４（Ｂ）に示すように０である。次に、出力データの２番目の画素は、入力データの２番目の画素と３番目の画素との間に生成されるものであり、アドレス制御データは１、位相データは１２となる。出力データの４番目の画素は、入力データの５番目の画素と６番目の画素との間に生成されるものであり、アドレス制御データは４、位相データは４となる。
【００２６】
アドレス制御データと位相データの具体的数値は、入力データをどのように拡大または縮小して出力データを生成するかによって決まる。実際には、図４（Ａ）に示すアドレス制御データは、上記のように複数ビットのデータとして表され、図４（Ｂ）に示す位相データは上記のように５ビットのデータとして表される。
【００２７】
図４（Ｃ）は、図４（Ａ）に示すアドレス制御データの下位２ビットを除く上位ビットであるアドレス決定データであり、図４（Ｄ）は、図４（Ａ）に示すアドレス制御データの下位２ビットである開始メモリ決定データである。図４（Ｅ）〜（Ｈ）は、それぞれ、メモリ１０〜１３においてデータを読み出すアドレス（読み出しアドレスａ〜ｄ）を示している。
【００２８】
まず、図３（Ｂ）に示す出力データの最初の画素を生成するには、開始メモリ決定データは図４（Ｄ）に示すように０であるので、読み出しを開始するメモリはメモリ１０であり、そのメモリ１０におけるアドレス決定データは図４（Ｃ）に示すように０であるので、メモリ１０においてデータを読み出すアドレスは０である。よって、メモリ１０，１１，１２，１３の順で、全てのメモリ１０〜１３のアドレス０からデータを読み出す。
【００２９】
次に、図３（Ｂ）に示す出力データの２番目の画素を生成するには、開始メモリ決定データが１、アドレス決定データが０であるので、読み出しを開始するメモリはメモリ１１であり、メモリ１１においてデータを読み出すアドレスは０である。よって、メモリ１１，１２，１３，１０の順でデータを読み出す。メモリ１１からメモリ１３までアドレス０のデータを読み出すと、メモリ１３のアドレス０のデータの次の画素データは、図２より分かるように、メモリ１０のアドレス１に書き込まれたデータであるので、メモリ１０のアドレス１からデータを読み出す。よって、メモリ１０〜１３からデータを読み出すアドレスは、図４（Ｅ）〜（Ｈ）に示すように、１，０，０，０となる。
【００３０】
即ち、メモリ１０〜１３から４つの画素データを読み出す際には、読み出しを開始するメモリのアドレスをｋとすると、メモリ１０〜１３からデータを読み出すパターンは、（ｋ，ｋ，ｋ，ｋ）、（ｋ+1，ｋ，ｋ，ｋ）、（ｋ+1，ｋ+1，ｋ，ｋ）、（ｋ+1，ｋ+1，ｋ+1，ｋ）のいずれかとなる。開始メモリ決定データは、これらの４つのパターンの内のどれを選択するかを表すことになる。メモリ１０〜１３においてデータを読み出すアドレスが図４（Ｅ）〜（Ｈ）に示すようになるので、メモリ１０〜１３から読み出されるデータ（読み出しデータａ〜ｄ）は、図４（Ｉ）〜（Ｌ）に示すようになる。
【００３１】
このように、アドレス選択制御部１６は、メモリ１０〜１３より、読み出しを開始したメモリから読み出した画素データから時系列的に連続した４つの画素データを読み出すよう制御していることが分かる。以上のアドレス選択制御部１６によるメモリ１０〜１３からのデータの読み出し制御によって、補間フィルタ１４には、図３（Ｂ）に示すそれぞれの出力データ（補間データ）を生成するのに必要な隣接した４つの画素データが入力されることになる。
【００３２】
次に、図５を用いて、係数発生部１７及び係数選択制御部１８における動作について説明する。図５（Ａ），（Ｂ）は、それぞれ、図４（Ａ），（Ｂ）に示すアドレス制御データ，位相データである。係数発生部１７は、図６に示す３２種類の位相データそれぞれに対応させた補間係数の組（係数ａ〜ｄ）を保持している。または、係数発生部１７は、それぞれの位相データに対応させて補間係数の組を発生する。係数発生部１７は、入力された図５（Ｂ）に示す位相データに応じて、図５（Ｃ）〜（Ｆ）に示すように、図６に示すテーブルより１組の補間係数を発生する。この１組の補間係数は、係数選択制御部１８に入力される。
【００３３】
係数選択制御部１８には、アドレス選択制御部１６に入力される開始メモリ決定データが入力される。図５（Ｇ）は、図４（Ｄ）に示す開始メモリ決定データである。補間フィルタ１４は、図７に示すように、乗算器１４１〜１４４によって、メモリ１０〜１３より出力されたデータ（読み出しデータａ〜ｄ）と係数発生部１７によって発生した補間係数とをそれぞれ乗算し、それらの出力を加算器１４５によって加算するものである。なお、後述のように、読み出しデータａに係数ａ、読み出しデータｂに係数ｂ、読み出しデータｃに係数ｃ、読み出しデータｄに係数ｄを乗じない場合がある。よって、図７では、乗算器１４１〜１４４に供給する係数を係数α〜δとしている。
【００３４】
係数発生部１７によって発生した係数ａ〜ｄは、隣接する４つの画素データに対し、最初の画素から近い順に、係数ａ，ｂ，ｃ，ｄの順で掛け合わせなければならない。前述のように、メモリ１０〜１３からデータを読み出すパターンは４種類あり、補間フィルタ１４に供給する４つの画素データ（読み出しデータａ〜ｄ）が、時系列的にどのように並んでいるかは、そのパターンによって異なる。
【００３５】
詳しく説明すれば、メモリ１０〜１３からデータを読み出すパターンが（ｋ，ｋ，ｋ，ｋ）のとき、メモリ１０〜１３から出力される画素データを最初の画素から近い順に時系列的並べると、メモリ１０，１１，１２，１３となる。パターンが（ｋ+1，ｋ，ｋ，ｋ）のときは、メモリ１１，１２，１３，１０の順、パターンが（ｋ+1，ｋ+1，ｋ，ｋ）のときは、メモリ１２，１３，１０，１１の順、パターンが（ｋ+1，ｋ+1，ｋ+1，ｋ）のときは、メモリ１３，１０，１１，１２の順となる。
【００３６】
係数選択制御部１８は、これらの４つのパターンに応じて、補間フィルタ１４の乗算器１４１〜１４４に供給する係数ａ〜ｄを入れ替えるためのものである。係数選択制御部１８は、乗算器１４１〜１４４に対する係数ａ〜ｄの供給の順序を並び替える補間係数並び替え手段となっている。４つのパターンに応じて係数ａ〜ｄを並び替えることにより、隣接する４つの画素データに対し、最初の画素から近い順に、係数ａ，ｂ，ｃ，ｄの順で係数ａ〜ｄを掛け合わせることができる。
【００３７】
図５（Ｈ）〜（Ｋ）は、補間フィルタ１４の乗算器１４１〜１４４に実際に供給する係数α〜δを示している。図５（Ｈ）〜（Ｋ）より、図５（Ｃ）〜（Ｆ）に示す係数ａ〜ｄを、開始メモリ決定データに応じて、読み出しを開始するメモリより出力される画素データに対して係数ａが乗算されるよう、係数ａ〜ｄをずらしているのが分かる。例えば、開始メモリ決定データが０であれば、係数αが係数ａであり、開始メモリ決定データが１であれば、係数βが係数ａである。
【００３８】
図８（Ａ）〜（Ｄ）は、図４（Ｉ）〜（Ｌ）に示すメモリ１０〜１３からの読み出し画素データである。図８（Ｅ）〜（Ｈ）は、図５（Ｈ）〜（Ｋ）に示す係数である。そして、補間フィルタ１４より出力される補間データは、図８（Ｉ）となる。この補間データは図３に示す出力データである。
【００３９】
以上の構成により、図１に示す本発明の映像信号処理装置は、入力データを縮小することができる。全く同様にして、本発明の映像信号処理装置は、入力データを拡大することができる。本発明の映像信号処理装置が拡大処理を行うか縮小処理を行うかは、アドレス選択制御部１６に供給されるアドレス制御データによって決まる。即ち、アドレス制御データを適宜に設定すれば、本発明の映像信号処理装置は、拡大装置にも縮小装置にもなる。拡大処理も縮小処理も全く同じ制御動作が行われるので、拡大処理と縮小処理とを処理の途中で切り換えても、拡大処理も縮小処理とを混在させても、従来のような不具合を発生することがない。
【００４０】
＜第２実施形態＞
本発明の映像信号処理装置は、図１に示す実施例に限定されるものではない。図１に示す実施例では補間フィルタ１４を４タップとしたが、図９に示す第２実施例では補間フィルタを８タップとした場合の構成を示している。補間フィルタ１４０が８タップであるので、メモリ２０〜２７の８個のメモリを設けている。図９において、データ書き込み制御部１５０は、図１のデータ書き込み制御部１５と同様の動作をし、アドレス選択制御部１６０は、図１のアドレス選択制御部１６と同様の動作をする。メモリが８個であるので、開始メモリ決定データは３ビットである。
【００４１】
また、係数発生部１７０は、図１の係数発生部１７と同様の動作をし、係数選択制御部１８０は図１の係数選択制御部１８と同様の動作をする。この実施例では、補間フィルタ１４０が８タップであるので、係数発生部１７０は８個の補間係数を発生し、係数選択制御部１８０はその８個の補間係数を開始メモリ決定データに応じて並び替える。
【００４２】
以上説明した第１，第２実施形態では、一例として、輝度信号Ｙと２つの色差信号Ｃｂ，Ｃｒよりなる画像データ（４：２：２フォーマット）における輝度信号Ｙを入力データとすることができる。勿論、色差信号Ｃｂ，Ｃｒそれぞれを入力データとすることもできるが、色差信号Ｃｂ，Ｃｒが交互に配列されたシリアルデータを入力データとする場合には、第１，第２実施形態を発展させて、次の第３実施形態のように構成することによって、交互に配列されたシリアルデータに対応させることができる。
【００４３】
＜第３実施形態＞
図１０に示す第３実施形態は、図１に示す第１実施形態と同様、４タップの補間フィルタを用いた例である。図１０において、図１と同一部分には同一符号を付し、その説明を適宜省略する。図１０において、拡大あるいは縮小の対象とされている映像信号の入力データであり、色差信号Ｃｂ，Ｃｒが交互に配列されたシリアルデータは、メモリ１０〜１３に入力される。
【００４４】
図１１以降の図面を用いて、図１０に示す第３実施形態の具体的動作について詳細に説明する。図１１において、（Ａ）はメモリ１０〜１３への入力データを示しており、０，１，２，３…は画素の番号である。簡略化のため色差信号Ｃｂ，ＣｒをそれぞれＢ，Ｃと表すと、入力データはＢ，Ｃが交互に配列されているので、０，０，１，１，２，２，３，３…となる。データ書き込み制御部１５は、図１１（Ｂ）〜（Ｅ）に示すような書き込みイネーブルａ〜ｄをそれぞれメモリ１０〜１３に供給する。ここでの書き込みイネーブルａ〜ｄは、図２における書き込みイネーブルａ〜ｄと異なり、ハイの期間が２画素分となっている。
【００４５】
書き込みイネーブル（ａ〜ｄ）がハイのとき、図１１（Ａ）に示す入力データが書き込まれるので、メモリ１０〜１３に対しては、それぞれ、図１１（Ｆ）〜（Ｉ）に示すようにデータ（書き込みデータａ〜ｄ）が書き込まれることになる。例えば、メモリ１０には、画素番号０，０，４，４，８，８，１２，１２…の画素データが順次書き込まれる。このように、第３実施形態では、交互に配列された色差信号Ｃｂ，Ｃｒを対（組）にしてメモリ１０〜１３に順次書き込んでいく。
【００４６】
アドレス選択制御部１６は、図１と全く同様に動作する。図１２（Ａ）〜（Ｈ）は図４（Ａ）〜（Ｈ）と同じである。アドレス選択制御部１６は、図１と同様、図１２（Ｅ）〜（Ｈ）に示す読み出しアドレスａ〜ｄを発生する。図１０に示す第３実施形態では、読み出しアドレスａ〜ｄをそのままメモリ１０〜１３に入力するのではなく、アドレス変換部３６によって読み出しアドレスａ〜ｄを予め定めた変換条件に基づいて変換してメモリ１０〜１３に入力する。これは、メモリ１０〜１３には、色差信号Ｃｂ，Ｃｒが組となって書き込まれ、組にしたデータに対して互いに同一の補間位相にて補間演算する必要があるからである。
【００４７】
アドレス変換部３６は、入力された読み出しアドレスａ〜ｄを、図１２（Ｉ）〜（Ｌ）に示す読み出しアドレスａ′〜ｄ′に変換して、メモリ１０〜１３に供給する。アドレス変換部３６は、変換条件として、入力された読み出しアドレスａ〜ｄ（値ｎとする）を２倍したもの（２ｎ）と、それに１を足し合わせて（２ｎ＋１）、１クロック遅延したものを交互に選択して出力する。図１２より分かるように、アドレス変換部３６は、全てのタイミングの読み出しアドレスａ〜ｄを基にして読み出しアドレスａ′〜ｄ′を生成するのではなく、２タイミングに１タイミングのみ、読み出しアドレスａ〜ｄを読み出しアドレスａ′〜ｄ′生成のために用いる。
【００４８】
図１５は、アドレス変換部３６の具体的構成例である。図１５において、入力アドレス（読み出しアドレスａ〜ｄ）は、乗算器３６１によって２倍とされる。乗算器３６１の出力は加算器３６２と、スイッチ３６４の一方の端子に入力される。加算器３６２は、乗算器３６１の出力に１を加算する。加算器３６２の出力は遅延器３６３によって１クロック遅延され、スイッチ３６４の他方の端子に入力される。スイッチ３６４には切換信号が入力され、スイッチ３６４は、乗算器３６１の出力と遅延器３６３の出力とを交互に選択する。この図１５に示す変換処理は、読み出しアドレスａ〜ｄの全てに対して行われる。
【００４９】
以上の構成により、アドレス変換部３６は、読み出しアドレスａ〜ｄを２倍したものと、それに１を足し合わせて、１クロック遅延したものを交互に選択するという変換条件に基づいて、読み出しアドレスａ′〜ｄ′を生成する。なお、アドレス変換部３６での変換条件は、メモリ１０〜１３に対してどのようにデータを書き込むか、即ち、いくつのデータ（画素）を組にしてメモリ１０〜１３に書き込んでいくかによって決まる。
【００５０】
メモリ１０〜１３においてデータを読み出すアドレスが図１２（Ｉ）〜（Ｌ）に示すようになるので、メモリ１０〜１３から読み出されるデータ（読み出しデータａ〜ｄ）は、図１２（Ｍ）〜（Ｐ）に示すようになる。
【００５１】
次に、図１０に戻り、係数発生部１７及び係数選択制御部１８は、図１と全く同様に動作する。図１３（Ａ）〜（Ｇ）は図５（Ａ）〜（Ｇ）と同じである。係数選択制御部１８は、図１と同様、図１３（Ｈ）〜（Ｋ）に示す係数α〜δを発生する。図１０に示す第３実施形態では、係数α〜δをそのまま補間フィルタ１４に入力するのではなく、係数変換部３８によって係数α〜δを予め定めた変換条件に基づいて変換して補間フィルタ１４に入力する。これは、メモリ１０〜１３からの読み出しデータａ〜ｄが図１２（Ｍ）〜（Ｐ）に示す如くであり、組にしたデータに対して互いに同一の係数を用いて補間演算する必要があるからである。
【００５２】
係数変換部３８は、変換条件として、入力された係数α〜δを１クロック毎ホールドして出力することによって、図１３（Ｌ）〜（Ｏ）に示すように、補間フィルタ１４の乗算器１４１〜１４４に実際に供給する係数α〜δを生成する。
【００５３】
図１６は、係数変換部３８の具体的構成例である。図１６において、入力係数（係数α〜δ）は、遅延器３８１に入力される。遅延器３８１にはイネーブル信号が入力され、遅延器３８１は、１クロック毎にホールドを有効とする。従って、図１３に示すように、係数選択制御部１８が発生する係数α〜δは、２タイミングに１タイミングのみ、補間フィルタ１４への入力係数として使用され、２タイミングの期間、同じ係数α〜δが補間フィルタ１４へと供給されることになる。なお、係数変換部３８での変換条件は、メモリ１０〜１３に対してどのようにデータを書き込むか、即ち、いくつのデータ（画素）を組にしてメモリ１０〜１３に書き込んでいくかによって決まる。
【００５４】
図１４（Ａ）〜（Ｄ）は、図１２（Ｍ）〜（Ｐ）に示すメモリ１０〜１３からの読み出し画素データである。図１４（Ｅ）〜（Ｈ）は、図１３（Ｌ）〜（Ｏ）に示す係数である。そして、補間フィルタ１４より出力される補間データは、図１４（Ｉ）となる。
【００５５】
以上説明した第３実施形態では、２つのデータ（２画素）を組にしてメモリ１０〜１３に書き込む場合について説明したが、本発明は、３つ以上のデータ（３画素以上）を組にしてメモリ１０〜１３に書き込む場合にも用いることができる。例えば３原色信号Ｒ，Ｇ，Ｂが規則的に順番に配列したシリアルデータを入力データとする場合には、Ｒ，Ｇ，Ｂの３つのデータ（３画素）を組にしてメモリ１０〜１３に書き込む。
【００５６】
前述のように、いくつのデータを組にしてメモリ１０〜１３に書き込んでいくかによって、アドレス変換部３６での変換条件や係数変換部３８での変換条件を適宜に異ならせればよい。一例として、３画素を組とする場合、読み出しアドレスをｎとしたとき、３ｎ，３ｎ＋１，３ｎ＋２を順に切り換えることになる。また、係数α〜δは３つのタイミング連続して同一のものを用いることになる。
【００５７】
Ｍ種類（Ｍは２以上の整数）の映像信号が順番に配列したシリアルデータの場合、Ｍ画素を組とするので、アドレス変換部３６での変換条件は、Ｍｎ，Ｍｎ＋１，…，Ｍｎ＋（Ｍ−１）となる。係数変換部３８での変換条件は、Ｍタイミングに１タイミングのみ係数α〜δを使用して、その係数α〜δをＭタイミング連続して用いるということになる。
【００５８】
図１０に示す第３実施形態においても、メモリ１０〜１３に複数ラインのデータを書き込むことにより、映像信号を垂直方向に拡大縮小することができる。さらに、メモリの数や補間フィルタのタップ数は４に限定されるものでもない。第１，第２実施形態と同様、メモリの数（Ｎ）や補間フィルタのタップ数（Ｎ）は２以上の整数であればよい。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明の映像信号処理装置は、映像信号を構成する１つの画素データまたは１つのラインデータを１単位のデータとし、１単位のデータが時系列的に順次入力される入力データを拡大または縮小して出力データを生成するものである。
【００６０】
そして、第１〜第ＮのＮ個のメモリと、入力データの第１の複数単位のデータがＮ相のデータ列に展開されるよう、入力データを１単位のデータ毎に第１〜第Ｎのメモリに対し巡回的に順次書き込むよう制御する書き込み制御手段とを備える。
【００６１】
また、第１〜第Ｎのメモリの内、どのメモリからデータの読み出しを開始するかを決定するためのデータであり、拡大縮小率に応じて設定され、出力データのそれぞれの単位のデータを生成するタイミングの進行に伴って変化する開始メモリ決定データと、読み出しを開始するメモリにおけるデータを読み出すアドレスを決定するためのデータであり、拡大縮小率に応じて設定され、出力データのそれぞれの単位のデータを生成するタイミングの進行に伴って変化するアドレス決定データとを用い、第１〜第Ｎのメモリより、読み出しを開始するメモリから読み出した１単位のデータから時系列的に連続したＮ単位のデータを読み出すよう制御する読み出し制御手段を備える。
【００６２】
さらに、出力データのそれぞれの単位のデータを入力データのそれぞれの単位のデータに対してどのような位相で生成するかを示すデータであり、拡大縮小率に応じて設定され、出力データのそれぞれの単位のデータを生成するタイミングの進行に伴って変化する位相データに応じて、Ｎ個の補間係数を発生する係数発生手段と、開始メモリ決定データに応じて、Ｎ個の補間係数を並び替える補間係数並び替え手段とを備える。そして、第１〜第Ｎのメモリより読み出されたＮ単位のデータと補間係数並び替え手段によって並び替えられたＮ個の補間係数とを用いて、出力データを生成するＮタップの補間フィルタとを備えて構成した。
【００６３】
以上の構成により、本発明の映像信号処理装置は、回路規模が小さく、映像の拡大と縮小の双方に対応することができ、拡大と縮小とを簡単に切り換えることができる。よって、本発明の映像信号処理装置は、画面の水平方向中央部では映像を略一定の表示サイズとすると共に、左右部では映像を左右端部に近付くに従って順次拡大する非線形のモードのような１つの画面内に縮小と拡大とが混在するアスペクト変換に用いて極めて好適である。
【００６４】
さらに、Ｍ種類の映像信号を構成する画素データまたはラインデータが時系列的に順番に配列したシリアルデータが入力データとして入力され、この入力データを補間演算によって拡大または縮小して出力データを生成する場合には、Ｍ単位のデータ毎に第１〜第Ｎのメモリに対し巡回的に順次書き込むようにし、Ｍ単位のデータに対して、互いに同一の補間位相にて補間演算がなされるよう、予め定めた第１の変換条件に基づいてＮ個の読み出しアドレスを変換すると共に、Ｍ単位のデータに対して、互いに同一の係数にて補間演算がなされるよう、予め定めた第２の変換条件に基づいてＮ個の補間係数を変換するよう構成した。
【００６５】
この構成により、本発明の映像信号処理装置は、複数種類の映像信号が順番に配列したシリアルデータを拡大縮小することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】図１中のメモリ１０〜１３に対するデータの書き込み動作を説明するための図である。
【図３】縮小処理における入力データの画素と出力データの画素との関係の一例を示す図である。
【図４】図１中のメモリ１０〜１３からのデータの読み出し動作を説明するための図である。
【図５】図１中の補間フィルタ１４への補間係数の供給動作を説明するための図である。
【図６】補間係数のテーブルの一例を示す図である。
【図７】図１中の補間フィルタ１４の具体的構成例を示すブロック図である。
【図８】図１中の補間フィルタ１４における補間データの生成動作説明するための図である。
【図９】本発明の第２実施例を示すブロック図である。
【図１０】本発明の第３実施形態を示すブロック図である。
【図１１】図１０中のメモリ１０〜１３に対するデータの書き込み動作を説明するための図である。
【図１２】図１０中のメモリ１０〜１３からのデータの読み出し動作を説明するための図である。
【図１３】図１０中の補間フィルタ１４への補間係数の供給動作を説明するための図である。
【図１４】図１０中の補間フィルタ１４における補間データの生成動作説明するための図である。
【図１５】図１０中のアドレス変換部３６の具体的構成例を示すブロック図である。
【図１６】図１０中の係数変換部３８の具体的構成例を示すブロック図である。
【図１７】一般的な縮小装置を示すブロック図である。
【図１８】一般的な拡大装置を示すブロック図である。
【符号の説明】
１０〜１３，２０〜２７  ランダム・アクセス・メモリ
１４，１４０  補間フィルタ
１５，１５０  データ書き込み制御部（書き込み制御手段）
１６，１６０  アドレス選択制御部（読み出し制御手段）
１７，１７０  係数発生部（係数発生手段）
１８，１８０  係数選択制御部（補間係数並び替え手段，補間係数並び替え部）
３６  アドレス変換部
３８  係数変換部
【図１】
0003800522.tif 000002
【図２】
0003800522.tif 000003
【図３】
0003800522.tif 000004
【図４】
0003800522.tif 000005
【図５】
0003800522.tif 000006
【図６】
0003800522.tif 000007
【図７】
0003800522.tif 000008
【図８】
0003800522.tif 000009
【図９】
0003800522.tif 000010
【図１０】
0003800522.tif 000011
【図１１】
0003800522.tif 000012
【図１２】
0003800522.tif 000013
【図１３】
0003800522.tif 000014
【図１４】
0003800522.tif 000015
【図１５】
0003800522.tif 000016
【図１６】
0003800522.tif 000017
【図１７】
0003800522.tif 000018
【図１８】
0003800522.tif 000019