(57)【特許請求の範囲】
【請求項１】
並列に接続された複数の個別素子（ＥＢ）がセルフィールド（ＺＦ）の複数のセル（Ｚ１〜Ｚ３）として配置されており、
半導体基体（１）が設けられており、
該半導体基体（１）内に配置される第１の導電型の少なくとも１つの内部ゾーン（２）が設けられており、該内部ゾーンは前記半導体基体（１）の第１の表面（３）に少なくとも部分的に接しており、
前記内部ゾーン（２）に接する少なくとも１つのドレインゾーン（４）が設けられており、
第２の導電型の少なくとも１つのベースゾーン（８）が設けられており、該ベースゾーンは前記第１の表面（３）において半導体基体（１）内へ埋め込まれており、
第１の導電型の少なくとも１つのソースゾーン（９）が設けられており、該ソースゾーンはそれぞれのベースゾーン（８）内に埋め込まれている、
半導体モジュール用の高電圧耐性を有する縁部構造体において、
前記セルフィールド（ＺＦ）の縁部領域（ＲＢ）に配置されたソースゾーン（９）の少なくとも一部がシェーディングされたソースゾーン領域（９’）を有しており、
該シェーディングされたソースゾーン領域（９’）は各ソースゾーン（９）と同じ導電型でより低いドーパント濃度を有し、
該シェーディングされたソースゾーン領域により、電荷キャリアによる逆方向電流（Ｉ１）がある場合に各ソースゾーン（９）とベースゾーン（８）との間の寄生ダイオード（Ｄ１）の導通が抑圧される
ことを特徴とする半導体モジュール用の高電圧耐性を有する縁部構造体。
【請求項２】
前記セルフィールド（ＺＦ）は六角形のセル（Ｚ１〜Ｚ３）を有する、請求項１記載の縁部構造体。
【請求項３】
前記セルフィールド（ＺＦ）は正方形のセル（Ｚ１〜Ｚ３）を有する、請求項１記載の縁部構造体。
【請求項４】
前記セルフィールド（ＺＦ）の縁部領域（ＲＢ）で、少なくとも外側の２つのセル列（ＺＲ１、ＺＲ２）がシェーディングされたソースゾーン領域（９’）を有する、請求項２または３記載の縁部構造体。
【請求項５】
前記セルフィールド（ＺＦ）の縁部領域（ＲＢ）で、少なくとも最も外側のセル列（ＺＲ１）が前記ソースゾーン領域（９’）によって完全にシェーディングされたソースゾーン（９）を有する、請求項２から４までのいずれか１項記載の縁部構造体。
【請求項６】
前記セルフィールド（ＺＦ）はストライプ形状のセル（Ｚ１〜Ｚ３）を有する、請求項１記載の縁部構造体。
【請求項７】
前記セルフィールド（ＺＦ）の縁部領域（ＲＢ）で最も外側のセル列（ＺＲ１）のみがシェーディングされたソースゾーン領域（９’）を有しており、該シェーディングされたソースゾーン領域は各セルの縁に配向される１／２の部分に設けられている、請求項６記載の縁部構造体。
【請求項８】
前記シェーディングされたソースゾーン領域（９’）は各ベースゾーン（８）と同じ導電型で同じドーパント濃度を有する、請求項１から７までのいずれか１項記載の縁部構造体。
【請求項９】
半導体モジュールはヴァーティカルなパワートランジスタまたはＩＧＢＴである、請求項１から８までのいずれか１項記載の縁部構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、並列に接続される複数の個別素子がセルフィールドの複数のセルとして配置されており、半導体基体が設けられており、半導体基体内に配置されて第１の導電型の少なくとも１つの内部ゾーンが設けられており、この内部ゾーンは半導体基体の第１の表面に少なくとも部分的に接しており、内部ゾーンに接する少なくとも１つのドレインゾーンが設けられており、第２の導電型の少なくとも１つのベースゾーンが設けられており、ベースゾーンは第１の表面において半導体基体内へ埋め込まれており、第１の導電型の少なくとも１つのソースゾーンが設けられており、ソースゾーンはそれぞれのベースゾーン内に埋め込まれている、半導体モジュール用の高電圧耐性を有する縁部構造体に関する。
【０００２】
【従来の技術】
この種の半導体モジュールは内部ゾーンに接するドレインゾーンが内部ゾーンと同じ導電型を有する場合、例えばＭＯＳＦＥＴとして構成される。また電界効果によって制御されるこの種の半導体モジュールは、アノードゾーンとしてのドレインゾーンが内部ゾーンとは反対の導電型で構成されている場合、ＩＧＢＴとして知られている。米国特許第５００８７２５号明細書には、並列接続され、それぞれのセルとして配置された複数の個別素子が密に詰め込まれて、１つのセルフィールドに配置される形の半導体モジュールが記載されている。
【０００３】
フリーホイール動作においてこのような半導体モジュールでは典型的に、半導体基板が２つの極性の電荷キャリアで充溢する。電荷キャリアは内部ゾーン全体にわたって分布しており、その際にこれらの電荷キャリアは例えば縁部領域でもラテラル方向にアクティブなセルフィールドを越えて拡散する。半導体モジュールの内部ゾーンが続いて転流する際に、一方の導電型の電荷キャリアがディスクの後面へ大きな面積のドレイン金属化部を介して問題なく流れ、その一方で他方の導電型の電荷キャリアはディスクの前面へベースゾーンおよびソース電極を介して流れる。特にセルフィールドの直接の縁部領域に配置されたセルは、その個所の逆方向電流密度が非常に大きいために特に強く負荷されてしまい、（転流の急峻性に依存して）逆方向電流が比較的小さくても、このような半導体モジュールに基本的に存在している寄生トランジスタの導通を招き、ブレークダウンにいたる。
【０００４】
さらにこの装置では望ましくない電圧のブレークダウンがアバランシェ動作時にも特有に発生する。この場合縁部領域の電界は縁によってドープ領域が湾曲しており、そのために等ポテンシャル曲線の特性が非対称であることにより非常に大きくなる。縁部領域の電界分布が非対称であるため、この場合には小さな電流であっても半導体モジュールのブレークダウンにいたることがある。
【０００５】
このような望ましくない電圧ブレークダウンを回避するために、この形式の半導体モジュールではアクティブなセルの外側の縁部領域にリング形のドープ領域が設けられている。このような保護リングにより縁部領域での局所的な電界強度のピークが回避される。これは例えばカナダ特許第６６７４２３号明細書から公知である。ここに記載されている保護リングは“フローティング”状態、すなわち所定のポテンシャルを有さない状態にある。このようなフローティング保護リングは周知のように縁部へ向かってきわめて幅広に設計しなければならない。なぜならこのような保護リングにおいて電界強度がほぼ“０”まで低減されるからである。
【０００６】
さらにこの保護リングをコンタクトホールを介してソースの金属化部に接続することもできる。この場合にはこの保護リングは“非フローティング”状態であり、ソースゾーン領域と同じポテンシャルに置かれている。しかしこれらの“フローティング”状態および“非フローティング”状態のリングの製造はセルフアライメント技術ではきわめて煩雑であり、非常にコストがかかる。保護リングをセルフアライメント技術で製造する際の特別な課題として、例えばソース電極とゲート電極との間の短絡を回避することがある。
【０００７】
この種の保護リングは典型的にはイオン注入により製造される。イオン注入では周知のように半導体結晶またはその表面が強く浸食され、それ自体では続くヒールステップの際に最適に再結晶されない。続くゲート酸化物の成長時にはその品質に特に高い要求が呈されるにもかかわらず、半導体基体への境界面の境界面電荷またはゲート酸化物内の可動または固定の電荷が形成されることがある。こうした寄生電荷はゲート酸化物内に不定の部分容量を発生させ、これにより半導体モジュールのこの領域で所定の切換を行うことが困難になる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、従来の技術から出発して、半導体モジュールのための高電圧耐性を有する縁部構造を提供し、簡単化とスペースの節約とを達成して、再現性を有する高いブレークダウン電圧を保証することである。
【０００９】
【課題を解決するための手段】
この課題は、セルフィールドの縁部領域に配置されたソースゾーンの少なくとも一部がシェーディングされたソースゾーン領域を有しており、このシェーディングされたソースゾーン領域は各ソースゾーンと同じ導電型でより低いドーパント濃度を有し、このシェーディングされたソースゾーン領域により、電荷キャリアによる逆方向電流がある場合に各ソースゾーンとベースゾーンとの間の寄生ダイオードの導通が抑圧される構成により解決される。
【００１０】
【発明の実施の形態】
本発明では、ソースゾーンを形成するためのマスキングに加えて更なるフォトレジストにより半導体基体がマスクされる。この付加的なフォトレジストにより、縁部領域に存在するセルのソースゾーンの少なくとも一部がカバーされ、このようにしてカバーされた領域はドープされないか、または弱くドープされるだけにとどめられる。半導体モジュールのアクティブなセル表面はこの手段により付加的なフォトレジストの形態に応じて１つまたは複数のセル列だけ低減され、これによっても導通抵抗ＲＤＳｏｎの上昇は僅かしか生じない。しかもこうした手段により簡単にスペースを節約しつつ、縁部領域の寄生バイポーラトランジスタが電荷キャリアの逆方向電流に起因して転流時またはアバランシェ動作中に導通することが抑圧される。
【００１１】
特に有利には本発明は主としてセルフアライメントのセルコンセプトを有する半導体モジュールに用いられる。なぜなら付加的なマスクのアライメントはアライメント精度への要求が非常に低いために、１／２のゲート電極幅の範囲で完全に問題がなくなるからである。さらにシェーディングされたソースゾーン領域は有利には唯一の共通のプロセスステップでソースゾーン領域と共に形成される。さらにシェーディングされたソースゾーン領域の製造におけるウェハプロセスのコストは、上述のきわめて煩雑な保護リングおよびコンタクトホール金属化部の製造に比べて著しく小さい。
【００１２】
シェーディングされたソースゾーン領域は典型的には、電流の流れるチャネルの形成を抑圧するか、または少なくとも低減させるべきソースゾーンの領域に配置されている。典型的にはこのシェーディングされた領域は縁部領域に配置されたセル内に設けられており、有利には当該のソースゾーンの縁に向かう領域に配置される。
【００１３】
高電圧への耐性を有する典型的な電力用半導体モジュールのセルフィールドは、均一かつ対称に構成され密に詰め込まれた典型的な複数のセルから成る。特に有利には、セルフィールドのセルは六角形の横断面を有している。この六角形の構造によりセルの最も密な表面の詰め込みが可能となり、すなわちチップ表面が最適に利用可能となる。さらにこの六角形のセル構造では最適な順方向抵抗と同時に最適な負荷電流が達成される。別の有利なセル構造はほぼ正方形のセル、または矩形のセル、ストライプ形状のセルまたは三角形のセルを使用する際に得られる。ただし本発明は他のセルの構成、例えば円形または楕円形のセルの構成に適用することができる。
【００１４】
六角形のセルまたは正方形のセルによるセルデザインでは、セルフィールドの縁部領域での寄生バイポーラトランジスタを抑圧するために、しばしばセルフィールドの縁部領域の外側の少なくとも２つのセル列がシェーディングされたソースゾーン領域を有さなければならない。セルの各ソースゾーン内部のシェーディングされたソースゾーン領域の部分はこの場合、寄生バイポーラトランジスタの抑圧と同時に最適な導通抵抗が得られるように設計されている。典型的にはこのようなセルデザインでは最も外側のセル列のソースゾーンは完全にシェーディングされる。最も外側のセル列の次のセル列ではシェーディングされたソースゾーン領域の部分はソースゾーン全体に比べて段階的に低減される。実際には多くの場合、最も外側のセル列が完全にシェーディングされ、その次のセル列は縁部領域に配向されるセルの外側の１／２がシェーディングされていれば充分である。
【００１５】
特に有利には、有利にはストライプ形状のセルを有するセルデザインも考えられる。このようなセルでは、セルフィールドの縁部領域において最も外側のセル列のみがシェーディングされていれば充分であることが多い。シェーディングされたソースゾーン領域は縁部領域に配向されたセルの外側の１／２に設ければよい。
【００１６】
有利な実施形態ではシェーディングされたソースゾーン領域はそれぞれベースゾーンと同じ導電型および同じドーパント濃度を有する。この場合シェーディングされたソースゾーン領域はきわめて簡単に付加的なマスキングによって形成される。
【００１７】
さらにもちろんソースゾーン内のドープされないシェーディング領域も可能である。
【００１８】
特に有利にはドレインゾーンは内部ゾーンと同じドーパント濃度を有する。ここから形成される有利な半導体モジュールは電力用ＭＯＳＦＥＴである。また本発明はＩＧＢＴおよび他の半導体モジュールにも適用可能である。ＩＧＢＴの場合ドレインゾーンがアノードゾーンとして構成されている。このアノードゾーンは内部ゾーンとは反対の導電型を有しており、典型的には極めて高いドーパント濃度を有する。さらに本発明は全ての形式のＭＯＳＦＥＴ、例えばＤ‐ＭＯＳＦＥＴ、Ｖ‐ＭＯＳＦＥＴ、Ｕ‐ＭＯＳＦＥＴなどに適用可能である。
【００１９】
本発明の有利な構成および他の実施形態は従属請求項の特徴部分に記載されている。
【００２０】
【実施例】
本発明を以下に図および実施例に即して詳細に説明する。図中、同一の構成素子または同じ機能を有する構成素子には同じ参照番号を付してある。ただし図示されていないものは除く。
【００２１】
図１には、高電圧への耐性を有する本発明の（電力用）半導体モジュールの縁部構造が部分図で示されている。半導体モジュールはここではＤ‐ＭＯＳＦＥＴまたはＩＧＢＴとして構成されている。
【００２２】
半導体モジュールは並列接続され、それぞれ個々のセルとして配置された複数の個別素子ＥＢを有している。図１の部分図には半導体モジュールの縁部領域ＲＢに配置された３つのセルＺ１〜Ｚ３が示されている。縁部領域ＲＢはアクティブなセルＺ１〜Ｚ３の外側に存在する半導体基体１の領域である。ヴァーティカルに構成された半導体モジュールはソース端子Ｓ、ゲート端子Ｇ、ドレイン端子Ｄを有しており、その際にソース端子Ｓおよびドレイン端子Ｄは半導体基体１の対向側に配置されている。
【００２３】
図１には参照番号１で半導体モジュールの半導体基体が示されている。半導体基体１は例えばシリコン基板から形成されており、この実施例では弱くｎ型にドープされた内部ゾーン２を有しており、この内部ゾーンはソース側で半導体基体１の第１の表面３に接している。ドレイン側ではドレインゾーン４が内部ゾーン２に接している。
【００２４】
半導体モジュールがＭＯＳＦＥＴとして構成されている場合、ドレインゾーン４は典型的には強くｎ型にドープされている。半導体モジュールがＩＧＢＴである場合、ドレインゾーン４はアノードゾーンとも称され、典型的には強くｐ型にドープされている（このことは端子の個所に示されている）。この場合境界面５はドレインゾーン４と内部ゾーン２との間のｐｎ接合部である。さらにドレインゾーン４は半導体基体１の第２の表面６に接しており、大きな面積でドレイン電極７ひいてはドレイン端子Ｄに接続されている。
【００２５】
ソース側の表面３には複数のベースゾーン８が内部ゾーン２内に埋め込まれている。ベースゾーン８は内部ゾーン２に対して反対の導電型を有しており、つまり図示の実施例ではｐ型にドープされている。この実施例ではそれぞれのベースゾーン８には強くｎ型にドープされた唯一のソースゾーン９が埋め込まれている。また複数のソースゾーン９が各ベースゾーン８内に設けられていてもよい。
【００２６】
この実施例ではベースゾーン８およびそこに埋め込まれたソースゾーン９はウェルの形状に構成されており、例えばイオン注入および／または拡散により形成される。ベースゾーン８および／またはソースゾーン９は典型的には必ずしも埋め込まれた相応のセルＺ１〜Ｚ３と同じセル構造を有していない。このようなセル構造はストライプ形、六角形、三角形、四角形、円形、楕円形などに構成することができる。
【００２７】
図１の半導体モジュールはヴァーティカルなＤ‐ＭＯＳＦＥＴとして構成されている。もちろんソースゾーン９またはベースゾーン８をトレンチ形、Ｖトレンチ形または類似の形状に構成することもできる。相応の半導体モジュールはトレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴとして構成することができる。
【００２８】
図１ではソースゾーン９およびベースゾーン８は周知のようにコンタクトホール１０’を介してソース電極１０ひいてはソース端子Ｓに接続されている。またベースゾーン８がこの分路を介さずにソース電極１０にコンタクトしていてもよい。ただしベースゾーン８およびソースゾーン９の分路を介して、寄生バイポーラトランジスタの導通が回避される。
【００２９】
さらに第１の表面３にゲート電極１１が設けられており、このゲート電極は薄いゲート酸化物１２を介して半導体基体１から分離されている。ゲート端子Ｇに接続されているゲート電極１１は例えば高濃度にドープされたポリシリコンまたは金属から成っている。さらにフィールド酸化物１３が設けられており、ソース電極１０はゲート電極１１および半導体基体１に対して分離されている。
【００３０】
本発明によれば縁部領域ＲＢに配置されたセルＺ１〜Ｚ３にシェーディングされたソースゾーン領域９’が設けられている。シェーディングされたソースゾーン領域９’はこの場合ソースゾーン９の構成部分としてソースゾーン９内部に設けられている。極端な場合シェーディングされたソースゾーン領域９’は相応のソースゾーン９の領域全体を占めることができる。シェーディングされたソースゾーン領域９’は技術的な理由から典型的にはベースゾーン８と同じ導電型で同じドーパント濃度を有する。また技術的にはかなり複雑になるけれども、シェーディングされたソースゾーン領域９’が相応のソースゾーン９と同じ導電型で、これよりも格段に低いドーパント濃度を有するように構成してもよい。またシェーディングされたソースゾーン領域９’をドープしないことも考えられる。
【００３１】
ここで重要なのは、シェーディングされたソースゾーン領域９’をセルフィールドの縁部領域ＲＢのソースゾーン９の内部に配置することにより、電荷キャリアによる逆方向電流Ｉ１（この実施例ではホールによる逆方向電流）によって、ソースゾーン９、ベースゾーン８および内部ゾーン２から成るｐｎダイオードＤ１または寄生バイポーラトランジスタＴ１の意図しない導通が抑圧される点のみである。
【００３２】
この実施例ではセルフィールドの縁部領域ＲＢ内の最も外側のセルＺ１は完全にシェーディングされたソースゾーン９、９’を有している。外側から２番目のセルＺ２は１／２だけシェーディングされたソースゾーン９、９’を有しており、これは縁へ向かって１／２だけシェーディングされたセルである。他の全ての内側のセルＺ３はシェーディングされたソースゾーン領域９’を有さない。
【００３３】
技術的に特に有利なのは、シェーディングされたソースゾーン領域９’の製造のために付加的なプロセスステップが必要ない点である。これはシェーディングされたソースゾーン領域９’が有利には各ソースゾーン９と同時に形成できるからである。さらにシェーディングされたソースゾーン領域９’のマスキングには複雑な技術が必要ない。なぜならこのマスキングの調整はゲート電極幅の１／２の範囲で位置精度を有していればよいからである。
【００３４】
以下に図１に即して、半導体モジュールの縁部領域ＲＢでの本発明のシェーディングされたソースゾーン領域９’の機能を詳細に説明する。
【００３５】
半導体モジュールのフリーホイール動作では、典型的には内部ゾーン２が電荷キャリアによって充溢する。ｎチャネルＭＯＳＦＥＴの場合、内部ゾーン２で正の電荷キャリア（正孔）および負の電荷キャリア（電子）が充溢状態になる。これらの電荷キャリアは内部ゾーン２全体にわたってヴァーティカル方向にもラテラル方向にもそれぞれの電荷キャリアの拡散長さのオーダーで分布している。例えば半導体モジュールの縁部領域ＲＢにおいてもこれらの電荷キャリアは半導体モジュールのアクティブなセル領域を越えて同様に分布している。
【００３６】
続いて半導体モジュールが転流する際に、ソース端子Ｓにドレイン端子Ｄに対して負のポテンシャルが印加される。これにより内部ゾーン２の電子はドレインゾーン４を介して大きな面積でディスクの後面６を越えて流れる。ホールは反対方向にベースゾーン８を介してソース電極１０へ流れる。これによりほぼ垂直な方向で（第１の表面３の方向に）向かう正孔の逆方向電流Ｉが流れる。
【００３７】
半導体モジュールの縁部領域ＲＢ、すなわちアクティブなセルフィールドの外側では、そこに存在している正孔が同様に正孔電流Ｉ１を生じさせる。この正孔電流Ｉ１の流れる方向は、アクティブなセルフィールドの外側に正孔電流Ｉ１を吸収するはずのソースゾーン９およびソース電極１０が存在しないため、付加的な水平の成分を有している。アクティブなセルフィールドの外側に存在する正孔の総量から正孔電流密度Ｊ１が生じ、この密度は半導体モジュールの内側のホール電流密度Ｊよりも著しく高い。半導体モジュールの縁部領域ＲＢにおける正孔電流密度Ｊ１の値は特に正孔の拡散長さに依存している。
【００３８】
正孔電流密度Ｊ１は典型的には最も外側のセルのソース電極１０によって吸収される。ほぼ水平方向に延在する正孔の逆方向電流Ｉ１が半導体モジュールの縁部領域ＲＢに存在するため、セルフィールドの最も外側のセルのベースゾーン８とソースゾーン９との間のダイオードＤ１で電圧降下が生じる。この電圧降下がダイオードＤ１の導通電圧を上回ると、このダイオードＤ１、ひいてはソースゾーン領域９、ベースゾーン８および内部ゾーン２から形成される寄生バイポーラトランジスタＴ１が導通される（いわゆるラッチ効果である）。このため半導体モジュールは所望されていないのに導通されてしまう。半導体モジュールは少なくとも縁部領域ＲＢでは比較的低い電圧耐性を有することになる。
【００３９】
本発明のシェーディングされたソースゾーン領域９’は正孔の逆方向電流Ｉ１の電流経路の上方に配置されており、これによりダイオードＤ１および寄生トランジスタＴ１の導通が遮断される。正孔の逆方向電流Ｉ１全体は相応するソース電極１０によって吸収され、これにより半導体モジュール全体の電圧耐性を縁部領域ＲＢでも維持することができる。このようにして半導体モジュールのローバスト性が完全に利用できる。
【００４０】
図２には、図１の高電圧耐性を有する半導体モジュールの縁部領域ＲＢに六角形に配置されたセルフィールドのレイアウトが部分的な平面図で示されており、この縁部領域は本発明によってシェーディングされたソースゾーン領域９’を有している。図２の平面図には、その中に配置されたソースゾーン９を有するセルフィールドの個々のセル、および縁部領域ＲＢの正孔電流Ｉ１が概略的に示されている。ベースゾーン８および電極の図示は簡単化のために省略した。
【００４１】
記号ＺＦで示されているセルフィールドは六角形のセルデザインを有しており、ここでは六角形の形状に構成された複数のセルのうち、外側の４つのセル列ＺＲ１〜ＺＲ４が部分的に図示されている。最も外側のセル列はここでは記号ＺＲ１で示されており、内側へ向かって連続するセル列ＺＲ２〜ＺＲ４のインデクスは大きくなっている。六角形のセルを使用すると、他のセル構造例えば三角形または正方形のセルに比べて高度に寄せ合わせることができ、最適な表面の詰め込みを行うことができるので、冒頭に述べたように特に有利であることがわかっている。
【００４２】
図２の部分図によれば、最も外側のセル列ＺＲ１のセルのソースゾーン９は完全にシェーディングされている。外側から２番目のセル列ＺＲ２のセルのソースゾーン９はこれに対して一部のみシェーディングされたソースゾーン領域９’を有している。この実施例ではシェーディングされる各ソースゾーン領域９’は外側へ向かって１／２だけシェーディングされている。
【００４３】
各ソースゾーン９内のシェーディングされたソースゾーン領域９’の部分はアプリケーションに応じて適切に選択でき、例えば縁部領域ＲＢの逆方向電流密度に依存している。典型的に六角形に構成されたセルデザインでは、図２の実施例に相応に２つのセル列ＺＲ１、ＺＲ２のみにシェーディングされたソースゾーン領域９’が設ければ完全に充分である。もちろん唯一のセル列ＺＲ１のみがシェーディングされたソースゾーン領域９’を有してもよいし、２つ以上のセル列ＺＲ１〜ＺＲ４がシェーディングされたソースゾーン領域９’を有してもよい。
【００４４】
図１、図２の実施例ではそれぞれ六角形に構成されたセルのレイアウトが特にジオメトリ的に有利であることを説明した。ただし本発明はもちろん六角形のセルフィールドのレイアウトのみに限定されるものではなく、きわめて有利に正方形（図３を参照）、三角形、四角形、ストライプ形状（図４を参照）などのセルフィールドのレイアウトを転用することができる。また円形または楕円形のセルを有するセルレイアウトも可能である。
【００４５】
正方形のセルによるセルフィールドではデザインに応じて２つ以上のセル列にシェーディングされたソースゾーン領域９’を構成しなければならない。図３の実施例では、半導体モジュールの縁部領域ＲＢの外側の２つのセル列Ｚ１〜ＺＲ３がシェーディングされたソースゾーン領域９’を有している。その際にシェーディングされたソースゾーン領域９’の部分は各ソースゾーン９の個所で縁に向かって段階的に増大している。より内側のセル列Ｚ４〜Ｚ６はシェーディングされたソースゾーン領域９’を有していない。
【００４６】
図４には平面図でストライプ形状のセルデザインが示されている。この実施例では最も外側のセルないしセル列ＺＲ１のみにシェーディングされたソースゾーン領域９’が設けられており、シェーディングされたソースゾーン領域９’は縁に向かう１／２のセル部分のみに設けられている。ストライプ形状のセルデザインの場合これだけで完全に充分である。というのは、アクティブなセルフィールドの外側の縁部領域ＲＢから到来する逆方向電流が最も外側のセル列ＺＲ１のソース電極１０によって完全に吸収されるからである。
【図面の簡単な説明】
【図１】Ｄ‐ＭＯＳＦＥＴ（またはＩＧＢＴ）として構成された本発明の高電圧耐性を有する半導体モジュールの縁部構造を示す部分図である。
【図２】本発明のシェーディングされたソースゾーン領域を有する図１の高電圧耐性を有する半導体モジュールの縁部構造において六角形に構成されたセルフィールドのレイアウトを示す平面図である。
【図３】高電圧耐性を有する半導体モジュールの縁部構造において正方形に構成されたセルフィールドのレイアウトを示す平面図である。
【図４】高電圧耐性を有する半導体モジュールの縁部構造においてストライプ形状に構成されたセルフィールドのレイアウトを示す平面図である。
【符号の説明】
１  半導体基体
２  内部ゾーン
３  第１の表面
４  ドレインゾーン
５  境界面、ｐｎ接合部
６  第２の表面
７  ドレイン電極
８  ベースゾーン
９  ソースゾーン
９’  シェーディングされた領域
１０  ソース電極
１０’  ソース電極用のコンタクトホール
１１  ゲート電極
１２  ゲート酸化物
１３  フィールド酸化物
Ｄ  ドレイン端子
Ｓ  ソース端子
Ｇ  ゲート端子
Ｄ１  寄生ダイオード
ＥＢ  個別素子
Ｉ  アクティブなセルフィールドの内側の逆方向電流
Ｉ１  アクティブなセルフィールドの外側の逆方向電流
ＲＢ  半導体モジュールの縁部領域
Ｔ１  寄生トランジスタ
Ｚ１〜Ｚ３  セルフィールドのセル
ＺＦ  セルフィールド
ＺＲ１〜ＺＲ６  セル列
【図１】
0003765950.tif 000002
【図２】
0003765950.tif 000003
【図３】
0003765950.tif 000004
【図４】
0003765950.tif 000005