(57)【特許請求の範囲】
【請求項１】
雰囲気温度に応じた電圧を出力する熱検出部と、
前記熱検出部による出力電圧と、基準電圧とを比較し、その比較結果に応じた信号を出力する比較部と、
前記比較部に応じた出力信号を出力する出力部とを具備してなる熱保護回路であって、
前記比較部は、二つのトランジスタを用いてなる差動増幅回路を有し、当該差動増幅回路は、二つのトランジスタの一方の入力端に、電源電圧またはアース電圧が、他方のトランジスタの入力端に、前記熱検出部の出力電圧が、それぞれ印加されるよう構成され、かつ、前記二つのトランジスタのそれぞれの面積サイズの比が、所定の温度においてそれぞれ等しい電流が流れるように設定されたものであることを特徴とする熱保護回路。
【請求項２】
差動増幅回路を構成する二つのトランジスタは、ｐチャンネル型のＭＯＳ ＦＥＴであり、一方のＭＯＳ ＦＥＴのゲートが、アースに接続されてなることを特徴とする請求項１記載の熱保護回路。
【請求項３】
差動増幅回路を構成する二つのトランジスタは、ｎチャンネル型のＭＯＳ ＦＥＴであり、一方のＭＯＳ ＦＥＴのゲートが、電源に接続されてなることを特徴とする請求項１記載の熱保護回路。
【請求項４】
比較部の差動増幅回路には、二つのトランジスタからなるカレントミラー負荷が接続され、前記二つのトランジスタの内、ダイオード接続状態とされるトランジスタが、前記差動増幅回路を構成する二つのトランジスタの内、入力端子に電源電圧またはアース電圧が印加される一方のトランジスタと直列接続されることを特徴とする請求項２または３記載の熱保護回路。
【請求項５】
出力部の出力状態に応じて、比較部の差動増幅回路における差動増幅動作にヒステリシスを生じさせるヒステリシス部を設けたことを特徴とする請求項４記載の熱保護回路。
【請求項６】
ヒステリシス部は、直列接続された二つのトランジスタを有してなり、前記二つのトランジスタの内、一方のトランジスタは、出力部の出力状態に応じて導通または非導通状態とされるよう設けられ、他方のトランジスタは、その入力端がカレントミラー負荷を構成する二つのトランジスタの入力端に共通に接続されるよう構成されてなるものであることを特徴とする請求項５記載の熱保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路におけるいわゆる熱保護回路に係り、特に、半導体集積回路、とりわけ、ＣＭＯＳ集積回路に適する熱保護回路に関する。
【０００２】
【従来の技術】
従来、この種の熱保護回路として知られているものには、例えば、図３に示されたような構成を有するものがある。
以下、図３を参照しつつこの熱保護回路について概括的に説明すれば、まず、この熱保護回路は、バイポーラトランジスタを用いてなるもので、コンパレータ部３０と、ヒステリシス発生部３１と、温度検出部３２と、出力部３３と、基準電源部３４とに大別されて構成されたものとなっている。
かかる構成において、コンパレータ部３０は、温度検出部３２のダイオード３９によって発生されたいわゆるバンドギャップ電圧と、基準電源部３４により発生された所定の基準電圧とを比較し、その比較結果に応じた信号を出力するようになっているものである。
【０００３】
すなわち、回路の雰囲気温度が異常と判定するに至らない状態にある場合において、温度検出部３２からは、所定以上のバンドギャップ電圧が出力される一方、この場合において、コンパレータ部３０を構成する第１のｐｎｐ型トランジスタ３５のベースに印加される基準電源部３４による基準電圧は、先のバンドギャップ電圧より低い値に設定されている。
このため、第１のｐｎｐ型トランジスタ３５が導通状態となる一方、この第１のｐｎｐ型トランジスタ３５と差動増幅回路を構成する第２のｐｎｐ型トランジスタ３６は、非導通状態となる。その結果、出力部３３の第３のｎｐｎ型トランジスタ３７が非導通状態とされる一方、出力部３３の第４のｎｐｎ型トランジスタ３８は導通状態とされ、正常状態における出力は、いわゆるローレベルとされるようになっている。
【０００４】
そして、回路温度が上昇し、温度検出部３２から出力されるバンドギャップ電圧が所定値以下となると、先とは逆に、コンパレータ部３０の第１のｐｎｐ型トランジスタ３５が非導通状態となり、第２のｐｎｐ型トランジスタ３６が導通状態となる。
その結果、出力部３３の第３のｎｐｎ型トランジスタ３７が導通状態とされることで、第４のｎｐｎ型トランジスタ３８が非導通状態となり、回路が所定の高温に晒されていることを示す信号としての出力は、いわゆるハイレベルとなるようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、上述の熱保護回路は、一緒に組み込まれる他の回路の半導体の種類に関係なく使用できるものではない。すなわち、例えば、いわゆるＣＭＯＳ集積回路においては、使用する半導体基板が上述のバイポーラ半導体と異なるだけでなく、その製造プロセスも異なるため、一緒に製造することはできず、結局、上述のバイポーラトランジスタによる回路を、ＣＭＯＳ集積回路において、そのまま用いることはできない。
そのため、バイポーラトランジスタをＣＭＯＳトランジスタに置き換えることが考えられるが、この場合、上述したバイポーラトランジスタを用いた熱保護回路において用いられていたと同様に、バイアス等の設定の抵抗を残すとすると、ＣＭＯＳトランジスタによる消費電力の低減という利点が損なわれるだけでなく、集積回路では抵抗値が高くなる程大きな面積を必要とするため、集積回路化による小型化という集積回路本来の利点も損なわれてしまうという問題が生ずる。
【０００６】
本発明は、上記実情に鑑みてなされたもので、いわゆるＣＭＯＳ製造プロセスによって製造することができ、消費電力が少なく、比較的簡易な回路構成で、大きな面積を要することのない熱保護回路を提供するものである。
本発明の他の目的は、安定動作が確保され信頼性の高い熱保護回路を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１記載の発明に係る熱保護回路は、
雰囲気温度に応じた電圧を出力する熱検出部と、
前記熱検出部による出力電圧と、基準電圧とを比較し、その比較結果に応じた信号を出力する比較部と、
前記比較部に応じた出力信号を出力する出力部とを具備してなる熱保護回路であって、
前記比較部は、二つのトランジスタを用いてなる差動増幅回路を有し、当該差動増幅回路は、二つのトランジスタの一方の入力端に、電源電圧またはアース電圧が、他方のトランジスタの入力端に、前記熱検出部の出力電圧が、それぞれ印加されるよう構成され、かつ、前記二つのトランジスタのそれぞれの面積サイズの比が、所定の温度においてそれぞれ等しい電流が流れるように設定されたものである。
【０００８】
かかる構成においては、比較部を構成する差動増幅回路の２つのトランジスタの面積サイズの比を、所定の温度、すなわち、回路を熱保護しようとする温度において、それぞれに流れる電流が同一となるようにし、しかも、一方のトランジスタの入力端に電源電圧またはアース電圧とした点に特徴を有するものである。
このような構成とすることで、所定温度よりも低い温度、すなわち、正常時には、差動増幅回路を構成する一方のトランジスタを動作状態、他方のトランジスタを非動作状態とでき、所定温度を僅かに越えたところで、それとは逆に、一方のトランジスタを非動作状態、他方のトランジスタを動作状態とすることが、特別な基準電圧回路を設けることなく可能となり、集積回路化に適した熱保護回路が提供できるものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の実施例について図１を参照しつつ説明する。
この第１の実施例における熱保護回路は、比較部２０と、ヒステリシス部２１と、熱検出部２２と、出力部２３とに大別されて構成されたものとなっており、いわゆるＰ基板をベースにしてＣＭＯＳ集積回路化する場合に適するものである。
【００１０】
比較部２０は、熱検出部２２により出力された回路の雰囲気温度に対応する電圧と、基準電圧とを比較し、その比較結果に応じた信号を出力部２３へ出力するもので、ｐチャンネルの第１及び第２のＭＯＳ ＦＥＴ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１,２を主たる構成要素としてなる差動増幅回路を用いて構成されたものとなっている。
すなわち、第１のＭＯＳ(Metal Oxide Semiconductor) ＦＥＴ１と第２のＭＯＳ ＦＥＴ２は、ドレイン同士が接続されると共に、第１の電流源１０に接続されている。一方、第１及び第２のＭＯＳ ＦＥＴ１,２のソース側には、ｎチャンネルの第３及び第４のＭＯＳ ＦＥＴ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３,４によるいわゆるカレントミラー負荷が接続された構成となっている。
また、第１のＭＯＳ ＦＥＴ１のゲートは、アースに接続される一方、第２のＭＯＳ ＦＥＴ２のゲートは、後述する熱検出部２２のダイオード８のアノードに接続されている。
【００１１】
いわゆるカレントミラー負荷となる第３及び第４のＭＯＳ ＦＥＴ３,４は、相互にゲートが接続されると共に、第３のＭＯＳ ＦＥＴ３のドレインに接続され、さらに、第１のＭＯＳ ＦＥＴ１のソースに接続されている。第３のＭＯＳ ＦＥＴ３は、いわゆるダイオード接続状態とされて、第１のＭＯＳ ＦＥＴ１に直列接続された構成となっている。
そして、これら第１のＭＯＳ ＦＥＴ１のソースと、第３のＭＯＳ ＦＥＴ３のドレイン及びゲートと、第４のＭＯＳ ＦＥＴ４のゲートの接続点は、後述するヒステリシス部２１の第６のＭＯＳ ＦＥＴ（図１においては「Ｍ６」と表記）６のゲートに接続されている。
【００１２】
一方、第４のＭＯＳ ＦＥＴ４のドレインは、第２のＭＯＳ ＦＥＴ２のソースと共に、後述するヒステリシス部２１の第５のＭＯＳ ＦＥＴ（図１においては「Ｍ５」と表記）５のドレイン及び出力部２３の第７のＭＯＳ ＦＥＴ（図１においては「Ｍ７」と表記）７のゲートに接続されている。
そして、第３及び第４のＭＯＳ ＦＥＴ３,４のそれぞれのソースは、共にアースに接続されている。
【００１３】
ヒステリシス部２１は、比較部２０の比較動作にいわゆるヒステリシス特性を与えるためのもので（詳細は後述）、ｎチャンネルの第５及び第６のＭＯＳ ＦＥＴ５,６を用いて構成されたものとなっている。
すなわち、第５のＭＯＳ ＦＥＴ５のドレインは、先に述べたように、比較部２０の第２のＭＯＳ ＦＥＴ２のソース及び第４のＭＯＳ ＦＥＴ４のドレインに接続されると共に、出力部２３の第７のＭＯＳ ＦＥＴ７のゲートに接続される一方、ソースは、第６のＭＯＳ ＦＥＴ６のドレインに接続され、この第６のＭＯＳ ＦＥＴ６のソースは、アースに接続されたものとなっている。これにより、第５及び第６のＭＯＳ ＦＥＴ５,６は、直列接続された構成とされている。
【００１４】
熱検出部２２は、この熱保護回路がおかれている雰囲気温度に応じた電圧を発生するためのもので、ダイオード（図１においては「Ｄ１」と表記）８を用いて構成されたものとなっている。
すなわち、ダイオード８は、そのカソードがアースに接続される一方、アノードが第２の電流源１１に接続されて、常時所定の電流が流されるようになっている。このため、ダイオード８のアノード側には、雰囲気温度に応じたいわゆるバンドギャップ電圧が得られるようになっている。
【００１５】
出力部２３は、比較部２０による比較結果に応じた出力信号を出力するためのもので、ｎチャンネルの第７のＭＯＳ ＦＥＴ７を用いて構成されたものとなっている。すなわち、第７のＭＯＳ ＦＥＴ７は、ソースがアースに接続される一方、ドレインは、第３の電流源１２に接続され、この相互の接続点から出力が得られるようになっている。さらに、この第７のＭＯＳ ＦＥＴ７のドレインと第３の電流源１２との接続点は、ヒステリシス部２１の第５のＭＯＳ ＦＥＴ５のゲートに接続されており、出力信号がヒステリシス部２１へいわゆるフィードバックされるようになっている。
なお、第７のＭＯＳ ＦＥＴ７のゲートは、既に述べたように比較部２０及びヒステリシス部２１に接続されている。
【００１６】
次に、かかる構成における動作について説明する。
まず、回路の雰囲気温度が比較的低い状態にある場合、ダイオード８のアノード側に得られる電圧ＶA（図１参照）は、いわゆるバンドギャップ電圧であるため、回路の雰囲気温度が高い状態にある場合に比して、比較的高いレベルとなる。
したがって、比較部２０の第１及び第２のＭＯＳ ＦＥＴ１,２のゲート電位についてみれば、第１のＭＯＳ ＦＥＴ１のゲート電位がアース電位であるのに対して、第２のＭＯＳ ＦＥＴ２のゲート電位は、それより高い状態であるため、そのため、第１のＭＯＳ ＦＥＴ１は導通状態となる一方、第２のＭＯＳ ＦＥＴ２は、非導通状態となる。
【００１７】
これにより、第１のＭＯＳ ＦＥＴ１には、第１の電流源１０からの電流が流れ込み、さらに、第３のＭＯＳ ＦＥＴ３へ流れ込む。
そして、この第３のＭＯＳ ＦＥＴ３に対して第４のＭＯＳ ＦＥＴ４と第６のＭＯＳ ＦＥＴ６は、共にそのゲートが並列接続されたものとなっており、後述するように、第５のＭＯＳ ＦＥＴ５が導通状態であるため、いわゆるカレントミラー動作により、第４及び第６のＭＯＳ ＦＥＴ４,６には、第３のＭＯＳ ＦＥＴ３に流れた電流と同じ大きさの電流が、それぞれの大きさに応じて分流されることとなる。
これに対して、第２のＭＯＳ ＦＥＴ２には殆ど電流が流れないために、この第２のＭＯＳ ＦＥＴ２のソースと第４のＭＯＳ ＦＥＴ４のドレインとの接続点の電位ＶB（図１参照）は低下し、略零ｖに近いいわゆるローレベルの状態となる。
【００１８】
そして、出力部２３の第７のＭＯＳ ＦＥＴ７のゲート電位もローレベルとされることで、第７のＭＯＳ ＦＥＴ７は、非導通状態となり、そのため、出力電圧ＶC（図１参照）は、略電源電圧Ｖccに近い状態、すなわち、いわゆるハイレベルの状態となる。
この出力電圧ＶCのハイレベル状態は、第５のＭＯＳ ＦＥＴ５のゲートにフィードバックされるため、この場合、第５のＭＯＳ ＦＥＴ５は、導通状態となる。
【００１９】
ここで、この第５のＭＯＳ ＦＥＴ５と直列接続されている第６のＭＯＳ ＦＥＴ６に流れる電流Ｉ6と、この第６のＭＯＳ ＦＥＴ６と共に、第３のＭＯＳ ＦＥＴ３に対して並列接続状態にある第４のＭＯＳ ＦＥＴ４を流れる電流Ｉ4の和は、第１のＭＯＳ ＦＥＴ１及び第３のＭＯＳ ＦＥＴ３を流れる電流Ｉ1,Ｉ3と等しく設定されること、すなわち、Ｉ1＝Ｉ3＝Ｉ4＋Ｉ6の関係が成立することが必要となる。
これは、（Ｉ4＋Ｉ6）の電流が、いわば参照電流となり、第２のＭＯＳ ＦＥＴ２に流れる電流と比較される結果、第１及び第２のＭＯＳ ＦＥＴ１,２は、先に述べたように通常の差動増幅回路としての動作が確保されることとなるからである。
【００２０】
次に、回路の雰囲気温度が上昇し、高温となった場合について説明すれば、まず、雰囲気温度の上昇と共に、電圧ＶAは、徐々に低下して接地電位へ近づいてゆくこととなる。
そして、電圧ＶAが予め設定された電圧まで低下すると、第１のＭＯＳ ＦＥＴ１が非導通状態となる一方、第２のＭＯＳ ＦＥＴ２が導通状態となる。
ここで、第１のＭＯＳ ＦＥＴ１に代わって、第２のＭＯＳ ＦＥＴ２が導通状態となるための所定電圧は、次のようにして決定されるものである。
【００２１】
すなわち、第１のＭＯＳ ＦＥＴ１の面積サイズをＳ1、第２のＭＯＳ ＦＥＴ２のそれをＳ2とすると、（Ｓ1／Ｓ2）＝（｜Ｖgsm1｜−ＶA）2／（｜Ｖgsm2｜）2を満足するように、第１のＭＯＳ ＦＥＴ１の面積サイズと第２のＭＯＳ ＦＥＴ２の面積サイズを、非対称の大きさに設定すればよい。ここで、｜Ｖgsm1｜−ＶA＝｜Ｖgsm2｜を満たすようにする。これは、第１のＭＯＳ ＦＥＴ１に流れる電流に比して、第２のＭＯＳ ＦＥＴ２に流れる電流が多くなったときに、比較部２０の出力としての電圧ＶBがそれまでのローレベルからハイレベルへ変化し、かつ、出力部２３の出力電圧ＶCがハイレベルからローレベルへ変化するようにするためである。換言すれば、第１及び第２のＭＯＳ ＦＥＴ１,２のそれぞれの面積サイズの比は、所定の温度、すなわち、回路が熱保護を図る必要のあるとして出力部２３からローレベル信号を出力させる際の回路の雰囲気温度において、第１及び第２のＭＯＳ ＦＥＴ１,２にそれぞれ等しい電流が流れるように設定されたものであるということができるものである。
なお、上記式中、Ｖgsm1は、第１のＭＯＳ ＦＥＴ１のゲート・ソース間電圧を、Ｖgsm2は、第２のＭＯＳ ＦＥＴ２のゲート・ソース間電圧を、それぞれ表し、、また、ＶAは、先に述べたように、ダイオード８のアノード側における電圧である。
【００２２】
電圧ＶAが上述のようにして設定された所定の電圧を下回ると、第２のＭＯＳ ＦＥＴ２に流れる電流が増大し、第１のＭＯＳ ＦＥＴ１に流れる電流より大となり、第１のＭＯＳ ＦＥＴ１は、非導通状態となる一方、第２のＭＯＳ ＦＥＴ２が導通状態となり、電圧ＶBは、略電源電圧Ｖccに近い状態、換言すれば、ハイレベルの状態となる。それによって、出力部２３の第７のＭＯＳ ＦＥＴ７は、導通状態となるため、出力電圧ＶCは、ローレベル状態となる。これによって、例えば、この信号を図示されない外部回路において利用することで、回路が熱のために暴走することがないよう、例えば、電源供給を、一旦停止する等の対策を講ずることができるものとなる。
【００２３】
出力部２３の電圧ＶCが上述のように、ローレベルとなると、その電圧は、ヒステリシス部２１の第５のＭＯＳ ＦＥＴ５のゲートにも印加されるため、このとき、第５のＭＯＳ ＦＥＴ５は、それまでの導通状態から非導通状態へ切り替わることとなる。
このため、第５のＭＯＳ ＦＥＴ５が導通状態の際に第６のＭＯＳ ＦＥＴ６に流れていた電流は流れなくなり、第２のＭＯＳ ＦＥＴ２が非導通状態へ切り替わる際の、参照電流が先の（Ｉ4＋Ｉ6）からＩ4へ減少することとなる。
【００２４】
したがって、上述のように出力電圧ＶCがローレベルとなる検出温度よりも、回路の雰囲気温度が低下しても、第２のＭＯＳ ＦＥＴ２は即座に導通状態から非導通状態に変わるのではなく、第２のＭＯＳ ＦＥＴ２の電流が参照電流Ｉ4よりも少なくなった際に、第２のＭＯＳ ＦＥＴ２は、導通状態から非導通状態へ変化する（換言すれば、いわば正常状態へ復帰する）こととなり、いわゆるヒステリシス動作が実現されることとなる。
【００２５】
なお、ここで、第４のＭＯＳ ＦＥＴ４の面積サイズと第６のＭＯＳ ＦＥＴ６の面積サイズの和が一定であることは、Ｉ4＋Ｉ6＝一定を意味する。したがって、第４のＭＯＳ ＦＥＴ４の面積サイズと第６のＭＯＳ ＦＥＴ６の面積サイズの和が一定であれば、各々の面積サイズを違えても、出力電圧ＶCがローレベルとなる検出温度は同一である。但し、この場合、それぞれの面積サイズを違えることは、それぞれに流れる電流Ｉ4,Ｉ6の大きさを違えることとなるため、上述したヒステリシス動作におけるいわゆるヒステリシス幅を変えることとなる。
【００２６】
一方、第４のＭＯＳ ＦＥＴ４の面積サイズと第６のＭＯＳ ＦＥＴ６の面積サイズの和を上述したように一定とすることなく、それぞれ任意の大きさとする場合には、熱保護を図る所定の温度と解除温度（回路の雰囲気温度が正常となり、出力電圧ＶCがローレベルの状態からハイレベル状態となる際の温度）とを違えることができる。
【００２７】
次に、図２を参照しつつ第２の実施例について説明する。
先の第１の実施例が、いわゆるＰ型半導体基板をベースに、いわゆるＰＮ接合部分についてはＰ型拡散層及びＮウェル層を用いるようにした場合に適する回路構成であったのに対し、この第２の実施例は、いわゆるＮ型半導体基板をベースにする場合に適する回路構成のものである。そして、この場合、Ｐウェル層を電源電圧Ｖccのレベルに保持し、Ｎ拡散層を出力電圧ＶAのレベルとなるようにすると好適である。
なお、図２においては、先の図１に示された構成要素に対応する構成要素については、図１で用いた符号の後に「Ａ」を付すこととする。また、図１の構成要素と同一の構成要素については、同一符号を付すこととする。
【００２８】
この第２の実施例における回路は、使用する半導体素子が、図１に示された回路例の場合と基本的に逆特性のものとした点が異なるもので、基本的な回路構成は、図１に示されたものと同一のものである。したがって、図１に示された回路と、この第２の実施例における回路における各回路素子の接続の違いは、使用した半導体素子の特性の違いに応じて当然に生ずるものであり、図１で説明した基本的な回路構成を異ならしめるものではないので、以下の説明においては、各回路素子の接続についてはその説明を省略し、動作について概括的に説明することとする。
【００２９】
まず、回路の雰囲気温度が比較的低い場合、ダイオード８のいわゆるバンドギャップ電圧は、回路の雰囲気温度が高い状態にある場合に比して比較的高いレベルとなる。そのため、ダイオード８のカソード側の電圧ＶAは、アノード側の電源電圧Ｖccからこのバンドギャップ電圧分だけやや低い電圧となり、ｎチャンネルの第２のＭＯＳ ＦＥＴ２Ａのゲートに印加される。
一方、ｎチャンネルの第１のＭＯＳ ＦＥＴ１Ａのゲートは、電源電圧Ｖccが常時印加されているため、この場合、第１のＭＯＳ ＦＥＴ１Ａが導通状態となり、第２のＭＯＳ ＦＥＴ２Ａは、非導通状態となる。
【００３０】
したがって、第２のＭＯＳ ＦＥＴ２Ａには電流は流れず、そのドレイン電位、すなわち、ｐチャンネルの第４のＭＯＳ ＦＥＴ４Ａのソースとの接続点の電位ＶBは、略電源電圧Ｖcc付近となり、この電圧ＶBが出力部２３を構成するｐチャンネルの第７のＭＯＳ ＦＥＴ７Ａのゲートに印加されるため、第７のＭＯＳ ＦＥＴ７Ａは非導通状態となり、出力電圧ＶCは、ローレベルとなる。すなわち、この第２の実施例の場合、正常時における出力レベルは、先の図１の実施例とは逆となる。
次に、回路の雰囲気温度が上昇し、所定の検出温度を越え、ダイオード８のバンドギャップ電圧が無視できる程度に小さくなると、熱検出部２２の電圧ＶAは、略電源電圧Ｖccに近くなり、第１のＭＯＳ ＦＥＴ１Ａに代わり、第２のＭＯＳ ＦＥＴ２Ａが導通状態となる。
【００３１】
したがって、第２のＭＯＳ ＦＥＴ２Ａのドレイン側の電位ＶBは、先とは逆に略接地電位に近づき、そのため、第７のＭＯＳ ＦＥＴ７Ａは導通状態となり、出力電圧ＶCは、略電源電圧Ｖccまでに上昇し、ハイレベル状態となる。
このとき、この出力電圧ＶCのハイレベル状態は、第５のＭＯＳ ＦＥＴ５Ａのゲートに印加されるため、第５のＭＯＳ ＦＥＴ５Ａは、非導通状態となり、第６のＭＯＳ ＦＥＴ６Ａの電流が流れなくなる。これは、先の図１に示された第１の実施例の場合と同様である。
このため、第２のＭＯＳ ＦＥＴ２Ａが、導通状態から再び非導通状態へ復帰する際の参照電流は、第４のＭＯＳ ＦＥＴ４Ａを流れる電流Ｉ4だけとなり、第２のＭＯＳ ＦＥＴ２Ａを流れる電流がこの電流Ｉ4より少なくなった際に、第２のＭＯＳ ＦＥＴ２Ａは、非導通状態となる。このように、回路の雰囲気温度が正常に戻り、それに伴い、出力電圧ＶCが正常時のレベルに復帰する際の比較部２０の動作に対して、ヒステリシス部２１によるヒステリシスが生ずる点も図１に示された第１の実施例の場合と基本的に同様である。
【００３２】
【発明の効果】
以上、説明したように、本発明によれば、比較部の差動増幅回路を構成する二つのトランジスタの面積サイズを比対称とすると共に、その一方のトランジスタの入力に電源電圧またはアース電圧を印加する一方、他方のトランジスタの入力には温度に対応した電圧を印加するような構成とすることで、従来と異なり、基準電圧を生成する回路を用いることなく、所定の温度で熱保護のための所定の出力信号を出力を得ることがきるので、回路構成が簡易となり、しかも、従来のように基準電圧の精度維持に特別な方策を必要とせず、特性の安定した熱保護回路が提供されるものである。
【００３３】
特に、トランジスタにＭＯＳ ＦＥＴを用いて集積回路化する場合には、上述したような回路構成が簡易で、基準電圧を生成する回路を必要としないということが、集積回路化によるより一層の小型化を可能とするものである。
また、一般にいわゆるＣＭＯＳ回路の消費電力は、スイッチング時の消費電力の平均であるため、実際には、その動作モードや駆動周波数によって変動し、正確な予測が困難である。そのため、ＣＭＯＳ集積回路においては、いわゆるパッケージ容量を不用意に越える虞があり、加熱によるＩＣの損傷、焼損が発生する可能性が高いといういわゆるシステム安全上の問題が生じている。これに対して、本発明に係る熱保護回路は、ＣＭＯＳ集積回路化に適するものであるため、このような問題解決の有効な手段として用いることができ、本発明に係る熱保護回路を組み込んだ集積回路の信頼性向上に寄与することができるという効果を奏するものである。
【００３４】
さらに、請求項６記載の発明においては、上述した効果に加えて、ヒステリシス部が、出力部の出力信号により、比較部の差動増幅回路の電流を直接変化させるように構成されているため、従来と異なり、出力信号を変換するような中間の回路を設ける必要がなくなり、回路構成が簡素となると共に、消費電力のより一層の低減を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態における第１の実施例の回路構成例を示す回路図である。
【図２】図２は本発明の実施の形態における第２の実施例の回路構成例を示す回路図である。
【図３】図３は従来のバイポーラトランジスタを用いた熱保護回路の一構成例を示す回路図である。
【符号の説明】
１…ｐチャンネルの第１のＭＯＳ ＦＥＴ
２…ｐチャンネルの第２のＭＯＳ ＦＥＴ
３…ｎチャンネルの第３のＭＯＳ ＦＥＴ
４…ｎチャンネルの第４のＭＯＳ ＦＥＴ
５…ｎチャンネルの第５のＭＯＳ ＦＥＴ
６…ｎチャンネルの第６のＭＯＳ ＦＥＴ
７…ｎチャンネルの第７のＭＯＳ ＦＥＴ
１Ａ…ｎチャンネルの第１のＭＯＳ ＦＥＴ
２Ａ…ｎチャンネルの第２のＭＯＳ ＦＥＴ
３Ａ…ｐチャンネルの第３のＭＯＳ ＦＥＴ
４Ａ…ｐチャンネルの第４のＭＯＳ ＦＥＴ
５Ａ…ｐチャンネルの第５のＭＯＳ ＦＥＴ
６Ａ…ｐチャンネルの第６のＭＯＳ ＦＥＴ
７Ａ…ｐチャンネルの第７のＭＯＳ ＦＥＴ
８…ダイオード
１０…第１の電流源
１１…第２の電流源
１２…第３の電流源
２０…比較部
２１…ヒステリシス部
２２…熱検出部
２３…出力部
【図１】
0003776586.tif 000002
【図２】
0003776586.tif 000003
【図３】
0003776586.tif 000004