(57)【特許請求の範囲】
【請求項１】
外部のクロックに同期されて動作する半導体メモリ装置において、上記外部クロックのライジングエッジまたはフォーリングエッジに各々同期された複数のクロック信号に応答して上記ライジングエッジまたはフォーリングエッジに同期されたパイプカウンタ制御信号を生成するためのパイプカウンタ制御器と、上記パイプカウンタ制御信号に応答して複数のカウンタ活性化信号を生成し、上記パイプカウンタ制御信号の１周期の間上記複数のカウンタ活性化信号の中、１つだけ活性化されるようにするためのパイプカウンタ活性化ユニットと、上記複数のカウンタ活性化信号のいずれかを受信して上記外部クロックのライジングエッジまたはフォーリングエッジに各々同期される第１及び第２パイプカウンタ信号を生成し、上記受信されたカウンタ活性化信号の１周期の間上記第１及び第２パイプカウンタ信号が互いに同時に活性化されないようにするためのパイプカウンタ信号駆動器とを含むパイプカウンタ。
【請求項２】
上記パイプカウンタ制御器は、上記外部クロックのライジングエッジまたはフォーリングエッジに各々同期された複数のクロック信号の中１つの信号を選択してその位相を反転させて上記パイプカウンタ制御信号として生成する請求項１記載のパイプカウンタ。
【請求項３】
上記パイプカウンタ活性化ユニットは、カウンタリセット信号とパイプカウンタ制御信号とが入力される直列に接続された多数の２進計数器と、２進計数器の最後の段に並列に接続されて、前段からの出力をラッチするためのラッチ回路と、上記ラッチ回路からの出力信号及び上記２進計数器の最後の段を除外した各段からの出力信号を出力するための出力手段とを含むことを特徴とする請求項１記載のパイプカウンタ。
【請求項４】
上記パイプカウンタ信号駆動器は、上記外部クロックのライジングエッジに同期したクロック信号及びフォーリングエッジに同期したクロック信号の中、一方を第１クロック、他方を第２クロックとして出力するためのクロック選択ユニットと、上記カウンタ活性化信号を受信して所定時間の間遅延させてパルス形態に変形させた信号を出力して、一方で上記カウンタ活性化信号が入力される際に外部から入力される優先順位制御信号をラッチした信号を出力するための優先順位制御信号ラッチユニットと、上記優先順位制御信号ラッチユニットによって生成された信号に応答して、上記第１クロックまたは第２クロックのいずれかが活性化される際パイプカウンタ信号を発生させるためのパイプカウンタ信号出力ユニットとを含む請求項１記載のパイプカウンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に１クロック内に多数のデータを入出力できる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に半導体メモリ装置のデータ出力帯域幅が増加することによって、クロックのライジングエッジのみでデータを出力する従来のSDR(Single Data Rate)方式の代りに最近ではクロックのライジングエッジとフォーリングエッジでデータを各々出力するDDR(Double Data Rate)方式のデータ入出力が要求されている。上記DDR方式のデータ入出力回路構成の場合、メモリコア部分の動作速度を一様に２倍にすることはメモリの動作タイミングのマージン上困難さがある。したがってメモリコア部分の動作速度はSDRの場合と同様にし、代りにデータラインを２倍にしてパイプカウンタの前段SDRに比べて２倍のデータを持ちこんで置いた後パイプカウンタがクロックのライジングエッジとフォーリングエッジで互いに異なるデータを伝達するようにする２ビットプリフェッチ(prefetch)方式の動作が必須的である。
【０００３】
パイプカウンタは、メモリセルに貯蔵されているデータを読み出す場合に最終的にデータをメモリ外部に送りだす出力バッファーのすぐ前の段からデータが出力される順序を決定するロジックである。
【０００４】
図１は、従来の技術におけるSDR SDRAMのデータ出力経路を表す概念的ブロック図である。
【０００５】
上記図１を参照すると、従来技術のSDR SDRAMはデータを貯蔵するためのメモリセルアレイブロック10と、上記メモリセルアレイブロックでデータを読み出す場合にビットラインのデータをデータバスライン対db、dbbに伝達するためのNMOSトランジスタ11と、上記データバスライン対db、dbbを入力されて感知及び増幅してグローバル入出力ラインgioにデータを伝達するためのデータバス感知増幅器12と、読み出し命令を生成するための命令デコーダー13と、上記命令デコーダー113からの読み出し命令と内部ライジングクロックrclkとCAS(column addressstrobe)レイテンシが２であることを知らせるCASレイテンシ信号cl2、読み出し命令とCASレイテンシによって出力を活性化する区間を決定する出力活性化信号outen及びパイプラインをリセットするためのリセットパイプカウンタライン信号rstpcnt bが入力されてパイプカウンタラインラッチ16に貯蔵されているデータをクロックにしたがって順次に出力させるためのパイプカウンタ信号pcntを発生させるパイプカウンタ14と、グローバル入出力ラインgioにデータが載せていることを感知してデータが載せていることをパイプラインラッチ16に知らせるためのパイプデル信号pdelを発生させるパイプデル信号発生器115と、グローバル入出力ラインgioからのデータを貯蔵して上記パイプデル信号pdelと上記パイプカウンタ信号pcntを入力されてクロックのライジングエッジに合せて順次データを出力するためのパイプラインラッチ16と、上記パイプラインラッチ16から出力されるデータが入力されて最終的にデータを出力するためにバッファリングする出力バッファー17とを具備する。
【０００６】
上記図１は、従来のSDRに関するデータ出力経路を示したものであって、クロックのライジングエッジのみに同期させてデータを出力するためにパイプカウンタ14に内部ライジングクロックrclkのみが入力されて、パイプラインラッチ16も１つのグローバル入出力ラインgioから伝えられるデータを貯蔵する。
【０００７】
しかし、１クロックサイクルで２倍のデータを読み出しまたは書き込み動作するDDR SDRAMの2-ビットプリフェッチ方式では、上記図１の方式でクロックのライジングエッジとフォーリングエッジでデータを入出力できないという問題点がある。
【０００８】
また、従来方式のパイプカウンタを使用してはクロックのライジングエッジとフォーリングエッジとで動作すべきであるDDR SDRAMに適用できないという問題点もある。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の従来技術の問題点を解決するために案出されたもので、その目的は１クロックのライジングエッジとフォーリングエッジとで２倍のデータを入出力することのできる半導体メモリ装置の出力経路を制御するためのパイプカウンタを提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、パイプカウンタは外部のクロックに同期されて動作する半導体メモリ装置において、上記外部クロックのライジングエッジまたはフォーリングエッジに各々同期された複数のクロック信号に応答して上記ライジングエッジまたはフォーリングエッジに同期されたパイプカウンタ制御信号を生成するためのパイプカウンタ制御器と、上記パイプカウンタ制御信号に応答して多数のカウンタ活性化信号を生成し、上記パイプカウンタ制御信号の１周期の間上記複数のカウンタ活性化信号の中、１つだけ活性化されるようにするためのパイプカウンタ活性化ユニットと、上記複数のカウンタ活性化信号のいずれかを受信して上記外部クロックのライジングエッジまたはフォーリングエッジに各々同期される第１及び第２パイプカウンタ信号を生成し、上記受信されたカウンタ活性化信号の１周期の間上記第１及び第２パイプカウンタ信号が互いに同時に活性化されないようにするためのパイプカウンタ信号駆動器とを含んでいる。
【００１１】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の最も好ましい実施の形態を添附した図面を参照し説明する。
【００１２】
図２は、DDR SDRAMのデータ出力経路を表す概念的ブロック図である。
【００１３】
上記図２を参照すると、DDR SDRAMのデータ出力経路は、外部クロックに同期して動作しながらも相互に独立にアクセスされる第１及び第２セルアレイブロック101、102と、ビットライン選択信号Yiに応答してデータをセルのビットラインからデータバスラインdbに載せるNMOSトランジスタ100a、100bと、データバスラインのデータを感知増幅してグローバル入出力ラインgioに伝達するデータバス感知増幅器103a、103bと、外部のアドレスを入力されて内部アドレスをバッファリングするためのアドレスバッファー105と、アドレスバッファー105からアドレス信号及び命令デコーダー106から読み出し命令が入力されてデータ出力の優先順位を決定するための優先順位制御信号sosebreadを出力する優先順位信号発生器107と、読み出し命令を発生するための命令デコーダー106と、上記命令デコーダー106からの読み出し命令とライジングエッジクロックrclkとCASレイテンシとが２であることを知らせるCASレイテンシ信号cl2、読み出し命令とCASレイテンシによって出力を活性化する区間を決定する出力活性化信号outen及びパイプラインをリセットするためのリセットパイプライン信号rstpcnt bが入力されてパイプラインラッチ104aないし104bに貯蔵されているデータをクロックにしたがって順次出力させるためのパイプカウンタ信号pcnteven、pcnt oddを発生させるパイプカウンタ108と、グローバル入出力ラインgioにデータが含まれていることを感知してデータが含まれていることをパイプラインラッチ104に知らせるためのパイプデル信号pdelを発生させるパイプデル信号発生器109と、グローバル入出力ラインgioからのデータを貯蔵して上記パイプデル信号pdelと上記パイプカウンタ信号pcnteven、pcnt oddを入力されてクロックのライジングエッジに合せて順次データを出力するためのパイプラインラッチ104aないし104cと、上記パイプラインラッチ104aないし104cから出力されるデータが入力されて最終的にデータを出力するためにバッファリングする出力バッファー110とを具備する。
【００１４】
図３は本発明のパイプカウンタの概念的ブロック図である。
【００１５】
上記図３を参照すると、遅延固定ループからのライジングエッジクロック信号及びフォーリングエッジクロック信号rclkdll、fclk dllと読み出し命令の際に活性化される出力活性化信号outenとCASレイテンシが２であることを知らせるCASレイテンシ信号cl2とが入力されて、カウンタ活性化ユニットで活性化クロックを生成するように制御するパイプカウンタ制御器202と、上記パイプカウンタ制御器からのパイプカウンタ制御信号pcntincとカウンタリセット信号rstpcnt bとが入力されてカウンタ活性化信号en<0:2>を生成するカウンタ活性化ユニット204と、上記カウンタ活性化ユニットからのカウンタ活性化信号en<0:2>、上記CASレイテンシ信号cl2、及び上記ライジングエッジクロック信号とフォーリングエッジクロック信号rclkdll、fclk dllとのデータ出力の優先順位を決定する優先順位制御信号sosebreadが入力されて、１クロック周期間第1パイプカウンタ信号pcnt evenと第２パイプカウンタ信号pcntoddとがクロックのライジングエッジとフォーリングエッジに同期されて活性化されるようにするパイプカウンタ信号駆動器206a、206b、206cとを具備する。
【００１６】
上記第１パイプカウンタ信号pcnt evenと第２パイプカウンタ信号pcnt oddのいずれの信号が先に活性化されるかは、上記優先順位制御信号sosebreadと上記CASレイテンシ信号cl2とによって決定される。
【００１７】
図４は上記パイプカウンタ制御器202の詳細を示す回路図である。
【００１８】
上記図４を参照すると、上記ライジングエッジクロック信号及びフォーリングエッジクロック信号rclkdll、fclk dllのいずれかを選択するためのCASレイテンシ信号cl2が入力される第1否定論理積ゲート301と、上記CASレイテンシ信号cl2を反転させる第1インバータ302と、上記第1インバータの出力及び上記フォーリングエッジクロック信号fclkdllが入力される第２否定論理積ゲート303と、上記第1及び第2否定論理積ゲート301、303の出力が入力されて否定論理積する第３否定論理積ゲート304と上記第３否定論理積ゲート304の出力に所定の遅延のための多数の直列に接続された第2インバータ305と、オプションで個数の選択ができる上記第２インバータ305の出力と上記出力活性化信号outenを否定論理積する第4否定論理積ゲート306と、上記第4否定論理積ゲート306の出力が入力されて所定の遅延を有してパイプカウンタ制御信号pcntincを生成するための多数の第３インバータ307とを具備する。
【００１９】
上記CASレイテンシ信号cl2は、上記ライジングエッジクロック信号及びフォーリングエッジクロック信号rclkdll、fclk dllのいずれかを選択する信号であり、上記出力活性化信号outenがハイに活性化されている区間で上記ライジングエッジクロック信号及びフォーリングエッジクロック信号rclkdll、fclk dllのいずれかによって上記パイプカウンタ制御信号pcntincが発生する。
【００２０】
図５は上記パイプカウンタ活性化ユニット204の詳細な回路図である。
【００２１】
上記図５を参照すると、パイプカウンタ活性化ユニット204はカウンタリセット信号rst pcntbと上記パイプカウンタ制御信号pcntincが入力される直列に接続された多数の2進計数器402と、４番目の段から出力された2進計数器の出力と上記パイプカウンタ制御信号pcntincを反転した信号を入力される補助ラッチ404と、上記2進計数器の最初段で出力された信号k<0>と上記カウンタリセット信号rstpcnt bが入力されて第１カウンタ活性化信号en<0>を出力する第1出力段406aと、上記２進計数器の３番目の段で出力された信号k<1>と上記カウンタリセット信号rstpcnt bが入力されて第２カウンタ活性化信号en<1>を出力する第２出力段406bと、上記補助ラッチ404から出力された信号k<2>と上記カウンタリセット信号rstpcnt bが入力されて第３カウンタ活性化信号en<2>を出力する第３出力段406cとを具備する。
【００２２】
次いで、動作を説明すると、上記カウンタリセット信号rst pcnt bが論理ローにある際全体2進計数器402にある否定論理積ゲートの出力を論理ハイにしてリセットし、その状態で上記第１ないし第３カウンタ活性化信号en<0:2>は全部ロー状態である。上記２進計数器402の５番目の段にある計数器は否定論理和ゲートでなされてリセットされる際、否定論理和ゲートの出力を論理ローにして論理ロー状態をラッチするようにする。その次に上記パイプカウンタ制御信号pcntincが入力されると上記第１ないし第３カウンタ活性化信号en<0:2>が順に論理ハイに活性化される。この際、第１ないし第３カウンタ活性化信号en<0:2>のいずれかが活性化される際、残りは全部非活性化される。
【００２３】
図６は、上記パイプカウンタ信号駆動器206a、206b、206cの詳細な回路図である。
【００２４】
上記図６を参照すると、パイプカウンタ信号駆動器は、上記優先順位制御信号soseb readと上記第１、第２または第３カウンタ活性化信号enが入力されて第１クロックeclkと第２クロックoclkの優先順位を決定する第１優先順位制御信号sesobを生成する優先順位制御信号ラッチユニット504と、上記CASレイテンシ信号cl2、上記ライジングエッジクロック信号rclk dll、フォーリングエッジクロック信号fclk dll、読み出し命令が遂行されるとカウンタを活性化させるカウンタ活性化信号en pcnt及び上記第1優先順位制御信号sesobが入力されて、第１クロックeclk及び第２クロックoclkを生成するクロック選択ユニット502と、上記第1クロックeclk、上記第２クロックoclk、上記カウンタ活性化信号en pcnt、上記第１優先順位制御信号sesob及び第２パイプカウンタ出力ユニット506bの出力の第２パイプカウンタ信号pcntoddが入力されて、第1パイプカウンタ信号pcnt evenを出力する第1パイプカウンタ出力ユニット506aと、上記第1クロックeclk、上記第2クロックoclk、上記カウンタ活性化信号en pcnt、反転された上記第１優先順位制御信号sesob及び第１パイプカウンタ出力ユニット506aの出力の第１パイプカウンタ信号pcntevenが入力されて、第２パイプカウンタ信号pcnt oddを出力する第２パイプカウンタ出力ユニット506bとを具備する。
【００２５】
図７は、上記クロック選択ユニット502の詳細な回路図である。
【００２６】
図７を参照すると、上記クロック選択ユニット502は、上記優先順位制御信号sosebreadと上記CASレイテンシ信号cl2によって、上記ライジングエッジクロック信号rclkdll及びフォーリングエッジクロック信号fclk dllを選択して、一方を第１クロックeclk、他方を第２クロックoclkとして出力する。すなわち、上記優先順位制御信号sosebreadと上記CASレイテンシ信号cl2が同じロジックレベル(すなわち、全部ハイまたは全部ロー)である場合には、上記ライジングエッジクロック信号rclkdllが第１クロックeclk、上記フォーリングエッジクロック信号fclkdllが第２クロックoclkとして出力される。一方、上記優先順位制御信号sosebreadと上記CASレイテンシ信号cl2が互いに異なるロジックレベル(すなわち、一方がハイであり他方がロー)である場合には、上記フォーリングエッジクロック信号fclkdllが第１クロックeclk、上記ライジングエッジクロック信号rclkdllが第２クロックoclkとして出力される。
【００２７】
図８は、上記優先順位制御信号ラッチユニット504の詳細回路図である。
【００２８】
上記図８を参照すると、上記優先順位制御信号ラッチユニット504は、上記カウンタ活性化信号enを受信して所定時間の間遅延させてパルス形態に変形させた信号enrpを出力して、一方で上記カウンタ活性化信号enが入力される際に、上記優先順位制御信号sosebreadをラッチした信号sesobを出力して、後述するように、パイプカウンタ信号出力ユニット506a及び506bの動作を制御するようにする。
【００２９】
図９は、上記パイプカウンタ信号出力ユニット506aまたは506bの詳細な回路図である。
【００３０】
上記図９を参照すると、上記第１及び第２パイプカウンタ信号出力ユニット506aまたは506bは、上記リセット信号rstpcnt bを所定時間遅延させた信号en pcntによって動作が制御される。すなわち、上記en pcntがハイの間に、上記優先順位制御信号ラッチユニット504によって生成された信号enrpと上記ラッチされた信号sesobが全部ハイになると、ノードintenがハイにラッチされ、この際第1クロックeclkがハイに活性化されると第1パイプカウンタ信号pcntevenが出力される。
【００３１】
ここで、また図６を参照すると、上記第１パイプカウンタ信号出力ユニット506aは、上記優先順位制御信号ラッチユニット504からの上記信号sesobをそのまま受信するが、上記第２パイプカウンタ信号出力ユニット506bは、上記信号sesobを反転させた信号を受信するという点を注意すべきである。また、上記パイプカウンタ信号出力ユニット506aまたは506bは、その出力がクロスカップルされているため、これは上記２つのパイプカウンタ信号出力ユニット506aまたは506bのいずれかが先に動作して出力を発生させると、その出力によって他の１つのパイプカウンタ信号出力ユニット506aまたは506bが動作を開始するようにするためである。
【００３２】
そうして、第１クロックeclkまたは第２クロックoclkのいずれかがハイに活性化される際出力を発生することになる。そうして、外部クロックの１周期中の半周期の間に１対のパイプカウンタ信号出力ユニット506aまたは506bのいずれかが出力を発生させると、残りの半周期の間に他の1つが出力を発生させることができることになる。
【００３３】
図１０は、本発明のパイプカウンタ100の動作を示す波形図である。図面に示されているように、上記出力活性化信号outenがハイの間に上記パイプカウンタ制御信号pcntincが発生される。上記のように、上記パイプカウンタ制御信号pcntincは、上記CASレイテンシ信号cl2によってライジングエッジクロック信号rclkdllまたはフォーリングエッジクロック信号fclk dllの中から選択されて位相が反転された信号である。
【００３４】
一方、ローレベルのパイプカウンタリセット信号rst pcnt bが入力されることによって、上記パイプカウンタ活性化ユニット204はリセットされて、その出力であるカウンタ活性化信号en<0:2>は全部ローとなる。この際、上記パイプカウンタ制御信号pcntincが入力されて、上記パイプカウンタ制御信号pcntincがローになる時ごとに順次en<0>、en<1>及びen<2>信号がハイになる。上記en<0:2>信号がハイに維持される期間は上記外部クロックの１周期と同じであるが、上記パイプカウンタ信号駆動器206は上記en<0:2>信号を受信して、上記en<0:2>信号がハイの間に１対のパイプカウンタ信号pcnteven、pcnt oddを出力する。上記１対のパイプカウンタ信号pcnteven、pcnt oddの順序は、上記のように上記信号sosebreadと上記CASレイテンシ信号cl2とが決定する。
【００３５】
本発明の技術思想は、上記の好ましい実施の形態によって具体的に記述されたが、上記実施の形態はその説明のためのものであって、本発明はこれに限定されないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の改良、変更が可能であることを理解されるべきである。
【００３６】
【発明の効果】
上述したとおり、本発明によると、１つの外部クロック周期間に複数個のデータの出力ができるDDR SDRAMのデータ出力経路を制御するためのパイプカウンタを提供することによって、クロック周波数の増加なしに動作速度を増加させることができるし、また半導体メモリ装置の帯域幅も増加させることができる。
【図面の簡単な説明】
【図1】  従来技術のSDR SDRAMの概念的ブロック図である。
【図2】  DDR SDRAMの概念的ブロック図である。
【図3】  本発明のパイプカウンタの概念的ブロック図である。
【図4】  パイプカウンタ制御器の詳細な回路図である。
【図5】  パイプカウンタ活性化ユニットの詳細な回路図である。
【図6】  パイプカウンタ信号駆動器の詳細な回路図である。
【図7】  クロック選択ユニットの詳細な回路図である。
【図8】  優先順位制御信号ラッチユニットの詳細な回路図である。
【図9】  パイプカウンタ出力ユニットの詳細な回路図である。
【図10】  本発明のパイプカウンタの動作を示す波形図である。
【符号の説明】
101、102 メモリセルアレイブロック
104a、104b、104c パイプラインラッチ
202 パイプカウンタ制御器
204 パイプカウンタ活性化ユニット
206a、206b、206c パイプカウンタ信号駆動器
502 クロック選択ユニット
504 優先順位制御信号ラッチユニット
506a、506b パイプカウンタ出力ユニット
【図１】
0003800302.tif 000002
【図２】
0003800302.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003800302.tif 000008
【図８】
0003800302.tif 000009
【図９】
0003800302.tif 000010
【図１０】
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