(57)【特許請求の範囲】
【請求項１】
電源電圧端子とノードの間の第１電流経路と、前記第１電流経路に含まれる第１トランジスタと、前記電源電圧端子と前記ノードの間の第２電流経路と、前記第２電流経路に含まれる少なくとも１つの第１素子と、前記ノードと接地電圧端子の間の第３電流経路と、前記第３電流経路に含まれる少なくとも１つの第２素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記電源電圧端子に直接又は他の素子を介して接続され、前記第１トランジスタに流れる第１電流を基準とした第２電流を発生する第２トランジスタとを具備し、前記第１電流経路と前記第２電流経路は異なる電流経路であり、アクティブ時には、前記第１トランジスタ、前記第１素子及び前記第２素子の全てにおいて電流が流れると共に、前記第１電流は電源電圧が高くなるほど小さくなることを特徴とする電流発生回路。
【請求項２】
接地電圧端子とノードの間の第１電流経路と、前記第１電流経路に含まれる第１トランジスタと、電源電圧端子と前記ノードの間の第２電流経路と、前記第２電流経路に含まれる少なくとも１つの第１素子と、前記ノードと前記接地電圧端子の間の第３電流経路と、前記第３電流経路に含まれる少なくとも１つの第２素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記接地電圧端子に直接又は他の素子を介して接続され、前記第１トランジスタに流れる第１電流を基準とした第２電流を発生する第２トランジスタとを具備し、前記第１電流経路と前記第３電流経路は異なる電流経路であり、アクティブ時には、前記第１トランジスタ、前記第１素子及び前記第２素子の全てにおいて電流が流れると共に、前記第１電流は電源電圧が高くなるほど大きくなることを特徴とする電流発生回路。
【請求項３】
前記第１トランジスタはＰチャネル型トランジスタであることを特徴とする請求項１に記載の電流発生回路。
【請求項４】
前記第１トランジスタはＮチャネル型トランジスタであることを特徴とする請求項２に記載の電流発生回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の電流発生回路において、さらに、差動電圧増幅回路を具備し、前記差動電圧増幅回路の出力が前記第１トランジスタのゲートに入力されることを特徴とする電流発生回路。
【請求項６】
前記ノードが前記差動電圧増幅回路の入力に接続されることを特徴とする請求項５に記載の電流発生回路。
【請求項７】
アクティブ時に、前記ノードの電圧が固定された基準電圧に設定されることを特徴とする請求項１乃至６のいずれか１項に記載の電流発生回路。
【請求項８】
前記第１素子及び前記第２素子は共に抵抗素子であることを特徴とする請求項１乃至７のいずれか１項に記載の電流発生回路。
【請求項９】
前記第１素子及び前記第２素子は抵抗素子若しくは前記第１トランジスタと同極性のトランジスタであることを特徴とする請求項１乃至７のいずれか１項に記載の電流発生回路。
【請求項１０】
前記第１電流は、前記第１素子を流れる電流と前記第２素子を流れる電流の差であることを特徴とする１乃至９のいずれか１項に記載の電流発生回路。
【請求項１１】
前記第２トランジスタは前記第１トランジスタと同極性であることを特徴とする１乃至１０のいずれか１項に記載の電流発生回路。
【請求項１２】
前記第１トランジスタのゲートと前記第２トランジスタのゲートが接続されることを特徴とする請求項１１に記載の電流発生回路。
【請求項１３】
請求項１乃至１０のいずれか１項に記載の電流発生回路を具備し、前記第２電流に基づいて発振周期が制御されることを特徴とする発振信号発生回路。
【請求項１４】
請求項１３に記載の発振信号発生回路を具備し、前記発振信号発生回路の出力信号が駆動信号として用いられることを特徴とする昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置などにおいて使用される電流発生回路及び発振信号発生回路に関する。
【０００２】
【従来の技術】
図２３は、発振信号発生回路の一例を示している。
【０００３】
この回路の動作時には、信号ＯＳＣが電源電位Ｖｃｃの状態、信号ＶＧＰが接地電位（０Ｖ）の状態、信号ＶＧＮが電源電位Ｖｃｃの状態となる。
【０００４】
通常、インバータ回路の動作の遅延時間は、電源電位Ｖｃｃが増加するに連れて短くなる。また、キャパシタＣ１，Ｃ２の充放電電流値は、電源電位Ｖｃｃの増加に対して電源電位Ｖｃｃの１乗より大きい割合で増加する。
【０００５】
従って、この回路の発振周期Ｔｏｓｃは、電源電位Ｖｃｃが増加するに連れて短くなる。
【０００６】
この発振信号発生回路をタイマ回路として用いる場合、上述のように、発振周期Ｔｏｓｃが電源電位Ｖｃｃに依存するため、例えば、電源電位Ｖｃｃが上昇したときに動作時間が短くなり、チップ動作のマージンが低下したり、チップ動作可能な電源電位Ｖｃｃの範囲が狭くなるなどの問題があった。
【０００７】
次に、図２７の昇圧回路の駆動信号ＲＩＮＧ，／ＲＩＮＧに、図２３の回路の発振信号を用いる場合について検討する。
【０００８】
信号／ＯＳＣは、昇圧回路の動作時に接地電位（０Ｖ）となり、非動作時に電源電位Ｖｃｃとなる。Ｑｄｌは、ディプレッション型ＮチャネルＭＯＳトランジスタであり、Ｑｎは、エンハンスメント型ＮチャネルＭＯＳトランジスタを示している。
【０００９】
この昇圧回路は、電源電位Ｖｃｃ及び駆動信号ＲＩＮＧ，／ＲＩＮＧに基づいて電源電位Ｖｃｃよりも高い電位を生成し、この電位を出力信号Ｖｏｕｔとして出力する。この昇圧回路の出力電流Ｉｏｕｔは、一般に、Ｖｃｃ−Ｖｔｈｎ（但し、Ｖｔｈｎは、ＭＯＳトランジスタＱｎの閾値）に比例し、駆動信号ＲＩＮＧ，／ＲＩＮＧの発振周期Ｔｏｓｃに反比例する。
【００１０】
出力電流Ｉｏｕｔ及び消費電流Ｉｃｃを具体的に数式を用いて表すと、昇圧回路の段数（図２７のキャパシタ数又はインバータ数に相当）をｎとした場合、
Ｉｏｕｔ＝  ｋ２６×（Ｖｃｃ−Ｖｔｈｎ）／Ｔｏｓｃ      …（１５−１）
Ｉｃｃ  ＝  ｋ２７×ｎ×（Ｖｃｃ−Ｖｔｈｎ）／Ｔｏｓｃ  …（１５−２）
（但し、ｋ２６，ｋ２７は、電源電位Ｖｃｃに依存しない定数）
となる。
【００１１】
チップの安定動作を実現するためには、出力電流Ｉｏｕｔ及び消費電流Ｉｃｃは、電源電位Ｖｃｃに対する依存性が小さいことが望ましい。
【００１２】
しかし、発振周期が電源電位Ｖｃｃに依存するような図２３の回路の発振信号を図２７の昇圧回路の駆動信号として用いると、図２７の昇圧回路の出力電流Ｉｏｕｔ及び消費電流Ｉｃｃは、電源電位Ｖｃｃが増加すると、電源電位Ｖｃｃの１乗より大きい割合で増加することになり、電源電位Ｖｃｃの変動に対して安定した出力電流Ｉｏｕｔ及び消費電流Ｉｃｃを得ることが不可能であった。
【００１３】
【発明が解決しようとする課題】
このように、従来は、電源電位Ｖｃｃの上昇時に発振周期が短くなる発振信号発生回路しか存在しなかったため、例えば、この回路の発振信号を用いる昇圧回路の出力電流Ｉｏｕｔ及び消費電流Ｉｃｃの電源電位Ｖｃｃに対する依存性が大きく、結果として、電源電位Ｖｃｃの変動に対して安定した動作が実現できない、という問題があった。
【００１４】
【課題を解決するための手段】
本発明の電流発生回路は、電源電圧端子とノードの間の第１電流経路と、前記第１電流経路に含まれる第１トランジスタと、前記電源電圧端子と前記ノードの間の第２電流経路と、前記第２電流経路に含まれる少なくとも１つの第１素子と、前記ノードと接地電圧端子の間の第３電流経路と、前記第３電流経路に含まれる少なくとも１つの第２素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記電源電圧端子に直接又は他の素子を介して接続され、前記第１トランジスタに流れる第１電流を基準とした第２電流を発生する第２トランジスタとを備え、前記第１電流経路と前記第２電流経路は異なる電流経路であり、アクティブ時には、前記第１トランジスタ、前記第１素子及び前記第２素子の全てにおいて電流が流れると共に、前記第１電流は電源電圧が高くなるほど小さくなる。
【００１５】
本発明の電流発生回路は、接地電圧端子とノードの間の第１電流経路と、前記第１電流経路に含まれる第１トランジスタと、電源電圧端子と前記ノードの間の第２電流経路と、前記第２電流経路に含まれる少なくとも１つの第１素子と、前記ノードと前記接地電圧端子の間の第３電流経路と、前記第３電流経路に含まれる少なくとも１つの第２素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記接地電圧端子に直接又は他の素子を介して接続され、前記第１トランジスタに流れる第１電流を基準とした第２電流を発生する第２トランジスタとを備え、前記第１電流経路と前記第３電流経路は異なる電流経路であり、アクティブ時には、前記第１トランジスタ、前記第１素子及び前記第２素子の全てにおいて電流が流れると共に、前記第１電流は電源電圧が高くなるほど大きくなる。
【００２７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の電流発生回路について説明する。
【００２８】
図１は、差動増幅回路のシンボルを示し、図２及び図３は、図１の差動増幅回路の構成例を示している。
【００２９】
本例の差動増幅回路は、二つのＰチャネルＭＯＳトランジスタと二つのＮチャネルＭＯＳトランジスタから構成され、入力信号ＩＮＲ，ＩＮＬは、ＰチャネルＭＯＳトランジスタのゲート又はＮチャネルＭＯＳトランジスタのゲートに入力される。
【００３０】
図４は、差動増幅回路を用いた電流発生回路の構成例を示している。
【００３１】
この回路は、定電流発生回路である。
【００３２】
電源端子と接地端子の間には、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０３及び抵抗Ｒ１が直列接続される。同様に、電源端子と接地端子の間には、ＰチャネルＭＯＳトランジスタＰ０２，Ｐ０４及びＮチャネルＭＯＳトランジスタＮ０１が直列接続される。
【００３３】
差動増幅回路ｃｍｐ１のマイナス側入力端子には、基準電位Ｖｒｅｆが入力され、プラス側入力端子には、ＭＯＳトランジスタＰ０１と抵抗Ｒ１の接続ノードａの電位ｉｎ０１が入力される。差動増幅回路ｃｍｐ１の出力電位ｏｕｔ０１は、ＭＯＳトランジスタＰ０１，Ｐ０２のゲートに入力される。
【００３４】
信号ＡＣＴは、ＭＯＳトランジスタＮ０１のゲートに入力され、信号／ＡＣＴは、ＭＯＳトランジスタＰ０３，Ｐ０４のゲートに入力される。
【００３５】
以下、この電流発生回路の動作原理について説明する。
【００３６】
Ｖｒｅｆは、基準電位であり、通常、電源電位Ｖｃｃと接地電位（０Ｖ）の間の電位に設定される。この基準電位Ｖｒｅｆは、電源電位Ｖｃｃが変動した場合（例えば、Ｖｃｃ＝３Ｖ〜３．６Ｖ）でも、一定値をとる（例えば、Ｖｒｅｆ＝１．５Ｖ）。
【００３７】
この回路の動作時において、信号ＡＣＴは、電源電位Ｖｃｃ、信号／ＡＣＴは、接地電位（０Ｖ）となり、非動作時において、信号ＡＣＴは、接地電位（０Ｖ）、信号／ＡＣＴは、電源電位Ｖｃｃとなる。
【００３８】
ゲートに信号ＡＣＴ又は信号／ＡＣＴが入力されるトランジスタ、即ち、ＰチャネルＭＯＳトランジスタＰ０３，Ｐ０４及びＮチャネルＭＯＳトランジスタＮ０１は、非動作時における消費電流Ｉ０１，Ｉ０２を削減する目的で設置されている。
【００３９】
よって、これらＭＯＳトランジスタＰ０３，Ｐ０４，Ｎ０１の動作時の抵抗値は、他の素子（ＭＯＳトランジスタＰ０１，Ｐ０２及び抵抗Ｒ１）の抵抗値に比べてずっと小さくなるように設定される。
【００４０】
このため、回路中の各電流パスの電流値Ｉ０１，Ｉ０２は、ＭＯＳトランジスタＰ０１，Ｐ０２及び抵抗Ｒ１の抵抗値により決定される。
【００４１】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。上述したように、基準電位Ｖｒｅｆは、電源電位Ｖｃｃに依存しない値となるため、電流Ｉ０１は、
Ｉ０１  ＝  Ｖｒｅｆ／Ｒ１
となり、この電流Ｉ０１も、電源電位Ｖｃｃに依存しない値となる。また、トランジスタＰ０１に流れる電流がＩ０１となるように、差動増幅回路の出力電位ｏｕｔ０１が設定される。
【００４２】
また、ＭＯＳトランジスタＰ０４，Ｎ０１の抵抗は、ＭＯＳトランジスタＰ０２に比べてずっと小さいため、電流Ｉ０２は、ＭＯＳトランジスタＰ０２のみに依存する。
【００４３】
よって、電流Ｉ０２は、
Ｉ０２  ＝  ｋ１×Ｉ０１  ＝  ｋ１×Ｖｒｅｆ／Ｒ１
（但し、ｋ１は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
と表され、電源電位Ｖｃｃに依存しない値を実現できる。
【００４４】
ここで、ＭＯＳトランジスタＰ０１，Ｐ０２は、ソース側（電源電位Ｖｃｃ側）のノードの電位が共に電源電位Ｖｃｃであり、また、互いにゲートが同電位である。このため、ＭＯＳトランジスタＰ０１，Ｐ０２を流れる電流は、ＭＯＳトランジスタＰ０１，Ｐ０２が五極管の電流領域で動作する範囲内（ｏｕｔ０１の電位をＶ（ｏｕｔ０１）、ＭＯＳトランジスタＰ０１，Ｐ０２の閾値電圧を−Ｖｔｈｐ（Ｖｔｈｐ＞０）とすると、ＭＯＳトランジスタＰ０１，Ｐ０２のドレイン側の電位ＶｄがＶ（ｏｕｔ０１）＋Ｖｔｈｐ以下のとき）では、ドレイン側の電位に依存しない。
【００４５】
従って、ｋ１は、電源電位Ｖｃｃに依存せず、同一条件下（ＭＯＳトランジスタＰ０１，Ｐ０２の各部に印加される電位が等しい状態）におけるＭＯＳトランジスタＰ０１，Ｐ０２の電流駆動能力の比で決まるように設定可能である。つまり、電流Ｉ０２は、電流Ｉ０１のｋ１倍となる。
【００４６】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに依存しない出力電流を発生させることができる。
【００４７】
ところで、図４の電流発生回路において、安定した電流値Ｉ０２を得るためには、ゲートが共通であるＭＯＳトランジスタＰ０１，Ｐ０２は、互いにトランジスタ特性が同一であることが望ましい。よって、ＭＯＳトランジスタＰ０１，Ｐ０２のチャネル長などのパラメータを一致させ、ＭＯＳトランジスタＰ０１，Ｐ０２間の特性の相互バラツキを小さくすることは有効である。
【００４８】
図５は、差動増幅回路を用いた電流発生回路の他の構成例を示している。
【００４９】
この回路も、定電流発生回路である。
【００５０】
電源端子と接地端子の間には、ＰチャネルＭＯＳトランジスタＰ０５、ＮチャネルＭＯＳトランジスタＮ０２及び抵抗Ｒ２が直列接続される。同様に、電源端子と接地端子の間には、ＰチャネルＭＯＳトランジスタＰ０６及びＮチャネルＭＯＳトランジスタＮ０３が直列接続される。
【００５１】
差動増幅回路ｃｍｐ２のマイナス側入力端子には、基準電位Ｖｒｅｆが入力され、プラス側入力端子には、ＭＯＳトランジスタＮ０２と抵抗Ｒ２の接続ノードｂの電位ｉｎ０２が入力される。差動増幅回路ｃｍｐ２の出力電位ｏｕｔ０２は、ＭＯＳトランジスタＮ０２，Ｎ０３のゲートに入力される。
【００５２】
信号／ＡＣＴは、ＭＯＳトランジスタＰ０５，Ｐ０６のゲートに入力される。
【００５３】
以下、この電流発生回路の動作原理について説明する。
【００５４】
Ｖｒｅｆは、基準電位であり、通常、電源電位Ｖｃｃと接地電位（０Ｖ）の間の電位に設定される。この基準電位Ｖｒｅｆは、電源電位Ｖｃｃが変動した場合（例えば、Ｖｃｃ＝３Ｖ〜３．６Ｖ）でも、一定値をとる（例えば、Ｖｒｅｆ＝１．５Ｖ）。
【００５５】
この回路の動作時において、信号／ＡＣＴは、接地電位（０Ｖ）となり、非動作時において、信号／ＡＣＴは、電源電位Ｖｃｃとなる。
【００５６】
ゲートに信号／ＡＣＴが入力されるトランジスタ、即ち、ＰチャネルＭＯＳトランジスタＰ０５，Ｐ０６は、非動作時における消費電流Ｉ０３，Ｉ０４を削減する目的で設置されている。
【００５７】
よって、これらＭＯＳトランジスタＰ０５，Ｐ０６の動作時の抵抗値は、他の素子（ＭＯＳトランジスタＮ０２，Ｎ０３及び抵抗Ｒ２）の抵抗値に比べてずっと小さくなるように設定される。
【００５８】
このため、回路中の各電流パスの電流値Ｉ０３，Ｉ０４は、ＭＯＳトランジスタＮ０２，Ｎ０３及び抵抗Ｒ２の抵抗値により決定される。
【００５９】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０２の状態が保たれる。従って、電流Ｉ０３は、
Ｉ０３  ＝  （Ｖｃｃ−Ｖｒｅｆ）／Ｒ２
となる。この場合、ＭＯＳトランジスタＮ０２を流れる電流もＩ０３となるように、差動増幅回路の出力電位ｏｕｔ０２が設定されるため、電流Ｉ０４は、
Ｉ０４  ＝  ｋ２×Ｉ０３  ＝  ｋ２×（Ｖｃｃ−Ｖｒｅｆ）／Ｒ２
（但し、ｋ２は、ゲートが同電位のＭＯＳトランジスタＮ０２，Ｎ０３の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）］であり、電源電位に依存しないように設定可能である。）
と表される。
【００６０】
このように、上述したような電流発生回路を用いれば、（Ｖｃｃ−Ｖｒｅｆ）に比例した出力電流を発生させることができる。
【００６１】
ところで、図５の電流発生回路において、安定した電流値Ｉ０４を得るためには、ゲートが共通であるＭＯＳトランジスタＮ０２，Ｎ０３は、互いにトランジスタ特性が同一であることが望ましい。よって、ＭＯＳトランジスタＮ０２，Ｎ０３のチャネル長などのパラメータを一致させ、ＭＯＳトランジスタＮ０２，Ｎ０３間の特性の相互バラツキを小さくすることは有効である。
【００６２】
図６は、図４の電流発生回路の変形例を示している。
【００６３】
この電流発生回路は、図４の電流発生回路と比べると、電源端子とノードａの間に直列接続されたＰチャネルＭＯＳトランジスタＰ０７と抵抗Ｒ３が新たに接続された点が異なり、その他の構成は、図４の電流発生回路と同じである。なお、ＭＯＳトランジスタＰ０７のゲートには、信号／ＡＣＴが入力される。
【００６４】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２及び抵抗Ｒ１、Ｒ３により決定される。
【００６５】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。従って、電流Ｉ０１，Ｉ１１，Ｉ１２は、
0003742230.tif 000002
となる。従って、電流Ｉ１は、
0003742230.tif 000003
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
と表される。
【００６６】
このように、上述したような電流発生回路を用いれば、｛Ｖｒｅｆ／Ｒ１  −（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝に比例した出力電流を発生させることができる。
【００６７】
ところで、図６の電流発生回路において、安定した電流値Ｉ１を得るためには、ゲートが共通であるＭＯＳトランジスタＰ０１，Ｐ０２は、互いにトランジスタ特性が同一であることが望ましい。よって、ＭＯＳトランジスタＰ０１，Ｐ０２のチャネル長などのパラメータを一致させ、ＭＯＳトランジスタＰ０１，Ｐ０２間の特性の相互バラツキを小さくすることは有効である。
【００６８】
図７は、図５の電流発生回路の変形例を示している。
【００６９】
この電流発生回路は、図５の電流発生回路と比べると、ノードｂと接地端子の間に抵抗Ｒ４が新たに接続された点が異なり、その他の構成は、図５の電流発生回路と同じである。
【００７０】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号／ＡＣＴが入力されない素子（ＭＯＳトランジスタＮ０２，Ｎ０３及び抵抗Ｒ２、Ｒ４により決定される。
【００７１】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０２の状態が保たれる。従って、電流Ｉ０３，Ｉ２１，Ｉ２２は、
0003742230.tif 000004
となる。従って、電流Ｉ２は、
0003742230.tif 000005
（但し、ｋ４は、ゲートが同電位のＭＯＳトランジスタＮ０２，Ｎ０３の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）］であり、電源電位に依存しないように設定可能である。）
と表される。
【００７２】
このように、上述したような電流発生回路を用いれば、（Ｖｃｃ−Ｖｒｅｆ）に比例した出力電流を発生させることができる。
【００７３】
ところで、図７の電流発生回路において、安定した電流値Ｉ２を得るためには、ゲートが共通であるＭＯＳトランジスタＮ０２，Ｎ０３は、互いにトランジスタ特性が同一であることが望ましい。よって、ＭＯＳトランジスタＮ０２，Ｎ０３のチャネル長などのパラメータを一致させ、ＭＯＳトランジスタＮ０２，Ｎ０３間の特性の相互バラツキを小さくすることは有効である。
【００７４】
図８は、二つの差動増幅回路を有する電流発生回路の例を示している。
【００７５】
この電流発生回路は、図４の電流発生回路と図５の電流発生回路を組み合わせたものであり、図４及び図５の電流発生回路の素子に対応する素子には図４及び図５と同じ符号を付してある。
【００７６】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｎ０２，Ｎ０３及び抵抗Ｒ１、Ｒ２により決定される。
【００７７】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１＝ｉｎ０２の状態が保たれる。従って、電流Ｉ３０，Ｉ３３は、
Ｉ３０  ＝  Ｖｒｅｆ／Ｒ１
Ｉ３３  ＝  （Ｖｃｃ−Ｖｒｅｆ）／Ｒ２
となる。また、電流Ｉ３１は、
Ｉ３１  ＝  ｋ５×Ｉ３３  ＝  ｋ５×（Ｖｃｃ−Ｖｒｅｆ）／Ｒ２
（但し、ｋ５は、ゲートが同電位のＭＯＳトランジスタＮ０２，Ｎ０３の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）］であり、電源電位に依存しないように設定可能である。）
となるため、電流Ｉ３２は、
0003742230.tif 000006
となる。従って、電流Ｉ３は、
0003742230.tif 000007
（但し、ｋ６は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【００７８】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【００７９】
ところで、図８の電流発生回路においても、安定した電流値Ｉ３を得るために、ＭＯＳトランジスタＰ０１，Ｐ０２の特性を互いに同一にし、同様に、ＭＯＳトランジスタＮ０２，Ｎ０３の特性を互いに同一にすることが望ましい。
【００８０】
図９は、二つの差動増幅回路を有する電流発生回路の他の例を示している。
【００８１】
この電流発生回路も、図４の電流発生回路と図５の電流発生回路を組み合わせたものであり、図４及び図５の電流発生回路の素子に対応する素子には図４及び図５と同じ符号を付してある。
【００８２】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｎ０２，Ｎ０３及び抵抗Ｒ１、Ｒ２）により決定される。
【００８３】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１＝ｉｎ０２の状態が保たれる。従って、電流Ｉ４１，Ｉ４３，Ｉ４０は、
Ｉ４１  ＝  （Ｖｃｃ−Ｖｒｅｆ）／Ｒ２
Ｉ４３  ＝  Ｖｒｅｆ／Ｒ１
Ｉ４０  ＝  ｋ７×Ｉ４３  ＝  ｋ７×Ｖｒｅｆ／Ｒ１
（但し、ｋ７は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となるため、電流Ｉ４２は、
0003742230.tif 000008
となる。従って、電流Ｉ４は、
0003742230.tif 000009
（但し、ｋ８は、ゲートが同電位のＭＯＳトランジスタＮ０２，Ｎ０３の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）］であり、電源電位に依存しないように設定可能である。）
となる。
【００８４】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【００８５】
ところで、図９の電流発生回路においても、安定した電流値Ｉ４を得るために、ＭＯＳトランジスタＰ０１，Ｐ０２の特性を互いに同一にし、同様に、ＭＯＳトランジスタＮ０２，Ｎ０３の特性を互いに同一にすることが望ましい。
【００８６】
図１０は、ダイオード接続（ゲート・ドレインを接続）したＭＯＳトランジスタを有する電流発生回路の例を示している。
【００８７】
この電流発生回路は、図４の電流発生回路を基本としており、図４の電流発生回路の素子に対応する素子には図４と同じ符号を付してある。
【００８８】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｎ０４，Ｎ０５及び抵抗Ｒ１、Ｒ３）により決定される。
【００８９】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。従って、電流Ｉ５０は、
Ｉ５０  ＝  Ｖｒｅｆ／Ｒ１
となる。
【００９０】
また、ＮチャネルＭＯＳトランジスタＮ０４の閾値（ここでは、電流値がＩ５３となるときのゲート電位ｏｕｔ０３を閾値とする。）をＶｔｈｎ０４とすると、ｏｕｔ０３＝Ｖｔｈｎ０４に設定されるため、電流Ｉ５３は、
Ｉ５３  ＝  （Ｖｃｃ−Ｖｔｈｎ０４）／Ｒ３
となる。また、ＭＯＳトランジスタＮ０４，Ｎ０５のゲートは同電位であるから、電流Ｉ５１は、
Ｉ５１  ＝  ｋ９×Ｉ５３  ＝  ｋ９×（Ｖｃｃ−Ｖｔｈｎ０４）／Ｒ３
（但し、ｋ９は、ゲートが同電位のＭＯＳトランジスタＮ０４，Ｎ０５の電流比［＝Ｉ（Ｎ０５）／Ｉ（Ｎ０４）］であり、電源電位に依存しないように設定可能である。）
となるため、電流Ｉ５２は、
0003742230.tif 000010
となる。従って、電流Ｉ５は、
0003742230.tif 000011
（但し、ｋ１０は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【００９１】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【００９２】
ところで、図１０の電流発生回路においても、安定した電流値Ｉ５を得るために、ＭＯＳトランジスタＰ０１，Ｐ０２の特性を互いに同一にし、同様に、ＭＯＳトランジスタＮ０４，Ｎ０５の特性を互いに同一にすることが望ましい。
【００９３】
図１１は、ダイオード接続（ゲート・ドレインを接続）したＭＯＳトランジスタを有する電流発生回路の他の例を示している。
【００９４】
この電流発生回路は、図４の電流発生回路を基本としており、図４の電流発生回路の素子に対応する素子には図４と同じ符号を付してある。
【００９５】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｐ０８，Ｐ１０及び抵抗Ｒ１、Ｒ５により決定される。
【００９６】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。従って、電流Ｉ６０は、
Ｉ６０  ＝  Ｖｒｅｆ／Ｒ１
となる。
【００９７】
また、ＰチャネルＭＯＳトランジスタＰ１０の閾値（ここでは、電流値がＩ６３となるときのゲート電位ｏｕｔ０４を閾値とする。）を−Ｖｔｈｐ１０（Ｖｔｈｐ１０＞０）とすると、ｏｕｔ０４＝Ｖｃｃ−Ｖｔｈｐ１０に設定されるため、
Ｉ６３  ＝  （Ｖｃｃ−Ｖｔｈｐ１０）／Ｒ５
となる。また、ＭＯＳトランジスタＰ０８，Ｐ１０のゲートが同電位であるから、電流Ｉ６１は、
0003742230.tif 000012
（但し、ｋ１１は、ゲートが同電位のＭＯＳトランジスタＰ０８，Ｐ１０の電流比［＝Ｉ（Ｐ０８）／Ｉ（Ｐ１０）］であり、電源電位に依存しないように設定可能である。）
となるから、電流Ｉ６２は、
0003742230.tif 000013
となる。従って、電流Ｉ６は、
0003742230.tif 000014
（但し、ｋ１２は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【００９８】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【００９９】
ところで、図１１の電流発生回路においても、安定した電流値Ｉ６を得るために、ＭＯＳトランジスタＰ０１，Ｐ０２の特性を互いに同一にし、同様に、ＭＯＳトランジスタＰ０８，Ｐ１０の特性を互いに同一にすることが望ましい。
【０１００】
図１２は、ダイオード接続（ゲート・ドレインを接続）したＭＯＳトランジスタを有する電流発生回路の他の例を示している。
【０１０１】
この電流発生回路は、図１０の電流発生回路と図１１の電流発生回路を組み合わせたものであり、図１０及び図１１の電流発生回路の素子に対応する素子には図１０及び図１１と同じ符号を付してある。
【０１０２】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｐ０８，Ｐ１０，Ｎ０４，Ｎ０５及び抵抗Ｒ１、Ｒ５）により決定される。
【０１０３】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。従って、電流Ｉ７０は、
Ｉ７０  ＝  Ｖｒｅｆ／Ｒ１
となる。
【０１０４】
また、ＰチャネルＭＯＳトランジスタＰ１０の閾値（ここでは、電流値がＩ７４となるときのゲート電位ｏｕｔ０４と電源電位Ｖｃｃの差を閾値とする。）を−Ｖｔｈｐ１０（Ｖｔｈｐ１０＞０）とすると、ｏｕｔ０４＝Ｖｃｃ−Ｖｔｈｐ１０に設定されるため、電流Ｉ７４は、
Ｉ７４  ＝  （Ｖｃｃ−Ｖｔｈｐ１０）／Ｒ５
となる。また、ＭＯＳトランジスタＰ０８，Ｐ１０のゲートは同電位であるから、電流Ｉ７３は、
0003742230.tif 000015
（但し、ｋ１３は、ゲートが同電位のＭＯＳトランジスタＰ０８，Ｐ１０の電流比［＝Ｉ（Ｐ０８）／Ｉ（Ｐ１０）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１０５】
また、ＮチャネルＭＯＳトランジスタＮ０４の閾値（ここでは、電流値がＩ７３となるときのゲート電位ｏｕｔ０３を閾値とする。）をＶｔｈｎ０４とすると、ｏｕｔ０３＝Ｖｔｈｎ０４に設定される。
【０１０６】
また、ＭＯＳトランジスタＮ０４，Ｎ０５のゲートは同電位であるから、電流Ｉ７１は、
0003742230.tif 000016
（但し、ｋ１４は、ゲートが同電位のＭＯＳトランジスタＮ０４，Ｎ０５の電流比［＝Ｉ（Ｎ０５）／Ｉ（Ｎ０４）］であり、電源電位に依存しないように設定可能である。）
となり、電流Ｉ７２は、
0003742230.tif 000017
となる。従って、電流Ｉ７は、
0003742230.tif 000018
（但し、ｋ１５は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１０７】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【０１０８】
ところで、図１２の電流発生回路においても、安定した電流値Ｉ７を得るために、ＭＯＳトランジスタＰ０１，Ｐ０２の特性を互いに同一にし、ＭＯＳトランジスタＰ０８，Ｐ１０の特性を互いに同一にし、ＭＯＳトランジスタＮ０４，Ｎ０５の特性を互いに同一にすることが望ましい。
【０１０９】
また、図１２の電流発生回路では、破線内の回路を用いることにより、ＰチャネルＭＯＳトランジスタＰ１０と抵抗Ｒ５により発生させた電流に基づいて、ＮチャネルＭＯＳトランジスタＮ０４に電流を流すことができる。このように、本例では、基準電流を流すＭＯＳトランジスタを、Ｎチャネル型からＰチャネル型に変え、逆に、Ｐチャネル型からＮチャネル型に変えることができる。
【０１１０】
図１３は、図６の電流発生回路の変形例である。
【０１１１】
この電流発生回路は、図６の電流発生回路と比較すると、ダイオード接続（ゲート・ドレイン接続）されたＰチャネルＭＯＳトランジスタＰ１１が追加された点、及びＭＯＳトランジスタＰ０２のゲートがＭＯＳトランジスタＰ１１のゲートに接続された点が異なっている。
【０１１２】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＰ０１，Ｐ０２，Ｐ１１及び抵抗Ｒ１、Ｒ３）により決定される。
【０１１３】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０１の状態が保たれる。
【０１１４】
ここで、電流Ｉ８２は、
0003742230.tif 000019
となる。また、ＭＯＳトランジスタＰ０２，Ｐ１１のゲートは同電位であるため、電流Ｉ８は、
0003742230.tif 000020
（但し、ｋ１６は、ゲートが同電位のＭＯＳトランジスタＰ０２，Ｐ１１の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ１１）］であり、電源電位に依存しないように設定可能である。）
なお、この電流式は、図６の回路におけるＩ１の電流式に等価となる。
【０１１５】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【０１１６】
ところで、図１３の電流発生回路では、安定した電流値Ｉ８を得るため、ＭＯＳトランジスタＰ０２，Ｐ１１の特性を互いに同一にすることが望ましい。
【０１１７】
ここで、図６の回路と図１３の回路の特性を、動作可能な電源電位Ｖｃｃの範囲内で比較する。
【０１１８】
図６の回路では、動作時には、ノードＡの電位は、電源電位Ｖｃｃに概ね等しくなっている。一方、図１３の回路では、ＭＯＳトランジスタＰ０２，Ｐ１１のゲート電位ｏｕｔ０５は、Ｖｃｃ−Ｖｔｈｐ１１となっている。但し、電流値がＩ８２となるときのゲート電位ｏｕｔ０５と電源電位Ｖｃｃの差を、ＭＯＳトランジスタＰ１１の閾値（−Ｖｔｈｐ１１（Ｖｔｈｐ１１＞０））とする。つまり、図１３の回路のノードＡの電位は、図６の回路のノードＡの電位よりもＭＯＳトランジスタＰ１１の閾値Ｖｔｈｐ１１分だけ低くなっている。
【０１１９】
よって、動作可能な電源電位Ｖｃｃの下限値は、図６の回路の方が図１３の回路よりも低くなる。
【０１２０】
図１４は、図７の電流発生回路の変形例である。
【０１２１】
この電流発生回路は、図７の電流発生回路と比較すると、ダイオード接続（ゲート・ドレイン接続）されたＮチャネルＭＯＳトランジスタＮ０６が追加された点、及びＭＯＳトランジスタＮ０３のゲートがＭＯＳトランジスタＮ０６のゲートに接続された点が異なっている。
【０１２２】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ＡＣＴ，／ＡＣＴが入力されない素子（ＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ０６及び抵抗Ｒ２、Ｒ４）により決定される。
【０１２３】
この電流発生回路では、動作時には、差動増幅回路により、Ｖｒｅｆ＝ｉｎ０２の状態が保たれる。
【０１２４】
ここで、電流Ｉ９１は、
0003742230.tif 000021
となる。従って、電流Ｉ９は、
0003742230.tif 000022
（但し、ｋ１７は、ゲートが同電位のＭＯＳトランジスタＮ０３，Ｎ０６の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０６）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１２５】
なお、この電流式は、図７の回路におけるＩ２の電流式に等価となる。
【０１２６】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【０１２７】
ところで、図１４の電流発生回路では、安定した電流値Ｉ９を得るため、ＭＯＳトランジスタＮ０３，Ｎ０６の特性を互いに同一にすることが望ましい。
【０１２８】
ここで、図７の回路と図１４の回路の特性（動作可能な電源電位Ｖｃｃの範囲）について比較する。
【０１２９】
図７の回路では、ＭＯＳトランジスタＮ０２のソース電位が接地電位（０Ｖ）であるのに対し、図１４の回路では、ＭＯＳトランジスタＮ０２のソース電位は、接地電位（０Ｖ）よりもＭＯＳトランジスタＮ０６の閾値Ｖｔｈｎ０６分だけ高くなる。但し、電流値がＩ９１となるときのゲート電位ｏｕｔ０６をＭＯＳトランジスタＮ０６の閾値Ｖｔｈｎ０６（＞０）とする。
【０１３０】
よって、動作可能な電源電位Ｖｃｃの下限値は、図７の回路の方が図１４の回路よりも低くなる。
【０１３１】
図１５は、図６の電流発生回路の変形例を示している。
【０１３２】
図６の回路では、非動作時（信号ＡＣＴが接地電位、信号／ＡＣＴが電源電位Ｖｃｃの時）に消費電流を低減するために設けられ、ゲートに信号ＡＣＴ又は信号／ＡＣＴが入力されるＭＯＳトランジスタを４つ（ＰチャネルＭＯＳトランジスタＰ０３，Ｐ０４，Ｐ０７及びＮチャネルＭＯＳトランジスタＮ０１）用意したが、図１５の回路では、ゲートにＡＣＴが入力されるＭＯＳトランジスタを２つ（ＮチャネルＭＯＳトランジスタＮ０１，Ｎ０７）用意している。
【０１３３】
本例のように、消費電流を低減するためのＭＯＳトランジスタとしてＮチャネル型ＭＯＳトランジスタのみを用いる場合など、消費電流を低減するための手段としては、種々の変更が可能である。
【０１３４】
図１６乃至図１８は、差動増幅回路を用いた電流発生回路の他の例を示している。
【０１３５】
いままでの例（図４乃至図１５の例）では、差動増幅回路の基準電位として、Ｖｒｅｆ（接地電位に対する電位差が電源電位に依存しない電位）を用いた場合について説明したが、本発明は、図１７及び図１８に示すように、差動増幅回路の基準電圧としてＶｃｃ−Ｖｒｅｆ（電源電位に対する電位差が電源電位に依存しない電位）を用いた場合にも適用できる。
【０１３６】
図１６は、Ｖｃｃ−Ｖｒｅｆを発生する回路の構成例を示している。
【０１３７】
ＰチャネルＭＯＳトランジスタＰ２０，Ｐ２１は、ゲートが共通接続され、同一のゲート電位に対して電流値が等しくなるように設定されている。同様に、ＮチャネルＭＯＳトランジスタＮ１４，Ｎ１５も、ゲートが共通接続され、同一のゲート電位に対して電流値が等しくなるように設定されている。
【０１３８】
この時、ＭＯＳトランジスタＰ２０，Ｐ２１，Ｎ１４，Ｎ１５に流れる電流は、全て同じ値をとり、その電流値Ｉ１００は、
Ｉ１００  ＝  Ｖｒｅｆ／Ｒ０
となる。
【０１３９】
また、Ｒ＝Ｒ０の場合には、抵抗Ｒの両端の電位差はＶｒｅｆとなるため、抵抗Ｒの接地電位側のノードの電位は、Ｖｃｃ−Ｖｒｅｆとなる。
【０１４０】
図１７は、Ｖｃｃ−Ｖｒｅｆを基準電位とする差動増幅回路を有する電流発生回路の例を示している。
【０１４１】
本回路においては、ｉｎ１１＝Ｖｃｃ−Ｖｒｅｆであるため、電流Ｉ１０，Ｉ１１，Ｉ１２は、
0003742230.tif 000023
となる。従って、電流Ｉ１は、
0003742230.tif 000024
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＮ１６，Ｎ１７の電流比［＝Ｉ（Ｎ１７）／Ｉ（Ｎ１６）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１４２】
図６中の各部の電流Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１は、図１７中の電流Ｉ１０，Ｉ１１，Ｉ１２，Ｉ１と同じ値になる。なお、ｋ３＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）＝Ｉ（Ｎ１７）／Ｉ（Ｎ１６）として上記計算式を作成した。
【０１４３】
図１８は、Ｖｃｃ−Ｖｒｅｆを基準電位とする差動増幅回路を有する電流発生回路の他の例を示している。
【０１４４】
本回路においては、ｉｎ２１＝Ｖｃｃ−Ｖｒｅｆであるため、電流Ｉ２０，Ｉ２１，Ｉ２２は、
Ｉ２０  ＝  Ｖｒｅｆ／Ｒ２０
0003742230.tif 000025
となる。従って、電流Ｉ２は、
0003742230.tif 000026
（但し、ｋ４は、ゲートが同電位のＭＯＳトランジスタＰ２２，Ｐ２３の電流比［＝Ｉ（Ｐ２３）／Ｉ（Ｐ２２）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１４５】
図７中の各部の電流Ｉ２０，Ｉ２１，Ｉ２２，Ｉ２は、図１８中の電流Ｉ２０，Ｉ２１，Ｉ２２，Ｉ２と同じ値になる。なお、ｋ４＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）＝Ｉ（Ｐ２３）／Ｉ（Ｐ２２）として上記計算式を作成した。
【０１４６】
以上、図１６乃至図１８では、基準電圧として、［Ｖｃｃ−Ｖｒｅｆ］を用いる場合を例にとって本発明の説明を行ったが、例えば、基準電圧として、［Ｖｃｃ−Ｖｒｅｆ］の代わりに［Ｖｃｃ−２×Ｖｒｅｆ］を用いる場合など、基準電位を変更した場合にも本発明は有効であり、容易に実現可能である。
【０１４７】
例えば、［Ｖｃｃ−２×Ｖｒｅｆ］を発生するためには、図１６に示す［Ｖｃｃ−Ｖｒｅｆ］を発生する回路を利用し、この回路において、Ｒ＝２×Ｒ０の関係を持たせるか、又は、ＭＯＳトランジスタＰ２０、Ｐ２１の電流駆動能力をＰ２０：Ｐ２１＝１：２にするか、又は、ＭＯＳトランジスタＮ１４，Ｎ１５の電流駆動能力をＮ１４：Ｎ１５＝１：２にすればよい。
【０１４８】
図１９は、差動増幅回路を用いた電流発生回路の他の例を示している。
【０１４９】
この電流発生回路は、図４の電流発生回路の変形例であり、差動増幅回路ｃｍｐ１の基準電位として、電源電位に比例する電位Ｖａ（＝α×Ｖｃｃ）を用いた点に特徴を有している。
【０１５０】
本例では、基準電位Ｖａを発生させるために、抵抗分割による方法を利用している。即ち、破線Ｘで囲んだ領域に示すように、電源端子と接地端子の間に直列接続された抵抗Ｒ１１０，Ｒ１１１の接続点の電位を基準電位Ｖａとしている。なお、破線Ｘ内において、信号／ＡＣＴが入力されるＭＯＳトランジスタＰ１１０は、非動作時における消費電流を低減するためのものである。
【０１５１】
この回路によれば、ｉｎ０１＝Ｖａ＝α×Ｖｃｃとなるため、電流Ｉ１１０，Ｉ１１１は、
Ｉ１１０  ＝  Ｖａ／Ｒ１  ＝  α×Ｖｃｃ／Ｒ１
Ｉ１１１  ＝  ｋ１８×Ｉ１１０  ＝ｋ１８×α×Ｖｃｃ／Ｒ１
（但し、ｋ１８は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１５２】
図２０は、差動増幅回路を用いた電流発生回路の他の例を示している。
【０１５３】
この電流発生回路は、図５の電流発生回路の変形例であり、差動増幅回路ｃｍｐ２の基準電位として、電源電位に比例する電位Ｖａ（＝α×Ｖｃｃ）を用いた点に特徴を有している。
【０１５４】
本例では、基準電位Ｖａを発生させるために、例えば、図１９の例と同じように、抵抗分割による方法を利用することができる。
【０１５５】
この回路によれば、ｉｎ１１１＝Ｖａ＝α×Ｖｃｃとなるため、電流Ｉ１１２，Ｉ１１３は、
Ｉ１１２  ＝  （Ｖｃｃ−Ｖａ）／Ｒ２  ＝（１−α）×Ｖｃｃ／Ｒ２
Ｉ１１３  ＝  ｋ１９×Ｉ１１２  ＝  ｋ１９×（１−α）×Ｖｃｃ／Ｒ２
（但し、ｋ１９は、ゲートが同電位のＭＯＳトランジスタＮ０２，Ｎ０３の電流比［＝Ｉ（Ｎ０３）／Ｉ（Ｎ０２）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１５６】
図２１は、二つの差動増幅回路を用いた電流発生回路の他の例を示している。
【０１５７】
この電流発生回路は、図４の回路と図１９の回路を組みあわせたものである。
【０１５８】
本例では、ｉｎ１２１＝Ｖｒｅｆ、ｉｎ１２２＝Ｖａ＝α×Ｖｃｃとなるため、電流Ｉ１２０，Ｉ１２３，Ｉ１２２は、
Ｉ１２０  ＝  Ｖｒｅｆ／Ｒ１２０
Ｉ１２３  ＝  Ｖａ／Ｒ１２１  ＝  α×Ｖｃｃ／Ｒ１２１
Ｉ１２２  ＝  ｋ２０×Ｉ１２３  ＝  ｋ２０×α×Ｖｃｃ／Ｒ１２１
（但し、ｋ２０は、ゲートが同電位のＭＯＳトランジスタＰ２７，Ｐ２８の電流比［＝Ｉ（Ｐ２７）／Ｉ（Ｐ２８）］であり、電源電位に依存しないように設定可能である。）
となる。また、電流Ｉ１２１は、
0003742230.tif 000027
となる。従って、電流Ｉ１２４は、
0003742230.tif 000028
（但し、ｋ２１は、ゲートが同電位のＭＯＳトランジスタＰ２６，Ｐ２９の電流比［＝Ｉ（Ｐ２９）／Ｉ（Ｐ２６）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１５９】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【０１６０】
図２２は、二つの差動増幅回路を用いた電流発生回路の他の例を示している。
【０１６１】
この電流発生回路は、図５の回路と図２０の回路を組みあわせたものである。
【０１６２】
本例では、ｉｎ１３１＝Ｖｒｅｆ、ｉｎ１３２＝Ｖａ＝α×Ｖｃｃとなるため、電流Ｉ１３０，Ｉ１３３，Ｉ１３１は、
0003742230.tif 000029
（但し、ｋ２２は、ゲートが同電位のＭＯＳトランジスタＮ２０，Ｎ２１の電流比［＝Ｉ（Ｎ２０）／Ｉ（Ｎ２１）］であり、電源電位に依存しないように設定可能である。）
となる。また、電流Ｉ１３２は、
0003742230.tif 000030
となる。従って、電流Ｉ１３４は、
0003742230.tif 000031
（但し、ｋ２３は、ゲートが同電位のＭＯＳトランジスタＰ３０，Ｐ３１の電流比［＝Ｉ（Ｐ３１）／Ｉ（Ｐ３０）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１６３】
このように、上述したような電流発生回路を用いれば、電源電位Ｖｃｃに対して上式に示すような関係を有する出力電流を発生させることができる。
【０１６４】
以上、説明したように、上述の図４乃至図２２の回路を用いることにより、電源電位Ｖｃｃに対して様々な依存性を持つ電流を発生させることができる。
【０１６５】
なお、上述の回路のうち図１０乃至図１２の回路以外に関しては、電流値が抵抗素子の抵抗値で決定されるため、ＭＯＳトランジスタの閾値に依存しないという長所がある。
【０１６６】
これらの電流発生回路により発生した電流を利用することにより、様々な特性の回路を作ることができる。
【０１６７】
以下では、上述した電流発生回路により発生した電流を利用した回路例について説明する。
【０１６８】
図２３は、発振信号発生回路の回路例を示している。
【０１６９】
この回路の発振信号ＲＩＮＧ，／ＲＩＮＧは、信号ＯＳＣが電源電位Ｖｃｃのときに発生し、その波形は、図２４に示すようになる。
【０１７０】
信号ＶＧＰ，ＶＧＮは、それぞれ他の回路にて生成される。
【０１７１】
この回路では、ＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２により構成されるインバータによるキャパシタＣ１の充放電時間、及び、ＭＯＳトランジスタＱｐ５，Ｑｐ６，Ｑｎ５，Ｑｎ６により構成されるインバータによるキャパシタＣ２の充放電時間が、発振周期に大きく影響する。即ち、この二つのインバータ以外のインバータやＮＡＮＤゲートの動作速度は、比較的高速であり、発振周期に大きな影響を与えない。
【０１７２】
この回路においては、信号ＶＧＰのレベルを制御することで、ＭＯＳトランジスタＱｐ２，Ｑｐ６の抵抗に対してＭＯＳトランジスタＱｐ１，Ｑｐ５の抵抗を十分に高く設定することができる。つまり、キャパシタＣ１，Ｃ２の放電時間は、信号ＶＧＰのレベルにより制御できることになる。
【０１７３】
同様に、キャパシタＣ１，Ｃ２の放電時間も、信号ＶＧＮのレベルにより制御可能である。
【０１７４】
このように、キャパシタＣ１，Ｃ２の充放電時間が信号ＶＧＰ，ＶＧＮのレベルにより制御できるため、この回路の発振周期は、信号ＶＧＰ，ＶＧＮのレベルにより制御できる。
【０１７５】
ＭＯＳトランジスタＱｐ３，Ｑｎ３により構成されるインバータ及びＭＯＳトランジスタＱｐ７，Ｑｎ７により構成されるインバータの閾値がＶｃｃ／２の場合を例にとって考える。
【０１７６】
Ｃ１＝Ｃ２＝Ｃ０の場合に、ノードＮｏｄｅ１が０ＶからＶｃｃに変化してからノードＮｏｄｅ３が０ＶからＶｃｃに変化するまでの所要時間は、
0003742230.tif 000032
となる。
【０１７７】
また、ノードＮｏｄｅ１がＶｃｃから０Ｖに変化してからノードＮｏｄｅ３がＶｃｃから０Ｖに変化するまでの所要時間は、
＝  Ｃ０×（Ｖｃｃ／２）／Ｉ（ＶＧＮ）              …（１１−２）
となる。
【０１７８】
この場合、発振周期Ｔｏｓｃは、
0003742230.tif 000033
と表される。
【０１７９】
但し、Ｉ（ＶＧＰ）は、ＶＧＰがゲートに印加されているＰチャネルＭＯＳトランジスタＱｐ１，Ｑｐ５に流れる電流を表しており、Ｉ（ＶＧＮ）は、ＶＧＮがゲートに印加されているＮチャネルＭＯＳトランジスタＱｎ２，Ｑｎ６に流れる電流を表している。
【０１８０】
図２５は、信号ＶＧＰ，ＶＧＮを発生する回路の構成例を示している。
【０１８１】
この回路は、図１９の回路に基づいて作成されたものであり、図１９の素子に相当する素子には図１９と同じ符号を付してある。
【０１８２】
差動増幅回路ｃｍｐ１の応答時間を短縮するためには、差動増幅回路ｃｍｐ１の出力ノードの負荷容量を小さくする必要がある。
【０１８３】
よって、差動増幅回路ｃｍｐ１の出力ノードをＶＧＰノードとして直接使用することなく、破線内の回路により信号ＶＧＮを作成した後、この信号ＶＧＮを基準として信号ＶＧＰを発生させている。
【０１８４】
この破線内の回路は、図１２の破線内の回路を二つ組み合わせたものであり、動作原理も、図１２の破線内の回路と同じである。
【０１８５】
よって、電流Ｉ１１０は、
Ｉ１１０  ＝  Ｖａ／Ｒ１  ＝  α×Ｖｃｃ／Ｒ１
となり、電流Ｉ１１０は、電源電位Ｖｃｃに比例する特性を持つことがわかる。
【０１８６】
また、電流Ｉ１４０，Ｉ１４１は、
Ｉ１４０  ＝  ｋ２４×α×Ｖｃｃ／Ｒ１
（但し、ｋ２４は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
Ｉ１４１  ＝  ｋ２５×ｋ２４×α×Ｖｃｃ／Ｒ１
（但し、ｋ２５は、ゲートが同電位のＭＯＳトランジスタＮ２２，Ｎ２３の電流比［＝Ｉ（Ｎ２３）／Ｉ（Ｎ２２）］であり、電源電位に依存しないように設定可能である。）
となる。
【０１８７】
このように、電流Ｉ１４０，Ｉ１４１は、共に、電源電位Ｖｃｃに比例する特性を持つことになるため、電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）も、共に、電源電位Ｖｃｃに比例する特性を持つことになる。
【０１８８】
この場合には、上式（１１−３）から明らかなように、図２３の回路の発振周期は、電源電位Ｖｃｃに依存することなく、一定となる。
【０１８９】
即ち、図２３及び図２５の回路を用いることにより、電源電位Ｖｃｃに存在しない一定の周期を持つ発振信号を発生させることができる。
【０１９０】
このような回路は、例えば、メモリチップ内のタイマに使用する場合に非常に有効である。このタイマを、例えば、読み出し動作時の動作時間やメモリの各動作タイミングの制御に用いれば、電源電位Ｖｃｃに依存しない極めて安定したメモリ動作を実現できる。
【０１９１】
また、各回路の動作時間や動作タイミングが電源電位Ｖｃｃに依存しなくなるため、広範囲の電源電位（電源電位の変動）に対して十分に動作可能なチップを実現できる。
【０１９２】
図２６は、信号ＶＧＰ，ＶＧＮを発生する回路の他の構成例を示している。
【０１９３】
この回路は、図４の回路に基づいて作成されたものであり、図４の素子に相当する素子には図４と同じ符号を付してある。
【０１９４】
この回路では、電流Ｉ０１は、
Ｉ０１  ＝  Ｖｒｅｆ／Ｒ１
となるため、電流Ｉ１５０，Ｉ１５１も、電流Ｉ０１と同様に、電源電位Ｖｃｃに依存しない特性を持つ。
【０１９５】
従って、図２３の発振信号発生回路のＶＧＰ，ＶＧＮに図２６の回路の出力信号ＶＧＰ，ＶＧＮを用いた場合には、図２３の回路において、電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）も、電源電位Ｖｃｃに依存しなくなる。
【０１９６】
つまり、上式（１１−３）から明らかなように、図２３の回路の発振周期は、電源電位Ｖｃｃに比例する特性を持つようになる。このような特性を持つ発振信号ＲＩＮＧ，／ＲＩＮＧは、例えば、半導体メモリにおける昇圧回路の駆動用信号として大変有効となる。
【０１９７】
図２７は、昇圧回路の構成例を示している。
【０１９８】
信号／ＯＳＣは、昇圧回路の動作時に、接地電位（０Ｖ）、非動作時に、電源電位Ｖｃｃとなる。Ｑｄｌは、デプレッション型ＮチャネルＭＯＳトランジスタ、Ｑｎは、エンハンスメント型ＮチャネルＭＯＳトランジスタを表している。
【０１９９】
この昇圧回路は、電源電位Ｖｃｃ及び駆動信号ＲＩＮＧ，／ＲＩＮＧに基づいて、電源電位Ｖｃｃより高い電位を発生し、この電位を出力電位Ｖｏｕｔとして出力する。
【０２００】
この昇圧回路の出力電流は、一般に、Ｖｃｃ−Ｖｔｈｎ（但し、Ｖｔｈｎは、ＭＯＳトランジスタＱｎの閾値である。）に比例し、発振信号ＲＩＮＧ，／ＲＩＮＧの発振周期Ｔｏｓｃに反比例する。このため、出力電流Ｉｏｕｔ及び消費電流Ｉｃｃは、昇圧回路の段数（キャパシタ又はインバータの数に相当）をｎとすると、
Ｉｏｕｔ＝  ｋ２６×（Ｖｃｃ−Ｖｔｈｎ）／Ｔｏｓｃ    …（１５−１）
Ｉｃｃ  ＝  ｋ２７×ｎ×（Ｖｃｃ−Ｖｔｈｎ）／Ｔｏｓｃ…（１５−２）
（但し、ｋ２６及びｋ２７は、電源電位Ｖｃｃに依存しない定数である。）
と表される。
【０２０１】
電源電位Ｖｃｃに対する依存性が小さい安定したチップ動作を実現するためには、出力電流Ｉｏｕｔ及び消費電流Ｉｃｃは、電源電位Ｖｃｃに対する依存性が小さいことが望ましい。つまり、上式（１５−１）及び（１５−２）により、発振周期Ｔｏｓｃは、Ｖｃｃ−Ｖｔｈｎに比例する特性、又はこの特性に近い特性を持っていることが望ましい。
【０２０２】
図２３の回路と図２５の回路を組み合わせたシステム（ア）の場合、発振周期Ｔｏｓｃは、電源電位Ｖｃｃに依存することなく、一定となる。また、従来の回路方式（イ）では、発振周期Ｔｏｓｃは、電源電位Ｖｃｃの増加につれて小さくなる（ＶＧＰを０Ｖ、ＶＧＮをＶｃｃに固定した場合）。
【０２０３】
これに対し、図２３の回路と図２６の回路を組み合わせたシステムの場合、発振周期Ｔｏｓｃは、電源電位Ｖｃｃに比例するため、電源電位Ｖｃｃに比例する発振信号ＲＩＮＧ，／ＲＩＮＧを実現できる。このシステムの場合、上述の（ア）及び（イ）のシステムに比べて、Ｖｃｃ−Ｖｔｈｎに比例する特性に近い特性を実現することができる。
【０２０４】
つまり、図２３の回路と図２６の回路を組み合わせたシステムを用いることにより、電源電位Ｖｃｃに対する依存性の小さい安定したチップ動作の実現が可能となる。
【０２０５】
また、図２３の回路と図２５の回路を組合わせたシステムにおいて、上記（ア）の発振周期Ｔｏｓｃが電源電位Ｖｃｃに依存せず一定の場合、上記（イ）の発振周期Ｔｏｓｃが電源電位Ｖｃｃの増加につれて小さくなる（ＶＧＰ＝０Ｖ、ＶＧＮ＝Ｖｃｃ）場合に比べると、上式（１５−１）及び（１５−２）から明らかなように、出力電流Ｉｏｕｔ及び消費電流Ｉｃｃの電源電電位Ｖｃｃに対する依存性を小さくすることができる。
【０２０６】
図２８は、信号ＶＧＰ，ＶＧＮを発生する回路の他の構成例を示している。
【０２０７】
この回路は、図２６の回路の変形例であり、図２６の素子又は領域に相当する素子又は領域には図２６と同じ符号を付してある。
【０２０８】
本例の回路は、図２６の回路と比べると、ＰチャネルＭＯＳトランジスタＰ１１及び抵抗Ｒ１１が新規に加わっている点に特徴があり、破線部以外の構成は、図６と同じである。
【０２０９】
よって、電流Ｉ１２は、
0003742230.tif 000034
となる。
【０２１０】
また、電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）も、電流Ｉ１２と同様に、電源電位Ｖｃｃが増加するにつれて小さくなる。
【０２１１】
図２３の発振信号発生回路と図２８の回路を組み合わせたシステムの場合、図２３の回路の発振周期Ｔｏｓｃは、１／［Ｖｒｅｆ×｛１／Ｒ１＋１／Ｒ１１｝−Ｖｃｃ／Ｒ１１］に比例する。つまり、このシステムは、電源電位Ｖｃｃの増加につれて発振周期Ｔｏｓｃが長くなるような特性を有することになる。
【０２１２】
この場合、図２８の抵抗Ｒ１、Ｒ１１及び基準電位Ｖｒｅｆの値を調節することにより、図２３の回路の発振周期Ｔｏｓｃの特性を、Ｖｃｃ−Ｖｔｈｎに比例する特性に一致させる、若しくはこれに極めて近い特性に設定することも可能である。
【０２１３】
従って、図２３の回路と図２８の回路を組合わせたシステムを用いれば、図２３の回路と図２６の回路を組合わせたシステムを用いる場合（ＴｏｓｃがＶｃｃに比例する場合）よりも、出力電流Ｉｏｕｔ及び消費電流Ｉｃｃの電源電位Ｖｃｃに対する依存性を小さくでき、安定した動作を持つチップを実現できる。
【０２１４】
以上、図２３に示す発振信号発生回路と図２５、図２６又は図２８に示す制御信号ＶＧＰ，ＶＧＮを生成する回路の組み合わせについて説明してきたが、例えば、図２３の回路の代わりに図２９の回路を用いることもできる。
【０２１５】
即ち、図２９に示す発振信号発生回路と図２５、図２６又は図２８に示す制御信号ＶＧＰ，ＶＧＮを生成する回路を組合わせた場合にも、上述の特性と同様の特性を有するシステムが実現できる。
【０２１６】
図２９の発振信号発生回路は、図２３の回路と比べると、キャパシタＣ１，Ｃ２が削除されている点に特徴を有している。
【０２１７】
このような構成においても、電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）を制御することにより、図２３の回路と同じ特性を実現できる。
【０２１８】
また、図２３及び図２９の回路においては、ＭＯＳトランジスタＱｐ３，Ｑｎ３により構成されるインバータ及びＭＯＳトランジスタＱｐ７，Ｑｎ７により構成されるインバータの閾値は、発振周期Ｔｏｓｃに大きく影響する。このため、製造バラツキに起因するトランジスタ特性のバラツキによるインバータの閾値の変動を小さくするため、ＭＯＳトランジスタＱｐ３，Ｑｎ３，Ｑｐ７，Ｑｎ７のゲート長を他のＭＯＳトランジスタに比べて大きくすることが有効となる。
【０２１９】
また、トランジスタ特性の製造バラツキに起因する図２３及び図２９中の電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）の値を安定させるためには、電流Ｉ（ＶＧＰ），Ｉ（ＶＧＮ）を流すＭＯＳトランジスタの特性のバラツキが小さくなることが望ましい。そこで、ＭＯＳトランジスタＱｐ１，Ｑｎ２，Ｑｐ５，Ｑｎ６のゲート長を他のＭＯＳトランジスタに比べて大きくすることが有効である。
【０２２０】
また、図２５、図２６又は図２８の回路のＭＯＳトランジスタＰ３３，Ｐ３５と図２３又は図２９の回路のＭＯＳトランジスタＱｐ１，Ｑｐ５のチャネル長などのパラメータを一致させることにより、トランジスタ間の特性の相互バラツキを小さくすることも有効である。
【０２２１】
同様に、図２５、図２６又は図２８の回路のＭＯＳトランジスタＮ２２，Ｎ２４と図２３又は図２９の回路のＭＯＳトランジスタＱｎ２，Ｑｎ６のチャネル長などのパラメータを一致させることにより、トランジスタ間の特性の相互バラツキを小さくすることも有効である。
【０２２２】
また、図２３及び図２９の発振信号発生回路に限られず、例えば、図３０及び図３１に示すような発振信号発生回路に関しても、図２５、図２６又は図２８の回路を組み合わせることが可能であり、かつ、上述した数々の有効な手段を採用することができることは言うまでもない。
【０２２３】
なお、図３０の発振信号発生回路の出力信号ＲＩＮＧ１，／ＲＩＮＧ１，ＲＩＮＧ２，／ＲＩＮＧ２は、図３２に示すような波形となり、図３１の発振信号発生回路の出力信号ＲＩＮＧＡ，／ＲＩＮＧＡ，ＲＩＮＧＢ，／ＲＩＮＧＢ，ＲＩＮＧＣ，／ＲＩＮＧＣ，ＲＩＮＧＤ，／ＲＩＮＧＤは、図３３に示すような波形となる。
【０２２４】
このような安定した波形を有する出力信号は、例えば、メモリチップ内のタイマや昇圧回路に供給されることになる。
【０２２５】
以上、図２３、図２９、図３０及び図３１の回路に、図２５、図２６及び図２８の回路を適用した場合の利点について述べてきたが、本発明の特長・利点は、上述の各例に限定されるものではなく、種々変更可能である。即ち、図４乃至図２２の回路を適用することにより、電源電位Ｖｃｃに対する様々な依存性をもつ電流の生成を実現でき、この電流を用いることにより、図２３、図２９、図３０及び図３１の回路に様々な特長を持たせることができる。
【０２２６】
上述した例のうちの幾つかにおいては、２つの電流の和や差を基準とした電流を発生させる場合について説明したが、３つ以上の電流の和や差を基準とした電流を発生させる場合にも本発明は有効である。
【０２２７】
図３４は、ｎ個の電流の和や差を基準とした電流を発生させる電流発生回路の例を示している。
【０２２８】
本例では、抵抗素子を含む電流パスのうち、ｉ個の電流パスがノードｉｎＮの充電電流Ｉｎ１〜Ｉｎｉとなり、ｊ個の電流パスがノードｉｎＮの放電電流Ｉｎ（ｋ＋１）〜Ｉｎ（ｋ＋ｊ）となり、また、抵抗素子を介さない電流パスのうち、（ｋ−ｉ）個の電流パスがノードｉｎＮの充電電流Ｉｎ（ｉ＋１）〜Ｉｎｋとなり、（ｎ−ｋ−ｊ）個の電流パスがノードｉｎＮの放電電流Ｉｎ（ｋ＋ｊ＋１）〜Ｉｎｎとなる。
【０２２９】
即ち、電流Ｉｎ０は、
0003742230.tif 000035
（但し、Ｉ（Ｐｎ）／Ｉ（Ｐｎ０）は、ゲートが同電位のＭＯＳトランジスタＰｎ，Ｐｎ０の電流比に相当する。）
と表せる。
【０２３０】
なお、図３４の回路において、破線Ｚ内の回路を図３５に示すような回路に置き換えることもできる。
【０２３１】
この場合、電流Ｉ’ｎ０は、
0003742230.tif 000036
（但し、Ｉ（Ｎｎ）／Ｉ（Ｎｎ０）は、ゲートが同電位のＭＯＳトランジスタＮｎ，Ｎｎ０の電流比に相当する。）
と表せる。
【０２３２】
図３４及び図３５の例では、ゲートに差動増幅回路の出力信号が印加されるＭＯＳトランジスタのドレインを直接差動増幅回路のプラス側入力端子に接続しているが、本発明はこのような例に限定されるものではない。
【０２３３】
例えば、図３６に示すように、ＭＯＳトランジスタＰｎ０と差動増幅回路ｃｍｐ１のプラス側入力端子の間に、非動作時の消費電流を低減するためのＰチャネルＭＯＳトランジスタＰｘを接続してもよい。また、図３７に示すように、ＭＯＳトランジスタＰｎ０と接地点の間に、非動作時の消費電流を低減するためのＮチャネルＭＯＳトランジスタＮｘと抵抗Ｒｘを直列接続してもよい。
【０２３４】
なお、上述した全ての例において、差動増幅回路の具体的な構成としては、図２及び図３に示したものに限られることはなく、他の構成でも全く構わない。
【０２３５】
また、上述の各例では、ＭＯＳトランジスタと抵抗素子を用いて数々の回路を構成したが、抵抗素子については、これをＭＯＳトランジスタ、ダイオード、バイポーラトランジスタなどの素子に置き換えることもできる。
【０２３６】
また、差動増幅回路の出力信号が入力される素子としては、ＭＯＳトランジスタに限定されず、これに代えて、例えば、バイポーラトランジスタを用いてもよい。
【０２３７】
非動作時における消費電流を低減するために、各例に示す電流発生回路は、ゲートに信号ＡＣＴ，／ＡＣＴが入力されるＭＯＳトランジスタを有している。しかし、本発明は、このＭＯＳトランジスタをバイポーラトランジスタに代えた場合や、このＭＯＳトランジスタが存在しないような場合においても有効となる。例えば、非動作時の消費電流が、動作時におけるチップ全体の消費電流に比べて無視できる程に小さい場合には、ゲートに信号ＡＣＴ，／ＡＣＴが入力されるＭＯＳトランジスタを設ける必要はない。
【０２３８】
図３８乃至図４７は、図６に示した電流発生回路の変形例を示している。
【０２３９】
これらの図においては、図６に示す素子に相当する素子には図６と同一の符号を付してある。
【０２４０】
図３８の例は、図６の回路と比較すると、差動増幅回路ｃｍｐ１の出力端子とプラス側入力端子の間にキャパシタＣを新たに接続した点に特徴を有する。このキャパシタＣは、電流発生回路の動作の応答性や収束性を向上させる機能を持っている。
【０２４１】
本例において、電流Ｉ１−２は、
Ｉ１−２  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０２４２】
図３９の例は、図６の回路と比較すると、ＭＯＳトランジスタＰ０１とノードａの間に抵抗Ｒ’を新たに接続した点に特徴を有する。即ち、ＭＯＳトランジスタＰ０１と接地端子の間に抵抗Ｒ’，Ｒ１を直列接続し、これら抵抗Ｒ’，Ｒ１の接続点（ノードａ）を差動増幅回路ｃｍｐ１のプラス側入力端子に接続している。
【０２４３】
本例において、電流Ｉ１−３は、
Ｉ１−３  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０２４４】
なお、抵抗Ｒ’は、ＭＯＳトランジスタやダイオードなどの素子であっても構わない。
【０２４５】
図４０の例は、図６の回路と比較すると、抵抗Ｒ１と接地端子の間にダイオード接続（ゲート・ドレイン接続）されたＮチャネルＭＯＳトランジスタＮｄｄを新たに接続した点に特徴を有する。
【０２４６】
本例において、電流Ｉ１−４は、
Ｉ１−４  ＝  ｋ３×｛（Ｖｒｅｆ−Ｖｔｈｎ）／Ｒ１−（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。また、Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタＮｄｄの閾値である。）
となる。
【０２４７】
図４１及び図４２の例は、図４０の破線Ｗ内を変更した例である。即ち、図４１の例では、抵抗Ｒ１と接地端子の間にダイオードＤを接続している。図４２の例は、図４０と図４１を組み合わせた例であり、ＭＯＳトランジスタＮｄｄ、ダイオードＤ及び抵抗Ｒ１’が新たに追加されている。
【０２４８】
本例において、電流Ｉ１−４’（図４１）、電流Ｉ１−４”（図４２）は、
Ｉ１−４’  ＝  ｋ３×｛（Ｖｒｅｆ−Ｖｂ）／Ｒ１−（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。また、Ｖｂは、ダイオードの両端の電位差である。）
Ｉ１−４”  ＝  ｋ３×｛（Ｖｒｅｆ−Ｖｔｈｎ）／Ｒ１＋（Ｖｒｅｆ−Ｖｂ）／Ｒ１’−（Ｖｃｃ−Ｖｒｅｆ）／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。また、Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタＮｄｄの閾値、Ｖｂは、ダイオードの両端の電位差である。）
となる。
【０２４９】
図４３の例は、図６の回路と比較すると、ＭＯＳトランジスタＰ０１と接地端子の間に抵抗Ｒ１，Ｒ１”を直列接続し、抵抗Ｒ１，Ｒ１”の接続点（ノードａ）を差動増幅回路ｃｍｐ１のプラス側入力端子に接続し、抵抗Ｒ３を、ＭＯＳトランジスタＰ０１と抵抗Ｒ１”の接続ノードに接続した点に特徴を有する。
【０２５０】
本例の場合、入力電位ｉｎ０１が基準電位Ｖｒｅｆに等しくなるように制御されるため、ｍｉｄ０１は、｛Ｖｒｅｆ×（Ｒ１”＋Ｒ１）／Ｒ１｝となるように制御される。この場合、電流Ｉ１−５は、
Ｉ１−５  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−（Ｖｒｅｆ×（Ｒ１”＋Ｒ１）／Ｒ１））／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０２５１】
図４４及び図４５の例は、図４３の破線Ｓ内を変更した例である。即ち、図４４の例では、図４３の破線Ｓ内の抵抗Ｒ１”をダイオード接続（ゲート・ドレイン接続）されたＮチャネルＭＯＳトランジスタＮｄｄに代えている。図４５の例では、図４３の破線Ｓ内の抵抗Ｒ１”をダイオードＤに代えている。
【０２５２】
本例において、電流Ｉ１−５’（図４４）、電流Ｉ１−５”（図４５）は、
Ｉ１−５’  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−（Ｖｒｅｆ＋Ｖｔｈｎ））／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。また、Ｖｔｈｎは、ＮチャネルＭＯＳトランジスタＮｄｄの閾値である。）
Ｉ１−５”  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−（Ｖｒｅｆ＋Ｖｂ））／Ｒ３｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。また、Ｖｂは、ダイオードの両端の電位差である。）
となる。
【０２５３】
図４６の例は、図６の回路と比較すると、抵抗Ｒ１，Ｒ３の間に新たに抵抗Ｒ１１’を接続し、抵抗Ｒ３，Ｒ１１’の接続ノードを差動増幅回路ｃｍｐ１のプラス側入力端子に接続した点に特徴を有する。
【０２５４】
本例の場合、電流Ｉ１−６は、
Ｉ１−６  ＝  ｋ３×｛Ｖｒｅｆ／Ｒ１−（Ｖｃｃ−Ｖｒｅｆ）×（Ｒ１１’／（Ｒ１×Ｒ３）＋１／Ｒ３）｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０２５５】
図４７の例は、図６の回路と比較すると、ＭＯＳトランジスタＰ０１と抵抗Ｒ１の間に新たに抵抗Ｒ”を接続し、ＭＯＳトランジスタＰ０１と抵抗Ｒ”の接続点（ノードａ）を差動増幅回路ｃｍｐ１のプラス側入力端子に接続し、抵抗Ｒ３を抵抗Ｒ１，Ｒ”の接続ノードに接続した点に特徴を有する。
【０２５６】
本例の場合、電流Ｉ１−７は、
Ｉ１−７  ＝  ｋ３×Ｖｒｅｆ／｛Ｖｃｃ×（Ｒ１／Ｒ３−Ｒ１×Ｒ１／（Ｒ３×（Ｒ３＋Ｒ１）））＋Ｒ”＋Ｒ１−Ｒ１×Ｒ１／（Ｒ３＋Ｒ１）｝
（但し、ｋ３は、ゲートが同電位のＭＯＳトランジスタＰ０１，Ｐ０２の電流比［＝Ｉ（Ｐ０２）／Ｉ（Ｐ０１）］であり、電源電位に依存しないように設定可能である。）
となる。
【０２５７】
なお、図６の回路の変形例について説明してきたが、当然に、これら変形例においても、図６の回路と同様に、さらなる変形や、発振信号発生回路との組み合わせなどが可能である。
【０２５８】
以上、本発明の説明を行ったが、本発明は、その要旨を逸脱しない範囲で種々の変更が可能である。
【０２５９】
【発明の効果】
以上、説明したように、本発明によれば、電源電位に対して様々な依存性を持つ電流を発生する回路を実現できる。従って、従来に比べて、動作特性の電源電圧に対する依存性を小さくすることができ、広範囲の電源電位（電源電位の変動）に対して安定した動作が可能なチップを実現できる。
【図面の簡単な説明】
【図１】差動増幅回路のシンボルを示す図。
【図２】図１の差動増幅回路の構成例を示す図。
【図３】図１の差動増幅回路の他の構成例を示す図。
【図４】本発明の電流発生回路の構成例を示す図。
【図５】本発明の電流発生回路の他の構成例を示す図。
【図６】図４の電流発生回路の変形例を示す図。
【図７】図５の電流発生回路の変形例を示す図。
【図８】本発明の電流発生回路の他の構成例を示す図。
【図９】本発明の電流発生回路の他の構成例を示す図。
【図１０】本発明の電流発生回路の他の構成例を示す図。
【図１１】本発明の電流発生回路の他の構成例を示す図。
【図１２】本発明の電流発生回路の他の構成例を示す図。
【図１３】本発明の電流発生回路の他の構成例を示す図。
【図１４】本発明の電流発生回路の他の構成例を示す図。
【図１５】本発明の電流発生回路の他の構成例を示す図。
【図１６】Ｖｃｃ−Ｖｒｅｆを発生する回路の構成例を示す図。
【図１７】本発明の電流発生回路の他の構成例を示す図。
【図１８】本発明の電流発生回路の他の構成例を示す図。
【図１９】本発明の電流発生回路の他の構成例を示す図。
【図２０】本発明の電流発生回路の他の構成例を示す図。
【図２１】本発明の電流発生回路の他の構成例を示す図。
【図２２】本発明の電流発生回路の他の構成例を示す図。
【図２３】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図２４】図２３の回路の出力波形を示す図。
【図２５】図２３の回路に与える信号を発生する回路の構成例を示す図。
【図２６】図２３の回路に与える信号を発生する回路の構成例を示す図。
【図２７】図２３の回路の出力を用いた昇圧回路の構成例を示す図。
【図２８】図２３の回路に与える信号を発生する回路の構成例を示す図。
【図２９】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図３０】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図３１】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図３２】図３０の回路の出力波形を示す図。
【図３３】図３１の回路の出力波形を示す図。
【図３４】本発明の電流発生回路の他の構成例を示す図。
【図３５】図３４の破線Ｚ内の変形例を示す図。
【図３６】本発明の電流発生回路の他の構成例を示す図。
【図３７】本発明の電流発生回路の他の構成例を示す図。
【図３８】本発明の電流発生回路の他の構成例を示す図。
【図３９】本発明の電流発生回路の他の構成例を示す図。
【図４０】本発明の電流発生回路の他の構成例を示す図。
【図４１】図４０の破線Ｗ内の変形例を示す図。
【図４２】図４０の破線Ｗ内の変形例を示す図。
【図４３】本発明の電流発生回路の他の構成例を示す図。
【図４４】図４３の破線Ｓ内の変形例を示す図。
【図４５】図４３の破線Ｓ内の変形例を示す図。
【図４６】本発明の電流発生回路の他の構成例を示す図。
【図４７】本発明の電流発生回路の他の構成例を示す図。
【符号の説明】
Ｐ０１〜Ｐ０７              ：ＰチャネルＭＯＳトランジスタ、
Ｎ０１〜Ｎ０７              ：ＮチャネルＭＯＳトランジスタ、
Ｒ１〜Ｒ３                  ：抵抗、
ｃｍｐ１，ｃｍｐ２          ：差動増幅回路。
【図１】
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【図２】
0003742230.tif 000038
【図３】
0003742230.tif 000039
【図４】
0003742230.tif 000040
【図５】
0003742230.tif 000041
【図６】
0003742230.tif 000042
【図７】
0003742230.tif 000043
【図８】
0003742230.tif 000044
【図９】
0003742230.tif 000045
【図１０】
0003742230.tif 000046
【図１１】
0003742230.tif 000047
【図１２】
0003742230.tif 000048
【図１３】
0003742230.tif 000049
【図１４】
0003742230.tif 000050
【図１５】
0003742230.tif 000051
【図１６】
0003742230.tif 000052
【図１７】
0003742230.tif 000053
【図１８】
0003742230.tif 000054
【図１９】
0003742230.tif 000055
【図２０】
0003742230.tif 000056
【図２１】
0003742230.tif 000057
【図２２】
0003742230.tif 000058
【図２３】
0003742230.tif 000059
【図２４】
0003742230.tif 000060
【図２５】
0003742230.tif 000061
【図２６】
0003742230.tif 000062
【図２７】
0003742230.tif 000063
【図２８】
0003742230.tif 000064
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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