(57)【特許請求の範囲】
【請求項１】
第１のディジタル画像信号を、その第１のディジタル画像信号より高い解像度の第２のディジタル画像信号に変換する信号変換装置において、
前記第１のディジタル画像信号の輝度信号成分を、前記第２のディジタル画像信号の輝度信号成分に変換するための第１の係数を、所定のクラスごとに記憶する記憶手段と、
前記第１のディジタル画像信号の輝度信号成分に基づいて、前記クラスを求めるクラス分類を行うクラス分類手段と、
前記第１のディジタル画像信号における第１の領域の空間的特徴の変化と、前記第１の領域より大きい第２の領域の空間的特徴の変化とを比較する比較手段と、
前記比較手段による比較の結果、前記第２の領域の空間的特徴の変化より、前記第１の領域の空間的特徴の変化が大きい場合、前記第１のディジタル信号の輝度信号成分のタップ数を縮退するタップ縮退手段と、
前記クラス分類手段が出力するクラスに対応する第１の係数を、前記記憶手段から読み出し、その第１の係数と、前記第１のディジタル画像信号の輝度信号成分との演算を行うことにより、前記第２のディジタル画像信号の輝度信号成分を求める第１の演算手段と、
前記第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、前記第１のディジタル画像信号の色信号成分との演算を行うことにより、前記第２のディジタル画像信号の色信号成分を求める第２の演算手段と
を備え、
前記第１の演算手段は、前記比較手段による比較の結果に応じて前記タップ縮退手段によりタップ数が縮退された前記第１のディジタル画像信号の輝度信号成分を用いて演算を行う
ことを特徴とする信号変換装置。
【請求項２】
前記第１の演算手段による演算は、前記第１の係数と、前記タップ縮退手段により縮退されたタップとの積和演算である
ことを特徴とする請求項１に記載の信号変換装置。
【請求項３】
前記第１のディジタル画像信号がコンポジット信号である場合に、その第１のディジタル画像信号から、その輝度信号成分と色信号成分とを分離する分離手段をさらに備える
ことを特徴とする請求項１に記載の信号変換装置。
【請求項４】
前記第２の演算手段は、
前記第１のディジタル画像信号の色信号成分をビットシフトすることで、その色信号成分に、前記第２の係数を乗算した乗算結果を求め、
その乗算結果どうしを加算する
ことにより、前記第２の係数と、前記第１のディジタル画像信号の色信号成分との演算を行う
ことを特徴とする請求項１に記載の信号変換装置。
【請求項５】
前記クラス分類手段は、前記第１のディジタル画像信号の輝度信号成分の空間的特徴および動き量に基づいて、前記クラスを求める
ことを特徴とする請求項１に記載の信号変換装置。
【請求項６】
前記第１の演算手段は、第１または第２のモードにそれぞれ対応する第１または第２のモードの演算手段を有し、
前記縮退手段は、前記第１または第２のモードにそれぞれ対応する第１または第２のモードの縮退手段を有する
ことを特徴とする請求項１に記載の信号変換装置。
【請求項７】
前記クラスの数を縮退する縮退手段をさらに備える
ことを特徴とする請求項１に記載の信号変換装置。
【請求項８】
前記第１の演算手段に入力される前記第１のディジタル画像信号の走査線の順番を、第１のモードと第２のモードとの場合で変更する第１の変更手段と、
前記第１の演算手段から出力される前記第２のディジタル画像信号の走査線の順番を、前記第１の変更手段により変更される前の順番に変更する第２の変更手段と
をさらに備えることを特徴とする請求項１に記載の信号変換装置。
【請求項９】
前記記憶手段が記憶する前記クラスごとの第１の係数は、前記第２のディジタル画像信号と同一の解像度を有する画像信号を学習データとして学習を行うことにより生成される
ことを特徴とする請求項１に記載の信号変換装置。
【請求項１０】
前記記憶手段、クラス分類手段、第１または第２の演算手段それぞれは、１チップで構成されている
ことを特徴とする請求項１に記載の信号変換装置。
【請求項１１】
前記タップ縮退手段は、少なくとも複数の入力手段と縮退処理手段とを有し、
前記入力手段のそれぞれには、２つの前記第１のディジタル画像信号の輝度信号成分が入力され、
前記第１および第２のディジタル画像信号の画素どうしの位置関係及び前記比較手段からの比較の結果、前記第２の領域の空間的特徴の変化より、前記第１の領域の空間的特徴の変化が大きい場合、
前記入力手段のそれぞれは、前記２つの前記第１のディジタル画像信号の輝度信号成分のうちの一方を選択して、前記縮退処理手段へ出力し、
前記縮退処理手段は、タップ数を縮退する
ことを特徴とする請求項１に記載の信号変換装置。
【請求項１２】
前記入力手段のそれぞれには、タップとして入力対象である前記第１のディジタル画像信号の輝度信号成分が入力され、前記タップの内、中心を通る垂直方向に対して、水平方向に鏡像関係にある画素が存在する画素は、１つの入力手段へともに入力され、それ以外の画素は、それぞれ異なる１つの入力手段に入力される
ことを特徴とする請求項１２に記載の信号変換装置。
【請求項１３】
第１のディジタル画像信号を、その第１のディジタル画像信号より高い解像度の第２のディジタル画像信号に変換する信号変換方法において、
前記第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行い、
前記第１のディジタル画像信号における第１の領域の空間的特徴の変化と、前記第１の領域より大きい第２の領域の空間的特徴の変化とを比較し、
前記第２の領域の空間的特徴の変化より、前記第１の領域の空間的特徴の変化が大きい場合、前記第１のディジタル信号の輝度信号成分のタップ数を縮退し、
前記第１のディジタル画像信号の輝度信号成分を、前記第２のディジタル画像信号の輝度信号成分に変換するための第１の係数を前記クラスごとに記憶している記憶手段から、求められた前記クラスに対応する第１の係数を読み出し、その第１の係数と、前記比較の結果に応じてタップ数が縮退された前記第１のディジタル画像信号の輝度信号成分との演算を行うことにより、前記第２のディジタル画像信号の輝度信号成分を求める一方、
前記第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、前記第１のディジタル画像信号の色信号成分との演算を行うことにより、前記第２のディジタル画像信号の色信号成分を求める
ことを特徴とする信号変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号変換装置および方法に関し、特に、効率的に輝度信号と色信号の成分を処理して、より高解像度の画像信号を生成するようにした、信号変換装置および方法に関する。
【０００２】
【従来の技術】
わが国における標準テレビジョン放送は、ＮＴＳＣ（National Television System Committee）方式とされている。これに対して、最近、ハイビジョンに代表される、より高品位のテレビジョン放送方式が開発され、普及しつつある。ＮＴＳＣ方式の場合、その走査線数は５２５本とされ、アスペクト比は４対３とされている。これに対して、ハイビジョン方式においては、その走査線数は、１１２５本とされ、そのアスペクト比は１６対９とされている。従って、ハイビジョン方式による場合、より高解像度で臨場感のある画像を楽しむことができる。
【０００３】
このようなハイビジョン方式のテレビジョン受像機でＮＴＳＣ方式の画像を表示するには、ＮＴＳＣ方式の映像信号に対応するＳＤ(Standard Definition)信号を、より高解像度の映像信号に対応するＨＤ(High Definition)信号に変換する必要がある。なお、以下においては、より多い数に変換される前の状態の信号を適宜、ＳＤ信号、ＳＤデータ、または、ＳＤ画素と称し、変換された後の状態の信号を、ＨＤ信号、ＨＤデータ、または、ＨＤ画素と称する。
【０００４】
従来、このＳＤ信号のＨＤ信号への変換処理は、水平方向と垂直方向への単純な補間処理により行われていた。
【０００５】
しかしながら、この補間処理は、縦続接続形のＦＩＲフィルタにより行われるようになされているため、ＨＤ信号とはいっても、その解像度は、元のＳＤ信号の場合と同一であった。むしろ、通常の画像を変換対象とした場合、垂直方向の補間をフィールド内処理して行い、フィールド間相関を使用していないため、静止画像部においては、変換ロスにより、ＳＤ信号より解像度が劣化する欠点があった。
【０００６】
そこで、本出願人は、特願平６−２０５９３４号として、入力信号である画像信号レベルの３次元（時空間）分布に応じてクラス分割を行い、クラス毎に、予め学習により獲得された予測係数値を用いて、最適な推定値をＨＤ信号として演算する方式を提案した。
【０００７】
【発明が解決しようとする課題】
しかしながら、輝度信号と色信号の両方を、先の提案のような方式により処理すると、高解像度の画像を得ることができるが、係数を記憶するＲＯＭの容量が大きくなり、装置が大型化するだけでなく、コスト高となる課題があった。
【０００８】
本発明はこのような状況に鑑みてなされたものであり、小型化、低コスト化を図ることができるようにするものである。
【０００９】
【課題を解決するための手段】
請求項１に記載の信号変換装置は、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数を、所定のクラスごとに記憶する記憶手段と、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行うクラス分類手段と、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較する比較手段と、比較手段による比較の結果、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退するタップ縮退手段と、クラス分類手段が出力するクラスに対応する第１の係数を、記憶手段から読み出し、その第１の係数と、第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求める第１の演算手段と、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求める第２の演算手段とを備え、第１の演算手段は、比較手段による比較の結果に応じてタップ縮退手段によりタップ数が縮退された第１のディジタル画像信号の輝度信号成分を用いて演算を行うことを特徴とする。
【００１０】
請求項１３に記載の信号変換方法は、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行い、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較し、比較の結果、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退し、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数をクラスごとに記憶している記憶手段から、求められたクラスに対応する第１の係数を読み出し、その第１の係数と、比較の結果に応じてタップ数が縮退された第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求める一方、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求めることを特徴とする。
【００１１】
請求項１に記載の信号変換装置においては、記憶手段は、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数を、所定のクラスごとに記憶し、クラス分類手段は、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行うようになされている。比較手段は、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較するようになされており、タップ縮退手段は、比較手段による比較の結果、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退するようになされている。第１の演算手段は、クラス分類手段が出力するクラスに対応する第１の係数を、記憶手段から読み出し、その第１の係数と、第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求めるようになされており、第２の演算手段は、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求めるようになされている。また、第１の演算手段は、比較手段による比較の結果に応じてタップ縮退手段によりタップ数が縮退された第１のディジタル画像信号の輝度信号成分を用いて演算を行うようになされている。
【００１２】
請求項１３に記載の信号変換方法においては、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行い、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較し、比較の結果、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退し、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数をクラスごとに記憶している記憶手段から、求められたクラスに対応する第１の係数を読み出し、その第１の係数と、比較の結果に応じてタップ数が縮退された第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求める一方、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求めるようになされている。
【００１４】
即ち、請求項１に記載の信号変換装置は、第１のディジタル画像信号を、その第１のディジタル画像信号より高い解像度の第２のディジタル画像信号に変換する信号変換装置において、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数を、所定のクラスごとに記憶する記憶手段（例えば、図６に示す係数ＲＡＭ部４０など）と、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行うクラス分類手段（例えば、図６に示すクラス分類部３３など）と、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較する比較手段と、比較手段による比較の結果、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退するタップ縮退手段と、クラス分類手段が出力するクラスに対応する第１の係数を、記憶手段から読み出し、その第１の係数と、第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求める第１の演算手段（例えば、図６に示す積和部３８および３９など）と、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求める第２の演算手段（例えば、図６に示す補間画素演算部４２など）とを備え、第１の演算手段は、比較手段による比較の結果に応じてタップ縮退手段によりタップ数が縮退された第１のディジタル画像信号の輝度信号成分を用いて演算を行うことを特徴とする。
【００１５】
請求項３に記載の信号変換装置は、第１のディジタル画像信号がコンポジット信号である場合に、その第１のディジタル画像信号から、その輝度信号成分と色信号成分とを分離する分離手段（例えば、図１に示すＤ１インターフェース１など）をさらに備えることを特徴とする。
【００１８】
請求項６に記載の信号変換装置は、第１の演算手段が、第１または第２のモードにそれぞれ対応する第１または第２のモードの演算手段（例えば、図６に示す積和部３８または３９など）を有し、縮退手段が、第１または第２のモードにそれぞれ対応する第１または第２のモードの縮退手段（例えば、図６に示すタップ縮退部３５または３６など）を有することを特徴とする。
【００１９】
請求項７に記載の信号変換装置は、クラスの数を縮退する縮退手段（例えば、図１６に示すアドレス縮退回路１４１およびクラス縮退回路１４２など）をさらに備えることを特徴とする。
【００２０】
請求項８に記載の信号変換装置は、第１の演算手段に入力される第１のディジタル画像信号の走査線の順番を、第１のモードと第２のモードとの場合で変更する第１の変更手段（例えば、図１に示す走査線変換回路８など）と、第１の演算手段から出力される第２のディジタル画像信号の走査線の順番を、第１の変更手段により変更される前の順番に変更する第２の変更手段（例えば、図１に示す走査線変換回路１１など）とをさらに備えることを特徴とする。
【００２１】
請求項１３に記載の信号変換方法は、第１のディジタル画像信号を、その第１のディジタル画像信号より高い解像度の第２のディジタル画像信号に変換する信号変換方法において、第１のディジタル画像信号の輝度信号成分に基づいて、クラスを求めるクラス分類を行い、第１のディジタル画像信号における第１の領域の空間的特徴の変化と、第１の領域より大きい第２の領域の空間的特徴の変化とを比較し、第２の領域の空間的特徴の変化より、第１の領域の空間的特徴の変化が大きい場合、第１のディジタル信号の輝度信号成分のタップ数を縮退し、第１のディジタル画像信号の輝度信号成分を、第２のディジタル画像信号の輝度信号成分に変換するための第１の係数をクラスごとに記憶している記憶手段（例えば、図６に示す係数ＲＡＭ部４０など）から、求められたクラスに対応する第１の係数を読み出し、その第１の係数と、比較の結果に応じてタップ数が縮退された第１のディジタル画像信号の輝度信号成分との演算を行うことにより、第２のディジタル画像信号の輝度信号成分を求める一方、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数と、第１のディジタル画像信号の色信号成分との演算を行うことにより、第２のディジタル画像信号の色信号成分を求めることを特徴とする。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。図１は、本発明の信号変換装置の構成例を示すブロック図である。インタフェース１には、ディジタルＶＴＲ（Video Tape Racorder）の規格であるＤ１に基づく、例えばＮＴＳＣ方式その他のコンポジット信号の画像のディジタル画像データが入力される。インタフェース１は、入力された画像データから水平同期信号Ｈ、垂直同期信号Ｖ、およびフレーム同期信号Ｆを分離抽出し、ＰＬＬ（Phase Lock Loop）クロック発生コントロール回路２に出力する。ＰＬＬクロック発生コントロール回路２は、入力された信号に同期してクロックを生成し、各回路に供給している。
【００２４】
インタフェース１はまた、入力された画像データから輝度信号Ｙ、色信号Ｕ，Ｖを分離し、マトリクス変換回路３に出力する。マトリクス変換回路３は、入力された信号から色差信号Ｐｂと色差信号Ｐｒを生成し、時分割回路７に出力する。時分割回路７は、入力された色差信号ＰｂとＰｒを時分割し、ラインメモリ６に供給する。
【００２５】
マトリクス変換回路３は、インタフェース１からの輝度信号Ｙをラインメモリ６に直接供給するとともに、縦続接続されたフィールドメモリ４を介して、さらにフィールドメモリ５を介して、ラインメモリ６に出力する。従って、ラインメモリ６には、現在のフィールドの輝度信号、１フィールド前の輝度信号、および１フレーム（２フィールド）前の輝度信号Ｙが供給される。
【００２６】
ラインメモリ６は、現在のフィールドの７ライン分の輝度信号Ｙ、１フィールド前の２ライン分の輝度信号Ｙ、および１フレーム前の３ライン分の輝度信号Ｙを記憶し、それぞれを走査線変換回路８に供給している。また、ラインメモリ６は、時分割回路７より供給された現在のフィールドの３ライン分の色信号ＣのデータＰｒ，Ｐｂを記憶し、これを走査線変換回路８に供給している。
【００２７】
走査線変換回路８は、モード１（図４を参照して後述する）のとき、図２に示すように、入力された輝度信号Ｙと色信号Ｃを、それぞれ、そのまま解像度創造装置９に出力する。これに対して、モード２（図４を参照して後述する）の場合においては、図３に示すように、各フィールドの輝度信号または色信号の走査線の順番が、上下反転するように、すなわち、より上の走査線が、より下に配置されるように、走査線の順番を変換して解像度創造装置９に出力する。
【００２８】
解像度創造装置９は、初期化回路１０より供給されたデータに対応して初期化処理を行った後、走査線変換回路８より入力された輝度信号Ｙに対応する画素データと色信号Ｃに対応する画素データ（ＳＤデータ）を、それぞれ別個に処理して、より高解像度の画素データ（ＨＤデータ）を生成するようになされている。
【００２９】
すなわち、解像度創造装置９は、図４に示すように、図中、大きな丸印で示すＳＤデータから、図中、小さな丸印で示すＨＤデータを生成する。図中、実線は、現在のフィールドの画素データを表し、破線は、直前のフィールドの画素データを表している。
【００３０】
解像度創造装置９により生成されたＨＤ信号の走査線は、走査線変換回路１１により、その順番が元の順番に戻される。すなわち、走査線変換回路１１は、モード１のとき、走査線変換回路８において、図２に示すように、走査線の順番は変更されていないので、解像度創造装置９より入力されたＨＤ信号の各ラインをそのままの順番で出力する。これに対して、モード２においては、走査線変換回路８で、図３に示したように、その順番が入れ換えられているので、この順番をもとの順番に戻す処理が行われる。走査線変換回路１１より出力された輝度信号成分はＨＤフィールドメモリ１２に供給され、色信号成分はＨＤフィールドメモリ１３に供給され、それぞれ記憶される。
【００３１】
フィールドメモリ１２，１３においては、それぞれ走査線の数を１０５０本から１１２５本に変換する処理が行われた後、ＨＤインタフェース１４に供給される。ＨＤインタフェース１４は、入力されたＨＤ信号を処理し、ハイビジョンのフォーマットに対応するＨＤ信号に変換して出力する。
【００３２】
なお、図１の信号変換装置を構成する各ブロックは、例えば１チップで構成されている。但し、複数のブロック（全部を含む）を、１チップで構成することも可能である。
【００３３】
次に、その動作について説明する。インタフェース１は、入力されたＮＴＳＣ方式の画像データから輝度信号Ｙ、色信号Ｕ，Ｖを分離し、マトリクス変換回路３に出力する。マトリクス変換回路３は、輝度信号Ｙをラインメモリ６に直接供給するとともに、フィールドメモリ４，５を介して、１フレーム分（２フィールド分）だけ遅延した後、ラインメモリ６に出力する。このとき、フィールドメモリ４により１フィールド分だけ遅延された輝度信号もラインメモリ６に供給される。また、マトリクス変換回路３は、色差信号Ｐｂと色差信号Ｐｒを生成し、時分割回路７はこれを時分割して、色差信号Ｐｂまたは色差信号Ｐｒをラインメモリ６に供給する。
【００３４】
ラインメモリ６は、入力された所定のフィールドの７ライン分の輝度信号の画素データ、フィールドメモリ４，５により遅延された１フレーム前の３ライン分の輝度信号の画素データ、およびフィールドメモリ４により遅延された２ライン分の輝度信号の画素データを走査線変換回路８に供給する。
【００３５】
走査線変換回路８は、モード１のとき、図２に示すように、入力された現在のフィールドの７ライン分の輝度信号、３ライン分の１フレーム前の輝度信号、１フィールド前の２ライン分の輝度信号を、そのままの順番で解像度創造装置９に供給する。同様に、３ライン分の色信号の画素データも、そのままの順番で解像度創造装置９に供給する。
【００３６】
これに対して、モード２においては、図３に示すように、現在のフィールドの７ライン分の輝度信号のうち、最も上側のラインが最も下側に、そして最も下側のラインが最も上側になるように、その順番を変更して、解像度創造装置９に供給する。また、１フレーム前のフィールドの輝度信号と１フィールド前の輝度信号についても、最も上側のラインが最も下側に配置され、最も下側のラインが最も上側に配置されるように、その順番を変更して、解像度創造装置９に供給する。３ライン分の色差信号についても同様に、最も上側のラインの信号が最も上側に配置され、最も下側のラインの信号が最も下側に配置されるように、その順番を変更して、解像度創造装置９に供給する。
【００３７】
ここで、モード１とモード２について説明する。図４に示すように、いま注目画素をＳＤ画素ｘ１３とするとき、それに対応して、ＳＤ画素ｘ１３の左上のＨＤ画素ｙ１と右上のＨＤ画素ｙ２、さらに、左下のＨＤ画素ｙ３と右下のＨＤ画素ｙ４が生成されるのであるが、このうちの上側の２つのＨＤ画素ｙ１，ｙ２を生成するモードがモード１である。これに対して、下側のＨＤ画素ｙ３とｙ４を生成するモードがモード２である。
【００３８】
図５に示すように、各フィールドにおけるＳＤ画素の垂直方向の間隔を１とするとき、ＨＤ画素ｙ１，ｙ２と、ＳＤ画素ｘ１３の垂直方向の間隔は、１／８となる。また、ＨＤ画素ｙ３，ｙ４と、ＳＤ画素ｘ１３との間隔は、３／８となる。従って、ＨＤ画素ｙ１，ｙ２と、ＨＤ画素ｙ３，ｙ４の垂直方向の間隔は、４／８（＝１／２）となる。
【００３９】
解像度創造装置９は、入力されたＳＤ画素データからＨＤ画素データを生成し、走査線変換回路１１に出力する。なお、この解像度創造装置９のより詳細な動作については、図６を参照して後述する。
【００４０】
走査線変換回路１１は、モード１のとき入力された輝度信号の各ラインの画素データと、色信号の各ラインの画素データを、そのままの順番でフィールドメモリ１２またはフィールドメモリ１３に、それぞれ出力する。解像度創造装置９においては、５２５本の走査線が、２倍の１０５０本の走査線に変換される。フィールドメモリ１２，１３においては、この１０５０本の走査線が、さらに１１２５本の走査線に変換されて、インタフェース１４に供給される。この１０５０本から１１２５本への走査線の変換は、７５本のダミーの走査線を付加することにより行われる。これは、例えば、フィールドメモリ１２，１３から、それぞれ実質的に無効な７５本の走査線を読み出すことで行われる。
【００４１】
インタフェース１４は、フィールドメモリ１２，１３より供給された輝度信号Ｙと色信号Ｃを、ハイビジョンのフォーマットに対応するＨＤ信号として出力する。
【００４２】
なお、図１の実施の形態においては、フィールドメモリ１２，１３により、１０５０本の走査線を１１２５本に変換するようにしたが、１０５０本の走査線のままでよい場合には、これらのフィールドメモリ１２，１３は不要となる。
【００４３】
図６は、解像度創造装置９の詳細な構成例を表している。ディレイレジスタ部３１には、走査線変換回路８より、現在のフィールドの７ライン分の輝度信号、１フレーム前の３ライン分の輝度信号、および１フィールド前の２ライン分の輝度信号が供給され、記憶されるようになされている。
【００４４】
図７は、ディレイレジスタ部３１の構成例を表している。同図に示すように、ディレイレジスタ部３１は、１２ライン分の画素データを、それぞれ記憶できるように、１２ライン分のレジスタ５１−１乃至５１−１２が設けられており、各ラインには、Ｐ個の画素データを保持できるように、Ｐ個のレジスタが縦続接続されている。例えば、最も上側のラインにおいては、レジスタ５１−１−１乃至５１−１−Ｐが縦続接続されており、第２番目のラインにおいては、レジスタ５１−２−１乃至５１−２−Ｐが縦続接続されている。そして、所定のレジスタに保持されている画素データが、適宜読み出され、最大値最小値演算部３２、クラス分類部３３、動き判定部３４、タップ縮退部３５、またはタップ縮退部３６に、それぞれ供給されるようになされている。どの画素データが供給されるかは、それぞれの部分毎に異なっている。
【００４５】
図８は、最大値最小値演算部３２の構成例を表している。同図に示すように、最大値最小値演算部３２においては、所定の２つの画素データが、比較大選択回路６１と比較小選択回路６５に、それぞれ供給されている。比較大選択回路６１は、２つの入力のうち大きい方を選択し、選択した画素データを、レジスタ６２、および比較大選択回路６３または比較大選択回路６４のそれぞれ一方の入力に供給している。比較大選択回路６３の他方の入力には、レジスタ６２の出力が供給され、比較大選択回路６４の他方の入力には、比較大選択回路６３の出力が供給されている。
【００４６】
比較小選択回路６５は、２つの画素データのうち、小さい方を選択し、レジスタ６６に出力するとともに、比較小選択回路６７と比較小選択回路６８の一方の入力に供給している。比較小選択回路６７の他方の入力には、レジスタ６６の出力が供給され、比較小選択回路６８の他方の入力には、比較小選択回路６７の出力が供給されている。そして、比較大選択回路６４から最大値が、比較小選択回路６８から最小値が、それぞれ出力されるようになされている。
【００４７】
比較大選択回路６１は、例えば図９に示すように構成されている。すなわち、２つの入力は、マルチプレクサ（ＭＵＸ）７１と比較器７２に入力されている。比較器７２は、入力された２つの画素データの大きさを比較し、大きい方を選択する選択信号をマルチプレクサ７１に出力するようになされている。マルチプレクサ７１の出力は、レジスタ７３を介して出力されるようになされている。なお、比較大選択回路６３，６４も、比較大選択回路６１と同様に構成されている。
【００４８】
比較小選択回路６５は、例えば図１０に示すように構成されている。２つの画素データは、マルチプレクサ８１と比較器８２に入力されている。比較器８２は、入力された２つの画素データの大きさを比較し、マルチプレクサ８１が小さい方を選択出力するように、選択信号を出力している。マルチプレクサ８１の出力は、レジスタ８３を介して出力されている。
【００４９】
次に、その動作について説明する。例えばクラス分類部３３においては、主に空間内の波形表現のためのクラス分類（空間クラス）に必要な所定の範囲内の画素の最大値と最小値を必要とする。最大値最小値演算部３２は、この最大値と最小値を演算するが、この場合、図４に示したＨＤ画素ｙ１，ｙ２を生成するのに、図１１に示すように、ＨＤ画素ｙ１，ｙ２の近傍の５つのＳＤ画素ｋ１乃至ｋ５を選択し、この５つの画素の中の最大値と最小値を演算する。
【００５０】
このとき、比較大選択回路６１には、最初に、ＳＤ画素ｋ１とｋ２が入力される。比較大選択回路６１においては、比較器７２が、ＳＤ画素ｋ１とＳＤ画素ｋ２の大きさを比較し、そのうちの大きい方をマルチプレクサ７１が選択するように選択信号を出力する。その結果、レジスタ７３には、ＳＤ画素ｋ１とｋ２のうち、大きい方が保持される。このデータは、図８のレジスタ６２に供給され、保持される。
【００５１】
次に、比較大選択回路６１は、ＳＤ画素ｋ３とｋ４の大小を比較する。そして、上述した場合と同様にして、レジスタ７３に大きい方の画素が保持される。レジスタ７３に保持されたＳＤ画素ｋ３とｋ４のうちの大きい方は、比較大選択回路６３の他方の入力に供給される。比較大選択回路６３は、レジスタ６２に保持されているＳＤ画素ｋ１とｋ２のうちの大きい方と、レジスタ７３に保持されているＳＤ画素ｋ３とｋ４のうちの大きい方を比較し、大きい方を選択して、そのレジスタ７３を介して比較大選択回路６４に出力する。
【００５２】
次に、比較大選択回路６１は、ＳＤ画素ｋ５と０の画素（仮想的な画素）とを比較する。この場合は、ＳＤ画素ｋ５が選択され、比較大選択回路６４の他方の入力に供給される。比較大選択回路６４は、比較大選択回路６３より供給されたＳＤ画素と、比較大選択回路６１より供給されたＳＤ画素ｋ５の大小を比較し、大きい方を選択し、出力する。このようにして、比較大選択回路６４は、ＳＤ画素ｋ１乃至ｋ５のうち、最大のものを選択し、出力する。
【００５３】
一方、比較小選択回路６５の比較器８２は、最初に、ＳＤ画素ｋ１とｋ２の大小を比較し、マルチプレクサ８１に、小さい方を選択させる選択信号を出力する。これにより、レジスタ８３を介して、ＳＤ画素ｋ１とｋ２のうち、小さい方が出力され、レジスタ６６に保持される。次に、比較小選択回路６５は、ＳＤ画素ｋ３とｋ４の大小を比較し、小さい方を選択して、比較小選択回路６７に出力する。比較小選択回路６７は、レジスタ６６より供給されているＳＤ画素ｋ１とｋ２のうちの小さい方と、比較小選択回路６５より供給されているＳＤ画素ｋ３とｋ４のうちの小さい方と比較し、小さい方を比較小選択回路６８に出力する。
【００５４】
さらに、比較小選択回路６５は、ＳＤ画素ｋ５と仮想の最大の画素データとを比較し、小さい方としてＳＤ画素ｋ５を選択し、レジスタ８３を介して比較小選択回路６８に供給する。比較小選択回路６８は、比較小選択回路６７の出力と、ＳＤ画素ｋ５の大小を比較し、小さい方を選択して出力する。以上のようにして、比較小選択回路６８からは、ＳＤ画素ｋ１乃至ｋ５のうち、最小のものが出力される。
【００５５】
この他、クラス分類部３３においては、小エリアの最大値および最小値と、大エリアの最大値および最小値を必要としている。そこで、最大値最小値演算部３２は、この小エリアの最大値および最小値と、大エリアの最大値および最小値を、上述した場合と同様にして演算する。ここにおいて小エリアとは、図１２に示すように、注目ＳＤ画素ｘ１３の上下左右に位置する、同一フィールド内の５つのＳＤ画素ｘ５，ｘ１２，ｘ１３，ｘ１４，ｘ２１である。最大値最小値演算部３２は、この５つのＳＤ画素の中の最大値と最小値を上述した場合と同様にして求め、クラス分類部３３に出力する。
【００５６】
また、大エリアとは、図１３に示すように、注目画素としてのＳＤ画素ｘ１３と、同一フィールド内の同一ライン上に位置するＳＤ画素ｘ１１，ｘ１２，ｘ１４，ｘ１５、その上下のラインに位置するＳＤ画素ｘ４乃至ｘ６，ｘ２０乃至ｘ２２、さらに、その上下のラインに位置するＳＤ画素ｘ２，ｘ２４の１３画素を意味する。最大値最小値演算部３２は、この１３画素の中の最大値と最小値を上述した場合と同様にして求め、クラス分類部３３に出力する。
【００５７】
図１４は、動き判定部３４の構成例を表している。この構成例は、図１５に示すように、現在のフィールドの３×３個のＳＤ画素ｍ１乃至ｍ９と、その１フレーム前の空間的に対応する位置のＳＤ画素ｎ１乃至ｎ９を利用して、動き判定を行う場合の構成例を表している。
【００５８】
図１４に示すように、絶対値演算回路１０１には、３×３個のＳＤ画素のうち、最も上側のラインのＳＤ画素（図１５のＳＤ画素ｍ１乃至ｍ３とＳＤ画素ｎ１乃至ｎ３）が入力され、絶対値演算回路１０７には、その次のラインのＳＤ画素（図１５のＳＤ画素ｍ４乃至ｍ６とＳＤ画素ｎ４乃至ｎ６）が入力され、絶対値演算回路１１５には、最も下側のラインのＳＤ画素（図１５のＳＤ画素ｍ７乃至ｍ９とＳＤ画素ｎ７乃至ｎ９）が入力されるようになされている。絶対値演算回路１０１は、入力された２つのＳＤ画素の差の絶対値を演算し、その演算結果を、レジスタ１０２、加算器１０３、および加算器１０５に出力している。加算器１０３は、レジスタ１０２の出力と絶対値演算回路１０１との出力とを加算し、レジスタ１０４に出力している。加算器１０５は、レジスタ１０４の出力と、絶対値演算回路１０１の出力とを加算し、レジスタ１０６に出力している。
【００５９】
同様にして、絶対値演算回路１０７より出力される、２つＳＤ画素の差の絶対値は、レジスタ１０７と加算器１０９，１１１に供給されている。加算器１０９は、レジスタ１０８の出力と絶対値演算回路１０７の出力を加算し、レジスタ１１０に出力している。加算器１１１は、レジスタ１１０の出力と絶対値演算回路１０７の出力とを加算し、レジスタ１１２に出力している。加算器１１３は、レジスタ１０６の出力とレジスタ１１２の出力とを加算し、レジスタ１１４に出力している。
【００６０】
絶対値演算回路１１５は、入力された２つのＳＤ画素の差の絶対値を演算し、その出力をレジスタ１１６と加算器１１７，１１９に出力している。加算器１１７は、レジスタ１１６の出力と絶対値演算回路１１５の出力を加算し、レジスタ１１８に出力している。加算器１１９は、レジスタ１１８の出力と、絶対値演算回路１１５の出力を加算し、レジスタ１２０に出力している。レジスタ１２０の出力は、レジスタ１２１に供給されている。加算器１２２は、レジスタ１１４の出力とレジスタ１２１の出力とを加算し、レジスタ１２３に出力している。
【００６１】
レジスタ１２６とレジスタ１２７には、初期状態において、所定の設定値（閾値）が入力され、保持されるようになされている。比較器１２４は、レジスタ１２３に保持されている値と、レジスタ１２６に保持されている設定値（閾値）の大きさを比較し、その比較結果をエンコーダ１２８に出力している。比較器１２５は、レジスタ１２３に保持されている値と、レジスタ１２７に保持されている設定値（閾値）の大きさを比較し、その比較結果をエンコーダ１２８に出力している。エンコーダ１２８は、比較器１２４の出力と比較器１２５の出力に対応するエンコード処理を行うようになされている。
【００６２】
次に、その動作について説明する。絶対値演算回路１０１は、現在のフィールドのＳＤ画素ｍ１と、１フレーム前の対応する空間位置のＳＤ画素ｎ１の差の絶対値を演算し、演算結果をレジスタ１０２に出力し、保持させる。次のタイミングにおいては、絶対値演算回路１０１は、ＳＤ画素ｍ２とｎ２の差の絶対値を演算し、その演算結果を加算器１０３に出力する。加算器１０３は、レジスタ１０２より出力されたＳＤ画素ｍ１とｎ１の差の絶対値と、絶対値演算回路１０１より出力されたＳＤ画素ｍ２とｎ２の差の絶対値を加算し、加算結果をレジスタ１０４に出力し、保持させる。
【００６３】
さらに、次のタイミングにおいては、絶対値演算回路１０１により、ＳＤ画素ｍ３とｎ３の差の絶対値が演算され、加算器１０５に出力される。加算器１０５は、このＳＤ画素ｍ３とｎ３の差の絶対値と、レジスタ１０４に保持されているＳＤ画素ｍ１とｎ１の差の絶対値と、ＳＤ画素ｍ２とｎ２の差の絶対値の和を加算し、レジスタ１０６に出力し、保持させる。
【００６４】
以上のようにして、レジスタ１０６には、図１５に示す最も上のラインのＳＤ画素ｍ１とｎ１の差の絶対値、ＳＤ画素ｍ２とｎ２の差の絶対値、およびＳＤ画素ｍ３とｎ３の差の絶対値の和が保持される。
【００６５】
同様の処理が、第２ライン目と第３ライン目のＳＤ画素に対しても行われ、第２ライン目のレジスタ１１２には、ＳＤ画素ｍ４とｎ４の差の絶対値、ＳＤ画素ｍ５とｎ５の差の絶対値、およびＳＤ画素ｍ６とｎ６の差の絶対値の和が保持される。また、第３ライン目のレジスタ１２０には、ＳＤ画素ｍ７とｎ７の差の絶対値、ＳＤ画素ｍ８とｎ８の差の絶対値、およびＳＤ画素ｍ９とｎ９の差の絶対値の和が保持される。
【００６６】
加算器１１３は、レジスタ１０６に保持されている値と、レジスタ１１２に保持されている値とを加算し、レジスタ１１４に出力する。レジスタ１１４の出力は、加算器１２２に供給される。この加算器１２２には、レジスタ１２０に保持されている値が、レジスタ１２１を介して供給される。従って、加算器１２２は、レジスタ１１４の出力と、レジスタ１２１の出力とを加算し、加算結果をレジスタ１２３に出力する。
【００６７】
以上のようにして、レジスタ１２３には、結局、図１５に示すＳＤ画素ｍ１乃至ｍ９と、ＳＤ画素ｎ１乃至ｎ９の差の絶対値の和が保持される。すなわち、以上の回路により、次式が演算されることになる。
【数１】
0003743000.tif 000002
【００６８】
比較器１２４は、レジスタ１２３に保持されている値Ｓと、レジスタ１２６に保持されている閾値とを比較し、例えば、値Ｓの方が閾値より大きいとき１を、小さいとき０を、エンコーダ１２８に出力する。同様に、比較器１２５は、レジスタ１２３に保持されている値Ｓと、レジスタ１２７に保持されている閾値（レジスタ１２６に保持されている閾値より小さい値とされている）を比較し、例えば、値Ｓの方が閾値より大きいとき１を、小さいとき０を、エンコーダ１２８に出力する。エンコーダ１２８は、比較器１２４と１２５の出力がいずれも０であるとき、主に動きの程度を表すためのクラス（動きクラス）として０を出力し、比較器１２４の出力が０であり、比較器１２５の出力が１であるとき１を出力し、比較器１２４の出力が１である場合は、比較器１２５の出力が０または１のいずれであったとしても２を出力する。
【００６９】
なお、以上においては、絶対値演算回路１０１，１０７，１１５で、差の絶対値を演算するようにしたが、差の絶対値の１／２を演算するようにしてもよい。この場合、レジスタ１２６，１２７に保持される値も、１画素当たりの差の絶対値に対応する値とされる。
【００７０】
図１６は、クラス分類部３３の構成例を表している。ＡＤＲＣ(Adaptive Dynamic Range Coding)エンコーダ１４０には、ディレイレジスタ部３１から、例えば、図１１に示すＳＤ画素ｋ１乃至ｋ５（図４のＳＤ画素ｘ５，ｘ８，ｘ１３，ｘ１８，ｘ２１に対応する）が入力される。また、ＡＤＲＣエンコーダ１４０には、最大値最小値演算部３２より出力した、空間クラスの最大値と最小値が入力されている。ＡＤＲＣエンコーダ１４０は、ＳＤ画素ｋ１乃至ｋ５の、それぞれの値をＬ、ＳＤ画素ｋ１乃至ｋ５のうちの最大値をＭＡＸ、最小値をＭＩＮとするとき、次式で表される再量子化コードＱを演算する。
Ｑ＝［（Ｌ−ＭＩＮ＋０．５）×２n／ＤＲ］
なお、［  ］は、切り捨て処理を意味し、ＤＲは次式で表される。
ＤＲ＝ＭＡＸ−ＭＩＮ＋１
ｎはビット割当を意味し、例えば１ビットＡＤＲＣの場合、ｎ＝１とされる。
【００７１】
以上のようにして、５個のＳＤ画素は、それぞれ１ビットの再量子化コードＱで表され、合計５ビットのＳＤ画素とされる。
【００７２】
ＡＤＲＣエンコーダ１４０より出力された５ビットの空間クラスのデータは、アドレス縮退回路１４１に入力され、４ビットのデータに縮退される。図１７は、アドレス縮退回路１４１の構成例を表している。
【００７３】
図１７に示すように、ＳＤ画素ｋ１乃至ｋ５に対応するＡＤＲＣエンコーダ１４０の５ビットの出力をＡＤＲＣ０乃至ＡＤＲＣ４とする。ＡＤＲＣ０は、マルチプレクサ１５５乃至１５８に、その切換信号として供給される。マルチプレクサ１５５には、ＡＤＲＣ１が、直接またはインバータ１５１により反転されて、入力されている。マルチプレクサ１５６には、ＡＤＲＣ２が、直接またはインバータ１５２により反転されて、入力されている。マルチプレクサ１５７には、ＡＤＲＣ３が、直接またはインバータ１５３により反転されて、入力されている。マルチプレクサ１５８には、ＡＤＲＣ４が、直接またはインバータ１５４により反転されて、入力されている。
【００７４】
各マルチプレクサ１５５乃至１５８は、ＡＤＲＣ０が０であるとき、それぞれＡＤＲＣ１乃至ＡＤＲＣ４を選択して、４ビットのデータＳＰ０乃至ＳＰ３として出力する。これに対して、ＡＤＲＣ０が１であるとき、マルチプレクサ１５５乃至１５８は、それぞれ対応するインバータ１５１乃至１５４の出力を選択して、ＳＰ０乃至ＳＰ３として出力する。
【００７５】
このようにして、５ビットの空間クラスは４ビットに変換されて、クラス縮退回路１４２に出力される。これにより、例えば”０１１１１”のデータは、”１１１１”とされ、”１００００”のデータも”１１１１”とされ、共通のクラスとされる。
【００７６】
クラス縮退回路１４２にはまた、動き判定部３４のエンコーダ１２８より出力した、２ビットの動きクラスが供給されている。すなわち、クラス縮退回路１４２には、合計６ビットのクラスコードが入力される。
【００７７】
クラス縮退回路１４２は、この６ビットのクラスコードを５ビットに縮退し、エンコーダ１４３に出力している。エンコーダ１４３は、入力された５ビットのクラスコードをエンコードして出力するようになされている。
【００７８】
クラス縮退回路１４２は、例えば、図１８に示すように構成されている。図１８の例においては、動き判定部３４より出力された２ビットの動きクラスＭＶのＭＳＢとしてのＭＶ１と、ＬＳＢとしてのＭＢ０が、オア回路１６１に供給されている。オア回路１６１の出力は、加算器１６２の一方の入力のＭＳＢ端子に入力されている。動きクラスのＭＳＢとしてのＭＶ１は、加算器１６２の一方の入力のＭＳＢから２ビット目に入力されている。加算器１６２の一方の入力の下位３ビットは、接地され０とされている。
【００７９】
ＡＤＲＣエンコーダ１４０より出力された５ビットの空間クラスのデータであって、アドレス縮退回路１４１により４ビットに縮退されたデータＳＰ３乃至ＳＰ０のうち、ＭＳＢのＳＰ３は、シフタ１６３のＭＳＢから２番目の端子に、ＳＰ２はＭＳＢから２番目の端子に、ＳＰ１はＭＳＢから３番目の端子に、そして、ＳＰ０はＬＳＢの端子に、それぞれ入力されている。シフタ１６３のＭＳＢの端子は接地され、０とされている。
【００８０】
シフタ１６３は、動きクラスに対応して動作し、動きクラスが０である場合、入力された下位４ビットのデータを、そのまま加算器１６２の他方の入力の下位４ビットに入力させる。これに対して、動きクラスが０ではない場合（１または２である場合）、シフタ１６３は、下位４ビットのデータをＬＳＢ側に１ビットずつシフトさせる。すなわち、入力されたデータを、実質的に１／２の値とする。そして、ビットシフトした後のデータを、加算器１６２の他方の入力の下位４ビットに供給する。加算器１６２の他方の入力のＭＳＢは、接地され、常に０とされている。
【００８１】
加算器１６２は、一方の入力から供給された５ビットのデータと、他方の入力から供給された５ビットのデータとを加算し、加算結果をレジスタ１６４に出力し、保持させるようになされている。なお、この例における加算器１６２は、実質的に、図１６におけるエンコーダ１４３を構成している。
【００８２】
また、クラス分類部３３には、減算器１４４に、図１３に示す大エリアの最大値と最小値が、最大値最小値演算部３２から供給されている。減算器１４４は、入力された最大値から最小値を減算し、比較器１４５に出力している。減算器１４６には、図１２に示した小エリアの最大値と最小値が、最大値最小値演算部３２より入力されている。減算器１４６は、入力された最大値から最小値を減算し、その減算結果を乗算器１４７に出力している。レジスタ１４８には、初期状態において、予め所定の設定値が保持されている。乗算器１４７は、減算器１４６より入力された値に、レジスタ１４８に保持されている係数を乗算し、その乗算器結果を比較器１４５に出力している。比較器１４５は、減算器１４４の出力と乗算器１４７の出力の大きさを比較し、減算器１４４の出力の方が大きい場合、短タップ選択信号を出力し、減算器１４４の出力が乗算器１４７の出力より小さいとき、長タップ選択信号を出力するようになされている。
【００８３】
次に、その動作について説明する。ＡＤＲＣエンコーダ１４０は、入力された５画素のＳＤデータｋ１乃至ｋ５のそれぞれについて、上記した式に従って、再量子化コードＱを演算し、空間クラスを表すデータとして、５ビットのデータＡＤＲＣ０乃至ＡＤＲＣ４を出力する。この５ビットのデータは、アドレス縮退回路１４１により、４ビットのデータＳＰ３乃至ＳＰ０に縮退され、クラス縮退回路１４２のシフタ１６３に供給される。上述したように、クラス縮退回路１４２にはまた、動き判定部３４より動きクラスＭＶ１とＭＶ０が供給されている。
【００８４】
例えば、いま、上位２ビット（ＭＶ１，ＭＶ０）の動きクラスと、下位４ビット（ＳＰ３，ＳＰ２，ＳＰ１，ＳＰ０）の空間クラスよりなる６ビットによりクラスコードが構成されているものとすると、クラスコードが”０１００１１”である場合、オア回路１６１は、”１”を加算器１６２の一方の入力のＭＳＢに出力し、その次のビットには、動きクラスのＭＳＢである”０”が入力される。加算器１６２の一方の入力の下位３ビットは常に０とされているため、結局、加算器１６２の一方の入力には”１００００”が入力されることになる。
【００８５】
一方、いまクラスは１であり、０ではないから、シフタ１６３は、端子ＳＰ３乃至ＳＰ０に入力された”００１１”をＬＳＢ側に１ビットずつシフトして、”０００１”とする。これが、加算器１６２の他方の入力の下位４ビットに入力され、そのＭＳＢは常に０とされているため、結局、加算器１６２の他方の入力には”００００１”が供給されることになる。その結果、加算器１６２の出力は、”１０００１”となり、これがレジスタ１６４に出力され、保持される。これにより、クラスコードが１９（＝０１００１１）から、１７（＝１０００１）へ縮退される。
【００８６】
同様に、クラスコードが”１００１０１”である場合、加算器１６２の一方の入力には”１１０００”が入力され、他方の入力には”０００１０”が入力される。その結果、加算器１６２の出力は”１１０１０”となり、クラスコードが３７（＝１００１０１）から、２６（＝１１０１０）に縮退される。
【００８７】
図１９は、このようにして、クラスが縮退される様子を表している。同図に示すように、動きクラスが０，１または２である場合における縮退前のクラスが、それぞれ０乃至１５、１６乃至３１、または３２乃至４７であるとすると、合計４８個のクラスを表すために、６ビットの符号が必要となる。これに対して、クラス縮退回路１４２により、クラス縮退処理を行うことにより、動きクラスが０である場合の縮退後のクラスは０乃至１５とするが、動きクラス１である場合におけるクラスを１６乃至２３とし、動きクラスが２である場合におけるクラスを２４乃至３１とし、縮退前の１／２とすることにより、クラスの合計数は３２個となり、５ビットで表すことが可能となる。従って、後述する係数ＲＡＭ部４０において記憶しておく係数の数がそれだけ少なくなり、係数ＲＡＭ部４０の容量をそれだけ小さくすることが可能となる。
【００８８】
一方、減算器１４４は、大エリアの最大値から最小値を減算し、比較器１４５に出力している。減算器１４６は、小エリアの最大値から最小値を減算し、乗算器１４７に出力している。乗算器１４７は、減算器１４６の出力に、レジスタ１４８に保持されている係数を乗算し、比較器１４５に出力する。レジスタ１４８に設定する値は、図１２に示す小エリアの５個のＳＤ画素の最大値と最小値の差が、図１３に示す大エリアの１３個のＳＤ画素の最大値と最小値の差に対応する値になるように調整するものである。そして、比較器１４５において、減算器１４４の出力と、乗算器１４７の出力の大きさを比較し、急峻な変化の有無を判定する。
【００８９】
減算器１４４の出力の方が乗算器１４７の出力より小さいとき（急峻な変化がないとき）、比較器１４５は、長タップ選択信号を出力し、減算器１４４の出力の方が乗算器１４７の出力より大きいとき（急峻な変化があるとき）、比較器１４５は、短タップ選択信号を出力する。これにより、急峻な変化がある場合においては、予測範囲を狭くして、リンギング成分の発生を抑制するようにする。
【００９０】
詳細は後述するが、長タップ選択信号が出力された場合、後述するタップ縮退部３５，３６において、図４に示す所定のフィールドに存在するＳＤ画素ｘ１，ｘ２，ｘ４乃至ｘ６，ｘ１０乃至ｘ１６，ｘ２０乃至ｘ２２，ｘ２４の１７個（１７タップ）のＳＤ画素をタップ縮退して、７画素（７タップ）のデータを生成し、この７タップに対して、係数を積和演算することで、ＨＤ画素を演算する。これに対して、短タップが選択された場合においては、図２０に示すように、ＳＤ画素データｘ２，ｘ５，ｘ１２乃至ｘ１４，ｘ２１，ｘ２４の実在する７個のＳＤ画素（７タップ）に対して係数を積和演算することにより、ＨＤ画素を求めるようにする。いずれの場合も、最終的に係数が演算されるタップ数は７個とされているので、積和演算のための回路としての積和部３８，３９は、共通化することができる。
【００９１】
コントロールＲＯＭ部３７は、クラス分類部３３より出力されたクラスコードと、長タップまたは短タップ選択信号に対応して、タップ縮退部３５，３６を制御するようになされている。すなわち、長タップ選択信号が入力された場合には、コントロールＲＯＭ部３７は、タップ縮退部３５，３６を制御し、ディレイレジスタ部３１より、図４に示した現在のフィールドの１７タップのＳＤ画素ｘ１，ｘ２，ｘ４乃至ｘ６，ｘ１０乃至ｘ１６，ｘ２０乃至ｘ２２，ｘ２４，ｘ２５を取り込ませる。これに対して、短タップ選択信号が入力された場合においては、コントロールＲＯＭ部３７は、タップ縮退部３５，３６に対して、ディレイレジスタ部３１から、図２０に示す現在のフィールドの７個のＳＤ画素ｘ２，ｘ５，ｘ１２乃至ｘ１４，ｘ２１，ｘ２４を、タップ縮退部３５，３６に取り込ませる。
【００９２】
タップ縮退部３５，３６は、図４に示す１７個のＳＤ画素を取り込んだとき、これを７個の画素に縮退する処理を行って、対応する積和部３８，３９に出力する。１７個の画素を７個の画素に縮退する回路は、膨大な構成となるので、これを図示するのが困難である。そこで、ここでは、７個の画素を取り込んで、３個の画素に縮退する場合のタップ縮退部の構成例について、図２１を参照して説明する。
【００９３】
図２１はモード１のタップ縮退部３５の構成例を示している。図２１に示すように、マルチプレクサ１８１−１の入力には、図２２に示す７個のＳＤ画素のうち、ＳＤ画素ｘ２が、その２つの入力端子のそれぞれに供給される。マルチプレクサ１８１−２には、２つの入力のいずれにもＳＤ画素ｘ５が供給される。マルチプレクサ１８１−３の左側の入力には、ＳＤ画素ｘ１２が供給され、右側の入力には、ＳＤ画素ｘ１４が供給される。マルチプレクサ１８１−４には、２つの入力のいずれにもＳＤ画素ｘ１３が供給されている。マルチプレクサ１８１−５の左側の入力には、ＳＤ画素ｘ１４が供給され、右側の入力には、ＳＤ画素ｘ１２が供給されている。マルチプレクサ１８１−６には、その２つの入力のいずれにもＳＤ画素ｘ２１が供給され、マルチプレクサ１８１−７には、２つの入力のいずれにもＳＤ画素ｘ２４が供給されている。
【００９４】
すなわち、図２２に示すように、垂直な線に対して左右対称に対応する画素が存在する画素は、対応するマルチプレクサの一方の入力と他方の入力に供給されている。そして、一方のマルチプレクサと他方のマルチプレクサの入力の配置が対称となるようになされている。すなわち、図２１に示すように、マルチプレクサ１８１−３においては、その左側の入力にＳＤ画素ｘ１２が供給され、右側の入力にＳＤ画素ｘ１４が供給されているのに対して、マルチプレクサ１８１−５においては、その左側の入力にＳＤ画素ｘ１４が供給され、右側の入力にＳＤ画素ｘ１２が供給されている。
【００９５】
そして、線対称として対応する画素が存在しない画素に対応するマルチプレクサの２つの入力のそれぞれには、同一の画素が供給されている。
【００９６】
各マルチプレクサ１８１−１乃至１８１−７は、例えば、コントロールＲＯＭ部３７から論理０のコントロール信号が入力されたとき、左右の入力のうちの左側の入力を選択、出力し、論理１が入力されたとき、右側の入力を選択、出力する。従って、レジスタ１８２−１乃至１８２−７には、論理０のコントロール信号が、マルチプレクサ１８１−１乃至１８１−７に入力されたとき、ＳＤ画素ｘ２，ｘ５，ｘ１２，ｘ１３，ｘ１４，ｘ２１またはｘ２４が、それぞれ保持される。これに対して、論理１のコントロール信号が、マルチプレクサ１８１−１乃至１８１−７に入力された場合においては、ＳＤ画素ｘ２，ｘ５，ｘ１４，ｘ１３，ｘ１２，ｘ２１またはｘ２４が保持される。
【００９７】
なお、マルチプレクサ１８１−１乃至１８１−７の制御に対して、レジスタ１８２−１乃至１８２−７以降の制御は、倍速で行われるようになされている。
【００９８】
図２０を参照して説明したように、ＳＤ画素ｘ１３の左上のＨＤ画素ｙ１を生成する場合、マルチプレクサ１８１−１乃至１８１−７に例えば論理０が入力され、右上のＨＤ画素ｙ２を生成する場合、論理１が入力される。
【００９９】
レジスタ１８２−１に保持された画素データは、レジスタ１８６−１，１８８−１，１９０−１を介して、そのまま出力される。
【０１００】
レジスタ１８２−２に保持されたＳＤ画素は、マルチプレクサ１８３−１の右側の入力と、マルチプレクサ１８３−３の左側の入力に供給される。レジスタ１８２−３の出力は、マルチプレクサ１８３−１の左側の入力と、マルチプレクサ１８３−４の右側の入力に供給される。レジスタ１８２−４の出力は、マルチプレクサ１８３−２の一方の入力に供給されるとともに、マルチプレクサ１８３−５の右側の入力に供給される。レジスタ１８２−５の出力は、マルチプレクサ１８３−４の左側の入力に供給される。レジスタ１８２−６の出力は、マルチプレクサ１８３−３の右側の入力に供給される。レジスタ１８２−７の出力は、マルチプレクサ１８３−５の左側の入力に供給される。
【０１０１】
マルチプレクサ１８３−１乃至１８３−５は、コントロールＲＯＭ部３７より供給されるコントロールコードに対応して、左側の入力または右側の入力の一方を選択し、後段の回路に出力する。マルチプレクサ１８３−１は、選択したＳＤ画素データを２の補数回路１８４−１に供給する。２の補数回路１８４−１は、コントロールＲＯＭ部３７からのコントロール信号に対応して、マルチプレクサ１８３−１より入力されたデータを、そのままレジスタ１８６−２に出力するか、または２の補数の演算を行って、演算結果をレジスタ１８６−２に出力する。２の補数演算は、ＳＤデータのビットの１を０に反転し、０を１に反転し、さらに、ＬＳＢに１を付加（加算）することにより行われる。
【０１０２】
マルチプレクサ１８３−２は、コントロールＲＯＭ部３７からのコントロールコードに対応して、レジスタ１８２−４からのデータ、または０を選択し、レジスタ１８６−３に出力する。加算器１８７−１は、レジスタ１８６−２の出力と、レジスタ１８６−３の出力とを加算し、レジスタ１８８−２、レジスタ１９０−２を介して出力する。
【０１０３】
マルチプレクサ１８３−３は、レジスタ１８２−２の出力、またはレジスタ１８２−６の出力の一方をコントロールＲＯＭ部３７のコントロールコードに対応して選択し、２の補数回路１８４−２に供給する。２の補数回路１８４−２は、２の補数回路１８４−１における場合と同様に、コントロールＲＯＭ部３７からのコントロールコードに対応して、マルチプレクサ１８３−３より供給された画素データを、そのまま、または、２の補数演算を行って、レジスタ１８６−４に出力する。
【０１０４】
マルチプレクサ１８３−４は、レジスタ１８２−５の出力、またはレジスタ１８２−３の出力をコントロールＲＯＭ部３７からのコントロールコードに対応して選択し、選択した画素データを２の補数回路１８５に出力する。２の補数回路１８５は、マルチプレクサ１８３−４から入力された画素データに対して２の補数演算を行い、演算結果をレジスタ１８６−５に出力する。加算器１８７−２は、レジスタ１８６−４の出力と、レジスタ１８６−５の出力とを加算し、レジスタ１８８−３に出力する。
【０１０５】
マルチプレクサ１８３−５は、レジスタ１８２−７の出力と、レジスタ１８２−４の出力の一方を、コントロールＲＯＭ部３７のコントロールコードに対応して選択し、２の補数回路１８４−３に出力する。２の補数回路１８４−３は、コントロールＲＯＭ部３７からのコントロールコードに対応して、入力された画素データを、そのままレジスタ１８６−６に出力するか、または２の補数演算を行ってレジスタ１８６−６に出力する。レジスタ１８６−６の出力は、さらにレジスタ１８８−４に供給される。
【０１０６】
加算器１８９は、レジスタ１８８−３の出力と、レジスタ１８８−４の出力とを加算し、加算結果をレジスタ１９０−３に出力する。
【０１０７】
以上のようにして、図２２に示す７タップのデータが、３タップのデータに変換される。
【０１０８】
近傍の画像データは、自己相関性が強いため、中心のＳＤ画素データに対して、左右対称であることが多い。そこで、タップ縮退部３５において、水平方向に鏡像関係にあるＨＤ画素ｙ１を求める場合と、ＨＤ画素ｙ２を求める場合とで、鏡像関係にあるＳＤ画素を入れ換えるだけで、実質的に同一の回路で、ＨＤ画素ｙ１とＨＤ画素ｙ２のいずれをも求めることができる。
【０１０９】
同様に、タップ縮退部３６において、水平方向に鏡像関係にあるＨＤ画素ｙ３と、ＨＤ画素ｙ４を生成する場合においても、同様のタップ縮退処理を行うことができる。
【０１１０】
なお、タップ縮退部３５，３６において、１７タップを取り込んで、７タップを出力する場合には、鏡像関係は、図２３に示すようになる。すなわち、ＳＤ画素ｘ４とｘ６が鏡像関係となる。同様に、ＳＤ画素ｘ１０とｘ１６、ｘ１１とｘ１５、ｘ１２とｘ１４、ｘ２０とＸ２２が、それぞれ鏡像関係となる。
【０１１１】
図２１における鏡像関係にない画素データが入力されているマルチプレクサ１８１−１，１８１−２，１８１−４，１８１−６，１８１−７は、実質的には、常に同一の画素データを選択出力するので、省略することも可能である。
【０１１２】
以上のようにして、長タップモードにおいては、タップ縮退部３５，３６で、１７タップから縮退された７タップのデータが、それぞれモード１とモード２の積和部３８，３９に入力される。短タップモード時においては、タップ縮退部３５，３６で取り込まれた７タップのデータが、そのまま積和部３８，３９に入力される。
【０１１３】
図２４は、係数ＲＡＭ部４０の構成例を表している。この例は、３タップ分の係数を記憶する場合を示しているが、図６の係数ＲＡＭ部４０においては、上述したように７タップ分の係数が記憶される。
【０１１４】
初期化モード時、デコーダ２０２は、ＳＲＡＭ（Static Random Access Memory）２０５−１乃至２０５−３を書き込み状態にする。初期化カウンタ２０１は、クロックを計数し、そのカウント値を出力する。デコーダ２０２は、初期化モード時、マルチプレクサ２０３を制御し、初期化カウンタ２０１の出力を選択させる。その結果、初期化カウンタ２０１のカウント値がマルチプレクサ２０３からレジスタ２０４に供給され、保持される。そして、レジスタ２０４に保持されたカウント値が、ＳＲＡＭ２０５−１乃至２０５−３に書き込みアドレスとして供給される。また、このとき、初期化回路１０より供給される係数データが、ＳＲＡＭ２０５−１乃至２０５−３に供給される。その結果、ＳＲＡＭ２０５−１乃至２０５−３には、初期化回路１０より供給された係数が、初期化カウンタ２０１で指定したアドレスに書き込まれる。
【０１１５】
このようにして、ＳＲＡＭ２０５−１乃至２０５−３に必要な係数がすべて書き込まれたとき、初期化カウンタ２０１は、初期化回路１０より供給されるリセット信号に対応してリセットされ、デコーダ２０２は、初期化カウンタ２０１がリセットされたとき、ＳＲＡＭ２０５−１乃至２０５−３を読み出しモードに設定するとともに、マルチプレクサ２０３を制御し、クラス分類部３３のエンコーダ１４３の出力するクラスコードを選択させ、レジスタ２０４に供給させる。その結果、レジスタ２０４に保持されたクラスコードが読み出しアドレスとして、ＳＲＡＭ２０５−１乃至２０５−３に供給される。従って、ＳＲＡＭ２０５−１乃至２０５−３から、クラスコードに対応する係数が読み出され、レジスタ２０６−１乃至２０６−３を介して出力される。このようにして読み出された係数は、積和部３８，３９に供給される。
【０１１６】
ここで、係数ＲＡＭ部４０に記憶されるクラス毎の係数は、例えば、日本出願公開特許公報平９−５１５１０（１９９７年２月１８日公開）に記載されている学習方法を用いて算出することができる。すなわち、既に知られているＨＤ信号を学習データとして利用して学習を行うことで、クラス毎の係数を算出することができる。具体的には、学習データとしてのＨＤ信号を間引いて、学習用のＳＤ信号を生成する。さらに、学習データとしてのＨＤ信号を構成するあるＨＤ画素を注目ＨＤ画素とし、その注目ＨＤ画素を、その周辺に位置する、学習用のＳＤ信号を構成する幾つかのＳＤ画素と所定の係数とを用いた線形一次結合モデルによって表す。このとき用いた係数を各クラス毎に最小自乗法を用いて求める。このように、既知のＨＤ信号を学習データとして利用して係数を得る際には、１つのＨＤ信号（１画面のＨＤ画像）だけではなく、複数のＨＤ信号を用いることにより、より正確な係数を得ることができる。なお、詳細については、上記出願を参照することとして、ここでは省略する。
【０１１７】
図２５は、積和部３８の構成例を表している。上述したように、積和部３８（積和部３９も同様）は、タップ縮退部３５より供給される７タップのデータに対して、係数ＲＡＭ部４０より供給される７個の係数を乗算して、１つのＨＤ画素データを演算により求めるのであるが、説明の便宜上、図２５に４タップの積和演算を行う場合の構成例を示す。
【０１１８】
図２５においては、タップ縮退部３５より供給された４タップの画素データが、それぞれレジスタ２１１−１乃至２１１−４に保持される。また、係数ＲＡＭ部４０より供給された係数データが、レジスタ２１２−１乃至２１２−４に保持される。乗算器２１３−１は、レジスタ２１１−１に保持された画素データと、レジスタ２１２−１に保持された係数データとを乗算し、レジスタ２１４−１に出力する。乗算器２１３−２は、レジスタ２１２に保持された画素データと、レジスタ２１２−２に保持された係数データとを乗算し、乗算結果をレジスタ２１４−２に出力する。
【０１１９】
加算器２１５−１は、レジスタ２１４−１に保持された値と、レジスタ２１４−２に保持された値とを加算し、加算結果をレジスタ２１６−１に出力する。
【０１２０】
同様に、レジスタ２１１−３に保持された画素データと、レジスタ２１２−３に保持された係数データが、乗算器２１３−３により乗算され、レジスタ２１４−３に保持される。また、レジスタ２１１−４に保持された画素データと、レジスタ２１２−４に保持された係数データとが、乗算器２１３−４により乗算され、レジスタ２１４−４に保持される。
【０１２１】
加算器２１５−２は、レジスタ２１４−３に保持された値と、レジスタ２１４−４に保持された値とを加算し、レジスタ２１６−２に出力し、保持させる。
【０１２２】
加算器２１７は、レジスタ２１６−１に保持された値と、レジスタ２１６−２に保持された値とを加算し、レジスタ２１８を介して出力する。
【０１２３】
すなわち、この回路により、レジスタ２１１−１乃至２１１−４に保持される画素データを、便宜上、ｘ１乃至ｘ４とし、レジスタ２１２−１乃至２１２−４に保持される係数を、ｗ１乃至ｗ４とすると、レジスタ２１８には、次式で示す演算結果がＨＤ画素データとして保持される。
ＨＤ＝ｘ１×ｗ１＋ｘ２×ｗ２＋ｘ３×ｗ３＋ｘ４×ｗ４
【０１２４】
以上のようにして、ＨＤ画素ｙ１，ｙ２が演算され、走査線変換回路１１に出力される。
【０１２５】
同様にして、積和部３９において、タップ縮退部３６より供給された画素データと、係数ＲＡＭ部４０より供給された係数データとが積和演算されて、ＨＤ画素ｙ３，ｙ４が演算され、走査線変換回路１１に出力される。
【０１２６】
以上のようにして、輝度信号成分について、ＳＤ画素からＨＤ画素が生成される。同様の構成により、色信号成分についても、ＳＤ画素からＨＤ画素を演算し、生成するようにすることも可能であるが、そのようにすると、色信号成分用の係数ＲＡＭ部を設ける必要が生じ、解像度創造装置９が大型化し、高価となる。そこで、この実施の形態においては、色信号成分は、輝度信号成分とは異なる構成で処理されるようになされている。
【０１２７】
すなわち、図６に示すように、走査線変換回路８より入力された３ライン分の色信号成分の画素データは、ディレイレジスタ部４１に入力され、保持される。このディレイレジスタ部４１の構成は、輝度信号成分を保持するディレイレジスタ部３１と、ライン数が異なる点を除き、基本的に同様の構成とされている。ディレイレジスタ部４１には、注目画素のラインの色信号成分の画素データと、同一フィールドのその上下のラインの色信号成分の画素データの、合計３ライン分の画素データが保持されることになる。
【０１２８】
ディレイレジスタ部４１に保持された画素データは、補間画素演算部４２に入力され、補間処理が行われる。
【０１２９】
図２６は、モード１において、ＨＤ画素ｙ１，ｙ２を生成する場合における図６の補間画素演算部４２の構成例を表している。この補間画素演算部４２には、図２７に示すように、ＨＤ画素（の色信号成分）ｙC１，ｙC２の上側のラインのＳＤ画素データ（端子Ｕ１乃至Ｕ５のＳＤ画素データ）（色信号成分）と下側のラインのＳＤ画素（端子Ｊ１乃至Ｊ５のＳＤ画素データ）が入力されるようになされている。端子Ｕ１の８ビットのＳＤ画素データは、シフタ２３１によりＬＳＢ側に３ビット分シフトされ、５ビットのＳＤ画素データとして、マルチプレクサ２３３に入力されている。また、端子Ｕ３の８ビットのＳＤ画素データは、シフタ２３２により、ＬＳＢ側に３ビット分シフトされ、５ビットのＳＤ画素データとして、マルチプレクサ２３３に入力されている。マルチプレクサ２３３は、シフタ２３１またはシフタ２３２により入力されたＳＤ画素データのうち一方を、選択信号に対応して選択するようになされている。マルチプレクサ２３３の出力は、レジスタ２３４と２３５を介して、加算器２３６に供給されている。
【０１３０】
シフタ２３７は、端子Ｕ３から入力される８ビットのデータをＬＳＢ側に３ビット分シフトして、５ビットのデータとして加算器２３６に供給している。加算器２３６は、レジスタ２３５とシフタ２３７より供給された、それぞれ５ビットのデータを加算し、６ビットのデータとして、レジスタ２３８を介して加算器２３９に供給している。
【０１３１】
シフタ２４０は、端子Ｊ２の８ビットのＳＤ画素データを、２ビット分だけＬＳＢ側にシフトして、６ビットのデータとして、マルチプレクサ２４２に供給している。シフタ２４１は、端子Ｊ４の８ビットのＳＤ画素データを２ビット分だけＬＳＢ側にシフトして、６ビットのデータとしてマルチプレクサ２４２に供給している。マルチプレクサ２４２は、選択信号に対応して、２つの入力のうちの一方を選択し、レジスタ２４３を介して加算器２３９に供給している。
【０１３２】
加算器２３９は、レジスタ２３８の出力と、レジスタ２４３の出力を加算し、７ビットのデータをレジスタ２４４を介して加算器２４５に供給している。
【０１３３】
シフタ２４６は、端子Ｊ４より供給される８ビットのデータを１ビット分だけＬＳＢ側にシフトして、７ビットのデータとして加算器２４５に供給している。加算器２４５は、レジスタ２４４の出力と、シフタ２４６との出力とを加算し、８ビットのデータをレジスタ２４７を介して出力するようになされている。
【０１３４】
なお、図２６における、シフタ２３１，２３２，２３７，２４０，２４１，２４６は、実質的にはＭＳＢ側から所定のビットだけを後段に配線することで実現することができる。
【０１３５】
図２７に示すように、モード１において生成されるＨＤ画素ｙC１，ｙC２と、端子Ｊ３の注目ＳＤ画素との距離をａ１、ＨＤ画素ｙC１，ｙC２と端子Ｕ３のＳＤ画素との距離をｂ１、ＨＤ画素ｙC１，ｙC２と端子Ｕ４，Ｕ２のＳＤ画素との距離をｃ１、さらにＨＤ画素ｙC１，ｙC２と端子Ｊ４，Ｊ２のＳＤ画素との距離をｄ１とするとき、それらの逆数の比は次のようになる。
１／ａ１：１／ｂ１：１／ｃ１：１／ｄ１＝１／２：１／８：１／８：１／４
【０１３６】
同様に、モード２において生成されるＨＤ画素ｙC３，ｙC４から端子Ｊ３のＳＤ画素までの距離をａ２、端子Ｋ３のＳＤ画素までの距離をｂ２、端子Ｋ４，Ｋ２までの距離をｃ２、端子Ｊ４，Ｊ２のＳＤ画素までの距離をｄ２とするとき、その距離の逆数の比は次のようになる。
１／ａ２：１／ｂ２：１／ｃ２：１／ｄ２＝
３／８：３／１６：３／１６：１／４
【０１３７】
次に、図２８のタイミングチャートを参照して、その動作について説明する。いま、図２７に示すように、端子Ｕ１乃至Ｕ５にＳＤ画素Ａ’乃至Ｉ’が順次入力され、端子Ｊ１乃至Ｊ５にＳＤ画素Ａ乃至Ｉが、順次供給されるものとすると、図２８に示すように、各端子Ｕ１乃至Ｕ５、または各端子Ｊ１乃至Ｊ５の画素データは、隣の端子より、１クロック分ずつ、順次遅れることになる。
【０１３８】
マルチプレクサ２３３は、画素データのシフトの周期に対して、１／２の周期で、２つの入力のうちの一方の入力を交互に選択する。従って、図２８に示すように、レジスタ２３４は、所定のタイミングにおいて、シフタ２３１より供給されるＳＤ画素Ｅ’を保持したとすると、次のタイミングにおいては、シフタ２３２より供給されるＳＤ画素Ｃ’を保持する。レジスタ２３４に保持されたＳＤ画素Ｅ’，Ｃ’は、後段のレジスタ２３５に順次転送される。
【０１３９】
レジスタ２３５にＳＤ画素Ｅ’が保持され、加算器２３６の一方の入力に供給されたとき、加算器２３６の他方の入力には、シフタ２３７からＳＤ画素Ｄ’が供給される。加算器２３６は、２つの入力を加算し、レジスタ２３８に出力するので、レジスタ２３８には、データＥ’＋Ｄ’が保持される。そして、次のタイミングにおいては、加算器２３６は、レジスタ２３５に保持されているＳＤ画素Ｃ’と、シフタ２３７より供給されるＳＤ画素Ｄ’とを加算するので、レジスタ２３８にはデータＣ’＋Ｄ’が保持される。
【０１４０】
同様に、データ転送周期の１／２の周期で、２つの入力のうちの一方を交互に選択し、出力するマルチプレクサ２４２は、レジスタ２３８がデータＣ’＋Ｄ’を保持しているタイミングのとき、シフタ２４０より供給されるＳＤ画素Ｅを選択し、レジスタ２４３に保持させ、レジスタ２３８にデータＣ’＋Ｄ’が保持されているタイミングにおいては、ＳＤ画素Ｃをレジスタ２４３に保持させる。
【０１４１】
加算器２３９は、レジスタ２３８とレジスタ２４３に保持されているデータを加算し、レジスタ２４４に出力するので、レジスタ２４４は、レジスタ２３８にデータＥ’＋Ｄ’が保持され、レジスタ２４３にデータＥが保持されている状態の次のタイミングにおいては、この２つのデータを加算したデータＥ’＋Ｄ＋Ｅを保持する。そして、レジスタ２４４は、さらに次のタイミングにおいては、データＣ’＋Ｄ’＋Ｃを保持する。
【０１４２】
レジスタ２４４にデータＥ’＋Ｄ＋Ｅが保持されたタイミングにおいて、シフタ２４６は、データＤを出力する。従って、加算器２４５により、レジスタ２４４に保持されたデータＥ’＋Ｄ＋Ｅと、シフタ２４６より出力されたデータＤとが加算され、レジスタ２４７にデータＥ’＋Ｄ’＋Ｅ＋Ｄが保持される。同様に、次のタイミングにおいては、レジスタ２４４にデータＣ’＋Ｄ’＋Ｃが保持され、シフタ２４６よりデータＤが供給されるので、レジスタ２４７には、データＣ’＋Ｄ’＋Ｃ＋Ｄが保持される。
【０１４３】
図２７を参照して説明したように、データＥ’，Ｃ’，Ｄ’，Ｅ，Ｃ，Ｄは、それぞれ各端子の画素データに対し、次の関係を有している。
Ｅ’＝（１／８）Ｕ２
Ｃ’＝（１／８）Ｕ４
Ｄ’＝（１／８）Ｕ３
Ｅ＝（１／４）Ｊ２
Ｃ＝（１／４）Ｊ４
Ｄ＝（１／２）Ｊ３
【０１４４】
従って、データＥ’＋Ｄ’＋Ｅ＋Ｄは、次式で表されるＨＤ画素ｙC２を表している。
ｙC２＝（１／８）Ｕ２＋（１／８）Ｕ３＋（１／４）Ｊ２＋（１／２）Ｊ３
【０１４５】
また、データＣ’＋Ｄ’＋Ｃ＋Ｄは、次式で表されるＨＤ画素ｙC１を表すことになる。
ｙC１＝（１／８）Ｕ４＋（１／８）Ｕ３＋（１／４）Ｊ４＋（１／２）Ｊ３
【０１４６】
以上においては、モード１においてＨＤ画素ｙC１，ｙC２を求める場合を説明したが、モード２においてＨＤ画素ｙC３，ｙC４を求める場合も、上述した式に従って、通常の補間処理により演算が行われる。
【０１４７】
以上においては、ＮＴＳＣ方式のＳＤ信号を、ハイビジョンのＨＤ信号に変換する場合を例として説明したが、本発明は、このような方式に限定されるものではない。要は、低品位の画素データから高品位の画素データを生成する場合に応用することが可能である。
【０１４８】
【発明の効果】
以上の如く、本発明の信号変換装置および信号変換方法によれば、輝度信号成分については、例えば、学習などによって得られた、クラスに対応する第１の係数を用いて演算を行うようにし、色信号成分については、第１および第２のディジタル画像信号の画素どうしの位置関係に基づいて得られる第２の係数を用いて演算を行うようにしたので、係数記憶のための容量を小さくし、小型化、低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の信号変換装置の構成例を示すブロック図である。
【図２】図１の走査線変換回路８の順方向の動作を説明する図である。
【図３】図１の走査線変換回路８の逆方向の動作を説明する図である。
【図４】図１の解像度創造装置９の処理を説明する図である。
【図５】ＳＤ画素とＨＤ画素の位置関係を説明する図である。
【図６】図１の解像度創造装置９の構成例を示すブロック図である。
【図７】図６のディレイレジスタ部３１の構成例を示すブロック図である。
【図８】図６の最大値最小値演算部３２の構成例を示すブロック図である。
【図９】図８の比較大選択回路６１の構成例を示すブロック図である。
【図１０】図８の比較小選択回路６５の構成例を示すブロック図である。
【図１１】空間クラスの画素の範囲を説明する図である。
【図１２】小エリアの画素を説明する図である。
【図１３】大エリアの画素を説明する図である。
【図１４】図６の動き判定部３４の構成例を示すブロック図である。
【図１５】図１４の絶対値演算回路１０１の処理を説明する図である。
【図１６】図６のクラス分類部３３の構成例を示すブロック図である。
【図１７】図１６のアドレス縮退回路１４１の構成例を示すブロック図である。
【図１８】図１６のクラス縮退回路１４２の構成例を示すブロック図である。
【図１９】図１６のクラス縮退回路１４２の動作を説明する図である。
【図２０】短タップモードにおける画素の範囲を説明する図である。
【図２１】図６のタップ縮退部３５の構成例を示すブロック図である。
【図２２】７タップの画素の範囲を説明する図である。
【図２３】１７タップの画素の範囲を説明する図である。
【図２４】図６の係数ＲＡＭ部４０の構成例を示すブロック図である。
【図２５】図６の積和部３８の構成例を示すブロック図である。
【図２６】図６の補間画素演算部４２の構成例を示すブロック図である。
【図２７】図２６の補間画素演算部４２の動作を説明する図である。
【図２８】図２６の補間画素演算部の動作を説明するタイミングチャートである。
【符号の説明】
４，５  フィールドメモリ，  ６  ラインメモリ，  ８  走査線変換回路，  ９  解像度創造装置，  １０  初期化回路，  １１  走査線変換回路，  １２，１３  ＨＤフィールドメモリ，  ３１  ディレイレジスタ部，  ３２  最大値最小値演算部，  ３３  クラス分類部，  ３４  動き判定部，  ３５，３６  タップ縮退部，  ３７  コントロールＲＡＭ部，  ３８，３９  積和部，  ４０  係数ＲＡＭ部，  ４１  ディレイレジスタ部，  ４２  補間画素演算部
【図１】
0003743000.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003743000.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003743000.tif 000014
【図１３】
0003743000.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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