(57)【特許請求の範囲】
【請求項１】
設計対象である論理回路が構成される領域に配置されるプリミティブセル数をその領域に配置可能なプリミティブセル数で除した値をセル使用率とし、設計対象である論理回路とセル使用率を一時的に高めるために使用されるセル使用率アップ用論理回路とを用いて、セル使用率が所定の値となる併合論理回路を作成する第１のプロセスと、作成された併合論理回路に対するプリミティブセルを配置する第２のプロセスと、作成されたプリミティブセル配置結果より前記セル使用率アップ用論理回路を削除する第３のプロセスと、を有することを特徴とするＬＳＩチップのレイアウト設計方法。
【請求項２】
前記第２のプロセスにおいて、プリミティブセルを配置すると共に論理最適化を行うことを特徴とする請求項１に記載のＬＳＩチップのレイアウト設計方法。
【請求項３】
前記第２のプロセスにおいて、前記セル使用率アップ用論理回路を論理最適化処理の対象外とすることを特徴とする請求項２に記載のＬＳＩチップのレイアウト設計方法。
【請求項４】
前記第１のプロセスは、前記設計対象である論理回路のセルの個数を求める過程と、1個の前記セル使用率アップ用論理回路のセルの個数を求める過程と、前記設計対象である論理回路を配置するために使用されるＬＳＩチップ上の領域に敷設可能なセルに対する前記設計対象である論理回路のセルの個数と前記セル使用率アップ用論理回路の合計セル個数との和の割合が、所定の値となるように前記セル使用率アップ用論理回路の使用個数を算出する過程と、を含んでいることを特徴とする請求項１から３のいずれかに記載のＬＳＩチップのレイアウト設計方法。
【請求項５】
前記第１のプロセスは、前記設計対象である論理回路を記憶装置より読み込む過程と、読み込まれた前記設計対象である論理回路のセルの個数を算出する過程と、前記セル使用率アップ用論理回路を記憶装置より読み込む過程と、読み込まれた前記セル使用率アップ用論理回路のセルの個数を算出する過程と、前記設計対象である論理回路を配置するために使用されるＬＳＩチップ上の領域に敷設可能なセル数に対する前記設計対象である論理回路のセルの個数と前記セル使用率アップ用論理回路の合計セル個数との和の割合が、所定の値となるように前記セル使用率アップ用論理回路の使用個数を算出する過程と、を含んでいることを特徴とする請求項１から３のいずれかに記載のＬＳＩチップのレイアウト設計方法。
【請求項６】
前記設計対象である論理回路と前記セル使用率アップ用論理回路とは、ネットリストとして記憶装置に格納されていることを特徴とする請求項５に記載のＬＳＩチップのレイアウト設計方法。
【請求項７】
前記第１のプロセスには、前記設計対象である論理回路を配置するために使用されるＬＳＩチップ上の領域に敷設可能なセル数を求める過程が付加されることを特徴とする請求項４から６のいずれかに記載のＬＳＩチップのレイアウト設計方法。
【請求項８】
前記設計対象である論理回路を配置するために使用されるＬＳＩチップ上の領域に敷設可能なセル数を求める過程は、前記設計対象である論理回路を配置するために使用されるＬＳＩチップ上の領域を記憶装置より読み込むステップと、該ＬＳＩチップ上の領域に敷設可能なセル数を算出するステップと、を含んでいることを特徴とする請求項７に記載のＬＳＩチップのレイアウト設計方法。
【請求項９】
スタンダードセル方式により設計が行われることを特徴とする請求項１から８のいずれかに記載のＬＳＩチップのレイアウト設計方法。
【請求項１０】
請求項１から９のいずれかに記載のＬＳＩチップのレイアウト設計方法をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式などの設計方式によりレイアウトを行うＬＳＩチップのレイアウト設計方法およびその方法をコンピュータに実行させるプログラムに関し、特に低セル使用率のＬＳＩチップのレイアウト設計に有用なレイアウト設計方法およびその方法をコンピュータに実行させるプログラムに関するものである。
【０００２】
【従来の技術】
ＬＳＩチップのレイアウト設計は、プリミティブセルと呼ばれる基本単位をセル配置可能領域に配置することによって行う。従来のレイアウト設計においてはプリミティブセルの配置は、マクロ部を除いてＬＳＩチップのセル配置可能領域に対し均等に行ってきた。図５（ａ）は、この方式によりレイアウトされたＬＳＩチップの一領域のレイアウト図である。図５（ａ）において、1は、ＬＳＩチップ上に設定されたセル配置可能領域、２はハードマクロであり、微小な黒点（ドット）がプリミティブセルを示す。図５（ａ）に示されるように、従来方法によると、プリミティブセルは、マクロ配置領域を除くセル配置可能領域に一様に配置される。
このプリミティブセルを均等に配置する方式に代え、各設計階層において、論理回路を機能別にグループ分けした上で、フロアプランによりその配置を決定することも行われてきた。
【０００３】
【発明が解決しようとする課題】
上述したプリミティブセルを均等配置する従来技術には、次のような問題点があった。
第１の問題点は、低セル使用率のＬＳＩチップでは、配線遅延が増加し高性能なレイアウト設計が出来ないということである。その理由は、図５（ａ）に従来方法による配置結果を示すように、プリミティブセルがＬＳＩチップの配置エリアに均等に配置されるため、低セル使用率のＬＳＩチップでは、プリミティブセル間の配線距離が長くなるためである。
第２の問題点は、ハードマクロが多いＬＳＩチップや、配線混雑度が高いＬＳＩチップでは、配線が困難になるということである。その理由は、プリミティブセルがＬＳＩチップの配置エリアに均等に配置されるため、ハードマクロ間の隙間などや配線の混雑度が高い場所にもプリミティブセルが配置されるためであるためである。
第３の問題点は、第１および第２の問題を解決するために、グループ分けされた機能群の配置エリアをフロアプランによって作成するという方法がとられてきたが、この作業は多くの工数を要するものであり、設計効率が低下するということである。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、多大な工数を要するフロアプランを実行することなく、高速なＬＳＩを配線性がよく設計することのできるレイアウト設計方法を提供することである。
【０００４】
【課題を解決するための手段】
上記の課題を解決するため、本発明によれば、設計対象である論理回路が構成される領域に配置されるプリミティブセル数をその領域に配置可能なプリミティブセル数で除した値をセル使用率とし、設計対象である論理回路とセル使用率を一時的に高めるために使用されるセル使用率アップ用論理回路とを用いて、セル使用率が所定の値となる併合論理回路を作成する第１のプロセスと、作成された併合論理回路に対するプリミティブセルを配置する第２のプロセスと、作成されたプリミティブセル配置結果より前記セル使用率アップ用論理回路を削除する第３のプロセスと、を有することを特徴とするＬＳＩチップのレイアウト設計方法、が提供される。
【０００５】
［作用］
本発明によるＬＳＩチップのレイアウト設計方法においては、プリミティブセル配置手段により、配置対象の論理回路をプリミティブセル配置すると同時に、一時的にセル使用率アップのための論理回路（セル使用率アップ用論理回路）を配置し、プリミティブセル配置後に、セル使用率アップ用論理回路削除手段により、この一時的に加えたセル使用率アップのための論理回路を削除する。
この一時的に加えたセル使用率アップ用論理回路は、他のいずれの論理回路とも論理的な接続関係がないため、プリミティブ配置手段により論理回路が配置される際に、本来配置したい論理回路が互いの接続関係および遅延等の制約を満足させるように配置されるのと対照的に、制約を満足させるためには配置が難しい場所、つまり、配線の混雑度が高い場所、ハードマクロ同士の隙間等に配置される。
【０００６】
このようにして、従来、低セル使用率のＬＳＩチップでプリミティブセルがチップ全体に均等に配置されプリミティブセル間の距離が長くなり遅延時間が長くなっていたが、本発明によりプリミティブセル間の接続関係が強いものは密集されて配置されるために、遅延時間が短縮される。また、配線の混雑度が高い場所やハードマクロ間等の配線性が厳しい場所に、本発明による他との接続を必要としないセル使用率アップ用論理回路が一時的に配置されるため、配線性が改善される。
さらに、グループ分けされた論理機能をフロアプランにより配置場所を指定してプリミティブ配置するといった作業を行うことなく、上記の諸問題を解決することができるため、ＬＳＩチップの高性能なレイアウト設計を効率よく実行することが可能になる。
【０００７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１（ａ）は、本発明の第１の実施の形態において用いられるプリミティブセルのレイアウト図である。これは、ＣＭＯＳ回路をレイアウトする際に用いられるものであって、論理回路が他の回路によって構成される場合には他のプリミティブセルが採用される。図１（ａ）に示されるように、２つの活性領域１１を跨ぐように２本のゲート電極１２が形成されている。そして、ゲート電極１２を挟んで活性領域１１には、ｎ型拡散領域１３とｐ型拡散領域１４とが形成されている。
図１（ｂ）は、図１（ａ）にレイアウトされた回路の等価回路図である。図１（ｂ）に示されるように、ｎチャネル型ＭＯＳトランジスタ１５とｐチャネル型ＭＯＳトランジスタ１６とがそれぞれ２個ずつ形成されており、ｎチャネル型ＭＯＳトランジスタ１５とｐチャネル型ＭＯＳトランジスタ１６とはそれぞれソース・ドレイン領域のいずれか一方が共通に接続され、そのいずれか他方が分離されて形成されている。本実施の形態の論理回路はこのプリミティブセルをレイアウトし配線することによって形成されるものである。
【０００８】
図２は、本発明の第１の実施の形態のＬＳＩチップレイアウト設計方法の動作説明図である。本実施の形態のレイアウト設計方法は、プログラム制御により動作するコンピュータ１００と磁気ディスク等の記憶装置２００とを用いて実行される。本実施の形態においては、発明を限定するものではないが、スタンダードセル方式による設計が想定されている。
【０００９】
コンピュータ１００には、本発明に従って設けられた論理回路マージ手段１１０と、プリミティブ配置手段１２０と、セル使用率アップ用論理回路削除手段１３０とが備えられている。
また、記憶装置２００には、ＬＳＩチップ上の論理回路の配置される領域を示すセル配置領域２１０と、複数のプリミティブセルとその間の接続関係を記述した、本来配置すべき論理回路のネットリストである論理回路２２０と、一時的に配置される論理回路のネットリストであるセル使用率アップ用論理回路２３０と、セル配置領域２１０と論理回路２２０とセル使用率アップ用論理回路２３０とから作成された併合論理回路であるマージされた論理回路２４０と、マージされた論理回路を配置したレイアウトデータであるマージされたプリミティブ配置結果２５０と、プリミティブ配置結果２６０とが記憶される。セル使用率アップ用論理回路２３０は、他の論理回路とは接続関係がなく、接続はその論理回路内に閉じている。
【００１０】
図３は、本実施の形態の概略の動作を示すフローチャートである。図２および図３のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。まず、論理回路マージ手段１１０は、セル配置領域２１０と論理回路２２０と複数のセル使用率アップ用論理回路２３０とを記憶装置２００から読み出し、セル配置領域２１０に配置可能なセル数に基づいて論理回路２２０と複数のセル使用率アップ用論理回路２３０とを一つの論理回路にマージし、マージされた論理回路２４０を記憶装置２００宛出力する（図３のステップＡ１）。このとき、ＬＳＩチップのプリミティブセル配置可能領域（セル配置領域２１０）に占める論理回路のプリミティブセルの割合であるセル使用率が目的の値になるように、マージするセル使用率アップ用論理回路２３０の数を調整する（その調整方法については後述する）。
【００１１】
次に、プリミティブ配置手段１２０は、マージされた論理回路２４０を記憶装置２００より入力し、入力された論理回路のプリミティブセルをＬＳＩチップに配置し、マージされた論理回路のプリミティブ配置結果２５０を記憶装置２００宛出力する（ステップＡ２）。最後に、セル使用率アップ用論理回路削除手段１３０は、マージされたプリミティブ配置結果２５０を記憶装置２００より入力し、入力されたレイアウトデータから、論理回路マージ手段１１０によりマージされたセル使用率アップ用論理回路２３０のプリミティブ配置結果を削除し、論理回路２２０のプリミティブ配置結果２６０を記憶装置２００宛出力する（ステップＡ３）。ここで、セル使用率アップ用論理回路２３０は閉じた回路を形成するものであるため、その除去により、オープン回路が発生したり本来配置されるべき論理回路が何らかの影響を受けたりすることはない。セル使用率アップ用論理回路２３０が削除された領域は、配線チャネルとして利用することができる。
コンピュータ１００のプリミティブ配置手段１２０は、当業者にとってよく知られている技術であるので、その詳細な説明は省略する。
【００１２】
次に、図４を参照して、論理回路マージ手段１１０の詳細な動作を説明する。まず、記憶装置２００よりセル配置領域２１０を読み込み（図４のステップＢ１）、その領域に配置可能なセル数を計算する（ステップＢ２）。ここで、そのセル数をＮとする。次に、論理回路２２０を読み込み（図４のステップＢ３）、論理回路２２０のセル数を計算する（ステップＢ４）。ここで、そのセル数をｎとする。さらに、セル使用率アップ用論理回路２３０を読み込み（ステップＢ５）、セル使用率アップ用論理論理回路２２０のセル数を計算する（ステップＢ６）。ここで、そのセル数をνとする。次に、論理回路２２０と複数のセル使用率アップ用論理回路２３０の合計セル数が目的のセル使用率になるように、すなわち、論理回路２２０と複数のセル使用率アップ用論理回路２３０との合計セル数の、ＬＳＩチップ上の論理回路配置領域に配置可能なセル数Ｎに対する比が目的の値（例えば６０％）になるようにセル使用率アップ用論理回路２３０の個数を決定し、論理回路２２０とその個数のセル使用率アップ用論理回路２３０とをマージする（ステップＢ７）。いま、目的のセル使用率をｃｒ、使用されるセル使用率アップ用論理回路２３０の個数をｐとするとき、ｐは、
ｃｒ＝（ｎ＋ｐν）／Ｎ
を満たす値である。最後に、このようにして一つの論理回路データにマージされた論理回路２４０は、記憶装置２００宛に出力される（ステップＢ８）。
【００１３】
図５（ｂ）に、低セル使用率のＬＳＩチップに本発明を適用しレイアウト設計を実施した結果を示す。これは、セル使用率が６０％になるようにセル使用率アップ用論理回路をマージしてレイアウト設計を実施したものである。同じ論理回路を従来法によりレイアウトした例を示す図５（ａ）と比較すると、本発明に従ってレイアウトした結果では、プリミティブセルが接続関係に従って局所的に高密度に配置されていることが分かる。このことは、密接に関連した論理回路同士が近距離に配置されることを意味し、本発明により、配線遅延改善効果が得られることが分かる。また、図６にハードマクロの多いＬＳＩチップに本発明を適用しレイアウト設計を実施した結果を示す。
【００１４】
〔第２の実施の形態〕
図７は、本発明の第２の実施の形態のＬＳＩチップレイアウト設計方法の動作説明図である。本実施の形態においては、プリミティブ配置手段においてプリミティブ配置する処理と同時に、冗長性削除などを目的として回路の削除・置換・結合などの論理最適化処理を実施する。図７に示されるように、本実施の形態において、コンピュータ１００には、論理回路マージ手段１１０と、プリミティブ配置手段および論理最適化手段１４０と、セル使用率アップ用論理回路削除手段１３０とが備えられている。
また、記憶装置２００には、第１の実施の形態において記憶されていたセル配置領域２１０と、論理回路２２０と、セル使用率アップ用論理回路２３０と、マージされた論理回路２４０と、マージされたプリミティブ配置結果２５０と、プリミティブ配置結果２６０とに加え、最適化対象外指定ファイル２７０が記憶される。最適化対象外指定ファイル２７０には、セル使用率アップ用論理回路２３０が指定される。
【００１５】
図８は、本実施の形態の概略の操作を示すフローチャートである。図７および図８のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。まず、論理回路マージ手段１１０は、セル配置領域２１０と論理回路２２０と複数のセル使用率アップ用論理回路２３０とを記憶装置２００から読み出し、セル配置領域２１０に配置可能なセル数に基づいて論理回路２２０と複数のセル使用率アップ用論理回路２３０とを一つの論理回路にマージし、マージされた論理回路２４０を記憶装置２００宛出力する（図８のステップＣ１）。
【００１６】
次に、プリミティブ配置および論理最適化手段１４０は、マージされた論理回路２４０および最適化対象外指定ファイル２７０を記憶装置２００より入力し、入力された論理回路のプリミティブセルをＬＳＩチップに配置すると同時に、論理最適化を行う（ステップＣ２）。このとき、論理回路のうちセル使用率アップ用論理回路２３０は、入力された最適化対象外指定ファイル２７０の指定により最適化対象外になる。このプリミティブ配置および論理最適化手段１４０は、当業者にとってよく知られている技術であるので、その詳細な説明は省略する。最後に、セル使用率アップ用論理回路削除手段１３０は、マージされたプリミティブ配置結果２５０を記憶装置２００より入力し、入力されたレイアウトデータから、セル使用率アップ用論理回路２３０のプリミティブ配置結果を削除し、論理回路２２０のプリミティブ配置結果２６０を記憶装置２００宛出力する（ステップＡ３）。
【００１７】
以上、好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、実施の形態では、ＬＳＩチップ上の論理回路配置領域を記憶装置から読み出してその領域に敷設可能なセル数を算出していたが、ＬＳＩチップ上の論理回路配置領域ないしその領域に敷設可能なセル数はＲＡＭ上に保持しておくようにしてもよい。また、本発明は、低セル使用率のＬＳＩチップに有利に適用されるが、そのような場合に限定されるものではない。
【００１８】
【発明の効果】
以上説明したように、本発明は、セル使用率アップ用論理回路を含む論理回路をプリミティブ配置した後、セル使用率アップ用論理回路をレイアウトから削除するものであるので、以下の効果を得ることができる。
▲１▼  密接な接続関係にある論理回路が局所的に高密度に配置され、プリミティブセル間の配線距離が短くなるため、配線遅延を抑えた高性能なＬＳＩがレイアウト設計できる。
▲２▼  外部に接続されないセル使用率アップのための一時的なプリミティブセルは、ハードマクロ間の隙間など配線の混雑度が高い場所に配置され、その配置領域は削除後配線チャネルとしての利用が可能であるため、配線性が改善され収容性にすぐれたレイアウト設計が可能になる。
▲３▼  接続関係の多い論理回路が局所的に高密度で配置され、かつ、セル使用率アップのための一時的なプリミティブセルがハードマクロ間の隙間など配線の混雑度が高い場所に配置されるため、フロアプランを行った場合と同様の効果が得られ、多大な工数を要するフロアプラン作業を回避して、効率よくレイアウト設計を行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態においてレイアウトされるプリミティブセルのレイアウト図とその等価回路図。
【図２】  本発明の第１の実施の形態の動作を説明する図。
【図３】  本発明の第１の実施の形態の全体の動作を示すフローチャート。
【図４】  本発明の第１の実施の形態の論理回路マージ手段の動作を示すフローチャート。
【図５】  従来例と本発明によりレイアウトされたＬＳＩチップのレイアウト図。
【図６】  本発明によりレイアウトされたＬＳＩチップの他のレイアウト図。
【図７】  本発明の第２の実施の形態の動作を説明する図。
【図８】  本発明の第２の実施の形態の全体の動作を示すフローチャート。
【符号の説明】
１  セル配置可能領域
２  ハードマクロ
１１  活性領域
１２  ゲート電極
１３  ｎ型拡散領域
１４  ｐ型拡散領域
１５  ｎチャネル型ＭＯＳトランジスタ
１６  ｐチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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