(57)【特許請求の範囲】
【請求項１】
入力信号から順次それぞれ異なる遅延を有する複数の遅延信号を生成する遅延発生回路と、
前記遅延発生回路により生成された複数の遅延信号から一つの遅延信号を選択制御信号により選択する選択回路と、
入力信号の立ち下がりに同期して出力ノードをチャージ状態にリセットし、該入力信号の立ち上がりに同期した時点からは、前記出力ノードを前記選択回路で選択された遅延信号のタイミングでレベル変化する状態とする活性化手段とを有し、
前記遅延発生回路は、前記入力信号を順次遅延させるごとに前記入力信号との論理結合をとり、生成する前記複数の遅延信号の大きな遅延を有するもの程デューティ比を小さくする手段を備えたことを特徴とする可変遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に係り、特に半導体メモリやマイクロプロセッサ等を搭載したシステムＬＳＩ内の信号のタイミング調整やパルス生成に用いられる可変遅延回路に関する。
【０００２】
【従来の技術】
図１は、第１の従来例を示す可変遅延回路の構成図である。図１において、参照符号Ｓは入力ノードまたはその入力信号を示し、ＴＤ０〜ＴＤ３は遅延制御信号、Ｒは可変遅延回路の出力ノードまたは出力ノードの遅延信号、ＤＧは遅延発生回路であり、入力信号Ｓを順次遅延した同極性の信号をノードＧ０〜Ｇ３から発生する。この第１の従来例は、スタティック論理ゲート３段で構成される（すなわち、６個のＮＡＮＤゲートと１個のＮＯＲゲートで構成される）４入力マルチプレクサを有し、遅延制御信号ＴＤ０，ＴＤ１，ＴＤ２，ＴＤ３の４つのいずれかを、“１”、他を“０”とする信号により信号パスを切り換え、遅延信号Ｒの遅延を４段階切り換えることができる。
【０００３】
すなわち、遅延制御信号（ＴＤ０，ＴＤ１，ＴＤ２，ＴＤ３）が、（１，０，０，０）、（０，１，０，０）、（０，０，１，０）、（０，０，０，１）となる４種類である。以下、遅延制御信号（ＴＤ０，ＴＤ１，ＴＤ２，ＴＤ３）を、遅延制御信号ＴＤ０〜ＴＤ３と表し、４種類の組合せ（１，０，０，０）〜（０，０，０，１）を、単に“１０００”、“０１００”、“００１０”、“０００１”と表記する。
【０００４】
図２に第１の従来例の動作波形を示す。入力信号Ｓに対して、遅延制御信号ＴＤ０〜ＴＤ３により遅延信号Ｒの遅延を４段階切り換えた場合を示している。ここで、オフセットｔｏｓは遅延信号Ｒの最小遅延時間、つまり遅延制御信号ＴＤ０〜ＴＤ３が“１０００”の場合である。これは可変遅延回路の入力と出力との間すなわち、ノードＳ−Ｒ間が最短パスとなる時の遅延時間であり、２入力論理ゲート３段の遅延に相当する。この場合“１０００”、“０１００”、“００１０”、“０００１”の順に遅延が大きく、すなわち遅くなる。ただし、遅延信号Ｒの遅延の切り換え段数が増えるとマルチプレクサの入力数およびゲート段数が増えるため、オフセットｔｏｓも増加する。
【０００５】
また、可変刻み幅ｔｄｗは、遅延信号Ｒの遅延を１段階切り換えた場合の差分、つまりノードＳ−Ｇ１間（すなわち、ノードＧ０−Ｇ１間）、ノードＧ１−Ｇ２間又はノードＧ２−Ｇ３間の遅延時間であり、インバータ２段の遅延に相当する。
【０００６】
図３は、第２の従来例を示す可変遅延回路の構成図であり、特開平０６−９７７８８号公報に開示されている。図３において、Ｓは入力信号、ＴＤ０〜ＴＤ２は遅延制御信号、Ｒは遅延信号である。この第２の従来例は、スタティック論理の４入力複合ゲート１段で構成される２入力マルチプレクサを複数有し、遅延制御信号ＴＤ０〜ＴＤ２でパスを切り換えることにより、遅延信号Ｒの遅延を４段階切り換えることができる。
【０００７】
図４に第２の従来例の動作波形を示す。遅延制御信号ＴＤ０〜ＴＤ２により、遅延信号Ｒの遅延を４段階切り換えた場合を示している。オフセットｔｏｓは遅延制御信号ＴＤ０〜ＴＤ２が“０＊＊”の時に、Ｓ−Ｒ間が最短パスとなる時の遅延時間であり、４入力複合論理ゲート１段の遅延に相当する。図１と遅延回路の構成が異なるため、遅延信号Ｒの遅延の切り換え段数が増えてもオフセットは増加しない。なお、ここで、“＊”は、“１”でも“０”でもよいことを示す。
【０００８】
また、可変刻み幅ｔｄｗは遅延信号Ｒの遅延を１段階切り換えた場合の差分、つまりノードＳ−Ｆ０間、ノードＥ１−Ｆ１間またはノードＥ２−Ｆ２間の遅延時間である。したがって、インバータ１段＋４入力複合論理ゲート１段の遅延に相当する（ノードＥ２−Ｆ２間はインバータ２段）。なお、この可変遅延回路の出力ノードの遅延信号Ｒは“０＊＊”、“１０＊”、“１１０”、“１１１”の順に遅延が大きくなる。
【０００９】
図５(ａ)〜(ｃ)は、第３の従来例を示す図であり、(ａ)はパルス生成回路１０の構成図、(ｂ)はこのパルス生成回路の可変遅延回路に、図１または図３に示した従来例の遅延回路を用いた場合の、サイクル時間が大の場合の動作波形、(ｃ)は同じくサイクル時間が小の場合の動作波形を示している。図５(ａ)に示すように、パルス生成回路１０は可変遅延回路１１とＮＡＮＤゲート１２で構成される。Ｓは入力信号、Ｒは遅延信号、Ｑはパルス信号、ｔｃは入力信号Ｓのサイクル時間、ｔｗｓは入力信号Ｓのパルス幅（ｔｃに依存せず一定）、ｔｄは遅延信号Ｒの遅延時間である。
【００１０】
図５(ｂ)に示すようにサイクル時間ｔｃが、ｔｃ≧ｔｗｓ＋ｔｄと大きい場合、パルス信号Ｑは入力信号Ｓの立ち上がりに同期して立ち下がり、また遅延信号Ｒの立ち下がりに同期して立ち上がるので、パルス信号Ｑのパルス幅は遅延信号Ｒの遅延時間ｔｄとほぼ等しく正常に動作する。
【００１１】
一方、図５(ｃ)に示すようにサイクル時間ｔｃが、ｔｃ＜ｔｗｓ＋ｔｄと小さくなると、前サイクル以内に遅延信号Ｒが立ち上がらないため、入力信号Ｓが立ち上がってもパルス信号Ｑは立ち下がらない。つまり、パルス信号Ｑは遅延時間ｔｄが大きくなると同時にパルス幅が遅延信号Ｒの遅延時間ｔｄより小さくなり誤動作する。したがって、第１の従来例または第２の従来例の可変遅延回路を用いた場合のパルス生成回路１０の最小サイクル時間ｔｃ(ｍｉｎ) は、ｔｗｓ＋ｔｄ となる。
【００１２】
【発明が解決しようとする課題】
可変遅延回路をシステムＬＳＩ内で信号のタイミング調整に用いる場合、その目的や高速化という観点からオフセットおよび可変刻み幅の低減、また小面積化や低電力化という観点からトランジスタ数の低減が要求される。さらに可変遅延回路をパルス生成回路に用いる場合には、サイクルの高速化が要求される。
【００１３】
しかしながら、図１に示した第１の従来例では、可変刻み幅がインバータ２段相当と小さいが、オフセットｔｏｓが２入力論理ゲート３段相当で大きい。しかも遅延信号Ｒの遅延の切り換え段数に伴ない増加する。さらに、４入力マルチプレクサを構成するのに２入力論理ゲートを７ゲート必要とし、トランジスタ数が４０個と多い。
【００１４】
また、図３に示した第２の従来例では、オフセットが４入力複合論理ゲート１段相当、可変刻み幅がインバータ１段＋４入力複合論理ゲート１段相当となる。しかし、４入力複合論理ゲート１段の遅延はインバータ１〜２段に相当する。このため、オフセットｔｏｓは小さいが可変刻み幅が大きい。トランジスタ数も４入力複合論理ゲートを３ゲート必要とするため３８個と多い。
【００１５】
さらに、上記従来例のいずれの可変遅延回路も、パルス生成回路に用いた場合には、サイクル時間ｔｃが、ｔｃ＜ｔｗｓ＋ｔｄと小さくなると、誤動作を起こす。
【００１６】
そこで、本発明の目的は、オフセット、可変刻み幅および使用トランジスタ数を低減することができる可変遅延回路を提供することである。
【００１７】
また、この可変遅延回路を用いてサイクルの高速化を図ることができるパルス生成回路を提供すること、及びこのパルス生成回路を用いて高速化、小面積化および低電力化を図ることができるシステムＬＳＩを提供することも本発明の目的である。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る可変遅延回路は、入力信号から順次それぞれ異なる遅延を有する複数の遅延信号を生成する遅延発生回路と、前記遅延発生回路により生成された複数の遅延信号から一つの遅延信号を選択制御信号により選択して出力ノードに出力する選択回路と、前記選択回路の出力ノードを前記入力信号と同期してリセットするリセット手段を具備することを特徴とするものである。
【００１９】
この可変遅延回路において、前記遅延発生回路は、前記入力信号と直列に接続した複数段の遅延手段の各接続ノードから遅延した信号を取り出す構成とすればよい。前記遅延手段は論理ゲートで構成すれば好適であり、例えばインバータを用いることができる。
【００２０】
また、前記遅延発生回路に、前記順次遅延した信号のデューティ比を小さくする手段を更に具備してもよい。入力信号を遅延させる過程で順次デューティ比を小さくすることにより、サイクルの高速化を図ることができる。
【００２１】
前記いずれかの可変遅延回路において、前記選択回路を活性化・非活性化する活性化回路をさらに設けると共に前記選択回路をダイナミック論理回路で構成するか、あるいは、前記選択回路をパストランジスタ論理回路で構成すれば好適である。このように前記選択回路を、ダイナミック論理回路またはパストランジスタ論理回路で構成することにより、可変遅延回路のオフセット、可変刻み幅およびトランジスタ数を低減できる。
【００２２】
前記ダイナミック論理回路にＮＭＯＳダイナミック論理回路を、あるいは前記パストランジスタ論理回路にＮＭＯＳパストランジスタ論理回路を用いれば好適である。
【００２３】
また、前記可変遅延回路において、前記選択回路をＮＭＯＳダイナミック論理回路またはＮＭＯＳパストランジスタ論理回路で構成した場合、前記入力信号と同期して出力ノードをリセットするリセット手段は、前記入力信号の立ち下がりに同期して前記出力ノードをリセットすることを特徴とする。
【００２４】
また、本発明に係るパルス生成回路は、入力信号と、該入力信号を可変遅延回路を介して得られる遅延信号とからパルスを生成するパルス生成回路であって、パルス生成回路を構成する可変遅延回路に上記したいずれかの可変遅延回路を用いる事を特徴とする。これにより、パルス幅に依存しないでサイクル高速化を図ったパルス生成回路を構成できる。
【００２５】
さらに、本発明に係るシステムＬＳＩは、クロックに同期して動作するランダムアクセスメモリを含むメモリマクロセルと、クロックに同期して動作するマイクロプロセッシングユニットを含むＭＰＵマクロセルとを少なくとも有し、外部クロックからグローバルクロックを生成して前記メモリマクロセルおよび前記ＭＰＵマクロセルに対してクロックとして供給するグローバルクロックパルス回路を搭載するシステムＬＳＩであって、前記グローバルパルス回路に上記本発明に係るパルス生成回路を用いることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、添付図面を参照しながら詳細に説明する。なお、以下の説明において、同一の参照符号は、同一もしくは類似のものを示す。
【００２７】
＜実施の形態１＞
図６は、本発明の第１の実施の形態を示すダイナミック論理回路形式の可変遅延回路の構成図である。図６において、参照符号Ｓは入力信号、ＴＤ０〜ＴＤ３は遅延制御信号、Ｒは遅延信号である。ＤＧは遅延発生回路であり、入力信号Ｓを順次遅延した同極性の信号をノードＧ０〜Ｇ３から発生する。本可変遅延回路はダイナミック論理の４入力マルチプレクサを有し、入力信号Ｓが立ち上がってから遅延信号Ｒが立ち下がるまでの遅延を、遅延制御信号ＴＤ０〜ＴＤ３により４段階切り換え可能である。なお、遅延信号Ｒの立ち上がりは入力信号Ｓの立ち下がりに同期する。
【００２８】
図７に、本実施の形態例の動作波形を示す。第１の従来例と同様に、遅延制御信号ＴＤ０〜ＴＤ３の４ビット入力を、“１０００”、“０１００”、“００１０”、“０００１”と切り換えることにより、遅延信号Ｒの遅延を４段階切り換えた場合を示している。オフセットｔｏｓは、遅延制御信号ＴＤ０〜ＴＤ３の４ビット入力パターンが“１０００”の時であり、Ｓ−Ｇ０−Ｒ間の遅延時間である。
【００２９】
遅延信号Ｒの遅延の切り換え段数が増えても、マルチプレクサのゲート段数は増えないためオフセットｔｏｓは増加しない。また、可変刻み幅ｔｄｗは遅延信号Ｒの遅延を１段階切り換えた場合の差分、つまりノードＧ０−Ｇ１間、ノードＧ１−Ｇ２間又はノードＧ２−Ｇ３間の遅延時間に相当する。なお、遅延信号Ｒは、遅延制御信号ＴＤ０〜ＴＤ３を“１０００”、“０１００”、“００１０”、“０００１”と切り換える順に遅くなる。
【００３０】
図８は、図６の遅延発生回路ＤＧを具体的に示した可変遅延回路の一構成例である。遅延発生回路ＤＧは多段のインバータで構成されている。本実施の形態の可変遅延回路は、遅延発生回路と、この遅延発生回路ＤＧの４つのノードＧ０，Ｇ１，Ｇ２，Ｇ３から出力される遅延信号の一つを選択する選択回路と、選択回路を構成するダイナミック論理回路を活性化する活性化回路とから構成される。
【００３１】
活性化回路は、ゲートに入力信号Ｓが入力されるＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１により構成される。なお、ＮＭＯＳトランジスタＮＭ１のゲートに入力される信号は、入力信号Ｓと同期した信号であれば良い。
【００３２】
選択回路は、トランジスタＰＭ１のドレイン側に接続された出力ノードＲの信号線と、トランジスタＮＭ１のドレインとの間に接続される。ＮＭＯＳトランジスタＮ０ａとＮ０ｂで２入力論理ゲートを構成し、同様にトランジスタＮ１ａとＮ１ｂ、Ｎ２ａとＮ２ｂ、Ｎ３ａとＮ３ｂで、それぞれ構成される２入力論理ゲートにより、選択回路が構成される。すなわち選択回路は、４個の２入力論理ゲートからなるダイナミック論理回路で構成される４入力マルチプレクサ回路である。
【００３３】
遅延発生回路ＤＧのノードＧ０がトランジスタＮ０ｂのゲートに、ノードＧ１がトランジスタＮ１ｂのゲートに、ノードＧ２をトランジスタＮ２ｂのゲートに、ノードＧ３をトランジスタＮ３ｂのゲートにそれぞれ接続される。
【００３４】
一方、遅延制御信号ＴＤ０がトランジスタＮ０ａのゲートに、ＴＤ１がトランジスタＮ１ａのゲートに、ＴＤ２がトランジスタＮ２ａのゲートに、ＴＤ３がトランジスタＮ３ａのゲートにそれぞれ接続される。なお、遅延発生回路ＤＧのノードＧ０は入力信号Ｓと同一信号であり、ノードＧ１，Ｇ２，Ｇ３となるに従い、インバータ２段の遅延が加算される。
【００３５】
以下、図７の動作波形を参照して図８に示した可変遅延回路の動作について説明する。
まず、入力信号Ｓがローの状態（“０”）からハイの状態（“１”）へ立ち上がると、活性化回路のトランジスタＰＭ１はオンからオフ状態に、ＮＭＯＳトランジスタＮＭ１がオフからオン状態となる。
【００３６】
このとき遅延制御信号ＴＤ０〜ＴＤ３が“１０００”の場合、すなわち遅延制御信号ＴＤ０が“１”、ＴＤ１〜ＴＤ３が“０”の場合、選択回路のＮＭＯＳトランジスタＮ０ａのゲートに“１”が入力されてオン状態であり、他のＮＭＯＳトランジスタＮ１ａ，Ｎ２ａ，Ｎ３ａのゲートには“０”が入力されてオフ状態である。すなわち、出力ノードＲは遅延制御信号により選択的にＮＭＯＳトランジスタＮ０ａに接続された状態である。
【００３７】
一方、遅延発生回路ＤＧのノードＧ０は入力信号Ｓと同じであるから遅れなく立ち上がり、ノードＧ１は入力信号Ｓに対してインバータ２段分遅れて立ち上がり、ノードＧ２はノードＧ１に対してインバータ２段分の遅れが追加されて立ち上がり、ノードＧ３はノードＧ２に対してインバータ２段分の遅れが追加されて立ち上がる。すなわち、入力信号Ｓが立ち上がると同時に選択回路のＮＭＯＳトランジスタＮ０ｂのゲートに“１”が入力され、ＮＭＯＳトランジスタＮ１ｂ，Ｎ２ｂ，Ｎ３ｂのゲートにそれぞれ上記遅延の後に“１”が入力される。
【００３８】
したがって、この場合は遅延制御信号ＴＤ０とノードＧ０により選択回路内のＮＭＯＳトランジスタのうち、トランジスタＮ０ａとＮ０ｂだけがオン状態となる。このとき、活性化回路のトランジスタＮＭ１がオン状態であるので、出力ノードＲは、ロー状態（“０”）となる。ただし、トランジスタＮ０ａ，Ｎ０ｂによる遅延により、ノードＧ０−Ｒ間にオフセットｔｏｓが生じる。
【００３９】
以下、同様にして遅延制御信号ＴＤ１〜ＴＤ３のいずれかが“１”となることによって、遅延発生回路ＤＧのノードが一つ選択されて、図7の動作波形図に示すように、前述したそれぞれのインバータ段数分の遅延を持って入力信号Ｓのハイ状態がＮＭＯＳトランジスタＮ１ｂ，Ｎ２ｂ，Ｎｂ３に入力される。この結果出力ノードＲは、遅延発生回路ＤＧのノードＧ１〜Ｇ３のそれぞれの遅延に加えオフセットｔｏｓをもって立ち下がり、ロー状態になる。
【００４０】
次に、入力信号Ｓがハイからロー状態に立ち下がると、活性化回路のトランジスタＰＭ１はオフからオン状態に、ＮＭＯＳトランジスタＮＭ１がオンからオフ状態となる。従って、遅延制御信号ＴＤ０〜ＴＤ３及びノードＧ０〜Ｇ３の状態にかかわらず、出力ノードＲはリセットされて出力ノードＲの最初の状態であるハイ状態となる。すなわち、遅延信号Ｒの立ち上がりは入力信号Ｓの立ち下がりに同期する。なお、出力ノードＲの立ち上がりには、入力信号Ｓの立ち下がりから、トランジスタＰＭ１がオンするまでの遅延分の遅れの後に立ち上がる。
【００４１】
本実施の形態の可変遅延回路では、オフセットｔｏｓはノードＧ０−Ｒ間の遅延時間、つまり２入力論理ゲート１段の遅延に相当する。また、可変刻み幅ｔｄｗはインバータ２段の遅延に相当する。
【００４２】
図８に示した可変遅延回路のオフセットｔｏｓおよび可変刻み幅ｔｄｗの特性と、前述した図１及び図３に示した従来例の可変遅延回路のオフセットｔｏｓおよび可変刻み幅（平均）ｔｄｗの特性をシミュレーションした。その結果、図１に示した第１の従来例ではオフセットｔｏｓは７８ｐｓ、可変刻み幅ｔｄｗは５１ｐｓが得られ、図３に示した第２の従来例では、第１の従来例に対してオフセットｔｏｓは６８％減の２５ｐｓ、可変刻み幅ｔｄｗは４３％増の７３ｐｓが得られた。
これに対して、本実施の形態の可変遅延回路では、第１の従来例に対してオフセットｔｏｓは６３％減の２９ｐｓ、可変刻み幅ｔｄｗは１０％減の４６ｐｓが得られ、オフセット及び可変刻み幅を同時に低減できることが分かった。
【００４３】
また、４段階の遅延切り換え可能な可変遅延回路を構成する場合の回路規模について、本実施の形態と第１及び第２の従来例とを比較すると、第１の従来例がトランジスタ数４０個、第２の従来例が５％減の３８個であるのに対して、本実施の形態の可変遅延回路は、４５％減の２２個と大幅に低減できることが分かった。
【００４４】
＜実施の形態２＞
図９は、本発明の第２の実施の形態を示すパストランジスタ論理回路形式の可変遅延回路の図である。図９において、遅延発生回路ＤＧは入力信号Ｓを順次遅延した反極性の信号をノードＨ０〜Ｈ３から発生する。本実施の形態の可変遅延回路はパストランジスタ論理の４入力マルチプレクサを有し、入力信号Ｓが立ち上がってから遅延信号Ｒが立ち下がるまでの遅延を、遅延制御信号ＴＤ０〜ＴＤ３により４段階切り換え可能である。なお、遅延信号Ｒの立ち上がりは入力信号Ｓの立ち下がりに同期する。
【００４５】
図１０に本実施の形態例の動作波形を示す。前述した実施の形態１と同様に、遅延制御信号ＴＤ０〜ＴＤ３を、“１０００”、“０１００”、“００１０”、“０００１”と切り換えることにより、遅延信号Ｒの遅延を４段階切り換えた場合を示している。オフセットｔｏｓは、遅延制御信号ＴＤ０〜ＴＤ３が“１０００”の時であり、ノードＳ−Ｈ０−Ｒ間の遅延時間である。
【００４６】
遅延信号Ｒの遅延の切り換え段数が増えても、マルチプレクサのゲート段数は増えないため、オフセットｔｏｓは増加しない。また、可変刻み幅ｔｄｗは遅延信号Ｒの遅延を１段階切り換えた場合の差分、つまりノードＨ０−Ｈ１間、ノードＨ１−Ｈ２間またはノードＨ２−Ｈ３間の遅延時間に相当する。なお、遅延信号Ｒは、遅延制御信号ＴＤ０〜ＴＤ３を“１０００”、“０１００”、“００１０”、“０００１”と切り換える順に遅くなる。
【００４７】
図１１は、図９に示した遅延発生回路ＤＧを具体的に示した可変遅延回路の一構成例である。遅延発生回路ＤＧは多段のインバータで構成されている。本実施の形態における可変遅延回路は、遅延発生回路ＤＧと、入力信号Ｓを入力として遅延信号Ｒを出力するＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２と、遅延制御信号ＴＤ０〜ＴＤ３がゲートに入力され、ドレインにＮＭＯＳトランジスタＮＭ２のソースが接続され、ソースに遅延発生回路ＤＧのノードＨ０〜Ｈ３がそれぞれ接続されるＮＭＯＳパストランジスタＮ０〜Ｎ３からなる選択回路とによって構成される。
【００４８】
遅延発生回路ＤＧのノードＨ０は入力信号Ｓを入力とするインバータの出力ノードである。このノードＨ０の信号に対して、ノードＨ１，Ｈ２，Ｈ３となるに従いインバータ２段の遅延が加算される。
【００４９】
以下、図１０の動作波形を参照して図１１に示す可変遅延回路の動作について説明する。
まず、遅延制御信号ＴＤ０〜ＴＤ３が“１０００”とする。これにより、パストランジスタＮ０だけがオンしてトランジスタＮＭ２のソースに接続された状態となる。
【００５０】
このとき、入力信号Ｓがロー（“０”）の状態からハイ（“１”）の状態へ立ち上がると、遅延発生回路のノードＨ０にはインバータ１段分の遅れでハイからロー状態になる。
【００５１】
一方、トランジスタＰＭ２がオンからオフ状態に、ＮＭＯＳトランジスタＮＭ２がオフからオン状態になるので、遅延発生回路ＤＧのノードＨ０がトランジスタＮ０とＮＭ２のソース・ドレイン経路を経由して出力ノードＲに接続される。従って、出力ノードＲには前述したインバータ１段分の遅れと、トランジスタＮ０とＮＭ２における遅延を含めた遅れであるオフセットｔｏｓ経過後に、ハイからロー状態になる。
【００５２】
以下、同様にして遅延制御信号ＴＤ１〜ＴＤ３のいずれかが“１”となることによって、遅延発生回路ＤＧのノードが１つ選択されて、図１０の動作波形図に示すように、オフセットｔｏｓと、前述したそれぞれのインバータ２段分の遅延を持って入力信号Ｓの反転信号であるロー状態がノードＨ１〜Ｈ３の対応するパストランジスタＮ１〜Ｎ３がトランジスタＮＭ２のソースに接続される。この結果、出力ノードＲは、遅延発生回路ＤＧのノードＨ１〜Ｈ３のそれぞれの遅延に応じて立ち下がり、ロー状態となる。
【００５３】
次に、入力信号Ｓがハイからロー状態に立ち下がると、トランジスタＮＭ２がオフ状態となるので、遅延発生回路ＤＧのノードＨ０は出力ノードと切り離される。これと同時に、トランジスタＰＭ２がオン状態になり、出力ノードＲがトランジスタＰＭ２での遅延の後にハイ状態に戻る。すなわち、制御信号ＴＤ０〜ＴＤ３及びノードＨ０〜Ｈ３の状態にかかわらず、入力信号Ｓの立ち下がりに同期して、出力ノードの遅延信号Ｒはリセットされる。
【００５４】
本実施の形態の可変遅延回路では、オフセットｔｏｓはノードＳ−Ｈ０−Ｒ間の遅延時間であり、３入力論理ゲート１段の遅延に相当する。また、可変刻み幅はインバータ２段の遅延に相当する。
【００５５】
図１１に示した可変遅延回路のオフセットｔｏｓおよび可変刻み幅ｔｄｗの特性を前述した実施の形態と同様に、シミュレーションした。その結果、本実施の形態の可変遅延回路では、第１の従来例に対してオフセットｔｏｓは５５％減の３５ｐｓ、可変刻み幅ｔｄｗは２４％減の３９ｐｓが得られた。これより、本実施の形態におけるパストランジスタ回路を用いた可変遅延回路の構成でも、オフセット及び可変刻み幅を同時に低減できることが分かった。
【００５６】
また、４段階の遅延切り換え可能な可変遅延回路を構成する場合の本実施の形態の回路規模は、第１の従来例と比べて５０％減のトランジスタ数２０個なので、更に大幅に低減できることが分かった。
【００５７】
＜実施の形態３＞
図１２は本発明の第３の実施の形態を示す図であり、第１の実施の形態のダイナミック論理回路を用いた可変遅延回路の改良回路である。本実施の形態の可変遅延回路では、高速サイクル動作を可能にするために、遅延発生回路ＤＧにデューティ比調整回路を設けたデューティ比調整機能付き遅延発生回路ＤＧＤを用いる点が第１の実施の形態例と異なる。デューティ比調整機能付き遅延発生回路ＤＧＤは、入力信号Ｓを順次遅延させると同時にデューティ比を小さくした信号をノードＧ０〜Ｇ３から発生する。
【００５８】
図１３に、本実施の形態の、デューティ比調整機能付き遅延発生回路ＤＧＤを用いた可変遅延回路の動作波形を示す。第１の実施の形態と同様に、遅延制御信号ＴＤ０〜ＴＤ３により、遅延信号Ｒの遅延を４段階切り換えた場合の動作波形を示している。オフセットｔｏｓ、可変刻み幅ｔｄｗは第１の実施の形態と同等にできる。本実施の形態の可変遅延回路の遅延信号Ｒは、ノードＧ０，Ｇ１，Ｇ２，Ｇ３の順で遅延が大きくなると同時にデューティ比が小さくなる点が第１の実施の形態の可変遅延回路の動作と異なる。
【００５９】
図１５は、図１２のデューティ比調整機能付き遅延発生回路ＤＧＤの具体的構成の一例を示す可変遅延回路の構成図である。デューティ比調整機能付き遅延発生回路ＤＧＤは、多段のインバータおよびＮＡＮＤゲートで構成されている。第１の実施の形態の遅延発生回路ＤＧとは、ノードＧ２を出力とするインバータの前段のインバータの代わりに、ノードＧ１の出力と入力信号Ｓとを入力とする２入力ＮＡＮＤゲート２０を設け、ノードＧ３を出力とするインバータの前段のインバータの代わりに、ノードＧ２の出力と入力信号Ｓとを入力とする２入力ＮＡＮＤゲート３０を設けている点が相違する。
【００６０】
ＮＡＮＤゲート２０および３０は、図１３の動作波形図に示したように、それぞれノードＧ２及びＧ３の立ち下がるタイミングを早くして、図７の動作波形図と比べてデューティ比を小さくすることができる。
【００６１】
図５（ａ）に示した構成のパルス生成回路１０を構成する可変遅延回路１１として、第１の実施の形態の図８に示した可変遅延回路を用いた場合の動作波形を図１４（ａ）に、本実施の形態の図１５に示した可変遅延回路を用いた場合の動作波形を図１４（ｂ）に示す。なお、それぞれの図は遅延信号Ｒの遅延を最大にした場合を示している。図１４（ａ）及び図１４（ｂ）において、Ｇ３は遅延発生回路ＤＧおよびデューティ比調整機能付き遅延発生回路ＤＧＤのノード信号、ｔｃは入力信号Ｓのサイクル時間、ｔｗｓは入力信号Ｓのパルス幅（ｔｃに依存せず一定）、ｔｇはノードＧ３の信号の遅延時間、ｔｇｆは入力信号Ｓが立ち下がりノードＧ３が立ち下がるまでの時間である。
【００６２】
第１の実施の形態または本実施の形態の可変遅延回路を用いたパルス生成回路では、いずれもサイクル時間ｔｃが小さくなると、前サイクル以内にノードＧ３が立ち下がらないため、入力信号Ｓが立ち上がると同時に遅延信号Ｒが立ち下がり、遅延信号Ｒの遅延が制御不能となる。このため、図１４（ａ）のように、パルス生成回路の出力Ｑが“１”（ハイ状態）に固定となる。なお、図１４（ｂ）では、まだ遅延信号Ｒの遅延が制御不能にならない状態を示している。
【００６３】
すなわち、パルス生成回路が正常に動作する最小サイクル時間ｔｃ（ｍｉｎ）は、入力信号Ｓが立ち上がってからノードＧ３が立ち下がるまでの時間であり、ｔｃ（ｍｉｎ）＝ｔｗｓ＋ｔｇｆとなる。図１４（ａ）の動作波形図では、入力信号Ｓが立ち下がりノードＧ３が立ち下がるまでの時間ｔｇｆは、ノードＧ３の信号の遅延時間ｔｇにほぼ等しい（ｔｇｆ＝ｔｇ）。一方、図１４（ｂ）の動作波形図ではノードＧ３のデューティ比が小さい（ｔｇｆ＜ｔｇ）。したがって，本実施の形態の可変遅延回路は、第１の実施の形態の可変遅延回路よりも最小サイクル時間ｔｃ（ｍｉｎ）が小さく、サイクルの高速化が可能である。
【００６４】
＜実施の形態４＞
図１６は、本発明の第４の実施の形態を示すパストランジスタ論理回路を用いた可変遅延回路であり、第２の実施の形態の改良回路を示している。本実施の形態の可変遅延回路では、高速サイクル動作を可能にするため、遅延発生回路ＤＧの代わりにデューティ比調整機能付き遅延発生回路ＤＧＤを用いる点が第２の実施の形態と異なる。デューティ比調整機能付き遅延発生回路ＤＧＤは、入力信号Ｓを順次遅延させると同時にデューティ比を小さくした反極性の信号をノードＨ０〜Ｈ３から発生する。
【００６５】
図１７に、本実施の形態の可変遅延回路の動作波形を示す。第２の実施の形態と同様に、遅延制御信号ＴＤ０〜ＴＤ３で遅延信号Ｒの遅延を４段階切り換えた場合を示している。オフセットｔｏｓと可変刻み幅ｔｄｗは、第２の実施の形態と同等にできる。本実施の形態の可変遅延回路の遅延信号ＲがノードＨ０，Ｈ１，Ｈ２，Ｈ３の順で遅延が大きくなると同時にデューティ比が小さくなる点が、第２の実施の形態の可変遅延回路と異なる。
【００６６】
本実施の形態の可変遅延回路では、第３の実施の形態の可変遅延回路と同等の効果を得ることができ、しかも本実施の形態の可変遅延回路は第２の実施の形態の可変遅延回路よりもサイクルを高速化できる。
【００６７】
図１８は、図１６のデューティ比調整機能付き遅延発生回路ＤＧＤを具体的に示した可変遅延回路の一構成例である。デューティ比調整機能付き遅延発生回路ＤＧＤは多段のインバータおよびＮＯＲゲート２１，３１で構成されている。第２の実施の形態の遅延発生回路ＤＧとは、ノードＨ２を出力とするインバータの前段のインバータの代わりに、ノードＨ１の出力と入力信号Ｓとを入力とする２入力ＮＯＲゲート２１を設け、ノードＨ３を出力とするインバータの前段のインバータの代わりに、ノードＨ２の出力と入力信号Ｓとを入力とする２入力ＮＯＲゲート３１を設けている点が相違する。
【００６８】
ＮＯＲゲート２１，３１は、ノードＨ２，Ｈ３の立ち上がるタイミングを早くして、デューティ比を小さくすることができる。
【００６９】
＜実施の形態５＞
図１９は、本発明の第５の実施の形態を示すパルス生成回路の動作波形図である。図５（ａ）に示したパルス生成回路１０の可変遅延回路１１に、第１〜第４の実施の形態で述べたいずれかの可変遅延回路を用いた場合の、入力信号Ｓと、遅延信号Ｒと、パルス信号Ｑの動作波形を示している。入力信号Ｓのパルス幅ｔｗｓは、入力信号Ｓのサイクル時間ｔｃに依存せず一定である。
【００７０】
パルス信号Ｑは、入力信号Ｓの立ち上がりに同期して立ち下がり、遅延信号Ｒの立ち下がりに同期して立ち上がる。従って、パルス信号Ｑのパルス幅ｔｗｐは遅延信号Ｒの遅延時間ｔｄとほぼ等しくなる。本実施の形態のパルス生成回路は、第３の従来例と異なり、遅延信号Ｒが入力信号Ｓの立ち下がりに同期して立ち上がる。そのため、最小サイクル時間ｔｃ（ｍｉｎ）は、可変遅延回路に律速される。
【００７１】
図２０は、図５（ａ）に示したパルス生成回路１０の可変遅延回路１１に、図１に示した第１の従来例の可変遅延回路を適用した場合の特性Ａと、図８に示した第１の実施の形態の可変遅延回路を適用した場合の特性Ｂと、図１５に示した第３の実施の形態の可変遅延回路を適用した場合の特性Ｃとを示す特性線図である。図２０において、縦軸はパルス生成回路の最小サイクル時間ｔｃ（ｍｉｎ）であり、横軸はパルス生成回路のパルス信号Ｑのパルス幅ｔｗｐを示す。
【００７２】
なお、図２０はパルス信号Ｑのパルス幅ｔｗｐ（遅延信号Ｒの遅延ｔｄとほぼ等しい）と、最小サイクル時間ｔｃ（ｍｉｎ）の関係を回路シミュレーションにより求めた結果を示している。ただし回路シミュレーションは、前提条件として、入力信号Ｓのパルス幅ｔｗｓを５００ｐｓ、入力信号Ｓの立ち上がり時間ｔｒと立ち下がり時間ｔｆを共に４０ｐｓとして行った。
【００７３】
図２０に示したシミュレーション結果より、第２の実施の形態の可変遅延回路を適用した場合の特性線Ｂは、全域に渡って第１の従来例の可変遅延回路を適用した場合の特性線Ａよりも５０ｐｓ程度最小サイクル時間ｔｃ（ｍｉｎ）の短縮が可能であり、第３の実施の形態の可変遅延回路を適用した場合は、パルス信号Ｑのパルス幅ｔｗｐにほとんど依存することなく、最小サイクル時間ｔｃ（ｍｉｎ）を小さく一定にすることが可能である。
【００７４】
これより、実施の形態で述べた本発明に係るいずれの可変遅延回路を、パルス生成回路に適用してもサイクル高速化に有効であることがわかる。さらに、第１及び第２の実施の形態で述べたように、本発明に係る可変遅延回路はオフセットｔｏｓおよび可変刻み幅ｔｄｗが小さく、構成するトランジスタ数が従来例と比べて少ないため、パルス生成回路においてパルス幅ｔｗｐを細くできる。また、パルス生成回路の小面積化および低電力化を図ることができる。同等の効果が、第３の実施の形態において図１５に示した可変遅延回路を適用した場合でも期待できることは言うまでもない。
【００７５】
＜実施の形態６＞
図２１は、本発明の第６の実施の形態を示すシステムＬＳＩ内のクロックパルス生成回路に適用した場合のＬＳＩチップの構成図である。システムＬＳＩチップ４０はランダムアクセスメモリ（ＲＡＭ）のマクロセル４１、マイクロプロセッシングユニット（ＭＰＵ）のマクロセル４２等を搭載したＬＳＩであり、外部クロックＣＬＫに同期して動作する。
【００７６】
システムＬＳＩを高速化するには、外部クロックＣＬＫが入ってからマクロセルが動作し処理したデータを外部に出力するまでの時間を短縮する必要がある。したがって、外部クロックＣＬＫからデューティ比が小さいクロック（ネガティブエッジの遅延が小さいクロック）を生成すれば、クロック伝播用バッファ３３を構成するＰＭＯＳとＮＭＯＳトランジスタとのβ比調整により、ネガティブエッジの遅延を犠牲にして、すなわち、ネガティブエッジの遅延が少々大きくなっても、ポジティプエッジの遅延つまりクロック遅延を小さくできるので、ＬＳＩの高速化を図れる。
【００７７】
さらに、第５の実施の形態で述べたパルス生成回路をグローバルクロックＧＢＫを生成するグローバルクロックパルス生成回路４４に適用すれば、図２０で説明したように小面積化、低電力化およびサイクルの高速化を図ることができる。一方、各マクロセルでは高速化を図るためダイナミック論理回路等がしばしば使用される。その場合、マクロセル内で使用するクロックのパルス幅を調整する必要があるため、ローカルクロックＬＣＫを生成するローカルクロックパルス生成回路４５を搭載する。
【００７８】
このローカルクロックパルス生成回路４５にも、第５の実施の形態で述べたパルス生成回路を適用することにより、小面積化、低電力化およびサイクルの高速化を図ることができる。
【００７９】
従って、第５の実施の形態で述べたパルス生成回路を用いることにより、システムＬＳＩ全体の高速化、小面積化、低電力化およびサイクル高速化を図ることができる。
【００８０】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、第１及び第２の実施の形態では選択回路をＮＭＯＳダイナミック論理回路構成、あるいはＮＭＯＳパストランジスタ論理回路構成で説明したが、ＰＭＯＳダイナミック論理回路、あるいはＰＭＯＳパストランジスタ回路を用いても構成できるし、遅延信号を４段階切り換えで説明したが、４段階以上の多段階切り換えにも変更できることは言うまでもない。
【００８１】
【発明の効果】
前述した実施の形態から明らかなように、本発明の可変遅延回路は、回路内のマルチプレクサをダイナミック論理回路またはパストランジスタ論理回路で構成することにより、オフセット、可変刻み幅およびトランジスタ数を低減することができる。すなわち、本発明の可変遅延回路は、第１および第２の従来例と比較した場合、オフセットを５５〜６３％、可変刻み幅を１０〜２４％、トランジスタ数を４５〜５０％それぞれ低減できる。
【００８２】
また、可変遅延回路内の遅延発生回路を、入力信号を遅延させる過程で同時にデューティ比を小さくするように構成することにより、可変遅延回路をパルス生成回路に適用した場合にサイクルの高速化を図ることができる。
【００８３】
さらに、本発明の可変遅延回路をパルス生成回路に適用した場合、パルス生成回路のサイクルの高速化が可能である。
【００８４】
また、更に本発明の可変遅延回路を適用したパルス生成回路を、システムＬＳＩのグローバルクロックパルス生成回路、或いはローカルクロック生成回路に用いれば、システムＬＳＩの高速化、小面積化、低電力化、およびサイクル高速化を図ることができる。
【図面の簡単な説明】
【図１】第１の従来例を示す可変遅延回路の構成図。
【図２】図１に示した可変遅延回路の動作波形図。
【図３】第２の従来例を示す可変遅延回路の構成図。
【図４】図３に示した可変遅延回路の動作波形図。
【図５】第３の従来例を示す図であり、（ａ）はパルス生成回路の構成図、（ｂ）は従来例の可変遅延回路を用いた場合のサイクル時間が大の場合の動作波形図、（ｃ）は同じくサイクル時間が小の場合の動作波形図。
【図６】本発明の第１の実施の形態を示すダイナミック論理回路形式の可変遅延回路の構成図。
【図７】図６に示した可変遅延回路の動作波形図。
【図８】図６の遅延発生回路を具体的に示した可変遅延回路の構成図。
【図９】本発明の第２の実施の形態を示すパストランジスタ論理回路形式の可変遅延回路の構成図。
【図１０】図９に示した可変遅延回路の動作波形図。
【図１１】図９の遅延発生回路を具体的に示した可変遅延回路の構成図。
【図１２】本発明の第３の実施の形態を示すダイナミック論理回路形式の可変遅延回路の構成図。
【図１３】図１２に示した可変遅延回路の動作波形図。
【図１４】パルス生成回路の動作波形図であり、（ａ）はパルス回路に図８の可変遅延回路を用いた場合、（ｂ）はパルス回路に図１５の可変遅延回路を用いた場合。
【図１５】図１３のデューティ比調整機能付き遅延発生回路を具体的に示した可変遅延回路の構成図。
【図１６】本発明の第４の実施の形態を示すパストランジスタ論理回路形式の可変遅延回路の構成図。
【図１７】図１６に示した可変遅延回路の動作波形図。
【図１８】図１６のデューティ比調整機能付き遅延発生回路を具体的に示した可変遅延回路の構成図。
【図１９】本発明の第５の実施の形態を示すパルス生成回路の動作波形図。
【図２０】図１の従来例の可変遅延回路と、図８および図１５に示した第１および第３の実施の形態の可変遅延回路をパルス生成回路に適用した場合の特性線図。
【図２１】本発明の第６の実施の形態を示すシステムＬＳＩの構成図。
【符号の説明】
１０…パルス生成回路、１１…可変遅延回路、１２…ＮＡＮＤゲート、２０，３０…ＮＡＮＤゲート、２１，３１…ＮＯＲゲート、４０…システムＬＳＩチップ、４１，４２…マクロセル、４３…クロック伝播用バッファ、４４…グローバルクロックパルス生成回路、４５…ローカルクロックパルス生成回路、Ｓ…入力信号（入力ノード）、Ｒ…遅延信号（出力ノード）、Ｑ…パルス信号、ＣＬＫ…外部クロック、ＴＤ０〜ＴＤ３…遅延制御信号、ＤＧ…遅延発生回路、ＤＧＤ…デューティ比調整機能付き遅延発生回路、Ｇ０〜Ｇ３…ＤＧ又はＤＧＤで発生した信号の出力ノード、Ｈ０〜Ｈ３…ＤＧ又はＤＧＤで発生した反極性の信号の出力ノード、Ｎ０〜Ｎ３，Ｎ０ａ〜Ｎ３ａ，Ｎ０ｂ〜Ｎ３ｂ，ＮＭ１，ＮＭ２…ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２…ＰＭＯＳトランジスタ、ＧＢＫ…グローバルクロック、ｔｃ…サイクル時間、ｔｃ（ｍｉｎ）…最小サイクル時間、ｔｒ…立ち上がり時間、ｔｆ…立ち下がり時間、ｔｏｓ…オフセット、ｔｄｗ…可変刻み幅、ｔｄ…遅延信号Ｒの遅延時間、ｔｗｓ…入力信号のパルス幅、ｔｗｐ…信号Ｑのパルス幅、ｔｇ…ノードＧ３の信号の遅延時間、ｔｇｆ…入力信号Ｓが立ち下がりノードＧ３が立ち下がるまでの時間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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