(57)【特許請求の範囲】
【請求項１】
静的ランダムアクセス記憶装置（ＳＲＡＭ）を有する集積回路において、
複数の列および複数の行内に配列され、各々の列は列内の記憶素子の両端間に結合されたビット線および￣ビット線を備える複数の記憶素子と、
各々の列に対応し、第１および第２の入力とを有し、その第１と第２の入力の両端間の差動電圧を感知して出力電圧を発生するセンス増幅器と
を備え、
前記センス増幅器の１つが、前記第１と第２の入力の両端間の差動電圧が、前記センス増幅器の前記１つをスイッチングするための最小レベルを超えることを検出する検出回路を有し、
前記記憶素子は、前記検出回路が前記最小レベルを検出したときに、読取り動作を終了し、
前記検出回路が、前記ビット線に結合された第１の電流端子と、接続部に結合された第２の電流端子と、前記ビット線に結合された制御端子とを有する第１のトランジスタと、
前記ビット線に結合された第１の電流端子と、前記接続部に結合された第２の電流端子と、前記ビット線に結合された制御端子とを有する第２のトランジスタとを備え、前記制御信号が、前記接続部における電圧の関数であり、
さらに、前記接続部に結合された入力と出力とを有するインバータを備え、前記出力が前記制御信号を構成し、
前記記憶装置が読取りモードにあることを示す読み取り制御信号と、
前記接続部に結合された第１の電流端子、基準電圧に結合された第２の電流端子および前記読取り制御信号に結合された制御端子を有する第３のトランジスタとを備え、前記読取り制御信号が無効のとき、前記接続部は、前記第３のトランジスタによって、無効状態にある前記制御信号と一致して第１の状態に保持され、および
前記読取り制御信号が有効化されたとき、前記接続部は、前記ビット線およびビット線上の電圧に応答するようになっていることを特徴とする集積回路。
【請求項２】
前記検出回路が、前記ビット線および￣ビット線のいずれか一方上の電圧放電を検出し、前記ビット線および￣ビット線間の差動電圧が前記最小レベルを超えると、読取り動作を終了させるための制御信号を有効化（アサート）することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記制御信号が有効化されると、前記センス増幅器がラッチされることを特徴とする請求項２に記載の集積回路。
【請求項４】
前記検出回路は、読取り動作の進行時のみ、前記差動電圧に応答することを特徴とする請求項３に記載の集積回路。
【請求項５】
さらに、前記記憶装置が読取りモードにあることを示す読取り制御信号を備え、
前記読取り制御信号が有効化されない限り、前記制御信号は無効の状態を維持することを特徴とする請求項４に記載の集積回路。
【請求項６】
前記センス増幅器の１つが、前記列の最後の列に対応する前記センス増幅器であることを特徴とする請求項２に記載の集積回路。
【請求項７】
さらに、第２の基準電圧に結合された第１の電流端子と、前記接続部に結合された第２の電流端子と、前記制御信号に結合された制御端子とを有する第４のトランジスタを備え、
前記第４のトランジスタは、前記制御信号が有効化されたとき、オンすることを特徴とする請求項１に記載の集積回路。
【請求項８】
前記読取り制御信号と前記第３のトランジスタとの間に結合された第２のインバータをさらに備えることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記第１から第４のトランジスタが、ＭＯＳ型トランジスタであることを特徴とする請求項８に記載の集積回路。
【請求項１０】
ＳＲＡＭの列用センス増幅器回路であって、
第１および第２の入力を有し、その両端間の差動電圧を感知するセンス増幅器と、
前記センス増幅器の前記第１および第２の入力両端間の前記差動電圧が、前記センス増幅器をスイッチングするための最小レベルを超えることを検出する検出回路とを備え、
前記検出回路は、前記センス増幅器の前記第１および第２の入力両端間の差動電圧が十分高くなり、前記センス増幅器をスイッチすると、状態が変化する出力を有しており、
前記検出回路がさらに、読取り制御信号を受け取るための端子を備え、該読取り制御信号が有効化されたときのみ、前記差動電圧に応答しており、
前記検出回路が、
ＳＲＡＭの列のビット線に結合するための第１の電流端子、接続部に結合された第２の電流端子、およびＳＲＡＭの前記列のビット線に結合するための制御端子を有する第１のトランジスタと、
前記ＳＲＡＭの前記列の前記ビット線に結合するための第１の電流端子、前記接続部に結合された第２の電流端子、および前記ＳＲＡＭの前記ビット線に結合するための制御端子を有する第２のトランジスタとを備え、前記制御信号が前記接続部の電圧の関数であり、
前記検出回路がさらに、前記接続部に結合された入力と出力を有するインバータを備え、
前記インバータの前記出力が、前記制御信号を構成しており、
前記センス増幅器回路はさらに、前記接続部に結合された第１の電流端子と、基準電圧に接続するための第２の電流端子と、前記制御信号に結合するための制御端子とを有する第３のトランジスタを備え、
前記制御端子の前記信号が無効のとき、前記接続部は、無効状態にある前記読取り制御端子の前記信号に応じて第１の状態に保持され、前記読取り制御端子の前記信号が有効化されたとき、前記接続部は前記差動電圧に応答することを特徴とするセンス増幅器回路。
【請求項１１】
前記制御信号は、前記読取り制御信号端子の信号が有効でない限り無効の状態に保持されることを特徴とする請求項１０に記載のセンス増幅器回路。
【請求項１２】
さらに、第２の基準電圧に接続するための第１の電流端子と、前記接続部に結合された第２の電流端子と、前記制御信号に結合された制御端子とを有する第４のトランジスタを備え、
前記第４のトランジスタは、前記制御信号が有効のとき、オンすることを特徴とする請求項１０に記載のセンス増幅器回路。
【請求項１３】
さらに、前記読取り制御信号端子と前記第３のトランジスタの間に結合された第２のインバータを備えることを特徴とする請求項１２に記載のセンス増幅器回路。
【請求項１４】
前記第１から第４のトランジスタが、ＭＯＳ型トランジスタである、ことを特徴とする請求項１３に記載のセンス増幅器回路。
【請求項１５】
ＳＲＡＭのビット線および￣ビット線上の電圧スイングを制限する方法であって、
複数の列および複数の行に配列された各列は、列内の記憶素子の両端間に結合されたビット線および￣ビット線とを有する複数の記憶素子と、
該ビット線および￣ビット線の両端間の差動電圧を感知するためにそれぞれ前記ビット線および￣ビット線に結合された第１および第２の入力を有するセンス増幅器と、
前記センス増幅器の前記第１および第２の入力間の前記差動電圧が、前記センス増幅器をスイッチングするための最小レベルを超えることを検出する検出回路とを備え、
前記検出回路が、
ＳＲＡＭの列のビット線に結合するための第１の電流端子、接続部に結合された第２の電流端子、およびＳＲＡＭの前記列のビット線に結合するための制御端子を有する第１のトランジスタと、
前記ＳＲＡＭの前記列の前記ビット線に結合するための第１の電流端子、前記接続部に結合された第２の電流端子、および前記ＳＲＡＭの前記ビット線に結合するための制御端子を有する第２のトランジスタと、
前記接続部に結合された第１の電流端子と、基準電圧に接続するための第２の電流端子と、前記制御信号に結合するための制御端子とを有する第３のトランジスタとを備え、前記方法は、
（Ａ）前記センス増幅器の１つの前記第１および第２の入力両端間の前記差動電圧が、前記センス増幅器の前記１つをスイッチングするために必要な最小レベルを超えることを検出するステップと、
（Ｂ）前記最小レベルが検出されたとき、読取り動作を終了させるステップとを有し、
前記（Ａ）検出ステップが、
（Ａ１）前記ビット線または￣ビット線のいずれか一方の電圧が放電していることを検出するステップと、
（Ａ２）前記放電中の線に応答して、前記ビット線および￣ビット線のもう一方から接続部へ電流を流すステップと、
（Ａ３）前記接続部の前記電圧が、前記電流が流れていること示していることを検出するステップとを有し、
前記（Ｂ）終了ステップが、前記電流が流れていることを示す前記接続部の前記電圧に応答して、前記センス増幅器をラッチングするステップを有し、
さらに（Ｅ）前記記憶装置が読取りモードにあることを検出し、それに応答して前記接続部を、無効状態にある前記帰還信号に対応する第１の状態に保持するステップを含むことを特徴とする電圧スイングを制限する方法。
【請求項１６】
前記（Ａ）検出ステップが、前記ビット線および￣ビット線のいずれか一方の電圧放電を検出するステップを有し、
（Ｃ）前記ビット線および￣ビット線間の差動電圧が前記最小レベルを超えたとき、読取り動作を終了させるために帰還信号を有効化するステップを更に有することを特徴とする請求項１５に記載の方法。
【請求項１７】
（Ｄ）読取り動作が進行中のときのみ、前記差動電圧に応答するステップを更に有することを特徴とする請求項１５に記載の方法。
【請求項１８】
前記（Ａ）検出ステップが、前記列の最後の列に対応する前記センス増幅器で検出するステップを有することを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静的ランダムアクセス記憶装置（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】
ＳＲＡＭは、ＳＲＡＭ内の記憶素子の内容を頻繁にリフレッシュする必要なくデータを保持することができる読取り／書込み記憶装置である。従来のＳＲＡＭでは、記憶素子は一連の行および列に配列されている。従来型ＳＲＡＭ１０の記憶装置アレーの基本構造を示す図１を参照してみると、各々の列１２内の記憶素子１４は全て、ビット線１６とビット線１８の間に結合されている。図１には列が１列しか示されていないが、その列は、アドレスから復号される列選択信号２０を介して交互に選択可能な２列の列セグメント１２ａおよび１２ｂを備えている。しかし、通常のＳＲＡＭが多数の列で構成されている。また、図に示すような方法で列をセグメント化する目的は、細部の実施に関係しており、特に、記憶装置アレーの物理的幅に比例して列の物理的長さを短くすることに関係している。したがって、多くのＳＲＡＭが、セグメント化されていない単純な行と列を有するものであることは、当分野の技術者には明らかであろう。
【０００３】
各々の列セグメントはＮ行の行２２から成り、図には第１の行（行０）と最後の行（行Ｎ−１）だけが示されている。各々の行はワード選択線２４（行選択線と呼ばれることもある）ＲＬ（０）ないしＲＬ（Ｎ−１）に結合されている。行選択線２４上の信号は、記憶装置アレー内において個々の行を選択するために、アドレスから復号される信号である。アクセスされる記憶素子を含む個々の列もアドレスから復号され、データを読取るために、列選択線２０のような複数の列選択線を介して記憶素子１個が選択される。
【０００４】
単一の列の各列セグメントのビット線１６は順次結合され、センス増幅器２６の第１の入力に接続されている。単一の列の各列セグメントのビット線１８も順次結合され、センス増幅器２６の第２の入力に接続されている。多重列記憶装置内の各々の列は、それぞれ独自のセンス増幅器を持っている。センス増幅器２６は、読取り制御線によって制御されている。特に、センス増幅器の出力は、読取り線が無効になったとき、ラッチされるようになっている。
【０００５】
図１に示すように、列がセグメント化された記憶装置アレーでは、アドレスによってアクセスされる記憶素子を含んだ２つの列セグメントの一方を選択するために、トランジスタ・スイッチ２８ａが、各ビット線１６とセンス増幅器２６の第１の入力の間に挿入され、もう１つのトランジスタ・スイッチ２８ｂが、各ビット線１８とセンス増幅器２６の第２の入力の間に挿入されている。スイッチ２８ａおよび２８ｂは、同一の列選択信号線に対して補足的に作用し合うように、すなわちＣＳＥＬ−ＡおよびＣＳＥＬ−Ａに結合されている。列選択信号は実質的に、復号されたアドレスの一部である。
【０００６】
各々の列セグメントはさらに予備充電回路３４を備えており、読取り動作に入る前に、列セグメント１２ａおよび１２ｂのビット線１６とビット線１８を共に同一の所定電圧まで予備充電している。具体的には、個々の記憶素子１４は、それぞれ対応する列セグメントのビット線とビット線の間に結合されており、読取り動作の間、復号されたアドレス、すなわち行選択線信号２４および列セグメント選択信号３０によって選択された記憶素子が、保存している‘０’または‘１’の状態に応じて、ただ１本のビット線およびビット線に放電するようになっている。ビット線は保存されているビットの真値を表し、ビット線はその補数を表している。行選択および列選択信号、予備充電信号、読取り信号など、復号されたアドレス信号を含む制御信号は全て、制御回路３７から出力されている。
【０００７】
記憶素子１４が読み取られるときは、センス増幅器２６が、関連するビット線およびビット線の対１６と１８の間の差動電圧を検出し、その値をラッチし（読取り線が無効になった時点で）、増幅し、対応するビット値を出力する。
【０００８】
ビット線およびビット線を予備充電する目的は、記憶素子を読取るために必要な時間を短縮することである。具体的には、記憶素子が線を充電するのに要する時間は、放電させるのに要する時間よりはるかに長い。したがって、読取り動作に入る前に、予備充電回路で２本の線を充電し、読取り動作にはビット線およびビット線の一方の放電が含まれている。
【０００９】
記憶容量の増加と速度の向上に対する飽くなき要望に応えるため、現在、多くのＳＲＡＭが追加的な技法を利用して、読取り時間をさらに短縮している。特に、あるクラスの技法では、ビット線またはビット線が完全に放電する前に、読取りを完了させるという考え方を中心にしている。特に、ＳＲＡＭで普通に使用されているセンス増幅器は、比較的小さい入力差動電圧でスイッチ動作（より正確には、その入力に結合されたビット線およびビット線間の差動電圧を検出すること）する必要がある。例えば、センス増幅器の入力端間の典型的な検出可能差動電圧しきい値は、約４００ｍＶである。
【００１０】
このクラスの中では、読取り動作に係わる放電時間を短縮するために共通に使用される少なくとも３種類の技法がある。それは（１）ビット線をクランプする、（２）記憶素子アクセス・トランジスタのオン時間を遅延回路で制御する、（３）基準としてダミーの列を使用して記憶素子アクセス・トランジスタのオン時間を制御する技法である。これらの技法の各々については、以下で簡単に説明するが、ＳＲＡＭ設計に関する当分野の技術者には、これらの技法は既にお馴染みのものであろう。
【００１１】
ビット線クランプ技法は、ビット線およびビット線を、ＶＤＤ（またはＶＳＳ）電圧より幾分低い電圧に予備充電する技法である。ビット線クランプの背景にある理論は、センス増幅器両端間の差動電圧検出のために必要なしきい値電圧よりほんの僅か高い電圧に、ビット線およびビット線を予備充電することである。例えば、３Ｖ回路（ＶＤＤ＝３Ｖ、ＶＳＳ＝０Ｖ）において、論理ハイ値と論理ロー値の間のスイッチ・ポイントを１．５Ｖと仮定してみると、ビット線クランプ技法によれば、ビット線およびビット線は３Ｖではなく、約１．８Ｖにしか予備充電されないことになる。したがって、放電される線（ビットまたはビット）は、３Ｖに予備充電されている場合よりはるかに速くしきい値に達することができる。
【００１２】
図２は、ビット線クランプ技法を用いた典型的な予備充電回路の回路図である。既に記述したように、予備充電回路２０２は、対応する列（または列セグメント）のビット線２０４とビット線２０６の間に結合されている。予備充電回路は当分野における従来型の回路であり、３個のＮＭＯＳトランジスタ２０８、２１０および２１２を含んでいる。通常、トランジスタ２１０と２１２の間の接続部２１４は、ＶＤＤ電圧レールに直接結合されるが、ビット線クランプ技法の場合、ダイオード結合ＰＭＯＳトランジスタ２１６がＶＤＤと接続部２１４の間に結合されている。これにより、予備充電回路がビット線２０４およびビット線２０６を充電する電圧が、ＰＭＯＳトランジスタ２１６のしきい値電圧だけ低くなる。ＰＭＯＳトランジスタの典型的なしきい値電圧は、０．６Ｖである。したがってこの回路では、予備充電電圧は３Ｖではなく、２．４Ｖである。予備充電電圧を３ＶのＶＤＤから、例えば上記で考察したように１．８Ｖに下げたい場合は、２個のビット線クランプ用ダイオード結合トランジスタをＶＤＤと結節点２１４の間に直列に結合すれば簡単に下げることができる。
【００１３】
図３は、前述の第２の技法、すなわち記憶素子アクセス・トランジスタのオン時間を遅延回路で制御する技法の典型的な実施形態を示したものである。この技法の背景にある理論は、
センス増幅器の入力端間の差動電圧が確実に必要な最小しきい値を超え、かつビット線またはビット線が完全に放電するには至らないだけの十分な時間が経過した後、読取り動作を停止し、センス増幅器をラッチすることである。この概念を実施するには、読取り制御線３０２（および恐らく行選択線３０６、列選択線３０８など他の制御線）が、制御回路３０５から記憶装置アレー３０３内の所定の結合先へ直接供給されており、かつ遅延回路３０４にも供給されている。通常、遅延回路は一連のインバータ（またはインバータ相当）で構成することができる。これらの信号値が変化すると、遅延回路の出力は遅延回路３０４の遅延期間の間、これらの信号の真値に整合しなくなる。遅延回路で確立された遅延期間経過後、非遅延信号と対応する遅延信号は再び整合するようになる。再び整合すると、読取りが完了したとみなされ、センス増幅器がラッチされる。遅延期間は、回路設計の段階で予め決定され、少なくとも、ＳＲＡＭ内の記憶素子の読取りに必要な可能な限り長い遅延時間が選定される。記憶装置に対して可能な最長の読取り時間であっても、通常、ビット線またはビット線を完全に放電させるのに必要な時間よりはるかに短い。
【００１４】
図４は、読取り動作における放電および予備充電時間を最小にするための、前述第３の技法を示したものである。この技法では、ダミーの列４０２−Ｎが、記憶装置アレー端に追加されている（「端」という用語は、制御線（例えば、読取り、行選択および列選択）などの源から列への信号伝播遅延という意味において、最も遠くにあることを表している）。ダミーの列４０２内の全ての記憶素子は、同じデータ（‘０’または‘１’）で書込まれる。好ましいことには、書込みまたは予備充電サイクルの間、センス増幅器４０６のアイドル・モードが論理‘１’であれば、ダミーの記憶素子は論理‘０’で書き込まれ、その逆も云える。ダミーの列４０２は独自のセンス増幅器４０６−Ｎを備えている。したがって、読取り動作が実行されるときはいつでも、センス増幅器４０６−Ｎの出力がハイからローへ変化する。ダミーの列のセンス増幅器４０６−Ｎの出力は制御回路４０８に入力され、そこで検出される。ダミーの列のセンス増幅器４０６−Ｎの出力が検出されると、読取り動作が停止し、すなわち読取り制御線４１０を無効にすることによってセンス増幅器がラッチされる。上記のように、ダミーの列は記憶装置アレー端に置かれており、そのためダミーの列によって設定される読取りアクセスの遅延は、他のどの列の読取りアクセスの遅延よりも大きい。これにより、読取り動作が停止したときに、読取られる実際の記憶素子に対応するセンス増幅器がスイッチしたことを保証している。
【００１５】
読取り時間を最小にするための前述の技法には全て欠点がある。例えば、ビット線クランプ技法では、ビット線クランプ用トランジスタのしきい値電圧によってビット線動作電圧が低下するため、低電圧（１．５Ｖ未満）設計に関しては、この技法は不可能になりつつある。ＳＲＡＭに使用するセンス増幅器の個々の設計によって、問題が異なる。例えば、クランプ・ダイオードがセンス増幅器に電源電圧ＶＤＤ／ＶＳＳと直列に結合されている場合、センス増幅器の出力電圧はＶＤＤ−ＶT（ここでＶTは、ビット線クランプ・トランジスタのしきい値電圧を表す）になる。この電圧レベルは、読取り動作の間、直流電力消散の原因となり、また次のゲートを中間電圧で駆動する原因になっている。
【００１６】
センス増幅器に、電源電圧と直列に結合されたクランプ・ダイオードがない場合は、前述の場合のような、センス増幅器が次のゲートを中間電圧で駆動する危険はないが、ビット線およびビット線の予備充電電圧レベルが、センス増幅器への入力の予備充電レベルよりＶTだけ低くなる（単一ＰＭＯＳダイオード・トランジスタをビット線クランプ用として用いたと仮定した場合）。したがって、ビット線アクセス・トランジスタがビットをオンさせたとき、センス増幅器の入力結節点とビット線およびビット線との間で、電荷を共有する状態が瞬時発生する。そのため、センス増幅器への入力が、ＶＤＤ−ＶTへ向かって移動し始める。したがって、ビット線間およびセンス増幅器入力間の（寄生）容量線に不整合があると、センス増幅器は誤った方向にスイングしてしまうことになる。一度センス増幅器への入力が誤った方向へ向かってスイングし始めると、センス増幅器（通常、十字結合回路設計から成っている）は決定を誤り、ビット線を誤った方向にさらに押しやることになる。センス増幅器内の負荷トランジスタの相互コンダクタンスが、記憶素子内の負荷トランジスタの相互コンダクタンスより高い場合、記憶素子のデータは誤ったデータで重ね書きされることが有り得る。したがって、センス増幅器への入力のスイングは、読取り動作実行中に記憶素子のデータを重ね書きし、センス増幅器の出力に誤った値を生じさせる可能性がある。
【００１７】
第２の技法、すなわち読取り動作のオン時間を遅延回路を用いて制御する技法の場合は、各々の動作条件および各々の特定記憶装置サイズに合わせて、個々に遅延回路を設計する必要がある。したがって回路に共通性がなく、ＳＲＡＭに適用される技法が異なる毎に再設計しなければならない。さらに、電圧変動あるいは温度変化により動作環境条件が変化し、読取りアクセス時間が遅延時間より長くなると、ＳＲＡＭの機能は完全に停止する。
【００１８】
最後に、第３の技法、すなわちダミーの列を使用する技法にも欠点がある。第１に、この技法を実施するためには余分の型領域が必要である。第２に、ダミー列内のビット線およびビット線を予備充電し、放電させるために余分な電力を消費する。第３に、ダミー列（実際の列の最終端に配置された余分な列から成る）の記憶素子を駆動するために、行選択線上に余分な遅延が必要である。
【００１９】
【発明が解決しようとする課題】
したがって、本発明の目的は、ＳＲＡＭ内のビット線およびビット線上の電圧スイングを最小にするための方法および装置を提供することである。
【課題を解決するための手段】
本発明によれば、ＳＲＡＭ記憶装置アレー（またはアレー内の記憶装置グループ）内の列は、センス増幅器を備えており、センス増幅器は、そのセンス増幅器の入力端間の差動電圧が、そのセンス増幅器のスイッチングに必要な最小しきい値を超えたことを表す帰還信号を発生する。センス増幅器からの帰還信号は読取り制御回路で使用され、この帰還信号が有効になったときに読取りを終了させ、したがって、センス増幅器の出力データが有効になると直ちに読取り動作を停止させる。センス増幅器の出力データが有効になるのは通常、ビット線またはビット線が完全に放電する前である。
【００２０】
【発明の実施の形態】
図５は、本発明によるＳＲＡＭ記憶装置アレーの概略図である。記憶装置アレーのほとんどの部分は実質的に従来型のものを使用することができる。例えば、図５に示す記憶装置アレーは、帰還信号ＤＶＶを制御回路５０５にもたらすために、回路内の他のセンス増幅器に対して強化されたセンス増幅器と、以下で説明するように、その帰還信号を処理するための制御回路５０５内の追加回路を除いて、図１に示す記憶装置アレーと全く同じである。好ましい実施形態においては、最後の列、すなわち読取り制御回路５０５からの伝播遅延という意味において一番遠くにある列のセンス増幅器５０７が、強化センス増幅器である。図から分かるように、このセンス増幅器は、ビット出力信号５４０−Ｎを発生するだけでなく、差動電圧値すなわちＤＶＶ信号と呼ばれる帰還信号５４１を発生している。ＤＶＶ信号は、ＤＶＶが有効になったときに読取り動作を停止するように設計された制御回路５０５に帰還されている。
【００２１】
強化センス増幅器５０７は、（１）読取り制御線が有効になったときのみ、ＤＶＶを有効にし、かつ（２）読取られている列のビット線とビット線の間の差動電圧が、センス増幅器が検出可能な最小しきい値差動電圧を超えるように設計されている。
【００２２】
図６は、本発明の好ましい実施形態による、強化センス増幅器６００の回路図である。センス増幅器回路６００の主センス増幅器部分６０２には、従来型のものを使用することができる。センス増幅器６０２への反転入力は、ビット線およびビット線の一方に結合される。この例では、ビット線６０６に結合されているが、ビット線６０４に結合されたとしても問題はない。非反転入力は、その２本の線のもう一方に、すなわちビット線６０４に結合されている。出力端子６０８が、アクセスされている記憶素子の出力ビット値である。センス増幅器６０２は、読取り制御信号線６１０が有効になると、読取り動作の間はラッチされない。
【００２３】
強化センス増幅器６００はさらに、トランジスタ６１２と６１４を有する回路６１１を備えている。トランジスタ６１２および６１４のソース端子は、それぞれビット線６０４およびビット線６０６に結合されている。トランジスタ６１２および６１４のドレン端子は、共に接続点６２０に結合され、インバータ６１６の入力にもなっている。インバータ６１６の出力が、ＤＶＶ帰還信号線６１８である。接続点６２０はさらに、もう１つのトランジスタ６２２のドレン端子に結合されている。トランジスタ６２２のソース端子は、ＶＳＳレールに結合されている。トランジスタ６２２のゲート端子は、もう１つのインバータ６２４を通って読取り制御信号線６１０に結合されている。トランジスタ６１２（その電流端子はビット線６０４内に結合されている）のゲートは、ビット線６０６に結合されている。トランジスタ６１４（その電流端子はビット線６０６内に結合されている）の制御端子は、ビット線６０４に結合されている。回路６１１はさらに、トランジスタ６２６を備えている。トランジスタ６２６の電流端子は、ＶＤＤと接続点６２０の間に結合されている。トランジスタ６２６のゲート端子は、インバータ６１６の出力、すなわちＤＶＶに結合されている。
【００２４】
この特定の実施形態では、読取りは‘ハイ’で有効、ＤＶＶは‘ロー’で有効（すなわち、センス増幅器がラッチされ、したがって読取り動作が停止する）と仮定している。全ての信号に対して、異なる有効レベルに適応させるために回路を容易に改変できることは、当分野の技術者には明らかであろう。
【００２５】
回路の動作については以下の通りである。読取り制御線６１０が無効、すなわち‘ロー’のとき、トランジスタ６２２はオンであり、したがって接続点６２０を接地（論理‘ロー’）へ駆動する。接続点６２０の低電圧はインバータ６１６で反転され、したがってＤＶＶ帰還信号は‘ハイ’（すなわち無効）になる。
【００２６】
センス増幅器のラッチを解除することによってアドレスされた記憶素子の読取り動作を開始するために、読取り制御線６１０が有効（‘ハイ’）になると、トランジスタ６２２はオフになる。したがって、接続点６２０は、ビット線６０４およびビット線６０６の値に応じることが可能になる。読取り動作の間、従来のＳＲＡＭの動作にしたがって、アドレスされた記憶素子に記憶されている値に応じてビット線およびビット線の一方が放電を開始し始める。放電中の線６０４または６０６の電圧が、予備充電電圧からトランジスタ６１２および６１４のしきい値電圧を減じた値に等しくなると、そのゲートが放電中の線に結合されている方のトランジスタ６１２または６１４がオンになる。具体的には、仮にビット線の電圧が放電していると仮定すると、トランジスタ６１４がオンになる。逆に、ビット線の電圧が放電していると仮定すると、トランジスタ６１２がオンになる。これらのどちらかのトランジスタがオンになると、ビット線およびビット線のもう一方に存在している全予備充電電圧が、オンになったトランジスタ６１２または６１４のどちらかを通って接続点６２０に流れる。したがって、インバータ６１６の出力６１８が‘ロー’、すなわちＤＶＶが有効になる。ＤＶＶが有効になると、少なくとも読取り制御線６１０を無効にすることによって、制御線６２１が読取り動作を停止させる。
【００２７】
トランジスタ６２６は任意選択である。好ましい実施形態では、トランジスタ６２６は、インバータ６１６に対する内部帰還ループの一部を形成しており、読取り制御線６１０が再び無効になるまでの間、接続点６２０を論理‘ハイ’レベルに維持するのに役立っている。具体的には、読取りが無効である間、および読取りが有効になった当初は、トランジスタ６２６はオフである。しかし、ビットまたはビット（したがって接続点６２０）がインバータ６１６のスイッチング・ポイントまで放電すると、ＤＶＶ線６１８が‘ハイ’になり、したがってトランジスタ６２６がオンになる。トランジスタ６２６がオンになると、接続点６２０を速やかにＶＤＤにプルアップする役割を果す。
【００２８】
本発明は、従来の設計に対して次のような利点を提供している。まず、本発明はフェイルセーフ設計である。すなわち、本発明による帰還設計は、動作条件および加工の変動に関係なく、ＳＲＡＭの正常動作を保証している。例えば、従来技術による遅延回路技法では、読取り制御線は、記憶素子のオン時間が読取りアクセス時間から独立するように、回路遅延経路から電気的に独立している。したがって、回路のあらゆる部分にあらゆる悪影響をおよぼす環境変化により、遅延回路による遅延時間が、読取りアクセス時間より短くなる可能性がある。これは、ビット線およびビット線が、センス増幅器によって正しく検出されるべき適切な差動電圧に達する前に、読取り動作を停止させる原因になり、記憶装置読取り動作不良の原因になっている。
【００２９】
本発明の他の利点は、低電圧で動作することである。ビット線クランプ技法と異なり、本発明は、不自然な電圧スイングをビット線およびビット線に強いることはない。
【００３０】
さらに、ビット線クランプ技法は、センス増幅器のスイッチング・ポイントの過度の変動の原因となり、また、低電圧動作時における電源電圧の僅かな変動に対して、読取りアクセス時間を大きく変動させているが、本発明においてはこのような欠点は皆無である。
【００３１】
さらに、ダミー列技法と異なり、本発明では、回路上に余分な面積をほとんど必要としない。また、大きな電力消散を付加することもない。本発明では、僅かにトランジスタ４個とインバータ２個が記憶装置アレー全体に追加されるだけである。したがって、ダミー列技法よりも電力消散が少ない。
【００３２】
さらに、遅延回路技法では、最悪の動作環境下におけるセンス増幅器の入力端間に適切な差動電圧を展開するために必要な時間が、実際に必要な時間より常に長くなるように設計された、一定の読取りアクセス時間がもうけられている。本発明においては、読取りアクセス時間は、ビット線およびビット線両端間に適切な差動電圧を展開するために必要な最小の時間を追跡して変化する。
【００３３】
実際、ダミー列技法と比較すると、行数が少ないため選択線の容量が小さく、それによっても読取りアクセス時間が最小になっている。
【００３４】
さらに、本発明による設計方式では、実質的にそのままの形で多様なＳＲＡＭに流用することができる。また、帰還制御スキームを採用しているため、例えば動作電圧、温度などその時の動作環境条件に応じて自ら自動調整し、最小の読取り時間を維持している。
【図面の簡単な説明】
【図１】従来型ＳＲＡＭ記憶装置アレーの概略図である。
【図２】読取り動作中における予備充電電圧のスイングを最小にするためにビット線クランプ技法を用いた、従来技術による予備充電回路の回路図である。
【図３】読取り動作中における予備充電電圧のスイングを最小にするために遅延回路技法を用いた、従来技術によるＳＲＡＭ記憶装置の構成図である。
【図４】読取り動作中における予備充電電圧のスイングを最小にするためにダミー列技法を用いた、従来技術によるＳＲＡＭの構成図である。
【図５】本発明によるＳＲＡＭ記憶装置アレーの概略図である。
【図６】本発明の好ましい実施形態による図５の強化センス増幅器の回路図である。
【符号の説明】
ＤＶＶ  差動電圧値
ＳＲＡＭ  静的ランダムアクセス記憶装置
１０  従来型ＳＲＡＭ
１２  記憶素子の列
１２ａ，１２ｂ  列セグメント
１４  記憶素子
１６，２０４，６０４  ビット線
１８，２０６，６０６  ビット線
２０，３０８  列選択信号（列選択線）
２２  Ｎ行の行
２４，３０６  ワード選択線（行選択線）
２６，４０６，４０６−Ｎ，  センス増幅器
２８ａ，２８ｂ  トランジスタ・スイッチ
３０  列セグメント選択信号
３４，２０２  予備充電回路
３７，３０５，４０８，５０５  制御回路
２０８，２１０，２１２  ＮＭＯＳトランジスタ
２１４  トランジスタ２１０と２１２の間の接続部
２１６  ダイオード結合ＰＭＯＳトランジスタ
３０２，４１０，６１０  読取り制御線、読取り制御信号線
３０３  記憶装置アレー
３０４  遅延回路
４０２−Ｎ  ダミーの列
５０７，６００  強化センス増幅器
５４０−Ｎ  ビット出力信号
５４１  帰還信号
６０２  主センス増幅器部分
６０８  センス増幅器（６０２）の出力端子
６１１  トランジスタ６１２と６１４を有する回路
６１２，６１４，６２２，６２６  トランジスタ
６１６，６２４  インバータ
６１８  ＤＶＶ帰還信号線
６２０  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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