(57)【特許請求の範囲】
【請求項１】
電気的にプログラム可能な電気フューズと、電気フューズに選択的に制御電圧を印加しその導通抵抗を変化させるプログラム回路と、前記電気フューズ素子の導通抵抗に応じた複数の論理レベルを保持する第１のラッチ回路と、前記第１のラッチ回路の前記論理レベルの確定に先立ち前記電気フューズを充電するプリチャージ手段と、前記プリチャージ手段による充電パスにおいて前記電気フューズと直列に接続されるバリアトランジスタとを有することを特徴とする半導体集積回路装置。
【請求項２】
前記プリチャージ手段は、前記第１のラッチ回路を構成するトランジスタの一部と共用されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
電気的にプログラム可能な電気フューズと、電気フューズに選択的に制御電圧を印可しその導通抵抗を変化させるプログラム回路と、前記電気フューズ素子の導通抵抗に応じた複数の論理レベルを保持する第１のラッチ回路とを有し、前記電気フューズと前記ラッチ回路とがスイッチング素子を介して接続されていることを特徴とする半導体集積回路装置。
【請求項４】
前記スイッチング素子は、同一チップ上に別に設けられたレーザーフューズのプログラム状態に応じてオン・オフ制御されることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記スイッチング素子は、前記電気フューズのプリチャージ動作の完了後、所定の時間オフ状態を保持した後再びオン状態に遷移するように制御されることを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に電気フューズ素子の制御方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路、例えばＤＲＡＭなどのメモリ素子においては、ウェハー状態での製造工程が終了した後、チップ上の欠陥エレメントを冗長エレメントに置換えるためのリダンダンシー回路の欠陥アドレスプログラム用や、内部電源電圧変換回路の出力レベルや内部制御信号のタイミングのトリミング用として、多数のレーザーフューズが搭載されている。
【０００３】
又、そのレーザーフューズを電気的にプログラム可能な電気フューズに置換え、パッケージ封入後の最終テスト段階で発生した不良エレメントの置換えや内部タイミング等の微調整を可能にする回路の搭載も試みられている。例えば、ＵＳＰ５，３２４，６８１に開示されている電気フューズの搭載例を図１２に示す。この回路では、絶縁膜を挟むキャパシター４１を電気フューズとし、ＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４３を導通状態にすることで、その両端に高電圧を印加し絶縁破壊を起こしプログラムする。
【０００４】
そのプログラム、非プログラム状態の判定は、ＮＭＯＳトランジスタ４５を導通させ、ノードｎ１の電位を引き上げた時のノードｎ２の電位をＰＭＯＳトランジスタ４６とＮＭＯＳトランジスタ４７で構成したインバータでモニターすることで行う。即ち、フューズ素子４１がプログラムされておらず非導通状態にあれば、ノードｎ１の電位を持ち上げても、ノードｎ２の電位は、ノーマリーオンのＮＭＯＳトランジスタ４４によりＶＳＳに抑えられているため、それを受けるインバータの出力ｎ３はハイレベルを保持する。
【０００５】
一方、フューズ素子４１がプログラムされた導通状態にある場合は、ｎ１の電位をハイレベルにすることで、ｎ２は、そのフューズ素子の導通抵抗と、トランジスタ４４の導通抵抗の分割比で決まる電位に上昇する。この時、トランジスタ４４のゲート長を長くし導通抵抗を十分高く設定しておくことで、ｎ２の電位はインバータの回路閾値以上に上昇し、その出力ノードｎ３はローレベルに遷移する。以上の動作により、電気フューズのプログラム及び、そのプログラム／非プログラム状態の判定を行うことが出来る。
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来回路では、以下のような回路動作上の問題点があった。即ち、電気フューズ素子が非プログラム状態にある場合、ノードｎ１の電位を持ち上げる際、その立ち上げスピードが急峻だと容量結合により、ノードｎ２の電位が一時的に上昇し、インバータの回路閾値を超え、ノードｎ３をローレベルに引き下げてしまう危険性がある。
【０００７】
この問題は、電気フューズ素子の容量が大きいほど深刻になる。これを防止する為に、ＮＭＯＳトランジスタ４４の導通抵抗を引き下げると、逆に、電気フューズがプログラムされ導通状態である事の検出が困難になるという問題が生ずる。
【０００８】
従って、本発明は、上記従来の問題点を克服し、電気フューズのプログラム／非プログラム状態を安定して検出するための回路技術を提供することを目的としたものである。
【０００９】
【課題を解決するための手段】
以上のような状況において、本発明は、絶縁膜に高電圧を印加し破壊することで電気的にプログラム可能なアンチフューズ素子、即ち電気フューズ素子を搭載する半導体集積回路において、そのアンチフューズ素子の導通抵抗を検知する回路のラッチ動作に先立ち、前記アンチフューズ素子の電極間を充電する手段を設けることで、検知動作の誤動作を防止することを提案する。
【００１０】
即ち、上記目的を達成するため本発明による半導体集積回路装置は、電気的にプログラム可能な電気フューズと、電気フューズに選択的に制御電圧を印加しその導通抵抗を変化させるプログラム回路と、所定の制御信号を受け前記電気フューズ素子の導通抵抗に応じて内部状態が遷移する第１のラッチ回路と、前記第１のラッチ回路の動作に先立ち前記電気フューズを充電するプリチャージ手段とを有することを特徴とする。
【００１１】
又、好適な実施例では、前記プリチャージ手段は、前記第１のラッチ回路を構成するトランジスタの一部と共用されている。
【００１２】
更に、好適な実施例では、前記第１のラッチ回路と前記電気フューズ素子とはスイッチング素子を介して接続されていることを特徴とする。
【００１３】
更に、好適な実施例では、前記第１のラッチ回路の出力がゲートに入力するトランジスタのドレイン・ソース間の導通抵抗に応じて状態が反転する第２のラッチ回路を具備し、その出力を前記電気フューズ素子の導通・非導通の判定に用いる。
【００１４】
更に、好適な実施例では、前記第２のラッチ回路は、同じチップ上に搭載されているレーザーフューズを用いたラッチ回路と同一の回路構成である。
【００１５】
更に、好適な実施例では、前記電気フューズは、絶縁膜を挟み対向する二つの電極で構成され、前記プログラム回路は、その二つの電極間に選択的に高電圧を印加し絶縁破壊を起こさせることによってその導通抵抗を変化させる。
【００１６】
【発明の実施の形態】
（１）第１の実施形態
図１に本発明の第１の実施形態を示す。参照番号１０＿１、１０＿２、１０＿３、、．．．は絶縁膜を挟み二つの電極で形成された電気フューズ素子であり、その両端に高電圧を印可することで絶縁破壊を起こし導通させることができる構造になっている。たとえば、Ｓｉ基板上に形成されたＭＯＳキャパシターや、ＤＲＡＭのメモリーセルを構成するストレージキャパシター素子（スタックトキャパシターやトレンチキャパシタ）等をこの電気フューズ素子として使用することができる。
【００１７】
この電気フューズ素子はウエハー製造工程終了後、或いは、パッケージ封入後も非導通状態にある。この電気フューズ素子を必要に応じ複数個並べ、一方の端子を共通接続（Ｂ）し、他方の端子をバリアトランジスタ１１、選択トランジスタ１２をそれぞれ介し共通接続（Ａ）する。ここで、例えば、フューズ素子１０＿１の絶縁膜を破壊する場合は、選択トランジスタ１２＿１のゲートを制御するデコード回路１３の入力信号１４を全てハイレベルにセットし１２＿１を導通状態とし、共通端子Ａを低レベルに保持した状態で、共通端子Ｂに高電圧を印加する。この際、ＡＤＤ＿２、ＡＤＤ＿３など他の選択トランジスタのゲートをローレベルに保持しておくことで、特定のフューズ素子の絶縁膜だけを選択的に破壊することができる。
【００１８】
尚、この実施例では、非プログラムフューズへの誤書込みを防止するために、例えばゲート長が他のトランジスタより長く耐圧の高いバリアトランジスタ１１をフューズ素子に直列に挿入しているが、ノードｎ２に接続する他の素子の耐圧が十分高い場合は、このバリアトランジスタを省略し、ノードｎ１とノードｎ２とを直接接続してもよい。また、プログラム終了後に、端子Ｂを接地電位に固定し、端子Ａを適当なスイッチングトランジスタを介してパッケージのピンに接続し、そのピンから導通試験を行うことで、上記電気フューズの導通抵抗が所望の値になっているかどうか確認することができる。
【００１９】
次に前記フューズ素子の導通／非導通の検知回路の構成を説明する。この第１の実施形態における検知回路は、図１に示すように、２つのインバータ１８，１９の入出力を相互接続したラッチ回路、それをリセットするＰＭＯＳトランジスタ１６、セットするＮＭＯＳトランジスタ１７、及び、そのラッチ動作に先立ちフューズ素子の容量を充電するためのＮＭＯＳトランジスタ１５から構成される。
【００２０】
この回路の動作を説明するタイミング図を図２に示す。図示されてはいないが、この検知回路動作時は、フューズ素子の共通ノードＢは接地レベルに、また選択トランジスタ１２のゲートは全てオフ状態に保持されている。まず電源（ＶＤＤ）投入時に、所定の時間信号ＰＲＣＨをハイレベルに保持することで、フューズ素子の容量を充電する。この際、もしフューズ素子１０が非導通状態であれば、ノードｎ２の電位は信号ＰＲＣＨのレベルからＮＭＯＳ  Ｔｒ１５の閾値を引いた電位まで上昇する。
【００２１】
一方、フューズ素子１０がプログラム済みで導通状態にあれば、その抵抗値に従って、ｎ２の到達レベルは非導通の場合に比べ低い値になる。このフューズ素子の充電動作と前記ラッチ回路のリセット動作は（ｂＲＥＳＥＴ＝Ｌｏｗ）並行して行うことが出来る。
【００２２】
次に、ＰＲＣＨをローレベルに、ｂＲＥＳＥＴをハイレベルに戻し、その後、更に所定の時間経過後に、ラッチのセット信号ＳＥＴを立ち上げる。この動作により、もしフューズ素子１０がプログラム済みで導通状態にあれば、ラッチ回路内のノードｎ３の電位が引き下げられ、ラッチが反転する。一方、フューズ素子１０が非導通状態にあれば、ノードｎ２の電位はハイレベルにチャージアップされたままなのでラッチは反転することなくリセット状態が保持される。
【００２３】
この回路動作により、フューズ素子がプログラムされているか否かを検知し、その情報を他の回路、例えばリダンダンシ回路などで活用する。尚、ノードｎ２の充電用トランジスタ１５の電流駆動能力は低く設定し、電源投入時の貫通電流を小さく抑えることが望ましい。
【００２４】
また、フューズ素子１０のプログラム後の導通抵抗がある程度高くても、それを"導通"と検知しやすくするために、インバータ１８のＰＭＯＳトランジスターの電流駆動能力も低く設定することが望ましい。更に、フューズ素子１０の容量値をノードｎ３の容量値に比べ十分大きく設定しておくことにより、たとえ、プログラム後の導通抵抗が高くても、そのプリチャージの解除からラッチのセットまでの時間を長く設定しノードｎ２，ｎ１を十分放電してからＳＥＴを立ち上げることによりチャージ分配が起こりｎ３の電位が引き下げられラッチを反転させることができるため、回路動作マージンが向上する。
【００２５】
（２）第２の実施形態
本発明の第２の実施形態を図３に示す。本実施形態において、フューズ素子及びそのプログラム回路は、第１の実施形態と同様であるが、前記バリアトランジスタ１１を省略した場合が例示してある。本実施形態では、前記充電のためのトランジスタを前記ラッチを構成する回路の一部に組み込んだところに特徴がある。
【００２６】
即ち、ノードｎ２にパストランジスタ２１を介してインバータ２２とＮＯＲゲート２３で構成したラッチ回路が接続されている。本実施形態では図４に示すように、第１の実施形態と同様、電源投入時に信号ＰＲＣＨをハイレベルに保持し、ノードｎ２を強制的に充電する。その後、ＰＲＣＨをローレベルに立ち下げることでラッチ動作に入る。
【００２７】
このとき、フューズ素子が非導通状態にあればＯＵＴはハイレベルを保持し、導通状態にあればＯＵＴはローレベルに引き下げられるため、第１の実施形態と同様、フューズ素子のプログラム状態を検知することができる。本実施形態では、フューズ素子のプログラム後の導通抵抗が高い場合のラッチの反転動作を容易に行うため、インバータ２２のＰＭＯＳトランジスタの電流駆動能力を充分低く設定しておくことが望ましい。
【００２８】
（３）第３の実施形態
本発明の第３の実施形態を図５に示す。この実施形態では、第２の実施形態におけるラッチ回路を構成するインバータをＮＡＮＤゲート３２に置換え、それに新たな制御信号ｂＣＬＯＳＥが入力されている。更に、パストランジスタ２１のゲートもｂＣＬＯＳＥ信号で制御される。
【００２９】
このｂＣＬＯＳＥ信号を図６のタイミングチャートに示すようにハイレベルに保持すれば、第２の実施形態と同様の回路動作を実現できる。一方、図７のタイミングチャートに示すように、プリチャージ信号ＰＲＣＨを立ち下げた後所定の時間ｂＣＬＯＳＥをローレベルに下げ、再びハイレベルに戻すことにより、第１の実施形態で説明した、容量分割の効果によるラッチの反転動作を助ける効果が得られる。
【００３０】
また、何らかの製造上の問題などによりプログラムしていないにもかかわらず絶縁抵抗が低いフューズ素子が混入してしまう場合がありえるが、その場合、このｂＣＬＯＳＥ信号を強制的にローレベルに固定することで回路の誤動作を防止することができる。具体的には、例えば、図８に示すようなレーザーフューズによるオプション回路を搭載しておき、電気フューズに初めから絶縁抵抗が低い素子が混入していることが判明した場合は、ＦＵＳＥ５１をレーザーカットし、図９のタイミング図に従って動作させることで、ｂＣＬＯＳＥ信号をローレベルに落とせばよい。
【００３１】
また、フューズ１０のプログラム時にもこのｂＣＬＯＳＥ信号をローレベルにしておくことにより、ノードｎ４が中間レベルにバイアスされることによる不要なリーク電流の発生を防止することができる。
【００３２】
本実施形態では、このノードｎ４を直接、もしくは、適当なバッファーを介した後、そのまま出力信号として用いてもよいが、更に図５に示すｎＭＯＳトランジスタ３３を介して、第２のラッチ回路に入力し、その第２のラッチ回路の出力をフューズ素子１０の導通／非導通の判定結果として用いてもよい。その場合のタイミング図も図６，７に合わせて記載されている。
【００３３】
次に、この電気フューズ素子を備えた半導体集積回路装置の具体的な応用例を示す。図１０は、図５に記載されている本発明による半導体集積回路をＤＲＡＭのリダンダンシ回路に組み込む例を説明する為の図である。図１１は、ＤＲＡＭのリダンダンシ回路部分を示す平面図である。
【００３４】
即ち、ＤＲＡＭの製造工程中にメモリセルの配列中に欠陥のロウ又はカラムが存在した場合に、スペアのロウラインやカラムラインを各々何本か用意しておき、欠陥部分に相当するアドレス信号が入力されたときに、スペアのロウラインやカラムラインを選択するように回路を構成することで欠陥を含みながらも良品として扱うことができる。このリダンダンシーによってチップ面積は若干増大するが歩留まりが大幅に向上する。
【００３５】
一般には、レーザーフューズ６３を適宜レーザーによって溶断し、不良エレメントのアドレスの各ビットをプログラムする。このアドレスをラッチ回路６１でラッチし、入力アドレスとアドレス比較器６５で比較し、両者が一致した場合にリダンダンシエレメントがアクセスされる。
【００３６】
本発明では、このレーザーフューズ６３が電気フューズとなっている。即ち、図１０の回路のアドレス比較器６５を除く部分を、図５の回路で置き換えればよい。実際には、レーザーフューズの一部分を電気フューズで置き換えると非常に効果的である。例えば、図１１の平面図に示したように、制御回路部７１の両側に多数のレーザーフューズ６３が配置されている。これを適宜レーザーによって溶断してプログラムするわけである。又、その一部が電気フューズで置き換えられている。
【００３７】
実際には、そこにはＮＭＯＳトランジスタ３３がレーザーフューズ６３に代って配置されているだけなので、制御回路部７１の部分のレイアウトの変更は不要である。図１１には、レーザーフューズ６３と電気フューズ素子の導通状態に応じてオン／オフするＮＭＯＳトランジスタ３３の配置が拡大されて記載されている。
【００３８】
又、そこで用いられるラッチ信号ｂＲＥＳＥＴ、ＳＥＴや、ラッチの回路レイアウトは、全く同一のものを使うことができる。尚、トランジスタ３３のゲート信号を作成する部分、即ち、図５の左半分の回路は、参照番号７５で示された領域に配置されている。
【００３９】
【発明の効果】
電気フューズ素子の導通／非導通の誤判定を防止し安定した回路動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例。
【図２】本発明の第１の実施例の動作タイミング図。
【図３】本発明の第２の実施例。
【図４】本発明の第２の実施例の動作タイミング図。
【図５】本発明の第３の実施例。
【図６】本発明の第３の実施例の動作タイミング図。
【図７】本発明の第３の実施例の動作タイミング図。
【図８】本発明の第３の実施例にかかわる誤動作防止回路の回路図。
【図９】本発明の第３の実施例にかかわる誤動作防止回路の動作タイミング図。
【図１０】レーザーフューズを用いたプログラム回路。
【図１１】本発明による電気フューズ素子を備えた半導体集積回路装置の具体例として、ＤＲＡＭのリダンダンシ回路部分を示す平面図。
【図１２】従来の電気フューズのプログラム及び検知回路。
【符号の説明】
１０  電気フューズ素子
１２  選択トランジスタ
１３  デコード回路
１４  入力信号
１５  充電トランジスタ
１６、１７、３３  トランジスタ
１８，１９  インバータ
２１  パストランジスタ
２２  インバータ
２３、３２  ゲート
４１  フューズ素子
４２、４６  ＰＭＯＳトランジスタ
４３、４４、４５、４７  ＮＭＯＳトランジスタ
６１  ラッチ回路
６３  レーザーフューズ
６５  アドレス比較器
７１  制御回路部
【図１】
0003848022.tif 000002
【図２】
0003848022.tif 000003
【図３】
0003848022.tif 000004
【図４】
0003848022.tif 000005
【図５】
0003848022.tif 000006
【図６】
0003848022.tif 000007
【図７】
0003848022.tif 000008
【図８】
0003848022.tif 000009
【図９】
0003848022.tif 000010
【図１０】
0003848022.tif 000011
【図１１】
0003848022.tif 000012
【図１２】
0003848022.tif 000013