(57)【特許請求の範囲】
【請求項１】
絶縁基板を有する電子装置を製造するに当たり、絶縁基板上に種々の材料の薄膜を堆積し、この薄膜を所望のパターンにエッチングし、前記薄膜の少なくとも１つの区域にイオンを注入することにより前記絶縁基板に薄膜回路素子を形成し、一方前記イオン注入工程前に前記基板に１群の細条および放電経路を具える薄膜パターンを設け、この放電経路はこれを前記群内から前記基板の周辺に向かって外方に延在させるとともにイオン注入中前記細条の荷電を緩和するようにした電子装置の製造方法において、前記薄膜パターンは前記放電経路の長さに沿ってこの放電経路の順次の薄膜領域を分離する一連の放電ギャップを設け、この放電ギャップの両端間で前記イオン注入工程中前記放電経路の個別の順次の領域間に電荷漏洩を生ぜしめ、前記群の細条を前記放電経路の隣接領域から個別の放電ギャップにより分離するようにしたことを特徴とする電子装置の製造方法。
【請求項２】
前記放電経路は前記細条の長手方向に直角な方向に延在する一連の薄膜領域を具え、この一連の薄膜領域の各領域を前記群の平行細条と交互に重ねるようにしたことを特徴とする請求項１に記載の電子装置の製造方法。
【請求項３】
少なくとも第１連の領域および第２連の領域を設けて前記細条の長手方向に沿って種々の位置に第１放電経路および第２放電経路を設け、第１連の領域を前記放電ギャップよりも長いスぺースによって第２連の領域から分離するようにしたことを特徴とする請求項２に記載の電子装置の製造方法。
【請求項４】
イオン注入工程後、前記細条の群に直角に延在する他の薄膜細条を前記第１連の放電経路および第２連の放電経路間のスぺースに設けるようにしたことを特徴とする請求項３に記載の電子装置の製造方法。
【請求項５】
前記基板に設けられた薄膜回路素子のパターンはスイッチング素子のマトリックスおよびこのマトリックスの平行ラインを駆動する駆動回路の双方を具え、前記薄膜平行細条によって平行ラインの駆動回路の一部分を形成し、前記放電経路は前記マトリックスの回路素子および前記駆動回路の回路素子から遠ざかる方向に延在するようにしたことを特徴とする請求項１〜４の何れかの項に記載の電子装置の製造方法。
【請求項６】
放電経路の最外側薄膜領域を前記基板の周辺区域まで延在させることを特徴とする請求項１〜５の何れかの項に記載の電子装置の製造方法。
【請求項７】
前記周辺区域の最外側薄膜領域をイオン注入行程中放電電位のレベル点に接続するようにしたことを特徴とする請求項６に記載の電子装置の製造方法。
【請求項８】
請求項１〜７の何れかの項に記載の電子装置の製造方法によって製造されたことを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は絶縁基板上に薄膜回路素子および細条を有する電子装置（例えば集積駆動回路を有する液晶表示装置）を製造する方法、特に電子装置の製造時のイオン注入行程中薄膜細条の荷電による問題に対する保護を行う手段を設けることに関するものである。
また、本発明はかかる方法により製造された電子装置に関するものである。
【０００２】
【従来の技術】
今日、薄膜回路技術は液晶表示装置（ＬＣＤ）その他多くの大面積電子装置、例えばＲＯＭ（リードオンリメモリ）および他のデータ蓄積装置並びに種々の像センサの製造に用いられている。かかる装置は絶縁基板（例えば高価なガラスまたはプラスチック材料）を有し、その上に薄膜回路素子のパターンを次の行程、即ち、基板上に種々の材料（例えば絶縁体、半導体、半絶縁体、金属）の薄膜を堆積し、これら薄膜を所望の形状のパターンにエッチングする行程によって形成する。斯様にして、導電細条および種々の能動回路素子、例えば薄膜多結晶シリコントランジスタを形成する。ある製造方法にも少なくとも１つの薄膜の区域にイオンを注入して薄膜の導電特性を変更して例えばかかるトランジスタのソースまたはドレインあるいはゲート領域をドープする１つ以上の行程が含まれている。上述したＬＣＤその他の装置には回路素子を例えばスイッチ素子のマトリックスおよびこのマトリックスを駆動する１つ以上の駆動回路を形成するように配列することができる。
【０００３】
かかる方法は特開昭60-251,665号公報に記載されている。１群の薄膜並列細条は回路素子のパターンの１部分を構成し、これらをイオン注入行程前に基板に設けている。また、イオン注入行程前に基板に設けられた薄膜パターンの１部分を細条群内から基板の周辺に向かって外側に延在する放電経路とするものとする。この放電経路はイオン注入中細条の荷電を軽減するためのものであり、前記特開昭60-251,665号公報に記載されている特定の問題は薄膜トランジスタのゲート絶縁薄膜の誘電体破壊を防止せんとするものである。
【０００４】
【発明が解決しようとする課題】
上記特開昭60-251,665号公報には放電経路および細条群を同一の薄膜からの単一連続導体パターンとして形成し、これにより細条を相互接続し、従って短絡する。これら細条によって電子装置のトランジスタに対するゲートラインを構成する。イオン注入行程後放電経路を構成するこれら相互接続の区域をエッチング除去することによってゲートラインを相互に分離する。エッチング除去すべき区域は並列ゲート細条間のスペースに対し整列する必要のあるマスクによって画成する。この次のマスク整列の要求は、ゲート細条自体がその縁部をエッチング除去する必要がなく、且つ製造処理からの良好な装置の歩留まりを低減する必要のない場合に、隣接細条間の比較的広いスペースが存在する区域に前記特開昭60-251,665号公報に記載の放電経路を位置決めする必要がある。
【０００５】
細条が一層狭く離間され且つ離間間隔が歩留まりを充分に減少せしめることなく次のマスク整列およびエッチング工程を実行させるには不充分な箇所に放電経路を設ける必要がある場合がしばしばあることを確かめた。また、大面積基板（例えばほぼ１００ｃｍ2 以上）を有し、且つ下側の薄膜および／または基板自体の絶縁特性のため、イオン注入中荷電問題を適宜考慮して能動回路素子（例えば薄膜トランジスタのゲート絶縁体）の誘電体破壊の代わりに、または誘電体破壊だけでなく、薄膜パターンの１部分（および特にその長さの１部分上の平行細条）を発生する厳しい放電によって吹き去るようにする。かかる放電および発生する細条損傷は絶縁薄膜および／または基板の大きな露出区域の近くで特に厳しくなる。かかる理由で多くの装置の製造時能動回路素子に隣接する他の箇所にイオン注入による放電経路を設けるとともに例えば僅かに離間された平行細条の長さに沿って種々の箇所からかかる放電経路を設ける必要があることをも確かめた。
【０００６】
本発明の目的は一層僅かに離間された細条とともにおよび／または細条の長さに沿って種々の箇所に用いられ、何ら余分の処理ステップ、例えばイオン注入後これら細条を分離する次のエッチング工程を必要とすることなくイオン注入工程用の放電経路を形成する他の配列を提供せんとするにある。
【０００７】
【課題を解決するための手段】
本発明は絶縁基板を有する電子装置を製造するに当たり、絶縁基板上に種々の材料の薄膜を堆積し、この薄膜を所望のパターンにエッチングし、前記薄膜の少なくとも１つの区域にイオンを注入することにより前記絶縁基板に薄膜回路素子を形成し、一方前記イオン注入工程前に前記基板に１群の細条および放電経路を具える薄膜パターンを設け、この放電経路はこれを前記群内から前記基板の周辺に向かって外方に延在させるとともにイオン注入中前記細条の荷電を緩和するようにした電子装置の製造方法において、前記薄膜パターンは前記放電経路の長さに沿ってこの放電経路の順次の薄膜領域を分離する一連の放電ギャップを設け、この放電ギャップの両端間で前記イオン注入工程中前記放電経路の個別の順次の領域間に電荷漏洩を生ぜしめ、前記群の細条を前記放電経路の隣接領域から個別の放電ギャップにより分離するようにしたことを特徴とする。
【０００８】
放電ギャップの分離効果のため、これら細条は装置の通常の作動中相互に、および放電経路の隣接薄膜領域から分離する。これがため、この分離を達成するために何ら余分の処理工程を必要とすることはない。特に、イオン注入工程後放電経路の余分の薄膜領域をエッチング除去する必要はなく、これら余分の領域は製造された装置に通常保持される。ある大きさのスペースを余分の薄膜領域が収容される細条およびその放電ギャップ間に必要とする場合でもこのスペースは相互接続部の除去用のマスク整列およびエッチング工程に必要とする場合よりも少なくすることができる。後に図面を参照して実施例につき詳細に説明するように斯様に放電ギャップを含むことによって製造された装置の歩留まりを著しく危険にさらすことなくレイアウト設計則の最小スペースを用いることができる。
【０００９】
回路素子および細条（例えば特に装置の区域）をあるパターンとすることによって放電経路を群の細条間およびこれに平行に延在する一連の余分の領域とすることができる。他の例では、前記放電経路は前記細条の長手方向に直角な方向に延在する一連の薄膜領域を具え、この一連の薄膜領域の各領域を前記群の平行細条と交互に重ねるようにする。かかる横方向経路は能動回路素子から電荷を直接除去することができるとともに基板の周辺まで延在させることができる。
【００１０】
本発明に従って形成されたイオン注入による放電経路は多数の種々の箇所に組込むことができる。１つ以上のかかる放電経路は薄膜細条の長い長さの両端間に設けることができる。これがため少なくとも第１連の領域および最２連の領域を設けて前記細条の長手方向に沿って種々の位置に第１放電経路および第２放電経路を設け、第１連の領域を前記放電ギャップよりも長いスぺースによって第２連の領域から分離し得るようにする。第１連の領域および第２連の領域間のスペースを放電ギャップよりも大きくするため、放電も能動回路素子への細条に沿ってよりも細条の長手方向に直角に発生させるのが好適である。かかる多重放電経路の配列は、イオン注入工程後、前記細条の群に直角に延在する他の薄膜細条を前記第１連の放電経路および第２連の放電経路間のスぺースに設けるようにした完全な幾何学的パターンに組込むこともできる。
【００１１】
１連の余分の薄膜領域は平行細条の群内から外側に延在する。回路素子のパターンを適宜定めて放電経路の最外側薄膜領域を前記基板の周辺区域まで延在させるようにし、且つ前記周辺区域の最外側薄膜領域をイオン注入行程中放電電位のレベル点（例えばイオン注入機の接地点）に接続し得るようにする。しかし、放電経路によって保護された細条の群はしばしば他の回路素子によって囲まれて周辺まで延在する放電経路に対するスペースが得られないようになる。この場合には放電経路を装置の臨界区域から離れるように成形するとともに、損傷しないかまたは電荷形成による損傷により影響を受けない薄膜パターンの区域まで延在させるようにすることができる。
【００１２】
イオン注入による放電経路はイオン注入中薄膜パターン内に確立された電荷を周辺に向かって外側に転送することによりこの電荷に対して保護されるように設計する。即ち、放電ギャップの幅はイオン注入中の電荷の量に従って選定する。本発明において“放電ギャップ”なる用語を用いるが、これは、マス状の電荷確立が分離された個別の領域に発生した後断続および制御し得ない急激な放電によってギャップの両端間の電荷移送が達成される程度に大きくはしないことを意味する。ギャップが充分に狭く個別の領域間に電荷の漏洩が生じ、従って放電が継続し制御され、マス状の電荷確立が生じなくなる。これがためギャップは“放電ギャップ”でなく、“漏洩ギャップ”と称されるようになる。放電経路の余分の薄膜領域は基板の周辺まで延在するとともに製造された装置においてここに保持される場合には周辺区域のこれら外側領域（および外側放電ギャップ）は基板の取扱い時に生じる静電放電損傷に対し装置を保護する。この状況は、取扱い時に生じる静電電荷が周辺区域に発生し（従ってこれが薄膜パターン内に流れ込むのを防止する必要がある）且つ通常発生する静電電荷の量はイオン注入により全基板区域に発生する電荷の量よりも少ないと云う点でイオン注入の状況とは相違する。本発明によるイオン注入放電経路を有する装置では、静電放電経路はこの経路の外側または最外側領域を基板の周辺区域を囲む連続導電グリッドとして形成することにより得ることができ、且つこのグリッドおよび放電経路の内側部分間の放電経路の幅を拡大して（これらはこの他の目的のために充分な大きさではない）、装置パターンの周辺区域から能動区域内に静電電荷が流入するのを防止し得るようにする。
【００１３】
マトリックス装置用の高速駆動回路はイオン注入された多結晶珪素層薄膜トランジスタとともに造ることができるが、かかる駆動回路のイオン注入による放電損傷はの影響はマトリックスの全ラインが不作動状態となることである。本発明による放電ギャップと相俟って薄膜領域により形成されるイオン注入放電経路はかかる駆動回路内におよび／またはこの駆動回路およびマトリックス間に組込むのが特に有利である。これがため本発明に従って製造された装置では
前記基板に設けられた薄膜回路素子のパターンはスイッチング素子のマトリックスおよびこのマトリックスの平行ラインを駆動する駆動回路の双方を具え、前記薄膜平行細条の群によって平行ラインの駆動回路の一部分を形成し、前記放電経路は前記マトリックスの回路素子および前記駆動回路の回路素子から遠ざかる方向に延在し得るようにする。
【００１４】
【実施例】
本発明は絶縁基板１に形成された薄膜回路素子を具える種々の大面積電子装置の製造に用いることができる。図１に示す装置は例えば絶縁基板１に且つ表示装置の全面プレート（図示せず）にそれぞれ位置する対向電極間に個別の画素２のマトリックスを有するアクティブマトリックス液晶表示装置とすることができる。これがため、基板１は表示装置の背面を形成し、且つ画素スイッチング素子３（例えば薄膜トランジスタ）および関連する駆動回路４，５，６（例えば薄膜トランジスタ１５より成る）のマトリックスを支持する廉価なガラスとする。
【００１５】
素子２，３および駆動回路４，５，６のマトリックスは既知のように編成し、配列し且つ互いに接続する。これがため、個別の画素２はシフトレジスタ段４の出力駆動段５を具える駆動回路４，５からマトリックスの行導体７に逐次供給される走査信号を用いて既知のようにアドレス指定することができるとともにビデオデータ信号をマトリックスの列導体８に同期して供給してビデオ情報に従って画素２を経る光伝送を変調する。列駆動回路６は例えば各列導体８に対する個別のサンプル・ホールド回路をアドレス指定するシフトレジスタを具える。
【００１６】
しかし、アクティブマトリックスフラットパネル表示装置の代わりに、図１の装置配列は全く異なる機能、例えば基板１上に個別の蓄積素子２（例えば薄膜コンデンサ）をアドレス指定するとともに関連する回路４，５，６により駆動されるスイッチング素子３のマトリックスを具えるデータ蓄積を呈するようにすることができる。他の形態では、電子装置は薄膜像感知素子（例えばフォトダイオード）のアレイをアドレス指定するとともに基板１に薄膜技術で形成された関連する回路４，５，６によって駆動されるスイッチングマトリックス３を有する像センサとすることができる。
【００１７】
マトリックス２，３および駆動回路４，５，６を形成する薄膜回路素子のパターンは数群の薄膜平行細条を具え、そのうちの３つの例、即ち、列導体８の群、行導体７の群および行駆動導体９の群を図１に線図的に示す。また、図１には本発明に従って形成され、細条７および９の内側から基板１の周辺に向かって外側に延在するイオン注入放電経路１０をも線図的に示し、図１に示すこれら放電経路１０は各細条７および９の長手方向に直角な方向に延在する。また放電経路１０は装置の製造時のイオン注入工程中細条７および９の電荷を緩和する用に作動する。
【００１８】
従って薄膜回路素子のパターンは基板１に種々の材料の薄膜を堆積し、この薄膜を所望のパターンにエッチングし、薄膜の少なくとも１つの区域にイオンを注入する行程を含む既知の処理工程によって形成する。図２は薄膜トランジスタ１５の製造時における掛かるイオン注入工程を示す。このイオン注入工程は、各トランジスタの本体および可能にはトランジスタ間のある相互接続細条を形成するためにエッチングするシリコン薄膜１１を基板１上に堆積し、トランジスタ１５のゲート絶縁体を形成するために例えば二酸化シリコンより成る絶縁層１３を堆積し且つエッチングし、さらにトランジスタ１５のゲート電極および回路パターンにおける相互接続細条のあるもの（例えば細条７および９）を形成するためにシリコン薄膜１２を堆積し且つエッチングする工程によって行う。図３は図２のイオン注入工程中の薄膜１１および１２のパターンを示す。薄膜１１のパターンは図３に破線で示し、これを破線１２の実線から容易に識別し得るようにする。
【００１９】
イオン注入工程は、好適なドーパント（例えば燐）の高エネルギーイオンビーム３１を基板１に向け、シリコン薄膜パターン１２（トランジスタのゲート並びに細条７および９を含む）および（例えばゲート薄膜１２によって被覆されていないトランジスタ本体部分のソースおよびドレインを形成するための）シリコン薄膜パターン１１の非マスク領域内に浸透しドープする。薄膜１１および１２のこのイオン注入ドーピングによってイオン注入された領域の導電率を増大する。された７および９の群の内側から外側に延在する放電経路１０を設けることによってイオンのこの注入中、過剰の電荷がパターン１１および１２上に確立されるのを防止する。パターン１１および１２上のこの過剰電荷はイオン自体の電荷からおよび／または基板および薄膜材料とイオンとの衝突から発生する。放電経路１０が存在しない場合にはパターン１２の電荷は細条７および９の部分のその長さの１部分を経て流れ、時には発生する１１および１２のゲート絶縁体１３を誘電体破壊せしめるようになる。
【００２０】
本発明によれば、イオン注入放電経路の各々を、図３の並列細条９（または図３には示さないが、図１の細条７）と交互に重ねられた一連の余分の薄膜領域１０として形成する。薄膜領域１０の各々は、両端間にイオン注入工程中イオンの衝突および注入のため生じる電荷の漏洩を発生する放電ギャップ２０によって隣接する細条９（または７）から分離する。図３にはシフトレジスタ段４および出力駆動段５間の細条９の長手方向に沿って種々の箇所に４つの放電経路を形成する第１連、第２連、第３連および第４連のかかる余分の領域１０を示す。これら一連の領域の各々は隣接する一連の領域から放電ギャップよりも長いスペースだけ分離する。これがため、イオン注入電荷は細条９の長手方向に直角な方向に、従って駆動回路４，５の薄膜トランジスタ１５から消失する。図３に示すようにこれら４つの放電経路１０の最外側領域は基板１の周辺でバス−バー領域２１に一体に接続するとともにイオン注入工程中このバス−バー領域２１を適切な放電電位Ｖ（例えばイオン注入機の接地点）に接続することができる。このバス−バー領域２１および第１経路領域１０間のギャップ２２は能動装置区域内にさらに設けられた領域１０間のギャップ２０よりも大きくすることができる。
【００２１】
図４は製造の後の工程における図３の回路パターンを示すとともに図４の回路パターンは消費者への売品として製造された装置の回路パターンとする。図４に示すように（図面を明瞭にするために図４に斜線で示すように）他の薄膜細条パターン３０は堆積およびエッチングにより形成されている。この他の薄膜細条パターン３０は金属、例えばアルミニウムで形成するとともに列導体８、出力駆動段５のトランジスタ１５の接続細条および（シフトレジスタ自体の並列出力の可能に選択されたトランジスタ１５を含む）シフトレジスタ段４の接続細条を設ける。図４に示すように、細条９に直角に延在するパターン３０の細条のあるものは異なる種々の一連の放電経路領域１０間のスペースに組込むことができる。細条パターン３０は接点窓が中間絶縁層に存在する箇所を除いて、区域の大部分に亘り下側パターン１１および１２からこの中間絶縁層によって分離する。これら接点窓は図４に細条パターン３０の実線のアウトラインの内側の実線の正方形または長方形のアウトラインで示す。
【００２２】
放電領域１０が放電放ギャップ２０によって細条９から分離されているため、これら領域１０および細条９は薄膜パターン１２の形成に用いられる所と同一のエッチング工程を用いて同一の薄膜パターン１２から形成することができる。放電ギャップ２０は（放電領域１０および細条領域９間の）幅を充分に狭くしてイオン注入による電荷の放電がこれら領域９および１０間の通常の漏洩により発生し得るようにする。最小許容離間隔を５μｍ（マイクロメータ）とするレイアウト則を有する薄膜技術の場合には、放電ギャップの幅を５μｍとすることができる。図３および４の特定の例では細条９および放電経路１０は次に示す寸法とすることができる。例えば、細条９は幅を６μｍピッチを４６μｍとし、これら細条間に交互に設ける領域１０は幅を３０μｍとし、領域１０および隣接細条９間の放電ギャップ２０を５μｍとすることができる。隣接する一連の放電経路１０間のスペースは領域１０とオーバーラップする細条３０を除き隣接する一連の放電経路間に細条３０を収容するに最小必要な寸法とすることができる。これがため、この区域における領域１０は以下に示す特定の例では（隣接細条９の長手方向に平行な方向における）長さを例えば８μｍとすることができる。歩留まりの理由では隣接細条９の長手方向に平行な方向において長い領域１０を一連の短い領域１０に分割するのが有利ではあるが、他の区域における領域１０は一層長くすることができる。
【００２３】
図５は細条９の長手方向に平行な方向において領域１０を一連の短い領域１０ａ，１０ｂ，１０ｃ，１０ｄに分割する場合を示す。放電ギャップ２４は領域１０ａ乃至１０ｄ間に存在し、放電ギャップ２０は個別の領域および細条９間に存在する。放電ギャップ２０が狭い（例えばレイアウト則により許容される最小スペース）場合には製造処理の結果領域１０および細条９間に短絡が生じることがある。従って領域１０が長い場合には同一の領域１０の両側にかかる短絡が生じる確率は増大し、従ってこれにより隣接細条９を短絡し、良好な装置の歩留まりが減少する。しかし、領域１０を一連の短い領域１０ａ乃至１０ｄとして設けることによりかかる領域１０ａ乃至１０ｄの１つの両側が短絡されるのを著しく減少する。図５の構成を他の装置区域に用いて隣接細条９間にその長手方向に平行に延在する放電経路１０を設けるとともにかかる放電経路の例の特定の例では、放電ギャップ２０は細条９および領域１０ａ，１０ｂ，１０ｃ，１０ｄ間の幅を５μｍとすることができ、この領域自体の幅を５μｍとするため、これら領域構体１０ａ，１０ｂ，１０ｃ，１０ｄを隣接細条９間の１５μｍのスペースに収容することができる。
【００２４】
図３および４は本発明に従って放電経路１０を図１の行駆動回路の回路段４および５間に設ける場合を示す。同様に本発明に従って放電経路１０は図１に示すようにマトリックス２，３の行導体７と交互に重ねることができる。本発明による放電経路領域１０および放電ギャップ２０および／または２４を薄膜パターン１１からその回路素子領域間で交互に重ねて形成することもできる。さらに、本発明放電経路１０は列駆動回路６の薄膜パターンに設けることもできる。
【００２５】
本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内で種々の変形や変更が可能である。
【図面の簡単な説明】
【図１】本発明電子装置の製造方法に従って製造され且つ本発明によるイオン注入放電経路を含む電子装置の構成を示す平面図である。
【図２】電子装置の製造時におけるイオン注入行程での図１の装置の薄膜トランジスタの１部分を示す断面図である。
【図３】本発明によるイオン注入放電経路を含み、図２のイオン注入行程における（図２の薄膜トランジスタを含む）薄膜回路パターンの１部分を示す平面図である。
【図４】電子装置の製造時の後の行程における図３の回路パターン部分の平面図である。
【図５】イオン注入行程における他の薄膜パターンの１部分を示す平面図である。
【符号の説明】
１  絶縁基板
２  画素
３  画素スイッチ素子
４，５，６  駆動回路
７  行導体（細条）
８  列導体（細条）
９  行駆動導体（細条）
１０  放電経路領域（薄膜領域）
１１  シリコン薄膜パターン
１２  シリコン薄膜パターン
１３  ゲート絶縁層
１５  薄膜トランジスタ
２０  放電ギャップ
２１  バス−バー領域
２２  放電ギャップ
２４  放電ギャップ
３０  薄膜細条パターン
３１  高エネルギーイオンビーム
【図１】
0003776138.tif 000002
【図２】
0003776138.tif 000003
【図３】
0003776138.tif 000004
【図４】
0003776138.tif 000005
【図５】
0003776138.tif 000006