(57)【特許請求の範囲】
【請求項１】
電流加算型ＤＡ変換器から出力されるアナログ電圧をレベルシフトさせてレベルシフト電圧を出力するレベルシフト電圧出力器において、
ゲートが前記電流加算型ＤＡ変換器の基準電位を生成するバイアス回路の出力に接続され、ドレインが前記レベルシフト電圧が出力される出力端子に接続されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレインと前記電流加算型ＤＡ変換器のアナログ出力端子との間に接続された抵抗器と、
を備えたことを特徴とするレベルシフト電圧出力器。
【請求項２】
請求項１に記載のレベルシフト電圧出力器において、前記ＭＯＳＦＥＴに流れる電流値を可変制御することを特徴とするレベルシフト電圧出力器。
【請求項３】
請求項１に記載のレベルシフト電圧出力器において、前記抵抗器が可変抵抗であることを特徴とするレベルシフト電圧出力器。
【請求項４】
請求項１に記載のレベルシフト電圧出力器において、前記抵抗器に可変電流源が接続されることを特徴とするレベルシフト電圧出力器。
【請求項５】
請求項１に記載のレベルシフト電圧出力器において、前記抵抗器に接続位置を可変できる定電流源が接続されることを特徴とするレベルシフト電圧器。
【請求項６】
請求項１に記載のレベルシフト電圧出力器において、レベルシフト電圧出力端子と接地との間に接続された容量を備えることを特徴とするレベルシフト電圧出力器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流加算型ＤＡ（デジタル／アナログ）変換器に適用するレベルシフト電圧出力器に関する。
【０００２】
【従来の技術】
図７は、レベルシフト電圧出力器を電流加算型ＤＡ変換器のアナログ出力端子に接続した構成を示すブロック図である。図７において、７１は第１の電位、７２は演算増幅器、７３は第２の電位、７４は第１の抵抗器、７５は第１のＭＯＳＦＥＴ、７６は第１のＭＯＳＦＥＴ７５と特性の等しい第２のＭＯＳＦＥＴ、７７は第１の抵抗器７４と抵抗値の等しい第２の抵抗器、７８はｎビットの電流加算型ＤＡ変換器、７９は出力端子である。
【０００３】
さらに、電流加算型ＤＡ変換器７８において、７８ａはデジタルデータ入力端子、７８ｂはバイアス回路、７８ｃはスイッチ、７８ｄは第３の電位、７８ｅは電流加算型ＤＡ変換器７８の出力電流、７８ｆは電流加算型ＤＡ変換器７８の出力負荷抵抗、７８ｇはアナログ出力端子、７８ｈは階調表現用定電流源である。
【０００４】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
第１の電位７１は演算増幅器の７２の反転入力端子に入力され、第２の電位７３は第１の抵抗器７４の一端に供給されている。また、演算増幅器７２の非反転入力端子は第１の抵抗器７４の他端とＭＯＳＦＥＴの７５のドレインに供給され、第１の抵抗器７４の両端の電位差が第１の電位７１と第２の電位７３との電位差に等しくなるように第１のＭＯＳＦＥＴ７５の電流値を制御する。
【０００５】
このとき、演算増幅器７２の出力は第２のＭＯＳＦＥＴ７６のゲートにも接続されているため、第２のＭＯＳＦＥＴ７６と第１のＭＯＳＦＥＴ７５のサイズが等しいときのみ、第２のＭＯＳＦＥＴ７６には第１のＭＯＳＦＥＴ７５と等しい向きで等しい大きさの電流が流れる。すなわち、第２のＭＯＳＦＥＴ７６に流れる電流は、第１の電位７１と第２の電位７３によって設定できる。
【０００６】
また、電流加算型ＤＡ変換器７８は、第３の電位７８ｄがバイアス回路７８ｂに入力され、階調表現用定電流源７８ｈはバイアス回路７８ｂによって電流値を制御する。さらに、デジタル入力端子７８ａに入力されるデジタル入力に応じてスイッチ７８ｃが制御され、出力電流７８ｅを出力負荷抵抗７８ｆに出力する。出力負荷抵抗７８ｆには、出力電流７８ｅと第２のＭＯＳＦＥＴ７６に流れる電流の和に等しい電流が流れる。アナログ出力端子７８ｇからは本来の電圧出力に第２のＭＯＳＦＥＴ７６に流れる電流によるＤＣオフセットが加わった電圧が出力される。
【０００７】
従って、第２の抵抗器７７の一端を電流加算型ＤＡ変換器７８のアナログ出力端子７８ｇ、他端をレベルシフト電圧出力器の出力端子７９とすれば、アナログ出力端子７８ｇと出力端子７９との電位差は第１の電位７１と第２の電位７３により設定され、入力したアナログ電位をシフト電圧でレベルシフトすることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の構成ではシフト電圧値にかかわらず、常に演算増幅器７２と第１のＭＯＳＦＥＴに電流が流れるため消費電力が大きくなるという問題があり、さらに演算増幅器を必要とするため回路面積の縮小に適していない。また、シフト電圧が固定的に設定されてしまうという問題もある。
【０００９】
本発明は、上記問題を解決するもので、低消費電力化と回路面積の縮小が可能なレベルシフト電圧出力器を提供することを目的とする。また、本発明は、低消費電力化と回路面積の縮小とともに、シフト電圧を可変制御できるシフト電圧出力器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１に記載のレベルシフト電圧出力器は、電流加算型ＤＡ変換器（電流加算型ＤＡ変換器１５）から出力されるアナログ電圧をレベルシフトさせてレベルシフト電圧を出力するレベルシフト電圧出力器において、ゲートが前記電流加算型ＤＡ変換器の基準電位を生成するバイアス回路（バイアス回路１５ｂ）の出力に接続され、ドレインが前記レベルシフト電圧が出力される出力端子（出力端子１６）に接続されたＭＯＳＦＥＴ（ＭＯＳＦＥＴ１４）と、前記ＭＯＳＦＥＴのドレインと前記電流加算型ＤＡ変換器のアナログ出力端子（アナログ出力端子１５ｇ）との間に接続された抵抗器（抵抗器１３）と、を備える。
【００１１】
請求項１記載のレベルシフト電圧出力器によれば、ＤＡ変換器のバイアス回路で生成されるバイアス電圧を利用してレベルシフト電圧出力を得ることができるため、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電流化と回路面積の縮小が可能となる。
【００１２】
請求項２に記載のレベルシフト電圧出力器は、請求項１に記載のレベルシフト電圧出力器において、前記ＭＯＳＦＥＴに流れる電流値を可変制御することを特徴とする。請求項２記載のレベルシフト電圧出力器によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、ＭＯＳＦＥＴに流れる電流値を可変制御することで、任意にシフト電圧を可変制御することができる。
【００１３】
請求項３に記載のレベルシフト電圧出力器は、請求項１に記載のレベルシフト電圧出力器において、前記抵抗器が可変抵抗であることを特徴とする。請求項３記載のレベルシフト電圧出力器によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、抵抗器を可変抵抗で構成することで、任意にシフト電圧を可変制御することができる。
【００１４】
請求項４に記載のレベルシフト電圧出力器は、請求項１に記載のレベルシフト電圧出力器において、前記抵抗器に可変電流源が接続されることを特徴とする。請求項４記載のレベルシフト電圧出力器によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、抵抗器に可変電流源を接続することで、任意にシフト電圧を可変制御することができる。
【００１５】
請求項５に記載のレベルシフト電圧出力器は、請求項１に記載のレベルシフト電圧出力器において、前記抵抗器に接続位置を可変できる定電流源が接続されることを特徴とする。請求項５記載のレベルシフト電圧出力器によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、抵抗器に定電流源を接続し、かつ接続位置を可変することで、任意にシフト電圧を可変制御することができる。
【００１６】
請求項６に記載のレベルシフト電圧出力器は、請求項１に記載のレベルシフト電圧出力器において、レベルシフト電圧出力端子と接地との間に接続された容量を備えることを特徴とする。請求項６記載のレベルシフト電圧出力器によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、レベルシフト電圧出力端子と接地との間に接続された容量を追加するのみで、フィルタ機能を設けることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態１におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図である。
【００１８】
図１において、１３は抵抗器、１４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、１５はｎビットの電流加算型ＤＡ変換器、１６は出力端子である。さらに、電流加算型ＤＡ変換器１５において、１５ａはデジタルデータ入力端子、１５ｂは電流加算型ＤＡ変換器１５の基準電位を生成するバイアス回路、１５ｃはスイッチ、１５ｅは出力電流、１５ｆは出力負荷抵抗、１５ｇはアナログ出力端子、１５ｈは階調表現用定電流源である。
【００１９】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
バイアス回路１５ｂで生成されたバイアス電圧はＭＯＳＦＥＴ１４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ１４に流れる電流値が制御される。従って、抵抗器１３の一端を電流加算型ＤＡ変換器１５のアナログ出力端子１５ｇ、他端をレベルシフト電圧出力器の出力端子１６とすれば、アナログ出力端子１５ｇと出力端子１６との電位差をシフト電圧とすることができ、電流加算型ＤＡ変換器１５のアナログ出力を前記シフト電圧でレベルシフトすることができる。
【００２０】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電流化と回路面積の縮小が可能となる。
【００２１】
図２は本発明の実施の形態２におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図である。
【００２２】
図２において、２３は抵抗器、２４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、２５はｎビットの電流加算型ＤＡ変換器、２６は出力端子である。さらに、電流加算型ＤＡ変換器２５において、２５ａはデジタルデータ入力端子、２５ｂは電流加算型ＤＡ変換器２５の基準電位を生成するバイアス回路、２５ｃはスイッチ、２５ｅは出力電流、２５ｆは出力負荷抵抗、２５ｇはアナログ出力端子、２５ｈは階調表現用定電流源である。
【００２３】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
バイアス回路２５ｂで生成されたバイアス電圧はＭＯＳＦＥＴ２４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ２４に流れる電流値が制御される。従って、抵抗器２３の一端を電流加算型ＤＡ変換器２５のアナログ出力端子２５ｇ、他端をレベルシフト電圧出力器の出力端子２６、ＭＯＳＦＥＴに流れる電流値を可変制御すれば、アナログ出力端子２５ｇと出力端子２６との電位差を可変シフト電圧とすることができ、電流加算型ＤＡ変換器２５の出力したアナログ電位を前記可変シフト電圧でレベルシフトすることができる。
【００２４】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、シフト電圧を可変制御することができる。
【００２５】
図３は本発明の実施の形態３におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図である。
【００２６】
図３において、３３は可変抵抗器、３４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、３５はｎビットの電流加算型ＤＡ変換器、３６は出力端子である。さらに、電流加算型ＤＡ変換器３５において、３５ａはデジタルデータ入力端子、３５ｂは電流加算型ＤＡ変換器３５の基準電位を生成するバイアス回路、３５ｃはスイッチ、３５ｅは出力電流、３５ｆは出力負荷抵抗、３５ｇはアナログ出力端子、３５ｈは階調表現用定電流源である。
【００２７】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
バイアス回路３５ｂで生成されたバイアス電圧はＭＯＳＦＥＴ３４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ３４に流れる電流値が制御される。従って、抵抗器３３の一端を電流加算型ＤＡ変換器３５のアナログ出力端子３５ｇ、他端をレベルシフト電圧出力器の出力端子３６、第１の可変抵抗器３３を制御すれば、アナログ出力端子３５ｇと出力端子３６との電位差を可変シフト電圧とすることができ、電流加算型ＤＡ変換器３５の出力したアナログ電位を前記可変シフト電圧でレベルシフトすることができる。
【００２８】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要となるため、低消費電力化と回路面積の縮小が可能となり、さらに、シフト電圧を可変制御することができる。
【００２９】
図４は本発明の実施の形態４におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図である。
【００３０】
図４において、４３は抵抗器、４４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、４５はｎビットの電流加算型ＤＡ変換器、４６は出力端子、４７は可変電流源である。さらに、電流加算型ＤＡ変換器４５において、４５ａはデジタルデータ入力端子、４５ｂは電流加算型ＤＡ変換器４５の基準電位を生成するバイアス回路、４５ｃはスイッチ、４５ｅは出力電流、４５ｆは出力負荷抵抗、４５ｇはアナログ出力端子、４５ｈは階調表現用定電流源である。
【００３１】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
バイアス回路４５ｂで生成されたバイアス電圧は、ＭＯＳＦＥＴ４４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ４４に流れる電流値が制御される。従って、抵抗器４３の一端を電流加算型ＤＡ変換器４５のアナログ出力端子４５ｇ、他端をレベルシフト電圧出力器の出力端子４６、抵抗器４３に可変電流源４７を接続すれば、アナログ出力端子４５ｇと出力端子４６との電位差を可変シフト電圧とすることができ、電流加算型ＤＡ変換器４５の出力したアナログ電位を前記可変シフト電圧でレベルシフトすることができる。
【００３２】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、シフト電圧を可変制御することができる。
【００３３】
図５は本発明の実施の形態５におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器の構成変換器に適用した場合の構成を示すブロック図である。
図５において、５３は抵抗器、５４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、５５はｎビットの電流加算型ＤＡ変換器、５６は出力端子、５７は定電流源である。さらに、電流加算型ＤＡ変換器５５において、５５ａはデジタルデータ入力端子、５５ｂは電流加算型ＤＡ変換器５５の基準電位を生成するバイアス回路、５５ｃはスイッチ、５５ｅは出力電流、５５ｆは出力負荷抵抗、５５ｇはアナログ出力端子、５５ｈは階調表現用定電流源である。
【００３４】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。
バイアス回路５５ｂで生成されたバイアス電圧はＭＯＳＦＥＴ５４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ５４に流れる電流値が制御される。従って、抵抗器５３の一端を電流加算型ＤＡ変換器５５のアナログ出力端子５５ｇ、他端をレベルシフト電圧出力器の出力端子５６、定電流源５７の接続位置を抵抗器５３上で可変制御すれば、アナログ出力端子５５ｇと出力端子５６との電位差を可変シフト電圧とすることができ、電流加算型ＤＡ変換器５５の出力したアナログ電位を前記可変シフト電圧でレベルシフトすることができる。
【００３５】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、シフト電圧を可変制御することができる。
【００３６】
図６は本発明の実施の形態６におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図である。
図６において、６３は抵抗器、６４はドレインがレベルシフト電圧の出力端子に接続されたＭＯＳＦＥＴ、６５はｎビットの電流加算型ＤＡ変換器、６６は出力端子、６７は容量である。さらに、電流加算型ＤＡ変換器６５において、６５ａはデジタルデータ入力端子、６５ｂは電流加算型ＤＡ変換器６５の基準電位を生成するバイアス回路、６５ｃはスイッチ、６５ｅは出力電流、６５ｆは出力負荷抵抗、６５ｇはアナログ出力端子、６５ｈは階調表現用定電流源である。
【００３７】
以上のように構成されたレベルシフト電圧出力器を備えた電流加算型ＤＡ変換器について、以下、その動作を説明する。バイアス回路６５ｂで生成されたバイアス電圧は、ＭＯＳＦＥＴ６４のゲートに供給され、バイアス電圧値に応じてＭＯＳＦＥＴ６４に流れる電流値が制御される。従って、抵抗器６３の一端を電流加算型ＤＡ変換器６５のアナログ出力端子６５ｇ、他端をレベルシフト電圧出力器の出力端子６６とすれば、アナログ出力端子６５ｇと出力端子６６との電位差をシフト電圧とすることができ、電流加算型ＤＡ変換器６５の出力したアナログ電位を前記シフト電圧でレベルシフトすることができる。また、出力端子６６と接地との間に接続された容量６７を備え、抵抗器６３と共に１次のローパスフィルタを形成しているので、アナログ電位をレベルシフトするたけではなく、フィルタ機能もわずかな回路追加で実現することができる。
【００３８】
以上のように本実施形態によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、容量付加のみでフィルタ機能を持たせることができる。
【００３９】
【発明の効果】
本発明によれば、ＤＡ変換器のバイアス回路で生成されるバイアス電圧を利用してレベルシフト電圧出力を得ることができるため、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電流化と回路面積の縮小が可能となる。
【００４０】
また、本発明によれば、従来構成におけるレベルシフト電圧器の演算増幅器が不要になるため、低消費電力化と回路面積の縮小が可能となり、さらに、任意にシフト電圧を可変制御することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図２】本発明の実施の形態２におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図３】本発明の実施の形態３におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図４】本発明の実施の形態４におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図５】本発明の実施の形態５におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図６】本発明の実施の形態６におけるレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【図７】従来のレベルシフト電圧出力器であり、電流加算型ＤＡ変換器に適用した場合の構成を示すブロック図。
【符号の説明】
１３、２３、３３、４３、５３、６３、７７  抵抗器
１４、２４、３４、４４、５４、６４、７６  ＭＯＳＦＥＴ
１５、２５、３５、４５、５５、６５、７８  ｎビットの電流加算型ＤＡ変換器
１６、２６、３６、４６、５６、６６、７９  出力端子
１５ａ、２５ａ、３５ａ、４５ａ、５５ａ、６５ａ、７８ａ  デジタルデータ入力端子
１５ｂ、２５ｂ、３５ｂ、４５ｂ、５５ｂ、６５ｂ、７８ｂ  バイアス回路
１５ｃ、２５ｃ、３５ｃ、４５ｃ、５５ｃ、６５ｃ、７８ｃ  スイッチ
１５ｅ、２５ｅ、３５ｅ、４５ｅ、５５ｅ、６５ｅ、７８ｅ  出力電流
１５ｆ、２５ｆ、３５ｆ、４５ｆ、５５ｆ、６５ｆ、７８ｆ  出力負荷抵抗
１５ｇ、２５ｇ、３５ｇ、４５ｇ、５５ｇ、６５ｇ、７８ｇ  アナログ出力端子
１５ｈ、２５ｈ、３５ｈ、４５ｈ、５５ｈ、６５ｈ、７８ｈ  階調表現用定電流源
４７  可変電流源
５７  定電流源
６７  容量
７１  第１の電位
７２  演算増幅器
７３  第２の電位
７４  第１の抵抗器
７５  第１のＭＯＳＦＥＴ
７８ｄ  第３の電位
【図１】
0003773179.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003773179.tif 000008