(57)【特許請求の範囲】
【請求項１】
外部からの表示データに応じて駆動データ信号を出力する表示制御装置と、該表示制御装置が出力した該駆動データ信号を受信するドライバ回路と、該ドライバ回路により駆動する表示部と、を備えた表示装置において、
前記表示データを格納するメモリと、
前記メモリに格納する前記表示データを圧縮するデータ圧縮手段と、
前記圧縮手段で圧縮されて前記メモリに格納されていた前記表示データを伸長するデータ伸長手段と、
外部からのｎ（ｎは自然数）フレーム目の表示データと、前記メモリに一旦格納されて前記データ伸長手段で伸長された（ｎ−１）フレーム目の表示データとの偏差を求め、該偏差の絶対値が予め定めた値（予め定められた値＞０）より大きい場合に、該偏差に応じて、該ｎフレーム目の表示データを補正し、補正された該ｎフレーム目の表示データを前記駆動データ信号として前記ドライバ回路へ出力し、該偏差の絶対値が該予め定めた値以内である場合に、前記外部からの前記ｎフレーム目の表示データを補正することなく、該ｎフレーム目の表示データを前記駆動データ信号として前記ドライバ回路へ出力する表示データ補正手段と、
を備えていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記データ圧縮手段は、表示データの１画素当たりのデータ量であるビット数を減らすことにより、該表示データを圧縮する圧縮手段を有している、
ことを特徴とする表示装置。
【請求項３】
請求項１及び２のいずれか一項に記載の表示装置において、
前記データ圧縮手段は、前記表示データを間引くことにより、該表示データを圧縮する圧縮手段を有し、
前記データ伸長手段は、前記表示データを間引く前記圧縮手段で圧縮されて前記メモリに記憶されていた前記表示データを伸張する、
ことを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記表示データを間引く前記圧縮手段は、外部から順次入力するＮ画素分の表示データをｄ（０）,ｄ（１）,ｄ（２）,ｄ（３）,…とすると、ｄ（０・Ｎ0＋ｍ），ｄ（１・Ｎ0＋ｍ），ｄ（２・Ｎ0＋ｍ），…，ｄ（ｋ・Ｎ0＋ｍ），…のそれぞれを、Ｎ0画素分の表示データの代表値とし、Ｎ0画素分の該代表値を前記メモリに記憶する表示データとし、
ｋ，ｍは、いずれも０以上の整数であり、Ｎ0は、前記Ｎ画素分のＮの自然数分の１で且つ自然数であり、Ｎ0＞ｍである、
ことを特徴とする表示装置。
【請求項５】
請求項３に記載の表示装置において、
前記表示データを間引く前記圧縮手段は、外部から順次入力するＮ画素分の表示データをのうちのＮ0（Ｎ0は、前記Ｎ画素分のＮの自然数分の１で且つ自然数である）画素分の表示データの平均値を、該Ｎ0画素分の表示データの代表値とし、Ｎ0画素分の該代表値を前記メモリに記憶する表示データとする、
ことを特徴とする表示装置。
【請求項６】
請求項４及び５のいずれか一項に記載の表示装置において、
前記データ伸張手段は、前記表示データを間引く前記圧縮手段で圧縮されて得られた前記Ｎ0画素分の表示データの前記代表値を、該Ｎ0画素分の表示データを構成するＮ0個の各画素の表示データとする、
ことを特徴とする表示装置。
【請求項７】
請求項４及び５のいずれか一項に記載の表示装置において、
前記データ伸張手段は、前記表示データを間引く前記圧縮手段で圧縮されて得られた前記Ｎ0画素分の表示データ（以下、伸張対象表示データ群とする）の代表値と、外部からの表示データの入力順序に対応して、前記伸張対象表示データ群の次のＮ0画素分の表示データの代表値と、前記伸張対象表示データ群を構成するＮ0個の各画素の表示データ毎に各代表値に対して予め定められた重み付け係数とを用いて、該伸張対象表示データ群を構成するＮ0個の各画素の表示データを求める、
ことを特徴とする表示装置。
【請求項８】
請求項１から７のいずれか一項に記載の表示装置において、
前記表示データ補正手段は、外部からの前記ｎフレーム目の表示データのうち表示開始位置からＸ番目の表示データをｄ（X）とし、前記メモリに一旦格納された前記（ｎ−１）フレーム目の表示データのうち、該ｄ（X）に対応する表示データをｑ（X）とし、該ｄ（X）に対応し前記駆動信号対応の表示データをＤ（X）とし、ｋ（ｄ,ｑ）をｄ（X）及びｑ（X）に依存する０より大きい実数とすると、
Ｄ（X）＝ｄ（X）＋ｋ（ｄ,ｑ）×（ｄ（X）−ｑ（X））
以上の式で、前記駆動データ信号対応の前記表示データＤ（X）を求める、
ことを特徴とする表示装置。
【請求項９】
請求項８に記載の表示装置において、
前記ｋ（ｄ,ｑ）の値を変える係数補正手段を備えている、
ことを特徴とする表示装置。
【請求項１０】
請求項１に記載の表示装置において、
前記（ｎ−１）フレーム目のＮ（Ｎは１より大きな自然数）画素分の表示データを前記メモリから順次読み出して、前記表示データ補正手段に与え、次に、該（ｎ−１）フレーム目のＮ画素分の表示データの読み出しに応じて、該（ｎ−１）フレーム目のＮ画素分の表示データを読み出した該メモリ中の領域に、前記ｎフレーム目のＮ画素分の表示データを順次書き込むメモリ制御手段を備えている、
ことを特徴とする表示装置。
【請求項１１】
請求項１０に記載の表示装置において、
前記メモリと前記表示データ補正手段と前記メモリ制御手段とは、１つの回路チップ内に形成されている、
ことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部からの表示データに応じて表示部のドライバ回路へ駆動信号を出力する表示装置に係り、特に動画表示性能を高めるものに関する。
【０００２】
【従来の技術】
アクティブ・マトリックス液晶表示装置では、外部システムから入力される表示データを階調電圧に変換し、この階調電圧をドレイン電圧として液晶表示パネルに供給することで、階調表示を実現している。近年、このようなアクティブ・マトリックス液晶表示装置において、液晶パネルの大画面化、高色純度化が進んできる。
【０００３】
しかしながら、現在一般的なTFT液晶材料の応答速度は20〜40ms程度であり、このことが動画表示において残像感が残る要因となっており、十分な表示性能が得られていないのが現状である。特に、“白から黒”若しくは“黒から白”へ表示が変化する場合よりも“中間調から中間調”へ変化する場合の方が液晶の応答速度は一般的に遅く、場合によっては３倍から４倍もの時間がかかってしまう。
【０００４】
この問題を解決する方法としては、例えば、特開２０００−２２１４７５号公報に示されるように、１フレーム（フィールド）前の表示データをメモリに格納し、次のフレームにおいて格納された表示データと新しく外部システムから入力される表示データとを比較し、この比較結果に応じて、表示データを変換し、この変換された表示データに応じて階調表示を実現する方法が知られている。
【０００５】
【発明が解決しようとする課題】
上記技術を用いれば、中間調表示における応答速度は改善することができ、見かけ上、以前よりも良好な表示品質を得ることが可能となる。
【０００６】
しかしながら、上記従来技術では、１フレーム分の表示データを常に保持する必要がある上に、メモリに対するリード動作とライト動作を同時に行う必要があるため、２フレーム分のメモリ容量を必要とする。その結果、基板実装面積の大型化、消費電力増大、高価格化等の課題を引き起こしてしまうという問題点がある。
【０００７】
本発明の目的は、上記従来技術の問題点を鑑み、メモリ実装面積及び消費電力の増加、さらには価格の増大を抑えつつ、動画表示においても残像感がなく良好な表示品質を得ることができる表示装置を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するための表示装置は、
外部からの表示データに応じて駆動データ信号を出力する表示制御装置と、該表示制御装置が出力した該駆動データ信号を受信するドライバ回路と、該ドライバ回路により駆動する表示部と、を備えた表示装置において、
前記表示データを格納するメモリと、
前記メモリに格納する前記表示データを圧縮するデータ圧縮手段と、
前記圧縮手段で圧縮されて前記メモリに格納されていた前記表示データを伸長するデータ伸長手段と、
外部からのｎ（ｎは自然数）フレーム目の表示データと、前記メモリに一旦格納されて前記データ伸長手段で伸長された（ｎ−１）フレーム目の表示データとの偏差を求め、該偏差の絶対値が予め定めた値（予め定められた値＞０）より大きい場合に、該偏差に応じて、該ｎフレーム目の表示データを補正し、補正された該ｎフレーム目の表示データを前記駆動データ信号として前記ドライバ回路へ出力し、該偏差の絶対値が該予め定めた値以内である場合に、前記外部からの前記ｎフレーム目の表示データを補正することなく、該ｎフレーム目の表示データを前記駆動データ信号として前記ドライバ回路へ出力する表示データ補正手段と、
を備えていることを特徴するものである。
【００１０】
【発明の実施の形態】
以下、本発明に係る各種実施形態について、図面を用いて説明する。
【００１１】
まず、図１〜図１０，図２１及び図２２を用いて、本発明に係る第１の実施形態としての液晶表示装置について説明する。
【００１２】
本実施形態の液晶表示装置は、液晶表示パネル１２０と、この液晶表示パネル２０を駆動させるドライバ１２１，１２２と、ドライバ１２１，１２２へ信号を出力する制御回路１００と、を備えている。
【００１３】
液晶表示パネル１２０は、図示されていないが、互いに直交する複数のドレイン線及び複数のゲート線と、この交差部に対応して設けられている画素電極と、を有している。この液晶表示パネル１２０の画素数は、本実施形態において、１０２４×３×７６８で、各画素には８ビット分の表示信号が入力する。
【００１４】
ドライバ１２１，１２２としては、液晶表示パネル１２０の複数のドレイン線に電圧をかけるドレインドライバ１２１と、液晶表示パネル１２０の複数のゲート線に電圧をかけるゲートドライバ１２２とがある。
【００１５】
制御回路１００は、外部からの表示データ１０２ａ等を液晶表示パネル１０９の駆動に対応した駆動データ信号等に変換するTCON（Timing  Convertor）回路１１０と、外部から電力を受けて各部に電力を供給する電源回路１１１と、を有している。TCON回路１１０及び電源回路１１１は、一枚の制御基板上に形成されている。また、TCON回路１１０は、１チップ化されている。
【００１６】
TCON回路１１０は、外部からの差動信号としての表示データ１０２ａ等をCMOS信号としての表示データ１０２等に変換するレベル変換回路１０９と、CMOS信号としての表示データ１０２を１フレーム分格納する表示データメモリ１０４と、この表示データメモリ１０４へのデータ書き込み及び読み出しを制御するメモリ制御回路（メモリ制御手段、データ圧縮手段）１０３と、レベル変換回路１０９からのｎフレーム目の表示データ１０２及び表示データメモリ１０４に格納されている（ｎ−１）フレーム目の表示データ１１６から駆動データ信号１１７を生成する表示データ変換回路（表示データ変換手段、データ伸張手段）１１２と、外部からの制御信号１０１に基づいて各種タイミング信号１１３，１１４，１１５を生成するタイミング信号生成回路１０８と、を有している。なお、ここでは、差動信号としての表示データ１０２ａが外部から入力することにしているが、これがCMOS信号としての表示データである場合には、当然、レベル変換回路１０９は不要である。また、差動信号やCMOS信号以外のかたちで外部から表示データが入力する場合には、この信号に応じたトランスミッターＩＣをレベル変換回路に用いればよい。
【００１７】
制御回路１００が形成されている制御基板には、図１及び図２１に示すように、外部と信号接続するための入力コネクタ１３１と、ドレインドライバ１２１と信号接続するためのドレインドライバFPCC（Flexible  Printed  Circuit）１３２と、ゲートドライバ１２２と信号接続するためのゲートドライバFPCC（Flexible  Printed  Circuit）１３３とが設けられている。入力コネクタ１３１には、外部からの表示データ１０２ａ及び制御信号１０１ａの他、外部からの電力１１１ａも通る。また、ドレインドライバFPCC１３２には、駆動データ信号１１７及びタイミング信号１１４が通り、ゲートドライバFPCC１３３にはタイミング信号１１３が通る。なお、図２１は、液晶表示パネル１２０を裏側から見た図である。
【００１８】
メモリ制御回路１０３と表示データメモリ１０４とは、１６ビット幅のデータバス１０７で接続されている。このように表示データメモリ１０４のデータバス幅は１６ビットであるのに対して、外部からの表示データ１０２が２４ビット（＝８ビット×３）であることから、メモリ制御回路１０３は、表示データ１０２を１６ビットの表示データに変換する機能を有している。
【００１９】
メモリ制御回路１０３は、図２に示すように、制御信号１０１からメモリ制御タイミング信号１０５を生成するメモリ制御信号生成回路２０１と、制御信号１０１中に含まれている同期信号２０２をカウントしてカウント信号（０，１，２，３，０，１，…）２０５を生成する４進カウンタ２０４と、１画素当たり２４ビットの表示データを１６ビットの表示データに圧縮する表示データ圧縮回路（深さ方向圧縮手段）２０９と、同期信号２０２に基づいて圧縮された表示データ２０７−０を４クロック分ずつ位相遅れにする４つのシフト回路２０６−１，〜，２０６−４と、カウント信号２０５が示すカウント値に応じて複数のシフト回路２０６−１，〜，２０６−４のうちの一つからの出力を選択する選択回路２０８と、選択回路２０８からの出力を一時的に蓄えて、これをライト表示データ１０６として表示データメモリ１０４に書き込むライト表示データバッファ２１０と、表示データメモリ１０４に記憶されている表示データを読み出して、これを一時的に蓄えてデータ変換回路１１２へ出力するリード表示データバッファ２１１と、を有している。４つのシフト回路２０６−１，〜，２０６−４は、互いに直列的に接続され、それぞれは、図３に示すように、同期信号２０２に応じて表示データを１クロック分保持する４つのラッチ回路３０１，３０１，…を有している。
【００２０】
なお、本実施形態において、時間軸方向圧縮手段は、メモリ制御回路１０３の構成要素のうち、４進カウンタ２０４と４つのシフト回路２０６−１，〜，２０６−４と選択回路２０８とを有して構成されている。
【００２１】
表示データ変換回路１１２は、図５に示すように、タイミング信号生成回路１０８（図１）からのタイミング信号１１５に基づいてラッチ信号５０２−１，〜５０２−４及び選択信号（０，１，２，３，４，０，１，…）５０３を生成するデータ選択信号生成回路５０１と、メモリ制御回路１０３からのリード表示データ１１６をラッチ信号５０２−１，〜５０２−４に従って保持する４つのラッチ回路５０２−１〜５０２−４と、選択信号５０３が示す値に応じて複数のラッチ回路５０２−１〜５０２−４のうちの一つからの出力を選択する選択回路５０６と、この選択回路５０６からの（ｎ−１）フレーム目の表示データと外部からのｎフレーム目の表示データ１０２とを比較して駆動データ信号１１７を作成するデータ補正回路５０８と、を有している。
【００２２】
なお、本実施形態において、データ伸張手段は、表示データ変換回路１１２の構成要素のうち、データ選択信号生成回路５０１と４つのラッチ回路５０２−１〜５０２−４と選択回路５０６とを有して構成されている。
【００２３】
次に、以上で説明した液晶表示装置の動作について説明する。
【００２４】
図１に示すように、外部からの表示データ１０２ａ及び制御信号１０１ａは、TCON回路１１０内のレベル変換回路１０９でレベル変換される。レベル変換された制御信号１０１は、メモリ制御回路１０３及びタイミング信号生成回路１０８へ送られ、レベル変換された表示データ１０２は、メモリ制御回路１０３及び表示データ変換回路１１２へ送られる。
【００２５】
図２に示すように、表示データ１０２は、メモリ制御回路１０３のデータ圧縮回路（深さ方向圧縮手段）２０９に入力し、そこで、１画素当たり２４（＝８×３）ビットの表示データ１０２がメモリデータバス１０７のバス幅に一致した１６ビットの表示データ２０７−０に圧縮される、つまり表示データが深さ方向に圧縮される。具体的には、例えば、Ｒ（赤）の８ビットデータのうちの上位５ビットを用い、Ｇ（緑）の８ビットデータのうちの上位６ビットを用い、Ｂ（青）の８ビットデータのうちの上位５ビットを用いることで、２４ビットの表示データ１０２を２／３の１６ビットの表示データ２０７−０に圧縮する。
【００２６】
メモリ制御回路１０３のメモリ制御信号生成回路２０１は、制御信号１０１からメモリ制御タイミング信号１０５を生成する。また、４進カウンタ２０４は、制御信号１０１中に含まれている１水平期間毎の開始タイミングを示す表示タイミング信号２０３を受け付けると、図４に示すように、制御信号１０１中に含まれている同期信号２０２を０，１，２，３，０，１，２，…とカウントしてカウント信号（０，１，２，３，０，１，２，…）２０５を生成する。
【００２７】
メモリ制御回路１０３の各シフト回路２０６−１〜２０６−４は、表示データ２０７−０，〜,２０７−３が入力すると、これを同期信号２０２に基づいて４クロック分保持してから、出力する。このため、第１シフト回路２０６−１では、図４に示すように、入力表示データ２０７−０を４クロック分位相を遅らせたシフト表示データ２０７−１を出力し、このシフト表示データ２０７−１が入力する第２シフト回路２０６−２では、これをさらに４クロック分位相を遅らせて、最終的に、第４シフト回路２０６−４では、入力表示データ２０７−０に対して１６クロック分位相が遅れたシフト表示データ２０７−４を出力する。このため、例えば、各画素毎の入力表示データ２０７−０をｄ０，ｄ１，ｄ２，…とした場合、第４シフト回路２０６−４からの出力であるシフト表示データ２０７−４がｄ０，ｄ１，…のときには、第３シフト回路２０６−３からの出力であるシフト表示データ２０７−３が４クロック分シフトしたｄ４，ｄ５，…となり、第２シフト回路２０６−２からの出力であるシフト表示データ２０７−２がさらに４クロック分シフトしたｄ８，ｄ９，…となり、第１シフト回路２０６−１からの出力であるシフト表示データ２０７−１がさらに４クロック分シフトしたｄ１２，ｄ１３，…となる。
【００２８】
メモリ制御回路１０３の選択回路２０８は、カウント信号２０５が示すカウント値に応じて複数のシフト回路２０６−１，〜，２０６−４のうちの一つからの出力を選択する。具体的には、図４に示すように、カウント信号２０５が０を示している際には、第４シフト回路２０６−４からのシフト表示データ２０７−４であるｄ０を選択し、次に、カウント信号が１を示すと、このときの第３シフト回路２０６−３からのシフト表示データ２０７−３であるｄ５を選択し、さらに次に、カウント信号が２を示すと、このときの第２シフト回路２０６−２からのシフト表示データ２０７−２であるｄ１０を選択し、さらに次に、カウント信号が３を示すと、このときの第１シフト回路２０６−１からのシフト表示データ２０７−１であるｄ１５を選択する。すなわち、選択回路２０８からの出力は、ｄ０〜ｄ１９の２０画素の表示データのうち、５（後述するＮ0の値）画素の表示データ毎に１画素分の表示データｄ０，ｄ５，ｄ１０，ｄ１５を抽出したものになり、入力表示データ２０７−０は、時間軸方向に１／５に圧縮される。
【００２９】
ライト表示データバッファ２１０は、選択回路２０８からの表示データが２０画素相当分（ｄ０，ｄ５，ｄ１０，ｄ１５）溜まると、これをライト表示データ１０６として、メモリ制御タイミング信号１０５に含まれているライトタイミング信号２１３に従って、メモリ１０４に書き込む。この際、ライト表示データバッファ２１０は、メモリ制御タイミング信号１０５に含まれているアドレス信号２１５に応じたメモリ１０４中の領域に、このライト表示データ１０６を書き込む。この表示データメモリ１０４の記憶容量は、１フレームの表示データ分である。但し、外部からの表示データ１０２を１フレーム分記憶する容量は不要で、前述したように、このメモリ１０４に表示データを記憶させる前段階で、外部からの表示データを深さ方向に２／３に圧縮し、時間軸方向に１／５に圧縮しているので、このメモリ１０４の記憶容量は、外部からの表示データ１０２を１フレーム分記憶する容量の２／１５（＝２／３×１／５）の容量で足りる。
【００３０】
メモリ制御回路１０３のメモリアクセスは、図４に示すように、２０クロックを１サイクルとして実行され、この１サイクルの後半部に、以上で説明したライト表示データ１０６のメモリ１０４への書き込みが実行される。一方、１サイクル中の前半部では、メモリ１０４中の１フレーム前の表示データがリード表示データバッファ２１１により読み取られる。リード表示データバッファ２１１は、メモリ制御タイミング信号１０５に含まれているリードタイミング信号２１４に従って、同じくメモリ制御タイミング信号１０５に含まれているアドレス信号２１５に応じたメモリ１０４中の領域から、１フレーム前の２０画素相当分の表示データｑ０，ｑ５，ｑ１０，ｑ１５を順次読み込み、２０画素相当分の表示データが溜まった時点で、これをデータ変換回路１１２へ送る。１サイクル中のリード／ライト動作で用いられるアドレス信号２１５は、メモリ１０４中の同じ領域を示している。従って、１サイクルの前半部でメモリ１０４から（ｎ−１）フレーム目の先頭部分の２０画素相当分の表示データｑ０，ｑ５，ｑ１０，ｑ１５が読み出されると、このサイクルの後半部で、（ｎ−１）フレーム目の表示データｑ０，ｑ５，ｑ１０，ｑ１５の記憶領域と同じ領域に、ｎフレーム目の先頭部分の２０画素相当分の表示データｄ０，ｄ５，ｄ１０，ｄ１５が書き込まれる。さらに、次のサイクルでは、前半部で、メモリ１０４から（ｎ−１）フレーム目の２０画素相当分の表示データｑ２０，ｑ２５，ｑ３０，ｑ３５が読み取られ、後半部で、（ｎ−１）フレーム目の表示データｑ２０，ｑ２５，ｑ３０，ｑ３５の記憶領域と同じ領域に、ｎフレーム目の２０画素相当分の表示データｄ２０，ｄ２５，ｄ３０，ｄ３５が書き込まれる。
【００３１】
以上のように、本実施形態では、（ｎ−１）フレーム目のＮ（本実施形態では、Ｎは２０）画素相当分の表示データ１０６を表示データメモリ１１６から順次読み出して、表示データ変換回路１１２に与え、（ｎ−１）フレーム目のＮ画素分の表示データ１１６を読み出す毎に、このリード表示データ１１６を読み出したメモリ１０４中の領域に、ｎフレーム目のＮ画素分の表示データ１０６を順次書き込んでいるので、メモリの記憶容量として２フレーム分の容量は不要で、１フレーム分の容量で足りる。このように、記憶容量を１フレーム分で足りるようにするために、Ｎ画素分の表示データの読み込みと、その領域への書き込みとを交互に繰り返して行えるのは、本実施形態のように、メモリに記憶させるデータが規則正しく順序だっており、しかもこれを順番に記憶させればよい上に、記憶した順に順次読み出せばよいという特殊環境下で初めて可能なことであり、一般的なコンピュータのメモリの使用環境のように、不規則なタイミングで不規則なデータを記憶し、不規則なタイミングで特定のデータのみを読み出すような環境下では、当然、不可能なことである。
【００３２】
図５に示すように、データ変換回路１１２のデータ選択信号生成回路５０１では、タイミング信号生成回路１０８（図１）からのタイミング信号１１５に基づいてラッチ信号５０２−１，〜５０２−４及び選択信号（０，１，２，３，４，０，１，…）５０３を生成する。ラッチ信号５０２−１，〜５０２−４は、メモリ制御回路１０３からの前フレームの２０画素相当分のリード表示データ１１６をそれぞれラッチ表示データ５０５−１，〜，５０５−４として、同期信号２０２の２０クロック分だけ保持できるタイミングで発生する。従って、各ラッチ回路５０４−１〜５０４−４は、対応する各ラッチ信号５０２−１，〜５０２−４に従って、メモリ制御回路１０３からの前フレームの２０画素相当分のリード表示データ１１６をそれぞれラッチ表示データ５０５−１，〜，５０５−４として同期信号２０２の２０クロック分だけ保持する。
【００３３】
データ選択信号生成回路５０１は、図９に示すように、さらにタイミング信号１１５に含まれている同期信号２０２を５クロック毎にカウントアップし、カウント値が４になると再度０からカウントして、このカウント値（０，１，２，３，４，０，１，…）を選択信号５０３として、選択回路５０６へ出力する。選択回路５０６は、選択信号５０３が示すカウント値に応じて複数のラッチ回路５０４−１〜５０４−４のうちの一つからの出力を選択する。従って、例えば、データ変換回路１１２に入力したリード表示データ１１６がｑ０，ｑ５，ｑ１０，ｑ１５である場合、選択回路５０６は、まず、第１ラッチ回路５０４−１が保持しているｑ０をデータ補正回路５０８へ５クロック分出力し、次に、第２ラッチ回路５０４−２が保持しているｑ５を５クロック分出力し、最後に、第４ラッチ回路５０４−４が保持しているｑ１５を５クロック分出力する。このため、選択回路５０６からの表示データ５０７が入力するデータ補正回路５０８は、表示開始位置の第０画素の表示データから第４画素の表示データまでは、ｑ０として認識し、第５画素の表示データから第９画素の表示データまでは、ｑ５として認識し、以下、５画素分の表示データ毎に、ｑ１０，ｑ１５と認識する。
【００３４】
データ補正回路５０８は、以上のように入力する（ｎ−１）フレーム目の表示データ５０７と、ｎフレーム目の表示データ１０２とを比較して、駆動データ信号１１７を生成し、これをドレインドライバ１１７（図１）に与える。
【００３５】
ここで、データ補正回路５０８による駆動データ信号１１７の作成手順について、図６及び図７に示すフローチャートに従って説明する。なお、これらのフローチャートでは、表示開始位置からＸ番目の表示データに関する処理を示しており、d(X)は表示開始位置からＸ番目の入力表示データ１０２を示し、q(X)は表示開始位置からＸ番目の前フレームの表示データ５０７を示し、D（X）は表示開始位置からＸ番目の画素に対する駆動データ信号１１７に対応する表示データを示している。
【００３６】
図６のフローチャートに示すように、データ補正回路５０８は、入力表示データd(X)及び前フレーム表示データq(X)が入力すると（ステップ１）、両者の差dif（X）を演算する（ステップ２）。前フレーム表示データq(X)は、前述したように、５画素毎に変化するため、q(5*INT(X/5))と記述できる。但しINT(X)はXを0に近い整数に丸めた値を意味する。従って、このステップ２では、dif（X）＝d(X)−q(5*INT(X/5))を演算する。この際、前フレーム表示データq(X)は、ＲとＢが５ビット、Ｇが６ビットに圧縮したものであるのに対して、入力表示データd(X)はＲＧＢそれぞれが８ビットであるので、この入力表示データd(X)も、ＲとＢが５ビット、Ｇが６ビットとして、以上の演算を実行する。
【００３７】
次に、差dif（X）の絶対値が１より大きいか否かを判断し（ステップ３）、差dif（X）の絶対値が１以下である場合には、前フレーム表示データに対する階調変化が殆ど無い、言い換えると、ほぼ静止画像であると判断し、入力表示データd（X）をそのまま駆動データ信号対応の表示データD（X）として、この表示データD（X）を駆動データ信号１１７に変換し、ドレインドライバ１１７（図１）に与える（ステップ４）。一方、差dif（X）の絶対値が１より大きい場合には、階調変化がある動画像であると判断して、補正アルゴリズムを実行する（ステップ５）。なお、ここでは、差dif（X）の絶対値に対して１を基準に、大小の判断を行っているが、この基準値は、液晶パネルの特性に応じて、２，３等の値を用いてもよい。
【００３８】
この補正アルゴリズムでは、まず、図７のフローチャートに示すように、データ補正回路５０８は、差dif（X）が０より小さいか否か、言い換えると、階調度が前フレームより小さくなったか否か、さらに言い換えると、輝度が下がったか否かを判断する（ステップ１１）。
【００３９】
そして、(A)dif(X)>0の場合、つまり、輝度が上がった場合には、ステップ１２〜ステップ１６を実行して、以下の（1）〜（3）に場合分けして、各場合の駆動データ信号D（X）を定める。
【００４０】
(1)d(X)≧limit2（ステップ13でNO）：D(X)=d(X)
【００４１】
(2)Limit2>d(X)≧Limit1（ステップ13でYES）：D(X)=d(X)+kr2×dif(X)
【００４２】
(3)Limit1>d(X)>0（ステップ12でYES）：D(X)=d(X)+kr1×dif(X)
【００４３】
また、(B)dif(X)<0の場合、つまり、輝度が下がった場合には、ステップ１７〜ステップ１９を実行して、以下の（１）,（２）に場合分けして、各場合の駆動データ信号D（X）を定める。
【００４４】
(1)d(X)≧Limit1（ステップ17でNO）：D(X)=d(X)+kf2×dif(X)
【００４５】
(2)Limit1>d(X)>0（ステップ17でYES）：D(X)=d(X)+kf1×dif(X)
【００４６】
なお、以上において、制限値Limit1，制限値Limit2，変換係数kr1，変換係数kr2，変換係数kf1，変換係数kf2は、例えば、図８に示すような値をとる。なお、同図に示す各値に関しても、液晶パネルの特性や階調電圧等に応じて適宜変更することが好ましい。また、これらの変換係数を適宜変更できるように、液晶表示装置のいずれかに係数変スイッチを設け、この係数変更スイッチからの信号を受けて、データ補正回路５０８がこの信号に応じて変換係数を変えるようにしてもよい。
【００４７】
次に、ある表示パターンに対して、具体的にどのようなデータ補正が行われるかについて、図１０を用いて説明する。
【００４８】
例えば、（ｎ−１）フレーム目の入力表示データのパターンが図１０Ａに示すようなものである場合、メモリ１０４には、（ｎ−１）フレーム目の第０列目と第５列目が記憶され、第１列目〜第４列目は第０列目と同じ表示データとして扱われ、第６列目〜第９列目は第５列目と同じ表示データとして扱われるため、（ｎ−１）フレーム目のメモリデータを表示すると、図１０Ｂのようになる。また、ｎフレーム目の入力表示データのパターンが、図１０Ｃに示すように、（ｎ−１）フレーム目の入力表示データのパターンに対して３画素分右側にズラしたパターンである場合でも、メモリ１０４には、ｎフレーム目の第０列目と第５列目が記憶され、第１列目〜第４列目は第０列目と同じ表示データとして扱われ、第６列目〜第９列目は第５列目と同じ表示データとして扱われるため、ｎフレーム目のメモリデータを表示すると、図１０Ｄのようになる。
【００４９】
仮に、（ｎ−１）フレーム目のメモリデータ（図１０Ｂ）とｎフレーム目の入力表示データ（図１０Ｃ）とを用いて、ｎフレーム目の駆動データ信号（図１０Ｅ）を生成するとする。この場合、（ｎ−１）フレーム目のメモリデータとｎフレーム目の入力表示データとは、（Ａ，０）〜（Ａ，４），（Ａ，６）〜（Ａ，９），（Ｂ，０）〜（Ｂ，３），（Ｂ，７）〜（Ｂ，９），（Ｃ，８），（Ｃ，９），（Ｄ，９），（Ｅ，０）〜（Ｅ，３），（Ｆ，０）〜（Ｆ，３）が、いずれの表示データもＢａであるため、これらの領域のｎフレーム目の入力表示データは補正されることがなく、そのまま、これらの領域のｎフレーム目の駆動データ信号に変換される。さらに、（ｎ−１）フレーム目のメモリデータとｎフレーム目の入力表示データとは、（Ｂ，４），（Ｃ，３），（Ｃ，４），（Ｄ，３）〜（Ｄ，８），（Ｅ，４）〜（Ｅ，９），（Ｆ，４）〜（Ｆ，９）が、いずれの表示データもＢｂであるため、これらの領域のｎフレーム目の入力表示データも補正されることがなく、そのまま、これらの領域のｎフレーム目の駆動データ信号に変換される。
【００５０】
一方、（Ｃ，０）〜（Ｃ，２），（Ｄ，０）〜（Ｄ，２）の領域では、（Ｎ−１）フレーム目のメモリデータがＢｂであるのに対して、Ｎフレーム目の表示データがＢａと明るくなっているため、表示データＢａよりも明るいＢｂａをこの領域の表示データとされ、この表示データが駆動データ信号に変換される。また、（Ａ，５），（Ｂ，５），（Ｂ，６），（Ｃ，５）〜（Ｃ，７）の領域では、（Ｎ−１）フレーム目のメモリデータがＢａであるのに対して、Ｎフレーム目の表示データがＢｂと暗くなっているため、表示データＢｂよりも暗いＢａｂをこの領域の表示データとされ、この表示データが駆動データ信号に変換される。
【００５１】
すなわち、本実施形態では、表示データが前フレームの表示データよりも明るくなる場合には、この表示データよりも明るい表示を実行させる駆動データ信号を生成し、表示データが前フレームの表示データよりも暗くなる場合には、この表示データよりも暗い表示を実行させる駆動データ信号を生成することで、目視での応答速度を高めている。例えば、図２２に示すように、前フレーム表示データの示す輝度が図中の「変化前」で、今回の表示データの示す輝度が図中の「目標」の値であり、前回よりも輝度アップし、且つ両者の輝度差が以上で説明した補正を行う輝度差以上である場合には、図中の「設定１」「設定２」「設定３」のように、目標輝度より高く輝度になるように駆動データ信号を生成することにより、「変化前」の輝度から「目標」の輝度に達する時間を短くすることができる。なお、「設定１」「設定２」「設定３」は、先に述べた変換係数の値を変えた場合のそれぞれの状態を示している。
【００５２】
以上のように、本実施形態では、表示データを前フレームの表示データと比較して、駆動データ信号を定めているので、目視での応答速度を高めることができる。また、本実施形態では、前述したように、前フレームの表示データを記憶するメモリ１０４へのアクセス形式を工夫して、メモリの記憶容量として１フレーム分の表示データの記憶容量で足りるようにした上に、表示データを２／１５にデータ圧縮してメモリに記憶しているので、メモリの記憶容量を非常に少なくすることができる。この結果、基板実装面積の小型化、表示電力の低減化、低コスト化を図ることができる。さらに、メモリ１０４の小型化を図ることができるため、図１に示すように、このメモリ１０４を含むTCON回路１１０を１チップ化することができるようになり、より小型化、省電力化、さらには高速処理化を図ることができる。また、本実施形態では、（ｎ−１）フレーム目の表示データとｎフレーム目の表示データとの偏差が予め定められた値以下である場合には、ｎフレーム目の表示データに対する補正を実行していないので、静止画像又はほぼ静止画像の状態での色ズレを抑えることもできる。
【００５３】
なお、本実施形態では、レベル変換回路１０９をTCON回路１１０内に収めているが、これをTCON回路１１０外に出してもよい。
【００５４】
次に、図１１〜図１３を用いて、本発明に係る第２の実施形態としての液晶表示装置につい説明する。
【００５５】
本実施形態は、メモリ１０４へのライトタイミングの位相、及びリードタイミングの位相をズラしたもので、その他の構成及び動作は、基本的に第１の実施形態と同様である。
【００５６】
第１の実施形態では、入力表示データがｑ０，ｑ１，ｑ２，ｑ３，ｑ５，ｑ６,…の場合、表示開始位置のデータであるｑ０を基準にして、５画素分のデータ毎のデータｑ０,ｑ５,ｑ１０,…をメモリ１０４に記憶したが、本実施形態では、表示開始位置のデータから２画素分ズラれたｑ２を基準にして、５画素分のデータ毎のデータｑ２,ｑ７,ｑ１２,…をメモリ１０４に記憶するようにしている。
【００５７】
さらに、図１２に示すように、表示開始位置の第０画素から第４画素までのデータをｑ２として、第５画素から第９画素までの表示データをｑ７として、第１０画素から第１４画素までのデータをｑ１２として、データ補正回路５０８へ与えるようにしている。言い換えると、データ補正回路５０８は、図１１に示すフローチャートのように、入力表示データd(X)及び前フレーム表示データq(X)が入力して（ステップ１）、両者の差dif（X）を演算する段階（ステップ２ａ）で、q(X)をq(5*INT(X/5)+2)として扱っている。
【００５８】
このため、（ｎ−１）フレーム目の入力表示データのパターン、ｎフレーム目の入力表示データのパターンが、それぞれ、図１３Ａ及び図１３Ｃに示すようなものである場合、メモリ１０４には、第２列目と第７列目が記憶され、第０列目〜第４列目は第２列目と同じ表示データとして扱われ、第５列目〜第９列目は第７列目と同じ表示データとして扱われるため、これらのメモリデータを表示すると、それぞれ、図１３Ｂ及び図１３Ｄのようになる。当然、本実施形態では、第１の実施形態と同じ入力表示パターンであっても（図１０Ａ，Ｃ）、これと比較するメモリデータの表示パターンが異なるため、駆動データ信号のパターン（図１３Ｅ）も、第１の実施形態と異なることになる。
【００５９】
ここで、第１の実施形態及び第２の実施形態におけるデータの時間軸方向圧縮についてまとめると、外部から順次入力する表示データｄ（０）,ｄ（１）,ｄ（２）,ｄ（３）,…をとした場合、これらの入力表示データは、ｄ（０・Ｎ0＋ｍ），ｄ（１・Ｎ0＋ｍ），ｄ（２・Ｎ0＋ｍ），…，ｄ（ｋ・Ｎ0＋ｍ），…としてメモリ１０４に記憶される。なお、Ｎ0は、メモリ１０４への読み書きの単位となる前記Ｎ（＝２０）画素相当分のＮの自然数分の１で且つ自然数であり、第１及び第２実施形態では５である。言い換えると、Ｎ0を自然数倍したものがＮになる。またた、ｋ，ｍは、いずれも０以上の整数で、Ｎ0＞ｍであり、ｍは、第１の実施形態において０、第２の実施形態において２である。
【００６０】
次に、本発明に係る第３の実施形態としての液晶表示装置について、図１４〜図１６を用いて説明する。
【００６１】
以上の実施形態は、いずれも、５（前述のＮ0の値）画素分の入力表示データのうち、１画素分の表示データを代表値としてメモリに記憶し、メモリ表示データを使用する際には、５画素の表示データの全てを、メモリに記憶した代表値と同じものとして使用している。これに対して、本実施形態では、５画素分の入力表示データの平均値を求め、この平均値を代表値としてメモリに記憶し、メモリ表示データを使用する際には、５画素の入力表示データの全てを、メモリに記憶した代表値としての平均値と同じものとして使用するものである。
【００６２】
このため、本実施形態では、メモリ１０４への表示データ書き込み制御を行うメモリ制御回路１０３ａが第１の実施形態と異なり、その他は基本的に第１の実施形態と同じである。
【００６３】
このメモリ制御回路１０３ａは、図１４に示すように、互いに直列接続された４つのシフト・平均化回路１４０１−１，〜，１４０１−４と、各シフト・平均化回路１４０１−１，〜，１４０１−４の出力側に接続されているラッチ回路１４０４と、を有している。各シフト・平均化回路１４０１−１，〜，１４０１−４は、図１５に示すように、互いに直接接続された５つのラッチ回路１５０１−１，〜，１５０１−４と、各ラッチ回路１５０１−１，〜，１５０１−４で保持された表示データの平均値を求める平均値算出回路１５０２と、を有している。例えば、あるシフト・平均化回路１４０１−Ｎに、表示データとして、ｄ０，ｄ１，ｄ２，ｄ３，ｄ４が入力し、第５ラッチ回路１５０１−５がｄ４を保持している場合、第４ラッチ回路１５０１−４、第３ラッチ回路１５０１−３、第２ラッチ回路１５０１−２、第１ラッチ回路１５０１−１は、それぞれ、ｄ３，ｄ２，ｄ１，ｄ０を保持していることになる。平均値算出回路１５０２では、各ラッチ回路１５０１−１，〜，１５０１−４で保持された表示データｄ０，〜，ｄ４の平均値Ａ０を求め、この平均値Ａ０を選択回路２０８へ与える。また、第５ラッチ回路１５０１−１は、ｄ４を隣りのシフト・平均化回路１４０１−（Ｎ＋１）へ与える。
【００６４】
図１４に示すように、２４ビットの表示データ１０２は、メモリ制御回路１０３ａのデータ圧縮回路２０９で１６ビットの表示データに変換されてから、第１シフト・平均化回路１４０１−１に入力する。第１シフト・平均化回路１４０１−１は、前述したように、入力してきた５画素分の表示データの平均値を求め、これを選択回路２０８へ出力すると共に、表示データを５画素分シフトさせて、この表示データ１４０２−１を第２シフト・平均化回路１４０２へ渡す。以下、各シフト・平均化回路１４０１−２,−３，−４も同様の処理を行う。
【００６５】
仮に、図１６に示すように、第４シフト・平均化回路１４０１−４が選択回路２０８へアベレージ表示データ１４０３−４としてＡ４を出力しているとすると、このとき、第３シフト・平均化回路１４０１−３は、５画素分後の平均表示データＡ９を保持していることになり、選択回路２０８には、１つのラッチ回路１４０４を介しているので、アベレージ表示データ１４０３−３としてＡ８が入力することになる。同様に、第２シフト・平均化回路１４０１−２は、２つのラッチ回路１４０４を介して、選択回路２０８へアベレージ表示データ１４０３−２としてＡ１２を出力し、第１シフト・平均化回路１４０１−１は、３つのラッチ回路１４０４を介して、選択回路２０８へアベレージ表示データ１４０３−１としてＡ１６を出力する。
【００６６】
選択回路２０８は、第１の実施形態と同様に、４進カウンタ２０４からのカウント信号が示すカウント値に応じて、各シフト・平均化回路１４０１−１，〜，１４０１−４からのアベレージ表示データ１４０３−１，〜，１４０３−４のうちの１つを選択する。選択回路２０８は、図１６に示すように、カウント値が０のときには、第４シフト・平均化回路１４０１−４からのアベレージ表示データ１４０３−４を選択する。この選択したアベレージ表示データ１４０３−４がＡ４とすると、選択回路２０８は、次に、カウント値１を受信して、第３シフト・平均化回路１４０１−３からのアベレージ表示データ１４０３−３として、Ａ９を選択する。以下、選択回路２０８は、カウント値２，３を順次受信する毎に、アベレージ表示データ１４０３−２としてＡ１４、アベレージ表示データ１４０３−１としてＡ１９を選択する。
【００６７】
選択回路２０８で選択されたアベレージ表示データ１４０３−１，〜，１４０３−４としてのＡ４，Ａ９，Ａ１４，Ａ１９は、第１の実施形態と同様に、ライト表示データバッファ２１０に一時的に蓄えられて、メモリ１０４に記憶される。
【００６８】
ここで、図１７を用いて、本実施形態の入力表示データに対するメモリ表示データ及び駆動データ信号について説明する。
【００６９】
（ｎ−１）フレーム目の入力表示データのパターン、ｎフレーム目の入力表示データのパターンが、それぞれ、図１７Ａ及び図１７Ｃに示すようなものである場合、メモリ１０４には、第０列目から第４列目までの表示データの平均値と、第５列目から第９列目までの表示データの平均値とが記憶されるので、これらのメモリ表示データを表示すると、それぞれ、図１７Ｂ及び図１７Ｄのようになる。
【００７０】
仮に、図１７Ａ，Ｂに示すように、Ａ行の第０列から第４列目及びＤ行の第５列から第９列目までの表示データの平均値をＢｃ１、Ｂ行の第１列から第４列目及びＦ行の第５列から第９列目までの表示データの平均値をＢｃ３、Ｃ行及びＤ行の第０列から第４列目までの表示データの平均値をＢｂ、Ｅ行及びＦ行の第０列から第４列目までの表示データの平均値をＢｃ４、Ａ行〜Ｃ行の第５列から第９列目までの表示データの平均値をＢａとする。このとき、平均表示データの階調は、Ｂａ，Ｂｃ１，Ｂｃ２，Ｂｃ３，Ｂｃ４，Ｂｂの順で明→暗になっており、（ｎ−１）フレーム目の表示データとｎフレーム目の表示データとを比較して補正する際、この順序で３順以上離れている表示データに関して補正を行い、２順序以下しか離れていない場合には、補正しないとする。例えば、（ｎ−１）フレーム目の表示データＢａで、ｎフレーム目の表示データがＢｃ３，Ｂｃ４，Ｂｂの場合には、補正を行い、（ｎ−１）フレーム目の表示データＢａで、ｎフレーム目の表示データがＢａ，Ｂｃ１，Ｂｃ２の場合には、補正しないとする。
【００７１】
以上のような仮定の元で、図１７Ｂに示す（ｎ−１）フレーム目のメモリ表示データと、図１７Ｃに示すｎフレーム目の入力表示データとで、駆動データ信号を作成する場合、ｎフレーム目の入力表示データのうち、Ａ行の全て、Ｂ行の全て、Ｃ行の第３列〜第９列、Ｄ行の第３列及び第４列、Ｅ行及びＦ行の第５列〜第９列は、補正することなく、そのまま、図１７Ｅに示すように駆動データ信号となる。これに対して、（ｎ−１）フレーム目のＣ行及びＤ行の第０列から第３列のメモリデータＢｂと、ｎフレーム目のＣ行及びＤ行の第０列から第３列の入力表示データＢａとは、前述した明暗順序での３順以上離れているため、（ｎ−１）フレーム目のメモリデータＢｂに基づいて、ｎフレーム目の入力表示データＢａを補正して、図１７Ｅに示すように、駆動データ信号Ｂｂａを得る。以下同様に、残りの領域に関しても、ｎフレーム目の入力表示データＢａ，Ｂｂ,Ｂａを補正して、駆動データ信号Ｂｃ４ａ，Ｂｃ４ｂ，Ｂｃ１ａを得る。
【００７２】
次に、本発明に係る第４の実施形態としての液晶表示装置について、図１８〜図２０を用いて説明する。
【００７３】
第１、第２及び第３の実施形態は、いずれも、５画素分の入力表示データのち、１画素分相当の表示データを代表値としてメモリに記憶し、メモリ表示データを使用する際には、５画素の表示データの全てを、メモリに記憶した１画素分相当の代表値と同じものとして使用している。これに対して、本実施形態では、５画素分の入力表示データのうち、１画素分の表示データを代表値としてメモリに記憶し、メモリ表示データを使用する際には、メモリに記憶した１画素分相当の代表値に対して重み付けしたものを５画素分の表示データとして使用するものである。
【００７４】
このため、本実施形態では、メモリ１０４から読み出したメモリ表示データを扱うデータ変換回路１１２ａが第１の実施形態と異なる。
【００７５】
このデータ変換回路１１２ａは、図１８に示すように、第１の実施形態におけるデータ変換回路１１２（図５）の選択回路５０６とデータ補正回路５０８との間に、重み付け回路１８１２とラッチ回路１８１０とを設けたものである。このため、選択回路５０６までの動作は、第１の実施形態と同様である。
【００７６】
図１９に示すように、第１の実施形態と同様、メモリリード表示データ１１６がｑ０，ｑ５，ｑ１０，ｑ１５である場合、各ラッチ回路５０４−１，〜，５０４−４からのラッチデータ１８０７−１，〜，１８０７−４は、１サイクルに相当する２０クロック分の期間、ｑ０，ｑ５，ｑ１０，ｑ１５となる。選択回路５０６は、データ選択信号生成回路１８０１からのカウント信号Ａ１８０４（０，１，２，３，０，１，…）に従って、選択表示データ１８０９として、順次、ｑ０，ｑ５，ｑ１０，ｑ１５をそれぞれ５クロック分、重み付け回路１８１２及びラッチ回路１８１０へ出力する。この選択表示データ１８０９は、ラッチ回路１８１０で５クロック分位相が遅れて、遅延表示データ１８１１として、重み付け回路１８１２へ出力される。重み付け回路１８１２では、データ選択信号生成回路からのカウント信号Ｂ１８０５（０，１，２，３，４，０，１，…）と選択表示データ１８０９と遅延表示データ１８１１とで、データ補正回路５０８に渡す表示データ５０７を生成する。なお、選択表示データ１８０９が第０画素から第４画素までの表示データの代表値である第０画素の表示データｑ０の場合、遅延表示データ１８１１は、第５画素から第９画素までの表示データの代表値である第５画素の表示データｑ５となる。
【００７７】
重み付け回路１８１２では、図２０に示すように、データ選択信号生成回路からのカウント信号Ｂ１８０５（０，１，２，３，４，０，１，…）が示すカウント値が何であるかを判断し、カウント値が０である場合には、選択表示データ１８０９としてのｑ（X）をそのまま表示データｑ'（X）としてデータ補正回路５０８へ与える。また、カウント値が１である場合には、選択表示データ１８０９としてのｑ（X）を３／４倍し、遅延表示データとしてのｑ（X+5）を１／４倍し、両者を加算したものを表示データｑ'（X）（＝3／4×ｑ（X）+1／4×ｑ（X+5））としてデータ補正回路５０８へ与える。以下、カウント値が２及び３である場合には、選択表示データ１８０９としてのｑ（X）を２／４倍し、遅延表示データとしてのｑ（X+5）を２／４倍し、両者を加算したものを表示データｑ'（X）（＝1／2×ｑ（X）+1／2×ｑ（X+5））としてデータ補正回路５０８へ与え、カウント値が４である場合には、選択表示データ１８０９としてのｑ（X）を１／４倍し、遅延表示データとしてのｑ（X+5）を３／４倍し、両者を加算したものを表示データｑ'（X）（＝1／4×ｑ（X）+3／4×ｑ（X+5））としてデータ補正回路５０８へ与える。重み付け回路１８１２は、例えば、選択表示データ１８０９としてｑ０が入力し、遅延表示データとしてｑ５が入力した場合、カウント値が０のとき、第０画素の表示データとしてｑ０を出力し、カウント値が１のとき、第１画素の表示データとして（3／4・ｑ０＋1／4・ｑ５）を出力し、カウント値が２，３のとき、第３画素及び第４画素の表示データとして（＝1／2・ｑ０＋1／2×ｑ５）を出力し、カウント値が４のとき、第４画素の表示データとして（1／4・ｑ０＋3／4・ｑ５）を出力する。
【００７８】
なお、本実施形態は、第１の実施形態でのメモリ記憶形式のときに、メモリに記憶された代表値から５画素分の表示データを生成しているが、第２及び第３の実施形態でのメモリ記憶形式のときも、本実施形態と同様に、メモリに記憶された代表値から５画素分の表示データを生成してもよい。
【００７９】
また、以上の全ての実施形態は、いずれも液晶表示装置を対象にするものであるが、本発明は、これに限定されるものではなく、例えば、プラズマ表示装置やＥＬ（Electro  Luminescence）表示装置等に適用してもよい。
【００８０】
【発明の効果】
本発明によれば、ｎフレーム目の表示データと（ｎ−１）フレーム目の表示データとを比較し、この比較結果に応じて、ｎフレーム目を表示するための駆動データ信号を生成しているので、動画表示において残像感がなく良好な表示品質を得ることができる。
【００８１】
また、本発明では、（ｎ−１）フレーム目のＮ画素分の表示データをメモリから順次読み出して、この（ｎ−１）フレーム目のＮ画素分の表示データを読み出す毎に、（ｎ−１）フレーム目のＮ画素分の表示データを読み出したメモリ中の領域に、ｎフレーム目のＮ画素分の表示データを順次書き込んでいるので、メモリの記憶容量として２フレーム分の容量が不要になり、１フレーム分の容量で足りるようになる、つまりメモリの記憶容量を少なくすることができる。このため、メモリ実装面積及び消費電力の増加、さらには価格の増大を最小限に抑えることができる。特に、表示データを圧縮してメモリに記憶するものでは、この効果がより増大する。さらに、メモリの小型化により、メモリと表示データ変換手段とメモリ制御手段とを、１つの回路チップ内に形成でき、表示制御装置のさらなる小型化、低コスト化を図ることができると共に、高速処理化を図ることもできる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態としての液晶表示装置の回路ブロック図である。
【図２】本発明に係る第１の実施形態としてのメモリ制御回路の回路ブロック図である。
【図３】本発明に係る第１の実施形態としてのシフト回路の回路ブロック図である。
【図４】本発明に係る第１の実施形態としてのメモリ制御回路の各種動作のタイミングを示すタイミング図である。
【図５】本発明に係る第１の実施形態としてのデータ変換回路の回路ブロック図である。
【図６】本発明に係る第１の実施形態としてのデータ補正回路の動作を示すフローチャートである。
【図７】図６に示す補正アルゴリズムのフローチャートである。
【図８】本発明に係る第１の実施形態としてのデータ補正における制限値及び係数を示す説明図である。
【図９】本発明に係る第１の実施形態としてのデータ変換回路の各種動作のタイミングを示すタイミング図である。
【図１０】本発明に係る第１の実施形態における各種状態での表示パターンを示す説明図である。
【図１１】本発明に係る第２の実施形態としてのデータ補正回路の動作を示すフローチャートである。
【図１２】本発明に係る第２の実施形態としてのデータ変換回路の各種動作のタイミングを示すタイミング図である。
【図１３】本発明に係る第２の実施形態における各種状態での表示パターンを示す説明図である。
【図１４】本発明に係る第３の実施形態としてのメモリ制御回路の回路ブロック図である。
【図１５】本発明に係る第３の実施形態としてのシフト回路の回路ブロック図である。
【図１６】本発明に係る第３の実施形態としてのメモリ制御回路の各種動作のタイミングを示すタイミング図である。
【図１７】本発明に係る第３の実施形態における各種状態での表示パターンを示す説明図である。
【図１８】本発明に係る第４の実施形態としてのデータ変換回路の回路ブロック図である。
【図１９】本発明に係る第４の実施形態としてのデータ変換回路の各種動作のタイミングを示すタイミング図である。
【図２０】本発明に係る第４の実施形態としての重み付け回路及びデータ補正回路の動作を示すフローチャートである。
【図２１】本発明に係る第１の実施形態としての液晶パネルの背面図である。
【図２２】本発明に係る第１の実施形態における表示データ補正を行った場合と行わなかった場合とにおける輝度変化を示す説明図である。
【符号の説明】
101…制御信号、102…入力表示データ、103…メモリ制御回路、104…表示データメモリ、105…メモリタイミング信号、106…メモリライトデータ、107…データバス、108…タイミング生成回路、1112…データ変換回路、113〜115…タイミング信号、116…メモリリードデータ、117…駆動データ信号、20…液晶表示パネル、121…ゲートドライバ、122…ドレインドライバ、201…メモリ制御信号生成回路、202…データ同期信号、203…ディスプレイ信号、204…４進カウンタ、205…カウント信号、206-1〜206-4…シフト回路、207-1〜207-4…シフトデータ、208…選択回路、209…データ圧縮回路、301-1〜301-4…ラッチ回路、501…データ選択信号生成回路、502-1〜502-4…ラッチ信号、503…選択信号、504-1〜504-4…ラッチ回路、505-1〜505-4…ラッチデータ、507…前フレーム表示データ、508…データ補正回路、1401-1〜1401-4…シフト・平均化回路、1402-1〜1402-4…シフトデータ、1403…ラッチ回路、1404-1〜1404-4…アベレージデータ、1501…ラッチ回路、1502…平均値算出回路、1801…データ選択信号生成回路、1803…選択信号、1804…カウント信号A、1805…カウント信号B、1806-1〜1806-4…ラッチ回路、1807-1〜1807-4…ラッチデータ、1809…選択データ、1810…ラッチ回路、1811…遅延データ、1812…重み付け回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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