(57)【特許請求の範囲】
【請求項１】
入力信号電圧と基準電圧の大きさを比較して、グランド電圧と電源電圧のいずれかを選択して出力する差動型のコンパレータにおいて、前記入力信号電圧と基準電圧を入力し、その大きさを比較して、出力段回路へ出力信号を出力する入力段回路が、電源の高電位側と低電位側の間に接続され、該入力段回路は、バイアス部と信号入力部の２段で構成され、該信号入力部は、２列のゲート信号入力部で構成され、該ゲート信号入力部には、出力信号伝達部が並列接続され、それぞれの前記ゲート信号入力部は、前記バイアス部を構成する２列の入力信号用バイアス部のそれぞれ個別に接続し、該入力信号用バイアス部と前記ゲート信号入力部は、一段で構成されるトランジスタを有し、前記出力信号伝達部は、スイッチと、該スイッチと直列接続する能動負荷とを有し、前記出力段回路は電流ミラー回路を構成する一対のトランジスタ並びに該一対のトランジスタにそれぞれ直列に接続された第１および第２の出力段回路入力トランジスタを備え、前記２列のゲート信号入力部に並列接続された出力信号伝達部からの信号が前記第１および第２の出力段回路入力トランジスタのゲートに接続されていることを特徴とするコンパレータ。
【請求項２】
前記スイッチと前記能動負荷が、トランジスタで構成され、前記能動負荷を構成するトランジスタがそれぞれ前記第１および第２の出力段回路入力トランジスタと電流ミラー回路を構成することを特徴とする請求項１に記載のコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、差動型のコンパレータに係わり、特に、低電圧動作のコンパレータに関する。
【０００２】
【従来の技術】
図４は、従来の差動型コンパレータの要部回路図である。以下の説明で、各ＭＯＳＦＥＴをＭに番号を付して表わす。
このコンパレータは定電流回路５１と、入力段回路５２と、出力段回路５３とで構成される。定電流回路５１は、Ｍ２０と電流源回路５７で構成される。入力段回路５２は、バイアス部５４とゲート信号入力部５５と出力信号伝達部５６とが直列接続された回路構成であり、この回路が、ＶDD（ここではＶDDは電源の高電位側または電源電圧を示す）とグランドＧＮＤの間に接続される。バイアス部５４はＭ２１で構成され、ゲート信号入力部５５はＭ２２、Ｍ２３で構成され、出力信号伝達部５６は能動負荷となるＭ２４とＭ２５で構成される。出力段回路５３は、Ｍ２６、Ｍ２７とＭ２８、Ｍ２９で構成される。また、Ｍ２０とＭ２１およびＭ２６とＭ２７は電流ミラー回路を構成する。
【０００３】
この回路の動作を説明する。定電流回路５７のＭ２０を流れるバイアス電流Ｉ20と同じ大きさのバイアス電流Ｉ21がＭ２１に流れる。入力段回路５２のバイアス部５４を構成するＭ２１と、入力段回路５２のゲート信号入力部５５を構成するＭ２２、Ｍ２３と、入力段回路５２の出力信号伝達部５６を構成する能動負荷であるＭ２４、Ｍ２５は、いずれも飽和領域で動作させ、ゲート信号入力部５５を構成するＭ２２、Ｍ２３に流れるバイアス電流Ｉ22、Ｉ23は、能動負荷として用いられるＭ２４、Ｍ２５で抑制される。
【０００４】
Ｍ２４、Ｍ２５のドレイン電圧は出力段回路５３を構成するＭ２９、Ｍ２８のゲートに入力される。出力段回路５３を構成するＭ２６、Ｍ２７は電流ミラー回路を構成し、Ｍ２７に流れるバイアス電流Ｉ25は、Ｍ２６に流れるバイアス電流Ｉ24以上は流れない。また、Ｍ２８およびＭ２９が流せる電流I24'、I25'の大きさ（通電能力）は、Ｍ２４およびＭ２５のドレイン電圧に比例する。
バイアス電流Ｉ25およびＩ24の大きさが決まる。
【０００５】
しかし、Ｉ24' ＜Ｉ25' の場合は、Ｍ２６とＭ２７が電流ミラー回路を構成しているために、Ｉ24の大きさにＩ25の大きさが抑制される。その場合、Ｍ２９は非飽和領域での動作となり、Ｍ２７は飽和領域での動作となる。従って、Ｍ２９のインピーダンスは極めて小さくなり、Ｍ２７のインピーダンスが大きくなるため、Ｍ２９のドレイン・ソース間電圧ＶDSは零となり、Ｍ２７のドレイン・ソース間電圧ＶDSはＶDDとなる。そのため、出力電圧は０Ｖとなる。
【０００６】
一方、Ｉ24' ＞Ｉ25' の場合は、Ｍ２９は飽和領域での動作となり、Ｍ２７は非飽和領域での動作となるため、ＶDDはＭ２９に印加されて、出力電圧はＶDDとなる。
ここで用いられるＭＯＳＦＥＴの出力特性を図５に示す。ＭＯＳＦＥＴを飽和領域にて動作させると、ドレイン・ソース間電圧ＶDSの変化に対して、ドレイン電流ＩDSの変化が少ないので、ＭＯＳＦＥＴの定電流性を維持でき、動作が安定する。
【０００７】
そのため、図４の入力段回路５２のＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５は飽和領域で動作させる。各ＭＯＳＦＥＴのゲートしきい値電圧Ｖthは、通常の製造で、０．６Ｖとなるので、ここではＶth＝０．６Ｖとする。
この入力段回路５２が動作する最低の電圧について説明する。各ＭＯＳＦＥＴのゲートしきい値を０．６Ｖし、Ｍ２２のゲート入力電圧ＶINP2、Ｍ２３のゲート入力電圧ＶINM2とし、このＶINM2＝１Ｖとする。
【０００８】
Ｍ２１、Ｍ２４、Ｍ２５のドレイン・ソース間電圧はＶDS＝０．６Ｖとなり、Ｍ２３のドレイン・ソース間の電圧はＶDS＝ＶINM2−Ｖth＝１Ｖ−０．６Ｖ＝０．４Ｖとなる。そのため、動作させることができる最小の電源電圧は、ＶDD＝（Ｍ２１のＶDS）＋（Ｍ２３のＶDS）＋（Ｍ２４のＶDS）＝０．６Ｖ＋０．４Ｖ＋０．６Ｖ＝１．６Ｖとなる。しかし、回路を安定に動作させるために、通常この値に対して０．２Ｖ程度上乗せする。従って、従来のコンパレータの実用的な最小の電源電圧はＶDD＝１．８Ｖとなる。
【０００９】
図６は、従来のコンパレータのＤＣ特性（出力特性）を示す図である。ＶDD＝２Ｖの場合とＶDD＝１．５Ｖで、ＶIPM2＝１Ｖの場合を示す。
ＶDD＝２Ｖの場合でＶINP2＞ＶINM2のときは、前記したように、Ｉ25がＩ24より小さくなり、Ｍ２７のＶDSが０Ｖとなり、Ｍ２９にＶDDが印加される。従って、出力電圧は２Ｖとなる。
【００１０】
一方、ＶDD＝２Ｖの場合でＶINP2＜ＶINM2のときは、前記したように、Ｉ25がＩ24の大きさに抑制され、Ｍ２７にＶDDが印加され、Ｍ２９のＶDSが０Ｖとなる。従って、出力電圧は０Ｖとなる。
ＶDD＝１．５Ｖの場合は、Ｍ２１、Ｍ２４、Ｍ２５のドレイン・ソース間の電圧がＶthより低くなり、これらのＭＯＳＦＥＴには電流が流れない。そのため、入力段回路５２が動作せず、ＶINP2の大きさに係わらず、Ｍ２７にＶDDが印加されて、Ｍ２９のＶDSが０Ｖとなる。従って、出力電圧は、ＶINP2の大きさに係わらず、０Ｖとなり、コンパレータとして働かない。
このように、従来のコンパレータを安定に動作させるためには、電源の高電位側電圧ＶDDの最小電圧として１．８Ｖは必要である。
【００１１】
【発明が解決しようとする課題】
近年、携帯機器などに用いられる電源の低電圧化に対する要望が極めて強く、この低電圧化を阻んでいる主要因は、コンパレータの動作電圧が高いことである。
この発明の目的は、前記の課題を解決して、低電圧で動作するコンパレータを提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、入力信号電圧と基準電圧の大きさを比較して、グランド電圧と電源電圧のいずれかを選択して出力する差動型のコンパレータにおいて、前記入力信号電圧と基準電圧を入力し、その大きさを比較して、出力段回路へ出力信号を出力する入力段回路が、電源の高電位側と低電位側の間に接続され、該入力段回路は、バイアス部と信号入力部の２段で構成され、該信号入力部は、２列のゲート信号入力部で構成され、該ゲート信号入力部には、出力信号伝達部が並列接続され、それぞれの前記ゲート信号入力部は、前記バイアス部を構成する２列の入力信号用バイアス部のそれぞれ個別に接続し、該入力信号用バイアス部と前記ゲート信号入力部は、一段で構成されるトランジスタを有し、前記出力信号伝達部は、スイッチと、該スイッチと直列接続する能動負荷とを有し、前記出力段回路は電流ミラー回路を構成する一対のトランジスタ並びに該一対のトランジスタにそれぞれ直列に接続された第１および第２の出力段回路入力トランジスタを備え、前記２列のゲート信号入力部に並列接続された出力信号伝達部からの信号が前記第１および第２の出力段回路入力トランジスタのゲートに接続されている構成とする。
【００１３】
前記スイッチと前記能動負荷が、トランジスタで構成され、前記能動負荷を構成するトランジスタがそれぞれ前記前記第１および第２の出力段回路入力トランジスタと電流ミラー回路を構成するとよい。
このように、入力段回路をバイアス部とゲート信号入力部との２段で構成することで、コンパレータの動作電圧を１個のＭＯＳＦＥＴのしきい値電圧程度に低くできる。
【００１４】
【発明の実施の形態】
図１は、この発明の第１実施例のコンパレータの要部回路図である。以下の説明で、各ＭＯＳＦＥＴをＭに番号を付して表わす。
このコンパレータは定電流回路１と、入力段回路２と、出力段回路３とで構成される。定電流回路１は、Ｍ０と電流源回路７で構成される。入力段回路２は、バイアス部４と、ゲート信号入力部５と出力信号伝達部６とが並列接続された回路部と、直列接続された回路構成である。この入力段回路２が、ＶDD（ここではＶDDは電源の高電位側または電源電圧を示す）とグランドＧＮＤの間に接続される。バイアス部４はＭ１、Ｍ３（これは請求項１で説明した２列の入力信号用バイアス部の相当する）で構成され、ゲート信号入力部５はＭ２、Ｍ４で構成され、出力信号伝達部６は能動負荷となるＭ５およびＭ６とスイッチＳＷ１およびスイッチＳＷ２で構成される。出力段回路３は、Ｍ７、Ｍ８とＭ９、Ｍａで構成される。また、前記のＭ０、Ｍ１およびＭ３と、Ｍ７およびＭ８とはそれぞれ電流ミラー回路を構成する。ここで、入力段回路２のゲート入力信号に関係のある回路を２系統に分けてＡ部とＢ部とし、Ａ部をＭ１とＭ２とし、Ｂ部をＭ３とＭ４とする。また、入力段回路２の出力信号の伝達に関係のある回路を２系統に分けてＣ部とＤ部とし、Ｃ部をＭ１、ＳＷ１およびＭ５とし、Ｄ部をＭ３、ＳＷ２およびＭ６とする。Ａ部とＢ部、Ｃ部とＤ部およびＥ部とＦ部を構成するＭＯＳＦＥＴは対称となっており、これらのＭＯＳＦＥＴの大きさは同じである。ここで、Ｍ０、Ｍ１、Ｍ３、Ｍ７、Ｍ８はｐチャネルＭＯＳＦＥＴであり、Ｍ２、Ｍ４、Ｍ５、Ｍ６、Ｍ９、ＭａはｎチャネルＭＯＳＦＥＴである。
【００１５】
図１の回路と図４の回路との違いは、入力段回路２の出力信号伝達部６をゲート信号入力部５と並設し、出力信号伝達部６をスイッチＳＷ１、ＳＷ２と能動負荷であるＭ５、Ｍ６で構成した点である。
つぎに、このコンパレータの動作を説明する。バイアス電流Ｉ０を流し、Ｍ１およびＭ３には等しいバイアス電流Ｉ１とＩ２が流れる。例えば、Ｍ４のゲート入力電圧ＶINM を一定にすると、バイアス電流Ｉ２はＩ６とＩ５に分配され、一定の電流を流す。つぎに、Ｍ２のゲート入力電圧ＶINP をグランド電圧である０Ｖから電源電圧であるＶDDまで変化させると、Ｍ２のゲート入力電圧ＶINP によって、バイアス電流Ｉ１はＩ３とＩ４に分配される。
【００１６】
ＶINP ＜ＶINM の場合、Ｉ４＜Ｉ６となり、従ってＩ３＞Ｉ５となる。また、ＶINP ＞ＶINM の場合、Ｉ４＞Ｉ６となり、従ってＩ３＜Ｉ５となる。ここで、出力段回路に流れる電流Ｉ７およびＩ８の大きさはそれぞれＩ５およびＩ３に比例する。ただし、Ｉ８はＩ７によって制限を受ける。
ＶINP ＜ＶINM の場合、Ｉ８はＩ７より大きくなろうとするが、Ｉ７で制限されるため、Ｍ８は飽和領域での動作となり、Ｍａは非飽和領域での動作となる。そのため、Ｍ８のインピーダンスは大きくなり、一方、Ｍａのインピーダンスは極めて小さくなる。そのため、ＶDDはＭ８に印加され、Ｍａのドレイン・ソース電圧ＶDSは０Ｖとなる。従って、出力端子８から出力される出力電圧は０Ｖ（グランド電圧）となる。
【００１７】
ＶINP ＞ＶINM の場合、Ｉ８がＩ７より小さいために、Ｍ８は非飽和領域での動作となり、Ｍａは飽和領域での動作となるため、Ｍ８のドレイン・ソース間電圧ＶDSは零となり、ＶDDはＭａに印加される。従って、出力端子８から出力される出力電圧はＶDDとなる。このようにして、コンパレータ動作を行う。
つぎに、コンパレータに必要な電源電圧ＶDDについて説明する。Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６の各ＭＯＳＦＥＴは飽和領域で動作させる。このコンパレータが動作するための最小のＶDDを考える場合には、Ｂ部とＤ部を安定に動作させることが必須要件である。
【００１８】
まず、Ｂ部が安定に動作するＶDDについて説明する。ＭＯＳＦＥＴが飽和領域で動作することから、Ｍ３のドレイン・ソース間電圧ＶDSは、ゲートしきい値電圧Ｖth以上必要となり、Ｍ４のドレイン・ソース間電圧ＶDSは（ゲート入力電圧ＶINM −ゲートしきい値電圧Ｖth）以上の電圧が必要となる。Ｖth＝０．６Ｖとし、ＶINM ＝１Ｖとすると、Ｂ部が動作する最小の電源電圧ＶDDは、Ｍ３のＶthとＭ４のＶDS（飽和領域）の和となる。つまり、ＶDD＝Ｖth＋ＶDS＝０．６Ｖ＋０．４Ｖとなる。
【００１９】
一方、Ｄ部のＭ３のドレイン・ソース間電圧ＶDSは、前記したように、ゲートしきい値電圧Ｖth以上必要となり、Ｍ６のドレイン・ソース間電圧ＶDSもゲートしきい値電圧Ｖth以上必要となる。Ｄ部が動作する最小の電源電圧ＶDDは、Ｍ３のＶthとＳＷ２の電圧降下とＭ６のＶthの和となる。このＳＷ２の電圧降下を０．１Ｖとすると、ＶDD＝２×Ｖth＋ＳＷ２の電圧降下＝２×０．６Ｖ＋０．１Ｖ＝１．３Ｖとなる。前記したように、安定した動作をさせるために０．２Ｖ電源電圧を高くすると、実用的な最小の電源電圧ＶDDは１．５Ｖとなる。
【００２０】
このように、ゲート入力信号部５と出力信号伝達部６を並列とすることで、実用的な最小の電源電圧を、従来の１．８Ｖから１．５Ｖに低減することができる。
図２は、この発明の第２実施例のコンパレータの要部回路図である。図２の出力信号伝達部６ａは、図１の出力信号伝達部６のスイッチＳＷ１、ＳＷ２の代わりにｐチャネルＭＯＳＦＥＴであるＭ１５、Ｍ１７を用いて、これらのゲートにバイアス電圧ＶDC1 を印加した回路である。このＭ１５およびＭ１７のドレイン・ソース間電圧ＶDSは０．１Ｖ以下になるように、ＶDC1 は十分高い電圧とする。尚、Ｉ10、Ｉ11、Ｉ12、Ｉ13、Ｉ14、Ｉ15、Ｉ16、Ｉ17、Ｉ18はバイアス電流であり、図１の各バイアス電流と対応している。
【００２１】
図３は、本発明のコンパレータのＤＣ特性図である。ＶDD1 ＝２Ｖおよび１．５Ｖの場合で、ＶINM ＝１ＶにしたときのコンパレータのＤＣ特性である。どちらの電源電圧でもコンパレータは安定に動作する。このように、前記スイッチをＭＯＳＦＥＴに代えて非飽和領域で動作させることで、安定に動作するコンパレータの電源電圧ＶDD1 を従来の電源電圧に対して０．３Ｖ低下させることができる。
【００２２】
【発明の効果】
この発明によれば、入力段回路を構成するゲート信号入力部と出力信号伝達部とを並列にすることで、コンパレータを動作させる電源電圧を低下させることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のコンパレータの要部回路図
【図２】この発明の第２実施例のコンパレータの要部回路図
【図３】第２実施例のコンパレータのＤＣ特性図
【図４】従来の差動型コンパレータの回路図
【図５】ＭＯＳＦＥＴの出力特性図
【図６】従来の差動型コンパレータのＤＣ特性図
【符号の説明】
１    定電流回路
２    入力段回路
３    出力段回路
４    バイアス部
５    ゲート入力信号部
６    出力信号伝達部
７    電流源回路
８    出力端子
Ｍ０、Ｍ１、Ｍ３、Ｍ７、Ｍ８    ｐチャネルＭＯＳＦＥＴ
Ｍ２、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍａ  ｎチャネルＭＯＳＦＥＴ
Ｍ１５、Ｍ１７    ｎチャネルＭＯＳＦＥＴ
ＳＷ１、ＳＷ２    スイッチ
Ｉ０、Ｉ１、１２、Ｉ３、Ｉ４    バイアス電流
Ｉ５、Ｉ６、１７、Ｉ８    バイアス電流
ＶDD    電源の高電位側／電源電圧
ＶDC1   バイアス電圧
ＧＮＤ    グランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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