(57)【特許請求の範囲】
【請求項１】
半導体基板のｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴが形成される第１の領域に相対的に薄い実効膜厚を有する第１絶縁膜を形成し、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴが形成される第２の領域に相対的に厚い実効膜厚を有する第２絶縁膜を形成する半導体集積回路装置の製造方法であって、
（ａ）前記第１および第２の領域の前記半導体基板上に前記第１絶縁膜および第３絶縁膜を順次堆積する工程と、
（ｂ）前記第２の領域を覆ったレジストパターンをマスクとして前記第１の領域の前記第３絶縁膜を除去する工程とを有し、
前記第１絶縁膜と前記第３絶縁膜との積層膜によって前記第２絶縁膜を構成し、前記第１絶縁膜は比誘電率が相対的に高い材料であり、前記第３絶縁膜は比誘電率が相対的に低い材料であることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、金属酸化膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、比誘電率が２０〜１００であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、ルテニウム酸化膜、タンタル酸化膜、ジルコニウム酸化膜、または、チタン酸化膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記第１の領域に形成されているｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴは、前記第２の領域に形成されているｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴよりも相対的に低い電源電圧の回路内にあることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、たとえば印加される電圧の異なる複数種類のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を内蔵する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリＬＳＩ（large scale integrated circuit）およびＣＭＯＳ（complementary metal oxide semiconductor）論理ＬＳＩなどにおいては、内部回路と入出力回路との電源電圧が異なる場合がある。
【０００３】
たとえば、ＣＭＯＳ論理ＬＳＩでは、内部回路のＭＩＳＦＥＴのゲート電極の幅（以下、ゲート長と記す）を入出力回路のＭＩＳＦＥＴのゲート長よりも短く設定することにより高速化を図っているが、内部回路のＭＩＳＦＥＴのソース、ドレインを構成する半導体領域の耐圧を確保するために、内部回路の電源電圧は入出力回路の電源電圧よりも低く設定される。この際、電源電圧が相対的に高い入出力回路のＭＩＳＦＥＴのゲート絶縁膜の信頼度を確保するために、このゲート絶縁膜は、電源電圧が相対的に低い内部回路のＭＩＳＦＥＴのゲート絶縁膜よりも厚く形成される。
【０００４】
厚さが互いに異なる２種類のゲート絶縁膜をシリコン単結晶で構成される半導体基板上に形成する従来の技術として、たとえば以下の２つの形成方法を挙げることができる。
【０００５】
第１の方法は、まず、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に絶縁膜を形成し、その後レジスト膜をマスクとして相対的に薄いゲート絶縁膜が形成される領域の上記絶縁膜を除去する。次いでレジスト膜を除去した後、半導体基板に洗浄処理を施し、さらに半導体基板に２回目の熱酸化処理を施すものである。すなわち、相対的に薄いゲート絶縁膜は２回目の熱酸化処理で形成され、相対的に厚いゲート絶縁膜は１回目および２回目の熱酸化処理で形成される。
【０００６】
また、第２の方法は、相対的に薄いゲート絶縁膜が形成される領域の半導体基板にあらかじめ窒素（Ｎ）を導入し、その後半導体基板に熱酸化処理を施すことによって、窒素が導入された領域に相対的に薄いゲート絶縁膜を形成し、窒素が導入されない領域に相対的に厚いゲート絶縁膜を形成するものである。
【０００７】
なお、相対的に薄いゲート絶縁膜および相対的に厚いゲート絶縁膜を同一基板上に形成する技術については、たとえば特開平２−１５３７４号公報などに記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記第１および第２の方法について本発明者が検討したところ、以下の問題点を見いだした。
【０００９】
第１の方法では、２回目の熱酸化処理によって相対的に厚いゲート絶縁膜が形成される領域を再酸化させて、洗浄処理で劣化したこの領域の絶縁膜を修復している。このため、相対的に薄いゲート絶縁膜が非常に薄い場合には、上記再酸化による絶縁膜の修復が不充分となり、相対的に厚いゲート絶縁膜の信頼度が低下してしまう。
【００１０】
第２の方法では、相対的に薄いゲート絶縁膜の厚さと相対的に厚いゲート絶縁膜の厚さとの差を大きくする場合、半導体基板に導入される窒素量を増加させる必要がある。しかし、上記窒素量が増すに従い、ＭＩＳＦＥＴのしきい値電圧の変化、または反転層でのキャリア移動度の劣化による駆動能力の低下などの問題が顕著となる。
【００１１】
すなわち、前記第１および第２の方法では、ゲート絶縁膜の厚さを選択するプロセス自由度が小さく、要求されるＭＩＳＦＥＴの駆動能力に対して最適な厚さを有するゲート絶縁膜を得ることが難しいことが明らかとなった。
【００１２】
本発明の目的は、駆動電圧が互いに異なる複数種類のＭＩＳＦＥＴに対してそれぞれ最適な厚さのゲート絶縁膜を形成することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板の第１の領域に相対的に薄い実効膜厚を有する第１絶縁膜を形成し、第２の領域に相対的に厚い実効膜厚を有する第２絶縁膜を形成する際、第１および第２の領域の半導体基板上に第２絶縁膜を形成する工程と、第２の領域をレジストパターンで覆い、このレジストパターンをマスクとして第１の領域の第２絶縁膜を除去する工程と、第１および第２の領域の半導体基板上に第１絶縁膜を形成する工程と、第１の領域をレジストパターンで覆い、このレジストパターンをマスクとして第２の領域の第１絶縁膜を除去する工程とを有するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。図中、Ａ領域は実効膜厚が相対的に薄いゲート絶縁膜が形成される領域であり、たとえば１.５Ｖの電源電圧が供給され、Ｂ領域は実効膜厚が相対的に厚いゲート絶縁膜が形成される領域であり、たとえば３.３Ｖの電源電圧が供給される。
【００１７】
（実施の形態１）
本実施の形態１であるＣＭＯＳデバイスの製造方法を図１〜図６を用いて工程順に説明する。
【００１８】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成される半導体基板１を用意し、この半導体基板１の主面に浅溝２を形成する。その後、半導体基板１に熱酸化処理を施してシリコン酸化膜を形成する。さらにシリコン酸化膜３を堆積した後、これをＣＭＰ（chemical mechanical polishing）法により研磨して浅溝２の内部にシリコン酸化膜３を残すことにより、素子分離領域を形成する。
【００１９】
次に、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル４およびｎウェル５を形成する。ｐウェル４にはｐ型の導電型を示す不純物、たとえばボロン（Ｂ）をイオン注入し、ｎウェル５にはｎ型の導電型を示す不純物、たとえばリン（Ｐ）をイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴのしきい値を制御するための不純物をイオン注入してもよい。
【００２０】
次いで、半導体基板１の表面をフッ酸（ＨＦ）系の水溶液を用いて洗浄した後、半導体基板１の表面に比誘電率が相対的に低い絶縁材料（以下、低誘電率材料と称す）、たとえば比誘電率が３.９程度のシリコン酸化膜（ＳｉＯ2）６を形成する。シリコン酸化膜６は、たとえば熱酸化法または熱ＣＶＤ法により形成することができ、その厚さは６〜７ｎｍ程度である。
【００２１】
次に、図２に示すように、半導体基板１上にレジスト膜を塗布した後、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターン７をＢ領域の半導体基板１上に形成する。次いで、上記レジストパターン７をマスクとしたエッチングによってシリコン酸化膜６を除去し、Ａ領域の半導体基板１の表面を露出させる。
【００２２】
次に、レジストパターン７を除去した後、図３に示すように、半導体基板１上に比誘電率が相対的に高い絶縁材料（以下、高誘電率材料と称す）８、たとえば比誘電率が２０〜１００程度のルテニウム酸化膜（ＲｕＯx）、タンタル酸化膜（ＴａＯx）、ジルコニウム酸化膜（ＺｒＯx）またはチタン酸化膜（ＴｉＯx）などを堆積する。半導体基板１上に堆積される高誘電率材料８の厚さは６〜５０ｎｍ程度であり、比誘電率を考慮したＳｉＯ2換算膜厚（以下、実効膜厚と称す）で２〜３ｎｍ程度となるように、高誘電率材料８の厚さは設定される。
【００２３】
次に、図４に示すように、半導体基板１上にレジスト膜を塗布した後、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターン９をＡ領域の半導体基板１上に形成する。次いで、上記レジストパターン９をマスクとしたエッチングによって高誘電率材料８を除去する。これにより、Ａ領域には、高誘電率材料８からなる実効膜厚が２〜３ｎｍ程度のゲート絶縁膜１０ａが形成され、Ｂ領域には、シリコン酸化膜６からなる実効膜厚が６〜７ｎｍ程度のゲート絶縁膜１０ｂが形成される。
【００２４】
次に、レジストパターン９を除去した後、図５に示すように、ゲート電極１１となるシリコン多結晶膜およびキャップ絶縁膜１２となるシリコン酸化膜を、たとえばＣＶＤ法で順次堆積して積層膜を形成し、パターニングされたフォトレジスト膜をマスクとして上記積層膜をエッチングする。これにより、ゲート電極１１およびキャップ絶縁膜１２を形成する。
【００２５】
次に、半導体基板１上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極１１の側壁にサイドウォールスペーサ１３を形成する。その後、パターニングされたフォトレジスト膜をマスクとして、ｐウェル４にｎ型不純物（たとえばリン、ヒ素（Ａｓ））をイオン注入し、ｐウェル４上のゲート電極１１の両側にｎ型半導体領域１４を形成する。ｎ型半導体領域１４は、ゲート電極１１およびサイドウォールスペーサ１３に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００２６】
同様に、パターニングされたフォトレジスト膜をマスクとして、ｎウェル５にｐ型不純物（たとえばフッ化ボロン（ＢＦ2））をイオン注入し、ｎウェル５上のゲート電極１１の両側にｐ型半導体領域１５を形成する。ｐ型半導体領域１５は、ゲート電極１１およびサイドウォールスペーサ１３に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００２７】
次に、図６に示すように、半導体基板１上にシリコン酸化膜１６を形成した後、そのシリコン酸化膜１６を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。シリコン酸化膜１６は、たとえばＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ（ＯＣ2Ｈ5））とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００２８】
次に、パターニングされたフォトレジスト膜をマスクとしたエッチングによってシリコン酸化膜１６に接続孔１７を形成する。この接続孔１７は、ｎ型半導体領域１４またはｐ型半導体領域１５上などの必要部分に形成する。
【００２９】
さらに、接続孔１７の内部を含む半導体基板１の全面にチタン窒化（ＴｉＮ）膜を、たとえばＣＶＤ法で堆積し、さらに接続孔１７を埋め込むタングステン（Ｗ）膜を、たとえばＣＶＤ法で堆積する。その後、接続孔１７以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１７の内部にプラグ１８を形成する。
【００３０】
続いて、半導体基板１の全面に、たとえばタングステン膜を堆積した後、パターニングされたフォトレジスト膜をマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線１９を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００３１】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３２】
なお、本実施の形態１では、Ｂ領域にシリコン酸化膜６を形成した後、Ａ領域に高誘電率材料８を形成したが、Ａ領域に高誘電率材料８を形成した後、Ｂ領域にシリコン酸化膜６を形成してもよい。
【００３３】
このように、本実施の形態１によれば、６〜５０ｎｍ程度の厚さの高誘電率材料（実効膜厚で２〜３ｎｍ程度）８によって駆動電圧が相対的に低いＭＩＳＦＥＴのゲート絶縁膜１０ａを構成し、６〜７ｎｍ程度の厚さの低誘電率材料、たとえばシリコン酸化膜６によって駆動電圧が相対的に高いＭＩＳＦＥＴのゲート絶縁膜１０ｂを構成し、さらにシリコン酸化膜６および高誘電率材料８の各々の厚さを独立して設定することができる。
【００３４】
（実施の形態２）
本実施の形態２であるＣＭＯＳデバイスの製造方法を図７および図８を用いて工程順に説明する。まず、前記実施の形態１と同様の方法で素子分離領域および各ウェルを形成し、続いて半導体基板１の表面に低誘電率材料、たとえば１〜７ｎｍ程度の厚さのシリコン酸化膜６を形成した後、レジストパターン７をマスクとしたエッチングによってシリコン酸化膜６を除去し、Ａ領域の半導体基板１の表面を露出させる。ここまでの工程は、前記実施の形態１の図１および図２に示した工程と同じである。
【００３５】
次に、レジストパターン７を除去した後、図７に示すように、半導体基板１上に高誘電率材料８、たとえば比誘電率が２０〜１００程度のルテニウム酸化膜、タンタル酸化膜、ジルコニウム酸化膜またはチタン酸化膜などを堆積する。半導体基板１上に堆積される高誘電率材料８の厚さは６〜５０ｎｍ程度であり、実効膜厚で２〜３ｎｍ程度となるように、高誘電率材料８の厚さは設定される。これにより、Ａ領域には、高誘電率材料８からなる実効膜厚が２〜３ｎｍ程度のゲート絶縁膜２０ａが形成され、Ｂ領域には、シリコン酸化膜６および高誘電体材料８の積層膜からなる実効膜厚が３〜１０ｎｍ程度のゲート絶縁膜２０ｂが形成される。その後、前記実施の形態１と同様な工程により、図８に示すＣＭＯＳデバイスが略完成する。
【００３６】
このように、本実施の形態２によれば、６〜５０ｎｍ程度の厚さの高誘電率材料（実効膜厚で２〜３ｎｍ程度）８によって駆動電圧が相対的に低いＭＩＳＦＥＴのゲート絶縁膜２０ａを構成し、約１ｎｍ以上の厚さの低誘電率材料、たとえばシリコン酸化膜６と高誘電率材料８との積層膜（実効膜厚で約３ｎｍ以上）によって駆動電圧が相対的に高いＭＩＳＦＥＴのゲート絶縁膜２０ｂを構成し、さらにシリコン酸化膜６および高誘電率材料８の各々の厚さを独立して設定することができる。
【００３７】
（実施の形態３）
本実施の形態３であるＣＭＯＳデバイスの製造方法を図９〜図１１を用いて工程順に説明する。まず、前記実施の形態１と同様の方法で素子分離領域および各ウェルを形成する。
【００３８】
次に、図９に示すように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、半導体基板１上に高誘電率材料２１、たとえば比誘電率が２０〜１００程度のルテニウム酸化膜、タンタル酸化膜、ジルコニウム酸化膜またはチタン酸化膜などを堆積する。半導体基板１上に堆積される高誘電率材料２１の厚さは６〜５０ｎｍ程度であり、実効膜厚で２〜３ｎｍ程度となるように、高誘電率材料２１の厚さは設定される。
【００３９】
続いて、半導体基板１の表面に低誘電率材料、たとえばシリコン酸化膜２２を堆積する。シリコン酸化膜２２は、たとえば熱ＣＶＤ法により形成することができ、その厚さは３ｎｍ以上である。
【００４０】
次に、図１０に示すように、半導体基板１上にレジスト膜を塗布した後、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターン２３をＢ領域の半導体基板１上に形成する。次いで、上記レジストパターン２３をマスクとしたエッチングによってシリコン酸化膜２２を除去し、Ａ領域の半導体基板１上に高誘電率材料２１を残す。これにより、Ａ領域には、高誘電率材料２１からなる実効膜厚が２〜３ｎｍ程度のゲート絶縁膜２４ａが形成され、Ｂ領域には、高誘電率材料２１およびシリコン酸化膜２２の積層膜からなる実効膜厚が５ｎｍ以上のゲート絶縁膜２４ｂが形成される。その後、前記実施の形態１と同様な工程により、図１１に示すＣＭＯＳデバイスが略完成する。
【００４１】
このように、本実施の形態３によれば、６〜５０ｎｍ程度の厚さの高誘電率材料２１（実効膜厚で２〜３ｎｍ程度）によって駆動電圧が相対的に低いＭＩＳＦＥＴのゲート絶縁膜２４ａを構成し、高誘電率材料２１と約３ｎｍ以上の厚さの低誘電率材料、たとえばシリコン酸化膜２２との積層膜（実効膜厚で約５ｎｍ以上）によって駆動電圧が相対的に高いＭＩＳＦＥＴのゲート絶縁膜２４ｂを構成し、さらに高誘電率材料２１およびシリコン酸化膜２２の各々の厚さを独立して設定することができる。
【００４２】
（実施の形態４）
本実施の形態４であるＣＭＯＳデバイスの製造方法を図１２〜図１５を用いて工程順に説明する。まず、前記実施の形態１と同様の方法で素子分離領域および各ウェルを形成する。
【００４３】
次に、図１２に示すように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、半導体基板１上に高融点金属膜２５、たとえばルテニウム（Ｒｕ）膜、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜などを堆積する。高融点金属膜２５の厚さは１０ｎｍ程度である。
【００４４】
次に、図１３に示すように、半導体基板１上にレジスト膜を塗布した後、露光および現像処理を施すことによりレジスト膜をパターニングしてレジストパターン２６をＡ領域の半導体基板１上に形成する。次いで、上記レジストパターン２６をマスクとしたエッチングによって高融点金属膜２５を除去し、Ｂ領域の半導体基板１の表面を露出させる。
【００４５】
次に、レジストパターン２６を除去した後、図１４に示すように、半導体基板１に、たとえば８００℃、３０分程度の熱酸化処理を施して、Ｂ領域の半導体基板１の表面にシリコン酸化膜２７を形成する。その厚さは６〜７ｎｍ程度である。さらに、この熱酸化処理によって、高融点金属膜２５を酸化して、比誘電率が相対的に高い高融点金属酸化膜２８、たとえばルテニウム酸化膜、タンタル酸化膜またはチタン酸化膜などを形成する。高融点金属酸化膜２８の厚さは２０ｎｍ程度であり、２〜３ｎｍ程度の実効膜厚を有している。これにより、Ａ領域には、高融点金属酸化膜２８からなる実効膜厚が２〜３ｎｍ程度のゲート絶縁膜２９ａが形成され、Ｂ領域には、シリコン酸化膜２７からなる実効膜厚が６〜７ｎｍ程度のゲート絶縁膜２９ｂが形成される。その後、前記実施の形態１と同様な工程により、図１５に示すＣＭＯＳデバイスが略完成する。
【００４６】
このように、本実施の形態４によれば、２０ｎｍ程度の厚さの高融点金属酸化膜（実効膜厚で２〜３ｎｍ程度）２８によって駆動電圧が相対的に低いＭＩＳＦＥＴのゲート絶縁膜２９ａを構成し、６〜７ｎｍ程度の厚さの低誘電率材料、たとえばシリコン酸化膜２７によって駆動電圧が相対的に高いＭＩＳＦＥＴのゲート絶縁膜２９ｂを構成することができる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
たとえば、前記実施の形態では、厚さの異なる２種類のゲート絶縁膜を有するＣＭＯＳデバイスの製造方法について説明したが、たとえば高誘電率材料または低誘電率材料のエッチング、成膜工程を追加することによって、厚さの異なる３種類以上のゲート絶縁膜の形成方法にも適用することができる。
【００４９】
また、ＣＭＯＳデバイスのゲート絶縁膜の製造方法に適用した場合について説明したが、厚さの異なる複数種類の絶縁膜を有するいかなる半導体集積回路装置の製造方法にも適用可能である。
【００５０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５１】
同一基板上に形成される実効膜厚が相対的に薄いゲート絶縁膜および相対的に厚いゲート絶縁膜を、高誘電率材料および低誘電率材料、または高誘電率材料および低誘電率材料と高誘電率材料との積層膜でそれぞれ構成し、さらに高誘電率材料および低誘電率材料の各々の厚さを独立して設定できる。これにより、駆動電圧が互いに異なる複数種類のＭＩＳＦＥＴに対してそれぞれ最適な厚さのゲート絶縁膜を形成することができる。
【図面の簡単な説明】
【図１】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図２】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図３】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図４】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本実施の形態１であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本実施の形態２であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本実施の形態２であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本実施の形態３であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本実施の形態３であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１１】本実施の形態３であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１２】本実施の形態４であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１３】本実施の形態４であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１４】本実施の形態４であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１５】本実施の形態４であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  浅溝
３  シリコン酸化膜
４  ｐウェル
５  ｎウェル
６  シリコン酸化膜
７  レジストパターン
８  高誘電率材料
９  レジストパターン
１０ａ  ゲート絶縁膜
１０ｂ  ゲート絶縁膜
１１  ゲート電極
１２  キャップ絶縁膜
１３  サイドウォールスペーサ
１４  ｎ型半導体領域
１５  ｐ型半導体領域
１６  シリコン酸化膜
１７  接続孔
１８  プラグ
１９  配線
２０ａ  ゲート絶縁膜
２０ｂ  ゲート絶縁膜
２１  高誘電率材料
２２  シリコン酸化膜
２３  レジストパターン
２４ａ  ゲート絶縁膜
２４ｂ  ゲート絶縁膜
２５  高融点金属膜
２６  レジストパターン
２７  シリコン酸化膜
２８  高融点金属酸化膜
２９ａ  ゲート絶縁膜
２９ｂ  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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