(57)【特許請求の範囲】
【請求項１】
樹脂と架橋剤もしくは非イオン性界面活性剤とからなる水溶性またはアルカリ可溶性の組成物に加え、レゾルシン，レゾルシン[4]アレーン，ピロガロール，没食子酸に代表される多価フェノール類およびその誘導体，ナフタレンジオール，ナフタレントリオールに代表されるナフタレン多価アルコール体およびその誘導体，アリザリンイエローAに代表されるベンゾフェノン誘導体からなる群の中から選ばれた化合物を少なくとも１つ含むレジストパターン改善化材料。
【請求項２】
ポリビニルアルコール，ポリビニルアセタール，ポリビニルアセテートから選ばれた樹脂のうち、少なくともいずれか１種類からなる樹脂組成物と、メラミン誘導体，ユリア誘導体，ウリル誘導体からなる架橋剤群から選ばれた少なくとも１つの架橋剤を含む水溶性またはアルカリ可溶性の組成物に、レゾルシン，レゾルシン[4]アレーン，ピロガロール，没食子酸に代表される多価フェノール類およびその誘導体，ナフタレンジオール，ナフタレントリオールに代表されるナフタレン多価アルコール体およびその誘導体，アリザリンイエローAに代表されるベンゾフェノン誘導体からなる群の中から選ばれた化合物を少なくとも１つを含むレジストパターン改善化材料。
【請求項３】
アルコール系，鎖状エステル系，環状エステル系，ケトン系，鎖状エーテル系，環状エーテル系のいずれか少なくとも一種類の有機溶剤をさらに含むことを特徴とする請求項１又は請求項２に記載のレジストパターン改善化材料。
【請求項４】
前記樹脂がポリビニルアルコール，ポリビニルアセタール，ポリビニルアセテートのうち、ポリビニルアセタールが５〜４０重量％含まれることを特徴とする請求項１乃至請求項３に記載のレジストパターン改善化材料。
【請求項５】
レジストパターンを形成後、該レジストパターンの表面を覆うように請求項１乃至４記載のレジストパターン改善化材料を被膜し、前記レジストパターンと前記レジストパターン改善化材料とが界面において互いに混合する工程を有するパターンの製造方法。
【請求項６】
ＡｒＦエキシマレーザ光あるいはそれより波長の短い光源を用いて露光されたレジストパターンに対し用いられる請求項１乃至４記載のレジストパターン改善化材料が、ＡｒＦエキシマレーザ光を実質的に透過しない基材樹脂を含んでなる請求項５記載のパターンの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レジストパターン改善化材料およびそれを用いたパターンの製造方法に関する。詳しくは、露光してできたレジストパターン表面に塗膜を設け、レジストパターン表面と当該塗膜とを相溶させることにより半導体デバイスや磁気センサ，各種機能部品等に用いるパターンの端部乱れ（エッジラフネス）を低減化する技術に関する。
【０００２】
【従来の技術】
高い量産性の維持を主な理由として，微細加工に光露光を利用し続けたいという需要はパターンが相当に微細化した今でも依然として強い。そのため，露光光としてより波長の短い深紫外線を追究するだけでなく，マスクパターン自体や光源の形状等に関して種々の創意工夫がなされている。このように，より微細なパターンを形状良く描画するための光露光の延命を製造者にとって容易な手法で可能とする手法の開発は待望されている。
【０００３】
先端の半導体デバイスの製造工程で主流のＫｒＦ（フッ化クリプトン）エキシマレーザを用いた露光では，最小解像パターンサイズは130 nmに迫り，超解像技術との組み合わせでそれ以下をうかがう状況になってきている。次世代量産露光では、さらに短波長のＡｒＦ（フッ化アルゴン）エキシマレーザ露光が本命視されていて、これによれば70〜80 nmレベルのパターニングが可能になるかも知れない。ところが、より短い波長域の深紫外線を露光光に採用しようとすると、レジストで描画しようとするパターンが微細化するのに伴って、描画されたパターンの端部が直線状になることを望んでいても波をうったようにパターニングされてしまう所謂「エッジラフネス」の問題が避けられなくなってくる。すなわち、深紫外光で露光したいパターン自体は微細だから、例えば線状パターンをパターニングしようとすれば、その線幅は非常に細くなる。しかし、デバイス全体が微小化してパターン幅が細るにつれて、エッジラフネス量がパターン幅に対して相対的に大きくなってきた。現在の先端世代のデバイスでは、エッジラフネス量は±５％程度と既にかなり目立つ。何らかの方法でエッジラフネスを和らげる対策を施さない限り、その後の下地加工時の配線の短絡化乃至逆に配線パターンの断線を生じがちで、歩留りに直に影響を及ぼす原因として見逃せなくなりつつある。以下では図１を参照してこの問題をより具体的に説明する。
図１参照。
【０００４】
図１は、従来技術の問題点を示す半導体デバイス製造途中の要部平面図であり、図１中、（ａ）は設計データからみて描かれるべきパターンの平面図，（ｂ）は実際にエッジラフネスが発生したパターンの平面図である。
【０００５】
図に描かれた斜線部（導電性膜）が当初は全面に被着形成されているところを、その表面にレジスト膜をよく知られたフォトリソグラフィーの手法を通してパターニング形成する。その際、エッジラフネスが起こると、レジストパターンの側面が乱れてしまう。そのようなエッジラフネスの生じたレジストパターンをマスクとして用いて導電性膜（図の斜線部）だけを残すようにエッチングしようとすると、導電性膜パターンは図１（ｂ）の如くに側面の形状が相当に乱れてしまい、最悪は断線したり、近隣のパターンと短絡したりという問題が生じるのである。また、ラフネスを持ったままパターン転写された場合、最先端の微細ロジックデバイスから採用が広がりつつある銅（Ｃｕ）系配線では、銅の拡散防止膜が上手くカバレッジできなくなるなど、リソグラフィ後のプロセスやデバイスの信頼性にも甚大な影響を与える。
【０００６】
従来、エッジラフネスの低減は，レジスト材料自体の改良で産業上問題にならないレベルに押さえ込んでいた。しかしながら、波長以下の解像性が必要となる中、解像性・感度といったレジストの主要性能への要求が一層厳しくなり、これらとトレードオフの関係になりがちなエッジラフネスの低減が難しくなってきているという問題がある。
【０００７】
さらにレジストで描画するパターンがこれまで以上に微細化する次世代デバイスのリソグラフィでは，描画後のパターンのエッジラフネスがパターンサイズに占める割合が大きくなり，その後の下地加工や配線加工へ配線のショートや，パターン不良といった影響を与えてしまう。
【０００８】
【発明が解決しようとする課題】
本発明の解決しようとする課題は、従来のようにレジスト自体の改良でエッジラフネスを低減することが難しい微細パターンにおいて、パターン形成後のレジスト膜に対して塗膜を形成し、レジスト膜材料と塗膜材料との界面において両者を相溶した後に現像することで、エッジラフネスの低減を実現可能な技術の確立にある。このようなエッジラフネス低減化が、ＡｒＦ（フッ化アルゴン）エキシマレーザ露光用レジスト等の深紫外領域においてだけでなく、現時点で耐エッチング性能が十分に向上したＫｒＦ（フッ化クリプトン）エキシマレーザ露光用レジスト等に下方展開した場合でもエッジラフネス低減が可能で、かつエッチング耐性を維持乃至向上可能な材料技術の確立をも課題とする。
【０００９】
【課題を解決するための手段】
上述の従来技術の課題を解決するため、本発明では、例えば以下の構成を手段とする。
（１）レジストパターンの表面を覆うよう塗布形成されるレジストパターン改善化材料を，樹脂と架橋剤もしくは非イオン性界面活性剤とからなる水溶性またはアルカリ可溶性の組成物に加え、レゾルシン，レゾルシン[4]アレーン，ピロガロール，没食子酸に代表される多価フェノール類およびその誘導体，ナフタレンジオール，ナフタレントリオールに代表されるナフタレン多価アルコール体およびその誘導体，アリザリンイエローAに代表されるベンゾフェノン誘導体からなる群の中から選ばれた化合物を少なくとも１つ含むレジストパターン改善化材料で構成する。
（２）上記（１）の構成に，ポリオキシエチレン−ポリオキシプロピレン縮合物系，ポリオキシアルキレンアルキルエーテル系，ポリオキシエチレンアルキルエーテル系，ポリオキシエチレン誘導体系，ソルビタン脂肪酸エステル系，グリセリン脂肪酸エステル系，第１級アルコールエトキシレート系，フェノールエキトシレート系の界面活性剤群の中から選ばれた界面活性剤を少なくとも一種類添加して構成する。
（３）上記（１）〜（２）の構成に，下層のパターン形成済みのレジスト材料を容易に溶解しない溶剤を加え構成する。
（４）レジストパターンを形成後に，以上の（１）〜（３）のいずれかのレジストパターン改善化材料を当該レジストパターンの表面を覆うように塗布することを特徴とするレジストパターンのエッジラフネス低減化方法。あるいは，当該レジストのエッジラフネス低減化方法を採用した微小パターンの形成方法。あるいは，当該レジストパターンのエッジラフネス低減化方法を採用した小型装置の製造方法。あるいは，当該レジストパターンのエッジラフネス低減化方法を採用した半導体装置の製造方法。
（５）レジストパターンを形成後に，当該レジストパターン表面に，ポリオキシエチレン−ポリオキシプロピレン縮合物系，ポリオキシアルキレンアルキルエーテル系，ポリオキシエチレンアルキルエーテル系，ポリオキシエチレン誘導体系，ソルビタン脂肪酸エステル系，グリセリン脂肪酸エステル系，第１級アルコールエトキシレート系，フェノールエトキシレート系の界面活性剤群の中から選ばれた界面活性剤を含む水溶液を塗布し，次いで，ポリビニルアルコール，ポリビニルアセタール，ポリビニルアセテートから選ばれた樹脂のうち，少なくともいずれか１種類からなる樹脂組成物と，メラミン誘導体，ユリア誘導体，ウリル誘導体からなる架橋剤群から選ばれた少なくとも１つの架橋剤と，フラボノイド類，カテキン類，アントシアニジン類，プロアントシアニジン類，タンニン類，ケルセチン類，イソフラボン類からなるポリフェノール系化合物群の中から選ばれた化合物またはその誘導体を少なくとも１つ含む水溶性組成物またはアルカリ可溶性組成物を塗布することを特徴とするレジストパターンのエッジラフネス低減化方法。あるいは，当該レジストパターンのエッジラフネス低減化方法を採用したパターンの形成方法。あるいは，当該レジストパターンのエッジラフネス低減化方法を採用した小型装置の製造方法。あるいは，当該レジストパターンのエッジラフネス低減化方法を採用した半導体装置の製造方法。
【００１０】
次に、本発明の作用・原理について説明する。
【００１１】
本発明者等の鋭意研究の結果，レジスト基材樹脂の種類，保護基の分子構造，親水性・疎水性の度合いなどから，適宜レジストパターン改善化材料を調製し、描画されたレジストパターンのサイズの変化を１０％以内に抑えながら問題となるエッジラフネスを製造上問題とならないレベルまで低減可能なことを見出した。
【００１２】
以下では、図２，図３を引用しながら、本発明によるエッジラフネス低減，および水溶性芳香族化合物を添加した場合に、これに伴うエッチング耐性付与のメカニズムを説明する。
図２参照。
【００１３】
図２は、基板上に形成された被膜のパターニングすべき表面にレジストをパターン形成し、できた開口をも含めてエッジラフネス低減剤をスピンコート塗布した後の状態を第１の形態に沿って工程順に示す要部断面図である。
【００１４】
第１の形態では、レジストパターン改善化材料として，基材樹脂にポリビニルアセタール樹脂（KW-3，積水化学製），架橋剤としてテトラメトキシメチルグリコールウリル，非イオン性界面活性剤，純水（脱イオン水），イソプロピルアルコールとを混合し調製した例で説明する。レジストでパターニング後，上記の改善剤を塗布しプリベークを行って被膜を形成する。パターン界面では，レジストと改善剤のミキシングが起こり，そこで先のプリベークより高い温度で架橋ベークを行うことによってミキシングした部分が架橋する。この後，水または弱いアルカリ水溶液で現像することによって，架橋が弱く水溶性の高い部分は溶解し，ラフネスの低減した微細パターンが形成される。このレジストパターン改善化材料に後述する水溶性芳香族化合物を添加した場合は，このレジストパターン改善化材料が染み込んで架橋した部分にも水溶性芳香族化合物が存在するため，従来のポリビニルアセタール，ポリビニルアルコール，ポリビニルアセテートからなるエッチング耐性の劣る改善化材料に比べエッチング耐性は格段に高まる。
図３参照。
【００１５】
図３は、基板上に形成された被膜のパターニングすべき表面にレジストをパターン形成し、できた開口をも含めてレジストパターン改善化材料をスピンコート塗布した後の状態を第２の形態に沿って工程順に示す要部断面図である。
【００１６】
第２の形態では、レジストパターン改善化材料として、基材樹脂にポリビニルアセタール樹脂（KW-3，積水化学製）、非イオン性界面活性剤、純水（脱イオン水）、イソプロピルアルコールとを混合し調製した例で説明する。レジストをパターニング後、上記の改善剤を塗布しプリベークを行って被膜を形成する。パターン界面では，レジストと改善剤のミキシングが起こり，そこで先のプリベークより高い温度でミキシング層を拡大する。この後，水または弱いアルカリ水溶液で現像することによって，エッジラフネス低減剤が染み込んだ水溶性の高い部分は溶解し，ラフネスの低減した微細パターンが形成される。
【００１７】
レジストパターンを形成するレジスト材料としては，ＫｒＦエキシマレーザ露光対応レジスト，脂環族系ＡｒＦエキシマレーザ露光対応レジストが好適である。例えば脂環族系レジストとしては，アダマンチル基を側鎖に有するアクリル系レジスト，COMA系レジスト，ハイブリッド系（脂環族アクリル系−COMA系共重合体）レジスト，シクロオレフィン系レジスト等，ArFレジストとして広く知られているものを用いることができる。しかし、本発明が適用して効果を得ることができるレジスト材料は必ずしもこれらに限定されるものではなく，ノボラック系，EB・EUV光源に好適とされる化学増幅型のPHS系、あるいはPMMAに代表される主鎖分解型非化学増幅レジスト，上記された樹脂をフッ素化して出来るF2対応レジストなど，微細加工に供せられる全てのレジスト材料が使用可能である。またこれらの膜厚は，加工する下地とエッチング条件で決められるものであり，特にこの技術を用いる上で制限はなく，常用される0.05〜200 mmの範囲で使用可能であるが，これに限定されるわけではない。
【００１８】
本発明の基材樹脂として用いることが出来るものとしては，前記したポリビニルアセタールの他に，ポリビニルアルコール，ポリビニルアセテート，ポリアクリル酸，ポリビニルピロリドン，ポリエチレンイミン，ポリエチレンオキシド，スチレン−マレイン酸共重合体，ポリビニルアミン樹脂，ポリアリルアミン，オキサゾリン基含有水溶性樹脂，水溶性メラミン樹脂，水溶性尿素樹脂，アルキッド樹脂，スルホン酸アミド樹脂など必要に応じて選択することが可能であり，またこれらの混合物として使用することももちろん可能である。
【００１９】
架橋剤としては，上記第２の実施形態では必須ではないが，前出のグリコールウリル系以外に，尿素，アルコキシメチレン尿素，Ｎ−アルコキシメチレン尿素，エチレン尿素，エチレン尿素カルボン酸などの尿素系架橋剤，メチレン，アルコキシメチレンメラミン，などのメラミン系架橋剤，ベンゾグアナミン等のアミノ系架橋剤などもその機能を発揮する限り適用可能である。
【００２０】
水溶性芳香族化合物としては，例えば水溶性に優れるポリフェノール類が挙げられる。より詳しくは，フラボノイド類，カテキン類，アントシアニジン類，プロアントシアニジン類，タンニン類，ケルセチン類，イソフラボン類，あるいはこれらの配糖体，誘導体等が有利に使用できる。また，レゾルシン，レゾルシン[4]アレーン，ピロガロール，没食子酸に代表される多価フェノール類およびその誘導体，ナフタレンジオール，ナフタレントリオールに代表されるナフタレン多価アルコール体およびその誘導体，アリザリンイエローAに代表されるベンゾフェノン誘導体も上記ポリフェノール類と同様に使用可能である。
【００２１】
界面活性剤は，レジストパターン改善剤とレジストとの馴染み（あるいは相溶性）がよい場合においては加えることを必須としないが、これらの馴染みが良くない場合や、架橋剤を使用しないでパターンサイズの変動を極小さく抑えたい場合、ラフネス低減作用の面内均一性を向上させる場合，消泡性が必要な場合等適宜添加して良い。好ましい界面活性剤としては非イオン性のものが良く，より詳しくはポリオキシエチレン−ポリオキシプロピレン縮合物系，ポリオキシアルキレンアルキルエーテル系，ポリオキシエチレンアルキルエーテル系，ポリオキシエチレン誘導体系，ソルビタン脂肪酸エステル系，グリセリン脂肪酸エステル系，第１級アルコールエトキシレート系，フェノールエトキシレート系からなる群から選ばれたものが有利に使用できる。また，非イオン性界面活性剤であればここに列挙した以外の種類のものであっても良く，それらに代替しても基本的効果は同様に得られるであろう。
【００２２】
レジストパターン改善化材料として，樹脂，架橋剤（必須ではない），および水溶性芳香族化合物（必須ではない）とからなる水溶性組成物に加えて，アルコール系，鎖状エステル系，環状エステル系，ケトン系，鎖状エーテル系，環状エーテル系のいずれか少なくとも一種類の有機溶剤を含むことも可能であり，溶質の溶解性が不足する場合，エッジラフネス低減量が不足する場合にレジストパターンが変形しない程度の量を使用することは好ましい。その場合，アルコール系有機溶剤の例として，イソプロピルアルコール，鎖状エステル系有機溶剤の例として，乳酸エチル，プロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ），環状エステル系有機溶剤の例として，ラクトン系有機溶剤が好ましい。特に，γ−ブチロラクトンを好ましく用いることができる。ケトン系有機溶剤の例として，アセトン，シクロヘキサノン，ヘプタノン等を用いることができる。鎖状エーテル系有機溶剤の例として，エチレングリコールジメチルエーテル等，環状エーテルとしては，テトラヒドロフラン，ジオキサン等を用いることができる。また，特に好ましいのは，80℃〜200℃程度の沸点を有する有機溶剤である。このような沸点を有する有機溶剤ならばレジストパターンの描画が精細に行える。
［実験例１（レジストパターン改善化材料の作成）］
下表に示す材料を用いてレジストパターン改善化材料を調製した。表中カッコ内は重量部を示す。ポリビニルアセタール樹脂KW-3は積水化学製，界面活性剤は旭電化製である。主溶剤である純水（脱イオン水）とイソプロピルアルコールは重量比で98.6：0.4で混合した。表中，ウリル＝テトラメトキシメチルグリコールウリル，ユリア＝N, N'−ジメトキシメチルジメトキシエチレンユリア，メラミン＝ヘキサメトキシメチルメラミンを表す。
0003858730.tif 000002
レジストパターン改善化材料を塗布形成する際にはスピンコートを利用し，1000rpm/5sの後，3500rpm/40s処理とした。ベーク工程では，85℃/70sの後，90〜100℃/70sにて処理し，純水で60秒間リンスを行い，未架橋部を取り除いた。
［実験例２（レジストパターンのエッジラフネス低減実験）］
実験例１に示す改善化材料を用い，脂環族系ArFレジストで加工した150 nmの溝パターンを処理したところ，以下のラフネスの低減化したパターンが得られた。
0003858730.tif 000003
［実験例３（レジストパターンのエッジラフネス低減実験）］
実験例１に示す改善化材料を用い，脂環族系ArFレジストで加工したホールパターンを処理したところ，以下のラフネスの低減化したパターンが得られた。
0003858730.tif 000004
実験例２の結果と併せると，本発明のエッジラフネス低減化はパターン形状を選ばず，ホール，ラインいずれのパターンにも適用可能な材料技術であることが分かる。
［実験例４（エッチング耐性）］
前記実験例の改善化材料D，H，Iで処理したレジストをシリコン基板上に0.5 mm厚のレジスト膜を形成した。比較のため，市販のKrFレジストである，UV-6（シプレイ製）およびPMMA（ポリメチルメタクリレート）を用いて，平行平板型RIE装置でPm＝200 W，圧力＝0.02 Torr，CF4ガス＝100 sccmの条件下３分間エッチングし，サンプルの減膜量を比較した。
【００２３】
0003858730.tif 000005
上記の表に示した結果から，本発明によるレジストパターン改善化材料のエッチング耐性は，KrFレジストに近く，PMMAより格段に優れていることが確認できた。
［実験例５（電子線レジストへの応用）］
レジストとしてPMMA（ポリメチルメタクリレート）を用い、50KeVの電子線露光機で100 nm幅の溝パターンを形成した。このレジストを処理したところ、以下のラフネスの低減化したパターンが得られた。
【００２４】
0003858730.tif 000006
本発明のレジストパターン改善化材料はレジストを選ばず，化学増幅、非化学増幅いずれのレジストにも適用可能な材料技術であることが分かる。
［実験例６（電子線２層プロセスへの応用）］
第一層目のレジストとしてPMMA（ポリメチルメタクリレート）を0.15 mm塗布し、第２層目のレジストにZEP-520Aを0.15 mm塗布した。この基盤を用い、50KeVの電子線露光機で溝パターンを露光した。MIBK（メチルイソブチルケトン）で60s現像し、100 nm幅のパターンを形成した。このレジストを実験例７で良好な結果を与えた組成D、G、Hで処理したところ、上層のZEPには何ら変化を与えず、下層のPMMAのみに作用してラフネスの低減化したパターンが得られた。
【００２５】
以上の実験例にみられるように、本発明はさまざまな形態での実施が可能となる。後述する本発明の複数の実施形態は、これらの実験例を前提としたもので、フラッシュ型ＥＥＰＲＯＭの製造方法，磁気センサの製造方法，ＰＤＰ（プラズマディスプレイパネル）の製造方法を例として取り上げたが、本発明の効果は微細パターンを有する以下のそれぞれに対しても適用して同様の作用によって得られ、これら例示した実施形態に限定されるものではない。他にも例として、マスクパターン，レチクルパターン，ＬＣＤ（液晶ディスプレイ），ＳＡＷフィルタ（弾性表面波フィルタ）等の機能部品，光配線の接続に利用される光部品，マイクロアクチュエータ等の微細部品等が挙げられる。また，半導体デバイスの例として，フラッシュメモリの製造工程を具体的に説明したが，これにとらわれずロジックデバイスの製造工程やＤＲＡＭ，ＦＲＡＭ等の製造工程に適用しても同様の効果を得ることができることは言うまでもない。
【００２６】
【発明の実施の形態】
以下では、本発明のレジストパターン改善化技術を各種デバイスの製造方法に利用した実施形態を説明する。
（１）本発明の第１の実施形態〜フラッシュメモリの製造方法
以下ではこれらのパターニング工程を組み合わせるべき半導体デバイスの製造工程の一例として、フラッシュメモリの製造プロセスの概略を説明する。ホールパターンの形成工程に上記のレジストパターン改善化材料を用いれば、レジストのホールパターン内径や線状パターン、孤立パターン幅、および線状パターン相互の間隔をサイズ変動の許容範囲内でレジストパターンのエッジラフネスを低減することができる。
【００２７】
まず、図４（ａ）に示すように、ｐ型のSi基板２２上の素子分離領域に選択的にSiO2膜からなるフィールド酸化膜２３を形成した後、膜厚１００〜３００ÅのSiO2膜からなる、メモリセル部（第１の素子領域）のＭＯＳトランジスタの第１のゲート絶縁膜24ａと、膜厚１００〜５００ÅのSiO2膜からなる、周辺回路部（第２の素子領域）のＭＯＳトランジスタの第２のゲート絶縁膜24ｂとを別々の工程で熱酸化により形成する。なお、同一の膜厚の第１及び第２のゲート絶縁膜24ａ，24ｂを形成する場合には同一の工程で同時に酸化膜を形成してもよい。
【００２８】
次いで、メモリセル部にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成すべく、閾値電圧を制御するため、周辺回路部をレジスト膜２６によりマスクし、フローティングゲート電極直下のチャネル領域となる領域にｎ型不純物としてドーズ量１×１０11〜１×１０14ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、第１の閾値制御層25ａを形成する。このとき、ドーズ量及び不純物の導電型はディプレッションタイプにするかアキュミレーションタイプにするかにより調整する。
【００２９】
次に、周辺回路部にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成すべく、閾値電圧を制御するため、メモリセル部をレジスト膜２７によりマスクし、ゲート電極直下のチャネル領域となる領域にｎ型不純物としてドーズ量１×１０11〜１×１０14ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、第２の閾値制御層25ｂを形成する（図４（ｂ））。
【００３０】
次いで、メモリセル部のＭＯＳトランジスタのフローティングゲート電極及び周辺回路部のＭＯＳトランジスタのゲート電極となる膜厚５００〜２０００Åの第１のポリシリコン膜（第１の導電体膜）２８を全面に形成する（図４（ｃ））。
【００３１】
次に、レジスト膜２９をマスクとして第１のポリシリコン膜２８をパターニングしてメモリセル部のＭＯＳトランジスタのフローティングゲート電極28ａを形成する（図５（ｄ））。このとき、図７（ａ）に示すように、Ｘ方向の幅が最終的な寸法になるようにパターニングし、Ｙ方向のパターニングは行わず、ソース・ドレイン領域層となる領域は覆ったままにしておく。
【００３２】
次いで、レジスト膜２９を除去した後、熱酸化によりフローティングゲート電極28ａを被覆して、膜厚約２００〜５００ÅのSiO2膜からなるキャパシタ絶縁膜30ａを形成する。このとき、周辺回路部の第１のポリシリコン膜２８上にもSiO2膜30ｂが形成される。なお、キャパシタ絶縁膜としてSiO2膜／Si3Ｎ4 膜を含む２〜３層の膜を形成してもよい。続いて、フローティングゲート電極28ａ及びキャパシタ絶縁膜30ａを被覆して、コントロールゲート電極となる膜厚５００〜2000Åの第２のポリシリコン膜（第２の導電体膜）３１を形成する（図５（ｅ））。
【００３３】
次に、メモリセル部をレジスト膜３２によりマスクし、周辺回路部の第２のポリシリコン膜３１及びSiO2膜30ｂを順次除去し、第１のポリシリコン膜２８を表出する（図５（ｆ））。
【００３４】
次いで、メモリセル部の第２のポリシリコン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされている第１のポリシリコン膜28ａに対してレジスト膜３２をマスクとして、最終的な第１のゲート部33ａの寸法となるようにＹ方向のパターニングを行い、Ｙ方向の幅約１μｍのコントロールゲート電極31ａ／キャパシタ絶縁膜30ｃ／フローティングゲート電極28ｃを形成するとともに、周辺回路部の第１のポリシリコン膜２８に対してレジスト膜３２をマスクとして、最終的な第２のゲート部33ｂの寸法となるようにパターニングを行い、幅約１μｍのゲート電極28ｂを形成する（図６（ｇ），図７（ｂ））。
【００３５】
次に、メモリセル部のコントロールゲート電極31ａ／キャパシタ絶縁膜30ａ／フローティングゲート電極28ａをマスクとして素子形成領域のSi基板２２にドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ型のソース・ドレイン領域層35ａ，35ｂを形成するとともに、周辺回路部のゲート電極28ｂをマスクとして素子形成領域のSi基板２２にｎ型不純物としてドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、Ｓ／Ｄ領域層36ａ，36ｂを形成する（図６（ｈ））。
【００３６】
次いで、メモリセル部の第１のゲート部33ａ及び周辺回路部の第２のゲート部33ｂを被覆して膜厚約5000ÅのＰＳＧ膜からなる層間絶縁膜３７を形成する。その後、ソース・ドレイン領域層35ａ，35ｂ，36ａ，36ｂ上の層間絶縁膜３７にコンタクトホール38ａ，38ｂ，39ａ，39ｂを形成した後，Ｓ／Ｄ電極40ａ，40ｂ，41ａ，41ｂを形成すると、フラッシュ型ＥＥＰＲＯＭが完成する（図６（ｉ））。
【００３７】
以上のように、本発明の第１の実施形態においては、図５（ｅ）に示すように、メモリセル部のパターニングされた第１のポリシリコン膜28ａを被覆してキャパシタ絶縁膜30ａを形成した後、連続してメモリセル部及び周辺回路部に第２のポリシリコン膜３１を形成し、図６（ｇ）に示すように、そのままパターニングして第１のゲート絶縁膜24ａ／フローティングゲート電極28ｃ／キャパシタ絶縁膜30ｃ／コントロールゲート電極31ａからなる第１のゲート部33ａを形成している。
【００３８】
したがって、キャパシタ絶縁膜30ｃは、形成後に終始第１及び第２のポリシリコン膜28ａ，３１により保護されている（図５（ｅ），（ｆ））ので、パーティクル等による汚染を防止して、フローティングゲート電極28ｃを被覆する良質のキャパシタ絶縁膜30ｃを形成することができる。
【００３９】
また、周辺回路部の第２のゲート絶縁膜24ｂは、形成後に終始第１のポリシリコン膜２８により被覆されている（図４（ｃ）〜図５（ｆ））ので、第２のゲート絶縁膜24ｂは初期に形成された時の膜厚が保持される。このため、第２のゲート絶縁膜24ｂの膜厚の制御を容易に行うことができるとともに、閾値電圧の制御のための導電型不純物の濃度の調整も容易に行うことができる。
【００４０】
なお、第１の実施例では、第１のゲート部33ａを形成するのに、まずゲート幅方向に所定の幅でパターニングした後にゲート長方向にパターニングして最終的なゲート幅となるようにしているが、まずゲート長方向に所定の幅でパターニングした後にゲート幅方向にパターニングして最終的なゲート幅となるようにしてもよい。
（２）本発明の第２の実施形態〜フラッシュメモリの製造方法
図８（ａ）〜（ｃ）は、本発明の第２の応用例としてのＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるフラッシュ型ＥＥＰＲＯＭの製造方法について説明する断面図である。なお、左図はメモリセル部であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート長方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトランジスタの断面図である。
【００４１】
第２の応用例において、第１の実施形態と異なるところは、第１の実施形態の図５（ｆ）の工程の後、図８（ａ）に示すように、周辺回路部の第１のポリシリコン膜２８及びメモリセル部の第２のポリシリコン膜３１上に例えば膜厚約2000ÅのＷ膜又はＴｉ膜からなる高融点金属膜（第４の導電体膜）４２を形成し、ポリサイド膜としていることである。なお、以下、図６（ｇ）〜（ｉ）と同様の工程を経て、フラッシュ型ＥＥＰＲＯＭが完成する。即ち、高融点金属膜４２，第２のポリシリコン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされている第１のポリシリコン膜28ａに対してレジスト膜４３をマスクとして、最終的な第１のゲート部44ａの寸法となるようにＹ方向のパターニングを行い、メモリセル部にＹ方向の幅約１μｍのコントロールゲート電極42ａ及び31ａ，キャパシタ絶縁膜30ｃ及びフローティングゲート電極28ｃを形成するとともに、高融点金属膜４２及び第１のポリシリコン膜２８に対してレジスト膜４３をマスクとして、最終的な第２のゲート部44ｂの寸法となるようにパターニングを行い、周辺回路部に幅約１μｍのゲート電極42ｂ及び28ｂを形成する（図８（ｂ））。
【００４２】
次に、メモリセル部のコントロールゲート電極42ａ及び31ａ／キャパシタ絶縁膜30ａ／フローティングゲート電極28ａをマスクとして素子形成領域のSi基板２２にドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ型のソース・ドレイン領域層45ａ，45ｂを形成するとともに、周辺回路部のゲート電極42ｂ及び28ｂをマスクとして素子形成領域のSi基板２２にｎ型不純物としてドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、ソース・ドレイン領域層46ａ，46ｂを形成する。
【００４３】
次いで、メモリセル部の第１のゲート部44ａ及び周辺回路部の第２のゲート部44ｂを被覆して膜厚約5000ÅのＰＳＧ膜からなる層間絶縁膜４７を形成する。その後、Ｓ／Ｄ領域層45ａ，45ｂ，46ａ，46ｂ上の層間絶縁膜４７にコンタクトホール48ａ，48ｂ，49ａ，49ｂを形成した後，Ｓ／Ｄ電極50ａ，50ｂ，51ａ，51ｂを形成すると、フラッシュ型ＥＥＰＲＯＭが完成する（図８（ｃ））。なお、他の符号について第１の実施形態の説明に用いた符号で示すものと同じものは第１の実施形態と同じものを示す。
【００４４】
このような本発明の第２の実施形態によれば、コントロールゲート電極42ａ及び31ａ，ゲート電極42ｂ及び28ｂとしてポリシリコン膜上に高融点金属膜（第４の導電体膜）42ａ，42ｂを有するので、電気抵抗値を一層低減することができる。
【００４５】
なお、第２の実施形態では、ポリシリコン膜上の第４の導電体膜として高融点金属膜42ａ，42ｂを用いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融点金属シリサイド膜を用いてもよい。
（３）本発明の第３の実施形態〜フラッシュメモリの製造方法
図９（ａ）〜（ｃ）は、本発明の第３の実施形態のＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるフラッシュ型ＥＥＰＲＯＭの製造方法について説明する断面図である。なお、左図はメモリセル部であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート長方向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモリセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトランジスタの断面図である。
【００４６】
第３の実施形態において、第１の実施形態と異なるところは、周辺回路部（第２の素子領域）の第２のゲート部33ｃもメモリセル部（第１の素子領域）の第１のゲート部33ａと同様に第１のポリシリコン膜（第１の導電体膜）28ｂ／SiO2膜（キャパシタ絶縁膜）30ｄ／第２のポリシリコン膜（第２の導電体膜）31ｂという構成にし、図９（ｂ）又は図９（ｃ）に示すような方法で、第１及び第２のポリシリコン膜28ｂ及び31ｂをショートしてゲート電極となしていることである。
【００４７】
即ち、図９（ｂ）において、上層の第２のポリシリコン膜31ｂ／SiO2膜30ｄ／下層の第１のポリシリコン膜28ｂを貫通する開口部52ａを、例えば図９（ａ）に示す第２のゲート部33ｃとは別の箇所、例えば絶縁膜５４上に形成し、開口部52ａ内に第３の導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ａを埋め込むことよにり、第１及び第２のポリシリコン膜28ｂ及び31ｂをショートしている。
【００４８】
又は、図９（ｃ）において、上層の第２のポリシリコン膜31ｂ／SiO2膜30ｄを貫通する開口部52ｂを形成して開口部52ｂの底部に下層の第１のポリシリコン膜28ｂを表出した後、開口部52ｂ内に第３の導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ｂを埋め込むことよにり、第１及び第２のポリシリコン膜28ｂ及び31ｂをショートしている。
【００４９】
このような本発明の第３の実施形態によれば、周辺回路部の第２のゲート部33ｃはメモリセル部の第１のゲート部33ａと同じ構造となっているので、メモリセル部を形成する際に同時に周辺回路部を形成することができ、製造工程が簡単になる。
【００５０】
なお、第３の実施形態の第３の導電体膜53ａ又は53ｂと第２の応用例の第４の導電体膜４２とはそれぞれ別々に形成しているが、共通の高融点金属膜として同時に形成してもよい。
（４）本発明の第４の実施形態〜磁気ヘッドの製造方法
第４の実施形態は、本発明のラフネス低減材料の応用例としての磁気ヘッドの製造に関する。なお、この第４の実施形態では、以下のレジストパターン３０２及び３２６が、ポジ型レジストで形成されたレジストパターンに本発明のレジストパターン改善化材料を適用して形成したものである。
【００５１】
図１０（Ａ）〜（Ｄ）は、磁気ヘッドの製造を説明するための工程図である。
【００５２】
まず、図１０（Ａ）に示すように、層間絶縁層３００上に、厚みが６μｍとなるようにレジスト膜を形成し、露光、現像を行って、渦巻状の薄膜磁気コイル形成用の開口パターンを有するレジストパターン３０２を形成した。
【００５３】
次に、図１０（Ｂ）に示すように、層間絶縁層３００上における、レジストパターン３０２上及びレジストパターン３０２が形成されていない部位、即ち開口部３０４の露出面上に、厚みが０．０１μｍであるＴｉ密着膜と厚みが０．０５μｍであるＣｕ密着膜とが積層されてなるメッキ下地層３０６を蒸着法により形成した。
【００５４】
次に、図１０（Ｃ）に示すように、層間絶縁層３００上における、レジストパターン３０２が形成されていない部位、即ち開口部３０４の露出面上に形成されたメッキ下地層３０６の表面に、厚みが３μｍであるＣｕメッキ膜からなる薄膜導体３０８を形成した。
【００５５】
次に、図１０（Ｄ）に示すように、レジストパターン３０２を溶解除去し層間絶縁層３００上からリフトオフすると、薄膜導体３０８の渦巻状パターンによる薄膜磁気コイル３１０が形成される。
【００５６】
以上により磁気ヘッドを製造した。
【００５７】
ここで得られた磁気ヘッドは、本発明のレジストパターン改善化材料を用いてエッジラフネスを低減化させたレジストパターン３０２をマスクとして渦巻状パターンが形成されているので、薄膜磁気コイル３１０は微細であっても精細であり、しかも量産性に優れる。
【００５８】
図１１〜図１６は、他の磁気ヘッドの製造を説明するための工程図である。
【００５９】
図１１に示すように、セラミック製の非磁性基板３１２上にスパッタリング法によりギャップ層３１４を被覆形成した。なお、非磁性基板３１２上には、図示していないが予め酸化ケイ素による絶縁体層及びＮｉ−Ｆｅパーマロイからなる導電性下地層がスパッタリング法により被覆形成され、更にＮｉ−Ｆｅパーマロイからなる下部磁性層が形成されている。そして、図示しない前記下部磁性層の磁性先端部となる部分を除くギャップ層３１４上の所定領域に熱硬化樹脂により樹脂絶縁膜３１６を形成した。次に、樹脂絶縁膜３１６上にポジ型レジスト組成物を塗布してレジスト膜３１８を形成した。
【００６０】
次に、図１２に示すように、レジスト膜３１８に露光、現像を行い、渦巻状パターンを形成した。そして、図１３に示すように、この渦巻状パターンのレジスト膜３１８を数百℃で一時間程度熱硬化処理を行い、突起状の第１渦巻状パターン３２０を形成した。更に、その表面にＣｕからなる導電性下地層３２２を被覆形成した。
【００６１】
次に、図１４に示すように、導電性下地層３２２上にポジ型レジスト組成物をスピンコート法により塗布してレジスト膜３２４を形成した後、レジスト膜３２４を第１渦巻状パターン３２０上にパターニングしてレジストパターン３２６を形成した。
【００６２】
次に、図１５に示すように、導電性下地層３２２の露出面上に、即ちレジストパターン３２６が形成されていない部位上に、Ｃｕ導体層３２８をメッキ法により形成した。その後、図１６に示すように、レジストパターン３２６を溶解除去することにより、導電性下地層３２２上からリフトオフし、Ｃｕ導体層３２８による渦巻状の薄膜磁気コイル３３０を形成した。
【００６３】
以上により、図１７の平面図に示すような、樹脂絶縁膜３１６上に磁性層からなる書き込み磁極３３２を有し、表面に薄膜磁気コイル３３０が設けられた磁気ヘッドを製造した。なお、ここでは磁性層からなる書き込み磁極３３２のパターンは、ポジ型レジストを上層に、ノボラックレジストを下層とし、露光、現像を行って形成した上層パターンを酸素プラズマで下層に垂直転写した後、めっき膜を形成し、レジスト剥離、めっきベースエッチングを順次行って
形成した。
【００６４】
ここで得られた磁気ヘッドは、本発明のラフネス低減材料を用いて形成されたレジストパターン３２６により渦巻状パターンが微細かつ精細に形成されているので、薄膜磁気コイル３３０及び磁性層からなる書き込み磁極３３２の先端部分は微細、精細かつ高アスペクト比であり、しかも量産性に優れる。
【００６５】
ここでは、図１８に示すような磁気ヘッド（ＭＲ型ヘッド）における端子１２にＭＲ素子部１１を以下のようにして作製した。即ち、図１９（ａ）に示すように、支持材２１１の上にアルミナ層２２１を設け、その上にＮｉＦｅによる下部シールド層２３１とアルミナによる下部ギャップ層２４１とを順次形成し、更に下部ギャップ層２４１上にＭＲパターン２５１を備えた基板の表面に、第１レジスト層２６１を形成する。次に、この第１レジスト層２６１を形成した基板を被処理基板として、図１９（ｂ）に示すように、その全面に単色光２７１を照射して表層を改善し、後にその上に形成する第２レジスト層との混合（ミキシング）を防ぐようにした。こうして表層を改善した第１レジスト層２６１の上に、図１９（ｃ）に示すように、第２レジスト層２９を形成した後、所望のマスクパターンを有するフォトマスクを用いてｉ線３０１を照射して選択的に露光を行った。なお、図１９（ｃ）においては、この露光による露光部３１１及び３２１が存在している。露光後にベークを行い、現像処理を行った。
【００６６】
すると、図２０（ｄ）に示すように、第１レジスト層２６１によるパターン２６１'が第２レジスト層２９１によるパターン２９１'の下に食い込んだ形状のレジストパターンが形成された。なお、図２０（ｅ）のように、ＭＲ素子２５１上のレジストパターン下部を中空としてもよい。次に、以上のようにして２層レジストパターンを形成した基板表面に、図２０（ｆ）に示すように、端子形成材料３３１を製膜した。その後、現像液を用いて前記２層レジストパターンを溶解し、剥離除去（リフトオフ）して、図２０（ｇ）に示すように、前記２層レジストパターンが形成されていなかった部分に、端子形成材料３３１によるパターンを形成した。なお、図２０（ｇ）における、ＭＲパターン２５１が図１８におけるＭＲ素子部１１に相当し、端子形成材料３３１によるパターンが図１８における端子１２に相当する。
【００６７】
ここで、次に、図２１及び図２２を参照しながら中空リフトオフプロセスについて説明する。図２１は、ＭＲ素子４１１に接続する端子４２１を、第１レジスト層４３１と第２レジスト層４４１との２層レジストを利用して形成した状態を示す平面図である。第１レジスト層４３１は、第２レジスト層４４１の下部に食い込んだ形で形成されており、その外周の輪郭が破線で示されている。ＭＲ素子４１１の部分（図２１（上側）の円Ａで示された部分）を拡大したのが図２１（下側）であり、ここでも第２レジスト層４４１下の第１レジスト層４３１はその外周の輪郭が破線で示されており、ＭＲ素子４１１の上方には、第２レジスト層４４１のみが存在し、この部分が中空構造になっている。図２２の断面図に示すように、図２２（上側）は、図２１（下側）の５０−５０線断面図であり、ＭＲ素子４１１と第２レジスト層４４１との間には中空部分が形成されている。図２２（下側）は、図２１（下側）の５０'−５０'線断面図であり、ここに示されるように、基板４０１上に形成した第１レジスト層４３１上に第２レジスト層４４１が形成されている。図２２（上側）及び図２２（下側）において、第２レジスト層４４１上にある端子形成材料による膜（４２１）は、後のリフトオフ処理により、第１レジスト層４３１及び第２レジスト層４４１による２層レジストと共に除去される。
【００６８】
また、ここで、磁気ヘッド（ＭＲヘッド）用のＭＲ素子をリフトオフプロセスにより作製した例について説明する。図２３（ａ）に示すように、支持材６１上にアルミナ層６２を設け、その上にＮｉＦｅによる下部シールド層６３とアルミナによる下部ギャップ層６４とを順次形成し、下部ギャップ層６４上にＭＲ素子を形成するためのＭＲ膜６５を備えた基板を用意した。次に、該基板の表面におけるＭＲ膜６５をパターニングして、図２３（ｂ）に示すように、ＭＲ素子６６を形成した。続いて、図２３（ｃ）に示すように、前記基板の下部ギャップ層６４上に、マスクパターン６７を利用して端子６８を形成した。そしてリフトオフにより、図２３（ｄ）に示すように、マスクパターン６７を除去した。その後、図２３（ｅ）に示すように、イオンミリングにより、下部シールド層６３及び下部ギャップ層６４のパターニングを行って下部シールド６３'と下部ギャップ６４'とを形成した。一方、図２４（ａ）に示すように、前記基板にパターニングを行って下部シールド６３'と下部ギャップ６４'とを形成し、図２４（ｂ）に示すように、ＭＲ素子６６の形成とリフトオフによる端子６８の形成とを行った後、図２４（ｃ）に示すように、下部シールド６３'と下部ギャップ６４'とのパターニングを更に行って、最終的な形状の下部シールド６３"と下部ギャップ６４"とを形成してもよい。
【００６９】
次に、ここで、磁気ヘッドの他の製造例について図２５及び図２６を参照して説明する。図２５（ａ）に示すように、支持材（図示せず）上に設けたアルミナ層（図示せず）上に、ＮｉＦｅによる下部シールド層８３、アルミナによる下部ギャップ層８４、ＭＲ素子を形成するためのＭＲ膜８５を、順次形成した基板を用い、その表面に、第１レジスト層のレジスト材料として、日本マクダーミッド社製のポリメチルグルタルイミドを厚みが０．３μｍとなるようにしてスピンコートし、１８０℃で２分間ベーキングして第１レジスト層８６を形成した。その後、該基板を表面処理チャンバ内のホットプレート上に移し、波長１７２ｎｍの光（Ｘｅ2 エキシマ光）にて照射距離１ｍｍで２０秒間、全面照射処理を行った。次に、この基板を再びコーターカップに戻して回転させながら本発明の前記ポジ型レジスト組成物を滴下し、厚みが２．０ｎｍとなるようにスピンコートし、１１０℃で２分間ベーキングして、第２レジスト層８７を第１レジスト層８６上に形成した。続いて、図２５（ｃ）に示すように、ｇ線ステッパにて所定のマスクパターンを用いてｉ線８８を照射し，露光後、２．３８質量％テトラメチルアンモニウムハイドロオキサイド水溶液を用いて現像した。この際、第１レジスト層８６及び第２レジスト層８７は、同時に現像され、図２５（ｄ）に示すように、２層レジストパターン８９が形成された。２層レジストパターン８９は、下層が上層よりも１．０μｍ食い込んだ形状であることが光学顕微鏡による観察で確認された。次に、図２６（ｅ）に示すように、この２層レジストパターン８９をマスクとしてＭＲ膜８５をイオンミリングにてパターニングしてＭＲ素子８５ａを形成後、図２６（ｆ）に示すように、端子となる金属膜８１をスパッタ形成し、次いで２層レジストパターン８９をレジスト剥離剤(富士ハント社製、ＭＳ−２００１)を用いて剥離し、エタノールで洗浄後、乾燥して端子８１を形成した。
（５）本発明の第５の実施形態〜ＨＥＭＴの製造方法
第５の実施形態は、本発明のレジストパターン改善化材料の応用例としてのＨＥＭＴの製造に関する。なお、この第５の実施形態では、以下のレジストパターン９１および９４が、ポジ型レジストで形成されたレジストパターンに本発明のラフネス低減材料を適用して形成したものである。
【００７０】
図２７は、ＨＥＭＴのＴゲート電極の製造例の工程図であり、図２７（ａ）に示すように、まず、表層部にバッファ・エピタキシャル層、二次電子供給用エピタキシャル層、キャップ・エピタキシャル層が順次形成されたＧａＡｓ基板９０上に、ネガ型の第１電子ビームレジスト（シプレイ社製、ＳＡＬ−６０１）を塗布し、ベークングした。その後、ゲート長が０．１μｍで厚みが１μｍの孤立ライン形状のレジストパターン９１を形成するために電子ビームによる露光を行った。露光後、ネガ型の第１電子ビームレジストを現像し、水洗し、乾燥させることにより、ゲート長が０．１μｍで厚みが１μｍの孤立ライン形状のレジストパターン９１を形成した。次に、図２７（ｂ）に示すように、レジストパターン９１のぬれ性を制御する目的で、酸素プラズマ（例えば、電力１００Ｗ、処理時間３０秒、酸素流量２００ｓｃｃｍの条件）により処理した。次に、図２７（ｃ）に示すように、絶縁膜の一種であるスピン・オン・グラス（ＳＯＧ）であるＯＣＤ（東京応化工業社製）を厚みが０．５μｍとなるようにＧａＡｓ基板９０上に塗布し、１１０℃で２時間ベークした。以上により絶縁膜９２を形成した。この後、Ｏ2アッシャーにより孤立ライン形状のレジストパターン９１を除去することにより、絶縁膜９２の断面がテーパ形状をした開口部９２ａ（テーパ角度＝６０度）を形成した。次に、図２７（ｄ）に示すように、ＧａＡｓ基板９０の全面に下部ゲート電極用の第１金属配線層９３として、ＴｉＷを厚みが０．１μｍとなるようにスパッタ法にて堆積させた。第１金属配線層９３上に、ポジ型レジストを厚みが０．６μｍとなるように塗布し、ベークングしてレジスト層９４を形成した。この後、開口部９２ａよりも大きな開口を有し断面形状が逆テーパ形状である開口部９４ａを形成するために露光を行い、レジスト層９４を現像し、水洗し、乾燥させ、ゲート長が０．５μｍである開口部９４ａを形成した。その後、ＧａＡｓ基板９０の全面に、上部ゲート電極用の第２金属配線層９５としてＴｉ、Ａｌをこの順に厚みが０．５μｍとなるように蒸着法により堆積させた。図２７（ｅ）に示すように、開口部９２ａに形成されている第２金属配線層９５部分を残し、不要な第２金属配線層９５及びその下のレジスト層９４を有機溶剤を用いてリフトオフさせた。次に、図２７（ｆ）に示すように、残した第２金属配線層９５部分をマスクとしてＲＩＥにより、第２金属配線層９５部分の下側に形成されている第１金属配線層９３を残し、不要な第１金属配線層９３を除去し、更にその下の絶縁膜９２をＮＨ4Ｆ液を用いて除去することにより、微細なＴゲート電極を製造した。
（６）本発明の第６の実施形態〜プラズマディスプレイの製造方法
第６の実施形態は、本発明のレジストパターン改善化材料の応用例としてのプラズマディスプレイの製造に関する。なお、この第６の実施形態では、以下のレジストパターン１０４が、ポジ型レジストで形成されたレジストパターンに対し本発明のレジストパターン改善化材料を採用した。
図２８，２９を順次参照。
【００７１】
ここで、図２８，図２９を順次参照しながら、プラズマディスプレイにおける隔壁形成プロセスを説明する。図２８（ａ）〜（ｄ）および図２９（ｅ）〜（ｇ）は、隔壁形成プロセスの各工程を示す断面図である。まず、図２８（ａ）に示すように、ガラス基板１００上にアドレス電極１０１を形成した。ガラス基板１００は、例えば、厚みが２．８ｍｍのソーダガラスや高歪点ガラスなどが用いられる。アドレス電極１０１の形成後に、例えば誘電体ガラスからなる下地層１０２を形成した。なお、以下便宜上、ガラス基板１００、アドレス電極１０１及び下地層１０２を総称的に基板１０３と称することがある。次に、図２８（ｂ）に示すように、基板１０３上に感光性被覆層１０４を形成した。感光性被覆層１０４として、ポジ型レジストを用いて厚みを１２０μｍとした。次に、図２８（ｃ）に示すように、所定のパターン幅及びピッチを有するフォトマスク１０５を用いてｉ線を照射し、露光を行った。露光量は、フォトマスク１０５のパターン幅及びピッチに応じて適正化させた。図２８（ｄ）に示すように、露光後に現像を行った。現像液は、１質量％炭酸ナトリウム水溶液を使用し、約３分間現像後に水洗した。その後、図２９（ｅ）に示すように、基板１０３の上部からプラズマ溶射を行い、感光性被覆層１０４の溝中に隔壁材料からなる溶射膜１０７を堆積させた。具体的には、プラズマ溶射トーチ１０８には冷却ガスポート１１０が設置されており、プラズマジェット１０９の溶射と同時に、冷却ガス１１１を基板１０３へ吹き付けた。なお、冷却ガス１１１には窒素ガスを用いた。冷却ガス１１１の作用により、溶射時の熱による感光性被覆層１０４へのダメージが軽減し、精度のよい隔壁形成が可能となった。また、この溶射工程で、溶射膜１０７は、感光性被覆層１０４の溝の内部に主として堆積され、また、感光性被覆層１０４の表面から上方に盛り上がるように堆積した。しかし、その周囲の感光性被覆層１０４上には、溶射膜はほとんど堆積（付着）しなかった。次に、図２９（ｆ）に示すように、感光性被覆層１０４の表面から飛び出した溶射膜１０７の部分を主に研磨によって除去して、感光性被覆層１０４の溝の内部に堆積した溶射膜１０７の表面を平坦化した。次に、図２９（ｇ）に示すように、基板１０３を、酸素を含む高温雰囲気中にて焼成することにより、有機物系の感光性樹脂を燃やして二酸化炭素などのガスにして排除し、所定形状の隔壁１０７を基板１０３上に形成した。以上により、プラズマディスプレイにおける隔壁を形成した。
図３０参照。
【００７２】
この実施例のプラズマディスプレイパネルにおいては、互いに対向して配置された前面基板１５０と背面基板１５１とを備えている。前面基板１５０上には、表示電極１５２及び１５３、誘電体層１５４、及びＭｇＯ誘電体保護層１５５が、この順に形成されている。また、背面基板１５１の上には、アドレス電極１５６及び誘電体層１５７が形成されており、その上には、更に隔壁１５８が形成され、隔壁１５８の側面には、蛍光体層１５９が塗布されている。前面基板１５０と背面基板１５１との間には、放電ガス１６０が所定の圧力で封入されている。放電ガス１６０を表示電極１５２及び１５３の間で放電させて紫外線を発生させ、その紫外線を蛍光体層１５９に照射することによって、カラー表示を含む画像表示が可能になっている。
【００７３】
以上が本発明の複数の実施形態，およびそれらを応用するデバイスの製造プロセスの例に基づいた説明である。上記した各実施形態において、パターニング工程に本発明のレジストパターン改善化技術を用い、レジストパターンのエッジラフネスを低減することができれば、微細加工に光露光を延命できて、量産性高く簡便により高密度のデバイスを製造することができるであろう。本発明はこれらの複数の実施形態の例示にとらわれずに、発明の作用を損なわない範囲で自由に要件を変更可能である。
【００７４】
例えば、上記においては、非イオン性界面活性剤としては、例えばポリオキシエチレン−ポリオキシプロピレン縮合物系，ポリオキシアルキレンアルキルエーテル系，ポリオキシエチレンアルキルエーテル系，ポリオキシエチレン誘導体系，ソルビタン脂肪酸エステル系，グリセリン脂肪酸エステル系，第１級アルコールエトキシレート系，フェノールエトキシレート系の界面活性剤群の中から選んで用いて良いように開示したが、非イオン性界面活性剤であればここに列挙した以外の化合物であっても良く、それらに代替しても基本的効果は同様に得られるであろう。
【００７５】
また、上記において脂環族系ＡｒＦレジストとしているのを、アダマンチルを側鎖に有するアクリル系ＡｒＦエキシマレーザー露光対応レジスト等と例示したが、これに代えて、ノルボルナンを側鎖に有するアクリル系ＡｒＦエキシマレーザー露光対応レジストとかＣＯＭＡ系（シクロオレフィンマレイン酸無水物系）のＡｒＦエキシマレーザー露光対応レジストでも構わない。また、主鎖の一部がアダマンチル，ノルボルナン等の脂環族系をなすシクロオレフィン系のＡｒＦエキシマレーザー露光対応レジストでも構わない。また、これらの樹脂中の主鎖，あるいは側鎖の一部がフッ素化されているレジストを使用することも可能であり、かかる場合には、Ｆ２エキシマレーザー光に対応可能なレジスト膜としてさらなる微細加工に好適に用いることができるであろう。
【００７６】
また、上記においては半導体デバイス等の製造方法として説明したが、本発明の効果は、微細パターンを有する以下のそれぞれに対しても適用して同様の作用によって得られる。例として、マスクパターン，レチクルパターン，ＬＣＤ（液晶ディスプレイ），ＳＡＷフィルタ（弾性表面波フィルタ）等の機能部品，光配線の接続に利用される光部品，マイクロアクチュエータ等の微細部品等が挙げられる。また、半導体デバイスの例としては、フラッシュメモリの製造工程を具体的に説明したが、これにとらわれずロジックデバイスの製造工程やＤＲＡＭ，ＦＲＡＭ等の製造工程に適用しても同様の効果を得ることができる。
【００７７】
また、上記の実施形態は，本発明のレジストパターン改善化材料の製造過程，使用形態の例を詳細に示したまでであり、組成の混合比や本発明の技術範囲を何ら限定するものではない。
【００７９】
【発明の効果】
本発明によれば，より微細なパターンをラフネスが少なく良好に形成することが可能になるので，ショートやパターン不良のない高精度なデバイス製造の量産性を維持できる。
【００８０】
本発明によれば、次のような効果がある。より微細なパターンの描画を可能にするＡｒＦ（フッ化アルゴン）エキシマレーザー光（波長１９３ｎｍ）等、深紫外線露光の露光限界を越えて容易に寸法変動の少ないパターンを形成することが可能になるので、光露光の延命をも図ることが可能になるため、したがってデバイス製造の量産性を維持できる。
【図面の簡単な説明】
【図１】  図１は、従来技術の問題点を示す半導体デバイス製造途中の要部平面図である。
【図２】  原理説明のための工程途中の要部断面図（その１）である。
【図３】  原理説明のための工程途中の要部断面図（その２）である。
【図４】  本発明実施例のＥＰＲＯＭの製造方法について説明する断面図（その１）である。
【図５】  本発明実施例のＥＰＲＯＭの製造方法について説明する断面図（その２）である。
【図６】  本発明実施例のＥＰＲＯＭの製造方法について説明する断面図（その３）である。
【図７】  本発明実施例のＥＰＲＯＭの製造方法について説明する断面図（その４）である。
【図８】  本発明実施例のＥＰＲＯＭの製造方法について説明する断面図（その５）である。
【図９】  本発明実施例のＥＰＲＯＭの製造方法について説明する上面図である。
【図１０】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した一例を説明するための断面概略図である。
【図１１】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その１）を説明するための断面概略図である。
【図１２】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その２）を説明するための断面概略図である。
【図１３】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その３）を説明するための断面概略図である。
【図１４】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その４）を説明するための断面概略図である。
【図１５】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その５）を説明するための断面概略図である。
【図１６】  本発明のポジ型レジスト組成物を用いて形成したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その６）を説明するための断面概略図である。
【図１７】  図１１〜図１６の工程で製造された磁気ヘッドの一例を示す平面図である。
【図１８】  磁気ヘッド（ＭＲ型ヘッド）におけるＭＲ素子部の一例を示す概略説明図である。
【図１９】  図１８に示すＭＲ素子部の製造の工程例を示す概略説明図（その１）である。
【図２０】  図１８に示すＭＲ素子部の製造の工程例を示す概略説明図（その２）である。
【図２１】  ＭＲ素子に接続する端子を、第１レジスト層と第２レジスト層との２層レジストを利用して形成した状態を示す平面図である。
【図２２】  図２１における５０−５０断面図及び５０'−５０'断面図である。
【図２３】  磁気ヘッド（ＭＲヘッド）用のＭＲ素子をリフトオフプロセスにより作製した一例を示す工程図である。
【図２４】  磁気ヘッド（ＭＲヘッド）用のＭＲ素子をリフトオフプロセスにより作製した一例を示す工程図である。
【図２５】  磁気ヘッド（ＭＲヘッド）用のＭＲ素子をミリングプロセスにより作製した一例を示す工程図（その１）である。
【図２６】  磁気ヘッド（ＭＲヘッド）用のＭＲ素子をミリングプロセスにより作製した一例を示す工程図（その２）である。
【図２７】  ＨＥＭＴのＴゲート電極の製造例を示す工程図である。
【図２８】  プラズマディスプレイパネルにおける隔壁形成プロセス例を示す工程図（その１）である。
【図２９】  プラズマディスプレイパネルにおける隔壁形成プロセス例を示す工程図（その２）である。
【図３０】  プラズマディスプレイパネルの模式図である。
【符号の説明】
１    フォトレジスト膜
１ａ  レジストパターン
２    レジストパターン改善化膜
２ａ  改善したレジストパターン
３    層間絶縁膜
４    レジストパターン改善部分
２２  Si基板（半導体基板），
２３  フィールド酸化膜，
２４ａ  第１のゲート絶縁膜，
２４ｂ  第２のゲート絶縁膜，
２５ａ  第１の閾値制御層，
２５ｂ  第２の閾値制御層，
２６，２７，２９，３２，３４，４３  レジスト膜，
２８，２８ａ  第１のポリシリコン膜（第１の導電体膜），
２８ｂ  ゲート電極（第１のポリシリコン膜），
２８ｃ  フローティングゲート電極，
３０ａ，３０ｃ  キャパシタ絶縁膜，
３０ｂ，３０ｄ  SiO2膜，
３１，３１ｂ  第２のポリシリコン膜（第２の導電体膜），
３１ａ  コントロールゲート電極，
３３ａ，４４ａ  第１のゲート部，
３３ｂ，３３ｃ，４４ｂ  第２のゲート部，
３５ａ，３５ｂ，３６ａ，３６ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ  ソース・ドレイン領域層，
３７，４７  層間絶縁膜，
３８ａ，３８ｂ，３９ａ，３９ｂ，４８ａ，４８ｂ，４９ａ，４９ｂ  コンタクトホール，
４０ａ，４０ｂ，４１ａ，４１ｂ，５０ａ，５０ｂ，５１ａ，５１ｂ  ソース・ドレイン電極，
４２  高融点金属膜（第４の導電体膜），
４２ａ  コントロールゲート電極（高融点金属膜；第４の導電体膜），
４２ｂ  ゲート電極（高融点金属膜；第４の導電体膜），
５２ａ，５２ｂ  開口部，
５３ａ，５３ｂ  高融点金属膜（第３の導電体膜），
５４  絶縁膜、
１１        ＭＲ素子部，
１２        端子，
２１１      支持材，
２２１      アルミナ層，
２３１      下部シールド層，
２４１      下部ギャップ層，
２５１      ＭＲパターン，
２６１      第１レジスト層，
２７１      単色光，
２９１      第２レジスト層，
３０１      ｉ線，
３１１      露光部，
３２１      露光部，
３３１      端子形成材料，
４１１      ＭＲ素子，
４２１      端子，
４３１      第１レジスト層，
４４１      第２レジスト層，
６１        支持材，
６２        アルミナ層，
６３        下部シールド層，
６３'      下部シールド，
６４        下部ギャップ層，
６４'      下部ギャップ，
６５        ＭＲ膜，
６６        ＭＲ素子，
６７        マスクパターン，
６８        端子，
８１        金属膜，
８３        下部シールド層，
８４        下部ギャップ層，
８５        ＭＲ膜，
８５ａ      ＭＲ素子，
８６        第１レジスト層，
８７        第２レジスト層，
８８        ｉ線，
８９        ２層レジストパターン，
９０        ＧａＡｓ基板，
９１        レジストパターン，
９２        絶縁膜，
９２ａ      開口部，
９３        第１金属配線層，
９４        レジスト層，
９４ａ      開口部，
９５        第２金属配線層，
１００      ガラス基板，
１０１      アドレス電極，
１０２      下地層，
１０３      基板，
１０４      感光性樹脂層，
１０５      フォトマスク，
１０７      溶射膜，
１０８      プラズマ溶射トーチ，
１０９      プラズマジェット，
１１０      冷却ガスポート，
１１１      冷却ガス，
１５０      前面基板，
１５１      背面基板，
１５２      表示電極，
１５３      表示電極，
１５４      誘電体層，
１５５      ＭｇＯ誘電体層保護層，
１５６      アドレス電極，
１５７      誘電体層，
１５８      隔壁，
１５９      蛍光体層，
１６０      放電ガス，
３００      層間絶縁層，
３０２      レジストパターン，
３０４      開口部，
３０６      メッキ下地層，
３０８      薄膜導体（Ｃｕメッキ膜），
３１０      薄膜磁気コイル，
３１２      非磁性基板，
３１４      ギャップ層，
３１６      樹脂絶縁層，
３１８      レジスト膜，
３１８ａ    レジストパターン，
３２０      第１渦巻状パターン，
３２２      導電性下地層，
３２４      レジスト膜，
３２６      レジストパターン，
３２８      Ｃｕ導体膜，
３３０      薄膜磁気コイル，
３３２      磁性層からなる書き込み磁極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003858730.tif 000011
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003858730.tif 000016
【図１１】
0003858730.tif 000017
【図１２】
0003858730.tif 000018
【図１３】
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【図１４】
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【図１５】
0003858730.tif 000021
【図１６】
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【図１７】
0003858730.tif 000023
【図１８】
0003858730.tif 000024
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0003858730.tif 000030
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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