(57)【特許請求の範囲】
【請求項１】
半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、
上記チャネル領域には、
Ｓｉ層と、
上記Ｓｉ層に接して形成されたＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、
上記Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  層内における上記Ｓｉ層に近接した領域にはキャリア蓄積層が形成されており、
上記Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  層の各元素の組成比は、上記Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  層と上記Ｓｉ層とが格子整合する組成比となるようＧｅの組成比はＣの組成比の８．２倍に調整されており、
上記Ｃの組成比は０．０１から０．０３であって、
上記キャリア蓄積層に蓄積されるキャリアは負のキャリアであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＳｉＧｅＣ層あるいはＳｉＧｅ層を用いたヘテロ接合の電界効果型トランジスタを備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化が進行しつつあるが、ＭＯＳ型トランジスタの微細化もゲート長が０．１μｍを下回るような超微細化領域においては、短チャンネル効果の影響や抵抗成分の増大などにより、電流駆動能力が飽和するなど、これまでのような性能向上を見込めないことが予想されている。特に、微細ＭＯＳトランジスタの高駆動力化のためには、チャネルのキャリア移動度の向上や、ソース・ドレイン電極のコンタクトの低抵抗化が重要である。
【０００３】
そこで、シリコン基板上に形成される単一組成のＳｉを用いた相補型半導体装置（ＣＭＯＳデバイス）に代わって、Ｓｉ／ＳｉＧｅ系（IV族混晶）によるヘテロ構造ＣＭＯＳデバイス（Heterostructure ＣＭＯＳ：以下、ＨＣＭＯＳデバイスと略する）の提案がされている。これは、チャネルとしてＳｉ／Ｓｉ０2 界面ではなくバンドギャップが相異なる２種類の半導体によるヘテロ接合体の界面を利用するものである。このようなＳｉよりも高いキャリア移動度を与えるＳｉ／ＳｉＧｅ系を用いることにより、より高速の素子を実現できると期待されている。このＳｉ／ＳｉＧｅ系では、組成の制御によりＳｉ基板上に所望の歪量とバンドギャップ値とを有するエピタキシャル成長層を形成することが可能である。ＩＢＭ社のIsmail は、Ｓｉ／ＳｉＧｅ系系のＨＣＭＯＳデバイスによる特性向上についての基礎実験をしている(K. Ismail,  "Si/SiGe High Speed Field-Effect Transistors",  IEDM Tech. Dig. 1995, p509. 及びM.A. Armstrong et al, "Design of Si/SiGe Hetrojunction Complementary Metal-Oxide-Semiconductor Transistors" IEDM Tech. Dig. 1995, p761.を参照)。
【０００４】
図１５は、このＨＣＭＯＳデバイスの一例を示す断面図である。同図に示すように、Ｓｉ基板１０１の一部には、ソース・ドレイン領域１０９と、ゲート絶縁膜１０７及びその上にゲート電極１１０とにより構成される電界効果型トランジスタが設けられている。そして、ゲート電極１１０の下方におけるソース領域−ドレイン領域間のいわゆるチャネル領域には、ＳｉＧｅバッファ層１０２と、δドープ層１１５と、スペーサ層１０３と、ｉ−Ｓｉ層１０４と、ｉ−ＳｉＧｅ層１０５と、ｉ−Ｓｉ層１０６とが形成されている。これらの領域において、ＳｉＧｅバッファ層１０２は、ｉ−Ｓｉ層１０４とｉ−ＳｉＧｅ層１０５との間にｎ−チャネル層１１２を形成するために、ｉ−Ｓｉ層１０４に引っ張り歪みを与えるものである。このＳｉＧｅバッファ層１０２において、Ｓｉ基板１０１の直上ではＧｅ組成比が０％となり、最上ではＧｅ組成比が３０％となるように、段階的に組成比が変更されている。
【０００５】
ここで、負バイアスが印加されると、ｉ−Ｓｉ層１０４において、下方のＳｉＧｅバッファ層１０２とのヘテロ界面にｎ−チャネル層１１２が形成される。δドープ層１１５は、上方に形成されるｎ−チャネル層１１２にキャリアである電子を供給するものである。また、スペーサー層１０３は、下方に形成されたδドープ層１１５のイオンと上方のｎ−チャネル層１１２とを空間的に分離し、キャリアのイオン散乱による移動度の低下を防止するものである。
【０００６】
また、正バイアスが印加されると、ｉ−ＳｉＧｅ層１０５において、上方のｉ−Ｓｉ層１０６とのヘテロ界面にはｐ−チャネル層１１１が形成される。ゲート絶縁膜１０７は、ゲート電極１１０とｐ−チャネル層１１１とを絶縁するためのものである。
【０００７】
上述のように、ヘテロ電界効果トランジスタにおいては、バンドギャップの異なる２種類の半導体層間のヘテロ界面にチャネルを形成することが特徴である。従って、チャネル形成のために必然的にバンドギャップの異なる少なくとも２種類の半導体層が存在する。加えて、半導体層中に電子又は正孔が高速で移動するためのチャンネルを形成するには、ヘテロ界面に伝導帯又は価電子帯の不連続部を有することが必要となる。上述のＳｉ／ＳｉＧｅ系では、正孔についてはＳｉＧｅ層１０５がｉ−Ｓｉ層１０６に対して価電子帯における不連続部を有するため、正孔用のチャネルが形成される（図１５の左方部分参照）。しかし、伝導帯には不連続部がほとんどないので、電子用のチャネルを形成するために、ｉ−Ｓｉ層１０４に引っ張り歪を印加することにより、ｉ−ＳｉＧｅ層１０５とのヘテロ界面に伝導帯の不連続部を形成している（図１５の右方部分参照）。
【０００８】
このような構造をもつＨＣＭＯＳデバイスは、Ｓｉ／Ｓｉ０2 によるチャネルを使用する従来のＣＭＯＳデバイスに比べ、同じ加工寸法で２倍の高速度動作を半分の消費電力で実現できることがシミュレーションの結果から予想されている。すなわち、Ｓｉ半導体とＳｉＧｅ混晶を組み合わせることによりヘテロ界面を形成し、高移動度チャネルを形成した半導体素子であって、ヘテロ接合を利用する素子の高速動作と、ＭＯＳデバイスの大規模集積性を両立する素子として非常に注目を集めている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述のようなＳｉＧｅなどのIV族混晶を利用するヘテロデバイスは従来のＣＭＯＳデバイスの性能限界を克服する方法として大いに期待されているが、ＳｉＧｅに代表されるIV族混晶を用いるヘテロ電界効果トランジスタは、その製造の難しさから同じＳｉＧｅ混晶を用いたヘテロデバイスであるヘテロバイポーラトランジスタに比べ研究開発が遅れており、まだその期待される性能を十分発揮しうる構造および製造方法の検討が十分に行われているとはいえない。また、ヘテロ電界効果トランジスタの中でも、上述のようなゲート電極と半導体層の間に絶縁膜を有するいわゆるヘテロＭＯＳ構造の場合、ＳｉＧｅ層内には安定で良好な絶縁膜を形成できないため、ゲート絶縁膜としてＳｉ０2 からなる酸化膜を使用する。従って、ゲート絶縁膜の直下は必ずＳｉ層である必要があるが、ＳｉはＳｉＧｅに比べ必ずバンドギャップが大きいという特徴をもっている。
【００１０】
そのために、上記従来のＨＣＭＯＳデバイスの構造においては、以下のような問題があった。
【００１１】
第１に、上述のように、Ｓｉ基板１０１上に電子のチャネルを形成するために、ｉ−Ｓｉ層１０４に引っ張り歪を印加して、Ｓｉ／ＳｉＧｅヘテロ界面にバンド不連続を形成している。しかし、格子定数を変化させることから、格子緩和による転位の導入を伴う。
【００１２】
図１６は、ＳｉＧｅバッファ層１０２とその上のｉ−Ｓｉ層１０４とを抜き出して示す断面図である。ｉ−Ｓｉ層１０４は、ＳｉＧｅバッファ層１０２よりも格子定数が小さいことから、結晶成長した段階で引っ張り歪みが蓄積されている。この歪みの蓄積が大きくなると、同図に示すように、ｉ−Ｓｉ層１０４に転位が入ってしまう。このように、ｉ−Ｓｉ層１０４とＳｉＧｅバッファ層１０２との間における格子不整合歪による転位や欠陥の導入は避けられない。したがって、この結晶を利用した素子の初期特性はともかく、信頼性や寿命の観点からは、転位の増殖などによる特性劣化の影響がでてくると考えられる。
【００１３】
また、Ｓｉ基板１０１上にＳｉより格子定数の大きなＳｉＧｅからなるＳｉＧｅバッファ層１０２を積層し、その上に成長するｉ−Ｓｉ層１０４に引っ張り歪を蓄積させているが、ＳｉＧｅバッファ層１０２の膜厚を大きくしていくと、その間にＳｉＧｅバッファ層１０２の格子定数がＳｉの格子定数から本来のＳｉＧｅの格子定数に変化する臨界膜厚を超えるため、格子緩和が生じＳｉＧｅバッファ層１０２にも転位等の欠陥が導入される。
【００１４】
これらの欠陥は、素子の初期特性への影響は少ない場合もあるが、長期的な信頼性や寿命という観点からは、重大な問題を引き起こすおそれがある。すなわち、電流による欠陥の増殖や、金属や不純物の欠陥を介在した拡散による劣化が生じ、信頼性の低下を招くおそれがある。
【００１５】
本発明の第１の目的は、ＨＣＭＯＳデバイスのゲート下方のチャネル領域における構造としてキャリア蓄積層を形成しうるバンド不連続部を有しながら格子整合又はほぼ格子整合したヘテロ接合体を利用することにより、キャリアの移動度が高くかつ信頼性の高い半導体装置を提供することにある。
【００１６】
第２に、ＳｉＧｅに代表されるIV族混晶を用いたヘテロ電界効果デバイスは、従来の微細ＣＭＯＳデバイスの性能限界を克服する素子構造として有効な技術であるが、現時点ではチャネル移動度の向上の研究に比べ、ソース・ドレイン電極のコンタクトの最適化の検討はさらに不十分であり、その高移動度を十分生かしきる構造になっているとはいえない。上述のＩＢＭ社によるヘテロＣＭＯＳデバイスの技術も、チャネル領域の移動度向上については詳細な検討が行われているが、微細トランジスタの性能向上に重要なもう一つの要素であるソース・ドレイン電極のコンタクトの低抵抗化についてはほとんど検討がなされていない。
【００１７】
すなわち、Ｓｉ単結晶を用いたＣＭＯＳデバイス構造においては、ソース・ドレイン電極に接続される基板側のコンタクト領域の構造についてはさまざまな検討が為されているが、一般的なＣＭＯＳデバイスにおける最適なコンタクト領域の構造および形成方法が、素子構造が異なるヘテロ電界効果デバイスにおいても最良であるかどうかは検討が必要である。
【００１８】
本発明の第２の目的は、ヘテロ電界効果デバイスの優れた特性を損ねることなく小さなコンタクト抵抗を発揮しうるコンタクト領域を有する半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、上記チャネル領域には、Ｓｉ層と、上記Ｓｉ層に接して形成されたＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、Ｓｉ1-x-y Ｇｅx Ｃy 層内における上記Ｓｉ層に近接した領域にはキャリア蓄積層が形成されており、上記Ｓｉ1-x-y Ｇｅx Ｃy 層の各元素の組成比は、上記Ｓｉ1-x-y Ｇｅx Ｃy 層と上記Ｓｉ層とが格子整合する組成比に調整されている。
【００２０】
これにより、Ｃの組成比ｙが０．０１〜０．０３であるＳｉ1-x-y Ｇｅx Ｃy 層とＳｉ層との界面には、キャリアを２次元的に閉じこめるキャリア蓄積層を形成するのに必要なバンド不連続部を形成することが可能である。そして、このキャリア蓄積層がチャネルとして機能するので、Ｓｉ層よりも大きなキャリア移動度を与えるＳｉ1-x-y Ｇｅx Ｃy 層をチャネルとする動作速度の大きい電界効果型トランジスタが得られる。しかも、Ｓｉ1-x-y Ｇｅx Ｃy 層とＳｉ層との間では、格子不整合がなくなりあるいは極めてわずかになるように制御できるので、格子歪を０あるいはほとんどないように調整でき、Ｓｉ1-x-y Ｇｅx Ｃy 層に結晶欠陥が入らないように構成することが可能である。したがって、高い信頼性を有する半導体装置を得ることができる。そして、格子不整合に起因する歪のないＳｉ1-x-y Ｇｅx Ｃy 層内にチャネルが形成されるので、極めて高い信頼性を有する半導体装置が得られることになる。
【００２１】
本発明の第２の半導体装置は、半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、上記チャネル領域には、Ｓｉ層と、上記Ｓｉ層に接して形成されたＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、上記Ｓｉ1-x-y Ｇｅx Ｃy 層内における上記Ｓｉ層に近接した領域にはキャリア蓄積層が形成されており、上記Ｓｉ1-x-y Ｇｅx Ｃy 層は、上記Ｓｉ層よりも小さい格子定数を有し、かつ格子緩和を生じない膜厚を有している。
【００２２】
これにより、Ｓｉ1-x-y Ｇｅx Ｃy 層には引っ張り歪みが加わるために、Ｓｉ層とのバンドの不連続量を大きくすることができ、キャリアの閉じこめ効率が向上する。
【００２３】
本発明の第３の半導体装置は、半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、上記チャネル領域には、Ｓｉ層と、上記Ｓｉ層に接して形成されたＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、上記Ｓｉ1-x-y Ｇｅx Ｃy 層内における上記Ｓｉ層に近接した領域にはキャリア蓄積層が形成されており、上記Ｓｉ1-x-y Ｇｅx Ｃy 層の伝導帯の下端と上記Ｓｉ層の伝導帯の下端との間のエネルギーレベルが不連続である。
【００２４】
本発明の第４の半導体装置は、半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、上記チャネル領域には、Ｓｉ層と、上記Ｓｉ層に接して形成されたＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、上記Ｓｉ1-x-y Ｇｅx Ｃy 層内における上記Ｓｉ層に近接した領域にはキャリア蓄積層が形成されており、上記キャリア蓄積層に蓄積されるキャリアは負又は正のキャリアである。
【００２５】
本発明の第５の半導体装置は、半導体基板の一部に形成され、ゲート電極とソース・ドレイン領域と該ソース・ドレイン領域間のチャネル領域とを有する電界効果トランジスタを備えている半導体装置であって、上記チャネル領域には、Ｓｉ層と、上記Ｓｉ層に接して形成されたＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）とが設けられていて、上記上記Ｓｉ層内の上記Ｓｉ1-x-y Ｇｅx Ｃy 層に近接した領域には、上記蓄積層にキャリアを供給するためのキャリア供給層がさらに形成されている。
【００２６】
本発明の第６の半導体装置は、Ｓｉ基板上に、互いに組成が異なるＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）と、ゲート酸化膜と、ゲート電極とを備え、ヘテロ界面に閉じ込められた電荷を上記ゲート電極から印加した電圧により制御するものである。
【００２７】
上記Ｓｉ1-x-y Ｇｅx Ｃy 層のＧｅ組成比ｘ及びＳｉ組成比ｙを上記Ｓｉ基板にほぼ格子整合する範囲とし、さらに、上記Ｓｉ1-x-y Ｇｅx Ｃy 層のバンドギャップエネルギーを制御して伝導帯端及び価電子帯端の不連続を形成し、電子または正孔のチャネルとすることができる。
【００２８】
本発明の第７の半導体装置は、半導体基板上に形成された少なくとも１つの電界効果トランジスタを備えた半導体装置であって、上記電界効果トランジスタは、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）を含む第１の半導体層、上記第１の半導体層とはバンドギャップの異なる半導体により構成される第２の半導体層、及び上記第１，第２の半導体層の間の界面付近の領域に形成されたキャリア蓄積層を有するチャネル領域と、第３の半導体層及び該第３の半導体層よりもバンドギャップの大きい半導体で構成される第４の半導体層を有するソース・ドレイン領域と、上記第３の半導体層の直上に形成された低抵抗の導体膜からなるソース・ドレインコンタクト層とを備えている。
【００２９】
これにより、ヘテロ接合を利用したキャリア移動の高いつまり動作速度の高い電界効果トランジスタにおけるソース・ドレイン領域へのコンタクト抵抗を低減することが可能になる。
【００３０】
上記第１の半導体層と上記第３の半導体層とを共通の第１の半導体膜により構成し、上記第２の半導体層と上記第４の半導体層とを共通の第２の半導体膜により構成し、上記第２の半導体膜を上記第１の半導体膜の上に形成しておくことができる。
【００３１】
本発明の半導体装置の製造方法は、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０＜ｙ≦１）を含む第１の半導体層と、上記第１の半導体層とは異なるバンドギャップを有する第２の半導体層と、上記第１，第２の半導体層の間の界面付近の領域に形成されたチャネルとなるキャリア蓄積層とを有し、電界効果トランジスタとして機能する半導体装置の製造方法であって、半導体基板の電界効果トランジスタ形成領域に、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第３の半導体層と、該第３の半導体層よりも大きいバンドギャップを有する第４の半導体層とを順次形成する第１の工程と、上記第４の半導体層の上方に導体膜を堆積した後、該導体膜をパターニングしてゲート電極を形成する第２の工程と、上記ゲート電極の両側方に位置する上記電界効果型トランジスタ形成領域に少なくとも上記キャリア蓄積層に達する深さまで不純物を導入して、ソース・ドレイン領域を形成する第３の工程と、上記ソース・ドレイン領域における上記第４の半導体層を、少なくとも上記第３の半導体層が露出するまでエッチングにより除去する第４の工程と、上記第３の半導体層の露出した面上に低抵抗の導体膜からなるソース・ドレインコンタクト層を形成する第５の工程とを備えている。
【００３２】
この方法により、上述の構造を有する半導体装置が容易に形成されることになる。
【００３３】
上記第１の工程は、上記第１及び第３の半導体層を共通の第１の半導体膜から同時に形成し、上記第２及び第４の半導体層を共通の第２の半導体膜から同時に形成するように行うことができる。
【００３４】
上記第４の工程は、上記第３の半導体層と上記第４の半導体層とに対するエッチング選択比の高いエッチング条件で行うことが好ましい。
【００３５】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態に係るＨＣＭＯＳデバイスは、ＳｉＧｅ／Ｓｉ系にＣを添加してなるＳｉＧｅＣの３元混晶系を用い、このＳｉＧｅＣ層とＳｉ層とをほぼ格子整合させ、バンドギャップエネルギーの差異からヘテロ界面にバンド不連続部を形成する電界効果トランジスタである。
【００３６】
図１は、第１の実施形態に係るＨＣＭＯＳデバイスの構造を示す断面図である。同図に示すように、シリコン基板１０上には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されているが、まず、ＮＭＯＳトランジスタの構造から説明する。
【００３７】
ＮＭＯＳトランジスタにおいて、Ｓｉ基板１０上にはｐウェル１１（高濃度ｐ型シリコン層）が形成されており、さらにその上に、Ｖ族元素が高濃度にドーピングされたδドープ層及びスペーサー層を有するＳｉ層１３ｎと、ＳｉＧｅＣ層１４ｎ（Ｃの組成率は１％、Ｇｅの組成率は８．２％）とが順次形成されている。後述するように、このＳｉＧｅＣ層１４ｎにおける各元素の組成比は、ＳｉＧｅＣ層１４ｎとその直下のＳｉ層１３ｎとが格子整合する値となっている。
【００３８】
このＳｉＧｅＣ層１４ｎとＳｉ層１３ｎとのヘテロ界面には、図１の右方部分に示すように、バンドオフセット値ΔＥc を有する伝導帯Ｅｃのバンド不連続部が存在しており、このバンド不連続部に負のキャリアである電子を２次元電子ガス（２ＤＥＧ）として閉じこめるためのキャリア蓄積層が形成される。そして、このＳｉＧｅＣ層１４ｎ側の界面付近に形成されたキャリア蓄積層が電子が高速で走行するチャネルとなる。ＳｉＧｅＣ層１４ｎ内では、Ｓｉ層内に比べて電子の移動度が大きく、このＮＭＯＳトランジスタの動作速度も大きくすることができる。
【００３９】
さらに、このＳｉＧｅＣ層１４ｎの上に、ＳｉＧｅ層１５ｎ（Ｇｅの組成率は３０％、Ｓｉの組成率は７０％）と、Ｓｉ層１７ｎとが順次形成され、さらに表面には、シリコン酸化膜からなるゲート絶縁膜１９ｎが形成されている。このゲート絶縁膜１９ｎの下にはＳｉ層１７ｎが存在しているために、Ｓｉ層１７ｎの表面を酸化するだけで結晶性の高いゲート絶縁膜１９ｎを容易に形成することができる。ゲート絶縁膜１９ｎの上には、ゲート電極１８ｎが形成され、このゲート電極１８ｎの両側に位置する基板内にはソース・ドレイン層１６ｎが形成されている。ＳｉＧｅＣ層１４ｎ内における電子の走行は、ゲート電極１８ｎに印加される電圧によって制御される。なお、ソース・ドレイン層１６ｎは、ｐウェル１１に達する深さにまで形成されているが、少なくとも、ＳｉＧｅＣ層１４ｎに形成されるチャネルとなる部分の深さにまで形成しておけばよい。
【００４０】
一方、ＰＭＯＳトランジスタは、以上で説明したＮＭＯＳトランジスタとほぼ同じ構成を有している。Ｓｉ基板１０上にはｎウェル１２（高濃度ｎ型Ｓｉ層）が形成されており、さらにその上に、Ｖ族元素が高濃度にドーピングされたδドープ層を有するＳｉ層１３ｐと、ＳｉＧｅＣ層１４ｐ（Ｇｅの組成率は８．２％、Ｃの組成率は１％）とが順次形成されている。さらに、このＳｉＧｅＣ層１４ｐの上に、ＳｉＧｅ層１５ｐ（Ｇｅの組成率は３０％、Ｓｉの組成率は７０％）と、Ｓｉ層１７ｐとが順次形成されている。ＰＭＯＳトランジスタの場合は、キャリアが正孔となるが、この正孔が流れるチャネルはＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面のＳｉＧｅ層１５ｐ側に形成される。このＳｉＧｅ層１５ｐとＳｉ層１７ｐとのヘテロ界面に、バンドオフセット値ΔＥv を有する価電子帯のバンド不連続部が存在し、この不連続部にキャリア蓄積層が形成される。したがって、ＳｉＧｅ層１５ｐ側の界面に形成されたキャリア蓄積層チャネルを正孔が走行するが、ＳｉＧｅ層１５ｐ内でもＳｉ層内に比べて正孔の移動度が大きいので、このＰＭＯＳトランジスタの動作速度も大きくなる。
【００４１】
ＰＭＯＳトランジスタにおいて、Ｓｉ層１７ｐの上には、シリコン酸化膜からなるゲート絶縁膜１９ｐが形成されている。ゲート電極１８ｐの両側にはソース・ドレイン層１６ｐが形成され、ＳｉＧｅ層１５ｐにおける正孔の走行はゲート電極１８ｐに印加される電圧により制御されている。
【００４２】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間は、基板に形成された溝をシリコン酸化膜によって埋め込んでなるトレンチ分離２０が設けられており、このトレンチ分離２０によって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが、互いに電気的に分離されている。
【００４３】
なお、各Ｓｉ層１３ｎ，１３ｐ、各ＳｉＧｅＣ層１４ｐ，１４ｎ、各ＳｉＧｅ層１５ｎ，１５ｐ、各Ｓｉ層１７ｎ，１７ｐは、結晶成長によりそれぞれ同時に形成されている。そして、各層の寸法は、例えば以下のような寸法とすることができる。ただし、必ずしも以下の寸法に限定されるものではない。
【００４４】
各Ｓｉ層１３ｎ，１３ｐの厚みは例えば０．６μｍ程度であり、０〜１μｍの範囲にあることが好ましい。スペーサー層の厚みは例えば３０ｎｍ程度であり、０〜５０ｎｍの範囲にあることが好ましい。各ＳｉＧｅＣ層１４ｐ，１４ｎの厚みは３〜５０ｎｍであることが好ましい。各ＳｉＧｅ層１５ｎ，１５ｐの厚みは５ｎｍ程度であり、３〜５ｎｍの範囲にあることが好ましい。各Ｓｉ層１７ｎ，１７ｐの厚みは１ｎｍ程度であり、０．５〜５ｎｍの範囲にあることが好ましい。ゲート絶縁膜１９ｎ，１９ｐの厚みは、例えば５ｎｍ程度である。
【００４５】
また、ゲート電極１８ｎ，１８ｐのゲート長は０．２５μｍ，ゲート幅は２．５μｍ、ソース・ドレイン領域の幅は１．２μｍ程度であり、ソース・ドレイン電極２１ｎ，２１ｐのコンタクト面積は、０．５μｍ×０．６μｍ程度である。各ウェル１３ｎ，１３ｐのドーピング濃度は１×１０17〜１×１０18ｃｍ-3程度であり、δドープ層のドーピング濃度は、１×１０18〜１×１０20ｃｍ-3程度である。
【００４６】
本実施形態におけるＨＣＭＯＳデバイス（ＨeterostructureＣＭＯＳデバイス）の特徴は、ＳｉＧｅＣ層を用いている点である。このＳｉＧｅＣ層は、Ｓｉ、Ｇｅ、Ｃの各々の組成比の調整により、バンドギャップ量およびシリコンに対する格子不整合率を変えることができる。ここで、本実施形態におけるＳｉ，Ｇｅ，Ｃの組成比と、各層の歪及びバンドオフセット量との関係について詳細に説明する。
【００４７】
図２は、横軸にＣ（カーボン）の組成比（％）、縦軸にＧｅの組成比（％）をとったときに、ＳｉＧｅＣ層とＳｉ層との格子不整合率（％）（ミスフィット）が変化する様子を示している。ミスフィットがゼロのラインは、ＳｉＧｅＣ層とＳｉ層との格子定数が等しいことを示す。Ｇｅ（ゲルマニウム）単結晶の格子定数はＳｉ単結晶の格子定数よりも大きく、Ｃ（カーボン）単結晶の格子定数は、Ｓｉ単結晶の格子定数よりも小さいので、ＧｅとＣの組成比を調整することで、ＳｉＧｅＣ層１４ｎの格子定数とＳｉ層１３ｎの格子定数とを一致させることができるのである。
【００４８】
図３は、Ｓｉ，Ｇｅ，Ｃの３元素の組成比に対する格子整合との関係を示す特性図である。同図の３つの頂点は、それぞれＳｉ，Ｇｅ，Ｃの組成率が１００％（組成比が１）の点であり、ＳｉＧｅＣ層の３元混晶系の組成比の調整によってＳｉとの格子不整合率が変化する様子を示している。同図中のハッチング領域はＳｉＧｅＣ層に引っ張り歪を与える組成比の領域を示し、同図中の実線は、ＳｉＧｅＣ層とＳｉ層との格子不整合がゼロつまり両者が格子整合するための各元素の組成比の条件を示す。Ｇｅの格子定数はＳｉの格子定数よりも４．２％大きく、Ｃの格子定数はＳｉの格子定数よりも３４．３％小さいので、Ｇｅの組成比をＣの組成比よりも８．２倍大きくすることで、ＳｉＧｅＣ層の格子定数をＳｉ層の格子定数に一致させることができる。
【００４９】
本実施形態におけるＳｉＧｅＣ層１４ｎにおいては、Ｇｅの組成率が８．２％（ｘ＝０．０８２）であり、Ｃの組成率が１％（ｙ＝０．０１）であることから、図３よりＳｉ基板との格子不整合が０であり、ＳｉＧｅＣ層１４ｎと下方のＳｉ層１３ｎとは同じ格子定数を有していることがわかる。
【００５０】
次に、図４は、横軸にＣの組成比をとり、縦軸にエネルギーレベルをとったときに、ＳｉＧｅＣ層とＳｉ層との界面における伝導帯のバンドオフセット値ΔＥｃ、ならびに価電子帯のバンドオフセット値ΔＥｖが変化する様子を示している。但し、黒丸は価電子帯のバンドオフセット値ΔＥｖであり、白丸は伝導帯のバンドオフセット値ΔＥｃを表わしている。また、エネルギーの原点は、伝導帯に対してはＳｉの伝導帯の下端のエネルギー値にとり、価電子帯に対してはＳｉの価電子帯の上端のエネルギー値にとってある。また、同図の実線は無歪み系に対応し、同図の点線は引っ張り歪み系に対応している。
【００５１】
図４に示すように、本実施形態のＳｉＧｅＣ層（Ｃの組成比が０．０１）及びＳｉ層間の界面における伝導帯ならびに価電子帯のバンドオフセット値は、それぞれ３００ｍｅＶ、０ｍｅＶであり、ＳｉＧｅＣ層とＳｉ層の界面では価電子帯にはバンド不連続部がなく、伝導帯にのみバンド不連続部が形成されることがわかる。また、本実施形態のＳｉＧｅＣ層１４ｎにおけるＣの組成比は０．０１であるので、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎとは格子整合している。したがって、２次元電子ガスが走行するチャネルが形成されるＳｉＧｅＣ層１４ｎ内において、下方のＳｉ層１３ｎとの格子不整合に起因する転位等の欠陥の発生を防止できる。
【００５２】
一方、本実施形態におけるＳｉＧｅＣ層１４ｎとＳｉ層１３ｎ間の界面における価電子帯にはバンド不連続部がないため、ＳｉＧｅＣ層１４ｎ内に正孔を閉じ込めることができない。そこで、正孔をキャリアとするＰＭＯＳトランジスタの場合は、ＳｉＧｅ層１５ｐとＳｉ層１７ｐとのヘテロ接合を利用している。ＳｉＧｅ単結晶の格子定数はＳｉ単結晶の格子定数よりも大きく、しかも、ＳｉＧｅ層１５ｐはＳｉ層１３ｐと格子整合しているＳｉＧｅＣ層１４ｐの上に位置するため、圧縮歪みによるバンド構造の変化により価電子帯でのバンドオフセット値が大きくなっている。この場合もゲートからの電界印加時にバンド傾斜により正孔が２次元的に閉じ込められ（２ＤＨＧ）て、キャリア蓄積層となる。したがって、ＳｉＧｅ層１５ｐ内のキャリア蓄積層が正孔が高速で走行するためのチャネルとなる。
【００５３】
以上のように、本実施形態の構造によると、ＮＭＯＳトランジスタにおいては、ＳｉＧｅＣ層１４ｎにおける各元素Ｓｉ，Ｇｅ，Ｃの組成比の調整により、伝導帯のバンドオフセット値を２次元電子ガスを蓄積するのに十分な値に維持しながら、ＳｉＧｅＣ層とＳｉ層との間の格子整合を図ることができる。よって、ＳｉＧｅＣ層内における２次元電子ガスの高いキャリア移動度を利用した動作速度の高速化を実現しながら、欠陥密度の低減による高い信頼性を発揮することができる。また、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎ間の界面における価電子帯にはバンド不連続部がないため、ＳｉＧｅＣ層１４ｎ内に正孔を閉じ込めることができないが、ＳｉＧｅ層１５ｐとＳｉ層１７ｐとのヘテロ接合を利用することで、正孔をキャリアとして利用するＰＭＯＳトランジスタのチャネルを形成することができ、高速動作を実現することができる。
【００５４】
そして、速度の大きいＮＭＯＳトランジスタと、ＳｉＧｅを用いて価電子帯のバンド不連続部を形成して速度の大きいＰＭＯＳトランジスタとを集積することにより、高性能なＨＣＭＯＳデバイスを実現することができる。
【００５５】
なお、本実施形態では、Ｇｅの組成率を８．２％、Ｃの組成率を１％としたが、図４から格子整合系でバンド不連続部つまりバンドオフセット値ΔＥｖがもっとも大きくなるようにするには、Ｃの組成比を大きくすればよいことがわかる。このように大きなバンドオフセット値ΔＥｖを設けることにより、ヘテロ界面に閉じ込められた２次元電子ガス（２ＤＥＧ）は、電子の濃度が高くなってもヘテロ界面を乗り越えることがなく、安定して走行することができる。特に、Ｃの組成比を０．０１〜０．０３の範囲に調整することが好ましい。この範囲内では、無歪み系及び引っ張り歪み系のいずれにおいても、２次元電子ガスを閉じこめるためのキャリア蓄積層を形成するのに適正なバンドオフセット値ΔＥｖ（＝−０．２〜−０．６えＶ）を得ることができる。
【００５６】
なお、本実施形態では、ＳｉＧｅ層１５ｐにおけるＧｅの組成率を３０％としたが、バンドオフセット値がもっとも大きくなるようにＧｅの組成率を大きくし、圧縮歪みを大きくしてもよい。
【００５７】
また、ＨＣＭＯＳデバイスはＳｉ基板上に形成することから、素子のスピードが要求されるところにはこのＨＣＭＯＳデバイスを用い、それ以外には、通常のＳｉ単一組成を有する活性領域上に形成したＣＭＯＳデバイスを作製してもよい。このように構成することで、Ｓｉ基板に直接作製するＭＯＳ型電界効果トランジスタとの集積化をも可能になる。なお、ＳｉＧｅＣを用いたデバイスとしては、同一基板上にｐ，ｎ型のトランジスタを形成する必要はない。例えば、移動体通信機器に用いる集積回路の場合、高速動作が要求される高周波領域で使用される増幅器，ミキサー等は相補型回路を構成する必要がないために、ｐ，ｎ型のうちの一方のみ（例えばｎ型）のＳｉＧｅＣを用いたＭＯＳトランジスタで構成し、相補型回路を構成する必要のあるデジタル信号処理を行う部分をＳｉ単一組成を用いたＣＭＯＳデバイスで構成することなどが考えられる。
【００５８】
次に、第１の実施形態のＨＣＭＯＳデバイスの製造方法について、図５（ａ）〜（ｆ）を参照しながら説明する。図５（ａ）〜（ｆ）は、図１に示すＨＣＭＯＳデバイスの構造を実現するための製造工程の一例を示す断面図である。
【００５９】
まず、図５（ａ）に示す工程で、Ｓｉ基板１０にｐウェル１１、ｎウェル１２をイオン注入により形成する。
【００６０】
次に、図５（ｂ）に示す工程で、各ウェル１１，１２上に、ＵＨＶーＣＶＤ法によりδドープ層を含むＳｉ層１３と、ＳｉＧｅＣ層１４（Ｇｅ：８．２％、Ｃ：１％）と、ＳｉＧｅ層１５と、Ｓｉ層１７とをそれぞれ成長させる。なお、δドープ層及びスペーサー層も形成されているが、見やすくするためにこれらの層の図示は省略されている。
【００６１】
次に、図５（ｃ）に示す工程で、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとを電気的に分離するために、トレンチ分離用の溝を形成した後、この溝をシリコン酸化膜で埋めてトレンチ分離２０を形成する。この処理により、Ｓｉ層１３、ＳｉＧｅＣ層１４、ＳｉＧｅ層１５、Ｓｉ層１７が、各々ＮＭＯＳトランジスタ側のＳｉ層１３ｎ、ＳｉＧｅＣ層１４ｎ、ＳｉＧｅ層１５ｎ、Ｓｉ層１７ｎと、ＰＭＯＳトランジスタ側のＳｉ層１３ｐ、ＳｉＧｅＣ層１４ｐ、ＳｉＧｅ層１５ｐ、Ｓｉ層１７ｐとに分離される。さらに、Ｓｉ層１７ｎ，１７ｐの表面を酸化してゲート絶縁膜１９ｎ，１９ｐをそれぞれ形成する。
【００６２】
次に、図５（ｄ）に示す工程で、基板の全面上にポリシリコン膜を堆積した後、これをパターニングしてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ゲート絶縁膜１９ｎ，１９ｐの上にゲート電極１８ｎ，１８ｐをそれぞれ形成する。その後、各ゲート電極１８ｎ，１８ｐをマスクとして、ＮＭＯＳトランジスタ側には、リンイオン（Ｐ+ ）の注入により、ソース・ドレイン領域１６ｎを形成し、ＰＭＯＳトランジスタ側には、ボロンイオン（Ｂ+ ）の注入により、ソース・ドレイン領域１６ｐをそれぞれ形成する。ＮＭＯＳトランジスタのソース・ドレイン領域１６ｎの深さは少なくともＳｉＧｅＣ層１４ｎ内のキャリア蓄積層よりも深ければよく、ＰＭＯＳトランジスタのソース・ドレイン領域１６ｐの深さは、少なくともＳｉＧｅ層１５ｐ内のキャリア蓄積層よりも深ければよい。これは、ＳｉＧｅＣ層１４ｎ、ＳｉＧｅ層１５ｐ内の各キャリア蓄積層にチャネルが形成されるためである。
【００６３】
次に、図５（ｅ）に示す工程で、ゲート絶縁膜１９ｎ，１９ｐのうちソース・ドレイン領域１６ｎ，１６ｐの上方の部分に開口を形成し、図５（ｆ）に示す工程で、ゲート絶縁膜１９ｎ，１９ｐの開口にソース・ドレイン電極２１ｎ，２１ｐをそれぞれ形成する。
【００６４】
これにより、Ｓｉ基板１０の上にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタからなるＨＣＭＯＳデバイスが形成される。
【００６５】
このように、本実施形態の製造方法によると、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで異なったチャネルを形成する必要があるものの、結晶成長はＮＭＯＳトランジスタ，ＰＭＯＳトランジスタで共通に行うことができ、簡単に製造することができる。
【００６６】
（第２の実施形態）
上述の第１の実施形態では、ＳｉＧｅＣ層をシリコンに格子整合させたものを用いて電界効果型トランジスタを形成したが、本実施形態では、結晶性の劣化のない範囲で、ＳｉＧｅＣ層に積極的に歪みを導入し、この歪みによるバンド構造の変化を利用したトランジスタとするものである。本実施形態に係るＨＣＭＯＳデバイスの構造は、基本的には、図１に示す第１の実施形態に係るＰＭＯＳトランジスタ，ＮＭＯＳトランジスタを１つのトランジスタ内に実現した構造となっている。
【００６７】
図６（ａ）〜（ｃ）は、それぞれＳｉＧｅＣ層に圧縮歪みを生ぜしめた場合、ＳｉＧｅＣ層をＳｉ層に格子整合させた場合（歪みなし）、及びＳｉＧｅＣ層に引っ張り歪みを生ぜしめた場合における結晶構造の状態を示す図である。同図（ａ）に示すように、ＳｉＧｅＣ層の格子定数をＳｉ層の格子定数よりも大きくするとＳｉＧｅＣ層には圧縮歪みが生じ、ＳｉＧｅＣ層における伝導帯の下端−価電子帯の上端間のバンドギャップ値が拡大する。一方、同図（ｃ）に示すように、ＳｉＧｅＣ層の格子定数をＳｉ層の格子定数よりも小さくするとＳｉＧｅＣ層には引っ張り歪が生じ、ＳｉＧｅＣ層における伝導帯の下端−価電子帯の上端間のバンドギャップが縮小する。すなわち、ＳｉＧｅＣ層の歪みによりバンド構造が変化していくので、この効果を積極的に利用することで、ＳｉＧｅＣ層に隣接するＳｉ層等の層のバンドオフセット値を変更することができる。
【００６８】
ここで、ＳｉＧｅＣ層の格子定数をＳｉ層の格子定数からずらせた場合でも、ＳｉＧｅＣ層の厚みを格子緩和が起こらず歪みが蓄積される程度にすることにより、転位等の結晶欠陥の発生に起因する素子の信頼性の低下を有効に防止することができる。
【００６９】
図７（ａ），（ｂ）は、本実施形態に係る電界効果トランジスタのチャネル領域におけるバンド構造図及び断面図である。Ｓｉ基板の上にＳｉ層１３ｎを成長させた後、Ｃの組成比を大きくしたＳｉＧｅＣ層１４ｎ（Ｇｅを１０％、Ｃを４％）を成長させることにより、ＳｉＧｅＣ層１４ｎにおけるバンドギャップ値は大きく、格子定数は小さくなるように設定することができる。そして、ＳｉＧｅＣ層１４ｎの厚みを格子緩和が起こらずに歪みが蓄積される程度に小さくしておくことにより、ＳｉＧｅＣ層１４ｎは引っ張り歪みを受ける。したがって、Ｃの組成比を大きくすることによるバンドギャップ値の増大効果に加えて、ＳｉＧｅＣ層１４ｎの引っ張り歪みにより、ＳｉＧｅＣ層１４ｎからＳｉ層１３ｎの界面における伝導帯のバンドオフセット値が大きくなり、２次元電子ガス（２ＤＥＧ）の閉じ込め効率が向上する。
【００７０】
さらに、ＳｉＧｅＣ層１４ｎは格子緩和していないので、上面の格子定数はＳｉ層１３ｎの格子定数に一致している。したがって、ＳｉＧｅＣ層１４ｎの上にＳｉＧｅ層１５ｐを成長させると、ＳｉＧｅ層１５ｐの格子定数がＳｉ層１３ｎの格子定数よりも大きいためにＳｉＧｅ層１５ｐは圧縮歪みを受ける。
【００７１】
したがって、本実施形態に係る半導体装置によると、ＳｉＧｅＣ層１４ｎに引っ張り歪み、ＳｉＧｅ層１５ｐに圧縮歪みを導入することにより、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎとの界面における伝導帯でのバンドオフセット値を大きく、またＳｉＧｅ層１５ｐとＳｉ層１７ｐとの界面における価電子帯でのバンドオフセット値を大きくしておき、このトランジスタをＮＭＯＳトランジスタとして使用する場合にはＳｉＧｅＣ層１４ｎに形成されるチャネルを利用する一方、ＰＭＯＳトランジスタとして使用する場合にはＳｉＧｅ層１５ｐに形成されるチャネルを利用することで、共通のゲート電極やソース・ドレイン領域を有しながら、チャネル位置の異なるＨＣＭＯＳデバイスを形成することができる。
【００７２】
しかも、各層の厚みを適正に設定することで、格子不整合による転位や欠陥の導入の無い、良好な結晶性による信頼性の高い電界効果型トランジスタを有するＨＣＭＯＳデバイスを得ることができる。
【００７３】
なお、上述の図４の破線は、本実施形態におけるＳｉＧｅＣ層１４ｎに０．２５％の引っ張り歪みが加わるような組成を示している。一般に、ＳｉＧｅＣ層におけるＧｅの組成比がＣの組成比の８．２倍のときにＳｉ層に格子整合するのであるから、Ｇｅの組成比をＣの組成比の８．２倍よりも小さくすることでＳｉＧｅＣ層１４ｎに引っ張り歪みを導入することができる。また、Ｃの組成比をｙとしたとき、Ｇｅの組成を８．２ｙ−０．１２とした場合、ＳｉＧｅＣ層１４ｎの格子定数をＳｉ層１３ｎの格子定数より０．２５％小さくすることができる。
【００７４】
図４に示すように、無歪み系の場合と同じく、ＳｉＧｅＣ層１４ｎとＳｉ層１３ｎの界面では、価電子帯にはバンド不連続部がなく、伝導帯にのみバンド不連続が形成されることがわかる。Ｃの組成率が２％以下の場合は伝導帯のバンドオフセット値は無歪みの場合とほとんど同じであり、Ｃの組成率とＧｅの組成率との比が格子整合の条件を満足する値からずれても、格子整合系とほぼ同じ素子特性を得ることができる。このことは、ＳｉＧｅＣ層１４ｎを結晶成長する際のＣの組成率とＧｅの組成率の制御の面から見て、条件に幅を持たせることができることを意味し、ＳｉＧｅＣ層の結晶成長を容易にする。また、Ｃの組成率が２％以上の場合、無歪みの場合と比べて、同じＣの組成率においてもバンドオフセット値を大きくとることができる。これにより、バンドオフセット値をより大きくとる必要がある場合にも対応することができる。
【００７５】
ここでは、ＳｉＧｅＣの格子定数をＳｉよりも小さくして使用してはいるが、層の厚みは格子緩和が起こらず歪みが蓄積される程度にしているので、転位等の結晶欠陥により素子の信頼性が低下することはない。
【００７６】
（第３の実施形態）
先に述べた第１の実施形態では、電界効果トランジスタのチャネル領域にＳｉＧｅＣ層をＳｉ層に格子整合させたへテロ構造を形成し、ヘテロ界面におけるバンド不連続部に電子もしくは正孔を閉じ込めて、キャリアとして用いた。
【００７７】
本実施形態では、キャリアを閉じ込める領域をヘテロ界面ではなくＳｉ／ＳｉＧｅＣ／Ｓｉもしくは、Ｓｉ／ＳｉＧｅ／Ｓｉの構造で量子井戸構造を形成し、障壁層ではさまれる量子井戸（ ＳｉＧｅＣ 、ＳｉＧｅ）をチャネルとして動作するトランジスタを設ける。
【００７８】
図８は、本実施形態に係るＨＣＭＯＳデバイスの断面図である。Ｓｉ基板３０上に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されたＣＭＯＳデバイス構造である。この構造では、シリコン基板３０上にｐウェル３１及びｎウェル３２を設けている点と、その上にＶ族元素が高濃度にドーピングされたδドープ層を有する第１のＳｉ層３３ｎ，３３ｐを設けている点とは、第１の実施形態における図１に示すＨＣＭＯＳデバイスの構造と同じである。ただし、この第１のＳｉ層３３ｎ，３３ｐ上のＰＭＯＳトランジスタ，ＮＭＯＳトランジスタの構造は、上記第１の実施形態の構造と異なっている。
【００７９】
ＮＭＯＳトランジスタにおいては、第１のＳｉ層３３ｎの上に、第１のＳｉ層３３ｎに格子整合する組成を有するＳｉＧｅＣ層３４ｎが形成されており、さらにＳｉＧｅＣ層３４ｎの上に第２のＳｉ層３５ｎが積層されている。本実施形態では、第１のＳｉ層３３ｎ−ＳｉＧｅＣ層３４ｎ−第２のＳｉ層３５ｎに亘る伝導帯において、２つのバンド不連続部によって挟まれる量子井戸領域（ＳｉＧｅＣ層３４ｎ）が存在するので、この量子井戸領域であるＳｉＧｅＣ層３４ｎにキャリアである２次元電子ガス（２ＤＥＧ）を閉じこめるためのキャリア蓄積層が形成される（図８の右方のバンド図参照）。すなわち、ＮＭＯＳトランジスタの動作時にはＳｉＧｅＣ層３４ｎにチャネルが形成される。なお、第２のＳｉ層３５ｎの上に、膜厚の小さなＳｉＧｅ層３６ｎと、第３のＳｉ層３７ｎとが順次形成されている。
【００８０】
この構造により、上記第１の実施形態と同様に、Ｓｉ層に比べて電子の移動度の大きいＳｉＧｅＣ層３４ｎにキャリアの移動のためのチャネルが形成されるので、動作速度の大きいＮＭＯＳトランジスタが得られる。加えて、量子井戸層となるＳｉＧｅＣ層３４ｎの膜厚が小さいため、キャリアの閉じ込め効率が上記第１の実施形態における構造よりも向上し、混晶比の小さな系で実現できる。そのため、混晶化に伴う結晶構造の規則性の悪化に起因するキャリアの散乱などのキャリアとなる電子の移動度を劣化させる要因を抑制できる。
【００８１】
ＰＭＯＳトランジスタにおいても、第１のＳｉ層３３ｐの上に、第１のＳｉ層３３ｐに格子整合する組成を有するＳｉＧｅＣ層３４ｐと、第２のＳｉ層３５ｐと、膜厚の小さいＳｉＧｅ層３６ｐと、第３のＳｉ層３７ｐとが順次形成されている点は上記ＮＭＯＳトランジスタの構造と同じである。ただし、ＰＭＯＳトランジスタの場合は、第２のＳｉ層３５ｐ−ＳｉＧｅ層３６ｐ−第３のＳｉ層３７ｐに亘る価電子帯において、２つのバンド不連続部で挟まれる量子井戸領域（ＳｉＧｅ層３６ｐ）が存在し、この量子井戸領域にキャリアである正孔を２次元的に閉じこめるためのキャリア蓄積層が形成される。すなわち、ＰＭＯＳトランジスタの動作時には、ＳｉＧｅ層３６ｐにチャネルが形成される。ＳｉＧｅ層３６ｐもＳｉ層に比べて正孔の移動度が大きいので、このＰＭＯＳトランジスタの動作速度も大きくなる。
【００８２】
さらに、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタにおいて、基板の上には、シリコン酸化膜からなるゲート絶縁膜３９ｎ，３９ｐが形成され、ゲート絶縁膜３９ｎ，３９ｐの上にはゲート電極３８ｎ，３８ｐが形成されている。ゲート電極３８ｎ，３８ｐの両側にはソース・ドレイン層４２ｎ，４２ｐが形成され、ソース・ドレイン領域４２ｎ，４２ｐの上にはソース・ドレイン電極４１ｎ，４１ｐがコンタクトしている。なお、いうまでもないが、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタにおいて、量子井戸領域であるＳｉＧｅＣ層３４ｎ，ＳｉＧｅ層３６ｐにおける電子，正孔の走行はゲート電極３８ｎ，３８ｐに印加される電圧によりそれぞれ制御されている。
【００８３】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間は、分離用溝にシリコン酸化膜を埋め込んでなるトレンチ分離４０が形成されており、このトレンチ分離４０によって、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタは、互いに電気的に分離されている。
【００８４】
本実施形態のＨＣＭＯＳデバイスによると、第１の実施形態と同様に、ＮＭＯＳトランジスタにおいては、Ｓｉ層に格子整合するとともに量子井戸領域となるＳｉＧｅＣ層３４ｎが形成されており、このＳｉＧｅＣ層３４ｎに電子が走行するためのチャネルが形成される。また、ＰＭＯＳトランジスタにおいても、量子井戸領域となるＳｉＧｅ層３６ｐが形成されており、このＳｉＧｅ層３６ｐに正孔が走行するためのチャネルが形成される。したがって、キャリア閉じこめ効率の高い量子井戸構造を利用したスイッチング速度の大きいＮＭＯＳトランジスタとＰＭＯＳトランジスタとを集積することにより、高性能なＨＣＭＯＳを実現することができる。
【００８５】
ただし、本実施形態において、素子のスピードが要求される回路にこのＨＣＭＯＳデバイスを用い、それ以外の回路には、通常のＳｉ基板上に形成したＣＭＯＳデバイスを作製するようにしてもよく、Ｓｉ基板上に直接形成したＭＯＳ型電界効果トランジスタとの集積をも可能である。
【００８６】
なお、必ずしも、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネルの双方が量子井戸領域となっていなくてもよい。
【００８７】
次に、第３の実施形態に係るＨＣＭＯＳデバイスの製造方法について、図９（ａ）〜（ｆ）を参照しながら説明する。図９（ａ）〜（ｆ）は、図８に示すＨＣＭＯＳデバイスの構造を実現するための製造工程の一例を示す断面図である。
【００８８】
まず、製造工程の概略を説明すると、ＳｉＧｅＣ層３４，第２のＳｉ層３５及びＳｉＧｅ層３６を成長させる際に、ＳｉＧｅＣ層３４及びＳｉＧｅ層３６の膜厚を、量子井戸構造となるように１０ｎｍ以下、例えば３ｎｍとしている。その他の部分は、図５（ａ）〜（ｆ）に示す工程とほぼ同じ工程で形成される。
【００８９】
まず、図９（ａ）に示す工程で、Ｓｉ基板３０にｐウェル３１、ｎウェル３２をイオン注入により形成する。
【００９０】
そして、図９（ｂ）に示す工程で、ｐウェル３１，ｎウェル３２上に、ＵＨＶーＣＶＤ法によりδドープ層を含む第１のＳｉ層３３と、ＳｉＧｅＣ層３４（Ｇｅ：３６％、Ｃ：４％）と、第２のＳｉ層３５と、ＳｉＧｅ層３６と、第３のＳｉ層３７とを順次成長させていく。
【００９１】
次に、図９（ｃ）に示す工程で、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとを電気的に分離するために、トレンチ分離用溝を形成した後、この溝をシリコン酸化膜で埋めてトレンチ分離４０を形成する。この処理により、第１のＳｉ層３３、ＳｉＧｅＣ層３４、第２のＳｉ層３５、ＳｉＧｅ層３６、第３のＳｉ層３７及びゲート絶縁膜３９が、各々ＮＭＯＳトランジスタ側の第１のＳｉ層３３ｎ、ＳｉＧｅＣ層３４ｎ、第２のＳｉ層３５ｎ、ＳｉＧｅ層３６ｎ、第３のＳｉ層３７ｎと、ＰＭＯＳトランジスタ側の第１のＳｉ層３３ｐ、ＳｉＧｅＣ層３４ｐ、第２のＳｉ層３５ｐ、ＳｉＧｅ層３６ｐ、第３のＳｉ層３７ｐとに分離される。その後、第３のＳｉ層３７ｎ，３７ｐの表面を酸化して、ゲート絶縁膜３９ｎ，３９ｐを形成する。
【００９２】
この後、図９（ｄ）に示す工程で、ゲート電極３８ん、３８ｐを形成した後、ＮＭＯＳトランジスタ側には、リンイオン（Ｐ+ ）の注入により、ソース・ドレイン領域４２ｎを形成し、ＰＭＯＳトランジスタ側には、ボロンイオン（Ｂ+ ）の注入により、ソース・ドレイン領域４２ｐを形成する。ＮＭＯＳトランジスタのソース・ドレイン領域４２ｎの深さは少なくともＳｉＧｅＣ層３４ｎよりも深ければよく、ＰＭＯＳトランジスタのソース・ドレイン領域４２ｐの深さは、少なくともＳｉＧｅ層３６ｐよりも深ければよい。これは、ＳｉＧｅＣ層３４ｎ、ＳｉＧｅ層３６ｐ内にチャネルが形成されるためである。
【００９３】
この後、図９（ｅ）に示す工程で、ソース・ドレイン領域４２ｎ、４２ｐの上方部分のゲート絶縁膜３９ｎ，３９ｐに開口を形成し、図９（ｆ）に示す工程で、その開口に、ソース・ドレイン電極４１ｎ，４１ｐをそれぞれ形成する。
【００９４】
以上の工程により、第３の実施形態に係るＮＭＯＳトランジスタ、ＰＭＯＳトランジスタからなるＨＣＭＯＳデバイスの構造が実現する。
【００９５】
本実施形態の製造方法によると、ＮＭＯＳトランジスタのチャネルをヘテロ接合を利用した量子井戸構造のＳｉＧｅＣ層３４ｎとし、ＰＭＯＳトランジスタのチャネルをヘテロ接合を利用した量子井戸構造のＳｉＧｅ層３６ｐとするＨＣＭＯＳデバイスが容易に形成される。しかも、本実施形態の製造方法によると、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタで異なったチャネルを形成する必要があるものの、結晶成長はＮＭＯＳトランジスタ，ＰＭＯＳトランジスタで共通に行うことができ、簡単に製造することができる。
【００９６】
（第４の実施の形態）
図１０は、第４の実施形態に係る電界効果トランジスタの構造を示す断面図である。本実施形態は、ヘテロ電界効果トランジスタに適したソース・ドレインコンタクトを提供する構造に関するものである。
【００９７】
同図に示されるように、Ｓｉ層からなるウェル５１の上には、ＳｉＧｅバッファ層５２と、δドープ層５３と、スペーサー層５４と、ｎ−チャネル層６７と、ｉ−Ｓｉ層５５と、ｉ−Ｓｉ1-x Ｇｅx 層５６と、ｉ−Ｓｉ層５７と、ゲート絶縁膜５８とが形成されている。そして、ゲート絶縁膜５８の上にゲート電極６５が形成され、ｉ−Ｓｉ1-x Ｇｅx 層５６のうちゲート電極６５の両側方に位置する領域の上に、ソース・ドレインコンタクトＷ層６１とＡｌソース・ドレイン電極６３とが順次形成されている。また、ゲート電極６５の両側において、ＳｉＧｅバッファ層５２の一部，δドープ層５３，スペーサー層５４，ｎ−チャネル層６７，ｉ−Ｓｉ層５５，ｉ−Ｓｉ1-x Ｇｅx 層５６及びｉ−Ｓｉ層５７に亘る領域に、ソース・ドレイン領域５９が形成されている。さらに、ゲート電極６５とＡｌソース・ドレイン電極６３との間は、第１層目の絶縁膜６６によって埋められている。
【００９８】
ここで、上記電界効果トランジスタの各部の構造について説明する。
【００９９】
まず、ＳｉＧｅバッファ層５２内におけるＧｅの組成率は、上方に向かうにしたがって大きくなっている。このＳｉＧｅバッファ層５２は、ＳｉＧｅ混晶を格子緩和させるのに十分な膜厚で形成することにより、Ｓｉよりも大きな格子定数を有しており、その上に歪み効果を利用したｎ−チャネルの形成が可能になされている。なお、このような格子緩和させたＳｉＧｅバッファ層を用いずに、Ｓｉ基板に格子整合させた状態でＳｉ層とＳｉＧｅ層のヘテロ接合を形成した場合、価電子帯には段差の大きい大きな不連続部が現れるが、伝導帯には不連続部はほとんど現れないため、２次元電子ガスを閉じこめてｎ−チャネルを形成することは困難である。
【０１００】
ここで、ＳｉＧｅバッファ層５２中でのＧｅの組成率は、例えば０％〜３０％まで連続的にもしくは薄い層ごとに段階的に変化している。この時、各層で格子緩和を発生させ、バッファ層の最上面で基板面内の格子定数がバルクのＳｉ0.7 Ｇｅ0.3 と同一になるようにする。組成率を縦方向に変化させるのは、格子緩和に伴う転位等の結晶欠陥がその上のチャネルに与える影響を小さくするためである。なお、ＳｉＧｅバッファ層５２の全体の膜厚は大体１μｍ程度必要である。
【０１０１】
このＳｉＧｅバッファ層５２上に不純物を加えないＳｉ0.7 Ｇｅ0.3 からなるスペーサー層５４を配置する。このスペーサー層５４とその上のＳｉ層５５とのヘテロ界面に存在する伝導帯の不連続部にキャリア蓄積層を形成し、このキャリア蓄積層を２次元的に電子を閉じ込めるｎ−チャネル６７とする。
【０１０２】
δドープ層５３は、ｎ−チャネル６７にキャリアである電子を供給するために、ＰやＡｓといったＶ族の元素を高濃度にドープした層である。δドープ層５３上のスペーサー層５４は、不純物をドープしないＳｉ0.7 Ｇｅ0.3 から構成され、ｎ−チャネル６７のキャリア電子とδドープ層５３のイオンを空間的に分離することにより、キャリア電子のイオンによる散乱を低減し、移動度を向上させる役割を持つ。このスペーサー層５４の膜厚は、厚いほどイオン化した不純物によるキャリアの散乱効果を低減することができるが、逆にキャリア密度が減少してしまうので、３ｎｍ程度の厚みにすることが好ましい。
【０１０３】
ｉ−Ｓｉ1-x Ｇｅx 層５６とｉ−Ｓｉ層５７は、ヘテロ界面に価電子帯に段差を形成し、ｐ−チャネル６８を形成するために使用される。Ｘは０．７前後に設定することが好ましい。
【０１０４】
ゲート絶縁膜５８は、ゲート電極６５とその下の半導体層との間を絶縁することにより、ゲートリーク電流を低減させ、素子の低消費電力動作を可能にする。なお、ＳｉＧｅ層５６を酸化して形成される酸化膜は水溶性で不安定な膜となるため、ＳｉＧｅ系電界効果トランジスタにおいてもゲート絶縁膜としてシリコン酸化膜を用いることが好ましい。従って、Ｓｉ系ヘテロＭＯＳデバイスにおいては、ゲート絶縁膜の直下の半導体層はＳｉ層であることが好ましい。
【０１０５】
すなわち、本実施形態に係る電界効果トランジスタは、上記の積層膜からなるチャネル領域と、図１０の破線で示されるソース・ドレイン領域５９と、トランジスタの動作のための電流の導入・取り出しのためのＡｌソース・ドレイン電極６３と、電流を制御するための電圧を印加するためのゲート電極６５とにより構成されている。そして、この電界効果トランジスタをｎ−チャネル電界効果型トランジスタとして使用する場合にはｎ−チャネル６７を形成させるようにゲート電極６５に電圧を印加し、ｐ−チャネル電界効果型トランジスタとして使用する場合にはｐ−チャネル６８を形成させるようにゲート電極６５に電圧を印加する。
【０１０６】
本実施形態に係る発明の特徴は、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層と、上記第１の半導体層とは異なるバンドギャップを有する第２の半導体層と、上記第１，第２の半導体層の間の界面付近の領域に形成されたキャリア蓄積層とを有するチャネル領域と、第３の半導体層と、該第３の半導体層よりも大きいバンドギャップを有する第４の半導体層とを有するソース・ドレイン領域と、上記第３の半導体層の直上に形成された低抵抗の導体膜からなるソース・ドレインコンタクト層とを備えている点である。
【０１０７】
そして、本実施形態の電界効果トランジスタをｎ−チャネル電界効果型トランジスタとして使用する場合には、ｉ−Ｓｉ層５５はＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層であり（ｘ＝ｙ＝０）、ＳｉＧｅバッファ層５２は第２の半導体層であり、ｉ−Ｓｉ1-x Ｇｅx 層５６は第３の半導体層であり、ｉ−Ｓｉ層５７はｉ−Ｓｉ1-x Ｇｅx 層５６よりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるｉ−Ｓｉ1-x Ｇｅx 層５６の直上にソース・ドレインコンタクトＷ層６１が形成されている。
【０１０８】
一方、本実施形態の電界効果トランジスタをｐ−チャネル電界効果型トランジスタとして使用する場合には、ｉ−Ｓｉ1-x Ｇｅx 層５６はＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層である（ｙ＝０）とともに第３の半導体層であり、ｉ−Ｓｉ層５７は第２の半導体層であるとともに第３の半導体層よりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるｉ−Ｓｉ1-x Ｇｅx 層５６の直上にソース・ドレインコンタクトＷ層６１が形成されている。
【０１０９】
以上のように、本実施形態では、Ａｌソース・ドレイン電極６３とのコンタクトを行う基板側の領域を、チャネル形成のための各半導体層のうちバンドギャップの小さい層に設けている。この実施形態の場合、ｐ−チャネル形成用のＳｉ層５７とｉ−Ｓｉ1-x Ｇｅx 層 ５６のヘテロ界面のうち、バンドギャップの小さいｉ−Ｓｉ1-x Ｇｅx 層５６の直上にソース・ドレインコンタクトＷ層６１を設ける構造としている。これにより、最上層の半導体層であるｉ−Ｓｉ層５７の直上にコンタクトを設けるよりもコンタクト抵抗が小さくなり、素子の低消費電力と高速動作とが可能になる。
【０１１０】
なお、Ｓｉ層上のＳｉ0.7 Ｇｅ0.3 層の上にＷを成長させた後、金属（この場合Ａｌ）を堆積させると、非常に抵抗の低いコンタクトを得ることができる。このＳｉＧｅ膜を利用したコンタクトは、従来のＣＭＯＳデバイスで一般的に低抵抗コンタクトとして利用されているシリサイド技術を用いた低抵抗コンタクトよりも１桁抵抗値が低いコンタクトが得られる（IEEE Electron Device Letters誌vol.１7, No.7,１996 pp360）。
【０１１１】
この論文では、ＳｉＧｅ層はソース・ドレイン電極コンタクト形成のためだけに成長させられているが、本実施形態のように、チャネル形成用のＳｉＧｅ層にコンタクトをとる構造をとれば、後述するトランジスタ製造方法で明らかにするように、新たにＳｉＧｅ結晶を成長させる必要がなくなり生産性が向上する。
【０１１２】
ただし、本実施形態において、デバイスのスピードが要求されるところにこのＨＣＭＯＳデバイスを用い、それ以外には、通常のＳｉ基板上に形成したＣＭＯＳデバイスを作製するようにしてもよく、Ｓｉ基板上に直接形成したＭＯＳ型電界効果トランジスタとの集積をも可能である。
【０１１３】
つぎに、本実施形態に係る電界効果トランジスタの製造方法について説明する。図１１（ａ）〜（ｅ）及び図１２（ａ）〜（ｅ）は、図１０に示す電界効果トランジスタの構造を実現するための製造工程の一例を示す断面図である。
【０１１４】
まず、図１１（ａ）に示す工程で、チャネル形成のエピタキシャル成長に先立ち、Ｓｉ基板５０にイオン注入を行い、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの下地となるｐウェル５１ｎ，及びｎウェル５１ｐを形成する。
【０１１５】
次に、図１１（ｂ）に示す工程で、基板上にエピタキシャル成長を行う前に、基板にＲＣＡ洗浄法等を利用した洗浄を施して、表面の不純物を除去する。その後、表面の酸化膜を除去し、基板をエピタキシャル成長装置に挿入し、真空状態で加熱を行って清浄な表面を得る。そして、この清浄な表面上に、チャネル領域を形成するための半導体層のエピタキシャル成長を行う。この半導体層には、ＳｉＧｅバッファ層５２、δドープ層５３、スペーサー層５４、ｎ−チャネル層６７、ｉ−Ｓｉ層５５、ｉ−Ｓｉ1-x Ｇｅx 層５６、ｐ−チャネル層６８、ｉ−Ｓｉ層５７等が含まれる。ただし、見やすくするために、δドープ層５３，スペーサー層５４，ｎ−チャネル層６７及びｐ−チャネル層６８の図示は省略する。以下、この半導体層内の各層の形成手順を説明する。
【０１１６】
半導体層の成長方法については、固体ソースを用いるＭＢＥ法や気体ソースを利用するＵＨＶ−ＣＶＤ法などが利用できる。ＵＨＶ−ＣＶＤ法の場合、装置内の雰囲気をまず超高真空（１０-10 Torr程度）にし、結晶成長に必要なソースを真空容器内に導入してから、１０-5〜１０-6Torr程度の真空度に到達した状態で結晶成長を行う。
【０１１７】
そこで、本実施形態においても、上述の処理により基板に清浄な表面を生成した後、真空容器内の真空度が十分高くなった時点で基板温度を５００〜７００℃程度に設定し、各半導体結晶層の成長を行う。なお、基板温度を変化させると、単一の半導体結晶層内で組成比が変化するなど結晶の質に影響を与えるために、基本的には単一層を成長させている間は基板温度を変化させない。また、８００℃以上といった高温では、ＧｅとＳｉが相互拡散してヘテロ界面の急峻性が損なわれたり、歪み緩和が行われチャネル特性が悪化するなど、好ましくないことが起こるため、成長温度は上記のように７００℃以下を選択しておく。
【０１１８】
結晶成長は、超高真空状態にした真空容器内に、結晶成長に必要なソースガスを導入することで行う。結晶成長に使用するソースガスとしては、Ｓｉ層の成長用にはジシランを使用している。ＳｉＧｅ層の成長には、ジシラン等のＳｉ層を成長させるためのソースガスに加え、ゲルマンをＧｅのソースガスとして使用する。この時、各ソースガスの分圧比の調整により、ＳｉＧｅ層内のＳｉとＧｅの組成比を制御することができる。ガス流量は、真空度が１０-5〜１０-6Torr程度になるように調整する。
【０１１９】
まず、組成比を段階的に変化させかつ格子緩和された多数のＳｉＧｅ層を積層してＳｉＧｅバッファ層５２を形成する。このとき、組成比を段階的に変化させるために、上述のように、Ｓｉのソースガスの分圧とＧｅのソースガスの分圧の比を段階的に変化させる。
【０１２０】
次に、δドープ層５３の形成には、アルシンもしくはフォスフィンといったドーパントガスを、ジシランおよびゲルマンとともに真空容器内に導入する。
【０１２１】
ここで、δドープ層５３に導入した不純物がスペーサー層５４に混じると、トランジスタ特性が劣化するために、ドーパントガスを真空容器内に導入した後は、一度ソースガスの供給をとめ、真空度が十分向上した後にスペーサー層５４を成長させるためのガスを導入し、スペーサー層５４を成長させる。スペーサー層５４の組成は均一にＳｉ0.7 Ｇｅ0.3 とし、ジシランとゲルマンの流量を固定して成長を行う。
【０１２２】
スペーサー層５４の成長後、ソースガスの供給を一旦停止し、真空度が向上してからジシランのみを成長室に導入し、不純物をドープしないｉ−Ｓｉ層５５を成長させる。
【０１２３】
ｉ−Ｓｉ層５５の成長後、再びジシランとゲルマンを成長室に導入し、ｉ−Ｓｉ1-x Ｇｅx 層５６を成長させる。Ｇｅの組成比は７０％とする。ｉ−Ｓｉ1-x Ｇｅx 層５６の成長後、ソースガスの供給を一旦停止した後、真空度が向上してからジシランのみを成長室に導入し、ｉ−Ｓｉ層５７を成長させる。
【０１２４】
以上の処理により、チャネル領域を構成する半導体層のエピタキシャル成長工程は終了する。
【０１２５】
次に、図１１（ｃ）に示す工程では、基板をＵＨＶ−ＣＶＤ装置から取り出して熱酸化炉内に導入し、最上層のｉ−Ｓｉ層５７の表面を酸化してシリコン酸化膜からなるゲート絶縁膜５８を形成する。
【０１２６】
次に、図１１（ｄ）に示す工程で、ゲート絶縁膜５８上にゲート電極６５を形成する。このゲート電極の形成法は従来のＣＭＯＳデバイス工程と同様である。すなわち、ポリシリコン膜を堆積し、不純物をイオン注入した後ドライエッチによりポリシリコン膜をパターニングして、ゲート電極６５ｎ，６５ｐを形成する。不純物イオンとしてはフッ化ボロンイオン（ＢＦ2+）を使用することができる。このゲート電極用のポリシリコン膜が堆積された段階では、ソース・ドレイン領域は形成されていない。
【０１２７】
次に、図１１（ｅ）に示す工程で、ゲート電極６５ｎ，６５ｐをマスクとして、ドーパントとなる不純物イオンを基板内に注入して、ソース・ドレイン領域５９ｎ，５９ｐを形成した後、コンタクトを取るために基板上に露出している酸化膜を除去するためのエッチングをおこなう。なお、イオン注入の際には、イオンの加速電圧を、不純物分布のピークがソース・ドレイン電極のコンタクトを設ける層にあるように選択する。注入する不純物イオンとしては、ＮＭＯＳトランジスタ領域にはｎ型不純物である砒素イオン（Ａｓ+ ）もしくは燐イオン（Ｐ+ ）を、ＰＭＯＳトランジスタ領域にはｐ型不純物であるボロンイオン（Ｂ+ ）を使用する。したがって、ＮＭＯＳトランジスタのソース・ドレイン領域５９ｎを形成するためのイオン注入と、ＰＭＯＳトランジスタのソース・ドレイン領域５９ｐを形成するためのイオン注入とは、それぞれ別個のマスクを用いて行う必要がある。
【０１２８】
なお、イオン注入直後は、不純物の活性化のためのアニールを行う。ただし、アニール熱処理により、ヘテロ界面でのＳｉとＧｅの相互拡散や、Ｓｉ／ＳｉＧｅ系に存在する歪みの緩和過程における結晶欠陥の発生がないよう、１０００℃程度で短時間（３０秒）のＲＴＡ（ラピッドサーマルアニーリング）を行うことが好ましい。
【０１２９】
次に、図１２（ａ）に示す工程で、基板上に再度フォトレジストマスク（図示せず）を形成し、ドライエッチングによりＮＭＯＳトランジスタ形成領域−ＰＭＯＳトランジスタ形成領域間の領域を少なくともチャネル領域よりも深く掘り込んで、素子分離用溝７１を形成する。
【０１３０】
次に、図１２（ｂ）に示す工程で、溝７１を含む基板の全面上に第１層目の絶縁膜７２を堆積する。絶縁膜を構成する材料としては高温プロセスを避けるために、５００℃以下で成膜できるプラズマＣＶＤ法によるＴＥＯＳ膜などを使用することが好ましい。このとき、溝７１に埋め込まれた絶縁膜によりトレンチ分離７３が構成される。
【０１３１】
次に、本実施形態の特徴であるソース・ドレインコンタクトを以下の手順により形成する。ただし、図１０に示す構造を実現するための工程は、以下の手順に限定されるものではない。
【０１３２】
本実施形態の効果を最大限発揮するためには、最終的にコンタクトの下地となる極めて薄い特定の半導体層が存在している必要がある。そのために、本実施形態では、下地となる特定の半導体層としてｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐを選択し、ｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐが露出するまでエッチングを行う。このｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐを露出させる際にはウェットエッチングによる選択性の高いエッチングを用いることが好ましい。ただし、ウェットエッチングは異方性に乏しく、微細加工に適していないため、まず、ドライエッチングにより、第１層目の絶縁膜７２のうちソース・ドレイン電極を形成しようとする領域を選択的に除去してコンタクトホールを形成し、ゲート絶縁膜５８ｎ，５８ｐを露出させた後、ウェットエッチングを行うことが望ましい。このような処理の例としては、例えば以下の処理がある。
【０１３３】
まず、最上層の酸化膜（ゲート絶縁膜５８ｎ，５８ｐ）の除去には、よく知られているようにフッ酸系の溶液を使用する。そして、ｉ−Ｓｉ層５７ｎ，５７ｐが露出すると、フッ酸はシリコンをほとんど除去しないので、エッチング液をｉ−Ｓｉ層５７を除去できるエッチング液に変更する。ここで、本実施形態では、ｉ−Ｓｉ層５７ｎ，５７ｐの下のｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐにコンタクトを形成するので、ｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐをあまりエッチせず、ｉ−Ｓｉ層５７ｎ，５７ｐを選択的にエッチできるエッチング液（エッチャント）を選択する。そして、このエッチャントを使用し、ｉ−Ｓｉ層５７ｎ，５７ｐを除去し、ｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐを露出させる。このとき、ｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐの一部がオーバーエッチングにより除去されてもよい。先述したように、このｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐは、ＮＭＯＳトランジスタのチャネル領域にｎ−チャネルを形成させるためにエピタキシャル成長させたものである。従って、本実施形態を用いれば、ＳｉＧｅ層を用いた低抵抗コンタクトを形成するために新たにｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐを成長させるための工程が不要となる。
【０１３４】
次に、コンタクトを形成するために、この露出したｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐの上に低抵抗の金属膜を堆積させる。この金属膜を構成する金属材料としては、先述のようにタングステン（Ｗ）を使用すると非常に抵抗値の低いコンタクトを形成することができる。そこで、本実施形態では、ＬＰＣＶＤ法により、ＷＦ6 を水素で希釈したガスをソースガスとして用い、温度条件を４００℃として、ｉ−Ｓｉ1-x Ｇｅx 層５６ｎ，５６ｐ上にソース・ドレインコンタクトＷ層６１ｎ，６１ｐを選択成長させている。
【０１３５】
次に、図１２（ｅ）に示す工程で、スパッタリングを行って、基板の全面上にＡｌ合金膜を堆積した後、パターニングして、Ａｌソース・ドレイン電極６３ｎ，６３ｐを形成する。以上の工程で、ソース・ドレイン領域上に低抵抗のコンタクトを形成することができる。
【０１３６】
先述のように、Ｓｉ系ヘテロＭＯＳデバイスにおいては、ゲート絶縁膜としてシリコン酸化膜を使用する関係上、半導体最上層はバンドギャップの大きいＳｉ層であることが好ましいため、本実施形態のような半導体層を除去した後コンタクト金属層を形成する技術は、Ｓｉ系ヘテロＭＯＳデバイスの形成に特に適した技術である。
【０１３７】
（第５の実施形態）
上記実施形態では、ＳｉとＳｉＧｅとからなるヘテロ接合体を利用したチャネル構造を代表例として取り上げたが、ＨＣＭＯＳデバイスのソース・ドレイン領域に低抵抗のコンタクトを形成する発明は、かかる実施形態に限定されるものではなく、Ｓｉとこの実施形態のＳｉＧｅとの積層構造以外の構成をもつヘテロエピタキシャル積層膜によるチャネル、例えばＳｉとＳｉ1-x-y Ｇｅx Ｃy （０≦ｘ≦１，０≦ｙ≦１）混晶半導体との間にチャネル形成したものでもかまわない。ヘテロ界面によるチャネル形成には、必ずバンドギャップの異なる２種類の半導体の接合が必要となるため、このような低抵抗のコンタクト層の形成が有効となる。
【０１３８】
図１３は、図１に示す構造に低抵抗のコンタクト金属層を形成した第５の実施形態に係るＨＣＭＯＳデバイスの断面図である。
【０１３９】
同図に示すように、本実施形態に係るＨＣＭＯＳデバイスにおいては、ＳｉＧｅ層１５ｎ，１５ｐの上に、ソース・ドレインコンタクトＷ層２５ｎ，２５ｐが形成されている。
【０１４０】
本実施形態に係る発明の特徴は、上記第１の実施形態の特徴に加え、上記第４の実施形態と同様に、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層と、上記第１の半導体層とは異なるバンドギャップを有する第２の半導体層と、上記第１，第２の半導体層の間の界面付近の領域に形成されたキャリア蓄積層とを有するチャネル領域と、第３の半導体層と、該第３の半導体層よりも大きいバンドギャップを有する第４の半導体層とを有するソース・ドレイン領域と、上記第３の半導体層の直上に形成された低抵抗の導体膜からなるソース・ドレインコンタクト層とを備えている点である。
【０１４１】
そして、本実施形態のＮＭＯＳトランジスタにおいては、ＳｉＧｅＣ層１４ｎはＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層であり、Ｓｉ層１３ｎは第２の半導体層であり、ＳｉＧｅ層１５ｎは第３の半導体層であり、Ｓｉ層１７ｎはＳｉＧｅ層１５ｎよりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるＳｉＧｅ層１５ｎの直上にソース・ドレインコンタクトＷ層２５ｎが形成されている。
【０１４２】
一方、本実施形態のＰＭＯＳトランジスタにおいては、ＳｉＧｅ層１５ｐはＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層である（ｙ＝０）とともに第３の半導体層であり、Ｓｉ層１７ｐは第２の半導体層であるとともに第３の半導体層よりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるＳｉＧｅ層１５ｐの直上にソース・ドレインコンタクトＷ層２５ｐが形成されている。
【０１４３】
以上のように、本実施形態では、Ａｌソース・ドレイン電極２１ｎ，２１ｐとのコンタクトを行う基板側の領域（ソース・ドレインコンタクトＷ層２５ｎ，２５ｐ）を、チャネル形成のための各半導体層のうちバンドギャップの小さい層の直上に設けているので、最上層の半導体層であるＳｉ層１７ｎ，１７ｐの直上にコンタクトを設けるよりもコンタクト抵抗が小さくなり、素子の低消費電力と高速動作とが可能になる。
【０１４４】
特に、ＳｉＧｅ層１５ｎ，１５ｐに接触するように、タングステン（Ｗ）からなるソース・ドレインコンタクトＷ層２５ｎ，２５ｐを設けているので、非常に低いコンタクト抵抗が得られる。
【０１４５】
すなわち、本実施形態では、上記第１の実施形態の効果を発揮しながら、コンタクト抵抗の低減を図ることができる。
【０１４６】
（第６の実施形態）
図１４は、図８に示す構造に低抵抗のコンタクト金属層を形成した第６の実施形態に係るＨＣＭＯＳデバイスの断面図である。
【０１４７】
同図に示すように、本実施形態に係るＨＣＭＯＳデバイスにおいては、量子井戸領域となっているＳｉＧｅ層３６ｎ，３６ｐの上に、ソース・ドレインコンタクトＷ層４５ｎ，４５ｐが形成されている。
【０１４８】
本実施形態に係る発明の特徴は、上記第３の実施形態の特徴に加え、上記第４の実施形態と同様に、Ｓｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層と、上記第１の半導体層とは異なるバンドギャップを有する第２の半導体層と、上記第１，第２の半導体層の間の界面付近の領域に形成されたキャリア蓄積層とを有するチャネル領域と、第３の半導体層と、該第３の半導体層よりも大きいバンドギャップを有する第４の半導体層とを有するソース・ドレイン領域と、上記第３の半導体層の直上に形成された低抵抗の導体膜からなるソース・ドレインコンタクト層とを備えている点である。
【０１４９】
そして、本実施形態のＮＭＯＳトランジスタにおいては、量子井戸領域であるＳｉＧｅＣ層３４ｎはＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層であり、第１のＳｉ層３３ｎは第２の半導体層であり、量子井戸領域であるＳｉＧｅ層３６ｎは第３の半導体層であり、第３のＳｉ層３７ｎはＳｉＧｅ層３６ｎよりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるＳｉＧｅ層３６ｎの直上にソース・ドレインコンタクトＷ層４５ｎが形成されている。
【０１５０】
一方、本実施形態のＰＭＯＳトランジスタにおいては、ＳｉＧｅ層３６ｐはＳｉ1-x-y Ｇｅx Ｃy 層（０≦ｘ≦１，０≦ｙ≦１）を含む第１の半導体層である（ｙ＝０）とともに第３の半導体層であり、第３のＳｉ層３７ｐは第２の半導体層であるとともに第３の半導体層よりもバンドギャップの大きい第４の半導体層であって、第３の半導体層であるＳｉＧｅ層３６ｐの直上にソース・ドレインコンタクトＷ層４５ｐが形成されている。
【０１５１】
以上のように、本実施形態では、Ａｌソース・ドレイン電極４１ｎ，４１ｐとのコンタクトを行う基板側の領域（ソース・ドレインコンタクトＷ層４５ｎ，４５ｐ）を、チャネル形成のための各半導体層のうちバンドギャップの小さい層の直上に設けているので、最上層の半導体層であるＳｉ層３７ｎ，３７ｐの直上にコンタクトを設けるよりもコンタクト抵抗が小さくなり、デバイスの低消費電力と高速動作とが可能になる。
【０１５２】
特に、ＳｉＧｅ層３６ｎ，３６ｐに接触するように、タングステン（Ｗ）からなるソース・ドレインコンタクトＷ層４５ｎ，４５ｐを設けているので、非常に低いコンタクト抵抗が得られる。
【０１５３】
すなわち、本実施形態では、上記第３の実施形態の効果を発揮しながら、コンタクト抵抗の低減を図ることができる。
【０１５４】
（その他の変形形態）
上記第１〜第６の実施形態では、ゲート電極の下にゲート絶縁膜を設けたＭＯＳ型電界効果トランジスタについて説明したが、本発明はかかる実施形態に限定されるものではない。特に、最上層に絶縁膜があるヘテロＭＯＳ構造ではなく、ヘテロ界面を用いる電界効果トランジスタならば、絶縁膜を用いないショットキー接合を用いるデバイスでも実施可能であり、抵抗の低減効果を得ることが可能になり、デバイスの低消費電力高速動作上有利となる。
【０１５５】
上記第１〜第６の実施形態では、δドープ層を形成したが、本発明はかかる実施形態に限定されるものではなく、δドープ層を設けなくても本発明の効果を発揮することは可能である。また、δドープ層を形成する場合でも、スペーサー層は必ずしも必要でない。
【０１５６】
上記第１，第２，第３，第５，第６の実施形態におけるＳｉＧｅ層に変えて、Ｃを微量添加したＳｉＧｅＣ層を設けてもよい。
【０１５７】
また、上記第１，第２，第３，第５，第６の実施形態においては、ＳｉＧｅＣ層とＳｉＧｅ層との上下関係を逆にしてもよいものとする。その場合、第５，第６の実施形態では、ソース・ドレイン領域におけるＳｉＧｅＣ層の直上にソース・ドレインコンタクトＷ層を形成すればよい。
【０１５８】
【発明の効果】
本発明の半導体装置によれば、電界効果トランジスタを有する半導体装置において、Ｓｉ層とＳｉ1-x-y Ｇｅx Ｃy 層とを設け、Ｓｉ1-x-y Ｇｅx Ｃy 層内に形成されるキャリア蓄積層などをチャネルとして利用するようにしたので、動作速度が大きく、かつ信頼性の高い電界効果型トランジスタを有する半導体装置の提供を図ることができる。
【０１５９】
この半導体装置の構造は、本発明の半導体装置の製造方法により容易に実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るＳｉＧｅＣ系ＨＣＭＯＳデバイスの構造を示す断面図である。
【図２】ＨＣＭＯＳデバイス内のＳｉＧｅＣ層の格子歪みのＧｅ組成率及びＣ組成率に対する依存性を示す図である。
【図３】ＳｉＧｅＣ系ＨＣＭＯＳデバイスのＳｉＧｅＣ層とＳｉ層との間において格子整合あるいは引っ張り歪みを生じるＳｉ，Ｇｅ，Ｃの組成率との関係を示す図である。
【図４】ＳｉＧｅＣ層のＣ組成比とエネルギーギャップ値との関係を示す図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第２の実施形態におけるＳｉＧｅＣ層の組成と格子不整合による歪みとの関係を示す図である。
【図７】第２の実施形態に係る格子整合系ＳｉＧｅＣ−ＨＣＭＯＳデバイスのバンドーラインナップを示す図である。
【図８】第３の実施形態に係る量子井戸構造のチャネルを有するＨＣＭＯＳデバイスの構造を示す断面図である。
【図９】第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】第４の実施形態に係るＨＣＭＯＳデバイスの構造を示す断面図である。
【図１１】第４の実施形態に係るＨＣＭＯＳデバイスの製造工程のうちの前半部分を示す断面図である。
【図１２】第４の実施形態に係るＨＣＭＯＳデバイスの製造工程のうちの後半部分を示す断面図である。
【図１３】第５の実施形態に係るＨＣＭＯＳデバイスの構造を示す断面図である。
【図１４】第６の実施形態に係るＨＣＭＯＳデバイスの構造を示す断面図である。
【図１５】従来のＨＣＭＯＳデバイスの構造を示す断面図である。
【図１６】従来のＨＣＭＯＳデバイスのヘテロ界面に導入される格子不整合歪みによる転位等の欠陥を示す図である。
【符号の説明】
１０    Ｓｉ基板
１１    ｐウェル
１２    ｎウェル
１３    Ｓｉ層
１４    ＳｉＧｅＣ層
１５    ＳｉＧｅ層
１６    ソース・ドレイン領域
１７    Ｓｉ層
１８    ゲート電極
１９    ゲート絶縁膜
２１    ソース・ドレイン電極
２５    ソース・ドレインコンタクトＷ層
３０    Ｓｉ基板
３１    ｐウェル
３２    ｎウェル
３３    第１のＳｉ層
３４    ＳｉＧｅＣ層
３５    第２のＳｉ層
３６    ＳｉＧｅ層
３７    第３のＳｉ層
３８    ゲート電極
３９    ゲート絶縁膜
４１    ソース・ドレイン電極
４２    ソース・ドレイン領域
４５    ソース・ドレインコンタクトＷ層
５０    Ｓｉ基板
５１ｎ  ｐ−ウェル
５１ｐ  ｎ−ウェル
５２    ＳｉＧｅバッファ層
５３    δドープ層
５４    スペーサー層
５５    ｉ−Ｓｉ層
５６    ｉ−Ｓｉ1-xＧｅx層
５７    ｉ−Ｓｉ層
５８    ゲート絶縁膜
５９    ソース・ドレイン領域
６１    ソース・ドレインコンタクトＷ層
６３    Ａｌソース・ドレイン電極
６５    ゲート電極
６６    第１層目の絶縁膜
６７    ｎ−チャネル
６８    ｐ−チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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