(57)【特許請求の範囲】
【請求項１】
フラッシュメモリの集積回路であって、
複数の行と列に配列されたフラッシュメモリセルのセットを有し、前記セルは、セルが制御ゲート端子に与えられた読み取り電位に応答して導通しない高いスレッショルド状態、及び前記制御ゲート端子に与えられた読み取り電位に応答して導通する低いスレッショルド状態を有し、
前記セットにおけるセルのそれぞれの列のドレイン端子に結合された複数のドレインラインと、
前記セットにおけるセルのそれぞれの列のソース端子に結合されたソースラインと、
前記複数のドレインライン、ソースライン及びワードラインに結合され、高いスレッショルド状態における前記セットのセルを並列に低いスレッショルド状態にセットするための制御回路と、
を備え、
前記制御回路は、電源回路を含み、トンネリングによって、セットにおけるセルのスレッショルドを低下するために、第１の電圧シーケンスを供給し、前記第１の電圧シーケンスは、負の電位を前記複数のワードラインに与え、第１の正の電位を前記複数のソースラインに与え、その後前記セルのスレッショルドをテストし、もし、全てのセルが前記低いスレッショルド状態になく、もし、前記第１の電圧シーケンスが試行した回数Ｍ（ここで、Ｍは１に等しいか、それより大きい）が再試行の限界に等しくないなら、前記第１の電圧シーケンスを再試行し、全ての前記セルが前記低いスレッショルド状態になるまでテストし、且つ、
もし、前記第１の電圧シーケンスの再試行の回数Ｍの後、前記セルのいずれもが前記低いスレッショルド状態にないならば、トンネリングによって、セットにおける前記セルのスレッショルドを低下するために、第２の電圧シーケンスを供給し、前記第２の電圧シーケンスは、負の電位を前記複数のワードラインに与え、第２の正の電位を前記複数のソースラインに与え、その後、前記セルのスレッショルドをテストし、もし、全てのセルが前記低いスレッショルド状態にないならば、前記第２の電圧シーケンスを再試行し、全てのセルが前記低いスレッショルド状態になるまで、或いは少なくとも再試行の回数が実行されるまでテストし、
前記第１と第２の電圧シーケンスは、前記トンネリングの電流に加えて、バンド・ツー・バンドのトンネリング電流を誘起し、前記バンド・ツー・バンドのトンネリング電流は、前記第１或いは第２の電圧シーケンスを受信するセルのスレッショルドに逆関連されたターンオン・スレッショルド・ソース電位によって特徴づけられ、前記第１の正の電位は、前記高いスレッショルド状態にある高いスレッショルドセルに対するターンオン・スレッショルド・ソース電位に近いか、それ以上のレベルに、及び前記高いスレッショルド状態にある低いスレッショルドセルに対する前記ターンオン・スレッショルド・ソース電位より小さいレベルにセットされ、且つ、前記第２の正の電位は、前記高いスレッショルド状態にある低いスレッショルドセルに対する前記ターンオン・スレッショルド・ソース電位に近いか、それ以上のレベルにセットされ、その結果、バンド・ツー・バンドのトンネリング電流は、前記高いスレッショルド状態にある高いスレッショルドセルの存在で、前記第１の電圧シーケンスにおいて制御され、且つ、前記高いスレッショルド状態にある前記高いスレッショルドセルは、前記第２の電圧シーケンス前のスレッショルドにおいてピーク電流消費を制限するように低下されることを特徴とするフラッシュメモリの集積回路。
【請求項２】
前記第１の正の電位は５ボルトより小さく、前記第２の電位は７ボルトより小さいことを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項３】
前記第１の電圧シーケンスにおける前記負の電位は、−６ボルトより小さいことを特徴とする請求項２に記載のフラッシュメモリの集積回路。
【請求項４】
前記第１の電圧シーケンス及び第２の電圧シーケンスにおける前記負の電位は、−６ボルトより小さいことを特徴とする請求項２に記載のフラッシュメモリの集積回路。
【請求項５】
前記第１の正の電位は４ボルトと５ボルトの間にあり、前記第２の正の電位は５ボルトと６ボルトの間にあることを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項６】
前記第１の電圧シーケンス及び第２の電圧シーケンスにおける前記負の電位は、−７ボルトより小さいことを特徴とする請求項５に記載のフラッシュメモリの集積回路。
【請求項７】
前記セルのセットは、250,000より多くのセルを有することを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項８】
前記セルのセットは、4,000,000より多くのセルを有することを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項９】
前記制御回路は、前記複数のドレインラインを前記第１と第２の電圧シーケンスにおけるオープン回路状態にセットすることを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項１０】
入力信号に応答して消去されるべきアレイのセクターを示す複数のセクターフラッグと、
前記複数のセクターフラッグ、及び複数のセクターにおける前記複数のドレインライン、ソースライン及びワードラインに結合された第２の制御回路と、を備え、
前記第１と第２の電圧シーケンスは、スレッショルド電圧の消去ベリファイ電圧より低く低下されたスレッショルドを有する幾つかのセルを生じ、前記複数のソースラインと前記複数のドレインラインを横切って修復時間期間の間、前記複数のセクターフラッグによって示された選択されたセクターに修復パルスを供給するために電源回路を有し、一方、前記複数のワードライン上の電圧を消去ベリファイ電圧より下のレベルにセットすることを特徴とする請求項１に記載のフラッシュメモリの集積回路。
【請求項１１】
複数の行と列に配列されたフラッシュメモリセルのアレイを有し、前記セルは、セルがセルの制御ゲート端子に与えられた読み取り電位に応答して導通しない高いスレッショルド状態、及びセルが前記制御ゲート端子に与えられた読み取り電位に応答して導通する低いスレッショルド状態を有し、前記アレイは、セルのそれぞれの列のドレイン端子に結合された複数のドレインライン、セルのそれぞれの列のソース端子に結合された複数のソースライン、セルのそれぞれの列のソース端子に結合された複数のワードラインを有するフラッシュメモリの集積回路において、前記高いスレッショルド状態にあるアレイにおけるセルを並列に前記低いスレッショルド状態にセットする方法であって、
トンネリングによって、前記アレイにおけるセルのスレッショルドを低下するために第１の電圧シーケンスを供給し、前記第１の電圧シーケンスは、負の電圧を前記複数のワードラインに与え、及び第１の正の電位を前記複数のソースラインに与え、その後、前記セルのスレッショルドをテストし、もし、全てのセルが前記低いスレッショルド状態にないならば、且つ、もし、前記第１の電圧シーケンスが試行した回数Ｍ（ここで、Ｍは１に等しいか、それより大きい）が再試行の限界に等しくないなら、前記第１の電圧シーケンスを再試行し、全てのセルが前記低いスレッショルド状態になるまでテストし、
もし、前記第１の電圧シーケンスの再試行の回数Ｍの後、前記セルのいずれもが前記低いスレッショルド状態にないならば、トンネリングによって、アレイにおける前記セルのスレッショルドを低下するために、第２の電圧シーケンスを供給し、前記第２の電圧シーケンスは、負の電位を前記複数のワードラインに与え、第２の正の電位を前記複数のソースラインに与え、その後前記セルのスレッショルドをテストし、もし、全てのセルが前記低いスレッショルド状態にないならば、前記第２の電圧シーケンスを再試行し、全てのセルが前記低いスレッショルド状態になるまで、或いは少なくとも再試行の回数が実行されるまでテストし、
前記第１と第２の電圧シーケンスは、前記トンネリングの電流に加えて、バンド・ツー・バンドのトンネリング電流を誘起し、前記バンド・ツー・バンドのトンネリング電流は、前記第１或いは第２の電圧シーケンスを受信するセルのスレッショルドに逆関連されたターンオン・スレッショルド・ソース電位によって特徴づけられ、前記第１の正の電位は、前記高いスレッショルド状態にある高いスレッショルドセルに対して前記ターンオン・スレッショルド・ソース電位に近いか、それ以上のレベルに、且つ、前記高いスレッショルド状態にある低いスレッショルドセルに対するターンオン・スレッショルド・ソース電位より小さいレベルにセットされ、且つ、前記第２の正の電位は、前記高いスレッショルド状態にある低いスレッショルドセルに対する前記ターンオン・スレッショルド・ソース電位に近いか、それ以上のレベルにセットされ、その結果、バンド・ツー・バンドのトンネリング電流は、前記高いスレッショルド状態にある高いスレッショルドセルの存在で、前記第１の電圧シーケンスにおいて制御され、且つ、前記高いスレッショルド状態にある前記高いスレッショルドセルは、前記第２の電圧シーケンス前のスレッショルドにおいてピーク電流消費を制限するように低下されることを特徴とする方法。
【請求項１２】
前記第１の正の電位は５ボルトより小さく、前記第２の電気は７ボルトより小さいことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１の電圧シーケンスにおける前記負の電位は、−６ボルトより小さいことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第１の電圧シーケンス及び第２の電圧シーケンスにおける前記負の電位は、−６ボルトより小さいことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記第１の正の電位は４ボルトと５ボルトの間にあり、前記第２の正の電位は５ボルトと６ボルトの間にあることを特徴とする請求項１１に記載の方法。
【請求項１６】
前記第１の電圧シーケンス及び第２の電圧シーケンスにおける前記負の電位は、−７ボルトより小さいことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記セルのアレイは、250,000より多くのセルを有することを特徴とする請求項１１に記載の方法。
【請求項１８】
前記セルのセットは、4,000,000より多くのセルを有することを特徴とする請求項１１に記載の方法。
【請求項１９】
前記第１と第２の電圧シーケンスおいて前記複数のドレインラインをオープン回路状態にセットすることを特徴とする請求項１１に記載の方法。
【請求項２０】
前記第１と第２の電圧シーケンスは、スレッショルド電圧の消去ベリファイ電圧より低く低下されたスレッショルドを有する幾つかのセルを生じ、前記複数のソースラインと前記複数のドレインラインを横切って修復時間期間の間、修復パルスをアレイに供給し、一方、前記複数のワードライン上の電圧を消去ベリファイ電圧より下のレベルにセットすることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
発明の背景
発明の技術分野
本発明は、例えばフラッシュメモリのようなフローティングゲートメモリに関し、特に減少したピーク電流消費を伴うフローティングゲートメモリセルのアレイを消去するための方法および回路に関する。
関連技術の説明
集積回路技術に基づく不揮発性メモリは、広い分野で用いられている。不揮発性メモリの幾つかのポピュラーなものは、電気的に消去することができたり、プログラム可能なフローティングゲートメモリのトランジスタのアレイに基づいている。
一つの共通アプローチにおけるフローティングゲートメモリトランジスタのメモリアレイをプログラムする作用は、負電荷がフローティングゲートに蓄積し、メモリセルのターンオンスレッショルドが高いスレッショルド状態に増加するようにする、アドレスされたセルのフローティングゲートを電子で注入することを含む。従って、プログラムされたとき、セルはターンオンせず、従って、制御ゲートに与えられた読み取り電位でアドレスされたとき、それらは非導通のままである。負に帯電されたフローティングゲートを有するセルを消去する作用は、スレッショルドを低下するようにフローティングゲートから電子を除去することを含む。読み取り電位で制御ゲートへアドレスされたとき、セルは低いスレッショルドで導通状態にターンオンするであろう。反対極性のアレイに対して、プログムすることは、アドレスされたセルのフローティングゲートから電子を選択的に除去することを含む。
フラッシュメモリデバイスにおける消去プロセスの間、消去電位が並列に、全体のアレイか、或いはアレイの大部分に与えられる。従って、消去手順中に用いられた電源は、並列に大量のセルにおける消去プロセスのために必要な電流を扱うことができなければならない。消去プロセスにおける主な電流は、電子がフローティングゲートからフローティングゲートメモリセルのソースへ駆動される、所謂フォウラー−ノードハイム（Fowler-Nordheim:F-N)のトンネル電流である。消去手順中の他の電流源は、バンド−ツー−バンドのトンネリング(band-to-band tunneling)として知られている。バンド−ツー−バンドのトンネリングは基板へ電流を生じ、またフローティングゲートの方向に注入された望ましくないホールの形態で電流を生じる。これらの望ましくないホールの大部分は、シリコンの表面から約１５−３０Å離れた領域にとどまる。何故なら、セルのスレッショルド電圧は、フローティングゲート（例えば、電子）における電荷、及びフローティングゲートとシリコン表面（例えば、トラップされたホール）間の領域における電荷の合計に基づかれ、そしてこれらのホールは容易にデトラップ(de-trap)し、電荷の合計を変化し、セルの信頼性が減少される。例えば、Ajika他による“A Five Volts Only 16M Bit Flash EEPROM Cell With a Simple Stacked Gate Structur”, IEDM 1990, pages 115-118、及びWann他による“Suppressing Flash EEPROM Erase Leakage with Negative Gate Bias and LDD Erase Junction”, Symposium on VLSI Technology 1993, pages 81-82を参照されたい。Wann他に記載されているように、消去プロセス中の負のゲート電位の使用によって、低い電源電圧の使用を可能にする。低い電源電圧はアバランシェ破壊を抑制し、セルの耐久性と信頼性を増す。しかし、望ましくないバンド−ツー−バンドのトンネル電流は、Wann他における与えられた消去速度に対して減少されない。Wann他によると、バンド−ツウ−バンドのトンネリングを更に抑制するためには、消去速度が犠牲にされる。
バンド−ツー−バンドのトンネル電流は、消去されるセルのスレッショルドに関連している。従って、高いスレッショルド状態が全て同じスレッショルドを有しないので、問題はフラッシュメモリデバイスに起きる。従って、高いスレッショルド状態の多くのセルは、他のものより高いスレッショルドレベルを有するであろう。例えば、あるセルは８ボルトのスレッショルドを有するが、一方他のものは６ボルトのスレッショルドを有する。高いスレッショルドのセル（例えば、８ボルトに近い）に生じたバンド−ツー−バンドのトンネル電流は、低いスレッショルドのセル（例えば、６ボルトに近い）におけるよりも大きい。従って、高いスレッショルドのセルは、消去プロセス中に著しいバンド−ツー−バンドのトンネル電流を形成する。フラッシュ消去手順は、並列に全アレイのセクタを消去することを含むので、著しいピーク電流が生じ得る。これは、電源のコストを増加し、フラッシュメモリデバイス用に用いられる利用可能な電源の範囲を制限する。
従来のシステムは、高電流でのバイアスを減少する電流リミターとして、抵抗が電源とソース端子間に直列に配置されて、具現化され、それによりバンド−ツー−バンドのトンネル電流を減少する。しかし、この手法は初期の消去パルス中にピーク電流をうまく制御できなかった。
従って、消去プロセス中に発生されるピーク電流を制御する一方で、フラッシュメモリデバイスの著しい消去速度を維持することができる技術を提供することが必要である。
発明の概要
本発明は、プロセス中に生じる予期されたバンド−ツー−バンドのトンネル電流にしたがって、消去中にソース電位の選択によるフラッシュメモリデバイスのための、消去プロセス中に生じるピーク電流に実質的な減少を与える。プロセスの始めの間に、低いソース電位が選択され、そしてそれはバンド−ツー−バンドのトンネル電流を抑制する一方で、著しいＦ−Ｎトンネル電流を生じるのに充分高く、そして消去プロセスの第２の部分の間、デバイスとともに用いられる電源のピーク電流要求を越えることなく、アレイの消去を確実にする高いソース電位が用いられる。
従って、本発明は行と列に配列されたフローティングゲートのメモリセルのセットに基づいたフローティングゲートメモリの集積回路として特徴づけられる。これらのセルは、セルがセルの制御ゲート端子に与えられた読み取り電位に応答して導通しない高いスレッショルド状態、及びセルが制御ゲート端子に与えられた読み取り電位に応答して導通する低いスレッショルド状態を有する。高いスレッショルド状態にあるセルは、読み取り電位より上のスレッショルドの分布を有する。例えば、５ボルトの読み取り電位の場合、高いスレッショルド状態にあるセルのスレッショルドの範囲は約６ボルトから約８ボルトまで変化することができる。フローティングゲートのメモリセルのセットは、そのセットにおけるセルの列のドレイン端子に結合された複数のドレインライン、そのセットにおけるそれぞれの列のソース端子に結合された複数のソースライン、およびセルのそれぞれの行の制御ゲート端子に結合された複数のワードラインを有する。制御回路はそれぞれ複数のドレインライン、ソースライン及びワードラインに結合され、高いスレッショルド状態にあるセルのセットにおけるセルを低いスレッショルド状態に並列にセットする。制御回路は、第１の電圧シーケンスを供給する電源回路を含んでいて、Fowler-Nordheimのトンネリングによってセットにおけるセルのスレショルドを低くする。第１の電圧シーケンスは負の電位を複数のワードラインへ与え、第１の正の電位を複数のソースラインに与えることを含み、一方ドレインラインはオープン回路状態にある。これは、セルのスレッショルドを低くする。次に、セットにおけるセルのスレッショルドは、それらが首尾よく消去されたかどうかを決定するためにテストされる。もし、全てのセルが低いスレッショルド状態にないならば、第１の電圧シーケンスおよびテストは、全てのセルが低いスレッショルド状態になるまで再試行されるか、再試行の数Ｍが実行されるまで再試行される。第１の電圧シーケンスの数Ｍの再試行後に、セルの何れかが低いスレッショルド状態にないならば、電源回路は、Fowler-Nordheimのトンネリングによってセットにおけるセルのスレッショルドを低くするために第２の電圧シーケンスを供給する。第２の電圧シーケンスは負の電位を複数のワードラインに与え、第２の正の電位を複数のソースラインへ与えること、およびその後セルのスレッショルドをテストすることを含む。もし、全てのセルが低いスレッショルド状態にないならば、第２の電圧シーケンスが、全てのセルが低いスレッショルド状態にあるか、再試行の最大数が実行されるまで再試行される。
上述のように、第１と第２の電圧シーケンスはFowler-Nordheimのトンネル電流に加えてバンド−ツー−バンドのトンネル電流を誘起する。バンド−ツー−バンドのトンネル電流は電圧シーケンスを受けるセルのスレッショルドに逆に関係したターンオンスレッショルドソース電位によって特徴づけられる。即ちターンオンスレッショルドソース電位は、低いスレッショルドを有するセルに対してよりも高いスレッショルドを有するセルに対して低い。本発明によれば、第１の電圧シーケンスに用いられる第１の電位は、高いスレッショルド状態にある高いスレッショルドセルに対するターンオンスレッショルドソース電位近く或いはそれ以上であるが、高いスレッショルド状態にある低いスレッショルドセルに対するターンオンスレッショルドソース電位以下のレベルにセットされる。第２の電圧シーケンスに用いられる第２の正の電位は、高いスレッショルド状態にある低いクレッショルドセルに対するターンオンスレッショルドソース電位近く或いはそれ以上のレベルにセットされる。このようにして、バンド−ツー−バンドのトンネル電流は高いスレッショルドセルの存在において第１の電圧シーケンスで制御され、第２の電圧シーケンスが加えられる前に、高いスレッショルドセルのスレッショルドが低下される。これは消去プロセスの速度が平衡釣合って減少することなく、消去プロセスに用いられるピーク電流の消費を制限する。この技術は、セクター化されたアレイシステムにも適用され、そのシステムにおいて、並列に消去されるべきアレイのセクタは、セクタ消去フラッグによって識別される。この実施の形態において、セットされたセクタ消去フラッグを有するセクタのみが第１と第２の電圧シーケンスに従う。
更に、本発明は、消去されたセルに与えられる“ソフトプログラム”の修復パルス(repair pulse)を含むように拡張されることができる。第１と第２の電圧シーケンスは低いスレッショルド状態に対するスレッショルド電圧の選択された制限以下に低下されたスレッショルドを有する幾つかのセルを生じる。この実施の形態において、電源回路は、セルのソースとドレインを横切って修復時間間隔の間選択されたセクタへ修復パルスを供給するが、一方、スレッショルド電圧の選択された制限以下に選択されたセルのワードライン上に電圧をセットする。この修復パルスは、消去されたセルのスレッショルドを正常化し、アレイの信頼性を向上するという効果を有する。
本発明の他の特徴によると、第１と第２の電圧シーケンスのために用いられる制御回路は、複数のドレインラインを第１と第２の電圧シーケンス中にオープン回路状態にセットする。本発明の他の特徴によると、第１と第２の電圧シーケンス中にワードラインに与えられた負の電位は、負の６ボルトより小さい、例えば約−７．８ボルトである。第１の電圧シーケンス中にソースに与えられた正の電位は、５ボルト以下、好ましくは４ボルトと５ボルトの間、例えば４．５ボルトである。第２の電圧シーケンス中に与えられた正の電位は、５ボルトと６ボルトの間、例えば５．５ボルトである。
本発明は、消去プロセス中に発生されたピーク電流を制御するために、上述のように第１と第２の電圧シーケンスを行うための方法に対しても特徴がある。
従って、本発明は、初期の消去間隔の間電荷の量は比較的高く、バンド−ツー−バンドのトンネル電流が高いので、消去プロセスの初期部分の間低いソースバイアスを与えることに基づかれる。電荷の量が初期の消去期間に減少された後、回路は、消去効率を改善するために、高いソースバイアスをフラッシュメモリに与える。従って、消去期間の間にロードする電流は、システムと共に用いられる電源に対してピーク電流の問題を生じない。
本発明の他の特徴および利点は図面、詳細な説明および請求項を精査すれば、理解されるであろう。
【図面の簡単な説明】
図１は、本発明によるフラッシュメモリの集積回路の概要を示すブロック図である。
図２は、図１のフローティングゲートのメモリセルのための区分化されたアレイアーキテクチャを示す回路図である。
図３は、制御されたバンド−ツー−バンドのトンネル電流を有する、図１の状態マシンによって実行された概略フローチャートである。
図４は、本発明のセクタ消去および修復プロセスを示すより詳細なフローチャートである。
図５は、本発明による消去プロセスの間にソース電圧を制御するために用いられる回路を示す簡略化されたブロック図である。
図６は、図５のBIAS信号を発生するために用いられる電圧分割器の回路図である。
図７は、図５のシステムに用いられるソース電源回路の回路図である。
図８は、本発明によるピーク電流発生におけるセービングを示すグラフである。
図９は、バンド−ツー−バンドのトンネル電流のターンオンソース電位を示すグラフである。
発明の詳細な説明
本発明の好適な実施形態の詳細な説明は図面を参照してなされる。本発明による、ブロックに配列されたフローティングゲートのメモリセルの改善された消去シーケンスは、バンド−ツー−バンドのトンネル電流を制御することによって減少されたピーク電流を生じる。
図１は、本発明を組み込んだ４メガバイトのフローティングゲートメモリの集積回路の基本構造を示す。この回路は、複数のブロック（図面においては３２ブロック）に分割されたメモリアレイ１を有する。メモリアレイのセグメント化が可能なアーキテクチャが本発明の消去シーケンスをセルブロックにそれぞれ適用することを可能にし、従って、ブロック毎の消去を可能にする。アレイアーキテクチャは、図２を参照して以下に詳細に記載される。
図１を参照すると、読み取りおよびプログラム制御回路６、およびブロック消去／消去のベリファイ／修復回路２がアレイ１に結合されている。ブロック消去／消去のベリファイ／修復回路２は消去フラッグ３に結合され、バンド−ツー−バンドのトンネル電流を制御するために回路を有する。メモリセル、ブロックまたは消去／消去のベリファイ／修復シーケンスのための全アレイを介してインクレメントするためのアドレスカウンター４が含まれる。
チップは、アドレス、データおよび出力イネーブル信号およびチップイネーブル信号のような他の制御ラインと結合されるコマンドロジック５を含む。このコマンドロジック５は、読み取りとプログラム制御ロジック６、およびブロック消去／消去のベリファイ／修復回路２に対して動作モードをセットするために入力を翻訳する。
コマンドロジック５は、セル、ブロックまたはアレイ消去のための本発明の追加のコマンドを有する、標準のフローティングゲートメモリの集積回路、例えばAdvanced Micro Devices, Inc. of Sunnyvale, Californiaによって製造されたAm28F020フラッシュメモリのチップにおいて行われるように具現化されることができる。コマンドロジック５によって発せれたコマンドに応答して、組み込まれた消去動作は、消去／消去のベリファイ／修復回路２における状態マシンによって実行される。ホストＣＰＵまたは別の方法で、ユーザーは、動作の好適なモードを示すためにアドレスおよびデータ信号をコマンドロジック５へ供給する。消去／消去のベリファイ／修復回路２によって実行されるモードは、アレイ１における全てのブロックが消去されるチップの消去モード、およびアレイ１における選択されたブロックが消去されるブロックの消去モードを含む。ユーザー入力に応答して、消去されるべきブロックは、チップに記憶されたブロックまはたセクター消去フラッグ３によって識別される。
図２は、本発明が具現化され、ここに参照によって取り込まれた１９９５年３月２１日に発行されたNon-Volatile Memory Cell and Array Architectureの米国特許第5,399,891号のように、フローティングゲートのメモリ回路のドレイン−ソース−ドレイン形状におけるセグメント化が可能なアレイアーキテクチャの詳細を示す。他のアレイのアーキテクチャも同様に用いることができる。
回路は埋設された拡散導体によって具現化された第１のローカルビットライン１０と第２のローカルビットラインｌｌを含む。また、埋設された拡散によって具現化されたローカル仮想接地ライン１２が含まれる。複数のフローティングゲートトランジスタはローカルビットライン１０，１１およびローカル仮想接地ライン１２に結合されたドレインとソースを有する。
トランジスタ１３の第１の列のドレインは第１のローカルビットライン１０に結合され、トランジスタの第２の列のドレイン１４は第２のローカルビットラインｌｌに結合される。各ワードライン（例えば、ＷＬ1）が第１のローカルビットライン１０におけるトランジスタ（例えば、トランジスタ１５）および第２のローカルビットライン１１におけるトランジスタ（例えば、トランジスタ１６）のゲートに結合される場合、フローティングゲートトランジスタのゲートは、ワードラインＷＬ0−ＷＬNへ結合される。トランジスタ１５と１６は、共有されたソース拡散を有する２つのトランジスタセルと考えることができる。
フローティングゲートをチャージする作用は、フローティングゲートのメモリセルのためのプログラムステップと呼ばれる。これはゲートとソース間の大きな正の電圧、例えば１２ボルト、およびドレインとソース間の正の電圧、例えば６ボルトを確立することによって熱い電子の注入をとおしてバイトごとを基準にして達成される。
フローティングゲートをディスチャージする作用は、フローティングゲートのメモリセルのための消去ステップと呼ばれる。これはフローティングゲートとソース間（ソース消去）、或いはフローティングゲートと基板間（チャネル消去）のＦ−Ｎ(Fowler-Nordheim）トンネルメカニズムをとおして達成される。ソース消去は、正のバイアスをソースへ、例えば７ボルトより小さな電圧を印加することによって達成されるが、一方ゲートは負に、例えば−６ボルトより小さくバイアスされる。本発明によると、ソース電位は、以下に詳しく述べるように、第１の幾つかの消去試行の間特定の低い値（例えば、４．５ボルト）および残りの消去試行の間、特定の高い値（例えば、５．５ボルト）に設定される。
セルの個々のブロックは選択された信号、即ち、上部のブロック選択信号ＴＢＳＥＬAとＴＢＳＥＬB、および下部のブロック選択信号ＢＢＳＥＬAとＢＢＳＥＬBによって制御される。
図２を参照すると、第１のグローバルビットライン１７と第２のグローバルビットライン１８は各ドレイン−ソース−ドレインのブロックと関連される。第１のグローバルビットライン１７は、金属からの拡散コンタクト５５をとおして上部のブロック選択トランジスタ１９のソースに結合される。同様に、第２のグローバルビットライン１７は、金属からの拡散コンタクト５６をとおして上部のブロック選択トランジスタ２１のソースに結合される。上部のブロック選択トランジスタ１９，２１のドレインは第１と第２のローカルビットライン１０と１１にそれぞれ結合される。従って、上部のブロックセクタートランジスタ１９，２１のゲートはライン２３上の上部のブロック選択信号ＴＢＳＥＬAによって制御される。
同様な方法で、下部のブロック選択トランジスタ６５Ａのゲートは、ライン２６を横切って下部のブロック選択信号ＢＢＳＥＬAによって制御される。ローカル仮想接地ライン１２は、下部のブロック選択トランジスタ６５Ａを介して導体５４Ａを横切って仮想接地端子に結合される。下部のブロック選択トランジスタ６５Ａのドレインは、ローカル仮想接地ライン１２に結合される。下部のブロック選択トランジスタ６５Ａのソースは導体５４Ａに結合される。このアーキテクチャにおいて、導体５４Ａは、アレイを介して水平に移された位置でメタルから拡散へのコンタクト６０Ａに伸びる埋設された拡散導体であり、コンタクトを垂直な金属仮想接地バス２５に与える。
構造体におけるセンスアンプとプログラムデータに対して、データライン２９は、それぞれの列選択トランジスタ７０，７１にアレイを介して垂直に伸びるグローバルビットライン１７と１８に結合される。従って、列選択トランジスタ７０のソースはグローバルビットライン１７に結合され、列選択トランジスタ７０のゲートは列デコード信号Ｙn0に結合され、そして列選択トランジスタ７０のドレインはデータライン導体２９に結合される。
図１に示されるように、フローティングゲートメモリセルのブロックは、大きな集積回路内の２つのサブアレイを示す図２に示された複数のサブアレイにセットされる。これらのサブアレイは点線５０に沿って一般に分割され、ライン５０より上のサブアレイ５１Ａとライン５０より下のサブアレイ５１Ｂを含む。セルの第１のグループ５２は、与えられたビットライン対（例えば、１７，１８）に沿ってセルの第２グループ５３と共にミラーイメージに配列される。一つがビットライン対へ進むに従って、メモリのサブアレイは仮想接地導体５４Ａ，５４Ｂ（埋設された拡散）および金属から金属への拡散コンタクト５５，５６，５７，５８を共有するように、フリップされる。仮想接地導体５４Ａ，５４Ｂは、金属から拡散へのコンタクト６０Ａ，６０Ｂをとおして垂直な仮想接地金属ライン２５までアレイを横切って水平に伸びる。サブアレイは、隣接するサブアレイが金属の仮想接地ライン２５を共有するように、金属の仮想接地ライン２５の反対側で繰り返す。金属の仮想接地ライン２５は、アレイの接地と消去の高電圧回路に結合される。従って、サブアレイのレイアウトは、グローバルビットラインに対する２つのトランジスタセルの列当たり２つの金属コンタクトピッチおよび金属の接地ライン２５に対する１つの金属コンタクトピッチを必要とする。
ソフトプログラムの間、やや高い電圧でワードラインを駆動することは、高い電流がソフトプログラムされているセクターに発生される可能性を作る。この電流は、セルのソース側における電流制限器回路によって制限される。図２を参照すると、下部のブロック選択トランジスタ６５Ｂまたは６５Ａが電流制限器として動作する。そのソース側のこのトランジスタは、動作モードに依存するゼロ電圧または正の電圧をサポートする発生器であるアレイの接地電源に接続される。従って、下部のブロック選択トランジスタ６５Ａ，６５Ｂは、ソフトプログラム中に電流制限器としても働くセクターデコードトランジスタである。他の電流制限機構、例えば電流ミラー回路も同様に用いることができる。
図２の回路によって与えられたセクターデコード能力は、ソースを接地している間約５．５ボルトをローカルドレインラインへ与えることによって、ドレインを乱す型のソフトプログラムパルスをアレイの選択されたセグメントのみへ与える回路が具現化されるようにする。
また、ビットラインまたはドレイン端子を接地している間、ソフトプログラムされるデバイスのソース端子を介して、他のシステムは約５．５ボルト或いは回路パラメータに依存してそれ以上のソフトプログラムパルスを与えるであろう。同じセグメントごとのデコーディング、およびワードライン駆動装置をこのソース乱れ手法に利用することができる。
図３を参照すると、本発明のピーク電流を制限するためのステップを含む、チップまたはブロック消去プロセスの全体のフローチャートが示されている。消去動作（ステップ８０）を開始した後、オンチップ状態マシン、ホストＣＰＵまたはコマンドロジック５（ステップ８１）を介して他の方法により、消去用のチップまたは選択されたブロックに対して事前プログラミング(pre-programming）が開始される。ステップ８２で、事前プログラミング後に電圧が定まる、即ち安定するようにするプログラム回復期間が生じる。ステップ８３でプログラムのベリファイプロセスが生じる。それからシステムは、チップまたはブロックにおける最後のアドレスが事前プログラムされる（ステップ８４）か否かを知るためにチェックする。もし、そうでなければ、事前プログラミングステップにおいて開始するプロセスは、チップまたはブロックにおける全てのセルが事前プログラムされるまで繰り返される。
事前プログラミングの後、ステップ８５で消去動作が実行され、消去電圧が定まるようにする消去回復期間８６が続く。次に、消去ベリファイ動作８７が行われる。その後、システムは消去プロセスがステップ８８で完了するか否かを知るためにチェックする。もし、完了しないなら、それは完了するまで消去動作を行ってステップ８５へ戻る。
本発明によると、ステップ８５で与えられた消去パルスは、ワードラインを負の電位、例えば−７．８ボルトにセットし、ドレインをオープン回路状態（フローティング）にセットし、且つソース電位を正の電位にセットするステップを含む。第１のＭ試行の間、ソース電位は約４．５ボルトにセットされる。残りの試行の間、ソース電位は約５．５ボルトにセットされる。本発明の１つの好適な実施形態において、Ｍは３である。２つの消去電位シーケンスの４．５ボルトと５．５ボルトのソース電位は、アレイにおけるフローティングゲートメモリのバンド−ツー−バンドのトンネル電流に対して、ターンオンソース電位に従って選択される。約４．５ボルトでの第１のソース電位は、高いスレッショルド状態にある高いスレッショルドを有するセルのみがバンド−ツー−バンドのトンネル電流に出合うレベルにセットされ、方、高いスレッショルド状態にある低いスレッショルドを有するセルは、著しいバンド−ツー−バンドのトンネル電流を受けないであろう。この例における約５．５ボルトの高いソース電位は、アレイの低いスレッショルドセルが著しいバンド−ツー−バンドのトンネル電流に出合うようにセットされる。しかし、約５．５ボルトの第２のソース電位は、アレイの大部分のセルが消去パルスの第１のＭ試行の間第１電位シーケンスの適用によって、スレッショルドが減少される。本発明による使用のための好適なバンド−ツー−バンドのトンネル電流のターンオンソース電位の決定は、図９を参照して以下に詳細に説明される。
消去シーケンスがステップ８８で完了すると、ステップ８９におけるソフトプログラムは、ソフトプログラムパルスが消去動作の全チップまたはブロックサブジェクトにおける全てのセルに与えられる。ソフトプログラム回復はステップ９０において生じる。プロセスはステップ９１で終了する。
図４は、図１のセクター消去フラッグ３およびアドレスカウンター４を用いて制御回路２によって一般に実行される組み込まれた消去および修復プロセスに対するアルゴリズムを含む、本発明の１つの実施形態を示す。
組み込まれた消去アルゴリズムに従って、消去動作は消去されるべきアレイのセクターを指示する１つ、或いはそれ以上のフラッグの設定を伴って、ステップ９９において開始する。チップ消去に対して、全てのフラッグがセットされ、アドレスカウンターはアドレスゼロに初期化される。もし、セクターの消去動作が実行されるべきであれば、選択されたセクターに対するフラッグのみがセットされる。本発明のこの実施形態によると、修復フラッグもセットされ、各々のセクター消去フラッグのための１つ、ソフトプログラム修復パルス（ステップ９９Ａ）を受けるためにセクターを識別する。次に、事前プログラム動作は選択されたセクター上で実行される（ステップ１００）。
次のステップにおいて、セットされたフラッグを有する全てのセクターは消去される（ステップ１０１）。消去ステップは消去パルスをセットされたフラッグを有するセクターに与えるステップを含み、並列にアレイの選択されたセクターを消去するステップを生じる。消去パルスの第１のＭ試行の間、ソース電位は、第１の低い電圧、この例においては例えば４．５ボルトにセットされる。消去パルスの残りの試行の間、ソース電位は高い値、この例では約５．５ボルトにセットされる。消去動作の間、仮想接地ライン２５のソース電圧は、例えばＢＢＳＥＬトランジスタによって選択されないセクターから分離される。ＢＢＳＥＬは、セクターフラッグがセットされると、アレイソース電圧を通過するために高い電圧で駆動され、またセクターフラッグがリセットされると、ゼロ電圧で駆動される。これによりセクター化された消去動作が可能になる。選択されたセクターの全設定は、上記のように付勢電圧を与えることによって消去され、下部ブロックの選択トランジスタの制御下でセグメント化される。
次に、タイマーは消去のタイムアウト状態を待つ（ステップ１０２）。タイムアウト状態の後、消去回復フェーズに入る（ステップ１０３）。再び、この回復フェーズはステップ１０４において指示されるように、時間がきめられる。
消去回復後、消去ベリファイ電圧はセットアップされる（ブロック１０５）。この動作は、“ERASE AND PROGRAM VERIFICATION CIRCUIT FOR NON-VOLATILE MEMORY”と題する米国特許第5,463,586号に詳細に記載されている。
次のステップは、セットフラッグを有するセクター内の各位置においてフラッグを評価し、データをテストすることである（ブロック１０６）。このルーチンはフラッグがセットされるたか否かを決定することを含む（ブロック１０７）。もし、セットされているなら、ルーチンは最下位のビットカウンターの消去ベリファイパスおよびオーバーフローに対して、先ずチェックする。もし、パスが検出され、カウンターがセクターの終わりにないならば、最下位のビットアドレスは増加される（ブロック１０９）。この点において、アルゴリズムはブロック１０６へループバックする。
フラッグがブロック１０７においてセットされないなら、アルゴリズムは最後のセクターがテストされたか否かを決定するためにテストする場合、アルゴリズムはブロック１１０へループする。最後のセクターがブロック１１０でテストされたなばら、アルゴリズムは全てのフラッグがリセットされたか否かをテストする場合、アルゴリズムはブロック１１１へ進む。もし、全てがリセットされているか、ルーチンの始めにリセット状態にあるならば、アルゴリズムは消去が行われたことを示す（ブロック１１２）。もし、全てのフラッグがリセットされていないならば、アルゴリズムは、ブロック１２０へブランチし、試行カウンターを増加する。もし、試行カウンターがオーバーフローする（例えば、１０２４に達する）なら、エラー信号が出される。オーバーフローが生じないなら、アルゴリズムはブロック１０１へループバックして、セットフラッグを有するセクターを再び消去する。
もし、ブロック１０８で、セルが消去ベリファイをパスしなかったか、あるいはパスするが、セクターの最後のＬＳＢであるなら、アルゴリズムはブロック１１３へブランチする。ブロック１１３において、アルゴリズムは、再び消去ベリファイパスおよびセクターの終わりに対してテストする。もし、セルがセクターの終わりにあり、パスするなら、セクターに対する消去フラッグがリセットされる（ブロック１１４）。もし、セルがセクターの終わりになく、セクターに対する消去フラッグはこの時点でリセットされないなら、ＭＳＢアドレスは増加されて次のセクターへ行き、ＬＳＢアドレスはリセットされる（ブロック１１５）。その点で、アルゴリズムはブロック１０６へループバックして、消去ベリファイのためのセットされたフラッグを有する他のセクターを介してループする。
消去ベリファイの後、ソフトプログラムの修復パルスはセットされた修復フラッグを有するセクターに加えられる。従って、ワードライン電圧は、接地あるいはそれより上、好ましくは約０．３ボルト（ステップ１１６）であるが、その程度に初期的にセットされる。この実施の形態において、修復パルスが約２００ｍｓ間セットされた修復フラッグを有するセクターへのビットラインに与えられる間、ワードライン電圧が維持される（ステップ１１７）。最後に、修復フラッグは、修復ベリファイの動作なくリセットされる（ステップｌ１８）。修復パルスの間、選択されたセクターの上部ブロックの選択トランジスタは、修復フラッグに応答してイネーブルされ、その結果、５．５ボルトの修復電圧が埋設されたドレインラインに加えられて、選択されたセクター（セクター消去の場合）または全体のチップ（チップ消去の場合）に存在するこれらの過消去(over-erased）セルを修復する。消去パルスは、チャネル長さおよび他のセルパラメーター、修復パルス長、および他のファクターに依存して、例えば、約３．５ボルトから約１０．０ボルトまでの範囲に及ぶ。
図５〜図８は、本発明による２つの消去電圧シーケンスを具現化するために用いられる回路図におけるロジックを与える。図５にデバイスの簡略化された図面が示されている。このデバイスは、トランジスタ５０２のソースにライン５０１上のソース電圧電位ＡＲＶＳＳを受け取るフラッシュアレイ５００を有する。トランジスタ５０２のドレインは高いプログラミング電位Ｖpp（例えば、５０ｍＡで１２ボルト±５％）に接続される。トランジスタ５０２のゲートは、バイアス回路５０３によって発生される、ライン５０４上のＢＩＡＳ電圧に接続される。このバイアス回路５０３は、組み込まれた消去アルゴリズムを制御するデバイス上の状態マシンによって発生される、ライン５０５上の制御信号ＰＥＲＶＦによって制御される。上述のように、消去パルスの第１のＭ試行の間、ライン５０５上の制御信号ＰＥＲＶＦは、高いロジック電位、約５ボルトにセットされる。再試行Ｍ＋１からＮの間、制御信号ＰＥＲＶＦは、低いロジック電位、０ボルトにセットされる。通常、本発明によるとパラメーターＭは１から５の範囲にあり、パラメーターＮは約１０２４である。勿論、整数ＭとＮは本発明の特定の実現化の必要性に適合されることができる。
図６は、図５の回路５０３によって、ライン５０４上にＢＩＡＳ信号を発生するための電圧分割回路の一例を示す。図６の回路は、状態マシンからライン５０５上の入力ＰＥＲＶＦ信号として受信し、ライン５０４上にＢＩＡＳ信号を発生する。ＢＩＡＳ回路への第２の入力はライン６００上に供給される。この信号はＢＩＡＳ回路をイネーブルして、消去パルスの間０ボルトであり、消去パルスが発生されない場合、高電位（例えば、１２ボルト）である。図６の実施形態によるＢＩＡＳ回路は、ｐチャネルトランジスタ６０１−６０８を含む。またｎチャネルトランジスタ６０９−６１０もこの回路に含まれる。ｐチャネルトランジスタ６０１−６０４は、ＢＩＡＳ信号が発生されるノード５０４とプログンラミング電位ＶPP間に直列に接続される。トランジスタ６０１のゲートはライン６００上の制御信号に結合される。トランジスタ６０２−６０４のゲートはそれらのそれぞれのドレインに結合される。また、回路におけるｐチャネルトランジスタの各々のウエルはそのソースに結合される。
ｎチャネルトランジスタ６０９は、ノード５０４に結合されたそのドレインとｐチャネルトランジスタ６０５のソースに結合されたそのソースを有する。トランジスタ６０９のゲートは、ノード５０４に結合される。ｐチャネルトランジスタ６０５−６０８はトランジスタ６０９のソースと接地間に直列に結合される。ｐチャネルトランジスタ６０５−６０８の各々のゲートは、それぞれのドレインに結合される。ｐチャネルトランジスタ６０５−６０８の各々のソースは、トランジスタが形成されるウエルに結合される。ｎチャネルトランジスタ６１０はｐチャネルトランジスタ６０７のゲートに結合されたそのドレインと接地に接続されたそのソースを有する。トランジスタ６１０のゲートは、制御信号ＰＥＲＶＦを受信する。動作において、制御信号ＰＥＲＶＦは、パルス１からＭの間５ボルトであり、残りのパルスの間は０ボルトである。ＶPPは約１２ボルトに等しく、ＢＩＡＳ電位は、この例では第１の消去パルスシーケンスの間約５．９５ボルトである。残りの消去パルスシーケンスの間、ＢＩＡＳ電位は約６．８ボルトである。
ライン５０４上のＢＩＡＳ信号は図７の回路によって用いられ、ライン５０１上にアレイのソース電圧ＡＲＶＳＳを発生する。ソース電位を発生する、図７の回路はｎチャネルトランジスタ７０１，７０２，７０３，７０４および７０５を有する。ｎチャネルトランジスタ７０１はプログラミング電位ＶPPに結合されたそのドレインとゲート、およびｎチャネルトランジスタ７０２のドレインに結合されたそのソースを有する。トランジスタ７０２のゲートは、ライン５０４上のＢＩＡＳ信号を受信するために結合される。トランジスタ７０２のソースはソース電圧電位ＡＲＶＳＳが与えられるノード５０１に結合される。トランジスタ７０３はノード５０１に結合されたそのドレイン、ＶDD電位（５ボルト±１０％）に結合されたそのゲートおよびノード７０６に結合されたそのソースを有する。トランジスタ７０４は、ノード７０６に結合されたそのドレインと接地に接続されたそのソースを有する。トランジスタ７０４のゲートは、ライン７０７上で制御信号ＰＡＹＳＢに結合される。トランジスタ７０５はノード７０６に結合されたそのドレインと接地に接続されたそのソースを有する。トランジスタ７０５のゲートは、ライン７０８上の制御信号ＰＡＹＳに結合される。
図７に示された例示の回路において、トランジスタ７０１と７０２は、各々８００μｍの幅と１．２μｍの長さである。トランジスタ７０３と７０４はそれぞれ２５０μｍの幅である。トランジスタ７０３は２μｍの長さである。トランジスタ７０４は１．２μｍの長さである。トランジスタ７０５は４μｍの幅で３０μｍの長さである。トランジスタ７０５は、消去プロセスの間ノード５０１を高いフローティングを妨げる弱い漏洩パスを与える。動作において、消去パルスの第１のセットに対して信号ＰＡＹＳＢは０に等しく、信号ＢＩＡＳは約５．９７ボルトに等しい。これは約４．５ボルトのソース電位ＡＲＶＳＳを生じる。消去パルスの残りの、或いは第２のセットの間、制御信号ＰＡＹＳＢは０ボルトであり、制御信号ＰＡＹＳはロジック１である。消去パルスの第２のセットの間、ＢＩＡＳ信号は約５．５ボルトのライン５０１上にソース電位を生じる約６．８ボルトである。消去シーケンスの間の他の時間では、信号ＰＡＹＳＢはロジック１であり、信号ＰＡＹＳはロジック０であり、そしてＢＩＡＳ信号は０ボルトである。これは約０ボルトのソース電位を生じる。
従って、本発明によると、組み込まれた消去プロセスは、第１のＭ消去パルスが第１の電位にセットされたソース電位を有する第１の電圧シーケンス、および残りの消去パルスが第２の電位にセットされたソース電位を有する第２の電圧シーケンスを含む。消去シーケンスの初期の部分の間に出合うバンド−ツー−バンドのトンネル電流の量を制御するために、第１の電位は第２の電位より小さく、それにより、プロセスによって発生されたピーク電流を定格の電源レベル以下のレベルに制御する。例えば約５０ミリアンペアの定格最大電流を伴う、１２ボルト±５％の標準のＶPP電源である。従って、ピーク電流は１２．６ボルト電源で５０ミリアンペアをこえないように、消去プロセスの間に発生された電流を制御することが必要である。しかし、消去プロセスはできる限り進める必要がある。従って、初期の消去パルスは、消去速度を犠牲にすることなく、電源の利用可能なピーク電流容量をできる限り多く利用すべきである。
図８は、本発明による１つの例示システムにおけるプロセスの結果を示す。図８の例、即ち図１と図２のアーキテクチャを有する４メガビットのフラッシュメモリデバイスが本発明の組み込まれた消去アルゴリズムを用いて消去される。ここで、第１の３つの消去パルスは４．５ボルトのソース電位を用い、残りのパルスは５．５ボルトのソース電位を用いた。図示されるように、第１の消去パルスの間、点８００におけるピーク電流ＩPPは約４６ミリアンペアである。第１の消去パルスの間、電流は点８０１に急速に低下する。点８０１の後で、ベリファイシーケンスが実行される。第２の消去パルスの終わりで、電流は点８０２において２０ミリアンペアより僅かに大きい。第３の消去パルスの終わりで、電流は点８０３において約１８ミリアンペアである。この点で、約５．５ボルトのソース電位を伴って第２の電圧シーケンスが開始する。従って、第４のパルスの始めにおけるピーク電流は点８０４において約３３ミリアンペアである。電流は各々の続く消去パルスに対して低いレベルに降下する。消去速度は、電源に対して５０ミリアンペアのピーク電流を越えることなく第４の消去パルスの間４．５ボルトから５．５ボルトまでソース電位を増加することによって著しく増加される。更に、消去プロセスの速度は、初期の消去パルスの間電源の最大電流駆動能力を用いる消去パルスを与えることによって維持され、残りのパルスの間消去電界を最小にする。
本発明による消去アルゴリズムの電圧シーケンスにおいて用いられるソース電位の選択は図９を参照して理解される。図９は−７．８ボルトの制御ゲート電位およびオープン回路状態におかれたドレインを有する４メガビットアレイに対する、シミュレートさたバンド−ツー−バンドのトンネル電流のグラフである。このグラフは、８ボルトのセルのスレッショルド電圧でシミュレートされたアレイに対する第１のトレース９００を示す。アレイにおけるセルのスレッショルト電圧が６ボルトの場合の第２のトレース９０１および電圧のスレッショルドが５ボルトの場合第３のトレース９０２を示す。本発明によると、消去アルゴリズムの第１の電圧シーケンスの間に選択されたソース電位は、高いスレッショルド、例えば約８ボルトを有するセルのバンド−ツー−バンドのトンネル電流に対するターンオンスレッショルドに近い。高いスレッショルド状態における高いスレッショルドセルのみが著しいバンド−ツー−バンドのトンネル電流を発生し、一方、アレイにおける低いスレッショルドセルは、間隔９０３において４ボルトから５ボルトの範囲にあるソース電位を伴って、著しいバンド−ツー−バンドのトンネル電流を発生しない。従って、組み込まれた消去アルゴリズムの間ソースにおける第１の電圧は間隔９０３において選択される。消去アルゴリズムの第２の電圧シーケンスに用いられるソース電圧は、高いスレッショルド状態、例えば６ボルトのスレッショルドにおける低いスレッショルドを有するセルに対するターンオン電位の近くに選択される。従って、消去アルゴリズムの第２の電圧シーケンスに用いられる第２の電位は５ボルトと６ボルトの間の間隔９０４内に入る。従って、４．５ボルトと５．５ボルトの電圧レベルが本発明のこの実施の形態による組み込まれた消去アルゴリズムの第１と第２のシーケンスに対して選択された。
従って、本発明による組み込まれた消去シーケンスは、バンド−ツー−バンドのトンネル電流のターンオンスレッショルドのソース電位が間隔９４まで増加される前に、高いスレッショルドセルが低いレベルの高いスレッショルド状態に駆動される。このようにして、初期のパルスに対する消去プロセスにおいて消費されるピーク電流は、消去速度においてカウンターの平衡減少なく、著しく減少される。何故ならば、増加されたFowler-Nordheimのトンネル電流がバンド−ツー−バンドのトンネル電流において不合理に増加することなく得られる場合、第２の電圧シーケンスがソース電位を領域９０４へ増加することを含むからである。
結論として、本発明は大きなスケールのフラッシュメモリデバイスにおいて、組み込まれた消去アルゴリズムに対する高いプログラミング電位ＶPPの電源ピーク電流要求を減少する。技術は高いピーク電流を防ぐために、第１の消去電圧シーケンスにおける消去パルスの間に生じるバンド−ツー−バンドのトンネル電流の量を制御することを含む。ここに述べたように、セクターのフラッグ機構やソフトプログラムパルスの使用のような、消去の間妨げる技術と結合されると、本発明は高い信頼性のあるフラッシュメモリデバイスと制御されたピーク電流を提供する。
本発明の好適な実施形態の以上の説明は概要を説明するためになされた。本発明を開示された正確な形状に限定することを意図しない。多くの変形や変更がなされることはこの分野のいわゆる当業者には明らかであろう。本発明の範囲は以下の請求項およびその均等物によって定められるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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