(57)【特許請求の範囲】
【請求項１】
一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイと、
前記外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、
前記第１の内部クロック信号および前記外部信号に応じて、前記同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、
前記複数の外部信号を受け、または前記記憶データを出力し、前記長方形形状の第１の辺方向に沿って配置される複数の入出力端子とを備え、
前記複数の入出力端子は、
前記外部クロック信号を受ける外部クロック入力端子と、
前記外部クロック入力端子および前記制御手段を挟むように配置される第１および第２のデータ入出力端子とを含み、
前記制御手段により制御され、前記第１の内部クロック信号に同期して外部からの行アドレス信号に応じて前記メモリセルアレイの対応する行を選択する行選択手段と、
前記制御手段により制御され、前記第１の内部クロック信号に同期して列アドレス信号に応じて前記メモリセルアレイの対応する複数の列を選択し、選択された前記行および列に対応する複数の前記メモリセルの記憶データを読出す列選択手段と、
前記外部クロック入力端子からの前記外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、
前記列選択手段からの対応する前記記憶データを受けて、前記第２の内部クロック信号に同期して、対応する前記第１および第２のデータ入出力端子に前記記憶データをそれぞれ出力する第１および第２のデータ出力手段と、
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記外部クロック入力端子に対応して設けられ、前記第２のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する、前記第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とをさらに備える、同期型ダイナミック型半導体記憶装置。
【請求項２】
一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、
前記長方形形状の、少なくとも長辺方向の中心軸および短辺方向の中心軸のいずれかに沿った所定の幅を有する余裕領域を残すように配置され、各々が行列状に配置される複数のメモリセルを含む偶数個のメモリセルプレーンを備え、
前記余裕領域は、
前記外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、
前記第１の内部クロック信号および前記外部信号に応じて、前記同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、
前記複数の外部信号を受け、または前記記憶データを出力し、前記余裕領域の沿う中心軸方向に沿って配置される複数の入出力端子とを含み、
前記複数の入出力端子は、
前記外部クロック信号を受ける外部クロック入力端子と、
前記外部クロック入力端子および前記制御手段を挟むように配置される第１および第２のデータ入出力端子とを有し、
前記余裕領域は、さらに、
前記制御手段により制御され、前記第１の内部クロック信号に同期して外部からの行アドレス信号に応じて前記メモリセルプレーンの対応する行を選択する行選択手段と、
前記制御手段により制御され、前記第１の内部クロック信号に同期して列アドレス信号に応じて前記メモリセルプレーンの対応する複数の列を選択し、選択された前記行および列に対応する複数の前記メモリセルの記憶データを読出す列選択手段と、
前記外部クロック入力端子からの前記外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、
前記列選択手段からの対応する前記記憶データを受けて、前記第２の内部クロック信号に同期して、対応する前記第１および第２のデータ入出力端子に前記記憶データをそれぞれ出力する第１および第２のデータ出力手段と、
前記外部クロック入力端子に対応して設けられ、前記第１のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、
前記外部クロック入力端子に対応して設けられ、前記第２のクロック発生手段に前記外部クロック信号をバッファ処理して伝達する、前記第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とを含む、同期型ダイナミック型半導体記憶装置。
【請求項３】
前記第２のクロック入力バッファ手段は、
前記制御手段と前記第２のクロック発生手段間の距離に比較して前記第２のクロック発生手段に、より近接して配置される、請求項１または２記載の同期型ダイナミック型半導体記憶装置。
【請求項４】
前記制御手段は、前記外部信号に応じて、データ読出モードが指定されている期間は、前記第２のクロック入力バッファ手段を活性状態とする、請求項３記載の同期型ダイナミック型半導体記憶装置。
【請求項５】
前記制御手段は、前記外部信号に応じて、セルフリフレッシュモードが指定されている期間中は、前記第１のクロック入力バッファ手段を非活性状態とする、請求項３記載の同期型ダイナミック型半導体記憶装置。
【請求項６】
前記第２のクロック発生手段から前記第２のデータ出力手段に向かって配置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記第２のクロック発生手段から前記第１のデータ出力手段に向かって設置され、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線と、
前記外部クロック入力端子から前記第１のクロック発生手段に向かって配置され、前記第１のクロック発生手段に前記外部クロック信号を伝達する第３の配線とをさらに備え、
前記第１および第２の配線幅は、前記第３の配線の配線幅の１．５倍以上である、請求項３記載の同期型ダイナミック型半導体記憶装置。
【請求項７】
前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記第２のクロック発生手段から前記第１のデータ出力手段に向かって配置され、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線と、
前記外部クロック入力端子から前記第１のクロック発生手段に向かって配置され、前記第１のクロック発生手段に前記外部クロック信号を伝達する第３の配線と、
前記制御手段と前記行選択手段および前記列選択手段とを接続する第４の配線とをさらに備え、
前記第１および第２の配線と隣接する前記第４の配線との間の間隔は、前記第３の配線と隣接する前記第４の配線との間の間隔の１．５倍以上である、請求項３記載の同期型ダイナミック型半導体記憶装置。
【請求項８】
前記列選択手段により選択された複数のメモリセルからの記憶データをそれぞれ受けて、増幅する複数のプリアンプ手段と、
前記プリアンプ手段に対応して設けられ、対応するプリアンプ手段の指定された時点での出力を保持する複数のラッチ手段と、
前記第２の内部クロック信号を受けて、前記ラッチ手段のデータ保持を行なうタイミングを制御する、複数のローカル制御手段とをさらに備える、請求項３記載の同期型ダイナミック型半導体記憶装置。
【請求項９】
前記第２のクロック入力バッファ手段は、
前記制御手段と前記第２のクロック発生手段間の距離に比較して前記第２のクロック発生手段に、より近接して配置され、
前記第２のクロック入力バッファ手段および前記第２のクロック発生手段は、前記制御手段よりも、前記第１のデータ入出力端子側に設けられ、
前記同期型ダイナミック型半導体記憶装置は、
前記第１の辺方向に沿って、前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記第１の辺方向に沿って、前記第１の配線と同一方向に第１の所定の長さ設置され、さらに折返されて、前記第１の辺方向に沿った前記第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線とをさらに備える、請求項１記載の同期型ダイナミック型半導体記憶装置。
【請求項１０】
前記第２のクロック入力バッファ手段は、
前記制御手段と前記第２のクロック発生手段間の距離に比較して前記第２のクロック発生手段に、より近接して配置され、
前記第２のクロック入力バッファ手段および前記第２のクロック発生手段は、前記制御手段よりも、前記第１のデータ入出力端子側に設けられ、
前記同期型ダイナミック型半導体記憶装置は、
前記余裕領域の沿う中心軸方向に沿って、前記第２のクロック発生手段から前記第２のデータ出力手段に向かって設置され、前記第２のデータ出力手段に、前記第２の内部クロック信号を伝達する第１の配線と、
前記余裕領域の沿う中心軸方向に沿って、前記第１の配線と同一方向に第１の所定長さ設置され、さらに折返されて、前記余裕領域の沿う中心軸方向に沿った前記第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、前記第２の内部クロック信号を伝達する第２の配線とをさらに備える、請求項２記載の同期型ダイナミック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部クロック信号に同期して動作する同期型ダイナミック型半導体記憶装置に関し、特に、外部クロック信号に応じて、データ読出動作を制御する同期型ダイナミック型半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
図１７は、従来のＬＯＣ（リード・オン・チップ）構造に適したパッド配置を有する半導体記憶装置のチップレイアウトを概略的に示す図である。図１７において、半導体記憶装置チップ１の第２の方向（以下、単に短辺方向と称す）の中央領域ＣＲに、第１の方向（以下、単に長辺方向と称す）に沿ってパッドＰＤが整列して配置される。この半導体記憶装置チップ１の中央領域ＣＲの両側に、メモリセルアレイを含むメモリセルプレーンＭ♯０〜Ｍ♯３が配置される。パッドＰＤは、この半導体記憶装置チップ１上にわたって中央部にまで延在するリードフレームＦＲと、中央領域ＣＲ近傍でボンディングワイヤにより接続される。
【０００３】
すなわち、ＬＯＣ構造においては、パッケージの外部端子と接続されているリードフレームが、チップの上面に載る構造となる。従来は、リードフレームの上部にチップが載る構造であるため、リードフレーム端のボンディング部分からチップ周辺部にあるボンディングパッド部に、金線でボンディングせざるを得ず、収容するチップサイズに上限があった。
【０００４】
ＬＯＣ構造では、リードフレームをチップ上に覆いかぶさるようにチップ中央部まで延長し、そこからボンディングできるので、チップ上のボンディングパッドの位置を従来のチップ周辺部からチップの中央部に移すことが可能である。このため、収容できるチップサイズを大きくしたり、パッケージ端子の自己インダクタンスや静電容量を小さくすることが可能である。さらには、チップのボンディングパッドからバッファ回路までのアルミ引出し線を短くできるので、この部分の配線遅延を短くすることも可能である。さらには後述するように、ボンディングパッドと周辺回路の両者をチップの真ん中に十字形に配置することが可能で、周辺回路内の回路ブロック間の平均的な配線長を最も短くすることができ、高速設計を行なうことが容易となる。
【０００５】
すなわち、図１７に示したように、半導体記憶装置チップ１は、ボンディングパッドと周辺回路を、メモリセルプレーンＭ♯０〜Ｍ♯３を配置した後の空き領域であるチップ中央部の十字領域に配置した構成となっている。このような構成は、以下に説明するように周辺回路の配線遅延を減らすために有効である。
【０００６】
周辺回路内の遅延を減らすために回路の配置および配線の配置において留意すべきことは、ボンディングパッドと入出力パッドを近接配置すること、関連回路を集中・近接配置して速度を支配する信号経路（クリティカル・パス）の配線をできるだけ局所化すること、クリティカル・パスでない信号はできるだけグローバル配線に回すこと、それでもグローバル配線がクリティカル・パスになる場合は、その長さができるだけ短くなるように周辺回路全体の配置を行なうこと、などである。
【０００７】
行と列のいずれの方向から見ても、上述したようなこれらの条件をすべて満足させる場合には、ボンディングパッドと周辺回路を行の中心と列の中心に配置する、すなわちそれらをチップの中心部に十字形に配置・配線するのが望ましい。
【０００８】
図１８は、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）の基準により標準化された、２５６ＭＤＲＡＭのパッケージのピン配置を示す模式図である。
【０００９】
図１８に示したピン配置の標準においては、アクセス時間の高速化を目的として、パッケージのピン配置においては、クロック信号、コントロール信号（たとえば、ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳなど）、アドレス信号用のピンを、パッケージの両端部側に配置されたデータ入出力用のＤＱピンの内側に配置する構成となっている。
【００１０】
この構成においては、外部クロック信号（ｅｘｔ．ＣＬＫ）ピンは、パッケージの中心位置、すなわち、同期型ダイナミック型半導体記憶装置のチップ中心よりもずれた位置に存在する（ピン番号５０番または５１番）。
【００１１】
このように、外部クロック信号入力ピンがチップ中心部よりもずれた位置に存在することは、以下に説明するように、同期型ダイナミック型半導体記憶装置のデータ出力動作において、信号のスキューの発生等の問題をもたらし、このことが動作速度の向上を阻害する要因となる。
【００１２】
以下では、従来の同期型ダイナミック型半導体記憶装置の動作について簡単に説明する。
【００１３】
一般に、主記憶として用いられるダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ。）は高速化されてはいるものの、その動作速度はマイクロプロセッサ（以下、ＭＰＵと呼ぶ。）の動作速度に追随することはできない。このために、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなりシステム全体の性能が低下するという問題点が従来存在した。近年、高速ＭＰＵのための主記憶としてクロック信号に同期して動作する同期型ＤＲＡＭ（同期型ダイナミック型ランダムアクセスメモリ：以下、適宜ＳＤＲＡＭと呼ぶ。）がシステムに用いられるようになっている。
【００１４】
ＳＤＲＡＭにおいては、高速でアクセスするために、システムクロック信号（外部クロック信号）に同期して、連続した、たとえば１つのデータ入出力端子当り８ビットの連続ビットにアクセスする仕様が存在する。この連続アクセスの仕様を満たす標準的なタイミングチャートを図１９に示す。図１９においては、データ入出力端子ＤＱ０ないしＤＱ７の８ビット（１バイト）のデータ入力および出力が可能なＳＤＲＡＭにおいて、連続して８ビットのデータを読出す動作を示している。すなわち、８ビット×８＝６４ビットのデータを連続して書込むことが可能である。
【００１５】
連続して、読出あるいは書込が行なわれるデータのビット数はバースト長ＢＬと呼ばれ、ＳＤＲＡＭにおいては、モードレジスタによって変更することが可能である。
【００１６】
図１９に示すように、ＳＤＲＡＭにおいては、たとえば外部からのクロック信号ＣＬＫの立上がりエッジで外部からの制御信号、すなわちロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄとが取込まれる。
【００１７】
アドレス信号Ａｄｄは、時分割的に多重化された行アドレス信号Ｘａと列アドレス信号Ｙｂを含む。
【００１８】
サイクル１におけるクロック信号ＣＬＫの立上がりのエッジにおいて、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳが活性状態の“Ｌ”レベル、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよび外部ライトイネーブル信号ｅｘｔ．／ＷＥが“Ｈ”レベルであれば、そのときのアドレス信号Ａｄｄが行アドレス信号のＸａとして取込まれる。
【００１９】
次いで、サイクル４におけるクロック信号ＣＬＫの立上がりのエッジにおいて、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳが活性状態である“Ｌ”レベルにあれば、そのときのアドレス信号Ａｄｄが列アドレス信号Ｙｂとして取込まれる。この取込まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従って、ＳＤＲＡＭ内において行および列の選択動作が実施される。外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳが“Ｌ”レベルに立下がってから、所定のクロック期間（図１９においては６クロックサイクル）が経過した後、データ入出力端子ＤＱから出力される８ビットデータのうちの最初のデータｂ０が出力される。
【００２０】
以後、クロック信号ＣＬＫの立上がりに応答して、データｂ１〜ｂ７が出力される。
【００２１】
図２０は、ＳＤＲＡＭにおいて、１つのデータ入出力端子ＤＱ当り連続して８ビットのデータを書込む動作を行なう場合の外部信号の状態を示すタイミングチャートである。
【００２２】
書込動作においては、行アドレス信号Ｘａの取込はデータ読出時と同様である。すなわち、サイクル１におけるクロック信号ＣＬＫの立上がりエッジにおいて信号ｅｘｔ．／ＲＡＳが活性状態の“Ｌ”レベル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．ＷＥが“Ｈ”レベルであれば、そのときのアドレス信号Ａｄｄが行アドレス信号Ｘａとして取込まれる。
【００２３】
サイクル４におけるクロック信号ＣＬＫの立上がりのエッジにおいて、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活性状態の“Ｌ”レベルであれば、列アドレス信号Ｙｂが取込まれるとともに、そのときにデータ入出力端子ＤＱに与えられていたデータｂ０が、連続して書込まれた８ビットのデータのうち最初の書込データとして取込まれる。
【００２４】
この信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳの立上がりエッジに応答してＳＤＲＡＭ内において行および列選択動作が実行される。以後は、クロック信号ＣＬＫに同期して、順次入力データｂ１〜ｂ７が取込まれ、順次対応するメモリセルにこの入力データが書込まれていく。
【００２５】
上述のように、ＳＤＲＡＭにおいては、従来のＤＲＡＭにおけるロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよびコラムアドレスストローブ信号ｅｘｔ．／ＣＡＳという外部制御信号に同期してアドレス信号および入力データなどを取込んで動作させる方式と異なり、外部から与えられるシステムクロックであるクロック信号ＣＬＫの立上がりエッジで、アドレスストローブ信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、アドレス信号および入力データなどの外部信号の取込が行なわれる。
【００２６】
このように、ＳＤＲＡＭは、外部からのクロック信号に同期して、制御信号およびデータ信号を取込む同期動作を行なうので、アドレス信号のスキュー（タイミングのずれ）によるデータ入出力時間に対するマージンを確保する必要がない。したがって、サイクルタイムを短縮することができるという利点を有する。このように、クロック信号に同期して連続データの書込および読出を実行することができるため、連続したアドレスに対して連続アクセスを行なう場合のアクセスタイムの短縮が可能となる。
【００２７】
図２１は、従来のＳＤＲＡＭ４０００の構成の一部を示す概略ブロック図である。
【００２８】
図２１においては、図１７において示した複数のパッドＰＤのうち、チップの短辺近傍にそれぞれ存在する２つのデータ入出力端子ＤＱと、外部クロック信号ｅｘｔ．ＣＬＫが入力される外部クロック入力端子の３つの入出力端子のみを示し、他の入出力端子、たとえば、アドレス信号入力端子等は図示省略している。
【００２９】
従来のＳＤＲＡＭ４０００は、４つのメモリセルプレーンＭ♯０〜Ｍ♯３に分割されたメモリセルアレイと、各メモリセルプレーンごとに設けられ、外部から与えられる行アドレス信号Ｘａに応じて、対応する行の選択を行なう行デコーダ１０６と、各メモリセルプレーンごとに設けられ、外部から与えられる列アドレス信号Ｙｂに応じて、対応する列の選択を行なう列デコーダ１０８と、外部から与えられる制御信号、チップセレクト信号ｅｘｔ．／ＣＳ、クロックイネーブル信号ｅｘｔ．ＣＫＥ、ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ等を受けて、内部回路の読出動作および書込動作を制御する制御回路１００と、外部クロック入力パッド１１２を介して与えられる外部クロック信号ｅｘｔ．／ＣＬＫを受ける初段の入力バッファ回路１０４と、初段入力バッファ回路１０４の出力を、配線１１６を介して受け、内部クロック信号を発生するクロック発生回路１０２と、外部から選択されたメモリセルから読出され、入出力回路１１０を介して出力される読出データを受け、クロック発生回路１０２からの内部クロック信号に同期して、読出データを出力する出力バッファ１１８と、出力バッファ１１８の出力を受けて、読出データを出力するデータ入出力パッド１１４とを含む。
【００３０】
以下では、便宜上チップ左側に存在するデータ入出力パッドを特にＤＱＬで、チップ右側に存在するデータ入出力パッドをＤＱＲで表わすことにする。
【００３１】
ここで、上記制御信号のうち、信号ｅｘｔ．／ＣＫＥは、それが活性状態（“Ｌ”レベル）である期間は、セルフリフレッシュモードであることを指定するための信号であり、信号ｅｘｔ．／ＣＳは、それが活性状態（“Ｌ”レベル）であるときに、制御信号を読取むことを指示する信号であり、ｅｘｔ．／ＲＡＳは、それが活性状態（“Ｌ”レベル）のときに、行系の回路の動作を活性状態とすることを指示するための信号であり、信号ｅｘｔ．／ＣＡＳは、それが活性状態（“Ｌ”レベル）であるときに、列系の回路の動作を活性とすることを指示するための信号であり、信号ｅｘｔ．／ＷＥは、それが活性状態となることで、データ書込モードの開始を指定するための信号である。
【００３２】
ただし、上述したような各制御信号の機能は、原則的なものであって、それらの特殊な組合せによっては、後に説明するように、制御回路１００に対して、一定の動作モードの開始または終了を指示することになる。
【００３３】
一般的には、信号の入出力を行なうパッド近傍に入力初段バッファ回路を設置し、その出力をチップ中央付近に存在するマスタ制御回路群に入力して、このマスタ制御回路群がチップ全体を制御する信号を発生する。このような構成は、内部クロック発生回路１０２に対しても一般に用いられており、外部クロック入力パッド１１２近傍にある入力初段回路１０４は、外部から与えられる外部クロック信号を外部レベル（たとえば、フルスイングで５Ｖ）から、チップ内部レベル（たとえば、フルスイングで３．３Ｖ）にレベル変換した後、マスタ制御回路群内にあるクロック発生回路１０２に対して、外部クロック信号を伝達する。
【００３４】
クロック発生回路１０２は、クロック信号のパルス幅の調整とともに、チップ内部に使用目的に応じた内部クロック信号を供給する。この内部クロック信号が供給される相手側の回路としては、大まかに分類すると、ロウ系回路、コラム系回路、データ出力系回路等が存在する。
【００３５】
すなわち、ＳＤＲＡＭ等の外部クロック同期型メモリにおいては、外部クロック信号に同期しつつ、行選択動作、列選択動作、データ読出動作、データ出力動作等が行なわれることになるが、このうち、データ出力系回路に供給される内部クロック信号を、データ出力パッド１１４に対するデータ出力バッファ回路１１８に対して、いかに短い遅延時間で到達させるかがチップ性能に大きく関係している。
【００３６】
つまり、このデータ出力バッファに対する内部クロック信号供給の高速化は、チップのアクセス時間等の性能向上のための重要なポイントとなる。
【００３７】
【発明が解決しようとする課題】
図２１に示すように、従来のＳＤＲＡＭ４０００においては、外部クロック信号入力パッド１１２から、一旦チップ中央付近まで、この外部クロック信号が伝達された後、クロック発生回路１０２が、データ出力バッファに対する内部クロック信号と他のロウ系またはコラム系回路に対して供給する内部クロック信号とを同時に発生する構成となっている。
【００３８】
したがって、データ出力バッファに対して与える内部クロック信号を高速化するためには、入力初段バッファ回路１０４を構成するトランジスタの電流駆動能力を大きくする必要がある。このことは、言い換えると、入力初段バッファ回路１０４を構成するトランジスタサイズ（ゲート幅）を大きくする必要があることを意味する。
【００３９】
しかしながら、入力初段バッファ回路１０４は、他の内部クロック信号についても共有される構成となっているため、ＳＤＲＡＭ４０００が動作中は、常にこの入力初段バッファ回路１０４は大電流を消費することになる。
【００４０】
図２２は、外部クロック信号入力パッド１１２および入力初段バッファ回路１０４ならびにクロック発生回路１０２のみを構成部分を抽出して示した概略ブロック図である。
【００４１】
図１８に示したようなピン配置の標準に対応して、チップ内にパッドを配置した場合、外部クロック信号入力パッド１１２の近傍に設けられている入力初段バッファ回路１０４から、チップ中央部に設けられているクロック発生回路１０２とを接続する配線１１６の配線長ｌは、１〜２ｍｍに達する場合がある。
【００４２】
したがって、上述したとおり、入力初段バッファ回路１０４は、この比較的長い配線１１６を駆動するだけの電流駆動能力が必要となる。
【００４３】
図２３は、初段入力バッファ回路１０４および内部クロック発生回路１０２の構成を示す概略ブロック図である。
【００４４】
図２３に示すように、入力初段回路１０４は、差動増幅回路１０４２と、ドライバ回路１０４４とを含む。
【００４５】
差動増幅回路１０４２は、一方の入力端に、基準電位Ｖｒｅｆを受け、他の入力端に、外部クロック入力パッド１１２からの外部クロック信号の電位レベルを受ける構成となっている。また、差動増幅回路１０４２は、電源パワーオフ時に活性状態（“Ｌ”レベル）となるパワーダウンモード活性化信号／ＰＤＥにより制御される構成となっている。
【００４６】
すなわち、ＳＤＲＡＭ４０００に対して、電源供給が開始され、パワーダウンモード活性化信号／ＰＤＥが不活性状態（“Ｈ”レベル）となった場合にのみ、差動増幅回路１０４２は動作する。
【００４７】
ドライバ回路１０４４は、差動増幅回路１０４２の出力を受けて、配線１１６の電位レベルおよび、クロック発生回路１０２中の、パッドＤＱＬに対するデータ出力バッファへの内部クロック信号を供給するドライバ回路１０２２と、パッドＤＱＲに対するデータ出力バッファへの内部クロック信号を供給するドライバ回路１０４４と、他のロウ系あるいはコラム系の回路への内部クロック信号を発生するドライバ回路１０２６とを同時に駆動する必要がある。
【００４８】
すなわち、入力初段バッファ回路１０４は、データ出力バッファへの内部クロックおよび他の内部回路への内部クロックを発生するすべての回路に対して共通に外部クロック信号を伝達することが可能な程度に、この入力初段回路１０４を構成するトランジスタのトランジスタサイズを大きくする必要がある。入力初段バッファ回路は、図２３に示すとおり差動アンプ型の構成を有するため、常に貫通電流が流れ、このため、スタンバイ状態においても、この入力初段バッファ回路において大電流が消費され、ＳＤＲＡＭ４０００のスタンバイ電流の増大を招いてしまうという問題点があった。
【００４９】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、同期型ダイナミック型半導体記憶装置においては、データ出力のタイミングを規定する内部クロック信号を高速にデータ出力バッファに対して伝達することが可能な同期型ダイナミック型半導体記憶装置を提供することである。
【００５０】
この発明の他の目的は、スタンバイ状態において、消費電力の低減を図ることが可能な同期型ダイナミック型半導体記憶装置を提供することである。
【００５１】
【課題を解決するための手段】
請求項１記載の同期型ダイナミック型半導体記憶装置は、一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、第１の内部クロック信号および外部信号に応じて、同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、複数の外部信号を受け、または記憶データを出力し、長方形形状の第１の辺方向に沿って配置される複数の入出力端子とを備え、複数の入出力端子は、外部クロック信号を受ける外部クロック入力端子と、外部クロック入力端子および制御手段を挟むように配置される第１および第２のデータ入出力端子とを含み、制御手段により制御され、第１の内部クロック信号に同期して外部からの行アドレス信号に応じてメモリセルアレイの対応する行を選択する行選択手段と、制御手段により制御され、第１の内部クロック信号に同期して列アドレス信号に応じてメモリセルアレイの対応する複数の列を選択し、選択された行および列に対応する複数のメモリセルの記憶データを読出す列選択手段と、外部クロック入力端子からの外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、列選択手段からの対応する記憶データを受けて、第２の内部クロック信号に同期して、対応する第１および第２のデータ入出力端子に記憶データをそれぞれ出力する第１および第２のデータ出力手段と、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、外部クロック入力端子に対応して設けられ、第２のクロック発生手段に外部クロック信号をバッファ処理して伝達する、第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とをさらに備える。
請求項２記載の同期型ダイナミック型半導体記憶装置は、一連のパルス列からなる外部クロック信号に同期して、制御信号およびアドレス信号を含む複数の外部信号を取込み、かつ、記憶データを出力する長方形形状の同期型ダイナミック型半導体記憶装置であって、長方形形状の、少なくとも長辺方向の中心軸および短辺方向の中心軸のいずれかに沿った所定の幅を有する余裕領域を残すように配置され、各々が行列状に配置される複数のメモリセルを含む偶数個のメモリセルプレーンを備え、余裕領域は、外部クロック信号を受けて、第１の内部クロック信号を出力する第１のクロック発生手段と、第１の内部クロック信号および外部信号に応じて、同期型ダイナミック型半導体記憶装置のデータ出力動作を制御する制御手段と、複数の外部信号を受け、または記憶データを出力し、余裕領域の沿う中心軸方向に沿って配置される複数の入出力端子とを含み、複数の入出力端子は、外部クロック信号を受ける外部クロック入力端子と、外部クロック入力端子および制御手段を挟むように配置される第１および第２のデータ入出力端子とを有し、余裕領域は、さらに、制御手段により制御され、第１の内部クロック信号に同期して外部からの行アドレス信号に応じてメモリセルプレーンの対応する行を選択する行選択手段と、制御手段により制御され、第１の内部クロック信号に同期して列アドレス信号に応じてメモリセルプレーンの対応する複数の列を選択し、選択された行および列に対応する複数のメモリセルの記憶データを読出す列選択手段と、外部クロック入力端子からの外部クロック信号を受けて、第２の内部クロック信号を出力する第２のクロック発生手段と、列選択手段からの対応する記憶データを受けて、第２の内部クロック信号に同期して、対応する第１および第２のデータ入出力端子に記憶データをそれぞれ出力する第１および第２のデータ出力手段と、外部クロック入力端子に対応して設けられ、第１のクロック発生手段に外部クロック信号をバッファ処理して伝達する第１のクロック入力バッファ手段と、外部クロック入力端子に対応して設けられ、第２のクロック発生手段に外部クロック信号をバッファ処理して伝達する、第１のクロック入力バッファ手段よりも電流駆動能力の大きな第２のクロック入力バッファ手段とを含む。
【００５３】
請求項３記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック入力バッファ手段は、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置される。
【００５４】
請求項４記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成において、制御手段は、外部信号に応じて、データ読出モードが指定されている期間は、第２のクロック入力バッファ手段を活性状態とする。
【００５５】
請求項５記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成において、制御手段は、外部信号に応じて、セルフリフレッシュモードが指定されている期間中は、第１のクロック入力バッファ手段を非活性状態とする。
【００５６】
請求項６記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から第２のデータ出力手段に向かって配置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第２のクロック発生手段から第１のデータ出力手段に向かって設置され、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線と、外部クロック入力端子から第１のクロック発生手段に向かって配置され、第１のクロック発生手段に外部クロック信号を伝達する第３の配線とをさらに備え、第１および第２の配線幅は、第３の配線の配線幅の１．５倍以上である。
【００５７】
請求項７記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第２のクロック発生手段から第１のデータ出力手段に向かって配置され、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線と、外部クロック入力端子から第１のクロック発生手段に向かって配置され、第１のクロック発生手段に外部クロック信号を伝達する第３の配線と、制御手段と行選択手段および列選択手段とを接続する第４の配線とをさらに備え、第１および第２の配線と隣接する第４の配線との間の間隔は、第３の配線と隣接する第４の配線との間の間隔の１．５倍以上である。
【００５８】
請求項８記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成に加えて、列選択手段により選択された複数のメモリセルからの記憶データをそれぞれ受けて、増幅する複数のプリアンプ手段と、プリアンプ手段に対応して設けられ、対応するプリアンプ手段の指定された時点での出力を保持する複数のラッチ手段と、第２の内部クロック信号を受けて、ラッチ手段のデータ保持を行なうタイミングを制御する、複数のローカル制御手段とをさらに備える。
請求項９記載の同期型ダイナミック型半導体記憶装置は、請求項１記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック入力バッファ手段は、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置され、第２のクロック入力バッファ手段および第２のクロック発生手段は、前記制御手段よりも、第１のデータ入出力端子側に設けられ、請求項１記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第１の辺方向に沿って、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、第１の辺方向に沿って、第１の配線と同一方向に第１の所定の長さ設置され、さらに折返されて、第１の辺方向に沿った第１の配線とは逆方向に第２の所定長さ設置されて、前記第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線とをさらに備える。
【００６６】
請求項１０記載の同期型ダイナミック型半導体記憶装置は、請求項２記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック入力バッファ手段は、制御手段と前記第２のクロック発生手段間の距離に比較して第２のクロック発生手段に、より近接して配置され、第２のクロック入力バッファ手段および第２のクロック発生手段は、制御手段よりも、第１のデータ入出力端子側に設けられ、請求項２記載の同期型ダイナミック型半導体記憶装置の構成に加えて、余裕領域の沿う中心軸方向に沿って、第２のクロック発生手段から第２のデータ出力手段に向かって設置され、第２のデータ出力手段に、第２の内部クロック信号を伝達する第１の配線と、余裕領域の沿う中心軸方向に沿って、第１の配線と同一方向に第１の所定長さ設置され、さらに折返されて、余裕領域の沿う中心軸方向に沿った第１の配線とは逆方向に第２の所定長さ設置されて、第１のデータ出力手段に、第２の内部クロック信号を伝達する第２の配線とをさらに備える。
【００６８】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の同期型型半導体記憶装置、たとえば、ＳＤＲＡＭ１０００の構成を示す概略ブロック図である。
【００６９】
ＳＤＲＡＭ１０００は、４つのメモリセルプレーンＭ♯０〜Ｍ♯３に分割されたメモリセルアレイを含む。各メモリセルプレーンＭ♯０〜Ｍ♯３は、チップ中央部に、パッドと周辺回路の両者をチップの真ん中に十字形形状に配置することができるように、所定の余裕領域を残して配置されている。
【００７０】
ＳＤＲＡＭ１０００は、さらに、各メモリセルプレーンＭ♯０〜Ｍ♯３に対応して設けられ、外部から与えられる行アドレス信号Ｘａに応じて、対応するメモリプレーンの行を選択する行デコーダ１０６と、メモリプレーンＭ♯０〜Ｍ♯３に対応して設けられ、内部からの列アドレス信号Ｙｂに応じて、対応するメモリプレーンの列を選択する列デコーダ１０８と、読出動作において、選択されたメモリセルからのデータの読出を行ない、書込動作において選択されたメモリセルに対してデータの書込を行なう入出力回路１１０と、外部から与えられる制御信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥに応じて、各内部回路の動作を制御し、たとえばセルフリフレッシュモードにおいては、活性なセルフリフレッシュモード指定信号／ＲＥＦＳを出力し、後に説明するように、データ出力動作を制御する信号／ＣＡＣＴを活性状態（“Ｌ”レベル）とする制御回路１００と、外部クロック信号ｅｘｔ．ＣＬＫが与えられる外部クロック入力パッド１１２と、外部クロック入力パッドからの外部クロック信号ｅｘｔ．ＣＬＫを受けて、バッファ処理して出力する第１の入力初段バッファ回路２０２と、入力初段バッファ回路２０２の出力を受けて、第１の内部クロック信号ｉｎｔ．ＣＬＫ１を出力する第１のクロック発生回路１０２と、外部クロック入力パッド１１２からの外部クロック信号を受けて、バッファ処理して出力する第２の入力初段バッファ回路２００と、入力初段バッファ回路２００の出力を受けて、データ出力動作を制御する第２の内部クロック信号ｉｎｔ．ＣＬＫ２を出力する第２のクロック発生回路２０４と、メモリプレーンＭ♯０から読出されたデータを受けて、第２の内部クロック信号ＣＬＫ２に制御されてデータ入出力パッド１１４を駆動する出力バッファ回路１１８と、第２のクロック発生回路とチップ左側に存在するデータ入出力パッドＤＱＬに対応する出力バッファ１１８との間を接続する配線２０６と、チップ左側に存在するデータ入出力パッドＤＱＲに対応する出力バッファ回路１１８と第２のクロック発生回路２０４との間を接続する配線２０８とを含む。
【００７１】
なお、図１においては、メモリセルプレーンＭ♯０〜Ｍ♯３は４つ存在し、パッドと周辺回路の両者をチップの真ん中に十字形形状に配置することができるように、所定の余裕領域を残して配置されている構成としたが、以下の説明で明らかとなるように、本発明はこのような構成に限定されることなく、より一般的なメモリセルプレーンの個数および配置に対して適用することが可能である。たとえば、メモリセルプレーンは２つ存在し、パッドと周辺回路の両者をチップの真ん中に一文字形状に配置することができるように、所定の余裕領域を残して配置されている構成とすることも可能である。
【００７２】
ここで、第１のクロック発生回路１０２から出力される内部クロック信号ｉｎｔ．ＣＬＫ１は、ＳＤＲＡＭ１０００のロウ系回路、たとえば行デコーダ１０６等の動作や、コラム系回路、たとえば列デコーダ１０８や入出力回路１１０等の動作の制御に用いられる。
【００７３】
また、第１の入力初段回路２０２の動作は、信号／ＲＥＦＳが活性状態（“Ｌ”レベル）である期間は不活性状態となるものとする。
【００７４】
一方、第２の入力初段バッファ回路２００の動作は、後に説明するように信号／ＣＡＣＴにより制御され、読出動作期間中においてのみ活性状態となるものとする。
【００７５】
ここで、信号／ＲＥＦＳや、信号／ＣＡＣＴが、活性状態となるかあるいは不活性状態となるかは、後に説明するように、制御回路１００に与えられる外部からの制御信号の組合せによって規定されるものとする。
【００７６】
図１に示したＳＤＲＡＭ１０００の構成が、図２１に示した従来のＳＤＲＡＭ４０００の構成と異なる点は、以下のとおりである。
【００７７】
まず第１に、外部クロック信号ｅｘｔ．ＣＬＫが与えられる外部クロック入力パッド１１２に接続する入力初段バッファ回路は、第１の入力初段バッファ回路２０２および第２の入力初段バッファ回路２００の２つに分けられ、第１の入力初段バッファ回路２０２は、上述のとおり、ロウ系あるいはコラム系またはさらに他の内部回路等を制御するための内部クロック信号を発生する第１のクロック発生回路１０２に対して、外部クロック信号を伝達する。これに対して、第２の入力初段バッファ回路２００は、出力バッファ回路１１８の動作を制御する内部クロック信号を出力する第２のクロック発生回路２０４に対して外部クロック信号ｅｘｔ．ＣＬＫを伝達する。
【００７８】
第２には、上記第２の入力初段バッファ回路２００は、第１の入力初段バッファ回路２０２に比べて、電流駆動能力が大きくなるように構成されている点である。すなわち、第２の入力初段バッファ回路２００を構成するトランジスタのトランジスタサイズは、第１の入力初段バッファ回路２０２を構成するトランジスタのトランジスタサイズに比べて大きくなるように設定されている。
【００７９】
第３には、第１の入力初段バッファ回路２０２は、信号／ＲＥＦＳに制御されて、リフレッシュ期間中以外は活性状態となる構成となっており、第２の入力初段バッファ回路２００は、信号／ＣＡＣＴに制御されて、読出動作期間中においてのみ活性状態となる構成となっている点である。
【００８０】
第４には、第２のクロック発生回路２０４から出力される信号をパッドＤＱＬに対応する出力バッファ１１８に対して伝達する配線２０６は、一度チップ中央部まで延びた後、折返されて、出力バッファ１１８に到達するように形成されている点である。
【００８１】
図２は、図１に示したＳＤＲＡＭ１０００の構成のうち、外部クロック入力パッド１１２、第２の入力初段バッファ回路２００、第２のクロック発生回路２０４、出力バッファ１１８へ内部クロック信号を伝達する配線２０６および２０８の部分を抽出して示す概略ブロック図である。
【００８２】
上述したとおり、配線２０６は、一旦配線２０８と同一方向に延在した後、折返されて、配線２０８とは反対方向に向かうように形成されている。
【００８３】
図３は、図２に示した第２の入力初段バッファ回路２００および第２のクロック発生回路２０４の構成をより詳細に示すブロック図である。
【００８４】
第２の入力初段バッファ回路２００は、ともにソースに電源電位Ｖｃｃを受け、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタ対２００２および２００４と、ｐチャネルＭＯＳトランジスタ２００２のドレインとドレインが接続し、ゲートに基準電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ２００８と、ｐチャネルＭＯＳトランジスタ２００４のドレインとドレインが接続し、ゲートに外部クロック信号ｅｘｔ．ＣＬＫを受けるｎチャネルＭＯＳトランジスタ２０１０と、ソースが接地電位ＧＮＤと接続し、ドレインが、ｎチャネルＭＯＳトランジスタ２００８および２０１０のソースと共通に接続し、ゲートに信号／ＣＡＣＴがインバータ２０１４によって反転された信号を受けるｎチャネルＭＯＳトランジスタ２０１２と、ゲートに、インバータ２０１４の出力を受け、ｐチャネルＭＯＳトランジスタ２００４と並列に接続されるｐチャネルＭＯＳトランジスタ２００６と、ｐチャネルＭＯＳトランジスタ２００４およびｎチャネルＭＯＳトランジスタ２０１０の接続点の電位を受け、外部に反転して出力するドライバ回路２０１６とを含む。
【００８５】
一方、第２のクロック発生回路２０４は、ドライバ回路２０１６の出力を受けて、配線２０８に対して、内部クロック信号を出力するドライバ回路として動作するインバータ２０４２と、ドライバ回路２０１６の出力を受けて、配線２０６に対して、内部クロック信号ｉｎｔ．ＣＬＫを出力するドライバ回路として動作するインバータ２０４４とを含む。
【００８６】
なお、第１の入力初段バッファ回路２０２の構成も、制御信号が信号／ＲＥＦＳとなっている点を除いては、基本的に第２の入力初段バッファ回路２００の構成と同様である。
【００８７】
図３に示した本発明の実施の形態１の第２の入力初段バッファ回路および第２のクロック発生回路の構成を、図２３に示した従来の入力初段バッファ回路およびクロック発生回路の構成と比較すると、以下の有利な点が存在する。
【００８８】
すなわち、第１には、第２の入力初段バッファ回路２００は、信号／ＣＡＣＴにより制御されて、信号／ＣＡＣＴが活性である期間、すなわち読出動作モードが指定されている期間のみ活性状態となるため、第２の入力初段バッファ回路２００を構成するトランジスタサイズ等を大きくした場合でも、スタンバイ状態におけるＳＤＲＡＭ１０００の動作電流を増大させるということがない。
【００８９】
言い換えると、  第１の入力初段バッファ回路と第２の入力初段バッファ回路とを独立して構成しているので、データ出力動作のクリティカルパスであって、大きな電流駆動能力が要求される第２の入力初段回路２００等に十分な電流駆動能力を有するような設計を行なった場合でも、第２の入力初段バッファ回路は、読出期間のみしか動作しないため、ＳＤＲＡＭ１０００の待機動作中の動作電流が増大するということがない。
【００９０】
さらに、第２のクロック発生回路２０４は、第２の入力初段バッファ回路２００の近傍に隣接して設けられるため、ドライバ回路２０１６は、大きな配線容量を駆動する必要がなく、しかも、ドライバ回路２０１６は、配線２０６および２０８を駆動するインバータ２０４２および２０４４のみを駆動すればよいため、このドライバ回路２０１６の電流駆動能力等に対する設計の自由度を広げることができる。
【００９１】
また、上述したとおり、配線２０６は、チップ中央部近傍まで配線２０８と同一方向に走った後、配線２０８とは逆転した方向に走り、出力バッファ回路１１８と接続される構成となっているので、配線２０６の総配線長を適当な値に設定することで、第２のクロック発生回路２０４から出力された内部クロック信号ｉｎｔ．ＣＬＫ２がチップ両端に存在する出力バッファ回路１１８にそれぞれ到達する時間の時間差を抑制するように構成することが可能である。
【００９２】
このため、データ出力時に生じる出力データのスキュー等が低減され、より速いサイクルタイムに対応して動作させることが可能となる。
【００９３】
図４は、図１に示したＳＤＲＡＭ１０００の動作を説明するためのタイミングチャートである。
【００９４】
時刻ｔ０〜時刻ｔ１の期間において、信号ｅｘｔ．ＣＫＥが活性状態（“Ｌ”レベル）へと変化する。
【００９５】
時刻ｔ１における外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅｘｔ．ＣＫＥ、信号ｅｘｔ．／ＣＳ、ｅｘｔ．ＲＡＳ、およびｅｘｔ．／ＣＡＳがすべて活性状態（“Ｌ”レベル）であり、かつ信号ｅｘｔ．／ＷＥが非活性状態（“Ｈ”レベル）であることに応じて、制御回路１００は、セルフリフレッシュモードが指定されたことを検知して、信号／ＲＥＦＳを活性状態（“Ｌ”レベル）とする。
【００９６】
このとき、図１において説明したとおり、第１の入力初段バッファ回路２０２は、信号／ＲＥＦＳが活性状態となるのに応じて、非活性状態となる。
【００９７】
一方、信号／ＣＡＣＴは、非活性状態の（“Ｈ”レベル）であるため、第２の入力初段バッファ回路２００も非活性状態である。
【００９８】
セルフリフレッシュモードにおいては、制御回路１００から出力される内部アドレス信号に応じて、メモリプレーンＭ♯０〜Ｍ♯３中の各行が順次選択され、データの再書込動作、すなわちリフレッシュ動作が行なわれることになる。
【００９９】
時刻ｔ３〜時刻ｔ４の期間において、信号ｅｘｔ．ＣＫＥが非活性状態（“Ｈ”レベル）へと変化する。
【０１００】
したがって、時刻ｔ４における外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、制御信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが非活性状態（“Ｈ”レベル）であることに応じて、制御回路１００は、セルフリフレッシュモードの終了が指定されたことを検出して、セルフリフレッシュ動作を終了する。
【０１０１】
時刻ｔ６における外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅｘｔ．／ＣＳおよびｅｘｔ．／ＲＡＳがともに活性状態（“Ｌ”レベル）であって、信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが不活性状態（“Ｈ”レベル）であることに応じて、制御回路１００は、この時点において、外部アドレス入力端子（パッド）に与えられている信号を行アドレス信号として取込むように制御する。
【０１０２】
この時点においては、信号／ＲＥＦＳは非活性状態（“Ｈ”レベル）であって、第１の入力初段バッファ回路２０２は動作しており、それに応じて、第１のクロック発生回路１０２も動作して、内部クロック信号ｉｎｔ．ＣＬＫ１を対応する内部回路に供給している。
【０１０３】
時刻ｔ８における外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、制御信号ｅｘｔ．／ＣＳおよびｅｘｔ．／ＣＡＳがともに活性状態であって、信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＲＡＳ、およびｅｘｔ．／ＷＥがすべて非活性状態であることに応じて、制御回路１００は、この時点でアドレス信号入力端子（パッド）に与えられている信号を、列アドレス信号として取込むように指示する。
【０１０４】
図４に示した場合においては、ＣＡＳレイテンシー、すなわち、このようにして、列アドレス信号が取込まれるサイクルから、データ出力が開始されるまでのサイクル数ＣＬが２であるように指定されているものとする。
【０１０５】
このような指定は、たとえば、読出動作のセットサイクル（図示せず）において、制御信号と、アドレス信号との組合せによって指定されているものとする。
【０１０６】
信号ｅｘｔ．／ＣＳおよびｅｘｔ．／ＣＡＳがともに活性状態であることに応じて、制御回路１００は、信号／ＣＡＣＴを活性状態（“Ｌ”レベル）へと変化させる。これに応じて、図３において説明したとおり、第２の入力初段バッファ回路２００は活性状態へと変化する。
【０１０７】
したがって、第２のクロック発生回路２０４から、出力バッファ回路１１８に対して、第２の内部クロック信号ｉｎｔ．ＣＬＫ２の供給が開始されることになる。
【０１０８】
時刻ｔ８から２サイクル経過した後の時刻ｔ１０において、選択されたメモリセルから読出されたデータの出力動作が開始される。
【０１０９】
本実施の形態においては、１回の読出動作において、１つのデータ入出力端子（パッド）当り出力されるデータ数、すなわちバースト長ＢＬは２が指定されているものとする。
【０１１０】
このバースト長の指定も、読出動作モードのセットサイクル（図示せず）における、制御信号の組合せおよびアドレス信号の組合せによって指定されているものとする。
【０１１１】
時刻ｔ１０において、１ビット目の読出データが出力された後、時刻ｔ１１において２ビット目のデータの出力が行なわれる。このとき、同時に、時刻ｔ１１において、制御信号ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＷＥがすべて活性状態であって、信号ｅｘｔ．ＣＫＥおよび信号ｅｘｔ．／ＣＡＳが不活性状態であることに応じて、読出動作の終了が指定され、これに応じて制御回路１００は、時刻ｔ１２において、信号／ＣＡＣＴを非活性状態（“Ｈ”レベル）へと変化させる。
【０１１２】
以上の動作において説明したとおり、実施の形態１のＳＤＲＡＭ１０００においては、リフレッシュ動作期間中においては、第１および第２の入力初段バッファ回路２０２および２００は、ともに非活性状態であるため、この期間中において、差動増幅器による貫通電流による消費電流の増加が抑制される。
【０１１３】
さらに、第２の入力初段バッファ回路２００の電流駆動能力を大きくするために、それを構成するトランジスタのトランジスタサイズを大きくした場合でも、第２の入力初段バッファ回路は、読出動作モード期間中のみ活性状態とされるため、スタンバイ状態における消費電流が増大するということがない。
【０１１４】
図５は、図４に示したように、読出動作期間中のみ信号ＣＡＣＴを活性状態とするために制御回路１００に含まれる部分回路１１００を示す図である。
【０１１５】
図６は、図５に示した回路からの出力を受けて、所定のサイクル数の期間のみ信号／ＣＡＣＴを活性状態とするための制御回路１００中の部分回路１２００の構成を示す概略ブロック図である。
【０１１６】
図５を参照して、回路１１００は、信号ｅｘｔ．／ＲＡＳの反転信号である信号ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＷＷＥの反転信号である信号ＷＥを受ける４入力ＮＡＮＤ回路１００２と、ＮＡＮＤ回路１００２の出力を受け、内部クロック信号ｉｎｔ．ＣＬＫ１およびその反転信号ｉｎｔ．／ＣＬＫ１に制御されて、信号ＲＥＡＤを出力するクロックドインバータ回路１１０４とを含む。
【０１１７】
図６を参照して、回路１２００は、ＣＡＳレイテンシーＣＬおよび内部クロック信号ｉｎｔ．ＣＬＫ１を受けて、信号ＲＥＡＤの活性化に応じて、計数動作を開始し、計数した外部クロック信号ｉｎｔ．ＣＬＫ１のサイクル数がＣＡＳレイテンシーＣＬと一致することに応じて、出力信号のレベルを活性状態とするカウンタ１２０２と、カウンタ１２０２の出力の信号レベルの活性化に応じて計数動作を開始して、内部クロック信号ｉｎｔ．ＣＬＫ１のサイクル数を計数し、バースト長ＢＬと一致した時点で、出力信号レベルを活性状態とするカウンタ１２０４と、信号ＲＥＡＤの活性化に応じて、信号／ＣＡＣＴを活性状態とし、カウンタ１２０４の出力信号の活性化に応じて、信号／ＣＡＣＴを不活性状態とするラッチ回路１２０６とを含む。
【０１１８】
図５および図６に示した回路１１００および１２００の構成によって、図４に示したような信号／ＣＡＣＴを生成することが可能となる。
【０１１９】
［実施の形態２］
実施の形態１におけるＳＤＲＡＭ１０００においては、第２の入力初段回路２００は、読出動作モードにおいてのみ活性状態となる構成であった。
【０１２０】
実施の形態２のＳＤＲＡＭにおいては、第２の入力初段バッファ回路２００は、ＳＤＲＡＭ１０００がアクティブ状態、すなわち、ロウ系の回路の動作が活性状態となった後、読出動作が終了して、ロウ系回路等のプリチャージ動作が開始されるまでの期間において、第２の入力初段バッファ回路２００が活性となる構成となっている。
【０１２１】
その他の点は図１に示したＳＤＲＡＭ１０００の構成と同様であるので、説明は繰返さない。
【０１２２】
図７は、制御回路１００中に含まれ、第２の入力初段バッファ回路２００の動作を制御するための制御信号／ＣＡＣＴを発生する初段バッファ制御回路の第１の部分回路１３００を示す図であり、図８は、初段バッファ制御回路の第２の部分回路１４００の構成を示す概略ブロック図である。
【０１２３】
第１の部分回路１３００は、信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳの反転信号の信号／ＣＡＳ、信号ｅｘｔ．／ＣＳ、信号ｅｘｔ．／ＷＥの反転信号の信号ＷＥを受ける４入力ＮＡＮＤ回路１３０２と、ＮＡＮＤ回路１３０２の出力を受けて、信号ｉｎｔ．ＣＬＫ１およびその反転信号であるｉｎｔ．／ＣＬＫ１に制御されて、信号ＡＣＴを出力するクロックドインバータ回路１３０４と、信号ｅｘｔ．／ＲＡＳ、信号ＣＡＳ、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＷＥを受ける４入力ＮＡＮＤ回路１３０６と、ＮＡＮＤ回路１３０６の出力を受けて、信号ｉｎｔ．ＣＬＫ１、ｉｎｔ．／ＣＬＫ１に制御されて、信号ＰＲＣを出力するクロックドインバータ回路１３０８とを含む。
【０１２４】
図８を参照して、第２の部分回路１４００は、信号ＰＲＣの反転信号と信号ＡＣＴとを受けるＮＯＲ回路１４０２と、信号ＰＲＣと、信号ＡＣＴの判定信号とを受けるＮＯＲ回路１４０４と、ＮＯＲ回路１４０６および１４０８を交差接続させて構成させるＳＲフリップフロップ回路１４１０とを含む。
【０１２５】
ここで、ＮＯＲ回路１４０２の出力は、ＳＲフリップフロップ回路１４１０のリセット信号として入力し、ＮＯＲ回路１４０４の出力は、ＳＲフリップフロップ回路のセット信号Ｓとして入力する。ＳＲフリップフロップ回路１４１０の反転出力が、信号／ＣＡＣＴとして出力される。
【０１２６】
図９は、本発明の実施の形態２のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
【０１２７】
図４に示した実施の形態１のＳＤＲＡＭ１０００の動作と異なる点は、以下のとおりである。
【０１２８】
すなわち、本実施の形態においては、時刻ｔ１において、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＲＡＳが活性状態となって、行アドレス信号が取込まれた後、時刻ｔ３において、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＣＡＳが活性状態となって、列アドレス信号が取込まれると、時刻ｔ５において、データの出力が開始される点では、実施の形態１のＳＤＲＡＭ１０００の動作と同様である。
【０１２９】
しかしながら、バースト長ＢＬが２であって、時刻ｔ６において、２ビット目の読出データＤＱ２が出力される時点においては、信号ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳ、およびｅｘｔ．／ＷＥは活性状態とならず、プリチャージ状態の指定は行なわれない。続いて、時刻ｔ１３において、再びデータの読出が行なわれ、バースト長で指定されたデータ分だけデータの出力が行なわれる時刻ｔ１４において、信号ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＷＥが活性状態となって、ロウ系回路のプリチャージ動作の指定が行なわれる。
【０１３０】
すなわち、図９に示した実施の形態２のＳＤＲＡＭの動作においては、時刻ｔ１において、ロウ系の回路の活性化が指示された後、時刻ｔ１４において、プリチャージ動作が指定されて、ロウ系の回路のプリチャージ動作が指示されるまでの期間は、その間に２回ないしはそれ以上の回数の読出動作が存在する場合においても、信号／ＣＡＣＴは活性状態を維持する。
【０１３１】
これに対して、実施の形態１のＳＤＲＡＭ１０００においては、リード動作が終了するたびにプリチャージ動作が開始されてしまうため、引続いて読出動作を行なう場合には、このプリチャージ動作が完了するまでの期間だけ余分に時間が必要となる。
【０１３２】
つまり、実施の形態２のＳＤＲＡＭは、連続して読出モードが指定されるような場合において、より高速な動作を行なうことが可能である。
【０１３３】
［実施の形態３］
図１０は、本発明の実施の形態３のＳＤＲＡＭ２０００の構成を示す概略ブロック図である。
【０１３４】
図１に示した実施の形態１のＳＤＲＡＭ１０００の構成と異なる点は、以下のとおりである。
【０１３５】
第１には、各メモリセルプレーンＭ♯０〜Ｍ♯３が各々４つのメモリセルブロックＭＢ０〜ＭＢ３に分割されている点である。
【０１３６】
さらに、各メモリセルブロックＭＢ０〜ＭＢ３ごとに対応して、行デコーダ１０６ａ〜１０６ｄがそれぞれ設けられ、各メモリセルブロックに対応して、それぞれ列デコーダ１０８ａ〜１０８ｄおよび入出力回路１１０ａ〜１１０ｄが設けられている。
【０１３７】
ここで、図１０においては、列デコーダおよび入出力回路を１つのブロックで示している。
【０１３８】
さらに、メモリセルブロックの対ＭＢ０およびＭＢ１ならびにもう１つのメモリセルブロックの対ＭＢ２およびＭＢ３ごとに、ローカルクロック発生回路３００および３０２が設けられる構成となっている。つまり、第２のクロック発生回路２０４の出力の内部クロック信号は、出力バッファ１１８にではなく、ローカルクロック発生回路３００および３０２に対して与えられる構成となっている。これに応じて、ローカルクロック発生回路３００および３０２は、対応するメモリセルブロックに対して、内部クロック信号を供給する。
【０１３９】
また、入出力回路１１０から出力されたデータは、一旦各メモリセルブロックに対応して設けられているバスドライバ回路３０４ａ〜３０４ｄにおいてその値が保持される構成となっている。さらに、選択されたメモリセルに応じて、バスドライバ回路３０４ａ〜３０４ｄのいずれかから出力される読出データは、バスドライバ回路３０４ａ〜３０４ｄに対して共通に接続する中間ラッチ回路３０６において再び保持される構成となっている。
【０１４０】
中間バッファ回路３０６は、保持している読出データを、出力バッファ１１８に対して与える構成となっている。
【０１４１】
なお、図１０においては、メモリプレーンＭ♯２およびＭ♯３に対応する構成のみを示したが、同様の構成が、メモリプレーンＭ♯０およびＭ♯１に対応しても存在している。
【０１４２】
なお、図１０においては、出力バッファ１１８には、図示を容易とするため、メモリセルプレーンＭ♯２およびＭ♯３からの読み出しデータが与えられる構成としているが、図１の構成と本質的に相違するわけではない。
【０１４３】
その他、図１に示した実施の形態１のＳＤＲＡＭ１０００と同一部分には同一参照符号を付してその説明は繰返さない。
【０１４４】
図１１は、図１０に示したＳＤＲＡＭ２０００の構成において、図示されていなかった外部アドレス入力パッドおよび列アドレスバッファを含めて、メモリセルブロックから、出力バッファまでの信号の流れを示すための模式図である。
【０１４５】
以下では、外部から与えられた行アドレス信号に応じて、１本のワード線ＷＬが既に選択されているものとする。
【０１４６】
続いて、外部アドレス入力パッド３１０に与えられる列アドレス信号Ｙｂを受けて、列アドレスバッファ３１２は、プリデコーダ３１４に対して、列アドレス信号を出力する。
【０１４７】
ここで、プリデコーダ３１４中にはラッチ回路が含まれ、列アドレスバッファ３１２から出力される列アドレス信号は、図１０に示した第１のクロック発生回路１０２からの内部クロック信号ｉｎｔ．ＣＬＫ１の活性化に応じて、アドレスバッファ３１２からのデータのラッチ動作を行なう。
【０１４８】
続いて、プリデコーダ３１４において選択されたメモリセルブロックに対して、対応する列アドレス信号が与えられる。これに応じて、列デコーダ１０８は、対応する列の選択を行なう。
【０１４９】
すなわち、選択されたワード線ＷＬに接続するメモリセルＭＣ中の記憶データに応じて、センスアンプ３１６は、対応するビット線対ＢＬおよび／ＢＬの電位差を増幅する。このセンスアンプ３１６によって増幅された電位レベルは、列デコーダ１０８により制御されるトランスファーゲート３２０を介して、ローカルＩＯ線対（図示せず）に伝達された後、グローバルＩＯ線対ＧＩ／Ｏおよび／ＧＩ／Ｏへと伝達される。
【０１５０】
グローバルＩＯ線対ＧＩ／Ｏおよび／ＧＩ／Ｏまで読出された記憶データは、プリアンプ３１８により増幅され、バスドライバ３０４に伝達される。バスドライバ３０４中には、後に説明するようにラッチ回路が含まれており、このバスドライバ３０４中のラッチ回路は、ローカルクロック発生回路３００または３０２から出力される内部クロック信号ｉｎｔ．ＣＬＫＬにより制御される。
【０１５１】
続いて、バスドライバ３２０により駆動されるデータバスの出力に応じて、中間バッファ３０６は、内部クロック信号ｉｎｔ．ＣＬＫＬに応じて動作するラッチ回路によりそのデータを保持して、かつ出力する。
【０１５２】
中間バッファ３０６からの出力を受けて、出力バッファ１１８は、第１のクロック発生回路からの内部クロック信号ｉｎｔ．ＣＬＫ１に応じて、データを保持し、かつ対応するデータ入出力パッド１１４の電位レベルを、読出データに応じて駆動する。
【０１５３】
すなわち、実施の形態３のＳＤＲＡＭ２０００においては、メモリセルブロックから読出され、プリアンプにより増幅された読出データの、バスドライバ３０４におけるデータラッチ動作および中間バッファ３０６のデータラッチ動作は、ローカルクロック発生回路３００または３０２からの内部クロック信号ｉｎｔ．ＣＬＫＬにより制御される構成となっている。
【０１５４】
図１２は、図１１に示したバスドライバ回路３０４、中間バッファ３０６、および出力バッファ回路１１８の構成を示すブロック図である。
【０１５５】
以下では、バスドライバ３０４の構成として説明するが、中間バッファまたは出力バッファにおいても、その制御される内部クロック信号が異なるのみで、その基本的な構成は全く同様である。
【０１５６】
バスドライバ３０４は、クロック信号ＣＬＫＬが“Ｌ”レベルにおいて導通状態となるトランスミッションゲート３０４２と、トランスミッションゲート３０４２の出力を受けて保持するラッチ回路３０４４と、ラッチ回路３０４４の出力を受けて、反転するインバータ３０４６と、インバータ３０４６の出力を受けて、内部クロック信号ｉｎｔ．ＣＬＫＬが“Ｈ”レベルにおいて導通状態となるトランスミッションゲート３０４８と、トランスミッションゲート３０４８の出力を受けて、保持するラッチ回路３０５０と、ラッチ回路３０５０の出力を受けて、反転して出力するインバータ３０５２とを含む。
【０１５７】
つまり、ラッチ回路３０５０およびインバータ３０５２で、出力側を駆動するドライバ回路が構成される。
【０１５８】
図１２に示したその構成から明らかなように、バスドライバ３０４は、内部クロック信号ｉｎｔ．ＣＬＫＬが“Ｌ”レベルにある状態において、データの取込を行ない、そのデータを、クロック信号ｉｎｔ．ＣＬＫＬが“Ｈ”レベルとなった時点で、ラッチ回路３０５０に伝達し、そのデータを外部に出力する構成となっている。
【０１５９】
図１３は、図１０および図１１に示したＳＤＲＡＭ２０００の動作を説明するためのタイミングチャートである。
【０１６０】
時刻ｔ１において、信号ｅｘｔ．／ＣＳおよびｅｘｔ．／ＲＡＳが活性状態となるのに応じて、行アドレス信号が取込まれ、時刻ｔ３において、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＣＡＳが活性状態となることで、列アドレス信号の取込が行なわれることは、実施の形態１のＳＤＲＡＭ１０００と同様である。
【０１６１】
なお、本実施の形態においては、時刻ｔ１において、ロウ系の回路が活性となるのに応じて、第２の入力初段バッファ回路２００の動作を活性化する信号／ＣＡＣＴが活性状態（“Ｌ”レベル）となるものとする。
【０１６２】
ただし、図４に示したように、読出動作においてのみこの信号／ＣＡＣＴが活性状態となる構成とすることも可能である。
【０１６３】
図１３に示した構成においては、ＣＡＳレイテンシーＣＬは４に設定されているものとする。
【０１６４】
したがって、時刻ｔ３から４サイクル後の時刻ｔ７においてデータの出力が開始されることになる。
【０１６５】
以下では、図１１を参照して、信号ｅｘｔ．／ＣＡＳが活性状態となって、列アドレス信号Ｙｂが取込まれる時刻ｔ３から、データ出力が開始される時刻ｔ７までの動作についてより詳しく説明することにする。
【０１６６】
時刻ｔ３において、列アドレス信号が取込まれる時点では、第１のクロック発生回路１０２からの内部クロック信号ｉｎｔ．ＣＬＫ１に応じて、プリデコーダ３１４における列アドレス信号のラッチ動作およびプリデコード動作が行なわれる。
【０１６７】
プリデコーダ３１４から出力される内部列アドレス信号に応じて、列デコーダ１０８が対応する列の選択を行ない、グローバルＩＯ線対ＧＩ／Ｏおよび／ＧＩ／Ｏに読出データが伝達され、プリアンプ３１８により増幅動作が行なわれる。
【０１６８】
時刻ｔ４においては、プリアンプ３１８により増幅された読出データは、内部クロック信号ｉｎｔ．ＣＬＫＬにより制御されるパスドライバ３０４においてラッチされ、対応するデータがデータバスに出力される。
続いて時刻ｔ５において、データバス上の読出データは、中間バッファ３０６において、内部クロック信号ｉｎｔ．ＣＬＫＬに同期してラッチされ、出力バッファ１１８に対して出力される。
【０１６９】
時刻ｔ６において、出力バッファ１１８は、第１のクロック発生回路からの内部クロック信号ｉｎｔ．ＣＬＫ１に応じて、中間バッファ３０６からのデータをラッチし、かつデータ入出力パッド１１４に対して、読出データの出力を行なう。
【０１７０】
すなわち、実施の形態３のＳＤＲＡＭ１０００においては、プリアンプで増幅後、出力バッファ回路にデータが伝送されるまでの、ＳＤＲＡＭのパイプライン動作におけるデータラッチ動作が、ローカルクロック発生回路３００または３０２から出力される内部クロック信号ｉｎｔ．ＣＬＫＬにより制御される構成となっている。
【０１７１】
このため、実施の形態１のＳＤＲＡＭ１０００においては、外部クロック信号が、第１の入力初段バッファ回路２０２によりバッファ処理された後、第１のクロック発生回路１０２により発生される内部クロック信号ｉｎｔ．ＣＬＫ１において、上記一連の動作が同期して制御される構成となっていた。このため、これらの動作の高速化を図るためには、第１の入力初段バッファ回路および第１のクロック発生回路１０２の駆動能力を増大させることが必要で、これらの回路を構成するトランジスタサイズを大きくしたり、あるいはバッファを構成するインバータ等の段数を増加させる必要があった。
【０１７２】
これに対して、実施の形態２のＳＤＲＡＭ２０００においては、図１３に示した第２ステージ（プリアンプ３１８からの読出データをバスドライバがラッチするサイクル）および第３ステージ（バスドライバ３０４からの読出データを中間バッファ３０６が保持するサイクル）の動作が、独立したローカルクロック発生回路３００または３０２からの出力の内部クロック信号ｉｎｔ．ＣＬＫＬにより制御される構成となっているので、チップ中央部から、ローカルのクロック発生回路までの配線長が、メモリ容量の大容量化とともに長くなり、この配線の時定数が読出動作のクリティカルパスとなった場合でも、この配線の電位を駆動する駆動回路の段数の削減や、内部クロック信号のスキューの発生等を緩和することで、低消費電力でかつ高速な動作を図ることが可能となる。
【０１７３】
図１４は、実施の形態３のＳＤＲＡＭ２０００の変形例のＳＤＲＡＭ３０００の構成を示す概略ブロック図である。
【０１７４】
図１０に示した実施の形態３のＳＤＲＡＭ２０００の構成と異なる点は、出力バッファ回路１１８が、第２のクロック発生回路２０４からの内部クロック信号ｉｎｔ．ＣＬＫ２により制御される構成となっている点である。
【０１７５】
その他の点は、図１０に示した実施の形態３のＳＤＲＡＭ２０００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１７６】
実施の形態３のＳＤＲＡＭ３０００においては、出力バッファ回路１１８が、第２のクロック発生回路２０４から出力される内部クロック信号ｉｎｔ．ＣＬＫ２により制御される構成となっているので、実施の形態１において説明したとおり、出力バッファ回路が、チップ中央部から離れたチップ端部に位置している場合でも、外部クロック信号に応じて発生される内部クロック信号の伝達に要する遅延時間を低減でき、動作可能なクロック周波数を増加させることが可能となる。
【０１７７】
さらには、このような構成とした場合においても、第２のクロック発生回路２０４に対して、外部クロック信号を伝達する入力初段バッファ回路２００は、信号／ＣＡＣＴにより制御され、ＳＤＲＡＭ３０００のデータ読出モード期間中または、アクティブ期間中においてのみ動作する構成となっているので、高速なアクセスを可能とするために、それを構成するトランジスタサイズ等を増加させた場合でも、スタンバイ状態における消費電力の増大を抑制することが可能となる。
【０１７８】
［実施の形態４］
実施の形態のＳＤＲＡＭの基本的な構成は、以下に説明する点を除いて、図１に示したＳＤＲＡＭ１０００の構成と同様である。
【０１７９】
すなわち、実施の形態４のＳＤＲＡＭにおいては、実施の形態１のＳＤＲＡＭ１０００の構成において、第２のクロック発生回路２０４から出力バッファ回路１１８に対して、内部クロック信号ｉｎｔ．ＣＬＫ２を伝達する配線２０６または２０８の配線幅または隣接する配線との配線間距離とをより高速動作に適した構成としている。
【０１８０】
図１５は、配線２０６または２０８と隣接する他の配線との関係を模式的に示す図である。
【０１８１】
ここで、配線幅をＬ、配線間距離をＳで表わすこととする。
図１６は、配線ピッチ、すなわち配線幅Ｌと配線間距離Ｓとの和に対する、配線遅延時間と、配線面積との関係を示すグラフである。
【０１８２】
ここでは、配線幅Ｌと配線間距離Ｓとの比を１に固定した場合について示している。
【０１８３】
配線幅に対する配線間距離が一定値に保持されている場合、配線遅延は、ピッチの増加に伴い、初期的には減少していく。これは、配線幅の増大に伴って、配線抵抗が減少するためである。
【０１８４】
ただし、配線ピッチが４μｍを超えると、逆に配線遅延量は増大していく。これは、配線幅が増大したことにより、対地容量が増大し、逆に配線遅延量が増加していくためである。
【０１８５】
すなわち、配線遅延には、配線幅と配線間距離を一定とした場合、最適値が存在することになる。
【０１８６】
しかしながら、配線遅延の大きさのみから、配線幅を決定するのは、配線面積の観点からすると妥当ではない。
【０１８７】
つまり、配線ピッチが増大するにつれて、配線面積は一様に増加していくため、単純は配線遅延の最適点が、チップ面積等も考慮した場合の最適点であるとは限らない。
【０１８８】
そこで、逆にチップ面積等も考慮して、配線遅延を決定することとすると、Ｌ／Ｓ＝１μｍ／１μｍ程度が最適点となる。
【０１８９】
このため、チップ内部の信号線は、ほとんどこのピッチでレイアウトされている。しかしながら、クロック信号を伝達する配線は、高速性が要求されるため、配線ピッチを最適点に設定するとすると、図１６に示すとおり、Ｌ／Ｓ＝２μ／２μが最適となる。
【０１９０】
Ｌ／Ｓの比が１である場合、上述のとおり、Ｌ／Ｓ＝２μ／２μ程度が最適となるが、Ｌ／Ｓ＜１にすれば、配線遅延はさらに小さくすることが可能となる。
【０１９１】
また、配線幅Ｌおよび配線間距離Ｓの最適点は、配線の厚み、配線周りの絶縁膜の誘電率等によっても変化する。
【０１９２】
したがって、クロック配線に対する配線幅Ｌまたは配線間距離Ｓは、その周りに使用されている配線の配線幅もしくは配線間間隔よりも大きくすることが必要であって、クロック配線の配線幅または配線間距離は、周囲の配線に比べて１．５倍以上の値とすることが必要である。
【０１９３】
このような値とすることで、他の信号配線よりも高速動作が要求されるクロック信号配線の配線遅延を、チップ全体として見た場合に最適化することが可能となる。
【０１９４】
【発明の効果】
請求項１記載の同期型ダイナミック型半導体記憶装置は、出力バッファ回路を駆動するための内部クロック信号を発生するクロック発生手段を、独立した構成としたので、出力バッファ回路への内部クロック信号の伝達が、データ読出動作において、クリティカルパスとなる場合であっても、その動作速度を向上させることが可能である。さらに、出力バッファ回路を制御するための第２の内部クロック信号を発生する第２のクロック発生手段に外部クロック信号を伝達する第２のクロック入力バッファ手段の電流駆動能力を、他の内部回路を駆動するための第１の内部クロックを発生する第１のクロック発生手段に対する第１のクロック入力バッファ手段よりも大きくする構成としたので、出力バッファへのクロック信号の伝達が動作速度のクリティカルパスとなる場合でも、その動作速度を高速化することが可能である。
請求項２記載の同期型ダイナミック型半導体記憶装置は、制御手段や、第１および第２のクロック発生手段が、偶数個のメモリセルプレーンの配置されていないチップ中央の余流領域に配置される構成となっているので、チップの行および列のいずれの方向から見ても、各メモリセルプレーンに対する制御手段等からの配線長が最短となるように配置することが可能で、配線遅延によるアクセス時間の増大を抑制することができる。さらに、データ出力手段への内部クロック信号は、独立した第２のクロック発生手段により供給されるので、データ出力手段への内部クロック信号の伝達遅延を抑制することが可能で、アクセス時間の増大を抑制することが可能である。さらに、出力バッファ回路を制御するための第２の内部クロック信号を発生する第２のクロック発生手段に外部クロック信号を伝達する第２のクロック入力バッファ手段の電流駆動能力を、他の内部回路を駆動するための第１の内部クロックを発生する第１のクロック発生手段に対する第１のクロック入力バッファ手段よりも大きくする構成としたので、出力バッファへのクロック信号の伝達が動作速度のクリティカルパスとなる場合でも、その動作速度を高速化することが可能である。
【０１９６】
請求項３記載の同期型ダイナミック型半導体記憶装置は、請求項１または２記載の同期型ダイナミック型半導体記憶装置の構成において、出力バッファ回路を制御するための第２の内部クロック信号を発生する第２のクロック発生手段およびそれに近接し外部クロック信号を伝達する第２のクロック入力バッファ手段を、他の内部回路を駆動するための第１の内部クロックを発生する第１のクロック発生手段および第１のクロック入力バッファ手段とは別系統としたので、出力バッファへのクロック信号の伝達が動作速度のクリティカルパスとなる場合でも、その動作速度を高速化するための設計の自由度が向上する。
【０１９７】
請求項４記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック入力バッファ手段は、データ読出モード中において活性状態となる構成としたので、スタンバイ状態における消費電力の増大を抑制することが可能である。
【０１９８】
請求項５記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第１のクロック入力バッファ手段は、セルフリフレッシュモード期間中は非活性状態となるので、スタンバイ期間中の消費電力の増加を抑制することが可能となる。
【０１９９】
請求項６記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成に加えて、第２のクロック発生手段から、チップ端部に存在する出力バッファに対して第２の内部クロック信号を伝達する配線の配線幅が、それに隣接する他の配線幅よりも大きな構成としたので、第２の内部クロック信号の伝達を行なう配線の配線遅延を抑制することが可能である。
【０２００】
請求項７記載の同期型ダイナミック型半導体記憶装置は、請求項３記載の同期型ダイナミック型半導体記憶装置の構成において、第２のクロック発生手段から、チップ端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線間隔が、他の配線の配線間隔よりも大きくする構成としたので、出力バッファ回路に対して、第２の内部クロック信号を伝達する配線の配線遅延を抑制することが可能である。
【０２０１】
請求項８記載の同期型ダイナミック型半導体記憶装置は、メモリセルから読出された読出データのラッチ動作のタイミングが、独立に設けられた第２のクロック発生手段からの第２の内部クロックによって制御される構成となっているので、メモリ容量の大容量化とともに、第２の内部クロック信号を伝達する配線長が長くなった場合でも、読出動作におけるアクセス時間の増大を抑制することが可能である。
請求項９記載の同期型ダイナミック型半導体記憶装置は、第２のクロック発生手段から、チップの両端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線長が、チップの両側に対して同一となるように構成することが可能で、第２の内部クロック信号のスキューを抑制することが可能である。
【０２１０】
請求項１０記載の同期型ダイナミック型半導体記憶装置は、第２のクロック発生手段から、チップの両端部に存在する出力バッファ回路へ第２の内部クロック信号を伝達する配線の配線長が、チップの両側に対して同一となるように構成することが可能で、第２の内部クロック信号のスキューを抑制することが可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のＳＤＲＡＭ１０００の構成を示す概略ブロック図である。
【図２】  ＳＤＲＡＭ１０００の内部クロック発生の主要部を示すブロック図である。
【図３】  図２に示した内部クロック発生の主要部の構成をさらに詳しく示す概略ブロック図である。
【図４】  ＳＤＲＡＭ１０００の動作を説明するためのタイミングチャートである。
【図５】  制御回路１００中に含まれる第１の部分回路１１００の構成を示す概略ブロック図である。
【図６】  制御回路１００中に含まれる第２の部分回路１２００の構成を示す概略ブロック図である。
【図７】  本発明の実施の形態２のＳＤＲＡＭの制御回路１００中に含まれる第１の部分回路１３００の構成を示す概略ブロック図である。
【図８】  実施の形態２のＳＤＲＡＭの制御回路１００中に含まれる第２の部分回路１４００の構成を示す概略ブロック図である。
【図９】  実施の形態２のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
【図１０】  実施の形態３のＳＤＲＡＭ２０００の構成を示す概略ブロック図である。
【図１１】  ＳＤＲＡＭ２０００の列系の回路構成を抜き出して示す部分拡大図である。
【図１２】  図１１に示したバッファ回路の構成を示す回路図である。
【図１３】  実施の形態３のＳＤＲＡＭ２０００の動作を説明するためのタイミングチャートである。
【図１４】  実施の形態３のＳＤＲＡＭ２０００の変形例のＳＤＲＡＭ３０００の構成を示す概略ブロック図である。
【図１５】  クロック信号を伝達するための配線を模式的に示す図である。
【図１６】  配線ピッチと配線遅延および配線面積との関係を示す図である。
【図１７】  従来のＳＤＲＡＭのパッド配置の一例を示す模式図である。
【図１８】  従来のＳＤＲＡＭのピン配置を説明するための模式図である。
【図１９】  従来のＳＤＲＡＭの読出動作を説明するためのタイミングチャートである。
【図２０】  従来のＳＤＲＡＭの書込動作を説明するためのタイミングチャートである。
【図２１】  従来のＳＤＲＡＭ４０００の構成を示す概略ブロック図である。
【図２２】  従来のＳＤＲＡＭ４０００のうち、内部クロックを発生する構成部分を抽出して示す概略ブロック図である。
【図２３】  図２２に示した概略ブロック図をより詳しく説明するための回路図である。
【符号の説明】
１００  制御回路、１０２  第１のクロック発生回路、１０６  行デコーダ、１８０  列デコーダ、１１０  入出力回路、１１２  外部クロック入力パッド、１１４  データ入出力パッド、１１６  クロック信号用配線、１１８  出力バッファ回路、２００  第２の入力初段回路、２０２  第１の入力初段回路、２０４第２のクロック発生回路、２０６、２０８  クロック信号用配線、Ｍ♯０〜Ｍ♯３  メモリプレーン、１０００、２０００、３０００、４０００  ＳＤＲＡＭ。
【図１】
0003825862.tif 000002
【図２】
0003825862.tif 000003
【図３】
0003825862.tif 000004
【図４】
0003825862.tif 000005
【図５】
0003825862.tif 000006
【図６】
0003825862.tif 000007
【図７】
0003825862.tif 000008
【図８】
0003825862.tif 000009
【図９】
0003825862.tif 000010
【図１０】
0003825862.tif 000011
【図１１】
0003825862.tif 000012
【図１２】
0003825862.tif 000013
【図１３】
0003825862.tif 000014
【図１４】
0003825862.tif 000015
【図１５】
0003825862.tif 000016
【図１６】
0003825862.tif 000017
【図１７】
0003825862.tif 000018
【図１８】
0003825862.tif 000019
【図１９】
0003825862.tif 000020
【図２０】
0003825862.tif 000021
【図２１】
0003825862.tif 000022
【図２２】
0003825862.tif 000023
【図２３】
0003825862.tif 000024