(57)【特許請求の範囲】
【請求項１】
複数桁からなる２進数を入力とし、これを３で割った際の剰余である“０”、“１”或いは“２”の状態を示す信号を生成し、その出力がメモリセルアレイにおけるセルアレイのビット線とセンスアンプの接続ゲート、もしくは、ダミーワード線を選択する回路を駆動するための異なる状態を表す信号として用いられる論理回路を具備し、
前記論理回路の出力は３本の信号線からなり、入力を３で割った剰余が０の場合は（１、０、０）の値をとり、剰余が１の場合は（０、１、０）の値をとり、剰余が２の場合は（０、０、１）の値をとり、前記メモリセルアレイの待機状態においては前記“０”、“１”、“２”のいずれの状態でもない第４の状態として（０、０、０）の値をとることを特徴とするダイナミック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式の改良をはかったＤＲＡＭに関する。
【０００２】
【従来の技術】
近年、１トランジスタ／１キャパシタのメモリセル構造を持つＤＲＡＭは、メモリセル構造の改良と微細加工技術の進歩により著しく高集積化が進んでおり、ビット線やワード線等の配線、トランジスタの設計ルールも縮小している。このＤＲＡＭにおけるセンスアンプ方式としては、１６Ｋビットまではオープン・ビットライン方式（Open Bit Line:以後オープンＢＬ方式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビットまでの世代ではフォールデッド・ビットライン方式（Folded Bit Line:以後フォールデッドＢＬ方式と記す）が用いられているのが現状である。
【０００３】
従来のオープンＢＬ方式とフォールデッドＢＬ方式の構成を、図３２に示す。図３２において、（ａ）はオープンＢＬ方式、（ｂ）はフォールデッドＢＬ方式であり、ＳＡはセンスアンプ、ＷＬはワード線、ＢＬはビット線、ＭＣはメモリセルを示している。
【０００４】
オープンＢＬ方式は、ビット線とワード線の交点の全てにメモリセルを配置できるため、メモリセル部の面積を縮小できる利点があるが、ビット線が２つのセルアレイ間に渡るため、センスアンプをビット線幅に１個配置する必要があり、センスアンプ部のレイアウトが非常に困難である。図３２（ａ）に示すように、セルアレイ間で交互にセンスアンプを配置しても（リラックス・オープンＢＬ方式）、ビット線２本に１個のセンスアンプが必要となり、センスアンプ部の設計ルールが厳しくなる問題点があった。
【０００５】
これに対して６４ＫビットＤＲＡＭ時代から現在まで主流のフォールデッドＢＬ方式は、ワード線とビット線の交点のうちの半分にしかメモリセルがなく、１つのセルアレイ内でビット線対を構成するため、図３２（ｂ）に示すようにセルアレイの両端に交互にセンスアンプを配置することにより（ダブル・フォールデッドＢＬ方式）、ビット線４本に１個のセンスアンプがあればよい。このため、センスアンプピッチを大幅に改善でき、設計ルールのきついセンスアンプ部を容易にレイアウトすることができ、広くＤＲＡＭに用いられてきた。
【０００６】
しかしながら、フォールデッドＢＬ方式では、ワード線とビット線の交点の半分にしかメモリセルを配置できず、メモリセル部の面積が大きくなってチップサイズが拡大する問題がある。特に、６４Ｍビット，２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製造での困難さから容易に設計ルートを縮小することが不可能となってきており、現在のフォールデッドＢＬ方式では、オープンＢＬ方式に比べてメモリセル部の縮小が困難であることが大きな問題となっている。
【０００７】
このように従来のＤＲＡＭにおいては、オープンＢＬ方式はメモリセル面積は小さいがセンスアンプの設計ルールが非常に厳しく、センスアンプの配置が困難である問題点があり、一方フォールデッドＢＬ方式はセンスアンプの設計ルールは大幅に緩和できるが、メモリセル面積が大きくチップサイズが大きくなる問題点があった。
【０００８】
そこで本発明者らは、フォールデッドＢＬ方式に比べメモリセル面積を縮小することができ、かつオープンＢＬ方式に比べセンスアンプの設計ルールを緩和することができ、メモリセル面積の縮小、センスアンプ設計ルールの緩和という２つの要望を同時に達成し得る半導体記憶装置を既に提案している（特願平５−２２９２１５号）。これは、オープンＢＬ方式とフォールデッドＢＬ方式とを最適に組み合わせることによって、それぞれの特徴を生かしたＤＲＡＭを構成したものである。
【０００９】
例えば、１つの発明として、複数本のワード線と複数本のビット線との交点位置に選択的にメモリセルを配置したセルアレイを複数個配設してなるダイナミック型の半導体記憶装置において、第１のセルアレイの複数のビット数の一部は、複数のビット線対を形成して第１のセルアレイ端で第１のセンスアンプ部と接続されて、フォールデッドＢＬ構成をなし、第１のセルアレイの複数のビット線の残りは、第１のセルアレイに第２のセインアンプ部を介して隣接する第２のセルアレイの複数のビット線の一部と２本で組を形成して、第２のセンスアンプを用いたオープンＢＬ構成をなすことを特徴としており、その１つの例を図３３に示し、その動作例を図３４に示す。
【００１０】
他の発明として、複数本のワード線と複数本のビット線との交点位置に選択的にメモリセルを配置したセルアレイを複数個配設してなるダイナミック型の半導体記憶装置において、第１のセルアレイの複数のビット線の一部は、複数のビット線対を形成して第１のセルアレイ端でセンスアンプ部と接続され、フォールデッドＢＬ構成をなし、第１のセルアレイの複数のビット線の残りは、フォールデッドＢＬ構成をなすビット線対のうちのリファレンス側のビット線と共用してビット線対を形成し、センスアンプ動作前までフォールデッドＢＬ構成をなし、センスアンプ動作後のメモリセルにデータを再書き込みするリストア動作時には、第１のセルアレイにセンスアンプ部を介して隣接する第２のセルアレイの複数のビット線の一部と２本で組を形成してオープンＢＬ構成をなすことを特徴としており、その１つの例を図３５に示し、その動作例を図３６に示す。
【００１１】
図３３において、例えばワード線ＷＡ0 が選択されるとＢＬ0 ，ＢＬ1 にメモリセルデータが読み出され、ＢＬ0 のデータはＰ01を“Ｈ”レベルにすることにより、センスアンプＳＡ0 に読み出され、しかもセルデータが読み出されない、ＢＬ2 をリファレンスビット線としてフォールデッドＢＬ方式でＳＡ0 でセンスする。ＢＬ1 のデータは、Ｐ01が“Ｈ”のためＳＡ1 に読み出され、隣りのアレイのＢＬ4 をリファレンスビット線としてオープンＢＬ方式でＳＡ1 でセンスする。
【００１２】
ＷＡ1 が選択された時もＰ01が“Ｈ”となり、ＢＬ0 ，ＢＬ2 でフォールデッドＢＬ方式とＢＬ1 とＢＬ4 でオープンＢＬ方式の混合でセンスされる。しかしＷＡ2 が選択されるとＢＬ1 にセルデータが出すＰ2 を“Ｈ”レベルにして、センスアンプとセルアレイの接続位置を図３４のように変えて、フォールデッドＢＬ方式とオープンＢＬ方式でセンスする。
【００１３】
図３５において、例えばＷＡ0 が選択された場合、ＢＬ1 とＢＬ2 にセルデータが読み出され、この時φDE，φD02 ，φC0，φCEが“Ｈ”レベルでＢＬ1 のセルデータはＳＡ0 に読み出され、ＢＬ2 のデータはＳＡ1 に読み出され、ＢＬ0 はＳＡ0 ，ＳＡ1 共用でリファレンスビット線となり、φDE，φD02 ，φC0，φCE全部を“Ｌ”レベルにして、データをＳＡ0 ，ＳＡ1 でラッチした後、フォールデッドＢＬ方式でＳＡ0 ，ＳＡ1 でセンスする。ＳＡ0 側のデータはその後のφDE，φD02 を“Ｈ”レベルに戻し、ＢＬ1 ，ＢＬ0 でフォールデッドＢＬ方式でデータの再書き込み（Restore)を行う。
【００１４】
しかし、ＳＡ1 側のデータは、ＢＬ0 をＳＡ0 側のリストアで用いているため利用できないので、ＳＡ1 側のリストアはＢＬ2 と隣りのセルアレイのビット線ＢＬ3 を用いてオープンＢＬ方式でリストアを行う。ＷＡ1 ，ＷＡ2 が選択された場合、セルの位置が異なるため図３６に示すようにセルアレイとセンスアンプとの接続を変えて行う。
【００１５】
しかしながら、図３３、図３５に示すような例においては、次のような問題点がある。図３３においては、読み出し方式がオープンＢＬ方式とフォールデッドＢＬ方式の２種類が存在し、図３５においてはオープンＢＬ方式とフォールデッドＢＬ方式の２種類の再書き込み方式が存在する。
【００１６】
従来より、オープンＢＬ方式とフォールデッドＢＬ方式ではアレイノイズ量が異なり、しかもアレイノイズが最悪になるセルデータ“０”又は“１”の組合せのパターンが異なり、さらにセンスアンプの位置も異なり、さらにスイッチ部分の回路数やスイッチのレイアウトが異なる。
【００１７】
従来のフォールデッドＢＬ方式では、“０”読みに必要な最低限の書き込み電圧と“１”読みに必要な書き込み電圧が異なるためダミーワード線等のカップリングで補償していたが、図３３、図３５の回路においては“０”読みと“１”読みの一定の補償ばかりでなく、上記理由により、オープン側の“０”読みと“１”読みの必要な書き込み電圧のずれとフォールデッド側の“０”読みと“１”読みのずれの大きさに違いが生じる。よって“０”読みの悪い方と“１”読みの悪い方でアレイのパフォーマンスが決定される。
【００１８】
また、スイッチを切り換える等によっても上記の違いが生じる。例えば、図３３に示すようにＰ2 がＰ01よりセンスアンプ側に配置された違いによっても起こり得る。さらに、図３５に示すように、ＷＬ0 ，ＷＬ1 ，ＷＬ2 の選択により、ビット線対が隣りに並ぶ場合とビット線対の間にビット線が入る場合等、これらの異なりによる違いが生じる。
【００１９】
一方、前記図３５に示した構成により、メモリセルの数はオープンＢＬ方式よりは少ないものの、フォールデッドＢＬ方式よりも多くできるので、従来のフォールデッドＢＬ方式よりセル面積が大幅に縮小できる。さらに、センスアンプ部のビット線間方向のピッチに関しては、最大でピット線２本に１個しか配置できないオープンＢＬ方式よりもピッチが緩和でき、最大でビット線４本に１個しか配置しなくてもよいフォールデッドＢＬ方式より厳しいが、オープンＢＬ方式と比べると大幅にセンスアンプ部の設計ルールは緩和できる。
【００２０】
上記提案における駆動信号を図３７に示す。この提案では、読出し時はフォールデッドＢＬ方式となるので、読出し時にはオープンＢＬ特有のワード線を介したノイズは起こらず、フォールデッドＢＬの長所である非選択ＷＬを介したノイズをキャンセルできる方式と同じになりノイズの低減がはかれる。
【００２１】
しかしながら、次のような問題点がある。ＤＲＡＭ高密度化により、ビット線間（ＢＬ−ＢＬ間）の容量の増大に伴うビット線間ノイズがクローズアップされてきた（例えば、H.Hidaka“Twisted Bitline,Architecture for Multi-Megabit DRAM's ”IEEE Journal of Solid-State Circuits vol.24,No.1 pp.21-27,1989 Feb. ）。
【００２２】
図３５の構成におけるＢＬ−ＢＬ間ノイズ例を考えてみる。図３８（ａ）に、図３５の読出し時のフォールデッドＢＬ構成時の簡易化した図を示す。
【００２３】
センスアンプＳＡ0 に注目するとＢＬ対（ＢＬ1 ，ＢＬ2 ）において、ＢＬ1 はＢＬ0 よりＢＬ−ＢＬ間容量をＣBB、読出し信号をＶs とすると＋ＣBBＶs のノイズを受け、ＢＬ2 はＢＬ1 とＢＬ9 から−２ＣBBＶs のノイズを受け最大３ＣBBＶs のノイズを受ける。これに対して、従来のフォールデッドＢＬ方式、リラックスドオープンＢＬ方式のＢＬ−ＢＬ間ノイズは、図３２より最大２ＣBBＶs となる。
【００２４】
図３５の構成では、読出しがフォールデッドＢＬ方式となるのでオープンＢＬ方式固有のワード線，プレート，基板等を介したノイズは低減されるが、逆にＢＬ−ＢＬ間ノイズは従来比１．５倍にもなってしまう。さらに悪いことには、選択したワード線ＷＬの位置により、参照ビット線の位置が動いてしまうので、図３８（ｂ）に示すようなビット線を２n （ｎは自然数）で分割し、ビット線ＢＬをツイストすることによりノイズを低減する方法が適用できない。また、ビット線３本で組をなしている点でも、従来のツイスト法が適用できない問題点があった。
【００２５】
そこで本発明者らは、ビット線の１／３ｎの位置で３本のビット線のうち２本をツイストしてノイズを低減する発明を既に提案している（特願平５−３５１０４９号）。しかしながら、この発明においては３ｎ回のビット線のツイストをセルアレイ内で行うことによりノイズは低減できるが、その反面ツイストに面積を必要とし、結果としてチップサイズが大きくなってしまう問題点があった。
【００２６】
また、前述したようなオープンＢＬ方式とフォールデッドＢＬ方式を組み合わせたオープン・フォールデッドＢＬ方式においては、ワード線のアドレスによってセルアレイのビット線とセンスアンプの接続の状態が異なり、その接続状態は３本のワード線毎に周期的に変化する。この状態を図５６に示す。
【００２７】
例えば、ワード線ＷＬ0 を選択した場合は、制御信号φ0,1 が“Ｈ”となり、φ0,1 によって制御されるゲートが導通する。一方、φ2 は“Ｌ”となるため、φ2 によって制御されるゲートは非導通となる。この結果、ビット線とメモリセル，センスアンプの接続が図５７（ａ）に示すような形となり、メモリセルＭ1 のデータがフォールデッド・センスアンプＡ、メモリセルＭ2 のデータがオープン・センスアンプＢにそれぞれ読み出される。
【００２８】
ＷＬ１が選択された場合は、同様にφ0,1 によって制御されるゲートが導通し、φ2 によって制御されるゲートが非導通となる。このときの接続は図５７（ｂ）のようになり、メモリセルＭ３，Ｍ４のデータがそれぞれフォールデッド・センスアンプＡ、オープン・センスアンプＢに読み出される。ＷＬ２が選択された場合は、φ2 によって制御されるゲートが導通となり、φ0,1 によって制御されるゲートが非導通となる。このときの接続は図５７（ｃ）のようになり、メモリセルＭ５，Ｍ６のデータがそれぞれフォールデッド・センスアンプＡ、オープン・センスアンプＢに読み出される。
【００２９】
実際のセルアレイは、この３種類のワード線が周期的に繰り返される構造になっており、ビット線とセンスアンプの接続ゲートのための制御信号φもワード線のアドレスが３つ変わる毎に周期的に変化するので、このφの制御には３相アドレスが必要となる。
【００３０】
一方、ダイナミック型半導体記憶装置において使用されるアドレスは、通常は“０”か“１”の２進数で表され、上記のφ0,1 ，φ2 の制御を行うために２進数で表されたワード線の選択アドレスが、図５６に示した３種類のワード線のうちどれであるかの３相アドレスに変換しなければならない。即ち、ワード線ＷＬ0 ，ＷＬ1 を選択した場合には、φ0,1 のゲートが導通（ビット線とセンスアンプを接続）、φ2 のゲートが非導通（同じく切断）とする。このためには、ワード線のアドレスを３で割った剰余を求める回路が必要である。
【００３１】
この変換を実現する回路として、従来提案されているものを図５８に示す。回路Ａは２桁の２進数を１桁の３進数に変換する回路、回路Ｂは２つの３進数を加算し最下位の１桁の３進数を出力する回路である。
【００３２】
アドレス入力Ａｉと／Ａｉ（ｉ＝０〜７）は相補的な入力アドレスで、例えばＡｉ＝“０”ならば／Ａｉ＝“１”となる。ワード線をアドレスＡｉによって選択したとき、この回路の出力Ｚ0 ，Ｚ1 ，Ｚ2 が求める剰余である。即ち、例えばＡ0 ＝Ａ1 ＝…＝Ａ7 ＝“０”（／Ａ0 ＝／Ａ1 ＝…＝／Ａ7 ＝“１”）の場合、出力はＺ0 ＝“１”，Ｚ1 ＝“０”，Ｚ2 ＝“０”などとなる。入力と出力の対応を下記の（表１）に示す。
【００３３】
【表１】
0003772113.tif 000002
【００３４】
このように、アドレスを３で割った剰余が０の場合にはＺ0 ＝１、剰余が１，２の場合にはＺ1 ，Ｚ2 がそれぞれ１となる。
【００３５】
一方、ダイナミック型半導体記憶装置の内部アドレスは通常待機時には外部アドレスの状態によらず固定されている。これにならって図５７に示した回路において内部アドレスＡｉ＝／Ａｉ＝“０”とすると、回路Ａの出力はＢ00＝“０”，Ｂ01＝“１”，Ｂ02＝“１”となり、また最終出力Ｚ0 ，Ｚ1 ，Ｚ2 はＺ0 ＝Ｚ1 ＝Ｚ2 ＝“１”となる。
【００３６】
ところが上で述べたように、Ｚｉ＝“１”（ｉ＝０，１，２）という状態はアドレスを３で割った剰余がｉであることを表しており、Ｚ0 ＝Ｚ1 ＝Ｚ2 ＝“１”という状態は多重選択である。よって、待機状態から動作状態に変化した際、内部の２進アドレスＡｉ，／Ａｉが確定してから剰余アドレスＺｉがきちんと確定するまでの遅延時間の間は、剰余アドレスＺｉを用いて制御するゲートｐｉやダミーワード線ＤＷＬｉが多重選択となってしまうハザードが生じる。
【００３７】
この状態を表したのが図５９である。チップが待機状態から動作状態に移行し、アドレスが確定してからそれを剰余回路でデコードして、剰余が確定するまでには剰余回路の入力から出力までの遅延時間がかかるため、この間は剰余回路の出力が多重選択となってしまっている。これを避けるためには制御信号を、剰余アドレスが確定するまで活性化しないという対策が考えられるが、回路が複雑になり、またマージンを見込んで動作させるためには動作が遅くなるなどの問題がある。
【００３８】
【発明が解決しようとする課題】
このように従来の剰余回路によってダイナミック型半導体記憶装置の内部アドレスをデコードする場合、待機状態から動作状態に移行する際にセンスアンプとビット線をつなぐゲートやダミーワード線が多重選択されるというハザードが生じてしまうという問題があった。
【００３９】
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、センスアンプとビット線をつなぐゲートやダミーワード線の動作においてハザードが生じない剰余計算回路を備えたＤＲＡＭを提供することにある。
【００４０】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００４１】
本発明に係るダイナミック型半導体記憶装置は、複数桁からなる２進数を入力とし、これを３で割った際の剰余である“０”、“１”或いは“２”の状態を示す信号を生成し、その出力がメモリセルアレイにおけるセルアレイのビット線とセンスアンプの接続ゲート、もしくは、ダミーワード線を選択する回路を駆動するための異なる状態を表す信号として用いられる論理回路を具備し、
前記論理回路の出力は３本の信号線からなり、入力を３で割った剰余が０の場合は（１、０、０）の値をとり、剰余が１の場合は（０、１、０）の値をとり、剰余が２の場合は（０、０、１）の値をとり、前記メモリセルアレイの待機状態においては前記“０”、“１”、“２”のいずれの状態でもない第４の状態として（０、０、０）の値をとることを特徴とする。
【００４３】
【作用】
本発明では、ワード線のアドレスを３で割った剰余を求める論理回路の出力をメモリセルアレイを駆動する信号として用いる場合において、論理回路の出力を、メモリセルアレイの待機状態で“０”，“１”，“２”のいずれの状態でもない第４の状態としているので、待機状態から動作状態への変化の際にダミーワード線、或いはセンスアンプとセルアレイのビット線をつなぐゲートの選択にハザードがなく、安定した動作を実現することが可能となる。
【００４４】
【実施例】
以下、図面を参照して、本発明の実施例を説明する。
【００４５】
（実施例１）
図１は、本発明の第１の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図２（ａ）（ｂ）はその動作波形図を示している。
【００４６】
本実施例は図３３に示したＤＲＡＭの改良であり、本実施例がこれと異なる点は、制御用クロックφ0,1,2,3,4,5 を付加し、さらにこのクロックは、それぞれφ0 はセンスアンプ部のビット線／ＢＬA とＣ1 のキャパシタで結合し、φ1 はＢＬA とＣ1 で結合し、同様にφ2 ，φ3 は／ＢＬB ，ＢＬB とＣ2 のキャパシタで結合し、φ4 ，φ5 は／ＢＬC ，ＢＬC とＣ1 のキャパシタで結合し、容量Ｃ1 とＣ2 は値が異なる（Ｃ1 ≠Ｃ2 ）点である。
【００４７】
このような構成において、例えばＷＡ0 が選択されＢＬ0 ，ＢＬ1 にメモリセルデータが読み出されるとき、Ｐ01が“Ｈ”レベルなため、ＢＬ0 のデータは／ＢＬA に伝達し、ＢＬ2 をリファレンスビット線としてＳＡ0 でセンスをする。このとき、ＢＬ0 ではセルデータ以外にＷＡ0 を立ち上げたことによるＷＡ0 とＢＬ0 のカップリングにより電位が上がるため、ＳＡ0 で“１”読みがし易く、“０”読みがし難くなる。
【００４８】
そこで本実施例では、図２（ａ）に示すようにφ1 を上げることにより、ＢＬA 側にＣ1 の容量をカップリングさせてＢＬA の電位を上げる。これにより、“１”読みがし易く、“０”読みがし難いのを補償して、“１”読みと“０”読みが同等にし易くなるようにする。
【００４９】
同様に、ＢＬ1 のデータはＢＬB に伝達し、アレイＢのＢＬ5 をリファレンスビット線として、ＳＡ1 でセンスする。このとき、ＢＬ1 ではセルデータ以外にＷＡ0 を立ち上げたことによるＷＡ0 とＢＬ1 のカップリングにより電位が上がることにより、ＳＡ1 で“１”読みがし易く、“０”読みがし難くなる。そこで本実施例では、図２（ａ）に示すようにφ2 を上げることにより、／ＢＬB 側にもＣ2 の容量をカップリングさせて／ＢＬB の電位を上げる。これにより、“１”読みし易く、“０”読みし難いのを補償して、“１”読みと“０”読みが同等にし易くなるようにする。
【００５０】
ここで、ＳＡ0 とＳＡ1 とで“１”読みし易く“０”読みし難い程度は必ずしも同じではない。例えば、ＷＡ0 の上ったとき、ＷＡ0 はＢＬ2 とも小さいカップリングを引き起こす（ＢＬ2 とＷＡ0 の交点にはメモリセルはないが寄生容量は存在する）。この結果、ＳＡ0 の“１”の読み易さは、ＳＡ1 の“１”の読み易さよりは劣ることになる。これは、ＳＡ0 でのリファレンスビット線ＢＬ2 が僅かだけ上記カップリングにより上がるためである。このずれをなくすためには、Ｃ1 の容量とＣ2 の容量の値を変える。即ち、Ｃ1 よりもＣ2 を小さくすればよい。
【００５１】
この他、フォールデッド読み出しのＳＡ0 とオープン読み出しのＳＡ1 では“１”読み易さ、“０”読み易さの差にアレイノイズの受け方、最悪パターンの違い等によりずれが存在する可能性があり、これはＣ1 ≠Ｃ2 とすることにより補正される。
【００５２】
図２（ｂ）は図２（ａ）と異なり、リファレンスビット線をカップリングで上げるのではなく、セルが読み出されるビット線を逆にカップリングで下げることにより“１”読みと“０”読み易さの違いを補正する方法である。この場合においても、Ｃ1 ≠Ｃ2 とすることにより、ＳＡ0 とＳＡ1 での差を補正できる。
【００５３】
（実施例２）
図３は、本発明の第２の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００５４】
本実施例が第１の実施例と異なる点、センスアンプ部での容量をさらにＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ5 ，Ｃ6 と異ならせる点である。従来技術の項で問題点を示した通り、同じフォールデッドＢＬ読み出しのＳＡ0 においても、ワード線ＷＡ0 ，ＷＡ1 ，ＷＡ2 のどれを選ぶかによって“１”読み易さと“０”読み易さの差が異なる場合がある。このような場合には、Ｃ1 ≠Ｃ2 ，Ｃ3 ≠Ｃ4 ，Ｃ5 ≠Ｃ6 と容量を変えることにより対応させ、最適な補正を行うことができる。
【００５５】
（実施例３）
図４は、本発明の第３の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図５（ａ）（ｂ）はその動作波形図を示している。
【００５６】
本実施例においては、センスアンプ部のカップリング容量Ｃ1 は一定のままで制御信号φ0 〜φ5 の振幅量を変えることによりオープン読み出し、フォールデッド読み出しでの違いや、ＷＡ0 〜ＷＡ2 の選択による違いを補正することができる。
【００５７】
例えば、図５（ａ）でオープンＢＬ方式とフォールデッドＢＬ方式のＷＡ0 〜ＷＡ2 の組合せ全てで“１”読み出しと“０”読み出しの差が異なる場合、ＶFA0 ≠ＶFA1 ≠ＶFA2 ≠ＶOA0 ≠ＶOA1 ≠ＶOA2 とすればよい。図５（ａ）と（ｂ）の違いは、図２（ａ）と（ｂ）の違いと同様に、リファレンス側と上げて補正するか、セル読み出し側を下げて補正するかである。
【００５８】
電圧制御では自由に、例えばオープンＢＬ方式とフォールデッドＢＬ方式だけで違う場合、ＶFA0 ＝ＶFA1 ＝ＶFA2 ≠ＶOA0 ＝ＶOA1 ＝ＶOA2 と変えることができる。
【００５９】
図６及び図７は、図４の回路における制御信号φ0 〜φ4 を発生するためのの駆動回路の例をそれぞれ示している。図６において、例えばＷＡ0 が選択されるとφFA0 が“Ｌ”レベルになり、φ1 の電位がＶssからＶFA0 に変化する。ＷA1が選択されるとφFA1 が“Ｌ”レベルになり、φ0 がＶssからＶFA1 に変化する。このようにＶFA0 〜ＶFA2 ，ＶOA0 〜ＶOA2 までの基準電位を作っておけば容易に制御できる。
【００６０】
図７は、オープンＢＬ側とフォールデッドＢＬ側のみで“１”読み易さと“０”読み易さが異なる場合の例を示している。また、基準電位はＶFA，ＶOAの２種類あればよい。
【００６１】
図８は、基準電位を不要にする例を示す。スタンドバイ時φPRE を“Ｌ”にして容量ＣX1，ＣX2をＶccにプリチャージしておき、例えばＷＡ1 が選択された場合、φFA1 を“Ｌ”にして、トランジスタＱ1 を導通させる。この時、制御信号の容量をＣY とするとφ0 の電位はＶssからＣX1／（ＣY ＋ＣX1）・Ｖccに変化する。ＣX1≠ＣX2をすることにより、図６，図７と同様に自由に制御信号の振幅を変えることができる。同様にφ0 ，φ2 ，φ3 の回路も構成できる。
【００６２】
試作ではφPRE を単にＶccにしておき、Ｘ１，Ｘ２に直接チップ外部から基準電位を与えておき、“１”読みと“０”読みのし易さのずれを測定しておき、そのずれの分ＣX1，ＣX2の値を変え、量産ではＸ１，Ｘ２の外部からの入力なしで対応させることが可能である。
【００６３】
（実施例４）
図９は、本発明の第４の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図１０はその動作波形図を示している。
【００６４】
本実施例は図３５に示したＤＲＡＭの改良であり、第１の実施例で説明したのと同様に、制御用クロックφ0,1,2,3,4,5 を付加し、これらのクロックをセンスアンプ部の各ビット線とＣ1 ，Ｃ2 のキャパシタで結合している。
【００６５】
本実施例では、図１と同様にして、“１”読みと“０”読みし易さのＳＡ0 側（フォールデッド読み出し、フォールデッド再書き込み）とＳＡ1 側（フォールデッド読み出し、オープン再書き込み）のずれを、Ｃ1 ≠Ｃ2 とすることにより補正できる。
【００６６】
図１０はセルが読み出される側をセンスアンプ部のカップリングで少し下げる方式を示す。
【００６７】
（実施例５）
図１１は本発明の第５の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００６８】
本実施例において、ＷＡ0 ，ＷＡ1 ，ＷＡ2 で“１”読みと“０”読み易さが異なる場合は、図３の例と同様に、Ｃ1 ≠Ｃ2 ，Ｃ3 ≠Ｃ4 ，Ｃ5 ≠Ｃ6 とすればよい。
【００６９】
（実施例６）
図１２は本発明の第６の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図１３はその動作波形図を示している。
【００７０】
本実施例では、図４の例と同様に制御信号φ0 〜φ5 の振幅を変えることにより補正させる。
【００７１】
図１４は、図１２の回路における制御信号φ0 〜φ4 を発生するための駆動回路例であり、特に図８と同様に基準電位を用いないで振幅を変えている。この例では、φ0 はＶccから電荷分配で電位を下げている。勿論、前記図５（ｂ）を実現するのにも利用できる。
【００７２】
（実施例７）
図１５は本発明の第７の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００７３】
これは、セルアレイ内にダミーセルを置き、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2の下げる値を各々２種類以上変えるか、若しくは、通常／ＤＷA0〜／ＤＷA2のうちいずれか１本を下げるものを３本動作させ、“１”読みと“０”読み易さの補正を任意で行うことができる。
【００７４】
例えば、ＷＡ0 が選択されて各種カップリングによりＢＬ0 の方がＢＬ2 よりＶx だけ不用に上った場合を考える。
【００７５】
ダミーワード線／ＤＷA0をＶccからＶssに下げた時、ＢＬ0 ，ＢＬ1 がＶY だけ下がるとすると、／ＤＷA1をＶccからＶssに下げるとＢＬ1 ，ＢＬ2 がＶY だけ下がる。また、／ＤＷA2をＶccからＶssに下げると、ＢＬ0 ，ＢＬ2 がＣY だけ下がる。よって、／ＤＷA0〜／ＤＷA2の下げる電圧をそれぞれＶA0／Ｖcc，ＶA1／Ｖcc，ＶA2／Ｖccとすると、ダミーワード線を動かすことによりＢＬ0 とＢＬ2 との補正差は
0003772113.tif 000003
となる。
【００７６】
オープン側のＳＡ1 では
ＢＬ1 −ＢＬ4 ＝（ＶA0＋ＶA1）ＶY
となり、ＶA0＋ＶA1の値により任意に設定できる。
【００７７】
（実施例８）
図１６は本発明の第８の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００７８】
これも、セルアレイ内にダミーセルを置き、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2の下げる値を各々２種類以上変えるか、若しくは、通常／ＤＷA0〜／ＤＷA2のうちいずれか１本を下げるものを３本動作させ、“１”読みと“０”読み易さの補正を任意で行うことができる。
【００７９】
基本的な動作は第７の実施例と同様であり、ＷＡ0 が選択されると、
0003772113.tif 000004
となり、“１”読みと“０”読み易さの補正を任意に行うことができる。
【００８０】
（実施例９）
図１７は本発明の第９の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００８１】
本実施例は、図１の例において、ビット線にキャパシタを結合する代わりに、本来、本発明の動作に必要なセルアレイとセンスアンプ間のスイッチのゲート長Ｌ及びゲート幅Ｗを変えたものである。このような構成であっても、第１の実施例と同様の効果が得られる。これは、もともとスイッチは選択されたセルの位置により“Ｈ”，“Ｌ”に切り替わるので第１の実施例ように新たなクロックを用いなくても、この部分のカップリング量を変えるだけで実現できる。
【００８２】
（実施例１０）
図１８は、本発明の第１０の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【００８３】
本実施例は、図９の例において、ビット線にキャパシタを結合する代わりに、本来、本発明の動作に必要なセルアレイとセンスアンプ間のスイッチのゲート長Ｌ及びゲート幅Ｗを変えたものである。このような構成であっても、第４の実施例と同様の効果が得られる。
【００８４】
（実施例１１）
図１９は、本発明の第１１の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図２０はその動作波形図を示してる。
【００８５】
図１９において、ＳＡ0 〜ＳＡ5 はセンスアンプ、ＷＡ0 〜ＷＡ2 ，ＷＢ0 〜ＷＢ2 はワード線、ＢＬ0 〜ＢＬ15はセルアレイ内のビット線、／ＢＬA0，ＢＬA0，／ＢＬA1，ＢＬA1，／ＢＬB0，ＢＬB0，／ＢＬB1，ＢＬB1，／ＢＬC0，ＢＬC0，／ＢＬC1，ＢＬC1はセンスアン部のビット線、ＰA0，ＰA12 ，ＰB11 ，ＰB1，ＰB020，ＰB022，ＰC11 ，ＰC1，ＰC020，ＰC022，ＰD0，ＰD12 はメモリセルのビット線とセンスアンプのビット線対の接続を切り換えるスイッチの制御信号を示す。
【００８６】
アレイＢの右端、アレイＡの左端はフォールデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢの右端のＳＡはさらに右のセルアレイとＳＡを共有しているシェアドＳＡ方式であり、アレイＡの左端のＳＡはさらに左のセルアレイとＳＡを共有しているシェアドＳＡ方式である。
【００８７】
アレイＡのワード線として例えばＷＡ0 が選択された場合は、例えばＳＡ0 ，ＳＡ2 ，ＳＡ3 を考えると、ＳＡ0 は３本１組のビット線のうちメモリセルがある１本のビット線例えばＢＬ1 と、残りフォールデッドＢＬを組むＳＡ3 のビット線対例えばＢＬ3 ，ＢＬ5 のうちリファレンス側のビット線例えばＢＬ3 をリファレンスビット線として対を組み、フォールデッドＢＬとしてＳＡ動作する。同様に、ＳＡ2 はＢＬ2 とＢＬ0 で対を組みフォールデッドＢＬとしてＳＡ動作し、ＳＡ3 はＢＬ5 とＢＬ3 で対を組みフォールデッドＢＬとしてＳＡ動作する。ここで、ＢＬ3 はＳＡ0 とＳＡ3 の共通のリファレンスビット線として共用される。
【００８８】
メモリセルにデータを最書き込する場合、リファレンスビット線の共用を止め、例えばセンスアンプＳＡ0 につながるビット線対ＢＬ1 ，ＢＬ3 はそのままフォールドデッドＢＬとして再書き込みを行い、例えばセンスアンプＳＡ2 につながるビット線対としては、アレイＡのＢＬ2 と隣のアレイＢの３本１組のビット線のうちの１本、例えばＢＬ8 をリファレンスビット線としてオープンＢＬ方式で再書き込みを行う。また、センスアンプＳＡ3 につながるビット線対として、アレイＡのＢＬ5 と隣りのアレイＢの３本１組のビット線のうちの１本、例えばＢＬ11をリファレンスビット線としてオープンＢＬ方式で再書き込みを行う。
【００８９】
このような動作により、読み出し時にはオープンＢＬ特有のワード線を介したノイズは起こらず、フォールデッドＢＬの長所である非選択ワード線を介したノイズをキャンセルできる方式と同じになり、ノイズの低減がはかれる。
【００９０】
さらに、オープンＢＬ方式とフォールデッドＢＬ方式を組合せて、再書き込みするため、通常の再書き込み、ビット線のイコライズが可能となる。同様に、アレイＢのワード線が選択されても、読み出し時はアレイのビット線を共用のリファレンスとしてフォールデッドＢＬ構成となり、再書き込み時は、１組のビット線対はそのままフォールデッドＢＬ構成で再書き込み、残り１組のビット線対は共用リファレンスＢＬをやめて、メモリセルデータが読み出されたアレイＢのビット線と隣りのアレイＡのビット線（リファレンスＢＬ）を対として、オープンＢＬを構成し再書き込みを行う。
【００９１】
セルアレイは、ワード線とビット線の交点の数の２／３にメモリセルを配置したもので、従来の交点の数とメモリセルの数の等しいオープンＢＬ方式よりはメモリセル数が少ないが、交点の数の半分のメモリセルの数のフォールデッドＢＬ方式よりメモリセルの数が多いため、フォールデッドＢＬ方式に比べ大幅にメモリセルの面積を縮小できる。また、本実施例におけるセンスアンプのピッチは、ビット線（ＢＬ）の３本に１個のセンスアンプ（ＳＡ）を配置すればよく、オープンＢＬ方式に比べ、大幅にＳＡの設計ルールを緩和できる。
【００９２】
このようなセルアレイ構成において、本実施例では図１９に示すようにフォールデッドＢＬ方式での読み出し時には、選択したワード線の位置に拘らず、１つのビット線対に注目した場合、このビット線対の間に他のビット線対のうちのメモリセルが読み出されるビット線が挟まれる構成を取るようにメモリセル内のビット線とセンスアンプのビット線の接続を切り換えている。
【００９３】
例えば、ワード線ＷＡ0 を選択する場合を考える。ワード線が立ち上がる前に図２０に示すようにＰA12 ，ＰB11 ，ＰB1，を“Ｌ”レベルにしてＰA0，ＰB020，ＰB022を“Ｈ”レベルのままでＷＡ0 を立ち上げる。このとき、ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 にメモリセルデータが読み出される。そして、そのデータはＰA0，ＰB020，ＰB022が“Ｈ”のためセルデータが読み出されたＢＬ1 とリファレンスビット線ＢＬ3 をフォールデッドＢＬ対としてＳＡ0 に取り込まれる。
【００９４】
また同様に、セルデータが読み出されたＢＬ4 とリファレンスビット線ＢＬ6 を対としてＳＡ1 に、セルデータが読み出されたＢＬ2 とリファレンスビット線ＢＬ0 を対としてＳＡ2 にセルデータが読み出されたＢＬ5 とリファレンスビット線ＢＬ3 を対としてＳＡ3 に取り込まれる。このとき、リファレンスビット線ＢＬ3 はＳＡ0 ，ＳＡ3 のビット線対に対して共用のリファレンスとなる。
【００９５】
図１９の例では４カラム分しか無いため共用リファレンスビット線の例は１本しかないが、実際は３本に１本の割合で共用リファレンスビット線となる。従来の図３５と大きく異なる所は、例えばＳＡ0 のビット線対ＢＬ1 ，ＢＬ3 の間にＳＡ2 のセルデータが読み出されるビット線ＢＬ2 が挟まれ、ＳＡ1 のビット線対ＢＬ4 ，ＢＬ6 の間にＳＡ3 のセルデータが読み出されるビット線ＢＬ5 が挟まれ、ＳＡ2 のビット線対ＢＬ0 ，ＢＬ2 の間にＳＡ0 のセルデータが読み出されるビット線ＢＬ1 が挟まれ、ＳＡ3 のビット線対ＢＬ3 ，ＢＬ5 の間にＳＡ1 のセルデータが読み出されるビット線ＢＬ4 が挟まれている点である。
【００９６】
図２１には、ワード線ＷＡ0 が選択された場合の前述の読み出し動作を「太い線」で示している。ＢＬ1 ，ＢＬ3 はＳＡ2 に入るメモリセルデータが読み出されたＢＬ2 が読み出し信号量分変動し、これがＢＬ間の結合容量ＣBB（図２１）により隣接したビット線に与えるノイズはＳＡ0 のビット線対ＢＬ1 がＢＬ3 がＢＬ2 の両側に配置されるため、ＢＬ1 ，ＢＬ3 の両方に同量の同相のＢＬ間ノイズを与える。よって、ＳＡ0 から見ると読み出し時のビット線対ＢＬ1 ，ＢＬ3 の電位差は変わらず、ＢＬ2 のアレイノイズの影響をキャンセルできる。
【００９７】
従って、ビット線対ＢＬ1 ，ＢＬ3 はＳＡ1 用のメモリセルデータが読み出されるＢＬ4 からのみビット線間ノイズＣBBＶs （Ｖs はＢＬ4 の読み出し信号量）を受ける。これは、前記図３５のビット線間ノイズ量３ＣBBＶs の１／３に低減できる。このように、ビット線をツイストしなくてもノイズを低減できるため、チップサイズも小さいままで実現できる。
【００９８】
同様の理由により、ＳＡ1 ，ＳＡ2 ，ＳＡのビット線対も各々間に入るビット線からの読み出し信号に起因するＢＬ−ＢＬ間ノイズはキャンセルでき、ＷＡ0 を選択した場合、全てのビット線序で見ても読み出し時のＢＬ間ノイズはＣBBＶs と図３５の例の最大３ＣBBＶs の１／３の最大ＣBBＶs と低減できる。
【００９９】
メモリセルデータがセンスアンプに読み出された後の次の動作として、図２０に示すように、ＰA0，ＰB020，ＰB022を“Ｌ”レベルにしてセンスアンプを活性化して微小信号を増幅させる。
【０１００】
次に、このデータを元のメモリセルに戻す。即ち、再書き込みする場合を考える。ＳＡ0 ，ＳＡ1 に関してはＰA0を“Ｈ”レベルにして、ＢＬ1 ，ＢＬ3 を対、ＢＬ4 ，ＢＬ6 を対としてフォールデッド・ビット線方式でメモリセルに再書き込みを行う。
【０１０１】
このとき、ＢＬ3 はＳＡ0 で利用しておりＳＡ3 の再書き込みに利用できないので、ＳＡ2 ，ＳＡ3 の再書き込み動作はＰB020のみ“Ｈ”レベルに戻し、ＰB022は“Ｌ”レベルのままで逆に隣りのアレイＢにつながるＰC022を“Ｈ”レベルにする。よって、再書き込み時は図２２に示すようにＳＡ2 はビット線ＢＬ2 ，ＢＬ8 を対、ＳＡ3 はＢＬ5 ，ＢＬ11を対としてオープンＢＬ方式で行う。
【０１０２】
同様に、ワード線ＷＡ1 ，ＷＡ2 を選択する場合も、制御信号ＰA0，ＰA12 ，ＰB1，ＰB11 ，ＰB020，ＰB022，ＰC11 ，ＰC1，ＰC020，ＰC022をうまく図２０のように制御して、ＷＡ1 選択時のメモリセル読み出しのメモリセルのビット線とセンスアンプのビット線の接続を図２３のように切り換え、再書き込み時は図２４のように切り換える。
【０１０３】
ＷＡ2 選択時のメモリセル読み出しのメモリセルのビット線とセンスアンプのビット線の接続を図２５のように切り換え、再書き込み時は図２６のように切り換える。
【０１０４】
どの場合でも常に読み出し時ビット線対の間に、他のメモリセルが読み出されるビット線が来るように切り換えているため、ＢＬ間のアレイノイズは最大ＣBBＶs に低減できている。
【０１０５】
なお、図２５における最外端のＳＡ2 のビット線対ＢＬ0 ，ＢＬ2 とＳＡ1 のビット線対ＢＬ5 ，ＢＬ7 は間にＢＬ1 ，ＢＬ6 が挟まっており、このビット線はＷＡ2 選択時どこのセンスアンプにもメモリセルデータは読み出されないが、ＢＬ0 ，ＢＬ2 のビット線対、ＢＬ5 ，ＢＬ7 のビット線対から見ると読み出し時はノイズを受けない。
【０１０６】
図２１，図２３，図２５を比較して見ると分かるが、ワード線をＷＡ0 からＷＡ1 に変えることにより、セルアレイ内のメモリセルの位置は１ビット線分下に下がるが、その分、ＷＡ1 選択時はメモリセルアレイのビット線とセンスアンプのビット線の接続をメモリセルアレイのビット線１本分下げた形で接続を切り換えている。ＷＡ2 に変えた場合はＳＡ0 ，ＳＡ1 側はセルアレイのビット線１本分下げた形で、ＳＡ2 ，ＳＡ3 側は逆にＷＡ0 選択時と同じ接続にしている。このように、セルアレイのビット線とセンスアンプのビット線の接続を選択したワード線の位置に合わせて、切り換えることによりノイズを大幅に低減できる。
【０１０７】
（実施例１２）
図２７は、本発明の第１２の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。
【０１０８】
本実施例は、等価回路的には図１９の第１０の実施例と同じで、異なる点は、センスアンプとメモリセルを接続するスイッチの方向が、図２７の破線で囲んだ部分で、ワード方向にミラー反転している点である。この例に示すように、スイッチは等価回路を同等に保ちつつ配置位置を変えることができる。その動作は第１１の実施例と実質的に同様であるので、省略する。
【０１０９】
（実施例１３）
図２８は、本発明の第１３の実施例に係わるＤＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例を示している。図２９はその動作波形図を示してる。
【０１１０】
本実施例は、第１１の実施例の次のような問題点を解決することができる。例えば、図２１においてワード線ＷＡ0 が選択された場合、ＳＡ0 に注目すると、読み出し時ワード線が上がる前にＰA12 ，ＰB11 ，ＰB1が“Ｈ”から“Ｌ”レベルに下がる。このとき、セルアレイとセンスアンプ間のスイッチのトランジスタのゲートとソース又はゲートとドレイン間の容量カップリングにより、ソース又はドレインに接続するビット線は僅かに下がってしまう。この部分を図２１では“・”点で示してある。また、ワード線上昇後セルデータがＳＡ0 に入った後ＳＡ0 にデータをラッチするため、ＰA0，ＰB020，ＰB022も下げる。このときのカップリングの影響を受ける所を“×”で示してある。よって、ＳＡ0 のメモリセルデータが読まれるビット線／ＢＬA0は“・”が３ケ所、“×”が１ケ所、リファレンスビット線ＢＬA0は“・”が３ケ所、“×”が１ケ所。
【０１１１】
これに対してＷＡ1 選択時は図２３に示すように、ＳＡ0 のセルデータ側のビット線／ＢＬA0は“・”が２ケ所、“×”は１ケ所、リファレンス側のビット線ＢＬA0は“・”が３ケ所、“×”は１ケ所であり、ＷＡ2 選択時は図２５に示すように、ＳＡ0 のセルデータ側のビット線ＢＬA0は“・”が３ケ所、“×”が１ケ所、リファレンス側のビット線／ＢＬA0は“・”が２ケ所、“×”が１ケ所となりＷＡ0 〜ＷＡ2 の選択位置によりカップリングの影響が異な。その結果として、メモリセルの“１”データの読み易さと“０”データの読み易さとが異ってしまう。
【０１１２】
例えば、メモリセルデータが読み出されるビット線がカップリングを受け下がると“１”読みしにくく、“０”読みし易くなる。また、スイッチ等の僅かな配置の互い、レイアウトの異り、例えば図１９と図２７の異りのような場合でも僅かに“１”データの読み易さと“０”データの読み易さが異ってしまう可能性がある。
【０１１３】
図２８の第１３の実施例はこの問題を解決することができる。図２８において、センスアンプ部のビット線対に結合容量Ｃ1 を持つキャパシタを接続し、この対極に制御信号φ0 〜φ5 を接続し、メモリセル読み出し時このφ0 〜φ5 を動かすことにより、前記ビット線対間のアンバランスを補償する。これは、先に説明した第１の実施例の考え方と基本的に同じである。
【０１１４】
選択したワード線ＷＡ0 〜ＷＡ2 の位置により、ビット線対間のアンバランス量が異なるため第１３の実施例では、図２９に示すようにＷＡ0 〜ＷＡ2 の位置によりφ0 〜φ5 の振幅の値を変えている。この点が従来のダミーセル方式やカップリングにより１種類の補正、即ちこの例に当てはめると振幅を一定にする方式と異なる。
【０１１５】
図２９の例では、メモリセルが読み出されるビット線側に接続するセンスアンプ部のビット線につながるＣ1 の制御信号下げている。例えば、ＷＡ0 選択時メモリセルデータは／ＢＬA0に読み出されるため、φ0 を電圧ＶFFA0まで下げている。この可変な振幅を実現する回路例を図３０に示す。
【０１１６】
例えば、φ0 信号はプリチャージ時はφFFA0，φFFA1が“Ｌ”であり、Ｖccにプリチャージされる。ＷＡ0 選択時はＶFFA0のみ“Ｈ”レベルになりφ0 信号は電源ＶFFA0にまで下がるぐあいである。
【０１１７】
図３０のようにチップ内部で各種値の異なる電源ＶFFA0，ＶFFA1，ＶFFA2，ＶFOA0，ＶFOA1，ＶFOA2を発生させなくても、図３１のような別の回路方式を用いると、任意の電圧を簡単にＶccとＶssから発生できる。
【０１１８】
例えば図３１において、プリチャージ時／φPRE は“Ｈ”で容量ＣX0，ＣX1はＶssにプリチャージされ、φ0 はφFFA0，φFFA1が“Ｌ”レベルのため、Ｖccにプリチャージされている。次に、／φPRE が“Ｌ”レベルになりＷＡ0 が選択され、φFFA0が“Ｈ”レベルになると、容量ＣX0とφ0 の負荷容量ＣY の電荷分配で出力φ0 は下がる。
【０１１９】
ＣX0，ＣX1の値を変えると自由にφ0 の振幅を変えることができる。勿論この方式は図２７の方式にも適用できる。
【０１２０】
このようにφ0 〜φ5 の振幅を各自変える方式ばかりでなく、センスアンプの容量Ｃ1 の値を選択したワード線の位置，センスアンプの位置、即ち、φ0 ，φ1 の入るセンスアンプとφ2 ，φ3 ，φ4 ，φ5 の入るセンスアンプのＣ1 の値を個別に変えたり、ダミーワード線の振幅、外部書き込み形のダミーセルではダミーセルの電位を個別に変えることにより各種アンバランスを補正できる。
【０１２１】
なお、本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１２２】
次に、ワード線のアドレスを３で割った剰余を求める論理回路の出力をメモリセルアレイを駆動する信号として用いるＤＲＡＭで、論理回路の改良をはかった実施例について説明する。なお、以下の実施例では、本発明者らが既に提案した構成（特願平５−２２９２１５号）に適用した例を示しているが、先に説明した第１〜第１３の実施例にも適用できるのは勿論のことである。
【０１２３】
（実施例１４）
本発明の第１４の実施例に係わるＤＲＡＭの回路構成を図３９に示す。本実施例は、オープン・フォールデッドＢＬ方式のダイナミック型半導体記憶装置で、１つのセルアレイに２５６本のワード線が含まれる例である。基本的構成は従来例と同じである。
【０１２４】
ワード線のアドレスは、Ａ0 〜Ａ7 の８ビットのアドレスが用いられ、これらによって表される選択ワード線のアドレスを３で割った剰余を求める剰余回路を図４０に示す。
【０１２５】
本実施例では剰余を表すために、従来の技術で説明した例と同じく剰余回路の出力である３つの信号線Ｚ0 ，Ｚ1 ，Ｚ2 を用いる。即ち、アドレスを３で割った剰余が０の場合はＺ0 ＝“１”、剰余が１の場合はＺ1 ＝“１”、剰余が２の場合はＺ2 ＝“１”とすることによって剰余が幾つであるかを表現している。これに加えて本実施例では、さらにチップが待機状態であるということを表す第４の状態を、Ｚ0 ，Ｚ1 ，Ｚ2 の全てが“０”であることによって表している。
【０１２６】
剰余回路の出力とアドレス入力の関係を表で示すと、下記の（表２）のようになる。
【０１２７】
【表２】
0003772113.tif 000005
【０１２８】
本実施例における剰余回路は、図４０に示されるように、８ビットの２進数を２ビットずつ分割し、それぞれ２ビットずつの４組の数を３で割った剰余を求める回路Ａと、２つの３相信号を加算し、その結果をさらに３で割った剰余を出力する回路Ｂによって構成される。回路Ａ及び回路Ｂの具体的構成例を図４１に示す。
【０１２９】
また、剰余回路に対する入力は、アドレス信号Ａｉとその相補信号／Ａｉを用いている。これらのアドレス信号は、チップが待機状態にあるとき、全て“Ｌ”に固定されており、チップが活性化すると、Ａｉか／Ａｉのいずれか一方のみが“Ｈ”になる。
【０１３０】
チップが待機状態にある時、即ち全てのＡｉと／Ａｉが“Ｌ”に固定されている場合には、回路Ａの出力は全て“Ｌ”になる。従って、回路Ａの出力を入力とする回路Ｂの出力も全て“Ｌ”となり、結果として剰余回路全体の出力Ｚ0 ，Ｚ1 ，Ｚ2 も全て“Ｌ”になる。この状態からチップが活性化してＡｉか／Ａｉのいずれか一方が“Ｈ”になると、回路Ａの３つの出力の１つのみが“Ｈ”になる。この結果が回路Ｂに伝達されていき、最終的に剰余回路全体の３つの出力のうち１つのみが、待機状態の“Ｌ”から“Ｈ”に変化する。
【０１３１】
この様子を表したのが、図４２である。待機状態でＺ0 ，Ｚ1 ，Ｚ2 が全て“Ｌ”であることから、動作状態に移行した際に前記図５９に示したような多重選択が生じることはなく、常に安定した動作を実現することができる。
【０１３２】
（実施例１５）
図４３は本発明の第１５の実施例で、前記回路Ａの入力として４ビットのアドレスを用いた剰余回路の例である。
【０１３３】
この実施例に示す剰余回路では、４ビットのアドレス信号とその相補信号を入力して、それを３で割った剰余を出力する回路Ｃ（図４４）と、２つの回路Ｃの出力を入力とし、その和を３で割った剰余を出力とする回路Ｂによって構成される。回路Ｂは第１４の実施例で用いたものと同じである。
【０１３４】
本実施例では、Ａ0 〜Ａ3 及びこれらの相補信号を入力する第１の回路Ｃと、Ａ4 〜Ａ7 を入力とする第２の回路Ｃの３つずつの出力Ｙ00，Ｙ01，Ｙ02とＹ10，Ｙ11，Ｙ12を、第１の実施例で用いた回路Ｂに入力し、その出力Ｚ0 ，Ｚ1 ，Ｚ2 がＡ0 〜Ａ7 で表されるアドレスを３で割った剰余となっている。
【０１３５】
本実施例でも第１の実施例と同様に、回路Ｃの出力はチップが待機状態になってアドレス信号Ａｉとその相補信号／Ａｉの両方が“Ｌ”に固定されている場合には全て“Ｌ”になっており、結果として剰余回路の出力Ｚ0 ，Ｚ1 ，Ｚ2 も全て“Ｌ”に固定される。アドレスと出力の対応関係は、第１４の実施例と全く同様である。
【０１３６】
なお、第１４の実施例においてはアドレスを２ビット毎に分割し、それぞれを３で割った剰余を回路Ｂの加算回路によって加算しており、また第１５の実施例においてはアドレスを４ビット毎に分割し、それを加算している。このように、アドレスを分割してそれを３で割った剰余を加算することにより全体のアドレスを３で割った剰余を求める際に、アドレスの分割は、２ビット毎、４ビット毎、６ビット毎、…のように偶数ビット毎の分割が考えられる。
【０１３７】
一方、剰余を求めるべきアドレスの最大値は、通常１つのセルアレイに含まれるワード線の数であり、アドレスのビット数は通常は８ビット（２５６ワード線）から１０ビット（１０２４ワード線）程度である。従って、アドレスの分割は、２ビット毎或いは４ビット毎であることが望ましい。
【０１３８】
（実施例１６）
本発明の第１６の実施例に係わるＤＲＡＭの回路構成を図４５に示す。本実施例は、第１４及び第１５の実施例と同様にオープン・フォールデッドＢＬ方式のダイナミック型半導体記憶装置であるが、１つのセルアレイに５１２本のワード線が含まれる例である。
【０１３９】
ワード線のアドレスは、Ａ0 〜Ａ8 の９ビットのアドレスが用いられ、これらによって表される選択ワード線のアドレスを３で割った剰余を求める剰余回路の例は図４６である。
【０１４０】
剰余回路の出力とアドレス入力の関係を表で示すと、下記の（表３）ようになる。
【０１４１】
【表３】
0003772113.tif 000006
【０１４２】
（実施例１７）
本発明の第１７の実施例に係わるＤＲＡＭの回路構成を図４７に示す。本実施例は、第１４〜第１６の実施例と同様にオープン・フォールデッドＢＬ方式のダイナミック型半導体記憶装置であるが、１つのセルアレイに１０２４本のワード線が含まれる例である。
【０１４３】
ワード線のアドレスは、Ａ0 〜Ａ9 の１０ビットのアドレスが用いられ、これらによって表される選択ワード線のアドレスを３で割った剰余を求める剰余回路の例は図４８である。
【０１４４】
剰余回路の出力とアドレス入力の関係を表で示すと、下記の（表４）のようになる。
【０１４５】
【表４】
0003772113.tif 000007
【０１４６】
（実施例１８）
図４９、図５０は本発明の第１８の実施例で、３つの第１の入力Ｘ0 ，Ｘ1 ，Ｘ2 と３つの出力Ｙ0 ，Ｙ1 ，Ｙ2 を第２の入力の値に応じてつなぎかえるパストランジスタロジックを用いたバレルシフタを直列に接続した構成を用いた剰余回路の例である。
【０１４７】
図４９はバレルシフタの接続と出力ノードのプリチャージ回路、図５０は個々のバレルシフタの回路である。図５０のバレルシフタは、２ビットのアドレス信号Ａｉ，Ａｊとそれらの相補信号／Ａｉ，／Ａｊを第２の入力とし、これらによって第１の入力Ｘ0 ，Ｘ1 ，Ｘ2 と出力Ｙ0 ，Ｙ1 ，Ｙ2 との接続を制御している。
【０１４８】
本実施例では、ｎＭＯＳとｐＭＯＳの両方のトランジスタを用いてＸ0 ，Ｘ1 ，Ｘ2 とＹ0 ，Ｙ1 ，Ｙ2 の接続を行っている。ｎＭＯＳのトランジスタはゲート長ＬN 、ゲート幅ＷN を持ち、ｐＭＯＳのトランジスタはゲート長ＬP 、ゲート幅ＷP を持っている。ｎＭＯＳとｐＭＯＳの両方を用いるＣＭＯＳ構成は、入力の電位をしきい値落ちなく出力に伝える際に有効であるが、論理回路の出力としてはｎＭＯＳ又はｐＭＯＳのみでも同じ効果が得られる。
【０１４９】
入力Ｘ0 ，Ｘ1 ，Ｘ2 と出力Ｙ0 ，Ｙ1 ，Ｙ2 の接続関係を、下記の（表５）に示す。
【０１５０】
【表５】
0003772113.tif 000008
【０１５１】
チップが待機状態にある場合、アドレス信号Ａｉ，Ａｊ，／Ａｉ，／Ａｊは全て“Ｌ”になっているので、回路Ａの第１の入力と出力は電気的に絶縁となる。このとき、図４９の第４のバレルシフタの出力が電気的にフローティングとなるので、プリチャージ回路によって出力Ｚ0 ，Ｚ1 ，Ｚ2 の電位を固定している。即ち、待機状態においてはアドレス信号Ａ0 及びその相補信号／Ａ0 は“Ｌ”に固定されているため、この状態では出力Ｚ0 ，Ｚ1 ，Ｚ2 が各々接地電位にショートするようになっている。
【０１５２】
動作状態においては、Ａ0 又は／Ａ0 のどちらかが“Ｈ”になるため、プリチャージにおいてはＺ0 ，Ｚ1 ，Ｚ2 は接地とは絶縁される。但し、動作状態においてはこれらの出力ノードは直列に接続されたバレルシフタによって入力電位とつながるため、出力の電位が不定となることはない。即ち、アドレスＡ0 〜Ａ7 と剰余回路の出力Ｚ0 ，Ｚ1 ，Ｚ2 の関係は、第１４及び第１５の実施例と同様に、下記の（表６）のようになる。
【０１５３】
【表６】
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【０１５４】
（実施例１９）
図５１、図５２は本発明の第１９の実施例である。図５１はバレルシフタの接続回路、図５２は個々のバレルシフタの回路である。
【０１５５】
本実施例においては、個々のバレルシフタにおいて待機時に出力の電位を固定するプリチャージ回路を備えている。即ち、入力Ａｉ，Ａｊ，／Ａｉ，／Ａｊの全てが“Ｌ”である場合に、Ｘ0 ，Ｘ1 ，Ｘ2 とＹ0 ，Ｙ1 ，Ｙ2 を電気的に絶縁し、出力のみを接地電位に固定している。アドレスと出力の対応関係は第１４〜第１６の実施例と全く同様である。
【０１５６】
直列に接続されたそれぞれのバレルシフタのゲート長とゲート幅は、必ずしも一定である必要はない。ゲート幅Ｗとゲート長Ｌの比、即ちβ＝Ｗ／Ｌは一般にトランジスタの駆動能力に比例し、この大きさを直列に接続された４つのバレルシフタごとに少しずつ変化させることにより、剰余回路の入力から出力までの遅延時間が小さくなる効果を得ることができる。
【０１５７】
即ち本実施例においては、ｐＭＯＳトランジスタのβを、直列に接続された４つのバレルシフタＡ，Ｂ，Ｃ，Ｄについて、
βPA＞βPB＞βPC＞βPD
とすることによって遅延を最小にすることができる。これは、バレルシフタそのものが電気容量を持っているために、出力Ｚ0 ，Ｚ1 ，Ｚ2 から遠くなるに従ってプリチャージ時の“Ｌ”から選択状態の“Ｈ”に充電するために通過させなければならない電荷の量が多くなるためである。
【０１５８】
但し、本実施例においてはｎＭＯＳトランジスタのβについては動作速度に関係ないので、
βNA＝βNB＝βNC＝βND
で良い。
【０１５９】
（実施例２０）
図５３は本発明の第２０の実施例である。
【０１６０】
本実施例においては、第１４の実施例で用いた回路Ａの出力を、第１８の実施例で用いたバレルシフタに入力している。アドレスと出力の対応関係は、第１４〜第１７の実施例と全く同様である。
【０１６１】
（実施例２１）
図５４、図５５は本発明の第２１の実施例である。
【０１６２】
本実施例においては、２ビットとアドレスを１つのバレルシフタに入力する第１８〜第２０の実施例とは異なり、個々のアドレスに１つずつのシフタが対応している。
【０１６３】
但し、本実施例におけるシフタには２種類あり、アドレスＡｉ＝“１”の場合に出力を入力に対して＋１ずらし（Ｙ2 ＝Ｘ1 ，Ｙ1 ＝Ｘ0 ，Ｙ0 ＝Ｘ2 ）、Ａｉ＝“０”の場合には対応関係をずらさない（Ｙ2 ＝Ｘ2 ，Ｙ1 ＝Ｘ1 ，Ｙ0 ＝Ｘ0 ）第１のシフタＳ１と、アドレスＡｉ＝“１”の場合に対応関係を−１ずらし（Ｙ2 ＝Ｘ0 ，Ｙ1 ＝Ｘ2 ，Ｙ0 ＝Ｘ1 ）、Ａｉ＝“０”の場合には対応関係をずらさない第２のシフタＳ２を用いる。
【０１６４】
ここで、偶数アドレスの場合（Ａ0 ，Ａ2 ，Ａ4 ，Ａ6 ）は第１のシフタＳ1 を用い、奇数アドレス（Ａ1 ，Ａ3 ，Ａ5 ，Ａ7 ）の場合は第２のシフタＳ2 を用いる。図５５はこれらのシフタＳ１，Ｓ２の回路図である。
【０１６５】
本実施例では、第１８の実施例と同様に、剰余回路の出力の最終段（Ｚ0 ，Ｚ1 ，Ｚ2 ）にプリチャージ回路が設けられており、チップが待機状態の際にはＺ2 ＝Ｚ1 ＝Ｚ0 ＝“Ｌ”に固定されるが、勿論第１９の実施例と同様に、個々のシフタにプリチャージ回路を設けても同じ効果が得られる。
【０１６６】
本実施例の剰余回路の出力と入力アドレスの対応も第１４〜第１８の実施例と全く同様となる。
【０１６７】
【発明の効果】
以上詳述したように本発明によれば、オープン・フォールデッドＢＬ方式のダイナミック型半導体記憶装置において、３本のワード線アドレス毎に周期的に制御の規則性が変化するセルアレイのビット線とセンスアンプの接続ゲートや、ダミーワード線を選択するために必要な、ワード線アドレスを３で割った剰余を求める剰余回路の出力を、チップが待機状態にある際には剰余の解以外の状態を固定することによって、チップが活性化した際の、制御回路におけるハザードを回避し、安定した動作を実現することができる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＤＲＡＭの回路構成を示す図。
【図２】第１の実施例の動作を説明するための駆動タイミング図。
【図３】第２の実施例に係わるＤＲＡＭの回路構成を示す図。
【図４】第３の実施例に係わるＤＲＡＭの回路構成を示す図。
【図５】第３の実施例の動作を説明するための駆動タイミング図。
【図６】図４の回路における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図７】図４の回路における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図８】図４の回路における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図９】第４の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１０】第４の実施例の動作を説明するための駆動タイミング図。
【図１１】第５の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１２】第６の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１３】第６の実施例の動作を説明するための駆動タイミング図。
【図１４】図１２の回路における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図１５】第７の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１６】第８の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１７】第９の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１８】第１０の実施例に係わるＤＲＡＭの回路構成を示す図。
【図１９】第１１の実施例に係わるＤＲＡＭの回路構成を示す図。
【図２０】第１１の実施例の動作を説明するための駆動タイミング図。
【図２１】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２２】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２３】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２４】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２５】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２６】第１１の実施例におけるビット線接続切り替え状態を示す図。
【図２７】第１２の実施例に係わるＤＲＡＭの回路構成を示す図。
【図２８】第１３の実施例に係わるＤＲＡＭの回路構成を示す図。
【図２９】第１３の実施例の動作を説明するための駆動タイミング図。
【図３０】第１３の実施例における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図３１】第１３の実施例における制御信号φ0 〜φ4 の駆動回路例を示す図。
【図３２】従来のオープンＢＬ方式とフォールデッドＢＬ方式の構成を示す図。
【図３３】オープンＢＬ方式とフォールデッドＢＬ方式を組み合わせたＤＲＡＭの構成例を示す図。
【図３４】図３３の動作を説明するための模式図。
【図３５】オープンＢＬ方式とフォールデッドＢＬ方式を組み合わせたＤＲＡＭの構成例を示す図。
【図３６】図３５の動作を説明するための模式図。
【図３７】図３５の動作を説明するための駆動タイミング図。
【図３８】従来装置におけるＢＬ−ＢＬ間のノイズの発生原理を示す図。
【図３９】第１４の実施例に係わるＤＲＡＭの回路構成を示す図。
【図４０】第１４の実施例に用いた剰余回路の構成例を示す図。
【図４１】剰余回路に用いた回路Ａ及び回路Ｂの具体的構成を示す図。
【図４２】第１４の実施例における動作波形を示す図。
【図４３】第１５の実施例における剰余回路の構成例を示す図。
【図４４】剰余回路に用いた回路Ｃの具体的構成を示す図。
【図４５】第１６の実施例に係わるＤＲＡＭの回路構成を示す図。
【図４６】第１６の実施例における剰余回路の構成例を示す図。
【図４７】第１７の実施例に係わるＤＲＡＭの回路構成を示す図。
【図４８】第１７の実施例における剰余回路の構成例を示す図。
【図４９】第１８の実施例における剰余回路の構成例を示す図。
【図５０】第１８の実施例で剰余回路に用いたバレルシフタの具体的構成を示す図。
【図５１】第１９の実施例における剰余回路の構成例を示す図。
【図５２】第１９の実施例で剰余回路に用いたバレルシフタの具体的構成を示す図。
【図５３】第２０の実施例における剰余回路の構成例を示す図。
【図５４】第２１の実施例における剰余回路の構成例を示す図。
【図５５】第２１の実施例で剰余回路に用いたシフタの具体的構成を示す図。
【図５６】従来のオープン・フォールデッドＢＬ方式ＤＲＡＭの回路構成を示す図。
【図５７】図５６の構成でのビット線とメモリセル及びセンスアンプの接続を示す図。
【図５８】従来のＤＲＡＭに用いた剰余回路の構成例を示す図。
【図５９】従来の剰余回路を用いた場合における動作波形を示す図。
【符号の説明】
ＳＡ…センスアンプ
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ…ワード線
ＤＷ…ダミーワード線
φ…クロック
Ｃ…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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