(57)【特許請求の範囲】
【請求項１】
電気システムのためのクロック発生器であって、前記クロック発生器は、少なくとも１つの出力クロック信号を与える能力があり、前記クロック発生器は、
前記少なくとも１つの出力クロック信号を発生するための手段と、
不能化活性化信号の受信の際に前記発生するための手段を不能化するための手段と、
シャットダウンエントリ要求信号を受信するための手段と、
前記受信したシャットダウンエントリ要求信号が予め定められたプロトコール要件を満たしていることを確認するための手段とを含み、
前記確認するための手段は、少なくとも２つのレジスタを含み、
前記確認するための手段は、受信したシャットダウンエントリ要求信号が予め定められたプロトコール要件を満たしていることを確認した際には、前記不能化活性化信号を発生し、
前記不能化活性化信号は、前記不能化するための手段に導出され、
前記予め定められたプロトコール要件は、前記少なくとも２つのレジスタへの予め定められた順番での予め定められた数の書込みを含み、
前記確認するための手段は、前記少なくとも２つのレジスタへの書込みを検出する能力を有するインターロック機構をさらに含み、かつ前記少なくとも２つのレジスタのうちの１つが、ダミーレジスタであり、
前記インターロック機構は、前記予め定められたプロトコール要件が満たされる場合を除いて、前記少なくとも２つのレジスタのうちの一方への書込みアクセスを阻止する、クロック発生器。
【請求項２】
少なくとも１つの出力クロック信号を制御するための方法であって、
不能化要求信号を受信するステップと、
前記不能化要求信号を受取ってから予め定められた長さの時間の後に前記少なくとも１つの出力クロック信号を停止するステップと、
可能化要求信号を受信するステップと、
前記可能化要求信号を受信した後に前記少なくとも１つの出力クロック信号を開始する
ステップとを含み、
前記少なくとも１つの出力クロック信号を停止する前記ステップが、
前記不能化要求信号が予め定められたプロトコール要件を満たしていることを確認するステップと、前記不能化要求信号が前記予め定められたプロトコール要件を満たしている場合にのみ前記不能化要求信号を処理するステップとを含み、
前記予め定められたプロトコール要件は、少なくとも２つのレジスタへの予め定められた順番での予め定められた数の書込みを含み、
前記少なくとも２つのレジスタのうちの１つが、ダミーレジスタであり、
前記確認するステップは、前記少なくとも２つのレジスタへの書込みを検出することができるインターロックステップをさらに含み、
前記インターロックステップは、前記予め定められたプロトコール要件が満たされる場合を除いて、前記少なくとも２つのレジスタのうちの一方への書込みアクセスを阻止するステップを含む、方法。
【請求項３】
前記少なくとも１つの出力クロック信号を開始する前記ステップが、
前記可能化要求信号の受信に応じて、第１のクロック信号を開始するステップと、
前記第１のクロック信号を開始する前記ステップに引続きある遅延の後に前記少なくとも１つの出力クロック信号を開始するステップとを含み、前記少なくとも１つの出力クロック信号が前記第１のクロック信号を分周したものである、請求項２に記載の方法。
【請求項４】
前記少なくとも１つの出力クロック信号を停止する前記ステップが、前記可能化要求信号が、前記不能化要求信号を受取った後でかつ前記予め定められた長さの時間が過ぎる前に受信される場合には、前記少なくとも１つの出力クロック信号を停止しないステップを含む、請求項２に記載の方法。
【請求項５】
前記少なくとも１つの出力クロック信号を停止するステップが、前記不能化要求信号の最も最近のアサートに引続く前記予め定められた長さの時間の後に前記少なくとも１つの出力クロック信号を停止するステップを含む、請求項２に記載の方法。
【請求項６】
少なくとも１つの割込要求信号に応答して前記可能化要求信号を発生するステップをさらに含み、前記可能化要求信号が、前記少なくとも１つの割込要求信号がマスクされている場合でも発生され、前記可能化要求信号は、割込マスクをバイパスすることによって生成される、請求項２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】
この発明はクロック駆動電気システムに関し、かつより詳細にはクロック駆動電気システムの電力消費を低減する上で使用する電気回路に関する。
【０００３】
【先行技術の歴史】
電力消費を最小限にすることは多くの電気回路設計の重要な目的である。一般的にはいくつかの理由により低減された電力消費が望ましく、その理由の１つは電池を電源とする回路の場合に電池の寿命を延ばすためである。電池を電源とする回路においては、電気装置の電力消費を低減することで、一般的にはその回路に電力を送る電池の寿命が延びると考えられている。電池の寿命が延びれば多くの応用において役に立つ。たとえばコードレス電話における電池を電源とする回路の場合には、電池の寿命が延びることによってより長いアイドルタイム、すなわち使用の間の期間が得られる。
【０００４】
電気の技術分野において周知のように、数多くの機能ブロックから構成される電気システムの電力消費はいくつかの異なる電力モードの使用により制御され得、いくつかのモードはシステムにおけるある機能ブロックを不能化する。これらの電力モードは、すべての機能ブロックが活性状態にあるフルの活性（active）モードと、最小限の動作に必要な機能ブロックのみが可能化（enable）される部分活性モードと、システムを活性モードに戻すキーイベントを認識するのに必要なものを除いてはすべての機能ブロックが不能化されるパワーダウンモードとを含み得る。電力消費が最も少ないのはこのパワーダウンモードである。
【０００５】
電気回路において電力を節約する既知の方法に、その間電気システム内で機能ブロックをシーケンスする内部クロック信号が不能化されるパワーダウンモードを実施する方法がある。当業者に周知のもう１つの方法は、パワーダウンモードの間に、内部クロック信号を発生する発振器またはクロック発生器回路を不能化する方法である。活性クロック信号がなければ、機能ブロックは不能化されかつ電力消費は最小限となる。
【０００６】
パワーダウンモードへのエントリはソフトウェア制御の下に行なわれ得る。ソフトウェアプログラムによりパワーダウンモードを選択することでシステムコントローラに予め定められた数のシステムクロックサイクルの内部カウントダウンを開始させ、その後発振器またはクロック発生器回路が不能化される。このカウントダウン期間は、マイクロプロセッサが、クロックが停止される前にパワーダウンモードに関して準備するために使用され得る。このカウントダウンは一般的には内部カウンタを活性化することにより達成される。たとえば、２５６クロックサイクルのカウントダウンは８ビットのカウンタにより行なわれ得る。このカウントダウンはカウントダウン期間の間に割込みが発生した場合にはキャンセルされ得る。
【０００７】
パワーダウンモードはたとえばハードウェアリセットまたは他のタイプの割込み等のいくつかの条件の発生により解除され得る。
【０００８】
パワーダウンモードは電力節約の効果的な手段ではあるが、これまでいくつかの欠点および欠陥を抱えていた。これらの欠陥の１つがパワーダウンモードにエントリする要求から発振器の不能化（disable ）までの遅延を与えるためのカウンタの使用にまつわる費用である。
【０００９】
電力を節約するためにパワーダウンモードを使用することのもう１つの欠点および欠陥は発振器が初めにオンされた際に発生する不安定なクロックパルスによって引起こされるエラーの可能性である。
【００１０】
また、パワーダウンモードへのエントリはソフトウェアで制御され得るが、ソフトウェアエラーまたは雑音により装置がパワーダウンモードに偶発的にエントリして多くの機能ブロックの予期しない不能化を引起こすといった問題があった。
【００１１】
パワーダウンモードの使用にまつわるもう１つの問題は必要なハウスキーピング動作を完了するのに十分な時間が得られないという結果を引起こすパワーダウンモードへの時期尚早なエントリの可能性である。この時期尚早なエントリは異なるソフトウェアルーティンからパワーダウンモードへエントリするという先の要求により引起こされ得る。
【００１２】
さらに起こり得る問題は、装置がパワーダウンモードを解除して活性パワーモードに戻る手段を備えずにパワーダウンモードにエントリしてしまうという可能性である。このような可能性は、たとえばパワーダウンモードにエントリする前にプログラムがプロセッサにパワーダウンモードを解除するよう信号を送ると考えられる割込みを可能化しない場合等に起こり得る。
【００１３】
【発明の概要】
本願発明はシャットダウンモードにおかれることが可能なクロック発生器を設けることにより先行技術の欠点および欠陥を克服するものであり、このモードの間にはクロック発生器は如何なるクロック信号をも発生しない。この発明はまたシャットダウンモードへのエントリ要求に応答して出力クロック信号を不能化しかつシャットダウンモードの解除要求に応答して、出力クロック信号を可能化することにより電力消費を低減するために使用され得る。また、電力消費はシャットダウンモードの間に発振器を不能化しかつ活性モードの間に発振器を可能化することにより低減され得る。
【００１４】
クロック発生器は、シャットダウンエントリ要求信号を受けるための構造と、シャットダウンエントリ要求信号に応答して、クロック発生器をシャットダウンモードにおくための構造と、クロック発生器をシャットダウンモードにおく構造の動作を、シャットダウンエントリ要求信号を受信するための構造が受信した後予め定められた最小時間遅延するための構造とを含む。本願発明の実施例においては、遅延のための構造は予め定められた最小時間が過ぎた後停止発振器信号を発生するシャットダウンエントリ遅延タイマを含んでもよく、かつクロック発生器をシャットダウンモードにおくための構造は、停止発振器信号のアサートに応答して停止される発振器を含んでもよい。シャットダウンエントリ遅延タイマはパルス駆動型でもよい。また、予め定められた最小時間は２つのパルスの間の時間の量により規定され得る。これらのパルスは非可変のクロック信号から発生され得る。
【００１５】
この発明のある実施例では、クロック発生器は少なくとも１つの出力クロック信号を発生するための構造と、この発生するため構造を不能化活性化信号の受信の際に不能化するための構造と、シャットダウンエントリ要求信号を受信するための構造と、受信されたシャットダウンエントリ要求信号が予め定められたプロトコール要件を満たしていることを確認するための構造とを含み得る。確認のための構造は少なくとも２つのレジスタを含みかつ受信されたシャットダウンエントリ要求信号が予め定められたプロトコール要件を満たしていることが確認された際には不能化活性化信号を発生し、この不能化活性化信号が不能化のための構造により受信され得る。この発明のある実施例では、確認のための構造がさらにこの少なくとも２つのレジスタへの書込みを検出することが可能なインターロック機構を含み得る。また、この少なくとも２つのレジスタのうちの一方はダミーレジスタでもよい。インターロック機構は、予め定められたプロトコール要件が満たされている場合を除いてはこの少なくとも２つのレジスタのうちの一方に対する書込みアクセスを阻止し得る。予め定められたプロトコール要件はこの少なくとも２つのレジスタへの予め定められた順番での予め定められた数の書込みでもよい。
【００１６】
この発明のクロック発生器は少なくとも１つの出力クロック信号を提供しかつシャットダウンエントリ要求信号を受信するための構造と、シャットダウン解除要求信号のアサートの際に活性化されるクロック信号を発生するための構造と、クロック信号から派生する少なくとも１つの出力クロック信号を発生するための構造と、シャットダウン解除要求信号のアサートからカウントされた長さの時間この少なくとも１つの出力クロック信号の発生を遅延するための構造とを含み得る。この発明のある実施例においては、クロック信号を発生するための構造は発振器を含んでもよく、かつこの少なくとも１つの出力クロック信号を発生するための構造はクロック分周器を含んでもよい。遅延手段はシャットダウン解除要求信号のアサートの際に初期化されかつカウントされた長さの時間の後にクロック有効信号を発生するカウンタを含み得る。クロック有効信号はクロック有効信号の受信の際に活性化されるクロック分周器へ導出され得る。
【００１７】
この発明はまたクロック発生器回路と割込バイパス回路とを含む少なくとも１つの出力クロック信号を制御するためのシステムを提供する。このクロック発生器回路は不能化要求信号を受信するための構造と、不能化要求信号を受取ってから予め定められた長さの時間の後にこの少なくとも１つの出力クロック信号を停止するための構造と、可能化要求信号を受信するための構造と、可能化要求信号を受取った後この少なくとも１つの出力クロック信号を開始するための構造とを含み得る。割込バイパス回路はマスクされていた場合でも発生され得る少なくとも１つの割込要求信号に応答して可能化要求信号を発生する構造を含み得る。
【００１８】
またこの発明により、不能化要求信号を受信するための構造と、可能化要求信号を受信するための構造と、不能化要求信号を受取ってから予め定められた長さの時間の後に少なくとも１つの出力クロック信号を停止するための構造とを含む少なくとも１つの出力クロック信号を制御するためのシステムが設けられる。少なくとも１つの出力クロック信号を停止するための構造は、可能化要求信号が不能化要求信号の受信の後でかつ予め定められた長さの時間が経過する前に受信された場合にはこの少なくとも１つの出力クロック信号を停止しないための構造を含み得る。
【００１９】
さらに、この発明は少なくとも１つの出力クロック信号を制御するための方法を提供する。この発明により提供される方法は、不能化要求信号を受信するステップと、不能化要求信号を受取ってから予め定められた長さの時間の後に少なくとも１つの出力クロック信号を停止するステップと、可能化要求信号を受信するステップと、可能化要求信号を受信した後に少なくとも１つの出力クロック信号を開始するステップとを含む。この発明のある実施例では、少なくとも１つの出力クロック信号を開始するステップは第１のクロック信号を開始するステップと、第１のクロック信号を開始するステップに引続く遅延の後に少なくとも１つの出力クロック信号を開始するステップとを含む。この少なくとも１つの出力クロック信号は第１のクロック信号から派生したものでもよい。
【００２０】
少なくとも１つの出力クロック信号を停止するステップは不能化要求信号が予め定められたプロトコール要件を満たしていることを確認するステップと、不能化要求信号が予め定められたプロトコール要件を満たしている場合にのみ不能化要求信号を処理するステップとを含み得る。
【００２１】
この発明のある教示によれば、少なくとも１つの出力クロック信号を停止するステップは不能化要求信号を受信した後でかつ予め定められた長さの時間が経つ前に可能化要求信号が受信された場合には少なくとも１つの出力クロック信号を停止しないステップを含み得る。
【００２２】
この発明のある実施例においては、少なくとも１つの出力クロック信号を停止するステップは不能化要求信号の最も最近のアサートに引続く予め定められた長さの時間の後に少なくとも１つの出力クロック信号を停止するステップを含み得る。
【００２３】
この発明のある教示によれば、少なくとも１つの出力クロック信号を制御するための方法は少なくとも１つの割込要求信号に応答して可能化要求信号を発生するステップをも含み、可能化要求信号は少なくとも１つの割込要求信号がマスクされていた場合でも発生される。
【００２４】
したがって、本願発明の目的の１つは、そのクロック発生器が動作する電気システムにより消費される電力を節約するために使用され得るシャットダウンモードが可能なクロック発生器を提供することである。
【００２５】
本願発明のもう１つの目的はシャットダウンモードへの偶発的エントリを防止する能力を提供することである。
【００２６】
本願発明のさらにもう１つの目的はすべての割込要求信号がマスクされていた場合でもシャットダウンモードを解除する能力を与えることである。
【００２７】
本願発明のさらにもう１つの目的はシャットダウンモードへのエントリの最も最近の要求の後にシャットダウンモードへのエントリを準備する最小量の時間を与える能力を提供することである。
【００２８】
本願発明の他の目的、利点および新規な特徴は添付の図面とともに考察する際に、以下の発明の詳細な説明によりより明らかになることであろう。
【００２９】
【詳細な説明】
図面を参照して、図１には本願発明の教示に従うシャットダウンモードが可能なクロック発生器４を採用する電気システム２が示される。電気システム２は１つまたは２つ以上のモジュール６を含むことが可能で、そのそれぞれがクロック発生器４により発生されるモジュールクロック信号８の１つによりシーケンスされ得る。クロック発生器４は活性モードで動作するかまたはシャットダウンモードにソフトウェアでプログラムされ得る。クロック発生器４をシャットダウンモードにプログラムすることができるので、クロック発生器４が動作する電気システム２の電力消費が最小限になる。その活性モードにおいては、クロック発生器４は電気システム２内でモジュール６をシーケンスするために使用するいくつかのモジュールクロック信号８を出力する。そのシャットダウンモードにおいては、クロック発生器４はすべてのモジュールクロック信号８を不能化し、これによりこれらモジュールクロック信号によりシーケンスされたすべてのモジュール６が効果的に不能化され、かつこれによりこれらのモジュールにより消費される電力が低減される。モジュールクロック信号８がそこから派生する発振器１０を停止することによりシャットダウンモードの間のさらなる電力低減が達成される。
【００３０】
好ましい実施例においては、クロック発生器４は図１に示される６つの機能ブロックを含み、それらは発振器１０、シャットダウン制御回路１２、シャットダウンエントリー遅延タイマ１４、クロック分周器１６、クロック有効遅延タイマ１８、およびレジスタアクセス回路２０である。
【００３１】
発振器１０は線２２上に外へ出ていくクロック信号ＣＬＫを与え、これはクロック分周器１６とクロック有効遅延タイマ１８とへ導出される。発振器１０によるＣＬＫの発生は半導体技術の分野では典型的な発振器回路により達成され得る。たとえば、発振器１０は図１に示される外部線ＸＴＡＬ１およびＸＴＡＬ２を経由して外部並列共振水晶４０に接続されるかまたは外部線ＸＴＡＬ２を経由して外部クロック源（図示せず）に接続され得る。
【００３２】
この発明の一実施例においては、発振器１０は、その活性モードの間に可能化されかつＣＬＫ信号を発生し、かつそのシャットダウンモードの間には不能化されてＣＬＫ信号を発生しない。シャットダウンモードでは、発振器の動作はシャットダウンエントリ遅延タイマ１４から線２４上に導出されるＳＴＯＰ  ＯＳＣＩＬＬＡＴＯＲ信号の活性化に応答して不能化され得る。ひとたびシャットダウンモードになると、発振器はシャットダウン制御回路１２から線２６上に導出されるＲＥＳＴＡＲＴ  ＯＳＣＩＬＬＡＴＯＲ信号のアサートの際に再びスタートされ得る。
【００３３】
上に述べたとおり、発振器１０を活性またはシャットダウンモードにおくことはシャットダウン制御回路１２およびシャットダウンエントリ遅延タイマ１４から受信される制御信号により実施される。シャットダウン制御回路１２はそのアサートがシャットダウンの解除の要求を示す、線２８上で受信される信号ＳＤＥＸＩＴに応答し、かつそのアサートがシャットダウンモードへのエントリの要求を示す、線３０上で受信される信号ＳＤＥＮＴＲに応答し得る。これらの信号に応答して、シャットダウン制御回路１２はシャットダウンエントリ遅延タイマ１４により受信される線３２上に導出される外へ出るＳＴＡＲＴ  ＴＩＭＥＲ信号と、発振器１０およびクロック有効遅延タイマ１８により受信される線２６上に導出されるＲＥＳＴＡＲＴ  ＯＳＣＩＬＬＡＴＯＲ信号とを含む制御信号を発生する。もう１つのこのような制御信号が線３４上で導出されるＡＢＯＲＴ  ＳＥＱＵＥＮＣＥ信号であり、この信号はシャットダウンエントリ遅延タイマ１４により受信される。
【００３４】
シャットダウンエントリ遅延タイマ１４はシャットダウンモードエントリ要求と発振器１０の不能化との間に時間遅延を与える。この時間遅延は、電気システム２内の１つまたは２つ以上のモジュール６がそのアイドル状態にプログラムされるかまたは何らかの必要なハウスキーピング動作を完了するために使用され得る。この発明の一実施例においては、シャットダウンエントリ遅延タイマ１４は線３６上の入来クロック信号を受信する。また線３２および３４それぞれを経由してＳＴＡＲＴ  ＴＩＭＥＲ信号とＡＢＯＲＴ  ＳＥＱＵＥＮＣＥ信号とを、シャットダウン制御回路から受信する。これらの信号に応答して、シャットダウンエントリ遅延タイマ１４は発振器１０とクロック有効遅延タイマ１８とに導出される線２４上のＳＴＯＰ  ＯＳＣＩＬＬＡＴＯＲ信号を与える。
【００３５】
シャットダウンエントリ遅延タイマ１４はＳＴＯＰ  ＯＳＣＩＬＬＡＴＯＲ信号をアサートする前でＳＴＡＲＴ  ＴＩＭＥＲ信号のアサートの後に３．５６ｍｓｅｃないし７．１２ｍｓｅｃの遅延を提供し得る。この遅延を提供するために、シャットダウンエントリ遅延タイマ１４は線３６上に２８０．９Ｈｚクロック信号を受信しかつこの２８０．９Ｈｚクロック信号の各立上がり端縁に応答して内部パルスを発生する。こうして、内部パルスは３．５６ｍｓｅｃｓごとに発生される。このパルス信号（図示せず）については、今後３．５６ｍｓｅｃキャリアウト信号と呼ぶことにする。ＳＴＡＲＴ  ＴＩＭＥＲ信号のアサートの後、シャットダウンエントリ遅延タイマ１４はこのようなパルスの第２のものがＳＴＡＲＴ  ＴＩＭＥＲ信号のアサートに引続いて発生された後にのみＳＴＯＰ  ＯＳＣＩＬＬＡＴＯＲ信号をアサートする。したがって、ユーザは、シャットダウンモードへのエントリが要求されてから、シャットダウンモードにシステムがエントリしモジュールをアイドル状態にプログラムしかつ何らかの他の必要なハウスキーピングルーチンを行なうまで少なくとも３．５６ｍｓｅｃｓを有することになる。
【００３６】
システム内に既存の遅いクロックたとえば図１に示される２８０．９Ｈｚクロック等を使用することは、シャットダウンモードへのエントリの前に遅延を設けるのには効率的でかつ費用を節約するやり方である。既存の遅いクロックを使用することで、より早いシステムクロックを分周するために、より高価なマルチビットカウンタを内蔵する必要がなくなる。
【００３７】
クロック分周器１６は発振器１０から線２２上にクロック信号ＣＬＫを受信しかつそれを同じ電気システム２内のいくつかのモジュール６をシーケンスするために使用され得る異なる周波数のいくつかのモジュールクロック信号８に分周し得る。クロック分周器１６はＣＬＫが停止された際にモジュールクロック信号８を不能化しかつＣＬＫが再スタートされかつ線３８上に受信されたクロック有効信号ＣＬＫＶＬＤがアサートされた際にモジュールクロック信号を可能化する。発信器１０が動作していても、クロック分周器は、線３８上のＣＬＫＶＬＤ信号がアサートされていない場合にはモジュールクロック信号を発生しない点に留意されたい。
【００３８】
クロック有効遅延タイマ１８は、発振器１０が可能化されてからモジュールクロック出力が可能化されるまでの遅延を与える。この遅延は、ＣＬＫ信号が、モジュールクロック信号の発生に際しクロック分周器１６により使用される前に安定化する時間を与える。この遅延により不安定なクロックパルスにより引起こされるエラーが防止される。一実施例においては、クロック有効遅延タイマ１８の内部のカウンタ（図示せず）はシャットダウンエントリ遅延タイマ１４により発生されるＳＴＯＰ ＯＳＣＩＬＬＡＴＯＲ信号のアサートに応答してクリアされる。また、カウンタはシャットダウン制御回路１２により発生されるＲＥＳＴＡＲＴ ＯＳＣＩＬＬＡＴＯＲ信号のアサートに応答してそのカウントダウンを開始する。カウントダウンが完了すると、クロック有効遅延タイマ１８はクロック分周器１６により受信される線３８上のＣＬＫＶＬＤ信号をアサートする。ＣＬＫＶＬＤがアサートされかつ発振器１０が可能化されると、クロック分周器は、電気システム２内でモジュール６をシーケンスするために使用されるモジュールクロック信号８を発生する。
【００３９】
シャットダウンモードへのエントリはソフトウェア制御の下に行なわれかつ図１に示されるＵＣＣＣＲレジスタ４２等のシャットダウン制御レジスタへのデータバス４８を経由する適切なデータの書込みにより開始され得る。たとえば、シャットダウンモードへのエントリはこれ以後ＵＣＣＣＲ（７）と呼ぶ、シャットダウン制御レジスタの最上位ビットを設定することにより開始され得る。ＵＣＣＣＲレジスタへの書込アクセスはクロック発生器４が偶発的にシャットダウンモードにおかれることを防ぐアクセス制御機構により保護され得る。このようなアクセス制御機構はシャットダウン保護レジスタＵＣＣＣＰ４６等のダミーレジスタとともにインターロック機構４４を含むことが可能で、その双方が図１のレジスタアクセス制御回路２０内に示される。インターロック機構４４はＵＣＣＣＰレジスタ４６とＵＣＣＣＲレジスタ４２への書込みを認識し、特定のシャットダウンレジスタアクセスシーケンスが完了した場合にのみＵＣＣＣＲレジスタへのデータの書込みを許容する。このシーケンスは予め定められたシーケンスでＵＣＣＣＰおよびＵＣＣＣＲレジスタへの予め定められた数の書込みを含み得る。適切なデータをＵＣＣＣＲレジスタへ上首尾に書込んだ際には、ＳＤＥＮＴＲ信号が線３０上でアサートされ、シャットダウンモードへエントリする要求の信号を出す。このアクセス保護構成によりクロック発生器のシャットダウンモードへの偶発的な設定が避けられ、かつひいては潜在的なソフトウェアの問題による偶発的クロックの停止の危険が低減される。
【００４０】
以上に基づき、本願発明が電気システム内での電力消費を低減するために使用され得るシャットダウンモードにソフトウェアでプログラムされることが可能なクロック発生器を提供することが明らかとなったはずである。本願発明は、発振器、シャットダウン制御手段、および第１の時間遅延手段を含む。本願発明の実施例はまたクロック分周器、第２の時間遅延手段、およびレジスタアクセス保護手段を含んでもよい。
【００４１】
シャットダウンモードへのエントリおよびシャットダウンモードの解除の間の図１のクロック発生器４の動作について図２の波形図を参照して説明することにする。時間ｔ０の前には、クロック発生器４はその活性モードにあり、発振器１０が可能化され、かつモジュールクロック信号８が可能化される。時間ｔ０では、ＵＣＣＣＲ（７）はソフトウェアにより設定されると仮定する。ＵＣＣＣＲ（７）を設定することによりレジスタアクセス回路２０が線３０上にＳＤＥＮＴＲ信号をアサートする。ＳＤＥＮＴＲ信号のアサートに応答して、シャットダウン制御回路１２はシャットダウンエントリ遅延タイマ１４に導出される線３２上のＳＴＡＲＴ  ＴＩＭＥＲ信号をアサートする。ＳＴＡＲＴ  ＴＩＭＥＲ信号のアサートによりシャットダウンエントリ遅延タイマ１４がシャットダウンエントリ要求に引続く第２の内部３．５６ｍｓｅｃキャリアウトパルスに対しＳＴＯＰ
ＯＳＣＩＬＬＡＴＯＲ信号をアサートすることになり、かつ時間ｔ２が第２番目のものをマークする。したがって、時間ｔ２はｔ０の後の３．５６ないし７．１２ｍｓｅｃｓの間に発生することになる。時間ｔ２では、シャットダウンエントリ遅延タイマが発振器１０を不能化することになるＳＴＯＰ  ＯＳＣＩＬＬＡＴＯＲ信号を線２４上にアサートする。さらに、時間ｔ２ではすべてのモジュールクロック出力が不能化され、かつクロック有効信号がクリアされる。
【００４２】
シャットダウンモードからの解除は図２において時間ｔ３で発生するものとして示される、線２８上のＳＤＥＸＩＴのアサートにより開始され得る。クロック発生器４がシャットダウンモードにある場合には、ＳＤＥＸＩＴのアサートによりシャットダウン制御回路１２はＲＥＳＴＡＲＴ ＯＳＣＩＬＬＡＴＯＲ信号を線２６上にアサートし、それにより発振器１０が可能化されかつクロック有効遅延タイマ１８内部のカウンタが活性化される。さらに、ＳＤＥＸＩＴがアサートされるとＵＣＣＣＲ（７）がクリアされ得る。時間ｔ４では、クロック有効遅延タイマ１８内部のカウンタがカウントダウンを完了する。これにより線３８上のＣＬＫＶＬＤのアサートが引起こされ、今度はクロック分周器１６にモジュールクロック出力８を可能化させる。
【００４３】
本願発明の教示に従うクロック発生器のさらなる局面について図３に示される状態図を参照しながら説明することにする。状態図の状態Ｓ０はクロック発生器の活性モードを表す。状態Ｓ０にある間、発振器１０は可能化されておりかつそこから発生されるすべてのモジュールクロック信号８が可能化されている。シャットダウンシーケンスは線３０上のＳＤＥＮＴＲのアサートを引起こすＵＣＣＣＲ（７）をうまく設定することにより開始され得る。シャットダウンシーケンスの開始については図３で状態Ｓ１として示す。シャットダウンシーケンスの開始に引続き、シャットダウンエントリ遅延タイマは第１の引続く３．５６ｍｓｅｃキャリアウトパルスに際して状態Ｓ２に遷移する。第２の３．５６ｍｓｅｃパルスにより状態Ｓ２から状態Ｓ３への遷移が引起こされ、状態Ｓ３はクロック発生器のシャットダウンモードへの配置を表す。シャットダウンモードへのエントリの際に、シャットダウンエントリ遅延タイマ１４は発振器１０に対してＳＴＯＰＯＳＣＩＬＬＡＴＯＲ信号を発生し、ＣＬＫＶＬＤ信号がクリアされ、かつＵＣＣＣＲ（７）がクリアされる。
【００４４】
このシャットダウンシーケンスはシャットダウンシーケンスの開始の後でかつクロック発生器４が実際にシャットダウンモードにエントリする前に発生するいくつかの条件により再スタートされるかまたは打切られ得る。たとえば、クロック発生器が状態Ｓ１にある間に、すなわちＳＤＥＮＴＲがアサートされた後でかつ第１の次の３．５６ｍｓｅｃキャリアウトパルスの前のいずれかの時点でＳＤＥＸＩＴがアサートされるかまたはＵＣＣＣＲ（７）がクリアされた場合には、シャットダウンシーケンスが打切られて、かつクロック発生器が状態Ｓ０におかれ得る。これらの状態、すなわちＳＤＥＸＩＴのアサートまたはＵＣＣＣＲ（７）のクリアリングによって、それらが状態Ｓ２の間、すなわち第１の３．５６ｍｓｅｃキャリアウトパルスの後であってかつＳＤＥＮＴＲのアサートに引続く第２の３．５６ｍｓｅｃキャリアウトパルスの前であればシャットダウンシーケンスが打切りを引起し得る。
さらに、シャットダウンシーケンスは、クロック発生器４が状態Ｓ２にある間、つまり第１の３．５６ｍｓｅｃキャリアウトパルスの後であってかつ第２の同パルスの前にある際に、ＵＣＣＣＲ（７）がソフトウェアによりリセットされた場合には再開され得る。したがって、特定のソフトウェアルーチンは、クロック発生器が前のシャットダウンエントリ要求に引続いてシャットダウンモードにエントリする準備をしている間にそのシャットダウンエントリ要求が行なわれた場合でも、シャットダウンモードへのエントリの準備のために少なくとも３．５６ｍｓｅｃｓを有することになる。この再開能力が重要であるのは、いくつかのソフトウェアプログラムの複雑性によるものであり、１つ以上のソフトウェアルーチンが、システムのシャットダウンモードへのエントリを独立して要求することが可能である。このような再開能力がなければ、シャットダウンモードへのエントリを要求するルーチンは、クロック発生器が他のソフトウェアルーチンによりなされたシャットダウンモードへのエントリの先の要求を処理している間に要求がなされても、シャットダウンのために準備を行なう十分な時間を有さないことになる。
【００４５】
以上の詳細な説明から、本願発明が活性モードの間には、同じ電気システム内でモジュールをシーケンスするために使用されるモジュールクロック信号を発生する能力がありかつシャットダウンモードにある際にはこれらモジュールクロック信号を発生しない能力を有するクロック発生器を提供することがわかる。さらに、本願発明のクロック発生器はシャットダウンモードへのエントリの要求からモジュールクロック信号の不能化までに予め定められた時間遅延を提供し、すなわちシャットダウンのためのモジュールを準備しかつ何らかの必要なハウスキーピングルーチンを完了する時間を与えているのである。この発明のある実施例はまた発振器の可能化からモジュールクロック信号の開始までに時間遅延を提供して、発振器出力が安定する時間を与え得る。またある実施例では電気システムが偶発的にシャットダウンモードにおかれることを防止するためのシャットダウンアクセス保護手段が提供され得る。さらに、ある実施例ではシャットダウンエントリシーケンスを打切りかつシャットダウンモードへのエントリが要求された後でかつ発振器が不能化されてしまう前に活性モードに戻す手段を提供し得る。さらに、ある実施例では、シャットダウンモードへのエントリの最も最近の要求がなされてから予め定められた時間まで発振器の不能化を遅延するための手段が提供され得る。
【００４６】
この発明のさらなる局面は割込可能化バイパス回路である。この回路はすべての割込みが不能化されていた場合でもシャットダウンモードを出る手段を提供する。デジタル論理設計技術においては典型的な割込コントローラ回路５０内で動作するこのような割込可能化バイパス回路の実施例が図４に示される。割込コントローラ回路は内部または外部の源からのいくつかの割込要求、たとえば線５２上に導出されるＲＥＡＬ  ＴＩＭＥ  ＣＬＯＣＫ割込要求または線５４上に導出されるＫＥＹＰＡＤ  ＡＮＹ  ＫＥＹ  ＤＯＷＮ割込要求等を受信する能力がある。さらに、入来の割込要求に応答して、割込コントローラ回路５０は線５５上にＩＮＴ１等の割込信号を発生する能力がある。
【００４７】
入来割込要求信号は典型的にはメインマスクレジスタ（Main Mask Register）５６からの対応するマスク信号とＡＮＤをとられる。こうして、割込要求信号は、メインマスクレジスタ５６内のその対応するビットが設定されている場合にのみ認識されることになる。この対応するビットが設定されていない場合には、割込要求信号はメインマスクレジスタを超えては先に進められず、かつしたがってＩＮＴ１信号のアサートを引起こすこともない。メイン割込マスクレジスタ５６の出力はメイン割込源レジスタ５８を介して導出されかつその後ともにＯＲされて線５５上にＩＮＴ１信号を発生する。メイン割込源レジスタ５８はどのマスクされていない割込要求がアサートされたかを決定するために読出される。
【００４８】
線５５上のＩＮＴ１信号はＯＲゲート６０に導出され、その出力は線２８上のＳＤＥＸＩＴ信号であり、これは図１に示されるシャットダウン制御回路１２に対し導出される。さきほども述べたとおり、ＳＤＥＸＩＴ信号をアサートすることでクロック発生器４はシャットダウンモードを出る。
【００４９】
割込可能化バイパス回路６２はすべての割込要求信号がマスクされていてもＳＤＥＸＩＴ信号を発生する手段を提供する。線５２上に導出されるＲＥＡＬ  ＴＩＭＥ  ＣＬＯＣＫ信号および線５４上に導出されるＫＥＹＰＡＤ  ＡＮＹ  ＫＥＹ  ＤＯＷＮ信号等の割込要求信号はさらにＯＲゲート６４に導出され、その出力は線６６上のシャットダウン状態信号とＡＮＤをとられる。シャットダウン状態信号は、クロック発生器がシャットダウンモードにあればハイであり、かつそうでない場合にはローである。ＡＮＤゲート６８の出力は、クロック発生器がシャットダウンモードにあってかつＲＥＡＬ  ＴＩＭＥ  ＣＬＯＣＫ信号またはＫＥＹＰＡＤ  ＡＮＹ  ＫＥＹ  ＤＯＷＮ信号のいずれかがアサートされている場合にはハイになる。線７０上のＡＮＤゲート出力の０から１への遷移によりＳＲラッチ７２の出力がアサートされることになり、これはメイン割込源レジスタ５８の出力とＯＲをとられてＩＮＴ１割込信号を発生する。さきほども説明したとおり、ＩＮＴ１をアサートすることにより線２８上のＳＤＥＸＩＴ信号がアサートされる。こうして、ＳＤＥＸＩＴは、要求信号がマスクされていた場合であっても、ＲＥＡＬ  ＴＩＭＥ  ＣＬＯＣＫまたはＫＥＹＰＡＤ  ＡＮＹ  ＫＥＹＤＯＷＮ割込要求等のある種の割込要求に応答して依然としてアサートされ得るのである。
【００５０】
上記に基づき、割込バイパス回路６２が、すべての割込要求信号がマスクされていた場合であっても、シャットダウンモードから出るための手段を提供することがわかる。これは、使用中のソフトウェアプログラムが、プログラムがシャットダウンモードへのエントリを要求する前にすべての割込みがマスクされている可能性を防止し得ず、したがってシャットダウンモードを出るために使用する手段が残されないという危険性に鑑みて重要である。
【００５１】
これまでの説明は本願発明のある特定の実施例を示したに過ぎない。当業者においては、本願発明の精神および範囲から実質的に逸脱することなく多くの修正および変更がなされ得る点が認識されるであろう。したがって、本明細書に記載された発明の形態は例示目的のみのものでありかつ本願発明の範囲に対する限定としては意図されていない点を十分に理解されたい。
【００５２】
さらに、本願発明のクロック発生器および割込バイパス回路は様々なシステムで実現され得る点を理解されたい。たとえば、クロック発生器および割込バイパス回路は図５に示されるようなアドバンスト・マイクロ・デバイシズ８０Ｃ５１８０等の、マイクロコントローラをさらに含む電気システム内で使用され得る。この構成においては、クロック発生器４はマイクロコントローラ８０をシーケンスするためにクロック信号を線８２上に与え得る。さらに、マイクロコントローラ８０はシステムをシャットダウンモードにおくことを制御するソフトウェアプログラムをランし得る。割込バイパス回路は、マイクロコントローラ８０への割込みを発生するために使用される割込コントローラモジュール８４内に含まれていてもよい。
【００５３】
図１に示されるシステムのもう１つの可能な変形は単一の集積回路（ＩＣ）上でクロック発生器およびモジュールを実現することである。このようなシステムの１つの実施例が図６に示される。この特定的実施例においては、クロック発生器４は、Ｒｅａｌ−ＴＩｍｅ  Ｃｌｏｃｋモジュール９２を除く、ＩＣ９０上のすべてのモジュールをシャットダウンモードにおくために使用され得る。
【００５４】
さらに、図６に示されるＩＣ９０はコードレス電話において動作し得る。ＩＣ９０をコードレス電話の送受器９６に実現したものが図７に示される。ＩＣをコードレス９８の本体装置に実現したものが図８に示される。ＩＣ９０内のクロック発生器は送受器９６または本体装置９８を、アイドル時間、すなわち使用と使用の間の時間にスタンドバイモードにするために使用され得る。送受器または本体装置がスタンバイモードにされると、活性モードにあるときに比べて消費する電力は少ない。アイドルタイムの持続時間は送受器または本体装置に電力を与えるために使用される電池の寿命により制限されるため電力を節約することはこのようなシステムでは重要なことである。したがって、クロック発生器がコードレス電話の送受器または本体装置をスタンバイモードにする能力があることでコードレス電話のアイドル時間が長くなる。
【図面の簡単な説明】
【図１】本願発明の教示に従うクロック発生器の一実施例を採用する電気システムのブロック図である。
【図２】図１に示されるクロック発生器のタイミングを示す図である。
【図３】図１に示されるクロック発生器によるシャットダウンモードへのエントリを示す状態図である。
【図４】本願発明の教示に従う割込可能化バイパス回路の詳細なブロック図である。
【図５】本願発明の教示に従うクロック発生器および割込バイパス回路がマイクロコントローラとともに実現された電気システムのブロック図である。
【図６】本願発明の教示に従うクロック発生器および割込バイパス回路がマイクロコントローラとともに実現された単一の集積回路のブロック図である。
【図７】本願発明の教示に従うクロック発生器および割込バイパス回路がマイクロコントローラとともに実現された単一の集積回路のブロック図である。
【図８】本願発明の教示に従うクロック発生器および割込バイパス回路を含む集積回路が実現されたコードレス電話の送受器のブロック図である。
【図９】本願発明の教示に従うクロック発生器および割込バイパス回路を含む集積回路が実現されたコードレス電話の本体装置のブロック図である。
【符号の説明】
２…電気システム
４…クロック発生器
６…モジュール
８…モジュールクロック信号
１０…発振器
１２…シャットダウン制御回路
１６…クロック分割器
１８…クロック有効遅延タイマ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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