(57)【特許請求の範囲】
【請求項１】
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、
前記セル内ビット線における信号電位が伝達されるビット線と、
アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、
前記ビット線における信号電位が伝達されるセンスビット線と、
前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、
前記センスビット線における信号電位が伝達されるセンス線と、
前記センス線と前記センスビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記センスビット線の電位を所定電位に設定するバイアス回路と、
前記センス線に接続された負荷回路と、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センス線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センス線の所定電位設定状態を解除する第１の初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項２】
前記増幅回路が動作する前の所定期間内に活性化され、前記セル内ビット線もしくは前記ビット線における電位を所定電位に設定する第２の初期化回路をさらに具備したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記増幅回路が動作する前の所定期間内に活性化され、前記センスビット線における電位を所定電位に設定する第３の初期化回路をさらに具備したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記負荷回路は、
ソース、ドレインの一方が前記センス線に接続されたＰチャネルの第１のトランジスタと、
前記第１のトランジスタのソース、ドレインの他方と電源ノードとの間に接続され、前記第２の初期化回路が非活性化している期間に活性化されるスイッチ回路とを有して構成されることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記バイアス回路は、
所定のバイアス電位を発生するバイアス電位発生回路と、
ソース、ドレインの一方が前記センス線に接続され、他方が前記センスビット線に接続され、ゲートに前記バイアス電位発生回路で発生されるバイアス電位が供給されるＮチャネルの第２のトランジスタとを有して構成されることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記分離回路は、
ソース、ドレインの一方が前記センスビット線に接続され、他方が前記ビット線に接続され、ゲートに制御信号が供給されるＮチャネルの第３のトランジスタを有して構成されることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記増幅回路は、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する差動増幅回路と、
前記差動増幅回路の出力データをラッチするデータラッチ回路とを有して構成されることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記メモリセルは、浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項９】
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、
前記セル内ビット線における信号電位が伝達されるビット線と、
アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、前記アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、
前記ビット線における信号電位が伝達されるセンスビット線と、
前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、
前記センスビット線における信号電位が伝達されるセンス線と、
前記センス線と前記センスビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記センスビット線の電位を所定電位に設定するバイアス回路と、
前記センス線に接続された負荷回路と、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センスビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センスビット線の所定電位設定状態を解除する第１の初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項１０】
前記増幅回路が動作する前の所定期間内に活性化され、前記セル内ビット線もしくは前記ビット線における電位を所定電位に設定する第２の初期化回路をさらに具備したことを特徴する請求項９に記載の半導体記憶装置。
【請求項１１】
前記負荷回路は、
ソース、ドレインの一方が前記センス線に接続されたＰチャネルの第１のトランジスタと、
前記第１のトランジスタのソース、ドレインの他方と電源ノードとの間に接続され、前記第２の初期化回路が非活性化している期間に活性化されるスイッチ回路とを有して構成されることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１２】
前記バイアス回路は、
所定のバイアス電位を発生するバイアス電位発生回路と、
ソース、ドレインの一方が前記センス線に接続され、他方が前記センスビット線に接続され、ゲートに前記バイアス電位発生回路で発生されるバイアス電位が供給されるＮチャネルの第２のトランジスタとを有して構成されることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１３】
前記分離回路は、
ソース、ドレインの一方が前記センスビット線に接続され、他方が前記ビット線に接続され、ゲートに制御信号が供給されるＮチャネルの第３のトランジスタを有して構成されることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１４】
前記増幅回路は、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する差動増幅回路と、
前記差動増幅回路の出力データをラッチするデータラッチ回路とを有して構成されることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１５】
前記メモリセルは、浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタであることを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１６】
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、
前記セル内ビット線における信号電位が伝達されるビット線と、
アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、
前記ビット線における信号電位が伝達されるセンス線と、
前記センス線と前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてビット線の電位を所定電位に設定するバイアス回路と、
前記センス線に接続された負荷回路と、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センス線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センス線の所定電位設定状態を解除する第１の初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項１７】
前記増幅回路が動作する前の所定期間内に、前記セル内ビット線における電位を所定電位に設定する第２の初期化回路をさらに具備したことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記増幅回路が動作する前の所定期間内に、前記ビット線における電位を所定電位に設定する第３の初期化回路をさらに具備したことを特徴とする請求項１６または１７に記載の半導体記憶装置。
【請求項１９】
前記負荷回路は、
ソース、ドレインの一方が前記センス線に接続されたＰチャネルの第１のトランジスタと、
前記第１のトランジスタのソース、ドレインの他方と電源ノードとの間に接続され、前記第２の初期化回路が非活性化している期間に活性化されるスイッチ回路とを有して構成されることを特徴とする請求項１６または１７に記載の半導体記憶装置。
【請求項２０】
前記バイアス回路は、
所定のバイアス電位を発生するバイアス電位発生回路と、
ソース、ドレインの一方が前記センス線に接続され、他方が前記センスビット線に接続され、ゲートに前記バイアス電位発生回路で発生されるバイアス電位が供給されるＮチャネルの第２のトランジスタとを有して構成されることを特徴とする請求項１６または１７に記載の半導体記憶装置。
【請求項２１】
前記増幅回路は、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する差動増幅回路と、
前記差動増幅回路の出力データをラッチするデータラッチ回路とを有して構成されることを特徴とする請求項１６または１７に記載の半導体記憶装置。
【請求項２２】
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、
前記セル内ビット線における信号電位が伝達されるビット線と、
アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、
前記ビット線における信号電位が伝達されるセンス線と、
前記センス線と前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてセンス線の電位を所定電位に設定するバイアス回路と、
前記センス線に接続された負荷回路と、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記ビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記ビット線の所定電位設定状態を解除する第１の初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項２３】
前記増幅回路が動作する前の所定期間内に、前記セル内ビット線における電位を所定電位に設定する第２の初期化回路をさらに具備したことを特徴とする請求項２２に記載の半導体記憶装置。
【請求項２４】
前記負荷回路は、
ソース、ドレインの一方が前記センス線に接続されたＰチャネルの第１のトランジスタと、
前記第１のトランジスタのソース、ドレインの他方と電源ノードとの間に接続され、前記第２の初期化回路が非活性化している期間に活性化されるスイッチ回路とを有して構成されることを特徴とする請求項２２または２３に記載の半導体記憶装置。
【請求項２５】
前記バイアス回路は、
所定のバイアス電位を発生するバイアス電位発生回路と、
ソース、ドレインの一方が前記センス線に接続され、他方が前記センスビット線に接続され、ゲートに前記バイアス電位発生回路で発生されるバイアス電位が供給されるＮチャネルの第２のトランジスタとを有して構成されることを特徴とする請求項２２または２３に記載の半導体記憶装置。
【請求項２６】
前記増幅回路は、
前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する差動増幅回路と、
前記差動増幅回路の出力データをラッチするデータラッチ回路とを有して構成されることを特徴とする請求項２２または２３に記載の半導体記憶装置。
【請求項２７】
前記メモリセルは、浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタであることを特徴とする請求項２２または２３に記載の半導体記憶装置。
【請求項２８】
複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、
前記セル内ビット線における信号電位が伝達されるビット線と、
アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、
前記ビット線における信号電位が伝達されるセンス線と、
電源ノードと前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてビット線の電位を所定電位に設定するバイアス回路と、
前記ビット線におけるビット線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記ビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記ビット線の所定電位設定状態を解除する第１の初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項２９】
前記増幅回路が動作する前の所定期間内に、前記セル内ビット線における電位を所定電位に設定する第２の初期化回路をさらに具備したことを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３０】
前記バイアス回路は、
所定のバイアス電位を発生するバイアス電位発生回路と、
ソース、ドレインの一方が前記ビット線に接続され、ゲートに前記バイアス電位発生回路で発生されるバイアス電位が供給されるＮチャネルのトランジスタと、
前記電源ノードと前記トランジスタのソース、ドレインの他方との間に接続され、前記第２の初期化回路が非活性化している期間に活性化されるスイッチ回路とを有して構成されることを特徴とする請求項２８または２９に記載の半導体記憶装置。
【請求項３１】
前記増幅回路は、
前記ビット線におけるビット線電位と参照電位とが入力され、両電位の差を増幅する差動増幅回路と、
前記差動増幅回路の出力データをラッチするデータラッチ回路とを有して構成されることを特徴とする請求項２８または２９に記載の半導体記憶装置。
【請求項３２】
前記メモリセルは、浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタであることを特徴とする請求項２８または２９に記載の半導体記憶装置。
【請求項３３】
データを記憶しているメモリセルからの読み出し電位が伝達されるビット線と、
第１及び第２の入力ノードを有し、これら第１及び第２の入力ノードに前記ビット線における読み出し電位に応じた入力電位と参照電位とがそれぞれ入力されて、両電位の差を増幅する増幅回路と、
電流通路が前記ビット線と前記増幅回路の第１の入力ノードとの間に挿入され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記増幅回路の第１の入力ノードの電位を所定電位に設定するバイアス回路と、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記バイアス回路の電流通路の一端及び他端の少なくともいずれか一方における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記バイアス回路の電流通路の一端及び他端の少なくともいずれか一方における所定電位設定状態を解除する初期化回路
とを具備したことを特徴する半導体記憶装置。
【請求項３４】
第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位をバイアス回路に供給し、バイアス回路により前記バイアス電位に応じてデータセンスノードをデータセンス期間に所定電位に設定し、
メモリセルから読み出されたデータに基づいて前記データセンスノードの電位を変化させ、
センス期間に増幅回路によって前記データセンスノードの電位を参照電位と比較してデータをセンスするようにした半導体記憶装置であって、
前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて初期化回路により前記データセンスノードを所定電位に設定し、
前記バイアス電位が一定値となった後で前記増幅回路によってデータのセンスが開始される前に、前記初期化回路による前記データセンスノードの所定電位設定状態を解除するようにしたことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はメモリセルに記憶されたデータを読み出す読み出し回路及び読み出し方法を改良した半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
メモリセルに書き込まれたデータを、電源電圧が供給されない状態でもそのまま保持する半導体メモリとして不揮発性メモリ(EEPROM)が知られている。この不揮発性メモリのうち、複数個のメモリセルのデータを電気的に一括消去するものがあり、このようなメモリは一般にフラッシュメモリと呼ばれている。
【０００３】
図２４は従来のフラッシュメモリの概略的な構成を示している。それぞれ複数のセル内ビット線ＢＬとワード線ＷＬ（図ではそれぞれＢＬ０，ＢＬ１とＷＬ０，ＷＬ１の各２本のみ図示）との各交差部には不揮発性トランジスタ（浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタ）からなるメモリセルＭＣがそれぞれ配置されている。上記複数のセル内ビット線ＢＬ０，ＢＬ１とワード線ＷＬ０，ＷＬ１及び複数のメモリセルＭＣによってメモリセルアレイが構成されている。
【０００４】
メモリセルアレイ内の各メモリセルＭＣはソース、ドレイン、浮遊ゲート及び制御ゲートを有しており、同一列（Ｙ軸方向）に配列された各メモリセルＭＣのドレインは対応する列のセル内ビット線に共通に接続され、同一行（Ｘ軸方向）に配列された各メモリセルＭＣの制御ゲートは対応する行のワード線に共通に接続されている。また、各メモリセルＭＣのソースは、あるまとまった単位毎にソース線ＳＬに共通に接続されている。
【０００５】
上記複数のワード線はＸデコーダ（行デコーダ）１０１によっていずれか１本が選択駆動され（ロウの選択）、上記複数のセル内ビット線はＹデコーダ（列デコーダ）１０２によっていずれか１本が選択される（カラムの選択）。
【０００６】
読み出し回路部１０３は、上記Ｘデコーダ１０１とＹデコーダ１０２とによって選択された選択セルの記憶データを読み出してデータをセンスするものであり、Ｙデコーダ１０２によって選択されたセル内ビット線が接続されるビット線ＢＬＬと、センスビット線ＢＬＳと、ビット線ＢＬＬとセンスビット線ＢＬＳとの間に設けられセンスビット線ＢＬＳとビット線ＢＬＬとの間を電気的に分離するＮチャネルの分離用トランジスタ１０４からなる分離回路１０５と、センス線ＳＡと、センスビット線ＢＬＳとセンス線ＳＡとの間に設けられデータの読み出し時にメモリセルＭＣのドレイン（ビット線ＢＬＬ及びセル内ビット線ＢＬ）を最適な電位に設定するＮチャネルのバイアス用トランジスタ１０６を有するバイアス回路１０７と、データの読み出し時に上記センス線ＳＡを電源電位Ｖｃｃに設定するＰチャネルの負荷用トランジスタ１０８を有する負荷回路１０９と、センス期間にセンス線ＳＡに生じる電位と図示しない回路で生成される一定の参照電位ＶＲＥＦとを比較してデータをセンスする増幅回路１１０とから構成されている。
【０００７】
上記分離用トランジスタ１０４のゲートには制御信号ＰＡＲＴが供給される。また、上記バイアス用トランジスタ１０６のゲートには電源電位Ｖｃｃよりも低い一定のバイアス電位ＶＢＩＡＳが供給される。
【０００８】
次に、上記構成でなるフラッシュメモリにおけるデータの読み出し動作を、図２５のタイミングチャートを用いて説明する。図２５に示すように、データの読み出し期間は大きく分けて、アドレス選択期間、センス期間及び出力期間の３つの期間からなる。
【０００９】
アドレス選択期間は、外部アドレスの変化を受けてからメモリセルアレイ内のワード線とセル内ビット線とが選択されるまでの期間である。この期間中にバイアス用トランジスタ１０６のゲートに供給されるバイアス電位ＶＢＩＡＳを安定させる必要がある。この期間にバイアス電位ＶＢＩＡＳが安定レベルに達せず、安定レベルよりも高くなるといわゆるソフトライト現象が起こってしまうし、反対に低いときはビット線ＢＬＬの充電が遅れてしまう。なぜなら、ビット線ＢＬＬの電位は、バイアス用トランジスタ１０６によってＶｃｃよりも低い電位にクランプされるからである。
【００１０】
次のセンス期間では、メモリセルアレイ内のメモリセルが選択されたタイミングで、分離用トランジスタ１０４が制御信号ＰＡＲＴに基づいてオン状態にされ、かつ増幅回路１１０が活性化される。分離用トランジスタ１０４がオン状態になると、それ以前に、図示しないリセット回路によって０Ｖに設定されていたビット線ＢＬＬが充電され始める。その後、ビット線ＢＬＬの電位ＶＢＬＬは選択メモリセルの記憶データに応じて変化していく。ちなみに、“０”のデータが記憶されているメモリセルが選択された場合には、ワード線が選択駆動されてもそのメモリセルはオン状態にならないので、電位ＶＢＬＬはより高い電位まで上昇する。反対に“１”のデータが記憶されているメモリセルが選択された場合には、ワード線が選択駆動されるとそのメモリセルはオンするので、電位ＶＢＬＬは“０”のデータの場合よりも低くなる。また増幅回路１１０が活性化されることによって、センス線ＳＡにおける電位ＶＳＡが参照電位ＶＲＥＦと比較され、選択メモリセルのデータがセンスされる。このとき、参照電位ＶＲＥＦは、“１”データを記憶しているメモリセルからデータを読み出した時のビット線ＢＬＬの電位と、“０”データを記憶しているメモリセルからデータを読み出した時のビット線ＢＬＬの電位とのほぼ中間の電位に設定される。
【００１１】
出力期間では、増幅回路１１０によってセンスされたデータがラッチされ、このラッチされたデータが図示しない出力回路部に送られ、図示しない出力パッドから出力される。
【００１２】
ところで、図２５に示すように、アドレス変化後に、一度安定したバイアス電位ＶＢＩＡＳは、センス期間に入ると一時的に低下する。その理由を以下に説明する。
【００１３】
図２６は、図２５中のアドレス選択期間とセンス期間とにおけるビット線ＢＬＬ及びセンスＳＡの電位ＶＢＬＬ、ＶＳＡの変化をバイアス電位ＶＢＩＡＳの変化と共に拡大して示したものである。
【００１４】
ビット線ＢＬＬの電位ＶＢＬＬは制御信号ＰＡＲＴが活性化されて分離用トランジスタ１０４がオン状態になるまでは０Ｖに設定されており、センス期間になり、分離用トランジスタ１０４がオン状態になって始めて充電される。
【００１５】
また、センス線ＳＡの電位ＶＳＡは、センス期間になるまではある値（Ｖｃｃ−Ｖｔｈｐ）（ただしＶｔｈｐはＰチャネルのＭＯＳトランジスタのしきい値）で安定している。その後、センス期間になると、センス線ＳＡの電位ＶＳＡが急激に低下する。これは、分離用トランジスタ１０４がオンしたことにより、ビット線ＢＬＬに寄生的に存在している大きな容量が充電されることによる。そのため、センス線ＳＡの電位ＶＳＡはビット線ＢＬＬの電位ＶＢＬＬとほぼ同じレベルまで低下する。そして、バイアス電位ＶＢＩＡＳは、このビット線電位の低下の影響を受けて一時的に低下する。
【００１６】
これをさらに図２７の等価回路図を用いて詳しく説明する。図２７（ａ）はアドレス選択期間の終盤における各トランジスタの状態と各ノードにおける電位の状態を示している。ビット線ＢＬＬは設定されたままなので、その電位ＶＢＬＬは０Ｖである。センス線ＳＡは初期状態であり、その電位ＶＳＡは（Ｖｃｃ−Ｖｔｈｐ）である。また、バイアス電位ＶＢＩＡＳは既に安定レベルに達している状態である。このときのセンスビット線ＢＬＳは、ほぼ（ＶＢＩＡＳ−Ｖｔｈ）（ただしＶｔｈはバイアス用トランジスタ１０６のしきい値）程度まで負荷用トランジスタ１０８により充電されている。さらに、このときのバイアス用トランジスタ１０６のソース電位（ＶＢＬＳ）は、このバイアス用トランジスタ１０６自体がオフするレベル（ＶＢＩＡＳ−Ｖｔｈ）まで上昇しているので、このバイアス用トランジスタ１０６はオフ状態になっている。さらに、制御信号ＰＡＲＴは非活性状態なので、分離用トランジスタ１０４もオフしている。
【００１７】
図２７（ｂ）はセンス期間に入ったときの各トランジスタの状態と各ノードにおける電位の状態を示している。すなわち、制御信号ＰＡＲＴが活性化されて分離用トランジスタ１０４がオンすると、センス線ＳＡ、センスビット線ＢＬＳに蓄えられていた電荷が、ビット線ＢＬＬに存在している大きな容量ＣBLLとチャージシェアされる。このとき、センス線ＳＡ、センスビット線ＢＬＳの電位ＶＳＡ、ＶＢＬＳは、図２７の状態からそれぞれほぼ０Ｖまで低下する。すると、図２７（ｃ）に示すように、バイアス用トランジスタ１０６のゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓによるカップリングによって、バイアス電位ＶＢＩＡＳが影響を受け、その値も低下する。これがバイアス電位ＶＢＩＡＳが一時的に低下する原因である。
【００１８】
また、バイアス用トランジスタ１０６について見ると、図２７（ａ）の状態のときはオフしていたが、図２７（ｂ）ではソース電位が０Ｖになるのでオン状態になる。すると、バイアス用トランジスタ１０６ではチャネルが形成され、ゲートに対して大きなチャネル容量が見えてくる。すなわち、オン状態のときのバイアス用トランジスタ１０６は、図２７（ｄ）に示すように大きな容量と見なされ、この容量がバイアス電位ＶＢＩＡＳによって充電される。従って、バイアス用トランジスタ１０６がオンして、チャネル容量が充電されることも、バイアス電位ＶＢＩＡＳが低下する要因となる。
【００１９】
このバイアス電位ＶＢＩＡＳがセンス期間中に十分に高い電位を維持することができないと、ビット線ＢＬＬの充電が遅れて、読み出し時間が遅れることになり、最悪の場合には誤読み出しが起こる。
【００２０】
また、一度安定した状態にあるバイアス電位ＶＢＩＡＳが低下すると、再び安定状態に戻すためには上昇させる必要があり、それによってこのバイアス電位ＶＢＩＡＳを発生する回路で無駄な電流が消費されることになる。
【００２１】
図２８、図２９及び図３０はそれぞれ、図２４とは異なる従来のフラッシュメモリにおける読み出し回路部の概略的な構成を示している。
【００２２】
図２８に示した読み出し回路部では、負荷回路１０９が省略され、その代わりにバイアス回路１０７に負荷回路１０９の機能を持たせている。
【００２３】
この図２８に示した読み出し回路部の場合にも、センス期間の前にセンスビット線ＢＬＳが充電されており、その後、分離回路１０５がオンすることで、ビット線ＢＬＬに存在している大きな容量がチャージシェアされるので、図２４に示した読み出し回路部の場合と同様の問題が発生する。
【００２４】
図２９の読み出し回路部では、図２４中の分離回路１０５が省略されており、この分離回路１０５の機能をＹデコーダ１０２に持たせている。なぜならば、分離回路１０５はＹデコーダ１０２を活性化するタイミングで活性化されるので、Ｙデコーダ１０２も分離回路１０５と同様な役割を果たしているからである。
【００２５】
この図２９に示した読み出し回路部の場合にも、センス期間の前にビット線ＢＬＬが充電されており、その後、Ｙデコーダ１０２がオンすることで、セル内ビット線ＢＬに存在している容量がチャージシェアされるので、図２４に示した読み出し回路部の場合と同様の問題が発生する。すなわち、通常、ビット線ＢＬＬとセル内ビット線ＢＬとでは、セル内ビット線ＢＬに存在している容量の方が大きく、小さな容量であるビット線ＢＬＬの容量は、Ｙデコーダ１０２によるカラム選択動作により、より大きなセル内ビット線ＢＬの容量とチャージシェアされるからである。
【００２６】
図３０の読み出し回路部では、図２４中の分離回路１０５と負荷回路１０９とが省略されており、図２４中の負荷回路１０９の機能をバイアス回路１０７に持たせ、かつ図２４中の分離回路１０５の機能をＹデコーダ１０２に持たせている。
【００２７】
この図３０に示した読み出し回路部の場合にも、バイアス回路１０７に供給されるバイアス電位ＶＢＩＡＳがセンス期間に一時的に低下する。
【００２８】
【発明が解決しようとする課題】
このように従来では、データの読み出し時にメモリセルのドレイン電位を電源電位よりも低く設定してソフトライト現象を起こさないようにするバイアス回路が読み出し回路部に設けられており、このバイアス回路に供給されるバイアス電位がセンス期間に一時的に低下することによって、読み出し時間の遅れ、誤読み出し、さらには消費電流が増加するという不都合が生じる。
【００２９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、読み出し回路部に設けられているバイアス回路に供給されるバイアス電位を常に一定に保つことによって、読み出し時間の遅れ、誤読み出しを防止し、さらには消費電流の増加も防止することができる半導体記憶装置及びその制御方法を提供することにある。
【００３０】
【課題を解決するための手段】
第１の発明の半導体記憶装置は、複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンスビット線と、前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、前記センスビット線における信号電位が伝達されるセンス線と、前記センス線と前記センスビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記センスビット線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センス線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センス線の所定電位設定状態を解除する第１の初期化回路とを具備している。
【００３１】
第２の発明の半導体記憶装置は、複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、前記アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンスビット線と、前記センスビット線と前記ビット線との間に接続され、前記センスビット線と前記ビット線とを電気的に分離する分離回路と、前記センスビット線における信号電位が伝達されるセンス線と、前記センス線と前記センスビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記センスビット線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センスビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センスビット線の所定電位設定状態を解除する第１の初期化回路とを具備している。
【００３２】
第３の発明の半導体記憶装置は、複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンス線と、前記センス線と前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてビット線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記センス線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記センス線の所定電位設定状態を解除する第１の初期化回路とを具備している。
【００３３】
第４の発明の半導体記憶装置は、複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンス線と、前記センス線と前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてセンス線の電位を所定電位に設定するバイアス回路と、前記センス線に接続された負荷回路と、前記センス線におけるセンス線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記ビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記ビット線の所定電位設定状態を解除する第１の初期化回路とを具備している。
【００３４】
第５の発明の半導体記憶装置は、複数本のセル内ビット線と複数本のワード線及びこれらセル内ビット線とワード線との各交差部に配置されたメモリセルを有するメモリセルアレイと、前記セル内ビット線における信号電位が伝達されるビット線と、アドレスに応じて前記メモリセルが選択されるアドレス選択期間に、アドレス信号に応じて前記メモリセルアレイ内の前記セル内ビット線を前記ビット線に選択的に接統するセル内ビット線デコーダ回路と、前記ビット線における信号電位が伝達されるセンス線と、電源ノードと前記ビット線との間に接続され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じてビット線の電位を所定電位に設定するバイアス回路と、前記ビット線におけるビット線電位と参照電位とが入力され、両電位の差を増幅する増幅回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記ビット線における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記ビット線の所定電位設定状態を解除する第１の初期化回路とを具備している。
【００３５】
第６の発明の半導体記憶装置は、データを記憶しているメモリセルからの読み出し電位が伝達されるビット線と、第１及び第２の入力ノードを有し、これら第１及び第２の入力ノードに前記ビット線における読み出し電位に応じた入力電位と参照電位とがそれぞれ入力されて、両電位の差を増幅する増幅回路と、電流通路が前記ビット線と前記増幅回路の第１の入力ノードとの間に挿入され、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位が供給され、前記バイアス電位に応じて前記増幅回路の第１の入力ノードの電位を所定電位に設定するバイアス回路と、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて前記バイアス回路の電流通路の一端及び他端の少なくともいずれか一方における電位を所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路が動作する前に前記バイアス回路の電流通路の一端及び他端の少なくともいずれか一方における所定電位設定状態を解除する初期化回路とを具備している。
【００３６】
第７の発明の半導体記憶装置の制御方法は、第１のタイミングパルスの活性化に基づいて出力が開始されるバイアス電位をバイアス回路に供給し、バイアス回路により前記バイアス電位に応じてデータセンスノードをデータセンス期間に所定電位に設定し、メモリセルから読み出されたデータに基づいて前記データセンスノードの電位を変化させ、センス期間に増幅回路によって前記データセンスノードの電位を参照電位と比較してデータをセンスするようにした半導体記憶装置であって、前記第１のタイミングパルスの活性化とほぼ同時に活性化される第２のタイミングパルスに基づいて初期化回路により前記データセンスノードを所定電位に設定し、前記バイアス電位が一定値となった後で前記増幅回路によってデータのセンスが開始される前に、前記初期化回路による前記データセンスノードの所定電位設定状態を解除するようにしている。
【００３７】
【発明の実施の形態】
以下、図面を参照してこの発明の半導体記憶装置をフラッシュメモリに実施した第１の実施の形態を説明する。
【００３８】
フラッシュメモリでは、メモリセルとして、図１に示すようにスタックゲート型と呼ばれる構造を有する不揮発性トランジスタ（浮遊ゲートを有するＦＥＴＭＯＳ構造のトランジスタ）が使用される。図１において、Ｐ型ウェル１０の表面上にはゲート絶縁膜１１が設けられており、このゲート絶縁膜１１上には多結晶シリコンからなる浮遊ゲート１２が、その上には浮遊ゲート上絶縁膜１３が設けられ、さらにその上に制御ゲート１４が設けられている。また、浮遊ゲート１２及び制御ゲート１４で覆われていないＰ型ウェル１０の表面領域にはＮ型不純物が導入されたドレイン１５及びソース１６が形成されている。
【００３９】
以下にこのタイプのメモリセルの動作を簡単に説明する。
【００４０】
メモリセルの書き込み（データの記憶）を行う場合には、ドレイン１５に正極性の電位、例えば＋６Ｖを、Ｐ型ウェル１０とソース１６にはそれぞれ０Ｖ（接地電位）を印加し、さらに制御ゲート１４には正極性の高電位、例えば＋１０Ｖ程度を印加する。浮遊ゲート１２は外部の電源とは接続されていないので、その電位は制御ゲート１４、ゲート絶縁膜１３及び浮遊ゲート１２からなる容量と、浮遊ゲート１２、浮遊ゲート上絶縁膜１１及びＰ型ウェル１０からなる容量とによるカップリング比により、制御ゲート１４、ドレイン１５、ソース１６及びＰ型ウェル１０の電位から一義的に決まる。
【００４１】
不揮発性トランジスタの各ノードをこのような電位に設定することで、横方向（ソース・ドレイン方向）電界で発生した高いエネルギーを持ったホットエレクトロンが生成され、その一部がゲート絶縁膜１１の障壁を乗り越えて浮遊ゲート１２に注入され、その結果、メモリセルに書き込みが行われる。
【００４２】
メモリセルの消去（データの消去）は、上記のようにして書き込みが行われ、電子が蓄積された状態のメモリセルの浮遊ゲート１２から電子を引き抜くことをいうが、例えば次のような方法で消去が行われる。
【００４３】
Ｐ型ウェル１０及びソース１６に正極性の高電位、例えば＋１０Ｖを印加し、制御ゲート１４には負極性の電位、例えば−７Ｖを印加する。その結果、Ｐ型ウェル１０及びソース１６と浮遊ゲート１２との間のゲート絶縁膜１１には、かなりの強い電界（例えば１０ＭＶ／ｃｍ以上）がかかる。このような強い電界の下では、ゲート絶縁膜１１中に量子力学的なFowler-Noldheim電流（トンネル電流）が流れ、その結果を利用して浮遊ゲート１２からＰ型ウェル１０またはソース１６へ電子が引き抜かれ、メモリセルの消去が行われる。
【００４４】
メモリセルの読み出し（データの読み出し）は、上述した方法で書き込みまたは消去されたメモリセルそれぞれの浮遊ゲートの電位が異なることを用いて行われる。
【００４５】
具体的に言うと、メモリセルの浮遊ゲート直下にＮ型の反転チャネルを形成しようとする場合、書き込み状態のメモリセルでは浮遊ゲート１２に電子が蓄積されているので、書き込み状態のメモリセルにチャネルを形成することは、消去状態（すなわち電子が蓄積されていない）のメモリセルに対してチャネルを形成する場合よりも強く浮遊ゲートを正の電荷に帯びさせる必要がある。このとき、上述したように、浮遊ゲート１２の電位は、制御ゲート１４、ゲート絶縁膜１３及び浮遊ゲート１２からなる容量と、浮遊ゲート１２、浮遊ゲート上絶縁膜１１及びＰ型ウェル１０からなる容量とによるカップリング比により、制御ゲート１４、ソース１６、ドレイン１５及びＰ型ウェル１０の電位から一義的に決まる。このため、書き込み状態のメモリセル及び消去状態のメモりセルに対し、制御ゲート１４の電位を、書き込み状態のメモリセルではチャネルが形成されないが、消去状態のメモリセルではチャネルが形成されるようにコントロールすることが可能となる。このときの制御ゲート１４の電位をＶＲＥＡＤとする。そこで、ドレイン・ソース間に適度な電位差を持たせながら、制御ゲート１４の電位をＶＲＥＡＤとすることで、書き込み状態のメモリセル（以下、オフセルと称する）はチャネルが形成されないので何も起こらないが、消去状態のメモリセル（以下、オンセルと称する）はチャネルが形成されるため、通常のＮチャネルＭＯＳトランジスタと同様にドレイン・ソース間の電位差と浮遊ゲートの電位によって決まる電流が流れる。
【００４６】
そして、制御ゲート１４に電位ＶＲＥＡＤが供給されたときに、ソース・ドレイン間に電流が流れるか否かを、後に説明する読み出し回路部で判定することでメモリセルの情報を読み取っている。
【００４７】
次に、この発明の第１の実施の形態によるフラッシュメモリ全体の構成を、図２に示すシステムブロック図を用いて説明する。この実施の形態によるフラッシュメモリは、メモリセルを選択するためのアドレスや各種制御信号が入力される入力回路部２１と、この入力回路部２１から出力される信号をデコードして各回路部へ制御信号を出力するコントロール回路部２２と、それぞれ複数のワード線とセル内ビット線とが設けられかつ図１に示すようなメモリセルがｍ行×ｎ列に配列されたメモリセルアレイ２３と、メモリセルアレイ２３内のメモリセルに対して書き込み、消去及び読み出しを行う時に用いる高電圧を生成する昇圧回路部２４と、メモリセルアレイ２３内の複数のワード線を選択駆動するＸデコーダ（行デコーダ）２５と、セル内ビット線（カラム）を選択するＹデコーダ（列デコーダ）２６と、昇圧回路部２４で生成される高電圧が供給され、メモリセルアレイ２３内で複数のメモリセルが形成されているＰ型ウェル及び、ある単位毎にメモリセルのソースが共通に接続されているソース線に供給するための電位を生成するソース・ウェルデコーダ部２７と、書き込み動作及びベリファイ動作を制御する書き込み回路部２８と、読み出し時のメモリセルの状態を判定する読み出し回路部２９と、読み出したデータを出力する出力回路部３０とから構成されている。
【００４８】
図３は、図２中のメモリセルアレイ２３の構成を、Ｘデコーダ２５及びＹデコーダ２６と共に示している。
【００４９】
メモリセルアレイ２３内には、一括消去される単位毎の個数のメモリセルＭＣが、同一Ｐ型ウェル中にｍ行×ｎ列（ｍ，ｎは２以上の自然数であり、図３では説明簡単化のためにｍ＝ｎ＝４としている）のマトリックス状に配置されている。
【００５０】
そして、同一行に配列されているメモリセルＭＣの各制御ゲートは、複数のワード線ＷＬ０〜ＷＬ３のうち対応する行のワード線にそれぞれ共通接続され、同一列に配列されているメモリセルＭＣのドレインは、複数のビット線ＢＬ０〜ＢＬ３のうち対応する列のビット線にそれぞれ共通接続されている。各メモリセルＭＣのＰ型ウェル（図１に図示）はメモリセルアレイ２３内で共通接続され、また各メモリセルＭＣのソースはソース線ＳＬに共通接続されている。
【００５１】
書き込み及び読み出し時に、ある特定の１ビット（１個のメモリセル）を選択するときは、Ｘデコーダ２５により１つのワード線ＷＬｉ（ｉ＝０〜３）が選択駆動され、Ｙデコーダ２６により１つのセル内ビット線ＢＬｊ（ｊ＝０〜３）が選択されることで、選択されたメモリセルに対して上述した書き込み及び読み出し動作が行われることになる。
【００５２】
消去動作は、Ｐ型ウェルを共通とするメモリセルアレイ２３内の（ｍ×ｎ）個のメモリセルに対し一括して行われる。
【００５３】
図４は、図２中の読み出し回路部２９の内部構成を、コントロール回路部２２、Ｙデコーダ２６及び出力回路部３０と共に示している。
【００５４】
読み出し回路部２９は、ビット線ＢＬＬと、センスビット線ＢＬＳと、センス線ＳＡと、ビット線ＢＬＬとセンスビット線ＢＬＳとの間に接続され、ビット線ＢＬＬとセンスビット線ＢＬＳとを電位的に分離する分離回路４１と、センスビット線ＢＬＳとセンス線ＳＡとの間に接続され、一定のバイアス電位ＶＢＩＡＳを受けてセンス線ＳＡの電位によらずにセンスビット線ＢＬＳの電位を設定するバイアス回路４２と、センス線ＳＡに接続された負荷回路４３と、ビット線ＢＬＬにおける電位振幅を拡大して選択メモリセルのデータをセンスし出力する増幅回路４４と、増幅回路４４でデータをセンスする際に使用される参照電位ＶＲＥＦを発生する参照電位発生回路４５と、ビット線ＢＬＬに接続され、このビット線ＢＬＬを所定のタイミングで設定するビット線初期化回路４６と、センス線ＳＡに接続され、このセンス線ＳＡを所定のタイミングで設定するセンス線初期化回路４７と、バイアス電位ＶＢＩＡＳを発生するバイアス電位発生回路４８と、アドレス等の切り替わりを受けてコントロール回路部２２で発生される制御信号を基に上記分離回路４１、負荷回路４３、増幅回路４４、ビット線初期化回路４６、センス線初期化回路４７及びバイアス電位発生回路４８の動作を制御するための各種タイミングパルスＶＴＩＭＥpart、ＶＴＩＭＥload、ＶＴＩＭＥblreset、ＶＴＩＭＥsareset、ＶＴＩＭＥbias等を発生するタイミングパルス発生回路４９とから構成されている。
【００５５】
上記負荷回路４３は、一端がセンス線ＳＡに接続された負荷素子４３ａと、この負荷素子４３ａの他端に接続され、タイミングパルスＶＴＩＭＥloadに基づいて導通制御される負荷スイッチ回路４３ｂとから構成されている。
【００５６】
図５は、図４中の増幅回路４４の内部構成の一例を示している。
【００５７】
増幅回路４４の役割は、センス線ＳＡの電位ＶＳＡと参照電位ＶＲＥＦとの間の電位差を増幅し、選択メモリセルから読み出されたデータを確定することである。そのため、この増幅回路４４は、一方の入力ノードにセンス線ＳＡの電位ＶＳＡが入力され、他方の入力ノードに参照電位ＶＲＥＦが入力され、図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥampによって活性化制御され、活性化されたときに両電位の差を増幅してデータを確定する差動増幅器４４ａと、図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥlatchによって活性化制御され、活性化されたときに差動増幅器４４で確定されたデータをラッチし出力するデータラッチ回路４４ｂとから構成されている。
【００５８】
図６（ａ）〜（ｃ）は、上記図４中の負荷回路４３を構成する負荷素子４３ａの具体的な回路構成例を示している。
【００５９】
図６（ａ）に示す負荷素子４３ａは抵抗素子５１によって構成されており、この抵抗素子５１の一方の端子はセンス線ＳＡに接続され、他方の端子は負荷スイッチ回路４３ｂに接続されている。
【００６０】
図６（ｂ）に示す負荷素子４３ａは能動負荷型のものであり、ゲートが接地電位（０Ｖ）に接続されたＰチャネルのＭＯＳトランジスタ５２によって構成されている。そして、ドレインはセンス線ＳＡに接続され、ソースは負荷スイッチ回路４３ｂに接続されている。なお、このトランジスタ５２の基板（バックゲート）は電源電位（Ｖｃｃ）と同電位に設定してよい。
【００６１】
図６（ｃ）に示す負荷素子４３ａも同じく能動負荷型のものであり、ダイオード接続されたＰチャネルのＭＯＳトランジスタ５３によって構成されている。すなわち、ドレイン及びゲートは共にセンス線ＳＡに接続され、ソースは負荷スイッチ回路４３ｂに接続されている。この場合にもトランジスタ５３の基板（バックゲート）は電源電位（Ｖｃｃ）と同電位に設定してよい。
【００６２】
図７は、図４中の負荷回路４３を構成する負荷スイッチ回路４３ｂの具体的な構成を負荷素子４３ａと共に示したものである。負荷スイッチ回路４３ｂは例えばＰチャネルのＭＯＳトランジスタ５４によって構成されており、ソースは電源電位Ｖｃｃの供給ノードに、ドレインは負荷素子４３ａにそれぞれ接続されており、ゲートにはタイミングパルスＶＴＩＭＥloadの反転信号／ＶＴＩＭＥloadが供給される。
【００６３】
図８は、図４中のバイアス回路４２の具体的な構成を示している。バイアス回路４２の役割は、メモリセルＭＣのドレインを、読み出し時に最適な電位に設定することである。読み出し時にメモリセルＭＣのゲートには例えば＋５Ｖ（ＶＧ＝＋５Ｖ）の電位が、ドレインにはＶｃｃよりも低い正極性の電位がそれぞれ供給される。なお、ソース及び基板の電位は共に０Ｖである。すなわち、読み出し時におけるバイアス印加状態は、書き込み時のバイアスであるゲート電位が＋１０Ｖ、ソース電位が＋６Ｖの場合と同じ正負関係となる。そのため、読み出しメモリセルのドレインに正極性の電位を印加すると、読み出し動作にもかかわらず、わずかに書き込み現象が起こるソフトライト現象が発生することが分かっている。そのため読み出し動作時のドレイン電位はメモリセルが５極管動作しない位に低く（〜１Ｖ）しなくてはならない。
【００６４】
そのため、１Ｖ以上にならないようにビット線ＢＬＬの電位を制御することがバイアス回路４２の役目となる。
【００６５】
このバイアス回路４２は、図示するようにＮチャネルのＭＯＳトランジスタ５５によって構成されている。また、そのゲートには、バイアス電位発生回路４８で発生される一定のバイアス電位ＶＢＩＡＳが供給される。
【００６６】
上記バイアス電位ＶＢＩＡＳの値は、ビット線ＢＬＬの電位を１Ｖ以上にしたくなかったら、設定すべきビット線ＢＬＬの電位ＶＢＬＬ（１Ｖ）に対してＮチャネルのＭＯＳトランジスタ５５のしきい値分だけ高い程度に設定される。
【００６７】
このようなバイアス電位ＶＢＩＡＳを発生する図４中のバイアス電位発生回路４８は、例えば図９に示すように構成されている。この回路はいわゆるウィルソン型と呼ばれているものであり、２個のＰチャネルのＭＯＳトランジスタ６１、６２と、３個のＮチャネルのＭＯＳトランジスタ６３〜６５の他にバイアススイッチ回路６６を有している。
【００６８】
上記２個のＰチャネルのＭＯＳトランジスタ６１、６２のソース同氏及びゲート同氏がそれぞれ接続され、さらにトランジスタ６１のドレインが両トランジスタ６１、６２のゲート共通接続ノードに接続され、これら両トランジスタ６１、６２はＰチャネルのカレントミラー回路を構成している。また、上記２個のＮチャネルのＭＯＳトランジスタ６３、６４のゲート同氏が接続され、さらにトランジスタ６４のドレインが両トランジスタ６３、６４のゲート共通接続ノードに接続され、これら両トランジスタ６３、６４はＮチャネルのカレントミラー回路を構成している。そして、トランジスタ６３のソースは接地電位のノードに接続され、トランジスタ６３のソースはＮチャネルのＭＯＳトランジスタ６５のドレイン・ソース間を介して接地電位のノードに接続されている。なお、トランジスタ６５のゲートはそのドレインに接続されている。
【００６９】
バイアススイッチ回路６６は、上記２個のＰチャネルのＭＯＳトランジスタ６１、６２のソース共通接続ノードと電源電位Ｖｃｃの供給ノードとの間に接続されている。このバイアススイッチ回路６６は、図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥbiasによって導通制御される。
【００７０】
このような構成のバイアス電位発生回路４８において、タイミングパルスＶＴＩＭＥbiasが活性化されてバイアススイッチ回路６６が導通すると、トランジスタ６２と６４の共通ドレインから電源電位Ｖｃｃの変化によらずにほぼ一定のバイアス電位ＶＢＩＡＳが出力される。
【００７１】
図１０は、図４中のビット線初期化回路４６の具体的な構成を示している。このビット線初期化回路４６は、ソースが接地電位（０Ｖ）に接続され、ドレインがビット線ＢＬＬに接続され、ゲートに図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥblresetが供給されるＮチャネルのＭＯＳトランジスタ７１によって構成されている。
【００７２】
ビット線初期化回路４６の役割は、読み出し動作の終了時にビット線ＢＬＬをの電位ＶＢＬＬを０Ｖに設定することである。
【００７３】
以前の読み出し動作時にオンセルを読んでいたか、オフセルを読んでいたかで、次の読み出し動作時のビット線ＢＬＬの電位ＶＢＬＬの初期値が異なる。つまり、ビット線ＢＬＬをある一定電位に設定しないと、オフセルを読んでいたときは高い電位から次の読み出しが開始され、オンセルを読んでいたときは低い電位から開始されることになる。データの読み出しを行うに当たって２通りの場合を想定しなくてはならず、非常に困難となる。従って、ビット線初期化回路４６によって、それ以前のデータ読み出し状態の如何にかかわらずにビット線ＢＬＬを０Ｖに設定することで、データの読み出し動作が簡単に行えるようにしている。
【００７４】
また、図４中のセンス線初期化回路４７はビット線初期化回路４６と同様に、図１１に示すようにＮチャネルのＭＯＳトランジスタ７２によって構成されている。ただし、この場合、このトランジスタ７２のドレインはセンス線ＳＡに接続され、ゲートには図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥsaresetが供給される。
【００７５】
図１２は、図４中の分離回路４１の内部構成を示している。分離回路４１の役割はセンスビット線ＢＬＳとビット線ＢＬＬを電気的に切り離すことである。
【００７６】
先のビット線初期化回路４６によるビット線ＢＬＬの電位設定動作を可能とするためには、負荷回路４３をビット線ＢＬＬから切り離す必要がある。なぜなら、負荷回路４３が接続された状態でビット線初期化回路４６を動作させてビット線ＢＬＬの電位を設定すると、負荷回路４３からビット線初期化回路４６を介して電流が流れ、無駄な電流が消費されてしまう。そこで、このような無駄な電流が流れないようにするために分離回路４１が設けられている。
【００７７】
この分離回路４１は、ソースがセンスビット線ＢＬＳに、ドレインがビット線ＢＬＬにそれぞれ接続され、ゲートに制御信号ＰＡＲＴが供給される分離用のＮチャネルのＭＯＳトランジスタ７３と、図２中の昇圧回路部２４で生成される高電圧Ｖｐ及び図４中のタイミングパルス発生回路４９で発生されるタイミングパルスＶＴＩＭＥpartを受け、タイミングパルスＶＴＩＭＥpartの高レベル電位を高電圧Ｖｐにシフトして制御信号ＰＡＲＴを出力するレベルシフタ７４とから構成されている。
【００７８】
なお、高電圧Ｖｐにシフトされた制御信号ＰＡＲＴによって分離用のトランジスタ７３のゲートを制御する理由は、このトランジスタ７３がオンする際の導通抵抗を極力下げるためである。
【００７９】
次に、上記構成でなるフラッシュメモリにおけるデータの読み出し動作を図１３のタイミングチャートを用いて説明する。データの読み出し期間は大きく分けて、アドレス選択期間、センス期間及び出力期間の３つの期間からなる。
【００８０】
アドレス選択期間は、外部アドレスの変化を受けてからメモリセルアレイ内のワード線とセル内ビット線とが選択されるまでの期間である。なお、このアドレス選択期間では、予めタイミングパルスＶＴＩＭＥblreset（図１３では図示せず）は“Ｈ”レベルになっており、ビット線初期化回路４６内のトランジスタ７１がオン状態になっているので、ビット線ＢＬＬの電位は０Ｖに設定されている。また、タイミングパルスＶＴＩＭＥloadも“Ｈ”レベルになっており、その反転信号／ＶＴＩＭＥloadは“Ｌ”レベルなので、負荷回路４３内の負荷スイッチ回路４３ｂを構成する図７中のＰチャネルのＭＯＳトランジスタ５４はオンしており、負荷素子４３ａを介してセンス線ＳＡが充電され、その電位ＶＳＡは（Ｖｃｃ−Ｖｔｈｐ）（ただしＶｔｈｐはＰチャネルのＭＯＳトランジスタのしきい値）で安定している。
【００８１】
次に、外部アドレスの変化を受けて、まず、タイミングパルスＶＴＩＭＥbiasが活性化される。このタイミングパルスＶＴＩＭＥbiasの活性化を受けて、図９に示すバイアス電位発生回路４８内のバイアススイッチ回路６６がオンし、これによってバイアス電位発生回路４８からバイアス電位ＶＢＩＡＳが出力され始め、その後、一定の電位で安定する。
【００８２】
また、タイミングパルスＶＴＩＭＥbiasの活性化とほぼ同時にタイミングパルスＶＴＩＭＥsaresetが活性化される。このタイミングパルスＶＴＩＭＥsaresetの活性化を受けて、図１０に示すビット線初期化回路４６内のトランジスタ７１がオンし、これによっていままで（Ｖｃｃ−Ｖｔｈｐ）に充電されていたセンス線ＳＡの電位ＡＶＳが０Ｖに下がる。
【００８３】
さらに外部アドレスの変化を受けて、タイミングパルスＶＴＩＭＥloadが“Ｌ”レベルに立ち下がり、その反転信号／ＶＴＩＭＥloadが“Ｈ”レベルに立ち上がる。／ＶＴＩＭＥloadが“Ｈ”レベルになると、いままでオンしていた図７に示す負荷回路４３内のＰチャネルのＭＯＳトランジスタ５４がオフし、負荷回路４３によるセンス線ＳＡの充電が終了する。なお、タイミングパルスＶＴＩＭＥloadが“Ｌ”レベルに立ち下がるタイミングは、貫通電流をなくために、先のタイミングパルスＶＴＩＭＥsaresetが“Ｈ”に立ち上がるタイミングとほぼ同じかあるいは少し早目であることが好ましい。
【００８４】
なお、このアドレス選択期間では、タイミングパルスＶＴＩＭＥpartは、前記図２５に示す場合と同様に“Ｌ”レベルになっているので、図１２に示す分離回路４１ではレベルシフタ７４から出力される制御信号ＰＡＲＴは“Ｌ”となり、トランジスタ７３はオフしており、ビット線ＢＬＬとセンスビット線ＢＬＳとは電気的に分離されている。
【００８５】
次に、センス期間になると、タイミングパルスＶＴＩＭＥblresetが“Ｌ”レベルになり、ビット線初期化回路４６内のトランジスタ７１がオフ状態になって、ビット線ＢＬＬの電位設定状態が解除される。また、そのときのアドレスに基づいてワード線及びセル内ビット線が選択され、さらに選択されたセル内ビット線ＢＬがＹデコーダ２６を介してビット線ＢＬＬに接続される。さらに、タイミングパルスＶＴＩＭＥpartが“Ｈ”レベルになり、図１２に示す分離回路４１内のトランジスタ７３がオンして、ビット線ＢＬＬとセンスビット線ＢＬＳとが電気的に接続される。
【００８６】
さらに、センス期間になると、タイミングパルスＶＴＩＭＥsaresetが非活性となり、センス線初期化回路４７によるセンス線ＳＡの電位設定状態が解除される。また、タイミングパルスＶＴＩＭＥloadも活性化される。タイミングパルスＶＴＩＭＥloadが活性化されると、負荷回路４３によってセンス線ＳＡが再び充電される。この状態で選択メモリセルの記憶データに応じてビット線ＢＬＬの電位ＶＢＬＬが変化し、このビット線ＢＬＬの電位変化がセンスビット線ＢＬＳを介してセンス線ＳＡまで伝えられる。なお、図１３ではオフセルが選択された場合を示している。
【００８７】
このセンス期間に増幅回路４４によってセンス線ＳＡの電位ＶＳＡが参照電位ＶＲＥＦと比較されることによってデータのセンスが行われ、次の出力期間に、タイミングパルスＶＴＩＭＥlatchが活性化されることによって、図５に示す増幅回路４４内の差動増幅器４４ａでセンスされたデータがデータラッチ回路４４ｂでラッチされ、その後、出力回路部３０を経て出力パッドから出力される。
【００８８】
このように、センス期間の直前ではビット線初期化回路４６によってビット線ＢＬＬの電位が０Ｖに設定され、バイアス回路４２を介してセンスビット線ＢＬＳの電位も０Ｖに設定されているので、一度安定レベルに達したバイアス電位ＶＢＩＡＳは低下しない。なお、その理由については後程説明する。
【００８９】
図１４は、図１３とは異なるデータの読み出し動作時のタイミングチャートを示している。この場合は、センス線ＳＡの初期化電位設定のタイミングをビット線ＢＬＬの初期化電位設定のタイミングと同期させたものである。すなわち、ビット線ＢＬＬの初期化電位の設定を解除するタイミングでセンス線ＳＡの初期化電位設定解除と負荷回路４３の活性化を行い、ビット線ＢＬＬの設定のタイミングでセンス線ＳＡの初期化電位設定と負荷回路４３の非活性化を行うようにしたものである。
【００９０】
なお、図１３の場合と同様に、センス期間の開始直前にはセンス線ＳＡ及びセンスビット線ＢＬＳは共に０Ｖに初期設定されている。
【００９１】
次に、センス期間の開始前に、センス線ＳＡ及びセンスビット線ＢＬＳが０Ｖに初期設定されていると、なぜバイアス電位ＶＢＩＡＳが低下しないかについて、図４に示された読み出し回路部２９の要部を抽出した図１５の等価回路図を用いて詳しく説明する。なお、ここでは負荷回路４３内の負荷素子４３ｂが、図６（ｃ）に示すようにゲートとドレインが接続されたＰチャネルのＭＯＳトランジスタ５３で構成されている場合を示している。
【００９２】
図１５（ａ）はアドレス選択期間の終盤における各トランジスタの状態と各ノードにおける電位の状態を示している。
【００９３】
アドレス選択期間の終盤ではセンス線初期化回路４７内のトランジスタ７２がオンすることによって、センス線ＳＡ及びセンスビット線ＢＬＳが初期設定され、それぞれの電位ＶＳＡ、ＶＢＬＳは共に０Ｖになる。このとき、バイアス回路４２内のトランジスタ５５は、ソースが０Ｖなのでオンしており、このトランジスタ５５ではチャネルが形成されている。なお、トランジスタ７２がオンし、センス線ＳＡ及びセンスビット線ＢＬＳが初期設定され、それぞれの電位ＶＳＡ、ＶＢＬＳが０Ｖに下がる時、トランジスタ７２のゲート・ソース間容量及びゲート・ドレイン間容量を介してバイアス電位ＶＢＩＡＳが一時的に低下する。しかし、まだセンス期間に入っていなので、その影響はない。また、一時的に低下したバイアス電位ＶＢＩＡＳの値は、このアドレス選択期間に元の電位に回復する。
【００９４】
図１５（ｂ）はセンス期間に入ったときの各トランジスタの状態と各ノードにおける電位の状態を示している。センス期間に入ると、トランジスタ７２がオフし、センス線ＳＡ及びセンスビット線ＢＬＳの初期設定が解除され、センス線ＳＡ及びセンスビット線ＢＬＳの充電が開始される。この充電の開始直後では、センス線ＳＡ及びセンスビット線ＢＬＳの電位は、予めビット線初期化回路４６によって初期設定されているビット線ＢＬＬと同じ電位（０Ｖ）なので、制御信号ＰＡＲＴが活性化されて分離用トランジスタ７３がオンしても、センス線ＳＡ及びセンスビット線ＢＬＳの電位が低下することはない。
【００９５】
従来では、センス期間に入ったときに、センス線ＳＡ及びセンスビット線ＢＬＳに蓄えられていた電荷が、ビット線ＢＬＬに存在している大きな容量ＣBLLとチャージシェアされることにより、センス線ＳＡ、センスビット線ＢＬＳの電位ＶＳＡ、ＶＢＬＳが急激に低下したが、この実施の形態ではそのようなことは起こらない。この結果、バイアス回路４２内のバイアス用のトランジスタ５５のゲート・ソース間及びゲート・ドレイン間に存在している容量によるカップリングによって、バイアス電位ＶＢＩＡＳが低下することはない。
【００９６】
逆に、センス期間に入ったときに、バイアス用のトランジスタ５５のソース、ドレイン電位が０Ｖから上昇することによってバイアス電位ＶＢＩＡＳが上昇することが考えられるが、従来のようにセンス線ＳＡの電位ＶＳＡが低下する程には急激に電位ＶＳＡは上昇しないので、図９に示すバイアス電位発生回路４８を構成するトランジスタの素子サイズを大きくする等により十分対応できる。
【００９７】
また、従来では、バイアス用トランジスタはアドレス選択期間ではオフしており、センス期間にオンすることで、ゲート容量が増大し、これがバイアス電位ＶＢＩＡＳを変動させる要因となっていた。これに対し、上記実施の形態ではバイアス用トランジスタ５５はアドレス選択期間で既にオンしているので、分離回路４１（トランジスタ７３）がオンしても、トランジスタ５５のゲート容量はほとんど変化しない。
【００９８】
このように上記実施の形態のフラッシュメモリでは、読み出し回路部に設けられているバイアス回路に供給されるバイアス電位を一定に保つことができ、これにより、読み出し時間の遅れ、誤読み出しが防止できる。さらには一度安定したバイアス電位ＶＢＩＡＳはそのまま維持されるので、従来のように低下した電位を再度上昇させる必要がないので、バイアス電位発生回路４８における消費電流の増加も防止することができる。
【００９９】
なお、上記実施の形態では、ビット線初期化回路４６を設けてビット線ＢＬＬを初期設定する場合について説明したが、このビット線初期化回路４６の代わりにセル内ビット線を初期設定するセル内ビット線初期化回路を設け、ビット線初期化回路４６と同じタイミングでセル内ビット線を初期設定するように回路を変更してもよい。
【０１００】
また、上記実施の形態では初期設定による電位が０Ｖである場合について説明したが、これは０Ｖ以外の電位に初期設定するように変更してもよい。
【０１０１】
図１６はこの発明の第２の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１０２】
この実施の形態による読み出し回路部２９が図４のものと異なる点は、センス線初期化回路４７の代わりに、センスビット線ＢＬＳを初期設定するセンスビット線初期化回路８１を設けたことである。このセンスビット線初期化回路８１は、例えばドレインがセンスビット線ＢＬＳに、ソースが接地電位にそれぞれ接続され、ゲートにタイミングパルスＶＴＩＭＥblsresetが供給されるＮチャネルのＭＯＳトランジスタによって構成することができる。
【０１０３】
ここで、上記タイミングパルスＶＴＩＭＥblsresetは、図４中に示されるタイミングパルス発生回路４９から他のパルスと共に発生させることができ、その活性／非活性のタイミングは先のタイミングパルスＶＴＩＭＥsalresetと同じでよい。
【０１０４】
この実施の形態の場合にも、センス線初期化回路４７を設けた場合と同様の効果を得ることができる。
【０１０５】
また、この場合にも初期設定によって０Ｖもしくは０Ｖ以外の電位に設定することができる。
【０１０６】
図１７はこの発明の第３の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１０７】
この実施の形態による読み出し回路部２９が図４のものと異なる点は、図１６に示したものと同様のセンスビット線初期化回路８１が追加されていることである。
【０１０８】
この実施の形態の場合にも、図４の場合と同様の効果を得ることができる。
【０１０９】
また、この場合にも初期設定によって０Ｖもしくは０Ｖ以外の電位に設定することができる。
【０１１０】
図１８はこの発明の第４の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１１１】
この実施の形態による読み出し回路部２９では図４中の負荷回路４３を省略し、この負荷回路４３の機能をバイアス回路４２に持たせるようにしたものである。すなわち、この実施の形態は、図２８に示すようなタイプの従来のフラッシュメモリに対してこの発明を実施したものである。
【０１１２】
以下、図１８の読み出し回路部２９について、図４と異なる点について説明する。この実施の形態では、センスビット線ＢＬＳに増幅回路４４が接続されており、増幅回路４４はこのセンスビット線ＢＬＳの電位ＶＢＬＳと参照電位ＶＲＥＦとを比較して選択メモリセルのデータをセンスする。また、センス線初期化回路４７の代わりに、図１６の実施の形態のものと同様のセンスビット線初期回路８１が設けられている。さらにバイアス回路４２と電源電位Ｖｃｃのノードとの間にバイアス負荷スイッチ回路８２が接続されている。
【０１１３】
上記バイアス負荷スイッチ回路８２は、例えば図１９に示すように、ドレインが電源電位Ｖｃｃのノードに接続され、ソースがバイアス回路４２に接続され、ゲートにタイミングパルスＶＴＩＭＥbiasloadが供給されるＮチャネルのＭＯＳトランジスタ８３によって構成することができる。
【０１１４】
上記タイミングパルスＶＴＩＭＥbiasloadは、図４中に示されるタイミングパルス発生回路４９で発生され、その活性／非活性のタイミングは先の負荷回路４３に供給されるＶＴＩＭＥloadと同じタイミングでよい。
【０１１５】
この実施の形態の場合、センスビット線ＢＬＳの電位ＶＢＬＳはバイアス回路４２によってＶｃｃよりも低い電位に抑えられるので、それに伴なって参照電位ＶＲＥＦの値も変える必要がある。
【０１１６】
ここで、センスビット線初期回路８１が設けられていないと、センス期間前にセンスビット線ＢＬＳが充電されており、その後、分離回路４１がオンすると、バイアス回路４２を構成するトランジスタ（図８中のトランジスタ５５）のゲート・ソース間及びゲート・ドレイン間の寄生容量を介してバイアス電位ＶＢＩＡＳが一時的に低下することは容易に考えられる。
【０１１７】
しかし、この実施の形態では、センスビット線初期回路８１が設けられており、センス期間の前にセンスビット線ＢＬＳが０Ｖに初期設定されるので、図４の場合と同様にバイアス電位ＶＢＩＡＳの低下を防ぐことができる。
【０１１８】
図２０はこの発明の第５の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１１９】
この実施の形態による読み出し回路部２９では、図４中の分離回路４１を省略し、この分離回路４１の機能をＹデコーダ２６に持たせるようにしたものである。すなわち、この実施の形態は、図２９に示すようなタイプの従来のフラッシュメモリに対してこの発明を実施したものである。
【０１２０】
すなわち、前述したように、分離回路４１はＹデコーダ２６が活性化されるタイミングとほぼ同じタイミングで活性化される。従って、分離回路４１を省略し、この分離回路４１の機能をＹデコーダ２６によって果たすことができる。
【０１２１】
なお、この実施の形態の場合、ビット線初期化回路はなく、セル内ビット線初期化回路８４によってセル内ビット線ＢＬが初期設定される。
【０１２２】
この実施の形態においても図４の場合と同様の効果を得ることができる。
【０１２３】
図２１はこの発明の第６の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１２４】
この実施の形態による読み出し回路部２９では、図４中の分離回路４１を省略し、この分離回路４１の機能をＹデコーダ２６に持たせると共に、センス線初期化回路４７を省略し、ビット線初期化回路４６のみを設けるようにしたものである。すなわち、この実施の形態は、図２９に示すようなタイプの従来のフラッシュメモリに対してこの発明を実施したものである。
【０１２５】
この実施の形態においても図４の場合と同様の効果を得ることができる。
【０１２６】
図２２はこの発明の第７の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１２７】
この実施の形態による読み出し回路部２９では、図１８の実施の形態による読み出し回路部２９内の分離回路４１を省略し、この分離回路４１の機能をＹデコーダ２６に持たせると共に、ビット線初期化回路４６を設けるようにしたものである。すなわち、この実施の形態は、図３０に示すようなタイプの従来のフラッシュメモリに対してこの発明を実施したものである。従って、増幅回路４４はビット線ＢＬＬの電位ＶＢＬＬを参照電位ＶＲＥＦと比較してデータをセンスする。
【０１２８】
この実施の形態においても図４の場合と同様の効果を得ることができる。
【０１２９】
図２３はこの発明の第８の実施の形態による読み出し回路部２９の要部の構成を示している。なお、この実施の形態において、図４に示した第１の実施の形態による読み出し回路部２９と対応する箇所は図示を省略すると共にその説明も省略する。
【０１３０】
上記した第１ないし第７の各実施の形態では、ビット線ＢＬＬの電位を設定するビット線初期化回路４６、センス線ＳＡの電位を初期設定するセンス線初期化回路４７、センスビット線ＢＬＳの電位を初期設定するセンスビット線初期化回路８１のいずれか１つ、もしくは２つを設けて、アドレス選択期間に対応する箇所を設定する場合について説明したが、これは図２３に示すように、分離回路４１の両端間、すなわちセンスビット線ＢＬＳとビット線ＢＬＬとの間にソース・ドレイン間が接続されたＮチャネルのＭＯＳトランジスタ８５を設け、アドレス選択期間にこのトランジスタ８５がオンするようにそのゲートを制御するようにしてもよい。
【０１３１】
この実施の形態によれば、予めセル内ビット線が初期設定され、ビット線ＢＬＬの電位が０Ｖに設定されているアドレス選択期間にトランジスタ８５がオンすると、センスビット線ＢＬＳの電位も０Ｖに初期設定され、さらにバイアス回路４２を介してセンス線ＳＡの電位も０Ｖに初期設定され、これによってバイアス回路４２に供給されているバイアス電位ＶＢＩＡＳの低下を防ぐことができる。
【０１３２】
また、バイアス電位ＶＢＩＡＳそのものの低下を防ぐためには、図９中の回路においてバイアス電位ＶＢＩＡＳが出力されるノードに大きな容量を接続しておけばよい。
【０１３３】
【発明の効果】
以上説明したようにこの発明によれば、読み出し回路部に設けられているバイアス回路に供給されるバイアス電位を一定に保つことによって、読み出し時間の遅れ、誤読み出しを防止し、さらには消費電流の増加も防止することができる半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るフラッシュメモリでメモリセルとして使用される不揮発性トランジスタの構造を示す断面図。
【図２】この発明の第１の実施の形態によるフラッシュメモリ全体の構成を示すシステムブロック図。
【図３】図２中のメモリセルアレイをＸデコーダ及びＹデコーダと共に示す回路図。
【図４】図２中の読み出し回路部をコントロール回路部、Ｙデコーダ及び出力回路部と共に示す回路図。
【図５】図４中の増幅回路の内部構成の一例を示す回路図。
【図６】図４中の負荷回路を構成する負荷素子の具体的な回路構成例を示す回路図。
【図７】図４中の負荷回路を構成する負荷スイッチ回路の具体的な構成を負荷素子と共に示す回路図。
【図８】図４中のバイアス回路の具体的な構成を示す回路図。
【図９】図４中のバイアス電位発生回路の具体的な構成を示す回路図。
【図１０】図４中のビット線初期化回路の具体的な構成を示す回路図。
【図１１】図４中のセンス線初期化回路の具体的な構成を示す回路図。
【図１２】図４中の分離回路の内部構成を示す回路図。
【図１３】第１の実施の形態によるフラッシュメモリにおけるデータの読み出し動作を示すタイミングチャート。
【図１４】第１の実施の形態によるフラッシュメモリにおける図１３とは異なるタイミングチャート。
【図１５】第１の実施の形態によるフラッシュメモリの等価回路図。
【図１６】この発明の第２の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図１７】この発明の第３の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図１８】この発明の第４の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図１９】図１８中のバイアス負荷スイッチ回路の具体的な構成を示す回路図。
【図２０】この発明の第５の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図２１】この発明の第６の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図２２】この発明の第７の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図２３】この発明の第８の実施の形態による読み出し回路部の要部の構成を示す回路図。
【図２４】従来のフラッシュメモリの概略的な構成を示す回路図。
【図２５】図２４に示す従来のフラッシュメモリにおけるデータの読み出し動作時のタイミングチャート。
【図２６】図２５のタイミングチャートにおける一部の電位変化を拡大して示した波形図。
【図２７】図２４に示す従来のフラッシュメモリの等価回路図。
【図２８】図２４とは異なる従来のフラッシュメモリにおける読み出し回路部の概略的な構成を示す図。
【図２９】図２４とは異なる従来のフラッシュメモリにおける読み出し回路部の概略的な構成を示す図。
【図３０】図２４とは異なる従来のフラッシュメモリにおける読み出し回路部の概略的な構成を示す図。
【符号の説明】
２１…入力回路部、
２２…コントロール回路部、
２３…メモリセルアレイ、
２４…昇圧回路部、
２５…Ｘデコーダ（行デコーダ）、
２６…Ｙデコーダ（列デコーダ）、
２７…ソース・ウェルデコーダ部、
２８…書き込み回路部、
２９…読み出し回路部、
３０…出力回路部、
４１…分離回路、
４２…バイアス回路、
４３…負荷回路、
４４…増幅回路、
４４ａ…差動増幅器、
４４ｂ…データラッチ回路、
４５…参照電位発生回路、
４６…ビット線初期化回路、
４７…センス線初期化回路、
４８…バイアス電位発生回路、
４９…タイミングパルス発生回路、
５１…抵抗素子、
５２，５３，５４，６１，６２…ＰチャネルのＭＯＳトランジスタ、
５５，６３，６４，６５，７１，７２，７３，８３，８５…ＮチャネルのＭＯＳトランジスタ、
６６…バイアススイッチ回路、
７４…レベルシフタ、
８１…センスビット線初期化回路、
８２…バイアス負荷スイッチ回路、
８４…セル内ビット線初期化回路、
ＷＬ０〜ＷＬ３…ワード線、
ＢＬ０〜ＢＬ３…セル内ビット線、
ＭＣ…メモリセル、
ＢＬＬ…ビット線、
ＢＬＳ…センスビット線、
ＳＡ…センス線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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