(57)【特許請求の範囲】
【請求項１】
固定長パケット伝送網に確立される複数の仮想コネクションを収容し、ショートセルを上記複数の仮想コネクションに多重化するショートセル多重化装置であって、
到着したショートセルを送出すべき仮想コネクションを識別する識別手段と、
上記識別手段により識別された仮想コネクションに基づいて上記ショートセルを格納する格納手段と、
予め決められたアルゴリズムに従って上記複数の仮想コネクションの中から順番に仮想コネクションを指定する指定手段と、
その指定手段により指定された仮想コネクションに基づいて上記格納手段からショートセルを読み出す読出し手段と、
その読出し手段により読み出されたショートセルを固定長パケットに格納し、その固定長パケットを上記指定手段により指定された仮想コネクションに送出する送出手段と、
を有するショートセル多重化装置。
【請求項２】
上記格納手段は、仮想コネクション毎に設けられる複数のＦＩＦＯメモリで構成され、
上記読出し手段は、上記指定手段により指定された仮想コネクションに対応するＦＩＦＯメモリから、送出すべき固定長パケットのペイロードを満たすまでショートセルを読み出す請求項１に記載のショートセル多重化装置。
【請求項３】
固定長パケット伝送網に確立される複数の仮想コネクションを収容し、ショートセルを上記複数の仮想コネクションに多重化するショートセル多重化装置であって、
到着したショートセルを送出すべき仮想コネクションおよびそのショートセルが属する品質クラスを識別する識別手段と、
仮想コネクション毎かつ品質クラス毎に分割され、上記識別手段により識別された仮想コネクションおよび品質クラスにより指定される領域に上記ショートセルを格納する格納手段と、
予め決められたアルゴリズムに従って上記複数の仮想コネクションの中から順番に仮想コネクションを指定する指定手段と、
予め決められたアルゴリズムに従った順番で品質クラスを指定する品質クラス指定手段と、
上記指定手段により指定された仮想コネクションおよび上記品質クラス指定手段により指定された品質クラスに対応する上記格納手段内の領域からショートセルを読み出す読出し手段と、
その読出し手段により読み出されたショートセルを固定長パケットに格納し、その固定長パケットを上記指定手段により指定された仮想コネクションに送出する送出手段と、
を有するショートセル多重化装置。
【請求項４】
上記複数の仮想コネクションに対してそれぞれ固定長パケットを送出する間隔が予め決められており、
上記指定手段は、仮想コネクション毎に前回の固定長パケットを送出した時刻からの経過時間を計時するカウンタを備え、あるカウンタにより計時される経過時間がそのカウンタに対応する仮想コネクションに対して設定されている送出間隔に達したとき、その仮想コネクションを指定する請求項１に記載のショートセル多重化装置。
【請求項５】
上記複数の仮想コネクションに対して優先順位が与えられており、
上記指定手段は、複数のカウンタによりそれぞれ計時される経過時間がそれら各カウンタにそれぞれ対応する仮想コネクションに対して設定されている送出間隔に達したときには、上記優先順位に従ってそれらの仮想コネクションから１つを指定する請求項４に記載のショートセル多重化装置。
【請求項６】
上記複数の仮想コネクションに対してそれぞれ予め初期読出しクレジットを割り当てておき、
上記指定手段は、読出しクレジットが最も多い仮想コネクションを指定し、指定した仮想コネクションに対応する読出しクレジットから１を減算し、全ての仮想コネクションに対応する読出しクレジットがある閾値以下になった場合に現在の読出しクレジット値に上記初期読出しクレジットを加算する請求項１に記載のショートセル多重化装置。
【請求項７】
上記指定手段は、直前に指定した仮想コネクションを記憶しておき、複数の読出しクレジットが上記閾値以上であるときには、それら複数の仮想コネクションの中で上記記憶してある仮想コネクション以外の仮想コネクションを指定する請求項６に記載のショートセル多重化装置。
【請求項８】
上記閾値を０とする請求項６または７に記載のショートセル多重化装置。
【請求項９】
上記複数の仮想コネクションに対してそれぞれ固定長パケットの送出間隔を与えておき、
上記指定手段は、上記与えられた送出間隔に基づいて仮想コネクション毎にそれぞれ次の固定長パケットを送出するための予定時刻を算出し、現在時刻がその予定時刻に達した仮想コネクションを指定する請求項１に記載のショートセル多重化装置。
【請求項１０】
上記複数の仮想コネクションに対して優先順位が与えられており、
上記指定手段は、現在時刻が複数のコネクションの予定時刻に達している場合には、上記優先順位に従ってそれらの仮想コネクションから１つを指定する請求項９に記載のショートセル多重化装置。
【請求項１１】
上記指定手段は、現在時刻が複数のコネクションの予定時刻に達しており、且つそれらの予定時刻が互いに同じである場合には、上記優先順位に従ってそれらの仮想コネクションから１つを指定する請求項１０に記載のショートセル多重化装置。
【請求項１２】
上記複数の仮想コネクションの中の仮想コネクションｉに対して割り当てられる帯域比率をＢi とした場合、仮想コネクションｉの送出間隔を、（１−Ｂi ）／Ｂi により与える請求項９に記載のショートセル多重化装置。
【請求項１３】
上記複数の仮想コネクション毎の送出間隔は、それぞれ上記複数の仮想コネクションが確立される伝送路に固定長パケットを送出する間隔を単位として与えられる請求項９に記載のショートセル多重化装置。
【請求項１４】
上記指示手段は、当該多重化装置から送出する固定長パケットの数をカウントするカウンタを備え、そのカウンタのカウント値により与えられる絶対時刻を用いて、各仮想コネクションにおいて次の固定長パケットを送出する予定時刻を求める請求項９に記載のショートセル多重化装置。
【請求項１５】
上記指示手段は、仮想コネクション毎に、ある固定長パケットの実際の送出時刻、その固定長パケットの送出予定時刻、および送出間隔によって決まる相対時刻を用いて次の固定長パケットを送出する予定時刻を求める請求項９に記載のショートセル多重化装置。
【請求項１６】
上記指定手段は、
時刻に対応して各仮想コネクションの識別番号を格納するＦＩＦＯメモリと、
現在時刻に対応するＦＩＦＯメモリの先頭に格納されている識別番号を読み出し、その識別番号に対応する仮想コネクションを指定する手段と、
上記指定された仮想コネクションにおける次の固定長パケットの送出予定時刻を算出し、その送出予定時刻に対応するＦＩＦＯメモリにその仮想コネクションの識別番号を書き込む手段と、
現在時刻に対応するＦＩＦＯメモリから読み出されなかった識別番号を次の時刻に対応するＦＩＦＯメモリの先頭に書き込む手段と、
を含む請求項１に記載のショートセル多重化装置。
【請求項１７】
上記指定手段は、算出した送出予定時刻が現在時刻よりも前であったときには、上記仮想コネクションの識別番号を現在時刻の次の時刻に対応するＦＩＦＯに書き込む請求項１６に記載のショートセル多重化装置。
【請求項１８】
上記指定手段は、前回算出した送出予定時刻を時刻計算の基準時刻とする請求項１６に記載のショートセル多重化装置。
【請求項１９】
上記各時刻毎に設けられるＦＩＦＯメモリは、チェーンメモリを用いてその中に格納する情報の順番を表す構成である請求項１６に記載のショートセル多重化装置。
【請求項２０】
上記指定手段は、
送出した固定長パケットの数を時刻としてカウントする時刻カウンタと、
時刻毎に先頭アドレス、最終アドレス、および格納する情報の数を格納するスケジューラテーブルと、
上記スケジューラテーブルに格納される情報の格納順序を表すチェーンを格納するチェーン管理テーブルと、
仮想コネクション毎に次の送出予定時刻を格納する時刻管理テーブルと、
仮想コネクション毎に固定長パケットの送出間隔を格納する間隔管理テーブルと、
を有する請求項１６に記載のショートセル多重化装置。
【請求項２１】
上記格納手段は、複数の仮想コネクションにより共有される共通メモリである請求項１に記載のショートセル多重化装置。
【請求項２２】
複数のショートセルを複数の仮想コネクションの上のいずれかのＡＴＭセルへ多重するショートセル多重化装置であって、
各仮想コネクションごとに設定された読み出し間隔に基づいて、ショートセルで多重されたＡＴＭセルの仮想コネクションを指定する手段を設けたことを特徴とするショートセル多重化装置。
【請求項２３】
複数のクラスのいずれかに属するショートセルを複数の仮想コネクション上のいずれかのＡＴＭセルへ多重するショートセル多重化装置であって、
各仮想コネクションごとに設定された読み出し間隔に基づいて、ＡＴＭセルの仮想コネクションを読み出しのために指定する手段と、
指定された前記仮想コネクションの中で、各クラスごとに設定された読み出し間隔に基づいて、読み出すべきショートセルの属するクラスを指定する手段を有することを特徴とするショートセル多重化装置。
【請求項２４】
複数のクラスのいずれかに属するショートセルを複数の仮想コネクションの上のいずれかのＡＴＭセルへ多重するショートセル多重化装置であって、
各仮想コネクションごとに設定された読み出し間隔に基づいて、ＡＴＭセルの仮想コネクションを読み出しのために指定する手段と、
指定された前記仮想コネクションの中で、前回読み出されたショートセルの属するクラスと長さを考慮して、今回読み出されるショートセルの属するクラスを指定する手段を有することを特徴とするショートセル多重化装置。
【請求項２５】
複数のクラスのいずれかに属するショートセルを複数の仮想コネクションの上のいずれかのＡＴＭセルへ多重するショートセル多重化装置であって、
各仮想コネクションごとに設定された読み出し間隔に基づいて、ＡＴＭセルの仮想コネクションを読み出しのために指定する手段と、
指定された前記仮想コネクションの中で、各クラスに属するショートセルの読み出しタイミングを、そのクラスと同じクラスに属する前回読み出されたショートセルの長さを考慮して決定する手段を有することを特徴とするショートセル多重化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変長パケットを固定長パケットに格納する装置に関わり、特に、ＡＡＬタイプ２のショートセルをＡＴＭコネクション上に多重化する装置に係わる。
【０００２】
【従来の技術】
近年、様々な種類の情報がネットワークを介して転送されている。ところが、通信サービスの形態ごとに要求される伝送速度や品質（遅延時間やエラー率等）は異なっている。例えば、音声データを転送する場合には、伝送速度としては低速でよいが、遅延時間は小さく抑える必要がある。また、動画像データを転送する場合には、高い伝送速度と小さい遅延時間が同時に要求される。一方、Ｅメールやファイル等を転送する場合、あるいは制御信号を転送する場合などには、遅延に関する要求は厳しくない。上述のような様々な伝送速度、および様々な品質の通信サービスを統一的に扱える技術として、ＡＴＭが普及してきている。
【０００３】
ＡＴＭでは、情報は固定長のＡＴＭセルに格納されて転送される。ＡＴＭセルは、５バイトのヘッダおよび４８バイトのペイロードとから構成され、ヘッダにはルーティング情報などが格納され、ペイロードには転送すべき情報が格納される。
【０００４】
図３２は、ＣＬＡＤの構成図である。ＣＬＡＤ（セル分解・組立装置：Cell  Assembly and Disassembly）は、転送すべき情報をＡＴＭセルに格納する機能、およびＡＴＭセルに格納されている情報を抽出して転送情報を再生する機能を有する。図３２では、ＣＬＡＤのセル作成部を示している。このＣＬＡＤは、データ格納バッファ５０１、データ量監視部５０２、読出し制御部５０３、およびＡＴＭセルヘッダ作成部５０４から構成される。入力データは、到着順にデータ格納バッファ５０１に格納されていく。データ量監視部５０２は、データ格納バッファ５０１に格納されるデータ量を監視し、１セル分（たとえば、４８バイト）以上のデータが蓄積されるとそのことを読出し制御部５０３に通知する。読出し制御部５０３は、この通知を受けると、データ格納バッファ５０１から１セル分のデータを読み出し、ＡＴＭセルヘッダ作成部５０４がその読み出されたデータにヘッダを付与して送出する。
【０００５】
ＡＴＭを用いた通信では、通常、転送情報はＡＴＭセルのペイロードに格納されて転送される。ＡＴＭセルを転送するコネクションは、VPI/VCI により識別される。１つのＡＴＭセルには、１コネクションを介して伝送される情報が格納される。
【０００６】
ところで、無線網を利用する移動体通信においては、通信帯域の有効利用のために、その転送すべき情報は圧縮されており、例えば、数kb/s〜数十kb/s程度の低速度の情報となっている。このような低速の情報をＡＴＭセル化する際には、セル化遅延が大きくなり、品質上望ましくない。即ち、一般的なＡＴＭでは、上述したように、転送すべき情報は所定量蓄積されるごとにＡＴＭセルに格納された送出されるので、その情報の速度が低速の場合は、ＡＴＭセルが送出される時間間隔が長くなり、このことが遅延の原因となることがある。
【０００７】
現在、ＡＴＭフォーラムやＩＴＵ−Ｔなどにおいて、上述のような遅延を低減することを目的として、ショートセルと呼ばれる情報量の少ない可変長のパケットをＡＴＭセル内に格納して転送する技術について検討が進められている。
【０００８】
図３３は、ショートセルをＡＴＭセルのペイロードに格納する処理を概念的に示す図である。ショートセルは、ショートセルヘッダとショートセルペイロードとから構成される。ショートセルヘッダには、そのショートセルのコネクションを識別するためのＣＩＤ（ショートセルコネクション識別子）、およびそのショートセルのペイロード長を示すＬＩ（長さ表示）が含まれている。
【０００９】
各ＡＴＭセルのペイロードには、１つ以上のショートセルが格納される。そして、各ＡＴＭセルには、互いに異なるＣＩＤを持ったショートセルを格納することができる。このように、１つのＡＴＭセルに互いに異なるＣＩＤを持ったショートセルを格納すること、すなわち、１つのＡＴＭコネクション上に互いに異なるＣＩＤを持ったショートセルを送出することを「ショートセル多重」と言う。また、ショートセルの長さ、及びショートセルが格納される位置によっては、１つのショートセルが分割されて２つのＡＴＭセルに格納されることもあり得る。このような状態は「オーバラップ」と呼ばれる。
【００１０】
このように、複数のショートセルを１つのＡＴＭコネクション上に多重化することで、低ビットレートの情報を小さい遅延で伝送すること、およびＡＴＭコネクションを効率的に使用することが期待されている。
【００１１】
【発明が解決しようとする課題】
ショートセルをＡＴＭセルに格納して転送するシステムを構築するためには、基本的には、ＡＴＭ網における仮想コネクション（ＶＣ）毎に図３２に示すＣＬＡＤを設ければよい。例えば、このようなシステムを移動体通信網に適用する場合には、各移動体端末との間で無線信号を授受する基地局において、その基地局とその基地局を収容する交換局との間に確立される仮想コネクション毎にＣＬＡＤを設ける。そして、基地局は、移動体端末から受信した情報からショートセルを生成し、さらにＣＬＡＤを用いてそのショートセルをＡＴＭセルに格納し、ＡＴＭコネクションを介してそのＡＴＭセルを交換局へ送出する。
【００１２】
ところで、一般に、移動体通信網のようなシステムでは、多数の基地局が設けられる。したがって、システム全体の費用を抑えるためには、各基地局のコストを低くしなければならない。
【００１３】
しかしながら、上述のように、各基地局において各ＡＴＭコネクション毎にＣＬＡＤを設けるとハードウェア構成が大規模になり、コストを低く抑えることは困難になる。この問題を解決するためには、１つの装置で複数のＡＴＭコネクション上にショートセルを多重化できる構成が望まれる。
【００１４】
また、各ショートセルは、それぞれ異なる品質を要求する。したがって、ショートセルを格納したＡＴＭセルを伝送するＡＴＭコネクションの品質は、そこを伝送されるショートセルの品質と関連づけて制御されるべきである。ところが、ショートセルをＡＴＭコネクション上に多重化する技術は、現在検討中であり、まだ確立されていない。このため、各ショートセルの品質を考慮しながらＡＴＭコネクションの品質を制御する技術も確立されていない。
【００１５】
本発明の課題は、可変長パケット（例えば、ＡＡＬタイプ２のショートセル）を固定長パケット転送網（例えば、ＡＴＭ網）における仮想コネクション上に効率よく多重化する装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明のショートセル多重化装置は、固定長パケット伝送網に確立される複数の仮想コネクションを収容し、ショートセルをそれら複数の仮想コネクションに多重化する構成を前提とし、以下の手段を有する。識別手段は、到着したショートセルを送出すべき仮想コネクションを識別する。格納手段は、識別手段により識別された仮想コネクションに基づいて上記ショートセルを格納する。指定手段は、予め決められたアルゴリズムに従って上記複数の仮想コネクションの中から１つずつ順番に仮想コネクションを指定する。読出し手段は、指定手段により指定された仮想コネクションに基づいて格納手段からショートセルを読み出す。送出手段は、読出し手段により読み出されたショートセルを固定長パケットに格納し、ショートセルが格納された固定長パケットを指定手段により指定された仮想コネクションに送出する。
【００１７】
上記構成によれば、互いに異なる識別子を持ったショートセルであっても、それらショートセルが固定長パケット伝送網上の同じ仮想コネクションに送出される場合には、それらのショートセルは、すべてその仮想コネクションに対応づけられて格納手段に格納される。従って、この場合、指定手段によりその仮想コネクションが指定されると、上記ショートセルは互いに同じ条件で格納手段から読み出され、固定長パケット伝送網上の同じ仮想コネクションに多重化される。
【００１８】
このとき、指定手段は、収容する複数の仮想コネクションから予め決められたアルゴリズムに従って１つずつ順番に指定するので、アルゴリズムを適切に決めることにより、ショートセルを上記複数の仮想コネクション上へ多重化する際の効率が最適化される。
【００１９】
このように、複数の仮想コネクションを収容するショートセル多重化装置に仮想コネクションを指定する手段を設けたので、複数の仮想コネクションに対して多重化処理を行うことが可能である。また、ショートセルを格納する格納手段に共通メモリ技術を適用すれば、このショートセル多重化装置が収容するすべての仮想コネクションについて１つのメモリを設ければよいので、ハードウェア量が削減される。
【００２０】
【発明の実施の形態】
本発明は、可変長のパケットを固定長のパケットに格納し、その固定長パケットを固定長パケット用の網を介して転送するシステムに広く適用されるが、本実施形態では、固定長パケットをＡＴＭセル、可変長パケットをＡＡＬタイプ２のショートセルとして説明する。
【００２１】
図１は、本発明のショートセル多重化装置が適用される一実施形態のシステムの構成図である。ここでは、一実施形態として、移動体通信システムを採り上げて説明する。移動体通信システムにおける音声データは、圧縮処理を行ったとすると、その伝送速度は数kbps程度であるが、その一方で遅延に関する要求は厳しい。ショートセルを用いたデータ転送は、このような低速でありながら遅延を小さく抑えたいサービスに適している。
【００２２】
図１において、交換機１０は、ＡＴＭセルのヘッダに格納されているルーティング情報（VPI/VCI ）に基づいてそのＡＴＭセルを交換する。交換機１０は、複数の基地局を収容する。
【００２３】
基地局２０は、移動機との間で無線信号を授受することにより移動機を収容する。基地局２０は、ショートセル組立分解装置２１および多重化装置２２を有する。ショートセル組立分解装置２１は、各移動機により送出されたデータからショートセルを作成する。多重化装置２２は、ショートセル組立分解装置２１により作成されたショートセルをＡＴＭセルに格納して交換機１０へ送出する。尚、基地局２０は、交換機１０から受信したＡＴＭセルからショートセルを抽出し、さらにそのショートセルから移動機へ転送すべき情報を抽出して対応する移動機へ送出する機能も備える。
【００２４】
基地局２０と各移動機との間のコネクションは、ショートセルコネクション識別子（ＣＩＤ）により識別される。図１に示す例では、基地局２０と各移動機３１〜３３との間のコネクションは、それぞれＣＩＤ＃１０、ＣＩＤ＃１２、ＣＩＤ＃３により識別される。これらのショートセルコネクション識別子は、コネクションの確立時に基地局ごとにユニークに割り当てられる。
【００２５】
ショートセル組立分解装置２１は、各移動機により送出されたデータからショートセルを作成する際、そのショートセルにショートセルコネクション識別子を付与する。多重化装置２２は、ショートセルを受け取ると、そのショートセルのショートセルコネクション識別子に対応するVPI/VCI を検出する。なお、ショートセルコネクション識別子とVPI/VCI との対応関係は、例えば、呼の確立時に決定され、多重化装置２２に設けられる不図示のテーブルに登録される。ここで、VPI/VCI により識別される各仮想コネクションには、１つ以上のショートセルコネクション識別子を対応させることができる。すなわち、各ＡＴＭ仮想コネクションには、複数種類のショートセル（互いに異なるショートセルコネクション識別子を持ったショートセル）を多重化することができる。例えば、ＡＴＭ仮想コネクションＶＣ＃１上に「ＣＩＤ＃１０」により識別されるショートセルおよび「ＣＩＤ＃１２」により識別されるショートセルを多重化することができる。
【００２６】
図２(a) は、ショートセルのフォーマットを示す図である。「ＣＩＤ」は、ショートセルコネクション識別子である。各ショートセルは、このＣＩＤにより識別される。「ＬＩ」は、ショートセルのペイロード長を示す情報であり、０〜４４の値を取り得る。なお、ＬＩ＝０は、ショートセルのペイロードが１バイトであることを表す。「ＵＵＩ」は、ユーザ・ユーザ識別であり、５ビットが割り当てられている。「Ｓ−ＨＥＣ」は、ショートセルのヘッダ誤り制御であり、その生成多項式は、ｘ5 ＋ｘ2 ＋１である。ペイロードは、転送すべき情報を格納する領域である。
【００２７】
図２(b) は、ショートセルを格納するＡＴＭセル（ＡＡＬ−ＣＵセル）のフォーマットを示す図である。ＡＴＭヘッダは、ＶＰＩ（仮想パス識別子）、ＶＣＩ（仮想チャネル識別子）、ＰＴＩ（ペイロードタイプ識別子）、ＣＬＰ（セル損失優先表示）、ＨＥＣ（ヘッダ誤り制御）から構成される。ペイロードの第１バイト目には、スタートフィールドが設けられている。スタートフィールドは、ショートセルの格納領域の先頭位置を表すオフセットフィールド（ＯＳＦ）、シーケンス番号（ＳＮ）、パリティ（Ｐ）から構成されている。尚、オフセットフィールドとしては、０〜４７の値が設定されるが、ＯＳＦ＝０ば、スタートフィールドの直後からショートセルが格納されていること表し、ＯＳＦ＝４７は、当該ＡＴＭセル内においてショートセルの切れ目が無いことを表す。シーケンス番号は、モジュロ２であり、ＡＴＭセルの送出順番に従って「０」または「１」が設定される。パリティは、ＯＳＦおよびＳＮからなる７ビットに対して奇数パリティである。
【００２８】
ＡＴＭセルのペイロードの２バイト目以降には図２(a) に示すショートセルが格納される。ここで、ショートセルは、可変長パケットである。したがって、ショートセルは、ＡＴＭセルに格納される際、２つ以上に分割されて各々が互いに異なるＡＴＭセルに格納されることが起こり得る（図３３参照）。図２(b) においては、１つのＡＴＭセルのペイロードにあるショートセルの一部および他のショートセルが格納されている状態を示している。この場合、２つ目のショートセルの先頭位置を示す情報がＯＳＦである。また、ＡＴＭペイロードのデータを格納しない領域は、すべて「０」が書き込まれる。なお、１つのＡＴＭセルに複数のショートセルが格納される場合、それらの複数のショートセルのショートセルコネクション識別子は、互いに同じであってもよいし、互いに異なっていてもよい。
【００２９】
上記図２(b) に示すＡＴＭセルは、たとえば、図１において、基地局２０と交換機１０との間で送受信される場合の構成を示している。一方、交換機１０内においては、ショートセルを格納するＡＴＭセルは、たとえば、図２(c) に示すデータ構造を有する。すなわち、交換機１０内では、１つのＡＴＭセル内に１つのショートセルが格納される構成であり、スタートフィールドは存在しない。交換機１０は、図２(c) に示すＡＴＭセルに格納されているショートセルを基地局２０へ送出する際には、まず、そのＡＴＭセルからショートセルを抽出し、続いてそのショートセルを図２(b) に示すＡＴＭセルに格納してＡＴＭ伝送路に出力する。この処理は、多重化装置１１により実行される。
【００３０】
図３は、本実施形態のショートセル多重化装置のブロック図である。この装置は、図１の多重化装置１１または２２に相当する。
ショートセル識別部３１は、到着したショートセルのショートセルコネクション識別子（以下、ショートセルコネクション識別子のことをＣＩＤとする）に基づいて、そのショートセルの品質クラス、およびそのショートセルが伝送されるＡＴＭ仮想コネクションを識別する情報を認識する。なお、ＡＴＭ仮想コネクションを識別する情報は、具体的にはVPI/VCI またはVCI であるが、以下では、ＶＣ番号と呼ぶことにする。ＶＣ番号は、このショートセル多重化装置が収容する複数のＡＴＭ仮想コネクションを識別する。ＣＩＤと品質クラスとの対応関係、およびＣＩＤとＶＣ番号との対応関係は、例えば、呼の設定時に端末装置と網との間の交渉により決定され、このショートセル多重化装置内に登録されているものとする。なお、交換機１０に設けられる多重化装置１１は、図２(c) に示すＡＴＭセルから図２(b) に示すＡＴＭセルを作成するので、図２(c) に示すＡＴＭセルを受信した時点でＣＩＤとＶＣ番号との対応関係を認識している。従って、多重化装置１１は、ＣＩＤとＶＣ番号との組合せからそのショートセルの品質を認識する。また、ショートセル識別部３１は、受信したショートセルのＣＩＤが登録されていなかった場合には、そのショートセルを廃棄する。
【００３１】
ショートセル格納部３２は、たとえば、半導体メモリであり、ショートセル書込み部３３の指示に従って到着したショートセルを一時的に格納する。ショートセル書込み部３３は、到着したショートセルのＶＣ番号および品質クラスに基づいてそのショートセルをショートセル格納部３２に書き込む。
【００３２】
ＶＣ指定部３４は、予め決められた処理シーケンスに従ってＡＴＭセルを送出すべきＡＴＭ仮想チャネルを決定し、そのＡＴＭ仮想チャネルを識別するＶＣ番号を出力する。読出し順序制御部３５は、予め決められた処理シーケンスに従って、ショートセル格納部３２から読み出すべきショートセルの品質クラスを決定する。ショートセル読出し部３６は、ＶＣ指定部３４および読出し順序制御部３５の指示に従ってショートセル格納部３２からショートセルを１つずつ読み出して出力する。ショートセル格納部３２から読み出されたショートセルはＡＴＭセルのペイロードに格納され、さらにそのＡＴＭセルペイロードにＡＴＭヘッダが付与されてＡＴＭセルが作成される。そして、このＡＴＭセルは、ＶＣ指定部３４により指定されたＡＴＭ仮想コネクションに送出される。
【００３３】
図４は、ショートセル格納部の構成図である。ショートセル格納部３２は、ＡＴＭ仮想コネクション毎（即ち、ＶＣ番号ごと）にバッファ領域を持っている。また、各ＡＴＭ仮想コネクション毎のバッファ領域は、それぞれ品質クラス毎に設けられたバッファを備える。これらのバッファは、それぞれＦＩＦＯメモリである。なお、ＡＴＭ仮想コネクション毎、且つ、品質クラス毎に設けられるバッファは、論理的に分割されたメモリ領域であり、たとえば、１つの半導体メモリ素子内に設けられる。
【００３４】
ショートセル多重化装置にショートセルが到着したときには、そのショートセルのヘッダに格納されているＣＩＤに基づいてＶＣ番号および品質クラスが認識され、そのショートセルは、それらのＶＣ番号および品質クラスに対応するショートセル格納部３２内の所定の領域に書き込まれる。一方、ショートセル格納部３２からショートセルを読み出す際には、ＶＣ制御部３４により指定されたＶＣ番号、および読出し順序制御部３５により指定された品質クラスに対応する領域からショートセルが読み出される。
【００３５】
次に、ＶＣ指定部３４の基本動作を説明する。ＶＣ指定部３４は、上述したように、予め決められたシーケンスに従ってＡＴＭセルを送出すべきＡＴＭ仮想チャネルを決定し、そのＡＴＭ仮想チャネルを識別するＶＣ番号を出力する。したがって、ここでは、ＡＴＭ仮想コネクションを指定する方法の概要を説明することになる。本実施形態では、ＡＴＭ仮想コネクションを指定する方法として、以下の５つの方式を提供する。
方式Ａ：ＡＴＭ仮想コネクション毎にセルの送出間隔をカウントする方式（セル送出間隔カウント方式
図５は、セル送出間隔カウント方式に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。この方式では、ＡＴＭ仮想コネクション毎にＡＴＭセルを送出すべき時間間隔を予め指定しておく。この時間間隔は、ＡＴＭ伝送路の伝送速度と関係し、ＡＴＭセルを伝送するに際して各ＡＴＭセルに対して割り当てられる１つのタイムスロットに対応する時間を単位とする。以下では、この単位時間を「１セル時間」と呼ぶことにする。また、ＡＴＭ仮想コネクション毎にあるＡＴＭセルが送出された後の経過時間をカウントするためのセル間隔カウンタを設ける。そして、各セル間隔カウンタのカウント値を所定時間ごとに（１セル時間毎に）読み取り、それら各カウント値と各ＡＴＭ仮想コネクション毎に予め設定されている送出間隔とをそれぞれ比較する。この時、読み取ったカウント値が予め設定されている送出間隔以上となったセル間隔カウンタがあれば、そのセル間隔カウンタに対応するＡＴＭ仮想コネクションを識別するＶＣ番号を出力する。このＶＣ番号が、ＡＴＭ仮想コネクション毎に設けられている複数のバッファ（図４参照）の中の１つを指定するための情報である。
【００３６】
このようにしてＶＣ指定部３４があるＶＣ番号を指定すると、ショートセル格納部３２においてその指定されたＶＣ番号に対応するバッファから１つ以上のショートセルが読み出される。この読み出されたショートセルは、ＡＴＭセルに格納されてその指定されたＶＣ番号に対応するＡＴＭ仮想コネクションに送出される。
【００３７】
なお、各セル間隔カウンタは、１セル時間毎に１ずつインクリメントされる。また、指定されたＶＣ番号に対応するセル間隔カウンタのカウント値は、「現在のカウント値−そのＡＴＭ仮想コネクションについて予め設定されたセル送出間隔」に更新される。さらに、複数のＡＴＭ仮想コネクションにおいてショートセルを読み出すべき状態に達した場合には、予め決められている優先順位に従って１つのＡＴＭ仮想コネクションが選択され、そのＡＴＭ仮想コネクションに対応するＶＣ番号が指定される。
【００３８】
図５の実施例を説明する。ここでは、３本のＡＴＭ仮想コネクション（ＶＣ＃１、＃２、＃３）が設けられており、各ＡＴＭ仮想チャネルに対してそれぞれＡＴＭセル送出間隔として「３」「５」「２」が予め設定されている。また、各ＡＴＭ仮想コネクションに対して設けられたセル間隔カウンタのカウント値は、時刻１においてすべてリセットされているものとする。
【００３９】
各セル間隔カウンタのカウント値は、時間経過とともにカウントアップされてゆき、時刻３において、それぞれ「２」になる。このとき、ＶＣ＃３に対応するセル間隔カウンタのカウント値がＶＣ＃３に対して予め設定されているセル送出間隔と等しくなる。このことが検出されると、ＶＣ指定部３４は、ＶＣ番号として「＃３」を出力する。
【００４０】
続いて、時刻４においては、ＶＣ＃１およびＶＣ＃２に対応するセル間隔カウンタのカウント値がそれぞれ「３」になる。一方、ＶＣ＃３に対応するセル間隔カウンタのカウント値は、送出間隔の設定値である「２」が減算されて「０」になっている。このとき、ＶＣ＃１に対応するセル間隔カウンタのカウント値がＶＣ＃１に対して予め設定されているセル送出間隔と等しくなる。このことが検出されると、ＶＣ指定部３４は、ＶＣ番号として「＃１」を出力する。
【００４１】
さらに、時刻５においては、各セル間隔カウンタのカウント値は、それぞれＡＴＭ仮想コネクション毎に設定されている送出間隔よりも小さい。したがって、時刻５においては、ＶＣ指定部３４は、何も指定しない。
【００４２】
続いて、時刻６においては、ＶＣ＃２およびＶＣ＃３のセル間隔カウンタのカウント値がそれぞれ設定されている送出間隔以上になっている。このように、複数のＡＴＭ仮想コネクションに対応するセル間隔カウンタのカウント値がそれぞれ対応する送出間隔設定値以上となっている場合には、予め決めておいたＡＴＭ仮想コネクション間の優先順位に従ってＶＣ番号が指定される。図５では、ＶＣ＃１に最も高い優先順位を与え、ＶＣ＃３の優先順位を最も低く設定した場合を示している。
【００４３】
ショートセル読出し部３６は、ＶＣ指定部３４により順次指定されるＶＣ番号に従ってショートセル格納部３２からショートセルを読み出す。すなわち、ショートセル読出し部３６は、ＶＣ番号として「＃３」が指定されると、ショートセル格納部３２のＶＣ＃３に対応するバッファから１つ以上のショートセルを読み出し、「＃１」が指定されると、ＶＣ＃１に対応するバッファから１つ以上のショートセルを読み出す。そして、ＶＣ＃３に対応するバッファから読み出されたショートセルは、ＡＴＭセルに格納されてＡＴＭ仮想コネクションＶＣ＃３に送出され、ＶＣ＃１に対応するバッファから読み出されたショートセルは、ＡＴＭセルに格納されてＡＴＭ仮想コネクションＶＣ＃１に送出される。
ここで、各ショートセルは、送出すべきＡＴＭ仮想コネクションに従って対応するバッファに格納される。即ち、互いに異なるＣＩＤを持ったショートセルであっても、ショートセル格納部３２内の同じバッファに格納され得る。したがって、互いに異なるＣＩＤを持ったショートセルが同じＡＴＭ仮想コネクション上に多重化されることになる。
【００４４】
なお、図５の例における時刻５にように、ＶＣ指定部３４が何も指定しなかったタイミングでは、ショートセル読出し部３６は、ショートセル格納部３２からショートセルを読み出さない。この場合、ショートセル多重化装置は、ＡＴＭ伝送路にアイドルセルを送出する。
【００４５】
このように、セル送出間隔カウント方式は、予め読出し順序のパターンを設定する必要はなく、各ＡＴＭ仮想コネクション毎にＡＴＭセルを読み出す間隔を指定するのみで良いため、初期設定あるいはＡＴＭ仮想コネクションの追加／削除時の作業は簡単である。ただし、各ＡＴＭ仮想コネクション毎にセル間隔を計測するカウンタを持つ必要があるため、ＡＴＭ伝送路に多数のＡＴＭ仮想コネクションを多重する場合にはハードウェア規模が大きくなる。
方式Ｂ：クレジット方式（その１）
図６は、クレジット方式（その１）に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。この方法では、ＡＴＭ仮想コネクション毎に予め「クレジット」を設定しておく。クレジットは、ある期間内に送出すべきＡＴＭセルの個数を指定する値である。したがって、ＡＴＭ仮想コネクション毎に所定のクレジットを設定することにより、ＡＴＭセルを送出する数のＡＴＭ仮想コネクション間の比率が決まる。クレジット方式その１では、このショートセル多重化装置がＡＴＭセルを送出するタイミング毎に各ＡＴＭ仮想コネクションのクレジットを比較し、その値が最も大きい（クレジットが多い）ＡＴＭ仮想コネクションに対応するＶＣ番号を順次指定する。
【００４６】
図６の実施例を説明する。クレジット方式では、各ＡＴＭ仮想コネクションのクレジットとして予め決められた値が設定される。ここでは、ＶＣ＃１〜＃３に対してそれぞれクレジットとして「３」「２」「１」が予め設定されている。そして、ＡＴＭセルの送出タイミング毎に各ＡＴＭ仮想コネクションのクレジットを比較し、その値が最も大きいＡＴＭ仮想コネクションに対応するＶＣ番号を指定する。このとき、その指定されたＶＣ番号に対応するクレジットは１だけ減ぜられる。
【００４７】
たとえば、ＶＣ＃１〜＃３のクレジットがそれぞれ「３」「２」「１」のときは、ＶＣ指定部３４は、ＶＣ番号として「＃１」を指定する。この結果、ＶＣ＃１〜＃３のクレジットはそれぞれ「２」「２」「１」になる。続いて、同様に、これら３つのクレジットの中でその値が最大であるＡＴＭ仮想コネクションを選ぶ。ところが、この時点でＶＣ＃１のクレジットとＶＣ＃２のクレジットとが互いに同じである。このような場合には、予め決めておいたＡＴＭ仮想コネクション間の優先順位に従う。ここでは、ＶＣ＃１に高い優先順位が与えられており、ＶＣ番号として「＃１」が指定されている。この結果、ＶＣ＃１〜＃３のクレジットはそれぞれ「１」「２」「１」になる。さらに、同様に、これら３つのクレジットの中でその値が最大であるＡＴＭ仮想コネクションを選ぶ。この場合、ＶＣ番号として「＃２」が指定される。以降、同様に、各ＡＴＭ仮想コネクションのクレジットが全て０になるまでＶＣ番号が１つずつ指定されていく。そして、全てのクレジットが０以下になると、各ＡＴＭ仮想コネクションのクレジットの現在値に初期設定値を加算する。この結果、ＶＣ＃１〜＃３のクレジットはそれぞれ「３」「２」「１」に戻る。
【００４８】
ショートセル読出し部３６は、セル送出間隔カウント方式の場合と同様に、ＶＣ指定部３４により順次指定されるＶＣ番号に従ってショートセル格納部３２からショートセルを読み出す。
【００４９】
上記クレジット方式では、各ＡＴＭ仮想コネクション毎のクレジット値を設定するだけでＶＣ指定制御が行われるので、ＡＴＭ仮想コネクションの追加／削除などがあっても容易にシステムを再構築できる。ただし、ある１つのＡＴＭ仮想コネクションのクレジットが他のＡＴＭ仮想コネクションのクレジットと比べて極端に大きいようなケースでは、そのＡＴＭ仮想コネクションのみにＡＴＭセルが送出されることになり、他のＡＴＭ仮想コネクションにはＡＴＭセルをなかなか送出できないといったＡＴＭ仮想コネクション間の偏りが起こってしまう恐れがある。
方式Ｃ：クレジット方式（その２）
図７は、図６に示した方式Ｂのバリエーションを説明する図である。図７に示す方法では、ある閾値（図７では、０）よりも大きなクレジット値を有するＡＴＭ仮想コネクションを抽出し、それら抽出したＡＴＭ仮想コネクションから１つずつ順番にＡＴＭ仮想コネクションを指定する。例えば、ＶＣ＃１〜＃３のクレジットがそれぞれ「３」「２」「１」であったときには、それら３つのＡＴＭ仮想コネクションに対応するクレジットはそれぞれ閾値よりも大きいので、ＶＣ指定部３４は、ＶＣ番号として「＃１」「＃２」「＃３」を順番に指定する。このように、ＶＣ番号が指定されると、ＶＣ＃１〜＃３のクレジットは１ずつ減算されてそれぞれ「２」「１」「０」になる。この状態では、ＶＣ＃１およびＶＣ＃２に対応するクレジットのみが閾値よりも大きいので、この場合、ＶＣ指定部３４は、ＶＣ番号として「＃１」「＃２」を順番に指定する。この後、次の段階でＶＣ番号として「＃１」が指定されて全てのクレジットが０になると、図６に示した方法と同様に、各ＡＴＭ仮想コネクションに対応するクレジット値に設定値が加えられる。
【００５０】
この方法では、図６に示した方式Ｂと比較すると、ＡＴＭセルの送出のバースト性を抑えることができる。
方式Ｄ：セル間隔指定方式（その１）
図８は、セル間隔指定方式（その１）に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。この方法では、ＡＴＭ仮想コネクション毎に次のＡＴＭセルを送出するための予定時刻を格納するメモリ領域を設ける。また、出力回線の帯域をその出力回線上に確立される各ＡＴＭ仮想コネクションに割り当てる際の帯域比率を予め指定しておく。さらに、ＡＴＭ仮想コネクション毎にあるタイミングでＡＴＭセルを送出してから次のＡＴＭセルの送出を開始するまでの間隔を上記帯域の比率に基づいて１セル時間を単位として計算しておく。そして、あるＡＴＭ仮想コネクションにおいてＡＴＭセルを送出すると、そのＡＴＭ仮想コネクションについて上記算出した間隔に基づいて次のＡＴＭセルを送出すべき予定時刻を算出する。
【００５１】
ＶＣ指定部３４は、１セル時間毎に現在時刻と各ＡＴＭ仮想コネクションについての送出予定時刻とをそれぞれ比較し、現在時刻が送出予定時刻を達しているＡＴＭ仮想コネクションがあれば、そのＡＴＭ仮想コネクションのＶＣ番号を出力することによりそのＡＴＭ仮想コネクションを指定する。
【００５２】
ＡＴＭ仮想コネクション毎のセル間隔は、下式により算出する。
セル間隔＝（１−帯域比率）／帯域比率
たとえば、１５０Ｍの伝送路において、あるＡＴＭ仮想コネクションに７５Ｍが割り当てられているとすると、そのＶＣの帯域比率は「０．５」となる。この場合、このＡＴＭ仮想コネクションのセル間隔は、「１」となる。
【００５３】
図８では、ＡＴＭ仮想コネクションＶＣ＃１およびＶＣ＃２にそれぞれ帯域比率として「０．５」および「０．２」が割り当てられている。この場合、ＶＣ＃１およびＶＣ＃２のセル間隔は、それぞれ「１」と「４」なる。この場合、基本的には、ＶＣ＃１においては、２セルスロット毎に現在時刻がその送出予定時刻を超過し、ＶＣ＃２においては、５セルスロット毎に現在時刻がその送出予定時刻を超過するので、ＶＣ指定部３４は、２セルスロット毎にＶＣ＃１を指定し、５セルスロット毎にＶＣ＃２を指定することになる。但し、あるタイミングで複数のＡＴＭ仮想コネクションにおいて現在時刻が同時にそれらの送出予定時刻を超過した場合には、予め決められた優先順位に従って１つのＡＴＭ仮想コネクションを指定し、他のＡＴＭ仮想コネクションについては次のタイミング以降で指定する。
【００５４】
なお、帯域比率を指定するのではなく、セル送出間隔を直接指定する方法もある。この場合は、上記の計算を行わずに済むため、処理時間の短縮をはかることが出来る。
方式Ｅ：セル間隔指定方式（その２）
上記方式Ｄでは、ＡＴＭ仮想コネクション毎にセル送出予定時刻を格納していたが、以下に示す方式Ｅでは、ＡＴＭセルの送出時刻毎にＶＣスケジューラを設けておき、あるＡＴＭ仮想コネクションにおいてＡＴＭセルを送出すると、そのＡＴＭセル送出時にそのＡＴＭ仮想コネクションにおいて次のＡＴＭセルを送出する予定時刻を計算し、その予定時刻に対応するＶＣスケジューラにそのＡＴＭ仮想コネクションに対応するＶＣ番号を格納する。このＶＣスケジューラは、基本的には、ＦＩＦＯまたはキューと同じ動作をする。
【００５５】
ＡＴＭセルの送出時刻ごとにその時刻に対応するスケジューラの先頭に格納されているＶＣ番号を読み出す。このＶＣ番号がＶＣ指定部３４の出力である。もし、ある時刻においてＶＣ番号を１つ読み出した時点でその時刻に対応するスケジューラに他のＶＣ番号が残っている場合には、そのＶＣ番号を次の時刻に対応するスケジューラにシフトさせる。
【００５６】
図９(a) は、セル間隔指定方式（その２）に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。ここでは、ＡＴＭ仮想コネクションの多重数が６４である場合を示している。この方式では、ＶＣ指定部３４は、図９(b) に示すＡＴＭ仮想コネクション毎に次のＡＴＭセル送出予定時刻を格納しておく時刻管理テーブル、およびＡＴＭ仮想コネクション毎にセル送出間隔を設定しておくセル間隔管理テーブルを有する。セル間隔管理テーブルは、予め設定しておく。また、時刻管理テーブルは、１つのＶＣ番号が読み出される毎に、その読み出されたＶＣ番号に対応する値（送出予定時刻）が更新される。
この方式の処理手順を図９を参照しながら説明する。
１．所定の時刻に対応するスケジューラからＶＣ番号を１つ読み出す。例えば、時刻４では、「ＶＣ＃２」が読み出される。この読み出されたＶＣ番号がＶＣ指定部３４により指示されるＶＣ番号となる。なお、時刻４に対応するスケジューラには「ＶＣ＃２」が読み出された後に「ＶＣ＃１」が残るので、この残されたＶＣ番号は時刻５のスケジューラに移される。
２．上記１で読み出したＶＣ番号をキーとして、時刻管理テーブルおよびセル間隔管理テーブルにアクセスする。
３．上記２で読み出したデータに従って「送出予定時刻＋送出セル間隔」を計算し、その結果を「次回送出予定時刻」とする。図９に示す例では、ＶＣ＃２の送出間隔が「１０」であるため、４．７＋１０＝１４．７が算出されている。
４．上記３で算出した次回送出予定時刻を時刻管理テーブルに格納する。
５．上記３で算出した次回送出予定時刻の整数部の値に対応するスケジューラにそのＶＣ番号を格納する。図９に示す例では、時刻１４に対応するスケジューラに「ＶＣ＃２」を格納している。
【００５７】
上記ＶＣ番号の読出し処理において、あるＡＴＭ仮想コネクションの次回送出予定時刻を算出した際に、現在時刻がその予定時刻を既に越えてしまっていた場合には、次回予定時刻として現在時刻よりも後の出来るだけ早い時刻を設定する。
【００５８】
このように、ＶＣ指定部３４は、上記Ａ〜Ｅの中のいずれかの方法によりＡＴＭセルの送出タイミング毎に１つずつＶＣ番号を指定する。ただし、あるタイミングにおいてＡＴＭセルを送出すべきＡＴＭ仮想コネクションが存在しない場合には、ＶＣ指定部３４は、何も指定しない。
【００５９】
続いて、読出し順序制御部３５の基本動作を説明する。読出し順序制御部３５は、ＶＣ指定部３４により指定されたＡＴＭ仮想コネクション上に多重化すべきショートセルの品質クラスを指定する。すなわち、本実施形態の多重化装置は、ＶＣ指定部３４によりあるＡＴＭ仮想コネクションが指定されると、そのＡＴＭ仮想コネクションに１つのＡＴＭセルを送出する構成であるが、読出し順序制御部３５は、このＡＴＭセルに格納すべきショートセルを決定するために品質クラスを指定する。品質クラスが指定されると、ショートセル読出し部３６は、先に指定されたＶＣ番号に対応するバッファの中のその指定された品質クラスに対応するバッファからショートセルを読み出す。本実施形態では、品質クラスを指定する方法として、以下の４つの方式を提供する。
方式ａ：読出し間隔制御方式
この方式は、基本的には、図５に示したＡＴＭ仮想コネクションを指定するための方式Ａと同じである。読出し間隔制御方式に基づいて品質クラスを指定する方法の概念を図１０に示す。この方式は、各ショートセルの長さを考慮していないので、制御が簡単であるが、各品質クラスの帯域を正確に制御できない場合がある。
方式ｂ：クレジット方式（その１）
この方式は、基本的には、図６に示したＡＴＭ仮想コネクションを指定するための方式Ｂと同じである。ただし、この方式では、クレジットは品質クラス毎に設定される。このとき、クレジットは、「バイト」を単位として設定される。また、ある品質クラスを指定することによってその品質クラスに対応するバッファから１つのショートセルが読み出された場合には、その品質クラスのクレジットからその読み出されたショートセルの長さだけ減ずる。クレジット方式その１に基づいて品質クラスを指定する方法の概念を図１１に示す。
方式ｃ：クレジット方式（その１）
この方式は、基本的には、図７に示したＡＴＭ仮想コネクションを指定するための方式Ｃと同じである。ただし、クレジットの設定方法や演算手法は、上記方式ｂと同じである。クレジット方式その２に基づいて品質クラスを指定する方法の概念を図１２に示す。
方式ｄ：バイト間隔方式
この方式は、基本的には、図８に示したＡＴＭ仮想コネクションを指定するための方式Ｄと同じである。ただし、この方式では、帯域比率は品質クラス毎に設定される。バイト間隔方式に基づいて品質クラスを指定する方法の概念を図１３に示す。
【００６０】
なお、本発明の出願人は、読出し順序制御部３５の動作に係わる発明について先に特許出願（特願平９−２４７０９１号：平成９年９月１１日出願）をしている。読出し順序制御部３５の詳細な構成および動作については、その公報を参照されたい。
【００６１】
以下、本発明の多重化装置の構成および動作について詳細に説明する。
図１４は、本実施形態のショートセル多重化装置の詳細な構成図である。ここで、到着したショートセルを多重化する対象のＡＴＭ仮想コネクションの数が５であり、また、各ショートセルは、３つの品質クラスの中のいずれか１つが設定されているものとする。
【００６２】
識別子ラッチ部４１は、多重化装置２２に設けられる場合と多重化装置１１に設けられる場合とでその構成が異なる。多重化装置２２に設けられる場合には、識別子ラッチ部４１は、ショートセルが到着すると、そのショートセルが属する品質クラスを識別するために、そのショートセルのヘッダに格納されているＣＩＤをラッチする。一方、多重化装置１１に設けられる場合には、各ショートセルは図２(c) に示すデータフォーマットで処理されるので、識別子ラッチ部４１はそのショートセルのヘッダに格納されているＣＩＤおよび図２(c) に示すＡＴＭセルのVPI/VCI をラッチする。
【００６３】
品質クラス格納メモリ４２は、各ショートセルがどの品質クラスに属するのかを示す情報を格納する。品質クラス格納メモリ４２の構成は、識別子ラッチ部４１と同様に、多重化装置２２に設けられる場合と多重化装置に設けられる場合とでその構成が異なる。品質クラス格納メモリ４２は、多重化装置２２に設けられる場合には、図１５(a) に示すように、ＣＩＤをキーとして各ＣＩＤに対応する品質クラスおよびＶＣ番号を格納する。この対応関係は、たとえば、呼の設定時に決定される。すなわち、各ショートセルコネクションの品質は、呼の設定時における端末とＡＴＭ網との間の交渉により決定される。また、各ショートセルコネクションとそのショートセルコネクションを多重化すべきＡＴＭ仮想コネクションとの対応関係も呼の設定時における端末とＡＴＭ網との間の交渉により決定される。
【００６４】
一方、品質クラス格納メモリ４２は、多重化装置１１に設けられる場合には、図１５(b) に示すように、ＣＩＤとVPI/VCI との組合せをキーとして各ＣＩＤに対応する品質クラスを格納する。この対応関係も、呼の設定時に決定される。
【００６５】
したがって、このショートセル多重化装置にショートセルが到着すると、そのショートセルのＣＩＤ（またはＣＩＤ＋VPI/VCI ）をキーとして品質クラス格納メモリ４２がサーチされ、そのショートセルの品質クラスが識別される。このとき、そのショートセルを多重化すべきＡＴＭ仮想コネクションを識別するＶＣ番号も合わせて検出される。識別された品質クラスおよびＶＣ番号は、書込み制御部４３に通知される。
【００６６】
到着したショートセルを格納するためのバッファメモリは、このショートセル多重化装置が収容するＡＴＭ仮想コネクション毎に設けられる。ここでは、ＡＴＭ仮想コネクションＶＣ＃１〜ＶＣ＃５にそれぞれ対応してバッファメモリ４４−１〜４４−５が設けられている。さらに、各バッファメモリ４４−１〜４４−５は、それぞれ品質クラス毎に設けられたＦＩＦＯメモリ４５−１〜４５−３から構成される。各ＦＩＦＯメモリ４５−１〜４５−３は、それぞれ、書込ポインタ（ＷＰ）および読出ポインタ（ＲＰ）を有する。書込ポインタは、次のショートセルを書き込む際の書込アドレスであり、読出ポインタは、次のショートセルを読み出す際の読出アドレスである。
【００６７】
書込み制御部４３は、到着したショートセルの品質クラスおよびＶＣ番号に従ってそのショートセルを所定のＦＩＦＯメモリに書き込む。たとえば、到着したショートセルを出力すべきＡＴＭ仮想コネクションがＶＣ＃１であり、そのショートセルの品質クラスが「クラス１」であった場合には、書込み制御部４３は、そのショートセルをバッファメモリ４４−１内のＦＩＦＯメモリ４５−１に書き込む。なお、ＦＩＦＯメモリの書込アドレスは、書込ポインタにより認識する。したがって、他のショートセルが既に書き込まれている場合には、書込ポインタに従ったアドレス領域に次のショートセルが書き込される。
【００６８】
バッファメモリ４４−１〜４４−５からショートセルを読み出す際の処理は、大きく分けると次のように整理できる。
１．セル化タイミングに合わせて読出し処理を開始する。なお、セル化タイミングとは、このショートセル多重化装置が各ＡＴＭセルを作成して送出するタイミングであって、このショートセル多重化装置に収容されるＡＴＭ仮想コネクションが確立される伝送路上にセルフレーム信号が伝送されるタイミングと同期する。セル化タイミング信号が入力されると、ＶＣ指定制御部４６がＡＴＭセルを送出すべきＡＴＭ仮想コネクションを識別するＶＣ番号を指定し、また、順序指定制御部４７がショートセルを読み出すべき品質クラスを指定する。
２．指定されたＶＣ番号と送出クラスに対応するＦＩＦＯメモリからショートセル読み出す。
３．あるショートセルを１つ読み出した時点でそのショートセルを格納したＡＴＭセルのペイロードに空き領域が残っているか否かを調べ、残っている場合には、順序指定制御部４７に対して次に読み出すべき品質クラスを指定してくれるように要求を出す。順序指定制御部４７から次の品質クラスの指定を受けると、その指示に従ってショートセルを読み出す。このとき、ＶＣ指定制御部４６は、次のＶＣ番号を指定しない。したがって、読み出したショートセルを多重化すべきＡＴＭ仮想コネクションは変わらない。この処置は、ＡＴＭセルのペイロードの空き領域がなくなるまで繰り返される。
４．上記３においてＦＩＦＯメモリから読み出した各ショートセルの長さの合計がＡＴＭセルペイロード長以上になった場合には、そのＡＴＭセルをＶＣ指定制御部４６により指定されたＶＣ番号に対応するＡＴＭ仮想コネクション上に送出する。ここで、ＦＩＦＯメモリから読み出した各ショートセルの長さの合計がＡＴＭセルペイロード長よりも大きく、全てのショートセルをそのＡＴＭセルペイロード内に多重化できなかった場合には、多重化できなかった残りのデータ（最後に読み出したショートセルの一部）を、次のＡＴＭセルに格納できるように保持しておく。
【００６９】
図１４において、ショートセル格納メモリ（バッファメモリ４４−１〜４４−５）から読み出されたショートセルデータは、セレクタ４９（ＳＥＬ１）により１本の線路上に多重化される。セレクタ４９に対するセレクト信号は、各ショートセルを読み出す際に使用されたＶＣ番号と品質クラスとの組合せである。
【００７０】
長さ情報ラッチ部５０は、セレクタ４９から出力される各ショートセルのヘッダに格納されている長さ情報ＬＩをラッチし、読出し制御部４８に通知する。ＡＴＭセルヘッダ作成部５１は、ＶＣ指定制御部４６により指定されるＶＣ番号に対応するVPI/VCI を含むＡＴＭヘッダを作成する。そして、ＡＴＭセルヘッダ作成部５１が作成したＡＴＭヘッダを出力し、続いてそのＡＴＭヘッダに対応するショートセルデータを出力するようにセレクタ５２（ＳＥＬ２）を適当なタイミングで制御することにより、ＡＴＭセルをＶＣ指定制御部４６によって指定されたＡＴＭ仮想コネクションに送出する。このとき送出されるＡＴＭセルは、図２(b) に示すデータ構成である。なお、図１４においては、図２(b) に示すスタートフィールドを格納する機能を省略している。
【００７１】
次に、ショートセル格納メモリ（バッファメモリ４４−１〜４４−５）からショートセルを読み出す処理を詳細に説明する。
ＶＣ指定制御
ＶＣ指定制御部４６は、図５〜図９を参照しながら説明した方式Ａ〜Ｅに従ってＡＴＭセルを送出するタイミング毎にＡＴＭセルを送出すべきＡＴＭ仮想コネクションに対応するＶＣ番号を指定する。そして、ＶＣ指定制御部４６は、そのＶＣ番号を順序指定制御部４７、読出し制御部４８、およびＡＴＭセルヘッダ作成部５１に通知する。ＶＣ指定制御部４６の詳細な構成および動作については後述する。
品質クラスの指定方法
品質クラスの指定は、順序指定制御部４７により実行される。順序指定制御部４７は、ＶＣ指定制御部４６から指示されるＶＣ番号を受けて、そのＶＣ番号に対応するＡＴＭ仮想コネクション上に多重化すべきショートセルの品質クラスを指定する。また、読出し制御部４８から指示要求があがったときにも、同様に、品質クラスを指定する。品質クラスを指定する方法は、図１０〜図１３を参照しながら説明したが、さらに詳しくは特願平９−２４７０９１号に開示がある。
読み出し制御部
読出し制御部４８は、ＶＣ指定制御部４６により指示されたＶＣ番号および順序指定制御部４７から指示された品質クラスに従って、該当するＦＩＦＯメモリに格納されているショートセルを１つ読み出すための処理を行う。ＦＩＦＯメモリの読出しアドレスは、そのＦＩＦＯメモリに対応した読出ポインタ（ＲＰ）から求める。
【００７２】
図１６は、読出アドレスを作成するユニットの構成例を示す図である。このユニットは、セレクタ６１を備える。セレクタ６１には、各バッファ４４−１〜４４−５に設けられる各ＦＩＦＯメモリに対応する読出ポインタが入力される。セレクタ６１に対するセレクト信号は、ＶＣ指定制御部４６により指定されたＶＣ番号と順序指定制御部４７により指定された品質クラスとの組合せである。このセレクト信号によりセレクタ６１を制御することにより、所望の読出アドレスが得られる。例えば、セレクト信号として「ＶＣ番号＝＃１」および「品質クラス＝１」が入力されれば、セレクタ６１は、バッファメモリ４４−１のＦＩＦＯメモリ４５−１に対応する読出ポインタを読出アドレスとして出力する。なお、このＶＣ番号は、セレクタ６１に対するセレクト信号（ショートセル格納メモリの選択信号）の上位側アドレスとなり、この品質クラス番号は、そのセレクト信号の下位側アドレスとなる。
【００７３】
ショートセルは、可変長のパケットである。したがって、ＡＴＭセルにショートセルを格納する際には、各ショートセルの長さを認識し、その長さ情報に基づいてＡＴＭセルにさらに次のショートセルを格納できるか否かを判断する必要がある。以下、この判断のための手法について説明する。
【００７４】
各ショートセルの長さは、図２(a) に示したように、そのヘッダにＬＩとして示されている。この長さ情報は、各ショートセルがバッファから読み出されたときに長さ情報ラッチ部５０により検出され、読出し制御部４８に通知される。このことにより、読出し制御部４８は、バッファメモリから読み出したショートセルのバイト数を認識できる。
【００７５】
読出し制御部４８は、ＡＴＭセルのペイロードにバッファメモリから読み出したショートセルを格納する毎にそのペイロードの残り領域のバイト数を検出し、その検出したバイト数からショートセルのバイト数を引算することにより残りバイト数を算出する。ＡＴＭセルのペイロードの残りの領域のバイト数が０よりも大きければ、ＡＴＭセルのペイロードにさらに次のショートセルを書き込むことができると判断し、順序指定制御部４７に対して次の品質クラスを指定してくれるように要求を伝える。一方、算出された残りバイト数が負の値となった場合には、その負の値に相当するバイト数のデータ（最後に読み出したショートセルの一部）が当該ＡＴＭセルのペイロードに格納されなかったデータであるので、そのデータを保持すると共に、そのバイト数および品質クラスも合わせて保持しておく。そして、上記ＡＴＭセルと同一のＡＴＭ仮想コネクションに次に送出されるＡＴＭセルを作成する際に、前回のＡＴＭセルに格納されなかったショートセルの一部をその次のＡＴＭセルのペイロードの先頭（スタートフィールドを除く）からマッピングする。なお、ＡＴＭセルのペイロードの残りバイト数がちょうど０となったときには、特に処理は行わない。
【００７６】
図１７は、オーバラップ検出時の処理を実行するユニットの構成例を示す図である。ここでは、ショートセルのヘッダを３バイトとしている。ショートセルのヘッダを３バイトとすると、バッファメモリから読み出したショートセルの長さは、ＬＩ＋３となる。ここで、ＬＩは、ショートセルのペイロードの長さを示すパラメータである。なお、この明細書では、説明を簡単にするために、「ショートセルの長さ」＝「ＬＩ＋３」としているが、ＩＴＵ−ＴのＩ３６３．２では、「ＬＩ＝０がペイロード長１バイトを示す」を規定されている。したがって、ＩＴＵ−Ｔの勧告に従ったＬＩ値をそのまま使用するのであれば、「ショートセルの長さ」＝「ＬＩ＋３＋１」となる。
【００７７】
また、先に読み出されてＡＴＭセルのペイロードに格納されているバイト数の合計をＳＢ、前回のＡＴＭセルからのオーバラップがある場合のそのオーバラップしたバイト数をＯＶＬとすると、現在のショートセルを含めた送出バイト数の合計ＳＢは、以下のように表すことができる。なお、「オーバーラップ」とは、あるショートセルの一部があるＡＴＭセルに格納され、そのショートセルの残りの部分が他のＡＴＭセルに格納されることである。
ＳＢ＝ＳＢ＋ＬＩ＋３＋ＯＶＬ（バイト）
ＡＴＭセルのペイロードを４７バイトとすると、上記の式で算出したＳＢが４７未満の時は、まだペイロードに空きが残っているため、順序指定制御部４７に対して指示要求を出す。ＳＢが４７ちょうどの時には、現在のショートセルのマッピングによってＡＴＭセルの残りペイロードバイト数がちょうど０となるということなので、特に何も処理しない。ＳＢが４７を超える場合には、このショートセルのマッピングによってオーバラップが発生するため、直前に読み出したショートセルの品質クラス番号を次の読出し時まで保持しておく。また、ＳＢ−４７の計算によってオーバラップしたバイト数を計算しておき、これをＯＶＬ値として保持しておく。そして、当該ＡＴＭセルに格納されなかったショートセルの残り部分は、次のＡＴＭセルのペイロードの先頭にマッピングされる。なお、送出バイト数の合計値ＳＢは、ＡＴＭセルの作成開始時にリセットされる。
【００７８】
次に、ＶＣ指定制御部４６の構成および動作について詳細に説明する。図１８は、図５に示した方式Ａを実現するためのＶＣ指定制御部の構成図である。図１９は、図１８に示すＶＣ指定制御部の動作を説明するフローチャートである。ここでは、ショートセルを格納したＡＴＭセルを送出すべきＡＴＭ仮想コネクションが３本（ＶＣ＃１〜ＶＣ＃３）であり、その優先順位は、＃１→＃２→＃３の順番である。また、ＶＣ＃１〜ＶＣ＃３に対して予め設定されている読出し間隔は、それぞれ３、５、２である。これらの設定値は、１つのＡＴＭセルに対して割り当てられるタイムスロットを単位とし、それぞれ読出し間隔設定レジスタ７１−１〜７１−３に格納される。
【００７９】
このＶＣ指定制御部は、ＡＴＭ仮想コネクション毎に時刻をカウントするためのカウントメモリ７２−１〜７２−３を有する。カウントメモリ７２−１〜７２−３の各カウント値は、ＡＴＭセルを送出するタイミング毎にそれぞれ１ずつカウントアップされる。
【００８０】
減算器７３−１〜７３−３は、それぞれ読出し間隔設定レジスタ７１−１〜７１−３に設定されている設定値からカウントメモリ７２−１〜７２−３に格納されているカウント値を減算し、Ｚ（＃１）〜Ｚ（＃３）を生成する。比較器７４〜８０は、Ｚ（＃１）〜Ｚ（＃３）の大小関係に従って決まる制御信号を出力する。たとえば、比較器７５は、Ｚ（＃１）＜Ｚ（＃２）であり且つＺ（＃１）＜Ｚ（＃３）であった場合、すなわち、Ｚ（＃１）〜Ｚ（＃３）の中でＺ（＃１）が最小であった場合に、アンドゲート８２を開くための制御信号を出力する。なお、比較器７４〜８０の中の１つの比較器のみがアンドゲートを開くための制御信号を出力する。
【００８１】
各アンドゲート８１〜８７の一方の入力には、それぞれ所定の値が与えられている。これらの値がＶＣ番号である。たとえば、アンドゲート８２には、ＶＣ番号として「＃１」が与えられている。そして、アンドゲート８１〜８７は、比較器７４〜８０から制御信号として「Ｈ」を受信すると、設定されているＶＣ番号を出力する。これにより、１つのＶＣ番号が指定される。ここで指定されるＶＣ番号を送出ＶＣ指示信号と呼ぶ。
【００８２】
比較器８８−１〜８８−３は、それぞれＺ（＃１）〜Ｚ（＃３）が正の値であった場合に「Ｈ」を出力する。比較器８８−１〜８８−３の全ての出力が「Ｈ」になると、指定されたＶＣ番号を無効にするための信号が出力される。
【００８３】
減算器８９−１〜８９−３は、それぞれカウントメモリ７２−１〜７２−３に格納されているカウント値から読出し間隔設定レジスタ７１−１〜７１−３に設定されている設定値を減算し、Ｋ（＃１）〜Ｋ（＃３）を生成する。加算器９０−１〜９０−３は、それぞれカウントメモリ７２−１〜７２−３に格納されているカウント値に１を加える。セレクタ９１は、指定されたＶＣ番号に従ってＡＴＭ仮想コネクション毎に減算器８９−１〜８９−３または加算器９０−１〜９０−３のうちの一方を選択して出力する。たとえば、送出ＶＣ指示信号が「＃１」であった場合には、セレクタ９１は、減算器８９−１の出力、および加算器９０−２、９０−３の出力を選択する。セレクタ９１の出力は、カウントメモリ７２−１〜７２−３に転送さる。そして、各カウントメモリ７２−１〜７２−３のカウント値は、セレクタ９１の出力値により更新される。すなわち、指定されたＶＣ番号に対応するカウントメモリのカウント値は、現在値から読出し間隔設定レジスタに設定された設定値が減算された値に更新され、他のカウントメモリのカウント値は、現在値に１が加えられた値に更新される。
【００８４】
図１９を参照しながら上記構成のＶＣ指定制御部の動作を説明する。このフローチャートの処理は、このショートセル多重化装置が各ＡＴＭセルを送出するタイミング毎に実行される。
【００８５】
ステップＳ１では、ＡＴＭ仮想コネクション毎に、読出し間隔設定レジスタ７１−１〜７１−３に設定されている読出し間隔の設定値からカウントメモリ７２−１〜７２−３に格納されている現在のカウンタ値を減算した値（差分値）を算出する。なお、各カウント値は、実質的に、前回のＡＴＭセルの送出時刻からの経過時間に相当する。
【００８６】
ステップＳ２では、ステップＳ１で算出した各差分値が正の値であるか否かを調べる。ここで、上記差分値が正の値をとるということは、当該ＡＴＭ仮想コネクションにおいて、前回のＡＴＭセルを送出した時点からの実質的な経過時間が予め設定された間隔に達していないことを示している。
【００８７】
上記差分値が０以下であるＡＴＭ仮想コネクションが存在するのであれば、ステップＳ３において、差分値の最も小さい（差分値の絶対値が最大）ＡＴＭ仮想コネクションを選択する。この選択されたＡＴＭ仮想コネクションに対応するＶＣ番号は、ＶＣ指定制御部の出力である。なお、複数の差分値が互いに同じであった場合には、予め決められた優先順位に従う。一方、全ての差分値が正であった場合には、ステップＳ４において、送出クラス指示無効表示を「１」として出力し、ＶＣ番号の指定を行わない。
上記ステップＳ３により指定されたＶＣ番号に対応するカウントメモリは、ステップＳ５において、現在のカウント値から読出し間隔設定レジスタに設定されている読出し間隔の設定値を減算した値に更新される。そして、指定されなかったＶＣ番号に対応するカウントメモリは、各カウントメモリ７２−１〜７２−３のカウント値にそれぞれ１を加える。
【００８８】
なお、ステップＳ３では、複数のＡＴＭ仮想コネクションにおいてＡＴＭセルを送出すべき状態に到達していた場合には、その中の１つのＡＴＭ仮想コネクションのみが選択されるので、他の選択されなかったＡＴＭ仮想コネクションについては、ＡＴＭセルを送出すべき状態であるのも係わらずＡＴＭセルを送出することができない。すなわち、実際のＡＴＭセルの送出間隔が設定値よりも長くなってしまう。ところが、この場合、そのＡＴＭセルを送出できなかったＡＴＭ仮想コネクションでは、次の間隔がその分だけ短くなるので、結果的には、予め決められた帯域が確保される。
【００８９】
図２０は、図６に示した方式Ｂを実現するためのＶＣ指定制御部の構成図である。このＶＣ指定制御部は、クレジット方式を採用した構成であり、クレジットの高いＡＴＭ仮想コネクションから順番に指定していく。
【００９０】
クレジット設定レジスタ１０１−１〜１０１−３は、それぞれＡＴＭ仮想コネクション毎に設けられ、予め決められたクレジットが設定される。また、クレジット格納レジスタ１０２−１〜１０２−３は、それぞれＡＴＭ仮想コネクション毎に設けられ、ＡＴＭセルを読み出す処理に伴って随時更新されるクレジットが書き込まれる。なお、クレジット格納レジスタ１０２−１〜１０２−３は、メモリの特定の領域を利用する形態であってもよい。
【００９１】
ＶＣ番号決定部１０３は、基本的には、図１８に示した比較器７４〜８０、アンドゲート８１〜８７、およびオアゲートから構成されるユニットと同じものである。ただし、ＶＣ番号決定部１０３は、各ＡＴＭ仮想コネクションに対応するクレジットの大小関係に従ってＶＣ番号を出力する。また、ＶＣ番号決定部１０３では、図１８に示した比較器７４〜８０に設定された比較条件と異なる比較条件が設定されている。ＶＣ番号決定部１０３は、最も大きなクレジット値を格納しているクレジット格納レジスタに対応するＡＴＭ仮想コネクションを識別するＶＣ番号を出力する。
【００９２】
減算器１０５−１〜１０５−３は、それぞれクレジット格納レジスタ１０２−１〜１０２−３に格納されるクレジットから減算指示部１０４により指示される値を減算する。減算指示部１０４は、ＶＣ番号決定部１０３により指定されたＶＣ番号に対応するＡＴＭ仮想コネクションについては「１」を出力し、他のＡＴＭ仮想コネクションについては「０」を出力する。減算器１０５−１〜１０５−３の出力は、クレジット格納レジスタ１０２−１〜１０２−３を更新する。したがって、ＶＣ番号決定部１０３により指定されたＡＴＭ仮想コネクション対して設けられているクレジット格納レジスタは、１だけ減算され、他のクレジット格納レジスタは、そのままの値を保持する。
【００９３】
比較器１０６−１〜１０６−３は、それぞれクレジット格納レジスタ１０２−１〜１０２−３に格納されるクレジットが０以下の値であったときに「Ｈ」を出力する。比較器１０６−１〜１０６−３の出力がすべて「Ｈ」であれば、加算器１０７−１〜１０７−３は、それぞれ減算器１０５−１〜１０５−３の出力にクレジット設定レジスタ１０１−１〜１０１−３に設定されているクレジットを加算する。そして、クレジット格納レジスタ１０２−１〜１０２−３は、それぞれ加算器１０７−１〜１０７−３により更新される。すなわち、クレジット格納レジスタ１０２−１〜１０２−３に格納される各クレジットがすべて０以下になると、基本的に、クレジット設定レジスタ１０１−１〜１０１−３に設定されている各クレジットがクレジット格納レジスタ１０２−１〜１０２−３にそれぞれ書き込まれる。
【００９４】
図２１は、図７に示した方式Ｃを実現するためのＶＣ指定制御部の構成図である。このＶＣ指定制御部は、クレジット方式を採用した構成であり、クレジットの値が正であるＡＴＭ仮想コネクションの中から順番にＶＣ番号を指定する。
【００９５】
図２１に示す構成では、同一のＶＣ番号を連続して指定しないようにするために、ＡＴＭ仮想コネクション毎に前回指定レジスタ１１１−１〜１１１−３を備える。前回指定レジスタ１１１−１〜１１１−３は、前回のＶＣ番号指定処理において対応するＶＣ番号が指定されたか否かを表す情報を格納する。たとえば、図２１では、前回の処理において「＃２」が指定された場合を示している。
【００９６】
ＶＣ選択部１１２は、前回指定レジスタ１１１−１〜１１１−３に格納されている値、およびクレジット格納レジスタ１０２−１〜１０２−３に格納されているクレジット値が正の値かどうかを示す信号に従ってＶＣ番号を選択する。ＶＣ選択部１１２により実行されるＶＣ選択処理は、図２１に示す表に従う。この表に示す処理は、たとえば、ハードウェア回路で実現してもよいし、ソフトウェアで実現してもよい。なお、ＶＣ選択部１１２の出力である送出ＶＣ指示は、前回指定レジスタを更新するための信号として使用される。
【００９７】
一例を示す。前回指定したＶＣ番号が２であり、また、全てのＡＴＭ仮想コネクションのクレジットが正の値を持つものとする。この状態は、表の下から２番目のレコードに対応するので、ＶＣ選択部１１２は、この場合、ＶＣ番号として「＃３」を指定する。
【００９８】
なお、図２１に示すＶＣ指定制御部において、クレジット値を更新するための構成は、図２０に示したＶＣ指定制御部と同じである。
図２２は、図８に示した方式Ｄを実現するためのＶＣ指定制御部の構成図である。このＶＣ指定制御部は、ＡＴＭセル送出間隔指定方式を採用している。ここでは、絶対時間を使用する方式を示す。
【００９９】
送出予定時刻格納レジスタ１２１−１〜１２１−３は、ＡＴＭ仮想コネクション毎に設けられ、次のＡＴＭセルを送出する予定時刻を格納する。セル時刻カウンタ１２２は、このショートセル多重化装置から出力されるＡＴＭセルフレーム信号の数をカウントする。このＶＣ指定制御部は、セル時刻カウンタ１２２のカウント値を基準時刻として使用する。
【０１００】
超過量算出部１２３−１〜１２３−３は、ＡＴＭ仮想コネクション毎に設けられ、それぞれ送出予定時刻格納レジスタ１２１−１〜１２１−３に格納されている予定時刻とセル時刻カウンタ１２２の出力である基準時刻とを比較する。そして、判定部１２４は、超過量算出部１２３−１〜１２３−３による比較結果を参照し、現在時刻が送出予定時刻に到達しているＡＴＭ仮想コネクションをサーチする。そして、送出予定時刻に対する超過量が大きいＡＴＭ仮想コネクションから順番に１つずつ指定していく。
【０１０１】
ＶＣ番号を指定すると、次に、ＡＴＭ仮想コネクション毎に次にＡＴＭセルを送出すべき予定時刻を計算する。次の予定時刻までの間隔の計算値は、下式に従う。
【０１０２】
間隔＝（１−比率）／比率
ここで、「比率」は、各ＡＴＭ仮想コネクションに対して予め割り当てられている帯域の比率であり、帯域比率レジスタ１２５−１〜１２５−３に格納されている。
【０１０３】
次のＡＴＭセルの送出予定時刻は、上記間隔を用いて定義できる。すなわち、あるＡＴＭセルがそのＡＴＭセルの送出予定時刻どうりに送出された場合には、次のＡＴＭセルを送出する予定時刻は、以下になる。
【０１０４】
次の送出予定時刻＝（当該セルの送出開始時刻）＋（間隔＋１）
なお、図２２に示す構成では、指定されたＶＣ番号に対応するＡＴＭ仮想コネクションの次のＡＴＭセルの送出予定時刻を上記の式を用いて算出し、他のＡＴＭ仮想コネクションの次のＡＴＭセルの送出予定時刻を上記の式の第２項目を強制的に０とすることで、送出予定時刻を変更しないようにしている。即ち、コーダ１２６は、指定されたＶＣ番号に対応するアンドゲートのみを開くための信号を出力する。アンドゲート１２７−１〜１２７−３の中のコーダ１２６により指定されたアンドゲートは、「間隔＋１」を出力し、他のアンドゲートは「０」を出力する。加算器１２８−１〜１２８−３は、それぞれ送出予定時刻格納レジスタ１２１−１〜１２１−３に格納されている送出予定時刻にアンドゲート１２７−１〜１２７−３の出力を加算する。そして、送出予定時刻格納レジスタ１２１−１〜１２１−３は、それぞれ加算器１２８−１〜１２８−３の出力により更新される。
【０１０５】
なお、あるＡＴＭセルを送出予定時刻ちょうどに送出できなかった場合には、次の送出予定時刻の計算では、基準時刻をもともとの送出予定時刻とする必要があるので、下式に従う。
【０１０６】
次の送出予定時刻＝（当該セルの送出予定時刻）＋（間隔＋１）
図２２に示す構成では、帯域比率設定レジスタ１２５−１〜１２５−３に設定する情報は、ＡＴＭ仮想コネクション毎に割り当てられる送出帯域の比率であるが、「（１−比率）／比率」を予め計算しておき、その計算値を用いるようにしてもよい。この値が、ＡＴＭセルの送出間隔に相当する。この場合には、送出予定時刻を算出処理を簡略化できる。
【０１０７】
また、図２２に示す構成では、ＡＴＭセルのフレーム数を数えるセル時刻カウンタ１２２を設け、このカウンタによる絶対時刻を用いて送出時刻を計算しているが、相対時刻を用いてＡＴＭセルの送出予定時刻を決定することもできる。
【０１０８】
図２３は、絶対時刻を用いた場合と相対時刻を用いた場合の送出予定時刻を決定する方法の概念図である。絶対時刻を用いる場合には、図２３(a) に示すように、例えば、時刻Ｔ1 においてＡＴＭセルを送出すると、次の送出予定時刻Ｔ2 は、Ｔ2 ＝Ｔ1 ＋Ｂ1 であり、さらにその次の送出予定時刻Ｔ3 は、Ｔ3 ＝Ｔ2 ＋Ｂ1 として表される。すなわち、各ＡＴＭセルの送出予定時刻は、あるＡＴＭセルの実際の送出時刻を基準として、以降は、その基準時刻に対して送出間隔を次々と加えた時刻として算出される。
【０１０９】
一方、相対時刻を用いる場合には、各ＡＴＭセルを送出した際に次の送出予定時刻を算出する。例えば、図２３(b) に示すように、時刻５が送出予定時刻であった場合において、実際には時刻６にＡＴＭセルが送出された場合を想定する。ここで、時刻６を基準に次の送出予定時刻を算出するが、時刻６に送出したＡＴＭセルは、予定時刻よりも１セル時間だけ遅れて送出されている。この場合、次の送出予定時刻は、当該ＡＴＭセルの送出開始時刻を基準とすると下式で表される。
【０１１０】
0003765914.tif 000002
すなわち、当該ＡＴＭセルの実際の送出時刻から３セル時間後が次のＡＴＭセルの送出予定時刻である。
【０１１１】
図２４(a) は、図９に示した方式Ｅのより具体的な動作例を示す図である。この図は、時間の経過に伴ってＶＣスケジューラが順次更新されていく様子を表している。たとえば、時刻０において「＃０」が読み出されると、時刻０に対応するＶＣスケジューラから読み出されなかったＶＣ番号は、時刻１に対応するスケジューラに書き込まれる。
【０１１２】
以下では、時刻１における動作を詳細に説明する。時刻１に対応するスケジューラの先頭には、先頭から順番に「＃２」「＃１」「＃５」「＃６」が格納されている。時刻１になると、まず、このスケジューラの先頭に格納されているＶＣ番号を１つ読み出す。すなわち、「＃２」を読み出す。このＶＣ番号が、ＶＣ指定制御部４６の出力である。
【０１１３】
つづいて、時刻１に対応するスケジューラから読み出したＶＣ番号をキーとして、図２４(b) に示す時刻管理テーブルおよびセル間隔管理テーブルから送出予定時刻データおよびセル送出間隔データを取り出す。そして、送出予定時刻データにセル送出間隔データを加算することにより次のＡＴＭセルを送出する予定時刻を算出する。この例では、１．７＋５＝６．７が得られている。時刻管理テーブルは、この算出値により更新される。また、このＶＣ番号を上記算出値の整数部の値に対応するスケジューラの最後尾に格納する。この例では、ＩＮＴ（６．７）＝６が得られるので、時刻６に対応するスケジューラの最後尾に「＃２」を格納する。
【０１１４】
ここで、時刻６に対応するスケジューラには、先に８個のＶＣ番号が格納されていたものとする。このような状態の場合、「＃２」は、時刻１４において読み出されることになる。したがって、時刻１４における動作を詳細に説明する。
【０１１５】
時刻１４において「＃２」を読み出すと、そのＶＣ番号をキーとして、図２４(b) に示す時刻管理テーブルおよびセル間隔管理テーブルから送出予定時刻データおよびセル送出間隔データを取り出す。ここでは、送出予定時刻データとして「６．７」が格納されている。したがって、送出予定時刻データにセル送出間隔データを加算することにより次のＡＴＭセルを送出する予定時刻を算出すると、６．７＋５＝１１．７が得られる。
【０１１６】
ところが、現在時刻は、時刻１４であり、この送出予定時刻を過ぎている。すなわち、この送出予定時刻は無意味である。この場合、次のＡＴＭセルを送出する予定時刻として、最も近い未来の時刻を設定する。この例では、現在時刻に１を加算して時刻１５を次の送出予定時刻としている。そして、時刻管理テーブルに「１５」を書き込み、また、時刻１５に対応するスケジューラに「＃２」を書き込む。
【０１１７】
図２５は、ＶＣスケジューラの動作を説明する図である。ここでは、ある時刻において複数の送出待ちが発生した場合の処理を説明する。
図２５(a) に示す状態では、時刻１に対応するスケジューラには４つのＶＣ番号が格納されており、時刻３に対応するスケジューラには１つのＶＣ番号が格納されている。この場合、時刻１では、時刻１に対応するスケジューラの先頭に格納されているＶＣ番号が読み出される。すなわち、「＃３」が読み出される。そして、残ったＶＣ番号（「＃１」、「＃５」、「＃９」）は、本来は時刻１で送出すべきものであったが、時刻２に対応するスケジューラにシフトされ、時刻２において処理される。
【０１１８】
時刻２において、対応するスケジューラから「＃１」を読み出と、「＃５」および「＃９」が残る。これらのＶＣ番号が時刻３に対応するスケジューラにシフトされるが、このスケジューラには既にＶＣ番号が格納されている。このような場合には、図２５(b) に示すように、ある時刻のスケジューラにおいて残されたＶＣ番号を次の時刻のスケジューラの先頭にマッピングし、そのスケジューラの先に格納されていたＶＣ番号をそのマッピングされたＶＣ番号の後ろに続ける。この例では、時刻３に対応するスケジューラの先頭から順番に「＃５」「＃９」が格納され、それらに続いて「＃２」が格納される。
【０１１９】
上述のようにしてＶＣ番号の読み出し順番を制御すると、各ＡＴＭ仮想コネクションを平等に扱うことができる。たとえば、図２５の例では、「＃５」および「＃９」の送出予定時刻は時刻１であったのに対し、「＃２」の送出予定時刻は元々時刻３であった。したがって、もし、「＃２」の後ろに「＃５」および「＃９」を格納すると、「＃５」および「＃９」に対応するＡＴＭ仮想コネクションにおける遅延がさらに大きくなってしまう。図２５に示す方法でＶＣ番号の読出し順序を決定すれば、このような特定のＡＴＭ仮想コネクションにおける遅延が回避される。
【０１２０】
図２６(a) は、ＶＣの指定を制御するために使用されるメモリ領域の論理構成を示す図である。ＶＣスケジューラは、時刻をアドレスとして構成される。尚、「時刻」は、図２６(b) に示す時刻カウンタにより生成される値であり、このショートセル多重化装置がＡＴＭセルを送出するタイミング毎に１ずつカウントアップされていく。"HEAD"は、各時刻のスケジューラの先頭に格納されるＶＣ番号またはその格納アドレス（先頭アドレス）であり、"TAIL"は、各時刻のスケジューラの最後尾に格納されるＶＣ番号またはその格納アドレス（最終アドレス）であり、"CNT" は、各時刻のスケジューラに格納されるＶＣ番号の数を示す。
【０１２１】
チェーン管理テーブルは、ある特定の時刻のＶＣスケジューラに格納されるＶＣ番号の格納順序を示す情報を格納する。例えば、「ＶＣ＝２」をキーとしてこのチェーン管理テーブルにアクセスすると「４」が得られるが、これは、ＶＣ番号として「＃２」の次に「＃４」が格納されていることを意味する。すなわち、図２６(a) に示す例は、「＃２」→「＃４」→「＃１」→「＃５」という順番でＶＣ番号が格納される状態を示している。
【０１２２】
なお、図２４(a) では、ＶＣ指定制御部の動作の説明をわかりやすくするためにスケジューラを概念的に示したが、実際のＶＣスケジューラは、図２６(a) に示す構成により実現される。
【０１２３】
また、図２４(b) では、時刻管理テーブルおよびセル間隔管理テーブルを示したが、実際には、図２６(c) に示すように、さらにＡＴＭ仮想コネクション毎に設定／解除フラグが設けられる。設定／解除フラグは、当該ＡＴＭ仮想コネクションが現在使用されているか否かを表す情報である。
【０１２４】
図２７は、ＶＣ指定制御部４６が上記方式Ｅを実行する場合の具体的なメモリ構成の一例である。
図２８〜３０は、上記方式Ｅに従ってＶＣ番号を指定する場合のＶＣ指定制御部４６の処理を説明するフローチャートである。このフローチャートは、このショートセル多重化装置がＡＴＭセルを送出するタイミング毎に実行される。以下では、時刻ｎにおける処理として説明する。
【０１２５】
ステップＳ１１〜Ｓ１３は、ＶＣ番号を指定する処理である。ステップＳ１１では、時刻ｎに対応するＶＣスケジューラから、先頭ＶＣ番号（HeadVC(n) ）、最後尾ＶＣ番号（TailVC(n) ）、ＶＣ番号格納数（CNT(n)）を読み出す。ステップＳ１２では、ＶＣ番号格納数が０であるか否かを調べる。ＶＣ番号格納数が０でなければステップＳ１３へ進み、０であれば、時刻ｎにおいてはＶＣ番号を指定することなく処理を終了する。ステップＳ１３では、ステップＳ１１で読み出した先頭ＶＣ番号を、時刻ｎにおけるＶＣ番号として指定する。
【０１２６】
ステップＳ２１以降のステップは、ＡＴＭセルを送出する予定時刻を決定する処理である。ステップＳ２１では、ＶＣ番号格納数が１であるか否かを調べる。ＶＣ番号格納数が１でなければ、すなわち、ＶＣ番号格納数が２以上であれば、ステップＳ２２へ進み、ＶＣ番号格納数が１であれば、時刻n+1 へシフトすべきＶＣ番号が存在しないので、ステップＳ２２〜Ｓ２７をスキップする。
【０１２７】
ステップＳ２２では、時刻n+1 に対応するＶＣスケジューラから、先頭ＶＣ番号（HeadVC(n+1) ）、最後尾ＶＣ番号（TailVC(n+1) ）、およびＶＣ番号格納数（CNT(n+1)）を読み出す。ステップＳ２３では、ステップＳ１１で読み出した先頭ＶＣ番号をキーとしてチェーン管理テーブルから、後続ＶＣ番号（NEXT-VC ）を読み出す。ステップＳ２４では、時刻n+1 のＶＣ番号格納数が０であるか否かを調べる。
【０１２８】
時刻n+1 のＶＣ番号格納数が０であれば、ステップＳ２５において、時刻n+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(n+1) →NEXT-VC ；TailVC(n+1) →TailVC(n) ；およびCNT(n+1)→CNT(n)-1。一方、時刻n+1 のＶＣ番号格納数が０でなければ、ステップＳ２６において、時刻n+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(n+1) →NEXT-VC ；TailVC(n+1) →TailVC(n+1) ；およびCNT(n+1)→CNT(n)-1+CNT(n+1) 。そして、ステップＳ２７では、時刻ｎの最後尾ＶＣ番号をキーとして、チェーン管理テーブルを次のように更新する。NEXT-VC →HeadVC(n+1) 。ステップＳ２８では、時刻ｎに残された不要なデータをクリアするために、時刻ｎのＶＣスケジューラを全て０に更新する。
【０１２９】
ステップＳ３１では、時刻ｎの先頭ＶＣ番号をキーとして、時刻管理テーブルから送出予定時刻（TIM ）、セル間隔管理テーブルから間隔データ（SP）、および設定／解除フラグ（Ｅ）を読み出す。ステップＳ３２では、ステップＳ３１で読み出した設定／解除フラグが設定状態（設定＝１）であるか否かを調べる。設定状態であれば、ステップＳ３３へ進み、設定状態でなければ、以降のステップを実行することなく処理を終了する。
【０１３０】
ステップＳ３３では、ステップＳ１１〜Ｓ１３に処理において指定されたＶＣ番号に対応するＡＴＭ仮想コネクション上に次にＡＴＭセルを送出すべき予定時刻（NTIM）を算出する。すなわち、NTIM = TIM + SP を算出する。ステップＳ３４では、ステップＳ３３で算出した次の予定時刻と現在時刻との前後関係を調べる。予定時刻が現在時刻よりも後であれば、ステップＳ４１へ進み、予定時刻が現在時刻よりも前であれば、ステップＳ５１へ進む。
【０１３１】
ステップＳ４１では、まず、ステップＳ３３で算出した予定時刻（NTIM）の整数部の値（ｓ）を求める。すなわち、s = INT(NTIM) を実行する。そして、その値に対応するＶＣスケジューラから先頭ＶＣ番号（HeadVC(s) ）、最後尾ＶＣ番号（TailVC(s) ）、およびＶＣ番号格納数（CNT(s)）を読み出す。ステップＳ４２では、時刻ｓのＶＣ番号格納数が０であるか否かを調べる。
【０１３２】
時刻ｓのＶＣ番号格納数が０であれば、ステップＳ４３において、時刻ｓに対応するＶＣスケジューラを次のように更新する。HeadVC(s) →HeadVC(n) ；TailVC(s) →HeadVC(n) ；およびCNT(s)→1 。一方、時刻ｓのＶＣ番号格納数が０でなければ、ステップＳ４４において、時刻ｓに対応するＶＣスケジューラを次のように更新する。HeadVC(s) →HeadVC(s) ；TailVC(s) →HeadVC(n) ；およびCNT(s)→CNT(s)+1。ステップＳ４５では、時刻ｓの最後尾ＶＣ番号をキーとして、チェーン管理テーブルを次のように更新する。NEXT-VC →HeadVC(n) 。そして、ステップＳ４６では、時刻ｎ先頭ＶＣ番号をキーとして、時刻管理テーブルを以下のように更新する。TIM →NTIM。
【０１３３】
一方、ステップＳ５１では、時刻n+1 に対応するＶＣスケジューラから先頭ＶＣ番号（HeadVC(n+1) ）、最後尾ＶＣ番号（TailVC(n+1) ）、およびＶＣ番号格納数（CNT(n+1)）を読み出す。ステップＳ５２では、時刻n+1 のＶＣ番号格納数が０であるか否かを調べる。
【０１３４】
時刻n+1 のＶＣ番号格納数が０であれば、ステップＳ５３において、時刻n+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(n+1) →HeadVC(n) ；TailVC(n+1) →HeadVC(n) ；およびCNT(n+1)→1 。一方、時刻n+1 のＶＣ番号格納数が０でなければ、ステップＳ５４において、時刻n+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(n+1) →HeadVC(n+1) ；TailVC(n+1) →HeadVC(n) ；およびCNT(n+1)→CNT(n+1)+1。ステップＳ５５では、時刻n+1 の最後尾ＶＣ番号をキーとして、チェーン管理テーブルを次のように更新する。NEXT-VC →HeadVC(n) 。そして、ステップＳ５６では、時刻ｎ先頭ＶＣ番号をキーとして、時刻管理テーブルを以下のように更新する。TIM →n+1 。
【０１３５】
図３１は、ＡＴＭ仮想コネクションを設定する際にＶＣ指定制御部により実行される処理を説明するフローチャートである。ここでは、現在時刻を時刻ｍとして説明する。
【０１３６】
ステップＳ６１では、セル間隔管理テーブルにおいて、新たに確立されるＡＴＭ仮想コネクションを識別するＶＣ番号（NEWVC ）をキーとして、そのＡＴＭ仮想コネクションのセル送出間隔を設定する。また、上記ＡＴＭ仮想コネクションに対応するＶＣ番号の設定／解除フラグを設定状態（Ｅ＝１）にする。ステップＳ６２では、時刻m+1 に対応するＶＣスケジューラから、先頭ＶＣ番号（HeadVC(m+1) ）、最後尾ＶＣ番号（TailVC(m+1) ）、及びＶＣ番号格納数（CNT(m+1)）を読み出す。ステップＳ６３では、時刻m+1 のＶＣ番号格納数が０であるか否かを調べる。
【０１３７】
時刻m+1 のＶＣ番号格納数が０ならば、ステップＳ６４において、時刻m+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(m+1) →NEWVC ；TailVC(m+1) →NEWVC ；およびCNT(m+1)→1 。一方、時刻m+1 のＶＣ番号格納数が０でなければ、ステップＳ６５において、時刻m+1 に対応するＶＣスケジューラを次のように更新する。HeadVC(m+1) →HeadVC(m+1) ；TailVC(n+1) →NEWVC ；およびCNT(m+1)→CNT(m+1)+1。そして、ステップＳ６６では、時刻m+1 の最後尾ＶＣ番号をキーとして、チェーン管理テーブルを次のように更新する。NEXT-VC →NEWVC 。
【０１３８】
なお、上記実施例では、各種の設定情報の格納・保持のためにメモリを用いていたが、フリップフロップ等のラッチ手段やレジスタによって構成しても良い。また、ショートセル格納用のバッファについては、論理的にＡＴＭ仮想コネクションＶＣ毎、かつ品質クラス毎に分割してあれば良く、共通メモリ構成で実現することができる。共通メモリ構成とすれば、メモリの使用効率が向上し、多重化装置のハードウェア量を減らすことができる。
【０１３９】
上記実施例では、ＡＡＬタイプ２のショートセルを採り上げて説明したが、本発明で言う「ショートセル」は、ＡＡＬタイプ２に限定されるものではなく、他の形態のパケット、特に、可変長パケットも含む。
【０１４０】
【発明の効果】
本発明によれば、複数のショートセルコネクションを１本のＡＴＭコネクションに多重化させる装置において、複数のＡＴＭコネクションを統括的に扱えるようにしたので、多重化効率が向上する。また、この結果、ショートセル多重化装置自体のコストを低く抑えることができる。
【図面の簡単な説明】
【図１】本発明のショートセル多重化装置が適用される一実施形態のシステムの構成図である。
【図２】  (a) は、ショートセル、(b) および(c) は、ＡＡＬ−ＣＵセルのフォーマットを示す図である。
【図３】本実施形態のショートセル多重化装置のブロック図である。
【図４】ショートセル格納部の構成図である。
【図５】セル送出間隔カウント方式に基づいてＶＣを指定する方法の概念を説明する図である。
【図６】クレジット方式（その１）に基づいてＶＣを指定する方法の概念を説明する図である。
【図７】クレジット方式（その２）に基づいてＶＣを指定する方法の概念を説明する図である。
【図８】セル間隔指定方式（その１）に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。
【図９】セル間隔指定方式（その２）に基づいてＡＴＭ仮想コネクションを指定する方法の概念を説明する図である。
【図１０】読出し間隔制御方式に基づいて品質クラスを指定する方法の概念を説明する図である。
【図１１】クレジット方式（その１）に基づいて品質クラスを指定する方法の概念を説明する図である。
【図１２】クレジット方式（その２）に基づいて品質クラスを指定する方法の概念を説明する図である。
【図１３】バイト間隔方式に基づいて品質クラスを指定する方法の概念を説明する図である。
【図１４】本実施形態のショートセル多重化装置の詳細な構成図である。
【図１５】品質クラス格納メモリの構成図である。
【図１６】読出アドレスを作成するユニットの構成例を示す図である。
【図１７】オーバラップ検出時の処理を実行するユニットの構成例を示す図である。
【図１８】図５に示した方式を実現するためのＶＣ指定制御部構成図である。
【図１９】図１８に示すＶＣ指定制御部の動作を説明するフローチャートである。
【図２０】図６に示した方式を実現するためのＶＣ指定制御部の構成図である。
【図２１】図７に示した方式を実現するためのＶＣ指定制御部の構成図である。
【図２２】図８に示した方式を実現するためのＶＣ指定制御部の構成図である。
【図２３】ＡＴＭセルの送出予定時刻を決定する方法の概念図であり、(a) は絶対時刻を用いた場合、(b) は相対時刻を用いた場合である。
【図２４】ＶＣ指定方法の一例を示す図である。
【図２５】ＶＣスケジューラの動作を説明する図である。
【図２６】  (a) および(c) は、ＶＣの指定を制御するために使用されるメモリ領域の論理構成図であり、(b) は、時刻カウンタの構成図である。
【図２７】ＶＣ指定制御部の具体的なメモリ構成の一例である。
【図２８】方式Ｅに従ってＶＣ番号を指定する場合のＶＣ指定制御部の処理を説明するフローチャート（その１）である。
【図２９】方式Ｅに従ってＶＣ番号を指定する場合のＶＣ指定制御部の処理を説明するフローチャート（その２）である。
【図３０】方式Ｅに従ってＶＣ番号を指定する場合のＶＣ指定制御部の処理を説明するフローチャート（その３）である。
【図３１】ＡＴＭ仮想コネクションを設定する際にＶＣ指定制御部により実行される処理を説明するフローチャートである。
【図３２】ＣＬＡＤの構成図である。
【図３３】ショートセルをＡＴＭセルのペイロードに格納する処理を概念的に示す図である。
【符号の説明】
１０                交換機
１１                多重化装置
２０                基地局
２１                ショートセル組立分解部
２２                多重化装置
３１                ショートセル識別部
３２                ショートセル格納部
３３                ショートセル書込み部
３４                ＶＣ指定部
３５                読出し順序制御部
３６                ショートセル読出し部
４１                識別子ラッチ部
４２                品質クラス格納メモリ
４３                書込み制御部
４４−１〜４４−５  バッファメモリ（ＡＴＭ仮想コネクション毎）
４５−１〜４５−３  ＦＩＦＯメモリ（品質クラス毎）
４６                ＶＣ指定制御部
４７                順序指定制御部
４８                読出し制御部
５０                長さ情報ラッチ部
５１                ＡＴＭセルヘッダ作成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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