(57)【特許請求の範囲】
【請求項１】
同期整流回路の整流素子としてオン抵抗素子としてのＭＯＳＦＥＴを用い、ＭＯＳＦＥＴのドレインとソース間には第１ダイオードと第１コンデンサとを直列に接続した第１の直列回路を、ＭＯＳＦＥＴのドレインと第１コンデンサ間には第２ダイオードと第２コンデンサとを直列に接続した第２の直列回路を、ＭＯＳＦＥＴのソースと第２コンデンサ間には第３ダイオードと第３コンデンサとの直列回路をそれぞれ接続し、ＭＯＳＦＥＴに印加される電圧にて第３コンデンサを倍圧充電することにより、第３コンデンサに充電される電圧でＭＯＳＦＥＴを駆動可能にしたことを特徴とする同期整流回路。
【請求項２】
前記第１，第２の直列回路を組として複数組用いてＭＯＳＦＥＴに印加される電圧を複数倍に昇圧し、ＭＯＳＦＥＴの駆動電力とすることを特徴とする請求項１に記載の同期整流回路。
【請求項３】
前記第３コンデンサと並列にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの直列回路と第１，第２抵抗の直列回路とをそれぞれ接続するとともに、第１，第２抵抗の直列接続点をＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴの各ゲートに、また、Ｐ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴの各ゲートとＭＯＳＦＥＴのドレイン間をダイオードを介してそれぞれ接続し、ＭＯＳＦＥＴの電圧状態によりＭＯＳＦＥＴのゲートにＰ型またはＮ型ＭＯＳＦＥＴのいずれかを接続して充，放電することを特徴とする請求項１に記載の同期整流回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、低電圧出力の同期整流回路の改良、特に効率を向上させることが可能な同期整流回路に関する。
【０００２】
【従来の技術】
図３に同期整流回路の第１の従来例を示す。
【０００３】
これは、米国特許第５，５２８，４８２号として公知のもので、トランス１の１次巻線Ｎ１には金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）Ｑ１が、トランス１の２次巻線Ｎ２にはＭＯＳＦＥＴＱ２，Ｑ３の直列回路が、ＭＯＳＦＥＴＱ２，Ｑ３にはそれぞれ並列にダイオードＤ１，Ｄ２が、さらにＭＯＳＦＥＴＱ２には並列にリアクトルＬ１とコンデンサＣｏとの直列回路がそれぞれ接続されている。
【０００４】
この回路は、ＭＯＳＦＥＴＱ１がオンしているときには、トランス１の１次巻線Ｎ１には実線矢印の向きに電圧Ｖ１が、２次巻線Ｎ２には同じく実線矢印の向きに電圧Ｖ２が印加される。また、リアクトルＬ１に流れていた電流ｉLは、コンデンサＣｏ→ダイオードＤ２→トランス２次巻線Ｎ２を介して流れる。このとき、ＭＯＳＦＥＴＱ３のゲート・ソース間には２次巻線電圧Ｖ２が印加され、ＭＯＳＦＥＴＱ３がオンする。ＭＯＳＦＥＴＱ２のゲート・ソース間はダイオードＤ２とＭＯＳＦＥＴＱ３がオンしていることにより、零電圧となりオフ状態となる。
【０００５】
次に、ＭＯＳＦＥＴＱ１がオフしているときには、トランス１の１次巻線Ｎ１には点線矢印の向きに電圧Ｖ１が、２次巻線Ｎ２には同じく点線矢印の向きに電圧Ｖ２が印加される。また、リアクトルＬ１に流れていた電流ｉLは、コンデンサＣｏ→ダイオードＤ１を介して流れる。このとき、ＭＯＳＦＥＴＱ２のゲート・ソース間には２次巻線電圧Ｖ２が印加され、ＭＯＳＦＥＴＱ２がオンする。ＭＯＳＦＥＴＱ３のゲート・ソース間はトランス２次電圧Ｖ２が逆バイアス方向に印加され、オフ状態となる。
【０００６】
ダイオードは、ＰＮ接合のしきい値電圧があり０．５〜１Ｖ程度の順電圧であるが、ＭＯＳＦＥＴはユニポーラデバイスでしきい値電圧がなくオン抵抗素子であるため、オン電圧を０．１Ｖにも低減できる。例えば、３Ｖ出力の電源においては、１Ｖの順電圧は１Ｖ／（３Ｖ＋１Ｖ）で２５％の効率低減となるが、これを０．１Ｖに低減できれば０．１Ｖ／（３Ｖ＋０．１Ｖ）で３％の効率低減となり、装置の高効率化が達成できる。
【０００７】
図４に同期整流回路の第２の従来例を示す。
【０００８】
これは、特開平０８−２２３９０６号として公知のもので、図３との相違はトランス１に３次巻線Ｎ３を設け、ＭＯＳＦＥＴＱ２，Ｑ３のゲートを３次巻線で駆動する点にある。また、ＭＯＳＦＥＴＱ２のゲートには抵抗Ｒ１とコンデンサＣ１のフィルタ回路とダイオードＤ３を、ＭＯＳＦＥＴＱ３のゲートには抵抗Ｒ２とコンデンサＣ２のフィルタ回路とダイオードＤ４を、それぞれ接続して構成される。
【０００９】
図4の回路で、ＭＯＳＦＥＴＱ１がオンしているときには、トランス１の１次巻線Ｎ１には実線矢印の向きに電圧Ｖ１が、３次巻線Ｎ３には同じく実線矢印の向きに電圧Ｖ３が印加される。また、リアクトルＬ１に流れていた電流ｉLは、コンデンサＣｏ→ダイオードＤ２→トランス２次巻線Ｎ２を介して流れる。このとき、ＭＯＳＦＥＴＱ３のゲート・ソース間には３次巻線電圧Ｖ３が印加され、ＭＯＳＦＥＴＱ３がオンする。ＭＯＳＦＥＴＱ２のゲート・ソース間はダイオードＤ３がオンしていることにより、零電圧となりオフ状態となる。
【００１０】
次に、ＭＯＳＦＥＴＱ１がオフしているときには、トランス１の１次巻線Ｎ１には点線矢印の向きに電圧Ｖ１が、３次巻線Ｎ３には同じく点線矢印の向きに電圧Ｖ３が印加される。また、リアクトルＬ１に流れていた電流ｉLは、コンデンサＣｏ→ダイオードＤ１を介して流れる。このとき、ＭＯＳＦＥＴＱ２のゲート・ソース間には３次巻線電圧Ｖ３が印加され、ＭＯＳＦＥＴＱ２がオンする。ＭＯＳＦＥＴＱ３のゲート・ソース間はダイオードＤ４がオンしていることによりオフ状態となる。
【００１１】
【発明が解決しようとする課題】
現在、ＣＰＵ（中央処理装置）の動作電圧は１．５Ｖ〜２．５Ｖと低下してきており、これに伴ってＣＰＵに電力を供給する電源の出力電圧も１．５Ｖ〜２．５Ｖと低圧になっている。一方、電力用のＭＯＳＦＥＴのゲート電圧には５〜１０Ｖの電圧が必要である。これに対し、図３に示す回路ではトランス２次電圧が２〜５Ｖと低く、そのため、ＭＯＳＦＥＴを充分に駆動できないという問題がある。
【００１２】
一方、図４に示す回路ではトランスに３次巻線が必要で、トランスが大型化するという問題がある。つまり、これらの装置に使用されるトランスは一般に、巻線にプリント板を使用したプレーナトランスが使用されるため、３次巻線を設けることはトランスの大型化につながり、高価になるという訳である。
【００１３】
したがって、この発明の課題は、小型かつ安価に高効率化を実現することにある。
【００１４】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、同期整流回路の整流素子としてオン抵抗素子としてのＭＯＳＦＥＴを用い、ＭＯＳＦＥＴのドレインとソース間には第１ダイオードと第１コンデンサとを直列に接続した第１の直列回路を、ＭＯＳＦＥＴのドレインと第１コンデンサ間には第２ダイオードと第２コンデンサとを直列に接続した第２の直列回路を、ＭＯＳＦＥＴのソースと第２コンデンサ間には第３ダイオードと第３コンデンサとの直列回路をそれぞれ接続し、ＭＯＳＦＥＴに印加される電圧にて第３コンデンサを倍圧充電することにより、第３コンデンサに充電される電圧でＭＯＳＦＥＴを駆動可能にしたことを特徴とする。
【００１５】
上記請求項１の発明では、前記第１，第２の直列回路を組として複数組用いてＭＯＳＦＥＴに印加される電圧を複数倍に昇圧し、ＭＯＳＦＥＴの駆動電力とすることができ、（請求項２の発明）、または、前記第３コンデンサと並列にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの直列回路と第１，第２抵抗の直列回路とをそれぞれ接続するとともに、第１，第２抵抗の直列接続点をＰ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴの各ゲートに、また、Ｐ型ＭＯＳＦＥＴ，Ｎ型ＭＯＳＦＥＴの各ゲートとＭＯＳＦＥＴのドレイン間をダイオードを介してそれぞれ接続し、ＭＯＳＦＥＴの電圧状態によりＭＯＳＦＥＴのゲートにＰ型またはＮ型ＭＯＳＦＥＴのいずれかを接続して充，放電することができる（請求項３の発明）。
【００１６】
すなわち、ＭＯＳＦＥＴＱ４のドレイン・ソース間に印加される電圧は、ダイオードＤ６とコンデンサＣ３との第１直列回路のコンデンサＣ３に充電される。ＭＯＳＦＥＴＱ４のドレイン・ソース間の電圧が零になると、ダイオードＤ７とコンデンサＣ４との第２直列回路により、コンデンサＣ３に充電された電圧がコンデンサＣ４に移される。次に、ＭＯＳＦＥＴＱ４のドレイン・ソース間に電圧が印加されると、コンデンサＣ５にはＭＯＳＦＥＴＱ４の電圧とコンデンサＣ４の電圧とが加わって充電される。この電圧をＭＯＳＦＥＴＱ４の駆動電力として利用することにより、低電圧出力の整流回路においてもＭＯＳＦＥＴを充分駆動できるようにする。
【００１７】
【発明の実施の形態】
図１はこの発明の実施の形態を示す回路図である。
【００１８】
図示のように、ＭＯＳＦＥＴＱ４とダイオードＤ５の並列回路にはダイオードＤ６とコンデンサＣ３との直列回路が、コンデンサＣ３とＭＯＳＦＥＴＱ４のドレイン間にはダイオードＤ７とコンデンサＣ４との直列回路が、コンデンサＣ４とＭＯＳＦＥＴＱ４のソース間にはダイオードＤ８とコンデンサＣ５との直列回路が、コンデンサＣ５にはＭＯＳＦＥＴＱ５とＱ６との直列回路および抵抗Ｒ３とＲ４との直列回路がそれぞれ接続され、さらに、ＭＯＳＦＥＴＱ５とＱ６との接続点にはＭＯＳＦＥＴＱ４のゲートが、抵抗Ｒ３とＲ４との接続点にはＭＯＳＦＥＴＱ５とＱ６の各ゲートがそれぞれ接続され、また、ＭＯＳＦＥＴＱ５とＱ６の各ゲートとＭＯＳＦＥＴＱ４のドレイン間にはダイオードＤ９が接続されて構成されている。
【００１９】
図１の回路において、ＭＯＳＦＥＴＱ４に電圧ＶQ4が印加された場合、ダイオードＤ6を介してコンデンサＣ３が電圧ＶQ4に充電される。ＭＯＳＦＥＴＱ４の電圧ＶQ4が零になると、ダイオードＤ７，ＭＯＳＦＥＴＱ４を介してコンデンサＣ４がコンデンサＣ３の電圧で充電される。次に、ＭＯＳＦＥＴＱ４に電圧ＶQ4が印加されると、コンデンサＣ４とＭＯＳＦＥＴＱ４のＶQ4電圧がダイオードＤ８を介してコンデンサＣ５に充電される。したがって、コンデンサＣ５の電圧は電圧ＶQ4の倍電圧となる。
【００２０】
また、ダイオードＤ５がオンするとダイオードＤ９が導通し、ＭＯＳＦＥＴＱ５，Ｑ６のゲートはともに負電位となるが、ＭＯＳＦＥＴＱ５はＰ型ＭＯＳＦＥＴであるためオンし、ＭＯＳＦＥＴＱ６はＮ型ＭＯＳＦＥＴであるためオフする。その結果、ＭＯＳＦＥＴＱ４のゲートにはＭＯＳＦＥＴＱ５を介してコンデンサＣ５の電圧が印加され、Ｑ４がオンする。
【００２１】
ＭＯＳＦＥＴＱ４に電圧が印加されるとダイオードＤ９がオフし、ＭＯＳＦＥＴＱ５のソース・ゲート間にはコンデンサＣ５の電圧を抵抗Ｒ３とＲ４で分圧した電圧が印加され、ＭＯＳＦＥＴＱ６のゲート・ソース間にもコンデンサＣ５の電圧を抵抗Ｒ３とＲ４で分圧した電圧が印加される。すると、ＭＯＳＦＥＴＱ５はＰ型ＭＯＳＦＥＴであるためオフし、ＭＯＳＦＥＴＱ６はＮ型ＭＯＳＦＥＴであるためオンする。その結果、ＭＯＳＦＥＴＱ４のゲートはＭＯＳＦＥＴＱ６を介して放電し、Ｑ４がオフする。
【００２２】
このように、図１の駆動回路では、ダイオードＤ５がオンするとＭＯＳＦＥＴＱ４がオンし、ダイオードＤ５がオフするとＭＯＳＦＥＴＱ４がオフするので、ＭＯＳＦＥＴをダイオード（整流素子）と同等に用いることができる。
【００２３】
図２に上記のような駆動回路２，３をフォワードコンバータに適用した場合の構成例を示す。
【００２４】
図示のように、トランス１の１次巻線には直列にＭＯＳＦＥＴＱ１が、トランス１の２次巻線にはＭＯＳＦＥＴＱ２とＱ３との直列回路が、ＭＯＳＦＥＴＱ２，Ｑ３にはそれぞれ並列にダイオードＤ１と駆動回路２，ダイオードＤ２と駆動回路３が、ＭＯＳＦＥＴＱ２には並列にリアクトルＬ１とコンデンサＣｏとの直列回路がそれぞれ接続されている。
【００２５】
図２の回路でも、ダイオードがオンするとＭＯＳＦＥＴがオンし、ダイオードがオフするとＭＯＳＦＥＴがオフするため、ＭＯＳＦＥＴをダイオードと同じように使用することができる。また、出力電圧が１．５Ｖ〜２．５Ｖと低圧でトランス２次電圧が２〜５Ｖと低い場合でも、ＭＯＳＦＥＴ駆動電圧は倍電圧に昇圧されるため４〜１０Ｖと高い電圧で駆動することが可能である。さらに、図１のダイオードＤ６とコンデンサＣ３との直列回路、ダイオードＤ７とコンデンサＣ４との直列回路を複数個設けることで、複数倍に昇圧することもできる。
【００２６】
【発明の効果】
この発明によれば、トランス２次電圧が２〜５Ｖと低い場合でも、倍電圧の４〜１０Ｖの駆動電圧でＭＯＳＦＥＴを駆動できるため、オン電圧を充分小さくでき、発生損失を低減し得ると言う利点がある。
【００２７】
また、トランスに３次巻線を巻く必要がないので、装置の小型化を実現することができる。さらに、駆動回路を集積化すればダイオードと同じように２端子素子として使用でき、回路間の配線の簡素化、組み立て工数の低減化、装置の低価格化などが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す回路図である。
【図２】この発明のフォワードコンバータへの適用例を示す構成図である。
【図３】第１の従来例を示す回路図である。
【図４】第２の従来例を示す回路図である。
【符号の説明】
１…トランス、２，３…駆動回路、Ｑ１〜Ｑ６…金属酸化物半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）、Ｄ１〜Ｄ９…ダイオード、Ｌ１…リアクトル、Ｒ１〜Ｒ４…抵抗、Ｃｏ〜Ｃ５…コンデンサ。
【図１】
0003818435.tif 000002
【図２】
0003818435.tif 000003
【図３】
0003818435.tif 000004
【図４】
0003818435.tif 000005