(57)【特許請求の範囲】
【請求項１】
ロー方向に配列されて、複数の一つのメモリバンク対、及び複数の他の一つのメモリバンク対を有する複数のメモリバンクと、
前記一つの一対のメモリバンクと前記他の一つの一対のメモリバンクとを両分するために中央にそれぞれ配置された複数のコラムデコーダブロックと、
前記メモリバンク対のそれぞれから前記メモリバンク対の両側に、そして、それらの中間にそれぞれのコラム方向に並んで延長されて配列される複数のセンス増幅器を含む複数のセンス増幅器ブロックコラムと、
コラム方向に並べて延長されて、前記メモリバンク対の両側上を、そして、それらの中間上をそれぞれ通過する複数の局所的入出力ライン対と、
ロー方向に並べて延長されて、複数のワードライン駆動ブロックローのそれぞれワードライン駆動ブロックローを通過して前記各コラムデコーダブロックで相互交差する複数の広域入出力ライン対を備えたことを特徴とするマルチバンク半導体メモリ装置。
【請求項２】
前記複数の局所的入出力ライン対のそれぞれは、前記複数のセンス増幅器ブロックコラムそれぞれの上に配置形成されたことを特徴とする請求項１に記載のマルチバンク半導体メモリ装置。
【請求項３】
前記各センス増幅器ブロックコラム対では、複数の局所的入出力ライン対から局所的入出力ライン対が配置され形成されたことを特徴とする請求項２に記載のマルチバンク半導体メモリ装置。
【請求項４】
前記複数の広域入出力ライン対のそれぞれは、各メモリバンク内でコラム方向に並んで延長し配列される複数のワードライン駆動ブロックロー対に配置し形成されたことを特徴とする請求項３に記載のマルチバンク半導体メモリ装置。
【請求項５】
前記各ワードライン駆動ブロックロー上では、複数の広域入出力ライン対から広域入出力ライン対が配置し形成されたことを特徴とする請求項４に記載のマルチバンク半導体メモリ装置。
【請求項６】
前記複数の広域入出力ライン対のそれぞれから偶数番目の広域入出力ライン対は、前記複数のワードライン駆動ブロックローの中から奇数番目の同一ワードライン駆動ブロックロー上で前記複数の局所的入出力ライン対の中から同一アドレスを有する局所的入出力ライン対と交差して接続されることを特徴とする請求項１に記載のマルチバンク半導体メモリ装置。
【請求項７】
前記複数の広域入出力ライン対のそれぞれから奇数番目の広域入出力ライン対は、前記複数のワードライン駆動ブロックローのそれぞれから奇数番目の同一ワードライン駆動ブロックロー上で前記複数の局所的入出力ライン対の中から同一アドレスを有する局所的入出力ライン対と接続されないことを特徴とする請求項１に記載のマルチバンク半導体メモリ装置。
【請求項８】
前記広域入出力ライン対と前記局所的入出力ライン対とが接続されない部分である、前記奇数番目の同一ワードライン駆動ブロックローと前記複数のセンス増幅器ブロックコラムのそれぞれとで奇数番目センス増幅器ブロックコラムとの交差部分のそれぞれに複数のセンス増幅器駆動ブロックの中から一つが配置して形成されることを特徴とする請求項７に記載のマルチバンク半導体メモリ装置。
【請求項９】
前記複数のメモリバンクの前記該当の局所的入出力ライン対にそれぞれ接続された前記複数の広域入出力ライン対のそれぞれに接続されてコラム方向で並んで延長される複数の入出力センス増幅器を有する複数の入出力センス増幅器ブロックと、前記複数の入出力センス増幅器ブロックの中の一つを基準として前記複数の広域入出力ライン対の中からもっとも遠い広域入出力ライン対上に、そして前記各コラムデコーダの両側にある広域入出力ライン対上にそれぞれ配置して形成されて、書込みインタラプト読出しモードから該当の広域入出力ライン対の等化動作を遂行するための複数の等化手段をさらに備えることを特徴とする請求項１に記載のマルチバンク半導体メモリ装置。
【請求項１０】
前記複数の広域入出力ライン対のそれぞれから前記複数の一つのメモリバンク対中のいずれか一つから接続される広域入出力ライン対と前記複数の他の一つのメモリバンク対中のいずれか一つから接続される広域入出力ライン対とが前記各コラムデコーダの両側上で相互交差して接続されることを特徴とする請求項１ないし請求項９の中のいずれか１項に記載のマルチバンク半導体メモリ装置。
【請求項１１】
コラム方向に並んで延長して複数の一つのメモリバンク対、及び複数の他の一つのメモリバンク対を有する複数のメモリバンクから前記メモリバンク対の両側上を、そしてそれらの中間上をそれぞれ通過する複数の局所的入出力ライン対を配列させて、前記複数の一つのメモリバンク対と前記複数の他の一つのメモリバンク対との間に位置する各コラムデコーダ上では互いに交差し、ロー方向に並んで延長して複数のワードライン駆動ブロックローのそれぞれのワードライン駆動ブロックローを通過して前記各コラムデコーダブロックで相互交差する複数の広域入出力ライン対を配列させて、前記複数のメモリバンクの前記該当の局所的入出力ライン対にそれぞれ接続された前記複数の広域入出力ライン対のそれぞれに接続される複数の入出力センス増幅器を有する複数の入出力センス増幅器ブロックをコラム方向に並んで延長されるように配置することを特徴とするマルチバンク半導体メモリ装置の入出力ライン配置方法。
【請求項１２】
複数の等化手段のそれぞれが前記複数の入出力センス増幅器ブロックの中の一つを基準として前記複数の広域入出力ライン対の中からもっとも遠い広域入出力ライン対上に、そして前記各コラムデコーダの両側にある広域入出力ライン対上にそれぞれ配置して形成されて、書込みインタラプト読出しモードで該当の広域入出力ライン対の等化動作を遂行することを特徴とする請求項１１に記載のマルチバンク半導体メモリ装置の入出力ライン配置方法。
【請求項１３】
半導体ウエハに左右で両分された一対の素子形成領域と、
前記各素子形成領域を一対のサブ素子形成領域で両分するための周辺回路領域と、
前記各サブ素子形成領域を一対のメモリ領域で両分するための入出力センス増幅器ブロックと、
前記各メモリ領域を一対のメモリバンクで両分するためのコラムデコーダブロックと、
前記入出力センス増幅器ブロックに隣接したメモリバンク上では複数の広域入出力ライン対のうち、少なくとも一対はロー方向に並んで延長して複数のワードライン駆動ブロックロー中、第１ワードライン駆動ブロックローを通過し、他の対もロー方向に並んで延長して第１ワードライン駆動ブロックローと異なる第２ワードライン駆動ブロックローを通過して、前記コラムデコーダ上には前記二対が互いに交差して、前記複数の広域入出力ライン対のそれぞれから前記複数の一つの一対のメモリバンク中の第１ワードライン駆動ブロックローを通過する一対から接続される広域入出力ライン対と前記複数の他の一つの一対のメモリバンク中の第２ワードライン駆動ブロックローを通過する他の対から接続される広域入出力ライン対が前記各コラムデコーダの両側上で相互交差して接続することを特徴とするマルチバンクメモリ装置。
【請求項１４】
前記各対の各ライン対は互いに異なる入出力ラインセンス増幅器にそれぞれ接続されたことを特徴とする請求項１３に記載のマルチバンクメモリ装置。
【請求項１５】
前記一対の広域入出力ライン対は、第１メモリバンクで局所的入出力ライン対と接続されて、他の一対の広域入出力ライン対は第２メモリバンクで局所的入出力ライン対と接続されることを特徴とする請求項１４に記載のマルチバンクメモリ装置。
【請求項１６】
同一入出力ラインセンス増幅器に接続される広域入出力ライン対は、各メモリバンクで同一アドレスを有する局所的入出力ライン対と接続されることを特徴とする請求項１５に記載のマルチバンクメモリ装置。
【請求項１７】
請求項１６において、
前記局所的入出力ライン対のそれぞれは、前記複数のセンス増幅器ブロックコラムのそれぞれ上に配置して形成されたことを特徴とする請求項１６に記載のマルチバンク半導体メモリ装置。
【請求項１８】
前記複数の広域入出力ライン対のそれぞれは、各メモリバンク内でコラム方向に並んで延長して配列される複数のワードライン駆動ブロックロー上に配置して形成されたことを特徴とする請求項１７に記載のマルチバンク半導体メモリ装置。
【請求項１９】
前記各ワードライン駆動ブロックロー対には、複数の広域入出力ライン対で一対の広域入出力ライン対が配置して形成されたことを特徴とする請求項１８に記載のマルチバンク半導体メモリ装置。
【請求項２０】
前記一対の広域入出力ラインのそれぞれは、第２ワードライン駆動ブロックロー対で前記複数の局所的入出力ライン対の中の同一アドレスを有する局所的入出力ライン対と交差して接続されることを特徴とする請求項１９に記載のマルチバンク半導体メモリ装置。
【請求項２１】
前記複数の入出力センス増幅器ブロック中の一つを基準にして前記複数の広域入出力ライン対の中からもっとも遠い広域入出力ライン対上に、そして前記各コラムデコーダの両側にある広域入出力ライン対上にそれぞれ配置して形成されて、書込みインタラプト読出しモードから該当広域入出力ライン対の等化動作を遂行するための複数の等化手段をさらに備えることを特徴とする請求項１３に記載のマルチバンク半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマルチバンク半導体メモリ装置及び入出力ライン配置方法に係り、特にチップ生産と設計面との効率改善を図って向上された構造に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、システムの遂行能力を向上させるために多重バンク化及び多重ビット化されている。多重メモリバンク構造は、各メモリバンクが相互独立的にアクセスが可能でありバンクアドレス方法によりいずれか一つが選択的にアクセスされる。
【０００３】
このような多重メモリバンク構造では書込み及び読出し動作と制御動作が相互他のメモリバンクで遂行されるようにすることができて、各メモリバンクから読み出されたデータ及び書込まれるデータを載せるバンクデータバス、すなわち広域入出力ラインを含む。
【０００４】
また、一つのメモリバンクに含まれるメモリセルの個数が増えることにより各メモリバンクは、複数のメモリブロックに分割される。複数のメモリブロックは、複数の局所的入出力ラインを通して広域入出力ラインに連結される。したがって、各メモリバンクには複数のメモリブロックに分割されることにより、各メモリブロックに対してセンス増幅器ブロック、ワードライン駆動ブロック、センス増幅器駆動回路、ライン伝送回路などが各々備わらなければならない。
【０００５】
米国特許５、７８１、４９５号は上述した多重メモリバンク構造を開示している。特に、前記特許ではメモリセルアレー上を通過しながら複数のメモリバンクを横切って拡張された複数の広域入出力ライン対を含む。
【０００６】
【発明が解決しようとする課題】
しかしチップサイズ増加で多重メモリバンク構造の効率が低下するためにセルとチップ能率（ＥＦＦＩＣＩＥＮＣＹ）を改善しようとする努力が要求される。
【０００７】
本発明の第１目的は、このような従来技術の問題点を解決するために入出力センス増幅器ブロックに複数のメモリバンクを分割することによりチップ能率を改善させることができるマルチバンク半導体メモリ装置及び入出力ライン配置方法を提供することにある。
本発明の第２目的は、各メモリバンクで入出力ライン伝送トランジスタとセンス増幅器駆動トランジスタとを交互に配置することによりチップの製造と設計の効率を高めることができるマルチバンク半導体メモリ装置及び入出力ライン配置方法を提供することにある。
本発明の第３目的は、広域入出力ライン対を交差してバンクアドレッシングを容易にできるマルチバンク半導体メモリ装置及び入出力ライン配置方法を提供することにある。
本発明の第４目的は、書込みインタラプト読出しモードで広域入出力ライン対の等化動作を通してチップ動作速度を増やすことができるマルチバンク半導体メモリ装置及び入出力ライン配置方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の本発明の目的を達成するために本発明の装置は、ロー方向に配列された複数のメモリバンクと、複数のメモリバンクの隣接対の間に配置されて、コラム方向に配列された複数の入出力センス増幅器を含む入出力センス増幅器ブロックと、各隣接対を形成するメモリバンク間に配置された複数のコラムデコーダブロックと、各メモリバンク上でコラム方向に拡張された複数の局所的入出力ライン対と、各コラムデコーダブロック上では相互に交差して、前記各隣接対のメモリバンク中一つのメモリバンク上では一つのロー方向に拡張されて、他の一つのメモリバンク上では隣接して交差する広域入出力ライン対を含むワードライン駆動ブロックの他の一つのロー方向に拡張された複数の広域入出力ライン対を備えたことを特徴とする。
【０００９】
各局所的入出力ライン対は、各メモリバンク内でロー方向に配列された複数のセンス増幅器ブロックコラム上に配置形成される。各センス増幅器ブロックコラム上には一対の局所的入出力ライン対が配置形成される。各広域入出力ライン対各々は、各メモリバンク内でコラム方向に配列された複数のワードライン駆動ブロックロー上に配置形成される。各ワードライン駆動ブロックローには一対の広域入出力ライン対が配置形成される。各広域入出力ライン対は、同一アドレスを有するライン対間に同一ワードライン駆動ブロックローで、交差する局所的入出力ライン対と連結される。各広域入出力ライン対は、局所的入出力ライン対と連結されないメモリバンクでは隣接するワードライン駆動ブロックロー上に配置される。広域入出力ライン対と局所的入出力ライン対とが連結されないワードライン駆動ブロックロー部分ではセンス増幅器ブロックコラムとセンス増幅器駆動回路ブロックが配置される。複数の広域入出力ライン対各々は、終端と各メモリバンクとコラムデコーダとの間である中間地点に各々連結されて、書込みインタラプト読出しモードで等化動作を遂行する複数の等化手段を含む。
【００１０】
本発明の方法は、ロー方向に配列された複数のメモリバンクの隣接対の間に複数の入出力センス増幅器がコラム方向に配列されるようにして、各隣接対を形成するメモリバンク間にコラムデコーダが配置されたマルチバンク半導体メモリ装置入出力ラインにおいて、各メモリバンク内でコラム方向に拡張された複数の局所的入出力ライン対をロー方向に配列させて、コラムデコーダ上では相互に交差して、各隣接対のメモリバンク対中一つのメモリバンク上では一つのロー方向に拡張されて、他の一つのメモリバンク上では隣接する他の一つのロー方向に交差した広域入出力ライン対を含むワードライン駆動ブロックから拡張された複数の広域入出力ライン対をコラム方向に配列させたことを特徴とする。ここで、複数の広域入出力ライン対各々は、終端と、各メモリバンクとコラムデコーダとの間に書込みインタラプト読出しモードで等化動作を遂行する複数の等化手段を配置することが望ましい。
【００１１】
また、本発明の装置は、半導体ウェーハ上に両分された一対の素子形成領域と、各素子形成領域を上下の一対のサブ素子形成領域に両分するために中央に配置された周辺回路領域と、各サブ素子形成領域を一対のメモリ領域に両分するために中央に配置された入出力センス増幅器ブロックと、各メモリ領域を一対のメモリバンクに両分するために中央に配置されたコラムデコーダブロックと、入出力センス増幅器ブロックに隣接したメモリバンク上では一対は第１ロー方向に沿って拡張されて、他の一対は第１ロー方向に隣接した第２ロー方向に拡張されて、前記コラムデコーダブロック上では前記二対が相互交差して、前記コラムデコーダに隣接した他のメモリバンク上では前記一対は第２ロー方向に沿って拡張されて、前記他の一対は前記第１ロー方向に拡張されてこのように配置された二対がコラム方向に繰り返された複数の広域入出力ライン対を備えることを特徴とする。
【００１２】
広域入出力ライン対は、相異なる入出力センス増幅器に各々連結される。
交差する広域入出力ライン対中一対の広域入出力ライン対は、第１メモリバンクで局所的入出力ライン対と連結されて、他の一対の広域入出力ライン対は、第２メモリバンクで局所的入出力ライン対と連結される。同一入出力センス増幅器に連結される広域入出力ライン対は、各メモリバンクで同一アドレスを有する局所的入出力ライン対と連結される。局所的入出力ライン対各々は、各メモリバンク内でロー方向に配列された複数のセンス増幅器ブロックコラム上に配置形成される。各センス増幅器ブロックコラム上には一対の局所的入出力ライン対が配置形成される。各広域入出力ライン対は、各メモリバンク内でコラム方向に配列された複数のワードライン駆動ブロックロー上に配置形成される。各ワードライン駆動ブロックローには一対の広域入出力ライン対が配置形成される。各広域入出力ライン対は、同一アドレスを有するライン対間に各メモリバンクの第１ロー方向に沿って配列されたワードライン駆動ブロックローで、交差する局所的入出力ライン対と連結される。第２ロー方向に沿って配列されたワードライン駆動ブロックローとセンス増幅器ブロックコラムとの交差部分にはセンス増幅器駆動回路ブロックが配置される。各広域入出力ライン対は、終端と、各メモリバンクとコラムデコーダブロックとの間の中間部分で各々連結されて、書込みインタラプト読出しモードで等化動作を遂行する複数の等化手段を含む。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明をより詳細に説明する。
図１で、メモリ装置は、メモリバンク対１０ａ、１０ｂと入出力ラインセンス増幅器ブロックＩＯＳＡとを含む。メモリバンク対１０ａは、第１メモリバンクＭＢ１、第１コラムデコーダブロックＣＤ１、第２メモリバンクＭＢ２を含む。メモリバンク対１０ｂは、第３メモリバンクＭＢ３、第２コラムデコーダブロックＣＤ２、第４メモリバンクＭＢ４を含む。各メモリバンクＭＢ１〜ＭＢ４は、複数のメモリブロックに分割されて、各メモリブロックは、二つのユニットアレーＵＡ１、ＵＡ２を含む。各メモリブロックは、各ユニットアレーをセンス増幅器ブロックＳＡ１、ＳＡ２、ＳＡ３により分割して各対のユニットアレーは、ワードライン駆動ブロックＳＷＤにより分割される。
【００１４】
各センス増幅器ブロックコラムＳＡＣ１〜ＳＡＣ３とワードライン駆動ブロックローＷＤＲ１、ＷＤＲ２との各交差領域にはセンス増幅器駆動回路ブロックＳＤ１〜ＳＤ３とライン伝送回路ブロックＬＴ１〜ＬＴ３とがコラム方向に交互で配置される。
【００１５】
各センス増幅器ブロックＳＡＣ１〜ＳＡＣ３上には各対の局所的入出力ライン対ＬＩＯ１、ＬＩＯ３及びＬＩＯ２、ＬＩＯ４及びＬＩＯ１、ＬＩＯ３が各々通過する。
【００１６】
各ワードライン駆動ブロックローＷＤＲ１、ＷＤＲ２上には各対の広域入出力ライン対ＧＩＯ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２が各々通過する。
【００１７】
第１メモリバンクの第１ワードライン駆動ブロックと第２メモリバンクの第２ワードライン駆動ブロックとの上には各対の広域入出力ラインが通過する。
【００１８】
ここで、ＧＩＯｉｊでｉは、メモリバンクの番号であり、ｊはバンク内での局所的入出力ライン対の番号である。図４と図６とを見れば、局所的入出力ライン対ＬＩＯｊは、ＬＩＯ／ＬＩＯＢで構成されており、図４〜６を見れば、広域入出力ライン対ＧＩＯｉｊは、ＧＩＯ／ＧＩＯＢで構成されている。
【００１９】
広域入出力ライン対ＧＩＯ１１は、第１メモリバンクＭＢ１の第１局所的入出力ライン対ＬＩＯ１とライン伝送回路ブロックＬＴ１、ＬＴ３とで連結される。広域入出力ライン対ＧＩＯ１２は、第１メモリバンクＭＢ１の第２局所的入出力ライン対ＬＩＯ２とライン伝送回路ブロックＬＴ２とで連結される。
【００２０】
広域入出力ライン対ＧＩＯ２１は、第２メモリバンクＭＢ２の第１局所的入出力ライン対ＬＩＯ１とライン伝送回路ブロックＬＴ１、ＬＴ３とで連結される。広域入出力ライン対ＧＩＯ２２は、第２メモリバンクＭＢ２の第２局所的入出力ライン対ＬＩＯ２とライン伝送回路ブロックＬＴ２とで連結される。
【００２１】
広域入出力ライン対ＧＩＯ１１及びＧＩＯ１２とＧＩＯ２１及びＧＩＯ２２は、コラムデコーダブロックＣＤ１上で相互交差して、広域入出力ライン対ＧＩＯ１１及びＧＩＯ１２は、第２メモリバンクＭＢ２上ではセンス増幅器駆動回路ブロックＳＤ１〜ＳＤ３を含むワードライン駆動ブロックローＷＤＲ２に沿って通過して、広域入出力ライン対ＧＩＯ２１及びＧＩＯ２２は、第１メモリバンクＭＢ１上ではセンス増幅器駆動回路ブロックＳＤ１〜ＳＤ３を含むワードライン駆動ブロックローＷＤＲ２に沿って通過する。
【００２２】
前記広域入出力ライン対ＧＩＯ１１及びＧＩＯ２１は、入出力ラインセンス増幅器ＩＯＳＡ１に連結されて、前記広域入出力ライン対ＧＩＯ１２及びＧＩＯ２２は、入出力ラインセンス増幅器ＩＯＳＡ２に連結される。
【００２３】
したがって、同時にアドレッシングされる各メモリバンクから読出し及び書込まれるデータは、相互隣接されない広域入出力ライン対を通して入出力ラインセンス増幅器に各々提供されるので相互干渉を全く受けなくなる。
【００２４】
このような広域入出力ライン対の配置は、ＧＩＯ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２に各々結合される容量性負荷を均等にする。
【００２５】
同一な方法でメモリバンク対１０ｂにも二対の広域入出力ライン対ＧＩＯ３１、ＧＩＯ３２及びＧＩＯ４１、ＧＩＯ４２が配置される。
【００２６】
したがって、入出力ラインセンス増幅器ＩＯＳＡ１にはＧＩＯ１１、ＧＩＯ２１、ＧＩＯ３１、Ｇ１Ｏ４１がマルチプレクシングにより各々連結されて、入出力ラインセンス増幅器ＩＯＳＡ２にはＧＩＯ１２、ＧＩＯ２２、ＧＩＯ３２、Ｇ１Ｏ４２がマルチプレクシングにより各々連結される。このような連結は、バンクアドレッシングを容易にする。
【００２７】
各広域入出力ライン対にはライン終端とコラムデコーダブロックとメモリバンクとの間に各々連結された等化手段ＥＱ１、ＥＱ２、ＥＱ３を含む。これら等化手段は、書込みインタラプト読出しモード時、広域入出力ライン対を等化させることにより高速動作が可能にする。
【００２８】
図２は、本発明によるマルチバンクメモリ装置の望ましい一実施形態を示す。図２のマルチバンクメモリ装置は、半導体ウェーハ上に左右に両分された一対の素子形成領域１００Ａ、１００Ｂを含む。各素子形成領域１００Ａ、１００Ｂは、サブ素子間に配置された周辺回路領域１１０上下の一対のサブ素子形成領域１２０Ａ、１２０Ｂに両分される。各サブ素子形成領域１２０Ａ、１２０Ｂは、入出力センス増幅器ブロック１３０により左右の一対のメモリ領域１４０Ａ、１４０Ｂに両分される。各メモリ領域１４０Ａ、１４０Ｂは、メモリバンク間に配置されたコラムデコーダブロック１５０により左右の一対のメモリバンク１６０Ａ、１６０Ｂに両分される。
【００２９】
各メモリバンク１６０Ａ、１６０Ｂは、４個のメモリブロックＭＥ１〜ＭＥ４、５個のワードライン駆動ブロックローＷＤＲ１〜ＷＤＲ５がコラム方向に交互で配置される。各偶数番号目ワードライン駆動ブロックローＷＤＲ２、ＷＤＲ４は、２個のワードライン駆動ブロックＳＷＤ１、ＳＷＤ２と３個のライン伝送回路ブロックＬＴ１〜ＬＴ３とを含んで、各奇数番号目ワードライン駆動ブロックローＷＤＲ１、ＷＤＲ３、ＷＤＲ５は、２個のワードライン駆動ブロックＳＷＤ１、ＳＷＤ２と３個のセンス増幅器駆動回路ブロックＳＤ１〜ＳＤ３とを含む。
【００３０】
各メモリブロックＭＥ１〜ＭＥ４は、２個のユニットアレーＵＡ１、ＵＡ２と３個のセンス増幅器ブロックＳＡとがロー方向に交代で配置される。したがって、センス増幅器ブロックコラムＳＡＣ１は、同一コラムに位置した４個のセンス増幅器ブロックＳＡ１と、偶数番号目ワードライン駆動ブロックローＷＤＲ２、ＷＤＲ４と交差領域に配置された２個のライン伝送回路ブロックＬＴ１と、奇数番号目ワードライン駆動ブロックローＷＤＲ１、ＷＤＲ３、ＷＲＤ５と交差領域に配置された３個のセンス増幅器駆動回路ブロックＳＤ１からなる。
【００３１】
各センス増幅器駆動ブロックコラムＳＡＣ１〜ＳＡＣ３上には一対の局所的入出力ライン対ＬＩＯ１、ＬＩＯ３及びＬＩＯ２、ＬＩＯ４及びＬＩＯ１、ＬＩＯ３が各々センス増幅器駆動ブロックコラム方向に通過する。
【００３２】
４個のワードライン駆動ブロックローＷＤＲ２〜ＷＤＲ５上には一対の広域入出力ライン対ＧＩＯ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２及びＧＩＯ１３、ＧＩＯ１４及びＧＩＯ２３、ＧＩＯ２４が各々ワードライン駆動ブロックロー方向に通過する。
【００３３】
入出力センス増幅器ブロック１３０に隣接したメモリバンク１６０Ｂ上で一対の広域入出力ライン対ＧＩＯ２１、ＧＩＯ２２は、第１ロー方向ＷＤＲ２に沿って拡張されて、他の一対の広域入出力ライン対ＧＩＯ１１、ＧＩＯ１２は、第１ロー方向ＷＤＲ２に隣接した第２ロー方向ＷＤＲ３に拡張されて、前記コラムデコーダブロック１５０上では２対の前記広域入出力ラインＧＩ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２が相互交差して、前記コラムデコーダブロック１５０に隣接した他のメモリバンク１６０Ａ上では１対の前記広域入出力ラインＧＩＯ２１、ＧＩＯ２２は、第２ロー方向ＷＤＲ３に沿って拡張されて、１対の前記広域入出力ラインＧＩ１１、ＧＩＯ１２は、前記第１ロー方向ＷＤＲ２に沿って拡張される。
【００３４】
入出力センス増幅器ブロック１３０に隣接したメモリバンク１６０Ｂ上で一対の広域入出力ライン対ＧＩＯ２３、ＧＩＯ２４は、第１ロー方向ＷＤＲ４に沿って拡張されて、他の一対の広域入出力ライン対ＧＩＯ１３、ＧＩＯ１４は、第１ロー方向ＷＤＲ４に隣接した第２ロー方向ＷＤＲ５に沿って拡張されて、前記コラムデコーダブロック１５０上では２対の前記広域入出力ラインＧＩ２３、ＧＩＯ２４及びＧＩＯ１３、ＧＩＯ１４が相互交差して、前記コラムデコーダブロック１５０に隣接した他のメモリバンク１６０Ａ上では、１対の前記広域入出力ラインＧＩＯ２３、ＧＩＯ２４は、第２ロー方向ＷＤＲ５に沿って拡張されて、１対の前記広域入出力ラインＧＩＯ１３、ＧＩＯ１４は、前記第１ロー方向ＷＤＲ４に沿って拡張される。
【００３５】
メモリバンク１６０Ａで、広域入出力ライン対ＧＩＯ１１は、ワードライン駆動ブロックローＷＤＲ２のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ライン対ＬＩＯ１と連結される。広域入出力ライン対ＧＩＯ１２は、ワードライン駆動ブロックローＷＤＲ２のライン伝送回路ブロックＬＴ２で局所的入出力ライン対ＬＩＯ２と連結される。広域入出力ライン対ＧＩＯ１３は、ワードライン駆動ブロックローＷＤＲ４のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ライン対ＬＩＯ３と連結される。
【００３６】
メモリバンク１６０Ｂで、広域入出力ライン対ＧＩＯ２１は、ワードライン駆動ブロックローＷＤＲ２のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ライン対ＬＩＯ１と連結される。広域入出力ライン対ＧＩＯ２２は、ワードライン駆動ブロックローＷＤＲ２のライン伝送回路ブロックＬＴ２で局所的入出力ライン対ＬＩＯ２と連結される。広域入出力ライン対ＧＩＯ２３は、ワードライン駆動ブロックローＷＤＲ４のライン伝送回路ブロックＬＴ１、ＬＴ３で局所的入出力ライン対ＬＩＯ３と連結される。
【００３７】
広域入出力ライン対ＧＩＯ１１、ＧＩＯ１２及びＧＩＯ２１、ＧＩＯ２２及びＧＩＯ１３、ＧＩＯ１４及びＧＩＯ２３、ＧＩＯ２４は、各広域入出力ライン対の端に連結されて妨害を避けるために入出力ラインセンス増幅器ブロック１３０から分離される、またメモリバンク１６０Ａ、１６０Ｂとコラムデコーダブロック１５０との間の中央部分に連結された等化手段ＥＱ１、ＥＱ２、ＥＱ３を含む。
【００３８】
前記方法でメモリ領域１４０Ｂに対しても上述したメモリ領域１４０Ａに対称されるように広域入出力ライン対ＧＩＯ４１、Ｇ１０４２及びＧＩＯ３１、ＧＩＯ３２及びＧＩＯ４３、ＧＩＯ４４及びＧＩＯ３３、ＧＩＯ３４が配置される。
【００３９】
したがって、入出力ラインセンス増幅器ＩＯＳＡ１は、４個のメモリバンクの局所的入出力ライン対ＬＩＯ１に各々連結された広域入出力ライン対ＧＩＯ１１、ＧＩＯ２１、ＧＩＯ３１、ＧＩＯ４１に連結される。入出力ラインセンス増幅器ＩＯＳＡ２は、４個のメモリバンクの局所的入出力ライン対ＬＩＯ２に各々連結された広域入出力ライン対ＧＩＯ１２、ＧＩＯ２２、ＧＩＯ３２、ＧＩＯ４２に連結される。入出力ラインセンス増幅器ＩＯＳＡ３は、４個のメモリバンクの局所的入出力ライン対ＬＩＯ３に各々連結された広域入出力ライン対ＧＩＯ１３、ＧＩＯ２３、ＧＩＯ３３、ＧＩＯ４３に連結される。入出力ラインセンス増幅器ＩＯＳＡ４は、４個のメモリバンクの局所的入出力ライン対ＬＩＯ４に各々連結された広域入出力ライン対ＧＩＯ１４、ＧＩＯ２４、ＧＩＯ３４、ＧＩＯ４４に連結される。
【００４０】
それゆえ、４個のメモリバンクの同一入出力ライン対が同一アドレッシングにより同時に一つの入出力ラインセンス増幅器に連結されて、これに入出力ラインセンス増幅器ではメモリバンクと各々連結された４個の広域入出力ライン対をマルチプレクシングまたはデマルチプレキシングすることによりデータの入出力が可能になる。
【００４１】
図３は、図２の広域入出力ライン対に入出力ラインセンス増幅器の入力部分を連結するためのライン入力回路を示す。ライン入力回路３００は、スイッチング手段３１０、等化手段３２０、等化制御手段３３０、プリチャージ手段３４０プリチャージ制御手段３５０を含む。
【００４２】
スイッチ手段３１０は、伝送ゲートＴＧ１、ＴＧ２、インバータＩＮＶ１、ＩＮＶ２を含む。スイッチング手段３１０は、バンク情報信号ＰＩＯＭＵＸのハイ状態であるアクティブ区間で伝送ゲートＴＧ１、ＴＧ２がターンオンされて広域入出力ライン対ＧＩＯ、ＧＩＯＢと入力ラインセンス増幅器の入力ライン対ＳＧＩＯ、ＳＧＩＯＢとを相互連結する。
【００４３】
等化手段３２０は、広域入出力ライン対ＧＩＯ、ＧＩＯＢ間に連結されたＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２、Ｍ３、Ｍ４を含む。等化制御手段３３０は、ＮＡＮＤゲートＮＡＮＤ１、インバータＩＮＶ３を含む。
【００４４】
したがって、書込みインタラプト読出しモードに応答してアクティブされる等化制御信号ＩＯＰＲＢに応答して等化手段３２０のトランジスタがターンオンされ、広域入出力ライン対ＧＩＯ、ＧＩＯＢを電源電圧ＶＣＣに等化させる。
【００４５】
プリチャージ手段３４０は、広域入出力ライン対ＧＩＯ、ＧＩＯＢ間に連結されたＰＭＯＳトランジスタＭ５〜Ｍ１０を含んで、プリチャージ制御手段３５０は、ＮＡＮＤゲートＮＡＮＤ２、ＮＯＲゲートＮＯＲ１を含む。
【００４６】
したがって、マルチビットモード信号ＤＣＡ９１１２Ｄと書込みインタラプト読出し区間信号ＰＤＴをバンク情報信号ＰＩＯＭＵＸにより該バンクが選択された時、広域入出力ライン対ＧＩＯ、ＧＩＯＢを電源電圧でプリチャージさせる。
【００４７】
図４は、図２の広域入出力ライン対と局所的入出力ライン対とを連結するためのライン伝送回路を示す。図４のライン伝送回路ＬＴは、スイッチング手段４１０と等化手段４２０とを含む。
【００４８】
スイッチング手段４１０は、伝送ゲートＴＧ３、ＴＧ４を含んで、ライン伝送信号ＬＡＮＧのアクティブ区間と等化制御信号ＰＬＡＥＱとのノンアクティブ区間に応答して局所的入出力ライン対ＬＩＯ、ＬＩＯＢと広域入出力ライン対ＧＩＯ、ＧＩＯＢとを連結する。
【００４９】
等化手段４２０は、局所的入出力ライン対ＬＩＯ、ＬＩＯＢ間に連結されたトランジスタＭ１１、Ｍ１２、Ｍ１３を含んで、等化制御信号ＰＬＡＥＱのアクティブ区間に応答して局所的入出力ライン対ＬＩＯ、ＬＩＯＢを１／２ＶＣＣに等化させる。
【００５０】
図５は、図２の広域入出力ライン対の等化手段を示す。図２の等化手段ＥＱ１〜ＥＱ３は、広域入出力ライン対ＧＩＯ、ＧＩＯＢ間に連結されたＰＭＯＳトランジスタＭ１４で構成する。各等化手段ＥＱ１〜ＥＱ３は、書込みインタラプト読出しモードに応答してアクティブされる等化制御信号ＩＯＰＲＢに応答してターンオンされて広域入出力ライン対ＧＩＯ、ＧＩＯＢを等化させる。
【００５１】
図６は、図２の書込みインタラプト読出し動作を説明するためのタイミング図を示す。まず、ＡＣＴ命令（ローアクティブ命令）がクロック信号ＣＬＫに応答して入力されると、このＡＣＴ命令に応答してＰＬＡＥＱ信号は、アクティブ状態でノンアクティブ状態になり、これによりライン伝送信号ＬＡＮＧは、アクティブ状態になる。したがって、局所的入出力ライン対ＬＩＯ、ＬＩＯＢは、ライン伝送回路ＬＴを通して広域入出力ライン対ＧＩＯ、ＧＩＯＢと連結されて、これにより１／２ＶＣＣからＶＣＣになる。
【００５２】
続いて、読出し命令に応答して、ＤＣＡ９１１２Ｄ信号、ＰＩＯＭＵＸ信号、ＰＤＴ信号がアクティブ状態になるので、外部からデータが広域入出力ライン対ＧＩＯ、ＧＩＯＢに印加されるようになる。それゆえ、広域入出力ライン対ＧＩＯ、ＧＩＯＢの印加されたデータに応答して広域入出力ライン対ＧＩＯ、ＧＩＯＢ中いずれか一つのラインが所定レベルに遷移されるようになる。このような書込み動作時、インタラプト動作が実行されて読出しＲＥ命令が入力されるようになれば、広域入出力ライン対ＧＩＯ、ＧＩＯＢは、ＰＤＴ信号、ＩＯＰＲＢ及びＩＯＰＲＢＤ信号に応答してＶＣＣに等化される。続いて、アドレッシングされたセルから読み出されたデータが出力端子に出力された次に入出力ライン対は、プリチャージ動作によりプリチャージされＡＣＴ動作以前の状態に回復される。
【００５３】
【発明の効果】
以上、説明したように本発明では次のような効果を得ることができる。
第一、入出力センス増幅器ブロックに複数のメモリバンクを分割することによりチップ能率を改善させることができる。
第二、入出力ライン伝送トランジスタとセンス増幅器駆動トランジスタの配置を選択的にすることにより生産と設計とで効率を高めることができる。
第三、広域入出力ライン対を交差してバンクアドレッシングを容易にすることができる。
第四、書込みインタラプト読出しモードで広域入出力ライン対の等化動作を改善することができる。
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【図面の簡単な説明】
【図１】  本発明によるツイスト（ｔｗｉｓｔ）型広域入出力ライン構造を有したマルチバンクメモリ装置を説明するための図面である。
【図２】  本発明によるマルチバンクメモリ装置の望ましい一実施形態を示した図面である。
【図３】  図２の入出力ラインセンス増幅器の入力と広域入出力ライン対とを連結するためのライン入力回路を示した図面である。
【図４】  図２の広域入出力ライン対と局所的入出力ライン対とを連結するためのライン伝送回路を示した図面である。
【図５】  図２の広域入出力ライン対の等化手段を示した図面である。
【図６】  図２の書込みインタラプト読出し動作を説明するためのタイミング図である。
【符号の説明】
１０ａ、１０ｂ：メモリバンク対
ＭＢ１〜ＭＢ４：メモリバンク
ＩＯＳＡ：入出力ラインセンス増幅器ブロック
ＩＯＳＡ１〜ＩＯＳＡ４：入出力ラインセンス増幅器
ＣＤ１、ＣＤ２：コラムデコーダブロック
ＧＩＯ１１〜ＧＩＯ４１、ＧＩＯ１２〜ＧＩＯ４２：広域入出力ライン対
ＬＩＯ１〜ＬＩＯ４：局所的入出力ライン対
ＬＴ：ライン伝送回路ブロック
ＳＤ：センス増幅器駆動回路ブロック
ＳＡ：センス増幅器ブロック
ＳＷＤ：ワードライン駆動ブロックＵＡ：ユニットセルアレー
ＥＱ１〜ＥＱ３：等化手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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