(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含む半導体集積回路における不揮発性スタティック読取り／書込みメモリセルにおいて、
半導体基板と、
前記半導体基板に形成された活性領域を有し、且つゲートを有する一対の交差結合されたドライバトランジスタと、
前記一対の交差結合されたドライバトランジスタのゲートを形成する一つの第１の導電性層と、
メモリセルの動作の間前記第１の導電性層によって形成された前記一対の交差結合されたトランジスタのゲートによって電気的に分極され、且つその分極に従ってメモリセルのパワーアップ時前記交差結合されたドライバトランジスタを自動的にバイアスするよう前記第１の導電性層に隣接して物理的に位置される１個の強誘電性層と
を備える不揮発性スタティック読取り／書込みメモリセル。
【請求項２】
前記ドライバトランジスタの各々に対応し、且つ各々ゲート領域を有する薄膜負荷トランジスタと、
前記第１の導電性層の上に位置し、前記薄膜トランジスタのゲート領域を形成する第２の導電性層とをさらに含み、
前記強誘電性層が前記第１と第２の導電性層の間に物理的に位置されることにより電気的に分極される請求項１記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項３】
交差結合された前記ドライバトランジスタ同士の物理的寸法が同一であり、且つそれらの物理的レイアウトが点対称である請求項１記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項４】
複数のメモリセルを含む半導体集積回路における不揮発性スタティック読取り／書込みメモリセルにおいて、
半導体基板と、
前記半導体基板に形成された活性領域を有し、且つゲートを有する一対の交差結合ドライバトランジスタと、
前記ドライバトランジスタに対応し、且つゲート、ソースおよびドレイン領域を有する一対の薄膜負荷トランジスタと、
前記ドライバトランジスタのゲートと、前記負荷トランジスタのゲート、ドレインおよびソース領域を形成する複数の導電性層と、
前記複数の導電性層の１つに物理的に隣接して形成されることによりメモリセルの動作の間電気的に分極される強誘電性層であって、その電気的分極に従ってメモリセルのパワーアップ時交差結合された前記ドライバトランジスタをバイアスする強誘電性層と
を備える不揮発性スタティック読取り／書込みメモリセル。
【請求項５】
交差結合された前記ドライバトランジスタ同士の物理的寸法が同一であり、且つ対応する薄膜負荷トランジスタ同士の物理的寸法が同一であり、且つ前記ドライバトランジスタ同士及び対応する薄膜負荷トランジスタ同士の物理的レイアウトが点対称である請求項４記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項６】
前記強誘電性層が前記複数の導電性層の中の２つに物理的に隣接し、且つその間において位置される請求項４記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項７】
前記複数の導電性層が、
前記ドライバトランジスタのゲートを形成する第１の導電性層と、
前記負荷トランジスタのゲート領域を形成する第２の導電性層と、
前記負荷トランジスタのソースおよびドレイン領域を形成する第３の導電性層と、
前記第１、第２および第３の導電性層の中の少なくとも１つと隣接して位置される強誘電性層とを含む請求項４記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項８】
前記強誘電性層が前記第１の導電性層に物理的に隣接して位置され、前記ドライバトランジスタのゲートによって電気的に分極される請求項７記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項９】
前記強誘電性層が前記第２の導電性層に物理的に隣接して位置され、前記負荷トランジスタのゲート領域によって電気的に分極される請求項７記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項１０】
前記強誘電性層が前記第１と第２の導電性層の間に物理的に位置され、前記ドライバトランジスタのゲートと前記負荷トランジスタのゲート領域とによって電気的に分極される請求項７記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項１１】
複数のメモリセルを含む半導体集積回路における不揮発性スタティック読取り／書込みメモリセルにおいて、
半導体基板と、
前記半導体基板にわたって形成され、双安定性フリップフロップを形成するよう交差結合されている一対のドライバトランジスタと、
前記交差結合されている一対のドライバトランジスタのゲートを形成する一つの第１の導電性層と、
双安定性フリップフロップの動作の間電気的に分極され、且つその電気的分極に従ってフリップフロップのパワーアップ時前記交差結合されている一対のドライバトランジスタをバイアスするよう前記第１の導電性層に物理的に隣接して位置される１個の強誘電性層と
を備える不揮発性スタティック読取り／書込みメモリセル。
【請求項１２】
各前記ドライバトランジスタに対応する負荷トランジスタをさらに含み、
前記負荷トランジスタが、そのゲートを形成する少なくとも一つの第２の導電性層を含み、
前記強誘電性層が前記第１の導電性層と第２の導電性層との間に挟持されている請求項１１記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項１３】
複数のメモリセルを含む半導体集積回路における不揮発性スタティック読取り／書込みメモリセルにおいて、
半導体基板と、
前記半導体基板にわたって形成され、交差結合されて双安定性フリップフロップを形成する一対のドライバトランジスタと、
各前記ドライバトランジスタに結合された負荷トランジスタであって、結合された前記ドライバトランジスタと当該負荷トランジスタとが一対のインバータを形成する負荷トランジスタと、
前記ドライバおよび負荷トランジスタのゲートおよび活性領域を形成する複数の導電性領域であって、前記一対のインバータの間で一対の導電性交差結合部を形成するように位置されている複数の導電性領域と、
前記インバータの動作中電気的に分極され、且つその電気的分極に従ってメモリセルのパワーアップ時前記一対のインバータを自動的にバイアスするよう前記導電性交差結合部の少なくとも一つに物理的に隣接して位置される１個の強誘電性層と
を備える不揮発性スタティック読取り／書込みメモリセル。
【請求項１４】
前記強誘電性層が前記一対の導電性交差結合部の間に物理的に位置している請求項１３記載の不揮発性スタティック読取り／書込みメモリセル。
【請求項１５】
前記強誘電層が単一の連続材料のみからなる請求項１、４、１１及び１３のいずれか一項に記載の不揮発性スタティック読取り／書込みメモリセル。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は不揮発性スタティック記憶デバイスに関する。
なお、本発明は、米国高等研究計画局（ＡＲＰＡ）により与えられた契約Ｎｏ．：ＭＤＡ９７２−９２−Ｃ−００５４の下でアメリカ合衆国政府に支援されて行われたものである。アメリカ合衆国は、本発明にある一定の権利を有する。
【０００２】
【従来の技術】
図１は、高密度のスタティックランダムアクセスメモリ（ＳＲＡＭ）において典型的に使用されるもののような従来技術のスタティック読取り／書込みメモリセル１０を示す。スタティックメモリセルは、２つの相互に排他的でかつ自己維持の動作状態の一つにおいて動作することを特徴とする。各動作状態は可能な２個のバイナリビット値、すなわち零あるいは１の中の一つを定義する。スタティックメモリセルは典型的にメモリセルの動作状態を反映する出力を有する。当該出力は、「セット」動作状態を示す「高」レベルの電圧を発生する。メモリセルの出力は「リセット」動作状態を示す、「低」レベルの電圧を発生する。低レベルの、すなわちリセット出力電圧は通常バイナリ値０を示し、一方高レベルの、すなわちセット出力電圧はバイナリ値１を示す。
【０００３】
スタティックメモリセルは、２種類の出力電圧に対応する２つの安定した、すなわち自己維持性の動作状態を有しているので双安定性であるといわれている。スタティックメモリは外部からの励起が無くとも２つの動作状態の中の一つの状態において連続して動作する。それは、メモリセルが電力を受け取る限り、メモリセルの動作状態に対応する安定した出力電圧を維持する内部フィードバックを有している。
【０００４】
スタティックメモリセルによって発生した２種類のありうる出力電圧は、一般的に上側および下側の回路供給電圧に対応する。上側および下側の回路供給電圧の間の中間出力電圧は、一般的にメモリセルのパワーアップの短い時間および一方の動作状態から他方の動作状態への遷移の間を除いては発生しない。
【０００５】
スタティックメモリセルの動作は、安定した動作状態を有さないダイナミックメモリセルのようなその他の形式のメモリセルとは対照的である。ダイナミックメモリセルは２個のバイナリ値の中の一つを示す電圧を記憶するようにプログラム化できるが、この電圧を極めて短い時間以上保持するには定期的な再プログラミング、すなわち「リフレッシュ」することを必要とする。
【０００６】
ダイナミックメモリセルは安定した出力電圧を保持するための内部フィードバックを何ら有していない。ダイナミックメモリセルの出力は、リフレッシュをしなければ、中間電圧に向かってドリフトし、結果的にデータを喪失する。ダイナミックメモリセルは、著しく大きいパッケージング密度を達成しうるので前記の制限にもかかわらず使用されている。例えば、ダイナミックメモリは、スタティックメモリセルにおいて典型的に必要とされる６個のトランジスタではなくて、むしろ１個のＭＯＳＦＥＴトランジスタを用いて構成することができる。スタティックおよびダイナミックメモリセルおよび回路のアーキテクチャ配置および機能要件が顕著に相違するのでスタティックメモリ設計は、ダイナミックメモリの設計が有するものとは全体的に相違する径路に沿って開発されてきた。
【０００７】
スタティックメモリセル１０は一般的に、双安定性のフリップフロップを形成するよう交差結合されている第１のインバータ１２と第２のインバータ１４とを含む。インバータ１２，１４はｎ−チャンネルのドライバトランジスタ１６，１７およびｐ−チャンネルの負荷トランジスタ１８，１９によって形成されている。ドライバトランジスタ１６，１７は、典型的には下に位置するシリコン半導体基板に形成された金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）である。ｐ−チャンネルトランジスタ１８，１９は典型的にドライバトランジスタの上方に形成された薄膜トランジスタである。
【０００８】
ドライバトランジスタ１６，１７のソース領域は、Ｖssとしてラベル表示し、典型的に「接地」と称されている低レベルの基準すなわち回路の供給電圧に結合されている。負荷トランジスタ１８，１９は、Ｖccとラベル表示された高レベルの基準すなわち回路の供給電圧と、対応するドライバトランジスタ１６，１７のドレインとの間で直列で接続されている。負荷トランジスタ１８，１９のゲートは、対応するドライバトランジスタ１６，１７のゲートに接続されている。
【０００９】
インバータ１２は、ドライバトランジスタ１６のドレインによって形成されたインバータ出力２０を有している。同様に、インバータ１４は、ドライバトランジスタ１７のドレインによって形成されたインバータ出力２２を有している。インバータ１２は、ドライバトランジスタ１６のゲートによって形成されたインバータ入力２４を有している。インバータ１４は、ドライバトランジスタ１７によって形成されたインバータ入力２６を有している。
【００１０】
インバータ１２，１４の入力および出力は、交差結合されて、一対の相補性の二状態の出力を有するフリップフロップを形成している。詳しくは、インバータ出力２０はインバータ入力２６に交差結合され、インバータ出力２２は、インバータ入力２４に交差結合されている。このような構成においては、インバータ出力２０，２２はフリップフロップの相補性の二状態出力を形成する。
【００１１】
前述したようなメモリフリップフロップは、典型的に集積アレイのスタティックメモリ要素の中の１個のメモリ要素を形成している。例えば、アクセストランジスタ３０，３２のような複数のアクセストランジスタが、上記アレイ内の個々のメモリ要素を選択的にアドレスし、かつアクセスするために使用される。アクセストランジスタ３０は、交差結合されたインバータ出力２０に接続された１個の能動端子を有するｎ−チャンネルのＭＯＳＦＥＴである。アクセストランジスタ３２は、交差結合されたインバータ出力２２に接続された１個の能動端子を有するｎ−チャンネルのＭＯＳＦＥＴである。例えば、図示した一対の相補性列ライン３４，３６のような複数の対の相補性列ラインが、それぞれ、アクセストランジスタ３０，３２の残りの能動端子に接続されている。行ライン３８がアクセストランジスタ３０，３２のゲートに接続されている。
【００１２】
読取り用スタティックメモリセル１０は、インバータの出力２０，２２を列ライン３４，３６に接続するために行ライン３８を付勢することを要する。スタティックメモリセル１０への書込みは、まず選択された相補性論理電圧を列ライン３４，３６に置き、次いで前記論理電圧をインバータ出力２０，２２に接続するために行ライン３８を付勢させることを要する。このため、選択された論理電圧に出力を強制的にさせ、この論理電圧は、メモリセルに電力が供給される限り、またはメモリセルが再プログラム化されるまで保持される。
【００１３】
ＳＲＡＭを含む殆んどの形式の電子的読取り／書込みメモリは、電力が供給されないとプログラム化された情報を保持しないということは一般的に認められた事実である。所謂「不揮発性」の読取り／書込みメモリは、単に内部バッテリを含んでいるのでプログラミングを保持しているのである。バッテリは、外部電力の無い場合に付勢される再充電可能の内部電源を提供する。
【００１４】
例えば前述したメモリセル１０のような特にスタティックメモリセルの場合、電力が除去されると、先に記憶されていたバイナリ情報を永続的に喪失させる。その後のパワーアップ時、例えばインバータやそれらに関連した交差結合の各々に関連した比較（ｃｏｍｐａｒａｔｉｖｅ）キャパシタンスおよび抵抗のような多くの任意および可変のファクタが、個々のメモリセルが一方の状態あるいは他方の状態において動作を開始するか否かを決定する。このように、メモリアレイは、パワーアップ時任意（ｒａｎｄｏｍ）情報のみを含み、電力が除去される前にプログラム化されていた何らかの情報を含んでいるという保証はない。
【００１５】
【発明が解決しようとする課題】
不揮発性記憶装置に対する要求は、バッテリバックアップのスタティックメモリが一般化していることから明らかである。しかしながら、バックアップバッテリを備えていない不揮発性記憶装置が必要とされており、もしそれが得られるならば、極めて種々の製品に用途があろう。
【００１６】
本発明はスタティックメモリアレイ内で前記の要求を満足させることである。
【００１７】
【課題を解決するための手段】
本発明は、メモリセルが二種類の代替的な出力状態の一つにおいてスタティックに動作するようにプログラム化可能であるような形式のものである、半導体集積回路における読取り／書込みメモリセルの動作方法を含む。そのような好ましい方法は、
メモリセルに電力を供給するステップと、
メモリセルをパワーダウン出力状態にプログラム化するステップと、
メモリセルのパワーダウン出力状態に従って、代替的な分極二方向の中の一方向において強誘電性記憶要素を分極するステップと、
メモリセルから電力を除去するステップと、
その後メモリセルに電力を再供給し、同時に強誘電性記憶要素でメモリセルをパワーアップ出力状態に向かってバイアスするステップとを備え、パワーアップ出力状態がメモリセルのパワーダウン出力状態に対応するようにすることを含む。
【００１８】
本発明の好適実施例による不揮発性スタティック読取り／書込みメモリは、
代替的な二出力状態の中の一つの状態においてスタティックに動作しうる双安定性フリップフロップと、
当該双安定フリップフロップを２種類の出力状態の中の一つの状態にプログラム化するために双安定性フリップフロップに動作接続される書込み回路と、
強誘電性記憶要素であって、双安定性フリップフロップの出力状態によって決まる代替的な二方向の一つに電気的に分極されるように双方向性フリップフロップに対して配置され、フリップフロップのパワーダウン時その電気分極を維持し、強誘電性記憶要素の電気分極に従って、双方向性フリップフロップの２つの出力状態の一方向に向かってフリップフロップがパワーアップする際双安定性フリップフロップをバイアスする強誘電性記憶要素とを含む。
【００１９】
【実施例】
図２は、参照番号５０によって全体的に指示する本発明の好適実施例による半導体集積メモリ回路の一部を概略図示する。集積メモリ回路５０は、図示する相補性列ライン５２，５４のような複数の列ラインと、行ライン５６のような複数の行ラインと、複数の不揮発性メモリセル６０とを含むランダムにアドレス可能のメモリアレイを含む。行ラインと列ラインとが交差アレイを形成する。メモリセル６０が、これらの交差に対応し、前述のような適当な行ラインおよび列ラインを介して個別にアドレス可能である。
【００２０】
各メモリセル６０は、「セット」状態、すなわちバイナリ「１」の状態および「リセット」状態、すなわちバイナリ「０」の状態に対応する代替的な二出力状態の中の一つのみにおいてスタティックに動作可能の双安定性、すなわち二状態フリップフロップを含む。メモリセルは、読取り／書込みセルであって、適当な励起を受けると読取り、および書込みの双方が可能である。それらは、代替的な二出力状態のいずれかで行ラインおよび列ラインを介してプログラム可能である。メモリセルは一旦プログラム化されると、電力が除去された後でさえもそれらのプログラミングを保持する。また、メモリセルは繰返し変更あるいは再プログラム化が可能である。メモリセルすなわちフリップフロップ６０は、フリップフロップの代替的な二出力状態に対応する代替的な二出力電圧の中の一つを発生させる一対の出力を有している。
【００２１】
詳しくは、各メモリセル６０は、第１のインバータ６２および第２のインバータ６４と称されている、一対の交差結合のインバータ回路を含む。インバータは、相補性の双安定メモリセル出力電圧を発生するよう接続されている。第１のインバータ６２は、入力６６と反転出力６８とを有している。第２のインバータ６４は、入力７０と反転出力７２とを有している。当該インバータは、一対の交差結合部により交差結合されている。第１の交差結合部７４は、第１のインバータ６２の反転出力６８と第２のインバータ６４の入力７０との間で接続されている。第２の交差結合部７６が、第２のインバータ６４の反転出力７２と第１のインバータ６２の入力６６との間で接続されている。交差結合のため、インバータ６２，６４は、それぞれ第１の交差結合部７４と第２の交差結合部７６とにおいて相補性論理すなわちメモリセル出力電圧を発生する。
【００２２】
インバータ６２，６４は、ｎ−チャンネルのインバータすなわちドライバトランジスタ８０，８２および対応するｐ−チャンネルの負荷トランジスタ８４，８６によって形成されている。ドライバトランジスタ８０，８２のソース領域は、Ｖssとラベル表示され、かつ典型的には接地と称される低レベル基準すなわち回路の供給電圧に結合されている。負荷トランジスタ８４，８６は、Ｖccとラベル表示された高レベル基準すなわち回路の供給電圧と、対応するドライバトランジスタ８０，８２のドレインとの間で直列に接続されている。負荷トランジスタ８４，８６のゲートは、それぞれドライバトランジスタ８０，８２のゲートに接続されている。負荷トランジスタ８４，８６は典型的には、ドライバトランジスタ８０，８２上に、集積回路において形成された薄膜デバイスである。
【００２３】
インバータ出力６８はドライバトランジスタ８０のドレインによって形成されている。同様に、インバータ出力７２はドライバトランジスタ８２のドレインによって形成されている。インバータ入力６６はドライバトランジスタ８０のゲートによって形成されている。インバータ入力７０はドライバトランジスタ８２のゲートによって形成されている。
【００２４】
アクセストランジスタ９０，９２は、メモリセル６０からの読取り、あるいはそれへの書込みに対して選択的なアクセスを許容するよう、それぞれ相補性メモリセルの出力６８，７２に接続されている。アクセストランジスタ９０は、一方の能動端子が交差結合されたインバータ出力６８に接続されているｎ−チャンネルのトランジスタである。アクセストランジスタ９２も同様に、一方の能動端子が交差結合されたインバータ出力７２に接続されているｎ−チャンネルのトランジスタである。相補性列ライン５２，５４はそれぞれ、アクセストランジスタ９０，９２の残りの能動端子に接続されている。行ライン５６は、アクセストランジスタ９０，９２のゲートに接続されている。行ライン、相補性列ライン、およびアクセストランジスタは、二出力状態の一つで動作するよう個々のメモリセルをプログラム化し、メモリセルの代替的二出力電圧の中の一つを選択発生させるように、集積メモリ回路５０において書込み回路を形成する。
【００２５】
複数の強誘電性記憶要素が記憶回路５０のメモリセル、すなわち双安定性フリップフロップに対して電気的に位置されている。個々の記憶要素９６は、フリップフロップ出力６８または７２、あるいは交差結合部７４または７６の一つの近傍にあるか、あるいはそれに接続されることが好ましい。強誘電性記憶要素９６が図示のように出力６８と７２との間、あるいは等価的に交差結合部７４と７６との間に接続されることがさらに好ましい。この位置において、強誘電性記憶要素９６が、フリップフロップ出力６８および７２並びに交差結合部７４および７６における選択されかつプログラム化された相補性論理電圧によって、メモリセルの出力の状態に従って決定される代替的二方向の中の一つにおいてメモリセルが動作している間に電気的に分極される。
【００２６】
強誘電性記憶要素９６は、強誘電性材料からなる領域を含む。当該記憶要素は一般的に、最近市販されるようになった多数の絶縁性強誘電性材料のいずれから作られる。強誘電性材料は、その電気双極子の自発電気分極、すなわち強誘電領域を示す誘電体である。強誘電領域は、適当な外部電界により主として一方向に方向づけることができる。分極された方向は、外部電界が除去された後さえも存続する。外部電界を反転することにより強誘電性領域の主要な方向を反転させる。強誘電性材料は一旦分極されると、外部導電体に対して付与しうる対応した電界を発生する。
【００２７】
ジルコン酸塩チタン酸鉛が記憶要素９６に対する−好適強誘電性材料である。チタン酸バリウム・ストロンチウムも有利に使用しうる別の強誘電性材料である。
【００２８】
記憶要素９６の強誘電性材料には、メモリセル６０の少なくとも一方のノードによって発生した外部分極電界が作用し、当該ノードはメモリセル６０の出力状態に従って代替的に分極される電界を発生させる。このメモリセルのノードは、メモリセルの出力状態によって決定される代替的二方向の一つにおいて強誘電性要素９６を電気的に分極する分極手段を形成している。最も好ましいのは、記憶要素９６が、例えば相補性インバータの交差結合部７４，７６のような２個の相補性メモリセルのノードの間で挟持されることである。このように記憶要素９６を整合された外部電界にばく露することにより、記憶要素９６内で整合されかつ分極された強誘電性領域が発生する。強誘電性材料の独特の電気特性のため、記憶要素９６は、メモリセル６０のパワーダウン時にその分極を保持する。さらに、強誘電性記憶要素９６の先の分極に従って、メモリセルの二出力状態の中の一つに向かってメモリセルのパワーアップ時メモリセル６０をバイアスするよう前述のように記憶要素は配置される。
【００２９】
詳しくは、メモリセルの動作の間、当該メモリセル６０は選定された出力、あるいは論理状態にプログラム化される。メモリセル６０は、応答してそのインバータの交差結合部７４，７６並びにその出力６８，７２において対応する相補性出力論理電圧を発生する。強誘電性記憶要素９６は、選定された出力状態に応じて、交差結合部７４，７６の相補性出力電圧によって、強誘電性領域の二方向の一つにおいて電気的に分極される。強誘電性記憶要素９６は、メモリセル６０の後続のパワーアップまで、この「パワーダウン」の方向を保持する。メモリセル６０に何ら電力を供給しないとすれば、強誘電性記憶要素９６は、入力６６，７０を、交差結合部７４，７６を介して分極された電界にばく露する。パワーアップ時、強誘電性記憶要素９６によって発生した電界は、強誘電性記憶要素９６の先の分極方向に従ってパワーアップ電圧に向かって隣接する第１の交差結合部７４と第２の交差結合部７６とをバイアスする。このためにメモリセル６０をパワーダウン出力状態に等しいパワーアップ出力状態にバイアスし、その状態において、メモリセル６０はメモリセルのパワーダウンにおいて先の出力電圧に等しい相補性パワーアップ出力電圧を発生する。
【００３０】
集積回路のスタティックメモリセルの物理的構成およびレイアウトによって前述の要領でその動作にインパクトを与えることができる。強誘電性記憶要素９６によって発生する電界の他に、種々のファクタが、メモリセル６０のパワーアップ出力状態の決定に寄与する。例えば、特にこれらのファクタがインバータ６２および６４の一方あるいは他方の間、または交差結合部７４と７６との間で不均衡である場合、回路キャパシタンスと抵抗とがメモリセルのパワーアップ出力状態に影響を与える。強誘電性記憶要素９６は、前記のキャパシタンスと抵抗の不均衡による影響を克服するような尺度で作ることができるが、必要な強誘電性材料の面積を減少させるためで、かつ実際に使用される強誘電性材料の有効性と信頼性とを増大させるために前記の不均衡を最小にすることが好ましい。
【００３１】
このように、本発明の好適実施例は、対称的なメモリセルのレイアウトを用いており、ドライバトランジスタ８０，８２と、対応する薄膜の負荷トランジスタ８４，８６とを含むメモリセル６０の交差結合のインバータが、相互に対して対称的に均等である物理的レイアウトと寸法とを有している。このことによって、交差結合されたインバータ６２と６４との間のいずれの不均衡源も排除し、強誘電性記憶要素９６がメモリセル６０のパワーアップ状態に対する可能最大の影響を与えることができる。
【００３２】
図３と図４とは、メモリセル６０の物理的構造とレイアウトとを示す。アクセストランジスタ９０，９２の活性領域が、Ｙ方向に延びかつ下に位置したバルク基板１０１の帯片（ｓｔｒｉｐ）に沿って形成される。アクセストランジスタ９０，９２の活性領域を形成する基板領域はそれぞれ全体的に１０２，１０３で指示されている。アクセストランジスタ９０，９２の双方の外側の活性領域が列ライン５２，５４（図３および図４には示していない）に接続されている。ドライバトランジスタ８０，８２の活性領域は、Ｙ方向に対して垂直のＸ方向に延在しているバルク基板１０１の帯片に沿って形成されている。ドライバトランジスタ８０，８２の活性領域を形成する基板領域はそれぞれ１０４，１０５で指示されている。ドライバトランジスタ８０，８２の双方の外側活性領域はＶssに接続されている。
【００３３】
アクセスおよびドライバトランジスタの下に位置する活性領域に対応するゲート領域が第１の導電性ポリシリコン層１０６に形成されている。アクセストランジスタ９０，９２のゲート領域は、Ｘ方向に延在し、最終的に行ライン５６（図３および図４に図示せず）に接続されている。アクセストランジスタ９０のゲート領域が１１１で指示する領域に形成されている。アクセストランジスタ９２のゲート領域が１１２で指示する領域に形成されている。
【００３４】
ドライバトランジスタ８０，８２のゲート領域はＹ方向に沿って第１のポリシリコン層１０６に延在している。ドライバトランジスタ８０のゲート領域が１１３で指示する領域に形成されている。ドライバトランジスタ８２のゲート領域が１１４で指示する領域に形成されている。ドライバトランジスタ８０，８２のゲート領域１１３，１１４を形成するポリシリコン領域が、対応する下に位置する活性領域を十分越えてＹ方向に延在し、ドライバゲート接続領域１１８，１１９をそれぞれ形成している。これらの領域は、アクセストランジスタ９２，９０の活性領域のそれぞれ上に位置して接触している。
【００３５】
集積回路のバルク基板１０１は、例えばドーピングしたシリコンのようなｐ−タイプの半導体である。それは、ｎタイプの不純物が注入されてｎタイプの活性領域を創成する。
【００３６】
薄膜負荷トランジスタ８４，８６が、第１の導電層１０６の上に位置するポリシリコンの第２の導電層１０７およびポリシリコンの第３の導電層１０８においてドライバトランジスタ８０，８２上に形成される。負荷トランジスタ８４，８６のゲートが第２のポリシリコン層１０７によって形成され、Ｘ方向に沿って、下に位置するドライバトランジスタのゲート上に横方向に延在している。負荷トランジスタ８４のゲートが、１２４で指示する領域において第２のポリシリコン層１０７に形成されている。負荷トランジスタ８６のゲートが、１２６で指示する領域において第２のポリシリコン層１０７に形成されている。
【００３７】
負荷トランジスタのゲート領域１２４，１２６を形成するポリシリコン領域は、Ｘ方向に延在し、負荷ゲート接続領域１２８，１２９を形成する。負荷ゲート接続領域１２８，１２９は、ドライバゲート接続領域１１８，１１９の上に位置する。誘電性材料１４０が、第１のポリシリコン層１０６と第２のポリシリコン層１０７との間に介装されている。誘電性材料１４０は、負荷ゲート接続領域１２８，１２９の下方でエッチングされ、負荷ゲート接続領域１２８，１２９と、ドライバゲート接続領域１１８，１１９との間の接触を可能とする。このように、ドライバトランジスタ８０のゲートと負荷トランジスタ８４のゲートとは相互に接続され、ドライバトランジスタ８２のゲートと負荷トランジスタ８６のゲートとが相互に接続されている。
【００３８】
薄膜負荷トランジスタ８４および８６のソースおよびドレイン領域が、それぞれ負荷トランジスタのゲート領域１２４および１２６にわたってＹ方向に延在するる薄膜本体帯片１３０，１３２によって第３のポリシリコン層１０８に形成されている。
【００３９】
薄膜本体帯片１３０は、負荷トランジスタ８４に対応し、負荷トランジスタのゲート領域１２４上に位置している。薄膜本体帯片１３０は、ゲート領域１２４を越えて延在し、Ｖccへの接続部で終わっている。また、薄膜本体帯片１３０はまた、負荷トランジスタ８６の負荷ゲート接続領域１２９にわたって延在している。本体接続領域１３４は負荷ゲート接続領域１２９と接触している。
【００４０】
同様に、薄膜本体帯片１３２は、負荷トランジスタ８６に対応し、負荷トランジスタのゲート領域１２６上に位置している。薄膜本体帯片１３２は、ゲート領域１２６を越えて延在し、Ｖccへの接続部において終わる。薄膜本体帯片１３２はまた、負荷トランジスタ８４の負荷ゲート接続領域１２８にわたって延在し、本体接続領域１３５を形成する。本体接続領域１３５は負荷ゲート接続領域１２８と接触している。
【００４１】
前述の構造により、下記する要素をポリシリコンの一連の層の間の接触を通して共通に接続されるようにする。すなわち、（シリコン基板領域１０２に形成された）アクセストランジスタ９０の一方の活性領域、（接続領域１１９を介しての）ドライバトランジスタ８２のゲート領域１１４，（接続領域１２９を介しての）負荷トランジスタ８６のゲート領域１２６、および（本体帯片１３０によって形成され、本体接続領域１３４を介して接続されている）負荷トランジスタ８４のドレイン領域である。以下の要素もまた、ポリシリコンの一連の層の間の接触を介して相互に接続されている。すなわち、（シリコン基板領域１０３に形成された）アクセストランジスタ９２の一方の活性領域、（接続領域１１８を介しての）ドライバトランジスタ８０のゲート領域１１３、（接続領域１２８を介しての）負荷トランジスタ８４のゲート領域１２４、および（本体帯片１３２によって形成され、本体接続領域１３５を介して接続された）負荷トランジスタ８６のドレイン領域である。
【００４２】
メモリセル６０の交差結合部が、このようにポリシリコンの一連の導電層に形成されている。第１の交差結合部７４は、ドライバトランジスタ８２のゲート領域１１４および負荷トランジスタ８６のゲート領域１２６と、負荷トランジスタ８４およびドライバトランジスタ８０のドレイン領域との間で顕著な（ｎｏｔｅｄ）垂直接続部によって形成されている。第２の交差結合部７６も同様に、ドライバトランジスタ８０のゲート領域１１３および負荷トランジスタ８４のゲート領域１２４と、負荷トランジスタ８６およびドライバトランジスタ８２のドレイン領域との間で前述のような垂直接続部によって形成されている。前述の説明に従えば、強誘電性記憶要素９６は、前記の２個の交差結合部の間に電気的に位置している。
【００４３】
一般的に、記憶要素９６は、前述の交差結合部を形成するいずれかの２個の非短絡要素（ｎｏｎ−ｓｈｏｒｔｅｄ）に隣接して、あるいはそれらの間に位置している。記憶要素９６は好適実施例においては誘電層１４０によって物理的に形成されている。誘電層１４０は、第１、第２および第３の導電性ポリシリコン層１０６，１０７および１０８のいずれか２個に隣接して、かつそれらの間で、そして好ましくは第１と第２の導電性ポリシリコン層１０６と１０７とに隣接して、かつそれらの間に位置し、それによりメモリセル６０の動作の間電気的に分極される、例えばジルコン酸塩チタン酸鉛あるいはチタン酸バリウム・ストロンチウムのような強誘電性材料から形成されることが好ましい。このような位置づけは、交差結合部７４，７６の間で効果的に行われる。また、強誘電性層１４０は、第１の導電層１０６と第２の導電層１０８との間の誘電体として作用する。
【００４４】
誘電層すなわち強誘電性層１４０は、ＳＲＡＭセルのいずれか２個の導電層の間あるいは隣接して位置させうることが考えられる。しかしながら、強誘電性材料は、ＳＲＡＭの相互に短絡されていない２個の導電層の間に位置することが好ましい。図示実施例においては、強誘電性材料の実効領域は、ドライバトランジスタ８０のゲート（ゲート領域１１３）および負荷トランジスタ８６のゲート（ゲート領域１２６）と、ドライバトランジスタ８２のゲート（ゲート領域１１４）および負荷トランジスタ８４のゲート（ゲート領域１２４）との間にある。強誘電性層１４０は、前述の垂直方向の接続を可能とするために適当にエッチングされている。
【００４５】
また、メモリセル６０は、第２の導電層１０７と第３の導電層１０８との間の薄膜誘電層１４２（図３に図示せず）と、第３の導電層１０８の上に位置している比較的厚い誘電層１４４とを含む。Ｖssに接続されたポリシリコンの第４の導電層が、図示のように誘電層１４４上に位置している。半導体デバイスのパターンニング作成とエッチングとは従来のＳＲＡＭセルに関連して実行されるものと同様である。
【００４６】
動作はまずメモリセル６０に電力を供給することを含む。通常の動作は、メモリセル６０への、かつそこからの多数の書込みおよび読取り動作を含んでいる。しかしながらメモリセルのパワーダウンの前に、メモリセル６０は、パワーダウン出力状態にプログラム化される。但し、パワーダウンプログラミングは、通常は特殊なステップではない。むしろパワーダウンプログラミングは、メモリセルのパワーダウンの前の単純に最後の書込みサイクルである。パワーダウンプログラミングは、パワーダウン出力状態およびその対応する相補性出力電圧に従って代替的な分極二方向の一つにおいて強誘電性記憶要素９６を分極する。その後、非動作の期間中電力はメモリセル６０から除去される。この期間は、例えば、数日、あるいは数ヶ月のような比較的長いものであり得る。しかしながら、強誘電性記憶要素９６は、このパワーダウンの期間中その分極を維持する。その後メモリセル６０に電力を再供給すると、強誘電性記憶要素９６は、メモリセル６０を、先のパワーダウン出力状態に対応するパワーアップ出力状態に向かってバイアスする。このバイアスは、メモリセル６０の少なくとも一つの入力を、分極された強誘電性要素によって発生された電界にばく露することによって達成される。
【００４７】
図５および図６は、強誘電性記憶要素９６の電気的位置が異なる本発明の代替的実施例を示す。例えば図５においては、一対の強誘電性記憶要素９６が、各要素が交差結合部の一つとＶssとの間で動作するよう介装されて使用されている。図６においては、同様の対の強誘電性記憶要素９６が、交差結合部とＶccとの間に接続されている。前述の原理から逸脱することなくその他の変更が可能である。
【００４８】
法律に則り、本発明を、構造および方法上の特徴につき多少特殊な言語により説明してきた。しかしながら、本明細書において開示した手段は本発明を実施するための好適形態を含むものであるので、本発明は図示し、かつ説明してきた特定の特徴に限定されないことを理解すべきである。従って、本発明は、均等物の原則に従って適正に解釈された特許請求の範囲の適正な範囲内で形態あるいは修正のいずれにおいても特許請求される。
【図面の簡単な説明】
【図１】従来技術によるスタティックメモリセルの概略図。
【図２】本発明の第１の好適実施例による不揮発性スタティックメモリセルの概略図。
【図３】図２に示すスタティックメモリセルの簡略化し、分解した概略図。
【図４】図３の線４−４に沿って視た、図２に示すスタティックメモリセルの断面図。
【図５】本発明の第２の好適実施例による不揮発性スタティックメモリセルの概略図。
【図６】本発明の第３の好適実施例による不揮発性スタティックメモリセルの概略図。
【符号の説明】
５０：集積メモリ回路
５２，５４：列ライン
５６：行ライン
６０：不揮発性メモリセル
６２，６４：インバータ
７４，７６：交差結合部
８０，８２：ドライバトランジスタ
８４，８６：負荷トランジスタ
９６：強誘電性記憶要素
１０１：バルク基板１０１
１０２：アクセストランジスタ９０の活性領域を形成する基板領域
１０３：アクセストランジスタ９２の活性領域を形成する基板領域
１０４：ドライバトランジスタ８０の活性領域を形成する基板領域
１０５：ドライバトランジスタ８２の活性領域を形成する基板領域
１０６：第１の導電性ポリシリコン層
１０７：第２の導電性ポリシリコン層
１０８：第３の導電性ポリシリコン層
１１１：アクセストランジスタ９０のゲート領域
１１２：アクセストランジスタ９２のゲート領域
１１３：ドライバトランジスタ８０のゲート領域
１１４：ドライバトランジスタ８２のゲート領域
１１８，１１９：ドライバゲート接続領域
１２４，１２６：負荷トランジスタのゲート領域
１２８，１２９：負荷ゲート接続領域
１３０，１３２：薄膜本体帯片
１３４，１３５：本体接続領域
１４０：強誘電性層
１４２，１４４：誘電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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