(57)【特許請求の範囲】
【請求項１】
直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部と、
前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する第１の入力信号の、前記第１および第２状態に対応して、第１および第２の反復パルス信号を発生するパルス発生部と、
前記第１および第２の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第１および第２のレベルシフト済み反復パルス信号を得るレベルシフト部と、を備え、
前記制御部は、
前記第１および第２のレベルシフト済み反復パルス信号に基づいて、それぞれ、前記高電位側スイッチングデバイスを導通または非導通させる制御信号を前記高電位側スイッチングデバイスに出力し、
前記パルス発生部は、
前記第１の入力信号が前記第１状態を維持している期間、前記第１の反復パルス信号を出力し、前記第１の入力信号が前記第２状態を維持している期間、前記第２の反復パルス信号を出力する、半導体装置。
【請求項２】
前記パルス発生部は、
クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を前記第１の反復パルス信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を前記第２の反復パルス信号として出力する反復パルス発生部と、を備える、請求項１記載の半導体装置。
【請求項３】
前記パルス発生部は、
外部クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記外部クロック信号を前記第１の反復パルス信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記外部クロック信号を前記第２の反復パルス信号として出力する反復パルス発生部を備え、
前記第１の入力信号は、前記外部クロック信号に同期している、請求項１記載の半導体装置。
【請求項４】
前記第１および第２のレベルシフト済み反復パルス信号を受け、両者の論理和を取って前記クロック信号または外部クロック信号を再生し、内部クロック信号として出力する論理回路をさらに備える、請求項２または請求項３記載の半導体装置。
【請求項５】
前記パルス発生部は、
前記第１の入力信号を受け、前記第１の入力信号が前記第１状態に遷移するのと同期して、前記第１の入力信号が前記第１状態にある期間のみ、前記第１の反復パルス信号を出力する第１の発振回路と、
前記第１の入力信号を受け、前記第１の入力信号が前記第２状態に遷移するのと同期して、前記第１の入力信号が前記第２状態にある期間のみ、前記第２の反復パルス信号を出力する第２の発振回路と、を備える、請求項１記載の半導体装置。
【請求項６】
前記第１および第２のスイッチングデバイスのうち、低電位側スイッチングデバイスは、第２の入力信号によって導通／非導通が制御され、
前記半導体装置は、
前記クロック信号または外部クロック信号と前記第２の入力信号とを受け、前記第２の入力信号を前記クロック信号または前記外部クロック信号に同期させて同期制御信号として出力する同期回路をさらに備え、
前記同期制御信号によって前記低電位側スイッチングデバイスの導通／非導通を制御する、請求項２または請求項３記載の半導体装置。
【請求項７】
前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、
前記第１の入力信号を受け、前記第１の入力信号の各周期において、前記第１の入力信号が前記第１状態に遷移するのと同期した１つのパルスを有する第３の信号を出力する第１のワンショットパルス発生回路と、
前記第１の入力信号の反転信号を受け、前記第１の入力信号の各周期において、前記第１の入力信号が前記第２状態に遷移するのと同期した１つのパルスを有する第４の信号を出力する第２のワンショットパルス発生回路と、
前記第１および前記第３の信号を受け、両者の論理和を取って前記第１の反復パルス信号として出力する第１の論理回路と、
前記第２および前記第４の信号を受け、両者の論理和を取って前記第２の反復パルス信号として出力する第２の論理回路と、を備える、請求項１記載の半導体装置。
【請求項８】
前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態に遷移するのと同期してセットされる第１の出力端と、前記第１の入力信号が前記第２状態に遷移するのと同期してセットされる第２の出力端とを有し、前記クロック信号に同期して、前記第１および第２の出力端がリセットされるラッチ回路と、
前記第１の信号と前記第１の出力端から出力される第３の信号とを受け、両者の論理和を取って前記第１の反復パルス信号として出力する第１の論理回路と、
前記第２の信号と前記第２の出力端から出力される第４の信号とを受け、両者の論理和を取って前記第２の反復パルス信号として出力する第２の論理回路と、を備える、請求項１記載の半導体装置。
【請求項９】
前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、
前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態に遷移するのと同期してセットされる第１の出力端と、前記第１の入力信号が前記第２状態に遷移するのと同期してセットされる第２の出力端とを有し、前記クロック信号に同期して、前記第１および第２の出力端がリセットされるラッチ回路と、
前記第１の信号と前記第１の出力端から出力される第３の信号とを受け、両者の論理和を取って第５の信号として出力する第１の論理回路と、
前記第２の信号と前記第２の出力端から出力される第４の信号とを受け、両者の論理和を取って第６の信号として出力する第２の論理回路と、
前記第５の信号を受け、前記第５の信号に含まれるパルスのデューティ比を小さくして前記第１の反復パルス信号として出力する第１のワンショットパルス発生回路と、
前記第６の信号を受け、前記第６の信号に含まれるパルスのデューティ比を小さくして前記第２の反復パルス信号として出力する第２のワンショットパルス発生回路と、を備える、請求項１記載の半導体装置。
【請求項１０】
前記反復パルス発生部は、
前記クロック信号および前記第１の入力信号が入力される第１のＡＮＤ回路と、
前記クロック信号および前記第１の入力信号の反転信号が入力される第２のＡＮＤ回路とを有し、
前記第１のＡＮＤ回路から前記第１の反復パルス信号が出力され、
前記第２のＡＮＤ回路から前記第２の反復パルス信号が出力される、請求項２、請求項７ないし請求項９の何れかに記載の半導体装置。
【請求項１１】
前記第１および第２の反復パルス信号が、所定間隔以上近接して発生しないように、前記クロック信号に所定の処理を施すクロック信号調整手段をさらに備える、請求項１または請求項７記載の半導体装置。
【請求項１２】
前記第１の入力信号の、前記第２の状態への遷移時から、および前記第１の状態への遷移時から所定期間のみ、前記第１および第２の反復パルス信号を発生するように、前記パルス発生部を制御するパルス制御手段をさらに備える、請求項１または請求項７記載の半導体装置。
【請求項１３】
前記制御部の前段に配設されたフィルタ回路をさらに備え、
前記フィルタ回路は、前記第１および第２のレベルシフト済み反復パルス信号が同時に入力されている期間には、前記制御部に対して、直前の前記制御信号を出力し続けるように所定の信号を与える、請求項１、７および１１の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にｄｖ／ｄｔ過渡信号による誤動作を防止したパワーデバイスのレベルシフト回路に関する。
【０００２】
【従来の技術】
図３６に、従来のパワーデバイスのレベルシフト回路９０の構成を示す。なお、図３６に示す構成は、特開平９−２０００１７号公報に開示されている。
【０００３】
図３６において電源ＰＳの正極と負極（接地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイス１２および１３がトーテムポール接続され、ハーフブリッジ型パワーデバイスを構成している。また、パワーデバイス１２および１３には、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、パワーデバイス１２とパワーデバイス１３との接続点Ｎ１には負荷（モータなどの誘導性負荷）１４が接続される構成となっている。
【０００４】
図３６において、パワーデバイス１２はパワーデバイス１３との接続点Ｎ１の電位を基準電位として、当該基準電位と電源ＰＳが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。
【０００５】
また、パワーデバイス１３は接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼称される。
【０００６】
従って、図３６に示すレベルシフト回路９０は、高電位側パワーデバイス駆動回路ＨＤと、低電位側パワーデバイス駆動回路ＬＤとに区別される。
【０００７】
高電位側パワーデバイスの駆動回路ＨＤは、当該駆動回路の電源となる高電位側電源１０の正極と負極との間に直列に接続されたＮＭＯＳトランジスタ２４および２５を有し、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることでパワーデバイス１２をスイッチングする回路である。なお、高電位側電源１０の負極は接続点Ｎ１に接続されている。また、ＮＭＯＳトランジスタ２４および２５の接続点の電圧を高電位側出力電圧ＨＯと呼称する。
【０００８】
また、高電位側パワーデバイス駆動回路ＨＤはＮＭＯＳトランジスタ２４および２５を駆動させるために、外部に設けられたマイクロコンピュータなどから与えられ、接地電位を基準として発生されたパルス状の入力信号Ｓ１の正および負のレベル遷移に応答して、パルス状のオン信号およびオフ信号を発生させるパルス発生回路３を有している。
【０００９】
パルス発生回路３の２つの出力はレベルシフトトランジスタである高耐圧Ｎチャネル型電界効果トランジスタ（ＨＮＭＯＳトランジスタと呼称）４および５のゲート電極に接続されている。そして、オン信号はＨＮＭＯＳトランジスタ４のゲート電極に、オフ信号はＨＮＭＯＳトランジスタ５のゲート電極に与えられる構成となっている。
【００１０】
ＨＮＭＯＳトランジスタ４および５のドレイン電極はそれぞれ、抵抗２９および３０の一方端に接続されるとともに、インバータ回路６および７の入力にも接続されている。
【００１１】
そして、インバータ回路６および７の出力は保護回路８の入力に接続され、保護回路８の出力はＳＲフリップフロップ回路９のセット入力およびリセット入力に接続されている。ここで、保護回路８はＳＲフリップフロップ回路９の誤動作を防止するためのフィルタ回路であり、論理ゲートによって構成されている。なお、以下においては保護回路８をフィルタ回路８と呼称する場合もある。
【００１２】
ＳＲフリップフロップ回路９のＱ出力はＮＭＯＳトランジスタ２４のゲート電極に接続されるとともに、インバータ回路２３の入力にも接続され、インバータ回路２３の出力はＮＭＯＳトランジスタ２５のゲート電極に接続されている。
【００１３】
なお、抵抗２９および３０の他方端はＮＭＯＳトランジスタ２４のドレイン電極側、すなわち高電位側電源１０の正極（この電圧を高電位側浮遊電源絶対電圧ＶＢと呼称）に接続されている。また、ＮＭＯＳトランジスタ２４のソース電極、すなわち高電位側電源１０の負極（この電圧を高電位側浮遊電源オフセット電圧ＶＳと呼称）は、ダイオード２１および２２のアノードに接続され、ダイオード２１および２２のカソードは、それぞれＨＮＭＯＳトランジスタ４および５のドレイン電極に接続されている。
【００１４】
また、低電位側パワーデバイス駆動回路ＬＤは、当該駆動回路の電源となる低電位側電源１１の正極（この電圧を低電位側固定電源電圧ＶＣＣと呼称）と負極（接地電位）との間に直列に接続されたＮＭＯＳトランジスタ２７および２８を有し、ＮＭＯＳトランジスタ２７および２８を相補的にオン、オフさせることでパワーデバイス１３をスイッチングする回路である。ここで、ＮＭＯＳトランジスタ２７および２８の接続点の電圧を低電位側出力電圧ＬＯと呼称し、ここの電圧変化が制御信号Ｓ７となって、パワーデバイス１３が制御される。なお、ＮＭＯＳトランジスタ２７は、外部から与えられる入力信号Ｓ０によって制御され、ＮＭＯＳトランジスタ２８は、入力信号Ｓ０をインバータ回路２６で反転した信号によって制御されるように構成されている。
【００１５】
次に、図３７に示すタイミングチャートを用いて、レベルシフト回路９０の動作について説明する。
【００１６】
図３７において、外部から与えられるパルス状の入力信号Ｓ１の正および負のレベル遷移に応答して、パルス発生回路３がオン信号Ｓ２およびオフ信号Ｓ３としてパルスを順次発生させる。
【００１７】
まず、オン信号Ｓ２として“Ｈ（高電位）”に遷移するパルス信号が与えられる。このときオフ信号Ｓ３は“Ｌ（低電位）”状態であり、オン信号Ｓ２によって、ＨＮＭＯＳトランジスタ４がオンする。なお、ＨＮＭＯＳトランジスタ５はオフ状態である。
【００１８】
それによってＨＮＭＯＳトランジスタ４に接続された抵抗２９に電圧降下が発生し、インバータ回路６に“Ｌ”信号が入力される。一方、ＨＮＭＯＳトランジスタ５に接続された抵抗３０には電圧降下が発生しないので、インバータ回路７には“Ｈ”信号が入力され続ける。よって、インバータ回路６の出力信号Ｓ４は“Ｈ”に遷移するパルス信号となり、インバータ回路７の出力信号Ｓ５は“Ｌ”状態を維持する。
【００１９】
そして、インバータ回路６および７の出力信号Ｓ４およびＳ５を受けた保護回路８からは、出力信号Ｓ６として、インバータ回路６の出力信号Ｓ４に対応してパルス信号が出力され、出力信号Ｓ７として、インバータ回路７の出力信号Ｓ５に対応して“Ｌ”信号が出力される。
【００２０】
なおオフ信号Ｓ３として“Ｈ（高電位）”に遷移するパルス信号が与えられた場合も、上記と同様の動作を行い、保護回路８からは、出力信号Ｓ７として、インバータ回路７の出力信号Ｓ５に対応してパルス信号が出力され、出力信号Ｓ６として、インバータ回路６の出力信号Ｓ４に対応して“Ｌ”信号が出力される。
【００２１】
この結果、ＳＲフリップフロップ回路９の出力信号Ｓ８はオン信号が与えられるタイミングで“Ｈ”に遷移し、オフ信号が与えられるタイミングで“Ｌ”に遷移する。なお、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることで得られる、パワーデバイス１２の制御信号Ｓ９も同様の信号となる。
【００２２】
ここで問題となるのは、パワーデバイス１２および１３で構成されるハーフブリッジ型パワーデバイスのスイッチング状態によって、接続点Ｎ１からダイオード２１および２２のアノードに至るラインで発生するｄｖ／ｄｔ過渡信号である。
【００２３】
ｄｖ／ｄｔ過渡信号が発生すると、ＨＮＭＯＳトランジスタ４および５のドレイン−ソース間の寄生静電容量とｄｖ／ｄｔ過渡信号との積算で得られるｄｖ／ｄｔ電流がＨＮＭＯＳトランジスタ４および５に同時に流れる。
【００２４】
これにより、オン信号およびオフ信号の代わりに、信号Ｓ２およびＳ３としてｄｖ／ｄｔ過渡信号による誤りパルスＰ１およびＰ２が同時に与えられることになるが、保護回路８は、このような場合に、ＳＲフリップフロップ回路９に同時に信号入力が行われることを防止するように構成されている。
【００２５】
【発明が解決しようとする課題】
しかし、保護回路８は、信号Ｓ２およびＳ３としてｄｖ／ｄｔ過渡信号による誤りパルスが同時に与えられた場合はフィルタとして機能するが、ｄｖ／ｄｔ過渡信号による誤りパルスＰ１およびＰ２が、ＨＮＭＯＳトランジスタ４および５の素子特性のばらつきにより、僅かでも時間差を有して与えられた場合には、保護回路８の出力信号Ｓ６およびＳ７には時間差に応じた幅のパルス信号Ｐ１１およびＰ１２が与えられ、パルス信号Ｐ１１およびＰ１２によってパワーデバイス１２がオン状態、あるいはオフ状態となる誤動作が発生する。
【００２６】
そして、パワーデバイス１２が誤動作すると、次に正常なオン信号あるいはオフ信号が与えられるまで誤動作が維持され、場合によっては、パワーデバイス１２および１３が短絡して不具合が生じる可能性がある。
【００２７】
本発明は上記のような問題点を解消するためになされたもので、ｄｖ／ｄｔ過渡信号が時間差を有して与えられた場合でも、パワーデバイスの誤動作を防止できるレベルシフト回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部と、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する第１の入力信号の、前記第１および第２状態に対応して、第１および第２の反復パルス信号を発生するパルス発生部と、前記第１および第２の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第１および第２のレベルシフト済み反復パルス信号を得るレベルシフト部とを備え、前記制御部は、前記第１および第２のレベルシフト済み反復パルス信号に基づいて、それぞれ、前記高電位側スイッチングデバイスを導通または非導通させる制御信号を前記高電位側スイッチングデバイスに出力し、前記パルス発生部は、前記第１の入力信号が前記第１状態を維持している期間、前記第１の反復パルス信号を出力し、前記第１の入力信号が前記第２状態を維持している期間、前記第２の反復パルス信号を出力する。
【００２９】
本発明に係る請求項２記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を前記第１の反復パルス信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を前記第２の反復パルス信号として出力する反復パルス発生部とを備えている。
【００３０】
本発明に係る請求項３記載の半導体装置は、前記パルス発生部が、外部クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記外部クロック信号を前記第１の反復パルス信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記外部クロック信号を前記第２の反復パルス信号として出力する反復パルス発生部を備え、前記第１の入力信号は、前記外部クロック信号に同期している。
【００３１】
本発明に係る請求項４記載の半導体装置は、前記第１および第２のレベルシフト済み反復パルス信号を受け、両者の論理和を取って前記クロック信号または外部クロック信号を再生し、内部クロック信号として出力する論理回路をさらに備えている。
【００３２】
本発明に係る請求項５記載の半導体装置は、前記パルス発生部が、前記第１の入力信号を受け、前記第１の入力信号が前記第１状態に遷移するのと同期して、前記第１の入力信号が前記第１状態にある期間のみ、前記第１の反復パルス信号を出力する第１の発振回路と、前記第１の入力信号を受け、前記第１の入力信号が前記第２状態に遷移するのと同期して、前記第１の入力信号が前記第２状態にある期間のみ、前記第２の反復パルス信号を出力する第２の発振回路とを備えている。
【００３３】
本発明に係る請求項６記載の半導体装置は、前記第１および第２のスイッチングデバイスのうち、低電位側スイッチングデバイスは、第２の入力信号によって導通／非導通が制御され、前記半導体装置は、前記クロック信号または外部クロック信号と前記第２の入力信号とを受け、前記第２の入力信号を前記クロック信号または前記外部クロック信号に同期させて同期制御信号として出力する同期回路をさらに備え、前記同期制御信号によって前記第２のスイッチングデバイスの導通／非導通を制御する。
【００３４】
本発明に係る請求項７記載の半導体装置は、前記パルス発生部は、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、前記第１の入力信号を受け、前記第１の入力信号の各周期において、前記第１の入力信号が前記第１状態に遷移するのと同期した１つのパルスを有する第３の信号を出力する第１のワンショットパルス発生回路と、前記第１の入力信号の反転信号を受け、前記第１の入力信号の各周期において、前記第１の入力信号が前記第２状態に遷移するのと同期した１つのパルスを有する第４の信号を出力する第２のワンショットパルス発生回路と、前記第１および前記第３の信号を受け、両者の論理和を取って前記第１の反復パルス信号として出力する第１の論理回路と、前記第２および前記第４の信号を受け、両者の論理和を取って前記第２の反復パルス信号として出力する第２の論理回路とを備えている。
【００３５】
本発明に係る請求項８記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態に遷移するのと同期してセットされる第１の出力端と、前記第１の入力信号が前記第２状態に遷移するのと同期してセットされる第２の出力端とを有し、前記クロック信号に同期して、前記第１および第２の出力端がリセットされるラッチ回路と、前記第１の信号と前記第１の出力端から出力される第３の信号とを受け、両者の論理和を取って前記第１の反復パルス信号として出力する第１の論理回路と、前記第２の信号と前記第２の出力端から出力される第４の信号とを受け、両者の論理和を取って前記第２の反復パルス信号として出力する第２の論理回路とを備えている。
【００３６】
本発明に係る請求項９記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態にある期間のみ、前記クロック信号を第１の信号として出力し、前記第１の入力信号が前記第２状態にある期間のみ、前記クロック信号を第２の信号として出力する反復パルス発生部と、前記クロック信号と前記第１の入力信号とを受け、前記第１の入力信号が前記第１状態に遷移するのと同期してセットされる第１の出力端と、前記第１の入力信号が前記第２状態に遷移するのと同期してセットされる第２の出力端とを有し、前記クロック信号に同期して、前記第１および第２の出力端がリセットされるラッチ回路と、前記第１の信号と前記第１の出力端から出力される第３の信号とを受け、両者の論理和を取って第５の信号として出力する第１の論理回路と、前記第２の信号と前記第２の出力端から出力される第４の信号とを受け、両者の論理和を取って第６の信号として出力する第２の論理回路と、前記第５の信号を受け、前記第５の信号に含まれるパルスのデューティ比を小さくして前記第１の反復パルス信号として出力する第１のワンショットパルス発生回路と、前記第６の信号を受け、前記第６の信号に含まれるパルスのデューティ比を小さくして前記第２の反復パルス信号として出力する第２のワンショットパルス発生回路とを備えている。
【００３７】
本発明に係る請求項１０記載の半導体装置は、前記反復パルス発生部が、前記クロック信号および前記第１の入力信号が入力される第１のＡＮＤ回路と、前記クロック信号および前記第１の入力信号の反転信号が入力される第２のＡＮＤ回路とを有し、前記第１のＡＮＤ回路から前記第１の反復パルス信号が出力され、前記第２のＡＮＤ回路から前記第２の反復パルス信号が出力される。
【００３９】
本発明に係る請求項１１記載の半導体装置は、前記第１および第２の反復パルス信号が、所定間隔以上近接して発生しないように、前記クロック信号に所定の処理を施すクロック信号調整手段をさらに備えている。
【００４４】
本発明に係る請求項１２記載の半導体装置は、前記第１の入力信号の、前記第２の状態への遷移時から、および前記第１の状態への遷移時から所定期間のみ、前記第１および第２の反復パルス信号を発生するように、前記パルス発生部を制御するパルス制御手段をさらに備えている。
【００４８】
本発明に係る請求項１３記載の半導体装置は、前記制御部の前段に配設されたフィルタ回路をさらに備え、前記フィルタ回路は、前記第１および第２のレベルシフト済み反復パルス信号が同時に入力されている期間には、前記制御部に対して、直前の前記制御信号を出力し続けるように所定の信号を与える。
【００４９】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体装置の実施の形態１として、図１にステータス方式のレベルシフト回路１００の構成を示す。
【００５０】
図１において、電源ＰＳの正極と負極（接地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイス１２および１３がトーテムポール接続され、ハーフブリッジ型パワーデバイスを構成している。また、パワーデバイス１２および１３には、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、パワーデバイス１２とパワーデバイス１３との接続点Ｎ１には負荷（モータなどの誘導性負荷）１４が接続される構成となっている。
【００５１】
図１において、パワーデバイス１２はパワーデバイス１３との接続点Ｎ１の電位を基準電位として、当該基準電位と電源ＰＳが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。
【００５２】
また、パワーデバイス１３は接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼称される。
【００５３】
レベルシフト回路１００は、このようなハーフブリッジ型パワーデバイスの駆動制御をする回路であり、高電位側パワーデバイス駆動回路ＨＤ１と、低電位側パワーデバイス駆動回路ＬＤとに区別される。
【００５４】
高電位側パワーデバイスの駆動回路ＨＤ１は、当該駆動回路の電源となる高電位側電源１０の正極と負極との間に直列に接続されたＮＭＯＳトランジスタ２４および２５を有し、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることでパワーデバイス１２をスイッチングする回路である。なお、高電位側電源１０の負極は接続点Ｎ１に接続されている。また、ＮＭＯＳトランジスタ２４および２５の接続点の電圧を高電位側出力電圧ＨＯと呼称する。
【００５５】
また、高電位側パワーデバイス駆動回路ＨＤ１は、ＮＭＯＳトランジスタ２４および２５を駆動させるために、一定の周期Ｔでパルスを出力することで、いわゆる内部クロック信号を生成するクロック信号発生回路１６と、クロック信号発生回路１６の出力信号Ｓ１０に同期して外部からの入力信号Ｓ１（第１の入力信号）の状態を監視し、接地電位を基準として発生されたパルス状の（第１状態、第２状態の２つの電位状態を有しいてる）入力信号Ｓ１を受け、パルス状のオン信号Ｓ２（第１の反復パルス信号）およびオフ信号Ｓ３（第２の反復パルス信号）を発生させる反復パルス発生回路１７とを有している。
【００５６】
なお、クロック信号発生回路１６および反復パルス発生回路１７を合わせて、パルス発生部と呼称することができ、また、両者は、低電位側パワーデバイス駆動回路ＬＤの電源となる低電位側電源１１から駆動電力を供給されている。
【００５７】
ここで、図２を用いて反復パルス発生回路１７の構成の一例について説明する。図２に示すように、反復パルス発生回路１７は、２つの２入力ＡＮＤ回路１７１および１７２を有している。クロック信号発生回路１６の出力信号Ｓ１０は、ＡＮＤ回路１７１および１７２に入力され、外部からの入力信号Ｓ１は、ＡＮＤ回路１７１に入力されるとともに、インバータ回路１７３を介してＡＮＤ回路１７２に入力される構成となっている。そして、ＡＮＤ回路１７１からオン信号Ｓ２が出力され、ＡＮＤ回路１７２からオフ信号Ｓ３が出力される。
【００５８】
このような構成により、入力信号Ｓ１が“Ｈ（高電位）”状態にある期間、すなわちオン期間には、クロック信号をオン信号Ｓ２として出力し、入力信号Ｓ１が“Ｌ（高電位）”状態にある期間、すなわちオフ期間には、クロック信号をオフ信号Ｓ３として出力することができる。
【００５９】
ここで、図１の説明に戻る。反復パルス発生回路１７の２つの出力はレベルシフトトランジスタである高耐圧Ｎチャネル型電界効果トランジスタ（ＨＮＭＯＳトランジスタと呼称）４および５のゲート電極に接続されている。そして、オン信号はＨＮＭＯＳトランジスタ４のゲート電極に、オフ信号はＨＮＭＯＳトランジスタ５のゲート電極に与えられる構成となっている。
【００６０】
ＨＮＭＯＳトランジスタ４および５のドレイン電極はそれぞれ、抵抗２９および３０の一方端に接続されるとともに、インバータ回路６および７の入力にも接続されている。
【００６１】
そして、インバータ回路６および７の出力は、ＳＲフリップフロップ回路９のセット入力およびリセット入力に接続されている。
【００６２】
ＳＲフリップフロップ回路９のＱ出力はＮＭＯＳトランジスタ２４のゲート電極に接続されるとともに、インバータ回路２３の入力にも接続され、インバータ回路２３の出力はＮＭＯＳトランジスタ２５のゲート電極に接続されている。
【００６３】
なお、抵抗２９および３０の他方端はＮＭＯＳトランジスタ２４のドレイン電極側、すなわち高電位側電源１０の正極（この電圧を高電位側浮遊電源絶対電圧ＶＢと呼称）に接続されている。また、ＮＭＯＳトランジスタ２４のソース電極、すなわち高電位側電源１０の負極（この電圧を高電位側浮遊電源オフセット電圧ＶＳと呼称）は、ダイオード２１および２２のアノードに接続され、ダイオード２１および２２のカソードは、それぞれＨＮＭＯＳトランジスタ４および５のドレイン電極に接続されている。
【００６４】
また、低電位側パワーデバイス駆動回路ＬＤは、当該駆動回路の電源となる低電位側電源１１の正極（この電圧を低電位側固定電源電圧ＶＣＣと呼称）と負極（接地電位）との間に直列に接続されたＮＭＯＳトランジスタ２７および２８を有し、ＮＭＯＳトランジスタ２７および２８を相補的にオン、オフさせることでパワーデバイス１３をスイッチングする回路である。
【００６５】
ここで、ＮＭＯＳトランジスタ２７および２８の接続点の電圧を低電位側出力電圧ＬＯと呼称し、ここの電圧変化が制御信号Ｓ１７となって、パワーデバイス１３が制御される。
【００６６】
なお、ＮＭＯＳトランジスタ２７は、外部から与えられる入力信号Ｓ０（第２の入力信号）によって制御され、ＮＭＯＳトランジスタ２８は、入力信号Ｓ０をインバータ回路２６で反転した信号によって制御されるように構成されている。
【００６７】
＜Ａ−２．装置動作＞
次に、図３に示すタイミングチャートを用いて、レベルシフト回路１００の動作について説明する。
【００６８】
図３において、外部から与えられるパルス状の入力信号Ｓ１を受けた反復パルス発生回路１７は、クロック信号発生回路１６の出力信号Ｓ１０のパルスが“Ｈ”に遷移する（立ち上がる）タイミングで、出力信号Ｓ１０のパルスに同期したパルスをオン信号Ｓ２として反復して出力する。この動作は入力信号Ｓ１が“Ｌ”に遷移する（立ち下がる）まで維持される。
【００６９】
また、パルス状の入力信号Ｓ１を受けた反復パルス発生回路１７は、入力信号Ｓ１が“Ｈ”状態を維持している期間は、出力信号Ｓ１０のパルスに同期したパルスをオフ信号Ｓ３として出力することを停止し、入力信号Ｓ１が立ち下がった後は、出力信号Ｓ１０のパルスに同期したパルスをオフ信号Ｓ３として出力する。この動作は入力信号Ｓ１が“Ｌ”の期間は維持される。
【００７０】
オン信号Ｓ２のパルスによって、ＨＮＭＯＳトランジスタ４が周期的にオンする。なお、ＨＮＭＯＳトランジスタ５は、オン信号Ｓ２としてパルスが出力されている期間はオフ状態を維持する。
【００７１】
ＨＮＭＯＳトランジスタ４がオンすると、ＨＮＭＯＳトランジスタ４に接続された抵抗２９に電圧降下が発生し、インバータ回路６に“Ｌ”信号が入力される。一方、ＨＮＭＯＳトランジスタ５に接続された抵抗３０には電圧降下が発生しないので、インバータ回路７には“Ｈ”信号が入力され続ける。よって、インバータ回路６は出力信号Ｓ４としてパルス信号を出力し、インバータ回路７の出力信号Ｓ５は“Ｌ”状態を維持する。
【００７２】
ここで、ＳＲフリップフロップ回路９は反転入力型であり、セット入力に“Ｈ”信号、リセット入力に“Ｌ”信号が与えられることでセット状態となり、Ｑ出力は“Ｈ”信号を出力する。従って、インバータ回路６および７の出力信号Ｓ４およびＳ５を受けたＳＲフリップフロップ回路９は、出力信号Ｓ４の最初のパルスが“Ｈ”に遷移する（立ち上がる）タイミングでセット状態となり、そのＱ出力からの出力信号Ｓ８は“Ｈ”状態を維持する。この状態は、出力信号Ｓ４としてパルスが反復して出力されている期間は維持され、出力信号Ｓ５としてパルスが出力され始めると、出力信号Ｓ５の最初のパルスが“Ｈ”に遷移する（立ち上がる）タイミングでリセットされる。
【００７３】
なお、出力信号Ｓ４およびＳ５により、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることで得られる、パワーデバイス１２の制御信号Ｓ９も同様の信号となる。
【００７４】
なお、入力信号Ｓ１が“Ｌ”の期間は、オフ信号Ｓ３として出力信号Ｓ１０のパルスと同期したパルスが反復して出力され、ＨＮＭＯＳトランジスタ５が周期的にオンする。
【００７５】
ＨＮＭＯＳトランジスタ５がオンすると、ＨＮＭＯＳトランジスタ５に接続された抵抗３０に電圧降下が発生し、インバータ回路７に“Ｌ”信号が入力される。一方、ＨＮＭＯＳトランジスタ４に接続された抵抗２９には電圧降下が発生しないので、インバータ回路６には“Ｈ”信号が入力され続ける。よって、インバータ回路７は出力信号Ｓ５として、パルスを反復して出力し、インバータ回路６の出力信号Ｓ４は“Ｌ”状態を維持する。
【００７６】
そして、インバータ回路６および７の出力信号Ｓ４およびＳ５を受けたＳＲフリップフロップ回路９は、出力信号Ｓ５の最初のパルスが立ち上がるタイミングでリセット状態となり、そのＱ出力からの出力信号Ｓ８は“Ｌ”状態を維持する。この状態は、出力信号Ｓ５としてパルスが反復して出力されている期間は維持される。
【００７７】
＜Ａ−３．作用効果＞
以上説明したように、本発明に係る実施の形態１のレベルシフト回路１００においては、外部からの入力信号Ｓ１に対応して、オン信号Ｓ２およびオフ信号Ｓ３には、一定の周期Ｔでパルスが反復して与えられ、ＨＮＭＯＳトランジスタ４および５が周期的にオンすることで、オン信号Ｓ２およびオフ信号Ｓ３が高電位側にレベルシフトされて信号Ｓ４およびＳ５（レベルシフト済みオン信号およびオフ信号）となる。
【００７８】
従って、オフ期間において、オン信号Ｓ２およびオフ信号Ｓ３にｄｖ／ｄｔ過渡信号による誤りパルスＰ３およびＰ４が与えられ、誤りパルスＰ３によって、ＳＲフリップフロップ回路９がセット状態になっても、その期間は、オフ信号Ｓ３に正常なパルスが与えられるまでしか持続しない。従って、パワーデバイス１２がオン状態となっている期間が限定され、最大でも周期Ｔに相当する期間となり、その後は正常に制御されるので、パワーデバイス１２および１３が共にオン状態となって短絡し、両者に不具合が生じることを防止できる。
【００７９】
なお、クロック信号発生回路１６のパルスの周期Ｔは、パルス状の入力信号Ｓ１の周期よりも十分に短く、すなわち周波数を高くする。例えば、パワーデバイス１２および１３が短絡状態になって耐えられる時間は１μsec程度であるので、短絡時間をこれ以内に抑えるためには、信号伝達時間も考慮して１〜２ＭＨｚの発振周波数となるようにクロック信号発生回路１６を構成すれば良い。
【００８０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体装置の実施の形態２として、図４にレベルシフト回路２００の構成を示す。なお、図４において、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８１】
図４に示すように、レベルシフト回路２００は、高電位側パワーデバイス駆動回路ＨＤ２と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ２においては、図１に示したレベルシフト回路１００において設けられていたクロック信号発生回路１６を有さず、外部から与えられるクロック信号を信号Ｓ１０として反復パルス発生回路１７に与える構成となっている。
【００８２】
図１に示したレベルシフト回路１００では、独自に有するクロック信号発生回路１６が発生するパルス信号を用いていたが、この場合、外部からの入力信号Ｓ１のパルスが与えられるタイミングと、クロック信号発生回路１６から与えられるパルスのタイミングとが一致しない可能性があり、その場合には入力信号Ｓ１と、パワーデバイス１２の制御信号Ｓ９との間で、クロック信号のずれに起因したタイムディレイｔｄが生じることになる（図３参照）。
【００８３】
しかし、本実施の形態のように、外部から与えられるクロック信号を用いることで、タイムディレイｔｄを解消することができる。
【００８４】
＜Ｂ−２．装置動作＞
以下、図５に示すタイミングチャートを用いて、レベルシフト回路２００の特徴的な動作について説明する。
【００８５】
外部から与えられるパルス状の入力信号Ｓ１を受けた反復パルス発生回路１７は、外部から与えられる外部クロック信号Ｓ１０のパルスが立ち上がるタイミングで、外部クロック信号Ｓ１０のパルスに同期したパルスをオン信号Ｓ２として反復して出力する。
【００８６】
ここで、レベルシフト回路２００を含め、ハーフブリッジ型パワーデバイスを有した装置の制御をマイクロコンピュータ等で行う場合、共通のクロック信号（外部クロック信号）が使用されるので、入力信号Ｓ１も当該外部クロック信号に同期して生成されている。
【００８７】
従って、反復パルス発生回路１７に与えられる外部クロック信号Ｓ１０と、入力信号Ｓ１とは同期しており、入力信号Ｓ１の立ち上がりのタイミングと、オン信号Ｓ２の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイは発生しない。
【００８８】
これは、入力信号Ｓ１の立ち下がりのタイミングと、オフ信号Ｓ３のパルスが与えられるタイミングにおいても同様である。
【００８９】
＜Ｂ−３．作用効果＞
以上説明したように、本発明に係る実施の形態２のレベルシフト回路２００においては、外部からの入力信号Ｓ１と同期して、オン信号Ｓ２およびオフ信号Ｓ３には、一定の周期でパルスが反復して与えられるので、入力信号Ｓ１と、パワーデバイス１２の制御信号Ｓ９との間、すなわち入出力間で、クロック信号のずれに起因したタイムディレイを解消することができ、パワーデバイス１２の応答速度の低下を防止できる。
【００９０】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る半導体装置の実施の形態３として、図６にレベルシフト回路３００の構成を示す。なお、図６において、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９１】
図６に示すように、レベルシフト回路３００は、高電位側パワーデバイス駆動回路ＨＤ３と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ３においては、反復して与えられるレベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５の論理和を取ることで、高電位領域において、クロック信号発生回路１６の発振周波数と同一周波数のクロック信号を得るＯＲ回路１９を有している。
【００９２】
すなわち、インバータ回路６および７の出力は、ＳＲフリップフロップ回路９のセット入力およびリセット入力に接続されるとともに、ＯＲ回路１９の２つの入力にも接続されている。
【００９３】
そして、ＯＲ回路１９の出力信号Ｓｃは、ＳＲフリップフロップ回路９のＱ出力に接続された保護回路２０に与えられる構成となっている。
【００９４】
保護回路２０は、高電位側電源１０の電源電圧の低下など、高電位領域の各構成の動作エラーを検出し、入力の状態に関わらず出力を強制的に停止させる機能を有し、保護回路２０の出力は、ＮＭＯＳトランジスタ２４のゲート電極に接続されるとともに、インバータ回路２３の入力にも接続されている。
【００９５】
なお、保護回路２０の出力信号は、ＳＲフリップフロップ回路９の出力信号Ｓ８と実質的に同じであるので、両者を共にＳ８として示している。
【００９６】
＜Ｃ−２．装置動作＞
以下、図７に示すタイミングチャートを用いて、レベルシフト回路３００の特徴的な動作について説明する。
【００９７】
図７は、ＯＲ回路１９の動作を説明するタイミングチャートであり、反復して与えられるレベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５の論理和を取ることで、出力信号Ｓｃとして、クロック信号発生回路１６の発振周波数と同一周波数のクロック信号を得ることができることを示している。
【００９８】
このような、出力信号Ｓｃを保護回路２０に与えることで、保護回路２０は正確な動作が可能となる。
【００９９】
すなわち、保護回路２０が、モニターしている高電位領域の構成要素において、エラー動作が所定時間以上持続しないとエラーとみなさないようなフィルタ回路を有する場合、出力信号Ｓｃに基づいてエラー動作時間を計測することができるので、計測精度が向上し、正確な保護動作が可能となる。
【０１００】
＜Ｃ−３．作用効果＞
以上説明したように、本発明に係る実施の形態３のレベルシフト回路３００においては、レベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５の論理和を取ることで、高電位領域において、クロック信号発生回路１６の発振周波数と同一周波数のクロック信号を得ることができ、当該クロック信号を保護回路２０に与えることで、高電位領域の各構成の動作エラーの検出精度が向上し、保護回路２０による正確な保護動作が可能となる。
【０１０１】
なお、図４に示すレベルシフト回路２００の構成において、ＯＲ回路１９および保護回路２０を設けても良いことは言うまでもない。その場合、高電位領域において外部クロック信号と同一のクロック信号を得ることができる。
【０１０２】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る半導体装置の実施の形態４として、図８にレベルシフト回路４００の構成を示す。なお、図８において、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０３】
図８に示すように、レベルシフト回路４００は、高電位側パワーデバイス駆動回路ＨＤ４と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ４においては、図１に示したレベルシフト回路１００において設けられていたクロック信号発生回路１６および反復パルス発生回路１７を有さず、代わりに、外部からの入力信号Ｓ１を受け、入力信号Ｓ１が“Ｈ”に遷移する（立ち上る）のと同期して、オン信号Ｓ２として一定の周期のパルスの反復出力を行う発振回路４１と、入力信号Ｓ１の立ち下がりと同期して、オフ信号Ｓ３として一定の周期のパルスの反復出力を行う発振回路４２とを有している。
【０１０４】
＜Ｄ−２．装置動作＞
以下、図９に示すタイミングチャートを用いて、レベルシフト回路４００の特徴的な動作について説明する。
【０１０５】
図９に示すように、外部から与えられるパルス状の入力信号Ｓ１を受けた発振回路４１は、入力信号Ｓ１の立ち上がりのタイミングでパルスの一定周期での反復出力を開始し、入力信号Ｓ１の立ち下がりのタイミングでパルス出力を停止する。従って、入力信号Ｓ１の立ち上がりのタイミングと、オン信号Ｓ２の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイを解消することができる。
【０１０６】
一方、外部から与えられるパルス状の入力信号Ｓ１を受けた発振回路４２は、入力信号Ｓ１が“Ｈ”状態を維持している期間は、パルスの一定周期での反復出力を停止し、入力信号Ｓ１が“Ｌ”に立ち下がった後は、パルス出力を開始する。従って、入力信号Ｓ１の立ち下がりのタイミングと、オフ信号Ｓ３の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイを解消することができる。
【０１０７】
＜Ｄ−３．作用効果＞
以上説明したように、本発明に係る実施の形態４のレベルシフト回路４００においては、オン信号Ｓ２およびオフ信号Ｓ３として、入力信号Ｓ１と同期して一定の周期のパルスの反復出力を行う発振回路４１および４２を備えるので、入力信号Ｓ１と、パワーデバイス１２の制御信号Ｓ９との間、すなわち入出力間で、クロック信号のずれに起因したタイムディレイを解消することができ、パワーデバイス１２の応答速度の低下を防止できる。
【０１０８】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
本発明に係る半導体装置の実施の形態５として、図１０にレベルシフト回路５００の構成を示す。なお、図１０において、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０９】
図１０に示すように、レベルシフト回路５００は、高電位側パワーデバイス駆動回路ＨＤ１と、低電位側パワーデバイス駆動回路ＬＤ１とに区別され、低電位側パワーデバイス駆動回路ＬＤ１においては、クロック信号発生回路１６の出力信号Ｓ１０と、外部から与えられる入力信号Ｓ０とを受け、入力信号Ｓ０の“Ｈ”への遷移（立ち上がり）および“Ｌ”への遷移（立ち下がり）に対応するとともに、出力信号Ｓ１０のパルスの立ち上がりのタイミングに同期して、立ち上がりおよび立ち下がりが設定されるパルス状の同期制御信号Ｓ１６を出力する同期回路５０を有している。
【０１１０】
図１に示すレベルシフト回路１００は、独自に有するクロック信号発生回路１６が発生するパルスを用いて、ｄｖ／ｄｔ過渡信号により発生する誤りパルスの影響を軽減する構成であり、この場合、外部からの入力信号Ｓ１のパルスが与えられるタイミングと、クロック信号発生回路１６から与えられるパルスのタイミングとが一致しない場合には、入力信号Ｓ１と、パワーデバイス１２の制御信号Ｓ９との間で、クロック信号のずれに起因したタイムディレイが生じることは先に説明した。
【０１１１】
しかし、レベルシフト回路１００を構成する低電位側パワーデバイス駆動回路ＬＤにおいては、パワーデバイス１３の制御は外部からの入力信号Ｓ０により独立して行われるため、入力信号Ｓ０とパワーデバイス１３の制御信号Ｓ１７との間に、信号遅延等に起因したタイムディレイが生じる。このタイムディレイと、高電位側パワーデバイス駆動回路ＨＤ１におけるクロック信号のずれに起因したタイムディレイとは、ディレイ期間に大きな差があるので両者のマッチングを取ることは難しい。
【０１１２】
そこで、レベルシフト回路５００においては、同期回路５０によってクロック信号発生回路１６の出力信号Ｓ１０に入力信号Ｓ０を同期させることで、高電位側パワーデバイス駆動回路ＨＤ１で発生するタイムディレイと、低電位側パワーデバイス駆動回路ＬＤ１で発生するタイムディレイとのマッチングを取り易くしたものである。
【０１１３】
＜Ｅ−２．装置動作＞
以下、図１１および図１２に示すタイミングチャートを用いて、レベルシフト回路５００の特徴的な動作について説明する。
【０１１４】
なお、図１１において、高電位側パワーデバイス駆動回路ＨＤ１に与えられる入力信号Ｓ１、クロック信号発生回路１６の出力信号Ｓ１０、オン信号Ｓ２およびオフ信号Ｓ３、レベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５、ＳＲフリップフロップ回路９の出力信号Ｓ８、パワーデバイス１２の制御信号Ｓ９のタイミングについては、図１〜図３を用いて説明したレベルシフト回路１００と同じであるので説明は省略し、低電位側パワーデバイス駆動回路ＬＤ１に与えられる入力信号Ｓ０と、同期回路５０が出力する同期制御信号Ｓ１６および、同期制御信号Ｓ１６に基づいたパワーデバイス１３の制御信号Ｓ１７のタイミングについて、図１１の部分拡大図である図１２を用いて説明する。
【０１１５】
なお、パワーデバイス１２の制御信号Ｓ９は、ＳＲフリップフロップ回路９の出力信号Ｓ８と実質的に同一であり、パワーデバイス１３の制御信号Ｓ１７は同期制御信号Ｓ１６と実質的に同一であるので、以下の説明においては、便宜的に出力信号Ｓ８、同期制御信号Ｓ１６についてのみ言及する。
【０１１６】
図１２に示すように、外部から与えられる入力信号Ｓ０を受けた同期回路５０は、入力信号Ｓ０が立ち下がった場合には、クロック信号発生回路１６の出力信号Ｓ１０のパルスの立ち上がりのタイミングで同期制御信号Ｓ１６を立ち下げ、入力信号Ｓ０が立ち上がった場合には、出力信号Ｓ１０のパルスの立ち上がりのタイミングで同期制御信号Ｓ１６を立ち上げる。
【０１１７】
ここで、図１２においては、入力信号Ｓ０および同期制御信号Ｓ１６の立ち下がりのタイミングのずれをタイムディレイｔｄ１とし、入力信号Ｓ０および同期制御信号Ｓ１６の立ち上がりのタイミングのずれをタイムディレイｔｄ２として示す。また、入力信号Ｓ１およびＳＲフリップフロップ回路９の出力信号Ｓ８の立ち上がりのタイミングのずれをタイムディレイｔｄ３とし、入力信号Ｓ１および同期制御信号Ｓ８の立ち下がりのタイミングのずれをタイムディレイｔｄ４として示す。
【０１１８】
図１２に示されるように、タイムディレイｔｄ１〜ｔｄ４は何れも、クロック信号発生回路１６のクロック信号Ｓ１０のみに依存して決まるため、マッチングを取り易く、パワーデバイス１２および１３の両方が休止している期間（デッドタイム）の確保が容易となる。
【０１１９】
すなわち、パワーデバイス１２および１３は、相補的に動作することが基本であり、これまでにも説明したように、両者が同時にオン状態になることは避けるべきである。そのために、デッドタイムを意図的に設けることで、素子の動作特性のばらつき等により、両者が同時にオン状態になることを防止している。
【０１２０】
例えば、入力信号Ｓ０とＳ１とを比較した場合、パワーデバイス１３がオフ状態の期間の方が、パワーデバイス１２がオン状態の期間より長くなるようにパルス幅が設定されており、信号変化に際してはデッドタイムＤｔ１が確保されている。
【０１２１】
そして、タイムディレイｔｄ１〜ｔｄ４が、クロック信号発生回路１６のクロック信号Ｓ１０のみに依存して決まるレベルシフト回路５００においては、出力信号Ｓ８と同期制御信号Ｓ１６との関係においてもデッドタイムＤｔ２が確保されている。そして、当該デッドタイムＤｔ２は、タイムディレイｔｄ１〜ｔｄ４の存在によりデッドタイムＤｔ１よりも長くなる特徴があり、予め設定するデッドタイムＤｔ１を短くしていても、デッドタイムＤｔ１よりも長いデッドタイムＤｔ２を確実に確保できる。
【０１２２】
従って、結果的に、デッドタイムＤｔ２、すなわち、実際にパワーデバイス１２および１３が休止している期間を短くすることができ、電力効率を向上することができる。
【０１２３】
また、タイムディレイｔｄ１〜ｔｄ４が、クロック信号発生回路１６のクロック信号Ｓ１０のみに依存して決まるので、その長さは、最大でもクロック信号Ｓ１０の１周期の長さとなり、最大−最小の範囲を予測することができ、デッドタイムＤｔ２も同様に予測可能となる。
【０１２４】
従って、デッドタイムＤｔ１の設定に際しては、不確定な要素が排除されるので、デッドタイムＤｔ１に大きなマージンを含ませることが不必要となり、その点においても、実際にパワーデバイス１２および１３が休止している期間を短くすることができ、電力効率を向上することができる。
【０１２５】
＜Ｅ−３．作用効果＞
以上説明したように、本発明に係る実施の形態５のレベルシフト回路５００においては、低電位側パワーデバイス駆動回路ＬＤ１に同期回路５０を設けることで、クロック信号発生回路１６の出力信号Ｓ１０に外部からの入力信号Ｓ０を同期させることで、高電位側パワーデバイス駆動回路ＨＤ１で発生するタイムディレイと、低電位側パワーデバイス駆動回路ＬＤ１で発生するタイムディレイとのマッチングを取ることが容易にできる。
【０１２６】
また、低電位側パワーデバイス駆動回路ＬＤ１においても意図的にタイムディレイを発生させることで、デッドタイムの制御が容易となり、実際にパワーデバイス１２および１３が休止している期間を短くすることができて、電力効率を向上することができる。また、デッドタイムの設定に際しては、不確定な要素が排除されるので、デッドタイムに大きなマージンを含ませることが不必要となり、電力効率を向上することができる。
【０１２７】
なお、上記においては、低電位側パワーデバイス駆動回路ＬＤ１に設けた同期回路５０にクロック信号発生回路１６の出力信号Ｓ１０を与える構成を示したが、図４を用いて説明したレベルシフト回路２００のように、信号Ｓ１０として外部クロック信号を用いる構成において、低電位側パワーデバイス駆動回路に同期回路５０を設けるようにしても良い。
【０１２８】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
本発明に係る半導体装置の実施の形態６として、図１３にレベルシフト回路６００の構成を示す。なお、図１３において、図１に示したレベルシフト回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２９】
図１３に示すように、レベルシフト回路６００は、高電位側パワーデバイス駆動回路ＨＤ４と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ４においては、クロック信号発生回路１６および反復パルス発生回路１７に加えてワンショットパルス発生部１５を備えている。
【０１３０】
ワンショットパルス発生部１５は、入力されるパルスの立ち上がり時（あるいは立ち下がり時）に、所定幅のパルスを出力するものであり、オン信号Ｓ２用およびオフ信号Ｓ３用に、それぞれワンショットパルス発生回路１５１および１５２を有している。
【０１３１】
ここで、ワンショットパルス発生回路１５１および１５２は、一般的な回路であり、同様のものがクロック信号発生回路１６内にも設けられている。
【０１３２】
すなわち、図１３に示すように、クロック信号発生回路１６は、原クロック信号発生回路１６１とワンショットパルス発生回路１６２とを有し、原クロック信号発生回路１６１で生成されたパルス信号に基づいて、ワンショットパルス発生回路１６２で所定幅のパルスを生成して、信号Ｓ１０として出力している。
【０１３３】
ここで、図１４にワンショットパルス発生回路の構成の一例を示し、その動作のタイミングチャートを図１５に示す。
【０１３４】
図１４示すように、ワンショットパルス発生回路は、直列に接続された４個のインバータ回路Ｇ１、Ｇ２、Ｇ３およびＧ４と、インバータ回路Ｇ１〜Ｇ４とは並列に配設されたインバータ回路Ｇ５と、インバータ回路Ｇ４およびＧ５の出力を受けるＮＯＲ回路Ｇ６と、インバータ回路Ｇ２とＧ３との接続点と接地電位ＧＮＤとの間に配設されたキャパシタＣＰとを有している。なお、インバータ回路Ｇ１およびＧ５には共通の信号が入力される。
【０１３５】
図１５においては、インバータ回路Ｇ１およびＧ５の信号入力部をＡ点、インバータ回路Ｇ２とＧ３との接続点をＢ点、インバータ回路Ｇ４の出力点をＣ点、インバータ回路Ｇ５の出力点をＤ点、ＮＯＲ回路Ｇ６の出力点をＥ点とし、各点での信号状態を示している。
【０１３６】
Ａ点における外部から入力されたパルスは、クロック信号発生回路１６においては原クロック信号発生回路１６１から与えられる信号に相当し、ワンショットパルス発生回路１５１および１５２においては、外部からの入力信号Ｓ１に相当する。
【０１３７】
インバータ回路Ｇ１に入力されたパルスは、Ｂ点においてキャパシタＣＰの存在により波形が鈍るが、インバータ回路Ｇ３およびＧ４を経ることでＣ点においては修復される。しかし、波形の鈍りに起因して遅延が発生する。
【０１３８】
一方、インバータ回路Ｇ５に入力されたパルスは、Ｄ点において反転されて出力されるが遅延は発生していない。従って、Ｃ点およびＤ点での信号をＮＯＲ回路Ｇ６に入力すると、Ｅ点では信号遅延幅に相当するパルス幅を有するワンショットパルスが得られることになる。なお、このワンショットパルスの立ち上がりは、外部から入力されたパルスの立ち上がりに同期することになる。
【０１３９】
このように、ワンショットパルス発生回路に、パルスを入力することで、入力されたパルスの立ち上がりに同期し、回路内部の構成で設定される所定幅を有するパルスを得ることができる。
【０１４０】
ここで、図１３の説明に戻ると、ワンショットパルス発生回路１５１には、外部からの入力信号Ｓ１が入力され、ワンショットパルス発生回路１５２には、入力信号Ｓ１が反転して入力される構成となっている。
【０１４１】
そして、ワンショットパルス発生回路１５１の出力信号Ｓ２２は、反復パルス発生回路１７を構成するＡＮＤ回路１７１の出力信号Ｓ１２と共に、ＯＲ回路３１に入力され、ワンショットパルス発生回路１５２の出力信号Ｓ２３は、反復パルス発生回路１７を構成するＡＮＤ回路１７２の出力信号Ｓ１３と共に、ＯＲ回路３２に入力される。
【０１４２】
そして、ＯＲ回路３１の出力信号Ｓ２は、オン信号としてＨＮＭＯＳトランジスタ４に与えられ、ＯＲ回路３２の出力信号Ｓ３は、オフ信号としてＨＮＭＯＳトランジスタ５に与えられる構成となっている。
【０１４３】
＜Ｆ−２．装置動作＞
以下、図１６に示すタイミングチャートを用いて、レベルシフト回路６００の特徴的な動作について説明する。
【０１４４】
なお、図１６において、高電位側パワーデバイス駆動回路ＨＤ４に与えられる入力信号Ｓ１、低電位側パワーデバイス駆動回路ＬＤに与えられる入力信号Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０のタイミングについては、図１〜図３を用いて説明したレベルシフト回路１００と同じであるので説明は省略する。また、入力信号Ｓ１は説明の簡略化のため、便宜的に立ち下がりをクロック信号発生回路１６の出力信号Ｓ１０の立ち上がりと同期させてある。
【０１４５】
図１６に示すように、ＡＮＤ回路１７１の出力信号Ｓ１２は入力信号Ｓ１に同期していないので、入力信号Ｓ１の各周期に対応して与えられる出力信号Ｓ１２の最初のパルスの立ち上がりは、少しずつずれている。
【０１４６】
しかし、ワンショットパルス発生回路１５１の出力信号Ｓ２２のパルスの立ち上がりは、入力信号Ｓ１に同期して与えられるため、出力信号Ｓ２２と出力信号Ｓ１２との論理和となるＯＲ回路３１の出力信号Ｓ２（オン信号）は、入力信号Ｓ１の各周期において、最初のパルスの立ち上がりが、必ず入力信号Ｓ１の立ち上がりに同期している。なお、出力信号Ｓ２２と出力信号Ｓ１２との論理和を取ることで出力信号Ｓ２のパルス配列は不規則になっている。
【０１４７】
なお、ＯＲ回路３２の出力信号Ｓ３（オフ信号）も、出力信号Ｓ２３と出力信号Ｓ１３（図示せず）との論理和を取った結果であるが、出力信号Ｓ１３のパルス（図示せず）は、入力信号Ｓ１の立ち下がりに同期しているので、出力信号Ｓ３のパルス配列は規則性を保っている。
【０１４８】
なお、レベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５も、同様の信号となり、この結果、ＳＲフリップフロップ回路９の出力信号Ｓ８およびパワーデバイス１２の制御信号Ｓ９は、入力信号Ｓ１と一致することになる。
【０１４９】
＜Ｆ−３．作用効果＞
以上説明したように、本発明に係る実施の形態６のレベルシフト回路６００においては、外部からの入力信号Ｓ１に同期したワンショットパルスを発生するワンショットパルス発生部１５を備え、ワンショットパルス発生部１５の出力信号Ｓ２２およびＳ２３のそれぞれと、出力信号Ｓ１２およびＳ１３との論理和を取った信号をオン信号Ｓ２およびオフ信号Ｓ３として使用するので、入力信号Ｓ１の各周期において、オン信号Ｓ２の最初のパルスの立ち上がりが必ず入力信号Ｓ１の立ち上がりに同期することになり、結果的に、入力信号Ｓ１の立ち上がりと、パワーデバイス１２の制御信号Ｓ９の立ち上がりとを一致させることができ、タイムディレイを解消して、パワーデバイス１２の応答速度の低下を防止できる。なお、一般に入力信号Ｓ１の立ち下がりは、クロック信号発生回路１６の出力信号Ｓ１０と同期しないが、その場合も上記と同様の作用で入力信号Ｓ１の立ち下がりと制御信号Ｓ９の立ち下がりを一致させることができる。
【０１５０】
＜Ｇ．実施の形態７＞
＜Ｇ−１．装置構成＞
本発明に係る半導体装置の実施の形態７として、図１７にレベルシフト回路７００の構成を示す。なお、図１７において、図１３に示したレベルシフト回路６００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５１】
図１７に示すように、レベルシフト回路７００は、高電位側パワーデバイス駆動回路ＨＤ５と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ５においては、図１３に示したレベルシフト回路６００のパルス発生部１５の代わりに、ラッチ回路１８を備えている。
【０１５２】
ラッチ回路１８のＴ入力には、外部からの入力信号Ｓ１が与えられ、リセット入力には、クロック信号発生回路１６の出力信号Ｓ１０が与えられる構成となっている。
【０１５３】
そして、ラッチ回路１８のＱon出力からの出力信号Ｓ３２は、反復パルス発生回路１７を構成するＡＮＤ回路１７１の出力信号Ｓ１２と共に、ＯＲ回路３１に入力され、ラッチ回路１８のＱoff出力からの出力信号Ｓ３３は、反復パルス発生回路１７を構成するＡＮＤ回路１７２の出力信号Ｓ１３と共に、ＯＲ回路３２に入力される。
【０１５４】
このような構成を採ることで、ラッチ回路１８は入力信号Ｓ１の立ち上がりでＱon出力がセットされ、また、入力信号Ｓ１の立ち下がりでＱoff出力がセットされ、クロック信号発生回路１６の出力信号Ｓ１０のパルスの立ち上がりでＱon出力およびＱoff出力が共にリセットされることになる。
【０１５５】
＜Ｇ−２．装置動作＞
以下、図１８に示すタイミングチャートを用いて、レベルシフト回路７００の特徴的な動作について説明する。
【０１５６】
なお、図１８において、高電位側パワーデバイス駆動回路ＨＤ５に与えられる入力信号Ｓ１、低電位側パワーデバイス駆動回路ＬＤに与えられる入力信号Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０、ＡＮＤ回路１７１の出力信号Ｓ１２のタイミングについては、図１６を用いて説明したレベルシフト回路６００のタイミングチャートと同じであるので説明は省略する。
【０１５７】
図１８に示すように、ラッチ回路１８のＱon出力の出力信号Ｓ３２は、入力信号Ｓ１のパルスの立ち上がりでセットされ、出力信号Ｓ１０のパルスの立ち上がりでリセットされる。従って、そのパルス幅は、入力信号Ｓ１の各周期における出力信号Ｓ１０の最初のパルスの立ち上がりと、入力信号Ｓ１のパルスの立ち上がりとのずれ幅に相当し、当該ずれ幅は、入力信号Ｓ１の各周期において個々に異なっているので、出力信号Ｓ３２の各パルスの幅はそれぞれ異なっている。
【０１５８】
なお、ラッチ回路１８のＱoff出力からの出力信号Ｓ３３は、入力信号Ｓ１のパルスの立ち下がりが出力信号Ｓ１０の立ち上がりと同期しているので、Ｑoff出力がセットされず、出力信号Ｓ３３にはパルスは存在しないことになる。
【０１５９】
そして、各パルスの幅がそれぞれ異なる出力信号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２との論理和となるＯＲ回路３１の出力信号Ｓ２（オン信号）は、入力信号Ｓ１の各周期において、最初のパルスの立ち上がりが、必ず入力信号Ｓ１の立ち上がりに同期している。なお、出力信号Ｓ３２と出力信号Ｓ１２との論理和を取ることで出力信号Ｓ２のパルス配列は不規則になっている。
【０１６０】
レベルシフト済みオン信号Ｓ４も同様の信号となり、この結果、ＳＲフリップフロップ回路９の出力信号Ｓ８およびパワーデバイス１２の制御信号Ｓ９は、入力信号Ｓ１と一致することになる。
【０１６１】
＜Ｇ−３．作用効果＞
以上説明したように、本発明に係る実施の形態７のレベルシフト回路７００においては、外部からの入力信号Ｓ１に同期して出力がセットされ、クロック信号発生回路１６の出力信号Ｓ１０のパルスの立ち上がりでリセットされるラッチ回路１８を備え、ラッチ回路１８の出力信号Ｓ３２およびＳ３３のそれぞれと、出力信号Ｓ１２およびＳ１３との論理和を取った信号をオン信号Ｓ２およびオフ信号Ｓ３として使用するので、入力信号Ｓ１の各周期において、オン信号Ｓ２の最初のパルスの立ち上がりが必ず入力信号Ｓ１の立ち上がりに同期することになり、結果的に、入力信号Ｓ１の立ち上がりと、パワーデバイス１２の制御信号Ｓ９の立ち上がりとを一致させることができ、タイムディレイを解消して、パワーデバイス１２の応答速度の低下を防止できる。なお、一般に入力信号Ｓ１の立ち下がりは、クロック信号発生回路１６の出力信号Ｓ１０と同期しないが、その場合も上記と同様の作用で入力信号Ｓ１の立ち下がりと制御信号Ｓ９の立ち下がりを一致させることができる。
【０１６２】
＜Ｈ．実施の形態８＞
＜Ｈ−１．装置構成＞
本発明に係る半導体装置の実施の形態８として、図１９にレベルシフト回路８００の構成を示す。なお、図１９において、図１７に示したレベルシフト回路７００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６３】
図１９に示すように、レベルシフト回路８００は、高電位側パワーデバイス駆動回路ＨＤ６と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ６においては、レベルシフト回路７００で使用されていたクロック信号発生回路１６の代わりに、クロック信号発生回路１６を構成する原クロック信号発生回路１６１が配設されている。そして、原クロック信号発生回路１６１から出力される原クロック信号Ｓ４４が、反復パルス発生回路１７を構成するＡＮＤ回路１７１および１７２の入力と、ラッチ回路１８のリセット入力に与えられる構成となっている。
【０１６４】
また、ラッチ回路１８のＱon出力の出力信号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２との論理和となるＯＲ回路３１の出力信号Ｓ４２は、ワンショットパルス発生回路５１に入力され、ワンショットパルス発生回路５１の出力信号Ｓ２がオン信号としてＨＮＭＯＳトランジスタ４に与えられ、ラッチ回路１８のＱoff出力の出力信号Ｓ３３と、ＡＮＤ回路１７２の出力信号Ｓ１３との論理和となるＯＲ回路３２の出力信号Ｓ４３は、ワンショットパルス発生回路５２に入力され、ワンショットパルス発生回路５２の出力信号Ｓ３は、オフ信号としてＨＮＭＯＳトランジスタ５に与えられる構成となっている。
【０１６５】
＜Ｈ−２．装置動作＞
以下、図２０に示すタイミングチャートを用いて、レベルシフト回路８００の特徴的な動作について説明する。
【０１６６】
なお、図２０において、高電位側パワーデバイス駆動回路ＨＤ６に与えられる入力信号Ｓ１、低電位側パワーデバイス駆動回路ＬＤに与えられる入力信号Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０のタイミングについては、図１６を用いて説明したレベルシフト回路６００のタイミングチャートと同じであるので説明は省略する。
【０１６７】
図２０に示すように、原クロック信号発生回路１６１から出力される原クロック信号Ｓ４４は、パルス幅が比較的広いパルスである。
【０１６８】
そして、ＡＮＤ回路１７１の出力信号Ｓ１２は入力信号Ｓ１に同期していないので、入力信号Ｓ１の各周期に対応して与えられる出力信号Ｓ１２の最初のパルスの立ち上がりは、少しずつずれている。
【０１６９】
また、ラッチ回路１８のＱon出力の出力信号Ｓ３２は、入力信号Ｓ１のパルスの立ち上がりでセットされ、原クロック信号Ｓ４４のパルスの立ち上がりでリセットされることになるので、そのパルス幅は、入力信号Ｓ１の各周期における原クロック信号Ｓ４４の最初のパルスの立ち上がりと、入力信号Ｓ１のパルスの立ち上がりとのずれ幅に相当し、当該ずれ幅は、入力信号Ｓ１の各周期において個々に異なっているので、出力信号Ｓ３２の各パルスの幅はそれぞれ異なっている。
【０１７０】
なお、ラッチ回路１８のＱoff出力からの出力信号Ｓ３３は、入力信号Ｓ１のパルスの立ち下がりが原クロック信号Ｓ４４の立ち上がりと同期しているので、Ｑoff出力がセットされず、出力信号Ｓ３３にはパルスは存在しないことになる。
【０１７１】
そして、各パルスの幅がそれぞれ異なる出力信号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２との論理和となるＯＲ回路３１の出力信号Ｓ４２は、入力信号Ｓ１の各周期において、最初のパルスの立ち上がりが、必ず入力信号Ｓ１の立ち上がりに同期している。なお、出力信号Ｓ３２と出力信号Ｓ１２との論理和を取ることで出力信号Ｓ４２のパルス配列は不規則になっている。
【０１７２】
さらに、出力信号Ｓ４２は、ワンショットパルス発生回路５１に入力され、図１４および図１５を用いて説明したような仕組みで、パルス幅を狭く、すなわちデューティ比を小さくされ、オン信号Ｓ２となる。
【０１７３】
出力信号Ｓ３３と出力信号Ｓ１３との論理和を取った出力信号Ｓ４３においてもワンショットパルス発生回路５２で同様に処理され、オフ信号Ｓ３となる。なお、一般に入力信号Ｓ１の立ち下がりは、原クロック信号Ｓ４４の立ち上がりと同期しないが、その場合も上記と同様の作用で、ＯＲ回路３２の出力信号Ｓ４３は入力信号Ｓ１の立ち下がりに同期することになる。
【０１７４】
レベルシフト済みオン信号Ｓ４およびレベルシフト済みオフ信号Ｓ５も、オン信号Ｓ２およびオフ信号Ｓ３と同様の信号となり、この結果、ＳＲフリップフロップ回路９の出力信号Ｓ８およびパワーデバイス１２の制御信号Ｓ９は、入力信号Ｓ１と一致することになる。
【０１７５】
＜Ｈ−３．作用効果＞
以上説明したように、本発明に係る実施の形態８のレベルシフト回路８００においては、ラッチ回路１８の出力信号Ｓ３２およびＳ３３のそれぞれと、出力信号Ｓ１２およびＳ１３との論理和を取った出力信号Ｓ４２およびＳ４３を、ワンショットパルス発生回路５１および５２を介することで、パルス幅を狭くしたオン信号Ｓ２およびオフ信号Ｓ３を得るので、オン信号Ｓ２およびオフ信号Ｓ３のデューティ比が小さくなり、ＨＮＭＯＳトランジスタ４および５の動作時間を短くして消費電力を低減することができる。
【０１７６】
＜Ｉ．実施の形態９＞
＜Ｉ−１．フィルタ回路を備えた構成について＞
以上説明した実施の形態１〜８においては、ＨＮＭＯＳトランジスタ４および５によりレベルシフトされ、インバータ回路６および７により反転された信号Ｓ４およびＳ５を、ＳＲフリップフロップ回路９のセット入力およびリセット入力に与える構成を示した。
【０１７７】
しかし、インバータ回路６および７とＳＲフリップフロップ回路９との間に、従来から用いられているフィルタ回路８を電気的に介挿し、信号Ｓ２およびＳ３としてｄｖ／ｄｔ過渡信号による誤りパルスが同時に与えられた場合に、ＳＲフリップフロップ回路９に同時に信号入力が行われることを防止するようにしても良いことは言うまでもない。
【０１７８】
図２１に、フィルタ回路８を有した高電位側パワーデバイス駆動回路ＨＤ４Ａを備えたレベルシフト回路６００Ａの構成を示す。なお、図２１において、図１３に示したレベルシフト回路６００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１７９】
図２１に示すように、インバータ回路６および７の出力はフィルタ回路８の入力に接続され、フィルタ回路８の出力はＳＲフリップフロップ回路９のセット入力およびリセット入力に接続されている。なお、図２１においては、ＨＮＭＯＳトランジスタ４および５によりレベルシフトされた信号を、それぞれ信号Ｓ２１およびＳ３１として示し、フィルタ回路８からＳＲフリップフロップ回路９のセット入力およびリセット入力に与えられる信号を、それぞれ信号Ｓ４１およびＳ５１として示す。
【０１８０】
図２２にフィルタ回路８の構成例を示す。図２２に示すように、フィルタ回路８は、インバータ回路６および７の出力信号Ｓ４およびＳ５が与えられるＮＡＮＤ回路Ｇ３１と、ＮＡＮＤ回路Ｇ３１の出力が与えられるインバータ回路Ｇ３２と、インバータ回路Ｇ３２の出力が与えられるＮＯＲ回路Ｇ３３およびＧ３４とを有している。また、インバータ回路６の出力信号Ｓ４は直列に接続されたインバータ回路Ｇ４１、Ｇ４２およびＧ４３を介してＮＯＲ回路Ｇ３３に与えられ、インバータ回路７の出力信号Ｓ５は、直列に接続されたインバータ回路Ｇ５１、Ｇ５２およびＧ５３を介してＮＯＲ回路Ｇ３４に与えられる構成となっている。そして、ＮＯＲ回路Ｇ３３およびＧ３４の出力信号Ｓ４１およびＳ５１が、フィルタ回路８の出力として、ＳＲフリップフロップ回路９のセット入力およびリセット入力に与えられる。
【０１８１】
ここで、ＮＡＮＤ回路Ｇ３１の代わりに反転入力のＯＲ回路を用いても良いし、ＮＯＲ回路Ｇ３３およびＧ３４の代わりに反転入力のＡＮＤ回路を用いても良い。
【０１８２】
なお、上記フィルタ回路８の構成例は、特開平９−２０００１７号公報に開示されているフィルタ回路の１つであり、ｄｖ／ｄｔ過渡信号により、信号Ｓ４およびＳ５として同時に“Ｈ”信号が与えられたような場合に、フィルタ回路８の出力（ここではＮＯＲ回路Ｇ３３およびＧ３４の出力信号Ｓ４１およびＳ５１）を、共に“Ｌ”信号にできるのであれば、上記構成に限定されるものではない。
【０１８３】
この場合、ＳＲフリップフロップ回路９は、セット入力に“Ｌ”信号、リセット入力にも“Ｌ”信号が与えられるので、Ｑ出力が保持されることになる。
【０１８４】
このように、フィルタ回路８を設けることで、ｄｖ／ｄｔ過渡信号による誤りパルスがＳＲフリップフロップ回路９に同時に与えられることが防止され、ＳＲフリップフロップ回路９が誤動作することを防止できる。また、ｄｖ／ｄｔ過渡信号による誤りパルスが時間差を有して与えられるような場合でも、反復パルス発生回路１７から与えられる反復パルスにより、パワーデバイス１２および１３が短絡状態になる期間が制限されるので、パワーデバイス１２および１３を保護することが可能となる。なお、上記においては、図１３に示したレベルシフト回路６００にフィルタ回路８を設けた構成を示したが、図１に示すレベルシフト回路１００等、本発明に係る実施の形態１〜８に示す何れのレベルシフト回路にフィルタ回路８を設けても良いことは言うまでもない。
【０１８５】
図２１に示すレベルシフト回路６００Ａでは、入力信号Ｓ１の立ち上がり、立ち下がり時に、ワンショットパルス発生部１５からワンショットパルスを出力し、このパルスと反復パルスとの論理和をとった信号を信号Ｓ２およびＳ３としてＨＮＭＯＳトランジスタ４および５を制御するので、入力信号Ｓ１のエッジで必ず信号伝達が行われ、理想的な状態では入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間は一定になる。
【０１８６】
＜Ｉ−２．入出力伝達遅延時間のジッタについて＞
しかし、実際のデバイスでは入出力伝達遅延時間は、入力信号が切り替わるたびに数十〜百数十ｎｓｅｃの範囲で変化し、ジッタ（jitter）として観測される。以下、入出力伝達遅延時間のジッタについて説明する。
【０１８７】
図２３に、レベルシフト回路６００Ａの動作を説明するタイミングチャートを示す。なお、図２３において、図１３を用いて説明したレベルシフト回路６００と同様の動作を示す信号については説明を省略する。
【０１８８】
図２３においては、入力信号Ｓ１がオフ指令すなわち“Ｌ”状態から、オン指令すなわち“Ｈ”状態に切り替わる場合を中心に示している。
【０１８９】
以下、前提条件として、図２３に示すように、反復パルスに基づく信号Ｓ３（以後、内部オフ信号と呼称する場合あり）が有効な場合（“Ｈ”状態である場合）に、入力信号Ｓ１がオフ指令からオン指令に切り替わる場合を想定すると、内部オフ信号Ｓ３が強制的に遮断されると同時に、反復パルスに基づく信号Ｓ２（以後、内部オン信号と呼称する場合あり）が有効になる。
【０１９０】
ここで問題となるのは、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態が近接して存在することである。
【０１９１】
先に説明したように、内部オン信号Ｓ２および内部オフ信号Ｓ３は、それぞれ、ＨＮＭＯＳトランジスタ４および５を介してレベルシフトされ、インバータ回路６および７により反転されて信号Ｓ４（以後、内部オン指令信号と呼称する場合あり）およびＳ５（以後、内部オフ指令信号と呼称する場合あり）となる。
【０１９２】
従って、内部オン信号Ｓ２および内部オフ信号Ｓ３が、それぞれ信号Ｓ４およびＳ５としてフィルタ回路８に与えられるまでには、ＨＮＭＯＳトランジスタ４および５の寄生容量（ドレイン−ソース間の寄生容量）と、抵抗２９および３０により決まる時定数と、インバータ回路６および７のしきい値の影響を受ける。また、パワーデバイスのスイッチング時のｄｖ／ｄｔ過渡信号の影響を受ける場合もある。
【０１９３】
特に、内部オフ指令信号Ｓ５の切り替わりタイミングは、ＨＮＭＯＳトランジスタ５の寄生容量と抵抗３０とで決まる時定数の影響を大きく受け、内部オフ信号Ｓ３の切り替わりタイミングよりも遅れることになる。このタイミングのずれをタイムディレイｔｄ５と呼称する。ＨＮＭＯＳトランジスタ４および５によりレベルシフトされた信号Ｓ２１およびＳ３１は、時定数により立ち上がりが緩やかになっている。
【０１９４】
タイムディレイｔｄ５は、それほど大きな値ではないが、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態が近接して存在している場合には、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効、すなわち“Ｈ”状態となる事態が発生する。
【０１９５】
ここで、レベルシフト回路６００Ａにおいては、ｄｖ／ｄｔ過渡信号による誤りパルスがＳＲフリップフロップ回路９に同時に与えられることを防止するためにフィルタ回路８を備えているが、上述したような動作によって、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効になった場合にも、フィルタ回路８は動作する。
【０１９６】
すなわち、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に“Ｈ”状態にある期間、すなわち、タイムディレイｔｄ５の期間は、フィルタ回路８の出力信号Ｓ４１およびＳ５１は、共に“Ｌ”状態を保ち、結果的にＳＲフリップフロップ回路９の出力信号Ｓ８は“Ｌ”状態を維持し、“Ｈ”状態への遷移は、タイムディレイｔｄ５の経過後となる。
【０１９７】
このため、入力信号Ｓ１が“Ｌ”状態から“Ｈ”状態に切り替わっても、高電位側パワーデバイス駆動回路ＨＤ４Ａの出力であるパワーデバイス１２の制御信号Ｓ９は、タイムディレイｔｄ５の経過後まで切り替わらず、タイムディレイｔｄ５の分だけ入出力伝達遅延時間が増大することになる。
【０１９８】
一般的に（図４を用いて説明したレベルシフト回路２００のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて）、反復パルスと入力信号とは非同期であるため、反復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わる現象はランダムに発生し、結果的に、入出力伝達遅延時間のランダムなジッタとして観測されることになる。
【０１９９】
なお、反復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わると入出力伝達遅延時間が増大するが、反復パルスに基づく内部オフ信号Ｓ３が有効でない場合には、入力信号Ｓ１がオフ指令からオン指令に切り替わってもタイムディレイｔｄ５が発生することはなく、入出力伝達遅延時間は増大しない。
【０２００】
図２４に、反復パルスに基づく内部オフ信号Ｓ３が有効でない場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わった場合のタイミングチャートを示す。
図２４に示すように、反復パルスに基づく内部オフ信号信号Ｓ３が有効でない場合（“Ｌ”状態である場合）に、入力信号Ｓ１がオフ指令からオン指令に切り替わると、それに同期して内部オン信号Ｓ２が有効になる。この場合、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態は近接して存在していないので、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効になる事態は回避される。
【０２０１】
＜Ｉ−３．装置構成＞
以上説明したように、フィルタ回路を備えることで入出力伝達遅延時間にランダムなジッタが発生する可能性があり、またフィルタ回路を備えない構成（図１３のレベルシフト回路６００のような構成）であっても、ＳＲフリップフロップ回路９のラッチ動作により入出力伝達遅延時間にランダムなジッタが発生する可能性があった。
【０２０２】
以下、本発明に係る半導体装置の実施の形態９として、入出力伝達遅延時間のジッタを抑制したレベルシフト回路９００について説明する。なお、以下の説明においては、図２１に示すレベルシフト回路６００Ａを原型としているが、本発明に係る実施の形態１〜８に示すレベルシフト回路（図４を用いて説明したレベルシフト回路２００のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除き、入力信号Ｓ１がクロック信号発生回路１６の出力信号Ｓ１０と非同期に切り替わるレベルシフト回路）を原型としても良いことは言うまでもない。また、フィルタ回路８は必ずしも有さずとも良い。
【０２０３】
図２５にレベルシフト回路９００の構成を示す。なお、図２５において、図２１に示したレベルシフト回路６００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０４】
図２５に示すように、レベルシフト回路９００は、高電位側パワーデバイス駆動回路ＨＤ７と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ７においては、レベルシフト回路６００Ａの高電位側パワーデバイス駆動回路ＨＤ４Ａに、ディレイ回路７６とマスク回路７７とをさらに有した構成となっている。
【０２０５】
そして、ディレイ回路７６により入力信号Ｓ１を遅延させて遅延入力信号Ｓ１ｄを生成し、遅延入力信号Ｓ１ｄは、反復パルス発生回路１７に与えられると共に、入力信号Ｓ１と、遅延入力信号Ｓ１ｄとがマスク回路７７に与えられる構成となっている。
【０２０６】
マスク回路７７は、クロック信号発生回路１６の出力信号Ｓ１０を受け、入力信号Ｓ１と、遅延入力信号Ｓ１ｄとに基づいて有効状態にある信号Ｓ１０を所定期間無効にした（マスクした）マスク信号Ｓ１０ｍを出力する機能を有している。
【０２０７】
遅延入力信号Ｓ１ｄは、ＡＮＤ回路１７１に入力されるとともに、インバータ回路１７３を介してＡＮＤ回路１７２に入力され、また、ワンショットパルス発生回路１５１および１５２にも与えられる。また、マスク信号Ｓ１０ｍは、ＡＮＤ回路１７１および１７２に与えられる。
【０２０８】
なお、ディレイ回路７６にマスク回路７７は、クロック信号発生回路１６の出力信号Ｓ１０をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【０２０９】
＜Ｉ−４．装置動作＞
図２６に、レベルシフト回路９００の動作を説明するタイミングチャートを示す。なお、図２６において、図１３を用いて説明したレベルシフト回路６００と同様の動作を示す信号については説明を省略する。
【０２１０】
図２６に示すように、遅延入力信号Ｓ１ｄの入力信号Ｓ１に対するタイムディレイはｔｄ６であり、クロック信号発生回路１６の出力信号Ｓ１０は、タイムディレイｔｄ６の期間だけ無効状態（“Ｌ”状態、無信号状態と呼称する場合もあり）となって、マスク信号Ｓ１０ｍとしてマスク回路７７から出力される。
【０２１１】
このため、反復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わる事態となり、さらに内部オフ指令信号Ｓ５の切り替わりタイミングが内部オフ信号Ｓ３の切り替わりタイミングよりもタイムディレイｔｄ５だけずれるような場合であっても、タイムディレイｔｄ６がタイムディレイｔｄ５よりも十分に長く設定されていれば、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態が近接して存在することが防止され、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効、すなわち“Ｈ”状態となる事態が発生することが防止される。
【０２１２】
ここで、タイムディレイｔｄ５を１００ｎｓｅｃ程度と想定すれば、タイムディレイｔｄ６は１５０ｎｓｅｃ程度に設定される。この場合、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態は、少なくとも１５０ｎｓｅｃの時間間隔で離れていると言える。タイムディレイｔｄ６の望ましい値は、装置によって異なるが、典型的なタイムディレイｔｄ５が１００ｎｓｅｃ前後であるので、少なくとも１００ｎｓｅｃ以上であることが望ましい。
【０２１３】
なお、図２７に、反復パルスに基づく内部オフ信号Ｓ３が有効でない場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わった場合のタイミングチャートを示す。
【０２１４】
図２７に示すように、反復パルスに基づく内部オフ信号信号Ｓ３が有効でない場合（“Ｌ”状態である場合）に、入力信号Ｓ１がオフ指令からオン指令に切り替わると、それに同期して内部オン信号Ｓ２が有効になる。この場合、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態は近接して存在していないので、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効になる事態は回避される。
【０２１５】
ここで、図２８にマスク回路７７の構成例を示す。図２８に示すように、マスク回路７７は、イクスクルーシブＮＯＲ回路Ｇ１０と、ＡＮＤゲートＧ１１とを有し、イクスクルーシブＮＯＲ回路Ｇ１０に、入力信号Ｓ１と遅延入力信号Ｓ１ｄとが与えられ、イクスクルーシブＮＯＲ回路Ｇ１０の出力とクロック信号発生回路１６の出力信号Ｓ１０とがＡＮＤ回路Ｇ１１に与えられ、ＡＮＤ回路Ｇ１１がマスク信号Ｓ１０ｍを出力する構成となっている。
【０２１６】
＜Ｉ−５．作用効果＞
以上説明したように、本発明に係る実施の形態９のレベルシフト回路９００においては、ディレイ回路７６により入力信号Ｓ１を遅延させて遅延入力信号Ｓ１ｄを生成し、遅延入力信号Ｓ１ｄと入力信号Ｓ１とに基づいて、クロック信号発生回路１６の出力信号Ｓ１０を所定期間マスクしたマスク信号Ｓ１０ｍを生成して反復パルス発生回路１７に与えて、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効、すなわち“Ｈ”状態となる事態が発生することが防止するので、入出力伝達遅延時間にランダムなジッタが発生することを抑制できる。
【０２１７】
なお、これまでに説明した実施の形態１〜８におけるレベルシフト回路（図４を用いて説明したレベルシフト回路２００のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて）に、反復パルス信号Ｓ２、Ｓ３が、所定間隔以上近接して発生しないように、クロック信号発生回路１６の出力信号Ｓ１０に所定の処理を施すクロック信号調整手段を付加することで、上述した効果と同様の効果を奏することができる。
【０２１８】
＜Ｉ−６．変形例１＞
以上説明した本発明に係る実施の形態９のレベルシフト回路９００においては、マスク回路７７において、遅延入力信号Ｓ１ｄと入力信号Ｓ１とに基づいて、クロック信号発生回路１６の出力信号Ｓ１０を所定期間マスクしたマスク信号Ｓ１０ｍを生成する構成を示したが、図２９に示す構成を採ることで、回路規模を小さくすることができる。
【０２１９】
図２９には、マスク回路の機能を備えた反復パルス発生回路１７Ａの構成を示す。なお、反復パルス発生回路１７Ａ以外の構成は、図２５に示すレベルシフト回路９００と同じであり、図示および重複する説明は省略する。
【０２２０】
図２９に示すように、反復パルス発生回路１７Ａは、２つの３入力ＡＮＤ回路１７１Ａおよび１７２Ａを有し、クロック信号発生回路１６の出力信号Ｓ１０は、ＡＮＤ回路１７１Ａおよび１７２Ａに入力され、入力信号Ｓ１は、ＡＮＤ回路１７１Ａに入力されるとともに、インバータ回路１７３１を介してＡＮＤ回路１７２Ａに入力される構成となっている。また、ディレイ回路７６が出力する遅延入力信号Ｓ１ｄは、ＡＮＤ回路１７１Ａに入力されるとともに、インバータ回路１７３２を介してＡＮＤ回路１７２Ａに入力される。
【０２２１】
図３０に、反復パルス発生回路１７Ａの動作を説明するタイミングチャートを示す。
【０２２２】
図３０に示すように、遅延入力信号Ｓ１ｄの入力信号Ｓ１に対するタイムディレイはｔｄ６であり、入力信号Ｓ１が“Ｌ”から“Ｈ”に切り替わっても、遅延入力信号Ｓ１ｄが“Ｌ”から“Ｈ”に切り替わっていない期間（ｔｄ６）においては、実質的にクロック信号発生回路１６の出力信号Ｓ１０がマスクされ、ＡＮＤ回路１７１Ａの出力信号Ｓ１２と、ＡＮＤ回路１７２Ａの出力信号Ｓ１３とは有効である期間がタイムディレイｔｄ６の期間だけ離れることになり、結果的に、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態が近接せず、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効になる事態を回避できる。
【０２２３】
なお、図２９に示す構成を採ることで、図２５に示すレベルシフト回路９００よりも回路規模を小さくすることができ、その分だけタイムディレイｔｄ５を小さくできる。
【０２２４】
なお、ディレイ回路７６および反復パルス発生回路１７Ａに含まれるマスク機能は、クロック信号発生回路１６の出力信号Ｓ１０をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【０２２５】
＜Ｉ−７．変形例２＞
以上説明した本発明に係る実施の形態９の変形例１においては、マスク回路の機能を備えた反復パルス発生回路１７Ａを用いる構成を示したが、図２９に示す構成では、入力信号Ｓ１の立ち上がりと立ち下がりとで、信号の通過するゲート数に差が生じる。
【０２２６】
すなわち、入力信号Ｓ１が立ち上がる場合、すなわちオン指令が与えられた場合には、入力信号Ｓ１は、ＡＮＤ回路１７１Ａを介してＯＲ回路３１に入力されるが、入力信号Ｓ１が立ち下がる場合、すなわちオフ指令が与えられた場合には、入力信号Ｓ１は、インバータ回路１７３２およびＡＮＤ回路１７２Ａを介してＯＲ回路３２に入力される。
【０２２７】
従って、オフ指令の方が、より多くの論理ゲートを通過することになり、オン指令とオフ指令とで相対的な伝達速度に差が生じることになる。
【０２２８】
しかし、図３１に示す構成を採ることで、信号伝達速度の差を解消することができる。
【０２２９】
図３１に、マスク回路の機能を備えた反復パルス発生回路１７Ｂの構成を示す。図３１に示すように、反復パルス発生回路１７Ｂは、２つの３入力ＡＮＤ回路１７１Ａおよび１７２Ａを有するという点では図２９に示す反復パルス発生回路１７Ａと同じであるが、入力信号Ｓ１が、イクスクルーシブＮＯＲ回路１７４を介してＡＮＤ回路１７１Ａおよび１７２Ａに入力される構成となっている。その他の構成は反復パルス発生回路１７Ａと同じである。
【０２３０】
反復パルス発生回路１７Ｂの動作は、反復パルス発生回路１７Ａと同じであるが、入力信号Ｓ１としてオン指令が与えられた場合には、イクスクルーシブＮＯＲ回路１７４およびＡＮＤ回路１７１Ａを介してＯＲ回路３１に入力され、オフ指令が与えられた場合には、イクスクルーシブＮＯＲ回路１７４およびおよびＡＮＤ回路１７２Ａを介してＯＲ回路３２に入力されるので、オン指令とオフ指令とで入力信号Ｓ１の相対的な伝達速度をほぼ同一にでき、信号伝達速度の差を解消することができる。
【０２３１】
なお、ディレイ回路７６および反復パルス発生回路１７Ｂに含まれるマスク機能は、クロック信号発生回路１６の出力信号Ｓ１０をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【０２３２】
＜Ｊ．実施の形態１０＞
以上説明した本発明に係る実施の形態９のレベルシフト回路９００においては、ディレイ回路７６により入力信号Ｓ１を所定時間（ｔｄ５）遅延させるので、入出力伝達遅延時間のジッタが抑制できる一方で、入出力伝達遅延時間が増大することは否めなかった。
【０２３３】
以下、本発明に係る実施の形態１０として、入出力伝達遅延時間のジッタを抑制できると共に、入出力伝達遅延時間の増大も抑制可能なレベルシフト回路１０００について説明する。なお、以下の説明においては、図２１に示すレベルシフト回路６００Ａを原型としているが、本発明に係る実施の形態１〜８に示すレベルシフト回路（図４を用いて説明したレベルシフト回路２００のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除き、入力信号Ｓ１がクロック信号発生回路１６の出力信号Ｓ１０と非同期に切り替わるレベルシフト回路）を原型としても良いことは言うまでもない。また、フィルタ回路８は必ずしも有さずとも良い。
【０２３４】
＜Ｊ−１．装置構成＞
図３２にレベルシフト回路１０００の構成を示す。なお、図３２において、図２１に示したレベルシフト回路６００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０２３５】
図３２に示すように、レベルシフト回路１０００は、高電位側パワーデバイス駆動回路ＨＤ８と、低電位側パワーデバイス駆動回路ＬＤとに区別され、高電位側パワーデバイス駆動回路ＨＤ８においては、レベルシフト回路６００Ａの高電位側パワーデバイス駆動回路ＨＤ４Ａに、タイマー回路７８をさらに有した構成となっている。
【０２３６】
タイマー回路７８は入力信号Ｓ１を受け、入力信号Ｓ１としてオン指令およびオフ指令が与えられた場合に、所定期間だけ有効状態となるタイマー信号Ｓ１ｔを出力する機能を有している。そして、タイマー信号Ｓ１ｔは反復パルス発生回路１７Ｃに与えられ、反復パルス発生回路１７Ｃが出力する反復パルス出力信号Ｓ１２およびＳ１３の有効状態を制限する。
【０２３７】
反復パルス発生回路１７Ｃは、２つの３入力ＡＮＤ回路１７１Ａおよび１７２Ａを有し、クロック信号発生回路１６の出力信号Ｓ１０は、ＡＮＤ回路１７１Ａおよび１７２Ａに入力され、入力信号Ｓ１は、ＡＮＤ回路１７１Ａに入力されるとともに、インバータ回路１７３を介してＡＮＤ回路１７２Ａに入力される構成となっている。また、タイマー回路７８が出力するタイマー信号Ｓ１ｔは、ＡＮＤ回路１７１Ａおよび１７２Ａに入力される。
【０２３８】
＜Ｊ−２．装置動作＞
図３３に、レベルシフト回路１０００の動作を説明するタイミングチャートを示す。なお、図３３において、図１３を用いて説明したレベルシフト回路６００と同様の動作を示す信号については説明を省略する。
【０２３９】
図３３に示すように、反復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオフ指令からオン指令に切り替わると、タイマー回路７８が出力するタイマー信号Ｓ１ｔが期間ｔonだけ有効状態（“Ｈ”状態）となり、その期間だけクロック信号発生回路１６の出力信号Ｓ１０に対応した信号Ｓ１２が反復パルスとして反復パルス発生回路１７Ｃから出力される。
【０２４０】
なお、タイマー信号Ｓ１ｔの有効状態が終わると、無効状態（“Ｌ”状態）となり、タイマー信号Ｓ１ｔが無効状態にある期間は、信号Ｓ１２は無効状態を維持するので、入力信号Ｓ１の状態（ステータス）を常に伝達することにはならず、レベルシフト回路１０００は、正確には準ステータス方式のレベルシフト回路と呼称する場合もある。
【０２４１】
ここで、図３３においては、反復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオン指令からオフ指令に切り替わる状態を併せて例示しており、入力信号Ｓ１がオン指令からオフ指令に切り替わると、タイマー回路７８が出力するタイマー信号Ｓ１ｔが期間ｔoffだけ有効状態となり、この場合は、クロック信号発生回路１６の出力信号Ｓ１０に対応した信号Ｓ１３が反復パルスとして反復パルス発生回路１７Ｃから出力される。
【０２４２】
なお、図３４に、反復パルスに基づく内部オフ信号Ｓ３が有効でない場合に、入力信号Ｓ１が、オフ指令からオン指令に切り替わった場合およびオン指令からオフ指令に切り替わった場合のタイミングチャートを示す。
【０２４３】
図３４に示すように、反復パルスに基づく内部オフ信号信号Ｓ３が有効でない場合（“Ｌ”状態である場合）に、入力信号Ｓ１がオフ指令からオン指令に切り替わると、それに同期してタイマー回路７８が出力するタイマー信号Ｓ１ｔが期間ｔonだけ有効状態となり、その期間だけクロック信号発生回路１６の出力信号Ｓ１０に対応した信号Ｓ１２が反復パルスとして反復パルス発生回路１７Ｃから出力される。また、入力信号Ｓ１がオン指令からオフ指令に切り替わると、タイマー回路７８が出力するタイマー信号Ｓ１ｔが期間ｔoffだけ有効状態となり、この場合は、クロック信号発生回路１６の出力信号Ｓ１０に対応した信号Ｓ１３が反復パルスとして反復パルス発生回路１７Ｃから出力される。
【０２４４】
なお、先に述べたように、反復パルス発生回路１７Ｃの出力信号Ｓ１２およびＳ１３は、無信号状態が継続的に存在するので、ｄｖ／ｄｔ過渡信号による誤りパルスが与えられた場合のパワーデバイスの誤動作が正常動作に復帰する確率は、計算上は若干低下するが、ｄｖ／ｄｔ過渡信号による誤りパルスは、入力信号Ｓ１の切り替わり直後、すなわち、パワーデバイス１２および１３の切り替わり直後に発生する頻度が高いので、タイマー信号Ｓ１ｔの有効期間ｔonおよびｔoffを適切な長さに設定すれば、実用上の問題はない。
【０２４５】
ここで、タイマー信号Ｓ１ｔの有効期間ｔonおよびｔoffの適切な長さとは、ｄｖ／ｄｔ過渡信号により発生する誤りパルス幅以上で、入力信号Ｓ１の最小入力パルス幅未満である。具体的には、誤りパルス幅を１００ｎｓｅｃ程度、最小入力パルス幅を３００ｎｓｅｃ〜１μｓｅｃとして設定すれば良い。
【０２４６】
図３５にタイマー回路７８の構成例を示す。図３５に示すようにタイマー回路７８は、２つのワンショットパルス発生回路７８１および７８２と、ワンショットパルス発生回路７８１および７８２の出力を受けるＯＲ回路７８４と、ワンショットパルス発生回路７８２の入力に接続されたインバータ回路７８３とを有し、入力信号Ｓ１が、ワンショットパルス発生回路７８１に与えられると共に、インバータ回路７８３を介してワンショットパルス発生回路７８２に与えられる構成となっている。そして、ＯＲ回路７８４の出力がタイマー信号Ｓ１ｔとなる。
【０２４７】
なお、ワンショットパルス発生回路７８１および７８２の構成は、例えば、図１４を用いて説明した構成と同じものを使用すれば良く、ワンショットパルス発生回路を構成するインバータ回路Ｇ１〜Ｇ５のしきい値と、キャパシタＣＰの容量とでタイマー信号Ｓ１ｔの有効期間を設定することができる。
【０２４８】
なお、タイマー回路７８は、タイマー信号Ｓ１ｔによって反復パルス発生回路１７Ｃが処理するクロック信号発生回路１６の出力信号Ｓ１０を制限して反復パルスの発生を制御するので、パルス制御手段と呼称する場合もある。
【０２４９】
＜Ｊ−３．作用効果＞
以上説明したように、本発明に係る実施の形態１０のレベルシフト回路１０００においては、入力信号Ｓ１がオフ指令からオン指令に切り替わるタイミングの直前および入力信号Ｓ１がオン指令からオフ指令に切り替わるタイミングの直前には、クロック信号発生回路１６の出力信号Ｓ１０を実質的に無効状態とするので、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態が近接して存在することが防止され、内部オン指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効になる事態が回避される。
【０２５０】
なお、タイマー回路７８の代わりに、カウンタを用いてクロック信号発生回路１６の出力信号Ｓ１０を所定パルス数だけカウントすることでタイマー信号Ｓ１ｔを生成するようにしても良い。この場合、タイマー信号Ｓ１ｔの有効期間の設定が容易にできる。
【０２５１】
なお、これまでに説明した実施の形態１〜８におけるレベルシフト回路（図４を用いて説明したレベルシフト回路２００のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて）に、入力信号Ｓ１がオフ指令からオン指令に切り替わるタイミングの直前および入力信号Ｓ１がオン指令からオフ指令に切り替わるタイミングから所定期間のみ、信号Ｓ２およびＳ３を発生するように、パルス発生部を制御するパルス制御手段を付加することで、上述した効果と同様の効果を奏することができる。
【０２５２】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、第１の入力信号に対応して、オン信号およびオフ信号として、一定の周期のパルスを有する第１および第２の反復パルス信号が与えられ、第１および第２のレベルシフト用半導体素子が周期的にオンすることで、オン信号およびオフ信号が高電位側にレベルシフトされて第１および第２のレベルシフト済み反復パルス信号となる。従って、第１および第２の反復パルス信号にｄｖ／ｄｔ過渡信号による誤りパルスが与えられ、制御部がセット状態になっても、その期間は、オフ信号として正常なパルスが与えられるまでしか持続しない。従って、第１および第２のスイッチングデバイスが共にオン状態となっている期間が限定され、最大でも第１および第２の反復パルス信号の周期に相当する期間となり、その後は正常に制御されるので、第１および第２のスイッチングデバイスが共にオン状態となって短絡し、両者に不具合が生じることを防止できる。
【０２５３】
本発明に係る請求項２記載の半導体装置によれば、パルス発生部において独自に生成したパルス信号を使用するので、独立性の高い半導体装置を得ることができる。
【０２５４】
本発明に係る請求項３記載の半導体装置によれば、第１および第２の反復パルス信号は第１の入力信号と同期するので、第１の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【０２５５】
本発明に係る請求項４記載の半導体装置によれば、第１および第２のレベルシフト済み信号の論理和を取ることで内部クロック信号を得るので、当該内部クロック信号を高電位領域の各構成のクロック信号として使用することで、正確な動作が可能となる。
【０２５６】
本発明に係る請求項５記載の半導体装置によれば、第１の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【０２５７】
本発明に係る請求項６記載の半導体装置によれば、クロック信号または外部クロック信号と第２の入力信号とを受け、第２の入力信号をクロック信号または外部クロック信号に同期させて同期制御信号として出力する同期回路を備え、クロック信号または外部クロック信号に第２の入力信号を同期させることで、高電位側スイッチングデバイスで発生するタイムディレイと、低電位側スイッチングデバイスで発生するタイムディレイとのマッチングを取ることが容易にできる。また、低電位側スイッチングデバイスにおいて意図的にタイムディレイを発生させることで、デッドタイムの制御が容易となり、実際に第１および第２のスイッチングデバイスが休止している期間を短くすることができて、電力効率を向上することができる。また、デッドタイムの設定に際しては、不確定な要素が排除されるので、デッドタイムに大きなマージンを含ませることが不必要となり、電力効率を向上することができる。
【０２５８】
本発明に係る請求項７記載の半導体装置によれば、反復パルス発生部が出力する第１、第２の信号のそれぞれと、第１および第２のワンショットパルス発生回路が出力する第３、第４の信号との論理和を取った信号を、第１および第２の反復パルス信号として使用するので、第１および第２の反復パルス信号と第１の入力信号とが同期し、第１の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【０２５９】
本発明に係る請求項８記載の半導体装置によれば、反復パルス発生部が出力する第１、第２の信号のそれぞれと、ラッチ回路が出力する第３、第４の信号との論理和を取った信号を、第１および第２の反復パルス信号として使用するので、第１および第２の反復パルス信号と第１の入力信号とが同期し、第１の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【０２６０】
本発明に係る請求項９記載の半導体装置によれば、反復パルス発生部が出力する第１、第２の信号のそれぞれと、ラッチ回路が出力する第３、第４の信号との論理和を取った第５、第６の信号を、第１および第２のワンショットパルス発生回路を介することで、デューティ比を小さくするので、第１および第２のレベルシフト用半導体素子動作時間を短くして消費電力を低減することができる。
【０２６１】
本発明に係る請求項１０記載の半導体装置によれば、反復パルス発生部の具体的構成を得ることができる。
【０２６３】
本発明に係る請求項１１記載の半導体装置によれば、第１および第２の反復パルス信号が、所定間隔以上近接して発生することが防止できるので、第１および第２の反復パルス信号が有効な場合に、第１の入力信号が切り替わる場合でも、第１および第２の反復パルス信号がほぼ同時に発生することが防止され、第１および第２の反復パルス信号が同時に与えられた場合に発生するタイムディレイを抑制して、入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間のジッタを抑制できる。
【０２６８】
本発明に係る請求項１２記載の半導体装置によれば、第１の入力信号の、第２の状態への遷移時の直前および第１の状態への遷移時の直前には、クロック信号を実質的に無効状態とするので、第１および第２の反復パルス信号が有効な場合に、第１の入力信号が切り替わる場合でも、第１および第２の反復パルス信号がほぼ同時に発生することが防止され、第１および第２の反復パルス信号が同時に与えられた場合に発生するタイムディレイを抑制して、入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間のジッタを抑制できる。
【０２７２】
本発明に係る請求項１３記載の半導体装置によれば、制御部に第１および第２のレベルシフト済み反復パルス信号が同時に入力されることを防止でき、制御部の誤動作を防止できる。
【図面の簡単な説明】
【図１】  本発明に係る半導体装置の実施の形態１の構成を説明する図である。
【図２】  反復パルス発生回路の構成例を示す図である。
【図３】  本発明に係る半導体装置の実施の形態１の動作を説明するタイミングチャートである。
【図４】  本発明に係る半導体装置の実施の形態２の構成を説明する図である。
【図５】  本発明に係る半導体装置の実施の形態２の動作を説明するタイミングチャートである。
【図６】  本発明に係る半導体装置の実施の形態３の構成を説明する図である。
【図７】  本発明に係る半導体装置の実施の形態３の動作を説明するタイミングチャートである。
【図８】  本発明に係る半導体装置の実施の形態４の構成を説明する図である。
【図９】  本発明に係る半導体装置の実施の形態４の動作を説明するタイミングチャートである。
【図１０】  本発明に係る半導体装置の実施の形態５の構成を説明する図である。
【図１１】  本発明に係る半導体装置の実施の形態５の動作を説明するタイミングチャートである。
【図１２】  本発明に係る半導体装置の実施の形態５の動作を説明するタイミングチャートである。
【図１３】  本発明に係る半導体装置の実施の形態６の構成を説明する図である。
【図１４】  ワンショットパルス発生回路の構成例を示す図である。
【図１５】  ワンショットパルス発生回路の動作を説明するタイミングチャートである。
【図１６】  本発明に係る半導体装置の実施の形態６の動作を説明するタイミングチャートである。
【図１７】  本発明に係る半導体装置の実施の形態７の構成を説明する図である。
【図１８】  本発明に係る半導体装置の実施の形態７の動作を説明するタイミングチャートである。
【図１９】  本発明に係る半導体装置の実施の形態８の構成を説明する図である。
【図２０】  本発明に係る半導体装置の実施の形態８の動作を説明するタイミングチャートである。
【図２１】  本発明に係る実施の形態６の半導体装置にフィルタ回路を備えた構成を示す図である。
【図２２】  フィルタ回路の構成を示す図である。
【図２３】  フィルタ回路を備えた構成の動作を説明するタイミングチャートである。
【図２４】  フィルタ回路を備えた構成の動作を説明するタイミングチャートである。
【図２５】  本発明に係る半導体装置の実施の形態９の構成を説明する図である。
【図２６】  本発明に係る半導体装置の実施の形態９の動作を説明するタイミングチャートである。
【図２７】  本発明に係る半導体装置の実施の形態９の動作を説明するタイミングチャートである。
【図２８】  マスク回路の構成を示す図である。
【図２９】  本発明に係る半導体装置の実施の形態９の変形例の構成を説明する図である。
【図３０】  本発明に係る半導体装置の実施の形態９の変形例の動作を説明するタイミングチャートである。
【図３１】  本発明に係る半導体装置の実施の形態９の変形例の構成を説明する図である。
【図３２】  本発明に係る半導体装置の実施の形態１０の構成を説明する図である。
【図３３】  本発明に係る半導体装置の実施の形態１０の動作を説明するタイミングチャートである。
【図３４】  本発明に係る半導体装置の実施の形態１０の動作を説明するタイミングチャートである。
【図３５】  タイマー回路の構成を示す図である。
【図３６】  従来の半導体装置の構成を説明する図である。
【図３７】  従来の半導体装置の動作を説明するタイミングチャートである。
【符号の説明】
ｔｄ，ｔｄ１〜ｔｄ６  タイムディレイ、Ｄｔ１，Ｄｔ２  デッドタイム。
【図１】
0003773863.tif 000002
【図２】
0003773863.tif 000003
【図３】
0003773863.tif 000004
【図４】
0003773863.tif 000005
【図５】
0003773863.tif 000006
【図６】
0003773863.tif 000007
【図７】
0003773863.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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