(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された一対の電流入力電極と、一対の電圧出力電極を有するホール素子において、前記一対の電流入力電極間に形成された少なくとも１個以上のゲート電極と、このゲート電極に接近して設けられ、前記半導体基板電位を検出するための少なくとも１個以上の電位検出電極とを備えたことを特徴とするホール素子。
【請求項２】
請求項１記載のホール素子を同一の半導体基板上に点対称の位置に複数個形成したことを特徴とする電気量測定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はホール素子の出力電圧が入力電流あるいは磁界に比例することを利用した電流計、磁束計、角変位計および出力電圧が入力電流と磁界の積に比例することを利用した乗算器、電力計、位相計などの電気量測定装置に使用するホール素子の特性改善に関する。
【０００２】
【従来の技術】
ホール素子に電流を流し、これと直交する方向に磁界を作用させると電流と磁界の方向を含む面に直交する方向にホール起電力が発生することが知られている。このような半導体のホール効果を利用した各種の電気量測定装置が広く用いられている。以下、このようなホール素子について図７を用いて説明する。同図（ａ）はホール素子の平面図であって、磁界が加えられていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリアが直進するが、磁界が加えられるとローレンツ力により進路が曲げられてキャリアは斜行するようなる。この結果、両側面での電荷が不平衡になって生じたホール電界が線積分された結果がホール起電力として電圧出力電極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール電界が外部から加えられている磁界とは反対方向のローレンツ力をキャリアに及ぼすので、キャリアは定常状態としては直進するようになる。しかし、キャリアはすべて同じ速度で移動せずにある速度分布をもっているので、平均速度以外のキャリアはローレンツ力がつり合わず、電流通路が曲げられて長くなるために電気抵抗が増加する。この電気抵抗の変化は磁界強度や電流値に依存するほか、製造過程に基づく残留歪み、温度変化、経年変化などによって発生し、オフセット電圧として現れる。例えば、特開平６−１７４７６５号のように、ゲート電極ＰＧ1 ，ＰＧ2 に外部から所定の電圧を印加することによりキャリアの通路を修正してオフセット電圧を消去することができる。４はオフセット補償回路であって、例えば、特開平６−１７４７６５号のように、被測定系の電圧極性を検出して減算回路３から得られるホール素子出力電圧を、その極性が常に被測定電圧の極性と一致するように切り換えて積分することによりオフセット電圧を取り出し、オフセット電圧が零になるようにゲート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオフセット電圧を消去する。
【０００３】
【発明が解決しようとする課題】
しかし、上述した従来のホール素子では、オフセット電圧を補償すべくオフセット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位が被測定電源電圧の変動に伴って変動するので、ホール素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差が被測定電源電圧の変動に同期して変動する。表１は、例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入力電極ＰＩ1 の電位ｖ1 が＋１Ｖから−１Ｖに変わったときのホール素子基板とゲート電極ＰＧ1 の電位差が−２．２Ｖから−１．８Ｖに変化することを示したものである。
【０００４】
【表１】
0003819323.tif 000002
いま、電流入力電極ＰＩ1 ，ＰＩ2 間の距離を１とするとき、ゲート電極ＰＧ1 と電流入力電極ＰＩ2 間の距離をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ1 直下のホール素子基板電位ｖ0 およびホール素子基板とゲート電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）式で表すことができる。
【０００５】
ｖ0 ＝ａｖ1 ＋（１−ａ）ｖ2           （１）
ｖG ＝ｖg −ｖ0                       （２）
表１の例はａ＝０．２の場合である。このように電流入力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール素子基板とゲート電極ＰＧ1 との電位差ｖG が変動するので、オフセット電圧を補償することができないという問題があった。
【０００６】
また、半導体製造時のマスクパターンのずれに伴うホール素子の特性のばらつき、および製造後の機械的なひずみによるピエゾ効果のためにオフセットが発生し、電気抵抗のばらつきが生じるという問題があった。
【０００７】
本発明はこのような従来の問題を解決するためになされたもので、電流入力電極に印加される電圧によってホール素子基板とゲート電極との電位差が変動しないホール素子と特性のばらつきが少ないホール素子を用いた電気量測定装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明は、半導体基板上に形成された一対の電流入力電極と、一対の電圧出力電極を有するホール素子において、前記一対の電流入力電極間に形成された少なくとも１個以上のゲート電極と、このゲート電極に接近して設けられ、前記半導体基板電位を検出するための少なくとも１個以上の電位検出電極とを備えたことを要旨とする。
【０００９】
また、請求項２記載の発明は、請求項１記載のホール素子を同一の半導体基板上に、点対称の位置に複数個形成したことを要旨とする。
【００１０】
請求項１記載の発明はこのような手段を講じたことにより、ゲート電極近傍のホール素子基板電位を検出することができる。
【００１１】
また、請求項２記載の発明はこのような手段を講じたことにより、半導体製造時のホール素子の幾何学的配置に伴う誤差を減少させることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は第１の発明のホール素子の一実施の形態における構造を示す平面図である。同図において、１ａはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流れ方向に直交する位置に同じ半導体基板上に形成された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極、ＰＳ1 はゲート電極ＰＧ1 ，ＰＧ2 に接近して設けられた半導体基板上に形成した電位検出電極である。
【００１３】
したがって、以上のように構成されたホール素子では、電位検出電極ＰＳ1 の電位からゲート電極ＰＧ1 ，ＰＧ2 近傍の半導体基板電位を知ることができる。
【００１４】
図２は第２の発明のホール素子の一実施の形態における構造を示す平面図である。同図において、１ｂはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流れ方向に直交する位置に同じ半導体基板上に形成された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極である。一対の電流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の近傍に設けられている方の電流入力電極ＰＩ2 はゲート電極ＰＧ1 ，ＰＧ2 に接近し、かつ、ゲート電極ＰＧ1 ，ＰＧ2 を囲むように凹形形状に形成されている。
【００１５】
したがって、以上のように構成されたホール素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入力電極ＰＩ2 の電位をほぼ同電位に保持することができる。
【００１６】
図３は第１の発明のホール素子を用いた電気量測定装置の一実施の形態の構成を示すブロック構成図であって、電力計として使用する場合の一例である。同図において、１ａは第１の発明のホール素子であって、被測定系の電流は磁界強度に変換されて同図の紙面と直交する方向に磁界Ｂa として加えられる。２は被測定系の電源電圧を電流入力端子ＰＩ1 へ印加するために電圧変換とインピーダンス変換をする入力回路、３は電圧出力電極ＰＶ1 ，ＰＶ2 から出力されるホール起電力の同相分を除去して差分出力を得る減算回路である。４は被測定系の電圧極性を検出して減算回路３から得られるホール起電力を、その極性が常に被測定系の電源電圧の極性と一致するように切り換えて積分することによりオフセット電圧を取り出し、オフセット電圧が零になるようにゲート電極ＰＧ1 に電圧を印加するオフセット補償回路である。５は電位検出電極ＰＳ1 の電位を接地電位に保持するように電流入力電極ＰＩ2 の電位を制御する電極電位制御手段として使われている演算増幅回路である。
【００１７】
次に、以上のように構成された電力計の動作について説明する。被測定系の電流は磁界強度に変換されて同図の紙面と直交する方向に磁界Ｂa として加えられる。被測定系の電源電圧は入力回路２によって電圧変換とインピーダンス変換が行われ、電流入力端子ＰＩ1 へ印加される。被測定系の電流と電圧の積に比例するホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力され、減算回路３によりホール起電力の同相分が除去されて出力端子ＴOUT およびオフセット補償回路４へ出力される。オフセット補償回路４は被測定系の電圧極性を検出して減算回路３から得られるホール起電力の極性が常に被測定系の電源電圧の極性と一致するように切り換えて積分することにより、オフセット電圧に比例する直流電圧を取り出す。そして、このオフセット電圧に比例する電圧が零になるようにゲート電極ＰＧ1 へ印加する電圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2 の電位を比例配分した（１）式で与えられるｖ0 であるから、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ2 の変動に伴って変化する。したがって、ホール素子基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に設定するためにはゲート電極ＰＧ1 直下のホール素子基板部の電位を一定値に保持する必要がある。そこで、演算増幅回路５によりゲート電極ＰＧ1 に近接する電位検出電極ＰＳ1 の電位を一定値（本実施の形態では接地電位）に保持するように電流入力電極ＰＩ2 の電位を制御することにより、被測定電圧の影響を受けないようにホール素子基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に保持することができるので、オフセット電圧を効果的に消去した電力計を構成することができる。
【００１８】
したがって、以上のような実施の形態の構成によれば、被測定系の電源電圧値の如何に関わらず電力値に正しく比例する電圧出力を得ることができる。
【００１９】
図４は第２の発明のホール素子を用いた電気量測定装置の実施の形態の構成を示すブロック構成図である。同図において、１ｂは第２の発明のホール素子、以下、入力回路２、減算回路３、オフセット補償回路４はいずれも図３の同一符号を付した構成要素と同一であり、その動作も図３における上述の説明と同一であるから説明を省略する。本実施の形態ではゲート電極ＰＧ1 ，ＰＧ2 に接近してゲート電極ＰＧ1 ，ＰＧ2 を囲むように電流入力電極ＰＩ2 を凹形形状に形成しているホール素子１ｂを用いているので、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入力電極ＰＩ2 の電位をほぼ同電位に保持することができる。
【００２０】
したがって、このような実施の形態の構成では電流入力電極ＰＩ2 の電位を一定値（例えば接地電位）に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2 直下の電位もほぼ一定値に保持されるので、オフセット電圧の補正を効果的に行った電力計を構成することができる。
【００２１】
図５は同一の半導体基板６上に第１の発明の４個のホール素子１ａ−１，１ａ−２，１ａ−３および１ａ−４を点対称の位置に形成した一実施の形態における構造を示す平面図である。ホール素子１ａ−ｉ（ｉ＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1 ，ＰＧ2 、電位検出電極をＰＳ1iとするとき、電圧出力端子Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続されている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）および４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）がすべて並列に接続されている。また、電位検出端子Ｓ1 には４個の電位検出電極ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続されている。
【００２２】
したがって、このような実施の形態の構成では、半導体製造時のマスクパターンのずれに伴うホール素子の特性のばらつき、および製造後の機械的なひずみによる起電力や電気抵抗が相殺されるのでオフセットを減少させることができる。
【００２３】
図６は同一の半導体基板７上に第２の発明の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３および１ｂ−４を点対称の位置に形成した一実施の形態における構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，ＰＧ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続されている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）および４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）がすべて並列に接続されている。また、ゲート端子Ｇ1 とＧ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，２，３，４）がすべて並列に接続されている。
【００２４】
したがって、このような実施の形態の構成では、半導体製造時のマスクパターンのずれに伴うホール素子の特性のばらつき、および製造後の機械的なひずみによる起電力や電気抵抗が相殺されるのでオフセットを減少させることができる。
【００２５】
【発明の効果】
以上説明したように請求項１記載の発明によれば、ゲート電極近傍のホール素子基板電位を検出することができる。
【００２６】
また、請求項２記載の発明によれば、ホール素子の特性のばらつき、および機械的なひずみによる起電力や電気抵抗を相殺し、オフセットが少ないホール素子を構成することができる。
【図面の簡単な説明】
【図１】第１の発明のホール素子の一実施の形態における平面図である。
【図２】第２の発明のホール素子の一実施の形態における平面図である。
【図３】第１の発明のホール素子を用いた電気量測定装置の一実施の形態における構成を示すブロック構成図である。
【図４】第２の発明のホール素子を用いた電気量測定装置の一実施の形態における構成を示すブロック構成図である。
【図５】同一の半導体基板上に第１の発明の４個のホール素子を点対称の位置に形成した一実施の形態における構造を示す平面図である。
【図６】同一の半導体基板上に第２の発明の４個のホール素子を点対称の位置に形成した一実施の形態における構造を示す平面図である。
【図７】従来のホール素子の構造を示す平面図および電気量測定装置のブロック構成図である。
【符号の説明】
１  ホール素子
２  入力回路
３  減算回路
４  オフセット補償回路
５  演算増幅回路
Ｉ1 ，Ｉ2   電流入力端子
Ｖ1 ，Ｖ2   電圧出力端子
Ｇ1 ，Ｇ2   ゲート端子
Ｓ1   電位検出端子
ＰＩ1 ，ＰＩ2   電流入力電極
ＰＶ1 ，ＰＶ2   電圧出力電極
ＰＧ1 ，ＰＧ2   ゲート電極
ＰＳ1   電位検出電極
【図１】
0003819323.tif 000003
【図２】
0003819323.tif 000004
【図３】
0003819323.tif 000005
【図４】
0003819323.tif 000006
【図５】
0003819323.tif 000007
【図６】
0003819323.tif 000008
【図７】
0003819323.tif 000009