(57)【特許請求の範囲】
【請求項１】
通常モードのとき、周期Ｔのクロックパルスまたはビット長Ｔの試験データを生成する波形整形回路と、その波形整形回路の出力を所定のレベルに増幅して、被試験デバイス（以下ＤＵＴと称す）に供給するドライバとより成り、前記波形整形回路出力端より前記ドライバ出力端までの伝搬遅延時間がほぼτ１に等しい複数チャネルのピン対応回路と、
高速モードのとき、周期Ｔ／４のクロックパルスをＤＵＴに印加する高速モード用付加回路と、
を備えたＩＣ試験装置において、
少なくとも第１、第２ピン対応回路の第１，第２波形整形回路が、前記通常モードの他に、パルス幅Ｔ／８，周期Ｔ／２のパルスであって、かつ第２波形整形回路の出力パルスは第１波形整形回路の出力パルスよりＴ／４だけ遅れて出力される高速モードを有し、
前記高速モード用付加回路は、第１，第２波形整形回路の前記高速モードの出力パルスの論理和をとるオア回路と、そのオア回路の出力を２分配して、一方の分配出力を第１ピン対応回路の第１ドライバに入力する分配回路と、その分配回路の他方の出力を遅延させる可変遅延回路と、その可変遅延回路の出力を所定のレベルに増幅してＤＵＴに供給する高速ドライバとを有し、
前記可変遅延回路は、前記付加回路の伝搬遅延時間が前記各ピン対応回路の波形整形回路出力端よりドライバ出力端までの前記伝搬遅延時間τ１にほぼ等しくなるように遅延量が設定されていることを特徴とするＩＣ試験装置。
【請求項２】
請求項１において、高速モードのとき前記分配回路の一方の出力を選択し、通常モードのとき前記第１波形整形回路の出力を選択して前記第１ドライバに入力するスイッチ手段が前記付加回路に設けられていることを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、通常モードと高速モードとを有するＩＣ試験装置に関する。
【０００２】
【従来の技術】
従来この種のＩＣ試験装置は、図３，図４に示すように、高速モードのとき、周期Ｔ／４のクロックパルスを被試験デバイス（以下ＤＵＴと称す）３の所定のピン（この例ではピンＰａ）に印加する高速モード用付加回路１と、ピン対応回路ＣＨ１〜ＣＨｎとを備えている。
【０００３】
ピン対応回路ＣＨｉ（ｉ＝１〜ｎ）は、通常モードのとき、周期Ｔ，デュティ５０％のクロックパルスＣＬＫまたはビット長Ｔの試験データＤを生成する波形整形回路Ｗｉと、その波形整形回路Ｗｉの出力を所定のレベルに増幅して、ＤＵＴ３のピンに供給するドライバＤＶｉとより成る。なお各チャネルの波形整形回路Ｗｉの出力端よりドライバＤＶｉの出力端までの伝搬遅延時間がほぼτ１（例えばτ１≒２０ns）に等しいように調整されている。この遅延時間τ１の大部分はドライバＤＶｉの遅延時間で占められている。高速モードのときには、この例では波形整形回路Ｗｉ（ｉ＝１〜４）が、パルス幅Ｔ／４，周期Ｔで、順次位相の遅れたパルスＳｉを出力する。このパルスＳｉはドライバＤＶｉを通じてほぼτ１（≒２０ns）だけ遅れたパルスＳｉ′となって高速モード用付加回路１に入力される。
【０００４】
この付加回路１は不一致回路ＸＯＲ１〜ＸＯＲ３と高速ドライバＤＶａとで構成される。ドライバＤＶ１，ＤＶ２の出力Ｓ１′，Ｓ２′をＸＯＲ１でエクスクルーシブオアをとった出力Ｓ５と、ドライバＤＶ３，ＤＶ４の出力Ｓ３′，Ｓ４′をＸＯＲ２でエクスクルーシブオアをとった出力Ｓ６とを更にＸＯＲ３でエクスクルーシブオアを取り、その出力Ｓ７を高速ドライバＤＶａで所定のレベルに増幅し、その増幅出力Ｓ８をＤＵＴ３のピンＰａに印加する。
【０００５】
図４のＳ５〜Ｓ８はＸＯＲ１〜ＸＯＲ３及びＤＶａの遅延時間をゼロと仮定したときの波形である。しかし、実際にはこれらの各回路には遅延時間が存在し、付加回路１全体の遅延時間は、例えばＴｄ＝３２０nsにも達し、その出力は図４のＳ８′のようにＣＨｍ，ＣＨｎの通常モードの試験データＤ′やクロックＣＬＫ′に対してＴｄだけ遅れてしまう。
【０００６】
このような遅れが生じないように実際には、高速モード用のパルスＳ１〜Ｓ４を通常モードのデータＤやクロックＣＬＫよりＴｄだけ早く出力するように波形整形回路Ｗ１〜Ｗ４をプログラム制御している。
通常ドライバＤＶｉは、例えば遅延時間が２０ns程度であり、パルス幅が１０ns以上のパルスを入力できるのに対して、高速ドライバＤＶａは例えば遅延時間が１０ns程度で、パルス幅が５ns以上のパルスを入力できる。しかしながら、高速ドライバの価格は通常ドライバのそれの数倍以上であるので、その使用は必要最小限にとどめなければならない。
【０００７】
【発明が解決しようとする課題】
▲１▼  従来のＩＣ試験装置では、高速モードのとき付加回路１の遅延時間Ｔｄだけ早くパルスを出力するように、該当する波形整形回路Ｗ１〜Ｗ４をプログラム制御する必要があり、ソフトウエアに手間が掛かる問題がある。
▲２▼  ４倍速クロックを１チャネル分発生させるために、ピン対応回路ＣＨｉを４チャネル分使用する必要があり、ＤＵＴの試験できるピン数が減少してしまう。
この発明は、これらの問題を解決することを目的としている。
【０００８】
【課題を解決するための手段】
（１）請求項１の発明は、通常モードのとき、周期Ｔのクロックパルスまたはビット長Ｔの試験データを生成する波形整形回路と、その波形整形回路の出力を所定のレベルに増幅して、被試験デバイス（以下ＤＵＴと称す）に供給するドライバとより成り、前記波形整形回路出力端より前記ドライバ出力端までの伝搬遅延時間がほぼτ１に等しい複数チャネルのピン対応回路と、高速モードのとき、周期Ｔ／４のクロックパルスをＤＵＴに印加する高速モード用付加回路とを備えたＩＣ試験装置に関する。
【０００９】
少なくとも第１、第２ピン対応回路の第１，第２波形整形回路が、前記通常モードの他に、パルス幅Ｔ／８，周期Ｔ／２のパルスであって、かつ第２波形整形回路の出力パルスは第１波形整形回路の出力パルスよりＴ／４だけ遅れて出力される倍速モードを有する。
高速モード用付加回路は、第１，第２波形整形回路の高速モードの出力パルスの論理和をとるオア回路と、そのオア回路の出力を２分配して、一方の分配出力を第１ピン対応回路の第１ドライバに入力する分配回路と、その分配回路の他方の出力を遅延させる可変遅延回路と、その可変遅延回路の出力を所定のレベルに増幅してＤＵＴに供給する高速ドライバとを有する。
【００１０】
可変遅延回路は、付加回路の伝搬遅延時間が各ピン対応回路の波形整形回路出力端よりドライバ出力端までの伝搬遅延時間τ１にほぼ等しくなるように遅延量が設定される。
（２）請求項２の発明では、前記（１）において、高速モードのとき分配回路の一方の出力を選択し、通常モードのとき第１波形整形回路の出力を選択して第１ドライバに入力するスイッチ手段が付加回路に設けられている。
【００１１】
【発明の実施の形態】
この発明の実施例を図１，図２に、図３と対応する部分に同じ符号を付けて示し、重複説明を省略する。
この発明では、少なくとも２つのピン対応回路ＣＨ１，ＣＨ２に含まれる波形整形回路Ｗ１，Ｗ２は通常モードの他に、パルス幅Ｔ／８（Ｔは通常モードのときのクロック周期または試験データのビット長），周期Ｔ／２のパルスであって、かつ波形整形回路Ｗ２の出力パルスが波形整形回路Ｗ１の出力パルスよりＴ／４だけ遅れて出力する高速モードを備えている。
【００１２】
また、高速モード用付加回路１は、波形整形回路Ｗ１，Ｗ２の高速モードの出力パルスの論理和をとるオア回路ＯＲと、そのオア回路ＯＲの出力を２分配して一方の分配出力をドライバＤＶ１に入力する分配回路ＤＩＳと、その分配回路ＤＩＳの他方の出力を遅延させる可変遅延回路ＤＬと、その可変遅延回路ＤＬの出力を所定のレベルに増幅してＤＵＴのピンＰａに供給する高速ドライバＤＶａとを備えている。
【００１３】
可変遅延回路ＤＬは、付加回路１の遅延時間が各ピン対応回路ＣＨｉの波形整形回路Ｗｉの出力端よりドライバＤＶｉの出力までの遅延時間τ１（例えば２０ns）にほぼ等しくなるように遅延量τ２が設定される。オア回路ＯＲ及び分配回路ＤＩＳの各遅延時間は通常１ns以下で、前記各チャネルの遅延時間τ１（２０ns）に比べて無視できる場合が多い。その場合には付加回路１の遅延時間τ１は可変遅延回路ＤＬの遅延時間τ２と高速ドライバＤＶａの遅延時間τ３の和となり、τ１≒２０ns，τ３≒１０nsの場合には、τ２≒１０nsとなる。
【００１４】
可変遅延回路ＤＬはオア回路ＯＲ及び分配回路ＤＩＳの遅延時間を無視できる場合には、例えば波形整形回路Ｗ１よりパルス幅１００nsのＮＲＺ波形を出力し、付加回路１の出力端子ＯＰａと、ＣＨ１の出力端子ＯＰ１との各出力波形を波形測定器で観測して、位相が一致するように遅延量を調整すればよい。
この発明では、付加回路１の遅延時間が各ピン対応回路ＣＨｉに関連する前記遅延時間τ１にほぼ等しくなるように設定されているので、図２に示すようにＤＵＴのピンに印加する高速クロックＳｄ及び通常モードの試験データＤ′及びクロックＣＬＫ′の位相が周期Ｔごとに一致する。従って、従来のように波形整形回路Ｗ１，Ｗ２の高速モードのときの出力パルスＳ１，Ｓ２を通常モードのデータＤ′及びクロックＣＬＫ′より早く出力させるようにプログラム制御する必要はない。
【００１５】
付加回路１のスイッチ手段ＳＷ１，ＳＷ２は付加回路１を使用するときにオンに制御される。このようなスイッチ手段及びオア回路ＯＲは、２チャネル分のピン対応回路を用いて４倍速のクロックを発生させる目的で、予め波形整形回路に実装してある場合も多い。そのような場合には、勿論それらの回路を利用すれば付加回路をより簡単に構成できる。
【００１６】
ＳＷ３は、高速モードのとき分配回路ＤＩＳの一方の出力を選択し、通常モードのとき波形整形回路Ｗ１の出力を選択してドライバＤＶ１に入力するスイッチ手段である。
なお、付加回路１を用いて試験する場合には、出力端子ＯＰ１，ＯＰ２はＤＵＴに接続されない端子である。
【００１７】
【発明の効果】
▲１▼  この発明で用いる高速モード用付加回路１は、その伝搬遅延時間が各ピン対応回路ＣＨｉの波形整形回路Ｗｉの出力端よりドライバＤＶｉの出力端までの伝搬遅延時間τ１にほぼ等しくなるように遅延量が設定されている。従って、従来のようにプログラム制御によって波形整形回路の出力パルスのタイミングを調整する必要がなくなり、プログラマの負担を軽減することができる。
【００１８】
▲２▼  この発明では、４倍速クロックを発生するのにピン対応回路を２チャネル分使用すれば足りる。従って、従来の１／２のチャネル数でよくなり、それだけ試験できるＤＵＴのピン数が増加する。
【図面の簡単な説明】
【図１】この発明の実施例を示すブロック図。
【図２】図１のタイミングチャート。
【図３】従来のＩＣ試験装置の要部のブロック図。
【図４】図３のタイミングチャート。
【図１】
0003819593.tif 000002
【図２】
0003819593.tif 000003
【図３】
0003819593.tif 000004
【図４】
0003819593.tif 000005