(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられている第１絶縁膜内に設けられ、導電物質からなる本体と、
前記第１絶縁膜上に設けられている第２絶縁膜内に設けられ、前記本体の上部に連結され前記本体の幅より狭く形成され、平坦化された上面を有し、導電物質からなる突起部と、
を備えることを特徴とする半導体装置の配線。
【請求項２】
前記本体は、多角柱形状または半球形状であることを特徴とする請求項１記載の半導体装置の配線。
【請求項３】
前記導電物質は、タングステン、アルミニウム、タングステン合金及びアルミニウム合金からなる一群から選択される何れか一つであることを特徴とする請求項１記載の半導体装置の配線。
【請求項４】
請求項１記載の半導体装置の配線を備え、
前記配線は、ＶSSラインまたはワードラインであることを特徴とするＳＲＡＭ装置。
【請求項５】
前記第１絶縁膜は、前記第２絶縁膜より蝕刻率が大きな物質からなることを特徴とする請求項１記載の半導体装置の配線。
【請求項６】
前記第１絶縁膜及び第２絶縁膜により絶縁されて配線と絶縁されている導電性スタッドをさらに備え、
前記導電性スタッドは、前記半導体基板に接続され、前記突起部の平坦化された表面と同一の高さの平坦化されている表面を有することを特徴とする請求項１記載の半導体装置の配線。
【請求項７】
半導体基板上に第１絶縁膜を形成する第１絶縁膜形成段階と、
前記第１絶縁膜上に前記第１絶縁膜より蝕刻率が小さな第２絶縁膜を形成する第２絶縁膜形成段階と、
前記第２絶縁膜をパタニングし、前記第１絶縁膜の表面が露出する開口部を有する第２絶縁膜パターンを形成する第２絶縁膜パターン形成段階と、
前記開口部から露出する第１絶縁膜の表面をパタニングし、前記開口部より幅が大きなトレンチを形成するトレンチ形成段階と、
前記トレンチ及び前記開口部の内表面に導電膜を形成する導電膜形成段階と、
前記導電膜を平坦化し、前記開口部の内部に突起部、ならびに前記トレンチの内部に前記突起部より幅の大きな本体を形成する導電膜平坦化段階と、
を含むことを特徴とする半導体装置の配線の製造方法。
【請求項８】
前記トレンチ形成段階では、前記第２絶縁膜パターンと比較して蝕刻率の大きな前記第１絶縁膜を乾式蝕刻または湿式蝕刻し、前記開口部の露出幅よりも大きなトレンチを形成することを特徴とする請求項７記載の半導体装置の配線の製造方法。
【請求項９】
前記導電膜形成段階は、導電膜としてタングステン、アルミニウム、タングステン合金及びアルミニウム合金からなる一群から選択される何れか一つを使用することを特徴とする請求項７記載の半導体装置の配線の製造方法。
【請求項１０】
前記導電膜形成段階より前に、前記第２絶縁膜パターン及び前記第１絶縁膜を順次パタニングし前記半導体基板の一部が露出するコンタクトホールを形成するコンタクトホール形成段階をさらに含み、
前記導電膜形成段階では、前記トレンチ及び前記開口部とともに前記コンタクトホールにも導電膜を形成し、
前記導電膜形成段階では、前記トレンチ、前記開口部及び前記コンタクトホールに形成された導電膜をともに平坦化し、前記コンタクトホール内に導電性スタッドを形成することを特徴とする請求項７記載の半導体装置の配線の製造方法。
【請求項１１】
前記導電膜平坦化段階では、化学機械的研磨方法により前記第２絶縁膜パターンの上面を研磨の終点として前記導電膜を研磨することを特徴とする請求項７記載の半導体装置の配線の製造方法。
【請求項１２】
請求項７記載の半導体装置の配線の製造方法により製造され、
前記配線は、ＶSSラインまたはワードラインであることを特徴とするＳＲＡＭ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の配線及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化または高速化することによって多層の配線構造が要求されている。これにより、金属配線のピッチの減少、または後続配線を形成する場合の写真工程における整列マージン確保が重要視されている。このような金属配線のピッチ減少をさせ、または整列マージン確保するためには金属配線を絶縁する絶縁膜の平坦度を高くすることが必要である。
【０００３】
絶縁膜の平坦度を高めるために絶縁膜を平坦化する工程が必須に要求されている。例えば、絶縁膜を形成した後、絶縁膜を化学的機械的研磨（Chemical Mechanical polishing；以下「CMP」という）方法で全体的に研磨する方法が試みられている。このＣＭＰ方法を利用して絶縁膜を平坦化する工程は、特に多層配線構造の製造における工程マージン確保及び工程安定化に必要である。
【０００４】
図１は従来の半導体装置の配線の断面を概略的に示している。
具体的に、平坦化方法としてＣＭＰ方法を使用するＳＲＡＭ（Static Random Access Memory）装置を例として従来の配線構造を説明する。半導体基板１０上に形成されたドレインまたはソース領域１５、ゲート電極２３及びＶCCライン４０の下部を第１絶縁膜３１の金属配線、例えば第１配線６１から絶縁する。第１絶縁膜３１は高い平坦度を確保するためにＣＭＰ方法で平坦化されている。
【０００５】
第１絶縁膜３１上に形成された第２絶縁膜３５の溝には、第１配線６１が設けられている。即ち、第１配線６１はダマシーン（damascene）工程で形成される。そして、第２絶縁膜３５及び第１絶縁膜３１を貫通するコンタクトホール内に導電性スタッド６３が形成され、ドレインまたはソース領域１５に接触している。第１配線６１及びスタッド６３は、溝またはコンタクトホールに導電膜を形成した後、ＣＭＰ方法で研磨して形成されている。このようにＣＭＰ方法で平坦化し、第１配線６１または導電性スタッド６３を形成することは、この工程以後に遂行される工程における工程マージンの確保、または多層配線構造を形成するために必要である。
【０００６】
しかしながら、上記のようなＣＭＰ方法で研磨する場合、過研磨が起こる恐れがある。この過研磨現象によって第１配線６１または導電性スタッド６３が過多蝕刻される恐れがある。第１配線６１は半導体装置において、ワードラインまたはＶSSラインの役割を有している。従って、過多蝕刻は第１配線６１の断面積を縮小させるため、第１配線６１の抵抗が増加、または短絡が発生することが考えられる。この第１配線６１の抵抗の増加等は半導体装置の動作速度低下、または誤動作の原因となることがある。一方、導電性スタッド６３は第１配線６１の上部に形成される第２配線に連結される。
【０００７】
【発明が解決しようとする課題】
そこで、本発明の目的は、ＣＭＰ方法などの平坦化方法を適用する場合、配線の過多蝕刻を防止し配線の抵抗の増加または短絡を防止することができる半導体装置の配線及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の問題を解決するために本発明の半導体装置の配線によると、半導体基板上の第１絶縁膜内に導電物質よりなる本体及び突起部とを備えている。本体は多角柱形状または半球形状である。突起部は導電物質よりなり、第１絶縁膜上に設けられた第２絶縁膜内に設けられ、本体の上面に連結され本体の幅より小さく形成され、平坦化した上面を有している。
【０００９】
第１絶縁膜は第２絶縁膜より蝕刻率が大きな物質からなる。また、第１絶縁膜及び第２絶縁膜によって配線と絶縁され、半導体基板に連結され、配線の平坦化した表面と同一高さの平坦化した表面を有する導電性スタッドをさらに備えることもできる。
【００１０】
導電物質としてはタングステン、アルミニウム、タングステン合金またはアルミニウム合金を用いる。この配線構造はＳＲＡＭ装置のような半導体装置に適用でき、この場合、配線はＶSSラインまたはワードラインとして利用可能である。
【００１１】
本発明の半導体装置の配線の製造方法によると、半導体基板上に第１絶縁膜を形成し、第１絶縁膜上に第１絶縁膜より蝕刻率が小さな第２絶縁膜を形成する。そして第２絶縁膜をパタニングし、第１絶縁膜の表面の一部が露出するような開口部を有する第２絶縁膜パターンを形成する。開口部から露出する第１絶縁膜をパタニングし、開口部の幅よりも大きなトレンチを形成する。そして、トレンチの内部及び開口部の内部に導電膜を形成する。さらに、導電膜を平坦化し、開口部の内部には突起部を、トレンチの内部には突起部より幅の広い本体を形成する。
【００１２】
トレンチを形成する場合、第２絶縁膜パターンよりも蝕刻率の大きな第１絶縁膜を乾式蝕刻または湿式蝕刻し、露出する開口部の幅より大きなトレンチを形成することができる。導電膜を形成する場合、導電膜としてタングステン、アルミニウム、タングステン合金及びアルミニウム合金からなる一群より選択される何れか一つを使用して導電膜を形成することができる。
【００１３】
導電膜を形成するよりも前に、第２絶縁膜パターン及び第１絶縁膜を順次パタニングし、半導体基板の一部が露出するようなコンタクトホールを形成する段階をさらに含むことができる。導電膜を形成する場合、トレンチ及び開口部とともにコンタクトホールに導電膜を同時に形成し、導電膜を平坦化する場合、コンタクトホールに形成した導電膜をともに平坦化し、コンタクトホール内に導電性スタッドを形成することができる。導電膜を平坦化する場合、第２絶縁膜パターンの上面を研磨の終点として化学機械的研磨方法で導電膜を研磨することができる。
【００１４】
上記ような製造方法で製造した半導体装置の配線はＳＲＡＭ装置のような半導体装置に適用でき、この場合、配線はＶSSラインまたはワードラインとして利用することができる。
【００１５】
本発明によると、配線の過多蝕刻を防止するとともに、ＣＭＰ方法などの平坦化方法を用いて配線をパタニングすることができるので、配線の抵抗の増加または短絡の発生を防止することができる。また、多層配線構造を適用したり、後続工程におけるマージンの確保、工程安定化を実現することができる。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の複数の実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されるものではない。本発明の実施例は当業界で平均の知識を有する者に本発明をより完全に説明するために提供されるものであり、図面に記載された膜の厚さはより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で示された要素は同じ要素を意味する。またある膜が他の膜または半導体基板の「上」にある、または接触してあると記載されている場合、ある膜は他の膜または半導体基板に直接接触し存在、またはその間に第３の膜が介在する場合もある。
【００１７】
（第１実施例）
図２に基づいて本発明の第１実施例によるＳＲＡＭ装置の配線構造を説明する。図２はＳＲＡＭ装置の一断面を例として示したが、本発明がこれに限られることと解釈されるわけでなく、多層の配線構造が用いられる多様な集積回路に適用できる。
【００１８】
具体的に、本発明の第１実施例による配線構造は、本体６１０ｂの幅より狭く前記本体の上面に形成されて上部表面が平坦化した突起部６１０ｐからなる導電膜としての第１配線６１０を有する。第１配線６１０はＳＲＡＭ装置のＶSSラインまたはワードラインの役割をすることができる。従って、図２に示していないが第１配線６１０はゲート電極２３０または半導体基板１００の活性領域１５０と導電性コンタクト等に電気的に連結される。即ち、第１配線６１０はゲート電極２３０に連結されてワードラインとして用いられたり半導体基板１００の活性領域１５０に連結されてＶSSラインとして用いられる。
【００１９】
第１配線６１０は下部の半導体基板１００またはゲート電極２３０またはＶCCライン４００と第１絶縁膜３３０によって分離されて絶縁される。第１絶縁膜３３０は酸化シリコンのような絶縁物から形成され、ＣＭＰ方法のような平坦化方法で平坦化されている。また、第１絶縁膜３３０は第１配線６１０の本体６１０ｂを絶縁する。例えば、本体６１０ｂの側部及び下部を絶縁する。
【００２０】
第１絶縁膜３３０の上部には第２絶縁膜がパタニングされた第２絶縁膜パターン３５５が形成されている。第２絶縁膜パターン３５５は第１配線６１０の突起部６１０ｐの側部及び本体６１０ｂの上部表面の一部を覆うことにより、突起部６１０ｐの平坦化された上面が露出する。これにより、第１配線６１０の露出の部分は、突起部６１０ｐの上面だけに限られる。
【００２１】
また、第２絶縁膜パターン３５５は第１絶縁膜３３０と蝕刻率が異なる絶縁物質よりなる。例えば、第１絶縁膜３３０を酸化シリコンで形成すると、第２絶縁膜パターン３５５を窒化シリコンで形成する。窒化シリコンは酸化シリコンに比べて蝕刻率が小さいため、酸化シリコンを選択的に蝕刻することができる。従って、第１絶縁膜３３０が選択的に蝕刻され、上記のように本体６１０ｂ及び突起部６１０ｐを有する第１配線６１０が形成することができる。
【００２２】
図２には、第１配線６１０の本体６１０ｂが一定の角を成す形態、例えば四角断面を有する多角柱形状であることが示されている。この形態は、第１絶縁膜３３０を選択的に乾式蝕刻してエッジ及びコーナーが一定の角を有するようなトレンチを形成することによって得られる。
【００２３】
一方、多層配線構造を導入するためには、第１配線６１０の上部構造として第２配線６７０を形成する必要がある。この場合、第２配線６７０は導電性スタッド６５０によって半導体基板１００のドレインまたはソース領域のような活性領域１５０に連結される。
【００２４】
一方、半導体装置が高集積化または高速化することによって、この第２配線６７０を形成する工程などの後続工程では、工程マージンの確保または工程の安定化が要求される。従って、このような工程マージン確保または工程の安定化を実現するために第１配線６１０及び第２絶縁膜パターン３５５が形成された結果物の表面が高い平坦度を有するようにする必要がある。
【００２５】
これによって、上記のような高い平坦度を確保するために第１配線６１０をパタニングする場合、ＣＭＰ方法のような平坦化を実施する。例えば、第２絶縁膜パターン３５５の全面に導電膜を形成する。その後、ＣＭＰ方法により導電膜を全体的に研磨する。この時、研磨の終点としては第２絶縁膜パターン３５５の上面を用いる。例えばＣＭＰ方法のような平坦化による全体的な研磨によって、全体的に高い平坦度を有する表面を確保し、第１配線６１０を形成することができる。
【００２６】
この場合、本発明の第１実施例では第１配線６１０の突起部６１０ｐの上部表面のみがＣＭＰ方法によって研磨される。一方、第１配線６１０の残りの上部表面、即ち、本体６１０ｂの上面は第２絶縁膜パターン３５５によって覆われており、ＣＭＰ方法による研磨から保護されている。
【００２７】
前述したように本発明の第１実施例による配線構造の第１配線６１０は上部表面の一部のみをＣＭＰ方法のような平坦化方法によって平坦化する。そのため、過多蝕刻などの現象が発生しても過多蝕刻される面積は微小である。このように過多蝕刻される面積が小さいので過多蝕刻による第１配線６１０の断面積の減少は微小である。
【００２８】
従って、過多蝕刻による第１配線６１０の断面積の減少が防止できるため、配線の抵抗の増加または短絡などを防止することができる。さらに、第１配線６１０が露出する面積を縮小できるので、全体的な平坦度が増加する。これにより、第１配線６１０の上部に第２配線６７０を形成する後続工程の工程マージンをさらに確保でき、後続工程の安定化が実現できる。
【００２９】
図３〜図８に基づいて、本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明する。
図３に示すように、半導体基板１００上にＮ+またはＰ+の活性領域１５０を形成する。活性領域１５０はＭＯＳトランジスタのドレイン領域またはソース領域として用いられる。そして、ゲート酸化膜２１０、ゲート電極２３０またはスペーサ２５０などを形成する。
【００３０】
次に、ゲート電極２３０を絶縁する層間絶縁膜３１０を形成する。層間絶縁膜３１０上に導電物質、例えば不純物がドーピングされた多結晶質シリコンを蒸着し、写真蝕刻工程でパタニングしＶCCライン４００を形成する。
【００３１】
図４に示すように、ＶCCライン４００を覆って絶縁する第１絶縁膜３３０を形成する。例えば、酸化シリコンのような絶縁物質を用いて第１絶縁膜３３０を形成する。以後に、後続工程の工程マージンまたは工程安定化を実現するために第１絶縁膜３３０をＣＭＰ方法で平坦化する。
【００３２】
その後、平坦化した第１絶縁膜３３０上に第１絶縁膜３３０よりも蝕刻率の小さな絶縁物質からなる第２絶縁膜３５０を形成する。例えば、第１絶縁膜３３０を酸化シリコンで形成し、第２絶縁膜３５０を窒化シリコンで形成する。
そして図５に示すように、第１フォトレジストパターン５１０を用いる写真蝕刻工程で第２絶縁膜３５０をパタニングし、下部の第１絶縁膜３３０の表面の一部が露出する開口部３５７を含む第２絶縁膜パターン３５５を形成する。この時、開口部３５７は少なくとも設計上必要な第１配線（図２の符号６１０）の最大幅より狭くなるように形成する。
【００３３】
次に図６に示すように、開口部３５７から露出する第１絶縁膜３３０の一部を蝕刻し、トレンチ３３５を形成する。この場合の蝕刻は、縦方向だけでなく横方向にも蝕刻が行われる乾式蝕刻方法で遂行される。これにより、トレンチ３３５はコーナー及びエッジなどが一定の角度、例えば概略直角になる。またはトレンチ３３５は乾式蝕刻の蝕刻条件によって多様な角度をなすコーナー及びエッジとすることができる。
【００３４】
この時、第２絶縁膜パターン３５５の蝕刻率が第１絶縁膜３３０よりも小さくなるように蝕刻を実施する。例えば、前述したように第１絶縁膜３３０を酸化シリコンで形成すると、第２絶縁膜パターン３５５は窒化シリコンで形成する。これにより、蝕刻工程によってトレンチ３３５が形成される間、第２絶縁膜パターン３５５が蝕刻される量を低減することができる。
【００３５】
このような選択的な第１絶縁膜３３０の蝕刻によって形成されるトレンチ３３５は、第２絶縁膜パターン３５５の開口部３５７よりも幅が広くなる。例えば、半導体装置に要求される配線の抵抗を考えてトレンチ３３５の幅または深さを設定することができる。例えば、概略４０００Å程度の深さでトレンチ３３５を形成する。また、トレンチ３３５の上部を第２絶縁膜パターン３５５の一部が遮蔽しているため、露出するのは開口部３５７の幅だけとなり、トレンチ３３５の上部に蓋部が設置されたような形状で第２絶縁膜パターン３５５が位置する。
【００３６】
次に図７に示すように、第２フォトレジストパターン５３０を用いる写真蝕刻により、第２絶縁膜パターン３５５、第１絶縁膜３３０及び層間絶縁膜３１０をパタニングし、半導体基板1１００の活性領域１５０が露出するようなコンタクトホール３３７を形成する。
【００３７】
そして図８に示すように、トレンチ３３５、開口部３５７またはコンタクトホール３３７の内部に導電膜を形成する。導電膜は半導体装置の配線として用いられるので、タングステンまたはアルミニウムのような金属または導電物質で形成する。この時、導電膜は幅の狭い開口部３５７を通して幅の広いトレンチ３３５の内部に形成できるように横方向にも蒸着できる蒸着方法で形成される。例えば、化学気相蒸着方法のような蒸着方法で導電膜は形成される。
【００３８】
導電膜を形成する段階以前に、トレンチ３３５、開口部及びコンタクトホール３３７の内部表面に障壁膜６１５を形成することができる。障壁膜６１５はチタニウム膜、窒化チタニウム膜、チタニウム膜と窒化チタニウム膜の二重膜を形成する。この時、チタニウム膜及び窒化チタニウム膜は半導体装置の仕様によって変化するが、約９００〜６００Å程度の厚さで形成される。このように形成される障壁膜６１５は、導電膜と第１絶縁膜３３０、第２絶縁膜パターン３５５または半導体基板１００の活性領域１５０との界面特性を向上する役割をする。
【００３９】
次に、導電膜の全面を平坦化する。例えば、ＣＭＰ方法で導電膜の全面を研磨する。この時、ＣＭＰ方法を用いた研磨の終点としては第２絶縁膜パターン３５５の上面を用いる。これにより、トレンチ３３５及び開口部３５７に第１配線６１０及びコンタクトホール３３７に導電性スタッド６５０などを形成する。
【００４０】
上記ののようにＣＭＰ方法で平坦化するため、第１配線６１０が形成された結果物の表面は高い平坦度を有している。これにより後続工程、例えば図２に示したような第２配線６７０を形成する工程などの工程マージン確保または工程安定化が実現できる。
【００４１】
そして、第１配線６１０は、トレンチ３３５を形成する部分の本体６１０ｂと比較して狭い幅の上部表面が露出する。本体６１０ｂの上部表面の一部は第２絶縁膜パターン３５５によって遮蔽されて平坦化工程から保護される。そして、本体６１０ｂに連結される開口部３５７に形成される一部分、即ち、突起部６１０ｐの上面のみが露出する。
【００４２】
従って、開口部３５７に形成されるの突起部６１０ｐの上面のみがＣＭＰ工程の際に露出する。そのため、ＣＭＰ方法などにより研磨する第１配線６１０の面積は従来と比較して縮小することができる。
【００４３】
過多研磨による過多蝕刻量は研磨される面積に比例するので、ＣＭＰ方法による過多研磨によって第１配線６１０の過多蝕刻防止することができる。即ち、露出した突起部６１０ｐの上面は本体６１０ｂの幅に比べて小さいため、第１配線６１０の全体上部表面積に比べて小さな表面積だけがＣＭＰ方法により研磨される。従って、過多蝕刻される第１配線６１０の量は微小となり、第１配線６１０の抵抗の増加または短絡などを防止することができる。
【００４４】
さらに、第１配線６１０または導電性スタッド６５０を形成した後、第１配線６１０などを覆う第３絶縁膜を形成する。そして、第３絶縁膜をパタニングし、導電性スタッド６５０が露出するような第３絶縁膜パターン（図２の符号３７０）を形成する。次に、導電性スタッド６５０に連結される第２配線６７０を形成し、図２に示したような配線を完成する。
【００４５】
（第２実施例）
図９に基づいて本発明の第２実施例によるＳＲＡＭ装置の配線を説明する。第２実施例は、第１配線６１０ａ本体６１０ｂ’の底面が曲面形状であることだけが第１実施例との差異点である。この形態は第１絶縁膜３３０を選択的に湿式蝕刻することによって得られる。
【００４６】
図１０に基づいて本発明の第２実施例によるＳＲＡＭ装置の配線の製造方法を説明する。
図１０に示すように第２実施例によるＳＲＡＭ装置の配線の製造方法は、トレンチ３３５ａを形成する工程を選択的な湿式蝕刻方法で遂行することが第１実施例によるＳＲＡＭ装置の配線構造の製造方法と異なる。これにより、底面が曲面形状のトレンチ３３５ａが形成される。これは湿式蝕刻方法の等方向性蝕刻特性に起因する現象である。他の工程は第１実施例によるＳＲＡＭ装置の配線構造の製造方法と同一に進行される。その結果、図９に示した配線を形成することができる。
【００４７】
【発明の効果】
前述したような本発明の第２実施例に係る配線構造も、第１実施例と同じようにＣＭＰ方法のような平坦化工程を適用する際に発生する過多研磨または過多蝕刻等による配線の抵抗増加または短絡の発生が防止できる。従って、ＣＭＰ方法のような平坦化工程を工程の安定化を実現しながら適用でき、上部配線工程のような後続工程の工程マージンがさらに確保できる。
【００４８】
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限らず、本発明の技術的思想内で当分野の通常の知識を有する者によりその変形や改良ができる。
【図面の簡単な説明】
【図１】従来の半導体装置の配線を説明するために示す断面図である。
【図２】本発明の第１実施例によるＳＲＡＭ装置の配線を示す断面図である。
【図３】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図４】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図５】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図６】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図７】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図８】本発明の第１実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【図９】本発明の第２実施例によるＳＲＡＭ装置の配線を示す断面図である。
【図１０】本発明の第２実施例によるＳＲＡＭ装置の配線の製造方法を説明するために示す断面図である。
【符号の説明】
１００    半導体基板
１５０    活性領域
２３０    ゲート電極
３３０    第１絶縁膜（導電膜）
３５５    第２絶縁膜パターン
６１０    第１配線
６１０ｂ  本体
６１０ｐ  突起部
６５０    導電性スタッド
６７０    第２配線
【図１】
0003816273.tif 000002
【図２】
0003816273.tif 000003
【図３】
0003816273.tif 000004
【図４】
0003816273.tif 000005
【図５】
0003816273.tif 000006
【図６】
0003816273.tif 000007
【図７】
0003816273.tif 000008
【図８】
0003816273.tif 000009
【図９】
0003816273.tif 000010
【図１０】
0003816273.tif 000011