(57)【特許請求の範囲】
【請求項１】
定電流源（Ｔ３）からエミッタ端子に定電流が供給されるとともに、ベース端子に一方の入力信号（ＩＮＰ）を受ける第１のレベルシフト用バイポーラトランジスタ（Ｔ５）と、
定電流源（Ｔ３）からエミッタ端子に定電流が供給されるとともに、ベース端子に他方の入力信号（ＩＮＭ）を受ける第２のレベルシフト用バイポーラトランジスタ（Ｔ１１）と、
前記第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ端子にゲート端子が接続された第１のＮチャネルＭＯＳトランジスタ（Ｔ８）と、
前記第２のレベルシフト用バイポーラトランジスタ（Ｔ１１）のエミッタ端子にゲート端子が接続された第２のＮチャネルＭＯＳトランジスタ（Ｔ９）と、
前記第１および第２のＮチャネルＭＯＳトランジスタ（Ｔ８，Ｔ９）により構成される入力差動回路の出力に応じてオンして前記第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ端子に電流を供給するヒステリシス生成用トランジスタ（Ｔ１８）と、
を備えたことを特徴とするヒステリシス付コンパレータ。
【請求項２】
エミッタ端子に第１の定電流排出用トランジスタ（Ｔ２４）を介して低電圧端子（ＧＮＤ）が接続されるとともに、ベース端子に一方の入力信号（ＩＮＰ）を受ける第１のレベルシフト用バイポーラトランジスタ（Ｔ２５）と、
エミッタ端子に第２の定電流排出用トランジスタ（Ｔ３３）を介して低電圧端子（ＧＮＤ）が接続されるとともに、ベース端子に他方の入力信号（ＩＮＭ）を受ける第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）と、
前記第１のレベルシフト用バイポーラトランジスタ（Ｔ２５）のエミッタ端子にゲート端子が接続された第１のＰチャネルＭＯＳトランジスタ（Ｔ２７）と、
前記第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）のエミッタ端子にゲート端子が接続された第２のＰチャネルＭＯＳトランジスタ（Ｔ２８）と、
前記第２の定電流排出用トランジスタ（Ｔ３３）に対し並列に接続され、前記第１および第２のＰチャネルＭＯＳトランジスタ（Ｔ２７，Ｔ２８）により構成される入力差動回路の出力に応じてオンするヒステリシス生成用トランジスタ（Ｔ３４）と、
を備えたことを特徴とするヒステリシス付コンパレータ。
【請求項３】
第１のレベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ２５）のエミッタ端子に抵抗（Ｒ１００，Ｒ２００）を挿入するとともに、第２のレベルシフト用バイポーラトランジスタ（Ｔ１１，Ｔ２６）のエミッタ端子に抵抗（Ｒ１０１，Ｒ２０１）を挿入したことを特徴とする請求項１または２に記載のヒステリシス付コンパレータ。
【請求項４】
両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流に温度特性が無い場合において、前記抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に負の温度特性を持たせたことを特徴とする請求項３に記載のヒステリシス付コンパレータ。
【請求項５】
前記抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に温度特性が無い場合において、両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流に負の温度特性を持たせたことを特徴とする請求項３に記載のヒステリシス付コンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヒステリシス付コンパレータに関するものである。
【０００２】
【従来の技術】
従来、ヒステリシス付コンパレータ回路は、基準側のしきい値をスイッチングトランジスタやＭＯＳトランジスタで切り替えて入力の変動等に影響されにくい回路を構成している。しかし、スイッチング電源のＰＷＭコンパレータにおいては、一方の入力端子でエラーアンプ（誤差増幅器：目標とする制御値と基準値を比較してその差分を増幅する回路）の出力を受け、他方の入力端子で三角波の信号を受け、両者を比較し出力してチョッパ制御に用いている。この場合においては、大幅なヒステリシスを設定することができず、微小なヒステリシス幅を有するヒステリシス付コンパレータが必要となる。
【０００３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、新規な構成による微小なヒステリシス幅を有するヒステリシス付コンパレータを提供することにある。
【０００４】
【課題を解決するための手段】
請求項１に記載の発明によれば、定電流源（Ｔ３）からエミッタ端子に定電流が供給される第１のレベルシフト用バイポーラトランジスタ（Ｔ５）において、一方の入力信号（ＩＮＰ）がレベルシフトされる。また、定電流源（Ｔ３）からエミッタ端子に定電流が供給される第２のレベルシフト用バイポーラトランジスタ（Ｔ１１）において、他方の入力信号（ＩＮＭ）がレベルシフトされる。
【０００５】
そして、ヒステリシス生成用トランジスタ（Ｔ１８）は、第１および第２のＮチャネルＭＯＳトランジスタ（Ｔ８，Ｔ９）により構成される入力差動回路の出力に応じてオンして第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ端子に電流を供給する。ここで、ヒステリシス生成用トランジスタ（Ｔ１８）のオフ状態よりもオン状態の方が第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ端子に供給される電流が多くなり、第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ電圧が持ち上がることになる。この増加分だけ第１のＮチャネルＭＯＳトランジスタ（Ｔ８）のゲート電圧が上昇する。これにより、ヒステリシスがかかる。
【０００６】
つまり、入力差動回路の出力に応じてバイアス電流を第１のレベルシフト用バイポーラトランジスタ（Ｔ５）のエミッタ端子に流し込み、当該バイポーラトランジスタのベース・エミッタ電圧ＶBEを変化させ、これによりヒステリシスをかける。
【０００７】
このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られるようになる。
【０００８】
請求項２に記載の発明によれば、エミッタ端子に第１の定電流排出用トランジスタ（Ｔ２４）を介して低電圧端子（ＧＮＤ）が接続された第１のレベルシフト用バイポーラトランジスタ（Ｔ２５）において、一方の入力信号（ＩＮＰ）がレベルシフトされる。また、エミッタ端子に第２の定電流排出用トランジスタ（Ｔ３３）を介して低電圧端子（ＧＮＤ）が接続された第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）において、他方の入力信号（ＩＮＭ）がレベルシフトされる。
【０００９】
そして、ヒステリシス生成用トランジスタ（Ｔ３４）は、第１および第２のＰチャネルＭＯＳトランジスタ（Ｔ２７，Ｔ２８）により構成される入力差動回路の出力に応じてオンする。これにより、第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）のエミッタ端子から低電圧端子（ＧＮＤ）への電流経路として、第２の定電流排出用トランジスタ（Ｔ３３）による経路に加え、ヒステリシス生成用トランジスタ（Ｔ３４）による第２の定電流排出用トランジスタ（Ｔ３３）を迂回する経路が形成されることになる。
【００１０】
よって、ヒステリシス生成用トランジスタ（Ｔ３４）のオフ状態よりもオン状態の方が第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）のエミッタ電流が多くなり、第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）のベース・エミッタ電圧ＶBEが増加する。この増加分だけ第２のＰチャネルＭＯＳトランジスタ（Ｔ２８）のゲート電圧が低下する。これにより、ヒステリシスがかかる。つまり、入力差動回路の出力に応じて第２のレベルシフト用バイポーラトランジスタ（Ｔ２６）のエミッタ端子からより多くの電流を抜き、当該バイポーラトランジスタのベース・エミッタ電圧ＶBEを変化させ、これによりヒステリシスをかける。
【００１１】
このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られるようになる。
【００１２】
請求項３に記載のように、第１のレベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ２５）のエミッタ端子に抵抗（Ｒ１００，Ｒ２００）を挿入するとともに、第２のレベルシフト用バイポーラトランジスタ（Ｔ１１，Ｔ２６）のエミッタ端子に抵抗（Ｒ１０１，Ｒ２０１）を挿入し、請求項４に記載のように、両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流に温度特性が無い場合において、前記抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に負の温度特性を持たせる、あるいは、請求項５に記載のように、前記抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に温度特性が無い場合において、両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流に負の温度特性を持たせるようにすると、ヒステリシス幅を温度特性の無いもの、即ち、温度が変化してもヒステリシス幅を一定に保つことが可能となる。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１４】
図１には、本実施の形態におけるヒステリシス付コンパレータの回路構成を示す。
２つのＮチャネルＭＯＳトランジスタＴ８，Ｔ９により入力差動回路が構成されている。また、ＰチャネルＭＯＳトランジスタＴ６，Ｔ１６にてカレントミラー回路が構成されるとともに、ＰチャネルＭＯＳトランジスタＴ７，Ｔ１７にてカレントミラー回路が構成され、両カレントミラー回路は定電流負荷として用いられる。
【００１５】
入力差動回路を構成するトランジスタＴ８，Ｔ９は、Ｗ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）が大きい程、相互インダクタンスｇｍも大きくなり、入力差動回路の切り替りも素早くなる（入力ダイナミックレンジが狭くなる）。
【００１６】
電源端子（Ｖ３端子）にＰＮＰトランジスタＴ３のエミッタ端子が接続されている。このトランジスタＴ３の第１のコレクタ端子とグランド端子（ＧＮＤ端子）との間にはＰＮＰトランジスタＴ５と抵抗Ｒ６とが直列に接続されるとともに、トランジスタＴ３の第２のコレクタ端子とＧＮＤ端子との間にはＰＮＰトランジスタＴ１１と抵抗Ｒ８とが直列に接続されている。トランジスタＴ３のベース端子はＣＩ端子と接続され、ＣＩ端子には定電流回路（図示略）が接続されバイアスされている。トランジスタＴ５のベース端子は抵抗Ｒ４を介して一方の入力信号ＩＮＰを入力し（受け）、また、トランジスタＴ１１のベース端子は抵抗Ｒ７を介して他方の入力信号ＩＮＭを入力する（受ける）。
【００１７】
第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ端子と第１のＮチャネルＭＯＳトランジスタＴ８のゲート端子とが接続されている。また、第２のレベルシフト用バイポーラトランジスタＴ１１のエミッタ端子と第２のＮチャネルＭＯＳトランジスタＴ９のゲート端子とが接続されている。
【００１８】
前述のトランジスタＴ３に加えトランジスタＴ１，Ｔ２，Ｔ１０により、コンパレータのバイアス回路が構成されている。そして、ＣＩ端子を介した定電流により決定された電流が、コンパレータのバイアス回路（Ｔ１，Ｔ２，Ｔ３，Ｔ１０）に供給され、コンパレータを動作させる。よって、定電流源（Ｔ３）から第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ端子に定電流が供給されるとともに、定電流源（Ｔ３）から第２のレベルシフト用バイポーラトランジスタＴ１１のエミッタ端子に定電流が供給されることになる。このバイポーラトランジスタＴ５，Ｔ１１において入力信号ＩＮＰ，ＩＮＭがレベルシフトされる。
【００１９】
なお、抵抗Ｒ１〜Ｒ３，Ｒ５及びトランジスタＴ４は入力クランプ回路である。
ここで、本実施形態においては、入力差動回路のカレントミラー回路（Ｔ６，Ｔ１６）に対しＭＯＳトランジスタＴ１８を追加して設けている。詳しくは、Ｖ３端子とバイポーラトランジスタＴ５のエミッタ端子の間にトランジスタＴ１８が挿入されるとともに、トランジスタＴ１８のゲート端子がトランジスタＴ６，Ｔ１６のゲート端子と接続されている。
【００２０】
このようにして、トランジスタＴ６，Ｔ１６よりなるカレントミラー回路に対し、トランジスタＴ１８をカレントミラー接続し、トランジスタＴ１８のオンに伴ないドレイン電流を入力段のレベルシフト用バイポーラトランジスタＴ５に流し込む構成をとっている。つまり、ヒステリシス生成用トランジスタＴ１８は、第１および第２のＮチャネルＭＯＳトランジスタＴ８，Ｔ９により構成される入力差動回路の出力に応じてオンして第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ端子に電流を供給するようになっている。
【００２１】
また、トランジスタＴ１６，Ｔ１７により、差動入力に対する切り替りを速くするとともに、追加したトランジスタＴ１８の電流の切り替りも速くさせることができる。
【００２２】
入力差動回路の出力段については、Ｖ３端子とＧＮＤ端子の間においてトランジスタＴ１４，Ｔ１５が直列に接続され、その中間点が出力端子（ＯＵＴ）となっている。トランジスタＴ１４は前述のトランジスタＴ６，Ｔ１６，Ｔ１８とカレントミラー接続されている。また、Ｖ３端子とＧＮＤ端子の間においてトランジスタＴ１２，Ｔ１３が直列に接続されている。トランジスタＴ１２は前述のトランジスタＴ７，Ｔ１７とカレントミラー接続されている。トランジスタＴ１３，Ｔ１５はカレントミラー接続されている。
【００２３】
次に、このように構成したヒステリシス付コンパレータの作用について説明する。
追加素子のトランジスタＴ１８が電流を流さないときにおけるトランジスタＴ３のコレクタからレベルシフト用トランジスタ（入力トランジスタ）Ｔ５に供給される電流を「Ｉ１」とする。一方、追加素子のトランジスタＴ１８が電流を流す時、その電流としては、入力差動回路の定電流値とＭＯＳトランジスタＴ１８のＷ／Ｌ比に応じた定電流が流れる。その時の電流を「Ｉ２」とする。従って、レベルシフト用トランジスタＴ５には、Ｉ＝Ｉ１＋Ｉ２が流れることになる。
【００２４】
追加素子Ｔ１８がオフ時のレベルシフト用トランジスタ５のベース・エミッタ電圧ＶBEは、
ＶBE１＝（ｋＴ／ｑ）・ｌｎ（Ｉ１／Ｉs）
で表される。ただし、ｑは電子の単位電荷、ｋはボルツマン定数、Ｔは絶対温度、Ｉsは逆方向コレクタ飽和電流である。
【００２５】
これに対し、追加素子Ｔ１８がオン時のレベルシフト用トランジスタＴ５のベース・エミッタ電圧ＶBEは、
ＶBE２＝（ｋＴ／ｑ）・ｌｎ｛（Ｉ１＋Ｉ２）／Ｉs｝
で表される。
【００２６】
従って、ヒステリシス幅は、次の式（１）のごとく、
ＶBE２−ＶBE１＝（ｋＴ／ｑ）・ｌｎ｛（Ｉ１＋Ｉ２）／Ｉ１｝・・・（１）
となる。
【００２７】
図１のレベルシフト用トランジスタ（入力トランジスタ）Ｔ５，Ｔ１１はＰＮＰトランジスタで構成しているが、ＮＰＮトランジスでも同様に考えることができる。
【００２８】
今、ＩＮＰ＝２ボルト、ＩＮＭ＝１ボルトとする。トランジスタＴ５のエミッタ電圧＝２．７ボルト、トランジスタＴ１１のエミッタ電圧＝１．７ボルトとなる。トランジスタＴ５のエミッタ電圧（トランジスタＴ８のゲート電圧）の方がトランジスタＴ１１のエミッタ電圧（トランジスタＴ９のゲート電圧）より電圧が大きいため、トランジスタＴ８がオンし、トランジスタＴ９はオフする。但し、ＩＮＰとＩＮＭの電圧差、すなわち、トランジスタＴ８とトランジスタＴ９のゲートの電圧差が小さいときは、ゲート・ソース間電圧ＶGSの電圧差に応じたドレイン電流が流れることになる。ここで、トランジスタＴ８のドレイン電流の方が大きくなるため、トランジスタＴ６，Ｔ１６，Ｔ１８，Ｔ１４よりなるカレントミラー回路が動作する。トランジスタＴ１６がオンすることで、トランジスタＴ７のゲート電位が上昇し、トランジスタＴ７，Ｔ１７，Ｔ１２よりなるカレントミラー回路は完全にオフする。トランジスタＴ５には上述の電流（Ｉ１＋Ｉ２）が流れ、トランジスタＴ５のエミッタ電圧を持ち上げることでＮチャネルＭＯＳトランジスタＴ８のゲート電圧が上昇してヒステリシスがかかり、ノイズに強く、高速に動作させるコンパレータとなる。
【００２９】
このようにして、バイポーラトランジスタのベース・エミッタ電圧ＶBEがコレクタ電流に依存することを利用して、コンパレータ回路のレベルシフト用トランジスタＴ５のバイアス電流（エミッタ電流）を入力差動回路の出力に応じて切り替えることで得られるベース・エミッタ電圧ＶBEの差により微小ヒステリシス付コンパレータとすることができる。
【００３０】
つまり、ヒステリシス生成用トランジスタＴ１８のオフ状態よりもオン状態の方が第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ端子に供給される電流が多くなり、第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ電圧が持ち上がることになる。この増加分だけＮチャネルＭＯＳトランジスタＴ８のゲート電圧が上昇する。これにより、ヒステリシスがかかる。即ち、入力差動回路の出力に応じてバイアス電流（定電流）を第１のレベルシフト用バイポーラトランジスタＴ５のエミッタ端子に流し込み、当該バイポーラトランジスタＴ５のベース・エミッタ電圧ＶBEを変化させ、これによりヒステリシスをかける。このように、ヒステリシスを生じさせる方式として、入力差動回路を構成する２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られる。
（第２の実施の形態）
次に、第２の実施の形態を説明する。
【００３１】
図２には、本実施の形態におけるヒステリシス付コンパレータの電気的構成を示す。
本実施形態においては、入力差動回路をＰチャネルＭＯＳトランジスタＴ２７，Ｔ２８で構成している。
【００３２】
電源端子（Ｖ３端子）とグランド端子（ＧＮＤ端子）との間において第１のレベルシフト用ＮＰＮトランジスタＴ２５と第１の定電流排出用ＮＰＮトランジスタＴ２４とが直列に接続され、バイポーラトランジスタＴ２５のコレクタ端子がＶ３端子と接続されるとともにエミッタ端子が第１の定電流排出用トランジスタＴ２４を介してＧＮＤ端子（低電圧端子）と接続された構成となっている。また、バイポーラトランジスタＴ２５のベース端子は抵抗Ｒ２１を介して一方の入力信号ＩＮＰを入力する（受ける）。同様に、Ｖ３端子とＧＮＤ端子との間において第２のレベルシフト用ＮＰＮトランジスタＴ２６と第２の定電流排出用ＮＰＮトランジスタＴ３３とが直列に接続され、バイポーラトランジスタＴ２６のコレクタ端子がＶ３端子と接続されるとともにエミッタ端子が第２の定電流排出用トランジスタＴ３３を介してＧＮＤ端子（低電圧端子）と接続された構成となっている。また、バイポーラトランジスタＴ２６のベース端子は抵抗Ｒ２２を介して他方の入力信号ＩＮＭを入力する（受ける）。
【００３３】
第１のレベルシフト用バイポーラトランジスタＴ２５のエミッタ端子と第１のＰチャネルＭＯＳトランジスタＴ２７のゲート端子とが接続されている。また、第２のレベルシフト用バイポーラトランジスタＴ２６のエミッタ端子と第２のＰチャネルＭＯＳトランジスタＴ２８のゲート端子とが接続されている。
【００３４】
また、トランジスタＴ３０，Ｔ３８のカレントミラー回路とトランジスタＴ３２，Ｔ３７のカレントミラー回路により、入力差動回路の差電流を折り返してトランジスタＴ３５，Ｔ３６でＨｉ側を戻して出力を出している。
【００３５】
トランジスタＴ２９，Ｔ３１は入力差動回路の電流の通電・遮断をすばやくするための回路であって、トランジスタＴ３０側に電流が多く流れてくるとトランジスタＴ３１がオンし、トランジスタＴ３７に電流が流れないようにしている。同様に、トランジスタＴ３２側に電流が多く流れてくるとトランジスタＴ２９がオンし、トランジスタＴ３８に電流が流れないようにしている。
【００３６】
トランジスタＴ２１，Ｔ２２のベース端子はバイアス回路（図示略）と接続されており、定電流を供給することができる。トランジスタＴ２２を介して入力差動回路のトランジスタＴ２７，Ｔ２８に定電流を供給する。この時の電流はコンパレータの応答速度に影響を与える。定電流のトランジスタＴ２１のコレクタ電流はトランジスタＴ２３，Ｔ２４，Ｔ３３のカレントミラー回路で折り返される。ここで、前述したように、トランジスタＴ２４，Ｔ３３のコレクタ端子はトランジスタＴ２５，２６のエミッタ端子に接続されバイアスされている。
【００３７】
さらに、ＮチャネルＭＯＳトランジスタＴ３４がトランジスタＴ３２とのカレントミラー構成で接続されており、トランジスタＴ３４のドレイン端子がトランジスタＴ２６のエミッタ端子に接続されている。詳しくは、第２の定電流排出用トランジスタＴ３３に対し並列にヒステリシス生成用トランジスタＴ３４が接続され、同トランジスタＴ３４は第１および第２のＰチャネルＭＯＳトランジスタＴ２７，Ｔ２８により構成される入力差動回路の出力に応じてオンする。
【００３８】
次に、ヒステリシス付コンパレータの作用について説明する。
まず、入力信号ＩＮＰのレベルが入力信号ＩＮＭのレベルよりも高い時（ＩＮＰ＞ＩＮＭ）においては、入力差動回路のゲート電圧の関係は、トランジスタＴ２７のゲート電圧Ｖg27の方がトランジスタＴ２８のゲート電圧Ｖg28よりも高くなる（Ｖg27＞Ｖg28）。従って、トランジスタＴ２８がオンするとともにトランジスタＴ２７がオフする。また、トランジスタＴ３２，Ｔ３７のカレントミラー回路が動作し、トランジスタＴ３０，Ｔ３８の回路は動作しない。従って、出力はＨｉとなる。同時に、トランジスタＴ３４もカレントミラー動作し、トランジスタＴ２６のエミッタ電流はトランジスタＴ３３のコレクタ電流とトランジスタＴ３４のドレイン電流に分岐して流れる。トランジスタＴ２１，Ｔ２２のコレクタ電流が等しいとした場合、トランジスタＴ２６のエミッタ電流は２倍（Ｔ３３の通電電流＋Ｔ３４の通電電流）になり、トランジスタＴ２６のベース・エミッタ電圧ＶBEは１８ｍＶ（前述の式（１）において熱電圧（ｋＴ／ｑ）＝２６ｍＶ、（Ｉ１＋Ｉ２）／Ｉ１＝２として求めた値）だけ大きくなる。
【００３９】
一方、入力信号ＩＮＭのレベルが入力信号ＩＮＰのレベルよりも高い時（ＩＮＭ＞ＩＮＰ）においては、前述と逆の動きをするので、出力はＬｏとなり、トランジスタＴ３４はオフ状態となる。この時、トランジスタＴ２６のエミッタ電流はトランジスタＴ３３のコレクタ電流のみである。
【００４０】
以上より、ＩＮＰ＞ＩＮＭとなった瞬間、トランジスタＴ２８のゲート電圧がトランジスタＴ２６のベース・エミッタ電圧ＶBEの増加分だけ低下するため、ヒステリシスがかかることになる。
【００４１】
微小ヒステリシス幅を設定する効果としては、多少の入力の変動に対して出力は影響を受けないことと同時に、入力差動回路部のゲート電圧を瞬時に電圧差を設けることで入力差動回路の切り替りがさらに急峻となり回路の応答性が改善される（応答時間を短くできる）。
【００４２】
ヒステリシスの幅は、追加素子であるトランジスタＴ３４のドレイン電流と通常流している定電流との比で任意に決めることができる。また、レベルシフト用トランジスタＴ２６のエミッタサイズによっても決まるので、流す電流によりエミッタサイズを最適化する。
【００４３】
以上のように、入力差動回路の出力に応じてオンするヒステリシス生成用トランジスタＴ３４を設け、同トランジスタ・オンにより、第２のレベルシフト用バイポーラトランジスタＴ２６のエミッタ端子から低電圧端子（ＧＮＤ端子）への電流経路として、第２の定電流排出用トランジスタＴ３３による経路に加え、同第２の定電流排出用トランジスタＴ３３を迂回する経路が形成される。よって、ヒステリシス生成用トランジスタＴ３４のオフ状態よりもオン状態の方が第２のレベルシフト用バイポーラトランジスタＴ２６のエミッタ電流が多くなり、第２のレベルシフト用バイポーラトランジスタＴ２６のベース・エミッタ電圧ＶBEが増加する。この増加分だけ第２のＰチャネルＭＯＳトランジスタＴ２８のゲート電圧が低下する。これにより、ヒステリシスがかかる。つまり、入力差動回路の出力に応じて第２のレベルシフト用バイポーラトランジスタＴ２６のエミッタ端子からより多くの電流を抜き、当該バイポーラトランジスタのベース・エミッタ電圧ＶBEを変化させ、これによりヒステリシスをかける。このように本実施形態においてもヒステリシスを生じさせる方式として、入力差動回路を構成する２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのしきい値電圧を切り替えるのではなくゲートレベルをシフトする方式を採っているので、微小ヒステリシス特性が得られる。
【００４４】
図１の応用例を図３に、また、図２の応用例を図４に示す。
図３においては、図１に対しレベルシフト用トランジスタＴ５，Ｔ１１のエミッタ端子に抵抗Ｒ１００，Ｒ１０１を挿入している。即ち、トランジスタＴ５，Ｔ１１のエミッタ端子に抵抗Ｒ１００，Ｒ１０１を直列に接続している。なお、図３においては図１の入力クランプ回路を使用しない構成としている。また、図４においては、図２に対しレベルシフト用トランジスタＴ２５，Ｔ２６のエミッタ端子に抵抗Ｒ２００，Ｒ２０１を挿入している。即ち、トランジスタＴ２５，Ｔ２６のエミッタ端子に抵抗Ｒ２００，Ｒ２０１を直列に接続している。
【００４５】
これらの抵抗Ｒ１００，Ｒ１０１、Ｒ２００，Ｒ２０１が無い場合においては、ヒステリシスに温度特性を持つことになる。抵抗値をＲとしたときのヒステリシス幅ΔＶhysは、
0003736447.tif 000002
で表される。
【００４６】
ここで、（ｋＴ／ｑ）・ｌｎ｛（Ｉ１＋Ｉ２）／Ｉ１｝の項が正の温度特性を持つ。よって、ΔＶhysをゼロにすべく、Ｉ２・Ｒの項に負の温度特性を持たせる。即ち、両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流（定電流）に温度特性が無い場合には、前記抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に負の温度特性を持たせる。また、抵抗（Ｒ１００，Ｒ１０１，Ｒ２００，Ｒ２０１）に温度特性が無い場合には、両レベルシフト用バイポーラトランジスタ（Ｔ５，Ｔ１１，Ｔ２５，Ｔ２６）に流す電流（定電流）に負の温度特性を持たせる。こうすれば、ヒステリシス幅を温度特性の無いもの、即ち、温度が変化してもヒステリシス幅を一定に保つことが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるヒステリシス付コンパレータの回路構成を示す図。
【図２】第２の実施の形態におけるヒステリシス付コンパレータの回路構成を示す図。
【図３】別例のヒステリシス付コンパレータの回路構成図。
【図４】別例のヒステリシス付コンパレータの回路構成図。
【符号の説明】
Ｔ３…バイポーラトランジスタ（定電流源）、Ｔ５…第１のレベルシフト用バイポーラトランジスタ、Ｔ８…第１のＮチャネルＭＯＳトランジスタ、Ｔ９…第２のＮチャネルＭＯＳトランジスタ、Ｔ１１…第２のレベルシフト用バイポーラトランジスタ、Ｔ１８…ヒステリシス生成用トランジスタ、Ｔ２４…第１の定電流排出用トランジスタ、Ｔ２５…第１のレベルシフト用バイポーラトランジスタ、Ｔ２６…第２のレベルシフト用バイポーラトランジスタ、Ｔ２７…第１のＰチャネルＭＯＳトランジスタ、Ｔ２８…第２のＰチャネルＭＯＳトランジスタ、Ｔ３３…第２の定電流排出用トランジスタ、Ｔ３４…ヒステリシス生成用トランジスタ、Ｒ１００…抵抗、Ｒ１０１…抵抗、Ｒ２００…抵抗、Ｒ２０１…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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