(57)【特許請求の範囲】
【請求項１】
一対の入力端子と一対の出力端子を有する演算増幅器と第１の入力信号Ｖｉｎ−を入力する前記入力端子の一方の端子に接続され、第２のクロックにより開閉する第１のスイッチと、
前記第１のスイッチと前記一方の入力端子との間の配線に設けられた第１の容量と、
前記第１のスイッチと前記第１の容量との間の配線と、接地との間の配線に設けられ、第１のクロックにて開閉する第２のスイッチと、
前記出力端子の一方の出力端子と前記一方の入力端子との間の配線に設けられ、第２のクロックにて開閉する第３のスイッチと、
前記一方の入力端子と前記第３のスイッチとの間の配線に設けられた第２の容量と、
前記第３のスイッチと前記第２の容量との配線と、接地との間の配線に設けられ第１のクロックにて開閉する第４のスイッチと、
前記入力信号Ｖｉｎ−と前記一方の出力端子との間に新たな配線に直列に設けられた、前記入力信号Ｖｉｎ−に近い順の第３及び第４の容量と、
前記第３の容量と第４の容量との間の配線と、前記一方の入力端子と前記第１の容量との間の配線を接続する配線に設けられ、第１のクロックにて開閉する第５のスイッチと、
前記第３の容量と前記第４の容量との間の配線と、接地との間の配線に設けられ第２のクロックにて開閉する第６のスイッチと、
前記入力信号Ｖｉｎ−と前記第３の容量との間に設けられ、第１のクロックにて開閉する第７スイッチと、
第２の入力信号Ｖｉｎ＋を入力する前記入力端子の他方の端子に接続され、第２のクロックにより開閉する第８のスイッチと、
前記第８のスイッチと前記他方の入力端子との間の配線に設けられた第５の容量と、
前記第８のスイッチと前記第５の容量との間の配線と、接地との間の配線に設けられ、第１のクロックにて開閉する第９のスイッチと、
前記出力端子の他方の出力端子と前記他方の入力端子との間の配線に設けられ、第２のクロックにて開閉する第１０のスイッチと、
前記他方の入力端子と前記第１０のスイッチとの間の配線に設けられた第６の容量と、
前記第１０のスイッチと前記第６の容量との配線と、接地との間の配線に設けられ、第１のクロックにて開閉する第１１のスイッチと、
前記入力信号Ｖｉｎ＋と前記他方の出力端子との間に新たな配線に直列に設けられた、前記入力信号Ｖｉｎ＋に近い順の第７及び第８の容量と、
前記第７の容量と第８の容量との間の配線と、前記他方の入力端子と前記第５の容量との間の配線を接続する配線に設けられ、第１のクロックにて開閉する第１２のスイッチと、
前記第７の容量と前記第８の容量との間の配線と、接地との間の配線に設けられ第２のクロックにて開閉する第１３のスイッチと、
前記入力信号Ｖｉｎ＋と前記第７の容量との間に設けられ、第１のクロックにて開閉する第１４スイッチと、からなることを特徴とする予測型増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅回路における利得誤差の周波数依存性を低減するための予測型増幅回路に関する。
【０００２】
【従来の技術】
従来、増幅回路の周波数依存性を低減するために、予測型増幅回路技術が報告されている。たとえば、文献１LARSON, L., MARTIN, K.W., and TEMES, G.C.: 'GaAs Switched-Capacitor Circuits for High-Speed Signal Processing', IEEE J. Solid-State Circuits, vol. SC-22, pp. 971-981, 1987  に予測型増幅回路が記載されている。
【０００３】
従来の回路構成の例を図３に示す。図３に関連するクロック、入力信号、および出力信号の波形を図２に示す。入力信号はクロックφ１の立ち上がりでのみ変化するようにあらかじめサンプルアンドホールドされているものとする。図３において、初めのクロックφ１でスイッチ回路７、８、１０、１１、１５を閉じる。一方、スイッチ回路６、９、１２、１３、１４は、すでに開いた状態になっている。このとき容量４、５を含む信号経路（予測経路）はオン状態になる。一方、容量２、３を含む信号経路（本経路）はオフ状態になる。容量４、５の電荷は前のクロックφ２で短絡放電されている。そしてクロックφ１において、容量４、５の容量比で決定される利得にしたがって、入力電圧が増幅される。次にクロックφ１の立ち下がりでスイッチ回路１０、１１、１５が開く。このとき容量４、５を含む信号経路（予測経路）はオフ状態になる。次のクロックφ２の立ち上がりでスイッチ回路６、９、１２、１３、１４を閉じる。このとき容量２、３を含む信号経路（本経路）はオン状態になる。そして、容量２、３の容量比で決定される利得にしたがって、入力電圧が増幅される。容量２、３の容量比と容量４、５の容量比が等しくなるように設定しておくと、このときクロックφ２における出力電圧の値は、クロックφ１における出力電圧にほぼ等しい値になるため、演算増幅器１のオープンループ利得が小さくても、演算増幅器１の反転入力端子（仮想接地）の電位はφ１とφ２のあいだでほぼ一定になる。そのため仮想接地に接続される容量２、３に蓄えられる電荷は、有限なオープンループ利得の影響を受けにくくなる。その結果、入力信号の周波数が大きくなっても、利得誤差を低減するように動作する。
【０００４】
【発明が解決しようとする課題】
しかし従来の予測型増幅回路では、広い周波数範囲にわたって利得誤差を低減することができるものの、クロックの周波数に比べて非常に低い周波数の入力信号に対しては、文献２  HAUG, K., TEMES, G.C., and MARTIN, K.: 'Improved Offset Compensation Schemes for Switched Capacitor Circuits', Proc. IEEEInt. Symp. on Circuits and Sys., pp. 1054-1057, 1984に示されるような非予測型増幅回路に比べて、直流利得誤差が大きくなるという欠点を有していた。
【０００５】
従来の非予測型増幅回路の回路構成の例を図９に示す。入力信号は正弦波とする。図９において、初めのクロックφ１でスイッチ回路７、８、１１を閉じる。
一方、スイッチ回路６、９、１２は、すでに開いた状態になっている。このとき容量５は仮想接地端子と出力端子の間に接合される。また容量２、３は放電し、これらの容量を含む信号経路はオフ状態になる。容量２と３が放電する際に、前のクロックφ２において容量２と３に蓄えられていた電荷が容量５に流れ込む。これらの電荷は極性が反対で、大きさがほぼ等しいため相殺されて、容量５の電荷の変化は起こらない。したがって、出力端子には前のクロックφ２における電圧が現れる。次に、クロックφ２の立ち上がりでスイッチ回路６、９、１２を閉じる。このとき容量２、３を含む信号経路はオン状態になる。そして、容量２、３の容量比で決定される利得にしたがって、入力電圧が増幅される。クロックφ１からφ２に変わったとき、出力電圧の値が大きく変化するため、仮想接地端子の電位はクロックφ１からφ２に変わるときに変化する。その変化量は、出力電圧の変化量を演算増幅器のオープンループ利得で割ったものに相当し、この変化量が大きいほど、利得誤差は大きくなる。高周波入力信号に対しては、その変化量が予測型増幅回路のそれよりも大きくなるため、非予測型増幅回路の方が利得誤差が大きくなる。
【０００６】
図９の回路の直流利得誤差は次の式で表される。
（１＋Ｃ1／Ｃ2）μ2            （１）
一方、図３の回路における直流利得誤差は次の式で表される。
（１＋Ｃ1／Ｃ2）2μ2           （２）
ここで、Ｃ1、Ｃ2はそれぞれ容量２、３を指し、μは演算増幅器１のオープンループ直流利得の逆数にあたる。増幅回路において通常Ｃ1／Ｃ2は1よりかなり大きいので、（２）式における直流利得誤差は（１）式に比べてずっと大きくなる。したがって、低い周波数の信号に対しては、予測型増幅回路の利得誤差は非予測型増幅回路のそれよりも大きくなるという課題を有していた。
また、文献１に示される従来の予測型増幅回路では、文献２に示される非予測型増幅回路に比べて、多くの追加部品を必要とするという課題があった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、この発明は、予測型増幅回路の予測経路に用いられる入力側の容量が、演算増幅器のオフセット電圧の影響を受けにくくなるように、クロックφ１のときにのみ、その容量において電荷の増減を生じる構成とした。上記のように構成された予測型増幅回路では、本経路を通して増幅される信号だけでなく、予測経路を通して増幅される信号も演算増幅器のオフセット電圧の影響を受けにくくなるため、仮想接地端子の電位変動がさらに小さくなる。したがって低周波信号に対して利得誤差を小さく保つことができる。また高周波信号に対しても、予測型動作のために利得誤差が小さくなる。
【０００８】
【発明の実施の形態】
以下に、この発明の実施の形態を図面に基づいて説明する。図１は、この発明による予測型増幅回路の構成図の一例である。そして図２は、この予測型増幅回路に用いられるクロック、入力信号、および出力信号の波形である。入力信号はクロックφ１の立ち上がりでのみ変化するようにあらかじめサンプルアンドホールドされているものとする。
【０００９】
初めのクロックφ１でスイッチ回路７、８、１０、１１を閉じる。一方スイッチ回路６、９、１２は、すでに開いた状態になっている。このとき容量４、５を含む信号経路（予測経路）はオン状態になる。容量４は入力電圧の変化分に比例した電荷を容量５に与える。このようにして、出力電圧は次のクロックφ２で予測される値に非常に近くなる。
【００１０】
仮想接地端子の電圧をＶosとすると、現在のクロックφ１において容量４に蓄えられる電圧はＶos−Ｖin(n)で表される。一方、１周期前のクロックφ１において容量４に蓄えられる電圧は、Ｖos−Ｖin(n-1)で与えられる。したがって、容量４に蓄えられる電圧の変化分は、Ｖin(n-1)−Ｖin(n)となり、仮想接地端子のもつオフセット電圧は、現在のクロックφ１と1周期前のクロックφ１のあいだで相殺される。それゆえに、容量４、５の容量比で決定される利得にしたがって入力電圧が増幅される際に、オフセット電圧による影響は低減される。
【００１１】
クロックφ１の立ち下がりでスイッチ回路７、８、１０、１１を開いたあと、次のクロックφ２の立ち上がりでスイッチ回路６、９、１２を閉じる。このとき容量２、３を含む信号経路（本経路）はオン状態になり、入力電圧が容量２、３の容量比で決定される利得にしたがって、増幅される。ここでも容量２、３の容量比と容量４、５の容量比は等しくなるように設定してある。
【００１２】
図２に示されるように、クロックφ１における出力電圧の値は、クロックφ２における出力電圧にほぼ等しい値になるため、演算増幅器１の反転入力端子（仮想接地）の電位はφ１とφ２のあいだでほぼ一定になる。そのため仮想接地に接続される容量２、３に蓄えられる電荷は、演算増幅器１のオフセット電圧の影響を受けにくいだけでなく、有限なオープンループ利得の影響も受けにくくなる。予測経路の容量４に蓄えられる電圧は演算増幅器１のオフセット電圧を含まない。そのため容量４、５を含む予測経路による出力電圧が、演算増幅器１のオフセット電圧の影響を受けにくくなって、仮想接地端子における誤差電圧が低減される。図１の回路における直流利得誤差は（２）式で与えられる。したがって本発明の予測型増幅回路は従来の予測型増幅回路に比べて直流および低周波入力信号に対して利得誤差を低減することができる。
【００１３】
次に、図１において、スイッチ回路１０を取り去って、容量４とこの増幅回路の入力端子を短絡接続した回路を図４に示す。この回路では、予測経路の容量４に蓄えられる電圧は演算増幅器１のオフセット電圧を含むため、容量４、５を含む予測経路による出力電圧が、演算増幅器１のオフセット電圧の影響を受けてしまう。このため利得誤差が図３に示される従来の予測型増幅回路程度まで増加するが、図３の回路よりも少ない数の回路部品を用いて図３の回路と同様の特性を実現することができる。
【００１４】
さらに、図４において容量５と演算増幅器１の出力端子の間にスイッチ回路１５を挿入した回路を図５に示す。この回路でも、予測経路の容量４に蓄えられる電圧は演算増幅器１のオフセット電圧を含むため、利得誤差が図３に示される従来の予測型増幅回路程度まで増加するが回路部品の数を低減することができる。また、図４において容量５とスイッチ回路１１の間にスイッチ回路１５を挿入した回路を図６に示す。この回路でも、予測経路の容量４に蓄えられる電圧は演算増幅器１のオフセット電圧を含むため、利得誤差が図３に示される従来の予測型増幅回路程度まで増加するが回路部品の数を低減することができる。
【００１５】
最後に、図１の回路を２入力２出力の完全差動型にした回路を図７に示す。この回路では、２つの入力端子と２つの出力端子をもつ演算増幅器が用いられる。回路の動作は図１に示される回路とほぼ同じになるが、完全差動型のために、クロックフィードスルーノイズが低減され、電源電圧変動除去比と同相除去比が向上するなどの効果が得られる。
【００１６】
これらの回路の動作を確認するため、スイットキャップ(SWITCAP)を用いてシミュレーションを行った。その結果を図８に示す。図８において、文献２の非予測型増幅回路は低周波入力信号に対しては低い利得誤差を示すが、入力周波数が高くなるにつれて、利得誤差は増大する。図３に示される文献１の予測型増幅回路と図４の回路の特性はほぼ一致している。文献２の非予測型増幅回路に比べて、高い周波数において利得誤差がかなり小さく保たれるが、低い周波数においては利得誤差は大きい値を示している。一方、図１の回路は広い範囲にわたって、利得誤差が低い値に保たれていることがわかる。
【００１７】
【発明の効果】
図１の回路において予測経路におけるオフセット電圧の影響を低減するため、クロックφ１のときにのみ、容量４が電荷の増減を生じる構成とした。これにより予測型増幅回路の利得誤差を高い周波数だけでなく低い周波数についても低減することができる。またスイッチ回路の追加が図３の従来の予測型増幅回路に比べて少なくなるので、回路を小さくすることができる。さらに、予測経路の容量が１周期毎に放電する従来の予測型増幅回路に比べて、消費電力も低減することができる。
【００１８】
図４、５、６の回路においてはクロックφ１とφ２の両方で容量４が電荷の増減を生じるため、予測経路におけるオフセット電圧の影響は低減されない。したがって利得誤差は、図３に示される従来の予測型増幅回路と同程度となる。しかしながらスイッチ回路の追加が図３の従来の予測型増幅回路に比べて少なくなるので、回路を小さくすることができるという利点がある。さらに、予測経路の容量が１周期毎に放電する従来の予測型増幅回路に比べて、消費電力も低減することができる。
【図面の簡単な説明】
【図１】本発明の予測型増幅回路の構成図である。
【図２】本発明の予測型増幅回路で用いられるクロック、入力信号、および出力信号の波形である。
【図３】従来の予測型増幅回路の構成図である。
【図４】本発明の予測型増幅回路の他の構成図である。
【図５】本発明の予測型増幅回路の他の構成図である。
【図６】本発明の予測型増幅回路の他の構成図である。
【図７】本発明の予測型増幅回路の他の構成図である。
【図８】利得誤差の周波数依存性のシミュレーション結果である。
【図９】従来の非予測型増幅回路の構成図である。
【符号の説明】
１  演算増幅器
２、３、４、５、１６、１７、１８、１９  容量
６、７、８、９、１０、１１、１２、１３、１４、１５：２０、２１、２２、２３、２４、２５、２６、２７、２８、２９  スイッチ回路
【図１】
0003748367.tif 000002
【図２】
0003748367.tif 000003
【図３】
0003748367.tif 000004
【図４】
0003748367.tif 000005
【図５】
0003748367.tif 000006
【図６】
0003748367.tif 000007
【図７】
0003748367.tif 000008
【図８】
0003748367.tif 000009
【図９】
0003748367.tif 000010