(57)【特許請求の範囲】
【請求項１】
ハウジングと、
ハウジングに取り付けられ、本質的に単結晶のシリコン材料の薄膜から形成されたトランジスタのアレイを有し、少なくとも３１．５本／ｍｍ（１インチ当たり８００本）のラインを有し、４２ｍｍより長くない対角線を有する、複数の行ラインと複数の列ラインとを有するアクティブマトリックス液晶デイスプレイ装置と、
アンテナと、
画像データを受け取るアンテナに接続された受信機と、
デイスプレイに電力を供給する電池と、
受信機及びアクティブマトリックス液晶デイスプレイに接続された、ハウジング内のデイスプレイ制御回路と
を具備することを特徴とするアクティブマトリックス液晶ディスプレイ装置。
【請求項２】
アクティブマトリックス液晶デイスプレイと、アンテナと、アンテナから画像信号を受け取る受信機と、電池とを含み、該デイスプレイが、本質的に単結晶のシリコン材料の薄膜から形成されたトランジスタのアレイを有し、４２ｍｍより長くない対角線を有し、少なくとも３１．５本／ｍｍ（１インチ当たり８００本）のラインを有するデイスプレイハウジングを提供すること、
デイスプレイハウジング内の制御回路でデイスプレイを作動させて、画像信号でデイスプレイパネルに形成された画像を制御すること
を含む、アクティブマトリックス液晶デイスプレイパネルで画像を形成する方法。
【発明の詳細な説明】
発明の背景
高品質画像を生成するために液晶又は電界発光材料を使用する平パネルディスプレイが開発されている。これらのディスプレイは、陰極線管（ＣＲＴ）技術に取って代わり、高精細テレビジョン映像を提供することを期待される。大形高品質液晶ディスプレイ（ＬＣＤ）への最も有望な経路は、例えば、薄膜トランジスタ（ＴＦＴ）がＬＣＤピクセルと共配置されるアクティブマトリックスアプローチである。ＴＦＴを使用するアプローチマトリックスアプローチの主な利点は、ピクセルの間のクロストークの除去とＴＦＴ互換ＬＣＤで達せられる優れたグレースケールである。
ＬＣＤを使用する平パネルディスプレイは、一般に、５つの異なる層を含む。すなわち、白光源、ＴＦＴがピクセルを形成するために配列される回路パネルの一方の側に取り付けた第１偏光フィルター、少なくとも３つの原色をピクセルに配置してなるフィルター板、そして最後に、第２偏光フィルターである。回路パネルとフィルター板の間の容積は、液晶材料で充填される。この材料は、電界が回路パネルとフィルター板に添着した接地の間に印加される時、偏光を回転させる。こうして、ディスプレイの特定ピクセルがオンにされる時、液晶材料は、第２偏光フィルターを通過するように材料を透過する偏光を回転させる。
平パネルディスプレイのために必要とされる大領域でのＴＦＴ形成への主なアプローチは、大領域光起電力素子のために以前開発されたアモルファスシリコンの使用に係わった。ＴＦＴアプローチは実行可能であることが立証されたが、アモルファスシリコンの使用は、パネル性能の見地を妥協する。例えば、アモルファスシリコンＴＦＴは、アモルファス材料に固有の低電子移動度のために、大領域ディスプレイのために必要な周波数応答に欠ける。こうして、アモルファスシリコンの使用は、表示速度を制限し、そしてまた、ディスプレイを駆動するために必要とされる高速論理のために不適切である。
アモルファスシリコンの制限のために、他の代替材料として、多結晶シリコン又はレーザー再結晶シリコンがある。これらの材料は、一般に後続の回路処理を低温に制限するすでにガラス上にあるシリコンを使用するために限定される。
こうして、所望の速度を有し、作製の容易さと費用削減を設けるパネルディスプレイの各ピクセルにおいて高品質ＴＦＴを形成する方法の必要性が存在する。
発明の要約
本発明は、ディスプレイの各ピクセルを制御するためにトランジスタが作製され、本質的単結晶シリコンの薄膜を使用するパネルディスプレイと、そのようなディスプレイを作製する方法に関する。好ましい実施態様に対して、薄膜又はトランジスタアレイは、ガラス又は透明有機膜の如く透光性基板に転写される。この実施態様において、薄膜単結晶シリコンは、ＬＣＤの各ピクセルを作動させる薄膜トランジスタのピクセルマトリックスアレイを形成するために使用される。パネルディスプレイを駆動するために高度に適切なＣＭＯＳ回路構成は、トランジスタが形成された同一薄膜材料において形成される。回路構成は、ワイヤとワイヤボンディングの必要性なしに、薄膜メタライゼーション技術を使用して、マトリックスアレイに完全に相互連結させることができる。
各トランジスタは、電界又は信号の印加により、隣接材料又は素子による光の反射又は透過を制御するために役立つ。この応用の目的のために、源からの光が透過されるトランジスタと隣接材料又は素子は、光弁として呼ばれる。こうして、パネルディスプレイの各ピクセルは、独立制御光弁である。そのような光弁の例として、その透光特性が電界又は信号で変更され、高密度ピクセルアレイを設けるように構成されるＬＣＤ若しくは液体又は固体材料がある。本デバイスの関連作製方法は、高精細カラー像を生成するために大形平パネルの必要条件のすべてを満足する。トランジスタ又はスイッチは、ディスプレイを提供するために、電界発光表示要素（ＥＬＤ）又は発光ダイオード（ＬＥＤ）と対にされる。
本発明の好ましい実施態様は、大領域半導体膜を使用し、膜を処理基板から分離し、ガラス又は他の適切な透光材料にそれらを取り付ける。２ミクロン以内の次元の厚さを有する単結晶シリコンの膜が、エピタキシャル基板から分離され、そして膜は、ガラスとセラミックスに取り付けられる。電界効果トランジスタ（”ＦＥＴ”）の如く機能ｐｎ接合素子は、分離の前に部分的に作製され、ガラスに転写される。接着剤、静電ボンディング、Ｖａｎ  ｄｅｒ  Ｗａａｌの力又はボンディング用の共晶合金を含む、いろいろなボンディング手順が、基板に取り付けるために使用される。他の公知な方法もまた使用される。
プロセスの好ましい実施態様は、リリース基板において薄く本質的単結晶のＳｉ膜を形成する段階と、ピクセル電極及び薄膜エンハンスメント形トランジスタのアレイと関連ＣＭＯＳ回路構成を薄膜上に作製する段階とを含む。各トランジスタは、各ピクセルがトランジスタの一つによって独立に作動される如く、ピクセル電極の一つに電気的に連結される。ＣＭＯＳ回路構成は、ピクセル作動と表示される一つ又は複数の合成像を制御するために使用される。デバイス作製は、薄膜が、ソース、ドレイン、チャネル及びゲート領域の形成とピクセル電極との相互連結により、リリース基板になお付着されている間に開始される。最終パネル基板への転写の前に、デバイス処理を実質的に完了することにより、低温ガラス又はポリマーが使用できる。代替的に、デバイス作製のすべて又は一部が、リリースの後、又はガラス若しくはプラスチック板への処理済膜の転写により行われる。転写の後、カラーフィルター及び液晶材料との一体化は、ＬＣＤを使用する実施態様に対してパネルを完成する。
薄膜形成プロセスの好ましい方法は、本質的単結晶膜がリリースされる絶縁基板上に形成されるシリコンオン絶縁体（ＳＯＩ）技術を使用する。本出願の目的のために、用語「本質的単結晶」は、多数の結晶が、少なくとも０．１ｃｍ2、好ましくは、０．５〜１．０ｃｍ2以上の範囲において、膜の横平面における断面領域に広がっている膜を意味する。そのような膜は、例えば、サファイア、ＳｉＯ2、Ｓｉウェハー、炭素及び炭化ケイ素基板において、公知の技術を使用して形成される。
ＳＯＩ技術は、一般に、その結晶格子が下側基板と整合しないシリコン層の形成に係わる。特定の好ましい実施態様は、リリース層において高品質Ｓｉの薄膜を生成するために孤立シリコンエピタキシー（ＩＳＥ）を使用する。このプロセスは、リリース層上にアモルファス又は多結晶シリコンの如く非単結晶材料の堆積を含み、材料を結晶化するために加熱され、本質的単結晶シリコンを形成する。リリース層の使用は、回路を害することなく、エッチングされる活性層の下に酸化物を使用して、膜及び回路リリースを可能にする。
好ましい実施態様において、エピタキシャル膜が形成された全基板が、エッチバック手順により除去される。
代替的に、化学エピタキシャルリフトオフの方法、半導体材料をガラス又は他の基板に転写するためのプロセスが、所望の半導体材料の大領域シートに適用される。これら又は他のリリース方法は、回路パネル作製のための基板への転写のために、成長基板から薄膜単結晶材料を除去するために使用される。
本発明は、再結晶化シリコン膜におけるＣＭＯＳ回路及びピクセル電極形成を含み、第２転写基板に固着され、開始ウェハー又は基板から除去され、そして回路パネルを形成するためにガラス又は他の適切な基板に取り付けられる。代替的に、最初に回路を形成し、回路をガラスに貼着し、そして基板から回路を分離することができる。ピクセルは、平面幾何形状を有する行と列において位置付けられる。作製段階の順序により、回路に対する高温処理が転写の前に行われるために、ガラスに搭載した従来の高速ＣＭＯＳ（又は他の）論理の使用が許容される。別の好ましい実施態様は、トランジスタ要素の離散アレイの作製に係わり、離散要素の所望の間隔又は登録を設けるために収縮又は膨張する伸縮性基板へこれらの要素を転写し、それから、表示パネルに含まれる最終基板へこれらの要素を転写する。
本発明の他の好ましい実施態様は、映写表示デバイス（すなわち、モニターと像プロジェクタ）に関し、一つ（又は複数）の光弁マトリックスがこれらのデバイスによって生成された像を制御するために形成される、単結晶シリコンの薄膜を使用したそのようなデバイスを作製する方法を含む。本発明により、高密度単結晶シリコン光弁マトリックスを使用する映写表示デバイスは、３５ｍｍ光学系と互換性のある高解像度画像を提供する。
一つの好ましい実施態様において、透光性基板は、背面光源からの光を収容するように位置付けられ、そして光弁マトリックスが、基板に固着される。本発明により、光弁マトリックスは、単結晶シリコンの薄膜において形成したトランジスタのアレイと電極のアレイとを含む。光弁マトリックスはまた、背面光源からの光が選択的に透過される隣接透光材料を含む。好ましい実施態様は、液晶又は強誘電性材料の如く透光性材料を使用する光弁に向けられるが、他の透光性材料も使用しても良い。各光弁は、トランジスタ、電極と隣接透光材料の部分を含む。各トランジスタは、電界又は信号の印加により、単一光弁に対する隣接透光材料に光の透過を制御するために役立つ。
ドライバー回路は、光弁を選択的に作動させるために、光弁マトリックスに電気的に連結される。駆動回路は、トランジスタと電極が形成された同一薄膜材料において形成される。駆動回路は、ワイヤとワイヤボンディングの必要性なしに、薄膜メタライゼーション技術を使用して、マトリックスに完全に相互連結することができる。光学システムはまた、大視野表面へ作動光弁を透過した光を映写するために設けられる。
プロジェクタを作成するための本デバイス及び関連方法は、高精細カラー像を生成するための大画面テレビジョン又はモニターディスプレイの必要条件を満足する。その目的のために、映写表示デバイスは、単一原色の光を選択的に透過させるために各々適合された多重の光弁を有する。さらに、ダイクロイックプリズムは、大視野表面に映写される多色光像を生成する各光弁によって透過された単一カラー光を結合するために設けられる。
映写表示デバイスにおいて使用される光弁マトリックスのための形成プロセスの好ましい実施態様は、絶縁基板において多結晶シリコンの層を形成することを含む薄い単結晶シリコン膜を形成する段階と、単結晶シリコンのウェハーを形成するために層を結晶化するために熱源で多結晶層を走査する段階とを含む。プロセスはまた、透光性基板へ単結晶シリコン膜を転写する段階と、接着剤又はここで記載された他の技術により基板に膜を装着する段階とを含み、シリコン膜においてトランジスタのアレイ、電極のアレイと駆動回路構成を形成し、背面光源からの光が透過される透光材料（例えば、液晶材料）の隣接層を形成する。各トランジスタは、各光弁が一つのトランジスタによって独立に作動される如く、電極に電気的に連結される。駆動回路構成は、ピクセル作動を制御するために使用され、そして光学システムが、大視野表面へ合成像を映写するために設けられる。本発明の他の好ましい実施態様は、単色又は多色像を設けるために従来の３５ｍｍスライドプロジェクタにおいて使用されるように適合されたアクティブマトリックススライドに関する。スライドは、スライドプロジェクタによって映写される像を有する標準３５ｍｍ写真スライドとして等価物理的次元を有するように作製される。本発明により、標準３５ｍｍスライドと等価又はほぼ等価なサイズにパッケージされたアクティブマトリックススライドは、映像を発生するための修正をし又は修正なしに、スライドプロジェクタに挿入される。電子系ユニットは、スライドに連結され、スライドによる像発生を制御する。好ましい実施態様において、スライドは、単色又は多色像を発生することができる。
本発明の一つの好ましい実施態様において、アクティブマトリックススライド組立体は、プロジェクタ本体と、光源と、光学システムと、３５ｍｍスライドが外部視野表面への像の映写のために配置される室とを有するスライドプロジェクタで使用されるようになっている。スライド組立体は、ハウジングと、ハウジングに可動に取り付けたアクティブマトリックススライドとを含む。それ自体、スライドは、保管位置と動作位置を有する。ハウジングは、動作位置に移動されるスライドが、スライドプロジェクタによる映写のための像を提供するために、光源からの光を選択的に透過するためのプロジェクタ室において確実に配設される如くスライドプロジェクタ本体において位置付けられる。
ハウジングは、好ましくは、像発生を制御するためのスライドに電気的に連結された遮蔽された電子系組立体を含む。電子系組立体は、コンピュータ又は任意のビデオ装置である像発生装置から像データを受信する。装置によって設けられた像データは、電子系によって処理され、アクティブマトリックススライドに送信される。受信データに応答して、スライドは、光源からの照明光が単色又は多色像を形成するためにスライドを選択的に透過される如く、個別アクティブマトリックス光弁を作動させる。
別の好ましい実施態様において、アクティブマトリックススライド組立体は、アクティブマトリックススライドと遠隔電子系ハウジングを含む。スライドは、スライドプロジェクタの室において確実に位置付けられるような次元であり、ケーブルにより遠隔ハウジングにおける電子系に電気的に連結される。
さらに別の好ましい実施態様において、アクティブマトリックススライド組立体は、電子系ハウジングに物理的に連結されないアクティブマトリックススライドを含む。代わりに、アクティブマトリックススライドとハウジングにおける電子系は、ＲＦアンテナ又は赤外線送信器／検出器要素の如くアンテナ要素を介して相互通信する。
前述の実施態様と同様に、アクティブマトリックススライドは、駆動回路によって個別に作動されるピクセル又は光弁のアレイを有する。駆動回路構成要素は、アレイに隣接して位置付けられ、光弁に電気的に連結される。それ自体、個別光弁は、照明光が像を形成するためにスライドを選択的に透過される如く、駆動回路によって作動される。
好ましい実施態様において、アクティブマトリックス回路構成は、シリコンの如く半導体材料の層において又は上に形成される。任意の数の作製技術が、ポリシリコン又は単結晶シリコンの好ましい薄膜を設けるために使用されることが注目される。単結晶シリコンの薄膜が使用される実施態様において、極めて高い光弁密度が、高精細像が獲得される如く達成される。他の実施態様では、固体材料又はその透光特性が電界の印加により変更される任意の材料が、本発明の光弁を供給するために使用される。
【図面の簡単な説明】
部品の構造と組み合わせの多様な新規の詳細を含む発明の上記と他の特徴は、添付の図面を参照してより詳細に記載され、クレイムにおいて指摘される。発明を使用するこれらのパネルを作製する際に使用された特定パネルディスプレイと方法は、例示のみとして示され、発明を制限するものではないことが理解される。この発明の主な特徴は、発明の範囲に反することなく多様な実施態様において使用される。
第１Ａ図は、発明による平パネルディスプレイの分解斜視図である。
第１Ｂ図は、発明の好ましい実施態様のためのドライバーシステムを示す回路図である。
第２Ａ〜２Ｌ図は、平パネルディスプレイのための回路パネルの作製を示す好ましい工程系統順序図である。
第３図は、ディスプレイパネルの好ましい実施態様の断面図である。
第４図は、再結晶化のために使用されるシステムの好ましい実施態様を斜視図で示す。
第５Ａ図は、結晶化材料において境界の周期を決定するためのパターン化リリース層の使用を示す。
第５Ｂ図は、境界の周期を決定するためのパターン化キャッピング層の使用を示す。
第６Ａ図は、発明によるガラスへの転写の前のＭＯＳＦＥＴのドレイン電流及び相互コンダクタンス特性を示す。
第６Ｂ図は、ガラスへの転写の後の第６Ａ図のＭＯＳＦＥＴのドレイン電流及び相互コンダクタンス特性を示す。
第７Ａ図は、２つの異なるドレイン電圧において対数スケールでプロットされた第６Ａ図のデバイスのドレイン電流を示す。
第７Ｂ図は、２つの異なるドレイン電圧において対数スケールでプロットされた第６Ｂ図のデバイスのドレイン電流を示す。
第８Ａ図は、０〜５ボルトに変化するゲート電圧による第６Ａ図のデバイスのドレイン電流出力を示す。
第８Ｂ図は、０〜５ボルトに変化するゲート電圧による第６Ｂ図のデバイスのドレイン電流出力を示す。
第９Ａ〜９Ｃ図は、発明によるリフトオフプロセスを示す一連の断面図である。
第１０Ａ図は、発明の別の実施態様によるリフトオフ処理中のウェハーの部分斜視図である。
第１０Ｂ図は、プロセスにおける一段階後のリフトオフ構造の第１０Ａ図の線II−IIに沿って取った断面図である。
第１０Ｃ図は、登録が維持される別の実施態様におけるリフトオフ処理中のウェハーの部分の部分斜視図である。
第１０Ｄ図と第１０Ｅ図は、リフトオフプロセスにおける付加段階後の第１０Ｃ図の構造の断面を示す。
第１１Ａ〜１１Ｅ図は、発明によるリフトオフ手順のプロセスフローにおける諸段階中のウェハーの概略図である。
第１２Ａ〜１２Ｃ図は、発明の別の好ましいリフトオフ手順の概略断面図である。
第１３Ａ〜１３Ｃ図は、発明による好ましい転写方法を概略的に示す。
第１４Ａ図と第１４Ｂ図は、発明による付加的な転写方法を概略的に示す。
第１５図は、発明によるデバイス登録を監視制御するための好ましいシステムを示す。
第１６図は、本発明の高解像度モニターにおいて使用される好ましい映写システムの断面図である。
第１７図は、本発明の好ましい高解像度モニターの図である。
第１８図は、折り畳み光学系幾何形状を使用する高解像度映写モニターの図である。
第１９図は、第１８図のモニターにおいて使用される別の好ましい映写システムの図である。
第２０図は、第１８図のモニターにおいて使用される別の好ましい映写システムの図である。
第２１図は、本発明の像プロジェクタの図である。
第２２図は、発明の別の好ましい高解像度映写モニターの図である。
第２３図は、本発明の映写デバイスのためのドライバーシステムを示す回路図である。
第２４Ａ〜２４Ｄ図は、光弁マトリックスを作製し、それを支持構造に転写するための好ましい工程及び転写順序図である。
第２５Ａ〜２５Ｃ図は、光弁マトリックスを作製し、それを支持構造に転写するための別の好ましい工程及び転写順序図である。
第２６Ａ〜２６Ｅ図は、マトリックスを作製し、それをガラス基板に転写するためのさらに別の好ましい工程及び転写順序図である。
第２７図は、従来のスライドプロジェクタの図である。
第２８図は、本発明によるアクティブマトリックススライド組立体の分解斜視図である。
第２９Ａ〜２９Ｂ図は、従来のスライドプロジェクタにおいて使用されるアクティブマトリックススライド組立体の好ましい実施態様を示す。
第３０図は、従来のスライドプロジェクタにおいて使用されるアクティブマトリックススライド組立体の別の好ましい実施態様の図である。
第３１図は、本発明のアクティブマトリックススライド組立体の別の実施態様の斜視図である。
第３２図は、アクティブマトリックススライド組立体のための好ましいドライバーシステムを示す回路図である。
第３３図は、本発明のアクティブマトリックススライド組立体のさらに別の実施態様の斜視図である。
第３４Ａ〜３４Ｂ図は、第３３図のアクティブマトリックススライド組立体のための２つの好ましいドライバーシステムを示す回路図である。
第３５図は、アクティブマトリックススライド組立体のさらに別の実施態様の斜視図である。
第３６図は、アクティブマトリックススライド組立体において使用される複数のアクティブマトリックスを設けるために処理される半導体ウェハーの頂面図である。
第３７図は、キンク効果を示す浮遊体ｎチャネルＭＯＳＦＥＴの電圧特性である。
第３８Ａ図、第３８Ｂ図と第３８Ｃ図は、本発明の打込み手順を示す。第３８Ｄ図は、第３８Ａ〜３８Ｃ図において提示した方法によって生成されるｎチャネル浮遊体ＭＯＳＦＥＴの別の好ましい実施態様を示す。
第３９Ａ図は、本発明による硫黄打込みと硫黄打込みのないデバイスの電圧特性とドレインコンダクタンスを示す。第３９Ｂ図は、シリコン打込みを使用する発明により作製されたデバイスの電流−電圧特性を示す。
第４０Ａ図と第４０Ｂ図は、ディスプレイパネルにおけるピクセル制御回路として本発明の浮遊体ｎチャネルＭＯＳＦＥＴ素子の使用の２つの実施態様を示す。
好ましい実施態様の詳細な説明
発明の好ましい実施態様が、第１図のパネルディスプレイの斜視図において示される。ディスプレイの基本構成要素は、白色又は他の適切な色である光源１０と、第１偏光フィルター１２と、回路パネル１４と、フィルター板１６と、第２偏光フィルター１７とを含み、これらは層化構造において固着される。液晶材料（不図示）は、回路パネル１４とフィルター板１６の間の容積に配設される。回路パネル１４におけるピクセル２２のアレイは、各ピクセルが、ピクセルとカラーフィルター板１６に固着した対向電極の間にある液晶材料において電界を生成する如く、アレイに隣接して位置付けられた第１及び第２回路構成要素１８、２０を有する駆動回路によって個別に作動される。電界は、液晶材料を透過される偏光の回転を生じさせ、その結果、隣接カラーフィルター要素が照明される。フィルター板システム１６のカラーフィルターは、青２４、緑２５、赤２７と白２９の如く４つのフィルター要素のグループに配列される。フィルター要素２４、２５、２７、２９に付随したピクセル又は光弁は、そのピクセルグループに対して所望の色を設けるために選択的に作動される。
他の好ましい実施態様は、各ピクセルの対して光弁を形成するために固体材料の使用を含む。電界発光膜又はその光伝達特性が電界の印加によって変更される任意の材料の如く発光材料が、本発明の光弁を供給するために使用される。
パネルにおけるディスプレイを制御するために使用される駆動回路が、第１Ｂ図において示される。回路１８は、入り信号を受信し、バス１３を通してピクセルに信号を送信する。回路２０は、各ピクセルにおけるコンデンサ２６を充電する個々のトランジスタ２３をオンにするためにバス１９を走査する。コンデンサ２６は、アレイの次の走査まで、ピクセル電極と液晶２１における電荷を持続させる。発明の多様な実施態様は、所望のディスプレイの形式により、各ピクセルでコンデンサを使用する又は使用しない。
第２Ａ〜２Ｌ図は、回路パネル回路構成が形成されるシリコンオン絶縁体（ＳＯＩ）膜を形成するために、孤立シリコンエピタキシー（ＩＳＥ）プロセスの使用を示す。なお、任意の数の技術が単結晶Ｓｉの薄膜を設けるために使用される。第２Ａ図に示されたものの如くＳＯＩ構造は、基板３０と、基板３０において成長又は堆積された酸化物３４（例えば、ＳｉＯ2等）とを含む。シリコンの薄い単結晶層は、酸化物３４上に形成される。酸化物（又は絶縁体）は、こうして、Ｓｉ表面層の下に埋込まれる。ＩＳＥ  ＳＯＩ構造の場合に、頂部層は、実質的に単結晶の再結晶化シリコンであり、これからＣＭＯＳ回路が作製される。埋込絶縁体の使用は、従来のバルク（チョクラルスキー）材料において獲得されるよりも高速のデバイスを設ける。１．５ｘ１０6超のＣＭＯＳトランジスタを含む回路の作製が、ＩＳＥ材料において為された。
第２Ｂ図に示された如く、膜３８は、各ピクセルに対するトランジスタ領域３７とピクセル電極領域３９を規定するためにパターン化される。それから、酸化層４０が、各ピクセルの２つの領域３７、３９の間のチャネル４８を含むパターン化領域上に形成される。真性結晶化材料３８が、その後、ｎチャネル素子を設けるためにホウ素又は他のｐ形ドーパント（又は代替的に、ｐチャネル素子に対してｎ形ドーパント）を打込４４まれる（第２Ｃ図において）。
それから、多結晶シリコン層４２が、ピクセル上に堆積され、そして層４２が、第２Ｄ図に見られる如くｎ形ドーパントを打込４６まれ、ゲートとして使用される層４２の抵抗率を低下させる。ポリシリコンは、第２Ｅ図に見られる如くゲート５０を形成するためにパターン化され、続いて、トランジスタに対するｐ+ソース及びドレイン領域を設けるためにホウ素の大打込み５２が行われる。第２Ｆ図に示された如く、酸化物５４が、トランジスタ上に形成され、そして開口６０、５６、５８が、それぞれ、ソース６６、ドレイン６４とゲートに接触するために、酸化物５４を通って形成される。アルミニウム、タングステン又は他の適切な金属のパターン化メタライゼーション７０は、露出ピクセル電極６２をソース６０（又はドレイン）に連結し、ゲートとドレインを他の回路パネル構成要素に連結するために使用される。
第２作製手順は、ガラスに貼着された処理シリコンの薄い（１〜５ミクロン）膜を形成するための開発された基板リリースプロセスの一つである。これらの膜は、転写の前に部分的又は完全に作製されるＦＥＴの如くアクティブ半導体デバイスを含む。転写（ＣＬＥＦＴ）アプローチのための横方向成長エピタキシャル膜の劈開を含む結晶化及びリリース手順は、参照としてここに取り入れた米国特許第４、７２７、０４７号においてさらに詳しく記載される。化学エピタキシャルリフトオフ（ＣＥＬ）アプローチは、米国特許第４、８４６、９３１号と第４、８８３、５６１号においてさらに詳しく記載される。ＣＬＥＦＴとＣＥＬの両技術は、基板が消費される他のアプローチと比較して費用の削減につながる基板の再使用を許容する。薄膜リリース技術をＳＯＩウェハーと組み合わせることにより、ガラスにおいて必要な高品質膜及び回路を形成することができる。
上記は、ＣＥＬプロセスがリリース層のＨＦ（又は他のエッチャント）アンダーカットのために必要とされる横距離によって制限されることを示す。ＣＥＬを使用する大領域パネルの鍵は、完全な大領域膜ではなくパターン化デバイス及び／又は回路のリリースである。というのは、回路又はデバイスは、エッチングをリリース層に達するようにするために膜を通った垂直チャネルとして使用される未使用領域を有するためである。このアプローチは、第２Ｈ〜２Ｌ図において示される。リリース基板から回路を除去するために、第１開口７０（第２Ｈ図）が、ピクセル間に生ずる層３６の露出領域において形成される。層３４の第２大部分が、層３６の部分が空洞７２上に広がる如く空洞７２を形成するために除去される。
第２Ｉ図において、支持柱７６が、空洞７２と開口７０を満たすために形成され、層３６の部分上に広がる。それから開口又はヴァイアホール７４は、エッチャントがホール７４又は横開口７８を通って導入される如く、層３６を通して設けられ、層３４を除去する（第２Ｊ図参照）。残りの絶縁層３６と支持された回路構成は、支持柱７６により基板３０に関して適所に保持される。
紫外光で硬化されるエポキシ樹脂が、透光性基板８０を回路と層３６に装着するために使用される。基板８０は、柱７６の回りのエポキシ樹脂８４の領域が未硬化であり、残りのエポキシ樹脂８２が硬化される如くパターン化される（第２Ｋ図参照）。基板３０と柱７６は、第２Ｌ図に示された構造を設けるために除去され、その後、所望のディスプレイパネルを設けるために処理される。
なお、ＵＶ硬化接着剤（又はテープ）が、必要な場合に回路を保護するためにパターン化され、そしてＨＦが、残りのリリース層に達するために使用される。なお、テープが使用される場合に、テープは、リリース後の回路への支持を設ける。膜を含む大領域ＧａＡｓデバイスが、このようにして作製され、そしてこれらは、一つのテープにおける全ウェハーからデバイスを形成するために剥離された。剥離された回路は、液晶表示パネルのガラスと他の要素上に再取付けされる。透明接着剤が、取付けの好ましい方法である。
最終表示パネルを形成するために、第２Ｌ図に示された回路パネルは、露出された所望のピクセル要素を残してエッチングされる。絶縁及び位置合わせ層、スペーサー、密封境界と連結用ボンディングパッドが、回路パネルに追加される。画面印刷プロセスが、境界を準備するために使用される。カラーフィルターと対向電極を含む板が、スペーサーの挿入後、密封境界で回路パネルに密封される。ディスプレイは、境界を通っている一つ又は複数の小さな注入孔を介して選択された液晶材料を注入される。それからこの注入穴は、樹脂又はエポキシ樹脂で密封される。第１及び第２偏光器膜又は層が、両側に貼着され、そしてコネクタが追加される。最後に、白光源１１４又は他の適切な光源が、偏光器１１２に結合される。
生ずるデバイスの断面図が、第３図に示され、この場合ピクセル電極１０２と１０４は、相互に横に離間される。各ピクセル１０２、１０４はトランジスタ１０６と、関連したカラーフィルター１２０、１２２を有する。偏光要素１１２、１１８は、ガラス又はプラスチックの如く、ボンディング要素又は接着剤１０８と透光性基板１１０を含む構造の対向側に位置付けられる。層１０８は、２〜１０ミクロンの厚さを有する透明エポキシ樹脂又は低温ガラスである。
ＣＬＥＦＴプロセスは、再使用可能なホモエピタキシャル基板から化学蒸着（ＣＶＤ）により成長された薄い単結晶膜の分離を許容する。ＣＥＬプロセスと異なり、ＣＬＥＦＴプロセスにおいて、回路又はデバイスは、まず、ガラスに貼着され、そして取付けの後、回路と基板の間の分離が行われる。
ＣＬＥＦＴによって基板から除去された膜は、低欠陥密度の本質的単結晶であり、ほんの数ミクロン厚であり、そして結果的に、回路パネルは、小重量で、良好な透過特性を有する。本出願の目的のために、用語「本質的単結晶」は、多数の結晶が、少なくとも０．１ｃｍ2、好ましくは０．５〜１．０ｃｍ2以上の範囲において膜の平面における断面領域上に広がる膜を意味する。
米国特許第４、７２７、０４７号において示されたＣＬＥＦＴプロセスは、次の段階を係わる。リリース層（虚弱平面）上の所望の薄膜の成長、メタライゼーションと他の被覆の形成、膜とガラスの如く第２基板（又は上層）の間の貼着の形成、及び劈開による虚弱の組込平面に沿った分離である。それから、基板は、再使用のために利用される。
ＣＬＥＦＴプロセスは、リリース層の頂部に連続膜を形成するために横エピタキシャル成長を使用して本質的単結晶材料のシートを形成するために使用される。シリコンに対して、横エピタキシーは、ＩＳＥプロセス又は他の再結晶手順によって達成される。代替的に、他の標準堆積技術が、必要な薄膜の本質的単結晶材料を形成するために使用される。
リリース層を形成する材料の必要な特性の一つは、層と半導体膜の間の接着力の欠如である。弱い平面はリリース層によって生成されるために、膜は、劣化なしに基板から劈開される。リリース層は、Ｓｉ3Ｎ4とＳｉＯ2の多層膜を具備する。そのようなアプローチは、ＣＭＯＳ論理の裏面を皮膜保護するためにＳｉＯ2の使用を許容する。（Ｓｉ3Ｎ4は、虚弱平面を生成するために溶解される層である。）ＣＬＥＦＴアプローチにおいて、回路は、まず、ガラス又は他の転写基板に貼着され、それから、分離され、ＵＶ硬化テープと比較して単純な取扱いとなる。
ＩＳＥプロセスにおいて、酸化膜は、基板と回路を含むＳｉ膜上に強力に付着される。この理由のために、貼着の強度を化学的に縮小することが必要である。この技術は、リリース層において虚弱平面を形成するために、完全な分離なしに、エッチャントで優先的に溶解されるリリース層に係わる。それから、膜は、ガラスが回路と電極に貼着された後に、機械的に分離される。
機械的分離は次の如く達成される。膜の上面が、ガラスの如く上層に透明エポキシ樹脂で貼着される。それから、膜とガラスが、劈開支持部として役立つ約５ｍｍ厚のガラス板に対してワックスで貼着される。金属くさびが、表面を離隔させるために２つのガラス板の間に挿入される。マスクは基板に対して低接着力を有するために、膜は、基板から劈開されるが、ガラスに取付けられたままである。それから、基板は、ＣＬＥＦＴプロセスの別のサイクルに対して使用され、デバイス処理が、膜の背面において完成される。デバイスは上層に付着されているために、裏面側は、写真平版を含む標準ウェハー処理される。
方法は、さらに、Ｓｉ基板の場合にシーディングにより、異基板の場合に対してシーディングのない単結晶膜の準備に係わる。シーディングされたＳｉ膜の場合に、標準再結晶化プロセスが使用される。いずれにせよ、底面酸化物又は窒化物層が、リリース目的のために最適化される。
第４図に概略的に示された再結晶化システムの一つの実施態様において、基板温度は、下方加熱器１３０によって融点近くまで昇温される。それから上方ワイヤ又は黒鉛条片加熱器１３２が、試料１３４の頂部を走査し、移動するメルトゾーン１３６を再結晶化させ、又は多結晶シリコンをさらに結晶化させる。Ｓｉにおける標準プロセスにおいて、横エピタキシーは、下方酸化物を通った小開口からシーディングされ、そして生ずる単結晶膜は基板の配向を有する。キャッピング層１３８は、結晶化の前に多結晶材料上の堆積される。
異基板の使用は、シーディングを除外する。この場合に、本質的単結晶Ｓｉが、結晶粒界エントレインメント技術によって獲得される。結晶粒界エントレインメントは、再成長領域において熱勾配の変調を導入するために、リリース酸化物又はキャップ層のいずれかをパターン化することにより使用される。温度場におけるこの変調は、メルト前線の位置を変化させ、そして予測可能な位置において境界を連行する。リリース酸化物１４２のパターン化が、第５Ａ図に示される。この実施態様において、基板１４０は、リリース酸化物１４２を充填させた溝１５０を有する。キャップ１４６とリリース層１４２の間に広がる結晶化材料１４４における境界１４８のエントレインメントのために、Ｓｉ回路又は電極は、高品質の領域において位置する。メタライゼーションと他の特徴は、亜粒界上に位置する。
図示された如く、好ましい技術は、必要なエントレインメント構造を有する再使用可能な基板をパターン化することである。いったんこのようにパターン化されたならば、再使用可能な基板は、再パターン化を必要としない。そのようなスキームにおいて、エントレインメント用溝は、溝を完全に充填するために十分な厚さの材料を設けられる。溝における材料は、例えば、プレーナ化Ｓｉ3Ｎ4を具備し、リリース層は、ＳｉＯ2の一層の堆積を具備する。代替的に、溝は、ＳｉＯ2で完全に充填される。それから、溝はリリースエッチングのためのチャネルとして機能する。
第２アプローチは、第５Ｂ図に示された如く、キャップ堆積の後にキャップ層１４５をパターン化することを含む。キャップ１４５のパターン化隆起１４７は、キャップ１４５とリリース層１４１の間にある再結晶化材料における境界１４８に重なる。第３アプローチは、多結晶シリコン層をパターン化するものである。キャッピング層は、異基板で使用される。キャッピング層は、熱サイクルを通して粘着性でなければならないが、デバイス処理のために除去可能でなければならない。キャップは、滑らかなＳｉ基板に対して十分に作用するが、エントレインメントのために必要なパターン化層は、新しい膜を必要とする。
第６〜８図は、ガラス基板への転写の前後の発明により作製されたＭＯＳＦＥＴの電気特性を示す。第６Ａ図は、直線領域においてデート電圧ＶGの関数としてドレイン電流ＩDと相互コンダクタンスＧMをグラフで描き、この場合ドレインソース電圧は、ガラスへの転写の前のＭＯＳＦＥＴに対して５０ｍＶである。ＭＯＳＦＥＴは、２５０μｍ／２０μｍの幅対長さ比と、０．５μｍ厚再結晶化シリコン材料において８９０Åのゲート酸化物厚を有する。第６Ｂ図は、ガラスへの転写の後の同一デバイスのドレイン電流ＩDと相互コンダクタンスＧMを示す。
第７Ａ図は、２つのドレインソース電圧ＶDS＝５０ｍＶとＶDS＝５Ｖにおいて対数スケールにおいてプロットされた第６Ａ図のデバイスのドレイン電流をグラフで示す。
第７Ｂ図は、ドレインソース電圧ＶDS＝５０ｍＶとＶDS＝５Ｖにおいて対数スケールにおいてプロットされた第６Ｂ図のデバイスのドレイン電流をグラフで示す。
第８Ａ図は、ＶGS＝０、１、２、３、４と５ボルトのゲート電圧において第６Ａ図のデバイスのドレインソース電圧の関数としてドレイン電流ＩDをグラフで示す。
第８Ｂ図は、ＶGS＝０、１、２、３、４と５ボルトのゲート電圧において第６Ｂ図のデバイスのドレインソース電圧の関数としてドレイン電流ＩDをグラフで示す。
ＣＥＬアプローチに対して、一層の実施態様は、ガラス板における剥離回路の再取付けに係わる。塗布方法は、薄膜半導体と接着剤の間の一様な密着を保証するが、薄膜において亀裂が入ってはならず、又は他の欠陥を導入してはならない。
方法は、分離される層の前面側に対するアピエゾンワックスの塗布に係わる。ワックスにおける応力は、湾曲を引上げ層に伝え、これにより、エッチング前面へのエッチング流体の接近を許容する。エッチング前面への接近は、リフトオフされる全領域の外縁からのみ達成される。
このプロセスは、２ｃｍｘ２ｃｍよりも大きな領域に対して数時間又は数日までにわたる長いリフトオフ時間のために、大領域リフトオフに係わる応用のために限定的使用となる。湾曲は、エッチング前面へのエッチャントの接近を増大するために必要とされる。もし、リフトオフのために必要とされる湾曲は、低温ワックスによって生じ、その結果、このワックスが存在する間、高温処理は行われない。本試料は、しばしば、サイズに劈開され、基板再使用を許容しない。ワックス塗布プロセスは、自動化され、この手順が好ましい応用において基板再使用を許容するためにパターン化される。このプロセスは、裏面処理を必要としない個別の小領域に対してのみ使用される。
本発明の別の実施態様は、標準リフトオフプロセスにおいて黒ワックスに置き換わるために、種々の膨張係数を有する薄又は厚膜材料の組み合わせを使用することに係わる。このプロセスは、第９Ａ〜９Ｃ図において示される。正しい温度を使用することにより、リフトオフのために必要とされた湾曲は、層における差分応力により達成される。単一層は、リフトオフされる材料に関して正しい膨張係数を有するならば使用される。この方法は、リフトオフ温度において正しい湾曲を伝え、室温において平坦であり、裏面処理中膜を支持する支持層を許容する。
本発明のこの実施態様を第９Ａ〜９Ｃ図の構造２００に関連して以下に記載する。エピタキシャル層又は素子が形成される任意の適切な基板材料を具備する基板２０２が、設けられる。リリース層２０４は、基板２０２上に、好ましくはＣＶＤにより成長される。薄膜シリコンリリース可能層に対して、ＳｉＯ2層が、前述の如く使用される。
半導体層構造２０６は、同様に、ＣＶＤ又は他の前述の方法によりリリース層２０４上に形成される。構造２０６は、好ましくは、発明によりトランジスタのアレイの作製のために配置された材料を具備する。
例えば、ＣＶＤを使用することにより、構造２０６は、非常に薄く、すなわち、約５ミクロン未満、好ましくは、２ミクロン未満にされ、接触層は０．１ミクロン厚未満にされる。
必要なドーパントは、一般に、ソース、ドレイン及びチャネル領域を規定するために成長プロセスの後、拡散又は打込みにより導入される。次に、構造２０６は、ゲートと金属接点を形成するために従来の技術を使用して、前面又は頂面側において処理され、この場合各ピクセスは、必要に応じて、バスバーとボンディングパッドを配置される。
第１リフトオフ実施態様において、被覆２０８は、前面側処理構造２０６において形成される（第９Ａ図）。被覆は、異なる熱膨張係数を有する厚又は薄膜材料の組み合わせから成る。例えば、被覆２０８は、窒化物、金属、バイメタル又はガラス応力被覆を具備する。接触メタライゼーション（不図示）がまた、接触層上にこの時点において塗布される。
被覆層２０８と構造２０６は、従来の写真平版を使用してパターン化され、そして被覆材料２０８と構造２０６は、適切な選択エッチャントによるエッチングにより、第９Ｂ図に示された如くリリース層２０４まで所定領域において除去される。上記の段階は、被覆２０８の被覆材料の間に大きな熱応力が生じないほど十分低い所定温度において行われる。次に、温度は、十分な温度まで上昇され、被覆２０８において熱応力を生じさせる。この上昇された温度にある間、構造はリリースエッチャントに露呈される（第９Ｃ図参照）。
リリースエッチャントは、究極的に、被覆２０８によって支持された分離素子構造２０６を除去させるためにリリース層２０４を十分にエッチングする。それから、これらの構造は、低温にされて熱応力が軽減され、続く裏面処理のために個別素子を平坦にしておく。
このプロセスは、個別チップを裏面処理のために平坦にさせ、支持構造が、裏面処理温度に不浸透性のガラスの如く材料から形成されることにおいて、Ｇｍｉｔｔｅｒ他の黒ワックスプロセスに対するかなりの利点を設ける。
２つの異なる手順は、ウェハースケールリフトオフを達成するために使用される。第１の方法は、転写される膜が形成される全基板のエッチングに係わる。これは、「エッチバック」手順と呼ばれる。
第２の方法は、ウェハー又は試料の縁のみからリリース層に接近し、一つの大形シートとして材料を剥離する。この第２の方法は、同一ウェハーから引き上げられた素子の間の登録を必要としない場合である。登録が望まれないならば、自動化手順が、個別素子の大領域又は材料の領域のリフトオフのために使用される。前面側処理が完了した後、ＵＶ硬化エポキシ樹脂が、所望のパターンで硬化され、非所望の部位を除去され、それから、リリース層までエッチングするためのマスクとして使用される。それから、ＵＶ硬化エポキシ樹脂は残され、分離の後に引き上げられた膜のための支持部として作用する。個別素子は、エッチング溶液から回収され、選出及び部位形式方法を使用して個別に処理される必要がある。
これらの代替リフトオフプロセスが、第１０Ａ〜１０Ｅ図を参照して以下に記載される。この場合第９図における対応項目は、第１０図の同一参照番号を保持する。第１０Ａ図の部分斜視断面に示された如く、基板２０２は、その上にリリース層２０４と、続いて、素子構造２０６を形成し、すべては第９図に関連して記載された如くである。構造２０６へのボンディングパッドと金属接点（不図示）の如く全前面側処理は完了される。
溶解性でない又はエッチング可能でない状態からより溶解性又はエッチング可能な状態（又はその逆）へ変形される材料が、前面側処理構造２０６上に形成される。例えば、ＵＶ硬化性エポキシ樹脂２３０が、構造２０６上に広げられる。このエポキシ樹脂は、ＵＶ光への露出により非溶解性になる特性を有する。
それから、材料のＵＶ透光マスクリリース層２３２が、エポキシ樹脂２３０上に形成され、そして開口２３６を具えるパターン化不透明マスク２３４が層２３２上に添着される。
マスク２３４は、ＵＶ光を照射され、マスク開口２３６の下側のエポキシ樹脂の領域を硬化させ、未硬化状態におけるよりも非溶解性にする。リリース層２３２が除去され、そしてマスク２３４が除去される。次に、未硬化エポキシ樹脂は、リリース層２０４までの如く、溶剤によって除去される（第１０Ｂ図参照）。
硬化エポキシ樹脂２３０は、リリース層２０４からの分離の後、薄膜構造２０６のための支持部として役立つために構造上残される。このようにして、エッチング前面は、チャネル２４０をリリース領域２０４まで切込むことにより、構造２０６の全上面領域を小領域に分割することにより増大される。
ウェハーサイズリフトオフのための第２の方法は、引き上げられる全領域を小領域に分割することにより、エッチング前面の量を増大させることによる。チャネルは、引き上げられる材料の全領域に切込まれ、これにより、リリース層を露出させる。これらのチャネルは、領域を完全に分離し、又はリフトオフ領域へ部分的に切込むスリットから成る。
第２の方法は、露出リリース層へのエッチング媒体のより大きな接近を許容しながら、相互に関して材料の小領域を登録することを試みる問題を扱う。これを行う能力は、溶液からの容易な回収、裏面側におけるウェハースケール処理、及びエッチング前面の小領域と最大露出による短いリフトオフ時間を可能にする。このアプローチの重要な特徴は、すべてのエッチング前面にエッチング溶液の接近を設けながら、全ウェハー領域の登録を可能にすることである。
素子間の登録がトランジスタのアレイにおける如く、必要とされる場合に、第１０Ｃ〜１０Ｅ図の代替実施態様のリフトオフ方法は多数の利点を設ける。
第１０Ｃ図のこの代替プロセスは、露出リリース層へのエッチング媒体の接近を許容しながら、相互に関して材料の小素子又はピクセル領域を登録することを試みる困難な問題を解決する。これを行う能力は、溶液からの容易な回収、裏面側におけるウェハースケール処理、および小領域と最大エッチング前面による短いリフトオフ時間を可能にする。このアプローチはまた、全エッチング前面にエッチング溶液の接近を設けながら、全ウェハー領域を通じて素子の登録を可能にする。第１０Ｃ図は、ウェハーの矩形部分区分を示す。ウェハーは、半導体基板２０２と、その上にＣＶＤによって堆積されたリリース層２０４と、その上の前面処理トランジスタパネル２０６とから形成され、これらはすべて前述の如くである。
未硬化液体ＵＶエポキシ樹脂２５０の如く変形可能な材料は、構造２０６の頂面又は前面に広げられる。前実施態様に関する離脱点は、プラスチックの如く透明材料から作られた穿孔プレーナ格子２５２がエポキシ樹脂２５０の頂部に位置合わせされる時、次の段階において行われる。穿孔２５６は、格子２５２の平面に直交し、かつ貫通する。
穿孔２５６を覆うために位置合わせされた不透明円２５６を具えるフォトマスクが、格子２５２上の添着される（第１０Ｃ図）。（オプションのＵＶ透過性マスクリリース層（不図示）が、マスク除去を容易にするためにマスク２５８と格子２５２の間に形成される。）ＵＶ光は、マスク上に集束され、第１０Ｄ図に示された如く、不透明円２５６の下を除いてすべての下側エポキシ樹脂２５４を硬化させ、この場合エポキシ樹脂２５０の硬化区分は、影つき区分において示され、未硬化区分は空白である。マスク２５８は除去される。未硬化エポキシ樹脂２５０は、適切な溶剤によって開口２５６から除去され、そして構造２０６が、開口を通してリリース層２０４までエッチング除去される。それから、リリース層は、上記の如く、開口２５６を使用してエッチング除去される。エッチャントの接近が、こうして、ウェハーでの多数の点において達成され、硬化エポキシ樹脂２５４によって格子２５２に付着されたアレイを生ずる（第１０Ｅ図参照）。
登録への別のアプローチは、リリース２０４までエッチングすることにより、素子材料において直接にチャネル２６０を形成し、これにより、材料のみにおいてチャネルを形成するものである（第１１Ａ図）。これらのチャネルはまた、第９図のＵＶ硬化エポキシ樹脂パターン化方法を使用してより高くされ、それから、リリース層２０４までエッチングする（第１１Ｂ図参照）か、あるいは任意の他の方法により、第１１Ｃ図の平面図に示された如く分離される領域２７０の間にチャネル２６０又は接近路を形成する。それから、支持部２８０が、チャネル２６０上の材料２７０に付着され、そしてエッチャントが、チャネルに沿って走らされ、これにより、ウェハーの中央へエッチャントを接近させる（第１１Ｄ〜１１Ｅ図）。より高いチャネルは、高速リリースを達成するために、毛細作用を加速する補助をする。真空補助、超音波補助等を含む他の方法が、チャネル２６０によるエッチャントの移動を加速するために使用される。
同一線に沿って、チャネル２６０が、下のリリース層を露出させるために素子材料において作製される。それから、多孔性材料が、スピンオンされ、あるいは前面に形成又は付着される。この材料は、ＵＶ、熱、又は溶剤処置等によって硬化された時、剛性又は半剛性であり、そしてこのため、基板からの分離の後、引き上げられた膜を支持することができる。材料は、エッチャントによって攻撃されることなく、エッチャント流体を通過するために十分に多孔性である。このようにして、エッチャントは、多孔性材料を通過し、そしてその露出点においてリリース層にの接近を与えられる。
別の実施態様において、リリース層エッチャントが、下側支持構造が構造２０６に付着される前に、リリース層と接触される。このプロセスが作用するために、チャネル２６０は、エッチャントがトラップされるために引き上げられる素子又は材料の領域の間に形成されなければならない。基本プロセスは、次の如くである。チャネル２６０は、基板２０２においてリリース層２０４を露出させるリフトオフ領域２０６の間に形成される。これは、素子間にチャネルを生成する前述の方法のいずれかにより行われる。非常に良好に作用する単純方法は、フォトレジストマスキングにより材料２０６に直接にチャネルを形成し、続いて、リリース層２０４までエッチングするものである。これは、リリース層上の材料の高さに等しい高さのチャネル２６０を材料において形成する。次に、エッチャントが、引き上げられる層の表面に配され、あるいはウェハーがエッチャントに沈められる。いずれにせよ、引き上げられる領域２０６の間のチャネル２６０は、エッチャント材料で充填される。これが行われた後、リフトオフの後登録を保持する上側支持層が、ここで詳細に記載されるボンディング方法により構造２０６の前面に添着される。上側支持部は、材料２０６に固着され、一方、ウェハーは沈められ、あるいはエッチャントがウェハーの前面を覆い、チャネルを充填する。支持材料は、形成されたチャネルを満たさず、これによりエッチャントを押し出さないほど十分に剛性でなければならない。適切な支持材料は、ガラス、プラスチック又は他の透光基板を具備する。これは、エッチャント接近ホールを必要とせず、こうして、プロセスを非常に単純化する固体支持媒体を許容する。
トラップされたエッチャントは、薄膜領域２０６が、後の処理、すなわち、裏面導体メタライゼーションとボンディングパッドの形成ために、裏面を露出させて、支持部によって支持及び登録される間、除去される如く、リリース層２０４を十分に溶解する。
上記の支持材料のほかに、小形素子を取扱うために産業において非常に公知のＵＶリリーステープは、幾つかの理由のために優れた支持部の選定であることが立証された。これらのテープは、強いＵＶ放射線に露出された時、接着力の大部分を失うという性質を有する。さらに、湿気は接着剤に影響を与えることはなく、液体に浸されても、極めて良好に塗布される。これらのテープは、単独で又は肥厚支持物と結合して使用される。この付加的な支持物は、永久的でないならばＵＶ放射線を透過する材料から形成され、使用されるエッチャントによって攻撃されてはならない。
ＵＶリリース接着剤は、テープ裏当て材の代わりに、他の支持材料に直接に塗布される。第１２Ａ〜１２Ｃ図に示された如く、両面ＵＶリリーステープ２８２と組み合わされた支持物２８０が使用できる。テープ２８２の一方の側面が、支持物に接着される。それから、他方の側面は、エッチャントが塗布された後、構造２０６の前面に接着される。エッチャントは、それから、素子２０６をアンダーカットさせる。それから素子は、第１２Ａ図に示された如く、支持物２８０にリリーステープによって付着される。リフトオフ時間は、エッチャントがウェハー表面における多数の点からリリース層に接近するために、非常に短い。
このようにして、素子は、相互に関して登録され、裏面処理中、支持物２８０によって支持される。
それから、テープの接着力は、支持物を通したＵＶ照射によって緩められ（第１２Ｂ図又は第１２Ｃ図）、そしてテープは、素子をなお付着したまま、キャリア２８０から取り除かれる。一層のＵＶ露光は、素子を真空棒によって除去させ、テープ２８８から基板２８８（第１２Ｂ図又は第１２Ｃ図参照）又は他の媒体を具える任意の他のテープ２８４又はエポキシ樹脂２８６に直接に転写させるために十分な程度にまでテープへの素子の接着力を減少させる。０．５ｃｍ幅の個別領域が、この非湾曲方法によって引き上げられた。同時に引き上げられ登録される全ウェハーサイズは、ウェハーサイズによってのみ制限される。
示された如く、代替態様は、ＵＶ硬化接着テープ及びエポキシ樹脂の使用に係わる。接着剤は、薄膜トランジスタとＣＭＯＳ回路要素をガラスに貼着するために使用される。接着剤は、１４”ｘ１４”以上の板に塗布される。塗布方法としては、スピンコーティング、蒸気コーティング、スプレー、及び必要な一様性と光学品質を設けるための標準厚膜塗布プロセスがある。
別の好ましい実施態様は、回路パネルにおいて粗に離間した位置に密に配置した素子を転写する方法を含む。第１３Ａ図、第１３Ｂ図と第１３Ｃ図に示された技術は、素子が正しく位置付けられるまで、伸縮性テープ又は膜の伸張又は収縮を使用する。この技術はまた、前述のリフトオフ手順と機械的又は伸縮及び機械的方法の組み合わせを含む。市販される素子は、膜の伸張を正確に制御するために使用される。多様な方法が、構成部品の適正な登録を設けるために、伸張と転写中素子の間隔を測定するために使用される。
構造３００と関連して第１３Ａ図に示された如く、トランジスタ又は薄膜半導体領域３０４のアレイが、伸縮性基板３０２に転写された。トランジスタ又は領域３０４は、上記の手順により、あるいは任意の他の適切な手順を使用して作製及び転写された。基板３０２は、接着剤を具備する。
第１実施態様において、構造は、第１３Ｂ図に示された如く軸３０６に沿って引伸ばされ、これにより、別の方向における素子間の距離３１０を同一にしながら、軸３０６に沿った素子３０４間の距離３０８を増大させる。それから、基板３０２は、第１３Ｃ図において示されたアレイを生成するために、軸３１４に沿って引伸ばされる。この場合素子３０４は一方の方向において間隔３０８を有し、直交方向において間隔３１２を有する。
別の実施態様において、第１３Ａ図の構造３００は、第１３Ｃ図に示されたアレイを生成するために、方向３０６と３１４において同時に引伸ばされる。
機械的技術が、第１４Ａ図と第１４Ｂ図において示される。テープにおける素子３２０のリフトオフアレイから開始する。このテープ３２２は、軸３２６に沿って進退し、軸３２８に沿って上下移動するフレーム３２４に据え付けられる。ドラム３３０は、その周囲の回りにたわみ性テープ３３４を配置される。それから、器具３４０が、デバイス３２４上に押し出され、デバイスの第１行をドラムテープ３３４に押し出す。ドラムテープ３３４は、必要な角度で方向３３２において割り出され、そして再び、器具３４０は、間隔３３８を有するデバイスの第２行をテープ３３４に押し出す。これは、すべての行が転写されるまで続く。それから、デバイス３３６の行を有する第１ドラムテープ３３４が、フレーム３２４に据えられる。同一動作は、行を新ドラムテープ３３９に転写することにより続く。
別の実施態様は、テープを一方の方向において引伸し、これを別のテープに転移し、そしてそのテープを他の方向において引伸し、素子を最終支持物に転写するものである。この方法は、小形個別素子に良く適する。
転写又は最終基板における素子３０４間の距離を測定するためのシステムが、第１５図に概略的に示される。レーザー３５０は、ビーム３５２を基板３５４の方向に向け、源を走査する。センサー３５６は、透過及び／又は反射光を検出し、かつ、ビームが素子３０４によって偏向される場合に信号を発生するように位置付けられる。コントローラ３５８は、素子３０４間の距離が正確に測定される如く基板３５４に関してビーム３５２の移動を相関させる。コントローラ３５８は、調整が素子の選択行又は列の間隔に為される如く、引伸し機構３６０に電気的に連結される。
引伸し機構３６０は、基板３５４が付着されたカラーを通して押圧されるピストンから成る。基板３５４に対向しカラーを通ったピストン面の移動は、素子３０４間の間隔を増大させるために正確に規定された方法で基板３５４を引伸す。代替的に、その周囲に沿って基板を把持し、適切な方向において基板を正確に引張る第１５図に示されたものと同様の市販される引伸し機構がある。
引伸しの後、登録された素子は、光弁（ＬＣＤ）作製のためのガラス、ポリエステル又は他の適切な基板に転写される。代替的に、素子は、ディスプレイ作製のために発光デバイスに取り付けられる。
本発明の別の好ましい実施態様において、第１６図に示された映写モニターがある。映写モニターは、映写スクリーン、鏡又はレンズである拡大表面５１４に究極的に向けられる多色像を生成する映写システム５００を含む。映写システム５００から表面５１４への直接の経路が第１６図に示されるが、好ましい実施態様において、映写システムから出力された像は、表面５１４に映写される前に、光学幾何形状を通過される。冷却が、ファン又は適切なヒートシンクによって設けられる。
プロジェクタ内で、ハロゲン灯５０２からの光が、反射器５０５と集光レンズ５０３によってダイクロイックミラー５０４の交差対へ向けられる。集光レンズ５０３は、好ましくは、＋Ｘ方向において発せられた光を集光するために最大集光効率のために設計される。球面反射器５０５は、−Ｘ方向において発せられた光を集め、灯の光をそれ自身に結像する。
灯５０２からの白光は、赤、緑及び青の原色部分に光を分離する交差ダイクロイックミラー５０４に向けられる。光の分離色は、３つの液晶光弁マトリックス５０８の各々の裏面５０８ａを照明するために隣接鏡５０６によって指向される。本発明により、各光弁マトリックス５０８は、トランジスタのアレイと、電極のアレイと、偏光器と、カバーガラスと、実質的単結晶のシリコンの薄膜及び光が（以下に詳細に記載される）表面５１４に選択的に透過される隣接液晶材料において形成したドライバーとを具備する。
各光弁マトリックス５０８は、照明光がマトリックスの前面５０８ｂにおいてそれぞれの原色における像を形成するために液晶材料を選択的に透過される如く、個々の光弁を変調するためのドライバー回路によって制御される。それから、３つの原色像が、ダイクロイックプリズム５１０によって単一多色光ビームに光学的に結合される。光ビームは、映写レンズ５１２によって表面５１４に映写される。
別の好ましい実施態様において、映写システムは、拡大表面に映写される単色光ビームを生成するように変調された単一光弁マトリックスを使用する。さらに別の好ましい実施態様において、各光弁マトリックスは、光が表示用視野表面に選択的に透過される強誘電性材料を使用する。
好ましい映写システムが３つの光弁マトリックスと特定の内部光学幾何形状に関して記載されたが、好ましい実施態様は、多様な内部光学幾何形状で構成された一つ以上の光弁マトリックスを含む。例えば、一つの好ましい実施態様において、高精細複合像が、個々の光学系を配置した４つ以上の光弁を有する映写システム５２０において生成される。第１９図を参照すると、４つの光弁マトリックス５２１は、各々、ＮｘＮピクセルアレイを設ける。各光源５２３からの光は、それぞれのマトリックス５２１の裏面５２１ａを照明するために向けられる。各光弁マトリックスは、照明光がマトリックスの前面５２１ｂにおいて像を形成するためにマトリックス内の液晶材料を選択的に透過される如く、個々の光弁（又はピクセル）を変調するための駆動回路（不図示）によって制御される。なお、各マトリックス５２１は単色又は多色像を生成することができる。
好ましくは３５ｍｍ光学系と互換性の各像は、それぞれのレンズ５２５に向けられる。各レンズは、表面５２９の部分に映写される光ビーム５２７を設ける。それ自体、各マトリックスは、複合像の像セグメントを設けるように構成される。この構成を使用して、Ｎｘ４Ｎのピクセル密度を有する複合高精細像が生成される。それから、複合像は画面に表示され、又は表示用光学幾何形状を通して指向される。
別の好ましい実施態様において、一対の光弁マトリックスが、高精細像を設ける映写システムにおける光学配置で使用される。第２０図を参照すると、一対の光弁マトリックス５３３と５３５が、映写システム５３１に位置付けられる。光源５３７からの光は、それぞれのマトリックスの裏面を照明するために向けられる。各マトリックス５３３と５３５は、駆動回路（不図示）によって制御され、そして単色又はカラー像を生成する。各マトリックスの前面側に形成された像は、それぞれのレンズ系に向けられる。さらに具体的には、マトリックス５３３によって生成された像は、集束レンズ５３９によって一対の鏡５４１と５４３に向けられる。像は、鏡５４１とともに別の鏡５４３から反射され、そして表面５４７の中央領域５４５に映写される。同様に、マトリックス５３５によって生成された像は、レンズ５４９と５５０によって鏡５５２と５４３に向けられる。しかし、鏡５５２は、鏡５５２と鏡５４３から反射された像が表面５４７の大領域５５４に映写される如く配置される。鏡５４３からの２つの反射像は、表面５４７において高解像度中央領域５４５と低解像度周辺部５５４を生成するように結合される。
本発明の原理を使用する像プロジェクタ５６０が、第２１図に示される。プロジェクタは、像を視野表面（不図示）に映写するためのズーム又は可変集束レンズ５７２を使用する。ズームレンズ５７２を単純レンズと置き換えることにより、プロジェクタ内の映写システムは、第１７図のモニターにおいて使用される。第２１図の映写システムは、光を指向させるためにさらに別の光学構成を使用する。灯５６２からの白光は、鏡５６４から反射され、３つにダイクロイックミラーに向けられる。光の分離色は、３つの液晶光弁マトリックス５６８の裏面を照明するために鏡によって指向される。ドライバー回路（不図示）によって制御される各マトリックスは、マトリックスの前面側においてそれぞれの原色の像を形成するために光を選択的に透過させる。３つの原色像は、ダイクロイックミラー５７０を介してレンズ５７２に向けられる。レンズは、像を単一多色光ビームに結合する。
第１７図を参照すると、映写モニター５１５は、プロジェクタからスクリーン５１８へ光ビームを向けるための光学配置を含む。その目的のために、映写システム５００は、単色又は多色光ビームを鏡５１６に映写する。鏡は、鏡からの反射光が視準される如く、映写システムに関して傾斜して位置付けられる。視準光は、大視野スクリーン５１８の裏面に向けられる。それ自体、像は、スクリーン５１８の前面において見られる。
本発明の原理を取り入れる別の映写デバイスは、第２２図に示された映写モニターである。例示の目的の簡易性のために、単一光弁マトリックスと支持光学系幾何形状が示される。しかし、好ましい実施態様は、支持光学系幾何形状を各々有する複数の光弁マトリックスを含む。第２２図を参照すると、光源５７８は、レンズ５８０によって鏡５８２に向けられる白光を発生する。ダイクロイックミラー５８２は、白色を単一原色に分離し、色光を光弁マトリックス５８４に向ける。光は、像を形成するマトリックスを選択的に透過され、像はレンズ５８５によって鏡の折畳み光学配置に向けられる。それ自体、像は、第１鏡５８６に向けられ、次に第２鏡５８８に向けられる。第２鏡は、その反射光が視準される如く位置付けられる。視準された単色像は、他の単色像と結合され、そして合成視準像は、大形視野スクリーン５９０の裏面に向けられる。それ自体、高精細像が、スクリーンの前面において見られる。
本発明の原理を取り入れるさらに別の映写デバイスは、第２１図に示された独立型プロジェクタである。前述の如く、プロジェクタ５６０は、複数の単結晶シリコン光弁マトリックスと高精細カラー（又は単色）像を生成するための光学幾何形状を使用する。合成像は、視野表面又はスクリーンの前面又は背面に映写可能な像ビームを形成するためにズーム又は可変焦点距離映写レンズ５７２を通って指向される。前実施態様における如く、プロジェクタは、３５ｍｍ光学系と互換性でありながら、高精細像を設ける。
映写表示デバイスの好ましい実施態様は、一つ以上の光弁マトリックスを駆動するためのドライバー回路を含む。第２３図を参照すると、アクティブマトリックス６００は、共配置されたドライバー回路構成（第１Ｂ図参照）によって個別に作動される複数の光弁を具備する。共配置されたドライバー回路構成は、ビデオ条件回路６０２と、システムクロック６０４と、オプションの振幅対パルス持続時間（ＡＰＤ）コンバータ６０６と、列ドライバー６０８と、行ドライバー６１０とを含むドライバー回路をサポートすることにより制御される。
ビデオ条件回路６０２は、ＲＧＢ信号、ＮＴＳＣ信号又は他のビデオフォーマット信号、若しくは任意のデジタル又はアナログ信号であるビデオ出力信号を受信する。条件回路は、各原色に対して（ライン６１１、６１２と６１３における）個別ビデオ出力信号を生成する入り信号と、列及び行ドライバー６０８と６１０に対する（ライン６１５における）同期化信号とを処理する。ライン６１１におけるビデオ入力信号は、データ流の各信号の振幅が各光弁を通過させた光の強度を決定するシリアルデータ流である。
ＡＰＤコンバータが使用されないならば、ライン６１５におけるシリアルデータ流６１５は、行ドライバー６１０によって受信される。行ドライバー６１０は、各信号データ流をバス６１８を通して光弁に送信する。列ドライバーは、ライン６１５において同期信号を受信し、同期信号に応答して、個々のトランジスタをオンにするためにバス６１９を通して送信し、データ流の関連信号をして各ピクセルにおけるコンデンサを充電させる。コンデンサは、アレイの次の走査まで、光弁における関連信号の振幅に比例する電荷を持続させる。
代替的に、ＡＤＰコンバータは、ビデオ出力データ流の各信号が、信号の振幅に比例するパルス幅を有するパルスに変換される如く使用される。いずれにせよ、ドライバー回路は、前述と同様にして動作する。
本発明の映写表示デバイスは、次に示す広範囲の現コンピュータフォーマット必要条件のいずれをも満足するピクセル密度を有する光弁マトリックスを使用する。
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こうして、上記のピクセル密度のいずれかを有する一つ以上の単結晶シリコン光弁マトリックスを使用する表示モニターが、本発明により設けられる。
本発明の一つの特徴は、単結晶光弁マトリックスを使用する映写デバイスが高精細像を設けることである。高精細像は、高密度光弁アレイが単結晶シリコン膜において形成されるために可能である。表１を参照すると、光弁対角面がいろいろなアレイサイズとピクセル密度に対して示される。なお、アステリスクを伴う対角次元は、アレイが３５ｍｍ光学系と互換性があることを示す。
３５ｍｍ光学系の使用は、光弁像設計次元が４２ｍｍ（１．６５４インチ）以内であることを必要とする前記の光学系の大きさ、重量及び費用を最小にすることにおいて重要な特徴である。このため、最高密度の情報内容を設ける光弁結像技術を使用することが望ましい。
ここで議論された光弁技術は２０００ドット／インチの作成密度と互換性があると考えられる。これは、小形で、低費用かつ広範囲に利用可能な光学構成部品を使用して高精細像の映写を許容する。小形の光弁は、小形フォーマット集光レンズ組立体、ダイクロイックミラー、プリズム及び映写レンズの使用を許容する。続いて、記載されたプロジェクタとモニターのパッケージサイズは、小次元に維持され、構成部品重量も同様に最小化される。適切な３５ｍフォーマット光学構成部品が、広く利用され、大形及び／又はカスタム光学構成部品に関して低費用で獲得される。３５ｍｍ互換光弁で満たされないプロジェクタ及びモニター必要条件に対して、より大形の従来又はカスタム光学構成部品が使用される。記載された光弁技術によって与えられた特定光弁フォーマットの最小サイズのために、類似の費用、サイズ及び重量の利点は、カスタム光学構成部品の調達に変容される。
前述の如く、ここで記載された光弁技術は、３５ｍｍフォーマット光学構成部品を使用して、１０２４ｘ７６８ないし２０４８ｘ２０４８ピクセルの映写アレイを実現するために使用される。これは、比較的小形の次元と低重量において高精細カラー及び単色像プロジェクタ及びモニターの実行を許容する。
モニターの一つの実現は、データ窓接近のために付加的なスクリーン余地のある２つの併置８．５インチｘ１１インチページのディスプレイのために適する１７．５インチｘ１１．５インチ像を形成するものである。前述の光弁及び映写技術の使用は、モニターの物理フォーマットを２２インチ高以下、２０インチ幅以下、及び１０インチ深以下にすることができる。この実現における単一の１５０〜３００ワット金属ハロゲン灯の使用は、２５フィートランバート以上の輝度において後方伝搬スクリーン像を設ける。スクリーン材料の選定は、最大視野角のための単純拡散器又は縮小立体視野角での最大輝度のためのレンズ構成を含む。
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本発明の別の特徴は、単結晶シリコン光弁を使用する映写表示デバイスが、高輝度の像を設けることである。これを達成するために、映写表示デバイスにおいて使用された各単結晶シリコン光弁マトリックスは、全マトリックス領域に対する透明領域の割合として規定された高光学開度を有する。表２は、いろいろな光弁アレイに対する光学開度を設ける。一般に、アレイに対する最小許容光学開度は、４０％であることが注目される。表２によって示された如く、ピクセル密度が増大し、像解像度を増大させると、光学開度は減少する。しかし、切換デバイスサイズ及び／又は所与のピクセル密度に対する相互連結サイズの縮小は、光学開度を増大させる。
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別の好ましい実施態様において、成長及び転写プロセスが、第２４Ａ〜２４Ｄ図に示された如く、ガラス上に位置付けられた単結晶シリコンの薄膜を設けるために使用される。第２４Ａ図を参照すると、シリコンのバッファー（絶縁体）層５２８が、シリコン基板５２６においてエピタキシャル成長される。緊張したＧｅＳｉ層５３０は、バッファー層５２８上にエピタキシャル成長され、そして単結晶シリコンの上層４３２は、ＧｅＳｉ層上にエピタキシャル成長される。緊張した層５３０は、上側シリコン層５３２に通り抜ける不適な欠陥形成を避けるために、数百オングストロームの次元において、薄くなければならない。
第２４Ｂ図を参照すると、前述の技術のいずれかの如く集積回路処理技術が、単結晶シリコン層５３２において光弁マトリックス回路構成５３４を形成するために使用される。次に、処理ウェハーが、エポキシ樹脂接着剤でガラス又はプラスチック支持物５３６（第２４Ｃ図）に取り付けられる。エポキシ樹脂は、処理によって形成された空隙を満たし、前面と支持物５３６に接着する。シリコン基板５２６とバッファー層５２８は、エッチストップ層（第２４Ｄ図）として役立つＧｅＳｉ層５３０でエッチングされる。それから、ＧｅＳｉ層は、シリコン膜５３２に影響することなく、選択的にエッチング除去される。
第２５Ａ〜２５Ｃ図は、シリコンの薄膜回路をガラス基板に転写かつ接着するための別の好ましいプロセスを示す。開始構造は、酸化層７１６とポリＳｉ、ａ−Ｓｉ又はｘ−Ｓｉ７１４の薄膜がＩＳＥ又はＣＬＥＦＴの如く前述のプロセスのいずれかを使用して形成されたシリコンウェハー７１８である。ピクセル電極、ＴＦＴ、Ｓｉドライバー及びＳｉ論理回路の如く複数の回路が、薄膜において形成される。第２５Ａ図は、３つのそのようなウェハーＡ、Ｂ、Ｃを示す。ウェハーＡにおいて、論理回路７４０が形成される。ウェハーＢにおいて、ピクセル電極７６２とＴＦＴ７５１が形成される。ウェハーＣにおいて、ドライバー回路７２０が形成される。ウェハーは、接着剤７２１を使用して、ガラス又は他の透明絶縁体の如く上層転写本体７１２に付着される。好ましくは、接着剤は市販されるエポキシ樹脂から成る。
ウェハーは、接着剤７２１を使用して、ガラス上層７１２に付着される。それから、サンドイッチ構造が、貼着が完全に成熟されることを保証するために硬化される。この硬化なしでは、ある接着剤は、続くエッチング段階まで持ちこたえない。
それから、ウェハーが清浄され、自然酸化物７１８が裏面からエッチング除去される。ウェハーは溶液（ＫＯＨ又は等価物）に入れられる。観察者は、プロセスを監視し、薄シリコン層７１４にまで通過することなく埋込み酸化層７１６においてエッチングを停止する。代替的なエッチャントは、ずっと高いエッチング率選択度を有するヒドラジンか、又はエチレンジアミンピロカテコール（ＥＤＰ）である。
シリコンが完全に消失した時、ＫＯＨにおけるシリコンエッチングに特性的な活発な泡立ちが突然に停止し、エッチングが完了したことを知らせる。
それぞれのガラス上層７１２に転写された薄膜７１４は、水洗いされ、乾燥される。回路７４０、７５１、７６２又は７２０をまだ設けてないならば、膜７１４は、所望ならば裏側の回路を処理される。
上記の光弁マトリックス作製プロセスにおいて、液晶材料の回位欠陥が、膜において形成された非平面回路形態によって誘発され、不規則な積重ねと続く像収差を生ずる。平面化回路は、回位問題を排除する。オプションとして、平坦表面を設けるために、透光性基板への膜の転写の後に酸化層を使用する。酸化層は、均一な形態が設けられる如く平面又はほぼ平面（すなわち、その表面での一様性≦１ミクロン）である。それから、必要なシールド又はピクセル回路が、実質的に回位のない平面化回路を生成するために形成される。
上記の実施態様において、１〜２インチの対角線を有する光弁マトリックスは液晶容積（第１Ａ図参照）においてスペーサーを必要としないことが注目される。スペーサーは非透光要素であるために、容積からそれらを除去することは、光学開度を改良し、こうしてマトリックスの輝度を増大させる。また、小ピクセル幾何形状においてスペーサーによる光学収差を防止する。
所望の輝度を提供するために必要な映写システムにおいて使用された光の高強度のために、光源に対する単結晶ピクセルトランジスタの感度は、性能を減ずる。光源は、１００〜１０００ワットを生じ、好ましくは、１５０〜３００ワットの範囲において動作するハロゲン灯である。離散レーザー（ＲＧＢ）、陰極線ルミネセンス光源、及び同様の単位面積当たりのパワーレベルを生成するアーク灯の如く、他の光もまた使用される。このため、光源に対するアクティブマトリックスの感度を縮小することが望ましい。これは、各トランジスタの方に指向又は散乱された光を実質的に減衰させる光シールドでアレイにおいて各トランジスタの一方又は両側を遮蔽することにより達成される。金属又は他の非透光性材料が、シールドとして使用される。シールドが金属である時、それはまた、遮蔽されるトランジスタに対する内部連結又はゲートとして役立つ。通常の入射において、金属シールドは、２０００〜１０、０００オングストロームの範囲において厚さを有するシリコンバンドギャップ以上の波長において源からの光を完全に減衰させる。遮蔽はまた、周辺回路の方に向けられた光を減衰又は阻止するためのアクティブマトリックスの縁の回りで使用される。
第２６Ａ〜２６Ｅ図において、映写システムのための二重遮蔽アクティブマトリックスアレイを作製するためのプロセスが示される。左側図は、各段階又は実施態様のピクセルトランジスタの断面図を示す。第２６Ａ〜２６Ｃ図と第２６Ｅ図における右側図は、トランジスタ８０４、ピクセル領域８１１、及び内部連結線８０８と８１０を含む頂面図を示す。第２６Ａ図において、シリコン基板８００、酸化層８０２、ソース及びドレイン８０４領域、チャネル領域８０５、第２酸化層８０６、及びトランジスタ８０４のためのゲート及びソースコネクタとして役立つ内部連結線８０８と８１０の部分が示される。第２６Ｂ図は、線８０８の部分の間にブリッジ内部連結を設けるために形成された第３酸化層８１２とホール８１４を示す。第２６Ｃ図において、酸化物８１２上の、内部連結線８０８へのホール８１４を通った第１金属遮蔽８１６の形成が示される。第１シールド８１６は、正常入射光が回路パネルの一方の側からトランジスタ８０４に達するのを実質的に阻止する表面領域を有する。シールド８１６の領域は、アレイの光学開度を維持するために最小にされる。第２６Ｄ図は、ガラス基板８１８へのパネルの転写と第２シールド８２０の形成の後に作製された本体接点８２２の使用を示す。そのような本体接点の作製は、以下にさらに十分に記載される。第２６Ｅ図において、第２裏側ゲート８２６として第２シールド８２４の部分の使用が示される。ゲート８２６は、前面側ゲート領域８０８とは反対側のチャネルを制御するために使用される。本転写プロセスは、こうして、光学内部連結、光学遮蔽内部連結、及びアレイにおける各又は選択トランジスタの両面ゲートを設けるために付加的な裏面処理を設ける。
光弁像プロジェクタ及びモニター構成は、像提示以外の応用のために使用される。これらは、電子印刷と写真像記録のための像発生／投影を含む。前者において、光弁及び像映写光学系は、（ゼログラフィー又はレーザープリンタプロセッサーの結像ドラムにおける如く）電子写真媒体において像を形成するために使用される。重要な利点は、全２次元像が、一度に露出されることである。写真応用に対して、像は写真フィルム又は紙に投影される。
カラーは、ダイクロイックミラーの代わりにカラーフィルターの使用によりプロジェクタ又はモニターにおいて実現される。一つの実現において、単一又は多重灯からの白光が、適切なカラーを割当てられた光弁への入射に対して赤、緑及び青フィルターの各々を通過される。代替的に、色フィルターは、光弁組立体に直接に作製される。これは、光弁における単一色フィルター（例えば、赤、緑又は青）、あるいは光弁を構成する離散要素における色フィルターの特定整合により為される。後者は、単一光弁を使用してカラー像を獲得させるが、要素が赤、緑又は青フィルター又は赤、緑及び白フィルターをそれぞれ割り当てられるために、カラーピクセル密度を３又は４の因子だけ削減される。代替的に、減法色フィルター（黄、シアンとマジェンタ）が、同様に使用される。
プロジェクタ／モニター設計における重要な基準は、灯光源によって発生された熱の管理である。この熱のかなりの部分は、灯から発出する赤外（ＩＲ）放射線の形式である。このＩＲ放射線を制御する方法は、ＩＲフィルターによる吸収か、又は続く光学系への可視光の高い透過を許容するＩＲ「熱鏡」による反射である。別の方法は、可視光経路からＩＲ放射線を分離し、プロジェクタ又はモニターハウジングを直接に出るようにＩＲを指向させるダイクロイックミラーの使用である。
記載された技術により形成された光弁パネルは、３５ｍｍフォーマット光学系と互換性がある。このため、この結像装置は、組み立てられた装置がその像が従来の一般利用される３５ｍｍ「スライドプロジェクタ」を介して映写される標準３５ｍｍ写真透明画と等価物理次元を有する如く、作製される。こうして、光弁プロジェクタの実施態様は、標準マウント３５ｍｍ透明画と等価なサイズであるように包装された、ここで記載された集積駆動電子系を具える単一光弁マトリックスパネルを使用し、かつ、映写像を発生するために、修正なしに３５ｍｍ「スライドプロジェクタ」にモジュラー電子結像装置を挿入するものである。光弁結像装置は、ここで記載された如く、電子系を制御するためにケーブルによって連結される。この実施態様において、単一光弁パネルは、別途記載された如く適用色フィルターの使用により単色像又は色像を発生する。この実施態様のために使用された光弁パネルは、他の実施態様に対して記載された如く、同一作製要素／ピクセル密度を有する。従って、本発明の他の好ましい実施態様は、単色又は多色像を設けるために従来の３５ｍｍスライドプロジェクタにおける使用のために適合されたアクティブマトリックス（ＡＭ）スライド組立体に向けられる。従来のスライドプロジェクタは、第２７図に示される。プロジェクタ８３０は、スライド透明画から、映写スクリーン又は任意の比較的平坦な表面である拡大表面８３４に映写される単色又は多色像８３２を生成する。
スライドプロジェクタ８３０内に、ハロゲン灯８３５からの光が、反射器８３６とオプションの集光レンズ８３７によってスライド室８３８に向けられる。球面反射器８３６は、−Ｘ方向において発せられた光を収集し、灯の光をそれ自身に結像する。集光レンズ８３７は、好ましくは、＋Ｘ方向において発せられた光を収集するための最大収集効率に対して設計される。灯８３６からの白色は、スライド室８３８において位置付けられたスライド透明画（不図示）に向けられる。照明光は、スライドを通過する時処理され、光学システム８４０に向けられる像を生成する。像は、光学システム８４０によって表面８３４に映写される。
本発明により、アクティブマトリックススライドは、灯からの光を選択的に透過するためにスライド室において確実に位置付けられるように適合され、視野表面への映写のために光学システムに対して単色又は多色像を設ける。アクティブマトリックススライドの好ましい実施態様が、第２８図に示される。ＡＭスライドの基本構成部品としては、第１偏光フィルター８４２、ガラス基板８４４、透明及び伝導性ＩＴＯ被覆８４６、エポキシ樹脂接着剤８４７、アクティブマトリックス回路パネル８４８、第２透明及び伝導性ＩＴＯ被覆８５４、ガラス上層８５６、及び第２偏光フィルター８５８がある。これらの構成部品は、層状構造において配置され、３５ｍｍスライドプロジェクタ室に確実に据えられるような次元のスライドハウジング（第２９Ａ図において不図示）において固定される。ハウジングの側壁、ＩＴＯ被覆及び上層は、アクティブマトリックス回路構成に対する電気遮蔽を設けることが注目される。液晶材料（不図示）は、回路パネル８４８とガラス上層８５６の間の容積８５５に置かれる。
本発明のアクティブマトリックススライドの重要の特徴は、現スライドプロジェクタと互換性があることである。第２７図を参照すると、現プロジェクタ８３０のスライド室８３８は、最大３／８インチの厚さを有する標準２ｘ２インチスライドを受け入れるような次元である。標準３５ｍｍスライドは、通常、かなり小さな厚さを有するために、バネ負荷スライド保持器８３９が、室においてスライドを固定するために設けられる。本発明により、アクティブマトリックススライドは、修正なしにスライド室において確実に位置付けられる如く、約３／８インチ以内の厚さと２ｘ２インチ面を有する。
他の実施態様に関して前述された如く、アクティブマトリックス回路パネル８４８は、駆動回路によって個別に作動されるピクセル又は光弁のアレイ８５０を有する。駆動回路は、アレイに隣接して位置付けられた第１及び第２回路構成部品１８、２０を含み、照明光が単色又は多色像を形成するための液晶材料を選択的に透過される如く、個々の光弁を変調するために光弁に電気的に連結される。
上記の如く、アクティブマトリックス回路構成は、色フィルターの使用によりカラー像を設けるように適合される。一つの実施態様において、プロジェクタ光源からの光は、適切な色を割り当てられた光弁に対して赤、緑及び青フィルターの各積重ね配置を通過される。代替的に、色フィルターは、各光弁に直接に作製され、そして光弁は、一様なカラー像を設けるためにフィルター色によって配置される。例えば、ピクセルは、３つの色フィルターが使用される三重配置において配置されるか、又はピクセルは、４つのフィルターが使用される四重配置において配置される。
好ましい実施態様において、アクティブマトリックス回路パネル回路構成が、シリコンの如く半導体材料の層に又は上に形成される。任意の数の作製技術がポリシリコン又は単結晶シリコンの好ましい薄膜を設けるために使用されることが注目される。アクティブマトリックスが単結晶シリコンの薄膜において形成される実施態様において、前述のピクセル密度の任意が、高精細像が生成される如く設けられる。他の好ましい実施態様は、固体材料を使用し、又はその光学透過特性が電界の印加によって変更される材料が本発明のＡＭスライドに対して光弁を供給するために使用される。
ピクセルを制御するために使用される駆動回路が、第１Ｂ図に示される。回路１８は、入り信号を受信し、信号をバス１３を通してピクセルに送信する。回路２０は、各ピクセルにおけるコンデンサ２６を充電する個々のトランジスタ２３をオンにするためにバス１９を走査する。コンデンサ２６は、アレイの次の走査まで、各ピクセル電極と液晶２１において電荷を持続させる。発明の多様な実施態様は、各ピクセルが所望のスライドの形式によるコンデンサを使用する又は使用しない。
スライドプロジェクタで使用されるアクティブマトリックススライド組立体の好ましい実施態様が、第２９Ａ〜２９Ｂ図に示される。第２９Ｂ図を参照すると、スライド組立体８６０は、ハウジング８６２とアクティブマトリックススライド８６４を含む。ハウジング８６２は、スライド組立体８６０がスライド室８３８に確実に配設される如く、スライドプロジェクタ８３０に位置付けられる。第２９Ａ図を参照すると、スライドは、腕８６７によってハウジング８６２に回転可能に取り付けられる。それ自体、スライドは、保管位置（破線）と動作位置を有する。スライドが動作位置に回転される時、すべり遮蔽カバー８７０は、ハウジングを密封するために閉位置（図示の如く）に移動される。
ハウジングは、好ましい、ケーブル８６３によってスライドに電気的に連結された遮蔽付き電子系組立体８６５を内蔵する。電子系組立体８６５は、コンピュータ又は任意のビデオ装置である像発生装置８６８へ連結するための入力ケーブル（又はコネクタ）を有する。装置８６８によって設けられた像データは、電子系８６５によって処理され、ＡＭスライド８６４の駆動回路構成に送信される。受信データに応答して、駆動回路構成は、光源８３５からの照明光が単色又は多色像を形成するためにスライドを選択的に透過される如く、個々のアクティブマトリックス光弁を変調する。
アクティブマトリックススライド組立体の別の好ましい実施態様が、第３０図に示される。スライド組立体８７２は、電子系ハウジング８７４と、バネ負荷腕８７７によってハウジングに併進可能に取付けたアクティブマトリックススライド８７６とを含む。それ自体、スライドは、ハウジングにおける保管位置（破線）と垂直軸８７８に沿って位置する動作位置を有する。スライド８７６は、スライドプロジェクタ（不図示）の室において位置付けられる如く動作位置に移動される。スライドが動作位置にあると、遮蔽付きカバー８７９は、垂直軸８７８に直交する軸に沿ってハウジングを密封するための閉位置（図示の如く）に移動される。代替的に、カバーは、スライドが動作位置に移動される時、スライド８７６が移動されるハウジング８７４における開口がカバーによって密封される如く腕８７７に装着される。別の実施態様において、スライド８７６は、ハウジング８７４の内壁における軌道上に取付けられ、軌道に沿って滑動することにより動作位置に移動される。
第３１図に示された別の好ましい実施態様において、アクティブマトリックススライド組立体８８０は、ＡＭスライド８８２と遠隔電子系ハウジング８８４を含む。スライド８８２は、スライドプロジェクタ８３０の室８３８において確実に位置付けられるような寸法である。スライド８８２は、ケーブル８８５によって遠隔ハウジング８８４における電子系に電気的に連結される。
前記の如く、アクティブマトリックススライド組立体（第２９Ａ図、第３０図と第３１図）の好ましい実施態様は、アクティブマトリックス光弁を選択的に作動させるためのドライバー回路を含む。第３２図を参照すると、アクティブマトリックス８８６は、共配置されたドライバー回路構成（第１Ｂ図参照）によって個別に作動される複数の光弁を具備する。共配置されたドライバー回路構成は、信号処理回路８８８、システムクロック８９０、パワー条件回路８９１、列ドライバー１８及び行ドライバー２０を含むドライバー回路構成をサポートすることにより制御される。
信号処理回路８８８は、ＲＧＢ信号、ＮＴＳＣ信号又は他のビデオフォーマット信号、若しくは任意のデジタル又はアナログ信号である入力信号をケーブル８９２を介して受信する。信号処理回路は、入り信号を処理し、そして（多色アクティブマトリックスに対して）、各原色のための分離ビデオ出力信号と、列及び行ドライバーのための同期化信号とを生成する。これらの信号は、列ドライバー（バス８９３を介して）と行ドライバー（バス８９４を介して）に設けられる。ライン８９５におけるビデオ出力信号は、データ流の各信号の振幅が各光弁を透過した光の強度を決定するシリアルデータ流である。代替的に、ビデオ出力信号は、光強度を指示するデジタルフォーマットデータ流である。
ライン８９５におけるシリアルデータ流は、行ドライバー１８によって受信される。行ドライバーは、各信号データ流をバス８９６を通して光弁に送信する。列ドライバー２０は、同期信号に応答して、個々のトランジスタをオンにするためにバス８９７を通して信号を送信し、データ流の関連信号により各ピクセルにおけるコンデンサを充電させる。コンデンサは、アレイの次の走査まで、光弁において関連信号の振幅に比例する電荷を持続させる。
第３３図に示された別の好ましい実施態様において、アクティブマトリックススライド組立体９００は、ＡＭスライド９０２と、遠隔電子系ハウジング９０４とを含む。スライド９０２は、３５ｍｍスライドプロジェクタ８３０の室８３８において位置付けられる寸法である。前述の実施態様と対照的に、スライド９０２は、電子系ハウジング９０４に物理的に連結されない。代わりに、ハウジングにおけるスライドと電子系は、それぞれ、アンテナ要素９０５と９０６を介して相互に通信する。好ましい実施態様において、アンテナは、一対のＲＦアンテナであるか、又はフォトダイオード要素である赤外線受信器要素と対にされた赤外ＬＥＤの如く赤外線送信器要素である。アンテナ９０５は、室８３８に対する手動挿入及び除去を設けるために、取手（不図示）に一体化される。
第３３図のアクティブマトリックススライド組立体のためのドライバー回路が、第３４Ａ〜３４Ｂ図に示される。第３４Ａ図を参照すると、ドライバー回路構成は、信号処理回路８８８、システムクロック８９０、パワー条件回路８９１、列ドライバー１８、行ドライバー２０、光起電力源９０８、バッテリ９１０、ＲＦ受信器９１２及びデマルチプレクサ９１４を含む。ＲＦ受信器９１２は、アンテナ９１１からＲＦ信号の流れを受信する。デマルチプレクサ９１４は、前述の信号処理回路８８８によって処理される如く、ＲＦ信号流をフォーマット化する。バッテリ９１０と光起電力源９０８は、個々に又は合体して、アクティブマトリックススライド回路構成の動作をサポートするためにパワーを設ける。光起電力源９０８は、アクティブマトリックススライドにパワーを設けるためにスライドプロジェクタ光源エネルギーを使用し、このため、（第３３図に示された）光源に面するスライド外面に取付けられる。
第３４Ｂ図を参照すると、ドライバー回路構成は、信号処理回路８８８、システムクロック８９０、パワー条件回路８９１、列ドライバー１８、行ドライバー２０、光起電力源９０８、バッテリ９１０及び赤外線検出器フォトダイオード９１３を含む。フォトダイオード９１３は、信号処理回路８８８によって処理された電子系（不図示）から赤外線信号を受信する。
第３５図に示された別の好ましい実施態様において、アクティブマトリックススライド組立体９２０は、ＡＭスライド９２２とアダプターユニット９２４を含む。スライド９２２は、光源８３５によって発生された光を受信するために室８３８に確実に位置付けられる寸法である。光起電力源９０８は、アクティブマトリックスにパワーを設けるために光源８３５に面するスライド８３８に位置する。スライドプロジェクタは、プロジェクタ光源８３５にパワーを供給するための電気エネルギーを収容するために、コンセント（不図示）に一般に差込まれるプラグ９２６を含む。しかし、この実施態様において、プラグ９２６は、電気エネルギーを収容するためにアダプターユニット９２４に差込まれる。アダプターユニットは、入力パワー線９２７を介して電気エネルギーと入力信号線９２８を介して像情報を受信する。アダプターユニットは、ライン９２７において受信された入り電気エネルギーへ受信像情報を表現する符号化信号を結合するサポート電子系を収納する。符号化像信号による電気エネルギーは、パワーをプロジェクタに設けるためのプラグ９２６に向けられる。光源８３５は、収容電気エネルギーの幾らかをアクティブマトリックススライドに向けられる光に変換する。それ自体、符号化像信号は、光源によってスライドに送信される。検出器９２５は、符号化信号を受信するためにスライドに位置付けられる。
前述の如く、標準３５ｍｍスライドと等価次元のアクティブマトリックススライドが、作製される。これは、前述の作製プロセスが、第３６図に示された如く単一ウェハーから複数の小アクティブマトリックス回路パネルを生成することができるために達成される。６”シリコンウェハー９３０を使用して、多数のアクティブマトリックスが、上記の処理技術の任意によりウェハーから生産される。本発明は、寄生キンク及びバイポーラ効果が非常に縮小される浮遊体半導体ＭＯＳＦＥＴを作製する方法を設ける。これらの効果は、素子性能のより実質的な劣化を生ずるｎチャネルＭＯＳＦＥＴにおいて特に重要である。改良が為される媒体は、素子のソース／本体（エミッタ／ベース）接合部に隣接した欠陥の形式における再結合中心の意図的形成である。これらの再結合中心は、電子とホールの再結合を容易にし、実際に、素子の本体における電荷蓄積を放電することにより、衝撃イオン化から生ずる電荷蓄積を縮小する。
これらの寄生効果は、電子に対して１よりも小さな１対２の概略値であるホールに対するイオン化率のために、ｎチャネル素子に対してのみ重要である。本発明において、浮遊体半導体ＭＯＳＦＥＴ素子を作製する方法は、半導体材料を設け、半導体材料において第１導電形（一般にｎ形）のソース領域を作製することを含む。第２導電形のチャネル領域はまた、ｐ−ｎ接合部がソース領域とチャネル領域の間に形成される如く、ソース領域に隣接した材料において作製される。それから、打込み手順が行われ、この場合材料は、電子とホールが再結合する比較的高濃度の再結合中心の形成を生じさせる導電性ｐ−ｎ接合部の近くに打込まれる。打込みに続いて、半導体材料は、４００℃〜６００℃の範囲において、好ましくは約４５０℃において行われる比較的低温のプロセスにおいてアニールされる。
再結合中心の生成は、幾つかの打込み手順の一つを使用して、本発明において達成される。第１実施態様において、電子トラップを生成する材料が打込まれる。これらの電子トラップは、材料のバンドギャップ内で既知のエネルギーレベルにある。これらの電子トラップを生成するための特に良好な材料は、硫黄である。第２実施態様において、材料は、半導体材料の結晶構造における欠陥をｐ−ｎ接合部の近接において生成するために打込まれる。このタイプの打込みのための良好な材料は、シリコン又はゲルマニウムを含む。これらの材料の打込みは、半導体材料において所望の欠陥を生成する。
本発明の上記の両実施態様は、チャネル領域においてホールの蓄積の放電を許容することにおいて類似の結果をなし遂げる。本発明は、特に、浮遊体素子、特にｎチャネルＭＯＳＦＥＴに向けられる。生ずるトランジスタ構造は、改良された電流電圧特性を有し、そしてキンク及びバイポーラ寄生効果に付随した不都合は非常に解消される。
本発明は、上記のものの如く、表示パネル用のアクティブマトリックス駆動回路のために使用されたトランジスタのアレイの使用において特に有益である。
第３７図は、”キンク”１０１０においてキンク効果を示す浮遊体ＳＯＩ  ＭＯＳＦＥＴ素子の出力特性のプロットである。曲線は、種々のゲート電圧（ＶG＝０、１、２、．．７ボルト）においてドレイン電圧ＶDの関数としてドレイン電流ＩDを表現する。素子の幅対長さの比率は、Ｗ／Ｌ＝２０μ／１０μである。ＭＯＳＦＥＴの本体が正バイアスされる時、ソース本体接合部（エミッターベース）は、順方向バイアスされ、そして電子は、ソースから本体領域に注入される。ドレイン（コレクタ）空乏層に達する注入電子は、ドレイン電流を追加する。こうして、ＭＯＳゲートを使用する素子による電流の制御は失われる。この効果は、寄生バイポーラ効果と呼ばれる。
本発明は、ｎチャネル浮遊体トランジスタ素子の本体領域における寄生電圧ポテンシャル蓄積を縮小する。ソース本体接合部の近接において再結合中心を生成する打込み段階を含む作製方法が、使用される。好ましい実施態様は、素子作製プロセスの後段中、打込みを使用し、そして打込み種は、低温アニールで活動化される。それから、ソース本体接合部は、再結合中心の存在により「漏れやすく」、そしてＭＯＳＦＥＴの漏れ電流に悪影響を及ぼすことなく、衝撃イオン化中生成された余分なホールを取り除くための経路を生成する。
第３８Ａ〜３８Ｃ図は、作製の後段において浮遊体ｎチャネルＭＯＳＦＥＴ構造の好ましい実施態様を作るためのプロセス流段階を示す。この好ましい実施態様において、使用作製プロセスは、米国特許第４、９２２、３１５号において記載された如くメサ孤立形プロセスであり、この特許の内容は、参照としてここに取り入れられた、簡単には、第３８Ａ図に示された構造につながるこのプロセスの段階は、次の如くである。１）アクティブ領域規定（メサ）、２）しきい電圧（Ｖt）調整（ｎ−及びｐ−チャネル）、３）ゲート酸化、４）ゲート規定、５）ソース及びドレイン打込み、６）ドーパント活動化、７）パッシベーション酸化物堆積。
第３８Ａ図の構造は、上記のメサ孤立形作製プロセスから生ずるＭＯＳＦＥＴ構造を示す。シリコン材料の本体１０２０におけるｐ形ドーピングは、ソース１０２４とドレイン１０２６（両ｎ形ドープ領域）の間にチャネル領域１０２２を設ける。シリコン本体１０２０は、シリコン二酸化物（ＳｉＯ2）の如く絶縁性基板１０１８にある。シリコン本体１０２０上に、ゲート酸化物１０２８は、チャネル領域１０２２の上部で成長される。ゲート酸化物１０２８の上にゲート１０３０がある。パッシベーション酸化物１０３２は、全素子を覆う。
従来のメサ孤立形作製プロセスにおいて、パッシベーション酸化物の後の最後の２段階は、接点を開き、内部連結を作るために金属化させるものである。しかし、本発明において、次の段階が、まず、第３８Ａ図の構造において行われる。まず、写真平版段階は、ソース領域１０２４の部分を露出するために使用される。フォトレジスト材料１０３４が、第３８Ａ図に示された構造に塗布され、そしてマスクが、ソース領域の上を除いて塗布される。フォトレジスト１０３４がソース領域の上からエッチング除去された後、酸化物エッチングが使用され、ソース領域１０２４からパッシベーション酸化物を取り除く。これは、第３８Ｂ図において示された如く、ソース領域をあらわにする。
いったんソース領域１０２４があらわにされたならば、打込みが、所望の再結合中心を生成するために行われる。第３８Ｂ図に示された矢印１０３６は、所望の打込み方向を示す。本発明の打込み手順は、２つの実施態様の一方に入る。打込みの第１実施態様は、ソース本体接合部の近くの素子の本体へ深レベルを導入する。第２実施態様は、半導体材料において結晶欠陥を生成するために打込みを使用する。
第１実施態様において、深レベル欠陥が、硫黄の如く不純物を打込むことにより生成される。硫黄は、伝導帯縁から０．５２ｅＶ、０．３７ｅＶと０．１８ｅＶのバンドギャップにおいてエネルギーがある３つの電子トラップを導入するために、好ましい。本実施態様において、硫黄打込み条件は、好ましくは、約１３０Ｋｅｖ／５ｘ１０11ｃｍ-2である。それから、打込まれた硫黄は、活動化され、後金属化アニールに類似する低温処置によって拡散される。アニーリング時間は、不純物を金属ｐ−ｎ接合部に拡散するように選ばれる。好ましいアニール条件は、１時間に対して６００℃以下の窒素雰囲気の使用を含む。拡散は、硫黄をソース本体接合部の両域に閉じ込めるために注意深く制御される。特に、硫黄は、漏れ電流の増大を避けるために、ドレイン本体接合部から遠ざけられるべきである。
第２実施態様の打込み手順は、ソース本体接合部の領域へ結晶欠陥を誘導するために打込みを使用する。このタイプの打込みのために好ましい材料としては、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）がある。イオン衝撃を使用して、構造的無秩序がシリコン格子において生成される。Ｓｉ打込みにおいて使用されたエネルギーは、欠陥がソース本体接合部の近くの本体側（低ドープ材料）に位置する如くである。生ずる結晶欠陥は、主にループから成る。結晶における不完全さは、電子／ホール再結合のための経路を設ける。
上記の打込みの実施態様の各々において、打込みの機能は、ソース本体接合部の近接において局所的な再結合中心を生成することである。打込みは、ＭＯＳＦＥＴ作製（上記の作製段階の段階７の後）の金属化段階のすぐ前に行われる。作製手順のこの段において本発明の諸段階を行うことは、８００℃未満の範囲にあるとしてこの出願の目的のために規定された低温アニールのみが打込み種を活動化するために必要とされるために可能である。いったん打込みとアニーリングが完了するならば、作製の残りの段階が完了される。素子のソース、ドレイン及びゲート領域は、露出され、そして金属化手順が、金属接点をこれらの領域の各々に添着するために行われる。それから、必要な内部連結が、作製を仕上げるために為される、代替案として、打込み種を活動化するための低温アニールが、残りの処理段階が完了した後実現される。
第３８Ｃ図の浮遊体素子は、本発明の打込み手順により、ずっと改良された電圧特性を有する。上記の打込みの両実施態様は、同様の結果を生成し、そして従来の浮遊体ＭＯＳＦＥＴにおいて見いだされる「キンク」効果と「バイポーラ」効果をかなり縮小する。
第３８Ｄ図は、ソース１０３４とドレイン１０３２の領域が絶縁体との埋込み界面まで達する発明の別の好ましい実施態様を示す。アニーリング時間は、金属ｐ−ｎ接合部へ不純物を拡散するように選ばれる。こうして、打込みによって発生された再結合中心１０３６は、ソース領域１０３４の全体を通ってチャネル領域１０３７に達し、部分的にゲート１０３８の下側にある。
第３９Ａ図と第３９Ｂ図は、ＳＯＩ材料において作製された本体結合のない（すなわち、浮遊体のない）２つのｎチャネルＭＯＳＦＥＴの測定出力特性を示す。曲線１０３９（破線）は、ソース領域を通って硫黄打込みを収容しなかったＭＯＳＦＥＴの電圧特性である。曲線１０４１（実線）は、本発明による硫黄打込みを収容しなかったＭＯＳＦＥＴの電圧特性である。図示された如く、キンクは、硫黄打込み素子において非常に縮小される。また、第３９Ａ図において、検査済ＭＯＳＦＥＴの各々に対して測定されたドレインコンダクタンスｇDの測定結果がプロットされる。ドレインコンダクタンスは、次の方程式によって数学的に表される。
ｇD＝δＩD／δＶD
ここでＶG（ゲート電圧）は定数であり、ＩDはドレイン電流であり、そしてＶDはドレイン電圧である。ドレインコンダクタンスは、キンクの発生におけるピークを示す。第３９Ａ図の曲線１０６０（破線）は、硫黄打込みのないＭＯＳＦＥＴの測定ドレインコンダクタンスである。実線１０６２によって示された硫黄打込み素子のドレインコンダクタンスのピーク高さは、キンクにおける実質的な縮小を示す。第３９Ｂ図の曲線１０４６は、２００ＫｅＶにおいて４ｘ１０15ｃｍ-2の用量におけるソース領域によりシリコンを打込まれ、７００℃において窒素においてアニールされた素子の電圧特性を示す。シリコン打込みのない同一処理ウェハーにおいて測定された第３７図の曲線との比較は、打込みによるキンク効果の実質的な縮小を示す。
第４０Ａ図は、表示パネルにおけるピクセル制御回路のマトリックスの一部である打込みトランジスタ素子の使用を示す。アレイのトランジスタは、第３８図において記載されたプロセスにより作成され、そしてエポシキ樹脂１０４４又は他のボンディング剤を使用してガラス基板１０４６に付着される。表示パネルは、第３図を参照して上述された方法で作製される。ソース１０５０、ドレイン１０５２及びゲート接点１０５４は、メタライゼーション１０５８を介して従来の手段によりパネルのための駆動回路構成に連結される。Ｐ+領域１０４８は、チャネル領域１０５６において形成される。酸化層１０４０と１０４２は、隣接ピクセル構成部品を隔離させ、活性構成部品を皮膜で保護し、上記の如く隣接して位置付けられた液晶又は発光材料からそれらを分離するために使用される。第３８Ａ〜３８Ｄ図において記載されたプロセスは、第４０Ａ図の素子において打込み領域を発生させるために使用され、ピクセル回路構成を駆動回路構成の両方において表示パネル回路における寄生効果を縮小する。
第４０Ｂ図において、代替方法が、同一問題を扱うために使用される。酸化層１０４０は、チャネル領域を露出するようにパターン化され、そしてアルミニウムの如く金属１０５５が、チャネル領域に接触するように堆積され、パターン化される。第４０Ｂ図に示された如く、金属１０５５は、ソース１０５０とチャネル１０５６の領域を覆う。この層１０５５は、全素子を覆うように拡張され、素子のための光シールドとして使用される。金属１０５５は、打込み段階なしに寄生効果を除去するために、ソースと本体を電気的に連結するために役立ち、又はその手段を設ける。層１０５５は、さらに、光発生漏れ電流を実質的に縮小するために役立つ。
技術における当業者は、作製手順における幾つかの構造的考慮により、本体のポテンシャル蓄積により素子に及ぼす影響度が改善されることを認識する。例えば、バイポーラ効果によって発生された電流量は、ＭＯＳ素子の幾つかの物理的及び電気的特性による。素子の効果的なベース幅は、ゲート電圧、ドレイン電圧とドーピング濃度の関数であり、一方、電流増幅係数（ベータ）は、同一パラメータとともにキャリヤ寿命の関数である。また、バイポーラ及びキンク寄生効果は、ｐチャネル素子ではなく、主にｎチャネルＭＯＳＦＥＴにおいて現れることが認められる。これは、ホールの衝撃イオン化係数が、室温における電子の係数よりも２の概略値低いためである。
技術における当業者は、ＳＯＳと初期ＳＯＩ材料において作製された本体結合のないｎチャネルＭＯＳＦＥＴが、キンク及びバイポーラ効果をめったに被らないことを認識する。これは、これらの材料に固有の短いキャリヤ寿命による。キャリヤ寿命が１００マイクロ秒範囲の孤立シリコンエピタキシ（ＩＳＭTM）技術によって生産された最近の材料において、キンク及びバイポーラ効果は、本体結合のない素子に対して重大な関心である。また、バルク技術において、ＭＯＳＦＥＴの本体はソースに常に結ばれていることが注目される。
等価物
この発明が好ましい実施態様を参照して詳細に示され、記載されたが、技術における当業者には、形式と詳細における多様な変化が添付の請求の範囲によって記載された発明の精神と範囲に反することなく行われることを理解するであろう。
【図１Ａ】
0003736770.tif 000007
【図１Ｂ】
0003736770.tif 000008
【図２Ａ】
0003736770.tif 000009
【図２Ｂ】
0003736770.tif 000010
【図２Ｃ】
0003736770.tif 000011
【図２Ｄ】
0003736770.tif 000012
【図２Ｅ】
0003736770.tif 000013
【図２Ｆ】
0003736770.tif 000014
【図２Ｇ】
0003736770.tif 000015
【図２Ｈ】
0003736770.tif 000016
【図２Ｉ】
0003736770.tif 000017
【図２Ｊ】
0003736770.tif 000018
【図２Ｋ】
0003736770.tif 000019
【図２Ｌ】
0003736770.tif 000020
【図３】
0003736770.tif 000021
【図４】
0003736770.tif 000022
【図５Ａ】
0003736770.tif 000023
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
0003736770.tif 000026
【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
0003736770.tif 000029
【図８Ｂ】
0003736770.tif 000030
【図９Ａ】
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【図９Ｂ】
0003736770.tif 000032
【図９Ｃ】
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【図１０Ａ】
0003736770.tif 000034
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
0003736770.tif 000052
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２５】
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【図２６】
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0003736770.tif 000065
【図２７】
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【図２９Ａ】
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【図２８】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５】
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【図３６】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３８Ｃ】
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【図３８Ｄ】
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【図４０Ａ】
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【図４０Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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