(57)【特許請求の範囲】
【請求項１】
入力信号に応じて第1の電源電圧レベル又は基準電圧レベルの信号を内部ノードに供給するための第1のスイッチング回路と、
制御信号が第1の論理レベルのときに上記第1のスイッチング回路の上記入力信号に応じた信号の上記内部ノードへの供給を可能とし、上記制御信号が第2の論理レベルのときに上記内部ノードに第1の電源電圧と基準電圧との間の第2の電源電圧を供給する第2のスイッチング回路と、
上記制御信号が第1の論理レベルのときに上記内部ノードのレベルに応じた信号を出力ノードに供給するバッファ回路と、
上記制御信号が第2の論理レベルのときに上記出力ノードを第1の論理レベル又は第2の論理レベルに固定する信号固定回路と、
を有する入力回路。
【請求項２】
上記第1のスイッチング回路が、第1の電源電圧と上記内部ノードとの間に接続された第1のトランジスタと、上記内部ノードと基準電圧との間に接続された第2のトランジスタとを有し、
上記第2のスイッチング回路が、第1の電源電圧と上記内部ノードとの間に上記第1のトランジスタと直列に接続された第3のトランジスタと、上記内部ノードと基準電圧との間に上記第2のトランジスタと直列に接続された第4のトランジスタと、第2の電源電圧と上  記内部ノードとの間に接続された第5のトランジスタとを有し、
上記信号固定回路が上記出力ノードと基準電圧との間に接続された第6のトランジスタを有する請求項1に記載の入力回路。
【請求項３】
上記バッファ回路が、上記内部ノードと上記出力ノードとの間に配置され、上記内部ノードに上記第2の電源電圧が供給されているときに、上記内部ノードから上記出力ノードへの信号伝達を禁止する信号伝達制御回路を有する請求項1又は2に記載の入力回路。
【請求項４】
第1の論理レベルと第2の論理レベルとを有する入力信号を入力する第1の入力端子と、
ローレベルとハイレベルとを有するイネーブル信号を入力する第2の入力端子と、
ラッチバー信号を入力する第3の入力端子と、
第1の電源電圧を入力する第1の電源端子と、
基準電圧を入力する第2の電源端子と、
第1の電源電圧と基準電圧との間の電位を有する第2の電源電圧を入力する第3の電源端子と、
内部ノード電位を有する内部ノードと、
上記入力信号と上記イネーブル信号と上記ラッチバー信号とに応答して、選択的に、上記イネーブル信号がハイレベルのときに上記内部ノード電位が上記入力信号に応答するように上記内部ノードを上記第1の入力端子に接続し、上記イネーブル信号がローレベルのときに上記内部ノードを上記第3の電源端子に接続する入力スイッチング回路と、
出力端子と、
上記イネーブル信号と上記ラッチバー信号と上記内部ノード電位と上記出力端子とに接続され、選択的に、上記イネーブル信号がハイレベルのときに上記出力端子に上記内部ノード電位に応答するラッチ出力信号を生成し、上記イネーブル信号がローレベルのときに上記出力端子にスタンバイ出力信号を生成するラッチ回路と、
を有する入力回路。
【請求項５】
上記第2の電源電圧が第1の電源電圧と基準電圧との電位差の半分の電圧である請求項4に記載の入力回路。
【請求項６】
上記イネーブル信号がハイレベルにあるときに、上記ラッチ回路が、上記入力信号が第1の論理レベルのときに基準電圧レベルの出力信号を生成し、上記入力信号が第2の論理レベルのときに第1の電源電圧レベルの出力信号を生成する請求項4又は5に記載の入力回路。
【請求項７】
上記入力スイッチング回路が、上記内部ノードを上記第1の電源端子に接続する直列接続された2つのスイッチングトランジスタと、上記内部ノードを上記第3の電源端子に接続するスイッチングトランジスタとを有する請求項4、5又は6に記載の入力回路。
【請求項８】
上記入力スイッチング回路が、上記内部ノードを上記第2の電源端子に接続する直列接続された2つのスイッチングトランジスタを有する請求項7に記載の入力回路。
【請求項９】
上記ラッチ回路が、上記内部ノードと上記出力端子との間に配置され、上記出力端子にスタンバイ出力信号が供給されるときに、上記内部ノードから上記出力端子への信号伝達を禁止する信号伝達制御回路を有する請求項4、5、6、7又は8に記載の入力回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、メモリ装置のアドレス系等に適用される入力回路に関する。
【０００２】
【従来の技術】
図４は、ＤＲＡＭ装置におけるアドレス系に適用される従来の入力回路の構成例を示す回路図である。
この入力回路１０は、入力部１１およびラッチ部１２を縦続接続して構成されている。
【０００３】
入力部１１は、電源電圧ＶCCの供給ラインとノードＮ１１との間に接続されたｐチャネルＭＯＳ（以下、ＰＭＯＳという）トランジスタ１１１，１１２、ノードＮ１１と基準電位ＶSS（接地）との間に直列に接続されたｎチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタ１１３，１１４、イネーブル信号ＥＮＢおよびラッチバー信号ＬＴＢ０の否定的論理積をとるナンド回路１１５、並びにナンド回路１１５の出力側に直列に接続されたインバータ１１６により構成されている。
そして、ＰＭＯＳトランジスタ１１１のゲートおよびＮＭＯＳトランジスタ１１４のゲートが信号Ａｉの入力ラインに接続され、インバータ１１６の出力がＰＭＯＳトランジスタ１１２のゲートおよびＮＭＯＳトランジスタ１１３のゲートに接続されている。
【０００４】
ラッチ部１２は、入力が入力部１１の出力ノードＮ１１に接続され、制御端子がラッチバー信号ＬＴＢ０の入力ラインに接続されたクロックドインバータ１２１、入力がラッチバー信号ＬＴＢ０の入力ラインに接続されたインバータ１２２、入力がクロックドインバータ１２１の出力に接続されたインバータ１２３、入力がインバータ１２３の出力に接続され、出力がクロックドインバータ１２１の出力とインバータ１２３の入力との接続点（ノードＮ１２）に接続され、制御端子がインバータ１２２の出力に接続されたクロックドインバータ１２４、ラッチバー信号ＬＴＢ０とノードＮ１２の信号との否定的論理和をとるノア回路１２５、並びに入力がノア回路１２５の出力に接続され、出力が図示しない内部回路に接続されたインバータ１２６により構成されている。
【０００５】
このような構成においては、図５のタイミングチャートに示すように、非動作時（スタンバイ時）には、内部信号であるイネーブル信号ＥＮＢはローレベル（接地レベル）に、ラッチバー信号ＬＴＢ０はハイレベル（ＶCC）に設定されている。
その結果、ナンド回路１１５の出力はハイレベルとなり、インバータ１１６の出力Ｓ１１６がローレベルで入力部１１のＮＭＯＳトランジスタ１１３のゲートおよびＰＭＯＳトランジスタ１１２のゲートに入力される。これにより、ＮＭＯＳトランジスタ１１３が非導通状態に、ＰＭＯＳトランジスタ１１２は導通状態に保持される。
したがって、信号Ａｉの入力は遮断され、ノードＮ１１はＶCCレベルにプリチャージされる。
このとき、ラッチバー信号ＬＴＢ０はハイレベルにあることから、ラッチ部１２のクロックドインバータ１２１は活性化状態にあり、クロックドインバータ１２４は非活性化状態にある。
【０００６】
次に、動作状態となるときは、イネーブル信号ＥＮＢがローレベルからハイレベルに切り換えられる。その結果、ナンド回路１１５の出力はローレベルに切り換わり、インバータ１１６の出力Ｓ１１６はハイレベルで入力部１１のＮＭＯＳトランジスタ１１３のゲートおよびＰＭＯＳトランジスタ１１２のゲートに入力される。これにより、ＮＭＯＳトランジスタ１１３が導通状態に、ＰＭＯＳトランジスタ１１２が非導通状態に切り換わる。
その結果、入力信号Ａｉの入力レベルに応じて入力段のＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４が相補的に導通・非導通状態となる。すなわち、入力信号Ａｉに応じた信号がノードＮ１１に現れ、クロックドインバータ１２１を通してラッチ部１２のノードＮ１２に伝達される。
【０００７】
ノードＮ１２に伝達された信号は、インバータ１２３でレベルが反転されてインバータ１２４に入力される。そして、入力部１１に入力された信号Ａｉが所定時間後にラッチ部１２のインバータ１２４に入力されるタイミングで、ラッチバー信号ＬＴＢ０がハイレベルからローレベルに切り換えられる。
その結果、クロックドインバータ１２１が非活性状態となり、クロックドインバータ１２４が活性状態となり、入力アドレス信号が安定にラッチされ、ラッチされた信号はノア回路１２５およびインバータ１２６を介して図示しない内部回路に出力される。
なお、ラッチバー信号ＬＴＢ０がローレベルに切り換わった後、入力部１１では信号Ａｉの入力は遮断され、ノードＮ１１はＶCCレベルにプリチャージされる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の回路では、ノードＮ１１がプリチャージ時に電源電圧ＶCCのハイレベルまで昇圧されるため、ハイレベルの信号Ａｉの入力時には、電源電圧ＶCCレベルが接地レベルに遷移するまでに時間がかかり、動作速度が遅くなる。
ＶｉＨのレベルが低いときには、さらにノードＮ１１の動作速度が遅くなり、ノードＮ１１のレベルが下がる前に、データがラッチされてしまい、ＤＣ的には問題とならないＶｉＨmin がＡＣ的には劣化してしまう。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、動作速度の速い入力回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の入力回路は、入力信号に応じて第１の電源電圧レベル又は基準電圧レベルの信号を内部ノードに供給するための第１のスイッチング回路と、制御信号が第１の論理レベルのときに上記第１のスイッチング回路の上記入力信号に応じた信号の上記内部ノードへの供給を可能とし、上記制御信号が第２の論理レベルのときに上記内部ノードに第１の電源電圧と基準電圧との間の第２の電源電圧を供給する第２のスイッチング回路と、上記制御信号が第１の論理レベルのときに上記内部ノードのレベルに応じた信号を出力ノードに供給するバッファ回路と、上記制御信号が第２の論理レベルのときに上記出力ノードを第１の論理レベル又は第２の論理レベルに固定する信号固定回路とを有する。
【００１１】
【作用】
本発明の入力回路によれば、制御信号が第２の論理レベルにある非動作時に、内部ノードが第１の電源電圧と基準電圧との略中間電位にプリチャージされる。従って、動作時に入力される入力信号に基づいて第１の電源電圧又は基準電圧に電気的に接続される内部ノードのレベルは、短時間で第１の電源電圧又は基準電圧に遷移する。そして、略第１の電源電圧又は基準電圧に遷移した内部ノードの信号はラッチされて次段の回路に出力される。
【００１２】
【実施例】
図１は、本発明に係るＤＲＡＭ装置におけるアドレス系の入力回路の第１の実施例を示す回路図であって、従来例を示す図４と同一構成部分は同一符号をもって表している。
【００１３】
入力部１１Ａは、電源電圧ＶCCの供給ラインとノードＮ１１との間に直列に接続されたＰＭＯＳトランジスタ１１１，１１７、電源電圧ＶCC、たとえば３．３Ｖの中間電位である(1/2) ＶCC（たとえば１．６５Ｖ）の供給ラインとノードＮ１１との間に接続されたＰＭＯＳトランジスタ１１２、ノードＮ１１と基準電位ＶSS（接地）との間に直列に接続されたＮＭＯＳトランジスタ１１３，１１４、イネーブル信号ＥＮＢおよびラッチバー信号ＬＴＢ０の否定的論理積をとるナンド回路１１５、並びにナンド回路１１５の出力側に直列に接続されたインバータ１１６により構成されている。
そして、ＰＭＯＳトランジスタ１１１のゲートおよびＮＭＯＳトランジスタ１１４のゲートが信号Ａｉの入力ラインに接続され、ナンド回路１１５の出力がＰＭＯＳトランジスタ１１７のゲートおよびインバータ１１６の入力に接続され、インバータ１１６の出力がＰＭＯＳトランジスタ１１２のゲートおよびＮＭＯＳトランジスタ１１３のゲートに接続されている。
【００１４】
すなわち、この入力部１１Ａは、非動作時に、ノードＮ１１を電源電圧ＶCCまでプリチャージするのではなく、電源電圧ＶCCと基準電圧ＶSSとの中間電位である(1/2) ＶCCにプリチャージする。また、ＶCC−(1/2) ＶCC間のリークを防止するために、入力段のＰＭＯＳトランジスタ１１１とノードＮ１１との間にＰＭＯＳトランジスタ１１７が設けられている。
【００１５】
ラッチ部１２Ａは、入力が入力部１１Ａの出力ノードＮ１１に接続され、制御端子がインバータ１１６の出力ラインに接続されたクロックドインバータ１２１、入力がラッチバー信号ＬＴＢ０の入力ラインに接続されたインバータ１２２、入力がクロックドインバータ１２１の出力に接続されたインバータ１２３、入力がインバータ１２３の出力に接続され、出力がクロックドインバータ１２１の出力とインバータ１２３の入力との接続点であるノードＮ１２に接続され、制御端子がインバータ１２２の出力に接続されたクロックドインバータ１２４、ラッチバー信号ＬＴＢ０とノードＮ１２の信号との否定的論理和をとるノア回路１２５、入力がノア回路１２５の出力に接続され、出力が図示しない内部回路に接続されたインバータ１２６、インバータ１２２の出力と入力部１１Ａのインバータ１１６の出力との否定的論理和をとるノア回路１２７、並びにノードＮ１２と基準電位ＶSSとの間に接続され、ゲートがノア回路１２７の出力に接続されたＮＭＯＳトランジスタ１２８により構成されている。
【００１６】
すなわち、このラッチ部１２Ａは、クロックドインバータ１２１の制御が、ラッチバー信号ＬＴＢ０ではなく、入力部１１Ａの入力段を制御する信号Ｓ１１６により行われ、また、ノードＮ１２がフローティングとなることを防止するために、ノア回路１２７およびＮＭＯＳトランジスタ１２８が設けられている。
【００１７】
次に、上記構成による動作を、図２のタイミングチャートを参照しつつ説明する。
非動作時（スタンバイ時）には、内部信号であるイネーブル信号ＥＮＢはローレベル（接地レベル）に、ラッチバー信号ＬＴＢ０はハイレベル（ＶCC）に設定されている。
その結果、ナンド回路１１５の出力はハイレベルとなり、ＰＭＯＳトランジスタ１１７のゲートに入力され、さらにインバータ１１６の出力Ｓ１１６がローレベルで入力部１１ＡのＮＭＯＳトランジスタ１１３のゲートおよびＰＭＯＳトランジスタ１１２のゲートに入力される。
これにより、入力段のＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１１３が非導通状態に、ＰＭＯＳトランジスタ１１２は導通状態に保持される。
したがって、信号Ａｉの入力は遮断され、ノードＮ１１は(1/2) ＶCCレベルにプリチャージされる。
【００１８】
このとき、インバータ１１６の出力信号Ｓ１１６はローレベルにあることからラッチ部１２Ａのクロックドインバータ１２１は非活性状態にある。また、ラッチバー信号ＬＴＢ０はハイレベルにあることから、インバータ１２２の出力はローレベルのためクロックドインバータ１２２も非活性化状態にある。
そして、インバータ１１６の出力およびインバータ１２２の出力がローレベルにあることから、ノア回路１２７の出力はハイレベルに保持され、ＮＭＯＳトランジスタ１２８は導通状態に保持される。その結果、ノードＮ１２は接地レベルに引き込まれ、フローティングになることが防止される。
【００１９】
次に、動作状態となるときは、イネーブル信号ＥＮＢがローレベルからハイレベルに切り換えられる。その結果、ナンド回路１１５の出力はローレベルに切り換わり、ＰＭＯＳトランジスタ１１７が導通状態に切り換わる。また、インバータ１１６の出力Ｓ１１６はハイレベルで入力部１１ＡのＮＭＯＳトランジスタ１１３のゲートおよびＰＭＯＳトランジスタ１１２のゲートに入力される。これにより、ＮＭＯＳトランジスタ１１３が導通状態に、ＰＭＯＳトランジスタ１１２が非導通状態に切り換わる。
また、インバータ１１６の出力がハイレベルに切り換わったことに伴い、ラッチ部１２Ａのクロックドインバータ１２１は活性化状態となる。
その結果、入力信号Ａｉの入力レベルに応じて入力段のＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４が相補的に導通・非導通状態となる。すなわち、入力信号Ａｉに応じた信号がノードＮ１１に現れ、クロックドインバータ１２１を通してラッチ部１２ＡのノードＮ１２に伝達される。
【００２０】
ノードＮ１２に伝達された信号は、インバータ１２３でレベルが反転されてインバータ１２４に入力される。そして、入力部１１Ａに入力された信号Ａｉが所定時間後にラッチ部１２のインバータ１２４に入力されるタイミングで、ラッチバー信号ＬＴＢ０がハイレベルからローレベルに切り換えられる。
その結果、クロックドインバータ１２１が非活性状態となり、クロックドインバータ１２４が活性状態となる。
このとき、インバータ１１６の出力およびインバータ１２２の出力はハイレベルにあることから、ノア回路１２７の出力はローレベルにあり、ＮＭＯＳトランジスタ１２８は非導通状態にある。
従って、ラッチ部１２Ａにおいて、入力アドレス信号が安定にラッチされ、ラッチされた信号はノア回路１２５およびインバータ１２６を介して図示しない内部回路に出力される。
なお、ラッチバー信号ＬＴＢ０がローレベルに切り換わった後、入力部１１Ａでは信号Ａｉの入力は遮断され、ノードＮ１１は(1/2) ＶCCレベルにプリチャージされる。
【００２１】
以上説明したように、本実施例によれば、(1/2) ＶCCの供給ラインとノードＮ１１との間にＰＭＯＳトランジスタ１１２を設け、非動作時に、入力部１１ＡのノードＮ１１を電源電圧ＶCCではなく、電源電圧ＶCCと０Ｖとの中間電位である(1/2) ＶCCにプリチャージし、また、ＶCC−(1/2) ＶCC間のリークを防止するために、入力段のＰＭＯＳトランジスタ１１１とノードＮ１１との間にＰＭＯＳトランジスタ１１７を設けたので、イネーブル信号ＥＮＢがハイレベルとなって動作状態となり、信号Ａｉの入力が開始されて、ノードＮ１１のレベルがＶCCまたは０Ｖに遷移する時間が短くなる。すなわち、大きな回路変更を伴うことなく、動作速度を向上を図れ、ノードＮ１１のレベルが下がる前に、データがラッチされてしまうことを防止でき、ＡＣ的なＶｉＨmin を改善できる。
【００２２】
なお、上述した実施例においては、非動作時に、ノードＮ１１を電源電圧ＶCCの１／２の (1/2)ＶCCにプリチャージするように構成したが、これに限定されるものではない。
たとえば、図３に示すように、入力部１１Ｂにおいて、(1/2) ＶCCの供給ラインとノードＮ１１との間にＰＭＯＳトランジスタ１１２を設ける代わりに、電源電圧ＶCCの供給ラインとノードＮ１１との間にＮＭＯＳトランジスタ１１８を接続した降圧回路を設け、非動作時に、電源電圧ＶCCを１Ｖ程度降下させてノードＮ１１に供給するように構成してもよい。
この場合、ＮＭＯＳトランジスタ１１８のゲートはノア回路１１５の出力に接続される。
このような構成においても、上述した効果と同様に、動作速度を速くできる利点がある。更には、ＮＭＯＳトランジスタ１１８の代わりに、少なくとも１つのダイオードで構成される降圧回路を電源電圧ＶCCとノードＮ１１との間に接続する構成としても、上述した実施例と同様の効果を得られることは当業者には明らかであろう。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、動作速度の速い入力回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係る入力回路の第１の実施例を示す回路図である。
【図２】図１の回路の動作を説明するためのタイミングチャートである。
【図３】本発明に係る入力回路の第２の実施例を示す回路図である。
【図４】従来の入力回路の構成例を示す回路図である。
【図５】図４の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０Ａ，１０Ｂ…入力回路
１１Ａ，１１Ｂ…入力部
１１１，１１２，１１７…ＰＭＯＰトランジスタ
１１３，１１４，１１８…ＮＭＯＳトランジスタ
１１５…ナンド回路
１１６…インバータ
Ｎ１１…ノード
１２Ａ…ラッチ部
１２１，１２４…クロックドインバータ
１２２，１２３，１２６…インバータ
１２５，１２７…ノア回路
１２８…ＮＭＯＳトランジスタ
【図１】
0003769310.tif 000002
【図２】
0003769310.tif 000003
【図３】
0003769310.tif 000004
【図４】
0003769310.tif 000005
【図５】
0003769310.tif 000006