(57)【特許請求の範囲】
【請求項１】
多結晶シリコン膜、拡散防止膜および金属シリサイド膜で構成させたゲート電極構造のＭＯＳトランジスタを含む半導体装置の製造方法において、
ゲート酸化膜上に、第１のシリコン膜を形成する工程と、
前記第１のシリコン膜上に、前記拡散防止膜としての高融点金属窒化膜を堆積する工程と、
前記高融点金属窒化膜上に、第２のシリコン膜を形成する工程と、
前記第２のシリコン膜／前記高融点金属窒化膜／前記第１のシリコン膜／前記ゲート酸化膜をパターニングして、ゲート電極部を形成する工程と、
高融点金属膜を堆積する工程と、
熱処理により、前記ゲート電極部の前記第２のシリコン膜およびソース・ドレイン部と前記高融点金属膜とを合金反応させ、シリサイド膜を形成する工程とを有し、
前記シリサイド膜を形成する工程において、前記ゲート電極部の前記第２のシリコン膜を全てシリサイド膜にするとともに該シリサイド膜上に未反応の高融点金属膜を残し、前記ソース・ドレイン部の前記シリサイド膜上に未反応の高融点金属膜を残さない
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、ＭＯＳトランジスタのゲート電極構造に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳ型半導体装置は、ゲート電極材料としてリン等の不純物を拡散した多結晶シリコン膜（ポリシリコン膜）が用いられてきた。しかしながら、近年、ＭＯＳ型半導体装置の高速化、高集積化に伴い、上記ポリシリコン膜の抵抗が大きいため、信号の伝搬速度が問題となり、ＭＯＳ型半導体装置の高速化を達成することが困難になってきている。
また、ＭＯＳ型半導体装置の高集積化の要求により、微細化した、ショートチャネルのＭＯＳ型トランジスタのソース・ドレイン拡散層は益々薄くなり、浅いＰＮ接合溝造が求められるため、ソース・ドレイン拡散層抵抗が大きくなり、これが高集積化、高速化を目指す半導体装置の阻害要件となってきている。
【０００３】
上記のような問題を解決する手段の一つとして、良好なＳｉ−ＳｉＯ2界面状態を得る技術等が確立しているポリシリコンゲート電極のポリシリコン膜と、ゲート電極の低抵抗化を目的とした金属シリサイド膜、通常は高融点金属シリサイド膜との複合膜を用いたポリサイドゲート膜をゲート電極とし、しかもソース・ドレイン拡散層上にも高融点金属シリサイド層を形成したソース・ドレイン部構造のＭＯＳ型半導体装置が開発された。この高融点金属シリサイドとしては、最も比抵抗が小さなチタンシリサイド（ＴｉＳｉ2）が最も有望視されている。
通常の膜厚によるポリシリコンゲート電極のシート抵抗は３０Ω／□程度であり、また、浅いＰＮ接合のソース・ドレイン拡散層のシート抵抗は１００Ω／□程度であるが、ＴｉＳｉ2膜をゲート電極やソース・ドレイン拡散層を形成することで、これらのシート抵抗を２〜５Ω／□にすることができる。
【０００４】
上記のようにＴｉＳｉ2膜を用いることで、ゲート電極やソース・ドレイン拡散層のシート抵抗の低抵抗化が可能となるが、下記のような問題がある。
ＴｉＳｉ2膜を高融点金属シリサイド膜としたポリサイドゲート電極形成は、ポリシリコン膜上にＴｉ膜を堆積し、熱処理を行うことでポリシリコン膜とＴｉ膜との合金反応を起こさせ、ポリシリコン膜の上部のみＴｉＳｉ2膜にするのであるが、この合金反応時、多結晶であるポリシリコン膜の多結晶内のＴｉの拡散より、結晶粒界に沿ってのＴｉの拡散がより早く進み、ポリシリコン膜の一部で、Ｔｉがゲート酸化膜に達してゲート酸化膜中にまで拡散し、ゲート電極耐圧劣化の問題が発生したり、また、ポリサイドゲート電極下部のかなりの部分でＴｉＳｉ2膜がゲート酸化膜と接する状態がおこると、ドープしたポリシリコン膜とＴｉＳｉ2膜との仕事関数φMの差異や、その他Ｓｉ−ＳｉＯ2界面状態の変化等でＭＯＳトランジスタのしきい値電圧ＶTHを変化させるという問題が発生したりする。
【０００５】
上述した結晶粒界に沿ってのＴｉの拡散により、ポリシリコン膜の一部でゲート酸化膜に達するＴｉＳｉ2膜が形成された状態のポリサイドゲート電極を持つＭＯＳトランジスタのゲート電極部を示したのが、図３である。通常のＴｉＳｉ2膜によるポリサイドゲート電極では、ポリシリコン膜とＴｉＳｉ2膜との境界面は、Ｔｉの結晶粒界に沿った早い拡散の影響で多少の凹凸はあるものの、概略平坦な境界面を持って形成されるが、図３に示すようなポリシリコン膜のかなり内部まで、又はゲート酸化膜に達するまでのＴｉＳｉ2膜の異常成長部を持つポリサイドゲート電極のＭＯＳトランジスタが、度々存在するのが一般であり、このようなＭＯＳトランジスタは耐圧劣化を起こす。
また一方、合金反応時にポリシリコン膜中にドープされている不純物イオン、例えばＡｓ等がＴｉＳｉ2膜中に拡散して、シート抵抗値が増加するという問題が起こる虞もある。
【０００６】
上記のような問題の対策として、多結晶シリコン膜、拡散防止膜および高融点金属シリサイド膜にて構成するポリサイド膜によるゲート電極溝造のＭＯＳトランジスタを含む半導体装置およびその製造方法の従来例を、図４および図５を参照して説明する。
まず、図４（a）に示すように、Ｐ型の半導体基板１１にフィールド酸化膜としてのＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜１２を選択的に形成する。その後、熱酸化膜により、ＭＯＳトランジスタ部１にゲート酸化膜１３を形成する。更にその後、不純物をドープした第１のポリシリコン膜１４を膜厚約１５０ｎｍ程堆積する。
【０００７】
次に、熱処理によるＳｉ０2膜、又はＣＶＤ法によるＣＶＤＳｉＯ2膜やＳｉＮ膜等による拡散防止膜１５を形成する。
なお、これらの拡散防止膜１５は絶縁膜なので、第１のポリシリコン膜１４と後述する第２のポリシリコン膜１６間の導電性を確保するために、拡散防止膜１５の膜厚を０．６ｎｍ〜３ｎｍ程度の薄膜としてトンネル電流を用いる。
次に、不純物をドープした第２のポリシリコン膜１６を膜厚約１５０ｎｍ程堆積する。
【０００８】
次に、図４（ｂ）に示すように、第２のポリシリコン膜１６／拡散防止膜１５／第１のポリシリコン膜１４／ゲート酸化膜１３をフォトリソグラフィ技術を用いてパターニングし、ＭＯＳトランジスタ部１にゲート電極部２を形成する。その後、後述するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１８を形成するために、イオン注入法により、Ａｓイオンを用いた、低ドーズ量のイオン注入をソース・ドレイン部３に行う。
次に、ＣＶＤ法によりＣＶＤ酸化膜を堆積し、続いてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等による異方性エッチング法を用いて、ＣＶＤ酸化膜をエッチバックし、ゲート電極部２の側壁にサイドウォール酸化膜１７を形成する。その後、後述するソース・ドレイン層を形成するために、イオン注入法により、Ａｓイオンを用いた、高ドーズ量のイオン注入をソース・ドレイン部３に行う。更にその後、ソース・ドレイン部３にイオン注入したＡｓイオンの活性化と拡散を兼ねた熱処理を行って、ＬＤＤ層１８を持つソース・ドレイン層１９を形成する。
【０００９】
次に、図４（c）に示すように、スパッタリング法によりＴｉ膜を堆積し、その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により、窒素雰囲気中で、温度６５０°Ｃ程度の第１の熱処理を行い、Ｔｉ膜がシリコンと接触しているゲート電極部２の第２のポリシリコン膜１６表面およびソース・ドレイン部３のソース・ドレイン層１９表面にＴｉＳｉ2膜２０、２１を形成する。
次に、このＲＴＡにて形成された、絶縁膜上等のＴｉ膜表面のＴｉＮ膜および内部の未反応のＴｉ膜等を、硫酸と過酸化水素水の混合液により除去する。その後、ＴｉＳｉ2膜２０、２１の低抵抗化を目的とした、温度８００°Ｃ程度の第２の熱処理を行う。この２度の熱処理により、ゲート電極部２およびソース・ドレイン部３に、自己整合的にシリサイド化させた、所謂サリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）化させた、低抵抗のＴｉＳｉ2膜２０、２１を形成する。
なおここで、温度６５０°Ｃ程度の第１の熱処理で形成されるＴｉＳｉ2膜２０、２１は、低温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ2結晶で、温度８００°Ｃ程度の第２の熱処理で形成されるＴｉＳｉ2膜２０、２１は、高温安定相で低抵抗のＣ５４相と言われるＴｉＳｉ2結晶である。
【００１０】
次に、図５に示すように、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等による層間絶縁膜２２を堆積し、この層間絶縁膜２２表面をリフロー法、又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により平坦化し、その後層間絶縁膜２２をパターニングして、ＭＯＳトランジスタ部１のソース・ドレイン部３等にコンタクトホールの開口２３を形成する。
【００１１】
次に、スパッタリング法等によりバリア膜２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ法によりブランケットＷ膜２５を堆積し、その後エッチバックを行って、コンタクトホールの開口２３に埋め込みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴｉＮ膜２７とＳｉを含むＡｌ合金膜２８を堆積し、その後パターニングしてタングステンプラグ２６等に接続する配線２９を形成する。
この後は、図示は省略するが、パッシベーション膜形成、パッド窓開け等を行って、半導体装置を作製する。
【００１２】
しかしながら、上述した半導体装置およびその製造方法は、ゲート電極の第１のポリシリコン膜１４と第２のポリシリコン膜１６間に入れる拡散防止膜１５を、トンネル電流が流れる程度の、膜厚が０．６〜３ｎｍ程度の薄膜としなければならず、この様な薄膜で拡散防止効果を確実に期待できるほど均質性のある膜を形成することは、極めて難しい。
従って、第１のポリシリコン膜１４や第２のポリシリコン膜１６の膜厚を、この従来例のように、各々約１５０ｎｍと厚くし、第２のポリシリコン膜１６の表面部のみをＴｉＳｉ2膜２０とし、ＴｉＳｉ2膜２０形成時のＴｉＳｉ2の異常形成部（図３参照）と拡散防止膜１５の不均質部とが重なる確率を低くし、異常形成部のＴｉＳｉ2膜２０がゲート酸化膜１３に到達しないようにして、ゲート電極耐圧劣化の防止効果を向上させている。
上述した理由で、ゲート電極膜が厚くなり、半導体装置の高集積化による素子微細化に伴う半導体基板表面垂直方向の寸法縮小の要求を満たすことが難しくなり、従って半導体装置の更なる高集積化を難しくしているという問題がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した半導体装置の製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、多結晶シリコン膜、拡散防止膜および金属シリサイド膜にて構成するポリサイド膜による、ポリサイドゲート電極膜厚を薄くしても、ゲート電極耐圧劣化やしきい値電圧ＶTHの変化がないポリサイドゲート電極構造のＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、上述の課題を解決するために提案するものである。
【００１５】
本発明の半導体装置の製造方法は、多結晶シリコン膜、拡散防止膜および金属シリサイド膜で構成させたゲート電極構造のＭＯＳトランジスタを含む半導体装置の製造方法において、ゲート酸化膜上に、第１のシリコン膜を形成する工程と、第１のシリコン膜上に、拡散防止膜としての高融点金属窒化膜を堆積する工程と、高融点金属窒化膜上に、第２のシリコン膜を形成する工程と、第２のシリコン膜／高融点金属窒化膜／第１のシリコン膜／ゲート酸化膜をパターニングして、ゲート電極部を形成する工程と、高融点金属膜を堆積する工程と、熱処理により、ゲート電極部の第２のシリコン膜およびソース・ドレイン部と高融点金属膜とを合金反応させ、シリサイド膜を形成する工程とを有し、前記シリサイド膜を形成する工程において、前記ゲート電極部の前記第２のシリコン膜を全てシリサイド膜にするとともに該シリサイド膜上に未反応の高融点金属膜を残し、前記ソース・ドレイン部の前記シリサイド膜上に未反応の高融点金属膜を残さないことを特徴とするものである。
【００１６】
本発明によれば、多結晶シリコン膜、拡散防止膜および金属シリサイド膜で構成させたゲート電極構造のＭＯＳトランジスタにおいて、拡散防止膜を高融点金属窒化膜とすることで、拡散防止膜の導電性確保にトンネル電流を利用しないため、拡散防止膜の膜厚を厚くでき、従ってシリサイド化の合金反応時に高融点金属の拡散をほぼ確実に阻止することができる。このために、ポリサイドゲート電極耐圧劣化やしきい値電圧ＶTHの変化がないポリサイドゲート電極構造のＭＯＳトランジスタの作製ができる。
また、高融点金属窒化膜による拡散防止膜は、高融点金属の拡散をほぼ確実に阻止できるために、第１、第２のシリコン膜の膜厚を薄くすることができるので、ポリサイドゲート電極の膜厚全体が薄くでき、半導体装置の高集積化による素子微細化に伴う半導体基板表面垂直方向の寸法縮小の要求を満たすために、より高集積化した半導体装置の作製が可能となる。
【００１７】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図４、図５中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１８】
本実施例は半導体装置の製造方法に本発明を適用した例であり、これを図１および図２を参照して説明する。
まず、図１（ａ）に示すように、Ｐ型の半導体基板１１にフィールド酸化膜としてのＬＯＣＯＳ膜１２を選択的に形成する。その後、熱酸化膜により、ＭＯＳトランジスタ部１に膜厚釣２０ｎｍ程度のゲート酸化膜１３を形成する。
次に、第１のシリコン膜、例えばＰをドープした第１のアモルファスシリコン膜３１（以下、第１のａ−Ｓｉ膜３１と記す）を、縦型ＬＰＣＶＤ装置等を用いたＣＶＤ法により、膜厚約５０ｎｍ程堆積する。この第１のａ−Ｓｉ膜３１のＣＶＤ条件は、例えは下記のようなものである。
〔第１のａ−Ｓｉ膜３１のＣＶＤ条件〕
ＳｉＨ4ガス流量    ：    ：５００  ｓｃｃｍ
ＰＨ3ガス流量      ：    ０．３５  ｓｃｃｍ
ガス圧力            ：      １３３  Ｐａ
温度                ：      ５３３  °Ｃ
【００１９】
次に、拡散防止膜としての高融点金属窒化膜、例えばＴｉＮ膜３２をスパッタリング法により、膜厚約３０ｎｍ程堆積する。このＴｉＮ膜３２の堆積は、例えばマグネトロンスパッタリング装置を用い、下記の反応性スパッタリング条件にて行う。
〔ＴｉＮ膜３２の反応性スパッタリング条件〕
Ｎ2ガス流量          ：      １００  ｓｃｃｍ
ガス圧力              ：          １  Ｐａ
基板温度              ：      ２００  °Ｃ
供給電力              ：          ６  ｋＷ
【００２０】
次に、第２のシリコン膜、例えばＰをドープした第２のアモルファスシリコン膜３３（以下、第２のａ−Ｓｉ膜３３と記す）を、縦型ＬＰＣＶＤ装置等を用いたＣＶＤ法により、膜厚約５０ｎｍ程堆積する。この第２のａ−Ｓｉ膜３３のＣＶＤ装置およびＣＶＤ条件は、例えば第１のａ−Ｓｉ膜３１堆積時と同じものとする。
【００２１】
次に、図１（ｂ）に示すように、第２のａ−Ｓｉ膜３３／ＴｉＮ膜３２／第１のａ−Ｓｉ膜３１／ゲート酸化膜１３を、フォトリソグラフィ技術を用いてパターニングし、ＭＯＳトランジスタ部１のゲート電極部２を形成する。このゲート電極部２形成時のエッチングは、ＥＣＲプラズマエッチング装置を用い、エッチング条件としては、例えは下記のような条件とする。
〔ゲート電極部２形成時のエッチング条件〕
Ｃｌ2ガス流量            ：    １００  ｓｃｃｍ
Ｏ2ガス流量              ：    １００  ｓｃｃｍ
ガス圧力                  ：    ０．４  Ｐａ
基板温度                  ：      ２０  °Ｃ
第１ステップのＲＦパワー  ：      ８０  ｋＷ
第２ステップのＲＦパワー  ：      ３０  ｋＷ
【００２２】
次に、後述するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を形成するために、イオン注入法により、例えばＡｓイオンを用い、打ち込みエネルギー約２５ｋｅＶ、ドーズ量約５Ｅ１３／ｃｍ2で、ソース・ドレイン部３にイオン注入を行う。
【００２３】
次に、ＣＶＤ法により、膜厚約３００ｎｍのＣＶＤ酸化膜を堆積し、続いてＲＩＥ等による異方性プラズマエッチング法を用いて、ＣＶＤ酸化膜をエッチバックし、ゲート電極部２の側壁にサイドウォール酸化膜１７を形成する。
その後、熱酸化膜（図示省略）をソース・ドレイン部３表面やゲート電極部３の第２のａ−Ｓｉ膜３３表面に膜厚約１０ｎｍ程度形成した後、イオン注入法により、ＭＯＳトランジスタ部１のソース・ドレイン部３に、後述するソース・ドレイン層を形成するためのイオン注入を行う。このイオン注入は、例えばＡｓイオンを用い、打ち込みエネルギー約２０ｋｅＶ、ドーズ量約２Ｅ１５／ｃｍ2で行う。なお、この打ち込みエネルギー値は、投影飛程Ｒｐが第２のａ−Ｓｉ膜３３中央部より表面側になるようにすることが望ましい。
【００２４】
次に、注入したイオンの活性化および拡散を兼ねた熱処理、例えばＲＴＡ  （Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による約１０００°Ｃで３０秒程度の熱処理を行い、ＬＤＤ層１８を持つソース・ドレイン層１９を形成する。
その後、ゲート電極部２の第２のａ−Ｓｉ膜３３表面やソース・ドレイン部３のソース・ドレイン層１９表面の熱酸化膜を希フッ酸液で除去する。
なお、上述した熱酸化膜や活性化等の熱処理工程を経ると、第１、第２のａ−Ｓｉ膜３１、３３は多結晶化が起こり、この段階では、ポリシリコン膜に変化している。
【００２５】
次に、図１（ｃ）に示すように、高融点金属、例えばＴｉ膜をスパッタリング法により膜厚約４０ｎｍ程堆積する。その後、ＲＴＡ法による窒素ガス雰囲気中での第１の熱処理を約６５０°Ｃで約３０秒間程行う。
この熱処理により、ゲート電極部２の第２のａ−Ｓｉ膜３３やソース・ドレイン部３のシリコンがＴｉ膜と合金反応を起こし、Ｔｉ膜はＴi膜厚の約２．３倍のシリコン層のシリコンと反応して、Ｔｉ膜厚の約２．５倍のＴｉＳｉ2膜を形成する。従って、本実施例のＴｉ膜が約４０ｎｍの場合、ソース・ドレイン部３では、約１００ｎｍのＴｉＳｉ2膜３５が形成され、ゲート電極部２では、拡散防止膜であるＴｉＮ膜３２が設けられているために、ポリシリコン膜となった第２のａ−Ｓｉ膜３３のみのシリコンがＴｉ膜と反応し、約５４ｎｍのＴｉＳｉ2膜３４が形成される。
この際、ゲート電極部２のＴｉ膜は、第２のａ−Ｓｉ膜３３側の約２２ｎｍの膜厚のＴi膜のみがＴｉＳｉ2膜３４の形成に使われ、残りのＴｉ膜は未反応Ｔｉ膜として残る。
なお、ここで形成されたＴｉＳｉ2膜３４、３５は、低温安定相で高抵抗のＣ４９相といわれるＴｉＳｉ2結晶である。
【００２６】
次に、上述したゲート電極部２の未反応Ｔｉ膜およびこの未反応Ｔｉ膜表面に形成されたＴｉＮ膜や、サイドウォール酸化膜１７やＬＯＣＯＳ膜１２等の絶縁膜上の未反応Ｔｉ膜およびこの未反応Ｔｉ膜表面に形成されたＴｉＮ膜等を、硫酸と過酸化水素水を３：１の比で混合した選択エッチング液で除去する。
その後、ＲＴＡ法による窒素ガス雰囲気中での第２の熱処理を約８００°Ｃで約３０秒間程行う。この熱処理により、低温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ2結晶であるＴｉＳｉ2膜３４、３５は、高温安定相で低抵抗のＣ５４相と言われるＴｉＳｉ2結晶であるＴｉＳｉ2膜３４、３５に相転移する。
この様にして、ゲート電極部２やソース・ドレイン部３に自己整合的に形成されシリサイド膜、所謂サリサイド膜としての、低抵抗のＴｉＳｉ2膜３４、３５が形成される。
【００２７】
次に、図２に示すように、ＢＰＳＧ等による層間絶縁膜２２を堆積し、この層間絶縁膜２２表面をリフロー法、又はＣＭＰ等により平坦化し、その後層間絶縁膜２２をパターニングして、ＭＯＳトランジスタ部１のソース・ドレイン部３等にコンタクトホールの開口２３を形成する。
【００２８】
次に、スパッタリング法等によりバリア膜２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ法によりブランケットＷ膜２５を堆積し、その後エッチバックを行って、コンタクトホールの開口２３に埋め込みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴＩＮ膜２７とＳｉを含むＡl合金膜２８を堆積し、その後パターニングしてタングステンプラグ２６等に接続する配線２９を形成する。
この後は、図示は省略するが、パッシベーション膜形成、パッド窓開け等を行って、半導体装置を作製する。
【００２９】
上述した本発明の実施例では、ポリサイドゲート電極のＮ型のＭＯＳトランジスタにより説明したが、ポリサイドゲート電極のＰ型のＭＯＳトランジスタでも同様にして作製できる。またポリサイドゲート電極のＮ型のＭＯＳトランジスタ形成工程と、ポリサイドゲート電極のＰ型のＭＯＳトランジスタ形成工程を組み合わせることで、ポリサイドゲート電極のＣＭＯＳ溝成の半導体装置の作製も可能である。
また、上述した実施例では、第２のシリコン膜に不純物をドープした第２のａ−Ｓｉ膜３３を用いたが、上述した実施例のように第２のａ−Ｓｉ膜３３を全てＴｉＳｉ2膜３４に変えるような厚いＴｉ膜を用いる時は、不純物をドープしない第２のａ−Ｓｉ膜３３であってもよい。
【００３０】
上述の半導体装置は、拡散防止膜をＴｉＮ膜３２としたポリサイドゲート電極のＭＯＳトランジスタで構成し、このＴｉＮ膜３２の膜厚は約３０ｎｍもあり、従来の拡散防止膜１５より１桁以上厚い膜厚となっているので、拡散防止膜全面でＴｉの第１のａ−Ｓｉ膜３１への拡散防止効果が大きく、第１、第２のａ−Ｓｉ膜３１、３３が薄くても、ゲート電極耐圧劣化やしきい値電圧ＶTHの変化がない半導体装置の作製が可能となる。従って、ＭＯＳトランジスタのポリサイドゲート電極の膜厚が従来のポリサイドゲート電極の膜厚より大幅に薄くでき、より高集積化した半導体装置の作製が可能になる。
【００３１】
以上、本発明を実施例により説明したが、本発明はこの実施例に何ら限定されるものではない。
例えば、本実施例では拡散防止膜にＴｉＮ膜を用いて説明したが、ＷＮ膜やＭｏＮ膜等の高融点金属窒化膜でもよい。
また、第１、第２のシリコン膜として、不純物をドープしたアモルファスシリコン膜を用いて説明したが、不純物をドープしたポリシリコン膜でもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【００３２】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法は、拡散防止膜にＴｉＮ膜を用いることで、薄いポリサイドゲート電極であっても、ゲート電極耐圧劣化やしきい値電圧ＶTHの変化がないポリサイドゲート電極のＭＯＳトランジスタが作製でき、従って、より高集積化した半導体装置の作製が可能になる。
【図面の簡単な説明】
【図１】  本発明を適用した実施例の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）は半導体基板上にゲート酸化膜、第１のａ−Ｓｉ膜、ＴｉＮ膜および第２のａ−Ｓｉ膜を形成した状態、（ｂ）はゲート電極部を形成し、サイドウォール酸化膜を形成し、ＬＤＤ層を持つソース・ドレイン層を形成した状態、（ｃ）はゲート電極部およびソース・ドレイン部にＴｉＳｉ2膜を形成した状態である。
【図２】  本発明を適用した実施例の工程の後半を工程順に説明する、半導体装置の概略断面図で、層間絶縁膜を形成し、タングステンプラグを形成した後、配線を形成した状態である。
【図３】  拡散防止膜のない、従来のポリサイドゲート電極のＭＯＳトランジスタにおけるゲート電極耐圧劣化現象を説明するための、ＭＯＳトランジスタ部の一部の概略断面図である。
【図４】  従来の半導体装置の製造方法の工程の前半を工程順に説明する、半導体装置の概略断面図で、（ａ）は半導体基板上にゲート酸化膜、第１のポリシリコン膜、拡散防止膜および第２のポリシリコン膜を形成した状態、（ｂ）はゲート電極部を形成し、サイドウォール酸化膜を形成し、ＬＤＤ層を持つソース・ドレイン層を形成した状態、（ｃ）はゲート電極部およびソース・ドレイン部にＴｉＳｉ2膜を形成した状態である。
【図５】  従来の半導体装置の製造方法の工程の後半を工程順に説明する、半導体装置の概略断面図で、層間絶縁膜を形成し、タングステンプラグを形成した後、配線を形成した状態である。
【符号の説明】
１…ＭＯＳトランジスタ部、２…ゲート電極部、３…ソース・ドレイン部、１１…半導体基板、１２…ＬＯＣＯＳ膜、１３…ゲート酸化膜、１４…第１のポリシリコン膜、１５…拡散防止膜、１６…第２のポリシリコン膜、１７…サイドウォール酸化膜、１８…ＬＤＤ層、１９…ソース・ドレイン層、２０、２１…ＴｉＳｉ2膜、２２…層間絶縁膜、２３…開口、２４…バリア膜、２５…ブランケットＷ膜、２６…タングステンプラグ、２７…ＴｉＮ膜、２８…Аｌ合金膜、２９…配線、３１…第１のａ−Ｓｉ膜、３２…ＴｉＮ膜、３３…第２のａ−Ｓｉ膜、３４、３５…ＴｉＳｉ2膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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