(57)【特許請求の範囲】
【請求項１】
同期式半導体メモリ装置のデータ入力方法において、
データの伝送を知らせる指示信号を受信する段階と、
前記指示信号に応答してデータストローブ信号を受信する段階と、
前記データストローブ信号のトッグリングに応答し、前記データを入力してラッチする段階とを具備し、
前記指示信号と前記データストローブ信号は前記半導体メモリ装置を制御するメモリコントローラから生じることを特徴とするデータ入力方法。
【請求項２】
前記指示信号は前記データの有効区間を含む所定の区間の間に活性化されることを特徴とする請求項１に記載のデータ入力方法。
【請求項３】
前記データストローブ信号は前記指示信号の活性化区間内でトッグリングすることを特徴とする請求項２に記載のデータ入力方法。
【請求項４】
前記指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることを特徴とする請求項１に記載のデータ入力方法。
【請求項５】
同期式半導体メモリ装置のデータ出力方法において、
データの出力を知らせる指示信号を発生させて出力する段階と、
データストローブ信号を発生させて出力する段階と、
前記データストローブ信号に同期させて前記データを出力する段階とを具備し、
前記指示信号、前記データストローブ信号、及び前記データは前記半導体メモリ装置を制御するメモリコントローラに伝送されることを特徴とするデータ出力方法。
【請求項６】
前記指示信号は前記データの有効区間を含む所定の区間の間に活性化されることを特徴とする請求項５に記載のデータ出力方法。
【請求項７】
前記データストローブ信号は前記指示信号の活性化区間内でトッグリングすることを特徴とする請求項６に記載のデータ出力方法。
【請求項８】
前記指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることを特徴とする請求項５に記載のデータ出力方法。
【請求項９】
同期式半導体メモリ装置のデータ入力回路において、
データの伝送を知らせる指示信号を受信する指示信号入力バッファ回路と、
前記指示信号入力バッファ回路の出力信号に応答してデータストローブ信号を受信するデータストローブ信号入力バッファ回路と、
前記データストローブ信号入力バッファ回路の出力信号のトッグリングに応答して前記データを入力してラッチするデータ入力ラッチ回路とを具備し、
前記指示信号と前記データストローブ信号は前記半導体メモリ装置を制御するメモリコントローラから生じることを特徴とするデータ入力回路。
【請求項１０】
前記指示信号は前記データの有効区間を含む所定区間の間に活性化されることを特徴とする請求項９に記載のデータ入力回路。
【請求項１１】
前記データストローブ信号は前記指示信号の活性化区間内でトッグリングすることを特徴とする請求項１０に記載のデータ入力回路。
【請求項１２】
前記指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることを特徴とする請求項９に記載のデータ入力回路。
【請求項１３】
同期式半導体メモリ装置のデータ出力回路において、
データの出力を知らせる指示信号を発生させて出力する指示信号発生及び出力回路と、
データストローブ信号を発生させて出力するデータストローブ信号発生及び出力回路と、
前記データストローブ信号に同期させて前記データを出力するデータラッチ及び出力回路とを具備し、
前記指示信号、前記データストローブ信号、及び前記データは前記半導体メモリ装置を制御するメモリコントローラに伝送されることを特徴とするデータ出力回路。
【請求項１４】
前記指示信号は前記データの有効区間を含む所定区間の間に活性化されることを特徴とする請求項１３に記載のデータ出力回路。
【請求項１５】
前記データストローブ信号は前記指示信号の活性化区間内でトッグリングすることを特徴とする請求項１４に記載のデータ出力回路。
【請求項１６】
前記指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることを特徴とする請求項１３に記載のデータ出力回路。
【請求項１７】
システムクロックを発生するクロックドライバと、
前記システムクロックに応答して動作する半導体メモリ装置と、
前記システムクロックに応答して動作し、前記半導体メモリ装置を制御し、前記半導体メモリ装置とデータをやりとりするメモリコントローラとを具備し、
前記半導体メモリ装置にデータを書込む時には、前記メモリコントローラがデータの伝送を知らせる第１指示信号と、第１データストローブ信号、及び書込みデータを生じ、前記半導体メモリ装置は前記第１指示信号を受信し、その第１指示信号に応答して前記第１データストローブ信号を受信し、その第１データストローブ信号のトッグリングに応答して前記書込みデータを入力し、
前記半導体メモリ装置からデータを読出す時には、前記半導体メモリ装置がデータの出力を知らせる第２指示信号と、第２データストローブ信号、及び読出しデータを生じ、前記メモリコントローラは前記第２指示信号を受信し、その第２指示信号に応答して前記第２データストローブ信号を受信し、その第２データストローブ信号のトッグリングに応答して前記読出しデータを入力することを特徴とするシステム。
【請求項１８】
前記第１指示信号は前記書込みデータの有効区間を含む所定区間の間に活性化されることを特徴とする請求項１７に記載のシステム。
【請求項１９】
前記第１データストローブ信号は前記第１指示信号の活性化区間内でトッグリングすることを特徴とする請求項１８に記載のシステム。
【請求項２０】
前記第１指示信号は遅くとも前記書込みデータの最初の有効データと同時に活性化され、遅くとも前記書込みデータの最後の有効データと同時に非活性化されることを特徴とする請求項１７に記載のシステム。
【請求項２１】
前記第２指示信号は前記読出しデータの有効区間を含む所定区間の間に活性化されることを特徴とする請求項１７に記載のシステム。
【請求項２２】
前記第２データストローブ信号は前記第２指示信号の活性化区間内でトッグリングすることを特徴とする請求項１８に記載のシステム。
【請求項２３】
前記第２指示信号は遅くとも前記読出しデータの最初の有効データと同時に活性化され、遅くとも前記読出しデータの最後の有効データと同時に非活性化されることを特徴とする請求項１７に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びこれを採用するシステムに係り、特にデータ入出力方法及びデータ入出力回路、並びにこれを具備するDDR(Dual Data Rate)SDRAMを採用するシステムに関する。
【０００２】
【従来の技術】
システム性能の向上のために半導体メモリ装置、特にDRAMは持続して高集積化及び高速化しつつある。すなわち、より多くのデータを迅速に処理するDRAMが要求されている。この高速動作のためにシステムクロックに同期して動作するSDRAMが開発され、このSDRAMの登場でデータ伝送速度が画期的に速まった。
【０００３】
しかし、SDRAMではシステムクロックの１サイクル内でデータの入出力が行われなければならないので、SDRAMとDRAMコントローラとの帯域幅(Band width)、すなわち単位時間当りメモリ装置から入出力されるデータ量を増加させるのに限界がある。そこで、最近、データ伝送速度をさらに速めるために、クロックの立上りエッジ及び立下りエッジの両方に同期してデータが入出力されるDDR SDRAMが開発された。このDDR SDRAMではデータストローブ信号が用いられる。これは多数のメモリモジュールが採用されるシステムにおいて書込み及び読出し動作時、DDR SDRAM間に生じるタイミングスキュー(Skew)によったタイミングマージンの損失、PVT変動(Process、Voltage、Temperature variation)によるアクセス時間の差、メモリコントローラからそれぞれのメモリモジュールまで、またはそれぞれのメモリモジュールからメモリコントローラまでの伝達遅延(Propagation delay)の差などを最小化するためである。
【０００４】
図１は従来のDDR SDRAMを採用するシステムの概略的なブロック図である。図２は従来のDDR SDRAMのデータ入力方法を示す入力タイミング図であり、図３は従来のDDR SDRAMのデータ出力方法を示す出力タイミング図である。
【０００５】
図１及び図２を参照すれば、従来のDDR SDRAMを採用するシステムでは、モジュール１３上のDDR SDRAM１５にデータを書込む時にはメモリコントローラ１１がアドレスADDと命令信号COM、すなわち書込み命令信号WTを生じ、またデータストローブ信号DQSとデータDQとを生じる。
次いで、DDR SDRAM１５はまずシステムクロックCKに同期してアドレスADDと命令信号COM、すなわち書込み命令信号WTを受信する。次いで、DDR SDRAM１５はデータストローブ信号DQSとデータDQ（すなわちD０、D１）を受信し、この時のデータストローブ信号DQSのトッグリングに応答してデータDQ(すなわちD０、D１)を入力して内部のメモリセルアレイに貯蔵する。
【０００６】
また、図１及び図３を参照すれば、モジュール１３上のDDR SDRAM１５からデータを読出す時には、メモリコントローラ１１がアドレスADDと命令信号COM、すなわち読出し命令信号RDを生じる。次いで、DDR SDRAM１５はシステムクロックCKに同期してメモリコントローラ１１からアドレスADDと命令信号COM、すなわち読出し命令信号RDを受信し、これによりデータストローブ信号DQSとデータDQ(すなわちD０、D１)を発生する。
次いで、メモリコントローラ１１はDDR SDRAM１５からデータストローブ信号DQSとデータDQ(すなわちD０、D１)を受信してデータストローブ信号DQSのトッグリングに応答してデータDQを入力してラッチする。
【０００７】
ところが、従来のDDR SDRAMでは、データ書込み動作時に所望の時点に入力されるデータを所望のアドレスのメモリセルに貯蔵するためにシステムクロックCKとデータストローブ信号DQSとの間に守らなければならないJEDEC標準仕様が存在する。すなわち、図２の入力タイミング図に示されたようにシステムクロックCKとデータストローブ信号DQSとのスキューは最大(１/４)tCKまで許容される。ここで、tCKはシステムクロックCKの周期を示す。
【０００８】
換言すれば、書込み命令WTからデータストローブ信号DQSがトッグリングされる時までの最小時間(tDQSS(min))と書込み命令WTからデータストローブ信号DQSがトッグリングされる時までの最大時間(tDQSS(max))との許容間隔(Interval)(DQSWIN)が(１/２)tCKである。
【０００９】
ここで、tDQSS(min)は書込み命令WTが入力されるシステムクロックCKのエッジを基準としてデータストローブ信号DQSがメモリコントローラ１１からDDR SDRAM１５に最も早く到着した場合を示す。tDQSS(max)は書込み命令WTが入力されるシステムクロックCKのエッジを基準としてデータストローブ信号DQSがメモリコントローラ１１からDDR SDRAM１５に最も遅く到着した場合を示す。一方、tIS及びtIHは命令信号COMのセットアップ時間及びホールド時間を示す。tDS及びtDHはデータDQのセットアップ時間及びホールド時間を示す。
【００１０】
【発明が解決しようとする課題】
しかし、従来のDDR SDRAM及びこれを採用するシステムでは、システムクロックCKの周波数が高い場合、例えば４００MHz(tCK=２.５ns)以上に増加する場合、システムクロックCKとデータストローブ信号DQSとのスキューが(１/４)tCK、すなわち０.６２５ns以下になるようにデータストローブ信号DQSを管理することは非常にむずかしい。これにより、データ伝送速度が速まるほどシステムクロックCKの所望のサイクルに有効なデータをDDR SDRAMに入力しにくくなる。
【００１１】
換言すれば、従来のDDR SDRAM及びこれを採用するシステムでは、JEDEC標準によりシステムクロックCKとデータストローブ信号DQSとのスキューが(１/４)tCKと規定されており、また標準を変更してもスキューが(１/２)tCKを越えられない限界があるので、システムクロックCKの周波数を高めてデータ伝送速度を向上させるのに限界がある。
【００１２】
本発明は上記の点に鑑みなされたもので、その第１の目的は、システムクロックとデータストローブ信号とのスキューに関係なくシステムクロックの周波数を高め、データ伝送速度を向上させるDDR SDRAMのデータ入力方法を提供することにある。
【００１３】
さらに本発明は、システムクロックの周波数を高め、データの伝送速度を向上させるDDR SDRAMのデータ出力方法を提供することを第２の目的とする。
【００１４】
さらに本発明は、システムクロックとデータストローブ信号とのスキューに関係なくシステムクロックの周波数を高め、データの伝送速度を向上させるDDR SDRAMのデータ入力回路を提供することを第３の目的とする。
【００１５】
さらに本発明は、システムクロックの周波数を高め、データの伝送速度を向上させるDDR SDRAMのデータ出力回路を提供することを第4の目的とする。
【００１６】
さらに本発明は、システムクロックとデータストローブ信号とのスキューに関係なくシステムクロックの周波数を高め、データの伝送速度を向上させるシステムを提供することを第５の目的とする。
【００１７】
【課題を解決するための手段】
本発明に係るDDR SDRAMのデータ入力方法は、データの伝送を知らせる指示信号を受信する段階と、前記指示信号に応答してデータストローブ信号を受信する段階と、前記データストローブ信号のトッグリングに応答し、前記データを入力してラッチする段階とを具備することを特徴とする。
【００１８】
望ましい形態によれば、前記データの伝送を知らせる指示信号は前記データの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記データの伝送を知らせる指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることが望ましい。前記データの伝送を知らせる指示信号と前記データストローブ信号は前記DDR SDRAMを制御するメモリコントローラから生じる。
【００１９】
本発明に係るDDR SDRAMのデータ出力方法は、データの出力を知らせる指示信号を発生させて出力する段階、データストローブ信号を発生させて出力する段階、及び前記データストローブ信号に同期させて前記データを出力する段階を具備することを特徴とする。
【００２０】
望ましい形態によれば、前記データの出力を知らせる指示信号は前記データの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記データの出力を知らせる指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることが望ましい。前記データの出力を知らせる指示信号、前記データストローブ信号、及び前記データは前記DDR SDRAMを制御するメモリコントローラに伝送される。
【００２１】
本発明に係るDDR SDRAMのデータ入力回路は、データの伝送を知らせる指示信号を受信する指示信号入力バッファ回路、前記指示信号入力バッファ回路の出力信号に応答してデータストローブ信号を受信するデータストローブ信号入力バッファ回路、及び前記データストローブ信号入力バッファ回路の出力信号のトッグリングに応答して前記データを入力してラッチするデータ入力ラッチ回路を具備することを特徴とする。
【００２２】
望ましい形態によれば、前記データの伝送を知らせる指示信号は前記データの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記データの伝送を知らせる指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることが望ましい。前記データの伝送を知らせる指示信号と前記データストローブ信号は前記DDR SDRAMを制御するメモリコントローラから生じる。
【００２３】
本発明に係るDDR SDRAMのデータ出力回路は、データの出力を知らせる指示信号を発生させて出力する指示信号発生及び出力回路、データストローブ信号を発生させて出力するデータストローブ信号発生及び出力回路、及び前記データストローブ信号に同期させて前記データを出力するデータラッチ及び出力回路を具備することを特徴とする。
【００２４】
望ましい形態によれば、前記データの出力を知らせる指示信号は前記データの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記データの出力を知らせる指示信号は遅くとも前記データの最初の有効データと同時に活性化され、遅くとも前記データの最後の有効データと同時に非活性化されることが望ましい。前記データの出力を知らせる指示信号、前記データストローブ信号、及び前記データは前記DDR SDRAMを制御するメモリコントローラに伝送される。
【００２５】
本発明に係るシステムは、システムクロックを発生するクロックドライバ、前記システムクロックに応答して動作する半導体メモリ装置、及び前記システムクロックに応答して動作し、前記半導体メモリ装置を制御し、前記半導体メモリ装置とデータをやりとりするメモリコントローラを具備し、前記半導体メモリ装置にデータを書込む時には、前記メモリコントローラがデータの伝送を知らせる第１指示信号と、第１データストローブ信号、及び書込みデータを生じ、前記半導体メモリ装置は前記第１指示信号を受信し、その第１指示信号に応答して前記第１データストローブ信号を受信し、その第１データストローブ信号のトッグリングに応答して前記書込みデータを入力することを特徴とする。
【００２６】
また、前記本発明に係るシステムでは、前記半導体メモリ装置からデータを読出す時には、前記半導体メモリ装置がデータの出力を知らせる第２指示信号と、第２データストローブ信号、及び読出しデータを生じ、前記メモリコントローラは前記第２指示信号を受信し、その第２指示信号に応答して前記第２データストローブ信号を受信し、前記第２データストローブ信号のトッグリングに応答して前記読出しデータを入力することを特徴とする。
【００２７】
望ましい形態によれば、前記第１指示信号は前記書込みデータの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記第１指示信号は遅くとも前記書込みデータの最初の有効データと同時に活性化され、遅くとも前記書込みデータの最後の有効データと同時に非活性化されることが望ましい。
【００２８】
望ましい形態によれば、前記第２指示信号は前記読出しデータの有効区間を含む所定区間の間に活性化される。また、バスの効率を向上させるためには、前記第２指示信号は遅くとも前記読出しデータの最初の有効データと同時に活性化され、遅くとも前記読出しデータの最後の有効データと同時に非活性化されることが望ましい。
【００２９】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳しく説明する。図面において、同一の番号は同一部分を示す。
図４は本発明に係るDDR SDRAMを採用するシステムの概略的なブロック図である。図５は本発明に係るDDR SDRAMのデータ入力方法を示す入力タイミング図である。図６は本発明に係るDDR SDRAMのデータ出力方法を示す出力タイミング図であり、ここではCAS(Column Address Strobe)待ち時間が２で、BL(Burst Length)が２である場合が図示される。図５及び図６においてHi-Zはハイインピーダンス状態を、Hは論理"ハイ"状態を、Lは論理"ロー"状態を各々示す。
【００３０】
図４及び図５を参照すれば、本発明に係るDDR SDRAM４５を採用するシステムでは、モジュール４３上のDDR SDRAM４５にデータを書込む時には、まずメモリコントローラ４１がアドレスADDと命令信号COM、すなわち書込み命令信号WTを生じ、またデータストローブ信号DQSと書込みデータDQを発生する。またメモリコントローラ４１はDDR SDRAM４５への書込みデータD０、D１の伝送を知らせる指示信号DQSWをさらに発生させる。
【００３１】
メモリコントローラ４１から発生される指示信号DQSWは、図５の入力タイミング図に示されたように、有効なデータD０、D１区間を含む所定区間VDQSWIN１の間に活性化される信号であり、この場合、指示信号DQSWは一種のウィンドウ信号である。指示信号DQSWの活性化時点から最初の有効データD０までの時間と最後の有効データD１から指示信号DQSWの非活性化時点までの時間はシステムクロックCKの目標周波数によって可変される。
ここで、指示信号DQSWの活性化時点は指示信号DQSWが論理"ハイ"から論理"ロー"に遷移する時点であり、指示信号DQSWの非活性化時点は指示信号DQSWが論理"ロー"から論理"ハイ"に遷移する時点である。データストローブ信号DQSは指示信号DQSWの活性化区間VDQSWIN１内でトッグリングされる。
【００３２】
一方、図５の入力タイミング図では指示信号DQSWが最後の有効データD１より遅く非活性化される場合が示されているが、システムにおいてバスの効率を向上させるためには指示信号DQSWが最後の有効データD１より速いか、あるいは同時に非活性化されることが望ましい。すなわち、システムにおいてバスの効率を向上させるためには指示信号DQSWは遅くとも最初の有効データD０と同時に活性化され、遅くとも最後の有効データD１と同時に非活性化されることが望ましい。
【００３３】
次いで、DDR SDRAM４５は、まずクロックドライバ４７から生じるシステムクロックCKに同期してアドレスADDと命令信号COM、すなわち書込み命令信号WTを受信する。次いで、DDR SDRAM４５は指示信号DQSWを受信し、指示信号DQSWに応答してデータストローブ信号DQSとデータDQ(すなわちD０、D１)を受信する。この際、DDR SDRAM４５はデータストローブ信号DQSのトッグリングに応答してデータDQ(すなわちD０、D１)を入力して内部のメモリセルアレイに貯蔵する。図５の入力タイミング図には、例えば２つのデータD０、D１が入力される場合が示されている。
【００３４】
また、図４及び図６を参照すれば、本発明に係るDDR SDRAM４５を採用するシステムでは、モジュール４３上のDDR SDRAM４５からデータを読出す時には、まずメモリコントローラ４１がアドレスADDと命令信号COM、すなわち読出し命令信号RDを発生する。
次いで、DDR SDRAM４５はシステムクロックCKに同期してメモリコントローラ４１からアドレスADDと命令信号COM、すなわち読出し命令信号RDを受信し、これによりデータストローブ信号DQSと読出しデータDQ(すなわちD０、D１)を生じる。図６の出力タイミング図には２つの読出しデータD０、D１が出力される場合、すなわちBLが２である場合が示されている。また、DDR SDRAM４５はメモリコントローラ４１への読出しデータD０、D１の出力を知らせる指示信号DQSWをさらに発生させる。この際、DDR SDRAM４５はシステムクロックCKにより生じる内部クロックに応答してデータストローブ信号DQSと読出しデータDQ（すなわちD０、D１）、及び指示信号DQSWを出力する。
【００３５】
図６の出力タイミング図に示されたようにDDR SDRAM４５から生じる指示信号DQSWはDDR SDRAM４５により出力される有効なデータD０、D１区間を含む所定区間VDQSWIN２の間に活性化される信号であり、この場合、指示信号DQSWは一種のウィンドウ信号である。指示信号DQSWの活性化時点から最初の有効データD０までの時間と最後の有効データD１から指示信号DQSWの非活性化時点までの時間はシステムクロックCKの目標周波数によって可変される。
ここで、指示信号DQSWの活性化時点は指示信号DQSWが論理"ハイ"から論理"ロー"に遷移する時点であり、指示信号DQSWの非活性化時点は指示信号DQSWが論理"ロー"から論理"ハイ"に遷移する時点である。データストローブ信号DQSは指示信号DQSWの活性化区間VDQSWIN１内でトッグリングされる。
【００３６】
一方、図６では、指示信号DQSWが最後の有効データD１より遅く非活性化される場合が示されているが、システムにおいてバスの効率を向上させるためには指示信号DQSWが最後の有効データD１より速いか、あるいは同時に非活性化されることが望ましい。すなわち、システムにおいてバスの効率を向上させるためには指示信号DQSWは遅くとも最初の有効データD０と同時に活性化され、遅くとも最後の有効データD１と同時に非活性化されることが望ましい。
【００３７】
次いで、メモリコントローラ４１はDDR SDRAM４５から指示信号DQSWを受信し、指示信号DQSWに応答してデータストローブ信号DQSとデータDQ(すなわちD０、D１)を受信する。この際、メモリコントローラ４１はデータストローブ信号DQSのトッグリングに応答してデータDQ(すなわちD０、D１)を入力してラッチする。
【００３８】
したがって、前述したように本発明に係るDDR SDRAM及びこれを採用するシステムでは指示信号DQSWを用いてデータDQ(すなわちD０、D１)の有効性が判断されるのでシステムクロックCKとデータストローブ信号DQSとのスキューに対するウィンドウが十分に確保されうる。これにより、システムクロックCKの周波数が高まり、データ伝送速度が速まっても有効なデータをシステムクロックCKの所望のサイクルでDDR SDRAMに入出力しやすくなる。すなわち、システムクロックCKとデータストローブ信号DQSとのスキューに関係なくシステムクロックCKの周波数を高められ、データ伝送速度を向上させうる。
【００３９】
図７は本発明に係るDDR SDRAMのデータ入力回路７０を示すブロック図である。
図７を参照すれば、本発明に係るDDR SDRAMのデータ入力回路７０は、指示信号入力バッファ回路７１、データストローブ信号入力バッファ回路７２、及びデータ入力ラッチ回路７３を具備する。
【００４０】
指示信号入力バッファ回路７１は書込みデータが伝送されるということを知らせる指示信号DQSWを受信し、受信された信号をバッファリングして出力する。データストローブ信号入力バッファ回路７２は、指示信号入力バッファ回路７１の出力信号DQSWBに応答し、データストローブ信号DQSを受信し、受信された信号をバッファリングして出力する。
【００４１】
データ入力ラッチ回路７３はデータ入力バッファ回路７３１とラッチ回路７３２とを含む。データ入力バッファ回路７３１は書込みデータDQ、すなわち奇数番目のデータ及び偶数番目のデータD０、D１を順次に受信し、受信されたデータをバッファリングして出力する。ラッチ回路７３２はデータストローブ信号入力バッファ回路７２の出力信号DQSBのトッグリングに応答してバッファリングされた奇数番目のデータ及び偶数番目のデータをラッチし、内部クロックPCKに応答してラッチされた奇数番目のデータDIOD及び偶数番目のデータDIENを出力する。
【００４２】
ラッチ回路７３２から出力される奇数番目のデータDIOD及び偶数番目のデータDIENは書込み駆動回路７４を経てメモリセルアレイ７５に貯蔵される。内部クロックPCKは内部クロック発生器７６から生じる。クロック入力バッファ回路７７がシステムクロックCKを受信し、内部クロック発生器７６はクロック入力バッファ回路７７の出力信号を受信して所定時間だけ遅延される内部クロックPCKを発生する。
【００４３】
一方、書込み動作時の指示信号DQSW、データストローブ信号DQS及びデータDQは図４に示されたメモリコントローラ４１から受信され、システムクロックCKは図４に示されたクロックドライバ４７から受信される。クロックドライバ４７はメモリコントローラ４１や他の集積回路（図示せず）に含まれることがある。
【００４４】
図８は本発明に係るDDR SDRAMのデータ出力回路８０を示すブロック図である。
図８を参照すれば、本発明に係るDDR SDRAMのデータ出力回路８０は、指示信号発生及び出力回路８１、データストローブ信号発生及び出力回路８２、及びデータラッチ及び出力回路８３を具備する。
【００４５】
指示信号発生及び出力回路８１は読出しデータの出力を知らせる指示信号DQSWを生じ、内部クロックPCKに応答して指示信号DQSWをバッファリングして出力する。指示信号発生及び出力回路８１は指示信号発生回路８１１と指示信号出力バッファ回路８１２とを含む。
【００４６】
データストローブ信号発生及び出力回路８２はデータストローブ信号DQSを生じ、内部クロックPCKに応答してデータストローブ信号DQSを出力する。データストローブ信号発生及び出力回路８２はデータストローブ信号発生回路８２１とデータストローブ信号出力バッファ回路８２２とを含む。
【００４７】
データラッチ及び出力回路８３は感知増幅回路８４によりメモリセルアレイ８５から読出されたデータをラッチして内部クロックPCKに応答してラッチされたデータDQを出力する。この際、データラッチ及び出力回路８３はデータストローブ信号DQSに同期してデータDQを出力する。データラッチ及び出力回路８３はラッチ回路８３１とデータ出力バッファ回路８３２とを含む。
【００４８】
一方、読出し動作時、指示信号DQSW、データストローブ信号DQS及びデータDQは図４に示されたメモリコントローラ４１に伝送される。システムクロックCKは図４に示されたクロックドライバ４７から受信される。
【００４９】
前述したように本発明に係るDDR SDRAM及びこれを採用するシステムでは、指示信号DQSWを用いてデータDQ(すなわちD０、D１)の有効性が判断されるのでシステムクロックCKとデータストローブ信号DQSとのスキューに対するウィンドウを十分に確保しうる。これにより、システムクロックCKの周波数が高まり、データ伝送速度が向上しても有効なデータをシステムクロックCKの所望のサイクルでDDR SDRAMに入出力しやすくなる。すなわち、システムクロックCKとデータストローブ信号DQSとのスキューに関係なくシステムクロックCKの周波数を向上させ、データ伝送速度を速めることができる。
【００５０】
以上、図面と説明によって最適な実施の形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能であることを理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【００５１】
【発明の効果】
前述したように本発明に係るデータ入出力回路を備えるDDR SDRAM及びこれを採用するシステムではシステムクロックCKとデータストローブ信号DQSとのスキューに関係なくシステムクロックCKの周波数を高め、データ伝送速度を向上させうる。
【図面の簡単な説明】
【図１】従来のDDR SDRAMを採用するシステムの概略的なブロック図である。
【図２】従来のDDR SDRAMのデータ入力方法を示す入力タイミング図である。
【図３】従来のDDR SDRAMのデータ出力方法を示す出力タイミング図である。
【図４】本発明に係るDDR SDRAMを採用するシステムの概略的なブロック図である。
【図５】本発明に係るDDR SDRAMのデータ入力方法を示す入力タイミング図である。
【図６】本発明に係るDDR SDRAMのデータ出力方法を示す出力タイミング図である。
【図７】本発明に係るDDR SDRAMのデータ入力回路を示すブロック図である。
【図８】本発明に係るDDR SDRAMのデータ出力回路を示すブロック図である。
【符号の説明】
４１  メモリコントローラ
４３  モジュール
４５  DDR SDRAM
４７  クロックドライバ
ＣＫ  システムクロック
ＡＤＤ  アドレス
ＣＯＭ  命令信号
ＤＱ  データ
ＤＱＳ  データストローブ信号
ＤＱＳＷ  指示信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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