(57)【特許請求の範囲】
【請求項１】
Ｎ型（電界効果トランジスタ）もしくはＮＰＮ型（バイポーラトランジスタ）の能動素子と、
前記能動素子の入力側および出力側の少なくとも一方側に設けられたインピーダンス整合回路と、
前記能動素子の負側電極側に設けられた電流安定化素子と当該電流安定化素子の前記能動素子側端と負側電源との間に接続されたコンデンサとからなるセルフバイアス回路と、
前記能動素子の負側電極と負側電源との間に前記電流安定化素子と直列に接続されたＮ型エンハンスメントモード電界効果トランジスタもしくはＮＰＮ型バイポーラトランジスタを有する電流遮断回路と
を備えたことを特徴とする高周波回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波回路に関し、特に電流安定化の作用をなす所謂セルフバイアス回路を有するＭＭＩＣ(Monolithic Microwave Integrated Circuit) などの高周波回路に関する。
【０００２】
【従来の技術】
シリコンやガリウムヒ素などの半導体からなる電界効果トランジスタ（以下、ＦＥＴと称する）あるいはバイポーラトランジスタを用いたＭＭＩＣは、高周波特性に優れ且つ低雑音であることから、移動体通信に代表される高周波システムに広く利用されている。このようなシステムでは、携帯時における通信可能時間の確保がシステムの代表特性の一つとなることから、各内蔵デバイスの低消費電力化のみならず、システムとしていかに必要なときに必要なデバイスのみに電流を供給するかといった所謂パワーマネージメントが重要となる。
【０００３】
これらシステムにおいて、高周波部分を受け持つＭＭＩＣについて行われるパワーマネージメントとしては、これまで幾つかの方法が提案されている。それら方策の中から代表的なものを採り上げて以下に説明する。ここでは、ＭＭＩＣとして、図３に示すように、最も代表的且つ簡単なＮ型ＦＥＴを用いた１段増幅器を例に採って説明するものとする。通常、正側電源電圧として正極電源電圧（接地電位以上の電圧で、通常数Ｖ）が、負側電源電圧として接地電位が用いられるのが一般的である。
【０００４】
図３において、例えばマイクロ波帯のＲＦ信号が入力される入力端子１０１にはコンデンサ１０２の一端が接続され、その他端はコイル１０３の一端と共にＮ型ＦＥＴ１０４のゲートに接続されている。このコンデンサ１０２およびコイル１０３により、入力側のインピーダンス整合回路１０５が構成されている。コイル１０３の他端は、バイパスコンデンサ１０６を介して接地されている。
【０００５】
ＦＥＴ１０４のゲートにはさらに、抵抗１０７の一端が接続されている。この抵抗１０７の他端は、抵抗分割回路などからなるバイアス発生回路（図示せず）に接続されている。すなわち、このバイアス発生回路から発生されるバイアス電圧がＤＣゲートバイアス電圧Ｖｇｇとして抵抗１０７を介してＦＥＴ１０４のゲートに印加される。ＦＥＴ１０４のソースは接地されている。
【０００６】
ＦＥＴ１０４のドレインにはコンデンサ１０８の一端が接続され、その他端は出力端子１０９に接続されている。ＦＥＴ１０４のドレインにはさらに、コイル１１０の一端が接続されている。このコンデンサ１０８およびコイル１１０により、出力側のインピーダンス整合回路１１１が構成されている。コイル１１０の他端は正側電源に接続されるとともに、バイパスコンデンサ１１２を介して接地されている。
【０００７】
【発明が解決しようとする課題】
上記構成のＭＭＩＣについてのパワーマネージメントとしての第１の方策は、図４に示すように、ＭＭＩＣ１００の電源供給元が電圧制御回路１２０である場合において、その電圧制御回路１２０で発生する電源電圧Ｖｄｄｒｅｇを切る（この場合、０Ｖとする）、あるいは電圧制御回路１２０内で電流経路を遮断する方策である。ここで、電圧制御回路１２０を挿入することにより、電源電圧Ｖｄｄｒｅｇは元電源の電圧（通常は、内蔵する電池の電圧）から数百ｍＶ程度低下する。
【０００８】
しかし、移動体通信に代表される高周波システムの特に送信側増幅器では、内蔵する電池の電圧をなるべく損なうことなく増幅器に供給することにより、増幅器の付加電力効率や高周波特性を稼ぐ（これはひいては通話時間の確保に繋がる）目的から、電圧制御回路１２０を増幅器の電源段に挿入しない場合がある。したがって、電圧制御回路１２０を電源段に挿入することによるパワーマネージメントの方策は、適用範囲が限定されることになる。
【０００９】
第２の方策は、図４の電圧制御回路１２０の代わりに、増幅器の電源段にＰ型ＦＥＴ（もしくは、ＰＮＰ型バイポーラトランジスタ）をスイッチ素子として設ける方策であり、送信側の増幅器に対して適用される最も一般的なものである。この場合の回路構成を図５に示す。
【００１０】
この方策の場合、スイッチＯＮ時（このとき、ＭＭＩＣ１００′に電流が流れる）には、Ｐ型ＦＥＴ１２１としてオン抵抗が十分に小さくなるものを選択すれば、ＭＭＩＣ１００′に印加される電圧の降下を十分に小さくすることができる。但し、スイッチ素子としてＰＮＰ型バイポーラトランジスタ１２２を用いた場合には、エミッタ‐コレクタ間のターンオン電圧分の電圧の降下（通常、数百ｍＶ）が生じる。
【００１１】
また、スイッチＯＦＦ時は両素子共に電流を遮断できる。但し、ここで、Ｐ型ＦＥＴ１２１はエンハンスメントモードであることを要する点に注意が必要である。これは、もしＰ型ＦＥＴ１２１がディプリーションモードである場合は、スイッチＯＦＦ時の電流遮断のためには、正側電源電圧よりも高い電圧をＰ型ＦＥＴ１２１のゲートに与える必要があるからである。
【００１２】
このように、Ｐ型ＦＥＴを用いたものは電気特性的には優れたものであるが、その反面一般にＭＭＩＣに用いる能動素子は高周波特性に優れたＮ型ＦＥＴ（もしくは、ＮＰＮ型バイポーラトランジスタ）であることから、スイッチ素子として用いるＰ型ＦＥＴ（もしくは、ＰＮＰ型バイポーラトランジスタ）を同一ＩＣ内に組み込むことは、ＩＣ製造プロセスの複雑化を招き、製造コストが増加する要因となる。
【００１３】
特に、ガリウムヒ素を用いたものでは、ホール移動度が電子移動度に比べて１桁以上小さいことから、上記ＩＣ製造プロセス上の問題のみならず、オン抵抗を十分小さくするのに必要なデバイスサイズが大きくなり、チップサイズおよびコストのさらなる増加を招くことから実用的ではない。したがって、本方策はほとんどの場合、スイッチ素子としてシリコンのＰ型ＭＯＳＦＥＴを別ＩＣとして基板上、もしくはＭＭＩＣも含めたモジュール内に設けるのであるが、移動体通信に代表される高周波システムのもう一つの重要な要求項目である小型化の観点からは実装面積の増大を招くという欠点がある。
【００１４】
さて、このような電源ＯＮ／ＯＦＦとともに、幾つかのＭＭＩＣに対する要請の一つとして、消費電流の安定化がある。この電流安定化にもやはり幾つかの方策が提案され、実用化されているが、そのうち最も一般的で且つ回路構成が簡単なものとして、図６に示すように、Ｎ型ＦＥＴ１０４のソースとグランドとの間に並列に接続された抵抗１２３およびコンデンサ１２４からなるセルフバイアス回路１２５が用いられている。
【００１５】
このセルフバイアス回路１２５は、ＤＣゲートバイアス電圧Ｖｇｇを仮に固定した場合、ＦＥＴ１０４のソース‐ゲート間電圧Ｖｇｓが、ＦＥＴしきい値電圧Ｖｔｈのバラツキによる電流Ｉｄｄの変化に対して抵抗（通常は抵抗だが、それに準じた特性を持つ半導体素子も当てはまる）１２３を介して負帰還がかかるため、Ｖｔｈバラツキによる電流Ｉｄｄの変化を減少させ、消費電流を安定化させることができる。
【００１６】
しかし、このセルフバイアス回路１２５を用いるに当たっては、抵抗１２３での電圧降下によるＭＭＩＣ能動素子、即ちＮ型ＦＥＴ１０４にかかる電源電圧が低下するという問題がある。また、抵抗１２１のインピーダンスの影響をなくすために、十分な容量（通常、移動体通信などのマイクロ波では数ｐＦから数十ｐＦ）を持つコンデンサ１２４を電流安定化素子１２１と並列にＩＣ内に設ける必要がある。
【００１７】
この場合、コンデンサ１２４の増設によってチップサイズの増大を招くことになる。それでも、ＭＭＩＣの電流安定化による使い勝手の向上、ひいてはシステムのコスト低減の強い要請から、このセルフバイアス方式は広く使用されているのが現状である。
【００１８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＩＣ製造プロセスのコストの増大を招くことなく、電源ＯＮ／ＯＦＦを実現できるとともに、セルフバイアス回路による電流安定性と非動作時の電流遮断を兼ね備えたパワーマネージメント性に優れた高周波回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明による高周波回路は、Ｎ型（電界効果トランジスタ）もしくはＮＰＮ型（バイポーラトランジスタ）の能動素子と、この能動素子の入力側および出力側の少なくとも一方側に設けられたインピーダンス整合回路と、能動素子の負側電極側に設けられた電流安定化素子と当該電流安定化素子の前記能動素子側端と負側電源との間に接続されたコンデンサとからなるセルフバイアス回路と、能動素子の負側電極と負側電源との間に電流安定化素子と直列に接続されたＮ型エンハンスメントモードＦＥＴもしくはＮＰＮ型バイポーラトランジスタを有する電流遮断回路とを備えた構成となっている。
【００２０】
上記構成の高周波回路において、能動素子として例えばＮ型ＦＥＴを用いた場合、そのＤＣゲートバイアス電圧を仮に固定すると、ＦＥＴのソース‐ゲート間電圧Ｖｇｓがしきい値電圧Ｖｔｈのバラツキによる電流Ｉｄｄの変化に対して電流安定化素子を介して負帰還がかかる。これにより、Ｖｔｈバラツキによる電流Ｉｄｄの変化が減少する。また、セルフバイアス回路において、コンデンサは電流安定化素子と共に電流安定化の作用をなす。一方、電流遮断回路において、Ｎ型エンハンスメントモードＦＥＴもしくはＮＰＮ型バイポーラトランジスタは、電流をＯＮ／ＯＦＦするスイッチ素子として機能する。このスイッチ素子がＮ型もしくはＮＰＮ型の素子であることから、従来のＩＣ作成プロセスをそのまま踏襲できる。
【００２１】
【発明の実施の形態】
以下、本発明の実施型態について図面を参照しつつ詳細に説明する。図１は、本発明の一実施型態を示す回路図である。
【００２２】
図１において、例えばマイクロ波帯のＲＦ信号が入力される入力端子１１にはコンデンサ１２の一端が接続されている。コンデンサ１２の他端はコイル１３の一端と共にＮ型ＦＥＴ１４のゲートに接続されている。このコンデンサ１２およびコイル１３により、入力側のインピーダンス整合回路１５が構成されている。コイル１３の他端は、バイパスコンデンサ１６を介して接地されている。
【００２３】
ＦＥＴ１４のゲートにはさらに、抵抗１７の一端が接続されている。この抵抗１７の他端は、抵抗分割回路などからなるバイアス発生回路（図示せず）に接続されている。すなわち、このバイアス発生回路から発生されるバイアス電圧がＤＣゲートバイアス電圧Ｖｇｇとして抵抗１７を介してＦＥＴ１４のゲートに印加される。
【００２４】
ＦＥＴ１４のドレインにはコンデンサ１８の一端が接続され、その他端は出力端子１９に接続されている。ＦＥＴ１４のドレインにはさらに、コイル２０の一端が接続されている。このコンデンサ１８およびコイル２０により、出力側のインピーダンス整合回路２１が構成されている。コイル２０の他端は、正側電源に接続されるとともに、バイパスコンデンサ２２を介して接地されている。
【００２５】
ＦＥＴ１４のソースには電流安定化素子としての抵抗２３の一端が接続されている。電流安定化素子としては通常は抵抗が用いられるが、それに準じた特性を持つ半導体素子であっても良い。また、ＦＥＴ１４のソースとグランド（接地）との間には、抵抗２３のインピーダンスの影響を無くすために、十分な容量（通常、移動通信体などのマイクロ波では数ｐＦから数十ｐＦ）を持つコンデンサ２４が接続されている。この抵抗２３およびコンデンサ２４により、電流安定化の作用をなすセルフバイアス回路２５が構成されている。
【００２６】
また、抵抗２３の他端と負側電源であるグランドとの間には、電流をＯＮ／ＯＦＦ制御するスイッチ素子としてＮ型エンハンスメントモードＦＥＴ２６が接続されている。すなわち、このＮ型エンハンスメントモードＦＥＴ２６のドレインが抵抗２３の他端に、そのソースがグランドにそれぞれ接続されている。また、ＦＥＴ２６のゲートは抵抗２７を介してＯＮ／ＯＦＦ制御端子２８に接続されている。このＮ型エンハンスメントモードＦＥＴ２６および抵抗２７により、電流遮断回路２９が構成されている。
【００２７】
上記構成のＭＭＩＣ１０においては、ＤＣゲートバイアス電圧Ｖｇｇを仮に固定した場合、ＦＥＴ１４のソース‐ゲート間電圧Ｖｇｓが、しきい値電圧Ｖｔｈのバラツキによる電流Ｉｄｄの変化に対して抵抗２３を介して負帰還がかかるため、Ｖｔｈバラツキによる電流Ｉｄｄの変化が減少し、消費電流が安定化する。すなわち、抵抗２３の作用によって電流の安定化が図られる。
【００２８】
また、抵抗２３に付随して設けられたコンデンサ２４は、電流をＯＮ／ＯＦＦ制御するスイッチ素子として設けられたＮ型エンハンスメントモードＦＥＴ２６のインピーダンスを見えなくする作用も兼ね備えている。したがって、セルフバイアス回路２５を搭載したＭＭＩＣに、単に電流ＯＮ／ＯＦＦ制御用のスイッチ素子を設けるだけの構成で、電流遮断と電流安定化を実現でき、チップ面積を小さく抑えることができる。
【００２９】
また、この電流遮断回路２９をＭＭＩＣへ搭載することで、ＭＭＩＣの能動素子がＮ型エンハンスメントモードＦＥＴ（もしくは、ＮＰＮ型バイポーラトランジスタ）の場合は、従来のＩＣ作成プロセスをそのまま踏襲でき、またＭＭＩＣの能動素子がＮ型ディプリーションモードＦＥＴの場合でも、従来のＩＣ作成プロセスにＮ型エンハンスメントモードＦＥＴの作成工程を追加するだけで実現できる。
【００３０】
なお、本実施形態では、ＦＥＴ１４のソースに抵抗２３の一端が接続され、この抵抗２３の他端とグランドとの間にＮ型エンハンスメントモードＦＥＴ２６を接続した構成としたが、抵抗２３およびＮ型エンハンスメントモードＦＥＴ２６の接続関係が逆であって、同様の作用効果を得ることができる。
【００３１】
また、本実施型態においては、電流をＯＮ／ＯＦＦ制御するスイッチ素子として、Ｎ型エンハンスメントモードＦＥＴを用いた場合について説明したが、ＮＰＮ型バイポーラトランジスタを用いても良く、この場合にもＮ型エンハンスメントモードＦＥＴの場合と同等の作用効果を得ることができる。
【００３２】
ところで、本実施型態に係るＭＭＩＣ１０では、電流安定化素子として設けられた抵抗２３での電圧降下によるＮ型エンハンスメントモードＦＥＴ１４にかかる電源電圧が低下し、また電流ＯＮ／ＯＦＦ制御用スイッチ素子としてＮＰＮ型バイポーラトランジスタを用いた場合は、そのエミッタ‐コレクタ間のターンオン電圧に相当する電源電圧降下分がさらに追加される。
【００３３】
したがって、本ＭＭＩＣ１０は、送信部最終段増幅器のように電源電圧をいっぱいに能動素子にかける構成のＭＭＩＣには不向きであるが、受信段増幅器、周波数変換器、送信段ドライバーアンプなどのこれまでセルフバイアス回路を使用してきた多種のＭＭＩＣには有用なものとなる。
【００３４】
図２に、ＭＭＩＣの一般的な適用例として、電源電圧Ｖｄｄが３Ｖで、能動素子としてガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ（ゲート幅Ｗｇはいずれも例えば２００μｍ）を２個カスコード接続した構成の動作電流が約４ｍＡの受信段ローノイズアンプの回路構成を示す。
【００３５】
図２において、入力端子３１にはコイル３２の一端が接続され、その他端にはコイル３３およびコンデンサ３４の各一端が接続されている。コイル３３の他端は接地されている。コンデンサ３４の他端には、ガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ３５のゲートが接続されている。このガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ３５には、ガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ３６がカスコード接続されている。
【００３６】
ガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ３６のドレインには、コイル３７の一端が接続されている。コイル３７の他端には、コンデンサ３８およびコイル３９の各一端が接続されている。コンデンサ３８の他端は、出力端子４０に接続されている。コイル３９の他端は正側電源に接続されている。コイル３９の他端とグランドとの間には、コンデンサ４１が接続されている。
【００３７】
また、正側電源とグランドとの間には、抵抗４２、抵抗４３および抵抗４４が直列に接続されて抵抗分割回路を構成している。そして、抵抗４２と抵抗４３の共通接続点、即ち分圧点Ａに得られる電圧はＮ型エンハンスメントモードＦＥＴ３６のゲートに印加される。また、抵抗４３と抵抗４４の共通接続点、即ち分圧点Ｂに得られる電圧はＮ型エンハンスメントモードＦＥＴ３５のゲートに印加される。
【００３８】
Ｎ型エンハンスメントモードＦＥＴ３５のソースには、電流安定化素子としての抵抗（抵抗値が例えば２５０Ω）４５の一端が接続されている。また、当該ＦＥＴ３５のソースとグランドとの間には、コンデンサ４６が接続されている。抵抗４５の他端とグランドとの間には、電流をＯＮ／ＯＦＦ制御するスイッチ素子として、例えばゲート幅Ｗｇが４００μｍ、しきい値電圧Ｖｔｈが０．３Ｖのガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ４７が接続されている。このＦＥＴ４７のゲートは、抵抗４８を介してＯＮ／ＯＦＦ制御端子（図示せず）に接続される。
【００３９】
このように、スイッチ素子として、能動素子と同時形成可能なガリウムヒ素Ｎ型エンハンスメントモードＦＥＴ４７を用いた受信段ローノイズアンプでは、スイッチＯＮ時は抵抗４５での電圧降下は１Ｖであり、Ｎ型エンハンスメントモードＦＥＴ４７のゲートに約１Ｖの電圧を印加した際の当該ＦＥＴ４７のオン抵抗は約５Ωで、そこでの電圧降下は約２０ｍＶと計算されるので、このスイッチ素子を挿入したことによるＭＭＩＣの電気特性の変化はほとんどない。また、スイッチＯＦＦ時には、Ｎ型エンハンスメントモードＦＥＴ４７のゲートに０．３Ｖ以下の正電源を印加すれば電流を遮断できることになる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、Ｎ型もしくはＮＰＮ型の能動素子の負側電極と負側電源との間に電流安定化素子とＮ型エンハンスメントモードＦＥＴもしくはＮＰＮ型バイポーラトランジスタとを直列接続して設けたことにより、ＩＣ製造プロセスのコストの増大を招くことなく、しかも本回路の電気特性を損なうことなく電源ＯＮ／ＯＦＦを実現できるとともに、セルフバイアス回路による電流安定性と非動作時の電流遮断を兼ね備えたパワーマネージメント性に優れた高周波回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】本発明の適用例を示す回路図である。
【図３】ＭＭＩＣ１段増幅器の代表的な回路構成を示す回路図である。
【図４】一従来例を示す回路図である。
【図５】他の従来例を示す回路図である。
【図６】さらに他の従来例を示す回路図である。
【符号の説明】
１０  ＭＭＩＣ    １１  入力端子    １４  Ｎ型ＦＥＴ（能動素子）
１５  入力側インピーダンス整合回路    １９  出力端子
２１  出力側インピーダンス整合回路    ２３  抵抗（電流安定化素子）
２５  セルフバイアス回路    ２６  Ｎ型エンハンスメントモードＦＥＴ
２９  電流遮断回路
【図１】
0003864477.tif 000002
【図２】
0003864477.tif 000003
【図３】
0003864477.tif 000004
【図４】
0003864477.tif 000005
【図５】
0003864477.tif 000006
【図６】
0003864477.tif 000007