(57)【特許請求の範囲】
【請求項１】
メモリ、要求される遅延量に応じたアドレス差が保たれるよう書込アドレス及び読出アドレスを基準クロックの１周期毎に更新指定する手段、並びにそれら書込アドレス及び読出アドレスに従い基準クロックの１周期毎にメモリに情報を書き込みメモリから情報を読み出す手段を有するメモリ使用型遅延回路と、
基準クロックに対し基準クロックの１周期未満の遅延時間を有する遅延クロックを発生させる遅延クロック発生手段、メモリから読み出された情報を基準クロックのタイミングでラッチする第１ラッチ手段、並びに第１ラッチ手段のラッチ出力を遅延クロックのタイミングでラッチする第２ラッチ手段を有し、第２ラッチ手段のラッチ出力を以て遅延出力として出力する遅延クロック使用型遅延回路と、
を備えることを特徴とするディジタル遅延回路。
【請求項２】
メモリ、要求される遅延量に応じたアドレス差が保たれるよう書込アドレス及び読出アドレスを基準クロックの１周期毎に更新指定する手段、並びにそれら書込アドレス及び読出アドレスに従い基準クロックの１周期毎にメモリに情報を書き込みメモリから情報を読み出す手段を有するメモリ使用型遅延回路と、
基準クロックに対し基準クロックの１周期未満の遅延時間を有する遅延クロックを発生させる遅延クロック発生手段、基準クロックの１／Ｎ倍（Ｎ：２以上の自然数）の周波数を有し互いに位相差を有するＮ通りの低速クロックを発生させる低速クロック発生手段、遅延クロックの１／Ｎ倍の周波数を有し互いに低速クロック間の位相差に対応した位相差を有するＮ通りの遅延低速クロックを発生させる遅延低速クロック発生手段、メモリから読み出された情報を基準クロックのタイミングでラッチする第０ラッチ手段、第０ラッチ手段のラッチ出力を対応する低速クロックのタイミングでラッチするＮ個の第１ラッチ手段、対応する第１ラッチ手段のラッチ出力を対応する遅延低速クロックのタイミングでラッチするＮ個の第２ラッチ手段、並びにＮ個の第２ラッチ手段のラッチ出力を遅延クロックのタイミングでかつ低速クロックの位相の順に従い順繰りにラッチする第３ラッチ手段を有し、第３ラッチ手段のラッチ出力を以て遅延出力として出力する遅延クロック使用型遅延回路と、
を備えることを特徴とするディジタル遅延回路。
【請求項３】
請求項１又は２記載のディジタル遅延回路において、
遅延クロック発生手段が、基準クロックの１周期より短い時間を単位としてその遅延量を調整可能な微小遅延素子を有し、この微小遅延素子に基準クロックを供給することにより遅延クロックを発生させることを特徴とするディジタル遅延回路。
【請求項４】
請求項３記載のディジタル遅延回路において、
遅延クロック使用型遅延回路が、微小遅延素子における遅延量を変化させる旨の指令に応じ微小遅延素子に対する基準クロックの供給を一時的に停止させ、遅延量を変化させるための信号を微小遅延素子に対し当該一時的停止の期間中に供給して遅延量を変化させる手段を有することを特徴とするディジタル遅延回路。
【請求項５】
それぞれ無線伝搬路の伝搬特性を模擬する特性に従い入力信号を処理する複数の模擬ユニットと、これらの模擬ユニットに対し送信信号を模擬する入力信号を分配供給する手段と、これらの模擬ユニットから処理結果として得られる信号を合成して受信信号を模擬する出力信号を得る手段と、を備えるシミュレータにおいて、
無線伝搬路の伝搬特性のうち動的な伝搬遅延プロファイル特性を模擬するため、各模擬ユニットの一部として又は各模擬ユニットに付設して、遅延プロファイル更新時に上記出力信号に瞬断が生じないよう請求項１乃至４のいずれか記載のディジタル遅延回路を設け、これらディジタル遅延回路に上記入力信号又はそのサンプル値を供給することを特徴とするシミュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを用いて情報を遅延させるディジタル遅延回路に関する。
【０００２】
【従来の技術】
図８に、従来から用いられているディジタル遅延回路の一例を示す。この図に示す回路は、デュアルポートＲＡＭ１０、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４を備えている。遅延させるべきアナログ信号は、Ａ／Ｄコンバータ１２によりディジタルデータに変換され、このデータＷＤＡＴＡはデュアルポートＲＡＭ１０のアクセスポートのうち一つに供給される。デュアルポートＲＡＭ１０上に記憶されているデータは、デュアルポートＲＡＭ１０のもう一つのアクセスポートから読み出され、読み出されたデータＲＤＡＴＡはＤ／Ａコンバータ１４によりアナログ信号に変換される。また、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４におけるサンプリング動作は、図示しない基準クロック発生器にて発生した周波数＝ｆの基準クロックＣＬＫに同期して実行される。
【０００３】
デュアルポートＲＡＭ１０への書込アドレスＷＡＤＲＳ及びデュアルポートＲＡＭ１０からの読出アドレスＲＡＤＲＳは、ダウンカウンタ１６及び加算器１８により生成される。ダウンカウンタ１６は基準クロックＣＬＫを計数し、その出力値をこの計数に同期して漸減させていく。但し、当該出力値がある下限値（例えば０）に達したら、ダウンカウンタ１６は、それを最大値（例えばデュアルポートＲＡＭ１０のサイズ相当値）に戻す。加算器１８は、外部から設定され遅延量を示す情報ＤＥＬＡＹを、ダウンカウンタ１６の出力値に加算する。但し、その出力値が上掲の下限値に達したら、加算器１８は、その出力値を上掲の最大値に戻す。従って、ダウンカウンタ１６及び加算器１８の出力は基準クロックＣＬＫに同期して巡回的に漸減していく。また、ダウンカウンタ１６の出力と加算器１８の出力との間には、常に、遅延量ＤＥＬＡＹに相当する差が保たれる。図８に示す回路においては、ダウンカウンタ１６の出力をデュアルポートＲＡＭ１０への書込アドレスＷＡＤＲＳとして用い、加算器１８の出力を及びデュアルポートＲＡＭ１０からの読出アドレスＲＡＤＲＳとして用いることによって、遅延量ＤＥＬＡＹに係る遅延を実現している。
【０００４】
即ち、加算器１８の動作によって、図９中に「→」及び「←」で示すように、書込アドレスＷＡＤＲＳと読出アドレスＲＡＤＲＳとのアドレス差を遅延量ＤＥＬＡＹに相当する値に保持しつつ、ダウンカウンタ１６の動作によって、図９中に白抜き上向き矢印で示すように、書込アドレスＷＡＤＲＳ及び読出アドレスＲＡＤＲＳをデュアルポートＲＡＭ１０に対して基準クロックＣＬＫに同期して更新（巡回的漸減）指定する。そのため、ある時点で任意のアドレスにデータＷＤＡＴＡとして書き込まれたデータは、遅延量ＤＥＬＡＹに基準クロックＣＬＫの周期（＝１／ｆ）を乗じた時間ＤＥＬＡＹ／ｆが経過した時点で、データＲＤＡＴＡとして読み出されることとなる。読み出されたデータＲＤＡＴＡは、基準クロックＣＬＫのタイミングでラッチ２０によりラッチされ、Ｄ／Ａ変換に供される。
【０００５】
また、以上述べた動作原理から明らかなように、図８に示した回路における遅延分解能は基準クロックＣＬＫの周波数によって決まり、最大遅延時間は更にデュアルポートＲＡＭ１０のサイズ（ワード数）により決まる。例えば、基準クロックＣＬＫの周波数ｆが１００ＭＨｚであり、デュアルポートＲＡＭ１０のサイズが図示の如く１６ｋワードであるとする。ダウンカウンタ１６は基準クロックＣＬＫを計数しているため、ダウンカウンタ１６の出力値即ち書込アドレスＷＡＤＲＳと、それをもとに生成される読出アドレスＲＡＤＲＳは、デュアルポートＲＡＭ１０に対して、１／ｆ＝１０ｎｓｅｃ周期毎に更新指定されることとなる。遅延分解能は、遅延量ＤＥＬＡＹを１としたときの遅延時間であるから、１×１０ｎｓｅｃ＝１０ｎｓｅｃとなる。最大遅延時間は遅延分解能にデュアルポートＲＡＭ１０のサイズ（ワード数）を乗じた時間であり、この例の場合１０ｎｓｅｃ×１６ｋワード＝１６３．８４μｓｅｃとなる（但し１ｋ＝１０２４としている）。
【０００６】
【発明が解決しようとする課題】
従来のディジタル遅延回路における遅延分解能は、基準クロックの周波数に依存している。そのため、例えば１ｎｓｅｃといった精細な遅延分解能を実現するには、１／１ｎｓｅｃ＝１ＧＨｚという高い周波数を有する基準クロックが必要とされる。基準クロックの周波数が高いと、一般に、回路構成も複雑になり高価格となる。そのため、従来は、１ｎｓｅｃといった精細な遅延分解能を実現することは、理論上は可能であっても、非現実的であった。
【０００７】
例えば、図８に示した回路においては、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４を基準クロックＣＬＫに従い動作させている。そのため、基準クロックＣＬＫの周波数を高める際には、基準クロックＣＬＫの１周期以内の時間で１ワードをＡ／Ｄ変換又はＤ／Ａ変換できるよう、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４の変換ビット長を長くするか或いは入出力信号の１ワードのビット数を少なくするかしなければならなかった。しかしながら、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４で一度にＡ／Ｄ変換又はＤ／Ａ変換できるビット数即ち変換ビット長を長くするには、複数のＡ／Ｄコンバータ又はＤ／Ａコンバータをマルチプレックス動作させる構成を採る等、複雑で高価な回路構成を用いる必要がある。また、１ワードのビット数を少なくすることは、入出力信号に関するダイナミックレンジが狭くなること或いは出力信号の精度が下がることを意味している。それらは何れも望ましくないことからすれば、１ワードのビット数を少なくすることは避けるべきである。
【０００８】
本発明は、このような問題点を解決することを課題としてなされたものであり、基準クロックの周波数を高めることなしに精細な遅延分解能を実現することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明の第１の構成に係るディジタル遅延回路においては、メモリ使用型遅延回路に加え、遅延クロック使用型遅延回路を設けている。
【００１０】
まず、メモリ使用型遅延回路は、メモリ、要求される遅延量に応じたアドレス差が保たれるよう書込アドレス及び読出アドレスを基準クロックの１周期毎に更新指定する手段、並びにそれら書込アドレス及び読出アドレスに従い基準クロックの１周期毎にメモリに情報を書き込みメモリから情報を読み出す手段を有する。従って、メモリ使用型遅延回路における遅延分解能は、基準クロックの周期長により定まり、その遅延時間は、この遅延分解能と、書込アドレス・読出アドレス間のアドレス差とにより定まる。
【００１１】
次に、本構成に係る遅延クロック使用型遅延回路は、基準クロックに対し基準クロックの１周期未満の遅延時間を有する遅延クロックを発生させる遅延クロック発生手段、メモリから読み出された情報を基準クロックのタイミングでラッチする第１ラッチ手段、並びに第１ラッチ手段のラッチ出力を遅延クロックのタイミングでラッチする第２ラッチ手段を有し、第２ラッチ手段のラッチ出力を以て遅延出力として出力する。従って、遅延クロック使用型遅延回路における遅延時間は、第１ラッチ手段におけるラッチタイミングと第２ラッチ手段におけるラッチタイミングとの間に差を設けることにより、実現されている。ラッチタイミングの差は、基準クロックに対する遅延クロックの遅延時間であり、遅延クロック発生手段への微小遅延量の設定等により定まる基準クロック１周期未満の時間である。その遅延分解能は、遅延クロック発生手段の仕様・性能により定まり、第１及び第２ラッチ手段の特性ばらつき・変動による制約を受ける。
【００１２】
従って、本構成によれば、メモリ使用型遅延回路単独では実現できない細かな遅延時間を遅延クロック使用型遅延回路にて実現しているため、従来のディジタル遅延回路よりも精細な遅延分解能を達成できる。また、基準クロックの高周波化ではなく、基準クロックに対して基準クロックの１周期未満の遅延時間を有する遅延クロックを用いた処理により当該細かな遅延時間を実現しているため、基準クロックの高周波化に伴う回路の複雑化や高価格化は生じない。遅延クロック使用型遅延回路は後述の如く微小遅延素子（更にはラッチ、分周器等）により低コストで実現できる小規模な回路であり、遅延クロック使用型遅延回路を設けることによる回路の複雑化や高価格化は顕著なものではない。更に、クロックタイミングの操作による遅延処理であるため、入出力のダイナミックレンジを狭める必要もない。また、最大遅延時間はメモリ使用型遅延回路において定まるため従来と少なくとも同程度の最大遅延時間を確保できる。即ち、本構成によれば、最大遅延時間やダイナミックレンジ等の性能を維持しかつ基準クロックを比較的低周波に抑えながら、しかも回路の顕著な複雑化や高価格化を伴うことなしに、従来よりも精細な遅延分解能を実現できる。
【００１３】
また、本発明の第１の構成に係る遅延クロック使用型遅延回路においては、第１及び第２ラッチ手段におけるラッチタイミングの差により、細かな遅延時間を実現しているため、第１及び第２ラッチ手段を構成する部材の製造ばらつきやその特性の温度変動等で、第１ラッチ手段・第２ラッチ手段間信号伝搬時間にばらつき或いは変動が現れ、その結果、実現できる遅延時間の範囲が限られてしまうことがありうる。そこで、本発明の第２の構成においては、遅延クロック使用型遅延回路の構成を次のように変形することによって、構成部品の特性のばらつきや温度変動の影響を受けにくい回路を実現している。
【００１４】
まず、本発明の第２の構成に係る遅延クロック使用型遅延回路においては、遅延クロックだけでなく、Ｎ通り（Ｎ：２以上の自然数）の低速クロック及びＮ通りの遅延低速クロックをも発生させる。ここでいうＮ通りの低速クロックは、基準クロックの１／Ｎ倍の周波数を有し互いに位相差を有するクロックであり、Ｎ通りの遅延低速クロックは、遅延クロックの１／Ｎ倍の周波数を有し互いに低速クロック間の位相差に対応した位相差を有するクロックである。また、第１及び第２ラッチ手段は、これらＮ通りの低速クロック及びＮ通りの遅延低速クロックに対応してＮ組設ける。更に、各Ｎ個の第１及び第２ラッチ手段に前置して第０ラッチ手段を、また後段には第３ラッチ手段を設ける。メモリから読み出された情報は、第０ラッチ手段により基準クロックのタイミングでラッチされ、第０ラッチ手段のラッチ出力は、各第１ラッチ手段により対応する低速クロックのタイミングでラッチされ、各第１ラッチ手段のラッチ出力は対応する第２ラッチ手段により、対応する遅延低速クロックのタイミングでラッチされ、Ｎ個の第２ラッチ手段のラッチ出力は、第３ラッチ手段により遅延クロックのタイミングでかつ低速クロックの位相の順に従い順繰りにラッチされる。
【００１５】
このように、本構成に係る遅延クロック使用型遅延回路においても、第１の構成と同様、第１ラッチ手段におけるラッチタイミングと第２ラッチ手段におけるラッチタイミングとの差により、遅延クロック使用型遅延回路における遅延時間が定まっている。しかしながら、第１の構成においてはこれらのラッチタイミングが基準クロック及び遅延クロックのタイミングにより定まっていたのに対し、本構成においては、基準クロック及び遅延クロックの１／Ｎ倍の周波数を有する低速クロック及び遅延低速クロックのタイミングにより定まっている。また、第１及び第２ラッチ手段はＮ個設けられており、これに応じて低速クロック及び遅延低速クロックがＮ通り生成されており、更にこれらＮ通りの（遅延）低速クロックは互いに位相差を有している。
【００１６】
従って、本構成によれば、第１及び第２ラッチ手段におけるラッチ動作の実行周期が第１の構成に比べＮ倍となるため、第１ラッチ手段・第２ラッチ手段間信号伝搬時間のばらつき・変動を吸収しやすくなる。即ち、実現できる遅延時間の範囲が当該ばらつき・変動による制約を受けにくい。また、Ｎ通りの第１ラッチ手段・第２ラッチ手段ペア同士の間で第１ラッチ手段・第２ラッチ手段間信号伝搬時間にばらつきが現れていても、第３ラッチ手段のラッチ動作によってそのばらつきは吸収されるため、遅延出力たる第３ラッチ手段のラッチ出力には、そのばらつきは現れない。
【００１７】
また、本発明における遅延クロック発生手段は、基準クロックの１周期より短い時間を単位としてその遅延量を調整可能な微小遅延素子を用いて、簡便に実現することができる。即ち、この微小遅延素子に基準クロックを供給することにより、遅延クロックを発生させればよい。また、この微小遅延素子は、例えばディレイラインとマルチプレクサにより簡便に実現された安価なものでよい。
【００１８】
更に、微小遅延素子による遅延量（微小遅延量）を変化させる際には、次のような手順を実行するとよい。まず、微小遅延素子における遅延量を変化させる旨の指令が外部から与えられたとき、遅延クロック使用型遅延回路が、それに応じ微小遅延回路に対する基準クロックの供給を一時的に停止させる。遅延クロック使用型遅延回路は、更に、遅延量を変化させるための信号を微小遅延素子に対し当該一時的停止の期間中に供給して、遅延量を変化させる。ディレイラインとマルチプレクサにより構成される微小遅延素子では、基準クロック供給中に微小遅延量設定を切り替えたとき、微小遅延素子に不定出力が現れることがあるが、微小遅延素子に対する基準クロックの供給を一時停止しておき微小遅延量設定を行うことによって、当該不定出力を防ぐことができる。
【００１９】
また、本発明は、シミュレータ或いは遅延方法に関する発明として表現することもできる。まず、本発明に係るシミュレータは、それぞれ無線伝搬路の伝搬特性を模擬する特性に従い入力信号を処理する複数の模擬ユニットと、これらの模擬ユニットに対し送信信号を模擬する入力信号を分配供給する手段と、これらの模擬ユニットから処理結果として得られる信号を合成して受信信号を模擬する出力信号を得る手段と、を備えるシミュレータにおいて、無線伝搬路の伝搬特性のうち動的な伝搬遅延プロファイル特性を模擬するため、各模擬ユニットの一部として又は各模擬ユニットに付設して、遅延プロファイル更新時に上記出力信号に瞬断が生じないよう本発明に係るディジタル遅延回路を設け、これらディジタル遅延回路に上記情報として上記入力信号又はそのサンプル値を供給することを特徴とする。次に、本発明に係る遅延方法は、メモリへの書込に対するメモリからの読出の時間差を以て情報を遅延させる遅延方法において、上記書込及び読出動作の速度を規定する基準クロックに対して当該基準クロックの１周期未満の時間だけずれたタイミングでメモリ出力をラッチすることにより当該情報を遅延させることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施形態に関し図面に基づき説明する。なお、図８及び図９に示した従来技術と同様の又は対応する構成には同一の符号を付し、重複する説明を省略する。また、本発明の実施形態間で共通する構成にも同一の符号を付し、重複する説明を省略する。
【００２１】
図１に、本発明の第１実施形態に係るディジタル遅延回路の構成を示す。この実施形態が図８に示した従来のディジタル遅延回路と相違している点は、ラッチ２０とＤ／Ａコンバータ１４との間にラッチ２２を設けたこと、基準クロックＣＬＫを遅延させ遅延クロックＣＬＫＤを発生させる微小遅延素子２４を設けたこと、この微小遅延素子２４がその遅延量（加算器１８に入力する遅延量ＤＥＬＡＹと区別するため以下「微小遅延量」と呼ぶ）ＤＥＬＡＹＰを外部から可変設定可能な素子であること、微小遅延素子２４により得られる遅延クロックＣＬＫＤに従いラッチ２２及びＤ／Ａコンバータ１４を動作させるようにしたこと等にある。
【００２２】
微小遅延素子２４は、図２に示すように、ＥＣＬマルチプレクサ２４ａ及びディレイライン群２４ｂにより構成できる。ディレイライン群２４ｂは、複数個のディレイラインを縦続接続した構成を有している。遅延させるべき基準クロックＣＬＫは、この縦続接続の一端からディレイライン群２４ｂに入力される。ディレイライン群２４ｂを構成する複数個のディレイラインの出力は、ＥＣＬマルチプレクサ２４ａに供給される。ＥＣＬマルチプレクサ２４ａは、図示しないが、ディレイ出力選択のためのスイッチを含むＥＣＬ回路を内蔵しており、微小遅延量ＤＥＬＡＹＰに応じて、これら複数通りのディレイ出力のうちいずれかを選択し、遅延クロックＣＬＫＤとして出力する。
【００２３】
例えば、ディレイライン群２４ｂを構成するディレイラインの個数が３２個であり、ディレイライン群２４ｂを構成する各ディレイラインが１／３２ｎｓｅｃの遅延時間を付与する素子であり、ＥＣＬマルチプレクサ２４ａに対しては微小遅延量ＤＥＬＡＹＰが５ビットの２進数で設定されるとする。ＥＣＬマルチプレクサ２４ａに内蔵されるスイッチは、微小遅延量ＤＥＬＡＹＰの値に応じて動作する。それによって、３２（＝２５）通りのディレイ出力、即ちディレイライン群２４ｂにて発生する遅延時間１／３２、２／３２、…１ｎｓｅｃの出力の中から、与えられた微小遅延量ＤＥＬＡＹＰに係るものが選択され、遅延クロックＣＬＫＤとして出力される。
【００２４】
なお、ディレイライン群２４ｂを構成する各ディレイラインは、基準クロックＣＬＫの周波数に応じた構成とする。基準クロックＣＬＫが１００ＭＨｚ或いはそれと同程度以上の周波数である場合、各ディレイラインは分布定数型のディレイラインとするのが望ましい。また、微小遅延素子２４は集積回路化できる。ＪＰＣ（ジェーピーシー株式会社）により製造されているプログラマブルディジタルディレイモジュールＥＰＤ１５Ｒ５ＮＰ等を微小遅延素子２４として用いるとよい。
【００２５】
また、図８に示した従来技術においては、デュアルポートＲＡＭ１０から読み出したデータＲＤＡＴＡをラッチしＤ／Ａコンバータ１４に供給する動作を、ラッチ２０が実行していた。これに対して、本実施形態では、デュアルポートＲＡＭ１０から読み出したデータＲＤＡＴＡをラッチする動作をラッチ２０が実行し、データＲＤＡＴＡをＤ／Ａコンバータ１４に供給する動作をラッチ２２が実行する、という機能分担を導入している。更に、２個のラッチ２０及び２２におけるラッチタイミングをずらせるようにするため微小遅延素子２４を設け、それによって、基準クロックＣＬＫの周波数ｆで定まる遅延分解能よりも精細な分解能を実現している。
【００２６】
ラッチ２０におけるラッチタイミングは基準クロックＣＬＫにより与えられているため、ラッチ２０から出力されるデータの内容は、図３に示すように、基準クロックＣＬＫに同期して変化する。なお、ここでは基準クロックＣＬＫの立上りをトリガとしているが、立下りをトリガとしてもよい（この点は、以下に述べる他の場面又は他種のクロックについても同様である）。微小遅延素子２４は、前述の如く、設定される微小遅延量ＤＥＬＡＹＰに応じた時間だけ基準クロックＣＬＫを遅延させることによって、遅延クロックＣＬＫＤを発生させる。ラッチ２２は、この遅延クロックＣＬＫＤのタイミングでラッチ２０の出力をラッチする。従って、ラッチ２２の出力は、図３に示すように、ラッチ２０の出力に現れる変化に対して微小遅延量ＤＥＬＡＹＰに相当する時間だけ、遅延したデータとなる。これをＤ／Ａコンバータ１４にてＤ／Ａ変換することにより得られるアナログ信号は、Ａ／Ｄコンバータ１２に入力されるアナログ信号に対して、遅延量ＤＥＬＡＹに係る遅延時間と微小遅延量ＤＥＬＡＹＰに係る遅延時間との和に相当する遅延時間を有するアナログ信号となる。
【００２７】
従って、微小遅延素子２４中のディレイライン群２４ｂを構成するディレイラインが、基準クロックＣＬＫの１周期未満の遅延時間を有する素子であるならば、基準クロックＣＬＫの１周期（＝１／ｆ）よりも細かな遅延時間を実現できる。例えば、基準クロックＣＬＫの周波数ｆが１００ＭＨｚであれば、デュアルポートＲＡＭ１０を用いた回路部分における遅延分解能は１／１００ＭＨｚ＝１０ｎｓｅｃであるが、ディレイライン群２４ｂを構成する各ディレイラインにおける遅延時間が１／３２ｎｓｅｃでそれらディレイラインの個数が３２個（微小遅延量ＤＥＬＡＹＰは５ビット）ならば、微小遅延素子２４を用いた回路部分における遅延分解能は１／３２ｎｓｅｃになり最大遅延時間は１ｎｓｅｃとなる。結果として、デュアルポートＲＡＭ１０を用いた回路部分単独では基準クロックＣＬＫの周波数ｆを上げない限り得られない細かな遅延分解能を、基準クロックＣＬＫの周波数ｆを上げないで得ることが可能になる。無論、Ａ／Ｄコンバータ１２及びＤ／Ａコンバータ１４のマルチプレックス接続化、ダイナミックレンジの縮小等は必要でなく、回路構成の複雑化や高価格化はほとんど生じない。最大遅延時間についてはデュアルポートＲＡＭ１０を用いた回路部分で定まるため従来技術と同程度以上とすることができる。
【００２８】
図４に、本発明の第２実施形態に係るディジタル遅延回路、特に第１実施形態と相違する部分を示す。本実施形態においては、ラッチ２０からラッチ２２に至る経路として、ラッチ２６及び２８並びにスイッチ３０を経る経路と、ラッチ３２及び３４並びにスイッチ３０を経る経路とが、設けられている。ラッチ２６及び３２に対応して２分周器３６が、ラッチ２８及び３４に対応して２分周器３８が、それぞれ設けられている。２分周器３６は、入力タイミング制御回路４０を介して供給される基準クロックＣＬＫを２分周することにより、基準クロックＣＬＫの１／２倍の周波数を有する低速クロックＣＬＫ１及びＣＬＫ２を生成する。低速クロックＣＬＫ１と低速クロックＣＬＫ２は互いに１／２周期分ずれた位相を有している。
【００２９】
また、微小遅延素子２４は入力タイミング制御回路４０を介し供給される微小遅延量ＤＥＬＡＹＰに応じ遅延クロックＣＬＫＤを生成する。２分周器３８は、遅延クロックＣＬＫＤを２分周することにより、遅延クロックＣＬＫＤの１／２倍の周波数を有する遅延低速クロックＣＬＫＤ１及びＣＬＫＤ２を生成する。遅延低速クロックＣＬＫＤ１と遅延低速クロックＣＬＫＤ２は互いに１／２周期分ずれた位相を有している。また、低速クロックＣＬＫ１及びＣＬＫ２に対する遅延低速クロックＣＬＫＤ１及びＣＬＫＤ２の遅延時間は、基準クロックＣＬＫに対する遅延クロックＣＬＫＤの遅延時間と実質的に等しい。そして、出力タイミング制御回路４２は、遅延クロックＣＬＫＤに同期してスイッチ信号ＳＷを発生させ、ラッチ２８及び３４を遅延クロックＣＬＫＤの１周期毎に交互に、ラッチ２２に接続する。
【００３０】
図５に示すように、ラッチ２０の出力は基準クロックＣＬＫに同期して変化する。本実施形態では、これを、それぞれ低速クロックＣＬＫ１及びＣＬＫ２のタイミングでラッチ２６及び３２によりラッチする。低速クロックＣＬＫ１及びＣＬＫ２の周波数が基準クロックＣＬＫの周波数ｆの１／２であることと、低速クロックＣＬＫ１と低速クロックＣＬＫ２との間に１／２周期分の位相差があることから、ラッチ２０の出力のうち、ラッチ２６が偶数番目のデータ（ＲＤＡＴＡ１）Ｄ０，Ｄ２，Ｄ４，…をラッチし、ラッチ３２が奇数番目のデータ（ＲＤＡＴＡ２）Ｄ１，Ｄ３，Ｄ５，…をラッチする、というように、ラッチ２６及び３２のラッチ対象は異なるデータとなる。また、ラッチ２８及び３４におけるラッチタイミングは、遅延クロックＣＬＫＤから生成した遅延低速クロックＣＬＫＤ１及びＣＬＫＤ２により与えられているため、ラッチ２６及び３２におけるラッチタイミングに対して微小遅延量ＤＥＬＡＹＰ相当分だけ遅延している。従って、遅延クロックＣＬＫＤに同期したスイッチ信号ＳＷによりスイッチ３０を切り替えながらラッチ３２によりラッチ２８及び３４の出力をラッチすることで、ラッチ３２からは、微小遅延量ＤＥＬＡＹＰに相当する遅延を含む遅延が施されたデータＲＤＡＴＡが得られる。
【００３１】
このように、本実施形態では、微小遅延量ＤＥＬＡＹＰに相当する遅延時間を、ラッチ２６とラッチ２８の間及びラッチ３２とラッチ３４との間で、付与している。即ち、ラッチ２６及び３２が第１ラッチ手段、ラッチ２８及び３４が第２ラッチ手段であり、ラッチ２０は第０ラッチ手段として、ラッチ２２は（スイッチ３０と協働して）第３ラッチ手段として動作する。また、第１及び第２ラッチ手段をそれぞれ低速クロックＣＬＫ１若しくはＣＬＫ２又は遅延低速クロックＣＬＫＤ１若しくはＣＬＫＤ２に従い動作させているため、そのラッチ動作は、第１実施形態におけるそれに比べて１／２の速度になる。即ち、あるデータをラッチしてから次のデータをラッチするまでの時間が（基準クロックＣＬＫの周波数を変えていないにもかかわらず）２倍になり、その結果として、伝搬遅延時間のばらつき・変動の影響を吸収しやすくなる。
【００３２】
ここでいう伝搬遅延時間のばらつき・変動は、微小遅延量ＤＥＬＡＹＰの実現に関わる経路即ち第１ラッチ手段・第２ラッチ手段間信号伝搬経路における伝搬遅延時間のばらつき・変動であり、各ラッチの特性の温度変動や製造時のロットばらつきによって生じる。前述の第１実施形態では、第１及び第２ラッチ手段（ラッチ２０及び２２）が共に周波数ｆのクロックに同期してラッチを実行しているため、このばらつき或いは変動がラッチ周期＝１／ｆと比較しうる程度に大きいという状況が比較的生じやすく、このことから、微小遅延量ＤＥＬＡＹＰの可変範囲に制約がかかってくる。これに対して、第２実施形態では、第１及び第２ラッチ手段（ラッチ２６若しくは３２及び２８若しくは３４）が共に周波数ｆ／２のクロックに同期してラッチを実行しており、ラッチ周期が２倍となっているため、第１実施形態に比べ、伝搬遅延時間のばらつき或いは変動がラッチ周期と比較しうる程度に大きくなるという状況が比較的生じにくい。そのため、第１実施形態に比べ、微小遅延量ＤＥＬＡＹＰを広い範囲で変化させることが可能になる。
【００３３】
更に、図４に示した入力タイミング制御回路４０は、基準クロックＣＬＫに関する無瞬断制御を実行する。ここでいう瞬断とは、微小遅延素子２４に対する微小遅延量ＤＥＬＡＹＰの設定を変更する瞬間に、微小遅延素子２４からの遅延クロックＣＬＫＤの波形に乱れ（不定データ）が生じ、それによって後段の処理が不正常化することである。これを避けるため、図６に示すように、入力タイミング制御回路４０は、外部から微小遅延量ＤＥＬＡＹＰの切替が指令されたとき（外部から指示される微小遅延量ＤＥＬＡＹＰの値が変化したとき）、微小遅延素子２４（及び２分周器３６）に対する基準クロックＣＬＫの供給を数クロック分停止させ、その間に、微小遅延素子２４に対し新たな微小遅延量ＤＥＬＡＹＰを指令・設定する。基準クロックＣＬＫの供給が再開した時点では、微小遅延素子２４内のスイッチの状態が既に安定しているため、上述の瞬断が生じない。
【００３４】
図７に、本発明の各実施形態の利用環境のうち代表的なものとして、フェージングシミュレータを示す。このフェージングシミュレータは、例えば携帯電話システムの基地局移動局間における無線伝搬状況をシミュレート（模擬）するために使用される装置であり、それぞれ無線伝搬路を模擬するため使用される複数の模擬パス４４を有している。各模擬パス４４は、模擬対象たる無線伝搬路における伝搬遅延時間を模擬するための遅延回路４４ａや、移動局の移動等に伴うレイリーフェージングを模擬するためのレイリーフェージング模擬ユニット４４ｂを有している。また、ライスフェージングを模擬するためにレイリーフェージング模擬ユニット４４ｂと並列にライス用付加ユニット４４ｃを設けてもよい。各レイリーフェージング模擬ユニット４４ｂ及びライス用付加ユニット４４ｃは、適宜、オン／オフすることを含め、外部から調整・設定が可能である。送信波に相当する入力信号は入力回路４６により各模擬パス４４に分配される。模擬パス４４のうち使用されているもの（オンしているもの）の出力は出力回路４８により合成され受信波を模擬する信号が出力される。本発明の各実施形態に係るディジタル遅延回路は、この種のフェージングシミュレータにおける遅延回路４４ａとして、用いることができる。それによって、動的遅延特性プロファイルの更新時における模擬受信波の瞬断等が生じない。前に例示した１ｎｓｅｃの伝搬時間が、空気中では０．３ｍの経路長に相当することに、留意されたい。
【００３５】
以上、本発明の好適な実施形態に関して説明したが、本発明は他の形態によって実施することもできる。例えばデュアルポートＲＡＭ１０に代え３個以上のアクセスポートを有するマルチポートＲＡＭを用いることもできる。或いは、単一のアクセスポートを時分割でリード／ライトに使用する形態でも、本発明を実施できる。ダウンカウンタ１６に代えてアップカウンタを、加算器１８に代えて減算器を用いてもよい。書込アドレスＷＡＤＲＳから読出アドレスＲＡＤＲＳを生成するのではなく、逆に読出アドレスＲＡＤＲＳから書込アドレスＷＡＤＲＳを生成するようにしてもよい。微小遅延素子２４は図２に示した構成や例示した商品に限定されるものではない。図４では遅延クロックＣＬＫＤを２分周して遅延低速クロックＣＬＫＤ１及びＣＬＫＤ２を生成しているが、低速クロックＣＬＫ１及びＣＬＫ２を微小時間遅延させて遅延低速クロックＣＬＫＤ１及びＣＬＫＤ２を生成するようにしてもよい。２分周はＮ分周に一般化できる。分周数に応じてラッチの個数やクロックの本数を決めればよい。また、上掲の遅延分解能は一例であり、実施の仕方によっては、本発明により更に優れた遅延分解能を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係るディジタル遅延回路の構成を示すブロック図である。
【図２】  微小遅延素子の一例構成を示す回路図である。
【図３】  第１実施形態の動作を示すタイミングチャートである。
【図４】  本発明の第２実施形態に係るディジタル遅延回路の構成を示すブロック図である。
【図５】  第２実施形態の動作を示すタイミングチャートである。
【図６】  第２実施形態における無瞬断制御を説明するための波形図である。
【図７】  本発明の利用環境の一例を示すブロック図である。
【図８】  一従来技術に係るディジタル遅延回路の構成を示すブロック図である。
【図９】  デュアルポートＲＡＭを用いた遅延処理の原理を説明するための概念図である。
【符号の説明】
１０  デュアルポートＲＡＭ、１２  Ａ／Ｄコンバータ、１４  Ｄ／Ａコンバータ、１６  ダウンカウンタ、１８  加算器、２０，２２，２６，２８，３２，３４  ラッチ、２４  微小遅延素子、２４ａ  ＥＣＬマルチプレクサ、２４ｂ  ディレイライン群、３０  スイッチ、３６，３８  ２分周器、４０  入力タイミング制御回路、４２  出力タイミング制御回路、４４  模擬パス、４４ａ  遅延回路、ＣＬＫ  基準クロック、ＣＬＫ１，ＣＬＫ２  低速クロック、ＣＬＫＤ  遅延クロック、ＣＬＫＤ１，ＣＬＫＤ２  遅延低速クロック、Ｄ０，Ｄ１，…Ｄ７  データ、ＤＥＬＡＹ  遅延量、ＤＥＬＡＹＰ  微小遅延量、ｆ  基準クロックの周波数、ＲＡＤＲＳ  読出アドレス、ＲＤＡＴＡ，ＲＤＡＴＡ１，ＲＤＡＴＡ２  読出データ、ＷＡＤＲＳ  書込アドレス、ＷＤＡＴＡ  書込データ。
【図１】
0003730496.tif 000002
【図２】
0003730496.tif 000003
【図３】
0003730496.tif 000004
【図４】
0003730496.tif 000005
【図５】
0003730496.tif 000006
【図６】
0003730496.tif 000007
【図７】
0003730496.tif 000008
【図８】
0003730496.tif 000009
【図９】
0003730496.tif 000010