(57)【特許請求の範囲】
【請求項１】
メモリーユニッツの少なくとも一つのカラムと、メモリーユニッツの少なくとも一つのロウとを備え、それぞれのロウのメモリーユニッツは、共通トリガーワードライン電極に電気的に結合し、メモリーユニッツの各ロウは、それぞれのトリガーワードライン電極に電気的に結合し、それぞれのカラムのメモリーユニッツは、共通ビットライン電極に電気的に結合し、各カラムは、それぞれのビットライン電極に電気的に結合している、シリコン制御整流器（ＳＣＲ）構造を有するマスク・ＲＯＭのためのデコーディング方法であって、
各メモリーユニットは、トリガーワードライン電極に電気的に結合しているベース端子と、ビットライン電極に電気的に結合しているエミッター端子とを有する第１のＰＮＰトランジスタ及びエミッター端子が共通エミッター端子電極に電気的に結合している第２のＮＰＮトランジスタを備えており、
以下のステップからなるデコーディング方法：
特定のメモリーユニットと接続しているトリガーワードライン電極へ第１の電圧を印加すると共に、第１の電圧よりも高い第２の電圧を前記特定のメモリーユニット以外のメモリーユニッツに接続しているトリガーワードライン電極へ印加し；
前記第１の電圧を前記特定のメモリーユニットに接続のビットライン電極へ印加すると共に、前記特定のメモリーユニット以外のメモリーユニッツのビットライン電極へ第３の電圧を印加し、この第３の電圧は、第１と第２の電圧よりも低いものであり；
前記第３の電圧を共通電極へ印加し；そして
該共通電極に流れる電流を検知してデコーディングすること。
【請求項２】
デコーディング工程は、選択されたビットライン電極に流れる電流を検知するサブステップを含む請求項１による方法。
【請求項３】
第３の電圧は、実質的にアース電圧に等しいものである請求項１による方法。
【請求項４】
メモリーユニッツの少なくとも一つのカラムと、メモリーユニッツの少なくとも一つのロウとを備え、それぞれのロウのメモリーユニッツは、共通トリガーワードライン電極に電気的に結合し、メモリーユニッツの各ロウは、それぞれのトリガーワードライン電極に電気的に結合し、それぞれのカラムのメモリーユニッツは、共通ビットライン電極に電気的に結合し、各カラムは、それぞれのビットライン電極に電気的に結合している、シリコン制御整流器（ＳＣＲ）構造を有するマスク・ＲＯＭのためのデコーディング方法であって、
各メモリーユニットは、トリガーワードライン電極に電気的に結合しているベース端子と、ビットライン電極に電気的に結合しているエミッター端子とを有する第１のＮＰＮトランジスタ及びエミッター端子が共通エミッター端子電極に電気的に結合している第２のＰＮＰトランジスタを備えており、
以下のステップからなるデコーディング方法：
特定のメモリーユニットと接続しているトリガーワードライン電極へ第１の電圧を印加すると共に、第１の電圧よりも低い第２の電圧を前記特定のメモリーユニット以外のメモリーユニッツに接続しているトリガーワードライン電極へ印加し；
前記第１の電圧をリードすべき前記特定のメモリーユニットに接続のビットライン電極へ印加すると共に、前記特定のメモリーユニット以外のメモリーユニッツのビットライン電極へ第３の電圧を印加し、この第３の電圧は、第１と第２の両電圧よりも高いものであり；
前記第３の電圧を共通電極へ印加し；そして
該共通電極に流れる電流を検知してデコーディングすること。
【請求項５】
デコーディング工程は、リードすべきメモリーユニットに接続されたビットライン電極に流れる電流を検知するサブステップを含む請求項４による方法。
【請求項６】
第１の電圧は、負の電圧である請求項４による方法。
【請求項７】
第２の電圧は、負の電圧である請求項４による方法。
【請求項８】
第３の電圧は、負の電圧である請求項４による方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、リード・オンリー・メモリー（ＲＯＭ）のためのデコーディング方法、そして、特には、シリコン制御整流器構造をもつＲＯＭマトリックスのためのデコーディング方法に関するものである。
【０００２】
【従来の技術】
ＲＯＭは、マイクロコンピューター・システム及びマイクロプロセッサー操作システムのようなデジタルイクイップメンツに今や広く使用されている。ＢＩＯＳのような操作システムにより使用されている常駐プログラムは、パワー停止の間でもＲＯＭがデータを維持することで、ＲＯＭに保存されているのが通常である。
【０００３】
一般に、チャンネルトランジスタは、ＲＯＭに対するベーシックメモリーとして作用する。プログラミングフェーズの間、各チャンネルトランジスタの特定のチャンネルに選択的にインプラントされて、スレショールド電圧を調節し、チャンネルトランジスタに対し所望のＯＮ／ＯＦＦ状態を達成する。図１は、コンベンショナルのＲＯＭ構造の平面を示す。ポリシリコンのワードラインズ（ＷＬｓ）１０は、ビットラインズ（ＢＬｓ）の上をクロスし、メモリーユニットのチャンネル領域は、２本のビットライン１２の間で、ＷＬｓ１０の下側に形成されている。”０”または”１”のバイナリービットがバイナリーレベルメモリーユニットに永久的に記憶されるか否かは、イオンが該メモリーユニットのチャンネル１４にインプラントされているか否によってのみ決定される。
【０００４】
図２は、図１に示した構造に等しい回路図を示す。ＲＯＭ２０は、複数の平行に整列されたＷＬｓ及び平行に整列されたＢＬｓを備える。データは，ビットラインの上をワードラインが交差することで形成されたジャンクションに位置するメモリーユニットにおけるプログラムコーディングによりＲＯＭユニット２０に記憶される。例えば、データは、各メモリーユニットに所望のスレショールド電圧を設定することにより、クロスオーバージャンクションにおけるメモリーユニットに記憶される。ロジック”０”（ＯＮ状態）は、ビットラインＢＬ１とＢＬ２との間で、ワードラインＷＬ２の下側に比較的低いスレショールド電圧トランジスタ２２を形成することによりトランジスタ２２に記憶される。同様に、ロジック”１”（ＯＦＦ状態）は、ビットラインＢＬ３とＢＬ４との間で、ワードラインＷＬ１の下側にあるトランジスタ２４に記憶される。
【０００５】
対応するビットラインとワードラインを経て特定の電位差を加え、ついで、該ビットラインにおける電流変化を検知し、選択した特定のメモリーユニットのトランジスタが比較的高いスレショールド電圧をもつか、または、比較的低いスレショールド電圧をもつかを決定して、データを読み取る。例えば、高電圧がワードラインＷＬ２とビットラインＢＬ２との両者に印加されている一方、比較的低いスレショールド電圧をもつトランジスタ２２を選択するために低電圧をビットラインＢＬ３に印加すると、高い電位をもつビットラインＢＬ２から電導トランジスタ２２を介して低い電位をもつビットラインＢＬ３へ電流が流れ、したがって、図２の矢印２５に示すように大きな電流がビットラインＢＬ２に検知される。そこでの電流を検知することにより、ロジック”０”（ＯＮ状態）がバイナリーレベルメモリーユニット２２に記憶された事実が確認できる。しかしながら、隣接するメモリーユニット２６に対する同じような低いスレショールド電圧のためにビットラインＢＬ２からビットラインＢＬ１へ全く電流がながれていないことを確実に確かめるには、フローティング状態にある残りの複数のビットラインをもつビットラインＢＬ１に高電圧を印加する必要がある。
【０００６】
同様に、高電圧をワードラインＷＬ１とビットラインＢＬ３との両者に印加する一方、比較的高いスレショールド電圧をもつトランジスタ２４を選択するために、ビットラインＢＬ４に低電圧を印加すると、トランジスタ２４の真性の高いスレショールド電圧が、そのゲートワードラインＷＬ１に高電圧を印加するにも拘らず、そのチャンネルをヴァーチュアリーに不導通とする理由で、トランジスタ２４を介してビットラインＢＬ３からビットラインＢＬ４へ電流が流れなくなる。ビットラインＢＬ３に電流変化がないことを観察することにより、ロジック”１”またはＯＦＦ状態がバイナリーレベルメモリーユニットに記憶された事実が確認できる。
【０００７】
前記したデコーディング方法は、ベーシックメモリーユニットとしてチャンネルトランジスタを使用するコンベンショナルのＲＯＭユニットにのみ適している。ベーシックメモリーユニットがシリコン制御整流器である場合コンベンショナルのデコーディング方法は、不適当であり、データ読み取り操作には、別のデコーディング方法を設定しなければならない。
【０００８】
【発明が解決しようとする課題】
したがって、この発明の目的は、メモリーユニッツとしてシリコン制御整流器を使用するＲＯＭマトリックスに特に適しているデコーディング方法を提供することである。
【０００９】
発明の付加的目的及び利点は、以下の記述に記載するもので、一部は、該記述から明らかとなり、または、発明を実施することで学びとれる。発明の目的と利点は、添付の請求の範囲に特に指摘した要素と組み合わせとにより実現され、達成されるものである。
【００１０】
【課題を解決するための手段】
ここに記載の原理に一致して、シリコン制御整流器ＲＯＭマトリックスは、メモリーユニッツの少なくとも一つのカラムと少なくとも一つのロウを備え、各カラムと各ロウは、複数のメモリーユニッツからなり、該メモリーユニッツは、ロジック値が”１”である複数のタイプワン・メモリーユニットと、ロジック値が”０”である複数のタイプツウ・メモリーユニットからなるものである。シリコン制御整流器メモリーユニットは、第１のトランジスタと第２のトランジスタとの組み合わせで構成され、第１のトランジスタは、ＰＮＰ構造を、第２のトランジスタは、ＮＰＮ構造を有している。さらに、各メモリーユニットについては、第１のトランジスタのベース端子は、トリガーワードライン電極に電気的に結合し、エミッター端子は、ビットライン電極に電気的に結合している。さらに、同じロウにそっているメモリーユニッツは、同じトリガーワードライン電極に電気的に結合し、異なるロウにあるメモリーユニッツは、異なるトリガーワードライン電極に電気的に結合している。同じカラムにそったメモリーユニッツは、同じビットライン電極に電気的に結合し、異なるカラムにあるメモリーユニッツは、異なるビットライン電極に結合している。また、各メモリーユニットに対しては、第２のトランジスタのエミッター端子は、共通電極に電気的に結合している。
【００１１】
ここに記載の発明の原理に一致するデコーディング方法は、以下の構成からなる：
読み取るべきメモリーユニットに接続の一つのトリガーワードライン電極へ第１の電圧を印加する一方、残る複数のトリガーワードライン電極へ第１の電圧よりも高い第２の電圧を印加し；
読み取るべきメモリーユニットに接続の一つのビットライン電極へ第１の電圧を印加する一方、残る複数のビットライン電極へ第１と第２の両者の電圧よりも低い第３の電圧を印加し；
第３の電圧を共通電極へ印加し；そして
該共通電極に流れる電流を検知することによりデコーディングすること。
【００１２】
前記総論記述と以下の各論記述の両者は、例示と説明にすぎず、請求されている発明を限定するものではないことを理解すべきである。
【００１３】
この明細書に組み込まれ、其の一部をなす添付の図面は、発明の実施例を示し、記述と共に発明の原理を説明するものである。
【００１４】
【発明の実施の形態】
発明の原理に一致する好ましい実施例を詳細にみるものであって、発明の実施例は、添付の図面に図示してある。可能なかぎり、図面全部にわたり同一符号を同じ部分または類似の部分について使用する。
【００１５】
図３は、本発明のプリンシプルにそったシリコン制御整流器ＲＯＭ構造の立体図を示す。図４と図５は、図３のＩ−Ｉ線とＩＩ−ＩＩ線それぞれにそった断面図を示す。先ず最初に図３をみると、頂部に形成された絶縁層３１を有する基板３０が設けられている。絶縁層３１の上に、複数のセパレートされた平行のビットライン３２があり、これらは、絶縁層３１の面から上へ順に配置されたヘビーにドープされたＮ型不純物層３３、軽くドープされたＰ型不純物領域３４及び軽くドープされたＮ型不純物領域３５を備え、ビットライン３２の間には、隔離のために絶縁層３６が設けてある。
【００１６】
各ビットライン３２は、図３に示されたように、電導層３９があるコンタクトウインドウを有し、これは、ヘビーにドープされたＮ型不純物層３３を露出し、該コンタクトウインドウの側壁に側壁スペーサー３８を有している。該コンタクトウインドウには、電導層３９が詰めてあり、コンタクトウインドウの底部の開放部分下側のヘビーにドープされたＮ型不純物層３３とビットライン３２の軽くドープされたＮ型不純物領域３５の両者にＮ型拡散層４０が形成してある。さらに、複数のヘビーにドープされたＰ型拡散層４１がビットライン３２の軽くドープされたＮ型不純物領域３５に形成してある。
【００１７】
絶縁層３６とビットライン３２の面には、絶縁層４２が形成されており、該層は、複数のコンタクトウインドウ４３を有し、これらで電導層３９、軽くドープされたＮ型不純物層３５におけるＮ型拡散領域４０及び軽くドープされたＮ型不純物層３５におけるヘビーにドープされたＰ型拡散領域４１が露出されている。
【００１８】
軽くドープされたＮ型不純物層３５におけるＮ型拡散層４０の上には、コンタクトウインドウ４３を介してＮ型拡散領域４０に電気的に結合しているトリガーワードライン電極４４がある。電導層３９の上には、コンタクトウインドウ４３を介して電導層３９に電気的に結合している共通電極４５がある。そして、絶縁層４２の上には、Ｐ型拡散領域４１の上のコンタクトウインドウ４３に詰められた複数のビットライン電極４６が位置する。ビットライン３２が或る角度（例えば、約直角）をもってビットライン電極４６と交差し、ビットライン３２とビットライン電極４６との交差部には、ＰＮＰＮ型シリコン制御整流器メモリーユニットが形成されている。ビットライン電極４６がヘビーにドープされたＰ型拡散領域４１に電気的に結合するようにシリコン制御整流器メモリーユニットにおけるコンタクトウインドウ４３が位置していれば、シリコン制御整流器メモリーユニットは、ＯＮ状態メモリーユニット５０になる。シリコン制御整流器にコンタクトウインドウ４３がなければ、メモリーユニットは、ＯＦＦ状態メモリーユニット５２になる。
【００１９】
図６は、ここに記載の発明にそったシリコン制御整流器ＲＯＭの平面図を示す。図６において、Ｘで表示のロケーションは、コンタクトウインドウ４３を表す。コンタクトウインドウ４３を有するメモリーユニッツは、ＯＮ状態メモリーユニット５０であり、コンタクトウインドウ４３がないメモリーユニッツは、ＯＦＦ状態メモリーユニット５２である。
【００２０】
この発明によるシリコン制御整流器ＲＯＭマトリックスは、メモリーユニッツの少なくとも一つのロウと少なくとも一つのカラムを有し、各カラムと各ロウには、少なくとも複数のメモリーユニッツが存在する。さらに、該メモリーユニッツにあっては、ロジック値が”１”（ＯＮ状態）である複数のメモリーユニットと、ロジック値が”０”（ＯＦＦ状態）である複数のメモリーユニットがあり、各メモリーユニットは、ビットライン電極とトリガーワードライン電極それぞれに電気的に結合している。同じロウにおけるメモリーユニッツは、同じトリガーワードライン電極に電気的に結合し、異なるロウにおけるメモリーユニッツは、異なるトリガーワードライン電極に電気的に結合している。同様に、同じカラムにおけるメモリーユニッツは、同じビットライン電極に電気的に結合し、異なるカラムにおけるメモリーユニッツは、異なるビットライン電極に電気的に結合している。
【００２１】
図７は、この発明のプリンシプルにそったシリコン制御整流器ＲＯＭマトリックスのメモリーユニット・デコーディングの方法の詳細を示す。図７は、ここに記載の発明のプリンシプルにそった一つの好ましい実施例によるシリコン制御整流器ＲＯＭの回路図の一部を示し、図８は、そのメモリーユニッツの一つの操作回路図を示す。図８をみると、シリコン制御整流器ＲＯＭメモリーユニットは、トランジスタ５５と別のトランジスタ５６とから構成され、トランジスタ５５は、ＰＮＰ構造を、トランジスタ５６は、ＮＰＮ構造を有している。ビットライン電極４６は、トランジスタ５５のエミッター５７に電気的に結合し；レジスタ４７に直列接続のトリガーワードライン電極４４は、トランジスタ５５のベース端子５８に電気的に結合し；そして共通電極４５は、トランジスタ５６のエミッター端子５９に電気的に結合している。リーディングモードにおおては、選択されたメモリーユニットのワードライン電極４４とビットライン電極４６との両者に適切な電圧が印加される。該メモリーユニットがＯＮ状態（例えば、メモリーユニット５０）にあれば、フォワードバイアス電圧がトランジスタ５５とトランジスタ５６とを導通し（ゲイン＞１）、電流が第２タイプの拡散領域４１とビットライン３２により形成されたシリコン制御整流器構造を介してコンタクトウインドウ４３から流れ、共通電極４５において電流が検知される。メモリーユニットがＯＦＦ状態（例えばメモリーユニット５２）であれば、トランジスタ５５は、リバースバイアスの状態にあって、したがって、不導通であり、電流は、シリコン制御整流器構造を介して共通電極４５へ流れない。
【００２２】
図９から図１２は、この発明の一つの好ましい実施例による異なるセットアップ条件におけるＰＮＰＮ型シリコン制御整流器ＲＯＭのメモリーユニットの等しい回路図シリーズである。図９をみると、メモリーユニット５０（例えば、図６に示したようなコンタクトウインドウ４３を有するメモリーユニットまたは電導性メモリーユニット）がデータのリーディングオペレーションのために選ばれ、例えば約２．５Ｖのような第１の電圧６２をトリガーワードライン電極ＷＬに印加し、例えば約５Ｖの第２の電圧を残る選択されなかったトリガーワードライン電極へ、抵抗６０を経て電圧が低下した後の第２の電圧６３が未だ第１の電圧６２よりも高いように、印加する。ワードライン電極ＷＬは、抵抗６０に電気的に結合し、この抵抗は、印加されるワードライン電極ＷＬ電圧を下方調節する装置として作用することができる。また、例えば約２．５Ｖのような第１の電圧６２と全く同じ電圧が電気的に結合されたメモリーユニット５０のビットライン電極ＢＬへ印加され、第１の電圧６２と第２の電圧６３よりも低い第３の電圧が残る選択されなかったビットライン電極へ印加されるか、または、直接アースされる。最後に、第３の電圧６５が共通電極ＣＯＭにも設けられる。上記の電気的アレンジメントにより、シリコン制御整流器構造は、導通であり、図９に矢印６１で示すように、電流がビットライン電極ＢＬから共通電極ＣＯＭへ流れることができる。共通電極において検知された電流は、デコーディング目的に使用でき、メモリーユニット５０に記憶されたデータビットは、図９に示すように、ロジック”１”をもつものとして又はＯＮ状態とみなすことができる。図１０から図１２の回路図に示されているように、残りの選択されなかったシリコン制御整流器メモリーユニッツに対するシャットオフ構成により、電流は、それらから流れず、デコーディング作用は、全く試みなされない。
【００２３】
他方、選択されたメモリーユニットが例えばコンタクトウインドウ４３がないメモリーユニット５２又は不導通メモリーユニットのリードオペレーションの為のものであれば、上記したと同じようなデコイーディング作用を遂行するとき、電流は、ビットライン電極ＢＬから共通電極ＣＯＭへ向かい流れない。共通電極において電流変化が検知されないときは、メモリーユニット５２に記憶されたロジック”０”またはＯＦＦ状態とみなすことができる。
【００２４】
図７におけるメモリーについてのデコーディング電圧は、発明の好ましい実施例に記載のデコーディング方法に従い、以下の表１に要約されている。表１において、Ｖ1 は、第１の電圧を、Ｖ2 は第２の電圧を、ＶL は、第３の電圧を表し、それらの電圧関係は、以下のような不等式によって簡単に要約できる：
Ｖ2 ＞＞Ｖ1 ＞ＶL ；
選択されたメモリーユニットに対し：ＷＬ＝Ｖ1 ；ＢＬ＝Ｖ1 ；及び選択されないメモリーユニッツに対し：ＷＬ＝Ｖ2 ；ＢＬ＝ＶL ；及び選択されたメモリーユンットと選択されなかったメモリーユニッツ両者に対する共通電極：ＣＯＭ＝ＶL
【００２５】
0003818336.tif 000002
【００２６】
この発明のデコーディング方法によれば、メモリーユニットの上にコンタクトウインドウ４３が形成されておれば、該メモリーユニットは、電気導通であり、デコーディング作用がなされれば、選択された導通のシリコン制御整流器メモリーユニットからの電流が共通電極において検知される一方、残りの選択されなかったシリコン制御整流器メモリーユニッツは、不導通であり、それらから共通電極へ電流が流れない。他方、メモリーユニットの上にコンタクトウインドウ４３がなければ、該シリコン制御整流器は、電気導通とならず、該メモリーユニットは、シャットオフされる。
【００２７】
前記の実施例において、シリコン制御整流器のＰＮＰＮ型が例として選択された。しかしながら、シリコン制御整流器のＮＰＮＰ型も同様にメモリーユニッツとして使用できる。ＮＰＮＰ型シリコン制御整流器を図１３に示すものである。例えば、リードオペレーションのために選択された、コンタクトウインドウを有するメモリーユニット又は導通メモリーのようなメモリーユニット７０は、例えば、−２．５Ｖのような第１の電圧７２を電気的に結合されたトリガーワードライン電極ＷＬ２へ印加し、第２の電圧７３を残る選択されなかったトリガーワードライン電極へ印加することでデコーディングされることができる。前記第２の電圧７３は、第１の電圧７２よりも遥かに低いものである。例えば、第２の電圧７３は、約−５Ｖの負の電圧である。また、例えば約−２．５Ｖのような第１の電圧７２と全く同じ電圧を、メモリーユニット７０に電気的に結合しているビットライン電極ＢＬ３へ印加し、第３の電圧７５を残りの選択されなかったビットライン電極へ印加する。第３の電圧７５は、例えば約０Ｖであって、第１の電圧７２と第２の電圧７３よりも高い。三つの電圧における電圧関係は、以下の不等式に要約できる：
【００２８】
第２の電圧７３＜＜第１の電圧７２＜第３の電圧７５
【００２９】
上記した電気アレンジメントにより、シリコン制御整流器は、電気導通となり、電流は、図１３の矢印７１に示すように共通電極ＣＯＭからビットライン電極ＢＬ３へ流れることがきる。共通電極で検知された電流を、メモリーユニット７０における記憶されたデータビットをロジック”１”を有する物として、又は、ＯＮ状態とみなすことでデコーディング目的に使用できる。残りの選択されなかったシリコン制御整流器メモリーユニッツに対するシャットオフ構成により、電流は、共通電極から流れず、デコーディングアクトは、全く試まれない。
【００３０】
この発明は、イグザンプルと実施例により記載されているが、発明は、開示された実施例に限定されるべきものではないと理解されるべきである。反対に、記載の発明に一致する発明は、当業者にとり明らかな種々のモディフィケーションならびに同様のアレンジメントをカバーすることを意図するものである。したがって、発明を明らかにする添付の請求の範囲は、そのような全てのモディフィケーションと類似の構造を包含する最も広い解釈をもってなされるべきものである。
【００３１】
この発明の他の実施例は、ここに記載の明細書とプラクティスを考慮すれば、当業者にとり明らかなものである。明細書と実施例は、例としてのみ考慮されるべきであり、発明の真の範囲とスピリットは、続く請求の範囲によって示されている。
【図面の簡単な説明】
発明の他の目的、特徴及び利点は、好ましいものであるが限定されない実施例の詳細な記述から明らかになる。この記述は、添付の図面を参照しながら行うもので、図面において：
【図１】コンベンショナルのＲＯＭの平面を示す。
【図２】コンベンショナルのＲＯＭの等しい回路図の一部を示し；
【図３】発明の一つの好ましい実施例によるシリコン制御整流器ＲＯＭ構造の立体図の一部を示す。
【図４】発明の一つの好ましい実施例によるシリコン制御整流器ＲＯＭ構造を示す断面図である。
【図５】発明の一つの好ましい実施例によるシリコン制御整流器ＲＯＭ構造を示す断面図である。
【図６】発明の一つの好ましい実施例によるシリコン制御整流器ＲＯＭの平面視野の一部を示す。
【図７】発明の一つの好ましい実施例によるＰＮＰＮ型シリコン制御整流器ＲＯＭのメモリーユニットの均等の回路図の一部を示す。
【図８】発明の一つの好ましい実施例によるＰＮＰＮ型シリコン制御整流器ＲＯＭの均等の回路図の一部を示す。
【図９】発明の一つの好ましい実施例による異なる操作セットアップ条件のもとのＰＮＰＮ型シリコン制御整流器ＲＯＭにおけるメモリーユニットの均等の回路図のシリーズである。
【図１０】発明の一つの好ましい実施例による異なる操作セットアップ条件のもとのＰＮＰＮ型シリコン制御整流器ＲＯＭにおけるメモリーユニットの均等の回路図のシリーズである。
【図１１】発明の一つの好ましい実施例による異なる操作セットアップ条件のもとのＰＮＰＮ型シリコン制御整流器ＲＯＭにおけるメモリーユニットの均等の回路図のシリーズである。
【図１２】発明の一つの好ましい実施例による異なる操作セットアップ条件のもとのＰＮＰＮ型シリコン制御整流器ＲＯＭにおけるメモリーユニットの均等の回路図のシリーズである。
【図１３】発明の一つの好ましい実施例によるＮＰＮＰ型シリコン制御整流器ＲＯＭのメモリーユニットの均等の回路図の一部を示す。
【符号の説明】
３０          基板
３１          絶縁層
３２          ビットライン
３３          Ｎ型不純物層
３４          Ｐ型不純物領域
３５          Ｎ型不純物領域
３６          絶縁層
３８          側壁スペーサー
３９          電導層
４０          Ｎ型拡散層
４１          Ｐ型拡散層
４２          絶縁層
４３          コンタクトウインドウ
４４          トリガーワードライン電極
４５          共通電極
４６          ビットライン電極
４７          レジスタ
５０          ＯＮ状態メモリーユニット
５２          ＯＦＦ状態メモリーユニット
５５，５６    トランジスタ
５７          エミッター
５８          ベース端子
５９          エミッター端子
６０          抵抗
６２          第１の電圧
６３          第２の電圧
ＷＬ          ワードライン電極
ＣＯＭ        共通電極
６５          第３の電圧
７０          メモリーユニット
７２          第１の電圧
ＷＬ２        トリガーワードライン電極
７３          第２の電圧
ＢＬ３        ビットライン電極
７５          第３の電圧
【図１】
0003818336.tif 000003
【図２】
0003818336.tif 000004
【図３】
0003818336.tif 000005
【図４】
0003818336.tif 000006
【図５】
0003818336.tif 000007
【図６】
0003818336.tif 000008
【図７】
0003818336.tif 000009
【図８】
0003818336.tif 000010
【図９】
0003818336.tif 000011
【図１０】
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【図１１】
0003818336.tif 000013
【図１２】
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【図１３】
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