(57)【特許請求の範囲】
【請求項１】
データに発生した誤りを１ビット単位に訂正する機能を有する不揮発性半導体記憶装置において、
同一のデータを記憶する第一、及び第二の記憶手段と、
第一、及び第二の記憶手段に記憶されているデータと、予め設定される所定の固定値に基づいて出力データを決定する決定手段とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
データに発生する可能性のある誤りに方向性がある場合、
前記固定値は、データ誤りの発生する可能性の高い方のデータ値とし、
決定手段は、該固定値と第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、データの方向性のある誤りを訂正することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
データに発生する可能性のある誤りに所定の方向性を持たせた場合、
前記固定値は、データ誤りの発生する方のデータ値とし、
決定手段は、該固定値と第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、データの方向性のある誤りを訂正することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３いずれか一項記載の不揮発性半導体記憶装置において、
第一の記憶手段、及び第二の記憶手段のどちらか一方にデータ値を記憶できない不良がある場合に、予め不良があるアドレスを記憶する不良アドレス記憶手段と、
不良アドレス記憶手段にて記憶されている不良アドレスと同じアドレスが入力されたことを判定する判定手段とを有し、
決定手段は、前記判定手段にて不良アドレスが入力されたと判定した場合、予め設定されている固定値を所定の値に変更して第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、不良データを訂正することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲート中の電荷の有無によりデータの記憶を行う不揮発性半導体記憶装置に関する。
現在、フローティングゲートを利用した不揮発性半導体記憶装置としては、紫外線により消去可能なＥＰＲＯＭやフラッシュＲＯＭ等がある。これらの不揮発性半導体装置は、フローティングゲート中の電子の注入、及び引抜きによってデータを記憶している。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置を図９の構成図に従って説明する。
図９において、従来の不揮発性半導体記憶装置は、データを記憶するメモリセルトランジスタ１０７を有するメモリセルアレイ１０１と、アドレスを受信するアドレスバッファ１０２と、アドレスをデコードしてメモリセルトランジスタ１０７のコントロールゲートに印加する電圧を生成するＷＬ（ワードライン）デコーダ１０３と、アドレスをデコードしてメモリセルトランジスタ１０７のドレインに印加する電圧を生成するＢＬ（ビットライン）デコーダ１０４と、メモリセルトランジスタ１０７に流れるドレイン電流と予め設定されているリファレンス電流を比較して記憶しているデータ値を検出するセンスアンプ１０５と、データを出力する出力バッファ１０６で構成される。尚、メモリセルトランジスタ１０７のソースは接地されている。
【０００３】
従来より不揮発性半導体記憶装置は、メモリセルトランジスタ１０７内のフローティングゲート中の電子の有無によってデータの記憶を行っている。
メモリセルトランジスタ１０７に’０’を記憶している場合、フローティングゲートは、注入されている電子によって負に帯電し、メモリセルトランジスタ１０７のコントロールゲートとドレインに電圧を印加してもトランジスタのしきい電圧が大きいためドレイン電流がほとんど流れない。
【０００４】
一方、メモリセルトランジスタ１０７に’１’を記憶している場合、フローティングゲートには、電子がほとんど注入されていないため、メモリセルトランジスタ１０７のコントロールゲートとドレインに電圧を印加すると、しきい電圧が小さくなりドレイン電流が流れる。
上記、メモリセルトランジスタ１０７の動作を利用して不揮発性半導体記憶装置はデータの読み出し動作を行っている。
【０００５】
不揮発性半導体記憶装置からのデータの読み出し動作を以下に説明する。
アドレスバッファ１０２にアドレスが入力されると、ＷＬデコーダ１０３とＢＬデコーダ１０４は、そのアドレスをデコードして複数のワードライン、及びビットラインから、例えば、ターゲットとなるメモリセルトランジスタ１０７と接続するワードライン、及びビットラインを選択する。
【０００６】
ここで、メモリセルトランジスタ１０７のコントロールゲートとドレインに電圧を印加することによってビットラインにドレイン電流が流れる。このとき、選択されたビットラインには、メモリセルトランジスタ１０７以外に複数のメモリセルトランジスタが接続されているがワードラインが選択されていないため、メモリセルトランジスタ１０７のドレイン電流には影響を与えない。
【０００７】
センスアンプ１０５は、メモリセルトランジスタ１０７のドレイン電流と予め設定されているリファレンス電流とを比較することによって、メモリセルトランジスタ１０７に記憶されているデータ値として’０’が記憶されているか、または、’１’が記憶されているかを検出する。尚、リファレンス電流は、例えば、図１０のように、コントロールゲートに印加される電圧に比例した電流である。センスアンプ１０５では、例えば、図１０のように、読み出しレベルとしての電圧をコントロールゲートに印加したときのメモリセルトランジスタ１０７のドレイン電流と、そのときのリファレンス電流とを比較し、ドレイン電流がリファレンス電流より大きい場合に’１’が記憶されていると検出し、ドレイン電流がリファレンス電流より小さい場合に’０’が記憶されていると検出する。
【０００８】
従って、不揮発性半導体記憶装置では、センスアンプ１０５の検出結果に基づいて出力バッファ１０６からデータが読み出される。
ところが、フローティングゲートを利用した不揮発性半導体記憶装置は、メモリセルトランジスタ１０７からデータを読み出す場合に、例えば、メモリセルトランジスタ１０７以外のメモリセルトランジスタが’１’を記憶していると、過剰消去（ｏｖｅｒ  ｅｒａｓｅ）のため、メモリセルトランジスタ１０７以外のメモリセルトランジスタにドレイン電流が流れる場合がある。そのため、ビットラインを流れる電流には、ターゲットとなるメモリセルトランジスタ１０７のドレイン電流以外に、過剰消去されたメモリセルトランジスタのドレイン電流も含まれ、ドレイン電流は増加する。従って、メモリセルトランジスタ１０７に’０’または、’１’が記憶されている場合、ビットラインを流れるドレイン電流は、図１１のようにドレイン電流が大きくなる方向にずれることになる。
【０００９】
リファレンス電流は、このずれを考慮し、例えば、図１０のように’１’を記憶したメモリセルトランジスタ１０７のドレイン電流側に近い値に予め設定されている。
上記のような従来の不揮発性半導体記憶装置は、リファレンス電流が図１０のように、’１’を記憶したメモリセルトランジスタのドレイン電流側に近い値に予め設定されているため、チャージゲインにより、例えば、メモリセルトランジスタ１０７に記憶されている’１’を’０’に読み違えるデータ化けが発生する。尚、チャージゲインとは、時間の経過に伴いフローティングゲート中の電子が増加する状態をいう。
【００１０】
そこで、不揮発性半導体記憶装置の信頼性を向上させる方法として、従来の不揮発性半導体記憶装置は、例えば、図１２に示すように、同一アドレス空間を有し、同一のデータを記憶可能なメモリセルアレイ１０１ａ、メモリセルアレイ１０１ｂ、メモリセルアレイ１０１ｃと、各メモリセルアレイの出力データの多数決をとる多数決回路１０８で構成され、多数決回路１０８よって決定される出力データを不揮発性半導体記憶装置の出力データとする。
【００１１】
多数決回路１０８では、例えば、図１３に示すように、メモリセルアレイ１０１ａ、メモリセルアレイ１０１ｂ、メモリセルアレイ１０１ｃからの出力がそれぞれ’０００’、’００１’、’０１０’、’１００’のとき、出力データとして’０’を出力し、’０１１’、’１０１’、’１１０’、’１１１’のとき、出力データとして’１’を出力する。
【００１２】
従って、従来の不揮発性半導体記憶装置は、各メモリセルアレイの内、いずれか一つのメモリセルアレイでデータ化けが発生した場合に、データの誤りを訂正して信頼性を向上できた。更に、不揮発性半導体記憶装置は、同一アドレス空間を有し、同一のデータを記憶可能なメモリセルアレイの数が多い程、信頼性の高い多数決が可能となり、それに伴って、不揮発性半導体記憶装置の信頼性も向上した。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置は、複数のメモリセルアレイの出力データに対して多数決を実行するため、信頼性を増す程にメモリセルアレイの数が多くなり、チップの面積が増大するという問題があった。
本発明は、フローティングゲート中の電荷の有無によりデータの記憶を行う不揮発性半導体記憶装置において、チップの面積を増大させることなく出力データの信頼性を向上させることができる不揮発性半導体記憶装置を提供する。
【００１４】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、請求項１に記載のように、データに発生した誤りを１ビット単位に訂正する機能を有する不揮発性半導体記憶装置において、同一のデータを記憶する第一、及び第二の記憶手段（後述する実施例の第一のメモリセルアレイ１、第二のメモリセルアレイ２に相当）と、第一、及び第二の記憶手段に記憶されているデータと、予め設定される所定の固定値に基づいて出力データを決定する決定手段（後述する実施例の訂正回路９、訂正回路１５に相当）とを有する構成とする。
【００１５】
従って、本発明の不揮発性半導体記憶装置は、第一、及び第二の記憶手段と、予め設定する所定の固定値に基づいて出力データの誤りを訂正しているため、チップの面積を増大させることなく、出力データの信頼性を向上させることができる。
また、上記のように構成した不揮発性半導体記憶装置は、請求項２に記載のように、データに発生する可能性のある誤りに方向性がある場合、前記固定値は、データ誤りの発生する可能性の高い方のデータ値とし、決定手段は、該固定値と第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、データの方向性のある誤りを訂正することが可能となる。更に、本発明の不揮発性半導体記憶装置は、請求項３に記載のように、データに発生する可能性のある誤りに所定の方向性を持たせた場合、前記固定値は、データ誤りの発生する方のデータ値とし、決定手段は、該固定値と第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、データの方向性のある誤りを訂正することが可能となる。
【００１６】
また、本発明の不揮発性半導体記憶装置は、請求項４に記載のように、第一の記憶手段、及び第二の記憶手段のどちらか一方にデータ値を記憶できない不良がある場合に、予め不良があるアドレスを記憶する不良アドレス記憶手段（後述する実施例の不良アドレス記憶回路１３に相当）と、不良アドレス記憶手段にて記憶されている不良アドレスと同じアドレスが入力されたことを判定する判定手段（後述する実施例の一致回路１４に相当）とを有する構成とすることによって、決定手段は、前記判定手段にて不良アドレスが入力されたと判定された場合、予め設定されている固定値を所定の値に変更して第一、及び第二の記憶手段に記憶されているデータとの多数決演算を行い、不良データを訂正することが可能となる。
【００１７】
【発明の実施の形態】
以下、フローティングゲート中の電荷の有無によりデータの記憶と、多数決による１ビットデータ誤り訂正を行う不揮発性半導体記憶装置の実施例を図面に基づいて説明する。
図１は、本発明の不揮発性半導体記憶装置の構成図を示す。
【００１８】
図１において、不揮発性半導体記憶装置は、第一のメモリセルアレイ１と第二のメモリセルアレイ２とアドレスバッファ３とＷＬデコーダ４と第一のＢＬデコーダ５と第二のＢＬデコーダ６と第一のセンスアンプ７と第二のセンスアンプ８と訂正回路９と出力バッファ１０で構成され、多数決による１ビットデータ誤り訂正を行う。
【００１９】
第一のメモリセルアレイ１は、メモリセルトランジスタ１１、及び複数のメモリセルトランジスタ、並びにリファレンスセル１７で構成され、メモリセルトランジスタ内のフローティングゲート中の電荷の有無によりデータの記憶する機能を有する。尚、第一のメモリセルアレイ１内の各メモリセルトランジスタは、コントロールゲートには、データ読み出し時に所定の電圧を印加するためのワードラインが接続し、ドレインには、データ読み出し時に所定の電圧を印加し、ドレイン電流を生成するためのビットラインが接続し、ソースには、接地が接続している。また、リファレンスセル１７は、データ読み出し時にメモリセルトランジスタに記憶されているデータ値を判定するための基準となるリファレンス電流を生成する。
【００２０】
第二のメモリセルアレイ２は、メモリセルトランジスタ１２、及び複数のメモリセルトランジスタ、並びにリファレンスセル１８で構成され、第一のメモリセルアレイ１と同一アドレス空間を有し、同一のデータを記憶可能であり、メモリセルトランジスタ内のフローティングゲート中の電荷の有無によりデータの記憶する機能を有する。尚、第二のメモリセルアレイ２内の各メモリセルトランジスタの接続は、第一のメモリセルアレイ１内の各メモリセルトランジスタの接続と同様である。また、リファレンスセル１８は、データ読み出し時にメモリセルトランジスタに記憶されているデータ値を判定するための基準となるリファレンス電流を生成する。
【００２１】
アドレスバッファ３は、読み出し、及び書き込み時のアドレスを受信する機能を有する。
ＷＬデコーダ４は、アドレスバッファ３にて受信するアドレスをデコードして対象となるメモリセルトランジスタのコントロールゲートに印加する電圧を生成する機能を有する。
【００２２】
第一のＢＬデコーダ５は、アドレスバッファ３にて受信するアドレスをデコードして対象となるメモリセルトランジスタのドレインに印加する電圧を生成する機能を有する。
第二のＢＬデコーダ６は、第一のＢＬデコーダ５と同様にアドレスバッファ３にて受信するアドレスをデコードして対象となるメモリセルトランジスタのドレインに印加する電圧を生成する機能を有する。
【００２３】
第一のセンスアンプ７は、読み出し対象となるメモリセルトランジスタに流れるドレイン電流と、リファレンスセル１７からのリファレンス電流を比較して、そのメモリセルトランジスタ記憶しているデータ値を検出する機能を有する。
第二のセンスアンプ８は、読み出し対象となるメモリセルトランジスタに流れるドレイン電流と、リファレンスセル１８からのリファレンス電流を比較して、そのメモリセルトランジスタ記憶しているデータ値を検出する機能を有する。
【００２４】
訂正回路９は、第一のセンスアンプ７、及び第二のセンスアンプ８にて検出したデータ値と、予め設定されている所定の固定値との多数決を実行して出力するデータを決定する機能を有する。
出力バッファ１０は、訂正回路９にて決定したデータを出力する機能を有する。
【００２５】
本発明の不揮発性半導体記憶装置は、従来と同様にメモリセルトランジスタ内のフローティングゲート中の電子の有無によってデータの記憶を行っている。
例えば、メモリセルトランジスタ１１に’０’を記憶している場合、フローティングゲートは、注入されている電子によって負に帯電し、メモリセルトランジスタ１１のコントロールゲートとドレインに電圧を印加してもトランジスタのしきい電圧が大きいためドレイン電流がほとんど流れない。
【００２６】
一方、メモリセルトランジスタ１１に’１’を記憶している場合、フローティングゲートには、電子がほとんど注入されていないため、メモリセルトランジスタ１１のコントロールゲートとドレインに電圧を印加すると、しきい電圧が小さくなりドレイン電流が流れる。
上記、メモリセルトランジスタ１１の動作に基づいて、不揮発性半導体記憶装置は、データの読み出し動作を行っている。
【００２７】
本発明の不揮発性半導体記憶装置から、例えば、第一のメモリセルアレイ内のメモリセルトランジスタ１１に記憶されているデータを読み出す動作を以下に説明する。
アドレスバッファ３にメモリセルトランジスタ１１に割り当てられているアドレスが入力されると、ＷＬデコーダ４と第一のＢＬデコーダ５は、そのアドレスをデコードして複数のワードライン、及びビットラインから、例えば、読み出しの対象となるメモリセルトランジスタ１１と接続するワードライン、及びビットラインを選択する。このとき、同時に第二のＢＬデコーダ６では、そのアドレスをデコードして複数のワードライン、及びビットラインから、例えば、読み出しの対象となるメモリセルトランジスタ１１と同一のアドレス空間を有するメモリセルトランジスタ１２と接続するワードライン、及びビットラインを選択している。
【００２８】
ここで、ＷＬデコーダ４にて選択されたワードラインに接続するメモリセルトランジスタ１１のコントロールゲートに電圧を印加し、更に第一のＢＬデコーダ５にて選択されたビットラインに接続するメモリセルトランジスタ１１のドレインに電圧を印加することによって、第一のメモリセルアレイ１のビットラインにドレイン電流が流れる。また、同時に第二のＢＬデコーダ６にて選択されたビットラインに接続するメモリセルトランジスタ１２のドレインに電圧を印加することによって、第二のメモリセルアレイ２のビットラインにドレイン電流が流れる。
【００２９】
このとき、第一のＢＬデコーダ５にて選択されたビットライン、及び第二のＢＬデコーダ６にて選択されたビットラインには、それぞれメモリセルトランジスタ１１、メモリセルトランジスタ１２以外に複数のメモリセルトランジスタが接続されているが、それらのメモリセルトランジスタはワードラインが選択されていないため、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２のそれぞれのドレイン電流には影響を与えない。
【００３０】
第一のセンスアンプ７は、メモリセルトランジスタ１１のドレイン電流と、データ読み出し時にリファレンスセル１７に流れる所定のリファレンス電流とを比較することによって、メモリセルトランジスタ１１に記憶されているデータ値として’０’が記憶されているか、または、’１’が記憶されているかを検出する。
【００３１】
尚、リファレンス電流は、例えば、図１０のように、リファレンスセル１７のコントロールゲートに印加される電圧に比例して流れる電流である。第一のセンスアンプ７では、例えば、図１０のように、読み出しレベルとしての電圧をコントロールゲートに印加したときのメモリセルトランジスタ１１のドレイン電流と、そのときのリファレンス電流とを比較し、メモリセルトランジスタ１１のドレイン電流がリファレンス電流より大きい場合に’１’が記憶されていると検出し、メモリセルトランジスタ１１のドレイン電流がリファレンス電流より小さい場合に’０’が記憶されていると検出する。
【００３２】
また、同時に第二のセンスアンプ８は、メモリセルトランジスタ１２のドレイン電流と、データ読み出し時にリファレンスセル１８に流れる所定のリファレンス電流とを比較することによって、メモリセルトランジスタ１２に記憶されているデータ値として’０’が記憶されているか、または、’１’が記憶されているかを検出する。
【００３３】
尚、リファレンス電流は、第一のメモリセルアレイ１と同様に、例えば、図１０のように、リファレンスセル１８のコントロールゲートに印加される電圧に比例して流れる電流である。第二のセンスアンプ８でも第一のメモリセルアレイ１と同様に、例えば、図１０のように、読み出しレベルとしての電圧をコントロールゲートに印加したときのメモリセルトランジスタ１２のドレイン電流と、そのときのリファレンス電流とを比較し、メモリセルトランジスタ１２のドレイン電流がリファレンス電流より大きい場合に’１’が記憶されていると検出し、メモリセルトランジスタ１２のドレイン電流がリファレンス電流より小さい場合に’０’が記憶されていると検出する。
【００３４】
従って、本発明の不揮発性半導体記憶装置では、第一のセンスアンプ７、及び第二のセンスアンプ８の検出結果に基づいて出力バッファ１０からデータが読み出されることになる。
ところが、フローティングゲートを利用した不揮発性半導体記憶装置は、メモリセルトランジスタ１１に記憶されているデータを読み出す場合に、例えば、メモリセルトランジスタ１１以外の同一ビットライン上のメモリセルトランジスタが’１’を記憶していると、過剰消去（ｏｖｅｒ  ｅｒａｓｅ）のため、メモリセルトランジスタ１１以外のメモリセルトランジスタにもドレイン電流が流れる場合がある。同様にメモリセルトランジスタ１２に記憶されているデータを読み出す場合に、例えば、メモリセルトランジスタ１２以外の同一ビットライン上のメモリセルトランジスタが’１’を記憶していると、メモリセルトランジスタ１２以外のメモリセルトランジスタにもドレイン電流が流れる場合がある。
【００３５】
そのため、第一のメモリセルアレイ１のビットラインを流れる電流には、対象となるメモリセルトランジスタ１１のドレイン電流以外に、過剰消去されたメモリセルトランジスタのドレイン電流が含まれてドレイン電流は増加する。また、同様に第二のメモリセルアレイ２のビットラインを流れる電流にも対象となるメモリセルトランジスタ１２のドレイン電流以外に、過剰消去されたメモリセルトランジスタのドレイン電流が含まれてドレイン電流は増加する。従って、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２に’０’または、’１’が記憶されている場合、それぞれのビットラインを流れるドレイン電流は、図１１のようにドレイン電流が大きくなる方向にずれることになる。
【００３６】
リファレンスセル１７、及びリファレンスセル１８を流れるリファレンス電流は、このずれを考慮し、例えば、図１０のように’１’を記憶した各メモリセルトランジスタのドレイン電流側に近い値に予め設定されている。
上記のような本発明の不揮発性半導体記憶装置は、リファレンス電流が図１０のように、’１’を記憶したメモリセルトランジスタのドレイン電流側に近い値に予め設定されているため、チャージゲインにより、例えば、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２に記憶されている’１’にデータ化けが発生し、第一のセンスアンプ７、及び第二のセンスアンプ８にて’０’と検出することがある。尚、チャージゲインとは、時間の経過に伴いフローティングゲート中の電子が増加する状態をいう。
【００３７】
そこで、不揮発性半導体記憶装置の信頼性を向上させる方法として、訂正回路９は、第一のセンスアンプ７、及び第二のセンスアンプ８からのデータと、所定の固定値に基づいて誤りのあるデータの訂正を行う。
ここで、１ビットデータの誤り訂正方法を図２、図３、図４、図５、図６に従って具体的に説明する。例えば、図２に示すように、第一のセンスアンプ７と第二のセンスアンプ８と所定の固定値を訂正回路９としての多数決回路２１に入力し、多数決回路２１によって決定される出力データを不揮発性半導体記憶装置の出力データとする。
【００３８】
リファレンス電流を図１０のように、データ’１’を記憶したメモリセルトランジスタのドレイン電流側に近い値に予め設定した場合、チャージゲインにより、例えば、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２に記憶されているデータの’１’にデータ化けが発生し、第一のセンスアンプ７、及び第二のセンスアンプ８にて’０’と検出することはあるが’０’を’１’と検出することはない。この場合、データの誤りには’１’→’０’という方向性を持たせることが可能となり、’１’は誤りが発生する可能性のあるデータとして、’０’は誤りの発生する可能性のないデータとして判断できる。
【００３９】
そのため、誤りを訂正する必要があるのはデータの’１’のみであり、この’１’を多数決回路２１に入力する所定の固定値として予め設定すると、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２にデータ’１’が記憶されている場合、どちらか一方のデータの’１’にデータ化けが発生し、第一のセンスアンプ７、または第二のセンスアンプ８にて’０’と検出されても多数決回路２１にて多数決を実行することで出力データとして’１’が得られる。また、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２にデータ’０’が記憶されている場合は、第一のセンスアンプ７、または第二のセンスアンプ８にて’１’と検出されることはないので、固定値’１’を含めて多数決を実行しても出力データとして’０’が得られる。
【００４０】
固定値が’１’の場合、多数決回路２１では、例えば、図５に示すように、第一のセンスアンプ７、第二のセンスアンプ８からの出力がそれぞれ’００’のとき、出力データとして’０’を出力し、’０１’、’１０’、’１１’のとき、出力データとして’１’を出力し、この論理は、図３のように第一のセンスアンプ７、第二のセンスアンプ８からの出力データを入力とするＯＲゲート２２で構成できる。このように、誤りのある状態で出力する可能性のあるデータ’１’を固定値として予め設定することにより、データの誤り訂正が可能となる。
【００４１】
尚、リファレンス電流を、例えば、データ’０’を記憶したメモリセルトランジスタのドレイン電流側に近い値に予め設定した場合には、チャージロスにより、例えば、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２に記憶されているデータの’０’にデータ化けが発生し、第一のセンスアンプ７、及び第二のセンスアンプ８にて’１’と検出することはあるが、’１’を’０’と検出することはない。この場合、データの誤りには’０’→’１’という方向性を持たせることが可能となり、’０’は誤りが発生する可能性のあるデータとして、’１’は誤りの発生する可能性のないデータとして判断できる。尚、チャージロスとは、時間の経過に伴いフローティングゲート中の電子が減少する状態をいう。
【００４２】
そのため、誤りを訂正する必要があるのはデータの’０’のみであり、この’０’を多数決回路２１に入力する所定の固定値として予め設定すると、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２にデータ’０’が記憶されている場合、どちらか一方のデータの’０’にデータ化けが発生し、第一のセンスアンプ７、または第二のセンスアンプ８にて’１’と検出されても多数決回路２１にて多数決を実行することで出力データとして’０’が得られる。また、メモリセルトランジスタ１１、及びメモリセルトランジスタ１２にデータ’１’が記憶されている場合は、第一のセンスアンプ７、または第二のセンスアンプ８にて’０’と検出されることはないので、固定値’０’を含めて多数決を実行しても出力データとして’１’が得られる。
【００４３】
固定値が’０’の場合、多数決回路２１では、例えば、図６に示すように、第一のセンスアンプ７、第二のセンスアンプ８からの出力がそれぞれ’１１’のとき、出力データとして’１’を出力し、’００’、’０１’、’１０’のとき、出力データとして’０’を出力し、この論理は、図４のように第一のセンスアンプ７、第二のセンスアンプ８からの出力データを入力とするＡＮＤゲート２３で構成できる。このように、誤りのある状態で出力する可能性のあるデータ’０’を固定値として予め設定することにより、データの誤り訂正が可能となる。尚、上記で説明した本発明の不揮発性半導体記憶装置は、第一のセンスアンプ７、及び第二のセンスアンプ８の出力と、所定の固定値との多数決によってデータの誤り訂正を行っているが、データの訂正は多数決による決定に限らず、所定の固定値をもう一方の値に設定することによって、少ない方を出力データとして決定することも可能である。
【００４４】
本発明の不揮発性半導体記憶装置による出力データの誤り訂正を利用すると、従来の不揮発性半導体記憶装置と比較して次のような効果が得られる。
従来の不揮発性半導体記憶装置がある試用期間の経過後に一つのメモリセルトランジスタにチャージゲインによるデータ化けをする確率をｐ＝１＊１０-8とすると、データ化けをしていない確率は１−ｐとなり、Ａｂｉｔのメモリセルアレイで一つのメモリセルトランジスタもデータ化けをしていない確率は、（１−ｐ）A となる。従って、Ａｂｉｔのメモリセルトランジスタで少なくとも一つのメモリセルトランジスタがデータ化けをしている故障率Ｐ１は、
Ｐ１＝１−（１−Ｐ）A 
のように表される。
【００４５】
また、本発明の不揮発性半導体記憶装置がある試用期間の経過後に、同一アドレスに存在するメモリセルトランジスタが共にデータ化けをする確率をＰ2 とすると、同一アドレスに存在するメモリセルトランジスタの内、少なくとも一方がデータ化けをしていない確率は１−Ｐ2 となり、二つのＡｂｉｔのメモリセルアレイ中の全ての同一アドレスで、メモリセルトランジスタの少なくとも一方がデータ化けをしていない確率は、（１−Ｐ2 ）A となる。従って、二つのＡｂｉｔのメモリセルアレイ中の少なくとも一つの同一アドレスで、それぞれのメモリセルトランジスタが共にデータ化けをしている故障率Ｐ２は、
Ｐ２＝１−（１−Ｐ2 ）A 
のように表される。
【００４６】
上記の故障率Ｐ１、Ｐ２に基づいて、従来の不揮発性半導体記憶装置と本発明の不揮発性半導体記憶装置を比較すると、Ａ＝１Ｍｂｉｔの場合、
Ｐ１＝１．０４＊１０-2
Ｐ２＝１．１６＊１０-10 
となり、Ａ＝１Ｇｂｉｔの場合、
Ｐ１＝１．００＊１０-2
Ｐ２＝１．１９＊１０-7
となり、本発明による出力データの誤り訂正を行うと故障率は激減する。
【００４７】
次に、上記出力データの誤りの訂正に加え、同一アドレス空間を有するメモリセルトランジスタのどちらか一方にデータ値を記憶できない不良がある場合の、出力データに発生した誤りを１ビット単位に訂正する不揮発性半導体記憶装置の実施例を図面に基づいて説明する。
図７は、本発明の不揮発性半導体記憶装置の構成図を示す。
【００４８】
図７において、不揮発性半導体記憶装置は、第一のメモリセルアレイ１と第二のメモリセルアレイ２とアドレスバッファ３とＷＬデコーダ４と第一のＢＬデコーダ５と第二のＢＬデコーダ６と第一のセンスアンプ７と第二のセンスアンプ８と不良アドレス記憶回路１３と一致回路１４と訂正回路１５と出力バッファ１０で構成され、不良のメモリセルトランジスタからの出力データに発生した誤りを、多数決により１ビット単位に訂正する。尚、図１を用いて説明した不揮発性半導体記憶装置と同一の構成、及び機能については、同一の符号を付して説明を省略する。
【００４９】
不良アドレス記憶回路１３は、データ値を記憶できない不良のメモリセルトランジスタのアドレスを記憶する機能を有する。
一致回路１４は、予め設定されている不良のメモリセルトランジスタのアドレスと、入力アドレスとを比較し、各アドレスが一致した場合に一致フラグを生成する機能を有する。
【００５０】
訂正回路１５は、一致回路１４にて生成する一致フラグに基づいて予め設定されている固定値を所定の値に変更し、第一のセンスアンプ７、及び第二のセンスアンプ８にて検出したデータ値と、変更した所定の固定値との多数決を実行して出力するデータを決定する機能を有する。
上記のように構成される不揮発性半導体記憶装置が出力データを訂正する処理動作を図８に基づいて説明する。尚、予め、不良アドレス記憶回路１３には、データを記憶できないメモリセルトランジスタとして、例えば、メモリセルトランジスタ１１のアドレスが記憶されているものとする。また、メモリセルトランジスタ１１と同一のアドレス空間を有するメモリセルトランジスタは、メモリセルトランジスタ１２とする。
【００５１】
同一のアドレス空間を有するメモリセルトランジスタ１１とメモリセルトランジスタ１２にデータ’１’を書き込む動作を行ったが、どちらか一方のメモリセルトランジスタに不良が発生し、それぞれに書き込まれたデータが’１０’または’０１’になったとする。そのとき、図１の不揮発性半導体記憶装置によりこのデータを読み出すと、固定値が’０’の場合は、図６に示すような多数決の結果、データ’０’が出力データとして出力され、固定値が’１’の場合は、図６に示すような多数決の結果、データ’１’が出力データとして出力される。このように固定値が’０’の場合は、誤ったデータ’０’が読み出されている。
【００５２】
そこで、本実施例では、データ読出時アドレスが入力されると、一致回路１４は、不良アドレス記憶回路１３にて記憶されている不良アドレスと、入力アドレスとが一致するかどうか比較し、一致した場合に、例えば、一致フラグを’１’として訂正回路１５に通知する。
通知を受けた訂正回路１５では、出力データとして’１’を出力するように固定値を’０’から’１’に変更する処理を実行する。即ち、第一のセンスアンプ７、及び第二のセンスアンプ８の出力である、それぞれ’０１’または’１０’と、固定値’１’の多数決を実行する。この論理は、図８のように第一のセンスアンプ７、第二のセンスアンプ８からの出力データを入力とするＯＲゲート２４で構成でき、選択回路２６は、同一アドレス空間を有するメモリセルトランジスタのどちらか一方にデータ’１’が記憶できない不良が発生した場合にＯＲゲート２４の出力データを選択する。
【００５３】
このように、同一アドレス空間を有するメモリセルトランジスタのどちらか一方にデータ’１’が記憶できない不良が発生した場合でも、固定値を変更することによってデータの誤り訂正が可能となる。
一方、同一のアドレス空間を有するメモリセルトランジスタ１１とメモリセルトランジスタ１２にデータ’０’を書き込む動作を行ったが、どちらか一方のメモリセルトランジスタに不良が発生し、それぞれに書き込まれたデータが’１０’または’０１’になったとする。そのとき、図１の不揮発性半導体記憶装置によりこのデータを読み出すと、固定値が’０’の場合は、図６に示すような多数決の結果、データ’０’が出力データとして出力され、固定値が’１’の場合は、図６に示すような多数決の結果、データ’１’が出力データとして出力される。このように固定値が’１’の場合は、誤ったデータ’１’が読み出されている。
【００５４】
そこで、本実施例では、データ読出時アドレスが入力されると、一致回路１４は、不良アドレス記憶回路１３にて記憶されている不良アドレスと、入力アドレスとが一致するかどうか比較し、一致した場合に、例えば、一致フラグを’１’として訂正回路１５に通知する。
通知を受けた訂正回路１５では、出力データとして’０’を出力するように固定値を’１’から’０’に変更する処理を実行する。即ち、第一のセンスアンプ７、及び第二のセンスアンプ８の出力である、それぞれ’０１’または’１０’と、固定値’０’の多数決を実行する。この論理は、図８のように第一のセンスアンプ７、第二のセンスアンプ８からの出力データを入力とするＡＮＤゲート２５で構成でき、選択回路２６は、同一アドレス空間を有するメモリセルトランジスタのどちらか一方にデータ’０’が記憶できない不良が発生した場合にＡＮＤゲート２５の出力データを選択する。
【００５５】
このように、同一アドレス空間を有するメモリセルトランジスタのどちらか一方にデータ’０’が記憶できない不良が発生した場合でも、固定値を変更することによってデータの誤り訂正が可能となる。
尚、上記で説明した本発明の不揮発性半導体記憶装置は、第一のセンスアンプ７、及び第二のセンスアンプ８の出力と、所定の固定値との多数決によってデータの誤り訂正を行っているが、データの訂正は多数決による決定に限らず、所定の固定値をもう一方の値に設定することによって、少ない方を出力データとして決定することも可能である。
【００５６】
【発明の効果】
上述の如く、本発明の不揮発性半導体記憶装置によれば、２つのメモリセルアレイと予め設定される所定の固定値との多数決を実行するため、チップの面積を増大させることなく出力データの信頼性を向上させることができる
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の構成図である。
【図２】本発明の多数決による誤り訂正方法である。
【図３】固定値が’１’の場合の誤り訂正方法である。
【図４】固定値が’０’の場合の誤り訂正方法である。
【図５】固定値が’１’の場合の出力データである。
【図６】固定値が’０’の場合の出力データである。
【図７】本発明の不揮発性半導体記憶装置の構成図である。
【図８】初期不良による誤り訂正方法である。
【図９】従来の不揮発性半導体記憶装置の構成図である。
【図１０】コントロールゲート電圧とドレイン電流の関係である。
【図１１】コントロールゲート電圧とビットラインを流れる電流の関係である。
【図１２】従来の多数決による誤り訂正方法である。
【図１３】従来の出力データである。
【符号の説明】
１      第一のメモリセルアレイ
２      第二のメモリセルアレイ
３      アドレスバッファ
４      ＷＬデコーダ
５      第一のＢＬデコーダ
６      第二のＢＬデコーダ
７      第一のセンスアンプ
８      第二のセンスアンプ
９      訂正回路
１０    出力バッファ
１１    メモリセルトランジスタ
１２    メモリセルトランジスタ
１３    不良アドレス記憶回路
１４    一致回路
１５    訂正回路
１６    第一のメモリセルアレイ
１７    リファレンスセル
１８    リファレンスセル
２１    多数決回路
２２    ＯＲゲート
２３    ＡＮＤゲート
２４    ＯＲゲート
２５    ＡＮＤゲート
２６    選択回路
１０１  メモリセルアレイ
１０２  アドレスバッファ
１０３  ＷＬデコーダ
１０４  ＢＬデコーダ
１０５  センスアンプ
１０６  出力バッファ
１０７  メモリセルトランジスタ
１０８  多数決回路
【図１】
0003749354.tif 000002
【図２】
0003749354.tif 000003
【図３】
0003749354.tif 000004
【図４】
0003749354.tif 000005
【図５】
0003749354.tif 000006
【図６】
0003749354.tif 000007
【図７】
0003749354.tif 000008
【図８】
0003749354.tif 000009
【図９】
0003749354.tif 000010
【図１０】
0003749354.tif 000011
【図１１】
0003749354.tif 000012
【図１２】
0003749354.tif 000013
【図１３】
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