(57)【特許請求の範囲】
【請求項１】
一つの強誘電体セルキャパシタと一つのアクセストランジスタとよりなるメインセルがマトリックス状に配列されたセルアレイ領域と、複数の基準セルよりなる基準セルアレイ領域と、前記メインセルのビットラインに誘起される電圧と前記基準セルのビットラインに誘起される電圧とを入力して前記メインセルに貯蔵された情報を出力させる感知増幅器とを有する強誘電体記憶素子の特性を評価する方法において、
各々並列に連結された複数の強誘電体キャパシタよりなるセルテストパターンを一つの半導体ウェーハ上に複数個形成する第１の段階と、
前記各セルテストパターンに対して前記各セルテストパターンを構成する前記強誘電体キャパシタの電圧印加履歴によって定まる分極特性を測定する第２の段階と、
前記分極特性に基づいて前記感知増幅器の一方の入力に印加される入力データを算出する第３の段階と、
前記感知増幅器の入力データと前記感知増幅器の感知の限界とを比較する第４の段階とを有することを特徴とする強誘電体記憶素子の特性評価方法。
【請求項２】
前記第４の段階後、
前記感知増幅器の入力データが前記感知増幅器の感知の限界より大きいか同一なら前記強誘電体記憶素子の交流テストを行い、前記感知増幅器の入力データが前記感知増幅器の感知の限界より小さいと前記強誘電体記憶素子の交流テストを行わないことを特徴とする請求項１に記載の強誘電体記憶素子の特性評価方法。
【請求項３】
前記各セルテストパターンから測定される分極特性は前記強誘電体キャパシタのスイッチング電荷、ノンスイッチング電荷及び最大残留分極量であることを特徴とする請求項１に記載の強誘電体記憶素子の特性評価方法。
【請求項４】
前記スイッチング電荷、前記ノンスイッチング電荷及び前記最大残留分極量は各々、前記強誘電体キャパシタに貯蔵された情報を反転させるパルス信号を前記セルテストパターンに印加した状態で前記強誘電体キャパシタに充電される電荷量、前記強誘電体キャパシタに貯蔵された情報をそのまま保たせるパルス信号を前記セルテストパターンに印加した状態で前記強誘電体キャパシタに充電される電荷量、及び前記強誘電体キャパシタに貯蔵された情報を反転させるパルス信号を前記セルテストパターンに印加した後、前記強誘電体キャパシタに残留する分極量であることを特徴とする請求項３に記載の強誘電体記憶素子の評価方法。
【請求項５】
前記感知増幅器の入力データは、前記スイッチング電荷から前記スイッチング電荷及び前記ノンスイッチング電荷の平均値を引いた値であることを特徴とする請求項４に記載の強誘電体記憶素子の特性評価方法。
【請求項６】
前記感知増幅器の入力データは、前記最大残留分極量から前記最大残留分極量の1/2 を引いた値であることを特徴とする請求項４に記載の強誘電体記憶素子の特性評価方法。
【請求項７】
前記感知増幅器の感知の限界は、前記感知増幅器が感知し得る最小電荷量であることを特徴とする請求項１に記載の強誘電体記憶素子の特性評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶素子の特性を評価する方法に係り、特にセルテストパターンを用いて強誘電体記憶素子の特性を評価する方法に関する。
【０００２】
【従来の技術】
強誘電体記憶素子はメモリセルに強誘電体キャパシタを採用した半導体素子である。強誘電体キャパシタの強誘電体膜は双極子よりなる物質膜である。従って、強誘電体キャパシタの電極、即ちプレート電極とストレージ電極との間に所定の電圧を印加して電界を形成すれば、強誘電体膜内の双極子が一定の方向に配列される分極現象が発生する。分極現象により一定の方向に配列された双極子は電界を除去しても前の状態をそのまま保つ。これにより、強誘電体キャパシタは不揮発性記憶素子に広く使われている。詳述した強誘電体膜の代表的な特性、即ちヒステリシス特性を図１に示す。ここで、横軸は強誘電体キャパシタの電極に印加される電圧を、縦軸は強誘電体膜の分極を示す。
【０００３】
図１を参照すれば、強誘電体膜に正電圧及び負電圧を印加すると、一定のループに沿って分極が発生する。即ち、強誘電体膜に所定の正電圧を印加して正の最大分極+Pm を有する点Ｂに到達させてから電圧を０Ｖに減少させると、正の残留分極(positive remnant polarization：+Pr ）が残存する点Ｃに到達する。引続き、電圧を負の方向に増加させると、分極状態０の負の抗電圧(negative coercive voltage：−Ｖc)を経て負の最大分極-Pm を有する点Ｄに到達する。次いで、再び電圧を正（＋）の方向に増加させて０Ｖとなると、強誘電体膜は負（−）の残留分極-Pr が残存する点Ａに到達する。次いで、電圧を正の方向に増加させると、分極状態０の正の抗電圧(positive coercive voltage：＋Ｖc)を経て正の最大分極点Ｂに到達する。このように強誘電体膜は０Ｖの電圧で残留分極を有するので図１に示したように一定のループを有するヒステリシス特性を示す。
【０００４】
前述した強誘電体膜のヒステリシス特性を用いる強誘電体記憶素子はウェーハ上に実際の強誘電体記憶素子の集積回路が形成されたメインチップをテストすることにより良品(good die)または不良品(bad die）に分類される。ここで、メインチップをテストする項目は入出力保護回路の動作状態を測定する直流テスト(DC test：direct current test)と周辺回路と全てのセルの動作状態を測定する交流テスト(AC test：alternate current test）とに大別される。この際、全てのセルの動作状態を測定する交流テストは非常に重要なテスト項目である。これは、交流テストの所要時間が非常に長く、交流テストの結果に応じて良品か不良品かが最終的に判定し得るからである。従って、テスト時間を短縮するためには交流テストの代わりに簡単にテストし得る方法が要求される。
【０００５】
【発明が解決しようとする課題】
本発明の目的は前記要求条件を満たすために、複数のセルよりなるセルテストパターンを用いてセルキャパシタの特性を測定することにより、メインチップのメインセル動作状態を予め予測し得る強誘電体記憶素子の特性を評価する方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために本発明は、複数のメインセルよりなるメモリセルアレイ領域と、複数の基準セルよりなる基準セルアレイ領域を有する強誘電体記憶素子の特性を評価する方法において、複数の強誘電体キャパシタが並列に連結されたセルテストパターンを用いて強誘電体キャパシタの電圧印加履歴によって定まる分極特性を測定し、前記分極特性に基づいて強誘電体記憶素子に使用される感知増幅器の一方の入力に印加される入力データを求め、前記感知増幅器の入力データと前記感知増幅器の感知の限界とを相互比較して強誘電体記憶素子のメインセルの特性を予測することを特徴とする。
【０００７】
前記セルテストパターンは、信頼性のある統計的な感知増幅器の入力データを算出し得るように一つの半導体ウェーハ上に可能な限り多く形成することが望ましい。前記多数のセルテストパターンはメインチップの間のスクライブレーン上に形成したり、メインチップ内の所定の領域に形成し得る。前記セルテストパターンを構成する各強誘電体キャパシタは前記メインセルの強誘電体キャパシタと同一の形を有することが望ましい。前記分極特性はセルテストパターンを構成するそれぞれの強誘電体キャパシタのスイッチング電荷、ノンスイッチング電荷及び最大残留分極量2Pr である。
【０００８】
前記スイッチング電荷は、前記強誘電体キャパシタに貯蔵された情報を反転させるパルス信号を前記セルテストパターンに印加した状態で前記強誘電体キャパシタに充電される電荷量であり、前記ノンスイッチング電荷は前記強誘電体キャパシタに貯蔵された情報をそのまま保たせるパルス信号を前記セルテストパターンに印加した状態で前記強誘電体キャパシタに充電される電荷量であり、前記最大残留分極量は前記強誘電体キャパシタに貯蔵された情報を反転させるパルス信号を前記セルテストパターンに印加した後、前記強誘電体キャパシタに残留する分極量である。前記感知増幅器の入力データは前記スイッチング電荷から前記スイッチング電荷及び前記ノンスイッチング電荷の平均値を引いたり、前記最大残留分極量から最大残留分極量の1/2 を引いた値である。
【０００９】
前記スイッチング電荷及びノンスイッチング電荷は、強誘電体キャパシタにパルス信号が印加される間に測定される。従って、前記スイッチング電荷及び前記ノンスイッチング電荷から算出される感知増幅器の入力データは強誘電体記憶素子のメインセル及び基準セルに所定のパルス信号が印加される間に感知増幅器が動作するように設計された強誘電体記憶素子の特性を評価するのに使われる。これに対して、前記最大残留分極量は強誘電体キャパシタに印加されたパルス信号が除去された後に測定される。従って、最大残留分極量から算出された感知増幅器の入力データは強誘電体記憶素子のメインセル及び基準セルに印加された所定のパルス信号が除去された後に感知増幅器が動作するように設計された強誘電体記憶素子の特性を評価するのに使われる。つまり、前記スイッチング電荷及び前記最大残留分極量は情報の反転されたメインセルのビットラインに誘起される電荷量、即ち論理“１" または論理“０" に対する電荷量に該当し、前記スイッチング電荷及び前記ノンスイッチング電荷の平均値及び前記最大残留分極量の1/2 は基準セルのビットラインに誘起される電荷量に該当する。従って、前記感知増幅器の入力データが前記感知増幅器の感知の限界より大ききいかまたは同じなら、メインチップのメインセルが正常に動作する確率があると判断し得る。しかし、前記感知増幅器の入力データが前記感知増幅器の感知の限界より小さいと、メインチップのメインセルが誤動作する確率が非常に高い。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳しく説明する。
図２は本発明及び従来の技術の両方に適用される一般的な強誘電体記憶素子の単位セル、即ち一つのメインセルを含む回路図である。
図２に基づいて強誘電体記憶素子のメインセルに貯蔵された情報を読出す方法を説明する。まず、強誘電体記憶素子の一つのメインセルは一つのアクセストランジスタＴA と一つの強誘電体キャパシタＣf とで構成される。強誘電体キャパシタＣf は二つの電極を有し、これら二つの電極のうち一つの電極はアクセストランジスタＴA のソース（またはドレイン）と連結されてストレージ電極の役割をし、ストレージ電極と対向する他の一つの電極はプレート電極の役割をする。アクセストランジスタＴA のゲート電極及びドレイン（またはソース）は各々ワードラインWL及びビットラインBLに連結され、プレート電極はプレートラインPLに連結される。メインセルのビットラインBLは感知増幅器SAの二つの入力端子のうち一つの入力端子と連結され、感知増幅器SAの他の一つの入力端子は基準セルRCのビットラインBLr と連結される。感知増幅器SAはメインセルのビットラインBLに誘起される電圧と基準セルのビットラインBLr に誘起される電圧との差を増幅して、メインセルに貯蔵された情報を出力させる。この際、ビットラインBLとビットラインBLr との電圧差は感知増幅器SAの感知の限界、即ち感知可能な最小電圧以上でなければならない。ここで、一つの感知増幅器SAの一つの入力端子は複数個のメインセルが共有するビットラインBLと連結され、感知増幅器SAの他の一つの入力端子は一つの基準セルのビットラインBLr と連結されている。従って、複数のメインセルが共有するビットラインBLにはメインセルの強誘電体キャパシタＣf に比べて無視出来ないほどのキャパシタンスを有する寄生キャパシタ、即ちビットラインキャパシタＣb1が存在する。
【００１１】
図３は本発明に用いられるセルテストパターンの等価回路図である。
図３を参照すれば、本発明に用いられるセルテストパターンは相互並列に連結されたｎ個の強誘電体キャパシタＣf1,...，Ｃfnで構成される。そして、ｎ個の強誘電体キャパシタのプレート電極とストレージ電極とは各々プレートラインPLとビットラインBLとに連結される。ここで、各ストレージ電極とビットラインBLとの間に実際のメインセルに使用されるアクセストランジスタ（図２のＴA ）を介在させて実際のメインセルと同一の形でセルテストパターンを形成することもできる。しかし、テストの複雑性を避けるためにアクセストランジスタを図３のように形成しても良い。そして、ビットラインBLと接地端子との間に図２で説明したビットラインキャパシタＣb1のｎ倍に該当するキャパシタＣbln を介在させる。キャパシタＣbln はセルテストパターン内に形成したり、テスト装備内にキャパシタＣbln と同じキャパシタンスを有する線形キャパシタを設けて代替させることも出来る。
【００１２】
図４は図３のセルテストパターンを使用して強誘電体キャパシタの分極特性を測定する方法を説明するための波形図である。ここで、入力電圧Ｖinの波形図及び出力電圧Ｖout の波形図において、横軸は時間を、縦軸は電圧を示す。
【００１３】
図３及び図４を参照すれば、プレートラインPLに入力電圧Ｖinを印加し、ビットラインBLに誘起される出力電圧Ｖout を測定する。入力電圧Ｖinは所定の時間に正の最大動作電圧＋Ｖm または負の最大動作電圧−Ｖm を有するパルス信号である。パルス信号の大きさである最大動作電圧Ｖm はメインチップのメインセルに貯蔵された情報の読出時、メインセルのプレートラインに印加される電圧と一致するように調節する。以下、本発明によるセルテストパターンを使用して分極特性を測定する方法を詳しく説明する。
【００１４】
まず、セルテストパターンのプレートラインPLに正及び負のパルス信号を順次に加えてそれぞれの強誘電体キャパシタＣf1,..., Ｃfnが負の残留分極-Pr を有するように初期化させる(Si)。このようにｎ個の強誘電体キャパシタを初期化させると、プレートラインPLに連結されたプレート電極に負の電荷が誘起され、ビットラインBLに連結されたストレージ電極に正の電荷が誘起される。
【００１５】
次いで、プレートラインPLに正のパルス信号を印加した状態でビットラインBLの電圧を測定する。この際、各プレート電極は負の電荷から正の電荷に帯電されるのでビットラインBLはそれぞれの強誘電体キャパシタのスイッチング電荷ＱSWに起因する電圧、即ちスイッチング電圧ＶSWを有する。即ち、スイッチング電圧ＶSWは一つのメインセルの情報が反転されて論理“１”に該当する情報が読出される時ビットラインBLに誘起される電圧である。次いで、プレートラインPLに０Ｖの電圧を印加した状態でビットラインBLの電圧を測定する。この際、それぞれの強誘電体キャパシタのプレート電極には図１で説明した正の残留分極+Pr が存在する。従って、ビットラインBLに誘起される電圧は各強誘電体キャパシタの最大残留分極量2Pr に起因する電圧、即ち最大残留分極電圧Ｖ2Pr である。最大残留分極電圧Ｖ2Pr もスイッチング電圧ＶSWのように一つのメインセルの情報が反転されて論理“１" に該当する情報が読出される時ビットラインBLに誘起される電圧である。しかし、スイッチング電圧ＶSWはプレートラインPLに正のパルス信号が加えられる間に測定されるビットライン電圧であり、最大残留分極電圧Ｖ2Pr はプレートラインPLに印加された正のパルス信号の終了後に測定されるビットライン電圧である。即ち、スイッチング電圧ＶSWは読出モードからプレートラインPLにパルス信号が加わる間に感知増幅器SAが動作するように設計された強誘電体記憶素子のビットラインBLに誘起される電圧であり、最大残留分極電圧Ｖ2Pr は読出モード時プレートラインPLにパルス信号が加えられた後、０Ｖにダウンされた状態で感知増幅器SAが動作するように設計された強誘電体記憶素子のビットラインBLに誘起される電圧である。
【００１６】
引続き、プレートラインPLに再び正のパルス信号を印加した状態でビットラインBLの電圧を測定する。この際、強誘電体キャパシタの情報は反転されない。従って、ビットラインBLに誘起される電圧はノンスイッチング電荷ＱnSW （図１の正の最大分極+Pm 及び正の残留分極+Pr の差に該当する電荷量）に起因する電圧、即ちノンスイッチング電圧ＶnSW である。
【００１７】
前述した分極特性（スイッチング電圧、ノンスイッチング電圧及び最大残留分極電圧）はビットラインキャパシタＣbln のキャパシタンスを用いてスイッチング電荷ＱSW、ノンスイッチング電荷ＱnSW 、及び最大残留分極量2Pr に換算される。ここで、セルテストパターンは積分器を使用して測定しても良い。この際、分極特性としてスイッチング電荷ＱSW、ノンスイッチング電荷ＱnSW 、及び最大残留分極量2Pr が直接得られる。
【００１８】
前述した分極特性は一枚の半導体ウェーハ上に形成された複数のセルテストパターンに対して反復的に測定される。従って、一枚の半導体ウェーハに対して分極特性を測ると、分極特性の個数は測定されたセルテストパターンの個数と同一である。例えば、ｍ個のセルテストパターンに対して分極特性を測定した場合にｍ個のスイッチング電圧ＶSW、ｍ個のノンスイッチング電圧ＶnSW 、及びｍ個の最大残留分極電圧Ｖ2Pr が得られる。一方、前述したように積分器を使用してセルテストパターンを測る場合にはｍ個のスイッチング電荷ＱSW、ｍ個のノンスイッチング電荷ＱnSW 、及びｍ個の最大残留分極量2Pr が得られる。一つの半導体ウェーハ上に形成されるセルテストパターンの個数は少なくとも２個以上でなければならない。望ましくは、一つの半導体ウェーハ上に形成されるセルテストパターンの個数は信頼性のある統計的な分極特性を得るために少なくとも５個以上を必要とする。
【００１９】
前述したように、セルテストパターンから測定された分極特性を用いてメインチップに用いられる感知増幅器SAの感知余裕度を予測する方法を説明する。
まず、メインセルのプレート電極に加えるパルス信号がオンされた状態でメインセルに貯蔵された情報が読出される場合において、感知増幅器SAの入力データＤONは数式１のようである。
【００２０】
【数１】
0003736119.tif 000002
【００２１】
ここで、ＱSW(mesn −x ×σSW) はｍ個のスイッチング電荷ＱSWに対する平均値からこれらの標準偏差σSWのｘ倍に該当する値を引いた値であり、ＱnSW はｍ個のノンスイッチング電荷ＱnSW に対する平均値にこれらの標準偏差σnSW のｘ倍に該当する値を足した値である。
【００２２】
数式１でスイッチング電荷及びノンスイッチング電荷の標準偏差を適用する理由は、最悪の場合に該当する感知増幅器SAの入力データを求めるためである。従って、数値ｘは実際のメインチップを測定した結果と本発明によるセルテストパターンを測定した結果とが最密の相関関係を有する値に設定することが望ましい。メインチップを測定した結果は誤動作ビット数に対するデータであり、セルテストパターンを測定した結果は感知増幅器SAの感知余裕度である。感知余裕度は感知増幅器SAの入力データＤONと感知増幅器SAの感知の限界との差を意味する。感知増幅器SAの感知の限界はメインチップに実際に用いられる感知増幅器SAの感知能力を意味するものであって、最小感知電荷ＱSmである。最小感知電荷ＱSmは感知増幅器SAのシミュレーションの結果から得られる最小感知電圧ＶSmと図３に示されたビットラインキャパシタＣbln を掛けた値である。従って、感知増幅器SAの入力データＤONが感知増幅器SAの感知の限界より大きいか、または同一ならセルテストパターンを有する半導体ウェーハ上に形成されたメインチップは良品と分類される可能性が高い。
【００２３】
次いで、メインセルのプレートラインPLに加えるパルス信号がオフされた後にメインセルに貯蔵された情報が読出される場合において、感知増幅器SAの入力データＤOFF は数式２のようになる。
【００２４】
【数２】
0003736119.tif 000003
【００２５】
ここで、2Pr(mean−x ×σ2Pr ）はｍ個の最大残留分極量2Pr に対する平均値からこれらの標準偏差σ2Pr のｘ倍に該当する値を引いた値であり、Pr(mean+x ×σPr）はｍ個の最大残留分極量2Pr の1/2 に対する平均値にこれらの標準偏差Prのｘ倍に該当する値を足した値である。即ち、2Pr(mean−x ×σ2Pr ）は論理“１”に対する情報が読出されるメインセルのビットラインBLに誘起される最小電荷を意味し、Pr(mean ＋ｘ×σPr）は基準セルのビットラインBLに誘起される最大電荷を意味する。従って、数式２は数式１のように最悪の場合に該当する感知増幅器SAの入力データである。しかし、数式２は数式１に比べて、ただ強誘電体キャパシタの最大残留分極量2Pr から感知増幅器SAの入力データＤOFF を算出するとの点が異なる。
【００２６】
数式２により算出される感知増幅器SAの入力データＤOFF も前述した感知増幅器SAの感知の限界、即ち感知増幅器SAの最小感知電荷ＱSmと比較されることにより、メインチップが良品と分類される可能性を判断し得る。
【００２７】
図５は本発明による強誘電体記憶素子の特性評価方法を説明するためのフローチャートである。
図５を参照すれば、一枚の半導体ウェーハ上に形成された強誘電体記憶素子、即ちメインチップに対して直流特性テストを行う（ステップ５０１）。ここで、直流特性テストとはメインチップの入出力保護回路の機能を測ることを意味する。そして、メインチップの直流特性テストを完了した後にセルテストパターン（図３参照）の特性、即ち強誘電体キャパシタの分極特性を測る（ステップ５０３）。セルテストパターンの分極特性には図３及び図４で説明した強誘電体キャパシタのスイッチング電荷ＱSW、ノンスイッチング電荷ＱnSW 、及び最大残留分極量2Pr などがある。ここで、一枚の半導体ウェーハ上に形成された複数のセルテストパターンのうち所望のセルテストパターン、即ちｍ個のセルテストパターンに対して強誘電体キャパシタの分極特性を反復的に測る。ｍ個のセルテストパターンに対して測定された強誘電体キャパシタの分極特性は前述したように統計的に処理されて感知増幅器SAの入力データＤON及び／またはＤOFF が算出される。感知増幅器SAの入力データＤON及び／またはＤOFF は感知増幅器SAの感知の限界と比較される（ステップ５０５）。感知増幅器SAの入力データが感知増幅器SAの感知の限界より大きいか、または同じならメインチップの交流特性テストを行い（ステップ５０７）、感知増幅器SAの入力データが感知増幅器SAの感知の限界より小さいとメインチップの特性テストを終了する。
【００２８】
【発明の効果】
前述したように本発明によれば、一枚の半導体ウェーハ上に形成される強誘電体記憶素子のメインチップ特性をセルテストパターンを用いて評価し得る。従って、メインチップのメインセルに対する動作特性をセルテストパターンを用いて予測可能なので、メインチップの交流特性テストの進行の可否を予め判断し得る。結果的に、セルテストパターンの測定結果が所望の水準より悪い場合、長時間を要する交流特性テストを省略できるのでテスト時間を減少させ得る。また、強誘電体記憶素子の製造工程中に確認しにくい事故、例えば非正常的な洗浄工程などが進行された場合に、セルテストパターンが完成される段階でメインセル特性を前以て予測し得る。従って、残り工程の進行の可否を迅速に決定し得る。また、それぞれのウェーハに対してセルテストパターン測定結果をウェーハ内の位置別に評価して工程の均一性を分析し得る。
【００２９】
本発明は上述の実施例に限定されず、当業者の水準でその変形及び改良が可能である。例えば、本発明は強誘電体記憶素子にのみに限定されず、DRAMのような半導体記憶素子にも適用し得る。
【図面の簡単な説明】
【図１】強誘電体膜の典型的なヒステリシスループ曲線である。
【図２】一般の強誘電体記憶素子の単位セルを含む回路図の一部である。
【図３】本発明による強誘電体メモリセルテストパターンの等価回路図である。
【図４】図３に示されたセルテストパターンを用いて、強誘電体キャパシタの分極量を測定する方法を説明するための波形図である。
【図５】本発明による半導体記憶素子の特性を評価する方法を説明するためのフローチャートである。
【図１】
0003736119.tif 000004
【図２】
0003736119.tif 000005
【図３】
0003736119.tif 000006
【図４】
0003736119.tif 000007
【図５】
0003736119.tif 000008