(57)【特許請求の範囲】
【請求項１】
シリコン基板上に少なくとも一の金属を含む金属シリケート層を形成すると共に前記金属シリケート層上に前記一の金属を含む金属酸化物層を形成する工程（ａ）と、
前記金属酸化物層を除去して、前記金属シリケート層からなるゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｃ）とを備え、
前記一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は前記金属群のうちの２つ以上の金属からなる合金であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むターゲットを用いる反応性スパッタリング法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｄ）を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むソースガスを用いる化学気相成長法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｅ）を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記ソースガスをパルス状に供給することによって前記金属酸化物層を１分子層ずつ堆積する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記一の金属はＺｒであることを特徴とする半導体装置の製造方法。
【請求項６】
シリコン基板上に少なくとも一の金属を含む金属シリケート層を形成すると共に前記金属シリケート層上に前記一の金属を含む金属酸化物層を形成する工程（ａ）と、
前記金属酸化物層を除去した後に前記シリコン基板上に前記一の金属と異なる他の金属を含む他の金属酸化物層を形成することによって、前記金属シリケート層及び他の金属酸化物層からなるゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｃ）とを備え、
前記一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は前記金属群のうちの２つ以上の金属からなる合金であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むターゲットを用いる反応性スパッタリング法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｄ）を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むソースガスを用いる化学気相成長法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｅ）を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記ソースガスをパルス状に供給することによって前記金属酸化物層を１分子層ずつ堆積する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
前記一の金属はＺｒであり、
前記他の金属はＨｆであることを特徴とする半導体装置の製造方法。
【請求項１１】
シリコン基板における第１の素子形成領域及び第２の素子形成領域のそれぞれの上に少なくとも一の金属を含む金属シリケート層を形成すると共に前記金属シリケート層上に前記一の金属を含む金属酸化物層を形成する工程（ａ）と、
前記金属酸化物層における前記第１の素子形成領域上の部分を除去することによって、前記第１の素子形成領域上に前記金属シリケート層からなる第１のゲート絶縁膜を形成すると共に前記第２の素子形成領域上に前記金属シリケート層及び金属酸化物層からなる第２のゲート絶縁膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備え、
前記一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は前記金属群のうちの２つ以上の金属からなる合金であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むターゲットを用いる反応性スパッタリング法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｄ）を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むソースガスを用いる化学気相成長法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｅ）を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記ソースガスをパルス状に供給することによって前記金属酸化物層を１分子層ずつ堆積する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１に記載の半導体装置の製造方法において、
前記一の金属はＺｒであることを特徴とする半導体装置の製造方法。
【請求項１６】
シリコン基板における第１の素子形成領域及び第２の素子形成領域のそれぞれの上に少なくとも一の金属を含む金属シリケート層を形成すると共に前記金属シリケート層上に前記一の金属を含む金属酸化物層を形成する工程（ａ）と、
前記金属酸化物層における前記第１の素子形成領域上の部分を除去した後に前記第１の素子形成領域及び第２の素子形成領域のそれぞれの上に前記一の金属と異なる他の金属を含む他の金属酸化物層を形成することによって、前記第１の素子形成領域上に前記金属シリケート層及び他の金属酸化物層からなる第１のゲート絶縁膜を形成すると共に前記第２の素子形成領域上に前記金属シリケート層、金属酸化物層及び他の金属酸化物層からなる第２のゲート絶縁膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成すると共に前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備え、
前記一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は前記金属群のうちの２つ以上の金属からなる合金であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むターゲットを用いる反応性スパッタリング法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｄ）を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ａ）は、少なくとも前記一の金属を含むソースガスを用いる化学気相成長法によって、前記金属シリケート層及び金属酸化物層を形成する工程（ｅ）を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記ソースガスをパルス状に供給することによって前記金属酸化物層を１分子層ずつ堆積する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６に記載の半導体装置の製造方法において、
前記一の金属はＺｒであり、
前記他の金属はＨｆであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
［技術分野］
本発明は、高誘電体からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【０００２】
［背景技術］
近年、半導体装置における高集積化及び高速化を実現するための技術進展に伴って、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）の微細化が進められている。それに伴ってゲート絶縁膜の薄膜化が進められた結果、トンネル電流によりゲートリーク電流が増大してしまうという問題が顕在化してきた。この問題を抑制するために、ゲート絶縁膜の材料として、ＳｉＯ2 よりも誘電率の高いｈｉｇｈ−ｋ材料（以下、高誘電率材料と称する）、具体的にはＨｆＯ2 又はＺｒＯ2 等の絶縁性金属酸化物を用いることによって、薄いＳｉＯ2 膜と同等の容量（つまり小さいＳｉＯ2 換算膜厚）を有し、物理的膜厚の大きい（つまりリーク電流の小さい）ゲート絶縁膜を実現する手法が研究されている。
【０００３】
また、最近のシステムＬＳＩにおいては、演算処理を行なう内部回路、入出力を受け持つ周辺回路、及びＤＲＡＭ（Dynamic Random Access Memory）等のように、複数の機能を持つ回路を１つのチップ上に集積することが一般的になってきている。このようなシステムＬＳＩを構成するＭＯＳＦＥＴに対しては、それぞれの機能に応じて、リーク電流は大きくても高駆動力を実現できること、又は駆動力は低くてもリーク電流を低減できること等が求められる。そこで、ＭＯＳＦＥＴのゲート絶縁膜となるＳｉＯ2 膜の膜厚を、ＭＯＳＦＥＴの機能に応じて変える技術、つまり複数の膜厚を有するゲート絶縁膜を形成するマルチゲート絶縁膜技術が用いられている。
【０００４】
しかしながら、ゲート絶縁膜の材料として高誘電率材料を用いた場合、ゲートリーク電流の増大を防止できる一方、所望のＳｉＯ2 換算膜厚の実現が難しいという問題がある。
【０００５】
また、マルチゲート絶縁膜技術においても、ゲート絶縁膜の薄膜化に起因してゲートリーク電流が増大してしまうという問題がある。
【０００６】
［発明の開示］
前記に鑑み、本発明は、ＳｉＯ2 換算膜厚及びリーク電流が小さいゲート絶縁膜を実現できるようにすることを第１の目的とし、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるようにすることを第２の目的とする。
【０００７】
前記の目的を達成するために、本願発明者らが、ゲート絶縁膜の材料として高誘電率材料（具体的には金属酸化物）を用いても所望のＳｉＯ2 換算膜厚を実現できない原因について検討したところ、次のようなことが判明した。
【０００８】
すなわち、ゲート絶縁膜となる金属酸化物層をシリコン基板上に形成すると、シリコン基板と金属酸化物層との間に、シリコン、酸素、及び金属酸化物層中に含まれる金属の３元素からなる絶縁性の化合物層（以下、金属シリケート層と称する）が形成されてしまう。言い換えると、金属シリケート層と金属酸化物層との積層構造からなるゲート絶縁膜が形成されてしまう。このとき、金属シリケート層の誘電率は金属酸化物層の誘電率と比べて低いため、ゲート絶縁膜全体としての実効的な誘電率が低くなってしまう。その結果、所望のＳｉＯ2 換算膜厚を有するゲート絶縁膜を形成できないので、期待される高い駆動力を有するＭＯＳＦＥＴを実現すること、つまりＭＯＳＦＥＴを高性能化することができない。
【０００９】
図６は、ゲート絶縁膜を構成する高誘電率材料としてジルコニウム酸化物（ＺｒＯ2 ）を用いた従来の半導体装置、具体的には従来のＭＯＳＦＥＴの断面図である。
【００１０】
図６に示すように、シリコン基板１０上にゲート絶縁膜となるジルコニウム酸化物層１１が形成されている。このとき、シリコン基板１０とジルコニウム酸化物層１１との間には、ジルコニウムシリケート層１２が形成されてしまう。従って、ジルコニウム酸化物層１１とジルコニウムシリケート層１２との積層構造からなるゲート絶縁膜上にゲート電極１３が形成されてしまうことになる。
【００１１】
ところで、本願発明者らは、シリコン基板上に高誘電率材料層となる金属酸化物層を、例えば反応性スパッタリング法を用いて形成する場合、ターゲットからスパッタされて基板表面に打ち込まれる粒子やスパッタリング時に生成されるＯ2 プラズマを制御することによって、シリコン基板と金属酸化物層との間に、２〜３ｎｍ程度の均一な厚さとＳｉＯ2 膜よりも高い誘電率とを有する金属シリケート層を形成できることを見出した。そして、この金属シリケート層をゲート絶縁膜として利用することによって、つまり、金属酸化物層と共に金属シリケート層を形成した後に金属酸化物層を除去することによって、第１の目的を達成できること、つまり、ＳｉＯ2 換算膜厚及びリーク電流が小さいゲート絶縁膜を実現できることを見出した。尚、金属シリケート層の形成に、反応性スパッタリング法に代えて例えば化学気相成長法等を用いた場合にも、前述のような良質の金属シリケート層を形成できる。
【００１２】
また、本願発明者らは、金属酸化物層を除去した後に金属シリケート層上に他の金属酸化物層を形成すると、基板との反応を意識せずに他の金属酸化物層を設計通りに形成できるので、金属シリケート層と他の金属酸化物層との積層構造をゲート絶縁膜として利用することによっても、第１の目的を達成できることを見出した。
【００１３】
さらに、本願発明者らは、金属酸化物層と共に金属シリケート層を形成した後に金属酸化物層を部分的に除去することによって、薄いゲート絶縁膜として金属シリケート層の単層構造を用い且つ厚いゲート絶縁膜として金属シリケート層と金属酸化物層との積層構造を用いたマルチゲート絶縁膜技術を実現できることを見出した。これにより、第２の目的、つまり、マルチゲート絶縁膜技術におけるゲートリーク電流の抑制を達成することができる。このとき、薄いゲート絶縁膜として金属シリケート層と他の金属酸化物層との積層構造を用いてもよい。
【００１４】
本発明は、以上の知見に基づきなされたものであって、具体的には、前記の第１の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、シリコン基板上に少なくとも一の金属を含む金属シリケート層を形成すると共に金属シリケート層上に一の金属を含む金属酸化物層を形成する工程（ａ）と、金属酸化物層を除去して、金属シリケート層からなるゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｃ）とを備えている。
【００１５】
第１の半導体装置の製造方法によると、一の金属を含む金属シリケート層及び金属酸化物層をシリコン基板上に順次形成した後、金属酸化物層を除去して金属シリケート層からなるゲート絶縁膜を形成する。このとき、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を形成できると共に、例えばスパッタ条件又は成長条件等の制御によって金属シリケート層の厚さを容易に調節できる。従って、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。
【００１６】
前記の第１の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、シリコン基板上に少なくとも一の金属を含む金属シリケート層を形成すると共に金属シリケート層上に一の金属を含む金属酸化物層を形成する工程（ａ）と、金属酸化物層を除去した後にシリコン基板上に一の金属と異なる他の金属を含む他の金属酸化物層を形成することによって、金属シリケート層及び他の金属酸化物層からなるゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｃ）とを備えている。
【００１７】
第２の半導体装置の製造方法によると、一の金属を含む金属シリケート層及び金属酸化物層をシリコン基板上に順次形成し、その後、金属酸化物層を除去した後に一の金属と異なる他の金属を含む他の金属酸化物層を形成して、金属シリケート層及び他の金属酸化物層からなるゲート絶縁膜を形成する。このとき、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を形成できると共に、例えばスパッタ条件又は成長条件等の制御によって金属シリケート層の厚さを容易に調節できる。また、金属シリケート層上に他の金属酸化物層を別途形成するため、シリコン基板との反応を意識せずに他の金属酸化物層を設計通りに形成できる。従って、金属シリケート層と他の金属酸化物層との積層構造によって、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。
【００１８】
また、第２の半導体装置の製造方法によると、金属シリケート層と他の金属酸化物層との積層構造を、所望の厚さ構成を有するように簡単に形成できるので、ＭＯＳＦＥＴに要求される機能に応じたゲート絶縁膜の設計、例えば高駆動力化と低消費電力化との両立を目指したゲート絶縁膜等の設計が容易になる。
【００１９】
尚、第２の半導体装置の製造方法においては、金属シリケート層が基板界面で熱的に安定するように、且つ、金属シリケート層がシリコン結晶に大きな歪みを与えて移動度を劣化させることのないように、一の金属を選ぶことが好ましい。また、他の金属を含む他の金属酸化物層の誘電率が、一の金属を含む金属酸化物層の誘電率よりも高くなるように他の金属を選ぶことが好ましい。
【００２０】
前記の第２の目的を達成するために、本発明に係る第３の半導体装置の製造方法は、シリコン基板における第１の素子形成領域及び第２の素子形成領域のそれぞれの上に少なくとも一の金属を含む金属シリケート層を形成すると共に金属シリケート層上に一の金属を含む金属酸化物層を形成する工程（ａ）と、金属酸化物層における第１の素子形成領域上の部分を除去することによって、第１の素子形成領域上に金属シリケート層からなる第１のゲート絶縁膜を形成すると共に第２の素子形成領域上に金属シリケート層及び金属酸化物層からなる第２のゲート絶縁膜を形成する工程（ｂ）と、第１のゲート絶縁膜上に第１のゲート電極を形成すると共に第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備えている。
【００２１】
第３の半導体装置の製造方法によると、一の金属を含む金属シリケート層及び金属酸化物層をシリコン基板上に順次形成し、その後、金属酸化物層を部分的に除去して、金属シリケート層からなる第１のゲート絶縁膜と、金属シリケート層及び金属酸化物層からなる第２のゲート絶縁膜を形成する。すなわち、第３の半導体装置の製造方法は、薄いゲート絶縁膜として金属シリケート層の単層構造を用い且つ厚いゲート絶縁膜として金属シリケート層及び金属酸化物層の積層構造を用いたマルチゲート絶縁膜技術である。また、第３の半導体装置の製造方法では、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を形成できると共に、例えばスパッタ条件又は成長条件等の制御によって金属シリケート層の厚さを容易に調節できる。従って、薄いゲート絶縁膜（第１のゲート絶縁膜）において小さいＳｉＯ2 換算膜厚と小さいリーク電流とを実現できるため、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜によって駆動力の向上を優先したＭＯＳＦＥＴを実現できると同時に、第２のゲート絶縁膜によって消費電力の低減を優先したＭＯＳＦＥＴを実現できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【００２２】
前記の第２の目的を達成するために、本発明に係る第４の半導体装置の製造方法は、シリコン基板における第１の素子形成領域及び第２の素子形成領域のそれぞれの上に少なくとも一の金属を含む金属シリケート層を形成すると共に金属シリケート層上に一の金属を含む金属酸化物層を形成する工程（ａ）と、金属酸化物層における第１の素子形成領域上の部分を除去した後に第１の素子形成領域及び第２の素子形成領域のそれぞれの上に一の金属と異なる他の金属を含む他の金属酸化物層を形成することによって、第１の素子形成領域上に金属シリケート層及び他の金属酸化物層からなる第１のゲート絶縁膜を形成すると共に第２の素子形成領域上に金属シリケート層、金属酸化物層及び他の金属酸化物層からなる第２のゲート絶縁膜を形成する工程（ｂ）と、第１のゲート絶縁膜上に第１のゲート電極を形成すると共に第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備えている。
【００２３】
第４の半導体装置の製造方法によると、一の金属を含む金属シリケート層及び金属酸化物層をシリコン基板上に順次形成し、その後、金属酸化物層を部分的に除去した後に一の金属と異なる他の金属を含む他の金属酸化物層を形成して、金属シリケート層及び他の金属酸化物層からなる第１のゲート絶縁膜と、金属シリケート層、金属酸化物層及び他の金属酸化物層からなる第２のゲート絶縁膜を形成する。すなわち、第４の半導体装置の製造方法は、薄いゲート絶縁膜として金属シリケート層及び他の金属酸化物層の積層構造を用い且つ厚いゲート絶縁膜として金属シリケート層、金属酸化物層及び他の金属酸化物層の積層構造を用いたマルチゲート絶縁膜技術である。また、第４の半導体装置の製造方法では、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を形成できると共に、例えばスパッタ条件又は成長条件等の制御によって金属シリケート層の厚さを容易に調節できる。さらに、第４の半導体装置の製造方法では、金属シリケート層又は金属酸化物層の上に他の金属酸化物層を別途形成するため、シリコン基板との反応を意識せずに他の金属酸化物層を設計通りに形成できる。従って、金属シリケート層と他の金属酸化物層との積層構造によって、薄いゲート絶縁膜（第１のゲート絶縁膜）において小さいＳｉＯ2 換算膜厚と小さいリーク電流とを実現できるため、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜によって駆動力の向上を優先したＭＯＳＦＥＴを実現できると同時に、第２のゲート絶縁膜によって消費電力の低減を優先したＭＯＳＦＥＴを実現できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【００２４】
また、第４の半導体装置の製造方法によると、金属シリケート層と他の金属酸化物層との積層構造、又は金属シリケート層と金属酸化物層と他の金属酸化物層との積層構造を、所望の厚さ構成を有するように簡単に形成できるので、ＭＯＳＦＥＴに要求される機能に応じたゲート絶縁膜の設計、例えば高駆動力化と低消費電力化との両立を目指したゲート絶縁膜等の設計が容易になる。
【００２５】
尚、第４の半導体装置の製造方法においては、金属シリケート層が基板界面で熱的に安定するように、且つ、金属シリケート層がシリコン結晶に大きな歪みを与えて移動度を劣化させることのないように、一の金属を選ぶことが好ましい。また、他の金属を含む他の金属酸化物層の誘電率が、一の金属を含む金属酸化物層の誘電率よりも高くなるように他の金属を選ぶことが好ましい。
【００２６】
第１〜第４の半導体装置の製造方法において、工程（ａ）は、少なくとも一の金属を含むターゲットを用いる反応性スパッタリング法によって、金属シリケート層及び金属酸化物層を形成する工程（ｄ）を含むことが好ましい。
【００２７】
このようにすると、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を確実に形成できると共に、スパッタ条件の制御によって金属シリケート層の厚さを確実に調節できる。
【００２８】
第１〜第４の半導体装置の製造方法において、工程（ａ）は、少なくとも一の金属を含むソースガスを用いる化学気相成長法によって、金属シリケート層及び金属酸化物層を形成する工程（ｅ）を含むことが好ましい。
【００２９】
このようにすると、均一な厚さとＳｉＯ2 よりも高い誘電率とを有する金属シリケート層を確実に形成できると共に、成長条件の制御によって金属シリケート層の厚さを確実に調節できる。
【００３０】
また、この場合、工程（ｅ）は、ソースガスをパルス状に供給することによって金属酸化物層を１分子層ずつ堆積する工程を含むことが好ましい。
【００３１】
このようにすると、金属シリケート層の厚さにおける制御性及び均一性の向上を図ることができる。
【００３２】
第１〜第４の半導体装置の製造方法において、一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は該金属群のうちの２つ以上の金属からなる合金であることが好ましい。
【００３３】
このようにすると、金属シリケート層の誘電率が確実にＳｉＯ2 の誘電率よりも高くなる。また、第１又は第３の半導体装置の製造方法においては、一の金属がＺｒであることが特に好ましく、第２又は第４の半導体装置の製造方法においては、一の金属がＺｒであり、他の金属がＨｆであることが特に好ましい。
【００３４】
前記の第１の目的を達成するために、本発明に係る第１の半導体装置は、一の金属を含む金属シリケート層、及び一の金属と異なる他の金属を含む金属酸化物層が順次積層されてなるゲート絶縁膜を有するＭＯＳＦＥＴを備えている。
【００３５】
すなわち、第１の半導体装置は、本発明に係る第２の半導体装置の製造方法によって形成される半導体装置であり、第１の半導体装置によると、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。また、ＭＯＳＦＥＴに要求される機能に応じたゲート絶縁膜の設計が容易になる。
【００３６】
前記の第２の目的を達成するために、本発明に係る第２の半導体装置は、一の金属を含む金属シリケート層からなる第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、金属シリケート層、及び一の金属を含む金属酸化物層が順次積層されてなる第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴとを備えている。
【００３７】
すなわち、第２の半導体装置は、本発明に係る第３の半導体装置の製造方法によって形成される半導体装置であり、第２の半導体装置によると、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴにおいて駆動力の向上を優先できると共に、第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴにおいて消費電力の低減を優先できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【００３８】
前記の第２の目的を達成するために、本発明に係る第３の半導体装置は、一の金属を含む金属シリケート層、及び一の金属と異なる他の金属を含む金属酸化物層が順次積層されてなる第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴと、金属シリケート層、一の金属を含む金属酸化物層、他の金属を含む金属酸化物層が順次積層されてなる第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴとを備えている。
【００３９】
すなわち、第３の半導体装置は、本発明に係る第４の半導体装置の製造方法によって形成される半導体装置であり、第３の半導体装置によると、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜を有する第１のＭＯＳＦＥＴにおいて駆動力の向上を優先できると共に、第２のゲート絶縁膜を有する第２のＭＯＳＦＥＴにおいて消費電力の低減を優先できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。さらに、ＭＯＳＦＥＴに要求される機能に応じたゲート絶縁膜の設計が容易になる。
【００４０】
第１〜第３の半導体装置において、一の金属は、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ及びＬａにより構成される金属群のうちの１つの金属、又は該金属群のうちの２つ以上の金属からなる合金であることが好ましい。
【００４１】
このようにすると、金属シリケート層の誘電率が確実にＳｉＯ2 の誘電率よりも高くなる。
【００４２】
第２又は第３の半導体装置において、第１のＭＯＳＦＥＴが内部回路に用いられていると共に第２のＭＯＳＦＥＴが周辺回路に用いられていることが好ましい。
【００４３】
このようにすると、駆動力が高く且つ消費電力が低い内部回路と、消費電力が低い周辺回路とを備えたシステムＬＳＩを実現できる。
【００４４】
第２又は第３の半導体装置において、第１のＭＯＳＦＥＴがロジック部に用いられていると共に第２のＭＯＳＦＥＴがＤＲＡＭ部に用いられていることが好ましい。
【００４５】
このようにすると、駆動力が高く且つ消費電力が低いロジック部と、消費電力が低いＤＲＡＭ部とを備えたシステムＬＳＩを実現できる。
【００４６】
［発明を実施するための最良の形態］
〈第１の実施形態〉
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＯＳＦＥＴを例として図面を参照しながら説明する。
【００４７】
図１（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４８】
第１の実施形態に係る半導体装置の製造方法の特徴は、シリコン基板上に金属シリケート層を形成すると共に金属シリケート層上に金属酸化物層を形成した後、金属酸化物層を除去して、金属シリケート層からなるゲート絶縁膜を形成することである。第１の実施形態では、金属シリケート層及び金属酸化物層を形成するため、例えば反応性スパッタリング法を用いる。
【００４９】
具体的には、まず、図１（ａ）に示すように、例えばｐ型のシリコン基板１００に周知の方法を用いて素子分離１０１を形成する。その後、例えばＡｒガスとＯ2 ガスとの混合ガス中において、例えばジルコニウム（Ｚｒ）からなる金属ターゲットに対して反応性スパッタリングを行なうことにより、シリコン基板１００上に高誘電率材料層となる例えば厚さ５ｎｍ程度のジルコニウム酸化物層（ＺｒＯ2 層）１０２を堆積する。このとき、シリコン基板１００とジルコニウム酸化物層１０２との界面に、ジルコニウム、シリコン及び酸素の３元素化合物（具体的にはＺｒＳｉxＯy（ｘ、ｙ＞０））からなるジルコニウムシリケート層１０３が形成される。
【００５０】
ここで、ジルコニウムシリケート層１０３の形成過程について詳しく説明する。まず、スパッタリング時の放電により生じたＯ2 プラズマがシリコン基板１００の表面を酸化させると共に金属ターゲットの表面を酸化させる。その後、金属ターゲット表面に形成されたジルコニウム酸化物がスパッタされて、シリコン基板１００の表面に形成されたシリコン酸化物層に打ち込まれると共に、ジルコニウム酸化物とシリコン酸化物とがミキシングされる結果、ジルコニウムシリケート層１０３が形成される。
【００５１】
本願発明者らは、このように形成されたジルコニウムシリケート層１０３の誘電率が、ＳｉＯ2 の誘電率の約２倍であることを見出した。このことは、例えば約１．５ｎｍという極めて薄いＳｉＯ2 換算膜厚を有するジルコニウムシリケート層を形成する場合に、その物理的厚さを約３ｎｍと比較的厚くしてもよいことを意味している。
【００５２】
また、本願発明者らは、図２に示すように、ジルコニウム酸化物層１０２の堆積時間に比例して、ジルコニウムシリケート層１０３の堆積厚さが増大していくことを見出した。図２に示す結果は、特定のスパッタ条件（チャンバー内圧力：０．４ｋＰａ、放電パワー：２００Ｗ、Ａｒ／Ｏ2 流量比（標準状態における１分間当たりの流量比）：１０／１０ｃｃ）において得られたものである。すなわち、スパッタ条件を変えることにより、ジルコニウム酸化物層１０２の堆積厚さとジルコニウムシリケート層１０３の堆積厚さとの関係を変化させることができ、それによってジルコニウム酸化物層１０２とジルコニウムシリケート層１０３との積層構造における厚さ構成を任意に設定できることはいうまでもない。尚、参考のため、図２において、ジルコニウム酸化物層１０２の堆積時間とジルコニウム酸化物層１０２の堆積厚さとの関係も示している。
【００５３】
次に、図１（ｂ）に示すように、例えば希フッ酸溶液を用いてジルコニウム酸化物層１０２を除去する。このとき、ジルコニウムシリケート層１０３のエッチレートがジルコニウム酸化物層１０２のエッチレートよりも小さいので、ジルコニウムシリケート層１０３のみを残存させることができる。これにより、ジルコニウムシリケート層１０３からなるゲート絶縁膜１０４（図１（ｃ）参照）を形成することができる。
【００５４】
次に、図１（ｃ）に示すように、ゲート絶縁膜１０４の上にゲート電極１０５を形成する。その後、ゲート電極１０５の両側面にサイドウォール絶縁膜１０６を形成すると共に、シリコン基板１００におけるゲート電極１０５の両側にソース領域及びドレイン領域となる不純物拡散層１０７を形成する。その後、ゲート電極１０５等の上を含むシリコン基板１００の上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８の上に配線１０９を形成する。尚、配線１０９は、不純物拡散層１０７と接続するように層間絶縁膜１０８に設けられたプラグを有する。
【００５５】
以上に説明したように、第１の実施形態によると、シリコン基板１００上にジルコニウムシリケート層１０３を形成すると共にジルコニウムシリケート層１０３の上にジルコニウム酸化物層１０２を形成し、その後、ジルコニウム酸化物層１０２を除去してジルコニウムシリケート層１０３からなるゲート絶縁膜１０４を形成する。このとき、ジルコニウムからなるターゲットを用いる反応性スパッタリング法によって、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層１０３を確実に形成できると共に、スパッタ条件の制御によってジルコニウムシリケート層１０３の厚さを容易且つ確実に調節できる。従って、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜１０４を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。
【００５６】
尚、第１の実施形態において、金属ターゲットの材料としてジルコニウム（Ｚｒ）を用いたが、これに代えて、反応性スパッタリングにより高誘電率（ＳｉＯ2 よりも高い誘電率）を有する化合物（酸化物）が得られる他の材料、例えばＨｆ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を用いてもよい。このとき、金属ターゲットが酸素や微量のシリコンを含んでいてもよい。
【００５７】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法についてｎ型ＭＯＳＦＥＴを例として説明する。
【００５８】
第１の実施形態の変形例が第１の実施形態と異なっている点は、図１（ａ）に示す工程において、反応性スパッタリング法に代えて化学気相成長法を用いてジルコニウムシリケート層１０３及びジルコニウム酸化物層１０２を形成することである。
【００５９】
具体的には、素子分離１０１の形成後、まず、化学気相成長工程の初期過程として、高温のＨ2 Ｏ雰囲気においてシリコン基板１００の表面に１ｎｍ程度の酸化膜（シリコン酸化物層）を形成する。その後、Ｈ2 ＯとＺｒＣｌ4 との混合ガスをソースガスとして用いた化学気相成長法によって、シリコン基板１００上にジルコニウム酸化物層１０２を形成する。このとき、ジルコニウムを含むソースガスとシリコン酸化物層との間で反応が生じて、シリコン基板１００とジルコニウム酸化物層１０２との界面に、ジルコニウム、シリコン及び酸素の３元素化合物からなるジルコニウムシリケート層１０３が形成される。このように形成されたジルコニウムシリケート層１０３は、反応性スパッタリング法を用いた場合（第１の実施形態）と同様の性質を有している。また、成長条件、例えばソースガスにおける各ガス成分の流量比、又は成長温度若しくは成長時間等を変えることにより、ジルコニウム酸化物層１０２とジルコニウムシリケート層１０３との積層構造における厚さ構成を任意に設定できる。
【００６０】
従って、第１の実施形態の変形例によると、第１の実施形態と同様の効果を得ることができる。
【００６１】
詳しくは、第１の実施形態の変形例によると、シリコン基板１００上にジルコニウムシリケート層１０３を形成すると共にジルコニウムシリケート層１０３の上にジルコニウム酸化物層１０２を形成し、その後、ジルコニウム酸化物層１０２を除去してジルコニウムシリケート層１０３からなるゲート絶縁膜１０４を形成する。このとき、ジルコニウムを含むソースガスを用いる化学気相成長法によって、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層１０３を確実に形成できると共に、成長条件の制御によってジルコニウムシリケート層１０３の厚さを容易且つ確実に調節できる。従って、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜１０４を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。
【００６２】
尚、第１の実施形態の変形例において、ジルコニウム（Ｚｒ）を含むソースガスを用いたが、これに代えて、化学気相成長法により高誘電率の化合物（酸化物）が得られる他の材料（例えばＨｆ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金）を含むソースガスを用いてもよい。
【００６３】
また、第１の実施形態の変形例において、化学気相成長法として通常の熱ＣＶＤ法等を用いてもよいし、又は、ソースガスをパルス状に（間欠的に）供給することによってジルコニウム酸化物層等の金属酸化物層を１分子層ずつ堆積するＡＬＤ（Atomic layer Deposition ）法（Dae-Gyu Park等、2000 Symposium on VLSI Technology Digest of Technical papers  p46-47、又はDae-Gyu Park等、Applied Physics Letters、Volume77(Number14)、2000  p2207-2209 等参照）を用いてもよい。ＡＬＤ法を用いる場合、ジルコニウムシリケート層等の金属シリケート層の厚さにおける制御性及び均一性の向上を図ることができる。
【００６４】
また、第１の実施形態及びその変形例において、金属シリケート層及び金属酸化物層を形成するために反応性スパッタリング法又は化学気相成長法を用いたが、これに限られず、前述のジルコニウムシリケート層１０３のような良質の金属シリケート層を形成できる他の成膜方法を用いてもよいことは言うまでもない。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＯＳＦＥＴを例として図面を参照しながら説明する。
【００６６】
図３（ａ）、（ｂ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６７】
第２の実施形態に係る半導体装置の製造方法の特徴は、シリコン基板上に金属シリケート層を形成すると共に金属シリケート層上に金属酸化物層を形成し、その後、金属酸化物層を除去した後に他の金属酸化物層を形成することによって、金属シリケート層及び他の金属酸化物層からなるゲート絶縁膜を形成することである。尚、第２の実施形態においては、図１（ｂ）に示す工程までは第１の実施形態又はその変形例と同様の工程を行なう。
【００６８】
すなわち、まず、図１（ａ）及び（ｂ）に示すように、例えば反応性スパッタリング法又は化学気相成長法等を用いてシリコン基板１００上にジルコニウムシリケート層１０３を形成すると共にジルコニウムシリケート層１０３の上にジルコニウム酸化物層１０２を形成し、その後、ジルコニウムシリケート層１０３のみが残存するようにジルコニウム酸化物層１０２を除去する。
【００６９】
次に、図３（ａ）に示すように、例えば反応性スパッタリング法を用いてジルコニウムシリケート層１０３の上に、高誘電率材料層となる厚さ５ｎｍ程度のハフニウム酸化物層（ＨｆＯ2 層）１１０を形成する。これにより、ジルコニウムシリケート層１０３とハフニウム酸化物層１１０との積層構造からなるゲート絶縁膜１０４（図３（ｂ）参照）を形成することができる。このとき、ハフニウム酸化物層１１０の誘電率は、ジルコニウム酸化物層１０２の誘電率よりも高いので、同じ厚さで比べた場合、ジルコニウムシリケート層１０３とハフニウム酸化物層１１０との積層構造の方が、ジルコニウムシリケート層１０３とジルコニウム酸化物層１０２との積層構造よりもＳｉＯ2 換算膜厚が小さくなる。
【００７０】
次に、図３（ｂ）に示すように、ゲート絶縁膜１０４の上にゲート電極１０５を形成する。その後、ゲート電極１０５の両側面にサイドウォール絶縁膜１０６を形成すると共に、シリコン基板１００におけるゲート電極１０５の両側にソース領域及びドレイン領域となる不純物拡散層１０７を形成する。その後、ゲート電極１０５等の上を含むシリコン基板１００の上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８の上に配線１０９を形成する。尚、配線１０９は、不純物拡散層１０７と接続するように層間絶縁膜１０８に設けられたプラグを有する。
【００７１】
以上に説明したように、第２の実施形態によると、シリコン基板１００上にジルコニウムシリケート層１０３を形成すると共にジルコニウムシリケート層１０３の上にジルコニウム酸化物層１０２を形成し、その後、ジルコニウム酸化物層１０２を除去した後にハフニウム酸化物層１１０を形成して、ジルコニウムシリケート層１０３及びハフニウム酸化物層１１０からなるゲート絶縁膜１０４を形成する。このとき、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層１０３を形成できると共に、例えばスパッタ条件又は成長条件等の制御によってジルコニウムシリケート層１０３の厚さを容易に調節できる。また、ジルコニウムシリケート層１０３上にハフニウム酸化物層１１０を別途形成するため、シリコン基板１００との反応を意識せずにハフニウム酸化物層１１０を設計通りに形成できる。従って、ジルコニウムシリケート層１０３とハフニウム酸化物層１１０との積層構造によって、ＳｉＯ2 換算膜厚及びリーク電流の小さいゲート絶縁膜１０４を実現できるので、所望の駆動力を有する低消費電力のＭＯＳＦＥＴを実現できる。
【００７２】
また、第２の実施形態によると、ジルコニウムシリケート層１０３とハフニウム酸化物層１１０との積層構造を、所望の厚さ構成を有するように簡単に形成できるので、ＭＯＳＦＥＴに要求される機能に応じたゲート絶縁膜１０４の設計、例えば高駆動力化と低消費電力化との両立を目指したゲート絶縁膜等の設計が容易になる。
【００７３】
尚、第２の実施形態において、ジルコニウムからなるターゲットを用いる反応性スパッタリング法によって、又はジルコニウムを含むソースガスを用いる化学気相成長法によって、ジルコニウムシリケート層１０３及びジルコニウム酸化物層１０２を形成することが好ましい。このようにすると、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層１０３を確実に形成できると共に、スパッタ条件又は成長条件の制御によってジルコニウム酸化物層１０２の厚さを確実に調節できる。ここで、化学気相成長法としては、通常の熱ＣＶＤ法又はＡＬＤ法等を用いてもよい。ＡＬＤ法を用いる場合、ジルコニウムシリケート層１０３の厚さにおける制御性及び均一性の向上を図ることができる。また、反応性スパッタリング法又は化学気相成長法に代えて、良質のジルコニウムシリケート層１０３を形成できる他の成膜方法を用いてもよいことは言うまでもない。
【００７４】
また、第２の実施形態において、ゲート絶縁膜１０４の下層となる金属シリケート層としてジルコニウムシリケート層１０３を用いたが、これに限られず、該金属シリケート層は、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を含むことが好ましい。このようにすると、該金属シリケート層の誘電率が確実にＳｉＯ2 の誘電率よりも高くなる。
【００７５】
また、第２の実施形態において、ゲート絶縁膜１０４の上層となる他の金属酸化物層としてハフニウム酸化物層１１０を用いたが、これに限られず、他の金属酸化物層は、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を含むことが好ましい。但し、ゲート絶縁膜１０４の下層となる金属シリケート層に含まれる一の金属と、他の金属酸化物層に含まれる他の金属とは異なっていることが好ましい。
【００７６】
また、第２の実施形態において、ゲート絶縁膜１０４の下層となる金属シリケート層に含まれる一の金属は、該金属シリケート層が基板界面で熱的に安定するように、且つ、該金属シリケート層がシリコン結晶に大きな歪みを与えて移動度を劣化させることのないように選ばれることが好ましい。また、ゲート絶縁膜１０４の上層となる他の金属酸化物層に含まれる他の金属は、該他の金属酸化物層の誘電率が、金属シリケート層と同じ一の金属を含む金属酸化物層よりも高くなるように選ばれることが好ましい。
【００７７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＯＳＦＥＴを例として図面を参照しながら説明する。
【００７８】
図４（ａ）〜（ｅ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７９】
第３の実施形態に係る半導体装置の製造方法の特徴は、シリコン基板上に金属シリケート層を形成すると共に金属シリケート層上に金属酸化物層を形成した後、金属酸化物層を部分的に除去して、金属シリケート層からなる第１のゲート絶縁膜と、金属シリケート層及び金属酸化物層からなる第２のゲート絶縁膜とを形成することである。第３の実施形態では、金属シリケート層及び金属酸化物層を形成するため、例えば反応性スパッタリング法を用いる。
【００８０】
具体的には、まず、図４（ａ）に示すように、例えばｐ型のシリコン基板２００に周知の方法を用いて素子分離２０１を形成することにより、第１のデバイス形成領域ＲA 及び第２のデバイス形成領域ＲB を規定する。その後、例えばＡｒガスとＯ2 ガスとの混合ガス中において、例えばジルコニウム（Ｚｒ）からなる金属ターゲットに対して反応性スパッタリングを行なうことにより、第１のデバイス形成領域ＲA 及び第２のデバイス形成領域ＲB のそれぞれの上に、高誘電率材料層となる例えば厚さ５ｎｍ程度のジルコニウム酸化物層（ＺｒＯ2 層）２０２を堆積する。このとき、シリコン基板２００とジルコニウム酸化物層２０２との界面に、ジルコニウム、シリコン及び酸素の３元素化合物（具体的にはＺｒＳｉxＯy（ｘ、ｙ＞０））からなるジルコニウムシリケート層２０３が形成される。尚、ジルコニウムシリケート層２０３の具体的な形成過程及び特性は、第１の実施形態のジルコニウムシリケート層１０３と同様である。
【００８１】
次に、図４（ｂ）に示すように、ジルコニウム酸化物層２０２における第２のデバイス形成領域ＲB 上の部分を覆うようにレジストパターン２５０を形成する。その後、図４（ｃ）に示すように、レジストパターン２５０をマスクとして、例えば希フッ酸溶液を用いてジルコニウム酸化物層２０２における第１のデバイス形成領域ＲA 上の部分を除去する。このとき、ジルコニウムシリケート層２０３のエッチレートがジルコニウム酸化物層２０２のエッチレートよりも小さいので、第１のデバイス形成領域ＲA 上においてジルコニウムシリケート層２０３のみを残存させることができる。これにより、第１のデバイス形成領域ＲA 上にジルコニウムシリケート層２０３からなる第１のゲート絶縁膜２０４Ａ（図４（ｅ）参照）を形成できると共に、第２のデバイス形成領域ＲB 上にジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２からなる第２のゲート絶縁膜２０４Ｂ（図４（ｅ）参照）を形成できる。
【００８２】
次に、図４（ｄ）に示すように、レジストパターン２５０を除去した後、図４（ｅ）に示すように、第１のゲート絶縁膜２０４Ａ上に第１のゲート電極２０５Ａを形成すると共に、第２のゲート絶縁膜２０４Ｂ上に第２のゲート電極２０５Ｂを形成する。その後、第１のゲート電極２０５Ａの両側面に第１のサイドウォール絶縁膜２０６Ａを形成すると共に、第２のゲート電極２０５Ｂの両側面に第２のサイドウォール絶縁膜２０６Ｂを形成する。また、シリコン基板２００における第１のゲート電極２０５Ａの両側にソース領域及びドレイン領域となる第１の不純物拡散層２０７Ａを形成すると共に、シリコン基板２００における第２のゲート電極２０５Ｂの両側にソース領域及びドレイン領域となる第２の不純物拡散層２０７Ｂを形成する。その後、第１のゲート電極２０５Ａ及び第２のゲート電極２０５Ｂ等の上を含むシリコン基板２００の上に層間絶縁膜２０８を形成する。その後、層間絶縁膜２０８の上に第１の配線２０９Ａ及び第２の配線２０９Ｂを形成する。尚、第１の配線２０９Ａは、第１の不純物拡散層２０７Ａと接続するように層間絶縁膜２０８に設けられたプラグを有し、第２の配線２０９Ｂは、第２の不純物拡散層２０７Ｂと接続するように層間絶縁膜２０８に設けられたプラグを有する。
【００８３】
以上に説明したように、第３の実施形態によると、シリコン基板２００上にジルコニウムシリケート層２０３を形成すると共にジルコニウムシリケート層２０３の上にジルコニウム酸化物層２０２を形成し、その後、ジルコニウム酸化物層２０２を部分的に除去して、ジルコニウムシリケート層２０３からなる第１のゲート絶縁膜２０４Ａと、ジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２からなる第２のゲート絶縁膜２０４Ｂとを形成する。すなわち、第３の実施形態は、薄いゲート絶縁膜としてジルコニウムシリケート層２０３の単層構造を用い且つ厚いゲート絶縁膜としてジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２の積層構造を用いたマルチゲート絶縁膜技術である。また、第３の実施形態では、ジルコニウムからなるターゲットを用いる反応性スパッタリング法によって、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層２０３を確実に形成できると共に、スパッタ条件の制御によってジルコニウムシリケート層２０３の厚さを容易且つ確実に調節できる。従って、薄いゲート絶縁膜（第１のゲート絶縁膜２０４Ａ）において小さいＳｉＯ2 換算膜厚と小さいリーク電流とを実現できるため、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜２０４Ａによって駆動力の向上を優先したＭＯＳＦＥＴを実現できると同時に、第２のゲート絶縁膜２０４Ｂによって消費電力の低減を優先したＭＯＳＦＥＴを実現できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【００８４】
尚、第３の実施形態において、金属ターゲットの材料としてジルコニウム（Ｚｒ）を用いたが、これに代えて、反応性スパッタリングにより高誘電率（ＳｉＯ2 よりも高い誘電率）を有する化合物（酸化物）が得られる他の材料、例えばＨｆ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を用いてもよい。このとき、金属ターゲットが酸素や微量のシリコンを含んでいてもよい。
【００８５】
また、第３の実施形態において、第１のゲート絶縁膜２０４Ａを有するＭＯＳＦＥＴを内部回路に用いると共に、第２のゲート絶縁膜２０４Ｂを有するＭＯＳＦＥＴを周辺回路に用いることが好ましい。このようにすると、駆動力が高く且つ消費電力が低い内部回路と、消費電力が低い周辺回路とを備えたシステムＬＳＩを実現できる。
【００８６】
また、第３の実施形態において、第１のゲート絶縁膜２０４Ａを有するＭＯＳＦＥＴをロジック部に用いると共に、第２のゲート絶縁膜２０４Ｂを有するＭＯＳＦＥＴをＤＲＡＭ部に用いることが好ましい。このようにすると、駆動力が高く且つ消費電力が低いロジック部と、消費電力が低いＤＲＡＭ部とを備えたシステムＬＳＩを実現できる。
【００８７】
（第３の実施形態の変形例）
以下、本発明の第３の実施形態の変形例に係る半導体装置の製造方法についてｎ型ＭＯＳＦＥＴを例として説明する。
【００８８】
第３の実施形態の変形例が第３の実施形態と異なっている点は、図４（ａ）に示す工程において、反応性スパッタリング法に代えて化学気相成長法を用いてジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２を形成することである。
【００８９】
具体的には、素子分離２０１の形成後、まず、化学気相成長工程の初期過程として、高温のＨ2 Ｏ雰囲気においてシリコン基板２００の表面に１ｎｍ程度の酸化膜（シリコン酸化物層）を形成する。その後、Ｈ2 ＯとＺｒＣｌ4 との混合ガスをソースガスとして用いた化学気相成長法によって、シリコン基板２００上にジルコニウム酸化物層２０２を形成する。このとき、ジルコニウムを含むソースガスとシリコン酸化物層との間で反応が生じて、シリコン基板２００とジルコニウム酸化物層２０２との界面に、ジルコニウム、シリコン及び酸素の３元素化合物からなるジルコニウムシリケート層２０３が形成される。このように形成されたジルコニウムシリケート層２０３は、反応性スパッタリング法を用いた場合（第３の実施形態）と同様の性質を有している。また、成長条件、例えばソースガスにおける各ガス成分の流量比、又は成長温度若しくは成長時間等を変えることにより、ジルコニウム酸化物層２０２とジルコニウムシリケート層２０３との積層構造における厚さ構成を任意に設定できる。
【００９０】
従って、第３の実施形態の変形例によると、第３の実施形態と同様の効果を得ることができる。
【００９１】
詳しくは、第３の実施形態の変形例によると、シリコン基板２００上にジルコニウムシリケート層２０３を形成すると共にジルコニウムシリケート層２０３の上にジルコニウム酸化物層２０２を形成し、その後、ジルコニウム酸化物層２０２を部分的に除去して、ジルコニウムシリケート層２０３からなる第１のゲート絶縁膜２０４Ａと、ジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２からなる第２のゲート絶縁膜２０４Ｂとを形成する。すなわち、第３の実施形態の変形例は、薄いゲート絶縁膜としてジルコニウムシリケート層２０３の単層構造を用い且つ厚いゲート絶縁膜としてジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２の積層構造を用いたマルチゲート絶縁膜技術である。また、第３の実施形態の変形例では、ジルコニウムを含むソースガスを用いる化学気相成長法によって、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層２０３を確実に形成できると共に、成長条件の制御によってジルコニウムシリケート層２０３の厚さを容易且つ確実に調節できる。従って、薄いゲート絶縁膜（第１のゲート絶縁膜２０４Ａ）において小さいＳｉＯ2 換算膜厚と小さいリーク電流とを実現できるため、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜２０４Ａによって駆動力の向上を優先したＭＯＳＦＥＴを実現できると同時に、第２のゲート絶縁膜２０４Ｂによって消費電力の低減を優先したＭＯＳＦＥＴを実現できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【００９２】
尚、第３の実施形態の変形例において、ジルコニウム（Ｚｒ）を含むソースガスを用いたが、これに代えて、化学気相成長法により高誘電率の化合物（酸化物）が得られる他の材料（例えばＨｆ、Ｔｉ、Ｔａ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金）を含むソースガスを用いてもよい。
【００９３】
また、第３の実施形態の変形例において、化学気相成長法として通常の熱ＣＶＤ法等を用いてもよいし、又は、ソースガスをパルス状に供給することによってジルコニウム酸化物層等の金属酸化物層を１分子層ずつ堆積するＡＬＤ法を用いてもよい。ＡＬＤ法を用いる場合、ジルコニウムシリケート層等の金属シリケート層における制御性及び均一性の向上を図ることができる。
【００９４】
また、第３の実施形態及びその変形例において、金属シリケート層及び金属酸化物層を形成するために反応性スパッタリング法又は化学気相成長法を用いたが、これに限られず、前述のジルコニウムシリケート層２０３のような良質の金属シリケート層を形成できる他の成膜方法を用いてもよいことは言うまでもない。
【００９５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＯＳＦＥＴを例として図面を参照しながら説明する。
【００９６】
図５（ａ）、（ｂ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００９７】
第４の実施形態に係る半導体装置の製造方法の特徴は、シリコン基板上に金属シリケート層を形成すると共に金属シリケート層上に金属酸化物層を形成し、その後、金属酸化物層を部分的に除去した後に他の金属酸化物層を形成することによって、金属シリケート層及び他の金属酸化物層からなる第１のゲート絶縁膜と、金属シリケート層、金属酸化物層及び他の金属酸化物層からなる第２のゲート絶縁膜とを形成することである。尚、第４の実施形態においては、図４（ｄ）に示す工程までは第３の実施形態又はその変形例と同様の工程を行なう。
【００９８】
すなわち、まず、図４（ａ）〜（ｄ）に示すように、例えば反応性スパッタリング法又は化学気相成長法等を用いてシリコン基板２００上にジルコニウムシリケート層２０３を形成すると共にジルコニウムシリケート層２０３の上にジルコニウム酸化物層２０２を形成し、その後、第１のデバイス形成領域ＲA 上ではジルコニウムシリケート層２０３のみが残存するようにジルコニウム酸化物層２０２を除去すると共に、第２のデバイス形成領域ＲB 上ではジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２の積層構造を残存させる。
【００９９】
次に、図５（ａ）に示すように、例えば反応性スパッタリング法を用いて、シリコン基板２００の上に全面に亘って、高誘電率材料層となる厚さ５ｎｍ程度のハフニウム酸化物層（ＨｆＯ2 層）２１０を形成する。これにより、第１のデバイス形成領域ＲA の上に、ジルコニウムシリケート層２０３とハフニウム酸化物層２１０との積層構造からなる第１のゲート絶縁膜２０４Ａ（図５（ｂ）参照）を形成できると共に、第２のデバイス形成領域ＲB 上に、ジルコニウムシリケート層２０３とジルコニウム酸化物層２０２とハフニウム酸化物層２１０との積層構造からなる第２のゲート絶縁膜２０４Ｂ（図５（ｂ）参照）を形成できる。このとき、ハフニウム酸化物層２１０の誘電率は、ジルコニウム酸化物層２０２の誘電率よりも高いので、同じ厚さで比べた場合、ジルコニウムシリケート層２０３とハフニウム酸化物層２１０との積層構造の方が、ジルコニウムシリケート層２０３とジルコニウム酸化物層２０２との積層構造よりもＳｉＯ2 換算膜厚が小さくなる。
【０１００】
次に、図５（ｂ）に示すように、第１のゲート絶縁膜２０４Ａの上に第１のゲート電極２０５Ａを形成すると共に、第２のゲート絶縁膜２０４Ｂの上に第２のゲート電極２０５Ｂを形成する。その後、第１のゲート電極２０５Ａの両側面に第１のサイドウォール絶縁膜２０６Ａを形成すると共に、第２のゲート電極２０５Ｂの両側面に第２のサイドウォール絶縁膜２０６Ｂを形成する。また、シリコン基板２００における第１のゲート電極２０５Ａの両側にソース領域及びドレイン領域となる第１の不純物拡散層２０７Ａを形成すると共に、シリコン基板２００における第２のゲート電極２０５Ｂの両側にソース領域及びドレイン領域となる第２の不純物拡散層２０７Ｂを形成する。その後、第１のゲート電極２０５Ａ及び第２のゲート電極２０５Ｂ等の上を含むシリコン基板２００の上に層間絶縁膜２０８を形成する。その後、層間絶縁膜２０８の上に第１の配線２０９Ａ及び第２の配線２０９Ｂを形成する。尚、第１の配線２０９Ａは、第１の不純物拡散層２０７Ａと接続するように層間絶縁膜２０８に設けられたプラグを有し、第２の配線２０９Ｂは、第２の不純物拡散層２０７Ｂと接続するように層間絶縁膜２０８に設けられたプラグを有する。
【０１０１】
以上に説明したように、第４の実施形態によると、シリコン基板２００上にジルコニウムシリケート層２０３を形成すると共にジルコニウムシリケート層２０３の上にジルコニウム酸化物層２０２を形成し、その後、ジルコニウム酸化物層２０２を部分的に除去した後にハフニウム酸化物層２１０を形成して、ジルコニウムシリケート層２０３及びハフニウム酸化物層２１０からなる第１のゲート絶縁膜２０４Ａと、ジルコニウムシリケート層２０３、ジルコニウム酸化物層２０２及びハフニウム酸化物層２１０からなる第２のゲート絶縁膜２０４Ｂとを形成する。すなわち、第４の実施形態は、薄いゲート絶縁膜としてジルコニウムシリケート層２０３及びハフニウム酸化物層２１０の積層構造を用い且つ厚いゲート絶縁膜としてジルコニウムシリケート層２０３、ジルコニウム酸化物層２０２及びハフニウム酸化物層２１０の積層構造を用いたマルチゲート絶縁膜技術である。また、第４の実施形態では、例えば反応性スパッタリング法又は化学気相成長法等を用いることにより、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層２０３を形成できると共に、例えばスパッタ条件又は成長条件等の制御によってジルコニウムシリケート層２０３の厚さを容易に調節できる。また、第４の実施形態では、ジルコニウムシリケート層２０３又はジルコニウム酸化物層２０２の上にハフニウム酸化物層２１０を別途形成するため、シリコン基板２００との反応を意識せずにハフニウム酸化物層２１０を設計通りに形成できる。従って、ジルコニウムシリケート層２０３とハフニウム酸化物層２１０との積層構造によって、薄いゲート絶縁膜（第１のゲート絶縁膜２０４Ａ）において小さいＳｉＯ2 換算膜厚と小さいリーク電流とを実現できるため、マルチゲート絶縁膜技術においてゲートリーク電流の増大を防止できるので、低消費電力のシステムＬＳＩを形成できる。また、第１のゲート絶縁膜２０４Ａによって駆動力の向上を優先したＭＯＳＦＥＴを実現できると同時に、第２のゲート絶縁膜２０４Ｂによって消費電力の低減を優先したＭＯＳＦＥＴを実現できるので、高駆動力化と低消費電力化とを両立できるシステムＬＳＩを実現できる。
【０１０２】
また、第４の実施形態によると、ジルコニウムシリケート層２０３とハフニウム酸化物層２１０との積層構造、又はジルコニウムシリケート層２０３とジルコニウム酸化物層２０２とハフニウム酸化物層２１０との積層構造を、所望の厚さ構成を有するように簡単に形成できるので、ＭＯＳＦＥＴに要求される機能に応じた第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの設計、例えば高駆動力化と低消費電力化との両立を目指したゲート絶縁膜等の設計が容易になる。
【０１０３】
尚、第４の実施形態において、ジルコニウムからなるターゲットを用いる反応性スパッタリング法によって、又はジルコニウムを含むソースガスを用いる化学気相成長法によって、ジルコニウムシリケート層２０３及びジルコニウム酸化物層２０２を形成することが好ましい。このようにすると、均一な厚さとＳｉＯ2 よりも高い誘電率とを有するジルコニウムシリケート層２０３を確実に形成できると共に、スパッタ条件又は成長条件の制御によってジルコニウム酸化物層２０２の厚さを確実に調節できる。ここで、化学気相成長法としては、通常の熱ＣＶＤ法又はＡＬＤ法等を用いてもよい。ＡＬＤ法を用いる場合、ジルコニウムシリケート層２０３の厚さにおける制御性及び均一性の向上を図ることができる。また、反応性スパッタリング法又は化学気相成長法に代えて、良質のジルコニウムシリケート層２０３を形成できる他の成膜方法を用いてもよいことは言うまでもない。
【０１０４】
また、第４の実施形態において、第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの下層となる金属シリケート層としてジルコニウムシリケート層２０３を用いたが、これに限られず、該金属シリケート層は、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を含むことが好ましい。このようにすると、該金属シリケート層の誘電率が確実にＳｉＯ2 の誘電率よりも高くなる。
【０１０５】
また、第４の実施形態において、第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの上層となる他の金属酸化物層としてハフニウム酸化物層２１０を用いたが、これに限られず、他の金属酸化物層は、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｐｒ、Ｎｄ若しくはＬａ等の金属又はこれらの金属の合金を含むことが好ましい。但し、第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの下層となる金属シリケート層に含まれる一の金属と、他の金属酸化物層に含まれる他の金属とは異なっていることが好ましい。
【０１０６】
また、第４の実施形態において、第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの下層となる金属シリケート層に含まれる一の金属は、該金属シリケート層が基板界面で熱的に安定するように、且つ、該金属シリケート層がシリコン結晶に大きな歪みを与えて移動度を劣化させることのないように選ばれることが好ましい。また、第１のゲート絶縁膜２０４Ａ又は第２のゲート絶縁膜２０４Ｂの上層となる他の金属酸化物層に含まれる他の金属は、該他の金属酸化物層の誘電率が、金属シリケート層と同じ一の金属を含む金属酸化物層よりも高くなるように選ばれることが好ましい。
【０１０７】
また、第４の実施形態において、第１のゲート絶縁膜２０４Ａを有するＭＯＳＦＥＴを内部回路に用いると共に、第２のゲート絶縁膜２０４Ｂを有するＭＯＳＦＥＴを周辺回路に用いることが好ましい。このようにすると、駆動力が高く且つ消費電力が低い内部回路と、消費電力が低い周辺回路とを備えたシステムＬＳＩを実現できる。
【０１０８】
また、第４の実施形態において、第１のゲート絶縁膜２０４Ａを有するＭＯＳＦＥＴをロジック部に用いると共に、第２のゲート絶縁膜２０４Ｂを有するＭＯＳＦＥＴをＤＲＡＭ部に用いることが好ましい。このようにすると、駆動力が高く且つ消費電力が低いロジック部と、消費電力が低いＤＲＡＭ部とを備えたシステムＬＳＩを実現できる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の製造方法における、ジルコニウム酸化物層の堆積時間とジルコニウムシリケート層の堆積厚さとの関係を示す図である。
【図３】図３（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は従来の半導体装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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