(57)【特許請求の範囲】
【請求項１】
第１のシリコン系材料層上の絶縁膜に形成された接続孔を埋め込む状態で当該絶縁膜上に第２のシリコン系材料層を形成し、当該第２のシリコン系材料層をパターンニングして前記第１のシリコン形材料層に接続される電極を形成する第１工程と、
前記電極をマスクにして前記絶縁膜をエッチングし、前記第１のシリコン系材料層を露出させる開口を形成すると共に、当該電極の上部を前記絶縁膜から庇状に張り出させる第２工程と、
前記電極と前記第１のシリコン系材料層との表面を覆い、かつ当該電極における庇状部分の下方において分断される状態で金属膜を形成する第３工程と、
熱処理を行うことで、前記金属膜と前記電極および前記第１のシリコン系材料層との界面にシリサイド層を形成する第４工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記電極をマスクにして前記絶縁膜を異方的にエッチングして前記開口を形成した後、前記電極下方における前記絶縁膜を等方的にエッチングすることで当該電極を当該絶縁膜から庇状に張り出させる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記電極は、バイポーラトランジスタのエミッタ取り出し電極として形成され、
前記開口は、バイポーラトランジスタのベース層を露出させるベース開口として形成される
ことを特徴とする半導体装置の製造方法。
【請求項４】
シリコン系材料層と、
シリコン系材料からなり、前記シリコン系材料層上の絶縁膜に形成された接続孔内に埋め込まれたプラグ部分およびその上部において当該プラグ部分から当該絶縁膜上方に張り出して形成された庇部分からなる電極と、
前記電極とは絶縁性を保ちつつ前記庇部分の下方にまで延設された状態で、前記シリコン系材料層の表面を覆う第１のシリサイド層と、
前記電極の庇部分を覆う第２のシリサイド層とを備えた
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記電極は、バイポーラトランジスタのエミッタ取り出し電極であり、
前記第１のシリサイド層は、バイポーラトランジスタのベース層の表面に設けられ、
前記電極の下部における前記シリコン系材料層部分には、前記ベース層の表面層に設けられたエミッタ拡散層が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置に関し、特には自己整合的にシリサイド層を形成する工程を行う半導体装置の製造方法およびこれによって得られる半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化および高機能化に伴い、素子構造の微細化が進展している。このような半導体装置の高速化を達成するためには、シリコン基板と配線材料、さらにはシリコン基板の上部に形成したポリシリコン系材料層と配線材料との間のコンタクト抵抗の低抵抗化が必須である。そこで、半導体装置の製造工程においては、このようなコンタクト部分に対して自己整合的にシリサイドを形成する、いわゆるセルフアラインシリサイドプロセス（サリサイドプロセス）が行われている。
【０００３】
例えば、バイポーラトランジスタの製造工程においては、図４に示すような手順にサリサイドプロセスが組み込まれている。先ず、図４（１）に示すように、シリコン基板１０１上の絶縁層１０２に、シリコン基板１０１に達する接続孔１０３を形成し、この接続孔１０３内を埋め込む状態でポリシリコン膜を形成してこれをエミッタ取り出し電極１０４にパターン形成する。次いで、エミッタ取り出し電極１０４をマスクにして絶縁層１０２を異方性エッチングし、エミッタ取り出し電極１０４に対して絶縁されたベース開口１０５を形成する。
【０００４】
しかる後、次の手順でサリサイドプロセスを行う。先ず、図４（２）に示すように、エミッタ取り出し電極１０４を覆う状態で金属膜１０６を形成し、次いで図４（３）に示すように、熱処理を行うことで、金属膜１０６とシリコン基板１０１との界面および、金属膜１０６とエミッタ取り出し電極１０４との界面に、自己整合的にシリサイド層１０７を形成する。以上の後、反応に寄与せずに残った金属膜１０６をエッチング除去する。
【０００５】
【発明が解決しようとする課題】
ところが、上述したようなサリサイドプロセスを行う半導体装置の製造方法においては、シリサイドのはい上がり（いわゆるブリッジング現象）による電気短絡（ショート）が問題となっている。図５は、図４の要部拡大図であり、図５（１）図中においてはシリコンの移動経路を矢印で示した。この図に示すように、ブリッジング現象とは、シリコン基板１０１およびエミッタ取り出し電極１０４と金属膜１０６との界面部分において、金属膜１０６中にシリコンが入り込んでシリサイド化が進むだけに止まらず、金属膜１０６と絶縁膜１０２との境界部分にシリコンが吸い上げられ、この界面部分においてもシリサイド化が進んでシリサイド層が形成される現象である。このようなブリッジング現象によって、図５（２）に示すように、金属膜１０６と絶縁膜１０２との界面部分にもシリサイド層１０７が形成されると、この部分に形成されたシリサイド層１０７によってシリコン基板１０１とエミッタ取り出し電極１０４との短絡が引き起こされるのである。
【０００６】
このようなブリッジング現象は、結晶粒径の大きなチタンを用いて金属膜１０６を構成した場合に、特に生じやすい。また、上述したバイポーラトランジスタの形成に限らず、ＭＯＳトランジスタンの形成においても、ソース／ドレイン拡散層とゲート電極の表面にシリサイド層を形成するためのサリサイドプロセスでも同様に生じる。
【０００７】
以上のようなブリッジング現象による短絡を防止するために、例えば、バイポーラトランジスタの製造においては、サリサイドプロセスを行う前（すなわち金属膜１０６を形成する前）に、エミッタ取り出し電極１０４と絶縁層１０２の側壁に絶縁性のサイドウォールを形成する工程を行い、これによってシリコン基板１０１とエミッタ取り出し電極１０４との間のブリッジング経路を広げ、サイドウォール表面にシリサイド層が形成されても短絡が生じ難くなるようにしている。
【０００８】
ところが、このような方法では、サイドウォールを形成することによって、素子構造の微細化が妨げられる。さらに、エミッタ取り出し電極１０４下部に形成されたエミッタ拡散層１０４ａと、シリコン基板１０１表面のシリサイド層１０７との距離ｔ、すなわち半導体接合領域とシリサイド層１０７までの距離が必然的に広げられることになるため、寄生抵抗が増加する。この寄生抵抗の増加も、素子構造の微細化を妨げる要因になる。
【０００９】
また、シリサイド層１０７形成のための熱処理を２段階に分けて行うことで、ブリッジング現象を防止する方法もある。この方法は、先ず、ブリッジング現象が生じない低温での熱処理によってシリサイド層１０７を形成する。次いで、反応せずに残された金属膜１０６を剥離して絶縁膜１０２の表面から金属膜１０６を取り除くことでブリッジング経路を遮断した後、高温での熱処理によってシリサイド層１０７を低抵抗化する方法である。
【００１０】
しかしこの方法は、ブリッジング経路の短い素子におけるブリッジング現象を確実に防止することはできない。つまり、この方法によってブリッジング現象を確実に防止するためには、ブリッジング経路をある程度長く設定する必要があり、素子構造を著しく制約する要因になっている。また、シリサイド層形成のための２段階の異なる温度での熱処理は、工程数を増加させ製造工程を煩雑化させるだけではなく、ブリッジング経路の長さとの関係から熱処理条件を著しく制約する要因にもなる。
【００１１】
そこで本発明は、ブリッジング経路の短い素子であっても、工程数を増加させずにかつ寄生抵抗を抑えつつ、確実にブリッジングを防止できるサリサイドプロセスを備えた半導体装置の製造方法、およびこれによって得られる半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置の製造方法は、次のように行うことを特徴としている。まず、第１工程では、第１のシリコン系材料層上の絶縁膜に形成された接続孔を埋め込む状態で、絶縁膜上に第２のシリコン系材料層を形成し、第２のシリコン系材料層をパターンニングして第１のシリコン系材料層に接続される電極を形成する。次に、第２工程では、この電極をマスクにして絶縁膜をエッチングし、第１のシリコン系材料層を露出させる開口を形成すると共に、電極の上部を絶縁膜から庇状に張り出させる。その後、第３工程では、電極表面と第１のシリコン系材料層表面とを覆い、かつ当該電極における庇状部分の下方において分断される形状の金属膜を形成する。次いで、第４工程では、熱処理を行うことで、金属膜と電極および第１のシリコン系材料層との界面にシリサイド層を形成する。
【００１３】
このような製造方法によれば、第１のシリコン系材料層上に絶縁膜を介して形成した電極の上部を、この絶縁膜から庇状に張り出させた状態にし、この庇状の下部において分断される形状の金属膜を形成する構成とした。このため、第４工程では、電極と第１のシリコン系材料層との間のシリサイド層形成のブリッジング経路が分断された状態で熱処理が行われ、金属膜で覆われた電極表面およびシリコン系材料層表面のみにシリサイド層が形成される。
【００１４】
また本発明の半導体装置は、上述した製造方法によって形成される半導体装置であり、シリコン系材料層と、シリコン系材料からなる電極と、シリコン系材料層の表面を覆う第１のシリサイド層と、電極を覆う第２のシリサイド層を備えている。ここで、電極は、シリコン系材料層上の絶縁膜に形成された接続孔内に埋め込まれたプラグ部分、およびその上部において当該プラグ部分から当該絶縁膜上方に庇状に張り出して形成された庇部分からなる。そして、第１のシリサイド層は、電極とは絶縁性を保ちつつ、電極における庇部分の下方にまで延設された状態でシリコン系材料層の表面を覆っている。また、第２のシリサイド層は、電極の庇部分を覆う状態で設けられている。
【００１５】
このような構成の半導体装置は、電極における庇部分の下方にまで第１のシリサイド層が延設されている。このため、庇部分の下方に第１のシリサイド層が設けられていない構成と比較して、より電極の近くにまで第１のシリサイド層が配置される。したがって、この半導体装置がバイポーラトランジスタを構成するものであって、電極がエミッタ取り出し電極であり、第１のシリサイド層がベース拡散層の表面に設けられたものであり、電極の下部にベース拡散層の表面層に設けられたエミッタ拡散層が設けられている場合、エミッタ拡散層とベース拡散層との接合部に、ベース取り出しのための第１のシリサイド層がより近く配置されることになる。この結果、寄生抵抗の低減が図られる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施の形態においては、バイポーラトランジスタの製造に本発明を適用した実施の形態を説明する。
【００１７】
＜第１実施形態＞
図１は、本発明をヘテロバイポーラトランジスタの形成に適用した場合の製造工程図であり、この図に基づいて本発明の第１実施形態を説明する。
【００１８】
先ず、図１（１）に示すように、Ｐ型のシリコン基板１の表面層に、Ｎ型拡散層からなる埋め込みコレクタ層２を形成する。次いで、シリコン基板１上にＮ型シリコンのエピタキシャル層３を形成した後、このエピタキシャル層３の表面にＬＯＣＯＳ法によって素子分離４を形成する。その後、エピタキシャル層３に、埋め込みコレクタ層２に達するＮ型のコレクタ引き出し部５、６を形成する。
【００１９】
次いで、このエピタキシャル層３上に、第１のシリコン系材料層としてシリコンゲルマニウム層をエピタキシャル成長させた後、これをパターニングしてなるベース層７を形成する。このベース層７は、コレクタ引き出し部６上およびその両脇の素子分離４上に重ねてパターン形成する。また、このベース層７が、第１のシリコン系材料層となる。
【００２０】
その後、このベース層７を覆う状態で、例えば酸化シリコンからなる絶縁膜８を形成し、次に、この絶縁膜８にベース層７に達する接続孔９を形成する。しかる後、この接続孔９内を埋め込む状態で、絶縁膜８上に第２のシリコン系材料層としてポリシリコン層を形成する。そして、このポリシリコン層を、次の工程で正確な形状に成形されるエミッタ取り出し電極よりも、やや大きめのパターン１０に形成する。
【００２１】
また、ポリシリコン層をパターン１０に形成する前、または後に、ポリシリコン層中からベース層７に不純物を拡散させ、ベース層７の表面層にＮ型のエミッタ拡散層１１を形成する。
【００２２】
次に、図１（２）に示すように、パターン１０上および絶縁膜８上を覆うレジストパターン（図示省略）をマスクに用いて、ポリシリコン層からなるパターン１０および絶縁膜８を異方的にエッチングする。これにより、パターン１０をさらにパターニングしてなるエミッタ取り出し電極１０ａと、このエミッタ取り出し電極１０ａに対して「ずれ」のないベース開口２１を、自己整合的に形成する。また、このエッチングにおいては、コレクタ引き出し部５に達するコレクタ開口２２も同時に形成する。
【００２３】
ここで、エミッタ取り出し電極１０ａは、接続孔９内に埋め込まれたプラグ部分と、このプラグ部分から絶縁膜８の上方に張り出す形状に形成された庇部分とを有する形状に成形されることとする。
【００２４】
以上の工程までは、上述した手順に限定されず、公知の技術を用いて行うこととする。
【００２５】
次に、図１（３）に示すように、エミッタ取り出し電極１０ａをマスクにして絶縁膜８の等方性エッチングを行うことで、エミッタ取り出し電極１０ａの下方の絶縁膜８部分を後退させ、これによってエミッタ取り出し電極１０ａの上部を絶縁膜８から庇状に張り出させる。この等方性エッチングは、例えば希フッ酸や、バッファードフッ酸（フッ酸とフッ化アンモニウムとの混合水溶液）を用いたウェットエッチングによって行うこととし、これによって、ベース層７およびエミッタ取り出し電極１０ａ表面の自然酸化膜を同時に除去するようにしても良い。
【００２６】
また、ここでエミッタ取り出し電極１０ａの下方の絶縁膜８部分を後退させる量、すなわち、エミッタ取り出し電極１０ａの庇部分の張り出し幅Ｗは、次の工程で行う金属膜の形成において、この金属膜が庇部分において分断される程度に十分な幅に設定されることとする。このため、例えば、金属膜の膜厚よりも、庇部分の張り出し幅Ｗ、および庇部分の下方の露出高さＴが大きいこととする。具体的な一例としては、スパッタ法によって形成される金属膜の膜厚が１５ｎｍである場合、庇部分下方の高さＴ＝４５ｎｍ、庇部分の張り出し幅Ｗ＝３０ｎｍ程度に設定される。
【００２７】
次に、サリサイドプロセスを行う。先ず、図１（４）に示すように、このエミッタ取り出し電極１０ａおよびベース層７を覆う状態で、シリコン基板１の上方にスパッタ法によって金属膜２３を形成する。この際、エミッタ取り出し電極１０ａにおける庇状部分の下方において、金属膜２３が分断されるように、上述のように設定された膜厚（例えば１５ｎｍ）での成膜を行う。この金属膜２３は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）等の高融点金属が用いられ、ここでは例えばＣｏを１５ｎｍの膜厚で形成する。
【００２８】
また、ここでの図示は省略したが、この金属膜２３の形成に連続させたスパッタ法によって、金属膜２３上に不純物拡散防止のためのキャップ層として窒化チタン（ＴｉＮ）膜を形成する。
【００２９】
以上の後、図１（５）に示すように、熱処理を行うことによって、金属膜２３とシリコンゲルマニウムからなるベース層７との境界部分に第１のシリサイド層２４を形成し、金属膜２３とポリシリコンからなるエミッタ取り出し電極１０ａとの境界部分に第２のシリサイド層２５を形成し、さらに金属膜２３とコレクタ引き出し部５との境界部分に第３のシリサイド層２６を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）装置にて、５５０℃、３０秒の高速熱処理を行う。これにより、Ｃｏ2ＳｉまたはＣｏＳｉからなる各シリサイド層２４〜２６が形成される。また、この熱処理条件のうち、温度条件を７００℃に変更することで、ＣｏＳｉ2からなる各シリサイド層２４〜２６を形成することもできる。
【００３０】
次に、以上の熱処理によっても未反応のまま残った金属膜２３部分（図中二点差線部分）、およびこの金属膜２３上にキャップ層として形成したＴｉＮ膜をエッチング除去する。このエッチングにおいては、先ず、硫酸と過酸化水素水との混合水溶液を用いてＴｉＮ膜をエッチング除去し、アンモニアと過酸化水素水との混合水溶液を用いて金属膜２３部分をエッチング除去する。
【００３１】
また、このようなウェット処理によるエッチングの後、必要に応じて各シリサイド層２４〜２６を低抵抗化させるための、より高温（７００℃〜８５０℃）での熱処理を行っても良い。この熱処理は、ＲＴＡによる３０秒の高速熱処理であることとする。
【００３２】
このようにして形成された半導体装置は、図１（３）を用いて説明したように、エミッタ取り出し電極１０ａの庇部分下の絶縁膜８を後退させた後に、サリサイドプロセスによって各シリサイド層２４〜２６を形成したので、第１のシリサイド層２４は、エミッタ取り出し電極１０ａとは絶縁性を保ちつつ、エミッタ取り出し電極１０ａにおける庇部分の下方にまで延設された状態でベース層７の表面を覆うように設けられる。このため、庇部分の下方に第１のシリサイド層が設けられていない構成と比較して、よりエミッタ取り出し電極１０ａの近くにまで第１のシリサイド層２４が配置されることになる。したがって、エミッタ拡散層１１とベース層７との接合部に、ベース取り出しのための第１のシリサイド層２４がより近く配置されることになる。この結果、寄生抵抗の低減を図ることが可能になり、半導体装置の微細化の達成が可能になる。
【００３３】
また、上述した製造方法によれば、図１（４）を用いて説明したように、エミッタ取り出し電極１０ａの上部を、絶縁膜８から庇状に張り出させた状態にし、この庇状の下部において分断される形状の金属膜２３を形成する構成とした。このため、熱処理によって各シリサイド層２４〜２６を形成する場合に、エミッタ取り出し電極１０ａとベース層７との間のシリサイド層形成のブリッジング経路が分断された状態で熱処理が行われることになる。したがって、ベース層７表面の第１のシリサイド層２４と、エミッタ取り出し電極１０ａ表面の第２のシリサイド層２５とを分断した状態で、これらのシリサイド層２４，２５を形成することが可能になる。この結果、バース層７−エミッタ取り出し電極１０ａ間のブリッジング経路が短い素子であっても、工程数を増加させずに、シリサイド層２４，２５のブリッジングによる短絡を確実に防止した半導体装置を得ることが可能になる。
【００３４】
＜第２実施形態＞
図２は、本発明の第２実施形態を説明するための製造工程図である。尚、第１実施形態と同一の構成要素の一部には同一の符号を付すこととする。
【００３５】
先ず、図２（１）に示すように、Ｐ型のシリコン基板１を用意し、第１実施形態と同様に、Ｎ型の埋め込みコレクタ層２、Ｎ型シリコンのエピタキシャル層３、素子分離４、Ｎ型のコレクタ引き出し部５を形成する。
【００３６】
以上の状態で、エピタキシャル層３の表面層に、Ｐ型の不純物を導入して真性ベースとなるベース層３１部分を形成する。ここでは、このベース層３１が、第１のシリコン系材料層となる。
【００３７】
次いで、このエピタキシャル層３上に、例えば酸化シリコンからなる絶縁膜３２を形成し、この絶縁膜３２にベース層３１に達する接続孔３３を形成する。しかる後、この接続孔３３内を埋め込む状態で、絶縁膜３２上に第２のシリコン系材料層としてポリシリコン層を形成する。そして、このポリシリコン層を、次の工程で正確な形状に成形されるエミッタ取り出し電極よりも、やや大きめのパターン３４に形成する。
【００３８】
また、ポリシリコン層をパターン３４に形成する前、または後に、ポリシリコン層中からベース層３１に不純物を拡散させ、ベース層３１の表面層にＮ型のエミッタ拡散層３５を形成する。
【００３９】
次に、図２（２）に示すように、パターン３４上および絶縁膜３２上を覆うレジストパターン（図示省略）をマスクに用いて、ポリシリコン層からなるパターン３４および絶縁膜３２を異方的にエッチングする。これにより、パターン３４をさらにパターニングしてなるエミッタ取り出し電極３４ａと、このエミッタ取り出し電極３４ａに対して「ずれ」のないベース開口３５を、自己整合的に形成する。また、このエッチングにおいては、コレクタ引き出し部５に達するコレクタ開口３６も同時に形成する。
【００４０】
ここで、エミッタ取り出し電極３４ａは、図１を用いて説明した第１実施形態のエミッタ取り出し電極（１０ａ）と同様に、接続孔３３内に埋め込まれたプラグ部分と、このプラグ部分から絶縁膜３２の上方に張り出す形状に形成された庇部分とを有する形状に成形されることとする。
【００４１】
次に、コレクタ取り出し部５を覆い、かつベース層３１を開口するマスクを形成し、このマスク上からのイオン注入によって、ベース開口３５の底面からＰ型の不純物を導入して外部ベースとなるベース層３１部分を形成する。
【００４２】
以上の工程までは、上述した手順に限定されず、公知の技術を用いて行うこととする。
【００４３】
次に、図２（３）に示すように、エミッタ取り出し電極３４ａをマスクにして絶縁膜３２の等方性エッチングを行うことで、エミッタ取り出し電極３４ａの下方の絶縁膜３２部分を後退させ、これによってエミッタ取り出し電極３４ａの上部を絶縁膜３２から庇状に張り出させる。この工程は、第１実施形態において、図１（３）を用いて説明したと同様に行う。また、エミッタ取り出し電極３４ａの庇部分の張り出し幅Ｗ、および庇部分の下方の露出高さＴも、第１実施形態と同様に設定されることとする。
【００４４】
以上の後、サリサイドプロセスを行う。図２（４）に示すように、このエミッタ取り出し電極３４ａおよびベース層３１を覆う状態で、シリコン基板１の上方にスパッタ法によって金属膜３７を形成する。この工程は、第１実施形態と同様に、金属膜３７がエミッタ取り出し電極３４ａにおける庇状部分の下方において分断されるように行われる。また、金属膜３７上には、ここでの図示を省略したキャップ層を形成する。
【００４５】
次に、図２（５）に示すように、熱処理を行うことによって、金属膜３７とベース層３１との境界部分に第１のシリサイド層３８を形成し、金属膜３７とポリシリコンからなるエミッタ取り出し電極３４ａとの境界部分に第２のシリサイド層３９を形成し、さらに金属膜３７とコレクタ引き出し部５との境界部分に第３のシリサイド層４０を形成する。その後、未反応のまま残った金属膜３７部分（図中二点差線部分）とキャップ層とを順次除去し、次いで必要に応じて各シリサイド層３８〜４０を低抵抗化させるための熱処理を行う。これらの工程は、第１実施形態において図１（５）を用いて説明したと同様に行う。
【００４６】
このようにして形成された半導体装置は、図２（３）を用いて説明したように、エミッタ取り出し電極３４ａの庇部分下の絶縁膜３２を後退させた後に、サリサイドプロセスによって各シリサイド層３８〜４０を形成したので、第１のシリサイド層３８は、エミッタ取り出し電極３４ａとは絶縁性を保ちつつ、エミッタ取り出し電極３４ａにおける庇部分の下方にまで延設された状態でベース層３１の表面を覆うように設けられる。このため、第１実施形態で形成された半導体装置と同様に、寄生抵抗の低減を図ることが可能になり、半導体装置の微細化の達成が可能になる。
【００４７】
また、上述した製造方法によれば、図２（４）を用いて説明したように、エミッタ取り出し電極３４ａの上部を、絶縁膜３２から庇状に張り出させた状態にし、この庇状の下部において分断される形状の金属膜３７を形成する構成とした。このため、第１実施形態の製造方法と同様に、ベース層３１表面の第１のシリサイド層３８と、エミッタ取り出し電極３４ａ表面の第２のシリサイド層３９とを分断することができ、ベース層３１−エミッタ取り出し電極３４ａ間のブリッジング経路が短い素子であっても、工程数を増加させずに、シリサイド層３８，３９のブリッジングによる短絡を確実に防止した半導体装置を得ることが可能になる。
【００４８】
＜第３実施形態＞
図３は、本発明の第３実施形態を説明するための製造工程図である。尚、第１実施形態と同一の構成要素の一部には同一の符号を付すこととする。
【００４９】
先ず、図３（１）に示すように、Ｐ型のシリコン基板１を用意し、第１実施形態と同様に、Ｎ型の埋め込みコレクタ層２、Ｎ型シリコンのエピタキシャル層３、素子分離４、Ｎ型のコレクタ引き出し部５を形成する。
【００５０】
次いで、このエピタキシャル層３上に、第１のシリコン系材料層としてポリシリコン層をエピタキシャル成長させた後、これをパターニングしてなる外部ベース層５１を形成する。ここでは、この外部ベース層５１が、第１のシリコン系材料層となる。
【００５１】
その後、このベース層５１を覆う状態で、例えば酸化シリコンからなる絶縁膜５２を形成し、次に、この絶縁膜５２と外部ベース層５１とに、エピタキシャル層３に達する接続孔５３を形成する。しかる後、エピタキシャル層３に対して、この接続孔５３からのＰ型の不純物の導入によって真性ベースを形成し、外部ベース層５１からの不純物拡散によってベース取り出し部を形成し、これらのベース部分からなるベース層５４を形成する。
【００５２】
次いで、接続孔５３の側壁に絶縁性のサイドウォール５５を形成した後、絶縁膜５２上に第２のシリコン系材料層としてポリシリコン層を形成する。そして、このポリシリコン層を、次の工程で正確な形状に成形されるエミッタ取り出し電極よりも、やや大きめのパターン５６に形成する。
【００５３】
また、ポリシリコン層をパターン５６に形成する前、または後に、ポリシリコン層中からベース層５４に不純物を拡散させ、ベース層５４の表面層にＮ型のエミッタ拡散層５７を形成する。
【００５４】
次に、図３（２）に示すように、パターン５６上および絶縁膜３２上を覆うレジストパターン（図示省略）をマスクに用いて、ポリシリコン層からなるパターン５６および絶縁膜５２を異方的にエッチングする。これにより、パターン５６をさらにパターニングしてなるエミッタ取り出し電極５６ａと、このエミッタ取り出し電極５６ａに対して「ずれ」のないベース開口５７を、自己整合的に形成する。また、このエッチングにおいては、コレクタ引き出し部５に達するコレクタ開口５８も同時に形成する。
【００５５】
ここで、エミッタ取り出し電極５６ａは、図１を用いて説明した第１実施形態のエミッタ取り出し電極（１０ａ）と同様に、接続孔５３内に埋め込まれたプラグ部分と、このプラグ部分から絶縁膜５２の上方に張り出す形状に形成された庇部分とを有する形状に成形されることとする。
【００５６】
以上の工程までは、上述した手順に限定されず、公知の技術を用いて行うこととする。
【００５７】
次に、図３（３）に示すように、エミッタ取り出し電極５６ａをマスクにして絶縁膜５２の等方性エッチングを行うことで、エミッタ取り出し電極５６ａの下方の絶縁膜５２部分を後退させ、これによってエミッタ取り出し電極５６ａの上部を絶縁膜５２から庇状に張り出させる。この工程は、第１実施形態において、図１（３）を用いて説明したと同様に行う。また、エミッタ取り出し電極５６ａの庇部分の張り出し幅Ｗ、および庇部分の下方の露出高さＴも、第１実施形態と同様に設定されることとする。
【００５８】
以上の後、サリサイドプロセスを行う。図３（４）に示すように、このエミッタ取り出し電極５６ａおよび外部ベース層５１を覆う状態で、シリコン基板１の上方にスパッタ法によって金属膜６０を形成する。この工程は、第１実施形態と同様に、金属膜６０がエミッタ取り出し電極５６ａにおける庇状部分の下方において分断されるように行われる。また、金属膜６０上には、ここでの図示を省略したキャップ層を形成する。
【００５９】
次に、図３（５）に示すように、熱処理を行うことによって、金属膜６０と外部ベース層５１との境界部分に第１のシリサイド層６１を形成し、金属膜３８とポリシリコンからなるエミッタ取り出し電極５６ａとの境界部分に第２のシリサイド層６２を形成し、さらに金属膜６０とコレクタ引き出し部５との境界部分に第３のシリサイド層６３を形成する。その後、未反応のまま残った金属膜６０部分（図中二点差線部分）とキャップ層とを順次除去し、次いで必要に応じて各シリサイド層６１〜６３を低抵抗化させるための熱処理を行う。これらの工程は、第１実施形態において図１（５）を用いて説明したと同様に行う。
【００６０】
このようにして形成された半導体装置は、図３（３）を用いて説明したように、エミッタ取り出し電極５６ａの庇部分下の絶縁膜５２を後退させた後に、サリサイドプロセスによって各シリサイド層６１〜６３を形成したので、第１のシリサイド層６１は、エミッタ取り出し電極５６ａとは絶縁性を保ちつつ、エミッタ取り出し電極５６ａにおける庇部分の下方にまで延設された状態で外部ベース層５１の表面を覆うように設けられる。このため、第１実施形態および第２実施形態で形成された半導体装置と同様に、寄生抵抗の低減を図ることが可能になり、半導体装置の微細化の達成が可能になる。
【００６１】
また、上述した製造方法によれば、図３（４）を用いて説明したように、エミッタ取り出し電極５６ａの上部を、絶縁膜５２から庇状に張り出させた状態にし、この庇状の下部において分断される形状の金属膜６０を形成する構成とした。このため、第１実施形態および第２実施形態の製造方法と同様に、外部ベース層５１表面の第１のシリサイド層５１と、エミッタ取り出し電極５６ａ表面の第２のシリサイド層６２とを分断することができ、外部ベース層５１−エミッタ取り出し電極５６ａ間のブリッジング経路が短い素子であっても、工程数を増加させずに、シリサイド層６１，６２のブリッジングによる短絡を確実に防止した半導体装置を得ることが可能になる。
【００６２】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、第１のシリコン系材料層上に絶縁膜を介して形成した電極の上部を、この絶縁膜から庇状に張り出させた状態にし、この庇状の下部において分断される形状の金属膜を形成してシリサイド化を行う構成としたことで、第１のシリコン系材料層表面と電極表面とで分断されたシリサイド層を形成することが可能になる。この結果、第１のシリコン系材料層−電極間のブリッジング経路が短い素子であっても、工程数を増加させずに、シリサイド層のブリッジングによる短絡を確実に防止した半導体装置を得ることが可能になる。
【００６３】
また本発明の半導体装置によれば、第１のシリコン系材料層上に形成した電極に対して絶縁性を保ちつつ、この電極における庇部分の下方にまで延設された状態で第１のシリコン系材料層の表面を覆うようにシリサイド層を設けることで、電極に対してより近い位置にまでシリサイド層を配置することができる。したがって、この半導体装置がバイポーラトランジスタを構成するものである場合、ベース層表面のシリサイド層をエミッタ取り出し電極のより近くに設けることが可能になり、寄生抵抗の低減を図ることが可能になる。この結果、半導体装置の微細化を達成することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を説明するための断面工程図である。
【図２】本発明の第２実施形態を説明するための断面工程図である。
【図３】本発明の第３実施形態を説明するための断面工程図である。
【図４】従来の製造工程を説明するための断面工程図である。
【図５】従来技術の課題を説明するための断面図である。
【符号の説明】
７…ベース層（第１のシリコン系材料層）、８，２３，５２…絶縁膜、９，３３，５３…接続孔、１０ａ，３４ａ，５６ａ…エミッタ取り出し電極（第２のシリコン系材料層）、１１，３５，５７…エミッタ拡散層、２１，３５，５７…ベース開口、２３，３７，６０…金属膜、２４，３８，６１…第１のシリサイド層、２５，３９，６２…第２のシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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