(57)【特許請求の範囲】
【請求項１】
記憶素子と論理素子とを備えた半導体記憶装置の製造方法であって、
半導体基板の主面を素子分離領域によって、前記記憶素子を形成するための記憶回路形成領域と前記論理素子を形成するための論理素子形成領域とに区画する工程（ａ）と、
前記半導体基板上の前記記憶回路形成領域に、第１の絶縁膜、シリコンからなる第１のゲート形成膜及び第２の絶縁膜を順次形成する工程（ｂ）と、
前記半導体基板上の前記論理素子形成領域に、第３の絶縁膜を形成する工程（ｃ）と、
前記第２の絶縁膜及び前記第３の絶縁膜の上にシリコンからなる第２のゲート形成膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記記憶回路形成領域に、選択的エッチングにより、前記第１の絶縁膜からなるトンネル絶縁膜と前記第１のゲート形成膜からなる浮遊ゲート電極と前記第２の絶縁膜からなる容量絶縁膜と前記第２のゲート形成膜からなる制御ゲート電極とを有する記憶素子用ゲート電極を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板における前記記憶素子用ゲート電極の側方部分に不純物を選択的に注入して、記憶素子用ソース拡散層及びドレイン拡散層を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記半導体基板に熱処理を行なう工程（ｇ）と、
前記工程（ｇ）の後に、前記論理回路形成領域の前記第２のゲート形成膜上を含む前記半導体基板の上に金属膜を含む導電膜を形成する工程（ｈ）と、
前記工程（ｈ）の後に、前記論理回路形成領域に、選択的エッチングにより、前記第３の絶縁膜からなるゲート絶縁膜と前記第２のゲート形成膜からなる下部ゲート電極と前記導電膜からなる上部ゲート電極とを有する論理素子用ゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記半導体基板はシリコンからなり、前記第２のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記工程（ｉ）よりも後に、前記半導体基板及び前記制御ゲート電極のシリコン露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項１に記載の半導体記憶装置の製造方法において、
前記工程（ｄ）の後で且つ前記工程（ｅ）よりも前に、前記記憶回路形成領域の前記第２のゲート形成膜上に第４の絶縁膜を形成する工程と、
前記工程（ｆ）の後で且つ前記工程（ｈ）よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程とをさらに備え、
前記工程（ｅ）は、前記記憶回路形成領域の前記制御ゲート電極上に前記第４の絶縁膜からなる第１の保護絶縁膜を形成する工程を含み、
前記工程（ｉ）は、前記前記論理素子用ゲート電極を形成すると同時に、前記記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される前記導電膜からなるコンタクトパッドを形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドは、前記記憶素子用ソース拡散層及びドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項３又は４に記載の半導体記憶装置の製造方法において、
前記工程（ｈ）の後で且つ前記工程（ｉ）よりも前に、前記導電膜上に第５の絶縁膜を形成する工程をさらに備え、
前記工程（ｉ）は、前記上部ゲート電極及び前記コンタクトパッドの各上面に前記第５の絶縁膜からなる第２の保護絶縁膜を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項５に記載の半導体記憶装置の製造方法において、
前記工程（ｉ）では、前記導電膜上に前記論理素子のゲート電極パターン形状及び前記コンタクトパッド形状を有する前記第５の絶縁膜からなる前記第２の保護絶縁膜を形成した後、前記第２の保護絶縁膜をマスクとして前記導電膜、前記ゲート絶縁膜及び前記第１の保護絶縁膜を選択的にエッチングすることにより、前記論理素子用ゲート電極及び前記コンタクトパッドを形成することを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項１に記載の半導体記憶装置の製造方法において、
前記工程（ｄ）の後で且つ前記工程（ｅ）よりも前に、前記記憶回路形成領域の前記第２のゲート形成膜上に第４の絶縁膜を形成する工程と、
前記工程（ｆ）の後で且つ前記工程（ｈ）よりも前に、前記記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程と、
前記工程（ｈ）の後で且つ前記工程（ｉ）よりも前に、前記導電膜上に第５の絶縁膜を形成する工程と、前記第５の絶縁膜を選択的にエッチングして、前記論理回路形成領域に論理素子のゲート電極形成パターン形状を有し、且つ前記記憶回路形成領域の全面を覆う第２の保護絶縁膜を形成する工程と、
前記工程（ｉ）よりも後に、前記記憶素子用ゲート電極の上側に開口部を持つレジストパターンをマスクとして、前記第２の保護絶縁膜、前記導電膜及び前記第１の保護絶縁膜をエッチングすることによって、前記記憶素子用ソース拡散層及ぶドレイン拡散層と電気的に接続された前記導電膜からなるコンタクトパッドを形成する工程とをさらに備え、
前記工程（ｅ）は、前記記憶回路形成領域の前記制御ゲート電極上に前記第４の絶縁膜からなる第１の保護絶縁膜を形成する工程を含み、
前記工程（ｉ）では、前記第２の保護絶縁膜をエッチングマスクにして前記論理素子用ゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドは、前記記憶素子用ソース拡散層及ぶドレイン拡散層の各上面から前記記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項５〜８のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記第４の絶縁膜と前記第５の絶縁膜とは、互いの組成が異なることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項３〜９のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記半導体基板はシリコンからなり、前記第２のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記コンタクトパッドを形成する工程よりも後に、前記半導体基板又は前記制御ゲート電極の露出部分をシリサイド化する工程をさらに備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項３〜１０のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記第２のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、
前記工程（ｈ）の前に、前記論理回路形成領域の前記第２のゲート形成膜に不純物を注入する工程と、
前記コンタクトパッドを形成する工程よりも後に、前記論理素子用ゲート電極をマスクとして前記半導体基板の前記論理回路形成領域に不純物を注入することにより、論理素子用ソース拡散層及びドレイン拡散層を形成すると共に、前記制御ゲート電極に不純物注入を行なう工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項３〜１１のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記第４の絶縁膜と前記記憶素子用側壁絶縁膜とは、互いに組成が異なることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項３〜１２のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記工程（ｈ）よりも前に、前記抵抗素子形成領域の前記第２のゲート形成膜上に、抵抗素子本体をマスクする前記第４の絶縁膜からなる抵抗保護絶縁膜を形成する工程をさらに備え、
前記第２のゲート形成膜は、多結晶シリコン又は非晶質シリコンからなり、
前記工程（ｄ）は、前記素子分離領域の抵抗素子形成領域にも前記第２のゲート形成膜を形成する工程を含み、
前記第４の絶縁膜を形成する工程は、前記抵抗素子形成領域の前記第２のゲート形成膜上にも前記第４の絶縁膜を形成する工程を含み、
前記工程（ｉ）は、少なくとも前記抵抗保護絶縁膜を用いて前記第２のゲート形成膜に対してエッチングを行なうことにより、前記抵抗素子形成領域に前記第２のゲート形成膜からなる抵抗素子本体を形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項３〜１３のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記コンタクトパッドを形成する工程よりも後に、
前記論理素子用ゲート電極の側面及び前記コンタクトパッドのゲート長方向側の端部側面に、論理素子用側壁絶縁膜及びパッド側壁絶縁膜を形成する工程と、
前記論理素子用ゲート電極及び前記論理素子用側壁絶縁膜をマスクとして、前記半導体基板の前記論理回路形成領域に対して不純物注入を行なうことにより、論理素子用ソース拡散層及びドレイン拡散層を形成する工程と、
前記半導体基板上に全面にわたって前記論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択比が大きく且つエッチングレートが大きい絶縁膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜における前記コンタクトパッドの上側の領域、前記論理素子用ソース拡散層及びドレイン拡散層の上側の領域にコンタクトホールを自己整合的に形成する工程とをさらに備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項１〜１４のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記導電膜は、一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１〜１４のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記第２の絶縁膜は、酸化膜と窒化膜との積層体であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶回路と論理回路とが１つの基板上に形成された半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の高速化及び高機能化を目的として、記憶回路と論理回路とが１つの基板上に形成された、いわゆる混載デバイスの開発が盛んに行なわれている。
【０００３】
一方、トランジスタ素子のゲート電極を多結晶シリコンと金属との積層体として形成するポリメタルゲートは、半導体集積回路装置の微細化及び高集積化を進展する技術として重要視されており、ポリメタルゲートを用いた混載デバイスの実現が期待されている。
【０００４】
以下、従来の半導体記憶装置の製造方法について図面を参照しながら説明する。
【０００５】
図３４〜図３６は従来の、記憶回路部及び論理回路部にポリメタルゲートを用いた半導体記憶装置の工程順の断面構成を示している。
【０００６】
まず、図３４（ａ）に示すように、シリコンからなる半導体基板１０１上に、酸化シリコンが埋め込まれた素子分離領域１０２によって、記憶回路部１００と論理回路部２００とからなる活性領域を形成する。その後、半導体基板１０１上の全面に、膜厚が約９ｎｍのトンネル絶縁膜１０３及び膜厚が約２５０ｎｍの第１の多結晶シリコン膜１０４を堆積する。
【０００７】
次に、図３４（ｂ）に示すように、第１の多結晶シリコン膜１０４の上に容量絶縁膜１０５を形成した後、トンネル絶縁膜１０３、第１の多結晶シリコン膜１０４及び容量絶縁膜１０５に対してその論理回路部２００を除去するようにパターニングする。
【０００８】
次に、図３４（ｃ）に示すように、半導体基板１０１上の論理回路部２００にゲート絶縁膜１０６を形成し、続いて、半導体基板１０１上に全面にわたって膜厚が約１００ｎｍの第２の多結晶シリコン膜１０７を堆積する。その後、堆積した第２の多結晶シリコン膜１０７に対して燐イオンを注入する。
【０００９】
次に、図３４（ｄ）に示すように、第２の多結晶シリコン膜１０７の上の全面に膜厚が約１５０ｎｍのタングステンからなる金属膜１０８と、膜厚が約１００ｎｍの第１のシリコン酸化膜１０９とを順次堆積する。
【００１０】
次に、図３５（ａ）に示すように、記憶回路部１００のゲート電極パターンを持ち、且つ論理回路部２００を覆うレジストパターン１１０をマスクとして、トンネル絶縁膜１０３、第１の多結晶シリコン膜１０４、容量絶縁膜１０５、第２の多結晶シリコン膜１０７、金属膜１０８及び第１のシリコン酸化膜１０９に対してドライエッチを行なって、記憶素子用ゲート電極１１１を形成する。
【００１１】
次に、図３５（ｂ）に示すように、レジストパターン１１０を除去した後、半導体基板１０１に対して、記憶素子用ゲート電極１１１をマスクとして記憶素子用ソース拡散層１１２と記憶素子用ドレイン拡散層１１３とを形成する。
【００１２】
次に、図３５（ｃ）に示すように、論理回路部２００のゲート電極パターンを持ち、且つ記憶回路部１００を覆うレジストパターン１１４をマスクとして、ゲート絶縁膜１０６、第２の多結晶シリコン膜１０７、金属膜１０８及び第１のシリコン酸化膜１０９に対してドライエッチを行なって、論理素子用ゲート電極１１５を形成する。
【００１３】
次に、図３５（ｄ）に示すように、レジストパターン１１４をマスクとして、半導体基板１０１に対して砒素イオンの注入を行なって、論理素子用ＬＤＤソース拡散層１１６と論理素子用ＬＤＤドレイン拡散層１１７とを形成する。
【００１４】
次に、図３６（ａ）に示すように、レジストパターン１１４を除去した後、半導体基板１０１上に全面にわたって第２のシリコン酸化膜を堆積し、堆積した第２のシリコン酸化膜に対してエッチバックを行なうことにより、第２のシリコン酸化膜からなる記憶素子用側壁絶縁膜１１８ａと論理素子用側壁絶縁膜１１８ｂとを形成する。
【００１５】
次に、図３６（ｂ）に示すように、記憶回路部１００をマスクするレジストパターン１１９を形成した後、レジストパターン１１９、論理素子用ゲート電極１１５及び論理素子用側壁絶縁膜１１８ｂをマスクとして、半導体基板１０１に砒素イオンの注入を行なって、論理素子用ソース拡散層１２０と論理素子用ドレイン拡散層１２１とを形成する。
【００１６】
次に、図３６（ｃ）に示すように、レジストパターン１１９を除去した後、半導体基板１０１上の全面にコバルト膜を堆積し熱処理を行なって、堆積したコバルトと半導体基板１０１の露出領域とを反応させることにより、該露出領域にシリサイド層１２２を形成する。
【００１７】
次に、図３６（ｄ）に示すように、半導体基板１０１上の全面に酸化シリコンからなる層間絶縁膜１２３を堆積し、堆積した層間絶縁膜１２３に記憶素子用ソース拡散層１１２、記憶素子用ドレイン拡散層１１３、論理素子用ソース拡散層１２０及び論理素子用ドレイン拡散層１２１とそれぞれ電気的な接続を取るコンタクト１２４を形成して半導体記憶装置が完成する。
【００１８】
【発明が解決しようとする課題】
ところで、前記従来の半導体記憶装置は、記憶素子用ゲート電極１１１のトンネル絶縁膜１０３の信頼性が劣化するという問題を有している。
【００１９】
すなわち、図３５（ｂ）に示す工程において、記憶素子用ソース拡散層１１２と記憶素子用ドレイン拡散層１１３とを不純物のイオン注入により形成する際に、記憶素子用ゲート電極１１１の端部を不純物イオンが通過することにより、トンネル絶縁膜１０３に劣化が生じる。このため、記憶素子用ソース拡散層１１２及びドレイン拡散層１１３を形成した後に、トンネル絶縁膜１０３の劣化を回復させる熱処理が必須となる。
【００２０】
しかしながら、前記従来の半導体記憶装置は、記憶素子用ゲート電極１１１に含まれる金属膜１０８の異常酸化や、さらには該金属膜１０８が剥がれてしまう虞があるため、回復用の熱処理を行なうことができず、劣化したトンネル絶縁膜１０３を回復させることができないので、半導体装置の高信頼性を実現することが困難である。
【００２１】
また、図示はしていないが、第２の多結晶シリコン膜１０７からなる抵抗素子を論理回路部２００に形成するような場合に、第２の多結晶シリコン膜１０７上には金属膜１０８が堆積しているため、金属膜１０８における第２の多結晶シリコン膜１０７の抵抗素子形成領域に属する部分を除去する工程が必要となり、工程数が増加するという問題をも有している。
【００２２】
また、混載デバイスは、その構成からチップ面積が増大しやすいため、チップサイズの縮小化に逆行するという問題もある。
【００２３】
本発明は前記従来の問題を解決し、記憶回路と論理回路とが１つの基板上に形成され且つ該論理回路部にポリメタルゲートを用いた半導体記憶装置において、トンネル絶縁膜の高信頼性を実現できるようにすることを第１の目的とし、チップ面積を確実に縮小化できるようにすることを第２の目的とし、工程数を増加することなく抵抗素子を形成できるようにすることを第３の目的とする。
【００２４】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明は、半導体記憶装置の製造方法を、記憶素子用ゲート電極を形成し且つ熱処理を行なった後に、論理素子用のポリメタルゲートを構成する金属膜を堆積する構成とする。
【００２５】
前記第２の目的を達成するため、他の発明は、半導体記憶装置及びその製造方法を、記憶素子のコンタクトパッドを形成する金属膜と論理素子用ゲート電極を構成する金属膜とを同一の材料及び同一の工程で形成する構成とする。
【００２６】
前記第３の目的を達成するため、さらに他の発明は、半導体記憶装置及びその製造方法を、記憶回路部におけるコンタクトパッドの端部側面の側壁絶縁膜と層間絶縁膜とを異なる材料で形成することにより、記憶素子用ゲート電極のコンタクトを自己整合的に形成する構成とする。
【００２７】
具体的に、本発明に係る半導体記憶装置は、前記第１の目的が達成され、一の半導体基板上に形成され、トンネル絶縁膜を有する記憶素子を含む記憶回路部と、論理素子を含む論理回路部とを備えた半導体記憶装置を対象とし、記憶素子は、ゲート形成膜からなる制御ゲート電極を含む記憶素子用ゲート電極を有し、論理素子は、ゲート形成膜からなる下部ゲート電極と該下部ゲート電極上に形成された金属膜を含む導電膜からなる上部ゲート電極とにより構成される論理素子用ゲート電極を有し、記憶素子用ゲート電極は非金属膜により構成されている。
【００２８】
本発明の半導体記憶装置によると、記憶素子用ゲート電極は非金属膜により構成されているため、トンネル絶縁膜の劣化を回復するための熱処理を行なえるので、トンネル絶縁膜の信頼性が向上する。また、論理素子は金属膜を含む導電膜からなる上部ゲート電極を有しているため、該ゲート電極は微細化されても低抵抗となる。
【００２９】
本発明の半導体記憶装置において、記憶素子が制御ゲート電極上にシリサイド膜を有していることが好ましい。
【００３０】
本発明の半導体記憶装置において、記憶素子が、ソース拡散層及びドレイン拡散層と、ソース拡散層及びドレイン拡散層とそれぞれ電気的に接続されたコンタクトパッドとを有しており、コンタクトパッドが上部ゲート電極と同一の導電膜からなることが好ましい。このようにすると、工程を増加させることなく記憶素子及び論理素子の低抵抗化と面積の縮小化とを実現できるため、前記第２の目的をも達成することができる。
【００３１】
この場合に、記憶素子のソース拡散層及びドレイン拡散層が半導体基板における記憶素子用ゲート電極の側方部分に形成されており、コンタクトパッドがソース拡散層及びドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨って形成されていることが好ましい。
【００３２】
本発明の半導体記憶装置において、制御ゲート電極の上面には、第１の保護絶縁膜が形成されており、制御ゲート電極の側面には、第１の保護絶縁膜に対してエッチング選択比が大きく且つエッチングレートが小さい記憶素子用側壁絶縁膜が形成されていることが好ましい。
【００３３】
また、コンタクトパッドの上面及び端部側面には、第２の保護絶縁膜及びパッド用側壁絶縁膜がそれぞれ形成されており、論理素子用ゲート電極の上面及び側面には、第２の保護絶縁膜及び論理素子用側壁絶縁膜がそれぞれ形成されており、第２の保護絶縁膜は第１の絶縁膜からなり、パッド用側壁絶縁膜及び論理素子用側壁絶縁膜は、第２の絶縁膜からなることが好ましい。
【００３４】
さらに、この場合に、半導体基板上には、第３の絶縁膜からなる層間絶縁膜が形成されており、第１の絶縁膜と第２の絶縁膜とは、同一組成の絶縁膜であり且つ第３の絶縁膜に対してエッチング選択比が大きくエッチングレートが小さいこことが好ましい。
【００３５】
本発明の半導体記憶装置は、半導体基板に設けられた素子分離領域と、該素子分離領域の上に形成された抵抗素子とをさらに備え、抵抗素子がゲート形成膜からなる抵抗素子本体と抵抗素子本体の両端部とそれぞれ接触する導電膜からなる抵抗端子とを有していることが好ましい。このようにすると、前記第３の目的をも達成することができる。
【００３６】
本発明の半導体記憶装置において、導電膜が一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることが好ましい。
【００３７】
本発明の半導体記憶装置において、記憶素子用ゲート電極の側面上には、断面Ｌ字状の側壁保護絶縁膜と、該側壁保護絶縁膜上に形成された記憶素子用側壁絶縁膜とが形成されており、論理素子用ゲート電極の側面上には、側壁保護絶縁膜は形成されておらず、記憶素子用側壁絶縁膜と同一組成の絶縁膜からなる論理素子用側壁絶縁膜が形成されていることが好ましい。
【００３８】
本発明の半導体記憶装置において、記憶素子が、半導体基板と制御ゲート電極との間に基板側から上方に順次形成された、トンネル絶縁膜、浮遊ゲート電極及び容量絶縁膜を有していることが好ましい。
【００３９】
本発明に係る半導体記憶装置の製造方法は、前記第１の目的が達成され、記憶素子と論理素子とを備えた半導体記憶装置の製造方法を対象とし、半導体基板の主面を素子分離領域によって、記憶素子を形成するための記憶回路形成領域と論理素子を形成するための論理素子形成領域とに区画する工程（ａ）と、半導体基板上の記憶回路形成領域に、第１の絶縁膜、シリコンからなる第１のゲート形成膜及び第２の絶縁膜を順次形成する工程（ｂ）と、半導体基板上の論理素子形成領域に、第３の絶縁膜を形成する工程（ｃ）と、第２の絶縁膜及び第３の絶縁膜の上にシリコンからなる第２のゲート形成膜を形成する工程（ｄ）と、工程（ｄ）の後に、記憶回路形成領域に、選択的エッチングにより、第１の絶縁膜からなるトンネル絶縁膜と第１のゲート形成膜からなる浮遊ゲート電極と第２の絶縁膜からなる容量絶縁膜と第２のゲート形成膜からなる制御ゲート電極とを有する記憶素子用ゲート電極を形成する工程（ｅ）と、工程（ｅ）の後に、半導体基板における記憶素子用ゲート電極の側方部分に不純物を選択的に注入して、記憶素子用ソース拡散層及びドレイン拡散層を形成する工程（ｆ）と、工程（ｆ）の後に、半導体基板に熱処理を行なう工程（ｇ）と、工程（ｇ）の後に、論理回路形成領域の第２のゲート形成膜上を含む半導体基板の上に金属膜を含む導電膜を形成する工程（ｈ）と、工程（ｈ）の後に、論理回路形成領域に、選択的エッチングにより、第３の絶縁膜からなるゲート絶縁膜と第２のゲート形成膜からなる下部ゲート電極と導電膜からなる上部ゲート電極とを有する論理素子用ゲート電極を形成する工程（ｉ）とを備えている。
【００４０】
本発明の半導体記憶装置の製造方法によると、記憶素子の制御ゲート電極をシリコンからなる第２のゲート形成膜から形成するため、該制御ゲート電極は金属膜を含まないので、第１の絶縁膜からなるトンネル絶縁膜に対する膜質改善用の熱処理を行なうことができる。
【００４１】
本発明の半導体記憶装置の製造方法において、半導体基板はシリコンからなり、第２のゲート形成膜は多結晶シリコン又は非晶質シリコンからなり、工程（ｉ）よりも後に、半導体基板及び制御ゲート電極のシリコン露出部分をシリサイド化する工程をさらに備えていることが好ましい。このようにすると、記憶素子及び論理素子の双方の電気的接続が安定する。
【００４２】
本発明の半導体記憶装置の製造方法において、工程（ｄ）の後で且つ工程（ｅ）よりも前に、記憶回路形成領域の第２のゲート形成膜上に第４の絶縁膜を形成する工程と、工程（ｆ）の後で且つ工程（ｈ）よりも前に、記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程とをさらに備え、工程（ｅ）は、記憶回路形成領域の制御ゲート電極上に第４の絶縁膜からなる第１の保護絶縁膜を形成する工程を含み、工程（ｉ）は、論理素子用ゲート電極を形成すると同時に、記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される導電膜からなるコンタクトパッドを形成する工程を含むことが好ましい。
【００４３】
このように、論理素子用ゲート電極を形成すると同時に、記憶素子用ソース拡散層及びドレイン拡散層と電気的に接続される導電膜からなるコンタクトパッドを形成するため、前記第２の目的をも達成される。その上、工程を増加させることなく低抵抗化と素子の面積の縮小化とを実現できる。
【００４４】
この場合に、コンタクトパッドは、記憶素子用ソース拡散層及びドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することが好ましい。
【００４５】
また、本発明の半導体記憶装置の製造方法は、工程（ｈ）の後で且つ工程（ｉ）よりも前に、導電膜上に第５の絶縁膜を形成する工程をさらに備え、工程（ｉ）は、上部ゲート電極及びコンタクトパッドの各上面に第５の絶縁膜からなる第２の保護絶縁膜を形成する工程を含むことが好ましい。
【００４６】
この場合に、工程（ｉ）では、導電膜上に論理素子のゲート電極パターン形状及びコンタクトパッド形状を有する第５の絶縁膜からなる第２の保護絶縁膜を形成した後、第２の保護絶縁膜をマスクとして導電膜、ゲート絶縁膜及び第１の保護絶縁膜を選択的にエッチングすることにより、論理素子用ゲート電極及びコンタクトパッドを形成することが好ましい。一般に、レジストをマスクとして微細パターンを形成する場合には、レジスト膜から発生するポリマーに起因するマスクパターンの形状変化が顕著となり、微細化を図ることが困難となるが、本発明は、第５の絶縁膜を用いた、いわゆるハードマスクにより論理素子用ゲート電極をパターニングするため、微細加工を確実に行なうことができる。
【００４７】
本発明の半導体記憶装置の製造方法において、工程（ｄ）の後で且つ工程（ｅ）よりも前に、記憶回路形成領域の第２のゲート形成膜上に第４の絶縁膜を形成する工程と、工程（ｆ）の後で且つ工程（ｈ）よりも前に、記憶素子用ゲート電極の側面に記憶素子用側壁絶縁膜を形成する工程と、工程（ｈ）の後で且つ工程（ｉ）よりも前に、導電膜上に第５の絶縁膜を形成する工程と、第５の絶縁膜を選択的にエッチングして、論理回路形成領域に論理素子のゲート電極形成パターン形状を有し、且つ記憶回路形成領域の全面を覆う第２の保護絶縁膜を形成する工程と、工程（ｉ）よりも後に、記憶素子用ゲート電極の上側に開口部を持つレジストパターンをマスクとして、第２の保護絶縁膜、導電膜及び第１の保護絶縁膜をエッチングすることによって、記憶素子用ソース拡散層及ぶドレイン拡散層と電気的に接続された導電膜からなるコンタクトパッドを形成する工程とをさらに備え、工程（ｅ）は、記憶回路形成領域の制御ゲート電極上に第４の絶縁膜からなる第１の保護絶縁膜を形成する工程を含み、工程（ｉ）では、第２の保護絶縁膜をエッチングマスクにして論理素子用ゲート電極を形成することが好ましい。
【００４８】
この場合に半導体記憶装置の製造方法において、コンタクトパッドは、記憶素子用ソース拡散層及ぶドレイン拡散層の各上面から記憶素子用ゲート電極の側面及び上端部に跨る領域に形成することが好ましい。
【００４９】
また、第４の絶縁膜と第５の絶縁膜とは、互いの組成が異なることが好ましい。このようにすると、ゲート電極形成用のハードマスクとなる第５の絶縁膜と、エッチング対象の第４の絶縁膜とのエッチング選択比を大きくできるため、プロセスの安定性を大幅に向上できる。
【００５０】
また、半導体基板がシリコンからなり、第２のゲート形成膜が多結晶シリコン又は非晶質シリコンからなり、コンタクトパッドを形成する工程よりも後に、半導体基板又は制御ゲート電極の露出部分をシリサイド化する工程をさらに備えていることが好ましい。
【００５１】
また、第２のゲート形成膜が多結晶シリコン又は非晶質シリコンからなり、工程（ｈ）の前に、論理回路形成領域の第２のゲート形成膜に不純物を注入する工程と、コンタクトパッドを形成する工程よりも後に、論理素子用ゲート電極をマスクとして半導体基板の論理回路形成領域に不純物を注入することにより、論理素子用ソース拡散層及びドレイン拡散層を形成すると共に、制御ゲート電極に不純物注入を行なう工程とをさらに備えていることが好ましい。
【００５２】
このようにすると、論理回路形成領域のゲート電極に対して、Ｎ型トランジスタとＰ型トランジスタにおける多結晶シリコンからなる各ゲート電極にトランジスタの導電型と一致する導電型の不純物を注入する、いわゆるデュアルゲート注入方式を採用する場合に、各ゲート電極に注入されたＮ型不純物とＰ型不純物とが熱処理によって相互に拡散することにより、各トランジスタのしきい値電圧が変動する現象を、工程を増加させることなく防止することができる。具体的には、一般に、第２のゲート形成膜に対する不純物導入は工程の増加を回避するため、制御ゲート電極を形成するよりも前に記憶回路形成領域と論理回路形成領域とに対して同時に行なっている。一方、本発明は、第２のゲート形成膜に対する不純物の導入を、記憶回路形成領域と論理回路形成領域とに対してそれぞれ独立して行なう。すなわち、記憶素子用のコンタクトパッドと論理素子用ゲート電極とを形成するための導電膜を形成するよりも前に、第２のゲート形成膜の論理回路形成領域に不純物を注入し、さらに、コンタクトパッドを形成した後に、ゲート電極をマスクとして半導体基板の論理回路形成領域にソース／ドレイン用不純物を注入する。このように、論理素子用ソース／ドレイン拡散層を形成すると同時に記憶素子用の制御ゲート電極の不純物注入を行なっているため、工程の増加を防ぐことができる。
【００５３】
また、第４の絶縁膜と記憶素子用側壁絶縁膜とは、互いに組成が異なることが好ましい。このようにすると、第４の絶縁膜と記憶素子用側壁絶縁膜とのエッチング選択比を大きくできるので、制御ゲート電極のコンタクトを確実に形成できるようになる。
【００５４】
また、工程（ｈ）よりも前に、抵抗素子形成領域の第２のゲート形成膜上に、抵抗素子本体をマスクする第４の絶縁膜からなる抵抗保護絶縁膜を形成する工程をさらに備え、第２のゲート形成膜は、多結晶シリコン又は非晶質シリコンからなり、工程（ｄ）は、素子分離領域の抵抗素子形成領域にも第２のゲート形成膜を形成する工程を含み、第４の絶縁膜を形成する工程は、抵抗素子形成領域の第２のゲート形成膜上にも第４の絶縁膜を形成する工程を含み、工程（ｉ）は、少なくとも抵抗保護絶縁膜を用いて第２のゲート形成膜に対してエッチングを行なうことにより、抵抗素子形成領域に第２のゲート形成膜からなる抵抗素子本体を形成する工程を含むことが好ましい。
【００５５】
このようにすると、前記第３の目的をも達成することができる。すなわち、多結晶シリコン等からなる第２のゲート形成膜から抵抗素子を形成する場合に、導電膜を形成する工程よりも前に、第４の絶縁膜から第２のゲート形成膜の抵抗素子形成部をマスクする抵抗素子用マスクパターンを形成するため、第２のゲート形成膜に例えば金属からなる導電膜が形成されることがない。その結果、第２のゲート形成膜から抵抗素子を形成する場合に、ポリメタルゲートを構成する部材からメタル層を除去する工程が不要となる。さらに、第２のゲート形成膜をパターニングする工程において抵抗素子のパターニングをも行なうため、抵抗素子を形成する工程を新たに設ける必要がない。
【００５６】
また、コンタクトパッドを形成する工程よりも後に、論理素子用ゲート電極の側面及びコンタクトパッドのゲート長方向側の端部側面に、論理素子用側壁絶縁膜及びパッド側壁絶縁膜を形成する工程と、論理素子用ゲート電極及び論理素子用側壁絶縁膜をマスクとして、半導体基板の論理回路形成領域に対して不純物注入を行なうことにより、論理素子用ソース拡散層及びドレイン拡散層を形成する工程と、半導体基板上に全面にわたって論理素子用側壁絶縁膜及びパッド側壁絶縁膜に対して、エッチング選択比が大きく且つエッチングレートが大きい絶縁膜からなる層間絶縁膜を形成する工程と、層間絶縁膜におけるコンタクトパッドの上側の領域、論理素子用ソース拡散層及びドレイン拡散層の上側の領域にコンタクトホールを自己整合的に形成する工程とをさらに備えていることが好ましい。
【００５７】
このようにすると、コンタクトパッドと制御ゲート電極の上のコンタクトとのマスク合わせ用のマージンが大幅に拡大するため、記憶素子の面積をより一層小さくできる。
【００５８】
本発明の半導体記憶装置の製造方法において、導電膜が一の金属膜又は複数の金属膜若しくはシリサイド膜を含む積層体からなることが好ましい。
【００５９】
また、本発明の半導体記憶装置の製造方法において、第２の絶縁膜が酸化膜と窒化膜との積層体であることが好ましい。
【００６０】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００６１】
図１〜図４は本発明の第１の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。なお、図面の都合上、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【００６２】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、複数の記憶素子を含む記憶回路を形成するための記憶回路形成領域１と、論理回路又は記憶素子の周辺回路を形成するための論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【００６３】
次に、図１（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造を持つ容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。これによって、記憶回路形成領域１には、パターニングされた第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５が残存する。
【００６４】
次に、図１（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【００６５】
次に、図１（ｄ）に示すように、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５及び第２のゲート形成膜１７に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ及び第２のゲート形成膜１７からなる制御ゲート電極１７ａを形成する。ここでは、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。このとき、記憶素子形成領域１に、記憶素子のソース／ドレイン形成領域となる半導体基板１１の表面が露出する。
【００６６】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１における記憶回路形成領域１の記憶素子用ゲート電極１８の側方の領域に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。続いて、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【００６７】
次に、図２（ａ）に示すように、ＣＶＤ法等を用いて、半導体基板１１上の全面にわたって、膜厚が約２０ｎｍの酸化シリコンからなる第４の絶縁膜を堆積し、その後、論理回路形成領域２に形成されている第４の絶縁膜を選択的に除去して、記憶回路形成領域１に第４の絶縁膜からなる第１の保護絶縁膜２１を形成する。
【００６８】
次に、図２（ｂ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステン（Ｗ）からなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの酸化シリコンからなる第５の絶縁膜２３を堆積する。
【００６９】
次に、図２（ｃ）に示すように、論理回路形成領域２に論理素子のゲート電極形成用パターンを持つレジストパターン８３を形成した後、レジストパターン８３をマスクとして、第５の絶縁膜２３に対してエッチングを行なって、論理回路形成領域２のゲート電極形成部に第５の絶縁膜２３からなる第２の保護絶縁膜２３ａを形成する。
【００７０】
次に、図２（ｄ）に示すように、レジストパターン８３を除去した後、第２の保護絶縁膜２３ａをマスクにして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なうことにより、論理回路形成領域２に、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ及び導電膜２２からなる上部ゲート電極２２ａを形成する。このとき、記憶回路形成領域１は、第１の保護絶縁膜２１で覆われているため、記憶素子用ゲート電極１８がエッチングされることはないが、記憶素子用ゲート電極１８の側面に導電膜２２の残渣２２ｂが残る。ここでは、タングステンからなる導電膜２２のエッチャントに、例えば、六フッ化硫黄（ＳＦ6）と塩素（Ｃｌ2）との混合ガスを用いている。以下において、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【００７１】
次に、図３（ａ）に示すように、論理回路形成領域２をマスクするレジストパターン８４をマスクとして、等方性のエッチングにより、記憶回路形成領域１及び素子分離領域１２に残る残渣２２ｂを除去する。
【００７２】
次に、図３（ｂ）に示すように、レジストパターン８４を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成し、形成したレジストパターン８５及び第２の保護絶縁膜２３ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【００７３】
次に、図３（ｃ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し、エッチバックを行なって、記憶素子用ゲート電極１８の側面に酸化シリコンからなる記憶素子用側壁絶縁膜２７Ａを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。このとき、記憶素子用ゲート電極１８、記憶素子用ソース拡散層１９及びドレイン拡散層２０の上側部分に露出する第１の保護絶縁膜２１をも除去する。これにより、記憶素子用ゲート電極１８と記憶素子用側壁絶縁膜２７Ａとの間に、第１の保護絶縁膜２１からなる断面Ｌ字状の側壁保護絶縁膜２１ａが形成される。
【００７４】
次に、図３（ｄ）に示すように、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成し、形成したレジストパターン８６、第２の保護絶縁膜２３ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【００７５】
次に、図４（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト（Ｃｏ）膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及びドレイン拡散層２０、並びに論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【００７６】
次に、図４（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及びドレイン拡散層２０、並びに論理素子用ソース拡散層２９及びドレイン拡散層３０とコバルトシリサイド層３１を介してそれぞれ電気的な接続を取るコンタクト３３を形成する。
【００７７】
なお、素子分離領域１２上に形成される構成物２８は、記憶素子及び論理素子の各工程を経るごとに、各形成膜によって形成される構成物であって、半導体記憶装置の素子とは無関係である。以下の各実施形態においても同様である。
【００７８】
このように、第１の実施形態によると、記憶回路形成領域１に形成される記憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａが多結晶シリコンからなり、制御ゲート電極１７ａの上部にはコバルトシリサイド層３１が形成された構成となる。従って、記憶素子用ゲート電極１８には金属膜が含まれておらず、図１（ｄ）に示すように、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復するための熱処理を行なえるので、トンネル絶縁膜１３ａの信頼性を向上することができる。
【００７９】
また、論理回路形成領域２に形成される論理素子のゲート電極２４は、タングステンからなる上部ゲート電極２２ａと多結晶シリコンからなる下部ゲート電極１７ｂとで構成されたポリメタルゲートであるため、該ゲート電極２４の低抵抗化を実現できる。従って、論理素子のゲート電極２４には、金属膜であるタングステンからなる上部ゲート電極２２ａが形成されるのに対し、記憶素子のゲート電極１８には、タングステンからなる金属膜は形成されない構成となる。
【００８０】
なお、第１の実施形態では、図２（ｄ）に示す工程で、論理回路形成領域２のソース／ドレイン領域上の第３の絶縁膜１６を完全に除去して半導体基板１１の表面を露出させたが、これに代えて、図２（ｄ）に示す工程で、論理回路形成領域２のソース／ドレイン領域上に第３の絶縁膜１６の一部を残存させ、図３（ｃ）に示す工程で論理素子用ＬＤＤソース拡散層２５及び論理素子用ＬＤＤドレイン拡散層２６の上に残存する第３の絶縁膜１６を除去してもよい。
【００８１】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８２】
図５〜図８は本発明の第２の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【００８３】
第２の実施形態は、論理素子用ゲート電極を構成する上部ゲート電極と、記憶回路形成領域１のコンタクトパッドとを、同一の導電膜を用いて同一の工程で形成することを特徴とする。なお、コンタクトパッドとは、ソース／ドレイン拡散層と外部との電気的な導通を図るコンタクトの接触抵抗を低減するために、ソース／ドレイン拡散層とコンタクトとの間に設ける電極パッドのことをいう。
【００８４】
まず、図５（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【００８５】
次に、図５（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５をパターニングして、論理回路形成領域２の第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【００８６】
次に、図５（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【００８７】
次に、図５（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁膜３４を堆積する。
【００８８】
次に、図５（ｅ）に示すように、第４の絶縁膜３４上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３４を除去する。
【００８９】
次に、図６（ａ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３４に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３４からなる第１の保護絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【００９０】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【００９１】
次に、図６（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。
【００９２】
次に、図６（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【００９３】
次に、図６（ｄ）に示すように、半導体基板１１上に、記憶素子用ソース拡散層１９及びドレイン拡散層２０上を覆い、且つ、記憶素子用ゲート電極１８の上側に開口部８７ａを有するコンタクトパッド形成用パターンと、論理素子のゲート電極形成用パターンとを持つレジストパターン８７を形成する。このレジストパターン８７をマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７、導電膜２２及び第５の絶縁膜３６に対して異方性のドライエッチングを行なう。このエッチングよって、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ、導電膜２２からなる上部ゲート電極２２ａ及び第５の絶縁膜３６からなる第２の保護絶縁膜３６ａを形成する。また、記憶回路形成領域１には、同時に、第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂと、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａを自己整合的に形成する。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【００９４】
なお、タングステンからなる導電膜２２をエッチングした後、記憶回路形成領域１においては窒化シリコンからなる第１の保護絶縁膜３４ａが露出し、また、論理回路形成領域２においては多結晶シリコンからなる第２のゲート形成膜１７が露出する。ここで、多結晶シリコンのエッチングレートが窒化シリコンよりも大きいエッチャントを用いれば、第１の保護絶縁膜３４ａが保護膜となり記憶素子用ゲート電極１８のエッチングを防止することできる。
【００９５】
次に、図７（ａ）に示すように、レジストパターン８７をマスクとして、記憶素子用ゲート電極１８上に露出している第１の保護絶縁膜３４ａを除去することにより、制御ゲート電極１７ａの表面を露出する。このとき、記憶素子用ゲート電極１８の上端部には、第１の保護絶縁膜３４ａが残存する。
【００９６】
次に、図７（ｂ）に示すように、レジストパターン８７を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、レジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【００９７】
次に、図７（ｃ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に酸化シリコンからなるパッド用側壁絶縁膜２７Ｃを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【００９８】
次に、図７（ｄ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【００９９】
次に、図８（ａ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。このように、第１の開口部３２ａの形成工程は、層間絶縁膜３２を構成する酸化シリコンに対するエッチング工程であり、第２の開口部３２ｂの形成工程は、層間絶縁膜３２を構成する酸化シリコン及び第２の保護絶縁膜３６ｂを構成する窒化シリコンに対するエッチングである。
【０１００】
次に、図８（ｂ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及びドレイン拡散層２０、並びに論理素子用ソース拡散層２９及びドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０１０１】
このように、第２の実施形態によると、記憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａが多結晶シリコン膜からなり、制御ゲート電極１７ａの上側の一部にはコバルトシリサイド層３１が形成された構成となる。従って、記憶素子用ゲート電極１８には、論理素子用ゲート電極２４を構成するタングステンからなる導電膜２２を含まないように形成できるため、記憶素子用ソース拡散層１９及びドレイン拡散層２０を形成した後に、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【０１０２】
また、論理回路形成領域２に形成される論理素子用ゲート電極２４は、タングステンからなる上部ゲート電極２２ａと多結晶シリコンからなる下部ゲート電極１７ｂとで構成されたポリメタルゲートであるため、該ゲート電極２４の低抵抗化を実現できる。
【０１０３】
その上、論理素子用ゲート電極２４を構成する導電膜２２を用いて、記憶素子用ソース拡散層１９及びドレイン拡散層２０の上にコンタクトパッド２２Ａを論理素子用ゲート電極２４のパターニング工程と同一の工程で形成することができるため、工程を増加させることなく、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域１の面積の縮小化とを実現できる。
【０１０４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１０５】
図９〜図１２は本発明の第３の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０１０６】
第３の実施形態は、論理素子用ゲート電極とコンタクトパッドとのパターニングに絶縁膜からなるハードマスクを用いる構成を特徴とする。
【０１０７】
まず、図９（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【０１０８】
次に、図９（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５をパターニングして、論理回路形成領域２の第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【０１０９】
次に、図９（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０１１０】
次に、図９（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの酸化シリコンからなる第４の絶縁膜３７を堆積する。
【０１１１】
次に、図９（ｅ）に示すように、第４の絶縁膜３７上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３７を除去する。
【０１１２】
次に、図１０（ａ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３７に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３７からなる第１の保護絶縁膜３７ａを形成する。以下、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【０１１３】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０１１４】
次に、図１０（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、シリコン酸化膜からなる記憶素子用側壁絶縁膜３８を形成する。
【０１１５】
次に、図１０（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０１１６】
次に、図１０（ｄ）に示すように、半導体基板１１上に、記憶素子用ソース拡散層１９及びドレイン拡散層２０上を覆い、且つ、記憶素子用ゲート電極１８の上側に開口部８７ａを有するコンタクトパッド形成パターンと、論理素子のゲート電極形成用パターンとを持つレジストパターン８７を形成する。このレジストパターン８７をマスクとして、第５の絶縁膜３６に対してドライエッチングを行なう。これによって、論理回路形成領域２には、第５の絶縁膜３６からなる論理素子のゲート電極形成用パターンを有する第２の保護絶縁膜３６ａが形成される。また、記憶回路形成領域１には、第５の絶縁膜３６からなるコンタクトパッド形成用パターンを有する第２の保護絶縁膜３６ｂが形成される。
【０１１７】
次に、図１１（ａ）に示すように、レジストパターン８７を除去した後、第２の保護絶縁膜３６ａ及び３６ｂをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングにより、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ及び導電膜２２からなる上部ゲート電極２２ａを形成する。また、同時に、記憶回路形成領域１には、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａを自己整合的に形成する。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【０１１８】
なお、タングステンからなる導電膜２２をエッチングした後、記憶回路形成領域１においては酸化シリコンからなる第１の保護絶縁膜３７ａが露出し、また、論理回路形成領域２においては多結晶シリコンからなる第２のゲート形成膜１７が露出する。ここで、多結晶シリコンのエッチングレートが酸化シリコンよりも大きいエッチャントを用いれば、第１の保護絶縁膜３７ａが保護膜となり、記憶素子用ゲート電極１８のエッチングを防止することできる。
【０１１９】
次に、図１１（ｂ）に示すように、第２の保護絶縁膜３６ｂをマスクとして、記憶素子用ゲート電極１８上に露出している第１の保護絶縁膜３７ａを除去することにより、制御ゲート電極１７ａの表面を露出する。このとき、記憶素子用ゲート電極１８の上端部には、第１の保護絶縁膜３７ａが残存する。
【０１２０】
次に、図１１（ｃ）に示すように、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、レジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【０１２１】
次に、図１１（ｄ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に酸化シリコンからなるパッド用側壁絶縁膜２７Ｃを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【０１２２】
次に、図１２（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【０１２３】
次に、図１２（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。
【０１２４】
次に、図１２（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及びドレイン拡散層２０、並びに論理素子用ソース拡散層２９及びドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０１２５】
このように、第３の実施形態によると、記憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａが多結晶シリコン膜からなり、制御ゲート電極１７ａの上側の一部にはコバルトシリサイド層３１が形成された構成となる。従って、記憶素子用ゲート電極１８は、論理素子用ゲート電極２４を構成するタングステンからなる導電膜２２を含まないため、記憶素子用ソース拡散層１９及びドレイン拡散層２０を形成した後に、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【０１２６】
また、論理回路形成領域２に形成される論理素子用ゲート電極２４は、タングステンからなる上部ゲート電極２２ａと多結晶シリコンからなる下部ゲート電極１７ｂとで構成されたポリメタルゲートであるため、該ゲート電極２４の低抵抗化を実現できる。
【０１２７】
その上、論理素子用ゲート電極２４を構成する導電膜２２を用いて、記憶素子用ソース拡散層１９及びドレイン拡散層２０の上にコンタクトパッド２２Ａを論理素子用ゲート電極２４のパターニング工程と同一の工程で形成することができるため、工程を増加させることなく、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域１の面積の縮小化とを実現できる。
【０１２８】
さらに、第３の実施形態の特徴として、図１１（ａ）に示すように、論理素子用ゲート電極２４及び記憶素子のコンタクトパッド２２Ａをパターニングする際に、窒化シリコンからなる第５の絶縁膜３６から形成した第２の保護絶縁膜３６ａ及び３６ｂをマスクとしてエッチングを行なう。このため、レジスト膜から発生するポリマーによりゲートパターンの寸法が肥大して微細加工を困難にするという事態の発生を防止することができる。
【０１２９】
また、図１１（ｂ）に示す記憶素子用ゲート電極１８の制御ゲート電極１７ａの露出工程において、マスクである第２の保護絶縁膜３６ｂは窒化シリコンからなり、記憶素子用ゲート電極１８上の第１の保護絶縁膜３７ａは酸化シリコンからなるため、第１の保護絶縁膜３７ａを確実に除去できるので、プロセスの安定性を確保できる。
【０１３０】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１３１】
図１３〜図１６は本発明の第４の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０１３２】
第４の実施形態は、論理素子用ゲート電極２４のパターニングにハードマスクを用い、コンタクトパッド２２Ａのパターニングにレジストパターンを用いる構成を特徴とする。
【０１３３】
まず、図１３（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【０１３４】
次に、図１３（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【０１３５】
次に、図１３（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０１３６】
次に、図１３（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁膜３４を堆積する。
【０１３７】
次に、図１３（ｅ）に示すように、第４の絶縁膜３４上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３４を除去する。
【０１３８】
次に、図１４（ａ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３４に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３４からなる第１の保護絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【０１３９】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０１４０】
次に、図１４（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。
【０１４１】
次に、図１４（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０１４２】
次に、図１４（ｄ）に示すように、半導体基板１１上に、記憶回路形成領域１の全面を覆い、且つ、論理回路形成領域２に論理素子のゲート電極形成用パターンを持つレジストパターン８８を形成する。このレジストパターン８８をマスクとして、第５の絶縁膜３６に対してドライエッチングを行なうことにより、論理回路形成領域２に、電極形成パターン形状を有する第２の保護絶縁膜３６ａを形成し、記憶回路形成領域１には全面に第２の保護絶縁膜３６ｃを形成する。
【０１４３】
次に、図１５（ａ）に示すように、レジストパターン８８を除去した後、第２の保護絶縁膜３６ａ及び３６ｃをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ、導電膜２２からなる上部ゲート電極２２ａを形成する。このとき、記憶回路形成領域１は、その全面に第２の保護絶縁膜３６ｃが形成されているため、導電膜２２等がエッチングされない。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【０１４４】
次に、図１５（ｂ）に示すように、半導体基板１１上に、記憶素子用ゲート電極１８の上側に開口部８９ａを持つレジストパターン８９を形成した後、レジストパターン８９をマスクとして、第１の保護絶縁膜３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対して異方性のドライエッチングを行ない、制御ゲート電極１７ａを露出する。このエッチングによって、記憶回路形成領域１には、第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂと、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａを形成する。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。
【０１４５】
次に、図１５（ｃ）に示すように、レジストパターン８９を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、レジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【０１４６】
次に、図１５（ｄ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に酸化シリコンからなるパッド用側壁絶縁膜２７Ｃを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【０１４７】
次に、図１６（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【０１４８】
次に、図１６（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。
【０１４９】
次に、図１６（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散層２０、並びに論理素子用ソース拡散層２９及び論理素子用ドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０１５０】
このように、第４の実施形態によると、記憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａが多結晶シリコン膜からなり、制御ゲート電極１７ａの上側の一部にはコバルトシリサイド層３１が形成された構成となる。従って、記憶素子用ゲート電極１８は、論理素子用ゲート電極２４を構成するタングステンからなる導電膜２２を含まないため、記憶素子用ソース拡散層１９及びドレイン拡散層２０を形成した後に、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【０１５１】
また、論理回路形成領域２に形成される論理素子用ゲート電極２４は、タングステンからなる上部ゲート電極２２ａと多結晶シリコンからなる下部ゲート電極１７ｂとで構成されたポリメタルゲートであるため、該ゲート電極２４の低抵抗化を実現できる。
【０１５２】
その上、論理素子用ゲート電極２４を構成する導電膜２２を用いて、記憶素子用ソース拡散層１９及びドレイン拡散層２０の上にコンタクトパッド２２Ａを形成するため、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域１の面積の縮小化とを実現できる。
【０１５３】
さらに、第４の実施形態の特徴として、図１５（ａ）に示すように、論理素子用ゲート電極２４をパターニングする際に、窒化シリコンからなる第５の絶縁膜３６から形成した第２の保護絶縁膜３６ａをマスクとしてエッチングを行なう。このため、レジスト膜から発生するポリマーによりゲートパターンの寸法が肥大して、微細加工が困難になるという事態の発生を防止することができる。
【０１５４】
また、図１５（ｂ）に示すように、記憶回路形成領域１のコンタクトパッド２２Ａのパターニングは、レジストパターン８９をマスクとして用い、第１の保護絶縁膜３４ａ、導電膜２２及び第２の絶縁膜３６ｃに対してエッチングを行なう。このため、第２の保護絶縁膜３６ｂをマスクパターンに用いないので、第１の保護絶縁膜３４ａ及び第２の保護絶縁膜３６ｂ同士のエッチング選択比を考慮する必要がなくなり、プロセスの自由度が大きくなると共にプロセスの安定度が向上する。
【０１５５】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１５６】
図１７〜図２０は本発明の第５の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０１５７】
第５の実施形態は、第２のゲート形成膜に対する不純物の導入を、記憶回路形成領域と論理回路形成領域とに対して、工程を増やすことなく独立した工程で行なうことを特徴とする。
【０１５８】
まず、図１７（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４とを順次形成する。
【０１５９】
次に、図１７（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。これによって、記憶回路形成領域１には、パターニングされた第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５が残存する。
【０１６０】
次に、図１７（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７と、該第２のゲート形成膜１７の上に全面にわたって膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁膜３４を堆積する。
【０１６１】
次に、図１７（ｄ）に示すように、第４の絶縁膜３４上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３４を除去する。
【０１６２】
次に、図１７（ｅ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３４に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３４からなる第１の保護絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【０１６３】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０１６４】
次に、図１８（ａ）に示すように、半導体基板１１上に、記憶素子回路形成領域１をマスクするレジストパターン９０を形成した後、レジストパターン９０をマスクとして、ドーズ量が約５×１０15ｃｍ-2の燐イオンを第２のゲート形成膜１７の論理回路形成領域２のＮチャネルトランジスタ領域に注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０１６５】
次に、図１８（ｂ）に示すように、レジストパターン９０を除去した後、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。
【０１６６】
次に、図１８（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０１６７】
次に、図１８（ｄ）に示すように、半導体基板１１上に、記憶回路形成領域１の全面を覆い、且つ論理回路形成領域２に論理素子のゲート電極形成用パターンを有するレジストパターン８８を形成する。このレジストパターン８８をマスクとして、第５の保護絶縁膜３６に対してドライエッチングを行なうことにより、論理回路形成領域２に、電極形成パターン形状を有する第２の保護絶縁膜３６ａを形成し、記憶回路形成領域１には全面に第２の保護絶縁膜３６ｃを形成する。
【０１６８】
次に、図１９（ａ）に示すように、レジストパターン８８を除去した後、第２の保護絶縁膜３６ａ及び３６ｃをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ及び導電膜２２からなる上部ゲート電極２２ａを形成する。このとき、記憶回路形成領域１は、その全面に第２の保護絶縁膜３６ｃが形成されているため、導電膜２２等がエッチングされない。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【０１６９】
次に、図１９（ｂ）に示すように、半導体基板１１上に、記憶素子用ゲート電極１８の上側に開口部８９ａを持つレジストパターン８９を形成した後、レジストパターン８９をマスクとして、第１の保護絶縁膜３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対して異方性のドライエッチングを行ない、制御ゲート電極１７ａを露出する。このエッチングによって、記憶回路形成領域１には、第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂと、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａを形成する。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。
【０１７０】
次に、図１９（ｃ）に示すように、レジストパターン８９を除去した後、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び第２の保護絶縁膜３６ｂをマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。このとき、記憶素子用ゲート電極１８の上部の制御ゲート電極１７ａの表面が露出しているため、該制御ゲート電極１７ａの導電型がＮ型となる。
【０１７１】
次に、図１９（ｄ）に示すように、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に酸化シリコンからなるパッド用側壁絶縁膜２７Ｃを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。続いて、論理素子用ゲート電極２４、論理素子用側壁絶縁膜２７Ｂ、第２の保護絶縁膜３６ｂ及びパッド用側壁絶縁膜２７Ｃをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入する。これにより、論理回路形成領域２には、比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。この場合も、制御ゲート電極１７ａの露出部分に、同時に砒素イオンが注入されるため、該制御ゲート電極１７ａは、その不純物濃度が大きくなり、より低抵抗となる。
【０１７２】
次に、図２０（ａ）に示すように、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【０１７３】
次に、図２０（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。
【０１７４】
次に、図２０（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散層２０、並びに論理素子用ソース拡散層２９及び論理素子用ドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０１７５】
このように、第５の実施形態によると、記憶素子用ゲート電極１８は、浮遊ゲート電極１４ａ及び制御ゲート電極１７ａが多結晶シリコン膜からなり、制御ゲート電極１７ａの上側の一部にはコバルトシリサイド層３１が形成された構成となる。従って、記憶素子用ゲート電極１８は、論理素子用ゲート電極２４を構成するタングステンからなる導電膜２２を含まないため、記憶素子用ソース拡散層１９及びドレイン拡散層２０を形成した後に、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復するための熱処理を行なえるようになり、トンネル絶縁膜の信頼性を向上できる。
【０１７６】
また、論理回路形成領域２に形成される論理素子用ゲート電極２４は、タングステンからなる上部ゲート電極２２ａと多結晶シリコンからなる下部ゲート電極１７ｂとで構成されたポリメタルゲートであるため、該ゲート電極２４の低抵抗化を実現できる。
【０１７７】
その上、論理素子用ゲート電極２４を構成する導電膜２２を用いて、記憶素子用ソース拡散層１９及びドレイン拡散層２０の上にコンタクトパッド２２Ａを形成するため、記憶素子及び論理素子の低抵抗化と、記憶回路形成領域１の面積の縮小化とを実現できる。
【０１７８】
さらに、第５の実施形態の特徴として、第２のゲート形成膜１７に対して、記憶回路形成領域１と論理回路形成領域２とに分けて不純物の導入を行なう。具体的には、図１８（ａ）に示すように、記憶素子用ソース拡散層１９及びドレイン拡散層２０に対する熱処理の後に、論理回路形成領域２の第２のゲート形成膜１７に対してのみ不純物注入を行なう一方、図１９（ｃ）及び図１９（ｄ）に示すように、導電膜２２を堆積した後、論理回路形成領域２におけるソース拡散層２５、２９及びドレイン拡散層２６、３０を形成する際に、記憶素子用ゲート電極１８の制御ゲート電極１７ａに不純物注入を行なう。これにより、第２のゲート形成膜１７における論理回路形成領域２に属する部分は熱処理を被る工程数が減るため、デュアルゲート方式であっても、Ｎ型不純物とＰ型不純物との相互拡散を抑制することができる。その上、記憶素子用ゲート電極１８の制御ゲート電極１７ａに対する不純物注入は、論理回路形成領域２におけるソース・ドレイン拡散層の形成時に行なうため、工程数が増加しない。
【０１７９】
なお、第５の実施形態においては、論理素子用ゲート電極２４のパターニングにハードマスクである第２の保護絶縁膜３６ａを用い、コンタクトパッド２２Ａの形成にレジストパターン８９を用いたが、第２の実施形態のように、レジストパターン８７で同時にパターニングしても良く、また、第３の実施形態のように、コンタクトパッド２２Ａに対してもハードマスクである第２の保護絶縁膜３６ｂを用いても良い。但し、ハードマスクを用いてパターニングを行なう場合には、第４の絶縁膜３４及び第５の絶縁膜３６に、互いのエッチング選択比が大きい材料を選択する必要がある。
【０１８０】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１８１】
図２１〜図２４は本発明の第６の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０１８２】
第６の実施形態は、記憶素子用側壁絶縁膜と記憶素子用ゲート電極上に形成される第１の保護絶縁膜との組成をエッチング選択比が大きくなる構成とすることを特徴とする。
【０１８３】
まず、図２１（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【０１８４】
次に、図２１（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【０１８５】
次に、図２１（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０１８６】
次に、図２１（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの酸化シリコンからなる第４の絶縁膜３７を堆積する。
【０１８７】
次に、図２１（ｅ）に示すように、第４の絶縁膜３７上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３７を除去する。
【０１８８】
次に、図２２（ａ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３７に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３７からなる第１の保護絶縁膜３７ａを形成する。ここでも、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【０１８９】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０１９０】
次に、図２２（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。
【０１９１】
次に、図２２（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０１９２】
次に、図２２（ｄ）に示すように、半導体基板１１上に、記憶回路形成領域１の全面を覆い、且つ、論理回路形成領域２に論理素子のゲート電極形成用パターンを持つレジストパターン８８を形成する。このレジストパターン８８をマスクとして、第５の絶縁膜３６に対してドライエッチングを行なうことにより、論理回路形成領域２に、電極形成パターン形状を有する第２の保護絶縁膜３６ａを形成し、記憶回路形成領域１には全面に第２の保護絶縁膜３６ｃを形成する。
【０１９３】
次に、図２３（ａ）に示すように、レジストパターン８８を除去した後、第２の保護絶縁膜３６ａ及び３６ｃをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ、導電膜２２からなる上部ゲート電極２２ａを形成する。このとき、記憶回路形成領域１は、その全面に第２の保護絶縁膜３６ｃが形成されているため、導電膜２２等がエッチングされない。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【０１９４】
次に、図２３（ｂ）に示すように、半導体基板１１上に、記憶素子用ゲート電極１８の上側に開口部８９ａを持つレジストパターン８９を形成した後、レジストパターン８９をマスクとして、第１の保護絶縁膜３７ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対して異方性のドライエッチングを行ない、制御ゲート電極１７ａを露出する。このエッチングによって、記憶回路形成領域１には、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａと、コンタクトパッド２２Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂとが形成される。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。
【０１９５】
次に、図２３（ｃ）に示すように、レジストパターン８９を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、形成したレジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【０１９６】
次に、図２３（ｄ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン酸化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に酸化シリコンからなるパッド用側壁絶縁膜２７Ｃを形成すると共に、論理素子用ゲート電極２４の側面に酸化シリコンからなる論理素子用側壁絶縁膜２７Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜２７Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【０１９７】
次に、図２４（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を選択的に形成する。
【０１９８】
次に、図２４（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２にコンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。
【０１９９】
次に、図２４（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散層２０、並びに論理素子用ソース拡散層２９及び論理素子用ドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０２００】
以上説明したように、第６の実施形態に係る半導体記憶装置の製造方法は、第４の実施形態と同様の効果を得られる上に、第１の保護絶縁膜３７ａに酸化シリコンを用い、且つ、記憶素子用側壁絶縁膜３５に窒化シリコンを用いることを特徴とする。これにより、図２３（ｂ）に示す制御ゲート電極１７ａの露出工程において、コンタクトパッド２２Ａを形成する際のマスクの位置合わせのマージンを拡大できる。ここで、マスクの位置合わせのマージンを拡大できる効果を図面に基づいて説明する。
【０２０１】
図２５（ａ）は第６の実施形態に係る半導体記憶装置の記憶素子用のコンタクトパッドのパターニング工程を模式的に表わしており、図２５（ｂ）は比較用のパターニング工程を表わしている。なお、図２５（ａ）及び図２５（ｂ）において、図２３（ａ）〜図２３（ｄ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０２０２】
まず、図２３（ｂ）に示すパターニング工程において、図２５（ａ）に示すように、マスク位置が図面の右方向にずれたとする。しかしながら、本実施形態においては、記憶素子用壁絶縁膜３５と、制御ゲート電極１７ａ上の第１の保護絶縁膜３７ａとは、膜の組成の違いによってエッチングレートが異なるため、第１の保護絶縁膜３７ａの除去時に記憶素子用側壁絶縁膜３５が除去されることがなく、コンタクトパッド２２Ａを形成する際のマスク合わせのマージンが拡大することになる。
【０２０３】
一方、図２５（ｂ）に示すように、記憶素子用側壁絶縁膜３５Ｂと第１の保護絶縁膜３７ａとが同一の組成であるような場合、例えば共に酸化シリコンからなる場合には、両者のエッチングレートは共に等しい。その結果、第１の保護絶縁膜３７ａを除去するのと同時に記憶素子用側壁絶縁膜３５Ｂも除去されてしまうため、不具合の原因となる。
【０２０４】
なお、第２〜第６の各実施形態においても、記憶素子用側壁絶縁膜と、制御ゲート電極１７ａ上の第１の保護絶縁膜との組成をエッチング選択比が大きい構成とすることにより、第６の実施形態と同等の効果を得ることができる。
【０２０５】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０２０６】
図２６〜図２９は本発明の第７の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０２０７】
第７の実施形態は、記憶素子及び論理素子を覆う絶縁膜と層間絶縁膜とのエッチング選択比を大きくすることにより、セルフアラインコンタクト（ＳＡＣ）構造を可能とすることを特徴とする。
【０２０８】
まず、図２６（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【０２０９】
次に、図２６（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【０２１０】
次に、図２６（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０２１１】
次に、図２６（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁膜３４を堆積する。
【０２１２】
次に、図２６（ｅ）に示すように、第４の絶縁膜３４上に、記憶回路形成領域１をマスクするレジストパターン８２を形成した後、レジストパターン８２をマスクとして論理回路形成領域２に含まれる第４の絶縁膜３４を除去する。
【０２１３】
次に、図２７（ａ）に示すように、レジストパターン８２を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３４に対して異方性のドライエッチングを行なって、記憶回路形成領域１に、第１の絶縁膜１３からなるトンネル絶縁膜１３ａ、第１のゲート形成膜１４からなる浮遊ゲート電極１４ａ、第２の絶縁膜１５からなる容量絶縁膜１５ａ、第２のゲート形成膜１７からなる制御ゲート電極１７ａ及び第４の絶縁膜３４からなる第１の保護絶縁膜３４ａを形成する。ここでも、トンネル絶縁膜１３ａ、浮遊ゲート電極１４ａ、容量絶縁膜１５ａ及び制御ゲート電極１７ａからなるゲート電極部を記憶素子用ゲート電極１８と呼ぶ。
【０２１４】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０２１５】
次に、図２７（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。
【０２１６】
次に、図２７（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８を含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０２１７】
次に、図２７（ｄ）に示すように、半導体基板１１上に、記憶回路形成領域１の全面を覆い、且つ、論理回路形成領域２に論理素子のゲート電極形成用パターンを持つレジストパターン８８を形成する。このレジストパターン８８をマスクとして、第５の絶縁膜３６に対してドライエッチングを行なうことにより、論理回路形成領域２に、電極形成パターン形状を有する第２の保護絶縁膜３６ａを形成し、記憶回路形成領域１には全面に第２の保護絶縁膜３６ｃを形成する。
【０２１８】
次に、図２８（ａ）に示すように、レジストパターン８８を除去した後、第２の保護絶縁膜３６ａ及び３６ｃをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域２には、第３の絶縁膜１６からなるゲート絶縁膜１６ａ、第２のゲート形成膜１７からなる下部ゲート電極１７ｂ、導電膜２２からなる上部ゲート電極２２ａを形成する。このとき、記憶回路形成領域１は、その全面に第２の保護絶縁膜３６ｃが形成されているため、導電膜２２等がエッチングされない。以下、論理回路形成領域２に形成された、ゲート絶縁膜１６ａ、下部ゲート電極１７ｂ及び上部ゲート電極２２ａからなるゲート電極部を論理素子用ゲート電極２４と呼ぶ。
【０２１９】
次に、図２８（ｂ）に示すように、半導体基板１１上に、記憶素子用ゲート電極１８の上側に開口部８９ａを持つレジストパターン８９を形成した後、レジストパターン８９をマスクとして、第１の保護絶縁膜３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対して異方性のドライエッチングを行ない、制御ゲート電極１７ａを露出する。このエッチングによって、記憶回路形成領域１には、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａと、コンタクトパッド２２Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂとが形成される。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。
【０２２０】
次に、図２８（ｃ）に示すように、レジストパターン８９を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、レジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【０２２１】
次に、図２８（ｄ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に窒化シリコンからなるパッド用側壁絶縁膜４０Ａを形成すると共に、論理素子用ゲート電極２４の側面に窒化シリコンからなる論理素子用側壁絶縁膜４０Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜４０Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【０２２２】
次に、図２９（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を形成する。
【０２２３】
次に、図２９（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａを露出する第２の開口部３２ｂを形成する。
【０２２４】
次に、図２９（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９及び記憶素子用ドレイン拡散層２０、並びに論理素子用ソース拡散層２９及び論理素子用ドレイン拡散層３０とそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。また、記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。
【０２２５】
このように、第７の実施形態は、第４の実施形態と同様に、論理素子用ゲート電極２４はハードマスクである第１の保護絶縁膜３６ａによりパターニングを行ない、コンタクトパッド２２Ａはレジストパターン８９によりパターニングを行なうため、パターニングの精度を向上できる。
【０２２６】
その上、図２９（ｂ）に示すコンタクトホール形成工程において、層間絶縁膜３２の論理素子形成領域２に第１の開口部３２ａを形成する際に、論理素子用ゲート電極２４は、上面が窒化シリコンからなる第２の保護絶縁膜３６ａにより覆われ、且つ、側面が窒化シリコンからなる論理素子用側壁絶縁膜４０Ｂにより覆われているため、第１の開口部３２ａを論理素子用ゲート電極２４の側部と重なるように、すなわち自己整合的に形成できる。
【０２２７】
同様に、層間絶縁膜３２の記憶素子形成領域１においても、コンタクトパッド２２Ａは、上面が窒化シリコンからなる第２の保護絶縁膜３６ｂにより覆われ、且つ、側面が窒化シリコンからなるパッド用側壁絶縁膜４０Ａにより覆われているため、第１の開口部３２ａをコンタクトパッド２２Ａの側部と重なるように形成できる。従って、記憶回路形成領域１及び論理回路形成領域２においてコンタクト３３のマスク合わせのマージンを大幅に拡大でき、セルフアラインコンタクトとして形成できるため、チップ面積をさらに縮小することができる。
【０２２８】
なお、第１〜７の各実施形態においても、記憶素子及び論理素子の各ゲート電極の上面及び側面に形成される絶縁膜と層間絶縁膜とに対して、互いに異なる組成で且つエッチング選択比を大きくできる材料を用いると、第７の実施形態と同様にチップ面積の縮小化が容易となる。一例を挙げると、第２の実施形態において、図７（ｃ）の論理素子用側壁絶縁膜２７Ｂ及びパッド用側壁絶縁膜２７Ｃを共に窒化シリコンにより形成すればよい。
【０２２９】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０２３０】
図３０〜図３３は本発明の第８の実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。ここでも、第１の実施形態と同様に、論理回路形成領域のトランジスタをＮチャネルトランジスタのみとし、Ｐチャネルトランジスタを省略する。
【０２３１】
第８の実施形態は、記憶素子及び論理素子の各ゲート電極の上面及び側面に形成される絶縁膜と層間絶縁膜との組成が異なることと、第２のゲート形成膜と導電膜を用いて、ポリメタルゲートである論理素子用ゲート電極２４と抵抗素子４２とを同一の工程で形成することとを特徴とする。
【０２３２】
まず、図３０（ａ）に示すように、シリコンからなる半導体基板１１上に、酸化シリコンが埋め込まれてなる素子分離領域１２によって、記憶回路形成領域１と論理回路形成領域２とに区画する。その後、半導体基板１１上の全面に、例えば熱酸化法により膜厚が約９ｎｍのトンネル絶縁膜となる第１の絶縁膜１３を堆積し、ＣＶＤ法により第１の絶縁膜１３の上に膜厚が約２５０ｎｍの多結晶シリコンからなる第１のゲート形成膜１４を堆積する。
【０２３３】
次に、図３０（ｂ）に示すように、第１のゲート形成膜１４の上に全面にわたってシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層体、いわゆるＯＮＯ膜構造の容量絶縁膜となる第２の絶縁膜１５を形成する。その後、第２の絶縁膜１５上に記憶回路形成領域１を覆うレジストパターン８０を形成した後、レジストパターン８０をマスクとして、論理回路形成領域２に形成されている第１の絶縁膜１３、第１のゲート形成膜１４及び第２の絶縁膜１５を除去する。
【０２３４】
次に、図３０（ｃ）に示すように、レジストパターン８０を除去した後、半導体基板１１上の論理回路形成領域２に、例えば熱酸化法により膜厚が１０ｎｍのゲート絶縁膜となる第３の絶縁膜１６を選択的に形成する。続いて、ＣＶＤ法等により、第２の絶縁膜１５及び第３の絶縁膜１６上に全面にわたって膜厚が約１００ｎｍの多結晶シリコンからなる第２のゲート形成膜１７を堆積する。その後、第２のゲート形成膜１７にドーズ量が約５×１０15ｃｍ-2の燐（Ｐ）イオンを注入して、該第２のゲート形成膜１７にＮ型の導電性を持たせる。なお、この燐イオン注入の際、Ｐチャネルトランジスタ領域の第２のゲート形成膜（図示せず）上はレジストマスクで覆っておき、別工程でＰ型の不純物を注入してＰ型の導電性を持たせても良い。
【０２３５】
次に、図３０（ｄ）に示すように、例えばＣＶＤ法により、第２のゲート形成膜１７上に全面にわたって、膜厚が約２００ｎｍの窒化シリコンからなる第４の絶縁膜３４を堆積する。
【０２３６】
次に、図３０（ｅ）に示すように、第４の絶縁膜３４上に、記憶回路形成領域１及び論理回路形成領域２内の素子分離領域１２における抵抗素子形成領域をマスクするレジストパターン９１を形成した後、レジストパターン９１をマスクとして第４の絶縁膜３４を除去する。これにより、論理回路形成領域２内の素子分離領域１２には第４の絶縁膜３４からなる抵抗保護絶縁膜３４ｂが形成される。
【０２３７】
次に、図３１（ａ）に示すように、レジストパターン９１を除去した後、論理回路形成領域２の全面を覆い、且つ記憶回路形成領域１に記憶素子のゲート電極形成用パターンを有するレジストパターン８１を形成する。その後、レジストパターン８１をマスクとして、第１の絶縁膜１３、第１のゲート形成膜１４、第２の絶縁膜１５、第２のゲート形成膜１７及び第４の絶縁膜３４に対して異方性のドライエッチングを行なって、記憶回路形成領域１に第７の実施形態と同様な構成を持つ記憶素子用ゲート電極１８を形成する。
【０２３８】
続いて、レジストパターン８１をマスクとし、半導体基板１１に対してドーズ量が２×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの燐イオンを注入することにより、半導体基板１１の記憶回路形成領域１における記憶素子用ゲート電極１８の側方部分に記憶素子用ソース拡散層１９と記憶素子用ドレイン拡散層２０とを選択的に形成する。この後、レジストパターン８１を除去した後、トンネル絶縁膜１３ａのイオン注入による膜質の劣化を回復させてその物理特性を改善するために、記憶素子用ソース拡散層１９及びドレイン拡散層２０が形成された半導体基板１１に対して約９００℃の熱処理を行なう。
【０２３９】
次に、図３１（ｂ）に示すように、ＣＶＤ法により、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なうことにより、記憶素子用ゲート電極１８のゲート長方向の側面に、窒化シリコンからなる記憶素子用側壁絶縁膜３５を形成する。このとき、抵抗保護絶縁膜３４ｂの側面にも窒化シリコンからなる側壁絶縁膜３５ａが形成される。
【０２４０】
次に、図３１（ｃ）に示すように、ＣＶＤ法、蒸着法又はスパッタ法により、半導体基板１１上の記憶素子用ゲート電極１８及び抵抗保護絶縁膜３４ｂを含む全面に膜厚が約１５０ｎｍのタングステンからなる導電膜２２を堆積する。続いて、該導電膜２２の上に、膜厚が約１００ｎｍの窒化シリコンからなる第５の絶縁膜３６を堆積する。
【０２４１】
次に、図３１（ｄ）に示すように、半導体基板１１上に、記憶回路形成領域１の全面を覆い、且つ、論理回路形成領域２に論理素子のゲート電極形成用パターンと、抵抗素子の端子形成用パターンであって抵抗保護絶縁膜３４ｂの両端部の上方をそれぞれ跨ぐパターンとを有するレジストパターン９２を形成する。このレジストパターン９２をマスクとして、第５の絶縁膜３６に対してドライエッチングを行なうことにより、論理回路形成領域２に、電極形成パターン形状を有する第２の保護絶縁膜３６ａと抵抗端子形成パターンを有する第２の保護絶縁膜３６ｄとを形成し、記憶回路形成領域１には全面に第２の保護絶縁膜３６ｃを形成する。
【０２４２】
次に、図３２（ａ）に示すように、レジストパターン９２を除去した後、第２の保護絶縁膜３６ａ、３６ｃ及び３６ｄをマスクとして、第３の絶縁膜１６、第２のゲート形成膜１７及び導電膜２２に対して異方性のドライエッチングを行なう。このエッチングによって、論理回路形成領域２には、第７の実施形態と同様な構成を持つ論理素子用ゲート電極２４を形成すると共に、第２のゲート形成膜１７からなる抵抗素子本体１７ｃ及び該抵抗素子本体１７ｃの両端部とそれぞれ接触する導電膜２２からなる抵抗端子２２ｃにより構成された抵抗素子４２を形成する。
【０２４３】
次に、図３２（ｂ）に示すように、半導体基板１１上に、記憶素子用ゲート電極１８の上側に開口部８９ａを持つレジストパターン８９を形成した後、レジストパターン８９をマスクとして、第１の保護絶縁膜３４ａ、導電膜２２及び第２の保護絶縁膜３６ｃに対して異方性のドライエッチングを行ない、制御ゲート電極１７ａを露出する。このエッチングによって、記憶回路形成領域１には、導電膜２２からなり、記憶素子用ソース拡散層１９及びドレイン拡散層２０と電気的に接続されたコンタクトパッド２２Ａと、コンタクトパッド２２Ａ上に第５の絶縁膜３６からなる第２の保護絶縁膜３６ｂとが形成される。このコンタクトパッド２２Ａは、記憶素子用ソース拡散層１９及びドレイン拡散層２０の各上面から記憶素子用ゲート電極１８の側面及び上端部に跨って形成される。
【０２４４】
次に、図３２（ｃ）に示すように、レジストパターン８９を除去した後、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８５を形成する。その後、レジストパターン８５及び第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４をマスクとして、半導体基板１１に対してドーズ量が１×１０15ｃｍ-2程度で注入エネルギーが約１０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成する。
【０２４５】
次に、図３２（ｄ）に示すように、レジストパターン８５を除去した後、半導体基板１１上に全面にわたってシリコン窒化膜を堆積し且つエッチバックを行なって、コンタクトパッド２２Ａの端部側面に窒化シリコンからなるパッド用側壁絶縁膜４０Ａを形成すると共に、論理素子用ゲート電極２４の側面に窒化シリコンからなる論理素子用側壁絶縁膜４０Ｂを形成する。続いて、半導体基板１１上の記憶回路形成領域１をマスクするレジストパターン８６を形成した後、レジストパターン８６、第２の保護絶縁膜３６ａを含む論理素子用ゲート電極２４及び論理素子用側壁絶縁膜４０Ｂをマスクとして、半導体基板１１に対してドーズ量が３×１０15ｃｍ-2程度で注入エネルギーが約３０ｋｅＶの砒素イオンを注入することにより、論理回路形成領域２に比較的高濃度の論理素子用ソース拡散層２９と論理素子用ドレイン拡散層３０とを形成する。
【０２４６】
次に、図３３（ａ）に示すように、レジストパターン８６を除去した後、蒸着法又はスパッタ法等により、半導体基板１１上の全面にわたって、コバルト膜を堆積する。続いて、半導体基板１１及び制御ゲート電極１７ａのシリコンの露出部分とコバルト膜との間にシリサイド化反応が生じる程度の熱処理を行なうことにより、記憶素子用ゲート電極１８の制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０の各上部にコバルトシリサイド層３１を形成する。
【０２４７】
次に、図３３（ｂ）に示すように、半導体基板１１上の全面に、例えば酸化シリコンからなる層間絶縁膜３２を堆積し、堆積した層間絶縁膜３２に、記憶素子用ゲート電極１８上のコバルトシリサイド層３１、論理素子用ソース拡散層２９及びドレイン拡散層３０上のコバルトシリサイド層３１を露出する第１の開口部３２ａを形成する。続いて、層間絶縁膜３２に、コンタクトパッド２２Ａと抵抗端子２２ｃとを露出する第２の開口部３２ｂを形成する。
【０２４８】
次に、図３３（ｃ）に示すように、層間絶縁膜３２の第１の開口部３２ａ及び第２の開口部３２ｂに、蒸着法又はスパッタ法により、例えばタングステンからなる金属膜を充填して、制御ゲート電極１７ａ、記憶素子用ソース拡散層１９、ドレイン拡散層２０、論理素子用ソース拡散層２９、論理素子用ドレイン拡散層３０及び抵抗端子２２ｃとそれぞれ電気的な接続を取るコンタクト３３を形成する。このとき、制御ゲート電極１７ａ、論理素子用ソース拡散層２９及びドレイン拡散層３０は、コバルトシリサイド層３１を介してコンタクト３３に接続される。記憶素子用ソース拡散層１９及びドレイン拡散層２０は、コンタクトパッド２２Ａを介してコンタクト３３に接続される。さらに、抵抗素子本体１７ｃは、抵抗端子２２ｃを介してコンタクト３３に接続される。
【０２４９】
このように、第８の実施形態によると、第７の実施形態と同様のチップ面積の縮小化の効果を得られる上に、図３２（ａ）のパターニング工程に示すように、論理素子用ゲート電極２４として、多結晶シリコンである第２のゲート形成膜１７からなる下部ゲート電極１７ｂ上に、タングステンである導電膜２２からなる上部ゲート電極２２ａが形成されたポリメタルゲートが形成される。また、抵抗素子形成領域の第２のゲート形成膜１７の上に第４の絶縁膜３４からなる抵抗保護絶縁膜３４ｂ及び第５の絶縁膜３６からなる第２の保護絶縁膜３６ｄを設けることにより、第２のゲート形成膜１７からなる抵抗素子本体１７ｃを形成できる。このとき、抵抗保護絶縁膜３４ｂは、抵抗素子本体１７ｃ上に導電膜２２が堆積されることを防ぐマスクとしても機能する。従って、ポリメタルゲートと該ポリメタルゲートを構成する多結晶シリコンのみからなる抵抗素子４２を同一の工程で形成できるので、抵抗素子４２から導電膜２２を除去する工程が不要となる。
【０２５０】
なお、第８の実施形態においては、抵抗素子４２を論理回路領域２に形成したが、記憶回路形成領域１の素子分離領域に形成してもよい。
【０２５１】
また、第１〜第８の各実施形態において、第１のゲート形成膜１４又は第２のゲート形成膜１７に多結晶シリコンを用いたが、多結晶シリコンの代わりに非晶質シリコンを用いてもよい。
【０２５２】
また、第１〜第８の各実施形態において、論理回路形成領域２に論理素子用ＬＤＤソース拡散層２５と論理素子用ＬＤＤドレイン拡散層２６とを形成したが、これらの拡散層２５、２６に代えて、より高濃度の論理素子用エクステンションソース拡散層と論理素子用エクステンションドレイン拡散層とをそれぞれ形成してもよい。
【０２５３】
また、コンタクトパッド２２Ａ及び論理素子用ゲート電極２４を同時に形成するための導電膜２２としてタングステンを用いたが、これに限られず、例えば、チタンや窒化チタンでもよく、タングステン又はチタンを含む合金であってもよい。また、金属シリサイド膜であってもよい。
【０２５４】
また、コバルトシリサイド層３１のコバルトの代わりに、チタンやニッケルを用いてもよい。
【０２５５】
【発明の効果】
本発明に係る半導体記憶装置及びその製造方法によると、記憶素子がシリコンからなる第１及び第２のゲート形成膜から構成されており、金属膜を含まないため、トンネル絶縁膜に対する膜質改善用の熱処理を行なえる。その結果、記憶素子と論理素子との混載型の半導体記憶装置であっても、記憶素子のトンネル絶縁膜の信頼性を向上することができる。
【０２５６】
また、論理素子のゲート電極が、記憶回路部のコンタクトパッドを構成する導電膜と同一の組成を持つため、工程を増加させることなく記憶素子と論理素子との低抵抗化及び面積の縮小化を実現できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図９】（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１３】（ａ）〜（ｅ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１４】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１５】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１７】（ａ）〜（ｅ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１８】（ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１９】（ａ）〜（ｄ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２１】（ａ）〜（ｅ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２２】（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２３】（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２４】（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２５】（ａ）及び（ｂ）は半導体記憶装置の製造方法における記憶素子用のコンタクトパッドのパターニング工程を模式的に示し、（ａ）は本発明の第６の実施形態に係る構成断面図であり、（ｂ）は比較用の構成断面図である。
【図２６】（ａ）〜（ｅ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２７】（ａ）〜（ｄ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２８】（ａ）〜（ｄ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２９】（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３０】（ａ）〜（ｅ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３１】（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３２】（ａ）〜（ｄ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３３】（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３４】（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３５】（ａ）〜（ｄ）は半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３６】（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
１      記憶回路形成領域（記憶回路部）
２      論理回路形成領域（論理回路部）
１１    半導体基板
１２    素子分離領域
１３    第１の絶縁膜
１３ａ  トンネル絶縁膜
１４    第１のゲート形成膜
１４ａ  浮遊ゲート電極
１５    第２の絶縁膜
１５ａ  容量絶縁膜
１６    第３の絶縁膜
１６ａ  ゲート絶縁膜
１７    第２のゲート形成膜
１７ａ  制御ゲート電極
１７ｂ  下部ゲート電極
１７ｃ  抵抗素子本体
１８    記憶素子用ゲート電極
１９    記憶素子用ソース拡散層
２０    記憶素子用ドレイン拡散層
２１    第１の保護絶縁膜（第４の絶縁膜）
２１ａ  側壁保護絶縁膜
２２    導電膜（タングステン）
２２ａ  上部ゲート電極
２２ｂ  導電膜の残渣
２２ｃ  抵抗端子
２２Ａ  コンタクトパッド
２３    第５の絶縁膜
２３ａ  第２の保護絶縁膜
２４    論理素子用ゲート電極
２４Ａ  論理素子用ゲート電極
２５    論理素子用ＬＤＤソース拡散層
２６    論理素子用ＬＤＤドレイン拡散層
２７Ａ  記憶素子用側壁絶縁膜
２７Ｂ  論理素子用側壁絶縁膜
２７Ｃ  パッド用側壁絶縁膜
２８    構成物
２９    論理素子用ソース拡散層
３０    論理素子用ドレイン拡散層
３１    コバルトシリサイド層
３２    層間絶縁膜
３３    コンタクト
３４    第４の絶縁膜
３４ａ  第１の保護絶縁膜
３４ｂ  抵抗保護絶縁膜
３５    記憶素子用側壁絶縁膜
３５ａ  側壁絶縁膜
３５Ｂ  記憶素子用側壁絶縁膜
３６    第５の絶縁膜
３６ａ  第２の保護絶縁膜
３６ｂ  第２の保護絶縁膜
３６ｃ  第２の保護絶縁膜
３６ｄ  第２の保護絶縁膜
３７    第４の絶縁膜
３７ａ  第１の保護絶縁膜
３８    記憶素子用側壁絶縁膜
４０Ａ  パッド用側壁絶縁膜
４０Ｂ  論理素子用側壁絶縁膜
４２    抵抗素子
８０    レジストパターン
８１    レジストパターン
８２    レジストパターン
８３    レジストパターン
８４    レジストパターン
８５    レジストパターン
８６    レジストパターン
８７    レジストパターン
８８    レジストパターン
８９    レジストパターン
９０    レジストパターン
９１    レジストパターン
９２    レジストパターン
【図１】
0003773425.tif 000002
【図２】
0003773425.tif 000003
【図３】
0003773425.tif 000004
【図４】
0003773425.tif 000005
【図５】
0003773425.tif 000006
【図６】
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【図７】
0003773425.tif 000008
【図８】
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【図９】
0003773425.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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