(57)【特許請求の範囲】
【請求項１】
物理量の変化を静電容量の変化として検出する第１コンデンサと、
この第１コンデンサと差動コンデンサとなる第２コンデンサと、
この第２コンデンサに蓄えられた電荷と前記第１コンデンサに蓄えられた電荷との和となる電荷量を第３コンデンサに充電する第１の充電手段と、
前記第１コンデンサに蓄えられた電荷と前記第２コンデンサに蓄えられた電荷との差となる電荷量を第４コンデンサに充電する第２の充電手段と、
この第２の充電手段で充電された前記第４コンデンサの電荷量が、前記第３コンデンサの電荷量以上になったときには検出信号を出力する検出信号出力手段と、
この検出信号出力手段で出力された前記検出信号を一定時間計数し、この信号数に基づいて前記物理量を算出する算出手段と
を含むことを特徴とする静電容量型センサ。
【請求項２】
前記検出信号出力手段によって出力された前記検出信号に基づいて、
前記第３コンデンサと前記第４コンデンサとに充電されている電荷を放電するリセットタイミングと、
前記第１コンデンサと前記第２コンデンサとを並列に接続して電荷を充電する第１タイミングと、
この第１タイミングで充電された電荷量を前記第３コンデンサに充電する第２タイミングと、
前記第１コンデンサと前記第２コンデンサとを直列に接続して電荷を充電する第３タイミングと、
この第３タイミングで充電された電荷量を前記第４コンデンサに充電する第４タイミングと
を生成するタイミング生成手段をさらに含むことを特徴とする請求項１に記載の静電容量型センサ。
【請求項３】
前記検出信号出力手段で前記検出信号が出力されたときには、前記第１の充電手段の出力電圧と前記第２の充電手段の出力電圧との差の電圧である残差電圧を生成し、この残差電圧で前記第１コンデンサと前記第２コンデンサとを充電する残差電圧生成手段をさらに含むことを特徴とする請求項１または２に記載の静電容量型センサ。
【請求項４】
前記第１の充電手段と前記検出信号出力手段との間にサンプリングホールド回路が接続され、前記第２の充電手段と前記検出信号出力手段との間にもサンプリングホールド回路が接続されていることを特徴とする請求項１、２または３に記載の静電容量型センサ。
【請求項５】
前記第１タイミングで充電する電圧と、前記第３タイミングで充電する電圧とが、電源電圧を抵抗で分割することによって生成されることを特徴とする請求項２、３または４に記載の静電容量型センサ。
【請求項６】
前記第３タイミングで充電する電圧と、前記第４タイミングで充電する電圧とをそれぞれ調節可能にすることを特徴とする請求項２、３、４または５に記載の静電容量型センサ。
【請求項７】
前記算出手段で算出された物理量を、アナログ出力に変換するアナログ変換手段をさらに含むことを特徴とする請求項１から６のいずれか１つに記載の静電容量型センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、物理量の変化を静電容量の変化として検出する静電容量型センサであって、特に静電容量の変化をデジタル変換することによって高精度の出力を得ることのできる静電容量型センサに関する。
【０００２】
【従来の技術】
従来の静電容量型センサとしては、例えば特開平１０−１８５９７０号公報に開示されている容量センサ装置がある。図１３に示すように、従来の容量センサ装置１０１は、出力端と反転入力端の間に積分コンデンサ１０２が接続され、非反転入力端が接地された演算増幅器１０３から成る電荷平衡変換器と、第一電極１０４が電圧Ｕあるいはグランドに接続され、第二電極１０５がグランドあるいは演算増幅器１０３の反転入力端に接続される第一コンデンサＣ１と、第一電極１０６が電圧Ｕあるいはグランドに接続され、第二電極１０７がグランドあるいは演算増幅器１０３の反転入力端に接続される第二コンデンサＣ２と、演算増幅器１０３の出力端に接続する比較器１０８と、スイッチング過程を制御するクロック発生器１０９とを具備している。
【０００３】
この容量センサ装置１０１では、第一スイッチ１１０によって第一コンデンサＣ１の第一電極１０４が電圧Ｕに接続され、クロック発生器１０９によって次のクロックが発生されると、第一スイッチ１１０は第一コンデンサＣ１の第一電極１０４をグランドに切り換える。そして、第二スイッチ１１１によって第二電極１０５が演算増幅器１０３の反転入力端に切り換えられると、積分コンデンサ１０２はコンデンサＣ１の電荷量を引き受ける。この過程は、演算増幅器１０３の出力値が比較器１０８のしきい値に上昇するまで繰り返し行われる。
【０００４】
さらに、その次のクロックパルスが出力されると、第一アンド回路１１２を介してスイッチングパルスが第三スイッチ１１３及び第四スイッチ１１４に与えられ、第二コンデンサＣ２に蓄えられた電荷量が積分コンデンサ１０２から放電される。したがって、演算増幅器１０３の出力値が低下し、比較器１０８の出力が元の値に戻る。この間は、第一スイッチ１１０及び第二スイッチ１１１のタイミング駆動は第二アンド回路１１５によって阻止されている。
【０００５】
この容量センサ装置１０１では、比較器１０８の出力端から出力されるパルス数ｚは、クロックパルスの個数ｎに比例し、Ｃ１とＣ１＋Ｃ２の比によって
【数１】
0003802431.tif 000002
と表される。そして、パルス数ｚをデジタル値として出力する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した容量センサ装置１０１では、第一コンデンサＣ１及び第二コンデンサＣ２の静電容量の変化に対して、出力ｚが二次関数的な変化をしてしまい、直線的な特性とはならないので、出力ｚが直線的な特性となるように補正をしなければならないという問題点があった。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、物理量の変化を静電容量の変化として検出し、直線補正などをする必要のないデジタル出力を得ることのできる静電容量型センサを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明である静電容量型センサは、物理量の変化を静電容量の変化として検出する第１コンデンサと、この第１コンデンサと差動コンデンサとなる第２コンデンサと、この第２コンデンサに蓄えられた電荷と前記第１コンデンサに蓄えられた電荷との和となる電荷量を第３コンデンサに充電する第１の充電手段と、前記第１コンデンサに蓄えられた電荷と前記第２コンデンサに蓄えられた電荷との差となる電荷量を第４コンデンサに充電する第２の充電手段と、この第２の充電手段で充電された前記第４コンデンサの電荷量が、前記第３コンデンサの電荷量以上になったときには検出信号を出力する検出信号出力手段と、この検出信号出力手段で出力された前記検出信号を一定時間計数し、この信号数に基づいて前記物理量を算出する算出手段とを含むことを特徴とする。
【０００９】
この請求項１の発明によれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【００１０】
請求項２に記載の発明である静電容量型センサは、検出信号出力手段によって出力された前記検出信号に基づいて、前記第３コンデンサと前記第４コンデンサとに充電されている電荷を放電するリセットタイミングと、前記第１コンデンサと前記第２コンデンサとを並列に接続して電荷を充電する第１タイミングと、この第１タイミングで充電された電荷量を前記第３コンデンサに充電する第２タイミングと、前記第１コンデンサと前記第２コンデンサとを直列に接続して電荷を充電する第３タイミングと、この第３タイミングで充電された電荷量を前記第４コンデンサに充電する第４タイミングとを生成するタイミング生成手段５をさらに含むことを特徴とする。
【００１１】
この請求項２の発明によれば、第１コンデンサと第２コンデンサの和の電荷量と、第１コンデンサと第２コンデンサの差の電荷量とを充電するタイミングを生成することができる。従って、和の電荷量と差の電荷量との比を利用して物理量を算出することができるので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【００１２】
請求項３に記載の発明である静電容量型センサは、前記検出信号出力手段で前記検出信号が出力されたときには、前記第１の充電手段の出力電圧と前記第２の充電手段の出力電圧との差の電圧である残差電圧を生成し、この残差電圧で前記第１コンデンサと前記第２コンデンサとを充電する残差電圧生成手段をさらに含むことを特徴とする。
【００１３】
この請求項３の発明によれば、第１の充電手段の出力電圧と第２の充電手段の出力電圧とを高い精度で比較することができる。
【００１４】
請求項４に記載の発明である静電容量型センサは、前記第１の充電手段と前記検出信号出力手段との間にサンプリングホールド回路が接続され、前記第２の充電手段と前記検出信号出力手段との間にもサンプリングホールド回路が接続されていることを特徴とする。
【００１５】
この請求項４の発明によれば、第１の充電手段と第２の充電手段との出力波形からノイズをカットすることができ、検出信号出力手段の誤動作を防ぐことができる。
【００１６】
請求項５に記載の発明である静電容量型センサでは、前記第１タイミングで充電する電圧と、前記第３タイミングで充電する電圧とが、電源電圧を抵抗で分割することによって生成されることを特徴とする。
【００１７】
この請求項５の発明によれば、電源電圧は相殺されて消えてしまうので、電源電圧を変更しても出力のパルス特性に影響しないようにすることができる。
【００１８】
請求項６に記載の発明である静電容量型センサは、前記第３タイミングで充電する電圧と、前記第４タイミングで充電する電圧とをそれぞれ調節可能にすることを特徴とする。
【００１９】
この請求項６の発明によれば、オフセット調節が可能になるので、初期状態において出力値を０に合わせることができる。
【００２０】
請求項７に記載の発明である静電容量型センサは、前記算出手段で算出された物理量を、アナログ出力に変換するアナログ変換手段をさらに含むことを特徴とする。
【００２１】
この請求項７の発明によれば、アナログ出力を必要とするシステムにも使用用途を広げることができる。
【００２２】
【発明の実施の形態】
まず、第１の実施形態の静電容量型センサの構成を図１に基づいて説明する。ここでは、静電容量型センサ１で測定する物理量の一例として圧力を例にして説明する。
【００２３】
図１に示すように、静電容量型センサ１は、圧力の変化を静電容量の変化として検出するために、差動コンデンサとなる２つのコンデンサ２ａ、２ｂによって構成された検出部２と、この検出部２のコンデンサ２ａ、２ｂに蓄えられた電荷を積分して出力ホールド用コンデンサ３１、３４に蓄える積分回路３と、この積分回路３の出力電圧を比較するコンパレータ回路４と、積分回路３の制御タイミングを生成するタイミング生成回路５と、クロックＣＫとその反転信号ＣＫＮとを生成するクロック発生器６と、タイミング生成回路５によって出力されたタイミング信号を計数して圧力を算出する算出手段７と、リセット時における積分回路３の出力電圧を比較して残差電圧を生成する残差電圧生成手段８とから構成されている。
【００２４】
さらに、検出部２の構成を図２に基づいて説明する。検出部２は、被測定圧力によって変化するダイヤフラム２１と、ガラス基板ＧＵ上に取り付けられた電極２２と、反対側のガラス基板ＧＵ上に取り付けられた電極２３とから構成されており、ダイヤフラム２１と電極２２との間でコンデンサ２ａを構成し、ダイヤフラム２１と電極２３との間でコンデンサ２ｂを構成する。そして、このダイヤフラム２１に被測定圧力が加わると、ダイヤフラム２１が変形し、コンデンサ２ａの静電容量Ｃａが変化するとともに、コンデンサ２ｂの静電容量Ｃｂが変化する。ただし、コンデンサ２ａとコンデンサ２ｂは差動コンデンサとなっているので、静電容量Ｃａ、Ｃｂは互いに逆向きに変化し、全静電容量は一定に維持される。
【００２５】
次に、積分回路３は第１の充電手段３ａと第２の充電手段３ｂとから構成され、第１の充電手段３ａは演算増幅器３２の非反転入力端子が接地され、反転入力端子と出力端子との間には静電容量Ｃｆ１のコンデンサ３３が接続され、出力端子には出力ホールド用である静電容量Ｃ１のコンデンサ３１が接続されている。同様に、第２の充電手段３ｂは演算増幅器３５の非反転入力端子が接地され、反転入力端子と出力端子との間に静電容量Ｃｆ２のコンデンサ３６が接続され、出力端子には出力ホールド用である静電容量Ｃ２のコンデンサ３４が接続されている。そして、この積分回路３はタイミング生成回路５で生成されるＣＲＥＳ、φ１、φ２、φ３、φ４のタイミングによってスイッチＳ１、Ｓ２、・・・、Ｓ１６をＯＮ、ＯＦＦして出力ホールド用コンデンサ３１、３４の充放電を行う。また、この積分回路３に入力される電圧Ｖｒ、Ｖｃは、電源電圧Ｖｃｃを抵抗で分割することによって生成されている。
【００２６】
さらに、図１において電圧ＶｃはスイッチＳ２、Ｓ１０に入力されているが、スイッチＳ２とスイッチＳ１０に同じ電圧Ｖｃを入力すると、被測定圧力が０の初期状態においてオフセットの調節をすることができないので、被測定圧力が０であるにもかかわらず、センサの出力が０にならないという問題点があった。
【００２７】
そこで、スイッチＳ２に入力される電圧をＶｃａとし、スイッチＳ１０に入力される電圧をＶｃｂとして、これらの電圧Ｖｃａ、Ｖｃｂを
Ｖｃａ・Ｃａ−Ｖｃｂ・Ｃｂ＝０
の関係を満たすように調節できるような構成にする。
【００２８】
これによって、被測定圧力が０の初期状態においてオフセットの調節ができるので、初期状態における出力値を０に合わせることが可能になる。
【００２９】
次に、コンパレータ回路４は、非反転入力端子が第１の充電手段３ａの出力に接続され、反転入力端子が第２の充電手段３ｂの出力に接続された演算増幅器４１と、この演算増幅器４１の出力を反転するインバータ４２と、このインバータ４２の出力がＤ端子に接続されたＤ型フリップフロップ４３とから構成されている。
【００３０】
次に、タイミング生成回路５は、コンパレータ回路４のＤ型フリップフロップ４３の出力Ｑ、Ｑ’とクロック発生器６で生成されるクロックＣＫと反転信号ＣＫＮとに基づいてＣＲＥＳ、φ１、φ２、φ３、φ４の５つのタイミングを生成する。このタイミング生成回路５によって出力されるタイミングＣＲＥＳ、φ１、φ２、φ３、φ４のタイミングチャートを図３に示す。
【００３１】
次に、算出手段７は、クロック発生器６からのクロックＣＫを所定のパルス数だけ計数する２進カウンタ７１と、タイミング生成回路５で生成されるφ２のタイミングをカウントするアップカウンタ７２とから構成されている。そして、２進カウンタ７１で一定のクロック数を計数する間に、タイミング生成回路５から出力されてくるφ２のタイミング信号をアップカウンタで計数することによって、圧力を表すデジタル値を算出して出力する。
【００３２】
次に、残差電圧生成手段８は、反転入力端子が第１の充電手段３ａの出力に接続され、非反転入力端子が第２の充電手段３ｂの出力に接続された演算増幅器８１と、コンパレータ回路４のＤ型フリップフロップ４３の出力Ｑに基づいてサンプルホールドを行うサンプリングホールド回路８２とから構成され、第１の充電手段３ａの出力電圧と第２の充電手段３ｂの出力電圧との差を計算して残差電圧Ｖｈを生成する。
【００３３】
次に、図面に基づいて第１の実施形態の静電容量型センサの動作を説明する。
【００３４】
ただし、静電容量型センサで測定する物理量の一例として、ここでは圧力を例にして説明する。
【００３５】
まず、図２に示したダイヤフラム２１に圧力が加わると、その圧力によってコンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂが変化する。
【００３６】
ここで、コンデンサ２ａ、２ｂの初期ギャップをｄａ、ｄｂ、電極２２、２３の面積をＳ、圧力Ｐによるギャップの変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂは
【数２】
0003802431.tif 000003
となる。
【００３７】
このように静電容量Ｃａ、Ｃｂが変化したら、次に積分回路３で、ＣＲＥＳ及びφ１からφ４のタイミングで出力ホールド用コンデンサ３１、３４の電荷の充放電を行う。
【００３８】
まず、ＣＲＥＳのタイミングでは、スイッチＳ３、Ｓ５、Ｓ１１、Ｓ１３がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ａ）に示す回路となり、コンデンサ３３、３６は接地されるので放電する。また、コンデンサ２ａ、２ｂは残差電圧Ｖｈによって充電される。
【００３９】
次に、φ１のタイミングではスイッチＳ１、Ｓ９がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｂ）に示す回路となり、タイミングφ１では電圧Ｖｒによって、コンデンサ２ａ、２ｂに
Ｑｒ＝（Ｃａ＋Ｃｂ）・Ｖｒ                              （２）
の電荷が蓄えられる。
【００４０】
そして、次のφ２のタイミングではスイッチＳ４、Ｓ６、Ｓ８、Ｓ１２、Ｓ１５がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｃ）に示す回路となり、コンデンサ２ａ、２ｂに蓄えられた電荷Ｑｒは演算増幅器３２によって増幅され、出力ホールド用コンデンサ３１に
【数３】
0003802431.tif 000004
の電荷Ｑ０が蓄えられる。そして、積分回路３の第１の充電手段３ａの出力電圧Ｖ０は
【数４】
0003802431.tif 000005
となる。
【００４１】
次に、φ３のタイミングではスイッチＳ４、Ｓ７、Ｓ１０、Ｓ１５がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｄ）に示す回路となり、電圧Ｖｃによってコンデンサ２ａに電荷
Ｑａ１＝Ｃａ・Ｖｃ
の電荷が蓄えられ、コンデンサ２ｂに電荷
Ｑｂ１＝Ｃｂ・０＝０
の電荷が蓄えられる。
【００４２】
そして、φ４のタイミングでスイッチＳ２、Ｓ７、Ｓ１２、Ｓ１４、Ｓ１６がＯＮされ、その他のスイッチがＯＦＦされるので、積分回路３は図４（ｅ）に示す回路となり、電圧Ｖｃによってコンデンサ２ａに電荷
Ｑａ２＝Ｃａ・０＝０
の電荷が蓄えられ、コンデンサ２ｂに電荷
Ｑｂ２＝Ｃｂ・Ｖｃ
の電荷が蓄えられ、これによって積分回路３の第２の充電手段３ｂの出力電圧Ｖ１は
【数５】
0003802431.tif 000006
となり、出力ホールド用コンデンサ３４に、
【数６】
0003802431.tif 000007
となる電荷Ｑ１が蓄えられる。
【００４３】
ここで、ＣＲＥＳ及びφ１からφ４のタイミングにおける第１及び第２の充電手段３ａ、３ｂの出力電圧の変化を図５に示す。図５に示すように、まずφ１のタイミングではコンデンサ２ａ、２ｂに電荷を蓄えているので第１及び第２の充電手段３ａ、３ｂから電圧は出力されない。そして、φ２のタイミングになるとφ１の間にコンデンサ２ａ、２ｂに蓄えられていた電荷が演算増幅器３２によって増幅され、出力ホールド用コンデンサ３１に式（３）に示す電荷Ｑ０が蓄えられ、それによって式（４）に示す出力電圧Ｖ０が第１の充電手段３ａから出力される。図５では、出力電圧Ｖ０を点線で示している。
【００４４】
そして、φ３のタイミングになると、第１の充電手段３ａからは引き続き電圧Ｖ０が出力され続け、一方第２の充電手段３ｂではコンデンサ２ａ、２ｂに電荷が蓄えられているので、電圧は出力されない。
【００４５】
そして、φ４のタイミングになると、出力ホールド用コンデンサ３４に式（６）に示す電荷Ｑ１が充電され、これによって第２の充電手段３ｂから電圧Ｖ１が出力される。図５では、出力電圧Ｖ１を実線で示している。
【００４６】
そして、φ３とφ４のタイミングは第２の充電手段３ｂの出力電圧が第１の充電手段３ａの出力電圧Ｖ０に上がるまで繰り返され、φ３のタイミングではコンデンサ２ａ、２ｂに電荷が蓄えられるので出力電圧は変化せず、φ４のタイミングでは出力ホールド用コンデンサ３４に電荷Ｑ１が充電され、これによって第２の充電手段３ｂの出力電圧がＶ１だけ上昇する。
【００４７】
そして、電圧Ｖ１の階段状波形が電圧Ｖ０まで上昇したか否かの比較は、コンパレータ回路４によって行われ、電圧Ｖ１の階段状波形が電圧Ｖ０を越えるとＣＲＥＳのタイミングに移行し、第１及び第２の充電手段３ａ、３ｂはリセットされてコンデンサ３１、３４に蓄えられていた電荷は放電される。
【００４８】
上述したようなタイミングで積分回路３から電圧Ｖ１、Ｖ０が出力されると、次にコンパレータ回路４に入力され、コンパレータ回路４の演算増幅器４１の非反転入力端子に電圧Ｖ０が入力され、反転入力端子に電圧Ｖ１が入力されて比較される。そして、電圧Ｖ１が電圧Ｖ０を上回ったところで演算増幅器４１から検出信号が出力され、この検出信号はインバーター４２で反転されてＤ型フリップフロップ４３のＤ端子に入力される。このＤ型フリップフロップ４３では、クロック発生器６からのクロックＣＫとＤ端子の入力とにしたがって出力Ｑ、Ｑ’を出力し、この出力Ｑ、Ｑ’はタイミング生成回路５と残差電圧生成手段８に入力される。
【００４９】
そして、残差電圧生成手段８に出力Ｑが入力されると、この出力Ｑのタイミングでサンプリングホールドを行い、残差電圧Ｖｈを生成する。この残差電圧Ｖｈは、階段状波形である電圧Ｖ１の最上段の電圧と電圧Ｖ０との差の電圧のことをいい、差動増幅器８１の反転入力端子に入力された電圧Ｖ０と、非反転入力端子に入力された電圧Ｖ１とを比較し、出力Ｑのタイミングでサンプリングホールドすることによって生成される。生成された残差電圧Ｖｈは積分回路３に入力され、コンデンサ２ａ、２ｂに電荷を充電する。したがって、図５に示すように、残差電圧が入力された後の工程では、第１の充電手段３ａから出力される電圧Ｖ０が残差電圧Ｖｈの分だけ上昇することになる。
【００５０】
このように、残差電圧Ｖｈを第１の充電手段３ａの出力電圧Ｖ０に加算することによって、次の工程において高い精度で第１の充電手段３ａと第２の充電手段３ｂの出力電圧を比較することができるようになる。
【００５１】
また、タイミング生成回路５では、この出力Ｑ、Ｑ’と、クロック発生器６からのクロックＣＫと、そのクロックＣＫの反転信号であるクロックＣＫＮとに基づいて、図１に示す回路によって、ＣＲＥＳ、φ１、φ２、φ３、φ４の５つのタイミングを生成する。このタイミング生成回路５によって生成される５つのタイミングのタイミングチャートを図３に示す。
【００５２】
そして、タイミング生成回路５で生成された５つのタイミングは積分回路３のスイッチＳ１、Ｓ２、・・・、Ｓ１６を制御するための信号として積分回路３に入力されるとともに、φ２のタイミング信号は算出手段７に入力される。
【００５３】
そして、算出手段７では、φ２のタイミング信号とクロック発生器６からのクロックＣＫとに基づいて、測定対象としている物理量、ここでは圧力を算出する。
【００５４】
ここで、この算出手段７における物理量の算出方法を説明する。
【００５５】
まず、ダイヤフラム２１に被測定圧力Ｐが加わり、ダイヤフラム２１が変化したときのギャップの変化量をＸとすると、コンデンサ２ａ、２ｂの静電容量Ｃａ、Ｃｂは
【数７】
0003802431.tif 000008
と表すことができる。
【００５６】
ここで、この静電容量Ｃａ、Ｃｂを
【数８】
0003802431.tif 000009
に代入すると、
【数９】
0003802431.tif 000010
となる（ただし、ｄａ＝ｄｂ）。ここで、ｄａ＋ｄｂは定数となり、さらにギャップの変化量Ｘはダイヤフラム２１にかかる圧力Ｐに比例して変化するので、式（８）は
【数１０】
0003802431.tif 000011
と書き換えることができる。
【００５７】
ところで、積分回路３は電荷平衡型回路となるので、静電容量がＣａ−Ｃｂとなるときのコンデンサ２ａ、２ｂに電圧Ｖｃで蓄えられた電荷量Ｑｃは、静電容量がＣａ＋Ｃｂとなるコンデンサ２ａ、２ｂに電圧Ｖｒで蓄えられた電荷量Ｑｒの整数倍となる。
【００５８】
したがって
Ｑｒ・ｍ＝Ｑｃ・ｎ  （ｍ、ｎは整数）        （１０）
の関係が成り立つ。例えば、図５に示す階段波形では、５段の上り階段の波形となっているので、Ｖ０＝５・Ｖ１の関係が成り立ち、電荷も同様にＱｒ＝５・Ｑｃの関係が成り立つ。
【００５９】
ここで、電荷量Ｑｒ、Ｑｃはそれぞれ
Ｑｒ＝Ｖｒ・（Ｃａ＋Ｃｂ）                    （１１）
Ｑｃ＝Ｖｃ・（Ｃａ−Ｃｂ）                    （１２）
となるので、式（１０）、（１１）、（１２）とから
【数１１】
0003802431.tif 000012
となる。したがって、式（９）と式（１３）とから
【数１２】
0003802431.tif 000013
とまとめることができる。ここで、ＶｒとＶｃはそれぞれ一定の電圧であり、ｎはＱｃ＝（Ｃａ−Ｃｂ）・Ｖｃの電荷量が蓄えられる回数なので、クロックＣＫのパルス数と同じになり、ｍはＱｒ＝（Ｃａ＋Ｃｂ）・Ｖｒの電荷量が蓄えられる回数なので、φ２のタイミング信号の数と同じになる。すなわち、２進カウンタ７１で予め計数するクロックＣＫの数を設定しておくと、そのクロック数がｎとなり、このクロック数ｎで設定される時間内にタイミング生成回路５から出力されるφ２のタイミング信号をアップカウンタ７２で計数し、この数がｍとなる。
【００６０】
従って、式（１４）に定数であるＶｒ、Ｖｃを入力するとともに、クロック数ｎを設定して入力しておけば、アップカウンタ７２で計数したφ２のタイミング信号の数ｍから圧力Ｐをデジタル値として出力することができる。
【００６１】
例えば、５ｍｍＨ２Ｏの圧力がダイヤフラム２１にかかったときに、コンデンサ２ａの静電容量Ｃａが１１ｐＦ、コンデンサ２ｂの静電容量Ｃｂが９ｐＦとなった場合に、Ｖｒ＝１．５Ｖ、Ｖｃ＝３Ｖ、Ｃｆ１＝Ｃｆ２＝１０ｐＦとすると、図５に示すＶ０、Ｖ１は
【数１３】
0003802431.tif 000014
と計算することができる。これにより、３Ｖ／０．６Ｖ＝５となることから、積分回路３の出力電圧の波形は図５に示すような５段の階段波形になることが分かる。そして、５段の階段波形では７クロックが１周期となるので、５周期を計数できるように２進カウンタ７１を３５クロック計数するように設定すると、図６に示すようなクロックＣＫと階段波形との関係になる。
【００６２】
そして、式（１４）に、この関係を入力すると、αは実験等で予め求められている値なので、ここではα＝０．０１４３を用いて
【数１４】
0003802431.tif 000015
と求めることができる。すなわち、φ２のタイミング信号の数（階段波形の数）が圧力値５ｍｍＨ２Ｏに対応している。
【００６３】
したがって、２進カウンタ７１で３０クロックを計数する間に、出力されるφ２のタイミング信号の数をアップカウンタ７２で計数して出力することによって、測定対象の圧力値をデジタル値として出力することができる。
【００６４】
このように、第１の実施形態の静電容量型センサによれば、物理量の変化によるコンデンサ２ａ、２ｂの静電容量の変化をデジタル値として出力することができる。
【００６５】
さらに、第１の実施形態の静電容量型センサによれば、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の比を利用して物理量を算出するので、直線補正や温度補正などを行うことなく、正確な測定結果を出力することができる。
【００６６】
また、コンデンサ２ａ、２ｂが差動構造であるため、計算式の分子をＣａ−Ｃｂとすることによって、コンデンサ２ａ、２ｂの容量変化を大きくすることができる。すなわち、差動構造であるためにコンデンサ２ａの静電容量がＣａ’＝Ｃａ＋αと変化したときには、コンデンサ２ｂの静電容量はＣｂ’＝Ｃｂ−αと変化する。したがって、（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）の式にＣａ’、Ｃｂ’を代入すると
（Ｃａ−Ｃｂ）／（Ｃａ＋Ｃｂ）＝２α／（Ｃａ＋Ｃｂ）
となり、静電容量の変化αを２倍に大きくすることができる。したがって、第１の実施形態の静電容量型センサでは測定精度をより高くすることができる。
【００６７】
さらに、第１の実施形態の静電容量型センサでは静電容量の変化を電荷に変化させるためにＶｒ、Ｖｃを利用しているが、Ｖｒを大きくし、Ｖｃを小さくすることによって容量変化に対する出力されるパルス数を多くできるので、さらに測定精度を高くすることができる。
【００６８】
また、ＶｒとＶｃは、電源電圧Ｖｃｃを抵抗で分割することによって生成されている。したがって、
Ｖｃ＝Ｖｃｃ・（Ｒ１／Ｒ２）
Ｖｒ＝Ｖｃｃ・（Ｒ３／Ｒ４）
と表すことができ、これらを式（１４）のＶｒ、Ｖｃに代入すると、
α・Ｐ・（Ｖｃ／Ｖｒ）＝ｍ／ｎ
α・Ｐ・｛Ｖｃｃ・（Ｒ１／Ｒ２）｝／｛Ｖｃｃ・（Ｒ３／Ｒ４）｝＝ｍ／ｎ
α・Ｐ・（Ｒ１・Ｒ４）／（Ｒ２・Ｒ３）＝ｍ／ｎ
となる。
【００６９】
このように、式（１４）において電源電圧Ｖｃｃは相殺されて消えてしまうので、第１の実施形態の静電容量型センサでは、電源電圧Ｖｃｃを変更しても出力のパルス特性に影響しないようにすることができる。
【００７０】
次に、第２の実施形態の静電容量型センサの構成を図７に基づいて説明する。
【００７１】
図７に示すように、第２の実施形態の静電容量型センサ９１は、第１の実施形態における積分回路３とコンパレータ回路４との間にサンプリングホールド回路９２、９３を接続した点が第１の実施形態と異なっている。
【００７２】
第１の実施形態の静電容量型センサでは、積分回路３の出力電圧の波形に図８に示すようなひげ状のノイズが発生する場合があり、このノイズによってコンパレータ回路４で誤動作が発生していた。
【００７３】
そこで、第２の実施形態の静電容量型センサ９１では、積分回路３とコンパレータ回路４との間にサンプリングホールド回路９２、９３を接続してひげ状のノイズをカットしている。このひげ状のノイズは図９に示すように積分回路３の出力波形の立ち上がりと立ち下がりに発生するので、サンプリングホールド回路９２、９３では、出力波形の立ち上がりと立ち下がりから一定時間ｔだけ遅延させたタイミングで、タイミングパルスＰを発生してサンプリングホールドしている。
【００７４】
これによって、積分回路３の出力波形は図１０に示すようにひげ状のノイズがカットされた波形となり、コンパレータ回路４の誤動作を防ぐことができる。
【００７５】
次に、第３の実施形態の静電容量型センサの構成を図１１に基づいて説明する。
【００７６】
図１１に示すように、第３の実施形態の静電容量型センサ１１０１は、第１の実施形態の静電容量型センサ１にカウンター１１０２とラッチ部１１０３とＡ／Ｄ変換部１１０４とを接続することによって第１の実施形態の静電容量型センサ１のデジタル出力をアナログ出力に変換して出力するものである。
【００７７】
ここで、カウンター１１０２はタイミング生成回路５によって出力されたφ２のパルスがＣＬＫ端子に入力され、このパルスをバイナリのデータに変換してＱ出力とする。例えば３パルス入力されるとＱ０（１の重みを持つ）とＱ１（２の重みを持つ）のビットが出力されることになる。また、カウンター１１０２のＣＬ端子は図１では図示していなかった初期リセット信号に接続されており、この初期リセット信号がＣＬ端子に入力されるとカウンター１１０２はクリアされる。
【００７８】
ラッチ部１１０３は、カウンター１１０２からのＱ出力が各Ｄ端子に入力され、ＬＴ端子に入力された２進カウンタ７１の出力によって各データを保持してＡ／Ｄ変換部１１０４に出力する。また、ラッチ部１１０３のＣＬ１端子は電源投入時の保持信号のクリア端子であり、図１では図示していなかったＳＴＡＲＴ信号が入力される。
【００７９】
このように構成された本実施形態の静電容量型センサ１１０１では、初期リセット信号がカウンター１１０２のＣＬ端子に入力されると、カウンター１１０２はクリアされ、ＣＬＫ端子に入力されるタイミング生成回路５からのφ２のパルスをバイナリのデータ（Ｑ出力）に変換する。
【００８０】
このＱ出力はラッチ部１１０３の各Ｄ端子に入力され、ラッチ部１１０３ではＬＴ端子に入力された２進カウンタ７１の出力によってラッチし、Ｑ０からＱ７をＡ／Ｄ変換部１１０４に出力する。
【００８１】
ここで、Ａ／Ｄ変換部１１０４では、
【数１５】
0003802431.tif 000016
に基づいてデジタル出力をアナログ出力に変換する。この式（１５）において、ＶＯはアナログ出力、ＶＲはデジタル出力の１の状態での電圧、
【数１６】
0003802431.tif 000017
はデジタル出力が１となったところのＡの重みの逆数を加算したものである。
【００８２】
例えば、１ｍｍＨ２Ｏで１パルス出力されるように設定されている場合に５ｍｍＨ２Ｏの圧力がかかると５パルス出力されるので、式（１５）ではデジタル出力１のときの電圧を３Ｖとすると、
【数１７】
0003802431.tif 000018
となり、３９ｍＶのアナログ出力が得られる。
【００８３】
このように、本実施形態の静電容量型センサによれば、デジタル出力をアナログ出力に変更することができるので、アナログ出力を必要とするシステムにも使用用途を広げることができるようになる。また、ノイズ等の影響が少なく高精度のアナログ電圧を得ることができる。
【００８４】
さらに、図１２に示すように、第１の実施形態のアップカウンタ７１を図１１のカウンター１１０２の代わりとして利用することによって、図１１で示した静電容量型センサと同様にデジタル出力をアナログ出力に変換することができる。
【００８５】
【発明の効果】
以上説明したように、本発明の静電容量型センサによれば、物理量の変化を静電容量の変化として検出し、直線補正などをすることなくデジタル出力を得ることができる。
【図面の簡単な説明】
【図１】本発明による静電容量型センサの第１の実施形態の構成を示すブロック図である。
【図２】図１に示す検出部２の構成を説明するための断面図である。
【図３】図１に示すタイミング生成回路５で生成されるタイミング信号を説明するためのタイミングチャートである。
【図４】図１に示す積分回路３の各タイミングにおける構成を説明するための回路図である。
【図５】図１に示す積分回路３によって出力される階段波形の一例を示す図である。
【図６】図１に示す算出手段７における出力信号の一例を説明するためのタイミングチャートである。
【図７】本発明による静電容量型センサの第２の実施形態の構成を示すブロック図である。
【図８】図７に示す積分回路３の出力波形を示す図面である。
【図９】図７に示すサンプリングホールド回路９２、９３によるサンプリングホールドを説明するための図面である。
【図１０】サンプリングホールド回路９２、９３を接続した後の積分回路３の出力波形を示す図面である。
【図１１】本発明による静電容量型センサの第３の実施形態の構成を示すブロック図である。
【図１２】本発明による静電容量型センサの第３の実施形態の変形例の構成を示すブロック図である。
【図１３】従来の容量センサ装置の構成を説明するための回路図である。
【符号の説明】
１、９１、１１０１、１１０５  静電容量型センサ
２  検出部
２ａ、２ｂ、３３、３６  コンデンサ
３  積分回路
３ａ  第１の充電手段
３ｂ  第２の充電手段
４  コンパレータ回路
５  タイミング生成回路
６  クロック発生器
７  算出手段
８  残差電圧生成手段
２１  ダイヤフラム
２２、２３  電極
３１、３４  出力ホールド用コンデンサ
３２、３５、４１  演算増幅器
Ｓ１、Ｓ２、・・・、Ｓ１６  スイッチ
４２  インバータ
４３  Ｄ型フリップフロップ
７１  ２進カウンタ
７２  アップカウンタ
８１  差動増幅器
８２、９２、９３  サンプリングホールド回路
１１０２  カウンタ
１１０３、１１０６  ラッチ部
１１０４、１１０７  Ａ／Ｄ変換部
【図１】
0003802431.tif 000019
【図２】
0003802431.tif 000020
【図３】
0003802431.tif 000021
【図４】
0003802431.tif 000022
【図５】
0003802431.tif 000023
【図６】
0003802431.tif 000024
【図７】
0003802431.tif 000025
【図８】
0003802431.tif 000026
【図９】
0003802431.tif 000027
【図１０】
0003802431.tif 000028
【図１１】
0003802431.tif 000029
【図１２】
0003802431.tif 000030
【図１３】
0003802431.tif 000031