(57)【特許請求の範囲】
【請求項１】
メモリセルが接続された複数のサブビット線と、該複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線とを有する不揮発性半導体記憶装置において、
該サブビット線の間のショート欠陥を検出するべく、該複数のサブビット線およびメインビット線の組を複数並べる場合に、該サブビット線の偶数番目（０番目を含む）と奇数番目毎にまとまって隣接するように、該サブビット線の幾つかを電気的に絶縁状態で交差させて配置した不揮発性半導体記憶装置。
【請求項２】
前記メモリセルに蓄積された電荷を引き抜くディスチャージ素子は前記メインビット線およびサブビット線のうち該メインビット線のみに設けられている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メインビット線に接続される２本のサブビット線を１対のビット線対とし、２対以上の該ビット線対毎にセンスアンプが設けられた不揮発性半導体記憶装置において、
該ビット線対を構成する２本のサブビット線間には他のビット線対を構成しているサブビット線の一方の配線が電気的に絶縁状態で交差して配置されている請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
アドレス信号をデコードした選択制御信号により、前記選択トランジスタを介してサブビット線を選択すると共に、該選択されたサブビット線の両隣のサブビット線も同時に別の選択トランジスタを介して選択するサブビット線選択制御手段を有した請求項１〜３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記サブビット線選択制御手段で選択したメインビット線の両隣のメインビット線に設けられた各ディスチャージ素子をそれぞれ駆動制御して、該両隣のメインビット線の電位を、該各ディスチャージ素子をそれぞれ介して接地レベルとするディスチャージ制御手段を有した請求項４記載の不揮発性半導体記憶装置。
【請求項６】
それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するサブビット線の外側の、サブビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、該配線は該サブビット線が配線されるレイアウト上の層と同一階層に配設されている請求項１〜５の何れかに記載の不揮発性半導体記憶装置。
【請求項７】
それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するメインビット線の外側の、メインビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、該配線は該メインビット線が配線されるレイアウト上の層と同一階層に配設されている請求項１〜６の何れかに記載の不揮発性半導体記憶装置。
【請求項８】
前記アドレス信号は、前記サブビット線の物理的配置の奇数番目と偶数番目を選択決定すると共に、前記メインビット線の奇数番目と偶数番目の前記ディスチャージ素子を選択決定するアドレス信号と同じアドレス信号とする請求項４記載の不揮発性半導体記憶装置。
【請求項９】
前記選択トランジスタを介してサブビット線を選択するサブビット線選択制御手段が設けられ、該サブビット線選択制御手段は、前記メインビット線間のショート欠陥検出時に、該メインビット線に接続される複数のサブビット線の選択トランジスタを一括して非選択にする請求項１〜３の何れかに記載の不揮発性半導体記憶装置。
【請求項１０】
１本のメインビット線に２個の選択トランジスタをそれぞれ介して接続される２本のサブビット線を１対とし、４対を連続的に並べて配置した配線群を１組とした場合に、該１組内でサブビット線を偶数番目と奇数番目毎に隣接させて順番に配置し、該メインビット線毎に、メモリセルに蓄積された電荷を引き抜くディスチャージ素子が配設されており、
該偶数番目内の順番で０番目と２番目、１番目と３番目、該奇数番目内の順番で０番目と２番目、１番目と３番目の各サブビット線を選択する各選択トランジスタ毎に共通駆動するサブビット線選択制御手段と、該偶数番目のメインビット線の該ディスチャージ素子と該奇数番目のメインビット線の該ディスチャージ素子毎に共通駆動するディスチャージ制御手段とを有した不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータ書き換え可能な不揮発性メモリ、例えばフラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイルツールは省電力化や軽量化および小型化が進んでおり、搭載される半導体デバイスには小型化および高機能化など様々な要求が課せられている。特に、フラッシュメモリに関しては、チップ面積を抑えるために、メモリセルを複数のメモリブロックに分割して配列し、それぞれのメモリブロックに含まれるメモリセルを選択するデコーダ回路を、できるだけ各メモリブロック間で共通化にするのが一般的である。
【０００３】
例えば、メモリブロックを複数個配列（以下、メモリプレーンと呼ぶ）し、メモリプレーンにメインビット線デコーダ回路を配列し、各メモリブロック毎に共通のロウデコーダ回路とサブビット線デコーダ回路を配置する方式がある。
【０００４】
ビット線には、読出し動作や書き込み動作などを行っていないとき、即ち、スタンバイ状態時に、メモリセルのドレイン領域に不要な電荷が蓄積されないようにディスチャージ素子を設けるのが一般的である。このディスチャージ素子はビット線の不良検出にも重要な役割を果たしている。このようなディスチャージ素子を用い、メインビット線とサブビット線を有する不揮発性半導体記憶装の従来例を図５および図６に示している。
【０００５】
図５は従来のサブビット線をレイアウト上交差させない配線例でメインビット線用ディスチャージ素子を設けた配線例を示す回路図、図６は従来のサブビット線をレイアウト上交差させない配線例でサブビット線にもディスチャージ素子ＢＳＤを設けた配線例を示す回路図である。なお、言うまでもないことであるが、図５、図６、図８、さらには図１、図２および図４は、上下逆にして見てもよい。また、図１〜図８および表１，２では英字ＯをОで示し、数字のゼロを０にスラッシュを付けて示して、英字Ｏと数字ゼロ０を区別している。
【０００６】
図５および図６において、メインビット線ＢＬＭ０に２本のサブビット線ＢＬＳ０ＥおよびＢＬＳ０Ｏが接続され、これと同様に、メインビット線ＢＬＭ１〜ＢＬＭｎにもそれぞれ、各２本のサブビット線ＢＬＳ１ＥおよびＢＬＳ１Ｏ〜ＢＬＳｎＥおよびＢＬＳｎＯがそれぞれ接続されている。これらのメインビット線ＢＬＭ０〜ＢＬＭｎには、メインビット線用ディスチャージ素子ＢＭＤを設けており、これは、前述したように、スタンバイ状態時に、メモリセルのドレイン領域に不要な電荷が蓄積されないようにすることと、メインビット線の欠陥検出時に必要であるからである。
【０００７】
メインビット線ＢＬＭ０にはトランジスタＤ０が、メインビット線ＢＬＭ１にはトランジスタＤ１というように各メインビット線毎に一つづつディスチャージ素子としてのトランジスタＤｎ（ｎ＝０，１，２，…）がそれぞれ接続されている。トランジスタＤｎのドレイン側にそれぞれのメインビット線ＢＬＭｎがそれぞれ接続されているとすると、これらのトランジスタＤｎのソース側は接地電位Ｖｓｓに共通接続されている。また、メインビット線ＢＬＭ０に接続されるトランジスタＤ０と、メインビット線ＢＬＭ２に接続されるトランジスタＤ２というように、トランジスタＤｎのうち偶数番目のゲート電極は共通でゲート制御信号線ＭＥＤに接続されている。つまり、一般的に、偶数番目のメインビット線ＢＬＭｎ（ｎ＝２×ｍ；ｍは整数）に接続されるトランジスタＤｎ（ｎ＝２×ｍ；ｍは整数）のゲート電極は共通でゲート制御信号線ＭＥＤに接続されている。
【０００８】
一方、メインビット線ＢＬＭ１に接続されるトランジスタＤ１と、メインビット線ＢＬＭ３に接続されるトランジスタＤ３というように、トランジスタＤｎのうち奇数番目のゲート電極は共通でゲート制御信号線ＭＯＤに接続されている。つまり、一般的に表すと、奇数番目のメインビット線ＢＬＭｎ（ｎ＝２×ｍ＋１；ｍは整数）に接続されるトランジスタＤｎ（ｎ＝２×ｍ＋１；ｍは整数）のゲート電極は共通でゲート制御信号線ＭＯＤに接続されている。なお、図中のＭＣはメモリセルを示しており、図７にて詳細に後述する。
【０００９】
ここで、図５および図６のメインビット線ＢＬＭ１〜ＢＬＭｎの欠陥検出について説明した後に、図５のサブビット線ＢＬＳ１ＥおよびＢＬＳ１Ｏ〜ＢＬＳｎＥおよびＢＬＳｎＯの欠陥検出について説明し、更に図６のサブビット線ＢＬＳ１ＥおよびＢＬＳ１Ｏ〜ＢＬＳｎＥおよびＢＬＳｎＯの欠陥検出について説明する。
【００１０】
まず、図５および図６のメインビット線ＢＬＭ１〜ＢＬＭｎの欠陥検出に必要なディスチャージ素子ＢＭＤの動作について説明する。
【００１１】
例えば、メインビット線ＢＬＭ０を選択する場合、メインビット線ＢＬＭ０は偶数番目のメインビット線であるからゲート制御信号ＭＥＤは接地電位、ゲート制御信号ＭＯＤは電源電圧レベルまたは高電圧になり、奇数番目のメインビット線は全てゲート制御信号ＭＯＤによってディスチャージ素子としてのトランジスタＤｎ（ｎ＝２×ｍ＋１；ｍは整数）を介して接地電位Ｖｓｓとなっている。 また、奇数番目のビット線の一つであるメインビットＢＬＭ１を選択する場合には、ゲート制御信号ＭＥＤは電源電圧レベルまたは高電圧になり、ゲート制御信号ＭＯＤは接地電位となっている。
【００１２】
つまり、偶数番目のメインビット線を選択した場合には、奇数番目のメインビット線を接地電位にするようにゲート制御信号ＭＯＤが電源電圧レベルまたは高電圧になり、また、奇数番目のメインビット線を選択した場合には、偶数番目のメインビット線を接地電位にするようにゲート制御信号ＭＥＤが電源電圧レベルまたは高電圧になって、選択したメインビット線の両隣のメインビット線は必ず接地電位にしている。このため、隣接するメインビット線とのショート欠陥があると、選択したメインビット線の電位は接地電位側に引かれて低下し、これを検出することにより、メインビット線のショート欠陥を検出することが可能となる。
【００１３】
次に、図５のサブビット線ＢＬＳ０ＥおよびＢＬＳ０Ｏ〜ＢＬＳｎＥおよびＢＬＳｎＯの欠陥検出について説明する。なお、図５では、サブビット線用のディスチャージ素子を有しない構成であり、サブビット線を選択するトランジスタのうち、偶数番目のトランジスタＴ０Ｅ〜ＴｎＥのゲート電極には、ゲート制御信号ＥＹＳが共通して入力され、奇数番目のトランジスタＴ０Ｏ〜ＴｎＯのゲート電極には、ゲート制御信号ＯＹＳが共通して入力され、メモリセルの読出しや書き込みでは必ずゲート制御信号ＥＹＳまたはゲート制御信号ＯＹＳの何れか一方しか活性化しない。まず、メインビット線ＢＬＭ０に接続されるサブビット線ＢＬＳ０Ｅ，ＢＬＳ０Ｏに着目して、これらにショート欠陥が発生した場合の欠陥検出動作について以下に説明する。
【００１４】
例えば、サブビット線選択トランジスタＴ０Ｅ〜ＴｎＥのゲート電極へのゲート制御信号ＥＹＳが高電圧かまたは電源電圧レベルで、例えばトランジスタＴ０Ｅが導通状態、もう一方のゲート制御信号ＯＹＳは接地電位Ｖｓｓで、例えばトランジスタＴ０Ｏが遮断状態（ＯＦＦ状態）である。このとき、選択されていないサブビット線ＢＬＳ０Ｏはフローティング状態であるため、選択されているサブビット線ＢＬＳ０Ｅとの間にショート（短絡）欠陥があっても、その電位に変化はないため欠陥として検出できない。このため、故障救済用に設けられた冗長線への置き換えが行なえず、サブビット線ＢＬＳ０Ｅ上のメモリセルに書き込みを行おうとしたときに、サブビット線ＢＬＳ０Ｏ上で同一ワード線上のメモリセルにも書き込みが行われることになってしまう。
【００１５】
また、サブビット線選択トランジスタのゲート制御信号ＯＹＳが高電圧または電源電圧レベルで、トランジスタＴ０Ｏが導通状態、ゲート制御信号ＥＹＳが接地電位で、トランジスタＴ０Ｅが遮断状態であっても、上記と同様に、サブビット線ＢＬＳ０Ｅとサブビット線ＢＬＳ０Ｏとの間のショート欠陥を検出することは不可能である。
【００１６】
次に、２本のメインビット線ＢＬＭ１，ＢＬＭ２に接続されるサブビット線ＢＬＳ１Ｏとサブビット線ＢＬＳ２Ｅ間にショート欠陥が発生した場合の欠陥検出動作について以下に説明する。
【００１７】
サブビット線選択トランジスタのゲート制御信号ＥＹＳが高電圧または電源電圧レベルでトランジスタＴ２Ｅが導通状態、もう一方のゲート制御信号ＯＹＳが接地電位でトランジスタＴ１Ｏが遮断状態であるとする。このとき、選択されているサブビット線ＢＬＳ２Ｅの隣のサブビット線ＢＬ１Ｏは非選択でフローティング状態であるため、やはりサブビット線ＢＬＳ２Ｅとサブビット線ＢＬＳ１Ｏとの間にショート欠陥があってもその欠陥を検出することはできない。
【００１８】
逆に、サブビット線ＢＬＳ１Ｏを選択し、サブビット線ＢＬＳ２Ｅを非選択としても同様に、サブビット線ＢＬＳ２Ｅとサブビット線ＢＬＳ１Ｏの間のショート欠陥は検出することができない。
【００１９】
つまり、図５の従来の構成では、隣り合ったサブビット線間のショートを欠陥として検出することが不可能である。これを検出するための一つの方法として各サブビット線にもディスチャージ素子が設けられ、サブビット線のディスチャージ素子を利用する欠陥検出方法があり、その構成を示したものが図６である。
【００２０】
図６では、偶数番目のサブビット線ＢＬＳｎＥ（ｎ＝０，１，２，・・）にゲート制御信号線ＳＥＤを共通にしたディスチャージ素子ＢＤｎＥ（ｎ＝０，１，２，・・）を接続し、奇数番目のサブビット線ＢＬＳｎＯ（ｎ＝０，１，２，・・）にゲート制御信号線ＳＯＤを共通にしたディスチャージ素子ＢＤｎＯ（ｎ＝０，１，２，・・）を接続している。
【００２１】
サブビット線選択用トランジスタＴ０Ｅ，Ｔ０Ｏを介してメインビット線ＢＬＭ０に接続されるサブビット線ＢＬＳ０Ｅ，ＢＬＳ０Ｏに注目して、これらにショート欠陥があった場合の欠陥検出動作について以下に説明する。
【００２２】
サブビット線ＢＬＳ０Ｅを選択する場合、サブビット線選択用トランジスタＴ０Ｅが導通状態、サブビット線選択用トランジスタＴ０Ｏが絶縁状態となる。読み出しや書き込みを行う際、１本のメインビット線に接続されるサブビット線は通常１本である。サブビット線ＢＬＳ０Ｅが選択されたとき、これに接続されるディスチャージ素子ＢＤ０Ｅを制御するゲート制御信号ＳＥＤは接地電位となる。一方、選択サブビット線ＢＬＳ０Ｅの隣のサブビット線ＢＬＳ０Ｏは非選択状態で、これに接続されるディスチャージ素子ＢＤ０Ｏはゲート制御信号ＳＯＤが高電圧または電源電圧レベルとなるため導通し非選択サブビット線ＢＬＳ０Ｏの電位は接地電圧レベルＶｓｓとなる。
【００２３】
このとき、サブビット線ＢＬＳ０Ｅと隣のサブビット線ＢＬＳ０Ｏとの配線間に異物などが原因でショートしている場合、選択サブビット線ＢＬＳ０Ｅの電位は、接地レベルである非選択サブビット線ＢＬＳ０Ｏを通じて下がってしまう。これにより、図５の構成では欠陥検出が不可能であったサブビット線間のショート欠陥を検出することができる。
【００２４】
これは、１本のメインビット線に接続される２本のサブビット線間のショート欠陥の検出動作についての説明であるが、異なるメインビット線に接続されるサブビット線同士でショートがあった場合でも、同様にショートの欠陥検出を行うことができる。
【００２５】
図７は図６のサブビット線を交差させない配線例において、サブビット線にディスチャージ素子ＢＳＤを設けた場合のメモリブロック間の接続を示した回路図である。
【００２６】
図７において、メインビット線ＢＬＭには、複数のブロック選択用トランジスタＴＳｘ（ｘ＝０，１，２・・）が設けられている。これは図５および図６に示したサブビット線選択素子ＴｎＥ，ＴｎＯ（ｎ＝０，１，２・・）に相当する。各ブロック内でサブビット線ＢＬＳがメインビット線ＢＬＭにブロック選択用トランジスタＴＳｘ（ｘ＝０，１，２・・）を介して接続されている。各メモリブロックで独立しているサブビット線ＢＬＳには、メモリセルＭＣが複数個接続され、サブビット線の一端には、サブビット線用ディスチャージ素子ＢＳＤが接続されている。このディスチャージ素子ＢＳＤのソース側は共通して接地電位Ｖｓｓとなっている。また、メインビット線ＢＬＭにもディスチャージ素子ＢＭＤが接続されており、そのソース電極は共通接続されて接地電位Ｖｓｓとなっている。
【００２７】
次に、ビット線ショートがあっても高速ベリファイを実現するためのビット線配線方法およびセンスアンプ配置方法について図８に示している。
【００２８】
図８は特開平９−１８０４８３号公報「半導体不揮発性記憶装置」に提案されている従来のビット線を交差させた配線例であり、ビット線間にショート欠陥があってもぺ一ジー括での高速ベリファイを実現し、書き込み時間を短縮するためのセンスアンプの接続方法を示した回路図である。
【００２９】
図８において、センスアンプＳ／Ａ０〜Ｓ／Ａｎを連続的に隣接配置した２個で１組とし、その１組内でビット線を交差させ、選択トランジスタを介してセンスアンプＳ／Ａ０，Ｓ／Ａ１にそれぞれ接続させている。例えば、ビット線ＢＬ０Ｂを選択トランジスタＴ０Ｂを介して偶数用第１センスアンプＳ／Ａ０に接続し、ビット線ＢＬ０Ｂに隣接したビット線を奇数側反転ビット線ＢＬｌＢとして選択トランジスタＴ１Ｂを介して奇数用第１センスアンプＳ／Ａ１に接続し、ビット線ＢＬ１Ｂに隣接したビット線を偶数側正転ビット線ＢＬ０Ｎとしてビット線ＢＬ１Ｂと電気的に絶縁状態で交差させて選択トランジスタＴ０Ｎを介し偶数用第１センスアンプＳ／Ａ０に接続し、ビット線ＢＬ０Ｎに隣接したビット線を奇数用正転ビット線ＢＬ１Ｎとして選択トランジスタＴ１Ｎを介して奇数用第１センスアンプＳ／Ａ１に接続するように配線されている。
【００３０】
また、ベリファイ読み出し後のビット線対に接続されたセンスアンプの出力レベルを検出する検出回路と、この検出回路の検出結果に基づき書き込みの成否を判定する判定回路とを有している。
【００３１】
この検出回路は、複数のセンスアンプＳ／Ａの出力レベルをそれぞれ検出する複数の回路を有し、これら複数の回路の出力がワイヤードオアされて判定回路に接続されている。特開平９−１８０４８３号公報「半導体不揮発性記憶装置」では、ベリファイ読出しは偶数列用のベリファイ読出しと奇数列用のベリファイ読出しとの２回に分けて行われる。隣接する２本のビット線がショートしている場合であっても、ベリファイチェックに影響を及ぼさないようにしている。
【００３２】
【発明が解決しようとする課題】
しかしながら、図７に示すようにメインビット線には複数のメモリブロックが接続され、個々のメモリブロック内にサブビット線が独立して配線されているのが一般的である。したがって、図６のような配線構造では、各メモリブロックにディスチャージ素子を配置することになってしまい、これでは、チップ面積を大幅に増大させてしまう結果となる。
【００３３】
本発明は、上記事情に鑑みて為されたもので、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を検出することができる不揮発性半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メモリセルが接続された複数のサブビット線と、複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線とを有する不揮発性半導体記憶装置において、サブビット線の間のショート欠陥を検出するべく、複数のサブビット線およびメインビット線の組を複数並べる場合に、該サブビット線の偶数番目（０番目を含む）と奇数番目毎にまとまって隣接するように、該サブビット線の幾つかを電気的に絶縁状態で交差させて配置したものであり、そのことにより上記目的が達成される。
【００３５】
また、好ましくは、本発明の不揮発性半導体記憶装置において、メモリセルに蓄積された電荷を引き抜くディスチャージ素子は前記メインビット線およびサブビット線のうちメインビット線のみに設けられている。
【００３６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、メインビット線に接続される２本のサブビット線を１対のビット線対とし、２対以上のビット線対毎にセンスアンプが設けられた不揮発性半導体記憶装置において、このビット線対を構成する２本のサブビット線間には他のビット線対を構成しているサブビット線の一方の配線が電気的に絶縁状態で交差して配置されている。
【００３７】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、アドレス信号をデコードした選択制御信号により、選択トランジスタを介してサブビット線を選択すると共に、選択されたサブビット線の両隣のサブビット線も同時に別の選択トランジスタを介して選択するサブビット線選択制御手段を有する。
【００３８】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、サブビット線選択制御手段で選択したメインビット線の両隣のメインビット線に設けられた各ディスチャージ素子をそれぞれ駆動制御して、この両隣のメインビット線の電位を、各ディスチャージ素子をそれぞれ介して接地レベルとするディスチャージ制御手段を有する。
【００３９】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するサブビット線の外側の、サブビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、この配線はサブビット線が配線されるレイアウト上の層と同一階層に配設されている。
【００４０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、それぞれ複数のメモリセルとサブビット線およびメインビット線とが配置されたメモリブロック領域の最も端に位置するメインビット線の外側の、メインビット線同士の間隔と略同じ距離を隔てた位置に接地電圧レベルの配線が配設され、この配線はメインビット線が配線されるレイアウト上の層と同一階層に配設されている。
【００４１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるアドレス信号は、サブビット線の物理的配置の少なくとも奇数番目と偶数番目を選択決定すると共に、メインビット線の奇数番目と偶数番目の各ディスチャージ素子を選択決定するアドレス信号と同じアドレス信号とする。また、逆に、このアドレス信号は、メインビット線の奇数番目と偶数番目を選択決定すると共に、サブビット線の物理的配置の少なくとも奇数番目と偶数番目を選択決定するアドレス信号と同じアドレス信号とする。
【００４２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、選択トランジスタを介してサブビット線を選択するサブビット線選択制御手段が設けられ、このサブビット線選択制御手段は、メインビット線間のショート欠陥検出時に、メインビット線に接続される複数のサブビット線の選択トランジスタを一括して非選択にする。
【００４３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置は、１本のメインビット線に２個の選択トランジスタをそれぞれ介して接続される２本のサブビット線を１対とし、４対を連続的に並べて配置した配線群を１組とした場合に、この１組内でサブビット線を０を含む偶数番目と奇数番目毎に隣接させて順番に配置し、このメインビット線毎に、メモリセルに蓄積された電荷を引き抜くディスチャージ素子が配設されており、この偶数番目内の順番で０番目と２番目、１番目と３番目、該奇数番目内の順番で０番目と２番目、１番目と３番目の各サブビット線を選択する各選択トランジスタ毎に共通駆動するサブビット線選択制御手段と、この偶数番目のメインビット線の該ディスチャージ素子と奇数番目のメインビット線の該ディスチャージ素子毎に共通駆動するディスチャージ制御手段とを有したものであり、そのことにより上記目的が達成される。
【００４４】
本発明によれば、各メモリブロック内のサブビット線にディスチャージ素子を設けなくても、複数のメモリブロックに共通して配線されるメインビット線のみにディスチャージ素子を設けておけば、選択されたサブビット線の両隣のサブビット線は、必ず接地電位になるようにサブビット線を配置することで、隣り合うサブビット線間にショート欠陥があっても、これを不良として容易に検出することが可能となる。つまり、メインビット線に接続されたディスチャージ素子を利用して、選択サブビット線の両隣のサブビット線を接地電位に引くことにより、選択サブビット線のショート欠陥を検出することが可能となる。このとき、偶数番目のメインビット線を選択した場合には、奇数番目のメインビット線が接地電位になり、奇数番目のメインビット線を選択した場合には、偶数番目のメインビット線が地電電位になるようにディスチージ素子を配置しているため、メインビット線の奇数番目と偶数番目を決定するアドレス信号は、必然的にサブビットの物理的配線順序の奇数番目と偶数番目を決定するアドレス信号と同一のアドレス信号となる。
【００４５】
したがって、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を容易に検出することが可能となり、検出した欠陥ビット線を冗長救済することで高歩留りを確保することも可能となる。
【００４６】
【発明の実施の形態】
以下、本発明の実施形態の不揮発性半導体記憶装置について図面を参照しながら説明する。
【００４７】
本発明の半導体不揮発性記憶装置は、メモリセルが接続された複数のサブビット線が各選択トランジスタをそれぞれ介して接続されているメインビット線を複数組設けており、具体的には例えばメインビット線に接続されるサブビット線２本を１対として、少なくとも２対のビット線対に対して１個のセンスアンプが設けられ、このビット線対を構成する２本のサブビット線間に、他のビット線対を構成するサブビット線の一方の配線が電気的に絶縁状態でレイアウト的に交差して連続的に順番に並んで配置されている。即ち、２対以上のビット線対を並べる場合に、サブビット線の偶数番目（０番目を含む）と奇数番目毎にまとめて隣接するように、サブビット線の幾つかを電気的に絶縁状態で交差させて配置している。
【００４８】
また、本発明の半導体不揮発性記憶装置では、メモリセルが接続されたサブビット線と、このサブビット線が選択トランジスタを介して接続されたメインビット線とを有するメモリアレイ構造において、選択トランジスタを介して選択されたサブビット線の両隣のサブビット線も同時に、別の選択トランジスタを介して選択されて接地電位にするようになっている。以上のメモリアレイ構成の一具体例を図１に示している。
【００４９】
図１は、本発明の不揮発性半導体記憶装置におけるメインビット線とサブビット線の配列例の一実施形態を示す回路図である。図１において、１本のメインビット線に２個の選択トランジスタをそれぞれ介して接続される２本のサブビット線を１対とし、４対を順番に隣接配置した配線群を１組とする。この１組内でサブビット線の配線をレイアウト的に交差させている。例えば、メインビット線ＢＬＭ０，ＢＬＭ１，ＢＬＭ２，ＢＬＭ３を順番に隣接配置する。メインビット線ＢＬＭ０には２個のトランジスタＴ０Ｅ，Ｔ０Ｏ、メインビット線ＢＬＭ１には、２個のトランジスタＴｌＥ，Ｔ１Ｏ、メインビット線ＢＬＭ２には２個のトランジスタＴ２Ｅ，Ｔ２Ｏ、メインビット線ＢＬＭ３には２個のトランジスタＴ３Ｅ，Ｔ３Ｏが接続されている。これらのトランジスタＴ０Ｅ，Ｔ１Ｅ，Ｔ２Ｅ，Ｔ３Ｅをそれぞれ介して偶数番目のサブビット線ＢＬＳ０Ｅ，ＢＬＳ１Ｅ，ＢＬＳ２Ｅ，ＢＬＳ３Ｅがそれぞれ接続され、また、トランジスタＴ０Ｏ，Ｔ１Ｏ，Ｔ２Ｏ，Ｔ３Ｏをそれぞれ介して奇数番目のサブビット線ＢＬＳ０Ｏ，ＢＬＳ１Ｏ，ＢＬＳ２Ｏ，ＢＬＳ３Ｏがそれぞれ接続されている。
【００５０】
さらに、偶数番目のサブビット線ＢＬＳ０Ｅ，ＢＬＳ１Ｅ，ＢＬＳ２Ｅ，ＢＬＳ３Ｅはこの順に隣接配置され、偶数番目のサブビット線ＢＬＳ１Ｅ，ＢＬＳ２Ｅ，ＢＬＳ３Ｅと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳ０Ｏを、偶数番目のサブビット線ＢＬＳ３Ｅに隣接配置し、偶数番目のサブビット線ＢＬＳ２Ｅ，ＢＬＳ３Ｅと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳ１Ｏを奇数番目のサブビット線ＢＬＳ０Ｏに隣接配置し、偶数番目のサブビット線ＢＬＳ３Ｅと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳ２Ｏを奇数番目のサプビット線ＢＬＳ１０に隣接配置し、奇数番目のサブビット線ＢＬＳ２Ｏには、奇数番目のサブビット線ＢＬＳ３Ｏを隣接配置するものである。
【００５１】
以上の配線構成はメインビット線ＢＬＭ０〜ＢＬＭ３について記述したが、以下のように表現しても良い。
【００５２】
即ち、メインビット線ＢＬＭｎ−３，ＢＬＭｎ−２，ＢＬＭｎ−１，ＢＬＭｎが順番に隣接配置され、メインビット線ＢＬＭｎ−３には２個のトランジスタＴｎ−３Ｅ，Ｔｎ−３Ｏ、メインビット線ＢＬＭｎ−２にはトランジスタＴｎ−２Ｅ，Ｔｎ−２Ｏ、メインビット線ＢＬＭｎ−１にはトランジスタＴｎ−１Ｅ，Ｔｎ−１Ｏ、メインビット線ＢＬＭｎにはトランジスタＴｎＥ，ＴｎＯが接続されている。これらのトランジスタＴｎ−３Ｅ，Ｔｎ−２Ｅ，Ｔｎ−１Ｅ，ＴｎＥをそれぞれ介して偶数番目のサブビット線ＢＬＳｎ−３Ｅ，ＢＬＳｎ−２Ｅ，ＢＬＳｎ−１Ｅ，ＢＬＳｎＥがそれぞれ接続され、トランジスタＴｎ−３Ｏ，Ｔｎ−２Ｏ，Ｔｎ−１Ｏ，ＴｎＯをそれぞれ介して奇数番目のサブビット線ＢＬＳｎ−３Ｏ，ＢＬＳｎ−２Ｏ，ＢＬＳｎ−１Ｏ，ＢＬＳｎＯがそれぞれ接続されている。
【００５３】
偶数番目のサブビット線ＢＬＳｎ−３Ｅ，ＢＬＳｎ−２Ｅ，ＢＬＳｎ−１Ｅ，ＢＬＳｎＥはこの順に隣接配置され、偶数番目のサブビット線ＢＬＳｎ−２Ｅ，ＢＬＳｎ−１Ｅ，ＢＬＳｎＥと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳｎ−３Ｏを偶数番目のサブビット線ＢＬＳｎＥに隣接配置し、偶数番目のサブビット線ＢＬＳｎ−１Ｅ，ＢＬＳｎＥと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳｎ−２Ｏを奇数番目のサブビット線ＢＬＳｎ−３Ｏに隣接配置し、偶数番目のサブビット線ＢＬＳｎＥと電気的に絶縁状態で交差させて配線した奇数番目のサブビット線ＢＬＳｎ−１Ｏを奇数番目のサブビット線ＢＬＳｎ−２Ｏに隣接配置し、奇数番目のサブビット線ＢＬＳｎ−１Ｏには奇数番目のサブビット線ＢＬＳｎＯを隣接配置している。このとき、ｎ＝３＋４×ｍ（ｍ＝０，１，２，・・）であり、ｎの最大はメインビット線の本数−１（ｎ＝０を含む）に対応しており、ここに記述した順番に隣接配置される４本のメインビット線を１組として複数の組がさらに順番に隣接配置されている。各サブビット線にはメモリセルＭＣが多数接続されている。
【００５４】
また、メモリセルＭＣが接続されている最も端のサブビット線ＢＬＳ０Ｅの隣でメモリセルの無い側には、互いに隣接するサブビット線の間隔と少なくとも同じ距離を隔ててあり、かつサブビット線と同幅かつ同層で接地電圧レベルのダミーサブビット線ＢＬＳＤＬが配線されている。一方、サブビット線ＢＬＳ０Ｅと反対側の端のサブビット線ＢＬＳｎＯのメモリセルの無い側の隣にも同様にダミーサブビット線ＢＬＳＤＲが配線されて接地電圧レベルとなっている。これはメインビット線にも施され、最も端のメインビット線ＢＬＭ０のメモリセルの無い側には、互いに隣接するメインビット線の間隔と略同じ距離を隔てており、かつメインビット線と同幅かつ同層で接地電圧レベルのダミーメインビット線ＢＬＭＤＬが配線され、もう一方の端のメインビット線ＢＬＭｎのメモリセルの無い側の隣にも同様の接地電圧レベルであるダミーメインビット線ＢＬＭＤＲが配線されている。
【００５５】
次に、メインビット線とサブビット線を接続する選択トランジスタのゲート制御信号線の配線について説明する。
【００５６】
メインビット線ＢＬＭ０〜ＢＬＭ３に接続される選択トランジスタＴ０Ｅ〜Ｔ３Ｅ，Ｔ０Ｏ〜Ｔ３Ｏに着目すると、メインビット線ＢＬＭ０に接続される偶数番目のサブビット線選択トランジスタＴ０Ｅと、メインビット線ＢＬＭ２に接続される偶数番目のサブビット線選択トランジスタＴ２Ｅとはゲート制御信号線ＥＹＳ０に接続され、メインビット線ＢＬＭ１に接続される偶数番目のサブビット線選択トランジスタＴ１Ｅと、メインビット線ＢＬＭ３に接続される偶数番目のサブビット線選択トランジスタＴ３Ｅとはゲート制御信号線ＥＹＳ１に接続され、メインビット線ＢＬＭ０に接続される奇数番目のサプビット線選択トランジスタＴ０Ｏと、メインビット線ＢＬＭ２に接続される奇数番目のサブビット線トランジスタＴ２Ｏとはゲート制御信号線ＯＹＳ０に接続され、メインビット線ＢＬＭ１に接続される奇数番目のサブビット線選択トランジスタＴ１Ｏと、メインビット線ＢＬＭ３に接続される奇数番目のサブビット線トランジスタＴ３Ｏとはゲート制御信号線ＯＹＳ１に接続されている。
【００５７】
これは一般的に次のように表現できる。メインビット線ＢＬＭｎ−３に接続される偶数番目のサブビット線選択トランジスタＴｎ−３Ｅと、メインビット線ＢＬＭｎ−１に接続される偶数番目のサブビット線選択トランジスタＴｎ−１Ｅはゲート制御信号線ＥＹＳ０に接続され、メインビット線ＢＬＭｎ−２に接続される偶数番目のサブビット線選択トランジスタＴｎ−２Ｅと、メインビット線ＢＬＭｎに接続される偶数番目のサブビット線選択トランジスタＴｎＥとはゲート制御信号線ＥＹＳ１に接続され、メインビット線ＢＬＭｎ−３に接続される奇数番目のサブビット線選択トランジスタＴｎ−３Ｏと、メインビット線ＢＬＭｎ−１に接続される奇数番目のサブビット線トランジスタＴｎ−１Ｏとはゲート制御信号線ＯＹＳ０に接続され、メインビット線ＢＬＭｎ−２に接続される奇数番目のサブビット線選択トランジスタＴｎ−２Ｏと、メインビット線ＢＬＭｎに接続される奇数番目のサブビット線トランジスタＴｎＯとはゲート制御信号ＯＹＳ１に接続されている。このとき、ｎ＝３＋４×ｍ（ｍ＝０，１，２，・・）で、ｎの最大はメインビット線の本数−１（ｎ＝０を含む）に対応している。
【００５８】
ここで、図１の半導体不揮発性記憶装置のメインビット線とサブビット線の配線例においてサブビット線選択制御手段としてのサブビット線選択デコーダ回路ＳＢＳおよび、ディスチャージ制御手段としてのメインビット線ディスチャージ素子制御回路ＭＢＤについて図２を用いて説明する。
【００５９】
図２は、図１の不揮発性半導体記憶装置におけるメインビット線とサブビット線の選択信号制御構成例を示す回路図である。図２において、選択されたサブビット線および、選択されたメインビット線のそれぞれ両隣のサブビット線およびメインビット線は必ず接地電位になるように制御するが、そのためにサブビット線選択用デコーダ回路ＳＢＳの出力であるゲート制御信号ＥＹＳ［１：０］，ＯＹＳ［１：０］は入力アドレス信号Ａ２，Ａ０によって、下記の表１に示す真理値表のように動作する。
【００６０】
【表１】
0003736677.tif 000002
また、メインビット線に接続されるディスチャージ素子を制御する制御回路ＭＢＤの真理値表は下記の表２に示す通りである。
【００６１】
【表２】
0003736677.tif 000003
ここで、例えばサブビット線ＢＬＳ３Ｏを選択する場合について説明する。
【００６２】
まず、アドレス信号Ａ０，Ａ１［１：０］＝１１として、対応するメインビット線ＢＬＭ３を選択し、さらにアドレス信号Ａ２＝１として上記表１に示すようにサブビット線選択トランジスタＴ３Ｏのゲート制御信号ＯＹＳ１を活性化することによりサブビット線ＢＬＳ３Ｏを選択する。同時に、サブビット線選択トランジスタＴ２Ｏ，Ｔ４Ｅも導通させるように、これに対応するゲート制御信号ＥＹＳ０，ＯＹＳ０を活性化させる。
【００６３】
サブビット線ＢＬＳ２Ｏ，ＢＬＳ４Ｅがそれぞれ接続されているメインビット線ＢＬＭ２，ＢＬＭ４を選択するための必要条件はアドレス信号Ａ０が共に「０」であり、メインビット線ＢＬＭ２，ＢＬＭ４にそれぞれ接続されているディスチャージ素子Ｄ２，Ｄ４の共通のゲート制御信号ＭＥＤは上記表２から「０」（接地電位）となる。サブビット線ＢＬＳ３Ｏを選択しているときには、アドレス信号Ａ０＝１であることから、逆に、メインビット線ディスチャージ制御回路ＭＢＤは電源電圧レベルまたは高電圧になり、ディスチャージ素子Ｄ２，Ｄ４は導通して、非選択メインビット線ＢＬＭ２およびＢＬＭ４はそれぞれ選択トランジスタＴ２Ｏ，Ｔ４Ｅを介して接地電位Ｖｓｓとなる。さらに、サブビット線選択トランジスタＴ２Ｏ，Ｔ４Ｅを介して選択された、サブビット線ＢＬＳ３Ｏの両隣のサブビット線ＢＬＳ２Ｏ，ＢＬＳ４Ｅが接地電位Ｖｓｓとなる。
【００６４】
このようにして、選択したサブビット線ＢＬＳ３Ｏの両隣のサブビット線ＢＬＳ２Ｏ，ＢＬＳ４Ｅが接地電位になるため、例えば、図２に示すように選択サブビット線ＢＬＳ３Ｏと非選択サブビット線ＢＬＳ４Ｅとの間にショート欠陥があった場合に、選択サブビット線ＢＬＳ３Ｏの電位が接地電位Ｖｓｓ側に引かれて電圧低下することにより、テストでサブビット線のショート欠陥を容易に検出することが可能となる。
【００６５】
また、上述した一連の動作は、データ読出しや書き込み時にも適用でき、選択サブビット線への両隣のサブビット線の電位は接地電圧レベルで変動しないため、隣接するサブビット線からのカップリングノイズ干渉を抑えることができるという利点がある。これに加えて、サブビット線選択デコーダ回路ＳＢＳの制御をテスト時と読出しおよび書き込み時とで区別する必要がない。つまり、サブビット線のショート欠陥を検出するためには、選択されたサブビット線に隣接するサブビット線を接地電位Ｖｓｓに引いておく必要があり、サブビット線選択デコ一ダ回路ＳＢＳは上記表１に示すような動作をしなければならない。
【００６６】
この動作はデータ読出しや書き込みには必ずしも必要ではないが、前述した通り、データ読出しや書き込み動時に、選択されたサブビット線に対して、隣接する非選択のサブビット線からのノイズ干渉を抑えることができることから、サブビット線選択デコーダ回路ＳＢＳの動作をショート欠陥検出時と通常のデータ読出しおよび書き込み時とで同一に制御することができ、これはサブビット線選択デコ一ダ回路ＳＢＳを不当に複雑化することがないことを意味している。
【００６７】
以上では、一例として、サブビット線ＢＬＳ３Ｏとサブビット線ＢＬＳ４Ｅとの間にショート欠陥状態が発生した場合の欠陥検出動作について説明したが、上記表１および表２に示したサブビット線選択デコーダ回路ＳＢＳおよびメインビット線用ディスチャージ素子制御回路ＭＢＤの動作により、選択したサブビット線の両隣のサブビット線は必ず接地電位Ｖｓｓとなるため、隣接する２本のサブビット線間のショート欠陥を全て容易に検出することができる。また、両端のサブビット線のメモリセルのない側の隣にも接地電圧レベルのダミーサブビット線が配線されているので、問題なくショート状態の欠陥検出が可能となる。
【００６８】
図３は、図１の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるメモリブロックの接続例を示す回路図である。
【００６９】
図３において、上記したようにサブビット線を交差させた配線構造であれば、ビット線のショート欠陥の検出に必要なディスチャージ素子はメインビット線のみに配置すればよく、各メモリブロック内のサブビット線に配置する必要がなくなり、その分、チップ面の縮小に寄与することができる。
【００７０】
次に、メインビット線のショート欠陥を検出する方法を、図２中のメインビット線ＢＬＭ３を例にとって説明する。
【００７１】
まず、メインビット線ＢＬＭ３を選択する。このとき、設定したアドレス信号Ａ０は電源電圧レベルであり、接続されるメインビット線ディスチャージ素子Ｄ３のゲート電極へのゲート制御信号ＭＯＤは、上記表２に示したように接地電位となってディスチャージ素子Ｄ３は非導通となる。一方、選択メインビット線ＢＬＭ３の両隣のメインビット線ＢＬＭ２，ＢＬＭ４を選択するアドレス信号Ａ０は「０」であることから、これらに接続されるディスチャージ素子Ｄ２，Ｄ４に共通するゲート電極へのゲート制御信号ＭＥＤは、電源電圧レベルまたは高電圧となり、メインビット線ＢＬＭ２，ＢＬＭ４は、接続されるディスチャージ素子Ｄ２，Ｄ４を介して接地電位Ｖｓｓとなる。
【００７２】
ところで、メインビット線には、通常、図３に示すようにメモリブロック選択素子としての役割も果たしているサブビット線選択用素子ＴＳｘ（ｘ＝０，１，・・）が複数接続されている。このとき、メインビット線に接続される各メモリブロック選択素子を全て絶縁状態にすれば、サブビット線との接続が絶たれることとなり、例えば、選択されたメインビット線ＢＬＭ３とその隣のメインビット線ＢＬＭ４との間にショート状態が発生した場合、このメインビット線のショート欠陥をより容易に検出することができる。
【００７３】
一般的には、上記表２に示したメインビット線用ディスチャージ素子の動作により、選択したメインビット線の両隣のメインビット線は必ず接地電位Ｖｓｓとなり、隣接する２本のメインビット線のショート状態が全て検出することができることになる。
【００７４】
また、両端のメインビット線のメモリセルの無い側の隣にも、接地電圧レベルのダミーメインビット線が配線されているので、問題なくショート検出を行うことができる。なお、アドレス信号Ａ０〜Ａ２は、説明のために割り当てた一例であり、図２に示した各メインビット線とサブビット線の選択関係が保たれるのであれば、アドレス番号に依存しなくてもよい。
【００７５】
ここで、図２に示すように、本発明のメインビット線とサブビット線を有しサブビット線を交差させる配線構造でメインビット線とサブビット線の物理的に奇数番目と偶数番目の配置を決定しているアドレス信号について説明する。
【００７６】
例えば任意の奇数番目のメインビット線を選択した場合、全ての偶数番目のメインビット線はメインビット線用ディスチャージ素子により接地電位Ｖｓｓ側に引かれている。本発明では、サブビット線にディスチャージ素子を設けずに、選択したサブビット線の両隣のサブビット線を、接地電位Ｖｓｓに引かれている偶数番目のメインビットを通じて接地電位Ｖｓｓにしている。メインビット線の偶数番目と奇数番目はアドレス信号Ａ０で決定されているので、サブビット線の物理的な配置において、奇数番目と偶数番目を決定しているアドレス信号も同じアドレス信号Ａ０になる。なお、アドレス信号Ａ０は、説明のために割り当てた一例であり、メインビット線とサブビット線の物理的に奇数番目、偶数番目の配置を決定するアドレス信号が同一であればアドレス番号に依存しなくてもよい。
【００７７】
図４は、本発明の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線配列構造におけるセンスアンプの接続例を示すブロック図である。なお、図示していないが、メインビット線にはディスチャージ素子ＢＭＤを配置している。
【００７８】
図４においては、サブビット線ＢＬＳ０Ｅ〜ＢＬＳ１５Ｅ、サブビット線ＢＬＳｎ−３Ｅ〜ＢＬＳｎＥ、サブビット線ＢＬＳ０Ｏ〜ＢＬＳ１５Ｏ、サブビット線ＢＬＳｎ−３Ｏ〜ＢＬＳｎＯ、メインビット線ＢＬＭ０〜ＢＬＭ１５、メインビット線ＢＬＭｎ−３〜ＢＬＭｎに拡張して図示してある。サブビット線選択トランジスタの接続は図１および図２と同様である。メインビット線ＢＬＭ０〜ＢＬＭ７には、メインビット線選択デコーダ回路ＣＳＷ０、メインビット線ＢＬＭ８〜ＢＬＭ１５にはメインビット線選択デコーダ回路ＣＳＷ１、メインビット線ＢＬＭｎ−３〜ＢＬＭｎにはメインビット線選択デコーダ回路ＣＳＷｍが接続されている。
【００７９】
これらのメインビット線選択デコーダ回路ＣＳＷｍを介した信号線Ｍｍ（ｍ＝０，１・・）がそれぞれセンスアンプＳ／Ａ０〜Ｓ／Ａｍにそれぞれ接続されている。これらのセンスアンプＳ／Ａ０〜Ｓ／Ａｍには２入力あり、メインビット線選択デコーダ回路ＣＳＷｍからの信号線Ｍｍ（ｍ＝０，１、・・）の他に全てのセンスアンプＳ／Ａ０〜Ｓ／Ａｍに共通してリファレンス信号線ＲＥＦが接続されている。
【００８０】
センスアンプＳ／Ａ０〜Ｓ／Ａｍは差動増幅器等で構成され、データ読しおよびベリファイ時には、リファレンス線ＲＥＦとメインビット線選択デコーダ回路ＣＳＷｍを介した信号線Ｍｍ（ｍ＝０，１・・）とに流れる電流を比較することで、その出力結果ＳＯＵＴｍ（ｍ＝０，１，・・）をマルチプレクサＭＵＸに入力し、マルチプレクサＭＵＸを通じて、出力バッファＯＢＵＦｋ（ｋ＝０，１，・・；ｋはデータバス幅に相当する）を通じて出力パッドＤＱｋ（ｋ＝０，１，・・：ｋはデータバス幅に相当る）に出力するうようになっている。
【００８１】
これに対して、図８に示した特開平９−１８０４８３号公報「半導体不揮発性記憶装置」では、一つのセンスアンプにメモリアレイに繋がる２本のビット線を入力し、本発明のようなリファレンス線ＲＥＦを入力していない。図８の半導体不揮発性記憶装置では、ベリファイ読出し後のセンスアンプの出力レベルを検出する検出回路と、この検出回路の検出結果に基づき書き込みの成否を判定する判定回路とを有しており、この検回路は、複数のセンスアンプの出力レベルをそれぞれ検出する複数の回路を有し、これらの複数の回路の出力がワイヤードオアされて上記判定回路に接続されるという構造である。また、図８の半導体不揮発性記憶装置のベリファイ読出し動作は、偶数列用のベリファイ読出しと、奇数列用のベリファイ読出しとの２回に分けて行われるが、本発明では読出しを２回に分けて行うことはなく、リファレンス線ＲＥＦを流れる電流と１度比較して、その出力を出力パッドに伝達するものである。
【００８２】
本発明では、この図８の半導体不揮発性記憶装置のように、複数のセンスアンプの出力レベルを検出する検出回路や、この検出結果に基づき書き込みの成否を判定する判定回路は存在しない。これらの検出回路や判定回路は、ビット線にショート欠陥があった場合でもベリファイチェックを正常に行うための手段の一つであり、サブビット線にディスチャージ素子を設けなくてもサブビット線のショート欠陥を容易に検出してチップ面積を大幅に抑制する本発明の目的とは大きく異なるものである。
【００８３】
また、図４では、８本のメインビット線ＢＬＭ０〜ＢＬＭ７をメインビット線デコーダ回路ＣＳＷ０を介した信号線Ｍ０をセンスアンプＳ／Ａ０に接続しているが、これは一例であり、メモリアレイ構成や内部データバス幅および、配置するセンスアンプＳ／Ａの数に従って、メインビット線デコーダ回路に接続するメインビット線の本数をメインビット線２対以上であるならば、適当に調整してもよい。これは、本発明のサブビット線選択デコーダ回路がメインビット線２対に対して、データの読出しや書き込みを行うためのサブビット線は１本しか選択しないからである。
【００８４】
以上により、本実施形態によれば、１本のメインビット線に２個のトランジスタをそれぞれ介して接続される２本のサブビット線を１対とし、４対を連続的に配置したものを１組とし、この１組内でサブビット線を偶数番目と奇数番目毎に交差させて順番に配置している。例えば、メインビット線ＢＬＭ０〜ＢＬＭ３を連続的に配置し、メインビット線ＢＬＭ０〜ＢＬＭ３にはそれぞれ２個の選択トランジスタ（Ｔ０Ｅ〜Ｔ３ＥとＴ０Ｏ〜Ｔ３Ｏ）がそれぞれ接続され、選択トランジスタＴ０Ｅ〜Ｔ３Ｅをそれぞれ介して偶数用サブビット線ＢＬＳ０Ｅ〜ＢＬＳ３Ｅが接続され、トランジスタＴ０Ｏ〜Ｔ３Ｏをそれぞれ介して奇数用サブビット線ＢＬＳ０Ｏ〜ＢＬＳ３Ｏが接続されている。偶数用サブビット線はＢＬＳ０Ｅ，ＢＬＳ１Ｅ，ＢＬＳ２Ｅ，ＢＬＳ３Ｅの順に隣接配置され、偶数用サブビット線ＢＬＳ１Ｅ，ＢＬＳ２Ｅ，ＢＬＳ３Ｅと電気的に絶縁状態で交差させた奇数用サブビット線ＢＬＳ０Ｏを偶数用サブビット線ＢＬＳ３Ｅに隣接して配置し、偶数用サプビット線ＢＬＳ２Ｅ，ＢＬＳ３Ｅと電気的に絶縁状態で交差させた奇数用サブビット線ＢＬＳ１Ｏを奇数用サブビット線ＢＬＳ０Ｏに隣接して配置し、偶数用サブビット線ＢＬＳ３Ｅと電気的に絶縁状態で交差させた奇数用サブビット線ＢＬＳ２Ｏを奇数用サブビット線ＢＬＳ１Ｏに隣接して配置し、奇数用サブビット線ＢＬＳ２Ｏには奇数用サブビット線ＢＬＳ３Ｏをそのまま隣接して配置する。以上のメインビット線とサブビット線の配線構造においては、サブビット線にディスチャージ素子を設けなくてもサブビット線のショート欠陥を容易に検出することができるものである。したがって、メインビット線とサブビット線を有するメモリアレイ構成において、チップ面積の増大を抑制しつつ、サブビット線のショート欠陥を容易に検出することができて、検出した欠陥ビット線を冗長救済することで高歩留りを確保することができる。
【００８５】
【発明の効果】
以上のように、本発明によれば、メインビット線とサブビット線を有する配線構造において、サブビット線にディスチャージ素子を設けなくてもサブビット線の欠陥を検出することができ、結果的にチップ面積を抑えることができる。さらに、欠陥ビット線は最終的には冗長救済されるが、本発明によりメインビット線およびサブビット線のショートなどの欠陥が確実に検出されることで、歩留りの向上が更に期待できるものである。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置におけるメインビット線とサブビット線の配列例の一実施形態を示す回路図である。
【図２】図１の不揮発性半導体記憶装置におけるメインビット線とサブビット線の選択信号制御構成例を示す回路図である。
【図３】図１の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるメモリブロックの接続例を示す回路図である。
【図４】本発明の不揮発性半導体記憶装置のサブビット線の配線をレイアウト的に交差させる配線構造におけるセンスアンプの接続例を示すブロック図である。
【図５】従来のサブビット線をレイアウト上交差させない配線例でメインビット線用ディスチャージ素子を設けた配線例を示す回路図である。
【図６】従来のサブビット線をレイアウト上交差させない配線例でサブビット線にもディスチャージ素子を設けた配線例を示す回路図である。
【図７】図６のサブビット線を交差させない配線例において、サブビット線にディスチャージ素子を設けた場合のメモリブロック間の接続を示した回路図である。
【図８】ビット線を交差させた配線例で、ビット線間にショート欠陥があってもぺ一ジー括での高速ベリファイを実現し、書き込み時間を短縮するための従来のセンスアンプの接続方法を示した回路図である。
【符号の説明】
ＢＬＳ，ＢＬＳ０Ｅ〜ＢＬＳｎＥ，ＢＬＳ０Ｏ〜ＢＬＳｎＯ    サブビット線
ＢＬＳＤＬ，ＢＬＳＤＲ    ダミーサブビット線
ＢＬＭ，ＢＬＭ０〜ＢＬＭｎ    メインビット線
ＢＬＭＤＬ，ＢＬＭＤＲ    ダミーメインビット線
Ｔ０Ｅ〜ＴｎＥ，Ｔ０Ｏ〜ＴｎＯ，ＴＳｘ（ｘ＝０，１，．．．）    サブビット線選択素子（選択トランジスタ）
ＥＹＳ０，ＥＹＳ１，ＯＹＳ０，ＯＹＳ１，ＢＳｘ（ｘ＝０，１，・・）    サブビット線選択素子のゲート電極線
ＳＢＳ，ＳＢＳｘ（ｘ＝０，１，・・）    サブビット線選択回路（サブビット線選択制御手段）
ＢＬＫ０〜ＢＬＫｘ（ｘ＝０，１，・・）    ブロック選択信号
Ａ０〜Ａ２    アドレス信号
ＢＭＤ    メインビット線ディスチャージ素子群
Ｄ０〜Ｄｎ    メインビット線ディスチャージ素子（トランジスタ）
ＭＥＤ，ＭＯＤ    メインビット線ディスチャージ素子のゲート電極線（ゲート制御信号線）
ＭＢＤ    メインビット線ディスチャージ素子制御回路
ＭＣ    メモリセル
ＡＲＹ    メモリセルアレイ
ＣＳＷ０〜ＣＳＷｍ    メインビット線選択デコーダ回路
Ｍ０〜Ｍｍ    メインアレイ側センスアンプ入力信号
Ｓ／Ａ０〜Ｓ／Ａｎ，・・Ｓ／Ａｍ    センスアンプ
ＳＯＵＴ０〜ＳＯＵＴｍ    センスアンプ出力信号
ＭＵＸ    マルチプレクサ
ＯＢＵＦ０〜ＯＢＵＦｋ    出力バッファ
Ｄ０〜Ｄｋ    出力パッド
【図１】
0003736677.tif 000004
【図２】
0003736677.tif 000005
【図３】
0003736677.tif 000006
【図４】
0003736677.tif 000007
【図５】
0003736677.tif 000008
【図６】
0003736677.tif 000009
【図７】
0003736677.tif 000010
【図８】
0003736677.tif 000011