(57)【特許請求の範囲】
【請求項１】
３値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、
多値データを異なるアドレスの複数ビットのデータとして１つのメモリセルに格納する書き込み手段と、
上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、
上記上位ビット側が低アドレス側であり、
上記読み出し手段は、上記上位ビット側データと上記下位ビット側データを共通の出力ラインに出力する
不揮発性半導体記憶装置。
【請求項２】
上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、読み出し時には、ワード線電圧と蓄積電荷量に基づくデータをビット線に出力するトランジスタからなり、
上記読み出し手段は、上位ビット側と下位ビット側とでそれぞれ上記しきい値電圧に応じた異なるワード線電圧を設定し、設定電圧を順次にワード線に印加して、メモリセルトランジスタのデータをビット線に出力させる
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
３値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、
多値データを異なるアドレスの複数ビットのデータとして１つのメモリセルに格納する書き込み手段と、
上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、
メモリセルに書き込みまたは当該メモリセルから読み出すデータが伝搬されるビット線は、２本を対として配線され、当該２本のビット線のうち一方のビット線が選択される
不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに少なくとも３値以上のデータを記録する多値型の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ、フラッシュメモリ等の半導体不揮発性記憶装置においては、１個のメモリセルトランジスタに「０」、「１」の２つの値をとるデータを記録する２値型のメモリセル構造が通常である。
しかし、最近の不揮発性半導体記憶装置の大容量化の要望に伴い、１個のメモリセルトランジスタに少なくとも３値以上のデータを記録する、いわゆる、多値型の不揮発性半導体記憶装置が提案されている（たとえば、「Ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  ３２Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」’９５  ＩＳＳＣＣ  ｐ１３２〜  参照）。
【０００３】
図９はＤＩＮＯＲ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。
【０００４】
図９において、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの分布頻度をそれぞれ表している。
また、１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在する。すなわち、データ「０」、データ「１」、データ「２」、データ「３」の４状態が存在する。
【０００５】
そして、ＮＡＮＤ型やＤＩＮＯＲ(DIvided NOR) 型等のフラッシュメモリにおいては、データの書き換えおよび読み出しはページ単位で行われる。
一般的なＮＡＮＤ型やＤＩＮＯＲ型フラッシュメモリの場合、消去状態（データ「３」）から第１のプログラム状態（データ「２」）、第２のプログラム状態（データ「１」）、第３のプログラム状態（データ「０」）にメモリセルトランジスタをプログラムするためには、ワード線の電圧（ゲート電圧ＶG ）を一定の電圧、たとえば−１０Ｖに設定した状態で、書き込みデータが〔１，０〕，〔０，１〕，〔０，０〕のセルに対し書き込み、具体的にはたとえばビット線電圧（ドレイン電圧ＶD ）を６Ｖ（ゲート電圧ＶG ＝−１０Ｖ）に設定して書き込みを行い、しきい値電圧Ｖｔｈを分布１０に遷移させる。このとき書き込みデータが〔１，１〕のセルには、ドレイン電圧ＶD ＝０Ｖ（ゲート電圧ＶG ＝−１０Ｖ）が加わるが、電荷が不十分なため、しきい値電圧Ｖｔｈは遷移しない（分布１１のまま）。
次に、書き込みデータが〔０，１〕，〔０，０〕のセルに対して書き込みを行う。そして、最後に、書き込みデータが〔０，０〕にセルに対して書き込みを行い、多値書き込みを終了する。なお、書き込み動作は、書き込みベリファイで行われる。
【０００６】
読み出し時は、同一アドレスの２端子（Ｉ／Ｏ）部のデータを１メモリセルに格納していることから、まずワード線電圧をＶWL0 に設定して読み出しを行い、次にＶWL1 に設定して読み出しを行い、最後にＶWL2 に設定して読み出しを行う。そして、３回行った読み出しデータにおけるハイレベルの個数をカウントし、そのカウント値（２進数）をＩＯｍ＋１（Ｄ２）、ＩＯｍ（Ｄ１）のデータとする。
たとえば、読み出しの結果、ハイレベルが２回読み出された場合、“２”は２進数で“１０”であるため分布１０と判定され、ＩＯｍ＋１のデータは“１”、ＩＯｍデータは“０”が出力される。
このように、従来の読み出し動作においては、４値（２ビット／cell）の場合３回読み出しを行った後にデータ出力が行われる。
【０００７】
【発明が解決しようとする課題】
ところで、フラッシュメモリの用途の一つとして、ハードディスクの置換が挙げられるが、ＮＡＮＤ型やＤＩＮＯＲ型等ページ単位で書き換えを行う多値のフラッシュメモリの場合、ハードディスクの置換は最適の用途である。
このような用途に使用されるフラッシュメモリに期待される仕様としては、次の２つを挙げることができる。
▲１▼ランダムアクセスは高速である必要はない。
▲２▼シリアルアクセスは高速である必要がある。
【０００８】
しかしながら、上述した多値型のフラッシュメモリでは、読み出し時に３回読み出しを行った後でないとデータが出力されず、２値型のフラッシュメモリに比べてシリアルアクセスの最初のアドレスのアクセス時間が長くなってしまい、２値型のフラッシュメモリに比べて使い勝手が悪くなる。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、シリアルアクセスの最初のアドレスのデータの読み出し速度の高速化を図れる不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、３値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、多値データを異なるアドレスの複数ビットのデータとして１つのメモリセルに格納する書き込み手段と、上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、上記上位ビット側が低アドレス側であり、上記読み出し手段は、上記上位ビット側データと上記下位ビット側データを共通の出力ラインに出力する。
【００１１】
本発明の不揮発性半導体記憶装置によれば、書き込み手段により多値データが異なるアドレスの複数ビットのデータとして１つのメモリセルに格納される。
そして、読み出し時には、たとえば上位ビット側を低アドレス側として、上位ビットの読み出しを行った後、そのデータをシリアル出力している間に、下位ビット側の読み出しが行われ、上位ビット側の出力が終了した後に、下位ビットの出力が行われる。
これにより、シリアル読み出しの最初のデータの出力までの時間を短くすることができる。
【００１２】
【発明の実施の形態】
図１は、本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。図１は、折り返しビット線方式を採用したＤＩＮＯＲ型フラッシュメモリ１の回路例を示し、かつ説明および図面の簡単化のため、１カラム分の詳細な構成のみを示し、他のカラムの詳細な構成については同様の構成であることから省略している。
【００１３】
このＤＩＮＯＲ型フラッシュメモリ１は、プリチャージ回路１０、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタからなるプリチャージ用転送ゲート１１Ｌ，１１Ｒ、ＤＩＮＯＲ型メモリセルブロック２０Ｌ，２０Ｒ、ダミーメモリセルブロック２１Ｌ，２１Ｒ、ＮＭＯＳトランジスタからなるスイッチングゲート３０Ｌ，３０Ｒ、３１Ｌ，３１Ｒ、３２Ｌ，３２Ｒ、第１センスアンプ４０（ＳＡ１ ０），４１（ＳＡ１ １），４２（ＳＡ１ ２）、ＮＭＯＳトランジスタからなるスイッチングゲート５０Ｌ，５０Ｒ、５１Ｌ，５１Ｒ、５２Ｌ，５２Ｒ、供給接続線６０Ｌ，６０Ｒ、６１Ｌ，６１Ｒ、６２Ｌ，６２Ｒ、第２センスアンプ７０（ＳＡ２ ０），７１（ＳＡ２ １），７２（ＳＡ２ ２）、４値／２ビット変換回路８０、および制御回路９０により構成されている。
【００１４】
ＢＬＬおよびＢＬＲは、対をなすビット線を示し、メモリセルブロック２０Ｌおよびダミーメモリセルブロック２１Ｌがビット線ＢＬＬに接続され、メモリセルブロック２０Ｒおよびダミーメモリセルブロック２１Ｒがビット線ＢＬＲに接続されている。
ビット線ＢＬＬ，ＢＬＲの一端側は、それぞれゲートがビット線プリチャージ信号ＰＣＢＬの供給線に接続された転送ゲート１１Ｌ、１１Ｒを介してプリチャージ回路１０に接続されている。
ビット線ＢＬＬの他端側は３本の分岐ビット線ＢＬ０Ｌ，ＢＬ１Ｌ，ＢＬ２Ｌに分岐され、ビット線ＢＬＲの他端側は３本の分岐ビット線ＢＬ０Ｒ，ＢＬ１Ｒ，ＢＬ２Ｒに分岐されている。
【００１５】
分岐ビット線ＢＬ０ＬおよびＢＬ０Ｒは、それぞれゲート電極が信号ＳＢＬ０Ｌ，ＳＢＬ０Ｒの供給線に接続されたスイッチングゲート３０Ｌ，３０Ｒを介して第１センスアンプ４０に接続されている。
分岐ビット線ＢＬ１ＬおよびＢＬ１Ｒは、それぞれゲート電極が信号ＳＢＬ１Ｌ，ＳＢＬ１Ｒの供給線に接続されたスイッチングゲート３１Ｌ，３１Ｒを介して第１センスアンプ４１に接続されている。
分岐ビット線ＢＬ２ＬおよびＢＬ２Ｒは、それぞれゲート電極が信号ＳＢＬ２Ｌ，ＳＢＬ２Ｒの供給線に接続されたスイッチングゲート３２Ｌ，３２Ｒを介して第１センスアンプ４２に接続されている。
【００１６】
第１センスアンプ４０の２出力線４０Ｌ，４０Ｒは、ゲート電極が信号Ｙ１ ００の供給線に共通に接続されたスイッチングゲート５０Ｌ，５０Ｒを介し、第２センスアンプ７０の２入力線に接続された接続線６０Ｌ，６０Ｒに接続されている。
第１センスアンプ４１の２出力線４１Ｌ，４１Ｒは、ゲート電極が信号Ｙ１ １０の供給線に共通に接続されたスイッチングゲート５１Ｌ，５１Ｒを介し、第２センスアンプ７１の２入力線に接続された接続線６１Ｌ，６１Ｒに接続されている。
第２センスアンプ４０の２出力線４２Ｌ，４２Ｒは、ゲート電極が信号Ｙ１ ００の供給線に共通に接続されたスイッチングゲート５２Ｌ，５２Ｒを介し、第２センスアンプ７２の２入力線に接続された接続線６２Ｌ，６２Ｒに接続されている。
そして、第２センスアンプ７０，７１，７２の出力線７０OUT ，７１OUT ，７２OUT は４値／２ビット変換回路８０の入力端子ＳＡ０，ＳＡ１，ＳＡ２にそれぞれ接続されている。
【００１７】
メモリセルブロック２０Ｌ，２０Ｒおよびダミーメモリセルブロック２１Ｌ，２１Ｒは、たとえば図２に示すように構成される。
すなわち、メモリセルブロック２０Ｌは、エンハンスメント型トランジスタＥＴとデプレッション型トランジスタＤＴとが直列接続され、エンハンスメント型トランジスタＥＴのドレインがビット線ＢＬＬに接続された選択ゲート２０ＬＳと、選択ゲート２０ＬＳに縦続接続され、かつ副ビット線ＳＢＬＬに接続された４個のメモリセルトランジスタ（以下、メモリセル）Ｍ２１Ｌ〜Ｍ２４Ｌにより構成されている。
メモリセルブロック２０Ｒは、デプレッション型トランジスタＤＴとエンハンスメント型トランジスタＥＴとが直列接続され、デプレッション型トランジスタＤＴとのドレインがビット線ＢＬＲに接続された選択ゲート２０ＲＳと、選択ゲート２０ＲＳに縦続接続され、かつ副ビット線ＳＢＬＲに接続された４個のメモリセルＭ２１Ｒ〜Ｍ２４Ｒにより構成されている。
【００１８】
メモリセルブロック２０Ｌの選択ゲート２０ＬＳと、メモリセルブロック２０Ｒの選択ゲート２０ＲＳとは共通の選択信号供給線ＳＧ１Ａ，ＳＧ１Ｂに接続されている。
具体的には、一方のエンハンスメント型トランジスタＥＴと他方のデプレッション型トランジスタＤＴのゲートが共通の選択信号供給線に接続されている。
【００１９】
また、メモリセルブロック２０ＬのメモリセルＭ２１Ｌのゲートはメモリセルブロック２０ＲのメモリセルＭ２１Ｒのゲートと共に共通のワード線ＷＬ１に接続され、メモリセルＭ２２ＬのゲートはメモリセルＭ２２Ｒのゲートと共に共通のワード線ＷＬ２に接続され、メモリセルＭ２３ＬのゲートはメモリセルＭ２３Ｒのゲートと共に共通のワード線ＷＬ３に接続され、メモリセルＭ２４ＬのゲートはメモリセルＭ２４Ｒのゲートと共に共通のワード線ＷＬ４に接続されている。
【００２０】
ダミーメモリセルブロック２１Ｌ，２１Ｒは、メモリセルブロック２０Ｌ，２０Ｒと同様に構成される。
すなわち、ダミーメモリセルブロック２１Ｌは、エンハンスメント型トランジスタＥＴとデプレッション型トランジスタＤＴとが直列接続され、エンハンスメント型トランジスタＥＴのドレインがビット線ＢＬＬに接続された選択ゲート２１ＬＳＤと、選択ゲート２１ＬＳＤに縦続接続され、かつ副ビット線ＳＢＬＬＤに接続された４個のダミーメモリセルＭ２１ＬＤ〜Ｍ２４ＬＤにより構成されている。
ダミーメモリセルブロック２１Ｒは、デプレッション型トランジスタＤＴとエンハンスメント型トランジスタＥＴとが直列接続され、デプレッション型トランジスタＤＴのドレインがビット線ＢＬＲに接続された選択ゲート２１ＲＳＤと、選択ゲート２１ＲＳＤに縦続接続され、かつ副ビット線ＳＢＬＲＤに接続された４個のダミーメモリセルＭ２１ＲＤ〜Ｍ２４ＲＤにより構成されている。
【００２１】
そして、ダミーメモリセルブロック２１Ｌの選択ゲート２１ＬＳＤと、メモリセルブロック２１Ｒの選択ゲート２１ＲＳＤとは共通のダミー選択信号供給線ＤＳＧ１Ａ，ＤＳＧ１Ｂに接続されている。
具体的には、一方のエンハンスメント型トランジスタＥＴと他方のデプレッション型トランジスタＤＴのゲートが共通のダミー選択信号供給線に接続されている。
【００２２】
さらに、ダミーメモリセルブロック２１ＬのダミーメモリセルＭ２１ＬＤのゲートはダミーメモリセルブロック２１ＲのダミーメモリセルＭ２１ＲＤのゲートと共に共通のダミーワード線ＤＷＬ１に接続され、ダミーメモリセルＭ２２ＬＤのゲートはダミーメモリセルＭ２２ＲＤのゲートと共に共通のダミーワード線ＤＷＬ２に接続され、ダミーメモリセルＭ２３ＬＤのゲートはダミーメモリセルＭ２３ＲＤのゲートと共に共通のダミーワード線ＤＷＬ３に接続され、ダミーメモリセルＭ２４ＬＤのゲートはダミーメモリセルＭ２４ＲＤのゲートと共に共通のワード線ＤＷＬ４に接続されている。
【００２３】
各メモリセルＭ２１Ｌ〜Ｍ２４Ｌ、Ｍ２１Ｒ〜Ｍ２４Ｒには、制御回路９０により異なるアドレスのｎビットの多値データが格納される。
本実施形態では、２アドレスのデータを多値化して格納される。
すなわち、多値化するデータは図９の場合と同様であり、２アドレスのデータを多値化し、ページ内アドレスの下位側のアドレスのデータはＶWL1 より大か小かで定義され、ページ内アドレスの上位側のアドレスのデータはＶWL0 より大か小か、またはＶWL2 より大か小かで定義される。
たとえば、１ページが２ｍ Col×ｘ bitで、選択されたページの先頭アドレスがＡｎとすると、各セルに格納されたデータは“Ａｎ＋ｉ（ｉ：０≦ｉ＜ｍ）とＡｎ＋ｍ＋ｉ”となる。
【００２４】
なお、ビット線ＢＬＬに接続されたメモリセルブロック２０Ｌのメモリセルをアクセスする場合には、ビット線ＢＬＲに接続されたダミーメモリセルブロック２１Ｒ側が選択されてリファレンスとして用いられ、ビット線ＢＬＲに接続されたメモリセルブロック２０Ｒのメモリセルをアクセスする場合には、ビット線ＢＬＬに接続されたダミーメモリセルブロック２１Ｌ側が選択されてリファレンスとして用いられる。
【００２５】
第１センスアンプ４０，４１，４２は、図３に示すように、いわゆるＣＭＯＳインバータＩ１，Ｉ２の入出力同士を交差結合してなるラッチ（フリップフロップ）型のものから構成されている。各センスアンプ４０〜４２のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ１，Ｐ２のソース同士の接続中点は共通の駆動信号供給線ＶＳＡＨ０（〜２）にそれぞれ接続され、ＮＭＯＳトランジスタＮ１，Ｎ２のソース同士の接続中点は共通の駆動信号供給線ＶＳＡＬ０（〜２）にそれぞれ接続されている。
各センスアンプ４０〜４２の出力である２つの記憶ノードＮＤ１，ＮＤ２は、分岐ビット線対ＢＬ０（〜２）Ｌ，ＢＬ０（〜２）Ｒおよび４０（〜４２）Ｌ，４０（〜４２）Ｒに接続されている。
【００２６】
第２センスアンプ７０，７１，７２としては、たとえばカレントミラータイプのものが用いられる。
【００２７】
図４は、第２センスアンプ７０（７１，７２）の具体的な構成例を示す回路図である。
図４に示すように、この第２センスアンプ７０は、ＮＭＯＳトランジスタＮＴ１〜ＮＴ４およびＰＭＯＳトランジスタＰＴ１〜ＰＴ３により構成されている。
【００２８】
ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースは電源電圧ＶCCの供給線に接続され、ＰＭＯＳトランジスタＰＴ１のドレインはＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点はＰＭＯＳトランジスタＰＴ１，ＰＴ２のゲートおよびＮＭＯＳトランジスタＮＴ３のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１，ＮＴ２のソース同士が接続され、その接続点と接地との間にＮＭＯＳトランジスタＮＴ３，ＮＴ４が直列に接続されている。
また、ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ２のドレインと接続され、その接続点が出力線７０OUT に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１のゲートが接続線６０Ｌに接続され、ＮＭＯＳトランジスタＮＴ２のゲートが接続線６０Ｒに接続されている。
さらに、接続線６０Ｌと６０Ｒとの間にイコライズ用ＰＭＯＳトランジスタＰＴ３が接続され、このＰＭＯＳトランジスタＰＴ３のゲートおよびＮＭＯＳトランジスタＮＴ４のゲートが信号Ｙ２ｎ（０〜２）の供給線に接続されている。
本回路では、ＰＭＯＳトランジスタＰＴ１，ＰＴ２によりカレントミラー回路が構成され、ＰＭＯＳトランジスタＰＴ１，ＰＴ２およびＮＭＯＳトランジスタＮＴ１〜ＮＴ４により差動型アンプＡＭＰが構成されている。
【００２９】
このような構成を有する第２センスアンプ７０では、まず、信号Ｙ２ｎが非アクティブのローレベルに設定される。これにより、差動型アンプＡＭＰの入力端子としてのＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲートレベルがイコライズされる。
第２センスアンプ７０を活性化させる場合、信号Ｙ２ｎがアクティブのハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＴ４が導通状態となる。
その結果、差動型アンプＡＭＰで２つの入力信号が差動増幅され、差動型アンプＡＭＰから所定のレベルをとる信号が出力線７０OUT を介して４値／２ビット変換回路８０に出力される。
【００３０】
４値／２ビット変換回路８０は、データ読み出し時に、制御回路９０による信号ＳAmulがローレベルで入力されているときは、第２センスアンプ７１の出力信号であるアドレス指定されたメモリセルに格納されている読み出し多値データの下位側のデータを出力し、信号ＳAmulがハイレベルで入力されているときは、第２センスアンプ７０、７２から順次に出力される信号から多値データの上位側のデータを確定させて出力する。
なお、本実施形態では２アドレスを多値化しているので、後述するようにワード線電圧ＶWL1 で１回目の読み出しを行った後では、下位側のアドレスのデータは確定している。したがって、４値／２ビット変換回路８０は、信号ＳAmulがローレベルで入力されているときは、第２センスアンプ７１の出力信号であるアドレス指定されたメモリセルに格納されている読み出し多値データの下位側のデータをそのまま出力する。
【００３１】
図５は、４値／２ビット変換回路８０の構成例を示す回路図である。
図５に示すように、この４値／２ビット変換回路８０は、２入力オアゲート８０１，８０２，８０３、２入力ナンドゲート８０４、インバータ８０５、およびＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続してなる転送ゲート８０６，８０７により構成されている。
【００３２】
オアゲート８０１の一方の入力端子は第２センスアンプ７０の出力線７０OUT に接続された入力端子ＳＡ０に接続され、他方の入力端子がナンドゲート８０４の出力端子に接続されている。ナンドゲート８０４およびノアゲート８０３の２入力端子はそれぞれ第２センスアンプ７１の出力線７１OUT に接続された入力端子ＳＡ１、第２センスアンプ７２の出力線７２OUT に接続された入力端子ＳＡ２に接続されている。オアゲート８０２の一方の入力端子はオアゲート８０１の出力端子に接続され、他方の入力端子はオアゲート８０３の出力端子に接続され、出力端子は転送ゲート８０６の一方の入出力端子に接続されている。転送ゲート８０７の一方の入出力端子は入力端子ＳＡ１に接続されている。そして、転送ゲート８０６，８０７の他方の入出力端子は出力端子ＩＯｉに接続されている。さらに、入力端子Ａｍｕｌがインバータ８０５の入力端子、転送ゲート８０６のＮＭＯＳトランジスタＮ８０６のゲート、並びに転送ゲート８０７のＰＭＯＳトランジスタＰ８０７のゲートに接続されている。そして、インバータ８０５の出力端子が転送ゲート８０６のＰＭＯＳトランジスタＰ８０６のゲート、並びに転送ゲート８０７のＮＭＯＳトランジスタＮ８０７のゲートに接続されている。
【００３３】
この４値／２ビット変換回路８０では、信号ＳAmulがローレベルで入力されると、転送ゲート８０７が導通状態、転送ゲート８０６が非導通状態に保持される。その結果、入力端子ＳＡ１に入力された第２センスアンプ７１の出力信号が転送ゲート８０７を介してそのまま出力端子ＩＯｉに伝達される。
一方、信号ＳAmulがハイレベルで入力されると、転送ゲート８０６が導通状態、転送ゲート８０７が非導通状態に保持される。その結果、入力端子ＳＡ０に入力された第２センスアンプ７０の出力信号、入力端子ＳＡ２に入力された第２センスアンプ７２の出力信号とは、ナンドゲート８０４、オアゲート８０１，８０３での論理演算の結果として、転送ゲート８０６を介して出力端子ＩＯｉに伝達される。
【００３４】
図６に、４値／２ビット変換回路８０の入力と出力結果としての１０進数表示および２進数表示との対応関係を示す。
図６に示すように、入力端子ＳＡ０，ＳＡ１，ＳＡ２の入力が「０００」の場合、多値データは２進数で「００」、「００１」の場合は２進数で「０１」、「０１１」の場合は２進数で「１０」、「１１１」の場合は２進数で「１１」となる。
【００３５】
制御回路９０は、各メモリセルに異なるアドレスのｎビットの多値データの書き込み、およびアドレス指定されたメモリセルに格納されている多値データの読み出しを行うため、ワード線ＷＬ（図２の選択信号供給線等も含む）、第１センスアンプ４０〜４２の駆動信号供給線ＶＳＡＨ０〜ＶＳＡＨ２、ＶＳＡＬ０〜ＶＳＡＬ２のレベルおよびタイミング制御、第２センスアンプ７０〜７２用信号Ｙ２ｎ（０〜２）のレベルおよびタイミング制御、スイッチングゲート３０Ｌ〜３２Ｌ、３０Ｒ〜３２Ｒ用信号ＳＢＬ０Ｌ〜ＳＢＬ２Ｌ、ＳＢＬ０Ｒ〜ＳＢＬ２Ｒ、５０Ｌ〜５２Ｌ、５０Ｒ〜５２Ｒ用信号Ｙ１ １０〜Ｙ１ １ｎ、Ｙ１ ００〜Ｙ１ ０ｎのレベルおよびタイミング制御、並びに信号ＳAmulのレベルおよびタイミング制御を行う。
【００３６】
そして、書き込み時のデータのしきい値電圧Ｖｔｈの設定は、まず、低アドレスＡｎ＋ｉのデータを図９に示す電圧ＶWL1 より上か下かを決定する。その後でＡｎ＋ｉとＡｎ＋ｍ＋ｉのデータにより電圧ＶWL0 またはＶWL2 より上か下かを決定する。
たとえば、Ａｎ＋ｉのデータが“１”、Ａｎ＋ｍ＋ｉのデータが“０”の場合、制御回路９０は、分布１０となるように電圧等の制御を行う。
【００３７】
また、読み出し時は、まずアドレス指定されたワード線電圧をＶWL1 に設定して読み出しを行い、読み出しデータを第１センスアンプ４１に入力させる。次いで第２センスアンプ７１を通して４値／２ビット変換回路８０に入力させる。このときセンスアンプに読み出されたデータはアドレスＡｎ〜Ａｎ＋ｍ−１のデータであり、この時点でデータのシリアル出力が可能である。このとき信号ＳAmulをローレベルに設定する。
そして、シリアル出力している間にワード線電圧をＶWL0 、ＶWL2 と順次に設定しての各々読み出しを行った後、信号ＳAmulをハイレベルに設定して４値／２ビット変換回路８０に先ほどのワード線電圧がＶWL1 の時の読み出し結果も含めて“１”の個数をカウントさせる。この場合、その下位１ビットがアドレスＡｎ＋ｍ〜Ａｎ＋２ｍ−１に相当する。
通常の構成（ページが１Ｋ以上）では、Ａｎ〜Ａｎ＋ｍ−１のデータを出力している間にＡｎ＋ｍ〜Ａｎ＋２ｍ−１のデータの内部での読み出しは十分間に合い、Ａｎ〜Ａｎ＋２ｍ−１までのデータの切れ目のないシリアル出力が可能である。
【００３８】
図７に、多値データ（１ページ分）とワード線電圧ＶWL1 ，ＶWL0 ，ＶWL2 および信号ＳAmulとの関係を示す。
なお、４値／２ビット変換回路８０で、Ａｍｕｌはページ内の最上位アドレスである。
【００３９】
次に、上記構成によるデータ読み出し動作について、図８のタイミングチャートを参照しつつ説明する。
【００４０】
たとえば、ビット線ＢＬＬ側に接続されるメモリセルブロック２０ＬのメモリセルＭ２１Ｌに記憶されたデータを読み出す場合、まず、プリチャージ信号ＰＣＢＬが一定期間ハイレベルに設定される。これにより、転送ゲート１１Ｌおよび１１Ｒが導通状態となり、プリチャージ回路１０によりビット線ＢＬＬおよびビット線ＢＬＲがＶCC/2程度にプリチャージされる。
【００４１】
その後、選択信号供給線ＳＧ１Ｂがハイレベルに設定され、ワード線ＷＬ１の電圧がＶWL1 に設定される。これにより、ビット線ＢＬＬに接続されるメモリセルＭ２１Ｌが選択される。同時に、ダミー選択信号供給線ＤＳＧ１Ａ、ダミーワード線ＤＷＬ１がハイレベルに設定されて、ビット線ＢＬＲに接続されるダミーセルＭ２１ＲＤが選択される。また、ワード線電圧をＶWL1 に設定する同じタイミングで、信号ＳＢＬ１Ｌ，ＳＢＬ１Ｒがハイレベルに設定され、スイッチングゲート３１Ｌ，３１Ｒが導通状態に保持される。
ワード線電圧がＶWL1 に設定されてから所定時間は、センスアンプ駆動用信号線ＶＳＡＨ０〜２、ＶＳＡＬ０〜２は共にＶCC/2程度のレベルに保持されているが、所定時間経過後に、ＶＳＡＨ１が電源電圧ＶCCに、ＶＳＡＬ１が接地レベルＧＮＤとなる。このようにして、メモリセルＭ２１Ｌからビット線ＢＬＬに読み出したデータが第１センスアンプ４１に入力されて、ビット線ＢＬＬ，ＢＬＲの電位に応じたレベルに相補的にラッチされ増幅される。
この第１センスアンプ４１に読み出されたデータは１ページのうち低アドレス側のデータである。
【００４２】
次に、ワード線ＷＬ１および信号ＳＢＬ１Ｌ，ＳＢＬ１Ｒのレベルがローレベルに設定された後、信号Ｙ１ １０がハイレベルに設定され、スイッチングゲート５１Ｌ，５１Ｒが導通状態に保持される。これにより、第１センスアンプ４１でラッチされた相補データが第２センスアンプ７１に入力される。
そして、信号Ｙ２ １が第２センスアンプ７１に入力されて、第２センスアンプ７１で入力データが増幅されて４値／２ビット変換回路８０に出力される。
このとき、信号ＳAmulはローレベルに設定されており、４値／２ビット変換回路８０からは第２センスアンプ７１の出力データがそのまま出力端子ＩＯｉからシリアル出力される。
【００４３】
すなわち、このワード線電圧ＶWL1 での読み出し後のデータ出力に関する動作では、外部よりカラムアドレス（ページ内アドレス) Ｃｏｌ  Ａｄｒを順次変化させて、それに伴って、信号Ｙ１−１ｊ（０≦ｊ≦ｍ−１）が順次変化して同時に第２センスアンプ７１が活性化されて４値／２ビット変換回路８０を通ってデータが順次出力されていく。
【００４４】
そして、この期間、内部ではワード線電圧がＶWL1 からローレベルに切り換えられた後、プリチャージ信号ＰＣＢＬが一定期間ハイレベルに設定されて、ビット線ＢＬＬ，ＢＬＲのプリチャージが行われ、ワード線電圧ＶWL0 でのデータの読み出しが行われる。この場合、上述したと同様に、スイッチングゲート３０Ｌ，３０Ｒが導通状態に制御されて第１センスアンプ４０に読み出しデータが格納される。
次いで、ワード線電圧がＶWL0 からローレベルに切り換えられた後、プリチャージ信号ＰＣＢＬが一定期間ハイレベルに設定されて、ビット線ＢＬＬ，ＢＬＲのプリチャージが行われ、ワード線電圧ＶWL2 でのデータの読み出しが行われる。この場合、スイッチングゲート３２Ｌ，３２Ｒが導通状態に制御されて第１センスアンプ４２に読み出しデータが格納される。
そして、ページ内アドレスの下位側でのデータ出力が終了したタイミングで、信号ＳAmulがハイレベルに切り換えられ、カラムアドレスＹ１ １ｎ，Ｙ１ ０ｎが切り換えられる。このとき、カラムアドレスで選択された第１センスアンプ４０〜４２にラッチされているデータが第２センスアンプ７０〜７２を通して、４値／２ビット変換回路８０に入力されて、その都度演算処理が行われて、上位側のデータが出力端子ＩＯｉから出力される。
【００４５】
このように、１回目のアクセスで１ページ内の低アドレス側を読んでラッチした後、そのデータをシリアルに出力している間に、２回の読み出しを行うことにより最初のデータが出力されるまでの時間が１回の読み出し時間でなおかつ、切れ目なく１ページ分のシリアルアクセスが可能となる。
【００４６】
たとえば、容量が６４Ｍビットでビット線が８Ｋ本の場合、読み出し系（３個のセンスアンプ（Ｓ／Ａ）のグループ）は４Ｋ個あり、電圧ＶWL1 での読み出し後のデータは４Ｋ個ある。
ＩＯ構成が×８構成の場合、これを出力するのに要する時間はシリアルアクセスタイムを２５ｎｓすると２５ｎｓ×４Ｋ／８＝１２．８μｓであり、この間に２回の読み出しが終了すれば続けて上位側のデータが出力できる。
もし、下位側のアドレスのデータ出力に要する時間が２回の読み出しに要する時間より短いようであれば第１アクセス時間（１st Access Time）を１回の読み出し時間より長くすれば１ページ分のデータの連続出力が可能となる。
【００４７】
以上説明したように、本実施形態によれば、２アドレスを多値化して格納し、読み出しは、ワード線電圧ＶWL1 で１回目の読み出しを行った後ではページ内のアドレスのうち下位側のアドレスのデータは確定しているので、外部に対して４値／２ビット変換回路８０からデータをそのままシリアル出力し、そして、外部に対しては下位側のデータを出力しつつ、内部ではワード線電圧ＶWL0 ，ＶWL2 でデータの読み出しを行い、ページ内アドレスの上位側のデータを確定し、下位側のアドレスのデータ出力が終了した段階で上位側アドレスのデータを出力するようにしたので、見かけ上の第１アクセス時間を速くでき、データの読み出し速度の高速化を図れる利点がある。
【００４８】
また、本発明を本実施形態のように、ページ単位で読み出し／書き込みを行うＤＩＮＯＲ等のフラッシュメモリに適用した場合、ＮＯＲ型はＮＡＮＤ型よりセル電流が多く高速である（といってもμｓオーダー）ため、１回目の読み出し後、データをシリアル出力している間に２回の読み出しは終了してしまい、連続して出力可能である。すなわち、１回目の読み出し後、待ち時間なくデータ出力が可能である。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、見かけ上の第１アクセス時間を速くでき、データの読み出し速度の高速化を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図２】本発明に係るメモリセルブロックおよびダミーセルブロックの構成例を示す回路図である。
【図３】本発明に係る第１センスアンプの構成例を示す回路図である。
【図４】本発明に係る第２センスアンプの構成例を示す回路図である。
【図５】本発明に係る４値／２ビット変換回路の構成例を示す回路図である。
【図６】本発明に係る４値／２ビット変換回路の入力と出力結果としての１０進数表示および２進数表示との対応関係を示す図である。
【図７】多値データ（１ページ分）とワード線電圧ＶWL1 ，ＶWL0 ，ＶWL2 および信号ＳAmulとの関係を示す図である。
【図８】図１の回路の動作を説明するためのタイミングチャートである。
【図９】ＮＡＮＤ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。
【符号の説明】
１…ＤＩＮＯＲ型フラッシュメモリ、１０…プリチャージ回路、１１Ｌ，１１Ｒ…プリチャージ用転送ゲート、２０Ｌ，２０Ｒ…ＤＩＮＯＲ型メモリセルブロック、２１Ｌ，２１Ｒ…ダミーメモリセルブロック、３０Ｌ，３０Ｒ、３１Ｌ，３１Ｒ、３２Ｌ，３２Ｒ…スイッチングゲート、４０（ＳＡ１ ０），４１（ＳＡ１ １），４２（ＳＡ１ ２）…第１センスアンプ、５０Ｌ，５０Ｒ、５１Ｌ，５１Ｒ、５２Ｌ，５２Ｒ…スイッチングゲート、７０（ＳＡ２ ０），７１（ＳＡ２ １），７２（ＳＡ２ ２）…第２センスアンプ、８０…４値／２ビット変換回路、９０…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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