(57)【特許請求の範囲】
【請求項１】
基板上に少なくとも１つ以上の予備酸化層を含む複数層よりなるポストと、このポストの上部に、ウィンドウを有する電極を有する半導体光放出装置において、
前記ウィンドウを中心に前記電極の上部に前記電極の端面を露出させつつフォトレジストを形成して、前記電極を自己整列にてエッチングして前記ポストを形成する段階と、エッチングされた前記ポストの側壁から所定寸法だけ前記予備酸化層を水平に酸化させる段階とを含んで製造されたことを特徴とする半導体放出装置。
【請求項２】
前記ポストは前記基板上から各々エピタキシャル蒸着された下部反射層、活性層、予備酸化層、上部反射層よりなることを特徴とする請求項１に記載の半導体光放出装置。
【請求項３】
前記半導体光放出装置は積層面に対して垂直に光を放出する垂直空洞表面発光レーザーであることを特徴とする請求項１または２に記載の半導体光放出装置。
【請求項４】
前記予備酸化層の一部が水平酸化されることによって高抵抗部が形成され、酸化されていない部分は電流または光が通過する電流アパーチャになることを特徴とする請求項１または２に記載の半導体光放出装置。
【請求項５】
表面を有する基板を含み、前記表面がその上部に順次に形成された下部反射層、活性層、予備酸化層、上部反射層を有する半導体光放出装置の製造方法において、
前記上部反射層上にウィンドウを有する上部電極をパターニングする第１段階と、
前記ウィンドウを含む前記上部電極の一面上に前記ウィンドウを中心に前記電極の端面を露出させつつフォトレジストを形成する第２段階と、
前記上部電極の他の一部及び前記フォトレジストをマスクとして前記予備酸化層が露出されるまでにエッチングしてポストを形成する第３段階と、
前記予備酸化層の一部を酸化させる第４段階と、
前記第３段階でエッチングされた部位に緩衝剤を充填し、前記基板の下面に下部電極を形成する第５段階とを含むことを特徴とする半導体光放出装置の製造方法。
【請求項６】
表面を有する基板を含み、前記表面がその上部に順次に形成された下部反射層、活性層、予備酸化層、上部反射層を有する半導体光放出装置の製造方法において、
前記上部反射層上にウィンドウを有する上部電極をパターニングする第１段階と、
前記ウィンドウを含む前記上部電極の全面上に前記ウィンドウを中心に前記電極の端面を露出させつつフォトレジストを形成する第２段階と、
前記フォトレジストをマスクとして前記予備酸化層が露出されるまでエッチングしてポストを形成する第３段階と、
前記予備酸化層の一部を酸化させる第４段階と、
前記第３段階でエッチングされた部位に緩衝剤を充填し、前記基板の下面に下部電極を形成する第５段階とを含むことを特徴とする半導体光放出装置の製造方法。
【請求項７】
請求項５または６に記載の方法によって製造された半導体光放出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は活性領域の平面に対して垂直方向に光を放出させるための共振空洞構造(resonant cavity structure)を有する半導体光放出装置(semiconductor light-emitting device)及びその製造方法に係り、特に共振された光が放出される上部電極のウィンドウ及び酸化層の電流アパーチャ間の軸を自動で一致させる半導体光放出装置及びその製造方法に関する。
【０００２】
【従来の技術】
１９６２年ゼネラルエレクトリック社(GE)により開発され始めた半導体光放出装置は、化合物半導体のPN接合に順方向の電流を流して電子と正孔とを再結合させ、半導体の構成によって決定されるバンドギャップエネルギーに対応した波長の光を生じるようにしたものである。
【０００３】
前記半導体光放出装置は発光過程の差により、自発放出(spontaneous emission)を使用して非コヒーレンス(incoherence)光を放出する発光ダイオード及び誘導放出(stimulated emission)を使用してコヒーレンス(coherence)光を放出する半導体レーザーに分けられる。
【０００４】
また、前記半導体レーザーは反射機構の設置位置により、反射機構がチップの両端面に位置されたファブリー・ペロー(Fabry-Perot)型半導体レーザー、及び反射機構がチップ内部に水平位置された共振空洞構造を有する垂直空洞表面発光レーザー(Vertical Cavity Surface Emitting Laser：以下、VCSEL)に分けられる。
【０００５】
前記VCSELは半導体物質層の積層方向に円形に近いガウスビームを放出するために光の形状補正のための光学系が不要で、かつ小型化可能なために１枚の半導体ウェーハ上に複数のレーザーの集積が可能である。これにより、VCSELは光通信分野、電子計算機、音響映像機器、レーザープリンタ、レーザースキャナー及び医療装備などの分野で広く応用されている。
【０００６】
図１Ａないし図１Ｅは従来の技術によるVCSELの製造方法を示す。
図１Ａに示されたように、基板１０上に順次に下部反射層１３、活性層１５、予備酸化層１７及び上部反射層１９を積層する。
【０００７】
ここで、基板１０は、例えば、n型不純物を含む半導体物質よりなる。下部反射層１３は前記基板１０上に形成され、基板１０と同型の不純物、例えば、異なる組成のn型GaAsが２０ないし３０層積層されて形成される。上部反射層１９は前記下部反射層１３と反対型の不純物を含有する同種の不純物半導体物質よりなっている。すなわち、上部反射層１９はp型GaAsが積層されて形成される。後述するが、前記予備酸化層１７は水蒸気状態で水平的に酸化処理される。
【０００８】
以降、図１Ｂのように、基板１０上で各々独立して光を照射するための複数個のVCSELポストI、II、IIIを形成するためにドライエッチングを通じて空間部２１を形成する。それぞれの空間部２１が備えられた後、図１Ｃに示されたように、所定時間酸化雰囲気を組成すれば、前記予備酸化層１７はその外側から内側の水平方向に酸化されて水平酸化された高抵抗部１８及び酸化されていない電流アパーチャ１７が形成される。
【０００９】
引き続き、図１Ｄのように、基板１０のラッピング工程時にポストの損傷を防止するように空間部２１にポリイミド２３を充填した後、その周辺を平坦化する。
【００１０】
以後、ひっくり返して基板１０の大部分をラッピング工程を通じて除去する。
最後に、図１Ｅに示したように、VCSELポストＩ、ＩＩ、ＩＩＩとポリイミド２３上にウィンドウ２５aを有する上部電極２５を形成し、ラッピングされた基板１０'の下部全面に下部電極２７を形成することによって、VCSELの製造が完了する。
【００１１】
このような構造のVCSELは、単一チップアレイ構造として使われたり、各ポリイミド部分を切開して個別的に用いられる。
しかし、従来のように、ポストを備えた後に水平酸化処理により形成された電流アパーチャ１７及びフォトリソグラフィ工程により形成された上部電極２５のウィンドウ２５aとは図２Ａに示されたように、工程上、正確な整列がなされず、ウィンドウの中心軸１６とアパーチャの中心軸１４とが食い違う整列誤差が発生する。このような整列誤差により放出光の損失が発生し、また正確なガウスビームが形成されなくなってVCSELの電気光学的特性を低下させる原因となっている。
【００１２】
したがって、工程上に生じる前記整列誤差を勘案して図２Ｂのように上部電極２５を高抵抗部１８の外側に形成する、いわゆる‘電極プリング'形態に設計できるが、これは電流経路３０の延びによる全体的な素子抵抗の増加を引き起こす。
【００１３】
また、図２Ｃのように上部電極２５を高抵抗部１８の内側に形成する、いわゆる‘電極プッシング'形態は電流アパーチャのサイズ３２より上部電極ウィンドウの大きさ３４が小さいために放出光の損失が生じる。
【００１４】
したがって、上部電極のウィンドウと電流アパーチャとはその軸中心が一致するように正確に整列する必要がある。
【００１５】
【発明が解決しようとする課題】
本発明は前記問題点を勘案して案出されたものであって、本発明の目的は、上部電極のウィンドウと電流アパーチャの軸中心とを正確に一致させて電気光学的特性を改善した半導体光放出装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
前述した目的は本発明に係る技術的構成により達成される。
本発明によれば、基板上に少なくとも１つ以上の予備酸化層を含み複数層よりなるポストと、このポスト上部に電極を有する半導体光放出装置において、前記電極を自己整列にてエッチングして前記ポストを形成する段階と、エッチングされた前記ポストの側壁から所定寸法だけ前記予備酸化層を水平に酸化させる段階とを含んで製造された半導体光放出装置が提供される。
【００１７】
本発明はポスト内に積層されて形成された電極ウィンドウ及び電流アパーチャの中心軸整列のために前記電極を自己整列にてエッチングして前記ポストを形成するという点に特徴がある。
【００１８】
前記エッチング時、ポスト内に積層された予備酸化層の側壁が露出され、酸化工程により予備酸化層の側壁から水平に所定寸法だけ酸化が進行する。例えば、ポストの直径が約６０μmである場合、約４５〜５０μmの酸化がなされる。このような酸化工程により酸化された部分は高抵抗部となり、酸化されていない部分は電流または光が通過する電流アパーチャとなる。このように、ポストは電極による自己整列にて形成され、このポストの露出された側壁を中心に電流アパーチャが形成されるために電極のウィンドウと電流アパーチャの軸整列は自動で行われる。したがって、電極ウィンドウと電流アパーチャの正確な軸整列によりVCSELの電気光学的特性が向上する。
【００１９】
また、本発明において、前記電極を自己整列にてエッチングする時にはエッチング時の損傷を避ける目的で前記電極のウィンドウはフォトレジストによりパッシベーションされる。これと同時に、電極の全面が同じフォトレジストによりパッシベーションされるか、あるいはその電極の一部だけフォトレジストによりパッシベーションされる。後者の場合、エッチング時に露出される電極の他の一部が、たとえ損傷してもフォトレジストにより保護されるその一部だけで十分な電極の伝導性を発揮しうるからである。
【００２０】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面に基づいて説明する。以下の説明から前述した本発明の技術的特徴がさらに容易に理解しうる。そして、図面において、同じ番号は同じ構成要素を示す。
【００２１】
図３Ａは本発明に係るVCSELを製造するために用いられる積層された半導体構造を示している。本発明のVCSELは層の平面に垂直方向に光が放出される積層された半導体構造である。
【００２２】
この積層された半導体構造は有機金属化学的気相蒸着法(Metal-Organic Chemical Vapor Deposition:MOCVD)、液相エピタキシ法(Liquid Phase Epitaxy:LPE)、分子ビームエピタキシ法(Molecular Beam Epitaxy:MBE)または他の周知の結晶成長法のようなエピタキシャル蒸着により形成される。
【００２３】
図３Ａのように、下から上に、基板１０、下部反射層１３、活性層１５、予備酸化層１７及び上部反射層１９より構成された積層された半導体構造が備えられる。
【００２４】
本発明に係るVCSELを製造するために最も先に備えられる前記基板１０は、例えば、ドーピング濃度が高いn型GaAs基板であって、ドーピング濃度は、例えば、約５×１０18cm-3である。基板としてGaAsは後述するAlGaAsまたはAlAsのエピタキシャル蒸着を容易にする。
【００２５】
前記基板１０上には下部反射層１３が形成されるが、必要に応じて下部反射層１３の形成前に基板１０上にエピタキシャル蒸着が可能な約０.５μmGaAs薄膜のような半導体バッファ層が形成されうる。
【００２６】
下部反射層１３は基板１０と同一な伝導性、すなわち、n型の超格子(superlattice)構造の分散型ブラッグ反射器(Distributed Bragg Reflector:DBR)よりなり、前述したMOCVD、MBEなどの技法により基板１０上にエピタキシャル蒸着される。この下部反射層１３はVCSEL構造で内部反射機能を行う。下部反射層１３は複数のAlxGa1-xAs及びAlyGa1-yAs層が交互に積層されてなる。通常、前記AlyGa1-yAs層は所定の屈折率を有するように約１０%の低いアルミニウム含量を有し、前記AlxGa1-xAs層は約９５%の高いアルミニウム含量を有する。下部反射層１３をなしている交互層はVCSELにより生じる光波長の約１/４の有効光学厚さを有することが望ましく、またVCSELの高い内部反射のために可能な限り全体的に約１００%の反射率を有することが望ましい。周知の如く、下部反射層１３の反射率はその内部を構成するAlxGa1-xAs及びAlyGa1-yAs間の屈折率の差と、AlxGa1-xAs及びAlyGa1-yAs対の積層数に依存する。したがって、高い反射率を得るためには屈折率の差が大きく、積層対の数が多いほど良い。
【００２７】
下部反射層１３の上部にはエピタキシャル蒸着された活性層１５が形成される。活性層１５は１つ以上の量子ウェル層、これを取囲むバリヤー層及びこのバリヤー層を取囲むクラッディング層を含む。この際、バリヤー層は量子ウェル層及びクラッディング層のエネルギーバンドギャップ中間のエネルギーバンドギャップを有することが望ましい。このような活性層１５はVCSEL装置の十分な光学的利得を提供するように設計される。例えば、９８０nmの波長の光を放出するためのVCSELを製造するために活性層１５は３つの８nmのIn0.2Ga0.8As量子ウェル層及びこれを取囲む１０nmのGaAsのバリヤー層が交互に積層され、Al0.5Ga0.8Asのクラッディング層により量子ウェル層及びバリヤー層が挟持される。一方、本明細書では図面の単純化及び過度な複雑化を避けるために量子ウェル層、バリヤー層及びクラッディング層を区分せずに、単一層として示した。
【００２８】
前記活性層１５の上部にはエピタキシャル蒸着された予備酸化層１７が形成される。前記予備酸化層１７はこれに最も隣接した反射層と同一なドープ剤でドーピングされる。したがって、予備酸化層１７は活性層１５と上部反射層１９との間に位置しているために、上部反射層１９と同種のドープ剤でドーピングされることが望ましい。例えば、予備酸化層１７は約１０18cm-3濃度でp型ドープ剤がドーピングされることが望ましい。また、予備酸化層１７はmesa型ポストの形成後に部分的に酸化されうるアルミニウムを含む半導体合金、たとえば、AlAsまたはAlGaAsなどを含む。これで、酸化部分は抵抗性が増大され、酸化されていない部分は電流アパーチャとして電流や光を通過させる。前記予備酸化層１７の酸化部分はエッチングされて形成されたmesa型のポスト側壁から内側方向に酸化されて一般に円形を有するようになる。この際、酸化部分の形状はポストの形状及び酸化工程に露出される側壁の数に依存することになる。また、酸化部分の形状は予備酸化層１７が含まれている半導体合金の組成、合金の配向、層の厚さ及び酸化工程の条件により影響を受けたり、あるいは制御しうる。例えば、酸化工程は４００℃ないし５００℃の温度でN2キャリアガスに含まれた水蒸気がAlAsを酸化させて酸化アルミニウムを形成させる。通常、１００%のAlが含まれているAlAsの酸化率は４５０℃で分当り約１.５μmずつ酸化され、約８０%のAlが含まれているAlGaAsの場合は分当り０.０１μmずつ酸化される。酸化部分の形状及びこれによる工程条件に関するさらに詳細な事項は‘Holonyk,Jr.'等により登録された米国特許第５,２６２,３６０号明細書及び第５,３７３,５２２号明細書と、‘Choquette'等により登録された米国特許第５,４９３,５７７号明細書に開示されている。
【００２９】
一方、前記予備酸化層１７上には上部反射層１９がエピタキシャル蒸着により形成される。上部反射層１９は下部反射層１３と同様に複数のAlxGa1-xAs及びAlyGa1-yAs層が交互に積層されてなるが、下部反射層１３とは異なる伝導性を有するようにドーピングされる。すなわち、下部反射層１３と基板１０とがn型ドープ剤でドーピングされたならば、上部反射層１９はp型ドープ剤でドーピングされることが望ましい。また、上部反射層１９はVCSELから光放出のために反射率を減らすために下部反射層１３よりその積層数が少なく設計される。通常、上部反射層１９は９８%ないし９９%の反射率を有することが望ましい。
【００３０】
上部反射層１９は下部反射層１３と共に活性層１５及び予備酸化層１７を挟持する。このように、上部反射層１９と下部反射層１３とは活性層１５から生じた光を共振させる共振面を形成する。
【００３１】
図３Ｂのように、図３Ａの結果物から上部反射層１９の上部には上部電極３６が形成される。この上部電極３６はp型の上部反射層１９上に、例えば、AuBe/Ti/Au金属またはCr/Au金属の蒸着により形成され、フォトリソグラフィマスキング工程またはリフトオフ工程により既定の位置にウィンドウ２５aを有する。
【００３２】
上部電極３６のウィンドウ２５aが形成されると、ウィンドウ２５aを中心にフォトレジスト３８が図３Ｃのようにパターニングされる。図面において、前記フォトレジスト３８は上部電極３６及びそのウィンドウ２５aを全面的に塗布することが望ましい。なぜなら、以後のエッチング工程時に露出される上部電極が損傷するからである。しかし、フォトレジストのパターニングの誤差を考慮して図３Ｃのように電極の一部が露出されても良いが、これはフォトレジストにより電極の残りの一部が保護されて電極として十分な伝導性を保てるからである。
【００３３】
図３Ｄでは上部電極３６とフォトレジスト３８とをマスクとしてエッチングして空間部４０及びmesa型のポストをそれぞれ形成する。このようなポストの形成工程を通じて積層された物質の縁部が露出される。ポスト形成工程は湿式または乾式エッチングにより行われる。しかし、深さの正確度と均一な表面の側壁を得るために、反応性イオンエッチング(RIE)のような前記乾燥式エッチングにより行われることが望ましい。乾式エッチングのうち反応性イオンエッチングは１９９１年７月２３日付けにて発行された‘PLASMA ETCHING OF SEMICONDUCTOR SUBSTRATES(米国特許第５,０３４,０９２号)'に詳細に開示されている。一方、反応性イオンエッチング以外に、例えば、RIBE(reactive ion beam etching)、CAIBE(chemically assisted ion beametching)及びIBAGSC(１９９２年５月２６日付けにて発行された‘METHOD FOR FABRICATING AN ANGLED DIFFRACTION GRATING(米国特許第５,１１６,４６１号参照)'のような多様な他の乾燥式エッチング法が適用されうる。
【００３４】
このようなポスト形成工程中に、エッチング深さは反射光測定器を用いたインサイチュ(in-situ)工程による正確なエッチング深さを提供し、予備酸化層１７の下でエッチングされた後にはエッチング工程を中止させうる。
【００３５】
図３Ｄでポストが形成されると、図３Ｅのように、例えばAlAsで構成された予備酸化層１７に対する酸化工程を行う。
【００３６】
このような酸化工程は‘Holonyak,Jr.'等により１９９１年６月２４日付けにて出願され、１９９３年１１月１６日付けにて登録された‘AlGaAs NATIVE OXIDE(米国特許第５,２６２,３６０号)'を通じて最初提案されたことがある。この米国特許第５,２６２,３６０号ではアルミニウムが含まれたIII-Ｖ半導体物質を水の含まれた雰囲気下で約３７５℃に露出させることによって、前記アルミニウムが含まれたIII-Ｖ半導体物質の少なくとも一部を酸化させて天然酸化層を生成する方法を開示している。
【００３７】
また、‘Holonyak,Jr.'との１９９３年９月７日付けにて出願されて１９９４年１２月１３日付けにて登録された‘SEMICONDUCTOR DEVICES WITH NATIVE ALUMINUM OXIDE REGIONS(米国特許第５,３７３,５２２号)'を通じて、前記米国特許第５,２６２,３６０号の酸化法を適用した半導体レーザーの構造を請求している。前記米国特許第５,３７３,５２２号では米国特許第５,２６２,３６０号によるアルミニウムによる天然酸化層を半導体レーザー内の電流制限層(current blocking layer)として用いる。
【００３８】
一方、１９９４年１２月２１日付けにて出願されて１９９６年２月２０日付けにて登録された‘Choquette'等による‘EFFICIENT SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD(米国特許第５,４９３,５７７号)'では前記‘米国特許第５,３７３,５２２号による電流制限層をVCSEL構造として採用し、また、‘Choquette'は１９９８年発行のIEEE ２８３ないし２８８頁の‘SELCTIVELY OXIDIZED VERTICAL-CAVITY LASER PERFORMANCE AND TECHNOLOGY'という論文で電流制限層をVCSELに採用した時のその構造及び効果を開示している。
【００３９】
本発明で行われる選択的酸化工程及びこれにより形成される電流アパーチャは前記文献に基づいていることを明らかにする。
【００４０】
すなわち、本発明では選択的酸化工程のためにVCSELウェーハをコンテナーに位置させ、高い湿度を保っている制御された雰囲気下でウェーハを望ましくは３５０℃ないし５００℃、さらに望ましくは４００℃ないし４５０℃に加熱することによって行われる。この際、予備酸化層１７に対する酸化はエッチングされたポストの側壁からポストの中心方向に水平に生じる。一方、積層構造で予備酸化層１７以外の層はこれらのアルミニウム含量が小さいために酸化されなくなる。
【００４１】
前記選択的酸化法による予備酸化層１７の酸化された部分１８は一般に円形であり、電気的に高抵抗または絶縁性を有し、約１.６の低い屈折率を有する。そして、予備酸化層１７の非酸化部分１７は光が放出される通路及び電気的電流が流れる電流アパーチャとなる。この電流アパーチャを取囲んでいる酸化部分１８はポストの上側から見れば、ドーナツ状になる。
【００４２】
電気的電流が前記非酸化部分１７の電流アパーチャを通過して活性層１５の中央部に到達すれば、この電流チャンネリングによって活性層１５のキャリアの密度が増加し、光発生の効率が向上する。
【００４３】
前述したように、酸化工程により電流アパーチャが形成されると、図３Ｆのように、ポスト周囲の空間部にはポリイミド４２が充填される。充填されたポリイミド４２は基板１０のラッピング工程時にポストの損傷を最小化する役割を行う。
【００４４】
ポリイミド４２が充填された後、基板１０の下面はラッピングされる。このように、基板１０の下面をラッピングするのは、ウェーハの切断を容易にするためである。
【００４５】
ラッピングされた基板１０'の底部全面にはパターニングされたAuGe/Ni/Auを蒸着するか、あるいは全面金属化を通じて下部電極２７が形成される。この下部電極２７は上部電極３６と共にアニーリング処理されてVCSELの電気的電極部となる。
【００４６】
前記下部電極２７は不透明金属または準透明金属であり得、例えば、約８００ÅのAuGe、約２００ÅのNi及び約４００ÅのAuよりなる多層構造である。
【００４７】
図３Ｆのように下部電極２７をラッピングされた基板１０'に形成した後、図３Ｇではポスト形成のためにマスクとして使用した上部電極３６上にワイヤーボンディングパッド４４を形成することによってVCSELアレイが最終的に完成される。
【００４８】
前述したような構造のVCSELは単一チップアレイ構造として使用されるか、或いは各ポリイミド部分を切開して個別的に用いられる。
【００４９】
従来の技術によれば、ポストを形成し、予備酸化層の酸化工程により形成された電流アパーチャに合せて上部電極のウィンドウを形成するために、上部電極のウィンドウ及び電流アパーチャの中心軸間の整列が難しく、かつこれによって整列誤差が生じてやむをえずVCSELの電気光学的特性が低下した。
【００５０】
しかし、本発明を従来の技術と比べると、上部電極をあらかじめ形成し、この上部電極をマスクとしてエッチングしてポストを形成した後、酸化工程を通じて電流アパーチャを形成するために、あらかじめ形成された上部電極のウィンドウと電流アパーチャの中心軸との整列が自動で行われる。
【００５１】
【発明の効果】
したがって、本発明によるVCSELは従来のものより上部電極のウィンドウと電流アパーチャとの正確な軸整列によって、その電気光学的特性が向上する。
【００５２】
以上、前記電極を自己整列にてエッチングしてポストを形成するための本発明の一実施形態について説明したが、必ずしもこれに限定されるものではなく、特許請求の範囲に記載された技術的思想の範囲内で多様な他の実施形態が可能である。
【００５３】
例えば、本発明の一実施形態ではポスト内の活性層上に１つの電流アパーチャを有するVCSELについて説明したが、VCSELの光学的特性を制御する目的で活性層の上下部に少なくとも１つ以上の電流アパーチャがそれぞれ形成されても良い。
【００５４】
また、本発明の一実施形態ではVCSELから光が放出される方向から見る時、円形の光放出のために原形のポストの製作を参照して説明したが、放出される光の用途によって円形以外に直四角形、正四角形、楕円形などのポストにも適用可能である。
【００５５】
また、本発明の一実施形態ではポストを形成するために電極の一部またはその全面にフォトレジストを形成した後にエッチングを行うが、電極の両端部に側壁を形成した後、エッチングしても良い。
【００５６】
また、本発明の一実施形態では各層をなす構成物質及びその形成方法について具体的に言及しているが、必ずしもこれに限定されるものではなく、当業者ならば多様な物質またはその他の方法により具現可能なことを認識しうる。
【図面の簡単な説明】
【図１Ａ】  従来の技術によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図１Ｂ】  従来の技術によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図１Ｃ】  従来の技術によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図１Ｄ】  従来の技術によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図１Ｅ】  従来の技術によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図２Ａ】  図１の工程による問題点を説明するために提示されたVCSEL装置の断面図である。
【図２Ｂ】  ‘電極プリング’構成による問題点を説明するために提示されたＶＣＳＥＬ装置の断面図である。
【図２Ｃ】  ‘電極プッシング’構成による問題点を説明するために提示されたVCSEL装置の断面図である。
【図３Ａ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｂ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｃ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｄ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｅ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｆ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｆ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【図３Ｇ】  本発明の一実施形態によるVCSEL装置の製造方法を説明するための工程順序による断面図である。
【符号の説明】
１０  基板
１３  下部反射層
１５  活性層
１７  予備酸化層
１９  上部反射層
２５ａ  ウィンドウ
３６  上部電極
３８  フォトレジスト
４０  空間部
【図１Ａ】
0003748807.tif 000002
【図１Ｂ】
0003748807.tif 000003
【図１Ｃ】
0003748807.tif 000004
【図１Ｄ】
0003748807.tif 000005
【図１Ｅ】
0003748807.tif 000006
【図２Ａ】
0003748807.tif 000007
【図２Ｂ】
0003748807.tif 000008
【図２Ｃ】
0003748807.tif 000009
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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