(57)【特許請求の範囲】
【請求項１】
クロック信号が入力されこのクロック信号に同期して動作するモジュールに組み込まれるクロックジッタ平均化回路において、前記クロック信号が入力されこのクロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力するクロックｎパルス周期検出回路と、前記クロックｎパルス周期検出回路の出力信号が入力されこの出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する周期数ｎ逓倍回路と、を有することを特徴とするクロックジッタ平均化回路。
【請求項２】
前記クロックｎパルス周期検出回路が、１個のフリップフロップ又は直列に配列された２個以上のフリップフロップにより構成されたバイナリカウンタであることを特徴とする請求項１に記載のクロックジッタ平均化回路。
【請求項３】
前記クロックｎパルス周期検出回路が、直列に接続されたｎ個のフリップフロップからなり前記クロック信号が入力されるシフトレジスタと、このシフトレジスタの出力及びトリガ信号が入力され前記シフトレジスタの出力及びトリガ信号の論理和を前記シフトレジスタに対して出力するゲートと、を有することを特徴とする請求項１に記載のクロックジッタ平均化回路。
【請求項４】
前記周期数ｎ逓倍回路が、前記クロックｎパルス周期検出回路の出力信号をトリガ信号としてのこぎり波を発生させるのこぎり波発生回路と、前記クロックｎパルス周期検出回路の出力信号の最大電圧の（ｋ／ｎ）倍（ｋは１乃至（ｎ−１）の整数）の電圧を生成する電圧発生手段と、前記のこぎり波発生回路の出力信号の電圧と前記（ｋ／ｎ）倍の電圧とを比較してその結果を出力する（ｎ−１）個の差動増幅器と、前記各差動増幅器の出力信号を微分する（ｎ−１）個の微分回路と、を有することを特徴とする請求項１乃至３のいずれか１項に記載のクロックジッタ平均化回路。
【請求項５】
モジュールに入力されるクロック信号のジッタを平均化するクロックジッタ平均化方法において、クロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力信号を生成する工程と、この出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する工程と、を有することを特徴とするクロックジッタ平均化方法。
【請求項６】
クロック信号が入力されこのクロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力するクロックｎパルス周期検出回路と、前記クロックｎパルス周期検出回路の出力信号が入力されこの出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する周期数ｎ逓倍回路と、前記パルス信号が入力されこのパルス信号に同期して動作する内部回路と、を有することを特徴とするモジュール。
【請求項７】
前記クロックｎパルス周期検出回路が、１個のフリップフロップ又は直列に配列された２個以上のフリップフロップにより構成されたバイナリカウンタであることを特徴とする請求項６に記載のモジュール。
【請求項８】
前記クロックｎパルス周期検出回路が、直列に接続されたｎ個のフリップフロップからなり前記クロック信号が入力されるシフトレジスタと、このシフトレジスタの出力及びトリガ信号が入力され前記シフトレジスタの出力及びトリガ信号の論理和を前記シフトレジスタに対して出力するゲートと、を有することを特徴とする請求項６に記載のモジュール。
【請求項９】
前記周期数ｎ逓倍回路が、前記クロックｎパルス周期検出回路の出力信号をトリガ信号としてのこぎり波を発生させるのこぎり波発生回路と、前記クロックｎパルス周期検出回路の出力信号の最大電圧の（ｋ／ｎ）倍（ｋは１乃至（ｎ−１）の整数）の電圧を生成する電圧発生手段と、前記のこぎり波発生回路の出力信号の電圧と前記（ｋ／ｎ）倍の電圧とを比較してその結果を出力する（ｎ−１）個の差動増幅器と、前記各差動増幅器の出力信号を微分する（ｎ−１）個の微分回路と、を有することを特徴とする請求項６乃至８のいずれか１項に記載のモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式の情報処理装置におけるクロック信号に同期して動作するモジュールに組み込まれ、クロック信号のジッタを平均化するクロックジッタ平均化回路、これを使用するクロックジッタ平均化方法及びクロックジッタ平均化回路が組み込まれたモジュールに関する。
【０００２】
【従来の技術】
同期式情報処理装置においては、装置全体を同期させて演算及びデータ処理等を行うために、クロック信号が装置全体に分配されている。このとき、一般に、装置全体に同一周期且つ同一タイミングのクロック信号を伝送しなければならない。
【０００３】
図９は従来の同期式情報処理装置におけるクロック分配方法を示すブロック図であり、図１０は図９に示す従来の同期式情報処理装置における各モジュールを示すブロック図である。同期式情報処理装置全体へ同一周期及び同一タイミングのクロック信号を伝送するためには、図９に示すように、同期式情報処理装置２１内に１個の基準クロック発生器２２を設け、この基準クロック発生器２２から同期式情報処理装置２１内の各モジュール２３に対して、クロック信号ａを分配する方式が一般的である。なお、通常、基準クロック発生器２２と各モジュール２３との間には、数段のバッファ回路（図示せず）が設けられており、このバッファ回路によりクロック信号ａを分配している。
【０００４】
図１０に示すように、モジュール２３においては、クロックバッファ２４及び内部回路２５が設けられており、クロック信号ａはクロックバッファ２４を介して内部回路２５に入力される。内部回路２５は、入力されたクロック信号ａに同期して動作する。これにより、各モジュール２３は、同一の基準クロック発生器２２から発振されるクロック信号ａに同期して、動作することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。近時、情報処理装置が益々高速化し、クロック信号の周波数、即ちクロック周波数が増加している。このため、クロック周期が短くなり、同期式情報処理装置のタイミング設計が困難になっている。また、情報処理装置の高速化に伴い、各回路において発生するノイズ量が増加する。これにより、特に大きな装置では、基準クロック発生器から末端のユニットであるモジュールまでの距離が大きく、クロック信号を伝送しなければならない配線長が長いため、クロック信号がその伝送中にノイズの影響を強く受ける。この結果、モジュールにおいてクロック信号のエッジのタイミングが一定にならず、ジッタが発生する。なお、ジッタとは、クロック信号のようなパルス列信号における振幅、パルス幅、パルス位置、周波数及びパルス間隔等の乱れをいい、その大きさはノイズ量に依存する。ジッタが発生すると、内部回路の誤動作につながる可能性があるため、クロック信号を高周波化した同期式情報処理装置は、そのタイミング設計が極めて困難になる。このため、従来より、高速化を図った同期式情報処理装置のタイミング設計を容易にし、誤動作の発生を防止するために、最大ジッタ量を低減することが要求されている。
【０００６】
本発明はかかる問題点に鑑みてなされたものであって、クロック信号に同期して動作する同期式情報処理装置においてクロック信号のジッタを低減することができるクロックジッタ平均化回路、これを使用するクロックジッタ平均化方法及びクロックジッタ平均化回路が組み込まれ高速化に対応できるモジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るクロックジッタ平均化回路は、クロック信号が入力されこのクロック信号に同期して動作するモジュールに組み込まれるクロックジッタ平均化回路において、前記クロック信号が入力されこのクロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力するクロックｎパルス周期検出回路と、前記クロックｎパルス周期検出回路の出力信号が入力されこの出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する周期数ｎ逓倍回路と、を有することを特徴とする。
【０００８】
本発明においては、クロックｎパルス周期検出回路が、クロック信号における連続するｎ周期分の波形から１周期分の波形を形成して出力する。この出力信号の周期は、クロック信号におけるｎ周期分のジッタ量の総和を含んでいる。そして、周期数ｎ逓倍回路が、この出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する。これにより、平均周波数がクロック信号の平均周波数と同じであり、各パルスのジッタ量がｎ周期分のクロック信号のジッタが平均化された量となっているパルス信号を生成することができる。
【０００９】
ジッタは、電源ノイズ等のノイズにより偶発的に発生するため、ジッタ量、即ち、クロック信号における各パルスの時間軸上のずれ量が大きいジッタが発生する確率は、ジッタ量が小さいジッタが発生する確率よりも小さい。しかも、クロック信号における各パルスは、周期が増加する方向にずれた後は周期が減少する方向にずれる傾向にある。このため、通常、平均化されたジッタ量は、各パルスのジッタ量の最大値よりも小さくなる。従って、前記パルス信号のジッタ量の最大値は、クロック信号のジッタ量の最大値よりも小さくなる。即ち、ジッタを平均化することにより、偶発的に大きなジッタが発生しても、内部回路にはジッタ量が平均化されたクロック信号が入力される。この結果、ジッタに起因する内部回路の誤動作が発生しにくくなる。従って、本発明のクロックジッタ平均化回路を組み込んだ同期式情報処理装置は、タイミング設計時に平均化されたジッタ量だけを考慮すればよく、最大ジッタまで考慮する必要がなくなる。このため、クロック信号の高周波化しても、タイミング設計が困難にならない。
【００１０】
なお、モジュールとは例えばプリント基板等の装置内に配置されるひとまとまりのユニットをいい、内部回路は例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の全体若しくは一部又は機能素子等の回路である。１のモジュールに各１のＬＳＩ及びクロックジッタ平均化回路が設けられていてもよく、１のモジュールに複数のＬＳＩ及び複数のクロックジッタ平均化回路が設けられていてもよい。また、同一のＬＳＩ内にクロックジッタ平均化回路及び内部回路が設けられていてもよい。
【００１１】
また、前記クロックｎパルス周期検出回路が、１個のフリップフロップ又は直列に配列された２個以上のフリップフロップにより構成されたバイナリカウンタであってもよい。又は、前記クロックｎパルス周期検出回路が、直列に接続されたｎ個のフリップフロップからなり前記クロック信号が入力されるシフトレジスタと、このシフトレジスタの出力及びトリガ信号が入力され前記シフトレジスタの出力及びトリガ信号の論理和を前記シフトレジスタに対して出力するゲートと、を有していてもよい。
【００１２】
更に、前記周期数ｎ逓倍回路が、前記クロックｎパルス周期検出回路の出力信号をトリガ信号としてのこぎり波を発生させるのこぎり波発生回路と、前記クロックｎパルス周期検出回路の出力信号の最大電圧の（ｋ／ｎ）倍（ｋは１乃至（ｎ−１）の整数）の電圧を生成する電圧発生手段と、前記のこぎり波発生回路の出力信号の電圧と前記（ｋ／ｎ）倍の電圧とを比較してその結果を出力する（ｎ−１）個の差動増幅器と、前記各差動増幅器の出力信号を微分する（ｎ−１）個の微分回路と、を有していてもよい。
【００１３】
本発明に係るクロックジッタ平均化方法は、モジュールに入力されるクロック信号のジッタを平均化するクロックジッタ平均化方法において、クロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力信号を生成する工程と、この出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する工程と、を有することを特徴とする。
【００１４】
本発明に係るモジュールは、クロック信号が入力されこのクロック信号における連続するｎ周期分（ｎは２以上の整数）の波形から１周期分の波形を形成して出力するクロックｎパルス周期検出回路と、前記クロックｎパルス周期検出回路の出力信号が入力されこの出力信号の各周期をｎ個の周期に実質的に均等に分割してパルス信号を生成する周期数ｎ逓倍回路と、前記パルス信号が入力されこのパルス信号に同期して動作する内部回路と、を有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例の同期式情報処理装置におけるクロック分配方法を示すブロック図であり、図２は図１に示す同期式情報処理装置におけるモジュールを示すブロック図であり、図３は図２に示すクロックｎパルス周期検出回路を示すブロック図であり、図４は図２に示す周期数ｎ逓倍回路を示すブロック図である。
【００１６】
図１に示すように、本実施例における同期式情報処理装置１においては、１個の基準クロック発生器２及び複数個のモジュール３が設けられている。基準クロック発生器２はクロック信号ａを各モジュール３に対して出力するものである。基準クロック発生器２は図９に示す基準クロック発生器２２と同じものであってもよい。また、基準クロック発生器２と各モジュール３との間には、数段のバッファ回路（図示せず）が設けられており、このバッファ回路によりクロック信号ａを分配している。モジュール３は例えばＬＳＩ等が搭載されたプリント基板である。
【００１７】
図２に示すように、モジュール３においては、入力側から順に、クロックバッファ４、クロックジッタ平均化回路５、クロックバッファ６及び内部回路７が設けられ、この順に直列に接続されている。クロックバッファ４は基準クロック発生器２（図１参照）からクロック信号ａが入力され、このクロック信号ａが減衰している場合には波形を整形し、クロックジッタ平均化回路５に対して出力するものである。例えば、クロックバッファ４は２個のＣＭＯＳインバータ（図示せず）が直列に配列されて構成されている。クロックジッタ平均化回路５は、クロックバッファ４の出力信号（クロック信号ａ）が入力され、このクロック信号ａの周波数を時間的に平均化してパルス信号ｃとして出力するものである。クロックバッファ６は、クロックジッタ平均化回路５の出力信号（パルス信号ｃ）が入力され、このパルス信号ｃが減衰している場合には波形を整形し、内部回路７に対して出力するものである。例えば、クロックバッファ６は２個のＣＭＯＳインバータ（図示せず）が直列に配列されて構成されている。内部回路７は、クロックバッファ６の出力信号（パルス信号ｃ）が入力され、このパルス信号ｃをタイミング信号として使用し、これに同期して動作するものである。内部回路７は例えば１又は複数のＬＳＩを含んでいてもよく、１のＬＳＩの一部に形成されていてもよい。この場合、クロックジッタ平均化回路５はこの１のＬＳＩの外部に設けられていてもよく、内部回路７と共にこのＬＳＩの内部に設けられていてもよい。
【００１８】
また、クロックジッタ平均化回路５においては、クロックｎパルス周期検出回路８及び周期数ｎ逓倍回路９が設けられている。クロックｎパルス周期検出回路８は、クロックバッファ４の出力信号（クロック信号ａ）が入力され、このクロック信号ａにおける連続するｎ波長分の周期を検出し、このｎ周期分の波形から１周期分のパルス波形を形成し、パルス信号ｂとして出力するものである。パルス信号ｂの平均周波数は、クロック信号ａの平均周波数の（１／ｎ）倍となる。なお、ｎは２以上の整数であり、本実施例においては、例えば１６である。
【００１９】
周期数ｎ逓倍回路９は、パルス信号ｂの１周期を均等にｎ周期に分割し、パルス信号ｃを生成するものである。パルス信号ｃの平均周波数はパルス信号ｂの平均周波数のｎ倍であり、クロック信号ａの平均周波数に等しい。
【００２０】
図３に示すように、クロックｎパルス周期検出回路８は、４個のＤ−フリップフロップ（Ｄ−ＦＦ）１０ａ乃至１０ｄが直列に配列された８ステージのバイナリカウンタである。各Ｄ−ＦＦは、クロック信号が入力されるｃｌｋ入力、ハイレベル及びロウレベルの２値信号であるデータ信号が入力されるＤ入力、Ｑ出力及びＱ出力の反転出力の４個の端子を備えている。図３においてはＱ出力の反転出力は文字「Ｑ」の上にバーを付した記号により表記しており、本明細書においては便宜上「Ｑバー出力」と表現する。ｃｌｋ入力の論理値がハイレベルである場合は、Ｑ出力の論理値はＤ入力の論理値と等しくなり、ｃｌｋ入力の論理値がロウレベルである場合は、Ｑ出力の論理値は直前の状態を保持する。また、Ｑバー出力の論理値はＱ出力の論理値の反対になる。
【００２１】
Ｄ−ＦＦ１０ａのクロック入力ｃｌｋにはクロック信号ａが入力されるようになっており、Ｄ−ＦＦ１０ａのＱ出力はＦＤ−Ｆ１０ｂのクロック入力ｃｌｋに対して出力されるようになっている。また、Ｄ−ＦＦ１０ａのＱバー出力はＤ−ＦＦ１０ａのＤ入力に入力されるようになっている。同様に、Ｄ−ＦＦ１０ｂのＱ出力はＤ−ＦＦ１０ｃのクロック入力ｃｌｋに対して出力されるようになっており、Ｄ−ＦＦ１０ｂのＱバー出力はＤ−ＦＦ１０ｂのＤ入力に入力されるようになっている。また、Ｄ−ＦＦ１０ｃのＱ出力はＤ−ＦＦ１０ｄのクロック入力ｃｌｋに対して出力されるようになっており、Ｄ−ＦＦ１０ｃのＱバー出力はＤ−ＦＦ１０ｃのＤ入力に入力されるようになっており、Ｄ−ＦＦ１０ｄのＱ出力はパルス信号ｂとして周期数ｎ逓倍回路９に対して出力されるようになっており、Ｄ−ＦＦ１０ｄのＱバー出力はＤ−ＦＦ１０ｄのＤ入力に入力されるようになっている。
【００２２】
図４に示すように、周期数ｎ逓倍回路９には、パルス信号ｂが入力されこのパルス信号ｂの微分信号を出力する微分回路Ｄ１６が設けられており、この微分回路Ｄ１６の出力信号が入力されるように、のこぎり波発生回路１１が設けられている。のこぎり波発生回路１１は微分回路Ｄ１６の出力信号のパルス、即ちパルス信号ｂにおけるロウレベルからハイレベルへの立ち上がりをトリガとしてのこぎり波ｃを生成するものである。のこぎり波とは、電位が基準電位から時間に比例して連続的に増加し、一定電位に達したときに不連続的に基準電位に戻るような三角波形を持つ波をいい、本実施例においては、前記基準電位を例えば接地電位とし、前記一定電位をパルス信号ｂのハイレベルの電位Ｅとする。
【００２３】
また、周期数ｎ逓倍回路９には、相互に異なる電圧を供給する電圧発生手段１２が設けられており、電圧発生手段１２には、直列に接続されたｎ個（本実施例では１６個）の抵抗Ｒ１乃至Ｒ１６が設けられている。抵抗Ｒ１乃至Ｒ１６はこの順に直列に接続されており、その抵抗値は相互に等しくなっている。抵抗Ｒ１の抵抗Ｒ２に接続されていない側の端には接地電位が印加されており、抵抗Ｒ１６の抵抗Ｒ１５に接続されていない側の端には、パルス信号ｂのハイレベル電位に等しい電位Ｅが印加されている。そして、抵抗Ｒｍ（ｍは１乃至１５の整数）と抵抗Ｒ（ｍ＋１）との間には、ノードＮｍが設けられている。これにより、ノードＮｍの電位は（Ｅ×ｍ／１６）となる。
【００２４】
更に、周期数ｎ逓倍回路９には、前記のこぎり波ｄ及びノードＮｍの電位が入力される差動増幅器Ｓｍが（ｎ−１）個設けられている。本実施例においては、ｎ＝１６なので差動増幅器Ｓは１５個設けられており、以下、差動増幅器Ｓ１乃至Ｓ１５という。差動増幅器Ｓｍ（Ｓ１〜Ｓ１５）は、のこぎり波ｄの電位とノードＮｍの電位とを比較し、のこぎり波ｄの電位がノードＮｍの電位より小さいときはロウレベルを出力し、のこぎり波ｄの電位がノードＮｍの電位以上であるときにハイレベルを出力するものである。
【００２５】
更にまた、前述の微分回路Ｄ１６の他に、（ｎ−１）個の微分回路（微分回路Ｄ１乃至Ｄ１５という）が設けられており、微分回路Ｄ１乃至Ｄ１５には夫々差動増幅器Ｓ１乃至Ｓ１５の出力が入力されるようになっている。微分回路Ｄ１乃至Ｄ１５は夫々差動増幅器Ｓ１乃至Ｓ１５の出力信号を微分して出力するものである。
【００２６】
更にまた、微分回路Ｄ１乃至Ｄ１５の出力端子にはダイオードＡ１乃至Ａ１５が夫々接続されている。また、微分回路Ｄ１６の出力側には、前記のこぎり波発生回路１１と共にダイオードＡ１６が接続されており、微分回路Ｄ１６の出力信号がのこぎり波発生回路１１及びダイオードＡ１６に入力されるようになっている。ダイオードＡ１乃至Ａ１６の出力は出力端子１３に対して出力されるようになっている。
【００２７】
次に、本第１実施例における動作について説明する。図５は本実施例に係るクロックジッタ平均化回路の動作を示すタイミングチャートであり、図６は周期数ｎ逓倍回路の動作を示すタイミングチャートである。図５においては、クロック信号ａの１６周期分の波形を示している。また、図６においては、わかりやすくするために、パルス信号ｂ及びｃの波形をデルタ関数的に示している。
【００２８】
図２及び図５に示すように、先ず、基準クロック発生器２（図１参照）がクロック信号ａをモジュール３のクロックバッファ４に対して出力する。このクロック信号ａの平均周波数をｆとする。クロックバッファ４はクロック信号ａが減衰している場合にはこの波形を整形して、クロックジッタ平均化回路５のクロックｎパルス周期検出回路８に対して出力する。
【００２９】
このとき、クロック信号ａは、基準クロック発生器２からモジュール３に伝送される間に電源ノイズ等のノイズの影響を受ける。このため、クロック信号ａの各パルスＰｉ（ｉ＝１〜１６）は夫々Δｊｉのジッタを含んでいる。即ち、基準クロック発生器２から出力された当初のクロック信号ａの平均周期（通常周期）をｔとすると、各パルスＰｉの周期Ｔｉは、Ｔｉ＝ｔ＋Δｊｉとなる。なお、図５においては、ジッタΔｊｉは全て平均周期ｔにプラスされるように表記にしているが、実際はマイナスの場合も存在する。
【００３０】
次に、図３及び図５に示すように、クロックｎパルス周期検出回路８におけるＤ−ＦＦ１０ａのｃｌｋ入力にクロック信号ａのハイレベルが入力される。このとき、Ｄ−ＦＦ１０ａのＤ入力はハイレベルに設定しておく。これにより、Ｄ−ＦＦ１０ａのＱ出力はハイレベルとなり、Ｑバー出力はロウレベルとなる。次に、クロック信号ａがロウレベルになる。このとき、Ｄ−ＦＦ１０ａのＱ出力及びＱバー出力の論理値は夫々ハイレベル及びロウレベルに保持される。なお、Ｄ−ＦＦ１０ａのＤ入力には、Ｑバー出力、即ちロウレベルが入力される。
【００３１】
次に、クロック信号ａの論理値が再びハイレベルになると、Ｄ−ＦＦ１０ａのＱ出力はＤ入力（ロウレベル）と等しくなり、Ｑバー出力はハイレベルになる。次に、クロック信号ａがロウレベルになると、Ｄ−ＦＦ１０ａのＱ出力及びＱバー出力の論理値は夫々ロウレベル及びハイレベルに保持され、Ｄ入力にはＱバー出力（ハイレベル）が入力される。そして、クロック信号ａの論理値がハイレベルになると、Ｄ−ＦＦ１０ａのＱ出力はＤ入力（ハイレベル）と等しくなり、Ｑバー出力はロウレベルになる。
【００３２】
このようにして、Ｄ−ＦＦ１０ａは、クロック信号ａにおける連続する２周期分のパルスから１周期分のパルスを生成し、平均周波数が（ｆ／２）である信号をＤ−ＦＦ１０ｂのｃｌｋ入力に対して出力する。このとき、この信号のｋ番目のパルスの周期Ｔａｋは、Ｔａｋ＝Ｔ（２ｋ−１）＋Ｔ（２ｋ）＝２ｔ＋Δｊ（２ｋ−１）＋Δｊ（２ｋ）となる。
【００３３】
Ｄ−ＦＦ１０ｂは、Ｄ−ＦＦ１０ａの出力信号における連続する２周期分のパルスから１周期分のパルスを生成し、平均周波数が（ｆ／４）である信号をＤ−ＦＦ１０ｃのｃｌｋ入力に対して出力する。このとき、この信号のｋ番目のパルスの周期Ｔｂｋは、Ｔｂｋ＝Ｔａ（２ｋ−１）＋Ｔａ（２ｋ）＝Ｔ（４ｋ−３）＋Ｔ（４ｋ−２）＋Ｔ（４ｋ−１）＋Ｔ（４ｋ）＝４ｔ＋Δｊ（４ｋ−３）＋Δｊ（４ｋ−２）＋Δｊ（４ｋ−１）＋Δｊ（４ｋ）となる。
【００３４】
同様に、Ｄ−ＦＦ１０ｃは、Ｄ−ＦＦ１０ｂの出力信号における連続する２周期分のパルスから１周期分のパルスを生成し、周波数が（ｆ／８）である信号をＤ−ＦＦ１０ｄのｃｌｋ入力に対して出力する。このとき、この信号のｋ番目のパルスの周期Ｔｃｋは、Ｔｃｋ＝Ｔｂ（２ｋ−１）＋Ｔｂ（２ｋ）＝８ｔ＋Δｊ（８ｋ−７）＋Δｊ（８ｋ−６）＋Δｊ（８ｋ−５）＋Δｊ（８ｋ−４）＋Δｊ（８ｋ−３）＋Δｊ（８ｋ−２）＋Δｊ（８ｋ−１）＋Δｊ（８ｋ）となる。
【００３５】
更に、Ｄ−ＦＦ１０ｄは、Ｄ−ＦＦ１０ｃの出力信号における連続する２周期分のパルスから１周期分のパルスを生成し、平均周波数が（ｆ／１６）であるパルス信号ｂを生成する。そして、このパルス信号ｂを周期数ｎ逓倍回路９に対して出力する。このとき、パルス信号ｂの周期Ｔｄは、下記数式１により与えられ、クロック信号ａにおける１６個のクロックパルスに含まれるジッタ量（Δｊ１乃至Δｊ１６）を全て含んだ周期となる。
【００３６】
【数１】
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【００３７】
次に、図４及び図６に示すように、周期数ｎ逓倍回路９において、パルス信号ｂが微分回路Ｄ１６に入力される。微分回路Ｄ１６はパルス信号ｂを微分し、パルス信号ｂにおけるロウレベルからハイレベルへの立ち上がり時がパルスとなるような微分信号を生成し、のこぎり波発生回路１１及びダイオードＡ１６に対して出力する。ダイオードＡ１６はこの微分信号をそのまま出力端子１３に対して出力する。また、のこぎり波発生回路１１は前記微分信号をトリガとしてのこぎり波ｄを生成する。即ち、出力電位を基準電位である接地電位から時間に対して線形に連続的に増加させ、出力電位がパルス信号ｂのハイレベルの電位Ｅと等しくなったときに、接地電位に不連続的に戻す。これにより、図６に示すような波形が三角形状であるのこぎり波ｄを生成し、差動増幅器Ｓ１乃至Ｓ１５に対して出力する。
【００３８】
一方、電圧発生手段１２は、印加されている電位Ｅ及び接地電位から電位（Ｅ×１／１６）、（Ｅ×２／１６）、・・・、（Ｅ×１５／１６）を生成し、夫々ノードＮ１乃至Ｎ１５から差動増幅器Ｓ１乃至Ｓ１５に対して出力する。差動増幅器Ｓｍ（Ｓ１〜Ｓ１５）は、のこぎり波ｄの電位とノードＮｍの電位とを比較し、のこぎり波ｄの電位がノードＮｍの電位より小さいときはロウレベルを出力し、のこぎり波ｄの電位がノードＮｍの電位以上であるときにハイレベルを出力する。このため、のこぎり波ｄの電位が連続的に上昇していき、順次、電位（Ｅ×１／１６）、（Ｅ×２／１６）、・・・、（Ｅ×１５／１６）に達すると、差動増幅器Ｓ１乃至Ｓ１５の出力電位が次々にロウレベルからハイレベルに変わる。
【００３９】
そして、微分回路Ｄ１乃至Ｄ１５が、夫々差動増幅器Ｓ１乃至Ｓ１５の出力信号を微分し、単極性のパルス信号を出力する。のこぎり波ｄの電位は時間に比例して増加し、電圧発生手段１２のノードＮ１乃至Ｎ１５の電位は等間隔になっているため、差動増幅器Ｓ１乃至Ｓ１５の出力パルスは、時間的に等間隔に配列される。但し、差動増幅器Ｓ１５の出力パルスとその次の差動増幅器Ｓ１の出力パルスとの時間間隔は、他の２の出力パルス間における時間間隔の２倍になっている。差動増幅器Ｓ１乃至Ｓ１５は、前記出力パルスを夫々ダイオードＡ１乃至Ａ１５を介して出力端子１３に対して出力する。これにより、出力端子１３には、ダイオードＡ１乃至Ａ１５の出力パルス及び前述のダイオードＡ１６の出力パルスが入力される。ダイオードＡ１６の出力パルスはダイオードＡ１５の出力パルスとその次のダイオードＡ１の出力パルスとの間において発生し、これにより、ダイオードＡ１乃至Ａ１６の出力パルスは時間的に等間隔に配置される。出力端子１３は、ダイオードＡ１乃至Ａ１６の出力パルスからなる信号を、パルス信号ｃとしてクロックバッファ６に対して出力する。なお、図６においては、簡略化のため、パルス信号ｂの１周期がパルス信号ｃの６周期に対応するように描いているが、実際はパルス信号ｂの１周期はパルス信号ｃのｎ周期（本実施例では１６周期）に対応する。
【００４０】
このとき、パルス信号ｃの周期はパルス信号ｂの周期を均等に１６等分した周期になる。従って、前記数式１より、パルス信号ｃの周期Ｔｅは下記数式２により与えられる。
【００４１】
【数２】
0003772764.tif 000003
【００４２】
クロックバッファ６は、パルス信号ｃが減衰している場合にはこの波形を整形して、内部回路７に対して出力する。内部回路７は、パルス信号ｃに同期して動作し、演算及びデータ処理等の所定の処理を行う。
【００４３】
このように、本実施例においては、パルス信号ｃの各周期におけるジッタ量Δｊｅの値を、クロック信号ａの各周期におけるジッタ量Δｊ１乃至Δｊ１６を平均した値とすることができるため、パルス信号ｃの最大ジッタ量をクロック信号ａの最大ジッタ量よりも小さくすることができる。これにより、内部回路７におけるジッタに起因する誤動作を防止することができる。この結果、同期式情報処理装置のタイミング設計において、最大ジッタ量による制約を低減することができ、タイミング設計の自由度を増大させることができる。
【００４４】
なお、本実施例においては、クロックｎパルス周期検出回路８としてバイナリカウンタを使用しているため、ｎの値は偶数となるが、本発明はこれに限定されず、クロックｎパルス周期検出回路をバイナリカウンタ以外の回路によって構成し、ｎの値を奇数とすることもできる。
【００４５】
次に、本発明の第２の実施例について説明する。図７は本実施例におけるクロックｎパルス周期検出回路を示すブロック図であり、図８はこのクロックｎパルス周期検出回路の動作を示すタイミングチャートである。本実施例においては、クロックｎパルス周期検出回路として、シフトレジスタ及びゲートにより構成された回路を使用する。また、本実施例においては、ｎ＝４の場合について説明する。本実施例における上記以外の構成は、前述の第１の実施例と同様である。
【００４６】
図７に示すように、クロックｎパルス周期検出回路８ａにおいては、ゲート１４及びシフトレジスタ１５が設けられており、シフトレジスタ１５は４個のフリップフロップ（ＦＦ）１６ａ乃至１６ｄにより構成されている。各ＦＦは、ｃｌｋ入力、Ｄ入力及びＱ出力の端子を備えており、ｃｌｋ入力の論理値がロウレベルからハイレベルに変わる立ち上がり時に、Ｑ出力の論理値をＤ入力の論理値と等しくし、この論理値をｃｌｋ入力の次回の立ち上がり時までそのまま保持するものである。
【００４７】
ゲート１４の出力端子はＦＦ１６ａのＤ入力に接続されており、ＦＦ１６ａのＱ出力はＦＦ１６ｂのＤ入力に接続されており、ＦＦ１６ｂのＱ出力はＦＦ１６ｃのＤ入力に接続されており、ＦＦ１６ｃのＱ出力はＦＦ１６ｄのＤ入力に接続されており、ＦＦ１６ｄのＱ出力は出力端子１７及びゲート１４の入力端子に接続されている。ＦＦ１６ｄのＱ出力はパルス信号ｂとなる。また、ゲート１４の入力端子にはトリガ信号ｇが入力されるようになっている。トリガ信号ｇとは、ハイレベルとなることにより、クロックｎパルス周期検出回路８ａの動作を開始させる信号である。ゲート１４はＦＦ１６ｄのＱ出力及びトリガ信号ｇが入力され、両者の論理和を出力するものである。更に、ＦＦ１６ａ乃至１６ｃのｃｌｋ入力には、クロックバッファ４（図２参照）から出力されたクロック信号ａが入力されるようになっている。
【００４８】
次に、本実施例のクロックｎパルス周期検出回路８ａの動作について説明する。図７及び図８に示すように、先ず、トリガ信号ｇの論理値をハイレベルとし、ゲート１４の出力をハイレベルとする。この状態においてＦＦ１６ａのｃｌｋ入力に入力されるクロック信号ａの論理値がロウレベルからハイレベルになると、ＦＦ１６ａのＱ出力の論理値はこの時点におけるＤ入力の論理値を保持し、ハイレベルとなる。このため、ＦＦ１６ｂのＤ入力はハイレベルとなる。
【００４９】
次に、トリガ信号ｇの論理値をロウレベルとし、ゲート１４の出力をロウレベルとする。この状態で再びクロック信号ａの論理値がロウレベルからハイレベルになると、ＦＦ１６ａのＱ出力の論理値はこの時点におけるＤ入力の論理値を保持し、ロウレベルとなる。このとき、ＦＦ１６ｂのＱ出力は、１回前のＦＦ１６ｂのＤ入力を保持し、ハイレベルとなる。このようにして、１回前のＦＦ１６ａのＱ出力がＦＦ１６ｂのＱ出力にシフトする。
【００５０】
同様にして、クロック信号ａの立ち上がりの度に、ＦＦ１６ａのＱ出力がＦＦ１６ｂ、ＦＦ１６ｃ、ＦＦ１６ｄへと順にシフトしていき、４回目の立ち上がり時には、ＦＦ１６ｄのＱ出力がハイレベルとなる。このＦＦ１６ｄのＱ出力がゲート１４に入力され、ゲート１４の出力がハイレベルとなり、ＦＦ１６ａのＤ入力がハイレベルとなる。このようにして、ＦＦ１６ａ乃至１６ｄのＱ出力は、クロック信号ａの連続する４周期を１周期とするパルス信号となる。そして、ＦＦ１６ｄのＱ出力が、パルス信号ｂとして出力端子１７から周期数ｎ逓倍回路９（図２参照）に対して出力される。本実施例の同期式情報処理装置における上記以外の動作は、前述の第１の実施例における同期式情報処理装置の動作と同じである。また、本実施例の効果は、前述の第１の実施例の効果と同様である。
【００５１】
なお、前述の第１及び第２の実施例においては、クロックｎパルス周期検出回路としてバイナリカウンタ又はシフトレジスタ及びゲートにより構成された回路を使用する例を示したが、本発明はこれに限定されず、クロック信号におけるｎ個のパルスの周期を検出できる回路であればどのような構成でも構わない。また、周期数ｎ逓倍回路も機能さえ満たしていればどのような回路であっても構わない。更に、第１及び第２の実施例においては、ｎの値が１６又は４である場合を示したが、本発明はこれに限定されない。但し、ｎの値が小さすぎると、ジッタを平均化する効果が小さくなるため、４以上であることが好ましい。
【００５２】
【発明の効果】
以上詳述したように、本発明によれば、クロック信号に同期して動作する同期式情報処理装置において、基準クロック発信器から分配されるクロック信号に基づいて、このクロック信号における連続したｎ周期を１周期とするパルス信号を生成した後、このパルス信号の１周期を均等にｎ周期に分割することにより、周期分割後のパルス信号のジッタ量を、クロック信号ｎ周期に含まれているジッタ量を平均化した値とすることができる。これにより、同期式情報処理装置のタイミング設計時に問題となる最大ジッタ量を低減することができ、タイミング設計を容易にすることができる。この結果、クロック信号を高周波化し、同期式情報処理装置の動作速度の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の同期式情報処理装置におけるクロック分配方法を示すブロック図である。
【図２】図１に示す同期式情報処理装置におけるモジュールを示すブロック図である。
【図３】図２に示すクロックｎパルス周期検出回路を示すブロック図である。
【図４】図２に示す周期数ｎ逓倍回路を示すブロック図である。
【図５】本実施例に係るクロックジッタ平均化回路の動作を示すタイミングチャートである。
【図６】本実施例における周期数ｎ逓倍回路の動作を示すタイミングチャートである。
【図７】本発明の第２の実施例におけるクロックｎパルス周期検出回路を示すブロック図である。
【図８】このクロックｎパルス周期検出回路の動作を示すタイミングチャートである。
【図９】従来の同期式情報処理装置におけるクロック分配方法を示すブロック図である。
【図１０】図９に示す従来の同期式情報処理装置における各モジュールを示すブロック図である。
【符号の説明】
１；同期式情報処理装置
２；基準クロック発生器
３；モジュール
４、６；クロックバッファ
５；クロックジッタ平均化回路
７；内部回路
８、８ａ；クロックｎパルス周期検出回路
９；周期数ｎ逓倍回路
１０ａ、１０ｂ、１０ｃ、１０ｄ；Ｄ−フリップフロップ（Ｄ−ＦＦ）
１１；のこぎり波発生回路
１２；電圧発生手段
１３；出力端子
１４；ゲート
１５；シフトレジスタ
１６ａ、１６ｂ、１６ｃ、１６ｄ；フリップフロップ（ＦＦ）
１７；出力端子
２１；同期式情報処理装置
２２；基準クロック発生器
２３；モジュール
２４；クロックバッファ
２５；内部回路
Ａ１〜Ａ１５、Ａｍ；ダイオード
Ｄ１〜Ｄ１５、Ｄｍ；微分回路
Ｎ１〜Ｎ１５、Ｎｍ；ノード
Ｐ１〜Ｐ１６、Ｐｉ；パルス
Ｒ１〜Ｒ１６、Ｒｍ；抵抗
Ｓ１〜Ｓ１５、Ｓｍ；差動増幅器
Ｅ；電位
ａ；クロック信号
ｂ、ｃ；パルス信号
ｄ；のこぎり波
ｇ；トリガ信号
ｔ；平均周期
Ｔｄ、Ｔｅ；周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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