(57)【特許請求の範囲】
【請求項１】
ローデコーダからグローバルワードライン活性化信号をサブワードラインドライバへ提供して該サブワードラインドライバによりワードラインを駆動する半導体メモリのウエハバーンインテスト回路において、
外部ウエハバーンインイネーブル信号に応じてＣＭＯＳレベルの内部ウエハバーンインイネーブル信号を出力する入力バッファと、
前記内部ウエハバーンインイネーブル信号と外部から入力される複数のアドレス信号に応じて複数のローデコーディング信号を提供する複数のローアドレスバッファと、
前記複数のローデコーディング信号の組み合わせに従って遷移する複数のワードライン活性化信号に応じて各ワードラインをイネーブルさせるサブワードラインドライバと、を備えることを特徴とするウエハバーンインテスト回路。
【請求項２】
前記入力バッファは直列に接続される第１、第２インバータから構成される請求項１記載のウエハバーンインテスト回路。
【請求項３】
前記ローアドレスバッファは、前記内部ウエハバーンインイネーブル信号と複数のアドレス信号に応じて複数のパルスを出力するローアドレス制御部と、
前記複数のパルスとデコードされた内部アドレス信号に応じて前記ローデコーディング信号を出力するバッファ部と、から構成される請求項１記載のウエハバーンインテスト回路。
【請求項４】
前記ローアドレスバッファは、前記内部ウエハバーンインイネーブル信号と前記アドレス信号をそれぞれ入力する第１論理ゲートと、
該第１論理ゲートにそれぞれ接続されるインバータと、から構成される請求項３記載のウエハバーンインテスト回路。
【請求項５】
前記第１論理ゲートはＮＡＮＤゲートである請求項４記載のウエハバーンインテスト回路。
【請求項６】
前記ローアドレスバッファの前記バッファ部は、前記複数のパルスとデコードされた前記内部アドレス信号を入力とする第２論理ゲートと、
該第２論理ゲートの出力端子にそれぞれ接続されるインバータと、から構成される請求項３記載のウエハバーンインテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのウエハバーンインテスト回路に関する。
【０００２】
【従来の技術】
ウエハ製造後に実施されるバーンインテストは、チップの信頼性を確認するためのテストである。通常のバーンインテストは、パッケージ状態で欠陥部位をスクリーニングするために行う。バーンインテストによりスクリーニングされた製品は、既にテスト、アセンブリ過程を経たにも拘わらず廃棄され、これは、費用と時間の浪費になる。
【０００３】
ＤＲＡＭの場合、バーンインテストにおける大部分の欠陥はシングルビット欠陥であり、欠陥を感知するには長時間のスクリーニングを必要とする。シングルビット欠陥は不完全なメモリセルのリーク電流に直接的に関連するものであり、このようなリーク電流は、伝送ゲート酸化膜、キャパシタの誘電体、及びストレージノードジャンクションの不良などが原因となっておこる。
【０００４】
従来のパッケージ段階におけるバーンインテストでは、メモリセルに印加されるストレス電圧の印加効率は非常に低い。なぜなら、数千サイクル（例えば、６４メガＤＲＡＭの場合には４０９６または８１９２サイクル）当たり、一ワードラインが選択されるためであり、半導体メモリの容量が高くなるにつれてストレス電圧の印加効率が低くなる。従って、バーンインテスト時間を減らし且つストレス電圧の印加効率を向上させるために全てのワードラインを一度に選択する方法が要求され、これをウエハ状態で行うことにより歩留まりの向上及び全体費用削減になる。
【０００５】
図１は従来のサブワードラインドライバを有する半導体メモリの概略図である。
【０００６】
メモリセルアレイ１０１Ａ、１０１Ｂは多数の単位メモリセルから構成され、このメモリセルに接続されるワードラインＷＬ０〜ＷＬ３は、対応するサブワードラインドライバ１０２に接続される。グローバルワードラインイネーブル信号ＮＷＥは、ローデコーダ１０３からサブワードラインドライバ１０２へ供給され、ワードラインＷＬ０〜ＷＬ３を活性化する。このような構造におけるウエハバーンインモードの基本的な動作は次の通りになる。
【０００７】
まず、ウエハバーンインモードを知らせる外部ウエハバーンイン活性化信号ＷＢＥが印加されると同時に、図２Ａ及び図２Ｂに示したスイッチング回路には制御信号ＣＯＮ＿ＡとＣＯＮ＿Ｂが入力される。図２Ａに示したスイッチング回路は、電源電圧ＶＰＰの印加される端子とラインＷＢＥＶＳＳ＿０との間に接続され、ゲートに制御信号ＣＯＮ＿Ａが印加されるＮＭＯＳトランジスタ２０１と、接地とラインＷＢＥＶＳＳ＿０との間に接続され、ゲートに制御信号ＣＯＮ＿Ａが印加されるＰＭＯＳトランジスタ２０２とから構成される。また、図２Ｂに示したスイッチング回路は、図２Ａに示すスイッチング回路と同じ回路構成をしており、それぞれのＭＯＳトランジスタ２０３、２０４のゲートには制御信号ＣＯＮ＿Ｂが印加され、トランジスタ間のノードはＷＢＥＶＳＳ＿Ｅである。
【０００８】
このようなスイッチング回路はノーマル動作時とウエハバーンインテスト時に異なる信号を提供する。ここで、制御信号ＣＯＮ＿Ａ、Ｂは選択的に活性化できる信号であり、外部から入力される。例えば、ハイレベルの制御信号ＣＯＮ＿Ａがスイッチング回路に印加されると、電源電圧ＶＰＰがラインＷＢＥＳＳ＿０に印加され、このラインＷＢＥＶＳＳ＿０を通してＶＰＰをワードラインＷＬ１、ＷＬ３に供給して活性化する。この時、ラインＷＢＥＶＳＳ＿０を使用する全てのサブワードラインドライバ１０２は動作して該当のワードラインＷＬ１、ＷＬ３を動作させる。また、信号ＣＯＮ＿Ｂが活性化されると、ラインＷＢＥＶＳＳ＿Ｅを通して電源電圧ＶＰＰがサブワードラインドライバ１０２に供給され、ＷＬ０、ＷＬ２を動作させることによりＷＬ０とＷＬ２に接続されたメモリセルをオンさせてデータの読取／書込が可能な状態を作る。もし制御信号ＣＯＮ＿Ａ、Ｂを同時に活性化すると、ワードラインＷＬ０〜ＷＬ３に接続された全てのメモリセルをオンする事ができる。
【０００９】
このような動作により活性化されたワードラインに接続されたメモリセルに、データラインを通してデータを書き込むが、図１の場合、書込み動作後図７Ａのようなデータの形式でメモリセルにデータが書き込まれ、図３の場合、図７Ｂのようなデータ形式でメモリセルに書き込まれる。
【００１０】
図３は従来の他の構成のサブワードラインドライバを有する半導体メモリの概略図である。
【００１１】
図３は図１と類似の構造であるが、ラインＷＢＥＶＳＳ＿Ｔに接続されるサブワードラインドライバ１０２がワードラインＷＬ１、ＷＬ２に、ラインＷＢＥＶＳＳ＿Ｃに接続されるサブワードラインドライバ１０２がワードラインＷＬ０、ＷＬ３に接続されるところが異なっている。
【００１２】
図４Ａと図４Ｂは、図３に示したラインＷＢＥＶＳＳ＿Ｔ、ＷＢＥＶＳＳ＿Ｃにそれぞれ電源電圧ＶＰＰを印加するためのスイッチング回路である。回路構成は図２Ａ、Ｂと同じであり、出力ＷＢＥＶＳＳ＿０がＷＢＥＶＳＳ＿Ｔに、ＷＢＥＶＳＳ＿ＥがＷＢＥＶＳＳ＿Ｃにそれぞれ変わってる。
【００１３】
図５はローデコーダを示す図である。この回路は、バーＲＡＳ信号がハイレベルに非活性化される時にイネーブルされる信号ＰＤＰＸｉにより信号ＮＷＥをローレベルに遷移し、ローデコーディング信号ＲＡｉが活性化されると、信号ＮＷＥをハイレベルに遷移する回路である。信号ＮＷＥは前述したように全ワードラインＷＬ０〜ＷＬ３を活性化するための回路である。
【００１４】
このローデコーダは、電源電圧ＶＣＣとノードＮ１との間に接続され、ゲートに信号ＰＤＰＸｉが印加されるＰＭＯＳトランジスタ５０１と、電源電圧ＶＣＣとノードＮ１との間に接続され、ゲートに信号ＮＷＥが印加されるＰＭＯＳトランジスタ５０２と、ノードＮ１を入力として信号ＮＷＥを出力するインバータ５０４と、ノードＮ１と接地との間に接続され、ゲートにローデコーディング信号ＲＡｉが印加されるＮＭＯＳトランジスタ５０３とから構成される。
【００１５】
図６は従来のサブワードラインドライバの具体的な回路図である。
【００１６】
この回路は、信号ＮＷＥとＮＭＯＳトランジスタ６０３のゲートとの間に接続され、ゲートに電源電圧ＶＣＣが印加されるＮＭＯＳトランジスタ６０１と、信号ＮＷＥとノードＮ２との間に接続され、ゲートがワードライン活性化信号ＰＸｉＤ＿ｉに接続されるＮＭＯＳトランジスタ６０２と、信号ＰＸｉＤ＿ＰとノードＮ２との間に接続されたＮＭＯＳトランジスタ６０３と、ノードＮ２とラインＷＢＥＶＳＳとの間に接続され、ゲートが信号バーＰＸｉに接続されるＮＭＯＳトランジスタ６０４とから構成される。
【００１７】
このような回路を通して図７Ａのようなデータパターンを形成する場合、選択されたメモリセルに隣接するメモリセルには選択されたセルに書き込まれたデータとは相反したデータを書き込むことができるので、隣接したメモリセル間のストレスに対する信頼性はテストすることができるが、センシングによるビットラインストレスに対する信頼性は、書き込まれたデータ形式そのものがセンシング不可能な状態なのでテストできないという短所をもっている。即ち、同一ビットライン対ＢＬ／バーＢＬに互いに相反するデータが書き込まれることにより、読み出してフェイルの有無を検査し得ない状態になる。
【００１８】
また、図７Ｂのようなデータパターンを形成する場合、隣接したセルに書き込まれたデータは、一部は相反するがもう一部は同一であって、隣接したセルが同一データをもっている部分はセル相互間のストレスに対する信頼性をテストすることができない。つまり、ワードラインＷＬ１とＷＬ２には同一データが書き込まれることになり、メモリセル相互間のストレスに対する信頼性テストは行うことができない。
【００１９】
一方、図６に示したサブワードラインドライバの場合、ＮＭＯＳトランジスタ６０４を動作させてラインＷＢＥＶＳＳを通して流入する電源電圧ＶＰＰをワードラインＷＬに供給して充分なワードライン活性化レベルを得るためには、ＮＭＯＳトランジスタ６０４のゲートに印加される信号バーＰＸｉが電源電圧ＶＰＰ以上の電位でなければならず、高電圧を用いる半導体メモリではＮＭＯＳトランジスタ６０４そのものが破壊されうる可能性がある。
【００２０】
【発明が解決しようとする課題】
本発明はこのような問題に対し、多様なバックグラウンド書込みパターンを形成し、耐圧以上の負荷がトランジスタにかかることを防止する半導体メモリのウエハバーンインテスト回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記課題を解決するために本発明のウエハバーンインテスト回路は、ローデコーダからグローバルワードライン活性化信号をサブワードラインドライバへ提供して該サブワードラインドライバによりワードラインを駆動する半導体メモリのウエハバーンインテスト回路において、外部ウエハバーンインイネーブル信号に応じてＣＭＯＳレベルの内部ウエハバーンインイネーブル信号を出力する入力バッファと、その内部ウエハバーンインイネーブル信号と外部から入力されるアドレスに応じてローデコーディング信号を提供するローアドレスバッファと、そのローデコーディング信号の組合せによって遷移するワードライン活性化信号及びグローバルワードライン活性化信号に応じて各ワードラインをイネーブルさせるサブワードラインドライバと、を備えることを特徴とする。入力バッファは直列に接続される第１、２インバータから構成される。ローアドレスバッファは、内部ウエハバーンインイネーブル信号と多数のアドレスに応じて複数の第１パルスを出力するローアドレス制御部と、その第１パルスとデコードされた内部アドレスに応じてローデコーディング信号を出力するバッファ部と、から構成される。ローアドレスバッファは、内部ウエハバーンインイネーブル信号とアドレスをそれぞれ入力する第１論理ゲートと、第１論理ゲートにそれぞれ接続されるインバータと、から構成される。第１論理ゲートはＮＡＮＤゲートであるローアドレスバッファのバッファ部は、第１パルスとデコードされた内部アドレスを入力とする第２論理ゲートと、第２論理ゲートの出力端子にそれぞれ接続されるインバータと、から構成される。ワードライン活性化信号がメモリセルテスト用の高電圧である。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２３】
図８は本発明のウエハバーンインテスト回路の回路図である。
【００２４】
各ワードラインＷＬ０〜ＷＬ３は、対応するワードライン活性化信号ＰＸｉＤ＿Ｐ（０）〜ＰＸｉＤ＿Ｐ（３）にサブワードラインドライバ１０２を介して接続され、ワードラインＷＬ０〜ＷＬ３とビットラインＢＬが交差する所に単位メモリセルを構成するＮＭＯＳトランジスタＭ１が接続され、このトランジスタＭ１のソース端子と接地ＶＰとの間にキャパシタＣ１が接続される。そして、ビットライン対ＢＬ／バーＢＬの間には読み出したデータを増幅するビットラインセンスアンプ７０１が接続される。これらの構成のうち、ワードライン活性化信号ＰＸｉＤ＿Ｐ（０）〜ＰＸｉＤ＿Ｐ（３）はそれぞれ対応するワードラインＷＬ０〜ＷＬ３に印加するための高電圧であって、隣接したセル間の信頼性テストを適切に行うことができる。
【００２５】
図９はサブワードラインドライバを通してワードラインを活性化する周辺回路図であり、図１０はウエハバーンインテスト時の信号のタイミングチャートである。
【００２６】
図９Ａの入力バッファは、外部から入力される外部ウエハバーンイン活性化信号ＷＢＥが活性化されると、内部ウエハバーンイン活性化信号ＰＷＢＥを活性化して出力する。この回路は入力ＷＢＥと接地との間にＮＭＯＳトランジスタ９０１が接続され、入力ＷＢＥと内部ウエハバーンイン活性化信号ＰＷＢＥとの間にはインバータ９０２、９０３が接続される。このような入力バッファはＣＭＯＳレベルの内部ウエハバーンイン活性化信号ＰＷＢＥを提供するためのものである。
【００２７】
図９Ｂに示したローアドレス制御部は、活性化された内部ウエハバーンイン活性化信号ＰＷＢＥとアドレス信号Ａ０〜Ａ３をそれぞれ入力とするＮＡＮＤゲート９０４〜９０７と、このＮＡＮＤゲート９０４〜９０７の各出力端子に接続されたインバータ９０８〜９１１とからなり、ローアドレス制御部を通して各ワードラインを制御するパルスＰＷＢＥ０〜ＰＷＢＥ３を出力する。外部から印加されるアドレス信号Ａ０〜Ａ３の組合せによる波形を示す図１０のように、パルスＰＸｉＤ＿Ｐを選択的に各ワードラインに供給することができる。
【００２８】
図９Ｃに示す回路は、アドレスバッファ手段９１３、９１４から出力される信号と、パルスＰＷＢＥ０〜ＰＷＢＥ３をそれぞれ入力とするＮＯＲゲート９１９、９２１、９２３、９２５と、このＮＯＲゲート９１９、９２１、９２３、９２５の出力端子に接続されたインバータ９２０、９２２、９２４、９２６からなる回路からローデコーディング信号ＲＡ０、バーＲＡ０、ＲＡ１、バーＲＡ１を出力する。図９Ｃの一番上の回路はアドレスバッファ手段９１２から出力される信号とパルスＰＷＢＥを入力として出力されるローデコーディング信号ＲＡｉ、バーＲＡｉを生成する。ローデコーディング信号ＲＡｉ、バーＲＡｉはワードラインＷＬ０〜ＷＬ３の他に残りの共通ワードラインを活性化するための信号である。
【００２９】
図９Ｄの回路は、ローデコーディング信号ＲＡ０（バーＲＡ０）、ＲＡ１（バーＲＡ１）を入力とするＮＡＮＤゲート９２７と、このＮＡＮＤゲート９２７の出力を高電圧レベルにシフトさせるレベルシフタ９２８と、このレベルシフタ９２８の出力を反転させるインバータ９２９と、インバータ９２９の出力を反転して信号バーＰＸｉを出力するインバータ９３０と、信号バーＰＸｉを反転してパルスＰＸｉＤ＿ｉを出力するインバータ９３１と、インバータ９２９の出力を２回反転してＰＸｉＤ＿Ｐを出力するインバータ９３２、９３３とから構成される。
【００３０】
以上のような回路により、一つのグローバルワードラインＮＷＥによって制御を受けるワードラインＷＬ０〜ＷＬ３が独立して動作可能になり、ウエハバーンインモード時にメモリセルにバックグラウンドデータパターンの書込みを自由に行うことができ、多様な形態のデータを持つことにより多様な信頼性テストを並列処理することができる。即ち、図１や図３で示す回路で起こっているような問題は多様なバックグラウンドデータパターンで克服することができる。また、図６のサブワードラインドライバ１０２では、トランジスタ６０４には普通の電圧以上のレベルが不要で、トランジスタ６０４を通してワードラインを活性化するための昇圧電圧ＶＰＰを供給するのではなく、トランジスタ６０３のドレインを通して印加される高電圧の信号ＰＸｉＤ＿Ｐによってゲートセルフブースティングでワードラインに充分な電圧レベルを供給することにより、高電圧による破壊を回避できる。
【００３１】
【発明の効果】
本発明は、各ワードラインに独立に接続されたサブワードラインを通して多様なバックグラウンド書込みパターンを形成し得るのでテストの信頼性が高い。また、高電圧の印加されるトランジスタに過負荷がかかることを防止し得る。尚、交流ストレスによる信頼性テストも行える。
【図面の簡単な説明】
【図１】従来のサブワードラインドライバを持つ半導体メモリの概略図。
【図２】分図Ａ、Ｂ共に図１の回路に用いられるスイッチング回路の回路図。
【図３】従来の他のサブワードラインドライバを持つ半導体メモリの概略図。
【図４】分図Ａ、Ｂ共に図３の回路に用いられるスイッチング回路の回路図。
【図５】従来のローデコーダの回路図。
【図６】従来のサブワードラインドライバの回路図。
【図７】分図Ａは図１に対するデータパターン、分図Ｂは図３に対するデータパターンを示す図。
【図８】本発明のウエハバーンインテスト回路。
【図９】分図Ａは、本発明のウエハバーンイン活性化信号入力バッファ。分図Ｂは、ローアドレスバッファ。分図Ｃは、ローデコーディング信号を生成する回路。分図Ｄは、信号バーＰＸｉ、ＰＸｉＤ＿ｉ、ＰＸｉＤ＿Ｐを生成する回路。
【図１０】本発明のウエハバーンインテストをするための信号の出力タイミングチャート。
【図１】
0003736714.tif 000002
【図２】
0003736714.tif 000003
【図３】
0003736714.tif 000004
【図４】
0003736714.tif 000005
【図５】
0003736714.tif 000006
【図６】
0003736714.tif 000007
【図７】
0003736714.tif 000008
【図８】
0003736714.tif 000009
【図９】
0003736714.tif 000010
【図１０】
0003736714.tif 000011