(57)【特許請求の範囲】
【請求項１】
電圧制御発振器の周波数信号を分周することにより比較信号を出力する比較分周器と、
所定の周波数の基準信号と前記比較信号とを入力し、前記基準信号及び比較信号に基づいて第１の位相差信号及び第２の位相差信号を出力する位相比較器と、
前記第１及び第２の位相差信号に基づく電圧信号を出力するチャージポンプ回路と、
前記電圧信号に基づく制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器とを備え、外部からの設定周波数と周波数信号の周波数とを一致させるようにしたＰＬＬ周波数シンセサイザにおいて、
前記位相比較器は、前記基準信号及び比較信号の位相差に応じた第１及び第２のパルスを出力する位相差発生回路と、
前記第１のパルスが入力され、該第１のパルスのパルス幅が大きいほど大きい第１の遅延時間を設定して前記第１のパルスに対して前記第１の遅延時間に応じた時間を付加することにより前記第１の位相差信号を生成する第１のディレイ調整回路と、
前記第２のパルスが入力され、該第２のパルスのパルス幅が大きいほど大きい第２の遅延時間を設定して前記第２のパルスに対して前記第２の遅延時間に応じた時間を付加することにより前記第２の位相差信号を生成する第２のディレイ調整回路と
を備えるＰＬＬ周波数シンセサイザ。
【請求項２】
前記第１のディレイ調整回路は、異なる遅延時間を備えかつ前記第１のパルスに遅延時間を付加するための複数のディレイ回路と、前記基準信号及び第１のパルスのパルス幅に基づいていずれかのディレイ回路を選択するための第１の選択回路とを備え、
前記第２のディレイ調整回路は、異なる遅延時間を備えかつ前記第２のパルスに遅延時間を付加するための複数のディレイ回路と、前記比較信号及び第２のパルスのパルス幅に基づいていずれかのディレイ回路を選択するための第２の選択回路とを備える請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
電圧制御発振器の周波数信号を分周することにより比較信号を出力する比較分周器と、
所定の周波数の基準信号と前記比較信号とを入力し、前記基準信号及び比較信号に基づいて第１の位相差信号及び第２の位相差信号を出力する位相比較器と、
前記第１及び第２の位相差信号に基づく電圧信号を出力するチャージポンプ回路と、
前記電圧信号に基づく制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器とを備え、外部からの設定周波数と周波数信号の周波数とを一致させるようにしたＰＬＬ周波数シンセサイザにおいて、
前記位相比較器は、前記基準信号及び比較信号の位相差に応じた第１及び第２のパルスを出力する位相差発生回路と、
前記基準信号の位相と該基準信号及び比較信号の位相差に応じた第１の遅延時間を前記第１のパルスに付加することにより前記第１の位相差信号を生成する第１のディレイ調整回路と
前記基準信号の位相と該基準信号及び比較信号の位相差に応じた第２の遅延時間を前記第２のパルスに付加することにより前記第２の位相差信号を生成する第２のディレイ調整回路と
を備え、前記第１のディレイ調整回路は、異なる遅延時間を備えかつ前記第１のパルスに遅延時間を付加するための複数のディレイ回路と、前記基準信号及び第１のパルスのパルス幅に基づいていずれかのディレイ回路を選択するための第１の選択回路とを備え、
前記第２のディレイ調整回路は、異なる遅延時間を備えかつ前記第２のパルスに遅延時間を付加するための複数のディレイ回路と、前記比較信号及び第２のパルスのパルス幅に基づいていずれかのディレイ回路を選択するための第２の選択回路とを備え、
前記第１の選択回路は、前記基準信号及び該基準信号を順次遅延させた信号に基づいて前記ディレイ回路を選択させるための制御信号を出力する複数のフリップフロップと、前記複数のフリップフロップの制御信号に基づいて前記第１のパルスを前記複数のディレイ回路に出力するためのゲート回路とを備え、
前記第２の選択回路は、前記比較信号及び該比較信号を順次遅延させた信号に基づいて前記ディレイ回路を選択させるための制御信号を出力する複数のフリップフロップと、前記複数のフリップフロップの制御信号に基づいて前記第２のパルスを前記複数のディレイ回路に出力するためのゲート回路とを備えるＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、設定周波数に対して出力信号の周波数を常に一致させるように動作するＰＬＬ周波数シンセサイザに関する。
【０００２】
近年、携帯電話、コードレス電話等の移動体通信機器にはＰＬＬ周波数シンセサイザが多く用いられている。移動体通信機器は時分割方式を採用しているとともに、同機器を使用するセルラーが小ゾーン化されているため、ＰＬＬ周波数シンセサイザのロックアップの高速性が要求されている。
【０００３】
【従来の技術】
図７は従来のＰＬＬ周波数シンセサイザ１００を示す。基準分周器１０１は図示しない水晶発振器から出力される所定周波数を持つ水晶発振信号を基準信号ｆｒに分周し、その基準信号ｆｒを位相比較器１０３に出力する。比較分周器１０２は電圧制御発振器（以下、本明細書において、ＶＣＯという）１０６から出力される周波数信号ｆｖを比較信号ｆｐに分周し、その比較信号ｆｐを位相比較器１０３に出力する。
【０００４】
位相比較器１０３は基準信号ｆｒの位相と比較信号ｆｐの位相とを比較し、両信号ｆｒ，ｆｐの位相差に応じてパルス幅が増減する第１の位相差信号φＲ及び第２の位相差信号φＰを出力する。位相比較器１０３は、位相差発生回路１０７とディレイ回路１０８とを備える。位相差発生回路１０７は基準信号ｆｒと比較信号ｆｐとの位相を比較し、基準信号ｆｒ及び比較信号ｆｐの位相差ΔＷ分の幅を有するパルスＳ１１を出力する。すなわち、図８に示すように、基準信号ｆｒの位相が比較信号ｆｐの位相よりも進んでいる場合、位相差発生回路１０７は位相差信号φＲに両信号ｆｒ，ｆｐの位相差ΔＷ分の幅を有するパルスＳ１１を発生させ、位相差信号φＰにひげ状のパルスを発生させる。逆に、比較信号ｆｐの位相が基準信号ｆｒの位相よりも進んでいる場合、位相差発生回路１０７は位相差信号φＲにひげ状のパルスを発生させ、位相差信号φＰに両信号ｆｒ，ｆｐの位相差分の幅を有するパルスを発生させる。なお、基準信号ｆｒ及び比較信号ｆｐの位相が一致している場合には、位相差発生回路１０７は位相差信号φＲ，φＰにひげ状のパルスを発生させる。
【０００５】
ディレイ回路１０８は位相差発生回路１０７から出力されるパルスＳ１１を入力し、その入力したパルスＳ１１を所定の遅延時間だけ遅延させた信号Ｓ１２を位相差発生回路１０７に出力する。従って、図８に示すように、基準信号ｆｒの位相が比較信号ｆｐの位相よりも進んでいる場合、第１の位相差信号φＲのパルス幅は基準信号ｆｒ及び比較信号ｆｐの位相差ΔＷにディレイ回路１０８の遅延時間ＤＥを加えたものとなり、第２の位相差信号φＰのパルス幅は遅延時間ＤＥとなる。
【０００６】
チャージポンプ回路１０４は第１の位相差信号φＲ及び第２の位相差信号φＰに基づく電圧信号Ｄｏを出力する。ローパスフィルタ（以下、本明細書においてＬＰＦという）１０５はチャージポンプ回路１０４の電圧信号Ｄｏを平滑化することにより高周波成分を除去した制御電圧信号ＶT をＶＣＯ１０６に出力する。
【０００７】
そして、ＶＣＯ１０６はこの制御電圧信号ＶT の電圧値に応じた周波数信号ｆｖを出力し、この周波数信号ｆｖは比較分周器１０２に帰還される。
このような動作が繰り返し実行されることによって、ＶＣＯ１０６の周波数信号ｆｖは最終的に所望する設定周波数にロックされる。
【０００８】
ＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路１０４は遅延を持ち、この遅延に基づいてチャージポンプ回路１０４には不感帯領域が発生する。この不感帯領域の発生を防止するために、ディレイ回路１０８の遅延時間ＤＥによって図６に示すように、位相差０の点に関しても出力エネルギーが存在するようにオーバーラップを持たせるようにしている。
【０００９】
【発明が解決しようとする課題】
上記のように構成されたＰＬＬ周波数シンセサイザ１００において、チャージポンプの出力エネルギーは電圧信号Ｄｏの出力時間、すなわち、第１及び第２の位相差信号φＲ，φＰのパルス幅に比例する。また、従来の位相比較器１０３におけるディレイ回路１０８の遅延時間ＤＥは一定である。そのため、基準信号ｆｒ及び比較信号ｆｐの位相差が大きい場合、位相比較器１０４において何度も位相比較を行わなければ、ＬＰＦ１０５から出力される制御電圧信号ＶT は設定周波数に対応する電圧値に達せず、ＰＬＬ周波数シンセサイザ１００の高速ロックアップを実現できなかった。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は、周波数信号の周波数を設定周波数に高速でロックアップさせることができるＰＬＬ周波数シンセサイザを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、電圧制御発振器の周波数信号を分周することにより比較信号を出力する比較分周器と、所定の周波数の基準信号と前記比較信号とを入力し、前記基準信号及び比較信号に基づいて第１の位相差信号及び第２の位相差信号を出力する位相比較器と、前記第１及び第２の位相差信号に基づく電圧信号を出力するチャージポンプ回路と、前記電圧信号に基づく制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器とを備え、外部からの設定周波数と周波数信号の周波数とを一致させるようにしたＰＬＬ周波数シンセサイザにおいて、前記位相比較器は、前記基準信号及び比較信号の位相差に応じた第１及び第２のパルスを出力する位相差発生回路と、前記第１のパルスが入力され、該第１のパルスのパルス幅が大きいほど大きい第１の遅延時間を設定して前記第１のパルスに対して前記第１の遅延時間に応じた時間を付加することにより前記第１の位相差信号を生成する第１のディレイ調整回路と、前記第２のパルスが入力され、該第２のパルスのパルス幅が大きいほど大きい第２の遅延時間を設定して前記第２のパルスに対して前記第２の遅延時間に応じた時間を付加することにより前記第２の位相差信号を生成する第２のディレイ調整回路とを備えるものとした。
【００１２】
（作用）
従って、本発明では、位相比較器の第１のディレイ調整回路は、第１のパルスのパルス幅が大きければ大きいほど大きな遅延時間を設定して第１のパルスに対して第１の遅延時間に応じた時間を付加してパルス幅の大きい第１の位相差信号を生成する。また、位相比較器の第２のディレイ調整回路は、第２のパルスのパルス幅が大きければ大きいほど大きな遅延時間を設定して第２のパルスに対して第２の遅延時間に応じた時間を付加してパルス幅の大きい第２の位相差信号を生成する。そのため、チャージポンプ回路の電圧信号の出力時間が増加し、制御電圧信号が設定周波数に対応する電圧値に短時間で到達し、よって周波数信号の周波数を設定周波数に高速でロックアップさせることができる。
【００１３】
【発明の実施の形態】
以下、本発明を具体化した実施の一形態のＰＬＬ周波数シンセサイザを図１〜図６に従って説明する。
【００１４】
図１は本形態のＰＬＬ周波数シンセサイザ１０を示す。ＰＬＬ周波数シンセサイザ１０は基準分周器１１、比較分周器１２、位相比較器１３、チャージポンプ回路１４、ＬＰＦ１５及びＶＣＯ１６を備えている。
【００１５】
基準分周器１１は所定周波数の水晶発振信号を基準信号ｆｒに分周し、その基準信号ｆｒを位相比較器１３に出力する。
比較分周器１２はＶＣＯ１６から出力される周波数信号ｆｖを比較信号ｆｐに分周し、その比較信号ｆｐを位相比較器１３に出力する。
【００１６】
位相比較器１３は基準信号ｆｒの位相と比較信号ｆｐの位相とを比較し、両信号ｆｒ，ｆｐの位相差に応じてパルス幅が増減する第１の位相差信号φＲ及び第２の位相差信号φＰを出力する。位相比較器１３は、位相差発生回路１７と第１及び第２のディレイ調整回路１８，１９とを備える。位相差発生回路１７は基準信号ｆｒと比較信号ｆｐとの位相を比較し、基準信号ｆｒ及び比較信号ｆｐの位相差ΔＷ分の幅を有する第１のパルスＳ１及び第２のパルスＳ２を出力する。すなわち、図５に示すように、基準信号ｆｒの位相が比較信号ｆｐの位相よりも進んでいる場合、位相差発生回路１７は位相差信号φＲに両信号ｆｒ，ｆｐの位相差ΔＷ分の幅を有するＬレベルのパルスＳ１を発生させ、位相差信号φＰにひげ状のＬレベルのパルスＳ２を発生させる。逆に、比較信号ｆｐの位相が基準信号ｆｒの位相よりも進んでいる場合、位相差発生回路１７は位相差信号φＲにひげ状のＬレベルのパルスＳ１を発生させ、位相差信号φＰに両信号ｆｒ，ｆｐの位相差分の幅を有するＬレベルのパルスＳ２を発生させる。なお、基準信号ｆｒ及び比較信号ｆｐの位相が一致している場合には、位相差発生回路１７は位相差信号φＲ，φＰにひげ状のＬレベルのパルスＳ１，Ｓ２を発生させる。
【００１７】
第１のディレイ調整回路１８はパルスＳ１及び前記基準信号ｆｒを入力しており、その入力したパルスＳ１を遅延させた信号Ｓ３を位相差発生回路１７に出力する。ディレイ調整回路１８の遅延時間はパルスＳ１のパルス幅が大きければ大きいほど大きくなるように設定される。第２のディレイ調整回路１９はパルスＳ２及び前記比較信号ｆｐを入力しており、その入力したパルスＳ２を遅延させた信号Ｓ４を位相差発生回路１７に出力する。ディレイ調整回路１９の遅延時間もパルスＳ２のパルス幅が大きければ大きいほど大きくなるように設定される。
【００１８】
チャージポンプ回路１４は第１の位相差信号φＲ及び第２の位相差信号φＰに基づく電圧信号Ｄｏを出力する。ＬＰＦ１５はチャージポンプ回路１４の電圧信号Ｄｏを平滑化することにより高周波成分を除去した制御電圧信号ＶT をＶＣＯ１６に出力する。
【００１９】
そして、ＶＣＯ１６はこの制御電圧信号ＶT の電圧値に応じた周波数信号ｆｖを出力し、この周波数信号ｆｖは比較分周器１２に帰還される。
このような動作が繰り返し実行されることによって、ＶＣＯ１６の周波数信号ｆｖは最終的に所望する設定周波数にロックされる。
【００２０】
次に、前記第１及び第２のディレイ調整回路１８，１９について説明する。
図２に示すように、第１のディレイ調整回路１８は（ｎ＋１）個のフリップフロップ（以下、単にＦＦという）２０Ａ０〜２０Ａｎ、ｎ個のディレイ回路２１Ａ１〜２１Ａｎ、ゲート回路としての（ｎ＋１）個のＯＲ回路２２Ａ０〜２２Ａｎ、（ｎ＋１）個のディレイ回路２３Ａ０〜２３Ａｎ及び（ｎ＋２）入力のＡＮＤ回路２４を備える。なお、ｎは自然数である。
【００２１】
ディレイ回路２１Ａ１〜２１Ａｎはそれぞれ遅延時間Ｄ１〜Ｄｎを備えており、この順で直列に接続されている。ディレイ回路２１Ａ１〜２１Ａｎは入力した信号をそれぞれ遅延時間Ｄ１〜Ｄｎだけ遅延させた信号ｆｒ１〜ｆｒｎを出力する。本形態において、遅延時間Ｄ１〜Ｄｎは任意の値に設定されている。
【００２２】
ＦＦ２０Ａ０〜２０Ａｎのデータ端子ＤはそれぞれグランドＧＮＤに接続され、ＦＦ２０Ａ０〜２０Ａｎのクロック端子ＣＫにはそれぞれ信号ｆｒ，ｆｒ１〜ｆｒｎが入力されている。また、ＦＦ２０Ａ０〜２０Ａn-1 （ＦＦ２０Ａn-1 は図示せず）のセット端子ＳはそれぞれＦＦ２０Ａ１〜２０Ａｎの反転出力端子ＸＱに接続され、ＦＦ２０Ａｎのセット端子ＳはＦＦ２０Ａ０の反転出力端子ＸＱに接続されている。
【００２３】
従って、ＦＦ２０Ａ０〜２０Ａｎはセット端子ＳにＨレベルの信号が入力されると、出力端子ＱからそれぞれＨレベルの制御信号ＳＡ０〜ＳＡｎを出力する。また、ＦＦ２０Ａ０〜２０Ａｎはセット端子ＳにＬレベルの信号が入力された状態でクロック端子ＣＫに信号ｆｒ，ｆｒ１〜ｆｒｎの立ち上がりエッジが入力されると、出力端子ＱからそれぞれＬレベルの制御信号ＳＡ０〜ＳＡｎを出力する。
【００２４】
ＯＲ回路２２Ａ０〜２２Ａｎは前記第１のパルスＳ１をそれぞれ入力するとともに、制御信号ＳＡ０〜ＳＡｎをそれぞれ入力している。ＯＲ回路２２Ａ０〜２２Ａｎはそれぞれ２つの入力信号が共にＬレベルの場合にのみＬレベルの信号を出力する。すなわち、制御信号ＳＡ０〜ＳＡｎがＬレベルのとき、ＯＲ回路２２Ａ０〜２２ＡｎはＬレベルの第１のパルスＳ１を出力する。
【００２５】
本形態では、第１のディレイ調整回路１８において、ＦＦ２０Ａ０〜２０ＡｎとＯＲ回路２２Ａ０〜２２Ａｎとによって第１の選択回路が構成されており、基準信号ｆｒ及び第１のパルスＳ１のパルス幅に基づいてディレイ回路２３Ａ０〜２３Ａｎのいずれか１つのディレイ回路を選択する。
【００２６】
ディレイ回路２３Ａ０〜２３ＡｎはそれぞれＯＲ回路２２Ａ０〜２２Ａｎに接続されている。ディレイ回路２３Ａ０〜２３Ａｎはそれぞれ遅延時間ＴＤ０〜ＴＤｎを備えており、ディレイ回路２３Ａ０〜２３ＡｎはＯＲ回路２２Ａ０〜２２Ａｎの出力信号をそれぞれ遅延時間ＴＤ０〜ＴＤｎだけ遅延させた信号ＳＢ０〜ＳＢｎを出力する。本形態において、遅延時間ＴＤ０〜ＴＤｎはＴＤ０＜ＴＤ１＜ＴＤ２＜・・・＜ＴＤｎに設定されている。
【００２７】
ＡＮＤ回路２４は前記第１のパルスＳ１を入力するとともに、（ｎ＋１）個の信号ＳＢ０〜ＳＢｎを入力しており、パルスＳ１及び信号ＳＢ０〜ＳＢｎに基づく信号Ｓ３を出力する。第１のパルスＳ１がＨレベルであり、かつすべての信号ＳＢ０〜ＳＢｎがＨレベルのときにのみ信号Ｓ３はＨレベルになり、第１のパルスＳ１及び信号ＳＢ０〜ＳＢｎのいずれか１つがＬレベルのとき、信号Ｓ３はＬレベルとなる。
【００２８】
第２のディレイ調整回路１９は第１のディレイ調整回路１８と同様の構成であるため図示を省略する。第２のディレイ調整回路１９においてディレイ回路２１Ａ１は比較信号ｆｐを入力しており、ディレイ回路２１Ａ２〜２１Ａｎは入力した信号をそれぞれ遅延時間Ｄ１〜Ｄｎだけ遅延させた信号ｆｐ１〜ｆｐｎを出力する。また、ＦＦ２０Ａ０〜２０Ａｎはクロック端子ＣＫに信号ｆｐ，ｆｐ１〜ｆｐｎの立ち上がりエッジが入力されると、出力端子ＱからそれぞれＬレベルの信号を出力する。さらに、ＯＲ回路２２Ａ０〜２２Ａｎは前記パルスＳ２をそれぞれ入力するとともに、信号ＳＡ０〜ＳＡｎをそれぞれ入力する。ＯＲ回路２２Ａ０〜２２Ａｎはそれぞれ２つの入力信号が共にＬレベルの場合にのみＬレベルの信号を出力する。また、ＡＮＤ回路２４は第２のパルスＳ２及びディレイ回路２３Ａ０〜２３Ａｎの出力信号に基づいて信号Ｓ４を出力する。
【００２９】
本形態では、第２のディレイ調整回路１９において、ＦＦ２０Ａ０〜２０ＡｎとＯＲ回路２２Ａ０〜２２Ａｎとによって第２の選択回路が構成されており、比較信号ｆｐ及び第２のパルスＳ２のパルス幅に基づいてディレイ回路２３Ａ０〜２３Ａｎのいずれか１つのディレイ回路を選択する。
【００３０】
図３，図４は第１のディレイ調整回路１８の作用を示すタイムチャートを示す。
図３に示すように、基準信号ｆｒの位相が比較信号ｆｐの位相よりも進んでいる場合、位相差発生回路１７から両信号ｆｒ，ｆｐの位相差ΔＷ分の幅を有するＬレベルのパルスＳ１が出力される。また、比較信号ｆｐに同期してひげ状のパルスＳ２が出力される。
【００３１】
また、基準信号ｆｒの立ち上がりエッジに基づいてＦＦ２０Ａ０の出力信号ＳＡ０がＬレベルになる。従って、ＯＲ回路２２Ａ０の出力信号はＬレベルになり、信号ＳＢ０は信号Ｓ１及びＳＡ０の立ち下がりエッジから遅延時間ＴＤ０だけ遅れてＬレベルになる。信号Ｓ１のパルス幅ΔＷは遅延時間Ｄ１よりも短いため、信号Ｓ１の立ち上がりエッジに基づいてＯＲ回路２２Ａ０の出力信号はＨレベルになり、信号ＳＢ０は信号Ｓ１の立ち上がりエッジから遅延時間ＴＤ０だけ遅れてＨレベルになる。従って、第１の位相差信号φＲのパルス幅は位相差ΔＷに遅延時間ＴＤ０を加えたものとなる。このとき、第２の位相差信号φＰのパルス幅は遅延時間ＴＤ０となる。
【００３２】
また、図４に示すように、基準信号ｆｒ及び比較信号ｆｐの位相差ΔＷがディレイ回路２１Ａ１の遅延時間Ｄ１よりも長くなると、信号ｆｒ１の立ち上がりエッジに基づいてＦＦ２０Ａ１の出力信号ＳＡ１がＬレベルになる。この際、ＦＦ２０Ａ１の反転出力端子ＸＱのＨレベルの出力信号によってＦＦ２０Ａ０はセットされて信号ＳＡ０はＨレベルになる。従って、ＯＲ回路２２Ａ１の出力信号はＬレベルになり、信号ＳＢ１は信号ＳＡ１の立ち下がりエッジから遅延時間ＴＤ１だけ遅れてＬレベルになる。信号Ｓ１のパルス幅ΔＷは遅延時間Ｄ１よりも長く遅延時間（Ｄ１＋Ｄ２）よりも短いため、信号Ｓ１の立ち上がりエッジに基づいてＯＲ回路２２Ａ１の出力信号はＨレベルになり、信号ＳＢ１は信号Ｓ１の立ち上がりエッジから遅延時間ＴＤ１だけ遅れてＨレベルになる。従って、第１の位相差信号φＲのパルス幅は位相差ΔＷに遅延時間ＴＤ１を加えたものとなる。このとき、第２の位相差信号φＰのパルス幅は遅延時間ＴＤ０となる。
【００３３】
以下同様にして、基準信号ｆｒ及び比較信号ｆｐの位相差ΔＷが各ディレイ回路２１Ａ１〜２１Ａn-1 の遅延時間の和よりも長くなるにつれて、図５に示すように、第１の位相差信号φＲのパルス幅は位相差ΔＷに遅延時間ＴＤ２〜ＴＤｎのいずれかを加えたものとなる。このとき、第２の位相差信号φＰのパルス幅は遅延時間ＴＤ０である。
【００３４】
図６はチャージポンプ回路１４の出力エネルギーの位相特性を示す線図である。基準信号ｆｒ及び比較信号ｆｐの位相差に基づく第１及び第２のパルスＳ１，Ｓ２のパルス幅が大きければ大きいほど、より大きな遅延時間が付加される。従って、第１及び第２のパルスＳ１，Ｓ２のパルス幅が大きければ大きいほど、チャージポンプ回路１４の電圧信号Ｄｏの出力時間は増加し、チャージポンプ出力エネルギーが大きくなる。
【００３５】
さて、本実施の形態は、以下の効果がある。
（１）位相比較器１３の第１及び第２のディレイ調整回路１８，１９は、基準信号ｆｒ及び比較信号ｆｐに基づく第１のパルスＳ１又は第２のパルスＳ２のパルス幅ΔＷが大きければ大きいほど大きな遅延時間を付加してパルス幅の大きい第１及び第２の位相差信号φＲ，φＰを生成できる。そのため、チャージポンプ回路１４の単位時間当たりの出力電流を増加させずに、チャージポンプ回路１４の出力エネルギーを増加させることができる。そのため、ＬＰＦ１５から出力される制御電圧信号ＶT を設定周波数に対応する電圧値に短時間で到達させることができ、よってＰＬＬ周波数シンセサイザ１０の周波数信号の周波数を設定周波数に高速でロックアップさせることができる。
【００３６】
【発明の効果】
以上詳述したように、本発明は、基準信号及び比較信号に基づくパルス幅が大きければ大きいほど大きな遅延時間を付加してパルス幅の大きい第１及び第２の位相差信号を生成し制御電圧信号を設定周波数に対応する電圧値に短時間で到達させることができる。よって、ＰＬＬ周波数シンセサイザの周波数信号の周波数を設定周波数に高速でロックアップさせることができる。
【図面の簡単な説明】
【図１】実施の一形態のＰＬＬ周波数シンセサイザを示すブロック図
【図２】図１のディレイ調整回路を示す回路図
【図３】図２のディレイ調整回路の作用を示すタイムチャート
【図４】図２のディレイ調整回路の作用を示すタイムチャート
【図５】図１のＰＬＬ周波数シンセサイザの作用を示すタイムチャート
【図６】ＰＬＬ周波数シンセサイザの位相特性を示す線図
【図７】従来のＰＬＬ周波数シンセサイザを示すブロック図
【図８】図７のＰＬＬ周波数シンセサイザの作用を示すタイムチャート
【符号の説明】
１２  比較分周器
１３  位相比較器
１６  電圧制御発振器（ＶＣＯ）
１７  位相差発生回路
１８  第１のディレイ調整回路
１９  第２のディレイ調整回路
Ｄｏ  電圧信号
ｆｐ  比較信号
ｆｒ  基準信号
ｆｖ  周波数信号
Ｓ１  第１のパルス
Ｓ２  第２のパルス
ＶT   制御電圧信号
φＰ  第２の位相差信号
φＲ  第１の位相差信号
【図１】
0003765868.tif 000002
【図２】
0003765868.tif 000003
【図３】
0003765868.tif 000004
【図４】
0003765868.tif 000005
【図５】
0003765868.tif 000006
【図６】
0003765868.tif 000007
【図７】
0003765868.tif 000008
【図８】
0003765868.tif 000009