(57)【特許請求の範囲】
【請求項１】
局装置と複数の加入者装置間の各通信の容量が定常的で、容量が異なる複数の通信を、時分割多重により行う前記局装置から前記各加入者装置への通信の帯域割り当て方法であって、
前記局装置に前記各通信に割り当てたＡｎ回数の時間が格納されたＡｎレジスタと、前記Ａｎ回数内に行うポーリング回数Ｂｎが格納されたＢｎレジスタと、ワ−クレジスタＷｎと、
前記Ａｎ回数、Ｂｎ回数を処理する多重化制御手段と、
前記加入者装置への通信割り当て順位を格納するメモリーを設け、
前記多重化制御手段の動作単位時間に１回、ワ−クレジスタＷｎの出力に、Ｂｎレジスタからの回数Ｂｎを加算し、
前記加算結果が前記回数Ａｎよりも大きいか、または等しい場合に１回、前記各通信の対象となる通信にポーリングの割り当てを行い、
前記加算結果から前記回数Ａｎの値を減算し、
前記減算結果を前記ワークレジスタＷｎに格納し、
前記減算結果が０になるまで、繰り返しポーリングの割り当てを前記各通信に対して行うことにより前記各通信に帯域を割り当て、
前記各通信に割り当てたポーリング信号を前記メモリーに割り当てた順番に保持し、
前記保持したポーリング信号を保持した順番で各通信路に送出する
ことを特徴とする各通信の容量が定常的で、容量が異なる複数の通信を、時分割多重により行う通信装置における帯域割り当て方法。
【請求項２】
請求項１記載の帯域割り当て方法であって、前記Ａｎレジスタに格納する前記各通信に割り当てたＡｎ回数の時間Ａｎを２nに設定することを特徴とする請求項１記載の帯域割り当て方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信容量が異なる複数の通信を時分割多重により収容するポ−リング方式の通信において、
ポ−リング方式で多重化する際、できるだけ等間隔な時分割多重が行え、且つ、通信容量に対応した周期で、できるだけ効率よく多重化できる様にする。
【０００２】
【従来の技術】
図１１はＡＴＭ−ＰＯＮのネットワ−ク構成図、図１２は従来のポ−リングテ−ブル方式を用いたポ−リング説明図で、（ａ）はポ−リング発生回路の要部構成図、（ｂ）は（ａ）の動作説明図、
図１３は従来のカウンタ方式を用いたポ−リング発生回路の要部構成図、図１４は図１３の説明図で、（ａ）は加入者装置（１〜ｎ）用カウンタ部の要部構成図、（ｂ）は動作説明図である。
【０００３】
なお、図中の１１は局装置、１２1 〜１２n は加入者装置、１３は監視制御情報部、１４、１５はメモリ、１６は切り換え回路、１７、３１はポ−リング制御回路、２１〜２ｎは加入者装置用カウンタ部、３０は調停回路である。
【０００４】
以下、図１１〜図１４を説明する。
【０００５】
先ず、図１１において、ＡＴＭ−ＰＯＮ（Asynchronous Transfer Mode−Passive Optical Network)のネットワ−ク構成は、図１１に示す様に、局装置１１から複数の加入者装置１２1 〜１２n を光ファイバ−を通して受動素子であるスタ−カプラと呼ばれるスプリッタにより接続する。
【０００６】
この時、局装置１１から加入者装置１２1 〜１２n への下りの情報は、
ＡＴＭセルの連続信号により伝達され、各加入者装置が自分宛の情報を受け取ることにより通信を行う。
【０００７】
また、加入者装置から局装置への上りの信号は、
局装置からポ−リングを行い、１つのタイムスロットに１つの加入者装置を割り当て、また局→加入者→局のラウンドトリップディレイを全ての加入者に対して一定にすることにより、衝突を回避して通信を行う。
【０００８】
即ち、局→加入者→局間の光ファイバ−の長さは通常、異っているので、このままの状態で通信を行うと、信号が衝突する恐れがある。
【０００９】
そこで、局に近い加入者に対しては大きな遅延量を与え、局から遠い加入者に対しては小さい遅延量を与えることにより、ラウンドトリップディレイを全ての加入者に対して一定にしている。
【００１０】
この為、局装置には各加入者装置の帯域に応じたポ−リングを発生させる回路が必要となる。
【００１１】
このポ−リング発生回路は、図１２（ａ）に示す様な回路になっており、
図１２（ｂ）の左側に示す様に、メモリの各アドレスに対応する加入者装置の番号が格納されている。
【００１２】
そこで、ポ−リングのタイミングでメモリ１４のアドレス０，１，２，・・ｎに対応する加入者装置の番号を順次、読み出して、対応する加入者装置に対してポ−リングを行う。
【００１３】
なお、加入者装置の番号が書き込まれていない部分に対してはポ−リングは行わない。
【００１４】
ここで、図１２（ａ）中のメモリは、メモリ１４，メモリ１５と２面設けられており、最初はメモリ１４の内容に従ってポ−リングを行っているが、
例えば、＃１加入者装置に対してポ−リング数を変更したい、即ち、ポ−リングの帯域を変更したいと云う状態が生じた場合、
使用中のメモリを変更するのではなく、ポ−リング制御回路１７内の図示しないＣＰＵが、まず未使用のメモリ１５にアクセスして、
例えば、図１２（ｂ）の左側に示す様に、変更後のポ−リングテ−ブルを書き込む。
【００１５】
そして、メモリ１４の最終アドレスまでポ−リングを行った後、メモリ１５に切り換える。
【００１６】
これにより、メモリ１５に格納されたメモリテ−ブルを用いて、変更になったポ−リングが開始される。
【００１７】
つまり、ポ−リング発生回路は、上りのスロットに対応するアドレスをもったメモリに、どの加入者装置にポ−リングするのかの情報を２面持ち、一方（メモリ１４）は下りのポ−リング信号を発生させるものに使用し、
他方（メモリ１５）は帯域を変更する為にポ−リング制御回路１７によりアクセスして、ポ−リングテ−ブルを変更し、変更し終えたら２つのメモリの面を切り換えてポ−リングの帯域を変更する様にしたものである。
【００１８】
これにより、帯域が変更でき、しかも通信中のものに影響を与えない様にすることができる。
【００１９】
しかし、この方式は、ポ−リング制御回路１７のＣＰＵのファ−ムウエアなどにより、ポ−リングテ−ブルの中身を全部、書き換えなければならないので、帯域の変更には少々時間がかかる。
【００２０】
次に、図１３に示す方式は、ある固定周期中における各加入者装置へのポ−リング回数を、図１４（ａ）に示す様に、レジスタ２１1 からカウンタ２１2 にセットしておく。
【００２１】
そして、各加入者装置用カウンタ部のカウント値が０以上ならばポ−リングを発生させ、その時にカウンタの値を１だけ減算する。これを、次の各加入者装置用カウンタ部に対しても同じことを行う。
【００２２】
０の場合はスキップして次の各加入者装置用カウンタ部に対して上記と同じ処理を行う。全てのカウンタが０の場合はポ−リングをしない。
【００２３】
そして、固定周期が終わったら、新たにカウンタにポ−リング回数を設定して同じことを繰り返す。
【００２４】
例えば、図１４（ｂ）の場合、ポ−リングがどの様に行われれているかを見ると、「ある周期」で、
通信１，通信２，通信３・・・通信ｎ，通信１，通信３・・・通信ｎ，通信１，通信ｎ，通信１，なし
となり、
「ある周期」のポ−リング回数は、通信１が４回、通信２が１回、通信３が２回、通信ｎが３回となり、ポ−リング周期が一定にならない。
【００２５】
また、カウンタを単純な周期カウンタとする方法では、１／Ｎ（Ｎは自然数）の帯域のみの発生しかできない。
【００２６】
つまり、１００％の次は５０％の発生しかできないことになる。これでは帯域の設定が荒過ぎる。
【００２７】
例えば、１５５ＭＨｚの帯域が最大とした時、次に設定できる帯域が７５ＭＨｚでは帯域の設定が荒過ぎ、１００ＭＨｚの帯域を希望しても設定することができない。
【００２８】
【発明が解決しようとする課題】
上記で詳細説明した様に、
（１）ポ−リングテ−ブルを使用する方式の場合、
１．帯域の変更に少々時間がかかる。
（２）カウンタを使用する方式の場合、
１．ポ−リング周期が一定にならない。
【００２９】
２．帯域の設定が荒過ぎる。
【００３０】
という課題がある。
【００３１】
本発明の目的は、ポ−リング方式で多重化する際、できるだけ等間隔な時分割多重が行え、且つ、通信容量に対応した周期で、できるだけ効率よく多重化できる様にすることである。
【００３２】
【課題を解決するための手段】
図１は本発明の多重化制御回路説明図、図２は本発明のポ−リング方式説明図である。
【００３３】
ここで、第１の本発明は、
各通信の容量が定常的で、容量が異なる複数の通信を、時分割多重により収容する通信において、
Ａｎ回数の時間が格納されたＡｎレジスタと、Ｂｎ回数のポ−リングが格納されたＢｎレジスタと、ワ−クレジスタＷｎとを設け、Ａｎ回数の時間中に、Ｂｎ回数のポ−リングが行える帯域の場合、
単位時間に１回、ワ−クレジスタＷｎの出力に、Ｂｎレジスタからの回数Ｂｎを加算するが、
加算結果が回数Ａｎよりも大きいか、または等しい場合、
１回、ポ−リングを割り当てると同時に、（加算結果−回数Ａｎ）の値をワ−クレジスタＷｎに格納させることを、各通信に対して行い、繰り返すことにより、等間隔に帯域を割り当てる様にした。
【００３４】
第２の本発明は、
請求項１記載のワ−クレジスタＷを、ｎアドレスを有するワ−クレジスタＲＡＭで構成し、アドレスが各通信１〜通信ｎを示し、各通信の計算途中の結果を格納させると共に、
回数Ａｎ中に、回数Ｂｎのポ−リングを発生させる為、その値をＡレジスタＲＡＭまたはＢレジスタＲＡＭにそれぞれ格納し、単位時間中に、通信１〜通信ｎまでの通信割当の計算を時分割で行う様にした。
【００３５】
第３の本発明は、
請求項１、２記載の回数Ａｎを、各通信において共通化することにより、回路を簡易化できる様にした。
【００３６】
第４の本発明は、
請求項１〜３記載のワ−クレジスタＷn の初期値を、各通信により異なった値に設定することにより、各通信の競合する確率を低くする様にした。
【００３７】
第５の本発明は、
請求項１〜請求項４で得られたデータが格納されたメモリテ−ブルとカウンタを設ける。
【００３８】
そして、該カウンタの出力をアドレスとして、メモリテ−ブルに与えることにより、対応するデ−タを読み出して、上記通信割当の計算を行う様にした。
【００３９】
第６の本発明は、
請求項１記載のＡｎレジスタに格納された時間Ａｎを、２n に固定することにより、減算部分をなくし、比較部分としてオ−バ−フロ−を使用することにより、回路を簡略化できる様にした。
【００４０】
さて、本発明は、各通信の容量が定常的で、容量の異なる複数の通信を時分割多重により収容する通信において、
一つの通信については、できるだけ等間隔に時分割多重を行う方式で、
例えば、図１に示す様に、４つの通信を対応するメモリに格納し、多重化制御回路からの制御信号により動作したセレクタによって、４つの通信を通信路に多重化する場合、
通信容量に応じた周期で（等間隔で）、できるだけ効率よく多重化する為の多重化制御回路で使用することを目的とする。
【００４１】
ここで、Ｘ時間中にＹ個のポ−リングをする場合を考える（図２参照）。
【００４２】
上記の条件で、Ｚ時間後にはいくつ（Ｙ１）ポ−リングを行っているかを考えると、
Ｙ１＝（Ｙ／Ｘ）×Ｚ
Ｙ１が１以上になるには、
Ｙ１＝（Ｙ／Ｘ）×Ｚ１  ≧  １
Ｙ×Ｚ１  ≧  Ｘ
となる点を探せばよい。
【００４３】
同様に、Ｙ１＝２となる為には、
Ｙ×Ｚ２  ≧  ２×Ｘ
となる点を探せばよい。
【００４４】
これは、（Ｙ  ×  Ｚ２）−Ｘ  ≧  Ｘ  とも書ける。
【００４５】
つまり、単位時間（１回のポ−リング時間）にＹ個のポ−リングを、ワ−クレジスタＷで加算していって、Ｘ時間以上になった時、ポ−リングをして、ワ−クレジスタＷからＸを引く。
【００４６】
これを繰り返せば、上記の様に、通信容量に応じた周期で（等間隔で）、できるだけ効率よく多重化することができる。
【００４７】
【発明の実施の形態】
図３は第１の本発明の実施例の要部構成図で、（ａ）は等間隔発生回路の一例を示す図、（ｂ）は多重化制御回路の一例を示す図である。
【００４８】
図４は図３（ａ）の動作説明図、図５は第２の本発明の実施例の要部構成図、図６は図５の動作説明図である。
【００４９】
図７は第３の本発明の実施例の要部構成図、図８は第４の本発明の実施例の説明図で、（ａ）はワ−クレジスタの初期値を各通信により異なった値に設定した時の競合状態説明図、（ｂ）はポ−リング周期説明図、図９は第５の本発明の実施例の要部構成図、図１０は第６の本発明の実施例の要部構成図である。
【００５０】
なお、図中の３１1 はＢ１レジスタ、３２1 はＡ１レジスタ、３３1 はＷ１レジスタ、３４は加算部分、３５は比較部分、３６は減算部分、３７はセレクタ、３１2 はＢレジスタＲＡＭ、
３２2 はＡレジスタＲＡＭ、３３2 はＷレジスタＲＡＭ、４０はＦＩＦＯ、５０、５０1 、 ５１はカウンタ、３２3 はＡレジスタ、５２はＲＡＭテ−ブル、５５はｎビット加算部分、６０は書き込み制御部分である。
【００５１】
以下、第１の本発明を、図３、図４を用いて説明する。
【００５２】
先ず、図３中の構成部分の機能を概略説明する。
▲１▼  Ｂ１レジスタ３１1 には、ポ−リング数（例えば、単位時間毎に３個のポ−リング）が、
▲２▼  Ａ１レジスタ３２1 には、ある時間（例えば、時間１〜時間１０までの１０回の時間）が、それぞれ格納されているとする( 図４の左側参照) 。
▲３▼  セレクタ３７は、
加算部分３４の出力値が、Ａ１レジスタの値１０よりも小さい時は“０”側を、Ａ１レジスタの値１０よりも大きいか、または等しい時は“１”側を、
それぞれ、セレクトして、Ｗ１レジスタ３３1 に格納する様になっている。
【００５３】
以下、図３、図４を用いて、図３（ａ）の等間隔発生回路中のＷ１レジスタの動作を説明する。
【００５４】
先ず、Ｗ１レジスタ３３1 が初期状態ではポ−リング数が“０”の状態にある。  さて、時間１の時、Ｂ１レジスタ３１1 から３個のポ−リングが加算部分３４に入力すると、加算部分の出力３が比較部分３５に加えられる。
【００５５】
一方、ここにはＡ１レジスタ３２1 の出力１０が加えられているので、加算部分の出力とＡ１レジスタの出力の大小を比較する。
【００５６】
比較した結果、Ａ１レジスタの出力１０＞加算部分の出力３の為、
ポ−リングは送出されず、加算部分の出力３がセレクタ３７を介してＷ１レジスタ３３1 に格納される（図４の時間１参照）。
【００５７】
時間２の時、Ｗ１レジスタ３３1 からの出力３と、Ｂ１レジスタ３１1 からの出力３を加算した出力６が比較部分３５に加えられ、再び、Ａ１レジスタの出力１０との大小を比較するが、
Ａ１レジスタの出力１０＞加算部分の出力６の為、再び、セレクタ３７を介してＷ１レジスタ３３1 に出力６が格納される（図４の時間２参照）。
【００５８】
時間３の時、図４の時間３に示す様に、Ｗ１レジスタには加算部分の出力９が格納される。
【００５９】
時間４の時、加算部分の出力が９＋３＝１２となり、
Ａ１レジスタの出力１０≦１２の状態の為、ポ−リングを送出すると共に、
１２−１０＝２をセレクタ３７を介してＷ１レジスタ３３1 に戻す（図４の時間４参照）。
【００６０】
これを繰り返すと、図４に示した様に、時間４、時間７、時間１０の時点で、それぞれポ−リング信号が送出される。
【００６１】
つまり、時間４〜時間７までの時間間隔３、時間７〜時間１０のでの時間間隔３、時間１０から時間４までの時間間隔４と、ほぼ等間隔にポ−リングが割り当てられる。
【００６２】
なお、図３（ｂ）に示す多重化制御回路については、
上記で説明した「単位時間」と言っている一回のポ−リング時間中に、上記の各「等間隔発生回路」から出力される通信割当信号を、ＦＩＦＯメモリに格納しておけばよいのであって、クロックとしてはポ−リングよりも短い時間で動いている為、非常に難しい競合制御ではない。
【００６３】
つまり、通信競合制御回路は、例えば、通信１用、通信２用、・・通信ｎ用の順に、ＦＩＦＯにコ−ド化して入れておけば、その順番に従って、図１に示すセレクタが、対応する通信を順次、通信路に送出する。
【００６４】
第２の本発明を、図５、図６を用いて説明する。
【００６５】
第１の本発明が、通信１用〜通信ｎ用の回路を全部別々に作り、これらの回路に対して、通信競合制御を行った。
【００６６】
第２の本発明は、通信競合制御までを入れて、これを１つの回路で実現する方法である。
【００６７】
この為、図５に示す様に、図３（ａ）中のレジスタをＲＡＭに変更し、
ポ−リングの単位時間と言っている時間の間に、１〜ｎの通信用ポ−リングを全部処理できる様にすることで、ＲＡＭを使用して１つにまとめたものである。
【００６８】
即ち、レジスタをＲＡＭにし、ＲＡＭのアドレスを通信１用〜通信ｎ用に割り当てる。
【００６９】
この時、単位時間中に通信ｎまでの処理が終了すればよいので、早いクロックを使用しなければならない。
【００７０】
処理内容は、第１の本発明と同じであるが、図５に示す様に、カウンタ５０からＢレジスタＲＡＭ３１2 、ＡレジスタＲＡＭ３２2 、ＷレジスタＲＡＭ３３2 にアドレスを与え、単位時間中に、そのカウンタを一巡させれば、全て処理が完了する様になっている。
【００７１】
例えば、図６のＷレジスタＲＡＭに示す様に、Ｗレジスタをｎアドレス持ったＲＡＭで実現し、アドレスが各通信１〜通信ｎを示し、各通信の計算途中の結果を格納する。
【００７２】
また、回数Ａｎ（ある時間）中に、回数Ｂｎ（ポ−リング数）を発生させる為、対応する値を各ＡレジスタＲＡＭとＢレジスタＲＡＭに格納し、単位時間中に、通信１〜通信ｎまでの通信割当の計算を時分割で行う様にしている。
【００７３】
第３の本発明を、図７を用いて説明する。
【００７４】
図７中の、Ａレジスタはある時間を指定するものであるが、この時間は各通信によって異なるものではなく、同じ時間にすることがある。例えば、
第１の本発明では、ＡｎレジスタをＡレジスタ１つだけにする。（Ａレジスタ３２3 は固定値でもよい。）
第２の本発明では、ＡレジスタＲＡＭを、Ａレジスタ１つだけにする。（Ａレジスタ３２3 は固定値でもよい。）
つまり、各通信において、ある時間を１つに決めた場合（例えば、時間１〜時間１０までの１０の時間と決めた時）、Ａレジスタまたは、ＡレジスタＲＡＭが、1 つのＡレジスタ３２3 だけにすることができる。
【００７５】
これにより、第１、第２の本発明の実施例の回路が簡単化できる。
【００７６】
第４の本発明を、図８を用いて説明する。
【００７７】
図８において、ワ−クレジスタＷｎの初期値は、例えば、０であるが、初期値が０でなくてもよい。
【００７８】
そこで、ワ−クレジスタＷｎの初期値を異なった値にすることにより、ポ−リング送出タイミングをずらし、各通信が競合する確率を低くする様にした。
【００７９】
図８（ａ）において、ワ−クレジスタＷの初期値が通信１、通信２に対して０の場合、（１）に示す様にポ−リング送出タイミングの全てにおいて通信１と通信２は競合しあう。
【００８０】
しかし、（２）に示す様に、ポ−リング送出タンミングとして、通信１に対してはワ−クレジスタＷ＝０，通信２に対してはワ−クレジスタＷ＝Ａ／２に設定すると、ポ−リング送出のタイミングがずれて、競合する確率が低下する。
【００８１】
また、図８（ｂ）はワ−クレジスタＷの初期値が０の場合と、５の場合について、
時間１〜時間１０までの間、ポ−リング競合の状態を示した図であるが、図に示す様に、初期値をずらすことにより、ポ−リング送出時の競合は現れない。
【００８２】
第５の本発明を、図９を用いて説明する。
【００８３】
第５の本発明は、第１〜第４の本発明の等間隔発生回路から出力されるデ−タを多重化制御回路内のＲＡＭテ−ブルに格納する。
【００８４】
そして、カウンタ５１からの出力をアドレスとして、ＲＡＭテ−ブル５２に与えることにより、対応する等間隔発生回路の出力を取り出すことができる。
【００８５】
即ち、第１〜第４の本発明の等間隔発生回路の出力を、１個の多重化制御回路だけで送出することができ、回路構成が簡略化される。
【００８６】
第６の本発明を、図１０を用いて説明する。
【００８７】
図１０に示した多重化制御回路は、第２の本発明の等間隔発生回路を簡略化したものである。
【００８８】
先ず、図３中のＡ１レジスタに格納されているある時間Ｘを、２n 時間に固定すると、回路構成が更に簡単になる。
【００８９】
何故なら、図３中の比較部分で比較した結果、２nよりも大きいということは、オ−バ−フロ−を意味し、Ｗ１レジスタ３３1 からＸを減算する必要もない。
【００９０】
つまり、オ−バ−フロ−しているか否かを見ることで、図３中の減算部分３６比較部分３５、セレクタが不要となり、図１０に示す様な回路に簡略化した。
【００９１】
なお、ポ−リングはオ−バ−フロ−した時に送出すればよい。
【００９２】
【本発明の効果】
上記で詳細に説明した様に、Ｘ単位時間中にＹ個のポ−リングを周期的に発生することが可能となる為、ポーリング指示を受けた各加入者装置の送出データを等間隔の周期で通信容量に応じて効率よく多重化することができる。
【図面の簡単な説明】
【図１】本発明の多重化制御回路説明図である。
【図２】本発明のポ−リング方式説明図である。
【図３】第１の本発明の実施例の要部構成図である。
【図４】図３の動作説明図である。
【図５】第２の本発明の実施例の要部構成図である。
【図６】図５の動作説明図である。
【図７】第３の本発明の実施例の要部構成図である。
【図８】第４の本発明の実施例の説明図である。
【図９】第５の本発明の実施例の説明図である。
【図１０】第６の本発明の実施例の構成図である。
【図１１】ＡＴＭ−ＰＯＮのネットワ−ク構成図である。
【図１２】従来のポ−リングテ−ブル方式を用いたポ−リング説明図である。
【図１３】従来のカウンタ方式を用いたポ−リング発生回路の要部構成図である。
【図１４】図１３の説明図である。
【符号の説明】
１１は局装置
１２1 〜１２n は加入者装置
１３は監視制御情報部
１４、１５  メモリ
１６  切り換え回路
１７、３１  ポ−リング制御回路
２１〜２ｎは加入者装置用カウンタ部
３０  調停回路
３１1   Ｂ１レジスタ
３２1   Ａ１レジスタ
３３1   Ｗ１レジスタ
３４    加算部分
３５    比較部分
３６    減算部分
３７    セレクタ
３１2   ＢレジスタＲＡＭ
３２2   ＡレジスタＲＡＭ
３３2   ＷレジスタＲＡＭ
４０    ＦＩＦＯ
５０、５０1 、５１  カウンタ
３２3   Ａレジスタ
５２  ＲＡＭテ−ブル
５５  ｎビット加算部分
６０  書き込み制御部分
【図１】
0003736206.tif 000002
【図２】
0003736206.tif 000003
【図３】
0003736206.tif 000004
【図４】
0003736206.tif 000005
【図５】
0003736206.tif 000006
【図６】
0003736206.tif 000007
【図７】
0003736206.tif 000008
【図８】
0003736206.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0003736206.tif 000013
【図１３】
0003736206.tif 000014
【図１４】
0003736206.tif 000015