(57)【特許請求の範囲】
【請求項１】
フラットセルアレイの領域と周辺回路領域を有する半導体基板を提供する工程と、
前記基板上に前記フラットセルアレイの領域での拡散層の形成領域及び前記周辺回路領域でのトレンチ型素子分離膜の形成領域に対応する基板部分を各々露出させる第１及び第２マスクパターンを形成する工程と、
前記露出された基板部分の内に前記周辺回路領域でのトレンチの深さより浅くなるように所定の導電型の不純物をイオン注入する工程と、
前記露出された周辺回路領域の基板部分を蝕刻して当該トレンチを形成する工程と、
熱酸化工程を通じて前記第１及び第２マスクパターン及び前記トレンチの表面上に線型酸化膜を形成して前記フラットセルアレイの領域にビットライン及びセルトランジスタのソース／ドレインとなる拡散層を形成して前記拡散層の表面にバリヤ酸化膜を形成する工程と、
前記線型酸化膜上に前記トレンチを埋めたてするように酸化膜を蒸着する工程と、
前記第１及び第２マスクパターンの表面が露出される時まで前記酸化膜を研磨する工程と、
前記第１及び第２マスクパターンを除去して前記フラットセルアレイの領域に前記拡散層を形成して前記周辺回路領域にトレンチ型素子分離膜を形成する工程と、を含むことを特徴とするフラットセル構造のマスクロム製造方法。
【請求項２】
前記第１及び第２マスクパターンは少なくとも２階層以上が積層された多層膜構造で形成することを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【請求項３】
前記第１及び第２マスクパターンは第１絶縁膜とバッファ膜及び第２絶縁膜が積層された多層膜構造で形成することを特徴とする請求項２に記載のフラットセル構造のマスクロム製造方法。
【請求項４】
前記第１及び第２マスクパターンを形成する工程後、前記所定の導電型の不純物をイオン注入する工程前、前記不純物のイオン注入の深さが前記トレンチの深さより深くないように、前記周辺回路の領域をマスキングする工程をさらに含むことを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【請求項５】
前記トレンチを形成する工程は前記フラットセルアレイの領域をマスキングした後に遂行することを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【請求項６】
前記所定の導電型の不純物をイオン注入する工程は基板と反対導電型の不純物を高濃度でイオン注入することを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【請求項７】
前記線型酸化膜は５０〜４００Åの厚さで形成することを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【請求項８】
前記第１及び第２マスクパターンを形成する工程後、前記所定の導電型の不純物をイオン注入する工程前、前記拡散層の大きさを減少させるために前記第１及び第２マスクパターンの側壁にスペーサを形成する工程をさらに含むことを特徴とする請求項１に記載のフラットセル構造のマスクロム製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマスクロム製造方法に関するものであり、より詳細にはフラットセル構造を有するマスクロム製造方法に関するものである。
【０００２】
【従来の技術】
マスクロム（ＲＯＭ：Read Only Memory）は不揮発性素子の一種として必要な情報を製造工程でマスク工程を利用して記録する。情報記録のためのマスク工程は素子分離工程または金属配線工程で遂行することができ、メモリセルのチャンネル領域に対するイオン注入工程で遂行することが一般的である。前記チャンネル領域に対するイオン注入が遂行されると、イオン注入されたセルとそうでないセル間でしきい電圧差が発生し、これを通じて記録されたデータが判別される。
【０００３】
一方、大部分のロム、特に、前記マスクロムは多くのセル電流が流れるようにすることによる動作速度の向上のためにフラットセル構造を有し、その構造は図１のようになる。
【０００４】
図１は典型的なフラットセル構造のマスクロムのレイアウト図であり、ここで、図面符号Aはフラットセルアレイの領域、Bは周辺回路の領域、１０はアクティブ領域、そして、２０はコードマスク領域を各々示す。
【０００５】
所定間隔離隔された数個のBN+(Buried N+)拡散層１２とワードライン１４がフラットセルアレイの領域Aに互いに交差するように各々ロー及びコラム方向に配置されている。BN+拡散層１２とこれにコンタクトされたビットラインコンタクト１６が周辺回路の領域Bに形成されている。ここで、前記BN+拡散層１２はビットライン用の接合とセルトランジスタのソース／ドレイン領域で使用される。前記ワードライン１４の幅はメモリセルのチャンネルの幅になる。
【０００６】
このようなフラットセル構造のマスクロムにおいて、メモリセルアレイの領域でのセル間の分離はLOCOSまたはSTI工程による素子分離膜の代りにメモリセルアレイの領域全体を囲む形態の素子分離膜によりなされる。また、セルトランジスタのソース／ドレイン領域はBN+拡散層１２でなされるためにお互い分離されず、これによって、前記BN+拡散層１２へのコンタクトはメモリセルアレイの領域内には存在せずに周辺回路の領域に存在するようになる。
【０００７】
したがって、フラットセル構造のマスクロムはメモリセルアレイの領域内に素子分離膜とコンタクトがないために高集積化をなすことができる。
【０００８】
図２は従来技術によるフラットセル構造のマスクロム製造方法を説明するための流れ図である。
【０００９】
図に示すように、素子分離膜が素子分離工程(Ｓ１)を通じて半導体の基板内に形成される。ウェルがウェル形成用イオン注入工程Ｓ２を通じて基板内に形成される。ここで、前記素子分離工程Ｓ１とウェル工程Ｓ２は反対順序で遂行され得る。BN+拡散層がBN+イオン注入工程(Ｓ３)を通じて基板内に形成される。ゲート酸化膜及びゲート電極が熱酸化工程Ｓ４と導電膜の蒸着及び蝕刻工程Ｓ５を通じて基板上に形成される。(Ｓ４、Ｓ５)セル分離がイオン注入工程Ｓ６を通じてなされる。ソース／ドレインが高濃度イオン注入工程Ｓ７を通じて形成される。
【００１０】
以後、図示されなかったが、データのコーディングがマスクを利用したイオン注入を通じて遂行され、そして、コンタクト及び配線工程が遂行される。
【００１１】
図３ないし図８は従来技術によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である。ここで、左側の図面はフラットセルアレイの領域(A)、そして、右側の図面は周辺回路の領域(B)に対する断面図である。
【００１２】
図３を参照すると、第１絶縁膜３１aとバッファ膜３１b及び第２絶縁膜３１cが半導体基板３０上に順に形成される。前記第１絶縁膜３１aと第２絶縁膜３１cは酸化膜で、そして、前記バッファ膜３１bは窒化膜でなされる。第１感光膜３２が前記第１絶縁膜３１aとバッファ膜３１b及び第２絶縁膜３１cが順次に積層された多層膜３１上に塗布され、その次に、前記第１感光膜３２は周辺回路の領域(B)でのトレンチ形成領域の多層膜部分を露出させるように露光及び現像される。
【００１３】
図４を参照すると、露出された周辺回路の領域Bの多層膜３１の部分が、蝕刻バリヤとしてパターニングされた第１感光膜３２を利用して蝕刻され、これにより周辺回路の領域Bでのトレンチ形成領域に該当する基板部分が露出される。トレンチ３３が前記露出された基板部分を所定の深さで蝕刻することにより形成される。
【００１４】
図５を参照すると、第１感光膜が除去される。線型酸化膜３４(linear oxide、３４）が熱酸化工程を通じてフラットセルアレイの領域(A）の多層膜３１と周辺回路の領域Bのトレンチ３３及び多層膜３１の表面上に形成される。酸化膜３５が前記トレンチ３３を埋めたてするように前記線型酸化膜３４上に形成される。
【００１５】
図６を参照すると、酸化膜が前記多層膜の第２絶縁膜の表面が露出される時までCMP(Chemical Mechanical Polishing)工程で研磨され、この結果で、周辺回路の領域(B)にトレンチ型の素子分離膜(３５a）が形成される。前記多層膜の第２絶縁膜及びバッファ膜が除去される。
【００１６】
図７を参照すると、第３絶縁膜３６が半導体基板３０の全領域上に形成される。第２感光膜３７が前記第３絶縁膜上に塗布され、その次に、フラットセルアレイの領域(A)でのBN+拡散層の形成領域に対応する第３絶縁膜の部分を露出させるように露光及び現像される。
【００１７】
図８を参照すると、露出されたフラットセルアレイの領域(A）の第３絶縁膜の部分及びその下の第１絶縁膜の部分が、蝕刻バリヤとしてパターニングされた第２感光膜を利用して蝕刻され、これにより基板のBN+拡散層の形成領域が露出される。前記第２感光膜が除去される。所定の導電型の不純物がBN+拡散層を形成するためにイオン注入され、この結果、露出されたフラットセルアレイの領域(A）の基板部分の表面内にBN+イオン注入領域３８が形成される。ここで、前記BN+イオン注入は基板と反対導電型の不純物、例えば、P型の基板であれば燐(P)または砒素(As)のようなN型不純物で遂行される。
【００１８】
図９を参照すると、前記結果物がアニーリングされ、この結果、BN+拡散層３８aが基板内にイオン注入された不純物がアクティブされることにより形成される。同時に、バリヤ酸化膜３９が前記BN+拡散層３８aの表面に形成される。前記バリヤ酸化膜３９は、後続工程でBN+拡散層３８aの損失及びゲート電極と接合との間の寄生容量の増加を抑制するのに充分な厚さに成長させる。フラットセルアレイの領域(A)及び周辺回路の領域(B)上の第３絶縁膜と第１絶縁膜が皆除去される。この結果、BN+拡散層３８a及びバリヤ酸化膜３９がフラットセルアレイの領域(A）の基板部分上に提供され、トレンチ型の素子分離膜３５aが周辺回路の領域(B）の基板部分上に提供される。
【００１９】
以後、図示しなかったが、ゲート工程などを含んだ一連のロジック工程が前記BN+拡散層３８a及び素子分離膜３５aが形成された基板結果物に対して遂行されてフラットセル構造を有するマスクロムが製造される。
【００２０】
【発明が解決しようとする課題】
しかし、前述したような従来技術によるフラットセル構造のマスクロム製造方法は０.２５μm以下のロジック工程では次のようないくつかの問題点を有する。
【００２１】
最初に、フラットセル構造を有するマスクロムは、メモリセル間の素子分離が必要でないためにセル領域全体がアクティブ領域になる。STI工程を利用した素子分離は周辺回路の領域に対してのみ遂行され、前記STI工程は酸化膜によるトレンチの埋めたて及び前記酸化膜に対するCMPを含む。しかし、この場合はフラットセルアレイの領域でのアクティブ領域が周辺回路の領域でのアクティブ領域より相当に広いために、酸化膜に対するCMP工程時に、フラットセルアレイの領域で酸化膜は過小研磨されることになり、反対に、周辺回路の領域で酸化膜は過度研磨される。
【００２２】
二つ目、前記CMP工程時の問題は広いアクティブ領域にダミー酸化膜パターンが追加されたり、または、マスク及び蝕刻工程の追加を通じて過小研磨された酸化膜を除去することにより克服することができる。しかし、この場合はダミー酸化膜パターンの追加によって集積度が低下されるだけでなく工程の追加によって製造時間及び原価が増加する。
【００２３】
三つ目、前記素子分離工程とBM+拡散層の形成工程が個別的に進行されるためにロジック工程を進行するまでの単位工程数が多く、それで、全体の製造時間及び原価が増加する。
【００２４】
したがって、本発明の目的はCMP工程がフラットセルアレイの領域と周辺回路の領域全てで良好に進行されるようにすることができるフラットセル構造のマスクロム製造方法を提供することである。
【００２５】
本発明の他の目的はBN+拡散層及びトレンチ型の素子分離膜の形成のための単位工程数を減らすことができるフラットセル構造のマスクロム製造方法を提供することである。
【００２６】
【課題を解決するための手段】
前記した目的を達成するために、本発明はフラットセルアレイの領域と周辺回路の領域を有する半導体基板を提供する工程と、前記基板上に前記フラットセルアレイの領域での拡散層の形成領域及び前記周辺回路の領域でのトレンチ型の素子分離膜の形成領域に対応する基板部分を各々露出させる第１及び第２マスクパターンを形成する工程と、前記露出された基板部分の内に前記周辺回路の領域でのトレンチの深さより浅くなるように所定の導電型の不純物をイオン注入する工程と、前記露出された周辺回路の領域の基板部分を蝕刻して当該トレンチを形成する工程と、熱酸化工程を通じて前記第１及び第２マスクパターン及び前記トレンチの表面上に線型酸化膜を形成して前記フラットセルアレイの領域にビットライン及びセルトランジスタのソース／ドレインとなる拡散層を形成して前記拡散層の表面にバリヤ酸化膜を形成する工程と、前記線型酸化膜上に前記トレンチを埋めたてするように酸化膜を蒸着する工程と、前記第１及び第２マスクパターンの表面が露出される時まで前記酸化膜を研磨する工程と、及び前記第１及び第２マスクパターンを除去して前記フラットセルアレイの領域に前記拡散層を形成して前記周辺回路の領域にトレンチ型素子分離膜を形成する工程を含むフラットセル構造のマスクロム製造方法を提供する。
【００２７】
本発明は前記第１及び第２マスクパターンを形成する工程後、前記所定の導電型の不純物をイオン注入する工程前、前記不純物イオン注入の深さがトレンチの深さより深くないように前記周辺回路の領域をマスキングする工程をさらに含む。
【００２８】
本発明は前記第１及び第２マスクパターンを形成する工程後、前記所定の導電型の不純物をイオン注入する工程前、前記拡散層の大きさを減少させるために第１及び第２マスクパターンの側壁にスペーサを形成する工程をさらに含む。
【００２９】
本発明の方法において、前記第１及び第２マスクパターンは少なくとも２階層以上が積層された多層膜構造、望ましくは、第１絶縁膜とバッファ膜及び第２絶縁膜が積層された多層膜構造で形成する。前記トレンチを形成する工程は前記フラットセルアレイの領域をマスキングした後に遂行することができる。その上、前記所定の導電型の不純物をイオン注入する工程は基板と反対導電型との不純物を高濃度でイオン注入し、そして、イオン注入深さが前記周辺回路の領域でのトレンチの深さより浅くなるようにする。前記線型酸化膜は５０〜４００Å厚さで形成する。
【００３０】
本発明の思想及び利点は次の添付図面及び詳細な説明を参照してよりよく分かることである。
【００３１】
以上のような本発明の目的と別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００３２】
【発明の実施の形態】
【００３３】
図１０は本発明によるフラットセル構造のマスクロム製造方法を説明するための流れ図である。
図に示すように、本発明の方法は、図２に示された従来の方法と比較すると、素子分離及びBN+拡散層の形成工程(Ｓ４０）が同時に進行される。すなわち、本発明の方法は周辺回路の領域に対するSTI工程及びフラットセルアレイの領域に対するBN+拡散層の形成工程を個別的に遂行せずに同時に進行する。これによって、本発明の方法は、単位工程数を減らすことができ、また、酸化膜に対するCMP工程時にフラットセルアレイの領域で酸化膜が過小研磨されたり、周辺回路の領域で酸化膜が過度研磨されたりする現象を防止することができる。
【００３４】
一方、本発明の方法において、素子分離及びBN+拡散層の形成工程(Ｓ４０)を除外した残りの工程、すなわち、ウェル工程(Ｓ４２)、ゲート酸化膜形成のための熱酸化工程(Ｓ４３)、ゲート形成のための導電膜蒸着及び蝕刻工程(Ｓ４４)、セル分離のためのイオン注入工程(Ｓ４５)及びソース／ドレイン形成のための高濃度イオン注入工程(Ｓ４６）は、図に示すように従来のそれらと同一に進行される。ここで、前記素子分離及びBN+拡散層の形成工程(Ｓ４０)とウェル工程(Ｓ４２)は反対の順序で進行され得る。
【００３５】
図１１ないし図１７は本発明の一実施例によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である。
図１１を参照すると、第１絶縁膜５１aとバッファ膜５１b及び第２絶縁膜５１cが順次積層された多層膜５２が半導体基板５０上に形成される。前記第１絶縁膜５１aは酸化膜で、上部膜によるストレスを緩和させるように機能する。前記バッファ膜５１bは窒化膜で、CMP工程時に研磨程度を調節し、そして、後続酸化工程時にアクティブ領域を保護するように機能する。前記第２絶縁膜５１cは酸化膜で、基板蝕刻時に蝕刻バリヤとして機能する。第１感光膜５３が前記多層膜５２上に塗布され、その次に、フラットセルアレイ領域(A)でのBN+拡散層の形成領域に該当する多層膜部分及び周辺回路の領域(B)でのトレンチ形成領域に該当する多層膜部分を露出させるように露光及び現像される。ここで、露光工程は望ましくはパターンの正確度を高めるようにDUV以上の光源を使用して遂行する。
【００３６】
図１２を参照すると、露出されたフラットセルアレイの領域(A)及び周辺回路の領域(B）の多層膜部分が、蝕刻バリヤとしてパターニングされた第１感光膜５３を利用して同時に蝕刻され、それで、多層膜でなされたBN+拡散層の形成用の第１マスクパターン５２a及びトレンチ形成用の第２マスクパターン５２bが基板５０のBN+拡散層の形成領域及びトレンチ形成領域を各々露出させるように形成される。
【００３７】
図１３を参照すると、第１感光膜は除去される。基板５０への反対導電型の不純物が、イオン注入バリヤとして第１及び第２マスクパターン５２a、５２bを利用して露出された基板部分内に高濃度でイオン注入され、この結果、BN+イオン注入領域５４が形成される。前記BN+イオン注入は、例えば、P型基板の場合に燐(P)または砒素(As)のようなN型不純物で遂行される。また、前記BN+イオン注入領域５４の深さは、以後に周辺回路の領域(B)に形成されるトレンチの深さを超過しないようにする。仮に、前記BN+イオン注入領域５４の深さが、イオン注入エネルギーが十分に大きくてトレンチの深さよりさらに深くなる場合には、前記BN+イオン注入は、望ましくは周辺回路の領域(B)をマスキングした後遂行される。
【００３８】
図１４を参照すると、第２感光膜５５が前記第１及び第２マスクパターン５２a,５２bと露出された基板部分の上に塗布され、その次に、前記第２感光膜５５はフラットセルアレイの領域(A)上のみに残留されるように露光及び現像される。周辺回路の領域(B）の露出された基板部分が第２マスクパターン５２bを蝕刻バリヤで利用して所定深さだけ蝕刻され、これによりトレンチ５６が形成される。
【００３９】
図１５を参照すると、残留された第２感光膜は除去される。熱酸化工程が前記基板結果物に対して遂行され、この結果、BN+イオン注入された不純物がアクティブされてフラットセルアレイの領域(A)にBN+拡散層５４aが形成され、同時に、フラットセルアレイの領域(A）の第１マスクパターン５２aの表面と周辺回路の領域(B）のトレンチ５６及び第２マスクパターン５２bの表面上に５０〜４００Åの厚さで線型酸化膜５７が形成される。また、バリヤ酸化膜５８が、前記熱酸化工程の結果、前記BN+拡散層５４aの表面に付加的に形成される。この時、前記バリヤ酸化膜５８は線型酸化膜５７と異なる厚さに成長され、より正確には、前記バリヤ酸化膜５８は、基板表面での酸化膜の成長速度がBN+イオン注入された不純物によって、第１及び第２マスクパターン５２a、５２bとトレンチ５６の表面でのそれより速くなることと関連してさらに厚く形成される。前記周辺回路の領域(B）のトレンチ５６の表面に形成された線型酸化膜５７はトレンチ５６の形成時の蝕刻ダメージを除去するように機能し、特に、トレンチ形状が丸くなるようにして素子の電気的特性を改善させる。酸化膜５９が前記周辺回路の領域(B）のトレンチ５６を埋めたてするように基板５０の前記領域上に蒸着される。
【００４０】
図１６を参照すると、酸化膜５９及び線型酸化膜５７が、第１及び第２マスクパターン５２a、５２bが露出される時までCMP工程を通じて研磨される。この時、前記酸化膜に対するCMPは、フラットセルアレイの領域(A)に第１マスクパターン５２aが具備され、周辺回路の領域(B)に第２マスクパターン５２bが具備された状態で遂行されるために、従来とは違い前記フラットセルアレイの領域(A)と周辺回路の領域(B)との間のパターン密度差に起因する酸化膜の研磨不良は発生しない。
【００４１】
図１７を参照すると、トレンチ型の素子分離膜５９aが、公知の蝕刻工程によって第１及び第２マスクパターンが除去されることにより、周辺回路の領域(B)に形成される。この結果、フラットセルアレイの領域(A）の基板部分にはBN+拡散層５４a及びバリヤ酸化膜５８が提供され、周辺回路の領域(B）の基板部分にはトレンチ型の素子分離膜５９aが提供される。ここで、前記BN+拡散層の形成工程と素子分離膜の形成工程、すなわち、STI工程は、前述したように、個別的に進行されずに同時に進行される。したがって、本発明方法はBN+拡散層工程とSTI工程を同時に進行するためにロジック工程を進行するまでの単位工程数を従来のそれより減らすことができる。
【００４２】
以後、図示されなかったが、ゲート工程などを含んだ一連のロジック工程が、前記BN+拡散層５４a及び素子分離膜５９aが形成された基板結果物に対して遂行され、その結果、フラットセル構造を有するマスクロムが製造される。
【００４３】
図１８は本発明の他の実施例によるフラットセル構造のマスクロム製造方法を説明するための断面図である。ここで、各図面符号は以前の実施例と同一なものは同一に表示される。
【００４４】
この実施例において、BN+拡散層の形成のための第１マスクパターン５２aとSTI形成のための第２マスクパターン５２bの側壁にTEOS酸化膜または窒化膜でなされた絶縁膜スペーサ６０が形成されて、BN+イオン注入は、前記スペーサ６０を含む第１及び第２マスクパターン５２a,５２bをイオン注入バリヤとして利用して遂行される。これによって、BN+イオン注入領域６１の大きさは以前の実施例のそれより小さく、それで、後続の熱酸化工程により形成されるBN+拡散層の大きさは、以前の実施例のそれより前記スペーサ６０幅の２倍程度小さくなる。
【００４５】
結局、この実施例による方法によれば、BN+拡散層の大きさはBN+イオン注入以前にマスクパターンの側壁にスペーサを形成することにより減少され、それで、前記BN+拡散層の大きさの減少を通じてより小さなフラットセルが具現できる。
【００４６】
【発明の効果】
以上のように、フラットセルアレイの領域でのBN+拡散層工程と周辺回路の領域でのSTI工程が同時に進行されるためにロジック工程を進行するまでの前記工程に関連した単位工程数は従来より減少し、それで、製造時間及び原価を節減することができる。
【００４７】
また、前記STI工程において、酸化膜に対するCMPは、フラットセルアレイの領域及び周辺回路の領域各々にBN+拡散層及びSTI領域を限定するマスクパターンが具備された状態で遂行されるために、前記フラットセルアレイの領域と周辺回路の領域との間のパターン密度差に起因する酸化膜の研磨不良は抑制され、それで、研磨不良を抑制するための工程追加に起因する製造時間及び原価増加は防止される。
【００４８】
その上、BN+拡散層の大きさはBN+拡散層の領域を限定するマスクパターンの側壁へのスペーサの形成を通じて減少でき、それで、集積度を高めることができる。
【００４９】
その他、本発明はその要旨が逸脱しない範囲で多様に変更して実施することができる。
【図面の簡単な説明】
【図１】典型的なフラットセル構造のマスクロムを図示したレイアウト図である
【図２】従来技術によるフラットセル構造のマスクロム製造方法を説明するための流れ図である
【図３】従来技術によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である
【図４】従来技術によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である
【図５】従来技術によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である
【図６】従来技術によるフラットセル構造のマスクロム製造方法を工程順に図示した断面図である
【図７】従来技術によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図８】従来技術によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図９】従来技術によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１０】本発明によるフラットセル構造のマスクロム製造方法を説明するための流れ図である
【図１１】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１２】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１３】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１４】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１５】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１６】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１７】本発明の一実施例によるフラットセル構造のマスクロム製造方法の一工程を図示した断面図である
【図１８】本発明の他の実施例によるフラットセル構造のマスクロム製造方法を図示した断面図である
【符号の説明】
１０  アクティブ領域
１２、３８a、５４a  BN+拡散層
１４  ワードライン
１６  ビットラインコンタクト
２０  コードマスク領域
３０、５０  半導体基板
３１、５２  多層膜
３１a、５１a  第１絶縁膜
３１b、５１b  バッファ膜
３１c、５１c  第２絶縁膜
３２、５３  第１感光膜
３３、５６  トレンチ
３４、５７  線型酸化膜
３５、５９  酸化膜
３５a、５９a  素子分離膜
３６  第３絶縁膜
３７、５５  第２感光膜
３８、５４  BN+イオン注入領域
３９、５８  バリヤ酸化膜
５２a  第１マスクパターン
５２b  第２マスクパターン
６０  スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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