(57)【特許請求の範囲】
【請求項１】
電子部品のレイアウトパターンを複数の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置であって、
回路パターンからレイアウトパターンを形成するパターンデータ形成部と、
隣接する前記小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンを前記レイアウトパターンから検出するパターンデータ検証部と
を少なくとも有することを特徴とするパターンデータ形成装置。
【請求項２】
前記パターンデータ検証部により検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する違反箇所表示部を
更に有することを特徴とする請求項１記載のパターンデータ形成装置。
【請求項３】
前記パターンデータ検証部により検出された前記パターンと、当該パターンが跨って配置されている前記境界線との交差部分に接続データを追加する手段を
更に有することを特徴とする請求項１または２記載のパターンデータ形成装置。
【請求項４】
電子部品のレイアウトパターンを複数の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
回路パターンから前記レイアウトパターンを形成する第１ステップと、
隣接する前記小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンを前記レイアウトパターンから検出する第２ステップと
を少なくとも有することを特徴とするパターンデータ形成方法。
【請求項５】
検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する第３ステップを
更に有することを特徴とする請求項４記載のパターンデータ形成方法。
【請求項６】
検出された前記パターンと、当該パターンが跨って配置されている前記境界線との交差部分に接続データを追加する第４ステップを
更に有することを特徴とする請求項４または５記載のパターンデータ形成方法。
【請求項７】
電子部品のレイアウトパターンを単位領域及びＮ種類の小領域に区切り、該小領域毎に露光することで、前記レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
前記単位領域を０番目の領域とし、前記Ｎ種類の小領域のうち、当該小領域の大きさが小さい方から数えてｉ番目の種類の領域（以後、「ｉ階層領域」という）について、当該ｉ階層領域間の接続誤差をＬａ，ｉとし、Ｌｔｈ，ｉ＝ｋ・Ｌａ，ｉ（ｋは任意の係数）となるしきい寸法Ｌｔｈ，ｉを定める第１ステップと、
（ｉ−１）階層領域間の境界線に跨って配置される各パターンのパターン寸法Ｌを調べ、当該パターン寸法ＬがＬｔｈ，ｉ以下の前記パターンが存在する前記（ｉ−１）階層領域同士を１つのグループとしてまとめる第２ステップと、
前記ｉ階層領域に対して任意に設定した前記ｉ階層領域の最大サイズに含まれる前記グループ同士をまとめて、前記ｉ階層領域として定義する第３ステップと
を有することを特徴とするパターンデータ形成方法。
【請求項８】
電子部品のレイアウトパターンを設計する第１ステップと、
隣接する小領域間の境界線に跨って配置され、且つ当該小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンを前記レイアウトパターンの中から検出する第２ステップと、
検出された前記パターンと、当該パターンが跨って配置されている前記境界線とを表示する第３ステップと、
検出された前記パターンを前記小領域の境界線に跨らないように位置変更することで、レイアウトパターンを補正する第４ステップと、
補正された前記レイアウトパターンを複数の小領域に区切り、前記電子部品が形成される基板上を該小領域毎に露光することで、前記レイアウトパターン全体を露光する第５ステップと
を有することを特徴とする電子部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パターンデータ形成装置、パターンデータ形成方法、このパターンデータ形成方法を用いた電子部品の製造方法に関わり、特に、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する分割露光技術に関する。
【０００２】
【従来の技術】
近年、スケーリング則に従って半導体素子寸法の微細化が進んでおり、今や０．１μｍ以下のパターン形成が必要となってきている。このような微細なパターンの寸法は、現在、主に用いられている光露光の解像度を超えており、より解像性が高い電子ビーム露光によるパターン形成が有望であると言われている。
【０００３】
電子ビーム露光において、ＬＳＩパターンは電子ビーム強度の均一性が保たれる数μｍ程度の大きさの図形に分割される。そして、この図形の範囲を１ショット領域として、個々のショット領域の位置を各種の電子ビーム偏向手段により決定してショット露光を繰り返し行い、このショット露光をつなぎ合わせることでパターン全体を露光している。ＬＳＩパターン中の１つの素子や配線の寸法が１ショット以上の大きさがある場合、素子または配線は複数のショットに分割されて露光される。図１４（ａ）は、電子ビーム露光されるゲート電極パターン５１の一例を示す。ゲート電極パターン５１は、複数のショットに分割されて露光される。図１４（ｂ）は、複数のショットに分割されたゲート電極パターン５１を示す。図１４（ｂ）に示すように、ゲート電極パターン５１は、複数のショットパターン５２に分割される。なお、図１４（ｂ）に示すショットパターン５２の位置は、パターンデータ（設計データ）上での位置であるため、ショットパターン５２間の接続誤差は無い。
【０００４】
【発明が解決しようとする課題】
ショット分割して露光する場合、素子または配線の露光パターンが設計通りに形成されるか否かは、個々のショット領域の位置合わせ精度に大きく依存することになる。即ち、位置合わせ精度が悪いと隣接するショット同士がショットの接続部分で重なってしまったり、逆に離れてしまったりする。図１４（ｃ）は、実際のショットパターン５２の配置位置を示す図である。実際にショットパターン５２を分割露光すると、パターンデータ上で図１４（ｂ）に示した配置を有するショットパターン５２には、その接続部分においてショットの位置決定精度内で生じる接続誤差が現れてしまう。図１４（ｄ）は、電子ビーム露光されたゲート電極の転写パターンを示す。図１４（ｄ）に示すように、図１４（ｃ）に示したショットパターン５２間の接続誤差により、図１４（ａ）に示す所望のゲート電極パターンを転写することができなくなる。隣接するショットパターン５２が重なってしまった場合にはショット領域の接続部分が太くなり、隣接するショットパターン５２が離れてしまった場合にはショット領域の接続部分が細くなる。ショット領域の接続部分での太りがＭＯＳＦＥＴのゲート電極パターンに生じた場合には駆動力が低下し、ショット領域の接続部分での細りが生じた場合にはオフリーク電流が増大する。また、ショット領域の接続部分でのパターン切れが生じた場合にはオフリーク電流増大と駆動力低下の両方が生じ、ＬＳＩの性能劣化や歩留り低下につながる。図１５は、ゲート電極の転写パターンにパターン切れが有る場合とパターン切れが無い（正常なパターンである）場合において、ＭＯＳＦＥＴのゲート電圧とドレイン電流との関係を示すグラフである。正常なパターンの場合、ゲート電圧がゼロ周辺でドレイン電流に急激な変化があるものの、パターン切れが有る場合、ドレイン電流はゲート電圧に無関係にほぼ一定の値を取る。つまり、パターン切れによりＭＯＳＦＥＴのオフリーク電流が増加し、スイッチング性能が低下することが分かる。
【０００５】
上記の問題を解決するためには、ショット領域の位置合わせ精度を高めることが本質であるが、電子ビーム露光装置の位置合わせ精度の向上には限界があるため、パターン側の工夫を行うことが今までに試みられている。例えば、先に例にあげたＭＯＳＦＥＴのゲート電極パターンの場合には、ショット領域の接続誤差によるパターン変動が生じても素子特性にほとんど影響しない、素子分離領域にショット領域の接続部を持ってくるという考え方が、特開平１０-２２３５０８号広報、特開平９−２９３６６７号広報において示されている。
【０００６】
ＤＲＡＭなどメモリデバイスのセルトランジスタのように、素子寸法が一定で且つパターンが規則的に配置されているレイアウトパターンを有するＬＳＩにおいて、このような方法を用いることは容易であり且つ有効に機能する。しかし、ロジックＬＳＩやアナログＬＳＩのように元々の素子寸法が種々存在し、不規則に配置されているレイアウトパターンにおいて、ショット接続部を必ずフィールド上になるように電子ビーム露光用のパターンデータを形成するのは難しい。
【０００７】
また、特開平２−７１５０９号広報において、ショット領域の端部に微細な突出部があるような形状を１ショット領域の形状とし、このような形状のショット領域の突出部が二重露光されるように意図的に重ねてショット露光することにより、断線や極端な太りを回避する方法が提案されている。しかしながら、この方法では、特殊な形状のショット露光となるため、特殊なアパーチャーやステンシルマスクが必要となり、ロジックＬＳＩやアナログＬＳＩのように種々のパターンが存在するＬＳＩでは実現性が小さい。
【０００８】
本発明はこの様な従来技術の問題点を解決するために成されたものであり、その目的は、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い電子部品を製造するパターンデータ形成装置、及びパターンデータ形成方法を提供することである。
【０００９】
本発明の他の目的は、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑えた歩留りの高い電子部品の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置であって、回路パターンからレイアウトパターンを形成するパターンデータ形成部と、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンをレイアウトパターンから検出するパターンデータ検証部とを少なくとも有するパターンデータ形成装置であることである。
【００１１】
本発明の第１の特徴によれば、小領域間の接続誤差が電子部品の特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンをレイアウトパターンから検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。
【００１２】
本発明の第１の特徴において、パターンデータ形成装置は、パターンデータ検証部により検出されたパターンと、パターンが跨って配置されている境界線とを表示する違反箇所表示部を更に有することが望ましい。パターンデータ検証部により検出されたパターン箇所及び境界線を容易に認識することができ、迅速なパターン補正を操作者に促すことができる。
【００１３】
また、パターンデータ形成装置は、パターンデータ検証部により検出されたパターンと、パターンが跨って配置されている境界線との交差部分に接続データを追加する手段を更に有することが望ましい。小領域間の境界線で発生するパターン切れ、或いはパターン細りなどのパターン異常を回避することができる。
【００１４】
本発明の第２の特徴は、電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
（１）回路パターンからレイアウトパターンを作製する第１ステップと、
（２）隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンをレイアウトパターンから検出する第２ステップと
を少なくとも有するパターンデータ形成方法であることである。
【００１５】
本発明の第２の特徴によれば、第１の特徴と同様に、小領域間の接続誤差が電子部品の特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンを検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。
【００１６】
本発明の第２の特徴において、パターンデータ形成方法は、第２のステップにおいて検出されたパターンと、このパターンが跨って配置されている境界線とを表示する第３ステップを更に有することが望ましい。第２のステップにおいて検出されたパターン箇所及び境界線を容易に認識することができ、迅速なパターン補正を操作者に促すことができる。
【００１７】
また、パターンデータ形成方法は、第２のステップにおいて検出されたパターンと、このパターンが跨って配置されている境界線との交差部分に接続データを追加する第４のステップを更に有することが望ましい。小領域間の境界線で発生するパターン切れ或いはパターン細りなどのパターン異常を回避することができる。
【００１８】
本発明の第３の特徴は、電子部品のレイアウトパターンを単位領域及びＮ種類の小領域に区切り、この小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する方法であって、
（１）単位領域を０番目の領域とし、Ｎ種類の小領域のうち、小領域の大きさが小さい方から数えてｉ番目の種類の領域（以後、「ｉ階層領域」という）について、このｉ階層領域間の接続誤差をＬａ，ｉとし、Ｌｔｈ，ｉ＝ｋ・Ｌａ，ｉ（ｋは任意の係数）となるしきい寸法Ｌｔｈ，ｉを定める第１ステップと、
（２）（ｉ−１）階層領域間の境界線に跨って配置される各パターンのパターン寸法Ｌを調べ、このパターン寸法ＬがＬｔｈ，ｉ以下のパターンが存在する（ｉ−１）階層領域同士を１つのグループとしてまとめる第２ステップと、
（３）ｉ階層領域に対して任意に設定したｉ階層領域の最大サイズに含まれるグループ同士をまとめて、ｉ階層領域として定義する第３ステップと
を有するパターンデータ形成方法であることである。
【００１９】
本発明の第３の特徴によれば、ｉ階層領域の取り方を定義することで、電子部品のレイアウトパターンを配置変更することなく、ｉ階層領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの低下を抑制することができる。また、ｉ階層領域を定義する第３のステップにおいて、特性不良につながらない程度に大きなパターン寸法を有するパターンは考慮していないため、歩留りの高い電子部品のパターンデータを効率的に形成することができる。
【００２２】
本発明の第５の特徴は、
（１）電子部品のレイアウトパターンを設計する第１ステップと、
（２）隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンをレイアウトパターンの中から検出する第２ステップと、
（３）検出されたパターンと、このパターンが跨って配置されている境界線とを表示する第３ステップと、
（４）検出されたパターンを小領域に跨らないように位置変更することで、レイアウトパターンを補正する第４ステップと、
（５）補正されたレイアウトパターンを複数の小領域に区切り、電子部品が形成される基板上を小領域毎に露光を繰り返し行うことで、レイアウトパターン全体を露光する第５ステップと
を有する電子部品の製造方法であることである。
【００２３】
本発明の第５の特徴によれば、小領域間の接続誤差が特性不良につながる程度に微細なパターン寸法を有し、且つ小領域間の境界線を跨がって配置されたパターンを検出することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、パターンの形状異常による歩留り低下を抑制することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンは検出されないため、効率的なパターンデータ形成を行うことができる。従って、製造コストが低く、生産効率の優れた電子部品の製造方法を提供することができる。
【００２４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一或いは類似な部分には同一或いは類似な符号を付している。
【００２５】
（小領域分割露光について）
本発明の実施の形態について説明する前に、本発明のパターンデータ形成方法が適用される不規則な種々の異なるパターンからなるロジックＬＳＩパターン構成の一例と、実施の形態において使用する電子ビーム露光装置における小領域の位置合わせ方法の一例を示す。
【００２６】
図１１は、ロジックＬＳＩのパターン構成の一例を示すレイアウト図である。図１１に示すように、ロジックＬＳＩは、規則性がない種々の異なるパターン形状を持つゲート電極４５と、ソース／ドレインなどのアクティブ領域４６とからなるＭＯＳＦＥＴを有している。ゲート電極４５は、１つのショット領域に収めることができないため、複数のショット領域に分割して露光される。同様に、アクティブ領域４６も複数のショット領域に分割されて露光される。
【００２７】
図１２は、本発明の実施の形態で用いる電子ビーム露光装置の露光方法、特に、ショット領域の位置合わせの方法について示す図である。電子ビーム露光装置は、露光対象であるウェハを載せた試料ステージの移動と、３つのビーム偏向器によるビーム走査とにより、ショット領域の位置合わせを行う。ビーム偏向器は、主偏向器と副偏向器と副副偏向器とから成る。図１２（ａ）に示すように、半導体チップ全体のレイアウトパターンが形成される領域（レイアウト領域）９は、複数のフレーム領域１０に分割されている。フレーム領域１０は、ステージの連続移動方向に切った５ｍｍ幅のストライプ形状を有し、レイアウト領域９を最も大きく分割する小領域である。レイアウト領域９に含まれる各フレーム領域１０への位置合わせは、ステージを移動することにより行われる。また、１つのフレーム領域１０は、複数のサブフィールド領域１１に分割されている。
【００２８】
図１２（ｂ）は、１つのフレーム領域１０内の一部分を拡大した図である。サブフィールド領域１１は、一辺が５００μｍの正方形状を有する。１つのフレーム領域１０に含まれる各サブフィールド領域１１への位置合わせは、主偏向器により行われる。また、１つのサブフィールド領域１１は、複数のサブサブフィールド領域１２に分割されている。
【００２９】
図１２（ｃ）は、１つのサブフィールド領域１１内の一部分を拡大した図である。サブサブフィールド領域１２は、一辺が５０μｍの正方形状を有する。１つのサブフィールド領域１１に含まれる各サブサブフィールド領域１２への位置合わせは、副偏向器により行われる。また、１つのサブサブフィールド領域１２は、複数のショット領域１３に分割されている。
【００３０】
ショット領域１３は、一辺が５μｍの正方形状を最大領域サイズとし、電子ビーム露光が行われる単位領域である。１つのサブサブフィールド領域１２に含まれる各ショット領域１３への位置合わせは、副副偏向器により行われる。
【００３１】
このように、電子ビーム露光装置におけるショット領域１３の位置合わせは、複数種類の小領域（１０、１１、１２）をそれぞれ異なる位置合わせ手段（ステージ、偏向器）により位置合わせすることで実現される。ここで、これらの位置合わせ手段は、それぞれ固有の位置合わせ精度を有している。従って、複数の小領域（１０、１１、１２）に分割して１つのパターンを露光する場合、小領域間の境界線に跨るパターンには各位置合わせ手段に対応する接続誤差が生じる。
【００３２】
隣接するショット領域１３の境界線に跨って配置されたパターンは、複数のショット領域１３に分割されて露光される。副副偏向器の位置合わせ精度は平均５ｎｍである。従って、このパターンには、ショット領域１３間の境界線において平均で５ｎｍの接続誤差が生じる。
【００３３】
また、図１２（ｃ）に示すように、隣接するサブサブフィールドＳＳＦ−ＡとサブサブフィールドＳＳＦ−Ｂの境界線に跨って配置されたパターンは、複数のショット領域１３、及び複数のサブサブフィールド領域１２に分割されて露光される。また、副副偏向器と副偏向器の接続誤差の和は平均１０ｎｍである。従って、このパターンには、サブサブフィールドＳＳＦ−ＡとサブサブフィールドＳＳＦ−Ｂの境界線において、平均で１０ｎｍの接続誤差が生じる。
【００３４】
また、図１２（ｂ）に示すように、隣接するサブフィールドＳＦ−ＡとサブフィールドＳＦ−Ｂの境界線に跨って配置されたパターンは、複数のショット領域１３、複数のサブサブフィールド領域１２、及び複数のサブフィールド領域１１に分割されて露光される。また、副副偏向器と副偏向器と主偏向器の接続誤差の和は平均３０ｎｍである。従って、このパターンには、サブフィールドＳＦ−ＡとサブフィールドＳＦ−Ｂの境界線において、平均で３０ｎｍの接続誤差が生じる。
【００３５】
また、図１２（ａ）に示すように、隣接するフレーム領域Ｆ−Ａとフレーム領域Ｆ−Ｂの境界線に跨って配置されたパターンは、複数のショット領域１３、複数のサブサブフィールド領域１２、複数のサブフィールド領域１１、及び複数のフレーム領域１０に分割されて露光される。また、副副偏向器と副偏向器と主偏向器とステージの接続誤差の和は平均６０ｎｍである。従って、このパターンには、フレーム領域Ｆ−Ａとフレーム領域Ｆ−Ｂの境界線において、平均で６０ｎｍの接続誤差が生じる。
【００３６】
図１２（ａ）乃至（ｃ）に示した電子ビーム露光方法を用いて、最小ゲート長が１５０ｎｍのＭＯＳＦＥＴを有するロジックＬＳＩを作製したところ、歩留りは３０％以下であった。不良チップに対して不良解析を実施したところ、フレーム領域１０の境界線に跨って配置されたＭＯＳＦＥＴの８０％以上、サブフィールド領域１１の境界線に跨って配置されたＭＯＳＦＥＴの３０％以上にパターン異常が見られた。
【００３７】
図１３（ａ）は、パターンが跨る各小領域の境界線について、オフリーク電流に対する累積確率を示すグラフである。図１３（ａ）において、白丸印は、ＭＯＳＦＥＴが１つのショット領域１３内に形成された場合、つまりパターンのショット分割が無い場合を示す。黒丸印は、ＭＯＳＦＥＴが１つのサブサブフィールド領域１２内で複数のショット領域１３に分割された場合を示す。四角印は、ＭＯＳＦＥＴが複数のサブサブフィールド領域１２の境界線に跨って配置され、複数のサブサブフィールド領域１２、及び複数のショット領域１３に分割された場合を示す。菱形印は、ＭＯＳＦＥＴが複数のサブフィールド領域１１の境界線に跨って配置され、複数のサブフィールド領域１１、複数のサブサブフィールド領域１２、及び複数のショット領域１３に分割された場合を示す。三角印は、ＭＯＳＦＥＴが複数のフレーム領域１０の境界線に跨って配置され、複数のフレーム領域１０、複数のサブフィールド領域１１、複数のサブサブフィールド領域１２、及び複数のショット領域１３に分割された場合を示す。図１３（ａ）に示すように、ＭＯＳＦＥＴが跨って配置される小領域の大きさが大きくなるにつれて、オフリーク電流が大きいＭＯＳＦＥＴの割合が増えていくのが分かる。つまり、小領域（１２、１１、１０）の境界線において発生する接続誤差が大きくなるにつれて、ＭＯＳＦＥＴの電気特性が劣化していくのが分かる。
【００３８】
図１３（ｂ）は、ショット領域１３間の接続誤差を人為的に、０ｎｍ、２５ｎｍ、５０ｎｍ、７５ｎｍに変化させた時のＭＯＳＦＥＴのゲート電圧に対するドレイン電流を示すグラフである。ＭＯＳＦＥＴのゲート長は１５０ｎｍであり、ゲート電極パターンを複数のショット領域１３に分割して形成し、ゲート電極パターンの接続誤差を変化させた。なお、接続誤差が０ｎｍとは、パターンがショット分割されないで露光される場合を示す。図１３（ｂ）に示すように、接続誤差が無い場合（丸印）、ゲート電圧がゼロ周辺でドレイン電流に急激に変化するが、パターンの接続誤差が大きくなるにつれ、ドレイン電流はゲート電圧に無関係にほぼ一定の値を取るようになる。つまり、接続誤差が大きくなるにつれてＭＯＳＦＥＴのオフリーク電流が大きくなり、スイッチング性能が低下する。図１３（ａ）及び図１３（ｂ）から明らかなように、接続誤差がゲート長の３０％程度の境界線に跨って配置されたＭＯＳＦＥＴは、８０％近くの確率で不良が発生し、接続誤差がゲート長の２５％程度の境界線に跨って配置されたＭＯＳＦＥＴは、１０％近くの確率で不良が発生する。それ以下の接続誤差では、不良率はほぼ０％であった。
【００３９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電子部品（半導体チップ）のパターンデータ形成装置の構成を示すブロック図である。図１に示すように、パターンデータ形成装置は、半導体チップのレイアウトパターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する露光工程で使用するパターンデータを形成する装置である。パターンデータ形成装置は、パターンデータベース１と、小領域境界データベース２と、処理制御部３と、違反箇所表示部４と、入出力装置５とを有する。処理制御部３は、パターンデータ形成部４７と、パターンデータ読み込み部６と、パターンデータ検証部７と、パターン位置変更部８とを有する。
【００４０】
パターンデータベース１には、パターンデータ形成部４７により形成されたパターンデータなどのレイアウトパターンに関する情報が格納され、処理制御部３からの命令により随時書き込み及び呼び出しを行うことができる。小領域境界データベース２には、図１２に示した電子ビーム露光方法に係る各小領域間の位置合わせ精度、各小領域の境界線のレイアウトなどの小領域間の境界線に関する情報が格納され、処理制御部３からの命令により随時書き込み及び呼び出しを行うことができる。
【００４１】
パターンデータ形成部４７は、回路パターンからレイアウトパターンを形成する機能を有し、一般的に用いられている自動配置配線ツールなどのレイアウトツール等であっても構わない。パターンデータ読み込み部６は、パターンデータベース１から必要なパターンデータを処理制御部３内に読み込む機能を有する。
【００４２】
パターンデータ検証部７は、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンを違反パターンとしてレイアウトパターンの中から検出する。レイアウトパターンは、パターンデータベース１から読み込まれた半導体チップのパターンデータを用いる。また、小領域の境界線のレイアウト及び境界線での接続誤差は、小領域境界データベース２から読み込まれる。
【００４３】
パターン位置変更部８は、パターンデータ検証部７により検出された違反パターンが境界線を跨って配置されないように、パターンの位置を変更する機能を有する。
【００４４】
違反箇所表示部４は、パターンデータ検証部７により検出された違反パターンと、この違反パターンが跨って配置されている境界線とを表示するモニターである。入出力装置５は、パターンデータ検証部７により検出された違反パターンが境界線を跨って配置されないように、パターンデータ形成装置の操作者がパターン位置変更部８に代わってパターン位置を変更するための端末装置である。
【００４５】
図２は、図１に示したパターンデータ形成装置を用いたパターンデータ形成方法を示すフローチャートである。
【００４６】
（１）まず、ステップＳ０１において、パターンデータ形成部４７により、回路パターンからレイアウトパターンを形成する。レイアウトパターンは、パターンデータとしてパターンデータベース１に格納される。
【００４７】
（２）次に、ステップＳ０２において、パターンデータ読み込み部６は、パターンデータベース１からパターンデータを処理制御部３内に読み込む。
【００４８】
（３）次に、ステップＳ０３において、小領域境界データベース２から各小領域間の接続誤差及び小領域の境界線のレイアウトを読み出し、パターンデータの検証を行う。具体的には、読み込まれたパターンデータに対して、隣接する小領域間の境界線に跨って配置され、且つ小領域間の接続誤差Ｌａをｋ倍したしきい寸法Ｌｔｈ以下のパターン寸法Ｌを有するパターンを違反パターンとしてレイアウトパターンの中から検出する。なお、ステップＳ０３において違反パターンとして検出されるには、パターン寸法Ｌが電子ビーム露光装置が露光することができるパターンの最小寸法Ｌｍｉｎよりも大きいことが条件とされる。なお、本発明の第１の実施の形態において、ＬａとＬｔｈとの間の係数ｋは５である。違反パターンの検出条件を条件式にまとめると、次式のようになる。
【００４９】
Ｌｍｉｎ＜Ｌ≦Ｌｔｈ
但し、Ｌｔｈ＝ｋ・Ｌａ  ，ｋ＝５
（４）次に、ステップＳ０４において、レイアウトパターン中の違反パターンの有無を判断する。違反パターンが有る場合（ステップＳ０３においてＹｅｓ）、ステップＳ０４に進む。違反パターンが無い場合（ステップＳ０３においてＮｏ）、一連のパターンデータの形成作業は終了する。
【００５０】
（５）次に、ステップＳ０５において、検出された違反箇所を違反箇所表示部４を用いて表示する。違反箇所とは、検出された違反パターンと違反パターンが存在する小領域の境界線を示す。
【００５１】
（６）次に、ステップＳ０６において、パターン位置変更部８は違反パターンの位置を小領域の境界線に跨らないように変更する。なお、ステップＳ０６は、パターン位置変更部８を用いる代わりに、操作者が違反箇所表示部４に表示された違反箇所を見ながら、入出力装置５を用いて手動で位置変更しても構わない。
【００５２】
（７）次に、ステップＳ０３に戻り、上記ステップを違反パターンが無くなるまで繰り返し実施する。
【００５３】
図３（ａ）は、図２に示したパターンデータ形成方法において、違反パターンが検出されて位置変更される前のレイアウトパターンを示し、図３（ｂ）は、位置変更された後のレイアウトパターンを示す。ここで、レイアウトパターンは、単位領域であるショット領域１３及びＮ種類の小領域に分割されているものとし、ショット領域を０番目の領域（０階層領域）として、小領域の大きさが小さい方から数えてｉ番目の小領域をｉ階層領域とする。従って、図１２を参照して説明した電子ビーム露光方法において、レイアウトパターンはショット領域１３及び３種類の小領域（１０、１１、１２）に分割され、サブサブフィールド領域１２は１階層領域を、サブフィールド領域１１は２階層領域を、フレーム領域１０は３階層領域をそれぞれ示すものとする。
【００５４】
図３（ａ）に示すように、１つのｉ階層領域１５は、マトリックス状に配置された複数の（ｉ−１）階層領域１４により分割されている。レイアウトパターン内に存在するパターンの中で、ｉ階層領域１５の境界線に跨って配置されているパターン（１７〜２０）が、ｉ階層領域１５間の接続誤差Ｌａのｋ倍以下のパターン寸法Ｌを有するパターンである場合、図１に示したパターン検証部７は、これらのパターン（１７〜２０）を違反パターンとして検出する。図３（ｂ）に示すように、図１に示したパターン位置変更部８により違反パターン（１７〜２０）は、ｉ階層領域１５の境界線に跨らないように位置変更される。具体的には、違反パターン１７は、１つの（ｉ−１）階層領域１４だけ左側へ位置変更され、ｉ階層領域１５の内部に配置される。違反パターン１８は、１つの（ｉ−１）階層領域１４だけ下側へ位置変更され、ｉ階層領域１５の外部に配置される。違反パターン１９は、１つの（ｉ−１）階層領域１４だけ上側及び右側へ位置変更され、ｉ階層領域１５の内部に配置される。違反パターン２０は、１つの（ｉ−１）階層領域１４だけ上側へ位置変更され、ｉ階層領域１５の外部に配置される。
【００５５】
以上説明したように本発明の第１の実施の形態によれば、小領域間の接続誤差が特性不良につながる程度に微細なパターン寸法を有するパターンを、小領域間の境界線を跨がないように配置変更することで、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。また、特性不良につながらない程度に大きなパターン寸法を有するパターンに対しては上記配置変更を行わないため、効率的なパターンデータ形成を行うことができる。
【００５６】
なお、本発明の第１の実施の形態においては、半導体チップのパターンを例に取って説明をしたが、本発明はこれに限定されるわけではない。規則性がない種々の異なるパターン形状を持つプリント配線基板等の電子部品において、パターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する場合に第１の実施の形態に係るパターンデータ形成方法を適用することができる。
【００５７】
また、本発明の第１の実施の形態においては、電子ビーム露光方法を例に取って説明したが、本発明はこれに限定されるわけではない。電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎にパターン形成することで、レイアウトパターン全体を形成する装置であれば、本発明の第１の実施の形態に係るパターンデータ形成方法を適用することができる。
【００５８】
さらに、本発明の第１の実施の形態において、ＬａとＬｔｈとの間の係数ｋは５であったが、本発明はこれに限られるわけではない。係数ｋは、小領域間の接続誤差が半導体チップの特性不良につながる程度に微細なパターン寸法を有するパターンを検出するための基準となる数値であり、図１３（ａ）及び図１３（ｂ）に示した実験結果などから適宜数値決定することが可能である。
【００５９】
（第２の実施の形態）
第１の実施の形態においては、レイアウトパターンがマトリックス状の規則的な小領域に分割されていることを前提にして、ＬＳＩの各パターンを小領域の境界線を跨がないように位置変更させることで、小領域間の接続誤差によるパターン異常を回避した。しかし、実際のＬＳＩのレイアウトパターンは、多数のパターンが高密度に配置されている、あるいは複雑な接続関係を有しているなどのレイアウトの制約が大きいため、特定のパターンだけを自由に移動させることが困難な場合がある。第２の実施の形態においては、パターンを移動させる代わりに、小領域の取り方を工夫する方法を示す。
【００６０】
図４は、本発明の第２の実施の形態に係るパターンデータ形成方法を示すフローチャート図である。
【００６１】
（１）まず、ステップＳ１１において、ｉ階層領域におけるｉの初期値として１を代入する。
【００６２】
（２）次に、ステップＳ１２において、図１に示した小領域境界データベース２から図４に示すしきい寸法テーブルを読み込む。しきい寸法テーブルは、ｉ＝０〜Ｎの各ｉ階層領域について、ｉ階層領域間の接続誤差Ｌａ，ｉと、しきい寸法Ｌｔｈ，ｉと、ｉ階層領域の最大サイズＦｉとからなるテーブルである。なお、第２の実施の形態においても、Ｌｔｈ，ｉ＝ｋ・Ｌａ，ｉ、ｋ＝５とする。また、ｉ階層領域の最大サイズＦｉは、電子ビームの強度を均一に保って位置合わせを行うことができるｉ階層領域の最大範囲を示し、ｉ階層領域に対して任意に設定することができる。従って、第２の実施の形態においては、ｉ階層領域は、最大サイズＦｉよりも小さい領域に定義される。
【００６３】
（３）次に、ステップＳ１３において、パターンデータベース１から、（ｉ−１）階層領域のパターンデータを読み出して、パターン寸法Ｌがしきい寸法Ｌｔｈ，ｉ以下のパターンが交差する総ての（ｉ−１）階層領域を１つのグループにまとめる。パターンデータ内の総てのパターンについてこのグルーピング作業を行う。
【００６４】
（４）次に、ステップＳ１４において、ｉ階層領域の最大サイズＦｉに含まれている総ての（ｉ−１）階層領域のグループを、１つにまとめてｉ階層領域として定義する。定義されたｉ階層領域のデータは、パターンデータベース１に追加される。
【００６５】
（５）次に、ステップＳ１５において、ｉ＝Ｎであるか否かを判定する。ｉ＝Ｎである場合（ステップＳ１５においてＹｅｓ）、一連のパターンデータの形成作業は終了する。ｉ＝Ｎでない場合（ステップＳ１５においてＮｏ）、ステップＳ１６へ進む。
【００６６】
（６）次に、ステップＳ１６において、ｉに１を加えたものを新たにｉと定義する。そして、ステップＳ１２へ戻り、上記ステップを繰り返し行う。つまり、１回目のサイクルで、ｉ＝１を代入して（ステップＳ１１）、１階層領域を定義する（ステップＳ１４）。２回目のサイクルで、ｉ＝２を代入して（ステップＳ１６）、２階層領域を定義する（ステップＳ１４）。そして、最終的にｉ＝Ｎを代入してＮ階層領域を定義するまで、繰り返し実施する。
【００６７】
図５は、図４示したステップＳ１３の詳細な構成を示すフローチャートである。
【００６８】
（１）ステップＳ１２が終了後、まず、ステップＳ１３１において、（ｉ−１）階層領域で区切られたパターンデータ２１を処理制御部３内に読み込む。このパターンデータ２１は、パターンデータと小領域境界データとを重ね合わせて得られるデータである。
【００６９】
（２）次に、ステップＳ１３２において、（ｉ−１）階層領域の境界線と交差するパターンのパターン寸法Ｌを求める。
【００７０】
（３）次に、ステップＳ１３３において、図４に示したしきい寸法テーブルから、ｉ階層のしきい寸法Ｌｔｈ，ｉを読み出し、パターン寸法ＬがＬｔｈ，ｉ以下であるか否かを判定する。パターン寸法ＬがＬｔｈ，ｉ以下である場合（ステップＳ１３３においてＹｅｓ）、ステップＳ１３４へ進む。パターン寸法ＬがＬｔｈ，ｉ未よりも大きい場合（ステップＳ１３３においてＮｏ）、ステップＳ１３５へ進む。
【００７１】
（４）次に、ステップＳ１３４において、このパターンと交差する総ての（ｉ−１）階層領域を１つのグループとして登録する。そして、グループ分けされた（ｉ−１）階層領域のパターンデータ２２を、パターンデータベース１に格納する。
【００７２】
（５）次に、ステップＳ１３５において、（ｉ−１）階層領域のレイアウトパターンに含まれる総てのパターンについて上記ステップを実施したか否かを判定する。（ｉ−１）階層領域の総てのパターンに対して実施した場合（ステップＳ１３５においてＹｅｓ）、図４に示したステップＳ１４へ進む。（ｉ−１）階層領域の総てのパターンに対して実施していない場合（ステップＳ１３５においてＮｏ）、ステップＳ１３１に戻り、上記ステップを実施していないパターンに対して、上記ステップを実施する。
【００７３】
図６は、図４及び図５に示した第２の実施の形態に係るパターンデータ形成方法により、ｉ階層領域が定義されたパターンデータを示すレイアウト図である。図６に示すパターンレイアウトは、図３（ａ）に示すパターンレイアウトと同一である。図６に示すように、マトリックス状に（ｉ−１）階層領域１４が配置され、複数のパターンが（ｉ−１）階層領域１４の上に配置されている。１つのパターン１６が交差する総ての（ｉ−１）階層領域を、（ｉ−１）階層領域のグループ２３として太枠で囲み、グルーピングされていることを示した。また、複数の（ｉ−１）階層領域１４を含むｉ階層領域の最大サイズ（Ｆｉ）１５は、点線で囲まれた領域である。ｉ階層領域の最大サイズ（Ｆｉ）１５に含まれる総ての（ｉ−１）階層領域のグループ２３をまとめて、ｉ階層領域２４としている。具体的には、複数あるパターンのうち、パターン（１７〜２０）は、ｉ階層領域の最大サイズ（Ｆｉ）１５内に含まれていない。残りのパターンはｉ階層領域の最大サイズ（Ｆｉ）１５内に含まれている。パターン（１７〜２０）を除くパターンが含まれ、且つｉ階層領域の最大サイズ（Ｆｉ）１５内に収まる領域を、ｉ階層領域２４として定義する。そして、ｉ階層領域２４に含まれないパターン（１７〜２０）は、ｉ階層領域２４に隣接する別のｉ階層領域に含ませる。
【００７４】
以上説明したように、本発明の第２の実施の形態によれば、小領域の取り方を定義することで、半導体チップのレイアウトパターンを配置変更することなく、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。
【００７５】
なお、本発明の第２の実施の形態においても、半導体チップのパターンを例に取って説明をしたが、これ以外にも、パターンを複数の小領域に区切り、小領域毎に露光することで、レイアウトパターン全体を露光する場合に第２の実施の形態に係るパターンデータ形成方法を適用することができる。
【００７６】
また、第１の実施の形態と同様に、電子ビーム露光方法を例に取って説明したが、本発明はこれに限定されるわけではない。電子部品のレイアウトパターンを複数の小領域に区切り、小領域毎にパターン形成することで、レイアウトパターン全体を形成する装置であれば、本発明の第２の実施の形態に係るパターンデータ形成方法を適用することができる。
【００７７】
さらに、本発明の第２の実施の形態においても、ＬａとＬｔｈとの間の係数ｋは５であったが、本発明はこれに限られるわけではない。係数ｋは、小領域間の接続誤差が半導体チップの特性不良につながる程度に微細なパターン寸法を有するパターンを検出するための基準となる数値であり、図１３（ａ）及び図１３（ｂ）に示した実験結果などから適宜数値決定することが可能である。
【００７８】
（第１の変形例）
第２の実施の形態では、定義されたｉ階層領域２４に含まれなかったパターン（１７〜２０）に対する具体的な対処方法が示されていない。第１の変形例では、ｉ階層領域の境界線を定義した場合における境界線に交差するパターンの振り分け方法について説明する。
【００７９】
図７（ａ）及び図７（ｂ）は、第１の変形例に係るパターンデータの振り分け方法を示すレイアウト図である。図７（ａ）に示すように、ストライプ状の２つのｉ階層領域２６、２７が互いの一部分を重ね合わせて配置されている。重ね合わされた領域には、１つの（ｉ−１）階層領域１４が配置されている。
【００８０】
図７（ｂ）は、図７（ａ）の点線で囲んだ領域２５を拡大したレイアウト図である。複数のパターン（２８〜３２）が重ね合わされた（ｉ−１）階層領域１４に交差して配置されている。また、パターン（２８〜３２）のパターン寸法Ｌは、ｉ階層領域の接続誤差Ｌａのｋ倍以下である。従って、パターン（２８〜３２）は、ｉ階層領域２６、２７の境界線に跨って配置されることは許されない。そこで、ｉ階層領域２６の境界線に交差しているパターン（２８、２９）をｉ階層領域２７に含まれるパターンとする。また、ｉ階層領域２７の境界線に交差しているパターン（３０〜３２）をｉ階層領域２６に含まれるパターンとする。そして、ｉ階層領域２６とｉ階層領域２７との境界線４８を、図７（ｂ）に示すように、重ね合わされた領域１４の内部で、各パターン（２８〜３２）が上記のように各ｉ階層領域（２６、２７）に振り分けられるように形成する。
【００８１】
図８は、図７（ａ）及び図７（ｂ）に示したパターンデータ振り分け方法により形成されたレイアウトパターン及びｉ階層領域の形状を示すレイアウト図である。マトリックス状に（ｉ−１）階層領域１４が配置され、ｉ階層領域の最大サイズ１５には、複数の（ｉ−１）階層領域１４が含まれている。また、様々な形状のパターンの内、斜め実線のハッチングを付したパターン３４は、しきい寸法Ｌｔｈ（Ｌｔｈ＝ｋ・Ｌａ）より大きいパターン寸法を有している。一方、何もハッチングを付していないパターン３３は、しきい寸法Ｌｔｈ（Ｌｔｈ＝ｋ・Ｌａ）以下のパターン寸法を有している。従って、パターン３３は、ｉ階層領域間の境界線に跨って配置されることは許されない。
【００８２】
そこで、まず、ｉ階層領域の最大サイズ１５とこれに隣接するｉ階層領域の最大サイズとを、１つの（ｉ−１）階層領域１４分だけ重なるように配置する。そして、ｉ階層領域の最大サイズ１５の外周と交差するパターン３３を、隣接するｉ階層領域に含ませて、斜め点線のハッチングを付したｉ階層領域２４から外す。外されたパターン３３は、隣接するｉ階層領域に含ませる。
【００８３】
第１の変形例によれば、小領域の境界線のレイアウトを、小領域の重ねあわされた範囲内で自由に形成することができる。従って、第２の実施の形態と同様に、半導体チップのレイアウトパターンを配置変更することなく、パターンの形状異常の発生を抑え、歩留りの高い半導体チップを製造することができる。
【００８４】
（第２の変形例）
第２の変形例においては、図１に示した小領域境界データベース２内に格納されている境界線のレイアウトを、有限の幅を持つ境界領域パターンとして、半導体チップのレイアウトパターンに重ね合わせることにより、境界領域と重なるパターンを通常のパターンルールチェッカーを用いて検出する方法について説明する。
【００８５】
図９（ａ）は、ｉ階層領域の境界領域３７とパターン３５の配置を示すレイアウト図である。図９（ａ）において、パターン３５のパターン寸法Ｌは、ｉ階層領域のしきい値Ｌｔｈ，ｉ（Ｌｔｈ，ｉ＝ｋ・Ｌａ，ｉ）以下であるため、ｉ階層領域の境界領域３７に跨って配置されることは許されない。しかし、ｉ階層領域の境界領域３７とパターン３５は交差していない。パターンの重なりをチェックする通常のパターンルールチェッカーを用いて両者のパターンを重ね合わせた場合に、ｉ階層領域の境界領域３７とパターン３５は重ならず、パターン３５は違反パターンとして検出されることはない。
【００８６】
図９（ｂ）は、図９（ａ）と同様に、ｉ階層領域の境界領域３７とパターン３６の配置を示すレイアウト図である。図９（ｂ）において、ｉ階層領域の境界領域３７とパターン３６は交差している。従って、通常のパターンルールチェッカーを用いて両者のパターンを重ね合わせた場合に、ｉ階層領域の境界領域３７とパターン３６は重なり、パターン３６は違反パターンとして検出される。
【００８７】
図９（ｃ）は、ｉ階層領域３７の振り分け方法を示す平面図である。図９（ａ）及び図９（ｂ）に示したパターン３５、３６は、（ｉ＋１）階層領域のしきい寸法Ｌｔｈ，(ｉ＋１)が、ｉ階層領域のしきい寸法Ｌｔｈ，ｉよりも大きいため、（ｉ＋１）階層領域の境界線に交差することも許されない。そこで、（ｉ＋１）階層領域３８を、（ｉ＋１）階層領域の最大サイズ４０の両端から１つのｉ階層領域の最大サイズを引いた領域として定義する。そして、ｉ階層領域３７を（ｉ＋１）階層領域３８内の任意の場所に配置する。仮に、（ｉ＋１）階層領域３８内に含まれないｉ階層領域３７があった場合、新たに（ｉ＋１）階層領域を隣接して形成して、こちらの領域に振り分ける。この様にして、パターンがｉ階層領域３７及び（ｉ＋１）階層領域３８の境界線を跨ぐことがないパターン配置を得ることができる。
【００８８】
なお、パターンのレイアウトの前に、ｉ階層領域及び（ｉ＋１）階層領域の境界線が固定されている場合には、以下のようにして、パターンを接続誤差から回避することができる。図１０（ａ）は、固定されたｉ階層領域１５及び（ｉ＋１）階層領域の境界線４１の配置を示す。図１０（ａ）に示すように、マトリックス状にｉ階層領域１５が配置され、特定のｉ階層領域１５間に（ｉ＋１）階層領域の境界線４１が配置されている。
【００８９】
図１０（ｂ）は、パターン４２と有限な幅を有するｉ階層領域の境界領域３７を示す。図１０（ｂ）に示すように、パターン４２と境界領域３７は交差しており、本来パターン４２は違反パターンとして検出される。しかし、パターン４２のパターン寸法Ｌがｉ階層領域のしきい寸法Ｌｔｈ，ｉより大きいときは、パターン４２と境界領域３７との交差を許可する。
【００９０】
図１０（ｃ）は、境界領域３７とパターン４３の交差部分に接続パターン４４を追加した場合を示す。図１０（ｃ）に示すように、パターンデータに対してＭＤＰフローを用いて、交差部分に接続データを追加して、再度、電子ビーム露光しても交差部分でのパターンの細り、オープンなどの不良を抑制することができる。なお、この場合、図１に示した処理制御部３は、パターンデータ検証部７により検出されたパターンと、パターンが跨って配置されている境界線との交差部分に接続データを追加する手段を更に有する。
【００９１】
第２の変形例によれば、境界線のレイアウトを、有限の幅を持つ境界領域パターンとして、半導体チップのレイアウトパターンに重ね合わせることにより、境界領域と重なるパターンを通常のパターンルールチェッカーを用いて容易に検出することができる。また、小領域の境界線が固定されている場合において、パターンの接続誤差が生じる部分に接続データを追加することで、パターン切れ、或いはパターン細りなどを回避することができる。
【００９２】
【発明の効果】
以上説明したように本発明によれば、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑え、歩留りの高い電子部品を製造するパターンデータ形成装置、及びパターンデータ形成方法を提供することができる。
【００９３】
また本発明によれば、小領域間の境界線で発生する接続誤差によるパターンの形状異常の発生を抑えた歩留りの高い電子部品、及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るパターンデータ形成装置の構成を示すブロック図である。
【図２】図１に示すパターンデータ形成装置を用いたパターン形成方法を示すフローチャートである。
【図３】図３（ａ）は、図２に示したパターンデータ形成方法により、パターンが補正される前のパターンを示すレイアウト図である。図３（ｂ）は、図２に示したパターンデータ形成方法により、パターンが補正された後のパターンを示すレイアウト図である。
【図４】本発明の第２の実施の形態に係るパターンデータ形成方法を示すフローチャートである。
【図５】図４に示すフローチャートにおけるステップＳ１３の詳細な構成を示すフローチャートである。
【図６】図４及び図５に示したパターンデータ形成方法により形成されたパターン及びｉ階層領域の配置を示すレイアウト図である。
【図７】図７（ａ）は、第１の変形例に係り、隣接するｉ階層領域の境界線を定義した場合における境界線に交差するパターンの振り分け方を説明するレイアウト図である。図７（ｂ）は、図７（ａ）に示す隣接するｉ階層領域の重ね合わされた部分の拡大図である。
【図８】図７（ａ）及び図７（ｂ）に示したパターンデータ形成方法により形成されたレイアウトパターン及びｉ階層領域の形状を示すレイアウト図である。
【図９】図９（ａ）は、ｉ階層領域の境界領域とパターンとが交差していない場合を示すレイアウト図である。図９（ｂ）は、ｉ階層領域の境界領域とパターンとが交差している場合を示すレイアウト図である。図９（ｃ）は、図９（ａ）及び図９（ｂ）に示したｉ階層領域の振り分け方法を示す平面図である。
【図１０】図１０（ａ）は、固定されたｉ階層領域及び（ｉ＋１）階層領域の境界線の配置を示すレイアウト図である。図１０（ｂ）は、パターンとｉ階層領域の境界領域が重なった場合を示すレイアウト図である。図１０（ｃ）は、境界領域とパターンの交差部分に接続パターンを追加した場合を示すレイアウト図である。
【図１１】本発明のパターンデータ形成方法が適用される不規則な種々の異なるパターンからなるロジックＬＳＩパターン構成の一例を示すレイアウト図である。
【図１２】図１２（ａ）は、本発明の実施の形態で用いる電子ビーム露光装置の露光方法においてショット領域の位置合わせ方法について説明するレイアウト図である。図１２（ｂ）は、図１２（ａ）に示したフレーム領域の一部分を拡大したレイアウト図である。図１２（ｃ）は、図１２（ｂ）に示したサブフィールド領域の一部分を拡大したレイアウト図である。
【図１３】図１３（ａ）は、パターンが跨る各小領域の境界線について、オフリーク電流に対する累積確率を示すグラフである。図１３（ｂ）は、ショット領域の接続誤差を人為的に、０ｎｍ、２５ｎｍ、５０ｎｍ、７５ｎｍに変化させた場合のＭＯＳＦＥＴのゲート電圧に対するドレイン電流を示すグラフである。
【図１４】図１４（ａ）は、電子ビーム露光されるゲート電極パターンの一例を示すレイアウト図である。図１４（ｂ）は、複数のショットに分割されたゲート電極パターンを示すレイアウト図である。図１４（ｃ）は、実際のショットパターンの配置位置を示す図である。図１４（ｄ）は、電子ビーム露光されたゲート電極の転写パターンを示す図である。
【図１５】ゲート電極の転写パターンにパターン切れが有る場合とパターン切れが無い（正常なパターンである）場合において、ＭＯＳＦＥＴのゲート電圧とドレイン電流との関係を示すグラフである。
【符号の説明】
１  パターンデータベース
２  小領域境界データベース
３  処理制御部
４    違反箇所表示部
５  入出力装置
６  パターンデータ読み込み部
７  パターンデータ検証部
８  パターン位置変更部
９  レイアウト領域
１０  フレーム領域
１１  サブフィールド領域
１２  サブサブフィールド領域
１３  ショット領域
１４  （ｉ−１）階層領域
１５、２６、２７、３９  ｉ階層領域（最大サイズ）
１６、２８〜３６、４２、４３  パターン
１７〜２０  （違反）パターン
２３  （ｉ−１）階層領域のグループ
２４  ｉ階層領域
３７  ｉ階層領域の境界領域
３８  （ｉ＋１）階層領域
４０  （ｉ＋１）階層領域の最大サイズ
４１  （ｉ＋１）階層領域の境界線
４５  ゲート電極
４６  アクティブ領域
４７  パターンデータ形成部
４８  ｉ階層領域の境界線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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