(57)【特許請求の範囲】
【請求項１】
メモリブロックを含む半導体集積回路であって、
前記メモリブロックは、選択端子がワード線に接続され、データ入出力端子がビット線に接続されたメモリセルを複数個有するメモリセルアレイと、
ロウアドレスストローブ信号の変化にクロック信号同期で応答してロウアドレス信号で指定されるワード線を選択するロウ選択回路と、
カラムアドレスストローブ信号の変化にクロック信号同期で応答してカラムアドレス信号で指定されるビット線を複数本並列に選択するカラム選択回路と、
外部からの直列データをクロック信号に同期して並列データに変換する直列・並列変換回路と、
前記カラム選択回路で選択された複数本のビット線に前記直列・並列変換回路の出力を並列出力するライトアンプと、
前記カラム選択回路で選択された複数本のビット線から並列出力される並列データを増幅するメインアンプと、
メインアンプから供給される並列データをクロック信号に同期して直列データに変換する並列・直列変換回路と、を含み、前記メモリブロックにクロック信号周期の複数倍の周期で変化される前記カラムアドレスストローブ信号が入力され、
前記半導体集積回路は更に、前記カラムアドレスストローブ信号の変化に対するクロック同期タイミングの次から前記並列・直列変換回路のデータ入力が確定するまでの前記クロック信号サイクル数相当のＣＡＳレイテンシに応じて前記カラムアドレスストローブ信号の新たな変化の入力を禁止するＣＡＳ入力禁止回路を備えることを特徴とする半導体集積回路。
【請求項２】
前記メモリブロックは、直列・並列変換回路の直列データ入力経路と、前記並列・直列変換回路の直列データ出力経路とを独立に備えて成るものであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
レイテンシ設定信号を入力して前記ＣＡＳレイテンシを可変制御可能なＣＡＳレイテンシ制御回路を更に含み、このＣＡＳレイテンシ制御回路は、並列・直列変換回路において前記メインアンプの並列出力をラッチするタイミングを制御するものであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記ＣＡＳ入力禁止回路は、前記レイテンシ設定信号が意味するＣＡＳレイテンシに応じる期間経過の直前まで前記カラムアドレスストローブ信号の新たな変化の入力を抑止するものであることを特徴とする請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック同期メモリ、更にはクロック同期メモリと共にロジック回路を混載したロジック混載メモリなどの半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期動作するシンクロナスＤＲＡＭにおいて、カラムアドレス信号の変化からリードデータが確定するまでの動作遅延時間を、クロック信号のサイクル数相当のＣＡＳレイテンシとして定義することができる。シンクロナスＤＲＡＭのデータ読み出し動作に必要な動作遅延時間はその回路構成によって一義的に決まる。したがって、前記ＣＡＳレイテンシは、使用するクロック信号の周波数に応じて最適に決定される事が望ましい。一般に、高い周波数のクロック信号を用いるほど、相対的に大きな値のＣＡＳレイテンシを用いることになる。ＣＡＳレイテンシの設定値に応じて出力バッファの出力タイミングを制御する技術については、特開平６−２１５５７５号公報、特開平１１−６６８４６号公報、特開平１０−３０２４６３号公報などに記載がある。
【０００３】
【発明が解決しようとする課題】
本発明者はクロック同期型メモリの動作速度を更に高速化することについて検討した。即ち、データプロセッサ等のデータ処理速度が格段に向上するのに呼応して、バースト動作やパイプラインバーストアクセスをサポートするメモリが提供されている。しかしながら、それだけでは高速動作に限界がある。そこで本発明者は、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させ、１回のカラムアクセス動作で得られる情報をクロック信号サイクル毎に分けて外部に出力させることについて検討した。更に、その場合には、クロック信号のｎサイクルよりも短いサイクルでカラムアドレスストローブ信号が変化されると、正規のメモリ動作に対して誤動作を生ずる虞がある。特に、高速動作されるメモリの制御ラインは高周波ノイズ等にさらされるため、カラムアドレスストローブ信号がその影響を受ける事は現実に予想される。このため、半導体メモリ内部に若しくはその近傍に、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させるとうような仕様を満足させるための保護回路を設けることの有用性が本発明者によって見出された。更に、前述のＣＡＳレイテンシ可変の構成を採用する場合、ＣＡＳレイテンシとの関係も考慮して前記保護回路を構成する必要にあることが本発明者によって明らかにされた。
【０００４】
本発明の目的は、クロック信号の所定の複数サイクル（以下単にｎサイクルとも記す）に１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様によってメモリ動作の高速化を図ることができる半導体集積回路を提供することにある。
【０００５】
本発明の別の目的は、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様を外部カラムアドレスストローブ信号が満足しない場合であっても誤動作を防止する事ができる半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体集積回路は、メモリセルアレイ、ロウ選択回路、カラム選択回路、直列・並列変換回路、ライトアンプ、メインアンプ、並列・直列変換回路を有するメモリブロックを含む。メモリセルアレイは、選択端子がワード線に接続され、データ入出力端子がビット線に接続されたメモリセルを複数個有する。ロウ選択回路は、ロウアドレスストローブ信号の変化にクロック信号同期で応答してロウアドレス信号で指定されるワード線を選択する。カラム選択回路は、カラムアドレスストローブ信号の変化にクロック信号同期で応答してカラムアドレス信号で指定されるビット線を複数本並列に選択する。直列・並列変換回路は、外部からの直列データをクロック信号に同期して並列データに変換する。ライトアンプは、前記カラム選択回路で選択された複数本のビット線に前記直列・並列変換回路の出力を並列出力する。メインアンプは、前記カラム選択回路で選択された複数本のビット線から並列出力される並列データを増幅する。並列・直列変換回路はメインアンプから供給される並列データをクロック信号に同期して直列データに変換する。前記メモリブロックは前記クロック信号周期のｎ倍の周期で変化される前記カラムアドレスストローブ信号が入力され、カラムアドレス信号が変化されるサイクル毎に、メモリセルアレイから読み出されクロック信号サイクルに同期して並列・直列変換された複数の直列データがメモリブロックから出力され、またクロック信号サイクルに同期してメモリブロックに入力されて直・並列変換された並列データがメモリセルアレイに書込まれる。このように、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様によってメモリ動作の高速化を図ることが可能になる。
【０００９】
前記直列・並列変換回路の直列データ入力経路と、前記並列・直列変換回路の直列データ出力経路とを独立に備えるとよい。リード動作ではカラムアドレスストローブ信号の変化に応答してメモリセルアレイからデータを読み出した後に並列・直列変換の時間を要してメモリブロックから直列データが出力されるが、ライト動作では、カラムアドレスストローブ信号の変化に応答してメモリセルアレイに並列データを書込む前に、予めメモリブロックに入力された直列データを並列データに変換する動作を完了していなければならない。このとき、リード動作に続けてライト動作が指示されると、リード動作による直列データをメモリブロックから出力する動作に並行して、ライト動作のための直列データを予めメモリブロックに順次直列に入力する動作を行わなければならないことが多く予想される。即ち、メモリブロックからの直列データ出力タイミングとメモリブロックへの直列データ入力タイミングとがオーバラップする蓋然性が高い。前述の如く、メモリブロックの直列データ入力経路と直列データ出力経路とを独立に持つことによって、そのような処理のオーバラップに対してもデータの衝突を回避して効率的な処理を実現可能になる。
【００１０】
前記カラムアドレスストローブ信号の変化に対するクロック同期タイミングの次から前記並列・直列変換回路のデータ入力が確定するまでの前記クロック信号サイクル数相当のＣＡＳレイテンシに応じて前記カラムアドレスストローブ信号の新たな変化の入力を禁止するＣＡＳ入力禁止回路を更に設けてもよい。このＣＡＳ入力禁止回路はメモリブロックの内外何れに配置してもよい。これにより、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様を外部からのカラムアドレスストローブ信号が満足しない場合であっても誤動作を防止する事ができる。
【００１１】
レイテンシ設定信号を入力して前記ＣＡＳレイテンシを可変制御可能なＣＡＳレイテンシ制御回路を採用してもよい。このとき、前記ＣＡＳレイテンシ制御回路は、並列・直列変換回路において前記メインアンプの並列出力をラッチするタイミングを制御することになる。
【００１２】
前記ＣＡＳレイテンシ制御回路を採用するとき、前記ＣＡＳ入力禁止回路は、前記レイテンシ設定信号が意味するＣＡＳレイテンシに応じた期間経過の直前まで前記カラムアドレスストローブ信号の新たな変化の入力を抑止すれば、ＣＡＳレイテンシが可変にされている場合もＣＡＳの不所望な変化に対する入力禁止制御を簡単に実現することができる。
【００１３】
【発明の実施の形態】
図１２には本発明に係る半導体集積回路（ＬＳＩ）の一例が示される。同図に示される半導体集積回路１はロジック回路と共にクロック同期型のＤＲＡＭが混載されたロジック混載ＤＲＡＭであり、単結晶シリコンのような１個の半導体基板（半導体チップ）に形成されている。特に制限されないが、この半導体集積回路１は、バスで相互に接続された演算制御処理部２とメモリインタフェース部３を有し、前記メモリインタフェース部３にクロック同期型のメモリ部４が設けられている。前記演算制御部２、メモリインタフェース部３及びメモリ部４は動作基準クロック信号ＣＬＫに同期動作する。動作基準クロック信号ＣＬＫはクロックパルスジェネレータ（ＣＰＧ）５で生成される。前記演算制御処理部２はプログラム制御或いは状態遷移制御等によって動作し、前記メモリ部4に対するアクセス主体となり得る回路である。前記演算制御処理部２は例えばデータプロセッサユニット、マイクロプロセッサユニット、若しくはアクセラレータユニット奈ｆ土である。前記メモリインタフェース部３は演算制御処理部２からのアクセス指示に応答するために、メモリ部４に専用のストローブ信号を生成し、また、メモリ部の動作速度に応じたタイミング制御を行う。メモリ部４はメモリコントローラＭＣＮＴ及び複数個のメモリブロックＭＢＫ０〜ＭＢＫｎを有する。
【００１４】
図1には前記メモリ部４の詳細な一例が示される。メモリブロックＭＢＫ０は、図示を省略するダイナミック型メモリセルがマトリクス配置されたメモリセルアレイ１０を有する。ダイナミック型メモリセルの選択端子はワード線ＷＬに接続され、データ入出力端子は相補ビット線ＢＬに接続される。特に図示はしないが、相補ビット線はセンスアンプを中心とした折り返しビット線構造を有し、相補ビット線間にはプリチャージ回路などが配置されている。
【００１５】
ロウデコーダ１１はロウアドレスストローブ信号ＲＡＳの立ち下がり変化に応答してドレスロウアドレス信号ＲＡＳＡＤＲで指定されるワード線ＷＬを選択するロウ選択回路である。相補ビット線ＢＬの選択はカラムデコーダ１３及びカラムスイッチ回路１２で行う。カラムデコーダ１３はカラムアドレスストローブ信号ＣＡＳの立ち下がり変化に応答してカラムアドレス信号ＣＡＳＡＤＲで指定される相補ビット線を複数本並列に選択するためのカラム選択信号１４を生成する。更にカラムデコーダ１３は、ライトイネーブル信号ＷＥのローレベルによる書込み動作の指示に応答して書込み信号１５Ｗを活性化し、ライトイネーブル信号ＷＥのハイレベルによる読み出し動作の指示に応答して読み出し信号１５Ｒを活性化する。カラムスイッチ回路１２はカラム選択信号１４によってスイッチ動作して当該信号１４にて指示される４対の相補ビット線を４対の相補書込みデータ線ＷＩＯ＜３：０＞と４対の相補読み出しデータ線ＲＩＯ＜３：０＞に夫々通させる。
【００１６】
前記相補書込みデータ線ＷＩＯ＜３：０＞にはライトアンプ１７Ｗから出力される４ビットの書込みデータが並列に供給される。また、前記相補読み出しデータ線ＲＩＯ＜３：０＞はメインアンプ１７Ｒに４ビットの読み出しデータを並列に供給される。ライトアンプ１７Ｗは４個の書込み増幅回路を有し、書込み信号１５Ｗが活性化されるのに応答して、並列入力される４ビットの書き込みデータＤＩＮ＜０＞〜ＤＩＮ＜３＞に対する増幅信号を前記相補書込みデータ線ＷＩＯ＜３：０＞に４ビットで並列出力動作可能にされる。前記メインアンプ１７Ｒは４個の読み出し増幅回路を有し、前記読み出し信号が活性化されるのに応答して、前記相補読み出しデータ線ＲＩＯ＜３：０＞からの入力に対する増幅信号を４ビットの読み出しデータＭＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞として並列出力動作可能にされる。
【００１７】
書込みデータＷＤの入力経路２０と前記ライトアンプ１７Ｗとの間には直列・並列変換回路２１が配置されている。特に制限されないが、書込みデータＷＤはビットシリアルに供給される。直列・並列変換回路２１は、４個の入力ラッチ回路２２とデータラッチ制御回路２３を有する。入力ラッチ回路２２の入力端子は入力経路２０に共通接続され、出力端子は個別にライトアンプ１７Ｗの書込み増幅回路の入力端子に結合される。データラッチ制御回路２３は２ビットのラッチ制御データＤＬＡＴ＜１：０＞をクロック信号ＣＬＫに同期してデコードすることにより４ビットのラッチ制御信号ＤＩＮＬ＜３：０＞を生成し、対応する入力ラッチ回路２２のラッチ制御を行う。ラッチ制御データＬＡＴＤ＜１：０＞が順次インクリメントされて変化されることにより、ビットシリアルに入力される書き込みデータＷＤがクロック信号ＣＬＫに同期して順次４個のデータラッチ回路２２にラッチされ、４個のデータラッチ回路２２の出力には４ビット並列で書き込みデータＤＩＮ＜０＞〜ＤＩＮ＜３＞が得られる。
【００１８】
読み出しデータＭＵＸＯＵＴの出力経路２９と前記メインアンプ１７Ｒとの間には並列・直列変換回路２５が配置されている。並列・直列変換回路２５は、４個の出力ラッチ回路２６、出力セレクタ２７及び選択制御回路２８を有する。出力ラッチ回路２６の入力端子にはメインアンプ１７Ｒから夫々読み出しデータＭＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞が入力される。出力ラッチ回路２６のラッチタイミングはラッチ制御信号ＰＤＯＬＴＴで制御される。ラッチ制御信号ＰＤＯＬＴＴによるラッチタイミングは、メモリセルから読み出されたデータによって読み出しデータＭＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞が確定された後のタイミングとなるように後述の出力制御回路３０で制御される。
【００１９】
前記セレクタ２７は、出力ラッチ回路２６の出力データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞を１ビットづつ選択制御信号ＭＳＥＬ＜３：０＞で選択して前記出力経路に２９に出力する。選択制御回路２８は２ビットの選択制御データＭＵＸＳＥＬ＜１：０＞をクロック信号ＣＬＫに同期してデコードすることにより４ビットの選択制御信号ＭＳＥＬ＜３：０＞を生成する。選択制御データＭＵＸＳＥＬ＜１：０＞が順次インクリメントされて変化されることにより、出力データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞がクロック信号ＣＬＫに同期して順次１ビットづつ出力経路２９に出力されて読み出しデータＭＵＸＯＵＴが得られる。
【００２０】
出力制御回路３０はＣＡＳレイテンシに従って前記ラッチ制御信号ＰＤＯＬＴＴを生成する。ＣＡＳレイテンシとは、データ読み出し動作において前記カラムアドレスストローブ信号ＣＡＳの立ち下がり変化にクロック同期で応答するときその次のクロックサイクルから前記並列・直列変換回路２５のデータ入力が確定するまでの遅延時間を前記クロック信号ＣＬＫのサイクル数相当で表現したものである。詳しくは、カラムアドレスストローブ信号ＣＡＳの立ち下がりをクロック信号ＣＬＫの立下り（フォールエッジで）で検出する場合、前記カラムアドレスストローブ信号ＣＡＳの立ち下がりを検出するフォールエッジの次のクロック信号ＣＬＫのフォールエッジから前記読み出しデータＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞が確定した状態におけるクロック信号ＣＬＫの最初のフォールエッジまでのクロック信号ＣＬＫのサイクル数がＣＡＳレイテンシである。メモリセルアレイ１０からのデータ読み出し動作とメインアンプ１７Ｒによる読み出しデータの増幅動作は回路構成及び回路素子の特性等によって一義的に決まる。したがって、外部へ高速にデータを出力するには、それら動作遅延時間以上でそれに最も近い遅延時間のＣＡＳレイテンシを設定することが必要である。前述の如くＣＡＳレイテンシはクロック信号ＣＬＫのサイクル数相当であるから、ＣＡＳレイテンシによる実際の遅延時間はクロック信号ＣＬＫの周波数に依存し、同じ遅延時間を設定する場合であっても、クロック信号ＣＬＫの周波数が高ければＣＡＳレイテンシは相対的に大きく、クロック信号ＣＬＫの周波数が低ければＣＡＳレイテンシは相対的に小さくなる。図１の例において出力制御回路３０は、レイテンシ設定データＦＲＣＤ＜１：０＞を入力して前記ＣＡＳレイテンシを可変制御可能なＣＡＳレイテンシ制御回路を実現する。前記ＣＡＳレイテンシは前記ラッチ制御信号ＰＤＯＬＴＴによるラッチタイミングに反映される。
【００２１】
図２には前記出力制御回路３０の一例が示される。出力制御回路３０は、前記ＣＡＳレイテンシ可変制御のために、バッファ回路３１と３個のラッチ回路３２〜３４の直列回路、セレクタ３５、ノアゲート３６、及びレイテンシ設定デコード回路３７を有する。ラッチ回路３２〜３４はクロック信号ＣＬＫのフォールエッジに同期して入力をラッチする、例えばＤラッチで構成され、カラムアドレスストローブ信号ＣＡＳのローレベル変化はバッファ回路３１及びラッチ回路３２〜３４の直列回路に順次伝達される。前記セレクタ３５は前記バッファ回路３１の出力ＰＣＤ１及びラッチ回路３２〜３４の出力ＰＣＤ２〜ＰＣＤ４を入力し、その内の一つを４ビットのレイテンシ設定デコード信号ＰＦＲＣＤ＜３：０＞によって選択する。選択された信号は、前記ノアゲート３６を介してクロック信号ＣＬＫのローレベル期間にラッチ制御信号ＰＤＯＬＴＴとして出力される。レイテンシ設定デコード信号ＰＦＲＣＤ＜３：０＞は前記レイテンシ設定でコード回路３７が２ビットのレイテンシ設定信号ＦＲＣＤ＜１：０＞をデコードすることによって生成する。
【００２２】
図３には出力制御回路３０によるデータラッチ制御のタイミングチャートが示される。同図の例はレイテンシ設定信号ＦＲＣＤ＜１：０＞でＣＡＳレイテンシを４に設定した場合である。カラムアドレスストローブ信号ＣＡＳがローレベルに変化されると、その直後のクロック信号ＣＬＫのフォールエッジに同期してカラムアドレスストローブ信号ＣＡＳの変化が順次信号ＰＣＤ１〜ＰＣＤ４としてセレクタ３５に入力される。同図の例ではＣＡＳレイテンシが４に指定されているから、セレクタ３５が信号ＰＣＤ４を選択する。これによって、信号ＰＣＤ４がローレベルに変化されると、ノアゲート３６からクロック信号ＣＬＫのローレベル期間に同期してラッチ制御信号ＰＤＯＬＴＴがハイレベルにアサートされる。図３の例では、カラムアドレス信号ＣＡＳのフォールエッジ（時刻ｔ１）からラッチ制御信号ＰＤＯＬＴＴがハイレベル変化される（時刻ｔ３）までに、センスアンプ１７Ｒの出力ＭＯＵＴ＜３：０＞が確定され（時刻ｔ２）、ラムアドレス信号ＣＡＳのフォールエッジ（時刻ｔ１）からクロック信号ＣＬＫの４サイクル目（時刻ｔ４）までに、出力ラッチ回路２６がラッチ動作を完了して、そのラッチ出力データＤＯＵＴ＜３：０＞が確定する。
【００２３】
図４にはＣＡＳレイテンシとして４を設定した場合のリード動作タイミングが示される。カラムアドレスストローブ信号ＣＡＳのフォールエッジ（時刻ｔ１）は時刻ｔ２のフォールエッジ（時刻ｔ２）で検出され、クロック信号ＣＬＫのその次のフォールエッジから４サイクル目の時刻３までに、データＭＯＵＴ＜３：０＞が確定され、ラッチ制御信号ＰＤＯＬＬＴがアサートされて、読み出しデータＤＯＵＴ＜３：０＞が確定される。その後、データＭＯＵＴ＜３：０＞はセレクタ３５で選択されてシリアルデータＭＸＯＵＴとして出力される。尚、図４の（Ａ）部分はロウアドレス及びカラムアドレスにより指定されたメモリセルのデータをメインアンプ１７Ｒより出力する動作を示している。図４の（Ｂ）部分はメインアンプ１７Ｒの出力をデータラッチ信号ＰＤＯＬＴＴによりラッチして出力する動作を示している。図４の（Ｃ）部分はラッチ出力データＤＯＵＴ＜３：０＞からＭＵＸＳＥＬ＜１：０＞で指定されたデータを４サイクルで順次シリアルにメモリブロックの外部に出力する動作を示している。
【００２４】
図５にはＣＡＳレイテンシとして２を設定した場合のリード動作タイミングが示される。第４図に比べてクロック信号ＣＬＫには相対的に低いクロック周波数が採用されている。カラムアドレスストローブ信号ＣＡＳのフォールエッジ（時刻ｔ１）は時刻ｔ２のフォールエッジ（時刻ｔ２）で検出され、クロック信号ＣＬＫのその次のフォールエッジから２サイクル目の時刻３までに、データＭＯＵＴ＜３：０＞が確定され、ラッチ制御信号ＰＤＯＬＬＴがアサートされて、読み出しデータＤＯＵＴ＜３：０＞が確定される。その後、データＭＯＵＴ＜３：０＞はセレクタ３５で選択されてシリアルデータＭＸＯＵＴとして出力される。
【００２５】
図６にはメモリブロックにＣＡＳレイテンシ４が指定されている場合にライト動作に続けてリード動作されるときの動作タイミングが示される。図７にはメモリブロックにＣＡＳレイテンシ４が指定されている場合にリード動作に続けてライト動作されるときの動作タイミングが示される。
【００２６】
ライト動作では、カラムアドレスストローブ信号ＣＡＳの変化に応答してメモリセルアレイ１０に並列データを書込む前に、予めメモリブロックに入力された直列データＷＤ０〜ＷＤ３を入力ラッチ制御信号ＤＩＮＬＴ＜０＞〜ＤＩＮＬＴ＜３＞に同期してを並列データに変換する動作を完了していなければならない。リード動作ではカラムアドレスストローブ信号ＣＡＳの変化に応答してメモリセルアレイから並列データＭＯＵＴ＜３：０＞を読み出した後、に並列・直列変換の時間を要してメモリブロックから直列データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞を出力する。
【００２７】
このとき、図６に示されるように、ライト動作に続けてリード動作が指示されると、ライト動作のための直列データを予めメモリブロックに順次直列に入力する動作と、リード動作による直列データをメモリブロックから出力する動作とはオーバラップされない。これに対し、図７に示されるように、リード動作に続けてライト動作が指示されると、リード動作による直列データをメモリブロックから出力する動作に並行して、ライト動作のための直列データを予めメモリブロックに順次直列に入力する動作を行わなければならない。即ち、メモリブロックからの直列データ出力タイミングとメモリブロックへの直列データ入力タイミングとがオーバラップする。このような場合であっても、メモリブロックの直列データ入力経路２０と直列データ出力経路２９とを独立に持つから、そのようなオーバラップに対してデータの衝突は無く、効率的なアクセスが可能になる。
【００２８】
以上説明したメモリブロックの構成は前記メモリブロックＭＢＫ０〜ＭＢＫｎに共通である。図１のメモリコントローラＭＣＯＮＴはメモリブロックの選択信号ＭＡＣＳＥＬを入力し、この選択信号ＭＡＣＳＥＬで選択された一若しくは複数個のメモリブロックに対して、前記シリアル入力データＷＤ、シリアル出力データＭＵＸＯＵＴ、ロウアドレス信号ＲＡＳＡＤＲ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレス信号ＣＡＳＡＤＲ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、ＦＲＣＤ＜１：０＞、ＤＬＡＴ＜１：０＞、ＭＵＳＳＥＬ＜１：０＞を接続する。メモリコントローラＭＣＮＴの前記メモリインタフェース部３側のデータ及び信号ＷＤ、ＭＵＸＯＵＴ、ＲＡＳＡＤＲ、ＲＡＳ、ＣＡＳＡＤＲ、ＣＡＳ、ＷＥ、ＦＲＣＤ＜１：０＞、ＤＬＡＴ＜１：０＞、ＭＵＸＳＥＬ＜１：０＞に対して、メモリコントローラＭＣＮＴのメモリブロック側のデータ及び信号ＷＤ、ＭＵＸＯＵＴ、ＲＡＳＡＤＲ、ＲＡＳ、ＣＡＳＡＤＲ、ＣＡＳ、ＷＥ、ＦＲＣＤ＜１：０＞、ＤＬＡＴ＜１：０＞、ＭＵＳＳＥＬ＜１：０＞は、クロック信号ＣＬＫに同期されている。
【００２９】
以上の説明より明らかなように、ＣＡＳレイテンシが４の場合にはクロック信号ＣＬＫの６サイクル毎にロウアドレスストロイーブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳがローレベルにアサートされる。ＣＡＳレイテンシが２の場合にはクロック信号ＣＬＫの４サイクル毎にロウアドレスストロイーブ信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳがローレベルにアサートされる。前記メモリブロックＭＢＫ０〜ＭＢＫｎは前記クロック信号ＣＬＫの周期の複数倍の周期で変化される前記カラムアドレスストローブ信号ＣＡＳが入力され、カラムアドレス信号ＣＡＳが変化されるサイクル毎に、メモリセルアレイ１０から読み出されクロック信号ＣＬＫのサイクルに同期して並列・直列変換された複数の直列データがメモリブロックから出力され、またクロック信号ＣＬＫのサイクルに同期してメモリブロックに入力されて直・並列変換された並列データがメモリセルアレイ１０に書込まれる。このように、クロック信号ＣＬＫの複数サイクルに１回の割合でカラムアドレスストローブ信号ＣＡＳを変化させるというアクセス仕様によってメモリ動作の高速化を図ることが可能になる。
【００３０】
上記クロック信号ＣＬＫの複数サイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様に対して、その仕様を満足するようにカラムアドレスストローブ信号ＣＡＳを生成することが必要である。図１２のシステムではメモリインタフェース部３が当該仕様を満足するようにカラムアドレスストローブ信号ＣＡＳを生成することになる。このとき、周波数の高いクロック信号ＣＬＫを用いればそれに応じてカラムアドレスストローブ信号ＣＡＳのサイクルも短くなり、当該信号ＣＡＳを生成するタイミング余裕も厳しくなってくる。したがって、ノイズなどの影響でクロック信号ＣＬＫの波形が乱れたり、カラムアドレスストローブ信号ＣＡＳの波形が乱れたりすると、クロック信号ＣＬＫに対するカラムアドレスストローブ信号ＣＡＳの上記仕様を満足できない事態を生ずる虞がある。この虞を未然に防止するために、前記カラムアドレスストローブ信号ＣＡＳのフォールエッジから前記並列・直列変換回路２５に読み出しデータがラッチされるまでの前記ＣＡＳレイテンシに応じて前記カラムアドレスストローブ信号ＣＡＳの新たな変化の入力を禁止するＣＡＳ入力禁止回路４０を採用することができる。このＣＡＳ入力禁止回路４０それ自体の詳細については後述するが、このＣＡＳ入力禁止回路４０は、図１に例示されるようにメモリコントローラＭＣＮＴに設けても、或いは図８に例示されるように各メモリブロックＭＢＫ０〜ＭＢＫｎに配置してもよい。後者の場合にはＣＡＳ入力禁止回路４０の必要な数は増えるが、カラムデコーダ１３の近辺に配置できるから前記ＣＡＳ入力禁止回路４０の効果に対する信頼性は前者よりも高い。
【００３１】
前記ＣＡＳ入力禁止回路４０の詳細を図８の例で説明する。図８は図１の構成に対してＣＡＳ入力禁止回路４０の配置を除いて同じである。図１においてＣＡＳ入力禁止回路４０から出力されるカラムアドレスストローブ信号を入力と区別するために便宜上ＩＣＡＳの符号を用いる。このカラムアドレスストローブ信号ＩＣＡＳが前記カラムデコーダ１３及び出力制御回路３０に供給されている。
【００３２】
図９には前記ＣＡＳ入力禁止回路４０の一例が示される。ＣＡＳ入力禁止回路４０は、バッファ回路４１と３個のラッチ回路４２〜４４の直列回路、セレクタ４５、ノアゲート４６、ナンドゲート４８，４９、ノアゲート５０、及びインバータ５１，５２を有する。ラッチ回路４２〜４４はクロック信号ＣＬＫのフォールエッジに同期して入力をラッチする、例えばＤラッチで構成され、カラムアドレスストローブ信号ＣＡＳのローレベル変化がバッファ回路４１及びラッチ回路４２〜４４の直列回路に順次伝達される。前記セレクタ４５は前記バッファ回路４１の出力ＣＤ１及びラッチ回路４２〜４４の出力ＣＤ２〜ＣＤ４を入力し、その内の一つを前記４ビットのレイテンシ設定デコード信号ＰＦＲＣＤ＜３：０＞によって選択する。選択された信号は、前記ノアゲート４６を介してクロック信号ＣＬＫのローレベル期間に出力され、出力された信号はインバータ５２で反転されて信号ＣＡＳＥＣとされる。
【００３３】
前記ナンドゲート４８，４９は相互に一方の出力が他方に入力に帰還されたセット・リセット型のフリップフロップを構成し、カラムアドレスストローブ信号ＣＡＳがローレベルに変化されるとナンドゲート４８の動作遅延時間を経過した後に信号ＣＡＳＥがハイレベルに反転されて維持される。その間、カラムアドレスストローブ信号ＩＣＡＳは、信号ＣＡＳとＣＡＳＥの双方がローレベルされる期間に呼応してパルス変化を１回生ずる。この後、信号ＣＡＳＥがローレベルに反転されない限り、ＣＡＳが変化してもＩＣＡＳの変化は抑止される。この抑止状態は、前記信号ＣＡＳＥＣのローレベルによってフリップフロップ４８，４９をリセットして信号ＣＡＳＥをローレベルにすることによって解除される。この解除期間に信号ＣＡＳが立ち下がり変化したとき、その変化が信号ＩＣＡＳに反映される。
【００３４】
図１０にはＣＡＳ入力禁止回路４０による動作タイミングが示される。同図の例はレイテンシ設定信号ＦＲＣＤ＜１：０＞でＣＡＳレイテンシを４に設定した場合である。カラムアドレスストローブ信号ＣＡＳがローレベルに変化されると（時刻ｔ１）、その直後のクロック信号ＣＬＫのフォールエッジ（じこくｔ２）に同期してカラムアドレスストローブ信号ＣＡＳの変化が順次信号ＣＤ１〜ＣＤ４としてセレクタ４５に入力される。また、カラムアドレスストローブ信号ＣＡＳのローレベル変化はナンドゲート４８の動作遅延時間を経て信号ＣＡＳＥをハイレベルに反転させ（時刻ｔ３）、その状態はフリップフロップを構成するナンドゲート４９との協働作用で維持される。その間、カラムアドレスストローブ信号ＩＣＡＳは、信号ＣＡＳとＣＡＳＥの双方がローレベルされる期間に呼応してパルス変化を１回生ずる。この後、信号ＣＡＳＥがローレベルに反転されない限り、カラムアドレスストローブ信号ＣＡＳが変化してもカラムアドレスストローブ信号ＩＣＡＳの変化は抑止される。同図の例ではＣＡＳレイテンシが４に指定されているから、セレクタ４５が信号ＣＤ４を選択する。これによって、信号ＣＤ４がローレベルに変化されると、ノアゲート４６及びインバータ５２を介してからクロック信号ＣＬＫのローレベル期間に同期して、信号ＣＡＳＥＣがローレベルにアサートされる（時刻ｔ４）。これによってナンドゲート４８，４９から構成されるフリップフロップがリセットされ、信号ＣＡＳＥがローレベルにされ（時刻ｔ５）、この解除期間に信号ＣＡＳが立ち下がり変化すれば（時刻ｔ６）、その変化が信号ＩＣＡＳに反映される。図１０のＣＡＳレイテンシ４の例では、時刻ｔ３から時刻ｔ５までがＣＡＳ入力禁止サイクルになる。
【００３５】
図１１にはバースト読み出し若しくはニブルモードのようにカラムアドレスストローブ信号ＣＡＳによる連続データ読み出しの動作タイミングが例示される。これもＣＡＳレイテンシに４を設定した場合である。ロウアドレスストローブ信号ＲＡＳの1回の立ち下がりで、３回カラムアドレスストローブ信号ＣＡＳを変化させて３回連続データ読み出しを行っている。このとき、前記ＣＡＳ入力禁止回路４０の作用により、ＣＡＳ入力禁止期間が設けられるので、その間に、ノイズ等によってカラムアドレスストローブ信号ＣＡＳが不所望に変化しても、それはカラムアドレスストローブ信号ＩＣＡＳに反映されず、連続読み出し動作は正常に行われる。
【００３６】
これにより、クロック信号のｎサイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様を外部からのカラムアドレスストローブ信号ＣＡＳが満足しない場合であっても誤動作を防止することができる。
【００３７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３８】
例えば、直列・並列変換及び並列・直列変換ビット数は４ビットに限定されず適宜変更可能である。また、メモリブロックと共に混載されるロジック部は図１２に限定されない。本発明はロジック混載ＤＲＡＭに限定されず、ＤＲＡＭ単体の半導体集積回路にも適用できることは言うまでも無い。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４０】
すなわち、クロック信号の所定の複数サイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様によってメモリ動作の高速化を図ることができる。
【００４１】
また、クロック信号の所定の複数サイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様を外部カラムアドレスストローブ信号が満足しない場合であっても誤動作を防止する事ができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路のメモリ部の詳細な一例を示すブロック図である。
【図２】出力制御回路の一例を示すブロック図である。
【図３】出力制御回路によるデータラッチ制御の動作タイミングを例示するタイミングチャートである。
【図４】ＣＡＳレイテンシとして４を設定した場合のリード動作タイミンを例示するタイミングチャートである。
【図５】ＣＡＳレイテンシとして２を設定した場合のリード動作タイミンを例示するタイミングチャートである。
【図６】メモリブロックにＣＡＳレイテンシ４が指定されている場合にライト動作に続けてリード動作されるときの動作を例示するタイミングチャートである。
【図７】メモリブロックにＣＡＳレイテンシ４が指定されている場合にリード動作に続けてライト動作されるときの動作を例示するタイミングチャートである。
【図８】本発明に係る半導体集積回路のメモリ部の別の例を示すブロック図である。
【図９】ＣＡＳ入力禁止回路の一例を示すブロック図である。
【図１０】ＣＡＳ入力禁止回路による動作タイミングを例示するタイミングチャートである。
【図１１】カラムアドレスストローブ信号による連続データ読み出しの動作を例示するタイミングチャートである。
【図１２】本発明に係る半導体集積回路の一例を全体的に示すブロック図である。
【符号の説明】
１  半導体集積回路
２  演算制御処理部
３  メモリインタフェース部
４  メモリ部
ＣＬＫ  クロック信号
ＭＣＮＴ  メモリコントローラ
ＭＢＫ１〜ＭＢＫｎ  メモリブロック
１０  メモリセルアレイ
ＢＬ  相補ビットせん
ＷＬ  ワード線
ＲＡＳ  ロウアドレスストローブ信号
ＣＡＳ  カラムアドレスストローブ信号
１１  ロウデコーダ
１２  カラムスイッチ回路
１３  カラムデコーダ
１４  カラム選択回路
１７Ｗ  ライトアンプ
１７Ｒ  メインアンプ
２０  書込みデータ入力経路
２１  直列・並列変換回路
３０  出力制御回路
４０  ＣＡＳ入力禁止回路
ＦＲＣＤ＜１：０＞  レイテンシ設定信号
ＰＤＯＬＴＴ  ラッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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