(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート絶縁膜及びゲート電極と、
少なくとも上記ゲート電極の側面上から上記半導体基板の上に亘って延びる第１の絶縁膜からなる断面Ｌ字状のサイドウォールと、
上記半導体基板内における上記サイドウォールの側方に位置する領域に形成された高濃度不純物拡散領域と、
上記ゲート電極，サイドウォール及び半導体基板を覆う第２の絶縁膜と、
上記第２の絶縁膜を覆い、上記第２の絶縁膜に対して選択エッチングが可能な材料からなる層間絶縁膜と、
上記層間絶縁膜及び第２の絶縁膜を貫通して、上記高濃度不純物拡散領域に到達するホールを埋める導体材料からなるプラグ電極と、
上記ゲート電極の上に設けられ絶縁体材料からなるゲート上保護層とを備え、
上記サイドウォールは、上記ゲート上保護層の側面上まで延びており、
上記第２の絶縁膜は、上記サイドウォールに接しており、
上記プラグ電極は、上記ゲート上保護層に接触しており、上記プラグ電極と上記サイドウォールとの間には、上記第２の絶縁膜の一部が残存していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記半導体基板内において上記高濃度不純物拡散領域から上記ゲート電極端部の下方に位置する領域まで延び、上記高濃度不純物拡散領域と同導電型で低濃度の不純物を含む低濃度不純物拡散領域をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記低濃度不純物拡散領域の下方に形成され、上記低濃度不純物拡散領域とは逆導電型の不純物を含むポケット領域をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記半導体基板内における上記高濃度不純物拡散領域の下方に位置する領域に上記低濃度不純物拡散領域とは分離して形成され、上記高濃度不純物拡散領域と同導電型で低濃度の不純物を含むリーク防止用不純物拡散領域をさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記高濃度不純物拡散領域は、その表面部にシリサイド層を有していることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれ１つに記載の半導体装置において、
上記第１の絶縁膜は、ＮＳＧ膜であり、
上記第２の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルフアラインコンタクトを有する半導体装置に関するものである。
【０００２】
【従来の技術】
最近、ＭＯＳトランジスタのソース・ドレイン領域へのコンタクト部材を形成するに際し、素子の高密度化に対応して、セルフアラインコンタクト構造いわゆるＳＡＣ構造が使用され始めている。これは、ＬＤＤ構造の形成に用いたサイドウォールを、コンタクトをセルフアラインで形成する時のエッチングストッパーとしても用いようとするものである。
【０００３】
図７ａ〜図７ｄは、従来の一般的なセルフアラインコンタクト構造を有するＭＯＳトランジスタの製造方法を示す断面図である。最近のようにトランジスタの微細化が進んでくると、トランジスタの構造としてはいわゆるＬＤＤ構造が用いられ、その製造方法としては、ゲート電極の側面上にサイドウォールを形成し、さらに、このサイドウォールをマスクとするイオン注入により高濃度のソース・ドレイン領域を形成するのが一般的である。
【０００４】
まず、図７ａに示す工程で、半導体基板１０１上に、熱酸化膜からなるゲート酸化膜１０２，ゲート電極用ポリシリコン膜１０３及びシリコン窒化膜１０４を順次形成した後、ゲートパターニング用のレジスト膜１０５を形成する。
【０００５】
次に、図７ｂに示す工程で、レジスト膜１０５をエッチングマスクとして用い、シリコン窒化膜１０４及びポリシリコン膜１０３を順次エッチングして、ゲート上保護層１０４ａ及びゲート電極１０３ａを形成した後、このゲート電極１０３ａなどをマスクとして半導体基板１０１内に不純物（ｎチャネル型ＭＯＳトランジスタにおいてはリン又は砒素，ｐチャネル型ＭＯＳトランジスタにおいてはボロン）のイオン注入を行なって、低濃度ソース・ドレイン領域１０６を形成する。その後、基板上にＣＶＤ酸化膜１０７及びＣＶＤ窒化膜１０８を堆積する。
【０００６】
次に、図７ｃに示す工程で、ＣＶＤ酸化膜１０７及びＣＶＤ窒化膜１０８の異方性ドライエッチングを行うことにより、ゲート電極１０３ａの側面上に酸化膜サイドウォール１０７ａと、窒化膜サイドウォール１０８ａとを形成する。
【０００７】
次に、図７ｄに示す工程で、ゲート電極１０３ａ，酸化膜サイドウォール１０７ａ及び窒化膜サイドウォール１０８ａをマスクとして、不純物（ｎチャネル型ＭＯＳトランジスタにおいてはリン又は砒素，ｐチャネル型ＭＯＳトランジスタにおいてはボロン）のイオン注入を行なって、高濃度ソース・ドレイン領域１０９を形成し、これによりＬＤＤ構造のＭＯＳトランジスタが完成する。
【０００８】
セルフアラインコンタクト技術とは、以上の工程で形成された窒化膜サイドウォール１０８ａをコンタクトホール形成時のエッチングストッパーとして用いることにより、ゲート電極とコンタクト部材との接触を防止するものである。
【０００９】
図８は、コンタクト部材を形成したときのＭＯＳトランジスタの断面状態の例を示す断面図である。図８に示すように、図７ｄで形成されたＬＤＤ構造のＭＯＳトランジスタの上に、シリコン酸化膜からなる層間絶縁膜１１０を堆積した後、層間絶縁膜１１０の平坦化を行なう。そして、フォトリソグラフィー及びエッチングを行なって、層間絶縁膜１１０に高濃度ソース・ドレイン領域１０９に到達するコンタクトホールを形成する。この時、コンタクトホールの一部がゲート上保護層１０４ａや窒化膜サイドウォール１０８ａに干渉しても、シリコン酸化膜からなる層間絶縁膜１１０と、シリコン窒化膜からなるゲート上保護層１０４ａや窒化膜サイドウォール１０８ａとのエッチング選択比が高いので、ゲート上保護層１０４ａや窒化膜サイドウォール１０８ａはほとんどエッチングされない。つまり、これらがコンタクトホール形成時におけるエッチングストッパーとして機能することで、ゲート電極１０３ａが保護される。その後、コンタクトホールにプラグ電極１１１を埋め込んで、さらに配線層（図示せず）をその上に形成する。
【００１０】
このように、窒化膜サイドウォール１０８ａは、ＳＡＣ構造及びＬＤＤ構造を有するＭＯＳトランジスタの製造工程において、高濃度ソース・ドレイン領域１０９を形成するためのイオン注入のマスクとして用いられるとともに、セルフアラインコンタクト形成時のゲート電極１０３ａを保護するエッチングストッパーとしても用いられている。ただし、窒化膜サイドウォール１０８ａをゲート電極１０３ａの側面に直接接触させるとトランジスタの特性を劣化させることが分かっているので、ゲート電極１０３ａと窒化膜サイドウォール１０８ａとの間に薄い酸化膜サイドウォール１０７ａを介在させている。
【００１１】
ところで、図８に示すようにコンタクトホールがゲート電極１０３ａの上方にまで達するような位置に形成される場合、酸化膜サイドウォール１０７ａの上端面がコンタクトホール内に露出する。そして、この酸化膜サイドウォール１０７ａがエッチングされると、ゲート上保護層１０４ａと窒化膜サイドウォール１０８ａとの間隙部が掘り進められてコンタクトホールがゲート電極１０３ａに達するおそれがある。これは、コンタクト部材であるプラグ電極１１１とゲート電極１０３ａとが電気的に短絡することを意味する。
【００１２】
その対策としては、図９ａ，図９ｂに示すように、図７ａ〜図７ｄに示す工程によってＭＯＳトランジスタを形成した後、ＭＯＳトランジスタを厚めのＣＶＤ窒化膜１１２によって覆い、基板の全面上に層間絶縁膜１１０を形成してからこの層間絶縁膜１１０にコンタクトホールを形成することが行なわれている。この場合には、図９ｂに示す状態で、コンタクトホールが層間絶縁膜１１０を貫通するまではＣＶＤ窒化膜１１２によってエッチングの進行が阻止されているので、コンタクトホールがゲート電極１０３ａに達するのを確実に防止できる。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＡＣ構造を有する半導体装置の製造工程においては、以下のような不具合があった。
【００１４】
すなわち、図１０に示すように、比較的厚めのＣＶＤ窒化膜１１２を堆積することにより、相隣接するＭＯＳトランジスタのゲート電極１０３ａ同士の間隙がＣＶＤ窒化膜１１２によって埋められてしまうおそれがあった。特に、最近のように、ゲート長が０．１５μｍ程度で、ゲートのピッチが０．４μｍ程度になると、ゲート間の間隔は０．２５μｍ程度になり、酸化膜サイドウォールの厚みと窒化膜サイドウォールの厚みとを考慮すると、両者間の間隙はきわめて小さくなるので、この不具合が生じる確率が高くなる傾向にある。そして、図１０に示すようにＣＶＤ窒化膜１１２によって埋められたゲート間の間隙の下方にあるソース・ドレイン領域１０９に到達するコンタクトホールを開口するのは、他の部材への悪影響を考慮すると実質上困難であった。
【００１５】
本発明の目的は、ＭＩＳトランジスタとして機能する半導体装置において、信頼性を維持しつつコンタクトの形成を確保しうる手段を講ずることにより、微細化に適した半導体装置の提供を図ることにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に設けられたゲート絶縁膜及びゲート電極と、少なくとも上記ゲート電極の側面上から上記半導体基板の上に亘って延びる第１の絶縁膜からなる断面Ｌ字状のサイドウォールと、上記ゲート電極，サイドウォール及び半導体基板を覆う第２の絶縁膜と、上記第２の絶縁膜を覆い、上記第２の絶縁膜に対して選択エッチングが可能な材料からなる層間絶縁膜とを備え、上記第２の絶縁膜は、上記サイドウォールに接している。
【００１７】
これにより、相隣接するトランジスタのゲート電極同士の間隙には、断面Ｌ字状のサイドウォールしか存在していないので、相隣接するトランジスタのゲート電極同士の間隙が十分広く確保されており、半導体装置が微細化された場合でも、その間隙が第２の絶縁膜によって埋められるのを抑制することができ、半導体基板へのコンタクトホールが確実に形成される。
【００１８】
上記半導体基板内における上記サイドウォールの側方に位置する領域に形成された高濃度不純物拡散領域と、上記層間絶縁膜及び第２の絶縁膜を貫通して、上記高濃度不純物拡散領域に到達するホールを埋める導体材料からなるプラグ電極とをさらに備えていることにより、いわゆるＳＡＣ構造を有しつつ、第２の絶縁膜の存在による信頼性の高い半導体装置が得られる。
【００１９】
上記ゲート電極の上に設けられ絶縁体材料からなるゲート上保護層をさらに備え、上記サイドウォールは、上記ゲート上保護層の側面上まで延びていることにより、ゲート電極にプラグ電極が接触するのを確実に防止することができる。
【００２０】
上記半導体基板内において上記高濃度不純物拡散領域から上記ゲート電極端部の下方に位置する領域まで延び、上記高濃度不純物拡散領域と同導電型で低濃度の不純物を含む低濃度不純物拡散領域をさらに備えていることにより、微細化に適したいわゆるＬＤＤ構造を有する半導体装置が得られる。
【００２１】
上記低濃度不純物拡散領域の下方に形成され、上記低濃度不純物拡散領域とは逆導電型の不純物を含むポケット領域をさらに備えていることにより、パンチスルー防止機能の高い半導体装置を形成することができる。
【００２２】
上記プラグ電極は上記ゲート上保護層に接触しており、上記プラグ電極と上記サイドウォールとの間には、上記第２の絶縁膜の一部が残存していてもよい。
【００２３】
上記半導体基板内における上記高濃度不純物拡散領域の下方に位置する領域に上記低濃度不純物拡散領域とは分離して形成され、上記高濃度不純物拡散領域と同導電型で低濃度の不純物を含むリーク防止用不純物拡散領域をさらに備えていることにより、ソース・ドレインの接合容量やリーク電流を低減することができる。
【００２４】
上記高濃度不純物拡散領域は、その表面部にシリサイド層を有していることにより、シリサイド層によるシート抵抗の低減により、動作速度の高い半導体装置が得られることになる。
【００２５】
上記第１の絶縁膜は、ＮＳＧ膜であり、上記第２の絶縁膜はシリコン窒化膜であることにより、半導体装置の動作領域に応力を生ぜしめるなどの悪影響を及ぼすことなく、第１のサイドウォールと第２のサイドウォールとのエッチング選択比を確保することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しつつ説明する。
【００２７】
（第１の実施形態）
図１ａ〜図１ｄは、本発明の第１の実施形態における半導体装置であるＮチャネル型ＭＩＳトランジスタの製造工程を示す断面図である。なお、Ｐチャネル型ＭＩＳトランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、基本的には図１ａ〜図１ｄに示す工程と同じ工程を行なう。
【００２８】
まず、図１ａに示す工程で、Ｓｉ基板１上に、素子分離領域（図示せず）を形成した後、以下の工程によって、素子分離領域によって囲まれる活性領域にＭＩＳトランジスタを形成するための工程を行なう。まず、熱酸化工程を行なってＳｉ基板１の主面上に厚みが約３ｎｍのシリコン酸化膜を形成した後、窒化処理を行なって酸窒化シリコンからなるゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の上に、ポリシリコンからなるゲート電極３ａと、窒化シリコンからなるゲート上保護層４ａとを形成する。このとき、図示しないが、上記従来の技術において説明した図７ａに示す工程と同じ工程を行なう。すなわち、ポリシリコン膜及びシリコン窒化膜を堆積した後に、フォトリソグラフィー及びドライエッチングを行なうことにより、ポリシリコン膜及びシリコン窒化膜をパターニングしてゲート電極３ａ及びゲート上保護層４ａを形成する。
【００２９】
なお、ゲート電極３ａには、Ｎ型不純物（Ｐチャネル型ＭＩＳトランジスタにはＰ型不純物）がドープされている。
【００３０】
その後、ゲート電極３ａ及びゲート上保護層４ａをマスクとして、リンイオン（Ｐ+ ）を、傾き角７〜４０°，注入エネルギー２０〜３０ｋｅＶ，ドーズ量約５×１０13／ｃｍ2 の条件で注入して、低濃度ソース・ドレイン領域６を形成する。なお、低濃度ソース・ドレイン領域６に代えてエクステンション領域を形成してもよく、その場合には、砒素イオン（Ａｓ）を、注入エネルギー１０〜２０ｋｅＶ，ドーズ量５×１０14／ｃｍ2 の条件で注入する。
【００３１】
次に、図１ｂに示す工程で、基板の全面上に、厚みが１０〜２０ｎｍの薄いノンドープ酸化膜１５（例えばＮＳＧ膜）と、厚みが４０〜６０ｎｍのドープト酸化膜１６（ＢＰＳＧ膜，ＰＳＧ膜，ＢＳＧ膜など）とを順に堆積する。
【００３２】
次に、図１ｃに示す工程で、異方性エッチングを行って、ゲート電極３ａの側面上に第１サイドウォール１５ａと、第２サイドウォール１６ａとを形成する。そして、ゲート電極３ａ，ゲート上保護層４ａ及び各サイドウォール１５ａ，１６ａをマスクとして、砒素イオンを、傾き角７°，注入エネルギー３０〜５０ｋｅＶ，ドーズ量３〜５×１０15／ｃｍ2 の条件で注入して、高濃度ソース・ドレイン領域９を形成する。
【００３３】
なお、第１サイドウォール１５ａと第２サイドウォール１６ａとの間に薄い窒化膜を介在させてもよい。また、第１サイドウォール１５ａ及び第２サイドウォール１６ａの材質は、本実施形態の材質に限定されるものではなく、次の工程で第２のサイドウォール１６ａを選択的に除去できるものであればよい。
【００３４】
次に、図１ｄに示す工程で、第１サイドウォール１５ａを残して、第２サイドウォール１６ａのみを選択的に除去する。その際、ＨＦの気相エッチングを行なうことにより、選択エッチングを容易に行なうことができる。すなわち、ＨＦの気相エッチングにおいては、ＢＰＳＧ膜等のドープト酸化膜に対するエッチング速度がＮＳＧ膜等のノンドープ酸化膜に対するエッチング速度よりも２桁程度速いので、ドープト酸化膜を選択的にエッチング除去することが可能となる。なお、このとき、オーバーエッチング量によっても異なるが、ゲート絶縁膜２のうち基板上に露出している部分は除去されることが多い。
【００３５】
その後、ゲート電極３ａ，ゲート上保護層４ａ及び第１サイドウォール１５ａをマスクとして、ボロンイオン（又はフッ化ボロンイオン）を、傾き角２０〜４０°，注入エネルギー１０〜５０ｋｅＶ，ドーズ量１〜５×１０13／ｃｍ2 の条件で注入し、パンチスルーストッパー用のポケット注入領域Ｒpoを形成する。なお、このポケット注入領域Ｒpoは、必ずしも必要ではない。
【００３６】
その後、各領域６，９，Ｒpoにドープされた不純物を活性化するために、９００〜１０００℃，１０〜３０ｓｅｃの条件でＲＴＡ処理を行なう。
【００３７】
その後、図２ａ〜図２ｃに示す手順によってセルフアラインコンタクトの工程を行なう。なお、ここにいう“セルフアラインコンタクト”とは、ゲート電極形成用マスクと、コンタクトホールを形成するためのマスクとの位置ズレを考慮したマージンを設けないことをいう。
【００３８】
まず、図２ａに示す工程で、ＣＶＤ法により、基板の全面上に窒化シリコンからなる厚みが３０〜５０ｎｍの全面保護膜１２を堆積する。このとき、全面保護膜１２の材料として、窒化シリコンに代えて、後に形成される層間絶縁膜とのエッチング選択比の高い他の絶縁性材料を用いることもできる。
【００３９】
次に、図２ｂに示す工程で、基板の全面上に層間絶縁膜１０を堆積して、層間絶縁膜１０の平坦化を行った後、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜１０及び全面保護膜１２を貫通して高濃度ソース・ドレイン領域９に到達するコンタクトホールＨctを形成する。この時、コンタクトホールＨctが全面保護膜１２の一部に達して当該一部が露出すると、層間絶縁膜１０とはエッチング選択比の高い全面保護膜１２がエッチングストッパーの機能を果たす。層間絶縁膜１０の除去が終了すると、エッチングガスを切り替えて全面保護膜１２の除去を行なう。これにより、ゲート電極３ａに対してセルフアラインのコンタクトホールＨctを形成することができる。なお、図２ｂは、マスクのズレが大きい場合にコンタクトホールＨctがゲート上保護層４ａに接触した状態を示している。なお、第１サイドウォール１５ａのうちコンタクトホールＨct内にさらされた部分の側面上には、全面保護膜１２の一部が残存してサイドウォール１２ａとなっている。
【００４０】
その後、図２ｃに示す工程で、コンタクトホールＨct内にＷ，Ａｌ等の金属を埋め込んで、プラグ電極１１を形成する。
【００４１】
その後の工程の図示は省略するが、層間絶縁膜１０及びプラグ電極１１の上に金属配線層を形成し、さらに、必要に応じて第２層目の層間絶縁膜，第２配線層，…などを形成して、多層配線層を設けるのが一般的である。
【００４２】
本実施形態の製造方法によると、図２ｂに示す工程において、層間絶縁膜１０を貫通してソース・ドレイン領域に到達するコンタクトホールＨctを形成する際に、全面保護膜１２がゲート電極３ａ及び第１サイドウォール１５ａの上方を完全に覆っているので、第１サイドウォール１５ａが除去されてコンタクトホールＨctがゲート電極３ａに達することはない。すなわち、コンタクトホールＨctが層間絶縁膜１０を貫通して全面保護膜１２の一部に達すると、層間絶縁膜１０とのエッチング選択比の高い全面保護膜１２がエッチングストッパーとして機能する。したがって、層間絶縁膜１０の除去が終了するまでに、全面保護膜１２のうちすでに露出している部分は多少エッチングされるが、そのエッチング量はわずかであるために、コンタクトホールＨctが全面保護膜１２を貫通してゲート上保護層４ａや第１サイドウォール１５ａに到達することはない。また、コンタクトホールＨctが全面保護膜１２を貫通した後は、オーバーエッチングの分だけゲート上保護層４ａや第１サイドウォール１５ａが部分的に除去されるがその除去量はわずかである。
【００４３】
上述の効果は、図９ａ，図９ｂに示す従来の半導体装置の製造方法とほぼ同様である。しかし、本実施形態では、従来の半導体装置の製造方法とは異なり、相隣接するゲート電極間の間隙を全面保護膜が埋めるのを有効に防止することがでいる。
【００４４】
図３は、２つのＭＩＳトランジスタのゲート電極３ａ間の間隙がきわめて小さい場合の状態を示す断面図である。本実施形態においては、図１０に示す窒化膜サイドウォール１０８ａに相当する第２サイドウォール１６ａが除去されているので、ゲート電極３ａ間の間隙はその分広くなっている。従って、この間隙が全面保護膜１２によって埋められてしまうことはない。たとえば、ゲート長が０．１５μｍでゲート電極のピッチが０．４μｍである場合、相隣接するゲート電極３ａ同士の間隙は、０．２５μｍである。この条件で、第１サイドウォール１５ａの厚みが高々２０ｎｍであると、この間隙は０．２１μｍであるので、厚みが高々５０ｎｍである全面保護膜１２を堆積しても、相隣接するゲート電極３ａ同士の間隙が全面保護膜１２によって埋められてしまうことはない。
【００４５】
すなわち、相隣接するＭＩＳトランジスタのゲート電極３ａ同士の間に存在する共通のソース・ドレイン領域９に対しても、それ以外の部分に存在するソース・ドレイン領域９へのコンタクトホールと同様に、確実にコンタクトホールを形成することができる。
【００４６】
なお、ポケット注入領域Ｒpoは必ずしも必要ではない。しかし、ポケット注入領域Ｒpoを設けることによってパンチスルーを効果的に抑制できるために、一般にＬＤＤ構造のＭＩＳトランジスタにはポケット注入領域を設けることが多い。その場合、従来の製造工程では、図７ｂ又は図７ｄに示す工程でポケット注入領域形成のためのイオン注入を行なうことになるが、イオン注入の角度と注入エネルギーの差だけで、低濃度ソース・ドレイン領域や高濃度ソース・ドレイン領域との区分けを行なう必要がある。それに対し、本実施形態では、第１サイドウォール１５ａのみをマスクとすることで、低濃度ソース・ドレイン領域６（又はエクステンション領域）や高濃度ソース・ドレイン領域９との区分けをすることが容易となる利点がある。
【００４７】
なお、本発明において、全面保護膜１２は、層間絶縁膜１０に対するエッチング選択比の高い材料により構成されている必要がある。一般に、層間絶縁膜には不純物がドープされたシリコン酸化膜，たとえばＢＰＳＧ膜が使用される。したがって、本発明における全面保護膜１２としては、ＢＰＳＧ膜とのエッチング選択比の高いシリコン窒化膜を用いることが好ましい。ただし、層間絶縁膜１０とのエッチング選択比を確保できる限り、ＮＳＧ膜，シリコン酸窒化膜など，他の絶縁膜の使用も可能である。後述する第２，第３の実施形態においても同様である。
【００４８】
また、第１サイドウォール１５ａは、ゲート電極３ａやＳｉ基板１に対して応力を生ぜしめない材料によって構成されている必要があり、第２サイドウォール１６ａは、第１サイドウォール１５ａや、ゲート絶縁膜２又はＳｉ基板１とのエッチングの選択比の高い材料によって構成されている必要がある。
【００４９】
従って、本実施形態における組み合わせのほかに、第１サイドウォール１５ａをシリコン酸化膜（ノンドープ酸化膜又はドープト酸化膜のいずれでもよい）から形成し、第２サイドウォールをシリコン窒化膜，ポリシリコン膜，金属膜，有機膜，カーボン膜などから形成する組み合わせも採用することができる。また、第１，第２サイドウォール１５ａ，１６ａの双方をシリコン酸化膜から形成する場合でも、不純物の濃度が一方が高くて一方が低ければエッチング選択比を大きく確保することができる。ただし、第１サイドウォール１５ａがゲート絶縁膜２に接することを考慮すると、第１サイドウォール１５ａのほうが不純物濃度の低いシリコン酸化膜から形成されていることが好ましい。後述する第２，第３の実施形態においても同様である。
【００５０】
また、ゲート上保護層４ａは、絶縁性材料であればよく、層間絶縁膜１０とのエッチング選択比が高いことは必ずしも必要でない。ただし、全面保護膜１２と層間絶縁膜１０とのエッチング選択比が高くても、厚い層間絶縁膜１０を貫通し終わるまでに、全面保護膜１２のうちゲート上保護層４ａの直上部分が除去されてしまうこともあり得ることを考慮すると、ゲート上保護層４ａは層間絶縁膜１０とのエッチング選択比が高い材料で構成されていることが好ましい。したがって、ゲート上保護層の材質としては窒化シリコンが好ましい。後述する第２，第３の実施形態においても同様である。
【００５１】
（第２の実施形態）
図４ａ〜図４ｄは、本発明の第２の実施形態における半導体装置であるＮチャネル型ＭＩＳトランジスタの製造工程を示す断面図である。なお、Ｐチャネル型ＭＩＳトランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、基本的には図４ａ〜図４ｄに示す工程と同じ工程を行なう。
【００５２】
まず、図４ａに示す工程で、Ｓｉ基板１上に、素子分離領域（図示せず）を形成した後、以下の工程によって、素子分離領域によって囲まれる活性領域にＭＩＳトランジスタを形成するための工程を行なう。まず、熱酸化工程を行なってＳｉ基板１の主面上に厚みが約３ｎｍのシリコン酸化膜を形成した後、窒化処理を行なって酸窒化シリコンからなるゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の上に、ポリシリコンからなるゲート電極３ａと、窒化シリコンからなるゲート上保護層４ａとを形成する。このとき、図示しないが、上記従来の技術において説明した図７ａに示す工程と同じ工程を行なう。すなわち、ポリシリコン膜及びシリコン窒化膜を堆積した後に、フォトリソグラフィー及びドライエッチングを行なうことにより、ポリシリコン膜及びシリコン窒化膜をパターニングしてゲート電極３ａ及びゲート上保護層４ａを形成する。なお、ゲート電極３ａには、Ｎ型不純物（Ｐチャネル型ＭＩＳトランジスタにはＰ型不純物）がドープされている。
【００５３】
次に、図４ｂに示す工程で、基板の全面上に、厚みが１０〜２０ｎｍの薄いノンドープ酸化膜１５（例えばＮＳＧ膜）と、厚みが４０〜６０ｎｍのドープト酸化膜１６（ＢＰＳＧ膜，ＰＳＧ膜，ＢＳＧ膜など）とを順に堆積する。
【００５４】
次に、図４ｃに示す工程で、異方性エッチングを行って、ゲート電極３ａの側面上に第１サイドウォール１５ａと、第２サイドウォール１６ａとを形成する。そして、ゲート電極３ａ，ゲート上保護層４ａ及び各サイドウォール１５ａ，１６ａをマスクとして、砒素イオンを、傾き角７°，注入エネルギー３０〜５０ｋｅＶ，ドーズ量３〜５×１０15／ｃｍ2 の条件で注入して、高濃度ソース・ドレイン領域９を形成する。その後、高濃度ソース・ドレイン領域９にドープされた不純物を活性化するために、９００〜１０００℃，１０〜３０ｓｅｃの条件で第１回目のＲＴＡを行なう。
【００５５】
なお、第１サイドウォール１５ａと第２サイドウォール１６ａとの間に薄い窒化膜を介在させてもよい。
【００５６】
次に、図４ｄに示す工程で、第１サイドウォール１５ａを残して、第２サイドウォール１６ａのみを選択的に除去する。その際、ＨＦの気相エッチングを行なうことにより、選択エッチングを容易に行なうことができる。すなわち、ＨＦの気相エッチングにおいては、ＢＰＳＧ膜等のドープト酸化膜に対するエッチング速度がＮＳＧ膜等のノンドープ酸化膜に対するエッチング速度よりも２桁程度速いので、ドープト酸化膜を選択的にエッチング除去することが可能となる。なお、このとき、オーバーエッチング量によっても異なるが、ゲート絶縁膜２のうち基板上に露出している部分は除去されることが多い。
【００５７】
その後、ゲート電極３ａ，ゲート上保護層４ａ及び第１サイドウォール１５ａをマスクとして、リンイオン（Ｐ+ ）を、傾き角７〜４０°，注入エネルギー２０〜３０ｋｅＶ，ドーズ量約５×１０13／ｃｍ2 の条件で注入して、低濃度ソース・ドレイン領域６を形成する。なお、低濃度ソース・ドレイン領域６に代えてエクステンション領域を形成してもよく、その場合には、砒素イオン（Ａｓ）を、注入エネルギー１０〜２０ｋｅＶ，ドーズ量５×１０14／ｃｍ2 の条件で注入する。
【００５８】
さらに、ゲート電極３，ゲート上保護層４ａ及び第１サイドウォール１５ａをマスクとして、ボロンイオン（又はフッ化ボロンイオン）を、傾き角２０〜４０°，注入エネルギー１０〜５０ｋｅＶ，ドーズ量１〜５×１０13／ｃｍ2 の条件で注入し、パンチスルーストッパー用のポケット注入領域Ｒpoを形成する。なお、このポケット注入領域Ｒpoは、必ずしも必要ではない。
【００５９】
そして、低濃度ソース・ドレイン領域６及びポケット注入領域Ｒpoにドープされた不純物を活性化するために、８５０〜９００℃，１０〜３０ｓｅｃの条件で第２回目のＲＴＡを行なう。
【００６０】
その後、本実施形態においても、第１の実施形態と同様に、図２ａ〜図２ｃに示すセルフアラインコンタクト形成工程を行なう。
【００６１】
本実施形態においても、第２サイドウォール１６ａを除去してから全面保護膜１２を堆積しているので、第１の実施形態と同様の効果を発揮することができる。すなわち、相隣接するゲート電極３ａ同士の間隙を全面保護膜１２で埋めることなくＳＡＣ構造の半導体装置を形成することができる。
【００６２】
加えて、本実施形態では、高濃度ソース・ドレイン領域９を形成してから第１回目のＲＴＡを行ない、低濃度ソース・ドレイン領域６を形成してから第２回目のＲＴＡを第１回目のＲＴＡによりも低温で行なうので、第１の実施形態に比べて低濃度ソース・ドレイン領域６の拡散範囲を狭めて、短チャネル効果に対する耐性の高いＭＩＳトランジスタを形成することができる。すなわち、サリサイド構造を有するＭＩＳトランジスタのように高濃度ソース・ドレイン領域９の表面部をシリサイド化したときのリークを抑制し，かつ，接合容量を低減するためには、高濃度ソース・ドレイン領域９の拡散深さをある程度深くすることが好ましい。しかし、そのために活性化のための熱処理を高温で行なうと、低濃度ソース・ドレイン領域６（又はエクステンション領域）が広がりすぎて、短チャネル効果が助長されることになる。それに対し、本実施形態のように、高濃度ソース・ドレイン領域９の活性化のための熱処理を先に行なうことで、低濃度ソース・ドレイン領域６（又はエクステンション領域），ポケット注入領域Ｒpo及び高濃度ソース・ドレイン領域９の不純物濃度プロファイルを所望の状態に制御することが容易となり、パンチスルーなどの短チャネル効果を確実に抑制することができる。
【００６３】
（第３の実施形態）
図５ａ〜図６ｂは、本発明の第３の実施形態における半導体装置であるＮチャネル型ＭＩＳトランジスタの製造工程を示す断面図である。なお、Ｐチャネル型ＭＩＳトランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、基本的には図５ａ〜図６ｂに示す工程と同じ工程を行なう。本実施形態においては、上記第２の実施形態の製造工程に、高濃度ソース・ドレイン領域の表面部をシリサイド化する工程を付加した場合について説明する。そして、基板上にはシリサイド化工程において基板上に露出するシリサイド化されないシリコン層（非シリサイド化領域）がある場合（たとえばメモリセルトランジスタのソース・ドレイン領域）について説明し、そのような場合におけるシリサイド化領域に本発明を適用したときの製造工程について説明するものとする。
【００６４】
まず、図５ａに示す工程で、Ｓｉ基板１上に、素子分離領域（図示せず）を形成した後、以下の工程によって、素子分離領域によって囲まれる活性領域にＭＩＳトランジスタを形成するための工程を行なう。まず、熱酸化工程を行なってＳｉ基板１の主面上に厚みが約３ｎｍのシリコン酸化膜を形成した後、窒化処理を行なって酸窒化シリコンからなるゲート絶縁膜２を形成する。そして、ゲート絶縁膜２の上に、ポリシリコンからなるゲート電極３ａと、窒化シリコンからなるゲート上保護層４ａとを形成する。このとき、図示しないが、上記従来の技術において説明した図７ａに示す工程と同じ工程を行なう。すなわち、ポリシリコン膜及びシリコン窒化膜を堆積した後に、フォトリソグラフィー及びドライエッチングを行なうことにより、ポリシリコン膜及びシリコン窒化膜をパターニングしてゲート電極３ａ及びゲート上保護層４ａを形成する。なお、ゲート電極３ａには、Ｎ型不純物（Ｐチャネル型ＭＩＳトランジスタにはＰ型不純物）がドープされている。
【００６５】
次に、図５ｂに示す工程で、基板の全面上に、厚みが１０〜２０ｎｍの薄いノンドープ酸化膜１５（例えばＮＳＧ膜）と、厚みが４０〜６０ｎｍのドープト酸化膜１６（ＢＰＳＧ膜，ＰＳＧ膜，ＢＳＧ膜など）とを順に堆積する。
【００６６】
次に、図５ｃに示す工程で、異方性エッチングを行って、ゲート電極３ａの側面上に第１サイドウォール１５ａと、第２サイドウォール１６ａとを形成する。そして、ゲート電極３ａ，ゲート上保護層４ａ及び各サイドウォール１５ａ，１６ａをマスクとして、砒素イオンを、傾き角７°，注入エネルギー３０〜５０ｋｅＶ，ドーズ量３〜５×１０15／ｃｍ2 の条件で注入して、高濃度ソース・ドレイン領域９を形成する。その後、高濃度ソース・ドレイン領域９にドープされた不純物を活性化するために、９００〜１０００℃，１０〜３０ｓｅｃの条件で第１回目のＲＴＡを行なう。
【００６７】
なお、第１サイドウォール１５ａと第２サイドウォール１６ａとの間に薄い窒化膜を介在させてもよい。
【００６８】
次に、図５ｄに示す工程で、基板の全面上に、後のシリサイド化工程において非シリサイド化領域（図示しないが、たとえばメモリセルアレイ領域）をマスクするための厚みが１００ｎｍ程度のシリコン酸化膜１７を堆積する。そして、シリコン酸化膜１７をパターニングする前に、リンイオンを、傾き角が７°，注入エネルギーが１５０〜２００ｋｅＶ，ドーズ量が１．０×１０14〜１．０×１０15 ／ｃｍ2 の条件でＳｉ基板１内に注入する。これにより、図５ｄに示すシリサイド化領域においては、ゲート電極３ａ，ゲート上保護層４ａ及び各サイドウォール１５ａ，１６ａに加えて、シリコン酸化膜１７がマスクとして機能するので、高濃度ソース・ドレイン領域９の下方で、ゲート電極３ａから離れた領域にＮ- 領域１８が形成される。
【００６９】
このＮ- 領域１８を設けることによって、ソース・ドレインの接合容量やリーク電流を低減することができる。
【００７０】
次に、図６ａに示す工程で、フォトレジスト膜をマスクとするエッチングにより、シリコン酸化膜１７をパターニングする。このとき、図示しないが非シリサイド化領域においてはシリコン酸化膜１７が残存しているが、図６ａに示すシリサイド化領域においては、シリコン酸化膜１７は除去される。
【００７１】
その後、基板上に、Ｔｉ，Ｗ等のリフラクトリ金属膜を形成した後、熱処理により、リフラクトリ金属と高濃度ソース・ドレイン領域９の表面部のシリコンとを反応させ、リフラクトリ金属の未反応部分を除去した後、シリサイドの構造を安定な構造に変化させるための熱処理を行なって、高濃度ソース・ドレイン領域９の上にシリサイド膜１９を形成する。
【００７２】
次に、図６ｂに示す工程で、第１サイドウォール１５ａを残して、第２サイドウォール１６ａのみを選択的に除去する。その際、ＨＦの気相エッチングを行なうことにより、選択エッチングを容易に行なうことができる。すなわち、ＨＦの気相エッチングにおいては、ＢＰＳＧ膜等のドープト酸化膜に対するエッチング速度がＮＳＧ膜等のノンドープ酸化膜に対するエッチング速度よりも２桁程度速いので、ドープト酸化膜を選択的にエッチング除去することが可能となる。
【００７３】
その後、ゲート電極３ａ，ゲート上保護層４ａ及び第１サイドウォール１５ａをマスクとして、リンイオン（Ｐ+ ）を、傾き角７〜４０°，注入エネルギー２０〜３０ｋｅＶ，ドーズ量約５×１０13／ｃｍ2 の条件で注入して、低濃度ソース・ドレイン領域６を形成する。なお、低濃度ソース・ドレイン領域６に代えてエクステンション領域を形成してもよく、その場合には、砒素イオン（Ａｓ）を、注入エネルギー１０〜２０ｋｅＶ，ドーズ量５×１０14／ｃｍ2 の条件で注入する。
【００７４】
さらに、ゲート電極３，ゲート上保護層４ａ及び第１サイドウォール１５ａをマスクとして、ボロンイオン（又はフッ化ボロンイオン）を、傾き角２０〜４０°，注入エネルギー１０〜５０ｋｅＶ，ドーズ量１〜５×１０13／ｃｍ2 の条件で注入し、パンチスルーストッパー用のポケット注入領域Ｒpoを形成する。なお、このポケット注入領域Ｒpoは、必ずしも必要ではない。
【００７５】
そして、低濃度ソース・ドレイン領域６及びポケット注入領域Ｒpoにドープされた不純物を活性化するために、８５０〜９００℃，１０〜３０ｓｅｃの条件で第２回目のＲＴＡを行なう。
【００７６】
その後、本実施形態においても、第１の実施形態と同様に、図２ａ〜図２ｃに示すセルフアラインコンタクト形成工程を行なう。
【００７７】
なお、上述の説明においては、第２の実施形態の製造工程にシリサイド化工程を付加した場合について説明したが、第１の実施形態の製造工程にシリサイド化工程を付加することもできる。その場合には、図１ｃに示す工程の後に、シリコン酸化膜１７を堆積してからイオン注入によりＮ- 領域１８を形成した後に、シリコン酸化膜１７をパターニングする。その後、図６ａ，図６ｂに示すようなシリサイド化工程を行なってから、図１ｄに示す工程に進めばよい。
【００７８】
また、図５ｄに示す工程を行なうタイミングは、非シリサイド化領域を覆うフォトレジスト膜を形成した後であっても、フォトレジスト膜を形成する前であってもよいものとする。
【００７９】
本実施形態によると、上記第１，第２の実施形態の効果に加えて、以下の効果を発揮することができる。
【００８０】
すなわち、非シリサイド化領域をマスクするためのシリコン酸化膜１７をパターニングする直前の状態を利用して、高濃度ソース・ドレイン領域９の下方にＮ- 領域１８を設けたので、高濃度ソース・ドレイン領域９の表面部がシリサイド化されることによってリーク電流が増大するという不具合を抑制できる。また、高濃度ソース・ドレイン領域９の接合容量を低減することで、ＭＩＳトランジスタの動作の高速化をも実現することができる。
【００８１】
【発明の効果】
本発明の半導体装置によれば、ゲート電極の側面上にＬ字状のサイドウォールのみを設けた状態で、ゲート電極を絶縁膜で覆う構造としたので、ゲート電極間が狭くなっても半導体基板へのコンタクトが十分とれる半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の製造工程のうち低濃度ソース・ドレイン領域等を形成するまでの工程を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造工程のうちセルフアラインコンタクトを形成する工程を示す断面図である。
【図３】本発明の第１の実施形態におけるゲート電極同士が近接している場合の全面保護膜の形成状態を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置の製造工程のうち低濃度ソース・ドレイン領域等を形成するまでの工程を示す断面図である。
【図５】本発明の第３の実施形態における半導体装置の製造工程のうちリーク防止用のＮ- 領域を形成するまでの工程を示す断面図である。
【図６】本発明の第３の実施形態における半導体装置の製造工程のうちシリサイド化工程を示す断面図である。
【図７】従来の一般的なセルフアラインコンタクト構造を有する半導体装置の製造工程を示す断面図である。
【図８】従来の一般的なセルフアラインコンタクト構造を有する半導体装置の製造工程によって形成される半導体装置の不具合を示す断面図である。
【図９】従来の全面被覆窒化膜を設けたときの半導体装置の製造工程の一部を示す断面図である。
【図１０】従来の半導体装置におけるゲート電極同士が近接している場合の全面被覆窒化膜の形成状態を示す断面図である。
【符号の説明】
１    Ｓｉ基板
２    ゲート酸化膜
３ａ  ゲート電極
４ａ  ゲート上保護層
６    低濃度ソース・ドレイン領域
９    高濃度ソース・ドレイン領域
１０  層間絶縁膜
１１  プラグ電極
１２  全面保護膜
１５  ノンドープ酸化膜
１５ａ  第１サイドウォール
１６  ドープト酸化膜
１６ａ  第２サイドウォール
１７  シリコン酸化膜
１８  Ｎ- 領域
１９  シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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