(57)【特許請求の範囲】
【請求項１】
入力される周波数変調信号とクロック信号を受信し、入力される周波数変調信号のエッジごとに応答して所定のパルス幅を有するパルス出力信号を生成し、該パルス出力信号ごとにクロック信号に同調し、該パルス出力信号ごとに所定のパルス幅を有するパルス回路と、
該パルス出力信号を受信し、入力される周波数変調信号の周波数に応答して復調された出力信号の大きさのためにパルス出力信号から復調出力信号を生成する低域通過フィルタ−とを備え、
該パルス回路は、
入力される周波数変調信号およびパルス信号を受信し、該入力される周波数変調信号を上昇エッジごとに応答して第１パルス信号を生成し、該第１パルス信号はクロック信号に同期し、更に第１パルス信号は所定のパルス幅を有する第１パルス発生部と、
入力される周波数変調信号およびパルス信号を受信し、該入力される周波数変調信号を下降エッジごとに応答して第２パルス信号を生成し、該第２パルス信号はクロック信号に同期し、第２パルス信号は所定のパルス幅を有する第２パルス発生部と、
第１と第２パルス信号を受信し、パルス出力信号を生成するために第１および第２パルス信号を組み合わせる合成部と、
を備えたことを特徴とするＦＭ復調回路。
【請求項２】
該第１パルス発生部は、
入力、出力、クロック及びクリア端子を有し、該第１フリップフロップのクロック端子は入力される周波数変調信号を受信する第１フリップフロップと、
入力、出力、インバータ出力、クロック及びクリア端子を有し、該入力端子は第１フリップフロップの出力端子に結合され、該クロック端子はクロック信号を受信し、該出力端子は該第１フリップフロップのクリア端子に結合され、第１パルス信号は入力される周波数変調信号とクロック信号に応答して第２フリップフロップのインバータ出力が発生される第２フリップフロップと、
入力、出力、インバータ出力、クロック及びクリア端子を有し、クロック端子はクロック信号の流れに同期され、該入力端子は該第２フリップフロップの出力端子に結合され、該出力端子は該第２フリップフロップのクリア端子に結合され、該インバータ出力端子は該クリア端子および該第１フリップフロップの入力端子に結合される第３フリップフロップとを備え、
該第２パルス発生部は入力及び出力端子を有し、該入力端子は入力される周波数変調信号が受信して同期される第１インバータと、
入力、出力、クロックおよびクリア端子を有し、該クロック端子は第１インバータの出力端子に結合される第４フリップフロップと、
入力、出力、インバータ出力、クロック及びクリア端子を有し、該入力端子は該第４フリップフロップの出力端子に結合され、該クロック端子はクロック信号を受信し、該出力端子は該第４フリップフロップのクリア端子に結合され、該第２パルス信号は入力される周波数変調信号とクロック信号に応答して該インバータ出力が発生される第５フリップフロップと、
入力、出力、インバータ出力、クロック及びクリア端子を有し、クロック端子はクロック信号を受信し、該入力端子は該第５フリップフロップの出力端子に結合され、該出力端子は該第５フリップフロップのクリア端子に結合され、該インバータ出力端子は該クリア端子および該第４フリップフロップの入力端子に結合される第６フリップフロップとを備えることを特徴とする請求項１に記載の復調回路。
【請求項３】
入力及び出力端子を有し、該入力端子はクロック信号を受信し、該出力端子は該第５フリップフロップおよび第６フリップフロップのクロック端子に結合される第２インバータと、
第１および第２入力端子と出力端子を有し、該第１入力端子は第３フリップフロップの反転出力端子に結合され、該第２入力端子は該第２インバータ出力端子に結合され、出力は第３フリップフロップのクリア端子に結合される第１ＮＯＲゲートと、
第１および第２入力端子と出力端子を有し、該第１入力は第６フリップフロップの反転出力端子に結合され、該第２入力端子は該第２インバータ出力端子に結合され、第２入力は第２インバータの出力端子に結合される第２ＮＯＲゲートと、
該第２フリップフロップの反転出力端子に結合される第１入力端子、該第５フリップフロップの反転出力端子に結合された該第２入力端子、出力端子を有し、該パルス出力信号はＮＡＮＤゲートの出力端子から出力する合成部と、
を更に備えることを特徴とする請求項２に記載の復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＦＭ（Frequency Modulation; 以下、“ＦＭ”という）復調回路に係り、より詳しくは一般的なディジタル素子を用いる簡単な構造のＦＭ復調回路に関する。
【０００２】
【従来の技術】
周波数変調信号を復調するための多数の方法が提示されている。代表的な方法としては、コイルを用いて位相変換させて復調する直交 (Quadrature) 復調方式、位相同期ル−プ（ Phase Locked Loop; 以下、“ＰＬＬ”という）を用いるＰＬＬ復調方式などがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の直交復調方式においては、外部のコイルを用いることが不便であり、コイルに代えて周波数弁別器を用いるときは高コストとなる短所がある。一方、ＰＬＬ復調方式は回路の構成が複雑であるという短所がある。
【０００４】
本発明は前記問題点を解決するために案出されたものであり、一般的なディジタル素子を用いる簡単な構造のＦＭ復調回路を提供することをその目的とする。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、請求項記載の第１の発明によるＦＭ復調回路は、入力される周波数変調信号の周波数に相応する大きさを有する信号を出力するＦＭ復調回路において、入力される周波数変調信号の上昇エッジごとに所定のパルス幅を有するパルス信号を発生する第１パルス発生部と、入力される周波数変調信号の下降エッジごとに所定のパルス幅を有するパルス信号を発生する第２パルス発生部と、前記第１パルス発生部及び第２パルス発生部で発生されたパルス信号を合成する合成部と、前記合成部で発生された合成パルス信号を入力して低域変換を行い、入力される周波数変調信号の周波数に相応する大きさを有する信号を出力する低域通過フィルタ−とを含むことを要旨とする。従って、一般的なディジタル素子を用いて簡単な構造にできる。
【０００６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
【０００７】
図１は本発明によるＦＭ復調回路の構成を示すブロック図である。図１に示した装置は、第１パルス発生部１０、第２パルス発生部２０、合成部３０及び低域通過フィルタ−（ＬＰＦ）４０を備えている。
【０００８】
前記第１パルス発生部１０は、ＦＭ信号の上昇エッジごとに所定のパルス幅を有する第１パルス信号を発生する。ここで、第１パルス信号のパルス幅は周波数変調信号の最小周期より小さいことが望ましい。
【０００９】
前記第２パルス発生部２０は、ＦＭ信号の下降エッジごとに所定のパルス幅を有する第２パルス信号を発生する。ここで、第２パルス信号のパルス幅は周波数変調信号の最小周期より小さいことが望ましい。
【００１０】
前記合成部３０は第１パルス信号と第２パルス信号を受け入れて、第１パルス信号と第２パルス信号が合成されたパルス列を発生する。
【００１１】
前記低域通過フィルタ−４０は合成部３０の出力を低域濾波して低域変換信号を出力する。ここで、低域通過フィルタ−４０から出力される信号は、入力される周波数変調信号の周波数に相応する大きさを有する。
【００１２】
図２は図１に示した第１パルス発生部１０、第２パルス発生部２０及び合成部３０の詳細な構成を示すブロック図である。
【００１３】
前記第１パルス発生部１０は、入力される周波数変調信号をそのクロック入力端子ＣＫに流入して周波数変調信号の上昇エッジごとに正の出力を発生する第１Ｄフリップフロップ１０ａと、第１Ｄフリップフロップ１０ａの正の出力をそのＤ入力として流入し、その正の出力を第１Ｄフリップフロップ１０ａのクリア入力として提供する第２Ｄフリップフロップ１０ｂと、及び第２Ｄフリップフロップ１０ｂの正の出力をそのＤ入力として流入し、その正の出力を第２Ｄフリップフロップ１０ｂのクリア入力として提供する第３Ｄフリップフロップ１０ｃとを備えている。
【００１４】
前記第２パルス発生部２０は、入力される周波数変調信号の反転信号をそのクロック入力端子ＣＫに流入して周波数変調信号の下降エッジごとに正の出力を発生する第４Ｄフリップフロップ２０ａと、第４Ｄフリップフロップ２０ａの正の出力をそのＤ入力として流入し、その正の出力を第４Ｄフリップフロップ２０ａのクリア入力として提供する第５Ｄフリップフロップ２０ｂと、及び第５Ｄフリップフロップ２０ｂの正の出力をそのＤ入力として流入し、その正の出力を第５Ｄフリップフロップ２０ｂのクリア入力として提供する第６Ｄフリップフロップ２０ｃとを備えている。
【００１５】
ここで、第２Ｄフリップフロップ１０ｂ及び第５Ｄフリップフロップ２０ｂは、クロック信号に応答して動作する。一方、第３Ｄフリップフロップ１０ｃ及び第６Ｄフリップフロップ２０ｃはインバータ２０ｈを介して反転されたクロック信号に応答して動作する。
【００１６】
前記合成部３０は、第２Ｄフリップフロップ１０ｂの負の出力と第５Ｄフリップフロップ２０ｂの負の出力とを入力してＮＡＮＤ演算を行う。
【００１７】
図１及び図２に示した装置の動作を詳しく説明する。
【００１８】
第１パルス発生部１０の第１Ｄフリップフロップ１０ａは、ＦＭ信号をクロック入力として流入してＦＭ信号の上昇エッジで正の出力を発生させる。
【００１９】
第２Ｄフリップフロップ１０ｂと第３Ｄフリップフロップ１０ｃは、第１Ｄフリップフロップ１０ａの出力をそれに印加されるクロック信号の１周期ほど遅らせて出力する。この際、第２Ｄフリップフロップ１０ｂと第３フリップフロップ１０ｃの出力はそれぞれ第１ＮＯＲゲ−ト１０ｄ、第２ＮＯＲゲ−ト１０ｅを通してリセット信号と負論理和してすぐ前のフリップフロップのクリア入力として提供される。かつ、第３Ｄフリップフロップ１０ｃはその負の出力を第１Ｄフリップフロップ１０ａのＤ入力として提供すると共に、第４ＮＯＲゲ−ト１０ｇ及び第３ＮＯＲゲ−ト１０ｆを通してそのクリア入力として提供する。
【００２０】
したがって、第１パルス発生部１０はＦＭ信号の上昇エッジごとに一つのパルス信号を発生する。このパルス信号の周期は第２Ｄフリップフロップ１０ｂ及び第３Ｄフリップフロップ１０ｃに印加されるクロック信号の周期と同一である。
【００２１】
第２パルス発生部２０は、ＦＭ信号の下降エッジでクロック信号の周期に該当する周期を有する一つのパルス信号を発生することと、入力されるＦＭ信号がインバ−タ２０ｆを通して第４Ｄフリップフロップ２０ａのクロック入力端子に入力されることを除いては、第１パルス発生部１０の動作と同一である。
【００２２】
合成部３０は第１パルス発生部１０の第２Ｄフリップフロップ１０ｂで発生されたパルス信号と第２パルス発生部２０の第５Ｄフリップフロップ２０ｂで発生されたパルス信号とを入力してＮＡＮＤ演算を行う。その結果、ＦＭ信号周波数の２倍の周波数を有するパルス列が出力される。
【００２３】
低域通過フィルタ−４０は合成部３０の出力を低域濾波して低域変換信号を出力する。これにより、ＤＣレベルの出力が得られる。低域変換信号の大きさはＦＭ変調信号の周波数に相応する。
【００２４】
図３は図２に示した装置の動作を示す波形図である。ここで、図３のＡはクロック信号の波形を示すものであり、図３のＢは第３のＤフリップフロップ１０ｃの負の出力を示すものであり、図３のＣは入力されるＦＭ信号の波形を示すものであり、図３のＤは第１Ｄフリップフロップ１０ａの正の出力を示すものであり、図３のＥは第２Ｄフリップフロップ１０ｂの正の出力を示すものであり、図３のＦは第３Ｄフリップフロップ１０ｃの正の出力を示すものである。
【００２５】
図３のＧは第４Ｄフリップフロップ２０ａの正の出力を示すものであり、図３のＨは第５Ｄフリップフロップ２０ｂの正の出力を示すものであり、図３のＩは第６Ｄフリップフロップ２０ｃの正の出力を示すものである。
【００２６】
図３のＪは第６Ｄフリップフロップ２０ｃの負の出力を示すものであり、図３のＫは第２Ｄフリップフロップ１０ｂの負の出力を示すものであり、図３のＬは第５Ｄフリップフロップ２０ｂの負の出力を示すものであり、図３のＭは合成部３０の出力を示すものである。
【００２７】
図４（Ａ）、図４（Ｂ）は図１に示した低域通過フィルタ−４０の動作を示す波形図である。図４（Ａ）は本発明のＦＭ復調回路に入力されるＦＭ変調信号の波形を示すものであり、図４（Ｂ）は出力信号の波形を示すものである。図４（Ａ）、図４（Ｂ）に示したように、ＦＭ復調動作を行うことがわかる。
【００２８】
【発明の効果】
上述したように第１の発明によるＦＭ復調回路は、入力される周波数変調信号の上昇エッジごとに所定のパルス幅を有するパルス信号を発生する第１パルス発生部と、前記入力される周波数変調信号の下降エッジごとに所定のパルス幅を有するパルス信号を発生する第２パルス発生部と、前記第１パルス発生部及び第２パルス発生部で発生されたパルス信号を合成する合成部と、前記合成部で発生された合成パルス信号を入力して低域変換を行い、入力される周波数変調信号の周波数に相応する大きさを有する信号を出力する低域通過フィルタ−とを含むので、ＦＭ復調回路は簡単な構成を有し、かつ、外部にコイルなどの特別な部品を用いることなく、クロック信号のみで動作する回路を構成することができる。
【図面の簡単な説明】
【図１】本発明によるＦＭ復調回路の構成を示すブロック図である。
【図２】図１に示した第１パルス発生部、第２パルス発生部及び合成部の詳細な構成を示すブロック図である。
【図３】Ａ〜Ｍは図２に示した装置の動作を示す波形図である。
【図４】図１に示した装置の動作を示す波形図である。
【符号の説明】
１０  第１パルス発生部
２０  第２パルス発生部
３０  合成部
４０  低域通過フィルタ−
１０ａ〜１０ｃ、２０ａ〜２０ｃ  Ｄフリップフロップ
２０ｆ、２０ｇ  インバータ
【図１】
0003820295.tif 000002
【図２】
0003820295.tif 000003
【図３】
0003820295.tif 000004
【図４】
0003820295.tif 000005