(57)【特許請求の範囲】
【請求項１】
記録媒体から読み出された信号の高域成分を除去するためのアナログフィルタと、
前記アナログフィルタから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータに入力される前記アナログ信号のサンプリングを、前記デジタル信号を処理する際のクロック周波数よりも高い周波数で行わせるデジタルＰＬＬと、
前記Ａ／Ｄコンバータによって変換されたデジタル信号に前記Ａ／Ｄコンバータのサンプリング周波数でデジタル信号処理を施すことにより低域における量子化ノイズを低減するための第１のデジタルフィルタと、
前記デジタルＰＬＬにて生成された、前記アナログ信号におけるサンプリング周波数のＭ分の１の周波数である信号で、前記第１のデジタルフィルタから出力された信号をサンプリングすることにより間引きする第１のレジスタと、
前記第１のレジスタによってサンプリングされたデジタル信号に前記Ａ／Ｄコンバータのサンプリング周波数のＭ分の１の周波数でデジタル信号処理を施すことにより高域成分を除去して波形整形を行う第２のデジタルフィルタと、
前記デジタルＰＬＬにて生成された、前記アナログ信号におけるサンプリング周波数のＭ・Ｎ分の１の周波数である信号で、前記第２のデジタルフィルタから出力された信号をサンプリングすることにより間引きする第２のレジスタと
を備える半導体集積回路装置。
【請求項２】
前記デジタルＰＬＬは、
電圧値に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の発振信号をＭ分の１に分周して前記第１のレジスタ及び第２のデジタルフィルタに出力する第１の分周器と、
前記第１の分周器の出力信号をＮ分の１に分周して前記第２のレジスタに出力する第２の分周器と
を備える請求項１に記載の半導体集積回路装置。
【請求項３】
前記デジタルＰＬＬは、
前記第１のレジスタから出力されるデジタル信号と基準値とに基づいて前記デジタル信号の信号ポイントと最適な信号ポイントとの位相差を検出する位相差検出回路と、
前記位相差検出回路の検出結果に基づいて、前記第１のレジスタにサンプリングされるデジタル信号の信号ポイントを変更させるための変更手段と
を更に備える請求項２に記載の半導体集積回路装置。
【請求項４】
前記変更手段は、前記位相差検出回路の検出結果に基づいて前記第１の分周器が分周する信号へのパルス挿入又はパルス削除を行う請求項３に記載の半導体集積回路装置。
【請求項５】
前記位相差検出回路は、
信号ポイントにおける波形の傾斜を算出するための傾斜算出回路と、
第１の基準値とデジタル信号との大小を比較する比較回路と、
前記傾斜算出回路によって算出された傾斜と、前記比較回路の比較結果と、デジタル信号の符号とに基づいて該デジタル信号の信号ポイントが最適な信号ポイントかどうかを推定する信号ポイント推定回路と、
前記信号ポイント推定回路の推定結果及びデジタル信号並びに第２の基準値に基づいて前記信号ポイントの位相を判定する位相判定回路と
を備える請求項３又は４に記載の半導体集積回路装置。
【請求項６】
前記デジタルＰＬＬは、デジタル信号の信号ポイントが最適な信号ポイントに変更された後、前記位相差検出回路の検出結果に基づいて前記電圧制御発振器の出力信号の周波数制御を行うための制御回路を更に備える請求項３〜５のいずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係り、詳しくはデータ記録装置のリード／ライトに必要な信号処理を行うためのリードチャネル半導体集積回路装置（以下、ＩＣという）に関する。
【０００２】
近年、データ記録装置の記録密度の上昇に伴い、信号処理が複雑化している。また、信号帯域が上昇し、リードチャネルＩＣへのアナログフィルタの作り込みがむずかしくなりつつある。このため、信号処理のデジタル化を図る必要がある。
【０００３】
【従来の技術】
図８は、従来の磁気ディスク装置におけるリードチャネルＩＣ１０を示す。読み取りヘッド（図示しない）によって磁気ディスクから読み出されたアナログデータは増幅器（図示しない）によって増幅され、その増幅信号は自動利得制御回路（アンプ）（以下、ＡＧＣという）１１に入力される。ＡＧＣ１１は、電流出力式のＤ／Ａコンバータ（ＩＤＡＣ）１５から供給される利得補正信号ｇｃに基づいて利得が制御され、前記増幅器から入力される信号に基づいて、所定レベルの出力信号をアナログフィルタ１２に出力する。
【０００４】
前記アナログフィルタ１２は高次のフィルタであり、ＡＧＣ１１の出力信号における高域成分を除去してＡ／Ｄコンバータ１３に出力する。
Ａ／Ｄコンバータ１３は、デジタルＰＬＬ（ＤＰＬＬ）１４から出力される周波数ｆｓ０のサンプリングクロックに基づいて動作し、アナログフィルタ１２から出力されるアナログ信号を複数ビット、この例では６ビットのデジタル信号に変換し、そのデジタル信号を、ＤＰＬＬ１４におけるデジタルフィルタ１８に出力する。
【０００５】
デジタルＰＬＬ１４は磁気ディスクから読み出されたアナログ信号における最適な信号ポイントを求めるために、Ａ／Ｄ変換されたデジタル信号に信号処理を加えて位相成分を算出する。すなわち、デジタルフィルタ１８は、Ａ／Ｄコンバータ１３から出力されるデジタル信号からノイズ成分を除去し、信号処理回路（図示略）に出力する。また、デジタルフィルタ１８はデジタル信号のレベルを検出してその検出信号をＩＤＡＣ１５に出力するとともに、デジタル信号の周波数を検出してその検出信号をＩＤＡＣ１９に出力する。
【０００６】
ＰＬＬ回路１６は所定周波数の基準信号を入力し、その基準信号に基づく制御信号をチャージポンプ１７に出力する。チャージポンプ１７はＰＬＬ回路１６から出力される制御信号に基づいてループフィルタ２０をチャージ又はディスチャージさせるための制御電流を供給する。
【０００７】
リード用の電圧制御発振器（以下、ＶＣＯという）２１はループフィルタ２０から出力される電圧信号Ｄｏに基づく周波数信号をサンプリングクロックとしてＡ／Ｄコンバータ１３に出力する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のリードチャネルＩＣ１０におけるＡ／Ｄコンバータ１３は多ビットのデジタル信号を出力する構成であるため、回路規模が大きくなるとともに、Ａ／Ｄコンバータ１３の動作速度と変換精度を向上することはむずかしい。
【０００９】
また、リードチャネルＩＣ１０では、Ａ／Ｄコンバータ１３の最適なサンプリングタイミングを決定するために、ＤＰＬＬ１４におけるリード用ＶＣＯ２１の周波数信号の調整が必須であった。
【００１０】
また、Ａ／Ｄコンバータ１３の前段のアナログフィルタ１２は高次のものが必要となり、回路規模が増大するとともに、安定した特性を得ることが困難になりつつある。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的は、回路の増大を抑制でき、動作速度の高速化及び変換精度の高精度化を図ることができる半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、記録媒体から読み出された信号の高域成分を除去するためのアナログフィルタと、アナログフィルタから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄコンバータと、Ａ／Ｄコンバータに入力される前記アナログ信号のサンプリングを、デジタル信号を処理する際のクロック周波数よりも高い周波数で行わせるデジタルＰＬＬと、Ａ／Ｄコンバータによって変換されたデジタル信号にＡ／Ｄコンバータのサンプリング周波数でデジタル信号処理を施すことにより低域における量子化ノイズを低減するための第１のデジタルフィルタと、デジタルＰＬＬにて生成された、アナログ信号におけるサンプリング周波数のＭ分の１の周波数である信号で、第１のデジタルフィルタから出力された信号をサンプリングすることにより間引きする第１のレジスタと、第１のレジスタによってサンプリングされたデジタル信号に前記Ａ／Ｄコンバータのサンプリング周波数のＭ分の１の周波数でデジタル信号処理を施すことにより高域成分を除去して波形整形を行う第２のデジタルフィルタと、デジタルＰＬＬにて生成された、アナログ信号におけるサンプリング周波数のＭ・Ｎ分の１の周波数である信号で、第２のデジタルフィルタから出力された信号をサンプリングすることにより間引きする第２のレジスタとを備える。
【００１３】
（作用）
本発明では、アナログ信号はアナログ（アンチエイリアシング）フィルタによって高域成分、例えば、Ａ／Ｄコンバータのサンプリング周波数の２分の１以上の帯域が除去された後、Ａ／Ｄコンバータによって低ビットのデジタル信号に変換される。Ａ／ＤコンバータによるＡ／Ｄ変換はデジタル信号処理におけるクロック周波数よりも高い周波数で行われる。デジタル信号の高域成分はデジタルフィルタによって除去される。
【００１４】
【発明の実施の形態】
以下、本発明を具体化した実施の一形態を図１〜図７に従って説明する。
図１は、磁気ディスクに書き込まれたデータを読み出すための記録データ再生装置の概略を示す。
【００１５】
磁気ディスク駆動装置内に設けられる読み取りヘッド３１は、磁気ディスクに書き込まれているアナログデータを読み出して増幅器３２に出力する。増幅器３２は、読み取りヘッド３１によって読み出されたアナログデータを増幅して、増幅したアナログ信号をリードチャネルＩＣ３０内のＡＧＣ３３に出力する。
【００１６】
ＡＧＣ３３は、外部から入力される利得補正信号ｇｃに基づいて利得が制御され、前記増幅器３２から入力される信号に基づいて、所定レベルの出力信号Ｓ３３を本形態におけるオーバーサンプリングＡ／Ｄコンバータ９０に出力する。
【００１７】
オーバーサンプリングＡ／Ｄコンバータ９０は、アナログフィルタ３４、Ａ／Ｄコンバータ３５、第１及び第２のデジタルフィルタ３６，３８、第１及び第２のダウンサンプリングレジスタ３７，３９、及びデジタルＰＬＬ４１を備える。
【００１８】
アナログフィルタ３４は低次のローパスフィルタであり、ＡＧＣ３３の出力信号Ｓ３３における高域成分を除去した信号Ｓ３４をＡ／Ｄコンバータ３５に出力する。
【００１９】
Ａ／Ｄコンバータ３５はデジタル信号ＤＰＬＬ４１から出力される周波数ｆｓのサンプリングクロックに基づいて動作し２進補数の２ビットのデジタル信号を出力するものであり、アナログフィルタ３４から出力されるアナログ信号Ｓ３４を符号ビットを含む２ビットのデジタル信号Ｓ３５に変換して、第１のデジタルフィルタ３６に出力する。図３（ａ）はアナログフィルタ３４から出力されるアナログ信号Ｓ３４の波形と、Ａ／Ｄコンバータ３５のサンプリングタイミングを示している。
【００２０】
第１のデジタルフィルタ３６はＩＩＲ(infinite  impulse response)であり、本形態ではデジタルフィルタ３６の伝達関数は｛（１−Ｚ-n）／（１−Ｚ-1）｝2 である。なお、ｎは自然数であり、ｎの値はオーバーサンプリングＡ／Ｄコンバータ９０のオーバーサンプリング比に応じて決定される。
【００２１】
デジタルフィルタ３６は、ＤＰＬＬ４１から出力される周波数ｆｓのサンプリングクロックに基づいて動作し、Ａ／Ｄコンバータ３５から出力されるデジタル信号Ｓ３５にデジタル信号処理を施すことにより、デジタル信号の低域における量子化ノイズを低減するとともに、高域成分を除去した複数ビット（本形態では４ビット）の信号Ｓ３６を出力する。
【００２２】
第１のダウンサンプリングレジスタ３７は、ＤＰＬＬ４１から出力される周波数ｆｓ／Ｍのサンプリングクロックに基づいて第１のデジタルフィルタ３６の出力をサンプリングする。図３（ｂ）は分周比Ｍを８とした場合の第１のダウンサンプリングレジスタ３７のサンプリングタイミングを示しており、第１のダウンサンプリングレジスタ３７はＡ／Ｄコンバータ３５のサンプリングタイミングの８回毎に１回のサンプリングを行うことにより、間引きしたデジタル信号Ｓ３７を出力する。
【００２３】
第２のデジタルフィルタ３８はＦＩＲ(finite impulse response) フィルタである。デジタルフィルタ３８は、ＤＰＬＬ４１から出力される周波数ｆｓ／Ｍのサンプリングクロックに基づいて動作し、第１のダウンサンプリングレジスタ３７から出力されるデジタル信号Ｓ３７にデジタル信号処理（波形等化、ローパスフィルタ）を施すことにより、デジタル信号の歪みをとって波形を整形するとともに、デジタル信号の高域成分を除去し、複数ビット（本形態では６ビット）のデジタル信号Ｓ３８を出力する。
【００２４】
第２のダウンサンプリングレジスタ３９は、ＤＰＬＬ４１から出力される周波数ｆｓ／（Ｍ×Ｎ）のサンプリングクロックに基づいて第２のデジタルフィルタ３８の出力をサンプリングする。図３（ｃ）は分周比Ｎを２とした場合の第２のダウンサンプリングレジスタ３９のサンプリングタイミングを示しており、第２のダウンサンプリングレジスタ３９は、第１のダウンサンプリングレジスタ３７のサンプリングタイミングの２回毎、すなわち、Ａ／Ｄコンバータ３５のサンプリングタイミングの１６回毎に１回のサンプリングを行うことにより、間引きしたデジタル信号Ｓ３９を出力する。
【００２５】
信号処理回路としての復号回路４０は、第２のダウンサンプリングレジスタ３９から出力されるデジタル信号Ｓ３９の復号動作を行い、復号した読み出しデータを他の信号処理回路に出力する。
【００２６】
ＤＰＬＬ４１はＡ／Ｄコンバータ３５によるアナログ信号Ｓ３３のサンプリングを、前記デジタル信号処理におけるクロック周波数の数十倍（Ｍ・Ｎ倍）の高い周波数で行わせる。ＤＰＬＬ４１は磁気ディスクから読み出されたアナログ信号における最適な信号ポイントを求めるために、Ａ／Ｄ変換されたデジタル信号に信号処理を加えて算出された位相成分に基づいて、前記第１，第２のダウンサンプリングレジスタ３７，３９のサンプリングタイミングを予め定められた最適なサンプリングタイミング付近に設定する。また、ＤＰＬＬ４１はほぼ最適なサンプリングタイミングが設定された後、サンプリングクロックの周波数ｆｓの微調整を行うことにより、Ａ／Ｄコンバータ３５及び第１，第２のダウンサンプリングレジスタ３７，３９のサンプリングタイミングを最適なサンプリングタイミングに設定する。
【００２７】
ＤＰＬＬ４１は、パルス挿入削除回路５０、分周器５１，５２、位相差検出回路５３、制御回路５４、ＩＤＡＣ５５、ループフィルタ５６、ＶＣＯ５７、１／２分周器５８を備える。
【００２８】
ＰＬＬ回路４２は所定周波数の基準信号ｆ０を入力し、その基準信号ｆ０に基づく制御信号Ｓ４２をチャージポンプ４３に出力する。チャージポンプ４３はＰＬＬ回路４２から出力される制御信号Ｓ４２に基づいてＤＰＬＬ４１におけるループフィルタ５６に制御電流を供給する。
【００２９】
ループフィルタ５６は抵抗Ｒ１及びコンデンサＣ１を備え、チャージポンプ４３から供給される制御電流に基づいてコンデンサＣ１がチャージ又はディスチャージされて電圧信号Ｓ５６を出力する。ＶＣＯ５７はループフィルタ５６から出力される電圧信号Ｓ５６に基づく周波数２・ｆｓの発振信号を出力する。
【００３０】
１／２分周器５８はＶＣＯ５７の発振信号の周波数を２分の１に分周した周波数ｆｓの信号を前記Ａ／Ｄコンバータ３５及びデジタルフィルタ３６に出力する。
【００３１】
パルス挿入削除回路５０は周波数２・ｆｓの信号を入力するとともに、１／２分周器５８の周波数ｆｓの出力信号を入力する。パルス挿入削除回路５０は位相差検出回路５３から出力される信号Ｓ５３に基づいて信号Ｓ５０を出力する。信号Ｓ５３は＋１，０，−１の３つの値を採る。信号Ｓ５３の値が０の場合、図７（ａ）に示すように、パルス挿入削除回路５０は周波数ｆｓの信号を選択して信号Ｓ５０として出力する。信号Ｓ５３の値が１の場合、図７（ｂ）に示すように、パルス挿入削除回路５０は周波数ｆｓの信号に対して周波数２・ｆｓの信号のパルスを挿入した信号Ｓ５３を出力する。また、信号Ｓ５３の値が−１の場合、図７（ｃ）に示すように、パルス挿入削除回路５０は周波数ｆｓの信号からパルスを削除した信号Ｓ５０を出力する。
【００３２】
分周器５１はパルス挿入削除回路５０の出力信号Ｓ５０の周波数をＭ分の１に分周し、周波数ｆｓ／Ｍの信号を前記第１のダウンサンプリングレジスタ３７、デジタルフィルタ３８及び位相差検出回路５３に出力する。分周器５２は分周器５１から出力される周波数ｆｓ／Ｍの信号をＮ分の１に分周し、周波数ｆｓ／Ｍ・Ｎの信号を前記第２のダウンサンプリングレジスタ３９に出力する。
【００３３】
図２に示すように、位相差検出回路５３は傾斜算出回路７１、比較回路７２、デコーダ７３及び位相判定回路７４を備える。位相差検出回路５３は、着目している信号ポイントが図４に示す予め定められた最適な信号ポイントＰＡ，ＰＢ，ＰＣ，ＰＤ，ＰＥ，ＰＦの位相に対して一致しているか、進んでいるか、又は遅れているかを判定し、判定結果の信号Ｓ５３を出力する。
【００３４】
傾斜算出回路７１は３つのレジスタ７５〜７７及び減算回路７８を備える。レジスタ７５は周波数ｆｓ／Ｍの信号に基づいて前記第１のダウンサンプリングレジスタ３７から出力されるデジタル信号Ｓ３７をラッチし、信号Ｓ７５を減算回路７８及びレジスタ７６に出力する。レジスタ７６は周波数ｆｓ／Ｍの信号に基づいてレジスタ７５の出力信号Ｓ７５をラッチし、信号Ｓ７６をレジスタ７７に出力する。レジスタ７７は周波数ｆｓ／Ｍの信号に基づいてレジスタ７６の出力信号Ｓ７６をラッチし、信号Ｓ７７を減算回路７８に出力する。減算回路７８はレジスタ７５の出力信号Ｓ７５からレジスタ７７の出力信号Ｓ７７を減算し、その減算結果の信号Ｓ７８をデコーダ７３に出力する。図５に示すように、傾斜算出回路７１は着目している信号ポイントの値Ｄn と、その信号ポイントの２つ前の信号ポイントの値Ｄn-2 との差を算出することにより、着目している信号ポイントにおける波形の傾斜を算出する。差（Ｄn −Ｄn-2 ）が正（０以上）の場合には、減算回路７８は論理値「０」の信号Ｓ７８を出力し、差（Ｄn −Ｄn-2 ）が負（０未満）の場合には、減算回路７８は論理値「１」の信号Ｓ７８を出力する。
【００３５】
比較回路７２は絶対値回路８１及び減算回路８２を備える。絶対値回路８１は前記レジスタ７５の出力信号を入力して絶対値化し、絶対値化した信号を減算回路８２に出力する。減算回路８２は信号Ｓ８１から図４に示す第１の基準値ＲＥＦ１を減算することにより、信号Ｓ８１が第１の基準値ＲＥＦ１よりも大きいか小さいかを比較し、比較結果の信号Ｓ８２をデコーダ７３に出力する。第１の基準値ＲＥＦ１には、前記信号ポイントＰＡ，ＰＢに対応する第１の値と、前記信号ポイントＰＤ，ＰＥに対応する第２の値と、前記信号ポイントＰＣ，ＰＦに対応する第３の値「０」との３つの値がある。第１の値と第２の値とは符号が異なるのみである。
【００３６】
信号Ｓ８１が基準値ＲＥＦ１よりも大きい場合には、減算回路８２は論理値「１」の信号Ｓ８２を出力し、信号Ｓ８１が基準ＲＥＦ１よりも小さい場合には、減算回路８２は論理値「０」の信号Ｓ８２を出力する。
【００３７】
デコーダ７３は、信号Ｓ７８、Ｓ８２及び信号Ｓ７５の符号ビットに基づいて、着目している信号ポイント（第２のダウンサンプリングレジスタ３９にサンプリングされる信号値（デジタル信号値））が図４に示す予め定められた最適な信号ポイントＰＡ，ＰＢ，ＰＣ，ＰＤ，ＰＥ，ＰＦのいずれのポイントに最も近いポイントかを推定し、推定結果の信号Ｓ７３を出力する。デコーダ７３による信号ポイントの推定を以下の表１に示す。
【００３８】
【表１】
0003733384.tif 000002
【００３９】
なお、表１における符号Ｘは＋又は−の値をとる。
例えば、第２のダウンサンプリングレジスタ３９にラッチされた信号値（信号ポイント）が図４に示すＰ１であるとする。すると、信号ポイントＰ１の傾斜は正であるため、信号Ｓ７８は論理値「０」となり、信号ポイントＰ１の値は第１の基準値ＲＥＦ１よりも大きいため、信号Ｓ８２は論理値「１」となる。また、信号ポイントＰ１の値は正であるため、符号は「０」となる。従って、表１から分かるように、信号ポイントＰ１は信号ポイントＰＡであると推定される。
【００４０】
位相判定回路７４は、信号Ｓ７５、信号Ｓ７３及び第２の基準値ＲＥＦ２に基づいて、第２のダウンサンプリングレジスタ３９にラッチされた信号値（信号ポイント）が第２の基準値ＲＥＦ２に対応する最適な信号ポイントでサンプリングされているかを判定し、入力信号から再生されたクロック（分周器５２の出力）の位相が一致しているか、進んでいるか、又は遅れているかを判定し、その判定結果の信号Ｓ５３を出力する。第２の基準値ＲＥＦ２には、前記信号ポイントＰＡ，ＰＢに対応する第１の値と、前記信号ポイントＰＤ，ＰＥに対応する第２の値と、前記信号ポイントＰＣ，ＰＦに対応する第３の値「０」との３つの値がある。第１の値と第２の値とは符号が異なるのみである。
【００４１】
すなわち、位相判定回路７４は信号Ｓ７３に基づいて、着目している信号ポイント（推定信号ポイント）に対応する第２の基準値ＲＥＦ２を選択する。そして、位相判定回路７４は信号Ｓ７５から第２の基準値ＲＥＦ２を減算し、その減算結果に基づいてサンプリングクロック（分周器５２の出力クロック）の位相が最適な信号ポイントの位相に対して一致しているか、最適な信号ポイントの位相よりも進んでいるか遅れているかを、以下の表２に示すように判定し、判定結果の信号Ｓ５３を出力する。着目している信号ポイントが最適なタイミングでサンプリングされていると判定すると、信号Ｓ５３の値を０となる。着目している信号ポイントが最適な信号ポイントの位相よりも進んでいると判定すると、信号Ｓ５３の値は−１となる。着目している信号ポイントが最適な信号ポイントの位相よりも遅れていると判定すると、信号Ｓ５３の値は＋１となる。
【００４２】
【表２】
0003733384.tif 000003
【００４３】
制御回路５４は位相差検出回路５３の出力信号Ｓ５３に基づく制御信号Ｓ５４をＩＤＡＣ５５に出力する。ＩＤＡＣ５５は制御回路５４の制御信号Ｓ５４に基づいてループフィルタ５６への制御電流の吐き出し又はループフィルタ５６からの制御電流の吸い込みを行う。
【００４４】
さて、上記のように構成されたリードチャネルＩＣ３０において、読み取りヘッド３１によって磁気ディスクに書き込まれているアナログデータが読み出されると、そのアナログデータは増幅器３２によって増幅される。増幅器３２によって増幅されたアナログ信号はＡＧＣ３３によって、所定レベルのアナログ信号Ｓ３３がＡ／Ｄコンバータ３５に出力される。
【００４５】
アナログ信号Ｓ３３はＡ／Ｄコンバータ３５によって周波数ｆｓのサンプリングクロックに基づいてサンプリングされ、デジタル信号Ｓ３５に変換される。デジタル信号Ｓ３５は第１のデジタルフィルタ３６によって周波数ｆｓのサンプリングクロックに基づいてデジタル信号処理され、複数ビットのデジタル信号Ｓ３６として出力される。デジタル信号Ｓ３６はサンプリングレジスタ３７によって周波数ｆｓ／Ｍのサンプリングクロックに基づいてサンプリングされる。
【００４６】
サンプリングレジスタ３７の出力信号Ｓ３７は第２のデジタルフィルタ３８によって周波数ｆｓ／Ｍのサンプリングクロックに基づいてデジタル信号処理され、高域成分を除去した複数ビットのデジタル信号Ｓ３８として出力される。デジタル信号Ｓ３８はサンプリングレジスタ３９によって周波数ｆｓ／Ｍ・Ｎのサンプリングクロックに基づいてサンプリングされる。サンプリングレジスタ３９から出力されるデジタル信号Ｓ３９は復号回路４０によって復号され、復号された読み出しデータは他の信号処理回路に出力される。
【００４７】
今、サンプリングレジスタ３７にサンプリングされた信号ポイントが図６（ａ）に示すＰ２であるとする。信号ポイントＰ２が信号ポイントＰＡであると推定されると、信号ポイントＰ２と基準値ＲＥＦ２との差は（０）であるため、前記表２から分かるように、信号ポイントＰ２は信号ポイントＰＡの位相に一致していると判定され、位相差検出回路５３の出力信号Ｓ５３の値は０となる。この信号Ｓ５３に基づいてパルス挿入削除回路５０によって図７（ａ）に示すように周波数ｆｓの信号が出力される。すると、分周器５１から出力される周波数ｆｓ／ＭのサンプリングポイントＳＰは図６（ａ）に示すように定常状態になる。その結果、次に着目すべき信号ポイントＰ３の位置は最適な信号ポイントＰＢから変更されない。
【００４８】
また、サンプリングレジスタ３７にサンプリングされた信号ポイントが図６（ｂ）に示すＰ４であるとする。信号ポイントＰ４が信号ポイントＰＡであると推定されると、信号ポイントＰ４と基準値ＲＥＦ２との差は（＋）であるため、前記表２から分かるように、信号ポイントＰ４は信号ポイントＰＡの位相よりも遅れていると判定され、位相差検出回路５３の出力信号Ｓ５３の値は＋１となる。この信号Ｓ５３が出力されている間、パルス挿入削除回路５０によって図７（ｂ）に示すように周波数ｆｓの信号に対して周波数２・ｆｓの信号のパルスが挿入される。すると、分周器５１から出力される周波数ｆｓ／ＭのサンプリングポイントＳＰは図６（ａ）に示す定常状態における周波数ｆｓ／ＭのサンプリングポイントＳＰよりも早くなる。その結果、本来、次に着目すべき信号ポイントはＰ５であるが、最適な信号ポイントＰＢに変更される。
【００４９】
さらに、サンプリングレジスタ３７にサンプリングされた信号ポイントが図６（ｃ）に示すＰ６であるとする。信号ポイントＰ６が信号ポイントＰＡであると推定されると、信号ポイントＰ６と基準値ＲＥＦ２との差は（−）であるため、前記表２から分かるように、信号ポイントＰ６は信号ポイントＰＡの位相よりも進んでいると判定され、位相差検出回路５３の出力信号Ｓ５３の値は−１となる。この信号Ｓ５３が出力されている間、パルス挿入削除回路５０によって図７（ｃ）に示すように周波数ｆｓの信号から破線で示すパルスが削除される。すると、分周器５１から出力される周波数ｆｓ／ＭのサンプリングポイントＳＰは図６（ａ）に示す定常状態における周波数ｆｓ／ＭのサンプリングポイントＳＰよりも遅くなる。その結果、本来、次に着目すべき信号ポイントはＰ７であるが、最適な信号ポイントＰＢに変更される。
【００５０】
図７（ｂ）に示すように信号Ｓ５０にパルスが挿入されたり、図７（ｃ）に示すように信号Ｓ５０からパルスが削除されたりして着目すべき信号ポイントが最適な信号ポイント付近に変更されると、出力信号Ｓ５３に基づく制御信号Ｓ５４が制御回路５４から出力される。この制御信号Ｓ５４に基づいてＩＤＡＣ５５によってループフィルタ５６へ制御電流がプッシュ、プルされる。これによってループフィルタ５６の制御電圧を制御し、電圧信号Ｓ５６が微調整される。この電圧信号Ｓ５６の微調整に基づいてＶＣＯ５７の発振信号の周波数２・ｆｓが微調整される。
【００５１】
さて、本実施の形態は、以下の効果がある。
（１）本形態では、リードチャネルＩＣ３０のＡ／ＤコンバータをオーバーサンプリングＡ／Ｄコンバータ９０としたので、初段のアナログフィルタ３４を低次の単純なフィルタとすることができ、回路を単純化することができる。
【００５２】
（２）本形態では、オーバーサンプリングＡ／Ｄコンバータ９０のＡ／Ｄコンバータ３５を符号ビットを含めて２ビットのデジタル信号を出力するものとしたため、Ａ／Ｄコンバータ３５の回路規模を小さくできる。
【００５３】
（３）本形態では、位相差検出回路５３の出力信号Ｓ５３に基づいて分周器５１が分周すべき信号Ｓ５０へのパルス挿入又はパルス削除を行うことにより、第１のダウンサンプリングレジスタ３７がサンプリングする信号ポイントの位相調整を行うことができる。そして、着目すべき信号ポイントが最適な信号ポイント付近に変更されると、ＶＣＯ５７によってサンプリング周波数を微調整することができる。そのため、ＶＣＯ５７の発振信号の周波数帯域を狭くすることができ、高速で安定して動作するＶＣＯ５７を容易に形成することができる。
【００５４】
（４）本形態では、オーバーサンプリングＡ／Ｄコンバータ９０のフィルタに第１及び第２のデジタルフィルタ３６，３８を用いているので、回路規模の増大を抑制できるとともに、動作速度の高速化及び高精度化を図ることができる。
【００５５】
【発明の効果】
以上詳述したように、本発明の半導体集積回路装置は、回路の増大を抑制でき、動作速度の高速化及び変換精度の高精度化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態の記録データ再生装置の概略を示すブロック図
【図２】位相差検出回路を示すブロック図
【図３】デシメーションを示す説明図
【図４】信号ポイント推定を示す説明図
【図５】アナログ信号の傾斜の算出を示す説明図
【図６】誤差算出を示す説明図
【図７】信号ポイントの変更を示す説明図
【図８】従来のリードチャネルＩＣを示す概略図
【符号の説明】
３４  アナログフィルタ
３５  Ａ／Ｄコンバータ
３６  第１のデジタルフィルタ
３７  第１のレジスタとしての第１のダウンサンプリングレジスタ
３８  第２のデジタルフィルタ
３９  第２のレジスタとしての第２のダウンサンプリングレジスタ
４１  デジタルＰＬＬ
５０  変更手段としてのパルス挿入削除回路
５１  第１の分周器
５２  第２の分周器
５３  位相差検出回路
５４  制御回路
５７  電圧制御発振器（ＶＣＯ）
７１  傾斜算出回路
７２  比較回路
７３  信号ポイント推定回路としてのデコーダ
７４  位相判定回路
９０  オーバーサンプリングＡ／Ｄコンバータ
ＲＥＦ１  第１の基準値
ＲＥＦ２  第２の基準値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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