(57)【特許請求の範囲】
【請求項１】
一つの電源電圧によって動作し、前記電源電圧のオン時およびオフ時において各々リセット信号を出力するパワー・オン/オフ・リセット回路において、
コンデンサと、
前記コンデンサへ充電電流を供給する第１のトランジスタと、
前記第１のトランジスタの電流に比例する電流が流れる第２のトランジスタと、
前記電源電圧が一定値まで下降した時電流が流れ始め、以後、電源電圧の下降と共に順次電流が上昇する第3のトランジスタと、
前記第３のトランジスタの電流に比例する電流が流れる第４のトランジスタと、
前記第２のトランジスタの電流および前記第４のトランジスタの電流が加えられ、抵抗素子として動作する第５のトランジスタと、
前記第5のトランジスタの端子電圧を反転する反転回路と、
から構成されていることを特徴とするパワー・オン/オフ・リセット回路。
【請求項２】
前記第3、第4のトランジスタのソース端子が前記コンデンサの一端に接続され、前記第3、第4のトランジスタのゲート端子および前記第5のトランジスタのゲート端子が共に前記電源電圧に接続されていることを特徴とする請求項１に記載のパワーオン/オフ・リセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源の立ち上がり（パワーオン）時、立ち下り（パワーオフ）時において回路をリセットするパワー・オン/オフ・リセット回路に関する。
【０００２】
【従来の技術】
従来のパワー・オン時のリセット回路として、図７に示す回路が知られている。この回路は、一端が接地されたコンデンサＣＬと、このコンデンサＣＬの他端と正電源電圧ＶDDとの間に接続されたＰ型電解効果トランジスタＭＰ１と、インバータＩ１とから構成されている。そして、同図に示す時刻ｔ０において電源電圧ＶDDが立ち上がると、コンデンサＣＬの充電が開始され、この充電とともに端子ＰＯＣの電位が徐々に上昇する。この時、インバータＩ１の入力電圧（すなわち、端子ＰＯＣの電圧）がインバータが反転するスレショルドレベル以下にあることから、インバータＩ１の出力は電源電圧ＶDDの上昇とともに上昇する。そして、電源電圧ＶDDが規定の電圧に達した後一定時間が経過すると（時刻ｔ１）、端子ＰＯＣの電圧がインバータＩ１のスレショルドレベルを越え、これによりインバータＩ１が反転する。このように、図７のリセット回路においては、電源の立ち上がり時において、符号Ｒにて示す”Ｈ”レベルのリセット信号を出力端ＯＵＴから出力する。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来のリセット回路は、電源オフ時にリセット信号を出力することができない欠点があった。
そこでこの発明は、電源オン時および電源オフ時の双方においてリセット信号を出力することができるパワー・オン/オフ・リセット回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、請求項１に記載の発明は、一つの電源電圧によって動作し、前記電源電圧のオン時およびオフ時において各々リセット信号を出力するパワー・オン/オフ・リセット回路において、コンデンサと、前記コンデンサへ充電電流を供給する第１のトランジスタと、前記第１のトランジスタの電流に比例する電流が流れる第２のトランジスタと、前記電源電圧が一定値まで下降した時電流が流れ始め、以後、電源電圧の下降と共に順次電流が上昇する第3のトランジスタと、前記第３のトランジスタの電流に比例する電流が流れる第４のトランジスタと、前記第２のトランジスタの電流および前記第４のトランジスタの電流が加えられ、抵抗素子として動作する第５のトランジスタと、前記第5のトランジスタの端子電圧を反転する反転回路とから構成されていることを特徴とするパワー・オン/オフ・リセット回路である。
【０００５】
また、請求項２に記載の発明は、請求項１に記載のパワーオン/オフ・リセット回路において、前記第3、第4のトランジスタのソース端子が前記コンデンサの一端に接続され、前記第3、第4のトランジスタのゲート端子および前記第5のトランジスタのゲート端子が共に前記電源電圧に接続されていることを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を参照し、この発明の一実施の形態について説明する。図１は同実施の形態によるパワー・オン/オフ・リセット回路の構成を示す回路図である。この図において、Ｐ型電界効果トランジスタＭＰ１とコンデンサＣＬが直列接続されて電源電圧ＶDDと接地間に接続されている。トランジスタＭＰ１のゲートは接地され、したがってこのトランジスタＭＰ１は抵抗器として機能する。Ｐ型電解効果トランジスタＭＰ２、ＭＰ３はカレントミラー接続され、トランジスタＭＰ２のドレインが端子ＰＯＣに、トランジスタＭＰ３のドレインがＮ型電解効果トランジスタＭＮ１のドレインに、トランジスタＭＰ２、ＭＰ３の各ソースが電源電圧ＶDDに接続されている。また、トランジスタＭＮ１のゲートは電源電圧ＶDDに接続され、ソースが接地されている。これにより、トランジスタＭＮ１が抵抗器として動作する。
【０００９】
Ｐ型電解効果トランジスタＭＰ４、ＭＰ５もカレントミラー接続され、トランジスタＭＰ４のドレインがトランジスタＭＰ３、ＭＮ１の接続点に接続さると共に、インバータＩ２の入力端に接続され、トランジスタＭＰ５のゲートおよびドレインが電源電圧ＶDDに接続され、トランジスタＭＰ４、ＭＰ５の各ソースが端子ＰＯＣに接続されている。そして、インバータＩ２の出力信号がリセット信号として出力端ＯＵＴから出力される。また、トランジスタＭＰ１〜ＭＰ５の各ＷＥＬＬは共通接続されているか、もしくは、共通のＷＥＬＬにトランジスタＭＰ１〜ＭＰ５が作成されている。また、これらトランジスタＭＰ１〜ＭＰ５のオン抵抗は、ＭＰ１≫ＭＰ３≫ＭＰ２、ＭＰ４≫ＭＰ５なる関係にある。
以上の構成において、トランジスタＭＰ２，ＭＰ３はパワーオンリセット時において動作し、トランジスタＭＰ４、ＭＰ５はパワーオフリセット時に動作する。
【００１０】
次に動作を説明する。
（１）パワーオン時
図２はパワーオン時の動作を示すタイミングチャートである。この図に示す時刻ｔ０において電源がオンとされると、以後、電源電圧ＶDDが徐々に上昇する（図２（イ）参照）。この時、トランジスタＭＰ１を通してコンデンサＣＬが充電され、端子ＰＯＣの電圧が同図（イ）に示すように、徐々に上昇する。そして、端子ＰＯＣの電圧が約０．８Ｖを越えると、トランジスタＭＰ２がオンとなり、このトランジスタＭＰ２のオン抵抗がトランジスタＭＰ１のオン抵抗より小であることから、以後、主にトランジスタＭＰ２を介してコンデンサＣＬが充電され、端子ＰＯＣの電圧が電源電圧ＶDDの上昇と共にさらに上昇する。また、電源電圧ＶDDの上昇と共にトランジスタＭＰ２の電流も順次上昇する。
【００１１】
トランジスタＭＰ２に順次上昇する電流が流れると、その電流に比例した電流がトランジスタＭＰ３に流れ、これにより、インバータＩ２の入力端の電圧ＮＤ１が順次上昇する（図２（ロ）参照）。この時、電源電圧ＶDDの上昇と共に電圧ＮＤ１が上昇することから、電圧ＮＤ１はインバータＩ２のスレショルドレベルより上方にあり、したがって、インバータＩ２の出力（出力端ＯＵＴの電圧）は”Ｌ”レベルにある（図２（ハ））。
【００１２】
電源電圧ＶDDが規定電圧に達した後も、端子ＰＯＣの電圧は上昇を続ける。しかし、電源電圧ＶDDが規定電圧以上には上昇しないことから、コンデンサＣＬの充電が進むと共にトランジスタＭＰ２の電流が小さくなり、従って、トランジスタＭＰ３の電流も小さくなり、インバータＩ２の入力端の電圧ＮＤ１が減少を始める。そして、図２に示す時刻ｔ１において、電圧ＮＤ１がインバータＩ２のスレショルドレベル以下になると、インバータＩ２の出力（出力端ＯＵＴの電圧）が”Ｈ”レベルに反転する（図２（ハ））。
このように、上記の実施形態は、電源電圧ＶDDの立ち上がりにおいて、一定時間”Ｌ”レベルのリセット信号ＯＵＴを出力する。
【００１３】
（２）パワーオフ時
図３はパワーオフ時の動作を示すタイミングチャートである。この図に示す時刻ｔ０において電源がオフとされるとする。この時刻ｔ０の直前においては、端子ＰＯＣの電圧が電源電圧ＶDDにあり、したがって、トランジスタＭＰ２、ＭＰ５が共にオフ状態にあり、電圧ＮＤ１が接地レベルにある（図３（ロ））。この結果、インバータＩ２の出力ＯＵＴが”Ｈ”レベルにある（図３（ハ））。
【００１４】
次に、時刻ｔ０において電源オフとされると、以後、電源電圧ＶDDが順次下降する（図３（イ））。一方、端子ＰＯＣの電圧は、コンデンサＣＬに蓄えられている電荷が徐々に放電するため、電源電圧ＶDDよりゆっくり下降する（図３（イ））。そして、トランジスタＭＰ５のドレイン電圧がソース電圧より一定値以上小さくなると、端子ＰＯＣからトランジスタＭＰ５を介して電源へ電流が流れ始める。トランジスタＭＰ５に電流が流れると、トランジスタＭＰ４に電流が流れ、これにより電圧ＮＤ１が上昇する。電源電圧ＶDDの下降とともに電圧ＮＤ１が上昇し、時刻ｔ１においてインバータＩ２のスレショルドレベルを越えると、インバータＩ２が反転し、その出力ＯＵＴが”Ｌ”レベルとなる。
【００１５】
以後、電圧ＮＤ１はさらに上昇するが、端子ＰＯＣの電圧が徐々に下降しているため、あるレベルに達すると、以後、下降し始める。そして、コンデンサＣＬの電荷が全て放電した時点で０となる。
このように、上記の実施形態によれば、電源オフ時において、一定時間”Ｌ”レベルのリセット信号を出力端ＯＵＴから出力する。
【００１６】
なお、上記実施形態において、各トランジスタのＷＥＬＬを電源電圧ＶDDに接続せず、フローティング状態としている理由は次の通りである。すなわち、電源電圧ＶDDが端子ＰＯＣの電圧より下がった場合（ドレインの寄生ダイオードのＶf以下）、ダイオードがオンしてしまい、コンデンサＣＬの電荷が寄生ダイオードを通して電源にディスチャージされてしまうのを防ぐためである。
【００１７】
図４はこの発明の第２に実施形態の構成を示すブロック図である。この図において、トランジスタＭＰ１、コンデンサＣＬおよびインバータＩ１は電源電圧ＶDDの立ち上がり時においてリセット信号を発生する回路であり、前述した従来のリセット回路（図７参照）と同様に構成されている。図５（イ）は電源電圧ＶDDおよび端子ＰＯＣの電圧変化を示し、（ロ）はインバータＩ１の出力を示している。このインバータＩ１の出力がノアゲートＮＲによって反転される。これにより、ノアゲートＮＲから、”Ｌ”レベルのリセット信号が電源電圧ＶDDの立ち上がり時に出力される。
【００１８】
また、トランジスタＭＰ４、ＭＰ５、ＭＮ１は電源電圧ＶDDの立ち下がり時のリセット信号を発生する回路であり、図１において立ち下がり時にリセット信号を発生する回路と同様に構成されている。そして、トランジスタＭＰ４とトランジスタＭＮ１の接続点の信号がノアゲートＮＲによって反転され、電源電圧ＶDDの立ち下がり時においてリセット信号として出力される。
【００１９】
図６はこの発明の第３の実施形態の構成を示すブロック図である。この図において、トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＮ１ａ、コンデンサＣＬおよびインバータＩ２ａは電源電圧ＶDDの立ち上がり時においてリセット信号を発生する回路であり、図１において立ち上がり時にリセット信号を発生する回路、すなわち、トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＮ１、コンデンサＣＬおよびインバータＩ２による回路と同様に構成されている。
【００２０】
また、トランジスタＭＰ４、ＭＰ５、ＭＮ１ｂおよびインバータＩ２ｂは、電源電圧ＶDDの立ち下がり時においてリセット信号を発生する回路であり、図１において立ち下がり時にリセット信号を発生する回路、すなわち、トランジスタＭＰ４、ＭＰ５、ＭＮ１およびインバータＩ２による回路と同様に構成されている。そして、インバータＩ２ａ、Ｉ２ｂの出力がオアゲートＯＲを介してリセット信号として出力される。
なお、上記第２、第３の実施形態においても、トランジスタのＷＥＬＬはフローティング状態で共通接続されているか、もしくは、共通のＷＥＬＬにトランジスタが作成されている。
【００２１】
【発明の効果】
以上説明したように、この発明によれば、コンデンサと、前記電源電圧がオンとされた時オンリセット信号を出力し、前記コンデンサの電圧が一定電圧に達した時に前記オンリセット信号をオフとするオンリセット回路と、前記電源電圧がオフとされた後、前記コンデンサの電圧が一定値まで下降した時オフリセット信号を出力し、前記電源電圧が零となるまで連続して前記オフリセット信号を出力するオフリセット回路とを有しているので、電源オン時および電源オフ時の双方においてリセット信号を出力することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態の構成を示す回路図である。
【図２】  同実施形態におけるパワーオン時の動作を説明するためのタイミング図である。
【図３】  同実施形態におけるパワーオフ時の動作を説明するためのタイミング図である。
【図４】  この発明の第２の実施形態の構成を示す回路図である。
【図５】  同実施形態におけるパワーオン時の動作を説明するためのタイミング図である。
【図６】  この発明の第３の実施形態の構成を示すタイミング図である。
【図７】  従来のパワーオンリセット回路の構成例を示す回路図である。
【符号の説明】
ＣＬ…コンデンサ
Ｉ１、Ｉ２…インバータ
ＭＰ１〜ＭＰ５…Ｐチャンネル電解効果トランジスタ
ＭＮ１…Ｎチャンネル電解効果トランジスタ
ＰＯＣ…端子
ＶDD…電源電圧
ＮＲ…ノアゲート
ＯＲ…オアゲート
【図１】
0003820913.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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