(57)【特許請求の範囲】
【請求項１】
ラッチ回路と、
前記ラッチ回路のデータ入力端子に接続される第１の入力端子と、
前記ラッチ回路のタイミング入力端子に接続される第２の入力端子と、
前記第１の入力端子と第２の入力端子との間に接続され、前記ラッチ回路の保証時間のテスト時に前記第１又は第２の入力端子からテスト信号が入力され、該テスト信号を遅延させた信号を出力する遅延回路と
を備えた、ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記遅延回路は、前記第１，第２の入力端子にそれぞれスイッチを介して接続され、前記スイッチは、通常動作時には共にオフに制御され、テスト時にはそのテスト項目に応じてオン・オフ制御される、ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記第１の入力端子と第２の入力端子の内の少なくとも一方は、前記ラッチ回路とスイッチを介して接続し、前記スイッチは前記ラッチ回路のテスト時にオフに制御される、ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２又は３に記載の半導体集積回路装置において、
前記スイッチのオン・オフを制御するためのテスト回路を備えた、ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記テスト信号を発生する信号発生手段を備えた、ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
前記第２の入力端子は、バッファ回路を介して前記ラッチ回路のタイミング入力端子に接続される、ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置において、
前記第１の入力端子と遅延回路との間と、前記第２の入力端子と遅延回路との間のうちの少なくとも一方にテスト信号入力端子を接続し、該テスト信号入力端子からテスト信号を入力する、ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、
前記遅延回路は、遅延時間が変更可能に構成された、ことを特徴とする半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置において、
タイミング入力端子が前記ラッチ回路のタイミング入力端子及び前記第２の入力端子と接続される比較用ラッチ回路と、
前記比較用ラッチ回路のデータ入力端子と前記ラッチ回路のデータ入力端子との間に接続される比較用遅延回路と、
前記ラッチ回路の出力と前記比較用ラッチ回路の出力とを比較する比較回路とを備えた、ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置において、
前記比較用ラッチ回路のデータ入力端子に接続する第３の入力端子を備えた、ことを特徴とする半導体集積回路装置。
【請求項１１】
ラッチ回路を備えた半導体集積回路装置において、前記ラッチ回路のセットアップ時間・ホールド時間を保証するためのテスト方法であって、
前記ラッチ回路のデータ入力端子とタイミング入力端子の間に遅延回路を接続し、前記データ入力端子とタイミング入力端子のうちの何れか一方の端子に前記ラッチ回路をテストするためのテスト信号を供給し、他方の端子に前記遅延回路から出力される遅延信号を供給する、ことを特徴とする半導体集積回路装置のテスト方法。
【請求項１２】
請求項１１に記載の半導体集積回路装置のテスト方法において、
前記ラッチ回路のセットアップ時間のテスト時には、前記データ入力端子に前記テスト信号を供給し、ホールド時間のテスト時には、前記タイミング入力端子に前記テスト信号を供給する、ことを特徴とする半導体集積回路装置のテスト方法。
【請求項１３】
請求項１２に記載の半導体集積回路装置のテスト方法において、
前記ラッチ回路の保証テストは、前記テスト信号のエッジと前記遅延信号のエッジに基づいて行われる、ことを特徴とする半導体集積回路装置のテスト方法。
【請求項１４】
請求項１１に記載の半導体集積回路装置のテスト方法において、
前記テスト信号は前記遅延回路の遅延時間と前記ラッチ回路の保証時間に応じたパルス幅を持つパルス信号であって、
ホールド時間のテスト時には、前記データ入力端子に前記テスト信号を供給し、セットアップ時間のテスト時には、前記タイミング入力端子にテスト信号を供給する、ことを特徴とする半導体集積回路装置のテスト方法。
【請求項１５】
請求項１４に記載の半導体集積回路装置のテスト方法において、
前記ラッチ回路の保証テストは、前記テスト信号の第２エッジと、前記遅延信号の第１エッジに基づいて行われる、ことを特徴とする半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置及びそのテスト方法に係り、詳しくは基準入力（クロック信号）の変化に同期して入力信号を内部に取り込む同期式半導体集積回路装置に関するものである。
【０００２】
近年の半導体集積回路装置は、高速化、高周波化が進み、それに伴い縮小されるセットアップ時間及びホールド時間の保証を容易に行うことができるテスト方法が要求されている。
【０００３】
【従来の技術】
従来のセットアップ時間及びホールド時間の保証方法を図９〜図１１を用いて説明する。図９は、半導体集積回路装置の入力回路における一部回路図である。
【０００４】
図９に示すように、半導体集積回路装置はラッチ回路４０を備えている。ラッチ回路４０のデータ入力端子Ｄには第１の入力端子４１が接続され、タイミング入力端子（クロック端子）Ｔには第２の入力端子４２が接続される。ラッチ回路４０は、第２の入力端子４２からタイミング入力端子Ｔに入力されるクロック信号の変化に応じて第１の入力端子４１からデータ入力端子Ｄに入力される信号レベル（データ）をラッチして出力端子Ｑから内部回路へ信号を出力する。
【０００５】
従来、半導体集積回路装置のセットアップ時間及びホールド時間を保証するためのテストは、試験装置の独立した２つの信号源（ドライバ）からのテスト信号を第１及び第２の入力端子４１，４２にそれぞれ入力することで実施される。つまり、図１０（ａ），（ｂ）に示すように、セットアップ時間及びホールド時間に相当する時間差Δｔｓ，Δｔｈを持つ信号が、第１及び第２の入力端子４１，４２からデータ入力端子Ｄ及びタイミング入力端子Ｔに入力される。そして、ラッチ回路４０が有効データを正常にラッチできるか否かで、セットアップ時間及びホールド時間の保証を行っていた。
【０００６】
実際の出荷試験等においては、試験装置（テスタ等）のタイミングスキューと試験マージンとを考慮して２つの入力信号の時間差Δｔｓ，Δｔｈを規格より厳しく設定し、セットアップ時間及びホールド時間の保証を行っている。
【０００７】
【発明が解決しようとする課題】
ところで、近年、同期式半導体集積回路装置の分野では高速化、高周波化が進み、それに伴いセットアップ時間及びホールド時間も著しく縮小されている。
【０００８】
しかしながら、半導体集積回路装置のセットアップ時間及びホールド時間の縮小に比べて、試験装置のタイミングスキューの縮小は限界に近づいており、著しい向上がないため、従来のセットアップ時間及びホールド時間の保証方法であるタイミングスキューを考慮したΔｔｓ，Δｔｈの設定が困難となっている。
【０００９】
ここで、セットアップ時間＝０．５ｎｓを保証すべくテストを実施する場合、つまり、図１１（ａ）に示すように、タイミング入力端子Ｔに入力される信号が立ち上がる０．５ｎｓ前にデータ入力端子Ｄに入力する信号を変化させテストを実施する場合を詳述する。
【００１０】
試験装置から発生する２つの信号の時間差Δｔを０．５ｎｓで設定したとしても、図１１（ｂ）に示すように各信号のタイミングスキューＴｓｋ（例えば、±０．２ｎｓ）により、各信号はそれぞれ点線で示すように時間的ズレが生じる。図１１（ｃ）のように、タイミング入力端子Ｔに入力される信号を基準としてデータ入力端子Ｄに入力される信号を示すと、各信号間の相対スキューＴｓｋｒは、±０．２ｎｓ×２＝±０．４ｎｓとなる。つまり、時刻ｔ１のタイミングでデータ入力端子Ｄに入力される信号が変化するときでは、セットアップ時間Ｔｓ＝０．９ｎｓでテストしたこととなる。従って、この設定にて、ラッチ回路４０が有効データを正常にラッチできたとしても、セットアップ時間＝０．５ｎｓを保証することができない。
【００１１】
つまり、データ入力端子Ｄに入力される信号とタイミング端子Ｔに入力される信号との時間差が最大となる場合を考慮して試験装置から発生する２つの信号のタイミングを設定する必要がある。本例において、セットアップ時間Ｔｓ＝０．５ｎｓを保証するためには、図１１（ｄ）に示すように、各信号の時間差Δｔ＝０．１ｎｓとなるように設定する必要がある。しかしながら、この設定において、相対スキューが小さくなる側に作用した場合、特に、タイミング入力端子Ｔの入力信号の変化後にデータ入力端子Ｄの入力信号が変化する場合では、ラッチ回路４０は有効データをラッチできない。つまり、過剰なセットアップ時間Ｔｓの保証を行うことになり、歩留まりを低下させるという問題が生じる。
【００１２】
この問題の対策として、試験装置が発生する信号のタイミングスキューＴｓｋの縮小が挙げられるが、著しい向上はなく高価な設備が必要となりコスト増を招いてしまう。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、セットアップ時間及びホールド時間を保証するためのテストを正確に行うことができる半導体集積回路装置及びそのテスト方法を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、ラッチ回路１のデータ入力端子Ｄに第１の入力端子３が接続され、ラッチ回路１のタイミング入力端子Ｔに第２の入力端子４が接続される。第１の入力端子３と第２の入力端子４との間に遅延回路２が接続される。
【００１５】
具体的に、ラッチ回路の保証時間のテスト時に、試験装置における１つの信号源からのテスト信号が第１の入力端子３及び第２の入力端子４のいずれか一方に入力される。すると、該入力信号に対して遅延しない信号が、データ入力端子Ｄ及びタイミング入力端子Ｔのいずれか一方に入力され、その他方の端子に遅延回路２により遅延された信号が入力される。つまり、時間差を持った信号が、ラッチ回路１のデータ入力端子Ｄ及びタイミング入力端子Ｔに入力される。この信号は、１つの信号源より生成されているので、相対スキューは０である。また、試験装置の信号源のタイミングスキューは、ラッチ回路１に入力される信号の時間差に影響しない。このため、従来にて問題になっていたタイミングスキュー及び相対スキューの影響が無くなり、セットアップ時間及びホールド時間を保証するためのテストが正確に行われる。
【００１６】
請求項２に記載の発明によれば、遅延回路は、第１，第２の入力端子にそれぞれスイッチを介して接続され、該スイッチは、通常動作時には共にオフに制御され、テスト時にはそのテスト項目に応じてオン・オフ制御される。
【００１７】
請求項３に記載の発明によれば、第１の入力端子と第２の入力端子の内の少なくとも一方は、ラッチ回路とスイッチを介して接続される。そして、該スイッチは、ラッチ回路のテスト時にオフに制御される。その結果、テスト信号が入力されない入力端子を切断可能にできるので、遅延回路の遅延時間は、使用されない入力端子の負荷による影響を受けることなく正確に設定され、セットアップ時間またはホールド時間がテストされる。つまり、セットアップ時間またはホールド時間の設定が有利となる。
【００１８】
請求項４に記載の発明によれば、半導体集積回路装置に内蔵されるテスト回路によりスイッチのオン・オフが制御される。つまり、テスト時において、テスト回路により各スイッチの接続及び切断を可能な構成としている。
【００１９】
請求項５に記載の発明によれば、セットアップ時間またはホールド時間のテスト時に使用されるテスト信号は、半導体集積回路装置内部で生成される。その結果、テスト時に信号源を必要とせず、より簡易な試験装置でのテストが可能となり試験コスト面で有利となる。
【００２０】
第２の入力端子は、請求項６に記載の発明のように、バッファ回路を介してラッチ回路のタイミング入力端子に接続される。具体的に、第２の入力端子からの入力信号がバッファ回路を介して複数のラッチ回路に供給される構成の半導体集積回路装置に適用した場合に効果的である。
【００２１】
請求項７に記載の発明によれば、第１の入力端子と遅延回路との間と、第２の入力端子と遅延回路との間のうちの少なくとも一方にテスト信号入力端子が接続され、該テスト信号入力端子からテスト信号が入力される。つまり、第１の入力端子及び第２の入力端子とは別に設けられたテスト信号入力端子からテスト信号を入力することで、セットアップ時間またはホールド時間を保証するためのテストが実施される。
【００２２】
遅延回路は、請求項８に記載の発明のように、遅延時間が変更可能に構成される。つまり、ラッチ回路のデータ入力端子に入力される信号とタイミング入力端子に入力される信号との時間差が可変となる。従って、多様な条件でのテストが可能となり、セットアップ時間またはホールド時間の保証テストが的確に実施される。
【００２３】
請求項９に記載の発明によれば、ホールド時間のテストを実施すべく第２の入力端子からテスト信号が入力される。すると、該入力信号は、遅延することなくラッチ回路のタイミング入力端子と比較用ラッチ回路のタイミング入力端子に入力される。また、入力信号は、遅延回路により遅延されてラッチ回路のデータ入力端子に入力される。さらに、ラッチ回路のデータ入力端子に入力される信号に対して、比較用遅延回路により遅延された信号が比較用ラッチ回路のデータ入力端子に入力される。
【００２４】
この場合、比較用ラッチ回路のタイミング入力端子に入力される信号が変化した時刻から、比較用遅延回路の遅延時間と遅延回路の遅延時間とを加算した時間が経過した後に、比較用ラッチ回路のデータ入力端子に入力される信号が変化する。一方、ラッチ回路のタイミング入力端子に入力される信号が変化した時刻から、遅延回路の遅延時間が経過した後に、ラッチ回路のデータ入力端子に入力される信号が変化する。つまり、ホールド時間のテスト時において、比較用ラッチ回路は、ラッチ回路と比べ有効データを確実にラッチする。そして、有効データをラッチした比較用ラッチ回路の出力と、ラッチ回路の出力を比較回路を用いて比較することによりラッチ回路に有効データが正常にラッチできたか否かが判定される。
【００２５】
請求項１０に記載の発明によれば、セットアップ時間のテストを実施すべく第３の入力端子からテスト信号が入力される。すると、該入力信号は、遅延することなく比較用ラッチ回路のデータ入力端子に入力される。また、入力信号は、比較用遅延回路により遅延されてラッチ回路のデータ入力端子に入力される。さらに、ラッチ回路のデータ入力端子に入力される信号に対して、遅延回路により遅延された信号がラッチ回路及び比較用ラッチ回路のタイミング入力端子に入力される。
【００２６】
この場合、比較用ラッチ回路のタイミング入力端子に入力される信号が変化する時刻に対し、比較用遅延回路の遅延時間と遅延回路の遅延時間とを加算した時間前に、比較用ラッチ回路のデータ入力端子に入力される信号が変化する。一方、ラッチ回路のタイミング入力端子に入力される信号が変化する時刻に対し、遅延回路の遅延時間前に、ラッチ回路のデータ入力端子に入力される信号が変化する。つまり、セットアップ時間のテスト時において、比較用ラッチ回路は、ラッチ回路と比べ有効データを確実にラッチする。そして、有効データをラッチした比較用ラッチ回路の出力と、ラッチ回路の出力を比較回路を用いて比較することによりラッチ回路に有効データが正常にラッチできたか否かが判定される。
【００２７】
請求項１１に記載の発明によれば、データ入力端子とタイミング入力端子のうちの何れか一方の端子にラッチ回路をテストするためのテスト信号が供給されると、他方の端子に遅延回路から出力される遅延信号が供給される。
【００２８】
請求項１２に記載の発明によれば、ラッチ回路のセットアップ時間のテスト時には、データ入力端子にテスト信号が供給され、ホールド時間のテスト時には、タイミング入力端子にテスト信号が供給される。
【００２９】
ラッチ回路の保証テストは、請求項１３に記載の発明のように、テスト信号のエッジと遅延信号のエッジに基づいて行われる。
請求項１４に記載の発明によれば、テスト信号は遅延回路の遅延時間とラッチ回路の保証時間に応じたパルス幅を持つパルス信号であって、ホールド時間のテスト時には、データ入力端子にテスト信号が供給され、セットアップ時間のテスト時には、タイミング入力端子にテスト信号が供給される。
【００３０】
ラッチ回路の保証テストは、請求項１５に記載の発明のように、テスト信号の第２エッジと、遅延信号の第１エッジに基づいて行われる。
【００３１】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した実施の形態を説明する。
【００３２】
図２は、本実施形態の半導体集積回路装置における入力回路の一部回路図である。
詳述すると、図２に示すように、半導体集積回路装置はラッチ回路１及び遅延回路２を含む。ラッチ回路１のデータ入力端子Ｄ１は、スイッチＳＷ１を介して第１の入力端子３に接続され、ラッチ回路１のタイミング入力端子（クロック端子）Ｔ１は、スイッチＳＷ２を介して第２の入力端子４に接続される。本実施形態のラッチ回路１は、タイミング入力端子Ｔ１から入力される信号がＬレベルからＨレベルに変化したとき、データ入力端子Ｄ１から入力される信号レベル（データ）をラッチして、その信号に対応したレベルの信号を出力端子Ｑ１から内部回路へ出力する。
【００３３】
遅延回路２は、例えば、抵抗素子または複数段のバッファ回路により構成され、スイッチＳＷ３，ＳＷ４を介してラッチ回路１のデータ入力端子Ｄ１及びタイミング入力端子Ｔ１との間に接続される。遅延回路２は、一方の端子から入力される信号を所定時間遅延させて他方の端子から出力する。即ち、遅延回路２は、スイッチＳＷ３（ＳＷ４）側の端子から入力される信号を所定時間遅延させてスイッチＳＷ４（ＳＷ３）側の端子から出力する。尚、この遅延時間は、ラッチ回路１の動作保証時間（セットアップ・ホールド時間）に対応している。
【００３４】
さらに、本半導体集積回路装置は、テスト回路５を備える。テスト回路５は、半導体集積回路装置の通常動作時に非活性化し、これによりスイッチＳＷ１，ＳＷ２がオンし、スイッチＳＷ３，ＳＷ４がオフする。同テスト回路５は、外部装置（例えば試験装置）から入力される高電位電源ＳＶｃｃにより活性化して、所定の制御コマンド（複数の図示しない制御信号の組み合わせにより決定される）により各スイッチＳＷ１〜ＳＷ４のオン・オフを制御する。なお、高電位電源ＳＶｃｃは、ラッチ回路１等を動作させる内部電源よりも高いレベルの電圧に設定される。
【００３５】
本実施形態では、遅延回路２、テスト回路５、スイッチＳＷ１〜ＳＷ６によって、セットアップ時間及びホールド時間の保証テストを実施するための保証回路が構成される。
【００３６】
次に、上記のように構成された半導体集積回路装置の動作を説明する。
ここでは、遅延回路２の遅延時間が保証時間と一致している場合のテスト方法を説明する。
【００３７】
試験装置からのテスト信号ＴＥＳＴが、試験項目に対応して第１の入力端子３または第２の入力端子４のいずれか一方の端子に入力されると、該入力信号は遅延回路２によりタイミングが遅らされて他方の端子側に出力される。つまり、時間差のある信号がラッチ回路１のタイミング入力端子Ｔ１とデータ入力端子Ｄ１とに入力されることとなり、セットアップ時間またはホールド時間を保証するためのテストが実施される。
【００３８】
先ず、セットアップ時間の保証テストを実施する場合を詳述する。このとき、テスト回路５は、スイッチＳＷ１，ＳＷ３，ＳＷ４をオンに、スイッチＳＷ２をオフに制御する。
【００３９】
試験装置から第１の入力端子３にテスト信号ＴＥＳＴが入力されると、データ入力端子Ｄ１には入力信号が遅延せずに入力され、タイミング入力端子Ｔ１には遅延回路２により遅延された信号が入力される。
【００４０】
詳しくは、図３（ａ）に示すように、試験装置は、第１の入力端子３に供給するテスト信号ＴＥＳＴを、時刻ｔ１のタイミングにおいてＬレベルからＨレベルに変化させる。すると、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号は、遅延回路２により遅延されて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨレベルに変化する。
【００４１】
この場合、タイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ２の時間Ｔｓ（＝Δｔ）前に、データ入力端子Ｄ１に入力される信号がＬレベルからＨレベルとなっている。従って、ラッチ回路１が有効データとしてのＨレベルの信号をラッチして出力端子Ｑ１から出力される信号がＨレベルであれば、セットアップ時間Ｔｓが保証されることとなる。つまり、遅延時間Δｔがセットアップ時間Ｔｓに相当する。また、ラッチ回路１が有効データをラッチできなければセットアップ時間Ｔｓは保証されない。
【００４２】
次に、第２の入力端子４からテスト信号ＴＥＳＴを入力してホールド時間Ｔｈの保証テストを実施する場合を説明する。このとき、テスト回路５は、スイッチＳＷ２，ＳＷ３，ＳＷ４はオンに、スイッチＳＷ１をオフに制御する。
【００４３】
試験装置から第２の入力端子４にテスト信号ＴＥＳＴが入力されると、タイミング入力端子Ｔ１には入力信号が遅延せずに入力され、データ入力端子Ｄ１には遅延回路２により遅延された信号が入力される。
【００４４】
詳しくは、図３（ｂ）に示すように、試験装置は、第２の入力端子４に供給するテスト信号ＴＥＳＴを、時刻ｔ１のタイミングにおいてＬレベルからＨレベルに変化させる。すると、ラッチ回路１のデータ入力端子Ｄ１に入力される信号は、遅延回路２により遅延されて遅延時間Δｔ後（時刻ｔ２）にＬレベルからＨレベルに変化する。
【００４５】
この場合、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間Ｔｈ（＝Δｔ）後に、データ入力端子Ｄ１に入力される信号がＬレベルからＨレベルとなる。従って、ラッチ回路１が有効データとしてのＬレベルの信号をラッチして出力端子Ｑ１から出力される信号がＬレベルであれば、ホールド時間Ｔｈが保証されることとなる。つまり、遅延時間Δｔがホールド時間Ｔｈに相当する。また、ラッチ回路１が有効データをラッチできなければホールド時間Ｔｈは保証されない。
【００４６】
このように、遅延回路２の遅延時間Δｔをセットアップ時間Ｔｓ及びホールド時間Ｔｈとなるように設定して、セットアップ時間Ｔｓ及びホールド時間Ｔｈを保証するためのテストが実施される。
【００４７】
尚、遅延回路２が持つ遅延時間Δｔは、任意の時間でよく、必ずしもラッチ回路１の保証時間と一致している必要はない。遅延時間Δｔがラッチ回路１の保証時間以上である場合のテスト方法を、遅延時間Δｔａとして図４に従って説明する。
【００４８】
この場合、試験装置は、遅延回路２の遅延時間Δｔａとラッチ回路１の保証時間（ＴｓまたはＴｈ）の合計のパルス幅を持つテスト信号ＴＥＳＴを、テスト項目に応じて第１又は第２の入力端子３，４に供給する。
【００４９】
セットアップ時間のテストを行う場合、テスト回路５はスイッチＳＷ２，ＳＷ３，ＳＷ４をオンに制御し、スイッチＳＷ１をオフに制御する。そして、試験装置は第２の入力端子４にテスト信号ＴＥＳＴを供給する。
【００５０】
詳しくは、図４（ａ）に示すように、試験装置は、第２の入力端子４に供給するテスト信号ＴＥＳＴ、即ち、タイミング入力端子Ｔ１に入力する信号を、時刻ｔ１のタイミングでＨレベルからＬレベルに変化させる。すると、ラッチ回路１のデータ入力端子Ｄ１に入力される信号は、遅延回路２により遅延されて遅延時間Δｔａ後（時刻ｔ２）にＨレベルからＬレベルに変化する。その後、試験装置は、時刻ｔ３のタイミングで、第２の入力端子４から入力するテスト信号ＴＥＳＴを、ＬレベルからＨレベルに変化させる。
【００５１】
この場合、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間Ｔｓ前に、データ入力端子Ｄ１に入力される信号がＨレベルからＬレベルとなっている。従って、ラッチ回路１が有効データとしてのＬレベルの信号をラッチして出力端子Ｑから出力される信号がＬレベルであれば、セットアップ時間Ｔｓが保証されることとなる。
【００５２】
同様に、遅延回路２の遅延時間Δｔａをホールド時間Ｔｈに比べて長く設定した場合では、第１の入力端子３からテスト信号ＴＥＳＴを入力することでホールド時間Ｔｈの保証テストが実施される。ただし、テスト回路５はスイッチＳＷ１，ＳＷ３，ＳＷ４をオンに制御し、スイッチＳＷ２をオフに制御する。
【００５３】
詳しくは、図４（ｂ）に示すように、試験装置は、第１の入力端子３に供給するテスト信号ＴＥＳＴ、即ち、データ入力端子Ｄ１に入力する信号を、時刻ｔ１のタイミングでＬレベルからＨレベルに変化させる。すると、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号は、遅延回路２により遅延されて遅延時間Δｔａ後（時刻ｔ２）にＬレベルからＨレベルに変化する。その後、試験装置は、時刻ｔ３のタイミングで、第１の入力端子３から入力するテスト信号ＴＥＳＴを、ＨレベルからＬレベルに変化させる。
【００５４】
この場合、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ２の時間Ｔｈ後に、データ入力端子Ｄ１に入力される信号がＨレベルからＬレベルとなる。従って、ラッチ回路１が有効データとしてのＨレベルの信号をラッチして出力端子Ｑから出力される信号がＨレベルであれば、ホールド時間Ｔｈが保証されることとなる。
【００５５】
なお、セットアップ時間Ｔｓ及びホールド時間Ｔｈの保証テストが終了した後の通常動作時は、スイッチＳＷ１，ＳＷ２はオンに制御されるとともに、スイッチＳＷ３，ＳＷ４はオフに制御される。つまり、本半導体集積回路装置の実使用時では、遅延回路２がラッチ回路１から切断された状態で動作する。
【００５６】
本実施形態では、図４（ａ）に示すように、テスト信号ＴＥＳＴの立ち上がりエッジが第２エッジに相当し、データ入力端子Ｄ１に入力される信号の立ち下がりエッジが、遅延信号の第１エッジに相当する。また、図４（ｂ）に示すように、テスト信号ＴＥＳＴの立ち下がりエッジが第２エッジに相当し、タイミング入力端子Ｔ１に入力される信号の立ち上がりエッジが遅延信号の第１エッジに相当する。
【００５７】
尚、遅延回路２の遅延時間Δｔがラッチ回路１の保証時間よりも短い場合にも、上記と同様の方法にてセットアップ時間Ｔｓ・ホールド時間Ｔｈの保証テストを行うことができることは明らかである。
【００５８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）試験装置の１つの信号源からのテスト信号ＴＥＳＴを第１の入力端子３及び第２の入力端子４のいずれか一方に入力することによって、セットアップ時間Ｔｓまたはホールド時間Ｔｈを保証するためのテストが実施される。つまり、本保証テスト時において、ラッチ回路１のデータ入力端子Ｄ１及びタイミング入力端子Ｔ１に入力される各信号の相対スキューは０である。また、試験装置の信号源のタイミングスキューは、ラッチ回路１のデータ入力端子Ｄ１及びタイミング入力端子Ｔ１に入力される各信号の時間差Δｔ，Δｔａに影響しない。このため、従来にて問題になっていたタイミングスキュー及び相対スキューの影響が無くなり、セットアップ時間Ｔｓ及びホールド時間Ｔｈのテストを正確に実施できる。
【００５９】
また、セットアップ時間Ｔｓ及びホールド時間Ｔｈのテストを正確に実施できることから、過剰な保証により製品の歩留まりを低下させることなく、安定した製品取得が可能になる。さらに、高価な試験装置を必要とせず、コスト面でも有利なものとなる。
【００６０】
（２）遅延回路２の遅延時間Δｔをセットアップ時間Ｔｓまたはホールド時間Ｔｈとすべく設定した場合、第１の入力端子３にテスト信号ＴＥＳＴを入力することによりセットアップ時間Ｔｓの保証テストが実施でき、第２の入力端子４にテスト信号ＴＥＳＴを入力することによりホールド時間Ｔｈの保証テストが実施できる。
【００６１】
（３）遅延回路２の遅延時間Δｔａをセットアップ時間Ｔｓまたはホールド時間Ｔｈと比べ長く設定した場合、第２の入力端子４にテスト信号ＴＥＴＳを入力することによりセットアップ時間Ｔｓの保証テストが実施でき、第１の入力端子３にテスト信号ＴＥＳＴを入力することによりホールド時間Ｔｈの保証テストが実施できる。
【００６２】
（４）第１の入力端子３からテスト信号ＴＥＳＴが入力されるとき、不使用端子の第２の入力端子４はスイッチＳＷ２により切断され、第２の入力端子４からテスト信号ＴＥＳＴが入力されるとき、不使用端子の第１の入力端子３は、スイッチＳＷ１により切断される。つまり、不使用端子の静電保護素子やボンディングパッドの影響をなくすことができ、遅延回路２の遅延時間Δｔ，Δｔａを正確に設定できる。従って、セットアップ時間Ｔｓ及びホールド時間Ｔｈを保証するためのテストをより正確に実施できる。
【００６３】
（５）通常動作時では、スイッチＳＷ１，ＳＷ２はオンに制御されるとともにスイッチＳＷ３，ＳＷ４はオフに制御されて、遅延回路２がラッチ回路１から切断されるので、遅延回路２の影響を受けることなく動作できる。
【００６４】
（６）遅延回路２の遅延時間Δｔ，Δｔａは、保証時間Ｔｓ，Ｔｈよりも大きく設定すればよく、遅延時間Δｔ，Δｔａの精度を高くする必要はない。
（第二実施形態）
以下本発明を具体化した第二実施形態を図５を用いて説明する。なお、第一実施形態と同様の構成については、同一符号を付してその詳細な説明及び図面を省略する。
【００６５】
本実施形態のラッチ回路１は、複数ビットからなるデータバス信号をラッチするために備えられている。即ち、ラッチ回路１及び第１の入力端子３は、データバス信号のビット数に対応して複数設けられる。そして、第２の入力端子からの信号は、バッファ回路１０を介して各ラッチ回路のタイミング入力端子Ｔ１に供給される。尚、図５では、他のラッチ回路は、ラッチ回路１と同様に接続されるため、図を省略している。
【００６６】
また、本実施形態では、半導体集積回路装置には、テスト信号ＴＥＳＴを供給するために、専用のテスト入力端子１１，１２が設けられている。テスト信号入力端子１１は、スイッチＳＷ５を介して遅延回路２及びスイッチＳＷ３に接続され、テスト信号入力端子１２は、スイッチＳＷ６を介して遅延回路２及びスイッチＳＷ４に接続される。同テスト信号入力端子１１，１２に試験装置からテスト信号ＴＥＳＴが入力されてセットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テストが実施される。なお、各スイッチＳＷ１〜ＳＷ６はテスト回路５により制御される。
【００６７】
具体的に、テスト信号入力端子１１からテスト信号ＴＥＳＴが入力されて、セットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テストが実施されるときには、スイッチＳＷ１，ＳＷ２，ＳＷ６がオフに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ５がオンに制御される。同様に、テスト信号入力端子１２からテスト信号ＴＥＳＴが入力されて、セットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テストが実施されるときには、スイッチＳＷ１，ＳＷ２，ＳＷ５がオフに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ６がオンに制御される。
【００６８】
また、セットアップ時間Ｔｓ及びホールド時間Ｔｈの保証テストが終了した後、つまり、通常動作時においては、スイッチＳＷ１，ＳＷ２がオンに制御され、ＳＷ３，ＳＷ４はオフに制御される。
【００６９】
なお、専用のテスト信号入力端子１１，１２を設けた場合、遅延回路２の遅延時間Δｔ，Δｔａに影響を与えないように、端子１１，１２に接続される負荷を小さく構成できるので、スイッチＳＷ５，ＳＷ６を省略してもよい。
【００７０】
本実施形態においても、前記第一実施形態における（１）〜（５）の効果を奏する。
（第三実施形態）
以下本発明を具体化した第三実施形態を図６を用いて説明する。本実施形態の半導体集積回路装置は、第一実施形態におけるラッチ回路１及び遅延回路２に加えて、比較用ラッチ回路２０、比較用遅延回路２１、比較回路２２を含む。比較用ラッチ回路２０は、ラッチ回路１と同じ電気的特性を持つ。なお、第一実施形態と同様の構成については、同一符号を付してその詳細な説明及び図面を省略する。
【００７１】
図６に示すように、比較用ラッチ回路２０のデータ入力端子Ｄ２は、スイッチＳＷ７を介して第３の入力端子２３に接続される。比較用ラッチ回路２０のタイミング入力端子Ｔ２は、ラッチ回路１のタイミング入力端子Ｔ１に接続される。また、比較用遅延回路２１は、スイッチＳＷ８を介してラッチ回路１のデータ入力端子Ｄ１に接続されるとともに比較用ラッチ回路２０のデータ入力端子Ｄ２に接続される。ラッチ回路１の出力端子Ｑ１及び比較用ラッチ回路２０の出力端子Ｑ２は、それぞれ比較回路２２に接続される。比較回路２２は、ラッチ回路１及びラッチ回路２０の出力信号を比較し比較結果を出力する。
【００７２】
次に、上記のように構成された半導体集積回路装置の動作を図７を用いて説明する。本実施形態では、第３の入力端子２３からテスト信号ＴＥＳＴが入力されて、セットアップ時間の保証テストが実施され、第２の入力端子４からテスト信号ＴＥＳＴが入力されて、ホールド時間の保証テストが実施される。
【００７３】
先ず、セットアップ時間を保証するためのテストを説明する。なお、スイッチＳＷ１，ＳＷ２はオフに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８はオンに制御される。
【００７４】
図７（ａ）に示すように、試験装置は、第３の入力端子２３に供給するテスト信号ＴＥＳＴ、即ち、比較用ラッチ回路２０のデータ入力端子Ｄ２に入力する信号を、時刻ｔ１のタイミングにおいてＬレベルからＨレベルに変化させる。すると、ラッチ回路１のデータ入力端子Ｄ１に入力される信号は、比較用遅延回路２１により遅延されて遅延時間Δｔ２後（時刻ｔ２）にＬレベルからＨレベルに変化する。さらに、ラッチ回路１のタイミング入力端子Ｔ１及び比較用ラッチ回路２０のタイミング入力端子Ｔ２に入力される信号は、遅延回路２により遅延され、時刻ｔ２のタイミングから遅延時間Δｔ１後（時刻ｔ３）にＬレベルからＨレベルに変化する。
【００７５】
この場合、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ３の時間Ｔｓ１（＝Δｔ１）前に、ラッチ回路１のデータ入力端子Ｄ１に入力される信号がＬレベルからＨレベルとなっている。一方、比較用ラッチ回路２０のタイミング入力端子Ｔ２に入力される信号が立ち上がる時刻ｔ３の時間Ｔｓ２（＝Δｔ１＋Δｔ２）前に、比較用ラッチ回路２０のデータ入力端子Ｄ２に入力される信号がＬレベルからＨレベルとなっている。
【００７６】
従って、比較用ラッチ回路２０は、ラッチ回路１に比べて有効データとしてのＨレベルのデータを確実にラッチできる。そして、有効データを確実にラッチする比較用ラッチ回路２０の出力信号とラッチ回路１の出力信号とを、比較回路２２により比較して比較結果が一致した場合、ラッチ回路１のセットアップ時間Ｔｓ１が保証されることとなる。また、比較回路２２の比較結果が不一致であればセットアップ時間Ｔｓ１は保証されない。
【００７７】
次いで、ホールド時間の保証テストについて説明する。なお、スイッチＳＷ１，ＳＷ７はオフに制御され、スイッチＳＷ２，ＳＷ３，ＳＷ４，ＳＷ８はオンに制御される。
【００７８】
図７（ｂ）に示すように、試験装置は、第２の入力端子４に供給するテスト信号ＴＥＳＴ、即ち、ラッチ回路１のタイミング入力端子Ｔ１及び比較用ラッチ回路２０のタイミング入力端子Ｔ２に入力する信号を、時刻ｔ１のタイミングにおいてＬレベルからＨレベルに変化させる。すると、ラッチ回路１のデータ入力端子Ｄ１に入力される信号は、遅延回路２により遅延されて遅延時間Δｔ１後（時刻ｔ２）にＬレベルからＨレベルに変化する。さらに、比較用ラッチ回路２０のデータ入力端子Ｄ２に入力される信号は、比較用遅延回路２１により遅延され、時刻ｔ２のタイミングから遅延時間Δｔ２後（時刻ｔ３）にＬレベルからＨレベルに変化する。
【００７９】
この場合、ラッチ回路１のタイミング入力端子Ｔ１に入力される信号が立ち上がる時刻ｔ１の時間Ｔｈ１（＝Δｔ１）後に、データ入力端子Ｄ１に入力される信号がＬレベルからＨレベルとなる。一方、比較用ラッチ回路２０のタイミング入力端子Ｔ２に入力される信号が立ち上がる時刻ｔ１の時間Ｔｈ２（＝Δｔ１＋Δｔ２）後に、データ入力端子Ｄ２に入力される信号がＬレベルからＨレベルとなる。
【００８０】
従って、比較用ラッチ回路２０は、ラッチ回路１に比べて有効データとしてのＬレベルのデータを確実にラッチできる。そして、有効データを確実にラッチする比較用ラッチ回路２０の出力信号とラッチ回路１の出力信号とを、比較回路２２により比較して比較結果が一致した場合、ラッチ回路１のホールド時間Ｔｈ１が保証されることとなる。また、比較回路２２の比較結果が不一致であればホールド時間Ｔｈ１は保証されない。
【００８１】
なお、本実施形態では、図７（ａ），（ｂ）のように、比較用遅延回路２１の遅延時間Δｔ２は遅延回路２の遅延時間Δｔ１とほぼ同程度で示しているがこれに限定するものではない。要は、比較用遅延回路２１の遅延時間Δｔ２は、比較用ラッチ回路２０が有効データを確実にラッチできるように設定される値であればよい。
【００８２】
また、セットアップ時間Ｔｓ１及びホールド時間Ｔｈ１の保証テストが終了した後、つまり、通常動作時では、スイッチＳＷ１，ＳＷ２はオンに制御され、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８がオフに制御される。
【００８３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）有効データを確実にラッチする比較用ラッチ回路２０の出力とラッチ回路１の出力が比較回路２２を用いて比較することで、セットアップ時間Ｔｓ１またはホールド時間Ｔｈ１を保証するためのテストを実施することができる。
【００８４】
（２）比較回路２２により保証テストの結果が判定されるため、簡易な試験装置での試験が可能となり試験コスト面で好適なものとなる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
【００８５】
○上記各実施形態における遅延回路２は、その遅延時間を可変とする構成としてもよい。具体的には、遅延回路２における抵抗素子の抵抗値を可変とする構成としてもよいし、遅延回路２におけるバッファ回路の段数を切り替え可能な構成としてもよい。また例えば、図８に示すように遅延時間の異なる複数の遅延回路３０，３１，３２を備え、スイッチＳＷ１０〜ＳＷ１５により遅延回路３０，３１，３２を選択可能な構成とする。なお、同スイッチＳＷ１０〜ＳＷ１５もテスト回路５により制御される。このようにすれば、ラッチ回路１のデータ入力端子Ｄ１に入力される信号とタイミング入力端子Ｔ１に入力される信号との時間差が可変となる。従って、多様な条件でのテストが可能となり、セットアップ時間またはホールド時間の保証テストが的確に実施される。
【００８６】
○上記各実施形態の半導体集積回路装置のスイッチＳＷ１〜ＳＷ８は、テスト回路５により制御される構成であったが、これに限定するものではない。例えば、各スイッチＳＷ１〜ＳＷ８を制御するためのパッドを形成し、ウエハーレベルでの初期のテスト時において、該パッドに所定の電圧を印加することでスイッチＳＷ１〜ＳＷ８をオン・オフさせるように構成してもよい。この場合、パッドに対して電圧を供給しない場合に、スイッチＳＷ１，ＳＷ２がオンし、スイッチＳＷ３〜ＳＷ８がオフするように設定される。この様にすると、テスト回路５を省略することができ、チップ面積の増加を低減することができる。
【００８７】
○上記各実施形態では、タイミング入力端子Ｔ１に入力される信号の立ち上がりエッジでラッチする半導体集積回路装置のセットアップ時間及びホールド時間の保証テストに適用しているが、これに限定することなく、立ち下がりエッジでラッチするものに適用してもよい。また、有効データもＨレベルまたはＬレベルとしてもよい。つまり、あらゆる条件での保証テストが可能であり、様々な同期式半導体集積回路装置に適用できる。
【００８８】
○上記各実施形態では、セットアップ時間Ｔｓ及びホールド時間Ｔｈの両方の保証テストを実施する回路構成であったが、これに限定するものではなく、いずれか一方の保証テストを実施する回路構成としてもよい。例えば、第２の入力端子４からテスト信号ＴＥＳＴを入力して保証テストを実施する場合に限定すれば、スイッチＳＷ２を省略してもよい。
【００８９】
また、第二実施形態において、テスト信号入力端子１１，１２のいずれか一方の端子等を省略してセットアップ時間Ｔｓまたはホールド時間Ｔｈの保証テストを実施する構成としてもよい。
【００９０】
さらに、第三実施形態においても、第３の入力端子２３及びスイッチＳＷ７を省略して、ホールド時間Ｔｈの保証テストを実施する回路構成にしてもよい。
○上記各実施形態では、セットアップ時間Ｔｓまたはホールド時間Ｔｈを保証テストするためのテスト信号ＴＥＳＴが試験装置から入力される構成であったが、これに限定するものではない。例えば、半導体集積回路装置に内蔵されるテスト回路５によりテスト信号ＴＥＳＴを生成し、該テスト信号がラッチ回路１のタイミング入力端子Ｔ１またはデータ入力端子Ｄ１に入力される構成とする。この場合、試験装置の負荷を低減でき、より簡易な試験装置での試験が可能となるため、試験コスト面で有利なものとなる。テスト回路５は、半導体集積回路装置内に形成されるため、当該装置の動作速度が変更されても、その動作速度に応じてテスト信号ＴＥＳＴを生成することができる。そのため、装置の高速化に容易に対応することが可能となる。なお、テスト回路５が信号発生手段に相当する。また、テスト回路５と別に信号発生手段としての信号発生回路を半導体集積回路装置に備える構成としてもよい。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、セットアップ時間及びホールド時間を保証する際に、試験装置のタイミングスキュー及び相対スキューの影響が無くなり、正確な保証テストを実施できる。また、過剰な保証により歩留まりを低下させることなく、安定した製品取得が可能になる。さらに、高価な試験装置を必要とせず、コスト面でも有利なものとなる。
【図面の簡単な説明】
【図１】  本発明の原理説明図。
【図２】  第一実施形態の半導体集積回路装置の一部回路図。
【図３】  半導体集積回路装置の動作を説明するためのタイムチャート。
【図４】  半導体集積回路装置の動作を説明するためのタイムチャート。
【図５】  第二実施形態の半導体集積回路装置の一部回路図。
【図６】  第三実施形態の半導体集積回路装置の一部回路図。
【図７】  半導体集積回路装置の動作を説明するためのタイムチャート。
【図８】  別の半導体集積回路装置の一部回路図。
【図９】  従来の半導体集積回路装置の一部回路図。
【図１０】  セットアップ時間及びホールド時間を説明するためのタイムチャート。
【図１１】  セットアップ時間の保証テストを説明するためのタイムチャート。
【符号の説明】
１…ラッチ回路
２…遅延回路
３…第１の入力端子
４…第２の入力端子
５…信号発生手段としてのテスト回路
１０…バッファ回路
１１，１２…テスト信号入力端子
２０…比較用ラッチ回路
２１…比較用遅延回路
２２…比較回路
２３…第３の入力端子
ＳＷ…スイッチ
Ｄ…データ入力端子
Ｔ…タイミング入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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