(57)【特許請求の範囲】
【請求項１】
少なくともある期間中にフローティング状態にされる同一の回路ノード内に、第１導電型の第１の領域および第２導電型の第２の領域を備え、
前記第１の領域は、前記第２の領域以外に少なくとも１つの第２導電型の第３の領域と接し、
前記第２の領域は、前記第１の領域以外に少なくとも１つの第１導電型の第４の領域と接し、
前記第３および第４の領域は、一方がトランジスタのボディ領域であり、他方が素子分離領域であることを特徴とする、半導体装置。
【請求項２】
少なくともある期間中にフローティング状態にされる同一の回路ノード内に、第１導電型の第１の不純物領域および第２導電型の第２の不純物領域を備え、
前記第１の不純物領域は、前記第２の不純物領域以外に少なくとも１つの第２導電型の第３の不純物領域と接しており、
前記第２の不純物領域は、前記第１の不純物領域以外に少なくとも１つの第１導電型の第４の不純物領域と接しており、
前記第１の不純物領域と前記第３の不純物領域との間の電圧を逆方向バイアスにし、かつ、前記第２の不純物領域と前記第４の不純物領域との間の電圧を逆方向バイアスにし、 前記第１の不純物領域の不純物濃度を前記第３の不純物領域の不純物濃度よりも濃くし、かつ、前記第２の不純物領域の不純物濃度を前記第４の不純物領域の不純物濃度よりも濃くした、半導体装置。
【請求項３】
前記第１の不純物領域の不純物濃度と、前記第２の不純物領域の不純物濃度とを等しくした、請求項２記載の半導体装置。
【請求項４】
前記第１の不純物領域の不純物濃度と、前記第４の不純物領域の不純物濃度とを等しくし、かつ、前記第２の不純物領域の不純物濃度と、前記第３の不純物領域の不純物濃度とを等しくした、請求項２記載の半導体装置。
【請求項５】
前記第１の不純物領域の不純物濃度の絶対値および前記第３の不純物領域の不純物濃度の絶対値の積と、前記第２の不純物領域の不純物濃度の絶対値および前記第４の不純物領域の不純物濃度の絶対値の積とを等しくした、請求項２記載の半導体装置。
【請求項６】
前記第１の不純物領域および前記第３の不純物領域の間の逆方向バイアス電圧値と、前記第２の不純物領域および前記第４の不純物領域の間の逆方向バイアス電圧値とを等しくした、請求項２記載の半導体装置。
【請求項７】
少なくともある期間中にフローティング状態にされるダイナミック型のメモリセルの同一のストレージノード内に、第１導電型の第１の領域および第２導電型の第２の領域を備え、
前記第１の領域は、前記第２の領域以外に少なくとも１つの第２導電型の第３の領域と接し、
前記第２の領域は、前記第１の領域以外に少なくとも１つの第１導電型の第４の領域と接する、半導体記憶装置。
【請求項８】
前記第３および第４の領域は、一方がトランジスタのボディ領域であり、他方が素子分離領域であることを特徴とする、請求項７記載の半導体記憶装置。
【請求項９】
酸化膜上にＳＯＩ活性層を有するＳＯＩ基板上に形成されたメモリセルを構成する半導体記憶装置であって、
前記ＳＯＩ基板上に形成されたトランスファゲートトランジスタを備え、
前記トランスファゲートトランジスタは、
前記ＳＯＩ基板上に形成されたトランスファゲート電極と、
前記トランスファゲート電極下の前記ＳＯＩ活性層に形成された第１導電型のボディ領域と、
前記ＳＯＩ活性層に形成され、前記ボディ領域を間に挟む第２導電型の１対のソース・ドレイン領域とを含み、
前記ＳＯＩ活性層に形成された第１導電型の領域であり、その領域と前記ボディ領域との間に一方の前記ソース・ドレイン領域を挟む態様でそのソース・ドレイン領域に接続された第１導電領域と、
前記ＳＯＩ基板上に形成され、上下方向に対向配置された上部電極および下部電極を含むメモリキャパシタとをさらに備え、
前記メモリキャパシタの前記下部電極は、前記第１導電領域およびその第１導電領域に接続された前記一方のソース・ドレイン領域に接続されており、
前記ＳＯＩ基板上に形成され、前記第１導電領域の一部を電気的に分離するためのフィールドシールド領域をさらに備え、
前記フィールドシールド領域は、
前記ＳＯＩ活性層に形成された第２導電型の領域であり、その領域と前記一方のソース・ドレイン領域との間に前記第１導電領域を挟む態様でその第１導電領域に接続された第２導電領域と、
前記第２導電領域上に形成されたフィールドシールドゲート電極とを含む、半導体記憶装置。
【請求項１０】
前記フィールドシールド領域と交差する方向に延在し、前記ボディ領域、前記１対のソース・ドレイン領域、前記第１導電領域および前記第２導電領域を挟む態様でそれらの領域を他の領域から電気的に分離するための分離領域をさらに備えた、請求項９記載の半導体記憶装置。
【請求項１１】
前記分離領域は、前記ＳＯＩ基板の部分的熱酸化工程により形成される領域であることを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１２】
前記分離領域は、前記ＳＯＩ活性層の部分的なエッチング工程により形成される領域であることを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１３】
前記分離領域は、前記ＳＯＩ活性層を貫通して前記酸化膜内に達する穴を形成する部分的なエッチング工程およびその形成された穴を絶縁膜により埋める穴埋め工程によって形成される領域であることを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１４】
前記メモリキャパシタの前記下部電極と、前記第１導電領域およびその第１導電領域に接続された前記一方のソース・ドレイン領域との間に介在された金属よりなるバッファ層をさらに備えた、請求項９記載の半導体記憶装置。
【請求項１５】
前記メモリキャパシタの前記下部電極と、前記第１導電領域およびその第１導電領域に接続された前記一方のソース・ドレイン領域との間に介在されたバッファ層をさらに備え、
前記バッファ層は、
前記下部電極と、前記第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間に介在された筒状の金属体と、
前記金属体の内部に形成されたポリシリコン体とを含む、請求項９記載の半導体記憶装置。
【請求項１６】
前記トランスファゲートトランジスタおよび前記メモリキャパシタよりなるメモリセルは、複数行および複数列に配置され、
前記フィールドシールド領域は、各列の前記メモリセルのそれぞれに対応する前記第２導電領域が前記複数行にわたって連なって形成された、請求項９記載の半導体記憶装置。
【請求項１７】
前記複数行にわたって連なって形成された前記第２導電領域の端部に所定の電位を印加する電位印加手段をさらに備えた、請求項１６記載の半導体記憶装置。
【請求項１８】
各列の前記複数のメモリセルの各々のボディ領域は、前記複数行にわたって連なって形成された、請求項１６記載の半導体記憶装置。
【請求項１９】
前記複数行にわたって連なって形成された前記第２導電領域の端部に第１の電位を印加する第１の電位印加手段と、
前記複数行にわたって連なって形成された前記ボディ領域の端部に第２の電位を印加する第２の電位印加手段とをさらに備えた、請求項１８記載の半導体記憶装置。
【請求項２０】
酸化膜上にＳＯＩ活性層を有するＳＯＩ基板上に形成された半導体記憶装置であって、
前記ＳＯＩ基板上に形成された１対のトランスファゲートトランジスタを備え、
前記１対のトランスファゲートトランジスタは、
前記ＳＯＩ基板上に形成された第１導電型の第１の不純物領域と、
前記ＳＯＩ基板上に形成され、第１導電型の第１の不純物領域を間に挟む第２導電型の第１および第２のボディ領域と、
前記ＳＯＩ基板上に形成された第１導電型の領域であり、その領域と前記第１の不純物領域との間に前記第１のボディ領域を挟み、前記第１の不純物領域とともに第１の１対のソース・ドレイン領域を構成する第２の不純物領域と、
前記ＳＯＩ基板上に形成された第１導電型の領域であり、その領域と前記第１の不純物領域との間に前記第２のボディ領域を挟み、前記第１の不純物領域とともに第２の１対のソース・ドレイン領域を構成する第３の不純物領域と、
前記第１のボディ領域のＳＯＩ基板上に形成された第１のトランスファゲート電極と、
前記第２のボディ領域のＳＯＩ基板上に形成された第２のトランスファゲート電極とを含み、
前記ＳＯＩ基板上に形成された第２導電型の領域であり、その領域と前記第１のボディ領域との間に前記第２の不純物領域を挟む第１導電領域と、
前記ＳＯＩ基板上に形成され、上下方向に対向配置された第１の上部電極および第１の下部電極を含む第１のメモリキャパシタとをさらに備え、
前記第１のメモリキャパシタの前記第１の下部電極は、前記第１導電領域および前記第２の不純物領域に接続されており、
前記ＳＯＩ活性層に形成された第２導電型の領域であり、その領域と前記第２のボディ領域との間に前記第３の不純物領域を挟む第２導電領域と、
前記ＳＯＩ基板上に形成され、上下方向に対向配置された第２の上部電極および第２の下部電極を含む第２のメモリキャパシタとをさらに備え、
前記第２メモリキャパシタの前記第２の下部電極は、前記第２導電領域および前記第３の不純物領域に接続されており、
前記ＳＯＩ基板上に形成され、前記第１導電領域の一部を電気的に分離するための第１のフィールドシールド領域をさらに備え、
前記第１のフィールドシールド領域は、
前記ＳＯＩ活性層上に形成された第１導電型の領域であり、その領域と前記一方の第１のソース・ドレイン領域との間に前記第１導電領域を挟む態様でその第１導電領域に接続された第３導電領域と、
前記第３導電領域上に形成された第１のフィールドシールドゲート電極とを含み、
前記ＳＯＩ基板上に形成され、前記第２導電領域の一部を電気的に分離するための第２のフィールドシールド領域をさらに備え、
前記第２のフィールドシールド領域は、
前記ＳＯＩ活性層上に形成された第１導電型の領域であり、その領域と前記一方の第２のソース・ドレインとの間に前記第２導電領域を挟む態様でその第２導電領域に接続された第４導電領域と、
前記第４導電領域上に形成された第２のフィールドシールドゲート電極とを含み、
前記ＳＯＩ基板の上方に形成されたビット線と、
前記ビット線および前記第１の不純物領域の間に介在されたビット線コンタクト部とをさらに備えた、半導体記憶装置。
【請求項２１】
半導体基板上に絶縁層を介在して第２導電型のＳＯＩ活性層を形成する工程と、
前記ＳＯＩ活性層の第１の領域上にゲート絶縁層を介在してフィールドシールドゲート電極を形成する工程と、
前記フィールドシールドゲート電極をマスクとして用いて前記ＳＯＩ活性層内に第１導電型の不純物を注入することによって、１対の第１の不純物領域を形成する工程と、
前記第１の不純物領域が形成された前記ＳＯＩ活性層の第２の領域上にゲート絶縁層を介在してトランスファゲート電極を形成する工程と、
前記フィールドシールド電極と前記トランスファゲート電極とに挟まれた領域下の前記第１の不純物領域における前記フィールドシールドゲート電極側の一部表面を覆うマスク層を形成する工程と、
前記マスク層および前記トランスファゲート電極をマスクとして用いて第２導電型の不純物を前記ＳＯＩ活性層内に注入することによって、前記第１の不純物領域内に第２の不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項２２】
前記マスク層は、前記フィールドシールドゲート電極を覆うレジストパターンである、請求項２１記載の半導体記憶装置の製造方法。
【請求項２３】
前記マスク層は、前記フィールドシールドゲート電極の側壁に形成されたサイドウォール絶縁膜である、請求項２１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体装置、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板上に形成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびその製造方法に関する。
【０００２】
【従来の技術】
現在、ＤＲＡＭと呼ばれる半導体記憶装置が多数提供されている。そのＤＲＡＭは、記憶保持動作（以下リフレッシュ動作と呼ぶ）が必要であり、かつデータの読出しおよび書込みが可能である。
【０００３】
図２６は、従来の一般的なＤＲＡＭのメモリセルの模式的断面図である。図２６を参照して、このメモリセルは、ＭＯＳ  ＦＥＴで構成される１つのトランスファゲートトランジスタ（以下トランジスタと呼ぶ）ＴＲおよび１つのメモリキャパシタ（以下キャパシタと呼ぶ）Ｃを含む。
【０００４】
トランジスタＴＲは、Ｐ型の半導体基板１００の表面に形成されたＮ型の１対のソース・ドレイン領域２０，２０と、半導体基板１００の表面上にゲート絶縁膜１０を介在して形成されたトランスファゲート電極１とを含む。このトランスファゲート電極１は、ワード線ＷＬを構成する。
【０００５】
キャパシタＣは、ソース・ドレイン領域２０，２０の一方側に接続されたキャパシタ下部電極（以下ストレージノードと呼ぶ）５１と、その上に誘電体層５３を介在して形成されたキャパシタ上部電極（以下セルプレートと呼ぶ）５２とを含む。
【０００６】
ビット線ＢＬは、トランジスタＴＲにおける他方のソース・ドレイン領域２０に接続される。
【０００７】
このようなＤＲＡＭのメモリセルにおいては、書込時に、ビット線ＢＬからトランジスタＴＲを介してキャパシタＣに電荷が蓄積され、これにより、データが記憶される。
【０００８】
また、近年、ＳＯＩ構造を利用したトランジスタの技術が確立されつつある。このようなＳＯＩ構造のトランジスタは、配線／基板間の容量、いわゆる配線容量が低減され、回路の動作速度が高速化されるという特徴がある。さらに、ＣＭＯＳに適用した場合には、ラッチアップ現象を防ぐこともできる。さらに、トランジスタのショートチャネル効果の低減、電流駆動能力の向上、サブスレッショルド特性の向上などの種々の利点を有している。
【０００９】
このため、ＳＯＩ構造をＤＲＡＭのメモリセルに適用することが考えられている。
【００１０】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭにおいては、リフレッシュ動作を頻繁に行なう必要があるという問題があった。以下に、その問題点を具体的に説明する。
【００１１】
リフレッシュ動作を行なうのは、次のような理由のためである。メモリセルは、半導体基板１００内にＰ型の領域と、Ｎ型の領域とを有している。そして、それらのＰ型の領域とＮ型の領域との接合部分においてリーク電流が生じる。そのリーク電流が生じると、メモリセルの蓄積電荷が減少し、記憶データが消滅するからである。
【００１２】
次に、リーク電流が生じる状態をメモリセルの等価回路図を用いて説明する。図２７は、図２６のメモリセルの等価回路図である。図２７を参照して、メモリセルには、トランジスタＴＲおよびキャパシタＣが含まれる。
【００１３】
トランジスタＴＲは、ビット線ＢＬとキャパシタＣとの間に設けられ、ワード線ＷＬの電位に応答してオンオフ動作をする。トランジスタＴＲと、キャパシタＣとの間のノードが、ストレージノード５１である。キャパシタＣは、セルプレートにセルプレート電位Ｖｃｐを受ける。
【００１４】
このストレージノード５１が図２６のソース・ドレイン領域２０に接続されている部分の近傍では、Ｎ型の領域と、Ｐ型の領域とが接合しているため、ダイオードＤが形成される。このダイオードＤは、カソードがストレージノード５１に接続され、アノードに基板電位ＶＢＢを受ける。したがって、キャパシタＣに電荷が蓄積されている場合に、そのダイオードＤの逆方向バイアス時のリーク電流によって蓄積電荷が減少し、記憶データが消滅する。
【００１５】
図２８は、図２６および図２７に示されるＤＲＡＭのメモリセルのストレージノード５１の電位Ｖの変化を示すグラフである。この図２８においては、縦軸に電位Ｖ、横軸に経過時間ｔを取り、これらの関係が示される。
【００１６】
図２８に示されるように、ストレージノード５１の電位Ｖは、メモリセルへの蓄積情報がＨレベルの場合には、最初に、メモリセルへの蓄積電荷により電源電位ＶｃｃのレベルであるＨレベルの記憶データが存在する。しかし、メモリセルのリーク電流により、時間の経過に従って蓄積電荷が減少し、電位Ｖが減少する。このため、メモリセルは、最初にＨレベルのデータを記憶していても、リフレッシュ動作を行なわないと、記憶データがＬレベルに変化する。
【００１７】
それは、電位Ｖが、Ｖｃｃから低下していき、やがてＶｃｃ／２よりも低くなるからである。
【００１８】
このように電位Ｖが低下する場合には、たとえば、Ｖｃｃ／２のレベルよりも、センスアンプ検知能力に対応する所定レベルΔＶだけ高い電位になった時点ｔＲＥＦ１においてリフレッシュ動作を行なう必要がある。
【００１９】
このように、従来のＤＲＡＭのおいては、リフレッシュ動作の実行が不可欠である。したがって、ＤＲＡＭにおいては、制御を簡単にするために、リフレッシュを実行する周期（ｔＲＥＦ１に相当する）を長くすることが求められる。
【００２０】
この発明は、このような問題を解決するためになされたものであり、リフレッシュ動作を実行する周期をできる限り長くすることにより、リフレッシュ特性を向上させることが可能な半導体装置、半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
請求項１に記載の本発明は、半導体装置であって、少なくともある期間中にフローティング状態にされる同一の回路ノード内に、第１導電型の第１の領域および第２導電型の第２の領域を備える。第１の領域は、第２の領域以外に少なくとも１つの第２導電型の第３の領域と接する。第２の領域は、第１の領域以外に少なくとも１つの第１導電型の第４の領域と接する。第３および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である。
【００２３】
請求項２に記載の本発明は、半導体装置であって、少なくともある期間中にフローティング状態にされる同一の回路ノード内に、第１導電型の第１の不純物領域および第２導電型の第２の不純物領域を備える。第１の不純物領域は、第２の不純物領域以外に少なくとも１つの第２導電型の第３の不純物領域と接している。第２の不純物領域は、第１の不純物領域以外に少なくとも１つの第１導電型の第４の不純物領域と接している。第１の不純物領域と第３の不純物領域との間の電圧が逆方向バイアスにされ、かつ、第２の不純物領域と第４の不純物領域との間の電圧が逆方向バイアスにされる。第１の不純物領域の不純物濃度を第３の不純物領域の不純物濃度よりも濃くし、かつ、第２の不純物領域の不純物濃度を第４の不純物領域の不純物濃度よりも濃くしたことを特徴とする。
【００２６】
請求項３に記載の本発明は、請求項２に記載の発明において、第１の不純物領域の不純物濃度と、第２の不純物領域の不純物濃度とを等しくしたことを特徴とする。
【００２７】
請求項４に記載の本発明は、請求項２に記載の発明において、第１の不純物領域の不純物濃度と、第４の不純物領域の不純物濃度とを等しくし、かつ、第２の不純物領域の不純物濃度と、第３の不純物領域の不純物濃度とを等しくしたことを特徴とする。
【００２８】
請求項５に記載の本発明は、請求項２に記載の発明において、第１の不純物領域の不純物濃度の絶対値および第３の不純物領域の不純物濃度の絶対値の積と、第２の不純物領域の不純物濃度の絶対値および第４の不純物領域の不純物濃度の絶対値の積とを等しくしたことを特徴とする。
【００２９】
請求項６に記載の本発明は、請求項２に記載の発明において、第１の不純物領域および第３の不純物領域の間の逆方向バイアス電圧値と、第２の不純物領域および第４の不純物領域の間の逆方向バイアス電圧値とを等しくしたことを特徴とする。
【００３０】
請求項７に記載の本発明は、半導体記憶装置であって、少なくともある期間中にフローティング状態にされるダイナミック型のメモリセルの同一のストレージノード内に、第１導電型の第１の領域および第２導電型の第２の領域を備える。第１の領域は、第２の領域以外に少なくとも１つの第２導電型の第３の領域と接する。第２の領域は、第１の領域以外に少なくとも１つの第２導電型の第４の領域と接する。
【００３１】
請求項８に記載の本発明は、請求項７に記載の発明において、第３および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である。
【００３２】
請求項９に記載の本発明は、酸化膜上にＳＯＩ活性層を有するＳＯＩ基板上に形成されたメモリセルを構成する半導体記憶装置であって、トランスファゲートトランジスタ、第１導電領域、メモリキャパシタおよびフィールドシールド領域を備える。
【００３３】
トランスファゲートトランジスタは、ＳＯＩ基板上に形成される。このトランスファゲートトランジスタは、トランスファゲート電極、第１導電型のボディ領域および第２導電型の１対のソース・ドレイン領域を含む。
【００３４】
トランスファゲート電極は、ＳＯＩ基板上に形成される。ボディ領域は、トランスファゲート電極下のＳＯＩ活性層に形成される。１対のソース・ドレイン領域は、ＳＯＩ活性層に形成され、ボディ領域を間に挟む態様で設けられる。
【００３５】
第１導電領域は、ＳＯＩ活性層に形成された第１導電型の領域であり、その領域とボディ領域との間に一方のソース・ドレイン領域を挟む態様でそのソース・ドレイン領域に接続されている。
【００３６】
メモリキャパシタは、ＳＯＩ基板上に形成され、上下方向に対向配置された上部電極および下部電極を含む。そのメモリキャパシタの下部電極は、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域に接続されている。
【００３７】
フィールドシールド領域は、ＳＯＩ基板上に形成され、第１導電領域の一部を電気的に分離する。そのフィールドシールド領域は、第２導電領域およびフィールドシールド電極を含む。
【００３８】
第２導電領域は、ＳＯＩ活性層に形成さたれた第２導電型の領域であり、その領域と一方のソース・ドレイン領域との間に第１導電領域を挟む態様でその第１導電領域に接続されている。フィールドシールドゲート電極は、第２導電領域上に形成される。
【００３９】
請求項１０に記載の本発明は、請求項９に記載の半導体記憶装置に、さらに、分離領域を備える。
【００４０】
分離領域は、フィールドシールド領域と交差する方向に延在され、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域を挟む態様でそれらの領域を他の領域から電気的に分離する。
【００４１】
請求項１１に記載の本発明は、請求項１０に記載の半導体記憶装置の分離領域が、ＳＯＩ基板の部分的な熱酸化工程により形成される領域であることを特徴とする。
【００４２】
請求項１２に記載の本発明は、請求項１０に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層の部分的なエッチング工程により形成されることを特徴とする。
【００４３】
請求項１３に記載の本発明は、請求項１０に記載の半導体記憶装置の分離領域が、ＳＯＩ活性層を貫通して酸化膜内に達する穴を形成する部分的なエッチング工程およびその形成された穴を絶縁膜により埋める穴埋め工程によって形成される領域であることを特徴とする。
【００４４】
請求項１４に記載の本発明は、請求項９に記載の発明において、メモリキャパシタの下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間に介在された金属よりなるバッファ層をさらに備える。
【００４５】
請求項１５に記載の本発明は、請求項９に記載の発明において、メモリキャパシタの下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間に介在されたバッファ層をさらに備える。そのバッファ層は、下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域の間に介在された筒状の金属体と、その金属体の内部に形成されたポリシリコン体とを含む。
【００４６】
請求項１６に記載の本発明は、請求項９に記載の発明において、トランスファゲートトランジスタおよびメモリキャパシタよりなるメモリセルが、複数行および複数列に配置される。そして、フィールドシールド領域において、各列のメモリセルのそれぞれに対応する第２導電領域が複数行にわたって連なって形成されたことを特徴とする。
【００４７】
請求項１７に記載の本発明は、請求項１６に記載の発明において、複数行にわたって連なって形成された第２導電領域の端部に所定の電位を印加する電位印加手段をさらに備えたことを特徴とする。
【００４８】
請求項１８に記載の本発明は、請求項１６に記載の発明において、各列の複数のメモリセルの各々のボディ領域が、複数行にわたって連なって形成されたことを特徴とする。
【００４９】
請求項１９に記載の本発明は、請求項１８に記載の発明において、複数行にわたって連なって形成された第２導電領域の端部に第１の電位を印加する第１の電位印加手段と、複数行にわたって連なって形成されたボディ領域の端部に第２の電位を印加する第２の電位印加手段とをさらに備えたことを特徴とする。
【００５０】
請求項２０に記載の本発明は、酸化膜上にＳＯＩ活性層を有するＳＯＩ基板上に形成された半導体記憶装置であって、１対のトランスファゲートトランジスタ、第１導電領域、第１のメモリキャパシタ、第２導電領域、第２のメモリキャパシタ、第１のフィールドシールド領域、第２のフィールドシールド領域、ビット線およびビット線コンタクト部を備える。
【００５１】
１対のトランスファゲートトランジスタは、ＳＯＩ基板上に形成され、第１の不純物領域と、第１および第２のボディ領域と、第２の不純物領域と、第３の不純物領域と、第１のトランスファゲート電極と、第２のトランスファゲート電極とを含む。
【００５２】
第１の不純物領域は、ＳＯＩ基板上に形成された第１導電型の領域である。第１および第２のボディ領域は、ＳＯＩ基板上に形成され、第１導電型の第１の不純物領域を間に挟む第２導電型の領域である。第２の不純物領域は、ＳＯＩ基板上に形成された第１導電型の領域であり、その領域と第１の不純物領域との間に第１のボディ領域を挟み、第１の不純物領域とともに第１の１対のソース・ドレイン領域を構成する。
【００５３】
第３の不純物領域は、ＳＯＩ基板上に形成された第１導電型の領域であり、その領域と第１の不純物領域との間に第２のボディ領域を挟み、第１の不純物領域とともに第２の１対ソース・ドレイン領域を構成する。第１のトランスファゲート電極は、第１のボディ領域のＳＯＩ基板上に形成される。第２のトランスファゲート電極は、第２のボディ領域のＳＯＩ基板上に形成される。
【００５４】
第１導電領域は、ＳＯＩ基板上に形成された第２導電型の領域であり、その領域と第１のボディ領域との間に第２の不純物領域を挟む。第１のメモリキャパシタは、ＳＯＩ基板上に形成され、上下方向に対向配置された第１の上部電極および第１の下部電極を含み、その第１の下部電極が、第１導電領域および第２の不純物領域に接続されている。
【００５５】
第２導電領域は、ＳＯＩ活性層に形成された第２導電型の領域であり、その領域と第２のボディ領域との間に第３の不純物領域を挟む。第２のメモリキャパシタは、ＳＯＩ基板上に形成され、上下方向に対向配置された第２の上部電極および第２の下部電極を含み、その第２の下部電極が、第２導電領域および第３の不純物領域に接続されている。
【００５６】
第１のフィールドシールド領域は、ＳＯＩ基板上に形成され、第１導電領域の一部を電気的に分離するためのものである。その第１のフィールドシールド領域は、第３導電領域と、第１のフィールドシールドゲート電極とを含む。
【００５７】
第３導電領域は、ＳＯＩ活性層上に形成された第１導電型の領域であり、その領域と一方の第１のソース・ドレイン領域との間に第１導電領域を挟む態様でその第１導電領域に接続されている。第１のフィールドシールドゲート電極は、第３導電領域上に形成される。
【００５８】
第２のフィールドシールド領域は、ＳＯＩ基板上に形成され、第２導電領域の一部を電気的に分離するためのものである。その第２のフィールドシールド領域は、第４導電領域と、第２のフィールドシールドゲート電極とを含む。
【００５９】
第４導電領域は、ＳＯＩ活性層上に形成された第１導電型の領域であり、その領域と一方の第２のソース・ドレインとの間に第２導電領域を挟む態様でその第２導電領域に接続されている。第２のフィールドシールドゲート電極は、第４導電領域上に形成されている。
【００６０】
ビット線は、ＳＯＩ基板の上方に形成されている。ビット線コンタクト部は、ビット線および第１の不純物領域の間に介在される。
【００６１】
請求項２１に記載の本発明は、半導体記憶装置の製造方法であって、以下の工程を備える。
【００６２】
半導体基板上に絶縁層を介在して第２導電型のＳＯＩ活性層を形成する。ＳＯＩ活性層の第１の領域上にゲート絶縁層を介在してフィールドシールドゲート電極を形成する。フィールドシールドゲート電極をマスクとして用いてＳＯＩ活性層内に第１導電型の不純物を注入することによって、１対の第１の不純物領域を形成する。第１の不純物領域が形成されたＳＯＩ活性層の第２の領域上にゲート絶縁層を介在してトランスファゲート電極を形成する。フィールドシールドゲート電極とトランスファゲート電極とに挟まれた領域下の第１の不純物領域におけるフィールドシールドゲート電極側の一部表面を覆うマスク層を形成する。マスク層およびトランスファゲート電極をマスクとして用いて第２導電型の不純物をＳＯＩ活性層内に注入することによって、第１の不純物領域内に第２の不純物領域を形成する。
【００６３】
請求項２２に記載の本発明は、請求項２１に記載の半導体記憶装置の製造方法において、マスク層が、フィールドシールドゲート電極を覆うレジストパターンであることを特徴とする。
【００６４】
請求項２３に記載の本発明は、請求項２１に記載の半導体記憶装置の製造方法において、マスク層が、フィールドシールドゲート電極の側壁に形成されたサイドウォール絶縁膜であることを特徴とする。
【００６５】
【作用】
請求項１に記載の本発明によれば、同一の回路ノード内に、第１導電型の第１の領域および第２導電型の第２の領域が設けられている。このため、同一の回路ノード内に異なる導電型の２つの領域が設けられる。
【００６６】
第１の領域は、第２の領域以外に第２導電型の第３の領域と接しており、第２の領域は、第１の領域以外に第１導電型の第４の領域と接している。このため、第１の領域および第３の領域の間と、第２の領域および第４の領域の間とでともにＰＮ接合によるリーク電流が生じる。
【００６７】
この場合のリーク電流は、同一の回路ノードに流れ込む電流と、その回路ノードから流れ出す電流である。このようにそれらの電流は相反する方向に流れる。したがって、フローティング状態にされた回路ノードの蓄積電荷を消滅させる方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【００６８】
このため、リーク電流に起因する回路ノードの蓄積電荷の消滅が防がれるか、または、蓄積電荷が消滅するまでの時間が長くなる。したがって、このような構成をメモリセルに適用した場合には、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００６９】
そして、第３の領域および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である場合に、リーク電流に起因する回路ノードの電荷の消滅が防がれるか、または、その電荷が消滅するまでの時間が長くなる。したがって、メモリセルに適用した場合には、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００７０】
請求項２に記載の本発明によれば、第１の不純物領域は、第２の不純物領域以外に、異なる導電型の第３の不純物領域と接しており、第２の不純物領域は、第１の不純物領域以外に、異なる導電型の第４の不純物領域と接している。
【００７１】
このため、第１の不純物領域および第３の不純物領域と、第２の不純物領域および第４の不純物領域とがともにＰＮ接合されている。これにより、第１および第２の不純物領域が設けられた回路ノードの位置を基準とした場合に、接合の向きが相反する２つのＰＮ接合領域が形成されることになる。
【００７２】
そして、第１の不純物領域と、第３の不純物領域との間の電圧が逆方向バイアスにされ、第２の不純物領域と、第４の不純物領域との間の電圧が逆方向バイアスにされる。したがって、第１の不純物領域および第３の不純物領域の間と、第２の不純物領域および第４の不純物領域の間とでともにＰＮ接合によるリーク電流が生じる。
【００７３】
この場合のリーク電流は、同一の回路ノードに流込む電流と、その回路ノードから流出す電流である。このように、それらの電流は相反する方向に流れる。したがって、フローティング状態にされた回路ノードの蓄積電荷を消滅させる方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【００７４】
このため、リーク電流に起因する回路ノードの蓄積電荷の消滅が防がれるか、または、蓄積電荷が消滅するまでの時間が長くなる。したがって、このような構成をメモリセルに適用した場合には、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００７５】
そして、第１の不純物領域の不純物濃度が第３の不純物領域の不純物濃度よりも濃くされ、かつ、第２の不純物領域の不純物濃度が第４の不純物領域の不純物濃度よりも濃くされる。このように第１および第２の不純物領域の不純物濃度が濃くされると、それらの領域が設けられた回路ノードに導電体が接続される場合には、その導電体と、その回路ノードとの間で容易にオーミックコンタクトをとり得る。
【００７６】
請求項３に記載の本発明によれば、第１および第２の不純物領域の不純物濃度がそれぞれ第３および第４の不純物濃度よりも濃いという条件下で、第１の不純物領域の不純物濃度と、第２の不純物領域の不純物濃度とが等しいため、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る。
【００７７】
このように、第１および第２の不純物領域のそれぞれの不純物濃度の関係を規定することにより、回路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００７８】
請求項４に記載の本発明によれば、第１および第４の不純物領域のそれぞれの不純物濃度が、等しくされ、かつ、第２および第３の不純物領域のそれぞれの不純物濃度が等しくされる。このため、第１および第３の不純物領域の不純物濃度の関係と、第２および第４の不純物領域の不純物濃度の関係とを等しくし得る。したがって、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る。
【００７９】
このように、各不純物領域の濃度の関係を規定することにより、第１および第３の不純物領域の間の電圧の規定と、第１および第４の不純物領域の間の電圧の規定とによる回路ノードの蓄積電荷の消滅の抑制効果に加えて、回路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００８０】
請求項５に記載の本発明によれば、第１および第３の不純物領域のそれぞれの不純物濃度の絶対値の積と、第２および第４の不純物領域のそれぞれの不純物濃度の絶対値の積とを等しくすることは、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る条件である。したがって、このように、各不純物領域の不純物濃度の関係を規定することにより、第１および第３の不純物領域の間の電圧の規定と、第２および第４の不純物領域の間の電圧の規定とによる回路ノードの蓄積電荷の消滅の抑制効果に加えて、回路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００８１】
請求項６に記載の本発明によれば、第１および第３の不純物領域の間の逆方向バイアス電圧値と、第２および第４の不純物領域の間の逆方向バイアス電圧値とが等しくされる。
【００８２】
このため、このような逆方向バイアス電圧値の規定により、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る。このように２つの逆方向バイアス電圧値の関係を規定することにより、回路ノードの蓄積電荷の消滅をさらに抑制し得る。
【００８３】
請求項７に記載の本発明によれば、同一のストレージノード内に、第１導電型の第１の領域および第２導電型の第２の領域が設けられている。このため、同一のストレージノード内に異なる導電型の領域が２つ設けられる。
【００８４】
第１の領域は、第２の領域以外に第２導電型の第３の領域と接しており、第２領域は、第１の領域以外に第１導電型の第４の領域と接している。このため、第１の領域および第３の領域の間と、第２の領域および第４の領域の間とでともにＰＮ接合によりリーク電流が生じる。
【００８５】
この場合のリーク電流は、同一のストレージノード内に流れ込む電流と、そのストレージノードから流れ出す電流である。このようにそれらの電流は相反する方向に流れる。
【００８６】
したがって、フローティング状態にされたストレージノードの蓄積電荷を消滅される方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【００８７】
このため、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００８８】
請求項８に記載の本発明によれば、第３および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である。このため、ストレージノード内の第１および第２の領域にトランジスタのボディ領域および素子分離領域が接している構成において、請求項３と同様に、リーク電流に起因する記憶での消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００８９】
請求項９に記載の本発明によれば、キャパシタの下部電極が、第１導電型の第１の導電領域および第２導電型の一方のソース・ドレイン領域に共通に接続されている。
【００９０】
その一方のソース・ドレイン領域は、トランスファゲートトランジスタにおける第１導電型のボディ領域に接続されている。一方、第１の導電領域は、フィールドシールド領域における第２導電型の第２導電領域に接続されている。
【００９１】
したがって、下部電極が接続された領域においては、ソース・ドレイン領域およびボディ領域の間と、第１導電領域および第２導電領域の間とで、ともにＰＮ接合によるメモリセルのリーク電流が生じる。
【００９２】
この場合のリーク電流は、下部電極が接続された領域に流込む電流と、その領域から流出す電流とである。このように、それらのリーク電流は、相反する方向に流れる。つまり、キャパシタの蓄積電荷を消滅させる方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【００９３】
このため、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【００９４】
請求項１０に記載の本発明によれば、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域は、フィールドシールド領域と交差する方向に延在された分離領域に挟まれた態様で素子分離される。
【００９５】
ボディ領域等のそれらの領域は、フィールドシールド領域の延在方向と直交する方向に沿う両端部が、第１導電型の領域および第２導電型の領域が交互に形成されている態様となっている。このため、それらの端部は、フィールドシールド領域では完全に素子分離できない。
【００９６】
したがって、分離領域が設けられることにより、それらの端部の素子分離が完全に行なえる。
【００９７】
請求項１１に記載の本発明によれば、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域におけるフィールドシールド領域の延在方向と直交する方向に沿う両端部が、ＳＯＩ基板の部分的な熱酸化工程により形成される分離領域によって素子分離される。このため、それらの端部の素子分離が完全に行なえる。
【００９８】
請求項１２に記載の本発明によれば、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域におけるフィールドシールド領域の延在方向と直交する方向に沿う両端部が、ＳＯＩ活性層の部分的なエッチング工程により形成される分離領域によって素子分離される。したがって、それらの端部の素子分離が完全に行なえる。
【００９９】
請求項１３に記載の本発明は、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域におけるフィールドシールド領域の延在方向と交差する方向に沿う両端部が、次のような分離領域によって素子分離される。すなわち、ＳＯＩ活性層を貫通して酸化膜内に達する穴を形成する部分的なエッチング工程およびその形成された穴を絶縁膜により埋める穴埋め工程によって形成される分離領域である。したがって、それらの端部の素子分離が完全に行なえる。
【０１００】
請求項１４に記載の本発明によれば、メモリキャパシタの下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間に金属のバッファ層が設けられた。このため、その下部電極と、第１導電領域および一方のソース・ドレイン領域との間のオーミックコンタクトが容易にとれる。
【０１０１】
請求項１５に記載の本発明によれば、メモリキャパシタの下部電極と、第１導電領域および一方のソース・ドレイン領域との間に設けられたバッファ層が、内部にポリシリコン体を形成した筒状の金属体で構成される。このため、その下部電極と、第１導電領域および一方のソース・ドレイン領域との間のオーミックコンタクトが容易にとれる。
【０１０２】
請求項１６に記載の本発明によれば、フィールドシールド領域における第２導電領域が複数行にわたって連なって形成されるため、各行の第２導電領域に同じ電位を印加し得る。
【０１０３】
請求項１７に記載の本発明によれば、フィールドシールド領域において、複数行にわたって連なって形成された第２導電領域の端部に電位印加手段から電位を印加することにより、具体的に、各行の第２導電領域に同じ電位が印加される。したがって、キャパシタの蓄積電荷の消滅を抑制するための適正な電位を各行の第２導電領域に印加し得る。
【０１０４】
請求項１８に記載の本発明によれば、複数のメモリセルの各々のトランスファゲートトランジスタのボディ領域が複数行にわたって連なって形成される。このため、各行のメモリセルのボディ領域に同じ電位を印加し得る。
【０１０５】
請求項１９に記載の本発明によれば、フィールドシールド領域において複数行にわたって連なって形成された第２導電領域の端部に第１の電位印加手段から第１の電位を印加することにより、具体的に、各行の第２導電領域に同じ電位が印加される。さらに、複数行にわたって形成されたトランスファゲートトランジスタのボディ領域の端部に第２の電位印加手段から電位を印加することにより、具体的に、各行のボディ領域に同じ電位が印加される。
【０１０６】
したがって、キャパシタの蓄積電荷の消滅を抑制するための適正な第１および第２の電位をそれぞれ各行の第２導電領域および各行のボディ領域に印加し得る。
【０１０７】
請求項２０に記載の本発明によれば、１対のトランスファゲートトランジスタの一方と、第１のメモリキャパシタとによって１つのメモリセルが構成される。また、１対のトランスファゲートトランジスタの他方と、第２のメモリキャパシタとによって１つのメモリセルが構成される。各メモリセルのキャパシタは、下部電極が、第１導電型の導電領域および対応する第２導電型の一方のソース・ドレイン領域に共通に接続されている。
【０１０８】
その一方のソース・ドレイン領域は、第１導電型のボディ領域に接続されている。一方、その第１導電型の導電領域は、フィールドシールド領域における第２導電型の領域に接続されている。
【０１０９】
したがって、各メモリセルの下部電極が接続された領域においては、ソース・ドレイン領域およびボディ領域の間と、第１導電型の導電領域および第２導電型の導電領域の間とで、ともにＰＮ接合によるメモリセルのリーク電流が生じる。この場合のリーク電流は、下部電極が接続された領域に流込む電流と、その領域から流出す電流とである。このように、それらのリーク電流は、相反する方向に流れる。つまり、キャパシタの蓄積電荷を消滅させる方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【０１１０】
このため、各メモリセルにおいて、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【０１１１】
このような構成の２つのメモリセルにおいて、第１の１対のソース・ドレイン領域および第２の１対のソース・ドレイン領域では、第１導電型の第１の不純物領域がそれらの第１および第２のソース・ドレイン領域の一方の領域を構成する。すなわち、第１の不純物領域が、２つのメモリセルにおいて共有される。
【０１１２】
さらに、ビット線と、第１の不純物領域の間に介在されたビット線コンタクト部が、２つのメモリセルで共有される。したがって、このような構成の半導体記憶装置において、１つのビット線コンタクト部が共有されることにより、レイアウト面積を削減し得る。
【０１１３】
請求項２１に記載の本発明によれは、まず、フィールドシールドゲート電極下の領域を除くＳＯＩ活性層が、第１導電型の第１の不純物領域にされる。
【０１１４】
そして、フィールドシールドゲート電極とトランスファゲート電極とに挟まれた領域下のフィールドシールドゲート電極側の第１の不純物領域の部分がマスク層によって覆われる。
【０１１５】
そして、マスク層およびトランスファゲート電極がマスクとして用いられて第２導電型の不純物がＳＯＩ活性層内に注入される。
【０１１６】
このため、フィールドシールドゲート電極と、トランスファゲート電極とに挟まれた領域下のＳＯＩ活性層は、フィールドシールドゲート電極側が第１導電型になり、一方、トランスファゲート電極側が第２導電型になる。
【０１１７】
したがって、トランスファゲート電極を有するＭＯＳトランジスタと、フィールドシールドゲート電極を有するフィールドシールドとがＳＯＩ活性層内において、異なる導電型の領域で接続された構造を作ることが可能である。
【０１１８】
このため、ＳＯＩ活性層内の異なる導電型の領域に、共通に下部電極が接続されるメモリキャパシタを設けることが可能になる。
【０１１９】
請求項２２に記載の本発明によれば、フィールドシールドゲート電極およびＳＯＩ活性層の一部表面をマスク層で覆う工程において、レジストパターンがマスク層として使用される。
【０１２０】
このため、レジストパターンを用いて、ＳＯＩ活性層内に、第１導電型の領域と、第２導電型の領域とが接続された領域を形成することができる。
【０１２１】
請求項２３に記載の本発明によれば、フィールドシールドゲート電極およびＳＯＩ活性層の一部をマスク層で覆う工程において、フィールドシールドゲート電極の側壁に形成されたサイドウォール絶縁膜がマスク層として使用される。
【０１２２】
このため、サイドウォール絶縁膜を用いて、ＳＯＩ活性層内に、第１導電型の領域と第２導電型の領域とが接続された領域を形成することができる。
【０１２３】
【実施例】
次に、この発明の実施例を図面に基づいて詳細に説明する。
【０１２４】
第１実施例
図１は、この発明の第１実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。この図１には、ビット線ＢＬに沿った断面が示される。
【０１２５】
図１を参照して、シリコン基板６１上に酸化膜である絶縁層６２を介在してＳＯＩ活性層６３が形成されている。これらのシリコン基板６１、絶縁層６２およびＳＯＩ活性層６３によってＳＯＩ基板６が構成される。
【０１２６】
ＳＯＩ活性層６３上には、ワード線（ＷＬ）を構成するトランスファゲート電極１と、フィールドシールドゲート電極７とがそれぞれゲート絶縁膜１０，７１を介してＳＯＩ活性層上に配置され、互いに所定距離を隔てて形成されている。
【０１２７】
ＳＯＩ活性層６３内には、Ｎ+ 型の１対のソース・ドレイン領域２１および２２が形成されている。そのソース・ドレイン領域２１および２２の間のＳＯＩ活性層６３内には、トランスファゲートトランジスタ（以下、トランジスタと呼ぶ）ＴＲのボディ領域２３が形成されている。そのボディ領域２３は、Ｐ型の領域である。このボディ領域２３上にゲート絶縁膜１０を介在してトランスファゲート電極１が存在する。
【０１２８】
フィールドシールドゲート電極７下には、ゲート絶縁膜７１を介在してＮ型の領域２５が形成されている。これらのフィールドシールドゲート電極７および領域２５によって、フィールドシールド分離領域ＦＳが構成されている。ＳＯＩ活性層６３内において、一方のソース・ドレイン領域２２と、領域２５との間には、Ｐ型の不純物領域２４が形成されている。
【０１２９】
すなわち、トランスファゲート電極１と、フィールドシールドゲート電極７との間の下のＳＯＩ活性層６３内の領域には、トランスファゲート電極１の側に一方のソース・ドレイン領域２２が形成され、フィールドシールドゲート電極７の側に不純物領域２４が形成されている。
【０１３０】
トランスファゲート電極１およびフィールドシールドゲート電極７は、各々が層間絶縁層８１１および８１によって覆われている。また、フィールドシールドゲート電極７上には、層間絶縁層８１を介在して他のワード線１１が形成されている。そのワード線１１は、層間絶縁層８２によって覆われている。さらに、層間絶縁層８２は、層間絶縁層８３によって覆われている。
【０１３１】
一方のソース・ドレイン領域２２および不純物領域２４には、ストレージノード（下部電極）５１が共通に接続されている。このストレージノード５１は、トランスファゲート電極１、フィールドシールドゲート電極７およびワード線１１のそれぞれの上方を覆うような態様で形成されている。
【０１３２】
また、ストレージノード５１上には、誘電体膜（図示せず）を介在してセルプレート（上部電極）５２が形成されている。さらに、セルプレート５２上には、層間絶縁層８４が形成されている。
【０１３３】
他方のソース・ドレイン領域２１には、ビット線ＢＬとのコンタクトをとるための中間層８５が接続されている。この中間層８５は、層間絶縁層８１および８４を覆うような態様で形成されている。中間層８５および層間絶縁層８４のそれぞれの上には、層間絶縁層８６が形成されている。
【０１３４】
層間絶縁層８６上には、ビット線ＢＬが延在されている。このビット線ＢＬは、一部が中間層８５に接続されている。ビット線ＢＬ上には、層間絶縁層８７を介在してアルミニウム線８８，８８，…が形成されている。このアルミニウム線８８，８８，…は、ワード線ＷＬの抵抗を軽減するために、一部がワード線ＷＬに接続されているものである。
【０１３５】
次に、図１に示されるメモリセルの要部を説明する。
図２は、図１のメモリセルの一部を平面視した場合の平面図である。
【０１３６】
図２を参照して、トランスファゲート電極１と、フィールドシールドゲート電極７とが平行に延在される。トランスファゲート電極１の延在方向の直交する方向に、トランスファゲート電極１を挟んでソース・ドレイン領域２１および２２が配置される。フィールドシールドゲート電極７の延在方向と直交する方向に、フィールドシールドゲート電極７を挟んで不純物領域２４および２６が配置される。
【０１３７】
一方のソース・ドレイン領域２２と、不純物領域２４とは接触しており、不純物領域２６と不純物領域２７とは接触している。これらの領域２１，２２，２４，２６および２７は、トランスファゲート電極１およびフィールドシールドゲート電極７の延在方向と直交する方向に延在された素子分離領域４，４によって挟まれる態様で素子分離されている。
【０１３８】
図３は、図２のＡ−Ａ線に沿う断面図である。この図３においては、メモリセルの要部の構成が簡単に示される。
【０１３９】
図３を参照して、ＳＯＩ活性層６３内のボディ領域２３の上に、ゲート絶縁膜１０を介在してトランスファゲート電極１が形成されている。また、ＳＯＩ活性層６３内の領域２５の上に、ゲート絶縁膜７１を介在してフィールドシールドゲート電極７が形成されている。ＳＯＩ活性層６３内においては、領域２１，２３，２２，２４，２５，２６および２７が一方向に連なって形成されている。
【０１４０】
図４は、図２のＢ−Ｂ線に沿う断面図である。
図４を参照して、絶縁層６２上にＳＯＩ活性層６３が形成されている。ＳＯＩ活性層６３の素子分離領域４，４に、フィールド酸化膜９，９がそれぞれ形成されている。この素子分離領域４，４は、ＳＯＩ基板６の部分的な、熱酸化工程により形成される。ＳＯＩ活性層６３およびフィールド酸化膜９，９の表面上には、ゲート酸化膜７１を介在してフィールドシールドゲート電極７が形成されている。
【０１４１】
このように、フィールドシールドゲート電極７と、素子分離領域４，４のそれぞれとの交差点においては、フィールドシールドゲート電極７が、素子分離領域４，４の上方に配置されている。
【０１４２】
次に、この実施例によるメモリセルの製造方法について説明する。以下に、２種類の製造方法を説明する。
【０１４３】
図５は、メモリセルの第１の製造方法を工程順に示す概略断面図である。この図５においては、（ａ）〜（ｃ）に主な工程を示してある。
【０１４４】
図５を参照して、（ａ）に示される工程においては、シリコン基板６１上に絶縁層６２およびＳＯＩ活性層６３が形成される。ＳＯＩ活性層６３の導電型はＮ型である。
【０１４５】
ＳＯＩ活性層６３の所定領域上には、ゲート酸化膜７１を介在してフィールドシールドゲート電極７が形成される。このフィールドシールドゲート電極７およびゲート酸化膜７１は、所定形状にパターニングされる。
【０１４６】
そして、フィールドシールドゲート電極７をマスクとして用いて、ＳＯＩ活性層６３内にＰ型のイオンが注入される。これにより、１対のＰ型の不純物領域２４および２６が形成される。
【０１４７】
次に、図５における（ｂ）に示される工程においては、不純物領域２４および２６上にそれぞれトランスファゲート電極１，１が形成される。このトランスファゲート電極１，１は、所定形状にパターニングされる。さらに、フィールドシールドゲート電極７上には、層間絶縁層を介在して所定形状にパターニングされた別のトランスファゲート電極１１が形成される。
【０１４８】
そして、トランスファゲート電極１，１と、フィールドシールドゲート電極７およびトランスファゲート電極１１を覆うようにレジストが形成される。そのレジストが、次のようにパターニングされる。
【０１４９】
すなわち、トランスファゲート電極１については、トランスファゲート電極の両側面に沿うようにパターニングがなされることにより、トランスファゲート電極１上にレジストパターンＲが残る。
【０１５０】
一方、フィールドシールドゲート電極７およびトランスファゲート電極１１については、フィールドシールドゲート電極７の両側面から不純物領域２４および２６のそれぞれの一部表面上を覆い、かつ、フィールドシールドゲート電極７およびトランスファゲート電極１１を覆うような形状のレジストパターンＲが残るようにパターニングがなされる。
【０１５１】
そして、これらのレジストパターンＲをマスクとして用いて、Ｎ+ 型のイオンが注入される。これにより、ＳＯＩ活性層６３内において、Ｐ型のボディ領域２３を規定するＮ+ 型のソース・ドレイン領域２１および２２が形成される。それとともに、Ｎ型の領域２５を規定するＰ型の１対の不純物領域２４および２６が形成される。
【０１５２】
このようなイオン注入により、トランスファゲート電極１下のボディ領域２３と、フィールドシールドゲート電極７下の不純物領域２５との間にＮ+ 型の領域２２およびＰ+ 型の領域２４が形成される。これらの領域２２および２４は、接触している。
【０１５３】
次に、図５における（ｃ）に示されるように、レジストパターンＲが除去されることにより、図３の構成のメモリセルが形成される。
【０１５４】
次に、この実施例によるメモリセルの別の製造方法である第２の製造方法について説明する。
【０１５５】
図６は、この実施例によるメモリセルの第２の製造方法を工程順に示す概略断面図である。
【０１５６】
図６を参照して、図６の（ａ）および（ｃ）に示されるそれぞれの工程では、図５の（ａ）および（ｃ）に示される工程と同様の処理が行なわれる。したがって、図６における製造方法が、図５に示された製造方法と異なるのは、（ｂ）の工程である。
【０１５７】
図６の（ｂ）の工程について説明する。（ａ）に示される工程が終了した後、まず、フィールドシールドゲート電極７を覆うように、たとえばＣＶＤ法によって酸化膜が形成される。そして、その酸化膜に異方性エッチング処理を施すことにより、フィールドシールドゲート電極７の側面にサイドウォールＳが形成される。
【０１５８】
その後、不純物領域２４および２６上に、それぞれゲート酸化膜１０を介在してトランスファゲート電極１，１が形成される。このトランスファゲート電極１，１は、所定形状にパターニングされる。さらに、フィールドシールドゲート電極７上には、層間絶縁層を介在して、所定形状にパターニングされた別のトランスファゲート電極１１が形成される。
【０１５９】
そして、サイドウォールＳをマスクとして用いて、Ｎ+ 型のイオンが注入される。これにより、ＳＯＩ活性層６３内において、Ｐ型のボディ領域２３を規定するＮ+ 型のソース・ドレイン領域２１および２２が形成される。それとともに、Ｎ型の領域２５を規定するＰ型の１対の不純物領域２４，２６が形成される。
【０１６０】
このように、第２の製造方法においては、フィールドシールドゲート電極７のサイドウォールＳをマスクとして用いてイオン注入を行なうことにより、第１の製造方法と同様に、図３と同じ構成のメモリセルが形成される。
【０１６１】
次に、図１等に示したこの実施例によるメモリセルの動作についての特徴を等価回路図を用いて説明する。図７は、この実施例によるメモリセルの等価回路図である。
【０１６２】
図７を参照して、このメモリセルを等価的に示すと、メモリセルは、トランスファゲートトランジスタＴＲ、メモリキャパシタＣならびにダイオードＤ１およびＤ２を含む。
【０１６３】
ビット線ＢＬと、キャパシタＣとの間にトランジスタＴＲが接続される。トランジスタＴＲは、ワード線ＷＬを構成するトランスファゲート電極が受ける電位に応答して動作される。キャパシタＣは、セルプレートにセルプレート電位Ｖｃｐを受ける。
【０１６４】
キャパシタＣのストレージノード５１には、ダイオードＤ１およびＤ２が接続される。ダイオードＤ１はカソードが、ダイオードＤ２は、アノードがストレージノード５１に接続されている。ダイオードＤ１は、アノードに基板電位（Ｌレベル）ＶＢＢを受ける。ダイオードＤ２は、カソードに電源電位Ｖｃｃを受ける。
【０１６５】
ここで、ダイオードＤ１は、図１等に示されるＮ+ 型のソース・ドレイン領域２２と、ボディ領域２３および素子分離領域を含むＰ型の領域とのＰＮ接合部分において生じるメモリセルのリーク電流を等価的に示す素子である。
【０１６６】
また、ダイオードＤ２は、図１等に示されるＰ+ 型の領域２４と、Ｎ型の領域２５とのＰＮ接合部分において生じるメモリセルのリーク電流を等価的に示す素子である。この図７に示されるメモリセルには、Ｈレベル（Ｖｃｃ）またはＬレベル（０Ｖ）の電荷が蓄積される。
【０１６７】
次に、図７の等価回路の動作を説明する。
図８は、この実施例によるメモリセルのストレージノード５１の電位変化を示すグラフである。
【０１６８】
この図８においては、縦軸にストレージノード５１の電位Ｖ、横軸に経過時間ｔをそれぞれ取り、これらの関係を２種類の電荷蓄積状態（ＨレベルおよびＬレベル）について説明する。その２種類とは、メモリセルにＨレベルの電荷が蓄積されている場合と、メモリセルにＬレベルの電荷が蓄積されている場合との２種類である。
【０１６９】
以下の説明においては、図７および図８を参照して、メモリセルのリーク電流を主に説明する。
【０１７０】
まず、メモリセルにＨレベル（Ｖｃｃ）の電荷が蓄積されている場合について説明する。この場合には、ストレージノード５１の電位がＶｃｃである。
【０１７１】
ストレージノード５１の電位がＶｃｃであると、ダイオードＤ１には、逆方向バイアスが印加される。このため、ダイオードＤ１に逆方向リーク電流が流れる。その電流が、領域２２および２３のＰＮ接合部分において生じるメモリセルのリーク電流である。そして、そのリーク電流によって、ストレージノード５１の電位Ｖが電源電位Ｖｃｃから下降していく。
【０１７２】
このように、ストレージノード５１の電位が下がっていくと、ダイオードＤ２に逆バイアスが印加される。このため、ダイオードＤ２には弱い逆方向電流が流れる。その逆方向電流が、領域２４および２５のＰＮ接合部分において生じるメモリセルのリーク電流である。
【０１７３】
このように、メモリセルにＨレベルが書込まれている場合には、ダイオードＤ１の順方向電流で示されるメモリセルのリーク電流がストレージノード５１から流れ出すとともに、ダイオードＤ２の逆方向電流で示されるメモリセルのリーク電流がストレージノード５１に流れ込む。
【０１７４】
この場合には、流れ出すリーク電流よりも流れ込むリーク電流が小さい。そして、この場合には、流れ込むリーク電流によるストレージノード５１の電位の上昇効果が、流れ出すリーク電流によるストレージノード５１の電位の下降効果を抑制する。
【０１７５】
このため、図８の上側の曲線に示されるように、ストレージノード５１の電位Ｖは、ＶｃｃからＶｃｃ／２に向かってゆっくりと下降する。
【０１７６】
したがって、この場合のストレージノード５１の電位の下降は、図１３に示される従来のものの電位の下降よりも緩やかになる。このため、ストレージノード５１の電位Ｖが、リフレッシュが必要になる電位（Ｖｃｃ／２＋ΔＶ）に至るまでの時間ｔＲＥＦ２は、従来よりも長くなる。
【０１７７】
その結果、この実施例によるメモリセルでは、リフレッシュ動作を実行するリフレッシュ周期を長くすることができ、リフレッシュ特性が改善される。
【０１７８】
逆に、メモリセルにおいて、Ｌレベル（０Ｖ）の電荷が蓄積されている場合、ストレージノード５１の電位は、図８の下側の曲線に示されるように、０ＶからＶｃｃ／２に向けてゆっくりと上昇する。したがって、この場合においても、リフレッシュ特性が改善される。
【０１７９】
なお、この実施例においては、ＮチャネルＭＯＳトランジスタによりトランスファゲートトランジスタが構成されたメモリセルを示した。しかし、これに限らず、本発明は、ＰチャネルＭＯＳトランジスタによりトランスファゲートトランジスタが構成されたメモリセルにも適用可能である。
【０１８０】
素子分離領域のその他の実施例
次に、図２および図４に示される素子分離領域４，４のその他の実施例について説明する。図２に示される素子分離領域４，４は、図４に示されるようなフィールド酸化膜９による分離方式を用いたが、その素子分離方式は、以下に示すような方式であってもよい。以下に、素子分離領域４，４のその他の分離方式について説明する。
【０１８１】
図９は、ｍｅｓａ分離方式と呼ばれるその他の素子分離方式を用いた場合の図２のＢ−Ｂ線に沿う断面図である。
【０１８２】
図９を参照して、この場合の素子分離領域４，４は、ＳＯＩ活性層６３の一部をパターニングした構成を有する。パターニングされた領域内には、フィールドシールドゲート電極７が設けられる。この場合の素子分離領域４，４は、ＳＯＩ活性層６３の部分的なエッチング工程により形成される。
【０１８３】
図１０は、ｔｒｅｎｃｈ分離方式と呼ばれるその他の素子分離方式を用いた場合の図２のＢ−Ｂ線に沿う断面図である。
【０１８４】
図１０を参照して、この場合の素子分離領域４，４においては、ゲート絶縁膜７１およびＳＯＩ活性層６３を貫通して絶縁層６２内に達する溝（穴）の中に埋込み酸化膜９１，９１が形成される。この素子分離領域４，４は、ゲート絶縁膜７１およびＳＯＩ活性層６３を貫通して絶縁層６２に達する穴を形成する部分的なエッチング工程と、その穴を埋込み酸化膜９１，９１により埋める穴埋め工程によって形成される。
【０１８５】
このように、素子分離領域４，４は、フィールド酸化膜９，９を用いた分離方式に限定されるものではない。また、以上の第１実施例においてＰ型領域と、Ｎ型領域とは、互いに入れ替わった構造でも同様に適用できる。
【０１８６】
第２実施例
次に、第２実施例について説明する。この第２実施例では、隣り合う２つのメモリセルでビット線に対するコンタクト部分を共有した例について説明する。なお、そのような構成は、図１にも示されているが、ここでは、その構成を詳細に説明する。
【０１８７】
図１１は、第２実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。図１１において図２と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０１８８】
図１１において特徴的な構成は、ソース・ドレイン領域２１が、２つのメモリセルＭＣ１およびＭＣ２で共有されている部分である。そのような構成を具体的に説明すると次のとおりである。
【０１８９】
２つのメモリセルＭＣ１およびＭＣ２が隣接して配置されている。さらに、それらのメモリセルＭＣ１およびＭＣ２を間に挟む態様でフィールドシールド分離領域ＦＳ１およびＦＳ２が配置されている。
【０１９０】
メモリセルＭＣ１のトランスファゲート電極１ａ、メモリセルＭＣ２のトランスファゲート電極１ｂ、フィールドシールド分離領域ＦＳ１のフィールドシールドゲート電極７ａおよびフィールドシールド分離領域ＦＳ２のフィールドシールドゲート電極７ｂは、それぞれ平行に延在されている。
【０１９１】
フィールドシールド分離領域ＦＳ１は、メモリセルＭＣ１と隣り合って配置され、フィールドシールド分離領域ＦＳ２は、メモリセルＭＣ２と隣り合って配置される。
【０１９２】
メモリセルＭＣ１は、トランスファゲート電極１ａと、ソース・ドレイン領域２１，２２および不純物領域２４を含む。ソース・ドレイン領域２１および２２は、Ｎ+ 型の不純物領域であり、トランスファゲート電極１ｂの両側に配置される。
【０１９３】
フィールドシールド分離領域ＦＳ１のフィールドシールドゲート電極７ａの両側にＰ+ 型の不純物領域２４および２６が配置される。不純物領域２４は、ソース・ドレイン領域２２と接続されている。不純物領域２６は、他のメモリセルのＮ+ 型のソース・ドレイン領域２７と接続されている。
【０１９４】
メモリセルＭＣ２は、トランスファゲート電極１ｂ、ソース・ドレイン領域２１，３２および不純物領域３４を含む。ソース・ドレイン領域２１は、メモリセルＭＣ１およびＭＣ２で共有されている。ソース・ドレイン領域３２は、Ｎ+ 型の不純物領域である。
【０１９５】
ソース・ドレイン領域２１および３２は、トランスファゲート電極１ｂの両側に配置されている。フィールドシールド分離領域ＦＳ１のフィールドシールドゲート電極７ｂの両側にＰ+ 型の不純物領域３４および３６が配置されている。不純物領域３４は、ソース・ドレイン領域３２と接続されている。不純物領域３６は、他のメモリセルのＮ+ 型のソース・ドレイン領域３７と接続されている。
【０１９６】
フィールドシールドゲート電極７ａおよび７ｂの延在方向と交差する方向には、素子分離領域４，４がメモリセルＭＣ１，ＭＣ２およびフィールドシールド分離領域ＦＳ１，ＦＳ２のそれぞれを形成する領域を挟むように配置されている。なお、他のワード線１１ａおよび１１ｂがそれぞれフィールドシールドゲート電極７ａおよび７ｂの上方を通過するように配置されている。
【０１９７】
次に、図１１のＤＲＡＭの構成を断面図に基づいて説明する。
図１２は、図１１のＣ−Ｃ線に沿う模式的断面図である。この図１２においては、隣り合う２つのメモリセルの要部の構成が簡単に示される。この図１２において図１と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０１９８】
図１２を参照して、ＳＯＩ活性層６３内には、ソース・ドレイン領域３７、不純物領域３６，３５，３４、ソース・ドレイン領域３２、ボディ領域３３、ソース・ドレイン領域２１、ボディ領域２３、ソース・ドレイン領域２２、不純物領域２４，２５，２６およびソース・ドレイン領域２７がこの純に一方向に並んで形成されている。
【０１９９】
Ｎ型の不純物領域３５は、Ｐ+ 型の不純物領域３４および３６の間に形成されている。Ｐ型のボディ領域３３は、Ｎ+ 型のソース・ドレイン領域２１および３２の間に形成されている。Ｐ型のボディ領域２３は、Ｎ+ 型のソース・ドレイン領域２１および２２の間に形成されている。Ｎ型の不純物領域２５は、Ｐ+ 型の不純物領域２４および２６の間に形成されている。
【０２００】
ボディ領域２３上には、ゲート絶縁膜１０を介在してトランスファゲート電極１ａが形成されている。ボディ領域３３上には、ゲート絶縁膜１０を介在してトランスファゲート電極１ｂが形成されている。不純物領域２５上には、ゲート酸化膜７１を介在してフィールドシールドゲート電極７ａが形成されている。不純物領域３５上には、ゲート酸化膜７１を介在してフィールドシールドゲート電極７ｂが形成されている。
【０２０１】
フィールドシールドゲート電極７ａの上方には、層間絶縁層８１ａを介在して他のワード線１１ａが形成されている。フィールドシールドゲート電極７ｂ上には、層間絶縁層８１ｂを介在して他のワード線１１ｂが形成されている。
【０２０２】
トランスファゲート電極１ａおよびトランスファゲート電極１ｂは、層間絶縁層（図示せず）によって覆われている。
【０２０３】
ソース・ドレイン領域２２および不純物領域２４には、ストレージノード５１ａが共通に接続されている。このストレージノード５１ａは、トランスファゲート電極１ａ、フィールドシールドゲート電極７ａおよび他のワード線１１ａのそれぞれの上方を覆うような態様で形成されている。ストレージノード５１ａ上には、誘電体膜５３ａを介在してセルプレート５２ａが形成されている。
【０２０４】
同様に、ソース・ドレイン領域３２および不純物領域３４上には、ストレージノード５１ｂが共通に接続されている。ストレージノード５１ｂ上には、誘電体膜５３ｂを介在してセルプレート５２ｂが形成されている。
【０２０５】
これらと同様に、ソース・ドレイン領域２７および不純物領域２６上には、ストレージノード５１ｃ、誘電体膜５３ｃおよびセルプレート５２ｃが形成されている。また、ソース・ドレイン領域３７および不純物領域３６上には、ストレージノード５１ｄ、誘電体膜５３ｄおよびセルプレート５２ｄが形成されている。
【０２０６】
ストレージノード、誘電体膜およびセルプレートによって１つのキャパシタが形成される。したがって、図１２には、４つのキャパシタが示されている。ビット線ＢＬは、これらのキャパシタの上方に、層間絶縁層（図示せず）を介在して形成されている。
【０２０７】
ソース・ドレイン領域２１上には、上方のビット線ＢＬと、ソース・ドレイン２１との間のコンタクトをとるためのコンタクト部である中間層８５が形成されている。ソース・ドレイン領域２１がメモリセルＭＣ１およびＭＣ２で共有されているため、その中間層８５もメモリセルＭＣ１およびＭＣ２で共有されている。
【０２０８】
図１３は、図１１のＤ−Ｄ線に沿う断面図である。この図１３は、図４の構成とほぼ同様の構成を有する。図１３に示された構成が図４と異なるのは、フィールドシールドゲート電極７ａ上に層間絶縁層８１ａを介在して他のワード線１１ａが形成されている構造が詳細に示されていることである。
【０２０９】
このように構成された第２実施例によるＤＲＡＭにおいては、２つのメモリセルＭＣ１およびＭＣ２で、ソース・ドレイン領域２１と、ビット線のコンタクト部である中間層８５とがそれぞれ共有されている。このため、第２実施例によるＤＲＡＭにおいては、レイアウト面積を削減できるという効果が得られる。
【０２１０】
第３実施例
次に、第３実施例について説明する。この第３実施例では、ストレージノードと、ＳＯＩ活性層との間に金属よりなるバッファ層が設けられた例について説明する。
【０２１１】
図１４は、第４実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。この図１４において図１または図１２と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２１２】
図１４を参照して、ＳＯＩ活性層６３内の構成は、図１２のものと同様である。ビット線ＢＬは、トランスファゲート電極１ａおよび１ｂをそれぞれ覆う層間絶縁層８１１ａおよび８１１ｂ上に形成されている。ビット線ＢＬは、層間絶縁層８２１によって覆われている。層間絶縁層８１１ａ，８１１ｂおよび８２１上には、層間絶縁層８３が形成されている。
【０２１３】
フィールドシールドゲート電極７上には、層間絶縁層８１を介在して２つの他のワード線１１ａおよび１１ｂが形成されている。他のワード線１１ａおよび１１ｂは、層間絶縁層８２によって覆われている。層間絶縁層８２上には、層間絶縁層８３が形成されている。
【０２１４】
キャパシタＣは、層間絶縁層８３上に形成されている。このキャパシタＣは、ストレージノード５１ｅ、誘電体膜５３ｅおよびセルプレート５２ｅを含む。ストレージノード５１ａは、層間絶縁層８３上に形成されている。ストレージノード５１ｅ上には、誘電体膜５３ｅを介在してセルプレート５２ｅが形成されている。
【０２１５】
ソース・ドレイン領域２２および不純物領域２４と、ストレージノード５１ｅとの間に介在する層を貫通して、コンタクトホール５４０が形成されている。このコンタクトホール５４０内には、金属よりなるバッファ層５４が形成されている。
【０２１６】
このバッファ層５４は、下端部がストレージノード２２および不純物領域２４に接しており、上端部がストレージノード５１ｅに接している。バッファ層５４は、たとえば、タングステンまたはチタン等の金属によって構成される。
【０２１７】
このように、金属よりなるバッファ層５４がストレージノード５１ｅと、ソース・ドレイン領域２２および不純物領域２４との間に設けられている。このため、このＤＲＡＭにおいては、ストレージノード５１ｅと、ソース・ドレイン領域２２および不純物領域２４との間のオーミックコンタクトを容易にとることができる。
【０２１８】
第４実施例
次に、第４実施例について説明する。この第４実施例においては、第３実施例で示した構造の変形例について説明する。
【０２１９】
図１５は、第４実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。この図１５において図１４と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２２０】
図１５のＤＲＡＭが図１４のものと異なるのは、バッファ層５４Ａの構造である。このバッファ層５４Ａは、図１４のバッファ層５４に相当するものである。バッファ層５４Ａは、ポリシリコン体５４１および金属体５４２を含む。金属体５４２は、タングステンまたはチタン等の金属よりなり、一方端に開口部を有し、他方端が閉塞された形状の筒体をなす。
その金属体５４２は、閉塞端部がソース・ドレイン領域２２および不純物領域２４に接しており、開口端部がストレージノード５１ｅに接する態様で形成される。ポリシリコン体５４１は、ポリシリコンよりなり、金属体５４２の内部空間を満たすように形成される。
【０２２１】
このような構成のバッファ層５４Ａにおいても、第３実施例で示したバッファ層５４と同様に、ストレージノード５１ｅと、ソース・ドレイン領域２２および不純物領域２４との間のオーミックコンタクトを容易にとることができる。それは、バッファ層５４Ａが、ストレージノード５１ｅと、ソース・ドレイン領域２２および不純物領域２４との間に介在された金属体５４２を含むからである。
【０２２２】
また、以上の実施例において、ポリシリコン体５４１および金属体５４２からなる２重バッファ層が、チタンおよびタングステン等の異種金属で構成されていてもよい。
【０２２３】
第５実施例
次に、第５実施例について説明する。この第５実施例においては、第２実施例で示した各フィールドシールド領域のフィールドシールドゲート電極下の不純物領域に所定の電位を印加することが可能な具体的構成について説明する。
【０２２４】
図１６は、第５実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。この図１６において図１１と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２２５】
図１６のＤＲＡＭが図１１のものと異なるのは、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分の構造である。すなわち、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分においては、素子分離領域４，４が形成されていない。図１６のＤＲＡＭにおいて、その他の部分は図１１のものと同じである。したがって、図１６のＥ−Ｅ線に沿う断面の構造は、図１２に示された構造と同様である。
【０２２６】
次に、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分の構造について説明する。図１７は、図１６のＦ−Ｆ線に沿う断面図である。この図１７において図１３と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２２７】
図１７の断面構造が図１３のものと異なるのは、フィールド酸化膜が形成されていない点である。すなわち、図１７を参照して、絶縁層６２上に、ＳＯＩ活性層６３、ゲート絶縁膜７１、フィールドシールドゲート電極７ａ、層間絶縁層８１および他のワード線１１ａが順次形成されている。フィールドシールドゲート電極７ｂの下の部分の構造も図１７と同様の構造である。
【０２２８】
次に、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分の近傍における、素子分離領域４，４が形成された部分の構造について説明する。図１８は、図１６のＧ−Ｇ線に沿う断面図である。この図１８において図１３と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２２９】
図１８の断面構造が図１３のものと異なるのは、ゲート酸化膜７１、フィールドシールドゲート電極７ａ、層間絶縁層８１ａおよび他のワード線１１ａが設けられていないことと、フィールド酸化膜９，９に挟まれたＳＯＩ活性層６３内の領域が、不純物領域２４であることである。また、フィールドシールドゲート電極７ｂの下の部分の近傍における、素子分離領域４，４が形成された部分の構造も図１８と同様の構造である。
【０２３０】
以上に説明したように、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分において、素子分離領域４，４が形成されていないため、フィールドシールドゲート電極７ａ下の不純物領域２５およびフィールドシールドゲート電極７ｂ下の不純物領域３５の各々は、対応するフィールドシールドゲート電極の延在方向に沿って延在される。
【０２３１】
したがって、不純物領域２５および３５の延在方向の端部において電位を印加すれば、それらの不純物領域２５および３５の電位を所定の電位に固定することができる。このため、各メモリセルにおいて、リーク電流による蓄積電荷の消滅を抑制するために、適正なレベルの電位を不純物領域２５および３５にそれぞれ印加することができる。
【０２３２】
次に、素子分離領域４，４のその他の実施例について説明する。図１６に示される素子分離領域４，４は、図１８に示されるようなフィールド酸化膜９，９による分離方式を用いたが、その分離方式は、以下に示すような方式であってもよい。以下に、素子分離領域４，４のその他の分離方式について説明する。
【０２３３】
図１９は、ｍｅｓａ分離方式と呼ばれるその他の素子分離方式を用いた場合の図１６のＧ−Ｇに沿う断面図である。
【０２３４】
図１９を参照して、この場合の素子分離領域４，４は、ＳＯＩ活性層６３の一部をパターニングした構成を有する。この場合の素子分離領域４，４は、ＳＯＩ活性層６３の部分的なエッチング工程により形成される。
【０２３５】
図２０は、ｔｒｅｎｃｈ分離方式と呼ばれるその他の素子分離方式を用いた場合の図１６のＧ−Ｇ線に沿う断面図である。
【０２３６】
図２０を参照して、この場合の素子分離領域４，４においては、ＳＯＩ活性層６３を貫通して絶縁層６２内に達する溝（穴）の中に埋め込み酸化膜９１，９１が形成される。この素子分離領域４，４は、ＳＯＩ活性層６３を貫通して絶縁層６２に達する穴を形成する部分的なエッチング工程と、その穴を埋込み酸化膜９１，９１により埋める穴埋め工程によって形成される。
【０２３７】
このように、素子分離領域４，４は、フィールド酸化膜９，９を用いた分離方式に限定されるものではない。
【０２３８】
第６実施例
次に、第６実施例について説明する。この第６実施例においては、第５実施例で示した各フィールドシールド分離領域のフィールドシールドゲート電極下の不純物領域へ電位を印加するための具体的な構成について説明する。
【０２３９】
図２１は、第６実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。この図２１において、図１６と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２４０】
図２１のＤＲＡＭが図１６のものと異なるのは、次の点である。メモリセルが複数行および複数列に配置されており、その一部としての２行分のメモリセルが図示されている。その２行とは、平面視した場合に、不純物領域３７Ａ，３６Ａ，３７Ａ、ソース・ドレイン領域３２Ａ，２１Ａ，２２Ａおよび不純物領域２４Ａ，２６Ａ，２７Ａの順に領域が並ぶ行と、不純物領域３７Ｂ，３６Ｂ，３４Ｂ、ソース・ドレイン領域３２Ｂ，２１Ｂ，２２Ｂおよび不純物領域２４Ｂ，２６Ｂ，２７Ｂの順に領域が並ぶ行とである。
【０２４１】
そして、各行は、素子分離領域４，４によって電気的に分離される。しかし、各行のフィールドシールドゲート電極の下の部分においては、素子分離領域４，４が形成されていない。たとえば、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分においては、素子分離領域４，４が形成されていない。
【０２４２】
このため、フィールドシールドゲート電極７ａおよび７ｂの各々の下の部分であるＮ型の不純物領域は、対応するフィールドシールドゲート電極の延在方向に沿って、複数行にわたって連なっている。
【０２４３】
フィールドシールドゲート電極７ａおよび７ｂの各々の延在方向の一端部側に電位印加回路１０１が設けられる。この電位印加回路１０１は、印加する電位のレベルの設定を調節することが可能な回路であり、正極性の電位を供給する。
【０２４４】
延在されたフィールドシールドゲート電極７ａおよび７ｂのそれぞれの下の不純物領域の一端部の領域２５１および３５１は、Ｎ+ 型である。これらの領域２５１および３５１のそれぞれが、電位印加回路１０１から印加される電位を受ける。
【０２４５】
次に、延在されたフィールドシールドゲート電極７ａおよび７ｂのそれぞれの下の不純物領域の一端側の構造について説明する。代表例として、フィールドシールドゲート電極７ａの側の構造を以下に説明する。
【０２４６】
図２２は、図２１におけるフィールドシールドゲート電極７ａの延在方向の一端部の断面図である。この図２２において、図１７と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２４７】
図２２の断面構造が図１７のものと異なるのは次の点である。すなわち、ＳＯＩ活性層６３の端部の領域２５１の導電型がＮ+ 型である。この領域２５１上には、ゲート絶縁膜７１、フィールドシールドゲート電極７ａ、層間絶縁層８１ａおよび他のワード線１１ａが形成されていない。フィールドシールドゲート電極７ｂの側の構造も図２２と同様の構造である。
【０２４８】
このような構造を採用することにより、第６実施例のＤＲＡＭにおいては、各行のフィールドシールドゲート電極７ａおよび７ｂ下の不純物領域２５および３５の電位を所定の電位に固定することができる。
【０２４９】
このため、各メモリセルにおいて、リーク電流による蓄積電荷の消滅を抑制するために、適正なレベルの電位を、具体的な手段としての電位印加回路１０１から領域２５１および３５１を介して不純物領域２５および３５にそれぞれ印加することができる。
【０２５０】
第７実施例
次に第７実施例について説明する。この第７実施例においては、第６実施例で示した各行のフィールドシールド分離領域のフィールドシールドゲート電極下の不純物領域へ電位を印加する具体的な構成に加えて、各行のトランスファゲート電極下のボディ領域へ電位を印加する具体的な構成について説明する。
【０２５１】
図２３は、第７実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。この図２３において図２２と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２５２】
図２３のＤＲＡＭが図２２のものと異なるのは次の点である。各行のトランスファゲート電極下の部分においては、素子分離領域４，４が形成されていない。たとえば、トランスファゲート１ａおよび１ｂの各々の下の部分においては、素子分離領域４，４が形成されていない。
【０２５３】
このため、トランスファゲート電極１ａおよび１ｂの各々の下の部分であるＰ型のボディ領域は、対応するトランスファゲート電極の延在方向に沿って、複数行にわたって連なっている。
【０２５４】
トランスファゲート電極１ａおよび１ｂの各々の延在方向の一端部側に、電位印加回路１０２が設けられる。この電位印加回路１０２は、印加する電位のレベルの設定を調節することが可能な回路であり、負極性の電位を供給する。延在されたトランスファゲート電極１ａおよび１ｂのそれぞれの下のボディ領域の一端部の領域２３１および３３１は、Ｐ+ 型である。これらの領域２３１および３３１のそれぞれが、電位印加回路１０２から印加される電位を受ける。
【０２５５】
次に、延在されたトランスファゲート電極１ａおよび１ｂのそれぞれの下のボディ領域の一端側の構造について説明する。代表例として、トランスファゲート電極１ａの側の構造を以下に説明する。
【０２５６】
図２４は、図２３におけるトランスファゲート電極１ａの延在方向の一端部の断面図である。この図２４において、図２３と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２５７】
図２４を参照して、ＳＯＩ活性層６３におけるＰ型のボディ領域２３の上には、ゲート絶縁膜１０およびトランスファゲート電極１ａが形成されている。そして、ＳＯＩ活性層６３の端部において、ボディ領域２３に続く領域２３１の導電型がＰ+ 型である。この領域２３１上には、ゲート絶縁膜１０およびトランスファゲート電極１ａが形成されていない。トランスファゲート電極１ｂ型の側の構造も図２４と同様の構造である。
【０２５８】
このような構造を採用することにより、第７実施例のＤＲＡＭにおいては、各行のフィールドシールドゲート電極７ａおよび７ｂ下の不純物領域２５および３５の電位を所定の電位に固定することができることに加えて、各行のトランスファゲート電極１ａおよび１ｂ下のボディ領域２３および３３の電位をそれぞれ所定の電位に固定することができる。
【０２５９】
このため、各メモリセルにおいて、リーク電流による蓄積電荷の消滅を抑制するために、適正なレベルの電位を、具体的な手段としての電位印加回路１０１から不純物領域２５１および３５１を介して不純物領域２５および３５にそれぞれ印加することができる。
【０２６０】
さらに、それに加えて、各メモリセルにおいて、リーク電流による蓄積電荷の消滅を抑制するために、適正なレベルの電位を、具体的な手段として、電位印加回路１０２から領域２３１および３３１を介してボディ領域２３および３３にそれぞれ印加することができる。
【０２６１】
次に、第１〜第７の実施例で示したＤＲＡＭにおいて、リーク電流によるメモリセルの蓄積電荷の消滅を抑制するために、ＳＯＩ活性層内の領域におけるバイアス電圧の調節方法および不純物濃度の調節方法について説明する。
【０２６２】
リーク電流によるメモリセルの蓄積電荷の消滅を防ぐためには、メモリセルのストレージノード下に接続された領域から流出す電流と、その領域に流込む電流とをつり合せればよい。
【０２６３】
具体的には、図１２のＤＲＡＭを例にとった場合、たとえば、ストレージノード５１ａ下に接続されたＮ+ 型のソース・ドレイン領域２２およびＰ+ 型の不純物領域２４が設けられた領域において、流出す電流Ｉ１と、流込む電流Ｉ２（図１２参照）とをつり合せればよい。
【０２６４】
その電流Ｉ１は、下記（１）式で示され、その電流Ｉ２は、下記（２）式で示される。
【０２６５】
Ｉ１＝ｆ１（Ｐ，Ｎ+ ）・（ｅY1V1-1）…（１）
Ｉ２＝ｆ２（Ｐ+ ，Ｎ）・（ｅY2V2-1）…（２）
ここで、（１）式において、ｆ１（Ｐ，Ｎ+ ）は、ボディ領域２３およびソース・ドレイン領域２２のそれぞれの不純物濃度をパラメータとして電流成分が定まる関数である。Ｙ１は、ボディ領域２３およびソース・ドレイン領域２２のそれぞれの不純物濃度によって決まる係数である。Ｖ１は、Ｐ型のボディ領域２３およびＮ+ 型のソース・ドレイン領域２２の間の逆バイアス電圧値である。
【０２６６】
また、（２）式において、ｆ２（Ｐ+ ，Ｎ）は、不純物領域２４および不純物領域２５のそれぞれの不純物濃度をパラメータとして電流成分が定まる関数である。Ｙ２は、不純物領域２４および２５のそれぞれの不純物濃度によって決まる係数である。Ｖ２は、不純物領域２４および２５の間の逆バイアス電圧値である。
【０２６７】
さらに、（１），（２）式において共通した電流成分である（ｅYV-1）は、図２５に示されるような特性を有する。図２５においては、縦軸にＰＮ接合のダイオードに流れる電流値Ｉ（＋側が順方向電流，−側が逆方向電流）、横軸にＰＮ接合に印加されるバイアス電圧値Ｖ（＋側が順方向バイアス電圧，−側が逆方向バイアス電圧）をとり、これらの関係を示す。
【０２６８】
このような電流成分（ｅYV-1）は、Ｙが不純物領域の濃度によって変わるため、図２５の特性も、係数Ｙによって変わり得る。メモリセルにおけるリーク電流は、図２５における逆方向電流である。
【０２６９】
このように、（１），（２）式の各々は、キャパシタの下部電極下の領域から流出す電流Ｉ１およびその領域に流込む電流Ｉ２の各々が、ＰＮ接合された領域（電流経路）の不純物濃度およびバイアス電圧によって決まることを示している。
【０２７０】
したがって、電流Ｉ１と、電流Ｉ２とがつり合うように、前述した不純物濃度およびバイアス電圧を規定して調整すれば、メモリセルの蓄積電荷の消滅を抑制することができる。好ましくは、電流Ｉ１と電流Ｉ２との値が等しくなるようにする。
【０２７１】
以下に、具体的なバイアス電圧の調整方法および不純物濃度の調整方法を示す。まず、バイアス電圧の調整方法について説明する。
【０２７２】
リーク電流によるメモリセルの蓄積電荷の消滅を防ぐためには、少なくとも、ストレージノード下に接続された領域から流出す電流とその領域に流込む電流とを発生させる必要がある。したがって、たとえば、図１２のＤＲＡＭのソース・ドレイン領域２２および不純物領域２４が形成された領域を代表例として挙げた場合、ソース・ドレイン領域２２とボディ領域２３との間の電圧を逆バイアス電圧とし、かつ、不純物領域２４と、不純物領域２５との間の電圧も逆バイアスにする必要がある。
【０２７３】
そのような逆バイアス電圧の具体例として、各領域の電圧をたとえば次のようにすればよい。メモリキャパシタにＶｃｃのレベルが書込まれた場合、各領域の電圧が次のようになるようにする。すなわち、ボディ領域２３を０Ｖとし、かつ不純物領域２５を２・Ｖｃｃとする。
【０２７４】
この場合は、ソース・ドレイン領域２２および不純物領域２４がともにＶｃｃのレベルであるため、前述したような逆バイアス電圧の条件が成立する。このような場合の現実的な電圧値として、ボディ領域２３は、０Ｖまたは−１Ｖであり、不純物領域２５は、２・Ｖｃｃまたは２・Ｖｃｃ以上である。
【０２７５】
また、具体的なバイアス電圧の調整例としては、次のような例もある。（１），（２）式において、ｆ１（Ｐ，Ｎ+ ）＝ｆ２（Ｐ+ ，Ｎ）、かつ、Ｙ１＝Ｙ２の場合に、Ｖ１＝Ｖ２とする。このようにすると理論的には、電流値Ｉ１＝Ｉ２となり、メモリセルの蓄積電荷の消滅が防がれる。
【０２７６】
以上に示したバイアス電圧の調整方法は、最適な例を示したものであり、必ずしもこのような調整方法に限定されるものではない。すなわち、以上に例示した条件とほぼ等しいような条件にすれば、リーク電流による蓄積電荷の消滅を抑制することが可能である。
【０２７７】
次に、不純物濃度の調整方法について説明する。不純物濃度の最適な調整方法としては、以下に示す（ａ）〜（ｃ）の条件を満たすようにすることが考えられる。ただし、以下の（ａ）〜（ｃ）のそれぞれにおいて、Ｃ２３、Ｃ２４およびＣ２５は、それぞれボディ領域２３の不純物濃度、ソース・ドレイン領域２２の不純物濃度、不純物領域２４の不純物濃度および不純物領域２５の不純物濃度を示す。
【０２７８】
（ａ）  Ｃ２３＝Ｃ２５，かつ，Ｃ２２＝Ｃ２４
（ｂ）  ｜Ｃ２３｜×｜Ｃ２２｜＝｜Ｃ２４｜×｜Ｃ２５｜
（ｃ）  Ｃ２２＝Ｃ２４  （ただし、Ｃ２３＜Ｃ２２，かつ，Ｃ２４＞Ｃ２５）
（ａ）の条件が満たされる場合は、（１）式および（２）式で示される電流Ｉ１およびＩ２の値が等しくなる。それは、ＰＮ接合において、Ｎ型の領域の不純物濃度と、Ｐ型の領域の不純物濃度との関係が一定の場合には、ＰＮ接合領域に流れるリーク電流が一定値になるという特性があるからである。
【０２７９】
（ｂ）の条件が満たされる場合においても、（１）式および（２）式における電流Ｉ１および電流Ｉ２の値が等しくなる。それは、ある一定の条件下では、ＰＮ接合におけるＰ型の領域の不純物濃度の絶対値と、Ｎ型の不純物領域の絶対値との積が一定の場合には、そのＰＮ接合領域に流れるリーク電流が一定値になるという特性があるためである。
【０２８０】
（ｃ）の条件が満たされる場合にも、（１）式および（２）式で示される電流Ｉ１および電流Ｉ２の値が等しくなる。それは、ＰＮ接合において、一方の導電型の領域の濃度が他方の導電型の領域よりも濃い場合のリーク電流値が、濃度が濃い方の領域の濃度に依存するからである。したがって、隣接する２つのＰＮ接合領域において、濃度が濃い方の領域の不純物濃度が等しいため、電流Ｉ１および電流Ｉ２の値が等しくなり得る。
【０２８１】
ここで、ソース・ドレイン領域２２および不純物領域２４のそれぞれの濃度を濃くするのは、ストレージノード５１ａと、ソース・ドレイン領域２４および不純物領域２４との間のオーミックコンタクトを容易にとるためでもある。さらに、それは、ソース・ドレイン領域２２と、不純物領域２４との間の導電性をよくするためでもある。
【０２８２】
以上に示した不純物濃度の調整方法は、最適な条件を例示したものであり、必ずしもこのような条件に限られるものではない。少なくともこのような条件に近い条件が満たされれば、リーク電流によるメモリセルの蓄積電荷の消滅を抑制することができる。
【０２８３】
以上の説明においては、バイアス電圧の調整方法と、不純物濃度の調整方法とを個別に説明したが、バイアス電圧の調整方法の各々と、不純物濃度の調整方法の各々とを組合せて用いてもよい。現実的には、そのような組合せによるリーク電流の調整が行なわれる。このような組合せによるリーク電流の調整方法の一例を次に説明する。
【０２８４】
不純物濃度の関係を、Ｃ２３＜Ｃ２５＜Ｃ２２，Ｃ２４の条件が満たされるようにし、かつ、逆バイアス電圧値を、Ｖ１＞Ｖ２の条件が満たされるように調整する。この場合は、（１）式および（２）式において、ｆ１（Ｐ，Ｎ+ ）＜ｆ２（Ｐ+ ，Ｎ）となる。したがって、電流Ｉ１と、電流Ｉ２とをつり合せるために、逆バイアス電圧値をＶ１＞Ｖ２とする必要がある。
【０２８５】
このような逆バイアス電圧値の調整は、図２１または図２３に示されるように、電位印加回路１０１によるフィールドシールドゲート電極下の不純物領域の電位の調整と、それに加えて電位印加回路１０２によるトランスファゲート電極下のボディ領域の電位の調整とを行なうことにより実現することが可能である。
【０２８６】
ただし、トランスファゲート電極下のボディ領域の電位を大きく調整すると、トランスファゲートトランジスタの性能が低下するおそれがある。したがって、現実的には、フィールドシールドゲート電極下の不純物領域の電位を主に調整することが好ましい。
【０２８７】
【発明の効果】
請求項１に記載の本発明によれば、同一の回路ノード内に、導電型が異なる第１および第２の領域が設けられる。第１の領域は、第２の領域以外に導電型が異なる少なくとも１つの第３の領域と接しており、第２の領域は、第１の領域以外に導電型が異なる少なくとも１つの第４の領域と接している。このため、第１の領域および第３の領域の間と、第２の領域と第４の領域の間とでともにＰＮ接合によるリーク電流が生じる。それらの電流は、相反する方向に流れる。したがって、フローティング状態にされた回路ノードの蓄積電荷を消滅される方向のリーク電流が流れるが、それとともに、逆に、その蓄積電荷の消滅を阻止する方向の電流が流れる。
【０２８８】
このように、同一の回路ノード内で相反する方向のリーク電流が生じるため、リーク電流に起因する回路ノードの蓄積電荷の消滅を防ぐことができるか、または、その蓄積電荷が消滅するまでの時間を長くすることができる。したがって、メモリセルに適用した場合には、リフレッシュ特性を改善することができる。
【０２８９】
そして、第３および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である場合の構成において、リーク電流に起因する回路ノードの蓄積電荷の消滅を防ぐことができるか、または、その蓄積電荷が消滅するまでの時間を長くすることができる。したがって、メモリセルに適用した場合には、リフレッシュ特性を改善することができる。
【０２９１】
請求項２に記載の本発明によれば、第１および第２の不純物領域が設けられた回路ノードの位置を基準とした場合に、接合の向きが相反する２つのＰＮ接合領域が形成される。そして、そのような領域において、第１および第３の不純物領域の間の電圧と、第２および第４の不純物領域の間の電圧とがそれぞれ逆方向バイアスにされる。
【０２９２】
したがって、このようにバイアス電圧を規定することにより、同一の回路ノードに流込む電流と、その回路ノードから流出す電流とが生じる。したがって、フローティング状態にされた回路ノードの蓄積電荷を消滅させる方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。
【０２９３】
このため、リーク電流に起因する回路ノードの蓄積電荷の消滅が防がれるか、または、蓄積電荷が消滅するまでの時間が長くなる。したがって、このような構成をメモリセルに適用した場合には、リーク電流に起因する記憶データの消滅が防がれるか、または、記憶データが消滅するまでの時間が長くなる。
【０２９４】
そして、第１の不純物領域の不純物濃度が第３の不純物領域の不純物濃度よりも濃くされ、かつ、第２の不純物領域の不純物濃度が第４の不純物領域の不純物濃度よりも濃くされる。このように第１および第２の不純物領域の不純物の濃度が濃くされると、それらの領域が設けられた回路ノードに導電体が接続される場合には、その導電体と、その回路ノードとの間で容易にオーミックコンタクトをとることができる。
【０２９５】
請求項３に記載の本発明によれば、第１および第２の不純物領域の不純物濃度が、それぞれ第３および第４の不純物領域の不純物濃度よりも濃いという条件下で、第１の不純物領域の不純物濃度と、第２の不純物領域の不純物濃度とが等しい。このため、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域間で生じるリーク電流とを等しくし得る。
【０２９６】
このように、第１および第３の不純物領域の間の電圧と、第２および第４の不純物領域の間の電圧とをそれぞれ規定することに加えて、第１および第２の不純物領域のそれぞれの不純物濃度の関係を規定することにより、回路ノードの蓄積電荷の消滅をさらに、抑制することができる。
【０２９７】
請求項４に記載の本発明によれば、第１および第４の不純物領域の濃度が等しく、かつ、第２および第３の不純物領域の不純物濃度が等しくされるため、第１および第３の不純物領域の不純物濃度の関係と、第２および第４の不純物領域の不純物濃度の関係とが同じになる。これにより、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る。
【０２９８】
このように、第１および第３の不純物領域の間の電圧と、第２および第４の不純物領域の間の電圧とをそれぞれ規定することに加えて、第１〜第４の不純物領域のそれぞれの不純物濃度の関係を規定することにより、回路ノードの蓄積電荷の消滅をさらに抑制することができる。
【０２９９】
請求項５に記載の本発明によれば、第１の不純物領域の不純物濃度の絶対値および第３の不純物領域の不純物濃度の絶対値の積と、第２の不純物領域の不純物濃度の絶対値および第４の不純物領域の不純物濃度の絶対値の積とを等しくすることは、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る条件である。したがって、このような条件が満たされるため、第１および第２の不純物領域の間の電圧と、第２および第４の不純物領域の間の電圧とをそれぞれ規定することに加えて、このような不純物濃度の関係を規定することにより、回路ノードの蓄積電荷の消滅をさらに抑制することができる。
【０３００】
請求項６に記載の本発明によれば、第１および第３の不純物領域の間の逆方向バイアス電圧値と、第２および第４の不純物領域の間の逆方向バイアス電圧値とを等しくした。このため、第１および第３の不純物領域の間で生じるリーク電流と、第２および第４の不純物領域の間で生じるリーク電流とを等しくし得る。このように２つの逆方向バイアス電圧値の関係をさらに規定することにより、回路ノードの蓄積電荷の消滅をさらに抑制することができる。
【０３０１】
請求項７に記載の本発明によれば、同一のストレージノード内に、導電型が異なる第１および第２の領域が設けられる。第１の領域は、第２の領域以外に導電型が異なる少なくとも１つの第３の領域と接しており、第２の領域は、第１の領域以外に導電型が異なる少なくとも１つの第４の領域と接している。このため、第１の領域および第３の領域の間と、第２の領域および第４の領域の間の領域でともにＰＮ接合によるリーク電流が生じる。
【０３０２】
この場合のリーク電流は、同一のストレージノード内において相反する方向に流れる。
【０３０３】
したがって、フローティング状態にされたストレージノードの蓄積電荷を消滅される方向のリーク電流が流れるが、それとともに、逆にその蓄積電荷の消滅を阻止する方向の電流が流れる。このため、メモリセルのリーク電流に起因する記憶データの消滅を防ぐことができるか、または、そのような記憶データが消滅するまでの時間を長くすることにより、リフレッシュ特性を改善することができる。
【０３０４】
請求項８に記載の本発明によれば、第３および第４の領域が、一方がトランジスタのボディ領域であり、他方が素子分離領域である構成において、請求項７と同じ効果を得ることができる。
【０３０５】
すなわち、メモリセルのリーク電流に起因する記憶データの消滅を防ぐことができるか、または、そのような記憶データが消滅するまでの時間を長くすることにより、リフレッシュ特性を改善することができる。
【０３０６】
請求項９に記載の本発明によれば、下部電極下のＳＯＩ活性層内に、その下部電極に共通に接続された、導電型が異なるソース・ドレイン領域の一方と、第１の導電領域とが設けられる。そして、ソース・ドレイン領域は、その領域と導電型が異なるボディ領域に接続され、第１の導電領域は、その領域と導電型が異なる第２の導電領域に接続される。
【０３０７】
このため、その一方のソース・ドレイン領域と、ボディ領域との接合部分でメモリセルのリーク電流が生じるが、一方、第１の導電領域と、第２の導電領域との接合部分で逆方向のメモリセルのリーク電流が生じる。
【０３０８】
このように、下部電極に接続された領域において、流れ込むリーク電流と、流れ出すリーク電流とがともに生じるため、メモリセルのリーク電流に起因する記憶データの消滅を防ぐことができるか、または、そのような記憶データが消滅するまでの時間が長くなることにより、リフレッシュ特性を改善することができる。
【０３０９】
請求項１０に記載の本発明によれば、フィールドシールド領域の延在方向と交差する方向に、ボディ領域、１対のソース・ドレイン領域、第１導電領域および第２導電領域のそれぞれを挟むように、分離領域がさらに備えられる。このように、分離領域で、異なる導電領域が連なる複数の領域の素子分離を行なうようにしたため、このメモリセルの素子分離を十分に行なうことができる。
【０３１０】
請求項１１に記載の本発明によれば、分離領域が、ＳＯＩ基板の部分的な熱酸化工程により形成される領域である。このような領域で、異なる導電領域が連なるボディ領域等の複数の領域の素子分離を行なうようにしたため、メモリセルの素子分離を十分に行なうことができる。
【０３１１】
請求項１２に記載の本発明によれば、分離領域が、ＳＯＩ活性層の部分的なエッチング工程により形成される領域である。このような領域で、異なる導電領域が連なるボディ領域等の複数の領域の素子分離を行なうようにしたため、メモリセルの素子分離を十分に行なうことができる。
【０３１２】
請求項１３に記載の本発明によれば、分離領域が、ＳＯＩ活性層を貫通して酸化膜内に達する穴を形成する部分的なエッチング工程およびその形成された穴を絶縁膜により埋める穴埋め工程によって形成される領域である。この領域で、異なる導電領域が連なるボディ領域等の複数の領域の素子分離を行なうようにしたため、メモリセルの素子分離を十分に行なうことができる。
【０３１３】
請求項１４に記載の本発明によれば、メモリキャパシタの下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間に金属のバッファ層が設けられたため、その下部電極と、第１導電領域および一方のソース・ドレイン領域との間のオーミックコンタクトを容易にとることができる。
【０３１４】
請求項１５に記載の本発明によれば、メモリキャパシタの下部電極と、第１導電領域およびその第１導電領域に接続された一方のソース・ドレイン領域との間のバッファ層が、内部にポリシリコン体を形成した筒状の金属体で構成される。このため、その下部電極と、第１導電領域および一方のソース・ドレイン領域との間のオーミックコンタクトを容易にとることができる。
【０３１５】
請求項１６に記載の本発明によれば、フィールドシールド領域における第２導電領域が複数行にわたって連なって形成されるため、各行の第２導電領域に同じ電位を印加することができる。
【０３１６】
請求項１７に記載の本発明によれば、フィールドシールド領域において、複数行にわたって連なって形成された第２導電領域の端部に電位印加手段から電位を印加することにより、具体的に、各行の第２導電領域に同じ電位を印加することができる。したがって、キャパシタの蓄積電荷の消滅を抑制するために、適正な電位を各行の第２導電領域に印加することができる。
【０３１７】
請求項１８に記載の本発明によれば、複数のメモリセルの各々のトランスファゲートトランジスタのボディ領域が複数行にわたって連なっているため、各行のボディ領域に同じ電位を印加することができる。
【０３１８】
請求項１９に記載の本発明によれば、フィールドシールド領域において、複数行にわたって連なって形成された第２導電領域の端部に第１の電位印加手段から第１の電位を印加することにより、具体的に各行の第２導電領域に同じ電位を印加することができる。したがって、キャパシタの蓄積電荷の消滅を抑制するために、適正な電位を各行の第２導電領域に印加することができる。
【０３１９】
さらに、複数行にわたって連なるメモリセルのトランスファゲートトランジスタのボディ領域の端部に第２の電位印加手段から第２の電位を印加することにより、具体的に各行のメモリセルのトランスファゲートトランジスタのボディ領域に同じ電位を印加することができる。
【０３２０】
したがって、各行のフィールドシールド領域の第２導電領域の電位と、各行のメモリセルのトランスファゲートトランジスタのボディ領域の電位とをそれぞれ適切な電位に調整することができる。
【０３２１】
請求項２０に記載の本発明によれば、各々がメモリキャパシタの下部電極に接続された第１導電型の導電領域および第２導電型の導電領域を含む２つのメモリセルにおいて、トランスファゲートトランジスタの一方の不純物領域である第１の不純物領域と、ビット線および第１の不純物領域の間に介在されたビット線コンタクト部とが共有される。このため、このような構造を有する複数のメモリセルを有する半導体記憶装置のレイアウト面積を削減することができる。
【０３２２】
請求項２１に記載の本発明によれば、フィールドシールドゲート電極と、トランスファゲート電極とに挟まれた領域下の第１の不純物領域におけるフィールドシールドゲート電極側の一部表面を覆うマスク層を形成し、そのマスク層およびトランスファゲート電極をマスクとして用いて第２導電型の不純物をＳＯＩ活性層内に注入することによって、第１導電型の第１の不純物領域内に第２導電型の第２の不純物領域が形成される。
【０３２３】
このため、トランスファゲート電極と、フィールドシールド電極との間の領域下におけるＳＯＩ活性層内の領域において、異なる導電型の２つの領域が形成された構造を作ることが可能である。
【０３２４】
請求項２２に記載の本発明によれば、第２導電型の不純物をＳＯＩ活性層内に注入する際のマスクとして用いられるマスク層が、フィールドシールドゲート電極を覆うレジストパターンである。このため、レジストパターンをマスクとして用いて、トランスファゲート電極と、フィールドシールドゲート電極との間の領域下のＳＯＩ活性層内に、導電型が異なる２つの領域を形成することができる。
【０３２５】
請求項２３に記載の本発明によれば、第２導電型の不純物をＳＯＩ活性層内に注入する際に、マスクとして用いられるマスク層が、フィールドシールドゲート電極の側壁に形成されたサイドウォール絶縁膜である。このため、サイドウォール絶縁膜をマスクとして用いて、トランスファゲート電極とフィールドシールドゲート電極との間の領域下のＳＯＩ活性層内において、導電型が異なる２つの領域を形成することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。
【図２】  図１の構成のメモリセルの一部を平面視した場合の平面図である。
【図３】  図２のＡ−Ａ線に沿う模式的断面図である。
【図４】  図２のＢ−Ｂ線に沿う模式的断面図である。
【図５】  この実施例によるメモリセルの第１の製造方法を工程順に示す概略断面図である。
【図６】  この実施例によるメモリセルの第２の製造方法を工程順に示す概略断面図である。
【図７】  この実施例によるメモリセルの等価回路図である。
【図８】  この実施例によるメモリセルのストレージノードの電位変化を示すグラフである。
【図９】  ｍｅｓａ分離方法によるその他の素子分離領域を用いた場合の図２のＢ−Ｂ線に沿う模式的断面図である。
【図１０】  ｔｒｅｎｃｈ分離方法によるその他の素子分離領域を用いた場合の図２のＢ−Ｂ線に沿う断面図である。
【図１１】  第２実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。
【図１２】  図１１のＣ−Ｃ線に沿う模式的断面図である。
【図１３】  図１１のＤ−Ｄ線に沿う断面図である。
【図１４】  第３実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。
【図１５】  第４実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す断面図である。
【図１６】  第５実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。
【図１７】  図１６のＦ−Ｆ線に沿う断面図である。
【図１８】  図１６のＧ−Ｇ線に沿う断面図である。
【図１９】  ｍｅｓａ分離方法によるその他の素子分離領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図である。
【図２０】  ｔｒｅｎｃｈ分離方法によるその他の素子分離領域を用いた場合の図１６のＧ−Ｇ線に沿う断面図である。
【図２１】  第６実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。
【図２２】  図２１におけるフィールドシールドゲート電極の延在方向の一端部の断面図である。
【図２３】  第７実施例によるＳＯＩ構造のＤＲＡＭのメモリセルの構成を示す平面図である。
【図２４】  図２３におけるトランスファゲート電極の延在方向の一端部の断面図である。
【図２５】  ダイオードの印加電圧と、そのダイオードに流れる電流との関係を示すグラフである。
【図２６】  従来の一般的なＤＲＡＭのメモリセルの模式的断面図である。
【図２７】  図２６のメモリセルの等価回路図である。
【図２８】  図２６および図２７に示されるメモリセルのストレージノードの電位変化を示すグラフである。
【符号の説明】
１，１ａ，１ｂ  トランスファゲート電極、４  素子分離領域、６  ＳＯＩ基板、７，７ａ，７ｂ  フィールドシールドゲート電極、２１，２２，３２  ソース・ドレイン領域、２３  ボディ領域、２４，２５  不純物領域、５４，５４Ａバッファ層、１０１，１０２  電位印加回路、Ｃ  メモリキャパシタ、ＦＳ，ＦＳ１，ＦＳ２  フィールドシールド分離領域、Ｒ  レジスト、Ｓ  サイドウォール、ＴＲ  トランスファゲートトランジスタ、ＢＬ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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