(57)【特許請求の範囲】
【請求項１】
第１のビット数と第２のビット数との和のビット数に構成され、被測定信号のパルス幅をクロック信号を基準としてカウントするカウンタ回路と、
前記第２のビット数に構成され、前記第１のビット数のカウント値に基づいて前記和のビット数のカウント値から選択された一連の第２のビット数のカウント値を格納するデータレジスタと、
前記第１のビット数のカウント値に基づいて、前記データレジスタに格納されたデータのレンジ値が格納されるフラグレジスタと、
前記カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号を格納するコントロールレジスタと、
前記オーバーフロー信号を検出するためのプロセッサと
を備えたパルス幅測定回路。
【請求項２】
第１のビット数と第２のビット数との和のビット数に構成され、被測定信号のパルス幅をクロック信号を基準としてカウントし、該和のビット数に対応する第１のカウント値と該第１のビット数に対応する第２のカウント値とを取得するカウンタ回路と、
前記第１のカウント値に基づいて前記第２のカウント値から前記第２のビット数の第３のカウント値を生成して出力するセレクタ回路と、
前記カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号を格納するコントロールレジスタと、
前記オーバーフロー信号を検出するためのプロセッサと
を備えたパルス幅測定回路。
【請求項３】
前記セレクタ回路は、前記第２のカウント値をシフトさせることにより前記第３のカウント値を生成すること
を特徴とする請求項２に記載のパルス幅測定回路。
【請求項４】
被測定信号のパルス幅を測定し、その測定結果のデータをデータレジスタに格納するとともに、その時の測定レンジをフラグレジスタに格納するパルス幅測定回路であって、
前記データレジスタのビット数より所定数追加されたビット数に設定され、前記被測定信号のパルス幅を基準クロック信号に基づいてカウントし、前記追加ビット数よりなる第１のカウント値と前記ビット数よりなる第２のカウント値とを出力するカウンタ回路と、
前記第１のカウント値に基づいて、シフト信号を生成するとともに、測定レンジを生成して前記フラグレジスタに出力するレンジ切換回路と、
前記シフト信号に基づいて第２のカウント値をシフトさせ測定データとして前記データレジスタに出力するセレクタ回路と、
前記カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号を格納するコントロールレジスタと、
前記オーバーフロー信号を検出するためのプロセッサと
を備えたパルス幅測定回路。
【請求項５】
前記レンジ切換回路は、前記第２のカウント値が前記データレジスタのビット数を越えた分のビット位置を検出し、その検出したビット位置に基づいて前記シフト信号を生成すること
を特徴とする請求項４に記載のパルス幅測定回路。
【請求項６】
前記被測定信号の立ち上がり又は立ち下がりを検出するエッジ検出回路と、
前記エッジ検出回路の検出信号に基づいて前記カウンタ回路の起動又は停止を制御する制御回路と、
を備えることを特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載のパルス幅測定回路。
【請求項７】
前記レンジ切換回路から出力される測定レンジをラッチするとともに前記フラグレジスタに出力する第１のラッチ回路と、
前記セレクタ回路から出力される測定データをラッチするとともに前記データレジスタに出力する第２のラッチ回路と、
を備えたことを特徴とする請求項４、請求項５又は請求項６に記載のパルス幅測定回路。
【請求項８】
被測定信号のパルス幅を測定するパルス幅測定方法において、
第１のビット数と第２のビット数との和のビット数である第３のビット数で、被測定信号のパルス幅をクロック信号を基準としてカウントし、
前記第１のビット数のカウント値に基づいて、前記第３のビット数のカウント値から前記第２のビット数分を選択し、測定信号として出力し、
前記第１のビット数のカウント値に基づいて前記測定信号の測定レンジを生成して出力し、
前記カウントによりオーバーフローが発生した場合にプロセッサにより該オーバーフローが発生したことを検出することを特徴とするパルス幅測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は各種プロセッサ装置に搭載されるパルス幅測定回路及びパルス幅測定方法に関するものである。
【０００２】
近年の各種プロセッサ、例えば、ワンチップマイクロコンピュータやＤＳＰ等では、取り扱うデジタル信号の周波数はデューティが多様化されている。このようなプロセッサ装置に搭載されて、デジタル信号のパルス幅を測定するパルス幅測定回路では、様々なデジタル信号のパルス幅を正確に測定することが必要となっている。
【０００３】
【従来の技術】
従来、ワンチップマイクロコンピュータ等のプロセッサ装置に搭載されるパルス幅測定回路は、測定しようとするデジタル信号のＨレベルのパルス幅、Ｌレベルのパルス幅、立ち上がり周期、立ち下がり周期等を測定するように構成される。図１５に従来のパルス幅測定回路９１のブロック図を示す。
【０００４】
パルス幅測定回路９１には、コントロールレジスタ９２が備えられ、そのコントロールレジスタ９２は図示しないプロセッサに接続されている。プロセッサは、測定しようとする入力信号ＩＮに対応した測定モードと測定レンジとをコントロールレジスタ９２に格納する。測定モードには、前記したように、Ｈレベルのパルス幅、Ｌレベルのパルス幅、立ち上がり周期、立ち下がり周期等がある。
【０００５】
被測定信号である入力信号ＩＮはエッジ検出回路９３に入力され、同エッジ検出回路９３は、入力信号ＩＮの立ち上がり及び立ち下がりを捕らえて、検出信号ＵＰ，ＤＮを制御回路９４に出力する。
【０００６】
制御回路９４は、コントロールレジスタ９２に格納された測定レンジに応じて切換信号ＳＬをセレクタ回路９５に出力する。セレクタ回路９５には、分周器９６によって基準クロック信号ＭＣＬＫを予め設定された分周比によって分周して得られた複数（例えば４つ）のクロック信号ＣＬＫ１〜ＣＬＫ４が入力される。セレクタ回路９５は、切換信号ＳＬに応じてスイッチを切り換えてクロック信号ＣＬＫ１〜ＣＬＫ４のうちの１つを選択し、その選択したクロック信号をカウントクロック信号ＣＬＫとしてカウンタ回路９７に出力する。
【０００７】
また、制御回路９４は、エッジ検出回路９３の検出信号ＵＰ，ＤＮと、コントロールレジスタ９２に格納された測定モードとに基づいて、測定しようとする入力信号ＩＮのパルス幅に対応した間Ｈレベルとなる制御信号ＥＮをカウンタ回路９７に出力する。
【０００８】
カウンタ回路９７は、制御回路９４の制御信号ＥＮがＨレベルになるとセレクタ回路９５から出力されるカウントクロック信号ＣＬＫのカウントを開始し、同信号ＥＮがＬレベルになるとカウントクロック信号ＣＬＫのカウントを停止する。そして、カウンタ回路９５は、その時のカウント値をラッチ回路９８を介してデータレジスタ９９に出力する。
【０００９】
即ち、パルス幅測定回路９１は、基準クロック信号ＭＣＬＫを分周して生成したカウントクロック信号ＣＬＫのパルスが、入力信号ＩＮのパルス間隔にいくつあるかをカウントすることで入力信号ＩＮのパルス幅を測定する。そして、測定に先立って、予めコントロールレジスタ９２に格納された測定レンジに基づいて基準クロック信号ＭＣＬＫを分周したクロック信号ＣＬＫ１〜ＣＬＫ４の内の１つを選択してカウントクロック信号ＣＬＫとすることにより１ビットあたりの分解能を選択し、その選択した分解能の測定レンジに基づいて入力信号ＩＮのパルス幅が測定される。
【００１０】
従って、パルス幅測定回路９１は、測定に先立ってコントロールレジスタ９２に格納された測定レンジに基づいて基準クロック信号ＭＣＬＫを分周してカウントクロック信号ＣＬＫを生成する。そして、パルス幅測定回路９１は、カウントクロック信号ＣＬＫのパルスが、入力信号ＩＮのパルス間隔にいくつあるかをカウントすることで入力信号ＩＮのパルス幅を測定し、その測定データをデータレジスタ９９に格納する。
【００１１】
プロセッサは、データレジスタ９９に格納された測定データを読み出し、その測定データとコントロールレジスタ９２に格納した測定レンジとに基づいて、入力信号ＩＮのパルス幅を検知する。
【００１２】
また、パルス幅測定回路９１のカウンタ回路９７は、そのカウント値がオーバーフローした場合に、オーバーフロー信号ＯＶを制御回路９４に出力し、制御回路９４は、コントロールレジスタ９２にオーバーフローを示す情報を格納する。プロセッサは、そのコントロールレジスタ９２に格納された情報に基づいて、カウント値がオーバーフローしたことを検知する。
【００１３】
【発明が解決しようとする課題】
ところが、上記のようなパルス測定回路９１では、プロセッサにより処理されるビット数に対応したビット数のデータレジスタ９９が備えられ、そのデータレジスタ９９のビット数と同じビット数のカウンタ回路９７が設けられている。そして、入力信号ＩＮの入力に先立って、その入力信号ＩＮに対応して予め測定レンジを設定し、コントロールレジスタ９２に格納しておかなければならない。しかしながら、被測定信号である入力信号ＩＮは、その周波数やデューティが多様に変化する。すると、入力信号ＩＮに対して、コントロールレジスタ９２に設定された測定レンジが最適ではない場合が生じる。
【００１４】
即ち、入力信号ＩＮに対して分解能が低すぎる場合には測定精度が低下する。また、分解能が高すぎる場合にはカウント回路９７のカウント値がオーバーフローするため、そのカウント回路９７から出力されるカウント値は、入力信号ＩＮのパルス幅に対応しない無意味なデータとなってしまう。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は被測定信号のパルス幅を正確に測定することのできるパルス幅測定回路及びパルス幅測定方法を提供することにある。
【００１６】
【課題を解決するための手段】
図１は本発明の原理説明図である。パルス幅測定回路には、カウンタ回路１と、測定データを格納するためのデータレジスタ２、及び、測定レンジを格納するためのフラグレジスタ３とが備えられる。カウンタ回路１は、第１のビット数ｍと第２のビット数ｎとの和の（ｍ＋ｎ）ビットに構成され、被測定信号のパルス数をクロック信号を基準としてカウントする。データレジスタ２は、ｎビットに構成され、ｍビットのカウント値に基づいて、（ｍ＋ｎ）ビットのカウント値から選択された一連のｎビットのカウント値が格納される。そして、フラグレジスタ３には、ｍビットのカウント値に基づいて、データレジスタ２に格納されたデータのレンジ値が格納される。コントロールレジスタ１６には、カウンタ回路１がオーバーフローした場合に該カウンタ回路１から出力されるオーバーフロー信号ＯＶが格納される。プロセッサ１２は、オーバーフロー信号ＯＶを検出する。
【００１７】
請求項２に記載の発明は、第１のビット数と第２のビット数との和のビット数に構成され、被測定信号のパルス幅をクロック信号を基準としてカウントし、該和のビット数に対応する第１のカウント値と該第１のビット数に対応する第２のカウント値とを取得するカウンタ回路と、前記第１のカウント値に基づいて前記第２のカウント値から前記第２のビット数の第３のカウント値を生成して出力するセレクタ回路と、前記カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号を格納するコントロールレジスタと、前記オーバーフロー信号を検出するためのプロセッサとを備えたことを要旨とする。
【００１８】
請求項３に記載の発明は、請求項２に記載のパルス幅測定回路において、前記セレクタ回路は、前記第２のカウント値をシフトさせることにより前記第３のカウント値を生成することを要旨とする。
【００１９】
請求項４に記載の発明は、被測定信号のパルス幅を測定し、その測定結果のデータをデータレジスタに格納するとともに、その時の測定レンジをフラグレジスタに格納するパルス幅測定回路であって、前記データレジスタのビット数より所定数追加されたビット数に設定され、前記被測定信号のパルス幅を基準クロック信号に基づいてカウントし、前記追加ビット数よりなる第１のカウント値と前記ビット数よりなる第２のカウント値とを出力するカウンタ回路と、前記第１のカウント値に基づいて、シフト信号を生成するとともに、測定レンジを生成して前記フラグレジスタに出力するレンジ切換回路と、前記シフト信号に基づいて第２のカウント値をシフトさせ測定データとして前記データレジスタに出力するセレクタ回路と、前記カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号を格納するコントロールレジスタと、前記オーバーフロー信号を検出するためのプロセッサとを備えたことを要旨とする。
【００２０】
請求項５に記載の発明は、請求項４に記載のパルス幅測定回路において、前記レンジ切換回路は、前記第２のカウント値が前記データレジスタのビット数を越えた分のビット位置を検出し、その検出したビット位置に基づいて前記シフト信号を生成することを要旨とする。
請求項６に記載の発明は、請求項１、請求項２、請求項３、請求項４又は請求項５に記載のパルス幅測定回路において、前記被測定信号の立ち上がり又は立ち下がりを検出するエッジ検出回路と、前記エッジ検出回路の検出信号に基づいて前記カウンタ回路の起動又は停止を制御する制御回路と、を備えたことを要旨とする。
請求項７に記載の発明は、請求項４、請求項５又は請求項６に記載のパルス幅測定回路において、前記レンジ切換回路から出力される測定レンジをラッチするとともに前記フラグレジスタに出力する第１のラッチ回路と、前記セレクタ回路から出力される測定データをラッチするとともに前記データレジスタに出力する第２のラッチ回路と、を備えたことを要旨とする。
請求項８に記載の発明は、被測定信号のパルス幅を測定するパルス幅測定方法において、第１のビット数と第２のビット数との和のビット数である第３のビット数で、被測定信号のパルス幅をクロック信号を基準としてカウントし、前記第１のビット数のカウント値に基づいて、前記第３のビット数のカウント値から前記第２のビット数分を選択し、測定信号として出力し、前記第１のビット数のカウント値に基づいて前記測定信号の測定レンジを生成して出力し、前記カウントによりオーバーフローが発生した場合にプロセッサにより該オーバーフローが発生したことを検出することを要旨とする。
【００２１】
（作用）
従って、本発明によれば、被測定信号ＩＮは、データレジスタ２のビット数よりもｍビット多い（ｍ＋ｎ）ビットに構成されたカウンタ回路１によって最大分解能に対応するクロック信号を基準としてカウントされる。そして、カウンタ回路１のカウント値のうち、ｍビットのカウント値に基づいて、（ｍ＋ｎ）ビットのカウント値から選択された一連のｎビットのカウント値がデータレジスタ２に格納され、ｍビットのカウント値に基づいて、データレジスタ２に格納されたデータのレンジ値がフラグレジスタ３に格納される。コントロールレジスタ１６には、カウンタ回路１がオーバーフローした場合に該カウンタ回路１から出力されるオーバーフロー信号ＯＶが格納される。そして、プロセッサ１２によりオーバーフロー信号ＯＶが検出される。
【００２２】
請求項２に記載の発明によれば、カウンタ回路にて、第１のビット数と第２のビット数との和のビット数に構成され、被測定信号のパルス幅がクロック信号を基準としてカウントされ、該和のビット数に対応する第１のカウント値と該第１のビット数に対応する第２のカウント値とが取得される。セレクタ回路にて、第１のカウント値に基づいて第２のカウント値から第２のビット数の第３のカウント値が生成されて出力される。コントロールレジスタには、カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号が格納される。そして、プロセッサによりオーバーフロー信号が検出される。
【００２３】
請求項３に記載の発明によれば、第３のカウント値がセレクタ回路によって第２のカウント値をシフトさせることにより生成される。
【００２４】
請求項４に記載の発明によれば、カウント回路にて、データレジスタのビット数より所定数追加されたビット数に設定され、被測定信号のパルス幅が基準クロック信号に基づいてカウントされ、追加ビット数よりなる第１のカウント値とビット数よりなる第２のカウント値とが出力される。レンジ切換回路にて、第１のカウント値に基づいて、シフト信号が生成されるとともに、測定レンジが生成されてフラグレジスタに出力される。セレクタ回路にて、シフト信号に基づいて第２のカウント値がシフトされ測定データとしてデータレジスタに出力される。コントロールレジスタには、カウンタ回路がオーバーフローした場合に該カウンタ回路から出力されるオーバーフロー信号が格納される。そして、プロセッサによりオーバーフロー信号が検出される。
【００２５】
請求項５に記載の発明によれば、レンジ切換回路にて、第２のカウント値がデータレジスタのビット数を越えた分のビット位置が検出され、その検出されたビット位置に基づいてシフト信号が生成される。
請求項６に記載の発明によれば、エッジ検出回路にて被測定信号の立ち上がり又は立ち下がりが検出され、該検出信号に基づいて制御回路にてカウンタ回路の起動又は停止が制御される。
請求項７に記載の発明によれば、第１のラッチ回路はレンジ切換回路から出力される測定レンジをラッチするとともにフラグレジスタに出力し、第２のラッチ回路はセレクタ回路から出力される測定データをラッチするとともにデータレジスタに出力する。
請求項８に記載の発明によれば、第１のビット数と第２のビット数との和のビット数である第３のビット数で、被測定信号のパルス幅がクロック信号を基準としてカウントされ、第１のビット数のカウント値に基づいて第３のビット数のカウント値から第２のビット数分が選択され測定信号として出力され、第１のビット数のカウント値に基づいて測定信号の測定レンジが生成され出力される。そして、カウントによりオーバーフローが発生した場合には、プロセッサによりオーバーフローが発生したことが検出される。
【００２６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図１３に従って説明する。
図２は、本発明を具体化したワンチップマイクロコンピュータ１１を示し、プロセッサ１２にはパルス幅測定回路１３を構成するデータレジスタ１４、フラグレジスタ１５、及び、コントロールレジスタ１６が接続されている。
【００２７】
プロセッサ１２は、コントロールレジスタ１６に対して、パルス幅測定回路１３でのパルス測定モードを書き込む。また、プロセッサ１２は、コントロールレジスタ１６に対して測定開始を示すデータを書き込む。パルス幅測定回路１３は、コントロールレジスタ１６に測定開始を示すデータが書き込まれれると、書き込まれたパルス測定モードに基づいて入力信号ＩＮのパルス幅の測定を開始する。そして、パルス幅測定回路１３は、パルス幅の測定が終了すると、その測定データをデータレジスタ１４に格納するとともに、その時の測定レンジをフラグレジスタ１５に格納する。
【００２８】
プロセッサ１２は、データレジスタ１４に格納された測定データを読み出す。また、プロセッサ１２は、フラグレジスタ１５に格納された測定レンジを読み出す。そして、プロセッサ１２は、読み出した測定データ及び測定レンジに基づいて、入力信号ＩＮのパルス幅を検知する。
【００２９】
図３に示すように、パルス幅測定回路１３は、エッジ検出回路２１、制御回路２２、カウンタ回路２３、レンジ切換回路２４、セレクタ回路２５、ラッチ回路２６，２７を備えている。被測定信号である入力信号ＩＮはエッジ回路２１に入力される。エッジ検出回路２１は、入力信号ＩＮの立ち上がりを捕らえて検出信号ＵＰを生成し、入力信号ＩＮの立ち下がりを捕らえて検出信号ＤＮを生成する。そして、エッジ検出回路２１は、生成した検出信号ＵＰ，ＤＮを制御回路２２に出力する。
【００３０】
制御回路２２には、コントロールレジスタ１６に格納された測定モードに対応した開始エッジ信号ＳＥと終了エッジ信号ＥＥとが入力される。制御回路２２は、エッジ検出回路２１から入力される検出信号ＵＰ，ＤＮと、開始エッジ信号ＳＥ及び終了エッジ信号ＥＥとに基づいて制御信号ＥＮを生成する。測定モードとしては、Ｈレベルのパルス幅、Ｌレベルのパルス幅、立ち上がり周期、立ち下がり周期等がある。制御回路２２は、検出信号ＵＰ，ＤＮに基づいて、測定モードに対応した期間Ｈレベルとなる制御信号ＥＮをカウンタ回路２３に出力する。
【００３１】
例えば、測定モードが「Ｈレベルのパルス幅」の場合、制御回路２２は、立ち上がりを捕らえた検出信号ＵＰを入力するとＨレベルの制御信号ＥＮを出力する。また、制御回路２２は、立ち下がりを捕らえた検出信号ＤＮを入力するとＬレベルの制御信号ＥＮを出力する。即ち、制御回路２２は、立ち上がりを捕らえた検出信号ＵＰから立ち下がりを捕らえた検出信号ＤＮまでの間Ｈレベルとなる制御信号ＥＮをカウンタ回路２３に出力する。
【００３２】
カウンタ回路２３には、基準クロック信号ＭＣＬＫが直接入力される。図１５の従来例では、４つの分周クロックＣＬＫ１〜ＣＬＫ４のうちの１つが選択されて入力されていたが、本実施の形態の場合は、最大分解能に対応する基準クロック信号ＭＣＬＫが入力される。カウンタ回路２３は、制御回路２２からの制御信号ＥＮがＨレベルになると入力される基準クロック信号ＭＣＬＫのカウントを開始し、同制御信号ＥＮがＬレベルになると基準クロック信号ＭＣＬＫのカウントを停止する。即ち、カウンタ回路２３は、制御回路２２からの制御信号ＥＮに基づいて起動及び停止制御され、起動されてから停止されるまで基準クロック信号ＭＣＬＫをカウントする。
【００３３】
カウンタ回路２３は、測定データを格納するデータレジスタ１４よりも多いビット数を有しており、データレジスタ１４のビット数に対して、予め設定されたビット数だけ追加された構成となっている。そのデータレジスタ１４に対して追加されたビット数、即ち、カウンタ回路２３のビット数は、入力されうる被測定信号である入力信号ＩＮのパルス幅に対応して設定されている。即ち、入力信号ＩＮのパルス幅が想定される最大になった時でも、カウンタ回路２３がオーバーフローしないようなビット数に設定されている。尚、本実施の形態では、データレジスタ１４は第２のビット数として１６ビットに設定され、カウンタ回路２３は、そのデータレジスタ１４のビット数に第１のビット数として４ビット追加した２０ビットのカウンタ回路２３を備えている。
【００３４】
カウンタ回路２３は、制御回路２２の制御信号ＥＮがＨレベルになると入力される基準クロック信号ＭＣＬＫのカウントを開始し、同制御信号ＥＮがＬレベルになると基準クロック信号ＭＣＬＫのカウントを停止する。即ち、カウンタ回路２３は、入力信号ＩＮを基準クロック信号ＭＣＬＫを基準としてカウントする。
【００３５】
そして、カウンタ回路２３は、カウント値の全ビットを第２のカウント信号としてセレクタ回路２５に出力する。また、カウント回路２３は、カウント値のビットの内、データレジスタ１４に対して追加されたビット数分の上位ビットを第１のカウント信号としてレンジ切換回路２４に出力する。
【００３６】
本実施の形態では、データレジスタ１４は１６ビットよりなり、カウンタ回路２３は、データレジスタ１４のビット数に対して４ビット追加された２０ビット構成となっている。従って、カウンタ回路２３は、そのカウント値の２０ビットをセレクタ回路２５に出力し、追加されたビット数分の上位４ビットのカウント信号ＣＮＴａをレンジ切換回路２４に出力する。
【００３７】
レンジ切換回路２４は、前記カウンタ回路２３から出力される全ビットのカウント信号ＣＮＴを、データレジスタ１４のビット数に合わせるために設けられている。レンジ切換回路２４は、入力される複数ビットからなるカウント信号ＣＮＴａに基づいて、そのカウント信号ＣＮＴ１のビット数よりも１つ多いシフト信号ＳＦＴ１〜５を生成する。
【００３８】
そのシフト信号ＳＦＴは、カウント信号ＣＮＴをエンコードして生成される。レンジ切換回路２４は、カウンタ回路２３のカウント値がデータレジスタ１４のビット数を超えた分対応してシフト信号ＳＦＴ１〜ＳＦＴ５のうちの１つをＨレベルにして出力する。カウント値がデータレジスタ１４のビット数を超えた場合、その超えた分のビットに「１」がセットされる。従って、レンジ切換回路２４は、入力される上位４ビットのカウント信号ＣＮＴａの「１」の位置を検出し、その検出したビット位置に対応したシフト信号ＳＦＴ１〜ＳＦＴ５をＨレベルにして出力する。
【００３９】
例えば、カウンタ回路２３のカウント値が１６ビット以内の場合、上位４ビットのカウント信号ＣＮＴａには「１」はセットされない。この時、レンジ切換回路２４は、シフト信号ＳＦＴ１のみをＨレベルにして出力する。また、カウント値が１ビット分だけ超えた場合、即ち、上位４ビットが最上位から順番に「０００１Ｂ」（Ｂは２進数を示す）の場合、レンジ切換回路２４は、その超えた分のビットに対応してシフト信号ＳＦＴ２のみをＨレベルにして出力する。同様に、カウント値が２ビット分だけ超えた場合、即ち、上位４ビットが「００１ＸＢ」（「Ｘ」は「０」又は「１」）の場合、レンジ切換回路２４は、その超えた分のビットに対応してシフト信号ＳＦＴ３のみをＨレベルにして出力する。更に、カウント値が３ビット分だけ超えた場合、即ち、上位４ビットが「０１ＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してシフト信号ＳＦＴ４のみをＨレベルにして出力する。そして、カウント値が４ビット分だけ超えた場合、即ち、上位４ビットが「１ＸＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してシフト信号ＳＦＴ５のみをＨレベルにして出力する。
【００４０】
また、レンジ切換回路２４は、前記カウンタ回路２３から出力されデータレジスタ２４に格納される測定データに対する測定レンジをフラグレジスタ１５に格納するために設けられている。レンジ切換回路２４は、入力されるカウント信号ＣＮＴに基づいて、そのカウント信号ＣＮＴをデコードして複数ビットのフラグ信号ＦＬＧを生成する。レンジ切換回路２４は、その生成したフラグ信号ＦＬＧをラッチ回路２６に出力する。
【００４１】
レンジ切換回路２４は、カウンタ回路２３のカウント値がデータレジスタ１４のビット数を超えた分のビットに対応してフラグ信号ＦＬＧを生成する。カウント値がデータレジスタ１４のビット数を超えた場合、その超えた分のビットに「１」がセットされる。従って、レンジ切換回路２４は、入力される上位４ビットのカウント信号ＣＮＴａにセットされた「１」の位置を検出し、その検出したビット位置に対応してフラグ信号ＦＬＧを生成する。
【００４２】
例えば、カウンタ回路２３のカウント値が１６ビット以内の場合、上位４ビットのカウント信号ＣＮＴａには「１」はセットされない。この時、レンジ切換回路２４は、フラグ信号ＦＬＧを「１」にセットして出力する。また、カウント値が１ビット分だけ超えた場合、即ち、上位４ビットが最上位から順番に「０００１Ｂ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してフラグ信号ＦＬＧを「２」にセットして出力する。同様に、カウント値が２ビット分だけ超えた場合、即ち、上位４ビットが「００１ＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してフラグ信号ＦＬＧを「４」にセットして出力する。更に、カウント値が３ビット分だけ超えた場合、即ち、上位４ビットが「０１ＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してフラグ信号ＦＬＧを「８」にセットして出力する。そして、カウント値が４ビット分だけ超えた場合、即ち、上位４ビットが「１ＸＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応してフラグ信号ＦＬＧを「１６」にセットして出力する。
【００４３】
即ち、レンジ切換回路２４は、データレジスタ１４のビット数に対して、カウンタ回路２３のカウント値が超えた分のビット数に基づいて、そのビット数を指数とする値をフラグ信号ＦＬＧとして出力する。そのフラグ信号ＦＬＧは、ラッチ回路２６に入力される。
【００４４】
セレクタ回路２５には、前記カウンタ回路２３から２０ビットのカウント信号ＣＮＴが入力される。また、セレクタ回路２５には、レンジ切換回路２４からシフト信号ＳＦＴ１〜ＳＦＴ５が入力される。セレクタ回路２５は、シフト信号ＳＦＴ１〜ＳＦＴ５に基づいて、カウント信号ＣＮＴを下位方向にシフトし、１６ビットのカウント信号ＣＮＴｂとして出力する。
【００４５】
カウント信号ＣＮＴのシフト数は、シフト信号ＳＦＴ１〜ＳＦＴ５のうちのＨレベルのシフト信号に基づいて設定される。即ち、セレクタ回路２５は、シフト信号ＳＦＴ１〜ＳＦＴ５のうちのＨレベルのシフト信号を検出し、その検出したシフト信号に対応した数だけカウント信号ＣＮＴを下位方向にシフトする。そして、Ｈレベルのシフト信号ＳＦＴ１〜ＳＦＴ５は、データレジスタ１４のビット数に対してカウンタ回路２３のカウント値が超えた分のビット数に対応している。従って、セレクタ回路２５は、カウンタ回路２３のカウント値がデータレジスタ１４のビット数に対して超えた分だけカウント信号ＣＮＴを下位方向にシフトする。そして、セレクタ回路２５は、そのシフトした結果をカウント信号ＣＮＴｂとして出力する。
【００４６】
例えば、カウンタ回路２３のカウント値が１６ビット以内の場合、即ち、カウント値がデータレジスタ１４のビット数を越えていない場合、レンジ切換回路２４は、０ビットシフトする、即ち、入力したカウント信号ＣＮＴをシフトしない。その結果、カウント信号ＣＮＴの０ビット目から１５ビット目まで、即ち、下位の１６ビットがそのままカウント信号ＣＮＴｂとして出力される。また、カウント値が１ビット分だけ超えた場合、即ち、上位４ビットが最上位から順番に「０００１Ｂ」の場合、レンジ切換回路２４は、その超えた分のビット数、即ち、１ビット分だけ下位方向にシフトする。その結果、カウント信号ＣＮＴの１ビット目から１６ビット目までがカウント信号ＣＮＴｂとして出力される。
同様に、カウント値が２ビット分だけ超えた場合、即ち、上位４ビットが「００１ＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応して２ビット分だけ下位方向にシフトする。その結果、カウント信号ＣＮＴの２ビット目から１７ビット目までがカウント信号ＣＮＴｂとして出力される。更に、カウント値が３ビット分だけ超えた場合、即ち、上位４ビットが「０１ＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応して３ビット分だけ下位方向にシフトする。その結果、カウント信号ＣＮＴの３ビット目から１８ビット目までがカウント信号ＣＮＴｂとして出力される。そして、カウント値が４ビット分だけ超えた場合、即ち、上位４ビットが「１ＸＸＸＢ」の場合、レンジ切換回路２４は、その超えた分のビットに対応して４ビット分だけ下位方向にシフトする。その結果、カウント信号ＣＮＴの４ビット目から１９ビット目までがカウント信号ＣＮＴｂとして出力される。
【００４７】
第１のラッチ回路としてのラッチ回路２６には、レンジ切換回路２４からフラグ信号ＦＬＧが入力される。また、ラッチ回路２６には、制御回路２２から転送信号ＬＤが入力される。ラッチ回路２６は、その転送信号ＬＤに基づいて、入力されるフラグ信号ＦＬＧをラッチするとともに、ラッチしたフラグ信号ＦＬＧを測定レンジ（レンジ値）としてフラグレジスタ１５に出力する。
【００４８】
第２のラッチ回路としてのラッチ回路２７には、セレクタ回路２５からデータレジスタ１４のビット数に対応したビット数のカウント信号ＣＮＴｂが入力される。また、ラッチ回路２７には、制御回路２２から転送信号ＬＤが入力される。ラッチ回路２７は、その転送信号ＬＤに基づいて、カウント信号ＣＮＴｂをラッチするとともに、そのラッチしたカウント信号ＣＮＴｂを測定データとしてデータレジスタ１４に出力する。
【００４９】
即ち、プロセッサ１２は、測定に先立って測定レンジの設定を行わずに、測定を開始させる。そして、測定が終了すると、プロセッサ１２は、データレジスタ１４に格納された測定データと、フラグレジスタ１５に格納された測定レンジとを読み出す。そして、プロセッサ１２は、それら読み出した測定データ及び測定レンジに基づいて、入力信号ＩＮのパルス幅を検知する。その測定レンジは、測定データが格納されるデータレジスタ１４に対してカウンタ回路２３に追加されたビットに基づいて自動的に生成される。
【００５０】
次に、パルス幅測定回路１３を構成する各回路２１〜２７を図４〜図１２にしたがって詳述する。先ず、エッジ検出回路２１について説明する。
図４に示すように、エッジ検出回路２１は、フリップフロップ回路３１ａ，３１ｂ、ナンド回路３２ａ，３２ｂ、及び、インバータ回路３３とから構成されている。入力信号ＩＮはフリップフロップ回路３１ａの入力端子Ｄに入力され、そのフリップフロップ回路３１ａのクロック入力端子には基準クロック信号ＭＣＬＫが入力される。
【００５１】
フリップフロップ回路３１ａは、基準クロック信号ＭＣＬＫの立ち上がりに基づいて、入力信号ＩＮと同相の信号をナンド回路３２ａの一方の入力端子に出力するとともに、フリップフロップ回路３２ｂの入力端子Ｄに出力する。また、フリップフロップ回路３１ａは、基準クロック信号ＭＣＬＫの立ち上がりに基づいて、入力信号ＩＮと逆相の信号をナンド回路３２ｂの一方の入力端子に出力する。
【００５２】
フリップフロップ回路３１ｂには、基準クロック信号ＭＣＬＫがインバータ回路３３により反転されて基準クロック信号バーＭＣＬＫとして入力される。そのフリップフロップ回路３２ｂは、基準クロック信号バーＭＣＬＫの立ち上がり、即ち、基準クロック信号ＭＣＬＫの立ち下がりに基づいて、前記フリップフロップ回路３１ａから入力される信号と同相の信号をナンド回路３２ｂの他方の入力端子に出力する。また、フリップフロップ回路３２ｂは、基準クロック信号ＭＣＬＫの立ち下がりに基づいて、前記フリップフロップ回路３１ａから入力される信号と逆相の信号をナンド回路３２ａの他方の入力端子に出力する。そして、ナンド回路３１ａから検出信号ＵＰが出力され、ナンド回路３１ｂから検出信号ＤＮが出力される。
【００５３】
従って、図５に示すように、エッジ検出回路２１は、入力信号ＩＮがＨレベルになると基準クロック信号ＭＣＬＫの立ち上がりに基づいてＬレベルとなるパルス信号を検出信号ＵＰとして出力する。また、エッジ検出回路２１は、入力信号ＩＮがＬレベルになると基準クロック信号ＭＣＬＫの立ち上がりに基づいてＬレベルとなるパルス信号を検出信号ＤＮとして出力する。
【００５４】
次に、コントロールレジスタ１６の構成について説明する。
図６に示すように、コントロールレジスタ１６は、複数のビットよりなり、プロセッサ１２からアクセスされる。コントロールレジスタ１６のビット１６ａ，１６ｂには、前記測定モードに基づいて開始エッジと終了エッジとに対応したデータが格納される。開始及び終了エッジには、それぞれ立ち上がりエッジと立ち下がりエッジとがある。ビット１６ａ，１６ｂには、それぞれ立ち上がりエッジの場合には「１」が、立ち下がりエッジの場合には「０」が格納される。
【００５５】
例えば、測定モードが「Ｈレベルのパルス幅」の場合、開始エッジは入力信号ＩＮの立ち上がりとなり、終了エッジは立ち下がりとなる。従って、ビット１６ａには「１」が、ビット１６ｂには「０」が格納される。同様に、測定モードが「Ｌレベルのパルス幅」の場合、開始エッジは立ち下がりとなり、終了エッジは立ちあがりとなるので、ビット１６ａ，１６ｂにはそれぞれ「０」「１」が格納される。また、測定モードが「立ち上がり周期」の場合、開始エッジ及び終了エッジはともに立ちあがりとなるので、ビット１６ａ，１６ｂには「１」が格納される。更に、測定モードが「立ち下がり周期」の場合、開始エッジ及び終了エッジはともに立ち下がりとなるので、ビット１６ａ，１６ｂには「０」が格納される。
【００５６】
そして、ビット１６ａに格納された開始エッジに対応するデータが「１」、即ち立ち上がりエッジの場合にはＨレベルの開始エッジ信号ＳＥが制御回路２２に入力され、データが「０」、即ち立ち下がりエッジの場合にはＬレベルの開始エッジ信号ＳＥが制御回路２２に入力される。また、ビット１６ｂに格納された終了エッジに対応するデータ「１」、即ち立ち上がりエッジの場合にはＨレベルの終了エッジ信号ＥＥが制御回路２２に入力され、データが「０」、即ち立ち下がりエッジの場合にはＬレベルの終了エッジ信号ＥＥが制御回路２２に入力される。
【００５７】
また、コントロールレジスタ１６のビット１６ｃには、測定開始に対応するデータが格納される。即ち、入力信号ＩＮのパルス幅測定を開始する場合、ビット１６ｃにはプロセッサ１２から「１」が格納される。そのビット１６ｃに格納されたデータは、測定開始信号ＳＴとして制御回路２２に入力される。
【００５８】
更に、コントロールレジスタ１６のビット１６ｄには、オーバーフローフラグが格納される。オーバーフローフラグは、カウンタ回路２３から制御回路２２に出力されるオーバーフロー信号ＯＶに基づいて格納される。即ち、カウンタ回路２３のカウントがオーバーしない場合には「０」が、オーバーフローした場合には「１」が格納される。そして、プロセッサ１２は、このビット１６ｄに格納されたデータに基づいて、カウンタ回路２３のオーバーフローを検知する。
【００５９】
次に、制御回路２２について詳述する。図７に示すように、制御回路２２は、アンド回路３４ａ〜３４ｆ、インバータ回路３５ａ〜３５ｃ、ノア回路３６ａ，３６ｂ、及び、フリッププロップ回路３７ａ〜３７ｄとから構成されている。検出信号ＵＰはナンド回路３４ａの一方の入力端子に入力され、検出信号ＤＮはナンド回路３４ｂの一方の入力端子に入力される。ナンド回路３４ａの他方の入力端子には開始エッジ信号ＳＥが入力され、ナンド回路３４ｂの他方の入力端子にはインバータ回路３５ａによって反転された信号バーＳＥが入力される。
【００６０】
そして、開始エッジ信号ＳＥがＨレベルの場合にはアンド回路３４ａから検出信号ＵＰが出力され、開始エッジ信号ＳＥがＬレベルの場合にはアンド回路３４ｂから検出信号ＤＮが出力される。その開始エッジ信号ＳＥは、測定モードの開始エッジに対応している。従って、アンド回路３４ａ，３４ｂからは、開始エッジに対応して選択された検出信号ＵＰまたは検出信号ＤＮが出力される。即ち、アンド回路３４ａ，３４ｂ及びインバータ回路３５ａは、開始エッジを選択する開始エッジ選択回路を構成している。
【００６１】
また、制御信号ＵＰはナンド回路３４ａの一方の入力端子に入力され、検出信号ＤＮはナンド回路３４ｄの一方の入力端子に入力される。ナンド回路３４ｃの他方の入力端子には終了エッジ信号ＥＥが入力され、ナンド回路３４ｄの他方の入力端子にはインバータ回路３５ｂによって反転された信号バーＥＥが入力される。
【００６２】
そして、終了エッジ信号ＥＥがＨレベルの場合にはアンド回路３４ｃから検出信号ＵＰが出力され、終了エッジ信号ＥＥがＬレベルの場合にはアンド回路３４ｄから検出信号ＤＮが出力される。その終了エッジ信号ＥＥは、測定モードの終了エッジに対応している。従って、アンド回路３４ｃ，３４ｄからは、終了エッジに対応して選択された検出信号ＵＰまたは検出信号ＤＮが出力される。即ち、アンド回路３４ｃ，３４ｄ及びインバータ回路３４ｂは、終了エッジを選択する終了エッジ選択回路を構成している。
【００６３】
アンド回路３４ａ，３４ｂから出力される信号はノア回路３６ａに入力され、アンド回路３４ｃ，３４ｄから出力される信号はノア回路３６ｂに入力される。ノア回路３６ａ，３６ｂには、測定開始信号ＳＴがインバータ回路３５ｃにより反転されて測定開始信号バーＳＴとして入力される。
【００６４】
ノア回路３６ａは、測定開始信号バーＳＴがＬレベル、即ち測定開始信号ＳＴがＨレベルの場合に、アンド回路３４ａ，３４ｂから入力される信号を反転して出力する。一方、ノア回路３６ａは、測定開始信号バーＳＴがＨレベル、即ち測定開始信号ＳＴがＬレベルの場合に、常にＬレベルの信号を出力する。
【００６５】
同様に、ノア回路３６ｂは、測定開始信号バーＳＴがＬレベル、即ち測定開始信号ＳＴがＨレベルの場合に、アンド回路３４ｃ，３４ｄから入力される信号を反転して出力する。一方、ノア回路３６ｂは、測定開始信号バーＳＴがＨレベル、即ち測定開始信号ＳＴがＬレベルの場合に、常にＬレベルの信号を出力する。ノア回路３６ａから出力される信号は、フリップフロップ回路３７ａのクロック入力端子に入力され、ノア回路３６ｂから出力される信号は、フリップフロップ回路３７ｂのクロック入力端子に入力される。フリップフロップ回路３７ａ，３７ｂの入力端子Ｄはそれぞれプルアップされている。そして、フリップフロップ回路３７ａは、出力端子Ｑから制御信号ＥＮを出力し、反転出力端子ＸＱから測定信号バーＥＮを出力する。
【００６６】
フリップフロップ回路３７ａは、リセットされると出力端子ＱからＬレベルの制御信号ＥＮを出力し、反転出力端子ＸＱからＨレベルの信号バーＥＮを出力する。そして、フリップフロップ回路３７ａは、ノア回路３６ａから入力される信号の立ち上がり、即ち、測定開始信号ＳＴに基づいて選択された検出信号ＵＰ，ＤＮの立ち下がりに基づいて、出力端子ＱからＨレベルの制御信号ＥＮを出力し、反転出力端子ＸＱからＬレベルの信号バーＥＮを出力する。
【００６７】
即ち、フリップフロップ回路３７ａは、測定開始信号ＳＴにより選択された検出信号ＵＰ、ＤＮの立ち上がりに基づいて、制御信号ＥＮをＬレベルからＨレベルに変化させて出力する。その制御信号ＥＮは、前記ノア回路３６ａに入力される。従って、ノア回路３６ａは、制御信号ＥＮがＬレベルの間、即ち、測定開始前に入力される検出信号ＵＰ，ＤＮをフリップフロップ回路３７ａに出力し、測定開始後には検出信号ＵＰ，ＤＮを出力しない。
【００６８】
フリップフロップ回路３７ａの反転出力端子ＸＱから出力される信号バーＥＮは、前記ノア回路３６ｂに出力される。その信号バーＥＮは、測定開始信号ＳＴにより選択された検出信号ＵＰ，ＤＮの立ち下がりに基づいて、ＨレベルからＬレベルに変化されて出力される。従って、ノア回路３６ｂは、信号バーＥＮがＨレベルの間、即ち、測定開始前には終了エッジ信号ＥＥに基づいて選択されて入力される検出信号ＵＰ，ＤＮを出力せず、測定開始後に入力される検出信号ＵＰ，ＤＮをフリップフロップ回路３７ｂに出力する。
【００６９】
フリップフロップ回路３７ｂは、リセットされると出力端子ＱからＬレベルの信号を出力し、反転出力端子ＸＱからＨレベルの信号を出力する。そして、フリップフロップ回路３７ｂは、ノア回路３６ｂから入力される信号の立ち上がり、即ち、終了エッジ信号ＥＥにより選択された検出信号ＵＰ，ＤＮの立ち下がりに基づいて、出力端子ＱからＨレベルの信号を出力し、反転出力端子ＸＱからＬレベルの信号を出力する。
【００７０】
即ち、フリップフロップ回路３７ａは、終了エッジ信号ＥＥにより選択された検出信号ＵＰ，ＤＮの立ち下がりに基づいて、出力端子ＱからはＬレベルからＨレベルに変化する制御信号ＥＮを出力し、反転出力端子ＸＱからはＨレベルからＬレベルに変化する信号バーＥＮを出力する。
【００７１】
信号バーＥＮは、アンド回路３４ｅの一方の入力端子に入力される。そのアンド回路３４ｅの他方の入力端子には、リセット信号バーＲＳＴが入力される。リセット信号バーＲＳＴは、例えば、プロセッサ１２がコントロールレジスタ１６をアクセスすることにより生成される信号であって、通常はＨレベルとなっている。そして、プロセッサ１２からコントロールレジスタ１６がアクセスされると、所定時間の間Ｌレベルとなる。
【００７２】
アンド回路３４ｅは、そのリセット信号バーＲＳＴと、フリップフロップ回路３７ｂの反転出力端子ＸＱから出力される信号に基づいて所定期間だけＬレベルとなる信号をフリップフロップ回路３７ａのリセット端子に出力する。フリップフロップ回路３７ｂから出力される信号は、終了エッジに対応している。
【００７３】
従って、フリップフロップ回路３７ａは、終了エッジに対応してリセット入力端子に入力される信号に基づいてリセットし、制御信号ＥＮをＨレベルからＬレベルに変化させ、信号バーＥＮをＬレベルからＨレベルに変化させる。即ち、制御信号ＥＮは、開始エッジ信号ＳＥにより選択された検出信号ＵＰ，ＤＮに基づいてＨレベルとなり、終了エッジ信号ＥＥにより選択された検出信号ＵＰ，ＤＮに基づいてＬレベルとなる信号となる。
【００７４】
また、フリップフロップ回路３７ｂの出力端子Ｑから出力される信号は、フリップフロップ回路３７ｃの入力端子Ｄに入力され、フリップフロップ回路３７ｃの出力端子Ｑはフリップフロップ回路３７ｄの入力端子Ｄに接続されている。両フリップフロップ回路３７ｃ，３７ｄのクロック入力端子には基準クロック信号ＭＣＬＫが入力される。
【００７５】
フリップフロップ回路３７ｃは、基準クロック信号ＭＣＬＫの立ち上がりに基づいて、フリップフロップ回路３７ｂから入力される信号と同相の信号を転送信号ＬＤとして出力する。そのフリップフロップ回路３７ｂから入力される信号は、測定開始後に終了エッジ信号ＥＥにより選択された検出信号ＵＰ，ＤＮの立ち下がりに基づいてＬレベルからＨレベルに変化する。そのレベルの変化は、測定終了に対応している。従って、転送信号ＬＤは、基準クロック信号ＭＣＬＫに同期して測定終了後にＬレベルからＨレベルに変化する信号としてフリップフロップ回路３７ｄに出力される。
【００７６】
フリップフロップ回路３７ｄは、基準クロック信号ＭＣＬＫの立ち上がりに基づいて、フリップフロップ回路３７ｃから出力される信号、即ち、転送信号ＬＤとは逆相の信号を反転出力端子ＸＱから出力する。その信号は、アンド回路３４ｆの一方の入力端子に入力され、そのアンド回路３４ｆの他方の入力端子には前記リセット信号バーＲＳＴが入力される。そして、アンド回路３４ｆの出力端子はフリップフロップ回路３７ｂのリセット入力端子Ｒに接続されている。
【００７７】
従って、フリップフロップ回路３７ｂは、転送信号ＬＤがＨレベルになるとリセットし、出力端子Ｑから出力する信号をＨレベルからＬレベルに変化させる。そして、フリップフロップ回路３７ｃは、基準クロック信号ＭＣＬＫの立ち上がりに基づいて、フリップフロップ回路３７ｂから入力される信号と同相の信号、即ち、転送信号ＬＤをＨレベルからＬレベルに変化させる。
【００７８】
従って、図８に示すように、被測定信号である入力信号ＩＮのＨレベルのパルス幅を測定するように設定されている場合、検出信号２２は、開始エッジとして検出信号ＵＰを選択し、終了エッジとして検出信号ＤＮを選択する。そして、制御回路２２は、基準クロック信号ＭＣＬＫに同期して動作し、入力される検出信号ＵＰの立ち下がりから検出信号ＤＮの立ち下がりまでＨレベルとなる制御信号ＥＮを出力する。その後、制御回路２２は、基準クロック信号ＭＣＬＫに同期して所定の期間Ｈレベルとなる転送信号ＬＤを出力する。
【００７９】
次に、カウンタ回路２３の構成を説明する。尚、カウンタ回路２３〜ラッチ回路２７は、それらのビット数に対応して素子数が多くなるだけであるので、同様の回路構成となる。従って、説明を簡略化するために、４ビットのデータレジスタ１４が備えられ、そのデータレジスタ１４よりも２ビット追加されたカウンタ回路２３ａを用いた場合について説明する。そして、カウンタ回路２３ａは、カウント値の内の上位２ビットをレンジ切換回路２４ａへ出力する場合について説明する。
【００８０】
図９に示すように、６ビットのカウンタ回路２３ａには、そのビット数に対応した数、即ち、６個のフリップフロップ回路ＦＦ１〜ＦＦ６が設けられている。従って、前記２０ビットのカウンタ回路２３を構成する場合、そのビット数に対応して２０個のフリップフロップ回路が設けられる。
【００８１】
各フリップフロップ回路ＦＦ１〜ＦＦ６は、Ｔフリップフロップであって、各フリップフロップ回路ＦＦ１〜ＦＦ６のクロック入力端子にはそれぞれ基準クロック信号ＭＣＬＫが入力される。
【００８２】
フリップフロップ回路ＦＦ１〜ＦＦ６は、それぞれ出力端子Ｑが次段のフリップフロップ回路の入力端子Ｔに接続されている。そして、１段目のフリップフロップ回路ＦＦ１の入力端子Ｔには、制御信号ＥＮが入力されている。２段目以降のフリップフロップ回路ＦＦ２〜ＦＦ６の間には、アンド回路Ａ１〜Ａ４がそれぞれ挿入接続されている。各アンド回路Ａ１〜Ａ４の一方の入力端子はそれぞれフリップフロップ回路ＦＦ２〜ＦＦ５の出力端子Ｑに接続され、各アンド回路Ａ１〜Ａ４の他方の入力端子はそれぞれフリップフロップ回路ＦＦ２〜ＦＦ５の入力端子Ｔに接続されて基準クロック信号ＭＣＬＫに同期した同期型カウンタ回路を構成している。そして、各フリップフロップ回路ＦＦ１〜ＦＦ６の出力端子Ｑから、６ビットのカウント信号ＣＮＴ０〜ＣＮＴ５がそれぞれ出力される。
【００８３】
従って、図１０に示すように、カウンタ回路２３ａは、制御信号ＥＮがＨレベルの間基準クロック信号ＭＣＬＫの立ち上がりをカウントし、６ビットのカウント信号ＣＮＴ０〜ＣＮＴ５を出力する。
【００８４】
また、カウンタ回路２３ａの最終段のフリップフロップ回路ＦＦ６の入力端子Ｔと出力端子Ｑは、それぞれアンド回路Ａ５の入力端子に接続されている。アンド回路Ａ５の出力端子は、フリップフロップ回路ＦＦ７の入力端子Ｔに接続され、そのフリップフロップ回路ＦＦ７には基準クロック信号ＭＣＬＫが入力される。そして、フリップフロップ回路ＦＦ７は、アンド回路Ａ５を介して入力される信号、即ち、カウンタ回路２３ａのカウント値がオーバーフローした場合に、Ｈレベルのオーバーフロー信号ＯＶを出力する。そして、そのオーバーフロー信号ＯＶに基づいて、前記コントロールレジスタ１６のビット１６ｄが設定される。
【００８５】
次に、レンジ切換回路２４ａの構成について詳述する。
図１１に示すように、レンジ切換回路２４ａは、エンコーダ部４１とデコーダ部４２とから構成されている。レンジ切換回路２４ａには、追加されたビット数に対応した上位ビットのカウント信号が入力される。上記のカウンタ回路２３ａの場合、データレジスタ１４に対して２ビットが追加されている。従って、レンジ切換回路２４ａには、カウンタ回路２３ａから出力されるカウント信号ＣＮＴ０〜ＣＮＴ５のうち、上位２ビットのカウント信号ＣＮＴ４，ＣＮＴ５が入力される。
【００８６】
エンコーダ部４１及びデコーダ部４２には、それぞれ前記カウンタ回路２３ａから出力される上位２ビットのカウント信号ＣＮＴ４，ＣＮＴ５が入力される。エンコーダ部４１は、カウント信号ＣＮＴ４，ＣＮＴ５に基づいて、フラグレジスタ１５に測定レンジを格納するために設けられている。
【００８７】
エンコーダ部４１は、アンド回路４３とインバータ回路４４とから構成されている。アンド回路４３の一方の入力端子にはカウント信号ＣＮＴ４が入力され、アンド回路４３の他方の入力端子にはカウント信号ＣＮＴ５がインバータ回路４４により反転されて入力される。そして、アンド回路４３からフラグ信号ＦＬＧ０が出力され、エンコーダ部４１に入力されるカウント信号ＣＮＴ５がフラグ信号ＦＬＧ１として出力される。
【００８８】
従って、Ｌレベルのカウント信号ＣＮＴ４，ＣＮＴ５が入力された場合、エンコーダ部４１は、ともにＬレベルのフラグ信号ＦＬＧ０，ＦＬＧ１を出力する。また、Ｈレベルのカウント信号ＣＮＴ４とＬレベルのカウント信号ＣＮＴ５が入力された場合、エンコーダ部４１は、Ｈレベルのフラグ信号ＦＬＧ０とＬレベルのフラグ信号ＦＬＧ１を出力する。更に、Ｈレベルのカウント信号ＣＮＴ５が入力された場合、エンコーダ部４１は、カウント信号ＣＮＴ４に関わらず、Ｌレベルのフラグ信号ＦＬＧ０とＨレベルのフラグ信号ＦＬＧ１を出力する。
【００８９】
デコーダ部４２は、インバータ回路４５ａ，４５ｂとアンド回路４６ａ，４６ｂとから構成されている。カウント信号ＣＮＴ４は、インバータ回路４５ａにより反転されてアンド回路４６ａの一方の入力端子に入力されるとともに、アンド回路４６ｂの一方の入力端子に入力される。カウント信号ＣＮＴ５は、インバータ回路４５ｂにより反転されてアンド回路４６ａ，４７ｂの他方の入力端子に入力される。そして、アンド回路４６ａからシフト信号ＳＦＴ１が出力され、アンド回路４６ｂからシフト信号ＳＦＴ２が出力され、デコーダ部４２に入力されるカウント信号ＣＮＴ５がシフト信号ＳＦＴ３として出力される。
【００９０】
従って、Ｌレベルのカウント信号ＣＮＴ４，ＣＮＴ５が入力された場合、エンコーダ部４１は、シフト信号ＳＦＴ１のみをＨレベルにして出力する。また、Ｈレベルのカウント信号ＣＮＴ４とＬレベルのカウント信号ＣＮＴ５が入力された場合、エンコーダ部４１は、シフト信号ＳＦＴ２のみをＨレベルにして出力する。更に、Ｈレベルのカウント信号ＣＮＴ５が入力された場合、エンコーダ部４１は、カウント信号ＣＮＴ４に関わらず、シフト信号ＳＦＴ３のみをＨレベルにして出力する。
【００９１】
図１２に示すように、セレクタ回路２５ａには、カウンタ回路２３ａから出力されるカウント信号ＣＮＴ０〜ＣＮＴ５が入力される。また、セレクタ回路２５ａには、レンジ切換回路２４ａからシフト信号ＳＦＴ１〜ＳＦＴ３が入力される。
【００９２】
セレクタ回路２５ａには、データレジスタ１４のビット数に対応した数のセレクタ５１〜５４が設けられている。各セレクタ５１〜５４は、それぞれ同一の構成であって、アンド回路５５〜５７とオア回路５８とか構成され、アンド回路５５〜５７の出力端子は３入力素子であるオア回路５８の入力端子に接続されている。
【００９３】
各セレクタ５１〜５４を構成するアンド回路５５〜５７の一方の入力端子には、シフト信号ＳＦＴ１〜ＳＦＴ３がそれぞれ入力される。また、各セレクタ５１〜５４を構成するアンド回路５５〜５７の他方の入力端子には、カウント信号ＣＮＴ０〜ＣＮＴ５の内の３ビットずつが、下位ビットから順番に１ビットずつずらして入力されている。
【００９４】
即ち、セレクタ５１を構成するアンド回路５５〜５７にはカウント信号ＣＮＴ０〜ＣＮＴ２が入力され、セレクタ５２を構成するアンド回路５５〜５７にはカウント信号ＣＮＴ１〜ＣＮＴ３が入力される。そして、セレクタ５３を構成するアンド回路５５〜５７にはカウント信号ＣＮＴ２〜ＣＮＴ４が入力され、セレクタ５４を構成するアンド回路５５〜５７にはカウント信号ＣＮＴ３〜ＣＮＴ５が入力される。
【００９５】
従って、各セレクタ５１〜５４は、シフト信号ＳＦＴ１〜ＳＦＴ３に基づいて、入力されるカウント信号の内の１つを選択して出力する。そして、各セレクタ５１〜５４によって選択され出力される信号は、連続した４ビットのカウント信号が選択されて出力される。
【００９６】
即ち、各セレクタ５１〜５４は、シフト信号ＳＦＴ１に基づいて、カウント信号ＣＮＴ０〜ＣＮＴ３を出力する。また、各セレクタ５１〜５４は、シフト信号ＳＦＴ２に基づいて、カウント信号ＣＮＴ１〜ＣＮＴ４を出力する。更に、各セレクタ５１〜５４は、シフト信号ＳＦＴ３に基づいて、カウント信号ＣＮＴ２〜ＣＮＴ５を出力する。
【００９７】
従って、セレクタ回路２５ａは、シフト信号ＳＦＴ１〜ＳＦＴ３に基づいて、カウンタ回路２３ａから入力されるカウント信号ＣＮＴ０〜ＣＮＴ５を下位方向にシフトしてデータレジスタ１４のビット数分だけ出力する。そのシフト信号ＳＦＴ１〜ＳＦＴ３は、前記したように測定レンジに対応している。即ち、セレクタ回路２５ａは、測定レンジに対応した分だけカウンタ回路２３ａから出力される信号ＣＮＴ０〜ＣＮＴ５をシフトしてラッチ回路２７ａに出力する。
【００９８】
図１２に示すように、ラッチ回路２６ａには、レンジ切換回路２４ａから出力されるフラグ信号ＦＬＧ０，ＦＬＧ１が入力される。ラッチ回路２７ａには、セレクタ回路２５ａから出力される４ビットの信号が入力される。ラッチ回路２６ａ，２７ａには、それぞれ入力される新号数に対応した数のフリップフロップ回路が設けられている。即ち、ラッチ回路２６ａには、２個のフリップフロップ回路ＦＦ１１，ＦＦ１２が設けられ、ラッチ回路２７ａには、４個のフリップフロップ回路ＦＦ２１〜ＦＦ２４が設けられている。
【００９９】
各フリップフロップ回路ＦＦ１１，ＦＦ１２，ＦＦ２１〜ＦＦ２４は、Ｄフリップフロップ回路であって、フリップフロップ回路ＦＦ１１，ＦＦ１２の入力端子Ｄには、それぞれフラグ信号ＦＬＧ０，ＦＬＧ１が入力される。フリップフロップ回路ＦＦ２１〜ＦＦ２４の入力端子Ｄには、セレクタ回路２５ａから出力される４ビットの信号がそれぞれ入力される。また、各フリップフロップ回路ＦＦ１１，ＦＦ１２，ＦＦ２１〜ＦＦ２４のクロック入力端子には制御回路２２から出力される転送信号ＬＤが入力される。
【０１００】
ラッチ回路２６ａ，２７ａは、それぞれ転送信号ＬＤの立ち上がりに基づいて入力される信号をラッチするとともに同相の信号をフラグレジスタ１５、データレジスタ１４へ出力する。従って、データレジスタ１４に格納される測定データと、フラグレジスタ１５に格納される測定レンジは、それぞれ転送信号ＬＤに基づいて書き換えられる。
【０１０１】
次に、上記のように構成されたパルス幅測定回路１３の作用を図１３（ａ）〜図１３（ｃ）に従って説明する。
尚、ここでは、説明を簡略化するために、データレジスタ１４を３ビットとし、そのデータレジスタ１４のビット数に対応して２ビットが追加された５ビットのカウンタ回路２３を備えた場合について説明する。
【０１０２】
そして、コントロールレジスタ１６には、測定モードとして「Ｈレベルのパルス幅」、即ち、入力信号ＩＮの立ち上がりから立ち下がりまでのパルス幅の測定が設定されている場合について説明する。
【０１０３】
入力信号ＩＮは、先ずエッジ検出回路２１に入力される。エッジ検出回路２１は、入力信号ＩＮの立ち上がりに基づいた検出信号ＵＰと、入力信号ＩＮの立ち下がりに基づいた検出信号ＤＮとを生成する。そして、エッジ検出回路２１は、生成した両検出信号ＵＰ，ＤＮを制御回路２２に出力する。
【０１０４】
制御回路２２は、コントロールレジスタ１６に格納された測定モードに基づいて、検出信号ＵＰの立ち下がりから検出信号ＤＮの立ち下がりまでの間Ｈレベルとなる制御信号ＥＮを生成し、カウンタ回路２３に出力する。また、制御回路２２は、制御信号ＥＮを出力した後、所定期間Ｈレベルとなる転送信号ＬＤを生成し、ラッチ回路２６，２７に出力する。
【０１０５】
カウンタ回路２３は、制御信号ＥＮの立ち上がりに基づいて基準クロック信号ＭＣＬＫのカウントを開始し、制御信号ＥＮの立ち下がりに基づいてカウントを停止する。そして、カウンタ回路２３は、全ビットのカウント信号ＣＮＴをセレクタ回路２５に出力するとともに、データレジスタ１４のビット数に対して追加された分の上位ビットをカウント信号ＣＮＴａとしてレンジ切換回路２４に出力する。
【０１０６】
例えば、３ビットのデータレジスタ１４に対して２ビット追加された５ビットのカウンタ回路２３の場合、カウンタ回路２３は、５ビットのカウント信号ＣＮＴをセレクタ回路２４へ、上位２ビットのカウント信号ＣＮＴａをレンジ切換回路２４に出力する。
【０１０７】
レンジ切換回路２４は、上位２ビットのカウント信号ＣＮＴａに基づいて、シフト信号ＳＦＴを生成してセレクタ回路２５に出力する。また、レンジ切換回路２４は、入力されるカウント信号ＣＮＴａに基づいて、フラグ信号ＦＬＧを生成し、ラッチ回路２６に出力する。セレクタ回路２５は、そのシフト信号ＳＦＴに基づいて、カウンタ回路２３から入力されるカウント信号ＣＮＴをシフトさせ、データレジスタ１４のビット数にあわせたカウント信号ＣＮＴｂとして出力する。
【０１０８】
例えば、図３（ａ）に示すように、カウンタ回路２３のカウント値が上位ビットから順に「００１０１Ｂ」の場合、データレジスタ１４のビット数を越える分のビット「００Ｂ」には「１」が含まれない。従って、レンジ切換回路２４は、そのビット「００Ｂ」に対応したシフト信号ＳＦＴをセレクタ回路２５に出力する。セレクタ回路２５は、そのシフト信号ＳＦＴに基づいてカウント信号ＣＮＴをシフトせずに、「１０１Ｂ」の３ビットのカウント信号ＣＮＴｂをラッチ回路２７に出力する。
【０１０９】
また、レンジ切換回路２４は、カウント信号ＣＮＴａのビット「００Ｂ」に基づいて、「１」（＝２0 ）に対応したフラグ信号ＦＬＧを生成し、ラッチ回路２６に出力する。ラッチ回路２６，２７は、制御回路２２から入力される転送信号ＬＤにとづいて、入力されるフラグ信号ＦＬＧとカウント信号ＣＮＴｂをそれぞれラッチするとともに、ラッチした信号をラッチ回路２６はフラグレジスタ１５に測定レンジとして、ラッチ回路２７はデータレジスタ１４に測定データとして出力する。
【０１１０】
プロセッサ１２は、データレジスタ１４に格納された測定データ「１０１Ｂ」と、フラグレジスタ１５に格納された測定レンジ「１」を読み出し、測定データと測定レンジとを乗算（測定データ「５」×測定レンジ「１」＝５ｍｓ）して、入力信号ＩＮのパルス幅が検知される。
【０１１１】
例えば、図３（ｂ）に示すように、カウンタ回路２３のカウント値が上位ビットから順に「０１１００Ｂ」の場合、データレジスタ１４のビット数を越える分のビット「０１Ｂ」には「１」が含まれ、１ビット分超えている。従って、レンジ切換回路２４は、超えた１ビット分にに対応したシフト信号ＳＦＴをセレクタ回路２５に出力する。セレクタ回路２５は、そのシフト信号ＳＦＴに基づいてカウント信号ＣＮＴを１ビット下位方向にシフトさせ、「１１０Ｂ」の３ビットのカウント信号ＣＮＴｂをラッチ回路２７に出力する。
【０１１２】
また、レンジ切換回路２４は、カウント信号ＣＮＴａのビット「１０Ｂ」に基づいて、「２」（＝２1 ）に対応したフラグ信号ＦＬＧを生成し、ラッチ回路２６に出力する。ラッチ回路２６，２７は、制御回路２２から入力される転送信号ＬＤにとづいて、入力されるフラグ信号ＦＬＧとカウント信号ＣＮＴｂをそれぞれラッチするとともに、ラッチした信号をラッチ回路２６はフラグレジスタ１５に測定レンジとして、ラッチ回路２７はデータレジスタ１４に測定データとして出力する。
【０１１３】
プロセッサ１２は、データレジスタ１４に格納された測定データ「１１０Ｂ」と、フラグレジスタ１５に格納された測定レンジ「２」を読み出し、測定データと測定レンジとを乗算（測定データ「６」×測定レンジ「２」＝１２ｍｓ）して、入力信号ＩＮのパルス幅が検知される。
【０１１４】
例えば、図３（ｃ）に示すように、カウンタ回路２３のカウント値が上位ビットから順に「１０１００Ｂ」の場合、データレジスタ１４のビット数を越える分のビット「１０Ｂ」には「１」が含まれ、２ビット分超えている。従って、レンジ切換回路２４は、超えた２ビット分に対応したシフト信号ＳＦＴをセレクタ回路２５に出力する。セレクタ回路２５は、そのシフト信号ＳＦＴに基づいてカウント信号ＣＮＴを２ビット下位方向にシフトさせ、「１０１Ｂ」の３ビットのカウント信号ＣＮＴｂをラッチ回路２７に出力する。
【０１１５】
また、レンジ切換回路２４は、カウント信号ＣＮＴａのビット「１０Ｂ」に基づいて、「４」（＝２2 ）に対応したフラグ信号ＦＬＧを生成し、ラッチ回路２６に出力する。ラッチ回路２６，２７は、制御回路２２から入力される転送信号ＬＤにとづいて、入力されるフラグ信号ＦＬＧとカウント信号ＣＮＴｂをそれぞれラッチするとともに、ラッチした信号をラッチ回路２６はフラグレジスタ１５に測定レンジとして、ラッチ回路２７はデータレジスタ１４に測定データとして出力する。
【０１１６】
プロセッサ１２は、データレジスタ１４に格納された測定データ「１０１Ｂ」と、フラグレジスタ１５に格納された測定レンジ「４」を読み出し、測定データと測定レンジとを乗算（測定データ「５」×測定レンジ「４」＝２０ｍｓ）して、入力信号ＩＮのパルス幅が検知される。
【０１１７】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）カウンタ２３は、データレジスタ１４のビット数よりも複数ビット追加されたビット数に設定される。そして、入力信号ＩＮに基づいて制御回路２２によって起動されてから停止されるまで基準クロック信号ＭＣＬＫがカウンタ回路２３によってカウントされる。そのカウント値の内の追加された複数の上位ビットよりなるカウント信号ＣＮＴａに基づいて、レンジ切換回路２４によってフラグ信号ＦＬＧが生成され、測定レンジとして格納される。また、カウント信号ＣＮＴａに基づいて、シフト信号ＳＦＴが生成される。そのシフト信号ＳＦＴに基づいて、カウンタ回路２３の全ビットよりなるカウント信号が下位方向にシフトされたカウント信号ＣＮＴｂがデータレジスタ１４に測定データとして格納される。
【０１１８】
その結果、プロセッサ１２は、測定に先立って測定レンジの設定を行う必要がなく、測定を開始させることができる。そして、測定が終了すると、プロセッサ１２は、データレジスタ１４に格納された測定データと、フラグレジスタ１５に格納された測定レンジとを読み出し、読み出した測定データ及び測定レンジに基づいて、容易に入力信号ＩＮのパルス幅を検知することができる。
【０１１９】
（２）測定レンジは、測定データが格納されるデータレジスタ１４に対してカウンタ回路２３に追加されたビットに基づいて自動的に生成されるので、プロセッサ１２は、入力信号ＩＮのパルス幅を想定して測定レンジを設定する手間を省くことができる。
【０１２０】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
（１）上記実施の形態のデータレジスタ１４のビット数を適宜変更して実施してもよい。また、カウンタ回路２３のビット数、即ち、データレジスタ１４のビット数に対して追加するビット数を適宜変更して実施してもよい。その際、レンジ切換回路２４に出力する上位ビットのカウント信号ＣＮＴａのビット数、そのレンジ切換回路２４から出力されるシフト信号ＳＦＴのビット数等を変更したビット数に適合するように変更することは言うまでも無い。
【０１２１】
例えば、図１１に示すレンジ切換回路２４ａにおいて、データレジスタ１４のビット数に対してカウンタ回路２３のビット数が３ビット追加されている場合、図１４に示すように、エンコーダ部４１ａ及びデコーダ部４２ａには、その追加された上位３ビットのカウント信号ＣＮＴ４〜ＣＮＴ６が入力される。エンコーダ部４１ａは、インバータ回路６１ａ，６１ｂ、アンド回路６２ａ，６２ｂ、及び、オア回路６３ａ，６３ｂにより構成され、入力されるカウント信号ＣＮＴ４〜ＣＮＴ６に基づいて、フラグ信号ＦＬＧ０，ＦＬＧ１を生成し、出力する。デコーダ部４２ａは、インバータ回路４５ａ〜４５ｃ及びアンド回路４６ａ，４６ｂにより構成され、アンド回路４６ａからシフト信号ＳＦＴ１が、アンド回路４６ｂからシフト信号ＳＦＴ２が生成され、出力される。また、デコーダ部４２は、入力されるカウント信号ＣＮＴ５をシフト信号ＳＦＴ３として、カウント信号ＣＮＴ６をシフト信号ＳＦＴ４として出力する
（２）上記実施の形態では、フラグレジスタ１５とコントロールレジスタ１６を別々の構成としたが、フラグレジスタ１５とコントロールレジスタ１６を１つのレジスタとして構成する。フラグレジスタ１５は、データレジスタ１４に格納された測定データの測定レンジを格納するだけであるので、それほど多くのビット数を必要としない。従って、図６に示すコントロールレジスタ１６のうちの複数のビットをフラグレジスタ１５として割り当てることにより、レジスタの数を減らすことができパルス幅測定回路１３がマイコン１１に占める面積を減少させることができる。
【０１２２】
（３）上記実施の形態では、パルス幅測定回路１３を備えたマイコン１１に具体化したが、その他の半導体装置、例えば、ＤＳＰ等のプロセッサ装置に具体化して実施してもよい。また、パルス幅測定回路１３のみを１チップ化した構成として実施してもよい。
【０１２３】
【発明の効果】
以上詳述したように、請求項１、請求項２、請求項３、請求項４、請求項５、請求項６、請求項７に記載の発明によれば、被測定信号のパルス幅を正確に測定することの可能なパルス幅測定回路を提供することができる。
また、請求項８に記載の発明によれば、被測定信号のパルス幅を正確に測定することが可能なパルス幅測定方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図。
【図２】  パルス幅測定回路を備えたマイコンの概要を示すブロック図。
【図３】  一実施の形態のパルス幅測定回路のブロック図。
【図４】  エッジ検出回路を示す回路図。
【図５】  エッジ検出回路の動作を示す波形図。
【図６】  コントロールレジスタを示す説明図。
【図７】  制御回路を示す回路図。
【図８】  制御回路の動作を示す波形図。
【図９】  カウンタ回路を示す回路図。
【図１０】  カウンタ回路の動作を示す波形図。
【図１１】  レンジ切換回路を示す回路図。
【図１２】  セレクタ回路及びラッチ回路を示す回路図。
【図１３】  （ａ）〜（ｃ）はパルス幅測定回路の動作を示す説明図。
【図１４】  別のレンジ切換回路を示す回路図。
【図１５】  従来のパルス幅測定回路のブロック図。
【符号の説明】
１  カウンタ回路
２  データレジスタ
３  フラグレジスタ
ＩＮ  被測定信号としての入力信号
ＭＣＬＫ  基準クロック信号
ｍ  第１のビット数
ｎ  第２のビット数
【図１】
0003733385.tif 000002
【図２】
0003733385.tif 000003
【図３】
0003733385.tif 000004
【図４】
0003733385.tif 000005
【図５】
0003733385.tif 000006
【図６】
0003733385.tif 000007
【図７】
0003733385.tif 000008
【図８】
0003733385.tif 000009
【図９】
0003733385.tif 000010
【図１０】
0003733385.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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