(57)【特許請求の範囲】
【請求項１】
トランジスタで構成される入力側に流れる電流に対して、トランジスタで構成される出力側に所定比率の電流が流れる電流伝達回路において、
前記入力側及び出力側の少なくとも何れか一方が、直列に接続された複数のトランジスタで構成され、前記入力側及び出力側の総ての当該トランジスタは同一のゲート長、同一のゲート幅及び同一のスレッシュホールド電圧を有し、かつ総ての当該トランジスタのゲートが共通接続されることを特徴とする電流伝達回路。
【請求項２】
請求項１において、前記複数のトランジスタは前記所定比率に応じた数を有することを特徴とする電流伝達回路。
【請求項３】
請求項１又は２記載の電流伝達回路と、
当該電流伝達回路の出力側に流れる電流に応じた電圧を発生させる所定数のトランジスタで構成されるものであって、当該トランジスタを形成する少なくともゲートの長さを、前記電流伝達回路を構成する総ての前記トランジスタのゲートの長さと同一に形成された変換回路と、
を有することを特徴とする電流電圧変換回路。
【請求項４】
請求項３記載の変換回路を構成する総てのトランジスタは、同一のゲート幅を有することを特徴とする電流電圧変換回路。
【請求項５】
請求項３又は４記載の変換回路の総てのトランジスタのゲート幅と、前記電流伝達回路を構成するトランジスタのゲート幅とは同一であることを特徴とする電流電圧変換回路。
【請求項６】
請求項３又は４記載の変換回路の総てのトランジスタのゲート幅は、前記電流伝達回路を構成するトランジスタのゲート幅とは異なることを特徴とする電流電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器一般に使用される電子回路の一部を構成する電流伝達回路に関する。
近年、電子機器の小型化、小電力化に対応して使用される集積回路（ＩＣ：Integrated Circuit) のうち、特にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)プロセスで製造されるＩＣが普及している。そして、電子機器一般に使用される電子回路がトランジスタで構成されるもののうち、電流伝達回路又はカレントミラー回路と称される電流入力に対して特定の伝達関数によって決定される電流出力を得るものがある。集積回路は内部の構成素子特性の絶対精度が小さく、それに比べて素子特性の相対精度を高く製造できる特徴があり、カレントミラー回路等の電流伝達回路においてもこの範囲で回路形成面積の縮小化、回路の小電力化が要求されている。
【０００２】
【従来の技術】
図７に、従来の電流伝達回路の回路図を示す。図７は電流伝達回路１１の基本回路を示したもので、第１の電源系１２に、例えばＮチャンネル型ＭＯＳＦＥＴのトランジスタＭ１のドレインが接続されて、ソースが第２の電源系のグランド（ＧＮＤ）に接続され、ゲートが自己のドレインに接続される。このトランジスタＭ１は、ゲート幅Ｗ1 とゲート長Ｌ1 の比（Ｗ1 ／Ｌ1 ）で特定される。
【０００３】
一方、Ｎチャンネル型ＭＯＳＦＥＴのトランジスタＭ２のドレインが第３の電源系１３に接続され、ソースがＧＮＤに接続される。また、ゲートはトランジスタＭ１のゲートに接続される。このトランジスタＭ２はゲート幅Ｗ1 とゲート長ｎＬ1 の比（Ｗ1 ／ｎＬ1 ）で特定される。
【０００４】
そして、上記電流伝達回路１１において、入力側のトランジスタＭ１にドレイン電流Ｉ1 を流したときに、出力側のトランジスタＭ２のドレインに電圧を印加して流れる電流Ｉ2 が出力電流となる。
ここで、図８に、図７のトランジスタの集積回路における形成平面図を示す。図８（Ａ）はトランジスタＭ１を示しており、図９（Ｂ）はトランジスタＭ２を示している。図８（Ａ），（Ｂ）にトランジスタＭ１，Ｍ２はウエハ上にドレイン（Ｄ）領域と、ゲート（Ｇ）領域と、ソース（Ｓ）領域とが平面上で所定間隔により形成されたもので、トランジスタＭ１のゲート長をＬ1 、ゲート幅をＷ1 とし、トランジスタＭ２のゲート長をＬ2 （＝ｎＬ1 ）、ゲート幅をＷ2 （例えばＷ1 ＝Ｗ2 ）として形成される。この場合のトランジスタＭ１，Ｍ２のゲート長及びゲート幅で電流伝達の比率が変化する。
【０００５】
すなわち、上記電流伝達回路の電流伝達比率Ｒ１は
0003828200.tif 000002
で表わされる。従って、各ゲート幅、ゲート長を示すと、
Ｒ１＝（Ｗ1 ／ｎＬ1 ）・（Ｌ1 ／Ｗ1 ）＝１／ｎ
となる。例えば、Ｉ1 ：Ｉ2 ＝１：２とする場合にはゲート幅を同一としてトランジスタＭ２のゲート長を（１／２）Ｌ1 とする。
【０００６】
ところで、トランジスタＭ１，Ｍ２を形成する場合には回路形成面積を小さくする要請があってゲート長は製造能力の最小値付近の例えば１μｍ以下で形成される。
次に、図９に、従来の電流伝達回路を用いて電流電圧変換回路の回路図を示す。図９に示す電流変換回路２１は、電流伝達回路２２と電圧変換回路２３とより構成される。電流伝達回路２２は、Ｐチャンネル型ＭＯＳＦＥＴのトランジスタＭ３のソース（Ｓ）が第１の電源系２４に接続され、ドレイン（Ｄ）が電流源２５を介して第２の電源系ＧＮＤに接地される。また、Ｐチャンネル型ＭＯＳＦＥＴのトランジスタＭ４のソース（Ｓ）が第１の電源系２４に接続され、ドレイン（Ｄ）が電流源２６を介して第２の電源系ＧＮＤに接地される。そして、各トランジスタＭ３，Ｍ４のゲート（Ｇ）同士が接続されると共にトランジスタＭ３のドレイン（Ｄ）に接続される。
【０００７】
一方、電圧変換回路２３は、Ｐチャンネル型ＭＯＳＦＥＴのトランジスタＭ５のソース（Ｓ）が第１の電源系２４に接続され、ドレイン（Ｄ）が電流源２７を介して第２の電源系ＧＮＤに接地される。そして、トランジスタＭ５のゲートがトランジスタＭ４のドレイン（Ｄ）に接続される。また、トランジスタＭ５のドレイン（Ｄ）より出力電圧Ｖ0 を得るものである。
【０００８】
この場合、トランジスタＭ３，Ｍ４はゲート幅Ｗ1 及びゲート長ｎＬ1 を同一とし、トランジスタＭ５のゲート幅Ｗ1 及びゲート長Ｌ1 とするもので、電流源２５，２６に流れる電流Ｉ3 ，Ｉ4 は同一（Ｉ3 ＝Ｉ4 ）としている。そこで、電流源２５，２６よりトランジスタＭ３，Ｍ４に入力する電流Ｉ3 （Ｉ4 ）を任意に微小変化させるとトランジスタＭ４のドレイン電圧が変化し、この変化がトランジスタＭ５のゲートに印加されると、該トランジスタＭ５のドレイン（Ｄ）より電圧振幅Ｖ0 が得られるものである。
【０００９】
なお、各接続点の電圧がほぼ電源の電位に近づき、電圧の振幅が取れなくなることを避けるために、各電流経路に流れる電流値の比率を等しくする必要がある。すなわち、
0003828200.tif 000003
の関係が成り立つように各トランジスタＭ３〜Ｍ５のゲート幅、ゲート長さを設定する必要がある。
【００１０】
ここで、図１０に、図９の電圧変換の原理説明図を示す。図１０（Ａ）は一般的にＭＯＳＦＥＴのトランジスタＭ０を用いた増幅回路を示したもので、トランジスタＭ０のドレインに抵抗Ｒが接続されてゲートに入力電圧Ｖinが入力されたときに流れるドレイン電流ＩD は、ＩD ＝ｇm Ｖin（ｇm はトランジスタＭ０のコンダクタンス）で表わされ、ドレイン電流ＩD が抵抗Ｒで電圧として取り出される。このときの出力電圧Ｖout がＶout ＝ＩD ・Ｒ＝ｇm ・Ｖim・Ｒであることから、増幅率はＶout ／Ｖin＝ｇm ・Ｒで表わされる。ＩＣ内では素子形成面積が大きくなるため抵抗を余り大きくできない。よって、図１０（Ａ）の回路では、増幅率を大きくできない。
【００１１】
そこで、図１０（Ｂ）に示すように、抵抗に代えて電流源２８を設けてその内部抵抗Ｒdsで上述と同様に出力電圧Ｖout が得られて、増幅率をＶout ／Ｖin＝ｇm ・Ｒdsとして得られる。トランジスタによる電流源を用いることは、内部抵抗Ｒdsを比較的大きな値に構成できるため、増幅率を大きくすることができる。
【００１２】
従って、図９について説明すると、電流源２５，２６を微小に変化されることでトランジスタＭ５のゲート電圧ＶGSが変化し、これによってトランジスタＭ５のドレイン電流と電流源２７の内部抵抗により増幅率を大きく取り、出力電圧Ｖ0 の変化として増幅を行うものである。
【００１３】
【発明が解決しようとする課題】
しかし、上述の電流伝達回路１１及び電流電圧変換回路２１では、上述のＭＯＳＦＥＴのトランジスタＭ１〜Ｍ５においてはゲート長が変化するとショートチャネル効果によりスレッシュホールド電圧（閾値電圧）が変化して上記（１），（２）が成立しなくなる。すなわち、ウエハ上にパターンを形成するときの焼き付け過程で機械的精度によりゲート長やゲート幅にばらつきを生じるものである。今、ゲート長に着目してこのずれ分をΔとすると、電流伝達比率が図７の電流伝達回路１１では、
0003828200.tif 000004
となる。また、図９の電流電圧変換回路２１では、
0003828200.tif 000005
となる。
【００１４】
従って、パターン形成時のゲート長のずれで所望の電流伝達比を得ることが極めて困難であるという問題がある。
また、パターン形成時のゲート長のずれの影響を小さくするにはゲート長を長くし、又はゲート長を同一にしてゲート幅を変化させて電流伝達比を得ればよいが、ゲート長を長くし、又はゲート幅を大きくすることはゲート領域の面積拡大を伴い、回路形成面積の縮小化を図ることができないという問題がある。
【００１５】
そこで、本発明は上記課題に鑑みなされたもので、容易に所望の電流伝達比が得られ、回路形成の面積の縮小化を図り、また電流値設定の自由度を増すことにより回路の小電力化を図る電流伝達回路及び電流電圧変換回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１では、トランジスタで構成される入力側に流れる電流に対して、トランジスタで構成される出力側に所定比率の電流が流れる電流伝達回路において、前記入力側及び出力側の少なくとも何れか一方が、直列に接続された複数のトランジスタで構成され、前記入力側及び出力側の総ての当該トランジスタは同一のゲート長、同一のゲート幅及び同一のスレッシュホールド電圧を有し、かつ総ての当該トランジスタのゲートが共通接続される電流伝達回路が構成される。
【００１７】
請求項２では、請求項１において、前記トランジスタは前記所定比率に応じた数を有する。
【００１９】
請求項３では、請求項１又は２記載の電流伝達回路と、当該電流伝達回路の出力側に流れる電流に応じた電圧を発生させる所定数のトランジスタで構成されるものであって、当該トランジスタを形成する少なくともゲートの長さを、前記電流伝達回路を構成する総ての前記トランジスタのゲートの長さと同一に形成された変換回路と、を有して電流電圧変換回路が構成される。
【００２０】
請求項４では、請求項３記載の変換回路を構成する総てのトランジスタは、同一のゲート幅を有する。
請求項５では、請求項３又は４記載の変換回路の総てのトランジスタのゲート幅と、前記電流伝達回路を構成するトランジスタのゲート幅とは同一である。
【００２１】
請求項６では、請求項３又は４記載の変換回路の総てのトランジスタのゲート幅は、前記電流伝達回路を構成するトランジスタのゲート幅とは異なる。
上述のように請求項１又は２の発明では、各トランジスタで構成される入力側及び出力側の少なくとも一方のトランジスタの個数が所定比率で設定され、入力側及び出力側の総てのトランジスタのゲート長を同一にさせる。これにより、トランジスタ形成時のゲート長のばらつきの電流伝達比率への影響が回避されて容易に正確な電流伝達比が得られ、これによるゲート面積最小形成が可能となって回路形成面積の縮小化が行え、また電流値設定の自由度が増すことにより回路の小電力化を図ることが可能となる。
【００２３】
請求項３又は４の発明では、電流伝達回路の出力側の電流に応じた電圧を発生させる変換回路が設けられ、該変換回路を構成する総てのトランジスタのゲート長を同一にし、かつ電流伝達回路を構成する総てのトランジスタのゲート長と同一にさせる。これにより、電流伝達比に応じたトランジスタの面積や流す電流値設定の自由度が向上され、これによる電流源の電流を減小させたり、回路面積の縮小化が図られて回路の小型化、小電力化を図ることが可能となる。
【００２４】
請求項５又は６の発明では、変換回路を構成する総てのトランジスタのゲート幅は、電流伝達回路を構成するトランジスタのゲート幅とは同一又は異なる。これにより、電流伝達回路や変換回路に流す電流値設定の自由度が向上され、ひいては回路形成面積の縮小化、回路の小電力化を図ることが可能となる。
【００２５】
【発明の実施の形態】
図１に、本発明の第１実施例の回路構成図を示す。図１（Ａ）は電流伝達回路３１の回路図、図１（Ｂ）は図１（Ａ）の電流伝達回路３１の等価回路の回路図である。
【００２６】
図１（Ａ）に示す電流伝達回路３１は、入力側３２と出力側３３とで構成される。入力側３２は、Ｎチャンネル型ＭＯＳＦＥＴのトランジスタＭ１１のドレイン（Ｄ）が第１の電源系（ＶDD）３４に接続されて、ソース（Ｓ１）が第２の電源系としてのグランドＧＮＤに接地される。このトランジスタＭ１１のゲート（Ｇ）は自己のドレイン（Ｄ）に接続される。
【００２７】
一方、出力側３３は、Ｎチャンネル型ＭＯＳＦＥＴのトランジスタＭ１２のドレイン（Ｄ）は第３の電源系３５に接続され、ソース（Ｓ）はＮチャンネル型のトランジスタＭ１３のドレイン（Ｄ）に接続される。トランジスタＭ１３のソース（Ｓ）はＧＮＤに接地される。トランジスタＭ１２，Ｍ１３の各ゲート（Ｇ）は共通に接続されると共に、トランジスタＭ１１のゲート（Ｇ）に接続される。
【００２８】
この場合、トランジスタＭ１１〜Ｍ１３を形成する各ゲート（Ｇ）はゲート幅Ｗ1 及びゲート長Ｌ1 で形成される（図８（Ａ）参照、以下同様）。
このとき、出力側３３は、図１（Ｂ）に示すように、ゲート幅Ｗ1 、ゲート長２Ｌ1 の一つのトランジスタとして等価的に表わすことができる。
【００２９】
そこで、上記電流伝達回路３１の電流伝達比率Ｒ２は、上述の（１）式に当てはめると、
0003828200.tif 000006
となる。
【００３０】
ところで、上述のようにＩＣ化する場合、ウエハ上にＭＯＳＦＥＴの形成にあたってゲート長が１μｍ程度、ゲート幅を数μｍで形成するときに、製造精度がゲート長を正確にするように調節されるのが一般的であり、ゲート長の製造偏差に比べてゲート幅の個々の製造偏差は極めて小さく、無視できる程度のものである。
【００３１】
従って、上述のようにゲート長を総てのトランジスタＭ１１〜Ｍ１３で同一とすることは、電流伝達比率を設定する場合にゲート長の製造偏差が相殺され、等価的にゲート長を変化させることと同様で所望の電流伝達比率を正確に得ることができる。このことは、構成されるトランジスタの面積や流す電流値の設定にあたって自由度を向上させることができるものである。
【００３２】
ここで、図２に、図１の原理説明図を示す。図２（Ａ）は単一のＭＯＳＦＥＴの動作説明のためのもので、図２（Ｂ）はＭＯＳＦＥＴを直列接続した場合の特性を説明するためのものである。図２（Ａ）のＭＯＳＦＥＴのトランジスタＭＦ０のドレイン電流ＩD は、非飽和領域（ＶGS−Ｖth＞ＶDS：Ｖthはスレッシュホールド電圧）と飽和領域（ＶGS−Ｖth≦ＶDS）とで異なる。すなわち、非飽和領域では、
ＩD ＝β0 （Ｗ／Ｌ）｛（ＶGS−Ｖth）ＶDS−（１／２）ＶDS2 ｝…（６）
となり、飽和領域では、
ＩD ＝(1/2) β0 （Ｗ／Ｌ）（ＶGS−Ｖth）2 （１＋λＶDS）    …（７）
となる。
【００３３】
ここで、Ｗはゲート幅、Ｌはゲート長、β0 ＝μ（ε0X／ｔ0X）であり、μはキャリアの移動度、ε0Xはゲート酸化膜の誘電率、ｔ0Xはゲート酸化膜厚、λはチャネル長変調効果係数である。
通常は、（１＋λＶDS）≒１と近似できるため、飽和領域では、
ＩD ＝（１／２）β0 （Ｗ／Ｌ）（ＶGS−Ｖth）2               …（８）
とみなすことができる。
【００３４】
上述のようなＭＯＳＦＥＴのトランジスタを図２（Ｂ）に示すように、ｎ個直列に接続した場合、一般的な動作電圧範囲で（ＶGS−Ｖth）≦ＶDSに設定しようとしたときにはトランジスタＭＦ１のみが飽和領域で、他のトランジスタＭＦ２〜ＭＦｎは非飽和領域で各々動作する。
【００３５】
いま、ｊ番目のトランジスタＭＦｊ（２≦ｊ≦ｎ）において、（６）式よりドレイン電流ＩDjは、
0003828200.tif 000007
となる。従って、全ドレイン電流ＩD は、
【００３６】
【数１】
0003828200.tif 000008
【００３７】
となる。よって、
(n-1)ID =(1/2)β0 (W/L) ｛2(ＶGS-Vth)V2-V22 ｝              …（11）
となる。
また、ＭＦ１は、（７）式より、
ＩD =(1/2)β0 (W/L)(ＶGS-V2-Ｖth)2(1＋λＶDS）=(1/2)β0 (W/L) ｛（ＶGS-Vth)2-2(VGS-Vth) V2＋V22 ｝（1+λＶDS) …（12)
となり、この（12) 式に（11) 式を代入すると、
ＩD =(1/2)β0 (W/L）｛（ＶGS-Vth)2-(n-1)ＩD ｝（1+λＶDS) …（13)
となる。そこで、（1+λＶDS) ≒１と近似できることから、ドレイン電流ＩD は
ＩD =(1/2)β0 (W/nL)(VGS−Ｖth）2                         …（14）
となる。
【００３８】
すなわち、（１４）式から、図２（Ｂ）のトランジスタＭＦ１〜ＭＦｎが全体でゲート長ｎＬ、ゲート幅Ｗの飽和領域で動作する１個のトランジスタとみなせることができるもので、図１（Ａ）を図１（Ｂ）とみなすことができるものである。
【００３９】
そこで、図１（Ｂ）を用いて電流伝達の動作を説明する。ここでは出力側のトランジスタ（Ｍ１２，Ｍ１３）のゲート幅をＷ2 （＝Ｗ1 ）、ゲート長をＬ2 （＝２Ｌ1 ）として説明する。いま、トランジスタＭ１１〜Ｍ１３はエンハンスメント型のＭＯＳＦＥＴ（スレッシュホールド電圧Ｖth＞０）を使用するものとして、トランジスタＭ１１のドレイン（Ｄ）に入力電圧ＩD1を流すとトランジスタＭ１２のドレイン（Ｄ）に出力電流ＩD2が流れるものである。トランジスタＭ１１についてはＶDS＝ＶGSであるから飽和領域で動作している。トランジスタＭ１２についても電流源としての動作を行うために飽和領域ＶDS≧ＶGS−Ｖthとして設計されているものとし、飽和領域で動作するものとする。
【００４０】
従って、上記（７）式より、トランジスタＭ１１のドレイン電流ＩD1は、
ＩD1=(1/2)β1 (W1/L1)(ＶGS-Vth1)2(1+λ1 ＶDS1)          …（15）
となり、トランジスタＭ１２のドレイン電流ＩD2は、
ＩD2=(1/2)β2 (W2/L2)(ＶGS-Vth2)2(1+λ2 ＶDS2)          …（16）
となる。上述のように、（１＋λＶDS）は１に近似的となることから、（15），（16）式におけるＶGSは、
0003828200.tif 000009
となる。
【００４１】
よって、図１（Ａ）に示すように構成する総てのトランジスタＭ１１〜Ｍ１３のゲート長が等しいことから、製造プロセスにおいて製造される（17）式のβ1 とβ2 及びＶth1 とＶth2 は等しくなることから、（17）式は、
２ＩD1（Ｌ1 ／Ｗ1 ）＝２ＩD2（Ｌ2 ／Ｗ2 ）
となり、従って、
0003828200.tif 000010
となるものである。因みに、従前のトランジスタのゲート長の違いでスレッシュホールド電圧Ｖthにずれを生じると（17）式より（18）式が得られず、電流伝達の比率が異なってくるものである。
【００４２】
ここで、図３に、図１のトランジスタの形成面積を検証するための説明図を示す。図３（Ａ）はゲート長を同一としてゲート幅で伝達比率を設定する従前の回路例であり、図３（Ｂ）は図１（Ｂ）に相当する本発明の回路例を示したものである。なお、図３（Ａ），（Ｂ）は電流伝達回路が実際的に適用される１入力多（ｎ個）出力の場合を用いたもので（出力側の電源系は、第２の電源系ＧＮＤの他に、第３の電源系３５から第３３＋ｎの電源系３３＋ｎ（ｎ≧３）が使用される）、スレッシュホールド電圧の変動を回避するために図３（Ａ）では総てのトランジスタＭＦＴ１〜ＭＦＴｎのゲート長をＬに等しくして出力側のみのゲート幅をＷ2 （入力側はＷ1 ）で等しくし、図３（Ｂ）は総てのトランジスタＭＦＴ０１〜ＭＦＴ０ｎのゲート幅をＷに等しくして出力側のみのゲート長をＬ2 （入力側はＬ1 ）で等しくしたものである。
【００４３】
従って、図３（Ａ）の回路における総てのトランジスタＭＦＴ１〜ＭＦＴｎの総面積Ｓ1 は、
Ｓ1 ＝Ｗ1 ・Ｌ＋ｎ・Ｗ2 ・Ｌ＝Ｌ（Ｗ1 ＋ｎＷ2 ）      …（19)
となり、図３（Ｂ）の回路における総てのトランジスタＭＦＴ１〜ＭＦＴｎの総面積Ｓ2 は、
Ｓ2 ＝Ｗ・Ｌ1 ＋ｎ・Ｗ・Ｌ2 ＝Ｗ（Ｌ1 ＋ｎ・Ｌ2 ）    …（20)
となる。
【００４４】
そこで、製造プロセスで最小に形成できる最小ゲート幅をＷとし、最小ゲート長をＬとして、Ｉ2 ／Ｉ1 ＝ｍの場合を考える。
図３（Ａ）の場合に、最小の回路面積（ゲート面積）を得るには、Ｗ1 ＝Ｗ、Ｗ2 ＝ｍＷでなければならず、このときのゲート総面積Ｓ1 は、
Ｓ1 ＝ＬＷ（１＋ｎ・ｍ）                        …（21)
となる。また、図３（Ｂ）の場合に、最小の回路面積（ゲート面積）を得るにはＬ1 ＝ｍＬ，Ｌ2 ＝Ｌでなければならず、このときのゲート総面積Ｓ2 は、
Ｓ2 ＝ＬＷ（ｍ＋ｎ）                            …（22)
となる。
【００４５】
従って、図３（Ｂ）の回路面積が図３（Ａ）より小となるには、（Ｓ1 ／Ｓ2 ）＞１になればよい。すなわち、
（Ｓ1 ／Ｓ2 ）＝（１＋ｍ・ｎ）／（ｍ＋ｎ）＞１            …(23)
となるには、（23) 式を（１／ｎ）＋（ｍ／ｎ）（ｎ−１）＞１とし、このときにｍ≧ｎ≧２を満足すればよい。
【００４６】
ところで、図３（Ａ）は電流伝達比はゲート長（Ｌ）が一定のときにゲート幅（Ｗ2 ）で設定した単一のトランジスタＭＦＴ２（ＭＦＴ３〜ＭＦＴｎは各出力列で単一で構成）の出力側を構成したもので、従前の方法により多出力としたものに相当する。一方、図３（Ｂ）は図１（Ｂ）の方法により多出力として示したもので、実際には図１（Ａ）を多出力としたものの等価回路である。換言すれば、図３（Ａ），（Ｂ）の入力側を単一のトランジスタで構成した場合において、図３（Ａ）は全段共に単一のトランジスタ構成であり、図３（Ｂ）は入力段においては複数のトランジスタ構成である。
【００４７】
従って、上述のように所定条件下で図３（Ａ）より図３（Ｂ）のゲート面積の方を小とすることができ、回路の小型化を図ることができるものである。なお、トランジスタを直列接続した場合、中間に介在されるドレイン（Ｄ）及びソース（Ｓ）はゲート間を微小間隔とすることで省略できるもので、全体の面積は単一の等価ゲート長を有するトランジスタのゲート面積の総和に略等しくなるものである。
【００４８】
次に、図４に、第１実施例の他の実施例の回路構成図を示す。図４（Ａ）に示す電流伝達回路３１は、回路構成が図１（Ａ）と同様であるが、出力側３３を構成するトランジスタＭ１２，Ｍ１３のゲート幅Ｗ2 を、入力側３２を構成するトランジスタＭ１１のゲート幅Ｗ1 と異ならせて形成したものである。なお、総てのトランジスタＭ１１〜Ｍ１３のゲート長Ｌ1 は同一である。
【００４９】
図４（Ａ）に示す電流伝達回路３１における電流伝達比率Ｒ３は、上述のように各トランジスタＭ１１〜Ｍ１３のゲート幅Ｗ1 ，Ｗ2 が正確に形成されているものとみなすことができることから、（５）式より以下の式で表わされる。
0003828200.tif 000011
ここで、一例として、入力側３２と出力側３３を流れるドレイン電流の比をｍＩD ：（ＩD ／ｎ）（ｎは出力側の直列接続のトランジスタの個数）としたとき、入力側３２のトランジスタ（Ｍ１１）のゲート幅をｍＷ、ゲート長をＬとしたときに、出力側（３３）のトランジスタの等価的（複数のトランジスタを単一のトランジスタとみなしたとき）なゲート幅がＷ、ゲート長がｎＬとなって、ゲート総面積Ｓ02は、Ｓ02＝（ｍ＋ｎ）ＷＬとなる。
【００５０】
一方、図７に示す従前の回路によって、ゲート長を同一にした場合の動作を考えると、上記電流比（ここではｍｎＩD ：ＩD ＝ｍＩD ：（ＩD ／ｎ）とおく）の場合における入力側のトランジスタのゲートをｍｎＷ、ゲート長をＬとしたときに、出力側のトランジスタのゲート幅がＷ、ゲート長がＬとなって、ゲート面積Ｓ01は、Ｓ01＝（ｍｎ＋１）ＷＬとなる。
【００５１】
従って、（Ｓ01／Ｓ02）＞１となるようにｍ，ｎを設定することで図４（Ａ）における回路のゲート形成面積を図７の従前の回路より縮小させることができる。すなわち、ｎ≧２であることから、ｍ＞１とすることで本発明の方のゲート形成面積Ｓ02を小とすることができるものである。
【００５２】
なお、図４（Ａ）に示す電流伝達回路３１（図１も同様）では、入力側３２を単一のトランジスタＭ１１で構成し、出力側３３を複数のトランジスタＭ１２，Ｍ１３で構成した場合を示したが、入力側３２を複数のトランジスタで構成し、出力側３３を単一のトランジスタで構成しても、これらのゲート長を同一に形成することで同一の効果を得ることができるものである。
【００５３】
続いて、図４（Ｂ）に示す電流伝達回路３１は、入力側３２が第１の電源系３４と第２の電源系ＧＮＤ間で複数のトランジスタ（Ｎチャンネル型ＭＯＳＦＥＴ）Ｍ２１，Ｍ２２が直列に接続されて、各トランジスタＭ２１，Ｍ２２のゲート（Ｇ）がトランジスタＭ２１のドレイン（Ｄ）に接続されたもので、共にゲート幅がＷ1 、ゲート長Ｌ1 が同一に形成されるものである。
【００５４】
また、出力側３３では、第３の電源系３５と第２の電源系ＧＮＤ間で、複数のトランジスタ（Ｎチャンネル型ＭＯＳＦＥＴ）Ｍ２３〜Ｍ２５が直列に接続された段と、複数のトランジスタ（Ｎチャンネル型ＭＯＳＦＥＴ）Ｍ２６〜Ｍ２８が直列に接続された段とで構成される。また、各トランジスタＭ２３〜Ｍ２８のゲート（Ｇ）は、入力側３２のトランジスタＭ２１，Ｍ２２のゲート（Ｇ）に接続されたものである。この場合、出力側３３を構成する各トランジスタＭ２３〜Ｍ２８のゲート幅Ｗ2 及びゲート長Ｌ1 が同一に形成されたものである。
【００５５】
従って、電流伝達回路３１を構成する総てのトランジスタＭ２１〜Ｍ２８のゲート長Ｌ1 は同一であるが、ゲート幅は入力側３２及び出力側３３の各側で同一であり、入力側３２に対して出力側３３で異ならせて形成したものである。
この図４（Ｂ）に示す電流伝達回路３１の電流伝達比率Ｒ４は、（５）式より、
Ｒ４＝（２・Ｗ2 ／３・Ｌ1 ）・（２・Ｌ1 ／Ｗ1 ）＝４・Ｗ2 ／（３・Ｗ1 ）となる。
【００５６】
以上のように、入力側３２と出力側３３の一方又は両方を複数のトランジスタで構成して総てのトランジスタの少なくともゲート長を同一に形成することで、トランジスタの面積や出力側３３に流す電流伝達比率に応じた電流値を設定する際の自由度を向上させることができ、これにより、電流源を用いる場合には電流値を最小必要限に減小させることができると共に、ＩＣ上の回路における回路面積を削減することができ、ＩＣ全体の小型化、小電力化を図ることができるものである。
【００５７】
なお、上記第１実施例では、Ｎチャンネル型ＭＯＳＦＥＴのトランジスタを用いた場合を示したが、Ｐチャンネル型ＭＯＳＦＥＴのトランジスタを用いた電流極性が逆の回路構成も含まれるものである。
次に、図５に、本発明の第２実施例の回路構成図を示す。図５は電流電圧変換回路４１を示したもので、電流伝達回路４２と変換回路４３とで構成される。電流伝達回路４２は入力側４４と出力側４５とで構成され、入力側４４では第１の電源系（ＶDD）４６と第２の電源系ＧＮＤ間で２つのＰチャンネル型ＭＯＳＦＥＴのトランジスタＭ３１，Ｍ３２及び電流源４７が直列に接続される。
【００５８】
すなわち、トランジスタＭ３１のソース（Ｓ）がＶDD４６に接続され、ドレイン（Ｄ）がトランジスタＭ３２のソース（Ｓ）に接続される。また、トランジスタＭ３２のドレイン（Ｄ）が電流源（Ｉ1 ）４７に接続される。そして、トランジスタＭ３１，Ｍ３２の各ゲート（Ｇ）はトランジスタＭ３２のドレイン（Ｄ）に接続される。
【００５９】
また、電流伝達回路４２の出力側４５では、第１の電源系（ＶDD）４６と第２の電源系ＧＮＤ間で２つのＰチャンネル型ＭＯＳＦＥＴのトランジスタＭ３３，Ｍ３４及び電流源４８が直列に接続される。すなわち、トランジスタＭ３３のソース（Ｓ）がＶDD４６に接続され、ドレイン（Ｄ）がトランジスタＭ３４のソース（Ｓ）に接続される。また、トランジスタＭ３４のドレイン（Ｄ）が電流源（Ｉ2 ）４８に接続される。そして、トランジスタＭ３３，Ｍ３４の各ゲート（Ｇ）がトランジスタＭ３１，Ｍ３２のゲート（Ｇ）に接続される。
【００６０】
さらに、変換回路４３は、第１の電源系（ＶDD）４６と、第２の電源系ＧＮＤ間に、１つのＰチャンネル型ＭＯＳＦＥＴのトランジスタＭ３５と電流源４９とが直列に接続されるもので、トランジスタＭ３５のソース（Ｓ）がＶDD４６に接続され、ドレイン（Ｄ）が電流源（Ｉ3 ）４９に接続される。また、トランジスタＭ３５のゲート（Ｄ）は電流伝達回路４２の出力側４５におけるトランジスタＭ３４のドレイン（Ｄ）に接続される。なお、トランジスタＭ３５のドレイン（Ｄ）より電圧Ｖ0 が取り出される。
【００６１】
そして、この電流電圧変換回路４１を構成する総てのトランジスタＭ３１〜Ｍ３５は、ゲート幅Ｗ1 及びゲート長Ｌ1 が同一に形成されたものである。
そこで、上記電流電圧変換回路４１において、各電流源４７〜４９に流れる電流値Ｉ1 〜Ｉ3 の比率を例えばＩ1 ：Ｉ2 ：Ｉ3 ＝１：１：２としたときに、電流伝達回路４２の入力側４４から電圧変換回路４３への電流伝達の比率Ｒ５は、
0003828200.tif 000012
とすることができるものである。
【００６２】
ここで、上記電流電圧変換回路４１は、電流伝達回路４２の入力側に電流Ｉ1 が流れたときに、出力側にも電流Ｉ2 （＝Ｉ1 ）が流れ、このときのトランジスタＭ３４のドレイン（Ｄ）の電圧の変化を電圧変換回路４３のトランジスタＭ３５のゲート（Ｇ）で受けて電流Ｉ3 が流れるもので、増幅された電圧振幅Ｖ0 を該トランジスタＭ３５のドレイン（Ｄ）より取り出すものである。
【００６３】
次に、図６に、第２実施例の他の実施例の回路構成図を示す。図６（Ａ）に示す電流電圧変換回路４１は、変換回路４３のトランジスタＭ３５のゲート幅をＷ2 としたもので、他の構成は図５と同様である。すなわち、この電流電圧変換回路４１を構成する総てのトランジスタＭ３１〜Ｍ３５のゲート長Ｌ1 は同一であるが、トランジスタＭ３５のゲート幅Ｗ2 のみを他のトランジスタＭ３１〜Ｍ３４のゲート幅Ｗ1 と異ならせて形成させたものである。
【００６４】
上述のようにトランジスタのゲート幅の製造偏差は極めて小さく実際の回路動作では無視できることから、総てのトランジスタＭ３１〜Ｍ３５のゲート長Ｌ1 を同一に形成して電流伝達比率に応じてトランジスタＭ３５のゲート幅Ｗ2 を任意に異ならせることができるものである。
【００６５】
このことから、図６（Ａ）に示す電流電圧変換回路４１の電流伝達比率Ｒ６は、
0003828200.tif 000013
とすることができるものである。
【００６６】
また、図６（Ｂ）に示す電流電圧変換回路４１は、変換回路４３を、３つのＰチャンネル型ＭＯＳＦＥＴのトランジスタＭ３６〜Ｍ３８を直列に接続したもので、他の回路的構成は図６と同様である。すなわち、第１の電源系（ＶDD）４６にトランジスタＭ３６のソース（Ｓ）が接続され、ドレイン（Ｄ）がトランジスタＭ３７のソース（Ｓ）に接続される。また、トランジスタＭ３７のドレイン（Ｄ）がトランジスタＭ３８のソース（Ｓ）に接続され、該トランジスタＭ３８のドレイン（Ｄ）が電流源４９に接続される。そして、各トランジスタＭ３６〜Ｍ３８のゲート（Ｇ）がトランジスタＭ３４のドレイン（Ｄ）に接続されたものである。
【００６７】
この場合、この電流電圧変換回路４１を構成する総てのトランジスタＭ３１〜Ｍ３４，Ｍ３６〜Ｍ３８のゲート長Ｌ1 は同一であり、トランジスタＭ３６〜Ｍ３８のゲート幅Ｗ2 は総て同一であって、他のトランジスタＭ３１〜Ｍ３４のゲート幅Ｗ1 と異なって形成されたものである。
【００６８】
このときの電流伝達比率Ｒ７は、
0003828200.tif 000014
で表わされるものである。
【００６９】
このように、電流伝達回路４２及び変換回路４３を構成する総てのトランジスタのゲート長を同一に形成することで、第１実施例と同様にトランジスタの形成面積や流す電流値の設定の際の自由度を向上させることができ、これによる電流源の電流値の減小、ＩＣ上の回路面積の削減が図られ、ひいてはＩＣ全体の小型化、小電力化を図ることができるものである。
【００７０】
なお、上記第２実施例ではＰチャンネル型ＭＯＳＦＥＴのトランジスタを用いた場合を示したが、回路中の電流源との接続を反対にしたＮチャンネル型ＭＯＳＦＥＴのトランジスタによる構成も含まれるものである。
【００７１】
【発明の効果】
以上のように請求項１又は２の発明によれば、各トランジスタで構成される入力側及び出力側の少なくとも一方のトランジスタの個数が所定比率で設定され、入力側及び出力側の総てのトランジスタのゲート長を同一にさせることにより、トランジスタ形成時のゲート長のばらつきの電流伝達比率への影響が回避されて容易に正確な電流伝達比を得ることができ、ゲート面積最小形成が可能となって回路形成面積の縮小化が行え、また電流値設定の自由度が増すことにより回路の小電力化を図ることができる。
【００７３】
請求項３又は４の発明によれば、電流伝達回路の出力側の電流に応じた電圧を発生させる変換回路が設けられ、該変換回路を構成する総てのトランジスタのゲート長を同一にし、かつ電流伝達回路を構成する総てのトランジスタのゲート長と同一に形成させることにより、電流伝達比に応じたトランジスタの面積や流す電流値設定の自由度が向上され、電流源の電流の減小、回路面積の縮小化が図られて回路の小型化、小電力化を図ることができる。
【００７４】
請求項５又は６の発明によれば、変換回路を構成する総てのトランジスタのゲート幅は、電流伝達回路を構成するトランジスタのゲート幅とは同一又は異なることにより、電流伝達回路や変換回路に流す電流値設定の自由度が向上され、ひいては回路形成面積の縮小化、回路の小電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路構成図である。
【図２】図１の原理説明の回路図である。
【図３】図１のトランジスタの形成面積を検証するための説明図である。
【図４】第１実施例の他の実施例の回路構成図である。
【図５】本発明の第２実施例の回路図である
【図６】第２実施例の他の実施例の回路構成図である。
【図７】従来の電流伝達回路の回路図である。
【図８】図７のトランジスタの集積回路における形成平面図である。
【図９】従来の電流伝達回路を用いた電流電圧変換回路の回路図である。
【図１０】図９の電圧変換の原理説明図である。
【符号の説明】
３１  電流伝達回路
３２，４４  入力側
３３，４５  出力側
３３＋ｎ（ｎ≧３）  第３３＋ｎの電源系
３４，４６  第１の電源系
３５  第３の電源系
４１  電流電圧変換回路
４２  電流伝達回路
４３  変換回路
４７〜４９  電流源
【図１】
0003828200.tif 000015
【図２】
0003828200.tif 000016
【図３】
0003828200.tif 000017
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003828200.tif 000022
【図９】
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【図１０】
0003828200.tif 000024