(57)【特許請求の範囲】
【請求項１】
記録パルスにしたがって、データを、記録媒体に記録するデータ記録装置であって、
始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスを生成するマルチパルス生成手段と、
前記記録パルスの前端を定める第１の信号を生成する第１の信号生成手段と、
前記記録パルスの終端を定める第２の信号を生成する第２の信号生成手段と、
前記第１の信号生成手段により生成された前記第１の信号と、前記第２の信号生成手段により生成された前記第２の信号の論理積を演算することにより第３の信号を生成する第３の信号生成手段と、
前記マルチパルス生成手段により生成された前記マルチパルスと、前記第３の信号生成手段により生成された前記第３の信号の論理積を演算することにより、前記記録パルスを生成する記録パルス生成手段と
を備えることを特徴とするデータ記録装置。
【請求項２】
前記バーストパルスは、内蔵されたマイコンから供給されるクロック信号である
ことを特徴とする請求項１に記載のデータ記録装置。
【請求項３】
記録すべきデータ信号と、前記記録すべきデータ信号を１クロック遅延させて反転された信号との論理積を演算して、前記始端パルスを生成する始端パルス生成手段と、
前記記録すべきデータ信号と、前記記録すべきデータ信号を１クロック進ませて反転された信号との論理積を演算して、前記終端パルスを生成する終端パルス生成手段と
をさらに備えることを特徴とする請求項１に記載のデータ記録装置。
【請求項４】
前記第１の信号の発生時間を遅延させる第１の遅延手段と、
前記第２の信号の発生時間を遅延させる第２の遅延手段とをさらに備え、
前記第３の信号生成手段は、前記第１の遅延手段により発生時間が遅延された前記第１の信号と、前記第２の遅延手段により発生時間が遅延された前記第２の信号との論理積を演算することにより第３の信号を生成する
ことを特徴とする請求項３に記載のデータ記録装置。
【請求項５】
少なくとも、前記始端パルス生成手段、終端パルス生成手段、第１および第２の遅延手段、並びに記録パルス生成手段が１チップ化されている
ことを特徴とする請求項４に記載のデータ記録装置。
【請求項６】
前記第１の信号の発生時間を遅延させる第１の遅延手段
をさらに備え、
前記第１の遅延手段により発生時間が遅延された前記第１の信号に基づいて、前記記録パルスにおける前記始端パルスの開始エッジ位置の発生時間は、遅延される
ことを特徴とする請求項１に記載のデータ記録装置。
【請求項７】
前記第２の信号の発生時間を遅延させる第２の遅延手段
をさらに備え、
前記第２の遅延手段により発生時間が遅延された前記第２の信号に基づいて、前記記録パルスにおける前記終端パルスの終了エッジ位置の発生時間は、遅延される
ことを特徴とする請求項１に記載のデータ記録装置。
【請求項８】
前記記録パルスにしたがって、前記記録媒体にマークとスペースを形成することにより、前記データを記録する記録手段をさらに備え、
前記第１または第２の遅延手段は、前記記録媒体と前記記録手段との間の相対時間、または記録すべきデータに基づいて前記第１または第２の信号を遅延させる
ことを特徴とする請求項６または７に記載のデータ記録装置。
【請求項９】
前記第１または第２の遅延手段は、インバータから構成される
ことを特徴とする請求項６または７に記載のデータ記録装置。
【請求項１０】
所定の遅延時間に必要な前記インバータの段数を測定するための測定手段をさらに備える
ことを特徴とする請求項９に記載のデータ記録装置。
【請求項１１】
記録パルスにしたがって、データを、記録媒体に記録するデータ記録装置のデータ記録方法であって、
始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスを生成するマルチパルス生成ステップと、
前記記録パルスの前端を定める第１の信号を生成する第１の信号生成ステップと、
前記記録パルスの終端を定める第２の信号を生成する第２の信号生成ステップと、
前記第１の信号生成ステップの処理により生成された前記第１の信号と、前記第２の信号生成ステップの処理により生成された前記第２の信号の論理積を演算することにより第３の信号を生成する第３の信号生成ステップと、
前記マルチパルス生成ステップの処理により生成された前記マルチパルスと、前記第３の信号生成ステップの処理により生成された前記第３の信号の論理積を演算することにより、前記記録パルスを生成する記録パルス生成ステップと
を含むことを特徴とするデータ記録方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ記録装置およびデータ記録方法に関し、特に、例えば、相変化ディスクなどの記録媒体にマークとスペースを形成することによって、データを記録する場合に用いて好適なデータ記録装置およびデータ記録方法に関する。
【０００２】
【従来の技術】
次世代の高密度記録媒体として、相変化ディスクが注目されている。相変化ディスクへの情報の記録は、図１４に示すように、所定の融点以上（例えば、６００度程度）に加熱して急冷するとアモルファス状態となり、また、融点以下（例えば、４００度程度）に加熱して徐々に冷却すると再結晶化する記録膜の性質（相変化）を利用して行われ、情報の再生は、アモルファスと結晶とで異なる光の反射率を利用して行われる。ここで、アモルファスまたは結晶部分それぞれは、通常、マークまたはスペースと呼ばれ、従って、相変化ディスクへの情報の記録は、そこに情報に対応するマークとスペースが形成されることによって行われるということができる。
【０００３】
ところで、例えば、ミニディスク（商標）などに代表される光磁気ディスクに対しては、磁界変調方式によってダイレクトオーバライトが可能であるが、高速な記録、再生が困難となる。一方、光変調方式によれば、高速な記録、再生を行うことが可能であるが、ダイレクトオーバライトを実現するには、特殊な記録膜を用いる必要がある。
【０００４】
これに対して、相変化ディスクでは、図１５に示すように、レーザ光を、中パワー（消去レベル）と高パワー（記録（書き込み）レベル）とに切り換えながらマークとスペースを形成することで、既に記録されているデータの消去と、新たなデータの記録とを同時に行うダイレクトオーバライトを、容易に実現することができる。なお、データの再生は、記録膜が相変化を起こさない程度の低パワー（再生レベル）のレーザ光を照射することによって行われる。即ち、アモルファスであるマークの反射率は低く、結晶であるスペースの反射率は高いので、レーザ光を照射することによって得られる反射光の光量に基づいて、データの再生が行われる。
【０００５】
相変化ディスクには、上述したように、容易にダイレクトオーバライトを行うことができる他、光磁気ディスクと比較して、（１）ピックアップ（光ピックアップ）の構造が簡単、（２）再生信号が大きく、Ｃ／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動作温度が高いため、隣接トラックのマークどうしが影響を及ぼしあいにくく、トラックの高密度化が可能、（４）データの再生を反射率の違いだけでなく、反射光の位相差を利用して行うことにより、微小なマークの信号強度を大きくすることができる、などの高密度化しやすい利点がある。
【０００６】
なお、相変化ディスクへのデータの記録は、純粋な熱記録であり、従って、高密度記録を実現するためには、データの記録、消去を行うときの熱の管理が最も重要となる。
【０００７】
相変化ディスクに対するデータの記録方式としては、様々な長さのマークおよびスペースを形成することにより、その両方の長さに対して情報を割り当てるマークエッジ記録方式がある。このマークエッジ記録方式によれば、比較的長いマークを形成するために、記録レベルのレーザ光が長時間照射される場合があるが、この場合、記録膜の蓄熱効果により、マークの後半部分ほど、ディスク半径方向の幅が太くなった、涙型のマークが形成される。このような涙型のマークを再生すると、その終端部分のエッジが、理想的な位置からずれるため、エラーレートが増加する。
【０００８】
そこで、マークの後半部分において、半径方向の幅が広がらないように、レーザ光を発するレーザダイオードなどの発光手段を、マルチパルスで駆動することにより、マークの後半部分で照射光量を弱くする記録方式Ａがある。
【０００９】
この記録方式Ａによれば、図１６（Ａ）に示すように、１クロック（データレート）に対応するパルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎは整数）は、次式で示される信号Ａによってレーザダイオードを駆動することにより形成される（以下、適宜、レーザダイオードなどの発光手段を駆動するための信号を記録パルスという）。
【００１０】
0003748089.tif 000002
但し、Ｍは、長さＴのＨレベルを意味し、Ｓは、長さＴのＬレベルを意味する（ＭをＬレベルに対応させ、ＳをＨレベルに対応させても良い）。
【００１１】
従って、データ（図１６（Ｂ））が、例えば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）から、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨレベル（記録レベル）と０．５ＴのＬレベル（消去レベル））によって、レーザダイオードが駆動される（図１６（Ｃ））。また、データ（図１６（Ｂ））が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによって、レーザダイオードが駆動される（図１６（Ｃ））。さらに、データ（図１６（Ｂ））が、例えば、５Ｍである場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ）の記録パルスＡによって、レーザダイオードが駆動される（図１６（Ｃ））。
【００１２】
なお、記録方式Ａにおいて（後述する記録方式Ｂについても同様）、データのｎＳの部分についての記録パルスＡは、そのままｎＳとされる。
【００１３】
しかしながら、記録方式Ａでは、マークの後半部分で照射光量が弱くなるため、その終端部分のエッジが熱的に不安定になり、特に、記録時の線速度が高速である場合には、その位置の変動が顕著になる課題があった。
【００１４】
そこで、例えば、「相変化ディスク用高速記録レート・高密度記録方式の検討」、古宮  他、テレビジョン学会技術報告、ITE Technical Report Vol.17,No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１という）や、特開平６−２９５４４０号公報（以下、文献２という）、特開平７−１２９９５９号公報（以下、文献３という）などには、マークの終端部分に、ある程度の光量を照射する記録方式Ｂが開示されている。
【００１５】
この記録方式Ｂによれば、長さがｎＴのマークが、次式で示される記録パルスＢによってレーザダイオードを駆動することにより形成される。
【００１６】
0003748089.tif 000003
【００１７】
従って、データ（図１６（Ｂ））が、例えば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）から、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５Ｓの記録パルスＢによって、レーザダイオードが駆動される（図１６（Ｄ））。また、データ（図１６（Ｂ））が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルスＢによって、レーザダイオードが駆動される（図１６（Ｄ））。さらに、データ（図１６（Ｂ））が、例えば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによって、レーザダイオードが駆動される（図１６（Ｄ））。
【００１８】
しかしながら、記録方式Ｂによる場合においても、例えば、２Ｔや３Ｔなどの短いマークやスペースが形成される部分、特に、短いスペースを挟むマークどうしの間では、熱干渉が生じ、そのエッジの位置が、理想的な位置からずれ、これにより、エラーレートが増加する課題があった。
【００１９】
そこで、上述の文献１および３などでは、短いマークおよびスペースに対応するデータを検出し、そのようなデータに対応する記録パルスについては、その始端部分のエッジと、終端部分のエッジの位置を変化させることにより、熱干渉などに起因するエッジの位置ずれを補償して記録を行う方法（記録補償方法）が開示されている。
【００２０】
図１７は、そのような記録補償を行う、従来の記録補償回路の一例の構成を示している。
【００２１】
始端パルスジェネレータ１０１、ゲートジェネレータ１０２、終端パルスジェネレータ１０３、およびマーク／スペース長検出器１０４には、記録すべき情報を変調した変調データ（図１６（Ｂ））が供給されるようになされている。
【００２２】
ここで、変調データは、例えば、（１，７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Return to Zero Inverted）とを組み合わせて、情報を変調することにより得られるものであり、従って、変調データには、孤立した反転は存在しない。また、その最小反転幅または最大反転幅は、それぞれ２または８である（従って、この場合、式（２）におけるｎは、２乃至８の範囲の値となる）。
【００２３】
始端パルスジェネレータ１０１では、変調データの立ち上がりエッジから０．５Ｔだけ遅れた位置から立ち上がる、パルス幅が１Ｔの始端パルス（式（２）における右辺の第１項１．０Ｍに対応するパルス）が生成され、ディレイライン１０８を介して、ＯＲゲート１１０に供給される。
【００２４】
また、ゲートジェネレータ１０２では、変調データから、式（２）におけるｎに対応するパルス幅のゲート信号が生成され、ＡＮＤゲート１０９の一方の入力端子に供給される。ＡＮＤゲート１０９の他方の入力端子にはクロック（図１６（Ａ））が供給されており、ＡＮＤゲート１０９では、クロックとゲート信号との論理積が演算される。これにより、ＡＮＤゲート１０９においては、バーストパルス（式（２）における右辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後の０．５Ｍを除いたものに対応するパルス）が生成され、ＯＲゲート１１０に供給される。
【００２５】
さらに、終端パルスジェネレータ１０３では、変調データの立ち下がりエッジの位置で立ち下がる、パルス幅が１Ｔの終端パルス（式（２）における右辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の０．５Ｍと、第３項０．５Ｍとをあわせたものに対応するパルス）が生成され、ディレイライン１０７を介して、ＯＲゲート１１０に供給される。
【００２６】
ＯＲゲート１１０では、始端パルス、バーストパルス、および終端パルスの論理和が演算され、これにより、式（２）で与えられる記録パルスＢ（図１６（Ｄ））が生成されて出力される。
【００２７】
一方、マーク／スペース長検出器１０４では、変調データから、例えば、２Ｔや３Ｔなどの短いマークおよびスペースに対応するものが検出され、その検出結果が、セレクタ１０５および１０６に供給される。セレクタ１０５または１０６では、マーク／スペース長検出器１０４からの検出結果に基づいて、始端パルスまたは終端パルスを遅延する遅延量が決定され、ディレイライン１０８または１０９にそれぞれ供給される。
【００２８】
ディレイライン１０８または１０９それぞれでは、始端パルスまたは終端パルスが、セレクタ１０５または１０６から供給される遅延量だけ遅延されて出力される。
【００２９】
以上のようにして、短いマークおよびスペースに対応するデータに対応する記録パルスについては、その始端部分のエッジと、終端部分のエッジの位置が変化され、これにより、熱干渉などに起因するエッジの位置ずれの記録補償が行われる。
【００３０】
【発明が解決しようとする課題】
ところで、光ディスクや光磁気ディスクなどには、ＣＡＶ（Constant Angular Verlocity）方式で、データが記録される。ＣＡＶ方式では、角速度（ディスクの回転速度）が一定であるため、データレートが一定であれば、線密度は、ディスクの内周側では高く、また、外周側では低くなり、その結果、全体としての記録容量は小さくなる。
【００３１】
これに対して、ＣＬＶ（Constant Linear Verlocity）方式でデータを記録する場合においては、線速度が一定であるため、データレートが一定であれば、線密度も一定となり、その結果、全体としての記録容量を大きくすることができる。しかしながら、ＣＬＶ方式では、ディスクを回転駆動するスピンドルモータの回転数を、その最内周から最外周に亘って連続的に変化させる必要があり、制御系が複雑になる。
【００３２】
そこで、一定の角速度で回転駆動すれば良い、即ち、制御が簡単であるというＣＡＶ方式の利点と、記録容量を大きくすることができるというＣＬＶ方式の利点との両方を兼ね備えた方式として、ＭＣＡＶ（Modified CAV）（ＭＺ−ＣＡＶ（Multi-Zone-CAV））方式がある。
【００３３】
ＭＣＡＶ方式では、ＣＡＶ方式と同様に、一定の角速度で回転駆動が行われるが、ディスクが、その最内周から最外周に亘って、幾つか（例えば、５０程度など）のゾーンに分割されており、外周側のゾーンほど、データレートを高くして記録が行われる。データレートは、各ゾーンの最内周における線密度が一定になるように制御され、これにより、ＣＬＶ方式と同様に、記録容量を大きくすることができるようになされている。
【００３４】
相変化ディスクによって高密度記録を実現する場合、記録補償の観点からすると、一定の記録補償で対応することのできる、線速度が一定のＣＬＶ方式を採用するのが好ましい。即ち、相変化ディスクへのデータの記録は、純粋な熱記録であるから、線速度が一定であれば、一定の記録補償を施せば済む。
【００３５】
しかしながら、ＣＬＶ方式では、トラバース（トラックジャンプ）した場合に、ディスクの回転速度を、トラバース前の位置に適した値から、トラバース後における位置に適した値に変化させる必要があり、それまでデータの再生を開始することができない。このため、ビデオテープなどのテープ状の記録媒体と比較した場合に、ディスクの重要な特徴であるランダムアクセスの速度が遅いという欠点がある。
【００３６】
そこで、このような欠点により、相変化ディスクの用途が限定されるのを防止するため、記録容量が大で、高速なランダムアクセスが可能なＭＣＡＶ方式を採用する方法がある。
【００３７】
しかしながら、ＭＣＡＶ方式では、最内周から最外周に亘って線速度が変化するため、一定の記録補償で対応することが困難であった。
【００３８】
本発明は、このような状況に鑑みてなされたものであり、線速度に対応した記録補償を容易に施すことができるようにするものである。
【００３９】
【課題を解決するための手段】
請求項１に記載のデータ記録装置は、始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスを生成するマルチパルス生成手段と、記録パルスの前端を定める第１の信号を生成する第１の信号生成手段と、記録パルスの終端を定める第２の信号を生成する第２の信号生成手段と、第１の信号生成手段により生成された第１の信号と、第２の信号生成手段により生成された第２の信号の論理積を演算することにより第３の信号を生成する第３の信号生成手段と、マルチパルス生成手段により生成されたマルチパルスと、第３の信号生成手段により生成された第３の信号の論理積を演算することにより、記録パルスを生成する記録パルス生成手段とを備えることを特徴とする。
【００４０】
請求項１２に記載のデータ記録方法は、始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスを生成するマルチパルス生成ステップと、記録パルスの前端を定める第１の信号を生成する第１の信号生成ステップと、記録パルスの終端を定める第２の信号を生成する第２の信号生成ステップと、第１の信号生成ステップの処理により生成された第１の信号と、第２の信号生成ステップの処理により生成された第２の信号の論理積を演算することにより第３の信号を生成する第３の信号生成ステップと、マルチパルス生成ステップの処理により生成されたマルチパルスと、第３の信号生成ステップの処理により生成された第３の信号の論理積を演算することにより、記録パルスを生成する記録パルス生成ステップとを含むことを特徴とする。
【００４３】
請求項１に記載のデータ記録装置においては、始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスが生成され、記録パルスの前端を定める第１の信号が生成され、記録パルスの終端を定める第２の信号が生成される。そして、生成された第１の信号と、生成された第２の信号の論理積を演算することにより第３の信号が生成され、生成されたマルチパルスと、生成された第３の信号の論理積を演算することにより、記録パルスが生成される。
【００４４】
請求項１２に記載のデータ記録方法においては、始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスが生成され、記録パルスの前端を定める第１の信号が生成され、記録パルスの終端を定める第２の信号が生成される。そして、生成された第１の信号と、生成された第２の信号の論理積を演算することにより第３の信号が生成され、生成されたマルチパルスと、生成された第３の信号の論理積を演算することにより、記録パルスが生成される。
【００４７】
【発明の実施の形態】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００４８】
即ち、請求項１に記載のデータ記録装置は、記録パルスにしたがって、データを、記録媒体に記録するデータ記録装置であって、始端パルス、バーストパルス、および終端パルスの３つの論理和からなるマルチパルスを生成するマルチパルス生成手段（例えば、図７のＯＲゲート５８）と、記録パルスの前端を定める第１の信号を生成する第１の信号生成手段（例えば、図７のＤＦＦ５２）と、記録パルスの終端を定める第２の信号を生成する第２の信号生成手段（例えば、図７のＤＦＦ５３）と、第１の信号生成手段により生成された第１の信号と、第２の信号生成手段により生成された第２の信号の論理積を演算することにより第３の信号を生成する第３の信号生成手段（例えば、図７のＡＮＤゲート６１）と、マルチパルス生成手段により生成されたマルチパルスと、第３の信号生成手段により生成された第３の信号の論理積を演算することにより、記録パルスを生成する記録パルス生成手段（例えば、図７のＡＮＤゲート６２）とを備えることを特徴とする。
【００４９】
請求項３に記載のデータ記録装置は、記録すべきデータ信号と、記録すべきデータ信号を１クロック遅延させて反転された信号との論理積を演算して、始端パルスを生成する始端パルス生成手段（例えば、図７のＡＮＤゲート５６）と、記録すべきデータ信号と、記録すべきデータ信号を１クロック進ませて反転された信号との論理積を演算して、終端パルスを生成する終端パルス生成手段（例えば、図７のＡＮＤゲート５７）とをさらに備えることを特徴とする。
【００５０】
請求項４に記載のデータ記録装置は、第１の信号の発生時間を遅延させる第１の遅延手段（例えば、図７のプログラマブルディレイライン１８）と、第２の信号の発生時間を遅延させる第２の遅延手段（例えば、図７のプログラマブルディレイライン１７）とをさらに備え、第３の信号生成手段は、第１の遅延手段により発生時間が遅延された第１の信号と、第２の遅延手段により発生時間が遅延された第２の信号との論理積を演算することにより第３の信号を生成することを特徴とする。
【００５１】
請求項６に記載のデータ記録装置は、第１の信号の発生時間を遅延させる第１の遅延手段（例えば、図７のプログラマブルディレイライン１８）をさらに備え、第１の遅延手段により発生時間が遅延された第１の信号に基づいて、記録パルスにおける始端パルスの開始エッジ位置の発生時間は、遅延されることを特徴とする。
【００５２】
請求項７に記載のデータ記録装置は、第２の信号の発生時間を遅延させる第２の遅延手段（例えば、図７のプログラマブルディレイライン１７）をさらに備え、第２の遅延手段により発生時間が遅延された第２の信号に基づいて、記録パルスにおける終端パルスの終了エッジ位置の発生時間は、遅延されることを特徴とする。
【００５３】
請求項８に記載のデータ記録装置は、記録パルスにしたがって、記録媒体にマークとスペースを形成することにより、データを記録する記録手段（例えば、図１のピックアップ３）をさらに備え、第１または第２の遅延手段は、記録媒体と記録手段との間の相対時間、または記録すべきデータに基づいて第１または第２の信号を遅延させることを特徴とする。
【００５４】
請求項１０に記載のデータ記録装置は、所定の遅延時間に必要なインバータの段数を測定するための測定手段（例えば、図１０のＤＦＦ８１、単位遅延素子８２、ＯＲゲート８３、セレクタ８４，８６、ＮＯＲゲート８７、およびＲＳＦＦ（ＲＳフリップフロップ）８８など）をさらに備えることを特徴とする。
【００５５】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００５６】
図１は、本発明を適用したディスクドライブの一実施例の構成を示している。
【００５７】
ディスク１は、例えば、前述したような相変化ディスクで、スピンドルモータ２によって回転駆動される。スピンドルモータ２は、スピンドルサーボ系を構成しており、ディスク１を、一定の回転速度（回転数）で回転駆動する。
【００５８】
データの記録時においては、その記録すべきデータを、例えば、前述したように、（１，７）ＲＬＬとＮＲＺＩとを組み合わせた変調方式により変調した変調データが記録回路４に供給される。記録回路４では、その変調データに対応する記録パルスであって、記録補償を施したものが生成され、ピックアップ３に供給される。ピックアップ３は、その内蔵するレーザダイオードなどの発光手段を、記録パルスにしたがって駆動する。これにより、ディスク１に対しては、記録パルスにしたがい、図１５で説明したようなパワーのレーザ光が照射され、記録回路４に入力されたデータに対応するマークとスペースとが形成されることで、例えば、マークエッジ記録方式によりデータが記録される。
【００５９】
一方、データの再生時においては、ピックアップ３において、ディスク１に対して、再生レベルのレーザ光が照射され、その反射光が受光される。さらに、ピックアップ３では、受光された反射光が光電変換され、その結果得られるＲＦ（Radio Frequency）信号が再生回路５に供給される。再生回路５では、ＲＦ信号に所定の処理が施され、変調データが再生されて出力される。この変調データは、図示せぬ復調回路において復調され、元のデータとされる。
【００６０】
なお、本実施例においては、ディスク１は、例えば、その最内周から最外周に亘って、幾つか（例えば、５０程度など）のゾーンに分割されており、外周側のゾーンほど、データレートを高くして記録が行われる。データレートは、各ゾーンの最内周における線密度が一定になるように制御されるようになされており、従って、ここでは、ディスク１に対して、ＭＣＡＶ方式により、データの記録、再生が行われるようになされている。
【００６１】
次に、図２を参照して、図１の記録回路４における記録補償について説明する。
【００６２】
図２は、図１６と同様の波形図であり、前述したように、式（１）または（２）によって表現される記録方式ＡまたはＢによれば、図２（Ａ）に示すようなクロックの下で、同図（Ｂ）に示すような変調データが与えられた場合、同図（Ｃ）または（Ｄ）に示すような記録パルスＡまたはＢがそれぞれ生成される。
【００６３】
ここで、記録方式Ａによれば、前述したように、ディスク１の線速度、即ち、ディスク１とピックアップ３との相対速度が高速である場合、マークのエッジの位置の変動が顕著になるが、線速度が低速である場合（例えば、４ｍ／ｓ（メートル／秒）程度）には、そのようなことがなく、従って低線速度に向いていることが知られている。また、記録方式Ｂは、線速度が低速な場合には向いていないが、高速な場合（例えば、１０ｍ／ｓ程度）に向いていることが知られている。
【００６４】
従って、ＭＣＡＶ方式のように、最内周から最外周に向かって、線速度が低速から高速に変化する場合には、記録パルスも、記録方式Ａにより得られるものから、記録方式Ｂにより得られるものに変化させるようにすれば、線速度に対応した記録補償を施すことができる。
【００６５】
そこで、記録回路４は、図２（Ｃ）において点線で示すように、記録方式Ａによる記録パルスＡを構成する始端パルスまたは終端パルスそれぞれの立ち上がりエッジまたは立ち下がりエッジの位置を変化させることにより、それらのパルス幅を変化させ、これにより、記録パルスを、線速度、即ち、例えば、ゾーンに対応して変化させるようになされている。あるいは、また、記録回路４は、図２（Ｄ）において点線で示すように、記録方式Ｂによる記録パルスＢを構成する始端パルスまたは終端パルスそれぞれの立ち上がりエッジまたは立ち下がりエッジの位置を変化させることにより、それらのパルス幅を変化させ、これにより、記録パルスを、線速度、即ち、例えば、ゾーンに対応して変化させるようになされている。
【００６６】
次に、図３は、図１の記録回路４の構成例を示している。
【００６７】
マイコン１１は、各種の信号（ＣＳ，ＷＲ，ＯＷ，ＡＢ［１５：０］，ＣＬＫ，Ｄ［７：０］，Ｚ［７：０］など）により、記録回路４を構成する各ブロックを制御するようになされている。ここで、例えば、データＤ［７：０］という表記は、データＤの第０乃至第７ビットを意味する。従って、データＤが８ビットで構成される場合、データＤ［７：０］は、データＤそのものを表す。また、例えば、データＤ［０］という表記は、データＤの第０ビットを意味する。なお、第０ビットは、例えば、ＬＳＢ（最下位ビット）を表すものとする。
【００６８】
即ち、マイコン１１は、ＲＡＭ（Random Access Memory）１５に対して、データＤ［７：０］の読み書きを行う場合、例えば、通常はＬレベルになっているチップセレクト信号ＣＳをＨレベルにするようになされている。また、マイコン１は、ＲＡＭ１１にデータＤを書き込む場合、またはデータＤを読み出す場合、ライト信号ＷＲを、それぞれＨまたはＬレベルにするようになされている。さらに、マイコン１１は、ダイレクトオーバライトを行うかどうか、即ち、変調データの記録を行うかどうかを示すオーバライト信号ＯＷを出力するようになされている。
【００６９】
また、マイコン１１は、ＲＡＭ１５に対してデータを読み書きする場合、そのアドレスを指定するためのアドレス信号ＡＢ［１５：０］を出力するようになされている。さらに、マイコン１１は、記録回路４を構成するブロックのうちの必要なものに、クロックＣＬＫを供給するようになされている。また、マイコン１１は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出力するとともに、ＲＡＭ１５から読み出されたデータＤ［７：０］を受信するようになされている。さらに、マイコン１１は、ピックアップ３がレーザ光を照射しているゾーンを検出し、そのゾーンを表すゾーンデータＺ［７：０］を出力するようになされている。
【００７０】
なお、図３の実施例においては、例えば、アドレス信号ＡＢ［１５：０］は１５ビットの信号と、データＤ［７：０］およびゾーンデータＺ［７：０］は８ビットの信号とされている。
【００７１】
コントローラ１２には、マイコン１１から、チップセレクト信号ＣＳ、ライト信号ＷＲ、またはオーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲＩＮ、またはＯＷＩＮにそれぞれ供給されるようになされている。さらに、コントローラ１２には、シフタ１４が出力する、１２ビットのデータＡＡ［１１：０］のうちの、第４乃至第７ビットで構成されるデータＡＡ［７：４］が、その入力端子Ｄ［３：０］に供給されるようになされている。
【００７２】
コントローラ１２は、そこに入力されるチップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、またはＷＲそれぞれから出力すべき信号（以下、適宜、出力端子ＯＥから出力される信号をイネーブル信号ＯＥという。また、出力端子ＣＳ，ＷＲから出力される信号は、コントローラ１２に入力されるチップセレクト信号ＣＳ、ライト信号ＷＲにそれぞれ対応するので、これらの信号も、以下、適宜、それぞれチップセレクト信号ＣＳ、ライト信号ＷＲという）を生成して出力するようになされている。さらに、コントローラ１２は、データＡＡ［７：４］に基づいて、変調データＤＡＴＡの立ち上がりエッジまたは立ち下がりエッジを検出し、そのタイミングで、例えば、１クロックの間だけ、ＬレベルからＨレベルになる立ち上がりエッジ信号ＲＩＳＥまたはＦＡＬＬを、その出力端子ＲＩＳＥまたはＦＡＬＬからそれぞれ出力するようになされている。
【００７３】
セレクタ１３は、例えば、１６ビットのセレクタで、そこには、マイコン１１からオーバライト信号ＯＷとアドレス信号ＡＢ［１５：０］が、その入力端子Ａ／ＢとＢ［１５：０］それぞれに供給されるようになされている。さらに、セレクタ１３には、シフタ１４が出力するデータＡＡ［１１：０］のうちの、第０乃至第３ビットおよび第８乃至第１１ビットで構成されるデータＡＡ［３：０］およびＡＡ［１１：８］を下位８ビットとし、マイコン１１が出力するゾーンデータＺ［７：０］を上位８ビットとする１６ビットのデータ（このデータも、アドレス信号ＡＢ［１５：０］と同様に、ＲＡＭ１５の１５ビットのアドレスとなるので、以下、適宜、アドレス信号ＡＢ’［１５：０］と表記する）が、その入力端子Ａ［１５：０］に供給されるようになされている。
【００７４】
セレクタ１３は、オーバライト信号ＯＷがＬまたはＨレベルのとき、アドレス信号ＡＢ［１５：０］またはＡＢ’［１５：０］をそれぞれ選択し、その出力端子Ｃ［１５：０］から、アドレス信号ＡＤＲ［１５：０］として出力するようになされている。
【００７５】
シフタ１４は、例えば、１２ビットのシフタで、そこには、変調データＤＡＴＡとクロックＣＬＫが、入力端子ＤＩＮとＣＬＫそれぞれに供給されるようになされている。シフタ１４は、１２ビットのレジスタを内蔵しており、クロックＣＬＫに同期して、そのレジスタのＬＳＢに、変調データＤＡＴＡを記憶させるとともに、そのレジスタの各ビットを、１つ上位のビットにコピー、即ち、１ビットの左シフトを行うようになされている。シフタ１４が内蔵するレジスタの記憶値、即ち、１２ビット単位のパラレルデータとされた変調データＡＡ［１１：０］は、第０乃至第３ビットＡＡ［３：０］、第４乃至第７ビットＡＡ［７：４］、および第８乃至第１１ビットＡＡ［１１：８］に分割され、上述したように、第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に供給され、第４乃至第７ビットＡＡ［７：４］はコントローラ１２に供給されるようになされている。
【００７６】
なお、変調データＡＡ［１１：０］のうちの第３ビットＡＡ［３］は、マルチパルス発生器１６にも供給されるようになされている。
【００７７】
ＲＡＭ１５は、例えば、１６ビットのアドレス空間を有し、８ビットのデータを記憶するＲＡＭで、そこには、コントローラ１２からチップセレクト信号ＣＳまたはライト信号ＷＲが、その入力端子ＣＳまたはＷＲにそれぞれ供給されるようになされている。さらに、ＲＡＭ１５には、セレクタ１３からアドレス信号ＡＤＲ［１５：０］が、その入力端子Ａ［１５：０］に供給されるようになされてる。また、ＲＡＭ１５のデータ端子ＤＩＮには、マイコン１１が出力するデータＤ［７：０］が供給されるようになされている。
【００７８】
ＲＡＭ１５は、チップセレクト信号ＣＳがＨレベルで、かつライト信号がＨレベルのとき、マイコン１１が出力するデータＤ［７：０］を、アドレス信号ＡＤＲ［１５：０］で表されるアドレスに記憶し、また、チップセレクト信号ＣＳがＨレベルで、かつライト信号がＬレベルのとき、アドレス信号ＡＤＲ［１５：０］で表されるアドレスから、データＤ［７：０］を読み出し、データＤＯ［７：０］として、その出力端子ＤＯＵＴ［７：０］から出力するようになされている。
【００７９】
マルチパルス発生器１６には、シフタ１４から、１２ビットの変調データＡＡ［１１：０］のうちの第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡに供給され、また、マイコン１１からクロックＣＬＫが、その入力端子ＣＬＫに供給されるようになされている。
【００８０】
マルチパルス発生器１６は、変調データの第３ビットＡＡ［３］とクロックＣＬＫに基づいて、終端パルスとなるデータＤＡＴＡ１、バーストパルスとなるデータＭＰ、および始端パルスとなるデータＤＡＴＡ２を生成し、それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ２から出力するようになされている。
【００８１】
プログラマブルディレイライン１７または１８は、ＤＦＦ１９または２０から供給される４ビットのデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２として、それぞれの出力端子ＯＵＴから出力するようになされている。
【００８２】
ＤＦＦ１９または２０は、ＲＡＭ１５から出力されるデータＤＯ［７：０］のうちの下位４ビットＤＯ［３：０］または上位４ビットＤＯ［７：４］を、コントローラ１２から供給される立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミングでラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラマブルディレイライン１７または１８にそれぞれ供給するようになされている。
【００８３】
記録信号発生器２１は、プログラマブルディレイライン１７または１８それぞれからの遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス発生器１６からのデータＭＰを用いて論理演算を行うことで、図２で説明したような記録パルスを生成し、その出力端子ＲＥＣから出力するようになされている。
【００８４】
ゲート回路２２は、例えば、８ビットの３ステートのゲートで、ＲＡＭ１５から読み出されるデータＤＯ［７：０］を受信し、コントローラ１２が出力するイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、例えばＨレベルである場合のみ、その受信したデータＤＯ［７：０］を、データＤ［７：０］として、マイコン１１に供給するようになされている。
【００８５】
以上のように構成される記録回路４では、マイコン１１において、記録パルスを構成する始端パルスの遅延量ｘおよび終端パルスの遅延量ｙ（後述するように、これらの遅延量により、記録パルスを構成する始端パルスまたは終端パルスの立ち上がりまたは立ち下がりエッジの位置が変化され、これにより、それぞれのパルス幅が変化される）としてのデータＤ［７：０］が、線速度、即ち、例えば、ここでは、ゾーンごとに設定され、ＲＡＭ１５に供給されて記憶される（このような処理が行われるモードを、データ設定モードという）。そして、ダイレクトオーバライト（記録時）においては、そのデータＤ［７：０］に基づいて遅延が行われた記録パルスが生成される（このような処理が行われるモードを、オーバライトモードという）。
【００８６】
即ち、データ設定モードにおいては、マイコン１１は、チップセレクト信号ＣＳおよびライト信号ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬレベルにする。
【００８７】
さらに、マイコン１１は、ゾーンごとに適した遅延量ｘまたはｙに対応する４ビットのＲＩＳＥ＿ＤＡＴＡ［３：０］またはＦＡＬＬ＿ＤＡＴＡ［３：０］をそれぞれ設定し、ＲＩＳＥ＿ＤＡＴＡ［３：０］を上位４ビットとし、ＦＡＬＬ＿ＤＡＴＡ［３：０］を下位４ビットとする８ビットのデータＤ［７：０］を生成する。
【００８８】
ここで、記録補償は、線速度に対応して行う他、形成しようとするマークやスペースの長さ、即ち、特に、前述したように、短いマークやスペースに対応して行う必要がある。
【００８９】
そこで、マイコン１１では、ゾーンごとに適した遅延量であって、かつ形成されるマークおよびスペースの長さ、即ち、記録される変調データにも適したものが設定されるようになされている。
【００９０】
具体的には、例えば、変調データの中の、ある連続する１２ビットに注目した場合に、その上位４ビットと下位４ビットの合計８ビットと、その変調データが記録されるゾーンとの両方に基づいて、最適な遅延量としてのデータＤ［７：０］が求められる。
【００９１】
このデータＤ［７：０］は、マイコン１１からＲＡＭ１５に供給される。
【００９２】
なお、データＤ［７：０］は、例えば、あらかじめ実験などを行うことにより求めておき、図示せぬＲＯＭ（Read Only Memory）などに記憶させておくようにするのが好ましい。この場合、マイコン１１には、データ設定モード時に、そのＲＯＭから、データＤ［７：０］を読み出させるようにすれば良い。
【００９３】
マイコン１１は、上述したように、変調データの中の、ある連続する１２ビットに注目した場合に、その上位４ビットと下位４ビットの合計８ビットで構成されるデータＡＤ１と、その変調データが記録されるゾーンｚとの両方に基づいて、最適な遅延量としてのデータＤ［７：０］を得ると、８ビットのデータＡＤ１を下位アドレスとし、また、ゾーンｚを表す、例えば８ビットのデータＡＤ２を上位アドレスとして、１６ビットのアドレス信号ＡＢ［１５：０］を生成し、セレクタ１３に出力する。
【００９４】
上述したように、いまの場合、オーバライト信号ＯＷは、Ｌレベルであるから、セレクタ１３においては、入力端子Ｂ［１５：０］に入力される、マイコン１１からのアドレス信号ＡＢ［１５：０］が選択され、アドレス信号ＡＤＲ［１５：０］として、ＲＡＭ１５に供給される。
【００９５】
一方、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベルのオーバライト信号ＯＷを受信すると、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５に出力する。
【００９６】
従って、ＲＡＭ１５においては、アドレス信号ＡＤＲ［１５：０］が示すアドレスに、データＤ［７：０］が記憶される（書き込まれる）。
【００９７】
以下、同様にして、ＲＡＭ１５には、ゾーンごとに適した遅延量であって、かつ形成されるマークおよびスペースの長さ、即ち、記録される変調データに適したものに対応する各値のデータＤ［７：０］が記憶される。
【００９８】
なお、ＲＡＭ１５に記憶されたデータＤ［７：０］が正しいかどうかを確認するためなどに、あるアドレスＡＤＲ［１５：０］におけるデータＤ［７：０］をＲＡＭ１５から読み出す場合には、マイコン１１は、チップセレクト信号ＣＳをＨレベルにし、ライト信号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。さらに、マイコン１１は、アドレスＡＢ［１５：０］をセレクタ１３に出力する。この場合、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈレベルのイネーブル信号ＯＥを、ゲート回路２２に出力する。また、セレクタ１３は、マイコン１１からのアドレスＡＢ［１５：０］を選択し、アドレス信号ＡＤＲ［１５：０］としてＲＡＭ１５に出力する。
【００９９】
ＲＡＭ１５は、Ｈレベルのチップセレクト信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス信号ＡＤＲ［１５：０］を受信すると、上述したように、アドレス信号ＡＤＲ［１５：０］に対応するアドレスから、データＤ［７：０］を読み出し、データＤＯ［７：０］として、ゲート回路２２に出力する。ゲート回路２２は、上述したように、Ｈレベルのイネーブル信号ＯＥを受信すると、ＲＡＭ１５からのデータをマイコン１１に出力するから、これにより、ＲＡＭ１５から読み出されたデータＤＯ［７：０］は、マイコン１１に供給される。
【０１００】
次に、オーバライトモード時においては、マイコン１１は、チップセレクト信号ＣＳおよびオーバライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレベルにする。さらに、マイコン１１は、ピックアップ３がアクセスしているゾーンを認識し、そのゾーンに対応するゾーンデータＺ［７：０］を、セレクタ１３に供給する。
【０１０１】
また、この場合、シフタ１４には、クロックＣＬＫに同期した変調データＤＡＴＡが供給される。シフタ１４は、クロックＣＬＫのタイミングで、そこに供給される変調データＤＡＴＡを、その内蔵する１２ビットのレジスタのＬＳＢに記憶するとともに、そのレジスタの記憶値をシフトし、その結果得られる１２ビット単位の変調データＡＡ［１１：０］を出力する。この１２ビットの変調データＡＡ［１１：０］のうち、第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ［３］はマルチパルス発生器１６に、第４乃至第７ビットＡＡ［７：４］はコントローラ１２に、それぞれ供給される。
【０１０２】
マイコン１１が出力するゾーンデータＺ［７：０］と、シフタ１４が出力する変調データＡＡ［３：０］およびＡＡ［１１：８］とは１つの１６ビットのデータとしてまとめられ、即ち、上述したように、例えば、最上位ビットから、ゾーンデータＺ［７：０］、変調データＡＡ［３：０］、およびＡＡ［１１：８］の順で並べた１６ビットのデータ（アドレス信号）ＡＢ’［１５：０］が構成され、セレクタ１３の入力端子Ａ［１５：０］に供給される。
【０１０３】
いまの場合、オーバライト信号ＯＷはＨレベルであるから、セレクタ１３では、その入力端子Ａ［１５：０］に供給されるアドレス信号ＡＢ’［１５：０］が選択され、アドレス信号ＡＤＲ［１５：０］として、ＲＡＭ１５に供給される。
【０１０４】
一方、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを受信すると、それらと同様のチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５に出力する。
【０１０５】
従って、この場合、ＲＡＭ１５においては、アドレス信号ＡＤＲ［１５：０］に対応するアドレスから、データＤ［７：０］が読み出され、データＤＯ［７：０］として出力される。即ち、この場合、変調データを記録するゾーン（線速度）に適した遅延量であって、その変調データに適したものに対応するデータＤＯ［７：０］が、ＲＡＭ１５から出力される。このデータＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］はＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］はＤＦＦ１９に供給される。
【０１０６】
また、コントローラ１２は、変調データＡＡ［７：４］を受信すると、その変調データＡＡ［７：４］に基づいて、変調データの立ち上がりエッジおよび立ち下がりエッジを検出する。即ち、本実施例では、変調データは、上述したように、（１，７）ＲＬＬとＮＲＺＩとの組合せにより得られたものであるから、孤立した反転が存在しない。このため、変調データの中に立ち上がりエッジがあると、シフタ１４において変調データがシフトされていく過程の中で、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１となる場合が必ず生じる。また、変調データの中に立ち下がりエッジがあると、シフタ１４において変調データがシフトされていく過程の中で、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場合が必ず生じる。
【０１０７】
そこで、コントローラ１２は、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１を検出すると、立ち上がりエッジを検出したとして、立ち上がりエッジ信号ＲＩＳＥを出力する。また、コントローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下がりエッジを検出したとして、立ち下がりエッジ信号ＦＡＬＬを出力する。
【０１０８】
なお、変調データの最小反転幅が２でない場合には、それに対応して、コントローラ１２における立ち上がりエッジおよび立ち下がりエッジの検出方法を変更する必要がある。
【０１０９】
立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０にそれぞれ出力される。ＤＦＦ１９または２０は、立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミングで、ＲＡＭ１５からのデータＤ［３：０］またはＤ［７：４］をラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラマブルディレイライン１７または１８にそれぞれ出力する。
【０１１０】
一方、マルチパス発生器１６は、シフタ１４からデータＡＡ［３］を変調データとして受信し、その変調データから、データＤＡＴＡ１，ＤＡＴＡ２，ＭＰを生成して、それぞれを、プログラマブルディレイライン１７，１８、記録信号発生器２１に出力する。プログラマブルディレイライン１７または１８では、ＤＦＦ１９または２０から供給される４ビットのデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１またはＤＡＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延され、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２として、記録信号発生器２１に供給される。記録信号発生器２１では、プログラマブルディレイライン１７または１８それぞれからの遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス発生器１６からのデータＭＰに基づいて、記録パルスが生成されて出力される。
【０１１１】
ここで、実際の回路では、シフタ１４やＲＡＭ１５などの仕様（動作速度）によって、プログラマブルディレイライン１７または１８に対して、変調データの立ち下がりエッジまたは立ち上がりエッジに対応するデータＤＡＴＡ１またはＤＡＴＡ２が入力されるタイミングと、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］が入力されるタイミングとの間にずれが生じる場合がある。このような場合には、例えば、変調データＡＡ［３］が入力されるマルチパルス発生回路１６の入力端子ＩＮＤＡＴＡの前段に、遅延回路などを設けるなどして、上述のタイミングどうしを一致させるようにする必要がある。なお、これは、その他、例えば、シフタ１４からマルチパルス発生器１６に供給する変調データを、ＡＡ［３］ではなく、ＡＡ［２］やＡＡ［４］にすることなどによっても実現することができる。
【０１１２】
次に、図４は、図３のコントローラ１２の構成例を示している。
【０１１３】
ＡＮＤゲート３１には、変調データＡＡ［４］およびＡＡ［５］が入力されるようになされており、そこでは、両者のＡＮＤ（論理積）が演算され、ＡＮＤゲート３３の一方の入力端子に入力される。また、ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート３５の出力が入力されるようになされており、ＡＮＤゲート３３では、ＡＮＤゲート３１とＮＯＲゲート３５との出力のＡＮＤが演算され、その演算結果が、立ち下がりエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート３５には、変調データＡＡ［６］およびＡＡ［７］が入力されるようになされており、そこでは、両者のＮＯＲ（論理和の否定）が演算される。
【０１１４】
従って、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮＤゲート３３からは、Ｈレベル（１）の立ち下がりエッジ信号ＦＡＬＬが出力される。
【０１１５】
また、ＡＮＤゲート３２には、変調データＡＡ［６］およびＡＡ［７］が入力されるようになされており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲート３４の一方の入力端子に入力される。また、ＡＮＤゲート３４の他方の入力端子には、ＮＯＲゲート３６の出力が入力されるようになされており、ＡＮＤゲート３４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力のＡＮＤが演算され、その演算結果が、立ち上がりエッジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６には、変調データＡＡ［４］およびＡＡ［５］が入力されるようになされており、そこでは、両者のＮＯＲが演算される。
【０１１６】
従って、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮＤゲート３４からは、Ｈレベル（１）の立ち上がりエッジ信号ＲＩＳＥが出力される。
【０１１７】
一方、マイコン１１からのチップセレクト信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡＮＤゲート３９の一方の入力端子に、オーバライト信号ＯＷは、ＯＲゲート３８の他方の入力端子およびインバータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一方の入力端子に、それぞれ入力されるようになされている。
【０１１８】
ＯＲゲート３８では、チップセレクト信号ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算され、その演算結果が、チップセレクト信号ＣＳとして出力される。従って、コントローラ１２が出力するチップセレクト信号ＣＳは、マイコン１１が出力するチップセレクト信号ＣＳまたはオーバライト信号ＯＷのうちのいずれか一方がＨレベルのときＨレベルとなり、その両方がＬレベルのときＬレベルとなる。
【０１１９】
また、インバータ３７では、オーバライト信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端子と、ＡＮＤゲート４０の他方の入力端子に供給される。ＡＮＤゲート３９では、チップセレクト信号ＣＳと、インバータ３７の出力とのＡＮＤが演算され、その演算結果が、イネーブル信号ＯＥとして出力される。従って、イネーブル信号ＯＥは、マイコン１１が出力するチップセレクト信号がＨレベルで、オーバライト信号ＯＷがＬレベルのときにのみＨレベルとなり、それ以外のときはＬレベルとなる。
【０１２０】
ＡＮＤゲート４０では、インバータ３７の出力と、ライト信号ＷＲとのＡＮＤが演算され、その演算結果が、ライト信号ＷＲとして出力される。従って、コントローラ１２が出力するライト信号ＷＲは、マイコン１１が出力するオーバライト信号ＯＷがＬレベルで、ライト信号ＷＲがＨレベルのときのみＨレベルとなり、それ以外のときはＬレベルとなる。
【０１２１】
図５は、図３のマルチパルス発生器１６の構成例を示している。
【０１２２】
変調データＡＡ［３］であるデータＤＡＴＡは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫのタイミング（クロックＣＬＫの、例えば、立ち上がりエッジのタイミングなど）でラッチされて、ＤＦＦ５２および５３に供給される。また、ＤＦＦ５１は、ラッチしたデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲート５７の一方の入力端子に供給する。
【０１２３】
ＤＦＦ５３は、インバータ５５の出力のタイミング（インバータ５５の出力の、例えば、立ち上がりエッジのタイミングなど）で、ＤＦＦ５１の出力をラッチするようになされており、また、インバータ５５には、クロックＣＬＫが供給されるようになされている。従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチしたデータより半クロックだけ時間的に先行するデータがラッチされる。この半クロックだけ進んだデータは、データＤＡＴＡ１として出力される。
【０１２４】
一方、ＤＦＦ５２では、ＤＦＦ５１の出力が、クロックＣＬＫのタイミングでラッチされ、データＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、ＡＮＤゲート５６の一方の入力端子、およびＡＮＤゲート５７の他方の入力端子に供給される。ＤＦＦ５４でも、ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラッチされ、その反転出力が、ＡＮＤゲート５６の他方の入力端子に供給される。
【０１２５】
ＡＮＤゲート５６では、ＤＦＦ５２の出力と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲゲート５８に供給される。また、ＡＮＤゲート５７では、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡＮＤが演算され、これも、ＯＲゲート５８に供給される。
【０１２６】
ＯＲゲート５８には、ＡＮＤゲート５６および５７の出力の他、クロックＣＬＫが供給されており、そこでは、これらのＯＲが演算され、その演算結果が、データＭＰとして出力される。
【０１２７】
図６は、図３の記録信号発生器２１の構成例を示している。
【０１２８】
プログラマブルディレイライン１７または１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴＡ２は、いずれも、ＡＮＤゲート６１に入力されるようになされており、ＡＮＤゲート６１では、データＤＤＡＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤゲート６２の一方の入力端子に供給される。ＡＮＤゲート６２の他方の入力端子には、データＭＰが入力されるようになされており、ＡＮＤゲート６２では、ＡＮＤゲート６１の出力と、データＭＰとのＡＮＤが演算され、その演算結果が、記録パルスとして出力される。
【０１２９】
次に、図７および図８を参照して、図３のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の部分の処理について、さらに説明する。
【０１３０】
なお、図７は、図５に示したマルチパルス発生器１６、および図６に示した記録信号発生器２１に、プログラマブルディレイライン１７と１８を加えて図示したものであり、図８は、その各部の信号の波形を示している。
【０１３１】
マイコン１１（図３）からのクロックＣＬＫ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバータ５５、ＯＲゲート５８に供給されている。また、変調データＡＡ［３］は、ＤＦＦ５１に供給されており、このＤＦＦ５１、さらには、ＤＦＦ５２，５４において、クロックＣＬＫの立ち上がりエッジのタイミングで、順次ラッチされる。
【０１３２】
ここで、ｋを時間に対応する変数とし、ＤＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すことにする。この場合、ＤＦＦ５１に供給される変調データＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それぞれ表すことができる。
【０１３３】
一方、インバータ５５では、クロックＣＬＫが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋１］が供給されており、ＤＦＦ５３では、データＤＡＴＡ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上がりエッジのタイミングでラッチされる。
【０１３４】
この結果、データＤＡＴＡ［ｋ］が、例えば、図８（Ｂ）に示すようなものであったとすると、ＤＦＦ５３のラッチ出力としては、図８（Ｄ）に示すような、このデータＤＡＴＡ［ｋ］より半クロックだけ進んだデータＤＡＴＡ［ｋ＋１／２］が得られる。
【０１３５】
ＤＦＦ５２または５３のラッチ出力であるデータＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］は、プログラマブルディレイライン１８または１７に供給され、そこで、それぞれ微小量ｘまたはｙだけ遅延され、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）またはＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）とされる。そして、遅延データＤＤＡＴＡ［ｋ］およびＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６１に供給される。
【０１３６】
ＡＮＤゲート６１では、遅延データＤＤＡＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／２］（図８（Ｅ））のＡＮＤが演算され、これにより、図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成される。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供給される。
【０１３７】
ここで、ｎＭ（ｎＴの幅のＨレベル）のデータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔのゲート信号ＧＡＴＥが生成される。
【０１３８】
一方、ＤＦＦ５４では、ＤＦＦ５２からのデータＤＡＴＡ［ｋ］がラッチされることにより、それより１クロック遅れたデータＤＡＴＡ［ｋ−１］とされ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表す）が、ＡＮＤゲート５６の一方の入力端子に供給される。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給されており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることにより、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］の始端をその始端とする、１クロック分のパルス幅を有する始端パルスＴＯＰ（この始端パルスＴＯＰは、データＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に相当する）が生成され、ＯＲゲート５８に供給される。
【０１３９】
また、ＡＮＤゲート５７には、ＤＦＦ５１から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ［ｋ］とが供給されており、そこでは、データ！ＤＡＴＡ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算される。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示すように、データＤＡＴＡ［ｋ］の終端をその終端とする、１クロック分のパルス幅を有する終端パルスＥＮＤ（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立ち下がりエッジ部分での微分値に相当する）が生成され、ＯＲゲート５８に供給される。
【０１４０】
ＯＲゲート５８では、そこに供給されるクロックＣＬＫ（バーストパルス）（図８（Ａ））、始端パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ（図８（Ｈ））のＯＲが演算され、これにより、図８（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成される。このデータＭＰは、ＡＮＤゲート６２に供給される。
【０１４１】
ＡＮＤゲート６２では、ゲート信号ＧＡＴＥ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮＤが演算され、これにより、図８（Ｊ）に示すように、長さがｎＴのマークに対応する記録パルスとして、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣが生成される。
【０１４２】
従って、例えば、ｘ＝ｙ＝０のとき、記録パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓで表現されることになり、これは、前述した記録方式Ａにおける場合と同一のものとなる。
【０１４３】
また、例えば、ｘ＝ｙ＝０．５のとき、記録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、これは、前述した記録方式Ｂにおける場合と同一のものとなる。
【０１４４】
以上から、遅延量ｘおよびｙを、ｘ＝ｙとして、０．０乃至０．５の範囲で変化させることで、線速度（ここでは、上述したように、ゾーン）にしたがって、いわば、記録信号Ａ（図２（Ｃ））とＢ（図２（Ｄ））との間を連続的に変化させることのできる記録方式（記録補償方式）を実現することができる。従って、線速度に対応した記録補償を容易に施すことができ、例えば、ＭＣＡＶ方式による、記録容量が大で、高速なランダムアクセスが可能なシステムを実現することが可能となる。
【０１４５】
さらに、遅延量ｘおよびｙを、線速度だけでなく、変調データの並びに基づいて変化させることで、特に、短いマークおよびスペースに対応するデータに対して、熱干渉などに起因するエッジの位置ずれについての記録補償を行うことが可能となる。
【０１４６】
なお、遅延量ｘおよびｙを、上述したように、０．０乃至０．５の範囲で変化させるようにした場合、始端パルスおよび終端パルスのパルス幅は、１．０Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙを、その他、例えば、０．０乃至１．０の範囲で変化させるようにした場合には、始端パルスおよび終端パルスのパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化することとなる。
【０１４７】
ここで、以上のようにして得られる記録パルスは、始端パルスおよび終端パルスのエッジの位置の他、そのパルス幅も変化する点で、そのエッジの位置のみが変化し、パルス幅は一定のままである、前述した図１７の記録補償回路から得られる記録パルスとは、根本的に異なる。
【０１４８】
即ち、前述の図１７における記録パルスは、その始端パルスおよび終端パルスが、パルス幅が一定のまま前後にシフトするだけである。これに対して、記録回路４から得られる記録パルスは、始端パルスの立ち上がりエッジと、終端パルスの立ち下がりエッジの位置とが変化し、これに伴い、それぞれのパルス幅も変化する。その結果、記録回路４の規模は、従来における場合とほとんど同一であるにもかかわらず、その可変範囲および自由度の大きな記録補償が可能となる。
【０１４９】
ところで、図１のディスクドライブをシステムに組み込むことを考えた場合、記録回路４は１チップにＩＣ化するのが望ましい。さらに、ＩＣ化は、特に、コストの面から、例えば、ＣＭＯＳプロセスによるのが望ましい。しかしながら、ＩＣ化の際には、そのＩＣ内部に、いかにして、精度の良いプログラマブルディレイライン１７および１８を構成するかが問題となる。
【０１５０】
即ち、例えば、プログラマブルディレイライン１７および１８を、複数のインバータをカスケードに接続して構成し、その接続段数によって、遅延量ｘおよびｙを設定するようにした場合などにおいては、ＣＭＯＳプロセスの温度や、速度、さらには電源電圧などの種々の要因によって、１乃至３倍程度の遅延量の変動が生じる。従って、常時、所望の遅延量ｘおよびｙを得ることができるようにすることが、記録回路４をＣＭＯＳ−ＩＣ化するにあたって、重要な問題となる。
【０１５１】
そこで、記録回路４を、例えば、図９に示すように構成し、これにより、１チップのＩＣとして実現するようにすることができる。
【０１５２】
即ち、図９は、記録回路４の他の構成例を示している。なお、図中、図３における場合と対応する部分については同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、この記録回路４は、セレクタ７１および７２が新たに設けられ、さらに、プログラマブルディレイライン１７または１８に代えて、プログラマブルディレイライン７３または７４がそれぞれ設けられている他は、基本的に、図３における場合と同様に構成されている。
【０１５３】
但し、図９の実施例においては、マイコン１１は、図３で説明した信号の送受信を行う他、さらに、信号ＤＬ＿ＴＥＳＴの送信、並びに信号ＦＬＡＧ１およびＦＬＡＧ２の受信も行い、また、そのような信号の送受信に伴う制御なども行うようになされている。
【０１５４】
さらに、図９の実施例では、遅延量ｘ，ｙに対応するＲＩＳＥ＿ＤＡＴＡ，ＦＡＬＬ＿ＤＡＴＡが、４ビットではなく、６ビットとされており、これに伴い、ＲＡＭ１５は１２（＝６＋６）ビットのＲＡＭとされている。また、ＤＦＦ１９または２０は、ＲＡＭ１５から出力される１２ビットのデータＤＯ［１１：０］のうちの下位６ビットＤＯ［５：０］または上位６ビットＤＯ［１１：６］を、それぞれラッチするようになされている。
【０１５５】
セレクタ７１は、例えば、６ビットのセレクタで、そこには、マイコン１１から、信号ＤＬ＿ＴＥＳＴと、データＤ［１１：０］のうちの下位６ビット［５：０］が、その入力端子Ａ／Ｂと、Ａ［５：０］にそれぞれ供給されるようになされている。さらに、セレクタ７１の入力端子Ｂ［５：０］には、ＤＦＦ１９のラッチ出力が供給されるようになされている。そして、セレクタ７１は、信号ＤＬ＿ＴＥＳＴが、例えば１または０のとき、その入力端子Ａ［５：０］またはＢ［５：０］への入力を選択し、その出力端子Ｃ［５：０］から出力するようになされている。即ち、セレクタ７１は、信号ＤＬ＿ＴＥＳＴが１または０のとき、マイコン１からのデータＤ［１１：０］のうちの下位６ビット［５：０］、またはＤＦＦ１９でラッチされた、ＲＡＭ１５から読み出されたデータＤＯ［１１：０］のうちの下位６ビットＤＯ［５：０］を、それぞれ選択して出力するようになされている。セレクタ７１の出力は、遅延量ｙに対応するデータＦＡＬＬ＿ＤＡＴＡ［５：０］として、プログラマブルディレイライン７３に供給されるようになされている。
【０１５６】
セレクタ７２も、セレクタ７１と同様に６ビットのセレクタで、そこには、マイコン１１から、信号ＤＬ＿ＴＥＳＴと、データＤ［１１：０］のうちの上位６ビット［１１：６］が、その入力端子Ａ／Ｂと、Ａ［５：０］にそれぞれ供給されるようになされている。さらに、セレクタ７２の入力端子Ｂ［５：０］には、ＤＦＦ２０のラッチ出力が供給されるようになされている。そして、セレクタ７２は、セレクタ７１と同様に、信号ＤＬ＿ＴＥＳＴが、例えば１または０のとき、その入力端子Ａ［５：０］またはＢ［５：０］への入力を選択し、その出力端子Ｃ［５：０］から出力するようになされている。従って、セレクタ７２においては、信号ＤＬ＿ＴＥＳＴが１または０のとき、マイコン１からのデータＤ［１１：０］のうちの上位６ビット［１１：６］、またはＤＦＦ２０でラッチされた、ＲＡＭ１５から読み出されたデータＤＯ［１１：０］のうちの上位６ビットＤＯ［１１：６］が、それぞれ選択されて出力される。セレクタ７２の出力は、遅延量ｘに対応するデータＲＩＳＥ＿ＤＡＴＡ［５：０］として、プログラマブルディレイライン７４に供給されるようになされている。
【０１５７】
プログラマブルディレイライン７３または７４は、プログラマブルディレイライン１７または１８と同様に、セレクタ７１または７２から供給される６ビットのデータＦＡＬＬ＿ＤＡＴＡ［５：０］またはＲＩＳＥ＿ＤＡＴＡ［５：０］にしたがって、データＤＡＴＡ１またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２としてそれぞれ出力するようになされている。
【０１５８】
さらに、プログラマブルディレイライン７３，７４には、マイコン１１から、信号ＤＬ＿ＴＥＳＴ、クリア信号ＣＬＲ、およびクロックＣＬＫが供給されるようになされており、そこでは、後述するような測定処理が行われ、その処理結果に対応するフラグＦＬＡＧ２，ＦＬＡＧ１が出力されるようになされている。
【０１５９】
即ち、図１０は、プログラマブルディレイライン７３の構成例を示しており、図１１は、プログラマブルディレイライン７３の各部の信号の波形を示している。なお、プログラマブルディレイライン７４は、プログラムディレイライン７３と同様に構成されるため、その説明は省略する。
【０１６０】
ＤＦ８１の入力端子（Ｄ）には、そのラッチ出力の反転（／Ｑ）が供給されるようになされており、そこでは、マイコン１１からのクロックＣＬＫ（図１１（Ａ））の、例えば、立ち上がりエッジのタイミングで、その入力端子（Ｄ）への入力がラッチされる。これにより、ＤＦＦ８１のラッチ出力（Ｑ）として、クロックＣＬＫを２分周した信号ＲＥＦ＿ＳＩＧＮＡＬ（図１１（Ｂ））が出力される。
【０１６１】
即ち、クロックＣＬＫのデューティ比は、一般には５０％ではないため、ＤＦＦ８１においては、クロックＣＬＫを２分周することで、デューティ比が５０％の信号ＲＥＦ＿ＳＩＧＮＡＬが生成される。
【０１６２】
この信号ＲＥＦ＿ＳＩＧＮＡＬは、単位遅延素子８２およびＯＲゲート８３の一方の入力端子に供給される。
【０１６３】
単位遅延素子（ＤＣＥＬＬ）８２は、例えば、図１２に示すように、インバータ（ＩＮＶ）を２段に直列接続して構成されており、そこでは、信号ＲＥＦ＿ＳＩＧＮＡＬが僅かな時間だけ遅延され、ＯＲゲート８３の他方の入力端子に供給される。ＯＲゲート８３では、信号ＲＥＦ＿ＳＩＧＮＡＬと、それを単位遅延素子８２で僅かな時間だけ遅延したものとのＯＲが演算され、その演算結果が、セレクタ８４の入力端子Ｂに供給される。
【０１６４】
セレクタ８４の入力端子Ａには、マルチパルス発生器１６からのデータＤＡＴＡ１（ＤＬ＿ＩＮ）が供給されており（プログラマブルディレイライン７４については、データＤＡＴＡ２）、また、その入力端子Ａ／Ｂには、マイコン１１からの信号ＤＬ＿ＴＥＳＴが供給されている。セレクタ８４は、信号ＤＬ＿ＴＥＳＴが、例えば１または０のとき、入力端子ＡまたはＢに供給されるデータＤＡＴＡ１（ＤＬ＿ＩＮ）またはＯＲゲート８３の出力を選択し、その出力端子Ｃから出力する。このセレクタ８４の出力は、遅延マトリクス８５およびＮＯＲゲート８７の一方の入力端子に供給される。
【０１６５】
遅延マトリクス８５は、例えば、図１３に示すように、図１２の単位遅延素子がマトリクス状に配置され、直列に接続されて構成されている。即ち、図１３の実施例では、遅延マトリクス８５は、６３（９×７）の単位遅延素子がマトリクス状に配置されて構成されており、その６３の単位遅延素子それぞれの出力が、その後段のセレクタ８６に供給されている。さらに、セレクタ８６には、遅延マトリクス８５の最初の単位遅延素子に入力される前の信号も供給されている。従って、遅延マトリクス８５からセレクタ８６には、セレクタ８４の出力（ＳＥＬ＿ＩＮ）を、０乃至６３の単位遅延素子でそれぞれ遅延した６４の信号が供給される。
【０１６６】
セレクタ８６には、遅延マトリクス８５から６４の信号が供給される他、セレクタ７１（図９）からデータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）が供給される（プログラマブルディレイライン７４については、セレクタ７２からデータＲＩＳＥ＿ＤＡＴＡ［５：０］が供給される）。セレクタ８６は、セレクタ７１からのデータＦＡＬＬ＿ＤＡＴＡ［５：０］にしたがって、遅延マトリクス８５からの６４の信号のうちの１つを選択し、その選択した信号を、マルチパルス発生器１６からのデータＤＡＴＡ１を、ＦＡＬＬ＿ＤＡＴＡ［５：０］にしたがって遅延したデータＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）として出力する。
【０１６７】
また、このデータＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）は、ＮＯＲゲート８７の他方の入力端子にも供給される。ＮＯＲゲート８７では、セレクタ８４の出力（ＳＥＬ＿ＩＮ）と、セレクタ８６からのデータＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）とのＮＯＲ（論理和の否定）が演算され、その演算結果ＮＯＲが、ＲＳＦＦ（ＲＳフリップフロップ）８８のＳ端子に供給される。
【０１６８】
ＲＳＦＦ８８のＲ端子には、マイコン１１からのクリア信号ＣＬＲ（図１１（Ｆ））が供給されており、そこでは、クリア信号ＣＬＲが０または１のとき、それぞれ、ＮＯＲゲート８７の出力がラッチされ、またはその内容（ラッチしている値）がクリアされて出力される。ＲＳＦＦ８８の出力（Ｑ）は、フラグＦＬＡＧ１として、マイコン１１に供給される。
【０１６９】
従って、信号ＤＬ＿ＴＥＳＴが１のとき、セレクタ８４では、ＯＲゲート８３の出力が選択され、遅延マトリクス８５とＮＯＲゲート８７に供給される。ここで、ＯＲゲート８３の出力は、信号ＲＥＦ＿ＳＩＧＮＡＬ（図１１（Ｂ））と、それを僅かに遅延した信号の論理和であるから、それは、図１１（Ｃ）に示すように、信号ＲＥＦ＿ＳＩＧＮＡＬの立ち下がりエッジを僅かに遅延したものとなる。
【０１７０】
遅延マトリクス８５では、セレクタ８４の出力を、０乃至６３の単位遅延素子でそれぞれ遅延した６４の信号が出力され、セレクタ８６では、その６４の信号のうちの、データＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）に対応するものが選択され、その選択信号ＤＬ＿ＯＵＴが、ＮＯＲゲート８７に供給される。
【０１７１】
従って、信号ＲＥＦ＿ＳＩＧＮＡＬ（図１１（Ｂ））に対する、選択信号ＤＬ＿ＯＵＴ（セレクタ８４の出力を、０乃至６３の単位遅延素子でそれぞれ遅延した６４の信号のうちのいずれか）（図１１（Ｄ））の遅延量が、クロックＣＬＫの周期Ｔより小であるときと、周期Ｔより大であるときは、いずれときも、図１１（Ｅ）に示すように、ＮＯＲゲート８７の出力にＨレベルが現れる。また、その遅延量が、クロックＣＬＫの周期Ｔと一致しているとき、ＮＯＲゲート８７の出力はＬレベルのままとなる（図１１（Ｅ））。
【０１７２】
ＮＯＲゲート８７の出力にＨレベルが現れる場合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１（Ｆ））が１（Ｈレベル）となると、ＲＳＦＦ８８の出力であるＦＬＡＧ１も１となり（図１１（Ｇ））、また、ＮＯＲゲート８７の出力がＬレベルのままである場合（図１１（Ｅ））、クリア信号ＣＬＲ（図１１（Ｆ））のレベルとは無関係に、ＲＳＦＦ８８の出力であるＦＬＡＧ１は０（Ｌレベル）のままとなる（図１１（Ｇ））。
【０１７３】
以上から、信号ＤＬ＿ＴＥＳＴを０とするとともに、クリア信号ＣＬＲを１として、ＲＳＦＦ８８をリセットし、データＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）、即ち、セレクタ８６で選択する信号を変化させ、クリア信号ＣＬＲを０にし、その後、信号ＤＬ＿ＴＥＳＴを１にすることを繰り返すことにより、フラグＦＬＡＧ１が０のままとなる場合のデータＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）が得られ、これが、１クロック分の遅延（時間Ｔの遅延）に必要な単位遅延素子の段数に対応する値ということになる。
【０１７４】
このように、図１０のプログラマブルディレイライン７３によれば、１クロック分の遅延に必要な単位遅延素子（ここでは、図１２に示したようにインバータで構成される）の段数を測定することができる。
【０１７５】
ここで、信号ＤＬ＿ＴＥＳＴを１にした場合、図９のセレクタ７１では、上述したように、マイコン１１からのデータＤ［１１：０］のうちの下位６ビットＤ［５：０］が選択され、データＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）として、プログラマブルディレイライン７３に供給される。従って、マイコン１１は、フラグＦＬＡＧ１を監視しながら、上述したように、信号ＤＬ＿ＴＥＳＴおよびクリア信号ＣＬＲを変化させるとともに、データＤ［１１：０］を変化させることで、１クロック分の遅延に対応するデータＦＡＬＬ＿ＤＡＴＡ［５：０］を認識することができ、その認識結果に基づいて、ＲＡＭ１５に、適切な値のデータを記憶させることができる。
【０１７６】
一方、記録パルスを生成する場合においては、マイコン１１が信号ＤＬ＿ＴＥＳＴを０とすることで、図９のセレクタ７１において、上述したように、ＤＦＦ１９の出力が選択され、これにより、ＲＡＭ１５から読み出されたデータＤＯ［１１：０］のうちの下位６ビットＤＯ［５：０］が、データＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）として、プログラマブルディレイライン７３に供給される。この場合、プログラマブルディレイライン７３では、セレクタ８４（図１０）において、マルチパルス発生器１６からのデータＤＡＴＡ１（ＤＬ＿ＩＮ）が選択され、遅延マトリクス８５に供給される。そして、セレクタ８６において、データＦＡＬＬ＿ＤＡＴＡ［５：０］（ＤＳＥＬ［５：０］）に対応して、マルチパルス発生器１６からのデータＤＡＴＡ１（ＤＬ＿ＩＮ）を、０乃至６３の単位遅延素子でそれぞれ遅延した６４の信号のうちのいずれかが選択され、それが、データＤＤＡＴＡ１（ＤＬ＿ＯＵＴ）として出力される。
【０１７７】
以上のように、プログラマブルディレイライン７３（７４）によれば、１クロック分の遅延に必要な単位遅延素子の段数を測定することができるので、記録回路４を１チップ化した場合に、ＣＭＯＳプロセスの温度や、速度、さらには電源電圧などの種々の要因によって、１つの単位遅延素子の遅延時間が変動したとしても、その変動に対応して、ＲＡＭ１５に記憶させるデータＤ［１１：０］を書き換えることで、対処可能となる。
【０１７８】
なお、上述のような１クロック分の遅延に必要な単位遅延素子の段数の測定と、その測定結果に対応するデータへのＲＡＭ１５の書き換えは、例えば、システムの電源投入時や、あるいは、電源投入後に定期的に行うようにすることが可能である。
【０１７９】
また、以上のようなプログラマブルディレイライン７３（７４）については、本件出願人が先に出願した、例えば、特願平７−２４４９６３号などに、その詳細が開示されている。
【０１８０】
以上、本発明を、相変化ディスクを駆動するディスクドライブに適用した場合について説明したが、本発明は、例えば、カード形状などの、ディスク形状以外の記録媒体を駆動する装置にも適用可能である。さらに、本発明の適用範囲は、相変化による記録や、ＭＣＡＶ方式による記録などに限定されるものではない。
【０１８１】
なお、本実施例においては、遅延量ｘとｙを、その値を同一にして変化させるようにしたが、遅延量ｘとｙは、同一である必要はない。
【０１８２】
また、本実施例では、プログラマブルディレイライン１７において、ＤＦＦ５３（図７）で得られた半クロックだけ時間的に先行するデータＤＡＴＡ１を遅延させるようにしたが、ＤＦＦ５３では、１クロックだけ時間的に先行するデータを生成し、プログラマブルディレイライン１７において、このデータを遅延させるようにすることも可能である。この場合、長さがｎＴのマークに対応する記録パルスは、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
【０１８３】
【発明の効果】
請求項１に記載のデータ記録装置および請求項１１に記載のデータ記録方法によれば、回路規模が従来とほとんど同一であるにもかかわらず、可変範囲および自由度の大きな記録補償が可能となる。
【図面の簡単な説明】
【図１】本発明を適用したディスクドライブの一実施例の構成を示すブロック図である。
【図２】図１の記録回路４における記録補償方法を説明するための図である。
【図３】図１の記録回路４の構成例を示すブロック図である。
【図４】図３のコントローラ１２の構成例を示す回路図である。
【図５】図３のマルチパス発生器１６の構成例を示す回路図である。
【図６】図３の記録信号発生器２１の構成例を示す回路図である。
【図７】図３のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の構成例を示すブロック図である。
【図８】図７のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の動作を説明するためのタイミングチャートである。
【図９】図１の記録回路４の他の構成例を示すブロック図である。
【図１０】図９のプログラマブルディレイライン７３（７４）の構成例を示すブロック図である。
【図１１】図１０のプログラマブルディレイライン７３の動作を説明するためのタイミングチャートである。
【図１２】図１０の単位遅延素子８２の構成例を示す回路図である。
【図１３】図１０の遅延マトリクス８５の構成例を示すブロック図である。
【図１４】相変化ディスクの記録原理を説明するための図である。
【図１５】ダイレクトオーバライトを説明するための図である。
【図１６】従来の記録補償方法を説明するための図である。
【図１７】従来の記録補償を行う回路の一例の構成を示すブロック図である。
【符号の説明】
１  ディスク，  ２  スピンドルモータ，  ３  ピックアップ，  ４  記録回路，  ５  再生回路，  １１  マイコン，  １２  コントローラ，  １３  セレクタ，  １４  シフタ，  １５  ＲＡＭ，  １６  マルチパルス発生器，  １７，１８  プログラマブルディレイライン，  １９，２０  ＤＦＦ，  ２１  記録信号発生器，  ２２  ゲート回路，  ３１乃至３４  ＡＮＤゲート，  ３５，３６  ＮＯＲゲート，  ３７  インバータ（ＮＯＴゲート），  ３８  ＯＲゲート，  ３９，４０  ＡＮＤゲート，  ５１乃至５４  ＤＦＦ，  ５５  インバータ，  ５６，５７  ＡＮＤゲート，  ５８  ＯＲゲート，  ６１，６２  ＡＮＤゲート，  ７１，７２  セレクタ，  ７３，７４  プログラマブルディレイライン，  ８１  ＤＦＦ，  ８２  単位遅延素子，  ８３  ＯＲゲート，  ８４  セレクタ，  ８５  遅延マトリクス，  ８６  セレクタ，  ８７  ＮＯＲゲート，  ８８  ＲＳＦＦ
【図１】
0003748089.tif 000004
【図２】
0003748089.tif 000005
【図３】
0003748089.tif 000006
【図４】
0003748089.tif 000007
【図５】
0003748089.tif 000008
【図６】
0003748089.tif 000009
【図７】
0003748089.tif 000010
【図８】
0003748089.tif 000011
【図９】
0003748089.tif 000012
【図１０】
0003748089.tif 000013
【図１１】
0003748089.tif 000014
【図１２】
0003748089.tif 000015
【図１３】
0003748089.tif 000016
【図１４】
0003748089.tif 000017
【図１５】
0003748089.tif 000018
【図１６】
0003748089.tif 000019
【図１７】
0003748089.tif 000020