(57)【特許請求の範囲】
【請求項１】
動作タイミングを制御するクロック信号及びアドレス信号の取り込みを指示するアドレス取り込み信号により制御されるバーストカウンター回路において、前記クロック信号及び前記アドレス取り込み信号とは無関係に前記アドレス信号をデコードしデコード結果をそれぞれ対応するデコーダ出力端へ供給するデコーダ回路と、前記デコーダ出力端に対応してそれぞれ設けられた複数のレジスタ回路であってそれぞれ対応するレジスタ入力端に現れる信号を前記クロック信号に応答して保持しこれを対応するレジスタ出力端に供給する複数のレジスタ回路と、前記アドレス取り込み信号が活性状態である期間、前記各デコーダ出力端を対応する前記レジスタ回路のレジスタ入力端に接続する第１の手段と、前記アドレス取り込み信号が非活性状態である期間、前記各レジスタ回路のレジスタ出力端を他のレジスタ回路のレジスタ入力端に接続する第２の手段とを備え、前記各レジスタ回路のレジスタ出力端上の信号をバーストカウンター出力信号とし、前記アドレス信号の一部を保持する第３の手段をさらに備え、前記第２の手段は、前記第３の手段に保持された前記アドレス信号の前記一部が一方の論理レベルである場合は前記アドレス取り込み信号が非活性状態である期間、前記各レジスタ回路のレジスタ出力端を前記他のレジスタ回路のレジスタ入力端に接続し、前記第３の手段に保持された前記アドレス信号の前記一部が他方の論理レベルである場合は前記アドレス取り込み信号が非活性状態である期間、前記各レジスタ回路のレジスタ出力端を前記他のレジスタ回路とは異なるさらに他のレジスタ回路のレジスタ入力端に接続することを特徴とするバーストカウンター回路。
【請求項２】
前記第３の手段は、前記アドレス取り込み信号が活性状態である期間、前記クロック信号に応答して前記アドレス信号の一部を保持することを特徴とする請求項１記載のバーストカウンター回路。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、バースト転送機能付きの同期式メモリ回路のバーストアドレス発生回路に関し、特に高速動作かつ素子数の少ないバーストカウンター回路を内蔵した半導体メモリ回路に関する。
【０００１】
【従来の技術】
コンピュータシステムの高性能化の為にＣＰＵの速度動作に追従した高速データ転送方式としてバーストデータ転送方式がある。これは、同期式メモリにベースアドレスが与えられた後は、クロック信号（ＣＬＫと略す）によりメモリ内でアドレスが自動発生し、高速でデータを出力する方式である。このバースト信号発生のアドレスシーケンスは、メモリが使用されるシステムにより異なってくる。
【０００２】
現在、バースト機能を備えた高速メモリとしては、キャッシュメモリとして使われる同期式スタティック・ランダム・アクセスメモリ（ＳＲＡＭと略す）があり、バーストシーケンスはインターリーブ方式が使われる。表１にそのシーケンスを示す。
【０００３】
【表１】
0003748648.tif 000002
【０００４】
この場合は最下位ビットのＡｄｄ０とＡｄｄ１の２ビットがバーストアドレスであり、外部入力アドレスをベースにし、第１バーストサイクルではＡｄｄ０のみが逆相に変わり、第２バーストサイクルではＡｄｄ１のみが逆相に変わり、第３バーストサイクルはＡｄｄ０と１両方が逆相に変わるが、バーストサイクル中はＡｄｄ２以降はそのままのデータを保持する。この動作を実現する回路を以下に説明する。
【０００５】
第１の従来回路例を図２に示す。バーストアドレスＡｄｄ０とＡｄｄ１はそれぞれのレジスタ回路ＲＧに入力される。ＲＧは制御クロックＥＫの立ち上がりエッジによりＡｄｄデータを取り込んで出力する。そして、次のクロックエッジが来るまで出力データを保持する。この出力はインバータ回路により正／負の作動信号にされ、マルチプレクサＭＵＸ０によりどちらが選択され内部アドレス情報Ａ０になる。このＡ０とその反転信号である反転Ａ０がデコーダＤＥＣ１に入力され、この場合では１／４の選択信号としてＢ１〜Ｂ４の中の一本が選択されることになる。ＲＧを制御するＥＫは、外部入力のＣＬＫに同期した内部クロックＫと外部からのベースアドレス取り込みモード信号ＥとのＡＮＤ論理回路ＥＫＢにより発生する。ＫおよびＥは同時にバースト時のアドレス論理制御回路ＢＣＣ０にも入力され、Ｅがロウでバースト時にはＫに同期してＭＵＸ０の切り替えを制御する。ＢＣＣ０の回路構成は、Ｋの１サイクル毎にＡｄｄ０を反転させる信号と２サイクル毎にＡｄｄ１を反転させる信号を発生させるようなカウンター回路になっている。
【０００６】
動作について説明する。外部アドレス入力時は、ＥがハイになるのでＫと同様にＥＫが動き、ＲＧからクロックに同期してＡｄｄデータが取り込まれる。この時、ＭＵＸ０は固定で正論理を通過させているのでＡｄｄ０がそのままの論理でデコーダに入力されることになる。バーストアドレス発生時は、ＥがロウになるのでＥＫはロウ固定であり、レジスタの出力はバースト前の外部アドレス入力時の最後のデータを保持することになる。同時に、ＢＣＣ０がＭＵＸ０の切り替え信号をＫに同期して発生するので、Ａｄｄ０とＡｄｄ１のベースアドレスに対して反転Ａｄｄ０や反転Ａｄｄ１をインターリーブシーケンスで発生するバーストサイクルが実現できる。
【０００７】
次に、第２の従来例として入力レジスタの前にデコーダ回路を入れ、１／４選択を済ませた後の回路でバースト信号を発生させようとするものを示す。Ａｄｄ０およびＡｄｄ１によりデコードされる信号はＢ１〜Ｂ４の４本の信号でその中から１本が選択される。選択信号の変化は、インターリーブモードのバーストシーケンスでは表２のようになる。例えばＡｄｄ０とＡｄｄ１が共にロウの場合、外部入力時はＢ１が選択され、それに続くバーストサイクルではＢ２，Ｂ３，Ｂ４が順番に選ばれることになる。
【０００８】
【表２】
0003748648.tif 000003
【０００９】
このバーストカウンター回路を実現する従来の回路例を図４に示す。Ａｄｄ０とＡｄｄ１のそれぞれの正負信号Ａ０もしくは反転Ａ０とＡ１もしくは反転Ａ１を入力としたＮＯＲデコーダ回路ＤＥＣ１が４台あり、その出力Ｘ１〜Ｘ４がレジスタＲＧにそれぞれ入力される。このＲＧを制御するＥＫは第１の従来例と同様に外部アドレス入力信号Ｅとクロック同期信号ＫとのＡＮＤ論理ＥＫＢで発生する。ＲＧの出力Ｅ１〜Ｅ４はマルチプレクサＭＵＸを通って内部回路にＢ１〜Ｂ４として出力される、と同時にＫを制御信号とする第２のレジスタ回路ＲＧ１に入力され、これらの出力Ｂ１Ｒ〜Ｂ４Ｒはそれぞれ別のパスのＭＵＸの入力にもどる。例えばＥ２を入力とするＭＵＸはその他にＢ１ＲとＢ３Ｒの２本を入力として持っており、それらの切り替え信号束ＢＣはＦＢ，ＲＢ，ＥＢから成っている。ＢＣ発生信号ＢＣＣ２は、Ｅ１とＥ２のＯＲ論理出力であるＦＢと、Ｅ２とＥ４のＯＲ論理出力であるＲＢと、Ｅと同一論理のＥＢにより構成されている。
【００１０】
この回路の動作を説明する。２本のアドレスに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハイとなり選択され、他はロウで非選択の状態でＲＧに入力される。例えばＸ１が選択され、外部アドレス取り込み時でＥがハイとなると、ＣＬＫの立ち上がりエッジに同期して、ＥＫ信号がＲＧに入力されレジスタとしてＸ１〜Ｘ４のデータを取り込む。同時にＥ１〜Ｅ４に出力されるが、ＥＢがハイなので、Ｅ１の信号をそのままＢ１に出すようにＭＵＸは切り替わる。Ｂ１は次段デコーダなどの内部メモリ回路に信号を伝える。次にバーストモードに入るとＥがロウになり、ＥＫはロウ固定で動かないので入力レジスタデータであるＥ１〜Ｅ４は固定となる。Ｅ１が選択されてハイなのでＦＢがハイに、ＲＢやＥＢはロウとなりＭＵＸは、隣のパスからのフィードバック信号（Ｅ１の場合はＢ４Ｒ）に選択を切り替える。クロックＫにより前サイクルでのＢ１〜Ｂ４のデータはバーストカウンター用レジスタＲＧ１に取り込まれ、同時にＢ１Ｒ〜Ｂ４Ｒに出力されるので、この信号が隣のパスのＭＵＸを介してＢ１〜Ｂ４に出力される。外部アドレス取り込みの初期状態がＥ１もしくはＥ２選択の場合は、Ｂ１信号がＢ２に、Ｂ２信号がＢ３へと順方向にシフトするようにＦＢ信号でＭＵＸを切り替える。また、外部アドレス取り込みの初期状態がＥ２もしくはＥ４選択の場合は、Ｂ１信号はＢ４へ、Ｂ２信号がＢ１へと逆方向にシフトするようにＲＢ信号でＭＵＸを切り替える。このバーストモードでのシフトシーケンスは、図３のように順回りと逆回りで表され、表２で示したバーストカウンターのシーケンスを要求通り実現している。
【００１１】
【発明が解決しようとする課題】
説明してきた第１の従来例の回路は、入力レジスタＲＧの後にバーストカウンター用のＭＵＸを設け、更にその後にデコーダを通してＢ１〜Ｂ４として出力する。外部クロックに同期して内部が動き出すこのような同期式メモリの場合は、ＫからＢ１〜Ｂ４までのパスを高速にする必要があるが、この例ではＲＧの後にＭＵＸやデコーダが入るためにその部分での遅延時間が遅れとなって見えてきてしまう。これを改善したのが第２の従来例で、デコーダの部分を入力レジスタの前に移動し、ＲＧ出力後はＭＵＸを通してのみ出力されるようにしたのでデコーダ遅延分は高速化されることになる。しかしながら、ＲＧ出力のＥ１〜Ｅ４のデータによりレジスタの順回り、逆回りを制御しなければならないので、制御回路ＢＣＣ２への信号引き回しが負荷として増してしまう。更に、ＭＵＸ部分での遅延は残っている。また、バーストデータを蓄えるレジスタＲＧ１が４本のパスにそれぞれ必要となり、回路規模も非常に大きくなってしまう。
【００１２】
もう一つの高速化を阻害する問題点は、入力レジスタへ入る信号ＥＫを発生する論理バッファＥＫＢが必要なので、外部アドレス取り込み時にはこの部分での遅れも発生し、これは第１、第２の従来例に共通する問題点である。
【００１３】
【課題を解決するための手段】
本発明は上記の問題を解決するために、入力レジスタの出力が直接内部回路へ出力されるように、デコーダ回路に加えてバーストカウンター用のＭＵＸ回路をレジスタの前に移動する。更に、バーストカウンター用レジスタを省略し、入力レジスタにその役割を兼ねさせて素子数を削減する。また、この入力レジスタに入るクロック信号は内部クロック信号を直接入力するようにし、論理バッファを省略する。このようにクロックから出力までの回路段数を徹底して少なくする。
【００１４】
入力レジスタをバーストカウンターとしても動作させるために、その制御回路内にデコードされる前のアドレス入力信号の一部を入力として受け、順回り、逆回りを判断させる論理回路と、その外部アドレスとして取り込んだデータを保持するレジスタ回路を設ける。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
【００１６】
まず第１の実施の形態を図１を用いて説明する。Ａｄｄ０とＡｄｄ１のそれぞれの正負信号Ａ０，反転Ａ０とＡ１，反転Ａ１を入力としたＮＯＲ論理回路ＤＥＣ１が４台あり、その出力Ｘ１〜Ｘ４がそれぞれのマルチプレクサＭＵＸに入力され、その出力Ｍ１〜Ｍ４がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ４が内部メモリ回路に伝達される。ここで、ＲＧを制御するのは、外部クロックと同期した内部クロック信号Ｋである。ＭＵＸへの３本のデータ入力は例えばＢ１パスの場合、デコーダからのＸ１の他にＢ４およびＢ２出力からバッファを介したＢ４ＲおよびＢ２Ｒ信号のフィードバックパスから構成されている。この３種類の入力データの切り替え信号群はＢＣであり、これはＦＢ，ＲＢ，ＥＢの３本の信号から成り立っている。ＢＣを発生する制御回路がＢＣＣ１であり、これは、デコードされる前のアドレス信号Ａ０を取り込むレジスタ、それを制御するクロック信号ＥＫを発生するＫとＥを入力としたＡＮＤ論理バッファ回路、このレジスタの反転信号ＦＢおよび同相信号ＲＢを出力するためのバッファ回路、また、外部アドレス取り込み信号Ｅを同相信号ＥＢとして出力するバッファ回路から構成される。
【００１７】
次に動作について説明する。２本のアドレスに対応したデコード信号出力Ｘ１〜Ｘ４の内１本がハイとなり選択され、他はロウで非選択の状態でＭＵＸに入力される。例えば、Ａｄｄ０とＡｄｄ１が共にロウでＸ１が選択され、外部アドレス取り込み時でＥがハイとなると、ＢＣＣ１内でＫの立ち上がりエッジに同期してＥＫ信号が発生しＲＧに入力されレジスタにＡ０信号を取り込む。Ｅがハイになった時点でＥＢがハイになるので、それを受けたＭＵＸはその切り替え制御をＸ１〜Ｘ４を選択してＭ１〜Ｍ４に出力するパスにする。Ｍ１〜Ｍ４を入力とするＲＧは、Ｋのクロックエッジでデータを取り込み、Ｂ１〜Ｂ４に出力する。次のサイクルでバーストモードに入るとＥがロウになり、ＥＫはロウ固定で動かないのでＢＣＣ１内でのレジスタ内には、前サイクルである外部アドレス取り込み時のＡ０データが保持されている。Ｅがロウの場合、ＦＢもしくはＲＢのどちらかハイの方の信号に従い、ＭＵＸ内ではＢ１Ｒ〜Ｂ４Ｒのフィードバックデータを選択してＭ１〜Ｍ４に出力するパスが形成される。例えば、Ｍ１を発生するＭＵＸでは、ＦＢがハイの場合には、Ｂ４Ｒ信号がＭ１に、Ｂ１Ｒ信号がＭ２へと順方向にシフトするようにＭＵＸが切り替わる。また、ＲＢがハイの場合には、Ｂ２Ｒ信号がＭ１へ、Ｂ３Ｒ信号がＭ２へと逆方向にシフトするようにＭＵＸを切り替える。つまり、バーストシーケンスの順回り、逆回りの選択は、最下位ベースアドレスであるＡ０がロウかハイかで決まることになる。このことは表２のバーストカウンターのデコードシーケンスから明確であり、この規則性を利用してバースト制御回路を構成したのが本実施の形態である。
【００１８】
本実施の形態を構成する回路ブロックであるレジスタＲＧとマルチプレクサＭＵＸの一例を詳細に説明する。レジスタ回路を図５に示す。入力信号ＩＮがｐＭＯＳ（ｐ型ＭＯＳトランジスタ）Ｍ１とｎＭＯＳ（ｎ型ＭＯＳトランジスタ）Ｍ２のソース端子に接続され、それぞれのゲートは制御信号ＣＬＫとその逆相信号ＣＬＫＢが入力され、Ｍ１とＭ２のドレイン端子は接続され次段インバータＩＮＶ２に入力される。ＩＮＶ２の出力はＩＮＶ３に入力され、この出力がｎＭＯＳ・Ｍ３とｐＭＯＳ・Ｍ４から成る第２のトランスファ回路を介してＩＮＶ２の入力に接続されている。この時のそれぞれのゲートにはＣＬＫとＣＬＫＢが入力されている。ＩＮからＩＮＶ２の出力まででラッチ回路を構成しており、同様の回路がＭ５〜Ｍ８およびＩＮＶ４，５により構成され、ＩＮＶ２の出力を次段入力とし、ＩＮＶ４の出力をレジスタの出力であるＯＵＴとしている。前半のラッチ回路をマスターラッチ、後半のラッチ回路をスレーブラッチと呼ぶが、スレーブラッチのトランスファ回路Ｍ５〜Ｍ８に入力される信号ＣＬＫとＣＬＫＢの論理が逆になる点以外は、マスターラッチと論理上同一である。この回路は、ＣＬＫがロウからハイになる（ＣＬＫＢはハイからロウになる）切り替わりエッジで入力データをマスターラッチがラッチを掛けて取り込み、そのデータをスレーブラッチがスルーにすることで出力する。スレーブラッチはこの時までにラッチしていた前サイクルのデータをこの時点で初めて切り替える。ＣＬＫエッジがハイからロウになる場合は、マスター側データをスレーブ側がラッチするだけなのでレジスタ出力は変化しない。
【００１９】
マルチプレクサ回路を図６に示す。Ｘ１を入力とするインバータＩＮＶ６の出力にｎＭＯＳ・Ｍ１５とｐＭＯＳ・Ｍ１６が並列接続でトランスファ回路を構成し、それぞれのゲートにはＥＢとその逆相信号が入力され、出力はＩＮＶ８に入力され、この出力がＭＵＸの出力Ｍ１となっている。このトランスファ回路と同様にｐＭＯＳ・Ｍ１８とｎＭＯＳ・Ｍ１７を並列接続し、ゲートにそれぞれＥＢとその逆相信号を入れて、ＩＮＶ７の出力とＩＮＶ８の入力間に配置する。Ｂ４Ｒ入力には、ｎＭＯＳ・Ｍ１１およびｐＭＯＳ・Ｍ１２のトランスファを設け、ゲート入力としてＦＢおよびその逆相信号を入れ、出力をＩＮＶ７に入力接続する。同様に、Ｂ２Ｒ入力には、ｎＭＯＳ・Ｍ１３およびｐＭＯＳ・Ｍ１４のトランスファを設け、ゲート入力としてＲＢおよびその逆相信号を入れ、出力をＩＮＶ７に入力接続する。この回路はＥＢがハイの時、Ｍ１５，１６がオンし、Ｘ１の信号をＩＮＶ６，８を介してＭ１に出力する。ＥＢがロウの時は、Ｍ１７，１８がオンするのでＩＮＶ７，８を介してＭ１に出力されるがＦＢとＲＢにより前段のパスが異なる。ＦＢがハイの時は、Ｍ１１，１２がオンするためＢ４Ｒ信号がＭ１に出力され、ＲＢがハイの時は、Ｍ１３，Ｍ１４がオンするためＢ２Ｒ信号がＭ１に出力される。
【００２０】
このバーストカウンター回路と第２の従来回路例とで、入力Ｋから出力Ｂ１〜Ｂ４までの遅延時間を、論理ゲート段数で比較する。この時、レジスタ回路およびマルチプレクサ回路は図５および図６に示す回路と同一とし、トランスファ回路も論理ゲート１段として計算する。従来例が、外部アドレス入力時にＥＫＢで２段、ＲＧで２段、ＭＵＸで３段となり、合計７段になる。ＭＵＸ内のインバータ２段（ＩＮＶ６，ＩＮＶ８）は論理的には省略可能だが、ＲＧ出力Ｅ１〜Ｅ４にはＢＣＣ２への信号伝達用に負荷がつくため、ＭＵＸをトランスファ回路のみにし、Ｂ１〜Ｂ４の出力負荷を合わせてＲＧ出力が駆動するのは重すぎる。従って、インバータをバッファとして投入せざるを得ない。バースト動作時は、ＲＧ１で２段、ＭＵＸで４段となり合計６段と少なくなるが、外部アドレス入力時のパスが速度リミットすることは明らかである。これに対し、本実施の形態では、外部アドレス入力時でもバースト動作時でも共通で、ＲＧの２段のみとなる。これにより遅延時間は約半分に短縮される。同時に、レジスタ回路個数で見ると８個から５個に削減されておりレイアウト占有面積の削減にも効果がある。また、ＭＵＸがＲＧの前段に来るため、Ａｄｄ入力からＲＧ入力までのパスが長くなり、遅延時間を増す可能性があるが、ＲＧに入るＫに対するセットアップ時間内に入っていれば問題とならない。ＢＣＣ１に入力されるアドレス信号もＡ０の１本のみで実現できるので負荷が増えることの影響は非常に小さくできる。
【００２１】
次に第２の実施の形態を図７を用いて説明する。本実施の形態は、第１の実施の形態に対し、バースト制御回路およびマルチプレクサ回路を簡略化している。尚、図７において、回路構成的に第１の実施の形態と同一の部分は省略する。
【００２２】
バースト制御回路ＢＣＣ３には、第１の実施の形態におけるＦＢの発生部分しかない。マルチプレクサ回路ＭＵＸ１への制御信号は、ＢＣＣ３の出力であるＦＢと外部アドレス取り込み信号Ｅが直接入力される。ＦＢとその逆相信号をゲートに入力したｎＭＯＳ・Ｍ２１とｐＭＯＳ・Ｍ２２をトランスファ回路にして順回り時の隣のレジスタからのフィードバックＢ４Ｒを入力する。同様にＦＢとその逆相信号をゲートに入力したｐＭＯＳ・Ｍ２４とＭＭＯＳ・Ｍ２３をトランスファ回路にして逆回り時の隣のレジスタからのフィードバックＢ２Ｒを入力する。これら２組のトランスファ回路の出力を接続して第１段目の出力とする。この出力と、デコーダからの出力Ｘ１を入力とした同様の２組のトランスファ回路で構成し、ゲート信号にはＥを入力し、それぞれの出力を接続して出力Ｍ１とした。
【００２３】
回路動作を説明する。外部アドレス取り込み時にはＥがハイなので、Ｍ２５とＭ２６がオンし、Ｍ２７とＭ２８はオフになるので、Ｘ１入力がこのトランスファ回路を介して出力に伝わる。バーストモード時にはＥがロウなので、Ｘ１側のパスはオフとなり、Ｂ４ＲもしくはＢ２Ｒ側のパスがオンとなる。同様なトランスファ回路の切り替えはＦＢ信号でもなされるので、ＦＢがハイの時はＢ４Ｒが２段のトランスファを介して出力に信号が伝達される。ＦＢがロウの時はＢ２Ｒが出力される。マルチプレクサ内にバッファ回路としてインバータが挿入されていない。これはＭＵＸ１の出力はレジスタのみに入力されるので負荷が軽い為である。従来例の様に出力であるＢ１〜Ｂ４を駆動する場合、大きな次段回路や長配線が接続される場合が多く、トランスファ形式の回路のみでは波形が大きく鈍り、遅延時間を遅らせる。同時にＭＵＸ１出力のＭ１端子の負荷が軽いことは、トランスファ回路を形成するスイッチトランジスタのサイズを小さくする事が可能となる。これにより信号Ｅを直接ＭＵＸ１に入れることが可能となり、また、ＦＢ信号一本のみでＢ４Ｒ／Ｂ２Ｒ切り替え用のトランスファ回路を選択動作させることが可能となる。
【００２４】
次に第３の実施の実施の形態を図８を用いて説明する。本実施の形態では、第１の実施の形態に対し、マルチプレクサ回路のトランスファ回路を直列に２段接続することを無くし、１段のみで構成できるようにした。バースト制御回路ＢＣＣ４のＡ０データを取り込むレジスタの出力とその反転信号をそれぞれ入力とする２台のＮＯＲ論理回路を設け、それぞれの出力をＦＢ，ＲＢとする。それぞれのＮＯＲ論理のもう一方の入力信号は、外部アドレス取り込み制御信号Ｅであり、同時に、このＥはＦＢ，ＲＢと共に制御信号としてマルチプレクサＭＵＸ２に入力される。Ｅとその反転信号をゲート入力としたｎＭＯＳ・Ｍ３１とｐＭＯＳ・Ｍ３２をトランスファ回路として構成し、Ｘ１入力とＭ１出力との間に接続している。同様に、ＦＢおよびＲＢをゲート制御としたそれぞれのトランスファ回路をＢ４ＲおよびＢ２Ｒを入力として接続し、出力はＭ１に全て共通接続している。
【００２５】
動作について説明する。外部アドレス取り込み時はＥがハイになりＸ１のデータを出力Ｍ１に伝達する。この時、ＦＢ，ＲＢは両方ともロウなのでデータがぶつかることはありえない。バースト動作時には、ＥはロウとなりＸ１からのパスは切れる。ここで、ＢＣＣ４内のレジスタに保存されたＡ０のベースアドレスデータデータに基づきＦＢかＲＢのどちらか一方がハイになるので、Ｂ４ＲかＢ２Ｒのどちらかのデータが出力Ｍ１に伝達される。Ｂ４ＲやＢ２Ｒからのマルチプレクサ内のパスはトランスファスイッチ回路が１段のみであり、このパスの速度改善に効果が有る。また、Ｅ，ＦＢ，ＲＢのそれぞれの逆相信号をＭＵＸ２に供給するようにすれば、ＭＵＸ２内のインバータ回路は不要になるので、トランジスタ素子数６個のみで構成することも可能となる。
【００２６】
次にバーストアドレスを３ビットにした場合の例を説明する。外部アドレス入力をベースとして、バースト時には下位のＡｄｄ０，Ａｄｄ１，Ａｄｄ２のアドレスを内部生成する。インターリーブモードでのシーケンスを表３に示す。
【００２７】
【表３】
0003748648.tif 000004
【００２８】
本発明の目的に従い、このバーストカウンター回路をＡｄｄ０〜２のデコード後に設置すると、バースト時のデコードシーケンスは表４の様になる。バーストカウンター回路の選択信号Ｂ１〜８はこのような複雑な順番で選択されることになる。２ビットバースト時の順回り、逆回りに加えてＢ１〜４グループとＢ５〜８グループを切り替える動作が入ってくるので、このシーケンスを決定している因子にはＡｄｄ０に加えてＡｄｄ１があることがわかる。
【００２９】
【表４】
0003748648.tif 000005
【００３０】
この表に基づき構成したバーストカウンター回路を第４の実施の形態として図９に示す。Ａｄｄ０〜２のそれぞれの正負信号Ａ０〜２もしくは反転Ａ０〜２を入力としたデコーダ回路の出力Ｘ１〜Ｘ８がそれぞれのマルチプレクサＭＵＸ３に入力され、それぞれの出力がレジスタＲＧに入力され、その出力Ｂ１〜Ｂ８が内部メモリ回路に伝達される。ここで、ＲＧを制御するのは、外部クロックと同期した内部クロック信号Ｋである。ＭＵＸ３への５本のデータ入力は例えばＢ１パスの場合、デコーダからのＸ１の他にＢ８，Ｂ４，Ｂ２、Ｂ２出力からバッファを介したＢ８Ｒ，Ｂ４Ｒ，Ｂ２Ｒ、Ｂ２Ｒ信号のフィードバックパスから構成されている。この５種類のデータの切り替え信号はＢＣであり、これはＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２，ＥＢの５本の信号から成り立っている。第１の実施の形態で説明してきた３種類のデータを３本の制御信号で切り替えるマルチプレクサ回路と同様の考えで構成することができる。ＢＣを発生する制御回路がＢＣＣ５であり、デコードされる前のアドレス信号Ａ０およびＡ１を取り込むそれぞれのレジスタとそれを制御するクロック信号ＥＫを発生するＫとＥを入力としたＡＮＤ論理バッファ回路を有する。そして、これらレジスタの出力およびその反転信号を入力としたＮＯＲデコード論理回路を４台設け、その出力をＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２とする。Ｅは外部アドレス取り込み信号であり、バッファを介して同相信号ＥＢとしてＢＣＣ５から出力される。
【００３１】
次に動作について説明する。３本のアドレスに対応したデコード信号出力Ｘ１〜Ｘ８の内１本がハイとなり選択され、他はロウで非選択の状態でＭＵＸ３に入力される。例えば、Ａｄｄ０〜Ａｄｄ２が全てロウでＸ１が選択され、外部アドレス取り込み時でＥがハイとなると、ＢＣＣ５内でＫの立ち上がりエッジに同期してＥＫ信号が発生しＲＧに入力されレジスタにＡ０およびＡ１信号を取り込む。Ｅがハイになった時点でＥＢがハイになるので、それを受けたＭＵＸ３はその切り替え制御をＸ１〜Ｘ８を選択して出力するパスにする。このＭＵＸ３出力を入力とするＲＧは、Ｋのクロックエッジでデータを取り込み、Ｂ１〜Ｂ８に出力する。次のサイクルでバーストモードに入るとＥがロウになり、ＥＫはロウ固定となり、ＢＣＣ５のレジスタ内には前サイクル（外部アドレス取り込み時）のＡ０，Ａ１データが保持されている。Ｅがロウの場合、ＦＢ１，ＦＢ２，ＲＢ１，ＲＢ２の中で選択されハイになる信号に従い、ＭＵＸ３内ではＢ１Ｒ〜Ｂ８Ｒのフィードバックデータを選択してＲＧに出力するパスが形成される。例えば、Ｂ１を発生するパスのＭＵＸ３では、ＦＢ１がハイの場合には、Ｂ８Ｒ信号がＢ１に、Ｂ１Ｒ信号がＢ２へとシフトするようにＭＵＸ３が切り替わる。ＦＢ２がハイの場合には、Ｂ４Ｒ信号がＢ１へ、Ｂ１Ｒ信号がＢ２へと伝達される。ＦＢ１がハイの場合には、Ｂ２Ｒ信号がＢ１へ、Ｂ７Ｒ信号がＢ２へと伝達される。ＲＢ２がハイの場合には、Ｂ２Ｒ信号がＢ１へ、Ｂ３Ｒ信号がＢ２へと伝達される。このように、本発明のバーストカウンター回路は、バーストアドレス本数が増えた場合でも同様な考え方で応用することが容易であることがわかる。
【００３２】
次に第５の実施の形態を図１０を用いて説明する。本実施の形態では、第４の実施の形態に対し、バースト制御回路およびマルチプレクサ回路を簡略化している。バースト制御回路ＢＣＣ６には、Ａ０データ用レジスタとその反転信号ＦＢと、Ａ１データ用レジスタとその反転信号ＦＢＢを発生する回路のみで構成されている。Ｂ１〜Ｂ８を出力するレジスタＲＧとそのフィードバック用信号Ｂ１Ｒ〜Ｂ８Ｒの部分は第４の実施の形態と同一だが、ＲＧ前のマルチプレクサが、２本の信号を選択する回路ＭＵＸ４の３段直列接続で構成されている。Ｂ１出力パスを例にすると、Ｂ４ＲとＢ８Ｒを入力とする１段目のＭＵＸ４は切り替え信号がＦＢＢであり、その出力とＢ２Ｒを入力とする２段目のＭＵＸ４は切り替え信号がＦＢであり、更にその出力とＸ１を入力とする３段目のＭＵＸ４は切り替え信号がＥになっている。外部アドレス取り込み時でＥがハイの時にはＸ１〜Ｘ８をＲＧに取り込み、バースト時でＥがロウの時には、まずＡ０ベースアドレスによりＦＢが決まるがこれがハイの時は順回り、ロウの時は逆回りになる機能は２ビットバースト時と同様である。しかし、Ａ１ベースアドレスによりＦＢＢが変化し、ハイに対しロウの時はＢ１，Ｂ２のペアがＢ３，Ｂ４のペアと順番が入れ替わり、Ｂ５，Ｂ６のペアがＢ７，Ｂ８のペアと順番が入れ替わるようなシーケンスの変化を起こす。この切れ換えを追加することでマルチプレクサのバーストシーケンスは表４に一致するようになる。この方式だと制御信号線の本数が少なくて済む利点がある。
【００３３】
【発明の効果】
以上説明してきた通り、本発明では、バースト用アドレスのデコード論理回路の後に入力レジスタ回路を設置する高速信号出力を目的としたメモリ回路において、このレジスタにバーストカウンター用レジスタとしての機能も併せ持たせる。クロック入力は直接このレジスタに入力され、レジスタ出力が直接内部メモリに伝わるようにし、この出力は同時に各レジスタ前に設けたマルチプレクサ回路を介して別のレジスタにフィードバックされるようにした。このマルチプレクサのスイッチ制御でバーストシーケンスを実現するが、この制御信号はデコードされる前のバースト用アドレス信号の一部を使って発生するようにした。
【００３４】
このようにすることで、クロックから内部メモリ回路へのデータ出力パスの段数を７段から２段に大幅に削減できる。これは、マルチプレクサ回路をこのクリティカルパスからはずした為で、遅延時間は約半分まで大幅に短縮できる。マルチプレクサをレジスタ前段に設置したので、このパスはレジスタのセットアップ時間中に動作しなければならないがほとんど問題にはならない。これはマルチプレクサ出力の負荷はレジスタだけで軽い点、マルチプレクサ制御回路に入力されるアドレス信号も４本から１本に削減され負荷は非常に小さくてすむ点に由来する効果である。
【００３５】
回路素子数においてもレジスタを入力用とバースト用に分離する必要がなくなるので、レジスタ回路台数で８個から５個に削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のバーストカウンター回路図。
【表１】インターリーブバーストのアドレス変化シーケンス。
【表２】バーストカウンターのデコード出力変化のシーケンス。
【図２】第１の従来例を示すバーストカウンター回路図。
【図３】デコード出力のバースト時の信号伝達模式図。
【図４】第２の従来例を示すバーストカウンター回路図。
【図５】代表的なレジスタ回路図。
【図６】代表的なマルチプレクサ回路図。
【図７】本発明の第２の実施の形態のバースト制御回路図。
【図８】本発明の第３の実施の形態のバースト制御回路図。
【表３】３ビットインターリーブバーストでのアドレス変化。
【表４】３ビットバーストのデコード出力変化のシーケンス。
【図９】本発明の第４の実施の形態のバーストカウンター回路図。
【図１０】本発明の第５の実施の形態のバーストカウンター回路図。
【符号の説明】
Ａｄｄ０〜２    バースト用アドレス入力
Ａ０，Ａ１    内部アドレス信号
Ｘ１〜８    デコーダ出力信号
Ｂ１〜８    バーストカウンター出力信号
Ｂ１Ｒ〜Ｂ８Ｒ    バースト用出力フィードバック信号
Ｍ１〜４    マルチプレクサ出力信号
Ｅ１〜４    入力レジスタ出力信号
ＢＣ，ＦＢ，ＲＢ，ＥＢ    バースト制御信号
ＣＬＫ，Ｋ，ＥＫ    内部クロック信号
Ｅ    外部アドレス取り込み信号
ＭＵＸ    マルチプレクサ回路
ＤＥＣ    デコーダ回路
ＲＧ    レジスタ回路
ＢＣＣ    バースト制御信号発生回路
ＥＢＫ    クロック論理バッファ
ＩＮＶ    インバータ
Ｍ１〜３６    ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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