(57)【特許請求の範囲】
【請求項１】
それぞれ有効または無効の表示ビットを有するセル入力データが入力される複数の入力線毎に設けられて該セル入力データを処理する直列／並列変換部を含む複数の機能ブロックのうちの直列／並列変換部に、動作用クロックを供給するクロック信号供給装置であって、
前記入力線毎に設けられ、該入力線に入力されるセル入力データからクロック信号と同期信号を抽出する複数の同期検出部と、
前記複数の同期検出部で抽出されたクロック信号に基づいてマスタクロック信号を生成するマスタクロック生成部と、
前記入力線毎に設けられ、該入力線に入力されるセル入力データが有効の表示ビットを有しているときに、対応する前記同期検出部から与えられる前記同期信号に従って対応する前記機能ブロックの直列／並列変換部に、前記マスタクロック信号を前記動作用クロックとして供給する複数のクロック信号供給回路とを、
備えたことを特徴とするクロック信号供給装置。
【請求項２】
前記セル入力データは、非同期転送モード通信網におけるセル形式で構成され、かつ、前記複数の機能ブロックは、該非同期転送モード通信網における伝送装置または交換機内の論理処理を行う論理回路であることを特徴とする請求項１記載のクロック信号供給装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、非同期転送モード（Asynchronous Transfer Mode、以下、「ＡＴＭ」という）通信網の交換機等において、直列データを処理する交換機内の複数の機能ブロックに対して、必要に応じてクロック信号を供給するクロック信号供給装置に関するものである。
【０００２】
【従来の技術】
電子機器のクロック信号の周波数は、処理内容の高度化と処理速度の高速化に伴って高くなり、クロックノイズによる電子機器の誤動作や、消費電力の増加が問題となってきている。このため、ノイズや消費電力の低減を目的とし、電子機器を構成する複数の機能ブロックに対し、その機能ブロックが論理処理に関与している時だけ、クロック信号の供給を行うクロック信号制御が行われている。
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平４−３０２０１４号公報
図２は、前記文献に記載された従来の論理回路駆動装置の構成図である。
この論理回路駆動装置は、一連の論理処理を行うための複数の機能ブロック１，２，３を有している。機能ブロック１には、動作情報信号４ａが与えられ、この動作情報信号４ａによって機能ブロック１が所定の論理動作を行うと、その処理の過程で動作情報信号４ｂが出力される。機能ブロック２には、動作情報信号４ｂが与えられ、この動作情報信号４ｂによって機能ブロック２が所定の論理動作を行うと、その処理の過程で動作情報信号４ｃが出力される。更に、機能ブロック３には、動作情報信号４ｃが与えられ、この動作情報信号４ｃによって機能ブロック２が所定の論理動作を行うようになっている。
【０００３】
また、この論理回路駆動装置はシーケンスコントローラ５を有しており、機能ブロック１〜３から、このシーケンスコントローラ５に対して、それぞれステータス情報信号６ａ，６ｂ，６ｃが与えられるようになっている。一方、シーケンスコントローラ５には、マスタクロック信号７が与えられている。そして、機能ブロック１〜３からのステータス情報信号６ａ〜６ｃに応じて、それぞれクロック信号ＣＬＫを含む複数の信号からなる動作用信号８ａ，８ｂ，８ｃが、機能ブロック１〜３に与えられるようになっている。
更に、各機能ブロック１〜３には、共通のリセット信号９が与えられるようになっている。
このような論理回路駆動装置において、動作情報信号４ａが入力されていない時は、機能ブロック１は動作せず、動作情報信号４ｂ及びステータス情報信号６ａは、出力されない。従って、シーケンスコントローラ５から機能ブロック１に対して動作用信号８ａは与えられず、クロック信号ＣＬＫの供給も停止されている。機能ブロック２，３も、同様に動作情報信号４ｂ，４ｃが入力されていないので動作せず、かつクロック信号ＣＬＫの供給も停止されている。
【０００４】
ここで、動作情報信号４ａが機能ブロック１に入力されると、この機能ブロック１が動作を開始し、ステータス情報信号６ａをシーケンスコントローラ５に出力する。シーケンスコントローラ５は、ステータス情報信号６ａに基づいて動作用信号８ａを機能ブロック１に出力する。機能ブロック１は、動作用信号８ａ中のクロック信号ＣＬＫの供給により所定の論理動作を行い、その処理過程で動作情報信号４ｂを機能ブロック２に出力する。動作情報信号４ｂが与えられた時の機能ブロック２の動作は、機能ブロック１の動作開始時の動作と同様である。
このように、各機能ブロック１，２は、それぞれの処理過程において次に起動させる機能ブロック２，３に対して動作情報信号４ｂ，４ｃを与える。また、動作情報信号４ａ〜４ｃによって起動された機能ブロック１〜３は、シーケンスコントローラ５に対してステータス情報信号６ａ〜６ｃを出力し、このシーケンスコントローラ５からクロック信号ＣＬＫを受取って、それぞれ所定の論理動作を行うようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の論理回路駆動装置では、次のような課題があった。
即ち、各機能ブロック１〜３は、前段の機能ブロック等から動作情報信号４ａ〜４ｃが与えられて動作を開始する。このため、各機能ブロック間に時間的な動作の順序が決められていない場合には、適用することができなかった。
例えば、ＡＴＭ交換機等のように、動作情報信号４ａが入力されず伝送されてきた情報にのみ応じて処理を行うような装置においては、起動させる機能ブロックやその起動順序が処理すべき情報によって異なるので、有効なクロック信号制御を行うことが困難であった。
本発明は、前記従来技術が持っていた課題を解決し、処理すべき情報に基づいてクロック信号の供給を制御することができるクロック信号供給装置を提供するものである。
【０００６】
【課題を解決するための手段】
前記課題を解決するため、本発明は、それぞれ有効または無効の表示ビットを有するセル入力データが入力される複数の入力線毎に設けられて該セル入力データを処理する直列／並列変換部を含む複数の機能ブロックのうちの直列／並列変換部に、動作用クロックを供給するクロック信号供給装置を次のように構成している。
即ち、このクロック信号供給装置は、前記入力線毎に設けられ、該入力線に入力されるセル入力データからクロック信号と同期信号を抽出する複数の同期検出部と、前記複数の同期検出部で抽出されたクロック信号に基づいてマスタクロック信号を生成するマスタクロック生成部と、前記入力線毎に設けられ、該入力線に入力されるセル入力データが有効の表示ビットを有しているときに、対応する前記同期検出部から与えられる前記同期信号に従って対応する前記機能ブロックの直列／並列変換部に、前記マスタクロック信号を前記動作用クロックとして供給する複数のクロック信号供給回路とを備えている。
【０００７】
本発明によれば、以上のようにクロック信号供給回路を構成したので、次のような作用が行われる。
例えば、ＡＴＭ通信網におけるセル等の入力データが装置内の機能ブロックに与えられると、その機能ブロックに対応して設けられたクロック信号供給回路にも同じ入力データが与えられる。クロック信号供給回路には、入力データとともに、この入力データの開始タイミングを示す同期信号も入力される。クロック信号供給回路では、入力データの表示ビットに基づいて該入力データが有効か無効かの判定が行われ、有効と判定されたときに、同期信号に従って対応する機能ブロックの直列／並列変換部に、動作用クロックとしてマスタクロック信号が供給される。
【０００８】
【発明の実施の形態】
図１は、本発明の実施形態のクロック信号供給装置を有するＡＴＭ交換機の概略の構成図である。
このＡＴＭ交換機は、それぞれ１本の入力回線からセル入力データＣＩ１，ＣＩ２，…，ＣＩｍが与えられる同期検出部１１１，１１２，…，１１ｍを有している。セル入力ＣＩｉ（但し、ｉ＝１〜ｍ）は、例えば、１バイトの制御データと、それに続くＡＴＭセル形式の５３バイト（即ち、４２４ビット）の直列データで構成されている。ＡＴＭセルの最初の５バイトがデータの宛先等の制御情報を含むヘッダ部、残りの４８バイトが通信の相手側に伝送すべき情報を有するペイロード部となっている。また、制御データの先頭のビットは、この入力データが有効であるか無効であるかを識別するための表示ビットとなっている。表示ビットの論理値は、例えば、入力データが有効の場合“１”、無効の場合“０”に設定されている。
各同期検出部１１ｉは、それぞれ入力されたセル入力データＣＩｉからクロック信号ＣＫｉを抽出して、マスタクロック生成部１２へ出力するとともに、セル入力データＣＩｉの先頭を検出して、このセル入力データＣＩｉと同一形式の入力データＤＩｉと、この入力データＤＩｉの開始タイミングを示す同期信号ＳＹＮｉとを出力する機能を有している。同期信号ＳＹＮｉは、入力データＤＩｉの先頭のビット、即ち表示ビットのタイミングで、“１”になり、その他の期間には“０”となる１ビット幅のパルス信号である。
マスタクロック生成部１２は、各同期検出部１１ｉから与えられたクロック信号ＣＫｉの内から、予め定められた優先順位に基づいて有効なクロック信号を１つだけ選択し、ＡＴＭ交換機の処理の基準となる共通のマスタクロック信号ＭＣとして、装置内の各回路へ供給するものである。
【０００９】
同期検出部１１ｉから出力された入力データＤＩｉは、機能ブロック（例えば、直列／並列変換部、以下「Ｓ／Ｐ変換部」という）１３ｉへ与えられている。Ｓ／Ｐ変換部１３ｉは、直列に入力されたデータを並列信号に展開する回路であり、その複数の出力側がそれぞれ複数のスイッチ部１４１，１４２，…，１４ｎの入力側に接続されている。各スイッチ部１４ｊ（但し、ｊ＝１〜ｎ）は、入力側の複数（ｍ本）の信号線に与えられたデータを、出力側の複数（ｍ本）の信号線へ切替えて出力するものである。
スイッチ部１４ｊの出力側の複数の信号線は、それぞれ並列／直列変換部（以下、「Ｐ／Ｓ変換部」という）１５１，１５２，…，１５ｍの入力側に接続されている。Ｐ／Ｓ変換部１５ｉは、入力側の複数の信号線に並列に与えられた信号を直列信号に変換して出力するものである。そして、各Ｐ／Ｓ変換部１５１，１５２，…，１５ｍから、それぞれの出力回線に対してセル出力データＣＯ１，ＣＯ２，…，ＣＯｍが出力される。
一方、各同期検出部１１ｉから出力される入力データＤＩｉ及び同期信号ＳＹＮｉと、マスタクロック生成部１２から出力されるマスタクロック信号ＭＣは、クロック信号供給装置２０に与えられている。クロック信号供給装置２０は、複数の同期検出部１１１〜１１ｍに対応して設けられた同一構成のクロック信号供給回路２０１，２０２，…，２０ｍを有しており、同期検出部１１ｉからの入力データＤＩｉ及び同期信号ＳＹＮｉが、クロック信号供給回路２０ｉに与えられている。そして、各クロック信号供給回路２０１〜２０ｍから、各Ｓ／Ｐ変換部１３１〜１３ｍに対して、それぞれ処理に必要な期間のみクロック信号ＣＬＫ１，ＣＬＫ２，…，ＣＬＫｍが供給されるようになっている。
【００１０】
図３は、図１中のクロック信号供給装置２０の構成図である。
このクロック信号供給装置２０は、複数のクロック信号供給回路２０１，２０２，…，２０ｍを有しており、これらは同一の回路構成となっている。
例えば、クロック信号供給回路２０１は、ステータス発生手段２１を構成する２入力論理積ゲート（以下、「ＡＮＤ」という）２２、セット・リセット型のフリップフロップ（以下、「ＦＦ」という）２３、及びタイマ２４と、クロック制御手段である２入力ＡＮＤ２５とで構成されている。
ＡＮＤ２２の一方の入力端子と、機能ブロックであるＳ／Ｐ変換部１３１のデータ入力端子Ｄには、入力データＤＩ１が共通に与えられるようになっている。ＡＮＤ２２の他方の入力端子には、入力データＤＩ１の開始タイミングを示す同期信号ＳＹＮ１が与えられるようになっている。そして、ＡＮＤ２２の出力側は、ＦＦ２３のセット端子Ｓに接続されている。
【００１１】
ＦＦ２３は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有しており、セット端子Ｓの入力信号が“１”になると出力端子Ｑの出力信号が“１”になり、リセット端子Ｒの入力信号が“１”になると出力端子Ｑの出力信号が“０”になる回路である。ＦＦ２３の出力端子Ｑには、タイマ２４の入力側が接続されている。タイマ２４は、入力側に与えられる信号が“１”となっている間、計時を行い、所定の時間が経過したときに、その出力側に論理値“１”のタイムアウト信号ＴＯを出力する機能を有している。タイマ２４の出力側は、ＦＦ２３のリセット端子Ｒに接続されている。
ＦＦ２３の出力端子Ｑには、更に、ＡＮＤ２５の一方の入力端子が接続されている。また、ＡＮＤ２５の他方の入力端子には、マスタクロック信号ＭＣが与えられている。そして、ＡＮＤ２５の出力側は、Ｓ／Ｐ変換部１３１のクロック端子Ｃに接続されている。
【００１２】
図４は、図３のクロック信号供給装置２０の動作を示すタイムチャートである。以下、図４を参照しつつ動作を説明する。
図４の時刻ｔ１において、ＡＮＤ２２の入力側に与えられている入力データＤＩ１と同期信号ＳＹＮ１が同時に活性化されて“１”になると、この入力データＤＩ１は有効な入力データであると判定されて、ＡＮＤ２２の出力信号が“１”になる。これにより、ＦＦ２３の出力端子Ｑから出力されるステータス信号ＳＴＡ１は、活性化されて“１”になる。ステータス信号ＳＴＡ１が“１”になると、タイマ２４が起動されるとともに、ＡＮＤ２５のゲートが開かれる。これにより、ＡＮＤ２５を介してＳ／Ｐ変換部１３１のクロック端子Ｃに、マスタクロック信号ＭＣがクロック信号ＣＬＫ１として供給される。そして、Ｓ／Ｐ変換部１３１は、クロック信号ＣＬＫ１に基づいて所定の論理動作を開始する。
時刻ｔ１に起動されたタイマ２４は計時を行い、Ｓ／Ｐ変換部１３１の処理のために予め定められた時間が経過したときに、その出力側のタイムアウト信号ＴＯ１を活性化して“１”にする。
【００１３】
時刻ｔ２において、タイムアウト信号ＴＯ１が“１”になると、ＦＦ２３はリセットされ、その出力側のステータス信号ＳＴＡ１は“０”になる。ステータス信号ＳＴＡ１が“０”になると、ＡＮＤ２５は閉じられ、Ｓ／Ｐ変換部１３１に対するクロック信号ＣＬＫ１の出力は停止される。更に、ステータス信号ＳＴＡ１が“０”になるとタイマ２４の動作は停止し、時刻ｔ３において、このタイマ２４の出力信号は“０”となり、初期状態に復旧する。
一方、時刻ｔ４において同期信号ＳＹＮ１が“１”になったときに、入力データＤＩ１が“０”であると、この入力データＤＩ１は無効な入力データであると判定されて、ＡＮＤ２２の出力信号は“０”となり、ＦＦ２３はセットされず、ステータス信号ＳＴＡ１は“０”の状態を持続する。これにより、Ｓ／Ｐ変換部１３１に対するクロック信号ＣＬＫ１の出力は停止されたままとなる。
このように、本実施形態のクロック信号供給装置２０は、各Ｓ／Ｐ変換部１３ｉ毎に、入力データＤＩｉの有効／無効を判定して有効データの時にのみ、このＳ／Ｐ変換部１３ｉの処理に必要な時間だけクロック信号ＣＬＫｉを供給するように制御するクロック信号供給回路２０ｉを有している。そのため、不必要なクロック信号ＣＬＫがＳ／Ｐ変換部１３ｉ等の機能ブロックに供給されることがなくなる。これにより、クロックノイズを減少させることができるとともに、不必要な論理動作が停止されることにより、消費電力の低減が可能となる。
【００１４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  図１は、ＡＴＭ交換機への適用例を示したが、ＡＴＭ伝送装置に対しても適用可能である。また、同期通信網や、パケット通信網等の、ＡＴＭ以外の通信網についても、同様に適用可能である。
（ｂ）  ステータス発生手段２１、及びクロック制御手段２５は、図３の回路構成に限定されず、同様の機能を有する回路であれば、どのような回路構成でも良い。
（ｃ）  図１において、Ｓ／Ｐ変換部１３１等の機能ブロックへの入力データＤＩ１等は１本の信号線で直列に与えられるようになっているが、例えば、８本の信号線を用いてバイト単位で直列に与えるようにしても良い。その場合、特定の１本の信号線の先頭ビットが、入力データＤＩ１等の有効／無効を示す表示ビットとなる。
（ｄ）  図３の回路は、正論理で構成されているが、負論理で構成してもよい。
【００１５】
【発明の効果】
以上詳細に説明したように、本発明によれば、各機能ブロックに直列に入力される入力データの有効／無効を判定し、有効データの場合にのみその処理に必要な動作用クロックを供給するクロック信号供給回路を有している。これにより、各機能ブロックには、必要なときにのみクロック信号が与えられるようになり、不必要なクロック信号によるノイズと消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態のクロック信号供給装置を有するＡＴＭ交換機の概略の構成図である。
【図２】従来の論理回路駆動装置の構成図である。
【図３】図１中のクロック信号供給装置の構成図である。
【図４】図３のクロック信号供給装置の動作を示すタイムチャートである。
【符号の説明】
１３１〜１３ｍ          Ｓ／Ｐ変換部
２０                    クロック信号供給装置
２０１〜２０ｍ          クロック信号供給回路
２１                    ステータス発生手段
２２，２５              ＡＮＤ（論理積ゲート）
２３                    ＦＦ（フリップフロップ）
２４                    タイマ
ＣＬＫ１〜ＣＬＫｍ      クロック信号
ＤＩ１〜ＤＩｍ          入力データ
ＭＣ                    マスタクロック信号
ＳＴＡ１〜ＳＡＴｍ      ステータス信号
【図１】
0003773617.tif 000002
【図２】
0003773617.tif 000003
【図３】
0003773617.tif 000004
【図４】
0003773617.tif 000005