(57)【特許請求の範囲】
【請求項１】
入力端子に接続された第１の乗算器と、該第１の乗算器の出力信号が加算入力端子に供給されると共に量子化器の出力信号が減算入力端子に供給される第１の減算器と、該第１の減算器の出力信号が供給される第１の積分器と、該第１の積分器の出力信号が供給される第２の乗算器と、該第２の乗算器の出力信号と前記第１の積分器の出力信号とを選択する第１のセレクタと、該第１のセレクタで選択された信号が加算入力端子に供給されると共に第４のセレクタで選択された信号が減算入力端子に供給される第２の減算器と、該第２の減算器の出力信号が供給される第２の積分器と、該第２の積分器の出力信号又は０信号を選択する第５のセレクタと、該第５のセレクタの出力信号が供給される第３の乗算器と、第３の乗算器の出力信号が供給される第３の積分器と、該第３の積分器の出力信号が供給される第４の乗算器と、該第４の乗算器の出力信号又は０信号を選択する第６のセレクタと、該第６のセレクタの出力信号が加算入力端子に供給されると共に第１１の乗算器の出力信号が減算入力端子に供給される第３の減算器と、該第３の減算器の出力信号が供給される第４の積分器と、該第４の積分器の出力信号又は０信号を選択する第７のセレクタと、該第７のセレクタの出力信号が供給される第５の乗算器と、該第５の乗算器の出力信号が供給される第５の積分器と、前記第１の積分器の出力信号が供給される第６の乗算器と、前記第２の積分器の出力信号が供給される第７の乗算器と、前記第３の積分器の出力信号が供給される第８の乗算器と、前記第４の積分器の出力信号が供給される第９の乗算器と、それぞれ前記第５の積分器の出力信号が供給される第１０の乗算器及び前記第１１の乗算器と、前記第３の積分器の出力信号が供給される第１２の乗算器と、前記第６の乗算器の出力信号又は０信号を選択する第２のセレクタと、前記第７の乗算器の出力信号又は前記第２の積分器の出力信号を選択する第３のセレクタと、前記第２のセレクタの出力信号及び前記第３のセレクタの出力信号、並びに前記第８乃至第１０の乗算器の出力信号を加算する加算器と、該加算器の出力信号が供給される前記量子化器と、前記第１２の乗算器の出力信号又は前記量子化器の出力信号を選択する前記第４のセレクタと、前記入力端子に供給される入力信号のサンプリング周波数を検出する周波数検出手段と、前記入力信号のサンプリング周波数と最適次数との関係を示す第１のテーブルと、前記第１乃至第７のセレクタの選択状態と次数との関係を示す第２のテーブルと、前記サンプリング周波数の切替えに伴い、前記周波数検出手段で検出された新しいサンプリング周波数に応じて、前記第１及び第２のテーブルを参照して、最適な次数となるように前記第１乃至第７のセレクタの選択状態を決定する手段とを具備したことを特徴とする可変次数型デルタシグマ変調器。
【請求項２】
入力信号と第１の量子化誤差の遅延信号とを加算する第１の加算器と、該第１の加算器の出力信号が入力される第１の量子化器と、前記第１の加算器の出力信号から前記第１の量子化器の出力信号を減算して前記第１の量子化誤差を出力する第１の減算器と、該第１の減算器の出力信号を遅延して第１の量子化誤差の遅延信号を出力する第１の遅延回路と、前記第１の減算器の出力信号又は０信号を選択する第１のセレクタと、該第１のセレクタで選択された信号と第２の量子化誤差の遅延信号とを加算する第２の加算器と、該第２の加算器の出力信号が入力される第２の量子化器と、前記第２の加算器の出力信号から前記第２の量子化器の出力信号を減算して前記第２の量子化誤差を出力する第２の減算器と、該第２の減算器の出力信号を遅延して第２の量子化誤差の遅延信号を出力する第２の遅延回路と、前記第２の減算器の出力信号又は０信号を選択する第２のセレクタと、該第２のセレクタで選択された信号と第３の量子化誤差の遅延信号とを加算する第３の加算器と、該第３の加算器の出力信号が入力される第３の量子化器と、前記第３の加算器の出力信号から前記第３の量子化器の出力信号を減算して前記第３の量子化誤差を出力する第３の減算器と、該第３の減算器の出力信号を遅延して第３の量子化誤差の遅延信号を出力する第３の遅延回路と、前記第２の量子化器の出力信号とその遅延信号との差分信号を生成する第１の差分信号生成器と、前記第３の量子化器の出力信号とその遅延信号との差分信号を生成する第２の差分信号生成器と、前記第２の差分信号生成器の出力信号とその遅延信号との差分信号を生成する第３の差分信号生成器と、前記第１の量子化器の出力信号と前記第１の差分信号生成器の出力信号と前記第３の差分信号生成器の出力信号とを加算する加算器と、前記第１の加算器の入力信号のサンプリング周波数を検出する周波数検出手段と、該入力信号のサンプリング周波数と最適次数との関係を示す第１のテーブルと、前記第１及び第２のセレクタの選択状態と次数との関係を示す第３のテーブルと、前記サンプリング周波数の切替えに伴い、前記周波数検出手段で検出された新しいサンプリング周波数に応じて、前記第１及び第３のテーブルを参照して、最適な次数となるように前記第１及び第２のセレクタを制御する手段とを具備したことを特徴とする可変次数型デルタシグマ変調器。
【請求項３】
請求項１又は２記載の可変次数型デルタシグマ変調器を備えたＤＡ変換器。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、デルタシグマ変調器に関し、特にサンプリング周波数に対し最適な次数に切り替えることのできるデルタシグマ変調器に関する。
【０００２】
【従来の技術】
現在、携帯電話器、ＰＤＡ（携帯情報端末、Personal  Digital  Assistance)、ポータブル音楽再生等ではＤＡ変換器が多用されているが、このＤＡ変換器としてデルタシグマ変調器を備えたＤＡ変換器が広く知られている。このデルタシグマ変調器を備えたＤＡ変換器は、オーバーサンプリング回路とノイズシェーピング回路によって、１ビット量子化等のビット数の少ない量子化を行い、エイリアシング、量子化雑音及び低域のノイズを低減している。
【０００３】
前記ノイズシェーピング回路に用いられるデルタシグマ変調器において、ＳＮ比とデルタシグマ変調器の次数の間には、一例として図９に示すようにサンプリング周波数毎に特有の関係がある。図中、Ｘ軸はデルタシグマ変調器の次数、Ｙ軸はＳＮ比を表わす。
この図によると、サンプリング周波数が８ｋＨｚの場合、デルタシグマ変調器の次数が３次のときＳＮ比が５７ｄＢ程度で最大であり、次数が４次、５次と次数が上がるとＳＮ比は５５ｄＢ，４０ｄＢと低下する。
これに対し、サンプリング周波数が１６ｋＨｚの時はデルタシグマ変調器の次数が２次の時ＳＮ比は約６２ｄＢで、３次、４次になると、ＳＮ比は約７２，７３ｄＢと上がり、５次の時約６９ｄＢ程度と減少する。
更にサンプリング周波数が３２ｋＨｚの時は、デルタシグマ変調器の次数が２のとき、ＳＮ比は８０ｄＢ、次数が３次のとき上昇し、さらに４次、５次ではピークになり約９０ｄＢとなる。
これから明らかなように、サンプリング周波数によって、次数が大きくなると、ＳＮ比が増大したり、減少したりするものがあり、常に次数の高いものが、高いＳＮ比を与えるものではない。なお、図９は一例を示したもので、常に図９のパターンになるとは限らない。
【０００４】
従来、ＤＡ変換器に用いられるデルタシグマ変調器は、一定のサンプリング周波数を想定して設計していたためにその次数は固定されており、自由に変えることができなかった。しかし、近年携帯電話に見られるように、電話機を通話の音声モードを用いたり、ダウンロードした曲を出力するオーディオモードで用いたりすることがあって、ＤＡ変換器を異なる周波数で用いるケースが増大している。
この場合ＤＡ変換器をオーディオ帯域（２０ｋＨｚ）で使う場合には、前記の通りサンプリング周波数（４４．１ｋＨｚ）に合わせてＳＮ比を最大にするために、最適な次数である４次のデルタシグマ変調器または５次のデルタシグマ変調器を選択することになるが、このデルタシグマ変調器を音声を扱う低いサンプリング周波数（８ｋＨｚ）で使用すると、次数が２次または３次のデルタシグマ変調器に比較してＳＮ比が悪くなる。
逆に、モジュレータを低いサンプリング周波数（８ｋＨｚ）で使う場合に次数として最適な次数である３次のデルタシグマ変調器を選択することになるので、高いサンプリング周波数４４．１ｋＨｚで使用する時には、次数が４次，５次のものよりＳＮ比は悪くなる。
このように、サンプリング周波数と最適次数には一定の関係がある。例えば、サンプリング周波数が８ｋＨｚ、１６ｋＨｚ，３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚの時、それぞれ２次、４次、５次、４次（または５次）、５次が最適であることが明らかである。これを図６に示す。
【０００５】
【発明が解決しようとする課題】
上記問題に対処し、サンプリング周波数を変化させても常に最適な次数にするために、デルタシグマ変調器として、例えば、予め１次からｎ次までのデルタシグマ変調器を作っておいて、これを切り替えて選択できるようにすることが考えられる。しかし、このようなやり方では、回路規模が大きくなり、コストも高くなり、無駄が多い。また、次数切替えの操作に関して、サンプリング周波数の切替え時次数の切替えをその都度マニュアルで行うことは非常に煩わしく、誤操作が起こりやすい。
【０００６】
本発明は上記の問題を解決するためになされたもので、その目的はデルタシグマ変調器において、入力信号のサンプリング周波数が変化した時、新しいサンプリング周波数を検出して、これに最適な次数に自動的に切り替えることのできるデルタシグマ変調器を実現することである。
また、ノイズシェーパに可変次数のデルタシグマ変調器を用いることにより、使用するサンプリング周波数に対し最適なＳＮ比を有するＤＡ変調器を実現することである。
【０００７】
【課題を解決するための手段】
請求項１の発明は、入力端子に接続された第１の乗算器（１１１）と、該第１の乗算器（１１１）の出力信号が加算入力端子に供給されると共に量子化器（１０３）の出力信号が減算入力端子に供給される第１の減算器（１１２）と、該第１の減算器（１１２）の出力信号が供給される第１の積分器（１１３）と、該第１の積分器（１１３）の出力信号が供給される第２の乗算器（１１４）と、該第２の乗算器（１１４）の出力信号と前記第１の積分器（１１３）の出力信号とを選択する第１のセレクタ（Ｓ１）と、該第１のセレクタ（Ｓ１）で選択された信号が加算入力端子に供給されると共に第４のセレクタ（Ｓ４）で選択された信号が減算入力端子に供給される第２の減算器（１１５）と、該第２の減算器（１１５）の出力信号が供給される第２の積分器（１１６）と、該第２の積分器（１１６）の出力信号又は０信号を選択する第５のセレクタ（Ｓ５）と、該第５のセレクタ（Ｓ５）の出力信号が供給される第３の乗算器（１１７）と、第３の乗算器（１１７）の出力信号が供給される第３の積分器（１１８）と、該第３の積分器（１１８）の出力信号が供給される第４の乗算器（１１９）と、該第４の乗算器（１１９）の出力信号又は０信号を選択する第６のセレクタ（Ｓ６）と、該第６のセレクタ（Ｓ６）の出力信号が加算入力端子に供給されると共に第１１の乗算器（１３０）の出力信号が減算入力端子に供給される第３の減算器（１２０）と、該第３の減算器（１２０）の出力信号が供給される第４の積分器（１２１）と、該第４の積分器（１２１）の出力信号又は０信号を選択する第７のセレクタ（Ｓ７）と、該第７のセレクタ（Ｓ７）の出力信号が供給される第５の乗算器（１２２）と、該第５の乗算器（１２２）の出力信号が供給される第５の積分器（１２３）と、前記第１の積分器（１１３）の出力信号が供給される第６の乗算器（１２４）と、前記第２の積分器（１１６）の出力信号が供給される第７の乗算器（１２５）と、前記第３の積分器（１１８）の出力信号が供給される第８の乗算器（１２６）と、前記第４の積分器（１２１）の出力信号が供給される第９の乗算器（１２７）と、それぞれ前記第５の積分器（１２３）の出力信号が供給される第１０の乗算器（１２８）及び前記第１１の乗算器（１３０）と、前記第３の積分器（１１８）の出力信号が供給される第１２の乗算器（１２９）と、前記第６の乗算器（１２４）の出力信号又は０信号を選択する第２のセレクタ（Ｓ２）と、前記第７の乗算器（１２５）の出力信号又は前記第２の積分器（１１６）の出力信号を選択する第３のセレクタ（Ｓ３）と、前記第２のセレクタ（Ｓ２）の出力信号及び前記第３のセレクタ（Ｓ３）の出力信号、並びに前記第８乃至第１０の乗算器（１２６乃至１２８）の出力信号を加算する加算器（１３５乃至１３８）と、該加算器の出力信号が供給される前記量子化器（１０３）と、前記第１２の乗算器（１２９）の出力信号又は前記量子化器（１０３）の出力信号を選択する前記第４のセレクタ（Ｓ４）と、前記入力端子に供給される入力信号のサンプリング周波数を検出する周波数検出手段と、前記入力信号のサンプリング周波数と最適次数との関係を示す第１のテーブルと、前記第１乃至第７のセレクタ（Ｓ１乃至Ｓ７）の選択状態と次数との関係を示す第２のテーブルと、前記サンプリング周波数の切替えに伴い、前記周波数検出手段で検出された新しいサンプリング周波数に応じて、前記第１及び第２のテーブルを参照して、最適な次数となるように前記第１乃至第７のセレクタ（Ｓ１乃至Ｓ７）の選択状態を決定する手段とを具備したことを特徴とする可変次数型デルタシグマ変調器である。
請求項２の発明は、入力信号（Ｘ）と第１の量子化誤差（−Ｑ１）の遅延信号とを加算する第１の加算器（１）と、該第１の加算器（１）の出力信号（Ｕ１）が入力される第１の量子化器（２）と、前記第１の加算器（１）の出力信号（Ｕ１）から前記第１の量子化器（２）の出力信号（Ｙ１）を減算して前記第１の量子化誤差（−Ｑ１）を出力する第１の減算器（４）と、該第１の減算器（４）の出力信号を遅延して第１の量子化誤差（−Ｑ１）の遅延信号を出力する第１の遅延回路（５）と、前記第１の減算器（４）の出力信号（−Ｑ１）又は０信号を選択する第１のセレクタ（Ｓｅ１）と、該第１のセレクタ（Ｓｅ１）で選択された信号と第２の量子化誤差（−Ｑ２）の遅延信号とを加算する第２の加算器（６）と、該第２の加算器（６）の出力信号（Ｕ２）が入力される第２の量子化器（７）と、前記第２の加算器（６）の出力信号（Ｕ２）から前記第２の量子化器（７）の出力信号（Ｙ２）を減算して前記第２の量子化誤差（−Ｑ２）を出力する第２の減算器（１０）と、該第２の減算器（１０）の出力信号を遅延して第２の量子化誤差の遅延信号を出力する第２の遅延回路（１１）と、前記第２の減算器（１０）の出力信号（−Ｑ２）又は０信号を選択する第２のセレクタ（Ｓｅ２）と、該第２のセレクタ（Ｓｅ２）で選択された信号と第３の量子化誤差（−Ｑ３）の遅延信号とを加算する第３の加算器（１２）と、該第３の加算器（１２）の出力信号（Ｕ３）が入力される第３の量子化器（１３）と、前記第３の加算器（１２）の出力信号（Ｕ３）から前記第３の量子化器（１３）の出力信号（Ｙ３）を減算して前記第３の量子化誤差（−Ｑ３）を出力する第３の減算器（１６）と、該第３の減算器（１６）の出力信号（−Ｑ３）を遅延して第３の量子化誤差の遅延信号を出力する第３の遅延回路（１７）と、前記第２の量子化器（７）の出力信号（Ｙ２）とその遅延信号との差分信号を生成する第１の差分信号生成器（８）と、前記第３の量子化器（１３）の出力信号（Ｙ３）とその遅延信号との差分信号を生成する第２の差分信号生成器（１４）と、前記第２の差分信号生成器（１４）の出力信号とその遅延信号との差分信号を生成する第３の差分信号生成器（１５）と、前記第１の量子化器（２）の出力信号と前記第１の差分信号生成器（８）の出力信号と前記第３の差分信号生成器（１５）の出力信号とを加算する加算器（３及び９）と、前記第１の加算器（１）の入力信号（Ｘ）のサンプリング周波数を検出する周波数検出手段と、該入力信号のサンプリング周波数と最適次数との関係を示す第１のテーブルと、前記第１及び第２のセレクタ（Ｓｅ１及びＳｅ２）の選択状態と次数との関係を示す第３のテーブルと、前記サンプリング周波数の切替えに伴い、前記周波数検出手段で検出された新しいサンプリング周波数に応じて、前記第１及び第３のテーブルを参照して、最適な次数となるように前記第１及び第２のセレクタ（Ｓｅ１及びＳｅ２）を制御する手段とを具備したことを特徴とする可変次数型デルタシグマ変調器である。
請求項３の発明は、請求項１又は２記載の可変次数型デルタシグマ変調器を備えたＤＡ変換器である。
【０００８】
【発明の実施の形態】
図１は本発明の第１の実施形態であるデルタシグマ変調器を示すブロック図である。図において、加算器１はデジタル入力信号Ｘと後記量子化誤差−Ｑ１の遅延信号とを加算し、量子化器２は加算器１の出力が供給されて量子化信号Ｙ１を出力し、加算器３は量子化出力Ｙ１と後記加算器９の出力とを加算し、デルタシグマ変調出力Ｙを出力し、減算器４は前記加算器１の出力Ｕ１から量子化信号Ｙ１を減算し、第１の量子化誤差−Q1を出力し、遅延回路５は減算器４と加算器１の間に設けられ、前記量子化誤差−Q1の遅延信号を生成するものである。
【０００９】
加算器６は減算器４の出力である第１の量子化誤差−Ｑ１と後記減算器１０の出力を遅延して得た信号を加算して加算出力Ｕ２を出力し、減算器４の出力と０信号を供給する端子１８の出力を選択するセレクタＳｅ１が加算器６と減算器４の間に設けられる。量子化器７は加算出力Ｕ２を量子化し、量子化信号Ｙ２を出力し、差分信号生成器８は量子化信号Ｙ２とその遅延出力の差分信号を生成し、加算器９はこの差分信号と後記差分信号生成器１５からの信号とを加算し、減算器１０は加算器６の出力Ｕ２から量子化器７の出力Ｙ２を減算し、第２の量子化誤差−Q２を出力する。遅延回路１１は減算器１０と加算器６との間に設けられ、第２の量子化誤差−Ｑ２の遅延信号を生成する。
【００１０】
加算器１２は、減算器１０の出力である第２の量子化誤差−Ｑ２と後記減算器１６の出力を遅延した信号を加算し、加算出力Ｕ３を出力する。減算器１０の出力と０信号を供給する端子１９の出力を選択するセレクタＳｅ２は加算器１２と減算器１０の間に設けられる。量子化器１３は加算出力Ｕ３を量子化し、量子化信号Ｙ３を出力し、差分信号生成器１４は量子化信号Ｙ３とその遅延出力との差分信号を生成し、差分信号生成器１５は差分信号生成器１４からの信号とその遅延出力との差分信号を生成し、減算器１６は加算器１２の出力Ｕ３から量子化器７の出力Ｙ２を減算する。遅延回路１７は減算器１６と加算器１２との間に設けられ、第３の量子化誤差−Ｑ３の遅延信号を生成する。
【００１１】
この回路において、セレクタと次数の関係について説明する。セレクタＳｅ１を減算器４の出力側に接続し、セレクタＳｅ２を減算器１０の出力側に接続すると、３つの積分器からなる変調器となり３次のデルタシグマ変調器が構成される。また、セレクタＳｅ１を減算器４の出力側に接続し、セレクタＳｅ２を０信号を供給する端子１９に接続すると、この回路は加算器１２から遅延回路１７の回路ブロックが切断されるので、２次のデルタシグマ変調器が構成される。更に、セレクタＳｅ１及びＳｅ２が０信号を供給する端子１８，１９に接続されると加算器６から遅延回路１１に至る回路ブロックも切断されるので、１次のデルタシグマ変調器となる。
【００１２】
このように、量子化誤差を次段の積分器に供給する構成のデルタシグマ変調器では、量子化誤差を次段に伝える接続回路にセレクタを介在させることにより可変次数のデルタシグマ変調器を実現することができる。
この実施の形態においては、量子化誤差を次段の積分器に供給するタイプの３次のデルタシグマ変調器について説明した。同様にして量子化誤差を次段の積分器に供給して４次以上のデルタシグマ変調器を構成できるが、４次以上のデルタシグマ変調器においても同様に量子化誤差を次段の積分器に供給する接続部において、回路を断続するセレクタを設けることによって次数を可変にできることは明らかである。
【００１３】
図２は、本発明の第２の実施形態を示す５次のデルタシグマ変調器回路のブロックである。
図において１０１は入力端子、１０２は出力端子、１０３は量子化器、Ｓ１〜Ｓ７はセレクタ、１１１，１１４，１１７，１１９，１２２、１２４〜１３０は乗算器、１１２、１１５、１２０は減算器、１３５〜１３８は加算器、１１３、１１６、１１８、１２１、１２３は積分器、１３１〜１３４は０信号を供給する０端子（以下０出力端子という）であり、この変調器は以下のように構成されている。
入力端子１０１に乗算器１１１が接続され、その出力は減算器１１２の加算入力端子に供給され、減算器１１２からの信号は第１積分器１１３に供給され、積分器１１３の信号は乗算器１１４と乗算器１２４に供給される。第１積分器１１３の信号と乗算器１１４の信号はセレクタＳ１により選択され、選択された信号は減算器１１５の加算入力端子に入力される。減算器１１５は第２積分器１１６に接続され、更に第２積分器１１６の出力と第１の０出力端子１３１とがセレクタＳ５により選択され、セレクタＳ５の信号は乗算器１１７を経て第３積分器１１８に接続する。第３積分器１１８からの信号は乗算器１１９に供給され、乗算器１１９の出力と０入力端子１３２とがセレクタ６により選択され、その選択された信号は減算器１２０の加算入力端子に供給される。減算器１２０の信号は第４積分器１２１に供給され、その出力と０出力端子１３３とがセレクタＳ７により選択され、更に乗算器１２２を経て第５積分器１２３に入力される。積分器１２３からの信号は乗算器１２８を経て加算器１３６の第１の入力端子に入力し、加算器１３６からの信号は量子化器１０３を経て出力端子１０２に供給される。
【００１４】
量子化器１０３からの信号Ｙは減算器１１２の減算入力端子に供給される。また量子化器１０３からの信号と第３積分器１１８から乗算器１２９を経た信号とはセレクタＳ４より選択され、減算器１１５の減算入力端子に入力される。
第５積分器１２３の信号は乗算器１３０を経て減算器１２０の減算入力端子に帰還される。
【００１５】
更に、第１積分器１１３から乗算器１２４を経た信号と０入力端子１３４とは第２セレクタＳ２により選択され加算器１３５の入力端子に入力される。また、第２積分器１１６から乗算器１２５を経た信号と第２積分器１１６の信号とはセレクタＳ３により選択され、選択された信号は加算器１３５の入力端子に入力される。
さらに第３積分器１１８の信号は乗算器１２６を経て、前記加算器１３５の信号とともに加算器１３６に入力される。また、加算器１３６の信号は積分器１２１から乗算器１２７を経た信号と共に加算器１３７に入力される。最後に加算器１３７の出力信号は加算器１３８の第２の入力端子に入力される。
以上が図２の回路構成である。
【００１６】
次にこのデルタシグマ変調器において、セレクタを用いてその次数を切り替える点について説明する。ここで各セレクタのＮ端子、Ｆ端子について定義すると、セレクタＳ１について、Ｎ端子は乗算器１１４の出力端子であり、Ｆ端子は積分器１１３の出力端子をいう。
また、セレクタＳ２について、Ｎ端子は乗算器１２４の出力端子をいい、Ｆ端子は０出力１３４の出力端子をいう。
セレクタＳ３について、Ｎ端子は乗算器１２５の出力端子をいい、Ｆ端子は第２積分器１１６の出力端子をいう。
セレクタＳ４について、Ｎ端子は乗算器１２９の出力端子をいい、Ｆ端子は出力１０２端子をいう。
セレクタＳ５について、Ｎ端子は積分器１１６の出力端子をいい、Ｆ端子は０出力１３１端子を言う。
セレクタＳ６について、Ｎ端子は乗算器１１９の出力端子をいい、Ｆ端子は０出力１３２端子をいう。
セレクタＳ７について、Ｎ端子は積分器１２１の出力端子をいい、Ｆ端子は０出力１３３端子をいう。
【００１７】
このように定義した上で、図２においてセレクタ１〜７がＦ端子に接続している場合、図２を書き改めると図３のようになる。即ち、書き改めたデルタシグマ変調器は、入力端子１０１、乗算器１１１、加算器１１２、積分器１１３、加算器１１５、積分器１１６、量子化器１０３、出力端子１０２が縦続に接続され、出力Ｙが２つの加算器１１２、１１５に減算入力となってフィードバックされて構成される。このデルタシグマ変調器はフィードバックループ内に、積分器１１３、１１６が設けられていることから２次のデルタシグマ変調器である。
【００１８】
次に、セレクタＳ１〜Ｓ５がＮ端子に接続されて、セレクタＳ６，Ｓ７がＦ端子に接続される時、この場合の図２を書き改めると、図４のようになる。即ち新しいデルタシグマ変調器は、図３の２次のデルタシグマ変調器に、構成要素として乗算器１１７と積分器１１８が前記積分器１１６に縦続接続され、積分器１１８の出力が乗算器１２９を介して加算器に減算入力としてフィードバックされる。
また、積分器１１３と積分器１１６の出力はそれぞれ乗算器１２４、１２５を経て、加算器１３５に入力され、該加算器１３５の出力は乗算器１２６を経た積分器１１８の出力とともに加算器１３６に入力される。次に該加算器１３６の出力は量子化器１０３に供給され量子化出力Ｙを出力し、出力Ｙは加算器１１２に減算入力としてフィードバックしてなる。デルタシグマ変調器は、３つの積分器１１３、１１６、１１８を有するからデルタシグマ変調器の次数は３次である。
【００１９】
同様にセレクタＳ１〜Ｓ６がＮ端子に接続し、セレクタＳ７がＮ端子でオフの時はデルタシグマ変調器は積分器を４つ備え、４次のデルタシグマ変調器となる。  また、全てのセレクタＳ１〜Ｓ７がＮ端子に接続する場合、積分器を５つ有するから５次のデルタシグマ変調器となる。
【００２０】
これらをまとめると、図５の表のようになり、次数とセレクタの選択端子との関係を示すテーブルを作成することができる。
このように、本実施の形態においては、セレクタＳ１〜Ｓ７を設け、回路の接続関係を変化させることにより、回路規模を大きくすることなく可変次数のデルタシグマ変調器を実現できる。
【００２１】
図７は本発明の第３の実施形態であるサンプリング周波数の切替えに伴い自動的に最適次数に切替える制御手段を備えるデルタシグマ変調器を示す。図中、デルタシグマ変調器４０はセレクタ手段を有する可変次数の変調器であり、ＣＰＵ４１はサンプリング周波数に応じて最適次数の変調器を実現する制御を行い、サンプリング周波数検出部４２は現用の入力信号のサンプリング周波数の検知を行い、記憶装置４３はテーブルＭ及びテーブルＮを格納している。テーブルＭは図９に示される次数対ＳＮ比のグラフから作成されたサンプリング周波数とこれに最適な次数との組合せのテーブル（図９によれば、サンプリング周波数が８ｋＨｚ、１６ｋＨｚ，３２ｋＨｚ、４４．１ｋＨｚ、４８ｋＨｚの時、それぞれ２次、４次、５次、４次（または５次）、５次が最適であって、これをテーブルにすると図６のテーブルを作成できる。）であり、テーブルＮは、変調器の次数と複数の積分器の組合せを変更する手段による積分器の接続関係を示すテーブル（一例として、前記図５に示したデルタシグマ変調器の次数とセレクタの選択端子の接続関係を示すテーブルをあげることができる）である。
サンプリング周波数検出部４２は切替えた入力信号のサンプリング周波数を検出して、これをＣＰＵに通知する。ＣＰＵは、このサンプリング周波数と、記憶装置に記憶されている前記のテーブルＭを参照して、サンプリング周波数に最適な次数を決定し、次にこの次数のデルタシグマ変調器を実現するために前記テーブルＮに基づいてセレクタの接続関係を決定する。次にセレクタの接続関係を決定するための制御信号をデルタシグマ変調器４０に送り、可変次数のデルタシグマ変調器はこの信号に基づいて最適次数のデルタシグマ変調器を実現する。
なお、この実施の形態においてはサンプリング周波数検出部によりサンプリング周波数を検出する例を示したが、これに限定されるものではなく、サンプリング周波数を設定し、該設定したサンプリング周波数の数値を使うことを排除するものではない。
【００２２】
図８は本発明の第４の実施の態様を示すＤＡ変換器である。デジタル入力信号はオーバーサンプリング回路５０に入力され、該オーバーサンプリング回路はデジタル信号のサンプリング周波数を高め、その出力信号をノイズシェーパ５１に供給する。ノイズシェーパ５１は低域のノイズを下げ、波形整形回路５２、ＬＰＦ５３にノイズシェープ信号を供給する。波形整形回路５２、ＬＰＦ５３によって、デジタル信号はアナログ信号に変換される。ノイズシェーパ５１に、前記の可変次数のデルタシグマ変調器を用いることにより、使用するサンプリング周波数に対し最適なＳＮ比を有するＤＡ変調器を実現することができる。
【００２３】
【発明の効果】
請求項１又は２の発明によれば、入力信号のサンプリング周波数が変化した時、新しいサンプリング周波数を検出して、自動的にデルタシグマ変調器の次数を最適な次数に切り替えることができる。
請求項３の発明によれば、使用するサンプリング周波数に対し最適なＳＮ比を有するＤＡ変調器を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である可変次数デルタシグマ変調器の回路ブロック図である。
【図２】本発明の第２の実施形態である可変次数デルタシグマ変調器の回路ブロック図である。
【図３】本発明の第２の実施形態である可変次数のデルタシグマ変調器において全てのセレクタがＦ端子に接続された場合の等価回路ブロック図である。
【図４】本発明の第２の実施形態である可変次数のデルタシグマ変調器においてセレクタＳ１〜Ｓ５がＮ端子に接続され、加算器セレクタＳ６，Ｓ７がＦ端子に接続された場合の等価回路ブロック図である。
【図５】本発明の第２の実施形態である可変次数のデルタシグマ変調器において、セレクタの接続状態と次数の関係を記述したテーブルである。
【図６】サンプリング周波数と最適次数との関係を記述したテーブルである。
【図７】自動的に次数を切替える手段を有するデルタシグマ変調器である。
【図８】ＤＡ変換器のブロック図である。
【図９】サンプリング周波数ごとのデルタシグマ変調器の次数とＳＮ比との関係を示すグラフである。
【符号の説明】
１・・・加算器、２・・・量子化器、４・・・減算器、５・・・遅延回路、Ｓｅ・・・セレクタ、１１３，１１６，１１８，１２１，１２３・・・積分器、１１１、１１４、１１７・・・乗算器、Ｓ１〜Ｓ７・・・セレクタ、１３１〜１３４・・・０信号供給端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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