(57)【特許請求の範囲】
【請求項１】
各スイッチユニットが他のスイッチユニットに夫々対応する格納領域を有する記憶手段を含む複数のスイッチユニットを備えるスイッチング装置であって、
第１のスイッチユニットと第２のスイッチユニットを備え、
第１のスイッチユニットが第２のスイッチユニットにより出力するためのデータを受けたとき、上記第１のスイッチユニットは上記受けたデータを上記第１のスイッチユニットの記憶手段内の上記第２のスイッチユニットに対応する上記格納領域に格納する書き込みフェーズと、
上記第２のスイッチユニットが上記第１のスイッチユニットの記憶手段内の上記第２のスイッチユニットに対応する格納領域から上記格納されたデータを引き出し、上記データを出力する読み出しフェーズとを有するスイッチング装置。
【請求項２】
上記書き込みフェーズ中に、上記各スイッチユニットは同時に動作可能であり、上記各スイッチユニットは、上記他のスイッチユニットによる出力のため受けられたデータを、上記各スイッチユニットの記憶手段内の上記他のスイッチユニットに対応する格納領域に格納する請求項１記載の装置。
【請求項３】
上記読み出しフェーズ中に、２台以上の上記スイッチユニットが、別のスイッチユニットの記憶手段内の夫々に対応する格納領域から、その格納領域に格納された上記データを引き出すよう同時に動作可能である請求項１又は２記載の装置。
【請求項４】
上記各スイッチ手段に接続され、上記読み出しフェーズ中に使用するための複数のスイッチユニット−記憶手段の対を選択するため動作可能である制御手段を更に有し、
これにより、各対のスイッチユニットが、上記読み出しフェーズの間に、関係している対の中の上記記憶手段内の上記スイッチユニットに対応する格納領域から、格納されたデータを引き出すよう指定される、請求項３記載の装置。
【請求項５】
上記読み出しフェーズは、多数の読み出しサイクルからなり、上記制御手段は、同一の読み出しフェーズ中の別の読み出しサイクルに別のスイッチユニット−記憶手段の対を選択するため動作可能である、請求項３又は４記載の装置。
【請求項６】
上記制御手段は、同一の読み出しフェーズ中の二つ以上の読み出しサイクルに少なくとも一つの上記スイッチユニット−記憶手段の対を選択するため動作可能である、請求項３又は５のうちいずれか１項記載の装置。
【請求項７】
上記書き込みフェーズと読み出しフェーズは交番する請求項３乃至６のうちいずれか１項記載の装置。
【請求項８】
同一の読み出しフェーズの二つの読み出しサイクルの間に書き込みフェーズがある請求項５又は６記載の装置。
【請求項９】
上記制御手段は、装置内のトラヒックフローの条件に依存して上記スイッチユニット−記憶手段の対を選択するため動作可能である請求項３乃至８のうちいずれか１項記載の装置。
【請求項１０】
上記制御手段は、上記スイッチユニットの上記記憶手段の各格納領域に格納されたデータの量を監視するため動作可能なトラヒックフロー監視手段を含み、上記スイッチユニットの記憶手段の対の選択を行なうとき、上記監視された量を利用する請求項９記載の装置。
【請求項１１】
上記スイッチユニットを相互接続するバス手段を更に有し、
上記バス手段は、上記スイッチユニットと同数である複数の別々のバスラインユニットを有し、各スイッチユニットは全てのバスラインユニットに接続されているが、上記スイッチユニットの夫々の記憶手段は上記バスラインユニットの中の別々のバスラインユニットだけに接続されている、請求項１乃至１０のうちいずれか１項記載の装置。
【請求項１２】
上記スイッチユニットを相互接続するバス手段を更に有し、
上記バス手段は、上記スイッチユニットと同数である複数の別々のバスラインユニットを有し、各スイッチユニットは全てのバスラインユニットに接続されているが、上記スイッチユニットの夫々の記憶手段は上記バスラインユニットの中の別々のバスラインユニットだけに接続され、上記読み出しフェーズ中に、夫々の対にされた記憶手段から格納されたデータを同時に引き出す全てのスイッチユニットが別個のバスラインユニットを介して上記データを引き出すように、上記制御手段は上記スイッチユニット−記憶手段の対を選択するため動作可能である、請求項４乃至１０のうちいずれか１項記載の装置。
【請求項１３】
上記格納領域に夫々対応し、上記対応する格納領域でデータの格納及びデータの引き出しを行なうとき、上記スイッチユニットによる使用のため、関係している上記スイッチユニットの上記記憶手段に格納された夫々の書き込み及び読み出しポインタを有する各々の仮想的な先入れ−先出しメモリブロックを提供するため、各スイッチユニットの上記記憶手段が利用される請求項１乃至１２のうちいずれか１項記載の装置。
【請求項１４】
各スイッチユニットは、マルチキャストデータを複数の指定された他のスイッチユニットによる出力のため関係している上記スイッチユニットが受けたとき、上記受けたマルチキャストデータを上記指定されたスイッチユニットの中の第１のスイッチユニットだけに対応する上記関係している記憶手段の上記格納領域に格納し、残りのスイッチユニットに夫々対応する上記格納領域に、上記第１の指定されたスイッチユニットに対応する上記格納領域内の上記マルチキャストデータの場所を示すマルチキャストアドレスポインタを格納するため動作的であるマルチキャスト処理手段を有する、請求項１乃至１３のうちいずれか１項記載の装置。
【請求項１５】
上記各記憶手段は、夫々の書き込み及び読み出しポートを有し、データが上記読み出しポートから引き出されるのと同時にデータが上記書き込みポートに書き込まれるよう適合し；
上記読み出しフェーズ中に、前に格納されたデータが他のスイッチユニットによって上記記憶手段から取り出されるのと同時に、各スイッチユニットによって受けられたデータが関係しているユニットの上記記憶手段に格納されるように、各スイッチユニットの上記記憶手段の上記読み出しポートは他の全てのスイッチユニットに接続されているが、各スイッチユニットの上記記憶手段の上記書き込みポートは他のいかなるスイッチユニットにも接続されていない、請求項１乃至１４のうちいずれか１項記載の装置。
【請求項１６】
各スイッチユニットは、上記スイッチユニットの夫々の入力ポート及び出力ポートに接続され、データが上記入力ポートで受けられたとき、上記受けられたデータが格納されるべき上記スイッチユニットの記憶手段内の上記格納場所を識別する経路選択タグを生成するため動作可能であるスイッチポート制御部を含む、請求項１乃至１５のうちいずれか１項記載の装置。
【請求項１７】
各スイッチユニットには、上記制御手段に接続され、上記制御手段から制御情報を受け、上記読み出しフェーズ中にそのスイッチユニットに対し上記選択されたスイッチユニット−記憶手段の対を識別し、上記記憶手段から上記関係しているスイッチユニットに対し選択された各対のスイッチユニットへのデータ転送を容易にするため、上記読み出しフェーズの途中に亘って順番に適当なバスラインユニットを作動するよう上記制御情報に従って動作可能である適応的なスイッチ素子が含まれる、請求項１２記載の装置。
【請求項１８】
各スイッチユニットは、上記関係しているユニットの上記適応的なスイッチ素子に接続された第１のポートと、上記バスラインに夫々接続された複数の更なるポートとを有するバス多重化手段を更に含み、
上記更なるポートの中のいずれか一つのポートが、上記関係しているユニットの上記適応的なスイッチ素子によって発生された選択信号の上記バス多重化手段への印加によって、該いずれか一つのポートと上記第１のポートとの間のデータ及びアドレス信号の転送のため指定可能である、請求項１７記載の装置。
【請求項１９】
上記データは、非同期伝送モードネットワークのセルデータである請求項１乃至１８のうちいずれか１項記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、非同期伝送モード（ＡＴＭ）ネットワークにおいてデータをスイッチングする際に使用されるスイッチング装置に関する。
【０００２】
【従来の技術】
図１には、ＡＴＭネットワークで使用される従来のスイッチング装置１のブロック図が示されている。同図の装置１において、複数の自己経路選択（セルフルーティング）スイッチ素子（ＳＲＥ）２はマトリックス形で相互に接続されている。各自己経路選択素子２は、４個の入力ポートＩ１乃至Ｉ４と、４個の出力ポートＯ１乃至Ｏ４を有する。個別の各自己経路選択素子２の中で、入力Ｉ１乃至Ｉ４のいずれかで受けられたＡＴＭセルは、いずれかの出力ポートＯ１乃至Ｏ４に供給可能であり、自己経路選択素子２を通る各ＡＴＭセルと関係した経路選択タグは、関係しているセルが通る出力ポートを決めるため使用される。各出力ポートは、例えば、７５セルの記憶容量を有する関係した先入れ先出しセルバッファを含む。
【０００３】
図１に示されているように、自己経路選択素子２はマトリックス形に配置され、上記例の場合、スイッチング装置は、全体で１２個の入力ポートと１６個の出力ポートとを有する。上記マトリックス形の接続を容易に行なうため、各自己経路選択素子２は、当該自己経路選択素子２の入力ポートＩ１乃至Ｉ４に夫々関係している４個の再生出力Ｒ１乃至Ｒ４を有し、更に、当該自己経路選択素子２の出力ポートＯ１乃至Ｏ４に夫々関係している４個の拡張入力Ｅ１乃至Ｅ４を有する。入力ポートＩ１乃至Ｉ４の中の一つで受けられたセルは、関係した再生出力Ｒ１乃至Ｒ４による出力のため、再生され、再度タイミングが合わされる。拡張ポートＥ１乃至Ｅ４の中の一つで受けられたセルは、関係した出力ポートＯ１乃至Ｏ４のセルバッファに挿入される。
【０００４】
図１の装置の自己経路選択素子２は、最も近くにある自己経路選択素子への直接的な接続が得られる再タイミング調整された動作的な出力を提供するので、図示されたマトリックス形で使用するのが好適である。これにより、受動的なバスの必要性が除かれ、印刷回路基板レベルで隣接する自己経路選択素子の間の相互接続の問題が低減される。
【０００５】
Ｎ個の入力ポート×Ｎ個の出力ポートを有するスイッチを形成するため要求されるスイッチ素子の個数はＮ2 に比例するので、比較的小さい、例えば、３２個の入力ポート×３２個の出力ポートまでのスイッチング装置の場合、実際上はマトリックス構造だけが適当である。より大きいスイッチの場合、図１に示された種類の個々のマトリックス１は、図２に示されたような多重路デルタ配置を用いて相互に接続可能である。
【０００６】
図２において、スイッチング装置５は、図１に示された種類の８個の自己経路選択素子マトリックス１からなる。従って、図２の各自己経路選択素子マトリックス１はマトリックス形に配置された複数の自己経路選択素子２を含む。図２において、マトリックス１は２列に配置され、左側の列の各マトリックスは、右側の列の各自己経路選択素子マトリックス１の入力ポートに夫々接続された出力ポートを有し、右側の列の各マトリックスは、左側の列の各自己経路選択素子マトリックス１の出力ポートに夫々接続された入力ポートを有する。
【０００７】
【発明が解決しようとする課題】
図１及び２のスイッチング装置に利用された自己経路選択素子マトリックスは、固定的な経路配置と、固定的なメモリの量とを有する（典型的に、自己経路選択素子２に関係したセルバッファは７５セルの記憶容量を有する）。スイッチング装置の寸法が少しでも増加すると、自己経路選択素子の個数が二乗の法則で増加し、スイッチング装置内で種々のスイッチングノードを監視するため必要とされる“統計的な”量（即ち、トラヒックフロー情報）が二乗の法則で増加する。このような統計的な量の増加がスイッチコントローラへの処理要求を増加させることは避けられない。
【０００８】
更に、スイッチングノードの数が増加するのにしたがって、混雑を生じさせる可能性のある点が増える。トラヒックフローを評価し、いずれのソースポートが混雑を招いているかを確定するため、上記全ての点を同時に監視することは困難である。
その上、自己経路選択素子マトリックスに基づくスイッチのセル遅延変化（ＣＤＶ）はスイッチの寸法に比例する。
【０００９】
更に、各自己経路選択素子の記憶容量がある相対的に制限された値に固定され、かつ、別のスイッチアーキテクチャーを取り扱うために拡張し得ない点が問題である。
従って、本発明は、上記従来技術の問題点を解決するスイッチング装置の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明のスイッチング装置は、他のユニットに対応する格納領域を有する記憶手段を夫々に含む複数のスイッチユニットからなるスイッチング装置であって、第１のスイッチユニットが第２のスイッチユニットにより出力するためのデータを受けたとき、上記第１のスイッチユニットは上記受けられたデータを上記第１のスイッチユニットの記憶手段内の上記第２のスイッチユニットに対応する上記格納領域に格納する書き込みフェーズと、上記第２のスイッチユニットが上記格納されたデータを上記第１のスイッチユニットの記憶手段内の上記第２のスイッチユニットに対応する格納領域から引き出し、上記データを出力する読み出しフェーズとを有する。
【００１１】
かかるスイッチング装置において、受けられたデータは、データを受けたスイッチユニットから、データが出力されるべきスイッチユニットに直接転送される。従って、データは、スイッチング装置に格納された後、「静止」し、上記自己経路選択素子を利用する従来のスイッチング装置のように、多数回に亘ってユニットからユニットへ転送されることはない。これにより、スイッチング遅延が回避されるので、スイッチング装置がＡＴＭネットワークで使用されるときに、セル遅延変化（ＣＶＤ）を低減させる。
【００１２】
更に、受信スイッチユニットから出力スイッチユニットへのデータ転送は、完全に装置内で行なわれ、スイッチング装置が接続されている通信ライン／ネットワークのデータレートよりも速いレートで実行可能である。かくして、スイッチング遅延と混雑が一層低減される。
スイッチング装置の入力／出力ノードの個数は、スイッチングユニットの台数と同数か、或いは、スイッチングユニットの台数に比例するので、より多数の入力／出力ノードが必要とされる場合、要求されるスイッチユニットの台数は直線的に増加し、従来のマトリックス形のスイッチング装置のように二乗の法則には従わない。装置内のスイッチングノードの個数は同様に直線的にしか増加しないので、統計的なデータの量は、二乗の法則ではなく、直線的な増加しか受けない。かくして、本発明の一実施例のスイッチング装置は、特に、比較的多数の入力／出力ノードが必要とされる場合に、有利であり、かつ、費用効率がよい。
【００１３】
上記書き込みフェーズ中に、上記各スイッチユニットは、好ましくは、同時に動作可能であり、上記各スイッチユニットは、上記他のスイッチユニットによる出力のため受けられたデータを、上記各スイッチユニットの記憶手段内の上記他のスイッチユニットに対応する格納領域に格納する。
同様に、上記読み出しフェーズ中に、上記スイッチユニットの中のいずれかの２台以上のスイッチユニットが、好ましくは、別のスイッチユニットの記憶手段内の夫々に対応する格納領域から、その格納領域に格納された上記データを引き出すよう同時に動作可能である。スイッチユニットは、このようにして並列に動作するので、データのスループットを望み通りに高くすることが可能である。
【００１４】
上記装置は、好ましくは、上記各スイッチ手段に接続され、上記読み出しフェーズ中に使用するため複数のスイッチユニット−記憶手段の対を選択するため動作可能である制御手段を更に有し、この制御手段によって、各対のスイッチユニットが、上記読み出しフェーズの間に、関係している対の中の上記記憶手段内の上記各対のスイッチユニットの対応する格納領域から格納されたデータを引き出すよう指定される。これにより、上記装置は、データの最大スループットを達成し、かつ、混雑を回避するため、上記対を知的かつ適応的に選択し得るようになる。
【００１５】
上記読み出しフェーズは多数の読み出しサイクルからなる。この場合、各スイッチユニットが他の全てのスイッチユニットから順番にその各スイッチユニットに指定されたデータを引き出すことを可能にするべく、制御手段は同一の読み出しフェーズ中の別の読み出しサイクルに別のスイッチユニット−記憶手段の対を選択するため動作可能である。
【００１６】
上記制御手段は、（例えば、他の対よりも高いトラヒックレベルを有する）上記対に、より長いデータ転送周期を与え、これにより、上記対を介して他の対よりも多数のデータが転送されるように、同一の読み出しフェーズ中の二つ以上の読み出しサイクルに少なくとも一つの上記スイッチユニット−記憶手段の対を選択する。
【００１７】
上記書き込みフェーズと読み出しフェーズは交番してもよく、或いは、同一の読み出しフェーズの二つの読み出しサイクルの間に書き込みフェーズがあってもよい。各フェーズ／サイクルの間隔は一致している必要がなく、最適なデータのスループットを得るため必要に応じて、例えば、制御手段によって変更してもよい。
【００１８】
好ましくは、上記制御手段は、装置内のトラヒックフローの条件に依存して上記スイッチユニット−記憶手段の対を選択するため動作可能である。例えば、上記制御手段は、上記スイッチユニットの上記記憶手段の各格納領域に格納されたデータの量を監視するため動作可能なトラヒックフロー監視手段を含み、上記スイッチユニット−記憶手段の対の選択を行なうとき、上記監視された量を利用する。この解決法には、更に、制御手段の監視機能によってスイッチの統計量が自動的に生成される利点がある。
【００１９】
上記装置が非同期伝送モード（ＡＴＭ）ネットワークで使用されるとき、制御手段は、スイッチユニット−記憶手段の対を選択する際にセルの優先順位を考慮可能である。更に、ＡＴＭネットワークに関する知識を用いることにより、上記装置がＡＴＭネットワークで使用されているとき、制御手段は、ソースにそのセルレートを「減速」させるため、スイッチユニットの中の一つによって、データを上記スイッチユニットに送るデータソースに適当なトラヒック管理セルを送信させる。かくして、混雑が発生し得る状況が回避される。
【００２０】
上記装置は、好ましくは、スイッチユニットを相互接続するバス手段を更に有し、バス手段は上記スイッチユニットと同数である複数の別個のバスラインユニットを有する。各スイッチユニットは全てのバスラインユニットに接続されているが、スイッチユニットの夫々の記憶手段は、夫々の別個のバスラインユニットだけに接続されている。スイッチユニットと同数のバスラインがあるので、全スイッチユニットによる同時（並列）動作が可能である。上記バス手段は、印刷回路基板レベルで容易に実現可能な別々のスイッチユニットの間に簡単な接続を提供し得る。スイッチユニットは、例えば、列方向に次々と配列され、バスラインが、スイッチユニットの中を通って、或いは、スイッチユニットの一方側で、スイッチユニットの列方向に並んで走る。
【００２１】
制御手段は、スイッチング装置の効率的な全体の性能を得るため、好ましくは、スイッチユニットの動作を同期させる。上記制御手段は、読み出しフェーズ中に、夫々の対にされた記憶手段から格納されたデータを同時に引き出す全てのスイッチユニットが、上記読み出しフェーズ中に別個のバスラインユニットを介して上記データを引き出すように、上記スイッチユニット−記憶手段の対を選択するため動作可能である。これにより、上記スイッチユニットの同時的な動作の間にバスの衝突は防止される。この結果として、別個のスイッチユニットが、夫々のバスアクセスを互いに独立かつ非同期的に制御し得る場合に要求される別個の衝突回避論理回路は必要なくなる。
【００２２】
各スイッチユニットの上記記憶手段は、好ましくは、上記格納領域に夫々対応する仮想的な先入れ−先出しメモリブロックを設けるべく利用され、各ブロックは、対応する記憶領域にデータを格納し、対応する記憶領域からデータを引き出すとき、上記スイッチユニットによって用いるため、関係しているスイッチユニットの記憶手段に格納された夫々の書き込み及び読み出しポインタを有している。これによって、記憶手段を設けるため、例えば、専用の先入れ−先出し装置の代わりに簡単な（かつ、記憶容量が大きい場合でも費用のかからない）ランダムアクセスメモリ装置を使用し得るようになる。
【００２３】
好ましい一実施例において、各スイッチユニットは、マルチキャスト(multicast) データが複数の指定された他のスイッチユニットによる出力のため関係している上記スイッチユニットによって受けられたとき、上記受けられたマルチキャストデータを上記指定されたスイッチユニットの中の第１のスイッチユニットだけに対応する上記関係しているスイッチの記憶手段の上記格納領域に格納し、残りのスイッチユニットに夫々対応する上記格納領域に、上記第１の指定されたスイッチユニットに対応する上記格納領域内の上記マルチキャストデータの場所を示すマルチキャストアドレスポインタを格納するため動作的であるマルチキャスト処理手段を有する。これにより、指定されたマルチキャストスイッチユニットに夫々対応する別々の記憶装置にマルチキャストデータを数回に亘って書き込む必要が回避されるので、効率が良くなる。或いは、その代わりに、専用のマルチキャスト格納領域を各記憶手段に設け、全てのマルチキャストデータを上記マルチキャスト格納領域だけに書き込み、マルチキャストアドレスポインタを全ての指定されたマルチキャストスイッチユニットの格納領域に格納することが可能である。
【００２４】
他の実施例において、上記各記憶手段は、夫々の書き込み及び読み出しポートを有し、データが上記読み出しポートから引き出されるのと同時にデータが上記書き込みポートに書き込まれるよう適合している。各スイッチユニットの上記記憶手段の上記読み出しポートは他の全てのスイッチユニットに接続されているが、各スイッチユニットの上記記憶手段の上記書き込みポートは他のいかなるスイッチユニットにも接続されていない。かくして、上記読み出しフェーズ中に、前に格納されたデータが他のスイッチユニットによって上記記憶手段から取り出されるのと同時に、各スイッチユニットによって受けられたデータが関係しているユニットの上記記憶手段に格納される。従って、書き込みフェーズは読み出しフェーズと重なる。
【００２５】
各スイッチユニットは、上記スイッチユニットの夫々の入力ポート及び出力ポートに接続され、データが上記入力ポートで受けられたとき、上記受けられたデータが格納されるべき上記スイッチユニットの記憶手段内の上記格納場所を識別する経路選択タグを生成するため動作可能であるスイッチポート制御部を含む。上記経路選択タグは、上記スイッチユニットによって上記データを上記スイッチユニットの記憶手段の要求された格納領域に格納するため使用されるが、データは、一旦、格納領域に格納されると静止し、従来技術の上記自己経路選択素子のように多数の別々のスイッチユニットを介して伝達されることが無いので、経路選択タグ自体を（上記データと共に）上記格納領域に格納する必要はない。かくして、転送効率は増加し、経路選択のオーバーヘッド及び記憶必要容量は削減される。
【００２６】
各スイッチユニットには、好ましくは、上記制御手段に接続され上記制御手段から制御情報を受け、上記読み出しフェーズ中にそのスイッチユニットに対し上記選択されたスイッチユニット−記憶手段の対を識別し、上記記憶手段から上記関係しているスイッチユニットに対し選択された各対のスイッチユニットへのデータ転送を容易にするため、上記読み出しフェーズの途中に亘って順番に適当なバスラインユニットを作動するよう上記制御情報に従って動作可能である適応的なスイッチ素子が含まれている。制御手段の代わりに低レベルのバスの順序付け及び他の動作を実行するため、かかる適応的なスイッチ素子を各スイッチユニットに設けることにより、制御手段に、高レベルのタスクを実行し、トラヒックフローを監視させることが可能になる。
【００２７】
【発明の実施の形態】
以下、添付図面を参照して、その例に限定されることなく本発明を説明する。図３に示された本発明の一実施例のＡＴＭスイッチング装置１０は、複数のスイッチユニット２０0 乃至２０2 と、制御ユニット３０とからなる。スイッチユニット２０0 乃至２０2 は、夫々の入力ポートＩ0 乃至Ｉ2 と、夫々の出力ポートＯ0 乃至Ｏ2 を有する。各スイッチユニット２０0 乃至２０2 は、当該スイッチユニットの入力ポートＩと出力ポートＯに接続されたスイッチポート管理（ＳＰＭ）部２２と、メモリ部２４とを含む。データ、アドレス及び制御線からなる各バスラインＢ0 乃至Ｂ2 は、スイッチポート管理部２０0 乃至２０2 と、メモリ部２２0 乃至２２2 を相互接続するため機能する。各スイッチポート管理部２２は全てのバスラインＢ0 乃至Ｂ2 に接続されているが、各メモリ部２４はバスラインＢ0 乃至Ｂ2 の中の一つにしか接続されていない。
【００２８】
図３に示されているように、各メモリ部２４は二つの格納領域に分割される。第１のスイッチユニット２０0 のメモリ部２４0 の場合、二つの格納領域には、Ｒ1 とＲ2 の名前が付けられ、第２及び第３のスイッチユニット２０1 及び２０2 の出力ポートＯ1 及びＯ2 に夫々対応している。第２のスイッチユニット２０1 のメモリ部２４1 の場合、二つの格納領域には、Ｒ2 とＲ0 の名前が付けられ、第３及び第１のスイッチユニット２０2 及び２０0 の出力ポートＯ2 及びＯ0 に夫々対応している。第３のスイッチユニット２０2 のメモリ部２４2 の場合、二つの格納領域には、Ｒ0 とＲ1 の名前が付けられ、第１及び第２のスイッチユニット２０0 及び２０1 の出力ポートＯ0 及びＯ1 に夫々対応している。かくして、各スイッチユニット２０のメモリ部２４は、装置の他のスイッチユニットに夫々対応した格納領域を有する。各格納領域Ｒは、シーケンシャルなリスト、又は、ＦＩＦＯ（先入れ−先出し）ユニットとして機能する。
【００２９】
図３に示された例示的な装置は、説明の目的のため簡略化され、３個のスイッチユニットと３本のバスラインしか表わされていない。実際には、この例よりも多数のスイッチユニット及びバスライン、例えば、全部で８本のバスラインがある。
図３に示された本発明の一実施例のＡＴＭスイッチング装置の動作を図４乃至６を参照して説明する。図４に示された第１の動作フェーズ（書き込みフェーズ）において、各スイッチユニット２０のスイッチポート管理部２２は、関連する入力ポートＩからセルを受ける。上記セルは、セルが供給されるべき出力ポートを識別する添付ポート番号標識子、及び／又は、マルチキャスト標識子を有する。かかるマルチキャスト標識子は、一つの入力ポートで受けられたセルが、一つの出力ポートだけではなく、複数の別々の出力ポートに供給されるべきときに使用される。各セルの受信に応答して、スイッチポート管理部２２は、それ自体のスイッチユニット２０のメモリ部２４の関連する記憶領域Ｒ内の次の連続した空の場所に上記セルを書き込む。この処理は、図４に太線で表わされたようなバスラインＢ0 乃至Ｂ2 の中の別々のバスラインを用いる他の各スイッチポート管理部によって同時に行なわれる。例えば、セルが入力ポートＩ1 で受けられ、出力チャンネルＯ2 を予め決められ、スイッチユニット２０1 内のスイッチポート管理部２２1 は、そのスイッチユニット２０1 のメモリ部２４1 の格納領域Ｒ2 に当該セルを格納する。
【００３０】
次いで、動作は読み出しフェーズに切替わる。図５に示されているように、読み出しフェーズの最初のサイクル中に、ＡＴＭスイッチング装置の制御ユニット３０は、そのスイッチユニット自体とは別のスイッチユニット内のメモリ部２４へのアクセスを得るため、各スイッチポート管理部２２にそのバスの選択を再構成させる。例えば、図５に示されているように、各スイッチポート管理部２２は、前のスイッチユニットのメモリ部２４をアドレス指定する。各スイッチポート管理部２２は、従って、上記メモリ部内のそのスイッチポート管理部の対応する格納領域からセルデータを読み出し、例えば、スイッチポート管理部２２0 はメモリ部２４1 の格納領域Ｒ0 からセルデータを読み出し、スイッチポート管理部２２1 はメモリ部２４2 のそのスイッチポート管理部が対応する格納領域Ｒ1 からセルデータを読み出し、スイッチポート管理部２２2 はメモリ部２４0 の格納領域Ｒ2 からセルデータを読み出す。
【００３１】
かくして、スイッチユニットとメモリ部との複数の対が、セルデータの読み出し中に使用するため制御ユニットによって選択され、各対は、バスラインＢ0 乃至Ｂ2 の中の別個のバスラインを使用する固有のデータ転送経路を有する。
制御ユニット３０の制御下で、読み出しフェーズの連続した更なるサイクル中に、スイッチポート管理部２２0 乃至２２2 が、モジュローｎ（この場合、小さいｎは、ｎ＝３である）に基づいてメモリ部２４0 乃至２４2 を次々に読み出すようプログラムされる。
【００３２】
しかし、本発明の好ましい一実施例において、制御ユニット３０は、所定の時間でトラヒックフローに依存してスイッチポート管理部によるメモリ部のアクセスを制御する。格納領域に書き込まれるセルの個数と、読み出されるセルの個数とを監視することにより、制御ユニット３０は、潜在的な混雑のソースが発生する場所を計算し、あるスイッチポート管理部とメモリ部との経路がより長い周期に亘って確立されるようスイッチポート管理部をプログラムすることが可能であり、潜在的な混雑の状況が低減される。
【００３３】
例えば、図６には、出力ポートＯ1 を介して出力するためかなり大量のトラヒックが入力ポートＩ0 に到達する可能性のある一つのトラヒックフローのシナリオが示されている。この例の場合、制御ユニット３０は、トラヒックが記憶部２４0 の格納領域Ｒ1 に不所望に蓄積することを検出する。かかる状況を取り扱うため、制御ユニットは、次の読み出しサイクルが図５に示した最初の読み出しサイクルに続いて始まるとき、スイッチポート管理部２２1 と記憶部２４0 との間の経路を“開いた状態”のままに維持する。かくして、スイッチポート管理部２２0 はメモリ部２４2 のアクセスからメモリ部２４1 へのアクセスに変わり、スイッチメモリ管理部２２2 はメモリ部２４1 のアクセスからメモリ部２４2 へのアクセスに変わり、図５の最初の読み出しサイクル中に確立されたスイッチポート管理部２２1 からメモリ部２４0 への経路は、図６において開いた状態のままである。その結果として、大量のトラヒックフローに対処するため、より多くのセルがメモリ２４0 からスイッチポート管理部２２1 に転送される。
【００３４】
従って、制御ユニット３０は、最適な量のセルデータを転送し、あらゆる潜在的な混雑の問題を低減するため、別々の格納領域に格納されたセルデータの量を監視し、スイッチポート管理部とメモリ部の経路の中で読み出しフェーズ中に確定する必要がある経路を計算することが可能である。制御ユニット３０は、例えば、マイクロプロセッサからなる。
【００３５】
以下、図３に示したＡＴＭスイッチング装置の構成及び動作の詳細を説明する。
図７には各スイッチポート管理部２２の一つの可能性のある構成のブロック図が示されている。図７の例において、スイッチポート管理部２２は、全部で８個のスイッチングユニットと、８本のバスラインＢ0 乃至Ｂ7 とを有するスイッチング装置で使用される場合が指定されている。
【００３６】
図７におけるスイッチポート管理部２２には、スイッチポートコントローラ（ＳＰＣ）ユニット４０と、アドレス翻訳回路（ＡＴＣ）４１と、適応スイッチ素子（ＡＳＥ）４２と、二つのバスマルチプレクサユニット４４とが含まれる。スイッチポートコントローラユニット４０は、当該スイッチの入力ポートＩ及び出力ポートＯに直接的に接続されている。各ポートは、場合に応じて、単一の６２２Ｍｂ／ｓのＡＴＭセルストリーム、又は、４個の個別の１５５Ｍｂ／ｓのセルストリームを受信又は送信する。
【００３７】
ＡＴＭセルがスイッチポートコントローラユニット４０によって受けられたとき、アドレス変換回路ユニット４１は、セルによって伝搬されたアドレシング情報（セルのヘッダ部の仮想的な経路識別子（ＶＰＩ）及び仮想的なチャンネル識別子（ＶＣＩ）フィールド）を検査し、セルが供給されるべき出力ポートを判定するため、適当なアドレス翻訳動作を実行する。アドレス翻訳情報に従って、スイッチポートコントローラユニット４０は、上記ポート番号識別子及び／又はマルチキャスト識別子をセルに付加する。
【００３８】
次いで、適応スイッチ素子４２は、当該セルを受け、その固有のスイッチユニットのメモリ部２４へのセルの転送を制御する。書き込みフェーズにおいて、適応スイッチ素子４２は、そのスイッチユニット固有のメモリ部に接続されるバスラインＢだけを選択するため、適当なバス選択信号をバスマルチプレクサユニット４４に供給する。図７の上側にあるバスマルチプレクサユニット４４は、最初の４本のバスラインＢ0 乃至Ｂ3 に関係し、一方、図７の下側にあるバスマルチプレクサユニット４４は残りの４本のバスラインＢ4 乃至Ｂ7 に関係している。例えば、図７に示されたスイッチポート管理部がスイッチユニット２０2 に含まれている場合、必要とされるバスラインはＢ2 であるので、適応スイッチ素子４２は、下側のバスマルチプレクサユニット４４を動作抑制状態に、上側のバスマルチプレクサユニット４４を動作可能状態にさせ、上側のバスマルチプレクサユニット４４にバスラインＢ2 と適応スイッチ素子４２との間でデータ転送が行なえるよう指示する。このようにしてバス選択が行なわれた後、受信されたセルは、適応スイッチ素子によって、要求された出力ポートに対応するそのスイッチユニット固有のメモリ部の格納領域に転送される。
【００３９】
書き込みフェーズの終了時、適応スイッチ素子４２は読み出しフェーズに切替わる。適応スイッチ素子４２は、制御ユニット３０から、読み出しフェーズの各サイクル中にアドレス指定すべきメモリ部を特定する制御情報を受ける。適応スイッチ素子４２は、特定されたメモリ部から適応スイッチ素子４２へのデータ転送を容易化させるため各個別のサイルク中に必要とされる要求されたバスＢ0 乃至Ｂ7 を選択するため上記情報を利用する。適応スイッチ素子４２は、バスマルチプレクサユニット４４を使用して適当な選択を行なう。メモリ部から読み出されたデータは、適応スイッチ素子４２によってスイッチポートコントローラユニット４０に転送され、当該スイッチユニットの出力ポートＯを介して出力される。
【００４０】
従って、読み出しフェーズ中に、制御ユニット３０は、各スイッチポート管理部２２の適応スイッチ素子４２を介して、当該スイッチポート管理部内のバスマルチプレクサユニット４４の動作を効率的に制御する。制御ユニット３０は、バスの衝突及びそれに続く潜在的なデータの劣悪化を防止するため、別個のスイッチポート管理部２２による全てのバスの切替えを同時に生じさせる。
【００４１】
上記の如く、制御ユニット３０は、読み出しフェーズの各サイクルで使用するスイッチポート管理部−メモリ部の対の選択を決定する。図８には、制御ユニット３０によって発生され、読み出しフェーズ中に各スイッチユニットの動作を制御するため各スイッチユニットに送られた制御情報の一例が表わされている。
制御情報には初期タイミングデータ部が含まれる。タイミングデータ部には、読み出しフェーズの個別の各サイクルの間隔を判定するため使用されるタイミングデータが含まれている。例えば、上記間隔は、１０セル又は２０セルとして指定することが可能である。このタイミングデータは、全てのスイッチユニットに対し同一である。個々のサイクルの間隔を全て一致させてもよく、その場合、タイミングデータは短く、或いは、互いに異なる。
【００４２】
制御情報には、各スイッチユニット用のシーケンスデータ部が更に含まれている。図８の例の場合、各シーケンスデータ部には８個のエントリーがある。かくして、図８の例は、図７に示された８個の別個のメモリ部があり、かつ、各読み出しフェーズが８個の読み出しサイクルにより構成されるスイッチポート管理部２２に対応する。８個の別々のエントリーは、夫々、８個の読み出しサイクルに対応し、各エントリーは、従って、当該スイッチユニットが当該サイクル中にアクセスすべきメモリ部を示す。
【００４３】
制御情報は制御ユニットによって周期的にスイッチユニット内の適応スイッチ素子４２にダウンロードされ、スイッチポート管理部−メモリ部の対の選択をトラヒックフローの条件に従って変更させることが可能になる。
以下、より詳細に説明するように、各適応スイッチ素子４２は、固有のスイッチに関係するシーケンスデータを格納するバスシーケンスレジスタと、タイミングデータを格納するタイミングレジスタとを含んでいる。
【００４４】
スイッチポート管理部−メモリ部の対の選択をトラヒックフローの条件に応じてダイナミックに変更する制御ユニットの能力は、図３に示したスイッチング装置の主要な利点である。
図９には、種々のトラヒックフローのシナリオにおけるスイッチポート管理部−メモリ部の対の選択能力の他の例が示されている。同図の（Ａ）に示された表によれば、４個のスイッチポート管理部Ａ乃至Ｄと、４個のメモリ部Ｗ乃至Ｚとが存在する。かくして、スイッチポート管理部Ａとメモリ部Ｗが同一のスイッチユニット（図３のスイッチユニット２０）の一部を形成し、スイッチポート管理部Ｂとメモリ部Ｘは別のスイッチユニットの一部を形成し、以下同様である。
【００４５】
図９の（Ｂ）を参照すると、上記二つのトラヒックフローのシナリオの中の第１のトラヒックフローのシナリオにおいて、スイッチポート管理部Ｂの入力ポートＩB からスイッチポート管理部Ｄの出力ポートＯD 部への大量のトラヒックフローがある。この場合、読み出しフェーズは、タイムスロットＴ１乃至Ｔ３を夫々有する３個の読み出しサイクルにより構成される。制御ユニット３０は、大量のセルデータがスイッチポート管理部Ｄに対応するメモリ部Ｘの格納領域ＲD に蓄積することを検出し、従って、メモリ部Ｘとスイッチポート管理部Ｄの間の経路を、三つのタイムスロットＴ１乃至Ｔ３の全体に亘って開いたままの状態に保つ。残りのスイッチポート管理部Ａ乃至Ｃと、メモリ部Ｗ、Ｙ及びＺに対する対の選択は、図９の（Ｂ）に示された循環的な形で、各読み出しサイクル中に変化する。
【００４６】
図９の（Ｃ）は、二つの支配的なトラヒックフロー、即ち、スイッチポート管理部Ｃの入力ポートＩC からスイッチポート管理部Ａの出力ノードＯA へのトラヒックフローと、スイッチポート管理部Ｂの入力ポートＩB からスイッチポート管理部Ｄの出力ノードＯD へのトラヒックフローとが存在する第２のトラヒックフローのシナリオに関係している。この例の場合、制御ユニット３０は、メモリ部Ｘからスイッチポート管理部Ａへの経路とメモリ部Ｘからスイッチポート管理部Ｄへの経路を、三つのタイムスロットＴ１乃至Ｔ３の全体に亘って開いた状態のまま維持する。他の二つのスイッチポート管理部Ｂ及びＣと、他の二つのメモリ部Ｗ及びＺとの間の経路は、三つのタイムスロットに亘って循環的に変更され、上記例の場合、タイムスロットＴ１とＴ３は同一の経路選択を有する。
【００４７】
最終的に、混雑を避けることができない場合、制御ユニット３０は、関連するスイッチポート管理部に、スイッチポート管理部の関係した入力ポートにデータを供給するソースに対し前向きの明示的な混雑の通知（ＦＥＣＮ）セル、後ろ向きの明示的な混雑の通知（ＢＥＣＮ）セル、又は、資源管理（ＲＭ）セルを発行するよう指示するので、上記ソースはセルの発生を一時的に“抑える(throttle back) ”。
【００４８】
図１０には、データ転送を行なう図３に示されたスイッチユニット２０の概要が示されている。各スイッチユニット２０のメモリ部２４は、スイッチング装置内のスイッチユニットの個数Ｎによって均等に分割された固有の格納空間を有する。例えば、装置内に８個のスイッチユニットが存在する場合、各メモリ部は、同一の長さの８個の別々の格納領域Ｒ0 乃至Ｒ7 に分割される。厳密に言うと、各メモリ部２４の格納空間は、Ｎ−１個の格納領域に分割されるべきである。その理由は、スイッチポート管理部分が、固有のメモリ部内に固有のスイッチユニットのための格納領域を必要とせず、即ち、スイッチユニットによって上記格納領域に書き込まれ、同一のスイッチユニットによって再度読まれるセルしか生じないためである。かかる書き込み及び再読み出しは、テストモード、或いは、ループバックセルを格納することが要求される場合に有用である。しかし、上記動作モードは、好ましくは、各スイッチポート管理部２２内のスイッチポートコントローラユニット４０によって替わりに実行される。
【００４９】
図１０において、各格納領域Ｒ0 乃至Ｒ7 は、スイッチング装置内の対応するスイッチユニットのためのデータキュー（待ち行列）を提供する仮想的な先入れ−先出し（ＦＩＦＯ）ユニットを構成する。図１０に示されているように、スイッチポート管理部は、セルデータを関連するメモリ部、即ち、固有のスイッチユニット内のメモリ部に書き込むことだけが許可され、一方、スイッチポート管理部は、いずれかのメモリ部からセルデータを読み出すことが可能であるが、当該スイッチポート管理部に対応する上記メモリ部の中の格納領域だけから読み出すことが可能である。
【００５０】
図１１には、各メモリ部２４の一つの可能性のある組織的な構成が詳細に示されている。各キューに対し、対応するＦＩＦＯ読み出し及び書き込みポインタがある。上記ポインタは、スイッチング装置内のあらゆるスイッチポート管理部で利用可能であることが必要とされるので、メモリ部自体のポインタ格納部ＰＳに格納される。上記ポインタは、スイッチポート管理部２２内の適応スイッチ素子４２によって初期化、読み出し、及び、更新される。ポインタは、スイッチユニット２０の全体に亘って統一した操作を行なうため各メモリ部の同一の場所に格納される。これにより、制御ユニット３０によるプログラミングが更に容易化される。
【００５１】
最初に、メモリ部内の各キュー（格納領域）のポインタ及び寸法が制御ユニット３０によって決められる。制御ユニット３０は、スイッチユニットの夫々の適応スイッチ素子４２を介して各キューに対し読み出し及び書き込みポインタを初期化する。
かかる初期化後、適応スイッチ素子４２は以下のようにポインタを監視、更新する。第１に、全ての適応スイッチ素子４２は、関連するメモリ部から全ての読み出し及び書き込みポインタを同時に読む。適応スイッチ素子は上記ポインタを内部に格納する。第２に、各適応スイッチ素子は、処理しているセルに対し次の読み出し又は書き込みアドレスを確定するためポインタを使用する。セルの転送が特定の書き込みフェーズ又は読み出しサイクル（バスサイクル）に対し終了したとき、適応スイッチ素子は各ポインタに対する新しい値をもう一度関連するメモリ部に書き込む。これにより、ポインタが完全な状態に維持されることが保証される。
【００５２】
制御ユニット３０は、各適応スイッチ素子に格納されたポインタの値を読み出すことによりキューのレベルを監視する。次いで、制御ユニットは、スイッチング装置の性能を計算し、読み出しフェーズ中に使用するための（最適な）スイッチポート管理部−メモリ部の対の選択を決め、要求された対の選択を行なうため適当な制御情報を適応スイッチ素子に送出する。
【００５３】
図１０及び１１には示されていないが、例えば、一定のビットレート（ＣＢＲ）のサービスが最高の優先順位のキューを有し、可変のビットレート（ＶＢＲ）のサービスが次に高い優先順位のキューを有し、利用可能なビットレート（ＡＢＲ）のサービスが最低の優先順位のキューを有するトラヒックの優先順位に基づいて、各格納領域を別個のキューに分割することが可能である。しかし、かかる分割は必須ではなく、より効率的な解決法は、各スイッチポート管理部内のスイッチポートコントローラユニット４０に対し、トラヒックの優先順位に基づいて、当該スイッチポート管理部の適応スイッチ素子４２へのトラヒックの予定を立て、次いで、適応スイッチ素子がその特定のポートに対するＦＩＦＯに基づいてトラヒックを処理することである。
【００５４】
一例において、各メモリ部２４は２20個の格納場所を有し（即ち、各バスラインＢのアドレスバスは２０ビットの幅であり）、各格納場所は３２のデータビットからなる（即ち、各バスラインＢのデータバスは３２ビット幅である）。かくして、各メモリ部２４は、上記例の場合、スタティック又はダイナミックの何れのタイプでもよい４メガバイトのランダムアクセスメモリ（ＲＡＭ）によって実現することが可能である。メモリ部に８個の格納領域Ｒ0 乃至Ｒ7 があるならば、各ＡＴＭセルは５３バイトの長さがあるので、各格納領域Ｒ0 乃至Ｒ7 は９８９２個のＡＴＭセルまで格納可能である。各々が４メガバイトのメモリ部を含む８個のスイッチングユニットを有するスイッチング装置の全記憶容量は、８×８×９８９２＝６３３０８８セルである。これは、偶然にも、図１に示されたような自己経路選択素子（ＳＲＥ）により構成された３２×３２のスイッチマトリックスに対し１９２００個のセルしかない記憶容量に匹敵する。
【００５５】
図１２には、図７に示された各バスマルチプレクサユニット４４の一つの可能性のある実施例がより詳細に示されている。このバスマルチプレクサユニット４４は、セルデータの読み出し及び書き込むべくメモリ部にアクセスを提供するため接続された適応スイッチ素子４２からの命令に応答することを要求される。典型的に、バスラインの本数は４の倍数である。この理由のため、図１１に示されたバスマルチプレクサユニット４４の好ましい実施例は、４方向に拡張可能なバスマルチプレクサユニットである。かかるバスマルチプレクサユニット４４は、アドレスＡ及びデータＤバスを有する４本のバスラインＢ0 乃至Ｂ3 の中の何れか一つを、適応スイッチ素子４２と接続された一つのポートＰだけに接続するよう設計されている。ユニット４４は、一方向だけへ（ポートＰからバスＢ0 乃至Ｂ3 の中の選択された一つのバスへ）のアドレス転送を処理することが必要とされるが、双方向のデータ転送を与えることが必要とされる。
【００５６】
アドレス及びデータ転送に使用されるバスラインＢ0 、Ｂ1 、Ｂ2 又はＢ3 は、２ビットの選択信号をユニットの選択入力Ｓ1 及びＳ2 に供給する適応スイッチ素子４２によって選択される。
５本以上のバスラインが必要とされる場合、２個以上のバスマルチプレクサユニット４４が図７に示されたように並列形式に配置される。各ユニットは、当該ユニットを選択するため使用されるイネーブル信号Ｅを受けるためのイネーブル入力Ｅを有する。
【００５７】
各バスマルチプレクサユニット４４の適応スイッチ素子部Ｐは、ユニットが選択されていないとき、オープンの回路条件に設定される。これにより、１個のバスマルチプレクサユニット４４だけが所定の時間にデータ信号を適応スイッチ素子に供給し得る。
図１２には示されていないが、適応スイッチ素子とメモリ部の間でデータ転送を制御するため適応スイッチ素子によって使用された信号（例えば、読み出し、書き込み、及びチップ選択信号）は、バスマルチプレクサユニットの中を通過する。
【００５８】
図１３には適応スイッチ素子４２の一部のブロック図が表わされている。適応スイッチ素子４２は、スイッチポートコントローラ４０の入力ポート及び出力ポート（図７を参照のこと）に夫々接続された受信セルバッファ４２０及び送信セルバッファ４２１を有する。各バッファ４２０又は４２１は、数ＡＴＭセルの記憶容量を有するＦＩＦＯデバイスである。スイッチポートコントローラ４０から受けられたセルデータは、適応スイッチ素子の双方向データ信号ポートから、トライステート出力ユニット４２２を介して、上記（又は各）マルチピレクサ４４に出力可能である。同様に、バスマルチプレクサ４４から上記ポートに受信された信号は、スイッチポートコントローラ４０へ出力するため入力ユニット４２３を介して送信セルバッファ４２１に伝達される。
【００５９】
適応スイッチ素子４２は、バスマルチプレクサシーケンサユニット４２４と、関連した間隔レジスタ４２５及びバスシーケンスレジスタ４２６を更に有する。間隔レジスタ４２５及びバスシーケンスレジスタ４２６は、制御ユニットインタフェース回路４２７に接続されているので、制御ユニットは、制御情報（図８を参照のこと）をバスマルチプレクサシーケンサユニット４２４にダウンロードすることが可能である。上記制御情報のタイミングデータは、間隔レジスタ４２５に格納され、当該スイッチユニット（適応スイッチ素子）に関係するシーケンスデータはバスシーケンスレジスタ４２６に格納される。現在の読み出しサイクル中に一方のレジスタが適応スイッチ素子によって使用されている間に、制御ユニットにもう一方のレジスタを更新させるため、一つだけではなく二つのシーケンスレジスタを適応スイッチ素子に設けることが可能である。
【００６０】
バスマルチプレクサシーケンサユニット４２４は、メモリ転送のため要求されたバスを選択するため、バスマルチプレクサ４４に供給される適当なバス選択信号を発生し、選択されたメモリ部を用いて要求された読み出し及び書き込み動作を実行する。
メモリ制御ユニット４２８は、アクセスされたメモリ部を制御する適当な読み出し、書き込み及びチップ選択信号を発生する。
【００６１】
マルチキャスト制御ユニット４２９は、マルチキャストデータの受信に応答して適応スイッチ素子４２の動作を制御するため設けられている。以下、図１４を参照してかかる動作を説明する。
適応スイッチ素子４２は、制御ユニットインタフェース回路４２７に接続され、かつ、アドレス計算／ポインタ管理ユニット４３２を介して適応スイッチ素子のデータ信号ポートに接続されたポインタ格納ユニット４３０を更に有する。アドレス計算／ポインタ管理ユニット４３２は、上記又は各バスマルチプレクサユニット４４に印加するためのアドレス信号Ａを発生する。
【００６２】
読み出し又は書き込み動作が適応スイッチ素子４２によって行なわれるとき、適応スイッチ素子は、データ転送のため使用されるべきメモリ部から、当該メモリ部のポインタ格納領域ＰＳ（図１０を参照のこと）に格納された関係する読み出し又は書き込みポインタを取り出す。このポインタは、ポインタ格納ユニット４３０に一時的に格納される。アドレス計算／ポインタ管理ユニット４３２は、セルデータを読み出し又は書き込むためメモリ部に印加する必要があるアドレス信号を発生するためポインタを利用する。動作の終了後、ポインタ格納ユニット４３０に保持された関係した読み出し又は書き込みポインタが、アドレス計算／ポインタ管理ユニット４３２によって更新され、更新されたポインタは当該メモリ部のポインタ格納領域ＰＳにもう一度書き込まれる。
【００６３】
図１４及び１５には、図３のスイッチング装置の書き込みフェーズ及び読み出しフェーズにおける動作のフローチャートが夫々示されている。図１４に示されているように、書き込みフェーズ中に、各スイッチユニット２０内の適応スイッチ素子４２は、固有のメモリ部を選択し、そのメモリ部に対し要求されたバス選択を行なう（ステップＳ１）。次いで、ステップＳ２において、適応スイッチ素子は固有のメモリ部から関係する書き込みポインタを読み出し、ポインタ格納ユニット４３０に一時的に格納する。ステップＳ３において、スイッチポートコントローラ４０から受信され、現在、受信セルバッファ４２０に格納されているセルデータが、そのスイッチユニット固有のメモリ部内の関連する格納領域に書き込まれる。行き先の出力ポート番号を示すためスイッチポートコントローラ４０によって各セルに付加された経路選択タグは、適応スイッチ素子４２によって削除され、ＡＴＭセル自体だけがメモリ部に格納される。セルデータはスイッチング装置に“静止”し続け、読み出しフェーズ中に、読み出し中の適応スイッチ素子は、出力すべきデータが他のスイッチユニットのメモリ部内のその適応スイッチ素子が対応している格納場所で常に見つかることが分かっているので、経路選択タグの除去が実行可能である。かくして、転送のオーバーヘッドは低減され、バスの効率は増加される。
【００６４】
書き込み動作の終了後、ステップＳ４において、書き込みポインタが更新され、ユニット自体のメモリ部のポインタ格納領域にもう一度書き込まれる。次いで、ステップＳ５において、適応スイッチ素子はバスを開放し、書き込みフェーズが終了する。
受信されたセルデータがマルチキャストデータである場合、即ち、多数の別々のスイッチユニットに向けることが指定されている場合、上記ステップＳ３が変更される。この場合、受信しているスイッチユニットのスイッチポートコントローラ４０は、指定された各出力スイッチユニットに対しセルデータを簡単、かつ、繰り返し的に再生し、別個の経路選択タグをセルデータの各ロットに追加し得る。次いで、適応スイッチ素子によって、同一のセルデータがスイッチユニット内のメモリ部内の関連する各格納領域に順番に書き込まれる。或いは、スイッチポートコントローラユニット４０は、“マルチキャスト経路選択標示”タグを受信されたセルデータに印加し、適応スイッチ素子４２内のマルチキャスト制御ユニット４２９は、別々の格納領域に繰り返し的なデータの書き込みを行なってもよい。しかし、何れの場合にも、適応スイッチ素子は、（全マルチキャストセルデータをメモリブロックに一回書き込むために必要な時間）×（マルチキャスト出力スイッチユニットの個数）に一致する期間に亘って、その適応スイッチ素子自体のスイッチユニットのメモリ部を占有する必要がある。
【００６５】
マルチキャスト動作の場合にメモリ部の占有時間を短縮するため、本発明の好ましい一実施例によれば、適応スイッチ素子４２のマルチキャスト制御ユニット４２９は、マルチキャスト出力スイッチユニットの中の一つだけに対応する（その適応スイッチ素子自体のメモリ部内の）格納領域である一つの“基本”記憶領域だけにマルチキャストデータを書き込み、残りのマルチキャスト出力スイッチユニットに夫々対応する格納領域に、マルチキャストデータ内の基本格納領域の場所を示すアドレスポインタだけを書き込むことにより、マルチキャストデータ標示タグに応答する。更に、マルチキャストデータを格納するため各メモリ部に専用のマルチキャスト格納領域を設けても構わない。
【００６６】
図１５には、図３のスイッチング装置の読み出しフェーズ中の動作フローチャートが示されている。
読み出しフェーズの開始時に、制御ユニット３０は、読み出しフェーズの各サイクル中に必要なタイミング及びシーケンスデータを別のスイッチユニット内の適応スイッチ素子４２にダウンロードする。
【００６７】
従って、読み出しサイクルの開始時に、ステップＳ１０において、各スイッチユニット内の適応スイッチ素子４２は、当該サイクルの間、バスシーケンスレジスタ４２６に保持さえたシーケンスデータに従って、他のユニット内のメモリ部を選択する。上記メモリ部に対し要求されたバスの選択が行なわれる。
次いで、ステップＳ１１において、適応スイッチ素子は、選択されたメモリ部のポインタ格納領域ＰＳから、適応スイッチ素子のスイッチユニットに対応する選択されたメモリ部の格納領域に対する読み出しポインタを得る。
【００６８】
ステップＳ１２において、適応スイッチ素子４２は、当該格納領域からセルデータを読み出し、送信セルバッファ４２１にそのセルデータを転送し、送信セルバッファ４２１はスイッチポートコントローラ４０にそのセルデータを出力する。
ステップＳ１３において、読み出しポインタが更新され、選択されたメモリ部のポインタ格納領域にもう一度書き込まれる。ステップＳ１４において、適応スイッチ素子４２はバスを開放し、現在の読み出しサイクルが終了する。
【００６９】
ステップＳ１５において、適応スイッチ素子４２は、現在の読み出しフェーズの間に予定された全ての読み出しサイクルが終了したかどうかをチェックする。終了していない場合、処理は次の読み出しサイクルを開始するためステップＳ１０に戻る。
一方、ステップＳ１５において、全ての読み出しサイクルが終了したと判定された場合、ステップＳ１６において、制御ユニット３１は、全メモリ部の格納領域内のデータの量を評価し、別のスイッチポート部−メモリ部の対を次の読み出しフェーズで選択する必要があるかどうかを判定する。あらゆる必要とされる選択の変更は、ステップＳ１７で新しい制御情報を適応スイッチ素子４２にダウンロードすることによって行なわれる。更に、トラヒックフローの条件が対の選択に対する緊急の変更を要求する場合、制御ユニットが読み出しフェーズの途中で対の選択を変更することが可能である。
【００７０】
図１６には、本発明の他の実施例によるスイッチング装置が表わされている。図３に示されたスイッチング装置と同様に、各スイッチユニット２０は、スイッチポート管理部２２と、メモリ部２４’とを含む。この例の場合、メモリ部２４’は、デュアルポートメモリ、例えば、インテグレーティッド  デバイス  テクノロジー社(Integrated Device Technologies, Inc.)製のＩＤＴ  ７０２６Ｓ／Ｌ  １６Ｋ×１６のようなデュアルポートスタティックランダムアクセスメモリである。上記各デュアルポートメモリ部２４’は、セルデータをメモリ部に書き込むためだけに使用される第１のポートＰW と、セルデータをメモリ部から読み出すためだけに使用される第２のポートＰR とを有する。書き込みポートＰW は、メモリ部２４’が存在するスイッチユニット２０のスイッチポート管理部２２だけに接続されている。その理由は、受信されたセルデータがスイッチユニットの固有のメモリ部に常に書き込まれるからである。一方、あらゆるスイッチポート管理部が各メモリ部２４’を読めるようにするため、各デュアルポートメモリ部２４’の読み出しポートＰR は、バスラインＢ0 乃至Ｂ2 の中の別のバスラインに接続され、各スイッチポート管理部２２は３本のバス全てにアクセス可能である。
【００７１】
上記実施例はＡＴＭデータのスイッチングの際に使用されているが、本発明は、多数の入力及び出力ポートが必要とされるあらゆる応用に使用されるスイッチング装置を提供することが認められる。
【００７２】
【発明の効果】
本発明によれば、スイッチポート管理部−メモリ部の対の選択を決めるため使用される制御ユニットは、トラヒックの量と同様にセルの優先順位を考慮することが可能である。その上、制御ユニットは、ニューラルネットワーク、或いは、他の学習システムによって実現可能であるので、制御ユニットが種々のトラヒックフローの状況を処理する方法を学習し、将来、類似した状況が発生したときに蓄積された知識を適用し得るようになる。
【図面の簡単な説明】
【図１】従来のＡＴＭスイッチング装置のブロック図である。
【図２】従来のスイッチング装置の他の例のブロック図である。
【図３】本発明の一実施例のＡＴＭスイッチング装置のブロック図である。
【図４】図３のＡＴＭスイッチング装置の書き込みフェーズの動作を説明するブロック図である。
【図５】図３のＡＴＭスイッチング装置の読み出しフェーズの動作を説明するブロック図である。
【図６】図３のＡＴＭスイッチング装置のトラヒックフローの動作を説明するブロック図である。
【図７】図３のＡＴＭスイッチング装置のスイッチポート管理（ＳＰＭ）部をより詳細に示すブロック図である。
【図８】図３のＡＴＭスイッチング装置の制御情報のフォーマットの一例の説明図である。
【図９】（Ａ）乃至（Ｃ）は、図３のＡＴＭスイッチング装置の動作がトラヒックフロー条件に依存して変更される様子を説明するための表である。
【図１０】図３のＡＴＭスイッチング装置のスイッチユニットの概略図である。
【図１１】図１０のスイッチユニットに格納されたデータのフォーマットの一例の説明図である。
【図１２】図７に示されたスイッチポート管理部のバスマルチプレクサのブロック図である。
【図１３】図８に示されたスイッチポート管理部の適応スイッチ素子（ＡＳＥ）の詳細回路図である。
【図１４】図３のＡＴＭスイッチング装置の書き込みフェーズの動作フローチャートである。
【図１５】図３のＡＴＭスイッチング装置の読み出しフェーズの動作フローチャートである。
【図１６】本発明の他の実施例のＡＴＭスイッチング装置のブロック図である。
【符号の説明】
１０    ＡＴＭスイッチング装置
２０，２０0 ，．．．，２０2     スイッチユニット
２２，２２0 ，．．．，２２2     スイッチポート管理（ＳＰＭ）部
２４，２４0 ，．．．，２４2 ，２４’    メモリ部
３０    制御ユニット
４０    スイッチポートコントローラ（ＳＰＣ）ユニット
４１    アドレス翻訳回路（ＡＴＣ）
４２    適応スイッチ素子（ＡＳＥ）
４４    バスマルチプレクサユニット
Ｂ0 ，．．．，Ｂ7     バスライン
Ｉ0 ，．．．，Ｉ2     入力ポート
Ｏ0 ，．．．，Ｏ2     出力ポート
Ｒ0 ，．．．，Ｒ2     格納領域
【図１】
0003730714.tif 000002
【図２】
0003730714.tif 000003
【図３】
0003730714.tif 000004
【図４】
0003730714.tif 000005
【図５】
0003730714.tif 000006
【図６】
0003730714.tif 000007
【図７】
0003730714.tif 000008
【図８】
0003730714.tif 000009
【図９】
0003730714.tif 000010
【図１０】
0003730714.tif 000011
【図１１】
0003730714.tif 000012
【図１２】
0003730714.tif 000013
【図１３】
0003730714.tif 000014
【図１４】
0003730714.tif 000015
【図１５】
0003730714.tif 000016
【図１６】
0003730714.tif 000017