(57)【特許請求の範囲】
【請求項１】
ゲートラインと、前記ゲートラインと交差するデータラインと、前記ゲートラインとデータラインの交差部に設置されたエレクトロ・ルミネッセンス・セルとを具備するエレクトロ・ルミネッセンス・パネルにおいて、
前記第１ゲートラインと前記データラインの交差部に設置されてエレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路であって、
エレクトロ・ルミネッセンス・セルに電圧を印加する電源と、
前記電源と前記データライン間に接続され、ゲート電極とドレイン電極とが結線された第１ＰＭＯＳ薄膜トランジスタと、
前記電源と前記エレクトロ・ルミネッセンス・セルの間に接続された第２ＰＭＯＳ薄膜トランジスタと、
前記第１ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたドレイン電極と、前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたソース電極とを有し、スイッチの役割をする第３ＰＭＯＳ薄膜トランジスタと、
前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と前記電源の間に接続されたキャパシタとを具備した第１エレクトロ・ルミネッセンス・セル駆動回路と、
前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路であって、
エレクトロ・ルミネッセンス・セルに電圧を印加する電源と、
前記電源と前記エレクトロ・ルミネッセンス・セル間に接続された第４ＰＭＯＳ薄膜トランジスタと、
前記データラインと接続されたドレイン電極と、前記第４ＰＭＯＳのゲート電極と接続されたソース電極とを有し、スイッチの役割をする第５ＰＭＯＳ薄膜トランジスタと、
前記第４ＰＭＯＳ薄膜トランジスタのゲート電極と前記電源と接続されるキャパシタとを具備した第２エレクトロ・ルミネッセンス・セル駆動回路と、
を具備することを特徴とするエレクトロ・ルミネッセンス・パネル。
【請求項２】
ガラス基板の上に相互に交差するように配置されたゲートラインとデータラインとの交差部に設置されてゲートラインでのゲート信号がイネーブルされる際に駆動されて前記データラインでの画素信号の大きさに対応する光を発生する第１及び第２画素を有するエレクトロ・ルミネッセンス・パネルにおいて、
第１及び第２画素それぞれは、第１ゲートラインとデータラインの交差部に設置され、
第１画素はエレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路を具備し、
第２画素は前記第１ゲートラインを除いたゲートラインと前記データラインの交差部に設置されてエレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路を具備し、
第１エレクトロ・ルミネッセンス・セル駆動回路は、基底電圧ラインに接続された有機発光ダイオードと、前記第１ゲートラインと前記データラインの交差部に設置された少なくとも３つの薄膜トランジスタを有する補償回路とを具備し、
前記補償回路は、
電圧供給ラインに電流ミラーを形成するために接続された第１及び第２ＰＭＯＳ薄膜トランジスタと、
第１ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたドレイン電極と、第２ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたソース電極とを有する第３ＰＭＯＳ薄膜トランジスタと、
前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と前記電圧供給ラインの間に接続された第１キャパシタとを具備し、
第１ＰＭＯＳ薄膜トランジスタは、第１データラインに接続されたドレイン電極とゲート電極とが結線され、
前記第２エレクトロ・ルミネッセンス・セル駆動回路は基底電圧ラインに接続された有機発光ダイオードと、前記第１ゲートラインを除いたゲートラインと前記データラインの交差部に設置された二つの薄膜トランジスタを有するセル駆動回路とを具備して、前記有機発光ダイオードは前記セル駆動回路から印加された電流の大きさに対応する光を放出し、
前記第２エレクトロ・ルミネッセンス・セル駆動回路は、
前記有機発光ダイオードと前記電圧供給ラインの間に接続された第４ＰＭＯＳ薄膜トランジスタと、
前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と接続されたソース電極と、前記データラインと接続されたドレイン電極とを有し、スイッチとしての役割をする第５ＰＭＯＳ薄膜トランジスタと、
前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電圧供給ラインの間に接続された第２キャパシタとを具備することを特徴とするエレクトロ・ルミネッセンス・パネル。
【請求項３】
前記ゲートラインに接続されて前記ゲートラインを順次駆動するためのゲートドライバと、前記データラインに接続されて前記第１及び第２画素に画素信号を印加するデータドライバとを具備することを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項４】
前記有機発光ダイオードは、前記補償回路から供給された電流に対応する光を放出することを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項５】
前記第１エレクトロ・ルミネッセンス・セル駆動回路は、前記ゲートラインでのゲート信号がイネーブルされる期間に、第１ＰＭＯＳ薄膜トランジスタと第２ＰＭＯＳ薄膜トランジスタが同時に駆動し、データライン上を流れる電流と所定比の電流信号が前記有機発光ダイオードに供給されることを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項６】
第１キャパシタは、前記電圧供給ラインが前記データラインに接続される際にデータラインでの電流信号を充電して、充電された電流信号を前記第２ＰＭＯＳ薄膜トランジスタの前記ゲート電極に供給することを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項７】
前記第２ＰＭＯＳ薄膜トランジスタは、有機発光ダイオードに電流を供給するために前記供給電圧（ＶＤＤ）から充電された第１キャパシタの電圧によりターン・オンされることを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項８】
前記第３ＰＭＯＳ薄膜トランジスタは、前記第１及び第２ＰＭＯＳ薄膜トランジスタに対してスイッチとして作用することを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項９】
前記第１及び第２ＰＭＯＳ薄膜トランジスタは、前記第３ＰＭＯＳ薄膜トランジスタがターン・オンされる際に電流ミラーになり、前記ミラーは、前記第１ＰＭＯＳ薄膜トランジスタを通して前記第１データラインに流れる一定の電流の大きさと、前記第２ＰＭＯＳ薄膜トランジスタを通して前記有機発光ダイオードに流れる電流の大きさとが同一となるように構成されることを特徴とする請求項８記載のエレクトロ・ルミネッセンス・パネル。
【請求項１０】
前記有機発光ダイオードに供給される電流は、前記第１キャパシタの充電電圧によって前記第２ＰＭＯＳ薄膜トランジスタがターン・オンされた時間の間、供給されることを特徴とする請求項９記載のエレクトロ・ルミネッセンス・パネル。
【請求項１１】
前記第２エレクトロ・ルミネッセンス・セル駆動回路は、前記ゲートラインでのゲート信号がイネーブルされる際に第１エレクトロ・ルミネッセンス・セル駆動回路の第１ＰＭＯＳ薄膜トランジスタを通して第１データラインに供給される所定の電流（ＩＤ）によって、これと同一の大きさの電流信号が前記有機発光ダイオードに供給されることを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項１２】
前記第２キャパシタは、前記電圧供給ラインが前記データラインに接続される際に前記データラインの電流信号を充電して、充電された電流信号を前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極に供給することを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項１３】
前記第４ＰＭＯＳ薄膜トランジスタは、有機発光ダイオードに電流を供給するために前記供給電圧（ＶＤＤ）から充電された第２キャパシタの電圧によりターン・オンされることを特徴とする請求項１２記載のエレクトロ・ルミネッセンス・パネル。
【請求項１４】
前記第５ＰＭＯＳ薄膜トランジスタは、前記第４ＰＭＯＳ薄膜トランジスタに対してスイッチとしての役割をすることを特徴とする請求項２記載のエレクトロ・ルミネッセンス・パネル。
【請求項１５】
前記第４ＰＭＯＳ薄膜トランジスタは、前記第５ＰＭＯＳ薄膜トランジスタがターン・オンされる際に、前記第１エレクトロ・ルミネッセンス駆動回路の前記第１ＰＭＯＳ薄膜トランジスタと共に電流ミラーを形成することを特徴とする請求項１４記載のエレクトロ・ルミネッセンス・パネル。
【請求項１６】
前記第１ＰＭＯＳ薄膜トランジスタは、第１ＰＭＯＳ薄膜トランジスタを通して前記第１データラインに一定の大きさの電流が流れるようにターン・オンされて、前記第１データラインに流れる電流の大きさと同一の電流が前記第４ＰＭＯＳ薄膜トランジスタを通して前記有機発光ダイオードに供給されることを特徴とする請求項１５記載のエレクトロ・ルミネッセンス・パネル。
【請求項１７】
前記有機発光ダイオードに供給される電流は、前記第２キャパシタの充電電圧によって前記第４ＰＭＯＳ薄膜トランジスタがターン・オンされた時間の間、供給されることを特徴とする請求項１６記載のエレクトロ・ルミネッセンス・パネル。
【請求項１８】
ゲートラインと、前記ゲートラインと交差するデータラインと、前記ゲートラインとデータラインの交差部に設置されたエレクトロ・ルミネッセンス・セルとを具備するエレクトロ・ルミネッセンス・パネルの製造方法であって、
当該製造方法は、前記第１ゲートラインと前記データラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路を形成する過程と、前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路を形成する過程とを含み、
前記第１エレクトロ・ルミネッセンス・セルの駆動回路を形成する過程は、
第１エレクトロ・ルミネッセンス・セルに電圧を印加する電源を形成する過程と、
前記電源と前記データラインの間に接続され、ゲート電極とドレイン電極とが結線された第１ＰＭＯＳ薄膜トランジスタを形成する過程と、
前記電源と前記エレクトロ・ルミネッセンス・セルの間に接続された第２ＰＭＯＳ薄膜トランジスタを形成する過程と、
前記第１ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたドレイン電極と、前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と接続されたソース電極とを有し、スイッチとしての役割をする第３ＰＭＯＳ薄膜トランジスタを形成する過程と、
前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と前記電源の間に接続されたキャパシタを形成する過程とを含み、
前記第２エレクトロ・ルミネッセンス・セルの駆動回路を形成する過程は、
前記エレクトロ・ルミネッセンス・セルに電圧を印加する電源を形成する過程と、
前記電源と前記エレクトロ・ルミネッセンス・セル間に接続された第４ＰＭＯＳ薄膜トランジスタを形成する過程と、
前記データラインと接続されたドレイン電極と、前記第４ＰＭＯＳのゲート電極と接続されたソース電極とを有し、スイッチの役割をする第５ＰＭＯＳ薄膜トランジスタを形成する過程と、
前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電源の間に接続されたキャパシタを設ける過程と、
を含むことを特徴とするエレクトロ・ルミネッセンス・パネルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はエレクトロ・ルミネッセンス・パネルに関し、特に輝度を向上させたエレクトロ・ルミネッセンス・パネルに関するものである。
【０００２】
【従来の技術】
最近、陰極線管の短所である重さと厚さを低減する平板表示装置が開発されている。このような平板表示装置は液晶表示装置、電界放出表示装置、プラズマディスプレーパネル及びエレクトロ・ルミネッセンス（以下“ＥＬ”という）パネルがある。
【０００３】
このような平板表示装置の表示品質を高めて大画面化を試みる研究が活発に行われている。ＥＬパネルは自ら発光する自発光素子である。ＥＬパネルは電子及び正孔のキャリアーを利用して蛍光物質を励起することでビデオ映像を表示する。ＥＬパネルは直流低電圧の駆動が可能で応答速度が速いという長所がある。
【０００４】
図１に示すように、従来のＥＬパネルはガラス基板（１０）上に互いに交差するゲートラインのペア（ＧＬ、/ＧＬ）及びデータライン（ＤＬ）と、ゲートラインのペア（ＧＬ、/ＧＬ）とデータライン（ＤＬ）の交差部それぞれに配列された画素素子（ＰＥ）とを具備する。
【０００５】
画素素子（ＰＥ）それぞれはゲートラインのペア（ＧＬ、/ＧＬ）のゲート信号がイネーブル（Enable）される時、駆動されてデータライン（ＤＬ）上の画素信号の大きさに対応した光を発生する。
【０００６】
このような画素素子（ＰＥ）を駆動するために、ゲートドライバ（１２）はゲートラインのペア（ＧＬ、/ＧＬ）に接続されることと共にデータドライバ（１４）はデータライン（ＤＬ）に接続される。
【０００７】
ゲートドライバ（１２）はゲートラインのペア（ＧＬ、/ＧＬ）を順次駆動する。データドライバ（１４）はデータライン（ＤＬ）を通して画素（ＰＥ）に画素信号を供給する。
【０００８】
このように、ゲートドライバ（１２）及びデータドライバ（１４）によって駆動される画素素子（ＰＥ）は基底電圧ライン（ＧＮＤ）に接続されたＥＬセル（Organic Light Emitting Diode：ＯＬＥＤ）と、このＥＬセル（ＯＬＥＤ）を駆動するためのセル駆動回路（１６）で構成される。
【０００９】
ＥＬセル（ＯＬＥＤ）はセル駆動回路（１６）から供給される電流の大きさに対応した光を放出する。
【００１０】
図２に示すように、セル駆動回路（１６）はＥＬセル（ＯＬＥＤ）と第１及び第２ノード（Ｎ１、Ｎ２）の間に接続された第１ＰＭＯＳ薄膜トランジスタ（以下“ＴＦＴ”という）（ＭＰ１）と、第２ノード及びＥＬセル（ＯＬＥＤ）の間に接続された第２ＰＭＯＳ  ＴＦＴ（ＭＰ２）と、第１及び第２ノード（Ｎ１、Ｎ２）の間に接続されたキャパシタ（Ｃ１）とを具備する。
【００１１】
キャパシタ（Ｃ１）はデータライン（ＤＬ）から画素信号が印加される時、画素信号の電圧を充電してその充電された画素電圧を第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）のゲート電極に供給する。
【００１２】
第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）はキャパシタ（Ｃ１）に充電された画素電圧によってターン・オンされることで、電圧供給ライン（ＶＤＤＬ）からの供給電圧（ＶＤＤ）を第１ノード（Ｎ１）を経由してＥＬセル（ＯＬＥＤ）に供給する。この時、第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）は画素信号の電圧レベルによって自分のチャンネル幅を変化させＥＬセル（ＯＬＥＤ）に供給される電流量を調節する。これによって、ＥＬセル（ＯＬＥＤ）は第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）から印加される電流量に対応する光を発生する。
【００１３】
第２ＰＭＯＳ  ＴＦＴ（ＭＰ２）はゲートライン（ＧＬ）から図３に図示したようにゲート信号（ＧＬＳ）に応答して第２ノード（Ｎ２）をＥＬセル（ＯＬＥＤ）に選択的に接続する。
【００１４】
これを詳細に説明すると、第２ＰＭＯＳ  ＴＦＴ（ＭＰ２）はゲート信号（ＧＬＳ）がロー論理でイネーブルされる期間に第２ノード（Ｎ２）をＥＬセル（ＯＬＥＤ）に接続させ画素信号がキャパシタ（Ｃ１）に充電される。換言すれば、第２ＰＭＯＳ  ＴＦＴ（ＭＰ２）はゲートライン（ＧＬ）上のゲート信号（ＧＬＳ）がイネーブルされる期間にキャパシタ（Ｃ１）の電流通路を形成する。
【００１５】
キャパシタ（Ｃ１）はゲート信号（ＧＬＳ）がイネーブルされる期間に画素信号を充電して第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）のゲート電極上の電圧がドレーン電極上の電圧より充電された画素信号の電圧レベルほど低くする。これによって、第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）は画素信号の電圧レベルによってチャンネル幅を調節して第１ノード（Ｎ１）からＥＬセル（ＯＬＥＤ）の方に流れる電流量を調節する。
【００１６】
また、セル駆動回路（１６）はゲートライン（ＧＬ）上のゲート信号（ＧＬＳ）に応答する第３ＰＭＯＳ  ＴＦＴ（ＭＰ３）と、ゲート反転ライン（/ＧＬ）からの反転されたゲート信号（/ＧＬＳ）に応答する第４ＰＭＯＳ  ＴＦＴ（ＭＰ４）とをさらに具備する。
【００１７】
第３ＰＭＯＳ  ＴＦＴ（ＭＰ３）はロー論理のゲート信号（ＧＬＳ）がゲートライン（ＧＬ）から供給される期間にターン・オンされて第１ノード（Ｎ１）に接続されたキャパシタ（Ｃ１）及び第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）のドレーン電極がデータライン（ＤＬ）に接続される。これを詳細に説明すると、第３ＰＭＯＳ  ＴＦＴ（ＭＰ３）はロー論理のゲート信号（ＧＬＳ）に応答してデータライン（ＤＬ）上の画素信号を第１ノード（Ｎ１）の方に転送される役割をする。結果的に、第３ＰＭＯＳ  ＴＦＴ（ＭＰ３）はゲートライン（ＧＬ）上のゲート信号（ＧＬＳ）がロー論理を維持する期間にターン・オンされて画素信号が第１及び第２ノード（Ｎ１、Ｎ２）の間に接続されたキャパシタ（Ｃ１）に充電される。
【００１８】
第４ＰＭＯＳ  ＴＦＴ（ＭＰ４）はゲート反転ライン（/ＧＬ）からロー論理の反転されたゲート信号（/ＧＬＳ）が自分のゲートの方に供給される期間にターン・オンされてキャパシタ（Ｃ１）及び第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）のドレーン電極が接続された第１ノード（Ｎ１）を電圧供給ライン（ＶＤＤＬ）に接続する。この第４ＰＭＯＳ  ＴＦＴ（ＭＰ４）がターン・オンされた期間に電圧供給ライン（ＶＤＤＬ）上の供給電圧（ＶＤＤ）は第１ノード（Ｎ１）及び第１ＰＭＯＳ  ＴＦＴ（ＭＰ１）を経由してＥＬセル（ＯＬＥＤ）に供給されることで、ＥＬセル（ＯＬＥＤ）は画素信号の電圧レベルに対応する光を発生する。
【００１９】
このような、ＥＬパネルはＥＬセル（ＯＬＥＤ）を利用して光を発生するのに必要な電流をＰＭＯＳ  ＴＦＴから供給されて動作するが、このようなＰＭＯＳ
ＴＦＴの特性は図４のようである。
【００２０】
図４に示すように、ＰＭＯＳ  ＴＦＴの特性はゲート電極に供給されるゲート電圧（ＶＧ）値によってドレーン電極及びソース電極間の電圧（ＶＤＳ）とドレーン電流（ＩＤ）が異なる。特にＥＬパネルは供給される電流の大きさに発光する量が異なるために電流の調節が何より重要である。
【００２１】
ＥＬセル（ＯＬＥＤ）に供給される電流は、Ａ部分に示すようにＰＭＯＳ  ＴＦＴのゲート電圧（ＶＴＨ）はドレーン電極及びソース電極間の電圧（ＶＤＳ）変化に大きく影響する。この結果、ＥＬパネルに表示されるビデオ映像に縦及び横の縞模様が発生する問題点が発生する。
【００２２】
【発明が解決しようとする課題】
従って、本発明の目的は輝度を向上することができるようにしたエレクトロ・ルミネッセンス・パネルを提供することにある。
【００２３】
【課題を解決するための手段】
前記の目的を達成するために、本発明によるエレクトロ・ルミネッセンス・パネルはゲートラインと、前記ゲートラインと交差するデータラインと、前記ゲートラインとデータラインの交差部に設置されたエレクトロ・ルミネッセンス・セル（ＯＬＥＤ）とを具備するエレクトロ・ルミネッセンス・パネルにおいて、前記第１ゲートラインと前記データラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路と、前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路とを具備する。
【００２４】
前記第１エレクトロ・ルミネッセンス・セルの駆動回路はエレクトロ・ルミネッセンス・セルに電源を供給する電源と、前記電源と前記データラインの間に接続された第１ＰＭＯＳ薄膜トランジスタと、前記電源と前記エレクトロ・ルミネッセンス・セルの間に接続された第２ＰＭＯＳ薄膜トランジスタと、前記第１及び前記第２ＰＭＯＳ薄膜トランジスタのゲート電極の間に接続されてスイッチの役割をする第３ＰＭＯＳ薄膜トランジスタと、前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と前記電源の間に接続されたキャパシタとを具備する。
【００２５】
前記第１ＰＭＯＳ薄膜トランジスタと前記第２ＰＭＯＳ薄膜トランジスタの幅と長さの比率により前記第２ＰＭＯＳ薄膜トランジスタに流れる電流を調整することを特徴とする。
【００２６】
前記第２エレクトロ・ルミネッセンス・セルの駆動回路はエレクトロ・ルミネッセンス・セルに電源を供給する電源と、前記電源と前記エレクトロ・ルミネッセンス・セル間に接続された第４ＰＭＯＳ薄膜トランジスタと、前記デーラライン及び前記第４ＰＭＯＳのゲート電極の間に接続されてスイッチの役割をする第５ＰＭＯＳ薄膜トランジスタと、前記第４トランジスタのゲート電極と前記電源と接続されるキャパシタとを具備する。
【００２７】
前記第１ＰＭＯＳ薄膜トランジスタ及び前記第４ＰＭＯＳ薄膜トランジスタの幅と長さの比率によって前記第４ＰＭＯＳ薄膜トランジスタに流れる電流を調整することを特徴とする。
【００２８】
本発明によるエレクトロ・ルミネッセンス・パネルは第１ゲートラインとゲートラインの交差部に設置されてエレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル回路と、前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路とを具備する。
【００２９】
前記第１エレクトロ・ルミネッセンス・セルの駆動回路はエレクトロ・ルミネッセンス・セルに電源を供給する電源と、前記電源と前記データラインの間に接続された第１ＰＭＯＳ薄膜トランジスタと、前記電源と前記エレクトロ・ルミネッセンス・セルの間に接続された第２ＰＭＯＳ薄膜トランジスタと、前記第１及び第２ＰＭＯＳ薄膜トランジスタの前記ゲート電極の間に接続されてスイッチの役割をする第３ＰＭＯＳ薄膜トランジスタと、前記第２ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電源の間に接続されたキャパシタとを具備する。
【００３０】
前記第２エレクトロ・ルミネッセンス・セルの駆動回路はエレクトロ・ルミネッセンス・セルに電源を供給する電源と、前記電源と前記データラインの間に接続された第４ＰＭＯＳ薄膜トランジスタと、前記データラインと前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極の間に接続されてスイッチの役割をする第５ＰＭＯＳ薄膜トランジスタと、前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電源の間に接続されたキャパシタとを具備する。
【００３１】
ガラス基板の上に相互交差されるように配置された前記ゲートラインと前記データラインの交差部に設置されて前記ゲートラインでのゲート信号がイネーブルされる際に駆動されて前記データラインでの画素信号の大きさに対応する光を発生する第１及び第２画素とを具備する。
【００３２】
前記ゲートラインに接続されて前記ゲートラインを順次駆動するためのゲートドライバと、前記データラインに接続されて前記第１及び第２画素に画素信号を印加するデータドライバとを具備する。
【００３３】
前記ゲートドライバと前記データドライバで駆動される前記第１及び第２画素それぞれは、第１ゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル回路と、前記第１ゲートラインを除いたゲートラインと前記データラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路とを具備する。
【００３４】
前記第１エレクトロ・ルミネッセンス・セル駆動回路は、基底電圧ラインに接続された有機発光ダイオードと、前記第１ゲートラインと前記データラインの交差部に設置された少なくとも３つの薄膜トランジスタを有する補償回路とを具備することを特徴とする。
【００３５】
前記有機発光ダイオードは、前記補償回路から印加された電流の大きさに対応する光を放出することを特徴とする。
【００３６】
前記第１エレクトロ・ルミネッセンス・セル駆動回路は、前記ゲートラインでゲート信号がイネーブルされる期間に、前記データラインでの逆方向の電流量を変化させる順方向の電流信号を前記有機発光ダイオードに印加することを特徴とする。
【００３７】
前記補償回路は、電圧供給ラインに電流ミラーを形成するために接続された第１及び第２ＰＭＯＳ薄膜トランジスタと、第１及び第２ＰＭＯＳ薄膜トランジスタの前記ゲート電極の間に接続された第３ＰＭＯＳ薄膜トランジスタと、前記第２ＰＭＯＳ薄膜トランジスタと前記電圧供給ラインの間に接続された第１キャパシタとを具備する。
【００３８】
前記第１キャパシタは、前記電圧供給ラインが前記データラインに接続される際に前記データラインでの電流信号を充電して、充電された電流信号を前記第２ＰＭＯＳ薄膜トランジスタの前記ゲート電極に印加することを特徴とする。
【００３９】
前記第２ＰＭＯＳ薄膜トランジスタは、前記電圧供給ラインでの供給電圧が有機発光ダイオードに印加されて充電された第１キャパシタの充電電流によりターン・オンされることを特徴とする。
【００４０】
前記第３ＰＭＯＳ薄膜トランジスタは、前記第１及び第２ＰＭＯＳ薄膜トランジスタに対してスイッチとしての役割をすることを特徴とする。
【００４１】
前記第１及び第２ＰＭＯＳ薄膜トランジスタは、前記第３ＰＭＯＳ薄膜トランジスタがターン・オンされる際に、電流ミラーになり、前記ミラーは前記第１ＰＭＯＳ薄膜トランジスタを通して、前記第１データラインに流れる一定の大きさの電流と前記第２ＰＭＯＳ薄膜トランジスタを通して前記有機発光ダイオードに印加されて第１データラインに流れる電流の大きさと同一の電流で構成されることを特徴とする。
【００４２】
前記有機発光ダイオードに印加される電流は、前記第１キャパシタから発生した維持時間の間に供給されることを特徴とする。
【００４３】
前記第１データラインに流れる電流と前記有機発光ダイオードに印加される電流は、前記第１ＰＭＯＳ薄膜トランジスタと第２ＰＭＯＳ薄膜トランジスタの幅と長さの比率により決定されることを特徴とする。
【００４４】
前記第１ＰＭＯＳ薄膜トランジスタと第２ＰＭＯＳ薄膜トランジスタは、ゲート電圧により影響を受けることなく前記第２ＰＭＯＳ薄膜トランジスタに流れる電流を調節することを特徴とする。
【００４５】
前記第２エレクトロ・ルミネッセンス・セル駆動回路は、基底電圧ラインに接続されたエレクトロ・ルミネッセンス・セル有機発光ダイオードと、前記第１ゲートラインを除いたゲートラインと前記データラインの交差部に設置された二つの薄膜トランジスタを有するセル駆動回路とを具備して、前記有機発光ダイオードは前記セル駆動回路から印加された電流の大きさに対応する光を放出することを特徴とする。
【００４６】
前記セル駆動回路は、前記ゲートラインでのゲート信号がイネーブルされる際に前記データラインでの逆方向の電流量により変動する順方向の電流信号を前記有機発光ダイオードに印加することを特徴とする。
【００４７】
前記セル駆動回路は、前記有機発光ダイオードと前記電圧供給ラインの間に接続された第４ＰＭＯＳ薄膜トランジスタと、前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記データラインの間に接続されてスイッチとしての役割をする第５ＰＭＯＳ薄膜トランジスタと、前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電圧供給ラインの間に接続された第２キャパシタとを具備する。
【００４８】
前記第２キャパシタは、前記電圧供給ラインが前記データラインに接続される際に前記データラインでの電流信号を充電して、充電された電流信号を前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極に印加することを特徴とする。
【００４９】
前記第４ＰＭＯＳ薄膜トランジスタは、前記電圧供給ラインでの供給電圧が有機発光ダイオードに印加されて充電された第２キャパシタの充電電流によりターン・オンされることを特徴とする。
【００５０】
前記第５ＰＭＯＳ薄膜トランジスタは前記第４ＰＭＯＳ薄膜トランジスタに対してスイッチとしての役割をすることを特徴とする。
【００５１】
前記第５ＰＭＯＳ薄膜トランジスタがターン・オンされる際に、前記第４ＰＭＯＳ薄膜トランジスタは前記第１エレクトロ・ルミネッセンス駆動回路の前記第１ＰＭＯＳ薄膜トランジスタと共に電流ミラーを形成することを特徴とする。
【００５２】
前記第１ＰＭＯＳ薄膜トランジスタがターン・オンされて第１ＰＭＯＳ薄膜トランジスタを通して前記第１データラインに一定の大きさの電流が流れることで、前記第１データラインに流れる電流の大きさと同一の電流が前記第４ＰＭＯＳ薄膜トランジスタを通して前記有機発光ダイオードに印加することを特徴とする。
【００５３】
前記有機発光ダイオードに印加される電流は前記第２キャパシタから発生した維持時間の間に供給されることを特徴とする。
【００５４】
前記第１データラインに流れる電流と前記有機発光ダイオードに印加される電流は前記第１ＰＭＯＳ薄膜トランジスタと前記第４ＰＭＯＳ薄膜トランジスタの幅と長さの比率により決定されることを特徴とする。
【００５５】
前記第１ＰＭＯＳ薄膜トランジスタと第４ＰＭＯＳ薄膜トランジスタはゲート電圧により影響を受けることなく前記第４ＰＭＯＳ薄膜トランジスタに流れる電流を調節することを特徴とする。
【００５６】
本発明によるエレクトロ・ルミネッセンス・パネルの製造方法はゲートラインと、前記ゲートラインと交差するデータラインと、前記ゲートラインとデータラインの交差部に設置されたエレクトロ・ルミネッセンス・セルとを具備するエレクトロ・ルミネッセンス・パネルの製造方法において、前記第１ゲートラインと前記データラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第１エレクトロ・ルミネッセンス・セル駆動回路を形成する過程と、前記第１ゲートラインを除いたゲートラインとデータラインの交差部に設置されて前記エレクトロ・ルミネッセンス・セルを駆動するための第２エレクトロ・ルミネッセンス・セル駆動回路を形成する過程とを具備する。
【００５７】
前記第１エレクトロ・ルミネッセンス・セルの駆動回路を形成する過程はエレクトロ・ルミネッセンス・セルに電源を供給するための電源を形成する過程と、前記電源と前記データラインの間に接続された第１ＰＭＯＳ薄膜トランジスタを形成する過程と、前記電源と前記エレクトロ・ルミネッセンス・セルの間に接続された第２ＰＭＯＳ薄膜トランジスタを形成する過程と、前記第１及び前記第２ＰＭＯＳ薄膜トランジスタのゲート電極の間に接続されてスイッチとしての役割をする第３ＰＭＯＳ薄膜トランジスタを形成する過程と、前記第２ＰＭＯＳ薄膜トランジスタのゲート電極と前記電源の間に接続されたキャパシタを形成する過程とを具備する。
【００５８】
前記第２ＰＭＯＳ薄膜トランジスタに流れる電流は前記第１ＰＭＯＳ薄膜トランジスタと前記第２ＰＭＯＳ薄膜トランジスタの幅と長さの比率により前記第２ＰＭＯＳ薄膜トランジスタに流れる電流を調整することを特徴とする。
【００５９】
前記第２エレクトロ・ルミネッセンス・セルの駆動回路を形成する過程は前記エレクトロ・ルミネッセンス・セルに電源を供給する電源を形成する過程と、前記電源と前記エレクトロ・ルミネッセンス・セル間に接続された第４ＰＭＯＳ薄膜トランジスタを形成する過程と、前記デーラライン及び前記第４ＰＭＯＳのゲート電極の間に接続されてスイッチの役割をする第５ＰＭＯＳ薄膜トランジスタを形成する過程と、前記第４ＰＭＯＳ薄膜トランジスタの前記ゲート電極と前記電源の間に接続されたキャパシタとを具備する。
【００６０】
前記第４ＰＭＯＳ薄膜トランジスタに流れる電流は前記第１ＰＭＯＳ薄膜トランジスタと前記第４ＰＭＯＳ薄膜トランジスタの幅と長さの比率により調整することを特徴とする。
【００６１】
【作用】
本発明によるエレクトロ・ルミネッセンス・パネルは、一つのゲートラインに一つの補償回路を構成することで各ピクセル別で補償回路を適用したエレクトロ・ルミネッセンス・パネルより開口率を大きく向上することができる長所と共に画素セル上に発生する縞模様を除去することができる。また、従来の四つのＴＦＴ構造であったものを、二つのＴＦＴ構造にまでＴＦＴ数を減少することで開口率が大きく向上する長所がある。
【００６２】
【発明の実施態様】
前記目的以外に本発明の異なる目的及び利点は添付の図面を参照した本発明の好ましい実施例に対する説明を通して明らかになるはずである。
【００６３】
以下、本発明の実施例を、添付した図５乃至図８を参照して詳細に説明する。
【００６４】
図５に示すように、本発明によるＥＬパネルはガラス基板（２０）上に互いに交差するゲートライン（ＧＬ）及びデータライン（ＤＬ）と、ゲートライン（ＧＬ）とデータライン（ＤＬ）の交差部のそれぞれに配列された第１及び第２画素素子（ＰＥ１、ＰＥ２）とを具備する。
【００６５】
第１及び第２画素素子（ＰＥ１、ＰＥ２）それぞれはゲートライン（ＧＬ）のゲート信号がイネーブルされる時に駆動されてデータライン（ＤＬ）上の画素信号の大きさに対応した光を発生する。
【００６６】
このような第１及び第２画素素子（ＰＥ１、ＰＥ２）を駆動するために、ゲートドライバ（２２）はゲートライン（ＧＬ）に接続されることと共にデータドライバ（２４）はデータライン（ＤＬ）に接続される。
【００６７】
ゲートドライバ（２２）はゲートライン（ＧＬ）を順次駆動する。データドライバ（２４）はデータライン（ＤＬ）を通して第１及び第２画素素子（ＰＥ１、ＰＥ２）に画素信号を供給する。
【００６８】
このように、ゲートドライバ（２２）及びデータドライバ（２４）によって駆動される第１及び第２画素素子（ＰＥ１、ＰＥ２）それぞれは第１ゲートライン（ＧＬ１）とデータライン（ＤＬ）の交差部に設置されてＥＬパネルを駆動する第１ＥＬセル駆動回路（ＰＥ１）と、第１ゲートライン（ＧＬ１）を除いたゲートライン（ＧＬ１乃至ＧＬｎ）とデータライン（ＤＬ）の交差部に設置されてＥＬパネルを駆動する第２ＥＬセル駆動回路（ＰＥ２）で分けられる。
【００６９】
第１ＥＬセル駆動回路（ＰＥ１）はゲートライン（ＧＬ）上のゲート信号がイネーブルされる期間にデータライン（ＤＬ）上の逆方向の電流量によって変化する正方向の電流信号をＥＬセル（ＯＬＥＤ）に供給する。
【００７０】
このために、第１ＥＬセル駆動回路（ＰＥ１）は図６のように基底電圧ライン（ＧＮＤ）に接続されたＥＬセル（Organic Light Emitting Diode：ＯＬＥＤ）と、第１ゲートライン（ＧＬ１）とそれぞれのデータラインの交差部に三つの薄膜トランジスタ（以下“ＴＦＴ”という）を含めて設置される補償回路部（２６）で構成される。
【００７１】
ＥＬセル（ＯＬＥＤ）は補償回路部（２６）から供給される電流の大きさに対応した光を放出する。
【００７２】
補償回路部（２６）は電圧供給ライン（ＶＤＤ）に電流ミラー（Current Mirror）を形成するように接続された第１及び第２ＰＭＯＳ  ＴＦＴ（Ｐ１、Ｐ２）と、これらの第１及び第２ＰＭＯＳ  ＴＦＴ（Ｐ１、Ｐ２）のゲート電極の間に接続されてスイッチ役割をする第３ＰＭＯＳ  ＴＦＴ（Ｐ３）と、第２ＰＭＯＳＴＦＴ（Ｐ２）と電圧供給ライン（ＶＤＤ）の間に接続されたキャパシタ（ＣＳＴ１）とを具備する。
【００７３】
キャパシタ（ＣＳＴ１）は電圧供給ライン（ＶＤＤ）がデータライン（ＤＬ）に接続される時にデータライン（ＤＬ）上の電流信号を充電して、その充電された電流信号を第２ＰＭＯＳ  ＴＦＴ（Ｐ２）のゲート電極に供給する役割をする。
【００７４】
第２ＰＭＯＳ  ＴＦＴ（Ｐ２）はキャパシタ（ＣＳＴ１）に充電された電流信号によってターン・オンされることで電圧供給ライン（ＶＤＤ）上の供給電圧（ＶＤＤ）をＥＬセル（ＯＬＥＤ）に供給する。
【００７５】
第３ＰＭＯＳ  ＴＦＴ（Ｐ３）は第１及び第２ＰＭＯＳ  ＴＦＴ（Ｐ１、Ｐ２）をスイッチングする役割をすることで、この第３ＰＭＯＳ  ＴＦＴ（Ｐ３）がターン・オンすると、第１及び第２ＰＭＯＳ  ＴＦＴ（Ｐ１、Ｐ２）は電流ミラーの回路になる。これによって、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）がターン・オンされて、この第１ＰＭＯＳ  ＴＦＴ（Ｐ１）を通して第１データライン（ＤＬ１）に一定の大きさを有する電流（ＩＤ）が流れることと共にＥＬセル（ＯＬＥＤ）には第１データライン（ＤＬ１）に流れる電流（ＩＤ）の量ほどの電流が第２ＰＭＯＳ  ＴＦＴ（Ｐ２）を通して供給される。
【００７６】
この時、ＥＬセル（ＯＬＥＤ）に供給される電流はキャパシタ（ＣＳＴ１）によるホルディング  タイムの間に供給される。このような、第１データライン（ＤＬ１）に流れる電流（ＩＤ）及びＥＬセル（ＯＬＥＤ）に供給される電流は第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第２ＰＭＯＳ  ＴＦＴ（Ｐ２）の幅と長さの比率によって決定される。即ち、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第２ＰＭＯＳ  ＴＦＴ（Ｐ２）の幅と長さの比率が同じであると同じ大きさの電流（ＩＤ）が第１データライン（ＤＬ１）及びＥＬセル（ＯＬＥＤ）に流れる。
【００７７】
反対に、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第２ＰＭＯＳ  ＴＦＴ（Ｐ２）の間の幅と長さの比率が１：Ｋであると、第２ＰＭＯＳ  ＴＦＴ（Ｐ２）へ流れる電流は第１ＰＭＯＳ  ＴＦＴ（Ｐ１）へ流れる電流よりＫ×電流（ＩＤ）の大きさを有する。
【００７８】
従って、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第２ＰＭＯＳ  ＴＦＴ（Ｐ２）はゲート電圧（ＶＨＴ）の影響を受けずに第２ＰＭＯＳ  ＴＦＴ（Ｐ２）へ流れる電流を調整することが可能となる。即ち、ゲート電圧（ＶＨＴ）に関係なくＥＬセル（ＯＬＥＤ）に供給される電流の大きさを制御することができる。
【００７９】
一方、第２ＥＬセル駆動回路（ＰＥ２）は図８のように基底電圧ライン（ＧＮＤ）に接続されたＥＬセル（ＯＬＥＤ）と、第１ゲートライン（ＧＬ１）を除いたデータライン（ＧＬ１乃至ＧＬｎ）とそれぞれのデータラインの交差部に二つの薄膜トランジスタ（ＴＦＴ）を含めて設置される補償回路部（３６）で構成される。
【００８０】
ＥＬセル（ＯＬＥＤ）はセル駆動回路（３６）から供給される電流の大きさに対応した光を放出する。
【００８１】
セル駆動回路（３６）はゲートライン（ＧＬ）上のゲート信号がイネーブルされた期間にデータライン（ＤＬ）上の逆方向の電流量によって変化する正方向の電流信号をＥＬセル（ＯＬＥＤ）に供給する。
【００８２】
このために、セル駆動回路（３６）はＥＬセル（ＯＬＥＤ）と電圧供給ライン（ＶＤＤ）の間に接続された第４ＰＭＯＳ  ＴＦＴ（Ｐ４）と、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）のゲート電極とデータ電極の間に接続されてスイッチ役割をする第５ＰＭＯＳ  ＴＦＴ（Ｐ５）と、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）のゲート電極と電圧供給ライン（ＶＤＤ）の間に接続されたキャパシタ（ＣＳＴ２）とを具備する。
【００８３】
キャパシタ（ＣＳＴ２）は電圧供給ライン（ＶＤＤ）がデータライン（ＤＬ）に接続される時にデータライン（ＤＬ）上の電流信号を充電して、その充電された電流信号を第４ＰＭＯＳ  ＴＦＴ（Ｐ４）のゲート電極に供給する役割をする。
【００８４】
第４ＰＭＯＳ  ＴＦＴ（Ｐ４）はキャパシタ（ＣＳＴ２）に充電された電流信号によってターン・オンされて、電圧供給ライン（ＶＤＤ）上の供給電圧（ＶＤＤ）をＥＬセル（ＯＬＥＤ）に供給する。
【００８５】
第５ＰＭＯＳ  ＴＦＴ（Ｐ５）は、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）をスイッチングする役割をして、この第５ＰＭＯＳ  ＴＦＴ（Ｐ５）をターン・オンすると、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）が、上述した第１ＥＬセル駆動回路（ＰＥ１）の第１ＰＭＯＳ  ＴＦＴ（Ｐ１）の電流ミラー回路になる。
【００８６】
これによって、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）がターン・オンされて、この第１ＰＭＯＳ  ＴＦＴ（Ｐ１）を通して第１データライン（ＤＬ１）に一定の大きさを有する電流（ＩＤ）が流れることによって、ＥＬセル（ＯＬＥＤ）には第１データライン（ＤＬ１）に流れる電流（ＩＤ）の量と同じ電流が第４ＰＭＯＳ  ＴＦＴ（Ｐ４）を通して供給される。
【００８７】
この時、ＥＬセル（ＯＬＥＤ）に供給される電流はキャパシタ（ＣＳＴ２）によるホルディング  タイムの間に供給される。このような、第１データライン（ＤＬ１）に流れる電流（ＩＤ）及びＥＬセル（ＯＬＥＤ）に供給される電流は第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第４ＰＭＯＳ  ＴＦＴ（Ｐ４）の幅と長さの比率によって決定される。
【００８８】
即ち、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第４ＰＭＯＳ  ＴＦＴ（Ｐ４）の幅と長さの比率が同じであれば、同じ大きさの電流（ＩＤ）が第１データライン（ＤＬ１）及びＥＬセル（ＯＬＥＤ）に流れる。
【００８９】
反対に、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第４ＰＭＯＳ  ＴＦＴ（Ｐ４）の幅と長さの比率が１：Ｋであれば、第４ＰＭＯＳ  ＴＦＴ（Ｐ４）へ流れる電流は第１ＰＭＯＳ  ＴＦＴ（Ｐ１）へ流れる電流よりＫ×電流（ＩＤ）の大きさを有する。
【００９０】
従って、第１ＰＭＯＳ  ＴＦＴ（Ｐ１）と第４ＰＭＯＳ  ＴＦＴ（Ｐ４）はゲート電圧（ＶＨＴ）の影響を受けずに第４ＰＭＯＳ  ＴＦＴ（Ｐ４）へ流れる電流を調整することが可能となる。即ち、ゲート電圧（ＶＨＴ）に関係なくＥＬセル（ＯＬＥＤ）に供給される電流の大きさを制御することができる。
【００９１】
【発明の効果】
上述のように、本発明によるエレクトロ・ルミネッセンス・パネルは一つのゲートラインに一つの補償回路を構成することで各ピクセル別で補償回路を適用したエレクトロ・ルミネッセンス・パネルより開口率を大きく向上することができると共に画素セル上に発生される縞模様を除去することができる。また、従来の四つのＴＦＴ構造であったものを、２つのＴＦＴ構造にまでＴＦＴ数を減少することで開口率が大きく向上することができる長所がある。
【００９２】
以上説明した内容を通して当業者であれば本発明の技術思想を一脱しない範囲で多様な変更及び修正の可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】  図１は従来のエレクトロ・ルミネッセンス・パネルを概略的に表すブロック図である。
【図２】  図２は図１に図示された画素素子を詳細に表す回路図である。
【図３】  図３は図１に図示された画素素子に供給されるゲート信号を表す信号波形図である。
【図４】  図４は薄膜トランジスタの特性を表すグラフィックである。
【図５】  図５は本発明によるエレクトロ・ルミネッセンス・パネルを概略的に表すブロック図である。
【図６】  図６は図５に図示されたエレクトロ・ルミネッセンス・パネルを表す等価的な回路図である。
【図７】  図７は図６に図示された第１ＥＬセル駆動回路（ＰＥ１）を表す回路図である。
【図８】  図８は図６に図示された第２ＥＬセル駆動回路（ＰＥ２）を表す回路図である。
【符号の説明】
１２、２２：ゲートドライバ
１４、２４：データドライバ
１６、２６、３６：セル駆動回路
ＰＥ：画素素子
ＰＥ１、ＰＥ２：第１及び第２ＥＬセル駆動回路
【図１】
0003861996.tif 000002
【図２】
0003861996.tif 000003
【図３】
0003861996.tif 000004
【図４】
0003861996.tif 000005
【図５】
0003861996.tif 000006
【図６】
0003861996.tif 000007
【図７】
0003861996.tif 000008
【図８】
0003861996.tif 000009