(57)【特許請求の範囲】
【請求項１】
入力信号のビットレートのＮ（Ｎは整数）倍のクロックでカウントするＮ進カウンタと、
ビットデータに対応する２値の入力信号のエッジを検出し、検出パルスを出力するエッジ検出手段と、
前記エッジ検出手段が検出パルスを出力する毎に、前記Ｎ進カウンタのカウント値を読み取る読み取り手段と、
前記Ｎ進カウンタのカウント値が第１の所定値から次にこの第１の所定値になるまでの１サイクルの間に上記エッジ検出手段から出力された検出パルスの数をカウントする第１のカウント手段と、
前記Ｎ進カウンタのカウント値が第１の所定値になる毎に前記第１のカウント手段のカウント値を判断し、前記第１のカウント手段のカウント値が所定値である場合にのみ前記読み取り手段が読み取ったカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力する判定手段と、
該判定手段から出力される補正信号に基づいて前記Ｎ進カウンタのカウント値を補正する補正手段
とを備えたことを特徴とするビット同期回路。
【請求項２】
前記第１のカウント手段の前記所定値は１と２であり、前記判定手段は、前記第１のカウント手段のカウント値が１である場合には、前記読み取り手段が最後に読み取ったカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力し、前記カウント手段のカウント値が２である場合には、前記読み取り手段が最後及びその１つ前に読み取った２回分のカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力することを特徴とする請求項１記載のビット同期回路。
【請求項３】
前記Ｎ進カウンタのカウント値が当該Ｎ進カウンタのカウント動作に関して前記第１の所定値から半サイクルずれた値である第２の所定値から次にこの第２の所定値になるまでの１サイクルの間に前記エッジ検出手段から出力された検出パルスの数をカウントする第２のカウント手段を更に備え、
前記判定手段は、更に、前記Ｎ進カウンタのカウント値が第２の所定値になる毎に前記第２のカウント手段のカウント値を判断し、前記第２のカウント手段のカウント値が２である場合に、上記読み取り手段が最後及びその１つ前に読み取った２回分のカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力することを特徴とする請求項２記載のビット同期回路。
【請求項４】
前記読み取り手段は、最後に読み取ったＮ進カウンタのカウント値を保持する第１のレジスタと、最後から１つ前に読み取ったＮ進カウンタのカウント値を保持する第２のレジスタと、前記第１及び第２のレジスタの保持値を加算する全加算器とを具備することを特徴とする請求項３記載のビット同期回路。
【請求項５】
前記判定手段は、前記Ｎ進カウンタのカウント値を補正する信号として、ビット同期のずれ量に応じた補正量を表す信号を出力することを特徴とする請求項１乃至４の何れかに記載のビット同期回路。
【請求項６】
前記補正手段は、１回に補正できる最大補正量を制限する手段を備えていることを特徴とする請求項５記載のビット同期回路。
【請求項７】
前記補正手段は、前記判定手段が出力する補正信号に対して制限処理及びスケーリングの少なくとも一方を行ない、その処理結果をＮ進カウンタに供給するデジタルフィルタをさらに具備したことを特徴とする請求項５記載のビット同期回路。
【請求項８】
入力信号のビットレートのＮ（Ｎは整数）倍のクロックでカウントするＮ進カウンタのカウント動作を入力信号のビットタイミングに同期させるビット同期方法であって、
入力信号の変化点を検出する第１のステップと、
該第１のステップにおいて入力信号の変化点が検出されたとき、前記Ｎ進カウンタのカウント値を読み取る第２のステップと、
前記第１のステップにおいて入力信号の変化点が検出されたとき、入力信号の変化点の数をカウントする変化点数カウンタのカウント値をインクリメントする第３のステップと、
前記Ｎ進カウンタのカウント値が所定値に達する毎に、前記変化点数カウンタのカウント値を読み取るとともに変化点数カウンタのカウント値をクリアする第４のステップと、
前記第４のステップにおいて読み取った変化点数カウンタのカウント値が所定値である場合に、第１のステップにおいて読み取っていた前記Ｎ進カウンタのカウント値に基づいて、入力信号と前記Ｎ進カウンタのカウント動作とのビットずれを判定する第５のステップと、
該第５のステップでの判定結果に基づいて、前記Ｎ進カウンタのカウント値を補正する信号を出力して、前記Ｎ進カウンタのカウント値を補正する第６のステップと
を備えたことを特徴とするビット同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビット同期回路、例えばページング受信機等の通信機で使用されるビット同期回路、及び入力信号とビット同期を取るビット同期方法に関する。
【０００２】
【従来の技術】
ページング受信機、例えば変調方式がＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：周波数偏移変調）であるＰＯＣＳＡＧ（Ｐｏｓｔ  Ｏｆｆｉｃｅ  Ｃｏｄｅ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ  Ａｄｖｉｓｏｒｙ  Ｇｒｏｕｐ）方式のページング信号を受信するページング受信機では、受信したＦＳＫ信号をＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）の２値信号に変換し、さらにこの２値信号のレベルがハイであるかローであるかを読取ることによりデジタルデータに変換している。このデジタルデータへの変換すなわちデータの復調を正確に行なうためには、上記２値信号のレベル判定を、各ビット期間（１ビットのデータが継続している期間）の中央付近で行なうことが望ましい。そのために、ページング受信機には、データサンプリングパルスの発生タイミング等を受信データのビットに同期させるためのビット同期回路が設けられている。このようなビット同期回路として、従来は図１２に示すような構成のものが用いられていた。
【０００３】
同図において、１は、入力信号すなわち受信したＦＳＫ信号から得られたＮＲＺ信号の波形のエッジ（波形の変化点）を検出して、検出パルスを出力するエッジ検出器である。このエッジ検出器１から出力された検出パルスはエッジ数カウンタ２，３に入力される。エッジ数カウンタ２は、後述するアップダウンカウンタ４のカウント値が当該アップダウンカウンタ４のフルカウント値の半分以上のときにのみ、エッジ検出器１からの検出パルスの数をカウントし、且つそのカウント値が所定値に達したとき、自身のカウント値をリセットするとともにアップダウンカウンタ４へアップ信号を送出する。エッジ数カウンタ３は、アップダウンカウンタ４のカウント値が当該アップダウンカウンタ４のフルカウント値の半分以下のときにのみ、エッジ検出器１からの検出パルスの数をカウントし、且つそのカウント値が所定値に達したとき、自身のカウント値をリセットするとともにアップダウンカウンタ４へダウン信号を送出する。
【０００４】
アップダウンカウンタ４は、エッジ数カウンタ２からアップ信号が供給されたときは、クロックスピードが入力信号のビットレートのＮ倍（Ｎは整数で、例えば１６）のクロックＣＫで１ずつカウントアップする通常のカウント動作に加え、さらに１カウントアップするアップカウント動作を実行し、エッジ数カウンタ３からのダウン信号が供給されたときは、通常のカウントアップ動作を１回抜くダウンカウント動作を実行するカウンタである。このアップダウンカウンタ４はビット同期カウンタを構成するもので、クロックスピードが入力信号のビットレートのＮ倍である場合には、Ｎカウントを１サイクルとするカウント動作を行う。従って、エッジ数カウンタ２及び３から信号に基づくアップカウント動作およびダウンカウント動作により位相が補正されて、入力信号のビットに同期したビット同期信号を出力することが可能となる。そして、データ復調回路にデータサンプリングパルスとして供給する同期パルスは、通常、カウント値がフルカウント値（例えば１６）の半分に達した時に出力される構成となっている。
【０００５】
【発明が解決しようとする課題】
上記のような回路構成にあっては、エッジ数カウンタ２がアップ信号を出力する際のカウント値やエッジ数カウンタ３がダウン信号を出力する際のカウント値を小さい値にすると、入力信号に含まれるノイズやデューティ比の悪いビットデータ（ビット長が正規のビット長よりも長い或いは短いビットデータ）に基づくアップダウンカウンタ４のカウント値補正が頻繁に発生し、同期安定性が悪くなるという不具合がある。また逆に、エッジ数カウンタ２及び３の前記カウント値を大きな値にすると、同期安定性は増すが、同期引き込み速度が遅くなるという不具合がある。例えばページング受信機の電源をオンした直後には非同期の状態にあるが、このような非同期の状態から同期状態になるまでに時間が長くかかるという不具合がある。
【０００６】
更に、上記従来のビット同期回路は、エッジ数カウンタ２及び３がそれぞれ所定値をカウントしたとき、アップ信号及びダウン信号を出力する構成であるので、エッジ数カウンタ２及び３のカウント値を大きな値にしても、入力信号に含まれるノイズに基づくアップダウンカウンタ４のカウント値補正が避けられないという不具合がある。
【０００７】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、同期安定性が高く、ノイズの影響を受けにくいビット同期回路及びビット同期方法を提供することにある。
本発明の更なる目的は、同期安定性が高く、且つ同期引き込み速度が早いビット同期回路及びビット同期方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、入力信号のビットレートのＮ（Ｎは整数）倍のクロックでカウントするＮ進カウンタと、ビットデータに対応する２値の入力信号のエッジを検出し、検出パルスを出力するエッジ検出手段と、前記エッジ検出手段が検出パルスを出力する毎に、前記Ｎ進カウンタのカウント値を読み取る読み取り手段と、前記Ｎ進カウンタのカウント値が第１の所定値から次にこの第１の所定値になるまでの１サイクルの間に上記エッジ検出手段から出力された検出パルスの数をカウントする第１のカウント手段と、前記Ｎ進カウンタのカウント値が第１の所定値になる毎に前記第１のカウント手段のカウント値を判断し、前記第１のカウント手段のカウント値が所定値である場合にのみ前記読み取り手段が読み取ったカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力する判定手段と、該判定手段から出力される補正信号に基づいて前記Ｎ進カウンタのカウント値を補正する補正手段とを備えたことを特徴とする。
【０００９】
このような構成とすれば、Ｎ進カウンタのカウント値を補正する際の前処理であるビット同期のずれの判定が、第１のカウント手段のカウント値が所定値である場合にのみ、より具体的には請求項２に記載しているように第１のカウント手段のカウント値が１または２である場合にのみ為されるので、ノイズに基づく不適正なカウント値の補正を抑えることができ、同期安定性の高いビット同期回路を提供することができる。
【００１０】
請求項３記載の発明は、請求項２記載の発明に、前記Ｎ進カウンタのカウント値が当該Ｎ進カウンタのカウント動作に関して前記第１の所定値から半サイクルずれた値である第２の所定値から次にこの第２の所定値になるまでの１サイクルの間に前記エッジ検出手段から出力された検出パルスの数をカウントする第２のカウント手段を付加したものであり、前記判定手段は、請求項１で述べた処理に加え、前記Ｎ進カウンタのカウント値が第２の所定値になる毎に前記第２のカウント手段のカウント値を判断し、前記第２のカウント手段のカウント値が２である場合に、上記読み取り手段が最後及びその１つ前に読み取った２回分のカウント値に基づいてビット同期のずれを判定して、その判定結果に基づいて前記Ｎ進カウンタのカウント値を補正する信号を出力する処理を実行することを特徴とする。
【００１１】
このような構成とすれば、同期引込み速度を早くするすることができる。
請求項４記載の発明は、請求項３記載の発明における読み取り手段を、最後に読み取ったＮ進カウンタのカウント値を保持する第１のレジスタと、最後から１つ前に読み取ったＮ進カウンタのカウント値を保持する第２のレジスタと、前記第１及び第２のレジスタの保持値を加算する全加算器とで構成したことを特徴とする。
【００１２】
このような構成とすれば、回路規模をより小さなものとすることができ、またその結果として消費電力の低減化を図ることができる。
請求項５記載の発明は、請求項１乃至４の何れかに記載の発明において、前記判定手段が、前記Ｎ進カウンタのカウント値を補正する信号として、ビット同期のずれ量に応じた補正量を表す信号を出力することを特徴とする。
【００１３】
このような構成とすれば、同期引込み速度を更に早くするすることができる。
請求項６記載の発明は、請求項５記載の発明における補正手段が、１回に補正できる最大補正量を制限する手段を備えていることを特徴とする。
【００１４】
このような構成とすれば、ノイズによる影響を更に抑えることができるので、同期安定性を更に高くすることができる。
請求項７記載の発明は、請求項５記載の発明における前記補正手段が、前記判定手段が出力する補正信号に対して制限処理及びスケーリングの少なくとも一方を行ない、その処理結果をＮ進カウンタに供給するデジタルフィルタをさらに具備したことを特徴とする。
【００１５】
このような構成とすれば、ノイズによる影響を更に抑えることができるので、同期安定性を更に高くすることができる。
請求項８記載の発明は、入力信号のビットレートのＮ（Ｎは整数）倍のクロックでカウントするＮ進カウンタのカウント動作を入力信号のビットタイミングに同期させるビット同期方法であって、入力信号の変化点を検出する第１のステップと、前記第１のステップにおいて入力信号の変化点が検出されたとき、前記Ｎ進カウンタのカウント値を読み取る第２のステップと、前記第１のステップにおいて入力信号の変化点が検出されたとき、入力信号の変化点の数をカウントする変化点数カウンタのカウント値をインクリメントする第３のステップと、前記Ｎ進カウンタのカウント値が所定値に達する毎に、前記変化点数カウンタのカウント値を読み取るとともに、変化点数カウンタのカウント値をクリアする第４のステップと、前記第４のステップにおいて読み取った変化点数カウンタのカウント値が所定値である場合に、第１のステップにおいて読み取っていた前記Ｎ進カウンタのカウント値に基づいて、入力信号と前記Ｎ進カウンタのカウント動作とのビットずれを判定する第５のステップと、前記第５のステップでの判定結果に基づいて、前記Ｎ進カウンタのカウント値を補正する信号を出力して、前記Ｎ進カウンタのカウント値を補正する第６のステップとを備えたことを特徴とする。
このような構成とすれば、上述した請求項１記載の発明の場合と同様の理由により、同期安定性の高いビット同期方法を提供することができる。
【００１６】
【発明の実施の形態】
（第１の実施の形態）
以下本発明を、ページング受信機のビット同期回路部に適用した場合の第１の実施の形態について図面を参照して説明する。
【００１７】
図１はページング受信機の回路構成の概要を示したもので、同図において、１１はＦＳＫ変調された無線信号を受信するアンテナ、１２はアンテナ１１で受信された無線信号をＮＲＺの２値信号に変換する受信部、１３は受信部から出力された２値信号をサンプリングしてデジタルデータに復調するデータ復調部、１４はデータ復調部１３で復調されたデジタルデータを処理するデコーダなどのデータ処理部、１５はビット同期回路部である。
【００１８】
図２は、図１のビット同期回路部１５に用いられる、本発明に基づくビット同期回路の１例の詳細を示したものである。この実施例においては、ビット同期カウンタを、図１２に示した従来例と同様に、アップダウンカウンタで構成している。
【００１９】
図２において、２１は入力信号すなわち図１の受信部１２から出力されるＮＲＺ信号の波形のエッジを検出して、検出パルスを出力するエッジ検出器である。エッジ検出器２１が出力する検出パルスは、エッジ数カウンタ２２，２３、全加算器（Ｆ．Ａ）２４，２５、及びレジスタ２６，２７に供給される。
【００２０】
エッジ数カウンタ２２は後述するアップダウンカウンタ２９からのフルキャリー信号ＦＣＹによりリセットされるカウンタであり、リセット後次のフルキャリー信号ＦＣＹによりリッセトされるまでの間に、エッジ検出器２１から供給される検出パルスの数、すなわち入力信号のエッジ数をカウントし、そのカウント値を判定回路２８に供給する。
【００２１】
エッジ数カウンタ２３はアップダウンカウンタ２９からのハーフキャリー信号ＨＣＹによりリセットされるカウンタであり、リセット後次のハーフキャリー信号ＨＣＹによりリッセトされるまでの間に、エッジ検出器２１から供給される検出パルスの数、すなわち入力信号のエッジ数をカウントし、そのカウント値を判定回路２８に供給する。つまり、エッジ数カウンタ２２とエッジ数カウンタ２３とは、アップダウンカウンタ２９のカウント動作に関して１／２周期ずれた期間で入力信号のエッジ数をカウントしている。
【００２２】
全加算器（Ｆ．Ａ）２４は、前記エッジ検出器２１から検出パルスが入力される毎に起動されて、その時点でのアップダウンカウンタ２９のカウント値とレジスタ２６の保持値とを加算し、加算結果データをレジスタ２６へ出力する。レジスタ２６は、前記エッジ検出器２１から検出パルスが入力される毎に、前記加算結果データを取り込んで記憶保持する。つまり、全加算器（Ｆ．Ａ）２４とレジスタ２６とはアキュムレータを構成する。なお、レジスタ２６はアップダウンカウンタ２９からのフルキャリー信号ＦＣＹによりリセットされる構成となっている。
【００２３】
全加算器（Ｆ．Ａ）２５は、前記エッジ検出器２１から検出パルスが入力される毎に起動されて、その時点でのアップダウンカウンタ２９のカウント値とレジスタ２７の保持値とを加算し、加算結果データをレジスタ２７へ出力する。レジスタ２７は、前記エッジ検出器２１から検出パルスが入力される毎に、前記加算結果データを取り込んで記憶保持する。つまり、全加算器（Ｆ．Ａ）２５とレジスタ２７とはアキュムレータを構成する。なお、レジスタ２７はアップダウンカウンタ２９からのハーフキャリー信号ＨＣＹによりリセットされる構成となっており、レジスタ２７の累積期間は、レジスタ２６の累積期間とは１／２周期ずれている。
【００２４】
判定回路２８は、アップダウンカウンタ２９からのフルキャリー信号ＦＣＹが入力されると、その都度、エッジ数カウンタ２２のカウント値とレジスタ２６に記憶の累積値とを読み取って入力信号とアップダウンカウンタ２９との同期のずれを判定し、その判定結果に応じたアップ信号またはダウン信号をアップダウンカウンタ２９へ送出し、またアップダウンカウンタ２９からのハーフキャリー信号ＨＣＹ信号が入力されると、その都度、エッジ数カウンタ２３のカウント値とレジスタ２７に記憶の累積値とを読み取って入力信号とアップダウンカウンタ２９との同期のずれを判定し、その判定結果に応じたアップ信号またはダウン信号をアップダウンカウンタ２９へ送出する。
【００２５】
アップダウンカウンタ２９は、図１２に示した従来のアップダウンカウンタ４と同様のカウンタであり、判定回路２８からアップ信号が供給されたときは、クロックスピードが入力信号のビットレートのＮ倍（Ｎは整数で、例えば１６）のクロックＣＫで１ずつカウントアップする通常のカウント動作に加え、さらに１カウントアップするアップカウント動作を実行し、ダウン信号が供給されたときは、通常のカウントアップ動作を１回抜くダウンカウント動作を実行するカウンタである。このアップダウンカウンタ２９はビット同期カウンタを構成するもので、クロックスピードが入力信号のビットレートのＮ倍である場合には、Ｎカウントを１サイクルとするカウント動作を行うものであり、そのカウント値は前述した如く全加算器（Ｆ．Ａ）２４及び２５へ送出されるようになっている。また、アップダウンカウンタ２９は、カウント値がフルカウント値Ｎ（例えば１６）の半分に達した時にハーフキャリー信号ＨＣＹを出力し、データサンプリングパルス（同期パルス信号）として図１のデータ復調回路１３に供給する。また、前記ハーフキャリー信号ＨＣＹは、エッジ数カウンタ２３及びレジスタ２７にはリセット信号として、判定回路２８には判定タイミング信号として供給される。またアップダウンカウンタ２９は、カウント値がフルカウント値Ｎに達した時にフルキャリー信号ＦＣＹを出力する。このフルキャリー信号ＦＣＹは、図１のデータ処理部１４等へ同期信号として供給されるとともに、エッジ数カウンタ２２及びレジスタ２６にはリセット信号として、判定回路２８には判定タイミング信号として供給される。
【００２６】
上記のような回路構成にあって、判定回路２８は、アップダウンカウンタ２９からハーフキャリー信号ＨＣＹ及びフルキャリー信号ＦＣＹが入力される毎に次の処理を行なう。
【００２７】
すなわち、判定回路２８は、フルキャリー信号ＦＣＹが入力された際に、エッジ数カウンタ２２のカウント値Ｎ１及びレジスタ２６の保持値Ｒ１を判断し、エッジ数カウンタ２２のカウント値Ｎ１が「２」であって、且つレジスタ２６の保持値Ｒ１がアップダウンカウンタ２９のフルスケール値Ｎよりも小さい場合には、アップダウンカウンタ２９へダウン信号を出力してアップダウンカウンタ２９のカウント値を所定量（例えば、１）減じる補正を行う。他方、エッジ数カウンタ２２からのカウント値Ｎ１が「２」であって、且つレジスタ２６の保持値Ｒ１がアップダウンカウンタ２９のフルスケール値Ｎ以上である場合には、アップダウンカウンタ２９へアップ信号を出力してアップダウンカウンタ２９のカウント値を所定量（例えば、１）増やす補正を行う。なお、エッジ数カウンタ２２からのカウント値Ｎ１が「１」以下、または「３」以上である場合、判定回路２８はアップ信号及びダウン信号のいずれも出力せず、アップダウンカウンタ２９のカウント値の補正は行わない。
【００２８】
また、判定回路２８は、ハーフキャリー信号ＨＣＹが入力された際に、エッジ数カウンタ２３のカウント値Ｎ２、レジスタ２７の保持値Ｒ２を判断し、エッジ数カウンタ２３のカウント値Ｎ２が「１」であれば、レジスタ２７の保持値Ｒ２がアップダウンカウンタ２９のハーフスケール値Ｎ／２よりも小さい際（つまりアップダウンカウンタ２９のカウントが入力信号よりも進んでいる場合）にアップダウンカウンタ２９へダウン信号を出力し、ハーフスケール値Ｎ／２以上の際（つまりアップダウンカウンタ２９のカウントが入力信号よりも遅れている場合）にアップダウンカウンタ２９へアップ信号を出力する。また、エッジ数カウンタ２３のカウント値Ｎ２が「２」であれば、レジスタ２７の保持値Ｒ２がアップダウンカウンタ２９のフルスケール値Ｎよりも小さい際にアップダウンカウンタ２９へアップ信号を出力し、フルスケール値Ｎ以上の際にアップダウンカウンタ２９へダウン信号を出力する。なお、エッジ数カウンタ２３からのカウント値Ｎ２が「０」または「３」以上である際には、判定回路２８はアップ信号及びダウン信号の何れも出力せず、アップダウンカウンタ２９のカウント値の補正は行わない。
【００２９】
つまり、判定回路２８は、入力信号（ＮＲＺ信号）のパルス幅が正規の場合、すなわちにエッジ数カウンタ２２又は２３のカウント値が「１」以下となる場合は、ハーフキャリー信号ＨＣＹが入力されたときにのみ補正信号を出力し、入力信号（ＮＲＺ信号）のパルス幅が歪んでいる場合、すなわちにエッジ数カウンタ２２又は２３のカウント値が「２」となる場合は、ハーフキャリー信号ＨＣＹが入力されたときとフルキャリー信号ＦＣＹが入力されたときの両方で補正信号を出力し、入力信号（ＮＲＺ信号）にノイズがある場合、すなわちにエッジ数カウンタ２２又は２３のカウント値が「３」以上となる場合は、ハーフキャリー信号ＨＣＹ及びフルキャリー信号ＦＣＹの何れが入力されたときも補正信号を出力しないようにしている。
【００３０】
これらの処理により、アップダウンカウンタ２９（ビット同期カウンタ）と入力信号との同期（ビット同期）は、安定性が増し、且つ同期引き込みも早くなる。
【００３１】
（第２の実施の形態）
以下本発明の第２の実施の形態について図３を参照して説明する。
この第２の実施の形態は、図２に示した第１の実施の形態では２つ用いられていた全加算器（Ｆ．Ａ）を１つにして、第１の実施の形態と同一の機能を達成するようにしたものである。図３はその回路構成を示すもので、図２と同一部分には同一符号を付してその詳細な説明は省略する。
【００３２】
図３において、エッジ検出器２１は入力信号すなわち受信したＦＳＫ信号から得られたＮＲＺ信号の変化点、すなわち信号波形のエッジを検出し、検出した信号波形のエッジ位置に応じた検出パルスを生成してエッジ数カウンタ２２，２３、レジスタ３０，３１に送る。
【００３３】
エッジ数カウンタ２２は、アップダウンカウンタ２９からのフルキャリー信号ＦＣＹによるリセットから次のフルキャリー信号ＦＣＹによるリセットまでの間にエッジ検出器２１から供給される検出パルスの数、すなわち入力信号のエッジ数をカウントし、そのカウント値Ｎ１を判定回路３４へ供給する。
【００３４】
また、エッジ数カウンタ２３は、アップダウンカウンタ２９からのハーフキャリー信号ＨＣＹによるリセットから次のハーフキャリー信号ＨＣＹによるリセットまでの間にエッジ検出器２１から供給されるパルスの数、すなわち入力信号のエッジ数をカウントし、そのカウント値Ｎ２を判定回路３４へ供給する。
【００３５】
レジスタ３０，３１は、共に複数のＤ型フリップフロップ（Ｄｅｌａｙｅｄ  Ｆｌｉｐ−Ｆｌｏｐ）で構成されたラッチ回路であり、レジスタ３０はエッジ検出器２１からのパルス入力に応じて前記アップダウンカウンタ２９のその時のカウント値を保持し、その保持値Ｒ１をレジスタ３１、判定回路３４、及び全加算器（Ｆ．Ａ）３３へ送出する。
【００３６】
また、レジスタ３１は、エッジ検出器２１からのパルス入力に応じて上記レジスタ３０の保持値Ｒ１を保持するもので、その保持値をＲ２として全加算器（Ｆ．Ａ）３３へ送出する。
【００３７】
全加算器（Ｆ．Ａ）３３では、レジスタ３０の保持値Ｒ１とレジスタ３１の保持値Ｒ２とを加算し、その和出力「Ｒ１＋Ｒ２」を判定回路３４へ供給する。
判定回路３４は、アップダウンカウンタ２９からのハーフキャリー信号ＨＣＹとフルキャリー信号ＦＣＹの入力毎に、レジスタ３０の保持値Ｒ１、全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」、及びエッジ数カウンタ２２，２３のカウント値Ｎ１，Ｎ２の内容によって、入力ビット（入力信号）とアップダウンカウンタ２９との同期のずれ量を判定し、その判定結果に応じたアップ信号またはダウン信号をアップダウンカウンタ２９へ送出する。
【００３８】
アップダウンカウンタ２９は、入力信号のビットレートのＮ倍（Ｎは整数で、例えば１６）のクロックで１ずつカウントアップする通常のカウント動作に対して、判定回路３４からのアップ／ダウン信号に応じて第１の実施形態で説明したと同様のアップカウント動作／ダウンカウント動作を実行するものである。アップダウンカウンタ２９のカウント値は上述した如くレジスタ３０へ送出される。アップダウンカウンタ２９のハーフキャリー信号ＨＣＹはデータサンプリングパルスとして図１のデータ復調回路１３に供給されるとともにリセット信号として上記エッジ数カウンタ２３へ、また判定タイミング信号として判定回路３４に供給される。アップダウンカウンタ２９のフルキャリー信号ＦＣＹは基準タイミング信号として図１のデータ処理部１４へ、リセット信号としてエッジ数カウンタ２２へ、また判定タイミング信号として判定回路３４にそれぞれ供給される。
【００３９】
上記のような回路構成にあって、判定回路３４はアップダウンカウンタ２９からハーフキャリー信号ＨＣＹ及びフルキャリー信号ＦＣＹが入力される毎に次の処理を行なう。
【００４０】
すなわち、判定回路３４は、フルキャリー信号ＦＣＹが入力された際に、エッジ数カウンタ２２からのカウント値Ｎ１及び全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」の値を判断し、エッジ数カウンタ２２からのカウント値Ｎ１が「２」であって、且つ全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」がアップダウンカウンタ２９のフルスケール値Ｎよりも小さい場合には、アップダウンカウンタ２９へのダウン信号を出力してアップダウンカウンタ２９のカウント値を所定量（例えば、１）減じる補正を行う。他方、エッジ数カウンタ２２からのカウント値Ｎ１が「２」であって、且つ全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」がアップダウンカウンタ２９のフルスケール値Ｎ以上である場合には、アップダウンカウンタ２９へのアップ信号を出力してアップダウンカウンタ２９のカウント値を所定量（例えば、１）増やす補正を行う。なお、エッジ数カウンタ２２からのカウント値Ｎ１が「１」以下または「３」以上である場合には、判定回路３４はアップ信号及びダウン信号の何れも出力せず、アップダウンカウンタ２９のカウント値の補正は行わない。
【００４１】
また、判定回路３４は、ハーフキャリー信号ＨＣＹが入力された際に、エッジ数カウンタ２３からのカウント値Ｎ２、レジスタ３０の保持値Ｒ１及び全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」の値を判断し、エッジ数カウンタ２３からのカウント値Ｎ２が「１」であれば、レジスタ３０の保持値Ｒ１がアップダウンカウンタ２９のハーフスケール値Ｎ／２よりも小さい際（つまりアップダウンカウンタ２９のカウントが入力信号よりも進んでいる場合）にアップダウンカウンタ２９へダウン信号を出力し、ハーフスケール値Ｎ／２以上の際（つまりアップダウンカウンタ２９のカウントが入力信号よりも遅れている場合）にアップダウンカウンタ２９へアップ信号を出力する。また、エッジ数カウンタ２３からのカウント値Ｎ２が「２」であれば、全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」がアップダウンカウンタ２９のフルスケール値Ｎよりも小さい際にアップダウンカウンタ２９へアップ信号を出力し、フルスケール値Ｎ以上の際にアップダウンカウンタ２９へダウン信号を出力する。なお、エッジ数カウンタ２３からのカウント値Ｎ２が「０」又は「３」以上である際には、判定回路３４はアップ信号及びダウン信号の何れも出力せず、アップダウンカウンタ２９のカウント値の補正は行わない。
【００４２】
これらの処理により、第１の実施形態の場合と同様に、アップダウンカウンタ２９と入力信号とのビット同期を安定させることができ、且つ同期引き込みも早くすることができる。
【００４３】
また、この第２の実施形態にあっては、第１の実施形態では２つ必要であった全加算器（Ｆ．Ａ）が１つで済むので、その分だけ回路規模を縮小することができる。
【００４４】
（第３の実施の形態）
以下本発明の第３の実施の形態について図４を参照して説明する。
この第３の実施の形態は、基本構成は図３に示した第２の実施の形態と同様であるが、第２の実施の形態ではアップダウンカウンタで構成されていたビット同期カウンタを加減算カウンタで構成し、一サイクル毎に補正されるカウント値の補正量を、同期ずれの量に応じた値にすることができるようにしたものである。図４はその回路構成を示すもので、図３と同一部分には同一符号を付してその詳細な説明は省略する。
【００４５】
図４において、エッジ検出器２１、エッジ数カウンタ２２，２３、レジスタ３０，３１及び全加算器（Ｆ．Ａ）３３は、図３に示した第２の実施の形態と同一のものである。
【００４６】
判定回路３５は、後述する加減算カウンタ３６からのハーフキャリー信号ＨＣＹとフルキャリー信号ＦＣＹの入力毎に、レジスタ３０の保持値Ｒ１、全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」、及びエッジ数カウンタ２２，２３のカウント値Ｎ１，Ｎ２の内容によって、入力ビット（入力信号）と加減算カウンタ３６との同期のずれ量を判定し、その判定結果に応じた加減算量信号δを加減算カウンタ３６へ送出するものである。
【００４７】
加減算カウンタ３６は、入力信号のビットレートのＮ倍（Ｎは整数で、例えば１６）のクロックで１づつ加算する通常のカウント動作に対して、判定回路３５からの加減算量信号δに応じてカウント値を加算あるいは減算するものである。この加減算カウンタ３６はビット同期カウンタを構成するもので、クロックスピードが入力信号のビットレートのＮ倍である場合には、Ｎカウントを１サイクルとするカウント動作を行うものであり、そのカウント値は上記レジスタ３０へ供給されるようになっている。また、加減算カウンタ３６のカウント値がフルカウント値Ｎ（例えば１６）の半分に達したときに出力されるハーフキャリー信号ＨＣＹは、データサンプリングクロックとして図１のデータ復調回路１３に供給されるとともにリセット信号としてエッジ数カウンタ２３へ供給され、さらに判定タイミング信号として判定回路３５へ供給されるようになっている。また、加減算カウンタ３６のカウント値がフルカウント値Ｎ（例えば１６）に達したときに出力されるフルキャリー信号ＦＣＹは、基準タイミング信号として図１のデータ処理部１４へ、リセット信号としてエッジ数カウンタ２２へ、判定タイミング信号として判定回路３５にそれぞれ供給される。
【００４８】
上記のような回路構成にあって、判定回路３５は加減算カウンタ３６からハーフキャリー信号ＨＣＹ及びフルキャリー信号ＦＣＹが入力される毎に次の処理を行なう。
【００４９】
すなわち、判定回路３５はフルキャリー信号ＦＣＹが入力された際に、エッジ数カウンタ２２からのカウント値Ｎ１と全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」の値を判断し、エッジ数カウンタ２２からのカウント値Ｎ１が「２」である際には、全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」、及び加減算カウンタ３６のフルスケール値Ｎを用いて、演算「Ｒ１＋Ｒ２−Ｎ」を行ない、その結果を加減算量信号δとして加減算カウンタ３６へ供給する。
【００５０】
また、判定回路３５はハーフキャリー信号ＨＣＹが入力された際に、エッジ数カウンタ２３からのカウント値Ｎ２、レジスタ３０の保持値Ｒ１及び全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」の値を判断し、エッジ数カウンタ２３からのカウント値Ｎ２が「１」である際には、レジスタ３０の保持値Ｒ１と加減算カウンタ３６のハーフスケール値Ｎ／２を用いて演算「Ｒ１−Ｎ／２」を行い、エッジ数カウンタ２３からのカウント値Ｎ２が「２」である際には、全加算器（Ｆ．Ａ）３３の和出力「Ｒ１＋Ｒ２」、及び加減算カウンタ３６のフルスケール値Ｎを用いて、演算「−１×（Ｒ１＋Ｒ２−Ｎ）」を行ない、それぞれその結果を加減算量信号δとして加減算カウンタ３６へ供給する。
【００５１】
なお、判定回路３５は、上記した以外の場合、すなわちフルキャリー信号ＦＣＹが入力されたときにエッジ数カウンタ２２からのカウント値Ｎ１が「１」以下または「３」以上であった際、及びハーフキャリー信号ＨＣＹがされたときに、エッジ数カウンタ２３からのカウント値Ｎ２が「０」又は「３」以上であった際には、加減算信号δは出力しない。
【００５２】
加減算カウンタ３６では、判定回路３５からの加減算量信号δが供給される毎に、供給された加減算量信号δ分だけカウント値を増減する補正が為される。
上記のように、この第３の実施の形態のビット同期回路は、ビット同期カウンタを加減算カウンタ３６で構成し、判定回路３５が出力する加減算量信号δによりそのカウント値を増減補正する構成としているので、第２の実施の形態と同様の作用効果を得ることができると同時に、同期引き込み速度が第２の実施の形態よりも早いという効果がある。
【００５３】
（第４の実施の形態）
以下本発明の第４の実施の形態について図５を参照して説明する。
この第４の実施の形態は、基本構成は図４に示した第３の実施の形態と同様であるが、１回に補正できるカウント値の補正量に制限を設けたものである。図５はその回路構成を示すもので、図４と同一部分には同一符号を付してその詳細な説明は省略する。
【００５４】
図５において、エッジ検出器２１、エッジ数カウンタ２２，２３、レジスタ３０，３１、全加算器（Ｆ．Ａ）３３、判定回路３５及び加減算カウンタ３６は、図４に示した第３の実施の形態と同一のものであり、第３の実施形態との相違は、判定回路３５と加減算カウンタ３６との間にデジタルフィルタ３７を配設した点だけである。このデジタルフィルタ３７は、主として判定回路３５の出力する加減算量信号δにリミッタ処理及びスケーリング処理を施して加減算量信号δ′として加減算カウンタ３６へ供給するものである。
【００５５】
図６は上記デジタルフィルタ３７の具体的な回路構成を例示するものであり、一次ＩＩＲフィルタ（Ｉｎｆｉｎｉｔｅ−ｄｕｒｅａｔｉｏｎ  Ｉｍｐｕｌｓｅ−Ｒｅｓｐｏｎｓｅ  ｆｉｌｔｅｒ）の入出力端側にそれぞれリミッタ処理回路とスケーリング処理回路とを付加したものである。
【００５６】
同図において、判定回路３５からの加減算量信号δはクリッピング回路３７１に入力される。このクリッピング回路３７１は、加減算量信号δをその絶対値が予め設定されているリミッタ値α以内となるようにクリッピング（リミット処理）するもので、その結果得られるクリッピングされた加減算量信号δ1 は乗算器３７２にて乗数βをもって乗算された後、その積である加減算量信号δ2 として全加算器（Ｆ．Ａ）３７３に送られる。
【００５７】
この全加算器３７３にはまた、乗算器３７４で乗数（１−β）をもって乗算された積である加減算量信号δ3 が入力されており、全加算器３７３はこれら加減算量信号δ2 ，δ3 を加算してその和としての加減算量信号δ4 をレジスタ３７５に送出する。
【００５８】
しかして、レジスタ３７５の保持値である加減算量信号δ5 （＝δ4 ）は上記乗算器３７４及びスケーリング回路３７６に供給される。スケーリング回路３７６は、レジスタ３７５からの加減算量信号δ5 をスケーリング係数γをもってスケーリング処理（乗算）し、その処理結果を加減算量信号δ′として図５の加減算カウンタ３６に出力する。
【００５９】
上記のような回路構成にあって、クリッピング回路３７１が行なうクリッピングの値αが
α＝k ・δmax                                                   …(1)
（但し、k ：リミッタ係数、
δmax ：δの取得る最大値。）
であった場合、リミッタ係数ｋに応じた系の収束特性は図７に示すようになる。すなわち、リミッタ係数ｋの値が小さいほど急激な動きをしなくなるものである。
【００６０】
クリッピング回路３７１による上記のようなクリッピング処理により得られた加減算量信号δ1 （≦α）は、乗算器３７２、全加算器３７３、乗算器３７４、及びレジスタ３７５で構成されるループのＩＩＲフィルタに入力される。
【００６１】
このフィルタの特性は、レジスタ３７５の最大保持値である系の出力δ5 の最大値δ5maxが
δ5max＝δ5max×（１−β）＋δ1 ×β                          …(2)
となり、系の応答（半減ステップ数）Ｚ(half)が
Ｚ(half)＝−１／（ｌｏｇ2 （１−β））                        …(3)
となるもので、実際には系の応答性のみに注目して乗算器３７２，３７４での乗数βを決定すればよい。
【００６２】
スケーリング回路３７６は、上記のようにして得られた加減算量信号δ5 に対してスケーリング処理を施すもので、このとき用いられるスケーリング係数γ（０＜γ≦１）に応じた系の収束特性は図８に示すようになる。すなわち、スケーリング係数γの値が小さいほど、緩やかに収束するようになるもので、スケーリング処理後の加減算量信号δ′がデジタルフィルタ３７の出力として図５の加減算カウンタ３６に供給されることとなる。
【００６３】
このようなデジタルフィルタ３７をビット同期回路のループ内、具体的には判定回路３５と加減算カウンタ３６との間に挿入してループを閉じると、判定回路３５から加減算量信号δが出力されている間はデジタルフィルタ３７が２次フィルタとして動作することになる。該ループの特性は、上記デジタルフィルタ３７の上記乗数βで決定されるＩＩＲフィルタ特性、クリッピング値α（リミッタ係数ｋ）、及びスケーリング係数γによって決まるもので、上記図７及び図８で示した特性に上記式（２），（３）を作用させたものになる。したがって、クリッピング値αとスケーリング係数γは、このビット同期回路に要求される仕様に沿って決定すればよい。
【００６４】
図９は、このデジタルフィルタ３７全体としての系の応答性を示す図である。図中にＡで示す如く、当初は緩やかに立上がるために単発ノイズ等の影響を除去することができると共に、その後はＢで示すように一定の速度で変化する。この変化量は、クリッピング値αとスケーリング係数γによって設定されるもので、両者の積α・γの値が大きくなれば変化量が増大し、反対にα・γの値が小さくなれば変化量が減少する。そして、判定回路３５からの加減算量信号δの値がクリッピング回路３７１のクリッピング値α以下となると、すなわち、図９において収束目標値までの値がクリッピング値αに対応する値になると、加減算量信号δ自体の値とスケーリング係数γの大きさに対応した変化を伴って収束目標値に収束するようになるものである。
【００６５】
同図においてＣは、クリッピング値αとスケーリング係数γとを最適値に設定した場合の収束カーブを示したものであり、収束目標値までの値がクリッピング値αに対応する値になる点Ｐ１を過ぎると、加減算量信号δ自体の値とスケーリング係数γの大きさに対応した変化を伴って収束目標値に収束するようになる。Ｄは、α・γの値はＣの場合と同一であるが、クリッピング値αを大きくした場合の収束カーブを示したものである。この場合、クリッピング値αがＣの場合よりも大きいのでＰ１点より早いＰ２点から目標値に収束するようになるが、スケーリング係数γが小さいので収束速度が遅くなる。Ｅは、α・γの値はＣの場合と同一であるが、スケーリング係数γを大きくした場合の収束カーブを示したものである。この場合、クリッピング値αがＣの場合よりも小さいのでＰ１点より遅いＰ３点から目標値に収束するようになるが、スケーリング係数γが大きいのでオーバーシュートしてしまう。
【００６６】
したがって、クリッピング値αとスケーリング係数γは、ビット同期回路に要求される仕様を満たした上で最適値に設定するのが望ましい。
この第４の実施の形態のビット同期回路は、１回に補正出来る加減算カウンタ３６の最大補正量を所定量（すなわち、クリッピング値αとスケーリング係数γとを乗算した量）に制限したので、単発ノイズに基づく不適正なカウント値の補正を大幅に削減することができる。すなわち、第３の実施の形態のビット同期回路では、ビット同期が確立した後に単発ノイズが乗った信号が入力されてエッジ数カウンタ２２或いは２３のカウント値が２となった場合、入力信号上での前記ノイズの位置が正規のビットエンド位置よりも大きくずれていると、加減算カウンタ３６のカウント値が大幅に補正されるが、第４の実施の形態のビット同期回路では、このような場合の加減算カウンタ３６のカウント値補正を前述した所定量に抑えることができる。
【００６７】
なお、上記第４の実施の形態のデジタルフィルタ３７は、１回に補正出来る加減算カウンタ３６の最大補正量を制限するために設けたものであり、デジタルフィルタ３７の構成は図６に示した構成に限定されるものではない。例えば、図６に示した構成では、乗算器３７２の乗数をβ、乗算器３７４の乗数を（１−β）としたが、乗算器３７４の乗数は乗算器３７２の乗数との和が１にならなくてもよく、例えば乗算器３７４の乗数を（０．９−β）としたり、乗算器３７２の乗数をβ／２、乗算器３７４の乗数を（１−β）／２としたりしてもよい。さらに、信号受信の開始から経過時間に応じて、或いは所定時間が経過すると、係数βやγを変えるようにしてもよい。
【００６８】
また、本実施例や図４に示した第３の実施例のように、判定回路からビットの同期ずれ量に応じた加減算量を出力する方式は、判定回路が必要とするデータを得る回路構成が図２に示した回路構成である場合にも適用できるものである。
【００６９】
（第５及び第６の実施の形態）
図１０は、本発明の第５実施の形態の回路構成を示すもので、この第５の実施の形態における回路構成は、基本的には、図２における判定回路２８およびアップダウンカウンタ２９からなる回路部を図４における判定回路３５および加減算カウンタ３６からなる回路部に置換したものである。また図１１は、本発明の第６実施の形態の回路構成を示すもので、この第６の実施の形態における回路構成は、基本的には、図２における判定回路２８およびアップダウンカウンタ２９からなる回路部を図５における判定回路３５、デジタルフィルタ３７および加減算カウンタ３６からなる回路部に置換したものである。
【００７０】
図１０及び図１１に於いて、判定回路３８を除く他の構成は総て、図２、図４或いは図５に示した構成と同一のものであり、同一部分には同一符号を付している。判定回路３８は加減算カウンタ３６からフルキャリー信号ＦＣＹが入力された時、エッジ数カウンタ２２のカウント値Ｎ１及びレジスタ２６の保持値Ｒ１を読み取り、また加減算カウンタ３６からハーフキャリー信号ＨＣＹが入力された時、エッジ数カウンタ２３のカウント値Ｎ２及びレジスタ２７の保持値Ｒ２を読み取るようになっている。判定回路３８が読み取るこれらの読み取り内容は、図４及び図５に示した判定回路３５が読み取る内容と実質的に同一である。そして、判定回路３８は、図４及び図５に示した判定回路３５と同様の判定処理を行って、判定回路３５と同様の加減算量信号δを出力するものである。また、上述したように、判定回路３８を除く他の構成は、総て、図２、図４或いは図５に示した構成と同一のものであり、図２、図４或いは図５において同一符号を付している回路部と同一の処理を行うものである。
【００７１】
なお、前述した実施の形態では総て、ビット同期カウンタからハーフキャリー信号ＨＣＹが出力されたときとフルキャリー信号ＦＣＹが出力されたときの両方でビット同期のずれを判定し、その判定結果に基づいてビット同期カウンタのカウント値を補正するようにしたが、ビット同期のずれ判定及びビット同期カウンタのカウント値補正は、ビット同期カウンタからハーフキャリー信号ＨＣＹが出力されたときにのみ行うようにしてもよい。
【００７２】
また、前述した実施の形態では総て、入力信号がＮＲＺ信号である場合について説明したが、入力信号がＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号であってもよいことは勿論である。この場合、データサンプリングパルスは、アップダウンカウンタ或いは加減算カウンタがフルカウント値の１／４及びまたは３／４をカウントした時に出力するようにすればよい。
【００７３】
また、本発明のビット同期回路及びビット同期方法は、入力信号が多値信号であっても、ビット同期を取る際の入力信号が２値信号であればよく、例えばＭｏｔｏｒｏｌａ社が提唱しているＦＬＥＸ方式のページング信号やＥＲＭＥＳ（Ｅｕｒｏｐｅａｎ  Ｒａｄｉｏ  Ｍｅｓｓａｇｅ  Ｓｙｓｔｅｍ）方式のページング信号のように、データ部には４値変調信号を使用しているが、ビット同期信号部に２値信号を使用しているものにも適用できるものである。
【００７４】
更に、本発明のビット同期回路及びビット同期方法は、ページング受信機のビット同期回路部に適用できるだけではなく、入力信号とのビット同期をとりビット同期パルスを発生させる必要があるものであれば、他にも適用可能であることはいうまでもない。
その他、本発明はその要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【００７５】
【発明の効果】
請求項１記載の発明によれば、Ｎ進カウンタのカウント値を補正する際の前処理であるビット同期のずれの判定が、第１のカウント手段のカウント値が所定値である場合にのみ、より具体的には、請求項２に記載しているように例えば第１のカウント手段のカウント値が１または２である場合にのみ為されるので、ノイズに基づく不適正なカウント値の補正を抑えることができ、同期安定性の高いビット同期回路を提供することができる。
【００７６】
請求項２記載の発明によれば、Ｎ進カウンタのカウント値を補正する際の前処理であるビット同期のずれの判定が、第１のカウント手段のカウント値が１または２である場合にのみ為されるので、特に、入力信号がＮＲＺ信号であるビット同期回路において、同期安定性を高くすることができる。
【００７７】
請求項３記載の発明によれば、ビット同期のずれ判定及びＮ進カウンタのカウント値補正がＮ進カウンタのカウント動作が１サイクルする間に２回行われるので、上記請求項２記載の発明の作用に加えて、更に同期引込み速度を早くすることができる。
【００７８】
請求項４記載の発明によれば、安易な回路設計では２つ必要となる全加算器が１つで済むので、回路規模をより小さなものとすることができ、またその結果として消費電力の低減化を図ることができる。
【００７９】
請求項５記載の発明によれば、判定手段がＮ進カウンタのカウント値を補正する信号としてビット同期のずれ量に応じた補正量を表す信号を出力し、補正手段がこの信号に基づいてＮ進カウンタのカウント値を補正するので、上記請求項１乃至４記載の発明の作用に加えて、同期引込み速度を更に早くするすることができる。
【００８０】
請求項６記載の発明によれば、補正手段が１回に補正できる最大補正量を制限する手段を備えており、ノイズによる影響を更に抑えることができるので、請求項５記載の発明の場合よりも更に同期安定性を高くすることができる。
【００８１】
請求項７記載の発明によれば、補正手段が判定手段の出力する補正信号に対して制限処理及びスケーリングの少なくとも一方を行ない、その処理結果をＮ進カウンタに供給するデジタルフィルタを備えており、ノイズによる影響を更に抑えることができるので、請求項５記載の発明の場合よりも更に同期安定性を高くすることができる。
請求項８記載の発明によれば、上述した請求項１記載の発明の場合と同様の理由により、同期安定性の高いビット同期方法を提供することができる。
【図面の簡単な説明】
【図１】ページング受信機の回路構成を示すブロック図。
【図２】本発明の第１の実施の形態に係る回路構成を示すブロック図。
【図３】本発明の第２の実施の形態に係る回路構成を示すブロック図。
【図４】本発明の第３の実施の形態に係る回路構成を示すブロック図。
【図５】本発明の第４の実施の形態に係る回路構成を示すブロック図。
【図６】図６のデジタルフィルタの具体的な回路構成を例示するブロック図。
【図７】図７のクリッピング回路でのリミッタ係数に応じた収束特性を示す図。
【図８】図７のスケーリング回路でのスケーリング係数に応じた収束特性を示す図。
【図９】図７のデジタルフィルタ全体としての系の応答特性を示す図。
【図１０】本発明の第５の実施の形態に係る回路構成を示すブロック図。
【図１１】本発明の第６の実施の形態に係る回路構成を示すブロック図。
【図１２】従来のビット同期回路の構成を示すブロック図。
【符号の説明】
２１…エッジ検出器
２２，２３…エッジ数カウンタ
２４、２５，３３…全加算器（Ｆ．Ａ）
２６、２６，３０，３１…レジスタ
２９…アップダウンカウンタ
２８、３４，３５，３８…判定回路
３６…加減算カウンタ
３７…デジタルフィルタ
３７１…クリッピング回路
３７２，３７４…乗算器
３７３…全加算器（Ｆ．Ａ）
３７５…レジスタ
３７６…スケーリング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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