(57)【特許請求の範囲】
【請求項１】
集積メモリであって、
磁気抵抗メモリ効果を有するメモリセル（ＭＣ）を備え、
マトリクス形状のメモリセルフィールド（１）を備え、該メモリセルフィールドは列線（ＢＬ）および行線（ＷＬ）を有しており、
メモリセル（ＭＣ）がそれぞれ、列線（ＢＬ）の１つと行線（ＷＬ）の１つとの間に介挿されており、
列線（ＢＬ）はそれぞれ読み出し増幅器（２）に接続されていて、相応のメモリセル（ＭＣ）のデータ信号を読み出すようになっており、
読み出し増幅器（２）は負帰還結合された演算増幅器（３）を有しており、該演算増幅器にて出力信号（ＯＵＴ）が取り出され、
該演算増幅器（３）の第１の制御入力側が列線（ＢＬ）の１つに接続されている
形式のものにおいて、
演算増幅器（３）の第２の制御入力側（３２）と給電電位（ＧＮＤ）に対する接続端子との間に、キャパシタ（５）が介挿されておりかつ
帰還結合された演算増幅器（３）は反転増幅器として実現されておりかつ
演算増幅器（３）の出力側（３３）と第２の制御入力側（３２）との間に、反転回路（６）が介挿されている
ことを特徴とする集積メモリ。
【請求項２】
第１の制御入力側（３１）と給電電位（ＧＮＤ）に対する接続端子との間に、第１のスイッチ（１１）が介挿されており、
演算増幅器（３）の帰還結合路に、第２のスイッチ（１２）が介挿されており、
演算増幅器（３）の出力側（３３）は第３のスイッチ（１３）を介して第２の制御入力側（３２）に接続されている
請求項１記載の集積メモリ。
【請求項３】
演算増幅器（３）の帰還結合路に、抵抗（４）が介挿されている
請求項１または２のいずれか１項記載の集積メモリ。
【請求項４】
演算増幅器（３）の帰還結合路に、別のキャパシタ（７）が介挿されている
請求項１または２のいずれか１項記載の集積メモリ。
【請求項５】
演算増幅器（３）の帰還結合路に、別のキャパシタ（７）に並列に第４のスイッチ（１４）が介挿されている
請求項４記載の集積メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積メモリであって、磁気抵抗メモリ効果を有するメモリセルを備え、マトリクス形状のメモリセルフィールドを備え、該メモリセルフィールドは列線および行線を有しており、メモリセルがそれぞれ、列線の１つと行線の１つとの間に介挿されており、列線はそれぞれ読み出し増幅器に接続されていて、相応のメモリセルのデータ信号を読み出すようになっており、読み出し増幅器は負帰還結合された演算増幅器を有しており、該演算増幅器にて出力信号が取り出され、該演算増幅器の第１の制御入力側が列線の１つに接続されている形式のものに関する。
【０００２】
【従来の技術】
磁気抵抗メモリ効果を有するメモリセルはデータ信号を記憶するために一般に、状態が変化する強磁性層を有している。このメモリ効果は一般にいわゆるＧＭＲ効果（giant magnetoresistive）またはＴＭＲ効果（tunneling magnetoresistive）として周知である。その際この形式のメモリセルの電気抵抗は強磁性層における磁化に依存している。
【０００３】
ＤＥ１９７４０９４２．３号には、メモリセル装置および磁気ＲＡＭ（いわゆるＭＲＡＭ）としてのその使用が記載されている。メモリセル装置はそれぞれが実質的に相互に平行に延在している行線および列線を有しており、その際行線は列線を横断する方向に延在している。それぞれ行線の１つと列線の１つとの間に介挿されておりかつ行線および列線より高抵抗である、磁気抵抗メモリ効果を有するメモリセルが設けられている。列線はそれぞれ、読み出し増幅器に接続されていて、メモリセルの１つのデータ信号を読み出すようになっている。データ信号を介してそれぞれの列線における電位が給電ないし基準電位に調整可能である。読み出しのために、列線において検出可能な電流が測定される。
【０００４】
読み出し増幅器は帰還結合された演算増幅器を有している。ここで出力信号が取り出される。その際演算増幅器の非反転入力側は基準電位に接続されている。列線の１つは反転入力側に接続されている。基準電位が例えば集積メモリのアース電位に相応していれば、演算増幅器は、列線に同様に実質的にアース電位が加わることを保証する。読み出し増幅器はそれ故に、いわゆる「バーチャル・グラウンド」読み出し増幅器とも称される。演算増幅器の出力信号は、選択されたメモリセルの抵抗に対する基準である。
【０００５】
この形式で配置されているＭＲＡＭメモリでは、アドレッシングに依存してメモリセルをデータ信号を読み出すために列線に接続するダイオードまたはトランジスタは存在していない。この理由から、すべての列線は読み出し過程の間、同じ電位に加わっていて、メモリセルフィールドの寄生電流が回避されるようにすることが重要である。
【０００６】
上述した読み出し増幅器に含まれている演算増幅器回路は一般に、いわゆるオフセット電圧を有している。オフセット電圧は通例、技術上生じるものである。すなわち、入力トランジスタのターンオン電圧およびゲート・ソース電圧は正確に同じではない。これにより、それぞれの列線の電位は存在している基準電位に正確に調整されない。既に数ミリボルトのオフセット電圧で比較的大きなメモリセルフィールド中に寄生電流を引き起こす可能性がある。このような寄生電流は読み出すべきデータ信号または測定信号より大きくなることがある。その場合データ信号は大きな歪みを受けて、もはや検出できなくなることがある。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、読み出すべきデータ信号の比較的確実な検出が可能であるようにした、冒頭に述べた形式の集積メモリを提供することである。
【０００８】
【課題を解決するための手段】
この課題は、集積メモリであって、磁気抵抗メモリ効果を有するメモリセルを備え、マトリクス形状のメモリセルフィールドを備え、該メモリセルフィールドは列線および行線を有しており、メモリセルがそれぞれ、列線の１つと行線の１つとの間に介挿されており、列線はそれぞれ読み出し増幅器に接続されていて、相応のメモリセルのデータ信号を読み出すようになっており、読み出し増幅器は負帰還結合された演算増幅器を有しており、該演算増幅器にて出力信号が取り出され、該演算増幅器の第１の制御入力側が列線の１つに接続されており、かつ演算増幅器の第２の制御入力側と給電電位に対する接続端子との間に、キャパシタが介挿されており、かつ帰還結合された演算増幅器は反転増幅器として実現されており、かつ演算増幅器の出力側と第２の制御入力側との間に、反転回路が介挿されているようになっている集積メモリによって解決される。
【０００９】
本発明の集積メモリによって、読み出し増幅器に含まれている演算増幅器の存在しているオフセット電圧においてメモリセルフィールド中の寄生電流が回避される。集積メモリは存在しているオフセット電圧を補償するための回路装置を含んでいる。この回路装置によって、演算増幅器の存在しているオフセット電圧を、演算増幅器の第２の制御入力側とメモリの給電電位、例えば基準電位に対する接続端子との間に介挿されているキャパシタに蓄積することが可能である。これにより、演算増幅器のオフセット電圧の作用をキャパシタにおける大きさの等しい電圧によって相殺することができる。これにより、演算増幅器の第１の制御入力側におけるそれぞれの列線の電位は給電電位ないし基準電位に調整される。これにより、読み出すべき測定信号を歪ませる可能性がある寄生電流が生じるおそれはない。
【００１０】
キャパシタに加わる電位は例えば、それぞれの読み出しサイクルにおいて調整することができる。メモリセルのデータ信号の読み出しのために、選択された行線すべてが給電電位に加えられるのではない。選択された行線に、これとは異なっている電位を有する信号が加えられる。これにより、選択された行線からすべての列線への電流路が閉じられる。それぞれの読み出し増幅器における出力信号、読み出し増幅器の電気的な特性量および給電電位並びに列線抵抗から、行線とそれぞれの列線との交差点にあるメモリセルの抵抗が突き止められる。読み出し増幅器の出力信号が別の回路部分によって場合により一時記憶され、評価されまたは別の一般的な形で更に処理された後、オフセット電圧の調整を再び行うことができる。しかしその場合、オフセット電圧をそれぞれの評価過程の後に一時記憶するのではなくて、比較的多くの数の評価過程の後にのみその都度調整を行うようにすることもできる。
更に本発明において、帰還結合された演算増幅器は反転増幅器として実現されている。すなわち、それぞれの列線が反転制御入力側に接続されている。その際演算増幅器の出力側と第２の制御入力側との間に反転回路が介挿されている。これにより、キャパシタに蓄積すべきオフセット電圧の正しい極性が実現される。
【００１１】
【発明の実施の形態】
有利な実施形態および発展形態は従属請求項の対象である。
【００１２】
本発明の実施の形態において、演算増幅器の第１の制御入力側と給電電位に対する接続端子との間に、第１のスイッチが介挿されており、演算増幅器の帰還結合路に、第２のスイッチが介挿されており、演算増幅器の出力側は第３のスイッチを介して第２の制御入力側に接続されている。オフセット電圧を調整するための調整フェーズは、２つの評価過程の間にある。このために、調整フェーズにおいて、第２のスイッチが開放されかつこれにより演算増幅器の負帰還結合が切り離される。第１のスイッチおよび第３のスイッチは閉成される。これにより、閉成された調整回路が形成されて、演算増幅器のオフセット電圧をキャパシタに充電する。接続している評価過程の間、第１のスイッチおよび第３のスイッチは再び開放され、第２のスイッチは閉成され、かつ読み出すべきデータ信号は読み出し増幅器に供給される。
【００１４】
演算増幅器の帰還結合路に、例えば抵抗が介挿されている。その際帰還結合された演算増幅器は電流・電圧増幅器として振る舞う。これに対して付加的にまたは択一的に、帰還結合路に、別のキャパシタが介挿されている。その際帰還結合された演算増幅器は積分形電流・電圧増幅器として作用する。これにより、データ信号の読み出しの際に効果的な雑音抑圧を実現することができる。
【００１５】
調整フェーズの期間にこの別のキャパシタを放電するために、演算増幅器の帰還結合路に、別のキャパシタに並列に第４のスイッチが介挿されている。調整フェーズの期間に、このスイッチは閉成され、評価過程のために第４のスイッチは開放されている。
【００１６】
【実施例】
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
【００１７】
図１には、本発明のメモリの実施例が示されている。これは、磁気抵抗メモリ効果を有するメモリセルＭＣを備えている。メモリセルとして、それらが列線ないしビット線ＢＬおよび行線ないしワード線ＷＬより高抵抗でありさえすれば、公知のＧＭＲ素子／ＴＭＲ素子のいずれでも適している。マトリクス形状のメモリセルフィールド１に配置されているメモリセルＭＣはそれぞれ、ビット線ＢＬの１つとワード線ＷＬの１つとの間に介挿されている。メモリセルＭＣの１つのデータ信号を読み出すために、相応のビット線ＢＬが読み出し増幅器２に接続されている。その他のビット線ＢＬは同様に別の読み出し増幅器に接続されているかまたは図１に示されているように、基準電位ＧＮＤに対する接続端子に接続されている。読み出し増幅器２は帰還結合された演算増幅器３を有している。これにて、読み出し信号ＯＵＴが取り出し可能である。
【００１８】
メモリセル装置において記憶されている情報を読み出すために、当該のワード線ＷＬが制御される。このために、ワード線ＷＬは電位ＶＷＬに加えられる。すべてのその他のワード線ＷＬは基準電位ＧＮＤに加えられる。データ信号を読み出すために、当該のビット線ＢＬは演算増幅器３の反転入力側３１に接続されている。演算増幅器３の非反転側３２と基準電位ＧＮＤに対する接続端子との間に、キャパシタ５が介挿されている。
【００１９】
図２には、図１の読み出し増幅器２の実施例が図示されている。演算増幅器３の反転入力側３１と基準電位ＧＮＤに対する接続端子との間にスイッチ１１が介挿されている。別のスイッチ１２が演算増幅器３の帰還結合路に介挿されている。演算増幅器３の出力側３３はスイッチ１３を介して演算増幅器３の非反転側３２に接続されている。更に、演算増幅器３の出力側３３と非反転側３２との間に反転回路６が介挿されている。演算増幅器３は帰還結合抵抗４を有している。これは、帰還結合路に介挿されている。
【００２０】
演算増幅器３のオフセット電圧を補償するために、２つの評価過程の間の調整フェーズにおいてオフセット電圧がキャパシタ５に蓄積される。このためにスイッチ１２が開放されかつ従って演算増幅器３の負帰還結合が開離される。スイッチ１１および１３は閉成される。反転回路６を介して閉ループ調整回路が形成される。この回路は、演算増幅器３の入力側におけるオフセット電圧をキャパシタ５に充電する。
【００２１】
メモリセルＭＣの１つのデータ信号を読み出すために、スイッチ１１および１３は再び開放され、スイッチ１２は閉成される。読み出し過程の終了後、新たな調整を行うことができるが、比較的大きな数の読み出し過程の後に、新たな調整を行うようにすることもできる。図２の回路装置の利点は、オフセット電圧の補償が自己調整手法において行われることである。
【００２２】
図３には、読み出し増幅器２の別の実施例が示されているが、ここでは抵抗４に代わって、演算増幅器の帰還結合路に別のキャパシタ７を設けている。帰還結合路に更に、キャパシタ７に並列にスイッチ１４が接続されている。帰還結合路にキャパシタ７を設けることによって、信号強度が比較的小さい場合でもデータ信号の読み出しの際の一層の雑音抑圧が可能になっている。調整フェーズの間、スイッチ１４はキャパシタ７を放電するために閉成される。読み出し過程の間、スイッチ１４は開放されている。
【図面の簡単な説明】
【図１】磁気抵抗メモリセルを備えた本発明のメモリの実施例の略図である。
【図２】読み出し増幅器の実施例の略図である。
【図３】読み出し増幅器の別の実施例の略図である。
【符号の説明】
１  メモリセルフィールド、  ２  読み出し増幅器、  ３  演算増幅器（３１反転入力側、  ３２  非反転入力側、  ３３  ＯＵＴ  出力側）  ４  抵抗、５，７  キャパシタ、  ６  反転回路、  １２，１３，１４  スイッチ、  ＭＣ  メモリセル、  ＢＬ  ビット線、  ＷＬ  ワード線、  ＧＮＤ  基準電位
【図１】
0003749134.tif 000002
【図２】
0003749134.tif 000003
【図３】
0003749134.tif 000004