(57)【特許請求の範囲】
【請求項１】
出口側節点に構成された後段の装置に転送されるデータをネットワークから受信すべくＡＴＭネットワークの出口側節点で用いるように適合されたデータ受信装置であって、装置の使用時、前記ネットワークの予め選択された仮想チャネルを装置に接続されたメモリ手段のそれぞれに対応する記憶領域に配分し、装置が前記予め選択された異なる仮想チャネルのそれぞれに属するデータアイテムを連続して受信したとき、それらデータアイテムをそれらの属する仮想チャネルにそれぞれ対応する記憶領域に記憶する働きをするデータ記憶手段と、これによって装置がATM ネットワークから受信したデータアイテムを、その受信時の順序とは別のチャネル順序で、後段の装置に対して前記メモリ手段から伝送し、
各予め選択された仮想チャネルに対してデータの閾値を指定するキュー制御手段に接続された閾値指定手段と、
前記閾値指定手段に接続されたキュー制御手段であって、キュー受信部を制御し、データ記憶手段によって前記予め選択された仮想チャネルの一つに属する１以上のデータアイテムが、その仮想チャネルに対応する記憶領域に記憶された後に、そのチャネルに対応する記憶領域に記憶されたデータ量が指定された閾値レベルを超え、新たなエントリが前記後段の装置へ伝送するためのデータを記憶した関連仮想チャンネを識別する、ときにだけキュー受信部に前記新たなエントリを追加する動作を行うキュー制御手段を有することを特徴とするデータ受信装置。
【請求項２】
前記キュー制御手段に接続されると共に、前記予め選択された仮想チャネルの各々に複数の異なる優先レベルの一つを割り当てる優先指定手段を更に含み、前記キュー制御手段はキュー受信部に追加される各エントリの一部として、関連チャネルに割り当てられた優先レベルを示す受信キュー優先情報を含む請求項１に記載のデータ受信装置。
【請求項３】
前記キュー制御手段に接続されると共に、前記予め選択された仮想チャネルの各々に複数の異なる優先レベルの一つを与える優先指定手段を更に含み、前記キュー制御手段は前記異なる優先レベルにそれぞれ対応する複数のキュー受信部を制御すると共に、予め選択されたチャネルの１つに対応する記憶領域に記憶されたデータ量が指定された閾値レベルを超えたとき、データ記憶手段によって前記チャネルに属する１以上のデータアイテムが記憶された後に、関連チャネルの指定優先レベルに対応するキュー受信部に新たなエントリを追加する請求項１に記載のデータ受信装置。
【請求項４】
異なるキュー受信部におけるエントリをモニターし、前記メモリ手段の記憶領域から前記後段の装置にデータを伝送するチャネルの順序を決定するデータ伝送手段を更に含む請求項３に記載のデータ受信装置。
【請求項５】
前記データ伝送手段は最高優先レベルのキュー受信部にエントリを有するチャネルからスタートし、最低優先レベルのキュー受信部にエントリを有するチャネルで終了する順序でデータを伝送する請求項４に記載のデータ受信装置。
【請求項６】
高位の優先レベルのキュー受信部に対して新たなエントリが置かれたとき、前記データ伝送手段は低位の優先レベルのキュー受信部へのエントリを有するチャネルからのデータ伝送を一時停止する請求項５に記載のデータ受信装置。
【請求項７】
新たなエントリがキュー受信部に追加されたとき、前記キュー制御手段は前記後段の装置に適用するための割り込み信号を発生するように動作する請求項１又は２に記載のデータ受信装置。
【請求項８】
前記データ記憶手段は、前記予め選択された仮想チャネルの各々に対し、前記メモリ手段内でデータブロックのリンクリストを割り当て、このリンクリストは関連仮想チャネルに対する記憶領域を形成する上記請求項の何れか一つに記載のデータ受信装置。
【請求項９】
各データアイテムはATM セルのペイロード部によって構成され、前記データ記憶手段は前記予め選択された仮想チャネルに関する前記リンクリストを用いて、関連チャネルの同じAAL フレームに属する連続受信したATM セルの各ペイロード部を連結し、これによって関連チャネルに対応する記憶領域において前記フレームを再構成することを許容する請求項８に記載のデータ受信装置。
【請求項１０】
前記データ記憶手段は、前記予め選択された仮想チャネルの各々に関して、関連チャネルに関するリンクリストに受信データアイテムを記憶するのに使用する制御情報、そして／又は前記後段の装置にデータ伝送するために記憶されたデータをリンクリストから取り出すのに用いる制御情報を記憶する請求項８又は９に記載のデータ受信装置。
【請求項１１】
前記予め選択された仮想チャネルは、ネットワークの利用可能な仮想チャネルのグループから自由に選択することが可能であって、前記装置はその使用時に、前記グループの前記利用可能な仮想チャネルのそれぞれに対応するエントリを有するチャネルマップにアクセスするアドレス変換手段を更に含み、各エントリは関連仮想チャネルと個々に関連する複数の制御情報記憶部の一つを識別し、この複数の制御情報記憶部はその数において前記グループの前記利用可能な仮想チャネルよりは少なく、各制御情報記憶部は関連する仮想チャネルの前記制御情報を記憶するのに用いられ、
前記アドレス変換手段はATM ネットワークからデータアイテムを受信したとき、データアイテムの持つアドレス情報からそのデータアイテムが属する仮想チャネルを決定し、その仮想チャネルに対応するチャネルマップのエントリからその仮想チャネルに関連した制御情報記憶部を識別し、データ記憶手段によるその仮想チャネルに関する制御情報へのアクセスを可能にする請求項１０に記載のデータ受信装置。
【請求項１２】
前記アドレス変換手段は、受信データアイテムの持つ前記アドレス情報の限られた部分だけに基づいて、受信データアイテムの仮想チャネルに対応するチャネルマップにおけるエントリを決定し、この限られた部分は装置に加える制御信号によって選択的に変更することが可能である請求項１１に記載のデータ受信装置。
【請求項１３】
前記アドレス変換手段は、受信データアイテムの仮想チャネルに対応するチャネルマップにおけるエントリを、前記アドレス情報の仮想パス識別子(VPI) フィールドの１以上の最下位ビットと、前記アドレス情報の仮想チャネル識別子(VCI) フィールドの１以上の最下位ビットとから決定する請求項１２に記載のデータ受信装置。
【請求項１４】
データ処理装置であって、
この装置の動作を制御する制御ユニットと、
メインメモリと、
請求項２に記載のデータ受信装置と、
前記制御ユニット、メインメモリ、及びデータ受信装置を相互に接続するバス手段と、
前記データ受信装置に接続され、前記メモリ手段を用意するローカルメモリとを備え、
前記制御ユニットは前記データ受信装置の前記キュー受信部へのエントリをモニターして、ローカルメモリの記憶領域から主メモリにデータを伝送するチャネルの順序を決定すると共に、決定した順序で伝送を実施するように前記バス手段を制御するデータ処理装置。
【請求項１５】
データ処理装置であって、
この装置の動作を制御する制御ユニットと、
メインメモリと、
請求項４、５、又は６に記載のデータ受信装置と、
前記制御ユニット、メインメモリ、及びデータ受信装置を相互に接続するバス手段と、
前記データ受信装置に接続され、前記メモリ手段を用意するローカルメモリとを備え、
前記データ受信装置は、この装置のデータ伝送手段に接続されたバス制御手段を更に含み、前記制御ユニットとは独立に前記バス手段を制御して、ローカルメモリの記憶領域から主メモリへの前記データ伝送手段によるデータの直接伝送を容易にするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ受信装置に監視、例えばパーソナルコンピュータをATM 通信ネットワークに接続するデータ受信装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータは他の装置とのデータ送受信を行うために、データ通信ネットワークとの接続が必要になる場合がよくある。そうした場合に、パーソナルコンピュータは、通常、ターミナル制御装置（TC）と呼ばれる専用の通信制御装置を介してそのような通信ネットワークに接続される。ターミナル制御装置は、コンピュータと通信ネットワークとの間のデータ伝送を可能な限り多面的に制御し、コンピュータの中央処理装置(CPU) が本来のデータ処理業務を自由に実行処理できるようにしている。
【０００３】
近年、提案されたデータ通信に適当なタイプの通信ネットワークとして、非同期伝送モードネットワーク、即ちATM ネットワークがある。このATM ネットワークでは、データは固定長のセルとして伝送され、各セルは所定量のデータ若しくはペイロード部（48バイト）と、セルに関する制御及びアドレス情報を含む５バイトのヘッダ部を有している。
【０００４】
ATM ネットワークは256 個までの“仮想パス”と呼ばれる個別の通信パスを提供し、これら仮想パスの各々は、“仮想チャネル”と呼ばれる65、536個の個別のデータチャネルを含むことが出来る。ATM セルがどの仮想チャネルに属するかを識別するために、各セルはそのヘッダ部に、仮想パス識別(VPI) 部と、仮想チャネル識別(VCI) 部を含む“セルアドレス”を有している。最大256 個の仮想パスと、各仮想パスにおける65、536個の仮想チャネルとによって、16.7x106個のセルアドレスが出来る。
【０００５】
パーソナルコンピュータは種々異なった目的から、予め選択された種々異なった数多くの仮想チャネルにアクセスする必要がある。それ故、予め選択された仮想チャネルの或ものは、例えばビデオリンク用に使う優先順位の高いチャネルである。ATM ネットワークからそうした高優先順位のチャネルに受信したデータは、画像の劣化又は緩慢な動作を避けるために、ターミナル制御装置によって出来るだけ早くパーソナルコンピュータの主メモリに伝送しなければならない。また、他の仮想チャネルは、例えばビット率の低いデータ用に使われる優先順位の低い仮想チャネルである。これらのチャネルに関しては、ATM ネットワークから受信したデータをパーソナルコンピュータの主メモリに伝送する際、多少の遅れは許容される。
【０００６】
【発明が解決しようとする課題】
ATM ネットワークの出口側節点では、高い優先順位のチャネルに属するセルの間に低い優先順位のチャネルに属するセルが、必然的に挟み込まれることが起こる。それ故、次のような問題が起こってくる。即ち、ATM ネットワークからその出口側節点で受信したセルは、決まってそれが受信されたと同じ順序で主メモリに伝送されるため、高優先順位チャネルデータの主メモリへの伝送を低優先順位チャネルのデータが妨害するという問題が生じてくる。そのような妨害を防ぐには、低優先順位チャネルのデータを高優先順位チャネルのデータと同じ優先順位で主メモリに伝送しなければならないが、但しこのことはチャネルを優先順位化すると言う目的を否定することにも通じ、また例えばパーソナルコンピュータのCPU に過剰な負担をかけることによってパーソナルコンピュータの他の機能を受け入れがたい程阻害することにもなる。
【０００７】
そこで本発明の目的は、上記各問題点に鑑み、優先順位の高いチャネルに属する受信データアイテムは、優先順位の低いチャネルに属するデータアイテムに優先して後段の装置に伝送され、低優先順位チャネルのデータによる高優先順位チャネルデータの妨害を防止するデータ受信装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明によれば、ATM ネットワークからデータを受信するためのデータ受信装置であって、この装置の使用時、前記ネットワークの予め選択された仮想チャネルを、この装置に接続されたメモリ手段のそれぞれ対応する記憶領域に配分し、この装置が前記予め選択された仮想チャネルのそれぞれに属するデータアイテムを連続して受信したとき、それらデータアイテムを、それらの属する仮想チャネルにそれぞれ対応する記憶領域に記憶する働きをするデータ記憶手段を有し、これによって、この装置がATM ネットワークから受信したデータアイテムを、受信したときの順序とは別のチャネル順序で、使用時この装置に接続される後段の装置へ前記メモリ手段から伝送するデータ受信装置が提供される。
【０００９】
このようなデータ受信装置では、優先順位の高いチャネルに属する受信データアイテムは、優先順位の低いチャネルに属するデータアイテムに優先して後段の装置に伝送され、低優先順位チャネルのデータによる高優先順位チャネルデータの妨害を防止している。
【００１０】
本発明による一実施例では、データ受信装置はキュー制御手段を有していて、この手段はキュー受信部を制御し、データ記憶手段が前記予め選択された仮想チャネルの一つに属する１以上のデータアイテムをその仮想チャネルに対応する記憶領域に記憶した後、後段の装置へ伝送するデータの記憶と関連する仮想チャネルを識別してキュー受信部に新たなエントリを追加する働きをする。例えば、関連エントリは、記憶データの前記後段の装置に対する伝送完了時に旧受信部から削除しても良い。
【００１１】
キュー受信部は接続されている後段の装置、例えば中央処理装置によって読み出され、受信データのトラックに読み出したデータを保持することもできる。
【００１２】
キュー制御手段は、新たなエントリがキュー受信部に追加されたとき、前記後段の装置に適用する割り込み信号を発生することができるのが好ましい。このことによって後段の装置はキュー受信部を連続して読み出す必要はなくなり、能率的な動作することが可能になる。
【００１３】
優先順位指定手段は、好ましくは予め選択された仮想チャネルの各々に複数の異なる優先順位レベルの一つを割り当てるキュー制御手段に接続される。前記キュー制御手段は、キュー受信部に追加される各エントリの一部として、関連チャネルに割り当てられた優先順位レベルを示す優先順位情報を含めてもよい。こうした装置は以下のものを更に含むデータ処理装置に使用することができる。即ち、この処理装置の動作を制御する制御ユニットと、メインメモリと、前記制御ユニット、メインメモリ、データ受信装置を相互に接続するバス手段、そして前記メモリ手段に与えられるデータ受信手段に接続されるローカルメモリを含むデータ処理装置に使用できる。このようなデータ処理装置においては、前記制御ユニットはデータ受信装置の前記キュー受信部へのエントリをモニターし、ローカルメモリの記憶領域からメインメモリにデータを伝送するチャネルの順序を決め、次いで前記バス手段を制御して決められた順序でデータの伝送を行うことができる。
【００１４】
さらに、優先順位指定手段は予め選択された仮想チャネルの各々に複数の異なる優先順位レベルの一つを割り当てるキュー制御手段に接続され、このキュー制御手段は前記異なる優先順位にそれぞれ対応する複数のキュー受信部を制御する働きをする。データ記憶手段が前記予め選択された仮想チャネルの一つに属する１以上のデータアイテムを記憶した後、キュー制御手段は関連チャネルの指定優先順位レベルに対応するキュー受信部に新たなエントリを追加する。このように、分離したキュー受信部を使用することによって、単一のキュー受信部を使用して優先順位に関連なく全てのエントリを記憶する際に起こる問題、即ち高優先順位チャネルを識別するために全てのエントリを走査しなければならないと言う問題を回避することができる。更に、異なるチャネルへのエントリは優先順位に関する情報を含んでいる必要がなくなる。
【００１５】
また、一例によれば、データ受信装置は、さらに異なるキュー受信部におけるエントリをモニターし、前記メモリ手段の記憶領域から前記後段の装置にデータを伝送するチャネル順序を決定するデータ伝送手段を含む。本例では後段の装置はキュー受信部をモニターする必要はなく、後段の装置に対するデータ伝送はデータ受信装置自身が実施し、後段の装置の負担を軽減する。
【００１６】
そのようなデータ受信装置は、例えば以下のものを更に含むデータ処理装置に採用することができる。即ち、この処理装置の動作を制御する制御ユニットと、メインメモリと、前記制御ユニット、メインメモリ、そしてデータ受信装置を相互に接続するバス手段、及び前記メモリ手段を提供しデータ受信装置に接続されるローカルメモリを含むデータ処理装置に使用できる。データ受信装置はこの装置のデータ伝送手段に接続されたバス制御手段を備え、このバス制御手段によって前記制御ユニットとは独立に前記バス手段を制御し、ローカルメモリの記憶領域から主メモリへ前記データ伝送手段によるデータの直接伝送を容易にするのが好ましい。このように構成することによって、データ受信装置によるデータ伝送、例えば主メモリへの直接メモリアクセス(DMA) によるデータ伝送が可能となり、この伝送に制御ユニットを大きく介在させることなく、制御ユニットを自由な状態にして本来のデータ処理業務に集中させることができる。
【００１７】
そうしたデータ伝送の場合、データ受信装置のデータ伝送手段は、通常最高優先順位レベルのキュー受信部にエントリを有するチャネルからスタートし、最低優先順位レベルのキュー受信部にエントリを有するチャネルで終了する順序でデータを伝送するが、新たなエントリが高位の優先順位レベルのキュー受信部に配されたとき、低位の優先順位レベルのキュー受信部にエントリを有するチャネルからのデータ伝送を一時中断するように動作するのが好ましい。
【００１８】
この高優先順位データ伝送のための低優先順位データの伝送中断は、高優先順位チャネルデータの単位時間内のデータスループットを高めることになる。
【００１９】
前記キュー制御手段は、新たなエントリがキュー受信部に追加されたとき、前記後段の装置に適用する割り込み信号を発生することができるように動作するのが好ましい。この動作によって後段の装置はキュー受信部を連続して読み出す必要はなくなり、能率的に動作することができる。
【００２０】
また、一つの例によれば、予め選択された各仮想チャネルに対してデータの閾値を指定する閾値指定手段がキュー制御手段に接続される。このキュー制御手段は、予め選択されたチャネルの一つに対応する記憶領域に記憶されたデータ量が指定された閾値を越えたときにだけ、その仮想チャネルに関連する新たなエントリをキュー受信部、また場合によってはキュー受信部の関連する一つに追加する。
【００２１】
このようにして、キュー受信部は、後段の装置に伝送されるメモリ手段内のデータが閾値量存在するときにだけ追加を受ける。従って、記憶データは、例えば後段の装置に負担の少ない比較的大きいブロックで伝送することができる。
【００２２】
好ましくは、前記データ記憶手段は、予め選択された仮想チャネルの各々に対し、前記メモリ手段内でデータブロックのリンクリストを割り当て、このリンクリストは関連仮想チャネルに対応する記憶領域を形成する。各リンクリストはそのサイズを動的に変化して入出データ割合に適応するため、リンクリストの使用はメモリ手段内のデータ記憶源の配分を能率的、且つ柔軟性のあるものにする。従って、各チャネルに固定したメモリ量を予め確保する必要はない。
【００２３】
各データアイテムは、例えばATM セルのペイロード部によって構成され、そして好適な例では、前記データ記憶手段は予め選択された仮想チャネルに関する前記リンクリストを用いて、関連チャネルの同じAAL フレームに属する連続受信したATM セルの各ペイロード部を連結し、これによって関連チャネルに対応する記憶領域において前記フレームを再構成する。そのような構成によって、接続された後段の装置がこの仕事をする必要性はなくなり、そして後段の装置へのデータ伝送前に、データ受信装置による前記フレームを基にしたエラーチェックができるようになる。
【００２４】
データ記憶手段は、前記予め選択された仮想チャネルの各々に関し、関連チャネルに関するリンクリストに受信データアイテムを記憶するのに使用する制御情報、及び／又は前記後段の装置にデータ伝送するため、記憶されたデータをリンクリストから取り出すのに用いる制御情報を記憶しているのが好ましい。チャネル情報は、例えば受信ATM セルのデータが記憶されているリンクリストの最終データブロックのメモリ手段における位置を示す書込みポインタや、後段の装置に伝送されるリンクリストの次のデータブロックのメモリ手段における位置を示す読出しポインタを含む。
【００２５】
好適な例では、前記予め選択される仮想チャネルはネットワークの利用可能な仮想チャネルのグループから自由に選択することが可能であり、そしてさらにデータ受信装置はその使用時に、前記グループの前記利用可能な仮想チャネルのそれぞれに対応するエントリを有するチャネルマップにアクセスするアドレス変換手段を含んでいる。各エントリは、関連仮想チャネルと個々に関連する複数の制御情報記憶部の一つを識別する。この複数の制御情報記憶部はその数において前記グループの前記利用可能な仮想チャネルよりは少なく、各制御情報記憶部は関連する仮想チャネルの前記制御情報を記憶するのに用いられる。そのような場合、アドレス変換手段はATM ネットワークからデータアイテムを受信したとき、データアイテムの持つアドレス情報からそのデータアイテムが属する仮想チャネルを決定し、その仮想チャネルに対応するチャネルマップのエントリからその仮想チャネルに関連した制御情報記憶部を識別し、データ記憶手段によるその仮想チャネルに関する制御情報へのアクセスを可能にする。
【００２６】
そのようなデータ受信装置は、各出力チャネルがメモリ手段の中にそれ自身の記憶領域（リンクリスト）を有すると共に、関連チャネルに関する制御情報を記憶するそれ自身の制御情報記憶部も有する一組の出力チャネルを備えていると考えることができる。チャネルマップはデータ通信に使用する仮想チャネルを利用可能なチャネルグループの中から自由に選択することできるようにすると共に、選択した各チャネルをそれ自身の別々の出力チャネルに“マップ(maps)”する。チャネルマップはメモリ装置、例えばROM 又はスタティックRAM 、に記憶することができる。これらROM 又はスタティックRAM は同一チップ上に設けることもでき、また別々に設けることも可能である。RAM の場合、選択された仮想チャネルに関するマッピング情報は、接続された後段の装置、例えばパーソナルコンピュータのCPU による初期化手続きの段階で予め設定されるが、使用時に後段の装置の通信条件が変われば変更することもできる。
【００２７】
このようにして、チャネルマップはルックアップテーブル(look-up table) 形式で働き、テーブル内のセルの仮想チャネルに関する必要なエントリ（マッピング情報）の位置が、セルの持つアドレス情報から簡単且つ好都合に決められる。このことはマッピング情報への迅速なアクセスを可能にし、複雑な検索を行う必要はなくなる。
【００２８】
チャネルマップは選択された仮想チャネルだけをそれぞれの出力チャネルにマップするため、制御情報は利用可能な仮想チャネルグループの全チャネル数よりはるかに少ない数の出力チャネルと組み合わせることができる。従って、利用可能な仮想チャネル全てに関する制御情報を記憶する記憶空間を予め確保する必要はなく、比較的僅かに選択された仮想チャネルに関する制御情報を記憶する記憶空間を予め確保するだけでよい。
【００２９】
アドレス変換手段は、受信データアイテムの持つ前記アドレス情報の限られた部分だけに基づいて、受信データアイテムの仮想チャネルに対応するチャネルマップにおけるエントリを決定し、この限られた部分はデータ受信装置に加える制御信号によって選択的に変更することができる。例えば、前記アドレス変換手段は、チャネルマップにおける前記対応するエントリを、前記アドレス情報の仮想パス識別子(VPI) フィールドの１以上の最下位ビットと、前記アドレス情報の仮想チャネル識別子(VCI) フィールドの１以上の最下位ビットとから決定する。
【００３０】
このようにして、仮想パスの必要数が低く、各仮想パスにおける必要仮想チャネル数が高い場合には、VCI ビットを多く、VPI ビットを少なく選択することができ、これとは逆に、仮想パスの必要数が高く、各仮想パスにおける必要仮想チャネル数が低い場合には、VPI ビットを多く、VCI ビットを少なく選択することができる。各場合とも、VPI 及びVCI ビットの合計数は所望するところに従って小さくすることができるから、チャネルマップに必要な記憶空間もまた望み通り小さくなる。
【００３１】
【発明の実施の形態】
図１は、本発明を具体化したデータ受信装置を含むパーソナルコンピュータの概略ブロック図である。
図１において、パーソナルコンピュータ１は中央処理装置(CPU) ２、主メモリ３、タミーナル制御装置４、ローカルメモリ５、及びトランシーバユニット６を含んでいる。
CPU ２、主メモリ３、及びターミナル制御装置４は、これら三者間でデータ及び制御信号のやり取りをするためのシステムバス７に接続している。
ローカルメモリ５及びトランシーバユニット６は、それぞれターミナル制御装置４に直接接続し、トランシーバユニット６はATM 通信ネットワーク８に接続している。
【００３２】
図１に示す構成において、ターミナル制御装置４は、主メモリ３とATM ネットワーク８との間で、複数の独立した双方向チャネルを介してデータ伝送ができるように、ローカルメモリとトランシーバユニット６を制御する役割を果たす。
ATM ネットワーク８は16x106(224) の仮想チャネルを備えることが出来るが、パーソナルコンピュータが通常アクセスを要する仮想チャネルは利用可能な仮想チャネルのスモールサブセット、例えば32チャネルから4、096 チャネルだけである。それ故、データ受信方向において、ATM ネットワークの所望の仮想チャネルから受信するデータは、ターミナル制御装置４により各仮想チャネルからの前記データが他の仮想チャネルからのデータと分離した状態で主メモリ３に与えられる必要がある。
【００３３】
ATM ネットワークから受信したデータの主メモリ３への伝送は２段階で行われる。即ち、第１段階では、トランシーバユニット６から受けたデータは一時的にローカルメモリ５にバッファリングされ、次いで第２段階でデータはターミナル制御装置４によって、システムバス７を介して主メモリ３に伝送される。この２段階方式は、トランシーバユニット６から受けたデータを、その受信順序には関連なく主メモリ３に伝送できる利点がある。
【００３４】
伝送過程の第１段階において、各所望の仮想チャネルから受信したデータは、データブロックのリンクリスト形式を有するローカルメモリ５の受信データ領域に記憶される。各仮想チャネルは別々のリンクリストに配分する必要があり、その結果各仮想チャネルから受信したデータは他の仮想チャネルから受けたデータと分離した状態に保たれる。このように、各リンクリストはターミナル制御装置４の複数の出力チャネルのうちの１チャネルを有効に形成する。
【００３５】
図２は、図１に示すデータ受信装置の出力チャネルにおけるデータフォーマットの説明図である。
図２に示すように、各出力チャネルに対するリンクリスト１０は、一連のリンクされたデータブロック１１から成る。各データブロックは６４バイトの記憶容量を有する。
データは、ATM アダプテイションレイヤ(adaptation layer: AAL) フレーム形式でATM 仮想チャネルを介して伝送される。各フレームは複数のATM セルからなる。フレームのセルは連続的に（必ずしも一括ではなく）伝送され、各時刻でセル伝送はATM ネットワークによって特定の仮想チャネルに組み込まれる(scheduled) 。
【００３６】
各AAL フレームは制御目的で使用するオーバーヘッド情報、例えばCRC (cyclic redundancy chech) 情報を含んでいる。
ターミナル制御装置４は、各出力チャネルが同一AAL フレームに属する受信セルのそれぞれのペイロードを連接するリンクリスト１０を用い、これによって伝送されたAAL フレームが出力チャネルにおいて再構成出来るようにしている。
【００３７】
従って、図２に示すように、特定の出力チャネルに対するリンクリスト１０は、典型的な例では一連のAAL フレームN-1 、N 、N+1 を含み、各フレームは出力チャネルに関連した仮想チャネルに関して連続受信した複数のATM セルそれぞれのデータペイロードを含んでいる。
【００３８】
出力チャネルを制御するため、ターミナル制御装置４は各出力チャネルに関し、所謂“デスクリプタ(descriptor)”有し、このデスクリプタは必要な情報、中でも特に、上述の２段階データ伝送動作の第１段階でリンクリストにデータを記録し、第２段階でリンクリストから記憶データを取り出し、それをパーソナルコンピュータの主メモリ３に伝送するのに必要な情報を含んでいる。以後、更に詳述するように、これらのデスクリプタ自体はローカルメモリ５に記憶されている。
【００３９】
図３は、チャネルデスクリプタの一つに保持されている情報フォーマットの一例を示したものである。この例では、デスクリプタは１４のフィールドを含み、１６のワードを有している。
フレーム書込み開始、最終セル書込み、セルカウント書込み、バイトカウント書込み、及び状態書込みの各フィールドは、新たに受信したセルのペイロードをリンクリストに追加するのに使用される。フレーム書込み開始及び最終セル書込みの二つのフィールドは、現在リストに追加されているフレーム（図２のフレームN+1)のリンクリストにおける開始及び終了それぞれの位置を示す。セルカウント書込み及びバイトカウント書込みの二つのフィールドは、それぞれ現在リストに追加されているフレームのブロック数及びバイト数を示す。状態書込みフィールドは制御情報、例えばリストに現在追加中のフレームに何時CRC エラーが検出されたかを示すビットを含んでいる。
【００４０】
第１セル読出し、フレーム読出し終了、セルカウント読出し、バイトカウント読出し、及び状態読出しの各フィールドは、主メモリ３への伝送のためにリンクリストから記憶データの内容を読み出すときに使用する。第１セル読出し及びフレーム読出し終了の二つのフィールドは現在リストから読み出しているフレーム（図２のフレームN-1)のリンクリストにおける開始及び終了それぞれの位置を示す。セルカウント読出し及びバイトカウント読出しの２つのフィールドは、それぞれ現在リストから読み出されているフレームのブロック数及びバイト数を示す。状態読出しフィールドは現在読み出されているフレームに関する制御情報を含んでいる。
【００４１】
異なる出力チャネルに対する別々のリンクリストに受信データを記憶させることによって、異なる出力チャネルのデータを、それらがターミナル制御装置４に受信されたときの順序とは別の順序で主メモリ３に伝送することが出来る。例えば、CPU ２はターミナル制御装置４に対し、或る出力チャネルを他の出力チャネルより高い優先順位を持つチャネルとして指定したことを知らせることができるため、それら高優先順位を持つチャネルが受信したセルを低い優先順位のチャネルが受信したセルに優先して処理（主メモリへの転送）することが出来る。
【００４２】
本発明の一実施例では、CPU ２自身がターミナル制御装置４から主メモリ３へのデータ伝送を行う。そしてCPU ２がそうしたデータ伝送を制御できるようにするため、ターミナル制御装置４は図４に示すように、ローカルメモリ５のキュー(queue) 記憶領域にキュー受信部(receive queue) １３を保持している。このキュー受信部１３は二つのレジスタ１４、１５によって制御され、例えばサーキュラバッファとして構成される。二つのレジスタのうちの一つ（スタート）はローカルメモリ内のキューの最初の位置を指定し、他の一つ（カウント）はキューのエントリ数を記憶する。
【００４３】
キュー受信部への各エントリ１６は、以下で説明するように出力チャネル番号を特定するためのチャネル番号フィールド１６1(ビット０から９）、及び優先順位パラメータを特定するための優先順位フィールド１６2(ビット１４と１５）を有している。各エントリ１６の残りのビットは使用しない。
キュー制御装置１８は、キュー受信部１３とレジスタ１４、１５を制御するために設けられている。
【００４４】
関連出力チャネルに対しローカルメモリ５のデータ記憶領域に記憶されているデータ量が、関連出力チャネルのデスクリプタに含まれた所定閾値レベルを越えたとき、キュー制御装置１８によって出力チャネルに関する新たなエントリがキュー受信部に配される。この閾値パラメータは２ビットを有し、図５に示すように四つの異なる値の一つを有する。閾値パラメータが最初の値（０、０）のときは、閾値レベルは１セルであり、閾値パラメータが第２の値（０、１）のときは、閾値レベルは１フレームである。
【００４５】
また、ターミナル制御装置４も第１及び第２閾値レジスタ（図示せず）を有し、各レジスタはCPU ２によって特定され、キュー受信部へのエントリが行われる以前に記憶されるべきセル数を示す閾値レベルを記憶することができる。閾値パラメータが第３の値（１、０）のとき、第１閾値レジスタに記憶されている閾値レベルは、関連チャネルに対する閾値レベルとして用いられ、閾値パラメータが第４の値（１、１）のときは第２閾値レジスタに記憶された閾値レベルが関連チャネルに対する閾値レベルとして使用される。
【００４６】
一つの出力チャネルに対する閾値パラメータが第３又は第４の値であって、もし関連する閾値レジスタに特定されるセル数が記憶される以前に、AAL フレームの最終セル記憶が行われた場合には、このチャネルに対しキュー受信部においてエントリが設けられる。
【００４７】
各出力チャネルに対するデスクリプタもまた、２ビットの優先順位パラメータを含み、図６に示すように、この例ではパラメータは異なる四つの値（０，０；０，１；１，０；１，１）取ることができる。値（０，０）は最高優先順位レベル（０）を示し、値（１，１）は最低優先順位（３）を示す。
【００４８】
特別に出力チャネルを指定してキュー受信部に新たなエントリを追加しなければならない場合（即ち、そのチャネルに対するローカルメモリ中のデータだが関連する閾値レベルを越えている場合）には、そのチャネルに関する優先順位パラメータをそのチャネルのデスクリプタから取り出し、キュー受信部１３の最初の利用可能なエントリに出力チャネル番号と一緒に記憶する。この最初の利用可能なエントリのアドレスは、前記スタート及びカウントレジスタ１４、１５それぞれの内容を合計することによって得る。次いで、CPU ２はキュー受信部１３を“走査”（キュー制御装置１８使用）し、キュー受信部内のエントリ１６の優先順位パラメータに基づいて、チャネルの伝送順序を決める。
【００４９】
スタート及びカウントレジスタ１４、１５は、キュー制御装置１８によって以下のように制御される。CPU ２がキュー受信部１３から１エントリ１６を読み出すと、キュー制御装置１８は自動的にスタートレジスタ１４をインクレメント（増分）する。CPU ２がキュー受信部１３に１エントリを追加すると、キュー制御装置１８はカウントレジスタ１５をインクレメントし、そしてCPU ２がキュー受信部から１エントリを読み出すと、キュー制御装置１８はカウントレジスタ１５をディクレメント（減分）する。
【００５０】
１エントリが最初にキュー受信部に置かれると、キュー制御装置１８はCPU ２に割り込み信号(INT) を送ってそれを知らせる。CPU ２は次の割り込み信号が発生する前に、キュー受信部を再度空にしなければならない。それ故、CPU ２は割り込み信号に応答して、カウントレジスタ１５を読んでキュー受信部のエントリ数を決定し、次いでキュー受信部からエントリをその数だけ取り出した後、再度カウントレジスタを読んで最初の割り込み信号以後に生じたかも知れない追加のエントリをチェックする。
【００５１】
本発明の他の実施例では、ターミナル制御装置４は、バス７を利用してデータ伝送動作の第２段階、即ちロ−カルメモリ５から主メモリ３へのデータ伝送を実行するバスマスター装置としての役割を果たす。これによってCPU ２はこのデータ伝送動作を行う必要はなくなり、CPU ２は自由に本来のデータ処理業務を行うことができる。
【００５２】
上記他の実施例において、各出力チャネルのデスクリプタは、前述の閾値及び優先順位パラメータを記憶している。しかしながら、ただ一つのキュー受信部に代えて、図７にその概略を示すようにキュー記憶領域に４つの異なる優先順位レベル（０から３）にそれぞれ対応する４つのキュー受信部１３0 から１３3 が設けられている。各キュー受信部１３i は関連する第１（スタート）及び第２（カウント）レジスタ１４i 及び１５i を有している。キュー制御装置１８は４つのキュー受信部と、これに関連したレジスタを制御するために設けられている。
【００５３】
先に述べたように、特定のチャネルに対するローカルメモリのデータ量が関連する閾値レベルを越えると、そのチャネルに関連するエントリ１６はそのチャネルの優先順位パラメータの値に応じてキュー受信部に置かれる。この場合、各エントリ１６は出力チャネル番号を指定するだけである。
【００５４】
キュー受信部１３0 から１３3 は、その優先順位に従って自動的にターミナル制御装置４によって制御され、受信データをローカルメモリ５から主メモリ３に伝送する。図７は最優先順位レベルのキュー受信部１３0 における全チャネルデータの伝送が完了した後のキュー受信部の状態を示している。次のデータ伝送は、次に優先順位の高いキュー受信部１３1(優先順位レベル１）の第１エントリに指定されている出力チャネル、即ちこの例では、キュー受信部１３1 に関するスタートレジスタ１４1 によって指定されるチャネル９から始まる。出力チャネル９に関するデータ伝送後、キュー受信部１３1 に関するスタートレジスタ１４1 はインクレメントされ、次のエントリに指定されているチャネル、即ちこの例ではチャネル１１に関するデータ伝送が始まる。もし、このチャネル番号１１に関するデータ伝送中に最高優先順位レベルのキュー受信部１３0 にエントリが設けられ、データが指定された最高優先順位レベルのチャネルの１つに受信されると、ターミナル制御装置４は優先順位の低いチャネル番号１１に関するデータ伝送を一時停止し、最高順位チャネルに関するデータ伝送を処理する。
【００５５】
この実施例では、ターミナル制御装置自体が主メモリ３へのデータ伝送を実行するため、CPU ２がキュー受信部をモニターしたり、読み出したりすことも必要なく、またターミナル制御装置がCPU ２にキュー受信部にエントリがあることを知らせるため割り込み信号を発生する必要もなくなる。
異なる出力チャネルに異なる優先順位レベルを割り当てることによって、より高い優先順位のトラフィック(traffic) をより低い優先順位のトラフィックに優先して処理することが可能となり、これによって前述の妨害を低減し、ATM ネットワーク８から主メモリ３への単位時間当たりのデータスループト(throughput)を更に能率的なものにすることができる。
【００５６】
データ伝送用にパーソナルコンピュータが選んだ個々の仮想チャネルには１つのデスクリプタが必要であることが分かる。このような仮想チャネルは、少なくとも比較的大きく可能な仮想チャネルのグループから自由に選択できなければならない。
一つの可能性としては、可能な仮想チャネルグループの中の仮想チャネルと同じ数のデスクリプタに対応する記憶空間を設けることである。しかし、一つの典型的な例として、グループに4,096 個の仮想チャネルがある場合、メモリは６４ｋワードの容量を持つ必要があり、これには受け入れがたいコストが伴う。さらに、パーソナルコンピュータは4,096 個の仮想チャネルグループの殆どの仮想チャネルを使用しないであろうから、グループの全ての仮想チャネルに対してデスクリプタを設けることは数多くの余剰デスクリプタを設けることとなり、その結果メモリ空間が極めて非能率的に使用されることになる。
【００５７】
本発明の好適な実施例では、CPU ２によってデータ伝送用として予め選択された仮想チャネル対してだけデスクリプタが記憶され、関連仮想チャネルを所望に応じて自由に選べるようにしている。
データ受信方向において、CPU ２が予めデータ伝送用に選択した仮想チャネルの各々は、ターミナル制御装置４の特定の出力チャネルに組み合わされるので、関連仮想チャネルから受信したデータはターミナル制御装置４によってその出力チャネルに送られる。所定の仮想チャネルグループの何れの１チャネルも出力チャネルの一つと組み合わせることが可能なため、グル−プの中から仮想チャネルを全体として自由に選択できる。また、デスクリプタはターミナル制御装置の出力チャネルと組み合わされた所定グループの仮想チャネルに対してだけ記憶されるため、グループの全ての仮想チャネルに対してデスクリプタを記憶する必要はない。
【００５８】
予め選択した仮想チャネルをそれぞれの出力チャネルに組み合わせる好ましい方法の一つを図８に示す。図に示すようにローカルメモリは２つの独立した記憶領域、即ちデスクリプタ記憶領域５ｄとポインタ記憶領域（又は、チャネルマップ）５ｐを備えている。ターミナル制御装置４のm 個の出力チャネルOC0 からOCm-1 に対するそれぞれのチャネルデスクリプタDES0〜DES m-1 は、デスクリプタ記憶容易器５ｄに一つ一つ記憶される。ポインタ記憶領域５ｐは、ATM ネットワーク８のn 個の仮想チャネルからなる所定グループ（これから出力チャネルに組み合わされる仮想チャネルが選ばれる）にそれぞれ対応するn 個のポインタP0〜P n-1 を記憶する容量を有している(n≧m)。
【００５９】
ポインタP0〜P n-1 はターミナル制御装置４の初期化の段階でCPU ２によって設定しなければならない。例えば、図８に示すように、仮想チャネルVC0 に対するポインタP0は、前もって出力チャネルOC2 に対するデスクリプタDES2を指定(point) するように設定し、仮想チャネルVCｉに対するポインタP ｉは、出力チャネルOC2 に対するデスクリプタDES2を指定するように設定し、仮想チャネルVCk に対するポインタP k は、出力チャネルOC1 に対するデスクリプタDES1を指定するように設定する。
【００６０】
ターミナル制御装置４がトランシーバユニット６からATM セルを受信すると、このセルのヘッダ部に記録されているセルアドレス（VPI/VCI フィールド）を使って、このセルが属する仮想チャネルに対するポインタのポインタ記憶領域５ｐにおけるアドレスPADDを得る。図８に示すように、このポインタアドレスはセルアドレスのVPI フィールドのP 最下位ビットと、セルアドレスのVCI フィールドのC 最下位ビットを連結することによって形成される。
【００６１】
次いで、関連仮想チャネルに対するポインタをポインタアドレスPADDから読み出し、このアドレスを使って前記仮想チャネルに対応して予め選択した出力チャネルのデスクリプタにアドレスする。それから、デスクリプタの“書込み”フィールドの情報を使って、ATM セルのデータを関連出力チャネルに対するリンクリストに追加し、ローカルメモリ５の受信データ領域５ｒに保持する。
【００６２】
各ポインタが必要とするローカルメモリの記憶空間は、各デスクリプタが必要とするものよりは小さい（例えば、１６ワードに対して２バイト）から、所定のグループにおける仮想チャネルと同じ数(n) のポインタが必要ではあるものの、データ伝送のためにターミナル制御装置４が実際に使用するデスクリプタの数(m) は減少するため、全体としてメモリ空間は有意に節約されることが分かる。
【００６３】
P 、C 、及び所定のグループにおけるチャネルの数n の間には、２p+c = n の関連があることが分かる。パーソナルコンピュータでは、幾つかの同じ仮想パス（P ：低、C ：高）におけるの多くの異なる仮想チャネルへのアクセスが要求される場合があり、また、各パス（P ：高、C ：低）におけるほんの僅かな仮想チャネルによって、異なる仮想パスへのアクセスが要求される場合がある。このような場合に効果的且つ柔軟に対処するため、本発明の好ましい特徴によればターミナル制御装置がポインタアドレスPADDを導き出す際に使用するP 及びC の値を設定し、それによってCPU ２から所定の仮想チャネルグループを選択的に変更することが出来る。P 及びC の値はターミナル制御装置の初期化段階で設定することが可能であり、例えばターミナル制御装置に対する各VPI 及びCPC サイズパラメータを与えることによってその値を設定することができる。CPC サイズパラメータはP+C 、即ち図９に示すように、ポインタアドレスのビット総数を定める。VPI サイズパラメータはP 、即ち図１０に示すように、ポインタアドレスPADDの形成に用いるVPI 識別子のビット数を定める。このようにして、P 及びC の値は、ターミナル制御装置４の各使用時に必要なポインタ数が最小となるように選択することができるから、ローカルメモリ５のポインタ記憶領域５ｐのサイズを低減することが可能となる。
【００６４】
ATM ネットワークの仮想パスは、それぞれ違った数の能動仮想チャネルを有し、そしてP 及びC の値は何れの能動仮想パスにおいても、所望する能動仮想チャネルの何れにもアクセスできるように十分大きく選択されるに違いないことが理解されるだろう。このことは、或る仮想チャネルのポインタは非能動チャネルに関連することになるから余分なものであることを意味する。これらポインタの全ては、デスクリプタなしの出力チャネルにおけるダミーデスクリプタを指定するように予め設定することができる。しかし、非能動仮想チャネルにはそれぞれのデスクリプタが分配されないから、ローカルメモリにおけるデスクリプタに必要な記憶空間は最小限のものとなる。
【００６５】
図１１は、ターミナル制御装置４の使用に適した受信データ処理用回路構成３０の一例を示す図である。この回路構成３０はセル受信回路３２、アドレス決定回路３４、アドレス変換回路３６、データ記憶回路３８、及び図４及び図７を参照して述べたキュー制御装置１８を含んでいる。後者の場合、この回路構成３０はデータ伝送回路４０及びバス制御回路４２を更に含んでいる。
【００６６】
この回路構成３０の使用時には、トランシーバユニット６から受けたATM セルはセル受信回路３２の入力端に加えられる。そして、このセル受信回路３２は各受信セルをそれぞれヘッダ部HEADと、ペイロード部PAYLとに分ける。このヘッダ部HEADはアドレス決定回路３４に供給され、一方ペイロード部PAYLはデータ記憶回路３８に供給される。
【００６７】
アドレス決定回路３４はヘッダ部HEADのVPI ／VCI フィールドを使用して、VPI フィールドの最下位P ビットと、VCI フィールドの最下位C ビットを連結してポインタアドレスPADDを形成する。このポインタアドレスPADDはアドレス変換回路３６に供給され、この回路はこのポインタアドレスを使用して関連セルが属する仮想チャネルに関するポインタをポインタ記憶領域５ｐから読み出す。このポインタは、CPU ２によって予め選択されたターミナル制御装置の出力チャネルを認識し、その仮想チャネルからデータを受け取る。
【００６８】
次いで、アドレス変換回路３６によって読み出されたポインタはデータ記憶回路３８に供給され、この回路はこのポインタを使用して、ローカルメモリ５のデスクリプタ記憶領域５ｄの記憶されている関連出力チャネルに関するデスクリプタにアクセスする。次いで、データ記憶回路３８はデスクリプタに含まれている情報を用いて、セルのペイロード部分PAYLをローカルメモリ５の受信データ領域５ｒに記憶されている関連出力チャネルに関するリンクリストに記憶する。その出力チャネルに関するリンクリストに記憶されたデータ量が、その出力チャネルに対して特定した閾値レベルを越えている場合には、キュー制御装置１８は新たなエントリをキュー受信部１３（即ち、図７の場合、関連キュー受信部１３0 〜１３3)に対して行う。初めのエントリがキュー受信部に対して行われると、キュー制御装置１８は割り込み信号を発生する。
【００６９】
もし、ターミナル制御装置４がバスマスタ装置（図７）であれば、データ伝送回路４０は、キュー受信部をモニターし、そして指定されたチャネルの優先順位に基づいて別のチャネルに対する記憶データの伝送スケジュールをたてるように動作する。データ伝送回路は、記憶されたデータをリンクリストから取り出すのに必要なデスクリプタにアクセスする。バス制御ユニット４２は必要なシステムバスを制御して、関連リンクリストから取り出したデータをCPU ２の手を借りることなく主メモリ３に伝送（DMA 伝送）する。
【００７０】
上記実施例では、選択した仮想チャネルに関するポインタがデスクリプタ記憶領域５ｂにアドレスを与えるようにしたが、これに代るものとして、各ポインタが関連仮想チャネルに関連した出力チャネルの出力チャネル番号であることも可能であることは理解されるであろう。従って、たとえデスクリプタを使用していたとしても、ポインタがデスクリプタアドレスを直接示す必要はなく、ポインタは関連仮想チャネルに関連した出力チャネルを示すだけで十分である。また、上記実施例では、ポインタ記憶領域、デスクリプタ記憶領域、受信信号記憶領域、及びキュー記憶領域の全てが、ターミナル制御装置４とは分離したローカルメモリ５に含まれていたが、その代わりに、それら四つの領域の何れか又は全てをターミナル制御装置自身の中に含めることも可能である。
【００７１】
１以上のキュー受信部を設けることは本質事項ではない。受信データに関して制御動作をするCPU （又は、データ受信装置に接続したその他後段の装置）にとって利用可能な情報を用意するどんな適当な手段を設けても良い。また、キュー受信部へのエントリが、閾値量のデータが記憶されたときだけに行われる必要はない。関連チャネルに対してデータが記憶される度にエントリを行うことは可能である。
【００７２】
デスクリプタは図３に示したもの以外にも、多くの異なったフォーマットを有することができる。例えばデスクリプタは出力チャネルに関連した更に他の情報、例えば関連チャネルに関する蓄積誤差率とか、チャネルを経由して伝送されてくるデータの形に関する表示等の情報を記憶することができる。
また、各出力チャネルに関する受信データがリンクリストの形で記憶されている必要はなく、その他如何なる適当なデータ記憶フォーマットも用いることができる。
【００７３】
同様に、受信データ領域におけるAAL フレームを再構成するのにリンクリストを使用する必要はない。或る状況下では、フレームのそうした再構成が全く必要ではなく、そしてたとえ再構成が必要な場合であっても、受信データ領域以外の所でそれを実施することは可能である。
本発明の具体化はパーソナルコンピュータに限られるものではなく、本発明を具体化するデータ受信装置は、ATM ネットワークからそうしたネットワークへのアクセスを必要とする如何なるデータ処理装置に対してデータ伝送を行うのに用いることができる。
【００７４】
【発明の効果】
以上述べたように、本発明によれば優先順位の高いチャネルに属する受信データアイテムは、優先順位の低いチャネルに属するデータアイテムに優先して後段の装置に伝送され、低優先順位チャネルのデータによる高優先順位チャネルデータの妨害を防止するデータ受信装置が与えられる。
【図面の簡単な説明】
【図１】本発明を具体化したデータ受信装置を含むパーソナルコンピュータの概略ブロック図である。
【図２】図１に示すデータ受信装置の出力チャネルにおけるデータフォーマットの説明図である。
【図３】図１に示すデータ受信装置で用いられるデスクリプタフォーマットの説明図である。
【図４】本発明による第１実施例の一部の構成及び動作説明図（１）である。
【図５】本発明による第１実施例の一部の構成及び動作説明図（２）である。
【図６】本発明による第１実施例の一部の構成及び動作説明図（３）である。
【図７】本発明による第２実施例の対応部分の構成及び動作説明図である。
【図８】図１に図示のデータ受信装置動作を説明するための概略図である。
【図９】図１に図示のデータ受信装置において仮想チャネルの異なるグループを如何にして選択できるかを説明するための表（１）である。
【図１０】図１に図示のデータ受信装置において仮想チャネルの異なるグループを如何にして選択できるかを説明するための表（２）である。
【図１１】図１に図示のデータ受信装置に含まれる受信データ処理回路機構のブロック図である。
【符号の説明】
１…ＣＰＵ
３…主メモリ
４…ターミナル制御装置
５…ローカルメモリ
６…トランシーバユニット
８…ＡＴＭネットワーク
１０…リンクリスト
１１…データブロック
１３…キュー受信部
１４…スタートレジスタ
１５…カウントレジスタ
１６…エントリ
１８…キュー制御装置
【図１】
0003802155.tif 000002
【図２】
0003802155.tif 000003
【図３】
0003802155.tif 000004
【図４】
0003802155.tif 000005
【図５】
0003802155.tif 000006
【図６】
0003802155.tif 000007
【図７】
0003802155.tif 000008
【図８】
0003802155.tif 000009
【図９】
0003802155.tif 000010
【図１０】
0003802155.tif 000011
【図１１】
0003802155.tif 000012