(57)【特許請求の範囲】
【請求項１】
(a)半導体基板上にトランジスタを形成する段階と、
(b)前記トランジスタの形成された半導体基板の全面に第１絶縁膜を形成する段階と、
(c)前記第１絶縁膜の全面に第１導電層を形成する段階と、
(d)前記第１導電層を所定の深さまで蝕刻して、前記第１導電層から前記第１絶縁膜にかけての表面又は前記第１導電層の表面を平坦化する段階と、
(e)前記トランジスタのドレイン領域上の前記第１導電層及び前記第１絶縁膜を順次除去してコンタクトホールを形成する段階と、
(f)前記結果物の全面に前記コンタクトホールを埋立てながら第２導電層を形成する段階と、
(g)前記第２導電層の全面に第３導電層を形成する段階と、
(h)前記第３、第２及び第１導電層をパタニングして前記ドレイン領域に接続するビットラインを形成する段階とを含むことを特徴とする半導体装置のビットライン形成方法。
【請求項２】
前記(d) 段階で、前記平坦化は前記第１絶縁膜が露出されるまで行うことを特徴とする請求項１に記載の半導体装置のビットライン形成方法。
【請求項３】
前記(d) 段階で、前記平坦化は前記第１絶縁膜の表面が露出されない範囲内で行うことを特徴とする請求項１に記載の半導体装置のビットライン形成方法。
【請求項４】
前記(e)段階は前記第１導電層上に感光膜パターンを形成する段階と、
前記感光膜パターンを用いて前記ドレイン領域上に形成された前記第１導電層及び前記第１絶縁膜を蝕刻する段階とを含むことを特徴とする請求項１に記載の半導体装置のビットライン形成方法。
【請求項５】
前記(e)段階は前記第１導電層上に感光膜パターンを形成する段階と、
前記感光膜パターンを用いて前記ドレイン領域上に形成された前記第１導電層を蝕刻してから前記感光膜パターンを取り除く段階と、
前記第１導電層をマスクとして前記ドレイン領域上に形成された第１絶縁膜を取り除く段階とを含むことを特徴とする請求項１に記載の半導体装置のビットライン形成方法。
【請求項６】
前記コンタクトホールの直径は前記感光膜パターンに熱を与えてパターンの縁を拡張させることにより、更に小さく形成されることを特徴とする請求項４に記載の半導体装置のビットライン形成方法。
【請求項７】
前記コンタクトホールの直径は前記感光膜パターンの側壁にスペーサを形成することにより、更に小さく形成されることを特徴とする請求項４に記載の半導体装置のビットライン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のビットライン形成方法に係り、特に導電層を平坦化層として用いるビットライン形成方法に関する。
【０００２】
【従来の技術】
ビットラインはデータの高速アクセスができるように、低い抵抗を有するように形成することが望ましい。従って、ビットラインは一般にシリサイド構造から形成される。
ビットラインの下部膜が平坦化されない場合、前段階で形成された結果物の輪郭はそのままビットラインに現れる。従って、結果物のモフォロジー(morphology)に応じてビットラインには多数の凹んだ部分が形成され得る。
【０００３】
ビットラインとして用いられる導電層は下地膜の必要な領域のみに形成され、他の領域では取り除かなければならない。ところが、ビットラインに多数の凹んだ部分が存在すると、この部分に形成された導電層は取り除き難くなる。更に、ビットラインが積層構造である場合には凹んだ部分の前記導電層を取り除くことが尚更困難である。何故ならば、凹んだ部分でシリサイドが多結晶シリコン間に入るようになり、これを取り除くことが大変難しいからである。その上、凹んだ部分があると、凹んだ面の反射効果により写真蝕刻工程にも差し支える。
【０００４】
従って、これを予防するために、通常ドーピングされた多結晶シリコン層とタングステンシリサイド層を形成する前に行われる平坦化工程はＢＰＳＧ(Boro-Phospho-Silicate Glass) 膜を用いるが、ＢＰＳＧ膜は熱を加えると流動性が大きくなる性質があるため、凹んだ部分を平坦化しやすいからである。このようにすると凹んだ部分の深さがごく浅くなるので、シリサイド層と多結晶シリコン層をパタニングしやすくなる。
【０００５】
ところが、熱を加えるとトランジスタの突抜け特性(punch through) が劣化されて短いチャンネルを形成することが難しくなる。
半導体装置が高集積化かつ小型化されるに伴い、熱を加えずに平坦化する方法が要るようになった。平坦化の非熱処理方法としては、ＢＰＳＧやＵＳＧ(Undoped Silica Glass)の膜質を厚く形成した後、必要な分だけ残してエッチングするエッチバックが挙げられる。
【０００６】
従来技術による半導体装置のビットライン形成方法を図１乃至図３を参照して詳細に説明する。
まず、図１を参照すると、半導体基板１０上にゲート電極１２を形成する。次いで、ゲート電極１２をマスクとして半導体基板１０の全面に導電性不純物をイオン注入して半導体基板１０にソース／ドレイン領域（Ｓ，Ｄ) を形成してトランジスタを形成する。次いで、半導体基板１０の全面にドーピングされない酸化膜１３を化学気相蒸着(Chemical Vapor Deposition: 以下、ＣＶＤという) 法にて形成する。次に、前記結果物の全面に平坦化層１４を形成する。前記平坦化層１４としてはＢＰＳＧ膜を用いる。
【０００７】
酸化膜１３は、前記ＢＰＳＧ膜が直接半導体基板と接するとトランジスタの特性に悪い影響を及ぼすため、平坦化層１４を形成する前に形成しなければならない。
ＢＰＳＧ膜の形成直後には、未だＢＰＳＧ膜の全面が平坦化されていない状態だから、凹んだ部分１６を含んでいる。この際、前記結果物に熱を加えると、前記ＢＰＳＧ膜は流動性が増加して凹んだ部分１６を埋め立てるようになり、結果物の全面が平坦化される。即ち、図２に示されたように、凹んだ部分１６の深さは無視してもよい程度に非常に浅くなる。
【０００８】
図３を参照すると、前記平坦化されたＢＰＳＧ膜上に前記半導体基板とビットラインとの接触を形成するためのコンタクトホールを形成した後、このコンタクトホールを埋め立てながら前記結果物の全面に多結晶シリコン層１８を形成し、その全面にタングステンシリサイド層２０を順次に形成してパタニングすることによりビットラインが形成される。
【０００９】
前述したように従来技術による半導体装置のビットライン形成方法は、平坦化層を平坦化するために平坦化層に熱を加える。従って、半導体基板上に形成されたトランジスタのゲートのチャンネルの長さを短くすると、トランジスタの突抜け特性が劣化される。
前記工程では触れていないが、平坦化層を加熱する代りにエッチバックしてＢＰＳＧ膜を平坦化することもできる。ところが、この場合にはトランジスタが熱を受けなくなる長所がある反面、蒸着及びエッチバック均一性を調節することが難しくなる。かつ、エッチバック工程では終末点を決定することが不可能なため、一定量のエッチバックのために時間エッチを行わなければならない。ところが、実際の工程では刻々に変化する装備の状態に応じて蝕刻率もやや変化するため、これを引き続きチェックかつ補正しなければならない不便さがある。
【００１０】
かつ、過度なエッチバックはビットラインの多結晶シリコン層と後続層間にショートを発生させて、装置に欠陥を招く。反対に、エッチバックが足りない場合には、エッチバック対象物が厚く残りコンタクトの形成が難しくなる。従って、装置に欠陥が発生され得る。このように、層間誘電体物質のエッチバックも調節上の問題を有している。
【００１１】
【発明が解決しようとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、平坦化層として多結晶シリコン層を用いる半導体装置のビットライン形成方法を提供するにその目的がある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明の第１実施例による半導体装置のビットライン形成方法は半導体基板上にトランジスタを形成する段階と、前記トランジスタの形成された半導体基板の全面に第１絶縁膜を形成する段階と、前記第１絶縁膜の全面に第１導電層を形成する段階と、前記第１導電層の全面を前記第１絶縁膜の表面が露出されるまで平坦化する段階と、前記トランジスタのドレイン領域にコンタクトホールを形成する段階と、前記第１導電層の全面に前記コンタクトホールを埋立てる第２導電層を形成する段階と、前記第２導電層の全面に第３導電層を形成する段階と、前記第３、第２及び第１導電層をパタニングしてビットラインを形成する段階とを含むことを特徴とする。
【００１３】
前記目的を達成するために本発明の第２実施例による半導体装置のビットライン形成方法は、半導体基板上にトランジスタを形成する段階と、前記トランジスタの形成された結果物の全面に第１絶縁膜を形成する段階と、前記第１絶縁膜の全面に第１導電層を形成する段階と、前記第１導電層の全面を前記第１絶縁膜の表面が露出されない範囲内で平坦化する段階と、前記第１導電層をパタニングするために前記トランジスタのドレイン領域に形成された部分を取り除く段階と、前記パタニングされた第１導電層をマスクとして前記ドレイン領域に形成された第１絶縁膜を蝕刻してコンタクトホールを形成する段階と、前記結果物の全面にコンタクトホールを埋め立てながら第２導電層を形成する段階と、前記第２導電層の全面に第３導電層を形成する段階と、前記第３、第２及び第１導電層をパタニングしてビットラインを形成する段階とを含む。
【００１４】
前記第１絶縁膜は高温熱酸化膜(High Temparature Oxide:以下、ＨＴＯという) から形成する。かつ、前記第１及び第２導電層は多結晶シリコン層から形成する。そして、前記第３導電層はタングステンシリサイド（ＷＳｉX ）層から形成する。
前記コンタクトホールの直径をより小さく形成するためにポリマーを用いることもできる。かつ、感光膜パターンに熱を加えてパターンの縁を拡張させることによりコンタクトホールの直径を小さく形成することもできる。更に、前記感光膜パターンの側壁にスペーサを形成することによりコンタクトホールの直径を小さく形成することもできる。かつ、前記第１実施例で、第１導電層は第１絶縁膜の表面が露出されるまでエッチバックされることが望ましい。
【００１５】
本発明は、表面の平坦化された第１導電層上に形成されたタングステンシリサ９ド層をパタニングするので、写真及び蝕刻工程が簡単に行われる。かつ、コンタクトの形成時に縦横比を改善することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。
図４を参照すると、半導体基板３０上にゲート電極３２を形成する。次いで、前記ゲート電極３２をマスクとして前記半導体基板３０の全面に導電性不純物をイオン注入する。その結果、前記ゲート電極３２の左、右側半導体基板３０にはソース及びドレイン領域（Ｓ，Ｄ）が形成されて、トランジスタが形成される。引き続き、前記トランジスタの形成された半導体基板３０の全面に第１絶縁膜３４を形成する。前記第１絶縁膜３４はＨＴＯ膜から形成する。
【００１７】
次いで、図５に示されたように、前記第１絶縁膜３４の全面に第１導電層３６を厚く形成する。前記第１導電層３６はドーピングされたポリシリコン層から形成する。
図６は前記第１導電層３６の全面をエッチバックする段階を示している。ここで、終末点(end point) は前記第１絶縁膜３４の表面になる。従って、エッチバックが完了すると前記ゲート電極３２の上部では前記第１導電層３６を形成するドーピングされたポリシリコン層が完全に取り除かれるようになる。その結果、前記第１絶縁膜３４の表面は露出され、その周囲にはゲート電極３２と同一な平坦度を有する第１導電層パターン３６a が形成される。
【００１８】
次いで、前記結果物の全面に感光膜を塗布してからパタニングすると、
前記トランジスタのゲート電極３２間のドレイン領域上に形成された前記第１導電層パターン３６a を露出させる感光膜パターン３７が形成される。前記感光膜パターン３７はフォトレジスト膜から形成する。図７に示されたように、前記感光膜パターン３７を蝕刻マスクとして前記第１導電層パターン３６a の露出された部分を取り除き、引き続きその下に形成されている前記第１絶縁膜３４も取り除く。結果的に、前記半導体基板３０には前記ドレイン領域（Ｄ）の表面を露出させるコンタクトホール３８が形成される。次いで、前記感光膜パターン３７を取り除く。
【００１９】
前記コンタクトホール３８の直径を更に小さく形成するためには、前記感光膜パターン３７を形成した後、熱を加えて感光膜パターン３７の縁をやや流れさせてから蝕刻することもできる。又は、前記感光膜パターン３７の側壁にスペーサ（図示せず）を形成してから蝕刻することもできる。更に、前記感光膜パターン３７を用いる代りにポリマーを用いることもできる。
【００２０】
かつ、層間絶縁膜を単一層に形成してコンタクトホールが深くないために、前記コンタクトホールの縦横比、即ちコンタクトホールの深さ対直径の比は良好である。
図８は第２導電層４０及び第３導電層４２を形成する段階を示したものである。これを参照すると、前記結果物の全面にコンタクトホール３８を埋立てる第２導電層４０を形成する。引き続き、前記第２導電層４０の全面に第３導電層４２を均一な厚さで形成する。前記第２導電層４０は第１導電層３６ａと同様にドーピングされたポリシリコン層から形成する。そして、前記第３導電層４２はタングステンシリサイド層から形成する。
【００２１】
前記ドレイン領域（Ｄ）を含む領域を限定する感光膜パターン（図示せず）を前記第３導電層４２上に形成する。前記感光膜パターンを蝕刻マスクとして前記第３導電層、第２導電層及び第１導電層パターン４２、４０及び３６ａを順次に異方性蝕刻する。以後、前記感光膜パターンを取り除くと、図９に示されたように第３導電層パターン４２ａ及び第２導電層パターン４０ａからなるビットラインが形成される。
【００２２】
以上、本発明の第１実施例を詳細に説明しが、その特徴はエッチバックにより平坦化された第１導電層３６上に第２及び第３導電層４０、４２を形成してからパタニングするので、この層のパタニング工程が更に容易になる。
図１０乃至図１６は本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示したものである。図１０及び図１１に示されたように、第１導電層５６を形成する段階までは、前記本発明の第１実施例の場合と同一な工程により行われる。即ち、半導体基板５０にゲート電極５２を形成しソース及びドレイン領域（Ｓ，Ｄ）を形成した後、その全面に第１絶縁膜５４と第１導電層５６を順次に形成する。そして、前記第１導電層５６を形成した後には、図１２に示されたように、前記第１絶縁膜５４の表面が露出されない範囲内で、前記第１導電層５６を第１絶縁膜５４の表面から一定な高さまでエッチバックすると、薄くなった第１導電層パターン５６ａが形成される。
【００２３】
図１３は前記ゲート電極５２間のドレイン領域に形成された第１導電層パターン５６ａを取り除く段階を示したものである。具体的に、前記結果物の全面に感光膜（図示せず）を塗布した後、パタニングして前記ゲート電極５２間のドレイン領域に形成された第１導電層パターン５６ａを露出させる感光膜パターン５７を形成する。次いで、前記感光膜パターン５７を蝕刻マスクとして、第１絶縁膜５４が露出されるまで前記第１導電層パターン５６ａの露出された部分を蝕刻する。この結果、前記第１絶縁膜５４のドレイン領域（Ｄ）を露出させる第１導電層パターン５６ｂが形成される。
【００２４】
図１４はコンタクトホール５８を形成する段階を示したものである。具体的に、前記図１３から感光膜パターン５７を取り除いた後、前記第１導電層パターン５６ｂを蝕刻防止マスクとして前記第１絶縁膜５４の露出された部分を取り除く。この結果、前記半導体基板５０のドレイン領域（Ｄ）上にコンタクトホール５８が形成される。
【００２５】
次いで、図１５に示されたように、前記結果物の全面に前記コンタクトホール５８を埋め立てる第２導電層６０を形成し、前記第２導電層６０の全面には第３導電層６２を形成する。前記第２導電層６０及び第３導電層６２は前記第１実施例と同一な物質を用いて同一な条件で形成する。
前記第３導電層６２上には前記コンタクトホール５８が含まれる前記第３導電層６２の一領域を限定する感光膜パターン（図示せず）を形成する。前記感光膜パターンを蝕刻マスクとして前記第３導電層、第２導電層及び第１導電層パターン６２、６０及び５６ｂを異方性蝕刻すると、図１６に示されたように、前記第１導電層パターン５６ｃ、第２及び第３導電層パターン６０ａ、６２ａからなるビットラインが形成される。
【００２６】
本発明の第２実施例による半導体装置のビットライン形成方法は、前述したようにコンタクトホールを形成するにおいて、感光膜パターンをマスクとして一回にコンタクトホールを形成する第１実施例とは異なり、まずコンタクトホールを形成しようとする領域に形成されている第１導電層を感光膜パターンを用いて取り除いた後、前記第１導電層パターンを蝕刻マスクとして前記第１絶縁膜パターンを取り除くことが特徴である。
【００２７】
【発明の効果】
本発明は導電層を平坦化層として用いることにより、良好な平坦度を得ることができ、その上にタングステンシリサイド層を形成して写真及び蝕刻工程を施す。従って、ビットラインのパタニングが簡単になる。かつ、平坦化過程で熱を受けないので、トランジスタの突き抜け特性を改善することができる。そして、層間酸化膜は単一層なのでコンタクトの形成時に良好な縦横比を有する。
【００２８】
本発明は前記実施例に限られず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術による半導体装置のビットライン形成方法を段階別に示す図である。
【図２】従来の技術による半導体装置のビットライン形成方法を段階別に示す図である。
【図３】従来の技術による半導体装置のビットライン形成方法を段階別に示す図である。
【図４】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図５】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図６】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図７】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図８】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図９】本発明の第１実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１０】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１１】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１２】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１３】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１４】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１５】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【図１６】本発明の第２実施例による半導体装置のビットライン形成方法を段階別に示す図である。
【符号の説明】
３０    半導体基板
３２    ゲート電極
３４    第１絶縁膜
３６    第１導電層
３６ａ  第１導電層パターン
３７    感光膜パターン
３８    コンタクトホール
４０    第２導電層
４０ａ  第２導電層パターン
４２    第３導電層
４２ａ  第３導電層パターン
５０    半導体基板
５２    ゲート電極
５４    第１絶縁膜
５６    第１導電層
５６ａ  第１導電層パターン
５６ｂ  第１導電層パターン
５６ｃ  第１導電層パターン
５７    感光膜パターン
５８    コンタクトホール
６０    第２導電層
６０ａ  第２導電層
６２    第３導電層
６２ａ  第３導電層
【図１】
0003863951.tif 000002
【図２】
0003863951.tif 000003
【図３】
0003863951.tif 000004
【図４】
0003863951.tif 000005
【図５】
0003863951.tif 000006
【図６】
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【図７】
0003863951.tif 000008
【図８】
0003863951.tif 000009
【図９】
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【図１０】
0003863951.tif 000011
【図１１】
0003863951.tif 000012
【図１２】
0003863951.tif 000013
【図１３】
0003863951.tif 000014
【図１４】
0003863951.tif 000015
【図１５】
0003863951.tif 000016
【図１６】
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