(57)【特許請求の範囲】
【請求項１】
ＡＴＭセルをＡＴＭ網に出力するルータ装置において、
ＡＴＭセルをシェーピング処理して出力するシェーピング処理手段と、前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する出力手段とを有し、
前記シェーピング処理手段は、前記ＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理手段と、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理手段と、前記第２のシェーピング処理手段からのＡＴＭセルに対して前記ＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する第３のシェーピング処理手段と、を構成するＣＰＵ、第１のチャネルの入力部及び出力部、第２のチャネルの入力部及び出力部を有し、
前記ＣＰＵは、前記第１のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記ＩＰパケットを変換したＡＴＭセルを前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第２のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第１のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第３のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第２のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第２のチャネルの出力部を介して前記出力手段に出力することによりシェーピング処理を行うことを特徴とするルータ装置。
【請求項２】
前記第２のシェーピング処理手段はキューバッファを有し、ＶＢＲに設定されたＶＣが定義された場合、ＭＢＳ値の基づいて前記キューバッファのキューサイズを所定値に設定し、ＳＣＲを超えるＡＴＭセルの入力に対して、前記キューバッファで吸収するようにシェーピング処理を行うことを特徴とする請求項１記載のルータ装置。
【請求項３】
ＬＡＮ側から受信するＩＰパケットをＡＴＭセルに変換してＡＴＭ網に出力するルータ装置において、
ＬＡＮ側からＩＰパケットを受信し出力する受信手段と、前記受信手段からのＩＰパケットをＡＴＭセルに変換すると共に、前記ＡＴＭセルをシェーピング処理して出力するシェーピング処理手段と、前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する出力手段とを有し、
前記シェーピング処理手段は、前記ＩＰパケットを変換したＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理手段と、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理手段と、前記第２のシェーピング処理手段からのＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する第３のシェーピング処理手段と、を構成するＣＰＵ、第１のチャネルの入力部及び出力部、第２のチャネルの入力部及び出力部を有し、
前記ＣＰＵは、前記第１のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記ＩＰパケットを変換したＡＴＭセルを前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第２のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第１のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第３のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第２のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第２のチャネルの出力部を介して前記出力手段に出力することによりシェーピング処理を行うことを特徴とするルータ装置。
【請求項４】
前記第２のシェーピング処理手段はキューバッファを有し、ＶＢＲに設定されたＶＣが定義された場合、ＭＢＳ値の基づいて前記キューバッファのキューサイズを所定値に設定し、ＳＣＲを超えるＡＴＭセルの入力に対して、前記キューバッファで吸収するようにシェーピング処理を行うようにしたことを特徴とする請求項３記載のルータ装置。
【請求項５】
前記第１、第２のシェーピング処理手段は、各々、第１、第２のキューバッファを有し、ＵＢＲに設定されたＶＣが定義された場合、ＰＣＲ値に基づいて前記第２のキューバッファのキューサイズを所定値に設定し、前記第２のキューバッファにおけるキューが所定値になったとき、前記第１のキューバッファに流入するデータ量を減少させるようにシェーピング処理を行うことを特徴とする請求項３記載のルータ装置。
【請求項６】
前記受信手段で所定帯域以上のＩＰパケットを受信した場合、前記受信手段でＩＰパケットの廃棄処理を行うようにしたことを特徴とする請求項３〜５のいずれか一に記載のルータ装置。
【請求項７】
ＬＡＮ側から受信したＩＰパケットに対応するＡＴＭセル生成して、前記ＡＴＭセルに対してシェーピング処理を行った後にＡＴＭ網に出力するシェーピング処理方法において、
前記シェーピング処理は、ＣＰＵ、第１の入出力チャネル手段及び第２の入出力チャネル手段を用いて行われ、
前記ＩＰパケットを変換したＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理と、前記第１のシェーピング処理がなされたＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理と、前記第２のシェーピング処理がなされたＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記ＡＴＭ網に出力する第３のシェーピング処理とを行うときに、
前記第１のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記ＩＰパケットを変換したＡＴＭセルを前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第２のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記第１のシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第１のチャネルの出力部から出力することによってシェーピング処理を行い、前記第３のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記第２のシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第２のチャネルの出力部を介して前記ＡＴＭ網に出力することによりシェーピング処理を行うようにしたことを特徴とするシェーピング処理方法。
【請求項８】
ＬＡＮ側から受信したＩＰパケットに対応するＡＴＭセルを生成し、前記ＡＴＭセルに対してシェーピング処理を行ってＡＴＭ網に出力するシェーピング処理方法において、ＬＡＮ側から所定帯域以上のＩＰパケットを受信したとき、前記ＩＰパケットの廃棄処理を行うようにしたことを特徴とする請求項７に記載のシェーピング処理方法。
【請求項９】
前記請求項７〜８のいずれか一に記載されたシェーピング処理方法を実行させるためのプログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期転送モード（ＡＴＭ：Asynchronous Transfer Mode）網にＡＴＭセルを送出するためのルータ装置、ＡＴＭセルの送出制御を行うシェーピング方法及びシェーピング処理方法を実行させるためのプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
従来から、ＡＴＭ通信では、セルと称される固定長パケット単位でデータの伝送を行うことによって、複数のコネクションでネットワークリソースを共有し、高速かつ効率的な伝送を可能としている。セルは、５バイトのヘッダ部と４８バイトの情報部とからなる５３バイト長で構成され、上記ヘッダ部には、バーチャルパス（ＶＰ）の識別子ＶＰＩと、前記ＶＰに多重化されるバーチャルチャネル（ＶＣ）の識別子ＶＣＩとを含んでおり、前記セルは、これらを用いて所望の宛先に伝送される。
【０００３】
ＡＴＭ網のトラヒック制御に関しては、通信品質（ＱｏＳ）を保証するために入力セルの状態を監視しておき、申告トラヒックに違反して送出されたセルについては、マーキングやセル廃棄等の対策をとる「使用量パラメータ制御（ＵＰＣ；Usage Parameter Control）」等の制御方法がある。ＬＡＮ等のネットワークをＡＴＭ網に接続するルータ装置（ＡＴＭルータ装置）には、前記ＵＰＣによるセル廃棄を避けるためのトラヒック制御機能として、申告トラヒックに違反しないようにセルをＡＴＭ網に出力するために、申告トラヒックに従ってセルの送出制御を行うためのシェーピング機能が必要となる。このために、従来のルータ装置は、複数のＡＴＭインタフェース（Ｉ／Ｆ）を直列接続し、その中をＡＴＭセルを通すことにより、ＶＰシェーピング機能、ＶＣシェーピング機能、ＶＣシェーピング及びＶＰシェーピングを行うＶＣ・ＶＰシェーピング機能を実現している。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来のシェーピング機構では、ＬＡＮ側からルータ装置に入力されるデータに対して、ＶＰに設定される複数のＶＣの総和が前記ＶＰ以内になるように設定している。したがって、各ＶＣにおけるデータ量が変動した場合に、あるＶＣでは過剰なデータが入力され、他のＶＣではあまりデータが入力されないというような事態が生じ、ＡＴＭ帯域全体としての利用効率が悪いという問題があった。
【０００５】
また、前記従来のシェーピング機構では、ＶＣ・ＶＰシェーピングを行うに当たり、ハードワイヤで接続された２個のシステムＬＳＩ（ＡＴＭ  Ｉ／Ｆ  ＬＳＩ(ATM interface Large Scale Integrated Circuit)）を用いてハードウェアで実現していた。したがって、高価になるという問題があった。
【０００６】
さらに、この方法では、ＶＣ・ＶＰシェーピングを行う際、固定ビットレート（ＣＢＲ；Constant Bit Rate）として定義されたＶＰ内の複数のＶＣにおけるロードバランシングが、ＡＴＭセルのレベルで行われる。したがって、ＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）通信を主目的とするルータ装置においては、ネットワーク側からＶＰまたはＶＣの設定した帯域を超えるような多数のパケットを受信した場合、セル単位での廃棄が行われる。よって、一つのセル損失に起因して、当該セルが含まれるＩＰパケット分に相当する大量の不良セルが発生する。そのため、限られたＡＴＭ帯域が不良セルによって占有され、ＡＴＭ帯域の効率的な利用が困難という問題があった。
【０００７】
本発明は、ＡＴＭ帯域の有効活用を可能にすることを課題としている。また、本発明は、廉価な構成で、ＶＣ・ＶＰシェーピング機能を実現することを課題としている。
【０００８】
【課題を解決するための手段】
本発明によれば、ＡＴＭセルをＡＴＭ網に出力するルータ装置において、ＡＴＭセルをシェーピング処理して出力するシェーピング処理手段と、前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する出力手段とを有し、前記シェーピング処理手段は、前記ＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理手段と、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理手段と、前記第２のシェーピング処理手段からのＡＴＭセルに対して前記ＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する第３のシェーピング処理手段とを備えて成ることを特徴とするルータ装置が提供される。
【０００９】
第１のシェーピング処理手段は、受信データ（データには音声も含む）に対応するＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う。第２のシェーピング処理手段は、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う。第３のシェーピング処理手段は、前記第２のシェーピング処理手段からのＡＴＭセルに対して前記ＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する。
【００１０】
また、本発明によれば、ＬＡＮ側から受信するＩＰパケットをＡＴＭセルに変換してＡＴＭ網に出力するルータ装置において、ＬＡＮ側からＩＰパケットを受信し出力する受信手段と、前記受信手段からのＩＰパケットをＡＴＭセルに変換すると共に、前記ＡＴＭセルをシェーピング処理して出力するシェーピング処理手段と、前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する出力手段とを有し、前記シェーピング処理手段は、前記ＩＰパケットを変換したＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理手段と、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理手段と、前記第２のシェーピング処理手段からのＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する第３のシェーピング処理手段とを備えて成ることを特徴とするルータ装置が提供される。
【００１１】
受信手段はＬＡＮ側からＩＰパケットを受信し出力する。シェーピング処理手段は前記受信手段からのＩＰパケットをＡＴＭセルに変換すると共に、前記ＡＴＭセルをシェーピング処理して出力する。このとき、前記シェーピング処理手段は第１のシェーピング処理手段〜第３のシェーピング処理手段を備えており、前記第１のシェーピング処理手段は、前記ＩＰパケットを変換したＡＴＭセルに対して、予め定められた所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う。前記第２のシェーピング処理手段は、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにＶＰシェーピング処理を行う。また、前記第３のシェーピング処理手段は、前記第２のシェーピング処理手段からのＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記出力手段に出力する。出力手段は前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する。
【００１２】
ここで、前記シェーピング処理手段は、前記第１、第２、第３のシェーピング処理手段を構成するＣＰＵ、第１のチャネルの入力部及び出力部、第２のチャネルの入力部及び出力部を有し、前記ＣＰＵは、前記第１のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記ＩＰパケットを変換したＡＴＭセルを前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第２のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第１のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第３のシェーピング処理手段を構成して前記シェーピング処理を行う場合には、前記第２のシェーピング処理手段によるシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第２のチャネルの出力部を介して前記出力手段に出力することによりシェーピング処理を行うように構成してもよい。
【００１３】
また、前記第２のシェーピング処理手段はキューバッファを有し、ＶＢＲに設定されたＶＣが定義された場合、ＭＢＳ値の基づいて前記キューバッファのキューサイズを所定値に設定し、ＳＣＲを超えるＡＴＭセルの入力に対して、前記キューバッファで吸収するようにシェーピング処理を行うように構成してもよい。
【００１４】
また、前記第１、第２のシェーピング処理手段は、各々、第１、第２のキューバッファを有し、ＵＢＲに設定されたＶＣが定義された場合、ＰＣＲ値に基づいて前記第２のキューバッファのキューサイズを所定値に設定し、前記第２のキューバッファにおけるキューが所定値になったとき、前記第１のキューバッファに流入するデータ量を減少させるようにシェーピング処理を行うように構成してもよい。
【００１５】
また、シェーピング処理手段はキューバッファを有し、シェーピング処理手段はキューバッファのキューが所定値に超えた場合、シェーピング処理手段は前記受信手段に対してシェーピング処理手段に流入するデータを減らすように制御を行うように構成してもよい。
【００１６】
また、本発明によれば、ＡＴＭセルをＡＴＭ網に出力するルータ装置において、ＡＴＭセルをシェーピング処理して出力するシェーピング処理手段と、前記シェーピング処理手段からのＡＴＭセルをＡＴＭ網に出力する出力手段とを有し、前記シェーピング処理手段は、第一のシェーピング処理手段とキューバッファを有する第二のシェーピング処理手段を有し、第一のシェーピング処理手段でシェーピング処理をした後第二のシェーピング処理手段でシェーピング処理をおこなうときに、前記第二のキューバッファのキューが所定値を超えた場合に前記第一のシェーピング手段により入力されるデータの量を減少させる行うように構成してもよい。
また、前記第一のシェーピング処理手段はキューバッファを有し、前記第一のシェーピング処理手段のキューバッファが所定値を超え、さらにＩＰパケットをＡＴＭセルが構成している場合、前記第一のシェーピング処理手段によりＩＰパケットごと廃棄するように構成してもよい。
【００１７】
また、本発明によれば、ＡＴＭセルに対してシェーピング処理を行った後にＡＴＭ網に出力するシェーピング処理方法において、前記シェーピング処理は、前記ＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理と、前記第１のシェーピング処理がなされたＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理と、前記第２のシェーピング処理がなされたＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記ＡＴＭ網に出力する第３のシェーピング処理とを行うようにしたことを特徴とするシェーピング処理方法が提供される。
【００１８】
第１のシェーピング処理では、受信データ（データには音声も含む）に対応するＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う。第２のシェーピング処理では、前記第１のシェーピング処理手段からのＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う。第３のシェーピング処理では、前記第２のシェーピング処理手段からのＡＴＭセルに対して前記ＡＴＭ網に適するようにＶＰシェーピングを行い、その後、ＡＴＭ網に出力する。
【００１９】
また、本発明によれば、ＬＡＮ側から受信したＩＰパケットに対応するＡＴＭセル生成して、前記ＡＴＭセルに対してシェーピング処理を行った後にＡＴＭ網に出力するシェーピング処理方法において、前記シェーピング処理は、前記ＩＰパケットを変換したＡＴＭセルに対して、所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理と、前記第１のシェーピング処理がなされたＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理と、前記第２のシェーピング処理がなされたＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記ＡＴＭ網に出力する第３のシェーピング処理とを行うようにしたことを特徴とするシェーピング処理方法が提供される。前記シェーピング処理は、前記ＩＰパケットを変換したＡＴＭセルに対して、予め定められた所定容量のＶＰに設定される複数のＶＣの容量の総和が、前記ＶＰの容量を超えるようにＶＣシェーピングを行う第１のシェーピング処理と、前記第１のシェーピング処理がなされたＡＴＭセルに対して、前記複数のＶＣの容量の総和が前記ＶＰの容量以下になるようにシェーピング処理を行う第２のシェーピング処理と、前記第２のシェーピング処理がなされたＡＴＭセルに対してＡＴＭ網に適するようにＶＰシェーピングを行い、前記ＡＴＭ網に出力する第３のシェーピング処理とが行われる。
【００２０】
ここで、前記シェーピング処理は、ＣＰＵ、第１の入出力チャネル手段及び第２の入出力チャネル手段を用いて行われ、前記第１のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記ＩＰパケットを変換したＡＴＭセルを前記第１のチャネルの出力部から出力することによりシェーピング処理を行い、前記第２のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記第１のシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第１のチャネルの出力部から出力することによってシェーピング処理を行い、前記第３のシェーピング処理を行う場合には、前記ＣＰＵの処理により、前記第２のシェーピング処理後に前記第１のチャネルの出力部から出力されるＡＴＭセルを、前記第２のチャネルの入力部を介して受信して、前記第２のチャネルの出力部を介して前記ＡＴＭ網に出力することによりシェーピング処理を行うようにしてもよい。
【００２１】
また、本発明によれば、ＬＡＮ側から受信したＩＰパケットに対応するＡＴＭセルを生成し、前記ＡＴＭセルに対してシェーピング処理を行ってＡＴＭ網に出力するシェーピング処理方法において、ＬＡＮ側から所定帯域以上のＩＰパケットを受信したとき、前記ＩＰパケットの廃棄処理を行うようにしたことを特徴とするシェーピング処理方法が提供される。ＬＡＮ側から所定帯域以上のＩＰパケットを受信したとき、前記ＩＰパケットの廃棄処理が行われる。
【００２２】
また、本発明によれば、前記各シェーピング処理方法を実行させるためのプログラムを記録して成ることを特徴とするコンピュータ読み取り可能な記録媒体が提供される。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態に係るルータ装置、シェーピング処理方法及びシェーピング処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体について説明する。
【００２４】
図１は、本発明の実施の形態に係るルータ装置１００のブロック図である。図１において、ＬＡＮ（Local Area Network）側に接続されるインタフェース（本実施の形態ではイーサネットＩ／Ｆの例を示す。）１０１、インタフェース１０１に接続された入出力段回路１０２、入出力段回路１０２とデータバス１０４間に接続されたイーサネットコントローラ１０３、データバス１０４に接続された記憶手段としてのメモリ１０５、データバス１０４に接続された中央処理装置（ＣＰＵ）１０６、データバス１０４とデータバス１１２間に接続され複数チャネルの入出力部を有する入出力チャネル部（ＡＴＭ  ＬＳＩ）１０７、データバス１１２に接続された入出力段回路１１３、入出力段回路１１３とＡＴＭ網間に接続されるインタフェース（ＡＴＭ  Ｉ／Ｆ）１１４を備えている。
【００２５】
ここで、インタフェース１０１、入出力段回路１０２及びイーサネットコントローラ１０３は第１の入出力手段を構成しており、ＬＡＮ側からデータを受信する場合には第１の入力手段、ＬＡＮ側へデータを送信する場合には第１の出力手段を構成する。
【００２６】
入出力チャネル部１０７は複数チャネルの入出力部を備えるように構成し得るが、本実施の形態では２チャネルの入出力部、即ち、第１のチャネルの入力部１０８及び出力部１０９、第２のチャネルの入力部１１０及び出力部１１１を備える例を示している。
【００２７】
また、入出力段回路１１３及びインタフェース１１４は第２の入出力手段を構成しており、ＡＴＭ網側からデータを受信する場合には第２の入力手段、ＡＴＭ網側へデータを送信する場合には第２の出力手段を構成する。
【００２８】
図２は、ＣＰＵ１０６の処理を示すフローチャートで、メモリ１０５に記憶されたソフトウェアプログラムを処理することによって実行される。
【００２９】
図３は、本実施の形態に係るルータ装置１００を機能的に表したブロック図で、ＬＡＮ側から受信したＩＰパケットをＡＴＭセルに変換してＡＴＭ網へ出力する部分を示している。図３において、ＬＡＮ側から入力されたＩＰパケットは受信手段としてのＩＰ処理部３０１で受信され、ＡＡＬ（ATM Adaptation Layer）５処理部３０２で処理された後、シェーピング処理部３０３に入力される。ＡＡＬ５処理部３０２では、ＡＡＬ５レイヤの機能に相当する処理をはじめとする処理例えば、ＡＴＭの共通フォーマット化、マルチプロトコル処理、データの帯域制御、オーバーフロー時のＩＰデータパケット廃棄処理、ＡＴＭ上のＡＲＰ処理等が行われる。また、ＡＡＬ５処理部３０２では、仮想ネットワークインタフェースを作り出すための機能やシェーピング処理部３０３へのデータ転送（パケット単位のデータ転送）も行なう。前記データ転送は、後段のシェーピング処理部３０３からの通知を監視しながら、即ち、後段のシェーピング処理部３０３との間でハンドシェークして、フロー制御を行なう。
【００３０】
シェーピング処理手段としてのシェーピング処理部３０３は、ＡＴＭレイヤの機能に相当する処理（ＡＴＭセルの生成等）及び本実施の形態の特徴であるシェーピング処理を行うもので、ＶＣシェーピング処理を行う第１のシェーピング処理手段としての１段目のシェーピング処理部３０４、補助的なＶＰシェーピング処理を行う第２のシェーピング処理手段としての２段目のシェーピング処理部３０５、ＡＴＭセルをＡＴＭ網に適合した形で送信するためにＶＰシェーピング処理を行う第３のシェーピング処理手段としての３段目のシェーピング処理部３０６を備えている。シェーピング処理部３０３から出力されたＡＴＭセルは、出力手段としての出力回路３０７を介して、ＡＴＭ網に送信される。
【００３１】
尚、ＩＰ処理部３０１、ＡＡＬ５処理部３０２、シェーピング処理部３０３は図１において、メモリ１０５に記憶されたプログラムをＣＰＵ１０６によって実行することによって実現される。このとき、ＩＰ処理部３０１、ＡＡＬ５処理部３０２、シェーピング処理部３０３のキューバッファは、メモリ１０５によって構成される。
【００３２】
図４は、本実施の形態に係るルータ装置を用いて構成したネットワークの例を示すシステム構成図であり、図１〜図３と同一部分には同一符号を付している。図４において、ＬＡＮ４０１は、ルータ装置１００を介して、ＡＴＭ専用線によりＡＴＭ網４０２に接続されている。一方、ＬＡＮ４０３は、ルータ装置１００を介して、ＡＴＭ専用線によりＡＴＭ網４０２に接続されている。ＡＴＭ網４０２側では、ＡＴＭ専用線のＶＰ内に設定されたＶＣには一切関知せず又、ＶＰ内に設定した複数のＶＣはルータ装置１００でのみ処理される。
【００３３】
以上のように構成されたルータ装置１００の動作を、図１〜図４を用いて詳細に説明する。
【００３４】
先ず、図１において、ＬＡＮ側からのＩＰパケットは、インタフェース１０１、入出力段回路１０２及びイーサネットコントローラ１０３から成る第１の入力手段を介して、データバス１０４に入力される。ＣＰＵ１０６は、データバス１０４を介してＩＰパケットを受信すると（ステップＳ２０１）、ＡＡＬ（ATM Adaptation Layer）５に相当する処理等を行う（ステップＳ２０２）。ここで、ステップＳ２０１は受信手段を構成している。また、ステップＳ２０２では、ＡＴＭの共通フォーマット化、マルチプロトコル処理、データの帯域制御、ＡＴＭ上のＡＲＰ等の処理を行う。データの帯域制御では、オーバーフロー時のＩＰデータパケット廃棄処理も行なう。また、仮想ネットワークインタフェースを作り出すための処理等も行う。
【００３５】
次に、ステップＳ２０２で処理されたＩＰパケットデータは、前記ＩＰパケットに対応する５３バイト単位のＡＴＭセルに変換され（ステップＳ２０３）、後述する３段のシェーピング処理（ステップＳ２０４〜Ｓ２０６）を行う。ここで、ステップＳ２０４〜Ｓ２０６はシェーピング処理手段を構成している。尚、シェーピング処理に際しては、ソフトウェア処理を施したのち再び入出力チャネル部１０７のチャネル１から出力するのか、あるいは、ＡＴＭセルを入出力チャネル部１０７のチャネル２から出力してＡＴＭ網に送出するのかを制御するために、ＡＴＭセルヘッダ部の書き換えも同時に行う。
【００３６】
先ず、１段目のシェーピング処理である第１のシェーピング処理（ステップＳ２０４）では、ＡＴＭセルを入出力チャネル部１０７のチャネル１の出力部１０９から出力するようにＡＴＭセルヘッダ部を書き換えて入出力チャネル部１０７に送出する。該ＡＴＭセルは出力部１０９からデータバス１１２に出力される。これにより、第１のシェーピング処理であるＶＣシェーピング処理が行われる。前記第１のシェーピング処理では、ＶＰ内に設定された複数のＶＣの合計が、予め契約したＶＰの容量以上になるようにＶＣシェーピング処理を行う。
【００３７】
ステップＳ２０４においては、後述するステップＳ２０５のシェーピング処理に使用するキューが所定値を超えると、ステップＳ２０２でＡＡＬ５処理等の処理を行った後のデータ流入を減らすよう制御する。流れ込むデータの減らし方には、例えば８段階のレベルを設け、ステップＳ２０５のシェーピング処理に使用するキューバッファの状態により、このレベルを最適に調整する。
【００３８】
ここで、ステップＳ２０４及び入出力チャネル部１０７は、第１のシェーピング処理手段を構成する。
【００３９】
次に、２段目のシェーピング処理である第２のシェーピング処理（ステップＳ２０５）では、前記第１のシェーピング処理が施されたＡＴＭセルを、予め設定されているＶＣ・ＶＰの運用条件（セル帯域、送出レート等の条件）に基づいて、２段目のシェーピングを行う。
【００４０】
前記第２のシェーピング処理では、前記第１のシェーピング処理によって出力部１０９からデータバス１１２に送出されたＡＴＭセルは、チャネル２の入力部１１０で受信されてデータバス１０４に出力される。該ＡＴＭセルは、ＣＰＵ１０６によって、チャネル１の出力部１０９から出力するようにＡＴＭセルヘッダ部を書き換えられ、該ＡＴＭセルは出力部１０９からデータバス１１２に出力される。これにより、ＶＰに設定された複数のＶＣのロードバランシングを調整し、各ＶＣの合計が予め定められたＶＰの容量以下になるように第２のシェーピング処理が行なわれる。
【００４１】
ここで、ステップＳ２０５及び入出力チャネル部１０７は、第２のシェーピング処理手段を構成する。
【００４２】
尚、前記第２のシェーピング処理（ステップＳ２０５）を行うに際して、キューバッファが使用され、前記キューバッファには、上限・下限のしきい値を設定している。前記しきい値の上限を越えるようなＡＴＭセルが送り込まれた場合、前記第１のシェーピング処理（ステップＳ２０４）を行う際に、ＡＴＭセルの流量を２段階下げるようにする。また下限を下回るようであれば、前記第１のシェーピング処理を行う際に、ＡＴＭセルの流量を１段階を上げるようにする。
【００４３】
次に、３段目のシェーピング処理である第３のシェーピング処理（ステップＳ２０６）が行われる。前記第３のシェーピング処理（ステップＳ２０６）では、前記第２のシェーピング処理（ステップＳ２０５）が施されたＡＴＭセルを、各ＡＴＭセルのタイミング調整や送信セルレートのＡＴＭ網への整合を行い、より正確なシェーピング処理が行なわれる。
【００４４】
前記第３のシェーピング処理（ステップＳ２０６）では、前記第２のシェーピング処理によって出力部１０９からデータバス１１２に送出されたＡＴＭセルは、チャネル２の入力部１１０で受信されてデータバス１０４に出力される。該ＡＴＭセルは、ＣＰＵ１０６によって、チャネル２の出力部１１１から出力するようにＡＴＭセルヘッダ部を書き換えられ、該ＡＴＭセルは出力部１１１からデータバス１１２に出力される。これにより、第３のシェーピング処理が施されたＡＴＭセルの送信処理が行われ（ステップＳ２０７）、予め設定したＶＰに整合しタイミング調整されたＡＴＭセルが、入出力段回路１１３及びインタフェース１１４を介して、ＡＴＭ網に出力される。
【００４５】
尚、ステップＳ２０６及び入出力チャネル部１０７は、第３のシェーピング処理手段を構成する。
【００４６】
以上のように、第１のシェーピング処理（ステップＳ２０４）と第３のシェーピング処理（ステップＳ２０６）の間に第２のシェーピング処理（ステップＳ２０５）を行い、前記第１のシェーピング処理（ステップＳ２０４）はＶＰ内に設定された複数のＶＣの合計が予め定められＶＰの所定容量を超えるようにＶＣシェーピング処理を行う。また、前記第２のシェーピング処理（ステップＳ２０５）は、前記第１のシェーピング処理（ステップＳ２０４）が施されたＡＴＭセルに対して、複数のＶＣの合計が該ＶＰの容量以下になるように各ＶＣのロードバランシングの調整を行うようにシェーピング処理を行う。さらに、前記第３のシェーピング処理（ステップＳ２０６）は、前記第２のシェーピング処理（ステップＳ２０５）が施されたＡＴＭセルに対してＡＴＭ網に適合したＶＰシェーピング処理を行うようにしている。
【００４７】
また、前記第１のシェーピング処理（ステップＳ２０４）におけるキューが一定値を超えると、入力データの廃棄処理はステップＳ２０１において、ＡＴＭセル単位ではなく、ＩＰパケット単位で行われる。
【００４８】
したがって、前記第２のシェーピング処理の効果により、ＶＢＲ（Variable Bit Rate）またはＵＢＲ（Unspecified Bit Rate）で設定したＶＣにおいてセルレベルの廃棄を極力無くすことが可能になり又、ＶＢＲで設定した複数のＶＣを、ＣＢＲ（Constant Bit Rate）で設定したＶＰ（ＣＢＲ）の中に設ける場合、そのＶＰの帯域を有効活用することができる。
【００４９】
例えば、ＶＢＲに設定されたＶＣが定義された場合、同時に設定されたＭＢＳ（Maximum Burst Size）値から、前記第１のシェーピング処理（ステップＳ２０４）及び前記第２のシェーピング処理（ステップＳ２０５）におけるキューサイズを所定値に設定し、ＳＣＲ（Sustainable Cell Rate）を超えるデータ入力に対しては、前記第２のシェーピング処理（ステップＳ２０５）におけるキューバッファで吸収しシェーピング処理を行う（セル廃棄はしない）。これにより、前記第３のシェーピング処理（ステップＳ２０６）でのＶＰシェーピングにおいても、セル廃棄が行われなくなる。
【００５０】
また、ＵＢＲに設定されたＶＣが定義された場合、同時に設定されたＰＣＲ（Peak Cell Rate）値から、前記第２のシェーピング処理（ステップＳ２０５）におけるキューサイズを所定値に設定する。前記第２のシェーピング処理（ステップＳ２０５）におけるキューが一定値を超えたとき（例えば、該キューが一杯になったとき）、前記第１のシェーピング処理（ステップＳ２０４）の段階で入力されるデータ量を減少させる。この状態で、前記第１のシェーピング処理（ステップＳ２０４）におけるキューが一定値を超える（例えば、キューが一杯になる）と、入力パケットの廃棄処理が行われる。このようにして、ＡＴＭセル単位でのセル廃棄ではなく、ＩＰパケット単位での廃棄処理を行うため、大量の不良セルが発生することが防止され、ＡＴＭ帯域の効率的な利用が可能になる。
【００５１】
上記動作を図３の機能ブロック図に沿って更に説明すると、ＬＡＮ側からのＩＰパケットは、ＩＰ処理部３０１で受信されて順次、ＩＰ処理部３０１内のキューバッファ（図示せず）に蓄積されながら出力される。ＩＰ処理部３０１から出力された前記ＩＰパケットは、順次、ＡＡＬ５処理部３０２のキューバッファに受信され、前述した処理が施されて、順次、シェーピング処理部３０３に出力される。シェーピング処理部３０３では、シェーピング処理部３０４、３０５、３０６による３段のシェーピング処理が施された後、出力回路３０７を介してＡＴＭ網に出力される。
【００５２】
シェーピング処理部３０３では、ＡＡＬ５処理部３０２から受信したデータをＡＴＭセルに変換し、先ず、シェーピング処理部３０４で、シェーピング処理を行う。このとき、シェーピング処理部３０４は、ＶＰ内に設定された複数のＶＣの合計が予め定められたＶＰの容量以上になるようにＶＣシェーピング処理を行い、順次、シェーピング処理部３０５に出力する。
【００５３】
また、シェーピング処理部３０４では、シェーピング処理部３０５のキューが所定範囲外の数になった旨の通知をシェーピング処理部３０５から受けると、前段のＡＡＬ５処理部３０２からのデータ流入を減らすよう制御する。流れ込むデータの減らし方には、例えば、８段階のレベルを設け、シェーピング処理部３０５のキューバッファの状態により、このレベルを最適に調整する。
【００５４】
以上のようにしてシェーピング処理部３０４によって処理されたＡＴＭセルは、シェーピング処理部３０５でシェーピング処理が行なわれる。
【００５５】
シェーピング処理部３０５では、シェーピング処理部３０４によってシェーピング処理が施されたＡＴＭセルを、予め設定されているＶＣ・ＶＰの運用条件（セル帯域、送出レート等の条件）に基づいて、シェーピング処理を行う。シェーピング処理部３０５では、複数のＶＣのロードバランシングを調整し、各ＶＣの合計が予め定められたＶＰの容量以下になるようにシェーピング処理が行なわれる。
【００５６】
尚、シェーピング処理部３０５においてシェーピング処理を行うに際して、その内部に設けられたキューバッファ（図示せず）が使用され、前記キューバッファには、上限・下限のしきい値を設定している。前記しきい値の上限を越えるようなＡＴＭセルが送り込まれた場合、シェーピング処理部３０４によるシェーピング処理を行う際に、ＡＴＭセルの流量を２段階下げるようにシェーピング処理部３０４に通知する。また下限を下回るようであれば、シェーピング処理部３０４によるシェーピング処理を行う際に、ＡＴＭセルの流量を１段階を上げるようにシェーピング処理部３０４に通知する。
【００５７】
シェーピング処理部３０５によって処理されたＡＴＭセルは、シェーピング処理部３０６で、シェーピング処理が行なわれる。シェーピング処理部３０６では、シェーピング処理部３０５によってシェーピング処理が施されたＡＴＭセルに対して、各ＡＴＭセルのタイミング調整や送信セルレートのＡＴＭ網への整合を行い、より正確なＶＰシェーピング処理を行う。これにより、予め設定したＶＰに整合しタイミング調整されたＡＴＭセルが、出力回路３０７を介してＡＴＭ網に出力される。
【００５８】
また、シェーピング処理部３０５におけるキューが一定値を超えたとき（例えば、該キューが一杯になったとき）、シェーピング処理部３０４へ入力されるデータ量が減少するように通知し、シェーピング処理部３０４におけるキューが一定値を超える（例えば、キューが一杯になる）と、ＩＰ処理部３０１において入力パケットの廃棄処理が行われる。
【００５９】
以上のように、シェーピング処理部３０４とシェーピング処理部３０６の間に、シェーピング処理部３０５を設けて、先ず、シェーピング処理部３０４におけるシェーピング処理ではＶＰ内に設定された複数のＶＣの合計が予め定めたＶＰの容量を超えるようにＶＣシェーピング処理を行なう。また、シェーピング処理部３０５におけるシェーピング処理では、シェーピング処理部３０４によるシェーピング処理が施されたＡＴＭセルに対して、複数のＶＣの合計が予め定められたＶＰ以下になるように各ＶＣのロードバランシングの調整を行ってシェーピング処理を行なう。さらに、シェーピング処理部３０６におけるシェーピング処理では、シェーピング処理部３０５によるシェーピング処理が施されたＡＴＭセルに対して、ＡＴＭ網に適合するようにＶＰシェーピング処理を行うようにしている。また、入力データの廃棄処理は、ＡＴＭセル単位で行うのではなく、ＩＰパケット単位で行うようにしている。
【００６０】
したがって、シェーピング処理部３０５によるシェーピング処理の効果により、ＶＢＲまたはＵＢＲで設定したＶＣにおいてセルレベルの廃棄を極力無くすことが可能になり又、ＶＢＲで設定した複数のＶＣを、ＣＢＲで設定したＶＰ（ＣＢＲ）の中に設ける場合、そのＶＰの帯域を有効活用することができる。例えば、ＶＢＲに設定されたＶＣが定義された場合、同時に設定されたＭＢＳ値から、シェーピング処理部３０４及びシェーピング処理部３０５におけるキューサイズを所定値に設定し、ＳＣＲを超えるデータ入力に対しては、シェーピング処理部３０５におけるキューバッファで吸収しシェーピング処理を行う（セル廃棄はしない）。これにより、シェーピング処理部３０６でのＶＰシェーピングにおいても、セル廃棄が行われなくなる。
【００６１】
また、ＵＢＲに設定されたＶＣが定義された場合、同時に設定されたＰＣＲ値から、シェーピング処理部３０５におけるキューサイズを所定値に設定する。シェーピング処理部３０５におけるキューが一定値を超えたとき（例えば、該キューが一杯になったとき）、シェーピング処理部３０４の段階で入力されるデータ量を減少させる。この状態で、シェーピング処理部３０４におけるキューが一定値を超える（例えば、キューが一杯になる）と、ＩＰ処理部３０１による入力パケットの廃棄処理が行われる。よって、多数の不要セルが発生することを防止でき、ＡＴＭ帯域の有効活用が可能になる。
【００６２】
図５は、本実施の形態に係るルータ装置を用いて構成したネットワークの他の例を示すシステム構成図であり、図１と同一部分には同一符号を付している。図５に示す例は、ＬＡＮ４０１、４０３を、ルータ装置１００、１００及びＡＴＭセルリレー５０１を介して接続した例である。ＶＰ中に複数のＶＣを設定し、これらをセルリレー５０１経由で接続する。ＶＰには、ＣＢＲ契約、セルリレー５０１におけるＶＣにはＵＢＲ契約又はＶＢＲ契約とすることで、ＬＡＮデータ等のバースト性の高いデータ通信を行う場合、ＶＣ帯域の有効利用が可能になる。例えば、複数のＶＣのＰＣＲの総計値よりもＶＰのＰＣＲ値を低く設定することにより、通信コストの削減が可能になる。一方、いずれかのＶＣのデータ量が増加した場合にも、複数のＶＣ間で負荷調整を行い、データ量の少ないＶＣは小さい帯域で、データ量の多いＶＣはＰＣＲまでデータ送信レートを変化させる。これにより、ＡＴＭ帯域の有効活用が可能になる。
【００６３】
以上述べたように、前記実施の形態においては、１段目のシェーピング処理では、ＶＰに設定される複数のＶＣの総和が契約したＶＰを超える容量に設定しておき、２段目のシェーピング処理によって、前記ＶＰに設定される前記複数のＶＣの総和が、契約により定めたＶＰを超えない範囲になるようにロードバランシングを調整して各ＶＣの容量を設定し、３段目のシェーピング処理によってＡＴＭ網に適した形にして出力している。
【００６４】
したがって、ＡＴＭ帯域を有効活用することが可能になる。例えば、ＶＰをＣＢＲで、前記ＶＰに設定される複数のＶＣをＶＢＲで定義された回線において、事業用通信設備の規格に適合したＳＣＲの正確な調整を行いながらも、負荷変動に応じた帯域調整を行うことが可能になる。一例を挙げると、ＶＰ契約を１０Ｍｂｐｓとした場合、その中に、ＣＢＲとして１．５Ｍｂｐｓを３本（ＰＣＲが計４．５Ｍｂｐｓ）、ＶＢＲとして２Ｍｂｐｓを３本（ＰＣＲが計６Ｍｂｐｓ）を設定することが可能になる。この場合、例えば、ＣＢＲで設定されたＶＣには、常に一定帯域を確保しなければならないようなものを割り当て（例えば、ＰＢＸからのＰＲＩ等）、ＶＢＲで設定されたチャネルにはバースト性のあるＬＡＮデータ通信等を割り当てる。前記設定によれば、ＶＰの設定（ＣＢＲが１０Ｍｂｐｓ）から生じる制約により、本来ＶＢＲの部分には合計５．５Ｍｂｐｓしか割り当てることができないが、合計６ＭｂｐｓのＶＣを割り当てることが可能になる。このような設定を可能にするために、第１のシェーピング処理と第３のシェーピング処理の間に、第２のシェーピング処理を設け、ＶＢＲで設定されたＶＣのセルレートの総和が、５．５Ｍｂｐｓを超えないように、キューバッファを用いて制御することにより可能になる。
【００６５】
また、前記実施の形態においては、ＩＰパケットを廃棄処理するようにしているので、ＡＴＭレイヤにおける負荷増大時においても、ＡＴＭセルレベルでの廃棄を生じる前に、上位レイヤであるＩＰ層（ネットワーク層）におけるパケットの廃棄、輻輳の防止等の処理が行われ、ルータ装置内部でセル廃棄を極力抑え、ＡＴＭ帯域の有効活用が可能になる。
【００６６】
尚、図２に示すシェーピング処理方法を実行させるためのプログラムは、磁気ディスク、ＣＤ−ＲＯＭ、半導体メモリ（例えばＳＲＡＭ、フラッシュメモリ）等の記録媒体に記録しておけば、コンピュータやルータ装置に該機能を実行させることが可能になる。また、ルータ装置１００で受信する信号としては、各種データ（音声を含む）を用いることができ又、必ずしもＩＰパケットに制限されるものではない。したがって、ＡＴＭセルをＡＴＭ網に送出できる機能を有する各種ルータ装置に適用可能である。
【００６７】
【発明の効果】
本発明によれば、ＡＴＭ帯域を有効活用することが可能になる。
【００６８】
また、ソフトウェア処理することにより、廉価な構成で実現することが可能になる。
【００６９】
さらに、ＩＰパケットを廃棄処理するようにしているので、ＡＴＭ帯域の効率的な利用が可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るルータ装置のブロック図である。
【図２】本発明の実施の形態に係るルータ装置の処理を示すフローチャートである。
【図３】本発明の実施の形態に係るルータ装置を機能的に表したブロック図である。
【図４】本発明の実施の形態に係るルータ装置を用いたネットワーク構成図である。
【図５】本発明の実施の形態に係るルータ装置を用いた他のネットワーク構成図である。
【符号の説明】
１００・・・ルータ装置
１０１、１１４・・・インタフェース
１０２、１１３・・・入出力段回路
１０３・・・イーサネットコントローラ
１０４、１１２・・・バス
１０５・・・メモリ
１０６・・・受信手段及びシェーピング処理手段を構成するＣＰＵ
１０７・・・シェーピング処理手段を構成する入出力チャネル部
３０１・・・受信手段を構成するＩＰ処理部
３０２・・・シェーピング処理手段を構成するＡＡＬ５処理部
３０３・・・シェーピング処理手段を構成するシェーピング処理部
３０４・・・第１のシェーピング処理手段を構成する第１のシェーピング処理部
３０５・・・第２のシェーピング処理手段を構成する第２のシェーピング処理部
３０６・・・第３のシェーピング処理手段を構成する第３のシェーピング処理部
３０７・・・出力手段を構成する出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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