(57)【特許請求の範囲】
【請求項１】
基板を周辺部分とコア部分とに画定するステップと、
前記基板の前記周辺部分をマスクするステップと、
前記基板の前記コア部分上に第１の誘電体層を成長させるステップと、
前記第１の誘電体層上に第１のポリシリコン層を堆積させて少なくとも１つのゲート構造体を形成するステップと、
前記第１のポリシリコン層上に第１の酸化層を成長させるステップと、
前記第１の酸化層上に窒化層を堆積させるステップと、
前記窒化層中に酸素イオンを注入するステップと、
前記窒化層をフッ化水素溶液を使用してクリーニングするステップと、
前記基板の前記周辺部分の前記マスクを除去するステップと、
前記窒化層上に第２の酸化層を成長させるステップであって、前記第２の酸化層の成長率が前記窒化層中への前記酸素イオンの注入によって増加している前記ステップと、
を備えていることを特徴とする半導体素子の形成方法。
【請求項２】
前記第１の酸化層と、前記窒化層と、前記第２の酸化層とがトランジスタの酸化物・窒化物・酸化物層を構成していることを特徴とする請求項１に記載の方法。
【請求項３】
前記トランジスタは、前記基板の前記コア部分に形成されているフラッシュメモリセルであることを特徴とする請求項２に記載の方法。
【請求項４】
前記第２の酸化層を成長させる前記ステップと同時に前記基板の前記周辺部分にゲート酸化膜を成長させるステップを更に備えていることを特徴とする請求項１に記載の方法。
【請求項５】
前記ゲート酸化膜は、前記基板の前記周辺部分に配置される金属・酸化物・シリコントランジスタの酸化膜であることを特徴とする請求項４に記載の方法。
【請求項６】
前記第２の酸化層は、増加した成長６０Åを有していることを特徴とする請求項１に記載の方法。
【請求項７】
前記第１の酸化層を成長させる前記ステップは７００℃〜８５０℃の間の温度で行うことを特徴とする請求項１に記載の方法。
【請求項８】
基板を画定するステップと、
前記基板の前記コア部分上に第１の誘電体層を成長させるステップと、
前記第１の誘電体層上に第１のポリシリコン層を堆積させて少なくとも１つのゲート構造体を形成するステップと、
前記第１のポリシリコン層上に第１の酸化層を成長させるステップと、
前記第１の酸化層上に窒化層を堆積させるステップと、
前記窒化層中に酸素イオンを注入するステップと、
前記窒化層をフッ化水素溶液を使用してクリーニングするステップと、
前記窒化層上に第２の酸化層を成長させるステップであって、前記第２の酸化層の成長率が前記窒化層中への前記酸素イオンの注入によって増加している前記ステップと、
を備えていることを特徴とする半導体素子の形成方法。
【請求項９】
前記第１の酸化層と、前記窒化層と、前記第２の酸化層とがトランジスタの酸化物・窒化物・酸化物層を構成していることを特徴とする請求項８に記載の方法。
【請求項１０】
前記トランジスタは、前記基板の前記コア部分に形成されているフラッシュメモリセルであることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第２の酸化層は、増加した成長６０Åを有していることを特徴とする請求項８に記載の方法。
【請求項１２】
前記第１の酸化層を成長させる前記ステップは７００℃〜８５０℃の間の温度で行うことを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には半導体製造工程に関し、より詳しくは、窒化層上に酸化層を形成する製造工程に関する。
【０００２】
【従来の技術】
一般にフラッシュメモリ素子では、２種類のトランジスタが素子基板上に形成されている。第１の種類のトランジスタは、データを記憶するためのフラッシュメモリセルである。フラッシュメモリ素子は、相互に隣接した複数のフラッシュメモリセルから構成されたメモリアレイを備えている。メモリアレイをフラッシュメモリ素子の「コア」と呼ぶこともある。第２の種類のトランジスタは、フラッシュメモリ素子のセンス増幅器や電荷ポンプ等の様々な回路に用いられている従来型の金属・酸化物・シリコン（ＭＯＳ：ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）トランジスタである。一般にＭＯＳトランジスタは、フラッシュメモリアレイを取り囲んで、すなわち素子基板の「周辺部分」に、配置されている。
【０００３】
フラッシュメモリセルと従来型のＭＯＳトランジスタとは構造的に異なっている。つまり、フラッシュメモリセルは「浮遊ゲート」と呼ばれる追加のポリシリコンゲートを備えており、これは素子基板と第２のポリシリコンゲートとの間に位置している。この第２のポリシリコンゲートはフラッシュメモリセルの「制御ゲート」である。フラッシュメモリセルの制御ゲートは酸化物・窒化物・酸化物（ＯＮＯ：ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）層によって浮遊ゲートから分離されている。ＯＮＯ層は、高温プロセスによって浮遊ゲート上に成長させた第１の酸化層を備えている。次いで、第１の酸化層上に窒化層を成長させ、この窒化層上に第２の酸化層を成長させる。これに対し、ＭＯＳトランジスタには浮遊ゲートがなく、「第２のポリシリコンゲート」が従来型のゲート構造である。ＭＯＳトランジスタとフラッシュメモリセルとは構造が異なるとはいえ、フラッシュメモリ素子の製造工程でほぼ同時に形成される。
【０００４】
【発明が解決しようとする課題】
製造工程中にＯＮＯ層の最上層、すなわち第２の酸化層、の厚さを制御することは困難である。これは、フッ化水素（ＨＦ）溶液を用いて行なうコア領域の形成や周辺部分のエッチング等の後段の製造工程で使用される或る種の化学溶液によって、意図しないにも拘わらず第２の酸化層の一部がエッチングされてしまうことがあるからである。周知のように、酸化層はＨＦ溶液によって容易にエッチングされるのである。この問題に対処するために、従来の製造工程の一例では第２の酸化層の形成の際により厚く成長を行なわせて、後段の製造工程での損失予測分を補償している。しかし周知のように、窒化層上に酸化層を成長させることは、困難であると共に時間のかかるプロセスである。したがって従来の製造工程では、第２の酸化層の厚さを増加させるための時間、電力、資源が余分に必要となる。さらに、後段の製造工程で第２の酸化層が予測した態様や率でエッチングされない場合には、ＯＮＯ層は予定より厚くなってしまう。結果としてＯＮＯ層の或る部分は、制御ゲートの形成中に、設計仕様上から必要となるだけ充分には除去されず、これは、後段の製造工程の障害となるＯＮＯ「フェンス」となる。
【０００５】
【課題を解決するための手段】
本発明は、基板を周辺部分とコア部分とに画定するステップと、前記基板の前記周辺部分をマスクするステップと、前記基板の前記コア部分上に第１の誘電体層を成長させるステップと、前記第１の誘電体層上に第１のポリシリコン層を堆積させて少なくとも１つのゲート構造体を形成するステップと、前記第１のポリシリコン層上に第１の酸化層を成長させるステップと、前記第１の酸化層上に窒化層を堆積させるステップと、前記窒化層中に酸素イオンを注入するステップと、前記基板の前記周辺部分の前記マスクを除去するステップと、前記窒化層上に第２の酸化層を成長させるステップであって、前記第２の酸化層の成長率が前記窒化層中への前記酸素イオンの注入によって増加している前記ステップと、を備えていることを特徴とする半導体素子の形成方法を提供する。
【０００６】
１つの観点では、前記方法は、前記酸素イオン注入ステップの後に前記窒化層をクリーニングするステップを更に備えている。
【０００７】
別の観点では、前記方法は、前記第２の酸化層を成長させる前記ステップと同時に前記基板の前記周辺部分にゲート酸化膜を成長させるステップを更に備えている。
【０００８】
また、本発明は、基板を画定するステップと、前記基板の前記コア部分上に第１の誘電体層を成長させるステップと、前記第１の誘電体層上に第１のポリシリコン層を堆積させて少なくとも１つのゲート構造体を形成するステップと、前記第１のポリシリコン層上に第１の酸化層を成長させるステップと、前記第１の酸化層上に窒化層を堆積させるステップと、前記窒化層中に酸素イオンを注入するステップと、前記窒化層上に第２の酸化層を成長させるステップであって、前記第２の酸化層の成長率が前記窒化層中への前記酸素イオンの注入によって増加している前記ステップと、を備えていることを特徴とする半導体素子の形成方法を提供する。
【０００９】
本発明の更なる目的と利点の一部を以下に説明する。また、一部はこの説明から明らかとなったり、本発明の実施例によって明らかとなる。本発明の目的と利点は、添付した請求範囲に規定した各要素とその組合せとによって実現される。
【００１０】
上述の一般的な説明と以下の詳細な説明は、例示や説明のためだけのものであって、請求範囲に規定した本発明を制約するものではない。
【００１１】
本明細書に包含されてその一部を構成する添付図面には本発明の実施例を示してあり、説明を読む際に参照すれば本発明の基本原理を理解する助けとなる。
【００１２】
【発明の実施の形態】
以下に、添付図面を参照しながら本発明の実施例を詳細に説明する。可能な限り全図面を通じて、同一ないし類似の部分には同一の参照符号を付す。
【００１３】
図１〜図３は、本発明に係る製造工程ステップを示す断面図である。図１を参照すれば、基板１０を周辺部分（図示せず）とコア部分とに画定する。この一部が図示されている。基板の周辺部分をフォトレジスト（図示せず）でマスクし、基板１０のコア部分は露出させる。基板１０のコア部分上に第１の誘電体層１２を成長させる。第１の誘電体層１２はトンネル酸化膜とも呼ばれ、二酸化シリコンで構成しても良い。第１の誘電体層１２上に第１のポリシリコン層１４を堆積させる。第１のポリシリコン層１４は、最終的にはパターン形成とエッチングとを受けて、メモリアレイ内のフラッシュメモリセルの複数の浮遊ゲートを構成する。
【００１４】
本発明に係る方法では、次に、第１のポリシリコン層１４上にＯＮＯ層を形成する。図２に示すように、第１のポリシリコン層１４上に第１の酸化層１６を成長させる。第１の酸化層１６はＯＮＯ層の最下層であって、ＳｉＨ2Ｃｌ2とＮ2Ｏとの混合物を用いて約７００℃〜８５０℃の間の温度で形成して良い。第１の酸化層１６は高温で成長させるので、高温酸化膜（ＨＴＯ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）とも呼ばれる。
【００１５】
次に、第１の酸化層１６上に窒化層１８を堆積させる。窒化層１８は、従来の低圧化学蒸着法（ＬＰＣＶＤ：ｌｏｗ−ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＨ2Ｃｌ2とＮＨ3との混合物を用いて約６００℃〜７５０℃の間の温度で堆積させても良い。次に、酸素イオン注入を行って、窒化層１８中に酸素イオン（Ｏ2）を注入する。一般に、窒化層は酸化層を成長させるためにはあまり効率的ではないのだが、フラッシュメモリセルのＯＮＯ層を形成する際には必要となる。注入した酸素イオンが窒化層上に酸化層を成長させる。注入する酸素イオンの量は用途に応じて変更して良い。一実施例では、注入した量の酸素イオンにより酸化層の成長が厚さ６０Åだけ増加する。イオン注入ステップの後にオプションとしてクリーニングステップを行って、イオン注入で損傷を受けた窒化層１８の表面をクリーニングしても良い。クリーニングステップではフッ化水素（ＨＦ）溶液を用いても良い。これは、窒化物がＨＦ溶液に溶解するからである。次に、周辺部分（図示せず）のマスクを除去する。
【００１６】
図３に示すように、窒化層１８上に第２の酸化層２２を成長させる。第２の酸化層２２はＯＮＯ層２４の最上層の酸化層である。窒化層１８に注入した酸素イオンによって第２の酸化層２２の成長率が増加する。一実施例では、最上層の酸化層を成長させるための従来のプロセスと同じ時間内に、酸化層２２は６０Åだけ、より厚く成長する。窒化層１８上に第２の酸化層２２を成長させるのと同時に、基板の周辺部分では基板上にゲート酸化膜を成長させる。
【００１７】
次に、コア部分と周辺部分の両方で第２のポリシリコン層（図示せず）を堆積させる。コア部分に堆積した第２のポリシリコン層はパターン形成とエッチングとを受けて、フラッシュメモリセルの複数の制御ゲートを構成する。周辺部分に堆積したポリシリコン層はパターン形成とエッチングとを受けて、ＭＯＳトランジスタのゲート構造体を構成する。これ以降は従来の製造工程ステップを用いて良く、これにより、フラッシュメモリセルおよびＭＯＳトランジスタのソース領域およびドレイン領域を形成する。
【００１８】
本明細書に開示した本発明の内容と実施例とを考慮すれば本発明に係るこの他の実施例を案出できることは、当業者には明らかである。本明細書と本実施例は例示に過ぎないのであって、本発明の正確な範囲と技術内容は、添付した請求範囲に規定してある。
【００１９】
【図面の簡単な説明】
【図１】  本発明に係る製造工程ステップを示す断面図である。
【図２】  本発明に係る製造工程ステップを示す断面図である。
【図３】  本発明に係る製造工程ステップを示す断面図である。
【符号の説明】
１０  基板
１２  誘電体層
１４  ポリシリコン層
１６  第１の酸化層
１８  窒化層
２２  第２の酸化層２４  ＯＮＯ層
【図１】
0003802455.tif 000002
【図２】
0003802455.tif 000003
【図３】
0003802455.tif 000004