(57)【特許請求の範囲】
【請求項１】
１つ以上の薄膜デバイス（１）を含む容量増大化可能なデータ処理装置、具体的にはデータ記憶装置であって、
各薄膜デバイス（１）が、同一の拡がりをもって重ね合わされた薄膜材料から成る複数の副層（Ｓ）によって作られた平坦層であり、
前記各薄膜デバイス（１）の複数の副層（Ｓ）が、電気絶縁性および／または導電性および／または半導電性の構造体と、副層（Ｓ）における薄膜材料で実現された情報記憶能力を有する構造体とを含み、
前記構造体が、前記薄膜デバイスにおける能動および受動電子回路素子または論理セルを実現するために、前記薄膜デバイス（１）を形成する、スタックにおける隣接する複数の副層における同種の他の構造体と電気的に整合または接触しており、
前記薄膜デバイス（１）の前記能動および受動回路素子が、３次元構造によって実現され、該薄膜デバイス（１）の隣り合う２つ以上の副層（Ｓ）を貫通して延在し、前記能動および受動回路素子が、１つ以上の副層（Ｓ）における水平方向の導電性構造体と、１つ以上の前記副層（Ｓ）を貫通して延在する垂直方向の導電性構造体とによって電気的に接続され、さらに
２つ以上の薄膜デバイス（１）が重合して配設されている前記データ処理装置において、
各薄膜デバイス（１）が、１つ以上のマトリックス・アドレス指定可能メモリ（３’）を形成する１つ以上のメモリ領域（３）を含み、それぞれが、ストライプ状の並列導電性構造形態（７）または電極構造形態の第１組の電極と、該第１組の電極における電極構造体（７）と概ね直交するように配向された対応する電極構造形態の第２組の電極（８）とに接触した、副層（Ｓ）にあるメモリ媒体（６）を含み、
前記各組の電極が、前記メモリ媒体を有する前記副層の両側にそれぞれ隣接する別の副層（Ｓ）に設けられ、もって前記第１および第２組の電極における前記電極構造体（７、８）の間の交差点で、前記メモリ媒体（６）にアドレス指定可能なメモリ・セルが作られており、
各薄膜デバイス（１）が、１つ以上のメモリ（３’）内で前記メモリ・セルを制御し、駆動し、かつアドレス指定するための電子薄膜回路を形成する回路領域（２）をさらに含み、
前記電子薄膜回路が、電流経路を介して、メモリ（３’）の前記第１および第２組の電極の各々における電極構造体（７、８）と接続されており、前記電流経路は、前記第１および第２組の電極が設けられた同じ副層内で導電性構造体として形成されており、
各薄膜デバイス（１）が、前記データ処理装置の全ての別の薄膜デバイスに対してインターフェースを有し、前記インターフェースが、通信・信号回線、および、該通信・信号回線を処理するためのサポート回路によって実現されており、
前記通信・信号回線と前記サポート回路が、それぞれ前記薄膜デバイス（１）における専用インターフェース領域（４）に設けられていることを特徴とする容量増大化可能なデータ処理装置。
【請求項２】
１つ以上のメモリにおけるメモリ媒体（６）が、モノマー、オリゴマー、またはポリマー形態の分子材料のうちから選択された材料、無機または有機形態の炭素含有材料、あるいはこうした材料の並列体または混合体を含むことを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項３】
メモリ媒体（６）が、メモリ・セル内で非線形電流／電圧特性を与えるメモリ材料を含み、前記非線形電流／電圧特性が、無機または有機ダイオードあるいは閾値切換え可能材料によって生じることを特徴とする請求項２に記載された容量増大化可能なデータ処理装置。
【請求項４】
メモリ媒体（６）が切換え可能材料を含み、前記切換え可能材料がそれぞれ強誘電性材料または電荷移動有機錯体として選択された不揮発性材料であることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項５】
メモリ媒体（６）が切換え可能であって非線形電流／電圧特性を有することを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項６】
電子回路が無機および／または有機の半導電性材料を含むことを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項７】
１つ又は２つ以上の薄膜デバイス（１）におけるインターフェース領域（４）が、前記薄膜デバイスの縁部分で一体化され、薄膜デバイス（１）が２つ以上の場合における前記縁部分が相互に整合していることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項８】
縁部分のインターフェース領域（４）がさらに、各薄膜デバイス（１）用または任意選択でデータ処理装置全体用のＩ／Ｏインターフェース（１２）を含み、外部デバイスおよび／または周辺デバイスとデータおよび信号通信を行うための機能を実行することを特徴とする請求項７に記載された容量増大化可能なデータ処理装置。
【請求項９】
薄膜デバイス（１）または該薄膜デバイスのスタックが基板（１３）上に設けられ、該基板が、装置内で追加の制御、駆動、および通信機能を実行するための能動電子回路（１４）を含み、各薄膜デバイス（１）が、それぞれの場合に、当該の薄膜デバイスと基板（１３）との間に配置された薄膜デバイスを通って垂直方向に延在する別々のインターフェース領域（４）を介して、回路（１４）に接続されることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項１０】
基板（１３）がインターフェース部分（１５）を含み、該インターフェース部分（１５）が、基板内で水平方向に、かつその上に設けた薄膜デバイスに並列または隣接して延在し、基板（１３）上に設けた１以上の薄膜デバイス（１）におけるインターフェース部分（４）と電気的に接続されていることを特徴とする請求項９に記載された容量増大化可能なデータ処理装置。
【請求項１１】
インターフェース部分（１３）が、データ処理装置全体用のＩ／Ｏインターフェース（１２）をさらに含み、前記Ｉ／Ｏインターフェース（１２）が、外部デバイスおよび／または周辺デバイスとデータおよび信号通信を行うための機能を実行することを特徴とする請求項１０に記載された容量増大化可能なデータ処理装置。
【請求項１２】
基板（１３）が、半導電性材料、具体的には無機単結晶半導電性材料、とりわけシリコンから成る単結晶半導電性材料のような材料で形成されていることを特徴とする請求項１１に記載された容量増大化可能なデータ処理装置。
【請求項１３】
基板（１３）における電子回路（１４）がＣＭＯＳ技術で実現されたものであることを特徴とする請求項１２に記載された容量増大化可能なデータ処理装置。
【請求項１４】
基板（１３）における電子回路とそのインターフェース部分（１５）との電気接続、またはこのインターフェース部分（１５）を介して上にある薄膜デバイス（１）のインターフェース領域（４）への電気接続が、ＣＭＯＳ互換の金属相互接続として実現されたものであることを特徴とする請求項１０または請求項１３に記載された容量増大化可能なデータ処理装置。
【請求項１５】
装置が２つ以上の薄膜デバイス（１）を含み、薄膜デバイス（１）が同一の拡がりをもち、スタックにおいて相互に整合して設けられていることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項１６】
１つ以上の分離層（１６）が、隣接する薄膜デバイス（１）間に薄片状に設けられ、単独で、または選択された組み合わせで、それぞれが、電気、温度、光、または機械的な絶縁機能または平面化機能を実行し、それぞれの場合に、各膜デバイス（１）の前記インターフェース領域が、それぞれの分離層（１６）にある経路を介して電気的に接続されていることを特徴とする請求項１５に記載された容量増大化可能なデータ処理装置。
【請求項１７】
装置が２つ以上の薄膜デバイス（１）を備え、薄膜デバイス（１）がそのスタックにおいて相互にずらして配置されていることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【請求項１８】
薄膜デバイス（１）間および／または薄膜デバイス（１）と任意選択の基板（１３）との間の電気的接続（４’）が、ずらして配置されたスタックの段上に水平方向および垂直方向に延在して設けられていることを特徴とする請求項１７に記載された容量増大化可能なデータ処理装置。
【請求項１９】
１つ以上の分離層（１６）が、隣接する薄膜デバイス（１）間に薄片状に設けられ、単独で、または選択された組み合わせで、それぞれが、電気、温度、光、または機械的な絶縁機能または平面化機能を実行することと、
分離層（１６）だけが、隣接する２つの薄膜デバイスの重なり合った部分に設けられ、薄膜デバイス（１）間の分離層（１６）が、個々の薄膜デバイス（１）間の電気接続（４’）のための経路の無い非破壊層を形成するように、各薄膜デバイス（１）のインターフェース部分（４）が、ずらして配置された領域内の薄膜デバイス（１）の露出表面部分上に設けられていることを特徴とする請求項１７に記載された容量増大化可能なデータ処理装置。
【請求項２０】
前記データ処理装置が、箔状の材料またはシリコンなどの硬質材料で形成されたキャリア基板上に設けられ、それぞれの場合の前記キャリア基板が、スタックのうちの最下部の薄膜デバイスまたは任意選択で設けた電子回路（１４）を備える基板（１３）に隣接して設けられていることを特徴とする請求項１に記載された容量増大化可能なデータ処理装置。
【発明の詳細な説明】
【０００１】
本発明は、１つ以上の薄膜デバイスを含む容量増大化可能なデータ処理装置、具体的にはデータ記憶装置に係り、各薄膜デバイスが、同一の拡がりをもって重ね合わされた薄膜材料から成る複数の副層によって作られた平坦層であり、各薄膜デバイスの複数の副層が、電気的絶縁性および／または導電性および／または半導電性の構造体、および副層の薄膜材料において情報記憶機能を実現した構造体を含み、この構造体が、薄膜デバイスにおける能動および受動電子回路素子または論理セルを実現するために、スタックを形成する薄膜デバイスの隣接する副層における同種の他の構造体と電気的に整合または接触しており、この薄膜デバイスの能動および受動回路素子が、３次元構造によって実現され、該薄膜デバイスの隣り合う２つ以上の副層を貫通して延在し、この能動および受動回路素子が、１つ以上の副層における水平方向の導電性構造体、および１つ以上の副層を貫通して延在する垂直方向の導電性構造体によって電気的に接続され、２つ以上の薄膜デバイスが重合して配設される。
【０００２】
当該技術分野では、スタック構造（積み重ね構造）の薄膜回路形態でメモリ・デバイスを作成することが知られており、さらにメモリ・デバイスは、メモリを制御、駆動、およびアドレス指定するためにプロセッサと組み合わせてもよいが、その後、単結晶硬質基板の形態で、および／または二酸化珪素の膜として形成される場合は確実に非常に薄くできるキャリア基板上に設けられる薄膜の形態で、無機半導電性材料で実現される後者と組み合わせてもよい。処理回路を備えた完全なメモリ・デバイスは、並列に並べられた層により、さらにしばしば特別な方法による薄膜回路の転送を使用して作成される。層間の相互接続を行なうために、複数層に亘る貫通穴を用いて蒸着金属で結合して必要な電流路を作る。さらに、本出願人によるＰＣＴ／ＮＯ９９／００１８０（その記載内容を本明細書に援用する）に記載された大容量メモリおよびプロセッサとメモリ・モジュールとの組み合わせを有する完全なコンピュータを形成する、周知の容量増大化可能な集積データ処理デバイスがあり、別体プロセッサ層または別体メモリ層あるいは結合されたプロセッサおよびメモリ層のいずれかで、コンピュータのＣＰＵ機能を実現するか、またはコンピュータ内で制御および通信機能を実現する、いわゆるインテリジェント・ランダム・アクセス・メモリ（ＩＲＡＭ）およびプロセッサが設けられる。短い電流経路を提供するために、３次元の電気構造体を使用して、別体層にある構成要素間、および層相互間の、相互接続がなされる。データ処理デバイス全体が基板上に設けられ、これがさらに従来の技法では無機半導電性材料で実現されている制御および通信目的の高速処理回路を含み、そうでない場合はプロセッサかまたはメモリに関するデータ処理デバイスの異なる層が全体的に薄膜技術で実現される。
【０００３】
関連する従来技術の例についていくつか述べる。米国特許第５７１４７６８号（Ｏｖｓｈｉｎｓｋｙ等）では、プロセッサおよび、デバイスの最上部でプロセッサの上に取り付けられた薄膜技術の特定のメモリ・アレイを備えたコンピュータ・デバイスについて開示し、別々のメモリ・セルへの選択された電気的入力信号に応答して、異なる電気的抵抗値を達成することができる、様々な無機材料に基づいたメモリ媒体の使用法について開示している。具体的に言えば、Ｏｖｓｈｉｎｓｋｙ等は、電気的な位相の変化に基づき、スイッチとして無機カルコゲニド化合物で形成された、いわゆるｏｖｉｏｎｉｃメモリ形態の特別なメモリ要素について開示している。各メモリ要素は単一ユニットと考えられ、カプセル化され、さらにたとえばＳｉＯ2またはＳｉ3Ｎ4などの絶縁材料で相互に分離される。メモリ要素は平面アレイ構造に配置され、この構造は両側が電極構造体の上になるグリッドに接触し、各グリッド内の電極構造体が他のグリッド内の電極構造体に対して垂直方向となる。この種の２次元メモリ・アレイは、適切な相互絶縁により、電子回路を含む論理処理デバイスであってよい基板上に提供される、垂直に集積されたメモリ構造体を形成するようにスタックすることができる。Ｏｖｓｈｉｎｓｋｙ等の特許では、薄膜材料からなる同延の薄膜副層で形成された薄膜デバイスをスタックするため、あるいは、薄膜デバイスが、目的に従った機能特性を有する薄膜材料の副層を提供することによって実現される、能動回路を備えた回路領域とメモリ・モジュールを備えたメモリ領域の両方を備えるためのヒントまたは提案が与えられていない。受動電極マトリックス内の２次元メモリ・セル・アレイが容量測定メモリ・デバイスを形成するためにスタックされた、強誘電性のメモリ・デバイスについては、たとえば米国特許第５３２９４８５号（Ｉｓｏｎｏ等）および米国特許第５３７５０８５号（Ｇｎａｄｅ等）から、当該技術分野ではさらによく知られている。消去可能メモリ用の強誘電性ポリマー材料の使用法、具体的に言えば、ポリ塩化ビニリデンまたはポリビニリデン−トリフルオロエチレンの共重合体の使用法に基づいた実施形態も、たとえば、ＩＢＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｓｃｌｏｓｕｒｅ  Ｂｕｌｌｅｔｉｎ  ３７：４２１〜４２４、Ｎｏ．１１（１９９４年）で提案されている。これらのポリマーは、非常に薄い膜として得ることが可能であり、メモリ媒体は、両側に堆積され、相互に直交するように配向された並列導電性電極のセットを備えた、薄膜材料の連続する層として提供される。こうした２次元の受動強誘電性アレイを、３次元構造体を形成するようにスタックすることができる。ただし、前述の公開で、薄膜デバイスに集積された能動回路と受動メモリ・モジュールの両方を実現することができる機能特性を備えた副層を含む薄膜デバイスについて開示しているものはない。
【０００４】
最後に、転写された薄膜回路に基づく３次元のメモリ・プロセッサ構造体について、国際公開出願ＷＯ９５／０９４３８（Ｚａｖｒａｃｋｙ等）および同一発明者による米国特許第５６５６５４８号で開示されており、いずれの刊行物も、１９９３年９月３０日付米国特許出願第１３００３３号を基礎とするが、現在は権利放棄されている。具体的に言えば、これらの刊行物では、３次元構造体を形成するように積み重ねられたメモリおよびプロセッサ回路の層について開示しており、従来の平面回路技術を使用して薄膜材料をパターン化すること、および、たとえば構造体を通って延在する金属導通部により垂直に相互接続することによって、回路の別々の機能素子が製造される。
【０００５】
薄膜技術の使用に基づいてデータを処理および記憶するための従来技術のデバイスには、速度および機能性に関していくつかの利点があるが、純粋に記憶目的の場合はかなり高価であることが多く、具体的には生産するのが複雑な場合がある。効率的なメモリ管理をするには、かなりの処理容量が必要であり、制御、通信、およびアドレス指定の場合には、こうした目的専用の回路が大規模なメモリまたは大規模な記憶容量を有するいくつかの別々のメモリに割り当てられることが多い。
【０００６】
本発明の主な目的は、容量増大化可能なデータ処理装置を提供することであって、具体的に言えば、相対的に作成が単純かつ安価であり、原理上はメモリの管理および動作を複雑にすることなくデータの記憶容量をほぼ無制限に増大化することが可能な、データ記憶装置を提供することである。
【０００７】
本発明の他の目的は、容量増大化可能なデータ処理装置を実現することであって、具体的に言えば、薄膜技術で実現されるメモリの制御およびアドレス指定のためのサポート機能を実行できるデータ記憶装置を、実質上薄膜技術で実現し、前述の目的の電子回路を薄膜デバイス内でメモリと一体化させることである。
【０００８】
最終的に本発明の一目的は、大規模な記憶密度、高速のデータ・アクセス、および高速のデータ転送速度を備え、選択的に、データ・メモリに対するデータの並列入力と高速の並列データ読出しと組み合わされる、容量データ記憶デバイスを実現することでもある。
【０００９】
前記目的およびその他の特徴と利点は、容量増大化可能なデータ処理装置、具体的にはデータ記憶装置を使用する本発明に従って達成され、各薄膜デバイスが、１つ以上のマトリックス・アドレス指定可能メモリを形成する１以上のメモリ領域を含み、それぞれが、ストライプ状の並列導電性構造形態または電極構造形態の第１組の電極と、第１組の電極における電極構造体と概ね直交するように配向された対応する電極構造形態の第２組の電極に接触した、副層にあるメモリ媒体を含み、各組の電極が、前記メモリ媒体を有する前記副層の両側にそれぞれ隣接する別の副層に設けられ、もって第１および第２組の電極における電極構造体の間の交差点で、メモリ媒体にアドレス指定可能なメモリ・セルが作られており、各薄膜デバイスが、１つ以上のメモリ内でメモリ・セルを制御し、駆動し、かつアドレス指定するための電子薄膜回路を形成する回路領域をさらに含み、前記電子回路が、電流経路を介してメモリの第１組および第２組の電極における電極構造体と、接続されており、前記電流経路は、前記第１および第２組の電極が設けられた同じ副層内で導電性構造体として形成されており、各薄膜デバイスが、前記データ処理装置の全ての別の薄膜デバイスに対してインターフェースを有し、前記インターフェースが、通信・信号回線、および、該通信・信号回線を処理するためのサポート回路によって実現され、前記通信・信号回線と前記サポート回路が、それぞれ薄膜デバイスにおける専用のインターフェース領域に設けられていることを特徴とする。
【００１０】
本発明による装置の有利な実施形態では、１つ以上のメモリにおけるメモリ媒体が、モノマー、オリゴマー、またはポリマー形態の分子材料のうちで選択された材料、無機または有機形態の炭素含有材料、あるいはこうした材料の並列または混合を含む。この点について、メモリ媒体が、メモリ・セル内で非線形電流／電圧特性を与えるメモリ材料を含み、前記非線形電流／電圧特性が、無機または有機ダイオードあるいはしきい値切換え可能材料によって生成されることが好ましい。
【００１１】
本発明による装置の他の有利な実施形態では、メモリ媒体が切換え可能材料（a switchable material）を含み、前記切換え可能材料がそれぞれ強誘電性材料または電荷移動有機錯体として選択された不揮発性材料であるか、あるいはメモリ媒体が切換え可能であって非線形電流／電圧特性を有することができる。
【００１２】
本発明により、電子回路が無機および／または有機の半導電性材料を含むので有利である。
【００１３】
本発明による装置の有利な実施形態では、１つまたは２つ以上の薄膜デバイスにあるインターフェース領域は、薄膜デバイスの縁部分（側辺寄りの部分）に一体化され、後者の場合には前記縁部分が相互に整合する。この点について、縁部分のインターフェース領域が、さらに、それぞれの薄膜デバイス用または任意選択で装置全体用のＩ／Ｏインターフェースを含み、外部デバイスおよび／または周辺デバイスとデータおよび信号通信を行うための機能を実行することが好ましい。
【００１４】
本発明による装置では、薄膜デバイス、または、スタック構造の斯かるデバイスが、基板上に設けられ、これが、装置内で追加の制御、駆動、および通信機能を実行するための能動電子回路を含み、各薄膜デバイスが、それぞれの場合に当該薄膜デバイスと基板との間に配置された薄膜デバイスを通って垂直方向に延在する別々のインターフェース領域を介して回路に接続されることが可能なので有利である。この点について、基板内でほぼ水平に、およびその上に提供された薄膜デバイスに並列または隣接して延在し、基板上に提供された１以上の薄膜デバイスにあるインターフェース部分と電気的に接続されたインターフェース部分を基板が含むことが好ましく、さらに具体的に言えば、インターフェース部分が、装置全体用のＩ／Ｏインターフェースをさらに含むインターフェース部分であり、前記Ｉ／Ｏインターフェースが、外部デバイスおよび／または周辺デバイスとデータおよび信号通信を行うための機能を実行することが好ましい。
【００１５】
次いで基板が、半導電性材料、具体的には無機単結晶半導電性材料、特にシリコンから成る単結晶半導電性材料のような材料で形成されるので有利であり、具体的に言えば、この点について、基板内における電子回路がＣＭＯＳ技術で実現されることが好ましい。さらにこの点について、基板内における電子回路とそのインターフェース部分との電気接続、またはこのインターフェース部分を介して上にある薄膜デバイスのインターフェース領域までの電気接続が、ＣＭＯＳ互換の金属相互接続として実現されることが好ましい。
【００１６】
装置が２またはそれ以上の薄膜デバイスを備える、本発明による装置の有利な実施形態では、薄膜デバイスは同一の拡がりをもっており、そのスタックで相互に整合して設けられる。この点について、１以上の分離層が、隣接する薄膜デバイス間に薄片状に設けられ、単独で、または選択された組み合わせそれぞれで、電気、温度、光、または機械的な絶縁機能または平面化機能を実行し、それぞれの場合に、それぞれの薄膜デバイスの前記インターフェース領域が、それぞれの分離層にある導通部（バイア）を介して電気的に接続されることが好ましい。
【００１７】
装置が２つ以上の薄膜デバイスを備える、本発明による装置の他の有利な実施形態では、薄膜デバイスが相互に位置ずれした重なり構造で配置される。
【００１８】
次いで薄膜デバイス間および／または任意選択の基板との間での電気接続は、ずらして配置されたスタックの段上に水平方向および垂直方向に延在して提供されることが好ましい。
【００１９】
次いで、１つ以上の分離層が、隣接する薄膜デバイス間でインターリーブ（薄片状に間挿）され、単独で、または選択された組み合わせで、それぞれが、電気、温度、光、または機械的な絶縁機能または平面化機能を実行すること、および分離層だけが隣接する２の薄膜デバイスの重なり合った部分に提供されることが好ましく、薄膜デバイス間の分離層が、別々の薄膜デバイス間の電気接続用の経路なしで非破壊層を形成するように、それぞれの薄膜デバイスのインターフェース部分が、そのずらして配置された領域内の薄膜デバイスの露出表面部分上に提供されることも好ましい。
【００２０】
最終的に、本発明による装置は、箔状の材料またはシリコンなどの硬質材料で形成されたキャリア基板上に設けることが可能なため有利であり、それぞれの場合に前記キャリア基板は、スタック構造で最下部の薄膜デバイスまたは任意選択で提供された電子回路を備えた基板に隣接して設けられる。
【００２１】
次に、本発明による容量増大化可能なデータ処理装置、具体的にはデータ記憶装置について、例示的な実施形態および添付の図面を参照しながら、以下で、より詳細に説明する。
【００２２】
本発明の主な目的は、データ記憶デバイスを提供することであり、したがって以下の本発明による装置は、メモリ・デバイスを実現して「装置」と呼ばれるものにすることに関する。本発明の基礎は、装置が相互に隣接しほぼ平行にスタックされた層の形態で実現可能であり、これらのスタック層がそれぞれ薄膜デバイスとして形成され、これが特有の機能および異なる機能を備え、異なる材料で形成することが可能な複数の薄膜副層から成ることである。
【００２３】
本発明で使用される薄膜デバイス１が、図１ａの平面図に示される。薄膜デバイス１は、それぞれ回路領域２、メモリ領域３、およびインターフェース領域４で編成される。図１ｂでは、図１ｃの薄膜デバイスで線Ａ−Ａに沿う断面図が示される。本明細書で、薄膜技術で実現されるメモリ３’を含むメモリ領域３が、メモリに制御、通信、およびアドレス指定機能を実現するための電子回路を基にした薄膜を含む回路領域２の内部に設けられることが示される。アドレス指定機能は、メモリのタイプに応じて、たとえばメモリにおける書込み、読取り、および消去、ならびにインターフェース領域４を介したメモリとの間の通信を含むことになる。図１ｃは、図１ａの薄膜デバイスで、これも線Ａ−Ａに沿う断面図であるが、ここでは実施形態が図１ｂとは異なり、メモリ領域３が、回路領域２内で垂直にスタックされているが相互に電気的絶縁層５によって分離された薄膜メモリ３’を有する。この点について、独立メモリ３’は、以下でより詳細に論じるように、勿論それぞれ多数の分離層によって構成され、さらに、具体的には示されていないが、インターフェース領域４を介した回路領域２の電子回路は、分離薄膜デバイスにおけるメモリを制御し、かつ、アドレス指定すために使用されるだけでなく、対応する回路および隣接して提供された薄膜デバイス１におけるその他のメモリとの通信も行うことを理解すべきである。
【００２４】
各独立薄膜デバイス１が多数の副層、典型的にはたとえば数十の副層からなると同時に、独立メモリ３’が４〜５個よりも多くの副層からなる必要がない環境では、幾つかのメモリを、図１ｃに示されるように垂直方向に、または図２ａの平面図、および、図２ａの線Ｂ−Ｂに沿う断面図２ｂに見られるその他の有利な形態で、重ねることができる。ここでもまた、薄膜デバイス１の独立メモリ３’が重ねられるが、相互に位置をずらして配置される。図２ａおよび図２ｂでは、電気的絶縁層５によって相互に絶縁された４つのメモリ３’を備えた４つのメモリ・スタックが示されている。各スタックでそれぞれ最下部および最上部のメモリだけが、参照番号３’で示されている。
【００２５】
本発明で使用される薄膜デバイス１の他の実施形態が図３ａに示されており、これは図２ａの実施形態にほぼ対応し、位置ずれ配置されたメモリで作成されたメモリ・スタックを備えているが、ここでは図３ａの平面図に示されるように、図３ａの線Ｃ−Ｃに沿う断面図３ｂおよび図３ａの線Ｄ−Ｄに沿う断面図３ｃで、こうしたスタックが対角線に沿って現れる。それぞれ図２ａおよび図３ａに示されるようなスタックのメモリ配置は、回路領域２の表面積を効率よく活用することに関して有利であると同時に、位置ずれ配置によって、メモリと回路領域２における電子回路との間の相互接続を簡略化することができる。もちろん、回路領域２内のメモリ領域３におけるメモリ３’の相互配置は、本質的になんらかの特定の幾何図形的配列に限定されるものではないが、実施形態および薄膜デバイス１の形態要素によって与えられる境界内で変えることができる。
【００２６】
図４は、本質的に受動のマトリックス・アドレス可能メモリ３’の実施形態を概略的に示す。この種のメモリは、たとえば、本出願人によるＰＣＴ／ＮＯ９８／００１８５（その記載内容を本明細書に援用する）に開示されている。図４では、メモリ媒体６が、平行なストライプ状電極７からなる下になる電極セットと、平行なストライプ状電極８からなる上になる電極セットとで、それぞれサンドイッチされた状態で設けられる。下になる電極７および上になる電極８にそれぞれ電圧をかけることにより、メモリ媒体６における電極間の交差点に、たとえばメモリ媒体におけるインピーダンスの変化で表すことのできる、状態の変化が得られる。メモリ媒体６それ自体は、分子材料あるいは炭素質の無機材料または有機材料で形成されることが好ましい。通常は、メモリ媒体が非線形インピーダンス特性を有することが望ましく、下になる電極７と上になる電極８との間の交差点に形成される図示していないメモリ・セルをアドレス指定することにより、メモリ・マトリックスにおける他のメモリ・セルへのいわゆるスニーク電流（sneak currents：予期せぬ電流）の発生を防ぐことが望ましい。これは、メモリ媒体に整流特性を与えることによって、好ましくはダイオード接合を形成する層の組込みによって、またはメモリ媒体６それ自体が自然発生的に電極材料とのダイオード接合を形成することによって達成できるので有利である。
【００２７】
メモリ材料６がポリマーである場合、その情報記憶能力は、電流または電圧が印加されたときのそのインピーダンス値の変化と、電流または電圧の印加を停止した後においても該変化したインピーダンス値の変化を維持することによって定まる。このメモリは、スイッチング可能材料（この材料は、たとえば、ポリマー形態の強誘電性材料であり、その分極状態が特定の論理状態を表す）、または、Ｍ（ＴＣＮＱ）等の電荷移動金属有機錯体であってよい。一般に、当該技術分野で知られた、マトリックス・アドレス指定可能メモリで使用可能な多数の異なるメモリ材料があり、この点について、たとえば前述の公開ＰＣＴ／ＮＯ９８／００１８５で言及されている。図４では、メモリはサンドイッチされた状態で設けられるが、ただし、他の電極構成、たとえば本出願に属するＰＣＴ／ＮＯ９８／００２１２に開示されたようなブリッジ構成を使用することは無条件かつ全面的に可能であって、下になる電極７および上になる電極８が交差点で相互に絶縁されることになる場合、もちろんその一部が、このような場合でもメモリ材料がその情報記憶能力を保証する特性を持たなければならないことを必要とする電極を介して、メモリ材料６が設けられる。典型的には、この場合、メモリ材料は共役ポリマーであってよい。
【００２８】
メモリ３’と回路領域２内における回路９との間の相互接続が、図５ａの概略平面図に示される。マトリックスの電極６、および７はそれぞれ、ワード線およびビット線１０を介して回路９に接続される。図５ａの線Ｅ−Ｅに沿う断面図では、薄膜デバイス１における副層ｓ1〜ｓ8として形成された図５ａの配置が、図５ｂに示すように表され、全体として薄膜技術で実現される２つのスタック・メモリ３’1、３’2、および回路９が示される。具体的に言えば、メモリ３’の電流経路および導体経路、すなわち下になる電極７および上になる電極８、ならびに電極を回路９に接続する線１０は、ほぼすべてが同じ副層内、ここでは、たとえばｓ2、ｓ4、ｓ6、ｏｇ  ｓ8に提供され、その一部が目的に従って、１つおよび同じ副層にある導電性構造体形態で、このような電流経路および導体経路をより一層生成しやすくする。
【００２９】
図６ａは、幾つかの（この場合は３つの）薄膜デバイス１が接合されてスタック構造になされる態様を示している。前述のように、回路領域は２で表され、メモリ領域は３で表され、図では、これらが互いに正確に整合して示されているが、これは無条件である。インターフェース領域４が回路領域の側部に設けられ、対応して整合しており、薄膜デバイス１間の電気的な接続は矢印４’で概略的に示され、インターフェース領域４を通って垂直に延在している。さらに、インターフェース領域４は、データの入力および出力のために図示されていない外部デバイスまたは周辺デバイスと薄膜デバイス１を接続するＩ／Ｏインターフェース１２で形成することができる。
【００３０】
図６ｂもスタック構造の薄膜デバイス１を示すが、ここでは、能動電子回路１４を有する基板１３上に設けられる。この基板は、無機半導電性材料、たとえばシリコンまたはシリコン変性材でより良く実現することが可能であり、能動電子回路は、たとえばＣＭＯＳ技術で実現される。基板１３における能動電子回路１４は、薄膜デバイスにおけるメモリの管理における制御タスクおよび通信タスクを意図するものであって、薄膜デバイス１の回路領域２で、薄膜回路と協働するように適合される。この場合、回路領域２における薄膜回路を、効率の良いメモリの制御および駆動を維持するために必要なものに制約できるので、メモリ目的で薄膜デバイス１により多くの空きを残すことになると同時に、たとえばメモリへのデータの並列入出力に関して、誤り訂正、メモリの再マッピングなどのための処理タスクは、基板における能動電子回路１４によって実施されるデバイスの処理によって対処することができる。スタックされた薄膜デバイスにおけるインターフェース領域４にある垂直相互接続４’は、基板１３上のインターフェース部分１５と通信し、このインターフェース部分を介した、回路１４と垂直相互接続４’との間の電気的接続は、たとえばインターフェース部分１５に形成される金属経路によって行なうことができるが、これはＣＭＯＳ回路を基板内に設ける場合には、ＣＭＯＳ互換プロセスで実行されなければならない。スタックされた薄膜デバイスにおけるインターフェース領域４にＩ／Ｏインターフェース１２を作成する代わりに、ここでは基板のインターフェース１５に関してこのＩ／Ｏインターフェース１２を提供することができる。
【００３１】
本発明による装置の他の実施形態が、図６ｃに示される。ここでも前述のように、薄膜デバイスは基板１３上のスタック構造体内に設けられるが、薄膜デバイス１のインターフェース領域４はその縁部分に提供する代わりに、薄膜デバイス１の間およびこれらと基板１３におけるインターフェース１５との間に垂直の相互接続を作成するために、独立したインターフェース領域４が設けられる。これは、独立薄膜デバイスにおける回路領域を位相的（topologically：トポロジカル）に考えられた有利なレイアウトにすることに寄与し、その中での水平な電流経路の必要性を減少させることができる。
【００３２】
図６ｃの実施形態の変形で、装置を図７に示されるように実現することができる。ここでは各薄膜デバイス１の間に分離層１６が設けられている。これらの層については、例えば、本出願人によるノルウェー特許出願第９８０７８１号（その記載内容を本明細書に援用する）に記載されている。これらの分離層は、単独でまたは選択された組み合わせのいずれかで、たとえば電気、温度、光、または機械的に分離した機能を実施することができる。スタックされた構成では、平面化層としても使用することができる。薄膜デバイス１におけるインターフェース領域４が図７に示されるように設けられるときには、これらが分離層１６を貫通することを前提としており、たとえば分離層における経路（vias：バイア）により相互接続を行わなければならず、その中には、分離機能に関して有害であり、さらに製造過程のコスト増加をもたらす可能性のあるものもある。これを避ける方法の１つが、前述のように薄膜デバイス１をスタック構造内に設けることであって、ここでは相互に位置をずらして配置することである。
【００３３】
この一実施形態が図８ａに示されており、ここでは再度薄膜デバイスが基板１３上に設けられ、分離層１６によって相互に分離されるが、ここでインターフェース領域４は、基板１３におけるインターフェース１５とその上にある薄膜デバイス側面の露出した薄膜デバイスの段状部との間に設けられる。薄膜デバイス１相互間またはこれらと基板１５との間の相互接続は、それぞれ水平および垂直の相互接続４’によって概略的に示されている。
【００３４】
図８ａの実施形態では、スタックされた構成の反対側に、さらに図示されていないキャリア基板を薄膜デバイス１に隣接して提供することができる。製造の際には、薄膜デバイス１の配置構成を、図示されていないキャリア基板から上方に向かって実行していくことが可能であり、その後能動電子回路１４を備えた基板１３が、製造プロセスの最終ステップとしてスタックされた構成の上部に設けられる。これは、インターフェース領域４を介したインターフェース部分１５への相互接続が、先行する製造ステップで薄膜デバイス１を配置した後に実現されることを示唆しており、場合によっては、コスト面と相互接続の作成が簡略化される面の両方で有利となる可能性がある。
【００３５】
図８ｂは、図８ａの実施形態にほぼ対応する実施形態を示す図であり、薄膜デバイス１が分離層１６によって相互に分離された状態で設けられ、さらにここでもスタック構造体内で位置をずらして配置されるため、基板１３に最も近い薄膜デバイス１はこれを完全に覆っておらず、基板の表面に向かって降りていく段を形成する。次いでここでも、スタック構造における段状部分の上にインターフェース領域４が設けられ、薄膜デバイス１相互間またはこれらと基板１３のインターフェース１５との間の相互接続４'は、スタック構造における段状部を覆って水平および垂直に延在する。
【００３６】
図９は、各独立薄膜デバイス１1、１2、１3が、４つの層Ｓ1〜Ｓ4として示される多数の副層によってどのように構成されるかを、かなり概略的に示す図である。水平方向の電気的相互接続は、この副層内の薄膜材料を変化させることによって、副層Ｓの一体化部分として作成することが可能であり、それに対応して、垂直方向の導電性相互接続は、薄膜における導電性材料部分を整合させることによって、複数の副層Ｓを貫通して作成することができる。特定条件下では、斯かる導電性または半導電性構造体を、すでに形成された薄膜スタックにその状態で形成することが可能であるか、または、各独立副層Ｓに個別に形成することが可能であり、その後、これを積層するか、または他の方法で薄膜デバイス１を形成するスタックに接合する。本出願人によるＰＣＴ／ＮＯ９９／０００２３（その記載ないようを本明細書に援用する）では、たとえば光放射または粒子放射などの放射によって、スタックされた薄膜デバイス内に３次元の導電性および半導電性の構造体を作成するために、水平および垂直の導電性構造物を元の位置に生成する方法について論じている。ただし、こうした構造体の生成は、特別な発生器／変調器デバイスを使用し、電界を独立副層Ｓをパターン化するために空間的に変調して印加することによっても実行することが可能であり、こうしたことについては、本出願人によるＰＣＴ／ＮＯ９９／０００２２（その記載ないようを本明細書に援用する）で論じられている。
【００３７】
本発明による装置は、図１０に、その主要構成要素内で分解して示されており、３つの薄膜デバイス１1、１2、１3および薄膜デバイスの縁部分（側辺寄りの部分）に設けられたインターフェース領域４が備えられている。図１０の装置は、図視されていない能動電子回路およびインターフェース１５を備え、装置全体に対するＩ／Ｏインターフェース１２も形成している基板１３を使用して図示されている。この種の基板１３を本発明による装置に使用することは無条件であるが、薄膜デバイス１をスタックした構成も全く同様に、たとえば箔状の材料またはシリコンなどの硬質材料で形成された受動キャリア基板上のみに提供することが可能である。
【００３８】
図１０の実施形態は、前述の国際特許出願ＰＣＴ／ＮＯ９８／００１８５に示された、対応する実施形態と同様の特徴を有する。この特許出願では、本発明による装置で使用するのに好適な、より詳細なマトリックス・アドレス指定可能メモリ手段が開示されており、スタックされた薄膜層内に３次元位相によって回路を実現する方法も開示されている。これにより、薄膜技術で、例えば当該のダイオード、トランジスタ、相補型トランジスタ回路、および論理ゲートを実現することが可能であるが、それらについては本明細書で詳細に論じない。独立薄膜デバイス内では、メモリを多数のメモリ・タイプ、すなわちＲＡＭ、ＲＯＭ、ＷＯＲＭ、ＥＲＡＳＡＢＬＥ、またはＲＥＷＲＩＴＥＡＢＬＥ、あるいはこうしたメモリを組み合わせたもののうちの、１以上として構成することができることも理解されよう。これについても、前述の特許出願で詳細に開示されているため、本明細書ではこれ以上説明しないものとする。
【００３９】
本明細書による装置における各薄膜デバイス１は、スタック構造体にするための接合を実行する前に、専用分離層１６上に設けることができる。薄膜デバイス１における独立副層の厚さは、１μｍよりもかなり下、たとえば０．１μｍまで薄くすることが可能であるが、これはすなわち、キャリア基板または基板上に設けられる、分離層１６に容易に対応できる薄膜デバイス１と合わせて、たとえば厚さ２０μｍの構成要素を構成する場合、１００を超える副層を含むことが可能であって、薄膜技術で比較的複雑な電子回路を実現するのに十分であり、同時に各メモリ領域３に何十もの独立メモリ３’を積み重ねできることを示唆している。大きさが１μｍ2のメモリ・セルを使用すると、たとえば１ｃｍ2の単一のメモリは、この種のメモリ・セルを１０8個含むことが可能であり、したがって、少なくとも１０8ビットを格納することができる。たとえばクレジット・カード・サイズの薄膜デバイスであれば、こうした独立メモリを４０個含むことになり、したがって０．５Ｇバイトを格納する。たとえばＰＣＭＣＩＡのような厚さ３ｍｍのカードとして提供可能な装置の場合、１００個のスタックされた薄膜デバイスを含むことが可能であり、この装置には、形態要因によって与えられる条件の範囲内で、５０Ｇバイトを格納できることがわかろう。各薄膜デバイスの表面積をより効率よく活用する、すなわちメモリ領域３の面積を大きくすることによって、また個々のメモリ・セルの大きさは小さくすることによって、少なくとも０．２５μｍ×０．２５μｍサイズまで小さくすることは現実的であると思われるので、さらに大きな記憶容量を得ることができる。この場合、単刀直入に言えば、記憶容量は８００Ｇバイトまで上げることが可能であり、したがってこのように本発明により実現される装置は、現在ほとんどのパーソナル・コンピュータまたはワークステーションで使用可能な大容量記憶デバイスまたはハードディスクに代わるものとなる可能性がある。
【００４０】
所与のデータ記憶密度に従った条件の下では、装置の形態要因、面積、および厚さによって合計のデータ記憶密度が与えられることになる。基本的および実際的に、設計記憶容量の増大化は、十分な数の薄膜デバイスを使用することによって実施される。たとえば、本発明による装置をＰＣＭＣＩＡカード・タイプ３に一体化した場合、このカードの従来のハードディスク・メモリに代わるものとなることができる。所与の標準が寸法に関する制約を設けていない場合、本発明による装置は、たとえばパーソナル・コンピュータにおける既存のハードディスク・ソリューションに代わるものとなることが可能であり、好適に増大化してＴバイト範囲の大規模記憶容量を提供することができる。
【００４１】
最終的に、本発明による装置が平面的なスタック構造で実現された場合であっても、そのスタック構造体が逸脱した幾何図形的配列によって形成されていることも考えられる点に注目されたい。薄膜が柔軟性材料によって形成され、能動回路を備えた無機半導体に基づいた基板は使用されていないが、たとえば箔状材料形態の柔軟なキャリア基板のみが使用されている場合、用途によって有利であれば、たとえば装置全体を円筒形または管状の構成に巻き上げられることが考えられる。どのような場合でも、柔軟性材料によって実現された本発明による装置は、平面性または剛性に関する要件を避けることのできる他の物体に組み込むことが可能であり、したがって、従来のコンピュータ技術の範囲とは全く異なる環境で応用例を実施する場合に使用可能であることが明白である。
【図面の簡単な説明】
【図１ａ】  本発明による装置で使用される薄膜デバイスの平面図である。
【図１ｂ】  図１ａに示す第１実施形態である薄膜デバイスの第１の実施形態で、線Ａ−Ａに沿う断面図である。
【図１ｃ】  図１ａに示す第２実施形態である薄膜デバイスの第２の実施形態で、線Ａ−Ａに沿う断面図である。
【図２ａ】  本発明による装置で使用される、第３実施形態である薄膜デバイスの第３の実施形態の平面図である。
【図２ｂ】  図２ａに示す薄膜デバイスの線Ｂ−Ｂに沿う断面図である。
【図３ａ】  本発明による装置で使用される、第４実施形態である薄膜デバイスの第４の実施形態を示す図である。
【図３ｂ】  図３ａに示す薄膜デバイスの線Ｃ−Ｃに沿う断面図である。
【図３ｃ】  図３ａに示す薄膜デバイスの線Ｄ−Ｄに沿う別他の断面図である。
【図４】  図１〜図３のうちの１つの薄膜デバイスに使用される、マトリックス・アドレス指定可能メモリの例の模式的概略斜視図である。
【図５ａ】  図１〜図３のうちの１つに示されるような薄膜デバイスの能動電子回路に接続された、図４のマトリックス・アドレス指定可能メモリの平面図である。
【図５ｂ】  図５ａに示すのメモリで線Ｅ−Ｅに沿う概略断面図である。
【図６ａ】  本発明による装置の第１の実施形態を示す図である。
【図６ｂ】  本発明による装置の第２の実施形態を示す図である。
【図６ｃ】  本発明による装置の第３の実施形態を示す図である。
【図７】  本発明による装置の第４の実施形態を示す図である。
【図８ａ】  本発明による装置の第５の実施形態の変形を示す図である。
【図８ｂ】  本発明による装置の第５の実施形態の変形を示す図である。
【図９】  薄膜技術で副層を接合して、本発明で使用される薄膜デバイスにすること、および幾つかの斯かる薄膜デバイスを接合して本発明による装置にする様子を示す模式図である。
【図１０】  本発明による装置の好適例を、その主要構成要素に分解した模式図である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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