(57)【特許請求の範囲】
【請求項１】
平坦化された第１のベース基板の主面上に、均一な厚みを有する剥離層を形成する剥離層形成工程と、
上記第１のベース基板の剥離層上に絶縁層を形成するとともに、この絶縁層内に所定の回路パターンを形成してなる単位配線層を形成する単位配線層形成工程と、
上記単位配線層の表面を平坦化する平坦化処理工程と、
平坦化された上記単位配線層上に絶縁層を形成するとともに、この絶縁層内に所定の回路パターンを形成しかつその表面に平坦化処理が施された単位配線層をビア−オン−ビア構造によって互いに層間接続して順次多層に形成する多層配線部形成工程と、
上記多層配線部の最上層単位配線層の主面に少なくとも１個以上の第１の半導体チップを実装する半導体チップ実装工程と、
上記最上層単位配線層の主面に上記第１の半導体チップを封止する第１の封止樹脂層を形成する封止樹脂層形成工程と、
上記第１の半導体チップまで研磨する研磨処理を上記第１の封止樹脂層に施す第１研磨工程とを経て、
その配線長を短縮化したマルチチップ回路モジュールを製造するマルチチップ回路モジュールの製造方法において、
上記単位配線層形成工程が、上記最上層単位配線層の接続端子部に第１の接続端子を形成する第１接続端子形成工程を有するとともに、上記第１研磨工程が、上記第１の封止樹脂層を研磨して上記第１の半導体チップと上記第１の接続端子を露出させる工程であり、
上記第１研磨工程の後段工程として、上記最上層単位配線層の主面上に平坦な主面上に剥離層を形成した第２のベース基板を接合する第２ベース基板接合工程と、上記最下層単位配線層から上記剥離層を介して上記第１のベース基板を剥離する第１ベース基板剥離工程と、上記最下層単位配線層の接続端子部に第２の接続端子を形成する第２接続端子形成工程と、少なくとも１個の第２の半導体チップを実装する第２半導体チップ実装工程と、上記最下層単位配線層の上記第２の接続端子と上記第２の半導体チップとを封止する第２の封止樹脂層を形成する第２封止樹脂形成工程と、上記第２の封止樹脂層を研磨することによって上記第２の半導体チップと上記第２の接続端子を露出させる第２研磨工程とが施され、
上記第２研磨工程の後段工程として、上記最上層単位配線層から上記剥離層を介して上記第２のベース基板を剥離する第２ベース基板剥離工程とが施されることにより、
上記多層配線部の表裏主面にそれぞれ薄型化された第１の半導体チップ及び第２の半導体チップが、配線長を短縮されて搭載されてなるマルチチップ回路モジュールを製造することを特徴とするマルチチップ回路モジュールの製造方法。
【請求項２】
上記最上層単位配線層の第１の接続端子と最下層単位配線層の第２の接続端子とを接合して多数個を積層接続する積層工程とを施すことにより多層マルチチップ回路モジュールを製造することを特徴とする請求項１に記載のマルチチップ回路モジュールの製造方法。
【請求項３】
上記第２のベース基板を熱伝導率が大きな基材によって形成するとともに上記最上層単位配線層に残し、この第２のベース基板に上記第２の半導体チップから発生する熱を放熱する放熱部材を実装する工程を施すことを特徴とする請求項１に記載のマルチチップ回路モジュールの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＩＣやＬＳＩ等の半導体チップを搭載するとともにこれらを接続する回路パターンや入出力端子等が形成されたマルチチップ回路モジュールの製造方法に関する。
【０００２】
【従来の技術】
例えばパーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種デジタル電子機器には、各種のＩＣ素子やＬＳＩ素子等の半導体チップを搭載したマルチチップ回路モジュールが備えられている。各種デジタル電子機器においては、回路パターンの微細化、ＩＣパッケージの小型化や集積規模の飛躍的向上、多ピン化或いは実装方法の改善等によってマルチチップ回路モジュールの小型化、高機能化が図られることによって、小型軽量化或いは薄型化が図られるとともに高性能化、高機能化、多機能化、高速処理化等が図られている。
【０００３】
マルチチップ回路モジュールには、例えばロジック機能とメモリ機能或いはアナログ機能とデジタル機能等のように異なる機能を混載したいわゆるシステムＬＳＩを構成したものもある。マルチチップ回路モジュールには、各プロセスの機能ブロックを個別の半導体チップとして製造し、これら半導体チップを同一基板上に実装したいわゆるマルチチップ回路モジュールを構成したものもある。
【０００４】
ところで、マルチチップ回路モジュールにおいては、さらに性能向上を図るためにはマイクロプロセッサやメモリチップ間の信号配線の高速化、高密度化がネックとなっており、また配線遅延の問題に対する対応も図らなければならない。マルチチップ回路モジュールにおいては、各素子（チップ）内でＧＨｚを超えるクロック周波数の実現が図られても、チップ間での配線による信号遅延や反射等の問題のためにクロック周波数を一桁単位で下げなければならない。また、マルチチップ回路モジュールにおいては、信号配線の高速化、高密度化を図ることにより、例えば電磁妨害雑音（EMI:electoromagnetic interfefence）や電磁整合（EMC:electoromagnetic compatibility）の対策も必要となる。したがって、マルチチップ回路モジュールにおいては、チップ技術ばかりでなく、パッケージやボード等の実装技術を含めたシステム技術として全体で高集積化や高性能化を図る必要がある。
【０００５】
従来例として図３８に示したマルチチップ回路モジュールは、インタポーザ１０１の主面１０１ａ上に複数個の半導体チップ１０２Ａ、１０２Ｂを搭載してなるフリップチップ型のマルチチップ回路モジュール１００である。マルチチップ回路モジュール１００は、インタポーザ１０１の表裏主面１０１ａ、１０１ｂに図示を省略するがそれぞれ適宜の回路パターンやランド、入出力端子等が形成されている。マルチチップ回路モジュール１００は、インタポーザ１０１の主面１０１ａに各半導体チップ１０２を所定のランド１０３上にそれぞれフリップチップ接続して搭載するとともに、アンダフィル１０４によって接続部位を被覆してなる。マルチチップ回路モジュール１００には、インタポーザ１０１の主面１０１ｂに形成したランドにそれぞれはんだボール１０５が搭載されており、例えばマザー基板等に載置した状態でリフローはんだ処理を施してはんだボール１０５を溶融・固化することにより実装される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したように従来のマルチチップ回路モジュール１００は、複数個の半導体チップ１０２がインタポーザ１０１の主面１０１ａに横並び状態に配列して実装されるが、各半導体チップ１０２間を接続する配線がインタポーザ１０１側に形成される回路パターンによって制約を受ける。マルチチップ回路モジュール１００は、装置の多機能化、高速化等に伴って多くの半導体チップ１０２を備えるようになりますます多くの配線数が必要となっている。マルチチップ回路モジュール１００は、一般的な基板製造技術で製造されるインタポーザ１０１に形成する配線パスのピッチが、製造条件等の制約によって最小でも約１００μｍ程度と大きいことから、複数の半導体チップ１０２間で多くの接続を行う場合に大きな面積或いは多層化されたインタポーザ１０１を必要とするといった問題があった。
【０００７】
マルチチップ回路モジュール１００においては、多層化されたインタポーザ１０１を用いる場合に、ビアを介しての層間接続や各半導体チップ１０２間の接続が行われるが、加工条件からその孔径が最小でも約５０μｍ程度であり、さらにランド径も最小で約５０μｍ程度であるために大型のインタポーザ１０１を必要とするといった問題があった。マルチチップ回路モジュール１００は、このために各半導体チップ１０２間を接続するインタポーザ１０１に形成される配線パスが長くなるとともに多くのビアが形成され、Ｌ・Ｃ・Ｒ成分が大きくなるといった問題があった。
【０００８】
マルチチップ回路モジュール１００は、インタポーザ１０１の一方主面に複数個の半導体チップ１０２を実装するとともに、他方主面がマザー基板等に実装するための実装面とされて多数個の接続用バンプが形成される。したがって、マルチチップ回路モジュール１００は、実装面側に半導体チップ１０２や他の電子部品等が実装されない片面実装型として構成されるために、半導体チップ１０２の周辺回路の取り込みや高密度実装化が困難であるといった問題があった。
【０００９】
したがって、本発明は、微細かつ高密度の回路パターンを多層配線部内に高精度に形成しかつ薄型化と半導体チップの配線長の短縮化を図り、高速処理化や信頼性の向上を図ったマルチチップ回路モジュールの製造方法を提供することを目的に提案されたものである。
【００１０】
【課題を解決するための手段】
上述した目的を達成する本発明にかかるマルチチップ回路モジュールの製造方法は、平坦化された第１のベース基板の主面上に、均一な厚みを有する剥離層を形成する剥離層形成工程と、上記第１のベース基板の剥離層上に絶縁層を形成するとともに、この絶縁層内に所定の回路パターンを形成してなる単位配線層を形成する単位配線層形成工程と、上記単位配線層の表面を平坦化する平坦化処理工程と、平坦化された上記単位配線層上に絶縁層を形成するとともに、この絶縁層内に所定の回路パターンを形成しかつその表面に平坦化処理が施された単位配線層をビア−オン−ビア構造によって互いに層間接続して順次多層に形成する多層配線部形成工程と、上記多層配線部の最上層単位配線層の主面に少なくとも１個以上の第１の半導体チップを実装する半導体チップ実装工程と、上記最上層単位配線層の主面に上記第１の半導体チップを封止する第１の封止樹脂層を形成する封止樹脂層形成工程と、上記第１の半導体チップまで研磨する研磨処理を上記第１の封止樹脂層に施す第１研磨工程とを経て、その配線長を短縮化したマルチチップ回路モジュールを製造するマルチチップ回路モジュールの製造方法において、上記単位配線層形成工程が、上記最上層単位配線層の接続端子部に第１の接続端子を形成する第１接続端子形成工程を有するとともに、上記第１研磨工程が、上記第１の封止樹脂層を研磨して上記第１の半導体チップと上記第１の接続端子を露出させる工程であり、上記第１研磨工程の後段工程として、上記最上層単位配線層の主面上に平坦な主面上に剥離層を形成した第２のベース基板を接合する第２ベース基板接合工程と、上記最下層単位配線層から上記剥離層を介して上記第１のベース基板を剥離する第１ベース基板剥離工程と、上記最下層単位配線層の接続端子部に第２の接続端子を形成する第２接続端子形成工程と、少なくとも１個の第２の半導体チップを実装する第２半導体チップ実装工程と、上記最下層単位配線層の上記第２の接続端子と上記第２の半導体チップとを封止する第２の封止樹脂層を形成する第２封止樹脂形成工程と、上記第２の封止樹脂層を研磨することによって上記第２の半導体チップと上記第２の接続端子を露出させる第２研磨工程とが施され、上記第２研磨工程の後段工程として、上記最上層単位配線層から上記剥離層を介して上記第２のベース基板を剥離する第２ベース基板剥離工程とが施されることにより、上記多層配線部の表裏主面にそれぞれ薄型化された第１の半導体チップ及び第２の半導体チップが、配線長を短縮されて搭載されてなるマルチチップ回路モジュールを製造することを特徴とする。
【００１１】
上述した工程を備えるマルチチップ回路モジュールの製造方法によれば、各単位配線層が平坦化処理を施こされており下層単位配線層上に上層の単位配線層をビア−オン−ビア構造によって積層形成して多層配線部が形成されることから、各半導体チップ間における大容量、高速、高密度バスに対応した微細かつ高密度の回路パターンを構成する高精度の多層配線部を有して各半導体チップ間の配線長の短縮化を図ったマルチチップ回路モジュールが製造される。マルチチップ回路モジュールの製造方法によれば、剥離工程を施されて多層配線部から厚みを有するベース基板が剥離されるとともに封止樹脂層に研磨処理が施こされて半導体チップが研磨されることによって、大幅に薄型化されたマルチチップ回路モジュールが製造される。マルチチップ回路モジュールの製造方法によれば、剛体部を構成するベース基板を有していないが多層配線部上に形成された封止樹脂層と研磨された半導体チップとが剛体部を構成することによりマザー基板等への実装のための取扱いも従来とほぼ同様にして行われる薄型化されたマルチチップ回路モジュールが製造される。
【００１２】
マルチチップ回路モジュールの製造方法によれば、第１のベース基板が剥離された多層配線部の第１の主面側にも研磨されて薄型化された半導体チップが搭載され、接続端子が設けられることで、多層配線部の表裏主面にそれぞれ接続端子と薄型化された半導体チップを実装し小型化、薄型化が図られるとともに高精度で多機能化が図られたマルチチップ回路モジュールが製造される。マルチチップ回路モジュールの製造方法によれば、多層配線部を挟んで両面に実装された各半導体チップ間が、多層配線部内に形成された微細で高密度の回路パターンを介して最短で接続されることによって伝送される信号の減衰が低減されるとともに信号遅延が最小限とされたマルチチップ回路モジュールが製造される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。本発明の製造方法により製造されるマルチチップ回路モジュール（以下、単に回路モジュールと略称する）１は、例えば情報通信機能やストレージ機能等を有して、パーソナルコンピュータ、携帯電話機或いはオーディオ機器等の各種電子機器に搭載され、或いはオプションとして挿脱される超小型通信機能モジュール体の高周波回路を構成する。回路モジュール１は、詳細を省略するが、送受信信号からいったん中間周波数に変換するようにしたスーパーへテロダイン方式による高周波送受信回路部或いは中間周波数への変換を行わずに情報信号の送受信を行うようにしたダイレクトコンバージョン方式による高周波送受信回路部等が形成されてなる。
【００１４】
回路モジュール１は、図１に示すように、第１の主面２ａにインタポーザ３上に実装するための多数個の実装用バンプ４が形成された多層配線部２と、この多層配線部２の第２の主面２ｂに形成された多数個の半導体実装用バンプ５を介して搭載された複数個（図では２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これら半導体チップ６を封止する封止樹脂層７とから構成される。回路モジュール１は、多層配線部２が、詳細を後述する工程を経て第１層単位配線層８、すなわち、最下層単位配線層の主面上に第２層単位配線層９を積層形成し、以下第２層単位配線層９の主面上に第３層単位配線層１０乃至第５層単位配線層１２が順次積層形成さることによって例えば５層構造によって構成されている。
【００１５】
回路モジュール１は、多層配線部２が、第１層単位配線層８乃至第５層単位配線層１２の全層或いは上下層や複数層を貫通する適宜のビア１３によって所定の層間接続がなされてなる。回路モジュール１は、詳細を後述するように多層配線部２の各単位配線層に、下層単位配線層のビア上に上層単位配線層のビアを直接形成するいわゆるビア−オン−ビア（Via-on-Via）構造が備えられている。回路モジュール１は、インタポーザ３に実装されることによってこのインタポーザ３側の回路部から多層配線部２に所定の信号や電源の供給が行われる。
【００１６】
したがって、回路モジュール１は、インタポーザ３と多層配線部２の第２の主面２ｂ上に実装された各半導体チップ６とがビア１３を介して直接接続されることによって配線長の短縮化が図られてなる。回路モジュール１は、インタポーザ３と各半導体チップ６との間の伝送信号の減衰が低減されるとともに、信号遅延を最小限とした接続が行われる。
【００１７】
回路モジュール１は、詳細を後述するように半導体チップ６と封止樹脂層７とに研磨処理を施して薄型化することにより、全体の薄型化が図られている。回路モジュール１は、詳細を後述するように多層配線部２が、平坦な主面を有する剥離層２１を設けた第１のベース基板２０上に第１層単位配線層８乃至第５層単位配線層１２が積層形成される。第１のベース基板２０は、所定の工程を経た後に多層配線部２が剥離層２１を介して剥離される。第１のベース基板２０は、必要に応じて再利用される。
【００１８】
回路モジュール１は、多層配線部２が、詳細を後述するように第１層単位配線層８乃至第５層単位配線層１２をそれぞれの主面に平坦化処理を施し、平坦化された主面上に上層の単位配線層がそれぞれ積層形成されてなる。したがって、回路モジュール１は、各単位配線層がその回路パターンを高精度にかつ高密度化に形成されるとともに、薄型化が図られてなる。回路モジュール１は、多層配線部２が薄型化されることによって、各半導体チップ６の配線長がさらに短縮化されてなる。
【００１９】
回路モジュール１には、多層配線部２内に、薄膜技術や厚膜技術によってキャパシタ素子１４や抵抗体素子１５或いはインダクタ素子１６が成膜形成されてなる。キャパシタ素子１４は、例えばデカップリングキャパシタやＤＣカット用のキャパシタであり、タンタルオキサイト（ＴａＯ）膜により構成される。なお、キャパシタ素子１４は、例えば窒化タンタル（ＴａＮ）膜により構成することも可能である。抵抗体素子１５は、例えば終端抵抗用の抵抗体であり、窒化タンタル膜により構成される。回路モジュール１は、上述したように第１層単位配線層８乃至第５層単位配線層１２がそれぞれ表面に平坦化処理を施された下層の単位配線層上に積層形成されることから、高精度のキャパシタ素子１４や抵抗体素子１５或いはインダクタ素子１６の形成が可能となる。回路モジュール１は、従来チップ部品によって対応していたキャパシタや抵抗体を多層配線部２内に薄膜形成することにより、極めて小型でかつ高性能の受動素子の搭載が可能である。
【００２０】
回路モジュール１は、詳細を後述するように各単位配線層が、それぞれ絶縁層と、この絶縁層に形成された上述した各素子を含む回路パターンとからなる。回路モジュール１は、回路パターンが絶縁層に導電性に優れたＣｕめっきを施して形成されてなる。回路モジュール１は、各単位配線層が、回路パターンの対応部位を微細な凹溝によって形成した後に表面全体にＣｕめっきを施し、めっき層とともに絶縁層を研磨して主面の平坦化が行われる。各単位配線層には、絶縁層の所定の位置に予めビアホールが形成されており、Ｃｕめっきを施すことによりビアホール内にもＣｕめっき層が形成されて層間接続用のビア１３が形成される。
【００２１】
以上のように構成された回路モジュール１は、第１のベース基板２０上に第１層単位配線層８乃至第５層単位配線層１２を積層して上述した多層配線部２を形成する多層配線部形成工程と、この多層配線部２上に半導体チップ６を実装する半導体チップ実装工程と、半導体チップ６を封止樹脂層７によって封止する封止樹脂層形成工程とを経て製造される。さらに、回路モジュール１は、半導体チップ６と封止樹脂層７とを同時に研磨する研磨工程と、第１のベース基板２０から多層配線部２を剥離する剥離工程とを経て製造される。
【００２２】
回路モジュール１は、第１のベース基板２０の剥離工程の前工程として表面研磨された封止樹脂層７上に第２のベース基板４０が接合され、この第２のベース基板４０を支持基板として後処理工程が施される。回路モジュール１は、詳細を後述する各工程を経て製造されることにより、従来の配線基板の製造工程に採用される印刷法や湿式エッチング法等と比較して面積サイズを約１／１０程度まで縮小することが可能とされるとともに、使用限界周波数帯域を２０ＧＨｚまで高めた高周波回路の製造を可能とする。
【００２３】
回路モジュール１は、多層配線部２を構成する第１層単位配線層８乃至第５層単位配線層１２が例えば５μｍ程度の厚みを以って形成することが可能であることから、多層配線部２の全体の厚みも数十μｍ程度までに押さえることが可能となる。回路モジュール１は、半導体チップ６も精密かつ最大限に研磨して１００μｍ程度の厚みとすることが可能であることから、大幅な薄型化が図られるようになる。回路モジュール１は、ビア径も数μｍと微小かつ精密に形成することが可能であるとともに、回路パターンも数μｍレベルと非常に微細に形成することが可能である。回路モジュール１は、平坦化されて多層に形成された第１層単位配線層８乃至第５層単位配線層１２を備えることで、例えば上下層をグランドで挟まれたマイクロストリップラインを形成する等のインピーダンス制御された回路パターンを容易に形成することが可能である。
【００２４】
回路モジュール１の製造工程においては、図２に示した第１のベース基板２０が供給される。第１のベース基板２０は、耐熱特性や耐薬品特性を有し、高精度の平坦面の形成が可能であるとともに機械的剛性を有する例えばＳｉ基板やガラス基板、石英基板等の基板材によって形成される。第１のベース基板２０は、かかる基板材を用いることによって、後述するスパッタリング処理時の表面温度の上昇に対して熱変化が抑制され、またリソグラフ処理時の焦点深度の保持、マスキングのコンタクトアライメント特性の向上が図られるようにして高精度の回路モジュール１が製造されるようにする。なお、第１のベース基板２０は、上述した基板材ばかりでなく平坦化処理を施された他の適宜の基板材を用いてもよい。
【００２５】
第１のベース基板２０は、研磨処理を施して主面２０ａが高精度の平坦面として構成されてなり、この主面２０ａ上に剥離層２１が成膜形成される。剥離層２１は、例えばスパッタリング法や化学蒸着法（CVD:Chemical Vapor Deposition）等によって第１のベース基板２０の主面２０ａ上に１０００単位程度の均一な厚みを有して全面に亘って形成された銅やアルミニウム等の金属薄膜層２２と、この金属薄膜層２２上に例えばスピンコート法等によって１μｍ〜２μｍ程度の厚みを有して全面に亘って形成されたポリイミド樹脂等の樹脂薄膜層２３からなる。剥離層２１は、後述する剥離工程において、第１層単位配線層８を剥離面として多層配線部２が第１のベース基板２０から剥離されるようにする。
【００２６】
第１層単位配線層８の製造工程は、第１のベース基板２０の剥離層２１上に第１の絶縁層２４を成膜形成する工程を第１の工程とする。第１の絶縁層２４は、低誘電率で低いＴａｎδ、すなわち高周波特性に優れかつ耐熱特性や耐薬品特性を有する、例えばポリイミド、ベンゾシクロブテン（ＢＣＢ）、液晶ポリマ（ＬＣＰ）、ポリノルボルネン（ＰＮＢ）、ビスマレイドトリアジン（ＢＴ−レジン）、ポリフェニールエチレン（ＰＰＥ）或いはエポキシ樹脂やアクリル系樹脂等の絶縁性誘電材料が用いられる。なお、第１の絶縁層２４は、上述した特性を有する適宜の絶縁材によって成膜形成される。
【００２７】
第１の絶縁層２４は、図３に示すように剥離層２１上にビアの対応部位を開口部２４ａとして残して上述した液状の絶縁材を用いて均一な厚みに成膜形成される。第１の絶縁層２４は、具体的には液状の絶縁材を剥離層２１上に、塗布均一性、厚み制御性が保持される例えばスピンコート法、カーテンコート法、ロールコート法或いはディップコート法等によって塗布して均一な厚みの全面絶縁層を成膜形成した後に、パターニング処理が施されて形成される。第１の絶縁層２４は、感光性の絶縁材を用いた場合には、全面絶縁層に例えばフォトリソグラフィ技術によるパターニング処理を施して形成される。第１の絶縁層２４は、非感光性の絶縁材を用いた場合には、全面絶縁層に例えばフォトリソグラフィ技術とドライエッチング処理或いはレーザ加工によるパターニング処理を施して形成される。
【００２８】
第１層単位配線層８の製造工程は、第１の絶縁層２４に第１の回路パターン２５を形成するためにエッチング処理を施す工程を第２の工程とする。第１の絶縁層２４には、図４に示すように第１の回路パターン２５に対応して所定の開口部２６ａが形成されたエッチングマスク２６が位置決めされて接合される。エッチング処理としては、例えば酸素プラズマによる方向性イオンエッチング法（RIE:Reactive Ion Etching）等のドライエッチングが施されて、図５に示すように第１の絶縁層２４に第１の回路パターン２５に対応した配線溝２７が形成される。各配線溝２７は、剥離層２１上に第１の絶縁層２４の一部を残す深さを以って凹設されてなる。
【００２９】
第１層単位配線層８の製造工程は、上述した工程を経て配線溝２７が形成された第１の絶縁層２４に金属めっき処理を施す工程を第３の工程とする。第１の回路パターン２５は、例えば回路モジュール１においてグランドや電源部を構成する場合にはある程度の厚みを有することが好ましく、金属めっき処理によって厚膜形成してもよい。金属めっき処理は、電解めっき或いは無電解めっきのいずれであってもよく、図６に示すように配線溝２７を含む第１の絶縁層２４の全面及びその開口部２４ａを介して露出された剥離層２１上までの全域に亘って所定の厚みを有する金属めっき層２８を形成する。金属めっき処理は、電解めっきによって金属めっき層２８を形成する場合に、剥離層２１が電圧印加電極として作用する。金属めっき処理は、導電率に優れた銅めっき層２８を形成する銅めっきによって行われる。
【００３０】
第１層単位配線層８の製造工程は、銅めっき層２８を研磨して表面を平坦化する工程を第４の工程とする。平坦化処理は、銅めっき層２８と第１の絶縁層２４の一部を研磨することによって、図７に示すように第１層単位配線層８の表面８ａを精度の高い平坦面に形成する。研磨工程は、材質を異にする第１の絶縁層２４と銅めっき層２８とに同時に研磨を施すことから、例えば化学−機械研磨方法（CMP:Chemical-Mechanical Polishing）が用いられる。ＣＭＰは、銅めっき層２８の研磨レートを大きくするような研磨の大きな選択性を有しており、高精度の平坦性を有する研磨面を構成する。
【００３１】
第１層単位配線層８は、上述したように第１の絶縁層２４に配線溝２７が凹設され、全面に亘って成膜形成した銅めっき層２８を第１の絶縁層２４が露出するまでＣＭＰ処理を施すことにより、平坦化された第１の回路パターン２５が形成される。第１層単位配線層８は、図７に示すようにビアに対応する開口部２４ａにも銅めっきが充填されることにより層間接続ビア１３が同時に形成される。第１層単位配線層８は、この層間接続ビア１３の表面も高精度に平坦化されることから、後述する各単位配線層製造工程を経てその上部に上層の第２単位配線層９乃至第５単位配線層１２の層間接続ビアを直接形成することが可能となり、上述したようにビア−オン−ビア構造を構成する。ビア−オン−ビアは、第１の単位配線層８乃至第５単位配線層１２間を最短の配線長を以って接続することで、多層配線部２とインタポーザ３とを最短の配線長とする。
【００３２】
第１層単位配線層８には、素子形成工程が施されて、その表面８ａ上にキャパシタ素子１４と抵抗体素子１５とが成膜形成される。なお、素子形成工程においては、必要に応じてインダクタ素子も成膜形成するようにしてもよい。素子形成工程は、例えば陽極酸化ＴａＯキャパシタ素子１４及びＴａＮ抵抗体素子１５とを成膜形成する。素子形成工程は、例えばスパッタリング法やＣＶＤ法等によって、図８に示すように第１層単位配線層８の表面８ａ上に全面に亘って窒化タンタル（ＴａＮ）層３０を成膜形成する工程を第１の工程とする。
【００３３】
素子形成工程は、図９に示すようにＴａＮ層３０上に、キャパシタ素子１４の形成領域に対応して開口部３１ａが形成された素子形成用マスク３１を形成する工程を第２の工程とする。素子形成用マスク３１は、一般的なフォトレジスト材をＴａＮ層３０上にコーティングすることによって形成され、厚さが約１０μｍ以上に厚膜形成される。素子形成工程は、ＴａＮ層３０に陽極酸化処理を施すことにより、図１０に示すように第１の回路パターン２５の一部に形成されたキャパシタ素子１４の下電極上にＴａＯ層３２を形成する工程を第３の工程とする。陽極酸化処理は、例えばホウ酸アンモニウム溶液中でＴａＮ層３０をシードメタル材として５０Ｖ乃至２００Ｖ程度の電圧を印加することによって、素子形成用マスク３１の開口部３１ａに対応したＴａＮ層３０上にＴａＯ層３２を成膜形成する。ＴａＯ層３２は、キャパシタ素子１４の誘電体膜を構成する。
【００３４】
素子形成工程は、ＴａＮ層３０に所定のパターニング処理を施してキャパシタ素子１４と抵抗体素子１５とをパターン形成する工程を第４の工程とする。パターニング処理は、例えばＴａＮ層３０に必要なパターンに対応してマスキングを行い、フォトリソグラフィ技術によって不要なＴａＮ層３０を除去する。第１層単位配線層８には、図１１に示すようにその表面８ａ上にキャパシタ素子１４の形成領域に対応してＴａＯ層３２が形成されるとともに、抵抗体素子１５の形成領域に対応してＴａＮ層３０の一部が残されて抵抗体素子パターン３３が形成される。
【００３５】
素子形成工程は、図１２に示すようにキャパシタ素子１４の形成領域に対応した部位に、上部電極３４を形成する工程を第５の工程とする。上部電極形成工程は、例えばキャパシタ素子１４の形成領域に対応した部位を開口したマスキングを施した状態で、リフトオフ法によって銅層とニッケル層とからなる上部電極３４を形成する。なお、上部電極形成工程は、例えばウェットエッチング法によって上部電極３４を形成するようにしてもよい。素子形成工程においては、上述したように第１層単位配線層８の表面８ａ上にキャパシタ素子１４と抵抗体素子１５とが同時に成膜形成される。
【００３６】
回路モジュール１の製造工程においては、上述したように耐熱特性や耐薬品特性を有し高精度の平坦面を以って構成された第１のベース基板２０上に第１層単位配線層８を形成するとともに、この第１層単位配線層８に平坦化処理を施してなる。したがって、素子形成工程は、スパッタリング時の熱やエッチングの薬品等による影響を受けることなく、フォトリソグラフィ時の焦点深度やマスキング時のコンタクトアライメントが保持されて、第１層単位配線層８上に高精度のキャパシタ素子１４と抵抗体素子１５とが同時に成膜形成される。
【００３７】
素子形成工程は、上述した第１の工程乃至第５の工程に限定されものでは無く、例えばＴａＮ層３０を成膜形成した後に素子形成用マスク３１を用いずにキャパシタ素子１４と抵抗体素子１５とを同時に成膜形成することも可能である。素子形成工程においては、ＴａＮ層３０を成膜形成した第１層単位配線層８に対して陽極酸化処理を施すことにより、図１３に示すようにＴａＮ層３０上に全面に亘って所定の厚みを有するＴａＯ層３５を成膜形成する。素子形成工程においては、ＴａＮ層３０とＴａＯ層３５に対して所定のパターニング処理を施すことによって、図１４に示すようにキャパシタ素子１４の上電極３４を形成することによって、キャパシタ素子１４と抵抗体素子１５とを同時に成膜形成する。なお、抵抗体素子１５は、ＴａＯ膜付のＴａＮ層３０によって構成される。
【００３８】
素子形成工程は、後述する各単位配線層内にキャパシタ素子１４と抵抗体素子１５とが存在しない場合には、これら素子をそれぞれ独自の工程によって成膜形成することは勿論である。キャパシタ素子１４は、誘電体層を例えばスパッタリング法やＣＶＤ法等によって回路パターン上に直接薄膜形成するようにしてもよい。また、抵抗体素子１５も、例えば回路パターンの形成部位にＴａＮやＴａ或いはＮｉ−Ｃｒ、ＲｕＯ２等の抵抗体素子形成材料をフォトリソグラフィ技術、スパッタリング法或いはＣＶＤ法等によって、キャパシタ素子１４と別工程により成膜形成される。
【００３９】
回路モジュール１の製造工程においては、上述した第１層単位配線層８の製造工程と同様に、第２の絶縁層形成工程−エッチング工程−配線溝形成工程−めっき工程−平坦化工程とを経て第２層単位配線層９が積層形成される。キャパシタ素子１４と抵抗体素子１５は、第２層単位配線層９を構成する第２の絶縁層３６によって被覆される。第２の絶縁層３６は、配線溝が形成されるとともに平坦化工程によるＣＭＰ処理が施されるが、キャパシタ素子１４や抵抗体素子１５が配線溝や表面に露出されずに被覆状態を保持される厚みを以って形成される。第２層単位配線層９にも、第２の回路パターンの一部にキャパシタ素子１４Ｂと抵抗体素子１５Ｂとが成膜形成されるとともに、凹設したスパイラルパターンにめっき処理を施してなるインダクタ素子１６Ｂが形成されている。
【００４０】
多層配線部２の製造工程においては、第２層単位配線層９の平坦化された表面上に上述した各工程を経て第３層単位配線層１０が積層形成されるとともに、以下第３層単位配線層１０上に第４層単位配線層１１が積層形成され、第４層単位配線層１１上に第５層単位配線層１２が積層形成されることによって、図１５に示すように第１のベース基板２０上に５層の単位配線層からなる多層配線部２が構成される。
【００４１】
多層配線部２には、第３層単位配線層１０の第３の回路パターン内にキャパシタ素子１４Ｃと抵抗体素子１５Ｃとが成膜形成されている。多層配線部２には、第４層単位配線層１１の第４の回路パターン内にインダクタ素子１６Ｄが形成されるとともに、キャパシタ素子１４Ｄと抵抗体素子１５Ｄとが成膜形成されている。第５層単位配線層１２は、その表面１２ａが多層配線部２の第２の主面２ｂを構成し、第５の回路パターンが絶縁層と同一面を構成して形成されている。多層配線部２には、第５層単位配線層１２の第５の回路パターン内に後述する実装工程により半導体チップ６を実装するための多数個の電極パッド３７や他の電子部品或いは他のモジュールとの接続等を行うための接続端子部３８が形成されている。
【００４２】
多層配線部２の製造工程においては、上述したように平坦化処理を施した下層の単位配線層の表面上に上層の単位配線層を積層形成することから、下層の回路パターンの厚みが累積して上層に形成される単位配線層に影響を及ぼすことは無く、反りやうねり或いは凹凸の無い第５層単位配線層１２が形成される。したがって、多層配線部２の製造工程においては、さらに多層の単位配線層を備えた多層配線部２を、高精度にかつ薄型化を図って形成することを可能とする。多層配線部２の製造工程においては、第５層単位配線層１２が、第４層単位配線層１１の平坦化処理を施した表面１１ａ上に積層形成されることから狭ピッチ化を図った電極パッド３７を高精度に形成することを可能とする。なお、多層配線部２の製造工程においては、電極パッド３７と接続端子部３８とに対して例えば無電解ニッケル／銅メッキを施して端子形成が行われる。
【００４３】
以上の工程を経て製造された多層配線部２には、第２の主面２ｂ、すなわち第５層単位配線層１２の表面１２ａ上に各半導体チップ６を実装する半導体チップ実装工程が施される。半導体チップ実装工程は、第５層単位配線層１２に形成した各電極パッド３７にそれぞれはんだバンプ３９を取り付ける工程と、半導体チップ６を位置決めして載置した後にはんだ処理を施す工程とからなる。半導体チップ実装工程は、これら工程を経て、図１６に示すように第５層単位配線層１２上に各半導体チップ６を実装する。各半導体チップ６は、高精度に形成された第５層単位配線層１２の表面１２ａ上にフリップチップボンディング法により高精度に実装される。なお、半導体チップ実装工程は、かかるフリップチップボンディング法ばかりでなく、例えばＴＡＢ（Tape Automated Bonding）法やビームリードボンディング法等のフェースダウン実装法等によって第５層単位配線層１２上に半導体チップ６を実装するようにしてもよい。
【００４４】
回路モジュール１の製造工程は、半導体チップ実装工程の後工程として、封止樹脂層７によって各半導体チップ６を封止する封止樹脂層形成工程が施される。封止樹脂層形成工程は、例えばトランスファーモールド法や印刷法等によって、図１７に示すように各半導体チップ６を含んで多層配線部２の第２の主面２ｂを所定の厚みを以って全面に亘って封止する封止樹脂層７を形成する。封止樹脂層７には、例えばエポキシ系樹脂等のように熱硬化収縮率の小さな樹脂材が用いられることにより、硬化後に第１のベース基板２０に反り等を生じさせる応力の発生が抑制されるようにする。
【００４５】
回路モジュール１の製造工程においては、多層配線部２の第２の主面２ｂ上に形成した封止樹脂層７を所定の厚みまで研磨する研磨工程が施される。研磨工程は、例えばグラインダを用いた機械研磨法、ウェットエッチングによる化学研磨法或いは機械研磨法と化学研磨法とを併用したＣＭＰ等によって行われ、封止樹脂層７とともに各半導体チップ６を機能に支障の無い最大範囲でその表面を研磨することにより図１８に示すように薄型化する。研磨工程は、第１のベース基板２０を支持基板として各半導体チップ６を封止樹脂層７によって封止した状態で研磨処理を施すことにより、各半導体チップ６にエッジ欠け等の損傷を生じさせることなく最大限でかつ精密な研磨が行われる。
【００４６】
回路モジュール１の製造工程においては、図１９に示すように研磨処理が施された封止樹脂層７の表面７ａ上に、剥離層４１を介して第２のベース基板４０を接合する工程が施される。第２のベース基板４０は、機械的剛性を有し、その主面４０ａが平坦面として構成されてなる。第２のベース基板４０は、後述するように多層配線部２の第１の主面２ａに接続端子の形成等の所定の処理を施す後工程に際して支持基板を構成することから、その処理内容に対して所定の耐性を有する基板材によって形成される。第２のベース基板４０は、例えばＳｉ基板やガラス基板、石英基板等を用いてもよいが、特にその材質に限定されるものでは無く適宜の材質からなる基板材によって形成される。
【００４７】
剥離層４１も、上述した第１のベース基板２０の剥離層２１と同様に、例えばスパッタリング法やＣＶＤ法等によって第２のベース基板４０の主面４０ａ上に均一な厚みを有して形成された銅やアルミニウム等の金属薄膜層４２と、この金属薄膜層４２上に例えばスピンコート法等によって均一な厚みを有して形成されたポリイミド樹脂等の樹脂薄膜層４３からなる。剥離層４１は、樹脂薄膜層４３が封止樹脂層７の表面７ａと接合されるとともに、後述する剥離工程において封止樹脂層７の表面７ａを剥離面として多層配線部２が第２のベース基板４０から剥離されるようにする。
【００４８】
回路モジュール１の製造工程においては、図２０に示すように多層配線部２から第１のベース基板２０を剥離する剥離工程が施される。剥離工程においては、上述した各工程を経て製造された回路モジュール１の中間体を例えば塩酸等の酸性溶液中に浸漬させる。回路モジュール１の中間体は、剥離層２１の金属薄膜層２２と樹脂薄膜層２３との界面で剥離が進行し、多層配線部２が第１の主面２ａに樹脂薄膜層２３を残した状態で第１のベース基板２０から剥離される。
【００４９】
なお、剥離工程は、回路モジュール１の中間体を例えば硝酸溶液中に浸漬させた場合に、硝酸溶液が金属薄膜層２２をわずかに溶解させつつ樹脂薄膜層２３との間に浸入することによって多層配線部２と第１のベース基板２０との剥離を行う。したがって、回路モジュール１には、第１層単位配線層８に予め保護層を形成するようにしてもよい。また、剥離工程は、例えばレーザアブレーション処理を施すことによって、多層配線部２を第１のベース基板２０から剥離するようにしてもよい。
【００５０】
回路モジュール１の製造工程においては、上述したように剥離工程により第１のベース基板２０から剥離された多層配線部２の第１の主面２ａに残留した樹脂薄膜層２３の除去処理が施される。除去処理は、例えば酸素プラズマによるドライエッチング法等によって行われる。多層配線部２は、これによって第１層単位配線層８の第１の回路パターン２５内に形成され接続端子部２５ａやランド２５ｂが外方に露出する。多層配線部２は、上述したように第１層単位配線層８が第１のベース基板２０の平坦面とされた主面２０ａ上に形成されるために、この第１層単位配線層８の露出された第２の表面８ｂも高精度の平坦面として構成されてなる。
【００５１】
回路モジュール１の製造工程においては、多層配線部２の第１の主面２ａに端子形成処理が施される。すなわち、多層配線部２には、図２１に示すように露出された第１層単位配線層８の接続端子部２５ａやランド２５ｂ上にそれぞれ接続用のはんだバンプ４４が取り付けられる。はんだバンプ４４は、回路モジュール１をインタポーザ３に実装する際の接続材を構成し、例えば電解めっきや無電解めっきにより表面にＡｕ−Ｎｉ層を形成するようにしてもよい。回路モジュール１の製造工程においては、上述したように第２のベース基板４０を支持基板として多層配線部２に撓みの無い状態に保持し、高精度の第１層単位配線層８に各はんだバンプ４４の取り付けが行われるようにする。
【００５２】
回路モジュール１の製造工程においては、上述した第１のベース基板２０の剥離工程と同様にして、図２２に示すように多層配線部２を第２のベース基板４０から剥離する剥離工程が施される。すなわち、剥離工程は、回路モジュール１の中間体を塩酸等の酸性溶液中に浸漬させ、剥離層４１の金属薄膜層４２と樹脂薄膜層４３との界面で、多層配線部２がその第２の主面２ｂに樹脂薄膜層４３を残した状態で第２のベース基板４０から剥離される。さらに、回路モジュール１の製造工程においては、ドライエッチング法等によって第２の主面２ｂに残留した樹脂薄膜層４３が除去処理されて、図１に示した多層配線部２が製造される。
【００５３】
ところで、回路モジュール１の製造工程においては、一般に比較的大型のベース基板２０、４０が用いられ、多数個の回路モジュール１が連結部を介して相互に連結された状態で一括して形成される。したがって、回路モジュール１の製造工程においては、上述した第２のベース基板４０からの剥離工程の前工程において各多層配線部２を分離する連結部のカッティング処理が施される。各多層配線部２は、相互に切り分けられるが、第２のベース基板４０上に形成された状態に保持されている。回路モジュール１の製造工程においては、上述した剥離工程を施すことによって、１個ずつの多層配線部２が製造される。
【００５４】
ところで、第２のベース基板４０は、上述したカッティング処理の際にカッタによりその主面４０ａに各多層配線部２の切断痕が残って平坦性が損なわれ再利用することが不能な状態となる。したがって、第２のベース基板４０は、剥離層４１との間に合成樹脂等によって平坦性を有するダミー層を予め形成するようにしてもよい。第２のベース基板４０は、カッタの先端部がこのダミー層で停止されるように制御されてカッティング処理が行われ、各多層配線部２を剥離した後にダミー層を除去するとともに新たなダミー層が再形成される。回路モジュール１の製造工程においては、比較的高価な第２のベース基板４０が再利用されることでコスト低減と時間短縮が図られるようになる。
【００５５】
以上のように構成された回路モジュール１は、図２３に示すように第１層単位配線層８の第２の表面８ｂを実装面として他のチップ部品４７Ａ、４７Ｂと同様にインタポーザ４６上にフェースダウン実装される実装部品として用いられてデジタル回路モジュール装置４５を形成することも可能である。デジタル回路モジュール装置４５は、一般的な多層基板製造工程を経て製造されたインタポーザ４６を備えている。インタポーザ４６は、内部に電源回路パターン４８やグランドパターン４９が形成されるとともに、部品実装面４６ａにレジスト等によって成膜形成される保護層５０から露出されて多数個の接続端子部５１が形成されている。
【００５６】
なお、インタポーザ４６は、部品実装面４６ａと対向する一方の主面が装置側の基板等に搭載される搭載面４６ｂを構成してなる。インタポーザ４６は、搭載面４６ｂ側にも装置側から信号や電源等が供給される多数個の接続端子部５２が形成されるとともに、これら接続端子部５２を外方に露出させて保護層５３が成膜形成されている。インタポーザ４６は、部品実装面４６ａ側の接続端子部５１や内層の電源回路パターン４８及びグランドパターン４９或いは搭載面４６ｂ側の接続端子部５２が多数個のスルーホール５４によって適宜接続されてなる。
【００５７】
インタポーザ４６には、部品実装面４６ａ上に、各接続端子部５１に対して接続端子を構成する各はんだバンプ４４が対応位置されて回路モジュール１が位置決めして搭載される。インタポーザ４６には、回路モジュール１を搭載した状態において、多層配線部２の第１の主面２ａと部品実装面４６ａとの間にアンダフィル５５が充填される。インタポーザ４６は、この状態で例えばリフローはんだ槽に供給されることにより各はんだバンプ４４が相対する各接続端子部５１に接合固定されて回路モジュール１を実装し、デジタル回路モジュール装置４５を製造する。
【００５８】
デジタル回路モジュール装置４５においては、回路モジュール１に対してインタポーザ４６側に電源回路やグランドが形成されるとともに制御信号等の低速信号等が供給され、各半導体チップ６間の高速信号が回路モジュール１内において処理される。デジタル回路モジュール装置４５においては、回路モジュール１内に成膜形成することができなかった受動素子等について、上述したようにインタポーザ４６の部品実装面４６ａ上に回路モジュール１とともに実装されることにより配線長が短縮されたチップ部品４７によって補完される。デジタル回路モジュール装置４５は、薄型化が図られた多機能の回路モジュール１を備えることによって、全体が薄型化、多機能化が図られて構成される。デジタル回路モジュール装置４５は、インタポーザ４６側に充分な面積を有する電源回路パターン４８やグランドパターン４９が形成されることにより、レギュレーションの高い電源供給が行われるようになる。
【００５９】
ところで、回路モジュール１の製造工程においては、上述したように多層配線部２の第１の主面２ａ側に端子形成を行うために封止樹脂層７の表面７ａに剥離層４１を介して適宜の基板材によって形成された第２のベース基板４０が接合される。回路モジュール１の製造工程においては、端子形成を行った後に、第２のベース基板４０が剥離される。回路モジュール１は、第２のベース基板４０が多層配線部２の第２の主面２ｂ上にそのまま残されて他の部品の搭載用部材として用いるようにしてもよい。回路モジュール１は、使用状態において半導体チップ６から熱が発生することがあり、図２４に示すように第２のベース基板４０が放熱部材５６の搭載部材として利用される。
【００６０】
すなわち、回路モジュール１は、例えばアルミ等の金属材或いは金属粉を混入した樹脂材等の熱伝導率が大きな適宜の基材によって形成された第２のベース基板５７が用いられて形成される。回路モジュール１は、第２のベース基板５７が剥離されることなく多層配線部２の第２の主面２ｂ上にそのまま残され、この第２のベース基板５７の主面上にヒートシンク等の放熱部材５６が接合固定される。回路モジュール１は、半導体チップ６から発生した熱が第２のベース基板５７に効率よく伝達され、この第２のベース基板５７を介して放熱部材５６により放熱される。したがって、回路モジュール１は、半導体チップ６からの熱により特性が劣化するといった不都合の発生が防止され、安定した信号処理が行われるようになる。
【００６１】
回路モジュール１は、上述したように多層配線部２の第２の主面２ｂ上に半導体チップ６が実装されて構成されるが、第２のベース基板４０を支持基板として多層配線部２の第１の主面２ａ側にも複数個の第２の半導体チップ６１Ａ、６１Ｂを実装した図２５に示す両面実装型の回路モジュール６０にも展開される。回路モジュール６０は、上述したように多層配線部２が、多数層の単位配線層８乃至１２を高精度に積層形成するとともに平坦化された第１の主面２ａと第２の主面２ｂとを有することから、第２の主面２ｂ側に複数個の第１の半導体チップ６が実装されるとともに第１の主面２ａ側にも複数個の第２の半導体チップ６１が高精度に実装されてなる。
【００６２】
回路モジュール６０は、複数個の第１の半導体チップ６と第２の半導体チップ６１とが、同一主面上ばかりでなく厚み方向に対面実装することで、小型化、薄型化が図られる。回路モジュール６０も、多層配線部２を構成する第１層単位配線層８乃至第５層単位配線層１２がそれぞれ５μｍ程度の厚みで形成され、数μｍ径に形成されたビア１３によりいわゆるビア−オン−ビア構造を以って互いに層間接続が図られている。したがって、回路モジュール６０は、第１の半導体チップ６間や第２の半導体チップ６１間とともに、これらの間においてもそれぞれの配線長が短縮化され、高機能化が図られるとともにさらに高速処理化が図られるようになる。
【００６３】
回路モジュール６０には、図２５に示すように第１の半導体チップ６を実装した多層配線部２の第２の主面２ｂ上に、第１の半導体チップ６の実装領域の外側に位置して多数個の第１の接続端子６２が設けられている。回路モジュール６０は、詳細を後述するように第１の各接続端子６２が第１の半導体チップ６と同様に研磨処理が施されて薄型化されるとともに平坦化された表面６２ａが第１の封止樹脂層７と同一面を構成して露出される。回路モジュール６０は、第１の半導体チップ６が第１の各接続端子６２とともに約０．０５ｍｍ程度の厚みまで研磨されている。なお、第１の各接続端子６２には、必要に応じてそれぞれの表面６２ａに例えば金めっき等を施して接続端子６３を形成するようにしてもよい。
【００６４】
回路モジュール６０は、多層配線部２の第１の主面２ａ側にも第２の封止樹脂層６４によって封止された第２の半導体チップ６１が実装されるとともに、これら第２の半導体チップ６１の実装領域の外側に位置して多数個の第２の接続端子６５が設けられている。回路モジュール６０は、第２の半導体チップ６１や第２の接続端子６５が第１の半導体チップ６や第１の各接続端子６２と同様に第２の封止樹脂層６４に研磨処理を施すことによって薄型化されるとともに平坦化され、その表面が第２の封止樹脂層６４と同一面を構成して露出されている。回路モジュール６０は、第２の半導体チップ６１と第２の各接続端子６５とが約０．０５ｍｍ程度の厚みまで研磨されることによって、全体で約１５０μｍ程度まで薄型化が図られている。なお、第２の各接続端子６５にも、必要に応じてそれぞれの表面６５ａに例えば金めっき等を施して接続端子６６を形成するようにしてもよい。
【００６５】
回路モジュール６０は、第１の接続端子６２や第２の接続端子６５を介して例えば制御基板等のインタポーザ側の信号入出力端子とそれぞれ接続されることによって制御信号等が入出力される。回路モジュール６０は、インタポーザ側から電源・グランドや制御信号等の低速信号等が供給されるとともに、第１の半導体チップ６と第２の半導体チップ６１間の高速信号が多層配線部２内において処理される。回路モジュール６０は、薄型化が図られるとともに平坦化された第１の主面２ａと第２の主面２ｂを有する多層配線部２を備える。したがって、回路モジュール６０は、全体が薄型化、多機能化が図られて構成されるとともに上下をグランドで挟まれたマイクロストリップラインを形成するなどインピーダンス制御された回路パターンを容易に形成し、レギュレーションの高い電源供給が行われるようになる。
【００６６】
以上のように構成された回路モジュール６０の製造工程について、以下図２６乃至図３３を参照して説明する。なお、回路モジュール６０は、その他の構成については上述した回路モジュール１と同様とすることから、対応する部位に同一符号を付すことにより詳細な説明を省略する。
【００６７】
回路モジュール６０の製造工程は、上述した回路モジュール１の製造工程における図１５に示した第１のベース基板２０上に多層配線部２を形成した状態で、第５層単位配線層１２に形成した各電極パッド３７にそれぞれはんだバンプ３９を取り付け、フリップチップ実装法等により第１の半導体チップ６の実装工程が施される。回路モジュール６０の製造工程においては、第１の半導体チップ６を実装するとともに、図２６に示すように多層配線部２の第５層単位配線層１２に形成された接続端子部３８上に第１の接続端子６２を形成する。第１の接続端子６２は、例えば露出された接続端子部３８上にＣｕメッキ処理を施して厚膜形成されたＣｕバンプからなる。第１の接続端子６２は、例えば接続端子部３８上にはんだボールを接合したりはんだめっきを施して形成してもよい。
【００６８】
回路モジュール６０の製造工程においては、第１の半導体チップ６の実装工程の後工程として、図２７に示すように第１の封止樹脂層７によって第１の半導体チップ６と第１の接続端子６２とを封止する第１の封止樹脂層形成工程が施される。第１の封止樹脂層形成工程は、回路モジュール１の製造工程と同様に、例えばトランスファーモールド法や印刷法等によって第１の半導体チップ６と第１の接続端子６２とを含んで多層配線部２の第２の主面２ｂを所定の厚みを以って全面に亘り封止する第１の封止樹脂層７を形成する。
【００６９】
回路モジュール６０の製造工程においても、多層配線部２の第２の主面２ｂ上に形成した第１の封止樹脂層７を所定の厚みまで研磨する研磨工程が施される。研磨工程は、例えばグラインダを用いた機械研磨法、ウェットエッチングによる化学研磨法或いはこれら機械研磨法と化学研磨法とを併用したＣＭＰ等によって行われ、第１の封止樹脂層７とともに第１の半導体チップ６と第１の接続端子６２とを研磨して平坦化する。第１の半導体チップ６は、機能に支障の無い最大範囲でその表面を研磨されることにより図２８に示すように薄型化されて第１の封止樹脂層７の表面７ａと同一面を構成する。第１の接続端子６２も、薄型化されて第１の半導体チップ６と同様に第１の封止樹脂層７の表面７ａと同一面を構成する。
【００７０】
回路モジュール６０の製造工程においては、図２９に示すように研磨処理が施されることにより平坦化された第１の封止樹脂層７の表面７ａ上に、剥離層４１を介して第２のベース基板４０を接合する接合工程が施される。第２のベース基板４０は、後述するように多層配線部２の第１の主面２ａ側に所定の処理を施す際に支持基板を構成することから、その主面４０ａが平坦面とされるとともに機械的剛性を有している。剥離層４１も、上述した第１のベース基板２０の剥離層２１と同様に、スパッタリング法やＣＶＤ法等によって第２のベース基板４０の主面４０ａ上に均一な厚みを有して形成された銅やアルミニウム等の金属薄膜層４２と、この金属薄膜層４２上に例えばスピンコート法等によって均一な厚みを有して形成されたポリイミド樹脂等の樹脂薄膜層４３からなる。剥離層４１は、樹脂薄膜層４３が第１の封止樹脂層７の表面７ａと接合されるとともに、後述する剥離工程においてこの表面７ａを剥離面として多層配線部２が第２のベース基板４０から剥離されるようにする。
【００７１】
回路モジュール６０の製造工程においては、第２のベース基板４０を接合した後に、多層配線部２から第１のベース基板２０を剥離する剥離工程が施される。剥離工程は、例えば第１のベース基板２０側を塩酸等の酸性溶液中に浸漬することによってこの第１のベース基板２０のみを多層配線部２から剥離するようにする。剥離工程においては、剥離層２１の金属薄膜層２２と樹脂薄膜層２３との界面で剥離が進行し、図３０に示すように多層配線部２が第１の主面２ａに樹脂薄膜層２３を残した状態で第１のベース基板２０から剥離される。なお、剥離工程は、酸性溶液が第２のベース基板４０側に流れ込まないようにして行われる。また、剥離工程は、レーザアブレーションにより多層配線部２と第１のベース基板２０とを剥離処理するようにしてもよい。第１のベース基板２０は、剥離層２１を再形成することによって、再利用することが可能である。
【００７２】
回路モジュール６０の製造工程においては、後述するように多層配線部２の第１の主面２ａに各工程を施す際に、第２のベース基板４０が支持基板を構成してその処理が施される。したがって、回路モジュール６０の製造工程においては、多層配線部２を損傷することなくその第１の主面２ａ側に施される樹脂薄膜層２３の除去処理や研磨処理等が効率的かつ高精度に行われるようになる。
【００７３】
回路モジュール６０の製造工程においては、例えば酸素プラズマによるドライエッチング法等によって、上述した剥離工程により第１のベース基板２０から剥離された多層配線部２の第１の主面２ａに残留した樹脂薄膜層２３の除去処理が施される。回路モジュール６０の製造工程においては、樹脂薄膜層２３の除去処理により外方に露出された第１層単位配線層８の第１の回路パターン２５内に形成された接続端子部２５ａやランド２５ｂに、図３１に示すように第２の半導体チップ６１や第２の接続端子６５が実装される。第２の半導体チップ６１は、各ランド２５ｂ上にそれぞれはんだバンプ４４を取り付けてフリップチップ実装法等により多層配線部２の第１の主面２ａ上に実装される。第２の接続端子６５は、各接続端子部２５ａにＣｕめっき処理を施すことによって形成される。
【００７４】
回路モジュール６０の製造工程においては、第２の封止樹脂層６４によって第２の半導体チップ６１と第２の接続端子６５とを封止する第２の封止樹脂層形成工程が施される。第２の封止樹脂層形成工程は、第１の封止樹脂層形成工程と同様に例えばトランスファーモールド法や印刷法等によって第２の半導体チップ６１と第２の接続端子６５とを含んで多層配線部２の第１の主面２ａを所定の厚みを以って全面に亘り封止する第２の封止樹脂層６４を形成する。
【００７５】
回路モジュール６０の製造工程においても、第２の封止樹脂層６４を所定の厚みまで研磨する研磨工程が施される。研磨工程は、例えばグラインダを用いた機械研磨法、ウェットエッチングによる化学研磨法或いは機械研磨法と化学研磨法とを併用したＣＭＰ等によって行われ、図３２に示すように第２の封止樹脂層６４とともに第２の半導体チップ６１と第２の接続端子６５とを研磨して薄型化するとともにこの第２の封止樹脂層６４の表面６４ａを平坦化する。第２の半導体チップ６１は、機能に支障の無い最大範囲でその表面を研磨されることにより同図に示すように薄型化されて第２の封止樹脂層６４の表面６４ａと同一面を構成する。第２の接続端子６５も、薄型化されて第２の半導体チップ６１と同様に第２の封止樹脂層６４の表面６４ａと同一面を構成する。研磨工程は、第２のベース基板４０を支持基板として第２の封止樹脂層６４を研磨することにより、高精度の研磨処理を施すことが可能である。
【００７６】
回路モジュール６０の製造工程においては、上述した工程を経て多層配線部２から第２のベース基板４０を剥離する剥離工程が施される。剥離工程は、例えば回路モジュール６０の中間体を塩酸等の酸性溶液中に浸漬することによってこの第２のベース基板４０を多層配線部２から剥離するようにする。剥離工程においては、剥離層４１の金属薄膜層４２と樹脂薄膜層４３との界面で剥離が進行し、図３３に示すように多層配線部２が第２の主面２ｂに樹脂薄膜層４３を残した状態で第２のベース基板４０から剥離される。なお、剥離工程は、例えばレーザアブレーションにより多層配線部２と第２のベース基板４０とを剥離処理するようにしてもよい。
【００７７】
回路モジュール６０の製造工程においては、例えば酸素プラズマによるドライエッチング法等によって、上述した剥離工程により第２のベース基板４０から剥離された多層配線部２の第２の主面２ｂに残留した樹脂薄膜層４３の除去処理が施される。回路モジュール６０の製造工程においては、以上の工程を経て図２５に示した回路モジュール６０が製造される。なお、回路モジュール６０の製造工程においても、比較的大型のベース基板２０、４０が用いられて多数個の回路モジュール６０を連結部を介して相互に連結された状態で一括して製造するようにしてもよいことは勿論である。回路モジュール６０の製造工程においては、上述した回路モジュール１の製造工程と同様に、第２のベース基板４０からの剥離工程の前工程において各多層配線部２を分離する連結部のカッティング処理が施されて各回路モジュール６０が相互に切り分けられる。
【００７８】
以上の工程を経て製造された回路モジュール６０は、上述した回路モジュール１と同様にインタポーザ７０上に実装される実装部品として用いられ、例えば図３４に示したワイヤボンディング法により接続を行ったデジタル回路モジュール装置６８や図３５に示したフェースダウン実装法により接続を行ったデジタル回路モジュール装置６９等を構成する。回路モジュール６０は、第１の封止樹脂層７の表面７ａ或いは第２の封止樹脂層６４の表面６４ａのいずれか一方を実装面としてインタポーザ７０上に実装可能である。回路モジュール６０は、その他の適宜の方法によってインタポーザ７０や適宜の回路基板に実装される。
【００７９】
インタポーザ７０は、上述したデジタル回路モジュール装置４５に用いられるインタポーザ４６と同様の部材であり、一般的な多層基板製造工程を経て製造されて内部に電源回路パターン７１やグランドパターン７２が形成されている。インタポーザ７０には、部品実装面７０ａにレジスト等によって成膜形成される保護層７３から露出されて多数個のランド７４が形成されている。インタポーザ７０は、部品実装面７０ａと対向する一方の主面が装置側の基板等に搭載される搭載面７０ｂを構成してなる。インタポーザ７０は、搭載面７０ｂ側にも装置側から信号や電源等が供給される多数個の接続端子部７５が形成されるとともに、これら接続端子部７５を外方に露出させて保護層７６が成膜形成されている。インタポーザ７０は、部品実装面７０ａ側のランド７４や電源回路パターン７１及びグランドパターン７２或いは搭載面７０ｂ側の接続端子部７５が多数個のスルーホール７７によって適宜接続されてなる。
【００８０】
デジタル回路モジュール装置６８は、図３４に示すように回路モジュール６０が例えば第２の封止樹脂層６４側を実装面としてインタポーザ７０の部品実装面７０ａ上の実装領域内に搭載されてなる。デジタル回路モジュール装置６８は、回路モジュール６０の第１の封止樹脂層７側に形成された第１の各接続端子６２の接続端子６３とインタポーザ７０側の実装領域を囲んで形成された相対するランド７４とをワイヤ７８によりそれぞれ接続してなる。デジタル回路モジュール装置６８は、回路モジュール６０を搭載した状態で、インタポーザ７０の部品実装面７０ａに封止樹脂層７９を形成して回路モジュール６０を封止する。
【００８１】
デジタル回路モジュール装置６９も、図３５に示すように回路モジュール６０が例えば第２の封止樹脂層６４側を実装面としてインタポーザ７０の部品実装面７０ａ上の実装領域内に搭載されてなる。デジタル回路モジュール装置６９は、インタポーザ７０側の部品実装面７０ａに形成されたランド８０にそれぞれはんだバンプ８１が接合されており、回路モジュール６０が第２の封止樹脂層６４側に形成された第２の接続端子６５の接続端子６６を相対する半田バンプ８１に対応位置させるようにして位置決めして搭載される。デジタル回路モジュール装置６９は、回路モジュール６０とインタポーザ７０との間にアンダフィル８２が充填され、この状態で例えばリフローはんだ処理を施すことによって回路モジュール６０をインタポーザ７０に実装してなる。
【００８２】
回路モジュール６０も、上述した回路モジュール１と同様に、第２のベース基板４０が多層配線部２の第２の主面２ｂ上にそのまま残されて他の部品の搭載用部材として用いるようにしてもよい。回路モジュール６０は、図３６に示すように第２のベース基板４０の主面上にヒートシンク等の放熱部材５６が接合固定されることによって、使用状態において第１の半導体チップ６や第２の半導体チップ６１から発生する熱を放熱するようにされる。
【００８３】
上述した各実施の形態においては、１個の回路モジュール６０を使用するようにしたが、図３７に示すように多数個の回路モジュール６０Ａ乃至６０Ｃを積層して多層回路モジュール体８３を構成することも可能である。回路モジュール６０には、上述したように第１の封止樹脂層７の表面７ａと第２の封止樹脂層６４の表面６４ａとにそれぞれ多数個の接続端子６２及び接続端子６５が形成されている。回路モジュール６０には、例えば接続端子６２及び接続端子６５の表面にそれぞれ金めっきを施して接続端子６３、６６が形成されている。
【００８４】
多層回路モジュール体８３においては、第１の回路モジュール６０Ａの第１の封止樹脂層７Ａ上に第２の回路モジュール６０Ｂが第２の封止樹脂層６４Ｂ側を実装面として、相対する接続端子部６２Ａと接続端子部６５Ｂとを重ね合わせるようにして位置決めされて積層される。多層回路モジュール体８３は、第１の回路モジュール６０Ａと第２の回路モジュール６０Ｂとの間にアンダフィル８４Ａが充填されることによって相互の絶縁を保持するとともに積層状態が保持されてなる。
【００８５】
多層回路モジュール体８３は、第１の回路モジュール６０Ａと第２の回路モジュール６０Ｂとを圧着することによって、接続端子部６２Ａの接続端子６３Ａと接続端子部６５Ｂの接続端子６６Ｂとが金−金熱圧着によりそれぞれ接合されることによって一体的に積層される。なお、多層回路モジュール体８３は、接続端子部６２Ａの接続端子６３Ａと接続端子部６５Ｂ接続端子６６Ｂとを、例えば超音波接合法或いは適宜のフェースダウン接合法等によって接合するようにしてもよいことは勿論である。
【００８６】
多層回路モジュール体８３は、第１の回路モジュール６０Ａと第２の回路モジュール６０Ｂとの積層体に対して、第２の回路モジュール６０Ｂの第１の封止樹脂層７Ｂ上に第３の回路モジュール６０Ｃが第２の封止樹脂層６４Ｃ側を実装面として積層される。第３の回路モジュール６０Ｃは、第２の回路モジュール６０Ｂに対して、相対する接続端子部６２Ｃを接続端子部６５Ｂに重ね合わせるようにして位置決めされて積層される。多層回路モジュール体８３は、第１の回路モジュール６０Ａと第２の回路モジュール６０Ｂとの積層体に対して、第３の回路モジュール６０Ｃ圧着することによって各回路モジュール６０Ａ乃至６０Ｃが一体化されて積層される。
【００８７】
多層回路モジュール体８３は、多数個の半導体チップ６、６１が３次元的に高密度実装してなる。多層回路モジュール体８３は、各回路モジュール６０Ａ乃至６０Ｃがそれぞれ薄型化されていることから、これらを多層化しても全体として極めて薄型に構成されてなる。多層回路モジュール体８３は、３次元的に高密度実装された各半導体チップ６、６１間の配線長も短縮化されており、制御信号等の伝播ロスや劣化も小さく高速処理化が図られる。
【００８８】
なお、多層回路モジュール体８３は、説明の便宜上同一構成の回路モジュール６０Ａ乃至６０Ｃを一体的に積層したものとして示したが、それぞれ多層配線部２の内部構成や半導体チップの実装構成を異にした回路モジュールが積層して構成される。また、多層回路モジュール体８３は、半導体チップ６を片面に実装した上述した回路モジュール１の積層体であってもよく、またこの回路モジュール１を一部に含んでいてもよいことは勿論である。さらに、多層回路モジュール体８３においては、外側の回路モジュール６０Ｃに第２のベース基板４０Ｃが残されてこれに放熱部材５７を取り付けるようにしてもよい。
【００８９】
【発明の効果】
以上詳細に説明したように本発明のマルチチップ回路モジュールの製造方法によれば、各単位配線層が平坦化処理を施こされた下層単位配線層に上層の単位配線層がビア−オン−ビア構造によって互いに層間接続されて積層形成されることにより、各半導体チップ間における大容量、高速、高密度バスに対応した微細で高密度の回路パターンが多層配線部内に高精度に形成できる。また、微細かつ高密度の回路パターンを構成する多層配線部に半導体チップが直接搭載されて互いに接続されることによりその配線長の短縮化が図られ、伝送される信号の減衰が低減されるとともに信号遅延が最小限とすることができる。さらに、薄型化された多層配線部に半導体チップを実装し、この半導体チップを封止する封止樹脂層に研磨処理を施して半導体チップごと研磨することで一層の薄型化されたマルチチップ回路モジュールを製造することができる。
【図面の簡単な説明】
【図１】  本発明の製造方法により製造されるマルチチップ回路モジュールの要部縦断面図である。
【図２】  同マルチチップ回路モジュールの製造工程に用いられるベース基板の縦断面図である。
【図３】  同ベース基板上に形成される第１層単位配線部の絶縁層の形成工程説明図である。
【図４】  同第１層単位配線部の絶縁層に回路パターンを形成するエッチングマスクの取付工程説明図である。
【図５】  同第１層単位配線部の絶縁層に回路パターン溝を形成する工程説明図である。
【図６】  同第１層単位配線部の絶縁層に金属めっきを施す工程説明図である。
【図７】  同第１層単位配線部の絶縁層に平坦化処理を施す工程説明図である。
【図８】  同第１層単位配線部の絶縁層上にＴａＮ層を形成する工程説明図である。
【図９】  同ＴａＮ層に素子形成マスクを接合する工程説明図である。
【図１０】  同ＴａＮ層にキャパシタ素子の下電極膜となるＴａＯ膜を形成する工程説明図である。
【図１１】  同ＴａＮ層にキャパシタ素子と抵抗体素子とをパターン形成する工程説明図である。
【図１２】  キャパシタ素子の上部電極を形成する工程説明図である。
【図１３】  他の素子形成法の説明図であり、ＴａＯ膜を形成する工程説明図である。
【図１４】  同キャパシタ素子と抵抗体素子とを形成する工程説明図である。
【図１５】  第１のベース基板上に多層配線部を形成した状態の説明図である。
【図１６】  多層配線部上に半導体チップを実装する工程説明図である。
【図１７】  半導体チップを封止する封止樹脂層の形成工程説明図である。
【図１８】  封止樹脂層の研磨工程説明図である。
【図１９】  第２のベース基板の接合工程説明図である。
【図２０】  第１のベース基板の剥離工程説明図である。
【図２１】  接続端子部の形成工程説明図である。
【図２２】  第２のベース基板の剥離工程説明図である。
【図２３】  マルチチップ回路モジュールを搭載したデジタル回路モジュール装置の要部縦断面図である。
【図２４】  放熱部材を備えたマルチチップ回路モジュールの要部縦断面図である。
【図２５】  多層配線部の両面に半導体チップを実装してなるマルチチップ回路モジュールの要部縦断面図である。
【図２６】  同マルチチップ回路モジュールの製造工程の説明図であり、多層配線部の第２の主面上に半導体チップと接続端子部とを実装する工程の説明図である。
【図２７】  第１の半導体チップと第１の接続端子部とを封止する第１の封止樹脂層の形成工程説明図である。
【図２８】  封止樹脂層の研磨工程説明図である。
【図２９】  第２のベース基板の接合工程説明図である。
【図３０】  第１のベース基板の剥離工程説明図である。
【図３１】  多層配線部の第１の主面上に第２の半導体チップと第２の接続端子部とを封止する封止樹脂層の形成工程説明図である。
【図３２】  第２の半導体チップと第２の接続端子部とを封止する第２の封止樹脂層を形成して、この第２の封止樹脂層を研磨した状態の工程説明図である。
【図３３】  第２のベース基板の剥離工程説明図である。
【図３４】  マルチチップ回路モジュールをインタポーザ上にワイヤボンディング法により実装してなるデジタル回路モジュール装置の要部縦断面図である。
【図３５】  マルチチップ回路モジュールをインタポーザ上にフェースダウン法により実装してなるデジタル回路モジュール装置の要部縦断面図である。
【図３６】  放熱部材を備えたマルチチップ回路モジュールの要部縦断面図である。
【図３７】  多層マルチチップ回路モジュール体の要部縦断面図である。
【図３８】  従来のマルチチップ回路モジュール体の要部縦断面図である。
【符号の説明】
１  マルチチップ回路モジュール（回路モジュール）、２  多層配線部、３  インタポーザ、４  実装用バンプ、５  半導体実装用バンプ、６  半導体チップ、７  封止樹脂層、８  第１層単位配線層、９  第２層単位配線層、１０  第３層単位配線層、１１  第４層単位配線層、１２  第５層単位配線層、１３  ビア、１４  キャパシタ素子、１５  抵抗体素子、１６  インダクタ素子、２０  ベース基板、２１  剥離層、２２  金属薄膜層、２３  樹脂薄膜層、２４  第１の絶縁層、２５  第１の回路パターン、２６  エッチングマスク、２７  配線溝、２８  銅めっき層、３０  ＴａＮ層、３２  ＴａＯ層、４０  第２のベース基板、４１  剥離層、４５  デジタル回路モジュール装置、４６  インタポーザ、４７  チップ部品、４８  電源回路パターン、４９  グランドパターン、５６  放熱部材、６０  回路モジュール、６１  第２の半導体チップ、６２  接続端子、６４  封止樹脂層、６８  デジタル回路モジュール装置、６９  デジタル回路モジュール装置、７０  インタポーザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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