(57)【特許請求の範囲】
【請求項１】
外部クロックを受けて、前記外部クロックに同期した内部クロックを発生するクロック再生回路を有する半導体装置であって、
前記クロック再生回路は、
前記外部クロックが結合され第１基準クロックを出力するための入力基準ノードと、
前記入力基準ノードにその初段が結合され、それぞれに位相の異なる複数の参照クロックを出力するための複数の第１遅延回路と、
前記第１基準クロックと比較して前記複数の参照クロックのうち最も位相の近い一つを検出することにより同期に必要な所定の遅延段数を検出する比較回路と、
前記所定の遅延段数の情報を保持するラッチ回路を持つ制御回路と、
前記第１基準クロックがスイッチを介して入力される入力ノードをそれぞれに持つ複数の第２遅延回路と、
前記第２遅延回路の最終段に結合され前記内部クロックを出力するための出力基準ノードとを備え、
前記内部クロックは、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第２遅延回路の一つの前記入力ノードに前記第１基準クロックを入力して最終段まで伝搬させることで形成され、
前記クロック再生回路は、前記外部クロックの他に前記外部クロックを反転した反転外部クロックをさらに受けて前記内部クロックを発生するものであり、
前記クロック再生回路は、
前記外部クロックを受けてパルス幅を狭めて前記基準ノードに前記第１基準クロックとして供給する第１ショットパルス発生回路と、
前記反転外部クロックを受けてパルス幅を狭めて第２基準クロックを供給する第２ショットパルス発生回路と、
前記複数の第２遅延回路のそれぞれに対応して設けられた複数の第３遅延回路と、
前記複数の第２遅延回路の最終段と前記出力基準ノードとの間に挿入された論理回路とを更に備え、
前記論理回路は、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第２遅延回路の一つの前記入力ノードに前記第１基準クロックを入力して所定の遅延時間を加算した第１クロックと、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第３遅延回路の入力ノードに前記第２基準クロックを入力して前記所定の遅延時間の遅延時間を加算した第２クロックとの論理和を取って前記出力基準ノードに供給することにより、前記外部クロックの２倍の周期を持つ前記内部クロックを形成することを特徴とする半導体装置。
【請求項２】
請求項１において、前記ラッチ回路が前記所定の遅延段数の情報を保持した後、前記複数の第１遅延回路及び前記比較回路に対する前記第１基準クロックの入力が停止されることを特徴とする半導体装置。
【請求項３】
請求項１において、前記ラッチ回路が前記所定の遅延段数の情報を保持した後、前記クロック再生回路に対する前記外部クロックの供給が所定期間停止されて再び前記外部クロックが供給されたとき、前記複数の第２遅延回路は、前記ラッチ回路に保持された前記所定の遅延段数の情報に従って、前記内部クロックを形成することを特徴とする半導体装置。
【請求項４】
請求項１において、前記ラッチ回路が前記所定の遅延段数をラッチした後、前記複数の第１遅延回路及び前記制御回路の前記比較回路に対する動作電源の供給を停止することを特徴とする半導体装置。
【請求項５】
請求項１において、
前記半導体装置は、第２クロック再生回路を更に有し、
前記第２クロック再生回路は、前記複数の第２遅延回路と前記内部クロックの出力ノードとの間に挿入された可変遅延回路と、前記第１基準クロックと前記内部クロックの位相を比較して前記可変遅延回路の遅延時間を制御する位相比較回路とを有し、
前記第１クロック再生回路の複数の第１及び第２遅延回路のそれぞれの遅延時間は、第１遅延時間であり、
前記可変遅延回路の遅延時間の可変単位は前記第１遅延時間よりも小さな第２遅延時間であることを特徴とする半導体装置。
【請求項６】
請求項５において、前記第２遅延時間は、前記第１遅延時間の約１／１０であることを特徴とする半導体装置。
【請求項７】
請求項５において、
前記ラッチ回路が前記所定の遅延段数を保持する前には、前記第２クロック再生回路の前記位相比較回路の動作は停止され、
前記ラッチ回路が前記所定の遅延段数を保持した後に、前記位相比較回路の動作が可能とされるとともに前記複数の第１遅延回路及び前記比較回路に対する前記外部クロックの入力が停止されることを特徴とする半導体装置。
【請求項８】
請求項５において、前記ラッチ回路が前記所定の遅延段数を保持した後、前記複数の第１遅延回路及び前記比較回路に対する動作電源の供給を停止することを特徴とする半導体装置。
【請求項９】
請求項５において、
前記第２クロック再生回路は、前記位相比較回路が出力する第１及び第２の信号を受けてシフトレジスタ制御信号を出力する制御信号生成回路と、前記シフトレジスタ制御信号を受けて前記可変遅延回路を制御するシフトレジスタを更に含み、
前記位相比較回路の出力に応じて前記シフトレジスタが制御されることを特長とする半導体装置。
【請求項１０】
請求項９において、前記シフトレジスタは、初期設定時に最下位及び最上位以外のビットがセットされることを特長とする半導体装置。
【請求項１１】
請求項１０において、前記シフトレジスタは、二分探作法のアルゴリズムで制御されることを特長とする半導体装置。
【請求項１２】
第１外部クロックと前記第１クロックを反転した第２外部クロックを受けて、前記第１外部クロックに同期し、前記第１外部クロックの２倍の周期を持つ内部クロックを発生するクロック再生回路を有する半導体装置であって、
前記クロック再生回路は、
前記外部クロックを受けてパルス幅を狭めた第１クロックを発生する第１ショットパルス発生回路と、
前記反転外部クロックを受けてパルス幅を狭めた第２クロックを発生する第２ショットパルス発生回路と、
前記第１及び第２クロックの論理和を取った第３クロックを発生する論理回路と、
前記第１クロックを受けてそれぞれに位相の異なる複数の参照クロックを出力するための複数の第１遅延回路と、
前記第１クロックと比較して前記複数の参照クロックのうち最も位相の近いものの一つを検出することにより同期に必要な所定の遅延段数を検出する比較回路と、
前記所定の遅延段数の情報を保持するラッチ回路を持つ制御回路と、
前記第３クロックがスイッチを介して入力される入力ノードをそれぞれに持つ複数の第２遅延回路と、を備え
前記内部クロックは、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第２遅延回路の一つの前記入力ノードに前記第３クロックを入力して最終段まで伝搬させられることで形成されることを特徴とする半導体装置。
【請求項１３】
請求項１から１２のいずれかにおいて、
前記半導体装置は、前記外部クロックに同期してアドレスが入力されるアドレス入力回路と、前記アドレスによって選択される複数のメモリセルと、前記複数のメモリセルにからの読み出しデータを前記内部クロックに同期して出力する出力回路を含む同期式メモリを更に有することを特徴とする半導体装置。
【請求項１４】
外部クロックを受けて、前記外部クロックに同期した内部クロックを発生する
クロック再生回路を有する半導体装置であって、
前記クロック再生回路は、
前記外部クロックを受けて基準クロックを第１ノードから出力するための入力バッファと、
前記第１ノードに結合される第１入力ノードと、前記第１入力ノードにその入力端が結合される直列接続された複数の第１遅延回路と、前記複数の第１遅延回路の接続ノードの各々に設けられ複数の第２クロックを出力するための複数の第１出力ノードとを持つ第１遅延回路列と、
前記第１ノードに結合される第２入力ノードと、前記複数の第１出力ノードに結合される複数の参照信号入力ノードと、複数の参照結果出力ノードとを持つ制御回路と、
前記第１ノードに結合される第３入力ノードと、前記複数の参照結果出力ノードに結合される複数の制御信号入力ノードと、前記複数の制御信号入力ノードに対応してそれぞれが設けられ直列接続された複数の第２遅延回路と、前記複数の第２遅延回路の最終段の出力に結合される第２出力ノードとを持つ第２遅延回路列と、
前記第２出力ノード結合される第２ノードと、
前記第２ノードと結合され前記内部クロックを出力するための出力バッファ回路とを備え、
前記制御回路は、前記第２入力ノードに入力される前記第１クロックと前記第１遅延回路列から前記複数の参照信号入力ノードに入力される複数のクロック信号との位相を比較して最も位相の近い前記複数のクロック信号の一つが入力される前記複数の参照信号入力ノードの一つを同期ステージとして検出し、前記同期ステージに対応する前記複数の比較結果出力ノードの一つに所定の同期検出信号を出力し、
前記第２遅延回路列は、前記所定の同期検出信号が入力された前記複数の制御信号入力ノードに対応する前記複数の第２遅延回路の一つに前記基準クロックを入力し所定の数の前記第２遅延回路を伝搬させて前記第２出力ノードに出力し、
前記半導体装置は、前記第２クロック再生回路を更に有し、
前記第２クロック再生回路は、前記入力バッファの出力する前記基準クロックと、前記出力バッファの出力する前記内部クロックとの位相を比較する位相比較回路と、前記第２ノードと前記出力バッファの入力端との間に挿入され前記位相比較器の比較結果に応じて第１遅延時間を単位として遅延時間を調整する可変遅延回路とを有し、
前記第１クロック再生回路の複数の第１及び第２遅延回路のそれぞれは、第２遅延時間を有し、
前記第２遅延時間は、前記第１遅延時間よりも大きく、
前記可変遅延回路は、入力端が前記第２ノードに結合されその出力端が前記出力バッファの入力端に結合される直列接続された複数のインバータ回路を含み、
前記複数のインバータ回路のそれぞれは、そのソース・ドレインが並列に接続された第１導電形の複数の第１ＭＩＳＦＥＴと、第１導電形の第２ＭＩＳＦＥＴと、第２導電形の第３ＭＩＳＦＥＴと、前記複数の第１ＭＩＳＦＥＴのそれぞれと対をなしそのソース・ドレインが並列に接続された第２導電形の複数の第４ＭＩＳＦＥＴとを含み、
前記複数の第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記複数の第４ＭＩＳＦＥＴはそのソースドレイン経路が直列に接続され、
前記第２及び第３ＭＩＳＦＥＴのゲートを入力端とするとともに前記第２及び第３ＭＩＳＦＥＴの結合ノードを出力端とし、
前記可変遅延回路の遅延時間は、前記複数の第１ＭＩＳＦＥＴ及び前記複数の第４ＭＩＳＦＥＴの選択状態により決定されることを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記複数の第１ＭＩＳＦＥＴのそれぞれは、互いにゲート寸法が異なり、前記複数の第４ＭＩＳＦＥＴのそれぞれは、互いにゲート寸法が異なることを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記複数の第１ＭＩＳＦＥＴは、そのうちの一つが選択され、
前記複数の第４ＭＩＳＦＥＴは、そのうちの一つが選択されることを特徴とする半導体装置。
【請求項１７】
可変遅延回路を具備する半導体装置であって、
前記可変遅延回路は、
そのソース・ドレインが並列に接続された第１導電形の複数の第１ＭＩＳＦＥＴと、第１導電形の第２ＭＩＳＦＥＴと、第２導電形の第３ＭＩＳＦＥＴと、前記複数の第１ＭＩＳＦＥＴのそれぞれと対をなしそのソース・ドレインが並列に接続された第２導電形の複数の第４ＭＩＳＦＥＴとを含み、
前記複数の第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記複数の第４ＭＩＳＦＥＴはそのソースドレイン経路が直列に接続され、
前記第２及び第３ＭＩＳＦＥＴのゲートを入力端とするとともに前記第２及び第３ＭＩＳＦＥＴの結合ノードを出力端とし、
前記可変遅延回路の遅延時間は、前記複数の第１ＭＩＳＦＥＴ及び前記複数の第４ＭＩＳＦＥＴの選択状態により決定されることを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記複数の第１ＭＩＳＦＥＴのそれぞれは、互いにゲート寸法が異なり、前記複数の第４ＭＩＳＦＥＴのそれぞれは、互いにゲート寸法が異なることを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記複数の第１ＭＩＳＦＥＴは、そのうちの一つが選択され、
前記複数の第４ＭＩＳＦＥＴは、そのうちの一つが選択されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から入力されるクロック信号に同期した内部クロック信号を発生するクロック発生回路を有する半導体装置に関する。特に、外部から入力されるクロック信号と内部クロック信号とのタイミング誤差が微小である内部クロック信号を発生するクロック発生回路と、そのクロック発生回路により形成されたクロック信号の半導体装置への応用に関する。
【０００２】
【従来の技術】
この明細書で参照される文献は以下の通りである。 [文献１]：1993 International Solid-State Circuit Conference Digest of Technical Papers, pp. 160-161, Feb. 1993。  [文献２]：1994 International Solid-State Circuit Conference Digest of Technical Papers, pp. 300-301, Feb. 1994。  [文献３]：特開平８−２３７０９１号公報。  [文献４]：特開平１０−１２６２５４号公報。以上の文献は以下文献番号で参照される。
【０００３】
外部クロックに位相の同期した内部クロックを発生するクロック再生回路としては、文献１及び文献２に示されているように、フェーズ・ロックト・ループ（ＰＬＬ）あるいはディレイ・ロックト・ループ（ＤＬＬ）が知られている。これらの回路は、フィードバック回路であるため、位相を合わせるまでに比較的長い時間を要する。
【０００４】
位相を合わせるまでの時間を短縮するクロック再生回路としては文献３及び文献４に記載される、いわゆるシンクロナス・ミラー・ディレイ（ＳＭＤ）と呼ばれるものが知られている。
【０００５】
文献３に記載のＳＭＤは、基準クロックから複数の参照クロック列を作る第１遅延回路列と、基準クロックと比較して位相の近い複数の参照クロック列の一つのクロックを選び出して通過させる制御回路と、制御回路で選ばれた一つのクロックに第１遅延回路列で通過した段数と同じ遅延を加算して内部クロックとして出力する第２遅延回路を持つ。このためＳＭＤの位相同期の精度は遅延回路１段当たりの遅延時間で決まる。文献３の図１２，１３には、ＳＭＤの第１遅延回路列の入力部にＳＭＤの遅延回路より小さな遅延時間の整数倍刻みで調整を行う可変遅延回路を挿入することが記載される。この可変遅延回路の遅延時間は、遅延回路に入力される基準クロックとＳＭＤの第２遅延回路列によって形成された内部クロックと位相比較回路により帰還制御される。
【０００６】
【発明が解決しようとする課題】
本願発明者等は、高速なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）として、外部から入力されるクロック信号に同期してデータの授受を行うシンクロナスＤＲＡＭ（ＳＤＲＡＭ）について検討した。その動作周波数を向上させクロックサイクル時間を短縮していく上で、外部クロックが入力されてからデータが出力されるまでのクロックアクセス時間が問題となる。ＳＤＲＡＭから読み出されたデータのセットアップ時間を確保するために、クロックアクセス時間はクロックサイクル時間よりも十分短くなければならないためである。そのため、外部クロック信号からＳＤＲＡＭ内の内部クロックを発生させるクロック発生回路（またはクロック再生回路とも呼ぶ）が重要である。
【０００７】
このような応用に対して求められる、クロック発生回路の課題は以下の通りである。（１）ＳＤＲＡＭを低消費電力モードとするため、外部クロックを一時的に遮断して、再度外部クロックから内部クロックを発生する際の同期時間が短いこと。（２）外部クロックと内部クロックの同期誤差を低減しながら、なおかつ内部クロックを発生するまでの同期時間が短いこと。（３）クロック再生回路の低消費電力化。（４）回路規模が小さく半導体基板上での面積が小さいこと。  これに対して、文献１や文献２に記載のＤＬＬ及びＰＬＬでは、内部クロックが高い精度で発生され（同期誤差が小さい）、ジッタの問題も小さいという点に利点があるが、内部クロックが再生されるまでの時間が比較的長い。文献３の図１２に記載の回路は、内部クロックを粗調整するＳＭＤと微調整する可変遅延回路の２つを持つため、理想的に動作すれば内部クロックの同期誤差は小さくなるなると思われる。しかし、この回路ではＳＭＤと微調整する可変遅延回路の２つがそれぞれに独立した帰還経路を持つが、系の安定性について考慮されていない。
【０００８】
本願発明の目的の一つは、外部クロックと内部クロックの同期誤差を低減しながら、クロック再生回路の安定性を保ち、内部クロック発生までの同期時間を低減することにある。
【０００９】
また、本願発明の他の目的の一つは、外部クロックを一時的に遮断して、再度外部クロックから内部クロックを発生する際の同期時間を短縮することにある。
【００１０】
また、本願発明の更なる目的の一つは、クロック再生回路の低面積化や低消費電力化を図ることである。
【００１１】
【課題を解決するための手段】
上記目的を達成するための代表的な本発明の構成は、外部クロックを受けて、前記外部クロックに同期した内部クロックを発生するクロック再生回路を有する半導体装置であって、前記クロック再生回路は、前記外部クロックが結合され第１基準クロックを出力するための入力基準ノードと、前記入力基準ノードにその初段が結合され、それぞれに位相の異なる複数の参照クロックを出力するための複数の第１遅延回路と、前記第１基準クロックと比較して前記複数の参照クロックのうち最も位相の近い一つを検出することにより同期に必要な所定の遅延段数を検出する比較回路と、前記所定の遅延段数の情報を保持するラッチ回路を持つ制御回路と、前記第１基準クロックがスイッチを介して入力される入力ノードをそれぞれに持つ複数の第２遅延回路と、前記第２遅延回路の最終段に結合され前記内部クロックを出力するための出力基準ノードとを備え、前記内部クロックは、前記制御回路で検出された前記所定の遅延段数に対応する前記複数の第２遅延回路の一つの前記入力ノードに前記第１基準クロックを入力して最終段まで伝搬させることで形成される。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面に沿って説明する。以下に述べる各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）やバイポーラトランジスタ等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００１３】
＜実施例１＞
本発明によるクロック再生回路の構成例を図１に示す。図１に示すクロック再生回路は、外部クロックと内部クロックとのタイミング誤差を自動的に判別してその差を微調整しながら、外部クロックをその周期に応じて遅延させて内部クロックを発生させることが特長である。このクロック再生回路は、粗調整用クロック再生回路CTC（以下粗調整回路と呼ぶ）及び微調整用クロック再生回路FTC（以下微調整回路と呼ぶ）で構成されている。粗調整回路CTCはクロック入力バッファCIB0及びCIB、クロックバッファCB0、CB1、CB2及びCB3、遅延モニタDMC、進行方向遅延回路列FDA、制御回路MCC、逆方向遅延回路列BDA0、遅延時間微調整回路FTD及びクロックドライバCIDで構成され、微調整回路FTCは遅延時間微調整回路FTD、位相比較回路PC、制御信号生成回路CSG、シフトレジスタSR、クロックドライバCIDで構成されている。
【００１４】
[1-1.粗調整用クロック再生回路の構成]
進行方向遅延回路列FDAは、(m+1)個の遅延回路FDE0〜FDEmが直列接続されており、それぞれ一方の入力端子が電源電圧VCCに接続された2個のＮＡＮＤ回路の直列接続で構成されている。DMCからFDAに入力されたクロックは遅延回路を通過するたびに一定量の遅延(tD)が加算され、複数の出力端子（NF0〜NFm）からそれぞれ遅延時間が等差的に加算された複数の遅延クロック信号（複数の参照クロック信号）を出力する。
【００１５】
制御回路MCCは、クロック入力バッファCIBとそれぞれ遅延回路FDE0〜FDEmの出力NF0〜Nfmが入力された(m+1)個のアービタARB0〜ARBmと、それぞれ隣接する2個のアービタの出力の論理をとるm個の論理回路PCL1〜PCLmと、論理回路PCL1〜PCLmの出力結果を保持するm個のラッチ回路LB1〜LBmにより構成されている。アービタARB0〜ARBmのそれぞれは、通常ＲＳラッチと呼ばれる回路を例示したが、その機能は第１及び第２入力から入力されるクロック信号の位相を比較して所定の位相条件に従った出力を発生するものである。即ち、第１入力を基準クロック（例えば図１ではNCI1)として第２入力に入力するクロック（例えば図１ではNF0）の位相が進んでいる場合には所定レベル（図１のアービタではハイレベル）を出力する。逆に第２入力に入力するクロックの位相が遅れている場合には、第１入力に入力した基準クロックをそのまま通過させて出力する（図１のアービタでは反転した基準クロックが通過する）ものである。入力する２つのクロック信号の位相が完全に一致しても回路のわずかな非対称から上述した２通りのいずれかに動作は確定する。
【００１６】
論理回路PCL1〜PCLmのそれぞれは、２入力ＮＡＮＤ回路の入力の片側から反転した信号を入力させたものである。第１入力と第２入力（インバータのついた側の入力）に入力される信号のレベルが同じ時には常に所定のレベル（例えば図１ではハイレベル）を出力する。また、第１入力と第２入力に入力される信号が同じ位相で周期的にハイとロウレベルに変化する内部基準クロック信号であっても常に出力は所定レベルとなる。第１入力が常にハイレベルで第２入力がロウレベルの時には、第２入力がロウレベルの期間だけロウレベルを出力する。
【００１７】
ラッチ回路LB1〜LBmのそれぞれは、伝達ゲート及び2入力NORの一方とクロック・インバータを接続して構成したラッチからなる。即ち、2入力NORの他方をロウレベルとしているとき基準クロック（例えば図１ではNCI2T）がハイレベルのときには、論理回路PCL1〜PCLmのそれぞれの出力信号をラッチ回路に取り込み、内部基準クロックがロウレベルの時には、その取り込んだ信号レベルを保持する。また、LB1〜LBmには共通にリセット信号PORが供給される。電源投入時等に、ラッチ情報をすべて消去するためである。なお、この図の伝達ゲートに示されるように、この明細書の図面のトランジスタ記号ではＰ形ＭＩＳＦＥＴのゲートには○印を付し、Ｎ形ＭＩＳＦＥＴにのゲートにはなにもつけないことにする。
【００１８】
制御回路MCCの動作を説明する。一例として、i番目のアービタARB(i-1)に入力するNF(i-1)が基準クロックNCI1よりも進んでいて(i+1)番目のアービタARBiに入力するNFiが基準クロックNCI1よりも遅れているとする。このとき、ARB0〜ARB(i-1)の出力NQ0〜NQ(i-1)には全てハイレベルが出力され、ARBi〜ARBmの出力NQi〜NQmは全て基準クロックNCI1を反転してそのまま通過させることになる。つまり、ARB0〜ARBmの中で隣接する２個のアービタの出力で異なるものはARB(i-1)とARBiの組となる。従ってARB(i-1)とARBiの出力NQ(i-1)とNQiを受ける論理回路PLCiはその出力NRiからNQiの出力である基準クロックNCI1を反転した信号を出力する。論理回路PLC1〜PLC(i-1)及びPLC(i+1)〜PLCmはそれぞれの２つの入力に同じレベルの信号が入力されるので全てその出力NR1〜NR(i-1)及びNR(i+1)〜NRmからハイレベルを出力することになる。さらに、NRiだけがロウレベルを出力し、この信号を受けるラッチ回路LBiはその出力NMiから反転したハイレベルの信号を出力する。論理回路LB1〜Lb(i-1)及びLB(i+1)〜LBmはそれぞれの入力にハイレベルが入力されるので全てその出力NM1〜NM(i-1)及びNM(i+1)〜NMmからロウレベルを出力することになる。
【００１９】
以上の制御回路MCCに必要な機能をまとめると以下のようになる。即ち、MCCは位相がそれぞれ異なる複数の遅延クロック信号を受ける複数の第１入力端子（NF0〜NFm）と、基準クロック(NCI1）を受ける第２の入力端子と、前記複数の第１入力端子に対応させて設けられた複数の第１出力端子（NM1〜NMm）を持つ。そして、それぞれ位相の異なる複数の遅延クロック信号と基準クロックとの位相を比較して、基準クロックの位相に最も近い位相を持つ複数の遅延クロック信号の少なくとも一つを選択して、選択された遅延クロックが入力する第１入力端子に対応する第１出力端子にはハイレベルを出力し、それ以外の複数の第１出力端子からはロウレベルを出力する。更に、位相の比較結果をラッチして、リセットされない限り、複数の第１出力端子からの信号は、固定される。
【００２０】
逆方向遅延回路列BDA0は、m+1個の遅延回路BDE0〜BDEmが直列接続されたものである。BDE0〜BDEmの各々は、出力端が無接続（開放）の第１NAND回路と、直列接続された第２及び第３NAND回路を共通に含む。第１NAND回路の一方の入力は第２NAND回路の出力に接続される。また第３NAND回路の一方の入力は前段の遅延回路の出力に接続される。第１及び第３NAND回路の他方の入力はＶｃｃに接続される。
【００２１】
BDE0の第２NAND回路の他方の入力端子はＶｃｃに接続されるのに対して、他の遅延回路BDE1〜BDEmには第４NAND回路の出力が結合される。第４NAND回路の一方の端子には、共通にクロックバッファCB3から内部基準クロックNCI3が供給され、他方の端子は、それぞれMCCの出力ノードNM1〜NMmに接続される。即ち、第４NAND回路は一種のスイッチの役割をしており、MCCが同期検出をするとNM1〜NMmの一つだけがハイレベルを出力するので、その同期ステージに相当する一つの遅延回路から内部基準クロックNCI3が入力され、そこから順に伝搬して所定段数の遅延が加算されてBDE0から出力される構成になっている。
【００２２】
このような構成にすることで、少ないゲート数で遅延回路の遅延時間のマッチングがとれる。すなわち、FDAとBDA0のそれぞれに用いる遅延回路は、進行方向と逆方向との遅延が等しくなるように、１段当たりの遅延時間が同等な同じ回路形式のものを用いている。BDA0は複数の入力端子を持ち、クロックが入力された端子の位置により異なる遅延が加えられたクロックを出力し、FDAで加えられた遅延時間と同じ遅延が加算される。
【００２３】
図３〜８にクロック入力バッファ及びクロックドライバの具体例を示す。クロック入力バッファCIB0は、図3に示すように一方の入力端子にクロック入力信号CKEを入力したNAND回路と、インバータの直列接続により構成できる。クロック入力バッファCIBは、図4に示すように、駆動能力を高めるためのカスケードドライバと呼ばれるインバータ列により構成できる。クロックドライバCIDは、例えば図5に示すように駆動能力を高めるためのインバータ列の直列接続により構成できる。クロックバッファCB0、CB1、CB2及びCB3は、図6、図7、図8にそれぞれ示すように、クロック制御信号EN0、EN1、EN2が入力されるNAND回路と、駆動能力を高めるためのカスケードドライバと呼ばれるインバータ列により同じように構成できる。このように構成することにより駆動能力を高めるためのカスケードドライバと呼ばれるインバータ列を短くしてクロックバッファにおける遅延時間を短縮でき、またクロック制御信号に応じて基準クロックをNAIからNCI0及びNCI1、NCI2T、NCI3に分配できる。
【００２４】
図９に示す遅延モニタDMCは、クロック入力バッファCIB0及びCIB、クロックバッファCB0、CB1、CB2、CB3、進行方向遅延回路列FDAを構成する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDAを構成する遅延回路BDE0〜BDEm、遅延時間微調整回路FTD、クロックドライバCIDなどの遅延時間をモニタする回路である。DMCは、CIB0のダミー回路DCIB0と、CIBのダミー回路DCIBと、CB0、CB1、CB2、CB3のいずれか１個に対するダミー回路DCBと、遅延回路FDE0〜FDEm及びBDE0〜BDEmのダミー回路DDAと、FTDのダミー回路DFTD、CIDのダミー回路DCIDとで構成されている。ここで、ダミー回路とは対応する回路の遅延時間を等価的に作りだす回路である。ダミー回路DCIB0、DCIB、DCB、DDAのNAND回路の一方の入力端子には電源電圧レベルVCCが入力される。ダミー回路DCIB、DCB及びDCIDは、出力を開放にしたインバータを負荷として接続したインバータ列により構成している。このように構成することにより、占有面積の大きなCIBやCB0、CB1、CB2、CB3、CIDと同じゲート幅の大きなＭＯＳトランジスタにより構成したインバータを用いなくてもカスケードドライバの遅延時間をモニタできる。さらに、ダミー回路DCBで出力を開放にしたNAND回路は、図1に示すクロック入力バッファCIBの出力に接続されたゲート容量に等しい負荷容量である。
【００２５】
[1-2.微調整用クロック再生回路の構成]
次に、微調整回路FTCの構成を説明する。遅延時間微調整回路FTDは、例えば図２に示すように、電流制御型インバータINFとINBが直列接続されている。FTDは、多段階に微少な遅延時間が可変できる可変遅延回路である。電流制御型インバータINBはドレインで互いに接続されたP型MOSトランジスタPTB0とN型MOSトランジスタNTB0のゲートに逆方向遅延回路列BDA0の出力である遅延クロック（例えば図１ではNB0）を入力し、P型MOSトランジスタPTB0のソースと電源の間に電流制御用P型MOSトランジスタ列PTBAが接続され、電流制御用N型MOSトランジスタNTB0のソースと電源の間にN型MOSトランジスタ列NTBAが接続される。PTBAはゲート寸法の異なるn個のP型MOSFET PTB1〜PTBnを大きい順に並列接続して構成されている。NTBAもPTBAと対をなすようにゲート寸法の異なるn個のN型MOSFET NTB1〜NTBmを大きい順に並列接続して構成される。PTB1〜PTBm及びNTB1〜NTBmのゲートには制御信号QB1〜QBn（後述するシフトレジスタSRから供給される）から発生する相補の信号がそれぞれ入力され、ある一組のP型及びN型MOSFETが選択されてオンする。これにより、tdyの時間刻みでn段階に遅延時間が調整できる。電流制御型インバータINFもINBと同様に構成されm段階に遅延時間が調整できる。特に制限されないが、INFやINBにおける、遅延時間の刻み幅tdyは粗調整回路CTCの１段あたりの遅延回路の遅延時間の約１／１０にされる。好ましくは、１／１０〜１／２０が妥当な範囲である。
【００２６】
一例としてシフトレジスタ出力QBjとQFiだけがハイレベルで、他はロウレベルとする。このとき、INBでは一組のPTBjとNTBjが選択されてオンし、INFでは一組のPTFiとNTFiが選択されてオンして、FDAの遅延回路FDE0〜FDEm及びBDAの遅延回路BDE0〜BDEmにおける遅延時間とは異なる遅延時間を生成することができる。
【００２７】
位相比較回路PCは、例えば図１０に示すように、ダミー回路DCIB0、進行方向遅延回路列FDAを構成する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0を構成する遅延回路BDE0〜BDEmのダミー回路DDA及びDDA1、遅延時間微調整回路FTD0及びFTD1、２個のインバータが直列接続された３組の波形整形用遅延回路、２個のアービタABP0及びABP1、さらに２個のラッチ回路LA0及びLA1により構成されている。
【００２８】
アービタABP0及びABP1のそれぞれは、通常ＲＳラッチと呼ばれる回路と同一のものを例示した。アービタABP0の一方の入力端子にはチップ内部基準クロックCLKRからダミー回路DDA1、遅延時間微調整回路FTD0及び波形整形用遅延回路を通じた出力NPC0を接続し、他方の入力端子には内部クロックCLKIからクロック入力バッファDCIB0、ダミー回路DDA、遅延時間微調整回路FTD0及び波形整形用遅延回路を通じた出力NPC1を接続する。また、アービタABP1の一方の入力端子はノードNPC0を接続し、他方の入力端子には内部クロックCLKIからクロック入力バッファDCIB0、ダミー回路DDA、遅延時間微調整回路FTD1及び波形整形用遅延回路（２個のインバータ）を通じた出力NPC2を接続する。さらに、ノードNPC0の負荷容量と同じになるように、ノードNPC1及びNPC2のそれぞれには一方の入力端子を接地電圧レベルVSSに接続し、出力端子を開放にしたNAND回路がそれぞれ接続されている。ラッチ回路LA0及びLA1のそれぞれは通常ＲＳラッチと呼ばれる回路であり、ショットパルス信号を除去するために２個のＮＯＲ回路の出力端子にそれぞれインバータを２段直列接続してその出力端子をそれぞれ襷掛けした構成のものを例示した。
【００２９】
図１０に例示したダミー回路DDA1は、ダミー回路DDAでも同じ回路が使用される。DDAではDDA1でEN3が入力されているノードがＶｃｃとなっている点が異なる。DDA1のクロック制御信号EN3は例えば既知のクロックカウンタの出力信号であり、初期状態ではロウレベルである。しかし、外部クロックCLKEから図１に示すクロック再生回路を通じて出力された内部クロックCLKIがクロックカウンタに入力されるとクロック制御信号EN3はロウレベルからハイレベルに変化して、チップ内基準クロックCLKRがノードNPC0に出力される。このとき、内部クロックCLKIもNPC1及びNPC2に出力されるので、図１０に示す位相比較回路PCは内部クロックCLKIが出力されてから位相比較動作を始める。これにより、粗調整回路CTCとの競合を防止する。
【００３０】
二つの遅延時間微調整回路FTD0及びFTD1は、それぞれ図２に示したFTDと同様の回路が使用される。但し、FTD0とFTD1とは異なる電流制御用MOSトランジスタの組が選択された状態に設定する。即ち、FTD0及びFTD1はそれぞれ異なる遅延時間を生成するよう設定しておく。設定は設計において配線によりゲートの制御信号を所定の電位に接続することで行う。完成した後に、更に微調整の必要があれば、ヒューズ等で選択できるようすると良い。第１の遅延回路の一方にチップ内部基準クロック（例えば図１ではCLKR）が入力し、第１の遅延回路の他方と第２の遅延回路に内部クロックCLKIを入力する。
【００３１】
一例とし、遅延時間微調整回路FTD1における遅延時間の方がFTD0における遅延時間よりもΔtdzだけ大きいとする。このΔtdzは位相比較器PCの時間不感帯幅（即ち位相の決定精度）であり適切な値を選ばなければならない。Δtdzを無限小にすると安定性が損なわれ、クロックジッタが発生するためである。このとき、内部クロックCLKIからダミー回路DCIB0を通じた出力CLKIRの立ち上がりがチップ内部基準クロックCLKRの立ち上がりと比べてΔtdzより遅い場合、CLKRのハイレベルと同じ期間ハイレベル信号NSL0を出力する。このときNFA0はロウレベルを出力する。また、CLKIRの立ち上がりがCLKRの立ち上がりと比べてΔtdzより早い場合、CLKIRのハイレベルと同じ期間ハイレベル信号NFA0を出力する。このときNSL0はロウレベルを出力する。一方、CLKIRの立ち上がりとCLKRの立ち上がりとを比べてその差（タイミング誤差）がΔtdzより小さい場合、位相比較回路出力NSL0及びNFA0はロウレベルのままである。
【００３２】
図１１に示すシフトレジスタ制御信号生成回路CSGは、１個のＴフリップフロップT F/F、２個のDフリップフロップD F/F、NAND回路、インバータ回路からなる論理回路、及び駆動能力を高めるため２個のインバータからなるカスゲードドライバにより構成される。T F/Fは通常ＲＳラッチを用いて構成したJKフリップフロップと呼ばれる回路を用いて構成でき、入力端子を電源電圧VCCに接続し、イネーブル信号端子をチップ内基準クロックCLKRに接続することにより、外部クロック信号CLKEが入力されてから偶数番目のクロックサイクル時間にハイレベル、奇数番目のクロックサイクル時間にロウレベルの信号を発生する。D F/Fは通常ＲＳラッチを２段縦続接続して前段と後段では逆位相のイネーブル信号で動作するようにしたマスタスレーブフリップフロップ、もしくはエッジトリガフリップフロップで構成できる。イネーブル信号端子をチップ内基準クロックCLKRに接続することにより、外部クロック信号の遷移のときのみ出力の値が変化する。
【００３３】
一例とし、チップ内基準クロックCLKRと内部クロックCLKIの位相が比較されて位相比較回路出力NSL0がハイレベルになり、NAND回路の一方の入力端子に入力されたとする。このとき、 NAND回路の他方の入力端子には外部クロック信号CLKEが入力されてから偶数番目のクロックサイクル時間にハイレベルとなるＴフリップフロップの出力Qが接続されるので、外部クロック信号CLKEが入力されてから偶数番目のクロックサイクルの時の位相比較回路出力NSL0によりハイレベルのシフトレジスタ制御信号NSL1が生成される。さらに、この偶数番目の内部基準クロックがロウレベルになってから次のクロックサイクルのロウレベルになる間Ｄフリップフロップによりシフトレジスタ制御信号NSL1のレベルが保持されるから、この信号NSL1と内部クロックCLKIのバー信号CLKBがNAND回路に入力された結果、シフトレジスタ制御信号NSL1が生成された次の外部クロックサイクルの間にハイレベルのシフトレジスタ制御信号NSL2が生成される。以上の例と同様にして、位相比較回路出力NFA0からシフトレジスタ制御信号NFA1及びNFA2が生成される。
【００３４】
図１２に示すシフトレジスタSRは、m個のラッチ回路で構成されるシフトレジスタSRF及びn個のラッチ回路で構成されるSRBによって構成できる。シフトレジスタSRF及びSRBのそれぞれは２組のラッチ回路からなるマスタスレーブ型で、シフトレジスタ制御信号NSL1及びNSL2、NFA1、NFA2をシフトレジスタ制御回路SRCに入力して生成されるシフトレジスタ制御信号NSLF1及びNSLF2、NFAF1、NFAF2、NSLB1及びNSLB2、NFAB1、NFAB2によって制御される双方向シフトレジスタである。またシフトレジスタSRF及びSRBのそれぞれは、シフトレジスタ出力QF1〜QFm及びQB1〜QBnのなかでそれぞれ１個だけがハイレベルで残りの全てがロウレベルとなるように制御できる。さらにシフトレジスタSRF及びSRBのそれぞれを、一方のシフトレジスタにおけるハイレベルを出力するシフトレジスタ出力の位置が変化しているとき、他方のシフトレジスタにおけるハイレベルを出力するシフトレジスタ出力の位置は変化しないように制御することができる。
【００３５】
一例として、シフトレジスタ出力QFi及びQB1がハイレベルで、その他のQF1〜QF(i-1)及びQF(i-1)〜QFmとQB2〜QBnの全てがロウレベルである状態を初期状態として考える。このとき、ロウレベルのシフトレジスタ制御信号NSL1及びNSL2とハイレベルのNFA1及びNFA2がシフトレジスタSRに入力されると、シフトレジスタ制御回路によりロウレベルのNSLF1、NSLF2、NSLB1、NSLB2、NFAB1、NFAB2及びハイレベルのNFAF1、NFAF2を生成することができる。これらにより外部クロックの２クロックサイクルの時間で、シフトレジスタ出力QF(i+1)及びQB1がハイレベルでその他のQF1〜QFi及びQF(i+2)〜QFmとQB2〜QBnの全てがロウレベルになるようにすることができる。
【００３６】
一方、上記の例と同じ初期状態から、ロウレベルのNFA1及びNFA2とハイレベルのNSL1及びNSL2がシフトレジスタSRに入力されると、シフトレジスタ制御回路によりロウレベルのNFAF1、NFAF2、NSLB1、NSLB2、NFAB1、NFAB2及びハイレベルのNSLF1、NSLF2を生成することができる。これらにより外部クロックの２クロックサイクルの時間で、シフトレジスタ出力QF(i-1)及びQB1がハイレベルでシフトレジスタ出力QF1〜QF(i-2)及びQFi〜QFmとQB2〜QBnの全てがロウレベルになるようにすることができる。
【００３７】
[1-3. 粗調整用クロック再生回路の動作]
図１のクロック再生回路は粗調整回路CTCと微調整回路FTCの二つの回路で構成されるため、クロック制御信号EN0、EN1及びEN2に応じて動作する部分が異なる。はじめに一例として、図１３に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間tDMCに対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから３クロックサイクル遅れで内部クロックCLKIが発生する粗調整回路CTCの基本動作を説明する。
【００３８】
まず、電源投入時にハイレベルのパワーオンリセット信号PORが入力されるのでラッチ回路LB1〜LBmの出力NM1〜NMmの初期値はロウレベルである。このリセット信号PORは、クロック再生回路が搭載される半導体装置に電源モニタを設け、外部から供給される動作電源の電圧により所定のシーケンスで発出されるようにされる。特に後述するSDRAM等で使用する際には、動作クロックの大幅な変更動作等に備え、コマンド（SDRAMのモード設定コマンド）でリセットできるようにしておくと良い。装置の条件によっては専用のリセット端子（ピン）を設けても良い。また、クロック制御信号EN0及びEN1はハイレベル、EN2はロウレベルに設定される。
【００３９】
次に、クロックイネーブル信号CKEがハイレベルになると外部クロックCLKEはクロック入力バッファCIB0からノードCLKRに出力され、クロック入力バッファCIBを通じてノードNAIに出力される。このクロックの数を例えばモードレジスタで設定された数だけ既知のカウンタで数えてクロック制御信号EN0、EN1及びEN2を制御し、ノードNAIのクロックを粗調整回路CTCの各部分に分配する。
【００４０】
まず、チップ内部基準クロックCLKRはクロック制御信号EN0がハイレベルであるのでクロックバッファCB0からノードNCI0に出力され、遅延モニタDMCを通じて進行方向遅延回路列FDAに入力されてFDA内の遅延回路FDE0〜FDEmを順次伝播する。また、チップ内部基準クロックCLKRはクロック制御信号EN1がハイレベルであるのでクロックバッファCB1からノードNCI1にも出力される。よって、遅延回路FDE0〜FDEmの出力ノードNF0〜NFmのパルスが制御回路MCCに入力され、クロック入力バッファCIB1の出力ノードNCI1のパルスと立ち上がりのタイミングがアービタARB0〜ARBmにより比較される。
【００４１】
図１３に示すように、基本動作では(i+1)番目の遅延回路FDEiの入力NF(i-1)が立ち上がってから出力NFiが立ち上がるまでにNCI1が2度目の立ち上がりとなる。即ち、MCCにおける同期の検出は２クロックサイクルで行われる。i番目までのアービタARB0〜ARB(i-1)では、入力NF0〜NF(i-1)がNCI1よりも先に立ちあがるため、入力NF0〜NF(i-1)がローレベルになるまでハイレベルを保つ。一方、(i+1)番目以降のアービタARBi〜ARBmでは、入力NFi〜NFmがNCI1よりも後に立ちあがることにより、出力NQi〜NQは、NCI1が立ち上がるとローレベルになり、NCI1が立ち下がるとハイレベルになる。すなわち、NCI1のパルスがそのままアービタARBi〜ARBmを通過する。これらの出力が論理回路PCL1〜PCLmに入力され、隣あったアービタの出力が比較される。その結果、論理回路PCL1〜PCLmのうち、出力NQ(i-1)とNQiの出力を受けるPCLiの出力NRiだけがロウレベルとなる。これら論理回路PCL1〜PCLmの出力NR1〜NRmがラッチ回路LB1〜LBmに入力されると、それらのうちラッチ回路LBiの出力NMiだけがハイレベルとなる。
【００４２】
以上のような動作を可能にするためには、ノードNAIにおける１つ目のクロックがハイレベルの期間、クロック制御信号EN0は必ずハイレベルでなければならない。また、ノードNAIにおける２つ目のクロックがハイレベルの期間、クロック制御信号EN1は必ずハイレベルでなければならない。さらに、論理回路PCL1〜PCLmの出力NR1〜NRmが発生した直後にラッチ回路LB1〜LBmの出力を固定するために、ノードNAIにおける２つ目のクロックがハイレベルからロウレベルになるとき、クロック制御信号EN1をハイレベルからロウレベルにしなければならない。一度ラッチ回路LB1〜LBmの出力を固定すれば、クロック制御信号EN0をロウレベルにして進行方向遅延回路列FDAを停止しておくことができる。即ち内部クロックの同期条件がMCCで一旦決定してしまえばラッチ回路によりその情報は保持される。従って、FDAや、MCCにもはや内部基準クロックを供給する必要性は無い。従って、同期が確立したタイミングでEN0やEN1で内部基準クロックの供給を停止すれば、FDAやMCCの多くのゲート回路の動作が停止され低消費電力に大きく寄与する。この点がMCCの出力にラッチ回路を用いることの大きな特徴である。
【００４３】
一方、クロック制御信号EN2をロウレベルに初期設定していたのは、FDAと制御回路MCCが動作中、逆方向遅延回路列BDA0を停止しておくことができるからである。しかし、ラッチ回路LB1〜LBmの出力が固定した後は、ノードNAIにおける３つ目のクロックがハイレベルになる前に、すなわちノードNAIにおける２つ目のクロックがハイレベルからロウレベルになるときにクロック制御信号EN2をハイレベルにする。そして、ノードNAIにおける３つ目のクロックをクロックバッファCB3からノードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路BDEiに入力する。
【００４４】
ラッチ回路LB1〜LB(i-1)及びLB(i+1)〜LBmの出力NM1〜NM(i-1)及びNM(i+1)〜NMmはロウレベルを保つため、遅延回路BDE1〜 BDE(i-1)及びBDE(i+1)〜 BDEmにはチップ内基準クロックCLKRが入力されず、遅延回路BDE(i-1)〜BDE1は順次パルスを伝播する。そして、逆方向遅延回路列BDA0からノードNB0へ出力されたパルスは、さらに任意の遅延時間に設定された遅延時間微調整回路FTDを通じてノードNBOに出力され、最後にクロックドライバCIDがそれを増幅して内部クロックCLKIとして出力する。BDA0ではFDAで加算されたのと同じ遅延が加算されるので、外部クロックCLKEから内部クロックCLKIまでの経路での遅延は１サイクルである。結局、クロックの経路を固定するために外部クロックCLKEを入力してから３サイクル後に内部クロックCLKIが発生する。
【００４５】
以上、図１３において、１回の位相比較でラッチ回路LB1〜LBmを固定する動作の例を説明したが、位相比較の回数やクロックサイクル時間に応じてモードレジスタを設定すれば、クロック制御信号EN0、EN1及びEN2を適切に制御して内部クロックを発生することができる。
【００４６】
そこで図１４に別の例として、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMCに対してクロックサイクル時間tCKが短い時）、クロックイネーブル信号CKEを投入してから５クロックサイクル遅れで内部クロックCLKIが発生する粗調整回路CTCの動作を示す。
【００４７】
まず、電源投入時にハイレベルのパワーオンリセット信号PORが入力されるので、ラッチ回路LB1〜LBmの出力NM1〜NMmの初期値はロウレベルである。また、クロック制御信号EN0及びEN1はハイレベル、EN2はロウレベルである。クロックイネーブル信号CKEがハイレベルになると、外部クロックCLKEは、クロック入力バッファCIBから遅延モニタDMCを通じて、進行方向遅延回路列FDAへ入力される。ここで、
tCK<tDMC  ．．．．．．．．．．．．．．．．．．．(式１)
であるとき、FDAの入力ノードNFIが立ちあがる前に、ノードNAIが2度目の立ち上がりとなる。この場合、入力NF(i-1)が立ち上がってから出力NFiが立ち上がるまでにNCI1が2度目の立ち上がりとなる遅延回路FDEiは存在せず、ノードNCI0に対して１クロックサイクル時間だけ遅らせるために必要な遅延時間をFDA内の遅延回路の段数として求めることはできない。しかし、ノードNFIに入力されたパルスは、遅延回路FDE0〜FDEmを順次伝播していき、入力NF(j-1)が立ち上がってから出力NFjが立ち上がるまでにNCI1が3度目の立ち上がりとなる遅延回路FDEjが存在する。よって、クロックサイクル時間が（式１）の関係にあるときには、アービタARB0〜ARBmはノードNAIからクロックバッファCB0を通じたFDAの複数の出力NF0〜NFmでのクロックと、その２サイクル後にノードNAIからクロックバッファCB1を通じた基準クロックNCI1の位相を比較しなければならない。
【００４８】
したがって、ノードNAIにおける１つ目のクロックがハイレベルの期間、クロック制御信号EN0は必ずハイレベルでなければならない。また、ノードNAIにおける３つ目のクロックがハイレベルの期間、クロック制御信号EN1は必ずハイレベルでなければならない。さらに、論理回路PCL1〜PCLmの出力NR1〜NRmが発生した直後にラッチ回路LB1〜LBmの出力を固定するために、ノードNAIにおける３つ目のクロックがハイレベルからロウレベルになるとき、クロック制御信号EN1をハイレベルからロウレベルにしなければならない。
【００４９】
一度ラッチ回路LB1〜LBmの出力を固定すれば、クロック制御信号EN0をロウレベルにして進行方向遅延回路列FDAを停止しておくことができる。一方、クロック制御信号EN2をロウレベルに初期設定していたのは、進行方向遅延回路列FDAと制御回路MCCが動作中、逆方向遅延回路列BDA0を停止しておくことができるからである。しかし、ラッチ回路LB1〜LBmの出力が固定した後は、ノードNAIにおける４つ目のクロックがハイレベルになる前に、すなわちノードNAIにおける３つ目のクロックがハイレベルからロウレベルになるときにクロック制御信号EN2をハイレベルにする。そして、ノードNAIにおける４つ目のクロックをクロックバッファCB3からノードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路BDEjに入力する。
【００５０】
ラッチ回路LB1〜LB(j-1)及びLB(j+1)〜LBmの出力NM1〜NM(j-1)及びNM(j+1)〜NMmはロウレベルを保つため、遅延回路BDE1〜 BDE(j-1)及びBDE(j+1)〜 BDEmにはチップ内基準クロックCLKRが入力されず、遅延回路BDE(j-1)〜BDE1は順次パルスを伝播する。そして、BDA0からノードNB0へ出力されたパルスは、さらに任意の遅延時間に設定されたFTDを通じてノードNBOに出力され、最後にクロックドライバCIDがそれを増幅して内部クロックCLKIとして出力する。BDA0ではFDAで加算されたのと同じ遅延が加算されるので、外部クロックCLKEから内部クロックCLKIまでの経路での遅延は2サイクルである。結局、クロックの経路を固定するために外部クロックCLKEを入力してから５サイクル後に内部クロックCLKIが発生する。
【００５１】
以上図１４に示したように、クロックサイクル時間tCKが遅延モニタの遅延時間tDMCより短くても、モードレジスタの設定を変えてクロック制御信号EN0、EN1及びEN2を適切に制御して外部クロックCLKEに同期した内部クロックCLKIを出力できる。さらに外部クロックサイクル時間が短い場合、モードレジスタの設定を変えて、外部クロックCLKEを入力してから７、９、…クロックサイクル後に内部クロックCLKIを出力できる。
【００５２】
以上図１３，１４に示したように、図１に示す粗調整回路CTCでは、ノードNCI0に対して整数倍のクロックサイクル時間だけクロックを遅らせるために必要な遅延時間を進行方向遅延回路FDA内の遅延回路の段数として求め、それと同じだけさらに逆方向遅延回路BDA内で遅らせる。すなわち、クロックの伝播経路を決めるために外部クロックCLKEをnクロックサイクル分遅延させ（nは１以上の整数）、次の１クロックサイクルでクロックの伝播経路を固定し、さらに外部クロックCLKEをnクロックサイクル分遅延させて内部クロックCLKIを出力する。したがって、クロックイネーブル信号CKEを投入してから（2n+1）クロックサイクル後に内部クロックCLKIが発生する。このようなセットアップ時の動作に対して、一旦同期動作を行えば、例えば図１に示すクロックイネーブル信号CKEをローレベルからハイレベルとしてCTCを待機状態から復帰させる時、パワーオンリセット信号PORを入力しない限り内部クロックの同期条件がMCC内のラッチ回路に保持されるので、クロックイネーブル信号CKEを投入してからnクロックサイクル後に内部クロックCLKIが発生する。クロックサイクル時間が比較的長い場合は、僅か１サイクルで内部クロックが発生することも可能である。
【００５３】
以上の説明から、図１に示すCTCはMCC内にラッチ回路を持つために、FDAやMCCのゲートを停止することができ、さらに待機状態から復帰する時のロックサイクルをセットアップ時よりも短くすることができるので、消費電力低減に有効である。
【００５４】
[1-4. 微調整用クロック再生回路の動作]
次に、図１５に従い、図１に示す微調整回路FTCの動作を説明する。粗調整回路CTCにより内部クロックCLKIが生成されているとする。クロックイネーブル信号CKEがハイレベルになり外部クロックCLKEが図１に示すクロック再生回路に入力されてから偶数番目のクロックサイクルのチップ内部基準クロックCLKRの立ち上がりとCLKIからダミー回路DCIB0を通じた出力CLKIRの立ち上がりのタイミングが、図１０に示す位相比較回路PCで比較される。
【００５５】
ここでCLKIRの立ち上がりのタイミングが2k番目のチップ内部基準クロックCLKRよりも早く、その差が遅延時間微調整回路FTD0とFTD1との間の遅延時間差Δtdzよりも大きいとき、図１０に示したアービタABP1及びラッチ回路LA1によりハイレベルの位相比較回路出力NFA0が内部クロックCLKIと同じ期間出力され、さらに図１１に示したシフトレジスタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがハイレベルなので、カスケードドライバを通じてシフトレジスタ制御信号NFA1を出力する。また、位相比較回路PCの出力NFA0はシフトレジスタ制御信号生成回路CSGにおいてD F/Fを通じてNAND回路の一方の入力端子に入力され、さらにNAND回路の他方の入力端子に入力されるクロックドライバCLKD出力の反転信号であるクロックバー信号CLKBがハイレベルになるとき、シフトレジスタ制御信号NFA2を出力する。
【００５６】
ここで図１５に示すように、(2k-1)クロックサイクルまでにシフトレジスタ出力信号QFi及びQB1がハイレベルに設定され、他のQF1〜QF(i-1)及びQF(i+1)〜QFm、QB2〜QBnがロウレベルに設定されているときに、2kクロックサイクルでシフトレジスタ制御信号NFA1が入力され、さらに(2k+1)クロックサイクルでNFA2が入力されてQFiがハイレベルからロウレベルに遷移し、QF(i+1)がロウレベルからハイレベル遷移する。こうして、FTDにおいて選択する電流制御用MOSFETをPTFiとNTFi及びPTB1とNTB1の組み合わせからPTF(i+1)とNTF(i+1)及びPTB1とNTB1の組み合わせにすることで、FTDを伝播するクロックの遅延時間を遅らせて内部クロックCLKIの立ち上がりと外部クロックCLKEの立ち上がりのタイミング誤差を小さくすることができる。ここで、クロックCLKIRの立ち上がりが(2k+1)番目のチップ内部基準クロックCLKRより早く、その差がFTD0とFTD1との間の遅延時間差Δtdzよりも大きいとき位相比較回路PCにおいて位相比較回路出力NFA0が生成される。しかし、シフトレジスタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがロウレベルであるのでシフトレジスタ制御信号NFA1及びNFA2が生成されず、(2k+2)クロックサイクルのときシフトレジスタ出力QF1〜QFm及びQB1〜QBnにおける信号レベルの遷移はない。すなわち、シフトレジスタの制御は２サイクルおきに行われる。
【００５７】
続いて、クロックCLKIRの立ち上がりのタイミングが(2k+2)番目及び(2k+3)番目のチップ内部基準クロックCLKRよりも早く、その差がΔtdzよりも小さいとき、位相比較回路PCの出力NFA0及びNSL0はロウレベルのままであるのでシフトレジスタ出力QF1〜QFm及びQB1〜QBnにおける信号レベルの遷移はない。
【００５８】
一方、クロックCLKIRの立ち上がりのタイミングが(2k+4)番目のCLKRよりも遅いとき、アービタABP0及びラッチ回路LA0によりハイレベルの位相比較回路出力NSL0がCLKIと同じ期間出力され、さらにシフトレジスタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがハイレベルであるのでカスケードドライバを通じてシフトレジスタ制御信号NSL1を出力する。また、位相比較回路PCの出力NSL0はシフトレジスタ制御信号生成回路CSGにおいてD F/Fを通じてNAND回路の一方の入力端子に入力され、さらにNAND回路の他方の入力端子に入力されるクロックドライバCLKD出力の反転信号であるクロックバー信号CLKBがハイレベルになるとき、シフトレジスタ制御信号NSL2を出力する。
【００５９】
図１５では、(2k+3)クロックサイクルまでにQF(i+1)及びQB1がハイレベルに設定されQF1〜QFi及びQF(i+2)〜QFm、QB2〜QBnがロウレベルに設定されているので、(2k+4)クロックサイクルでシフトレジスタ制御信号NSL1が入力される。そして、(2k+5)クロックサイクルでシフトレジスタ制御信号NSL2が入力されてQF(i+1)がハイレベルからロウレベルに遷移し、QFiがロウレベルからハイレベルに遷移する動作をする。こうして、遅延時間微調整回路において選択する電流制御用MOSFETをPTF(i+1)とNTF(i+1)及びPTB1とNTB1の組み合わせからPTFiとNTFi及びPTB1とNTB1の組み合わせにすることで、FTDを伝播するクロックの遅延時間を速めて内部クロックCLKIの立ち上がりと外部クロックCLKEの立ち上がりのタイミング誤差を小さくすることができる。ただし、先に述べたようにシフトレジスタの制御を２サイクル毎に行うので、クロックCLKIRの立ち上がりのタイミングが(2k+5)番目のチップ内部基準クロックCLKRよりも遅いとき位相比較回路PCにおいて位相比較回路出力NSL0が生成されるが、シフトレジスタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがロウレベルであるのでシフトレジスタ制御信号NSL1及びNSL2が生成されず、(2k+5)クロックサイクルのときシフトレジスタ出力QF1〜QFm及びQB1〜QBnにおける信号レベルの遷移はない。
【００６０】
以上のように、この微調整回路FTCは、粗調整回路CTCで生じるチップ内部基準クロックCLKRの立ち上がりと内部クロックCLKIからダミー回路DCIB0を通じた出力CLKIRの立ち上がりのタイミング誤差を位相比較回路PCで判定し、その結果を基に生成された信号によりシフトレジスタを制御して遅延微調整回路FTDに必要な遅延時間を生成する電流制御用MOSトランジスタを選択することを逐次行って、外部クロックCLKEの立ち上がりと内部クロックの立ち上がりCLKIのタイミング誤差を小さくする。先に述べたように、シフトレジスタSRにおいて出力がハイレベルである位置は双方向に転移することができるので、図１に示すクロック再生回路が動作中に発生するチップ温度や外部クロック周波数の変化に追随して外部クロックCLKEの立ち上がりと内部クロックCLKIの立ち上がりのタイミング誤差を小さくすることが可能である。したがって、図２に示すFTDが多段直列接続されてFTCが構成されているならば、さらに大きな動作環境変化に追随してタイミング誤差の小さな内部クロックを出力することが可能である。また、粗調整回路CTCにおけるクロックパルスの伝播経路をラッチ回路LB1〜LBmで固定する粗調整動作の後に微調整回路FTCで微調整動作を行うので、二重のフィードバックループが生じることがない。
【００６１】
[1-5.  動作シミュレーション]
さて、図１３の動作で、出力を得るまでに要する時間及び外部クロックCLKEの立ち上がりと内部クロックCLKIの立ち上がりのタイミング誤差を考える。遅延モニタDMCの遅延時間をtDMCとし、遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当たり及びこれらに相当するダミー遅延回路DDAの遅延時間をtDとする。また、i番目のアービタARB(i-1)の入力NF(i-1)が立ち上がってから時間Δt後にノードNCI1が立ち上がるとする。ただし、
Δt<tD  ．．．．．．．．．．．．．．．．．．．(式２)
である。クロックサイクル時間tCKは、ノードNCI0のサイクルから、
tCK=tDMC+i・tD+Δt  ．．．．．．．．．．．．．．(式３)
と表せる。さらに、制御回路MCCでの遅延時間をtMCC、クロック入力バッファCIB0の遅延時間をtCIB0、クロック入力バッファCIBの遅延時間をtCIB、クロックバッファCB0、CB1、CB2及びCB3の遅延時間をtCB、遅延時間微調整回路FTDの遅延時間をtFTDj、クロックドライバの遅延時間をtCIDとすると、図９に示す遅延モニタDMCの遅延時間tDMCは、
tDMC=tCIB0+tCIB+tCB+tD+tFTDj+tCID  ．．．．．．(式４)
となるように設定している。図１と図９から制御回路MCCの論理回路の段数は遅延モニタDMCの論理回路の段数より少ないので、
tMCC<tDMC  ．．．．．．．．．．．．．．．．．．(式５)
である。よって、逆方向遅延回路BDA0に必要な遅延回路の段数を進行方向遅延回路FDAによって求めた後、直ちに１クロックサイクル以内に制御回路MCCの出力NM1〜NMmの状態を固定してチップ内部基準クロックCLKRを入力すべき逆方向遅延回路BDA0を設定することができる。しかし、図１と図８から制御回路MCCの論理回路の段数はクロックバッファCB3の論理回路の段数より多いので、
tMCC>tCB  ．．．．．．．．．．．．．．．．．．．(式６)
である。したがって、制御回路MCCの出力NM1〜NMmの状態を固定中はチップ内部基準クロックCLKRを逆方向遅延回路BDA0に入力することができず、次のクロックサイクルのCLKRをBDA0に入力しなければならない。このとき遅延微調整回路FTDの遅延時間をtFTDkとすると、クロック伝播経路での遅延時間tLBは、
tLB=tCIB0+tCIB+tCB+i・tD+tD+tFTDk+tCID  ．．．．(式７)
である。したがって（式３）、（式４）、（式７）から、外部クロックCLKEから内部クロックCLKIまでの遅延時間の合計tDBは最短で、
0003769940.tif 000002
となる。すなわち、内部クロックCLKIは外部クロックCLKEから最短で3サイクル遅れてほぼ同期して出力される。ただし、tFTDjとtFTDjは等しいと仮定した。また同様に、図１４の動作に対する外部クロックCLKEから内部クロックCLKIまでの遅延時間の合計は、最短で(5・tCK-Δt)と考えられる。
【００６２】
(式８)から外部クロックCLKEの立ち上がりから内部クロックCLKIの立ち上がりまでのタイミング誤差δは、
δ=-Δt  ．．．．．．．．．．．．．．．．．．．(式９)
となる。これは、逆方向遅延回路BDA0を伝搬して決まる遅延時間がクロックサイクル時間tCKに対して離散時間的な値をとるために生ずる。しかし、このタイミング誤差δの絶対値は、（式２）から遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当たりの遅延時間tDよりも小さく、tDはNANDゲート２段分の遅延時間に等しい。しかも、タイミング誤差δの値自体は、遅延モニタDMCの精度に依存する。そこで、このタイミング誤差δを小さくするために、遅延時間微調整回路FTDを構成する電流制御用MOSトランジスタに求められる条件を考える。
【００６３】
図２に示すFTDは、
y=m+n-1  ．．．．．．．．．．．．．．．．．．(式１０)
を満たすy個の遅延時間を生成する。この遅延時間の最小値tFTD(min)を、
tFTD(min)=tD+td1  ．．．．．．．．．．．．．．(式１１)
とし、遅延時間の最大値を、
tFTD(max)=tD+(td1+td2+td3+…+tdy)   ．．．．．(式１２)
とするとき、 td1,td2,td3,…, tdm, td(m+1), td(m+2), …,tdyは遅延時間微調整回路FTDにおける遅延時間の変化量であり、それぞれは電流制御用MOSトランジスタの組み合わせ、(PTF1,NTF1,PTB1,NTB1),(PTF2,NTF2,PTB1,NTB1),(PTF3,NTF3,PTB1,NTB1),…, (PTFm,NTFm,PTB1,NTB1), (PTFm,NTFm,PTB2,NTB2), (PTFm,NTFm,PTB3,NTB3), …, (PTFm,NTFm,PTBn,NTBn)により生成される。したがって、これらの電流制御用MOSトランジスタは、
0003769940.tif 000003
を満たすようなゲートサイズであり、これらが電流制御用MOSトランジスタ列PTFA、PTBA、NTFA及びNTBAに順番に配列されなければならない。ここで、（式４）に示す遅延モニタ回路DMC内の遅延時間微調整回路DFTDの遅延時間tFTDjを、
tFTDj=tFTD(min)=定数  ．．．．．．．．．．．．(式１５)
とし、遅延時間微調整回路DFTDの遅延時間tFTDkの初期値もtFTD(min)に設定されているとする。このとき、図１５に示すようにFTCが動作して、FTDの遅延時間tFTDkがtFTD(min)から遅延時間が逐次増加するので、（式１３）及び（式１４）より、（式９）に示す外部クロックCLKEの立ち上がりから内部クロックCLKIの立ち上がりまでのタイミング誤差δは、
δ=-Δt→0  ．．．．．．．．．．．．．．．．．(式１６)
となる。すなわち、（式８）で示す外部クロックCLKEを入力してから３クロックサイクル後に粗調整回路CTCによって出力された内部クロックCLKIと外部クロックCLKEのタイミング誤差δを、微調整回路FTCが制御する遅延時間微調整回路FTDによって小さくすることができる。だたし、その精度は位相比較回路PC内の遅延時間微調整回路FTD0とFTD1の遅延時間差Δtdzである。ここでは、説明を簡単にするために、FTD0の遅延時間を(tD+td1)、FTD1の遅延時間を(tD+td1+td2)として、FTD0とFTD1の遅延時間差Δtdzをtd2とした。しかし、実際には、FTDにおける遅延時間の変化量td1,td2,…,tdyのなかで一番大きい値と等しくなるように、図１０における位相比較回路PC内のFTD0及びFTD1の電流制御用MOSトランジスタを選択してΔtdzを設定して、外部クロックCLKEの立ち上がりと内部クロックCLKIの立ち上がりのタイミング誤差がΔtdz未満になるようにFTDが制御されて、図１に示すクロック再生回路はタイミング誤差が小さく安定した内部クロックCLKIを出力する。
【００６４】
以上で説明したクロック再生回路のシミュレーション結果を、以下に示す。電源電圧はVCC=2.7[V]とした。逆方向遅延回路列BDA内の遅延回路数mは32とした。外部クロックCLKEの立ち上がりと立ち下がりの時間はそれぞれ0.1[ns]とした。各論理ゲートの論理しきい電圧は1.35[V]である。遅延回路FDE0〜FDEm及びBDE1〜BDEmの遅延時間tDは約0.25[ns]であり、遅延モニタDMCの遅延時間tDMCは約2.4[ns]である。遅延時間微調整回路FTDにおける遅延時間の変化量td1,td2,…,tdyは約0.03[ns]未満であり、遅延時間微調整回路FTD0とFTD1との間の遅延時間差Δtdzは約0.035[ns]である。
【００６５】
図１６は、クロックサイクル時間tCKを6[ns](周波数167[MHz]）とした場合のチップ内部基準クロックCLKRの立ち上がりと内部クロックの立ち上がりのタイミング誤差δを示している。外部クロックCLKEのデューティを0.5とした。外部クロックCLKEの４〜１４番目とほぼ同期した内部クロックCLKIのタイミング誤差が示されており、図１３に示したように外部クロックCLKEを3クロックサイクル分だけ遅延させて内部クロックCLKIが出力されている。外部クロックCLKEの４番目とほぼ同期した内部クロックCLKIはチップ内部基準クロックCLKRよりも約0.06[ns]早く出力されている。このタイミング誤差はFTD0とFTD1の間の遅延時間差Δtdz（ここでは約0.035[ns]）よりも大きい。
【００６６】
この誤差は、図１５で説明したように２クロックサイクル毎に遅延時間微調整回路FTDの遅延時間を制御することにより低減される。すなわち、外部クロックCLKEの６番目とほぼ同期した内部クロックCLKIは外部クロックCLKEよりも約0.04[ns]早く出力される。このタイミング誤差は、チップ内部基準クロックCLKRの４番目とほぼ同期した内部クロックCLKIのものよりも約0.03[ns]小さく、FTDにおける遅延時間の変化量に等しい値だけ補正されている。しかし、依然としてこのタイミング誤差はΔtdz（ここでは約0.035[ns]）よりも大きいので、さらに微調整回路FTC内のFTDの遅延時間を制御してタイミング誤差を低減する。
【００６７】
すなわち、外部クロックCLKEの８番目とほぼ同期した内部クロックCLKIは外部クロックCLKEよりも約0.01[ns]早く出力される。このタイミング誤差はΔtdz（ここでは約0.035[ns]）よりも小さいので、微調整回路FTCは安定状態となる。すなわち、８番目以降の外部クロックCLKEにほぼ同期した内部クロックCLKIは外部クロックCLKEよりも約0.01[ns]早く出力され、この出力タイミングが保持される。このように、本発明によるクロック再生回路では粗調整回路CTCにより３クロックサイクルで外部クロックCLKEと内部クロックCLKIの同期をとった後、微調整回路FTCで数クロックサイクルで内部クロックCLKIの出力タイミングの微調整を行い、外部クロックCLKEとのタイミング誤差が小さな内部クロックCLKIを発生できることがシミュレーションにより確かめられた。
【００６８】
ここで、微調整回路FTCによりタイミング誤差が小さな内部クロックCLKIを安定に出力するまでにかかるクロックサイクル数は、遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当たりの遅延時間tD及び遅延時間微調整回路FTDにおける遅延時間の変化量tdyに依存する。外部クロックCLKEと内部クロックCLKIのタイミング誤差δの精度を遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当たりの遅延時間tDの1/10とするとき、１０段階の遅延時間を生成するように構成されたFTDをシフトレジスタが逐次制御する場合を考える。
【００６９】
図１７は、図１２に示すシフトレジスタSRにおける２つのシフトレジスタSRF及びSRBの出力QF1〜QFm及びQB1〜QBnの初期状態を示している。Ｈ及びＬはシフトレジスタSRF及びSRBの出力QF1〜QFm及びQB1〜QBnがそれぞれハイレベル及びロウレベルであることを示す。また、○印は初期値がハイレベルであることを示し、□印は初期値のハイレベルが転移すべき場所を示す。さらに、実線の矢印は初期値のハイレベルが転移する１番目の経路を示し、破線の矢印はハイレベルが転移する２番目の経路を示す。一例とし、ここではQF1とQB1がハイレベルに初期設定されている。
【００７０】
このとき、ハイレベルの位置は（QF2,QB1）,（QF3,QB1）,・・・, （QFm,QB1）,（QFm,QB2）, ・・・, （QFm,QBn）という具合に順番に転移するので、微調整回路が動作し始めてからタイミング誤差の小さい内部クロックCLKIを発生するまで最高２０クロックサイクルかかる。ここで、シフトレジスタを双方向動作可能な構成にしているので、外部クロックCLKEと内部クロックCLKIの位相比較の結果に応じて、ハイレベルの位置が逆方向に転移することできる。これにより、周囲温度などの環境変化により遅延時間微調整回路FTDの遅延時間が長くなりすぎた場合などで、遅延時間を短くする方向に本シフトレジスタの出力が動き、タイミング誤差が小さい状態に保てる。
【００７１】
また別の例とし、図１８に示すようにQFmとQB1をハイレベルに初期設定するとき、ハイレベルの位置は（QFm,QB2）, （QFm,QB3）,・・・, （QFm,QBn）という具合に順番に転移するので、微調整回路が動作し始めてからタイミング誤差の小さい内部クロックCLKIを発生するまでの時間は図１７の例の約半分のクロックサイクル数に短縮できる。ここでも、シフトレジスタは双方向動作が可能なので外部クロックCLKEと内部クロックCLKIの位相比較の結果により、ハイレベルの位置が逆方向に転移することもできる。
【００７２】
さらに別の例とし、図１９に示すように、図１７の例と同じようにQF１とQB１をハイレベルに初期設定されているが、シフトレジスタSRが二分探作方式で制御されている場合、ハイレベルの位置が（QFm,QB1）,（QFm,Qbn）, （QFm,Qbj），・・・という具合に順番に転移するので、微調整回路回路が動作し始めてからタイミング誤差の小さい内部クロックCLKIを発生するまでのクロックサイクル数をさらに短縮できる。この場合も、シフトレジスタは双方向動作が可能なので外部クロックCLKEと内部クロックCLKIの位相比較の結果により、ハイレベルの位置が逆方向に転移することも有り得る。さらに、以上のような方式に加えて、１クロックサイクル内に位相比較とシフトレジスタの制御を行えるようにシフトレジスタをダイナミック型にすれば、微調整回路回路が動作し始めてからタイミング誤差の小さい内部クロックCLKIを発生するまでのクロックサイクル数をさらに短縮できる。これらのクロックサイクル数は通常のＤＬＬに比べて短いので、本クロック再生回路は電源投入時や待機状態から復帰する時の消費電力低減の面で優れている。
【００７３】
＜実施例２＞
図２０に示す本発明によるクロック再生回路の構成例２を説明する。本クロック再生回路は実施例１のクロック再生回路の粗調整回路に相当するが、この構成によって待機状態から復帰する時に従来よりも短いクロックサイクル数で外部クロックCLKEとタイミングの合った内部クロックCLKIを発生できることが特長である。図２０の構成は、図１において微調整回路FTCとBDA0内のBDE0を削除し、遅延回路BDE1の出力をノードNB0に直結したものである。この変更に伴って遅延モニタをDMCAにチューニングし直した。DMCAは図２１に示されるが、図９のDMCとの違いは、DFTDとDDAを削除したことである。この実施例の構成及びその動作の理解には、＜実施例１＞の1-1.、1-3.、1-5.の説明が参照できる。
【００７４】
実施例１の粗調整回路CTCの回路動作で述べたように一旦制御回路MCCの出力NM1〜NMmをラッチ回路LB1〜LBmで固定してしまえば論理回路PCL1〜PCLmの出力が変化したとしても粗調整回路CTCにおけるクロックパルスの伝播経路は変化しない。そこで、同期動作が完了した後FDAやMCCに内部クロック信号を供給を停止すれば、FDAやMCCのゲートが動作しなくなるので、低消費電力化に有効である。
【００７５】
本発明によるクロック発生回路の基本動作では、図１３で説明したようにクロックイネーブル信号CKEを投入してから３クロックサイクル遅れで外部クロックCLKEにほぼ同期した内部クロックCLKIが発生する。この内部クロックCLKIが発生した後にクロックイネーブル信号CKEを切って外部クロックCLKEの入力を停止しても、先に述べたように制御回路MCCのラッチ回路LB1〜LBmでクロックパルスの伝播経路は保持される。したがって、本クロック再生回路が待機状態から復帰する時にクロックイネーブル信号CKEを投入してから内部クロックCLKIを出力するまでに要する時間を、実施例１の図１３で説明したように制御回路MCCの出力NM1〜NMmの値を決定するのに要した２クロックサイクル分短縮でき、１クロックサイクルで同期した内部クロックを得ることができる。即ち、このクロック再生回路は同期時間が短い。この特長は、図１４で説明したように外部クロックCLKEのクロックサイクル時間が短くなって内部クロックを発生するまでに要する時間が5, 7,…サイクルと長くなるような時に、3, 4,…クロックサイクル短縮できるのでさらに有効である。つまり、後述するSDRAM等において読み出し動作や書き込み動作が終わる毎に本クロック再生回路を停止させておき、読み出しコマンドや書き込みコマンドが入力されてからクロックイネーブル信号CKEを投入して本クロック再生回路を待機状態から復帰させることができるので、本クロック再生回路における消費電力を低減できる。
【００７６】
＜実施例３＞
図２２に示す本発明によるクロック再生回路の構成例３を説明する。本クロック再生回路は、一つの遅延回路列で外部クロックに同期した内部クロックを発生するのに必要な遅延回路を測定し、さらにその遅延回路を再現することが特長である。このため遅延回路の数が約半減し半導体チップ上での回路面積低減に有効である。図２０との主な相違点は以下の通りである。(1)FDAとBDAを一つの遅延回路列DLまとめる。(2)クロック制御スイッチSW0及びSW1をそれぞれFDAの初段と最終段に挿入する。遅延モニタは図２１で示した回路が利用できる。制御回路MCCは共通であるがその出力NM1〜NMmは交差するように配線されDLへと結合されている（図２２では配線の図示は省略した）。これらNM1〜NMmの配線を簡単にするためには、DLを半分に折り返したレイアウトが有効である。
【００７７】
遅延回路列DLの回路構成はm+1個の遅延回路DLE0〜DLEmが直列接続されてたものである。DLE0が2個のNAND回路であるが、他は３個のNAND回路で構成されている。クロック制御スイッチSW0及びSW1は、一例として２つの伝達ゲートによる構成を示した。クロック制御スイッチSW0における２つの伝達ゲートのうち一方はノードNDMCOとNFIを接続し、他方は接地電圧レベルVSSとノードNFIを接続する。また、クロック制御スイッチSW1における２つの伝達ゲートのうち一方はノードNFmとNSWOを接続し、他方はノードNFmとNAND回路の一方の入力端子を接続する。SW0は、１つの遅延回路DLを図２０におけるFDAやBDAとして時分割的に使うためのものである。即ちMCCで同期を検出するまでは、SW0を導通状態としDLの初段にクロックを入力する。これにより複数の参照クロックNF0〜NFmを発生し、MCCで同期を検出する。一旦同期が確立すれば、同期段数はMCCのラッチ回路に保持されるのでSW0を非導通とし、MCCで検出されたNMiのノードに対応する遅延回路DLEiにCB3を介してクロックを入力し、DLの最終段から取り出しSW1を経て、内部クロックが形成される。SW1は、クロック同期動作の過程で外部クロックに同期しない内部クロックが出力されてしまうことを防止するためのスイッチである。しかし、このクロック再生回路は、数クロックサイクルの同期時間しか要しない。このため、同期に要する時間の間、内部クロックを利用する他の回路の誤動作が防止できるならば、SW1は省略しても良い。
【００７８】
次に、図２３に従い、回路の動作を説明する。
【００７９】
一例として、クロックサイクル時間が比較的長く（遅延モニタの遅延時間tDMCAに対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから３クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。クロック制御信号ENSW0及びENSW1の制御は、図１３で説明したクロック制御信号EN0、EN1及びEN2と同じように、ノードNAIのクロックの数を例えば既知のカウンタで数えて行う。まず、クロック制御信号ENSW0をロウレベルとして遅延モニタDMCA出力からクロック制御スイッチSW0を通じて遅延回路列DLに１つ目のチップ内基準クロックCLKRを入力する。このとき、クロック制御信号ENSW1をハイレベル（SW1が非導通）として内部クロックCLKIが出力しないようにする。このようにクロック制御スイッチSW0及びSW1を制御して、遅延回路列DLを図１及び２０に示した進行方向遅延回路列FDAとして利用する。１つ目のチップ内基準クロックCLKRを遅延回路列DLに入力した後は、クロック制御信号ENSW0をロウレベルからハイレベルにしてノードNDMCOとNFIを遮断し、接地電圧レベルのロウレベルを遅延回路列DLに入力する。
【００８０】
次に、図１３の説明と同じようにクロック制御信号EN1がハイレベルであるので、２つ目のチップ内基準クロックCLKRからクロックバッファCB1を通じた基準クロックNCI1とそれぞれ位相の異なる複数の遅延クロック信号NF0〜NFmとの位相を比較する。その結果、制御回路MCCの出力NMiがハイレベルとなってクロックの伝播経路が決定される。さらに、ノードNAIで２つ目のクロックパルスが伝播した後でクロック制御信号EN2をロウレベルからハイレベルにして、３つ目のチップ内基準クロックCLKRからクロックバッファCB3を通じた基準クロックNCI3を、制御回路MCCの出力のうちハイレベルであるNMiが入力される遅延回路DLE(m-i+1)から遅延回路DLに入力して、FDAで加えられた遅延時間と同じ遅延が加えられたクロックをノードNFmに出力する。ここで、三つ目のCLKRがノードNFmに到達する前にクロック制御信号ENSW1をハイレベルからロウレベルにしてノードNFmとNSWOを接続し、遅延回路列DLを伝播するクロックをクロック制御スイッチSW1を通じてノードNSWOに出力するので、遅延回路DLは図１に示す逆方向遅延回路BDA0及び図２０に示す逆方向遅延回路BDAと同じ効果となる。最後に、ノードNSWOのクロックをクロックドライバCIDを通じて増幅して内部クロックCLKIを出力する。図２２のクロック再生回路も、一旦MCCで同期に要する遅延段数を保持してしまえば、外部クロックの入力が一時停止されても再度同期を検出する必要は無い。このため、待機状態から復帰するときに短時間で内部クロックが得られる。
【００８１】
図２２に示すクロック再生回路は一つの遅延回路列DLしか持たないが、クロック制御スイッチSW0及びSW1が適切に制御されて、遅延回路列DLは図１及び図２０に示すクロック再生回路における進行方向遅延回路列及び逆方向遅延回路列と同じ効果の遅延回路列となる。したがって、図２２に示すクロック再生回路では遅延回路列に要する回路素子数を、図１に示す粗調整回路CTC及び図２０に示すクロック再生回路での遅延回路列の総回路素子数の約半分に低減できる。半導体チップ上での回路面積低減に有効である。このように１つの遅延回路を時分割的に利用できるのは、MCCが同期段数をラッチ回路に保持することによる。さらに、このクロック再生回路においてもクロック制御信号EN0、EN1、EN2、ENSW0及びENSW1を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMCAに対してクロックサイクル時間tCKが短い時）、図１４で説明したように５サイクル遅れで内部クロックが発生する動作も可能である。
【００８２】
＜実施例４＞
図２４及び２５に示す本発明によるクロック再生回路の構成例４を説明する。図２４と図２５は、１つの全体回路を左右に分割したものである。本クロック再生回路は二つの逆方向遅延回路を持つ。それぞれの長さは１：２の関係にあり、各々の出力を合成して外部クロックの倍周期の内部クロックを外部クロックに同期させて出力することが特長である。この回路を図２０と比較したときの主な相違点は次の通りである。(1)BDAの半分の遅延段数の第２逆方向遅延回路BDABを追加した。(2)クロック入力バッファCIB0の出力端とノードCLKRの間にショットパルス発生回路SPGを挿入した。(3)出力ノードNB0と２つの逆方向遅延回路の間に、両者の出力の論理和を取る論理回路（OR回路）を追加した。(4)制御回路に、出力NMA1〜NMAmを２つづつの対として論理和をとりBDABを制御する複数の制御出力ノードを追加した。なお、(3)の論理回路はOR回路で例示したが、排他的論理和EXORを使っても良い。
【００８３】
これらの変更に伴って、遅延モニタをチューニングし直した。即ち、CB0とFDAの入力初段との間には、DMC0とDMC1の２つが挿入されている。また、CB3からBDAAの入力経路にDMC2を新たに挿入した。図２６にDMC0の構成を示した。DMC1、及びDMC2は、それぞれDMC0と同じ構成を取る。
【００８４】
ショットパルス発生回路SPGは、図２７に示すように、一方の入力端子はクロック入力バッファCIB0出力NCIB0に接続し他方の入力端子にはノードNCIB0から奇数段のインバータを直列接続して構成される遅延回路を通じたクロックが入力されるNAND回路と、インバータを直列接続した構成であり、外部クロックCLKEのデューティ５０％未満のショットパルスを発生する。ショットパルス発生回路のダミー回路DSPGは、図２６に示すように、一方の入力端子を電源電圧レベルVCCに接続したNAND回路とインバータとの直列接続であり、NAND回路の他方の入力端子にはショットパルス発生回路SPGの入力負荷と同じ容量のゲート負荷容量であるNAND回路が接続されている。
【００８５】
制御回路MCC1は複数の第１出力端子（NMA1〜NMAm）を二つおきにそれぞれ別のＯＲ回路に入力する。すなわち、NMA1及びNMA2, NMA3及びNMA4, NMA5及びNMA6, …の組み合わせをそれぞれ別のＯＲ回路に入力した結果得られる第２出力端子（NMB1〜NMBk）を持つ。
【００８６】
逆方向遅延回路列は二つの遅延回路列BDAA及びBDAAの半分の長さのBDABで構成され、要素遅延回路の構成は図２０のそれと同じである。BDABは、BDAAの２個の遅延回路に付き１個の割合で設けられている。即ち、MCC1で同期段数が決定されると、BDABではBDAAで加算される遅延時間の1/2の遅延時間が加算されるよう構成されている。
【００８７】
次に、 図２８に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。電源投入時にハイレベルのパワーオンリセット信号PORが入力されてから、制御回路MCC1が同期を検出しNMA1〜NMAm、NMB1〜NMBkの出力が確定するまでの動作は図２０と同様に行われれる。但し、CIB0の後にSPGを挿入したので基準クロックはクロックデューティが５０％未満とされた、パルス幅の狭いものが伝搬させられている。
【００８８】
制御回路MCC1が同期を検出しラッチ回路LBiの出力NMAiだけがハイレベルとなり、他はロウレベルのままであるとして以下の動作を説明する。このとき、ラッチ回路LB1〜LBmの出力NMA1〜NMAmを二つ毎にそれぞれ別のＯＲ回路に入力して得られる出力NMB1〜NMBkのうち、ラッチ回路LB(i-1)及びLbiの出力NM(i-1)及びNMiをＯＲ回路に入力して得られる出力NMBjだけがハイレベルとなる。ここで、iとjの関係は、
i=2j．．．．．．．．．．．．．．．．．．．（式１７）
となる。これらの状態が保持されることにより、チップ内部基準クロックCLKRからクロックバッファCB3を通じた基準クロックNCI3が入力されるべき逆方向遅延回路BDAAとBDABの位置が設定される。
【００８９】
この設定が完了してクロック制御信号EN2がハイレベルになると、チップ内部基準クロックCLKRはクロックバッファCB3及びノードNCI3を通じて遅延回路BDEBjに入力され、BDEB(j-1)〜BDEB1を順次伝搬する。さらに、ここでは基準クロックNCI3から遅延モニタDMC2を通じた出力クロックNCI4が遅延回路BDEAiに入力され、BDEA(i-1)〜BDEA1を順次伝搬する。BDAAとBDABとの各々最終段の出力はＯＲ回路で論理和が取られた後を通じてノードNBOへ出力され、これがクロックドライバCIDを通じて増幅されて内部クロックCLKIが出力される。
【００９０】
さて、図２８の動作で、出力を得るまでに要する時間考え、内部クロックCLKIの特徴を説明する。遅延モニタDMC0の遅延時間をtDMC0とし、遅延回路FDE0〜FDEm、BDEA1〜BDEAm及びBDEB1〜BDEBkの１段当たりの遅延時間をtDとする。また、i番目のアービタARB(i-1)の入力NF(i-1)が立ち上がってから時間Δt後にノードNCI1が立ち上がるとすると、クロックサイクル時間tCKはノードNCI0のサイクルから、
tCK=2・tDMC0+i・tD+Δt  ．．．．．．．．．．．．(式１８)
と表せる。さらに、ショットパルス発生回路の遅延時間をtSPG、ＯＲ回路の遅延時間をtORとすると、図２６に示したように遅延モニタDMC0の遅延時間tDMC0は、
tDMC0=tCIB0+tSPG+tCIB+tCB+tOR+tCID ．．．．．(式１９)
となるように設定している。図１３の動作と同じように、逆方向遅延回路BDAA及びBDABに必要な遅延回路の段数を進行方向遅延回路FDAによって求めた後、１クロックサイクル以内に制御回路MCC1の出力を固定して、チップ内部基準クロックCLKRを入力すべき逆方向遅延回路BDAA及びBDABの位置を設定する。そして、その次のクロックサイクルのチップ内部基準クロックCLKRを逆方向遅延回路BDAA及びBDABに入力する。このとき、クロック伝播経路での遅延時間tLCは、
0003769940.tif 000004
である。したがって（式１８）、（式１９）、（式２０）から、チップ内部基準クロックCLKRから逆方向遅延回路列BDAAを通じて内部クロックCLKIまでの遅延時間の合計tDCは最短で、
0003769940.tif 000005
となる。すなわち、内部クロックCLKIは外部クロックCLKEから逆方向遅延回路列BDAAを通じてほぼ3サイクル遅れて出力される。
【００９１】
一方、チップ内部基準クロックCLKRから逆方向遅延回路列BDABを通じて内部クロックCLKIまでの遅延時間の合計tDDは、（式１７）〜（式２０）より最短で、
0003769940.tif 000006
となる。すなわち、内部クロックCLKIの中には外部クロックCLKEから逆方向遅延回路列BDABを通じてほぼ2.5サイクル遅れて出力されるパルスが存在する。
【００９２】
以上をまとめると、図２４及び２５に示したクロック再生回路の基本動作では、（式２１）で表されるように外部クロックCLKEから３サイクル遅れて一つ目の内部クロックCLKIが出力され、それ以降は１サイクル毎に出力されるクロック群と、（式２２）で表されるように外部クロックCLKEから2.5サイクル遅れて一つ目の内部クロックCLKIが出力され、それ以降は１サイクル毎に出力されるクロック群が交互に出力される。すなわち、図２８に示すように、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで外部クロックCLKEのほぼ半サイクル毎に内部クロックCLKIが発生される。この内部クロックCLKIの偶数番目のクロックの立ち上がりエッジは外部クロックCLKEの立ち上がりエッジにほぼ同期しているので、外部クロックCLKEと内部クロックCLKIのタイミング誤差は、図１の粗調整回路と同じように（式２）で表される。したがって、図２４及び２５に示すように逆方向遅延回路列BDAA及びBDABを備えたクロック再生回路では、外部クロックCLKEのショットパルスを入力して、外部クロック周波数のほぼ倍周期の内部クロックCLKIを外部クロックCLKEに同期して発生することができる。
【００９３】
このクロック再生回路においてもクロック制御信号EN0、EN1、EN2、ENSW0及びENSW1を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが短い時）、図１４で説明した動作と同様に、4, 5.5,…クロックサイクル遅れで内部クロックが発生する動作も可能である。さらに、制御回路MCC1内のラッチ回路LB1〜LBmでクロックパルスの伝播経路を保持できるので、実施例２で説明したように、待機状態から短時間で外部クロックCLKEの倍周期の内部クロックCLKIを外部クロックに同期して出力することができる。
【００９４】
＜実施例５＞
本発明によるクロック再生回路の構成例５を図２９及び３０に示す。本クロック再生回路は、図２２に示す遅延測定と遅延再現両用遅延回路列とこの遅延回路列の半分の長さの逆方向遅延回路を持つ。そして、各々の出力を合成して外部クロックの倍周期の内部クロックを外部クロックに同期させて出力することが特長である。図２４，２５の回路と比べ遅延回路の数が減少し半導体チップ上での回路面積低減に有効であり、しかも２倍の周期の内部クロックが再生できる。先に、図２２において図２０の２つの遅延回路を１つにまとめる手法を示した。この実施例は、図２４、２５に対して同じ手法を適用したものと捕らえることができる。
【００９５】
図２４、２５との主な相違点は以下の通りである。(1)FDAとBDAAを一つの遅延回路列DLにまとめる。(2)クロック制御スイッチSW0及びSW1をそれぞれDLの初段と最終段に挿入する。遅延モニタは図２１で示した回路が利用できる。制御回路MCC１は共通であるがその出力NMA1〜NMAm及びNMAB1〜NMBkは交差するように配線されDLへと結合されている（図２９、３０では配線の図示は省略した）。遅延回路列DLの回路構成は図２２に示したものと同じものが使われる。一方、BDABは、図２４、２５で示したものが使われる。BDABの初段の入力は接地電位に接続される。
【００９６】
次に、 図３１に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。この回路の動作タイミングはDLで基本波（外部クロックと同じ周期）を形成する過程は、図２２の動作と同様である。即ち、最初はSW0をオンとして、SPGで幅の狭められたパルスをDLに入力し、複数の参照クロックを形成する。そしてMCC1でCB1を通して送られる基準クロックと比較し同期に必要な同期遅延段数を検出して保持する。この後の過程は図２４，２５の動作と同様となる。即ち、SW0をオフとし、DLとBDABの両方にMCC1で指示される同期遅延段数の位置に基準クロックを入力する。そしてBADBではDLの半分の遅延時間を加算し、両者の最終出力の論理和を取る。これにより、２倍の周期を持ち、外部クロックに同期した内部クロックを形成する。
【００９７】
結局、図２９及び３０に示したクロック再生回路の基本動作では、図２８で説明したように、（式２１）で表されるように外部クロックから３サイクル遅れて一つ目の内部クロックが出力され、それ以降は１サイクル毎に出力されるクロック群と、（式２２）で表されるように外部クロックから2.5サイクル遅れて一つ目の内部クロックが出力され、それ以降は１サイクル毎に出力されるクロック群が交互に出力される。すなわち、図３１に示すように、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで外部クロックCLKEのほぼ半サイクル毎に内部クロックCLKIが出力される。この内部クロックCLKIの偶数番目のクロックの立ち上がりエッジは外部クロックCLKEの立ち上がりエッジにほぼ同期しているので、外部クロックCLKEと内部クロックCLKIのタイミング誤差は、図１の粗調整回路と同じように（式２）で表される。
【００９８】
したがって、図２９及び３０に示すように遅延回路列DL及び逆方向遅延回路列BDABを備えたクロック再生回路では、クロック制御スイッチSW0及びSW1を適切に制御しながら外部クロックCLKEのショットパルスを入力して、図２４及び２５に示すクロック再生回路よりも遅延回路列FDA及びBDAにおける総回路素子数の約半分の回路素子数で、外部クロック周波数のほぼ倍周期の内部クロックCLKIを外部クロックCLKEに同期して発生することができる。さらに、このクロック再生回路においてもクロック制御信号EN0、EN1、EN2、ENSW0及びENSW1を適当に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが短い時）、図１４で説明動作と同様に、4, 5.5,…クロックサイクル遅れで内部クロックが発生する動作も可能である。
【００９９】
＜実施例６＞
本発明によるクロック再生回路の構成例６を図３２に示す。本クロック再生回路は、一つの遅延回路列で遅延測定と遅延再現を行い、さらに、遅延を再現する際に要する遅延回路が測定遅延で要する遅延回路と同じであることが特長である。この実施例は、図２２で示した１つの遅延回路列でクロック再生を行う回路の変形例として捕らえることができる。
【０１００】
図２２の回路と比較した際の主な相違点は以下の通りである。(1)図２２のスイッチSW0は省略し、CB3からの入力を遅延回路列の初段に入力するようにする。(2)遅延回路をDLからDLIに変更する。図２２のDLは遅延回路列の途中から、基準クロックを入力して遅延時間を加算したのに対し、このDLIでは、初段から入力し遅延回路列の途中から出力するようにしている。これらの変更に伴い遅延モニタは、図３３に示すようにDMCBとして補正した。DMCBは図２１のDMCAに対して遅延回路DLEA0〜DLEAmの負荷及びＡＮＤ回路に等しいダミー回路DDLEIを挿入した点が異なる。
【０１０１】
MCCは図２２のものと同じであるが、出力NM1〜NMmの出力がDLIに対して素直に平行に配線される配置となっている（図３２ではこの配線は省略されている）。このため、多くの配線が交差する図２２の回路より配線レイアウトが簡略化される利点を持つ。
【０１０２】
遅延回路列DLIの回路構成はm+1個の遅延回路DLEI0〜DLEImが直列接続されており、遅延回路DLEI0はクロックが伝播する2個のインバータ回路と１個のAND回路で構成されている。遅延回路の構成を図２２のようなNAND回路からインバータ回路に簡略化できるのは、先に述べたように常にクロックをDLIの初段から入力して遅延回路列の途中から出力するようにしているので、クロックを入力するスイッチの効果を持つNAND回路が不要になったためである。
【０１０３】
以上の回路構成から、制御回路MCCの出力NM1〜NMmの出力が一旦固定されると、遅延回路列DLIを伝播するクロックは遅延回路DLEI1〜DLEImの中のAND回路のうちハイレベルの制御回路MCC出力が入力されているAND回路を通じてNWORに出力される。さらに、このクロックはクロック制御スイッチSW1とクロックドライバCIDを通じて増幅され、内部クロックCLKIが発生する。
【０１０４】
次に、 図３４に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間tDMCBに対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから３クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。電源投入時にハイレベルのパワーオンリセット信号PORが入力されてから、制御回路MCCが同期を検出しNM1〜NMmの出力が確定するまでの動作は図２２と同様に行われる。但し、同期検出中はクロック制御信号EN2をロウレベルとして、チップ内基準クロックCLKRがクロックバッファCB3から遅延回路列DLIに入力されないようにする。
【０１０５】
制御回路MCCが同期を検出してラッチ回路Lbiの出力NMAiだけがハイレベルとなり、他はロウレベルのままであるとして以下の動作を説明する。ノードNAIで２つ目のクロックパルスが伝播した後、クロック制御信号EN2がロウレベルからハイレベルとなる。同時にENSW1もハイレベルからロウレベルとなり、各遅延回路DLEI0〜DLEImのAND回路の出力ノードNWORとノードNSWOを接続する。ここで、EN0はロウレベルであるので、３つ目以降のチップ内基準クロックCLKRはクロックバッファCB3を通じて遅延回路列DLIの初段に入力される。DLIを伝播するクロックパルスはMCC出力に応じてDLEIiのANDからノードNWORに出力され、これがクロックドライバCIDを通じて増幅されて内部クロックCLKIが出力される。
【０１０６】
さて、図３４の動作で、出力を得るまでに要する時間考える。遅延モニタDMCBの遅延時間をtDMCBとし、遅延回路DLEI0〜DLEImの１段当たりの遅延時間をtDIとする。また、i番目のアービタARB(i-1)の入力NF(i-1)が立ち上がってから時間Δt後にノードNCI1が立ち上がるとすると、クロックサイクル時間tCKはノードNCI0のサイクルから、
tCK=tDMCB+i・tDI+Δt  ．．．．．．．．．．．．(式２３)
と表せる。さらに、ＡＮＤ回路の遅延時間をtANDとすると、図３３に示したように遅延モニタDMCBの遅延時間tDMCBは、
tDMCB=tCIB0+tCIB+tCB+tAND+tCID  ．．．．．．．(式２４)
となるように設定している。図１３の動作と同じように、基準クロックCNI0を１クロックサイクル遅延させるために必要な遅延回路の段数を遅延回路DLIによって求めた後、１クロックサイクル以内に遅延回路DLIからクロックを出力する位置を設定する。そして、その次のクロックサイクルのチップ内部基準クロックCLKRをクロックバッファCB3を通じて遅延回路DLIに入力する。このとき、クロック伝播経路での遅延時間tLEは、
tLE=tCIB0+tCIB+tCB+i・tDI+tAND+tCID ．．．．．(式２５)
である。したがって（式２３）〜（式２５）より、クロックイネーブル信号CKEを投入して外部クロックCLKEから遅延回路列DLIを通じて一つ目の内部クロックCLKIが出力されるまでの遅延時間の合計tDEは最短で、
0003769940.tif 000007
となる。
【０１０７】
すなわち、図２２に示す回路と同じように、外部クロックCLKEから一つ目の内部クロックCLKIが発生するまで、ほぼ３サイクル要する。但し、図３２に示す回路では、制御回路MCCの出力NM1〜NMmの状態を決める際に基準クロックNCI0を１クロックサイクル遅延させるために要した遅延回路と内部クロックCLKIを発生するために要した遅延回路が同じDLEI0〜DLEIiであるので、図２２に示す回路と比べて、プロセスばらつきによるデバイス特性の不均一性から発生する外部クロックと内部クロックのタイミング誤差を小さくする効果がある。このクロック再生回路においてもクロック制御信号EN0、EN1、EN2及びENSW1を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMCBに対してクロックサイクル時間tCKが短い時）、図１４で説明したように５サイクル遅れで内部クロックが発生する動作も可能である。
【０１０８】
＜実施例７＞
本発明によるクロック再生回路の構成例７を図３５に示す。本クロック再生回路は相補の外部クロックをそれぞれ遅延させる二つの逆方向遅延回路列を持ち、相補の外部クロックが立ち上がるタイミングに同期した倍周期の内部クロックを発生することが特長である。この実施例と図２０の回路との主な差は以下の点である。(1)これまでの非反転外部クロックCLKETの他に反転外部CLKEBを入力するためのバッファ回路CIB0B、CIBB、CB4を追加した。(2)CLKET及びCLKEBを受けるバッファ回路の出力端に、パルス幅を狭くするためのショットパルス発生回路SPG及びSPGBを挿入した。(3)BDAの他に同じ構成を持つ第２逆方向遅延回路列BDA1を追加した。BDA1にもBDAと同じNM1〜NMAが接続される（図面上での配線は省略されている）。(4)出力ノードNB0と２つの逆方向遅延回路との間に、両者の出力の論理和を取る論理回路（OR回路）を追加した。
【０１０９】
クロック入力バッファCIB0及びCIB0Bは、図３に示す回路と同じ構成で、それぞれ相補の外部クロックCLKET及びCLKEBを受信する回路である。また、ショットパルス発生回路SPG及びSPGBは図２７に示す回路と同じ構成で、外部クロックCLKET及びCLKEBのデューティ５０％未満のショットパルスを発生する。したがって、CIB0及びCIB0Bの出力NCIB0及びNCIB0BからSPG及びSPGBを通じた出力CLKR及びCLKRBは、外部クロックCLKET及びCLKEBの立ち上がりエッジから発生されるショットパルス状のチップ内基準クロックである。これらがそれぞれ入力されるクロック入力バッファCIB及びCIBBは図４に示す回路と同じ構成であり、クロックバッファCB4は図８に示す回路と同じ構成である。
【０１１０】
次に、図３６に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。クロックイネーブル信号CKEがハイレベルになると、外部クロックCLKET及びCLKEBはそれぞれクロック入力バッファCIB0及びCIB0Bを通じてノードCLKR及びCLKRBに出力され、さらにクロックバッファCIB及びCIBBを通じてノードNAI及びNAIBに出力される。ここで、制御回路MCCが同期を検出してNM1〜NMmの出力を確定するまでの動作は図２０と同様に行われる。
【０１１１】
次に、制御回路MCCが同期を検出してラッチ回路Lbiの出力NMAiだけがハイレベルとなり、他はロウレベルのままであるとして以下の動作を説明する。この時、クロック制御信号EN2がロウレベルからハイレベルとしているので、ノードNAIからCB3を通じてBDA内の遅延回路BDEiに３つ目以降のチップ内基準クロックCLKRが入力される。また、ノードNAIBからクロックバッファCB4を通じてBDA1内の遅延回路BDE1iに２め目以降のチップ内基準クロックCLKRBが入力される。BDA及びBDA1ではFDAで加えられた遅延時間と同じ遅延がそれぞれ加算されるので、BDA及びBDA1の出力ノードNB1及びNB11には外部クロックCLKET及びCLKEBの位相関係を保持したクロックがそれぞれ出力される。
【０１１２】
ここでは、図３６に示すように、外部クロックCLKET及びCLKEBのデューティがほぼ５０％である場合を示しているので、ＯＲ回路の出力NBOからクロックドライバCIDを通じて増幅された内部クロックCLKIの立ち上がりエッジは、外部クロックCLKET及びCLKEBの立ち上がりエッジにほぼ同期した倍周期のクロックとなる。さらに、このクロックは外部クロックCLKEBから発生したパルスが先に出力されるので、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する。このように、デューティがほぼ５０％の相補の外部クロックCLKET及びCLKEBに対して逆方向遅延回路列を２つ備えたクロック再生回路は、外部クロックCLKET及びCLKEBの立ち上がりエッジにほぼ同期した内部クロックCLKIを出力することができる。
【０１１３】
また、このクロック再生回路においてもクロック制御信号EN0、EN1及びEN2を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが短い時）、図１４で説明したように4.5,
6.5,…サイクル遅れで内部クロックが発生する動作も可能である。
【０１１４】
＜実施例８＞
本発明によるクロック再生回路の構成例８を図３７に示す。本クロック再生回路は相補の外部クロックからその倍周期のクロックを生成した後に、それぞれ一つの進行方向遅延回路列及び逆方向遅延回路列を用いて外部クロックの立ち上がりタイミングに同期した内部クロックを発生することが特長である。この実施例と図２０の回路との主な差は以下の点である。(1)これまでの非反転外部クロックCLKETの他に反転外部CLKEBを入力するためのバッファ回路CIB0Bを追加した。(2)CLKET及びCLKEBを受けるバッファ回路の出力端に、パルス幅を狭くするためのショットパルス発生回路SPG及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理和を取る論理回路（OR回路）を追加してCIBに入力するようにした。
【０１１５】
次に、図３８に従い、クロックサイクル時間が比較的長い場合（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。ここでは、外部クロックCLKET及びCLKEBのデューティがほぼ５０％である場合を示している。クロックイネーブル信号CKEがハイレベルになると、外部クロックCLKET及びCLKEBはそれぞれクロック入力バッファCIB0及びCIB0Bを通じてノードNCIB0及びNCIB0Bに出力され、これらがそれぞれショットパルス発生回路SPG及びSPGBに入力されてデューティ５０％未満のクロックパルスNFCLKT及びNFCLKBを発生する。これらからＯＲ回路を通じて出力されるチップ内部基準クロックCLKRをFDAに入力して同期段数を測定し、制御回路MCCの出力を決定して内部クロックCLKIを発生する。
【０１１６】
しかし、チップ内部基準クロックCLKRの周期は外部クロックの倍周期であるために、ロックサイクルが図２０の場合と異なる。即ち、複数の参照クロックを発生するためにCB0を通じてFDAに送られた一つ目のクロックと、同期遅延段数を検出するためにCB1を通じて送られる二つ目のクロックは、外部クロックに対して半周期の位相差しかない。制御回路MCCが同期を検出しラッチ回路LBhの出力NMhだけがハイレベルとなり、他はロウレベルのままであるとすると、同期遅延段数は外部クロックに対して半周期分の遅延となる。つまり、NMhの位置とクロックサイクルtCKの関係はノードNCI0のサイクルから、
tCK/2=tDMC0+h・tD+Δt  ．．．．．．．．．．．(式２７)
と示される。以下、図２０で説明した動作に従うと、図３７に示すクロック再生回路の基本動作ではクロックイネーブル信号CKEを投入してから外部クロックに対して1.5クロックサイクル（内部基準クロックに対して３サイクル）後に、ほぼ倍周期の内部クロックCLKIが発生する。
【０１１７】
したがって、図３７のように外部クロックに対して倍周期のチップ内部基準クロックで同期遅延段数を検出する構成では、図２０に示したクロック再生回路よりも短いロックサイクルで、外部クロックに対して倍周期の内部クロックCLKIを発生できる効果がある。さらに、(式２７)におけるhは図２０で説明したiよりも小さいので、FDA及びBDAの段数は、図２０に示すクロック再生回路の半分で足りる。つまり、本実施例に示すクロック再生回路は図１に示す粗調整回路CTC及び図２０よりも少ない回路素子数で構成できる効果がある。
【０１１８】
このクロック再生回路においてもクロック制御信号EN0、EN1及びEN2を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが短い時）、図１４で説明したように2.5, 3.5,…サイクル遅れで内部クロックが発生する動作も可能である。
【０１１９】
＜実施例９＞
本発明によるクロック再生回路の構成例９を図３９に示す。本クロック再生回路は相補の外部クロックからその倍周期のクロックを生成した後に、それぞれ一つの進行方向遅延回路列及び逆方向遅延回路列を用いて、非反転外部クロックから発生した内部クロックパルスは非反転外部クロックの立ち上がりタイミングに同期し、反転外部クロックから発生した内部クロックパルスは反転外部クロックの立ち上がりタイミングに同期するような外部クロックに対して倍周期の内部クロックを発生することが特長である。この実施例と図２０の回路との主な差は以下の点である。(1)これまでの非反転外部クロックCLKETの他に反転外部クロックCLKEBを入力するためのバッファ回路CIB0Bを追加した。(2)CLKET及びCLKEBを受けるバッファ回路の出力端に、パルス幅を狭くするためのショットパルス発生回路SPG及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理和を取る論理回路（OR回路）を追加した。(4)BDA0に対する基準クロックをSPGとSPGBの論理和取ったクロックになるようにした。(5)SPGの出力をOR回路を介してCIBに供給するようにした。CIBにつながるOR回路は、遅延補正のためのダミー回路である。
【０１２０】
次に、図４０に従い、クロックサイクル時間が比較的長く（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが約２倍程度）、クロックイネーブル信号CKEを投入してから2.5クロックサイクル遅れで内部クロックCLKIが発生する本回路の基本動作を説明する。ここでは、外部クロックCLKET及びCLKEBのデューティがほぼ５０％である場合を示している。
【０１２１】
クロックイネーブル信号CKEがハイレベルになると、外部クロックCLKET及びCLKEBはそれぞれクロック入力バッファCIB0及びCIB0Bを通じてノードNCIB0及びNCIB0Bに出力され、これらがそれぞれショットパルス発生回路SPG及びSPGBに入力されてデューティ５０％未満のクロックパルスNFCLKT及びNFCLKBを発生する。このうち、ノードNFCLKTからＯＲ回路及びCIBを通じた出力NAIは外部クロックと同じ周期である。したがって制御回路MCCが同期を検出しNM1〜NMmの出力が確定するまでの動作は、図２０と同じように行われる。
【０１２２】
制御回路MCC1が同期を検出しラッチ回路Lbiの出力NMiだけがハイレベルとなり、他はロウレベルのままであるとして以下の動作を説明する。CB3を通じて遅延回路BDEiに入力されるクロックは、図２０と異なり、非反転クロックCLKETと反転クロックCLKEBのショットパルスの論理和をとったチップ内基準クロックNDBLCLKRであるので、外部クロックに対して倍周期のクロックである。このクロックパルスがBDA0を伝播し、さらにクロックドライバCID通じて増幅されて内部クロックCLKIに出力される。すなわち、相補の外部クロックから位相関係が保たれたまま、１サイクルだけ遅延して内部クロックが出力される。したがって、非反転外部クロックから発生した内部クロックパルスは非反転外部クロックの立ち上がりタイミングに同期し、反転外部クロックから発生した内部クロックパルスは反転外部クロックの立ち上がりタイミングに同期するような外部クロックに対して倍周期の内部クロックを発生できる効果がある。
【０１２３】
ここで、図３５と同様に、二つ目の反転クロックから発生した内部クロックが始めに出力されるのでロックサイクルは2.5サイクルとなる。また、このクロック再生回路においてもクロック制御信号EN0、EN1及びEN2を適切に制御すれば、クロックサイクル時間が短いとき（遅延モニタの遅延時間tDMC0に対してクロックサイクル時間tCKが短い時）、図１４で説明したように4.5, 6.5,…サイクル遅れで内部クロックが発生する動作も可能である。
【０１２４】
以上実施例１〜９まで、クロック再生回路の実施例を述べてきた。これらの実施例に共通する最も重要な観点の一つは、遅延回路の同期段数を検出する制御回路にラッチ回路を設け、同期遅延段数を保持することである。この構成により以下の主な作用効果が生まれる。
【０１２５】
（１）同期検出が終了した後は、１つの遅延回路列の所定の位置に基準クロックを入力すれば内部クロックが発生できるようになる。
【０１２６】
（２）このクロック再生回路は、同期検出までの時間が短く、一旦同期検出がなされれば、ラッチ回路により同期遅延段数が固定されるので、第２のクロック再生回路と組み合わせる際に、両者の動作不整合を容易に制御できる。
【０１２７】
（３）外部クロックの供給を一時中断して半導体装置全体の消費電力を低減する動作が容易化される。即ち（１）により、外部クロックの供給を再開するときのクロック再生動作が短時間（１クロックサイクル）でできるようになる。
【０１２８】
（４）さらに、同期検出のための遅延回路列を専用に設ける構成では、同期検出完了後にこの回路の動作が停止できるので、クロック再生回路の低消費電力化が図れる。
【０１２９】
（５）（１）の構成により、１つの遅延回路列を時分割的に利用できるようになるため、一つの遅延回路列でクロック再生を行うことができるようになる。この構成では、クロック再生回路の面積低減が図れ、半導体装置の低コスト化に寄与する。
【０１３０】
＜実施例１０＞
本発明によるクロック再生回路の構成例１０を図４１に示す。本クロック再生回路は外部クロックに同期した内部クロックを発生するために必要な遅延回路以外の回路における電源電圧を遮断して、本クロック再生回路における消費電力を低減する特徴がある。このクロック再生回路は、図２０の回路に適用することを想定している。図２２、２９、３０、３２などへの適用には若干の補正を要するがそのほかの例には直接的に適用できる。制御回路MCCの中のをラッチ回路と、それ以外の論理回路列APAに分割するしている。図２０のMCCで対応させればAPAはアービタARB0〜ARBm及び論理回路PCL1〜PCLmである。そして、少なくともFDAとAPAに対する電源供給ブロックを回路ブロックLVTP1として他の回路ブロックから分離するして電源スイッチPTR1で制御することがこの実施例の構成である。なお、図２０では遅延モニタもLVTP1に含めた。さらに本実施例では、クロック入力バッファCIB0及びCIB、クロックバッファCB0、CB1、CB2及びCB3、ラッチ回路列LBA、逆方向遅延回路列BDA及びクロックドライバCIDで構成される回路ブロックLVTP0も電源電圧給電トランジスタPTR0で制御された構造となっている。
【０１３１】
図２０に示すクロック再生回路は、図１３の動作で説明したように、制御回路MCCの出力を決定した後は進行方向遅延回路列FDA及びアービタARB0〜ARBmの動作を止めておくことができる。したがって、電源投入時や待機状態から復帰する時は電源電圧給電トランジスタPTR0及びPTR1をそれぞれオンするが、制御回路MCCの出力を決定した後は電源電圧給電トランジスタPTR1をオフして回路ブロックLVTP1への電源電圧給電を停止し、本クロック再生回路での消費電力を抑制することができる。ラッチ回路が同期遅延段数の情報保持するためである。このような電源電圧給電線の制御方式は論理回路LVTP0及びLVTP1内の回路を電源電圧給電トランジスタPTR0及びPTR1よりも低いしきい電圧のトランジスタで構成した時にも適用できて、しきい電圧の低いトランジスタにおけるオフ電流（サブスレッショルド・リーク電流）による消費電力を抑制する効果がある。
【０１３２】
この実施例を図２２、２９、３０、３２などへの適用するには、同期検出が終了した後、動作不要な回路をLVTP1にふくめれば良い。一例として制御回路のAPAに相当する回路は、直接適用することができる。
【０１３３】
＜実施例１１＞
次に、以上で説明したクロック再生回路の応用例を示す。図４２は、シンクロナスＤＲＡＭの構成例を示している。同図で、CRCはクロック再生回路で、例えば図１に示したように構成される。必要に応じて、実施例２〜１０の技術が適用される。ARY0〜ARY3はメモリアレーであり、ワード線WLとデータ線DLの所望の交点に配置され1個のＭＯＳトランジスタと1個のキャパシタで構成されたダイナミック形メモリセルMC、データ線DLに接続されたセンスアンプSA、ワード線WLを駆動するワードドライバWD等で構成される。また、DOB0及びDOB1はデータ出力バッファであり、メモリアレーARY0及びARY2から読み出されたデータをDOB0で、ARY1及びARY3から読み出されたデータをDOB0で出力する。その他の回路ブロックは省略している。
【０１３４】
本発明によるクロック再生回路は、クロックサイクル時間の広い範囲で動作するので、シンクロナスＤＲＡＭのように広い動作周波数範囲が求められる半導体装置に好適である。また、大容量化に伴うチップサイズの拡大やデータレートの向上のためのバス幅の拡大などにより、内部クロックの負荷が重くなりクロックドライバの遅延時間が大きくなっても、短いクロックサイクル時間で動作できる。さらに、内部クロックの出力タイミングを精度よく制御できるので高周波動作での動作マージンを確保することができるため、今後のシンクロナスＤＲＡＭの高速化・大容量化に適する。例えば図４２のように、データ出力バッファがチップ内の離れた位置に配置されていると、それらへのクロック信号の駆動回路の負荷が大きくなるが、本発明によるクロック再生回路は十分対応可能である。
【０１３５】
図４３は、シンクロナスＤＲＡＭ要部のブロック図で、カラム（Ｙ）系リードパス（データ読み出し経路）の構成例を示している。同図で、ロウ系（Ｘ）及びライトパス（データ書き込み経路）は省略している。同図の左側に示した信号名はシンクロナスＤＲＡＭで標準的に備える入出力端子を示している。端子名の末尾の“b”は反転信号を示している。クロック入力端子CLKEから入力される外部クロックを基準として動作することが通常のＤＲＡＭと比べた際の特徴である。前記外部クロックの入力は、クロックイネーブル入力端子CKEにより制御される。アドレス入力端子ADDからは特に制限されないがアドレスマルチ方式で、ロウアドレス、カラムアドレス、及びバンクアドレスが入力される。ロウ及びカラムアドレスを順次入力するためにロウアドレスストローブコマンド入力端子RASb、カラムアドレスストローブコマンド入力端子CASbをもつ。スタティック型メモリセルを持ち外部クロックを基準として動作するシンクロナスＳＲＡＭは、アドレスマルチ方式では無いので、このRASbとCASbを除いたものと考えることができる。他にメモリチップを選択するためにチップ選択入力端子CSb、データの書き込みを制御するためのライトイネーブルコマンド入力端子WEbがある。メモリの出力データはデータ出力端子Doutから出力されるが、この端子は図示しないデータの入力端子と兼用されることが多い。上述した入力端子の信号はクロック入力端子から入力される外部クロックのタイミングに応じて取り込まれる。
【０１３６】
ADBはアドレスカウンタの機能を有するアドレスバッファ、PYDはプリＹデコーダ、CDはコマンドデコーダ、CKBはクロックバッファである。また、DLe，DLoはデータ線、SAe，SAoはデータ線DLe，DLoの信号を増幅するセンスアンプ、YGe，YGoはセンスアンプSAe，SAoをサブ入出力線SIOe，SIOoに接続するＹゲート、IOSe，IOSoはサブ入出力線SIOe，SIOoをメイン入出力線MIOe，MIOoに接続する入出力線スイッチ、YDe，YDoはＹ選択線YSe，YSoによりＹゲートYGe，YGoを選択するＹデコーダ、MAe，MAoはメイン入出力線MIOe，MIOoの信号を増幅するメインアンプであり、これらは多数設けられるが簡単のため一部のみが示されている。CRCはクロック再生回路で、例えば図１に示したように構成される。RDCはリードデータ制御回路で、リードデータラッチRDLe，RDLoとリードデータセレクタRDSで構成される。DOBはデータ出力バッファで、データ出力ラッチDOLとデータ出力ドライバDODで構成される。リードデータ制御回路RDC及びデータ出力バッファDOBはそれぞれ、1サイクルに出力されるデータのビット数と同じ個数だけ設けられるが、ここでは簡単のため1個だけ示している。
【０１３７】
図４４のタイミングチャートに従い、図４３のシンクロナスＤＲＡＭのリード動作を説明する。同図は、2ビットずつプリフェッチしてパイプライン動作し、ＣＡＳレイテンシCLが6で、4ビットのバーストリードを行う場合を示している。アクティベイトコマンドによるロウ系の動作はすでに完了しているものとする。外部からのクロックイネーブル信号CKEbにより、クロックバッファCKBが動作しており、内部クロックCLK0がコマンドデコーダCD等に供給されている。クロックバッファCKBは内部クロックと外部クロックとのタイミングを合わせる機能を持たず、この内部クロックCLK0は外部クロックCLKEと同じ周期であるが位相差は大きい。
【０１３８】
外部クロックCLKEの立ち上がりに合わせ、制御信号CSb，RASb，CASb，WEbの組み合わせによりリードコマンドRがコマンドデコーダCDに取り込まれ、コマンドデコーダCDが制御信号CNT0，CNT1，CNT2，CNT3，CNT4により各回路ブロックを制御する。また、クロックエネーブル信号CKEによりクロック再生回路CRCが起動される。
【０１３９】
リードコマンドRと同時に外部アドレスADDのアドレス信号aがアドレスバッファADBに取り込まれ、Ｙアドレスのアドレス信号a0，a1がプリＹデコーダPYDへ出力される。ここで、a0，a1は先頭アドレスとその次のアドレスであり、2ビットずつプリフェッチしているので2サイクル分のアドレスが同時に出力される。その1クロックサイクル後に、プリＹデコーダPYDは最初の2サイクル分のプリデコードされたアドレス信号をＹアドレスバスPYAe，PYAoに出力する。このアドレス信号に従い、ＹデコーダYDe，YDoがＹ選択線YSe，YSoによりＹゲートYGe，YGoを選択し、センスアンプSAe，SAoから信号がサブ入出力線SIOe，SIOo及び入出力線スイッチIOSe，IOSoを通じてメイン入出力線MIOe，MIOoに伝達され、メインアンプMAe，MAoで増幅される。
【０１４０】
2ビットプリフェッチを行うので、このメモリアレー部の動作には2クロックサイクル時間をかけ、2クロックサイクル後に、メインアンプMAe，MAoは、読み出されたデータをリードバスRDe，RDoに出力する。その1クロックサイクル後にリードデータラッチRDLe，RDLoでデータをラッチし、リードデータセレクタRDSで1クロックサイクル毎に切り換えながら、データ出力バッファDOBへ送る。すなわち、リードコマンドが投入された後の内部クロックCLK0の最初の立ち上がりから4クロックサイクル後にリードデータラッチRDLe，RDLoでデータをラッチする。
【０１４１】
ここで、コマンドデコーダCDによりリードコマンドRが発生する前にクロックイネーブル信号CKEでクロック再生回路CRCは起動されており、図１３で説明したように外部クロックCLKEの最初の立ち上がりから３クロックサイクル後れて内部クロックCLKIが出力され、さらに図１５で説明したように数十クロックサイクル後に外部クロックCLKEとのタイミング誤差の小さな内部クロックCLKIが出力されている。この内部クロックCLKIによりデータ出力ラッチDOLのタイミングが制御され、データ出力ドライバDODが出力データDoutを出力する。
【０１４２】
このように、外部クロックCLKEとタイミングを合わせた内部クロックCLKIをデータ出力の制御に用いることにより、外部クロックCLKEの立ち上がりからデータ出力までのクロックアクセス時間tACを小さくできる。
【０１４３】
本発明によるクロック再生回路は、クロックエネーブル信号CLKEを投入してから数十クロックサイクル遅れで外部クロックCLKEとのタイミング誤差の小さな内部クロックCLKIを発生させることができるので、短い時間で待機状態から復帰することができ、待機時及び復帰時の消費電力を小さくできる。
【０１４４】
一方、コマンドデコーダなどに供給する内部クロックを、クロック再生回路CRCを用いずにクロックバッファCKBで発生させることにより、外部からクロックエネーブル信号CKEbによりクロックバッファが起動されたらすぐに動作を開始できる。
【０１４５】
なお、図４３では、コマンドデコーダCD等に用いる内部クロックCLK0を発生するクロックバッファCKBと、出力バッファDOBに用いる内部クロックCLKIを発生するクロック再生回路CRCが独立しているように示したが、部分的に共有することも可能である。例えば、外部クロックCLKEが小振幅伝送されている場合に、チップ内の一般的な動作電圧と同じ電圧振幅にするための差動アンプを共有化できる。それにより、回路規模を削減し、消費電力とレイアウト面積を低減できる。
【０１４６】
ここでは、シンクロナスＤＲＡＭに本発明を適用した場合を示したが、外部クロックに同期してデータの入出力を行う同期式のメモリであれば、他のメモリでも好適である。同期式メモリとは、読み出し又は書き込みのためのアドレスの取り込みと、データの出力又は入力とが一定のクロックサイクルで行われるメモリである。例えば、入力端子と出力端子がそれぞれ交差結合された２つのインバータ（ＣＭＯＳインバータ、あるいは抵抗負荷型インバータ）からなるメモリセルを持つ同期式のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に応用しても、同様な効果が得られる。
【０１４７】
また、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）をプロトコル制御するシンクリンク・ダイナミック・ランダム・アクセス・メモリ（ＳＬＤＲＡＭ）に必要とされる、外部クロックと内部クロックのタイミング誤差を補正するバーニアに応用することもできる。
【０１４８】
さらに、外部クロックCLKEの立ち上がり及び立ち下がりエッジに同期してデータ出力ラッチDOLのタイミングが制御され、データ出力ドライバDODが出力データDoutを出力するダブル・データ・レイト・シンクロナスＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）に必要とされる、外部クロックCLKEの立ち上がり及び立ち下がりエッジに同期した内部クロックCLKIを発生するクロック再生回路の粗調整回路に、図２４及び２５、図２９及び３０、図３５、図３７、または図３９に示す構成を応用することもできる。
【０１４９】
【発明の効果】
複数の遅延回路の出力する複数の位相の異なる参照クロック列と基準クロックとを比較して遅延回路の同期段数を検出する制御回路にラッチ回路を設け、同期遅延段数を保持する構成をとるクロック再生回路とする。これにより以下の主な効果が生まれる。
【０１５０】
（１）同期検出が終了した後は、１つの遅延回路列の所定の位置に基準クロックを入力すれば内部クロックが発生できるようになる。
【０１５１】
（２）このクロック再生回路は、同期検出までの時間が短く、一旦同期検出がなされれば、ラッチ回路により同期遅延段数が固定されるので、微調整用の第２のクロック再生回路と組み合わせる際に、両者の動作不整合を容易に制御できる。
【０１５２】
（３）外部クロックの供給を一時中断して半導体装置全体の消費電力を低減する動作が容易化される。即ち（１）により、外部クロックの供給を再開するときのクロック再生動作が短時間でできるようになる。
【０１５３】
（４）さらに、同期検出のための遅延回路列を専用に設ける構成では、同期検出完了後にこの回路の動作が停止できるので、クロック再生回路の低消費電力化が図れる。
【０１５４】
（５）（１）の構成により、１つの遅延回路列を時分割的に利用できるようになるため、一つの遅延回路列でクロック再生を行うことができるようになる。この構成では、クロック再生回路の面積低減が図れ、半導体装置の低コスト化に寄与する。
【図面の簡単な説明】
【図１】本発明によるクロック再生回路の構成例１を示す図。
【図２】遅延時間微調整回路の構成例を示す図。
【図３】クロック入力バッファCIB0の構成例を示す図。
【図４】クロック入力バッファCIBの構成例を示す図。
【図５】クロックドライバの構成例を示す図。
【図６】クロックバッファCB0の構成例を示す図。
【図７】クロックバッファCB1及びCB2の構成例を示す図。
【図８】クロックバッファCB3の構成例を示す図。
【図９】遅延モニタDMCの構成例を示す図。
【図１０】位相比較回路の構成例を示す図。
【図１１】シフトレジスタ制御信号生成回路の構成例を示す図。
【図１２】シフトレジスタ回路の構成例を示す図。
【図１３】図１のクロック再生回路のクロックサイクル時間が比較的長い場合の粗調整回路の基本動作を示す図。
【図１４】図１のクロック再生回路のクロックサイクル時間が短い場合の粗調整回路の動作を示す図。
【図１５】図１のクロック再生回路の微調整回路の動作を示す図。
【図１６】図１のクロック再生回路の動作のシミュレーション結果を示す図。
【図１７】図１２のシフトレジスタの動作例１を示す図。
【図１８】図１２のシフトレジスタの動作例２を示す図。
【図１９】図１１のシフトレジスタの動作例３を示す図。
【図２０】本発明によるクロック再生回路の構成例２を示す図。
【図２１】遅延モニタDMCAの構成例を示す図。
【図２２】本発明によるクロック再生回路の構成例３を示す図。
【図２３】図２３のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図２４】本発明によるクロック再生回路の構成例４を示す図（その１）。
【図２５】本発明によるクロック再生回路の構成例４を示す図（その２）。
【図２６】遅延モニタDMC0の構成例を示す図。
【図２７】ショットパルス発生回路の構成例を示す図。
【図２８】図２４及び２５のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図２９】本発明によるクロック再生回路の構成例５を示す図（その１）。
【図３０】本発明によるクロック再生回路の構成例５を示す図（その２）。
【図３１】図２９及び３０のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図３２】本発明によるクロック再生回路の構成例６を示す図。
【図３３】遅延モニタDMCBの構成例を示す図。
【図３４】図３２のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図３５】本発明によるクロック再生回路の構成例７を示す図。
【図３６】図３５のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図３７】本発明によるクロック再生回路の構成例８を示す図。
【図３８】図３７のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図３９】本発明によるクロック再生回路の構成例９を示す図。
【図４０】図３９のクロック再生回路のクロックサイクル時間が比較的長い場合の基本動作を示す図。
【図４１】本発明によるクロック再生回路の構成例１０を示す図。
【図４２】本発明によるシンクロナスDRAMの構成例を示す図。
【図４３】本発明によるシンクロナスDRAMの要部ブロック図。
【図４４】本発明によるシンクロナスDRAMの動作タイミングを示す図。
【符号の説明】
CLKE…外部クロック、CLKR…チップ内部基準クロック、CLKI…内部クロック、CKE…クロックイネーブル信号、EN0, EN1, EN2, EN3, ENSW0, ENSW1…クロック制御信号、CTC…粗調整回路、FTC…微調整回路、CIB0, CIB…クロック入力バッファ、CB0, CB1, CB2…クロック入力バッファ、CID…クロックドライバ、DMC…遅延モニタ、FDA…進行方向遅延回路列、MCC,MCC1…制御回路、BDA0,BDA…逆方向遅延回路列、FDE0〜FDEm…進行方向遅延回路列内の遅延回路、ARB0〜ARBm…制御回路内のアービタ、PCL1〜PCLm…制御回路内の論理回路、LB1〜LBm…制御回路内のラッチ回路、BDE1〜BDEm…逆方向遅延路列内の遅延回路、DDA, DDA1…進行方向遅延回路列FDAを構成する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0及びBDAを構成する遅延回路BDE0〜BDEmのダミー回路、FTD, FTD0, FTD1…遅延時間微調整回路、PC…位相比較回路、CSG…シフトレジスタ制御信号生成回路、SR, SRF, SRB…シフトレジスタ、NAI…クロック入力バッファCIBの出力ノード、NCI0…クロックバッファCB0の出力ノード、NCI1…クロックバッファCB1の出力ノード、NCI2T…クロックバッファCB2の出力ノード、NCI2B…NCI2Tの反転信号、NCI3…クロックバッファCB3の出力ノード、NFI…遅延モニタの出力ノード、NF0〜NFm…進行方向遅延回路列の出力ノード、NQ0〜NQm…制御回路内のアービタの出力ノード、NR0〜NRm…制御回路内の論理回路の出力ノード、NM1〜NMm…制御回路内のラッチ回路の出力ノード、NB1〜NBm…逆方向遅延回路列の内部ノード、NB0…遅延回路DDAの出力ノード、NBO…遅延時間微調整回路の出力ノード、CLKB…内部クロックの反転信号、INF, INB…電流制御型インバータ、PTF0, PTB0…P型MOSトランジスタ、NTF0, NTB0…N型MOSトランジスタ、PTFA, PTBA…電流制御用P型MOSトランジスタ列、NTFA, NTBA…電流制御用N型MOSトランジスタ列、PTF1〜PTFn, PTB1〜PTBn…電流制御用P型MOSトランジスタ、NTF1〜NTFn, NTB1〜NTBn…電流制御用N型MOSトランジスタ、QF1〜QFn, QB1〜QBn…シフトレジスタの出力ノード、NFTDM…電流制御インバータINBの出力、DCIB0…クロック入力バッファCIB0のダミー回路、DCIB…クロック入力バッファCIBのダミー回路、DCB…クロックバッファCB0, CB1, CB2及びCB3のダミー回路、DFTD…遅延時間微調整回路FTDのダミー回路、DCID…クロックドライバCIDのダミー回路、ABP0, ABP1…位相比較回路内のアービタ、LA0, LA1…位相比較回路内のラッチ回路、NPC0, NPC1…アービタABP0の入力ノード、NPC2…アービタABP1の入力ノード、CLKIR…位相比較回路におけるダミー回路DCIB0の出力ノード、NFA0, NSL0…位相比較回路の出力ノード、Q…Ｔフリップフロップ出力ノード、NSL1, NSL2, NFA1, NFA2…シフトレジスタ制御信号生成回路出力ノード、SRC…シフトレジスタ制御回路、NSLF1, NSLF2, NFAF1, NFAF2, NSLB1, NSLB, NFAB, NFAB2…シフトレジスタ制御回路の出力ノード、δ, δ1…外部クロックと内部クロックのタイミング誤差、tCK…クロックサイクル時間、tDMC…遅延モニタの遅延時間、tD…遅延回路FDE0〜FDEm及びBDE1〜BDEmの１段当たり及びこれらに相当するダミー遅延回路DDAの遅延時間、tDB…外部クロックCLKEを入力してから内部クロックCLKIを出力するまでに要する時間、tCIB…クロック入力バッファの遅延時間、tCID…クロックドライバの遅延時間、Δtdz…遅延時間微調整回路FTD0における遅延時間と遅延時間微調整回路FTD1における遅延時間との差、td1, td2, …, tdy…遅延時間微調整回路FTDにおける遅延時間の変化量、DL…遅延回路列、SW0, SW1…クロック制御スイッチ、NDMCO…遅延モニタDMCの出力ノード、DLE0〜DLEm…遅延回路列内の遅延回路、DMCA…遅延モニタ、tDMCA…遅延モニタDMCAの遅延時間、BDAA,BDAB…逆方向遅延回路列、NBA1〜NBAm, NBB1〜NBBm …逆方向遅延回路列の内部ノード、DMC0, DMC1, DMC2…遅延モニタ、tDMC0…遅延モニタDMC0の遅延時間、NMA1〜NMAm…制御回路内のラッチ回路の出力ノード、NMB1〜NMBm…制御回路内のラッチ回路の出力をＯＲ回路に入力して得られる出力ノード、NCI4…遅延ダミーDMC2の出力ノード、SPG, SPGB…ショットパルス発生回路、tSPG…ショットパルス発生回路の遅延時間、tOR…ＯＲ回路の遅延時間、NCIB0…クロック入力バッファCIB0及びショットパルス発生回路を接続するノード、NFCLKT…ショットパルス発生回路SPGの出力ノード、NFCLKB…ショットパルス発生回路SPGBの出力ノード、NSWO…クロック制御スイッチSW1の出力ノード、tDC, tDD, tDE…外部クロックCLKEを入力してから内部クロックCLKIを出力するまでに要する時間、DMCB…遅延モニタ、DLI…遅延回路列、DDLEI…遅延回路DLEI0〜DLEImのダミー回路、NWOR…遅延回路列DLAの出力ノード、tDI…遅延回路DLEI0〜DLEImの遅延時間、CIB0B…クロック入力バッファ、CIBB…クロック入力バッファ、CB4…クロックバッファ、BDA1…逆方向遅延回路列、BDE11〜BDE1m…遅延回路、NCIB0B…クロック入力バッファの出力ノード、NAIB…クロック入力バッファの出力ノード、NCI3B…クロックバッファの出力ノード、CLKRB…ショットパルス発生回路SPGBの出力ノード、NB11〜NB1m…逆方向遅延回路列の内部ノード、NODDCLKR, NDBLCLKR…チップ内部基準クロック、PTR0, PTR1…電源給電トランジスタ、APA…論理回路列、LBA…ラッチ回路列、LVTP0, LVTP1…回路ブロック、tLB, tLC, tLE…クロック伝播経路での遅延時間、CRC…クロック再生回路、ARY0〜ARY3…メモリアレー、DOB0，DOB1，DOB…データ出力バッファ、WL…ワード線、DL，DLe，DLo…データ線、MC…メモリセル、SA，SAe，SAo…センスアンプ、WD…ワードドライバ、ADB…アドレスバッファ、CD…コマンドデコーダ、CKB…クロックバッファ、DOL…データ出力ラッチ、DOD…データ出力ドライバ、ADD…外部アドレス、CSb，RASb，CASb，WEb…シンクロナスＤＲＡＭの制御信号、CKEb…シンクロナスＤＲＡＭのクロックエネーブル信号、CLK0…クロックバッファCKBにより出力される内部クロック、Dout…出力データ、PYD…プリＹデコーダ、YDe，YDo…Ｙデコーダ、YA…Ｙアドレス、PYAe，PYAo…Ｙアドレスバス、YSe，YSo…Ｙ選択線、YGe，YGo…Ｙゲート、SIOe，SIOo…サブ入出力線、IOSe，IOSo…入出力線スイッチ、MIOe，MIOo…メイン入出力線、CNT0，CNT1，CNT2，CNT3，CNT4…制御信号、MAe，MAo…メインアンプ、RDe，RDo…リードバス、RDC…リードデータ制御回路、RDLe，RDLo…リードデータラッチ、RDS…リードデータセレクタ、CL…ＣＡＳレイテンシ、tAC…クロックアクセス時間。
【図１】
0003769940.tif 000008
【図２】
0003769940.tif 000009
【図３】
0003769940.tif 000010
【図４】
0003769940.tif 000011
【図５】
0003769940.tif 000012
【図６】
0003769940.tif 000013
【図７】
0003769940.tif 000014
【図８】
0003769940.tif 000015
【図９】
0003769940.tif 000016
【図１０】
0003769940.tif 000017
【図１１】
0003769940.tif 000018
【図１２】
0003769940.tif 000019
【図１３】
0003769940.tif 000020
【図１４】
0003769940.tif 000021
【図１５】
0003769940.tif 000022
【図１６】
0003769940.tif 000023
【図１７】
0003769940.tif 000024
【図１８】
0003769940.tif 000025
【図１９】
0003769940.tif 000026
【図２０】
0003769940.tif 000027
【図２１】
0003769940.tif 000028
【図２２】
0003769940.tif 000029
【図２３】
0003769940.tif 000030
【図２４】
0003769940.tif 000031
【図２５】
0003769940.tif 000032
【図２６】
0003769940.tif 000033
【図２７】
0003769940.tif 000034
【図２８】
0003769940.tif 000035
【図２９】
0003769940.tif 000036
【図３０】
0003769940.tif 000037
【図３１】
0003769940.tif 000038
【図３２】
0003769940.tif 000039
【図３３】
0003769940.tif 000040
【図３４】
0003769940.tif 000041
【図３５】
0003769940.tif 000042
【図３６】
0003769940.tif 000043
【図３７】
0003769940.tif 000044
【図３８】
0003769940.tif 000045
【図３９】
0003769940.tif 000046
【図４０】
0003769940.tif 000047
【図４１】
0003769940.tif 000048
【図４２】
0003769940.tif 000049
【図４３】
0003769940.tif 000050
【図４４】
0003769940.tif 000051