(57)【特許請求の範囲】
【請求項１】
冗長アドレス発生回路と、
該冗長アドレス発生回路からのワードライン用のアドレスデータをデコードする複数のデコーダと、
該複数のデコーダからのデコード値を各々ラッチする複数のラッチ手段と、
前記複数のデコーダからのデコード値を前記複数のラッチ手段の出力信号に応じて導通又は遮断するゲート回路と、
ワードラインに前記ゲート回路を介して高電圧を印加する高圧発生回路と、
を備え、通常のアドレス指定動作の以前に冗長情報を前記複数のラッチ手段にラッチさせ、通常のアドレス指定動作時には特定のワードラインにアドレス信号が伝わらないようにしたことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリなどの半導体素子メモリにおいて使われる冗長回路を改良した半導体メモリに関する。
【０００２】
【従来の技術】
メモリセルなどに欠陥があり、使用できない場合に、そのメモリセルに変わりあらかじめ半導体メモリ内に作ってある冗長メモリセルを使用する技術が知られている。不良のメモリセルのアドレスは、半導体メモリの製造時に解る。その不良のメモリセルのアドレスは、冗長アドレス発生回路に記憶させておく。そして、通常のアドレス発生回路から発生するアドレスに不良のアドレスがあるか否かを常時観測し、不良があれば冗長メモリセルをアドレス指定するように切り換えている。すなわち、不良のメモリセルのアドレスラインは、使用しないようにしている。
【０００３】
図２はそのような冗長機能を備えた半導体メモリのアドレス指定回路の一部を示す。
図２のアドレス発生回路（１）にはアドレス指定用のアドレスデータが加わる。冗長アドレス発生回路（２）には、半導体メモリの製造時の試験により解る不良のメモリセルのアドレスデータが記憶される。比較器（３）は、アドレス発生回路（１）の出力信号と前記冗長アドレス発生回路（２）の出力信号の比較を行い、アドレス発生回路（１）から不良のメモリセルのアドレスデータが発生すると「Ｈ」レベルの信号を発生し、それ以外は「Ｌ」レベルの信号を発生する。第１の切換手段（４）は、比較器（３）の出力信号に応じて前記アドレス発生回路（１）の出力信号と前記冗長アドレス発生回路（２）の出力信号を選択的に切り換えて出力する。デコーダ（５Ａ）乃至（５Ｄ）は第１の切換手段（４）からのアドレスデータをデコードする。このデコードには正常なメモリセルを指定するためのデコードと不良のメモリセルを指定するためのもの、すなわち、冗長用のアドレスをデコードするものとがある。このデコーダ（５Ａ）乃至（５Ｄ）はＷＬ（ワードライン）０乃至ＷＬ３に接続される。図面では省略しているが、実際には、デコーダとＷＬは多くの数が接続されてる。
【０００４】
冗長アドレスではない、通常のアドレスの発生時には、アドレス発生回路（１）の出力信号が第１の切換手段（４）を通過してデコーダ（５Ａ）乃至（５Ｄ）に加わり、選択されたＷＬに対応するデコーダの出力が「Ｈ」レベルとなる。これによりメモリセルの指定が行われる。
【０００５】
次に、冗長アドレスがアドレス発生回路（１）から発生すると、比較器（３）から「Ｈ」レベルが発生し、第１の切換手段（４）を構成する各アンドゲートに「Ｌ」レベルが加わる。このため、アドレス発生回路（１）からのアドレスはデコーダ（５Ａ）乃至（５Ｄ）に加わわらなくなる。
【０００６】
一方、比較器（３）からの「Ｈ」レベルはアンドゲート（６）に加わり、アンドゲート（６）を導通状態にする。すると、冗長アドレス発生回路（２）からアドレス指定信号がアンドゲート（６）を介して冗長ＷＬに伝わり、冗長メモリセルがアドレス指定できることになる。
【０００７】
従って、図２の装置によれば冗長アドレスの指定を行うことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２の装置では、冗長ＷＬを選択するのに時間がかかり、動作の高速性の点で問題がある。
【０００９】
図２の装置では冗長アドレスがアドレス発生回路（１）から発生した場合に一旦、デコーダ（５Ａ）乃至（５Ｄ）は、信号が印加されＷＬが選択されてしまう。その後、比較器（３）が動作し、禁止動作が行われる。それと同時にアンドゲート（６）が導通状態になり、冗長ＷＬが選択される。
【００１０】
このため、２つのＷＬを同時に選択する多重選択期間が発生し、高速動作には不向きとなる。
【００１１】
又、メモリが不揮発性のフラッシュメモリであり、消去時ですべてのＷＬを同時に選択する必要がある場合にリーク性のある不良セルが選択されると、消去に必要な高電圧が発生できなくなってしまった。フラッシュメモリは、消去時にすべてのＷＬに１４Ｖ程度の高電圧をかける必要がある。消去時には、デコーダ（５Ａ）乃至（５Ｄ）はすべて選択される。そして、高圧発生回路（７）からの高圧は、デコーダ（５Ａ）乃至（５Ｄ）を介してＷＬ０乃至ＷＬ３に印加される。ここで、ＷＬ０乃至ＷＬ３が接続されたいづれかのメモリセル（冗長対象のセル）がリーク不良をもつと、ＷＬ０乃至ＷＬ３の電圧が１４Ｖ程度まで上昇することができなくなる。すると、ＷＬ０乃至ＷＬ３が接続されたすべてのメモリセルが正常に消去できなくなる。
【００１２】
更に、別の方法として不良メモリセルが接続されるデコーダの出力端を物理的なヒューズを挿入して遮断する方法がある。しかし、物理的なヒューズは、半導体チップ面積の増加を招き、信頼性も高くない。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、冗長アドレス発生回路と、該冗長アドレス発生回路からのアドレスデータをデコードする複数のデコーダと、該複数のデコーダからのデコード値を各々ラッチする複数のラッチ手段と、前記複数のデコーダからのデコード値を前記複数のラッチ手段の出力信号に応じて導通又は遮断するゲート回路とを備え、通常のアドレス指定動作の以前に冗長情報を前記複数のラッチ手段にラッチさせ、通常のアドレス指定動作時には特定のアドレスラインにアドレス信号が伝わらないようにしたことを特徴とする。又、本発明は、アドレス発生回路と、冗長アドレス発生回路と、前記アドレス発生回路の出力信号と前記冗長アドレス発生回路の出力信号の比較を行う比較器と、該比較器の出力信号に応じて前記アドレス発生回路の出力信号と前記冗長アドレス発生回路の出力信号を選択的に切り換えて出力する切換手段と、該切換手段からのアドレスデータをデコードする複数のデコーダと、該複数のデコーダからのデコード値を各々ラッチする複数のラッチ手段と、前記複数のデコーダからのデコード値を前記複数のラッチ手段の出力信号に応じて導通又は遮断するゲート回路とを備え、通常のアドレス指定動作の以前に冗長情報を前記複数のラッチ手段にラッチさせ、通常のアドレス指定動作時には特定のアドレスラインにアドレス信号が伝わらないようにしたことを特徴とする。
【００１４】
【発明の実施の形態】
本発明の半導体メモリを図１を用いて説明する。
（８Ａ）乃至（８Ｄ）はデコーダ（５Ａ）乃至（５Ｄ）からのデコード値を各々ラッチするラッチ回路、（９Ａ）乃至（９Ｄ）は前記デコーダ（５Ａ）乃至（５Ｄ）と前記ラッチ回路（８Ａ）乃至（８Ｄ）との間に各々接続されるトランジスタ、（１０Ａ）乃至（１０Ｄ）は前記デコーダ（５Ａ）乃至（５Ｄ）からのデコード値をラッチ回路（８Ａ）乃至（８Ｄ）の出力信号に応じて導通又は遮断するゲート回路である。
【００１５】
尚、図１において、図２と同一のものについては同一の符号を付し、説明を省略する。
【００１６】
まず、ＤＲＡＭなどの電源投入時での動作について説明する。電源投入時にはパワーオン期間などと称されるアドレスへのアクセスがまだできない期間が存在する。その期間を利用して事前に冗長アドレスをラッチ回路（８Ａ）乃至（８Ｄ）に書き込み、ゲート回路（１０Ａ）乃至（１０Ｄ）の開閉を制御する。前記書き込みは、トランジスタ（９Ａ）乃至（９Ｄ）をオンさせて行う。
【００１７】
すなわち、冗長アドレスに置き換えるべきＷＬのゲートを閉じてデコーダの出力がＷＬに加わらないようにする。これにより、冗長アドレスに置き換えられるべきＷＬの選択を行うことがなくなり、直接に冗長ＷＬの選択が可能になり、高速性が確保される。
【００１８】
又、メモリが不揮発性のフラッシュメモリであり、消去時であり、すべてのＷＬを同時に選択する場合について説明する。この場合にも、一括消去の命令の直前にトランジスタ（９Ａ）乃至（９Ｄ）をオンさせて冗長アドレスをラッチ回路（８Ａ）乃至（８Ｄ）に書き込む。その状態で、ブロック消去選択回路（１１）により一括消去用のアドレス指定が行われる。つまり、デコーダ（５Ａ）乃至（５Ｄ）のすべてから高圧が発生するように切り換えられる。この時、例えば、ＷＬ３が冗長対象であるとすると、ラッチ回路（８Ｄ）からは「Ｌ」レベルの信号が発生している。そこで、デコーダ（５Ｄ）から高圧が発生してもＷＬ３には伝達されない。
【００１９】
ラッチ回路（８Ａ）乃至（８Ｃ）からは「Ｈ」レベルが出ているので、ＷＬ３の他のＷＬでは高圧が印加され消去が可能となる。
【００２０】
このとき、ＷＬ３にリーク不良があってもその影響は、ゲート回路（１０Ｄ）の働きによりほかのＷＬに及ぶことはない。
【００２１】
尚、ＷＬ３に代わり、冗長ＷＬが従来と同様に動作するので、フラッシュメモリの一括消去ができる。
【００２２】
図３は、図１のトランジスタ及びラッチ回路の別の実施例を示す。図３のトランジスタ（２０）は図１のトランジスタ（９Ａ）乃至（９Ｄ）の機能に相当し、図３のラッチ回路（２１）は図１のラッチ回路（８Ａ）乃至（８Ｄ）の機能に相当する。電源投入時においては、リセット端子（２２）、セット端子（２３）には「Ｌ」レベルの信号が加わる。電源電圧が上昇し、図４の時刻ｔ１になったとする。尚、図４（ａ）は、図３の電源端子（２３）の電源電圧ＶDDの高さを示す。図４（ｂ）はリセット端子（２２）に加わるリセット信号res et、図４（ｃ）はセット端子（２３）に加わるセット信号setを示す。時刻ｔ１では電源電圧ＶDDがトランジスタ２４を介してラッチ回路（２１）に加わるので、ラッチ回路（２１）の出力信号は「Ｈ」レベルとなる。すると、ナンド及びインバータからなるゲート回路２７が導通状態となり、デコーダ２５の出力信号はそのままＷＬに印加される。
【００２３】
次に、時刻ｔ２となりreset信号が立ち上がると、トランジスタ２４がオフする。このreset信号が立ち上がりに応じて直ぐ、時刻ｔ３にset信号が立ち上がる。set信号はトランジスタ２０をオンさせラッチ回路（２１）に冗長情報の取り込みを可能にするものである。このトランジスタ２０がオンしている間にデコーダ２５から冗長を示す「Ｈ」が出ると、トランジスタ２６がオンし、ラッチ回路（２１）に「Ｌ」レベルを印加する。すると、ラッチ回路（２１）から「Ｌ」レベルがゲート回路２７に印加される。その後、トランジスタ２０がオフし、通常のデコーダ出力が発生する。その場合に、図３のＷＬが冗長対象であれば、ラッチ回路（２１）が「Ｌ」レベルをゲート回路２７に加えているので、デコーダ２５の出力信号はＷＬに伝わらない。
【００２４】
【発明の効果】
本発明によれば、冗長アドレスに置き換えるべきＷＬのゲートを閉じてデコーダの出力がＷＬに加わらないようにしているので、冗長アドレスに置き換えられるべきＷＬの選択を行うことがなくなり、直接に冗長ＷＬの選択が可能になり、メモリセルへのアクセスの高速性が確保される。
【００２５】
又、本発明によれば、ＷＬ毎にラッチ回路とゲート回路を備えているので、フラッシュメモリを一括消去する場合でもリークにより高圧がかからない状態が起きない。
【００２６】
更に、本発明によれば、冗長を回路的な手法のみで行っているので半導体チップ面積の増加がなく信頼性も高い。
【図面の簡単な説明】
【図１】本発明の半導体メモリである。
【図２】従来の半導体メモリである。
【図３】本発明の具体回路図である。
【図４】図３の動作説明に供する波形図である。
【符号の説明】
【図１】
0003796054.tif 000002
【図２】
0003796054.tif 000003
【図３】
0003796054.tif 000004
【図４】
0003796054.tif 000005