(57)【特許請求の範囲】
【請求項１】
水平同期信号に同期したクロック信号を生成するために用いられる、位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたＰＬＬ回路の位相ロック状態を検査する位相ロック検査回路であって、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
を備え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第１の期間を少なくとも含む所定の第２の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする位相ロック検査回路。
【請求項２】
請求項１記載の位相ロック検査回路であって、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジ以降に発生する前記クロック信号の所定の位置のエッジによって前記所定の検査タイミングを決定する、
位相ロック検査回路。
【請求項３】
請求項１記載の位相ロック検査回路であって、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジを所定量だけ遅延させたエッジによって前記所定の検査タイミングを決定する、
位相ロック検査回路。
【請求項４】
水平同期信号に同期したクロック信号を生成するためのクロック生成装置であって、
位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたＰＬＬ回路と、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
少なくとも前記電圧制御発振器の伝達特性を、予め設定された複数の特性の中の１つに切り換える切換手段と、
を備え、
前記切換手段は、前記レベル検出回路で検出されたレベルに応じて、前記所定の検査タイミングで前記帰還信号が前記所定のレベルとなるように、前記伝達特性を切り換え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第１の期間を少なくとも含む所定の第２の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする
クロック生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ回路の位相ロック状態を検査するために用いられる位相ロック検査回路、およびこれを備えたクロック生成装置に関する。
【０００２】
【従来の技術】
液晶表示装置や画像スキャンコンバータなどの画像処理装置においては、コンピュータ等から入力された画像信号を処理するために、画像解像度（画素数）に対応したドットクロック信号がＰＬＬ回路を用いて生成されている。図１３は、ドットクロック信号を生成するためのＰＬＬ回路の例を示すブロック図である。ＰＬＬ回路１０００は、一般的には、位相周波数検出器（ＰＦＤ）１１０と、ローパスフィルタ（ＬＰＦ）（ループフィルタとも呼ぶ）１２０と、電圧制御発振器（ＶＣＯ）１３０と、分周器１４０とを備えている。位相周波数検出器１１０は、入力端子ＲＥＦに入力された基準信号ＨＲＥＦと、帰還入力端子ＦＢに入力された帰還信号ＲＥＴとのエッジの位相差に応じた位相差信号を出力する。位相周波数検出器１１０の出力信号は、ローパスフィルタ１２０を介して制御電圧として電圧制御発振器１３０に与えられる。電圧制御発振器１３０は、与えられた制御電圧に応じた周波数で発振し、その出力は、ドットクロック信号ＤＣＬＫとして出力されるとともに、分周器１４０に入力される。分周器１４０は、設定された逓倍数Ｎでドットクロック信号ＤＣＬＫを分周し、帰還信号ＲＥＴとして出力する。ＰＬＬ回路１０００は、基準信号ＨＲＥＦと帰還信号ＲＥＴとが同位相かつ同周波数となるように動作する。これにより、ドットクロック信号ＤＣＬＫは、基準信号ＨＲＥＦのＮ倍の周波数を有し、かつ、基準信号ＨＲＥＦと位相が一致した信号となる。
【０００３】
【発明が解決しようとする課題】
ＰＬＬ回路１０００において、正しいドットクロック信号ＤＣＬＫが生成されているか、すなわち、基準入力信号ＨＲＥＦと帰還信号ＨＲＥＴとの位相が一致した状態（位相ロック状態）にあるか否かを検出したい場合がある。
【０００４】
ＰＬＬ回路の位相ロック状態の検出回路としては、例えば、特開平６−６２１３号公報に記載された回路がある。この回路では、基準入力信号の立ち下がりエッジにおいて、基準入力信号と帰還信号（比較信号）との論理演算を行うことによって、位相ロック状態の有無を検出している。従来は、このように、基準入力信号のエッジにおいて、位相ロック状態の有無を確認していた。
【０００５】
ところで、現実の回路では、各信号にジッタ（位相のゆらぎ）がひんぱんに生じている。通常は、ジッタによって基準入力信号と帰還信号の位相に多少のずれが生じても、正常な位相ロック状態であるとして許容できる場合が多い。しかし、従来のように、基準入力信号のエッジで位相ロック状態を検出すると、多少のジッタのためにいそうロック状態と位相アンロック状態とがひんぱんに切り換わるような不安定な検出動作になってしまうという問題があった。
【０００６】
この発明は、従来技術における上述の課題を解決するためになされたものであり、信号に多少のジッタが存在していても、ＰＬＬ回路の位相ロック状態を安定して検査することのできる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上述の課題を解決するため、本発明の位相ロック検査回路は、
水平同期信号に同期したクロック信号を生成するために用いられる、位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたＰＬＬ回路の位相ロック状態を検査する位相ロック検査回路であって、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
を備え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第１の期間を少なくとも含む所定の第２の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする。
【０００８】
ＰＬＬ回路が位相ロック状態にある場合には、水平同期信号の所定のエッジから遅れた所定の検査タイミングにおいて、帰還信号は常に所定のレベルにあるように動作する。したがって、上記の回路では、信号のジッタに係わらずＰＬＬ回路が位相ロック状態にあるか否かを安定して検査することができる。また、例えば、第２の期間内において水平同期信号の周期が一定でなく、このために、位相ロック検査回路の検査の結果が不安定となるような場合に、その検査を停止することができる。これにより、位相ロック検査回路によって位相ロック状態の安定な検出が可能である。
【０００９】
なお、位相検出器は、少なくとも水平同期信号と帰還信号との位相差を検出する回路であり、位相差および周波数差を検出する位相周波数検出器なども含むものである。
【００１０】
上記位相ロック検査回路において、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジ以降に発生する前記クロック信号の所定の位置のエッジによって前記所定の検査タイミングを決定することが好ましい。
【００１１】
このようにすれば、水平同期信号の所定のエッジのタイミングからクロック信号の所定のエッジのタイミングまでの間隔の精度で位相ロック状態を検出することができる。
【００１２】
また、上記位相ロック検査回路において、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジを所定量だけ遅延させたエッジによって前記所定の検査タイミングを決定することも好ましい。
【００１３】
このようにしても、水平同期信号の所定のエッジのタイミングから水平同期信号の所定のエッジを所定量だけ遅延させたエッジのタイミングまでの間隔の精度で位相ロック状態を検出することができる。
【００１６】
本発明のクロック生成装置は、
水平同期信号に同期したクロック信号を生成するためのクロック生成装置であって、
位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたＰＬＬ回路と、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
少なくとも前記電圧制御発振器の伝達特性を、予め設定された複数の特性の中の１つに切り換える切換手段と、
を備え、
前記切換手段は、前記レベル検出回路で検出されたレベルに応じて、前記所定の検査タイミングで前記帰還信号が前記所定のレベルとなるように、前記伝達特性を切り換え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第１の期間を少なくとも含む所定の第２の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする。
【００１７】
上記のようにすれば、ＰＬＬ回路が位相ロック状態となるように伝達特性を調整することができる。また、信号のジッタに係わらずＰＬＬ回路が位相ロック状態にあるか否かを安定して検査することができる。また、例えば、第２の期間内において水平同期信号の周期が一定でなく、このために、位相ロック検査回路の検査の結果が不安定となるような場合に、その検査を停止することができる。これにより、位相ロック検査回路によって位相ロック状態の安定な検出が可能である。
【００１８】
【発明の実施の形態】
Ａ．第１実施例：
以下、本発明の実施の形態について図面を用いて説明する。図１は、本発明の第１実施例としての位相ロック検査回路４０を備えたクロック生成回路１００を示すブロック図である。クロック生成回路１００は、ＰＬＬ回路２０と、位相ロック検査回路（ＰＬＤ）４０とを備えている。ＰＬＬ回路２０は、位相周波数検出器（ＰＦＤ）２１と、ローパスフィルタ（ＬＰＦ）２２と、電圧制御発振器（ＶＣＯ）２３と、分周器２４とを備えている。クロック生成回路１００は、位相周波数検出器２１の入力端子ＲＥＦに入力された基準信号ＨＲＥＦと、帰還入力端子ＦＢに入力された帰還信号ＲＥＴとが同位相かつ同周波数となるように動作する。ここで、同位相とは、例えば、基準入力信号ＨＲＥＦの立ち上がりエッジと帰還信号ＨＲＥＴの立ち上がりエッジとの位相がほぼ等しことをいう。以下、説明を容易にするため、基準入力信号ＨＲＥＦの立ち上がりエッジと帰還信号ＨＲＥＴの立ち上がりエッジとの位相がほぼ等しくなることを前提に説明する。これにより、クロック生成回路１００は、基準信号ＨＲＥＦのＮ倍の周波数を有し、かつ、基準信号ＨＲＥＦと位相がほぼ一致したドットクロック信号ＤＣＬＫを生成する。なお、分周器２４の逓倍数Ｎは、ＣＰＵ３０からの制御信号ＤＳＰＣによって設定される。電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定（後述する）も、ＣＰＵ３０からの制御信号ＤＶＣＯＣによって実行される。
【００１９】
位相ロック検査回路４０は、以下に説明する機能により、クロック生成回路１００の位相ロック状態を検査して、その結果を位相ロック検査信号ＰＬＬＦＬＧとして出力する。ＣＰＵ３０は、位相ロック検査信号ＰＬＬＦＬＧに基づいて位相ロック状態を判定する。
【００２０】
位相ロック検査回路４０は、３つのフリップフロップ回路（以下、ＦＦ回路と呼ぶ）４１，４２，４３と、ＡＮＤ回路４４とを備えている。第１のＦＦ回路４１のデータ入力端子Ｄ１には基準入力信号ＨＲＥＦが入力され、その出力端子Ｑ１は、第２のＦＦ回路４２のデータ入力端子Ｄ２と、ＡＮＤ回路４４の正論理入力端子Ａ１とに接続されている。第２のＦＦ回路４２の出力端子Ｑ２は、ＡＮＤ回路４４の負論理入力端子Ａ２に接続されている。ここで、正論理は、”１”を真、”０”を偽と扱う論理をいい、負論理はその逆をいう。第３のＦＦ回路４３のデータ入力端子Ｄ３にはＰＬＬ回路２０の帰還信号ＨＲＥＦが入力されており、イネーブル端子Ｅ３にはＡＮＤ回路４４の出力端子Ａ０が接続されている。３つのＦＦ回路４１，４２，４３のクロック入力端子ＣＫ１，ＣＫ２，ＣＫ３には、ＰＬＬ回路２０で生成されたドットクロック信号ＤＣＬＫが入力されている。第１と第２のＦＦ回路４１，４２は、ドットクロック信号ＤＣＬＫの負論理のエッジ（立ち下がりエッジ）のタイミングで動作する。一方、第３のＦＦ回路４３は、イネーブル端子Ｅ３がハイレベルの期間においてのみ、ドットクロック信号ＤＣＬＫの正論理のエッジ（立ち上がりエッジ）のタイミングで動作する。第３のＦＦ回路の出力端子Ｑ３の出力が位相ロック検査信号ＰＬＬＦＬＧとなる。
【００２１】
図２と図３は、位相ロック検査回路４０の動作を示すタイミングチャートである。図２は、ＰＬＬ回路２０が位相アンロック状態の場合における位相ロック検査回路４０の動作を示し、図３は位相ロック状態の場合における位相ロック検査回路４０の動作を示している。
【００２２】
図２（ｄ）は、第１のＦＦ回路４１の出力信号４１Ｑを示している。この出力信号４１Ｑは、ドットクロック信号ＤＣＬＫの立ち下がりエッジのタイミングにおける基準入力信号ＨＲＥＦのレベルを保持している。さらに、図２（ｅ）に示す第２のＦＦ回路４２の出力信号４２Ｑは、第１のＦＦ回路４１の出力信号４１Ｑをドットクロック信号ＤＣＬＫの１周期分遅延させた信号である。そして、ＡＮＤ回路４４は、第１のＦＦ回路４１の出力信号４１Ｑと、第２のＦＦ回路４２の出力信号４２Ｑの反転信号との論理積をとって検査期間信号ＬＴＦＬＧ（図２（ｆ））を生成する。検査期間信号ＬＴＦＬＧは、信号４１Ｑがハイレベル（論理値”１”）期間でかつ信号４２Ｑがロウレベル（論理値”０”）期間となる期間においてハイレベルとなる。このようにして、第１と第２のＦＦ回路４１，４２およびＡＮＤ回路４４の機能によって、検査期間信号ＬＴＦＬＧがハイレベルとなる位相ロック検査期間ＴＥＮ１が得られる。すなわち、位相ロック検査期間ＴＥＮ１は、基準入力信号ＨＲＥＦの立ち上がりエッジタイミングＨＲＥＦ１以降のドットクロック信号ＤＣＬＫの最初の立ち下がりエッジタイミングＤＣＬＫ１から次の立ち下がりエッジタイミングＤＣＬＫ３までの期間である。なお、位相ロック検査期間ＴＥＮ１を示す信号ＬＴＦＬＧの生成までの動作は、図３の位相ロック状態の場合も図２の位相アンロック状態の場合と同じである。
【００２３】
第３のＦＦ回路４３は、位相ロック検査期間ＴＥＮ１においてのみ動作可能となり、ドットクロック信号ＤＣＬＫの立ち上がりエッジタイミングＤＣＬＫ２で帰還信号ＨＲＥＴの信号レベルをラッチして、その結果を出力端子Ｑ３から位相ロック検査信号ＰＬＬＦＬＧ（図２（ｇ））として出力する。位相ロック検査信号ＰＬＬＦＬＧの出力レベルは、次の位相ロック検査期間ＴＥＮ１において、次の帰還信号ＨＲＥＴの信号レベルがラッチされて出力されるまで保持される。
【００２４】
ＰＬＬ回路２０の位相がアンロック状態である場合には、図２（ａ），（ｆ），（ｇ）に示すように、位相ロック検査期間ＴＥＮ１における帰還信号ＨＲＥＴの論理レベルがロウ（”Ｌ”）であるため、位相ロック検査信号ＰＬＬＦＬＧはロウレベルとなる。一方、図３（ａ），（ｆ），（ｇ）に示すように、基準入力信号ＨＲＥＦと帰還信号ＨＲＥＴとの位相がほぼ一致し、ＰＬＬ回路２０の位相がロック状態にある場合には、位相ロック検査期間ＴＥＮ１における帰還信号ＨＲＥＴの論理レベルがハイ（”Ｈ”）であるため、位相ロック検査信号ＰＬＬＦＬＧはハイレベルとなる。したがって、位相ロック検査回路４０は、ＰＬＬ回路２０の位相がロック状態にある場合には位相ロック検査信号ＰＬＬＦＬＧとしてハイレベルを出力し、アンロック状態にある場合にはロウレベルを出力して、位相ロック状態を検出することができる。
【００２５】
通常、基準入力信号ＨＲＥＦの立ち上がりエッジタイミングに対する帰還信号ＨＲＥＴの立ち上がりエッジタイミングには、ジッタが発生している。したがって、基準入力信号ＨＲＥＦの立ち上がりエッジと帰還信号ＨＲＥＴの立ち上がりエッジどうしのずれを検出するような方式による位相ロック検査回路の場合には、このジッタに影響されて誤動作する場合がある。この位相ロック検査回路４０は、上述のように、基準入力信号ＨＲＥＦの立ち上がりエッジタイミング以降の所定の位相ロック検査期間ＴＥＮ１におけるドットクロックＤＣＬＫの立ち上がりエッジタイミングＤＣＬＫ２において帰還信号ＨＲＥＴがハイレベルにあるか否かを取得することで位相ロック状態にあるか否かを検査する。したがって、上記帰還信号ＨＲＥＴのジッタの影響を受けることなく精度よく位相ロック状態を検査することができる。
【００２６】
次に、上述の位相ロック検査回路４０から出力された位相ロック検査信号ＰＬＬＦＬＧを用いて、ＰＬＬ回路２０の電圧制御発振器２３の発振範囲およびＶＣＯゲインＫＶＣＯの設定を行う手順について説明する。
【００２７】
図４は、電圧制御発振器２３の発振範囲とそのゲインとの関係の一例を示す説明図である。電圧制御発振器２３は、通常、複数の発振範囲が設定可能で、設定された発振範囲に対応して固有の伝達特性ＫＶＣＯが決定される。なお、電圧制御発振器の伝達特性ＫＶＣＯとは、入力制御電圧の変化に対する出力発振周波数の変化、すなわち、ゲイン（ＶＣＯゲイン）を意味する。図４は、７段階の発振範囲（設定値１〜設定値７）とそれぞれのＶＣＯゲインを示している。図に示すように、隣あう発振範囲同士は、互いに一部重なりあっている。例えば電圧制御発振器の発振周波数ｆｖｃｏとして２０ＭＨｚを得るためには、発振範囲を設定値１と設定値２のいずれに設定してもよい。通常は、発振周波数ｆｖｃｏが、極力設定された発振範囲の中心となるような設定、すなわち設定値２を選択することが好ましい。ここで、ＰＬＬ回路２０が安定に動作してドットクロック信号ＤＣＬＫを生成するためには、ＰＬＬ回路２０の閉ループの特性が安定であることが条件となる。閉ループの特性は、ＰＬＬ回路２０の各構成要素の伝達特性ＫＤ，ＫＬＰＦ，ＫＶＣＯによって決定される。すなわち、閉ループの特性は電圧制御発振器２３の伝達特性（ＶＣＯゲイン）ＫＶＣＯのみでは決定されない。したがって、電圧制御発振器２３の設定を設定値２ではなく、設定値１とした方が望ましい場合がある。
【００２８】
また、画像信号には、複数の仕様（ＶＧＡ，ＳＶＧＡ等）が存在しており、一つの画像処理装置において、これらの複数の画像信号の仕様の変化に対応して、発振周波数ｆｖｃｏが２５ＭＨｚ〜１５０ＭＨｚ程度の範囲のドットクロック信号ＤＣＬＫを生成したい場合がある。
【００２９】
従来、このような場合には、画像処理装置において対応する画像信号の仕様ごとの適切な発振範囲の設定およびゲインＫＶＣＯの設定を予め実際に確認して記憶しておき、各画像の処理時にそれぞれの仕様に対応する設定を行っていた。しかし、画像の高解像度化に伴って、画像の仕様が多様化しているため、全ての画像の仕様ごとに、予め適切な発振範囲の設定およびゲインＫＶＣＯの設定を求めて記憶しておくことは困難であるという問題があった。このような場合には、選択した設定において、ＰＬＬ回路２０が位相ロック状態にあるか否かを検出し、位相ロック可能な電圧制御発振器２３の発振範囲の設定を選択することが望ましい。
【００３０】
図５は、電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を行う制御ルーチンを示すフローチャートである。まず、ＣＰＵ３０は、ステップＳ２００において、発振範囲およびＶＣＯゲインの最大設定値である設定値７をパラメータＶＣＯＧａｉｎに設定する。次に、ステップＳ２０２において、パラメータＶＣＯＧａｉｎにセットされた設定値を電圧制御発振器２３に設定する。これにより、ＰＬＬ回路２０は、位相がロック状態となるように位相および周波数の引き込み動作（ＰＬＬ動作）を実行する。ＣＰＵ３０は、ステップＳ２０４において、ＰＬＬ動作が安定するまで一定の期間ウエイト（待機）し、ステップＳ２０６において、位相ロック検査信号ＰＬＬＦＬＧの論理レベルがハイ（”１”）すなわち位相がロック状態であるか、ロウ（”０”）すなわち位相がアンロック状態であるかを判定する。位相がロック状態であれば、現在の電圧制御発振器２３の発振範囲およびＶＣＯゲインＫＶＣＯの設定を維持して本制御を終了する。
【００３１】
一方、ステップＳ２０６において、位相がアンロック状態であると判断された場合には、ステップＳ２０８において、現在のパラメータＶＣＯＧａｉｎの設定値から１を減じた値を新しいパラメータＶＣＯＧａｉｎとする。ステップＳ２１０において、新しいパラメータＶＣＯＧａｉｎの設定値が０であるか否かを判断し、設定値が０でなければ、ステップＳ２０２に戻って処理を繰り返す。設定値が０であれば、ステップＳ２１２において種々のエラー処理を行った後、ステップＳ２００に戻って、再度制御を実行する。
【００３２】
上記のように、位相ロック検査回路４０による位相ロック検査信号ＰＬＬＦＬＧを利用することにより、電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を自動的に行うことができる。
【００３３】
なお、上記実施例の位相ロック検査回路４０では、位相ロック検査期間ＴＥＮ１を、基準入力信号ＨＲＥＦの立ち上がりエッジタイミング以降のドットクロック信号ＤＣＬＫの最初の立ち下がりエッジタイミングＤＣＬＫ１から次の立ち下がりエッジタイミングＤＣＬＫ３までの期間として設定しているが、これに限られず、種々の信号タイミングから、位相ロック状態を検査するタイミングを含むような適切な位相ロック検査期間ＴＥＮ１を設定すればよい。また、位相ロック検査回路は、上記位相ロック検査回路４０に示す構成に限られるものではなく、基準入力信号ＨＲＥＦの所定のエッジから遅れた所定の検査タイミングにおいて帰還信号ＨＲＥＴが所定のレベルにあるか否かを検出できればよい。例えば、基準入力信号ＨＲＥＦの立ち上がりエッジタイミング以降に発生するドットクロックパルスの最初の立ち下がりエッジＤＣＬＫ１（図２（ｃ））で位相ロック状態を検査するようにしてもよい。この場合には、位相ロック検査期間ＴＥＮ１も、この立ち下がりエッジＤＣＬＫ１を含むように設定される。なお、位相ロック検査期間ＴＥＮ１を表す信号は必ずしも必要ではなく、上述したような所定のタイミングで位相ロック状態を検査する回路を構成すればよい。上記基準入力信号の所定のエッジタイミングとは、帰還信号ＨＲＥＴのエッジタイミングとの位相をほぼ一致させる対象となるエッジタイミング（上記実施例では、立ち上がりエッジタイミングＨＲＥＦ１）をいう。
【００３４】
Ｂ．第２実施例：
図６は、第２実施例としての位相ロック検査回路４０Ａのブロック図であり、図７および図８は、そのタイミングチャートを示す説明図である。位相ロック検査回路４０Ａは、ＦＦ回路４５と遅延回路４６を備えている。遅延回路４６は基準入力信号ＨＲＥＦを遅延量ＴＤ１で遅延させた遅延信号ＨＲＥＦＤを出力する。この遅延信号ＨＲＥＦＤは、ＦＦ回路４５のクロック入力端子ＣＫ４に入力されている。ＦＦ回路４５の入力端子Ｄ４には帰還信号ＨＲＥＴが入力され、出力端子Ｑ４の出力が位相ロック検査信号ＰＬＬＦＬＧとなる。遅延回路４６の遅延量ＴＤ１は、図７に示すように、位相ロック状態における基準入力信号ＨＲＥＦの立ち上がりエッジＨＲＥＦ１と帰還信号ＨＲＥＴの立ち上がり信号ＨＲＥＴ１との許容される位相差ＴＰ１よりも大きな遅延量に設定されている。
【００３５】
ＦＦ回路４５は、遅延信号ＨＲＥＦＤの立ち上がりエッジタイミングＨＲＥＦＤ１（図７（ｄ））における帰還信号ＨＲＥＴの論理レベルをラッチし、出力端子Ｑ４から位相ロック検査信号ＰＬＬＦＬＧ（図７（ｅ））として出力する。この動作は、図８に示すアンロック状態の場合も同じである。位相がロック状態である場合には、図７（ｂ），（ｄ），（ｅ）に示すように、遅延信号ＨＲＥＦＤの立ち上がりエッジタイミングＨＲＥＦＤ１における帰還信号ＨＲＥＴがハイレベルであるため、位相ロック検査信号ＰＬＬＦＬＧはハイレベルとなる。一方、位相がアンロック状態である場合には、図８（ｂ），（ｄ），（ｅ）に示すように、遅延信号ＨＲＥＦＤの立ち上がりエッジタイミングＨＲＥＦＤ２における帰還信号ＨＲＥＴがロウレベルであるため、位相ロック検査信号ＰＬＬＦＬＧはロウレベルとなる。したがって、本実施例による位相ロック検査回路４０Ａも、第１実施例としての位相ロック検査回路４０と同様に、位相がロック状態である場合には位相ロック検査信号ＰＬＬＦＬＧとしてハイレベルを出力し、アンロック状態である場合にはロウレベルを出力して、位相ロック状態を検出することができる。
【００３６】
なお、第２実施例においては、位相がロック状態における帰還信号ＨＲＥＴの立ち上がりエッジタイミングＨＲＥＴ１が基準入力信号ＨＲＥＦの立ち上がりエッジタイミングＨＲＥＦ１よりも早い場合には、遅延回路４６の遅延量ＴＤ１は省略可能である。
【００３７】
Ｃ．第３実施例：
画像処理装置においては、ＰＬＬ回路の基準入力信号ＨＲＥＦとして水平同期信号ＨＳＹＮＣが用いられることが一般的である。水平同期信号ＨＳＹＮＣは、垂直同期信号ＶＳＹＮＣの同期期間中においては、その周期が不安定となる場合がある。このような期間中には、ＰＬＬ回路の動作も同様に不安定となるため、第１実施例や第２実施例の位相ロック検査回路４０，４０Ａの検査結果も不安定となって誤動作の原因となる。このような場合に対応するため、垂直同期信号ＶＳＹＮＣの同期期間中は、位相ロック状態の検査を行わないようにすることが好ましい。
【００３８】
図９は、第３実施例としての位相ロック検査回路４０Ｂを示すブロック図である。位相ロック検査回路４０Ｂは、図９に示すように、第１実施例の位相ロック検査回路４０に、さらに、検査可能期間制御回路４７と、ＡＮＤ回路４８とを加えた構成を有している。検査可能期間制御回路４７は、ＨＲＥＦカウンタ４７ａと検査可能期間発生回路４７ｂとを備えている。第２のＡＮＤ回路４８には、第１のＡＮＤ回路４４の出力信号ＬＴＦＬＧと検査可能期間制御回路４７の出力信号ＦＬＧＥＮとが入力されている。ＡＮＤ回路４８の出力信号ＬＴＦＬＧＢは、ＦＦ回路４３のイネーブル端子Ｅ３に入力されている。
【００３９】
図１０は、位相ロック検査回路４０Ｂの動作を示すタイミングチャートである。ＨＲＥＦカウンタ４７ａは、図１０に示すように、基準信号ＶＲＥＦの立ち下がりエッジタイミング（ＶＲＥＦ１，ＶＲＥＦ２…）毎にリセットされ、基準信号ＶＲＥＦの１周期の間隔内に発生する基準入力信号ＨＲＥＦをカウントして、そのカウント信号ＨＣを検査可能期間発生回路４７ｂに出力する。検査可能期間発生回路４７ｂは、カウント信号ＨＣによって与えられたカウント値に基づいて、検査可能期間の開始カウント値ＳＴのタイミングから終了カウント値ＥＮＤのタイミングまでの位相ロック検査可能期間ＴＥＮ２に、ハイレベルの検査可能期間信号ＦＬＧＥＮを発生する。なお、開始カウント値ＳＴおよび終了カウント値ＥＮＤは、ＣＰＵ３０から制御信号ＤＣＴＬによって設定される。第２のＡＮＤ回路４８は、検査期間信号ＬＴＦＬＧを検査可能期間信号ＦＬＧＥＮでゲートして、検査期間信号ＬＴＦＬＧＢを出力する。したがって、検査可期間信号ＦＬＧＥＮがハイレベルである位相ロック検査可能期間ＴＥＮ２中にのみ、位相ロック状態の検査が行われる。第３のＦＦ回路４３は、第１実施例で説明したように、検査期間信号ＬＴＦＬＧＢがハイレベルである位相ロック検査期間ＴＥＮ１において、帰還信号ＨＲＥＴの信号レベルをラッチして、その結果を出力端子Ｑ３から位相ロック検査信号ＰＬＬＦＬＧとして出力する。
【００４０】
上記のように、位相ロック検査回路４０Ｂは、検査可能期間制御回路４７から出力された検査可能期間信号ＦＬＧＥＮの検査可能期間ＴＥＮ２においてのみＰＬＬ回路の位相がロック状態にあるか否かを検査することができる。したがって、基準入力信号ＨＲＥＦの周期が不安定となる期間が発生するような場合にも、基準入力信号ＨＲＥＦの不安定期間において位相がロック状態にあるか否かを検査しないため、誤動作を防止することができる。
【００４１】
なお、検査可能期間制御回路４７の動作タイミングチャートは例示であり、これに限られるものではない。すなわち、基準入力信号ＨＲＥＦの周期が不安定となる期間を除く期間を制御できればよい。ただし、位相ロック状態の検査を行わない期間は、垂直同期信号の同期期間を少なくとも含むように設定することが好ましい。
【００４２】
Ｄ．第４実施例：
上述した第１実施例では、ＣＰＵ３０がソフトウエア（コンピュータプログラム）を実行することによって電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を行っていたが、ハードウエア構成を用いてこれらを自動的に設定することも可能である。
【００４３】
図１１は、第１実施例の位相ロック検査回路４０を用いた別のクロック生成回路２００を示すブロック図である。このクロック生成回路２００は、電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を制御する制御信号ＤＶＣＯＣを生成するためのＶＣＯ制御回路６０を有している。ＶＣＯ制御回路６０は、制御クロック部６２と、設定値カウンタ部６３と、制御信号出力部６４とを備えている。制御クロック部６２は、位相ロック検査信号ＰＬＬＦＬＧと基準入力信号ＨＲＥＦと、制御信号出力部６４から出力されるクロック制御信号ＣＫＥＮとから、設定値カウンタ部６３のカウント用クロック信号ＣＴＬＣＫを生成する。設定値カウンタ部６３は、電圧制御発振器２３の設定値を生成するカウンタである。なお、このカウント値は、図４に示した電圧制御発振器２３の設定値の最大値７に初期設定され、カウント用クロック信号ＣＴＬＣＫの１クロック毎にダウンカウントされる。制御信号出力部６４は、設定値カウンタ部６３のカウント信号ＣＴＬＤＡＴＡを電圧制御発振器２３の設定値として設定するための制御信号ＤＶＣＯＣを出力する。また、制御クロック部６２のクロック制御信号ＣＫＥＮを出力する。
【００４４】
図１２は、ＶＣＯ制御回路６０の動作を示すタイミングチャートである。タイミングＴＡにおいて各回路が初期化されると、まず設定値カウンタ部６３のカウント値が図４の最大発振範囲および最大ＶＣＯゲインを示す設定値（設定値７）に設定される。このカウント値は電圧制御発振器２３の設定値として、カウント信号ＣＬＴＤＡＴＡを介して制御信号出力部６４に与えられる。電圧制御発振器２３には、制御信号出力部６４から出力される制御信号ＤＶＣＯＣによって設定値７が設定され、ＰＬＬ回路２０は、この設定値７によるＰＬＬ動作を開始する。このとき、クロック制御信号ＣＫＥＮは、ＰＬＬ動作開始後の引き込み時間に相当する待ち時間ＴＷＡＩＴ後の最初の基準入力信号ＨＲＥＦの立ち上がりエッジタイミングＨＲＥＦＵ１から次の立ち上がりエッジタイミングＨＲＥＦＵ２までの期間（クロック制御期間ＴＣＫＥＮ）がハイレベルとなる。制御クロック部６２は、クロック制御期間ＴＣＫＥＮにおける位相ロック検査信号ＰＬＬＦＬＧがロウレベル、すなわち位相がアンロック状態ならば、基準入力信号ＨＲＥＦの立ち下がりエッジタイミングタイミングＨＲＥＦＤ２で１パルスのクロックをクロック信号ＣＴＬＣＫとして出力する。設定値カウンタ部６３は、クロック信号ＣＴＬＣＫの立ち上がりエッジタイミング、すなわちタイミングＴＢでカウント値を１つダウンカウントし、このカウント値６は設定値６として、カウント信号ＣＬＴＤＡＴＡを介して制御信号出力部６４に与えられる。そして、上述と同様の動作が実行される。この動作は、位相ロック検査信号ＰＬＬＦＬＧがハイレベルとなるまで繰り返される。
【００４５】
タイミングＴＣで新しい設定値（設定値カウンタ６３のカウント値５）がカウント信号ＣＬＴＤＡＴＡを介して制御信号出力部６４に与えられると、その設定値が制御信号ＤＶＣＯＣによって電圧制御発振器２３に設定され、ＰＬＬ回路２０は、その設定値によるＰＬＬ動作を開始する。制御クロック部６２は、待ち時間ＴＷＡＩＴ後のクロック制御期間ＴＣＫＥＮにおいて、位相ロック検査信号ＰＬＬＦＬＧがハイレベル、すなわち位相がロック状態ならば、基準入力信号ＨＲＥＦの立ち下がりエッジタイミングタイミングＨＲＥＦＤ４において１パルスのクロックもクロック信号ＣＴＬＣＫとして出力しない。これにより、設定値カウンタ部６３は、位相ロック時のカウント値を保持するため、電圧制御発振器２３の設定値は、位相ロック時の設定値のまま保持される。これにより、ＰＬＬ回路２０は、位相ロック時の設定で安定に動作することができる。
【００４６】
すなわち、本実施例のクロック生成回路２００は、電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を自動的に実行し、安定なＰＬＬ動作を実現することができる。
【００４７】
なお、第４実施例のクロック生成回路２００における位相ロック検査回路としては、第１実施例の位相ロック検査回路４０に限られず、第２実施例の位相ロック検査回路４０Ａ、第３実施例の位相ロック検査回路４０Ｂ等の種々の位相ロック検査回路を利用することができる。
【００４８】
また、ＶＣＯ制御回路６０は、上述した構成に限られず、位相ロック検査回路４０から出力された位相ロック検査信号ＰＬＬＦＬＧに基づいて電圧制御発振器２３の発振範囲およびＶＣＯゲインを設定する制御信号ＤＶＣＯＣを出力可能であればよく、各種信号タイミングから設計者は容易に構成することができる。
【００４９】
さらに、本実施例の電圧制御発振器２３は、図４に示したように、発振範囲およびＶＣＯゲインを決定する設定値を設定するものとしているが、一般的な電圧制御発振器としては、入力する電圧値を制御することにより発振範囲やＶＣＯゲインを設定するものがある。このような電圧制御発振器の場合には、図１１に示したＶＣＯ制御回路６０の制御信号出力部６４において、設定値カウンタ部６３から出力されたカウント値をＤ／Ａ変換器等により、制御電圧に変換するようにすればよい。
【００５０】
上述したように、本発明の位相ロック検査回路を用いれば、ＰＬＬ回路に備えられた電圧制御発振器の発振範囲やＶＣＯゲインの設定を、位相ロック検査回路の結果に基づいて、設定することができる。
【００５１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例としての位相ロック検査回路４０を備えたクロック生成回路１００を示すブロック図である。
【図２】位相アンロック状態における位相ロック検査回路４０の動作を示すタイミングチャートである。
【図３】位相ロック状態における位相ロック検査回路４０の動作を示すタイミングチャートである。
【図４】電圧制御発振器２３の発振範囲とそのゲインとの関係の一例を示す説明図である。
【図５】電圧制御発振器２３の発振範囲およびＶＣＯゲインの設定を行う制御ルーチンを示すフローチャートである。
【図６】第２実施例としての位相ロック検査回路４０Ａのブロック図である。
【図７】位相ロック状態における位相ロック検査回路４０Ａの動作を示すタイミングチャートである。
【図８】位相アンロック状態における位相ロック検査回路４０Ａの動作を示すタイミングチャートである。
【図９】第３実施例としての位相ロック検査回路４０Ｂを示すブロック図である。
【図１０】位相ロック検査回路４０Ｂの動作を示すタイミングチャートである。
【図１１】第１実施例の位相ロック検査回路４０を用いた別のクロック生成回路２００を示すブロック図である。
【図１２】ＶＣＯ制御回路６０の動作を示すタイミングチャートである。
【図１３】ドットクロック信号を生成するためのＰＬＬ回路の例を示すブロック図である。
【符号の説明】
２０…ＰＬＬ回路
２１…位相周波数検出器
２２…ローパスフィルタ（ループフィルタ）
２３…電圧制御発振器
２４…分周器
３０…ＣＰＵ
４０…位相ロック検査回路
４０Ａ…位相ロック検査回路
４０Ｂ…位相ロック検査回路
４１，４２，４３…ＦＦ回路
４４…ＡＮＤ回路
４５…ＦＦ回路
４６…遅延回路
４７…検査可能期間制御回路
４７ａ…ＨＲＥＦカウンタ
４７ｂ…検査可能期間発生回路
４８…ＡＮＤ回路
６０…ＶＣＯ制御回路
６２…制御クロック部
６３…設定値カウンタ部
６４…制御信号出力部
１００…クロック生成回路
１０００…ＰＬＬ回路
１１０…位相周波数検出器
１２０…ローパスフィルタ（ループフィルタ）
１３０…電圧制御発振器
１４０…分周器
２００…クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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