(57)【特許請求の範囲】
【請求項１】
行及び列にマトリクス状に配置された多数の揮発性メモリセルを有するダイナミック半導体メモリのデータ内容の読み出し及びリフレッシュのための方法において、
ａ） アドレスバス（Ａｄｒ）を介してアドレス指定されたメモリセルからのデータ内容の読み出しは少なくとも２つのデータバス（ＤＱ１，ＤＱ２）を用いて行われ、該少なくとも２つのデータバス（ＤＱ１，ＤＱ２）にデータ内容がワード毎に印加され、
前記データバス（ＤＱ１，ＤＱ２）にはそれぞれ列アドレス信号（ＣＡＳ１，ＣＡＳ２）が割り当てられており、
ｂ１） パッシブ状態からアクティブ状態への行アドレス信号（ＲＡＳ）の信号移行（１）によって、アドレスバス（Ａｄｒ）に存在しているアドレスに行アドレス（Ｒ）が割り当てられ、
ｂ２） パッシブ状態からアクティブ状態への列アドレス信号（ＣＡＳ１，ＣＡＳ２）の信号移行（３、５、７）によって、アドレスバス（Ａｄｒ）に存在しているアドレスに列アドレス（Ｃ１，Ｃ２，Ｃ３）が割り当てられ、
ｃ）  メモリセルのデータ内容のリフレッシュはリフレッシュパルスによって行われ、該リフレッシュパルスは少なくとも１つの列アドレス信号（ＣＡＳ１，ＣＡＳ２）の同時的なパッシブ状態における行アドレス信号（ＲＡＳ）の短時間のパッシブ状態（８）によって形成され、
リフレッシュパルスのトリガの後でデータバス（ＤＱ１，ＤＱ２）に存在しているデータワード（Ｄ２，Ｄ３）は所定の時間の間全てのデータバス（ＤＱ１，ＤＱ２）において保持されたままであり、この所定の時間の後ではじめてスイッチオフ信号によってスイッチオフされ、該スイッチオフ信号は行アドレス信号（ＲＡＳ）のアクティブ状態からパッシブ状態への信号移行（１０）によって列アドレス信号（ＣＡＳ１，ＣＡＳ２）の同時的なパッシブ状態において形成され、
ｄ） 行アドレス信号（ＲＡＳ）のアクティブ状態からパッシブ状態への信号移行（１）、読み出し信号（ＯＥ）のアクティブ状態への信号移行（２）及び列アドレス信号（ＣＡＳ１，ＣＡＳ２）のアクティブ状態への信号移行（３）の後で、アドレス指定されたメモリセルに格納されたデータワード（Ｄ１，Ｄ２，Ｄ３）は列アドレス信号（ＣＡＳ１，ＣＡＳ２）に割り当てられたデータバス（ＤＱ１，ＤＱ２）に印加される、ダイナミック半導体メモリのデータ内容の読み出し及びリフレッシュのための方法。
【請求項２】
行アドレス信号（ＲＡＳ）及び読み出し信号（ＯＥ）のアクティブ状態及び列アドレス信号（ＣＡＳ１，ＣＡＳ２）及び書き込み信号（ＷＥ）のパッシブ状態の際に、パッシブ状態の前記列アドレス信号（ＣＡＳ１，ＣＡＳ２）に割り当てられたデータバス（ＤＱ１，ＤＱ２）に存在しているデータワード（Ｄ１，Ｄ２，Ｄ３）は保持されたままであることを特徴とする請求項１項記載の方法。
【請求項３】
行アドレス信号（ＲＡＳ）及び全ての列アドレス信号（ＣＡＳ１，ＣＡＳ２）のパッシブ状態の際には、全てのデータバス（ＤＱ１，ＤＱ２）でトライステート状態（１１）がスイッチオンされることを特徴とする請求項１又は２記載の方法。
【請求項４】
行アドレス信号（ＲＡＳ）及び列アドレス信号（ＣＡＳ１，ＣＡＳ２）のアクティブ状態及び書き込み信号（ＷＥ）のパッシブ状態の際に、読み出し信号（ＯＥ）のアクティブ状態へのセットによって半導体メモリは読み出し状態にシフトされることを特徴とする請求項１〜３までのうちの１項記載の方法。
【請求項５】
論理０はアクティブ状態に相応し、論理１はパッシブ状態に相応することを特徴とする請求項１〜４までのうちの１項記載の方法。
【発明の詳細な説明】
本発明は、行及び列にマトリクス状に配置された多数の揮発性メモリセルを有するダイナミック半導体メモリのデータ内容の読み出し及びリフレッシュのための方法に関する。
ダイナミック半導体メモリでは情報の格納は各メモリセルに配属されたキャパシタに電荷を注入しこのキャパシタから取り出すことによって行われる。このキャパシタは、ワードラインを介して制御可能な選択トランジスタに結合されている。この選択トランジスタを介してこのキャパシタは充電及び放電される。メモリセルに出入りする情報は同様にこの選択トランジスタに接続されたビットラインを介して流れる。読み出しの場合には、要求されたセルがビットラインに接続され、これによりこのビットラインにおける電荷状況が変化する。読み出し増幅器の活性化によってビットラインにおける電荷変化が論理１又は論理０の出力のために増幅される。リーク電流によって周知のごとくキャパシタは時間とともにその電荷を失っていく。このため、メモリセルの情報は規則的な間隔でリフレッシュされなければならない。ダイナミック半導体メモリを制御するために必要な信号及び読み出し、書き込み及びリフレッシュ機能のための信号の組み合わせは標準化されている。データ内容を読み出し及び同時にリフレッシュするための非常に効果的な方法を有する本発明の対象の基礎になっているこのような標準は、ＥＤＯ規格によるいわゆるヒドゥンリフレッシュ（Hidden Refresh）を有する拡張データ出力モード（Enhanced Data Out）である。この拡張データ出力モードによってセルのデータへの迅速なアクセスが可能になる。というのも、大部分の他のデータ出力モードの場合のように、データは列アドレス信号の非活性化によってスイッチオフされないからである。瞬時に残っているデータは次のデータが出力側に印加されるまでアクティブのままである。これによりデータは例えばプロセッサによる後続処理のためにできるだけ長く保持される。ヒドゥンリフレッシュはハードウェアの使用を低減するために導入された。半導体メモリの外部ではリフレッシュがいつ行われるかのみが決定される。どのデータワードがリフレッシュされるかは、メモリ内部で決定される。この目的のために、内部アドレスカウンタが設けられている。この内部アドレスカウンタは各リフレッシュ指示毎に１だけカウントアップされ、カウンタアドレスを出力する。このカウンタアドレスは内部論理回路に行アドレスとして供給される。リフレッシュ指示を識別するために、列アドレス信号は行アドレス信号の前に活性化される。これにより、アドレスバスに存在しているアドレスに列アドレス乃至は行アドレスの機能が割り当てられる。このリフレッシュ中には、出力されるデータワードはアクティブ状態でデータバスに印加されたままであり、同時にメモリセルをリフレッシュしながらプロセッサはこのデータワードの後続処理に時間を役立てることができる。２つ又はそれ以上の複数のデータバスを有するダイナミック半導体メモリの場合、この拡張データ出力モードの標準（ＥＤＯ規格）に従って、各データバス毎に列アドレス信号を印加するための信号入力側が設けられている。ヒドゥンリフレッシュを有する拡張データ出力モードの間には、次のような列アドレス信号のみがアクティブである。すなわち、最後にデータワードが印加されたデータバスに対応する列アドレス信号のみがアクティブである。ヒドゥンリフレッシュは、少なく��も１つの列アドレス信号のパッシブ状態の際に行アドレス信号の時間限定的な非活性化によって開始される。このことは他方でこのパッシブな列アドレス信号に割り当てられたデータバスにおけるデータワードの非活性化を惹起する。従って、アクティブな列アドレス信号に割り当てられたデータバスに最後に印加されたデータワードだけがアクティブのままであり、プロセッサにより処理可能であり、他方でその他のデータバスは次に読み出されるデータワードの活性化まで利用されないままであり、スイッチオフされたデータワードは例えばプロセッサにはもはや処理できない。
本発明の課題は、少なくとも２つのデータバスを有するダイナミック半導体メモリのデータ内容をＥＤＯ規格に従って読み出し及びリフレッシュするための方法を提供することである。この方法ではリフレッシュ指示によってデータバスに読み出しのために存在しているデータワードのうちのいずれもスイッチオフされない。
上記課題は請求項１記載の方法によって解決される。
本発明ではリフレッシュパルスのトリガの後でデータバスに存在しているデータワードが所定の時間の間全データバスで保持されたままであり、この所定の時間の後でスイッチオフパルスを用いてスイッチオフされる。このことは、ＥＤＯ規格による拡張データ出力モードに規定された２つ又はそれ以上の複数のデータバスを有するダイナミック半導体メモリの回路論理の真理値表の効果的な変更に相応する。この真理値表は、この拡張データ出力モード（ＥＤＯ）に従って規定された半導体メモリの回路の内部論理の比較的僅かな変更によって置き換えられる。ヒドゥンリフレッシュ（Hidden Refresh）を有する拡張データ出力モード（ＥＤＯ）に対して、本発明は次のような利点を有する。すなわち、リフレッシュ指示の時点でデータバスに読み出しのために存在している全てのデータワードはこのリフレッシュの間でもこれらデータバスに存在しており、スイッチオフパルスによって初めてスイッチオフされる。これによって、このリフレッシュの間に各データバスのプロセッサはそれぞれデータワードを後続処理のために処理できる。しかもこの際ＥＤＯ規格の他の有効な可能性を制限する必要がない。
本発明の原理によれば、行アドレス信号のアクティブ状態への移行によってアドレスバスに存在しているアドレスに行アドレスが割り当てられ、列アドレス信号のアクティブ状態への移行によってアドレスバスに存在しているアドレスに列アドレスが割り当てられ、少なくとも１つの列アドレス信号の同時的なパッシブ状態における行アドレス信号の短時間のパッシブ状態はリフレッシュ信号に相応し、両方の列アドレス信号の同時的なパッシブ状態における行アドレス信号のパッシブ状態への移行によって、データバスに存在している全てのデータワードはスイッチオフされる。このことは、アクティブな読み出し信号によってスイッチオンされる読み出し状態の間にさらに別のデータワードがメモリセルから同一のデータバスに印加されるまでは１つのデータワードがこのデータバスに存在していることを惹起する。このことによって、データバスに存在しているデータワードを最大限可能な時間プロセッサが処理できる。スイッチオフパルスが全ての列アドレス信号の同時的なパッシブ状態における列アドレス信号のパッシブ状態への移行から構成されることによって、リフレッシュパルスによってデータバスに存在しているデータワードはスイッチオフされない。このリフレッシュパルスそれ自体は少なくとも１つの列アドレス信号のパッシブ状態の間の行アドレス信号の時間的に限定された状態から構成される。行アドレス信号のパッシブ状態への移行によって初めてデータバスに存在しているデータワードがスイッチオフされる。この行アドレス信号のパッシブ状態への移行の際には、同時に全列アドレス信号はパッシブ状態にある。本発明によって構成されるダイナミック半導体メモリでは、読み出し状態でもヒドゥンリフレッシュなしにデータバスに存在しているデータワードは、行アドレス信号及び列アドレス信号が同時にパッシブである場合に初めてスイッチオフされる。そしてこれによって不利な点は生じない。というのも、読み出し信号のパッシブ状態への移行又は書き込み信号のアクティブ状態への移行とともに生じる、データバスに存在しているデータワードのさらに別のスイッチオフの可能性には触れていないからである。
読み出されるべきデータワードをデータバスに印加するために、行アドレス信号、読み出し信号及び列アドレス信号のアクティブ状態への移行の後で、アドレス指定されたメモリセルに格納されているデータワードはアクティブ状態の列アドレス信号に割り当てられたデータバスに印加される。
さらに、読み出されるべきデータワードの印加持続時間を最大にするために、有利には、行アドレス信号及び読み出し信号のアクティブ状態及び列アドレス信号及び書き込み信号のパッシブ状態において、パッシブ状態の列アドレス信号に割り当てられたデータバスに存在しているデータワードは保持されたままである。
読み出すべきデータワードをデータバスに印加するために、ＥＤＯ規格によれば、全ての他のデータバスに割り当てられた列アドレス信号はパッシブ状態にあることが必要とされる。列アドレス信号の移行によって相応のデータワードがさらに印加されたままになることによって、２つのデータワードの印加の間の時間的間隔が小さく保持される。
データバスに結合された他の回路がデータワードの確実な出力をできるために、行アドレス信号及び全列アドレス信号のパッシブ状態において全データバスでトライステート状態がスイッチオンされる。
データを出力するための半導体メモリ制御の他の手段として、有利には、行アドレス信号及び列アドレス信号のアクティブ状態及び書き込み信号のパッシブ状態の際に読み出し信号をアクティブ状態にセットすることによってこの半導体メモリは読み出し状態にシフトされる。
読み出し状態又は書き込み状態を明確に定めるために、有利には、行アドレス信号、列アドレス信号及び読み出し信号のアクティブ状態の際には書き込み信号のアクティブ状態への移行は阻止される。
有利な実施形態では、アクティブ状態には論理０が相応し、バイナリ制御信号のパッシブ状態には論理１が相応する。
本発明のさらに別の特徴部分の構成、利点は、唯一の図に基づく実施例の以下の記述から得られる。
図は、行アドレス信号ＲＡＳ（Row Access Strobe）、それぞれ２つのデータバスＤＱ１及びＤＱ２に割り当てられた列アドレス信号ＣＡＳ１乃至はＣＡＳ２（Column Access Strobe）、読み出し信号ＯＥ（Output Enable）及び書き込み信号ＷＥ（Write Enable）ならびにアドレスバスＡｄｒに存在している行アドレスＲ及び列アドレスＣ１、Ｃ２、Ｃ３及び２つのデータバスＤＱ１、ＤＱ２に存在しているデータワードＤ１、Ｄ２、Ｄ３の、ダイナミック半導体メモリにおいてヒドゥンリフレッシュを有する読み出し状態の間の時間的な経過を示している。このダイナミック半導体メモリが行アドレス信号ＲＡＳ、第１のデータバスＤＱ１に割り当てられた第１の列アドレス信号ＣＡＳ１、第２のデータバスＤＱ２に割り当てられた第２の列アドレス信号ＣＡＳ２、読み出し信号ＯＥ及び書き込み信号ＷＥによりＥＤＯ規格に従ってクロックパルスによって制御されることは当業者にとって周知であり、ここでは詳細については説明する必要はない。これについてはＤＲＡＭに対するＪＥＤＥＣ規格、Extended Data Output（ＥＤＯ）を内容全体について参照すること。
制御信号は最初はパッシブ状態、つまり論理１乃至は約＋５Ｖの比較的高い電圧レベルにある。行アドレス信号ＲＡＳのアクティブ状態への移行１によってアドレスバスＡｄｒに存在している第１のアドレスには行アドレスＲの機能が割り当てられる。読み出し信号ＯＥの活性化２は半導体メモリを読み出し状態にシフトさせ、メモリセルからのデータの出力が可能になる。そのすぐ後に行われる第１の列アドレス信号ＣＡＳ１の活性化３はアドレスバスＡｄｒに存在している第２のアドレスに第１の列アドレスＣ１の機能を割り当てる。第１の行アドレスＲ及び第１の列アドレスＣ１はメモリセルの１つのグループに割り当てられ、メモリセルのこのグループに存在しているデータワードＤ１を検出する。活性化された第１の列アドレス信号ＣＡＳ１はこの第１の列アドレス信号ＣＡＳ１に割り当てられるデータバスＤＱ１を検出し、アクティブ状態の読み出し信号ＯＥは半導体メモリが読み出し状態にあることを確定する。この結果、第１の行アドレスＲ及び第１の列アドレスＣ１に割り当てられた第１のデータワードＤ１が第１のデータバスＤＱ１に印加される。第１の列アドレス信号ＣＡＳ１の非活性化４の後でも第１のデータワードＤ１は第１のデータバスＤＱ１にてアクティブなままである。よって、この第１のデータワードＤ１はさらに他の回路部分、例えば半導体メモリに接続されたプロセッサで処理できる。第２の列アドレス信号ＣＡＳ２の活性化５によってアドレスバスＡｄｒに存在している第３のアドレスに第２の列アドレスＣ２の機能が割り当てられる。そして行アドレスＲ及び第２の列アドレスＣ２に割り当てられた第２のデータワードＤ２が第２のデータバスＤＱ２に印加される。第２の列アドレス信号ＣＡＳ２の非活性化６の後でも第２のデータワードＤ２は第２のデータバスＤＱ２にてアクティブなままであり、従って同様にさらにプロセッサによって読み出される。第１の列アドレス信号ＣＡＳ１の更なる活性化７の後でアドレスバスＡｄｒに存在している第４のアドレスに第３の列アドレスＣ３の機能が割り当てられる。そして行アドレスＲ及び第３の列アドレスＣ３に割り当てられた第３のデータワードＤ３が第１のデータバスＤＱ１に印加される。この場合、第１のデータワードＤ１はこの第３のデータワードＤ３の印加の直前までアクティブである。その限りでは、データバスＤＱ１、ＤＱ２に存在しているデータワードＤ１、Ｄ２、Ｄ３を制御信号ＲＡＳ，ＣＡＳ１，ＣＡＳ２，ＯＥ，ＷＥの状態に基づいてここに図示されているように実装することは、標準化された拡張データ出力モード（ＥＤＯ）に相応する。ここで図に示された時間区間は次のような意味を有する：
ｔRAC  行アドレス信号の後の最大アクセス時間
ｔAA   列アドレスの後の最大アクセス時間
ｔOEA  読み出し信号の後の最大アクセス時間
ｔCAC  列アドレス信号の後の最大アクセス時間
ｔCP   ２つの列アドレス信号の間の最小時間
ｔDOH  先行するＣＡＳアクセスの最小保持時間
ｔRP   リフレッシュ指示の持続時間
ｔREZ  行アドレス信号のスイッチオフを基準としたデータ出力の最大スイッチオフ時間
図の中で斜線で示されたアドレスバスＡｄｒ及びデータバスＤＱ１、ＤＱ２の信号の際には、全てのビットラインに論理１か又は論理０かが存在している。この図でデータバスＤＱ１、ＤＱ２の信号が１本の水平ラインによって示されている際には、それぞれのデータバスＤＱ１乃至はＤＱ２はトライステート状態にある。
本発明では、時間ｔRPで限定される行アドレス信号ＲＡＳの非活性化８によるメモリセルのリフレッシュが設けられている。この場合、行アドレス信号ＲＡＳの非活性化８の際に、第２の列アドレス信号ＣＡＳ２はパッシブ状態にあるが、列アドレス信号のうちの少なくとも１つＣＡＳ１はアクティブに切り換えられている。第１の列アドレス信号ＣＡＳ１が改めて非活性化９した後でも、第２のデータワードＤ２は第２のデータバスＤＱ２において及び第３のデータワードＤ３は第１のデータバスＤＱ１において引き続きアクティブのままであり、プロセッサにより処理可能である。ようやく行アドレス信号ＲＡＳが非活性化１０されることによって両方のデータワードＤ２，Ｄ３はスイッチオフされ、データバスＤＱ１、ＤＱ２はトライステート状態１１にセットされる。リフレッシュなしの読み出しの際にも、データバスＤＱ１、ＤＱ２に存在している読み出すべきデータワードＤ２，Ｄ３は、行アドレス信号ＲＡＳ及び両方の列アドレス信号ＣＡＳ１、ＣＡＳ２がパッシブ状態になってようやく初めてスイッチオフされる。このことによってＥＤＯ規格は制限されないし、不利な点も発生しない。というのも、読み出し信号（ＯＥ）のパッシブ状態への移行又は書き込み信号（ＷＥ）のアクティブ状態への移行による他のスイッチオフの可能性が存在するからである。
参照符号リスト
１        行アドレス信号のアクティブ状態への移行
２        読み出し信号のアクティブ状態への移行
３        第１の列アドレス信号のアクティブ状態への移行
４        第１の列アドレス信号のパッシブ状態への移行
５        第２の列アドレス信号のアクティブ状態への移行
６        第２の列アドレス信号のパッシブ状態への移行
７        第１の列アドレス信号のアクティブ状態への移行
８        行アドレス信号の時間限定的なパッシブ状態への移行
９        第１の列アドレス信号のパッシブ状態への移行
１０      行アドレス信号のパッシブ状態への移行
１１      トライステート状態
ＲＡＳ    行アドレス信号
ＣＡＳ１  第１の列アドレス信号
ＣＡＳ２  第２の列アドレス信号
ＯＥ      読み出し信号
ＷＥ      書き込み信号
Ａｄｒ    アドレスバス
ＤＱ１    第１のデータバス
ＤＱ２    第２のデータバス
Ｒ        行アドレス
Ｃ１      第１の列アドレス
Ｃ２      第２の列アドレス
Ｃ３      第３の列アドレス
Ｄ１      第１の読み出すべきデータワード
Ｄ２      第２の読み出すべきデータワード
Ｄ３      第３の読み出すべきデータワード
【図１】
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