(57)【特許請求の範囲】
【請求項１】
アナログ信号もしくは多ビットデジタル信号を変調し、その変調信号に応答してパワースイッチ素子を駆動させるＤＣ−ＤＣコンバータにおいて、平滑回路を備え、この平滑回路の出力側に誤差増幅回路を介して、アナログ信号もしくは多ビットデジタル信号をΔΣ変調するΔΣ変調器を接続し、このΔΣ変調器に積分器を設け、この積分器に電流制御回路を接続し、前記積分器の出力信号を前記電流制御回路に通し、前記電流制御回路の出力信号結果と、前記ΔΣ変調器の出力信号結果の合成パルス信号を前記パワースイッチ素子に供給し、前記パワースイッチ素子出力電圧を平滑回路に通し、その出力電圧をコンバータ出力電圧とするように構成してあることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣ−ＤＣコンバータにおいて、前記電流制御回路は、ＤＣ−ＤＣコンバータの出力電圧信号に応答した前記誤差増幅回路の出力信号と前記積分器の出力信号を比較し、前記積分器で過大なピーク信号が発生し、前記誤差増幅回路の出力信号レベルに達したときに前記電流制御回路はパルス信号を出力するように構成してあることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
請求項１又は２に記載のＤＣ−ＤＣコンバータにおいて、前記ΔΣ変調器及び前記電流制御回路をＡＮＤ回路の入力に接続し、このＡＮＤ回路の出力を前記パワースイッチ素子の入力に、ゲートドライバ回路を介して接続し、前記ＡＮＤ回路で前記ΔΣ変調器の出力信号と前記電流制御回路の出力信号の理論積信号を、ゲートドライバ回路を介して前記パワースイッチ素子に供給するように構成してあることを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
請求項１、２又は３に記載のＤＣ−ＤＣコンバータにおいて、前記ΔΣ変調器は少なくとも１つの加算器、積分器、量子化器からなり、前記量子化器の出力より後段から少なくとも１つの前記加算器入力にフィードバック経路を有し、前記加算器の出力に少なくとも１つの前記積分器を接続し、その積分器の出力の少なくとも一つを前記量子化器に接続していることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ΔΣ変調器を利用したＤＣ−ＤＣコンバータにおいて、インダクタに流れる電流をΔΣ変調器で構成される積分器で監視することにより、前記インダクタおよびパワースイッチ素子に流れる過大なピーク電流を制限させるＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
ΔΣ変調とは変調器入力信号を積分し、その積分値を基準電圧と比較することで、量子化を行い、その変調器出力信号を変調器入力にフィードバックする変調方式である。図３は1次ΔΣ変調器のブロック図である。この変調方式を用いて、パワースイッチ素子８をスイッチングするＤＣ−ＤＣコンバータを製造することができた。
【０００３】
図４は、ΔΣ変調を用いた従来法の１例である降圧チョッパＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータは、平滑回路１８を備え、この平滑回路１８の出力側に誤差増幅回路１３を介してΔΣ変調器６を接続し、このΔΣ変調器６の出力側を、ゲートドライバ回路７を介してパワースイッチ素子８の入力に接続してある。
【０００４】
コンバータ出力電圧を基準電圧と比較し、その比較電圧の誤差増幅信号電圧をΔΣ変調器６の変調器入力信号としてΔΣ変調を行い、その変調器６の出力信号により、パワースイッチ素子８をスイッチングし、前記スイッチング出力を平滑回路１８に入力することにより、定電圧出力を得る事ができる。
【０００５】
従来から一般的に用いられているパルス幅変調方式（以下「ＰＷＭ方式」と呼ぶ。）を用いたＤＣ−ＤＣコンバータはスイッチング周波数が一定であることが特徴であるのに対し、ΔΣ変調を用いたＤＣ−ＤＣコンバータは、ΔΣ変調器が与えられたサンプリング周波数に同期して、変調器入力信号電圧と変調器出力信号電圧の誤差が最小になる様に出力１ビット信号を変化させる方式である。そのため、ＤＣ−ＤＣコンバータ出力電圧に応じてΔΣ変調器入力信号電圧が変化し、結果としてスイッチング周波数が変化する特徴を有する。
【０００６】
特に、ＤＣ−ＤＣコンバータ出力電流が小さいときに、ΔΣ変調ではスイッチング回数が減少するため、スイッチングによる電力損失であるスイッチングロスが低く押さえられ、コンバータの電力変換効率がＰＷＭ方式に比べ改善される利点が有り、注目されていたが、以下のような問題があった。
【０００７】
ＤＣ−ＤＣコンバータにおいて、パワースイッチ素子８のオフ期間では、容量１５が放電しながら、整流器１４を通して電流が流れ、インダクタ１６があるために急峻ではなく徐々に電流が減少し、パワースイッチ素子８のオン期間では、パワースイッチ素子８を通してインダクタ１６に電流が流れ、容量１５を充電し、インダクタ１６があるために電流が徐々に上昇する特徴を持ち、パワースイッチ素子８のオン期間が長ければ長いほど、流れる電流は上昇することになる。
【０００８】
ＰＷＭ方式ではスイッチング周波数が一定であるためにＤＣ−ＤＣコンバータ出力電流が一定であれば、パワースイッチ素子８のオン期間がほぼ一定であるが、ΔΣ変調ではスイッチング周波数が一定ではないために、ＤＣ−ＤＣコンバータ出力電流が一定であっても、パワースイッチ素子８が長い期間オンになる状態が発生する場合があり、特にＤＣ−ＤＣコンバータ出力電流が大きいときにこの状態が発生しやすかった。
【０００９】
以上の特徴から、ΔΣ変調ではＰＷＭ方式に比べパワースイッチ素子８のオン期間が長くなる場合が発生するため、コンバータ内部に流れるピーク電流が大きくなってしまう問題があった。
【００１０】
パワースイッチ素子８での電力損失はパワースイッチ素子８のオン抵抗とパワースイッチ素子８に流れる電流の二乗との積で決まるため、パワースイッチ素子８に流れる電流が増加すると、パワースイッチ素子８での電力損失が非常に大きくなり、さらに、整流器１４での電力損失は順方向電圧と流れる電流で決まり、やはり整流器１４に流れる電流が増加すると電力損失が大きくなるため、特にＤＣ−ＤＣコンバータ出力電流が大きい場合に、ΔΣ変調を用いたコンバータはＰＷＭ方式を用いたそれよりも、コンバータ内部に流れる電流が大きいために、電力変換効率が悪くなってしまう問題があった。
【００１１】
すなわち、従来法ΔΣ変調ではＤＣ−ＤＣコンバータ出力電流が小さいときに、ＰＷＭ方式と比較し電力変換効率が高い利点を持っているが、ＤＣ−ＤＣコンバータ出力電流が大きいときに、コンバータ内部に流れるピーク電流が大きい場合が発生してしまい、電力変換効率が低くなってしまう問題があった
【００１２】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を鑑みてなされたもので、その目的は、ΔΣ変調器を利用したＤＣ−ＤＣコンバータにおいて、コンバータ内部に流れる電流をΔΣ変調器内にある積分器で監視することにより、コンバータ内部に流れる過大なピーク電流を制限し、高効率なＤＣ−ＤＣコンバータを提供する。
【００１３】
【課題を解決しようとする手段】
上記目的を達成するためになされた請求項記載の発明は、アナログ入力信号もしくは多ビットデジタル信号をΔΣ変調器に入力し、その変調信号をゲートドライバ回路を通してパワースイッチ素子に伝えることによりパワースイッチ素子をスイッチングさせるＤＣ−ＤＣコンバータであり、コンバータ内部に流れる電流をΔΣ変調器内の積分器で監視することにより、前記インダクタに流れる過大なピーク電流を制限させることを特徴とする。
【００１４】
ΔΣ変調器は少なくとも１つの加算器、積分器、量子化器から構成され、量子化器の出力から少なくとも１つの加算器の入力にフィードバック経路を有しており、加算器の出力には少なくとも１つの積分器が接続されており、その積分器の出力の少なくとも一つが量子化器に接続されている。
【００１５】
ΔΣ変調器の入力となる加算器とその加算器の出力に接続される積分器とを備え、アナログ信号のような連続時間信号を変調器に入力する場合には、アナログ加算器とアナログ積分器を、多ビットデジタル信号のような離散時間信号を変調器に入力する場合には、デジタル加算器とデジタル積分器をそれぞれ使用できる。
【００１６】
量子化器は離散時間信号にサンプリングを行い、この量子化器の出力と、前記積分器出力と誤差増回路出力が接続されている電流制御回路の出力は、最終的なパルス幅を決定するＡＮＤ回路の入力に接続され、このＡＮＤ回路の出力信号は、パワースイッチ素子を駆動するに足りる電流、電圧を供給するゲートドライバ回路の入力に接続されている。
【００１７】
前記ゲートドライバ回路の出力はＤＣ−ＤＣコンバータ入力電圧をスイッチングするパワースイッチ素子の入力に接続され、パワースイッチ素子の出力は平滑回路に接続され、この平滑回路の出力がＤＣ−ＤＣコンバータの出力となる。
【００１８】
ΔΣ変調器にある前記フィードバック経路は量子化器の出力信号をΔΣ変調器入力信号レベルに適合させる減衰器を備えている。ただし、量子化器の出力信号レベルとΔΣ変調器の入力のそれがはじめから適合し、減衰器が必要ない場合でも、減衰率０の減衰器が含まれていると考えられる。
【００１９】
本発明では、前記電流制御回路により、前記積分器の出力と前記誤差増幅器の出力が比較され、前記積分器の出力で過大なピーク信号が発生し、前記誤差増幅器の出力信号レベルに達したときに、電流制御回路からパルス信号が出力され、この信号を受けて、前記ＡＮＤ回路によりパワースイッチ素子がオフになる信号がゲートドライバ回路を通じてパワースイッチ素子に与えられるような構成を有している。
【００２０】
ＤＣ−ＤＣコンバータに接続された負荷から、大きな電力が要求されコンバータ出力電流がある程度大きくなると、平滑回路内にあるインダクタに流れる電流は常に０Ａ以上になり、その波形は、パワースイッチ素子のオン、オフにあわせて増加、減少を繰り返す三角波形となるが、ΔΣ変調器内にある積分器の出力電圧も同様の三角波形となり、ＤＣ−ＤＣコンバータ回路構成により反転する場合があるが、インダクタに流れる電流波形と積分器の出力電圧波形は相似型であり、積分器の出力を監視することで、インダクタに流れる電流、すなわちＤＣ−ＤＣコンバータ内に流れる電流を監視することと同様の効果を得ることができる。
【００２１】
したがって、積分器の出力電圧のピークを検出してパワースイッチ素子をオフにすることは、ＤＣ−ＤＣコンバータ内に流れる電流のピークを検出してパワースイッチ素子をオフすることと等価であるため、本発明により、ＤＣ−ＤＣコンバータ内に流れる過大なピーク電流をおさえることができ、高効率なＤＣ−ＤＣコンバータを実現することが可能である。
【００２２】
【発明の実施の形態】
以下、添付図面を用いて本発明に係るＤＣ−ＤＣコンバータの実施形態を説明する。なお、図面の説明において同一部材には同じ符号を付し、重複する説明は省略する。
【００２３】
図１は本発明の実施形態のブロック図を示している。本実施形態は、ΔΣ変調器６を備え、このΔΣ変調器６に積分器３を設け、平滑回路１８に設けたインダクタに流れる電流をこの積分器３で検出するように構成してある。また、積分器３に電流制御回路１９を接続し、この電流制御回路１９及びΔΣ変調器６にＡＮＤ回路１２を接続し、このＡＮＤ回路１２にゲートドライバ回路７を介してパワースイッチ素子８を接続している。
【００２４】
また、積分器３で検出した出力信号を電流制御回路１９に通し、この電流制御回路１９の出力信号結果とΔΣ変調器６の出力信号結果の合成パルス信号をパワースイッチ素子８に供給することにより、前記インダクタおよびこのパワースイッチ素子８に流れる過大なピーク電流を制限させるように構成している。
【００２５】
さらに、量子化器４の出力に減衰器１１が接続され、この減衰器１１が加算器２の入力に接続されたフィードバックされる経路１０を設けている。
【００２６】
以上のように構成しているＤＣ−ＤＣコンバータは以下のように作用する。変調器入力信号１が加算器２に入力され、この加算器２の出力は積分器３を通して量子化器４に入力され、この量子化器４の出力信号は周波数信号に同期した１ビットのデジタル信号に変換され、その信号がＡＮＤ回路１２に入力される。
【００２７】
一方、変調器入力信号１と積分器３の出力信号は電流制御回路１９で比較され、その比較信号がＡＮＤ回路１２に入力される。そのＡＮＤ回路１２に入力された信号により生成された信号はゲートドライバ回路７で電圧／電流増幅され、パワースイッチ素子８に供給される。
【００２８】
検出抵抗をコンバータ出力電流経路に直列に挿入し、その電圧降下による電圧信号により、電流検出し電流制限する方法もあるが、本発明のように積分器３の出力信号により電流制限する方法は、検出抵抗を必要としないため、抵抗による損失が無く、コンバータ回路段でのノイズが制御ループに入り込み制御ループが不安定になってしまう可能性も少なく安定した制御が可能である。
【００２９】
図２はΔΣ変調型降圧チョッパに適用したブロック図である。負荷１７に出力された電圧と参照電圧２０の差分電圧を誤差増幅回路１３により増幅し、その差分電圧をΔΣ変調器６に入力し変調された信号をＡＮＤ回路１２に入力する経路及びその差分電圧とΔΣ変調器６から取り出した信号を電流制御回路１９に入力し、その制御信号をＡＮＤ回路１２に入力する経路により、ＡＮＤ回路１２でパワーパワースイッチ素子８に与えるパルス信号を生成し、そのＡＮＤ回路１２で生成した信号をゲートドライバ回路７に入力し、そのゲートドライバ回路７の出力信号でパワースイッチ素子８を駆動する構成を有する。
【００３０】
入力電圧２３はアナログ信号で、例えば直流の電圧を入力するとパワースイッチ素子８の出力は電力増幅された直流電圧を得ることができる。すなわち、出力電圧９に応じたＤＣ−ＤＣコンバータとして駆動させることが可能である。変調後の信号は２値化しているため集積回路として構成が容易であり小型なＤＣ−ＤＣコンバータを提供することができる。
【００３１】
この様にΔΣ変調器６と電流制御回路１９の信号によりＡＮＤ回路１２で生成されたパルス信号は、前記インダクタの電流のピークが誤差増幅回路１３のしきい値に達した時にオン幅が制限されるパルス信号として、パワーパワースイッチ素子８に与えられ、前記インダクタに流れる電流を制限する。
【００３２】
図２では特に降圧チョッパについて述べているが、同様の方法を用いて昇圧チョッパや極性反転チョッパにも適用できることは明らかである。
【００３３】
また、積分器３の出力信号と誤差増幅回路１３の出力信号を比較器に通しＡＮＤ回路１２に入力する経路及び誤差増幅回路１３の出力信号を加算器２、積分器３、量子化器４で変調しＡＮＤ回路１２に入力する経路を有し、その２経路の信号によりＡＮＤ回路１２でオン幅を制限することで、インダクタ電流を制限し、電流制限ΔΣ変調型ＤＣ−ＤＣコンバータを実現する。
【００３４】
さらに、この加算器２の出力に接続された積分器３を直列に２個以上、若しくはこの加算器２の出力に接続された積分器３を並列に２個以上備えることで前者はサンプリングの精度を高め、後者は並列に出力を備えることが可能であり、小型化された集積回路に高精度、多出力のＤＣ−ＤＣコンバータを提供することが可能である。
【００３５】
【発明の効果】
ΔΣ変調器を用いたＤＣ−ＤＣコンバータにおいて、インダクタに流れる電流をΔΣ変調器内で構成される積分器で監視することにより、コンバータ内に流れる過大なピーク電流を制限させることができ、検出抵抗が不要の高効率で安定した制御を可能としたＤＣ−ＤＣコンバータを提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す実施例のブロック図である。
【図２】本発明を降圧チョッパに適用したブロック図である。
【図３】ΔΣ変調器のブロック図である。
【図４】従来方式のΔΣ型降圧チョッパのブロック図である。
【符号の説明】
１、変調器入力信号
２、加算器
３、積分器
４、量子化器
５、周波数信号
６、ΔΣ変調器
７、ゲートドライバ回路
８、パワースイッチ素子
９、出力電圧
１０、フィードバック
１１、減衰器
１２、ＡＮＤ回路
１３、誤差増幅回路
１４、整流器
１５、コンデンサ
１６、インダクタ
１７、負荷
１８、平滑回路
１９、電流制御回路
２０、参照電圧
２１、電流制御回路入力信号
２２、変調器出力信号
２３、入力電圧
【図１】
0003776752.tif 000002
【図２】
0003776752.tif 000003
【図３】
0003776752.tif 000004
【図４】
0003776752.tif 000005