(57)【特許請求の範囲】
【請求項１】
基板（１）がその表面に、第１の横方向に互いに間隔をおいて少なくとも２つのドープ領域（２）を備え、該領域（２）がこの第１の横方向においてドープ領域のある側にそれぞれ絶縁領域（３）を有し、第１の横方向に、各ドープ領域（２）の上方に延びかつこのドープ領域（２）に付随して少なくとも部分的に絶縁領域（３）の上方に延びる接触面（４）を備え、各接触面（４）の上方に、自己整合された接点の１つを容れるために絶縁層（７）内に接触孔（５）を有する半導体装置の製造方法において、
２つの部分（４′、４″）からなる各接触面（４）を形成し、その際
各第１の部分（４′）は、ドープ領域（２）の上方に延びる接触面（４）の部分であって、ドープ領域（２）からの不純物の拡散によりドーピングしたものであり、
各第２の部分（４″）は、ドープ領域（２）の両側の絶縁領域の一方のみの上において互いに同一の方向に向かって延びる接触面（４）の部分であって、フォトリソグラフィ工程を用いたドーピングで形成したものであり、更に
前記第２の部分（４″）は、該部分（４″）が第１の部分（４′）と重複し、これに伴いドープ領域（２）上に延びるように形成することを特徴とする方法。
【請求項２】
ドープ領域（２）を形成すべく基板（１）の相当する箇所にホウ素をドープし、接触面（４）を形成すべくポリシリコン層を施し、
該ポリシリコン層を、各接触面（４）が対応する絶縁領域（３）上に延びる箇所でも、各ドープされた領域（２）上の箇所でもホウ素でドープし、ドープされていないポリシリコンを、ホウ素をドープされたポリシリコンに対して選択的にエッチングにより除去し、その際ホウ素でドープされたポリシリコンを絶縁層（７）内に接触孔（５）を形成する際のエッチングストッパとして用いることを特徴とする請求項１記載の方法。
【請求項３】
接触面（４）を形成すべく金属層を施し、各接触面（４）が絶縁領域（３）の上方に延びるところにも、また各ドープ領域（２）の上方にもポリシリコン層を形成しかつ構造化し、次いで金属ケイ化物を形成すべく熱処理することを特徴とする請求項１記載の方法。
【請求項４】
エッジ位置誤差が生じない場合、一方で各ドープ領域（２）に対向する各絶縁領域（３）の縁部を始点として最大エッジ位置許容誤差の２倍の長さにわたり接触面（４）を各絶縁領域（３）の上方に形成し、他方で各ドープ領域（２）に対向する各絶縁領域（３）の縁部を始点として最大エッジ位置許容誤差の長さにわたり接触孔（５）を各絶縁領域（３）の上方に形成することを特徴とする請求項１ないし３の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は自己整合された接点を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
自己整合された接点を有する半導体装置は米国特許第４７２９９６９号明細書から公知である。そこに記載されている半導体装置は接触化すべきドープ領域の上方ばかりでなく、これに隣接する絶縁領域の上方にも延びている電極又は接触面に特徴を有する。接触孔はドープ領域に対してずらされて絶縁領域の上方に配設されている。それにより、第１の横方向内で隣接している接触化すべき２つのドープ領域のうち、一方は上記の形式の接触面を有し、また他方はドープ領域の上方のみに配設されている通常の形式の接触面を有しており、これらのドープ領域は相応する接点間の最小間隔を下回ることなくできるだけ互いに近くに位置づけすることができる。即ちこれらの両方の接点の一方は相応するドープ領域に対してもう１つの接点とは逆の方向にずらされて相応する絶縁領域の上方に配設されている。
【０００３】
上述の方法では、第１の横方向に３個以上の互いに隣接する接触化すべきドープ領域がある場合望ましい結果を得られない、即ち比較的多数の隣接するドープ領域が互いにできるだけ狭い間隔をとらないという欠点を有する。即ちこれらの２個の接点間の最小間隔を下回ってはならない場合には、上記の方法では２つの相応するドープ領域間の間隔のみを減らすことができるだけである。それに対して、第１の横方向のドープ領域の寸法を大きくせず、全ての接点間に同じ最小間隔が保たれることを前提とした場合、上記のドープ領域に隣接する他のドープ領域に対する間隔はむしろ大きくしなければならなくなる。従って提案された接触面の形状では、ドープ領域及び絶縁領域をドープ領域間の許容し得る最小の間隔で規則的なパターンで配設することはできない。
【０００４】
米国特許第４７２９９６９号明細書に提案されているように２つの隣接するドープ領域の両接点がドープ領域に対してそれぞれ反対方向にずらされる場合には、この問題は更に悪化する。それにより、接点間の最小等間隔が同じである場合、２つの当該ドープ領域を互いに一層近づかせることはできるが、しかしこれはこれらのドープ領域に隣接する他のドープ領域に対する間隔を犠牲にして行うことができるに過ぎない。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、多数の接触化すべきドープ領域が第１の横方向にできるだけ僅かな間隔で互いに規則的に配設される半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための課題】
この課題は本発明の請求項１に記載の半導体装置により、また請求項１３に記載のその製造方法により解決される。
【０００７】
本発明は上記の従来技術の欠点を回避するものである。接触孔がそれぞれドープ領域の同じ側にずらされていることにより、多数の隣接するドープ領域に接点を設けることが可能となり、その際隣接する全てのドープ領域間の間隔も隣接する全ての接点間の間隔も最小にすることが可能となる。本発明により極めて規則的なパターンを有する半導体装置が実現可能となる。特にドープ領域間及び接触孔間の間隔をそれぞれ同じ大きさにすることができる。ドープ領域と接触孔が同じ寸法を有している場合、ドープ領域間の間隔も接触孔間の間隔と一致させることができる。
【０００８】
有利なことに本発明により、基板の表面のドープ領域間に絶縁領域により囲まれている導電領域を有する半導体装置を形成することもできる。このような導電領域は例えばトランジスタのゲートである。更に導電領域又はこれを囲む絶縁領域の両側で隣接するドープ領域はトランジスタのドレイン及びソース領域を形成する。
【０００９】
本発明は、通常その構造において極めて規則性を有し、多数の密接して隣合っているドープ領域を接触化することのできる半導体装置を実現するために特に有利である。このような装置としては例えばメモリ装置、特にダイナミックメモリ（ＤＲＡＭ）が擧げられる。１トランジスタ−ＤＲＡＭ−メモリセルは周知のように選択トランジスタとメモリセルコンデンサを有する。ＤＲＡＭメモリセルを積層キャパシタ技術で構成する場合、メモリセルコンデンサはトランジスタの上方に配設される。本発明により有利な方法でトランジスタのビット線とチャネル端子（ドレイン又はソース）の１つとの間にビット線接点を形成することも、トランジスタの他方のチャネル端子とトランジスタの上方に配設されているメモリセルコンデンサとの間にいわゆる“内部接点”を自己整合された接点による同じプロセスにより形成することもできる。自己整合された接点の場合接触面はリソグラフィ（即ちフォト技術）によってではなく既在のパターンにより形成される。
【００１０】
本発明は特にいわゆる“ミニマムラスタ（最小格子）”内に半導体装置を形成することを可能にする。このミニマムラスタはいわゆる“最小設計基準値”の二倍の長さを有する。最小設計基準値とは形成すべきパターンの最小寸法並びに２つのパターン間の最小間隔に相当し、これらはそれぞれ使用される技術で実現可能である。ミニマムラスタ内に形成される半導体装置ではドープ領域、絶縁領域及び接触孔並びに相応する各間隔の寸法はほぼ最小設計基準値に相当する。それとの偏差は製造許容誤差又は専門家に公知の技術による影響が原因である。
【００１１】
使用される技術により２つのパターン間に許容しうるいわゆる“最大エッジ位置誤差”の２倍の長さに接触面が各絶縁領域の各ドープ領域に向いている側から始って絶縁領域の上方に延びていることは、半導体装置をミニマムラスタ内に形成するのに極めて有利である。このエッジ位置誤差は形成すべき２つのパターンのエッジの相互のずれであり、寸法誤差と調整誤差から形成される。大まかな基準によれば最大エッジ位置誤差は上に定義した最小設計基準値の１／３である。
【００１２】
接触面が上記の形状を有する場合、接触孔（それらは上記のように第１の横方向に最小設計基準値ａの寸法を有する）を形成する際形成すべきパターン間に不所望の短絡を生じることなく最大エッジ位置誤差の程度にまで簡単に誤差調整が可能であるので、半導体装置をミニマムラスタ内に形成することができる。短絡は、接触孔のエッチングが、エッチングストッパの役目をする相応する接触面上にのみ行われることが保証されるようにして回避される。接触面は本発明の一実施態様では第１の横方向の寸法が最大エッジ位置誤差の２倍を加算した接触孔の寸法（＝最小設計基準値）に相当する。従って接触面の上方にある接触孔の中心配置はそれぞれ最大エッジ位置誤差の長さの接触面の縁に対する間隔が第１の横方向内に左にも右にも生じる。
【００１３】
接触面は２つの部分に形成可能であり、その際第１の部分はドープ領域の上方に延びている接触面の部分であり、第２の部分は絶縁領域の上方に延びている接触面の部分である。第２の部分がエッジ位置誤差が生じない限り第１の部分の上方及びドープ領域の上方に少なくとも最大エッジ位置誤差の長さだけ延びるようにして形成される場合、エッジ位置誤差が生じる場合にもつながっている接触面が生じることを保証する。
【００１４】
例えば前述の米国特許第４７２９９６９号明細書から、第１の部分がエッジ位置誤差をこの部分に対して生じることなくドープ領域の上方のみに形成することを達成できる方法（これについては後述する）が公知である。即ちエッジ位置誤差を第２の部分を形成する場合だけに生じるようにすることができる。しかし第２の部分は本発明によれば最大エッジ位置誤差の長さだけ第１の部分に重なり、その分だけ隣接する接触面から離れることになるので、接触面をミニマムラスタ内に形成する際にもそれらの間に短絡が生じないことが保証される。
【００１５】
多数の自己整合された接点をミニマムラスタ内にこのように形成することは上記の従来技術でもまたそれ以外の従来技術においてもこれまで可能となっていない。即ち接触面が通常のようにドープ領域の中央に配設されている場合、これらの接触面はエッジ位置誤差が生じない限りエッジ位置誤差の長さだけ有効に各々の接触孔の両側にある絶縁領域上に延び、その結果接触面は最小設計基準値の５／３の大きさを有し、接触孔は問題なくその上に配設可能となる。このパターンをミニマムラスタ内に形成するならば本発明におけるようにエッジ位置誤差が生じない限り最大エッジ位置誤差の大きさの間隔が接触面間に生じる。半導体装置を形成する際隣接する２つの接触面がそれぞれそれらの１つ１つに対してエッジ位置誤差が他の接触面の方向に生じるようにして脱調整され、従ってこのエッジ位置誤差が加算され、両接触面が重複することになる。
【００１６】
これに対して従来技術で一般的であるように２つの隣接する接触面が同じフォトリソグラフィ処理により形成された場合にはそれらの相互間隔を最小設計基準値に等しくしなければならない。従ってそれらの接触面もまたミニマムラスタ内に形成することはできない。
【００１７】
米国特許第４７２９９６９号の対象でもミニマムラスタ内に形成することが不可能であることは、既にそこでなされた仮定から、接点間の間隔がドープ領域間の間隔とは異なり、接点並びにドープ領域の規則的な配列が上記のように不可能であることから明かである。
【００１８】
これに対して本発明の対象では２つの接触面間に短絡を生じることはない。それというのも接触面の第２の部分のみが各ドープ領域と同じ側にある絶縁領域の上にフォトリソグラフィにより形成され、従って第２の部分のみがエッジ位置誤差に見舞われることになり、エッジ位置誤差が起こらない限り第２の部分は隣接する接触面に対して最大エッジ位置誤差の間隔をもつことになるからである。２つの隣接する接触面の第２の部分もミニマムラスタ内に最小の設計基準値の相互間隔を有することになる。
【００１９】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００２０】
図１はその表面の第１の横方向に隣接する２つのドープ領域２がある基板１を示すものである。各ドープ領域２の左側には基板１内にそれぞれトレンチ絶縁として形成されている絶縁領域３がある。従ってこれらの両絶縁領域３の１つは２つのドープ領域２の間にある。基板１上のドープ領域２の上方にはそれに接続される電極又は接触面４がある。接触面４は各ドープ領域２の上方ばかりでなく、部分的にそれぞれその左側にある絶縁領域３の上方にも延びている。専らドープ領域２の上方にある各接触面４の部分は以後第１の部分４′と、また絶縁領域３の上方にある各接触面４の部分は第２の部分４″と記載する。両方の部分４′、４″を互いに分離して形成する場合には、第２の部分４″は絶縁領域３の上方の外側の各ドープ領域２の上方にも部分的に延びる必要があり、従って第２の部分４″は第１の部分４′と重なっている。更に後に記載するようにこのことは半導体装置をミニマムラスタ内に形成する際に必要である。
【００２１】
上記のパターンを覆う絶縁層７には各接触面４の上方に接触孔充填物の形で形成することのできるここには図示されていない接点を容れるためにそれぞれ接触孔５が設けられる。接触孔５は接触面４の上方の中央に配設されており、即ちドープ領域２に対してずらされている。接触孔５の形成時にはエッジ位置誤差は生じていないものと仮定する。
【００２２】
図１〜図３にはその製造時にエッジ位置誤差が起っていない半導体装置が示されている。これは実際にはめったに達成されない理想的な事例に該当する。実際には処理上の不精確性から接触孔５と接触面４との間並びに接触面４とドープ領域２又は絶縁領域３との間にエッジ位置誤差が生じることが多い。接触面４を形成するためには、接触面４が第１の横方向内のドープ領域２の全長の上方に延び（第１の部分４′）、また同じ側にのみ相応する絶縁領域３の上方に延びる（第２の部分４″）ことを保証する方法が使用されなければならない。
【００２３】
以下に図１の半導体装置の製造方法を記載する。まず基板１内にドープ領域２及び絶縁領域３を形成する。引続き接触面４を形成する。更に絶縁層７を施し、この絶縁層７から接触孔５のエッチングを行う。その後の工程で更に接触孔５に接点を形成するために材料特に金属（例えばアルミニウムが考えられる）を充填する。
【００２４】
このようなパターンの形成方法並びに材料は専門家に公知であり、従ってここでは詳述しない。本発明の説明に重要なパターン及びその製造方法についてのみ詳述する。
【００２５】
接触面４は例えばポリシリコンから形成可能である。これに相当する製造方法は欧州特許出願公開第０５６７８１５号明細書に記載されている。それによればポリシリコン層を施し、この層を形成すべき接触面４の範囲で例えばホウ素ドープし、ドープされていないポリシリコンを適当なエッチング（例えば水酸化カリウムでの湿式エッチング）によりホウ素ドープされたポリシリコンに対して選択的に除去する。ドープ領域２の上方のポリシリコン（第１の接触面４′）のドーピングはこれがホウ素をドープされている場合には自動的にドープ領域２からのホウ素の拡散により行われる。従って第１の部分４′はエッジ位置誤差を生じることなく形成可能である。それというのもドーピングは第２の部分４″の範囲だけに行われなければならないからである。
【００２６】
接触面４を形成するもう１つの方法は金属ケイ化物の形成である。金属ケイ化物を形成するには公知のようにまず金属層を施し、次いで構造化されたポリシリコン層を施す。引続き熱処理を行い、それにより金属、例えばチタン及びポリシリコンを金属ケイ化物に結合する。またまずポリシリコン層を施し、次いで構造化された金属層を施すこともできる。これらの両方法の実施例は米国特許第４７２９９６９号明細書に記載されている。両方法の場合ポリシリコンは形成すべき接触面４が絶縁領域３の上方に延び、更に一部は相応して隣接するドープ領域２の上方まで（第２の部分４″）延びているところだけを構造化して施す必要がある。即ちシリコン基板の場合ケイ化物は、金属層の被着後熱処理を行う際ドープ領域２の上方（第１の部分４′）に自己整合されたケイ化物（“サリシド（Ｓａｌｉｚｉｄ）”）の形成により自動的に生じる。このようにして形成されるケイ化物（第１の部分４′）と構造化されたポリシリコンの被着により形成される部分（第２の部分４″）は重複する。こうすることによってのみつながっている接触面４が形成される。
【００２７】
同様のことは先に記載したドープされたポリシリコンからなる接触面４にも当てはまる。その場合ポリシリコン層のドープされた部分（第２の部分４″）とドープ領域２の重複が保証されなければならない。即ち共通の接触面４を形成するために誤差調整により両方の部分４′、４″の重複がなくなることにならないように、重複の幅は少なくとも最大エッジ位置誤差に相当しなければならない。
【００２８】
接触孔５を異方性にエッチングする場合エッチングストッパの作用をする接触面４の上方だけをエッチングし、その隣接する部分はエッチングしないことが重要である。さもなければ絶縁領域３又は基板１はエッチングにより損傷され、形成すべきパターン間に短絡を生じかねない。この理由から接触面４は接触孔５よりも大きな寸法を有していなければならず、従って接触面４及び接触孔５相互の誤差調整は重要ではない。各接触面４の相応した絶縁領域３の上方にある部分（第２の部分４″）に必要な長さはとりわけ接触孔５の所望の寸法に依存する。この長さは接触孔５を形成する際に生じるエッジ位置誤差が接触面４に対して障害とならないように設定されなければならない。
【００２９】
図１及び更にこれから説明する図２に示されているパターンは第１の横方向において同じ寸法を有していてもよい。これは例えばパターンがミニマムラスタ内に形成される場合である。第１の横方向においてドープ領域２、絶縁領域３（又は図２の導電領域６）、接触孔５及び接触孔５の間にある絶縁層７内のウェブの寸法は半導体装置の形成に使用される技術のほぼ最小の設計基準ａに相当する。この場合接触面４が最大エッジ位置誤差の２倍の長さで絶縁領域３の上方に延びていると有利である。その際接触面４は最小設計基準値ａの５／３の幅、即ちドープ領域２の上方に３／３ａ及び隣接する絶縁領域３の上方に２／３ａを有する。
【００３０】
その結果接触孔５の形成の際に接触面４に対して許容エッジ位置誤差が第１の横方向にそれぞれ左右に最大エッジ位置誤差の大きさに形成される。接触面４間の間隔が全て少なくとも最大エッジ位置誤差に等しいことから、その調整も同様に問題がない。このことから上記のような多数の接触化すべきドープ領域２が任意に並んで配設されていても半導体装置をミニマムラスタ内に問題なく形成することができることになる。
【００３１】
図２には図１と類似する半導体装置が示されている。しかしこの場合第１の横方向に互いに間隔をおいて隣接している多数のドープ領域２が相応する絶縁領域３、接触面４並びに接触孔５と共に図示されている。図１とは異なり絶縁領域３は基板１の上方にある。図示されている２つの絶縁領域３だけがトレンチ絶縁の形で基板１内にも延びている。基板１の上方では絶縁領域３がそれぞれ基板１に対して絶縁されている導電領域６を囲んでいる。中央の２個の導電領域６は例えば２個のトランジスタＴのゲートであってもよく、その際中央にあるドープ領域２はそれらのトランジスタＴの共通のチャネル端子（ドレイン又はソース）を表す。基板１に対する導電領域６の絶縁はこの場合ゲート酸化物に相当する。相応する接触孔５を介して２つのトランジスタＴの共通のチャネル端子も両方の外側のドープ領域２により形成されるトランジスタＴの別のチャネル端子も接触化可能である。この両トランジスタＴに隣接する基板１内に延びているこれらの絶縁領域３はフィールド酸化物領域を表す。
【００３２】
トランジスタＴのこのような配置は例えばそのメモリセルが積層キャパシタ技術で形成されるＤＲＡＭに見られ、その際それぞれ２つのメモリセルのトランジスタは共通のビット線接点を使用できる。図２をこのような装置と解釈するならば中央のドープ領域２は相応する接触孔５を充填することにより形成されるビット線接点を介してビット線と接続可能である。外側の両方のドープ領域２は各々の接触孔５を介して及びいわゆる“内部接点”を介してそれぞれ積層キャパシタと接続することができる。
【００３３】
本発明は上述のように全ての装置をミニマムラスタ内に形成することを可能にする。即ち導電領域６、ドープ領域２及び接触孔５並びに接触孔間にある絶縁領域７の寸法は（製造許容誤差を考慮して）第１の横方向において使用された技術にのみ関係するほぼ最小設計基準値ａに相当する。
【００３４】
これは、接触面４が最小設計基準値ａの５／３の寸法を有することにより達成される。これにより接触面４に対する接触孔５の調整は、絶縁領域３又は基板１に起こり得る短絡により損傷されることなく、最小設計基準値ａの１／３の最大エッジ位置誤差の不精確性で行うことができる。即ち接触孔５はエッジ位置誤差を生じない場合最小設計基準値ａの１／３だけ第１の横方向においてドープ領域２に対してずらされて配設される。
【００３５】
図３には積層キャパシタ技術によるＤＲＡＭのメモリセルを上述のようにして形成したものが示されている。図面は全く概略的なものであり、共通のビット線接点を有する２つのメモリセルのトランジスタＴのみに関して図２の説明に相応して詳細に記載されている。これらのトランジスタＴを形成するドープ領域２は第２の横方向において互いにずらされて配設されており、その際この実施例では第２の横方向は第１の横方向に対して垂直に延びている。明確化のために図３内に示されているパターンの寸法は最小の設計基準値ａに関して記載されている。これは既に記載したように半導体装置の製造に使用される技術のミニマムラスタの半分に相当する。
【００３６】
図３には規則的に配置されているメモリセルが概略的に示されている。図３に強調して示されている選択トランジスタＴに隣接する共通のビット線接点を有する２個の選択トランジスタＴは例えば下記のように配設されている。トランジスタＴはミニマムラスタだけ、即ちほぼ２ａだけ下方に、次いでその分だけ左に位置をずらされている。このようにして互いに位置をずらされたメモリセルを有するメモリマトリックスが得られる。
【００３７】
ここには４つの並列に配設された長く延びている絶縁領域３が平面図で暗示されている。これらの絶縁領域３により囲まれた導電領域６の１つは図３の右側の絶縁領域３の上方部分に破線で示されている。導電領域６はこの実施例ではＤＲＡＭのワード線を構成し、それらは同時にメモリセルトランジスタＴのゲートとなる。
【００３８】
メモリセルトランジスタＴはいわゆる“１／４ピッチレイアウト（ＱｕａｒｔｅｒＰｉｔｃｈ  Ｌａｙｏｕｔ）”に配置されている。即ちそれらが形成するドープ領域２は第２の横方向に互いにずらされている。図３のこの実施例の場合このずれは約２／３ａになり、トランジスタＴに最適化された配列が生じるように有利に選択されている。これは以下に記載する許容誤差間隔を製造すべきパターン間に形成することを可能にする。特にこの１／４ピッチレイアウトによりワード線の延びる方向の接触孔５の調整は問題なく行われる。更に接触孔５の垂直方向の問題のない調整は本発明によるドープ領域２に対して非対称又は中心から外れた接触面４の形状により達成される。
【００３９】
それぞれ２個のワード線の間には長方形のドープ領域２がある。それに対して接触面４は正方形をしており、このドープ領域２のみならず一部をそれぞれ右側で隣接する絶縁領域３の上方にも延びている。
【００４０】
絶縁領域３又は導電領域６の幅及びそれらの相互間隔は最小設計基準値ａに等しい。ドープ領域２の寸法はワード線の延びる方向に最小設計基準値ａの５／３に等しく、それに対して垂直方向には最小設計基準値ａに等しい。接触面４は最小設計基準値ａの５／３のエッジ長さを有する正方形をしている。従って接触面は最小設計基準値ａの３／３だけ相応するドープ領域２の上方にあり、２／３だけそれぞれ絶縁領域３の上方にある。それらの相互間隔はワード線（又は絶縁領域３及び導電領域６）の延びる方向に最小設計基準値ａの１／３の最大エッジ位置誤差となる。
【００４１】
接触孔５は同様に正方形をしており、そのエッジ長さは最小設計基準値ａに等しい。接触面上の接触孔５を全ての方向に対して正確に調整した場合最大エッジ位置誤差の大きさの安全間隔が生じ、接触面４は相互に少なくとも同じ大きさの間隔を有することになるので、ミニマムラスタ内に誤差のない半導体装置の製造が最大エッジ位置誤差が生じる際にも保証される。
【００４２】
接触面４がまず金属層を施すようにして金属ケイ化物から形成される場合、ポリシリコンを絶縁領域３上及びドープ領域２のエッジ（接触面４の第２の部分４″）のみに施すだけで十分である。それというのも熱処理の際ドープ領域（第１の部分４′）の上方に自動的に自己整合されたケイ化によりケイ化物が形成されるからである。“サリシド（Ｓａｌｉｚｉｄ）”と絶縁領域３の上方に形成されるケイ化物が重複することだけは保証されなければならない。従ってそれにはポリシリコンをそれぞれ絶縁領域３から測定して少なくとも最大エッジ位置誤差だけドープ領域２の上方にも施されなければならない。同じことはホウ素ドープされたポリシリコンからなる接触面４の形成にも該当する。
【００４３】
図４にはミニマムラスタ内に形成され、その際エッジ位置誤差が生じていない場合の図２及び図３の実施例の細部断面図が示されており、ドープ領域２及び相応する絶縁領域３の１つが図示されている。両者は（図４には示されていない接触孔５と同様に）ミニマムラスタ内の第１の横方向に最小の設計基準値ａの寸法を有する。接触面４は第１の部分４′と第２の部分４″を有しており、その際第１の部分４′は専らドープ領域２の上方にほぼ最小の設計基準値ａの長さに延びている。第２の部分４″も同様に絶縁領域３の上方に２／３ａの長さ及びドープ領域２の上方に１／３ａの長さの寸法を有しているため、第１の部分４′と第２の部分４″の間で１／３ａだけ重複することになる。
【００４４】
製造許容誤差により上記の寸法及び間隔との偏差が予期されることは注意しなければならない。特に若干の絶縁領域３は一部ドープ領域２の上方にも延びる可能性がある。これはドープ領域２内のドーピング原子の側方の拡散により生じ、又は導電領域６が設けられている場合にはそれらの側方の絶縁領域３の一部である絶縁（“スペーサ”）により可能となる。
【００４５】
本発明がそれぞれ分離されたビット線接点を有するメモリセルの製造にも適していることは当然である。
【００４６】
技術的エッジ条件によっては図３とは異なりパターンをミニマムラスタ内に設計しないことも必要である。例えばＤＲＡＭの場合若干長いトランジスタは阻止能力及びデータ保持時間を高めることは一般的である。しかし本発明による装置はミニマムラスタ内の設計をも可能にするので、上記の技術的エッジ条件の他に設計上更に厳しい制限を加えられることはない。従って技術的手段は全ての点で変換可能である。例えばトランジスタの阻止能力は最小の設計基準値ａの寸法のトランジスタの長さの場合にも保証され、従ってメモリセルは生じる面部分だけ縮小可能である。これに対しミニマムラスタ内に設計されない半導体装置では本発明による製造の場合例えばパターン間に比較的大きな安全間隔を設けることができ、従ってプロセスの安全性は高められる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一実施例の断面図。
【図２】本発明による半導体装置の別の実施例の断面図。
【図３】本発明によるＤＲＡＭのメモリセルトランジスタの平面図。
【図４】図２及び図３の半導体装置をミニマムラスタ内に形成した場合の部分断面図。
【符号の説明】
１  基板
２  ドープ領域
３  絶縁領域
４  接触面
４′  接触面の第１の部分
４″  接触面の第２の部分
５  接触孔
６  導電領域
７  絶縁層
ａ  最小設計基準値
【図１】
0003863219.tif 000002
【図２】
0003863219.tif 000003
【図３】
0003863219.tif 000004
【図４】
0003863219.tif 000005