(57)【特許請求の範囲】
【請求項１】
改良型電子電界放出スピント型先端構造体（１４１０）であって、
基板（２０２）と、
金属製電界エミッタチップが添着される基板上にある金属相互接続部（４０２）と、
前記基板上に連続的に配置された少なくとも２つの層構造であって、各層構造において、誘電体層（１４０２〜１４０５）と金属層（１４０６〜１４０９）が連続的に配置されていることからなる、少なくとも２つの層構造と、
前記基板と前記金属製電界エミッタチップとの間に配置された抵抗性加熱層（５０２）であって、前記抵抗性加熱層内に電流を流すことにより、前記金属製電界エミッタチップを加熱して、該金属製電界エミッタチップの汚染物質を除去することからなる、抵抗性加熱層
とを備え、
前記誘電体層の各々は誘電体下側層と誘電体上側層とを含み、前記誘電体層の各々は誘電体アパーチャを有し、該誘電体アパーチャの水平方向寸法は、前記誘電体上側層の垂直壁部によって画定され、前記金属層の各々は前記金属層の垂直壁部によって画定された金属アパーチャを有し、該金属アパーチャの水平方向寸法は、前記誘電体アパーチャの水平方向寸法より小さく、前記金属層は前記金属アパーチャ付近でより厚く、かつ、前記金属層は前記誘電体上側層の上側にある場所でより薄く、前記誘電体アパーチャと前記金属アパーチャとは前記金属製電界エミッタチップと同軸をなし、前記誘電体下側層の垂直壁部と前記誘電体上側層の垂直壁部はともに、前記金属層の垂直壁部よりも、前記金属製電界エミッタチップから水平方向に離れていることからなる、改良型電子電界放出スピント型先端構造体。
【請求項２】
前記層構造を２つ備え、第１の層構造の金属層（１４０８、１４０９）は電子抽出陽極として機能し、第２の層構造の金属層（１４０６、１４０７）は集束レンズ陰極として機能する、請求項１に記載の改良型電子電界放出スピント型先端構造体。
【請求項３】
前記層構造を３つ備え、第１及び第２の層構造の金属層（１４０６〜１４０９）はそれぞれ電子抽出陽極および集束レンズ陰極として機能し、第３の層構造の金属層（１６０２）は前記金属製電界エミッタチップから放出される電子の方向を制御するように機能する、請求項１に記載の改良型電子電界放出スピント型先端構造体。
【請求項４】
前記層構造を４つ備え、第１及び第２の層構造の金属層（１４０６〜１４０９）はそれぞれ電子抽出陽極および集束レンズ陰極として機能し、第３及び第４の層構造の金属層（１６０２、１６０４）は前記金属製電界エミッタチップから放出される電子の方向を制御するように機能する、請求項１に記載の改良型電子電界放出スピント型先端構造体。
【請求項５】
前記誘電体下側層はＳｉＯ２であり、前記誘電体上側層はＳｉ３Ｎ４である、請求項１に記載の改良型電子電界放出スピント型先端構造体。
【請求項６】
請求項１の改良型電子電界放出スピント型先端構造体を微細加工するための方法であって、
基板（２０２）を配設するステップと、
前記基板上に第１の金属層（３０２）を堆積し、該第１の金属層をパターン形成して、前記基板上に相互接続部（４０２）を形成するステップと、
前記相互接続部および前記基板の上側に、複数の誘電体二層構造（１４０２〜１４０５）／金属層（１４０６〜１４０９、１６０２、１６０４）を形成するステップと、
該複数の誘電体二層構造／金属層を単一の異方性エッチングによりエッチングして、円筒形の井戸を形成するステップと、
前記相互接続部の表面上にある前記円筒形井戸の基部に、金属製電界エミッタチップ（１４１０）を堆積するステップ
を含み、
前記複数の誘電体二層構造／金属層を形成する前に、前記基板および前記相互接続部上に薄膜抵抗性加熱層（５０２）が堆積され、該薄膜抵抗性加熱層に電流を流すことにより、前記金属製電界エミッタチップが加熱されて、該金属製電界エミッタチップの汚染物質が除去されることからなる、方法。
【請求項７】
前記基板（２０２）は、ＳｉＯ２表面層を有するケイ素（またはシリコン）である、請求項６に記載の方法。
【請求項８】
誘電体二層構造（１４０２〜１４０５）は、ＳｉＯ２下側層と、Ｓｉ３Ｎ４上側層とを含む、請求項６または７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超小型電子電界放出体（マイクロエレクトロンフィールドエミッタ）デバイスに関し、より詳しくは、先鋭化構造を含み、先端構造体とアパーチャとの距離を付随的に増加させることなく金属層間の誘電体層の深さを増し、かつ放出体先端構造体から誘電体表面を引き戻す（すなわち後退させる）ことが可能な、改良されたスピント型先端放出体（Spindt tip emitter：スピント型エミッタチップ）に関する。
【０００２】
【従来の技術】
本発明は、電界放出器先端構造体の設計および製造に関する。それゆえ、先ず、以下の節で、図１を参照して、電界放出と、電界エミッタチップの構成および動作の原理について簡単に説明する。
【０００３】
金属または半導体材料からなるワイヤ、フィラメントまたはロッドが加熱されるとき、材料の電子は、その材料から材料周囲の真空内に脱離するだけの十分な熱エネルギーを得る場合がある。電子は、電子を材料内の局在化された量子状態に物理的に拘束するポテンシャルエネルギー障壁を乗り越えるだけの十分な熱エネルギーを獲得する。電子を材料に拘束するポテンシャルエネルギー障壁は、材料に電界をかけることにより大きく低減することができる。印加される電界が比較的強いときは、電子は、量子力学的トンネル効果によって、低下したポテンシャルエネルギー障壁を通って材料から脱離することができる。ワイヤ、フィラメントまたはロッドにかけられる電界の大きさが大きくなると、ワイヤ、フィラメントまたはロッドに対して垂直に放出される電子の電流密度が高くなる。電界の大きさは、ワイヤ、フィラメントまたはロッドの曲率半径に反比例する。
【０００４】
図１は、電界放出器先端構造体（以下では電界エミッタチップとも記載）の構成および動作の原理を示す。電界エミッタチップ１０２は、シリコン基板陰極１０６、または電子源から、非常に先鋭な点１０４まで立ち上がる。電界エミッタチップ１０２の点１０４の上側および周囲にある円盤形のアパーチャ１１０を有する第１の陽極１０８、すなわち電子シンク（電子の吸い込み口）によって、先端部付近に局在化された電界が印加される。第２の陰極層１１２が第１の陽極１０８の上側に配置され、さらに、第１の陽極層１０８の円盤形のアパーチャ１１０の真上に位置合わせされた円盤形のアパーチャ１１４を有する。この第２の陰極層１１２はレンズとして機能し、反発する電界を印加し、放出された電子を細いビームに集束する。放出された電子は、ターゲットの陽極１１８に向けて加速され、放出された電子ビーム１１６の方向および幅によって画定される、ターゲットの陽極の小領域１２０に衝突する。図１は、１つの電界エミッタチップを示すが、電界エミッタチップは一般には、マイクロチップ製造技術によって、電界エミッタチップの規則的なアレイ、または格子として微細加工される。
【０００５】
スピント型先端構造体（以下ではスピント型エミッタチップとも記載）は、図１に示される電界エミッタチップのような電子電界エミッタ超小型デバイスであり、適切な金属または金属合金を基板上にスパッターすることにより、円錐形のエミッタチップ（放出器先端構造）が堆積される。その堆積は、抽出陰極層およびレンズ作用陽極層（lensing anode layer：図１の１０８および１１２）を形成する誘電体層および金属層を積層し、パターニングした後に実行される。
【０００６】
スピント型先端構造体は当分野においてよく知られており、スピント型先端構造体を製造するための技術が、電界エミッタデバイス（電界放出デバイス）の設計者および製造業者によって開発されてきた。しかしながら、現在のスピント型エミッタチップの設計および製造技術は、数多くの認識されている欠陥を抱えている。現在の技術では、スピント型エミッタチップの用途は、エミッタチップが堆積される基板に垂直な誘電体層および金属層を貫通する円筒形の井戸によって、比較的密接して包囲されたものに限定される。スピント型エミッタチップの動作中に、望ましくない静電荷が井戸の誘電体表面上に蓄積する場合がある。電界エミッタチップの非常に微細な先端部が、取り込まれた汚染物質によって使用中に汚染され、及び／または変形する場合があり、放出される電子の電流密度に大きな影響を及ぼすということは周知のことである。一旦、製造されてしまうと、最適な性能に回復させるために、スピント型エミッタチップを先鋭化し、かつ清浄化することは困難であるか、不可能であることが知られている。現在の製造技術は、金属層を分離する誘電体層の幅を概ね最終的なスピント型エミッタチップの高さに制限し、これにより、スピント型エミッタチップの先端部は電子抽出陰極のアパーチャ内またはその付近に配置されるが、電界エミッタデバイスを動作させるために用いられる比較的強い電界のため、誘電体の最大限許容される幅はスピント型エミッタチップデバイス内の正に帯電した金属層と負に帯電した金属層との間の絶縁破壊および短絡を完全に防ぐには不十分な場合がある。
【０００７】
【発明が解決しようとする課題】
それゆえ、本発明の目的は、これらの認識されている欠陥を回避する、改良されたスピント型電界エミッタチップの設計および製造技術を提供することである。
【０００８】
【課題を解決するための手段】
本発明の一実施形態は、清浄化および先鋭化機構を内蔵し、誘電体層の厚みを増してデバイスの絶縁破壊電圧閾値が高く、電界エミッタチップとそれを包囲する誘電体表面との間の距離が大きな改良されたスピント型電子電界エミッタチップであり、また、製造精度を高めることを可能にし、かつ電界エミッタチップから放出される電子ビームの方向を制御することができる金属層を経済的かつ効率的に追加できるようにする方法である。製造精度を高めることは、デバイス内に２つの層、すなわちＳｉＯ２下側層と、内部チャンバのエッチング中に横方向の酸化物エッチングストッパとして機能するＳｉ３Ｎ４表面層とからなる誘電体二層構造を使用することによって可能になる。改良型のスピント型エミッタチップデバイスにおいて、Ｓｉ３Ｎ４表面層は、スピント型エミッタチップが堆積される円筒形の井戸の壁部の誘電体部分も覆い、金属層間のスピント型エミッタチップの非常に近い場所から引き戻される。Ｓｉ３Ｎ４表面層を引き戻すことにより、スピント型エミッタチップの動作中に帯電するのを防ぎ、同時に、スピント型エミッタチップの先端部と電子抽出陽極アパーチャとの間の距離を増すことなく、誘電体二層構造の厚みを増すことができるようになる。スピント型エミッタチップの基部と基板表面層との間の基板の表面に、薄膜抵抗性加熱層が追加される。エミッタチップ（の先端部）を先鋭化し、かつエミッタチップに取り込まれる汚染物質を除去するために、薄膜抵抗性加熱素子層に電流を流すことにより、スピント型エミッタチップを高温に加熱することができる。エミッタチップの先鋭化により、エミッタチップの半径が小さくなり、それに応じて、動作中に放出される電子の電流密度が上昇する。改良型のスピント型エミッタチップを製造するための本発明の一実施形態である方法は、現時点で利用可能な方法において用いられる酸化物ＣＭＰ（oxide chemical-mechanical-planarization）の代わりに、金属化学的機械的平坦化法（「ＣＭＰ」）を用いて、金属層を平坦化し、かつ電界抽出陽極に対するスピント型エミッタチップの先端部の位置決めをさらに正確に制御できるようにする。
【０００９】
【発明の実施の形態】
本発明のいくつかの実施形態を、図２〜図１６を参照して以下に説明する。図２〜図９には、製造プロセス中の初期のスピント型先端構造体を含む層状基板のある領域の断面図および斜視図を共に示す。図１０〜図１６には、断面図のみを示す。これらの図面は、本発明の方法にしたがって製造されるスピント型先端構造体デバイスの特定の寸法または形状を示唆することを意図したものではなく、製造ステップを例示することを意図したものである。特定のスピント型先端構造体デバイスのサイズおよび寸法は、製造ステップ中に、時間、溶液組成、イオンフラックス（ion flux）および他のパラメータを含む種々のパラメータを制御することにより、フォトリソグラフィー（または写真平版）パターニングマスクの設計において制御される。図面は１つのスピント型先端構造体の製造を示すが、その技術は一般に、電界エミッタチップのアレイにおいて多数のスピント型先端構造体を同時に製造するために用いられる。
【００１０】
図２Ａは、１つまたは複数のスピント型先端構造体が製造される初期の基板の断面図を示し、図２Ｂは、初期の基板の斜視図を示す。初期の基板２０２は、製造された超小型電子デバイスおよび回路をすでに含む場合があるシリコンウェーハのＳｉＯ２層とすることができる。
【００１１】
図３Ａは、改良型の電界エミッタチップの製造の第１のステップの断面図を示し、図３Ｂは、第１のステップの斜視図を示す。図３Ａ〜図３Ｂに示される第１のステップでは、真空蒸着、物理的気相成長法（または物理蒸着：ＰＶＤ）、化学気相成長法（または化学蒸着法：ＣＶＤ）、または低圧（減圧）化学気相成長法（または低圧（減圧）化学蒸着法：ＬＰＣＶＤ）を含む多数の既知の金属堆積法のうちの任意の方法によって、第１の低抵抗率金属層３０２が初期基板上に堆積される。一実施形態では、Ｔｉ／ＴｉＮ層が、ＬＰＣＶＤ技術によって、約０．１５μｍの厚みに堆積される。
【００１２】
次に、フォトレジスト層が第１の金属層に被着され、既知のフォトリソグラフィー技術によってパターニング（パターン形成）される。その後、第１の金属層がエッチングされて、各電界エミッタチップに対する最終的な相互接続部が形成され、電界エミッタチップ設計の一部として先端構造体加熱機構が含まれるときには、その第１の金属相互接続内に、先端構造体が形成されるギャップ（隙間）が形成される。図４Ａおよび図４Ｂは、フォトリソグラフィーエッチングステップ後の基板の表面上の第１の金属相互接続部を示す。相互接続部４０２は、第１の金属層（図３の３０２）の大部分が除去された後にも残される。相互接続部のギャップ４０４が示されているが、これは、加熱機構が含まれる際に用いられる製造技術を表している。
【００１３】
次に、電界エミッタチップの設計に加熱機構が含まれる場合には、相互接続部および基板の表面に、薄膜抵抗性加熱層が被着される。図５Ａおよび図５Ｂは、薄膜抵抗性加熱層を被着した直後の電界エミッタチップを示す。薄膜抵抗性加熱層５０２は、相互接続部４０２と、露出した基板２０２の表面との両方を覆う。電界エミッタチップを製造した後に、薄膜抵抗性加熱層の表面上に製造される金属製の電界エミッタチップを加熱するために、薄膜抵抗性加熱層に電流を流すことができる。先端構造体の先鋭化および汚染物質の除去のために必要とされる加熱の度合いは、電界エミッタチップに用いられる材料、ならびに電界エミッタチップのサイズおよび形状によって変わる。モリブデン製の電界エミッタチップの場合には、約４００℃の温度が必要になる場合があるが、一方、タングステン製の電界エミッタチップの場合には、約１４００℃の温度が必要になる場合がある。電界エミッタチップの抵抗性加熱を製造中に加えることも、抵抗性加熱素子を含む電界エミッタデバイスの使用中に定期的に加えることもできる。高機能の電界エミッタデバイスは、診断用の論理回路を含み、デバイス内の電界エミッタチップによって放出される電子流密度の低下を検出して、低下した性能レベルで動作している電界エミッタチップに抵抗性加熱を自動的に施すことができる。
【００１４】
次のステップでは、加熱機構が電界エミッタチップの構成に含まれる場合に、フォトリソグラフィー処理により、薄膜抵抗性加熱層をエッチングして、相互接続部によって覆われおらず、かつ相互接続部のギャップの外側にある基板の表面を露出させる。図６Ａおよび図６Ｂは、薄膜抵抗性加熱層をエッチングした直後の電界エミッタチップを示す。フォトリソグラフィー処理を実行した後に、薄膜抵抗性加熱層５０２が、相互接続部４０２上、および相互接続部のギャップ４０４上に残される。
【００１５】
次に、プラズマ化学気相成長（またはプラズマ促進化学蒸着：ＰＥＣＶＤ）技術において、テトラエチルオルソシリケート（tetraethyl orthosilicate：ＴＥＯＳ）、Ｓｉ（ＯＣ２Ｈ５）４を用いて、ＳｉＯ２誘電体層が、初期の（すなわち現在の）電界エミッタチップ上に堆積される。図７Ａおよび図７Ｂはそれぞれ、薄膜抵抗性加熱層および基板上に堆積されたＳｉＯ２誘電体層の断面図および斜視図を示す。一実施形態では、堆積されたＳｉＯ２誘電体層７０２は、約０．４μｍの深さである。
【００１６】
次のステップでは、ＳｉＯ２誘電体層にフォトレジスト層が被着され、フォトリソグラフィー技術によってパターニングされて、露出されたＳｉＯ２の環状の領域が形成される。次に、この露出された環状領域は、異方性プラズマエッチング法、または種々の他の既知の異方性ＳｉＯ２エッチング技術のうちの任意のものを用いてエッチングされ、ＳｉＯ２層内に円筒形のスロットが形成される。図８Ａおよび図８Ｂは、エッチングステップによって形成された円筒形のスロットを示す。一実施形態では、この異方性エッチングステップによって形成された円筒形スロット８０２の半径方向の幅は約０．３μｍであり、その円筒形スロットは約１．５μｍの半径を有し、その結果、初期の基板の上側に製造されることになるスピント型電界エミッタチップの垂直方向軸は、円筒形スロットの壁部から１．５μｍのところとなる。
【００１７】
次に、第１の誘電体二層構造を形成するために、Ｓｉ３Ｎ４の層がＳｉＯ２誘電体層上に堆積される。図９Ａおよび図９Ｂはそれぞれ、ＳｉＯ２層上にＳｉ３Ｎ４層を堆積した直後の電界エミッタデバイスの断面図および斜視図を示す。一実施形態では、Ｓｉ３Ｎ４層９０２は、ＳｉＯ２層の以前の異方性エッチングにおいて形成された円筒形スロットを効率的かつ完全に埋め尽くすために、また、ＬＰＣＶＤ技術は高い破壊電圧特性（ここでは絶縁破壊電圧特性）を有するＳｉ３Ｎ４層を形成することから、ＬＰＣＶＤ技術によって堆積される。一実施形態では、Ｓｉ３Ｎ４層は、下側にあるＳｉＯ２層上に０．１５μｍの厚みまで堆積され、ＳｉＯ２層７０２内にエッチングされた円筒形スロット８０２が、図９Ａおよび図９Ｂに示されるようにＳｉ３Ｎ４層で完全に埋め尽くされるようにする。
【００１８】
次に、Ｓｉ３Ｎ４層の表面にフォトレジスト層が被着され、既知のフォトリソグラフィー技術によってパターニングされて、次に堆積されることになる電界エミッタチップの垂直方向軸を中心にして円筒形のアパーチャをエッチングできるようにする。図１０Ａは、Ｓｉ３Ｎ４層を堆積し、エッチングした直後の電界エミッタデバイスの断面図を示す。一実施形態では、Ｓｉ３Ｎ４層９０２内にエッチングされた円筒形のアパーチャ１００２の半径１００４は１μｍであり、この時点でＳｉ３Ｎ４で満たされている、下側にあるＳｉＯ２層内にエッチングされた円筒形スロット８０２の半径よりかなり小さい。
【００１９】
次に、第２の金属層がＳｉ３Ｎ４層の上側に堆積され、以前のステップにおいてＳｉ３Ｎ４層内にエッチングされた円筒形のアパーチャを埋める。図１０Ｂは、第２の金属層を堆積した直後の電界エミッタデバイスを示す。一実施形態では、第２の金属層１００６はＴｉまたはＴｉＮから形成され、０．４μｍの厚みまで堆積され、ＴｉＮ化学的機械的研磨法（「ＣＭＰ」）を用いて、ＳｉＯ２層上では０．３μｍの厚みまで、Ｓｉ３Ｎ４層上では０．１５μｍの厚みまで平坦化される。第２の金属層１００６は、Ｓｉ３Ｎ４層９０２およびＳｉＯ２層７０２を含む第１の誘電体二層構造上の領域１０１２においてよりも、電界エミッタチップの軸１０１０の近くの領域１００８においてかなり厚い。Ｓｉ３Ｎ４層９０２は、電界エミッタデバイスの完成時に、ＳｉＯ２の円盤状の部分１０１４を除去した後の井戸の垂直壁部を形成することになる。この垂直なＳｉ３Ｎ４表面は、電界エミッタチップが堆積される内部チャンバを開口させるために、ＳｉＯ２のフッ化水素酸エッチングに耐性があり、それにより金属層間にエッチングされるチャンバのサイズに対して、より大きな寸法制御を可能にする。
【００２０】
次に、第２のＳｉＯ２層がＴＥＯＳ堆積を用いて第２の金属層上に堆積され、この第２のＳｉＯ２層がパターニングされ、エッチングされて、第１のＳｉＯ２層７０２内の環状の円筒形スロット８０２と同一、またはそれに類似の第２の環状の円筒形スロットが形成される。第２のＳｉＯ２層１１０２を堆積し、パターニングするための技術は、第１のＳｉＯ２層を堆積し、パターニングするために用いられる技術と類似しているので、ここでは、簡略にするために繰り返さない。図１１Ａは第２のＳｉＯ２層を堆積した状態を示す。図１１Ｂは、第２のＳｉＯ２層をパターニングし、エッチングした直後の電界エミッタデバイスを示す。図１１Ｂでは、第２の環状円筒形スロット１１０４が、第１のＳｉＯ２層内の第１の環状円筒形孔８０２と位置合わせされている。
【００２１】
次に、第２の誘電体二層構造の上側層を含む第２のＳｉ３Ｎ４層が第２のＳｉＯ２層の上側に堆積され、その後、第１のＳｉ３Ｎ４層が堆積され、パターニングされ、エッチングされたのと同じようにパターニングされ、エッチングされる。図１２Ａは、第２のＳｉ３Ｎ４層を堆積した直後の電界エミッタデバイスを示す。図１２Ｂは、第２のＳｉ３Ｎ４層をパターニングし、エッチングした直後の電界エミッタデバイスを示す。第２のＳｉ３Ｎ４層１２０２がエッチングされて、第１のＳｉ３Ｎ４層９０２の円筒形アパーチャ１００２と位置合わせされた第２の円筒形アパーチャ１２０４が形成される。
【００２２】
次に、第３の金属層が、第２のＳｉ３Ｎ４層の上側と、下側にある第２のＳｉＯ２層の一部の上側とに堆積され、その後パターニングされ、エッチングされて、図１においてアパーチャ１１４として示される、完成した電界エミッタデバイスのレンズ陰極のアパーチャとして機能することになるアパーチャが形成される。図１３Ａは、第３の金属層を堆積した直後の電界エミッタデバイスを示す。第３の金属層１３０２は、第２の金属層１００６と同様に、Ｓｉ３Ｎ４層１２０２およびＳｉＯ２層１１０２を含む第２の誘電体二層構造の上側の領域内よりも、電界エミッタチップの軸（図１０Ｂの１０１０）の近くの領域において厚い。その後、第３の金属層はフォトレジストでパターニングされ、異方性エッチングが実行されて、第３の金属層、第２の酸化物層、第２の金属層および第１の酸化物層が順次エッチングされる。１つのエッチングステップで金属層をエッチングすることにより、１つのフォトマスク形成ステップが排除され、金属パターンが自動位置合わせされ、それにより、個別のフォトマスク形成およびエッチングステップで達成することができるものと比べて、層間の相対的な位置合わせが改善される。図１３Ｂは、最終的な中央部の円筒形の井戸を形成するために、第３の金属層、第２の酸化物層、第２の金属層および第１の酸化物層をパターニングし、エッチングした直後の電界エミッタデバイスを示す。中央の円筒形の井戸１３０４は、薄膜抵抗性加熱層５０２まで延在する。
【００２３】
２つの最終ステップでは、緩衝フッ化水素酸溶液を用いる緩衝酸化物エッチング（buffered oxide etch：ＢＯＥ）が、以前のステップにおいて形成された円筒形の井戸１３０４の壁部から、ＳｉＯ２層内にエッチングされた環状のスロット内に形成された垂直なＳｉ３Ｎ４環状体までＳｉＯ２層を横方向にエッチングするために用いられる。図１４Ａは、この横方向エッチング直後の電界エミッタチップを示す。横方向エッチングステップは、電界エミッタチップの近くから誘電体材料を除去し、電界エミッタデバイスの動作中に誘電体表面の汚染物質に起因する電気的な短絡の機会を低減し、電子カラム（electron column）の付近の誘電体表面上に電荷が蓄積しないようにする。横方向エッチング後には、中央の円筒形井戸１３０４の壁部は、Ｓｉ３Ｎ４１４０２〜１４０５と、金属１４０６〜１４０９とを交互に配置された環状体を含むことに留意されたい。その後、３金属層電界デバイスの最終的なステップにおいて、スピント型電界エミッタチップが、中央のアパーチャを介して、スパッターにより堆積され、完成した電界エミッタチップが形成される。図１４Ｂは、最終的なスピント型先端構造体電界エミッタチップの電界エミッタチップを示す。一実施形態では、スピント型先端構造体（スピント型電界エミッタチップ）１４１０は、モリブデンとニッケルの合金から構成されるが、２つの別の実施形態では、モリブデンとタングステンを用いることもできる。電界先端構造体の円錐形状は、スパッター条件を注意深く制御することにより生成される。スピント型先端構造体１４１０は、薄膜抵抗性加熱層５０２の上側にある中央の円筒形井戸１３０４内の中央に配置される。
【００２４】
図１４Ｂに示す３金属層デバイスの完成後に、上記のＳｉＯ２、Ｓｉ３Ｎ４および金属層の堆積およびエッチングステップを繰り返すことにより、さらに他の誘電体および金属層を追加することができる。図１５は、ＴＥＯＳ堆積を用いて、第３の金属層上に次のＳｉＯ２層を被着した様子を示す。ＴＥＯＳ堆積は、第３の金属層１５０２内にエッチングされたアパーチャを充填し、結果として、第２の金属層内にエッチングされたアパーチャのエッジ１５０４に沿って、かつ電界エミッタチップ１５０６の表面上にＳｉＯ２が堆積されることに留意されたい。追加のＳｉ３Ｎ４、金属およびＳｉＯ２層を、上記のステップによって追加して、４金属層電界エミッタデバイスまたは５金属層電界エミッタデバイスを形成することができる。図１６は、上記の手順によって形成され、完成した５金属層電界エミッタデバイスを示す。図１５に示すアパーチャ内および電界エミッタチップ上のＳｉＯ２堆積物は、最終的なＢＯＥウエットエッチング中に除去されることに留意されたい。５金属層電界エミッタデバイスでは、上側の２つの金属層１６０２および１６０４を、直交ビーム誘導要素として用いて、電界エミッタチップによって放出される電子ビームを、ターゲットの陰極（図１の１１８）上の種々の位置に向けることができる。第４および第５の金属層は、２つの軸において電子を偏向させるために直交して配列されたスロットでパターニングすることができる。
【００２５】
シリコンベース電界エミッタチップは、電界エミッタチップの規則的なアレイまたは格子としてマイクロチップ製造技術によって微細加工することができる。電界エミッタチップのアレイの用途には、コンピュータ表示装置がある。図１７は、電界エミッタチップアレイに基づくコンピュータ表示装置を示す。シリコンベース電界エミッタチップのアレイ１７０２は、陰極ベースプレート１７０６の表面上に配列されたエミッタ（放出器）１７０４に埋め込まれ、化学的蛍光体（化学的燐光体）をコーティングされたフェースプレートの陽極１７０８に向けて加速された電子を放出するために、選択的に電圧を印加することにより制御される。放出された電子が蛍光体上に衝突すると、光が生成される。このような用途では、シリコンベースの個々の電界エミッタチップは、数百オングストロームオーダーの先端部半径を有し、約５０Ｖの電界強度が加えられると、１エミッタチップ当たり約１０ｎＡの電流を放出する。
【００２６】
シリコンベースの電界エミッタチップは、種々のタイプの超高密度の電子データ記憶デバイスにも使用される。図１８は、相変化型記憶媒体を用いる超高密度電気機械式メモリを示す。超高密度電気機械式メモリは、シリコンベースの電界エミッタチップアレイ１８０４が取り付けられた気密筐体１８０２を備え、電界エミッタチップは、図１８において垂直な方向、すなわち、シリコンベースの電界エミッタチップアレイ１８０４の下部面（図１８では隠れて見えない）に対して垂直な方向に向けられている。相変化型記憶媒体１８０６は、電界エミッタチップアレイの下に配置され、超小型原動機１８０８に移動可能に取り付けられる。この原動機は、電界エミッタチップアレイ１８０４に対して相変化型記憶媒体１８０６を正確に位置付けるために、外部で生成された信号によって電子制御される。相変化型記憶媒体１８０６の表面の小さく、規則的に隔置された領域は、メモリの２進ビットを表しており、相変化型記憶媒体１８０６の２つの異なる固体状態、すなわち相の各々は、２つの異なる２進値の各々を表す。電界エミッタチップから放出される比較的強い電子ビームを用いて、１ビットに相当する相変化型記憶媒体１８０６の表面の領域を短時間加熱し、下にある相変化型記憶媒体の表面を融解することができる。融解された相変化型記憶媒体は、電子ビームの強度を比較的緩やかに低下させることにより、比較的ゆっくりと冷却して結晶質相を形成することができるか、あるいは融解された相変化型記憶媒体を短時間に冷却、すなわち急冷して非晶質相（またはアモルファス相）を生成することができる。電界エミッタチップから相変化型記憶媒体の表面の領域上に向けて比較的低い強度の電子ビームを送り、その領域からの二次電子放出または後方散乱する電子を測定することにより、相変化型記憶媒体の表面のその領域の相を電子的に検出することができる。二次電子放出あるいは電子の後方散乱の程度は、その領域内の相変化型記憶媒体の相に依存する。気体分子が、放出される電子ビームと衝突しないように、気密筐体１８０２内は部分的に真空に保持される。
【００２７】
本発明を特定の実施形態に関して説明したが、本発明はその特定の実施形態に限定されるものではない。本発明の思想の範囲内にある変更形態は、当業者には明らであろう。たとえば、既に説明したように、スピント型電界エミッタデバイスは、上述した種々のステップにおいて用いられるフォトリソグラフィーパターンマスクと、イオンビームフラックスと、電界エミッタデバイスの製造中に種々の金属および誘電体層がさらされる化学溶液およびプラズマの組成およびそのさらされる時間とに応じて、異なる形状、サイズおよび幾何学的構造で製造することができる。異方性および等方性エッチングステップならびに層堆積のために、多種多様な技術を用いることができる。誘電体の単層または二層構造と交互に配置される任意の数の金属層を有するスピント型電界エミッタデバイスを、上記のステップをそのまま拡張することにより製造することができる。
【００２８】
以上の説明は、解説を目的としており、本発明を十分に理解できるように特定の専門用語を用いた。しかしながら、本発明を実施するために、特定の細部は必ずしも必要ではないということは当業者には明らかであろう。本発明の特定の実施形態についての上記説明は、例示および解説を目的として行ったものである。それらは、本発明を網羅することや、本発明を開示した形態そのままのものに限定することを意図するものではない。上記の教示に鑑みて、多くの修正び変形が可能であることは明かである。本発明の原理およびその実際の用途を最もわかりやすく説明し、それにより当業者が、意図する特定の用途に適するように、本発明及び種々の実施形態を種々の修正形態と共に最良に利用できるようにするために、いくつかの実施形態を図示し説明した。本発明の範囲は、特許請求の範囲およびその等価物によって画定されるべきものである。
【００２９】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．改良型電子電界放出スピント型先端構造体（１４１０）であって、
基板（２０２）と、
金属製電界エミッタチップが添着される基板上にある金属相互接続部（４０２）と、
連続して配置される誘電体層（１４０２〜１４０５）および金属層（１４０６〜１４０９）
とを備え、
前記各誘電体層は第１の誘電体下側層と、第２の誘電体上側層とを含み、前記各誘電体層は第１の水平方向寸法を有する誘電体アパーチャを有し、該誘電体アパーチャは第２の誘電体垂直壁部と第２の誘電体カラー（collar）とを有し、前記各金属層は前記第１の水平方向寸法より小さい第２の水平方向寸法を有する金属アパーチャを有し、前記金属層は前記アパーチャ付近でより厚く、かつ、前記金属層は第２の誘電体上層の上側にある場所でより薄く、前記誘電体アパーチャと前記金属アパーチャとは前記金属製電界エミッタチップと同軸をなすことからなる、改良型電子電界放出スピント型先端構造体。
２．前記基板と前記電界エミッタチップとの間に抵抗性加熱層（５０２）をさらに備え、該抵抗性加熱層内に電流が流れるときに、前記金属製電界エミッタチップが加熱されるようにする、上項１に記載の改良型電子電界放出スピント型先端構造体。
３．２つの連続して配置される誘電体層と金属層とを備え、第１の金属層（１４０８、１４０９）は電子抽出陽極として機能し、第２の金属層（１４０６、１４０７）は集束レンズ陰極として機能する、上項１に記載の改良型電子電界放出スピント型先端構造体。
４．３つの連続して配置される誘電体層と金属層とを備え、２つの金属層（１４０６〜１４０９）はそれぞれ電子抽出陽極および集束レンズ陰極として機能し、第３の金属層（１６０２）は前記金属製電界エミッタチップから放出される電子の方向を制御するように機能する、上項１に記載の改良型電子電界放出スピント型先端構造体。
５．４つの連続して配置される誘電体層と金属層とを備え、第１の２つの金属層（１４０６〜１４０９）はそれぞれ電子抽出陽極および集束レンズ陰極として機能し、第２の２つの金属層（１５０２、１６０４）は前記金属製電界エミッタチップから放出される電子の方向を制御するように機能する、上項１に記載の改良型電子電界放出スピント型先端構造体。
６．前記第１の誘電体はＳｉＯ２であり、前記第２の誘電体はＳｉ３Ｎ４である、上項１に記載の改良型電子電界放出スピント型先端構造体。
７．改良型電子電界放出スピント型先端構造体を微細加工するための方法であって、
基板（２０２）を配設するステップと、
前記基板上に第１の金属層（３０２）を堆積し、該第１の金属層をパターン形成して、前記基板上に相互接続部（４０２）を形成するステップと、
前記相互接続部および前記基板の上側に、複数の誘電体二層構造（１４０２〜１４０５）／金属層（１４０６〜１４０９、１６０２、１６０４）を形成するステップと、
該複数の誘電体二層構造／金属層を等方性エッチングして、円筒形の井戸を形成するステップと、
前記配線の表面上にある前記円筒形井戸の基部に、金属製電界エミッタチップ（１４１０）を堆積するステップ
を含む、方法。
８．前記複数の誘電体二層構造／金属層を形成する前に、前記基板および前記相互接続部上に薄膜抵抗性加熱層（５０２）が堆積される、上項７に記載の方法。
９．前記基板（２０２）は、ＳｉＯ２表面層を有するケイ素（またはシリコン）である、上項７に記載の方法。
１０．誘電体二層構造（１４０２〜１４０５）は、ＳｉＯ２下側層と、Ｓｉ３Ｎ４上側層とを含む、上項７に記載の方法。
【００３０】
本発明は、改良されたスピント型電界エミッタチップ(1410)と、この電界エミッタを製造するための方法に関する。電界エミッタチップを先鋭化し、かつ、電界エミッタチップの表面から吸収された汚染物質を除去するために、薄膜抵抗性加熱素子(502)を電界エミッタチップの下方に配置して電界エミッタチップの抵抗性加熱を可能にする。改善された電界放出デバイスの金属層(1406〜1409、1602、1604）は、比較的厚い誘電体２重層(1402〜1405)によって分離される。この金属層の厚みは、電界エミッタチップが堆積される円筒形井戸の近くでより厚くなっている。誘電体材料は、導電性の汚染物質の蓄積、及び、金属層間の短絡の可能性を低減するために、電界エミッタチップが堆積される円筒形のアパーチャ（開口部）から後退させられる。
【００３１】
【発明の効果】
本発明によれば、汚染物質の影響等を低減して、最適な性能を維持することが可能な電界エミッタチップが提供される。
【図面の簡単な説明】
【図１】シリコンベースの電界エミッタチップの構成および動作の原理を示す図である。
【図２】Ａは１つまたは複数のスピント先端構造体が製造される初期基板の断面図であり、Ｂは初期基板の斜視図である。
【図３】Ａは改良型電界エミッタチップの製造の第１のステップの断面図であり、Ｂはその第１のステップの斜視図である。
【図４】フォトリソグラフィーを用いたエッチングステップ後の基板の表面上の第１の金属相互接続部を示す図である。
【図５】薄膜抵抗性加熱層を被着した後の初期の電界エミッタチップを示す図である。
【図６】薄膜抵抗性加熱層のエッチング後の初期の電界エミッタチップを示す図である。
【図７】Ａは薄膜抵抗性加熱層および基板上に堆積されるＳｉＯ２誘電体層の断面図であり、Ｂは斜視図である。
【図８】エッチングステップによって形成される円筒形スロットを示す図である。
【図９】ＡはＳｉＯ２層上にＳｉ３Ｎ４層を堆積した後の初期の電界エミッタデバイスの断面図であり、Ｂは斜視図である。
【図１０】ＡはＳｉ３Ｎ４層を堆積し、エッチングした後の初期の電界放出デバイスの断面図であり、Ｂは第２の金属層を堆積した後の初期の電界放出デバイスを示す図である。
【図１１】Ａは第２のＳｉＯ２層を堆積した状態の図であり、Ｂは第２のＳｉＯ２層をパターニングし、エッチングした後の初期の電界放出デバイスを示す図である。
【図１２】Ａは第２のＳｉ３Ｎ４層を堆積した後の初期の電界放出デバイスを示す図であり、Ｂは第２のＳｉ３Ｎ４層をパターニングし、エッチングした後の初期の電界放出デバイスを示す図である。
【図１３】Ａは第３の金属層を堆積した後の初期の電界放出デバイスを示す図であり、Ｂは第３の金属層と、第２の酸化物層と、第２の金属層と、第１の酸化物層とをパターニングおよびエッチングして、最終的な中央の円筒形の井戸を形成した直後の電界放出デバイスを示す図である。
【図１４】Ａは横方向にエッチングした後の初期の電界エミッタチップを示す図であり、Ｂは最終的なスピント型電界エミッタチップを示す図である。
【図１５】ＴＥＯＳ堆積を用いて、第３の金属層上に次のＳｉＯ２層を被着することを示す図である。
【図１６】上記の手順によって製造される、完成した５金属層電界放出デバイスを示す図である。
【図１７】電界エミッタチップアレイを用いたコンピュータ表示装置を示す図である。
【図１８】相変化型記憶媒体を用いた超高密度電気機械式メモリを示す図である。
【符号の説明】
２０２    基板
４０２    金属相互接続部
５０２    薄膜抵抗性加熱層
１４０２〜１４０５  誘電体層
１４０６〜１４０９
１４１０  スピント型電界エミッタチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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