(57)【特許請求の範囲】
【請求項１】
複数の設定値記録用メモリのいずれかに設定値が記録されることにより当該設定値に基づいて画像データをデータ処理して表示装置に表示させるための表示用データを生成するデータ処理部を有する画像データ処理用デバイスと、当該画像データ処理用デバイスを制御する表示制御部とを備えた表示制御装置であって、
前記画像データ処理用デバイスは、前記データ処理の実行パターン毎に前記設定値を記録すべき前記設定値記録用メモリについてのメモリアドレスをそれぞれ特定するための複数のアドレスパターンを含んで構成されたアドレスパターン情報が記録されるアドレスパターン情報記録用メモリと、前記設定値記録用メモリに記録すべき前記設定値のデータアドレスを指定するデータアドレス情報が記録されるデータアドレス情報記録用メモリと、前記設定値を記録すべき設定値記録用メモリについての前記メモリアドレスを含む前記アドレスパターンを前記アドレスパターン情報記録用メモリに記録されている前記複数のアドレスパターンから指定するアドレスパターン指定情報が記録されるアドレスパターン指定情報記録用メモリとを有する設定値記録部を備え、
当該設定値記録部は、前記表示制御部によって、前記アドレスパターン情報記録用メモリに前記アドレスパターン情報が記録されると共に、前記データアドレス情報記録用メモリに所定の前記データアドレス情報が記録され、かつ前記アドレスパターン指定情報記録用メモリに所定の前記アドレスパターン指定情報が記録されることにより、記録された前記所定のデータアドレス情報によって指定された前記データアドレスの前記設定値を読み出すと共に、記録された前記所定のアドレスパターン指定情報によって指定された前記アドレスパターンに基づいて特定される前記メモリアドレスの前記設定値記録用メモリに当該読み出した設定値を記録する表示制御装置。
【請求項２】
前記アドレスパターン情報は、前記アドレスパターン指定情報によって所定の前記アドレスパターンを指定するための指定用番号が前記各アドレスパターンにそれぞれ付与されて構成され、前記設定値記録部は、前記アドレスパターン指定情報記録用メモリに前記アドレスパターン指定情報としての前記指定用番号が記録されることにより当該指定用番号によって指定された前記アドレスパターンに基づいて特定される前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する請求項１記載の表示制御装置。
【請求項３】
前記アドレスパターン情報は、前記実行パターン毎に前記設定値を記録すべき複数の前記設定値記録用メモリにおけるそれぞれの前記メモリアドレスを一組として予め規定された複数組の組合せパターンを前記複数のアドレスパターンとして含んで構成され、前記アドレスパターン指定情報記録用メモリは、所定の前記組合せパターンを指定するための組合せパターン指定情報を前記アドレスパターン指定情報として記録可能に構成され、前記設定値記録部は、前記アドレスパターン指定情報記録用メモリに所定の前記組合せパターン指定情報が記録されることにより、当該記録された組合せパターン指定情報によって指定された前記組合せパターンに属する前記各メモリアドレスの前記設定値記録用メモリに前記読み出した設定値をそれぞれ記録する請求項１または２記載の表示制御装置。
【請求項４】
前記アドレスパターン情報記録用メモリは、前記各組合せパターンにそれぞれ属する前記複数のメモリアドレスにおいて共通する上位Ｎビット（Ｎは自然数）のアドレスデータと、当該複数のメモリアドレスにおける前記Ｎビットのアドレスデータを除く下位Ｍビット（Ｍは自然数）のアドレスデータとを一組の前記組合せパターンとして記録する請求項３記載の表示制御装置。
【請求項５】
前記アドレスパターン情報は、前記各組合せパターンにそれぞれ属する前記複数のメモリアドレスのうち前記設定値を記録すべき前記設定値記録用メモリについての前記メモリアドレスとして有効な前記メモリアドレスを指定するための有効アドレス指定情報を含んで構成され、前記設定値記録部は、前記有効アドレス指定情報に基づいて前記各メモリアドレスが有効であるか否かを判別しつつ前記設定値を記録する判別記録モード動作時に、前記有効アドレス指定情報に基づいて有効と判別した前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する請求項３または４記載の表示制御装置。
【請求項６】
前記アドレスパターン情報は、前記有効なメモリアドレスが前記一組の組合せパターンにおける上位ビット側に連続して記録されると共に、当該一組の組合せパターンにおいて有効な前記メモリアドレスの数を示す有効アドレス数情報を前記有効アドレス指定情報として記録可能に構成され、前記設定値記録部は、前記判別記録モード動作時に、前記有効アドレス数情報に基づいて有効と判別した前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する請求項５記載の表示制御装置。
【請求項７】
前記アドレスパターン情報は、そのアドレスパターンに連続する前記アドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を連続して実行するか否かを示す連続実行情報を含んで構成され、前記設定値記録部は、前記アドレスパターン指定情報によって指定された前記アドレスパターンに前記設定値の記録を連続して実行する旨の前記連続実行情報が記録されているときに、当該指定されたアドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を実行した後に、そのアドレスパターンに連続する前記アドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を連続して実行する請求項１〜６のいずれかに記載の表示制御装置。
【請求項８】
前記データ処理部は、互いに異なる処理内容の前記データ処理を個別的に実行する複数のデータ処理ブロックを含んで構成され、前記設定値記録用メモリは、前記複数のデータ処理ブロックについての前記設定値をそれぞれ記憶する複数の記憶領域を備えている請求項１〜７のいずれかに記載の表示制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録された設定値に基づいて画像データをデータ処理する画像データ処理用デバイスを備えた表示制御装置に関するものである。
【０００２】
【従来の技術】
例えば、パチンコ台などの遊技機には、各種表示画面を表示させるための表示ユニットが搭載されている。例えば、図１０に示す表示ユニットＵ５１は、表示画面を表示する表示装置２と、表示装置２に表示画面を表示させるための画像信号Ｓを生成する表示制御装置５１とを備えている。表示制御装置５１は、図外のデータ転送用メモリを介して装置外部から転送される画像データに対して所定のデータ処理を実行することにより画像信号Ｓを生成するＶＤＰ（Video Digital Processor ＝画像データ処理用デバイス）５３と、ＶＤＰ５３の動作を制御するための設定値Ｓｒおよびその設定値Ｓｒを記録すべき設定値記録用レジスタＲ１１〜Ｒ４Ｌ（図１１参照）のメモリアドレスを一組として記録された複数のレコードからなる表示手順データを記録するＲＯＭ５５と、ＶＤＰ５３のデータ処理を制御するＣＰＵ（表示制御部）５６と、ＣＰＵ５６の演算結果を一時的に記憶するＲＡＭ５７と、ＣＰＵ５６の動作プログラムを記憶するＲＯＭ５８とを備えている。この場合、図１１に示すように、ＶＤＰ５３は、データ圧縮された状態で転送される画像データをデコード（伸張）させるＤＥＣ処理ブロック１１と、回転描画処理を実行するＺ処理ブロック１２と、各データ処理ブロックによってデータ処理された画像データに対して拡大処理、縮小処理およびマスク処理などを実行すると共に処理した画像データを合成することによって表示装置２に表示させる表示画面を仮想的に描画して画像信号Ｓを生成するＢＩＴＢＬＴ処理ブロック１３と、動画データに対するデータ処理を実行するＭＭＣ処理ブロック１４とを備えている（以下、区別しないときには「データ処理ブロック」ともいう）。また、このＶＤＰ５３は、各データ処理ブロック毎にそれぞれ対応して配設された設定値記録用レジスタＲ１１〜Ｒ４Ｌ（Ｌは自然数。以下、区別しないときには「設定値記録用レジスタＲ」ともいう）を備えている。
【０００３】
このＶＤＰ５３では、設定値記録用レジスタＲに所定の設定値Ｓｒが記録されることにより、その設定値記録用レジスタＲに対応するデータ処理ブロックが設定値Ｓｒに基づく各種のデータ処理を個別的に実行する。具体的には、まず、ＣＰＵ５６が、表示手順データにおけるレコード１のデータ（設定値Ｓｒおよびその設定値Ｓｒを記録すべきメモリアドレス）をＲＯＭ５５から読み出す。次に、ＣＰＵ５６は、読み出した設定値Ｓｒを対応するメモリアドレスの設定値記録用レジスタＲに記録する。これに応じて、設定値Ｓｒが記録された設定値記録用レジスタＲに対応するデータ処理ブロックが、設定値Ｓｒに基づくデータ処理を実行する。この際に、各データ処理ブロックは、実行中のデータ処理が完了したときに、データ処理が完了した旨の報知信号ＩをＣＰＵ５６に出力する。一方、ＣＰＵ５６は、表示手順データにおけるレコード２のデータをＲＯＭ５５から読み出す。次に、報知信号Ｉを受信したときに、ＣＰＵ５６は、読み出した設定値Ｓｒを対応するメモリアドレスの設定値記録用レジスタＲに記録する。これにより、その設定値記録用レジスタＲに対応するデータ処理ブロックによって設定値Ｓｒに基づくデータ処理が実行される。このように、ＣＰＵ５６による設定値記録用レジスタＲへの設定値Ｓｒの記録と、各データ処理ブロックによる設定値Ｓｒに基づくデータ処理とが繰り返して実行されることにより、ＢＩＴＢＬＴ処理ブロック１３によって描画された表示画面に基づいて画像信号Ｓが生成されて、その画像信号Ｓに基づく表示画面が表示装置２に順次表示される。
【０００４】
【発明が解決しようとする課題】
ところが、従来の表示制御装置５１には、以下の問題点がある。すなわち、従来の表示制御装置５１では、ＣＰＵ５６によって記録された設定値Ｓｒに基づいてＶＤＰ５３の各データ処理ブロックが各種データ処理を実行することにより表示装置２に表示画面を表示させている。この場合、今日の遊技機では、複数の画像を重ね合わせた複雑な表示画面を表示装置２に表示させている。このため、一つの表示画面についての画像信号Ｓを生成するためには、各データ処理ブロックによって各種データ処理を繰り返して実行する必要がある。この場合、データ処理デバイス（ＶＤＰ５３など）を総括的に制御するＣＰＵ５６などの制御用プロセッサは、一般的に、ＲＯＭ５５などのメモリに対するアクセス速度が比較的遅いことが知られている。このため、複雑かつ高速なデータ処理を要する表示画面を表示させる際には、ＣＰＵ５６による設定値Ｓｒの読み出しが間に合わないことがある。かかる場合には、ＶＤＰ５３の各データ処理ブロックによるデータ処理が不完全となる結果、表示画面の一部または表示画面全体を表示させることができなくなるという問題点がある。また、設定値記録用レジスタＲに対する設定値Ｓｒの記録時には、ＣＰＵ５６が他の制御処理を一時的に中断する必要がある。このため、ＣＰＵ５６が設定値Ｓｒの読み出しに長時間を要することに起因して、表示制御装置５１全体としての処理効率が低下するという問題点もある。
【０００５】
さらに、従来の表示制御装置５１では、設定値Ｓｒを記録すべきメモリアドレスを各設定値Ｓｒ，Ｓｒ・・毎に個別的に記録した表示手順データをＲＯＭ５５に記録しておく必要がある。このため、大量の設定値Ｓｒ，Ｓｒ・・および対応する大量のメモリアドレスからなる表示手順データを記録するために大容量のＲＯＭ５５が必要となる結果、表示制御装置５１の製造コストが高騰しているという問題点がある。この場合、例えば、ＤＥＣ処理ブロック１１に一連のデータ処理を実行させるための各設定値Ｓｒ，Ｓｒ・・は、設定値記録用レジスタＲ１１〜Ｒ１Ｌに記録されるべき設定値Ｓｒ，Ｓｒ・・が連続して記録されることが多い。この際に、設定値記録用レジスタＲ１１〜Ｒ１Ｌのそれぞれのメモリアドレスは、その上位ビット側のアドレスが同一のアドレスデータとなる。このため、従来の表示制御装置５１では、表示手順データ内に記録されるメモリアドレスの上位ビット側のアドレスデータが重複することに起因して表示手順データのデータ容量が増大する結果、この表示手順データを記録するために大容量のＲＯＭ５５が必要となるという問題点もある。
【０００６】
また、従来の表示制御装置５１では、ＣＰＵ５６が表示手順データのレコード１から順に読み出してその設定値Ｓｒを設定値記録用レジスタＲに記録するため、ＶＤＰ５３に同一のデータ処理を繰り返し実行させる際にも、同一の設定値Ｓｒ，Ｓｒ・・を連続するレコードに繰り返して記録しておく必要がある。このため、表示手順データにおいて連続するレコードに、同一の設定値Ｓｒおよび同一のメモリアドレスが重複して記録されることに起因して、表示手順データのデータ容量が増大する結果、大容量のＲＯＭ５５が必要となるという問題点もある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、表示制御装置全体としての処理効率を向上させつつ表示画面を確実かつ正確に表示させることが可能な表示制御装置を提供することを主目的とする。また、表示手順データなどを記憶するための記憶媒体（メモリ）の少容量化を図り得る表示制御装置を提供することを他の目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成すべく本発明の表示制御装置は、複数の設定値記録用メモリのいずれかに設定値が記録されることにより当該設定値に基づいて画像データをデータ処理して表示装置に表示させるための表示用データを生成するデータ処理部を有する画像データ処理用デバイスと、当該画像データ処理用デバイスを制御する表示制御部とを備えた表示制御装置であって、前記画像データ処理用デバイスは、前記データ処理の実行パターン毎に前記設定値を記録すべき前記設定値記録用メモリについてのメモリアドレスをそれぞれ特定するための複数のアドレスパターンを含んで構成されたアドレスパターン情報が記録されるアドレスパターン情報記録用メモリと、前記設定値記録用メモリに記録すべき前記設定値のデータアドレスを指定するデータアドレス情報が記録されるデータアドレス情報記録用メモリと、前記設定値を記録すべき設定値記録用メモリについての前記メモリアドレスを含む前記アドレスパターンを前記アドレスパターン情報記録用メモリに記録されている前記複数のアドレスパターンから指定するアドレスパターン指定情報が記録されるアドレスパターン指定情報記録用メモリとを有する設定値記録部を備え、当該設定値記録部は、前記表示制御部によって、前記アドレスパターン情報記録用メモリに前記アドレスパターン情報が記録されると共に、前記データアドレス情報記録用メモリに所定の前記データアドレス情報が記録され、かつ前記アドレスパターン指定情報記録用メモリに所定の前記アドレスパターン指定情報が記録されることにより、記録された前記所定のデータアドレス情報によって指定された前記データアドレスの前記設定値を読み出すと共に、記録された前記所定のアドレスパターン指定情報によって指定された前記アドレスパターンに基づいて特定される前記メモリアドレスの前記設定値記録用メモリに当該読み出した設定値を記録する。
【０００９】
また、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報は、前記アドレスパターン指定情報によって所定の前記アドレスパターンを指定するための指定用番号が前記各アドレスパターンにそれぞれ付与されて構成され、前記設定値記録部は、前記アドレスパターン指定情報記録用メモリに前記アドレスパターン指定情報としての前記指定用番号が記録されることにより当該指定用番号によって指定された前記アドレスパターンに基づいて特定される前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する。
【００１０】
さらに、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報は、前記実行パターン毎に前記設定値を記録すべき複数の前記設定値記録用メモリにおけるそれぞれの前記メモリアドレスを一組として予め規定された複数組の組合せパターンを前記複数のアドレスパターンとして含んで構成され、前記アドレスパターン指定情報記録用メモリは、所定の前記組合せパターンを指定するための組合せパターン指定情報を前記アドレスパターン指定情報として記録可能に構成され、前記設定値記録部は、前記アドレスパターン指定情報記録用メモリに所定の前記組合せパターン指定情報が記録されることにより、当該記録された組合せパターン指定情報によって指定された前記組合せパターンに属する前記各メモリアドレスの前記設定値記録用メモリに前記読み出した設定値をそれぞれ記録する。
【００１１】
また、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報記録用メモリは、前記各組合せパターンにそれぞれ属する前記複数のメモリアドレスにおいて共通する上位Ｎビット（Ｎは自然数）のアドレスデータと、当該複数のメモリアドレスにおける前記Ｎビットのアドレスデータを除く下位Ｍビット（Ｍは自然数）のアドレスデータとを一組の前記組合せパターンとして記録する。
【００１２】
さらに、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報は、前記各組合せパターンにそれぞれ属する前記複数のメモリアドレスのうち前記設定値を記録すべき前記設定値記録用メモリについての前記メモリアドレスとして有効な前記メモリアドレスを指定するための有効アドレス指定情報を含んで構成され、前記設定値記録部は、前記有効アドレス指定情報に基づいて前記各メモリアドレスが有効であるか否かを判別しつつ前記設定値を記録する判別記録モード動作時に、前記有効アドレス指定情報に基づいて有効と判別した前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する。
【００１３】
また、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報は、前記有効なメモリアドレスが前記一組の組合せパターンにおける上位ビット側に連続して記録されると共に、当該一組の組合せパターンにおいて有効な前記メモリアドレスの数を示す有効アドレス数情報を前記有効アドレス指定情報として記録可能に構成され、前記設定値記録部は、前記判別記録モード動作時に、前記有効アドレス数情報に基づいて有効と判別した前記メモリアドレスの前記設定値記録用メモリに前記読み出した設定値を記録する。
【００１４】
さらに、本発明の表示制御装置は、上記の表示制御装置において、前記アドレスパターン情報は、そのアドレスパターンに連続する前記アドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を連続して実行するか否かを示す連続実行情報を含んで構成され、前記設定値記録部は、前記アドレスパターン指定情報によって指定された前記アドレスパターンに前記設定値の記録を連続して実行する旨の前記連続実行情報が記録されているときに、当該指定されたアドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を実行した後に、そのアドレスパターンに連続する前記アドレスパターンによって特定される前記メモリアドレスの前記設定値記録用メモリに対する前記設定値の記録を連続して実行する。
【００１５】
また、本発明の表示制御装置は、上記の表示制御装置において、前記データ処理部は、互いに異なる処理内容の前記データ処理を個別的に実行する複数のデータ処理ブロックを含んで構成され、前記設定値記録用メモリは、前記複数のデータ処理ブロックについての前記設定値をそれぞれ記憶する複数の記憶領域を備えている。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る表示制御装置の好適な実施の形態について説明する。なお、従来の表示ユニットＵ５１と共通する構成要素については同一の符号を付して重複した説明を省略する。
【００１７】
最初に、表示ユニットＵ１の構成について、図面を参照して説明する。
【００１８】
表示ユニットＵ１は、パチンコ台などの遊技機に搭載されて各種表示画面を表示するためのユニットであって、図１に示すように、表示制御装置１および表示装置２を備えている。表示制御装置１は、図外のデータ転送用メモリを介して転送される画像データに対して所定のデータ処理を実行することにより、表示装置２に表示画面を表示させるための画像信号（表示用データ）Ｓを生成する。この表示制御装置１は、ＶＤＰ３、ＲＯＭ４、ＲＯＭ５、ＣＰＵ６、ＲＡＭ７およびＲＯＭ８を備えている。この場合、ＲＯＭ４，５は、一例としてリムーバブルメモリで構成され、表示制御装置１に対して取り外し可能に装着されている。
【００１９】
ＶＤＰ３は、本発明における画像データ処理用デバイスに相当し、図２に示すように、データ処理部３ａおよび設定値ダウンロード部３ｂを備えている。データ処理部３ａは、本発明におけるデータ処理ブロックにそれぞれ相当するＤＥＣ処理ブロック１１、Ｚ処理ブロック１２、ＢＩＴＢＬＴ処理ブロック１３およびＭＭＣ処理ブロック１４を備えると共に、これらの各データ処理ブロック毎に配設された設定値記録用レジスタＲ１１〜Ｒ４Ｌを備えている。この場合、設定値記録用レジスタＲ１１〜Ｒ４Ｌ（以下、区別しないときには「設定値記録用レジスタＲ」ともいう）は、本発明における記憶領域に相当し、これらによって本発明における設定値記録用メモリが構成されている。また、設定値記録用レジスタＲ１１〜Ｒ１ＬにはＤＥＣ処理ブロック１１を動作させるための設定値Ｓｒが記録され、設定値記録用レジスタＲ２１〜Ｒ２ＬにはＺ処理ブロック１２を動作させるための設定値Ｓｒが記録され、設定値記録用レジスタＲ３１〜Ｒ３ＬにはＢＩＴＢＬＴ処理ブロック１３を動作させるための設定値Ｓｒが記録され、設定値記録用レジスタＲ４１〜Ｒ４ＬにはＭＭＣ処理ブロック１４を動作させるための設定値Ｓｒが記録される。この場合、各設定値記録用レジスタＲのメモリアドレスは、後述するように、例えば１１ビットで特定される。なお、各データ処理ブロックは、従来の表示制御装置５１と同一に構成されているるため、その詳細な説明を省略する。
【００２０】
設定値ダウンロード部３ｂは、本発明における設定値記録部に相当し、アドレスパターン記録用レジスタＲ１、パターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３を備えている。この設定値ダウンロード部３ｂは、後述するように、ＣＰＵ６によってアドレスパターン記録用レジスタＲ１、パターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３に所定のデータが記録されることにより、ＲＯＭ４に記録されている設定値データＤｓ（図７参照）から所定の設定値Ｓｒを読み出すと共に、読み出した設定値Ｓｒをデータ処理部３ａの対応する各設定値記録用レジスタＲに記録する。なお、ＶＤＰ３は、実際には、設定値Ｓｒの読み出しを開始する旨を指示する開始指示コマンドが記録されるレジスタを備え、このレジスタにＣＰＵ６によって開始指示コマンドが記録されることにより、設定値ダウンロード部３ｂが設定値Ｓｒの読み出しを開始する。本発明の実施の形態では、本発明についての理解を容易とするために、このレジスタおよび開始指示コマンドの記録についての説明を省略する。
【００２１】
アドレスパターン記録用レジスタＲ１は、本発明におけるアドレスパターン情報記録用メモリに相当し、図３に示すように、記録領域Ｒ１ａ００〜Ｒ１ｇ７Ｆの８９６区画（７（ａ〜ｇ）×１２８（００〜７Ｆ））の記録領域を備えている。以下、アドレスパターン記録用レジスタＲ１内の各記録領域を「ａ（〜ｇ）列の記録領域」、「００（〜７Ｆ）行の記録領域」ともいう。このアドレスパターン記録用レジスタＲ１には、図４に示すパターンデータＤｐがＣＰＵ６によって記録される。この場合、パターンデータＤｐは、本発明におけるアドレスパターン情報に相当し、アドレスパターンＰａ００〜Ｐａ７Ｆの１２８組のデータで構成されている。また、各アドレスパターンＰａ００〜Ｐａ７Ｆ（以下、区別しないときには「アドレスパターンＰａ」ともいう）は、それぞれ本発明における組合せパターンに相当し、設定値Ｓｒ，Ｓｒ・・を記録すべき４つの設定値記録用レジスタＲ，Ｒ・・のメモリアドレス、本発明における有効アドレス数情報、および本発明における連続実行情報で構成されている。なお、各アドレスパターンＰａには、ＣＰＵ６によるアドレスパターン記録用レジスタＲ１へのパターンデータＤｐの記録に際して、各アドレスパターンＰａを記録すべき記録領域のメモリアドレス（Ａ００ｈ〜ＢＦＣｈ。記録先アドレス）がそれぞれ対応して記録されている。
【００２２】
一方、図３に示すように、アドレスパターン記録用レジスタＲ１の００〜７Ｆ行の各記録領域には、ＣＰＵ６によるアドレスパターンＰａの記録時に使用するアドレス（Ａ００ｈ〜ＢＦＣｈ）が付与されると共に、各行の記録領域に記録されたアドレスパターンＰａを特定するためのパターン番号（００〜７Ｆ）が付与されている。また、ａ列の各記録領域には、設定値Ｓｒを記録すべき４つの設定値記録用レジスタＲ，Ｒ・・のそれぞれのメモリアドレスにおいて共通する上位Ｎビット（この場合、例えば５ビット）のアドレスデータ（ＵＡｄ−００〜ＵＡｄ−７Ｆ）が記録される。さらに、ｂ〜ｅ列の各記録領域には、上記４つの設定値記録用レジスタＲ，Ｒ・・のそれぞれのメモリアドレスにおいて互いに相違する下位Ｍビット（この場合、例えば６ビット）のアドレスデータ（ＬＡｄ１−００〜ＬＡｄ４−７Ｆ）がそれぞれ記録される。この場合、設定値ダウンロード部３ｂは、ａ列の各記録領域に記録されたアドレスデータ（上位５ビット）を共通的に使用し、このアドレスデータに同一行のｂ〜ｅ列の各記録領域に記録されたアドレスデータ（下位６ビット）をそれぞれ連結することで、４つの各設定値記録用レジスタＲの各メモリアドレス（各１１ビット）を特定する。
【００２３】
ｆ列の各記録領域には、ａ〜ｅ列の各記録領域に記録されたアドレスデータに基づいて特定される４つのメモリアドレスのうち、上位側から幾つのメモリアドレスを有効とするかを示す有効アドレス数情報が記録される。具体的には、ｆ列の各記録領域に例えば「００」が記録されている場合には、ａ列の記録領域に記録されたアドレスデータと、ｂ列の記録領域に記録されたアドレスデータとに基づいて特定される１つのメモリアドレスのみが有効と判別される。また、ｆ列の各記録領域に「０３」が記録されている場合には、ａ列の記録領域に記録されたアドレスデータと、ｂ〜ｅ列の記録領域に記録されたアドレスデータとに基づいて特定される４つのメモリアドレスのすべてが有効と判別される。ｇ列の各記録領域には、その行の各記録領域に記録されたメモリアドレスの設定値記録用レジスタＲに対する設定値Ｓｒの記録に続いて、次の行の各記録領域に記録されたメモリアドレスの設定値記録用レジスタＲに対する設定値Ｓｒの記録を続行するか否かの情報（本発明における連続実行情報）が記録される。
【００２４】
パターン番号記録用レジスタＲ２は、本発明におけるアドレスパターン指定情報記録用メモリに相当し、図５に示すように、１６ビットの記録領域のうち「００〜０６」の７ビットの記録領域にＣＰＵ６によってパターン番号情報Ｐｎ（後述する）が記録される。この場合、設定値ダウンロード部３ｂは、パターン番号記録用レジスタＲ２に記録されるパターン番号情報Ｐｎに基づいてアドレスパターン記録用レジスタＲ１のいずれかの行の記録領域に記録されたアドレスパターンＰａのメモリアドレスに設定値Ｓｒを記録するかを特定する。具体的には、パターン番号情報Ｐｎとして例えば「０１」がパターン番号記録用レジスタＲ２に記録された際には、設定値ダウンロード部３ｂは、アドレスパターン記録用レジスタＲ１における０１行の記録領域に記録されているメモリアドレスの設定値記録用レジスタＲに対して設定値Ｓｒの記録を実行する。
【００２５】
データアドレス記録用レジスタＲ３は、本発明におけるデータアドレス情報記録用メモリに相当し、図６に示すように、３２ビットの記録領域のうち「００〜２３」の２４ビットの記録領域にＣＰＵ６によってアドレス情報Ａｄ（後述する）が記録される。この場合、設定値ダウンロード部３ｂは、データアドレス記録用レジスタＲ３に記録されるアドレス情報Ａｄによって、設定値記録用レジスタＲに記録すべき設定値Ｓｒのデータアドレス（設定値データＤｓにおけるアドレス）を特定する。この場合、図７に示すように、設定値データＤｓは、設定値Ｓｒ１〜ＳｒＸ（Ｘは自然数）で構成され、各設定値Ｓｒを特定するためのデータアドレス（Ａ００００ｈ〜Ａｘｘｘｘｈ）が付与されている。したがって、設定値ダウンロード部３ｂは、アドレス情報Ａｄとして例えば「Ａ００２０ｈ」がデータアドレス記録用レジスタＲ３に記録されることで、設定値データＤｓにおける「Ａ００２０ｈ」の設定値Ｓｒ（この場合、設定値Ｓｒ２）を読み出して所定の設定値記録用レジスタＲに記録する。
【００２６】
ＲＯＭ４は、前述したように表示制御装置１に対して着脱可能に構成され、表示制御装置１外部で予め生成された設定値データＤｓを読み出し可能に記録する。ＲＯＭ５は、前述したパターンデータＤｐと、図８に示す表示手順データＤｒとを記録する。この場合、表示手順データＤｒは、アドレス情報Ａｄ１〜ＡｄＹとパターン番号情報Ｐｎ１〜ＰｎＹとからなるＹ行（Ｙは自然数）のレコードで構成されている。アドレス情報Ａｄ１〜ＡｄＹは、本発明におけるデータアドレス指定情報に相当し、設定値記録用レジスタＲに記録すべき設定値Ｓｒのデータアドレスを示す。パターン番号情報Ｐｎ１〜ＰｎＹは、本発明におけるアドレスパターン指定情報（組合せパターン指定情報）に相当し、アドレスパターン記録用レジスタＲ１に記録されている各アドレスパターンＰａ，Ｐａ・・のうち設定値Ｓｒを記録すべき設定値記録用レジスタＲについてのメモリアドレスを含むアドレスパターンＰａを指定するための数値情報（パターン番号）で構成されている。なお、パターンデータＤｐおよび表示手順データＤｒは、表示制御装置１外部で予め生成されてＲＯＭ５に記録される。
【００２７】
ＣＰＵ６は、本発明における表示制御部に相当し、ＶＤＰ３の設定値ダウンロード部３ｂに対する各種データの記録および表示制御装置１全体の総括的制御を実行する。ＲＡＭ７はＣＰＵ６の演算結果やデータ転送用メモリ（図示せず）から読み出した画像データなどを一時的に記憶し、ＲＯＭ８はＣＰＵ６の動作プログラムを記憶する。一方、表示装置２は、特に限定されないが、例えばカラー表示可能なＬＣＤパネルで構成され、表示制御装置１から出力される画像信号Ｓに基づいて各種表示画面を表示する。
【００２８】
次に、表示制御装置１による画像データのデータ処理方法について、図面を参照して説明する。
【００２９】
表示装置２に対して表示画面表示用の画像信号Ｓを出力する際には、表示制御装置１は、図９に示す表示制御処理２０を実行する。この表示制御処理２０では、まず、ＣＰＵ６がＲＯＭ５からパターンデータＤｐを読み出してアドレスパターン記録用レジスタＲ１に記録する（ステップ２１）。この際に、ＣＰＵ６は、パターンデータＤｐの各アドレスパターンＰａをＲＯＭ５から読み出し、そのアドレスパターンＰａ毎に対応させられている記録先アドレス（Ａ００ｈ〜ＢＦＣｈ）の各行における各記録領域に記録する。これにより、図３に示すように、アドレスパターン記録用レジスタＲ１の記録領域Ｒ１ａ００〜Ｒ１ｇ７ＦにアドレスパターンＰａ００〜Ｐａ７Ｆが記録される。
【００３０】
次に、ＣＰＵ６は、表示手順データＤｒにおけるレコード１のデータ（アドレス情報Ａｄ１およびパターン番号情報Ｐｎ１）をＲＯＭ５から読み出した後、パターン番号情報Ｐｎ１をパターン番号記録用レジスタＲ２に記録すると共に（ステップ２２）、アドレス情報Ａｄ１をデータアドレス記録用レジスタＲ３に記録する（ステップ２３）。この際に、例えば、アドレス情報Ａｄ１として「Ａ００００ｈ」、パターン番号情報Ｐｎ１として「００」が記録される。また、アドレスパターン記録用レジスタＲ１の記録領域Ｒ１ａ００〜Ｒ１ｅ００には、設定値記録用レジスタＲ１１〜Ｒ１４のメモリアドレスを特定可能なデータが記録されると共に、記録領域Ｒ１ｆ００には、有効アドレス数情報として「０３」が記録される。また、記録領域Ｒ１ｇ００には、連続実行情報として次のアドレスパターンＰａに基づく設定値Ｓｒの記録を実行せず、アドレスパターンＰａ００に基づいて特定されるメモリアドレスについてのみ設定値Ｓｒの記録を実行する旨のデータが記録されたものとする。
【００３１】
これに応じて設定値ダウンロード部３ｂは、ＲＯＭ４から所定の設定値Ｓｒを読み出して設定値記録用レジスタＲに記録する。この際に、設定値ダウンロード部３ｂは、アドレスパターン記録用レジスタＲ１のａ〜ｅ列の各記録領域に記録されたアドレスデータに基づいて特定されるメモリアドレスのうち幾つのメモリアドレスが有効であるか否かをｆ列の記録領域に記録されたデータ（有効アドレス数情報）に基づいて判別した後に有効と判別したメモリアドレスに設定値Ｓｒを記録する（判別記録モード）。具体的には、設定値ダウンロード部３ｂは、まず、パターン番号記録用レジスタＲ２に記録されたパターン番号情報Ｐｎ１（この場合、「００」）に対応するアドレスパターンＰａ００に基づいて設定値Ｓｒを記録すべき設定値記録用レジスタＲを特定する。この際に、アドレスパターンＰａ００では、有効アドレス数情報として「０３」が記録されているため、設定値ダウンロード部３ｂは、記録領域Ｒ１ａ００〜Ｒ１ｅ００に記録されたアドレスデータに基づいて特定される４つのメモリアドレス（この場合設定値記録用レジスタＲ１１〜Ｒ１４についてのメモリアドレス）の全てが有効であると判別する。
【００３２】
次に、設定値ダウンロード部３ｂは、データアドレス記録用レジスタＲ３に記録されたアドレス情報Ａｄ１に基づいて、読み出すべき設定値Ｓｒのデータアドレスを特定し、特定したデータアドレス（この場合、「Ａ００００ｈ」）から順に４つの設定値Ｓｒ（この場合、設定値Ｓｒ１〜Ｓｒ４）をＲＯＭ４から読み出す。次いで、設定値ダウンロード部３ｂは、設定値記録用レジスタＲ１１に設定値Ｓｒ１を記録し、設定値記録用レジスタＲ１２に設定値Ｓｒ２を記録し、設定値記録用レジスタＲ１３に設定値Ｓｒ３を記録し、設定値記録用レジスタＲ１４に設定値Ｓｒを記録する（ステップ２４）。これにより、設定値記録用レジスタＲ１１〜Ｒ１４に対する設定値Ｓｒの記録が完了する。これに応じてＤＥＣ処理ブロック１１が、設定値記録用レジスタＲ１１〜Ｒ１４に記録された設定値Ｓｒ１〜Ｓｒ４に基づいて画像データ伸張処理を実行する（ステップ２５）。この際に、ＤＥＣ処理ブロック１１は、画像データ伸張処理を完了したときに、データ処理が完了した旨を示す報知信号ＩをＣＰＵ６に出力する。
【００３３】
次に、ＤＥＣ処理ブロック１１から出力された報知信号Ｉを受信した際に、ＣＰＵ６は、表示手順データＤｒにおけるレコード２のデータ（アドレス情報Ａｄ２およびパターン番号情報Ｐｎ２）を読み出した後、パターン番号情報Ｐｎ２をパターン番号記録用レジスタＲ２に記録すると共に（ステップ２２）、アドレス情報Ａｄ２をデータアドレス記録用レジスタＲ３に記録する（ステップ２３）。この際に、例えば、アドレス情報Ａｄ２として「Ａ００４０ｈ」、パターン番号情報Ｐｎ２として「０１」が記録される。また、アドレスパターン記録用レジスタＲ１の記録領域Ｒ１ａ０１〜Ｒ１ｅ０１には、設定値記録用レジスタＲ２１〜Ｒ２４のメモリアドレスを特定可能なアドレスデータが記録されると共に、記録領域Ｒ１ｆ０１には、有効アドレス数情報として「０２」が記録され、かつ記録領域Ｒ１ｇ０１には、連続実行情報として次のアドレスパターンＰａに基づく設定値Ｓｒの記録を実行する旨のデータが記録されたものとする。さらに、アドレスパターン記録用レジスタＲ１の記録領域Ｒ１ａ０２〜Ｒ１ｅ０２には、設定値記録用レジスタＲ３１〜Ｒ３４のメモリアドレスを特定可能なアドレスデータが記録されると共に、記録領域Ｒ１ｆ０２には、有効アドレス数情報として「０１」が記録され、かつ記録領域Ｒ１ｇ０２には、連続実行情報として次のアドレスパターンＰａに基づく設定値Ｓｒの記録を実行せず、アドレスパターンＰａ０２に基づいて特定されるメモリアドレスについてのみ設定値Ｓｒの記録を実行する旨のデータが記録されたものとする。
【００３４】
これに応じて、設定値ダウンロード部３ｂは、まず、パターン番号情報Ｐｎ２（この場合、「０１」）に対応するアドレスパターンＰａ０１に基づいて設定値Ｓｒを記録する設定値記録用レジスタＲを特定する。この際に、設定値ダウンロード部３ｂは、記録領域Ｒ１ｆ０１に記録された有効アドレス数情報によって、記録領域Ｒ１ａ０１〜Ｒ１ｃ０１に基づいて特定される３つのメモリアドレスを有効であると判別する。これにより、設定値Ｓｒを記録すべき設定値記録用レジスタＲのメモリアドレスとして設定値記録用レジスタＲ２１〜Ｒ２３のメモリアドレスが特定される。また、設定値ダウンロード部３ｂは、記録領域Ｒ１ｇ０１に記録された連続実行情報に応じて、次のアドレスパターンＰａ０２に基づくメモリアドレスの特定を実行する。これにより、設定値Ｓｒを記録すべき設定値記録用レジスタＲのメモリアドレスとして設定値記録用レジスタＲ３１，Ｒ３２のメモリアドレスが特定される。
【００３５】
次に、設定値ダウンロード部３ｂは、データアドレス記録用レジスタＲ３に記録されたアドレス情報Ａｄ２に基づいて、読み出すべき設定値Ｓｒのデータアドレスを特定し、特定したデータアドレス（この場合、「Ａ００４０ｈ」）から順に５つの設定値Ｓｒ（設定値Ｓｒ５〜Ｓｒ９）をＲＯＭ４から読み出す。次いで、特定した設定値記録用レジスタＲに読み出した設定値Ｓｒを記録する（ステップ２４）。これにより、設定値記録用レジスタＲ２１〜Ｒ２３，Ｒ３１，Ｒ３２に設定値Ｓｒが記録される。この場合、連続実行情報の存在によって、ＣＰＵ６による一組のパターン番号情報Ｐｎおよびアドレス情報Ａｄに基づいてＺ処理ブロック１２およびＢＩＴＢＬＴ処理ブロック１３を駆動するための設定値Ｓｒが対応する設定値記録用レジスタＲに記録されるため、ＣＰＵ６の負担が軽減され、かつ設定値Ｓｒを効率よく記録することができる。これに応じてＺ処理ブロック１２が、設定値記録用レジスタＲ２１〜Ｒ２３に記録された設定値Ｓｒに基づいて回転描画処理を実行し、ＢＩＴＢＬＴ処理ブロック１３が設定値記録用レジスタＲ３１，Ｒ３２に記録された設定値Ｓｒに基づいて描画処理を実行する（ステップ２５）。この際に、Ｚ処理ブロック１２およびＢＩＴＢＬＴ処理ブロック１３は、画像データの回転描画処理および描画処理を完了したときに、データ処理が完了した旨を示す報知信号ＩをＣＰＵ６にそれぞれ出力する。
【００３６】
この後、ＣＰＵ６によるパターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３に対するパターン番号情報Ｐｎおよびアドレス情報Ａｄのそれぞれの記録、設定値ダウンロード部３ｂによる設定値Ｓｒの読み出しおよび設定値記録用レジスタＲに対する記録、並びにデータ処理ブロックによる各種データ処理が繰り返して実行される。これにより、ＢＩＴＢＬＴ処理ブロック１３によって描画された表示画面に基づいて画像信号Ｓが生成され、その画像信号Ｓに基づく表示画面が表示装置２に順次表示される。
【００３７】
このように、この表示制御装置１によれば、ＣＰＵ６がアドレスパターン記録用レジスタＲ１、パターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３に対してそれぞれパターンデータＤｐ（アドレスパターンＰａ）、所定のパターン番号情報Ｐｎおよび所定のアドレス情報Ａｄを記録し、かつ設定値ダウンロード部３ｂがアドレス情報Ａｄによって指定されたデータアドレスの設定値Ｓｒを読み出すと共にパターン番号情報Ｐｎによって指定されたアドレスパターンＰａに基づいて特定されるメモリアドレスの設定値記録用レジスタＲに読み出した設定値Ｓｒを記録することにより、ＣＰＵ５６が読み出した設定値Ｓｒを設定値記録用レジスタＲに記録する従来の表示制御装置５１とは異なり、メモリアクセス速度が比較的速いデータ処理用デバイス（ＶＤＰ３）によって各設定値記録用レジスタＲに記録すべき設定値ＳｒがＲＯＭ４から読み出される結果、複雑かつ高速なデータ処理を要する表示画面を表示させる際にも設定値Ｓｒを確実に読み出して設定値記録用レジスタＲに記録することができる。これにより、データ処理部３ａによる各種のデータ処理が確実に実行されるため、表示画面全体を確実かつ正確に表示装置２に表示させることができる。また、従来の表示制御装置５１とは異なり、ＣＰＵ６が、表示制御装置１の起動時に１回だけアドレスパターンＰａ００〜Ｐａ７Ｆ（パターンデータＤｐ）をアドレスパターン記録用レジスタＲ１に記録するだけで、それ以降は、パターン番号情報Ｐｎおよびアドレス情報Ａｄをパターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３にそれぞれ記録するだけで設定値ダウンロード部３ｂによって設定値記録用レジスタＲに設定値Ｓｒが自動記録される。したがって、この表示制御装置１によれば、ＣＰＵ６の負担を軽減することができる結果、表示制御装置１全体としての処理効率を向上させることができる。
【００３８】
また、この表示制御装置１によれば、パターン番号記録用レジスタＲ２にパターン番号情報Ｐｎを記録することにより、設定値ダウンロード部３ｂがパターン番号情報Ｐｎによって指定されたアドレスパターンＰａに基づいて特定されるメモリアドレスの設定値記録用レジスタＲに設定値Ｓｒを記録するため、例えば、指定すべきアドレスパターンＰａが記録されている記録領域（アドレスパターン記録用レジスタＲ１）のアドレス（メモリアドレス）情報をパターン番号記録用レジスタＲ２に記録することによって所定のアドレスパターンＰａを指定する方法とは異なり、データ容量が比較的小さいパターン番号情報ＰｎをＲＯＭ５から読み出してパターン番号記録用レジスタＲ２に記録するだけで、設定値Ｓｒを記録すべきメモリアドレスを指定することができる。したがって、メモリアクセス速度が比較的遅いＣＰＵ６であっても、ＶＤＰ３による画像信号Ｓの生成を確実に制御することができる。また、パターン番号情報Ｐｎによって所定のアドレスパターンＰａを指定することにより、アドレスパターン記録用レジスタＲ１のアドレス情報を指定することによって所定のアドレスパターンＰａを指定する方式と比較して、表示手順データＤｒのデータ容量を小さくすることができる。
【００３９】
また、この表示制御装置１によれば、一つのアドレスパターンＰａによって４つのメモリアドレスを特定可能に構成したことにより、例えば、一つのアドレスパターンＰａで一つのメモリアドレスを特定する方式と比較して、ＣＰＵ６による一回のパターン番号情報Ｐｎの記録によって最大で４つのメモリアドレスを特定することができる結果、ＣＰＵ６の負担が軽減されて表示制御装置１全体の処理効率をさらに向上させることができる。また、一つのメモリアドレスを特定させるために１つの指定情報（本発明におけるアドレスパターン指定情報）を用いる方式と比較して、１つの指定情報（パターン番号情報Ｐｎ）によって複数のメモリアドレスを特定されることができるため、表示手順データＤｒのデータ容量を小さくすることができる。
【００４０】
さらに、この表示制御装置１によれば、アドレスパターン記録用レジスタＲ１が、各アドレスパターンＰａにそれぞれ属する複数のメモリアドレスにおいて共通する上位５ビットのアドレスデータと、その複数のメモリアドレスにおける下位６ビットのアドレスデータとを一組のアドレスパターンＰａとして記録することにより、各メモリアドレスを特定するためのデータ容量を小さくすることができ、この結果、アドレスパターン記録用レジスタＲ１やＲＯＭ５の記録領域の浪費を回避することができる。したがって、比較的小さな容量のアドレスパターン記録用レジスタＲ１およびＲＯＭ５で表示制御装置１を構成することができるため、表示制御装置１（表示ユニットＵ１）の製造コストを低減することができる。また、ＣＰＵ６によるアドレスパターン記録用レジスタＲ１に対するパターンデータＤｐの記録に際して、ＲＯＭ５から読み出すべきデータ容量を小さくすることができる結果、ＣＰＵ６の負担を軽減して表示制御装置１全体の処理効率をさらに向上させることができる。
【００４１】
さらに、この表示制御装置１によれば、設定値ダウンロード部３ｂが判別記録モード動作時に有効アドレス指定情報に基づいて有効と判別したメモリアドレスの設定値記録用レジスタＲに設定値Ｓｒを記録することにより、同一のアドレスパターンＰａを繰り返して使用する際に、その都度、４つのメモリアドレスのうちの幾つかのメモリアドレス、または４つのメモリアドレスのすべてを有効として利用することができる。したがって、異なるアドレスパターンＰａとして、重複したメモリアドレスの組み合わせを記録させておくことが不要となる結果、パターンデータＤｐを記録するＲＯＭ５およびパターンデータＤｐを記録するアドレスパターン記録用レジスタＲ１の記録容量を共に小さくすることができる。また、この表示制御装置１によれば、アドレスパターンＰａによって特定される４つのメモリアドレスのうちの有効なメモリアドレスを有効アドレス数情報に基づいて特定することにより、例えば有効なメモリアドレスが記録されているメモリアドレスを直接的に指定する方式と比較して、各アドレスパターンＰａのデータ容量を小さくすることができる。
【００４２】
また、この表示制御装置１によれば、設定値Ｓｒの記録を連続して実行する旨の連続実行情報がアドレスパターンＰａに記録されているときに、設定値ダウンロード部３ｂが、そのアドレスパターンＰａによって特定されるメモリアドレスの設定値記録用レジスタＲに対する設定値Ｓｒの記録を実行した後に、そのアドレスパターンＰａ（例えばアドレスパターンＰａ００）に連続するアドレスパターンＰａ（例えばアドレスパターンＰａ０１）によって特定されるメモリアドレスの設定値記録用レジスタＲに対する設定値Ｓｒの記録を連続して実行することにより、ＣＰＵ６が一組のパターン番号情報Ｐｎおよびアドレス情報Ａｄをパターン番号記録用レジスタＲ２およびデータアドレス記録用レジスタＲ３にそれぞれ記録するだけで、例えば２つのデータ処理ブロックを駆動するための設定値Ｓｒ，Ｓｒを対応する各設定値記録用レジスタＲにそれぞれ記録することができるため、表示手順データＤｒのデータ容量を小さくすることができる。
【００４３】
また、この表示制御装置１によれば、データ処理部３ａがＤＥＣ処理ブロック１１、Ｚ処理ブロック１２、ＢＩＴＢＬＴ処理ブロック１３およびＭＭＣ処理ブロック１４などの互いに異なる処理内容のデータ処理を個別的に実行する複数のデータ処理ブロックを備えて構成したことにより、複雑な画像処理を効率よく実行して表示画面を表示するための画像信号Ｓを生成することができる。また、この表示制御装置１によれば、設定値ダウンロード部３ｂによって設定値Ｓｒが効率よく読み出されて記録されるため、複数のデータ処理ブロックに対しても、設定値Ｓｒを確実に記録することができる。この結果、表示画面全体を確実かつ正確に表示装置２に表示させることができる。
【００４４】
なお、本発明は、上記した本発明の実施の形態に限定されない。例えば、本発明の実施の形態では、ＤＥＣ処理ブロック１１、Ｚ処理ブロック１２、ＢＩＴＢＬＴ処理ブロック１３およびＭＭＣ処理ブロック１４の４つのデータ処理ブロックを有するＶＤＰ３を例を挙げて説明したが、本発明における画像データ処理用デバイスには、単一のデータ処理ブロックで構成されるＶＤＰや、２つ以上のデータ処理ブロックを有する各種ＶＤＰが含まれる。また、各設定値記録用レジスタＲは、別個独立したメモリでそれぞれ構成してもよいし、１つのメモリの記憶領域を分割して構成してもよい。さらに、本発明の実施の形態では、設定値Ｓｒを記録すべき設定値記録用レジスタＲ，Ｒ・・についての複数のメモリアドレスを一組としてパターン化したアドレスパターンＰａをアドレスパターン記録用レジスタＲ１に予め記録させ、表示制御処理時において、パターン番号情報Ｐｎによって所定のアドレスパターンＰａを指定することで設定値Ｓｒを記録すべき設定値記録用レジスタＲのメモリアドレスを特定させているが、パターン化すべきデータはこれに限定されない。例えば、ＲＯＭ４から読み出すべき設定値Ｓｒ，Ｓｒ・・のデータアドレスについて、指定用番号を付与しつつ設定値ダウンロード部３ｂ内の所定のレジスタに予め記録しておき、表示制御処理時において、所定の指定用番号によって所定のデータアドレスを指定することで読み出すべき設定値Ｓｒのデータアドレスを指定することもできる。
【００４５】
【発明の効果】
以上のように、本発明の表示制御装置によれば、データ処理部が各種データ処理を確実に実行することができるため、表示画面全体を確実かつ正確に表示させることができつ。また、表示制御部の負担を軽減することができるため、表示制御装置全体としての処理効率を向上させることができる。さらに、データ容量が比較的小さな指定番号を読み出してアドレスパターン指定情報記録用メモリに記録するだけで、設定値を記録すべきメモリアドレスを確実に指定することができるため、表示手順データのデータ容量を小さくすることもできる。また、表示制御装置の製造コストを十分に低減することができるとともに表示制御部の負担を軽減して表示制御装置全体の処理効率を向上させることができ、複雑な画像処理を効率よく実行して表示画面を表示するための画像信号を生成することができる。この結果、複数のデータ処理ブロックに対しても、設定値を確実に記録することができるため、表示画面全体を確実かつ正確に表示させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る表示ユニットＵ１の構成を示すブロック図である。
【図２】本発明の実施の形態に係る表示制御装置１におけるＶＤＰ３の構成を示すブロック図である。
【図３】アドレスパターン記録用レジスタＲ１における各記録領域Ｒ１ａ００〜Ｒ１ｇ７Ｆの記録領域図である。
【図４】パターンデータＤｐのデータ構造の一例を示すデータ構造図である。
【図５】パターン番号記録用レジスタＲ２の記録領域を示す記録領域図である。
【図６】データアドレス記録用レジスタＲ３の記録領域を示す記録領域図である。
【図７】設定値データＤｓのデータ構造の一例を示すデータ構造図である。
【図８】表示手順データＤｒのデータ構造の一例を示すデータ構造図である。
【図９】本発明の実施の形態における表示制御処理２０のフローチャートである。
【図１０】従来の表示ユニットＵ５１の構成を示すブロック図である。
【図１１】表示制御装置５１におけるＶＤＰ５３の構成を示すブロック図である。
【符号の説明】
１  表示制御装置
２  表示装置
３  ＶＤＰ
３ａ  データ処理部
３ｂ  設定値ダウンロード部
４，５  ＲＯＭ
６  ＣＰＵ
１１  ＤＥＣ処理ブロック
１２  Ｚ処理ブロック
１３  ＢＩＴＢＬＴ処理ブロック
１４  ＭＭＣ処理ブロック
２０  表示制御処理
Ａｄ，Ａｄ１〜ＡｄＹ  アドレス情報
Ｄｐ  パターンデータ
Ｄｒ  表示手順データ
Ｄｓ  設定値データ
Ｉ  報知信号
Ｐａ，Ｐａ００〜Ｐａ７Ｆ  アドレスパターン
Ｐｎ，Ｐｎ１〜ＰｎＹ  パターン番号情報
Ｒ１  アドレスパターン記録用レジスタ
Ｒ１ａ００〜Ｒ１ｇ７Ｆ  記録領域
Ｒ２  パターン番号記録用レジスタ
Ｒ３  データアドレス記録用レジスタ
Ｒ，Ｒ１１〜Ｒ４Ｌ  設定値記録用レジスタ
Ｓ  画像信号
Ｓｒ，Ｓｒ１〜ＳｒＸ  設定値
Ｕ１  表示ユニット
【図１】
0003800081.tif 000002
【図２】
0003800081.tif 000003
【図３】
0003800081.tif 000004
【図４】
0003800081.tif 000005
【図５】
0003800081.tif 000006
【図６】
0003800081.tif 000007
【図７】
0003800081.tif 000008
【図８】
0003800081.tif 000009
【図９】
0003800081.tif 000010
【図１０】
0003800081.tif 000011
【図１１】
0003800081.tif 000012