(57)【特許請求の範囲】
【請求項１】
通信チャネルより送信される信号を受信、復調して得られる信号を入力する入力端子と、前記入力端子から受信された符号化信号を復号する復号手段と、自局の呼び出し番号を格納したメモリと、前記復号手段と前記メモリに電気的に接続され、復号された信号と自局の呼び出し番号が一致することが検出された時に、自局への呼び出しがあったことを知らせる報知手段と、周期的に送信されるフレームの同期を取るための同期信号を受信する度にその検出の有無を記憶する記憶手段と、外部の受信手段に対して間欠的に電力を供給するためのタイミング信号を出力する制御手段とからなり、前記制御手段は、前記記憶手段の記憶が前記同期信号の受信に成功したと判定している場合は、所定回数だけ前記同期信号のタイミングでの受信動作を行わず、前記記憶手段の記憶が前記同期信号の受信に失敗したと判定している場合は、その次の前記同期信号のタイミングで再同期のために受信動作を行うように制御することを特徴とする通信用半導体集積回路。
【請求項２】
周期的に送信されるフレームの同期を取るための同期信号を検出すると、所定回数だけ前記同期信号のタイミングでの受信動作を行わず、かつ周期的に送信されるフレームの同期を取るための同期信号を検出した後の再検出に失敗すると、その次の前記同期信号のタイミングで再同期のために受信動作を行うことを特徴とする通信用半導体集積回路のバッテリーセービング方法。
【発明の詳細な説明】
技術分野
本発明は、無線呼出装置（以下、ページャーと称する）等に代表されるシリアルデータ受信装置に用いられるプロトコルデコード機能とマイクロコントローラ機能を集積した半導体集積回路（以下、ＩＣと称する）に関する。
また、本発明は、ページャー等に代表されるシリアルデータ受信装置に用いられる通信プロトコルデコード機能を有するＩＣに関する。
さらに、本発明は、ページャー等に代表されるシリアルデータ受信装置に用いられる、プロトコルデコード機能を有するＩＣとそのバッテリーセービング方法に関する。
背景技術
ページャー等に用いられる携帯型シリアルデータ受信装置としては、図２に示すようなブロック構成のものが従来から使用されている。この受信装置は、発振回路１の出力を受けてタイミング信号を発生するシステムクロック生成回路４と、そのクロック出力を受けてシリアルデータ入力端子Ｃより入力されるデータに対して同期をとって取り込みを行い、取り込まれたデータに対してＩＤの照合と誤りの検出と訂正を行う、すなわちいわゆるプロトコルデコード機能を有するデータ受信回路３と、システムクロック生成回路４からのクロックを受けてデータ受信回路３を制御し、受信されたデータを取り込んで処理を行うと同時に外部に対して受信を知らせるマイクロコントローラ回路69とから構成されている。
発振回路１の入力及び出力端子Ａ、Ｂの間には、振動子（通常水晶振動子）が接続される。発振出力は、データ受信回路３の同期及び処理回路を動作させるための基本クロックとして用いられる。一方で、発振出力は、システムクロック生成回路４に入力され、マイクロコントローラ回路69の動作に必要なシステムクロックとなる。
ページャーを例にして説明すると、図２において、データ入力端子Ｃから入力されたデータは、データ受信回路３に取り込まれる。その際に、発振回路１の出力を使って同期が確立される。データ受信回路３は、ＩＤ照合により着信を確認すると、マイクロコントローラ回路69に対して割込みを要求するとともに、データの取り込みを始める。取り込まれたデータは、割込み要求を受けて起動したマイクロコントローラ回路６９に取り込まれ、必要に応じて記憶されたり表示されたりする。また、マイクロコントローラ回路69は、受信時に外部に対して警報音を発したり、ＬＥＤを点灯したりするための出力端子Ｄも備えており、必要に応じて警報信号出力を行う。
このようにして、データの処理を行うのであるが、図２の構成例では発振回路１の出力がデータ受信回路３とシステムクロック生成回路４の両方に接続されているので、データレートが速くなるに従って、マイクロコントローラの処理時間は短くなる必要がある。
図３は、もう一つの従来例であり、発振回路をふたつ有している。それらは発振回路１と67であり、それぞれの出力はともにクロック切換回路68に入力される。クロック切換回路68は、マイクロコントローラ回路69の制御信号Ｇにより制御され、その出力は、システムクロック生成回路４に入力される。それ以外の部分に関しては、図２の例と共通であるから、同様の番号または記号を付けてその説明は省略する。図３に示す回路では、マイクロコントローラ回路69の処理速度が足りない場合には、発振回路67の発振周波数を高くして必要に応じてクロックを切り換えることにより、システムクロックを高速化できる。
ページャー等に用いられる携帯型シリアルデータ受信装置としては、図９に示すようなブロック構成のものが従来から使用されている。この受信装置は、基準クロック生成回路１７の出力を分周する分周回路２と、その出力を受けて制御信号を発生する制御回路１８と、データ入力端子Ｃに接続され分周回路２からクロックを受けて動作する同期補正回路５と、その出力および分周回路２と制御回路１８の出力を受けてそれぞれ動作する誤り訂正回路６、信号検出回路７および同期コード検出回路８と、分周回路２と制御回路１８のそれぞれの出力を受けて誤り訂正回路６とアドレス記憶回路１０の出力を照合するアドレス比較回路９と、アドレス記憶回路１０に接続され制御回路１８と誤り訂正回路６の出力を受けるとともに入出力端子１２接続された入出力制御回路１１からなる。図９において、基準クロック生成回路１７と分周回路２以外のすべての構成要素をまとめてデータ受信回路３と呼ぶ。
図１０および図１１には、図９のアドレス記憶回路１０の従来の構成が示されている。図１０には、シフトレジスタを用いて構成した従来のアドレス記憶回路の例を示す。一つのアドレスがｎビットからなるとき、図のシフトレジスタに蓄えられる。受信機に割り当てられるアドレスは通常複数あるので、実際には図のレジスタが複数個用意される。この場合、その入力３０は切換回路により選択され、クロック２０に同期してアドレスデータが書き込まれる。その出力はやはり切換回路により選択され、アドレス比較回路に入力される。ｎが小さい値の時は、図の出力３１から３０＋ｎまでを同時に比較し、アドレスレジスタ毎に切り換えて順次比較を行う。一方、ｎが大きい値の時は、まず図の３１に相当する端子を全てのアドレスレジスタについて選択し、アドレス比較回路に入力する。次に３２、そして３３と順次切り換えて、３０＋ｎまでアドレス比較回路に入力する。なお、選択の順序はこの逆でも可である。
図１１にはラッチを用いて構成した従来のアドレス記憶回路の例を示す。図では、ラッチは８ビットのバスラインを介して書き込みと読み出しをされる。図では、アドレスのビット数は１８であり、アドレスのイネーブルビットがこれに加えられた形となっている。アドレス記憶回路の出力は、Ｑ（０：１８）としてアドレス比較回路に入力される。
また、前述の通り通常アドレスは複数個あるから、図の回路を複数個用いてセレクターにより切り換えてアドレス比較回路に入力することになる。切換の順番は、前述の通りアドレス毎に行う場合と、複数のアドレスの同じビット毎に行う場合とがある。
ページャー等に用いられるプロトコルデコードのための通信用ICとしては、図13に示すものが従来から使用されている。図において、入力端子Ｃから入力される信号は、復号手段５０に入って処理され、データとして取り出される。この復号処理をプロトコルデコードと呼ぶ。本従来例では、復号手段５０は同期補正回路5と、その出力を受ける誤り訂正回路6、信号検出回路7及び同期コード検出回路8とで構成されている。復号手段５０の出力は、報知手段５１と制御手段19とに入力される。報知手段５１には自分の番号を格納したメモリ６０が接続されており、受信データとの一致を検出すると報知される。一方、制御手段19は外部にタイミング信号を出力する。このタイミング信号は、受信機を間欠動作させるためのものであり、バッテリーセービング信号と呼ばれる。また、その受信機により受信された信号が、復調、検波されて入力端子Ｃに入力されるものである。
図14は、POCSAG方式を例にとり、間欠受信動作のタイミングについて記したものである。図において、（ａ）はPOCSAGの送信信号を表したものである。最初に送信されるのは、プリアンブル（Preamble）と呼ばれる1,0,1,0,...の繰り返しパターンであり、引き続いて同期コード（SC）が送られる。同期コードと次の同期コードの間の定まったタイミング（自己フレームのタイミング）で、自局の番号であるアドレス（ＡＤＲ）とそれに続くメッセージ（Ｍ）が送信される。
図14（１）は従来から知られているバッテリーセービング信号である。図において、信号レベルが“Ｈ”の時に受信機が動作する。まず、プリアンブル信号が検出されると、同期コードが検出されるまで受信し続け、同期コード検出後は自己フレームと同期コードを交互に受信する。そして、自己フレームに自分のアドレスを見つけると、引き続きメッセージを受信する。
図14（２）、図14（３）は、特開昭63-13432に記載されたバッテリーセービング方法に基づく信号波形である。（２）では、一度同期コードが検出された後は、自己フレームのみで同期検出を行う。また、（３）では一度同期コードが検出された後は、自己フレームのみで同期検出を行うが、同期コードのタイミングでもプリアンブル検出のための受信を行う。
しかし、図２の従来のシリアルデータ受信装置では、マイクロコントローラの処理時間を短縮するために発振周波数を高くすることができない。なぜなら、それにより基準クロックが変わりデータ受信回路のクロックも変わるために、データ受信回路のタイミング信号が変わってしまうためである。従って、データ受信回路に合わせて発振周波数を選ぶことになり、その結果としてマイクロコントローラの処理速度が不足することが起こるという問題があった。
また、図３の従来のシリアルデータ受信装置では、マイクロコントローラの処理時間を短縮するために、別途発振回路を用意してクロックを切り換える必要があるため、消費電力が増加すると同時にソフトウェアが煩雑になり、コスト的にも不利になるという問題があった。
また、図９から図１１で示される従来のシリアルデータ受信装置では、受信するアドレスの数が増加すると回路規模の増加が著しくなるという問題があった。例えば、ページャーではサービスの増加及び多様化により、必要なアドレスの数が近年増えてきている。そのため、受信機に必要なＩＣも、当然のことながら回路規模が増加する傾向にある。特に、アドレスの記憶回路は、ＩＣの中の大きな割合を占めるようになっている。
そこで、機能的な品質を低下させることなくＩＣ上に占めるアドレス記憶回路の面積を小さくすることが、課題となっていた。
さらに、図14に示す従来のこのような受信方法には、以下のような課題があった。まず、図14（１）については、毎回同期コードを検出するため消費電力が多くなる。ページャーの電力消費は、大部分が受信部で行われるため、少しでも受信機の動作時間を減らすことが重要であった。
図14（２）、（３）は、そのような課題に対応することを目的の一部としている。この場合、（２）と（３）では、同期をとる動作を自己フレームのアドレスに依存している。つまり、自己フレームのアドレスの一致によって、同期を確認しているのである。この場合、最初にプリアンブルを送出した後、常に同期コードにより同期状態を維持しつつ、必要に応じてメッセージを送るような基地局があると、同期が維持できなくなる可能性がある。
発明の開示
本発明は、このような問題点に鑑み、常に同期を維持しながら送信を行うような基地局に対応することができ、かつ待機状態でのバッテリーセービング効率を上昇させるものである。
本発明では、このような従来の問題点を改善するために、発振回路の出力を、分周回路を通してデータ受信回路に供給する一方で、マイクロコントローラのシステムクロック生成回路に直接供給するようにした。そして、発振回路の発振周波数をＸ倍にし、分周回路の分周比を１／Ｘとした。
また、本発明では、このような従来の問題点を改善するための他の解決手段として、基準クロック発生源の出力を、データ受信回路に直接供給する一方で、逓倍回路を通してマイクロコントローラのシステムクロック生成回路に供給するようにした。そして、逓倍回路の逓倍比をＹとした。
上記のように構成された通信用半導体集積回路を用いたシリアルデータ受信装置においては、通信のデータレートが高速化されてマイクロコントローラの処理速度の上昇が要求された場合でも、データ受信回路のクロックに影響を与えずにマイクロコントローラの処理速度をそれぞれＸ倍、Ｙ倍に増加することが可能である。
さらに、本発明では、このような従来の課題を解決するために、アドレス記憶回路をデュアルポートＲＡＭで構成することにした。
このようにして構成したアドレス記憶回路は、従来のシフトレジスタあるいはラッチを用いた場合に比べて、ＩＣ上の面積が著しく小さくなる。また一方、データの読み出しが、従来のシフトレジスタあるいはラッチを用いた場合と同様のタイミングで行えるため、従来と同じクロックを用いて同じ機能を実現できる。
そしてまた、このような課題を解決するために、本発明では、従来の復号手段に記憶手段を付加することにより、同期コードを検出すると記憶し、次の同期コードでは受信機を停止させる。そして、その次の同期コードで再び同期を確認する。逆に、同期コードが検出されなかった場合にも、それを記憶しすぐ次の同期コードのタイミングで受信を行うようにした。
【図面の簡単な説明】
図１は、本発明の通信用半導体集積回路を用いたシリアルデータ受信装置の一実施例を表すブロック図である。
図２は、従来のシリアルデータ受信装置を表すブロック図である。
図３は、従来の他のシリアルデータ受信装置を表すブロック図である。
図４は、本発明の通信用半導体集積回路を用いたシリアルデータ受信装置の他の実施例を表すブロック図である。
図５は、本発明の通信用半導体集積回路を用いたシリアルデータ受信装置の他の実施例を表すブロック図である。
図６は、本発明の通信用半導体集積回路を用いたシリアルデータ受信装置の他の実施例を表すブロック図である。
図７は、本発明の通信用半導体集積回路に関わるデータ受信回路の構成例を表すブロック図である。
図８は、本発明の通信用半導体集積回路の実施の形態を表すブロック図である。
図９は、従来の通信用半導体集積回路表すブロック図である。
図10は、従来のアドレス記憶回路の構成例である。
図11は、従来のアドレス記憶回路の他の構成例である。
図12は、本発明の通信用ICのブロック図である。
図13は、従来の通信用ICのブロック図である。
図14は、従来のタイミング信号の出力波形である。
(a)  送信信号である。
(1)  従来のタイミング信号の出力波形である。
(2)  従来のタイミング信号の出力波形である。
(3)  従来のタイミング信号の出力波形である。
図15は、本発明のタイミング信号の出力波形である。
(a)  送信信号
(1)  本発明によるタイミング信号の出力波形である。
(2)本発明によるタイミング信号の出力波形である。
図16は、本発明による通信用ICを用いた受信機の構成図である。
発明を実施するための最良の形態
本発明の実施形態について、以下に図面を用いて説明する。図１は、本発明の第１の実施の形態を示している。図１において、発振回路１の端子ＡとＢの間には、振動子（通常、水晶振動子）が接続される。発振出力は、分周回路２に送られると同時に、システムクロック生成回路４に入力される。分周回路２の出力は、データ受信回路３に送られる。データは、入力端子Ｃよりデータ受信回路３に入力される。システムクロック生成回路４の出力は、マイクロコントローラ回路69に入力される。マイクロコントローラ回路69は、分周回路２を制御して分周比を決める。また、データ受信回路３を制御してデータ受信回路の各種設定、データの受取り等を行う。マイクロコントローラ回路69の処理速度が足らないときには、発振回路１の端子Ａ、Ｂに接続する振動子の発振周波数を２倍にし、分周回路２の分周比を１／２にすれば、データ受信には影響無しにマイクロコントローラ回路69の処理速度を２倍にすることができる。
図４は、本発明の第２の実施の形態を示している。図１の分周回路２を使わずに、その代わりに逓倍回路61を、発振回路１の出力とシステムクロック生成回路４との間に入れたものである。この逓倍回路61は、マイクロコントローラ回路69からの信号Ｆにより制御され、逓倍の倍率が可変である。
図５は、本発明の第３の実施の形態を示している。基準クロック発生手段として、図１の発振回路１の代わりにクロック入力端子Ｊを設けて、外部から基準となるクロックを入力する形式となっている。各部の動作は、図１の説明に準ずる。
図６は、本発明の第４の実施の形態を示している。基準クロック発生手段として、図４の発振回路１の代わりにクロック入力端子Ｊを設けて、外部から基準となるクロックを入力する形式となっている。各部の動作は、図４の説明に準ずる。
図７は、本発明に関わるデータ受信回路３のブロック図である。データ入力端子Ｃから信号は、同期補正回路５に入力される。同期補正回路５の出力は、信号検出回路７と誤り訂正回路６に入る。信号検出回路７の出力は制御回路１８に入力され、誤り訂正回路６の出力は同期コード検出回路８並びにアドレス比較回路９に入力される。同期コード検出回路８及びアドレス比較回路９の出力も制御回路１８に入力され、逆に制御回路１８の出力は、他の全てのブロックに供給されている。さらに、制御回路１８は、データ受信制御信号４７を受けるとともに、受信処理要求信号４８を出力している。
また、誤り訂正回路６、アドレス比較回路９、および制御回路１８は、それぞれバスライン４９に接続されている。
本発明の実施形態について、以下に図面を用いて説明する。図８は、本発明を用いた通信用ＩＣの実施形態の一つであり、受信機を構成するためのものである。図８において、基準クロック生成回路１７の出力は、分周回路２に入力される。分周回路２を経由したクロック信号は、制御回路１８に入力されるとともに、その他の回路ブロックに送出される。制御回路１８は、ＩＣの機能を実現するために、各種タイミング信号をＩＣ各部に送出する。
データ入力端子Ｃは、同期補正回路５に接続される。同期補正回路５は、分周回路２、誤り訂正回路６、信号検出回路７および同期コード検出回路８と接続されている。誤り訂正回路６は、分周回路２および制御回路１８と接続されており、その出力は、アドレス比較回路９および入出力制御回路１１と接続されている。信号検出回路７は、分周回路２および制御回路１８とも接続されている。同期コード検出回路８も同様に、分周回路２および制御回路１８と接続されている。アドレス比較回路９は、誤り訂正回路６、分周回路２、制御回路１８およびセレクタ回路１３と接続されている。セレクタ回路１３は、分周回路２、制御回路１８およびデュアルポートＲＡＭ１６とも接続される。また、デュアルポートＲＡＭ１６は、ＲＡＭアドレスデコーダ１４と入出力バッファ１５にも接続されている。そして、入出力バッファ１５は、制御回路１８および入出力制御回路１１とも接続されている。さらに、入出力制御回路１１は、入出力端子１２、誤り訂正回路６および制御回路１８とも接続されている。
データ入力端子Ｃからは、受信されたデータが取り込まれる。その際、分周回路２を介して得られるクロックをもとに、取り込まれるデータに対して同期補正回路５により同期がとられる。同期をとることにより値の確定したデータは、誤り訂正回路６と信号検出回路７および同期コード検出回路８にそれぞれ入力される。誤り訂正回路６では、符号化の種類に応じた誤りの検出および訂正が行われる。信号検出回路７は、データや同期コードに先だって送信される信号を検出する。信号が検出されると、引き続き受信を行い同期コードを待つことになる。同期コード検出回路８により同期コードが検出されると、受信された信号からデータを取り出す準備が整ったことになる。
データには通常、宛先の番号が付加されている。これがアドレスと呼ばれるものであり、受信機に個々に設定される。アドレスは、受信に先立ち入出力端子１２から入力され、入出力制御回路１１および入出力バッファ１５を介してデュアルポートＲＡＭ１６に書き込まれる。その際、ＲＡＭのどのエリアに書き込みを行うかは、ＲＡＭアドレスデコーダ１４により指定される。アドレスは通常、複数個書き込まれる。受信されたデータにこれらの複数のアドレスのうちのいずれか一つが付加されていると、自分宛のメッセージだと認識し、データを受信する。アドレスの検出は、アドレス比較回路９により行う。アドレス比較回路９には、デュアルポートＲＡＭ１６の読み出しデータを切り換えるセレクタ回路１３の出力が接続されており、誤り訂正されたアドレスデータとの比較が行われる。比較は、新たなデータビットが確定する毎にセレクタ回路１３を切り換えて、設定された全てのアドレスに対して行われる。
デュアルポートＲＡＭ１６の読み出し専用出力は、ラッチと同様に非同期に読み出しができるため、新たにクロックを用意する必要が無い。そのために、同じクロックを用いて同等の機能を有するＩＣの回路を構成することが可能になるのである。
上記の構成において、誤り訂正回路６、信号検出回路７および同期コード検出回路８は、データ入力端子Ｃから入力されるデータに所望の処理を施す信号処理回路を構成している。
以下、図１に基づいて本発明の実施の形態の動作を詳細に説明する。ここでは、特に無線呼出装置等で用いられるＰＯＣＳＡＧ方式に対応する受信装置を示している。図において、発振回路１は、通常水晶振動子を用いた発振回路により構成される。発振回路１の出力は、分周回路２を介して各部回路に送られるとともに、制御回路１８に入力されている。
データ入力端子Ｃからは、シリアルデータが同期補正回路に対して入力される。同期補正回路５、誤り訂正回路６、信号検出回路７そして同期コード検出回路８には、分周回路２を介して、受信されるデータレートの例えば３２倍のクロックが入力される。これにより同期補正は、データレートの１／３２の精度で行われる。また、ＰＯＣＳＡＧ方式の場合、誤り訂正および同期コードの検出には、少なくともデータレートの３２倍のクロックが通常必要である。誤り訂正回路６の出力は、アドレス受信時にはアドレス比較回路９へ、また、データ（メッセージ）受信時には入出力制御回路１１へ送られる。アドレスの比較は、１ビットを受信する毎に最新の３２ビットに対して行われる。その際の比較の対象は、セレクタ回路１３により切り換えられる。そのため、アドレス比較回路９とセレクタ回路１３にも、少なくともデータレートの３２倍のクロックが必要になる。アドレス比較回路９に比較の対象として入力されるアドレスは、デュアルポートＲＡＭ１６からＲＡＭアドレスデコーダ１４により選択されて、セレクタ回路１３に入力される。デュアルポートＲＡＭ１６には、予め入出力バッファ１５を介して受信するアドレスが書き込まれている。入出力バッファ１５は、制御回路１８の信号を受けて入出力制御回路１１との間にデータのやり取りを行う。そして、入出力制御回路１１は、制御回路１８および誤り訂正回路６の信号を受けて、入出力バッファ１５および入出力端子１２との間でデータのやり取りを行う。
ここで、セレクタ回路１３、ＲＡＭアドレスデコーダ１４、デュアルポートＲＡＭ１６および入出力バッファ１５からなるアドレス記憶回路回路は、アドレスの数が６のとき、従来のラッチを用いたアドレス記憶回路回路に比較してＩＣチップ上で約１／３の面積になる。もともとこのアドレス記憶回路は、ＩＣチップ上で占める面積の割合が大きい。そのため、チップサイズの削減に対する効果が大きい。また、クロックの周波数がそのままで良いので消費電力が変わらない。従って、仕様を変えることなくコスト低減に対して寄与することができる。
ここではＰＯＣＳＡＧデコーダを例にして説明したが、本発明がこれに限らず他の同様な通信方式にたいしても適用できることは言うまでもない。
なお、本図及びそれ以外の図において信号線に付与した短い斜めの線は、その信号線が複数の信号線から成ることを表すためのものである。
本発明の実施形態について、POCSAG信号の場合につき以下に図面を用いて説明する。図12は、本発明を用いた通信用ICの実施形態の一つである。図12において、データ入力端子Ｃからは受信されて検波された信号が入力される。入力された信号は、復号手段50により処理される。まず、同期補正回路５により入力信号に対して同期がとられる。同期が確立されると、引き続き信号検出回路７と同期コード検出回路８により、プリアンブルまたは同期コードを検出する。プリアンブルが検出されると、制御手段19は受信を継続させるために、タイミング信号出力端子Ｋから引き続きタイミング信号を出力する。同期コードの検出結果は、記憶手段52により記憶されて制御手段19に働き、タイミング信号の制御に利用される。一方、アドレスとメッセージは、誤り訂正されて報知手段５１に入力される。ここで、メモリ60の内容と比較され、一致が検出されると報知がなされる。
受信は通常、間欠的に行われている。本発明によれば、プリアンブルが検出されてから後の、タイミング信号の波形の一例は、図１５の（１）に表すようになる。図１５（１）において、同期コードは一回おきに受信されている。これは、同期コードが全て正常に受信された場合である。このことにより、受信機のバッテリーセービング効率が上昇する。通常、プリアンブルは同期コードの間隔よりも長いため、このようにしても新たに送信されるプリアンブルを受信し損なうことはない。また、同図（２）には本発明によるタイミング信号の波形の他の例が示されている。この場合、３回目の同期コードを受信し損なったため、次の同期コードを受信したものである。このようにしても同期コードが検出されない場合には、送信が終了したと判断することができる。
なお、ここでは復号手段を回路ブロックの組み合わせにより構成しているが、ソフトウエア等により構成することも可能であることは言うまでもない。
以下、図面に基づいて本発明を詳細に説明する。図１には、本発明に基づく通信用半導体集積回路の第１の実施例が、ブロック図により示されている。図において、発振回路１の入出力端子ＡおよびＢの間には、発振子（水晶振動子等）が接続される。本実施例では、発振周波数が７６．８ｋＨｚの水晶振動子を使用している。基準クロック発生手段である発振回路１から出力された７６．８ｋＨｚ信号は、分周回路２およびシステムクロック生成回路４にそれぞれ入力されている。分周回路２はデータ受信回路３で必要な種々の周波数信号を供給する。本実施例では、データの受信が２４００ｂｐｓで行われているので、その基準信号となる２．４ｋＨｚや、受信したデータを処理するためのクロックとして３８．４ｋＨｚをデータ受信回路３に供給している。分周回路２はマイクロコントローラ回路69の制御信号Ｅ（図示せず）によって制御されている。
この制御信号Ｅについては後述する。
データ受信回路３も、やはりマイクロコントローラ回路69によって制御され、端子Ｃよりデータが取り込まれる。取り込まれたデータは、マイクロコントローラ回路69に読み出され、着信信号の出力とともに蓄えられたり表示されたりする。そのような着信信号や表示出力をまとめて、端子Ｄとして表している。システムクロック生成回路４の出力は、マイクロコントローラ回路69に入力されて、そのシステムを動作させるもとになっている。システムクロック生成回路４が発生するクロックはこの実施例では７６．８ｋＨｚの周波数を持つ。すなわち、マイクロコントローラ回路69のシステムクロックは７６．８ｋＨｚである。
もし、高度な処理を必要とするページャーに、本発明の通信用半導体集積回路を使用する場合、上記の動作条件ではマイクロコントローラ回路69の処理速度が不足することが起こり得る。その場合には、発振子の発振周波数を２倍の１５３．６ｋＨｚにする。そして、分周回路２を制御信号Ｅで制御し、それまでよりももう１段（１／２分周）だけ余計に分周をする。その結果、データ受信回路３は２４００ｂｐｓでデータを受信できるので、データ受信動作にはなんら影響を与えることがなく、マイクロコントローラ回路69のシステムクロックが倍の１５３．６ｋＨｚになるのでデータ処理能力が２倍になる。制御信号Ｅはマイクロコントローラ回路69のプログラムで決められるので、製品毎に設定される。本実施例では、発振回路１の発振周波数を２倍にしたが、本発明はこれに限定されないことはいうまでもない。
さらに、本実施例ではシステムクロック生成回路４および分周回路２の入力は発振回路１の出力が直接接続されているが、発振回路１の出力を分周したものを入力してもよい。
上記のことから明らかなように、本発明の通信用半導体集積回路は、普及型のページャーから高機能のページャーまで同じ半導体集積回路で対応できるものである。
図４には、本発明に基づく通信用半導体集積回路の第２の実施例が、ブロック図により示されている。図において、発振回路１の入出力端子ＡおよびＢの間には、発振子（水晶振動子等）が接続される。本実施例においては、発振子の発振周波数は３８．４ｋＨｚである。基準クロック発生手段である発振回路１の出力は、逓倍回路61およびデータ受信回路３にそれぞれ入力されている。逓倍回路61はマイクロコントローラ回路69の制御信号Ｆによって制御され、その出力は、システムクロック生成回路４に入力される。本実施例では、逓倍回路61の逓倍数は制御信号Ｆによって２倍に設定されている。したがって、システムクロック生成回路４には７６．８ｋＨｚの信号が入力され、マイクロコントローラ回路69のシステムクロックとして７６．８ｋＨｚのシステムクロックを供給する。
データ受信回路３もやはりマイクロコントローラ回路69によって制御され、端子Ｃよりデータが取り込まれる。本実施例の場合、データ受信回路３で必要な周波数信号は、入力された３８．４ｋＨｚを基準として、データ受信回路３の内部で生成される。もちろん、発振回路１とデータ受信回路３の間で生成されても良いことはいうまでもない。取り込まれたデータは、マイクロコントローラ回路69に読み出され、着信信号の出力とともに蓄えられたり表示されたりする。そのような着信信号や表示出力をまとめて、端子Ｄとして表している。システムクロック生成回路４の出力である７６．８ｋＨｚ信号は、マイクロコントローラ回路69に入力されて、そのシステムを動作させるもとになっている。
もし、高度な処理を必要とするページャーに、本発明の通信用半導体集積回路を使用する場合、上記の動作条件ではマイクロコントローラ回路69の処理速度が不足することが起こり得る。その場合には、発振子の発振周波数３８．４ｋＨｚはそのままで、逓倍回路61により発振出力の４倍の周波数１５３．６ｋＨｚを持つクロックを作り出す。その結果、データ受信回路３になんら影響を与えることなく、マイクロコントローラ回路69のデータ処理能力が２倍になる。
本実施例の場合、発振回路１の発振周波数を７６．８ｋＨｚ、逓倍回路61の逓倍数を１倍にしておき、高速処理を行うページャーに使用するときには、逓倍回路61の逓倍数を２倍にすることもできる。
上記のことから明らかなように、本発明の通信用半導体集積回路は、普及型のページャーから高機能のページャーまで同じ半導体集積回路で対応できるものである。
図５には、本発明に基づく通信用半導体集積回路の第３の実施例が、ブロック図により示されている。図において、クロック入力端子Ｊは、分周回路２とシステムクロック生成回路４に接続されている。クロック入力端子Ｊから入力された基準クロックは、システムクロック生成回路４に入力されて、マイクロコントローラ回路69のシステムクロックを作る一方で、分周回路２により分周されて、データ受信回路３に入力される。本実施例では、端子Ｊから入力されるクロックの周波数は、７６．８ｋＨｚである。
高機能のページャーに本発明の通信用半導体集積回路を使用する場合は、第１の実施例と同様に、クロック入力端子Ｊから入力されるクロックの周波数を２倍の１５３．６ｋＨｚにし、データ受信回路３に入力する分周回路２の出力はもう１段分周した信号を用いている。その他は図１と同等であるため、同様の符号を付けてその詳細の説明を省略する。
図６には、本発明に基づく通信用半導体集積回路の第４の実施例が、ブロック図により示されている。図において、クロック入力端子Ｊは、逓倍回路61とシステムクロック生成回路４に接続されている。クロック入力端子Ｊから入力された基準クロックは、データ受信回路３に入力される一方で、逓倍回路61により逓倍された後、システムクロック生成回路４に入力されて、マイクロコントローラ回路69のシステムクロックを作る。本実施例では、クロック入力端子Ｊに入力されるクロックの周波数は３８．４ｋＨｚであり、逓倍回路61の逓倍数は２倍である。
高機能のページャーに本発明の通信用半導体集積回路を使用する場合は、第２の実施例と同様に、クロック入力端子Ｊから入力されるクロックの周波数を変えずに、３８．４ｋＨｚのままとし、逓倍回路61の逓倍数を４倍として使用する。その他は図４と同等であるため、同様の符号を付けてその詳細の説明は省略する。
図７には、本発明に基づく通信用半導体集積回路で用いられるデータ受信回路の構成が、ブロック図により示されている。
以下、ページャーを例に図面に基づいてその動作を説明する。データ入力端子Ｃから入力されるシリアルデータに対して、同期補正回路５により同期が確立される。そのようにして取り込まれたデータは、まず信号検出回路７および同期コード検出回路８により特定のコード（それぞれプリアンブルおよび同期コード）と比較され、その検出が行われる。通常、信号検出回路７により、まずプリアンブルが検出される。すると、信号検出回路７は、制御回路１８に信号を送る。すると、制御回路１８によりデータの取り込みが続けて行われる。引き続き、同期コード検出回路８により同期コードが検出されると、同期が確立される。すると、予め定められたタイムスロットで受信されるアドレスコードの検出が、アドレス比較回路９により行われる。アドレスコードが検出されると、続いてメッセージの取り込みが行われる。メッセージは、受信されるとまず誤り訂正回路６により訂正される。訂正されたメッセージデータは、誤りに関する情報とともにバスライン４９を介して外部に送り出される。制御回路１８は、データ受信制御信号４７により制御されると同時に、受信処理要求信号４８を出力している。データ受信制御信号４７は、受信の制御データレートに合わせたクロック信号と、マイクロコントローラからの制御信号を含む。また、受信処理要求信号４８は、データ受信時にマイクロコントローラに対して要求する割り込み信号と、受信状態や受信信号の品質等をモニターするための信号を含む。
以下、図面に基づいて本発明を詳細に説明する。ここでは、特にPOCSAG信号を受信する無線呼び出し受信機について、その動作を示す。図16は、本発明による通信用ICを用いた受信機の構成図である。図において、送信機から発信されたPOCSAG信号は、アンテナ56を介して受信手段54により受信、検波される。検波された信号は、通信用IC55のデータ入力端子Ｃから入力される。データ入力端子Ｃは、復号手段50に接続されており、POCSAG信号から必要なメッセージが取り出され、報知手段51に送られる。報知手段51は、メモリ60に書き込まれた自局のアドレスを復号手段50の出力と比較し、一致したらそれを外部に知らせる。具体的には、例えば電気信号を用いて音、光、振動などにして出力する。
復号手段50は、POCSAG信号の中のプリアンブル、同期コードを検出し、誤り訂正を行う。同期コードを受信すると、記憶手段52にその検出、非検出を記憶する。そして、その情報が制御手段19に入力されて、受信手段54を間欠受信させるためのタイミング信号を制御するものである。
図15の（１）及び（２）は、本発明に関わるタイミング信号の波形を記したものである。
信号が“Ｈ”レベルの時、受信手段54が動作状態にある。図１５の（１）では、まずプリアンブルが検出されると引き続き同期コードが来るまで受信を続ける。同期コードが検出されると、次に自己フレームが受信され、その次の同期コードは受信しない。そして、再び自己フレームを受信すると、次の同期コードは受信する。ここで、無事に同期コードが検出されれば、それから２つめの同期コードを受信する。つまり、同期コードを一個おきに検出することになる。途中で同期コードを受信できなかったときには、図15（２）のように、その直後の同期コードで再同期を行う。
なお、タイミング信号は代表的なもの一つについて図示したが、受信手段の構成によっては複数の信号が必要である。そのため、ブロック図においては、タイミング信号出力端子Ｋの信号線に短い斜線を入れて、複数であることを表した。
また、同期コードの受信頻度は、本実施例のように一個おきに限定されるものではなく、所定の頻度で同期コードを受信するように構成することも本発明に含まれる。
産業上の利用可能性
本発明によれば、以上説明したように、シリアルデータの受信動作に際して、共通の発振回路を用いて、データ受信回路とそれを制御するマイクロコントローラとを独立したクロックで制御することにより、データレートやデータ処理の負荷変動に容易に対応できるようになる。つまり、同じ通信用半導体集積回路を用いて、普及仕様から高機能な仕様にまで対応できる。
また、本発明によれば、以上説明したように、アドレス記憶回路にデュアルポートＲＡＭを用いることにより、必要なクロック周波数に影響を及ぼすことなく、少ないチップコストで同様の機能を実現することができる。
以上説明したように、本発明では、同期状態をモニターしながら、通常の受信にほとんど影響を与えること無しに、適宜受信機の消費電力を低減することができる。また、本発明では、同期状態での受信機の消費電力を軽減することにより、電池寿命を長くすることができるだけでなく、常時同期をとったままで送信を行うような送信機に対しても対応することができる。
さらに、集積回路化により、そのような受信システムの設計が容易になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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