(57)【特許請求の範囲】
【請求項１】
内部回路の良否を自己検査するＢＩＳＴ回路を備えた半導体集積回路装置であって、前記ＢＩＳＴ回路がテストモードであるかを検知し、検知フラグを外部へ出力するＢＩＳＴ状態検知回路と、前記ＢＩＳＴ回路が複数の種類のテストをする場合、テストの種類に応じて、前記検知フラグを出力するタイミングを変えるタイミング調整回路とを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
内部回路の良否を自己検査するＢＩＳＴ回路を備えた半導体集積回路およびそれを用いた半導体検査方法に関する。
【０００２】
【従来の技術】
従来技術では、ＢＩＳＴ回路のＰＡＳＳ／ＦＡＩＬ判定は、ＦＡＩＬフラグおよびＥＮＤフラグの両方を観測していた。ＦＡＩＬフラグはＬからＨ、またはＨからＬに信号が変化するとＦＡＩＬと判定し、ＥＮＤフラグは所定の位置で変化しなかったらＦＡＩＬと判定している。
【０００３】
この判定方法では、ＢＩＳＴ回路がテストモードに入ったかどうかは上記ＦＡＩＬフラグとＥＮＤフラグでは観測できない。すなわち、図５のタイミングチャートのように、ＢＩＳＴ回路がテストモードに入らなかった場合、ＦＡＩＬフラグが変化せず、所定のＥＮＤフラグの位置までテストを実施しなければテストが終了できない。
【０００４】
また、ＢＩＳＴ回路が複数種類のテストをすることができる場合、それら複数種類の動作を規定する設定状態（アルゴリズム、パターン）を外部から観測できないため、ＢＩＳＴ回路内部に未検出故障が存在すると、ＢＩＳＴ回路の動作を規定する設定状態（アルゴリズム、パターン）を変えようとしても、意図した状態にならない場合があり、正しくテストされない（テスト項目が洩れる）可能性がある。
【０００５】
【発明が解決しようとする課題】
ＢＩＳＴテストはテスト回路をＬＳＩ内部に組み込むことにより、良否を自己検査するものであるが、従来構成では、無駄なテスト時間の発生および、テスト項目を洩らしてしまう可能性を有していた。
【０００６】
整理すると、以下の２つの課題を有することになる。
（１）回路の故障やＢＩＳＴテストモード設定不具合によりＢＩＳＴテストモードに入らなかった場合、ＦＡＩＬフラグは変化しないため、所定のＥＮＤフラグの位置まで進まなければテストが終了しないという問題があった。
（２）ＢＩＳＴ回路内部に未検出故障回路があった場合、テスト設定状態が意図したものと異なり、正しくテストされていない可能性があり、必要なテスト項目を全て行っていなかったという問題点があった。
【０００７】
そこで、本発明は上記従来の問題点を解決する半導体集積回路装置および半導体検査方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体検査装置は以下の手段を講じる。
【０００９】
第１に、ＢＩＳＴ回路がテストモードに入ったことを検知するＢＩＳＴ状態検知回路を設ける。これにより、ＢＩＳＴ状態検知回路の信号を外部信号として出力し、テストモードに入っていない場合、テストを終了させることができる。
【００１０】
第２に、ＢＩＳＴの動作を規定する設定状態によりＢＩＳＴ状態検知フラグの外部出力タイミングを変える遅延調整回路を設ける。これにより、ＢＩＳＴ内部に未検出故障があり、その影響で正しくテストされない場合、そのチップを不良品として判定できる。
【００１１】
【発明の実施の形態】
（実施形態１）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００１２】
図１は本発明の半導体集積回路装置の構成を示すブロック図である。
【００１３】
ＢＩＳＴ回路１は半導体回路内部にテスト対象のパターンを発生させるパターン発生回路２、テスト対象のテスト内容を設定するモード設定回路３と、テスト結果を比較する比較回路４を備えている。
【００１４】
ＢＩＳＴ回路１によるテストは、モード設定回路３により規定されたテストを実施するために、パターン発生回路２でテストパターンを発生し、テスト対象となる半導体回路内部のテスト対象回路６を自己テストし、比較回路４により期待値比較を行い検査装置７にその判定結果を認識させる。
【００１５】
ＢＩＳＴ状態検知回路５は、ＢＩＳＴ回路１のＢＩＳＴ状態を検知するもので、テストモードであるか否かを検知し、その結果を外部（検査装置７）へ出力するよう構成されている。具体的には、ＢＩＳＴ状態検知回路５は、ＢＩＳＴ回路１内部のＢＩＳＴ設定レジスタ９の信号を観測する。
【００１６】
図３は上記構成によるＢＩＳＴ状態検知フラグの様子を示すタイミングチャートである。
【００１７】
ＢＩＳＴ回路１がテストモードに入ると、ＢＩＳＴ状態検知回路５はＢＩＳＴ回路１がテストモードであることを認知し、ＢＩＳＴ状態検知フラグ１３（Ｈレベル）を外部（検査装置７）へ出力する。ＢＩＳＴ回路１がテストモードに入っていない場合、ＢＩＳＴテストを終了させる。
【００１８】
すなわち、ＢＩＳＴ回路１によるテストを開始後、ＢＩＳＴ回路１がテストモードに入っていなければ（状態検知フラグがＨレベル出力されていなければ）、所定のＥＮＤフラグが立つ前にテストを終了させ、無駄な検査時間を使うことなく検査が可能となる。
【００１９】
（実施形態２）
次いで、本発明の第２の実施形態について、図面を参照しながら説明する。
【００２０】
図２は本発明の半導体集積回路装置の構成を示すブロック図である。
【００２１】
ＢＩＳＴ回路１およびＢＩＳＴ状態検知回路５の動作は実施形態１と同様であり、本実施形態の特徴は、ＢＩＳＴ状態検知フラグ８を外部（検査装置７）へ出力するタイミングを変化させる機能を追加したことにある。
【００２２】
ＢＩＳＴ回路１が複数種類のテストをできる仕様であるとき、テストの種類に応じたＢＩＳＴ回路１の動作を規定するように、ＢＩＳＴモード設定レジスタ１０に設定されている。ＢＩＳＴ状態検知回路５は、ＢＩＳＴモード設定レジスタ１０の信号を観測し、その信号状態に応じてＢＩＳＴ状態検知回路５内部にある遅延調整回路１１により信号を遅延させ、ＢＩＳＴ状態検知信号フラグ８の出力タイミングを変化させる。
【００２３】
そして、検査装置７は、上記出力タイミングを参照することにより、ＢＩＳＴ回路が現在どの種類のテストを行っているかを判定し、所望のテストが実施していない場合はそのデバイスのテストを終了させる。
【００２４】
すなわち、図４に示すように、異なるテスト設定状態が３つある場合、ＢＩＳＴモード設定レジスタ１０に設定された状態に応じて、ＢＩＳＴ状態検知フラグ８の出力開始位置を１４、１５、１６のように変化させることにより、現在行っているテスト設定状態を検査回路に認識させることが可能となる。
【００２５】
例えば、メモリのＢＩＳＴテストの場合、図４の１４をマーチテスト表に、１５をメモリマーチテスト裏に、１６をチェッカーテストに割り当てることにより、ＢＩＳＴ回路で行っているテストの内容を検査回路７に認識させることができる。
【００２６】
これにより、“メモリＢＩＳＴ回路内部に回路不良があった場合、ＢＩＳＴ設定レジスタの値が変化しないことがあり、メモリの異なるテスト（マーチの表、裏等）に対して同じパターンがパターン発生器から発生され同一のテストを２回行うため、テストの一方が未検査項目となり、市場不良の原因となりうる”という従来の課題を解決できる。
【００２７】
【発明の効果】
本発明は、ＢＩＳＴ状態検知回路を設けることにより、ＦＡＩＬした場合、ＢＩＳＴ状態に入らずにＦＡＩＬしたか、内部回路の故障によりＦＡＩＬしたかの切り分けが容易となり、量産試験時に、ＢＩＳＴ状態に入らずにＦＡＩＬした場合、ＢＩＳＴテストをストップさせ、無駄な検査時間を省くことができる優れた半導体検査を実現することができる。
【００２８】
また、ＢＩＳＴの動作を規定する設定状態に応じてＢＩＳＴ状態検知フラグの出力開始タイミングを変化させることにより、現在行っているテスト設定状態を検査回路に認識させることが可能となる。その結果、ＢＩＳＴ内部に未検出故障があり、その影響で正しくテストされない場合、そのチップを不良品として判定できる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体集積回路装置の構成を示すブロック図
【図２】本発明の実施形態２における半導体集積回路装置の構成を示すブロック図
【図３】本発明の実施形態１におけるＢＩＳＴ状態検知フラグの様子を示すタイミングチャート
【図４】本発明の実施形態２におけるＢＩＳＴ状態検知フラグの様子を示すタイミングチャート
【図５】従来のＢＩＳＴ回路におけるフラグの様子を示すタイミングチャート
【符号の説明】
１  ＢＩＳＴ回路
２  パターン発生回路
３  モード設定回路
４  比較回路
５  ＢＩＳＴ状態検知回路
６  テスト対象回路（内部回路）
７  検査装置
８  ＢＩＳＴ状態検知フラグ
９  ＢＩＳＴ状態設定レジスタ
１０  ＢＩＳＴモード設定レジスタ
１１  遅延調整回路
【図１】
0003818087.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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