(57)【特許請求の範囲】
【請求項１】
支持体（１２）上に素子形成用の半導体層（１４）を該支持体（１２）との絶縁状態に設けてなる半導体基板（１１）を製造するための方法であって、
単結晶半導体からなるベース基板（１７）の表面部の所定深さにイオン注入を行うことにより、該ベース基板（１７）の表層部に単結晶薄膜層（１７ａ）を確保した状態に剥離用の欠陥層（１８）を形成する欠陥層形成工程（Ｐ１）と、
前記ベース基板（１７）の表面の単結晶薄膜層（１７ａ）上に、所定厚みの単結晶半導体膜（１５）を形成する半導体膜形成工程（Ｐ３）と、
前記支持体（１２）に対し、前記単結晶半導体膜（１５）が形成されたベース基板（１７）をその単結晶半導体膜（１５）の表面にて貼合わせる貼合せ工程（Ｐ４）と、
前記支持体（１２）に貼合わされたベース基板（１７）を前記欠陥層（１８）にて切離す剥離工程（Ｐ５）とを含むと共に、
前記欠陥層形成工程（Ｐ１）におけるイオン注入は、前記ベース基板（１７）の表面に酸化膜が形成された状態で行われると共に、前記欠陥層（１８）の形成後にその酸化膜が除去され、
前記半導体膜形成工程（Ｐ３）は、前記ベース基板（１７）からの注入イオンの脱離がなされない程度の低温にて行われることを特徴とする半導体基板の製造方法。
【請求項２】
支持体（１２）上に素子形成用の半導体層（２２）を該支持体（１２）との絶縁状態に設けてなる半導体基板（２１）を製造するための方法であって、
単結晶半導体からなるベース基板（１７）の表面部の所定深さにイオン注入を行うことにより、該ベース基板（１７）の表層部に単結晶薄膜層（１７ａ）を確保した状態に剥離用の欠陥層（１８）を形成する欠陥層形成工程（Ｑ１）と、
前記支持体（１２）に対し、前記ベース基板（１７）をその単結晶薄膜層（１７ａ）の表面にて貼合わせる貼合せ工程（Ｑ３）と、
前記支持体（１２）に貼合わされたベース基板（１７）を前記欠陥層（１８）にて切離す剥離工程（Ｑ４）と、
前記支持体（１２）の表面の単結晶薄膜層（２３）上に所定厚みの単結晶半導体膜（２４）を形成する半導体膜形成工程（Ｑ６）とを含むと共に、
前記欠陥層形成工程（Ｑ１）におけるイオン注入は、前記ベース基板（１７）の表面に酸化膜が形成された状態で行われると共に、前記欠陥層（１８）の形成後にその酸化膜が除去されることを特徴とする半導体基板の製造方法。
【請求項３】
前記半導体膜形成工程（Ｐ３，Ｑ６）は、単結晶薄膜層（１７ａ，２３）から単結晶半導体膜（１５，２４）への不純物の拡散が抑制される温度にて行われることを特徴とする請求項１又は２記載の半導体基板の製造方法。
【請求項４】
前記半導体膜形成工程（Ｐ３，Ｑ６）は、エピタキシャル成長法により行われることを特徴とする請求項１ないし３のいずれかに記載の半導体基板の製造方法。
【請求項５】
前記半導体膜形成工程（Ｐ３，Ｑ６）は、分子線エピタキシャル装置を用いて行われることを特徴とする請求項４記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、支持体上に素子形成用の半導体層をその支持体との絶縁状態に設けてなる半導体基板を製造するための半導体基板の製造方法に関する。
【０００２】
【発明が解決しようとする課題】
この種の半導体基板として、例えばシリコン基板上に絶縁膜を介してシリコン単結晶層を設けて構成されるＳＯＩ（Silicon On Insulator）基板がある。このＳＯＩ基板を製造するための方法として、例えば特開平５−２１１１２８号公報に示されるような、貼合わせを用いたいわゆるスマートカット法が提案されている。
【０００３】
この方法では、図５に示すように、３つの段階（工程）を経てＳＯＩ基板が製造される。即ち、第１段階では、図５（ａ）に示すように、シリコン単結晶基板からなるベース基板１に対し、例えば水素ガスをイオン化して所定の注入エネルギーで加速して注入する工程が行われ、これにてベース基板１の所定深さ位置に欠陥層２が形成される。この場合、ベース基板１のうち欠陥層２の上部の層が、最終的に得たいシリコン単結晶層に対応した薄膜層１ａとなる。
【０００４】
次の第２段階では、図５（ｂ）に示すように、上記ベース基板１の上面に、例えばシリコン基板からなる支持体３を貼合わせる工程が行われる。このとき、前記支持体３の表面（図で下面）には予め酸化膜からなる絶縁膜４が形成されている。そして、第３段階では、図５（ｃ）に示すように、熱処理によって、前記ベース基板１から薄膜層１ａを欠陥層２に沿って剥離させる工程が行われる。
【０００５】
これにて、支持体３上に絶縁膜４を介して薄膜層１ａが貼合わされた形態となり、その後、図５（ｄ）に示すように、剥離面の研磨が行われることにより、シリコン単結晶層５を有するＳＯＩ基板６が得られるのである。かかる方法によれば、品質の高いシリコン単結晶層５を得ることができ、また、ベース基板１を、厚みを減少させながら再使用することができるものである。
【０００６】
ところで、上述のようなＳＯＩ基板６を、例えばパワーデバイス系や、サーフェイスマイクロマシーン等に使用する場合には、シリコン単結晶層５の大きな厚み（例えば数μｍ〜十数μｍ）が必要とされる。しかしながら、上記従来の製造方法では、シリコン単結晶層５の膜厚を十分に大きくしようとすると、イオン注入の深さを十分に大きく（欠陥層２の形成位置を深く）して薄膜層１ａの厚みを大きくしなければならない。
【０００７】
そのため、イオン注入エネルギーが高くなって大電力が必要となるために高価となると共に、高価なイオン注入機も必要となる。この場合、例えば１３．５μｍのシリコン単結晶層５を形成するためには、１ＭｅＶの注入エネルギーが必要となる。さらには、加速エネルギーが大きくなることに伴い、副次的に発生する薄膜層１ａ（シリコン単結晶層５）内への重金属ノックオンにより、薄膜層１ａひいてはシリコン単結晶層５における重金属等の不純物汚染やダメージが大きくなる問題もあった。また、ベース基板１の繰返し使用回数も少ないものとなってしまう。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、支持体上に半導体層を有してなる半導体基板を製造する方法にあって、簡単な工程で且つ安価に膜厚の大きい半導体層を得ることができ、しかも半導体層の不純物汚染等を極力抑えることができる半導体基板の製造方法を提供するにある。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体基板の製造方法は、単結晶半導体からなるベース基板の表面部の所定深さにイオン注入を行うことにより該ベース基板の表層部に単結晶薄膜層を確保した状態に剥離用の欠陥層を形成する欠陥層形成工程と、ベース基板の表面の単結晶薄膜層上に所定厚みの単結晶半導体膜を形成する半導体膜形成工程と、支持体に対し単結晶半導体膜が形成されたベース基板をその単結晶半導体膜の表面にて貼合わせる貼合せ工程と、支持体に貼合わされたベース基板を欠陥層にて切離す剥離工程とを含むと共に、前記欠陥層形成工程におけるイオン注入を、ベース基板の表面に酸化膜が形成された状態で行うと共に、欠陥層の形成後にその酸化膜を除去するように構成し、さらに、前記半導体膜形成工程を、前記ベース基板からの注入イオンの脱離がなされない程度の低温にて行うところに特徴を有する（請求項１の発明）。
【００１０】
これによれば、欠陥層形成工程において、ベース基板の表層部に欠陥層により仕切られた形態の単結晶薄膜層が形成され、半導体膜形成工程において、その単結晶薄膜層上に、所定厚みの単結晶半導体膜が堆積状態に形成される。そして、貼合せ工程において、支持体に対してベース基板がその単結晶半導体膜の表面にて貼合わされ、剥離工程において、ベース基板から欠陥層にて単結晶半導体膜及び単結晶薄膜層が切離されるようになり、もって、支持体上に単結晶半導体膜を主体とした半導体層を設けてなる半導体基板が得られる。
【００１１】
このとき、半導体層の厚みは、半導体膜形成工程における単結晶半導体膜の形成厚みによって調整できるから、欠陥層形成工程においてベース基板の表層部に形成する単結晶薄膜層をごく薄く済ませながらも、半導体層の膜厚の大きくすることができる。従って、欠陥層形成工程におけるイオン注入のエネルギーを低く済ませることができ、単結晶薄膜層の重金属等による汚染も抑えることができる。また、全体としても簡単な工程の組合わせで済ませることができる。さらに、欠陥層形成工程におけるイオン注入時において、ベース基板の表面に酸化膜が形成されていることにより、単結晶薄膜層に対する重金属等の不純物による汚染を極力防止することができる。
ところで、上記欠陥層形成工程から剥離工程までの間は、ベース基板中に形成される欠陥層をそのままの状態で維持しておく必要があるが、半導体膜形成工程においてベース基板に対して高温が作用すると、注入したイオンがベース基板から脱離してしまい、剥離用の欠陥層としての機能が損なわれてしまう虞がある。そこで、半導体膜形成工程を、ベース基板からの注入イオンの脱離がなされない程度の低温にて行うようにすることが望ましく、これにより、注入したイオンがベース基板から脱離することを未然に防止することができる。
【００１２】
この結果、本発明の請求項１の半導体基板の製造方法によれば、支持体上に膜厚の大きい半導体層を設ける場合であっても、簡単な工程で且つ安価に済ませることができ、しかも不純物汚染等も少なく抑えることができるという優れた実用的効果を奏するものである。
【００１３】
本発明の第２の半導体基板の製造方法は、単結晶半導体からなるベース基板の表面部の所定深さにイオン注入を行うことにより該ベース基板の表層部に単結晶薄膜層を確保した状態に剥離用の欠陥層を形成する欠陥層形成工程と、支持体に対しベース基板をその単結晶薄膜層の表面にて貼合わせる貼合せ工程と、支持体に貼合わされたベース基板を欠陥層にて切離す剥離工程と、支持体の表面の単結晶薄膜層上に所定厚みの単結晶半導体膜を形成する半導体膜形成工程とを含むと共に、前記欠陥層形成工程におけるイオン注入を、ベース基板の表面に酸化膜が形成された状態で行うと共に、欠陥層の形成後にその酸化膜を除去するところに特徴を有する（請求項２の発明）。
【００１４】
これによれば、欠陥層形成工程において、ベース基板の表層部に欠陥層により仕切られた形態の単結晶薄膜層が形成され、貼合せ工程において、支持体に対してベース基板がその単結晶半導体膜の表面にて貼合わされる。そして、剥離工程において、ベース基板から欠陥層にて単結晶薄膜層が切離されるようになり、半導体膜形成工程において、その単結晶薄膜層上に、所定厚みの単結晶半導体膜が堆積状態に形成され、もって、支持体上に単結晶半導体膜を主体とした半導体層を設けてなる半導体基板が得られる。
【００１５】
この場合も、半導体層の厚みは、半導体膜形成工程における単結晶半導体膜の形成厚みによって調整できるから、欠陥層形成工程においてベース基板の表層部に形成する単結晶薄膜層をごく薄く済ませながらも、半導体層の膜厚の大きくすることができる。従って、欠陥層形成工程におけるイオン注入のエネルギーを低く済ませることができ、単結晶薄膜層の重金属等による汚染も抑えることができる。また、全体としても簡単な工程の組合わせで済ませることができる。さらに、欠陥層形成工程におけるイオン注入時において、ベース基板の表面に酸化膜が形成されていることにより、単結晶薄膜層に対する重金属等の不純物による汚染を極力防止することができる。
【００１６】
この結果、本発明の請求項２の半導体基板の製造方法によれば、支持体上に膜厚の大きい半導体層を設ける場合であっても、簡単な工程で且つ安価に済ませることができ、しかも不純物汚染等も少なく抑えることができるという優れた実用的効果を奏するものである。
【００１９】
そして、上記した各製造方法における欠陥層形成工程においては、イオン注入に伴い、単結晶薄膜層に多少なりとも不純物汚染が生ずる。この場合も、半導体膜形成工程において、ベース基板に対して高温が作用すると、単結晶薄膜層に含まれる不純物が、形成される単結晶半導体膜中に拡散して汚染してしまう虞がある。そこで、半導体膜形成工程を、単結晶薄膜層から単結晶半導体膜への不純物の拡散が抑制される温度にて行うことが望ましく（請求項３の発明）、これにより、単結晶半導体膜への汚染の拡散を効果的に防止することができる。
【００２０】
また、上記半導体膜形成工程において、単結晶薄膜層上に単結晶半導体膜を堆積状態に形成するための方法として、単結晶薄膜層の結晶軸に合せて結晶を成長させるようにしたエピタキシャル成長法があり（請求項４の発明）、これにより、高品質な単結晶半導体膜を形成することが可能となる。さらに、このエピタキシャル成長法を実現するための装置として、分子線エピタキシャル装置を用いることができ（請求項５の発明）、これにより、比較的低温にて単結晶半導体膜の形成の工程を行うことができる。
【００２１】
【発明の実施の形態】
（１）第１の実施例
以下、本発明を、シリコン基板上に絶縁膜を介して厚膜のシリコン単結晶層を設けたＳＯＩ（Silicon On Insulator）基板の製造に適用した第１の実施例（請求項１，３，４，５に対応）について、図１及び図２を参照しながら説明する。
【００２２】
まず、本実施例の方法により製造される半導体基板（ＳＯＩ基板）１１は、図２（ｆ）に示すように、例えばシリコン基板からなる支持体１２上に、例えばシリコン酸化膜からなる絶縁膜１３を介して、シリコン単結晶からなる素子形成用の半導体層１４を有して構成される。この半導体層１４は膜厚が大きく（例えば数μｍ〜十数μｍ程度）構成され、例えばパワーデバイス系やサーフェイスマイクロマシーン等に使用されるようになっている。このとき、詳しくは後述するように、前記半導体層１４は、大部分を構成する単結晶半導体膜たるエピタキシャル層１５とその上面のごく薄い薄膜層１６とから構成される。
【００２３】
さて、上記半導体基板１１の製造方法について、以下順を追って述べる。図１は、本実施例に係る半導体基板１１の製造の工程を概略的に示している。即ち、まず、工程Ｐ１では、欠陥層形成工程が実行される。この工程Ｐ１では、図２（ａ）に示すように、単結晶シリコン基板からなるベース基板１７に対し、その表面部に例えば水素ガスをイオン化して所定の注入エネルギーで加速して注入することが行われる。この場合、イオン注入は、比較的浅い位置に低エネルギー（例えば１５０ｋｅＶ）で行われるので、電流量の小さい比較的安価で汎用的なイオン注入機を用いることができる。
【００２４】
これにて、ベース基板１７の所定深さ位置（例えば表面から１μｍの位置）に、注入イオンによって剥離用の欠陥層１８が形成される。また、ベース基板１７のうち表層部には、シリコン単結晶からなるごく薄い単結晶薄膜層１７ａ（後に薄膜層１６となる）が、前記欠陥層１８によって仕切られた形態に形成されることになる。尚、前記ベース基板１７の全体の厚さ寸法は、初期状態（再使用される前）で例えば６００μｍ程度とされている。
【００２５】
また、このとき、図示はしていないが、ベース基板１７の表面には、イオン注入時の汚染を極力防止するための酸化膜が形成されており、イオン注入はその酸化膜を通して行われるようになっている。イオン注入により欠陥層１８が形成された後、工程Ｐ２では、ベース基板１７の表面に対する例えばウェットエッチングにより、前記酸化膜が除去される。
【００２６】
次の工程Ｐ３では、前記ベース基板１７の表面の単結晶薄膜層１７ａ上に所定厚みの単結晶半導体膜を堆積状態に形成する半導体膜形成工程が実行される。本実施例では、単結晶半導体膜の形成方法として、分子線エピタキシャル成長装置（ＭＢＥ装置と略称する）を使用したエピタキシャル成長法が用いられる。これにより、図２（ｂ）に示すように、単結晶薄膜層１７ａ上にその結晶軸に合せてシリコン単結晶が堆積状態に成長し、もって単結晶半導体膜としてのエピタキシャル層１５が所定の厚み（例えば十数μｍ）に形成されるのである。
【００２７】
このとき、本実施例では、エピタキシャル成長は、比較的低温（例えば５００℃以下）にて行われるようになっており、ＭＢＥ装置を採用したことにより、低温で純度の高いエピタキシャル層１５を形成することができる。これにて、ベース基板１７の欠陥層１８から注入イオン（水素イオン）が脱離することを未然に防止することができ、欠陥層１８を維持することができる。しかも、上記イオン注入に伴い前記単結晶薄膜層１７ａに多少の不純物汚染が生じていても、その汚染物質がエピタキシャル層１５中に拡散することを極力防止することができるのである。
【００２８】
次の工程Ｐ４では、上記支持体（シリコン基板）１２に対して、エピタキシャル層１５が形成されたベース基板１７を貼合せる貼合せ工程が実行される。この工程Ｐ４では、図２（ｃ）に示すように、表面に絶縁膜（酸化膜）１３が予め形成されており且つ鏡面研磨されている支持体１２に対し、ベース基板１７が図２（ｂ）とは上下反転された状態つまりエピタキシャル層１５の表面にて接着される。この貼合わせは、直接接着法あるいは静電圧力等を用いて接着する周知の方法により行われる。これにて、図２（ｄ）に示すように、支持体１２上に絶縁膜１３を介して、エピタキシャル層１５、単結晶薄膜層１７ａ、欠陥層１８及びベース基板１７のバルク部分が積層された形態に一体化される。
【００２９】
引続き、工程Ｐ５にて、支持体１２に貼合わされたベース基板１７を前記欠陥層１８にて切離す剥離工程が実行される。この工程Ｐ５は、例えば１０００℃の高温熱処理を行うことにより、図２（ｅ）に示すように、ベース基板１７内部の欠陥層１８での割れが発生することに基づくものである。これにて、ベース基板１７の欠陥層１８上に設けられていた単結晶薄膜層１７ａ及びエピタキシャル層１５が剥離されて支持体１２の表面側に転写された如き形態となり、支持体１２上に絶縁膜１３を介して、十分に大きい膜厚の半導体層１４（エピタキシャル層１５及び薄膜層１６）を有した半導体基板１１が得られるのである。
【００３０】
この後、工程Ｐ６では、得られた半導体基板１１に対して、例えば８００℃以上の温度にて高温アニール処理が実行される。これにて、剥離面の欠陥回復、結合の強化、表面酸化物の除去、及びシリコン流動に伴う部分平坦化等が図られるのである。さらに、工程Ｐ７にて、剥離面の表面研磨が実行される。これにて、剥離面の凹凸が除去され、図２（ｆ）に示すような半導体基板１１として仕上げられるのである。
【００３１】
尚、図示はしていないが、上記剥離工程Ｐ５にて単結晶薄膜層１７ａが剥離されたベース基板１７側は、剥離面が研磨された上で、例えば次の半導体基板１１の製造に使用される。この場合、ベース基板１７は、１回の使用によって減少する厚み寸法が２μｍ以下に止まり、１枚のベース基板１７を多数回に渡って繰返し使用することが可能となるのである。
【００３２】
このように本実施例によれば、支持体１２上に絶縁膜１３を介して半導体層１４を有するものにあって、例えばパワーデバイス系やサーフェイスマイクロマシーン等に使用するに好適な、十分に大きな膜厚の半導体層１４を有する半導体基板１１を得ることができた。このとき、厚膜の半導体層１４の形成は、半導体膜形成工程Ｐ３におけるエピタキシャル成長法によるエピタキシャル層１５の形成により可能となったので、ベース基板１７から剥離する単結晶薄膜層１７ａを極めて薄いものとする、つまり欠陥層形成工程Ｐ１におけるイオン注入の深さ（欠陥層１８の形成深さ）を、得たい半導体層１４の厚みに関係なく小さいものとすることができる。
【００３３】
従って、従来のようなシリコン単結晶層５の膜厚を大きくしようとするとイオン注入の深さを大きくしなければならなかったものと異なり、膜厚の大きい半導体層１４を得るにあたっても、欠陥層形成工程Ｐ１におけるイオン注入のエネルギーを低く済ませることができ、高価なイオン注入機を必要とすることもないのである。そして、これに伴い、単結晶薄膜層１７ａの重金属等による汚染も極めて小さく抑えることができ、また、エピタキシャル成長法によって、高品質のシリコン単結晶膜からなるエピタキシャル層１５を得ることができる。しかも、全体としても簡単な工程の組合わせで済ませることができる。
【００３４】
特に本実施例では、欠陥層形成工程Ｐ１において、ベース基板１７の表面に酸化膜が形成された状態でイオン注入を行うようにしたので、酸化膜により、イオン注入時の重金属等の不純物による汚染を抑制することができ、また、半導体膜形成工程Ｐ３を、単結晶薄膜層１７ａからエピタキシャル層１５への不純物の拡散が抑制される低温にて行うようにしたので、上記イオン注入に伴い前記単結晶薄膜層１７ａに多少の不純物汚染が生じていても、その汚染物質がエピタキシャル層１５中に拡散することを極力防止することができるのである。
【００３５】
この結果、本実施例の半導体基板１１の製造方法によれば、簡単な工程で且つ安価に膜厚の大きい半導体層１４を得ることができ、しかもその半導体層１４のクオリティを十分に高いものとすることができるという優れた実用的効果を得ることができる。さらには、ベース基板１７の繰返し使用回数も大幅に増加させることができるものである。
【００３６】
尚、上記した実施例では、剥離面の表面研磨の工程（Ｐ７）において、薄膜層１６（単結晶薄膜層１７ａ）の表面部のみを研磨するようにしたが、研磨により薄膜層１６全体を取除くようにすることもできる。これによれば、半導体層１４がエピタキシャル層１５のみから構成されることになり、より一層クオリティの高い半導体層１４が得られるようになるのである。
【００３７】
（２）第２の実施例
次に、本発明の第２の実施例（請求項２に対応）について、図３及び図４を参照しながら説明する。尚、この実施例においても、本発明をシリコン基板上に絶縁膜を介して厚膜のシリコン単結晶層を設けたＳＯＩ基板の製造に適用したものであり、上記第１の実施例と同一部分については、詳しい説明を省略すると共に符号も一部共通して使用し、以下、異なる点を中心に述べることとする。
【００３８】
本実施例の方法により製造される半導体基板（ＳＯＩ基板）２１は、図４（ｅ）に示すように、例えばシリコン基板からなる支持体１２上に、例えばシリコン酸化膜からなる絶縁膜１３を介して、シリコン単結晶からなる素子形成用の半導体層２２を有して構成される。この半導体層２２はやはり膜厚が大きく（例えば数μｍ〜十数μｍ程度）構成され、例えばパワーデバイス系やサーフェイスマイクロマシーン等に使用されるようになっている。このとき、前記半導体層２２は、ごく薄い薄膜層２３と、その上面の大部分を構成する単結晶半導体膜たるエピタキシャル層２４とから構成される。
【００３９】
図３は、本実施例に係る半導体基板２１の製造の工程を概略的に示している。即ち、まず、工程Ｑ１では、欠陥層形成工程が実行される。この工程Ｑ１では、上記第１の実施例の工程Ｐ１と同様に、表面に酸化膜（図示せず）が形成された単結晶シリコン基板からなるベース基板１７に対し、水素ガスのイオン注入が行われ、図４（ａ）に示すように、ベース基板１７の所定深さ位置（例えば表面から１μｍの位置）に、剥離用の欠陥層１８が形成される。また、ベース基板１７の表層部にはシリコン単結晶からなるごく薄い単結晶薄膜層１７ａ（後に薄膜層２３となる）が前記欠陥層１８によって仕切られた形態に形成されることになる。工程Ｑ２では、ベース基板１７の表面に対する例えばウェットエッチングにより、前記酸化膜が除去される。
【００４０】
次の工程Ｑ３では、支持体１２に対してベース基板１７を貼合せる貼合せ工程が実行される。この工程Ｑ３では、図４（ｂ）に示すように、表面に絶縁膜１３が予め形成された支持体１２に対し、ベース基板１７を上下反転状態つまり単結晶薄膜層１７ａの表面にて接着される。これにて、図４（ｃ）に示すように、支持体１２上に絶縁膜１３を介して、単結晶薄膜層１７ａ、欠陥層１８及びベース基板１７のバルク部分が積層された形態に一体化される。
【００４１】
引続き、工程Ｑ４にて、高温熱処理を行うことにより支持体１２に貼合わされたベース基板１７を欠陥層１８にて切離す剥離工程が実行される。これにて、ベース基板１７の欠陥層１８上に設けられていた単結晶薄膜層１７ａが剥離されて支持体１２の表面側に転写された如き形態となり、上面に絶縁膜１３を介してシリコン単結晶からなる薄膜層２３を有した支持体１２が得られる。次いで、工程Ｑ５では、支持体１２に対して高温アニール処理が実行される。この高温アニール処理は、エピタキシャル装置内にて行われる。これにて、剥離面の欠陥回復、結合の強化、表面酸化物の除去、及びシリコン流動に伴う部分平坦化等が図られる。
【００４２】
そして、工程Ｑ６では、引続きエピタキシャル装置内にて、図４（ｅ）に示すように、エピタキシャル成長法により前記支持体１２の表面の薄膜層２３上に、所定厚み（例えば十数μｍ）の単結晶半導体膜たるエピタキシャル層２４を堆積状態に形成する半導体膜形成工程が実行される。この場合も、エピタキシャル成長は、比較的低温にて行われ、薄膜層２３（単結晶薄膜層１７ａ）に多少の不純物汚染が生じていても、その汚染物質がエピタキシャル層２４中に拡散することが防止されるのである。
【００４３】
この後、工程Ｑ７にて、エピタキシャル層２４の表面を研磨する工程が実行され、もってエピタキシャル層２４の表面の凹凸が除去され、半導体基板２１が完成する。尚、この表面研磨の工程Ｑ７は、エピタキシャル層２４の表面状態により必要に応じて実行すれば良い。また、剥離工程Ｑ４にて単結晶薄膜層１７ａが剥離されたベース基板１７は、やはり剥離面が研磨された上で、次の半導体基板２１の製造に繰返し使用されるようになっている。
【００４４】
このような本実施例の半導体基板２１の製造方法によれば、上記第１の実施例と同様に、簡単な工程で且つ安価に膜厚の大きい半導体層２２を得ることができ、しかもその半導体層２２のクオリティを十分に高いものとすることができるという優れた実用的効果を得ることができる。さらには、ベース基板１７の繰返し使用回数も大幅に増加させることができるものである。
【００４５】
尚、この第２の実施例では、半導体膜形成工程Ｑ６つまりエピタキシャル層２４の形成の工程を、比較的低温にて行うようにしたが、既に剥離工程Ｑ４が終了していて欠陥層１８に対して悪影響を与える虞は元々ないので、薄膜層２３からの不純物の拡散が問題とならない程度であれば、高温でエピタキシャル層２４の形成を行っても良い。
【００４６】
また、上記各実施例では、エピタキシャル装置としてＭＢＥを採用したが、ＣＶＤを用いることもでき、その場合には、高真空が得られ、また基板表面に付着した水素をその場で除去できるようなクリーニング機構を備える装置を用いることが望ましい。原料ガスとしては、ジシランやジクロルシラン等を用いることができる。
【００４７】
その他、本発明は上記した各実施例に限定されるものではなく、例えば支持体の材質としてはセラミック基板や石英基板などであっても良い。また、イオン注入に用いる材料としては、水素ガスに限らずヘリウム，ネオン等の希ガスやフッ素，塩素ガスなどを採用することもできる。イオンの種類によって、適切な剥離温度ひいては各工程における温度等が異なってくることは勿論である。さらには、各部の厚み寸法等も一例に過ぎない等、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すもので、半導体基板の製造工程を概略的に示す図
【図２】製造工程における様子を模式的に示す縦断面図
【図３】本発明の第２の実施例を示す図１相当図
【図４】図２相当図
【図５】従来例を示す図２相当図
【符号の説明】
図面中、１１，２１は半導体基板、１２は支持体、１３は絶縁膜、１４，２２は半導体層、１５，２４はエピタキシャル層（単結晶半導体膜）、１７はベース基板、１７ａは単結晶薄膜層、１８は欠陥層を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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