(57)【特許請求の範囲】
【請求項１】
入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記反転回路の入力ノードとの間に直列に配置される入力部および帰還部とを備え、
前記入力部は、前記入力信号に応じて前記第２電源線を前記帰還部を介して前記入力ノードの一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記ラッチ部から出力される出力信号のレベルに応じて前記入力ノードの前記一方を前記入力部に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるnMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたpMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるpMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるpMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたnMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるnMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【請求項６】
入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記ラッチ部との間に並列に配置され、前記第２電源電圧を直接受ける入力部および帰還部とを備え、
前記入力部は、入力信号に応じて前記第２電源線を前記反転回路の一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記第２電源線を前記ラッチ部から出力される出力信号のレベルに応じて前記反転回路の前記一方に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるnMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたpMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるpMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【請求項１０】
請求項６記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるpMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたnMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるnMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を受信する入力回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近時、トランジスタ構造の微細化、消費電力の削減等のため、半導体集積回路の電源電圧（動作電圧）が低くなってきている。トランジスタの閾値電圧は、電源電圧にほとんど依存しないため、電源電圧の低下に伴い電源電圧に対するトランジスタの閾値電圧は、相対的に大きくなる。この結果、トランジスタで構成される回路の動作マージンは、小さくなる傾向にある。
図１１は、外部から供給される入力信号を受信する入力回路の一例を示している。
【０００３】
入力回路は、ラッチ部１、プリチャージ部２、帰還部３、入力部４、電源接続部５およびバッファ部６を有している。ラッチ部１は、入力と出力とを互いに接続した２つのCMOSインバータ１ａ、１ｂで構成されている。プリチャージ部２は、ドレインがCMOSインバータ１ａ、１ｂの入力ノードND1、ND2にそれぞれ接続された２つのpMOSトランジスタ２ａ、２ｂで構成されている。pMOSトランジスタ２ａ、２ｂは、ソースが電源線VDDに接続され、ゲートでクロック信号CLKを受けている。
【０００４】
帰還部３は、ドレインがCMOSインバータ１ａ、１ｂのnMOSトランジスタのソースに接続された２つのnMOSトランジスタ３ａ、３ｂで構成されている。nMOSトランジスタ３ａ、３ｂのゲートは、バッファ部６を介して供給されるノードND2、ND1の反転レベル（/ND2、/ND1）をそれぞれ受けている。入力部４は、ドレインがCMOSインバータ１ａ、１ｂのnMOSトランジスタのソースに接続されたnMOSトランジスタ４ａ、４ｂで構成されている。nMOSトランジスタ４ａ、４ｂのゲートは、入力信号INおよび基準電圧VREFをそれぞれ受けている。基準電圧VREFは、入力信号INの高レベル電圧と低レベル電圧の中央の電圧に設定されている。
【０００５】
電源接続部５は、ドレインがnMOSトランジスタ３ａ、３ｂ、４ａ、４ｂのソースに接続されたnMOSトランジスタ５ａで構成されている。nMOSトランジスタ５ａは、ソースが接地線VSSに接続され、ゲートでクロック信号CLKを受けている。バッファ部６は、ノードND1、ND2の論理レベルをそれぞれ反転するインバータ６ａ、６ｂと、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路６ｃとを有している。出力回路６ｃのpMOSトランジスタのゲートは、インバータを介してノード/ND1に接続されている。出力回路６ｃのnMOSトランジスタのゲートは、ノード/ND2に接続されている。
【０００６】
図１１に示した入力回路では、クロック信号CLKが低レベルのとき、プリチャージ部２のpMOSトランジスタ２ａ、２ｂがオンし、CMOSインバータ１ａ、１ｂの入力ノードND1、ND2は、ともに高レベルに変化する。このとき、nMOSトランジスタ５ａはオフしている。ノードND1、ND2が高レベルのとき、バッファ部６のインバータ６ａ、６ｂの出力であるノード/ND1、/ND2は、低レベルになり、帰還部３のnMOSトランジスタ３ａ、３ｂは、オフする。
【０００７】
次に、入力信号INが供給された後、クロック信号CLKは、高レベルに変化する。クロック信号CLKの高レベルにより、プリチャージ部２のpMOSトランジスタ２ａ、２ｂはオフし、電源接続部５のnMOSトランジスタ５ａはオンする。例えば、入力信号が高レベル（基準電圧VREFより高い電圧）のとき、nMOSトランジスタ４ｂのソース・ドレイン間抵抗は、nMOSトランジスタ４ａのソース・ドレイン間抵抗より低くなる。このため、ノードND1の電圧は、ノードND2の電圧に比べ下がる。pMOSトランジスタ１ａのソース・ドレイン間抵抗は、pMOSトランジスタ１ｂのソース・ドレイン間抵抗より低くなる。この結果、ノードND2の電圧は上昇し、ノードND1の電圧は下降する。すなわち、入力信号INの高レベルは、ラッチ部１にラッチされる。
【０００８】
ノードND1の低レベルおよびノードND2の高レベルにより、ノード/ND1、/ND2は、それぞれ高レベル、低レベルに変化する。バッファ部６の出力回路６ｃは、ノード/ND2の低レベルおよびノード/ND1の反転レベル（低レベル）を受け、出力信号OUTを高レベルに変化させる。すなわち、ラッチ部１にラッチされた入力信号INの論理レベルが出力される。
【０００９】
帰還部３のnMOSトランジスタ３ｂは、ノード/ND1の高レベルを受けてオンするため、ラッチ部１のラッチ状態は、入力信号INのレベルによらず固定される。ラッチ部１は、クロック信号CLKが低レベルに変化するまで、入力信号INをラッチする。
図１２は、入力回路の別の例を示している。この入力回路は、図１１に示した入力回路の極性を逆にした回路である。すなわち、nMOSトランジスタとpMOSトランジスタ、および電源線VDDと接地線VSSとは、それぞれ入れ換えられている。
【００１０】
入力回路は、ラッチ部１、プリチャージ部７、帰還部８、入力部９、電源接続部１０およびバッファ部１１を有している。プリチャージ部７は、ドレインがCMOSインバータ１ａ、１ｂの入力ノードND1、ND2にそれぞれ接続された２つのnMOSトランジスタ７ａ、７ｂで構成されている。nMOSトランジスタ７ａ、７ｂは、ソースが接地線VSSに接続され、ゲートでクロック信号/CLKを受けている。クロック信号/CLKは、クロック信号CLKの位相を反転した信号である。
【００１１】
帰還部８は、ドレインがCMOSインバータ１ａ、１ｂのpMOSトランジスタのソースに接続された２つのpMOSトランジスタ８ａ、８ｂで構成されている。pMOSトランジスタ８ａ、８ｂのゲートは、バッファ部１１を介して供給されるノードND2、ND1の反転レベル（/ND2、/ND1）をそれぞれ受けている。入力部９は、ドレインがCMOSインバータ１ａ、１ｂのpMOSトランジスタのソースに接続されたpMOSトランジスタ９ａ、９ｂで構成されている。pMOSトランジスタ９ａ、９ｂのゲートは、入力信号INおよび基準電圧VREFをそれぞれ受けている。
【００１２】
電源接続部１０は、ドレインがpMOSトランジスタ８ａ、８ｂ、９ａ、９ｂのソースに接続され、ソースが電源線VDDに接続され、ゲートでクロック信号/CLKを受けている。バッファ部１１は、ノードND1、ND2のレベルをそれぞれ反転するインバータ１１ａ、１１ｂと、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路１１ｃとを有している。出力回路１１ｃのpMOSトランジスタのゲートは、ノード/ND1に接続されている。出力回路１１ｃのnMOSトランジスタのゲートは、インバータを介してノード/ND2に接続されている。
【００１３】
図１２に示した入力回路では、クロック信号/CLKが高レベルのとき、プリチャージ部７のnMOSトランジスタ７ａ、７ｂがオンし、CMOSインバータ１ａ、１ｂの入力ノードND1、ND2は、ともに低レベルに変化する。そして、入力信号INが供給された後、クロック信号/CLKが低レベルに変化することで、ノードND1、ND2の一方が高レベル、他方が低レベルになる。この後、ノードND1、ND2の電圧に応じて、帰還部８のpMOSトランジスタ８ａ、８ｂの一方がオンし、クロック信号/CLKが高レベルに変化するまでラッチ状態が固定される。
【００１４】
【発明が解決しようとする課題】
図１１に示した入力回路では、接地線VSSからノードND1、ND2までの間に３つのnMOSトランジスタ（例えば、nMOSトランジスタ５ａ、４ａ、CMOSインバータ１ａのnMOSトランジスタ）が直列に接続されている。同様に、図１２に示した入力回路では、電源線VDDからノードND1、ND2までの間に、３つのpMOSトランジスタが直列に接続されている。このため、上述した入力回路を電源電圧の低い半導体集積回路に搭載する場合、接地電圧VSS（または電源電圧VDD）は、ラッチ部１に供給されにくくなる。この結果、ノードND1、ND2の電圧差が開きにくくなり、わずかな電源ノイズ等により、ラッチ部１が誤ったデータをラッチするおそれがある。
【００１５】
また、図１１において、基準電圧VREFを受けるnMOSトランジスタ４ａは、nMOSトランジスタ５ａを介して接地線VSSに接続されている。同様に、図１２において、基準電圧VREFを受けるpMOSトランジスタ９ｂは、pMOSトランジスタ１０ａを介して電源電圧VDDに接続されている。このため、入力回路の動作時に、nMOSトランジスタ４ａおよびpMOSトランジスタ９ｂのソースおよびドレインの電圧が変動しやすくなる。この結果、入力信号INのラッチ時に基準電圧VREFが、カップリングノイズにより変動した場合、次のクロック信号CLK（または/CLK）に同期して供給される入力信号INを正しくラッチできないおそれがある。
【００１６】
本発明の目的は、入力信号を確実に受信できる入力回路を有する半導体集積回路を提供することにある。特に、電源電圧が低い場合に、入力信号を確実に受信することにある。
【００１７】
【課題を解決するための手段】
請求項１の半導体集積回路では、入力回路は、ラッチ部、電源接続部、入力部および帰還部を有している。この入力回路では、まず、電源接続部は、制御信号の活性化に応答して入力回路の反転回路を第１電源電圧が供給される第１電源線に接続する。入力部の入力スイッチ回路は、入力信号に応じて第２電源電圧が供給される第２電源線を帰還部を介して反転回路の入力ノードの一方に接続する。ラッチ部は、反転回路の一方が動作することで、強制的にアンバランスにされ、入力信号に応じた論理値をラッチする。帰還部の帰還スイッチ回路は、ラッチ部から出力される出力信号のレベルに応じて入力ノードの一方のみを入力部に接続する。そして、ラッチ部のラッチ状態が固定される。
【００１８】
入力部および帰還部は、第２電源線と反転回路の入力ノードとの間に直列に配置されている。すなわち、入力部は、ラッチ部を介して入力ノードに直接接続されている。入力信号に応じた電圧を入力ノードに直接与えることができるため、反転回路の入力ノードの電圧差を、入力信号に応じて迅速に広げることができる。したがって、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００１９】
請求項６の半導体集積回路では、入力回路は、ラッチ部、電源接続部、入力部および帰還部を有している。この入力回路では、まず、電源接続部は、制御信号の活性化に応答して入力回路の反転回路を第１電源電圧が供給される第１電源線に接続する。入力部の入力スイッチ回路は、入力信号に応じて第２電源電圧が供給される第２電源線を反転回路の一方に接続する。ラッチ部は、反転回路の一方が動作することで、強制的にアンバランスにされ、入力信号に応じた論理値をラッチする。帰還部の帰還スイッチ回路は、ラッチ部から出力される出力信号のレベルに応じて入力ノードの一方のみを第２電源線に接続する。そして、ラッチ部のラッチ状態が固定される。
【００２０】
入力部および帰還部は、第２電源線と反転回路との間に並列に配置されている。すなわち、第２電源線は、入力部を介して、反転回路に直接接続されている。入力信号に応じて第２電源線を反転回路に直接接続できるため、反転回路の入力ノードの電圧差を、入力信号に応じて迅速に広げることができる。したがって、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００２１】
請求項２および請求項７の半導体集積回路では、プリチャージ部は、制御信号の非活性化時に、反転回路の入力ノードを所定の電圧に設定する。ラッチ部が動作する前に、反転回路を同じ状態にしておくことで、ラッチ部を、入力信号に対応するラッチ状態になるように迅速にアンバランスにできる。
請求項３および請求項８の半導体集積回路では、バッファ部を介して増幅された出力信号を帰還部に供給することで、ラッチ部のラッチ状態が確定するための時間を短くできる。
【００２２】
請求項４、請求項５、請求項９および請求項１０の半導体集積回路では、入力回路をpMOSトランジスタおよびnMOSトランジスタで構成することで、反転回路の入力ノードは、２段のトランジスタ（入力部および帰還部のpMOSまたはnMOSトランジスタ）を介して第２電源線に接続される。このため、第２電源電圧は、入力信号に応じて入力ノードに伝達されやすくなり、第１電源電圧と第２電源電圧の差が小さい場合にも、入力信号を確実にラッチできる。この結果、電源電圧が低い場合の動作余裕を向上できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。
半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、クロック同期式のSDRAM（Synchronous DRAM）として形成されている。
【００２４】
SDRAMは、クロック信号（制御信号）CLKを受けるクロックバッファ１２、複数ビットからなるコマンド信号CMDを受けるコマンドバッファ１４、複数ビットからなるアドレス信号ADを受けるアドレスバッファ１６、コマンドラッチ／デコーダ１８、アドレスラッチ回路（アドレス受信回路）２０、制御回路２２、およびメモリコア２４を有している。なお、SDRAMは、図１に示した以外にも、データ信号を入出力するためのデータバッファ、データ制御回路等を有している。
【００２５】
クロックバッファ１２、コマンドバッファ１４およびアドレスバッファ１６は、カレントミラー回路を有する差動入力回路およびバッファBUFを有している。クロックバッファ１２は、受信したクロック信号CLKを内部クロック信号ICLKとして出力する。コマンドバッファ１４は、受信したコマンド信号CMDを内部コマンド信号ICMDとして出力する。アドレスバッファ１６は、書き込み動作または読み出し動作を実行するメモリセルMCを選択するためのアドレス信号ADを受信し、受信したアドレス信号ADを内部アドレス信号IADとして出力する。
【００２６】
コマンドラッチ／デコーダ１８は、内部コマンド信号ICMDを内部クロック信号ICLKに同期して受信する入力回路２６および受信した内部クロック信号ICLKをデコードするコマンドデコーダ２８を有している。コマンドラッチ／デコーダ１８は、デコード結果に応じて、メモリコア２４に書き込み動作または読み出し動作を実行させるためのコア制御信号CNTを出力する。
【００２７】
アドレスラッチ回路２０は、内部アドレス信号IADを内部クロック信号ICLKに同期して受信し、受信した信号をラッチアドレス信号LADとして出力する入力回路３０を有している。
制御回路２２は、コア制御信号CNTおよびラッチアドレス信号LADを受け、メモリコア２４にこのメモリコア２４を動作させるための制御信号を出力する。
【００２８】
メモリコア２４は、マトリックス状に配置されたメモリセルMCと、メモリセルMCに接続されたワード線WLおよびビット線BLと、ビット線BLに接続されたセンスアンプSAとを有している。メモリセルMCは、一般のDRAMのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線BLとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。
【００２９】
メモリコア２４は、制御回路２２からの制御信号を受けて動作を開始し、ラッチアドレス信号LADに応じたワード線WLを選択する。ワード線WLの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。
図２は、図１に示したアドレスラッチ回路２０の入力回路３０の詳細を示している。なお、コマンドラッチ／デコーダ１８の入力回路２６も入力回路３０と同じ回路である。このため、入力回路２６の説明は省略する。
【００３０】
入力回路３０は、入力部３２、帰還部３４、ラッチ部３６、プリチャージ部３８、電源接続部４０、およびバッファ部４２を有している。
入力部３２は、ドレインが帰還部３４に接続されたpMOSトランジスタ３２ａ、３２ｂ（入力スイッチ回路）で構成されている。pMOSトランジスタ３２ａ、３２ｂのゲートは、内部アドレス信号IADの位相を反転した内部アドレス信号/IADおよび内部アドレス信号IADをそれぞれ受けている。pMOSトランジスタ３２ａ、３２ｂのソースは、電源電圧（第２電源電圧）VDDが供給される電源線（第２電源線）VDDに接続されている。この実施形態では、電源電圧VDDは、2.3Vに設定されている。
【００３１】
帰還部３４は、ドレインが後述するCMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2（＝CMOSインバータ３６ａ、３６ｂの出力ノードND2、ND1）にそれぞれ接続されたpMOSトランジスタ３４ａ、４８ｂ（帰還スイッチ回路）で構成されている。pMOSトランジスタ３４ａ、３４ｂのゲートは、バッファ部４２を介して供給されるノードND2、ND1の反転レベル（/ND2、/ND1）をそれぞれ受けている。
【００３２】
ラッチ部３６は、入力と出力とを互いに接続したCMOSインバータ３６ａ、３６ｂで構成されている。CMOSインバータ３６ａ、３６ｂのpMOSトランジスタのソースは、電源線VDDに接続されている。CMOSインバータ３６ａ、３６ｂのnMOSトランジスタのソースは、電源接続部４０に接続されている。
プリチャージ部３８は、ドレインがCMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2にそれぞれ接続されたpMOSトランジスタ３８ａ、３８ｂで構成されている。pMOSトランジスタ３８ａ、３８ｂは、ソースが電源線VDDに接続され、ゲートで内部クロック信号ICLKを受けている。
【００３３】
電源接続部４０は、ドレインがCMOSインバータ３６ａ、３６ｂのnMOSトランジスタのソースに接続されたnMOSトランジスタ４０ａで構成されている。nMOSトランジスタ４０ａは、ソースが接地電圧（第１電源電圧）VSSが供給される接地線（第１電源線）VSSに接続され、ゲートで内部クロック信号ICLKを受けている。
【００３４】
バッファ部４２は、ノードND1、ND2の論理レベルをそれぞれ反転するインバータ４２ａ、４２ｂと、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路４２ｃとを有している。出力回路４２ｃのpMOSトランジスタのゲートは、インバータを介してノード/ND1に接続されている。出力回路４２ｃのnMOSトランジスタのゲートは、ノード/ND2に接続されている。バッファ部４２は、入力部３２で受信した内部アドレス信号IADと同じ論理レベルの信号をラッチアドレス信号LADとして出力する。
【００３５】
図２に示した入力回路３０では、内部クロック信号ICLK（クロック信号CLK）が低レベルのとき、プリチャージ部３８のpMOSトランジスタ３８ａ、３８ｂがオンし、CMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2は、ともに高レベルに変化する。このとき、電源接続部４０のnMOSトランジスタ４０ａはオフしている。ノードND1、ND2が高レベルのとき、バッファ部４２のインバータ４２ａ、４２ｂの出力であるノード/ND1、/ND2は、低レベルになるため、帰還部３４のpMOSトランジスタ３４ａ、３４ｂは、オン状態になる。このため、内部クロック信号ICLKの非活性化時に、CMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2は、帰還部３４のpMOSトランジスタ３６ａ、３６ｂを介して入力部３２のpMOSトランジスタ３２ａ、３２ｂに接続される。
【００３６】
次に、内部アドレス信号IADが供給された後、内部クロック信号ICLKは、高レベル（活性化状態）に変化する。内部クロック信号ICLKの高レベルにより、プリチャージ部３８のpMOSトランジスタ３８ａ、３８ｂはオフし、電源接続部４０のnMOSトランジスタ４０ａはオンする。nMOSトランジスタ４０ａのオンにより、ラッチ部３６は、活性化されてアドレス信号ADをラッチ動作可能な状態になる。
【００３７】
例えば、内部アドレス信号IADが高レベルのとき、pMOSトランジスタ３２ａはオンし、pMOSトランジスタ３２ｂはオフする。帰還部３４のpMOSトランジスタ３４ａ、３４ｂは、オン状態にあるため、ノードND2のみが、pMOSトランジスタ３２ａ、３４ａを介して電源線VDDに接続される。ノードND2の電圧上昇およびノードND1の電圧下降によりCMOSインバータ３６のpMOSトランジスタ３６ｂはオフし、pMOSトランジスタ３６ａはオンする。そして、高レベルの内部アドレス信号IADは、ラッチ部３６にラッチされる。
【００３８】
この実施形態では、CMOSインバータ３６ａの入力ノードND1は、pMOSトランジスタ３２ａ、３４ａを介して電源線VDDに接続されている。同様に、CMOSインバータ３６ｂの入力ノードND2は、pMOSトランジスタ３２ｂ、３４ｂを介して電源線VDDに接続されている。すなわち、入力ノードND1、ND2は、直列に接続された２段のトランジスタを介して電源線VDDに接続されている。これは、従来（図１１および図１２）に比べ１段少ない。したがって、電源電圧VDDが2.3Vと低い場合にも、ノードND1、ND2の電圧差を、内部アドレス信号IADに応じて迅速かつ確実に広げることができる。また、増幅機能を有するpMOSトランジスタ３２ａ、３２ｂのソースが、電源線VDDに直接接続されているため、内部アドレス信号IADの小さい電圧変化を増幅し、pMOSトランジスタ３２ａ、３２ｂのドレインに迅速かつ確実に出力できる。この結果、入力回路３０（および入力回路２６）の電源電圧に対する動作余裕は、従来に比べ向上する。
【００３９】
バッファ部４２のインバータ４２ａ、４２ｂは、ノードND1の低レベルおよびノードND2の高レベルを増幅し、ノード/ND1、/ND2を、それぞれ電源電圧VDDおよび接地電圧VSSに変化させる。バッファ部４２の出力回路４２ｃは、ノード/ND2の低レベルおよびノード/ND1の反転レベル（低レベル）を受け、ラッチアドレス信号LADを高レベルに変化させる。すなわち、ラッチ部３６にラッチされた内部アドレス信号IADの論理レベル（電源電圧VDD）が出力される。
【００４０】
また、帰還部３４のpMOSトランジスタ３４ａは、ノード/ND2の低レベルを受けてオン状態を維持し、帰還部３４のpMOSトランジスタ３４ｂは、ノード/ND1の高レベルを受けてオフする。CMOSインバータ３６ａの入力ノードND2が、pMOSトランジスタ３２ａ、３４ａを介して電源線VDDに接続され、ラッチ部３６のラッチ状態は、内部アドレス信号IADのレベルによらず固定される。インバータ４２ａ、４２ｂにより増幅されたラッチ部３６の出力信号（ノードND1、ND2）が、帰還部３４に供給されるため、帰還動作を高速に行うことができる。ラッチ部３６は、クロック信号CLKが低レベルに変化するまで、内部アドレス信号IADをラッチする。
【００４１】
以上、第１の実施形態では、直列に接続された２段のpMOSトランジスタ３２ａ、３４ａ（３２ｂ、３４ｂ）を介して電源線VDDをCMOSインバータ３６ｂ（３６ａ）の入力ノードND2（ND1）に接続したので、入力ノードND1、ND2の電圧差を、アドレス信号ADに応じて迅速に広げることができる。すなわち、アドレス信号ADをラッチ部３６に確実にラッチできる。入力回路３０の電源電圧VDDに対する動作余裕を向上できるため、電源電圧VDDが低い場合にも、アドレス信号ADを確実にラッチできる。
【００４２】
クロック信号CLKの非活性化時に、プリチャージ部３８を使用して入力ノードND1、ND2を電源線VDDに接続したので、クロック信号CLKの活性化時に、アドレス信号ADの論理レベルをラッチ部３６に確実にラッチできる。
バッファ部４２を介して増幅された出力信号（/ND1、/ND2）を帰還部３４に供給したので、ラッチ部３６のラッチ状態が確定するための時間を短くできる。
【００４３】
図３は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項５に対応している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドラッチ／デコーダ１８およびアドレスラッチ回路２０の代わりにコマンドラッチ／デコーダ１８Ａおよびアドレスラッチ回路２０Ａが形成されている。また、コマンドラッチ／デコーダ１８Ａおよびアドレスラッチ回路２０Ａには、内部クロック信号ICLKの位相を反転した内部クロック信号/ICLKが供給されている。その他の構成は、第１の実施形態と同一である。
【００４４】
コマンドラッチ／デコーダ１８Ａは、内部コマンド信号ICMDを内部クロック信号/ICLKに同期して受信する入力回路２６Ａおよび受信した内部クロック信号ICLKをデコードするコマンドデコーダ２８を有している。コマンドラッチ／デコーダ１８Ａは、デコード結果に応じて、メモリコア２４を動作させるためのコア制御信号CNTを出力する。
【００４５】
アドレスラッチ回路２０Ａは、内部アドレス信号IADを内部クロック信号/ICLKに同期して受信し、受信した信号をラッチアドレス信号LADとして出力する入力回路３０Ａを有している。
図４は、図３に示したアドレスラッチ回路２０Ａの入力回路３０Ａの詳細を示している。なお、コマンドラッチ／デコーダ１８Ａの入力回路２６Ａも入力回路３０Ａと同じ回路である。このため、入力回路２６Ａは、説明を省略する。
【００４６】
入力回路３０Ａは、図２に示した入力回路３０の極性を逆にした回路である。すなわち、入力回路３０Ａと入力回路３０とでは、nMOSトランジスタとpMOSトランジスタ、および電源線VDDと接地線VSSとがそれぞれ入れ換えられている。
入力回路３０Ａは、電源接続部４４、ラッチ部３６、プリチャージ部４６、帰還部４８、入力部５０およびバッファ部５２を有している。電源接続部４４は、ドレインがラッチ部３６に接続されたpMOSトランジスタ４４ａで構成されている。pMOSトランジスタ４４ａは、ソースが電源線（第１電源線）VDDに接続され、ゲートで内部クロック信号/ICLKを受けている。
【００４７】
ラッチ部３６は、入力と出力とを互いに接続した２つのCMOSインバータ３６ａ、３６ｂで構成されている。プリチャージ部４６は、ドレインがCMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2にそれぞれ接続された２つのnMOSトランジスタ４６ａ、４６ｂで構成されている。nMOSトランジスタ４６ａ、４６ｂは、ソースが接地線（第２電源線）VSSに接続され、ゲートで内部クロック信号/ICLKを受けている。
【００４８】
帰還部４８は、ドレインがノードND1、ND2にそれぞれ接続されたnMOSトランジスタ４８ａ、４８ｂ（帰還スイッチ回路）で構成されている。nMOSトランジスタ４８ａ、４８ｂのゲートは、バッファ部５２を介して供給されるノードND2、ND1の反転レベル（/ND2、/ND1）をそれぞれ受けている。
入力部５０は、ドレインがnMOSトランジスタ４８ａ、４８ｂのソースにそれぞれ接続されたnMOSトランジスタ５０ａ、５０ｂ（入力スイッチ回路）で構成されている。nMOSトランジスタ５０ａ、５０ｂのゲートは、内部アドレス信号/IAD、IADをそれぞれ受けている。
【００４９】
バッファ部５２は、ノードND1、ND2のレベルをそれぞれ反転するインバータ５２ａ、５２ｂと、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路５２ｃとを有している。出力回路５２ｃのpMOSトランジスタのゲートは、ノード/ND2に接続されている。出力回路５２ｃのnMOSトランジスタのゲートは、インバータを介してノード/ND1に接続されている。
【００５０】
図４に示した入力回路３０Ａでは、内部クロック信号/ICLKが高レベル（非活性化状態）のとき、プリチャージ部４６のnMOSトランジスタ４ａ、４ｂがオンし、CMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2は、ともに低レベルに変化する。このとき、電源接続部４４のpMOSトランジスタ４４ａはオフしている。ノードND1、ND2が低レベルのとき、バッファ部５２のインバータ５２ａ、５２ｂの出力であるノード/ND1、/ND2は、高レベルになるため、帰還部４８のnMOSトランジスタ４８ａ、４８ｂは、オン状態になる。このため、内部クロック信号/ICLKの非活性化時に、CMOSインバータ３６ａ、３６ｂの入力ノードND1、ND2は、帰還部４８のpMOSトランジスタ４８ａ、４８ｂを介して入力部５０のnMOSトランジスタ５０ａ、５０ｂに接続される。
【００５１】
次に、内部アドレス信号IADが供給された後、内部クロック信号/ICLKは、低レベル（活性化状態）に変化する。内部クロック信号/ICLKの低レベルにより、プリチャージ部４６のnMOSトランジスタ４６ａ、４６ｂはオフし、電源接続部４４のpMOSトランジスタ４４ａはオンする。pMOSトランジスタ４４ａのオンにより、ラッチ部３６は、活性化されてアドレス信号ADをラッチ動作可能な状態になる。
【００５２】
例えば、内部アドレス信号IADが高レベルのとき、nMOSトランジスタ５０ｂはオンし、nMOSトランジスタ５０ａはオフする。帰還部５２のnMOSトランジスタ５２ａ、５２ｂは、オン状態にあるため、ノードND1のみが、nMOSトランジスタ５０ｂ、５２ｂを介して接地線VSSに接続される。ノードND1の電圧下降およびノードND2の電圧上昇によりCMOSインバータ３６のpMOSトランジスタ３６ａはオンし、pMOSトランジスタ３６ｂはオフする。このように、第１の実施形態と、極性が逆の動作が行われ、高レベルの内部アドレス信号IADは、ラッチ部３６にラッチされる。
【００５３】
バッファ部５２のインバータ５２ａ、５２ｂは、ノードND1の低レベルおよびノードND2の高レベルを増幅し、ノード/ND1、/ND2を、それぞれ電源電圧VDDおよび接地電圧VSSに変化させる。バッファ部５２の出力回路５２ｃは、ノード/ND2の低レベルおよびノード/ND1の反転レベル（低レベル）を受け、ラッチアドレス信号LADを高レベルに変化させる。すなわち、ラッチ部３６にラッチされた内部アドレス信号IADの論理レベル（電源電圧VDD）が出力される。
【００５４】
また、帰還部４８のnMOSトランジスタ４８ｂは、ノード/ND1の高レベルを受けてオン状態を維持し、帰還部４８のnMOSトランジスタ４８ａは、ノード/ND2の低レベルを受けてオフする。CMOSインバータ３６ａの入力ノードND1が、nMOSトランジスタ４８ｂ、５０ｂを介して接地線VSSに接続され、ラッチ部３６のラッチ状態は、内部アドレス信号IADのレベルによらず固定される。
【００５５】
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
図５は、本発明の第３の実施形態における入力回路３０Ｂの詳細を示している。この実施形態は、請求項６ないし請求項９に対応する。上述した第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
【００５６】
入力回路３０Ｂは、第１の実施形態（図１）の入力回路３０の代わりに形成される。すなわち、入力回路３０Ｂは、内部アドレス信号IADを内部クロック信号ICLKに同期して受信し、受信した信号をラッチアドレス信号LADとして出力する。なお、この実施形態のSDRAMに形成されるコマンドラッチ／デコーダ（図示せず）の入力回路は、入力回路３０Ｂと同じ回路である。
【００５７】
入力回路３０Ｂは、入力部３２、帰還部５４、ラッチ部３６、プリチャージ部３８、電源接続部４０およびバッファ部５６を有している。
入力部３２におけるpMOSトランジスタ３２ａ、３２ｂのゲートは、内部アドレス信号/IAD、IADをそれぞれ受けている。pMOSトランジスタ３２ａ、３２ｂのドレインは、CMOSインバータ３２ａ、３２ｂのpMOSトランジスタのソースに接続されている。pMOSトランジスタ３２ａ、３２ｂのソースは、電源線（第２電源線）VDDに接続されている。電源線VDDに供給される電源電圧（第２電源電圧）VDDは、2.3Vに設定されている。
【００５８】
帰還部５４は、ドレインがCMOSインバータ３２ａ、３２ｂのpMOSトランジスタのソースにそれぞれ接続されたpMOSトランジスタ５４ａ、５４ｂで構成されている。pMOSトランジスタ５４ａ、５４ｂのゲートは、バッファ部５６を介して供給されるノードND1と同論理のレベル（NND1）およびノード/ND2の反転レベル（NND2）をそれぞれ受けている。pMOSトランジスタ５４ａ、５４ｂのソースは、電源線VDDに接続されている。
【００５９】
バッファ部５６は、ノードND1の論理レベルを伝達するバッファ５６ａ、ノードND2の論理レベルを反転するインバータ５６ｂ、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路５６ｃとを有している。出力回路５６ｃのpMOSトランジスタのゲートは、バッファ５６ａの出力であるノードNDD1に接続されている。出力回路４２ｃのnMOSトランジスタのゲートは、インバータ５６ｂの出力であるノード/ND2に接続されている。
【００６０】
上述した入力回路３０Ｂは、第１の実施形態と同様に、内部クロック信号ICLKの立ち上がりエッジに同期して、内部アドレス信号IADをラッチする。内部クロック信号ICLKの非活性化時の状態および内部クロック信号ICLKの活性化時のラッチ動作は、第１の実施形態と同様であるため、説明を省略する。
この実施形態では、CMOSインバータ３６ａの入力ノードND1は、CMOSインバータ３６ｂのpMOSトランジスタおよびpMOSトランジスタ３２ｂ（または５４ｂ）を介して電源線VDDに接続されている。同様に、CMOSインバータ３６ｂの入力ノードND2は、CMOSインバータ３６のpMOSトランジスタ３６ａおよびpMOSトランジスタ３２ａ（または５４ａ）を介して電源線VDDに接続されている。すなわち、入力ノードND1、ND2は、直列に接続された２段のトランジスタを介して電源線VDDに接続されている。これは、従来（図１１および図１２）に比べ１段少ない。したがって、電源電圧VDDが2.3Vと低い場合にも、ノードND1、ND2の電圧差を、内部アドレス信号IADに応じて迅速かつ確実に広げることができる。また、増幅機能を有するpMOSトランジスタ３２ａ、３２ｂのソースが、電源線VDDに直接接続されているため、内部アドレス信号IADの小さい電圧変化を増幅し、pMOSトランジスタ３２ａ、３２ｂのドレインに迅速かつ確実に出力できる。この結果、入力回路３０Ｂの電源電圧に対する動作余裕は、従来に比べ向上する。
【００６１】
以上、第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。
図６は、本発明の第４の実施形態における入力回路３０Ｃの詳細を示している。この実施形態は、請求項６ないし請求項８、請求項１０に対応する。上述した第２の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
【００６２】
入力回路３０Ｃは、第２の実施形態（図４）の入力回路３０Ａの代わりに形成される。すなわち、入力回路３０Ｃは、内部アドレス信号IADを内部クロック信号/ICLKに同期して受信し、受信した信号をラッチアドレス信号LADとして出力する。なお、この実施形態のSDRAMに形成されるコマンドラッチ／デコーダ（図示せず）の入力回路は、入力回路３０Ｃと同じ回路である。
【００６３】
入力回路３０Ｃは、図５に示した入力回路３０Ｂの極性を逆にした回路である。すなわち、入力回路３０Ｃと入力回路３０Ｂとでは、nMOSトランジスタとpMOSトランジスタ、および電源線VDDと接地線VSSとがそれぞれ入れ換えられている。
入力回路３０Ｃは、電源接続部４４、ラッチ部３６、プリチャージ部４６、帰還部５８、入力部５０およびバッファ部６０を有している。帰還部５８は、ドレインがCMOSインバータ３２ａ、３２ｂのnMOSトランジスタのソースにそれぞれ接続されたnMOSトランジスタ５８ａ、５８ｂで構成されている。nMOSトランジスタ５８ａ、５８ｂのゲートは、バッファ部６０を介して供給されるノードND1と同論理のレベル（NND1）およびノード/ND2の反転レベル（NND2）をそれぞれ受けている。nMOSトランジスタ５８ａ、５８ｂのソースは、接地線VSSに接続されている。
【００６４】
バッファ部６０は、ノードND1の論理レベルを伝達するバッファ６０ａ、ノードND2の論理レベルを反転するインバータ６０ｂ、電源線VDDと接地線VSSとの間にpMOSトランジスタおよびnMOSトランジスタを直列に配置した出力回路６０ｃとを有している。出力回路６０ｃのpMOSトランジスタのゲートは、インバータ６０ｂの出力であるノード/ND2に接続されている。出力回路４２ｃのnMOSトランジスタのゲートは、バッファ６０ａの出力であるノードNDD1に接続されている。
【００６５】
上述した入力回路３０Ｃでは、第２の実施形態と同様に、内部クロック信号/ICLKの立ち下がりエッジに同期して、内部アドレス信号IADをラッチする。内部クロック信号/ICLKの非活性化時の状態および内部クロック信号/ICLKの活性化時のラッチ動作は、第２の実施形態と同様であるため、説明を省略する。
以上、第４の実施形態においても、第１及び第２の実施形態と同様の効果を得ることができる。
【００６６】
図７は、本発明の第５の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応する。上述した第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
この実施形態では、SDRAMの外部端子に供給されるコマンド信号CMDおよびアドレス信号ADは、入力バッファを介さずに、入力回路２６Ｄ、３０Ｄに直接供給される。また、SDRAMは、内部クロック信号ICLKの位相を調整する位相調整回路DLLを有している。位相調整回路DLLは、内部クロック信号ICLKの位相をクロック信号CLKの位相に合わせ、内部クロック信号ICLK2として出力する。すなわち、位相調整回路DLLは、内部クロック信号ICLKの位相を、クロック信号CLKを受けるクロックバッファ１２の遅延時間だけ進めるDLL（Delayed Locked Loop）回路として動作する。その他の構成は、第１の実施形態と同じである。
【００６７】
図８は、図７に示したアドレスラッチ回路２０Ｄの入力回路３０Ｄの詳細を示している。なお、コマンドラッチ／デコーダ１８Ｄの入力回路２６Ｄも入力回路３０Ｄと同じ回路である。このため、入力回路２６Ｄは、説明を省略する。
入力回路３０Ｄは、入力される信号が第１の実施形態と異なることを除き入力回路３０と同じ回路である。すなわち、入力部３２のpMOSトランジスタ３２ａのゲートには、内部アドレス信号/IADでなく、基準電圧VREFが供給され、入力部３２のpMOSトランジスタ３２ｂのゲートには、アドレス信号ADが直接供給されている。プリチャージ部３８のpMOSトランジスタ３８ａ、３８ｂのゲートおよび電源接続部４０のnMOSトランジスタ４０ａのゲートには、内部クロック信号ICLKでなく内部クロック信号ICLK2が供給されている。
【００６８】
基準電圧VREFは、入力信号（ADまたはCMD）の高レベル側の最低入力電圧（一般には、電圧仕様VIHで示される）と低レベル側の最高入力電圧（一般には、電圧仕様VILで示される）の間の電圧である。基準電圧VREFは、SDRAMに形成される図示しない電圧生成回路が生成する。あるいは、基準電圧VREFは、SDRAMの外部から入力される。
【００６９】
図８に示した入力回路３０Ｄでは、アドレス信号ADの電圧が、基準電圧VREFより高い場合、アドレス信号ADを受けるpMOSトランジスタ３２ｂのソース・ドレイン間抵抗は、基準電圧VREFを受けるpMOSトランジスタ３２ａのソース・ドレイン間抵抗より高くなる。このため、ノードND2の電圧が高くなり、ラッチ部３６のバランスが崩れていく。その後の動作は、第１の実施形態の入力回路３０と同じである。なお、アドレス信号ADの振幅は、電源電圧VDDと接地電圧VSSの電圧差より小さい。
【００７０】
また、アドレス信号ADの電圧が、基準電圧VREFより低い場合、アドレス信号ADを受けるpMOSトランジスタ３２ｂのソース・ドレイン間抵抗は、基準電圧VREFを受けるpMOSトランジスタ３２ａのソース・ドレイン間抵抗より低くなる。このため、ノードND1の電圧が高くなり、ラッチ部３６のバランスが崩れていく。その後の動作は、第１の実施形態の入力回路３０と同じである。
【００７１】
この実施形態では、基準電圧VREFを受けるpMOSトランジスタ３２ａのソースは、電源線VDDに直接接続されている。このため、入力回路３０Ｄの動作時に、pMOSトランジスタ３２ａのソースは、電源線VDDに固定される。pMOSトランジスタ３２ａのドレインの電圧変化は、従来に比べ大幅に小さくなる。このため、基準電圧VREFは、pMOSトランジスタ３２ａのソース・ドレインの電圧変化に伴うカップリングノイズによる影響を受けにくくなる。この結果、入力回路３０Ｄの誤動作（アドレス信号ADの誤ラッチ）を防止できる。
【００７２】
これに対して、従来の入力回路（図１２）では、入力部９のpMOSトランジスタ９ａ、９ｂは、電源接続部１０のpMOSトランジスタ１０ａを介して電源線VDDに接続されている。このため、入力信号INのラッチ時に、基準電圧VREFを受けるpMOSトランジスタ９ｂのソース・ドレインの両方が変動し、pMOSトランジスタ９ｂのカップリングノイズにより基準電圧VREFが変動する。
【００７３】
図９は、図８に示した入力回路３０Ｄの動作（回路シミュレーションの波形）を示している。比較例として、図１２に示した従来の入力回路の動作波形を示している。
従来の入力回路（図１２）では、基準電圧VREFを受けるpMOSトランジスタ９ｂのソースおよびドレインの電圧は、１Ｖ以上変動する。これに対して、入力回路３０Ｄでは、基準電圧VREFを受けるpMOSトランジスタ３２ａのドレインの電圧の変動は、０.５Ｖ以下である。すなわち、基準電圧VREFは、pMOSトランジスタ３２ａのカップリングノイズの影響を受けにくい。
【００７４】
以上、第５の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、入力回路３０Ｄに振幅の小さいアドレス信号ADを供給する場合にも、動作余裕を向上でき、アドレス信号ADを確実にラッチできる。
なお、上述した第２の実施形態（図４）では、入力部５０に相補の内部アドレス信号IAD、/IADを供給し、プリチャージ部４６および電源接続部４４に内部クロック信号/ICLKを供給した例について述べた。本発明はこれに限定されるものではない。例えば、第５の実施形態と同様に、入力部５０で外部端子に供給されるアドレス信号ADを直接受けてもよい。この場合、入力部５０のnMOSトランジスタ５０ａのゲートには、基準電圧VREFが供給される。また、プリチャージ部４６および電源接続部４４には、クロック信号CLKと位相が１８０度ずれた内部クロック信号/ICLK2が供給される。
【００７５】
同様に、図１０に示すように、第３の実施形態（図５）の入力部３２のpMOSトランジスタ４０ａ、４０ｂのゲートに、基準電圧VREFおよびアドレス信号ADをそれぞれ供給してもよい。このとき、プリチャージ部３８のpMOSトランジスタ３８ａ、３８ｂのゲートおよび電源接続部４０のnMOSトランジスタ４０ａのゲートには、内部クロック信号ICLK2が供給される。
【００７６】
また、第４の実施形態（図６）の入力部５０のnMOSトランジスタ５０ａのゲートに、基準電圧VREFを供給してもよい。このとき、プリチャージ部４６および電源接続部４４には、クロック信号CLKと位相が１８０度ずれた内部クロック信号/ICLK2が供給される。
上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はこれに限定されるものではない。例えば、本発明をSSRAM、マイクロコンピュータ、ロジックLSI、システムLSI等の半導体集積回路に適用してもよい。
【００７７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記反転回路の入力ノードとの間に直列に配置される入力部および帰還部とを備え、
前記入力部は、前記入力信号に応じて前記第２電源線を前記帰還部を介して前記入力ノードの一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記ラッチ部から出力される出力信号のレベルに応じて前記入力ノードの前記一方を前記入力部に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【００７８】
（付記２）  付記１記載の半導体集積回路において、
前記入力スイッチ回路は、前記帰還スイッチ回路を介して前記反転回路の前記入力ノードにそれぞれ接続され、前記入力信号および前記入力信号の反転信号をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
【００７９】
（付記３）  付記２記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
（付記４）  付記１記載の半導体集積回路において、
前記入力スイッチ回路は、前記帰還スイッチ回路を介して前記反転回路の前記入力ノードにそれぞれ接続され、前記入力信号および基準電圧をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
【００８０】
（付記５）  付記４記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
（付記６）  付記１記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【００８１】
（付記７）  付記６記載の半導体集積回路において、
前記所定の電圧は、前記帰還スイッチ回路をオンさせるための電圧であることを特徴とする半導体集積回路。
（付記８）  付記１記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【００８２】
（付記９）  付記１記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるnMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたpMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるpMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【００８３】
（付記１０）  付記１記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるpMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたnMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるnMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【００８４】
（付記１１）  付記１記載の半導体集積回路において、
メモリセルを有するメモリコアと、
コマンド信号を前記入力信号として受信する前記入力回路を有するコマンドラッチ回路と、
前記コマンドラッチ回路で受信した前記コマンド信号に応じて、前記メモリコアに書き込み動作または読み出し動作を実行するためのコア制御信号を生成するコマンドデコーダとを備えていることを特徴とする半導体集積回路。
【００８５】
（付記１２）  付記１１記載の半導体集積回路において、
前記コマンドラッチ回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記コマンド信号を受信することを特徴とする半導体集積回路。
（付記１３）  付記１記載の半導体集積回路において、
メモリセルを有するメモリコアと、
書き込み動作または読み出し動作を実行する前記メモリセルを選択するためのアドレス信号を前記入力信号として受信する前記入力回路を有するアドレス受信回路とを備えていることを特徴とする半導体集積回路。
【００８６】
（付記１４）  付記１３記載の半導体集積回路において、
前記アドレス受信回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記アドレス信号を受信することを特徴とする半導体集積回路。
（付記１５）  入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記ラッチ部との間に並列に配置され、前記第２電源電圧を直接受ける入力部および帰還部とを備え、
前記入力部は、入力信号に応じて前記第２電源線を前記反転回路の一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記第２電源線を前記ラッチ部から出力される出力信号のレベルに応じて前記反転回路の前記一方に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【００８７】
（付記１６）  付記１５記載の半導体集積回路において、
前記入力スイッチ回路は、前記反転回路にそれぞれ接続され、前記入力信号および前記入力信号の反転信号をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
（付記１７）  付記１６記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
【００８８】
（付記１８）  付記１５記載の半導体集積回路において、
前記入力スイッチ回路は、前記反転回路にそれぞれ接続され、前記入力信号および基準電圧をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
（付記１９）  付記１８記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
【００８９】
（付記２０）  付記１５記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
（付記２１）  付記２０記載の半導体集積回路において、
前記所定の電圧は、前記帰還スイッチ回路をオフさせるための電圧であることを特徴とする半導体集積回路。
【００９０】
（付記２２）  付記１５記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
（付記２３）  付記１５記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるnMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたpMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるpMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【００９１】
（付記２４）  付記１５記載の半導体集積回路において、
前記反転回路は、CMOSインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるpMOSトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたnMOSトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるnMOSトランジスタで構成され、
前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【００９２】
（付記２５）  付記１５記載の半導体集積回路において、
メモリセルを有するメモリコアと、
コマンド信号を前記入力信号として受信する前記入力回路を有するコマンドラッチ回路と、
前記コマンドラッチ回路で受信した前記コマンド信号に応じて、前記メモリコアに書き込み動作または読み出し動作を実行するためのコア制御信号を生成するコマンドデコーダとを備えていることを特徴とする半導体集積回路。
【００９３】
（付記２６）  付記２５記載の半導体集積回路において、
前記コマンドラッチ回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記コマンド信号を受信することを特徴とする半導体集積回路。
（付記２７）  付記１５記載の半導体集積回路において、
メモリセルを有するメモリコアと、
書き込み動作または読み出し動作を実行する前記メモリセルを選択するためのアドレス信号を前記入力信号として受信する前記入力回路を有するアドレス受信回路とを備えていることを特徴とする半導体集積回路。
【００９４】
（付記２８）  付記２６記載の半導体集積回路において、
前記アドレス受信回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記アドレス信号を受信することを特徴とする半導体集積回路。
【００９５】
【発明の効果】
請求項１の半導体集積回路では、入力信号に応じた電圧を入力ノードに直接与えることができるため、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
請求項６の半導体集積回路では、入力信号に応じて第２電源線を反転回路に直接接続できるため、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００９６】
請求項２および請求項７の半導体集積回路では、ラッチ部を、入力信号に対応するラッチ状態になるように迅速にアンバランスにできる。
請求項３および請求項８の半導体集積回路では、ラッチ部のラッチ状態が確定するための時間を短くできる。
請求項４、請求項５、請求項９および請求項１０の半導体集積回路では、第１電源電圧と第２電源電圧の差が小さい場合にも、入力信号を確実にラッチできる。この結果、電源電圧が低い場合の動作余裕を向上できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の入力回路の詳細を示す回路図である。
【図３】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図４】図３の入力回路の詳細を示す回路図である。
【図５】本発明の半導体集積回路の第３の実施形態における入力回路の詳細を示す回路図である。
【図６】本発明の半導体集積回路の第４の実施形態における入力回路の詳細を示す回路図である。
【図７】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図８】図７の入力回路の詳細を示す回路図である。
【図９】図８の入力回路の動作を示す波形図である。
【図１０】入力回路の別の例を示す回路図である。
【図１１】従来の入力回路を示す回路図である。
【図１２】従来の入力回路の別の例を示す回路図である。
【符号の説明】
１２  クロックバッファ
１４  コマンドバッファ
１６  アドレスバッファ
１８、１８Ａ、１８Ｄ  コマンドラッチ／デコーダ
２０、２０Ａ、２０Ｄ  アドレスラッチ回路
２２  制御回路
２４  メモリコア
２６、２６Ａ、２６Ｄ  入力回路
２８  コマンドデコーダ
３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ  入力回路
３２  入力部
３４  帰還部
３６  ラッチ部
３８  プリチャージ部
４０  電源接続部
４２  バッファ部
４４  電源接続部
４６  プリチャージ部
４８  帰還部
５０  入力部
５２  バッファ部
５４  帰還部
５６  バッファ部
５８  帰還部
６０  バッファ部
６２
AD  アドレス信号
BL  ビット線
CLK  クロック信号
CMD  コマンド信号
CNT  制御信号
IAD、/IAD  内部アドレス信号
ICLK、/ICLK  内部クロック信号
ICMD  内部コマンド信号
LAD  ラッチアドレス信号
MC  メモリセル
SA  センスアンプ
VREF  基準電圧
WL  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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