(57)【特許請求の範囲】
【請求項１】
データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、
該不揮発性メモリに用いられるアドレスデータ及び書き込み用データを組み合わせたデータが供給され、前記不揮発性メモリを構成する１ブロック分の格納容量を有し、所定１ブロック中で書き換えを必要とするデータを格納するバッファ回路と、
前記不揮発性メモリの為のアドレスデータ及び書き込み用データを予め定められた値で組み合わせたデータを用いてデータ消去時間を制御するコマンドデータとしてデコードするコマンドデコーダと、
該コマンドデコーダからの解読結果に応じて、前記不揮発性メモリを構成するセルのデータ消去時間を1ブロック単位で制御する制御回路と、
電気消去用の高電圧を供給する電圧発生回路と、
を備え、
前記制御回路は、前記解読結果に応じて特定ブロックに対する前記電圧発生回路から出力される電気消去用の高電圧印加時間を設定することを特徴とする不揮発性メモリの書き込み回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの電気消去及びデータの書き込み読み出しが可能な特性を有する不揮発性メモリの書き込み回路に関する。
【０００２】
【従来の技術】
図３は不揮発性メモリの書き込み回路を示すブロック図である。
【０００３】
図３において、フラッシュメモリ（１０１）はデータの電気消去及びデータの書き込み読み出しが可能な不揮発性の特性を有し、マイクロコンピュータのプログラムメモリ、データメモリ等に使用される。フラッシュメモリ（１０１）は一定記憶容量の複数ブロック１〜ｎに分割され、各ブロック単位でデータ書き換え動作を実行する構造である。例えば、フラッシュメモリ（１０１）の１ブロックは１２８バイト（＝１ページ）である。ページバッファ（１０２）はフラッシュメモリ（１０２）の１ブロック分の記憶容量を有し、１バイトに１対１に対応するフラグを有する。例えば、ページバッファ（１０２）が１２８バイトの場合、内部フラグは１２８個である。ページバッファ（１０２）は、フラッシュメモリ（１０１）の予め定められた１ブロックの内容を書き換える際、新規データが格納されるものである。この時、ページバッファ（１０２）における新規データ格納位置に対応するフラグは論理値「１」に変化する。ページバッファ（１０２）のフラグが論理値「１」に変化すると、対応するバイトはその後は格納禁止状態となる（外部ＰＲＯＭライタを使用する場合は、フラグの状態に関わらず書き換え可能である）。
【０００４】
使用者は、フラッシュメモリ（１０１）の記憶内容を書き換える場合、１ブロック単位で全内容を書き換えるか、又は、１ブロック単位で任意のバイトのみを書き換えるか、の何れかを選択することになる。
【０００５】
即ち、１ブロック単位で全内容を書き換える場合、ページバッファ（１０２）の全バイトに対し外部のＰＲＯＭライタ等から１２８バイトの新規データを格納する（ステップ１）。ページバッファ（１０２）に対しフラッシュメモリ（１０１）のｎブロックのうち書き換えの対象である所定１ブロックの全内容を出力する。この時、ページバッファ（１０２）内部の全フラグは論理値「１」に変化済みの為、ページバッファ（１０２）の内容は外部からの供給内容のまま変更されることはない（ステップ２）。フラッシュメモリ（１０１）の所定１ブロックの全内容を消去する（ステップ３）。フラッシュメモリ（１０１）の所定１ブロックに対しページバッファ（１０２）の１２８バイト分の新規データを書き込む（ステップ４）。という４個の処理ステップを実行する必要がある。
【０００６】
一方、１ブロック単位で一部内容のみを書き換える場合、ページバッファ（１０２）の書き換え対象バイトに対し外部のＰＲＯＭライタ等から１〜１２７バイトの新規データを格納する（ステップ１）。ページバッファ（１０２）に対しフラッシュメモリ（１０１）のｎブロックのうち書き換えの対象である所定１ブロックの全内容を出力する。この時、ページバッファ（１０２）内部の書き換え対象バイトのフラグのみが論理値「１」に変化する為、ページバッファ（１０２）内部の書き換え対象外のバイトはフラッシュメモリ（１０１）の所定１ブロックの出力と同一論理値となる（ステップ２）。フラッシュメモリ（１０１）の所定１ブロックの全内容を消去する（ステップ３）。フラッシュメモリ（１０１）の所定１ブロックに対しページバッファ（１０２）の１２８バイト分のデータを書き込む（ステップ４）。という４個の処理ステップを実行する必要がある。
【０００７】
さて、フラッシュメモリ（１０１）を構成する各セルの状態を説明する。
【０００８】
図４はスプリットゲート型のフラッシュメモリのプログラム状態を示すセル構造図である。例えば、コントロールゲート（２０１）、ドレイン（２０３）、ソース（２０４）に各々２ボルト、０ボルト、１５ボルトを印加する。この電圧印加の作用として、コントロールゲート（２０１）、フローティングゲート（２０２）、ソース（２０４）の各間隙が容量結合される。即ち、フローティングゲート（２０２）は実際は電圧印加されないが、例えば１１ボルトの高電圧印加を受けた状態と等価となる。これより、ドレイン（２０３）及びソース（２０４）間に電子の連続するチャネルが形成され、このチャネル中のホットエレクトロンが絶縁膜（図示せず）を介してフローティングゲート（２０２）に注入される。この結果、フローティングゲート（２０２）が負に帯電され、フラッシュメモリセルはプログラム状態となる。
【０００９】
図５はプログラムされたフラッシュメモリの読み出し状態を示すセル構造図、図６はプログラムされていないフラッシュメモリの読み出し状態を示すセル構造図である。図５、図６の何れの場合も、コントロールゲート（２０１）、ドレイン（２０３）、ソース（２０４）に各々４ボルト、０ボルト、２ボルトを印加する。プログラムされている場合、フローティングゲート（２０２）が負に帯電している為、ドレイン（２０３）及びソース（２０４）間にチャネルが形成されず、フラッシュメモリセルはオフする。即ち、フラッシュメモリセルの読み出し内容は論理値「０」となる。一方、プログラムされていない場合、フローティングゲートが負に帯電していない為、ドレイン（２０３）及びソース（２０４）間にチャネルが形成され、フラッシュメモリセルはオンする。即ち、フラッシュメモリセルの読み出し内容は論理値「１」となる。
【００１０】
図７はフラッシュメモリの消去状態を示すセル構造図である。例えば、コントロールゲート（２０１）、ドレイン（２０３）、ソース（２０４）に１５ボルト、０ボルト、０ボルトを印加する。この電圧印加の作用として、フローティングゲート（２０２）に存在する電子は絶縁膜を介してコントロールゲート（２０１）へ移動する。この時、ドレイン（２０３）及びソース（２０４）間は同電位である為、チャネルは形成されない。この結果、フラッシュメモリセルは消去状態となる。
【００１１】
フラッシュメモリセルをプログラム状態、読み出し状態、消去状態とする場合、従来は、コントロールゲート（２０１）、ドレイン（２０３）、ソース（２０４）に対し予め定められた固定電圧を固定時間だけ印加するに過ぎなかった。
【００１２】
【発明が解決しようとする課題】
さて、フラッシュメモリの消去を実行すると、フローティングゲート（２０２）の注入電子がコントロールゲート（２０１）に移動する際、移動電子がコントロールゲート（２０１）及びフローティングゲート（２０２）間の絶縁膜にトラップされる現象を生じる。つまり、フラッシュメモリの消去動作を繰り返すに連れ、フローティングゲート（２０２）からコントロールゲート（２０１）への電子の移動が困難となり、消去特性が劣化する問題を生じる。これでは正しいデータを書き込めない支障が生じる。
【００１３】
そこで、本発明は、不揮発性メモリセルの特性ばらつき、劣化等の状態に応じて、消去時間を制御する不揮発性メモリの書き込み回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、前記問題点を解決する為に創作されたものであり、データの電気消去及びデータの書き込み読み出しが可能な特性を有し、一定記憶容量の複数ブロックから成る不揮発性メモリと、前記不揮発性メモリを構成する１ブロック分の格納容量を有し、所定１ブロック中で書き換えを必要とするデータを格納するバッファ回路と、前記不揮発性メモリの所定１ブロックにデータを書き込む以前に、前記不揮発性メモリの為のアドレスデータ及び書き込み用データを予め定められた値で組み合わせたコマンドデータが供給され、前記コマンドデータの解読結果に応じて、前記不揮発性メモリを構成する１ブロック単位のセルのデータ消去時間を制御する制御回路と、を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。
【００１６】
図１は本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【００１７】
図１において、フラッシュメモリ（１）は、データを特定ブロック単位で電気消去でき且つデータを繰り返し書き込み及び読み出しできる不揮発性の特性を有し、各々第１記憶領域（１ａ：LEFT  ARRAY）及び第２記憶領域（１ｂ：RIGHT  ARRAY）に均等分割される。フラッシュメモリ（１）にはマイクロコンピュータを各種論理演算動作させる為のプログラムデータ、テーブルデータ等が記憶される。フラッシュメモリ（１）の第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す単位）で構成され、６４バイト単位の偶数ブロックＥＶＥＮと奇数ブロックＯＤＤを交互に繰り返すものである（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロックＯＤＤは１，３，５…番目を表す）。
【００１８】
ローデコーダ（２）は、フラッシュメモリ（１）を構成する第１又は第２記憶領域（１ａ）（１ｂ）の何れか一方を選択し、選択された側の記憶領域から６４バイト単位の偶数ブロック又は奇数ブロックを選択するものである。第１カラムデコーダ（３）は、第１記憶領域（１ａ）内で指定された６４バイト単位の偶数又は奇数の１ブロック中の所定１バイトのみを選択するものである。第２カラムデコーダ（４）は、第２記憶領域（１ｂ）内で指定された６４バイト単位の偶数又は奇数の１ブロック中の所定１バイトのみを選択するものである。
【００１９】
ページバッファ（５）（６）は、各々６４バイトの格納容量を有し、即ち、第１及び第２記憶領域（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同一記憶容量を有する。ページバッファ（５）（６）は６４バイトの格納位置に１対１に対応する６４個のフラグ（図示せず）を有する。６４個のフラグが論理値「０」に設定された状態のページバッファ（５）（６）に対し新規データを格納すると、新規データ格納位置に１対１に対応するフラグは論理値「１」に変化する。フラグが論理値「１」に変化するのに従い、ページバッファ（５）（６）のデータ格納済みバイトはその後の格納動作を禁止された状態となる（外部ＰＲＯＭライタを使用する場合は、フラグの状態に関わらず書き換え可能である）。センスアンプ（７）は、カラムデコーダ（３）（４）から選択出力される１バイトデータを電流増幅するものである。ＩＯブロック（８）は、データＤ７〜Ｄ０を入出力するものである。
【００２０】
コマンドデコーダ（９）は、フラッシュメモリ（１）を構成する第１又は第２記憶領域（１ａ）（１ｂ）の選択された側の記憶領域の内容に関し、所定１ページの全内容を書き換えるか、所定１ページの任意バイトのみを書き換えるかを指示する指示信号ＰＡＧＥＷＲＴを出力するものである。コマンドデコーダ（９）は、フラッシュメモリ（１）の為のアドレスデータＡ１５〜Ａ０、データＤ７〜Ｄ０の状態を解読する。即ち、フラッシュメモリ（１）の特定ブロックの内容を書き換える場合、コマンドデコーダ（９）に対し、或る特徴付けられたアドレスデータＡ１５〜Ａ０及びデータＤ７〜Ｄ０の配列を事前に供給する。例えば、コマンドデコーダ（９）は、
▲１▼アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ７〜Ｄ０＝５５Ｈ
▲２▼アドレスデータＡ１５〜Ａ０＝５５５５Ｈ、データＤ７〜Ｄ０＝ＡＡＨ
を解読することにより、コマンドデータが供給されているものと判断し、その後、
▲３▼アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ７〜Ｄ０＝２０Ｈ
を解読した時は、所定１ページの任意バイトのみを書き換える指示であると判断して論理値「０」の指示信号ＰＡＧＥＷＲＴを出力する。コマンドデコーダ（９）は▲１▼〜▲３▼のコマンドデータが供給されない時は、論理値「１」の指示信号ＰＡＧＥＷＲＴを出力する。
【００２１】
書き込み制御回路（１０）は、フラッシュメモリ（１）の書き込み方法を指示する指示信号ＰＡＧＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、ＲＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２はフラッシュメモリ（１）に対する一連の書き込み処理を実行する際の書き込み制御回路（１０）の信号出力状態を表す論理図である。
【００２２】
１６ビットのアドレスデータＡ１５〜Ａ０は、フラッシュメモリ（１）及びページバッファ（５）（６）をアドレス指定する為のデータであり、コマンドデコーダ（９）に対しフラッシュメモリ（１）の書き込み方法を識別するコマンドデータとしてデータＤ７〜Ｄ０と共に供給される。第１記憶領域（１ａ）は、２５６個の偶数ブロックＥＶＥＮ及び２５６個の奇数ブロックＯＤＤを交互に配置した合計５１２ブロックから成る。第２記憶領域（１ｂ）も同様に５１２ブロックから成る。即ち、ローデコーダ（２）は、アドレスデータＡ１５〜Ａ８が供給されることにより第１及び第２記憶領域（５）（６）間で相対応する１対の偶数ブロック及び１対の奇数ブロックの合計４ブロックを選択し、アドレスデータＡ６が供給されることにより１対の偶数ブロック又は１対の奇数ブロックの何れか一方を選択する。カラムデコーダ（３）（４）は、アドレスデータＡ５〜Ａ０が供給されることによりローデコーダ（２）で選択済みの第１及び第２記憶領域（１ａ）（１ｂ）における各１ブロック内の所定１バイトを選択する。但し、カラムデコーダ（３）（４）は、第１又は第２記憶領域（３）（４）の何れか一方を選択する為のアドレスデータＡ７も供給される為、アドレスデータＡ７が論理値「０」の時は第１記憶領域（１ａ）の所定１バイトを選択出力し、アドレスデータＡ７が論理値「１」の時は第２記憶領域（１ｂ）の所定１バイトを選択出力する。
【００２３】
ページバッファ（５）（６）は、第１又は第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換えるかに応じて格納順序が異なる。即ち、第１記憶領域（１ａ）の内容を書き換える場合はページバッファ（５）（６）の順番で新規データを書き込み、第２記憶領域（１ｂ）の内容を書き換える場合はページバッファ（６）（５）の順番で新規データを書き込む。従って、２個のページバッファ（５）（６）は、１２８バイトの格納容量を有する１個のページバッファとして見立てる必要がある為にアドレスデータＡ６〜Ａ０が供給され、ページバッファ（５）（６）の格納順序を決定する為にアドレスデータＡ７が供給される。
【００２４】
電圧発生回路（１２）は、フラッシュメモリ（１）を構成する各セルのコントロールゲート、ドレイン、ソースに対しプログラム状態、読み出し状態、消去状態に応じた電圧を供給するものである。つまり、電圧発生回路（１２）の出力はフラッシュメモリ（１）内部のワード線及びビット線と接続される。
【００２５】
コマンドデコーダ（９）に対し、フラッシュメモリ（１）の所定１ページの全内容を書き換えるか、任意バイトのみを書き換えるかを決定する前記▲１▼〜▲３▼のコマンドデータを供給する前に、フラッシュメモリ（１）のデータ消去時間を制御するコマンドデータ即ち指定セルのコントロールゲートに対する高電圧印加時間を制御するコマンドデータ▲４▼を供給する必要がある。コマンドレジスタ（１３）はフラッシュメモリ（１）の書き込み信号ＷＲＴが論理値「１」（アクティブ）の時にリセット解除され、コマンドデータ▲４▼の解読結果として何れか１ビットのみ論理値「１」となる書き込み時間制御信号ＴＩＭＥＣＴＬを保持するものである。コマンドレジスタ（１３）は例えば４ビットである。カウンタ（１４）はクロック信号ＣＬＫを計数し、例えば、０．８ｍｓｅｃ、１．６ｍｓｅｃ、３．２ｍｓｅｃ、６．４ｍｓｅｃだけハイレベルとなる５０％デューティの分周信号を出力する。ＡＮＤゲート及びＯＲゲートから成る切換回路（１５）は、コマンドレジスタ（１３）のビット出力に応じて何れか１個の分周信号ＤＩＶＩＤＥを出力し、電圧発生回路（１２）に供給する。電圧発生回路（１２）は、フラッシュメモリ（１）の指定ページ内のセルのコントロールゲートに対し選択された分周信号ＤＩＶＩＤＥのハイレベル期間だけ高電圧１５ボルトを印加し、分周信号ＤＩＶＩＤＥの立下り変化を受けて高電圧出力を停止する。これより、フラッシュメモリ（１）のデータ消去時間を使用者の意志に応じて１ページ単位で変更可能となる。即ち、フラッシュメモリ（１）の特定ページの消去特性が元々の製造ばらつきが原因で他ページの消去特性より悪い場合、特定ページを構成する各セルのコントロールゲートに対する高電圧印加時間をコマンドデータ▲４▼に基づき長く設定することにより、確実なデータ消去が可能となる。また、フラッシュメモリ（１）の特定ページの消去特性が度重なる消去動作が原因で他ページの消去特性より劣化した場合も、同様にして確実なデータ消去が可能となる。
【００２６】
以上より、使用者は、フラッシュメモリ（１）の指定ページの消去特性が製造ばらつき、複数回の消去動作の何れが原因で悪い場合であっても、消去時間を予め定められた設定時間だけ従来より延長することにより、従来活用不可能と判断していた指定ページを再活用でき、フラッシュメモリ（１）の全ページを有効活用できる。
【００２７】
フラッシュメモリ（１）の所定１ページの全内容を書き換える場合の動作を説明する。例えば、第２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブロック（斜線）の全内容を書き換える場合とする。この場合、コマンドデータ▲４▼の後にコマンドデータ▲１▼〜▲３▼が存在しない為、書き込み制御回路（１０）に対し論理値「１」の指示信号ＰＡＧＥＷＲＴが供給され、書き込み制御回路（１０）の５出力信号の論理値に従い、フラッシュメモリ（１）の書き込みが制御される。先ず、信号ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバッファ（６）（５）に対しページバッファ（６）（５）の順番で１２８バイトの新規データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧＥＷＲＴが「Ｈ」である為、ページバッファ（５）（６）に対する第２記憶領域（１ｂ）内のデータ読み出し動作が禁止される。詳しくは、ページバッファ（５）（６）に対する第２記憶領域（１ｂ）内のデータ読み出し動作の開始検出に伴い、直ちにこの動作が禁止される。これにより、ページバッファ（５）（６）に対するフラッシュメモリ（１）の無駄な読み出し時間を省略できる。次に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に変化し、第２記憶領域（１ｂ）内における前記１対の偶数及び奇数ブロックの全内容が消去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」に変化し、第２記憶領域（１ｂ）の前記偶数ブロックＥＶＥＮ（斜線）に対しページバッファ（６）に格納された６４バイト分の新規データが書き込まれる。次に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページバッファ（５）に格納された６４バイト分の新規データがＩＯバス（１１）、センスアンプ（７）、ＩＯブロック（８）、ＩＯバス（１１）を通ってページバッファ（６）に格納される。次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第２記憶領域（１ｂ）の前記奇数ブロックＯＤＤ（斜線）に対しページバッファ（６）に格納された別の６４バイト分の新規データが書き込まれる。以上より、第２記憶領域（１ｂ）に対する１ページ分の全データ書き込み動作が終了する。
【００２８】
次いで、フラッシュメモリ（１）における所定１ページの任意バイトのみを書き換える場合の動作を説明する。例えば、第１記憶領域（１ａ）内の隣接する１対の偶数及び奇数ブロック（斜線）の任意バイトのみを書き換える場合とする。この場合、コマンドデータ▲４▼の後にコマンドデータ▲１▼〜▲３▼が存在する為、書き込み制御回路（１０）に対し論理値「０」の指示信号ＰＡＧＥＷＲＴが供給され、書き込み制御回路（１０）の５出力信号の論理値に従い、フラッシュメモリ（１）の書き込みが制御される。先ず、信号ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバッファ（５）（６）に対しページバッファ（５）（６）の順番でアドレスデータＡ６〜Ａ０での指定位置のみ新規データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧＥＷＲＴが「Ｌ」（論理値「０」）である為、ページバッファ（５）（６）に対する第１記憶領域（１ａ）内の前記偶数及び奇数ブロックのデータ読み出し動作が実行される。詳しくは、ページバッファ（５）に対し第１記憶領域（１ａ）内の前記偶数ブロックＥＶＥＮの内容が出力され、ページバッファ（６）に対し第１記憶領域（１ａ）内の前記奇数ブロックＯＤＤの内容が出力される。ページバッファ（５）（６）の新規データ格納位置以外のバイトフラグは論理値「０」である為、残りのバイトには第１記憶領域（１ａ）の前記偶数及び奇数ブロックの既存データが格納される。次に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に変化し、第１記憶領域（１ａ）内における前記１対の偶数及び奇数ブロックの全内容が消去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」に変化し、第１記憶領域（１ａ）の前記偶数ブロックＥＶＥＮ（斜線）に対しページバッファ（５）に格納された６４バイト分の新規及び既存データが書き込まれる。次に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページバッファ（６）に格納された６４バイト分の新規及び既存データがＩＯバス（１１）、センスアンプ（７）、ＩＯブロック（８）、ＩＯバス（１１）を通ってページバッファ（５）に格納される。次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第１記憶領域（１ａ）の前記奇数ブロックＯＤＤ（斜線）に対しページバッファ（５）に格納された別の６４バイト分の新規及び既存データが書き込まれる。以上より、第１記憶領域（１ａ）に対する１ページ分のデータ書き込み動作が終了する。
【００２９】
本発明の実施の形態によれば、フラッシュメモリ（１）の指定ページの消去特性が製造ばらつきが原因で悪い場合、若しくは、複数回の消去動作が原因で劣化した場合であっても、指定セルのコントロールゲートに対する高電圧印加時間（消去時間）を長く設定することにより、従来活用不可能と判断していた指定ページを再活用でき、フラッシュメモリ（１）の全ページを有効活用できる作用効果を奏する。
【００３０】
【発明の効果】
本発明によれば、不揮発性メモリの指定ページの消去特性が製造ばらつきに起因して悪い場合、若しくは、複数回の消去動作が原因で劣化した場合であっても、指定セルのコントロールゲートに対する高電圧印加時間（消去時間）を長く設定することにより、従来活用不可能と判断していた指定ページを再活用でき、不揮発性メモリの全ページを有効活用できる利点が得られる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの書き込み回路を示すブロック図である。
【図２】書き込み制御回路の信号出力状態を表す論理図である。
【図３】従来回路を示すブロック図である。
【図４】フラッシュメモリのプログラム状態を示すセル構造図である。
【図５】プログラムされたフラッシュメモリの読み出し状態を表すセル構造図である。
【図６】プログラムされないフラッシュメモリの読み出し状態を表すセル構造図である。
【図７】フラッシュメモリの消去状態を示すセル構造図である。
【符号の説明】
（１）  フラッシュメモリ
（１ａ）  第１記憶領域
（１ｂ）  第２記憶領域
（５）（６）  ページバッファ
（９）  コマンドデコーダ
（１０）  書き込み制御回路
（１２）  電圧発生回路
（１３）  コマンドレジスタ
（１４）  カウンタ
【図１】
0003796063.tif 000002
【図２】
0003796063.tif 000003
【図３】
0003796063.tif 000004
【図４】
0003796063.tif 000005
【図５】
0003796063.tif 000006
【図６】
0003796063.tif 000007
【図７】
0003796063.tif 000008