(57)【特許請求の範囲】
【請求項１】
多重化伝送制御を行う伝送装置において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、を有し、
前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定し、 前記カウント制御部は、前記指定情報が前記高速多重化単位信号を示すとき、前記クロック乗せ替えメモリ部を構成する各メモリのアドレスの上位ビットに固定値を出力し、前記指定情報が前記低速多重化単位信号を示すとき、前記上位ビットにカウント値を出力して、前記高速多重化単位信号のチャネルと前記低速多重化単位信号のチャネルとのカウント制御を共用化する、
ことを特徴とする伝送装置。
【請求項２】
前記ポインタ付け替え回路及び前記クロスコネクト回路は、前記高速多重化単位信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする請求項１記載の伝送装置。
【請求項３】
格納領域を共用化して、リングネットワークに対する、Eastから受信したEastアラーム情報と、Westから受信したWestアラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記Eastアラーム情報または前記Westアラーム情報から、EastまたはWestいずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする請求項１記載の伝送装置。
【請求項４】
多重化伝送制御を行う伝送装置において、
ＳＯＮＥＴに対するＳＴＳ／ＶＴのカウント制御を共用化、またはＳＤＨに対するＳＴＭ／ＴＵのカウント制御を共用化して行ってカウント値を生成し、ＳＴＳ／ＶＴのクロスコネクト単位の指定情報、またはＳＴＭ／ＴＵのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、ＳＴＳ／ＶＴ、またはＳＴＭ／ＴＵで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、ＳＴＳ／ＶＴのポインタ、またはＳＴＭ／ＴＵのポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、を有し、
前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定し、
前記カウント制御部は、前記指定情報がＳＴＳまたはＳＴＭを示すとき、前記クロック乗せ替えメモリ部を構成する各メモリのアドレスの上位ビットに固定値を出力し、前記指定情報がＶＴまたＴＵを示すとき、前記上位ビットにカウント値を出力して、ＳＴＳとＶＴとのカウント制御の共用化またはＳＴＭとＴＵとのカウント制御の共用化を行う、
ことを特徴とする伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は伝送装置に関し、特に、ＳＯＮＥＴ（synchronous optical network）／ＳＤＨ(synchronous digital hierarchy)の多重化伝送制御を行う伝送装置に関する。
【０００２】
【従来の技術】
近年、ディジタル伝送の信号階層多重化方式として、ＳＯＮＥＴ／ＳＤＨが標準化され、経済的なディジタルネットワークの開発が進んでおり、マルチメディアネットワークのさらなる発展が期待されている。
【０００３】
図１７は従来の同期多重化伝送装置の機能ブロックの概略図である。同期多重化伝送装置１００は、ＳＯＮＥＴ／ＳＤＨネットワーク内に配置される装置であり、処理選択部１０１、デマッピング部１０２、クロスコネクト部１０３、１０４、マッピング部１０５、出力セレクタ１０６から構成される。以下、同期多重化伝送装置１００は、ＳＯＮＥＴを対象とした装置として以下説明する。
【０００４】
処理選択部１０１は、ＳＴＳ（Synchronous Transport Signal）−ｎ（ＳＴＳ−１のｎ倍）を受信すると、受信信号がＳＴＳのままクロスコネクトする信号か、またはＳＴＳをＶＴ（Virtual Tributary）に変換してからクロスコネクトする信号かを判断し、いずれかの方路へ出力する。
【０００５】
デマッピング部１０２は、受信したＳＴＳ信号をデマッピング（高速→低速）して低速のＶＴ信号に変換する。クロスコネクト部１０３は、ＶＴ信号単位でのクロスコネクトを行い、クロスコネクト部１０４は、ＳＴＳ信号単位でのクロスコネクトを行う。
【０００６】
マッピング部１０５は、クロスコネクト部１０３から出力されたＶＴ信号のマッピング（低速→高速）を行い、ＳＴＳ信号に変換する。出力セレクタ１０６は、ＶＴ単位でクロスコネクトされたＳＴＳ信号と、ＳＴＳ単位でクロスコネクトされたＳＴＳ信号のいずれかを選択して出力する。
【０００７】
【発明が解決しようとする課題】
上記のような従来の同期多重化伝送装置１００は、ＳＴＳ信号とＶＴ信号とでそれぞれ個別に処理を行っているために、回路規模及び消費電力が増大し、また小型化への阻害を生じるなどの問題があった。
【０００８】
近年では、インターネットの普及に伴う伝送需要の増大などにより基幹網が大容量化し、装置の高密度化、情報伝送容量の大容量化、高機能化などが厳しく要求されており、回路効率化による装置のさらなる小型化・低消費電力化は、回路設計を行う上で非常に重要なものとなっている。
【０００９】
本発明はこのような点に鑑みてなされたものであり、同期多重化制御を効率よく行って、装置の小型化、低消費電力化を図り、伝送品質の向上を図った伝送装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、多重化伝送制御を行う伝送装置１において、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部１１と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部１２と、高速多重化単位信号または低速多重化単位信号で格納領域を共用化して、先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部１３と、クロック乗せ替えメモリ部１３への書き込みカウント値を生成する書き込みカウンタ１４と、クロック乗せ替えメモリ部１３への読み出しカウント値を生成する読み出しカウンタ１５と、読み出された有効パス情報に、高速多重化単位信号または低速多重化単位信号のポインタを付加するポインタ付加部１６と、から構成されるポインタ付け替え回路１０と、ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部ｍと、カウント値にもとづいて、メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部２４と、カウント値にもとづいて、メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部２５と、から構成されるクロスコネクト回路２０と、を有することを特徴とする伝送装置１が提供される。
【００１１】
ここで、カウント制御部１１は、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行う。先頭位置検出部１２は、ポインタ値により、パス情報の先頭位置を検出する。クロック乗せ替えメモリ部１３は、高速多重化単位信号または低速多重化単位信号で格納領域を共用化して、先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行う。書き込みカウンタ１４は、クロック乗せ替えメモリ部１３への書き込みカウント値を生成する。読み出しカウンタ１５は、クロック乗せ替えメモリ部１３への読み出しカウント値を生成する。ポインタ付加部１６は、読み出された有効パス情報に、高速多重化単位信号または低速多重化単位信号のポインタを付加する。メモリ制御部ｍは、ポインタが付け替えられた信号を格納する。メモリ切り替え部２４は、カウント値にもとづいて、メモリを切り替えるメモリ切り替え情報を生成する。アドレス生成部２５は、カウント値にもとづいて、メモリの書き込みアドレス及び読み出しアドレスを生成する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は伝送装置の原理図である。伝送装置１は、ポインタ付け替え回路１０と、クロスコネクト回路２０とから構成され、ＳＯＮＥＴ／ＳＤＨの同期多重化伝送制御を行う。なお、以降では、ＳＯＮＥＴを中心にして伝送装置１を説明する。
【００１３】
ポインタ付け替え回路１０は、カウント制御部１１、先頭位置検出部１２、クロック乗せ替えメモリ部１３、書き込みカウンタ１４、読み出しカウンタ１５、ポインタ付加部１６、位相比較部１７から構成される。
【００１４】
カウント制御部１１は、高速多重化単位信号（以下、ＳＴＳ信号）のチャネルと低速多重化単位信号（以下、ＶＴ信号）のチャネルとのカウント制御を共用化して行ってカウント値を生成し、ＳＴＳ信号とＶＴ信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行う。このチャネル管理されたカウント値は、必要な回路に供給される。
【００１５】
先頭位置検出部１２は、ＳＴＳ信号またはＶＴ信号のポインタ値により、パス情報の先頭位置を検出する（ＳＰＥの起点検出）。クロック乗せ替えメモリ部１３は、具体的にはエラスティックストアメモリ（ＥＳ）で構成され、ＳＴＳ信号またはＶＴ信号を格納すべき領域を共用化し、先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行う。
【００１６】
書き込みカウンタ１４は、クロック乗せ替えメモリ部１３への書き込みカウント値を生成する。読み出しカウンタ１５は、クロック乗せ替えメモリ部１３への読み出しカウント値を生成する。
【００１７】
ポインタ付加部１６は、読み出された有効パス情報に、ＳＴＳ信号またはＶＴ信号のポインタを付加し、後段のクロスコネクトを行うために先頭のチャネルをすべてそろえて出力する。位相比較部１７は、書き込みカウンタ１４の書き込みカウント値と読み出しカウンタ１５の読み出しカウント値を比較して、カウント差にもとづいてスタッフ制御を行う。
【００１８】
また、クロスコネクト回路２０は、メモリ制御部ｍ、メモリ切り替え部２４、アドレス生成部２５から構成される。クロスコネクト回路２０は、ＳＴＳ信号のチャネルのカウント値及びＶＴ信号のチャネルのカウント値を２面のメモリのアドレスとして使用し、メモリ切り替え情報にもとづいて、ポインタが付け替えられた信号のクロスコネクトを実行する。
【００１９】
なお、伝送装置１をＳＤＨに適用する場合には、高速多重化単位信号はＳＴＭ、低速多重化単位信号はＴＵになる。
次に信号のフォーマット構成及びポインタの概要について説明する。ＳＯＮＥＴ／ＳＤＨでは、ＶＣ（Virtual Container）と呼ばれる規格化された多重化単位を用いて多重化制御が行われる。ＶＣは、多重化構造がすべてバイト多重である。このＶＣに対して、多重化情報のフレーム位相時間差をアドレスで表示するポインタを付加することにより、ＳＯＮＥＴではＶＴ（Virtual Tributary）を生成する（ＳＤＨではＴＵ（Tributary Unit）が対応する）。
【００２０】
そして、ＶＴ１．５が２８チャネル多重化されて、ＳＴＳ（Synchronous Transport Signal）−１（５１．８４Ｍｂｐｓ）が生成される。ＳＴＳ−１は、ＳＯＮＥＴの基準単位となるフレームである。なお、ＳＤＨの基準の単位となるフレームは、ＳＴＭ（Synchronous Transport Module）−１：１５５．５２Ｍｂｐｓであり、一般には、ＳＴＳ−３×ｎ＝ＳＴＭ−ｎの関係がある。
【００２１】
図２はＳＴＳ−１のフォーマットを示す図である。ＳＴＳ−１フレームのフォーマットは、９０バイトが９行連なって構成され、図の左側の３バイト分がＯＨ（オーバヘッド）の領域として用意され、右側の８７バイト中のＰＯＨ（パスオーバヘッド）を除く領域が、ペイロードとして実際のユーザ・データが挿入される。そして、ＰＯＨとペイロードとを合わせて、シンクロナス・ペイロード・エンベロープ（ＳＰＥ：Synchronous Payload Envelope）と呼ぶ。
【００２２】
一方、ＳＯＮＥＴ／ＳＤＨでは、ポインタと呼ばれるアドレス値を用いてネットワーク内での全同期化を図っている。ＳＴＳ−３を例にして、ポインタ機能の概略について図３を用いて説明する。
【００２３】
図３はＳＴＳ−３を例にポインタの先頭指示機能を示す図である。ＳＴＳ−３フレームは、９行２７０列の２次元のバイト配列で表現される。先頭の９行９列は、ＯＨ（４列目がポインタ）であり、それに続く９行２６１列は、多重化情報を収容するＳＰＥである。
【００２４】
ＳＴＳ−３のペイロード部分には、図２で説明したＳＴＳ−１のＯＨを除いた部分であるＳＰＥ＃１、ＳＰＥ＃２、ＳＰＥ＃３が多重化される。そして、Ｈ１＃ｎ、Ｈ２＃ｎ（ｎ＝１、２、３）バイトのポインタ値が、ＳＰＥ＃ｎ（ｎ＝１、２、３）のＪ１バイト（ＳＰＥの先頭バイト）の位置（アドレス）を指示する。
【００２５】
また、ポインタ機能としては、他に周波数調整機能があり、多重化情報のクロック周波数に微小な差がある場合には、Ｈ３＃ｎ（ｎ＝１、２、３）バイトを用いて、スタッフ制御を行うことにより（１バイト単位での挿入／抜き取りを行う）、転送情報の欠落を防止している。
【００２６】
このようにして、ＳＯＮＥＴ／ＳＤＨでは、ポインタ値よりただちに低速情報の先頭位置を知ることができ、かつ、周波数の位相変動を通過させるためのスタッフ制御を効率よく行うことが可能である。
【００２７】
伝送装置１では、ポインタの付け替え処理（受信ポインタ値→送信ポインタ値）、クロスコネクト処理（回線の収束／分離処理）等を行い、目的とする装置とのインタフェース条件に変換して、相手装置へ出力する。
【００２８】
次にポインタ付け替え回路１０について説明する。図４はポインタ付け替え回路１０の構成を示す図である。ポインタ付け替え回路１０は、ＳＴＳ／ＶＴWriteカウンタ１１ａ−１、ＳＴＳ／ＶＴ Readカウンタ１１ａ−２、Ｈ／Ｖ検出部１２ａ−１、イネーブル制御部１２ａ−２、ＳＴＳ／ＶＴ ＥＳ１３ａ、ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａ、ＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａ、ポインタ付加部１６、ＰＣ１７ａから構成される。
【００２９】
ＳＴＳ／ＶＴ Writeカウンタ１１ａ−１、ＳＴＳ／ＶＴ Readカウンタ１１ａ−２は、カウント制御部１１に対応し、Ｈ／Ｖ検出部１２ａ−１、イネーブル制御部１２ａ−２は、先頭位置検出部１２に対応し、ＳＴＳ／ＶＴ ＥＳ１３ａはクロック乗せ替えメモリ部１３に対応し、ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａは、書き込みカウンタ１４に対応し、ＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａは、読み出しカウンタ１５に対応し、ＰＣ１７ａは、位相比較部１７に対応する。
【００３０】
ＳＴＳ／ＶＴ Writeカウンタ１１ａ−１、ＳＴＳ／ＶＴ Readカウンタ１１ａ−２は、ポインタ付け替え回路１０の入力側、出力側のＳＴＳ信号及びＶＴ信号の各チャンネルを管理するものであり（詳細動作は図５〜図７で後述）、ＳＴＳ／ＶＴ Writeカウンタ１１ａ−１のカウント値は、Ｈ／Ｖ検出部１２ａ−１、イネーブル制御部１２ａ−２、ＳＴＳ／ＶＴ ＥＳ１３ａへ送信され、ＳＴＳ／ＶＴ Readカウンタ１１ａ−２のカウント値は、ポインタ付加部１６、ＳＴＳ／ＶＴ ＥＳ１３ａへ送信される。
【００３１】
Ｈ／Ｖ検出部１２ａ−１は、入力データ（ＳＴＳ−ｎ）とＨ１タイミング（Ｈ１の位置を示すタイミング信号）とを受信して、Ｈ１、Ｈ２及びＶ１、Ｖ２をそれぞれ検出し（Ｈ１を検出できれば、Ｈ２、Ｖ１、Ｖ２は自動的に検出可能）、ＳＴＳ信号及びＶＴ信号中にマップされているＳＴＳのパス情報（ＳＴＳのＳＰＥ）及びＶＴのパス情報（ＶＴのＳＰＥ）の先頭位置を検出する。
【００３２】
イネーブル制御部１２ａ−２は、Ｈ／Ｖ検出部１２ａ−１の検出結果により、パス情報の先頭位置を示すタイミング信号を生成し、ＳＰＥのイネーブル信号としてＳＴＳ／ＶＴ ＥＳ１３ａへ送信する。
【００３３】
ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａ及びＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａは、クロックの乗せ替えを行うためのＳＴＳ／ＶＴ ＥＳ１３ａに対して、信号の書き込み／読み出しを行うためのアドレスを生成するカウンタである。
【００３４】
ＰＣ１７ａは、ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａ及びＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａの書き込み／読み出しカウント値の位相比較を行い、比較結果によりスタッフ要求信号を生成し、ポインタ付加部１６へ送信する。
【００３５】
ポインタ付加部１６では、スタッフ要求信号にもとづいてスタッフ制御を行い、ＳＴＳ／ＶＴ ＥＳ１３ａで速度変換された信号に、あらたなポインタを付加して、出力信号をクロスコネクト回路２０へ送信する。
【００３６】
また、ＳＴＳ／ＶＴ ＳＥＬは、ＳＴＳ信号とＶＴ信号のクロスコネクト単位の指定情報であり、クロスコネクト回路２０でクロスコネクトすべき信号が、ＳＴＳ信号かＶＴ信号かのいずれかを指定する信号である。ＳＴＳ／ＶＴ ＳＥＬは、ポインタ付け替え回路１０内部の各々のカウンタに送信される。
【００３７】
次にカウント制御部１１（ＳＴＳ／ＶＴ Writeカウンタ１１ａ−１、ＳＴＳ／ＶＴ Readカウンタ１１ａ−２）の動作について説明する。図５〜図７はカウント制御部１１の動作を示すタイミングチャートである。なお、以降の動作説明ではすべてＳＴＳ−１２を対象にする。
【００３８】
図中のＳＴＳカウンタ、ＶＴＧカウンタ、ＶＴ１．５カウンタは、カウント制御部１１が有するカウンタ機能の名称である。ＳＴＳカウンタが０〜１１の１２回のカウントを行うと、ＶＴＧカウンタが１インクリメントされて０〜６の７回のカウントを行い、ＶＴＧが７回カウントすると、ＶＴ１．５が１インクリメントされて０〜３の４回のカウントを行う。
【００３９】
なお、図中の点線以下のＳＴＳカウンタ、ＶＴＧカウンタ、ＶＴ１．５カウンタの値は、ＶＴ１．５カウンタが０のときのカウント部分を抜き出して表示したものである。
【００４０】
ＳＴＳ／ＶＴカウントデータは、ＳＴＳ／ＶＴ ＳＥＬにもとづく出力カウント値であり、Ｈ／Ｖ検出部１２ａ−１、イネーブル制御部１２ａ−２、ポインタ付加部１６、ＳＴＳ／ＶＴ ＥＳ１３ａへ送信される。
【００４１】
ＳＴＳ／ＶＴカウントデータの＃１の値はＳＴＳカウンタのカウント値であり、＃２の値はＶＴＧカウンタのカウント値であり、＃３の値はＶＴ１．５カウンタのカウント値である。実際には、ＳＴＳカウンタの＃１のカウント値は４ビット、ＶＴＧカウンタの＃２のカウント値は３ビット、ＶＴ１．５カウンタの＃３のカウント値は２ビット必要なので、１つのＳＴＳ／ＶＴカウントデータは、９ビットで表される。
【００４２】
また、ＳＴＳ／ＶＴカウントデータの＃１、＃３の部分は、ＳＴＳカウンタのカウント値及びＶＴ１．５カウンタのカウント値をそのまま使用するが、＃２の部分は、ＳＴＳ／ＶＴ ＳＥＬに応じて値が変化する。すなわち、ＶＴＧカウンタは、ＳＴＳ／ＶＴ ＳＥＬが示す区間が、ＳＴＳ区間であればＶＴＧカウントは、出力を０とし、ＶＴ区間の場合には、ＶＴＧカウンタがカウントしたその時のカウント値を出力する。
【００４３】
例えば、区間Ｃ１（ＳＴＳ区間）では＃２の値はすべて０であり、次の区間Ｃ２（ＶＴ区間）では＃２の値はカウント値１を出力している。また、区間Ｃ３（ＳＴＳ区間）では＃２の値はすべて０であり、次の区間Ｃ４（ＶＴ区間）では＃２の値はカウント値２を出力している。
【００４４】
したがって、ＳＴＳ／ＶＴカウントデータをアドレスとして使用した場合、ＶＴＧカウンタのカウント値は、ＳＴＳの場合は常時０であるので、これを上位アドレスとして用いれば、アドレス領域をＳＴＳのチャネル管理のアドレスと、ＶＴのチャネル管理のアドレスとで効率よく区分けすることができる。
【００４５】
すなわち、ＳＴＳのチャネル管理のアドレスは、上位アドレスを０として、ＳＴＳカウンタの４ビットと、ＶＴ１．５カウンタの３ビットで表現される空間を持ち、ＶＴのチャネル管理のアドレスは、ＳＴＳカウンタの４ビットと、ＶＴＧカウンタの３ビットと、ＶＴ１．５カウンタの２ビットで表現される空間を持つ（ＳＴＳ信号に対しては、擬似的に小容量メモリになる）。
【００４６】
ＳＴＳとＶＴとのカウント制御をこのように共用化することにより、効率よくチャネル管理制御を行うことができ、Ｈ／Ｖ検出部１２ａ−１、イネーブル制御部１２ａ−２、ポインタ付加部１６、ＳＴＳ／ＶＴ ＥＳ１３ａにおいて、ＳＴＳとＶＴの個別処理が不要となる。
【００４７】
次に書き込みカウンタ１４、読み出しカウンタ１５（ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａ、ＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａ）の動作について説明する。図８、図９は書き込みカウンタ１４、読み出しカウンタ１５の動作を示すタイミングチャートである。なお、図中の点線より上は、ＳＴＳ／ＶＴ ＥＳ１３ａ（以下、ＥＳ１３ａと略す）への書き込み側、点線より下は、読み出し側を示している。
【００４８】
図中のData inとData outは、ＳＴＳ／ＶＴ ＥＳ１３ａへの入力データ及び出力データを示しており、ＳＴＳカウンタ、ＶＴＧカウンタ、ＶＴ１．５カウンタは、上述したカウント制御部１１でのカウント値である。
【００４９】
ここで、Data in、Data outの大文字のアルファベットは、ＳＴＳのチャネルを示し、小文字のアルファベットは、ＶＴのチャネルを示している。例えば、Ａチャネルは、ＳＴＳのチャネルなので、１２チャネル中に１回現れている。また、ａチャネルは、ＶＴのチャネルなので、３３６（＝１２×２８）チャネル中に１回現れている。
【００５０】
ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａは、ＳＴＳ／ＶＴ ＳＥＬにもとづいたカウント処理を行って、ＥＳ１３ａへの書き込みカウント値を生成する。ここで、ＥＳ１３ａは複数のメモリで構成されている。そして、ＳＴＳ／ＶＴ WriteＥＳカウンタ１４ａの書き込みカウント値は、ＥＳ１３ａを構成する複数のメモリ段数のアドレスを指定し、ＳＴＳカウンタ、ＶＴＧカウンタ、ＶＴ１．５カウンタの値(ＳＴＳ／ＶＴカウントデータ)は、各メモリの領域のアドレスを指定する。
【００５１】
図に示す書き込み側のタイミングチャートで、このことを見ると、区間Ｃ１ｗでは、Ａ〜Ｃチャネル、ａ〜ｇチャネル、Ｄ、Ｅチャネルは、ＳＴＳ／ＶＴ Write ＥＳカウンタ１４ａが示すＥＳ１３ａの０段目のメモリに書き込まれる。区間Ｃ２ｗでは、Ａ〜Ｃチャネルは、ＥＳ１３ａの次の１段目のメモリに書き込まれ、区間Ｃ３ｗでは、ｈチャネル〜ｍチャネルは、ＥＳ１３ａの再び０段目のメモリに書き込まれる。
【００５２】
すなわち、ＳＴＳのチャネルの場合は、チャネル数が１２毎にＥＳ１３ａ内のメモリ段数を変えて書き込み、ＶＴのチャネルの場合は、チャネル数が２８×１２（＝３３６）までＥＳ１３ａ内のメモリに書き込む。
【００５３】
一方、図に示す読み出し側のタイミングチャートでは同様にして、区間Ｃ１ｒでは、Ａ〜Ｃチャネルが、ＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａが示すＥＳ１３ａの７段目のメモリから読み出され、区間Ｃ２ｒでは、ａ〜ｇチャネルは、ＥＳ１３ａの４段目のメモリから読み出されている。
【００５４】
また、区間Ｃ３ｒでは、Ｄ、Ｅチャネルは、ＳＴＳ／ＶＴ Read ＥＳカウンタ１５ａが示すＥＳ１３ａの７段目のメモリから読み出され、区間Ｃ４ｒでは、Ａ〜Ｃチャネルは、ＥＳ１３ａの次の８段目のメモリから読み出され、区間Ｃ５ｒでは、ＥＳ１３ａの再び４段目のメモリから読み出されている。
【００５５】
このように、ＥＳ１３ａに対して、書き込み／読み出し制御を行うことにより、ＥＳ１３ａをＳＴＳ信号とＶＴ信号とで効率よく共用化できるので、回路の小型化及び消費電力の低減化を図ることが可能になる。
【００５６】
次にクロスコネクト回路２０について説明する。図１０はクロスコネクト回路２０の構成を示す図である。クロスコネクト回路２０は、メモリＭ１、Ｍ２、ＳＴＳ／ＶＴカウンタ２１、書き込み切り替え部２２、読み出し切り替え部２３、メモリ切り替え部２４、アドレス生成部２５ａ、２５ｂから構成される。なお、メモリＭ１、Ｍ２、書き込み切り替え部２２、読み出し切り替え部２３は、メモリ制御部ｍに該当する。
【００５７】
ＳＴＳ／ＶＴカウンタ２１は、ＳＴＳのチャネルをカウントするＳＴＳカウンタ（Write／Read）と、ＶＴのチャネルをカウントするＶＴカウンタ（Write／Read）を有し、これらのカウント値は、メモリ切り替え部２４、アドレス生成部２５ａ、２５ｂに送信される。ＳＴＳ／ＶＴカウンタ２１は、カウント制御部１１と同様の機能を有し、あらたなＶＴカウンタの機能が含まれている。
【００５８】
メモリ切り替え部２４は、カウント値とＳＴＳ／ＶＴ ＳＥＬと、後述の制御信号（VT SPE EN、ＳＴＳ面切り替え、ＶＴ面切り替え）とにもとづいて、メモリＭ１、Ｍ２のメモリ切り替えを行うための切り替え信号（メモリ切り替え情報）を生成し、書き込み切り替え部２２、読み出し切り替え部２３、アドレス生成部２５ａ、２５ｂへ送信する。
【００５９】
書き込み切り替え部２２は、ポインタ付け替え回路１０から送信された信号を、切り替え信号にもとづいて、メモリＭ１またはメモリＭ２のいずれかの方へ出力する。読み出し切り替え部２３は、切り替え信号にもとづいて、メモリＭ１またはメモリＭ２のいずれかの方から信号を受信して出力する。
【００６０】
例えば、メモリＭ１が書き込み側、メモリＭ２が読み出し側の場合には、書き込み切り替え部２２は、メモリＭ１へ信号を送信し、読み出し切り替え部２３は、メモリＭ２からの信号を受信して出力する。また、メモリＭ１が読み出し側、メモリＭ２が書き込み側の場合には、書き込み切り替え部２２は、メモリＭ２へ信号を送信し、読み出し切り替え部２３は、メモリＭ１からの信号を受信して出力する（メモリＭ１、Ｍ２は、一方が書き込みなら、他方は読み出しになる）。
【００６１】
アドレス生成部２５ａは、切り替え信号及びカウント値にもとづいて、メモリＭ１に対する書き込み／読み出しアドレスを生成する。アドレス生成部２５ｂは、切り替え信号及びカウント値にもとづいて、メモリＭ２に対する書き込み／読み出しアドレスを生成する。
【００６２】
また、アドレス生成部２５ａ、２５ｂは、ＳＴＳの場合には、上位アドレスを０として、擬似的に小規模なメモリを構成する。これにより、クロスコネクトを行うためのメモリＭ１及びメモリＭ２に対する、書き込み／読み出しの際の不要なトランスミッションディレイの発生を防止している。なお、回線設定データは、メモリＭ１、Ｍ２からの読み出し時に用いられる（図１１〜図１３で後述）。
【００６３】
図１１〜図１３はクロスコネクト回路２０の動作を示すタイミングチャートである。なお、図中の点線より上は、メモリＭ１、Ｍ２の書き込みを、点線より下は、読み出しを示している。
【００６４】
図中の入力dataと出力dataは、メモリＭ１、Ｍ２への入力データ及び出力データを示しており、ＳＴＳカウンタ、ＶＴカウンタは、ＳＴＳ／ＶＴカウンタ２１でのカウント値である（Write側のカウンタと、Read側のカウンタとがある）。
【００６５】
VT SPE ENは、ＶＴのイネーブル信号である。ＳＴＳ面切り替えは、１２チャネル単位で、ＳＴＳチャネルをメモリに書き込むための信号であり、ＶＴ面切り替えは、１２×２８チャネル単位で、ＶＴチャネルをメモリに書き込むための信号である。切り替え信号は、“Ｌ”のとき、メモリＭ１がWrite（メモリＭ２はRead）、“Ｈ”のとき、メモリＭ２がWrite（メモリＭ１はRead）になっている。
【００６６】
ここで、回線設定データについて説明する。図１４は回線設定データを説明するための図である。メモリＭのアドレスＡｄ１〜Ａｄ５に対し、データ１〜５が格納されており、アドレス生成部のＡｄ１〜Ａｄ３に、回線設定データ５、３、１が書き込まれたとする。
【００６７】
この場合、アドレス生成部のアドレスＡｄ１がアクセスされた場合には、このアドレスＡｄ１の回線設定データ５の値が、メモリＭのアドレスＡｄ５に該当して、メモリＭのアドレスＡｄ５に格納されているデータ５が読み出されることになる。また、同様に、アドレス生成部のアドレスＡｄ２がアクセスされた場合には、アドレスＡｄ２の回線設定データ３の値が、メモリＭのアドレスＡｄ３に該当して、メモリＭのアドレスＡｄ３に格納されているデータ３が読み出されることになり、アドレス生成部のアドレスＡｄ３がアクセスされた場合には、アドレスＡｄ３の回線設定データ１の値が、メモリＭのアドレスＡｄ１に該当して、メモリＭのアドレスＡｄ１に格納されているデータ１が読み出されることになる。このように、回線設定データは、メモリＭのアドレス及び読み出しチャネルの値を指定する情報である。
【００６８】
ここで、図１１〜図１３に示すタイミングチャートに対し、例えば、書き込み側では、ＶＴチャネル３３１は、ＶＴカウンタにより、アドレス６に書き込まれ（Ｐ１）、ＶＴチャネル３３２は、ＶＴカウンタにより、アドレス７に書き込まれ（Ｐ２）、ＳＴＳチャネルＤは、ＳＴＳカウンタによりアドレス１０に書き込まれ（Ｐ３）、ＳＴＳチャネルＥは、ＳＴＳカウンタによりアドレス１１に書き込まれている（Ｐ４）。
【００６９】
一方、読み出し側では、ＶＴチャネル３３２は、回線設定データによるアドレス７から読み出され（Ｐ６）、ＶＴチャネル３３３は、アドレス８から読み出され（Ｐ５）、ＳＴＳチャネルＤは、回線設定データによるアドレス１０から読み出され（Ｐ８）、ＳＴＳチャネルＥは、アドレス１１から読み出されている（Ｐ７）。
【００７０】
次にパスプロテクション制御回路について説明する。図１５はパスプロテクション制御回路の構成を示す図である。パスプロテクション制御回路３０は、伝送装置１がリングネットワーク上のノードに配置され、回線障害が発生した際のパスプロテクション制御を行う回路であり、ＳＴＳ／ＶＴカウンタ３１、Eastアラーム情報保持メモリ３２、Westアラーム情報保持メモリ３３、パスプロテクション切り替え部３４、パスプロテクションスイッチ３５から構成される。
【００７１】
ＳＴＳ／ＶＴカウンタ３１は、ＳＴＳのチャネルをカウントするＳＴＳカウンタ（Read）と、ＶＴのチャネルをカウントするＶＴカウンタ（Read）を有し、これらのカウント値は、Eastアラーム情報保持メモリ３２、Westアラーム情報保持メモリ３３に送信される。ＳＴＳ／ＶＴカウンタ３１はカウント制御部１１に該当する。
【００７２】
Eastアラーム情報保持メモリ３２は、Eastからの回線障害に関するアラーム情報を保持し、ＳＴＳ／ＶＴカウンタ３１からのカウント値により、Eastアラーム情報を出力する。Westアラーム情報保持メモリ３３は、Westからの回線障害に関するアラーム情報を保持し、ＳＴＳ／ＶＴカウンタ３１からのカウント値により、Westアラーム情報を出力する。
【００７３】
パスプロテクション切り替え部３４は、Eastアラーム情報またはWestアラーム情報のいずれかを選択して切り替え指示信号を出力する。パスプロテクションスイッチ３５は、East側の回線設定データ、West側の回線設定データのいずれかを、切り替え指示信号にもとづいて、クロスコネクト回路２０へ出力する。
【００７４】
そして、クロスコネクト回路２０では、East及びWestの両方の信号が入力されており、パスプロテクションスイッチ３５の指示により、EastまたはWestの正常な方の信号をクロスコネクトして出力する。
【００７５】
図１６はパスプロテクション制御回路３０の変形例の構成を示す図である。パスプロテクション制御回路４０は、ＳＴＳ／ＶＴカウンタ４１、アラーム情報スイッチ部４６、パスプロテクション切り替え部４４、パスプロテクションスイッチ４５から構成される。
【００７６】
アラーム情報スイッチ部４６は、East及びWest両方からのアラーム情報を受信し、ＳＴＳ／ＶＴカウンタ４１によるカウント値、回線設定データ（East及びWest）からの情報により、アラーム情報のスイッチングを行い、Eastアラーム情報、Westアラーム情報を出力する。
【００７７】
そして、パスプロテクション切り替え部４４は、Eastアラーム情報またはWestアラーム情報のいずれかを選択して切り替え指示信号を出力する。パスプロテクションスイッチ４５は、East側の回線設定データ、West側の回線設定データのいずれかを、切り替え指示信号にもとづいて、クロスコネクト回路２０へ出力する。クロスコネクト回路２０では、East及びWestの両方の信号が入力されており、パスプロテクションスイッチ４５の指示により、EastまたはWestの正常な方の信号をクロスコネクトして出力する。
【００７８】
以上説明したように、伝送装置１は、ＳＴＳ／ＶＴ信号の各チャネルのカウンタ等を共用化して、ＳＴＳ信号とＶＴ信号の処理回路を時分割で効率よく制御することにより、装置の小型化、低消費電力化を図ることが可能になる。
【００７９】
（付記１）  多重化伝送制御を行う伝送装置において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、
を有することを特徴とする伝送装置。
【００８０】
（付記２）  前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定することを特徴とする付記１記載の伝送装置。
【００８１】
（付記３）  前記ポインタ付け替え回路及び前記クロスコネクト回路は、前記高速多重化単位信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする付記１記載の伝送装置。
【００８２】
（付記４）  格納領域を共用化して、リングネットワークに対する、Eastから受信したEastアラーム情報と、Westから受信したWestアラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記Eastアラーム情報または前記Westアラーム情報から、EastまたはWestいずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする付記１記載の伝送装置。
【００８３】
（付記５）  前記書き込みカウンタのカウント値と前記読み出しカウンタのカウント値を比較して、カウント差にもとづいてスタッフ制御を行う位相比較部をさらに有することを特徴とする付記１記載の伝送装置。
【００８４】
(付記６)  ポインタの付け替え制御を行うポインタ付け替え回路において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいてチャネル管理制御を行うカウント制御部と、
ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、
前記高速多重化単位信号または前記低速多重化単位信号で格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、
前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、
前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、
読み出された有効パス情報に、前記高速多重化単位信号または前記低速多重化単位信号のポインタを付加するポインタ付加部と、
を有することを特徴とするポインタ付け替え回路。
【００８５】
（付記７）  クロスコネクト制御を行うクロスコネクト回路において、
高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行ってカウント値を生成し、前記高速多重化単位信号と前記低速多重化単位信号とのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、
前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、
前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、
を有することを特徴とするクロスコネクト回路。
【００８６】
（付記８）  多重化伝送制御を行う伝送装置において、
ＳＯＮＥＴに対するＳＴＳ／ＶＴのカウント制御を共用化、またはＳＤＨに対するＳＴＭ／ＴＵのカウント制御を共用化して行ってカウント値を生成し、ＳＴＳ／ＶＴのクロスコネクト単位の指定情報、またはＳＴＭ／ＴＵのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、ＳＴＳ／ＶＴ、またはＳＴＭ／ＴＵで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、読み出された有効パス情報に、ＳＴＳ／ＶＴのポインタ、またはＳＴＭ／ＴＵのポインタを付加するポインタ付加部と、から構成されるポインタ付け替え回路と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、から構成されるクロスコネクト回路と、
を有することを特徴とする伝送装置。
【００８７】
（付記９）  前記書き込みカウンタ及び前記読み出しカウンタによる前記書き込みカウント値及び前記読み出しカウント値は、前記クロック乗せ替えメモリ部のメモリ段数のアドレスを指定し、前記カウント制御部によるカウント値は、前記メモリ内の領域のアドレスを指定することを特徴とする付記８記載の伝送装置。
【００８８】
（付記１０）  前記ポインタ付け替え回路及び前記クロスコネクト回路は、ＳＴＳ信号またはＳＴＭ信号を使用するアドレスの一部を、一定の値に固定することにより、使用メモリを擬似的な小容量メモリに見せることを特徴とする付記８記載の伝送装置。
【００８９】
（付記１１）  格納領域を共用化して、リングネットワークに対する、Eastから受信したEastアラーム情報と、Westから受信したWestアラーム情報とを格納するアラーム情報格納メモリと、前記カウント制御部からのカウント値により読み出された前記Eastアラーム情報または前記Westアラーム情報から、EastまたはWestいずれかの回線設定データを選択し、前記クロスコネクト回路から信号の読み出し制御を行うパスプロテクションスイッチと、から構成されるパスプロテクション制御回路をさらに有することを特徴とする付記８記載の伝送装置。
【００９０】
（付記１２）  前記書き込みカウンタのカウント値と前記読み出しカウンタのカウント値を比較して、カウント差にもとづいてスタッフ制御を行う位相比較部をさらに有することを特徴とする付記８記載の伝送装置。
【００９１】
（付記１３）  ポインタの付け替え制御を行うポインタ付け替え回路において、
ＳＯＮＥＴに対するＳＴＳ／ＶＴのカウント制御を共用化、またはＳＤＨに対するＳＴＭ／ＴＵのカウント制御を共用化して行ってカウント値を生成し、ＳＴＳ／ＶＴのクロスコネクト単位の指定情報、またはＳＴＭ／ＴＵのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタ値により、パス情報の先頭位置を検出する先頭位置検出部と、
ＳＴＳ／ＶＴ、またはＳＴＭ／ＴＵで格納領域を共用化して、前記先頭位置で示された有効パス情報に対する、書き込み／読み出しの制御を受けて、クロックの乗せ替えを行うクロック乗せ替えメモリ部と、
前記クロック乗せ替えメモリ部への書き込みカウント値を生成する書き込みカウンタと、
前記クロック乗せ替えメモリ部への読み出しカウント値を生成する読み出しカウンタと、
読み出された有効パス情報に、ＳＴＳ／ＶＴのポインタ、またはＳＴＭ／ＴＵのポインタを付加するポインタ付加部と、
を有することを特徴とするポインタ付け替え回路。
【００９２】
（付記１４）  クロスコネクト制御を行うクロスコネクト回路において、
ＳＯＮＥＴに対するＳＴＳ／ＶＴのカウント制御を共用化、またはＳＤＨに対するＳＴＭ／ＴＵのカウント制御を共用化して行ってカウント値を生成し、ＳＴＳ／ＶＴのクロスコネクト単位の指定情報、またはＳＴＭ／ＴＵのクロスコネクト単位の指定情報にもとづいて、チャネル管理制御を行うカウント制御部と、
ポインタが付け替えられた信号を格納する２面のメモリを有するメモリ制御部と、
前記カウント値にもとづいて、前記メモリを切り替えるメモリ切り替え情報を生成するメモリ切り替え部と、
前記カウント値にもとづいて、前記メモリの書き込みアドレス及び読み出しアドレスを生成するアドレス生成部と、
を有することを特徴とするクロスコネクト回路。
【００９３】
【発明の効果】
以上説明したように、本発明の伝送装置は、高速多重化単位信号のチャネルと低速多重化単位信号のチャネルとのカウント制御を共用化して行い、高速多重化単位信号と低速多重化単位信号とのクロスコネクト単位の指定情報にもとづき、チャネル管理制御を行って、ポインタ付け替え、クロスコネクトの制御を行う構成とした。これにより、ＳＴＳとＶＴの回路の共用化、またはＳＴＭとＴＵの回路の共用化が実現できるので、装置の小型化及び消費電力が低減することができ、伝送品質の向上を図ることが可能になる。
【図面の簡単な説明】
【図１】  伝送装置の原理図である。
【図２】ＳＴＳ−１のフォーマットを示す図である。
【図３】ＳＴＳ−３を例にポインタの先頭指示機能を示す図である。
【図４】ポインタ付け替え回路の構成を示す図である。
【図５】カウント制御部の動作を示すタイミングチャートである。
【図６】カウント制御部の動作を示すタイミングチャートである。
【図７】カウント制御部の動作を示すタイミングチャートである。
【図８】書き込みカウンタ、読み出しカウンタの動作を示すタイミングチャートである。
【図９】書き込みカウンタ、読み出しカウンタの動作を示すタイミングチャートである。
【図１０】クロスコネクト回路の構成を示す図である。
【図１１】クロスコネクト回路の動作を示すタイミングチャートである。
【図１２】クロスコネクト回路の動作を示すタイミングチャートである。
【図１３】クロスコネクト回路の動作を示すタイミングチャートである。
【図１４】回線設定データを説明するための図である。
【図１５】パスプロテクション制御回路の構成を示す図である。
【図１６】パスプロテクション制御回路の変形例の構成を示す図である。
【図１７】従来の同期多重化伝送装置の機能ブロックの概略図である。
【符号の説明】
１  伝送装置
１０  ポインタ付け替え回路
１１  カウント制御部
１２  先頭位置検出部
１３  クロック乗せ替えメモリ部
１４  書き込みカウンタ
１５  読み出しカウンタ
１６  ポインタ付加部
１７  位相比較部
２０  クロスコネクト回路
２４  メモリ切り替え部
２５  アドレス生成部
ｍ  メモリ制御部
【図１】
0003818884.tif 000002
【図２】
0003818884.tif 000003
【図３】
0003818884.tif 000004
【図４】
0003818884.tif 000005
【図５】
0003818884.tif 000006
【図６】
0003818884.tif 000007
【図７】
0003818884.tif 000008
【図８】
0003818884.tif 000009
【図９】
0003818884.tif 000010
【図１０】
0003818884.tif 000011
【図１１】
0003818884.tif 000012
【図１２】
0003818884.tif 000013
【図１３】
0003818884.tif 000014
【図１４】
0003818884.tif 000015
【図１５】
0003818884.tif 000016
【図１６】
0003818884.tif 000017
【図１７】
0003818884.tif 000018