(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極が形成され、前記ゲート電極上方にゲート絶縁膜及びシリコン膜が形成され、
前記シリコン膜上の前記ゲート電極と重なる領域に、前記シリコン膜への不純物ドーピングに際してのマスクとして用いられるチャネルストッパ膜が形成されるボトムゲート構造の薄膜トランジスタの製造方法であって、
前記シリコン膜上に窒化シリコン膜を形成し、
前記ゲート電極パターン上の前記窒化シリコンのエッチレートと、前記ゲート電極パターン上以外の領域の前記窒化シリコンのエッチレートとの差を利用して、前記シリコン膜上に形成した前記窒化シリコン膜をウェットエッチングし、
前記ゲート電極に対応したパターンに前記チャネルストッパ膜を形成することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタの製造方法において、
前記窒化シリコン膜は、前記シリコン膜上に基板温度２００℃〜３００℃程度で形成することを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１又は請求項２に記載の薄膜トランジスタの製造方法において、
前記窒化シリコン膜は、低温ＣＶＤによって形成することを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタの製造方法において、
前記シリコン膜上の前記窒化シリコン膜をプラズマＣＶＤによって成膜した後、フォトリソグラフィ工程を経ることなくウェットエッチングを行って、
前記ゲート電極に対応したパターンの前記チャネルストッパ膜を形成することを特徴とする薄膜トランジスタの製造方法。
【請求項５】
基板上にゲート電極が形成され、前記ゲート電極上方にゲート絶縁膜及びシリコン膜が形成され、
前記シリコン膜上の前記ゲート電極と重なる領域に、前記シリコン膜への不純物ドーピングに際してのマスクとして用いられるチャネルストッパ膜が形成されるボトムゲート構造の薄膜トランジスタを有する液晶ディスプレイの製造方法であって、
前記シリコン膜上に窒化シリコン膜を形成し、
前記ゲート電極パターン上の前記窒化シリコンのエッチレートと、前記ゲート電極パターン上以外の領域の前記窒化シリコンのエッチレートとの差を利用して、前記シリコン膜上に形成した前記窒化シリコン膜をウェットエッチングし、
前記ゲート電極に対応したパターンに前記チャネルストッパ膜を形成することを特徴とする液晶ディスプレイの製造方法。
【請求項６】
請求項５に記載の液晶ディスプレイの製造方法において、
前記窒化シリコン膜は、前記シリコン膜上に基板温度２００℃〜３００℃程度で形成することを特徴とする液晶ディスプレイの製造方法。
【請求項７】
請求項５又は請求項６に記載の液晶ディスプレイの製造方法において、
前記窒化シリコン膜は、低温ＣＶＤによって形成することを特徴とする液晶ディスプレイの製造方法。
【請求項８】
請求項５〜請求項７のいずれか１項に記載の液晶ディスプレイの製造方法において、
前記シリコン膜上の前記窒化シリコン膜をプラズマＣＶＤによって成膜した後、フォトリソグラフィ工程を経ることなくウェットエッチングを行って、
前記ゲート電極に対応したパターンの前記チャネルストッパ膜を形成することを特徴とする液晶ディスプレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイ装置などに用いられる薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）に係り、特に、シリコン膜に不純物をドーピングする際のマスクとなるチャネルストッパ膜を備えたＴＦＴの構成及び製造方法に関する。
【０００２】
【従来の技術】
近年、表示装置として高精細、高画質な表示が求められており、液晶ディスプレイではそのために液晶駆動用のスイッチング素子として薄膜トランジスタを利用したアクティブマトリクス方式の液晶ディスプレイ（ＡＭＬＣＤ：Active Matrix Liquid Crystal Displayという）が用いられている。
【０００３】
ＴＦＴを用いたＡＭＬＣＤにおいては、ＴＦＴの能動層、つまりチャネル領域として、非晶質シリコン（以下、ａ−Ｓｉという）を用いる非晶質シリコンＴＦＴと、多結晶シリコン（以下、ｐ−Ｓｉという）を用いる多結晶シリコンＴＦＴが知られている。
【０００４】
このうち、非晶質シリコンＴＦＴは、ａ−Ｓｉ膜が低温（例えば、３００℃）で成膜できるため、融点の低い安価ガラス基板上に形成することが容易であり、また広い面積範囲に均質なａ−Ｓｉ膜を形成することが容易なことから、パネルの大型化に有利であり、現在のところ大型のＬＣＤに多く用いられている。
【０００５】
一方の多結晶シリコンＴＦＴは、ａ−Ｓｉ膜に比較してｐ−Ｓｉ膜の移動度が高く、ＴＦＴとした場合にオン電流が大きくシート抵抗（オン抵抗）が低い等、応答性や駆動能力に優れている。
【０００６】
よって、高精細・高画質なＬＣＤのスイッチング素子として有用視されている。また、大型化に伴って選択期間（デューティー比）が短くなることから、大型ＬＣＤ用の液晶駆動用素子としてもその有用性が指摘されている。
【０００７】
また、多結晶シリコンＴＦＴは、自己整合によってｐ−Ｓｉ膜にＴＦＴのチャネル領域、ソース・ドレイン領域を形成することができるため、マスク位置合わせマージンが小さくて済むことから、小型のＴＦＴの形成も容易である。さらに、多結晶シリコンＴＦＴは、画素部の液晶駆動用素子だけでなく、駆動回路の論理回路を構成するスイッチング素子としても利用でき、さらに両方の素子を同一工程で同一基板上に形成することも可能である。
【０００８】
図３及び図４は、このような多結晶シリコンＴＦＴの製造方法を示している。
【０００９】
ボトムゲート構造の多結晶シリコンＴＦＴの製造においては、まず、ガラス基板１０上にＣｒ膜を形成してこれを所定の形状にパターニングし、図３（ａ）に示すようにゲート配線と一体のゲート電極１２を作成する。次に、図３（ｂ）に示すように、ゲート絶縁膜１４とａ−Ｓｉ膜２０とをプラズマＣＶＤ（ＰＥ−ＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）によって連続形成する。形成したａ−Ｓｉ膜２０には、多結晶化のためにアニール処理（例えば、ＥＬＡ：Excimer Laser Annealing）を施し、これによりａ−Ｓｉ膜２０を多結晶化して、ｐ−Ｓｉ膜２２を得る。
【００１０】
多結晶化によりｐ−Ｓｉ膜２２を形成した後、次にｐ−Ｓｉ膜２２へのイオンドーピングに際してマスクとなるチャネルストッパ膜を作成する。
【００１１】
チャネルストッパ膜の形成にあたっては、まず、図３（ｃ）に示すように、ｐ−Ｓｉ膜２２上にＳｉＯ2膜３１を形成し、更にそのうえにレジスト膜３３を形成する。次に、マスク３５を用いて基板上方よりレジスト膜３３を露光し（図３（ｄ））、現像してレジスト膜３３を所望のパターンとする（図３（ｅ））。
【００１２】
レジスト現像後、図３（ｆ）に示すようにレジスト膜３３をマスクとしてＳｉＯ2膜３１をエッチングしエッチング後レジスト膜３３を剥離して、チャネルストッパ膜３２を得る（図３（ｇ））。
【００１３】
また、チャネルストッパ膜３２の形成方法としては、上記図３（ｄ）、（ｅ）の手順の他に、図４に示すいわゆる裏面露光を用いた形成方法が知られている。裏面露光では、ＳｉＯ2膜３１及びレジスト膜３３を形成後、図４（ａ）に示すようにゲート電極１２をマスクとして基板の裏面からレジスト膜３３を露光する。そして、図４（ｂ）のように現像して所望パターンのレジスト膜３３を形成し、後は図３（ｆ）と同様にこのレジスト膜３３をマスクとしてＳｉＯ2膜３１をエッチングしてチャネルストッパ膜３２をゲート電極１２に対応した位置に形成する。
【００１４】
上述のような方法によって、チャネルストッパ膜３２を形成すると、後は、このチャネルストッパ膜３２をマスクとして、不純物をｐ−Ｓｉ膜２２にドーピングし（図３（ｈ））、アニール処理を行ってドープした不純物を活性化して、ＴＦＴのソース・ドレイン領域４０Ｓ，４０Ｄと、ＴＦＴの能動層であるチャネル領域４４を形成し、その後ソース・ドレイン領域４０Ｓ，４０Ｄをそれぞれ対応するソース・ドレイン電極や、液晶表示装置の画素部の液晶駆動用のＴＦＴとして用いる場合には、ソース又はドレイン領域４０Ｓ，４０Ｄに画素電極として透明導電膜であるＩＴＯ（Indium Tin Oxide）を接続し、ＬＣＤの一方の基板を得ている。
【００１５】
【発明が解決しようとする課題】
上述のように、ボトムゲート構造の多結晶シリコンＴＦＴにおいて、ゲート電極上のｐ−Ｓｉ膜に形成されるチャネルストッパ膜３２は、ＴＦＴのチャネル領域を形成する際のマスクとして用いられる。このため、上記図３及び図４に示すようなフォトレジスト工程によってこのチャネルストッパ膜３２を形成するにあたっては、その位置精度が高いことが強く要求される。
【００１６】
一方で、上述のような多結晶シリコンＴＦＴの製造にあたり、更なるコストダウンや、歩留まりの向上のために、より少ない工程数で、かつ精度よくこれらＴＦＴを形成することが要求されている。このような状況の中で、上記チャネルストッパ膜３２の形成にも用いられているフォトレジスト工程は、他の成膜工程などに比べてよりコストがかかる上に、下層として形成されている膜の膜質や、膜又は基板の凹凸などによって、マスクの位置合わせ精度が多大な影響を受けてしまう。従って、このようなフォトレジスト工程については特に１工程でも少なくすることが望まれている。
【００１７】
本発明は、このような課題を解決するためになされたものであり、ボトムゲート構造のＴＦＴにおいて、ＴＦＴのシリコン膜への不純物ドーピングに際してマスクとして用いられるチャネルストッパ膜をより簡単に精度よく形成可能な製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、上記目的を解決するためになされ、以下のような特徴を備える。
【００１９】
まず、この発明は、基板上にゲート電極が形成され、前記ゲート電極上方にゲート絶縁膜及びシリコン膜が形成され、前記シリコン膜上の前記ゲート電極と重なる領域に、前記シリコン膜への不純物ドーピングに際してのマスクとして用いられるチャネルストッパ膜が形成されるボトムゲート構造の薄膜トランジスタ又はこれを有する液晶ディスプレイの製造方法である。そして、前記シリコン膜上に窒化シリコン膜を形成し、前記ゲート電極パターン上の前記窒化シリコンのエッチレートと、前記ゲート電極パターン上以外の領域の前記窒化シリコンのエッチレートとの差を利用して、前記シリコン膜上に形成した前記窒化シリコン膜をウェットエッチングし、前記ゲート電極に対応したパターンに前記チャネルストッパ膜を形成する。
【００２０】
また、本発明の他の態様において、前記窒化シリコン膜は、低温ＣＶＤによって形成される。
【００２１】
本発明の他の態様では、前記窒化シリコン膜は、前記シリコン膜上に基板温度２００℃〜３００℃程度で形成する。
本発明の他の態様では、前記シリコン膜上の前記窒化シリコン膜をプラズマＣＶＤによって成膜した後、フォトリソグラフィ工程を経ることなくウエットエッチングを行って、
前記ゲート電極に対応したパターンの前記チャネルストッパ膜を形成する。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施の形態（以下、実施形態という）について図面を用いて説明する。なお、以下の説明において、既に説明した図面と同一部分には同一符号を付して説明を省略する。
【００２４】
本実施形態に係る多結晶シリコンＴＦＴは、例えばＬＣＤの液晶駆動用等に利用されているＴＦＴであり、ゲート電極よりも上方にＴＦＴのチャネル領域、ソース・ドレイン領域が形成されるボトムゲート構造を有している。
【００２５】
このようなボトムゲート構造の多結晶シリコンＴＦＴの製造において、本実施形態では、多結晶シリコン膜への不純物ドーピングに際してマスクとして用いられるチャネルストッパ膜として窒化シリコン（ＳｉＮ）を用いる。そして、ＳｉＮ成膜時に、成膜基板温度に依存して発生するゲート電極パターン上とガラス基板上とでのＳｉＮのエッチレートの差を利用し、ゲート電極上に選択的にチャネルストッパ膜を形成する。このような方法を採用することにより、本実施形態では、チャネルストッパ膜をフォトレジスト工程を利用することなく、ゲート電極に対応した位置に精度よく形成することを可能としている。
【００２６】
本実施形態に係るボトムゲート構造の多結晶シリコンＴＦＴは、図１に示すような製造工程によって形成される。
【００２７】
まず、図１（ａ）に示すように、ガラス等の絶縁基板１０上に、ゲート電極及びゲート電極と一体のゲート配線（以下、単にゲート電極１２という）として、Ｃｒ（Ｗ、Ｔａ、ＴａＭｏでも良い）をスパッタリングによって形成し、所望の形状にパターニングする。ゲート電極１２形成後、ゲート電極１２上、具体的にはゲート電極表面を含む基板１０の全面に２層構造のゲート絶縁膜１４（ＳｉＮ、ＳｉＯ2）及びａ−Ｓｉ膜２０をＰＥ−ＣＶＤにより連続形成する。ａ−Ｓｉ膜２０形成後、図１（ｂ）に示すように、ａ−Ｓｉ膜２０にＥＬＡによるアニール処理を施し、ａ−Ｓｉ膜２０を多結晶化してｐ−Ｓｉ膜２２を形成する。
【００２８】
ａ−Ｓｉの多結晶化後、チャネルストッパ膜を得るために、まず、図１（ｃ）に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）等、基板温度が２００℃〜３００℃程度の範囲（例えば、基板温度２５０℃）となる低温のＣＶＤ法を用い、ｐ−Ｓｉ膜２２上にＳｉＮ膜２８を形成する。なお、ＳｉＮ膜の成膜のためのプラズマＣＶＤの他の条件は、例えば、下表に示す通りである。
【００２９】
【表１】
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基板温度２００℃〜３００℃の条件でプラズマＣＶＤによってＳｉＮ膜２８を形成した後、ウエットエッチングを用いてＳｉＮ膜２８を所定時間エッチングする。すると、所望の膜厚のＳｉＮ膜２８が、図１（ｄ）に示すようにゲート電極１２の上方領域に残り、それ以外の領域、つまり基板１０上にゲート絶縁膜を介して形成されている領域のＳｉＮ膜２８が除去され、ゲート電極上方領域に選択的にチャネルストッパ膜３０が得られることとなる。
【００３０】
このように、ゲート電極上方領域にのみＳｉＮ膜が残るのは、図２に示すように、ＳｉＮのウェットエッチレートが、ＳｉＮ成膜時における基板温度に対する依存性を有しているためである。なお、図２において、横軸はＳｉＮの成膜基板温度、右縦軸はウエットエッチレート、左縦軸はＳｉＮ成膜速度を示している。
【００３１】
図２に示されているように、プラズマＣＶＤによってＳｉＮを成膜した場合、成膜時の基板温度が２００℃〜３５０℃の範囲で、ウエットエッチレートが７００ｎｍ／ｍｉｎ〜４０ｎｍ／ｍｉｎと、７倍近くも変化する。一方、成膜速度は、ほとんど変化がない。
【００３２】
エッチレートが変化するのは、以下のような理由であると考えられている。
【００３３】
即ち、プラズマＣＶＤによってＳｉＮ膜を形成する場合には、反応ガスとして上記表にも示すようにＳｉＨ4ガスを用いており、成膜したＳｉＮ膜中には水素が含まれることとなる。
【００３４】
一方、本実施形態では、ボトムゲート構造を有していることから、プラズマＣＶＤの際に基板温度２００℃〜３００℃としても、実際には、基板上にパターニングされているゲート電極の存在する領域と、ゲート電極のないガラス基板上の領域とでは温度差が生じ、ゲート電極領域のほうが高温となる（温度差Δは、例えば２５℃程度）。
【００３５】
そのため、図１（ｃ）のように、ｐ−Ｓｉ膜２２上に水素を含むＳｉＮ膜を形成すると、高温のゲート電極形成領域のＳｉＮ膜からの水素の脱離量が、より低温のその他ガラス基板領域の脱離量よりも多くなる。そして、ＳｉＮ膜は含有する水素の少ない方が膜が緻密となるため、ウェットエッチングを行った場合、膜の緻密な領域の方のエッチレートが水素含有量の多いその他の領域のエッチレートよりも遅くなる。
【００３６】
以上のように、プラズマＣＶＤによってＳｉＮ膜を形成する際に、ゲート電極領域とその他の領域とで、ＳｉＮ膜からの水素の脱離量に十分な差が出る程度の基板温度（２００℃〜３００℃）とすれば、次工程のウェットエッチングによって、エッチレートの遅いゲート電極上の領域にＳｉＮ膜を選択的に残し、チャネルストッパ膜３０を形成することが可能となるのである。
【００３７】
具体例を挙げると、ＳｉＮ成膜時の基板温度を２５０℃とし（ゲート電極上の実際の温度は２７０℃程度、基板上は２５０℃となる）、緩衝液であるＮＨxＦと、ＨＦとの比が７：１のエッチング溶液を用いてウェットエンチングを行った場合、ゲート電極上領域のＳｉＮのエッチレートＶｎと、その他の領域のＳｉＮのエッチレートＶｍとには、図２にも示されるような差が発生する。
【００３８】
より具体的には、
（ｉ）ゲート電極上領域のエッチレートＶｎ  ・・１５００Å／ｍｉｎ程度
（ii）その他の領域のエッチレートＶｍ    ・・２２５０Å／ｍｉｎ程度
という差が発生する。
【００３９】
そこで、プラズマＣＶＤによってＳｉＮ膜を６０００Å形成し、エンチング時間を２分４０秒に設定したとすると、エッチング終了後、ゲート電極上領域にのみ約２０００Åの厚さのＳｉＮ膜が残ることとなる。
【００４０】
なお、最初に成膜するＳｉＮの膜厚をＬとし、ウェットエンチング終了後に残るＳｉＮの膜厚つまり目的膜厚をｌとすると、形成すべき膜厚Ｌは、例えば、次式（１）に示すように、Ｖｎ，Ｖｍ及び目的膜厚ｌに基づいて設定すればよい。但し、現実には他の条件も加味しなければならないので、必ずしも式（１）を満たす必要はない。
【００４１】
【数１】
Ｌ  ≧  ｛Ｖｍ／（Ｖｍ−Ｖｎ）｝×ｌ    ・・・（１）
なお、プラズマＣＶＤにおいては、基板を加熱するためのサセプタを有しており、通常、成膜時にこのサセプタにより基板を２００℃〜３００℃程度に加熱する。従って、本実施形態のようにチャネルストッパ膜をＳｉＮによって形成することとしても、プラズマＣＶＤ装置に特別な機能を付加する必要はない。また、ＳｉＮの成膜方法としては、上述のプラズマＣＶＤには限られず、基板温度２００℃〜３００℃程度で成膜を行う低温のＣＶＤを用いることにより、領域によってＳｉＮのエッチレートに差を与えることが可能である。
【００４２】
以上のようにして、ゲート電極上のｐ−Ｓｉ領域にＳｉＮからなるチャネルストッパ膜３０を形成した後には、図１（ｅ）に示すように、このチャネルストッパ膜３０をマスクとして、ｐ−Ｓｉ膜２２に不純物（Ｐ又はＢ）をドーピングする。これにより、チャネルストッパ膜３０の直下領域、つまりゲート電極の形成領域（チャネル領域）を除く領域に、不純物ドープ領域が形成される。なお、ＬＤＤ構造のＴＦＴを形成する場合には、最初にチャネルストッパ膜３０をマスクとして低濃度の不純物をドーピングし、その後チャネル近傍の一定の領域をマスクして、低濃度ドープした不純物と同じ伝導型の不純物を高濃度ドーピングする。
【００４３】
不純物ドーピング終了後、図１（ｆ）に示すように、ドープした不純物を活性化するためにＥＬＡによる活性化アニール処理を行う（但し、ＲＴＡ：Rapid Thermal Annealingでも良い）。そして、このアニール処理によって、ｐ−Ｓｉ膜２２にＴＦＴのソース・ドレイン領域４４Ｓ、４４Ｄがそれぞれ形成される。
【００４４】
不純物活性化後、ｐ−Ｓｉ膜２４を所望の形状にパターニングし、図１（ｇ）に示されるように、ＳｉＯ2、ＳｉＮを積層して層間絶縁膜５０を形成し、この層間絶縁膜５０のソース領域４４Ｓの位置にコンタクトホールを開口する。そして、その上にＡｌなどからなるソース電極７０を形成し、ソース領域４４Ｓと接続する。さらに、ＬＣＤの画素部における液晶駆動用ＴＦＴを形成する場合には、これらの上層のアクリル樹脂を用いて平坦化膜５２を形成し、平坦化膜５２及び層間絶縁膜５０にコンタクトホールを開口し、その上に画素電極となるＩＴＯ６０を形成し、ＩＴＯ６０とドレイン領域４４Ｄとを接続する。
【００４５】
以上のような製造工程を経て、例えば、ＬＣＤパネルの画像表示部に、マトリクス状の画素毎に図１（ｇ）の如きＴＦＴが形成され、ＬＣＤの一方の基板が得られる。この基板と、共通電極及びカラーフィルタの形成された対向基板とを貼り合わせ、間に液晶を封入することによりＬＣＤ装置が得られる。そして、各画素部ＴＦＴを用いてＩＴＯ６０の電位を制御することによって、液晶に所望の電圧が印加され表示が行われる。なお、ソース領域４４Ｓとソース電極７０、ドレイン領域４４ＤとＩＴＯ６０とを接続しているが、これには限られず、ソース領域４４ＳをＩＴＯ６０に接続する場合もある。なお、上述のような工程で得られたＴＦＴを液晶駆動用ではなく、表示装置の駆動回路等の素子、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）として用いる場合には、ＩＴＯ６０は不要である。この場合には、ソース電極７０の形成と同時に、同様な手法でドレイン電極を形成し、ドレイン領域４４Ｄと接続する。また、ソース・ドレイン電極の形成後においては、それぞれ対応するソース・ドレイン配線に接続する。但し、電極と配線とを一体的に形成する場合には、ソース・ドレイン電極の形成と同時に必要な配線パターンを形成する。
【００４６】
【発明の効果】
以上のように、本発明では、いわゆるボトムゲート構造のＴＦＴ又はこれを有する液晶ディスプレイの製造にあたり、シリコン膜上に形成した窒化シリコン膜を、窒化シリコン膜に、ゲート電極上領域とその他の領域とでウェットエッチに対するエッチレート特性の差を利用して、ウェットエッチングする。これにより、ゲート電極上領域にＳｉＮ膜を選択的に残すことができる。よって、フォトレジスト工程を行うことなく、ゲート電極の形成領域上、つまり、ｐ−Ｓｉ膜のチャネル領域となる部分にチャネルストッパ膜を精度よく形成することができる。
【００４７】
このように、本発明によれば、従来のボトムゲート構造の多結晶シリコンＴＦＴの製造方法に比較して、フォトレジスト工程を一工程省略でき、また、最も位置合わせ精度の要求される工程の一つであるチャネルストッパ膜形成のためのフォトレジスト工程を省略できるので、スループットや歩留まり向上を図ることができ、より高性能のＴＦＴをより簡単に低コストで製造することが可能となる。
【００４８】
また、チャネルストッパ膜をＳｉＮによって形成することとしても、通常、低温のＣＶＤ例えばプラズマＣＶＤ等においては、成膜時に基板を２００℃〜３００℃程度に加熱する。従って、ＣＶＤ装置に特別な機能を付加する必要はない。この点からも、製造コストを低くすることが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態１に係るボトムゲート構造の多結晶シリコンＴＦＴの構造を示す図である。
【図２】  本発明の実施形態１に係る多結晶シリコンＴＦＴの製造工程を示す図である。
【図３】  ボトムゲート構造の多結晶シリコンＴＦＴの従来の製造工程を示す図である。
【図４】  図３の製造工程とは異なる多結晶シリコンＴＦＴの従来の製造工程を示す図である。
【符号の説明】
１０  基板、１２，１８，２１，２３  ゲート電極、１４  ゲート絶縁膜、２０  ａ−Ｓｉ膜、２２  ｐ−Ｓｉ膜、２８  ＳｉＮ膜、３０  チャネルストッパ膜、４４  チャネル領域、４４Ｓ  ソース領域、４４Ｄ  ドレイン領域、６０  ＩＴＯ。
【図１】
0003749328.tif 000003
【図２】
0003749328.tif 000004
【図３】
0003749328.tif 000005
【図４】
0003749328.tif 000006