(57)【特許請求の範囲】
【請求項１】
支持基板及びデバイス基板を提供する段階と、
前記支持基板の一側表面上に絶縁膜を形成する段階と、
前記デバイス基板に酸素イオンをイオン注入して第１酸化膜を形成する段階と、
前記第１酸化膜下のデバイス基板に水素イオンをイオン注入して水素イオン層を形成し、前記第１酸化膜を境界にして、その上には第１シリコン層、その下には第２シリコン層を定義する段階と、
前記支持基板の絶縁膜と前記デバイス基板の第１シリコン層が接するように、前記支持基板とデバイス基板をボンディングする段階と、
第２シリコン層が露出するように前記水素イオン層下のデバイス基板部分を除去する段階と、
前記デバイス基板の第１シリコン層に第１導電型の不純物をイオン注入する段階と、
前記第１シリコン層、第１酸化膜及び第２シリコン層をパターニングする段階と、
前記第２シリコン層上に第２酸化膜を形成する段階と、
前記第２シリコン層に第２導電型の不純物をイオン注入する段階と、
第１導電型の不純物がドープしたポリシリコン膜を前記第２酸化膜上に形成する段階と、
前記ポリシリコン層及び第２酸化膜をエッチングして前記第１シリコン層の幅より小さな幅を持つ上部ゲート電極を前記第２シリコン層の中央部に形成する段階と、
第２導電型の不純物を前記上部ゲートの両側の第１シリコン層にイオン注入し、前記第１シリコン層の両側表面に真性シリコン層を形成し、前記真性シリコン層間に前記上部ゲート電極の直下に位置する第１導電型の下部ゲート電極を形成する段階と、
前記第２シリコン層に前記上部ゲートをバリアにして第１導電型の不純物をイオン注入して、ソース／ドレイン領域を形成する段階とを含むことを特徴とするダブルゲート構造を持つＳＯＩ素子の製造方法。
。
【請求項２】
前記第１導電型はＮ型で、前記第２導電型はＰ型であることを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項３】
前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項４】
前記デバイス基板の第１シリコン層に第１導電型の不純物をイオン注入する段階で、イオン注入された領域は、下部ゲートとして作用することを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項５】
前記真性シリコン層は、第１シリコン層と前記ソース／ドレイン領域の間の寄生キャパシタンスを防止することを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項６】
前記絶縁膜は、埋め込み酸化膜として作用する熱酸化膜であることを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項７】
前記第１酸化膜と第２酸化膜は、それぞれ下部ゲート酸化膜と上部ゲート酸化膜として作用することを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項８】
前記第２シリコン層に第２導電型の不純物をイオン注入する段階で、イオン注入された領域は、チャンネル領域として作用することを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項９】
前記ポリシリコン層は、上部電極として作用することを特徴とする請求項１記載のダブルゲート構造を持つＳＯＩ素子の製造方法。
【請求項１０】
請求項１乃至９のいずれか一項に記載の製造方法によって製造されたことを特徴とするダブルゲート構造を持つＳＯＩ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ素子に関し、特にダブルゲート構造を持つＳＯＩ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つＳＯＩ素子に関する。
【０００２】
【従来の技術】
最近、携帯できる無線電子システムなどの電子製品の需要の急増に伴い、高集積化、高速化、低電圧化及び低電力化の半導体素子に対する関心が深くなり、それによる多様な技術が盛んで研究開発されている。
【０００３】
一例として、低電圧化を達成するための方法として、ＭＯＳＦＥＴ素子のしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）を下げるものが多く利用されている。しかしながら、この方法はＭＯＳＦＥＴ素子のしきい電圧を下げることで、リーク電流の増加を招くため、むしろ素子の電気的特性が低下するという問題点がある。
【０００４】
従って、しきい電圧を下げるための多様な方法が提案されており、そのうち、二つのシリコンウェーハ間に埋め込み酸化膜を介する構造のＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェーハを用いる半導体集積技術が注目されている。
【０００５】
こうしたＳＯＩウェーハに具現された半導体素子は、一般のシリコンウェーハに具現された半導体素子に比べて、低い接合容量による高速化、低いしきい電圧による低電圧化及び完全な素子分離によるラッチ−アップ（Ｌａｔｃｈ−ｕｐ）の除去などの特長がある。
【０００６】
図１は、従来技術によるＳＯＩウェーハに具現されたＳＯＩトランジスタを示す断面図であって、以下、これを説明する。支持基板１１、埋め込み酸化膜１２及びシリコン層１３の積層されたＳＯＩウェーハ１０が備えられ、前記ＳＯＩウェーハ１０のシリコン層１３に素子分離膜１４が形成される。このとき、素子分離膜１４は埋め込み酸化膜１２と接するように形成される。ＳＯＩウェーハ１０のシリコン層１３上に公知の方法によりゲート酸化膜１５及びゲート電極１６が形成され、前記ゲート電極１６両側のシリコン層１３にソース／ドレイン領域１７が形成される。
【０００７】
前記の構造を持つＳＯＩトランジスタは、接合領域すなわちソース／ドレイン領域１７が埋め込み酸化膜１２と接するように形成されることで、空乏領域が除去される。すると、低い接合容量を持つことになり、高速化が達成される。また、素子分離膜１４と埋め込み酸化膜１２により完全な素子分離がなされるため、ラッチ−アップの様な現象は発生しない。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記のＳＯＩトランジスタは、従来のＭＯＳトランジスタに比べて、低いしきい電圧を持つため高速動作が可能である。ところが、ＳＯＩトランジスタもしきい電圧を下げるのには限界がある。
【０００９】
よって、最近は二つのゲート電極を積層してそれぞれのゲート電極に印加される電圧を調節することで、しきい電圧を一層下げることができる、ＳＯＩウェーハにダブルゲート構造のＳＯＩトランジスタに対する研究が盛んに進行している。
【００１０】
ダブルゲート構造を持つＳＯＩ素子の製造の際、上下に配置されるゲート電極間の整列が重要な要因となる。従来は下部ゲート電極の形成後、下部ゲート電極上にソース／ドレイン領域を含んだ上部ゲート電極を形成するため、上下のゲート電極間の誤整列が発生することで、ゲートオーバラップ容量成分が増加し、結果的に、ゲート遅延（Ｄｅｌａｙ）の様な不所望の現象を招くという問題点があった。
【００１１】
そこで、本発明の目的は、自己整列整合（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）方式を用いたダブルゲート構造を持つＳＯＩ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つＳＯＩ素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明によるダブルゲート構造を持つＳＯＩ素子の製造方法は、支持基板及びデバイス基板を提供する段階と、前記支持基板の一側表面上に絶縁膜を形成する段階と、前記デバイス基板に酸素イオンをイオン注入して第１酸化膜を形成する段階と、前記第１酸化膜下のデバイス基板に水素イオンをイオン注入して水素イオン層を形成し、前記第１酸化膜を境界にして、その上には第１シリコン層、その下には第２シリコン層を定義する段階と、前記支持基板の絶縁膜と前記デバイス基板の第１シリコン層が接するように、前記支持基板とデバイス基板をボンディングする段階と、第２シリコン層が露出するように前記水素イオン層下のデバイス基板部分を除去する段階と、前記デバイス基板の第１シリコン層に第１導電型の不純物をイオン注入する段階と、前記第１シリコン層、第１酸化膜及び第２シリコン層をパターニングする段階と、前記第２シリコン層上に第２酸化膜を形成する段階と、前記第２シリコン層に第２導電型の不純物をイオン注入する段階と、第１導電型の不純物がドープしたポリシリコン膜を前記第２酸化膜上に形成する段階と、前記ポリシリコン層及び第２酸化膜をエッチングして前記第１シリコン層の幅より小さな幅を持つ上部ゲート電極を前記第２シリコン層の中央部に形成する段階と、第２導電型の不純物を前記上部ゲートの両側の第１シリコン層にイオン注入し、前記第１シリコン層の両側表面に真性シリコン層を形成し、前記真性シリコン層間に前記上部ゲート電極の直下に位置する第１導電型の下部ゲート電極を形成する段階と、前記第２シリコン層に前記上部ゲートをバリアにして第１導電型の不純物をイオン注入して、ソース／ドレイン領域を形成する段階とを含むことを特徴とする。
【００１３】
前記ＳＯＩ素子において、前記第１導電型はＮ型で前記第２導電型はＰ型、あるいは前記第１導電型はＰ型で前記第２導電型はＮ型であることを特徴とする。
【００１４】
前記デバイス基板の第１シリコン層に第１導電型の不純物をイオン注入する段階で、イオン注入された領域は、下部ゲートとして作用し、前記真性シリコン層は、第１シリコン層と前記ソース／ドレイン領域の間の寄生キャパシタンスを防止することを特徴とする。
【００１５】
前記絶縁膜は、埋め込み酸化膜として作用する熱酸化膜であり、前記第１酸化膜と第２酸化膜は、それぞれ下部ゲート酸化膜と上部ゲート酸化膜として作用する。
【００１６】
前記第２シリコン層に第２導電型の不純物をイオン注入する段階で、イオン注入された領域は、チャンネル領域として作用し、前記ポリシリコン層は、上部電極として作用することを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明にかかる、ダブルゲート構造を持つＳＯＩ素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。図２乃至図９は、本発明の実施例によるダブルゲート構造を持つＳＯＩトランジスタの製造方法を説明するための工程断面図であって、以下、これに沿って説明する。まず、図２に示すように、バルクシリコンからなる支持基板２０を備え、その一側表面上に熱工程にて熱酸化膜２２を成長させる。この熱酸化膜２２は後続の工程に形成されるＳＯＩウェーハの埋め込み酸化膜となる。
【００１８】
次いで、図３に示すように、バルクシリコンからなるデバイス基板３０を備え、基板に酸素イオンをイオン注入するＳＩＭＯＸ（ｓｅｐｅｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）技術を用いて、デバイス基板３０の一側表面から所定深さに第１酸化膜３２を形成し、前記第１酸化膜３２の下部に水素イオンをイオン注入してイオン注入層３４を形成する。
【００１９】
このとき、第１酸化膜３２を挟んで第１シリコン層３６と第２シリコン層３８とに分ける。ここで、第１シリコン層３６は第１酸化膜３２の上部に、第２シリコン層３８は第１酸化膜３２の下部に配置される。第２シリコン層３８は後続の工程に形成されるＳＯＩ素子の素子形成層として作用し、第１シリコン層３６は前記ＳＯＩ素子の下部ゲート電極として作用する。また、第１酸化膜３２は下部ゲート酸化膜として作用する。
【００２０】
一方、イオン注入層３４は、不要なデバイス基板３０部分を除去するのに用いるもので、これは不要なデバイス基板３０部分を除去するための、いわゆるスマートカット（Ｓｍａｒｔ  Ｃｕｔ）により除去される。
【００２１】
次いで、図４に示すように、支持基板２０上に形成された熱酸化膜２２とデバイス基板３０の第１シリコン層３６が接するように、前記支持基板２０とデバイス基板３０をボンディングする。次に、基板２０、３０間の結合力が向上するように所定温度で熱処理する。このとき、デバイス基板３０はイオン注入層（図示せず）が除去されるようにカットする。
【００２２】
次いで、図５に示すように、第１シリコン層３６にＮ＋型不純物例えばリン（Ｐ）イオンをイオン注入する。次に、公知のドライエッチング工程に第１シリコン層３６、第１酸化膜２２及び第２シリコン層３８をパターニングする。
【００２３】
次いで、図６に示すように、第２シリコン層３８上に化学気相蒸着法にて第２酸化膜４０を蒸着し、次に、Ｎ型ＭＯＳＦＥＴ素子のしきい電圧を適当に調節するために前記第２シリコン層３８内にＰ型不純物をイオン注入する。
【００２４】
次いで、図７に示すように、全体上部にＮ＋型不純物でドープしたポリシリコン層４２を蒸着し、その上にレジストパターン４４を形成する。前記レジストパターン４４をエッチングバリアとするエッチング工程により、前記ポリシリコン層４２及び第２酸化膜４０をエッチングして上部ゲート電極５０を形成する。
【００２５】
ここで、ポリシリコン層はＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２ガス等を用いた化学気相蒸着法にて蒸着する。また、レジストパターン４４は、図に示すように、その下の第１シリコン層３６及び第２シリコン層３８より小幅を持つように形成することで、後続の工程でソース／ドレイン領域が形成される第２シリコン層３８の両側表面が露出するようにする。
【００２６】
次いで、図８に示すように、レジストパターン４４及び上部ゲート電極５０をバリアとして、Ｎ＋型不純物がドープした第１シリコン層３６に反対導電型のＰ型不純物例えばホウ素イオンをイオン注入する。この結果、第１シリコン層３６の両側表面には真性（Ｉｎｔｒｉｎｓｉｃ）領域３６ｂが形成され、それら間にはＮ＋型不純物でドープした第１シリコン層３６ａとゲート酸化膜として第１酸化膜３２からなる下部ゲート電極６０が形成される。
【００２７】
ここで、真性領域３６ｂは、Ｐ型不純物のイオン注入前のＮ＋型不純物領域と、以後に露出した第２シリコン層３８部分に形成されるソース／ドレイン領域との間で寄生キャパシタンスが発生することを防止する。
【００２８】
最後に、図９に示すように、レジストパターンを除去した状態から、露出した第２シリコン層３８の両側表面にＮ型不純物をイオン注入し、この部分にソース／ドレイン領域３８ａを形成することで、ダブルゲート構造を持つＳＯＩトランジスタを完成する。ここで、ソース／ドレイン領域間はＰ型のチャンネル領域３８ｂとなる。
【００２９】
尚、本実施例では、ＮＭＯＳについて説明したが、ＰＭＯＳの場合にも適用可能である。また、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３０】
【発明の効果】
上記工程にて製造された本発明によるダブルゲート構造のＳＯＩトランジスタは、まず、自己整列整合方式により形成されるため、上下に配置されたゲート電極間の誤整列によるオーバラップキャパシタンスの発生が防止される。
【００３１】
また、二つのゲート電極がソース／ドレイン領域の形成された第２シリコン層を通して電気的に結合されるため、二つのゲート電極に印加される電圧を調節すると、短チャンネル効果を容易に制御でき、かつリーク電流の発生を低減することができる。特に、低いしきい電圧を持つＳＯＩトランジスタが製造できる。よって、低電圧及び高速動作に有利な半導体素子が具現できる。
【図面の簡単な説明】
【図１】  従来技術によるＳＯＩ素子の断面図である。
【図２】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図３】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図４】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図５】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図６】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図７】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図８】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【図９】  本発明の実施例によるダブルゲート構造を持つＳＯＩ素子の製造方法を説明するための工程断面図である。
【符号の説明】
２０        支持基板
２２        熱酸化膜
３０        デバイス基板
３２        第１酸化膜（下部ゲート酸化膜）
３４        イオン注入層
３６        第１シリコン層
３６ａ      Ｎ＋型不純物でドープした第１シリコン層（下部ゲート）
３６ｂ      真性領域
３８        第２シリコン層
３８ａ      ソース／ドレイン領域
３８ｂ      チャンネル領域
４０        第２酸化膜（上部ゲート酸化膜）
４２        Ｎ＋型不純物でドープしたポリシリコン層（上部ゲート）
４４        レジストパターン
５０        上部ゲート電極
６０        下部ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003742845.tif 000009
【図９】
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