(57)【特許請求の範囲】
【請求項１】
(a) 一方主面及び他方主面を有し、一方主面内に所定の導電型の半導体領域を含む基体を準備するステップと、
(b) 前記基体の一方主面から所定の深さの複数の溝部を選択的に形成するステップと、
(c) 前記複数の溝部それぞれの内部を充填するとともに、前記基体の一方主面の一部上に延びる複数の制御電極層をそれぞれ形成するステップとを備え、装置完成後には前記複数の制御電極層に共通に与える制御電圧により装置の動作が制御され、
(d) 前記複数の制御電極層を含む前記基体の一方主面上に絶縁層を形成するステップと、
(e) 前記絶縁層に対しパターニングを施し、前記半導体領域を露出する所定箇所に開口部を形成するステップと、
(f) パターニングされた前記絶縁層に対し熱処理を施し、前記絶縁層の前記開口部近傍領域になだらかな傾斜面を形成するステップと、
(g) 前記基体の前記半導体領域の少なくとも半分以上の形成面積上に第１の主電極を形成するステップと、
をさらに備える半導体装置の製造方法において、
前記ステップ(f) の熱処理は、前記絶縁層が軟化する温度以上で行うことを特徴とする半導体装置の製造方法。
【請求項２】
(a) 一方主面及び他方主面を有し、一方主面内に所定の導電型の半導体領域を含む基体を準備するステップと、
(b) 前記基体の一方主面から所定の深さの複数の溝部を選択的に形成するステップと、
(c) 前記複数の溝部それぞれの内部を埋めるとともに、前記基体の一方主面の一部上に延びて複数の制御電極層をそれぞれ形成するステップとを備え、装置完成後には前記制御電極層に与える制御電圧により装置の動作が制御され、
(d) 前記複数の制御電極層を含む前記基体の一方主面上に絶縁層を形成するステップと、
(e) 前記絶縁層に対し熱処理を施し、その表面を平坦化するステップと、
(f) 前記絶縁層上に上積み用絶縁層を形成するステップと、
(g) 前記上積み用絶縁層上にレジストを形成するステップと、
(h) 前記レジストをパターニングするステップと、
(i) パターニングされた前記レジストをマスクとして、前記絶縁層及び前記上積み用絶縁層に対しエッチング処理を施し、前記半導体領域を露出する所定箇所に開口部を形成するステップと、
(j) エッチング処理された前記絶縁層及び前記上積み用絶縁層に対し熱処理を施し、前記絶縁層及び前記上積み用絶縁層の前記開口部近傍領域になだらか傾斜面を形成するステップと、
(k) 前記基体の前記半導体領域の少なくとも半分以上の形成面積上に第１の主電極を形成するステップと、
をさらに備える半導体装置の製造方法において、
前記ステップ(e) 及び(i) それぞれの熱処理は、少なくとも前記絶縁層が軟化する温度以上で行い、
前記上積み用絶縁層として、前記絶縁層よりも前記レジストに対する密着性の優れたものを用いたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高性能化においては微細化が必要不可欠であり、電力半導体においても例外ではない。しかしながら、微細化が進むほど、半導体素子表面における単位面積あたりの形状の凸凹は激しくなり、素子性能、製造工程、信頼性のいずれの面においても、悪影響を及ぼす様になってきた。とりわけ、電流密度が数Ａ／ｃｍ2から数百Ａ／ｃｍ2に及ぶ、パワートランジスタ，パワーＭＯＳ−ＦＥＴ，ＩＧＢＴ，サイリスタ，ＧＴＯ，ＭＯＳゲートサイリスタなどの電力半導体素子においては、表面のアルミ電極配線の
(1) 厚膜化
(2) 厚みの均一性
(3) 平坦性
が重要課題となっている。
【０００３】
(1) の実施により、アルミ電極配線の抵抗値を下げることにより電力損失を下げるとともに、装置の動作周波数を上げることができ、(2) の実施により、アルミ電極配線内の抵抗値の均一化を図ることにより、装置全体の安全動作と安全動作領域（ＳＯＡ）の拡大が可能となり、(3) の実施により、半導体チップのパッケージ組み立ての際のワイヤーボンディングや圧接における接触抵抗の低減を図ることができる。
【０００４】
近年、一般的な半導体装置の高集積化や高性能化に伴って、その中に形成される回路パターンもますます微細化され、精度良く形成することが必要になっている。
【０００５】
これに対して電力用半導体装置は他の半導体装置にくらべてそれほど回路パターンは微細ではなかった。ところが、最近では、電力用半導体装置も一般的な半導体装置と同様に高集積化および高性能化のために回路パターンが微細化する傾向が強くなっててきている。
【０００６】
電力用半導体装置において、電極間、あるいは外部端子と接続される電極配線を形成する工程段階では、以前に多くの工程を経ているために、電極配線を形成する前の表面形状の段差が大きくなっていることが多い。
【０００７】
電極配線としては、一般にアルミニウムまたはＡｌＳｉ等のＡｌ合金が用いられるが、ＡｌまたはＡｌ合金を平坦に形成することが技術的に難しく、その改善が望まれている。
【０００８】
図２８は、電極配線に高段差パターンが生じる従来の電力用半導体装置であるトレンチゲート型ＩＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ，Inslated gate Bipolar Transista ）の構造を示した断面模式図である。
【０００９】
以下に、図２８を参照にして、従来のトレンチゲート型ＩＧＢＴにおける電極配線形成を例にとり説明する。
【００１０】
同図に示すように、一方主面及び他方主面を有するｐ+半導体基板１の一方主面上にｎ-半導体層２が形成され、ｎ-半導体層上にｐ半導体層３が形成され、ｐ半導体層３上にｎ+半導体層４が形成される。そして、ｎ+半導体層４の表面からｎ+半導体層４及びｐ半導体層３を貫通してｎ-半導体層２の表面の一部にかけて複数の溝１３（図２８では２つ）が形成される。溝１３の断面形状はＹ字型で底が丸まっている。
【００１１】
各溝１３の内壁上にシリコン酸化膜１４がそれぞれ形成され、各溝１３の内部の大部分の領域にシリコン酸化膜１４を介して低抵抗導電性充填物であるドープドポリシリコン５が充填される。ドープドポリシリコン５としては例えばリンドープのｎ型ドープドポリシリコンが挙げられる。このドープドポリシリコン５が制御電極として機能し、ｐ半導体層３における溝１３の両外壁面近傍領域がチャネル領域となる。
【００１２】
各ポリシリコン５上にはシリコン酸化膜２７が形成される。シリコン酸化膜７の形成が例えば以下のように行われる。溝１３内に全体に充填されたドープドポリシリコン５を溝１３の深さ方向にある程度エッチングをした後、溝１３の開孔部を覆う目的でドープドポリシリコン５上にシリコン酸化膜７をＣＶＤ法等を用いて形成する。このシリコン酸化膜７が溝１３の開孔部をキャップしている。
【００１３】
このシリコン酸化膜７上に低オーミック抵抗を実現するためのシリサイド層やバリアメタルとなる高融点金属膜８が堆積され、この高融点金属膜８上にＡｌ合金膜からなる電極配線層６を形成している。なお、この場合、高融点金属膜８は合金膜である。
【００１４】
【発明が解決しようとする課題】
従来のトレンチゲート型ＩＧＢＴの電極配線層６は以上のように構成されているので、溝１３内のドープドポリシリコン５上に形成されるシリコン酸化膜７の先端の鋭い形状を反映して中に「鬆」もしくは空洞９が生じる。電極配線層６中に「鬆」もしくは空洞が形成されると、電極配線層６としては電気抵抗が高くなり、所望の電気特性が得られないものとなる。
【００１５】
また、極端な場合、電極配線層６が高段差部で「鬆」もしくは空洞のために断線し、電気抵抗や信頼性面で致命的な欠陥を生じる原因となるなどの問題があった。
【００１６】
この発明は上記のような問題点を解決するためになされたもので、下地パターンの段差の影響を受けずに何等欠陥なく層を形成可能な半導体装置の製造方法を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し、一方主面内に所定の導電型の半導体領域を含む基体を準備するステップと、(b) 前記基体の一方主面から所定の深さの複数の溝部を選択的に形成するステップと、(c) 前記複数の溝部それぞれの内部を充填するとともに、前記基体の一方主面の一部上に延びる複数の制御電極層をそれぞれ形成するステップとを備え、装置完成後には前記複数の制御電極層に共通に与える制御電圧により装置の動作が制御され、(d) 前記複数の制御電極層を含む前記基体の一方主面上に絶縁層を形成するステップと、(e) 前記絶縁層に対しパターニングを施し、前記半導体領域を露出する所定箇所に開口部を形成するステップと、(f) パターニングされた前記絶縁層に対し熱処理を施し、前記絶縁層の前記開口部近傍領域になだらかな傾斜面を形成するステップと、(g) 前記基体の前記半導体領域の少なくとも半分以上の形成面積上に第１の主電極を形成するステップとをさらに備え、前記ステップ(f) の熱処理は、前記絶縁層が軟化する温度以上で行っている。
【００１８】
この発明にかかる請求項２記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し、一方主面内に所定の導電型の半導体領域を含む基体を準備するステップと、(b) 前記基体の一方主面から所定の深さの複数の溝部を選択的に形成するステップと、(c) 前記複数の溝部それぞれの内部を埋めるとともに、前記基体の一方主面の一部上に延びて複数の制御電極層をそれぞれ形成するステップとを備え、装置完成後には前記制御電極層に与える制御電圧により装置の動作が制御され、(d) 前記複数の制御電極層を含む前記基体の一方主面上に絶縁層を形成するステップと、(e) 前記絶縁層に対し熱処理を施し、その表面を平坦化するステップと、(f) 前記絶縁層上に上積み用絶縁層を形成するステップと、(g) 前記上積み用絶縁層上にレジストを形成するステップと、(h) 前記レジストをパターニングするステップと、(i) パターニングされた前記レジストをマスクとして、前記絶縁層及び前記上積み用絶縁層に対しエッチング処理を施し、前記半導体領域を露出する所定箇所に開口部を形成するステップと、(j) エッチング処理された前記絶縁層及び前記上積み用絶縁層に対し熱処理を施し、前記絶縁層及び前記上積み用絶縁層の前記開口部近傍領域になだらか傾斜面を形成するステップと、(k) 前記基体の前記半導体領域の少なくとも半分以上の形成面積上に第１の主電極を形成するステップとをさらに備えており、前記ステップ(e) 及び(i) それぞれの熱処理は、少なくとも前記絶縁層が軟化する温度以上で行い、前記上積み用絶縁層として、前記絶縁層よりも前記レジストに対する密着性の優れたものを用いている。
【００２０】
なお、本明細書中で述べる溝部とは、一定の形成幅と一定の形成深さを有する一般的な溝は勿論、形成幅に対して形成深さの方が大きい穴をも含む概念である。
【００２１】
また、本明細書中の条件式に用いる「≧」等に含まれる等号は厳密に等しいという意味ではなく、ほぼ同じ程度であることを意味する。
【００２２】
この発明における請求項１記載の半導体装置の製造方法は、(f) パターニングされた前記絶縁層に対し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁層の前記開口部近傍領域になだらかな傾斜面を形成するステップを備えるため、傾斜面を存在により、絶縁層の形成により生じる基体の一方主面からの段差が、上積みされる層にさほど悪影響を与えない。
【００２３】
この発明における請求項２記載の半導体装置の製造方法は、上積み用絶縁層として、前記絶縁層よりも前記レジストに対する密着性の優れたものを用いることにより、上積み用絶縁層上にレジストを密着性良く形成することができる。
【００２５】
【発明の実施の形態】
＜＜第１の実施の形態＞＞
＜構造＞
図１は、この発明の第１の実施の形態であるトレンチゲート型ＩＧＢＴの構造を示す断面図である。同図に示すように、一方主面及び他方主面を有するｐ+半導体基板１の一方主面上にｎ-半導体層２が形成され、ｎ-半導体層上にｐ半導体層３が形成され、ｐ半導体層３上にｎ+半導体層４が形成される。そして、ｎ+半導体層４の表面からｎ+半導体層４及びｐ半導体層３を貫通してｎ-半導体層２の表面の一部にかけて複数の溝１３（図１では２つ）が形成される。溝１３の断面形状はＹ字型で底が丸まっている。
【００２６】
各溝１３の内壁上にシリコン酸化膜１４がそれぞれ形成され、各溝１３の内部の大部分の領域にシリコン酸化膜１４を介して低抵抗導電性充填物であるドープドポリシリコン５が充填される。ドープドポリシリコン５としては例えばリンドープのｎ型ドープドポリシリコンが挙げられる。このドープドポリシリコン５がシリコン酸化膜１４を介した絶縁ゲート型制御電極として機能し、ｐ半導体層３における溝１３の両外壁面近傍領域がチャネル領域となる。
【００２７】
そして、ドープドポリシリコン５上に薄くＣＶＤ酸化膜１２が形成され、このＣＶＤ酸化膜１２を含む各溝１３を覆うように複数のＢＰＳＧ（Borophosphosilicate glass ）膜１０がそれぞれ形成される。そして、ＢＰＳＧ膜１０の頂部にシリコン酸化膜７がさらに形成され、ＢＰＳＧ膜１０及びシリコン酸化膜７により、溝１３の開孔部をキャップする複数のキャップ部３０を形成している。
【００２８】
複数のキャップ部３０を含むｎ+半導体層４の表面に高融点金属膜８が形成され、この高融点金属膜８上にエミッタ電極となる電極配線層６が形成される。
【００２９】
＜トレンチゲート構造＞
図１２は、図１で示したトレンチゲート型ＩＧＢＴの平面形状を示す平面図である。同図に示すように、幅Ｗｃ間隔で溝１３が隣接形成される。
【００３０】
なお、図１２〜１７では、ｐ+半導体基板１、ｎ-半導体層２、ｐ半導体層３及びｎ+半導体層４を一括して半導体からなる１つの基体５０として示す。さらに、シリコン酸化膜７の図示を省略している。
【００３１】
図１３は、図１２のＡ−Ａ断面を示す断面図である。同図に示すように、基体５０の表面から裏面にかけて形成される溝１３が形成され、この溝１３の内壁面から基体５０の表面にかけて、シリコン酸化膜１４が形成され、このシリコン酸化膜１４を介してドープドポリシリコン５が溝１３内に充填されるとともに、基体５０の表面の一部上に延びて形成される。そして、ドープドポリシリコン５上にＣＶＤ酸化膜１２が形成され、ＣＶＤ酸化膜１２上にＢＰＳＧ膜１０が形成される。ＢＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形成され、ドープドポリシリコン５が基体５０の表面から高さｔｇａｔｅで形成される。
【００３２】
図１４は図１２のＢ−Ｂ断面を示す断面図である。この断面が図１の断面図に相当し、溝１３上にＢＰＳＧ膜１０が基体５０の表面から高さｔｃａｐで形成されていることがわかる。
【００３３】
図１５は図１３のＣ−Ｃ断面を示す断面図である。同図に示すように、ドープドポリシリコン５がシリコン酸化膜１４を介して溝１３内に充填されるとともに、基体５０の表面上にも延びて形成され、基体５０の表面からの形成高さｔｇａｔｅの厚みを有している。一方、このドープドポリシリコン５上にＣＶＤ酸化膜１２及びＢＰＳＧ膜１０が形成される。
【００３４】
図１６は図１３のＤ−Ｄ断面を示す断面図である。同図に示すように、基体５０の表面上にシリコン酸化膜１４を介して、ドープドポリシリコン５が形成され、ドープドポリシリコン５上にＣＶＤ酸化膜１２及びＢＰＳＧ膜１０が形成される。ドープドポリシリコン５の基体５０の表面からの高さｔｇａｔｅを有している。
【００３５】
図１７は図１２のＥ−Ｅ断面を示す断面図である。同図に示すように、基体５０の表面にシリコン酸化膜１４が形成され、シリコン酸化膜１４を介して基体５０の表面の一部上に、基体５０の表面からの高さｔｇａｔｅでドープドポリシリコン５が形成され、ドープドポリシリコン５を覆ってＣＶＤ酸化膜１２が形成され、ＣＶＤ酸化膜１２を介してドープドポリシリコン５を覆ってＢＰＳＧ膜１０が形成される。
【００３６】
このように、ドープドポリシリコン５は、外部とのコンタクトを図るべく、基体５０の表面の一部上に延びて、基体５０の表面からの高さｔｇａｔｅで形成される。一方、ＢＰＳＧ膜１０（キャップ部３０）は溝１３上に基体５０の表面から高さｔｃａｐで形成される。
【００３７】
このとき、例えば、図１３に示すように、
条件式：ｔｃａｐ≧ｔｇａｔｅ
を満足している。
【００３８】
＜製造方法＞
図２〜図１０はキャップ部３０の形成方法を示す断面図である。以下、これらの図を参照して、各溝１３の上部にあるキャップ部３０の形成方法についてて説明する。
【００３９】
まず、既存の製造技術を用いて図２示す構造を得る。すなわち、ｐ+半導体基板１の一方主面上にｎ-半導体層２を形成し、ｎ-半導体層２上にｐ半導体層３を形成し、ｐ半導体層３上にｎ+半導体層４を形成して基体５０を得、ｎ+半導体層４の表面からｎ+半導体層４及びｐ半導体層３を貫通してｎ-半導体層２の表面に達する複数の溝１３をＹ字型で底の丸い溝を反応性イオンエッチング（以下、ＲＩＥ）技術により形成し、各溝１３の内壁部を含む基体５０の表面に熱酸化法によりシリコン酸化膜１４を形成する。
【００４０】
そして、ドープドポリシリコン５を各溝１３内に充填するとともに、図１３及び図１５に示すように、シリコン酸化膜１４を介して基体５０の表面の一部上にも延ばして形成する。そして、溝１３内に充填されたドープドポリシリコン５を溝１３の深さ方向にある程度エッチングをした後、ＣＶＤ法等を用いてドープドポリシリコン５の表面を酸化させて、図２に示すように、シリコン酸化膜１２を形成する。
【００４１】
次に、図３に示すように、層間絶縁膜であるＢＰＳＧ膜１０をＣＶＤ（Chemiccul Vapour Deposition ）法により、１〜２μｍの厚みで厚く堆積する。
【００４２】
そして、このＢＰＳＧ膜１０に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で８００〜１０００℃の熱処理を数分〜数時間加える。この時、ＢＰＳＧ膜１０は軟化点が８００℃近傍にあるために、上記熱処理により軟化し、いわゆるリフロー（reflow）現象を起こし、図３に溝上部のくぼみ２４へＢＰＳＧ膜１０の他の部分が流れ込むのため、図４に示すようにＢＰＳＧ膜１０の表面を平坦化できる。この際、ＢＰＳＧ膜１０中からのリンあるいはボロンが溝内部のドープドポリシリコン５中に拡散する悪影響をシリコン酸化膜１２により確実に防ぐことができる。
【００４３】
さらに、図５に示すように、平坦化の完了したＢＰＳＧ膜１０を後述の異方性エッチングにより基体５０を露出させてコンタクトホール形成を容易となるような膜厚にまでエッチダウンさせる。エッチダウンさせる際、例えばＨＦを含む水溶液を用いてＢＰＳＧ膜１０の膜厚ｄを３０００〜８０００オングストロ-ム 程度にする。
【００４４】
続いて、図６に示すように、ポジ型のフォトレジストとの密着性がＢＰＳＧ膜１０より優れたシリコン酸化膜７をＢＰＳＧ膜１０上に堆積し、シリコン酸化膜７上にポジ型のフォトレジストであるレジスト１１を形成する。シリコン酸化膜７はレジスト１１に対する密着性が優れているため、後述するレジスト１１のパターング処理及びパターニングされたレジスト１１をマスクとしたエッチング処理を精度よく行うことができる。
【００４５】
そして、図７に示すように、写真製版技術を用いてレジスト１１をパターングする。次に、図８に示すように、パターニングされたレジスト１１をマスクとして、ＨＦを含む水溶液等を用いてサイドエッチングを生じるエッチング処理をシリコン酸化膜７及びＢＰＳＧ膜１０に対し行い、シリコン酸化膜７及びＢＰＳＧ膜１０中にアンダーカットを生じさせることにより、テーパー部ＴＰを形成する。
【００４６】
その後、レジスト１１のマスク寸法通りの異方性エッチングを行って、図９に示すように、コンタクトホール２５および溝１３のキャップ部となるシリコン酸化膜７及びＢＰＳＧ膜１０を形成する。ここで、キャップ部３０の上部に位置するシリコン酸化膜７及びＢＰＳＧ膜１０にテーパー部ＴＰが形成されているため、図９で示す形状のＢＰＳＧ膜１０及びシリコン酸化膜７からなるキャップ部上にＡｌ合金からなる電極配線層６を形成した場合でも、従来に比べ電極配線層６の被覆性が改善できる。
【００４７】
次に、シリコン酸化膜７及びＢＰＳＧ膜１０に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で８００〜１０００℃の熱処理を数分〜数時間加える。この時、ＢＰＳＧ膜１０は軟化点が８００℃近傍にあるために、上記熱処理により軟化し、リフロー現象を起こし、ＢＰＳＧ膜１０の断面形状が丸くなり、図１０に示すように、コンタクトホール、つまり、基体５０の表面との高段差がなだらかな状態になる。このようにして各溝１３上にＢＰＳＧ膜１０及びシリコン酸化膜７からなるキャップ部３０が完成する。
【００４８】
以後、基体５０の表面上に、シリサイド層（図示せず）を形成後、高融点金属膜８をスパッタ法で堆積させ、さらにＡｌＳｉ等からなる電極配線層６をスパッタ法で形成すれば、キャップ部３０の断面形状になめらかな傾斜面２６が形成されているため、基体５０との間に段差を形成するキャップ部３０を覆ってエミッタ電極となる電極配線層６を形成しても、従来生じていた電極配線層６中の鬆や空洞９の発生を確実に防止し、電極配線層６の被覆性が大幅に改善できる。
【００４９】
以下、この点について詳述する。電極配線層６の被覆性を良くするために、上記熱処理によりキャップ部３０になめらかな傾斜面２６を設けている。ここで、図１０に示すように、
Ｘ：傾斜面２６の基体５０の表面の面内方向の長さ
Ｙ：傾斜面２６の基体５０の表面からの形成高さ
としたときの電極配線層６の被覆性を現すパラメーター比Ｄｍｉｎ（キャップ部３０が形成されていない基体５０上における電極配線層６の厚み）／Ｄｍａｘ（キャップ部３０上における電極配線層６の厚み）との関係を図１１に示す。このパラメータＤｍｉｎ／Ｄｍａｘが１に近づくほど電極配線層６の被覆性は良好といえる。
【００５０】
図１１から明かなように、Ｙ／Ｘ≦５を満足すれば、パラメータＤｍｉｎ／Ｄｍａｘは０．５以上を保つことがき、比較的良好な電極配線層６の被覆性を保つことができる。さらに、Ｙ／Ｘ≦２を満足すれば、パラメータＤｍｉｎ／Ｄｍａｘは０．８以上を保つことがき、かなり良好な電極配線層６の被覆性を保つことができる。
【００５１】
すなわち、キャップ部３０の傾斜面２６の形状をＹ／Ｘ≦５を満足するように形成れば、比較的良好な電極配線層６の被覆性を保つことができる。さらに、Ｙ／Ｘ≦２を満足するように形成すれば、かなり良好な電極配線層６の被覆性を保つことができる（第１の特徴）。
【００５２】
その結果、第１の特徴により、基体５０上に段差を形成する下地パターンであるキャップ部３０上に電極配線層６を被覆性よく形成することができるため、エミッタ電極となる電極配線層６が下地パターンの影響を受けずに何等欠陥なくＩＧＢＴを得ることができる。
【００５３】
また、キャップ部３０のｎ+半導体層４の表面からの高さをＨ，溝１３の形成間隔をＷｃとすると、
条件式：（Ｗｃ／Ｈ）≦８
を満足するように形成すれば、集積度を比較的高いレベルで維持しながら、良好な電極配線層の被覆性を保つことができる（第２の特徴）。
【００５４】
さらに、基体５０の表面から溝１３上の基体５０のドープドポリシリコン５高さｔｇａｔｅと、ＢＰＳＧ膜１０のキャップ部３０の表面から高さｔｃａｐとの間で
条件式：ｔｃａｐ≧ｔｇａｔｅ
を満足することにより、基体５０の表面上でのドープドポリシリコン５の形成の有無に関係なく、図１３に示すように、その表面が平坦なＢＰＳＧ膜１０（キャップ部３０）を基体５０上に形成することができるため、キャップ部３０上に形成する電極配線層６は良好な被覆性を保つことができる（第３の特徴）。
【００５５】
その結果、第３の特徴により、キャップ部３０上に電極配線層６を被覆性よく形成することができるため、エミッタ電極となる電極配線層６が下地パターンの影響を受けずに何等欠陥なく形成されるＩＧＢＴを得ることができる。
【００５６】
＜＜第２の実施の形態＞＞
図１８は、この発明の第２の実施の形態である表面ゲート型ＭＯＳゲート構造のＩＧＢＴの構成を示す断面図である。図１９はその表面ゲート構造を示す断面図である。これらの図に示すように、一方主面と他方主面を有するＰ+基板４１上の一方主面上にｎ半導体層２１が形成され、ｎ半導体層２１の表面に複数のｐ拡散領域２２が選択的に形成され、複数のｐ拡散領域２２上にｎ+拡散領域２３が選択的に形成される。
【００５７】
そして、ｎ+拡散領域２３の表面の一部上から、ｐ拡散領域２２の表面、ｎ半導体層２１の表面、他のｐ拡散領域２２の表面及び他のｎ+拡散領域２３の表面の一部上に複数のゲート酸化膜１６が形成され、複数のゲート酸化膜１６上にゲート電極１７が形成され、各ゲート電極１７を覆って複数の絶縁層１８が形成される。
【００５８】
また、絶縁層１８、ｐ拡散領域２２及びｎ+拡散領域２３上にエミッタ電極４２が形成され、Ｐ+基板の他方主面上にコレクタ電極４３が形成される。
【００５９】
図２０は、第２の実施の形態のＩＧＢＴの平面構造の第１例を示す平面図である。同図に示すように、帯状の絶縁層１８が距離Ｄ３間隔毎に形成される。なお、図２０のＤ１〜Ｄ３はそれぞれ図１９のＤ１〜Ｄ３に対応する。
【００６０】
図２１は、第２の実施の形態のＩＧＢＴの平面構造の第２例を示す平面図である。同図に示すように、矩形上の絶縁層１８が図２１の横方向に距離Ｄ３１間隔、図２１の縦方向に距離Ｄ３２間隔おきに形成される。なお、図２１のＤ１１、Ｄ２１及びＤ３１はそれぞれＦ−Ｆ′断面としたときの、図１９のＤ１，Ｄ２及びＤ３に相当し、図２１のＤ１２、Ｄ２２及びＤ３２はそれぞれＧ−Ｇ′断面としたときの図１９のＤ１，Ｄ２及びＤ３に相当する。この際、Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１及びＤ３３それぞれの大きさは任意である。
【００６１】
また、第２の実施の形態のＩＧＢＴの平面構造の第３例として、図２１の矩形部分がドレイン、ソース領域で、それ以外の領域がゲート領域（絶縁層１８の形成領域）とする構成も考えられる。
【００６２】
以下、第２の実施の形態のＩＧＢＴの製造方法について説明する。まず、Ｐ+基板４１の一方主面上に、ｎ半導体層２１を形成し、そして、図１９に示すように、ｎ半導体層２１の表面に、ｐ拡散領域２２及びｎ+拡散領域２３並びにゲート酸化膜１６及びゲート電極１７からなるＭＯＳゲート構造を既知の方法を用いて形成する。
【００６３】
その後、全面に絶縁層１８を形成し、写真製版技術等を用いてＢＰＳＧ膜等の絶縁層１８をゲート酸化膜１６及びゲート電極１７を覆うようにパターニングする。
【００６４】
次に、絶縁層１８に対し、酸素もしくは水蒸気（酸素，水素混合燃焼）を含む酸化雰囲気中で絶縁層１８が軟化する温度以上で熱処理を数分〜数時間行う。すると、絶縁層１８が上記熱処理により軟化し、リフロー現象を起こし、絶縁層１８の断面形状が丸くなり、図２２に示すように、傾斜面２６を有する絶縁層１８が完成する。
【００６５】
その後、絶縁層１８、ｐ拡散領域２２及びｎ+拡散領域２３上にエミッタ電極４２を形成し、Ｐ+基板４１の他方主面上にコレクタ電極４３を形成することにより、第２の実施の形態のＩＧＢＴを完成する。なお、電極４２、４３の形成工程は必ずしも最後でなくてもよい。
【００６６】
ここで、上記熱処理により絶縁層１８に形成したなめらかな傾斜面２６において、
Ｘ：傾斜面２６のｎ半導体層２１の表面の面内方向の長さ
Ｙ：傾斜面２６のｎ半導体層２１の表面からの形成高さ
としたとき、第１の実施の形態同様、Ｙ／Ｘ≦５を満足するように形成れば、比較的良好なエミッタ電極４２の被覆性を保つことができる。さらに、Ｙ／Ｘ≦２を満足するように形成すれば、かなり良好なエミッタ電極４２の被覆性を保つことができる（第１の特徴）。
【００６７】
その結果、第１の特徴により、ｎ半導体層２１上に段差を形成する下地パターンである絶縁層１８上にエミッタ電極４２を被覆性よく形成することができるため、エミッタ電極４２が下地パターンの影響を受けずに何等欠陥のないＩＧＢＴを得ることができる。
【００６８】
また、絶縁層１８のｎ半導体層２１の表面からの高さをＨ，ゲート電極１７の形成間隔をＷとすると、
条件式：（Ｗ／Ｈ）≦８
を満足するように形成すれば、集積度を比較的高いレベルで維持しながら、良好な電極配線層の被覆性を保つことができる（第２の特徴）。
【００６９】
＜＜第３の実施の形態＞＞
また、第１の実施の形態では、電力用半導体装置としてＰ型の基板１を用いたトレンチゲート型ＩＧＢＴの場合を示したが、図２３に示すように、Ｎ型の基板５１を用いて、他は第１の実施の形態と同じ構成で、溝をゲートとして用いるトレンチゲート型ＭＯＳＦＥＴを形成しても、第１の実施の形態と同様な効果がある。
【００７０】
＜＜第４の実施の形態＞＞
さらに、図２４に示すように、トレンチゲート構造のＭＣＴ（ＭＯＳ Controlled Thyristar ）を形成しても、第１の実施の形態と同様な効果がある。なお、１Ａは、一部にＮ+領域を有するアノードショート構造のｐ+半導体基板であり、１９はｎ+半導体層４の上層部で溝１３の近傍に形成されるＰ+拡散領域であり、他の構成は第１の実施の形態のＩＧＢＴと同様である。
【００７１】
＜＜その他＞＞
なお、第１の実施の形態のＩＧＢＴにおいてエミッタ電極となる電極配線層６としてＡｌ合金を用いたが、Ａｌを用いてもよい。また、溝１３上に形成するキャップ部３０としてＢＰＳＧ膜を用いて高段差をなめらかにしたが、平坦化の容易なシリケートガラスであるＰＳＧ（Phosphosilicate glass ）膜，ＴＥＯＳ〔Ｓｉ（ＯＣ2 Ｈ5）4〕が原料として用いられる酸化膜等を用いてもよい。
【００７２】
また、キャップ部３０形成用の層間絶縁層としてＰＳＧ膜を用いる場合には、ＢＰＳＧ膜を用いる場合と同様にＰＳＧ膜を平坦化する時等に用いる熱処理の際、ＰＳＧ膜中からのリンが溝内部のドープドポリシリコン５中に拡散する危険性があるため、第１の実施の形態と同様、充填物であるドープドポリシリコン５の表面に熱酸化もしくはＣＶＤ法により、シリコン酸化膜１２を形成する必要がある。
【００７３】
また、第１の実施の形態の第１の変形例として、図２５に示すように、図１で示した第１の実施の形態のｐ+半導体基板１とｎ-半導体層２との間にｎ+バッファ層３１を介挿した構造でもよく、第２の変形例として、図２６に示すように、ｐ+半導体基板１を一部にＮ+領域を有するアノードショート構造のｐ+半導体基板１Ａに置き換えた構造でもよく、第３の変形例として、図２７に示すように、ｐ+半導体基板１を一部にＮ+領域を有するアノードショート構造のｐ+半導体基板１Ａに置き換えるとともにｐ+半導体基板１Ａとｎ-半導体層２との間にｎ+バッファ層３１を介挿した構造でもよく、これら第１〜第３の変形例も第１の実施の形態のＩＧＢＴと同様な効果を得ることができる。同様に、上記第１〜第３の変形例を第４の実施の形態のＭＣＴに対して行うこともできる。
【００７４】
なお、第１，第３及び第４の実施の形態では、溝１３の形状として、図１５に示すように、一定の形成幅と一定の形成深さを有する形状を示したが、形成幅に対して形成深さの方が大きい穴のような形状で形成してもよい。
【００７５】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の製造方法は、(f) パターニングされた前記絶縁層に対し、絶縁層が軟化する温度以上熱処理を施し、前記絶縁層の前記開口部近傍領域になだらかな傾斜面を形成するステップを備えるため、傾斜面を存在により、絶縁層の形成により生じる基体の一方主面からの段差が、上積みされる層にさほど悪影響を与えない。
【００７６】
その結果、絶縁層上に層を被覆性よく形成することができるため、絶縁層からなる下地パターンの影響を受けずに何等欠陥なく層を形成することができる。
【００７７】
この発明における請求項２記載の半導体装置の製造方法は、上積み用絶縁層として、前記絶縁層よりも前記レジストに対する密着性の優れたものを用いることにより、上積み用絶縁層上にレジストを密着性良く形成することができる。
【００７８】
その結果、レジストのパターニング処理及びパターニングされたレジストをマスクとしたエッチング処理を精度良く行うことができるため、高精度な半導体装置を製造することができる。
【図面の簡単な説明】
【図１】  この発明の第１の実施の形態であるトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【図２】  第１の実施の形態の製造方法を示す断面図である。
【図３】  第１の実施の形態の製造方法を示す断面図である。
【図４】  第１の実施の形態の製造方法を示す断面図である。
【図５】  第１の実施の形態の製造方法を示す断面図である。
【図６】  第１の実施の形態の製造方法を示す断面図である。
【図７】  第１の実施の形態の製造方法を示す断面図である。
【図８】  第１の実施の形態の製造方法を示す断面図である。
【図９】  第１の実施の形態の製造方法を示す断面図である。
【図１０】  第１の実施の形態の製造方法を示す断面図である。
【図１１】  第１の実施の形態の効果説明用のグラフである。
【図１２】  第１の実施の形態のＩＧＢＴの平面構造の一部を示す平面図である。
【図１３】  図１２のＡ−Ａ断面を示す断面図である。
【図１４】  図１２のＢ−Ｂ断面を示す断面図である。
【図１５】  図１２のＣ−Ｃ断面を示す断面図である。
【図１６】  図１２のＤ−Ｄ断面を示す断面図である。
【図１７】  図１２のＥ−Ｅ断面を示す断面図である。
【図１８】  この発明の第２の実施の形態である表面ＭＯＳゲート型ＩＧＢＴの構造を示す断面図である。
【図１９】  第２の実施の形態のＩＧＢＴの表面構造を示す断面図である。
【図２０】  第２の実施の形態のＩＧＢＴの表面構造の第１例を示す平面図である。
【図２１】  第２の実施の形態のＩＧＢＴの表面構造の第２例を示す平面図である。
【図２２】  第２の実施の形態のＩＧＢＴの表面構造を示す断面図である。
【図２３】  この発明の第３の実施の形態であるトレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【図２４】  この発明の第４の実施の形態であるトレンチゲート型ＭＣＴの構造を示す断面図である。
【図２５】  第１の実施の形態のＩＧＢＴの第１の変形例を示す断面図である。
【図２６】  第１の実施の形態のＩＧＢＴの第２の変形例を示す断面図である。
【図２７】  第１の実施の形態のＩＧＢＴの第３の変形例を示す断面図である。
【図２８】  従来のトレンチゲート型ＩＧＢＴの構造を示す断面図である。
【符号の説明】
１  ｐ+半導体基板、２  ｎ-半導体層、３  ｐ半導体層、４  ｎ+半導体層、５  ドープドポリシリコン、６  電極配線層、７  シリコン酸化膜、８  高融点金属膜、１０  ＢＰＳＧ膜、１２  シリコン酸化膜、１５  コレクタ電極、１６  ゲート酸化膜、１７  ゲート電極、１８  絶縁層、３０  キャップ部、４２エミッタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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