(57)【特許請求の範囲】
【請求項１】
半導体基板に形成される下部構造物と形成予定の上部配線層とを絶縁するための第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上面にキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の上面および前記第１層間絶縁膜の上面に第２層間絶縁膜を形成した後に、フォトリソエッチング工程で前記第２層間絶縁膜を選択的に除去してキャパシタ下部電極の上面を露出させるコンタクトホールを形成する際に、コンタクトホール周縁での過大エッチングがキャパシタ下部電極の外側に、キャパシタ下部電極から離れて形成されるように、前記キャパシタ下部電極より広い面積を有するコンタクトホールをフォトリソエッチング工程で前記第２層間絶縁膜に形成する工程と、
以上の構造物の表面に誘電膜を形成する工程と、
前記コンタクトホール領域の前記誘電膜上にキャパシタ上部電極を形成する工程と
を有することを特徴とする薄膜キャパシタの製造方法。
【請求項２】
前記キャパシタ下部電極及びキャパシタ上部電極は金属膜であることを特徴とする請求項１に記載の薄膜キャパシタの製造方法。
【請求項３】
前記キャパシタ下部電極を形成する工程と前記第２層間絶縁膜を形成する工程との間に、アルミニウムからなる前記キャパシタ下部電極の表面にヒロック防止用導電膜を形成する工程を更に有することを特徴とする請求項１に記載の薄膜キャパシタの製造方法。
【請求項４】
前記コンタクトホールは、
前記第２層間絶縁膜上に前記キャパシタ下部電極より広いフォトレジストウィンドウを形成する工程と、
前記フォトレジストウィンドウを通じて露出された第２層間絶縁膜をエッチングして前記キャパシタ下部電極の上面全面及び前記キャパシタ下部電極の周辺の第２層間絶縁膜を露出させる工程と
で形成されることを特徴とする請求項１に記載の薄膜キャパシタの製造方法。
【請求項５】
前記誘電膜の厚さは５００〜１０００Åであることを特徴とする請求項１に記載の薄膜キャパシタの製造方法。
【請求項６】
前記誘電膜はシリコン酸化膜（ＳｉＯ2 ）をＣＶＤ法によって蒸着して形成されることを特徴とする請求項１又は５に記載の薄膜キャパシタの製造方法。
【請求項７】
前記誘電膜はシリコン窒化膜（ＳｉＮ）をＣＶＤ法によって蒸着して形成されることを特徴とする請求項１又は５に記載の薄膜キャパシタの製造方法。
【請求項８】
前記誘電膜はタンタル酸化膜（Ｔａ2 Ｏ3 ）をＰＶＤ法よって蒸着して形成されることを特徴とする請求項１又は５に記載の薄膜キャパシタの製造方法。
【請求項９】
前記コンタクトホール領域の前記誘電膜は、キャパシタ上部電極との接触面積が、前記キャパシタ下部電極との接触面積より大きいことを特徴とする請求項１に記載の薄膜キャパシタの製造方法。
【請求項１０】
前記導電膜はチタン窒化膜であることを特徴とする請求項３に記載の薄膜キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜キャパシタの下部電極表面に形成される誘電膜のステップカバレージが向上し、かつ、厚さが均一に薄膜化される薄膜キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
近頃、半導体集積回路の用途の多様化に伴って、高速動作かつ大静電容量のキャパシタが求められている。このキャパシタの高速動作のためには、キャパシタ電極の抵抗値を減少させて周波数依存性を小さくする必要がある。大静電容量を得るためにはキャパシタ電極間に設けられる絶縁膜の厚さを減少させて電極間の間隔を狭くする必要がある。また、誘電率の高い絶縁膜を使用し、あるいはキャパシタ電極の面積を大きくする必要がある。
【０００３】
通常、半導体素子ではモス（ＭＯＳ; Metal Oxide Semiconductor ）構造、ＰＮ接合構造、ポリシリコン／絶縁体／ポリシリコン（ＰＩＰ）構造、金属／絶縁体／金属（ＭＩＭ）構造などのキャパシタが形成される。これらにあって金属／絶縁体／金属（ＭＩＭ）構造以外の全ての構造では、そのキャパシタを構成する際に少なくとも一方の電極を単結晶シリコンや多結晶シリコンで構成している。この場合、キャパシタ電極の抵抗値の減少は、単結晶シリコンや多結晶シリコンの物質特性により限界がある。
【０００４】
これはキャパシタの高速動作のためにキャパシタ電極の抵抗値を減少させて周波数依存性を小さくすることに限界が生じる。このため、高速動作のキャパシタを必要とする半導体素子では、主に低抵抗値のキャパシタ電極構造を容易に実現できる金属／絶縁体／金属（ＭＩＭ）構造のキャパシタ構造を採用している。
【０００５】
また、金属／絶縁体／金属（ＭＩＭ）構造の薄膜キャパシタは、この他にも電圧や温度によるキャパシタンス変化率が低く極めて良好な電気的特性を有しているため、電圧や温度変化で動作が変動し易いアナログ半導体装置に多く採用されている。
【０００６】
一方、半導体製造工程では半導体装置の高集積化と微細製造技術の進展に伴って多層配線工程が実施されている。金属／絶縁膜／金属（ＭＩＭ）構造の薄膜キャパシタ製造工程は、多層配線工程とともに実施されている。
【０００７】
図３および図４は、多層配線工程とともに金属／絶縁膜／金属構造の薄膜キャパシタを形成する従来の工程を示す図である。
まず、図３（Ａ）に示すように、シリコン基板１０上に、既に形成されている下部構造物を後工程で形成される上層配線層とコンタクトホール（図示せず）を除き全て絶縁する第１層間絶縁膜１４を形成する。次に、この第１層間絶縁膜１４上にアルミニウムを蒸着させ、この後に、フォトリソエッチング工程によってアルミニウム膜を選択的に除去してキャパシタ下部電極１６を形成する。なお、参照符号１２はフィールド酸化膜である。
【０００８】
次いで、図３（Ｂ）に示すように、以上の構造物の表面に第２層間絶縁膜１８を蒸着させた後に、フォトレジスト１９を第２層間絶縁膜１８上にコーティングし、露光し、更に現像してキャパシタ下部電極１６の上部にフォトレジストウィンドウ２０を形成する。
【０００９】
次に、フォトレジストウィンドウ２０を通して乾式エッチング工程によって第２層間絶縁膜１８を除去して、図４（Ａ）に示すようにキャパシタ下部電極１６に至るコンタクトホール２１を形成する。この後、フォトレジスト１９を除去し、続いて構造物の表面に酸化膜を成長させて図４（Ｂ）に示すように誘電膜２２を形成する。
【００１０】
ここで、キャパシタ下部電極１６は、コンタクトホール２１を形成するための乾式エッチング工程中に過大にエッチングされて、表面に凹凸（むら）が生じる。したがって、凹凸が大きい場合は、コンタクトホール２１の周囲の縁（以下、周縁と記載する）で参照符号２３で示すように誘電膜２２が切断される。したがって、構造物の表面に図４（Ｃ）に示すようにキャパシタ上部電極２４を形成すると、同図における参照符号２３で示すように、キャパシタ上部電極２４とキャパシタ下部電極１６とが短絡することがある。
【００１１】
すなわち、図４（Ａ）に示すコンタクトホール２１の面積がキャパシタ下部電極１６の面積より小さく形成されると、コンタクトホール２１の周縁がキャパシタ下部電極１６内に位置するため、コンタクトホール形成時にコンタクトホール２１の周縁に沿ってキャパシタ下部電極１６に過大エッチングが発生し、これにより誘電膜２２のステップカバレージが不良になる。そして、この誘電膜２２の形成不良により、甚だしい場合はキャパシタ上部電極２４と下部電極１６とが短絡し、信頼性を確保できなくなる。
【００１２】
このコンタクトホールの周縁での誘電膜の不良発生を解決するためには、誘電膜の厚さを１０００Å以上に形成する必要がある（例えば、特開平５ー２９９５８２号に開示された１３００Å程度の厚さの酸化膜の使用）。しかるに、誘電膜の厚さの増加は単位面積当たりキャパシタ容量が大きく低減してしまう。
【００１３】
【発明が解決しようとする課題】
このように従来例では、キャパシタの誘電膜の高信頼性化と、例えば１０００Å以下の薄膜化を同時に実現できず、高速動作及び大静電容量の信頼性の高い薄膜キャパシタが得られないという欠点があった。
【００１４】
本発明はかかる従来技術の問題点を解決するために創出されたものであり、その目的は、キャパシタ下部電極上に形成される誘電膜の損傷を防止して誘電膜の高い信頼性を確保することができるとともに、誘電膜の厚さを薄くすることができて高速動作及び大静電容量化が図れる薄膜キャパシタを提供することである。また、本発明の他の目的は、上記のような薄膜キャパシタを容易に製造することができる薄膜キャパシタの製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明は、下部構造物と上部配線層とを絶縁するための層間絶縁膜上に形成され、誘電膜を境として上部に位置するキャパシタ上部電極の面積が、前記誘電膜の下部に位置するキャパシタ下部電極の面積より大きいことを特徴とする薄膜キャパシタとする。
【００１６】
この薄膜キャパシタにおいて、前記誘電膜は厚さが５００〜１０００Å、材質がシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）、タンタル酸化膜（Ｔａ2 Ｏ3 ）のいずれかとすることができる。また、キャパシタ上部電極およびキャパシタ下部電極は金属膜で形成することができる。
【００１７】
また、本発明は、半導体基板に形成される下部構造物と形成予定の上部配線層とを絶縁するための第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上面にキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極の上面および前記第１層間絶縁膜の上面に第２層間絶縁膜を形成した後に、フォトリソエッチング工程で前記第２層間絶縁膜を選択的に除去して前記キャパシタ下部電極より広い面積を有するコンタクトホールを形成する工程と、以上の構造物の表面に誘電膜を形成する工程と、前記コンタクトホール領域の前記誘電膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする薄膜キャパシタの製造方法とする。
【００１８】
この薄膜キャパシタの製造方法において、前記キャパシタ下部電極及びキャパシタ上部電極は金属膜であり、かつ、前記キャパシタ下部電極を形成する工程と第２層間絶縁膜を形成する工程との間にキャパシタ下部電極の表面にヒロック（hillock ）防止用導電膜を形成する工程を更に有することができる。ヒロック防止用導電膜はチタン窒化膜で形成できる。
【００１９】
また、前記コンタクトホールは、第２層間絶縁膜上にキャパシタ下部電極より広いフォトレジストウィンドウを形成する工程と、前記フォトレジストウィンドウを通じて露出された第２層間絶縁膜をエッチングしてキャパシタ下部電極の上面全面とキャパシタ下部電極の周辺の第１層間絶縁膜を露出させる工程とで形成できる。
【００２０】
また、誘電膜の厚さは５００〜１０００Åであり、誘電膜はシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）をＣＶＤ法によって蒸着して形成し、あるいは、タンタル酸化膜（Ｔａ2 Ｏ3 ）をＰＶＤ法よって蒸着して形成することができる。
【００２１】
そして、この誘電膜は、キャパシタ上部電極との接触面積が、キャパシタ下部電極との接触面積より大きくなる。
【００２２】
このような本発明の薄膜キャパシタ及びその製造方法では、キャパシタ下部電極を露出させるコンタクトホール形成時に、コンタクトホールの周縁がキャパシタ下部電極の外側に位置する。したがって、コンタクトホールのエッチング工程による欠陥がキャパシタ下部電極に影響を与えないため、キャパシタ下部電極上に形成される誘電膜に損傷が発生しなくなり、ステップカバレージが向上し、誘電膜の信頼性が高くなり、従来例のようにキャパシタ上部電極とキャパシタ下部電極が短絡されることを防止できる。また、このようにして誘電膜を良好に形成できれば、誘電膜の厚さを薄くし得るので、高速動作及び大静電容量の薄膜キャパシタが容易に得られる。さらに、本発明によれば、このような高性能の薄膜キャパシタを容易に製造できる。
【００２３】
【発明の実施の形態】
次に、本発明の薄膜キャパシタ及びその製造方法の実施の形態を添付図面を参照して詳細に説明する。
図１および図２は薄膜キャパシタの製造方法の工程図である。
この例は、金属／絶縁膜／金属構造の薄膜キャパシタであり、まず、図１（Ａ）に示すように、半導体基板１１０にアクティブ領域と素子分離領域を定義するためのフィールド酸化膜１１２を形成し、アクティブ領域にはソース、ドレインのように半導体素子を構成する各種構造物（図示せず）を形成する。この後に、各構造物を後工程で形成する上部配線層と電気的に絶縁するための第１層間絶縁膜１１４を形成する。ここで、第１層間絶縁膜１１４は、例えばＨＴＯ(High Temperature Oxide)やＢＰＳＧ(Boro-Phospho-Silicate Glass) を蒸着して形成される。
【００２４】
次に、第１層間絶縁膜１１４の上面にアルミニウム、アルミニウム合金、銅又は銅合金などの金属物で金属膜を形成し、更に、フォトリソエッチング工程を用いて金属膜を選択的に除去してキャパシタ下部電極１１６を形成する。ここで、キャパシタ下部電極１１６の上面には、金属膜を保護するための保護金属膜や、アルミニウムのヒロック現象を防止するための導電膜１１７を更に形成する。導電膜１１７はチタン窒化物を蒸着して形成される。
【００２５】
一方、図示しないアクティブ領域では、下部電極形成用金属膜形成前に、第１層間絶縁膜１１４をエッチングしてコンタクトホールを形成する。この後に下部構造物を配線するための第１金属配線層をキャパシタ下部電極１１６と同時に形成する。
【００２６】
次いで、図１（Ｂ）に示すように、以上の構造物の表面、具体的にはキャパシタ下部電極１１６の上面および第１層間絶縁膜１１４の表面にＬＴＯ（Low Temperature Oxide ）やＰＳＧ(Phospho-Silicate Glass)  を蒸着させて第２層間絶縁膜１１８を形成し、さらに第２層間絶縁膜１１８上にフォトレジストパターン１１９によりキャパシタ下部電極１１６領域より広いフォトレジストウィンドウ１１９ａを形成する。
【００２７】
次に、フォトレジストウィンドウ１１９ａを通して第２層間絶縁膜１１８を選択的に除去することにより、図１（Ｃ）に示すように、キャパシタ下部電極１１６に至るコンタクトホール１２０を形成する。この際、コンタクトホール１２０はキャパシタ下部電極１１６より大きく形成され、したがって、キャパシタ下部電極１１６の上面全面と、キャパシタ下部電極１１６周辺の第２層間絶縁膜１１８が露出する。また、コンタクトホール１２０の周縁部はキャパシタ下部電極１１６の外側に位置し、したがって、コンタクトホール１２０のエッチング工程での欠陥がキャパシタ下部電極１１６に影響を与えなくなる。
【００２８】
次に、フォトレジストパターン１１９を除去した後、以上の構造物の表面にＣＶＤ（Chemical Vapor Deposition)法でシリコン酸化膜（ＳｉＯ2 ）又はシリコン窒化膜（ＳｉＮ）などを約５００〜１０００Å程度の厚さに蒸着する。あるいは、ＰＶＤ(Physical Vapor Deposition) 法でタンタル酸化膜（Ｔａ2 Ｏ3 ）を同じく５００〜１０００Å程度の厚さに蒸着する。これにより、図２（Ａ）に示すように、キャパシタ下部電極１１６の上面および第２層間絶縁膜１１８の表面に誘電膜１２２が形成される。このとき、キャパシタ下部電極１１６の上部には段差が全くないため、切断部のない均一な誘電膜１２２が形成される。
【００２９】
次に、誘電膜１２２の上面にアルミニウムまたはアルミニウム合金を蒸着させて金属膜を形成する。この後に、フォトリソエッチング工程を用いて金属膜を選択的に除去することによって、図２（Ｂ）に示すようにキャパシタ上部電極１２４を形成する。この際、キャパシタ上部電極１２４は、コンタクトホール領域の誘電膜１２２上にキャパシタ下部電極１１６より大きく（大きな面積で）形成される。したがって、誘電膜１２２は、キャパシタ上部電極１２４との接触面積が、キャパシタ下部電極１１６との接触面積より大きくなる。
【００３０】
一方、図示しないアクティブ領域ではキャパシタ上部電極１２４を形成する前に、まず、誘電膜１２２と第２層間絶縁膜１１８を選択的に除去して第１金属配線層に至るビアコンタクトホールを形成する。この後に、キャパシタ上部電極１２４を形成するとともに、第２電極配線層を形成する。なお、キャパシタ上部電極形成前後に、図１（Ａ）と同様に保護金属膜を形成する工程やヒロック防止用導電膜を形成する工程を追加できる。
【００３１】
【発明の効果】
以上の説明から明らかなように、本発明の薄膜キャパシタ及びその製造方法によれば、キャパシタ下部電極を露出させるコンタクトホール形成時に、コンタクトホールの周縁がキャパシタ下部電極の外側に位置するので、コンタクトホールのエッチング工程による欠陥がキャパシタ下部電極に影響を与えないようになり、その結果としてキャパシタ下部電極上に形成される誘電膜に損傷が発生しなくなり、ステップカバレージが向上し、誘電膜の信頼性が高くなり、従来例のようにキャパシタ上部電極とキャパシタ下部電極が短絡されることを防止できる。また、このようにして誘電膜を良好に形成できるので、誘電膜の厚さを薄くでき、その結果として高速動作及び大静電容量の薄膜キャパシタを容易に得られる。さらに、このような高性能の薄膜キャパシタを容易に製造できる。
【図面の簡単な説明】
【図１】本発明の薄膜キャパシタ及びその製造方法の実施の形態を説明するための図で、薄膜キャパシタの製造方法の工程図。
【図２】図１と同様の図で、図１に続く工程を示す工程図。
【図３】従来の薄膜キャパシタの製造方法を示す工程図。
【図４】図３と同様に従来の方法を示し、図３に続く工程を示す工程図。
【符号の説明】
１１０  半導体基板
１１４  第１層間絶縁膜
１１６  キャパシタ下部電極
１１７  導電膜
１１８  第２層間絶縁膜
１１９  フォトレジストパターン
１１９ａ  フォトレジストウィンドウ
１２０  コンタクトホール
１２２  誘電膜
１２４  キャパシタ上部電極
【図１】
0003820003.tif 000002
【図２】
0003820003.tif 000003
【図３】
0003820003.tif 000004
【図４】
0003820003.tif 000005