(57)【特許請求の範囲】
【請求項１】
非接触で、外部とデータの送受信を行い、外部から電源の供給を受ける非接触型のＩＣカードであって、
外部とデータの送受信を行う伝送回路と、
バッファメモリと、
前記伝送回路が受信したデータを前記バッファメモリへ転送し、前記バッファメモリに蓄積されたデータを前記伝送回路へ転送するＤＭＡ回路と、
不揮発性メモリと、
前記バッファメモリおよび前記不揮発性メモリに対してデータの書き込み／読み出しを行うＣＰＵと、
前記伝送回路が外部とデータの送受信を行っているとき、前記不揮発性メモリおよび前記ＣＰＵの動作を停止させる状態制御手段とを備え、
前記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものであり、
前記伝送回路は、
ＩＳＯ／ＩＥＣ１４４４３−３によって規定されたＳＯＦ（Ｓｔａｒｔ  ＯＦ  Ｆｒａｍｅ）の波形パターンを記憶する正規波形記憶手段と、
前記伝送回路によって受信されるデータについて予め予想される誤りを含んだ波形パターンを記憶する誤り予想波形記憶手段と、
前記伝送回路によって受信されたデータの波形パターンを検出する波形検出手段と、
前記波形検出手段によって検出された波形パターンが、前記正規波形記憶手段に記憶された波形パターンまたは前記誤り予想波形記憶手段に記憶された波形パターンに一致するとき、前記伝送回路によって受信されたデータを前記正規波形パターンに基づいて訂正する照合手段とを含む
ことを特徴とするＩＣカード。
【請求項２】
請求項１に記載のＩＣカードにおいて、
前記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものであり、
前記伝送回路は、外部から受信したデータをデジタルデータに復調して出力するアナログ回路部を含み、
前記ＩＣカードはさらに、前記伝送回路がデータの受信を行っている期間以外の期間のうち所定期間活性のプリセット信号を前記アナログ回路部に与えるプリセット信号発生手段を備え、
前記アナログ回路部は、前記活性のプリセット信号に応答して、出力を論理ハイレベルにする
ことを特徴とするＩＣカード。
【請求項３】
請求項１に記載のＩＣカードにおいて、
前記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものであり、
前記伝送回路は、外部から受信したデータをデジタルデータに復調して出力するアナログ回路部を含み、
前記ＩＣカードはさらに、前記伝送回路がデータの受信を行っている期間以外の期間活性のホールド信号を前記アナログ回路部に与えるホールド信号発生手段を備え、
前記アナログ回路部は、前記活性のホールド信号に応答して、前記伝送回路がデータの受信を行っている期間以外の期間出力を論理ハイレベルにする
ことを特徴とするＩＣカード。
【請求項４】
請求項１に記載のＩＣカードにおいて、
前記ＣＰＵによる前記不揮発性メモリに対するデータの書き込み処理が中断された場合に、中断された時点までの書き込み処理の進行状態を記憶するレジューム回路をさらに備え、
前記ＣＰＵは、前記レジューム回路に記憶された進行状態に基づいて前記不揮発性メモリに対する書込み処理を再開する
ことを特徴とするＩＣカード。
【請求項５】
請求項１に記載のＩＣカードにおいて、
前記状態制御回路は、
前記ＣＰＵが停止状態になるのに応答して時間のカウントを開始し、前記ＣＰＵが次に動作状態に復帰するのに応答して時間のカウントを停止し、カウント値を前記ＣＰＵに出力する時間カウント回路を含む
ことを特徴とするＩＣカード。
【請求項６】
請求項１に記載のＩＣカードにおいて、
前記ＣＰＵが停止状態になるのに応答して時間のカウントを開始し、カウント値が所定の値に達するまでに前記ＣＰＵが動作状態に復帰しないとき、前記ＣＰＵに対してタイムアウト信号を出力する時間監視回路をさらに備え、
前記ＣＰＵは、前記時間監視回路からのタイムアウト信号に応答して動作状態となる
ことを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＩＣカードに関し、さらに詳しくは、非接触で、外部とデータの送受信を行い、外部から電源の供給を受ける非接触型のＩＣカードに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
近年、日本国内の各業界においてＩＣカードシステムの事業化が積極的に進められている。例えば、電話業界では、既にＩＣテレホンカードの販売およびＩＣカード対応公衆電話の設置が行われている。また、鉄道業界では、ＩＣ定期券システムの実用化が数年後に予定されている。さらに、免許証や保険証などの身分証の代替としてＩＣカードを導入することも検討されている。
【０００３】
ＩＣカードには接触型と非接触型とがある。接触型のＩＣカードでは、外部端子をリーダライタに接触させてデータの送受信を行ったり、電源の供給を受けたりする。これに対して、非接触型のＩＣカードでは、内蔵するアンテナによって、非接触で、リーダライタとデータの送受信を行ったり、リーダライタから電源の供給を受けたりする。さらに、各社、現在開発中の非接触型のＩＣカードは、１台のリーダライタが同時に複数のＩＣカードを読み書きするためのＩＳＯ１４４４３−３ アンチコリジョン機能に対応予定である。このアンチコリジョン機能を有することで、例えば病院系非接触型ＩＣカードと金融系非接触型ＩＣカードを同時にリーダライタにかざすことで、診療結果などの情報のやり取りと、これにかかわる費用の支払いなどを同時に一回で終わらせるなどの効果が期待できる。
【０００４】
非接触型のＩＣカードでは、無線により電源の供給を受けるため、接触型に比べて電源の供給が不安定である。このため、リーダライタからデータを受信して内蔵する不揮発性メモリに格納したり、不揮発性メモリからデータを読み出してリーダライタへ送信したりする際に、不揮発性メモリの動作により発生するノイズの影響によって正常にデータを送受信できないことがある。さらに、１台のリーダライタが同時に複数のＩＣカードを読み書きする場合においても、一方の非接触型のＩＣカードが受信データを不揮発性メモリに格納したり、不揮発性メモリからデータを読み出してリーダライタへ送信したりする際に発するノイズの影響で、もう一方のＩＣカードの送受信が正常に行えないことがある。
【０００５】
この発明の目的は、不揮発性メモリの動作により発生するノイズの影響を抑制することができるＩＣカードを提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
この発明に従うと、ＩＣカードは、非接触で、外部とデータの送受信を行い、外部から電源の供給を受ける非接触型のＩＣカードであって、伝送回路と、バッファメモリと、ＤＭＡ回路と、不揮発性メモリと、ＣＰＵと、状態制御手段とを備える。伝送回路は、外部とデータの送受信を行う。ＤＭＡ回路は、伝送回路が受信したデータをバッファメモリへ転送し、バッファメモリに蓄積されたデータを伝送回路へ転送する。ＣＰＵは、バッファメモリおよび不揮発性メモリに対してデータの書き込み／読み出しを行う。状態制御回路は、伝送回路が外部とデータの送受信を行っているとき、不揮発性メモリおよびＣＰＵの動作を停止させる。
【０００７】
上記ＩＣカードにおいては、伝送回路が外部とデータの送受信を行っているとき、不揮発性メモリおよびＣＰＵは動作を停止する。これにより、不揮発性メモリおよびＣＰＵの動作に伴って発生するノイズの伝送回路に対する影響を抑制することができる。この結果、伝送回路による送受信の信頼性を高めることができる。さらに、１台のリーダライタが同時に複数のＩＣカードを読み書きする場合においても、それぞれのＩＣカード内部の伝送回路が外部とデータの送受信を行っているとき、それぞれのＩＣカード内部の不揮発性メモリおよびＣＰＵは動作を停止するので、お互いのノイズ発生による相互干渉を防ぎ、複数のＩＣカードの送受信における信頼性を高めることができる。
【０００８】
好ましくは、上記伝送回路によって送受信されるデータは、所定期間ごとにデータビット列が現れるものである。また、上記伝送回路は、あるデータビット列を送受信する期間と他のデータビット列を送受信する期間との間の期間に割り込み信号を発生する。そして、上記ＤＭＡ回路は、割り込み信号に応答して転送処理を行う。
【０００９】
上記ＩＣカードにおいては、伝送回路によってあるデータビット列が送受信される期間と他のデータビット列が送受信される期間との間の期間に、ＤＭＡ回路による転送処理が行われる。これにより、伝送回路により送受信されているデータがＤＭＡ回路の動作により生じるノイズの影響を受けてデータ化けすることを防ぐことができる。
【００１０】
好ましくは、上記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものである。そして、上記伝送回路は、正規波形記憶手段と、誤り予想波形記憶手段と、波形検出手段と、照合手段とを含む。
【００１１】
正規波形記憶手段は、ＩＳＯ／ＩＥＣ１４４４３−３によって規定されたＳＯＦ（Ｓｔａｒｔ  Ｏｆ  Ｆｒａｍｅ）の波形パターンを記憶する。誤り予想波形記憶手段は、伝送回路によって受信されるデータについて予め予想される誤りを含んだ波形パターンを記憶する。波形検出回路は、伝送回路によって受信されたデータの波形パターンを検出する。照合手段は、波形検出手段によって検出された波形パターンが、正規波形記憶手段に記憶された波形パターンまたは誤り予想波形記憶手段に記憶された波形パターンに一致するとき、伝送回路によって受信されたデータを正規波形パターンに基づいて訂正する。
【００１２】
上記ＩＣカードによれば、伝送回路によって受信されたデータが誤りを含んでいる場合、その誤りが訂正される。
【００１３】
好ましくは、上記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものである。そして、上記伝送回路は、アナログ回路部を含む。アナログ回路部は、外部から受信したデータをデジタルデータに復調して出力する。上記ＩＣカードはさらに、プリセット信号発生手段を備える。プリセット信号発生手段は、伝送回路がデータの受信を行っている期間以外の期間のうち所定期間活性のプリセット信号をアナログ回路部に与える。アナログ回路部は、活性のプリセット信号に応答して、出力を論理ハイレベルにする。
【００１４】
上記ＩＣカードによれば、伝送回路がデータの受信を行っている期間以外の期間にアナログ回路部から出力される信号が論理ローレベルとなった場合であっても、アナログ回路部から出力される信号が論理ローレベルの状態で伝送回路が受信状態に入ってしまうことを防ぐことができる。
【００１５】
好ましくは、上記伝送回路によって受信されるデータは、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったフレーム構成およびキャラクタ構成を有するものである。そして、上記伝送回路は、アナログ回路部を含む。アナログ回路部は、外部から受信したデータをデジタルデータに復調して出力する。上記ＩＣカードはさらに、ホールド信号発生手段を備える。ホールド信号発生手段は、伝送回路がデータの受信を行っている期間以外の期間活性のホールド信号をアナログ回路部に与える。アナログ回路部は、活性のホールド信号に応答して、伝送回路がデータの受信を行っている期間以外の期間出力を論理ハイレベルにする。
【００１６】
上記ＩＣカードにおいては、ホールド信号発生手段は、伝送回路がデータの受信を行っている期間以外の期間活性のホールド信号をアナログ回路部に与える。この活性のホールド信号に応答して、アナログ回路部は出力を論理ハイレベルにする。これにより、アナログ回路部から出力される信号が論理ローレベルの状態で伝送回路が受信状態に入ってしまうことを防ぐことができる。
【００１７】
好ましくは、上記ＩＣカードはさらにレジューム回路を備える。レジューム回路は、ＣＰＵによる不揮発性メモリに対するデータの書き込み処理が中断された場合に、中断された時点までの書き込み処理の進行状態を記憶する。ＣＰＵは、レジューム回路に記憶された進行状態に基づいて不揮発性メモリに対する書込み処理を再開する。
【００１８】
上記ＩＣカードにおいては、不揮発性メモリに対する書き込み処理が中断した場合であっても、中断したときの状態から書き込み処理を再開することができる。
【００１９】
好ましくは、上記状態制御回路は、時間カウント回路を含む。時間カウント回路は、ＣＰＵが停止状態になるのに応答して時間のカウントを開始し、ＣＰＵが次に動作状態に復帰するのに応答して時間のカウントを停止し、カウント値をＣＰＵに出力する。
【００２０】
ＣＰＵは、停止状態から動作状態に復帰した場合に、停止状態であった時間を知る必要がある。停止状態であった時間を知るためにＣＰＵに付属のタイマを用いた場合には、伝送回路が送受信を行っているときであっても一定時間ごとにＣＰＵが動作することになる。このＣＰＵの動作によってノイズが発生し、このノイズがデータ伝送回路に対して影響を及ぼすことがある。
【００２１】
上記ＩＣカードでは、時間カウント回路を設けたため、伝送回路が送受信を行っているときＣＰＵを完全に停止状態にすることができる。これにより、ＣＰＵの動作によるノイズを発生させることなく停止状態であった時間をＣＰＵに知らせることができる。
【００２２】
好ましくは、上記ＩＣカードはさらに、時間監視回路を備える。時間監視回路は、ＣＰＵが停止状態になるのに応答して時間のカウントを開始し、カウント値が所定の値に達するまでにＣＰＵが動作状態に復帰しないとき、ＣＰＵに対してタイムアウト信号を出力する。ＣＰＵは、時間監視回路からのタイムアウト信号に応答して動作状態となる。
【００２３】
上記ＩＣカードにおいては、時間監視回路を設けたため、ＣＰＵが停止状態であり続けることを防止することができる。
【００２４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２５】
（第１の実施形態）
＜構成＞
図１は、この発明の第１の実施形態によるＩＣカードの構成を示すブロック図である。図１を参照して、このＩＣカードは、アンテナ１０１と、データ伝送回路１０２と、ＤＭＡ回路１０３と、データＲＡＭ１０４と、ＣＰＵ１０５と、不揮発性メモリ１０６と、状態制御回路１０７とを備える。
【００２６】
アンテナ１０１は、リーダライタ（図示せず）から送信された信号を受信し、また、リーダライタに対して信号を送信する。この送受信は、電波を媒体として非接触で行われる。また、アンテナ１０１は、リーダライタから電磁波を媒体として電源の供給を受ける。この電源は、ＩＣカードの動作電源となる。
【００２７】
データ伝送回路１０２は、アンテナ１０１によって受信された信号に対して処理を施してＤＭＡ回路１０３に転送する。また、データ伝送回路１０２は、ＤＭＡ回路１０３から転送された信号に対して処理を施してアンテナ１０１に供給する。さらに、データ伝送回路１０２は、所定の場合に状態制御回路１１０に対して割り込み信号Ｃ１を与える。
【００２８】
ＤＭＡ回路１０３は、データ伝送回路１０２からの信号をデータＲＡＭ１０４に書き込み、データＲＡＭ１０４から読み出した信号をデータ伝送回路１０２に転送する。
【００２９】
ＣＰＵ１０５は、データＲＡＭ１０４および不揮発性メモリ１０６に対してデータの書き込み／読み出しを行う。また、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤを与える。
【００３０】
状態制御回路１０７は、不揮発性メモリ１０６に対して状態制御信号Ｓ１を、ＣＰＵ１０５に対して状態制御信号Ｓ２を、データ伝送回路１０２に対して状態制御信号Ｓ３を、ＤＭＡ回路１０３に対して状態制御信号Ｓ４を、データＲＡＭ１０４に対して状態制御信号Ｓ５を与える。
【００３１】
不揮発性メモリ１０６、ＣＰＵ１０５、データ伝送回路１０２、ＤＭＡ回路１０３、およびデータＲＡＭ１０４は、それぞれ状態制御信号Ｓ１−Ｓ５に応答して、動作状態／停止状態となる。
【００３２】
＜動作＞
次に、以上のように構成されたＩＣカードの動作について、図２を参照しつつ説明する。図２は、図１に示したＩＣカードにおける処理の流れを示す図である。以下、（１）データの受信を行う場合、（２）不揮発性メモリへデータの書き込み／読み出しを行う場合、（３）データの送信を行う場合、に分けて説明する。
【００３３】
（１）データの受信を行う場合
最初、ＣＰＵ１０５は動作状態、データ伝送回路１０２は停止状態にあるものとする。この状態でＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ１を与える。命令信号ＣＭＤ１は、「データ伝送回路１０２を受信状態にせよ」という意味の命令である。
【００３４】
命令信号ＣＭＤ１を受けると、状態制御回路１０７は、ＣＰＵ１０５に対して不活性の状態制御信号Ｓ２を与える。不活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は動作を停止する。また、状態制御回路１０７は、データ伝送回路１０２に対して活性の状態制御信号Ｓ３を与える。活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は停止状態から受信状態となる。
【００３５】
データ伝送回路１０２は、アンテナ１０１によって受信された信号に対して処理を施し、８ビット単位のデータｄ１を抽出する。また、データ伝送回路１０２は、状態制御回路１０７に対して割り込み信号Ｃ１を与える。割り込み信号Ｃ１は、「ＤＭＡ回路１０３を動作状態にせよ」という要求を示す信号である。
【００３６】
割り込み信号Ｃ１を受けて、状態制御回路１０７は、ＤＭＡ回路１０３に対して活性の状態制御信号Ｓ４を与える。活性の状態制御信号Ｓ４に応答して、ＤＭＡ回路１０３は、停止状態から動作状態になる。そして、ＤＭＡ回路１０３は、データＲＡＭ１０４を動作状態に制御し、データ伝送回路１０２からの８ビット単位のデータｄ１をデータＲＡＭ１０４へ書き込む。
【００３７】
書き込みが終了すると、ＤＭＡ回路１０３およびデータＲＡＭ１０４は停止状態になる。
【００３８】
データ伝送回路１０２による８ビット単位のデータｄ１の抽出からＤＭＡ回路１０３によるデータＲＡＭ１０４への書き込みまでの処理が、８ビット単位のデータごとに繰り返し行われる。
【００３９】
そして、すべてのデータに対する処理が完了、すなわち、受信処理が完了すると、データ伝送回路１０２は、状態制御回路１０７に対して割り込み信号Ｃ２を与える。割り込み信号Ｃ２は、「ＣＰＵ１０５を動作状態にせよ」という要求を示す信号である。
【００４０】
割り込み信号Ｃ２に応答して、状態制御回路１０７は、ＣＰＵ１０５に対して活性の状態制御信号Ｓ２を与える。活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は、停止状態から動作状態に復帰する。復帰したＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ２を与える。命令信号ＣＭＤ２は、「データ伝送回路１０２を停止状態にせよ」という意味の命令である。
【００４１】
命令信号ＣＭＤ２を受けると、状態制御回路１０７は、データ伝送回路１０２に対して不活性の状態制御信号Ｓ３を与える。不活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は、受信状態から停止状態になる。
【００４２】
（２）不揮発性メモリへデータの書き込み／読み出しを行う場合、
最初、ＣＰＵ１０５は動作状態、不揮発性メモリ１０６は停止状態にあるものとする。この状態で、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ３を与える。命令信号ＣＭＤ３は、「不揮発性メモリ１０６を動作状態にせよ」という意味の命令である。
【００４３】
命令信号ＣＭＤ３を受けると、状態制御回路１０７は、不揮発性メモリ１０６に対して活性の状態制御信号Ｓ１を与える。活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は停止状態から動作状態となる。そして、ＣＰＵ１０５は、不揮発性メモリ１０６に対してデータｄ２の書き込み／読み出しを行う。
【００４４】
不揮発性メモリ１０６に対するデータｄ２の書き込み／読み出しが完了すると、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ４を与える。命令信号ＣＭＤ４は、「不揮発性メモリ１０６を停止状態にせよ」という意味の命令である。
【００４５】
命令信号ＣＭＤ４を受けると、状態制御回路１０７は、不揮発性メモリ１０６に対して不活性の状態制御信号Ｓ１を与える。不活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は動作を停止する。
【００４６】
（３）データの送信を行う場合
最初、ＣＰＵ１０５は動作状態、データ伝送回路１０２は停止状態にあるものとする。このときＣＰＵ１０５は、送信すべきデータをデータＲＡＭ１０４に格納する。そして、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ５を与える。命令信号ＣＭＤ５は、「データ伝送回路１０２を送信状態にせよ」という意味の命令である。
【００４７】
命令信号ＣＭＤ５を受けると、状態制御回路１０７は、ＣＰＵ１０５に対して不活性の状態制御信号Ｓ２を与える。不活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は動作を停止する。また、状態制御回路１０７は、データ伝送回路１０２に対して活性の状態制御信号Ｓ３を与える。活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は、停止状態から送信状態となる。
【００４８】
データ伝送回路１０２は、状態制御回路１０７に対して割り込み信号Ｃ１を与える。割り込み信号Ｃ１は、「ＤＭＡ回路１０３を動作状態にせよ」という要求を示す信号である。
【００４９】
割り込み信号Ｃ１を受けて、状態制御回路１０７は、ＤＭＡ回路１０３に対して活性の状態制御信号Ｓ４を与える。活性の状態制御信号Ｓ４に応答して、ＤＭＡ回路１０３は、停止状態から動作状態になる。そして、ＤＭＡ回路１０３は、データＲＡＭ１０４を動作状態に制御し、データＲＡＭ１０４から８ビット単位のデータｄ３を読み出してデータ伝送回路１０２へ転送する。転送が終了すると、ＤＭＡ回路１０３およびデータＲＡＭ１０４は停止状態になる。
【００５０】
データ伝送回路１０２は、ＤＭＡ回路１０３からの８ビット単位のデータｄ３に対して処理を施し、アンテナ１０１へ伝送する。
【００５１】
ＤＭＡ回路１０３による読み出しからデータ伝送回路１０２による伝送までの処理が、８ビット単位のデータごとに繰り返し行われる。
【００５２】
そして、すべての送信すべきデータに対する処理が完了、すなわち、送信処理が完了すると、データ伝送回路１０２は、状態制御回路１０７に対して割り込み信号Ｃ２を与える。割り込み信号Ｃ２は、「ＣＰＵ１０５を動作状態にせよ」という要求を示す信号である。
【００５３】
割り込み信号Ｃ２に応答して、状態制御回路１０７は、ＣＰＵ１０５に対して活性の状態制御信号Ｓ２を与える。活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は、停止状態から動作状態に復帰する。復帰したＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ２を与える。命令信号ＣＭＤ２は、「データ伝送回路１０２を停止状態にせよ」という意味の命令である。
【００５４】
命令信号ＣＭＤ２を受けると、状態制御回路１０７は、データ伝送回路１０２に対して不活性の状態制御信号Ｓ３を与える。不活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は、送信状態から停止状態になる。
【００５５】
＜状態遷移について＞
図３は、図１に示したＣＰＵ１０５，不揮発性メモリ１０６，状態制御回路１０７，データＲＡＭ１０４，ＤＭＡ回路１０３，およびデータ伝送回路１０２の状態の遷移を示す図である。図３中、（１）−（３）の期間は、図２に示した（１）−（３）の期間に相当する。また、「動」とは「動作状態」を、「停」とは「停止状態」を意味する。
【００５６】
図３を参照して、データ伝送回路１０２が受信状態であり受信信号を処理している期間、ＣＰＵ１０５および不揮発性メモリ１０６は停止状態となる。
【００５７】
また、データ伝送回路１０２が送信状態であり送信信号を出力している期間も、ＣＰＵ１０５および不揮発性メモリ１０６は停止状態となる。
【００５８】
一方、ＣＰＵ１０５が動作状態である期間には、データ伝送回路１０２は停止状態となる。
【００５９】
このように、データ伝送回路１０２とＣＰＵ１０５および不揮発性メモリ１０６とは排他的に動作する。
【００６０】
ＤＭＡ回路１０３は、データ伝送回路１０２が受信状態または送信状態である場合においてデータの転送を行う期間に動作状態となる。データＲＡＭ１０４は、データ伝送回路１０２が受信状態または送信状態でありかつＤＭＡ回路１０３が動作状態である期間、および、ＣＰＵ１０５が動作状態である期間に動作状態となる。状態制御回路１０７は常に動作状態である。
【００６１】
なお、受信信号および送信信号は、ＳＯＦ（Ｓｔａｒｔ  Ｏｆ  Ｆｒａｍｅ）、データ部、ＥＯＦ（Ｅｎｄ  Ｏｆ  Ｆｒａｍｅ）で構成され、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従っている。
【００６２】
以上のように、第１の実施形態によるＩＣカードでは、データ伝送回路１０２が受信状態であり受信信号を処理している期間およびデータ伝送回路１０２が送信状態であり送信信号を出力している期間、ＣＰＵ１０５および不揮発性メモリ１０６は停止状態となる。したがって、ＣＰＵ１０５および不揮発性メモリ１０６の動作に伴って発生するノイズのデータ伝送回路１０２に対する影響を抑制することができる。これにより、データ伝送回路１０２による送受信処理の信頼性を高めることができる。同様に、１台のリーダライタが同時に複数のＩＣカードを読み書きする場合においても、それぞれのＩＣカード内部の伝送回路が外部とデータの送受信を行っているとき、それぞれのＩＣカード内部の不揮発性メモリおよびＣＰＵは動作を停止するので、お互いのノイズ発生による相互干渉を防ぎ、複数のＩＣカードの送受信における信頼性を高めることができる。
【００６３】
（第２の実施形態）
＜構成＞
この発明の第２の実施形態によるＩＣカードは、図１に示したデータ伝送回路１０２に代えて、図４に示すデータ伝送回路４００を備える。図４を参照して、データ伝送回路４００は、図１に示したデータ伝送回路１０２の機能を備え、さらに、送受信処理回路４０１と、データ転送タイミング生成回路４０２とを備える。
【００６４】
送受信処理回路４０１は、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ってデータ伝送回路４００内のアナログ回路部（図示せず）からの受信信号およびアナログ回路部への送信信号の状態を判断し、その状態を示す状態情報ＳＭＴを出力する。
【００６５】
データ転送タイミング生成回路４０２は、「データ伝送回路４００が現在受信している信号はストップビットの期間である」ことを示す状態情報ＳＭＴ、「データ伝送回路４００が現在送信している信号はＳＯＦのＨレベル（論理ハイレベル）期間である」ことを示す状態情報ＳＭＴ、「データ伝送回路４００が現在送信している信号はストップビットの期間である」ことを示す状態情報ＳＭＴを受けると、状態制御回路１０７に対して割り込み信号Ｃ３を出力する。
【００６６】
＜動作＞
次に、以上のように構成されたＩＣカードの動作について説明する。
【００６７】
上述のとおり、送信または受信されるデータは、ＳＯＦ、データ部、ＥＯＦで構成され、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従っている。そして、データ部は、図５に示すように、ＩＳＯ／ＩＥＣ１４４４３−３に規定されたキャラクターフォーマットに従っている。キャラクターは、第一の論理レベルであるスタートビットと、第二の論理レベルである８ビットデータと、第三の論理レベルであるストップビットおよび保護時間とで構成されている。
【００６８】
以下、（ａ）データを受信する場合、（ｂ）データを送信する場合、に分けて説明する。
【００６９】
（ａ）データを受信する場合
これは、図２に示した（１）受信の場合に相当する。
【００７０】
まず、データ伝送回路１０２が受信状態であるときに、送受信処理回路４０１に受信信号が入力される。
【００７１】
送受信処理回路４０１は、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従って受信信号の状態を判断し、その状態を示す状態情報ＳＭＴを出力する。
【００７２】
送受信処理回路４０１からの状態情報ＳＭＴを受けると、データ転送状態制御回路４０３は、その状態情報ＳＭＴが「データ伝送回路４００が現在受信している信号はストップビットの期間である」ことを示すものであるか否かを判断する。その結果、状態情報ＳＭＴが「データ伝送回路４００が現在受信している信号はストップビットの期間である」ことを示すものであるときは、状態制御回路１０７に対して割り込み信号Ｃ３を出力する。これは、図２において割り込み信号Ｃ１を与える処理に相当する。
【００７３】
割り込み信号Ｃ３に応答して、状態制御回路１０７は、活性の状態制御信号Ｓ４をＤＭＡ回路１０３に与える。これは、図２において活性の状態信号Ｓ４を与える場合に相当する。
【００７４】
活性の状態制御信号Ｓ４に応答して、ＤＭＡ回路１０３は停止状態から動作状態になる。そして、ＤＭＡ回路１０３は、データＲＡＭ１０４を動作状態に制御し、データ伝送回路１０２からの８ビット単位のデータｄ１をデータＲＡＭ１０４へ書き込む。転送が終了すると、ＤＭＡ回路１０３およびデータＲＡＭ１０４は停止状態になる。
【００７５】
（ｂ）データを送信する場合
これは、図２に示した（３）送信の場合に相当する。
【００７６】
送受信処理回路４０１は、データ伝送回路１０２が送信している信号を受ける。そして、送受信処理回路４０１は、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従って送信信号の状態を判断し、その状態を示す状態情報ＳＭＴを出力する。
【００７７】
送受信処理回路４０１からの状態情報ＳＭＴを受けると、データ転送状態制御回路４０３は、その状態情報ＳＭＴが「データ伝送回路４００が現在送信している信号はＳＯＦのＨレベル（論理ハイレベル）期間である」こと、または、「データ伝送回路４００が現在送信している信号はストップビットの期間である」ことを示すものであるか否かを判断する。その結果、状態情報ＳＭＴがいずれかを示すものであるときは、状態制御回路１０７に対して割り込み信号Ｃ３を出力する。これは、図２において割り込み信号Ｃ１を与える処理に相当する。
【００７８】
割り込み信号Ｃ３に応答して、状態制御回路１０７は、活性の状態制御信号Ｓ４をＤＭＡ回路１０３に与える。これは、図２において活性の状態信号Ｓ４を与える場合に相当する。
【００７９】
活性の状態制御信号Ｓ４に応答して、ＤＭＡ回路１０３は停止状態から動作状態になる。そして、ＤＭＡ回路１０３は、データＲＡＭ１０４を動作状態に制御し、データＲＡＭ１０４から８ビット単位のデータｄ３を読み出してデータ伝送回路１０２へ転送する。転送が終了すると、ＤＭＡ回路１０３およびデータＲＡＭ１０４は停止状態になる。
【００８０】
図６は、受信信号および送信信号と割り込み信号Ｃ３とのタイミングを示す図である。図６に示すように、データ転送タイミング生成回路４０２は、受信信号または送信信号のうちのある８ビットデータの期間と他の８ビットデータの期間との間の期間に割込み信号Ｃ３を出力する。
【００８１】
以上のように、第２の実施形態では、送受信処理回路４０１と、データ転送タイミング生成回路４０２とを設けたため、データ伝送回路１０２により受信または送信されている信号がある８ビットデータである期間と他の８ビットデータである期間との間の期間にＤＭＡ回路１０２によるデータの転送を行うことができる。この結果、データ伝送回路１０２により送受信されている信号がＤＭＡ回路１０２の動作により生じるノイズの影響を受けてデータ化けすることを防ぐことができる。
【００８２】
（第３の実施形態）
図１に示したデータ伝送回路１０２では、アンテナ１０１によって受信された信号を復調回路などのアナログ回路部（図示せず）によってデジタルデータに復調して、図７に示すような受信信号を得ている。図７に示すように、受信信号は、ＳＯＦ，データ部，ＥＯＦで構成され、データ伝送回路１０２が受信状態以外の状態においては論理ハイレベルとなっている。また、ＳＯＦの構成は、図８に示すように、ＩＳＯ／ＩＥＣ１４４４３−３に規定された構成に従っている。ＳＯＦは、第一の論理レベルである立ち下がりと、第二の論理レベルである１０ｅｔｕ期間Ｌｏｗ（論理ローレベル）と、第三の論理レベルである１ｅｔｕ以内に立ち上がりと、第四の論理レベルである２〜３ｅｔｕ期間Ｈｉｇｈ（論理ハイレベル）とにより構成される。なお、ｅｔｕは時間を示す単位である。
【００８３】
ところが、データ伝送回路１０２が受信状態以外の状態においてＣＰＵ１０５、不揮発性メモリ１０６などが動作することによって生じるノイズの影響をアナログ回路部が受けて、データ伝送回路１０２が受信状態以外の状態において受信信号が論理ローレベルとなってしまうことがある。この結果、アナログ回路部の後段に設けられたロジック回路部においてＳＯＦを正しく認識できないという不都合が生じる。第３の実施形態によるＩＣカードでは、このような問題を解決することを目的とする。
【００８４】
＜構成＞
この発明の第３の実施形態によるＩＣカードは、図１に示したデータ伝送回路１０２に代えて、図９に示すデータ伝送回路７００を備える。図９を参照して、データ伝送回路７００は、図１に示したデータ伝送回路１０２の機能を備え、さらに、正規波形記憶回路７０１と、誤り予想波形記憶回路７０２と、受信波形検出回路７０３と、波形パターン照合回路７０４とを備える。
【００８５】
正規波形記憶回路７０１は、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従ったＳＯＦの波形パターンを記憶する。誤り予想波形記憶回路７０２は、予め予想される誤った波形パターンを記憶する。例えば、データ伝送回路１０２が受信状態以外の状態においてＣＰＵ１０５、不揮発性メモリ１０６などが動作することによって生じるノイズの影響をアナログ回路部が受けた場合、受信信号のＳＯＦの波形パターンは、ＩＳＯ／ＩＥＣ１４４４３−３に規定された第一の論理レベルである立ち下がりよりも早い時刻に立ち下がった波形となる。このような予め予想される誤った波形パターンを記憶しておく。受信波形検出回路７０３は、アナログ回路部からの出力である受信信号のＳＯＦの波形パターンを検出する。波形パターン照合回路７０４は、受信波形検出回路７０３によって検出されたＳＯＦの波形パターンが、正規波形記憶回路７０１に記憶された波形パターンまたは誤り予想波形記憶回路７０２に記憶された波形パターンのいずれかに一致するか否かを判断する。いずれかに一致する場合には、受信信号のＳＯＦの波形パターンを、正規波形記憶回路７０１に記憶された波形パターンに訂正する。
【００８６】
＜動作＞
次に、以上のように構成されたＩＣカードの動作について、図１０を参照しつつ説明する。
【００８７】
予め、ＩＳＯ／ＩＥＣ１４４４３−３の規定に従った波形のパターンを正規波形記憶回路７０１に、予想される誤った波形のパターンを誤り予想波形記憶回路７０２に記憶させておく。
【００８８】
そして、ステップＳＴ１００１において、受信波形検出回路７０３によって、アナログ回路部からの出力である受信信号のＳＯＦの波形パターンが検出される。
【００８９】
次いで、ステップＳＴ１００２において、受信信号のＳＯＦの波形パターンと、正規波形記憶回路７０１に記憶された波形パターンおよび誤り予想波形記憶回路７０２に記憶された波形パターンとの照合が行われる。
【００９０】
次いで、ステップＳＴ１００３において、受信信号のＳＯＦの波形パターンが、正規波形記憶回路７０１に記憶された波形パターンまたは誤り予想波形記憶回路７０２に記憶された波形パターンに合致するか否かが判断される。
【００９１】
いずれかに一致すると判断された場合には、ステップＳＴ１００４に進む。そして、ステップＳＴ１００４において、受信信号のＳＯＦの波形パターンが正規波形記憶回路７０１に記憶された波形パターンに訂正される。
【００９２】
いずれにも一致しないと判断された場合には、ステップＳＴ１００１に戻る。
【００９３】
以上のように、第３の実施形態によれば、予め予想される誤りを受信信号が含む場合にこれを訂正することができる。これにより、アナログ回路部の後段に設けられたロジック回路部においてＳＯＦを正しく認識できないという不都合を回避することができる。
【００９４】
なお、ここでは、誤り予想波形記憶回路７０２は１つとしたが、これを複数設けてもよい。これにより、受信信号に含まれるさらに多くのパターンの誤りを訂正することができる。
【００９５】
（第４の実施形態）
＜構成＞
この発明の第４の実施形態によるＩＣカードは、図１に示したデータ伝送回路１０２およびＣＰＵ１０５に代えて、図１１に示すデータ伝送回路１１００およびＣＰＵ１１１０を備える。
【００９６】
図１１を参照して、データ伝送回路１１００は、送受信回路１１０１と、復調回路１１０２とを含む。送受信回路１１０１は、アンテナ１０１によって受信された信号を復調回路１１０２に伝送する。復調回路１１０２は、送受信回路１１０１からの信号をデジタル信号に復調して出力する。復調回路１１０２から出力される信号は、図７に示した受信信号と同様である。復調回路１１０２から出力される信号は、後段のロジック回路部（図示せず）によって処理が施されてＤＭＡ回路１０３によって転送される。また、復調回路１１０２は、活性のプリセット信号ＰＲに応答して、出力信号のレベルを論理ハイレベルにする。
【００９７】
ＣＰＵ１１１０は、プリセット信号発生手段１１１１を含む。プリセット信号発生手段１１１１は、データ伝送回路１１００が受信状態以外の状態の期間のうち所定期間活性のプリセット信号ＰＲを復調回路１１０２に与える。
【００９８】
＜動作＞
図７に示したように、復調回路１１０２から出力される信号は、データ伝送回路１０２が受信状態以外の状態においては論理ハイレベルとなっている。しかし、データ伝送回路１０２が受信状態以外の状態においてＣＰＵ１０５、不揮発性メモリ１０６が動作することや送信処理を行うことなどによって生じるノイズが原因で復調回路１１０２が誤動作することによって、図１２に示すように、復調回路１１０２から出力される信号が論理ローレベルとなってしまうことがある。復調回路１１０２から出力される信号が論理ローレベルのまま受信状態に入ると、後段に設けられたロジック回路部においてＳＯＦの立ち下がりを正しく認識できない。
【００９９】
第４の実施形態によるＩＣカードでは、図１２に示すように、プリセット信号発生手段１１１１は、データ伝送回路１１００が受信状態以外の状態の期間のうち所定期間活性のプリセット信号ＰＲを復調回路１１０２に与える。この活性のプリセット信号ＰＲに応答して、復調回路１１０２は出力信号のレベルを論理ハイレベルにする。これにより、復調回路１１０２から出力される信号が論理ローレベルとなってしまっても、復調回路１１０２から出力される信号が論理ローレベルのまま受信状態に入ってしまうことを防ぐことができる。この結果、後段に設けられたロジック回路部においてＳＯＦの立ち下がりが正しく認識される。
【０１００】
（第５の実施形態）
＜構成＞
この発明の第５の実施形態によるＩＣカードは、図１１に示したプリセット信号発生手段１１１１に代えて、図１３に示すホールド信号発生手段１３０１を設けたことを特徴とする。
【０１０１】
図１３を参照して、ホールド信号発生手段１３０１は、データ伝送回路１１００が受信状態以外の状態の期間活性のホールド信号ＨＬを復調回路１１０２に与える。復調回路１１０２は、活性のホールド信号ＨＬに応答して、出力信号のレベルを論理ハイレベルにする。
【０１０２】
＜動作＞
以上のように構成されたＩＣカードでは、図１４に示すように、ホールド信号発生手段１３０１は、データ伝送回路１１００が受信状態以外の状態の期間活性のホールド信号ＨＬを復調回路１１０２に与える。この活性のホールド信号ＨＬに応答して、復調回路１１０２は出力信号のレベルを論理ハイレベルにする。これにより、復調回路１１０２から出力される信号が論理ローレベルのまま受信状態に入ってしまうことを防ぐことができる。この結果、後段に設けられたロジック回路部においてＳＯＦの立ち下がりが正しく認識されることになる。
【０１０３】
（第６の実施形態）
図１５は、この発明の第６の実施形態によるＩＣカードの主要部の構成を示すブロック図である。図１５を参照して、このＩＣカードは、状態制御回路１０７内にレジューム回路１５０１を設けたことを特徴とする。その他の構成は、図１に示したＩＣカードと同様である。
【０１０４】
レジューム回路１５０１は、不揮発性メモリ１０６が動作状態から停止状態になると、不揮発性メモリ１０６に対する書き込み処理を行った時間、書き込み処理を行っていたアドレスおよびデータを記憶する。
【０１０５】
次に、以上のように構成されたＩＣカードの動作について、図１６を参照しつつ説明する。
【０１０６】
不揮発性メモリ１０６に対してデータの書き込みを行う場合、まず、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ３を与える。命令信号ＣＭＤ３は、「不揮発性メモリ１０６を動作状態にせよ」という意味の命令である。
【０１０７】
命令信号ＣＭＤ３を受けると、状態制御回路１０７は、不揮発性メモリ１０６に対して活性の状態制御信号Ｓ１を与える。活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は停止状態から動作状態となる。
【０１０８】
一方、レジューム回路１５０１は、命令信号ＣＭＤ３に応答して時間を数え始める。
【０１０９】
不揮発性メモリ１０６にデータを完全に書き込むには、電圧を一定の時間印加しなければならない。ここでは、電圧を１０ｍｓの期間印加する必要があるものとする。ＣＰＵ１０５は、不揮発性メモリ１０６に対する書き込み処理を開始した後、レジューム回路１５０１に示される時間を参照する。時間が１０ｍｓに達すると、データが完全に書き込まれたものと判断する。そして、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ４を与える。命令信号ＣＭＤ４は、「不揮発性メモリ１０６を停止状態にせよ」という意味の命令である。
【０１１０】
命令信号ＣＭＤ４を受けると、状態制御回路１０７は、不揮発性メモリ１０６に対して不活性の状態制御信号Ｓ１を与える。不活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は動作を停止する。
【０１１１】
ここで、不揮発性メモリ１０６に対する書き込み処理を開始した後レジューム回路１５０１に示される時間が１０ｍｓに達するまでの間に、ＣＰＵ１０５から送信処理命令が出された場合の処理について説明する。
【０１１２】
レジューム回路１５０１に示される時間が１０ｍｓに達する前、例えば７ｍｓのときに、ＣＰＵ１０５が状態制御回路１０７に対して命令信号ＣＭＤ５を与えたとする。命令信号ＣＭＤ５は、「データ伝送回路１０２を送信状態にせよ」という意味の命令である。
【０１１３】
命令信号ＣＭＤ５に応答して、レジューム回路１０７は、その時点での書き込み処理の状態、すなわち、書き込み処理を行っていたアドレス、データ、およびそれまでの書き込み処理に要した時間（ここでは、７ｍｓ）を記憶する。
【０１１４】
一方、命令信号ＣＭＤ５を受けると、状態制御回路１０７は、ＣＰＵ１０５に対して不活性の状態制御信号Ｓ２を与える。不活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は動作を停止する。また、状態制御回路１０７は、データ伝送回路１０２に対して活性の状態制御信号Ｓ３を与える。活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は、停止状態から送信状態となる。以下、図２に示したのと同様にして、送信処理が行われる。
【０１１５】
送信処理が完了すると、データ伝送回路１０２は、状態制御回路１０７に対して割り込み信号Ｃ２を与える。割り込み信号Ｃ２は、「ＣＰＵ１０５を動作状態にせよ」という要求を示す信号である。
【０１１６】
割り込み信号Ｃ２に応答して、状態制御回路１０７は、ＣＰＵ１０５に対して活性の状態制御信号Ｓ２を与える。活性の状態制御信号Ｓ２に応答して、ＣＰＵ１０５は、停止状態から動作状態に復帰する。
【０１１７】
復帰したＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ２を与える。命令信号ＣＭＤ２は、「データ伝送回路１０２を停止状態にせよ」という意味の命令である。命令信号ＣＭＤ２を受けると、状態制御回路１０７は、データ伝送回路１０２に対して不活性の状態制御信号Ｓ３を与える。不活性の状態制御信号Ｓ３に応答して、データ伝送回路１０２は、送信状態から停止状態になる。
【０１１８】
さらに、復帰したＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ３を与える。命令信号ＣＭＤ３は、「不揮発性メモリ１０６を動作状態にせよ」という意味の命令である。命令信号ＣＭＤ３を受けると、状態制御回路１０７は、活性の状態制御信号Ｓ１を与える。活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は動作状態になる。ＣＰＵ１０５は、レジューム回路１５０１に記憶された状態（アドレス、データ、処理に要した時間）から書き込み処理を再開する。レジューム回路１５０１は、記憶していた時間（ここでは、７ｍｓ）の続きから時間を数える。
【０１１９】
そして、時間が１０ｍｓに達すると、ＣＰＵ１０５は、状態制御回路１０７に対して命令信号ＣＭＤ４を与える。命令信号ＣＭＤ４は、「不揮発性メモリ１０６を停止状態にせよ」という意味の命令である。命令信号ＣＭＤ４を受けると、状態制御回路１０７は、不揮発性メモリ１０６に対して不活性の状態制御信号Ｓ１を与える。不活性の状態制御信号Ｓ１に応答して、不揮発性メモリ１０６は動作を停止する。
【０１２０】
なお、不揮発性メモリ１０６に対する書き込み処理を開始した後レジューム回路１５０１に示される時間が１０ｍｓに達するまでの間に、ＣＰＵ１０５から受信処理命令が出された場合についても、上述したのと同様にして処理が行われる。
【０１２１】
＜フローチャート＞
図１７は、図１５に示したＩＣカードによる不揮発性メモリへの書き込み処理の流れを示すフローチャートである。以下、図１７を参照して処理の流れを説明する。
【０１２２】
まず、ステップＳＴ１７０１において、不揮発性メモリ１０６に対して書き込みを行うか否かが判断される。書き込み処理を行う場合はステップＳＴ１７０１に進む。
【０１２３】
次いで、ステップＳＴ１７０２において、前回の書き込み処理が完全に終了しているか否かが判断される。これは、レジューム回路１５０１に記憶されている時間を参照することによって行われる。レジューム回路１５０１に記憶されている時間が、完全に書き込みを行うために必要な時間に達していないときは、前回の書き込みが途中で中断されたものと判断し、ステップＳＴ１７０３に進む。
【０１２４】
ステップＳＴ１７０３において、ＣＰＵ１０５は、レジューム回路１５０１に記憶された状態（アドレス、データ、処理に要した時間）から書き込み処理を再開する。レジューム回路１５０１は、記憶していた時間の続きから時間を数える。
【０１２５】
一方、ステップＳＴ１７０２において、レジューム回路１５０１に記憶されている時間が、完全に書き込みを行うために必要な時間に達しているときは、前回の書き込みが完全に終了したものと判断し、ステップＳＴ１７０４に進む。
【０１２６】
ステップＳＴ１７０４において、ＣＰＵ１０５は、一から書き込み処理を開始する。レジューム回路１５０１は、一から時間を数える。
【０１２７】
次いで、ステップＳＴ１７０５において、レジューム回路１５０１でカウントされた時間が未だ完全に書き込みを行うために必要な時間に達していないときに、送受信処理が開始された場合にはステップＳＴ１７０６に進む。
【０１２８】
ステップＳＴ１７０６において、レジューム回路１０７は、その時点での書き込み処理の状態、すなわち、書き込み処理を行っていたアドレス、データ、およびそれまでの書き込み処理に要した時間を記憶する。そして、ステップＳＴ１７０１に戻る。
【０１２９】
一方、ステップＳＴ１７０５において、送受信処理が開始されない場合には、ステップＳＴ１７０７に進む。ステップＳＴ１７０７において、レジューム回路１５０１でカウントされた時間が完全に書き込みを行うために必要な時間に達しているかが判断され、達しているとステップＳＴ１７０８に進み、書き込み処理を終了する。
【０１３０】
以上のように、この発明の第６の実施形態によるＩＣカードは、レジューム回路１５０１を設けたため、送受信処理命令が出されたために不揮発性メモリ１０６に対する書き込み処理が中断した場合であっても、中断したときの状態から書き込み処理を再開することができる。
【０１３１】
（第７の実施形態）
図１８は、この発明の第７の実施形態によるＩＣカードの主要部の構成を示すブロック図である。図１８を参照して、このＩＣカードは、状態制御回路１０７内に時間カウント回路１８０１を設けたことを特徴とする。その他の構成は、図１に示したＩＣカードと同様である。
【０１３２】
時間カウント回路１８０１は、ＣＰＵ１０５からの命令信号ＣＭＤ１，ＣＭＤ５に応答して、時間を数えはじめる。命令信号ＣＭＤ１は、「データ伝送回路１０２を受信状態にせよ」という意味の命令である。命令信号ＣＭＤ５は、「データ伝送回路１０２を送信状態にせよ」という意味の命令である。そして、データ伝送回路１０２からの割り込み信号Ｃ２に応答して時間のカウントを停止し、カウント値をＣＰＵ１０５に出力する。
【０１３３】
次に、以上のように構成されたＩＣカードの動作について説明する。
【０１３４】
ＣＰＵ１０５から状態制御回路１０７に対して命令信号ＣＭＤ１またはＣＭＤ５が与えられると、時間カウント回路１８０１は時間のカウントを開始する。命令信号ＣＭＤ１，ＣＭＤ５に応答して、ＩＣカードは受信処理または送信処理を行う。
【０１３５】
受信処理または送信処理が完了すると、データ伝送回路１０２は状態制御回路１０７に対して割込み信号Ｃ２を与える。割り込み信号Ｃ２は、「ＣＰＵ１０５を動作状態にせよ」という要求を示す信号である。
【０１３６】
割り込み信号Ｃ２に応答して、時間カウント回路１８０１は時間のカウントを停止し、カウント値をＣＰＵ１０５に出力する。
【０１３７】
図７に示したように、データ伝送回路１０２が受信状態または送信状態のとき、ＣＰＵ１０５は停止状態となる。しかし、ＣＰＵ１０５は、停止状態から動作状態に復帰した場合に、停止状態であった時間（図７に示す受信に要したシステム時間、送信に要したシステム時間）を知る必要がある。停止状態であった時間を知るためにＣＰＵ１０５に付属のタイマを用いた場合には、データ伝送回路１０２が受信状態または送信状態であるときに一定時間ごとにＣＰＵ１０５が動作することになる。このＣＰＵ１０５の動作によってノイズが発生し、このノイズが受信状態または送信状態にあるデータ伝送回路１０２に対して影響を及ぼすことがある。
【０１３８】
図１８に示すＩＣカードでは、時間カウント回路１８０１を設けたため、データ伝送回路１０２が受信状態または送信状態のときにＣＰＵ１０５を完全に停止状態にすることができる。これにより、ＣＰＵ１０５の動作によるノイズを発生させることなく停止状態であった時間をＣＰＵ１０５に知らせることができる。
【０１３９】
（第８の実施形態）
図１９は、この発明の第８の実施形態によるＩＣカードの主要部の構成を示すブロック図である。図１９を参照して、このＩＣカードは、状態制御回路１０７内に時間監視回路１９０１を設けたことを特徴とする。その他の構成は、図１に示したＩＣカードと同様である。
【０１４０】
時間監視回路１９０１は、ＣＰＵ１０５からの命令信号ＣＭＤ１に応答して時間のカウントを開始する。命令信号ＣＭＤ１は、「データ伝送回路１０２を受信状態にせよ」という意味の命令である。そして、時間監視回路１９０１は、データ伝送回路１０２からの割り込み信号Ｃ２に応答して時間のカウントを停止し、カウント値をリセットする。一方、時間監視回路１９０１は、時間のカウント値が所定の値に達すると、すなわち、カウント値が所定の値に達するまでに状態制御回路１０７に対して割り込み信号Ｃ２が与えられないときは、タイムアウト信号ＴＯをＣＰＵ１０５に対して出力する。
【０１４１】
次に、以上のように構成されたＩＣカードの動作について説明する。
【０１４２】
ＣＰＵ１０５から状態制御回路１０７に対して命令信号ＣＭＤ１が与えられると、時間監視回路１９０１は時間のカウントを開始する。命令信号ＣＭＤ１に応答して、データ伝送回路１０２は受信状態となる。
【０１４３】
受信処理が完了すると、データ伝送回路１０２は状態制御回路１０７に対して割込み信号Ｃ２を与える。割り込み信号Ｃ２は、「ＣＰＵ１０５を動作状態にせよ」という要求を示す信号である。
【０１４４】
割り込み信号Ｃ２に応答して、時間監視回路１９０１は時間のカウントを停止し、カウント値をリセットする。
【０１４５】
時間監視回路１９０１による時間のカウント値が所定の値に達するまでに状態制御回路１０７に対して割り込み信号Ｃ２が与えられないと、時間監視回路１９０１は、タイムアウト信号ＴＯをＣＰＵ１０５に対して出力する。
【０１４６】
タイムアウト信号ＴＯに応答してＣＰＵ１０５は動作状態に復帰し、タイムアウト処理を行う。
【０１４７】
以上のように、第９の実施形態によるＩＣカードでは、時間監視回路１９０１を設けたため、カウント値が所定の値に達するまでに状態制御回路１０７に対して割り込み信号Ｃ２が与えられないときは、ＣＰＵ１０５を停止状態から動作状態に復帰させることができる。これにより、データ伝送回路１０２が受信状態になってから長時間受信データを受けることができない場合などにＣＰＵ１０５が停止状態であり続けることを防止することができる。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態によるＩＣカードの構成を示すブロック図である。
【図２】  図１に示したＩＣカードにおける処理の流れを示す図である。
【図３】  図１に示したＣＰＵ，不揮発性メモリ，状態制御回路，データＲＡＭ，ＤＭＡ回路，およびデータ伝送回路の状態の遷移を示す図である。
【図４】  この発明の第２の実施形態によるＩＣカードにおけるデータ伝送回路の構成を示すブロック図である。
【図５】  ＩＳＯ／ＩＥＣ１４４４３−３に規定されたキャラクターフォーマットを示す図である。
【図６】  受信信号および送信信号と割り込み信号とのタイミングを示す図である。
【図７】  受信信号、送信信号、データ伝送回路、ＣＰＵの状態を示す図である。
【図８】  ＩＳＯ／ＩＥＣ１４４４３−３に規定されたＳＯＦの構成を示す図である。
【図９】  この発明の第３の実施形態によるＩＣカードにおけるデータ伝送回路の構成を示すブロック図である。
【図１０】  この発明の第３の実施形態によるＩＣカードの動作を示すフローチャートである。
【図１１】  この発明の第４の実施形態によるＩＣカードにおけるデータ伝送回路およびＣＰＵの構成を示すブロック図である。
【図１２】  受信信号とプリセット信号との関係を示す図である。
【図１３】  この発明の第５の実施形態によるＩＣカードにおけるデータ伝送回路およびＣＰＵの構成を示すブロック図である。
【図１４】  受信信号とホールド信号との関係を示す図である。
【図１５】  この発明の第６の実施形態によるＩＣカードの主要部の構成を示すブロック図である。
【図１６】  図１５に示したＩＣカードによる動作を説明するための図である。
【図１７】  図１５に示したＩＣカードによる不揮発性メモリへの書き込み処理の流れを示すフローチャートである。
【図１８】  この発明の第７の実施形態によるＩＣカードの主要部の構成を示すブロック図である。
【図１９】  この発明の第８の実施形態によるＩＣカードの主要部の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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