(57)【特許請求の範囲】
【請求項１】
直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを持つ交流電圧を出力するスイッチングアームを２相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、単一の位相及び振幅の搬送波と、この単一の位相及び振幅の搬送波に対応して電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するゲートパルス生成手段と、このゲートパルス生成手段から出力されるゲートパルス幅が特定の幅以下にならないように前記電圧基準を補正する電圧基準補正手段と、このゲートパルス生成手段から出力されるゲートパルスを前記複数のスイッチング素子の何れへ分配するかを決定する分配手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御することを特徴とする電力変換装置。
【請求項２】
直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを出力するスイッチングアームを２つ持つ単位インバータを２段以上多重接続してインバータ群を構成し、このインバータ群を２相以上持ち、可変周波数、可変電圧の多相直流電力を得る電力変換装置において、各相毎に１つ設けられ、単一の位相及び振幅の搬送波と、この単一の位相及び振幅の搬送波に対応して電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲー トパルスを生成するゲートパルス生成手段と、このゲートパルス生成手段から出力されるゲートパルス幅が特定の幅以下にならないように前記電圧基準を補正する電圧基準補正手段と、このゲートパルス生成手段から出力されるゲートパルスを何れの前記単位インバータ内の何れのスイッチング素子へ分配するかを決定する分配手段とを備えたスイッチング制御手段により前記２つの単位インバータ内の複数のスイッチング素子のオン・オフを制御することを特徴とする電力変換装置。
【請求項３】
前記電圧基準補正手段は、各相の電圧基準に対して時間平均が等しくなるように電圧基準を補正することを特徴とする請求項１又は２記載の電力変換装置。
【請求項４】
直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以 上の電位レベルを持つ交流電圧を出力するスイッチングアームを２つ持つ単位インバータを１相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、与えられた電圧基準に対し単一の位相及び振幅の搬送波に対応して電圧レベルを変換する電圧基準変換手段と、前記電圧基準が属する電圧領域を判定する電圧基準レベル判定手段と、前記搬送波と前記変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するゲートパルス生成手段と、前記分圧された各直流電圧を監視する直流電圧監視手段と、各相の前記単位インバータの出力電流を検出する出力電流検出手段と、前記単位インバータ内の各スイッチング素子の現在の状態を記憶するスイッチング状態記憶手段と、前記分圧された直流電圧、前記出力電流、前記ゲートパルス、前記電圧領域及び前記各スイッチング素子の現在の状態から前記単位インバータ内の全てのスイッチング素子の次のスイッチング状態を決定するスイッチング決定手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御すること特徴とする電力変換装置。
【請求項５】
前記スイッチング決定手段は、各直流電圧分圧点である中性点の電位が平衡点より上昇している場合、電流が当該中性点から流れ出るようにスイッチング素子の状態を変化させ、前記中性点の電位が平衡点より下降している場合、電流が当該中性点へ流れ込むように次のスイッチング状態を決定することを特徴とする請求項４記載の電力変換装置。
【請求項６】
前記出力電流検出手段に代えて、与えられる電流指令値を用いてなることを特徴とする請求項４記載の電力変換装置。
【請求項７】
直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを持つ交流電圧を出力するスイッチングアームを２つ持つ単位インバータを１相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、与えられた電圧基準に対し単一の位相及び振幅の搬送波に対応して電圧レベルを変換する電圧基準変換手段と、前記電圧基準が属する電圧領域を判定する電圧基準レベル判定手段と、前記搬送波と前記変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成する ゲートパルス生成手段と、前記単位インバータ内の各スイッチング素子の現在の状態を記憶するスイッチング状態記憶手段と、前記単位インバータ内の２つのアームのうち直前にスイッチングしたアームを記憶するスイッチングアーム記憶手段と、この直前にスイッチングしたスイッチングアーム情報、前記ゲートパルス、前記電圧領域及び前記各スイッチング素子の現在の状態から前記単位インバータ内の全てのスイッチング素子の次のスイッチング状態を決定するスイッチング決定手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御することを特徴とする電力変換装置。
【請求項８】
前記スイッチング決定手段は、出力可能なスイッチング状態が複数ある場合、前記スイッチングアーム記憶手段で記憶している直前にスイッチングしたアームに対し他のアームをスイッチングするようにスイッチング状態を決定することを特徴とする請求項７記載の電力変換装置。
【請求項９】
前記スイッチング決定手段で決定される次のスイッチング状態は、現在のスイッチング状態に対し、何れかのスイッチング素子の１回のスイッチングを行うことで移行できる状態であり、各相の単位インバータの出力は分圧された直流電圧を最小の単位として変化することを特徴とする請求項４又は７記載の電力変換装置。
【請求項１０】
前記ゲートパルス生成手段は、単一の位相及び振幅の搬送波と電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するコンパレータ構成に代えて、電流基準と出力電流との誤差信号が特定のヒステリシスを超えた場合にパルス幅変調されたゲートパルスを発生するヒステリシスコンパレータで構成してなることを特徴とする請求項１，２，４又は７記載の電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変周波数、可変電圧の多相交流電力を得る電力変換装置に関する。
【０００２】
【従来の技術】
従来、高調波の抑制や１つ当たりのスイッチング素子の耐圧を下げることを目的とした多レベル電力変換装置として、図２５に示すＰＷＭ制御方式のＮＰＣ（Neutral point clamped）インバータ装置や、図２７に示す多重インバータ装置 が知られている。
【０００３】
図２５に示すＮＰＣインバータは直流電源１と、この直流電源１からの直流電圧を２つに分圧する分圧コンデンサ２ａ，２ｂと、この分圧コンデンサ２ａ，２ｂに接続された４つのスイッチング素子Ｓ1 〜Ｓ4 及びダイオードＤP ，ＤN からなるＮＰＣ型スイッチングアーム３Ｕ，３Ｖ，３Ｗと、各相のスイッチング制御回路２５Ｕ，２５Ｖ，２５Ｗからなり、スイッチング素子Ｓ1 〜Ｓ4 のオン・オフを制御し、出力端子Ｕ，Ｖ，Ｗに３相交流電力を供給する。
【０００４】
このＮＰＣ型スイッチングアーム３Ｕ，３Ｖ，３Ｗが出力可能な電位レベルは、直流の正側を＋１／２、２つの分圧コンデンサ２ａ，２ｂの中性点を０、負側を−１／２とすると、スイッチング素子Ｓ1 〜Ｓ4 のオン・オフの状態の組み合わせにより以下のようになる。
【０００５】
【数１】
0003773808.tif 000002
従来、図２５に示すＮＰＣインバータのように、複数の素子のスイッチングを制御し、多レベルの出力を得るための制御方式は、「電気学会技術報告第６３５号ＰＷＭインバータ制御方式の最新技術動向」（１９９７年５月発行）の第３章に記述されているように、図２６に示すようなレベルの異なる２つのキャリアＣ1 ，Ｃ2 を用い、与えられた電圧基準とのパルス幅変調により各素子のスイッチングを制御する方法が一般的に用いられている。
【０００６】
図２６に、図２５に示すＮＰＣインバータの出力電圧波形の例を示す。図２５、図２６において、各素子のスイッチングは、搬送波ＣＹをレベル変換した搬送波Ｃ1 ，Ｃ2 と、電圧基準ＶurefとＰＷＭ回路２７ａ，２７ｂにて比較し、この結果得られるゲートパルスＧｐ1 ，Ｇｐ2 により制御する。以下、それぞれのゲートパルスに対してスイッチングを行う素子の対応を示す。
【０００７】
ゲートパルスＧｐ1：Ｓ1及びＳ3をそれぞれ排他的にオン・オフ動作させるゲートパルスＧｐ2：Ｓ2及びＳ4をそれぞれ排他的にオン・オフ動作させるまた、図２６では、各相の出力可能な電位レベルが３であるＮＰＣインバータを例に説明したが、出力可能な電位レベルを５以上にした場合においては搬送波の数を（出力可能な電位レベル−１）個用意すれば容易に拡張でき、より正弦波に近い出力波形が得られることは明らかである。
【０００８】
図２７に示す多重インバータ装置は、それぞれ２個の単位インバータ２８Ｕ1 と２８Ｕ2 、２８Ｖ1 と２８Ｖ2 、２８Ｗ1 と２８Ｗ2 を直列に接続したものを１相とし、それを３組スター接続した構成のインバータであり、出力端子Ｕ，Ｖ，Ｗから交流モータ２９に可変周波数、可変電圧の交流電力を供給する。
【０００９】
図２８は単位インバータ２８を示している。図２８に示すように、単位インバータ２８は、直流電源１と、２つの直流分圧コンデンサ２ａ，２ｂと、この分圧コンデンサ２ａ，２ｂに接続されたスイッチング素子ＳＡ1 〜ＳＡ4 、ＳＢ1 〜ＳＢ4 及びダイオードＤAP，ＤAN，ＤBP，ＤBNからなるＮＰＣ型スイッチングアーム３Ａ，３Ｂからなり、素子のオン・オフを制御し、出力端子Ａ，Ｂに単相交流電力を供給する。
【００１０】
このＮＰＣ型スイッチングアームを２相持つ単位インバータの出力可能な電位レベルは、直流の正側を＋１／２、２つの分圧コンデンサの中性点を０、負側を−１／２とすると、各出力端子Ａ，Ｂの出力電位レベルの組み合わせにより以下のようになる。
【００１１】
0003773808.tif 000003
図２８に示す単位インバータ２８の各素子のスイッチングは、単位インバータスイッチング制御回路３０により制御される。単位インバータスイッチング制御回路３０は、搬送波ＣＹをレベル変換した搬送波Ｃ1 ，Ｃ2 及びＣ1 ，Ｃ2 を１８０°位相シフトしたＣ1′，Ｃ2′と電圧基準ＶurefとをＰＷＭ回路２７ａ〜２７ｄにて比較し、この結果得られるゲートパルスＧｐ1 ，Ｇｐ2 及びＧｐ1′， Ｇｐ2′により制御する。以下、それぞれのゲートパルスに対してスイッチング を行う素子の対応を示す。
【００１２】
ゲートパルスＧｐ1：ＳＡ1 及びＳＡ3 をそれぞれ排他的にオン・オフ動作 させる
ゲートパルスＧｐ2：ＳＡ2 及びＳＡ4 をそれぞれ排他的にオン・オフ動作 させる
ゲートパルスＧｐ1′：ＳＢ1 及びＳＢ3 をそれぞれ排他的にオン・オフ動 作させる
ゲートパルスＧｐ2′：ＳＢ2 及びＳＢ4 をそれぞれ排他的にオン・オフ動 作させる
また、図２７に示す多重インバータ装置において、各相の単位インバータのスイッチング信号を得る方法として、「半導体電力変換回路」（電気学会発行／オーム社発売）の第１２５頁及び第１２６頁や米国特許４，６７４，０２４号公報、米国特許５，６２５，５４５号公報に記載されているように、他の単位インバータに対し位相シフト回路を用いて搬送波信号の位相をずらし、個々の単位インバータの各素子をそれぞれ制御する方法が一般的に行われている。
【００１３】
図２９に多重インバータの１相当たり２つの単位インバータを接続した場合の出力波形を示す。Ｃ11，Ｃ12及びＣ11，Ｃ12の位相を１８０°ずらしたＣ11′，Ｃ12′と電圧基準ＶurefとをＰＷＭ回路２７ａ〜２７ｄにて比較し、この結果得られるゲートパルスＧｐ11，Ｇｐ12及びＧｐ11′，Ｇｐ12′により２８Ｕ1 の各素子を制御する。またＣ11，Ｃ12，Ｃ11′，Ｃ12′の位相をそれぞれ９０°ずらしたＣ21，Ｃ22，Ｃ21′，Ｃ22′とＰＷＭ回路との比較から得られるＧｐ21，Ｇｐ22及びＧｐ21′，Ｇｐ22′により２８Ｕ2 の各素子をスイッチングする。
【００１４】
このように、２つの単位インバータＵ1 とＵ2 のＰＷＭ搬送波の位相をずらすことにより、各単位インバータは交互にスイッチングできるため、総合では個々の単位インバータの出力波形に比べ、より正弦波に近い波形が得られる。図２７では、単位インバータが、１相当たり２つ接続された例で説明したが、単位インバータの数が３つ以上接続された場合においては、より正弦波に近い出力波形が得られることは明らかである。
【００１５】
また、図２８では、単位インバータの出力可能な電位レベルが５であるＮＰＣインバータを例に説明したが、出力可能な電位レベルを７以上にした場合においては、より正弦波に近い出力波形が得られることは明らかである。
【００１６】
最小オンパルスの制約のある素子を３レベルインバータに用いる場合、０電位付近のレベルに電圧基準があると最小オンパルス以下のスイッチングが行えないため制御不能となる。これを回避する方法として、特願平４−１１１１０号に記載されているように、最小オンパルスよりも短いパルスを出さないように電圧基準をリミットし、他の２相を線間電圧が変わらないようにする手法が用いられる。図３０に出力電圧波形の一例を示す。図３０では、相電圧は不連続となるが、線間電圧は連続した正弦波となるパルス列が得られる。
【００１７】
図３１は、単位インバータ２８Ｕ，２８Ｖ，２８Ｗを３相スター接続した構成のインバータであり、出力端子Ｕ，Ｖ，Ｗから交流モータ２９に可変周波数、可変電圧の交流電力を供給する。図３２は単位インバータとして、単相ＮＰＣインバータの場合を示しており、分圧コンデンサ２ａ，２ｂに接続されたスイッチング素子ＳＡ1 〜ＳＡ4 ，ＳＢ1 〜ＳＢ4 及びダイオードＤAP，ＤAN，ＤBP，ＤBNからなるＮＰＣ型スイッチングアーム３Ａ，３Ｂからなり、各スイッチング素子のオン・オフを制御し、出力端子Ａ，Ｂに単相交流電力を供給する。
【００１８】
このＮＰＣ型スイッチングアームを２つ持つ単相ＮＰＣインバータの出力可能な電位レベルは、直流電源の正側電位を＋１、２つの分圧コンデンサの中性点電位を０、負側電位を−１とすると、各出力端子Ａ，Ｂの出力電位レベルの組み合わせにより以下のようになる。
【００１９】
0003773808.tif 000004
図３１に示す単位インバータ２８Ｕ，２８Ｖ，２８Ｗの各素子のスイッチングは、単位インバータスイッチング制御回路３０Ｕ，３０Ｖ，３０Ｗにより制御される。以下、代表してＵ相について説明するが、Ｖ，Ｗ相についても同様である。単位インバータスイッチング制御回路３０Ｕは、搬送波ＣＹをレベル変換した搬送波Ｃ1 ，Ｃ2 及びＣ1 ，Ｃ2 を１８０°位相シフトしたＣ1′，Ｃ2′と電圧基準ＶurefとをＰＷＭ回路２７ａ〜２７ｄにて比較し、この結果得られるゲートパルスＧｐ1 ，Ｇｐ2 及びＧｐ1′，Ｇｐ2′により制御する。以下、それぞれのゲートパルスに対してスイッチングを行う素子の対応を示す。
【００２０】
ゲートパルスＧｐ1 ：ＳＡ1 及びＳＡ3 をそれぞれ排他的にオン・オフ動作させる
ゲートパルスＧｐ2 ：ＳＡ2 及びＳＡ4 をそれぞれ排他的にオン・オフ動作させる
ゲートパルスＧｐ1′：ＳＢ1 及びＳＢ3 をそれぞれ排他的にオン・オフ動 作させる
ゲートパルスＧｐ2′：ＳＢ2 及びＳＢ4 をそれぞれ排他的にオン・オフ動 作させる
以上にて単相ＮＰＣインバータをスイッチングさせた場合の出力電圧波形例を図３３に示す。
【００２１】
図３２では、１つのスイッチングアームの出力可能な電位レベルが３であるＮＰＣインバータを例に説明したが、出力可能な電位レベルを５以上にした場合においては、より向上した結果が得られることは明らかである。
【００２２】
ヒステリシスコンパレータを用いた手法として「半導体電力変換回路」（電気学会発行／オーム社発売）の第１４３頁及び第１４４頁に記載の、電流追従制御回路によってＰＷＭ信号を得る方法があり、簡略されたハード構成でＰＷＭ制御が行える。
【００２３】
【発明が解決しようとする課題】
しかしながら、このように構成された従来の多レベルインバータや多重インバータからなる電力変換装置の制御方法では、スイッチング素子毎に、ＰＷＭ回路、位相シフト及び回路レベル変換回路を追加する必要があり、素子数が多くなるほど、装置が大型化するため、信頼性や経済的な問題がある。また、このように、スイッチング素子毎に、ＰＷＭ回路を用意してゲートパルス出力を固定して割り当てるため、特定期間に特定のスイッチング素子へのスイッチングが集中し、分圧点の直流電位（中性点電位）が変動するという問題がある。
【００２４】
本発明は、上記に鑑みてなされたもので、次の第１〜第５の目的を達成することができる電力変換装置を提供することにある。
【００２５】
スイッチング制御手段を、各相毎に１つのゲートパルス生成手段と分配手段で構成することで簡略化し小型化して経済的で信頼性を高めることを第１の目的とする。
【００２６】
多重インバータからなる電力変換装置において、個々の単位インバータ内の素子のスイッチングが特定期間集中することを避け、スイッチングロスのバランスをとることを第２の目的とする。
【００２７】
最小オンパルス幅の制約のあるスイッチング素子でも、制御不能領域を補正することで多レベルインバータ及び多重インバータからなる電力変換装置に適用することを第３の目的とする。
【００２８】
ゲートパルス生成手段をヒステリシスコンパレータで構成することで、より簡略化されたハード構成でＰＷＭゲートパルスを生成することを第４の目的とする。
【００２９】
スイッチング制御手段を、各単位インバータ毎に１つのゲートパルス生成手段とスイッチング決定手段で構成することで、直流電圧のアンバランスを抑制することができるスイッチング素子を優先してスイッチングさせて中性点電位の変動を抑えるとともに経済的で信頼性を高めることを第５の目的とする。
【００３０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを持つ交流電圧を出力するスイッチングアームを２相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、単一の位相及び振幅の搬送波と、この単一の位相及び振幅の搬送波に対応して電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するゲートパルス生成手段と、このゲートパルス生成手段から出力されるゲートパルス幅が特定の幅以下にならないように前記電圧基準を補正する電圧基準補正手段と、このゲートパルス生成手段から出力されるゲートパルスを前記複数のスイッチング素子の何れへ分配するかを決定する分配手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御することを特徴要旨とする。この構成により、多レベルインバータからなる電力変換装置において、各相毎に１つ設けられたゲートパルス生成手段により、単一の位相及び振幅の搬送波と所定レベルに電圧レベルを変換した電圧基準とを比較することでＰＷＭゲートパルスが生成される。このＰＷＭゲートパルスが、分配手段により、その相のスイッチングアームにおける選択されたスイッチング素子に分配されて多相交流電力が得られる。また、この構成により、最小オン時間があるスイッチング素子でも、多レベルインバータからなる電力変換装置に適用して、所望の電位レベルを出力させることが可能となる。
【００３２】
請求項２記載の発明は、直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを出力するスイッチングアームを２つ持つ単位インバータを２段以上多重接続してインバータ群を構成し、このインバータ群を２相以上持ち、可変周波数、可変電圧の多相直流電力を得る電力変換装置において、各相毎に１つ設けられ、単一の位相及び振幅の搬送波と、この単一の位相及び振幅の搬送波に対応して電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲー トパルスを生成するゲートパルス生成手段と、このゲートパルス生成手段から出力されるゲートパルス幅が特定の幅以下にならないように前記電圧基準を補正する電圧基準補正手段と、このゲートパルス生成手段から出力されるゲートパルスを何れの前記単位インバータ内の何れのスイッチング素子へ分配するかを決定する分配手段とを備えたスイッチング制御手段により前記２つの単位インバータ内の複数のスイッチング素子のオン・オフを制御することを要旨とする。この構成により、多重インバータからなる電力変換装置において、各相毎に１つ設けられたゲートパルス生成手段により、単一の位相及び振幅の搬送波と所定レベルに電圧レベルを変換した電圧基準とを比較することでＰＷＭゲートパルスが生成される。このＰＷＭゲートパルスが、分配手段により、その相を構成する２つの単位インバータにおける選択されたスイッチング素子に分配されて多相交流電力が得られる。また、この構成により、最小オン時間があるスイッチング素子でも、多重インバータからなる電力変換装置に適用して、所望の電位レベルを出力させることが可能となる。
【００３５】
請求項３記載の発明は、請求項１又は２記載の電力変換装置において、前記電圧基準補正手段は、各相の電圧基準に対して時間平均が等しくなるように電圧基準を補正することを要旨とする。この構成により、電圧基準を補正しても、より正弦波に近い線間電圧を得ることが可能となる。
【００３６】
請求項４記載の発明は、直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを持つ交流電圧を出力するスイッチングアームを２つ持つ単位インバータを１相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、与えられた電圧基準に対し単一の 位相及び振幅の搬送波に対応して電圧レベルを変換する電圧基準変換手段と、前記電圧基準が属する電圧領域を判定する電圧基準レベル判定手段と、前記搬送波と前記変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するゲートパルス生成手段と、前記分圧された各直流電圧を監視する直流電圧監視手段と、各相の前記単位インバータの出力電流を検出する出力電流検出手段と、前記単位インバータ内の各スイッチング素子の現在の状態を記憶するスイッチング状態記憶手段と、前記分圧された直流電圧、前記出力電流、前記ゲートパルス、前記電圧領域及び前記各スイッチング素子の現在の状態から前記単位インバータ内の全てのスイッチング素子の次のスイッチング状態を決定するスイッチング決定手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御すること要旨とする。この構成により、スイッチング決定手段により、単位インバータ内の直流電圧が平衡するように各スイッチング素子の次のスイッチング状態が決定されて、中性点電位の変動が抑えられる。
【００３７】
請求項５記載の発明は、請求項４記載の電力変換装置において、前記スイッチング決定手段は、各直流電圧分圧点である中性点の電位が平衡点より上昇している場合、電流が当該中性点から流れ出るようにスイッチング素子の状態を変化させ、前記中性点の電位が平衡点より下降している場合、電流が当該中性点へ流れ込むように次のスイッチング状態を決定することを要旨とする。この構成により、中性点電位の変動が抑えられる。
【００３８】
請求項６記載の発明は、請求項４記載の電力変換装置において、前記出力電流検出手段に代えて、与えられる電流指令値を用いてなることを要旨とする。この構成により、通常、単位インバータの出力電流は、外部から与えられる電流指令値に追従するように制御されるので、出力電流検出手段の配設に代えて、電流指令値をスイッチング決定手段に入力させても、同様の作用・効果が得られる。
【００３９】
請求項７記載の発明は、直流電源からの直流電圧を複数の電位に分圧し、この分圧された直流電圧が供給された複数のスイッチング素子のオン・オフ制御により３以上の電位レベルを持つ交流電圧を出力するスイッチングアームを２つ持つ単位インバータを１相以上持ち、可変周波数、可変電圧の多相交流電力を得る電力変換装置において、各相毎に１つ設けられ、与えられた電圧基準に対し単一の位相及び振幅の搬送波に対応して電圧レベルを変換する電圧基準変換手段と、前記電圧基準が属する電圧領域を判定する電圧基準レベル判定手段と、前記搬送波と前記変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成する ゲートパルス生成手段と、前記単位インバータ内の各スイッチング素子の現在の状態を記憶するスイッチング状態記憶手段と、前記単位インバータ内の２つのアームのうち直前にスイッチングしたアームを記憶するスイッチングアーム記憶手段と、この直前にスイッチングしたスイッチングアーム情報、前記ゲートパルス、前記電圧領域及び前記各スイッチング素子の現在の状態から前記単位インバータ内の全てのスイッチング素子の次のスイッチング状態を決定するスイッチング決定手段とを備えたスイッチング制御手段により前記複数のスイッチング素子のオン・オフを制御することを要旨とする。この構成により、スイッチング決定手段への入力情報として、単位インバータにおける直流電圧及び出力電流に代えてスイッチングアーム情報を入力させることで、前記と同様に、単位インバータ内の直流電圧が平衡するように各スイッチング素子の次のスイッチング状態が決定されて、中性点電位の変動が抑えられる。
【００４０】
請求項８記載の発明は、請求項７記載の電力変換装置において、前記スイッチング決定手段は、出力可能なスイッチング状態が複数ある場合、前記スイッチングアーム記憶手段で記憶している直前にスイッチングしたアームに対し他のアームをスイッチングするようにスイッチング状態を決定することを要旨とする。この構成により、スイッチング決定手段は、スイッチングアーム情報により、同じ出力電位レベルで異なるスイッチング状態がある場合、前回スイッチングしていないスイッチング素子を優先してスイッチングさせることで、スイッチングを分散して中性点電位の変動を抑える。
【００４１】
請求項９記載の発明は、請求項４又は７記載の電力変換装置において、前記スイッチング決定手段で決定される次のスイッチング状態は、現在のスイッチング状態に対し、何れかのスイッチング素子の１回のスイッチングを行うことで移行できる状態であり、各相の単位インバータの出力は分圧された直流電圧を最小の単位として変化することを要旨とする。この構成により、同時に２つのスイッチング素子のスイッチングが禁止されてスイッチングが分散される。また、各 相の単位インバータの出力が分圧された直流電圧を最小の単位として変化することで、全体として正弦波に近似した多相交流電力が得られる。
【００４２】
請求項１０記載の発明は、請求項１，２，４又は７記載の電力変換装置において、前記ゲートパルス生成手段は、単一の位相及び振幅の搬送波と電圧レベルを変換した電圧基準との比較によりパルス幅変調されたゲートパルスを生成するコンパレータ構成に代えて、電流基準と出力電流との誤差信号が特定のヒステリシスを超えた場合にパルス幅変調されたゲートパルスを発生するヒステリシスコンパレータで構成してなることを要旨とする。この構成により、より簡略化されたハード構成でＰＷＭゲートパルスを生成することが可能となる。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００４４】
図１乃至図４は、本発明の第１の実施の形態を示す図である。本実施の形態は多レベルインバータからなる電力変換装置に適用されている。なお、図１において前記図２５における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、図１に示すように、スイッチング制御回路を、単一の位相及び振幅の搬送波と単一の比較回路でパルス幅変調制御できるように、電圧基準を変換する電圧基準変換回路１１と、単一の位相及び振幅の搬送波と単一の比較回路からなるゲートパルス生成手段としてのＰＷＭ回路１２と、分配手段としての分配回路１３ａとで構成したスイッチング制御手段としてのスイッチング制御回路４Ｕ，４Ｖ，４Ｗで置き換えている。以下、Ｕ相を代表して説明するがＶ相、Ｗ相についても同様である。
【００４５】
図２及び図３は、ＮＰＣインバータの出力電位レベルの対応と電圧基準の変換の概念を示している。ここでは、電圧基準を−１から＋１に正規化して考えている。図２は、変換前の電圧基準に対する搬送波Ｃ1 ，Ｃ2 を示す。ＮＰＣインバータでは、直流電源の中性点の電位レベルを０レベル、正側を＋１／２、負側を−１／２とすると、電圧基準が０から＋１の範囲にある場合、搬送波Ｃ1 との大小関係から０と＋１／２を交互に出力し、電圧基準が−１から０の範囲にある場合、搬送波Ｃ2 との大小関係から−１／２と０を交互に出力する。図３に示すように、本実施の形態では、電圧基準と搬送波の相対的な関係を考慮し、搬送波の振幅が−１から＋１となるように電圧基準を変換する。例えば、図２に示すように、電圧基準が０から＋１の範囲にある場合、搬送波と電圧基準との関係から決定されるパルス幅を持った相電圧を得ることができ、同様のパルス幅を図３に示す単一の搬送波を用いて出力するために、以下のような変換を行う。
【００４６】
Ｅｕ＝（Ｖuref−１／２）×２        …（１）
Ｅｕ  ：変換後のＵ相電圧基準
Ｖuref：変換前のＵ相電圧基準
電圧基準が−１から０の範囲にある場合も、同様に以下のように変換する。
【００４７】
Ｅｕ＝（Ｖuref＋１／２）×２        …（２）
上記変換後の基準電圧はＰＷＭ回路１２にてＰＷＭ制御され、ゲートパルスｐを出力する。
【００４８】
分配回路１３ａでは、次にスイッチングする素子ｍを決定し、この決定されたスイッチング素子ｍに上記のゲートパルスｐを出力し、他のスイッチング素子に対しては前回のスイッチング状態を継続するゲートパルスを出力する。
【００４９】
図４を用いて、ＮＰＣ型スイッチングアーム３Ｕに対する分配回路１３ａの構成及び動作の詳細を述べる。まず、出力電位レベル決定手段としての出力電位レベル決定回路１４にて電圧基準Ｖurefから出力するべき相電圧の電位レベル１を、図２に示すように、電圧基準Ｖurefの大きさと搬送波Ｃ1 ，Ｃ2 との大小関係に応じて決定する。次に、電位レベル１からスイッチング素子選択手段としてのスイッチング素子選択回路１５ａにて、次にスイッチングする素子ｍを決定する。スイッチング素子選択回路１５ａでは、以下の理論でスイッチング素子ｍを決定する。
【００５０】
電圧基準Ｖurefが０から＋１の範囲にある場合：Ｓ1 及びＳ3 をそれぞれ排他的にスイッチングする
電圧基準Ｖurefが−１から０の範囲にある場合：Ｓ2 及びＳ4 をそれぞれ排他的にスイッチングする
スイッチング素子選択回路１５ａは、次にスイッチングする素子ｍ及び各素子の現状のスイッチング状態Ｇｐ1-0 ，Ｇｐ2-0 をゲートパルス割振り手段としてのゲートパルス割振り回路１８ａへ出力する。ゲートパルス割振り回路１８ａはスイッチング素子選択回路１５ａで選択された素子ｍに対して、ＰＷＭ回路１２から出力されるゲートパルスｐを出力し、他の素子に対してはスイッチング素子選択回路１５ａから出力される現状のスイッチングパルスＧｐ1-0 ，Ｇｐ2-0 を出力するように制御する。
【００５１】
このように、第１の実施の形態では、多レベルインバータからなる電力変換装置において、各相毎に１つのＰＷＭ回路１２とゲートパルスを分配する分配回路１３ａを用いて制御することができ、回路構成をコンパクトにできる。さらにスイッチング素子の数が増え、多レベルになった場合でも、ＰＷＭ回路を増やすことなく、分配回路１３ａにおける分配の方法を拡張することにより、スイッチング制御回路を構成することができる。
【００５２】
図５乃至図１０には、本発明の第２の実施の形態を示す。本実施の形態は多重インバータからなる電力変換装置に適用されている。なお、図５において前記図２７における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、個々の単位インバータのスイッチング制御回路５Ｕ，５Ｖ，５Ｗが、電圧基準変換回路１１の出力レベル数が増えている点と、分配回路１３ｂの素子選択数が増えている点で、図１のゲートパルス制御回路と異なっている。
【００５３】
このようにＮＰＣ単相インバータを１相当たり２つ多重接続した場合の各相の出力可能な電位レベルは、＋２，＋３／２，＋１，＋１／２，０，−１／２，−１，−３／２，−２の９レベルである。
【００５４】
図６に、図２と同様の相の出力の電位レベルと電圧基準の相対関係を示す。第１の実施の形態と同様、電圧基準の値により、以下のような変換を行う。
【００５５】
電圧基準が＋３／４から＋１の範囲にある場合
Ｅｕ＝（Ｖuref−７／８）×８        …（３）
電圧基準が＋１／２から＋３／４の範囲にある場合
Ｅｕ＝（Ｖuref−５／８）×８        …（４）
電圧基準が＋１／４から＋１／２の範囲にある場合
Ｅｕ＝（Ｖuref−３／８）×８        …（５）
電圧基準が０から＋１／４の範囲にある場合
Ｅｕ＝（Ｖuref−１／８）×８        …（６）
電圧基準が−１／４から０の範囲にある場合
Ｅｕ＝（Ｖuref＋１／８）×８        …（７）
電圧基準が−１／２から−１／４の範囲にある場合
Ｅｕ＝（Ｖuref＋３／８）×８        …（８）
電圧基準が−３／４から−１／２の範囲にある場合
Ｅｕ＝（Ｖuref＋５／８）×８        …（９）
電圧基準が−１から−３／４の範囲にある場合
Ｅｕ＝（Ｖuref＋７／８）×８        …（10）
図７に、分配回路１３ｂの詳細構成を示す。まず、出力電位レベル決定回路１４にて電圧基準から出力するべき相電圧の電位レベル１を、図６に示すように、電圧基準の大きさと搬送波との大小関係に応じて決定する。次に、電位レベル１からスイッチング素子選択回路１５ｂにて、次にスイッチングする素子ｍを決定する。スイッチング素子選択回路１５ｂは単位インバータ選択手段としての単位インバータ選択回路１６と、単位インバータ内素子選択手段としての単位インバータ内素子選択回路１７からなる。単位インバータ選択回路１６では、図８に示すように、単位インバータの出力し得る電位レベル−１，−１／２，０，＋１／２，＋１に対しそれぞれ、先入れ先出し方式のキュー１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅを用意する。各単位インバータは各出力状態から、どれか１つのキューに属する。このとき、キュー１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅはその電位レベルに各単位インバータの出力状態が変化した順序も情報として持つ。相の出力電位レベルはこれらの単位インバータの出力の加算で決定できる。例えば、図８はレベル０のキュー１９ｃにはＵ1 ，Ｕ2 が所属しており、先にＵ1 がレベル０となっていたことを示している。また、Ｕ1 ＝０，Ｕ2 ＝０より相の出力電位レベルは０であることを示す。
【００５６】
単位インバータ選択回路１６は、出力電位レベル決定回路１４から出力するべき相電圧の電位レベル１を受け取り、キューの状態からわかる現状のスイッチング前の出力電位レベルと比較し、出力するべき電位レベルが高い場合は、キューの最小レベルの先頭の単位インバータの出力レベルを１つ上げ、相の出力電位レベルを上げる。このようにして、スイッチングする単位インバータｑを決定する。
【００５７】
次に、単位インバータ内素子選択回路１７の動作を説明する。単位インバータ内素子選択回路１７では、単位インバータ選択回路１６で決定した電位レベルを変化させる単位インバータｑに対して、スイッチングするべき素子を決定する。図９に単位インバータが図２８に示すＮＰＣ単相インバータである場合の出力電位レベルに対する各素子のスイッチング状態とその遷移を示す。数字は単位インバータの出力電位レベルを示し、（）内の＋，０，−は単位インバータ内の２つのアームの状態を表し、＋は上側の素子２つがオンし、０は内側の素子２つがオンし、−は下側の素子２つがオンしていることを表す。破線矢印は選択する余地が無い場合の状態遷移を示し、実線矢印はフラグの状態により、スイッチングを選択する場合の状態遷移であり、”０”，”１”の数字は、その時点のフラグの状態を示す。２つのアームのスイッチングの状態は２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉの９種類ある。ここで、単位インバータの出力電位レベルを＋１／２とするスイッチングの状態は２０ｂ，２０ｃの２種類、出力電位レベルを０とするスイッチングの状態は２０ｄ，２０ｅ，２０ｆの３種類、出力電位レベルを−１／２とするスイッチングの状態は２０ｇ，２０ｈの２種類ある。
【００５８】
次に、素子の選択方法を説明する。２０ｂにスイッチング状態があり、単位インバータの電位レベルが＋１／２→＋１に変化する場合、スイッチングを選択する余地はなく、一意的に次にスイッチングする素子が決定される。しかし、単位インバータの出力電位レベルが＋１→＋１／２に変化する場合、２０ａから２０ｂへ変化させる場合と２０ｃへ変化させる２通りの選択肢がある。本実施の形態では、素子のスイッチングを分散させるために、前記のようにどちらのアームをスイッチングさせるか選択できる場合、前回のスイッチングでどちらのアームを選択したかをフラグ（ＦＬＧ＝０ｏｒ１）で記憶しておき、前回の選択でスイッチングしていなかったアームを、次にスイッチングする。
【００５９】
ＦＬＧ＝０：前回Ａ相のアームを選択した
ＦＬＧ＝１：前回Ｂ相のアームを選択した
そして、選択を行ってスイッチングした場合はフラグを０→１又は１→０へ反転する。例えば、Ａ相のアームを選択しＦＬＧ＝０の状態で次に単位インバータの出力電位レベルが＋０→＋１／２に変化する場合、２０ａの状態から２０ｂ，２０ｃへ変化することが可能であるが、ＦＬＧ＝０であることから、次はＢ相のアームを選択し２０ｃに変化し、ＦＬＧ＝１にセットする。逆にＢ相のアームを選択しＦＬＧ＝１だった場合は２０ｂとなるようにＡ相を選択しＦＬＧ＝０にリセットする。各相において出力電位レベルの変化により以下のようにスイッチング素子ｍを決定する。
【００６０】
＋１／２と０間の電位レベル変化：Ｓ1 及びＳ3 を排他的にスイッチング
０と−１／２間の電位レベル変化：Ｓ2 及びＳ4 を排他的にスイッチング
選択されなかった素子に対しては、キュー２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの状態から前回のスイッチング信号を継続して出力する。
【００６１】
スイッチング素子選択回路１５ｂは、次にスイッチングする素子ｍ及び各素子の現状のスイッチング状態Ｇｐ11-0 ，Ｇｐ22-0′をゲートパルス割振り回路１ ８ｂへ出力する。ゲートパルス割振り回路１８ｂはスイッチング素子選択回路１５ｂで選択された素子ｍに対して、ＰＷＭ回路１２から出力されるゲートパルスｐを出力し、他の素子に対してはスイッチング素子選択回路１５ｂから出力される現状のスイッチング信号Ｇｐ11-0 ，Ｇｐ22-0′を出力するように制御する。
【００６２】
図１０に単位インバータ内のスイッチング波形を示す。電圧基準と搬送波との交差によるスイッチングを単位インバータ内の何れかの素子に与え、全体として正弦波に近い出力電圧波形を得ることができる。
【００６３】
このように、第２の実施の形態では、各相毎に２つの単位インバータを直列接続した多重インバータからなる電力変換装置において、１つのＰＷＭ回路１２と、ゲートパルスを分配する分配回路１３ｂを用いて制御でき、回路構成をコンパクトにできる。また、キュー１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅを用いて、出力電位レベルの変化を実現できる単位インバータのうち、最も長い期間出力状態の変化のなかった単位インバータをスイッチングさせる制御手法により各単位インバータのスイッチングを分散できるのでスイッチングロスのバランスをとることができる。以上、１相当たり単位インバータが２つ接続された場合を説明したが、３つ以上の多重接続を行った場合、キュー１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅに納める単位インバータの数を増やすことで同様の処理が行える。また、以上、単位インバータについては、ＮＰＣ単相インバータの場合を説明したが、５レベル以上の多レベル単相インバータの場合でも、図９に示すスイッチングの状態遷移を拡張することで、同様の処理が行える。したがって、多レベル単相インバータを１相当たり２つ以上接続する多重インバータの各素子の制御を、各相１つのＰＷＭ回路とゲートパルス分配回路で行うことができ、部品点数が少なくなるとともに、各素子のスイッチングロスのバランスをとることができる。
【００６４】
図１１には、本発明の第３の実施の形態を示す。なお、図１１において前記図１における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、多レベルインバータからなる電力変換装置において、単一の搬送波と単一の比較回路でパルス幅変調制御できるように電圧基準を変換する電圧基準変換回路１１の前後段にプレエンファシス回路等からなる電圧基準補正回路２１，２２を追加している。以下、スイッチング制御回路６Ｕ，６Ｖ，６Ｗのうち、Ｕ相を代表して説明するがＶ相、Ｗ相についても同様である。また、搬送波が三角波である場合について説明する。
【００６５】
電圧基準補正回路では要求される最小パルス幅Ｔminに対し、以下の電圧リミ ットＥulmtで電圧基準を正負リミットした値Ｅｕ*をＰＷＭ回路１２に入力する ことでＴmin以下のゲートパルスは出力しなくなる。
【００６６】
Ｅulmt＝±（１−２×Ｔmin／Ｔｃ）   …（11）
Ｔｃ：搬送波の周期
このとき、以下で示されるεがリミットされた誤差分であり、この量だけ出力電圧が基準電圧からずれることになる。
【００６７】
ε＝Ｅｕ−Ｅｕ*                     …（12）
本実施の形態では、リミットされた誤差分εを次のサンプル周期の電圧基準に足すことで時間平均を元の電圧基準に一致させる。
【００６８】
【数２】
Ｖuref（ｎ）＝Ｖuref（ｎ）＋ε（ｎ−１）                  …（13）
このようにすることで、最小オン時間がある素子を使用する場合でも、多レベルインバータに適用することができる。
【００６９】
図１２には、本発明の第４の実施の形態を示す。なお、図１２において前記図１１における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、主回路構成が多レベルインバータから多重インバータに置き換わっており、また、スイッチング制御回路７Ｕ，７Ｖ，７Ｗ内の分配回路が図７に示す多重インバータ用分配回路１３ｂに置き換わっている。ハード構成が変わっても、第３の実施の形態と同様の方法で多レベルインバータを多重接続した多重インバータに最小オン時間を持つ素子を適用することができる。
【００７０】
図１３乃至図１５には、本発明の第５の実施の形態を示す。なお、図１３において前記図１における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、スイッチング制御回路８Ｕ，８Ｖ，８Ｗにおいて、ＰＷＭ回路を電流基準Ｉuref，Ｉvref，Ｉwref及び電流フィードバックＩｕ，Ｉｖ，Ｉｗとの誤差信号を入力とするヒステリシスコンパレータ２３に置き換えている。図１５に示すように誤差信号がヒステリシス幅を超えた場合、スイッチング信号Ｕ1 ，Ｖ1 ，Ｗ1 のオン・オフを切り替える。ヒステリシスコンパレータ２３からの出力は、分配回路１３ｃへ入力される。本実施の形態の分配回路１３ｃの構成を図１４に示す。図４と異なる点は、出力電位レベル決定回路が出力電位レベル保持回路２４に置き換わっている点である。図１５に電流基準、電流フィードバック及びゲートパルス入力の概念図を示す。出力電位レベル保持回路２４は、現状インバータが出力している電位レベルを保存しておき、ヒステリシスコンパレータ２３からのゲートパルスの立ち上がりと立ち下がりを検出し、ゲートパルスが立ち上がりの場合、電位レベルを１増やし、立ち下がりの場合、電位レベルを１減らす。そして、現状の電位レベル１をスイッチング素子選択回路１５ａに入力する。
【００７１】
このようにすることで、その後の処理は第１の実施の形態と同じにすることができ、ヒステリシスコンパレータ２３を多レベルインバータに適用することができる。
【００７２】
図１６及び図１７には、本発明の第６の実施の形態を示す。なお、図１６において前記図１３における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、主回路構成が多レベルインバータから多重インバータに置き換わっており、また、スイッチング制御回路９Ｕ，９Ｖ，９Ｗにおいて、分配回路を図１７で示す分配回路で置き換えている。図１７で示す分配回路１３ｄと図７で示す多重インバータ用分配回路と異なる点は、出力電位レベル決定回路が出力電位レベル保持回路２４に置き換わっている点であり、出力電位レベル保持回路２４の動作は第５の実施の形態と同じである。
【００７３】
このようにすることで、ヒステリシスコンパレータ２３を多重インバータに適用することができる。
【００７４】
図１８乃至図２１は、本発明の第７の実施の形態を示す図である。なお、図１８において前記図３１における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、図１８に示すように、スイッチング制御回路を、単一の位相及び振幅の搬送波と単一の比較回路でパルス幅変調制御できるように、電圧レベルを変換する電圧基準変換回路１１と、電圧基準が属する電圧領域を判定する電圧基準レベル判定手段としての電圧基準レベル判定回路３５と、単一の位相及び振幅の搬送波と単一の比較回路からなるＰＷＭ回路１２と、スイッチング決定手段としてのスイッチング決定回路３６で構成するスイッチング制御回路３１Ｕ，３１Ｖ，３１Ｗで置き換え、直流電圧監視手段としての電圧検出回路３７、出力電流検出手段としての電流検出回路３８及びスイッチング状態記憶手段としてのスイッチング状態記憶回路３９を追加している。以下、Ｕ相を代表して説明するが、Ｖ相、Ｗ相についても同様である。また、以下、単相ＮＰＣインバータについて説明しているが、５レベル以上の単相多レベルインバータについても同様の構成で実現できる。
【００７５】
図１９及び図２０は、単相ＮＰＣインバータの出力電位レベルの対応と電圧基準の変換の概念を示している。ここでは、電圧基準を−１から＋１に正規化して考えている。図１９は、電圧基準と、単相ＮＰＣインバータに対する搬送波Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 との相関関係を示す。直流電源１の中性点の電位レベルを０、正側電位を＋１、負側電位を−１とすると、単相ＮＰＣインバータの出力可能な電圧（Ａ−Ｂ間電圧）は、＋２，＋１，０，−１，−２の５レベルであり、以下の関係である。
【００７６】
電圧基準が＋１／２から＋１の範囲にある場合：搬送波Ｃ1 との大小関係から＋１と＋２を交互に出力
電圧基準が０から＋１／２の範囲にある場合：搬送波Ｃ2 との大小関係から０と＋１を交互に出力
電圧基準が−１／２から０の範囲にある場合：搬送波Ｃ3 との大小関係から−１と０を交互に出力
電圧基準が−１から−１／２の範囲にある場合：搬送波Ｃ4 との大小関係から−２と−１を交互に出力
図２１に単相ＮＰＣインバータの出力状態と、１回のスイッチングで遷移可能な範囲を示す。数字は単相ＮＰＣインバータの出力電位レベルを示し、（）内の＋、０、−は単相ＮＰＣインバータ内の２つのアームの状態を表し、＋は上側の素子２つだけがオン、０は内側の素子２つだけがオン、−は下側の素子２つだけがオンしていることを表す。破線矢印は選択する余地がない場合の状態遷移を示し、実線矢印は同じ出力電位レベルでも複数のスイッチング状態があるため、スイッチングを選択する場合の状態遷移である。単相ＮＰＣインバータのスイッチング状態は、４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｇ，４０ｈ，４０ｉの９種類ある。ここで、単相ＮＰＣインバータの出力電位レベルを＋１とするスイッチング状態は、４０ｂ，４０ｃの２種類、出力電位レベルを０とするスイッチング状態は、４０ｄ，４０ｅ，４０ｆの３種類、出力電位レベルを−１とするスイッチング状態は、４０ｇ，４０ｈの２種類あり、これらは同じ電位を出力する場合でもスイッチング状態を選択することができる。
【００７７】
図２０に示すように、本実施の形態では、電圧基準と搬送波の相対的な関係を考慮し、搬送波の振幅が−１から＋１となるように電圧基準を変換する。例えば、図１９に示すように、電圧基準が０から＋１／２の範囲にある場合、搬送波と電圧基準との関係から決定されるパルス幅を持った相電圧を得ることができ、同様のパルス幅を図２０に示す単一の搬送波を用いて出力するために、以下のような変換を行う。
【００７８】
Ｅｕ＝（Ｖuref−１／４）×４        …（14）
Ｅｕ  ：変換後のＵ相電圧基準
Ｖuref：変換前のＵ相電圧基準
以下、それぞれの範囲にある場合も同様な変換を行う。
【００７９】
電圧基準が＋１／２から＋１の範囲にある場合：
Ｅｕ＝（Ｖuref−３／４）×４        …（15）
電圧基準が−１／２から０の範囲にある場合：
Ｅｕ＝（Ｖuref＋１／４）×４        …（16）
電圧基準が−１から−１／２の範囲にある場合：
Ｅｕ＝（Ｖuref＋３／４）×４        …（17）
上記変換後の電圧基準はＰＷＭ回路１２にてＰＷＭ制御され、ゲートパルスｐを出力する。このとき、電圧基準レベル判定回路３５では、電圧基準がどの領域にあるか、即ち、どの搬送波と比較されるかの情報を電圧基準レベルＩｖとしてスイッチング決定回路３６に入力する。スイッチング決定回路３６にて、ゲートパルスｐ、電圧基準レベルＩｖ、電圧検出回路３７で検出した直流電圧Ｖdc−Ｐ，Ｖdc−Ｎの大小関係、電流検出回路３８にて検出した出力電流の方向及び現在のスイッチング状態から次のスイッチング状態を決定する。ここで、電流方向はスイッチングアーム３Ａから出力する方向を正の向きとする。このスイッチング決定理論をデシジョンテーブルとしてＲＯＭ，ＰＬＤ等にて記憶することで、ソフト処理無くスイッチング状態を決定することができる。
【００８０】
スイッチング決定回路デシジョンテーブルの論理詳細を以下に述べる。
【００８１】
（１）現在のスイッチング状態で出力可能な電圧レベルと、入力されたゲートパルスｐと電圧基準レベルＩｖが示す出力するべき電圧が等しければ、スイッチングを行わない。
【００８２】
（２）上記（１）が等しくなければ、一致するようにスイッチング状態の遷移を行う。ただし、１つだけの素子をスイッチングするだけとし、同時に２つのスイッチングは禁止する。
【００８３】
ここで、前記出力するべき電圧に一致させるスイッチングに２つの選択肢があれば以下の判定でどちらのアームの素子をスイッチングするかを選択する。
【００８４】
（ａ）出力電位レベルが±１のとき、
（ｉ）（正側電圧大かつアームＡ電流正）又は（負側電圧大かつアームＡ電流負）：アームＢを中性点に接続＝４０ｃ，４０ｇを選択
（ii）（正側電圧大かつアームＡ電流負）又は（負側電圧大かつアームＡ電流正）：アームＡを中性点に接続＝４０ｂ，４０ｈを選択
（ｂ）出力電位レベルが０のとき、
アームＡ，Ｂを交互にスイッチングを行う。
【００８５】
例えば、４０ｂにスイッチング状態があり、単相ＮＰＣインバータの電位レベルが＋１→＋２に変化する場合、スイッチングを選択する余地はなく、一意的に次にスイッチングする素子が決定され、４０ａのスイッチング状態となる。しかし、４０ａの状態から単位インバータの出力電位レベルが＋２→＋１に変化する場合、４０ａから４０ｂへ変化させる場合と４０ｃへ変化させる２通りの選択肢があるが、このとき正側電圧が大きく、アームＡの電流が負側に流れている場合は、上記に従い、４０ｂを選択する。４０ｂの状態となることで、アームＡが中性点に接続され、中性点に電流が流れ込み、中性点電位は上昇し、直流電圧の差が無くなるように動作する。
【００８６】
このように、第７の実施の形態では、各相毎に単相ＮＰＣインバータをスター接続した電力変換装置において、１つのＰＷＭ回路１２と、スイッチング決定回路３６を用いて制御するとき、同じ出力電位レベルで異なるスイッチング状態がある場合に、直流電圧が平衡するようなスイッチング素子を優先してスイッチングさせることで、中性点電位の変動を抑えることができる。以上単位インバータについては単相ＮＰＣインバータの場合を説明したが、５レベル以上の多レベル単相インバータの場合でも、スイッチングの状態遷移を拡張することで同様の処理が行える。したがって、単相ＮＰＣインバータの制御を各相毎１つのＰＷＭ回路とスイッチング決定回路で行うことができ、部品点数が少なくなるとともに、中性点電位変動を抑えることができる。
【００８７】
図２２には、本発明の第８の実施の形態を示す。なお、図２２において前記図１８における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、出力電流検出回路の出力に代えて、電流基準Ｉurefをスイッチング制御回路３２Ｕにおけるスイッチング決定回路３６に入力している。通常、出力電流は電流基準に追従するように制御されているので、第７の実施の形態と同様の作用・効果を得ることができる。
【００８８】
図２３には、本発明の第９の実施の形態を示す。なお、図２３において前記図１８における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、電圧検出回路、電流検出回路の代わりに、スイッチング制御回路３２Ｕにスイッチングアーム記憶手段としてのスイッチングアーム記憶回路４１が付加されている。
【００８９】
スイッチングアーム記憶回路４１では、前回のスイッチングで、アームＡ，Ｂどちらがスイッチングをしたかをフラグとして記憶する回路であり、その結果をスイッチング決定回路３６に入力する。フラグの意味は以下の通りである。
【００９０】
ＦＬＧ＝Ａ：前回Ｂアームの素子をスイッチングした
ＦＬＧ＝Ｂ：前回Ａアームの素子をスイッチングした
スイッチング決定回路３６の論理詳細を以下に述べる。
【００９１】
（１）現在のスイッチング状態で出力可能な電圧レベルと、入力されたゲートパルスｐと電圧基準レベルＩｖが示す出力するべき電圧が等しければ、スイッチングを行わない。スイッチングしないので、スイッチングアーム記憶回路４１は、フラグを切り替えない。
【００９２】
（２）上記（１）が等しくなければ、一致するようにスイッチングを行う。ただし、１つだけの素子をスイッチングするだけとし、同時に２つのスイッチングは禁止する。スイッチング後、スイッチングアーム記憶回路４１は、フラグを切り替える。
【００９３】
ここで、前記出力するべき電圧に一致させるスイッチングに２つの選択肢があれば現在のスイッチングアームフラグから前回スイッチングしていない側のアームの素子をスイッチングさせる。スイッチング後、スイッチングアーム記憶回路４１は、フラグを切り替える。
【００９４】
（ａ）ＦＬＧ＝Ａのとき：Ａアームを状態変化させる（図２１中、Ａの矢印）（ｂ）ＦＬＧ＝Ｂのとき：Ｂアームを状態変化させる（図２１中、Ｂの矢印）例えば、４０ｂにスイッチング状態があり、単相ＮＰＣインバータの電位レベルが＋１→＋２に変化する場合、スイッチングを選択する余地はなく、一意的に次にスイッチングする素子が決定され、４０ａのスイッチング状態となる。しかし、４０ａの状態から単位インバータの出力電位レベルが＋２→＋１に変化するとき、４０ａから４０ｂへ変化させる場合と４０ｃへ変化させる２通りの選択肢がある。前回のスイッチングでＡアームをスイッチングしＦＬＧ＝Ｂの状態であった場合は、４０ｃを出力し、ＦＬＧ＝Ａにセットする。逆に前回ＢアームをスイッチングしＦＬＧ＝Ａだった場合は、４０ｂを出力し、ＦＬＧ＝Ｂにセットする。各単相ＮＰＣインバータにおいて出力電位レベルの変化から以上のようにスイッチング状態を決定し、各スイッチング素子にゲートパルスを与える。
【００９５】
単相ＮＰＣインバータ内のスイッチング波形は、前記図１０と略同様である。
【００９６】
このように、第９の実施の形態では、各相毎に単相ＮＰＣインバータをスター接続した電力変換装置において、１つのＰＷＭ回路１２と、スイッチング決定回路３６を用いて制御でき、回路構成をコンパクトにできる。また、同じ出力電位レベルで異なるスイッチング状態がある場合に、前回スイッチングしていないスイッチング素子を優先してスイッチングさせることで、単相ＮＰＣインバータ内の各スイッチング素子のスイッチングを分散でき、中性点に流れる電流を正負均等にできるので中性点の電圧変動を抑制できる。以上単位インバータについては単相ＮＰＣインバータの場合を説明したが、５レベル以上の多レベル単相インバータの場合でも、スイッチングの状態遷移を拡張することで同様の処理が行える。
【００９７】
図２４には、本発明の第１０の実施の形態を示す。なお、図２４において前記図１８における構成要素と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。本実施の形態では、スイッチング制御回路３４Ｕにおいて、ＰＷＭ回路を電流基準Ｉuref，Ｉvref，Ｉwref及び電流フィードバックＩｕ，Ｉｖ，Ｉｗとの誤差信号を入力とするヒステリシスコンパレータ２３と出力電位レベル保持回路２４に置き換えている。ヒステリシスコンパレータ２３は、前記図１５に示すように誤差信号がヒステリシス幅を超えた場合、スイッチング信号Ｕ1 ，Ｖ1 ，Ｗ1 のオン・オフを切り替えたパルスを出力する。出力電位レベル保持回路２４は現状インバータが出力している電位レベルを保存しておき、ヒステリシスコンパレータ２３からのゲートパルスの立ち上がりと立ち下がりを検出し、ゲートパルスが立ち上がりの場合、電位レベルを１増やし、立ち下がりの場合、電位レベルを１減らす。そして、単位インバータが出力するべき電位レベルＩv１としてスイッチング決定回路３６に入力する。
【００９８】
第７、第８、第９の実施の形態では、ゲートパルス及び電圧基準レベル判定回路３５の出力から単相ＮＰＣインバータの出力電位を得ていたが、ヒステリシスコンパレータ２３と出力電位レベル保持回路２４を用いることで、同様の作用・効果を得ることができる。このようにすることで、その後の処理は第７、第８、第９の実施の形態と同じにすることができ、ヒステリシスコンパレータを多レベル単相インバータに適用することができる。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、第１に、スイッチング制御手段を、各相毎に１つのゲートパルス生成手段と分配手段で構成することで、簡略化し小型化することができて経済的で信頼性を高めることができる。
【０１００】
第２に、多重インバータからなる電力変換装置において、個々の単位インバータ内の素子にスイッチングが特定期間集中するのを避けることで、スイッチングロスのバランスをとることができる。
【０１０１】
第３に、最小オンパルス幅の制約のあるスイッチング素子でも、制御不能領域を補正することで、多レベルインバータ及び多重インバータからなる電力変換装置に適用することができる。
【０１０２】
第４に、ゲートパルス生成手段をヒステリシスコンパレータで構成することで、より簡略化されたハード構成でＰＷＭゲートパルスを生成することができる。
【０１０３】
第５に、スイッチング制御手段を、各単位インバータ毎に１つのゲートパルス生成手段とスイッチング決定手段で構成することで、直流電圧のアンバランスを抑制することができるスイッチング素子を優先してスイッチングさせて中性点電位の変動を抑えることができるとともに経済的で信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である電力変換装置の回路図である。
【図２】上記第１の実施の形態における変換前の電圧基準に対する出力電位レベルの関係を示す図である。
【図３】上記第１の実施の形態における変換後の電圧基準に対する出力電位レベルの関係を示す図である。
【図４】図１における分配回路の内部構成を示すブロック図である。
【図５】本発明の第２の実施の形態のブロック図である。
【図６】上記第２の実施の形態における変換前の電圧基準に対する出力電位レベルの関係を示す図である。
【図７】図２における分配回路の内部構成を示す回路図である。
【図８】上記第２の実施の形態においてスイッチングする単位インバータ決定のためのキューを示す図である。
【図９】上記第２の実施の形態におけるスイッチングする素子決定のための素子のスイッチング状態変化を示す図である。
【図１０】上記第２の実施の形態における単位インバータのスイッチング波形例を示す図である。
【図１１】本発明の第３の実施の形態の回路図である。
【図１２】本発明の第４の実施の形態のブロック図である。
【図１３】本発明の第５の実施の形態の回路図である。
【図１４】図１３における分配回路の内部構成を示すブロック図である。
【図１５】上記第５の実施の形態におけるスイッチング波形例を示す図である。
【図１６】本発明の第６の実施の形態のブロック図である。
【図１７】図１６における分配回路の内部構成を示す回路図である。
【図１８】本発明の第７の実施の形態のブロック図である。
【図１９】上記第７の実施の形態における変換前の電圧基準に対する出力電位レベルの関係を示す図である。
【図２０】上記第７の実施の形態における変換後の電圧基準に対する出力電位レベルの関係を示す図である。
【図２１】上記第７の実施の形態におけるスイッチングする素子決定のための素子のスイッチング状態変化を示す図である。
【図２２】本発明の第８の実施の形態のブロック図である。
【図２３】本発明の第９の実施の形態のブロック図である。
【図２４】本発明の第１０の実施の形態のブロック図である。
【図２５】従来のＮＰＣインバータ装置の回路図である。
【図２６】上記従来のＮＰＣインバータ装置の出力波形を示す図である。
【図２７】従来の多重インバータ装置のブロック図である。
【図２８】図２７における単位インバータの内部構成を示す回路図である。
【図２９】上記従来の多重インバータ装置の出力波形を示す図である。
【図３０】従来のインバータ装置において最小オンパルス幅対策を行ったときの出力波形を示す図である。
【図３１】従来の単相多レベル３相スター接続方式の多重インバータ装置のブロック図である。
【図３２】図３１における単相ＮＰＣインバータの内部構成を示す回路図である。
【図３３】図３１の多重インバータ装置の出力電圧波形を示す図である。
【符号の説明】
１  直流電源
３Ａ，３Ｂ，３Ｕ，３Ｖ，３Ｗ  スイッチングアーム
４Ｕ〜４Ｗ，５Ｕ〜５Ｗ，６Ｕ〜６Ｗ，７Ｕ〜７Ｗ，８Ｕ〜８Ｗ，９Ｕ〜９Ｗ，３１Ｕ〜３１Ｗ，３２Ｕ〜３２Ｗ，３３Ｕ〜３３Ｗ，３４Ｕ〜３４Ｗ  スイッチング制御回路（スイッチング制御手段）
１１  電圧基準変換回路
１２  ＰＷＭ回路（ゲートパルス生成手段）
１３ａ〜１３ｄ  分配回路（分配手段）
１４  出力電位レベル決定回路（出力電位レベル決定手段）
１５ａ，１５ｂ  スイッチング素子選択回路（スイッチング素子選択手段）
１６  単位インバータ選択回路（単位インバータ選択手段）
１７  単位インバータ内素子選択回路（単位インバータ内素子選択手段）
１８ａ，１８ｂ  ゲートパルス割振り回路（ゲートパルス割振り手段）
２１，２２  電圧基準補正回路（電圧基準補正手段）
２３  ヒステリシスコンパレータ（ゲートパルス生成手段）
２８Ｕ，２８Ｖ，２８Ｗ，２８Ｕ1 ，２８Ｕ2 ，２８Ｖ1 ，２８Ｖ2 ，２８Ｗ1 ，２８Ｗ2  単位インバータ
Ｓ1 〜Ｓ4  スイッチング素子
３５  電圧基準レベル判定回路（電圧基準レベル判定手段）
３６  スイッチング決定回路（スイッチング決定手段）
３７  電圧検出回路（直流電圧監視手段）
３８  電流検出回路（出力電流検出手段）
３９  スイッチング状態記憶回路（スイッチング状態記憶手段）
４１  スイッチングアーム記憶回路（スイッチングアーム記憶手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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