(57)【特許請求の範囲】
【請求項１】
ユーザ対応のデータ書き換え可能な不揮発性データ領域、及び書き換え禁止領域を有するメモリセルアレイと、
半導体チップ表面のパッシベーション膜が開口されて成り、上記書き換え禁止領域における記憶データの消去及び書き込み動作を行う際は第１電圧レベルになり、上記書き換え禁止領域における記憶データの消去及び書き込み動作を禁止する際は第２電圧レベルになる信号が入力されるパッドと、
上記パッドの信号と読み出しモード時に第１電圧レベルになる読み出しモード信号とが供給される第１のＮＯＲゲート、この第１のＮＯＲゲートの出力信号と上記書き換え禁止領域を選択する際に第２電圧レベルになる書き換え禁止領域選択信号とが供給される第２のＮＯＲゲートを備え、上記パッドに第１電圧レベルの信号が入力されかつ上記書き換え禁止領域選択信号が第２電圧レベルにされた際の上記第２のＮＯＲゲートの出力信号に応じて上記書き換え禁止領域における記憶データの消去及び書き込み動作を可能にさせ、上記パッドが第２電圧レベルでかつ上記読み出しモード信号が第１電圧レベルでかつ上記書き換え禁止領域選択信号が第２電圧レベルにされた際の上記第２のＮＯＲゲートの出力信号に応じて上記書き換え禁止領域におけるデータの消去及び書き込み動作を禁止させて記憶データの読み出し動作を可能にさせる制御回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記パッドに前記第２電圧レベルの信号を入力することに替えて前記パッドを開放状態にすることにより、前記制御回路は前記書き換え禁止領域におけるデータの消去及び書き込み動作を禁止させることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、パッケージ封止前に前記書き換え禁止領域におけるデータの消去及び書き込み動作が可能にされ、パッケージ封止後に前記書き換え禁止領域におけるデータの消去及び書き込み動作が禁止されることを特徴とする請求項１、２のいずれか１つに記載の半導体記憶装置。
【請求項４】
前記書き換え禁止領域に書き込まれるデータは、前記半導体チップの個体認識用データであることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第２電圧レベルの信号は、論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの信号であって、前記半導体チップをパッケージに封止する際、前記論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの電源端子と前記パッドとを互いに接続することにより前記第２電圧レベルの信号が前記パッドに付与されることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第２電圧レベルの信号は、論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの信号であって、前記半導体チップをパッケージに封止する際、前記論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの電源端子と前記パッドとを抵抗素子を介して互いに接続することにより前記第２電圧レベルの信号が前記パッドに付与されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に書き換え可能な不揮発性半導体記憶装置において、個体情報等、書き換えを禁止するデータの記憶にユーザ対応の書き換え可能なメモリ部と同様な書き換え可能な不揮発性メモリ素子を使用するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置において、一部の記憶データについては書き換えを禁止したい場合がある。例えば、大容量の半導体記憶装置に音楽等の著作権を有する情報を記憶する際に、著作権を保護するために半導体チップごとに個体認証を行う必要がある。
【０００３】
個体認証を行うためには、半導体チップごとに書き込まれた個体認証用のユニークなデータを出力する必要があり、このため、何等かの手段を用いて半導体チップごとにそれぞれ異なる書き換え禁止データを記憶させねばならない。
【０００４】
上記の目的を達成するには、半導体記憶装置のメモリ領域を構成する不揮発性メモリ素子自体が書き込み可能なメモリであるという特徴を生かして、ウエハプロセス後に、通常のメモリ領域と同様に構成された不揮発性メモリ素子に書き込みを行うのが最も簡便な方法である。このような不揮発性メモリ素子を通常のメモリ領域と同様なメモリセルアレイの中に配置すれば、書き込み回路や読み出し回路を共有できるので高集積化にとって好ましい。
【０００５】
しかし、不揮発性メモリ素子が書き換え可能であれば、書き換え禁止データを記憶するまでは書き換えを許す必要があるので、半導体チップに対して何等かの物理的変更を加えない限り、電気的信号の入力により書き換え禁止メモリ領域の書き換えが可能であることが問題になる。このため、従来図７に示すような回路を用いて、メモリセルアレイの書き換え禁止領域にデータが書き込まれた後は、書き込まれたデータの改変が不可能となるようにしていた。
【０００６】
図７に示す従来の回路は、書き換え禁止領域のワード線を選択するロウデコーダ２３と、不揮発性メモリ素子Ｑ１０、Ｑ１１等からなる書き換え禁止領域を含む不揮発性データ領域（メモリセルアレイ）２４から構成される。図７に示す従来の回路では、書き換え禁止領域は一般ユーザに開放された通常の不揮発性データ領域２４の中に配置され、アドレスで選択される通常のロウデコーダとは異なるロウデコーダ２３を活性化することにより書き換え禁止領域のワード線を選択している。
【０００７】
次にロウデコーダ２３の動作について説明する。先に述べたように個別認証用の書き換え禁止領域に求められる機能は、半導体チップごとに個別認証用のデータが書き込まれた後はデータ書き換えを禁止し、かつ、個別認証の際には書き換え禁止状態において、書き込まれた個別認証用のデータを読み出し可能にすることである。
【０００８】
図７に示すロウデコーダ２３は、通常のロウデコーダでアドレス信号を入力するＮチャネルトランジスタＱ１、Ｑ２、Ｑ３のゲートに固定の高レベル電圧Ｖ0を入力し、ＮチャネルトランジスタＱ１、Ｑ２、Ｑ３をオン状態にする。信号φはロウデコーダの活性化信号であり、信号φを高レベルにすることでＮチャネルトランジスタＱ４がオン、ＰチャネルトランジスタＱ６がオフとなって、ＰチャネルトランジスタＱ６のドレインに付与される高レベルの電源電圧が切り離される。
【０００９】
ここでヒューズ素子が接続されていれば、ＮチャネルトランジスタＱ５のゲートに高レベルの書き換え禁止領域選択信号Ｘを入力することにより、ノードＮ１の電圧が低レベル（接地）になる。
【００１０】
ノードＮ１の低レベル電圧は、インバータ１３とＰチャネルトランジスタＱ７からなるラッチ回路及び電圧変換回路１４を介して、書き換え禁止領域のワード線を選択するパストランジスタＱ８のゲートに高レベル電圧として印加され、パストランジスタＱ８をオンすることにより、メモリセルアレイに含まれる書き込み禁止領域の不揮発性メモリ素子Ｑ１０、Ｑ１１等のゲートに選択ワード線電圧が印可され、個別認証用のデータが書き込まれる。このとき、ＮチャネルトランジスタＱ９はヒューズ素子で短絡されるので、ロウデコーダ２３の動作には関与しない。
【００１１】
このようにして書き込まれた個別認証用のデータを書き換え禁止にする場合には、メタル層を用いてウエハ上に形成されたヒューズ素子をレーザ加工により溶断する。このとき、読み出しモード信号は低レベルであるからＮチャネルトランジスタＱ９はオフ状態であり、ノードＮ１は低レベルから開放されるので、ラッチ回路と電圧変換回路１４を介してパストランジスタＱ８のゲートに低レベル電圧が印加され、パストランジスタＱ８をオフすることによりメモリ素子Ｑ１０、Ｑ１１等へのデータの書き込みが禁止される。
【００１２】
また、ヒューズ素子が溶断された状態で読み出しモード信号を高レベルにすれば、ＮチャネルトランジスタＱ９がオン状態になるので、ノードＮ１が低レベルとなり、パストランジスタＱ８を用いてワード線を選択し、書き換え禁止領域の不揮発性メモリ素子Ｑ１０、Ｑ１１等に書き込まれた個別認証用のデータを読み出すことができる。
【００１３】
以上述べたように、従来、書き換え禁止メモリ領域を選択するロウデコーダ２３は、ヒューズ素子を溶断することで書き換え禁止とされてきた。しかし、この方法を用いれば、レーザを用いて高精度にヒューズを溶断するレーザ加工が必要となり、また、半導体チップ製造後のテスト工程に長時間を要するため、製造コストが増加するという問題があった。
【００１４】
【発明が解決しようとする課題】
上記したように、従来の個別認証機能を備えた半導体記憶装置は、ヒューズ素子の溶断を用いて書き換え禁止機能が付与されるため、半導体チップ製造後のテスト工程に長時間を要し製造コストが増加するという問題があった。本発明は上記の問題点を解決すべくなされたもので、通常メモリセルアレイを構成する不揮発性メモリ素子と同様な素子を用いて、製造コストの増加を生じることなく、個別認証機能を備える半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、従来用いられたヒューズ素子に替えて、通常メモリセルアレイを構成する不揮発性メモリ素子を用いて個別認証用の書き込み禁止領域を形成し、半導体チップをパッケージに封入する前にプローブ等を用いて前記半導体チップのパッドに高レベル電圧を付与することにより、書き込み禁止領域の不揮発性メモリ素子を書き込み可能な状態にし、個別認証用のデータを書き込んだ後半導体チップをパッケージに封入し、外部からのパッドへの電気的接続を不可能とすることによりデータ書き換えを禁止することを主な特徴とする。
【００１６】
具体的には本発明の半導体記憶装置は、ユーザ対応のデータ書き換え可能な不揮発性データ領域、及び書き換え禁止領域を有するメモリセルアレイと、半導体チップ表面のパッシベーション膜が開口されて成り、上記書き換え禁止領域における記憶データの消去及び書き込み動作を行う際は第１電圧レベルになり、上記書き換え禁止領域における記憶データの消去及び書き込み動作を禁止する際は第２電圧レベルになる信号が入力されるパッドと、上記パッドの信号と読み出しモード時に第１電圧レベルになる読み出しモード信号とが供給される第１のＮＯＲゲート、この第１のＮＯＲゲートの出力信号と上記書き換え禁止領域を選択する際に第２電圧レベルになる書き換え禁止領域選択信号とが供給される第２のＮＯＲゲートを備え、上記パッドに第１電圧レベルの信号が入力されかつ上記書き換え禁止領域選択信号が第２電圧レベルにされた際の上記第２のＮＯＲゲートの出力信号に応じて上記書き換え禁止領域における記憶データの消去及び書き込み動作を可能にさせ、上記パッドが第２電圧レベルでかつ上記読み出しモード信号が第１電圧レベルでかつ上記書き換え禁止領域選択信号が第２電圧レベルにされた際の上記第２のＮＯＲゲートの出力信号に応じて上記書き換え禁止領域におけるデータの消去及び書き込み動作を禁止させて記憶データの読み出し動作を可能にさせる制御回路とを具備したことを特徴とする。
【００１７】
好ましくは前記半導体記憶装置は、前記パッドに前記第２電圧レベルの信号を入力することに替えて前記パッドを開放状態にすることにより、前記制御回路は前記書き換え禁止領域におけるデータの消去及び書き込み動作を禁止させることを特徴とする。
【００１８】
また、好ましくは前記半導体記憶装置は、パッケージ封止前に前記書き換え禁止領域におけるデータの消去及び書き込み動作が可能にされ、パッケージ封止後に前記書き換え禁止領域におけるデータの消去及び書き込み動作が禁止されることを特徴とする。
【００２０】
また、好ましくは前記第２電圧レベルの信号は、論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの信号であって、前記半導体チップをパッケージに封止する際、前記論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの電源端子と前記パッドとを互いに接続することにより前記第２電圧レベルの信号が前記パッドに付与されることを特徴とする。
【００２１】
また、好ましくは前記第２電圧レベルの信号は、論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの信号であって、前記半導体チップをパッケージに封止する際、前記論理“０”及び論理“１”のいずれか１つに対応する電圧レベルの電源端子と前記パッドとを抵抗素子を介して互いに接続することにより前記第２電圧レベルの信号が前記パッドに付与されることを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
図１は、本発明の第１の実施の形態に係る個別認証機能を備えた半導体記憶装置の構成を示す図である。図１に示す半導体記憶装置は、ユーザ対応のデータ書き換え可能な不揮発性データ領域１と、この不揮発性データ領域１と同様な不揮発性メモリ素子で構成された個別認証用のデータの記憶する書き換え禁止領域２と、センスアンプ及び書き込み回路３と、ロウデコーダ４と、アドレスバッファ５と、書き換え禁止領域２のワード線を選択する書き換え禁止領域用ロウデコーダ６と、半導体チップ上に設けられたパッド７と、ＮＯＲゲート８、１０、抵抗９、インバータ１１からなる回路と、ロウデコーダ４を不活性化する信号線１２から構成される。
【００２７】
不揮発性データ領域１と書き換え禁止領域２は、一連のメモリセルアレイを構成し、このメモリセルアレイの共通カラムのビット線は、ユーザが書き換え可能な不揮発性データ領域１と個別認証用のデータが書き込まれる書き換え禁止領域２との間で共有され、センスアンプ及び書き込み回路３に接続される。書き換え可能な不揮発性データ領域１及び書き換え禁止領域２は異なるワード線に接続され、それぞれ通常のロウデコーダ４及び書き換え禁止用ロウデコーダ６を用いて選択される。
【００２８】
次に図１、図２を用いて通常のロウデコーダ４の回路構成と動作を説明する。図２に示す通常のロウデコーダ４の回路構成は、先に図７を用いて説明した従来のロウデコーダ２３の回路構成とほぼ同様であるため、対応部に対応する符号と参照番号を付して、特に図７との相異点について詳細に説明する。
【００２９】
図１に示す通常の不揮発性データ領域１は、アドレスバッファ５の出力を受けて１つのワード線が選択されることによりデータの消去、書き込み及び読み出し動作を行うことができる。図２において、信号φはロウデコーダ４を活性化する信号であり、活性化信号φが低レベルであればＰチャネルトランジスタＱ６がオンとなり、ノードＮ１に高レベルの電源電圧が付与されるので、ラッチ回路と電圧変換回路１４を介して低レベルの電圧がパストランジスタＱ８のゲートに印可され、全てのロウデコーダ４は非選択状態になる。
【００３０】
ＮチャネルトランジスタＱ１、Ｑ２、Ｑ３のゲートに入力されたアドレス信号Ａｄｄａ、Ａｄｄｂ、Ａｄｄｃが全て高レベルであり、かつＮチャネルトランジスタＱ５のゲートに入力される書き換え禁止領域選択信号Ｘが低レベル（図２では／Ｘが高レベル）のときに、活性化信号φが高レベルに変化すればノードＮ１が放電され低レベルとなるので、ロウデコーダ４は選択状態になる。
【００３１】
ノードＮ１の低レベルは、ラッチ回路と電圧変換回路１４を介して高レベルの電圧に変換され、パストランジスタＱ８のゲートに印加されることにより、ワード線に選択ワード線電圧が送られ、動作モードに応じて消去、書き込み、及び読み出し動作を行うことができる。
【００３２】
次に、図１及び図３を用いて書き換え禁止領域用ロウデコーダ６の回路構成と動作を説明する。図３に示す書き換え禁止領域用ロウデコーダ６の構成は、図２に示す通常のロウデコーダ４と同一であるが、通常のロウデコーダ４においてアドレス信号を入力していたＮチャネルトランジスタＱ１、Ｑ２、Ｑ３のゲートには一定の固定電圧Ｖ0が入力され、書き換え禁止領域用ロウデコーダの選択及び非選択はＮチャネルトランジスタＱ５への信号Ａの入力のみで決定される。
【００３３】
ここで信号Ａは、図１に示すように、半導体チップ上のパッシベーション膜を開口することにより形成されたパッド７と、ＮＯＲゲート８、１０、抵抗９、インバータ１１からなる回路から出力される。また、信号Ａの電圧レベルは、制御回路（図示せず）で生成される書き換え禁止領域選択信号Ｘと、読み出しモード信号と、パッド７に与えられる電圧レベルにより決定される。
【００３４】
はじめに、書き換え禁止領域への個別認証データの書き込みについて説明する。
図１のパッド７が高レベルであり、制御回路が書き換え禁止領域選択モードであって高レベルの書き換え禁止領域選択信号Ｘが送出されれば、ＮＯＲゲート１０から出力される信号Ａは高レベルとなり、図３のＮチャネルトランジスタＱ５がオンすることによりノードＮ１は低レベルとなる。ノードＮ１の低レベルはラッチ回路と電圧変換回路１４を介して高レベルの電圧に変換され、パストランジスタＱ８のゲートに印加されることにより、ワード線に選択ワード線電圧が送られ、書き換え禁止領域２に対して、通常の不揮発性データ領域１と同様に消去、書き込み、及び読み出し動作を行うことができる。
【００３５】
次に、個別認証データの書き換え禁止動作と読み出しについて説明する。
例えば図１に示すようにパッド７が抵抗９を介して接地されていれば、パッド７は開放状態で低レベルになる。制御回路が読み出しモードであってＮＯＲゲート８に入力される読み出しモード信号が高レベルになり、かつ制御回路が書き換え禁止領域選択モードであって書き換え禁止領域選択信号Ｘが高レベルであれば、ＮＯＲゲート１０の出力Ａは高レベルになり、書き換え禁止領域２に記憶された個別認証データは読み出しのみが許され、データの書き換えを行うことができない。
【００３６】
不揮発性半導体記憶装置の製造工程においては、ウエハレベルでの試験終了時点でチップごとに個別認証用のユニークなデータの書き込みを行う。このとき、書き換え禁止領域への書き込みを可能にするため、プローブを用いて図１に示すパッド７に高レベル電圧を入力する。
【００３７】
引き続き組み立て工程において、パッド７を開放状態にしたままチップをパッケージに封入する。先に述べたように、パッド７は抵抗９を介して接地（プルダウン）されているので、開放状態でパッケージに封入されたパッド７は低レベル状態となる。このため、書き換え禁止領域２に記憶された個別認証データは読み出しのみが許され、データの書き換えはパッケージを開封しない限り永久に禁止される。
【００３８】
次に、図４、図５を用いて第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態では、第１の実施の形態と異なり、信号Ｂを用いて不揮発性半導体記憶装置の書き込みコマンドの送出を制御することに特徴がある。
【００３９】
図４に示す信号Ｂの生成回路は、半導体チップ上に形成されたパッド７と、プルダウン抵抗９と、インバータ１５、１７と、ＮＡＮＤゲート１６から構成される。ＮＡＮＤゲート１６の一方の入力端子に書き換え禁止領域選択信号Ｘが入力される。また、図５に示す書き込みコマンドの送出を制御する回路は、外部入力信号に応じて書き込みコマンドを発生する制御回路１８と、ＡＮＤゲート１９から構成される。ＡＮＤゲート１９の一方の入力端子に信号Ｂが入力される。
【００４０】
書き換え禁止領域選択信号Ｘが高レベルで図１の書き換え禁止領域２が選択され、かつパッド７が低レベルであれば、図４の回路から出力される信号Ｂは高レベルとなる。従って、図５の制御回路１８で生成された高レベルの書き込みコマンドは、ＡＮＤゲート１９を介して高レベルの書き込み信号となって送出され、書き換え禁止領域２への個別認証データの書き込みが可能になる。
【００４１】
一方、書き換え禁止領域選択信号Ｘが高レベルで図１の書き換え禁止領域２が選択され、かつパッド７が高レベルであれば、図４の回路から出力される信号Ｂは低レベルとなり、図５の制御回路１８で生成された高レベルの書き込みコマンドはＡＮＤゲート１９により阻止され、書き込み信号は送出されない。従って、書き換え禁止領域２へのデータ書き込みが禁止される。
【００４２】
同様にして、半導体記憶装置の消去コマンドを制御すれば、書き換え禁止領域２に書き込まれた個別認証データの消去を禁止することができるので、図４、図５に示す回路を用いれば、書き換え禁止領域２に書き込まれた個別認証データの書き換えが禁止される。
【００４３】
次に、図６を用いて第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態では、第２の実施の形態と異なり、信号Ｂを用いて不揮発性半導体記憶装置の書き込み、消去に必要な高電圧の発生を制御することに特徴がある。
【００４４】
図６は、書き込み、消去に必要な高電圧を発生するチャージポンプ回路と信号Ｂによる制御部の構成を示す図である。図６に示すチャージポンプ回路は、ダイオード接続されたＮチャネルトランジスタＱ１０乃至ＱＮと、チャージを蓄積するキャパシタＣ１０乃至ＣＮと、ポンピングに必要な位相反転用のインバータＩ１０、Ｉ１１、Ｉ１１ａ、Ｉ１２…ＩＮと、発振回路２０と、信号Ｂを用いて発振回路２０の出力を制御するインバータ２１及びＮＡＮＤゲート２２から構成される。信号ＢはＮＡＮＤゲート２２の一方の端子に入力される。
【００４５】
図４に示す信号Ｂの生成回路を用いて図６に示す発振回路２０の出力を禁止すれば、書き込み、消去に必要な高電圧を発生することができないので、書き換え禁止領域２に書き込まれた個別認証データの書き換えが禁止される。
【００４６】
なお本発明は上記の実施の形態に限定されることはない。例えば第１の実施の形態において、パッケージへの封入後、パッドの開放状態においてパッドを低レベル状態にするためにプルダウン抵抗を用いたが、信号Ａを生成する論理回路を反転すれば、同様の目的に対してプルアップ抵抗を用いることができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４７】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、通常のメモリセルアレイを構成する不揮発性メモリ素子と同様な素子を用いて個別認証用の書き換え禁止領域が形成され、また、従来のようにヒューズ素子の溶断等を用いて書き換え禁止機能を付与する必要がないので、製造コストの増加を生じることなく個別認証用の書き込み禁止領域を備える半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示す図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の通常のロウデコーダの回路構成を示す図。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の書き換え禁止領域用ロウデコーダの回路構成を示す図。
【図４】本発明の第２の実施の形態に係る信号Ｂの生成回路を示す図。
【図５】本発明の第２の実施の形態に係る書き込みコマンドの制御回路を示す図。
【図６】本発明の第３の実施の形態に係る書き込み電圧の制御回路を示す図。
【図７】従来の書き換え禁止領域を含む半導体記憶装置の構成を示す図。
【符号の説明】
１、２４…不揮発性データ領域
２…書き換え禁止領域
３…センスアンプ及び書き込み回路
４、２３…ロウデコーダ
５…アドレスバッファ
６…書き換え禁止領域用ロウデコーダ
７…パッド
８、１０…ＮＯＲゲート
９…プルダウン抵抗
１１、１３、１５、１７、２１…インバータ
１４…電圧変換回路
１６、２２…ＮＡＮＤゲート
１９…ＡＮＤゲート
２０…発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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