(57)【特許請求の範囲】
【請求項１】
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給する部分ビット列抽出回路と、を備える、
ことを特徴とするＭＳＫ変調器。
【請求項２】
前記双方向シフトレジスタは、前記信号ビットを１個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の４分の１に実質的に等しい回数シフトする、
ことを特徴とする請求項１に記載のＭＳＫ変調器。
【請求項３】
前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第１のディジタル信号が表す前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第１のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第２のディジタル信号が表す前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第２のアナログ信号を生成する手段と、を備える、
ことを特徴とする請求項１又は２に記載のＭＳＫ変調器。
【請求項４】
前記ディジタル−アナログ変換器は、自己が取得した前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第１のアナログ信号を生成し、自己が取得した前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第２のアナログ信号を生成する、
ことを特徴とする請求項３に記載のＭＳＫ変調器。
【請求項５】
前記直交変調器は、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に（π／２）ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第１のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第１のアナログ信号及び前記搬送波の各瞬時値の積を表す第１の積信号を生成する第１の乗算器と、
前記ディジタル−アナログ変換器より前記第２のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第２のアナログ信号及び前記搬送波の各瞬時値の積を表す第２の積信号を生成する第２の乗算器と、
前記第１及び第２の乗算器より前記第１及び第２の積信号を取得し、取得した前記第１及び第２の積信号の各瞬時値の和又は差を表す前記ＭＳＫ変調信号を生成する加算器と、
を備えることを特徴とする請求項１に記載のＭＳＫ変調器。
【請求項６】
ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の、位相を表す各ビットに、当該位相を瞬時値へと変換するための固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する、
ことを特徴とする角度変調器。
【請求項７】
ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の各ビットに固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する角度変調器であって、
各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成される、
ことを特徴とする角度変調器。
【請求項８】
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記ビット列を構成する各ビットの論理値を、前記配列に沿った所定の方向にシフトするシフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される部分ビット列が表す値を前記シフトレジスタより取得してディジタル信号として外部に供給する部分ビット列抽出回路と、を備える、
ことを特徴とするディジタル信号発生器。
【請求項９】
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶し、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトステップと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列が表す値を取得して、前記第１のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を取得して、前記第２のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供する部分ビット列抽出ステップと、を備える、
ことを特徴とするＭＳＫ変調方法。
【請求項１０】
コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、変調対象のディジタル信号を構成する信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち半数の連続するビットから構成される第１の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記信号ビットの論理値を、所定時間における（π／２）ラジアンの位相の遅れ及び進みにより表す第１のディジタル信号として供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を前記双方向シフトレジスタより取得し、前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号として供給する部分ビット列抽出回路と、
して機能させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＳＫ（Minimum Shift Keying）変調器及びＭＳＫ変調方法に関し、特に、データを高速に伝送するためのＭＳＫ変調器及びＭＳＫ変調方法に関する。
【０００２】
【従来の技術】
ディジタル信号を伝送するための技術として、ＭＳＫ変調の手法が広く用いられている。ＭＳＫ変調は、伝送する対象であるディジタル信号の各ビットの論理値に従って、搬送波の（π／２）ラジアン分（すなわち、４分の１周期分）の区間の位相を、実質的に±（π／２）ラジアン、連続的に変化させる変調の手法である。
【０００３】
ＭＳＫ変調を行うＭＳＫ変調器としては、従来、例えば図６に示すものが知られていた。
図６のＭＳＫ変調器は、符号発生器１０１と、移相器１０２〜１０４と、発振器１０５及び１０６と、乗算器１０７〜１１０と、加算器１１１とを備えている。
【０００４】
符号発生器１０１が生成した伝送対象のディジタル信号は乗算器１０７及び移相器１０２に供給され、移相器１０２に供給されたディジタル信号は（π／２）ラジアン位相を遅らされた上、乗算器１０８に供給される。
一方、発振器１０５から供給される正弦波等の基準信号は乗算器１０７及び移相器１０３に供給され、移相器１０３に供給された基準信号は（π／２）ラジアン位相を遅らされた上、乗算器１０８に供給される。
【０００５】
乗算器１０７は、符号発生器１０１から供給されたディジタル信号及び発振器１０５から供給された基準信号の積を表す信号を生成して乗算器１０９に供給する。乗算器１０８は、移相器１０２から供給されたディジタル信号及び移相器１０３から供給された基準信号の積を表す信号を生成して乗算器１１０に供給する。
一方、発振器１０６から供給される正弦波等の搬送波は乗算器１０９及び移相器１０４に供給され、移相器１０４に供給された搬送波は（π／２）ラジアン位相を遅らされた上、乗算器１１０に供給される。
【０００６】
乗算器１０９は、乗算器１０７から供給された信号及び発振器１０６から供給された搬送波の積を表す信号を生成して加算器１１１に供給する。乗算器１１０は、乗算器１０８から供給された信号及び移相器１０４から供給された搬送波の積を表す信号を生成して加算器１１１に供給する。
加算器１１１は、乗算器１０９及び１１０から供給された信号の和を表す信号を生成し、符号発生器１０１が供給しディジタル信号で搬送波をＭＳＫ変調したＭＳＫ変調波として出力する。
【０００７】
【発明が解決しようとする課題】
しかし、図６に示すＭＳＫ変調器において、各部をアナログ回路によって構成した場合、アナログ回路の動作特性のばらつきや、浮遊容量、配線のインダクタンス等により動作が不安定になる。例えば、各移相器が自己に供給された信号を移相する量が実質的に（π／２）ラジアンとは異なる量になる、等の現象が起きる。そして、この現象は、移相する対象の信号の周波数が高くなるほど顕著になる。
【０００８】
この問題を解決する手法としては、例えば特開平５−６３７４２に開示されているような、ＭＳＫ変調器の各部をディジタル回路により構成する手法が考えられる。
特開平５−６３７４２に開示されている手法では、伝送対象のディジタル信号を１／２データ遅延回路により遅延させる等して生成された、互いに位相が（π／２）ラジアン異なる１組のベースバンド信号が、各々直列−並列変換される。並列信号に変換されたベースバンド信号は、タイミング発生回路が指定するＲＡＭ（Random Access Memory）に、アドレスデータとして供給される。
ＲＡＭは、マスタークロックと並列信号に変換されたベースバンド信号の各々との乗算結果を示す複数のデータを、当該ベースバンド信号の値をアドレスとする記憶領域に記憶しており、当該ベースバンド信号をアドレスデータとして供給されると、積を示すこれらのデータを出力する。
【０００９】
しかし、特開平５−６３７４２の技術において、ディジタル信号を例えば１０メガサンプル毎秒程度の高速で伝送する場合、ＲＡＭが、後続するデータの変換が遅延しない程度に速くデータを読み出せるものでなければ、正常に変調を行えない。
【００１０】
また、変換精度を高くするためには、ＲＡＭが記憶する乗算結果のパターンを多くする必要があり、しかも、一度に並列変換されるディジタル信号のビット数を大きくする必要がある。従って、ＲＡＭの記憶容量を大きくする必要が生じたり、また、直列−並列変換を行う回路等の構成を複雑にする必要が生じたりすることにより、装置の構成が複雑かつ大規模となる。
【００１１】
なお、特開平５−６３７４２の技術において用いられる１組のベースバンド信号を生成するための手法としては、信号を移相するアナログ回路や、移相のための複素数演算が可能なＤＳＰ（Digital Signal Processor）等のディジタル信号処理装置を用いる手法が考えられる。
【００１２】
しかし、信号の移相をアナログ回路により行った場合は、上述の通り、信号を移相する量が実質的に（π／２）ラジアンとは異なる量になる、等の現象が起き、この現象は、１０メガサンプル毎秒程度のデータを含む信号を移相する場合、回避することが極めて困難である。
【００１３】
また、ディジタル信号処理装置に複素数演算を行わせる場合は、ディジタル信号処理装置の演算速度を超える速度でデータが供給されると、移相が正常に行われなくなる。このため、１０メガサンプル毎秒程度のデータを含む信号の移相は、ディジタル信号処理装置による演算により正常に行うことが極めて困難である。
【００１４】
この発明は上記実状に鑑みてなされたもので、ディジタル形式の高速のデータにより正確にＭＳＫ変調を行うためのＭＳＫ変調器及びＭＳＫ変調方法と、ディジタル形式の高速のデータによる正確なＭＳＫ変調を可能とするための構成とを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点にかかるＭＳＫ変調器は、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生器と、
前記ディジタル信号発生器より前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換器と、
前記ディジタル−アナログ変換器より前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調器と、を備え、
前記ディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第１のディジタル信号として前記ディジタル−アナログ変換器に供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記第２のディジタル信号として前記ディジタル−アナログ変換器に供給する部分ビット列抽出回路と、を備える、
ことを特徴とする。
【００１６】
このようなＭＳＫ変調器によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。従って、このようなＭＳＫ変調器によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００１７】
また、ＤＳＰ等の複雑な信号処理装置によらず、ＭＳＫ変調波を生成するためのディジタル信号を簡単な構成で生成する。これにより、ディジタル形式の高速のデータによる正確なＭＳＫ変調が行われる。
【００１８】
この場合、前記双方向シフトレジスタは、前記信号ビットを１個取得する毎に、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向に前記ビット列を構成するビットの個数の４分の１に実質的に等しい回数シフトするものとすれば、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を表すディジタル信号が簡単な構成により生成されるので、ディジタル形式の高速のデータによる正確なＭＳＫ変調が行われる。
【００１９】
前記ディジタル−アナログ変換器は、
前記ディジタル信号発生器より取得した前記第１のディジタル信号が表す前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第１のアナログ信号を生成する手段と、
前記ディジタル信号発生器より取得した前記第２のディジタル信号が表す前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数に従って単調変化するアナログ値を表す前記第２のアナログ信号を生成する手段と、
を備えるものとすれば、ＭＳＫ変調波を生成するためのディジタル信号が、アナログ信号であるＭＳＫ変調波に変換される。
【００２０】
前記ディジタル−アナログ変換器は、自己が取得した前記第１の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を正弦関数又は余弦関数に代入した値を表す前記アナログ値を表す前記第１のアナログ信号を生成し、自己が取得した前記第２の部分ビット列の各々に属するビットのうち所定の論理値を有するものの数を前記正弦関数又は前記余弦関数に代入した値を表す前記アナログ値を表す前記第２のアナログ信号を生成するものとすれば、ＭＳＫ変調波の時間変化は、正弦関数ないし余弦関数を表すようになるので、ＭＳＫ変調波の占有帯域幅が最小化される。
【００２１】
前記直交変調器は、例えば、
前記搬送波を生成する搬送波発生器と、
前記搬送波と位相が実質的に（π／２）ラジアン異なる移相信号を生成する移相信号発生器と、
前記ディジタル−アナログ変換器より前記第１のアナログ信号を取得し、前記搬送波発生器より前記搬送波を取得して、取得した前記第１のアナログ信号及び前記搬送波の各瞬時値の積を表す第１の積信号を生成する第１の乗算器と、
前記ディジタル−アナログ変換器より前記第２のアナログ信号を取得し、前記移相信号発生器より前記移相信号を取得して、取得した前記第２のアナログ信号及び前記搬送波の各瞬時値の積を表す第２の積信号を生成する第２の乗算器と、
前記第１及び第２の乗算器より前記第１及び第２の積信号を取得し、取得した前記第１及び第２の積信号の各瞬時値の和又は差を表す前記ＭＳＫ変調信号を生成する加算器と、
を備えるものとすればよい。
【００２２】
また、この発明の第２の観点にかかる角度変調器は、
ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の、位相を表す各ビットに、当該位相を瞬時値へと変換するための固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する、
ことを特徴とする。
あるいは、前記角度変調器は、ベースバンド信号の瞬時値を表すことなく当該ベースバンド信号の位相の経時変化を表すデータから複数の部分を抽出することにより、前記位相を特定する複数のディジタル信号を生成し、各前記ディジタル信号を、各該ディジタル信号内の各ビットに固有の重みをかけてそれぞれディジタル−アナログ変換することにより複数のアナログ信号を生成して、各前記アナログ信号に基づき、角度変調波を生成する角度変調器であって、各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成されることを特徴とするものであってもよい。
【００２３】
このような角度変調器によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理により角度変調波が得られる。従って、このような角度変調器によれば、ディジタル形式の高速のデータにより正確に、ＭＳＫ変調等の角度変調が行われる。
【００２４】
各前記ディジタル信号は、実質的に連続する一部が互いに同一の論理値を有するビット列を、前記角度変調波の信号成分が表す値に固有の所定の方向に循環シフトし、循環シフトした前記ビット列より、実質的に連続するビットから構成される部分ビット列を複数抽出することにより生成される、
これにより、ＤＳＰ等の複雑な信号処理装置によらず、角度変調波を生成するためのディジタル信号を簡単な構成で生成する。これにより、ディジタル形式の高速のデータによる正確な角度変調が行われる。
【００２５】
また、この発明の第３の観点にかかるディジタル信号発生器は、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、前記ビット列を構成する各ビットの論理値を、前記配列に沿った所定の方向にシフトするシフトレジスタと、
前記ビット列のうち実質的に半数の連続するビットから構成される部分ビット列が表す値を前記シフトレジスタより取得してディジタル信号として外部に供給する部分ビット列抽出回路と、を備える、
ことを特徴とする。
【００２６】
このようなディジタル信号発生器によれば、ＤＳＰ等の複雑な信号処理装置によらず、ＭＳＫ変調波を生成するためのディジタル信号が簡単な構成で生成される。従って、ディジタル形式の高速のデータによる正確なＭＳＫ変調が可能となる。
【００２７】
また、この発明の第４の観点にかかるＭＳＫ変調方法は、
変調対象のディジタル信号を構成する各信号ビットの論理値を、所定時間における搬送波の（π／２）ラジアンの位相の遅れ及び進みにより表す第１のアナログ信号を表す第１のディジタル信号、及び前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号を生成するディジタル信号発生ステップと、
前記ディジタル信号発生ステップが生成した前記第１及び第２のディジタル信号を取得してディジタル−アナログ変換し、前記第１及び第２のアナログ信号を生成するディジタル−アナログ変換ステップと、
前記ディジタル−アナログ変換ステップが生成した前記第１及び第２のアナログ信号を取得し、前記搬送波及び当該第１のアナログ信号の各瞬時値の積と、前記搬送波を実質的に（π／２）ラジアン移相したもの及び当該第２のアナログ信号の各瞬時値の積との和又は差を表すＭＳＫ（Minimum Shift Keying）変調信号を生成する直交変調ステップと、を備え、
前記ディジタル信号発生ステップは、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶し、前記信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトステップと、
前記ビット列のうち実質的に半数の連続するビットから構成される第１の部分ビット列が表す値を取得して、前記第１のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を取得して、前記第２のディジタル信号として前記ディジタル−アナログ変換ステップにおける取得に供する部分ビット列抽出ステップと、を備える、
ことを特徴とする。
【００２８】
このようなＭＳＫ変調方法によれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理によりＭＳＫ変調波が得られる。従って、このようなＭＳＫ変調方法によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００２９】
また、この発明の第５の観点にかかるコンピュータ読み取り可能な記録媒体は、
コンピュータを、
円環状に配列された複数個のビットより構成されたビット列であって、該ビットのうち実質的に半数の連続するビットが互いに同一の論理値を有し、他のビットが前記連続するビットと異なる論理値を有するビット列を記憶しており、変調対象のディジタル信号を構成する信号ビットを取得して、前記ビット列を構成する各ビットの論理値を、前記円環状の配列に沿って、該信号ビットの論理値に固有の所定の方向にシフトする双方向シフトレジスタと、
前記ビット列のうち半数の連続するビットから構成される第１の部分ビット列が表す値を前記双方向シフトレジスタより取得して、前記信号ビットの論理値を、所定時間における（π／２）ラジアンの位相の遅れ及び進みにより表す第１のディジタル信号として供給し、前記ビット列のうち実質的に半数の連続するビットから構成され、そのうち更に実質的に半数の連続するビットが前記第１の部分ビット列に属する第２の部分ビット列が表す値を前記双方向シフトレジスタより取得し、前記第１のアナログ信号と位相が実質的に（π／２）ラジアン異なる第２のアナログ信号を表す第２のディジタル信号として供給する部分ビット列抽出回路と、
して機能させるためのプログラムを記録したことを特徴とする。
【００３０】
このような記録媒体に記録されたプログラムを実行するコンピュータによれば、伝送対象のデータ自体を移相することなく、簡単なディジタル信号処理により、ＭＳＫ変調波を生成するためのディジタル信号が得られる。従って、このようなコンピュータによれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調が行われる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態にかかるディジタルＭＳＫ変調器を、ＭＳＫ送信機を例として説明する。
図１は、この発明の実施の形態にかかるＭＳＫ送信機の構成の一例を示す。
図示するように、このＭＳＫ送信機は、符号発生器１と、双方向シフトレジスタ２と、重み付け加算器３Ｉ及び３Ｑと、シフトパルス発生器４と、ローパスフィルタ５Ｉ及び５Ｑと、乗算器６Ｉ及び６Ｑと、第１局部発振器７と、移相器８と、加算器９と、混合器１０と、第２局部発振器１１と、ＲＦ（Radio Frequency）増幅器１２と、アンテナ１３とより構成される。
【００３４】
符号発生器１はコンピュータ等からなり、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を双方向シフトレジスタ２に供給する。
符号発生器１が双方向シフトレジスタ２に供給するディジタル信号のボーレートは、実質的に、シフトパルス発生器４が発するシフトパルスの周波数の４分の１である。また、符号発生器１が生成するディジタル信号は、シフトパルスに同期している。具体的には、符号発生器１が生成するディジタル信号の論理値の遷移（立ち上がり及び立ち下がり）は、シフトパルスの立ち上がりと実質的に同時に起こるようになっている。
【００３５】
双方向シフトレジスタ２は、ディジタル信号発生器を構成するものである。
双方向シフトレジスタ２は、最上位ビットから最下位ビットまで１列に並ぶ配列をなす１６ビットのデータを格納するメモリと、初期化部とを備え、また、図１に示すように、同期入力端と、データ入力端と、１２個のデータ出力端ＯＵＴ１〜ＯＵＴ１２とを備える。
なお、データ出力端ＯＵＴ１〜ＯＵＴ１２は、部分ビット列抽出回路を構成するものである。
【００３６】
双方向シフトレジスタ２は、シフトパルス発生器４から自己の同期入力端にシフトパルスの供給を受け、また、符号発生器１から自己のデータ入力端にディジタル信号の供給を受ける。そして、シフトパルス発生器４からシフトパルスを供給される度に、そのシフトパルスが供給された時点において符号発生器１から供給されているディジタル信号の二値論理値が”１”であれば自己のメモリに格納されているデータを左に１ビット分循環シフトさせ、”０”であれば右に１ビット分循環シフトさせる。
【００３７】
換言すれば、双方向シフトレジスタ２のメモリが格納する１６ビットのデータは、実質的には円環をなすように配列されている。そして、双方向シフトレジスタ２の同期入力端にシフトパルスが供給された時点において符号発生器１から供給されているディジタル信号の二値論理値が”１”であれば自己のメモリに格納されているデータをこの円環に沿って一定の方向に１ビット分シフトさせる。また、”０”であれば、”１”であった場合とは逆方向に１ビット分シフトさせる。
【００３８】
双方向シフトレジスタ２のデータ出力端ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５、ＯＵＴ６、ＯＵＴ７、ＯＵＴ８、ＯＵＴ９、ＯＵＴ１０、ＯＵＴ１１及びＯＵＴ１２は、順に、自己のメモリが格納する１６ビットのデータのうち下位から１番目、２番目、３番目、４番目、５番目、６番目、７番目、８番目、９番目、１０番目、１１番目及び１２番目のビットの二値論理値を表す信号を出力する。
【００３９】
図２は、双方向シフトレジスタ２のメモリが格納する各ビットの具体的な配列を模式的に示す図である。双方向シフトレジスタ２は、シフトパルスが供給された時点において、符号発生器１から供給されているディジタル信号の二値論理値が”１”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の上位のビットに転記する。ただし、最上位ビットの内容は、最下位ビットに転記する。
一方、シフトパルスが供給された時点において符号発生器１から供給されているディジタル信号の二値論理値が”０”である場合、図示するように、自己のメモリに格納されている各ビットの内容を、直近の下位のビットに転記する。ただし、最下位ビットの内容は、最上位ビットに転記する。
【００４０】
また、双方向シフトレジスタ２の初期化部は、このＭＳＫ送信機が起動したことを検知して、自己のメモリに格納されている１６ビットのデータが、２進数”００００００００１１１１１１１１”を表すようにする。すなわち、自己のメモリに格納されている各ビットのうち、下位８ビットをセットし、上位８ビットをリセットする。
【００４１】
従って、このＭＳＫ送信機が動作している間、双方向シフトレジスタ２のメモリに格納されている１６ビットのデータは、最上位ビットと最下位ビットが連続しているものとしてみれば、図２に示すように、セットされているビットとリセットされているビットが、いずれも８個連続している状態に保たれる。
【００４２】
双方向シフトレジスタ２は、具体的には、例えば図３に示す物理的構成を有する。図３に示す双方向シフトレジスタ２は、マルチプレクサＭＵＸ１〜ＭＵＸ１６と、ラッチＤＬ１〜ＤＬ１６と、初期化回路ＩＮＩとを備える。
【００４３】
マルチプレクサＭＵＸ１〜ＭＵＸ１６は、互いに実質的に同一のものであり、それぞれ、第１入力端子Ａと、第２入力端子Ｂと、セレクト端子Ｓと、出力端子Ｙとを備える。
そして、マルチプレクサＭＵＸ１〜ＭＵＸ１６の各々は、各自のセレクト端子Ｓに印加されている電圧が表す二値論理値が”０”であるとき、第１入力端子Ａに印加されている電圧を出力端子Ｙに発生させる。また、各自のセレクト端子Ｓに印加されている電圧が表す二値論理値が”１”であるとき、第２入力端子Ｂに印加されている電圧を出力端子Ｙに発生させる。
【００４４】
マルチプレクサＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４、ＭＵＸ５、ＭＵＸ６、ＭＵＸ７、ＭＵＸ８、ＭＵＸ９、ＭＵＸ１０、ＭＵＸ１１、ＭＵＸ１２、ＭＵＸ１３、ＭＵＸ１４、ＭＵＸ１５及びＭＵＸ１６の出力端子Ｙは、順に、ラッチＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ１４、ＤＬ１５及びＤＬ１６のデータ入力端子Ｄに１対１に接続されている。
マルチプレクサＭＵＸ１〜ＭＵＸ１６のセレクト端子Ｓは、互いに接続され、双方向シフトレジスタ２のデータ入力端をなしている。
【００４５】
ラッチＤＬ１〜ＤＬ１６は、互いに実質的に同一のものであり、双方向シフトレジスタのメモリの機能を行うものである。ラッチＤＬ１〜ＤＬ１６は、それぞれ、データ入力端子Ｄと、出力端子Ｑと、クロック端子ＣＫと、プリセット端子ＰＲＮと、クリア端子ＣＬＲとを備える。
【００４６】
ラッチＤＬ１〜ＤＬ１６の各々は、各自のクロック端子ＣＫに印加されている電圧が示す二値論理値が”１”から”０”に遷移すると、遷移があったことを検知し、遷移を検知した時点においてデータ入力端子に印加されていた電圧が表す二値論理値を記憶し、記憶した二値論理値を表す電圧を、出力端子Ｑに発生させる。ただし、プリセット端子ＰＲＮに二値論理値”０”を表す電圧が印加されているときは、出力端子Ｑには二値論理値”１”を表す電圧を発生させ、クリア端子ＣＬＲに二値論理値”０”を表す電圧が印加されているときは、二値論理値”０”を表す電圧を出力端子Ｑに発生させる。
【００４７】
ラッチＤＬ１が記憶する二値論理値は、双方向シフトレジスタ２のメモリの最下位ビットの二値論理値をなす。以下、ラッチＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ１４、ＤＬ１５及びＤＬ１６が記憶する二値論理値は、双方向シフトレジスタ２のメモリの最下位からみて、順に、２番目、３番目、４番目、５番目、６番目、７番目、８番目、９番目、１０番目、１１番目、１２番目、１３番目、１４番目、１５番目及び１６番目のビットの二値論理値をなす。
【００４８】
ラッチＤＬ１〜ＤＬ１６の各々は、その出力端子Ｑに、双方向シフトレジスタ２のメモリの各ビットのうち各自が記憶するビットの二値論理値を表す電圧を発生させる。そして、ラッチＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４、ＤＬ５、ＤＬ６、ＤＬ７、ＤＬ８、ＤＬ９、ＤＬ１０、ＤＬ１１及びＤＬ１２の各々の出力端子Ｑは、順に、双方向シフトレジスタ２のデータ出力端ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５、ＯＵＴ６、ＯＵＴ７、ＯＵＴ８、ＯＵＴ９、ＯＵＴ１０、ＯＵＴ１１及びＯＵＴ１２をなす。
【００４９】
ラッチＤＬ１〜ＤＬ１６の各々の出力端子Ｑは、各自が記憶するビットより１つ上位のビットを記憶するラッチのデータ入力端子に接続されたマルチプレクサの第１入力端子Ａと、各自が記憶するビットより１つ下位のビットを記憶するラッチに接続されたマルチプレクサの第２入力端子Ｂとに接続されている。
ただし、ラッチＤＬ１の出力端子Ｑは、マルチプレクサＭＵＸ１６の第２入力端子Ｂと、マルチプレクサＭＵＸ２の第１入力端子Ａとに接続され、ラッチＤＬ１６の出力端子Ｑは、マルチプレクサＭＵＸ１５の第２入力端子Ｂと、マルチプレクサＭＵＸ１の第１入力端子Ａとに接続されている。
【００５０】
ラッチＤＬ１〜ＤＬ１６のクロック端子ＣＫは互いに接続され、双方向シフトレジスタ２の同期入力端をなす。ラッチＤＬ１〜ＤＬ８のクリア端子ＣＬＲと、ラッチＤＬ９〜ＤＬ１６のプリセット端子ＰＲＮとは、初期化回路ＩＮＩに接続されている。
なお、ラッチＤＬ１〜ＤＬ８のプリセット端子ＰＲＮ、及びラッチＤＬ９〜ＤＬ１６のクリア端子ＣＬＲが有する機能は使用されない。従って、ラッチＤＬ１〜ＤＬ８のプリセット端子ＰＲＮ及びラッチＤＬ９〜ＤＬ１６のクリア端子ＣＬＲは、例えば、図３の双方向シフトレジスタ２が誤動作することを避けるため、いずれも、二値論理値”１”を表す電圧を供給する任意の電圧源（具体的には、例えば、図３の双方向シフトレジスタ２を駆動するための図示しない直流電源の正極）に接続される。
【００５１】
初期化回路ＩＮＩは、双方向シフトレジスタ２の初期化部を構成するものであり、例えば、このＭＳＫ送信機に供給される直流の電源電圧を積分する回路等を備える。初期化回路ＩＮＩは、このＭＳＫ送信機が起動したことを検知し、ラッチＤＬ１〜ＤＬ８のクリア端子ＣＬＲと、ラッチＤＬ９〜ＤＬ１６のプリセット端子ＰＲＮとに、論理値”０”を表す信号を一定時間供給する。これにより、ラッチＤＬ１〜ＤＬ１６が記憶する１６ビットのデータは、２進数”００００００００１１１１１１１１”を表すようになる。
【００５２】
重み付け加算器３Ｉ及び３Ｑは、ディジタル−アナログ変換器を構成するものである。
重み付け加算器３Ｉは、双方向シフトレジスタ２のメモリに格納されている各ビットのうち、下位から５〜１２番目にあたる８個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力するものである。
【００５３】
具体的には、重み付け加算器３Ｉは、例えば、双方向シフトレジスタ２のメモリの各ビットのうち下位からの順番がｋであるものの二値論理値をＸ（ｋ）としたとき、数式１の右辺により表される値ＳＩを表すアナログ信号を出力する。
【００５４】
【数１】
0003742731.tif 000002
【００５５】
重み付け加算器３Ｉは、具体的には、例えば図４に示す構成を有する。
図４に示す重み付け加算器３Ｉは、抵抗器Ｒ１〜Ｒ８を備える。
抵抗器Ｒ１の一端は、双方向シフトレジスタ２のデータ出力端ＯＵＴ５から信号の供給を受けるための第１の入力端をなす。以下、抵抗器Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７及びＲ８の一端は、順に、双方向シフトレジスタ２のデータ出力端ＯＵＴ６、ＯＵＴ７、ＯＵＴ８、ＯＵＴ９、ＯＵＴ１０、ＯＵＴ１１及びＯＵＴ１２から信号の供給を受けるための第２、第３、第４、第５、第６、第７及び第８の入力端をなす。
抵抗器Ｒ１〜Ｒ８の他端同士は、互いに接続されて１個の出力端をなしている。
【００５６】
抵抗器Ｒ１、Ｒ２、Ｒ３及びＲ４の抵抗値を、順にｒ１、ｒ２、ｒ３及びｒ４とすると、抵抗値ｒ１〜ｒ４には、実質的に、数式２に示す関係がある。
【数２】
ｒ１：ｒ２：ｒ３：ｒ４
＝｛ｓｉｎ（π／２）−ｓｉｎ（３・π／８）  ｝−１
：｛ｓｉｎ（３・π／８）−ｓｉｎ（π／４）｝−１
：｛ｓｉｎ（π／４）−ｓｉｎ（π／８）｝−１
：｛ｓｉｎ（π／８）｝−１
【００５７】
抵抗器Ｒ５の抵抗値は抵抗器Ｒ４の抵抗値ｒ４に実質的に等しく、抵抗器Ｒ６の抵抗値は抵抗器Ｒ３の抵抗値ｒ３に実質的に等しく、抵抗器Ｒ７の抵抗値は抵抗器Ｒ２の抵抗値ｒ２に実質的に等しく、抵抗器Ｒ８の抵抗値は抵抗器Ｒ１の抵抗値ｒ１に実質的に等しい。
【００５８】
図４に示す重み付け加算器３Ｉの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第１〜第８の入力端に、上述の論理値Ｘ（５）〜Ｘ（１２）を表す正論理のディジタル電圧（すなわち、二値論理値を表す二値の電圧であって、論理値”１”を表す電圧が論理値”０”を表す電圧より高いもの）を印加したとする。この場合、当該負荷に流れる電流の最大値をＩＩｍａｘとすると、当該負荷には、数式３に示す値ＩＩに実質的に等しい量の電流が流れる。したがって、当該負荷に流れる電流の量は、上述の値ＳＩを表すものとなる。
【００５９】
【数３】
ＩＩ＝ＩＩｍａｘ・｛（ＳＩ＋１）／２｝
【００６０】
重み付け加算器３Ｑは、重み付け加算器３Ｉと実質的に同一の構成を有しており、双方向シフトレジスタ２のメモリに格納されている各ビットのうち、下位から１〜８番目にあたる８個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
具体的には、重み付け加算器３Ｑは、例えば、数式４により表される値ＳＱを表すアナログ信号を出力する。
【００６１】
【数４】
0003742731.tif 000003
【００６２】
重み付け加算器３Ｑの物理的構成が、図４に示す重み付け加算器３Ｉの構成と実質的に等しい場合、重み付け加算器３Ｑの第１、第２、第３、第４、第５、第６、第７及び第８の入力端は、順に、双方向シフトレジスタ２のデータ出力端ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５、ＯＵＴ６、ＯＵＴ７及びＯＵＴ８から信号の供給を受ける。
そして、重み付け加算器３Ｑの出力端に負荷の一端を接続し、負荷の他端を一定の電圧に保ち、第１〜第８の入力端に、上述の論理値Ｘ（１）〜Ｘ（８）を表す正論理のディジタル電圧を印加した場合、当該負荷に流れる電流の最大値をＩＱｍａｘとすると、当該負荷には、上述の値ＳＱを表すものとして、数式５に示す値ＩＱに実質的に等しい量の電流が流れる。
【００６３】
【数５】
ＩＱ＝ＩＱｍａｘ・｛（ＳＱ＋１）／２｝
【００６４】
シフトパルス発生器４は、矩形波発振器等を備え、シフトパルスを生成して双方向シフトレジスタ２の同期入力端に供給する。シフトパルスの周波数は、実質的に、符号発生器１が双方向シフトレジスタ２に供給するディジタル信号のボーレートの４倍である。
【００６５】
ローパスフィルタ５Ｉは、重み付け加算器３Ｉが出力した信号のうち、シフトパルス発生器４が発生するシフトパルス周波数の２分の１を超える周波数（すなわち、符号発生器１が発生するディジタル符号の周波数のナイキスト周波数を超える周波数）の成分を実質的に遮断し、その他の成分を通過させる。
ローパスフィルタ５Ｑは、ローパスフィルタ５Ｉと実質的に同一の周波数特性を有し、重み付け加算器３Ｑが出力した信号を濾波する。
【００６６】
乗算器６Ｉ及び６Ｑ、第１局部発振器７、移相器８及び加算器９は、直交変調器を構成するものである。
乗算器６Ｉは、ローパスフィルタ５Ｉを通過した信号及び第１局部発振器７が生成する信号の積を表す信号（すなわち、任意の時点において、ローパスフィルタ５Ｉを通過した信号が表す値の瞬時値及び第１局部発振器７が生成する信号が表す値の瞬時値の積を表す瞬時値を有する信号）を生成して、加算器９に供給する。
乗算器６Ｑは乗算器６Ｉと実質的に同一のものであり、ローパスフィルタ５Ｑを通過した信号と、移相器８が生成する信号との積を表す信号を生成して、加算器９に供給する。
【００６７】
第１局部発振器７は、余弦波を生成する発振器を備え、周波数が所定の中間周波数に合致する余弦波を表す信号を生成し、乗算器６Ｉ及び移相器８に供給する。
移相器８は、第１局部発振器７から供給された信号を取得し、取得した信号が表す余弦波より位相が実質的に（π／２）ラジアン進んだ信号を生成して、生成した信号を乗算器６Ｑに供給する。
【００６８】
加算器９は、乗算器６Ｉ及び６Ｑから供給される信号の和を表す信号（すなわち、任意の時点において、乗算器６Ｉ及び６Ｑから同時に供給される信号の値の和を表す瞬時値を有する信号）を生成して、混合器１０に供給する。
【００６９】
混合器１０は、加算器９及び第２局部発振器１１から供給される２つの信号の積を表す信号のうち、その周波数が、加算器９及び第２局部発振器１１から供給される２つの信号の周波数の和に実質的に等しい成分を表す信号を生成して、ＲＦ増幅器１２に供給する。
第２局部発振器１１は、正弦波を生成する発振器を備え、中間周波数（つまり、第１局部発振器７が発する信号の周波数）と所定の搬送波周波数との差に実質的に等しい周波数を有する正弦波を表す信号を生成し、混合器１０に供給する。
【００７０】
ＲＦ増幅器１２は、混合器１０から供給された信号を増幅してアンテナ１３に供給し、アンテナ１３は、自己に供給された信号を電磁波として放射する。
【００７１】
（動作）
次に、このＭＳＫ送信機の動作を説明する。
このＭＳＫ送信機が起動すると、双方向シフトレジスタ２の初期化部が電源の投入を検知して、双方向シフトレジスタ２のメモリを初期状態にする（すなわち、メモリに格納された１６ビットのデータが、２進数”００００００００１１１１１１１１”を表すようにする）。
【００７２】
次に、符号発生器１が、送信する対象の情報を表すディジタル信号を生成し、生成したディジタル信号を、双方向シフトレジスタ２のデータ入力端に供給する。
一方、シフトパルス発生器４は、シフトパルスを生成して双方向シフトレジスタ２の同期入力端に供給する。
【００７３】
双方向シフトレジスタ２は、シフトパルス発生器４から自己の同期入力端にシフトパルスの供給を受け、また、符号発生器１から自己のデータ入力端にディジタル信号の供給を受ける。
そして、シフトパルス発生器４からシフトパルスを供給される度に、そのシフトパルスが供給された時点において符号発生器１から供給されているディジタル信号の二値論理値に従い、自己のメモリに格納されているデータを右又は左に循環シフトさせる。
【００７４】
符号発生器１が双方向シフトレジスタ２に供給するディジタル信号のボーレートは、実質的に、シフトパルス発生器４が発するシフトパルスの周波数の４分の１である。従って、１ビットのディジタル信号が双方向シフトレジスタ２のデータ入力端に供給され始めてから、次の１ビットのディジタル信号が供給され始めるまでの間に、双方向シフトレジスタ２の同期入力端に供給されているシフトパルスは、４回立ち上がる。
このため、１ビットのディジタル信号の供給の開始から終了までの間に、双方向シフトレジスタ２のメモリの各ビットは、右に４回又は左に４回、循環シフトされる。
【００７５】
そして、重み付け加算器３Ｉは、双方向シフトレジスタ２のメモリに格納されている各ビットのうち、下位から５〜１２番目にあたる８個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。また、重み付け加算器３Ｑは、各ビットのうち下位から１〜８番目にあたる８個のビットの二値論理値を、各ビットに固有の重みをかけた上で互いに加算した値を表すアナログ信号を出力する。
【００７６】
双方向シフトレジスタ２のメモリの各ビットの論理値が、初期状態から回数ｋだけ左に循環シフトした状態に等しい状態において、重み付け加算器３Ｉから出力されるアナログ信号が表す値ＳＩ（ｋ）は、例えば、数式６で表される。
【００７７】
【数６】
ＳＩ（ｋ）＝ｃｏｓ［｛ｋ・（π／８）｝＋（π／２）］
（ただし、πは円周率、ｋは０以上１５以下の整数）
【００７８】
一方、双方向シフトレジスタ２のメモリの各ビットの論理値が、初期状態から回数ｋだけ左に循環シフトした状態に等しい状態において、重み付け加算器３Ｑから出力されるアナログ信号が表す値ＳＱ（ｋ）は、例えば、数式７で表される。
【００７９】
【数７】
ＳＱ（ｋ）＝ｓｉｎ［｛ｋ・（π／８）｝＋（π／２）］
（ただし、πは円周率、ｋは０以上１５以下の整数）
【００８０】
ｋの値は時間変化するので、以下、時刻ｔにおけるｋの値をｋ（ｔ）とすれば、時刻ｔにおいて重み付け加算器３Ｉから出力されるアナログ信号の値ＳＩ（ｔ）及び時刻ｔにおいて重み付け加算器３Ｑから出力されるアナログ信号の値ＳＱ（ｔ）は、例えば、数式８及び数式９により表される。
【００８１】
【数８】
ＳＩ（ｔ）＝ｃｏｓ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
【数９】
ＳＱ（ｔ）＝ｓｉｎ［｛（π／８）・ｋ（ｔ）｝＋（π／２）］
【００８２】
アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相及び波形の変化を、以下、図５を参照して具体的に説明する。
例えば、論理値”１”の１ビットのディジタル信号Ｄ１が双方向シフトレジスタ２のデータ入力端に供給され始めた時点において、双方向シフトレジスタ２のメモリの各ビットが初期状態にあったとする。そして、符号発生器１が発生するディジタル信号のボーレートがｂｓであったとする。
この場合、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相及び波形の変化は、例えば図５に示すようになる。
【００８３】
すなわち、ディジタル信号Ｄ１の供給の開始から終了までの間に重み付け加算器３Ｉから出力されるアナログ信号ＳＩ（ｔ）の波形は、図５に示すように、周波数が（ｂｓ／４）である余弦波のうち位相角が（π／２）以上π以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すものとなる。
また、重み付け加算器３Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の正弦波のうち位相角が（π／２）以上π以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すものとなる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン進む。
【００８４】
続いて、論理値”１”の１ビットのディジタル信号Ｄ２が更に双方向シフトレジスタ２のデータ入力端に供給されたとする。この場合、ディジタル信号Ｄ２の供給開始から終了までの間に重み付け加算器３Ｉ及び３Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の余弦波及び正弦波のうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の先頭から１６分の１周期間隔で４点標本化したものを表すものとなる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン更に進む。
【００８５】
続いて、論理値”０”の１ビットのディジタル信号Ｄ３が更に双方向シフトレジスタ２のデータ入力端に供給されたとする。この場合、ディジタル信号Ｄ３の供給開始から終了までの間に重み付け加算器３Ｉ及び３Ｑから出力されるアナログ信号の波形は、図示するように、周波数（ｂｓ／４）の余弦波及び正弦波のうち位相角がπ以上｛３・（π／２）｝以下である４分の１周期分の区間を、区間の末尾から１６分の１周期間隔で、時間を遡る方向に４点標本化したものを表すものとなる。
また、アナログ信号ＳＩ（ｔ）及びＳＱ（ｔ）の位相は、図示するように、いずれも実質的に時間｛１／（４・ｂｓ）｝間隔で（π／８）ラジアンずつ、合計（π／２）ラジアン戻る。
【００８６】
重み付け加算器３Ｉから出力されたアナログ信号のうち、シフトパルスの周波数の２分の１以下の周波数成分は、ローパスフィルタ５Ｉを通過して、乗算器６Ｉに供給される。同様に、重み付け加算器３Ｑから出力されたアナログ信号のうち、シフトパルスの周波数の２分の１以下の周波数成分は、ローパスフィルタ５Ｑを通過して、乗算器６Ｑに供給される。
【００８７】
一方、第１局部発振器７は、周波数が中間周波数ｆｃに合致する余弦波を表す信号（具体的には、例えば、数式１０によりｖＩ（ｔ）として表される信号）を生成して、乗算器６Ｉ及び移相器８に供給する。
【数１０】
ｖＩ（ｔ）＝Ａ０・ｃｏｓ（ωｃ・ｔ）
（ただし、Ａ０は振幅、ωｃ＝２・π・ｆｃ）
【００８８】
移相器８は、第１局部発振器７から信号ｖＩ（ｔ）を供給されると、信号ｖＩ（ｔ）の位相を（π／２）ラジアン遅らせた信号ｖＱ（ｔ）を生成して、乗算器６Ｑに供給する。信号ｖＱ（ｔ）の値は、具体的には、例えば、数式１１により表される。
【数１１】
ｖＱ（ｔ）＝Ａ０・ｓｉｎ（ωｃ・ｔ）
【００８９】
乗算器６Ｉは、ローパスフィルタ５Ｉを通過した信号ＳＩ（ｋ）の値及び第１局部発振器７が生成する信号ｖＩ（ｔ）の値の積を表す信号を生成して、混合器１０に供給する。乗算器６Ｉから加算器９に供給される信号をＩ（ｔ）とすると、Ｉ（ｔ）の瞬時値は、例えば数式１２により表される。
【数１２】
0003742731.tif 000004
（ただし、Ｂ０は振幅）
【００９０】
乗算器６Ｑは、乗算器６Ｉと同様にして、ローパスフィルタ５Ｑを通過した信号ＳＱ（ｋ）の値及び移相器８が生成する信号ｖＱ（ｔ）の値の積を表す信号を生成し、混合器１０に供給する。乗算器６Ｑから加算器９に供給される信号をＱ（ｔ）とすると、Ｑ（ｔ）の瞬時値は、例えば数式１３により表される。
【数１３】
0003742731.tif 000005
【００９１】
加算器９は、乗算器６Ｉ及び６Ｑから供給される信号の和を表す信号として、例えば数式１４に示す瞬時値を有する信号Ｓ（ｔ）を生成して、混合器１０に供給する。このようにして得られた信号Ｓ（ｔ）は、周波数ｆｃの搬送波を、符号発生器１から供給されるディジタル信号でＭＳＫ変調して得られるＭＳＫ変調波を表すものである。
【００９２】
【数１４】
0003742731.tif 000006
【００９３】
第２局部発振器１１は、搬送波周波数ｆと中間周波数ｆｃとの差（ｆ−ｆｃ）に実質的に等しい周波数の正弦波を表す信号ｖ（ｔ）を生成し、混合器１０に供給する。信号ｖ（ｔ）の値は、具体的には、例えば数式１５により表される。
【数１５】
ｖ（ｔ）＝Ｃ０・ｓｉｎ｛（ω−ωｃ）・ｔ｝
（ただし、Ｃ０は振幅、ω＝２・π・ｆ）
【００９４】
混合器１０は、加算器９から供給される信号Ｓ（ｔ）及び第２局部発振器１１から供給される信号ｖ（ｔ）を供給されると、これら２つの信号の積を表す信号のうち、その周波数が、これら２つの信号の周波数の和に実質的に等しい成分を表す信号Ｆ（ｔ）を生成して、ＲＦ増幅器１２に供給する。信号Ｆ（ｔ）の値は、具体的には、例えば数式１６により表される。
【００９５】
【数１６】
Ｆ（ｔ）＝Ｄ０・ｓｉｎ［（ω・ｔ）−｛（π／８）・ｋ（ｔ）｝］
（ただし、Ｄ０は振幅）
【００９６】
ｋ（ｔ）の値は、符号発生器１からの１ビットのディジタル信号の供給開始から供給終了までの間に、当該ディジタル信号の長さの４分の１に実質的に等しい時間間隔で１ずつ、合計４だけ増加するか、又は当該時間間隔で１ずつ、合計４だけ減少する。
従って、信号Ｆ（ｔ）の位相は、符号発生器１からの１ビットのディジタル信号の供給開始から供給終了までの間に、当該ディジタル信号の長さの４分の１に実質的に等しい時間間隔で（π／８）ラジアンずつ、合計（π／２）ラジアンだけ進むか、又は当該時間間隔で（π／８）ラジアンずつ、合計（π／２）ラジアンだけ遅れる。
このようにして得られた信号Ｆ（ｔ）は、周波数ｆの搬送波を、符号発生器１から供給されるディジタル信号でＭＳＫ変調して得られるＭＳＫ変調波を表すものである。
【００９７】
ＲＦ増幅器１２は、混合器１０から供給された信号Ｆ（ｔ）を増幅してアンテナ１３に供給し、アンテナ１３から、瞬時値が信号Ｆ（ｔ）の瞬時値に実質的に比例したＭＳＫ変調波が、電磁波として放射される。
【００９８】
なお、このＭＳＫ送信機の構成は、上述のものに限られない。
例えば、符号発生器１や、双方向シフトレジスタ２や、シフトパルス発生器４の一部又は全部は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）から構成されていてもよい。また、重み付け加算器３Ｉ及び３Ｑの少なくとも一方は、Ｄ／Ａ（Digital-to-Analog）変換器から構成されていてもよい。更に、ローパスフィルタ５Ｉ及び５Ｑや、乗算器６Ｉ及び６Ｑや、第１局部発振器７や、移相器８や、加算器９の機能の一部又は全部が、Ａ／Ｄ（Analog-to-Digital）変換器、ＤＳＰ及びＤ／Ａ変換器から構成されていてもよい。
【００９９】
また、このＭＳＫ送信機は、生成したＭＳＫ変調波をアンテナ１３から放射する必要はなく、例えば、生成したＭＳＫ変調波を有線回線を介して伝送してもよい。また、伝送する対象のディジタル信号は、予め更に任意の手法による変調が加えられているものであってもよい。また、混合器１０、第２局部発振器１１及びＲＦ増幅器１２はいずれも必要なものではなく、省略可能である。
【０１００】
また、重み付け加算器３Ｉ及び３Ｑが、自己に供給される各ビットに乗ずる重みは任意であり、ＭＳＫ変調波の占有帯域幅が所望の値以下となる限り、必ずしも、重み付け加算器３Ｉ及び３Ｑが、余弦波ないし正弦波の一部を標本化したものを表すアナログ信号を出力するような重み付けがなされていなくてもよい。従って、例えば、重み付け加算器３Ｉ及び３Ｑが、三角波の一部を標本化したものを表すアナログ信号を出力するようにしてもよい。
【０１０１】
また、双方向シフトレジスタ２が重み付け加算器３Ｉに供給する信号は下位から５〜１２番目のビットの論理値を表すものである必要はなく、また、重み付け加算器３Ｑに供給する信号は、下位から１〜８番目のビットの論理値を表すものである必要はない。
重み付け加算器３Ｉ及び３Ｑに供給される信号は、
（１）いずれも、双方向シフトレジスタ２が記憶するビットの配列のうち、最上位ビットと最下位ビットとが連続しているものとして扱った場合に実質的に半数の連続するビットを表すものであり、
（２）重み付け加算器３Ｑに供給される信号が表すビットの実質的に半数が、重み付け加算器３Ｉに供給される信号が表すビットと重複する、
ものであればよい。
【０１０２】
また、双方向シフトレジスタ２のメモリが格納するデータのビット数は１６ビットである必要はなく、例えば８ビットや、３２ビットでもよい。
また、所望の変調の精度が得られる限り、重み付け加算器３Ｉ及び３Ｑが双方向シフトレジスタ２から取得する信号のビット数は異なっていてもよい。この場合、双方向シフトレジスタ２のメモリが格納するデータのビット数は奇数でもよい。また、所望の変調の精度が得られる限り、重み付け加算器３Ｉ及び３Ｑが出力する信号の位相は互いに正確に（π／２）ラジアン異なっていなくてもよい。
【０１０３】
以上、この発明にかかるＭＳＫ変調器を説明したが、この発明のＭＳＫ変調器は、専用のシステムによらず、通常のコンピュータシステムを用いて実現可能である。例えば、Ａ／Ｄ変換器、Ｄ／Ａ変換器を備えるパーソナルコンピュータに、上述の動作を実行するためのプログラムを格納した媒体（フロッピーディスク、ＣＤ−ＲＯＭ等）から該プログラムをインストールすることにより、処理を実行するＭＳＫ変調器を構成することができる。
【０１０４】
また、コンピュータにプログラムを供給するための媒体は、通信媒体（通信回線、通信ネットワーク、通信システムのように、一時的且つ流動的にプログラムを保持する媒体）でも良い。例えば、通信ネットワークの掲示板（ＢＢＳ）に該プログラムを掲示し、これをネットワークを介して配信してもよい。ネットワークを介した配信は、該プログラムにより搬送波を変調して得られる変調波を伝送することにより行ってもよい。
そして、このプログラムを起動し、ＯＳの制御下に、他のアプリケーションプログラムと同様に実行することにより、上述の処理を実行することができる。
【０１０５】
なお、ＯＳが処理の一部を分担する場合、あるいは、ＯＳが本願発明の１つの構成要素の一部を構成するような場合には、記録媒体には、その部分を除いたプログラムを格納してもよい。この場合も、この発明では、その記録媒体には、コンピュータが実行する各機能又はステップを実行するためのプログラムが格納されているものとする。
【０１０６】
【発明の効果】
以上説明したように、この発明によれば、ディジタル形式の高速のデータにより正確にＭＳＫ変調を行うためのＭＳＫ変調器及びＭＳＫ変調方法と、ディジタル形式の高速のデータによる正確なＭＳＫ変調を可能とするための構成とが実現される。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかるＭＳＫ送信機の基本構成を示すブロック図である。
【図２】双方向シフトレジスタのメモリが格納するデータの各ビットの配列を模式的に示す図である。
【図３】双方向シフトレジスタの物理的構成を示す回路図である。
【図４】重み付け加算器の物理的構成を示す回路図である。
【図５】伝送対象のディジタル信号の波形、図１のＭＳＫ送信機の重み付け加算器が出力する信号の波形及び位相を示すグラフである。
【図６】従来のＭＳＫ変調器の構成を示すブロック図である。
【符号の説明】
１                        符号発生器
２                        双方向シフトレジスタ
３Ｉ、３Ｑ                重み付け加算器
４                        シフトパルス発生器
５Ｉ、５Ｑ                ローパスフィルタ
６Ｉ、６Ｑ                乗算器
７                        第１局部発振器
８                        移相器
９                        加算器
１０                      混合器
１１                      第２局部発振器
１２                      ＲＦ増幅器
１３                      アンテナ
ＭＵＸ１〜ＭＵＸ１６      マルチプレクサ
ＤＬ１〜ＤＬ１６          ラッチ
ＩＮＩ                    初期化回路
Ｒ１〜Ｒ８                抵抗器
【図１】
0003742731.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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