(57)【特許請求の範囲】
【請求項１】
信号遅延要素と演算要素とで構成される第１のフィルタユニットを複数段にわたって縦続接続してなり、各段の前記演算要素における乗算要素に対してフィルタ係数が入力され、入力ディジタル信号に対して各フィルタユニット内の前記信号遅延要素と前記演算要素との接続と前記フィルタ係数とに応じたディジタルフィルタ演算を実行するマスタフィルタ部と、
演算要素で構成される第２のフィルタユニットを前記マスタフィルタ部と同様に複数段にわたって縦続接続してなると共に、各段の該演算要素における乗算要素に対して前記マスタフィルタ部と共通の前記フィルタ係数がそれぞれ入力されるが、信号遅延要素を具備せず、前記マスタフィルタ部の前記各第１のフィルタユニットの前記信号遅延要素の出力信号をそれぞれ対応する前記第２のフィルタユニットの前記演算要素に入力することで、自己の信号遅延要素無しで前記入力ディジタル信号に対して前記マスタフィルタ部と同様のディジタルフィルタ演算を実行するスレーブフィルタ部と
を具備し、前記スレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させることで帰還型フィルタを構成してなることを特徴とする帰還型ディジタルフィルタ。
【請求項２】
前記スレーブフィルタ部を複数具備し、そのうち１個を除く他の各スレーブフィルタ部の出力信号をそれぞれ互いに異なる他のスレーブフィルタ部の入力側に帰還入力させ、残りの１個のスレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させるように接続を設定したことを特徴とする請求項１に記載の帰還型ディジタルフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、帰還型ディジタルフィルタに関し、特に、楽音信号処理装置に適するものに関する。
【０００２】
【従来の技術】
音楽分野において、フェイズシフター（フェイザー）として知られる楽音信号処理装置は、例えばオールパスフィルタのようなフィルタを複数直列に接続した多段フィルタから成る帰還型フィルタで構成される。これをアナログ回路で構成する場合、前記帰還型フィルタを、多段のアナログ式のオールパスフィルタ（以下ＡＰＦ）を用いて構成し、出力信号を入力側に帰還入力することで、共振ピークを生じさせる。このフィルタの出力信号と原信号とを加算することで、フェイザー効果が付与された音響信号を得ている。この場合、帰還回路には帰還係数乗算用のアナログ演算器が設けられ、フィルタ出力信号に対して帰還係数を掛けて入力側に帰還し、巡回的にループさせる。アナログ演算回路においては、ディジタル演算回路のようなクロック同期動作の必要がないので、格別のクロック同期遅延手段は存在せず、そのアナログ回路に固有の僅かな遅延時間を除外したとすると、理論的には遅延なしに無限に巡回する。よって、良好な共振ピーク特性が得られる。
【０００３】
一方、ディジタル式のフェイザー（ディジタルフェイザー）は、アナログフェイザーにおいてアナログＡＰＦを用いたところを、単純にディジタルＡＰＦに置き換えた帰還型ディジタルフィルタで構成すればよいのだが、クロック同期動作のための遅延が必然的に帰還ループに存在するため（帰還ループに遅延を挿入しなければいわゆる「ディレイ・フリー・ループ」となり信号演算自体ができない）、アナログ回路と同等の巡回特性は得られない。そのため、不所望な共振ピークが出力信号の高音域に不可避的に発生してしまい、出力信号の周波数特性が著しく損なわれていた。これに対して、オーバーサンプリングすることにより周波数特性の改善を図る技術が知られているが、この場合は、サンプリング周波数のアップ変換用のフィルタと元のサンプリング周波数に戻すための（ダウン変換用）フィルタを更に具えなければならないという不利がある。また、オーバーサンプリングによる方法では、不所望の共振ピークを十分に抑制することはできず、周波数特性の向上は十全に達成できていなかった。
【０００４】
【発明が解決しようとする課題】
本発明は上述の点に鑑みてなされたもので、比較的シンプル且つコンパクトな構成でフィルタ特性を向上した帰還型ディジタルフィルタを提供しようとするものである。例えば、フェイザー等の楽音信号処理装置に適用するのに好適な帰還型ディジタルフィルタを提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明に係る帰還型ディジタルフィルタは、信号遅延要素と演算要素とで構成される第１のフィルタユニットを複数段にわたって縦続接続してなり、各段の前記演算要素における乗算要素に対してフィルタ係数が入力され、入力ディジタル信号に対して各フィルタユニット内の前記信号遅延要素と前記演算要素との接続と前記フィルタ係数とに応じたディジタルフィルタ演算を実行するマスタフィルタ部と、演算要素で構成される第２のフィルタユニットを前記マスタフィルタ部と同様に複数段にわたって縦続接続してなると共に、各段の該演算要素における乗算要素に対して前記マスタフィルタ部と共通の前記フィルタ係数がそれぞれ入力されるが、信号遅延要素を具備せず、前記マスタフィルタ部の前記各第１のフィルタユニットの前記信号遅延要素の出力信号をそれぞれ対応する前記第２のフィルタユニットの前記演算要素に入力することで、自己の信号遅延要素無しで前記入力ディジタル信号に対して前記マスタフィルタ部と同様のディジタルフィルタ演算を実行するスレーブフィルタ部とを具備し、前記スレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させることで帰還型フィルタを構成してなることを特徴とする。
これによると、スレーブフィルタ部では、マスタフィルタ部と同様のディジタルフィルタ演算アルゴリズムを実行するよう演算要素を有し、マスタフィルタ部の信号遅延要素の出力信号を自己の演算要素に導入して使用することで、マスタフィルタ部が実行するのと同じフィルタ演算アルゴリズムを忠実に実行する。つまり、マスタフィルタ部とスレーブフィルタ部とは、同じ入力信号に対して、見かけ上、同じフィルタ演算アルゴリズムを並行的に実行する。従って、スレーブフィルタ部の出力信号をマスタフィルタ部の入力側に帰還入力（フィードフォワード）させることは、マスタフィルタ部の出力信号を当該マスタフィルタ部の入力側に帰還して遅延なしに１巡回させた帰還演算処理と同等の処理を行うことに相当する。従って、アナログ回路における帰還をシミュレートするには、理論上においては、スレーブフィルタ出力信号を次段のスレーブフィルタ部に入力信号と共に帰還入力する構成を無限に重ね、最後にマスタフィルタ部の入力に入力信号と共に帰還入力すればよい。現実には、必要十分な有限段数のスレーブフィルタ部により帰還信号を形成し、マスタフィルタ部に供給することになるが、比較的簡単な構成で、アナログの帰還型フィルタによる共振特性により近い特性をシミュレートすることができる。
【０００６】
一例として、前記スレーブフィルタ部を複数具備し、そのうち１個を除く他の各スレーブフィルタ部の出力信号をそれぞれ互いに異なる他のスレーブフィルタ部の入力側に帰還入力させ、残りの１個のスレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させるように接続を設定するとよい。このように、複数のスレーブフィルタ部を用いて本発明を実施することは、アナログ回路における帰還演算処理と同等の処理を行うことに相当する。これにより、アナログの帰還型フィルタにおける巡回態様をより忠実にシミュレートすることができ、周波数特性をより良好にすることができる。
【０００７】
本発明は、装置の発明として構成し、実施することができるのみならず、コンピュータまたはＤＳＰ等のプロセッサのプログラムの形態で実施することができるし、そのようなプログラムを記憶した記憶媒体の形態で実施することもできる。
【０００８】
【発明の実施形態】
以下、添付図面を参照して本発明の一実施例について説明する。
まず、本発明に係る帰還型ディジタルフィルタの一例として、ディジタルフェイズシフター（ディジタルフェイザー）に適用した例について説明する。図１は本発明に係るディジタルフェイザーの全体構成の一例を示す概略ブロック図である。図１において、ディジタルフェイザー１は、マスタフィルタアレイ２０（以下、マスタアレイ２０という）と、複数（本実施例では３つ）のスレーブフィルタアレイ（以下、スレーブアレイという）１１ａ，１１ｂ，１１ｃとから構成される帰還型ディジタルフィルタ１０を含んでなる。マスタアレイ２０は、入力されたディジタル信号に対して所定のディジタルフィルタ演算アルゴリズム（本実施例ではオールパスフィルタのアルゴリズム）を実行するよう、複数のディジタルＡＰＦユニットを縦続接続した多段フィルタで構成されている。
【０００９】
マスタアレイ２０の構成例を示すと図２（ａ）のようである。マスタアレイ２０における一段のフィルタユニット６０について説明すると、入力信号ＩＮに対して所定のフィルタ係数を乗算する乗算器２３と、該入力信号ＩＮを１サンプルタイム遅延する遅延器２２ａと、該遅延器２２ａの出力信号と乗算器２３の出力信号と後述する乗算器２５の出力信号とを加算する加算器２４とで構成され、加算器２４の出力が次段のフィルタユニットの入力信号（ＩＮ）となる。他の各段のフィルタユニットも同一構成であり、前段のフィルタユニットの加算器２４の出力信号がそれぞれ入力されるように順次縦続接続されている。なお、便宜上、各フィルタユニットにおける乗算器２３，２５及び加算器２４の参照符号はそれぞれ共通のものを使用したが、遅延器の参照符号は各フィルタユニット毎に異なる符号２２ａ〜２２ｄを使用した。各フィルタユニットにおける乗算器２５には夫々の次段のフィルタユニットの遅延器２２ｂ〜２２ｄの出力信号が入力され、これに対して所定のフィルタ係数を乗算する。最後のフィルタユニットの出力側に遅延器２２ｅが設けられており、この遅延器２２ｅの出力信号が該最後のフィルタユニットの乗算器２５に入力される。
【００１０】
なお、各遅延器２２ａ〜２２ｅの出力信号Ａ〜Ｅは次に述べるようにスレーブアレイ１１ａ〜１１ｃにも供給される。
なお、実現しようとする周波数特性（カットオフ周波数）に応じたフィルタ係数セットＫがカットオフ係数発生回路３０から発生され、このフィルタ係数セットＫに含まれる各フィルタ係数が各フィルタユニットの乗算器２３，２５にそれぞれ入力される。
【００１１】
各スレーブアレイ１１ａ〜１１ｃは基本的には同一構成であり、一つのスレーブアレイの構成例を示すと、図２（ｂ）のようである。各スレーブアレイ（１１ａ〜１１ｃ）は、マスタアレイ２０と同様のディジタルフィルタ演算アルゴリズムを実行するよう、マスタアレイ２０と同様の配列からなる乗算器１３、１５及び加算器１４を含むフィルタユニットを多段縦続接続してなるものであるが、独自の遅延器は持たず、マスタアレイ２０における対応するフィルタユニットの遅延器２２ａ〜２２ｅの出力信号Ａ〜Ｅが夫々所定の加算器１４、乗算器１５に入力される。また、マスタアレイ２０に供給されるものと同じフィルタ係数セットＫが各スレーブアレイ１１ａ〜１１ｃに供給され、マスタアレイ２０と同様に該フィルタ係数セットＫに含まれる各フィルタ係数が各フィルタユニットの乗算器１３，１５にそれぞれ入力される。
【００１２】
図１に戻ると、マスタアレイ２０及び各スレーブアレイ１１ａ〜１１ｃの各入力側には帰還演算（実質的にはフィードフォワード演算）用の加算器４０ｄ，４０ａ〜４０ｃが設けられており、各加算器４０ｄ，４０ａ〜４０ｃに対して入力信号Ｓが共通に入力される。各スレーブアレイ１１ａ〜１１ｃは、各々の出力信号が順次に次段のスレーブアレイの入力側に帰還信号として入力されるよう接続されている。すなわち、スレーブアレイ１１ａの出力信号が乗算器５０ｂにて帰還係数ｆｂで乗算され、スレーブアレイ１１ｂの帰還演算用加算器４０ｂに入力されて、入力信号Ｓに加算（減算）される。この加算器４０ｂの出力がスレーブアレイ１１ｂに入力される。同様に、スレーブアレイ１１ｂの出力信号が乗算器５０ｃにて帰還係数ｆｂで乗算され、スレーブアレイ１１ｃの帰還演算用加算器４０ｃに入力されて、入力信号Ｓに加算（減算）され、この加算器４０ｃの出力がスレーブアレイ１１ｃに入力される。最後のスレーブアレイ１１ｃの出力信号が乗算器５０ｄにて帰還係数ｆｂで乗算され、マスタアレイ２０の帰還演算用加算器４０ｄに入力されて、入力信号Ｓに加算（減算）され、この加算器４０ｄの出力がマスタアレイ２０に入力される。なお、マスターアレイ２０の出力信号は遅延回路５１を介して乗算器５０ａに入力され、帰還係数ｆｂと乗算され、最初のスレーブアレイ１１ａの帰還演算用加算器４０ａに入力される。なお、各乗算器５０ａ〜５０ｄには共通の帰還係数ｆｂが入力される。
【００１３】
マスタアレイ２０の出力信号が帰還型フィルタ１０の出力信号（ウェット信号）として加算器４１に入力される。加算器４１の他の入力にはドライ信号として入力信号Ｓがそのまま入力され、帰還型フィルタ１０の出力信号と加算される。こうして、フェイザー効果が付与された音響信号（出力信号Ｙ）が得られる。
なお、カットオフ係数発生回路３０では、ＬＦＯ（低周波数発振器）３１から発生される低周波信号の現在値に応じたカットオフ周波数が得られるようなフィルタ係数セットＫが発生され、カットオフ係数発生回路３０で発生したフィルタ係数セットＫは、前述の通りスレーブアレイ１１ａ〜１１ｃ及びマスタアレイ２０の夫々に対して共通に供給される。カットオフ係数発生回路３０における入力信号（低周波信号）と、これに基づき発生されるカットオフ係数との関係は任意に設定してよい。
【００１４】
上述した通り、スレーブアレイ１１ａ〜１１ｃには、マスタアレイ２０における対応するフィルタユニットの遅延器２２ａ〜２２ｅの出力信号が入力されており、また、マスタアレイ２０に供給されるものと同じフィルタ係数セットＫが各スレーブアレイ１１ａ〜１１ｃに供給されているため、スレーブアレイ１１ａ〜１１ｃは、マスタアレイ２０で実行するのと同じフィルタ演算アルゴリズムを忠実に実行することになる。つまり、マスタアレイ２０とスレーブアレイ１１ａ〜１１ｃとは、同じ１サンプルの入力信号Ｓに対して同じフィルタ演算アルゴリズムを見かけ上、相互の時間遅れなく並行的に実行していることとなる。従って、最初のスレーブアレイ１１ａの出力信号を次のスレーブアレイ１１ｂに帰還入力（フィードフォワード）し、このスレーブアレイ１１ｂの出力信号を更に次のスレーブアレイ１１ｃに帰還入力し、更にスレーブアレイ１１ｃの出力信号をマスタアレイ２０に帰還入力させることは、３段のスレーブアレイ１１ａ〜１１ｃによって、入力信号Ｓに応じたマスタアレイ２０に対する帰還信号を見かけ上、遅延なしで近似的に生成し、マスタアレイ２０に入力していることになる。なお、マスタアレイ２０の出力信号を最初のスレーブアレイ１１ａに帰還入力させる構成は、従来の帰還型ディジタルフィルタと同様に、次のサンプルの入力信号Ｓに対する帰還を行わせるものである。
【００１５】
このように、本実施例に係るディジタルフェイザー１は、小規模かつ簡単な構成でありながらも、アナログフェイザーの動作を忠実にシミュレートすることができるので、ディジタルフェイザーに特有の不快な高音域の共振ピークを大幅に削減し、周波数特性を飛躍的に改善することができる。なお、上述の例では、スレーブアレイを３つ具える例について説明したが、スレーブアレイの個数はこれに限らず、例えばスレーブアレイが１つだけであってもよく、周波数特性の改善を図ることができる。勿論、スレーブアレイの数を増やして、帰還演算処理の巡回回数を多くすれば、より一層の周波数特性改善が可能となる。
【００１６】
次に、図１に示したフェイザー１の変更例として、前記フェイザー１において、最初のスレーブアレイ１１ａに対して、マスタアレイ２０の出力信号（１サンプル前の帰還型フィルタ１０の出力信号）が遅延回路５１を通して帰還入力されていたところを、この帰還入力をしないように構成したフェイザー２の一例を図３に示す。スレーブアレイ１１ａ〜１１ｃ及びマスタアレイ２０の構成は、前述と同様である。このように、マスタアレイ２０の出力信号を最初のスレーブアレイ１１ａに帰還入力させないようにすると、帰還成分にサンプル遅延成分が完全に含まれなくなるので、フェイザー２の出力信号Ｙには、サンプル遅延成分による不所望な共振ピーク特性が完全に含まれなくなる。そのような利点がある一方で、この場合、各スレーブアレイ１１ａ〜１１ｃの出力信号を次段に帰還入力する帰還量（つまり帰還係数ｆｂ）を適切に調整しなければ、所望の周波数特性を得ることはできない、という問題も生じる。しかし、スレーブアレイの設置個数を十分に多くすれば、こうした帰還量の調整の必要が生じなくなるので問題ない。
【００１７】
図３のようにマスタアレイ２０の出力信号を最初のスレーブアレイ１１ａに帰還させないようにする例において、帰還量を適切に調整して、良好な周波数特性を得るためには、この帰還量の調整をカットオフ周波数に応じて適切に設定制御する必要がある。そのためには、乗算器５０ａ〜５０ｄに供給される帰還係数ｆｂをカットオフ周波数に連動して可変制御できるようにすればよい。すなわち、ＬＦＯ３１の現在値に応じてカットオフ周波数を決定し、決定したカットオフ周波数に応じた帰還量を設定するよう帰還係数ｆｂを可変制御する帰還係数発生手段を備えればよい。この場合、帰還係数発生手段で発生する帰還係数ｆｂは、フェイザー効果の深さ制御情報等の帰還制御パラメータに応じて可変制御されるようにしてもよい。
【００１８】
本発明はフェイザーのみに適応されるものではなく、その他の楽音処理装置にも適応可能であり、例えば、ディジタル音色フィルタの周波数特性改善にも適応できる。図４は、本発明を適応したディジタル音色フィルタの一例を示しており、（Ａ）はディジタル音色フィルタ１００の全体構成の一例を示す概略ブロック図であり、（Ｂ）はマスタアレイ１２０における１つのフィルタユニット１０２ａの構成例を示し、（Ｃ）はスレーブアレイ１１０における１つのフィルタユニット１０１ａの構成例を示す概略図である。ディジタル音色フィルタ１００では、マスタアレイ１２０はローパスフィルタのアルゴリズムを実行するように複数のローパスフィルタユニット（ＬＰＦ）１０２ａ〜１０２ｄを縦続接続してなる。マスタアレイ１２０の１フィルタユニットの構成（ＬＰＦ１０２ａ）は、図４（Ｂ）に示すように、ローパスフィルタのアルゴリズムを実行すべく乗算器１０３ａ，１０３ｂ，１０３ｃと、加算器１０４ａ，１０４ｂと、遅延器１０５ａ，１０５ｂを有しており、遅延器１０５ａ，１０５ｂの出力信号Ａ，Ｂは、次に述べるようにスレーブアレイ側のＬＰＦ１０１ａにも供給される。スレーブアレイ１１０も同様に、ローパスフィルタのアルゴリズムを実行するように複数のＬＰＦユニット１０１ａ〜１０１ｄを縦続接続してなる。スレーブアレイ１１０の１フィルタユニット（ＬＰＦ１０１ａ）の構成例は、図４（Ｃ）に示すように、ＬＰＦ１０２ａと同様のディジタルフィルタ演算アルゴリズムを実行するよう、ＬＰＦ１０２ａと同様の配列からなる乗算器及び加算器を含むフィルタユニットで構成され、独自の遅延器は持たず、ＬＰＦ１０２ａの遅延器１０５ａ，１０５ｂの出力信号Ａ，Ｂが入力されている。他のＬＰＦ１０２ｂ〜１０２及びＬＰＦ１０１ｂ〜１０１ｄも同一構成である。
【００１９】
音色フィルタ１００においても、上述のフェイザーの例と同様に、マスタアレイ１２０及びスレーブアレイ１１０の各入力側には帰還演算用の加算器１２１及び１１１が設けられており、各加算器１２１，１１１に対して入力信号Ｓが共通に入力されており、スレーブアレイ１１０の出力信号が乗算器１２２にて帰還係数ｆｂで乗算され、マスタアレイ１２０の加算器１２１に入力されて、入力信号Ｓに加算（減算）され、マスタアレイ１２０に入力されている。なお、マスターアレイ１２０の出力信号は遅延回路１４０を介して乗算器１１２に入力され、帰還係数ｆｂと乗算され、スレーブアレイ１１０の加算器１１１に入力される。なお、カットオフ係数発生回路１３０では、ＬＦＯ１３１からの低周波信号に応じたフィルタ係数セットＫが発生され、これはスレーブアレイ１１０及びマスタアレイ１２０の夫々に対して共通に供給される。
すなわち、この音色フィルタ１００においても、スレーブアレイ１１０は、マスタアレイ１２０で実行するのと同じフィルタ演算アルゴリズムを同時並行的に実行このさせることで、フィルタ特性の改善を図ることができる。従来のディジタル音色フィルタにあっては、カットオフ周波数を高くするに連れてレゾナンスが維持できなくなり共振ピークが落ちてしまっていたため、周波数特性の安定した出力信号を得ることができなかったのだが、この点、本発明に係るディジタル音色フィルタ１００によると、カットオフ周波数を高くしても、共振ピークが落ちることのない、良好な周波数特性の出力信号を得ることができる。
【００２０】
なお、本発明に係る帰還型ディジタルフィルタを実施するにあたって使用するフィルタは、オールパスフィルタ（ＡＰＦ）、ローパスフィルタ（ＬＰＦ）、ハイパスフィルタ（ＨＰＦ）等、いかなるフィルタであってもよい。また、スレーブフィルタアレイの設置個数、すなわち、帰還の巡回サイクル数は、上述の実施例にて示したものに限られるものではない。
本発明に係る帰還型ディジタルフィルタは、専用のハードウェア回路によって構成するようにしてもよいし、コンピュータのソフトウェアプログラムで構成するようにしてもよいし、ＤＳＰのマイクロプログラムで構成するようにしてもよい。また、１系列のスレーブアレイを時分割共用することで複数系列のスレーブアレイを実現するようにしてもよい。
【００２１】
【発明の効果】
以上説明した通り、本発明によれば、小規模かつ比較的簡単な構成でありながらも、極めて良好なフィルタ特性を発揮する帰還型ディジタルフィルタが実現できるという優れた効果を奏する。特に、本発明に係る帰還型ディジタルフィルタを例えばディジタルフェイザーのような楽音信号処理装置に適用すれば、出力信号の周波数特性を飛躍的に改善することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】  本発明の一実施例に係るディジタルフェイザーの全体構成を示す概略ブロック図。
【図２】  同実施例に係るオールパスフィルタアレイの回路構成の一例を示す概略図であって、（ａ）はマスタアレイの回路構成例を示し、（ｂ）はスレーブアレイの回路構成例を示す。
【図３】  図１に示したフェイズシフターの変更例の全体構成を示す概略ブロック図。
【図４】  本発明の別の実施例として、ディジタル音色フィルタの一例を示す図であって、（Ａ）は同実施例に係るディジタル音色フィルタの構成例を示す概略ブロック図。（Ｂ）は（Ａ）における各フィルタユニットの構成例を示す図。
【符号の説明】
１，２  ディジタルフェイザー
１０  繰り返し演算部
１１ａ〜１１ｃ  スレーブアレイ（スレーブフィルタ部）
２０  マスタアレイ（マスタフィルタ部）
１３，１５，２３，２５  乗算器（演算要素）
１４，２４  加算器（演算要素）
２２ａ〜２２ｅ  遅延器（信号遅延要素）
３０  カットオフ係数発生回路
３１  ＬＦＯ
４０ａ〜４０ｄ，４１  加算器
５０ａ〜４０ｄ  乗算器
５１  遅延器
【図１】
0003765280.tif 000002
【図２】
0003765280.tif 000003
【図３】
0003765280.tif 000004
【図４】
0003765280.tif 000005