(57)【特許請求の範囲】
【請求項１】
−  １／Ｔと同一であるフェードイン周波数を有する入力データのための入力アクセスと；
誤り管理符号を出力に発生する第１のデータ解析回路と；
上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路とを有する符号化装置と、
−  上記保護されたデータを伝送する伝送手段と、
−  上記保護されたデータを受信する受信アクセスと；
誤り処理回路と；
再現されたデータを発生する出力アクセスとを有する復号化装置と
を有する、各ビットの値を少なくとも２回考慮に入れる誤り管理符号で保護されたビット列によって形成された通信を介する伝送システムであって：
上記データ解析回路は：
−  データを受信する入力と、ｎ×Ｔの倍数である時点で上記データを発生する“ｎ”個の出力とを有するシリアル−パラレル変換手段と、
−  各遅延素子にタップ点を有するｎ×Ｔの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の第１の縦続結合と、
−  該誤り管理符号を発生するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路と
を有することを特徴とする伝送システム。
【請求項２】
上記復号化回路は：
−  伝送されたデータと伝送された管理符号を分割する分割回路と、
−  上記伝送されたデータを受信する入力を有する第２のデータ解析回路と、
−  該誤り管理符号を受信するアクセスと、
−  上記伝送された管理符号と上記第２の解析回路の管理符号の比較の結果である比較信号を供給する比較素子と、
−  上記比較信号の関数としてビットを訂正する訂正回路と
を有することを特徴とする請求項１記載の伝送システム。
【請求項３】
上記訂正回路は：
−  該比較信号を受信する入力を有するデータ値変更器が含まれる上記パラレル変換されたデータをｎ×Ｔの倍数の時間間隔に遅延させる遅延素子の“ｎ”段の第２の縦続結合により構成されることを特徴とする請求項１又は２記載の伝送システム。
【請求項４】
上記“ｎ”段の第１の縦続結合は、ｊ＝１．．．ｎであり、ｐは平均の遅延素子総数を表わす場合、（ｐ−ｊ＋１）×（ｎ×Ｔ）及び（ｐ＋ｊ）×（ｎ×Ｔ）と夫々に同一である遅延のための二つのタップ点を各々に有することを特徴とする請求項１乃至３のうちいずれか１項記載の伝送システム。
【請求項５】
上記“ｎ”段の第１の縦続結合は、ｊ＝１．．．ｎであり、ｐは平均の遅延素子総数を表わす場合、ｐ×（ｎ×Ｔ）及び（ｐ＋ｊ）×（ｎ×Ｔ）と夫々に同一である遅延のための二つのタップ点を各々に有することを特徴とする請求項１乃至３のうちいずれか１項記載の伝送システム。
【請求項６】
上記“ｎ”段の第２の縦続結合において、ｊ＝１．．．ｎであり、ｑは平均の遅延素子総数を表わす場合、（ｑ＋１−ｊ）×（ｎ×Ｔ）と同一である遅延素子の後に変更素子が配置されていることを特徴とする請求項１乃至３のうちいずれか１項記載の伝送システム。
【請求項７】
上記誤り管理符号はパリティ符号であることを特徴とする請求項１乃至６のうちいずれか１項記載の伝送システム。
【請求項８】
−  １／Ｔと同一であるフェードイン周波数を有する入力データのための入力アクセスと、
−  データを受信する入力と、ｎ×Ｔの倍数である時点で上記データを生成する“ｎ”個の出力とを有するシリアル−パラレル変換手段と；
各遅延素子にタップ点を有する、ｎ×Ｔの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の縦続結合と；
誤り管理符号を生成するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路と
を有する、誤り管理符号を出力に生成する第１のデータ解析回路と、
−  上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路と
を有することを特徴とする請求項１乃至７のうちいずれか１項記載の伝送システムに適する符号化回路。
【請求項９】
−  上記保護されたデータを受信する受信アクセスと；
−  該比較信号を受信する入力を有するデータ値変更器が含まれる上記パラレル変換されたデータをｎ×Ｔの倍数の時間の間隔に遅延させる遅延素子の縦続結合により構成される誤り処理回路と；
−  再現されたデータを発生する出力アクセスと
を有することを特徴とする請求項１乃至７のうちいずれか１項記載の伝送システムに適する復号化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は各ビットの値を少なくとも２回考慮に入れる誤り管理符号で保護されたビット列によって形成された通信を介する伝送システムであって：
−  １／Ｔと同一であるフェードイン周波数を有する入力データのための入力アクセスと；誤り管理符号を出力に発生する第１のデータ解析回路と；上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路とを有する符号化装置と、
−  上記保護されたデータを伝送する伝送手段と、
−  上記保護されたデータを受信する受信アクセスと；誤り処理回路と；再現されたデータを発生する出力アクセスとを有する復号化装置とからなる、伝送システムに関する。
【０００２】
このようなシステムは、特に、データ伝送の分野及びデータ記録の分野に重要な応用があり、例えば、磁気テープ又はコンパクトディスクのような記録媒体は一つの伝送手段として考えられる。
更に、本発明は上記システムに適当な符号化装置と復号化装置に関する。
【０００３】
【従来の技術】
情報ストリームを保護する手段は、米国特許第4,796,260 号明細書に記載されている。上記明細書には、ビットのブロックを扱う誤り訂正符号が記載されている。
【０００４】
【発明が解決しようとする課題】
上記手段によれば、ブロックは受信された後に処理される必要があるので、高いレートでデータを処理したい場合に有利ではない。
本発明は処理が連続的に行われる上記の形のシステムの提案を目的とする。
【０００５】
【課題を解決するための手段】
従って、本発明のシステムによれば、上記データ解析回路は：
−  データを受信する入力と、ｎ×Ｔの倍数である時点で上記データを発生する“ｎ”個の出力とを有するシリアル−パラレル変換手段と、
−  各遅延素子にタップ点を有する、ｎ×Ｔの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の縦続結合と、
−  上記誤り管理符号を発生するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路とからなることを特徴とする。
【０００６】
【発明の実施の形態】
本発明の上記及び他の面は、以下に記載する実施例から明らかであり、かかる実施例を参照して説明される。
図１には本発明の伝送システムが示され、参照符号１はビット列（ストリング）の入力アクセスを表わしている。上記ビット列は、誤り管理符号のビットが挿入された別のビット列を出力アクセス１０に生成するため符号化装置５によって処理される。かかる列は保護されたデータを形成する。伝送手段１２（本発明の手段として重要ではないので図示しない）は、再現されたデータを出力アクセス２２に発生する復号化装置２０の受信アクセス１５に上記保護されたデータを伝送する。
【０００７】
上記例の大枠の範囲内において、上記誤り管理符号は簡単なパリティ符号である。ビット列の各ビットは、パリティの計算に少なくとも２回含まれるので、ある種の伝送エラーを訂正することが可能になる。
図２には本発明の符号化装置の一実施例が記載されている。符号化装置は、まず最初に、１／Ｔと同一の周波数を有するアクセス１に受信された一連のビットを“ｎ”個のビット列に変換するシリアル−パラレル変換回路３０よりなる。説明を簡単にするため、個数“ｎ”は“４”と同一に選ばれた。この４個の列は、上記回路３０の出力から分岐するワイヤＦ１、Ｆ２、Ｆ３及びＦ４上で利用できるようになる。上記各ワイヤはデータ解析回路３５を介して出力回路３２の入力に接続されている。上記データ解析回路３５は各々がワイヤＦ１乃至Ｆ４の中の一つに接続された遅延素子の４個の縦続結合により形成され：一つの縦続結合は遅延素子Ｔ１，１からＴ１，７によって構成されてワイヤＦ１に接続され、素子Ｔ２，１からＴ２，７の縦続結合はワイヤＦ２に接続され、素子Ｔ３，１からＴ３，７の縦続結合はワイヤＦ３に接続され、素子Ｔ４，１からＴ４，７の縦続結合はワイヤＦ４に接続されている。上記各遅延素子はｎ×Ｔと同一の遅延を生じさせる。出力回路３２は、入力上の信号を伝送媒体１２に適合させるため適当に処理することにより出力アクセス１０に発生するよう入力上の信号を変換する。
【０００８】
本発明に従ってパリティ計算を実行するため、解析回路３５は結合回路よりなる。結合回路は、「排他的論理和」演算子の二つのグループＧＲ１及びＧＲ２と、「排他的論理和」ゲートＯＥとにより形成される。第１のグループＧＲ１は３個の排他的論理和ゲート０１，１と０１，２と０１，３とにより形成される。ゲート０１，１の入力は、遅延素子Ｔ１，３の出力と、遅延素子Ｔ２，２の出力に接続され、実際的に縦続結合の中間を表わしている。ゲート０１，２の入力は、ゲート０１，１の出力と、遅延素子Ｔ３，１の出力に接続され、ゲート０１，３の入力は、ゲート０１，２の出力と、遅延素子Ｔ４，１の入力に接続されている。第２のグループは、３個の「排他的論理和」ゲート０２，１と、０２，２と、０２，３とにより形成される。ゲート０２，１の入力は、遅延素子Ｔ１，４の出力と、遅延素子Ｔ２，５の出力に接続され、ゲート０２，２の入力は、ゲート０２，１の出力と、遅延素子Ｔ３，６の出力に接続され、ゲート０２，３の入力は、ゲート０２，２の出力と、遅延素子Ｔ４，７の出力に接続されている。ゲートＯＥは本発明に従って結合されたパリティを生成する。従って、ゲートＯＥの入力は、ゲート０１，３の出力と、ゲート０２，３の出力に接続されている。更に、出力回路３２によって上記パリティ情報の伝送が得られる。
【０００９】
従って、各縦続結合に対し、接続は一つの遅延素子上方と、一つの遅延素子下方に移されている。
図３には本発明の復号化装置の一実施例が示されている。復号化回路は、まず最初に、アクセス１５に受信された伝送データを分割する分割回路４０により形成される。分割回路４０は、伝送された情報ストリームをワイヤＧ１からＧ４に発生し、符号化装置５の解析回路３５により処理された伝送パリティ符号をワイヤＰｔに発生する。回路３５と同様の構成を有する第２の解析回路４２は、伝送されたパリティＰｔと比較され、同一ビットに関連するローカルパリティＰ１を生成する。比較の結果は誤り訂正回路４５に供給され、次いで、誤り訂正回路４５はワイヤＧ１乃至Ｇ４からくるビット内の誤りを訂正する。出力回路５０は、ユーザのための情報ストリームをアクセス２２に発生する。
【００１０】
誤り訂正回路４５は遅延素子の４個の縦続結合により形成され、この結合は各々：第１の結合に対するＴＴ１，１乃至ＴＴ１，５と、第２の結合に対するＴＴ２，１乃至ＴＴ２，５と、第３の結合に対するＴＴ３，１乃至ＴＴ３，５と、第４の結合に対するＴＴ４，１乃至ＴＴ４，５の遅延素子からなる。種々の排他的論理和ゲートＰ１乃至Ｐ４は、ビットの値を変えるため縦続結合の中に挿入されている。従って、ゲートＰ１はその入力の一方が素子ＴＴ１，５の出力に接続され、その出力は回路５０に接続され、ゲートＰ２はその入力の一方が素子ＴＴ２，４の出力に接続され、その出力は素子ＴＴ２，５の入力に接続され、ゲートＰ３はその入力の一方が素子ＴＴ３，３の出力に接続され、その出力は素子ＴＴ３，４の入力に接続され、ゲートＰ４はその入力の一方が素子ＴＴ４，２の出力に接続され、その出力は素子ＴＴ４，３の入力に接続されている。ゲートＰ１乃至Ｐ４のもう一方の入力は、アンドゲートＡ４乃至Ａ１の出力に夫々接続されている。上記全アンドゲートの中の一方の入力は、遅延素子ＴＵ８の出力に接続され、このＴＵ８は出力Ｐｌ上のパリティを回路３５で生成されたパリティＰｔと比較する排他的論理和ゲートＰｃの出力に接続された遅延素子ＴＵ１乃至ＴＵ８の直列結合の一部を形成する。
【００１１】
従って、ゲートＡ１乃至Ａ４は、二つの間違ったパリティ符号が入力に供給されたとき、その出力に“１”を生成するので；上記二つの間違ったパリティを発生したビットを訂正することが可能である。
本発明の理論的考察：
以下、本発明に理論的考察を加える。直列形式で与えられると想定される符号化されるべきデータは、ワイヤＦ１乃至Ｆｎ上で得られるｎ個の列で並列形式に変換されることが図４に示されている。同図において、ｎ個の並列な列のビットは小さい円で描かれている。次いで、簡単なパリティ計算が、同図に示されたＴｒ１乃至Ｔｒ５のパス内で定義された２ｎビットのワードから行われる。得られたパリティビットＰｒ１乃至Ｐｒ５は小さい正方形で表わされている。
【００１２】
データの任意のビットは、常に、二つの「パス」の交点上にあり、かつ、二つだけのパスの交点上にある。これは、情報ビットの誤りのある伝送に対し、（伝送された冗長なビットが同一の原理に従って受信時に再計算された冗長なビットと比較されたとき得られる）二つのパリティビット（冗長性）のパリティによって生ずる相違(divergence called parity)が存在することを意味する。上記二つのビットに関係する「パス」は、その交点の誤りビットを局在化させ、その値を反転することにより訂正をなし得ることが原理的に知られている。このことは、例えば、黒い正方形で示され、（受信時の計算後）伝送されたパリティビットと一致しないパリティビットＰｒ４とＰｒ５の場合にも言える。従って、Ｐｒ４とＰｒ５に接続された二つのパスＴｒ４とＴｒ５の交点にあるビット“Ｂ”は、伝送エラーの影響を受けている。
【００１３】
符号特性：
次いで、符号の特性について説明する。
（１）本発明による上記符号はブロック符号に非常に類似しているが、実際にブロックを定義することができない（ブロックはインターリーブしている）。（２）符号の限界は、同一の「パス」に属する２ビットが間違っているときに生じる。これにより、訂正の効率の近似値を評価することが可能である。
【００１４】
データが“ｎ”個の列に分割された場合、冗長性はｎ個のデータビットに対し１ビットである（（ｎ＋１／ｎ−１）１００％のオーバーヘッド）。
伝送エラー率がＰ（訂正前のビット誤り確率）であるとき、同一のパスに属する２個のビットに誤りのある確率は（Ｐが小さい場合）約２ｎＰ2 である。
２m −１の情報ビットのブロックにｍ個の冗長ビットが付加され、訂正限界が（ｍが大きい場合）約２m Ｐ2 であるハミング符号と比較すると、訂正後の同一の誤り率は、上記二つの符号に対し以下のように想定される：
ハミング：２m Ｐ2 に対し、冗長性は略１００ｍ／２m （単位％）である。
【００１５】
インターリーブ形パリティ：２ｎＰ2 に対し、冗長性は略１００／ｎ（単位％）である。
２m Ｐ2 ＝２ｎＰ2 であるならば、ｎ＝２m-1 であるので：
ハミング符号の冗長性は、１００ｍ／２m ＝ＲH であり、
インターリーブ形パリティの冗長性は、１００／２m-1 ＝ＲP であり、
ＲH ／ＲP ＝ｍ／２が得られる。
【００１６】
一般的に、ハミング符号のパラメータｍは十分大きく選ばれるので（ｍ≧５）、上記式ＲH ／ＲP ＝ｍ／２は、訂正の効率が等価である場合に、本発明により提案されたインターリーブ形パリティの冗長性の方が明らかに低いということを示している。
逆に言うと、次式の如く冗長性が等価であるならば：
１００ｍ／２m ＝１００／ｎ  即ち  ｎ＝２m ／ｍ
と表わされるので、訂正後の誤り率は、ハミング符号とインターリーブ形パリティに対し夫々以下のように表わされる：
ＰH ＝２m Ｐ2   （ハミング）
ＰP ＝２ｎＰ2 ＝（２m+1 ／ｍ）Ｐ2   （インターリーブ形パリティ）
ＰH ／ＰP ＝ｍ／２
従って、冗長性が等価である場合、ハミング符号による訂正後の誤り率はインターリーブ形パリティ符号の誤り率よりもｍ／２倍大きいことが上記式から推定される。
【００１７】
他の実施例：
同一の特性を有する別のパスのクラスが存在する。図５の（Ａ）及び（Ｂ）を参照すると、ＰｒＡとＰｒＢの二つのパリティビットを得ることができるＴｒＡとＴｒＢの二つのパスの形が示されている。これらのパスに必要とされるメモリは小さい。
【００１８】
考察：
図６には、図４に示された形のパスは誤りのある「パケット」の訂正に好ましいということが示されている。パスＴｒＰ１乃至ＴｒＰ８に関係するパリティＰＰｒ１乃至ＰＰｒ８の相違によって、連続的な誤りのあるビットのパケットＢ1 乃至Ｂ4 の訂正が可能になる。複雑な計算を伴うことのないこの特性は、ブロック符号の場合には得られない特性である。上記パケットの訂正はｎが大きくなるに従ってより効率的になる。
【図面の簡単な説明】
【図１】本発明の伝送システムである。
【図２】本発明の符号化装置である。
【図３】本発明の復号化装置である。
【図４】本発明を説明するための略図である。
【図５】本発明の他の実施例を説明するための略図である。
【図６】パケット誤り訂正に関し本発明の利点を示すための概略説明図である。
【符号の説明】
１    入力アクセス
５    符号化装置
１０，１５    出力アクセス
１２    伝送手段
１５    受信アクセス
２０    復号化装置
３０    シリアル−パラレル変換回路
３２    出力回路
３５    データ解析回路
４０    分割回路
４２    第２の解析回路
４５    誤り訂正回路
５０    出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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