(57)【特許請求の範囲】
【請求項１】
入力信号を積分する積分回路と、
該積分回路の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変換器と、
該フラッシュＡ／Ｄ変換器から出力されるディジタル値に応じたパルス幅のＰＷＭ信号を生成する波形変換回路と、
第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、
前記波形変換回路から出力されるＰＷＭ信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、
前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路と、
を有することを特徴とするＤ級増幅器。
【請求項２】
前記波形変換回路は、
ディジタル値に対応するパルス幅のＰＷＭ信号の波形情報を記憶する記憶手段と、
前記フラッシュＡ／Ｄ変換器から出力されたディジタル値に基づいて前記記憶手段よりＰＷＭ信号の波形情報を読み出す読み出し手段と、
該読み出し手段により読み出された波形情報に基づいてＰＷＭ信号を出力する出力手段と、
を有することを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されることを特徴とする請求項１または２のいずれかに記載のＤ級増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤ級増幅器に係り、特にオーディオ信号の電力増幅を行うに好適なＤ級増幅器に関する。
【０００２】
【従来の技術】
従来のＤ級増幅器の一つとしては、図８に示す他励式のＰＷＭ増幅器が有る。同図において、１０１はキャリア信号発生器、１０２は入力端子、１０３は加算器、１０４は電圧比較器、１０５はパルス増幅器、１０６、１０６’はスイッチング素子、１０７はローパスフィルタ、１０８は負荷、１０９、１０９’は電源端子である。
【０００３】
図９に各部の動作波形を示す。Ｓ１はキャリア信号、Ｓ２は入力信号、Ｓ３はＰＷＭ信号、Ｓ４は出力信号である。
上記構成において、加算器１０３は、キャリア信号発生器１０１により発生される三角波状のキャリア信号Ｓ１と、入力信号Ｓ２を加算し、その出力を電圧比較器１０４に入力する。
【０００４】
電圧比較器１０４は加算器１０３より印加された信号を一定レベルの基準電圧と比較し、その比較結果を出力する。この結果、電圧比較器１０４の出力は、入力信号Ｓ２をＰＷＭ変調したＰＷＭ信号Ｓ３となる。このＰＷＭ信号Ｓ３は、パルス増幅器１０５を駆動回路として、スイッチング素子１０６、１０６’を駆動する。
【０００５】
スイッチング素子１０６、１０６’には、電源端子１０９、１０９’を介して大きさの等しい正及び負の電源電圧が加えられているので、ローパスフィルタ１０７の入力にはＰＷＭ信号Ｓ３と相似で、その正負の電圧値が電源端子１０９、１０９’に加えられる正負の電源電圧に等しい信号が加えられることになる。ローパスフィルタ１０７は、このような信号からキャリア信号Ｓ１による高周波成分を除去し、入力信号Ｓ２と相似の電力増幅された出力信号Ｓ４を負荷に供給する。
【０００６】
また、従来のＤ級増幅器としては、１ビット増幅器が有る。１ビット増幅器の構成を図１０に示す。同図において、１ビット増幅器２００は、加算器２０１と、積分器２０２と、ヒステリシス特性を有する比較器２０３と、遅延回路２０４とを有している。２０５はアナログ信号が入力される入力端子、２０６は１ビットデータが出力される出力端子である。
【０００７】
上記構成において、入力端子２０５より入力されるアナログ信号Ｘは遅延回路２０４から出力される１ビットに対応する量子化信号＋Ｖまたは−Ｖと加算器２０１で加算され、加算器２０１の出力は、積分器２０２で積分され、比較器２０３に入力される。比較器２０３では、入力された積分器２０２の出力と基準電圧とを比較し、出力極性がプラスであればディジタル出力は１でＡ／Ｄ変換するアナログ入力の最大値＋Ｖを量子化出力として加算器２０１に帰還する。
また、出力極性がマイナスであれば、ディジタル出力は０で−Ｖを量子化出力として加算器２０１に帰還する。このようにして、図１１に示すような１ビット出力Ｙが１ビット増幅器２００より出力される。
【０００８】
【発明が解決しようとする課題】
上述した従来のＤ級増幅器のうち、他励式のＰＷＭ増幅器では、増幅器の出力を入力側に負帰還する構成にできないためにＳ／Ｎの向上及び低歪率化を図るのは困難であり、自励式のＰＷＭ増幅器では、Ｓ／Ｎの向上及び低歪率化を図ることはできるものの、発振周波数を制御することができないという問題が有った。また、従来のＤ級増幅器のうち、１ビット増幅器ではＳ／Ｎの向上及び低歪率化を図るには、極めて高いスイッチング周波数で動作させる必要が有り、増幅器の効率及びオーディオ性能等で不利であるという問題が有った。
【０００９】
本発明はこのような事情に鑑みてなされたものであり、Ｓ／Ｎの向上及び低歪率化の向上を図ったＤ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、入力信号を積分する積分回路と、該積分回路の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変換器と、該フラッシュＡ／Ｄ変換器から出力されるディジタル値に応じたパルス幅のＰＷＭ信号を生成する波形変換回路と、第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、前記波形変換回路から出力されるＰＷＭ信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路とを有することを特徴とする。
【００１１】
また、請求項２に記載の発明は、請求項１に記載のＤ級増幅器において、前記波形変換回路は、ディジタル値に対応するパルス幅のＰＷＭ信号の波形情報を記憶する記憶手段と、前記フラッシュＡ／Ｄ変換器から出力されたディジタル値に基づいて前記記憶手段よりＰＷＭ信号の波形情報を読み出す読み出し手段と、該読み出し手段により読み出された波形情報に基づいてＰＷＭ信号を出力する出力手段とを有することを特徴とする。
【００１２】
また、請求項３に記載の発明は、請求項１または２のいずれかに記載のＤ級増幅器において、前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。図１に本発明の第１の実施の形態に係るＤ級増幅器の構成を示す。同図において、本発明の実施の形態に係るＤ級増幅器は、入力信号を積分する積分回路１と、フラッシュＡ／Ｄ変換器２と、波形変換回路３と、駆動回路４と、電源端子８と電源端子９との間に接続される一対のスイッチング素子としてのＭＯＳトランジスタ５、６とを有している。
【００１４】
電源端子８には正の電源電圧＋Ｖccを供給する第１の電源が接続されており、電源端子９には、負の電源電圧−Ｖccを供給する第２の電源が接続されている。ＭＯＳトランジスタ５、６の接続点ＰはインダクタンスＬ１及びコンデンサＣ１からなるローパスフィルタを介して負荷であるスピーカ５１に接続されている。
【００１５】
また、積分回路１は、オペアンプ１０と、オペアンプ１０の反転入力端子と出力端子間に直列接続されたコンデンサ１１、１２と、コンデンサ１１、１２の接続点と一端が接続され、他端が接地された抵抗１３とからなり、オペアンプ１０の非反転入力端子は接地され、反転入力端子は入力抵抗ＲINを介して入力端子７に接続されている。
【００１６】
さらに、入力端子７にはオーディオ信号等のアナログ信号を出力する信号源が接地との間に接続され、オペアンプ１０の反転入力端子は帰還用抵抗ＲNFを介してＭＯＳトランジスタ５、６の接続点Ｐに接続されている。
帰還用抵抗ＲNFは、ＭＯＳトランジスタ５、６の接続点Ｐと積分回路１の入力側とに接続され負荷としてのスピーカ５１に供給する増幅器の出力信号を負帰還する帰還回路として機能する。
【００１７】
また、フラッシュＡ／Ｄ変換器２は基準電圧＋ＶREFと、基準電圧−ＶREFとの間に直列接続される抵抗群２０−１、２０−２、…、２０−ｎからなり、重み付けした基準信号を出力する基準電圧発生回路２０と、基準電圧発生回路２０より出力される重み付けされた各基準信号がそれぞれ、入力される比較器２１−１、２１−２、…、２１−（ｎ−１）と、エンコーダ２２とを有している。
【００１８】
比較器２１−１、２１−２、…、２１−（ｎ−１）の一方の入力端は、基準電圧発生回路２０を構成する抵抗群２０−１、２０−２、…、２０−ｎにおける隣接する抵抗の各接続点にそれぞれ接続され、他方の入力端は、共通接続され積分回路１の出力端であるオペアンプ１０の出力端に接続されている。そして比較器２１−１、２１−２、…、２１−（ｎ−１）の各出力端は、エンコーダ２２の入力端に接続されている。
【００１９】
上記構成において、信号源５０より出力されるアナログ信号は入力抵抗ＲINを介して積分回路１を構成するオペアンプ１０の反転入力端子に入力される。
また、このオペアンプ１０の反転入力端子には、帰還抵抗用ＲNFを介してＭＯＳトランジスタ５、６によりスイッチングされ電源電圧＋Ｖccと、電源電圧−Ｖccとの間で反転する信号が上記アナログ信号と共に入力される。
【００２０】
積分回路１では、信号源５０から入力されるアナログ信号と接続点Ｐより帰還抵抗ＲNFを介して入力されるＭＯＳトランジスタ５、６によりスイッチングされた信号とを加算した信号を積分し、その積分出力をフラッシュＡ／Ｄ変換器２に入力する。
フラッシュＡ／Ｄ変換器２では、入力された積分出力（アナログ信号）が、比較器２１−１、２１−２、…、２１−（ｎ−１）によりどの基準電圧（比較電圧）と一致するかを瞬時に判定し、エンコーダ２２に出力する。
【００２１】
次いで、エンコーダ２２では入力されたアナログ信号と一致する基準電圧値をＮビット（本実施の形態では５ビット）のバイナリコードに変換し、このディジタルデータを波形変換回路３に出力する。
波形変換回路３は、フラッシュＡ／Ｄ変換器２から出力されるディジタルデータが示すディジタル値に応じたパルス幅のＰＷＭ信号を生成し、駆動回路４に出力する。
駆動回路４は波形変換回路３から出力されるＰＷＭ信号に基づいてＭＯＳトランジスタ５、６を駆動する。
【００２２】
この結果、ＭＯＳトランジスタ５、６は、駆動回路４より出力されるＰＷＭ信号に相似した信号によりスイッチング動作し、電源電圧＋Ｖccと電源電圧−Ｖccとの間で反転するパルス出力電圧がインダクタンスＬ１、コンデンサＣ１からなるローパスフィルタを介してスピーカ５１に出力されると共に、上記パルス電圧出力の一部は帰還用抵抗ＲNFを介して積分回路１の入力端に負帰還される。インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタは増幅器の出力のうちキャリア周波数信号成分を除去する。
【００２３】
このように、本実施の形態に係るＤ級増幅器では、信号源５０より入力されるアナログ信号を積分回路１で積分し、この積分出力をフラッシュＡ／Ｄ変換器２で高速にＡ／Ｄ変換すると共に、ディジタル的なパルス信号である増幅器出力を積分回路の入力側に負帰還するようにしている。すなわち、積分回路１は、信号源５０より入力されるアナログ信号と、負帰還される増幅器出力とを加算した信号を積分するものであり、ΔΣ変調器を構成する積分回路として機能している。
【００２４】
次に波形変換回路３について具体的に説明する。図２に示すように、波形変換回路３は、フラッシュＡ／Ｄ変換器２にサンプリング周波数ｆsのサンプリングクロックを供給し、フラッシュＡ／Ｄ変換器２から入力された５ビットのディジタルデータに基づいてこのデータの示すディジタル値に応じたパルス幅のＰＷＭ信号を駆動回路４に出力する。
【００２５】
この波形変換回路３は、例えば、２２．６ＭＨｚ（５１２ｆs）のクロックＣＫ０に同期して動作し、図３に示すように５ビットのディジタル値をクロックＣＫ０のパルス幅を単位として、単位周期（７０５．６ＫＨｚ（１６ｆs））毎に０から３１のパルス幅のＰＷＭ信号を生成する。
【００２６】
次に、波形変換回路３の具体的構成を図４に示す。同図において、波形変換回路３は、ラッチ回路Ａ３０と、ビットカウンタ３１と、波形データが格納されているＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３から出力されるデータをそれぞれ、ラッチするラッチ回路Ｂ３４、ラッチ回路Ｃ３５とを有している。
【００２７】
さらに、波形変換回路３は、ラッチ回路Ｂ３４にラッチされているディジタル値とビットカウンタ３１のカウンタ出力とを比較し、両者が一致したときにセット（ＳＥＴ）信号をラッチ回路Ｄ３８に出力すると共に、ビットカウンタ３１をリセットする比較回路Ａ３６と、ラッチ回路Ｃ３５にラッチされているディジタル値とビットカウンタ３１のカウンタ出力とを比較し、両者が一致したときにリセット（ＲＳＴ）信号をラッチ回路Ｄ３８に出力する比較回路Ｂ３７と、比較回路Ａ３６、比較回路Ｂ３７の出力をラッチするラッチ回路Ｄ３８とを有している。
【００２８】
ラッチ回路Ａ３０は、フラッシュＡ／Ｄ変換器２から出力されるディジタルデータをクロックLATCH-CK1の出力タイミング（立ち上がり）に同期してラッチする。
また、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５は、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３からそれぞれ、出力されるデータをクロックLATCH-CK2の出力タイミング（立ち上がり）に同期してラッチする。
【００２９】
ＲＯＭ−Ａ３２には、ディジタル値に応じたＰＷＭ信号の立ち上がりのタイミングを指定するタイミングデータが上記ディジタル値に対応するアドレスに格納されており、ＲＯＭ−Ｂ３３には、ディジタル値に応じたＰＷＭ信号の立下りのタイミングを指定するタイミングデータが上記ディジタル値に対応するアドレスに格納されている。
また、ビットカウンタ３１は、２２．６ＭＨｚ（５１２ｆs）のクロックＣＫ０（図５（Ａ））で動作する５ビットのカウンタであり、１６進表示で「００」から「１Ｆ」まで計数する３２進カウンタである（図５（Ｂ））。
【００３０】
上記構成からなる波形変換回路３の動作を図５に示すタイミングチャートを参照して説明する。ディジタルデータが時刻ｔ1でクロックLATCH-CK1の立ち上がりに同期してラッチ回路Ａ３０によりラッチされる（図５（Ｅ））。ラッチ回路Ａ３０によりラッチされたディジタルデータ（ディジタル値）をアドレスとして、このアドレスがＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３に入力される。
【００３１】
この結果、フラッシュＡ／Ｄ変換器２から出力されるディジタルデータの示すディジタル値に対応するＰＷＭ信号の立ち上がりのタイミングを示すタイミングデータがＲＯＭ−Ａ３２より、また、上記ディジタルデータの示すディジタル値に対応するＰＷＭ信号の立ち下がりのタイミングを示すタイミングデータがＲＯＭ−Ｂ３３より読み出される。
【００３２】
次いで、時刻ｔ2でクロックLATCH-CK2の立ち上がりに同期して、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３より読み出されたタイミングデータがラッチ回路Ｂ３４、ラッチ回路Ｃ３５にラッチされる（図５（Ｆ））。ここで、ＲＯＭ−Ａ３２より読み出されたタイミングデータが「１Ｆ」であり、ＲＯＭ−Ｂ３３より読み出されたタイミングデータが「０Ａ」であるとする。
【００３３】
ラッチ回路Ｂ３４によりラッチされたタイミングデータ「１Ｆ」は比較回路Ａ３６に、ラッチ回路Ｃ３５によりラッチされたタイミングデータ「０Ａ」は比較回路Ｂ３７にそれぞれ入力される。
比較回路Ａ３６では、ビットカウンタ３１のカウンタ出力が「１Ｆ」となったときにおけるクロックＣＫ０の立ち上がりのタイミングでラッチ回路Ｄ３８にセット信号を出力すると共に、このセット信号をビットカウンタ３１のリセット端子（ＲＳＴ）にリセット信号として出力する。
【００３４】
この結果、ビットカウンタ３１は「００」からカウント動作を開始すると共に、ラッチ回路Ｄ３８より、時刻ｔ３でハイレベルとなるＰＷＭ信号が出力される。
その後、比較回路Ｂ３７に入力されたタイミングデータ「０Ａ」とビットカウンタ３１のカウンタ出力とが一致したときにおけるクロックＣＫ０の立ち上がりのタイミングｔ４で、比較回路Ｂ３７はリセット（ＲＳＴ）信号をラッチ回路Ｄ３８に出力する。
【００３５】
この結果、ラッチ回路Ｄ３８より出力をローレベルとする。このようにして時刻ｔ３で立ち上がり、時刻ｔ４で立ち下がるＰＷＭ信号が出力される（図５（Ｄ））。なお、図５（Ｃ）は波形変換回路３よりフラッシュＡ／Ｄ変換回路２に供給されるサンプリングクロックである。
【００３６】
以上に説明した本発明の第１の実施の形態に係るＤ級増幅器によれば、入力信号を積分する積分回路１と、積分回路１の出力信号を高速でＡ／Ｄ変換するフラッシュＡ／Ｄ変換器２と、フラッシュＡ／Ｄ変換器２から出力されるディジタル値に応じたパルス幅のＰＷＭ信号を生成する波形変換回路３と、第１の電源と、第２の電源との間に接続される一対のＭＯＳトランジスタ５、６からなり、該一対のＭＯＳトランジスタ５、６の接続点が負荷５１に接続されたスイッチング回路と、波形変換回路３から出力されるＰＷＭ信号に基づいて前記一対のＭＯＳトランジスタ５、６を駆動する駆動回路４と、前記一対のＭＯＳトランジスタ５、６の接続点と積分回路１の入力側とに接続され負荷５１に供給する増幅器の出力信号を負帰還する帰還回路（帰還用抵抗ＲNF）とを有するので、Ｓ／Ｎの向上及び低歪率化の向上が図れる。
【００３７】
また、本発明の第１の実施の形態に係るＤ級増幅器によれば、波形変換回路３は、ディジタル値に対応するパルス幅のＰＷＭ信号の波形情報を記憶する記憶手段としてのＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、フラッシュＡ／Ｄ変換器２から出力されたディジタル値に基づいてＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３よりＰＷＭ信号の波形情報を読み出す読み出し手段としてのラッチ回路Ａ３０、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５と、読み出された波形情報に基づいてＰＷＭ信号を出力する出力手段としてのビットカウンタ３１、比較回路Ａ３６、比較回路Ｂ３７及びラッチ回路Ｄ３８とを有するので、スイッチング周波数を管理でき、同期関係にある信号、例えば、１ビット信号を入力させることも可能になる。
【００３８】
次に、本発明の第２の実施の形態に係るＤ級増幅器の構成を図６に示す。本実施の形態に係るＤ級増幅器が図１に示した第１の実施の形態に係るＤ級増幅器と構成上、異なるのは、帰還回路の構成が異なるのみで、他の構成は同一であるので、同一の要素には同一の符号を付して、重複する説明は省略する。
【００３９】
同図に示すように、本実施の形態に係るＤ級増幅器では、増幅器の出力を積分回路１を入力側に帰還させる帰還回路を、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとからなる多重帰還回路で構成したことを特徴としている。
【００４０】
帰還回路のうち第１の帰還ループは、ＭＯＳトランジスタ５、６の接続点Ｐと積分回路１を構成するオペアンプ１０の反転入力端子との間に、帰還用抵抗ＲNF1と帰還用コンデンサＣNF1との直列回路を接続することにより形成される。
また、第２の帰還ループは、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタの出力端と積分回路１を構成するオペアンプ１０の反転入力端子との間に、帰還用抵抗ＲNF2、ＲNF3及び帰還用コンデンサＣNF2からなるＴ型回路を接続することにより形成される。
【００４１】
このＴ型回路は、ローパスフィルタの出力端と積分回路１を構成するオペアンプ１０の反転入力端子との間に帰還用抵抗ＲNF2、ＲNF3の直列回路を接続し、この直列回路における帰還用抵抗ＲNF2、ＲNF3の接続点と接地間に帰還用コンデンサＣNF2を接続することにより第２の帰還ループを構成する。
ＲNF1の抵抗値をＲとし、帰還用コンデンサＣNF1の容量値をＣとすると、帰還用抵抗ＲNF2、ＲNF3の抵抗値はＲNF2＝ＲNF3＝Ｒ／２、帰還用コンデンサＣNF2の容量値はＣNF2＝４Ｃである。
【００４２】
図７に示すように、第１の帰還ループにより負荷であるスピーカ５１に供給する出力信号のうち高域周波数成分を通過させる周波数特性Ｑ１が得られ、また第２の帰還ループによりスピーカ５１に供給する出力信号のうち低域周波数成分を通過させる周波数特性Ｑ２が得られ、結果として、周波数特性Ｑ１、Ｑ２を合成した低域から高域の周波数帯域にわたって平坦な周波数特性となる。
ここで、出力が−３ｄＢとなるカットオフ周波数ｆcは、周波数特性Ｑ１、Ｑ２とも、ｆc＝１／２πＣＲとなり、例えば、１０ＫＨｚに選択される。
【００４３】
本発明の第２の実施の形態に係るＤ級増幅器によれば、帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されるので、入力信号の周波帯域において、低域から高域にわたってＳ／Ｎの向上及び低歪率化の向上が図れる。
【００４４】
【発明の効果】
請求項１に記載の発明によれば、入力信号を積分する積分回路と、該積分回路の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変換器と、該フラッシュＡ／Ｄ変換器から出力されるディジタル値に応じたパルス幅のＰＷＭ信号を生成する波形変換回路と、第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷に接続されたスイッチング回路と、前記波形変換回路から出力されるＰＷＭ信号に基づいて前記一対のスイッチング素子を駆動する駆動回路と、前記一対のスイッチング素子の接続点と前記積分回路の入力側とに接続され前記負荷に供給する増幅器の出力信号を負帰還する帰還回路とを有するので、Ｓ／Ｎの向上及び低歪率化の向上が図れる。
【００４５】
請求項２に記載の発明によれば、前記波形変換回路は、ディジタル値に対応するパルス幅のＰＷＭ信号の波形情報を記憶する記憶手段と、前記フラッシュＡ／Ｄ変換器から出力されたディジタル値に基づいて前記記憶手段よりＰＷＭ信号の波形情報を読み出す読み出し手段と、該読み出し手段により読み出された波形情報に基づいてＰＷＭ信号を出力する出力手段とを有するので、スイッチング周波数を管理でき、同期関係にある信号、例えば、１ビット信号を入力させることも可能になる。
【００４６】
請求項３に記載の発明によれば、前記帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されるので、入力信号の周波帯域において、低域から高域にわたってＳ／Ｎの向上及び低歪率化の向上が図れる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係るＤ級増幅器の構成を示すブロック図。
【図２】  図１に示したＤ級増幅器におけるフラッシュＡ／Ｄ変換器と波形変換回路との関係を示す構成図。
【図３】  図１に示したフラッシュＡ／Ｄ変換器より出力されるディジタルデータと波形変換回路より出力されるＰＷＭ信号との関係を示す説明図。
【図４】  図１に示したＤ級増幅器における波形変換回路の具体的構成を示すブロック図。
【図５】  図４に示した波形変換回路の各部の動作状態を示すタイミングチャート。
【図６】  本発明の第２の実施の形態に係るＤ級増幅器の具体的構成を示すブロック図。
【図７】  図６に示した本発明の第２の実施の形態に係るＤ級増幅器における増幅器出力の周波数特性を示す特性図。
【図８】  従来のアナログ方式の他励式ＰＷＭ増幅器の具体的構成を示すブロック図。
【図９】  図８に示した従来の他励式ＰＷＭ増幅器の各部の動作状態を示す波形図。
【図１０】  従来の１ビット増幅器の構成を概念的に示したブロック図。
【図１１】  図１０に示した１ビット増幅器における入力信号と出力信号の波形を示す図。
【符号の説明】
1…積分回路、２…フラッシュＡ／Ｄ変換器、３…波形変換回路、４…駆動回路、５、６…ＭＯＳトランジスタ、３０、３４、３５、３８…ラッチ回路、３１…ビットカウンタ、３２，３３…ＲＯＭ、３６、３７…比較回路、５０…信号源、５１…スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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