(57)【特許請求の範囲】
【請求項１】
第１のインバータ（Ｍ１，Ｍ２）および第２のインバータ（Ｍ３，Ｍ４）が直列に接続されており、その際第１のインバータの入力側は遅延段（Ｅ）の入力側に対応しかつ第２のインバータの出力側は遅延段の出力側（Ｄ）に対応し、かつ第１のインバータの出力側は第２のインバータの入力側（Ｖ）に接続されており、
前記第２のインバータ段はｐチャネルＭＯＳトランジスタ（Ｍ３）とｎチャネルＭＯＳトランジスタ（Ｍ４）とを有しており、これらのドレイン端子は遅延回路の出力側（Ｄ）に接続されておりかつ
前記第２のインバータの入力側（Ｖ）に接続されている、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲートと遅延段の出力側（Ｄ）との間に、容量として接続されているｐチャネルＭＯＳトランジスタ（Ｍ５）と容量として接続されているｎチャネルＭＯＳトランジスタ（Ｍ６）とから成る並列回路が設けられいる遅延段。
【請求項２】
前記第１のインバータのＭＯＳトランジスタ（Ｍ１，Ｍ２）は導通状態において前記第２のインバータのＭＯＳトランジスタ（Ｍ３，Ｍ４）より少なくとも１０倍は高抵抗である遅延段。
【発明の詳細な説明】
論理回路において、逐次シーケンスを制御するためにしばしば遅延される側縁が必要とされる。しかし遅延度が大きい場合には、同時に、側縁の緩慢化ないし側縁急峻度の低減も発生するかまたは遅延は多数の簡単な回路、例えばインバータチェーンによって実現されなければならない。この問題に対処するための手段は例えば、ＲＣ素子ないしインバータと後置接続されているシュミットトリガーとの直列回路である。この場合、この形式の回路が比較的煩雑であることは不都合である。
米国特許第５１８０９３８号明細書から、Ｖ０とＶＣＣとの間にＰＭＯＳ容量が設けられておりかつＶ０とＶＳＳとの間にＮＭＯＳ容量が設けられておりかつＶ０に作用する容量がＶ０に対する比較的真ん中の電圧領域においてはこの領域の外側におけるより小さい装置が公知である。この効果は、一方において遅延時間が給電電圧に大幅に無関係になりかつ他方において給電電圧が低ければ処理速度が高められるようにするために利用される。
特開平７−４６０９８号公報ないしPatent Abstracts of Japan, Band 95, Nr. 5, 30.June 1995から、第２のインバータ段の入力側と出力側との間に容量が存在している遅延回路が公知である。しかし文書全体から、ＰＭＯＳ容量とＮＭＯＳ容量との並列接続によって容量を実現するという方向での示唆は行われていない。しかし回路は比較的煩雑である。その理由は、第１のインバータ段と第２のインバータ段との間の抵抗が必要でありかつパルスの整形のために第３のインバータ段が必要であるからである。
そこで本発明が基礎としている課題は、出来るだけ僅かな回路コストしか必要としない、急峻な側縁を有する遅延段を提供することである。この課題は本発明によれば、請求項１の特徴部分に記載の構成によって解決される。本発明の有利な形態は従属請求項に記載されている。
次に本発明を図面を用いて詳細に説明する。その際第１図は本発明の遅延段の回路図を示し、
第２図は第１図に図示の回路を説明するための電圧／電圧特性曲線図を示し、
第３図は第１図に図示の回路を説明するための電圧時間波形図を示す。
第１図には、２つのインバータおよび２つの容量を有する遅延段が図示されている。遅延段の入力側Ｅに接続されている第１のインバータは、ｐチャネルＭＯＳトランジスタＭ１とｎチャネルＭＯＳトランジスタＭ２とを有しており、これらは両方とも有利には、これらが導通状態において非常に小さな電流しか導かないもしくは非常に高抵抗であるように、非常に狭くかつ長く実現されている。トランジスタＭ１の第１の端子は給電電圧ＶＤＤに接続されておりかつトランジスタＭ１の第２の端子は該第１のインバータの出力側Ｖに接続されている。相応に、トランジスタＭ２の第１の端子は出力側Ｖに接続されておりかつトランジスタＭ２の第２の端子は基準電位ＶＳＳに接続されている。第２のインバータは、ｐチャネルＭＯＳトランジスタＭ３とｎチャネルＭＯＳトランジスタＭ４とを有しており、これらは両方とも導通状態において比較的低抵抗である。トランジスタＭ１およびＭ２は有利には導通状態において、トランジスタＭ３およびＭ４より少なくとも１０倍は高抵抗であるべきである。
トランジスタＭ３およびＭ４の２つのゲートは第１のインバータ段の出力側Ｖに接続されておりかつ第２のインバータ段の入力側を形成している。トランジスタＭ３の第１の接続端子は給電電圧ＶＤＤに接続されておりかつトランジスタＭ３の第２の接続端子は遅延段の出力側Ｄに接続されている。相応に、トランジスタＭ４の第１の入力側は出力側Ｄに接続されておりかつトランジスタＭ４の第２の接続端子は基準電位ＶＳＳに接続されている。出力側ＤとトランジスタＭ３のゲートとの間に第１の容量が存在しておりかつ出力側ＤとトランジスタＭ４のゲートとの間に第２の容量が存在しており、その際第１の容量はＭＯＳトランジスタＭ５によって形成されており、そのゲートはトランジスタＭ３のゲートに接続されておりかつソースおよびドレインは出力側Ｄに接続されておりかつ第２の容量はｎチャネルＭＯＳトランジスタＭ６によって形成されており、そのゲートはトランジスタＭ４のゲートに接続されておりかつソースおよびドレインは出力側Ｄに接続されている。
トランジスタＭ５およびＭ６によって形成されるこれらの容量の主な容量は、ゲート端子とソース端子との間の電圧がトランジスタＭ５ないしＭ６のしきい電圧より大きくなるや否や、ゲート端子とソース端子との間の容量によって形成される。第１のインバータの出力側Ｖと第２のインバータの出力側Ｄとの間の電圧がしきい値Ｖｔｎより正になるや否や、トランジスタＭ６はチャネルを形成し、これにより大きな容量を形成する。このしきい値以下では、チャネルは存在せずかつ僅かな寄生容量だけが作用している。トランジスタＭ５によって形成される第２の容量に対しても同じことが当てはまる。この場合、トランジスタＭ５では、出力側Ｖと出力側Ｄとの間の電圧がトランジスタＭ５のしきい値Ｖｔｐより負になって漸くチャネルが形成される。出力側Ｖにおける電圧ＶＶと出力側Ｄにおける電圧ＶＤとの差電圧が、ｎチャネルトランジスタＭ６のしきい値Ｖｔｎより小さいかまたは等しくかつｐチャネルトランジスタＭ５のしきい値Ｖｔｐより大きいかまたは等しい中間の領域では、トランジスタＭ５およびＭ６によって形成される２つの容量において、比較的小さな寄生容量だけが作用する。
この中間の領域は容量ギャップと称されかつ第２図においてその領域の境界がＡおよびＢによって特徴付けられている。第２図において、縦軸にはＶＤが、横軸には電圧ＶＶがそれぞれ零とＶＤＤとの間に示されており、その際電圧ＶＤに対するＶＶの小さな値に対してほぼＶＤＤの値が生じかつＶＶの大きな値に対しては電圧ＶＤに対するほぼ零の値が生じる。電圧領域Ｖｔｎ≦ＶＶ≦ＶＤＤ−Ｖｔｔにおいて、ＡとＢとの間の上述した領域を含んでいるｓ字形状の移行が行われる。
所謂容量ギャップの外では、大きな容量のため、本発明の遅延段の遅延度は大きく、従って出力側Ｄにおける側縁急峻度は比較的僅かである。これに対して容量ギャップ内では、遅延段の遅延度は小さく、従って出力側Ｄにおける側縁急峻度は比較的大きい。急峻な経過はインバータの切換領域内に直接あるので、後続のインバータは急峻な側縁で通し接続される。遅延および緩慢な側縁はＣＭＯＳスイッチ回路の切換領域外にあり、従って障害にはならない。
第３図には、入力側Ｅにおける矩形の入力電圧ＶＥ、第１のインバータ段の出力側Ｖにおける電圧ＶＶおよび遅延段の出力側Ｄにおける電圧ＶＤが示されている。ここで、電圧ＶＶが電圧ＶＥの上昇側縁後比較的緩慢に下降しかつ電圧ＶＥの下降側縁後比較的緩慢に再び上昇することが分かる。緩慢に下降しかつ緩慢に上昇する、電圧ＶＶの領域において、出力側Ｄに、電圧ＶＤの急峻な上昇ないし急峻な降下が発生する。
【図１】
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【図２】
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【図３】
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