(57)【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数で発振する電圧制御発振回路において、
第１の出力端子及び第２の出力端子と、
前記第１の出力端子の電圧を反転して前記第２の出力端子に出力する第１のインバータ、及び該第２の出力端子の電圧を反転して該第１の出力端子に出力する第２のインバータを有し、２つの状態のうちのいずれか一方をラッチして該ラッチした状態に応じた相補的な論理レベルの電圧を該第１及び第２の出力端子に設定するラッチ回路と、
前記第２の出力端子に接続され、該第２の出力端子の電圧を反転して出力する第３のインバータと、
前記第３のインバータの出力電圧を遅延して前記第２の出力端子に帰還する第１のコイルと、
前記第１の出力端子に接続され、該第１の出力端子の電圧を反転して出力する第４のインバータと、
前記第４のインバータの出力電圧を遅延して前記第１の出力端子に帰還する第２のコイルと、
前記第１の出力端子に接続された第１の電極、前記第２の出力端子に接続された第２の電極、前記制御電圧に基づき該第１と第２の電極間の導通状態を変化させる制御電極を有し、該導通状態の変化で前記ラッチ回路における前記状態の遷移時間を変化させる発振周波数制御用トランジスタとを備え、
前記第３及び第４のインバータは、前記第１及び第２のインバータよりも前記第１及び第２の出力端子に対する電圧駆動能力が高い構成にしたことを特徴とする電圧制御発振回路。
【請求項２】
前記第３のインバータは、
電源に接続された第１の電極、第２の電極、及び前記第１の出力端子に接続され該第１と第２の電極間の導通状態を設定する制御電極を有する第１のトランジスタと、
前記第１のトランジスタの第２の電極に接続された第１の電極、グランドに接続された第２の電極、及び前記第２の出力端子に接続され該第１と第２の電極間の導通状態を設定する制御電極を有する第２のトランジスタとで構成し、
前記第４のインバータは、
前記電源に接続された第１の電極、第２の電極、及び前記第２の出力端子に接続され該第１と第２の電極間の導通状態を設定する制御電極を有する第３のトランジスタと、
前記第４のトランジスタの第２の電極に接続された第１の電極、グランドに接続された第２の電極、及び前記第１の出力端子に接続され該第１と第２の電極間の導通状態を設定する制御電極を有する第４のトランジスタとで構成したことを特徴とする請求項１記載の電圧制御発振回路。
【請求項３】
前記発振周波数制御用トランジスタ、前記ラッチ回路、前記第３のインバータまたは前記第４のインバータは、ショットキ型電界効果トランジスタを用いて構成し、
前記第１及び第２のコイルは、前記ショットキ型電界効果トランジスタが形成される半導体基板上に、該ショットキ型電界効果トランジスタのゲート電極と同じゲート電極材でＣ字状に形成された第１のパタンと、前記第１のパタン直上に、オーミック電極材で前記半導体基板と接触しないように形成された第２のパタンとを有するソレノイドコイルでそれぞれ構成したことを特徴とする請求項１または２記載の電圧制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板を用いて構成される電圧制御発振回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献；信学技報、93［415]（1994-1-19 ）電子情報通信学会、奥山他著“３ＧＨｚ  ＧａＡｓ  ＰＬＬクロックパルス発生器”P.33-35
図２は、上記文献に記載された従来の電圧制御発振回路を示す回路図である。
この電圧制御発振回路はＰＬＬ（Phase Locked Loop ）等に用いられる回路であり、第１段から第（２ｎ＋１）段（ｎは、自然数）までの奇数段の縦続接続されたインバータ１０−１〜１０−（２ｎ＋１）を備えている。インバータ１０−（２ｎ＋１）の出力端子は、インバータ１０−１の入力端子に接続され、インバータ１０−１〜１０−（２ｎ＋１）が１つのリングオシレータを構成している。インバータ１０−（２ｎ＋１）の出力端子が出力用インバータ２０を介してこの電圧制御発振回路の出力端子ＯＵＴに接続されている。
【０００３】
各インバータ１０−１〜１０−（２ｎ＋１）は、共通の構造であり、電源電圧ＶＤＤにドレインが接続されたデプレッション型電界効果トランジスタ（以下、Ｄ−ＦＥＴという）１１をそれぞれ有している。Ｄ−ＦＥＴ１１のゲート及びソースは、エンハンスメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴという）１２のドレインに接続されている。Ｅ−ＦＥＴ１２のソースがグランドＧＮＤに接続されている。Ｅ−ＦＥＴ１２のゲートが、各インバータ１０−１〜１０−（２ｎ＋１）の入力端子になり、Ｄ−ＦＥＴ１１とＥ−ＦＥＴ１２の接続ノードＮが、各インバータ１０−１〜１０−（２ｎ＋１）の出力端子になっている。
この電圧制御発振回路には、さらに、奇数個のＤ−ＦＥＴ２１−１〜２１−  （２ｎ＋１）が設けられている。各Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）のドレインは、電源電圧ＶＤＤに接続され、ソースが各インバータ１０−１〜１０−（２ｎ＋１）中のＤ−ＦＥＴ１１のゲート及びノードＮに、それぞれ接続されている。また、これらのＤ−ＦＥＴ２１−１〜２１−（２ｎ＋１）のゲートは、制御電圧ＶＣが入力される接続になっている。Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）は、制御電圧ＶＣに基づき動作状態が変化し、ノードＮに電流を流す機能を有している。
【０００４】
次に、図２の電圧制御発振回路の動作を説明する。
第１段目のインバータ１０−１のＥ−ＦＥＴ１２のゲートに“Ｌ”レベルが入力されると、該Ｅ−ＦＥＴ１２がハイインピーダンス状態になり、ノードＮの電圧が立上って“Ｈ”レベルになる。この“Ｈ”レベルが第２段目のインバータ１０−２のＥ−ＦＥＴ１２のゲートに入力され、該インバータ１０−２のＥ−ＦＥＴ１２が導通状態になり、該インバータ１０−２のノードＮは立下がって“Ｌ”レベルが出力される。以下、同様にしてインバータ１０−（２ｎ＋１）からは“Ｈ”が出力され、インバータ１０−１のＥ−ＦＥＴ１２に入力される。そのため、インバータ１０−１〜１０−（２ｎ＋１）は、発振動作する。インバータ２０は、インバータ１０−（２ｎ＋１）のノードＮから与えられた電圧に対し、閾値を用いて波形整形を行って出力する。ここで、制御電圧ＶＣを変化させると、Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）における導通状態が変化し、ノードＮに対する電流供給量が変化する。
【０００５】
各インバータ１０−１〜１０−（２ｎ＋１）における立上り遅延時間をＴdr、立下が遅延時間Ｔdfとすると、平均遅延時間Ｔpdはそれぞれ次の（１）式になり、発振周波数Ｆr は（２）式になる。
Ｔpd＝（Ｔdr＋Ｔdf）／２                                ・・・（１）
Ｆr ＝１／（２・（２ｎ＋１）Ｔpd）                      ・・・（２）
各インバータ１０−１〜１０−（２ｎ＋１）の基本構成は、ＤＣＦＬ（Direct Coupled FET Logic）であり、Ｔdr＞Ｔdfである。ここで、Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）が設けられている分、該各Ｄ−ＦＥＴ２１−１〜２１−  （２ｎ＋１）からノードＮに電流が供給されるので、立下がり遅延時間Ｔdfは、大きくなるが、それにも増して立上り遅延時間Ｔdrが減少するので、Ｔdr＞Ｔdfである。よって、Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）が設けられた分だけ、各平均遅延時間Ｔpdは小さくなり、発振周波数Ｆr は、大きくなる。
【０００６】
図３は、図２の制御電圧と発振周波数の関係を示す特性図である。
制御電圧ＶＣを上昇をさせると、各Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）のゲート電圧が上昇し、該Ｄ−ＦＥＴ２１−１〜２１−（２ｎ＋１）に流れる電流が増加する。そのため、制御電圧ＶＣの上昇に伴い、発振周波数Ｆr は、増加する。
以上のように、図２の電圧制御発振回路は、制御電圧ＶＣによって発振周波数が可変になっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の図２の電圧制御発振回路では、次のような課題があった。
立上り遅延時間Ｔdrと立下がり遅延時間Ｔdfとの差、及びＤ−ＦＥＴ２１−１〜２１−（２ｎ＋１）から入る込む電流によって生じる、立上り及び立下りでインバータ２０における閾値を越えるタイミングが異なることにより、デューティ比が５０％の電圧信号が出力端子ＯＵＴから出力されないという課題あった。
また、立上り遅延時間Ｔdrが長い分、インバータ２０の入力波形がなまることになり、ＰＬＬ等でのジッタがを生じやすいという課題と、使用温度範囲で平均遅延時間ＴpdがΔＴpd変化すると、制御電圧ＶＣの値が同じでも、次の（３）式のように発振周波数Ｆr がＦr 1 に変化するという課題とがあった。
0003736959.tif 000002
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、制御電圧に応じた周波数で発振し発振電圧信号を出力する電圧制御発振回路において、発振電圧信号を出力する第１及び第２の出力端子と、次のようなラッチ回路、第３及び第４のインバータ、第１及び第２のコイル、及び発振周波数制御用トランジスタとを備えている。
【０００９】
前記ラッチ回路は、前記第１の出力端子の電圧を反転して前記第２の出力端子に出力する第１のインバータ、及び該第２の出力端子の電圧を反転して該第１の出力端子に出力する第２のインバータを有し、２つの状態のうちのいずれか一方をラッチして該ラッチした状態に応じた相補的な論理レベルの電圧を該第１及び第２の出力端子に設定する回路である。第３のインバータは、前記第２の出力端子に接続され、該第２の出力端子の電圧を反転して出力するものである。第１のコイルは、前記第３のインバータの出力電圧を遅延して前記第２の出力端子に帰還するものである。第４のインバータは、前記第１の出力端子に接続され、該第１の出力端子の電圧を反転して出力するものである。第２のコイルは、前記第４のインバータの出力電圧を遅延して前記第１の出力端子に帰還するものである。
前記発振周波数制御用トランジスタは、前記第１の出力端子に接続された第１の電極、前記第２の出力端子に接続された第２の電極、及び前記制御電圧に基づき該第１と第２の電極間の導通状態を変化させる制御電極とを有し、該導通状態の変化で前記ラッチ回路における前記状態の遷移時間を変化させる機能を有している。そして、前記第３及び第４のインバータは、前記第１及び第２のインバータよりも前記第１及び第２の出力端子に対する電圧駆動能力が高い構成にしている。
【００１０】
第２の発明は、第１の発明における前記第３のインバータは、電源に接続された第１の電極、第２の電極、前記第１の出力端子に接続され該第１及び第２の電極間の導通状態を設定する制御電極を有する第１のトランジスタと、前記第１のトランジスタの第２の電極に接続された第１の電極、グランドに接続された第２の電極、及び前記第２の出力端子に接続され該第１と第２の電極間の導通状態を設定する制御電極を有する第２のトランジスタとで構成している。そして、前記第４のインバータは、前記電源に接続された第１の電極、第２の電極、及び前記第２の出力端子に接続されて該第１と第２の電極間の導通状態を設定する制御電極を有する第３のトランジスタと、前記第３のトランジスタの第２の電極に接続された第１の電極、グランドに接続された第２の電極、及び前記第１の出力端子に接続されて該第１と第２の電極間の導通状態を設定する制御電極を有する第４のトランジスタとで構成している。
【００１１】
第３の発明は、第１または第２の発明における前記発振周波数制御用トランジスタ、前記ラッチ回路、前記第３のインバータまたは前記第４のインバータは、ショットキ型電界効果トランジスタを用いて構成し、前記第１及び第２のコイルは、前記ショットキ型電界効果トランジスタが形成される半導体基板上に、該ショットキ型電界効果トランジスタのゲート電極と同じゲート電極材でＣ字状に形成された第１のパタンと、前記第１のパタン直上に、オーミック電極材で前記半導体基板と接触しないように形成された第２のパタンとを有するソレノイドコイルでそれぞれ構成している。
【００１２】
第１から第３の発明によれば、以上のように電圧制御発振回路を構成したので、ラッチ回路により、ラッチ状態に応じた相補的な電圧が第１及び第２の出力端子に設定される。第３及び第４のインバータは、第１及び第２の出力端子の電圧を反転する。第１及び第２のコイルにより、第３及び第４のインバータの出力する電圧が遅延して帰還され、第１及び第２の出力端子の電圧レベルが変化し、ラッチ回路の論理閾値に達してラッチ状態が遷移する。この動作が繰り返されて発振する。ここで、第１及び第２の出力端子間に接続された発振周波数制御用トランジスタに対して与えられた制御電圧により、該発振周波数制御用トランジスタの導通状態が変化し、発振周波数が可変になる。従って、前記課題を解決できるのである。
【００１３】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す電圧制御発振回路の回路図である。
この電圧制御発振回路は、第１の出力端子Ｑと該出力端子Ｑに対して相補的な電圧を示す第２の出力端子Ｑ／とから、発振する電圧信号を出力するものであり、第１のインバータ３１と第２のインバータ３２とで構成されたラッチ回３０を備えると共に、２入力の第３のインバータ４１及び第４のインバータ４２とを、備えている。
インバータ３１とインバータ３２とは、入力端子と出力端子とが互いに襷がけ接続され、インバータ３１が出力端子Ｑの電圧を反転して出力端子Ｑ／に出力し、インバータ３２が出力端子Ｑ／の電圧を反転して出力端子Ｑに出力する接続になっている。
【００１４】
インバータ４１は、正相入力端子Ｉ+ と逆相入力端子Ｉ- とを有し、該正相入力端子Ｉ+ が出力端子Ｑ／に接続され、該逆相入力端子Ｉ- が出力端子Ｑに接続されている。インバータ４２も正相入力端子Ｉ+ と逆相入力端子Ｉ- とを有し、該正相入力端子Ｉ+ が出力端子Ｑに接続され、該逆相入力端子Ｉ- が出力端子Ｑ／接続されている。インバータ４１の出力端子Ｏ3 と出力端子Ｑ／との間には、第１のコイル４３が接続され、インバータ４２の出力端子Ｏ4 と出力端子Ｑとの間には、コイル４３と同様のインダクタンスを有する第２のコイル４４が接続されている。さらに、この電圧制御発振回路には、２個の出力端子Ｑ，Ｑ／の間、つまり、２個のインバータ３１，３２の入力端子Ｉの間に並列に接続されたＤ−ＦＥＴ５１とＥ−ＦＥＴ５２とが設けられている。これらＤ−ＦＥＴ５１とＥ−ＦＥＴ５２とは、発振周波数設定用トランジスタであり、該Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２のドレインが出力端子Ｑ／に接続され、ソースが出力端子Ｑに接続されると共に、各ゲートには制御電圧ＶＣが共通に入力される構成になっている。
【００１５】
図４は、図１中のインバータ３１を示す回路図である。
例えば、インバータ３１は、第１の電極であるドレインが電源電圧ＶＤＤに接続されたＤ−ＦＥＴ３１ａと、第２の電極であるソースがグランドＧＮＤに接続されたＥ−ＦＥＴ３１ｂとを有している。Ｄ−ＦＥＴ３１ａの制御電極であるゲート及びソースが、該Ｅ−ＦＥＴ３１ｂのドレインに接続されている。Ｅ−ＦＥＴ３１ｂのゲートがインバータ３１の入力端子Ｉであり、Ｄ−ＦＥＴ３１ａのソースとＥ−ＦＥＴ３１ｂのドレインとの接続点が、該インバータ３１の出力端子Ｏ1 になる。インバータ３２も、インバータ３１と同一の構成になっている。インバータ３１の入力端子Ｉが出力端子Ｑに接続され、該インバータ３１の出力端子Ｏ1 が出力端子Ｑ／に接続されている。インバータ３２の入力端子Ｉが出力端子Ｑ／に接続され、該インバータ３２の出力端子Ｏ2 が出力端子Ｑに接続されている。
【００１６】
図５は、図１中のインバータ４１を示す回路図である。
インバータ４１は、電源電圧ＶＤＤにドレインが接続されたＤ−ＦＥＴ４１ａと、該Ｄ−ＦＥＴ４１ａのソースにドレインが接続されると共にソースがグランドＧＮＤに接続されたＥ−ＦＥＴ４１ｂとを備えている。Ｄ−ＦＥＴ４１ａのゲートが逆相入力端子Ｉ- になり、Ｅ−ＦＥＴ４１ｂのゲートが正相入力端子Ｉ+ になる。また、Ｄ−ＦＥＴ４１ａのソースとＥ−ＦＥＴ４１ｂのドレインとの接続点が出力端子Ｏ3 になっている。インバータ４２も、インバータ４１と同一の構成になっている。
ゲートのディメンジョンの調整により、インバータ３１，３２の駆動能力が等しく、インバータ４１，４２の駆動能力が等しく設定されている。また、インバータ３１，３２の駆動能力に対して、インバータ４１，４２の駆動能力が大きく設定されている。
【００１７】
図６は、図１の動作波形を示すタイムチャートであり、この図６を参照しつつ、図１の電圧制御発振回路の動作を説明する。
インバータ３１，３２によって構成されたラッチ回路３０は状態のラッチを行い、例えばインバータ３１が“Ｌ”を出力すると、インバータ３２が“Ｈ”を出力し、インバータ４１が出力端子Ｏ3 から“Ｈ”を出力し、インバータ４２が出力端子Ｏ4 から“Ｌ”を出力する。インバータ３１の出力電圧が“Ｈ”に変化すると、インバータ３２の出力電圧が“Ｈ”になる。よって、両方のインバータ３１，３２の出力電圧が変化すると、インバータ４１の出力電圧が“Ｈ”から“Ｌ”に変化し、インバータ４２の出力電圧が“Ｌ”から“Ｈ”に変化する。これらインバータ４１，４２の出力電圧は、コイル４３，４４によって、遅延時間Ｔｄ１（ｓｅｃ）だけ遅れて出力端子Ｑ／，Ｑ及びラッチ回路３０に印加される。
ここで、インバータ４１，４２の出力端子Ｑ／，Ｑに対する駆動能力は、インバータ３１，３２よりも大きいので、該出力端子Ｑ／の電位が下降し、出力端子Ｑの電位が上昇する。そのため、インバータ３１の出力電圧が下降すると共にインバータ３２の出力電圧が上昇し、インバータ４１，４２の出力電圧が変化してから遅延時間Ｔｄ１（ｓｅｃ）だけ遅れてラッチ回路３０における論理閾値に到達する。
【００１８】
その後、インバータ３１の出力電圧は“Ｌ”、インバータ３２の出力電圧が“Ｈ”なる。各インバータ３１，３２の出力電圧がそれぞれ“Ｌ”及び“Ｈ”になると、各インバータ４１，４２の出力電圧は、遅延時間Ｔｄ２（ｓｅｃ）遅れてそれぞれ“Ｈ”と“Ｌ”に遷移する。この遷移が、コイル４３，４４によって遅延時間Ｔｄ３（ｓｅｃ）だけ遅れて出力端子Ｑ，Ｑ／及びラッチ回路３０に印加され、ラッチ回路３０における論理閾値に到達し、遅延時間Ｔｄ４だけ遅れてインバータ３１，３２の出力電圧が“Ｈ”と“Ｌ”になる。以上の動作が繰り返され、図１の電圧制御発振回路は発振する。
インバータ３１及び３２は、同一の回路構成であり、インバータ４１及び４２も同一の回路構成になっているので、Ｔｄ１＝Ｔｄ３及びＴｄ２＝Ｔｄ４の関係になる。よって、電圧制御発振回路における発振周波数Ｆを表す式は、次の（４）式になる。
【００１９】
0003736959.tif 000003
Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２は、各インバータ３１，３２の出力端子  Ｏ1 から該インバータ３１，３２の入力端子Ｉにそれぞれ帰還する電流路を形成している。ところが、制御電圧ＶＣが十分低いときには、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２のドレイン・ソース間の抵抗値は大きく、各インバータ３１，３２の入力端子Ｉに各出力端子Ｏ1 から該Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２を介して帰還入力される電流は少ない。よって、ラッチ回路３０における状態を遷移させるには、インバータ３１，３２よりも大きな駆動能力が必要になり、インバータ４１，４２の駆動能力がインバータ３１，３２よりも大きくなるまでは、ラッチ回路３０の状態遷移を行うことができないので、遅延時間Ｔｄ２が大きくなる。
一方、制御電圧ＶＣがショットキ順方向立上り電圧程度に十分高くなると、該Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２を介して、各インバータ３１，３２の出力端子Ｏ1 から入力端子Ｉに電流が流れ込み、“Ｌ”のレベルが上昇すると共に“Ｈ”のレベルが下降する。そのため、インバータ４１，４２からコイル４３，４４を介して少ない電流がラッチ回路３０に流れるだけで、該ラッチ回路３０の状態遷移が行われる。よって、遅延時間Ｔ２が小さくなり、発振周波数Ｆが高くなる。
ここで、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２を並列に接続したのは、制御電圧ＶＣの入力範囲を広げると共に、制御電圧ＶＣに対する発振周波数Ｆの関係を線形に近い状態に保つためである。つまり、Ｄ−ＦＥＴ５１は、低い電圧からドレイン・ソース間の抵抗を可変にできるが、高い電圧になるとその可変の割合が小さくなって線形性が劣化する。一方、Ｅ−ＦＥＴ５２は、その閾値電圧より高い電圧からでないと、ドレイン・ソース間の抵抗を可変にできないが、Ｄ−ＦＥＴ５１よりも高い電圧間で、その抵抗値の可変の割合が等しくなる。
【００２０】
インバータ４１，４２に接続されたコイル４３，４４は、該インバータ４１，４２の駆動能力を損なわずに、出力電圧に対してラッチ回路３０へ供給される電流を遅延することができる。ラッチ回路３０の状態が遷移した後、インバータ４１，４２の入力電圧のレベルが変化しても、コイル４３，４４のインダクタンスによる遅延時間の間、ラッチ回路３０の状態遷移後の状態を安定させるように、該ラッチ回路３０に電流が入力されるので、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２のドレイン・ソース間の抵抗が小さい場合でも、十分な出力電圧の振幅が得られる。
【００２１】
以上のように、この第１の実施形態では、ラッチ回路３０と、インバータ４１，４２とコイル４３，４４とを設け、ラッチ回路３０の状態遷移とインバータ４１，４２の状態遷移エネルギとを利用して発振する構成とし、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２のドレイン・ソース間抵抗を変化させることにより遷移時間を変化させて発振周波数を変えるようにしている。また、ラッチ回路３０中のインバータ３１，３２を同一の構成にすると共に、インバータ４１，４２を同一構成にしている。そのため、インバータ４１，４２の出力電圧の変化が、インバータ３１，３２の論理閾値に対して相補的になり、出力端子Ｑ，Ｑ／から出力される電圧信号の波形のデューティ比が５０％に保たれる。
その上、使用温度範囲で、遅延時間を左右するインバータ４１，４２の駆動能力が変化しても、ラッチ回路３０の遷移時間は、インバータ３１，３２と，インバータ４１，４２の駆動能力の差で決まり、同一構成のインバータ３１，３２及び同一構成のインバータ４１，４２の駆動能力は、温度変動に対して同様の変化をするので、駆動能力の差の変化は極わずかに収まる。よって、温度変動に対して安定な電圧制御発振回路になっている。さらに、コイル４３，４４は、ＦＥＴ等に比べれば、温度変化による特性変化がはるかに少なので、より温度変動に対して安定になる。
【００２２】
第２の実施形態
図７（ａ），（ｂ）は、本発明の第２の実施形態を示すコイルの構造図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＸ−Ｘ線断面図を示している。
第１の実施形態において、発振周波数Ｆの安定と、発振波形の５０％のデューティ比を維持するためには、同一基板に、各インバータ３１，３２，４１，４２、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２を構成するトランジスタとコイル４３，４４とを形成することが望ましい。半導体基板上に形成されるインダクタとしては、スパイラルインダクタが主流である。ところが、スパイラルインダクタを用いると、小さな面積で大きなインダクタンスを得ることができない。これに対し、ソレノイドコイルを用いると、小面積で大きなインダクタンスが得られる。図７（ａ），（ｂ）は、それらトランジスタをショトキ型電界効果トランジスタ、つまり、ＭＥＳＦＥＴ（Metal Semiconductor FET ）で構成した場合に、該ＭＥＳＦＥＴの製造工程を変更せずに作成可能なソレノイドコイルを示している。
【００２３】
このソレノイドコイルは、半導体基板６０におけるキャリア発生のための不純物注入を行っていない領域の直上に、タングステンやアルミニウム等のＭＥＳＦＥＴのゲートを形成するのと同じゲート電極材を用いて形成された、Ｃ字状の第１のパタン６１を有している。
パタン６１の直上に、オーミック電極材で形成された第２のパタン６２が積層されている。パタン６２は、パタン６１に対する製造装置の位置合せ精度分アンダーサイズされているので、半導体基板６０には接触しないようになっている。パタン６２の片方の端部が接続端子６３に接続されている。パタン６１及びパタン６２の上には、さらに、絶縁層６４が形成されている。絶縁層６４の上には、パタン６２の他方の端部６５にコンタクトホール６６で一端が接続された配線層６７が形成されている。配線層６７は、パタン６２と同一幅で該パタン６２の上側に重なるようにＣ字状に形成されている。配線層６７の他端が接続端子６８に接続されている。接続端子６３，６８が、第１の実施形態における出力端子ＱまたはＱ／と、インバータ４１，４２の出力端子Ｏ3 またはＯ4 とに接続されている。
【００２４】
図７（ａ），（ｂ）のように形成されたソレノイドコイルでは、半導体基板６０とゲート電極材のパタン６１との間のショットキ障壁電圧により、半導体基板６０内に空乏層６９が生じる。この空乏層６９は、キャリア発生のための不純物注入を行っていないので、ＦＥＴのゲート・ソース間の容量に比べて小さな容量しか生じない。また、ゲート電極材は、オーミック電極材のパタン６２へ半導体基板６０から原子が移動して該パタン６２のシート抵抗を上げないように、該原子の移動を遮蔽する。
【００２５】
第１の実施形態の発振回路では、コイル４３，４４の内部抵抗が多少大きくても、それがインバータ４１，４２の出力インピーダンスＲＤに比べて十分小さければ、発振周波数Ｆに対しては、あまり影響を与えない。例えば、ソレノイドコイルの面積を５０μｍ×５０μｍ＝２．５×１０-9［ｍ2 ］、単位長さ当りの巻き数を４×１０6 ［／ｍ］、及びソレノイドコイルの周囲の透磁率は、真空と同じμ0 とし、ソレノイドコイルの厚みを０．７μｍ＝０．７×１０-6［ｍ］とすると、インダクタンスＬは次式のようになる。
Ｌ＝μ0 ×（巻き数）2 ×（ソレノイドコイルの厚み）×（ソレノイドコイルの面積）
＝１．２５×１０-6×（４×１０6 ）2 ×０．７×１０-6×２．５×１０-9
＝３５［ｍＨ］
インバータ４１，４２の出力インピーダンスＲＤを５００Ωとすると、過渡応答時の時定数τは次式のようになる。
τ＝Ｌ／ＲＤ＝３５×１０-4／５００＝７０［ｐｓ］
この時定数τは、０．５μｍ  ＧａＡｓＭＥＳＦＥＴを用いたＤＣＦＬインバータの平均遅延時間の２倍程度の値であり、第１の実施形態に対して有意な遅延時間を提供することができる。
【００２６】
以上のように、この第２の実施形態では、第１の実施形態のインバータ３１，３２，４１，４２、Ｄ−ＦＥＴ５１及びＥ−ＦＥＴ５２をＭＥＳＦＥＴで構成する場合のコイル４３，４４を、ゲート電極材のパタン６１とオーミック電極材のパタン６２とで形成し、パタン６１をパタン６２のストッパ層とするので、小面積でかつ大きなインダクタンスを持つコイル４３，４４を、電圧制御発振回路と同一基板に形成することができる。
【００２７】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  第１の実施形態では、インバータ３１，３２，４１，４２は、ＤＣＦＬを基本回路とした例を説明したが、Ｎ−ＭＯＳ、Ｃ−ＭＯＳ、ＳＣＦＬ（Souce Coupled FET Logic ）を基本構成にしてもよい。
（２）  各インバータ４１，４２を、正相入力端子Ｉ+ と逆相入力端子Ｉ- の両相の入力端子を持つ両相インバータでそれぞれ構成し、インバータ３１，３２の両方の出力信号が変化した時に、該各インバータ４１，４２の出力電圧がそれぞれ変化するようにして遷移のタイミングのずれを防止しているが、該インバータ４１，４２を、単相入力のインバータで構成することも可能である。
【００２８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１のインバータと第２のインバータとを有し、２つの状態のうちのいずれか一方をラッチして相補的な論理レベルの電圧を該第１及び第２の出力端子に設定するラッチ回路と、第３及び第４のインバータと、第１及び第２のコイルと、発振周波数制御用トランジスタとで電圧制御発振回路を構成したので、第３及び第４のインバータの出力電圧がラッチ回路の論理閾値に対して相補的になり、第１及び第２の出力端子から出力される発振波形のデューティ比を５０％に維持できると共に、温度変動に対して発振周波数が安定した電圧制御発振回路が実現できる。
【００２９】
第２の発明によれば、第１の出力端子に制御電極が接続された第１のトランジスタと、第２の出力端子に制御電極が接続された第２のトランジスタとで第３のインバータを構成し、第２の出力端子に制御電極が接続された第３のトランジスタと、第１の出力端子に制御電極が接続された第４のトランジスタとで第４のインバータを構成したので、第１の発明におけるデューティ比の維持をより確実なものにできる。
第３の発明によれば、ゲート電極材の第１のパタンとオーミック電極材の第２のパタンを有するソレノイドコイルで、第１及び第２のコイルを形成したので、発振周波数制御用トランジスタ、ラッチ回路、第３のインバータまたは第４のインバータをＭＥＳＦＥＴで構成する場合に、その製造工程を利用して小面積でインダクタンスの高いコイルが得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧制御発振回路の回路図である。
【図２】従来の電圧制御発振回路を示す回路図である。
【図３】図２の制御電圧と発振周波数の関係を示す特性図である。
【図４】図１中のインバータ３１を示す回路図である。
【図５】図１中のインバータ４１を示す回路図である。
【図６】図１の動作波形を示すタイムチャートである。
【図７】本発明の第２の実施形態を示すコイルの構造図である。
【符号の説明】
３０            ラッチ回路
３１，３２      第１，第２のインバータ
４１，４２      第３，第４のインバータ
４３，４４      第１，第２のコイル
５１            Ｄ−ＦＥＴ
５２            Ｅ−ＦＥＴ
６０            半導体基板
６１，６２      第１，第２のパタン
Ｑ，Ｑ／        第１，第２の出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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