(57)【特許請求の範囲】
【請求項１】
電子回路であって、
バッファ入力において入力信号を受信しバッファ出力においてバッファ信号を生成するバッファであって、該入力信号と、該バッファの駆動力を可変し得るバッファ制御信号とに応答するバッファと、
該バッファが高インピーダンス出力状態にあるときに該バッファ出力においてプルアップ抵抗器の値を含むパラメータを測定し、該測定したパラメータに基づいて該バッファ制御信号を生成するパラメータ検出器とからなることを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、該バッファは、該バッファ制御信号に基づく電圧レベルと該入力信号の電圧レベルとを有するバッファ信号を生成することを特徴とする電子回路。
【請求項３】
請求項１に記載の電子回路において、該バッファは、３状態可能なＣＭＯＳバッファ回路であることを特徴とする電子回路。
【請求項４】
請求項１に記載の電子回路において、該バッファは、較正信号に応答して高インピーダンス出力状態になることを特徴とする電子回路。
【請求項５】
請求項１に記載の電子回路において、該パラメータ検出器はさらに、較正信号に応答して、該バッファ出力を該パラメータ検出器の回路経路に選択的に連結するスイッチを含むことを特徴とする電子回路。
【請求項６】
請求項１に記載の電子回路において、該バッファ制御信号は複数の制御ビットを含むことを特徴とする電子回路。
【請求項７】
バッファ入力において入力信号を受信しバッファ出力においてバッファ信号を生成するバッファ手段であって、該入力信号と、該バッファの駆動力を可変し得るバッファ制御信号とに応答するバッファ手段と、
該バッファ手段が高インピーダンス出力状態にあるときに該バッファ出力においてプルアップ抵抗器の値を含むパラメータを測定し、該測定したパラメータに基づいて該バッファ制御信号を生成する検出器手段とからなることを特徴とする電子回路。
【請求項８】
該バッファを高インピーダンス出力状態に置く段階と、
該バッファが該高インピーダンス出力状態にある間に該バッファ出力においてプルアップ抵抗器の値を含むパラメータを測定する段階と、
該測定したパラメータに基づいて該バッファの駆動力を調整する段階からなることを特徴とするバッファを較正する方法
【請求項９】
請求項８に記載の方法において、該方法はさらに、
該測定したパラメータに基づいてバッファ制御信号を生成する段階と、
該バッファが入力信号と該バッファ制御信号とに基づいてバッファ信号を生成するように、該バッファ制御信号に基づいて該バッファの駆動力を調整する段階とからなることを特徴とする方法。
【請求項１０】
請求項９に記載の方法において、該生成する段階はさらに、複数の制御ビットを有するバッファ制御信号を生成する段階を含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は、バッファに連結されたプルアップ抵抗器を補償するシステムおよび方法に関し、特にプルアップ抵抗器が未知の抵抗値を有する場合にそれを補償するシステムおよび方法に関する。
【０００２】
集積回路出力バッファは、しばしばオフチッププルアップ抵抗器(off-chip pull-up resistor)に連結されている。このプルアップ抵抗器は、出力バッファの性能に影響を与える。それは、バッファによって出力される信号の低から高の遷移の速度を上昇させ、高から低の遷移の速度を低下させるためである。立上りおよび立下り時間またはデューティサイクルひずみ(duty cycle distortion)に対し非常に厳密な仕様を有するバッファに対し、プルアップ抵抗器によってもたらされる性能の変化は問題がある。通常の解決法は、定義された抵抗値を有する既知のプルアップ抵抗器を補償するバッファを設計することにより、その既知のプルアップ抵抗器によってもたらされる性能ひずみが低減されるようにする、というものである。
【０００３】
しかしながら、大容量記憶装置のアプリケーションで広く使用されるＡＴＡバスなど、プルアップ抵抗器の値が未知であり非常に広く変動する可能性のあるシステムがある。このプルアップ抵抗器の値の変動は、出力バッファの性能に悪影響を及ぼす。出力バッファは、未知または可変の抵抗を有するプルアップ抵抗器によってもたらされるひずみを正確に補償するようには設計されていないためである。既知の出力バッファが未知の値を有するプルアップ抵抗器を補償することができないということは、データ伝送の速度が上昇することによってより悪化するのみである。それは、パルス幅が狭くなるほどひずみの割合が増大することによる。
【０００４】
したがって、未知または可変の抵抗を有するプルアップ抵抗器を補償する改良された出力バッファが必要とされる。
【０００５】
【発明の概要】
本発明は、バッファ出力において、プルアップ抵抗器の値などのパラメータを測定しそれに応答することができるバッファ回路を提供することにより、従来のシステムにおける問題を解決する。本発明は、１つの実施例によれば、バッファとパラメータ検出器とを含む電子回路を含む。バッファは、バッファ入力において入力信号を受信し、バッファ出力においてバッファ信号を生成する。パラメータ検出器は、バッファが高インピーダンス出力状態にあるときにバッファ出力においてパラメータを測定し、測定したパラメータに基づいてバッファ制御信号を生成する。バッファは、パラメータ検出器によって生成されるバッファ制御信号に応答する。
【０００６】
本発明の他の実施例は、バッファを較正する方法を提供する。本方法は、バッファを高インピーダンス出力状態にするステップと、バッファ出力においてパラメータを測定するステップと、測定されたパラメータに基づいてバッファを調整するステップと、を含む。本発明のこの実施例によれば、バッファ出力におけるパラメータは、バッファが高インピーダンス出力状態にある間に測定される。
【０００７】
本発明の特徴および利点は、添付図面において示されているように、以下の説明から明らかとなろう。なお、図面において同じ参照符号は異なる図面を通して同じ要素を参照する。
【０００８】
【発明の詳細な記述】
図１は、本発明による電子回路１０のブロック図を示す。電子回路１０は、バッファ１２とパラメータ検出器２４とを含む。バッファ１２は、バッファ入力１６において入力信号１４を受信し、バッファ出力２０においてバッファ信号１８を生成する。パラメータ検出器２４は、バッファ１２が高インピーダンス出力状態にあるときにバッファ出力２０においてパラメータを測定し、測定したパラメータに基づいてバッファ制御信号２２を生成する。バッファ１２は、入力信号１４とパラメータ検出器２４によって生成されるバッファ制御信号２２とに応答する。
【０００９】
本明細書で使用される「バッファ」という用語は、被駆動回路が駆動回路に影響を及ぼすのを防止するために使用される分離回路を言う。バッファは、大きさが入力信号と等しい出力信号を生成する単位利得バッファを含む。
【００１０】
動作時、バッファ１２は、バッファ１２を高インピーダンス出力状態にし、バッファ出力２０においてパラメータを測定し、測定したパラメータに基づいてバッファ１２を調整することによって、較正される。更に、パラメータを測定するステップは、バッファ１２が高インピーダンス出力状態にある間に行われなければならない。バッファ１２に対し高インピーダンス状態をトリガすることと、パラメータ検出器２４によってパラメータの測定をトリガすることと、の両方のために、較正信号２８を使用することができる。パラメータ検出器２４は、プルアップ抵抗器ＲTの強度を決定するために、バッファ出力において電圧、電流または抵抗等の指定された電気特性を測定する。バッファ１２とパラメータ検出器２４とを使用することにより、電子回路１０は、電圧ＶＴに終端される未知の抵抗を有するプルアップ抵抗器ＲTに対しバッファ１２を較正する能力を提供する。バッファ１２が適当に較正された後、プルアップ抵抗器の未知の抵抗の悪影響は実質的に低減される。
【００１１】
図２は、図１の電子回路１０の更なる詳細を示す混合ブロックおよび略図である。バッファ１２は、図２に示すように、３状態可能ＣＭＯＳ出力バッファ(tri-statable CMOS output buffer)とすることができる。図２に示す例示的なバッファ１２は、ＮＡＮＤゲートＸ１と、ＮＯＲゲートＸ２と、インバータＸ３と、電圧レベルＶddおよび別の電圧レベルＶSS間に直列に接続されたトランジスタ３０およびトランジスタ３２から形成された出力段とを含むことができる。また、バッファは、較正信号２８に対する特別な入力を含むことができる。そして、較正信号２８は、Ｎチャネルトランジスタ３４のゲートに動作可能に結合することができる。
【００１２】
動作時、較正信号２８がローであるとき、入力信号１４は、入力信号１４がハイである時にノードＮおよびＰがローであるように、ＮＡＮＤゲートＸ１およびＮＯＲゲートＸ２を駆動する。これにより、Ｎチャネルトランジスタ３２がオフとなり、Ｐチャネルトランジスタ３０がオンとなって、出力ノード２６がＶddまで引上げられる。オフチップ抵抗器ＲＴは、出力ノード２６のプルアップを助ける。入力信号１４がローであるとき、ノードＮおよびＰはハイである。これにより、トランジスタ３２がオンとなりトランジスタ３０がオフとなって、出力ノード２６がＶSSまで引下げられる。この場合、抵抗器ＲＴはこのプルダウンに抵抗する。
【００１３】
抵抗器は、電圧ＶＴで終端する。この電圧は、Ｖddに等しくあってよく、あるいはそれより相当に高くてもよい。較正入力２８がハイであるとき、入力信号１４の状態に関わらずノードＮはローでありノードＰはハイである。これにより、両トランジスタ３０および３２はオフとなり、これはバッファ１２の高インピーダンス出力状態と呼ばれる。高インピーダンス出力状態では、プルアップ抵抗器ＲTは出力ノード２６を終端電圧ＶＴまで自由に引上げることができる。
【００１４】
更に、図２は、パラメータ検出器２４がスイッチ３４を含むことができることを示している。スイッチ３４は、トランジスタとすることができる。スイッチ３４は、バッファ出力２０のパラメータを測定することができるように、バッファ出力２０をパラメータ検出器２４の回路経路３６に選択的に結合する。好ましくは、スイッチ３４は、較正信号２８に応じてバッファ出力２０と回路経路３６とを選択的に結合する。また、スイッチ３４は、バッファ出力２０に高インピーダンスカップリングを含むことができる。高インピーダンスカップリングにより、較正信号２８が無効(disable)である間にパラメータ検出器２４がバッファ信号１８を実質的にひずませることが防止される。
【００１５】
また、パラメータ検出器２４は、スイッチ３４に動作可能に連結されている基準素子３８を含むことができる。基準素子３８は、測定されたパラメータを比較し、それによってプルアップ抵抗器ＲTの値および強度を決定するための、既知のベースラインを提供する。基準素子３８は、既知の抵抗値、既知の電流源、既知の電圧源、またはそれらの組合せとすることができる。基準素子３８が抵抗値ＲＣＯＮＴを有する既知の抵抗器である場合、出力ノード２６の電圧は、ＶＺ（ＶＺ＝ＶＴ×（ＲＴ／（ＲＴ＋ＲＣＯＮＴ）））となる。代替的に、基準素子３８を、既知の電流ＩＣＳを有する電流源とすることができる。この場合、ＶＺ＝ＶＴ−（ＩＣＳ×ＲＴ）である。いずれの場合も、ノード２６またはノード３６における電圧ＶＺなど、バッファ出力におけるパラメータを測定することにより、プルアップ抵抗器の強度が直接決定される。
【００１６】
たとえば、基準素子３８が既知の抵抗ＲＣＯＮＴを有する場合、抵抗器ＲTおよびＲＣＯＮＴは、既知の電圧ＶＴとＶSSとの間に分圧器を形成する。バッファ１２が高インピーダンス状態にされると、パラメータ検出器２４はノード２６またはノード３６で電圧を測定し、バッファ信号１８におけるプルアップ抵抗器ＲTの効果を示す適当なバッファ制御信号２２を生成することができる。
【００１７】
プルアップ抵抗器ＲTの効果が識別されると、バッファ１２は、出力バッファの要素のいずれかの相対強度を変更することにより、測定された電圧に応答することができる。与えられた信号に応答して出力バッファの強度を変更する回路は、当業者には周知である。
【００１８】
また、電子回路１０は、図２に示すように、バッファ１２とパラメータ検出器２４との間に動作可能に連結された制御器４０も含むことができる。制御器４０は、パラメータ検出器２４の内部または外部に配置することができる。制御器４０は、測定されたパラメータに基づいてバッファに対し制御信号４２を生成する。制御器４０は、プルアップ抵抗器ＲTの効果に応じてバッファがその相対強度を変更するのを支援する回路を表す。たとえば、制御器４０は、電圧デジタル変換器かまたは電流デジタル変換器とすることができる。
【００１９】
本発明の１つの実施例では、制御器４０は、電圧デジタル（たとえば、アナログデジタル）変換器である。制御器４０は、バッファ制御信号２２のアナログ電圧をデジタル制御信号４２に変換する。デジタル制御信号４２は、Ｎビット制御信号Ｆｎ（すなわち、個々の制御ビットＦ０、Ｆ１、・・・、Ｆｎを有する）とすることができる。デジタル制御信号４２は、プルアップ抵抗器が無い場合は制御信号Ｆｎの値がすべてローであるが、抵抗器のプルアップ強度が増大するに従って制御信号Ｆｎのビットがより多くハイになるよう、調整することができる。そして、デジタル制御信号４２は、各々がバッファ１２の駆動強度を変更することができるバッファ１２の「Ｎ」個の要素を、オンにするかまたはオフにするために使用することができる。
【００２０】
更に本発明のこの実施例によれば、バッファ１２のトランジスタ３２は、複数の並列トランジスタ（図示せず）を含むことができる。複数の並列トランジスタは、共通のソースおよびドレインを有することができるが、入力が信号Ｎ（すなわち、ＮＯＲゲートＸ２の出力）およびＦｎであるＡＮＤゲートによって駆動されるゲートを有することも可能である。このため、動作時、ＲTのプルアップ強度が増大するに従い、制御信号４２の制御ビットがより多くハイとなり、それによってトランジスタ３２の有効サイズが増大するように、複数のトランジスタのうちの少なくとも１つが選択的に使用される。このようにトランジスタ３２のサイズが増大することにより、プルアップ抵抗器ＲTが補償される。同様に、制御信号４２は、トランジスタ３０とゲートＸ１およびＸ２など、バッファ１２の他の要素の相対強度を調整するために使用することができる。
【００２１】
図３は、電子回路１０の代替的な特徴を示す混合ブロックおよび略図である。図３では、基準素子３８がノード２６と高電圧信号Ｖddとの間に動作可能に連結されており、未知の抵抗値を有する抵抗器ＲTがノード２６と低電圧信号ＶSSとの間に動作可能に連結されている。ＲTは、バッファが高インピーダンス状態にあるときに、ノード２６をＶＳＳまで引下げる外部抵抗器である。このように、図３は、プルダウン抵抗器の効果が電子回路１０によっても測定し補償することができることを示す。
【００２２】
図３に示すように、本発明の追加の実施例において、バッファ１２における高インピーダンス状態をトリガするために作動信号(enable signal)５０を使用することができる。図３に示すように、パラメータ検出器２４を制御するためにのみ較正信号２８が使用される。一般に、バッファ１２が高インピーダンス状態にある間にパラメータ検出器２４が出力バッファにおいてパラメータを測定することを保証するために、作動信号５０と較正信号２８との同期がとられる。
【００２３】
図４は、パラメータ検出器２４がステップダウン変換器５２を含む場合の電子回路１０を示す。ステップダウン変換器５２は、パラメータ検出器２４によって出力される電圧レベルを低減する回路を含む。図４に示すように、ステップダウン変換器５２は、抵抗器Ｒ１、抵抗器Ｒ２およびスイッチＭ２を含むことができる。抵抗器Ｒ１およびＲ２は、分圧器として作用し、スイッチＭ２は、較正信号２８に応じてステップダウン変換器５２を駆動するために使用される。
【００２４】
ステップダウン変換器５２は、好ましくは、電圧ＶＴが電圧Ｖddより相当に大きい場合に利用される。ステップダウン変換器５２は、電子回路１０の他の回路に対する損害を防止するためにパラメータ検出器２４によって出力される電圧レベルを低減する。たとえば、ステップダウン変換器５２は、信号２２の電圧レベルを低減することにより、制御器４０に対する損害または範囲外電圧入力を防止することができる。
【００２５】
図５は、パラメータ検出器２４が少なくとも１つのソースフォロワを含む電子回路１０を示す。特に、例示されている電子回路１０は、パラメータ検出器２４にソースフォロワ６０、６２および６４を含む。
【００２６】
各ソースフォロワは、関連するＭＯＳトランジスタのゲートの前後の電圧かまたはソースからドレインへの電圧が、３．３ボルトなどの指定された電圧限界値を越えないことを保証する。図５に示すソースフォロワ６０、６２、６４の各々は、この例では３．３ボルトであると仮定される電源ＶDDにゲートが連結されているトランジスタを含む。トランジスタの各々により、それらの下の電圧がＶDD−Ｖtn（Ｖtnは約０．７ボルトのＮチャネル閾値電圧）より上に上昇するのが防止される。
【００２７】
ソースフォロワは、好ましくは、終端電圧ＶＴが、使用されている回路テクノロジの安全動作範囲を越える場合に使用される。たとえば、５ボルトＶＴは、３．３ボルト電源Ｖddで動作しているＣＭＯＳ回路テクノロジの安全動作範囲を越える可能性がある。このため、ＶＴがノード２６を５ボルトまで引上げると、トランジスタ３４およびトランジスタＭ２のゲートは、損害を与える５ボルト信号に晒される可能性がある。ソースフォロワ６０および６４は、５ボルト信号をＶddにクランプすることによって、それらの関連するトランジスタ３４およびＭ２がそれぞれ、損害を与える５ボルト信号に晒されないようにする。更に、ソースフォロワ６２は、バッファ１２または制御器４０の回路に、潜在的に損害を与える５ボルト信号が与えられないようにする。
【００２８】
本発明のいくつかの特定の実施の形態を説明したが、当業者には、種々の改変、変更および改良が容易に思いつくであろう。かかる改変、変更および改良は、この開示によって明らかとなるように、本明細書では明白に述べられていないがこの説明の一部であると解釈され、本発明の精神および範囲内にあるよう解釈される。したがって、上述した説明は単なる例示にすぎず、限定するものではない。
【図面の簡単な説明】
【図１】本発明による電子回路のブロック図である。
【図２】図１の発明の更なる詳細を示す混合ブロックおよび略図である。
【図３】図１の発明の代替的な特徴を示す混合ブロックおよび略図である。
【図４】図１の発明のステップダウン変換器の特徴を示す略図である。
【図５】ソースフォロワを備えた図４の本発明を示す略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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