(57)【特許請求の範囲】
【請求項１】
メモリセルのドレイン端に連結されたビットラインと、
前記メモリセルのデータをセンシングして出力するためのセンスラインと、
前記ビットラインとセンスライン間をスイッチングするスイッチ部と、
電源電圧と前記ビットラインとの間に形成され、前記メモリセルのビットラインに電流を供給する第１電流源と、
前記電源電圧と前記センスラインとの間に形成され、センスラインに電流を供給する第２電流源と、
前記ビットラインと前記センスライン間に一定の電位差を与える電圧レベルシフタと、
前記センスラインと前記接地電圧との間に形成され、ゲート端が前記電圧レベルシフタの一端に連結されるセンスＭＯＳトランジスタと
を備えることを特徴とする半導体メモリ装置のセンシング回路。
【請求項２】
前記センスＭＯＳトランジスタのゲート端には前記電圧レベルシフタの正の電圧端子が連結されることを特徴とする請求項１記載の半導体メモリ装置のセンシング回路。
【請求項３】
前記センスＭＯＳトランジスタ、前記スイッチ部はＮＭＯＳトランジスタから構成されることを特徴とする請求項１記載の半導体メモリ装置のセンシング回路。
【請求項４】
前記第１電流源は、
ソース端が電源電圧端に連結され、ゲート端とドレイン端とが連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン端と接地電圧端との間に連結された電流源と、
ソース端が電源電圧端に連結され、ドレイン端がビットラインに連結され、ゲート端が前記第１ＰＭＯＳトランジスタに連結される第２ＰＭＯＳトランジスタと
から構成されることを特徴とする請求項１記載の半導体メモリ装置のセンシング回路。
【請求項５】
前記第２電流源は、
第１電流源と同じ第１ＰＭＯＳトランジスタと、
電流源と、
ソース端が電源電圧端に連結され、ドレイン端がビットラインに連結され、ゲート端が前記第１ＰＭＯＳトランジスタに連結される第３ＰＭＯＳトランジスタと
から構成されることを特徴とする請求項１記載の半導体メモリ装置のセンシング回路。
【請求項６】
前記スイッチ部に入力されるクロック信号を遅延させて反転させた信号をクロック信号とし、前記センシングノードに伝達された信号を出力するＤ−フリップフロップを更に備えることを特徴とする請求項１記載の半導体メモリ装置のセンシング回路。
【請求項７】
メモリセルのドレイン端に連結されたビットラインと、
前記メモリセルのデータをセンシングして出力するためのセンスラインと、
前記ビットラインとセンスライン間をスイッチングするスイッチ部と、
電源電圧と前記ビットラインとの間に形成され、前記メモリセルのビットラインに電流を供給する第１電流源と、
前記電源電圧と前記センスラインとの間に形成され、センスラインに電流を供給する第２電流源と、
前記ビットラインと前記センスライン間に一定の電位差を与える電圧レベルシフタと、
前記センスラインと前記接地電圧との間に形成され、ゲート端が前記電圧レベルシフタの一端に連結されるセンスＭＯＳトランジスタとを備える半導体メモリ装置のセンシング回路を用いたセンシング方法において、
選択された特定メモリセルのワードラインに電圧を印加するステップと、
前記スイッチ部をオンさせて前記ビットラインと前記センスラインとを連結させて前記選択されたメモリセルのビットラインをプリチャージさせるステップと、
前記スイッチ部をオフさせて前記選択されたメモリセルのしきい値電圧の差による前記センシングノードの電圧変化を利用して前記選択されたメモリセルのデータをセンシングするステップとを備えることを特徴とする半導体メモリ装置のセンシング回路を用いたセンシング方法。
【請求項８】
前記プリチャージステップは、
前記メモリセルのしきい値電圧の低い場合にはメモリセルに第１、第２電流源の電流の大部分が流れ、前記メモリセルのしきい値電圧の高い場合にはセンスラインを介してセンスＭＯＳトランジスタに第１、第２電流源の電流の大部分が流れる過程により行われることを特徴とする請求項７記載の半導体メモリ装置のセンシング回路を用いたセンシング方法。
【請求項９】
前記センシングステップは、前記選択されたメモリセルのしきい値電圧の低い場合にはセンシングノードの電圧が高く現れ、選択されたメモリセルのしきい値電圧の高い場合にはセンシングノードの電圧が低く現れることを特徴とする請求項７記載の半導体メモリ装置のセンシング回路を用いたセンシング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に不揮発性メモリで選択されたメモリセルを低電圧、低電力、及び高速でセンシングしてセルのセンシングの信頼度を高めることができる半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法に関する。
【０００２】
【従来の技術】
以下、添付図面により従来の半導体メモリ装置のセンシング回路について説明する。図１は従来の一つの半導体メモリ装置のセンシング回路を示す図で、図２は従来の他の半導体メモリ装置のセンシング回路を示す図である。
まず、図１の半導体メモリ装置のセンシング回路は、ワードライン、ビットラインに連結された選択されたメモリセル（例えば、不揮発性ＥＥＰＲＯＭ）と、メモリセルのビットラインとセンシングノードとの間に形成されたＹ−デコーダと、電源電圧端Ｖddとセンシングノードとの間に形成され、基準電圧Ｖref （又は、バイアス電圧Ｖbias）を受けて動作するＰＭＯＳトランジスタと、センシングノードの信号を入力されてセンシングするバッファとを備えている。周知のように、ビットラインと接地電圧端Ｖssとの間にはビットラインキャパシタＣb1が寄生的に存する。
【０００３】
従来の図２の半導体メモリ装置のセンシング回路は、ワードライン、ビットラインに連結されたＹ−デコーダにより選択されたメモリセル（例えば、不揮発性ＥＥＰＲＯＭ）と、メモリセルのビットラインとセンシングノードとの間に直列形成されたＹ−デコーダと、電圧クランプ部と、電源電圧端Ｖddとセンシングノードとの間に、ゲート端とドレイン端とが連結されて形成されたＰＭＯＳトランジスタと、前記センシングノードにかかった電圧を基準電圧Ｖref と比較して出力する比較出力部とからなる。同様にビットラインと接地電圧端Ｖssとの間にはビットラインキャパシタＣb1が寄生的に存する。
電圧クランプ部は、ビットライン電圧をクランプするためのものであって、Ｙ−デコーダによりデコーディングされた信号を出力するバッファと、バッファの出力を受けて動作するＮＭＯＳトランジスタとから構成される。
【０００４】
次に、上記のように構成された従来の半導体メモリ装置のセンシング回路の動作を説明する。
まず、図１の場合、メモリセルのビットラインに基準電流を加えてビットライン電圧の増加／減少を通じてメモりセルのプログラム及び消去状態をセンシングする。ここで、消去状態は、ＶW/L の印加時に、チャネルに充分な電流が流れるほどに低いＶthを有することを意味し、プログラム状態は、ＶW/L が印加されてもチャネルに電流が流れないほどに高いＶthを有することを意味する。
【０００５】
例えば、メモリセルが消去状態である場合、すなわち低いＶthを有する場合には、Ｙ−デコーダにより選択されたメモリセルにＶW/L の電圧を加えると、低いＶthに起因してＰＭＯＳトランジスタを介して、センシングノードへ流入される基準電流よりも多い電流が流れ、センシングノードの電圧が低くなり、センシングした値が「ハイ」レベル値が出力される。逆に、メモリセルがプログラムされている場合には「ロー」レベル値が出力される。
【０００６】
次に、従来の図２の場合、図１の方法において、センシング動作中にメモリセルの電流によりビットライン電圧が変化してセンシングの信頼度が落ちるのを補完するものである。その動作は、Ｙ−デコーダにより選択されたメモリセルのビットラインをネガチブフィードバックループ、すなわち電圧クランプ部を介して任意の電圧レベルに調整し、選択されたビットラインを介して流れるセルの電流を電圧の形態に変換した後、比較出力部を利用して基準電圧と比較してメモりセルの状態をセンシングする。
【０００７】
例えば、メモリセルが消去されている場合に、メモリセルを介して電流が流れるため、電圧クランプ部のＮＭＯＳトランジスタがターンオンして、センシングノードに基準電圧Ｖref よりも低い電圧が発生する。そのセンシングノードの値を基準電圧値と比較して「ハイ」のセンシング値を出力する。逆に、メモリセルがプログラムされている場合には、電圧クランプ部のＮＭＯＳトランジスタはターンオフされるため、センシングノードには基準電圧Ｖref よりも大きな約Ｖｄｄ−｜ＶTHP｜ の電圧が発生する。これにより、比較出力部を介して「ロー」のセンシング値を出力する。
【０００８】
【発明が解決しようとする課題】
上記の従来の半導体メモリ装置のセンシング回路には下記のような問題点があった。
（１）メモリセルの状態をセンシングする過程で、ビットラインに加えられる電圧が相対的に大きいのでソフトプログラミング問題が発生する。また、大きな電圧変化でビットラインキャパシタンスを充電或いは放電するので電力消耗及び速度低下が発生する問題があった。
（２）図２の場合は、ビットライン電圧を比較的に低い電圧レベルにクランプするため、セル電流が減少する。さらに、電圧レベルをクランプための構成要素の増加により追加的な電力消耗が発生し、低電圧、低電力動作の要求される環境では具現することが難しく、工程再現性が低い。
【０００９】
本発明は上記の問題点を解決するためになされたものであり、その目的は、不揮発性メモリ装置でＹ−デコーダによって選択されたメモリセルを低電圧、低電力、及び高速でセンシングして、セルのセンシング信頼度を向上させることができる半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体メモリ装置のセンシング回路は、メモリセルのドレイン端に連結されるビットラインと、前記メモリセルのデータをセンシングして出力するセンスラインと、前記ビットラインとセンスライン間をスイッチングするスイッチ部と、電源電圧とビットラインとの間に形成され、前記メモリセルのビットラインに電流を供給する第１電流源と、前記電源電圧とセンスラインとの間に形成され、センスラインに電流を供給する第２電流源と、前記ビットラインと前記センスライン間に一定の電位差を与える電圧レベルシフタと、前記センスラインと接地電圧との間に形成され、ゲート端が前記電圧レベルシフタの一端に連結されるセンスＭＯＳトランジスタとを備えることを特徴とする。
ここで、前記電圧レベルシフタは、センスＭＯＳトランジスタを充分にターンオンさせるためのものであり、電圧レベルシフタの電位差はセンスＭＯＳトランジスタのしきい値電圧程度の大きさとする。
【００１１】
更に、上記のように構成された本発明の半導体メモリ装置のセンシング回路を用いたセンシング方法は、選択された特定のメモリセルのワードラインに電圧を印加するステップと、スイッチをオン（on）させてビットラインとセンスラインとを連結させて選択されたメモリセルのビットラインをプリチャージさせるステップと、前記スイッチをオフ（off）させて選択されたメモリセルのしきい値電圧の差によるセンシングノードの電圧変化を用いて前記選択されたメモリセルのデータをセンシングするステップとを備えることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図面により本発明実施形態の半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法について説明する。本実施形態の半導体メモリ装置には、不揮発性メモリ装置のＥＰＲＯＭ或いはフラッシュＥＥＰＲＯＭを使用することができる。
図３は本半導体メモリ装置のセンシング回路を示す構成ブロック図、図４は図３の半導体メモリ装置のセンシング回路を簡単な記号で表した回路図、図５（ａ）はスイッチ部のオン時の図４の等価回路図である。
本半導体メモリ装置のセンシング回路は、図３に示すように、複数本のワードライン、複数本のビットライン、及び複数個のメモリセルを備えるメモリアレイ３１と、電源電圧端Ｖddとメモりアレイ３１のうちＹ−デコーダにより選択されたメモリセルのビットラインとの間に形成され、ビットラインに電流を供給する第１電流源３４と、Ｙ−デコーダにより選択されたメモリセルのビットラインとセンシングノードとを連結するスイッチ部３３と、ビットラインの電圧レベルを上昇させてセンスＭＯＳトランジスタのゲートに加える電圧レベルシフタ３２と、センシングノードと接地電圧端Ｖssとの間に形成され、そのゲート電極に電圧レベルシフタ３２の一端が連結されるセンスＭＯＳトランジスタＭsen と、電源電圧端Ｖddとセンシングノードとの間に形成され、センシングノードに電流を供給する第２電流源３５とから構成される。
電圧レベルシフタ３２の陰極端子（−）はＹ−デコーダにより選択されたメモリセルのビットラインに連結され、陽極端子（＋）はセンスＭＯＳトランジスタＭsenのゲート電極に連結される。
【００１３】
図４は上記のように構成された半導体メモリ装置のセンシング回路を簡単な記号で示した図である。同図に示すように、スイッチ部３３はオン／オフするスイッチＳ１の記号で示し、電圧レベルシフタ３２は陰極及び陽極を有する電池記号で示している。そして、第１、第２電流源３４、３５はそれぞれＩbbの電流値を有する。
【００１４】
上記のように構成された回路においてスイッチＳ１がオンになった場合、メモリセルＭcellとセンスＭＯＳトランジスタＭsen を可変抵抗で示した等価回路を図５（ａ）に示す。可変抵抗は各々のチャネル抵抗である。そのチャネル抵抗はしきい値電圧に敏感に反応する。すなわち、スイッチＳ１がオンになると、第１、第２電流源３４、３５が互いに連結されることにより２Ｉbbの流れる電流源となる。そして、この電流源に共通に接続されるコンタクトノードＣＮと接地電圧端Ｖssとの間に閉回路が形成される。この閉回路において、コンタクトノードＣＮの一方向と接地電圧端との間にはＲcellの可変抵抗が接続され、Ｉcellの電流が流れ、同様に、コンタクトノードＣＮの他方向と接地電圧端との間にはＲsen の可変抵抗が接続されＩsen の電流が流れる。
【００１５】
以下、図４のような構成を有する半導体メモリ装置のセンシング回路を用いたセンシング動作を説明する。図５（ｂ）は消去されたセルのプリチャージ動作時の回路図、図５（ｃ）はプログラムされたセルのプリチャージ動作時の回路図である。図９（ａ）は消去されたセルのプリチャージ動作時／センシング動作時にセンシングノードとビットラインの電圧波形図、図９（ｂ）はプログラムされたセルのプリチャージ動作時／センシング動作時にセンシングノードとビットラインの電圧波形図である。そして、図６は消去されたセルとプログラムされたセルのプリチャージ動作時の回路の動作点の特性図である。この場合、ビットラインとセンスラインとはスイッチＳ１により電気的に結合されるため、同じ電圧を有する。
【００１６】
図４の回路はスイッチＳ１の状態に基づいてプリチャージ動作／センシング動作を行う。すなわち、スイッチＳ１がオンになると、プリチャージ動作を行い、スイッチＳ１がオフになるとセンシング動作を行う。
まず、メモリアレイ３１のうち選択されたメモリセルに格納されたしきい値電圧は、固定されたしきい値電圧を有するセンスＭＯＳトランジスタＭsen とは違い、格納したデータに基づいて可変的であり、メモリセルのチャネル抵抗はメモリセルのしきい値電圧により敏感に変化する。すなわち、しきい値電圧の低い場合にはチャネル抵抗が小さく、しきい値電圧の高い場合にはチャネル抵抗が大きい。
ここで、プログラムされたセルとは、ワードライン電圧が加えられてもチャネルに電流が流れないほど高いしきい値電圧を有する状態を意味し、消去されたセルとは、同じワードライン電圧の印加時にチャネルに充分に大きな値の電流が流れる状態を意味する。
【００１７】
本実施形態においてメモリセルの状態をセンシングするために、まずスイッチＳ１をオンさせてプリチャージ動作を行った後、スイッチＳ１をオフさせてセンシングノードの電圧変化を読み出す。
まず、スイッチＳ１のオン時のプリチャージ動作について説明する。プリチャージ動作は、消去されたセル、そしてプログラムされたセルの時にそれぞれ異なるため、分けて説明する。
まず、消去されたセルの場合、つまりメモりセルＭcellのチャネル抵抗ＲcellがセンスＭＯＳトランジスタＭsen のチャネル抵抗Ｒsenよりも遥かに小さい場合(Rcell≪Rsen）のプリチャージ動作は、図４、図５（ａ）（ｂ）に示すように、第１、第２電流源３４、３５の電流和の２Ｉbbの大部分がチャネル抵抗の小さなメモリセルに流れる。すなわち、Ｉcell≒２Ｉbb、Ｉsen ≒０である（ＩcellはメモリセルＭcellに流れる電流、ＩsenはセンスＭＯＳトランジスタＭsenに流れる電流である）。
【００１８】
ここで、２Ｉbbの電流の大部分がメモリセルへ流れることは、チャネル抵抗としきい値電圧との関係による。すなわち、消去されたメモリセルの場合、低いしきい値電圧によりメモリセルのチャネル抵抗が非常に小さくなり、これにより２Ｉbbによるチャネル両端間の電圧差が小さな値となる。従って、このチャネル両端間の電圧と、電池を介して連結されたセンスＭＯＳトランジスタＭsen のゲート電圧Ｖｇとの電圧差は電池の電位差と略同じで、電位差の大きさはセンスＭＯＳトランジスタのしきい値電圧と略同じであるため、センスＭＯＳトランジスタには電流が流れにくい。この時のセンスＭＯＳトランジスタのゲート電圧値はＶｇerと表現する。
【００１９】
一方、プログラムされたセルの場合、つまりＲcell≫Ｒsen の場合のプリチャージ動作は、図４、図５（ａ）（ｃ）に示すように、第１、第２電流源３４、３５の電流和の２Ｉbbの大部分はセンスＭＯＳトランジスタＭsen に流れる。すなわち、Ｉcell≒０、Ｉsen≒２Ｉbbである。ここで、２Ｉbbの電流の大部分がＭsenに流れることは、メモリセルがプログラムされているのでメモリセルのチャネル抵抗Ｒcellが非常に大きくなり、一方、ＶｇがセンスＭＯＳトランジスタをターンオンさせることのできる値と決められるためである。この時のセンスＭＯＳトランジスタのゲート電圧値はＶｇprと表現する。
【００２０】
消去されたセルとプログラムされたセルをそれぞれプリチャージさせる時のメモリセルＭcellとセンスＭＯＳトランジスタＭsen での動作点の特性図を図６に示す。同図において、Ｉceller、Ｉcellprはそれぞれ消去されたセル、プログラムされたセルを介して流れる電流を示し、Ｉsener、Ｉsenprは、それぞれメモリセルが消去およびプログラムされた時にセンスＭＯＳトランジスタを介して流れる電流を示す。
図６に示すように、消去されたセルをプリチャージさせる際にはメモリセルに大部分の電流が流れ、プログラムされたセルをプリチャージさせる際にはセンスＭＯＳトランジスタＭsen に大部分の電流が流れるのが分かる。更に、消去されたセルの場合、メモリセルのプリチャージ動作点はＱerであり、プログラムされたセルの場合にセンスＭＯＳトランジスタＭsen のプリチャージ動作点はＱprである。
【００２１】
この際、各動作点は、各動作時のコンタクトノードＣＮ（図５ａ参照）にかかるビットライン電圧値がＶbiter、Ｖbitprで、且つその時の電流値が約２Ｉbbの時である。ここで、プログラムされたセルには「０」の電流でなく、若干の漏洩電流が流れると仮定する。
ここで、図６、図９（ａ）（ｂ）に示すように、Ｑerでのビットライン電圧値Ｖbiter、Ｑprでのビットライン電圧値Ｖbitprは小さな値であり、それらの差は非常に小さい。
【００２２】
そして、消去されたセル／プログラムされたセルのプリチャージ動作時（スイッチＳ１がオンになった際）のビットライン電圧Ｖbitとセンシングノード電圧Ｖsen は同一に変化する。消去されたセルとプログラムされたセルの各々のプリチャージ動作が終わった後、スイッチがオフになった際、消去されたセルとプログラムされたセルをセンシングする各々の動作を以下に説明する。
スイッチがオフになると、図７に示すように第１、第２電流源３４、３５が電気的に分離され、ビットライン、センスラインにそれぞれ同一のＩbbの電流が流れる。
【００２３】
まず、スイッチがオフになった際、消去されたセルが選択されると、メモリセルには２ＩbbからＩbbへ電流が減少するのに対して、センスＭＯＳトランジスタＭsen には０からＩbbへ電流が増加する。この際、図９（ａ）に示すように、ビットラインのキャパシタンスが大きいため、ビットライン電圧Ｖbit は徐々に減少する。電圧レベルシフタ３２を介してビットラインと連結されるセンスＭＯＳトランジスタＭsen のゲート電圧Ｖｇも共に減少する。そして、小さなセンスラインのキャパシタンスによりセンシングノード電圧Ｖsen が急上昇する。このように、センシングノード電圧Ｖsen が大きくなると、メモリセルは消去されている状態である。
【００２４】
一方、プログラムされたセルがアドレスされてスイッチがオフになったとき、メモリセルの電流が０からＩbbへ増加するのに対して、センスＭＯＳトランジスタＭsen は電流が２ＩbbからＩbbへ減少する。これにより、図９（ｂ）に示すように、ビットライン電圧Ｖbitは徐々に増加し、センシングノード電圧Ｖsenはプリチャージ動作時の電圧よりも減少する。
かかるセンシング動作により、メモリセルはプログラムされていることが分かる。
【００２５】
次に、消去されたセルとプログラムされたセルをセンシングする際、センスラインの動作点の特性図を図８に示す。
その際、消去されたセルとプログラムされたセルのセンスラインの電流−電圧特性曲線とセンシング負荷とが交差する点が各々のセンシング動作点(Qer'、Qpr')である。消去されたセルのセンシング動作時のセンシングノード電圧Ｖsenerはプログラムされたセルのセンシングノード電圧Ｖsenpr よりも遥かに大きく、その電圧差はプリチャージ動作時の消去されたセルとプログラムされたセルとのビットライン電圧差よりも大きい。
【００２６】
次に、具体的な半導体メモリ装置のセンシング回路を、図３、図１０を参照して説明する。図３の各構成ブロックに該当するそれぞれの構成を図１０を参照して説明する。
図３のメモリアレイ３１には、複数本のワードライン及びビットラインとそれにそれぞれ連結されたメモリセルＭcellがあり、またメモリセルが連結されたビットラインには大きな値の寄生キャパシタＣbit が形成されている。メモリセルは、前述のように不揮発性のフラッシュＥＥＰＲＯＭメモリセルを使用することができる。
【００２７】
電圧レベルシフタ３２は、第１、第２、第３ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ３と第１電流源Ｉｐｐを備えている。ここで、第３、第１ＰＭＯＳトランジスタＭｐ３、Ｍｐ１は電源電圧端Ｖｄｄと接地電圧端Ｖｓｓとの間に直列形成され、第１ＰＭＯＳトランジスタＭｐ１はビットライン電圧を受けて動作し、第２ＰＭＯＳトランジスタＭｐ２のゲート端は第３ＰＭＯＳトランジスタのゲート端に連結される。そして、第２ＰＭＯＳトランジスタＭｐ２、第１電流源Ｉｐｐは電源電圧端Ｖｄｄと接地電圧端Ｖｓｓとの間に直列形成され、第２ＰＭＯＳトランジスタＭｐ２のドレイン端とゲート端とは相互連結されている。第２、第３ＰＭＯＳトランジスタ、第１電流源はカレントミラーであり、第１ＰＭＯＳトランジスタはソースフォロアである。
【００２８】
そして、第１、第２電流源３４、３５は、第４、第５、第６ＰＭＯＳトランジスタＭｐ４、Ｍｐ５、Ｍｐ６と第２電流源Ｉbbとを備えている。ここで、第１電流源３４は、第４、第５ＰＭＯＳトランジスタと第２電流源Ｉbbとから構成され、第２電流源３５は第４、第６ＰＭＯＳトランジスタと第２電流源Ｉbbとから構成される。
【００２９】
第１電流源３４において、第４ＰＭＯＳトランジスタ、第２電流源Ｉbbは電源電圧端Ｖｄｄと接地電圧端Ｖｓｓとの間に直列形成され、第４ＰＭＯＳトランジスタのゲート端とドレイン端とは相互連結されている。そして、第４ＰＭＯＳトランジスタのゲート端は、第５ＰＭＯＳトランジスタのゲート端に連結されており、前記第５ＰＭＯＳトランジスタのドレイン端はビットラインに連結されている。このように、第１電流源３４は、Ｉbb電流をビットラインに伝達するカレントミラーの役割を果たす。
【００３０】
そして、第２電流源３５は、第４ＰＭＯＳトランジスタ及び第２電流源Ｉbbを第１電流源３４と共有している。第６ＰＭＯＳトランジスタのゲート端は第４ＰＭＯＳトランジスタのゲート端に連結されており、第６ＰＭＯＳトランジスタのドレイン端はセンスラインに連結されている。このように、第２電流源３５は、Ｉbb電流をセンスラインに伝達するカレントミラーの役割を果たす。
【００３１】
そして、スイッチ部３３はＮＭＯＳトランジスタから構成される。これは、第５ＰＭＯＳトランジスタのドレイン端と第６ＰＭＯＳトランジスタのドレイン端との間に形成され、プリチャージ動作或いはセンシング動作を決定する。
又、センスＭＯＳトランジスタＭsen はＮＭＯＳトランジスタから構成され、センシングノードＳＮと接地電圧端Ｖｓｓとの間に形成される。そのゲート端は電圧レベルシフタ３２の出力端の第１ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタとの間に連結されている。
【００３２】
図１０の実施形態は、さらに、メモリセルの状態をセンシングするためスイッチ部３３に入力されるクロック信号Ｖｐｃを遅延させる遅延部と、遅延部により遅延されたクロック信号を反転してクロック信号ｃｋとして受け、クロック信号に基づいてセンスラインを介して入るセンシングノードＳＮの状態を入力Ｄとして受けて出力端Ｄout に出力するＤ−フリップフロップとを備えている。
【００３３】
【発明の効果】
本発明の半導体メモリ装置のセンシング回路並びにこれを用いたセンシング方法には下記のような効果がある。
請求項１、３、６の発明によれば、センシング回路の大きさが小さく且つ簡単であるため、高集積度を要求する素子に適用しやすい。
請求項２の発明によれば、ビットライン電圧は可変的であるが、電圧レベルシフタによりその変化幅が小さいため、従来の技術のようなビットライン電圧のクランピングが必要ない。これにより、電力消耗を低減させることができ、ソフトプログラミングのための信頼性の低下を抑制することができる。
請求項４、５の発明によれば、センシング回路は電流源を利用して電力を供給するため、供給電圧の変化に非常に強い。このため、低い供給電圧でもセンシング速度が低下しないため、低電圧、低電力、高速の不揮発性メモリ装置に応用するのに適する。
【００３４】
請求項７、８、９の発明によれば、ビットラインキャパシタンスの大きな充放電が起こらないため、電力消耗を低減させることができ、センシング速度を増加させることができる。更に、第１、第２電流源を利用して電力を供給するため、供給電圧の変化に非常に強い。このため、低い供給電圧でもセンシング速度が低下しないため、低電圧、低電力、高速の不揮発性メモリ装置に応用するのに適する。
【図面の簡単な説明】
【図１】従来の第１方法による半導体メモリ装置のセンシング回路を示す図。
【図２】従来の第２方法による半導体メモリ装置のセンシング回路を示す図。
【図３】本発明の半導体メモリ装置のセンシング回路を示す構成ブロック図。
【図４】図３を簡単な記号で示した時の半導体メモリ装置のセンシング回路図。
【図５】（ａ）はスイッチ部のオン(on)時の図４の等価回路図、
（ｂ）は消去されたセルのプリチャージ動作時の回路図、
（ｃ）はプログラムされたセルのプリチャージ動作時の回路図。
【図６】プリチャージ動作時の回路の動作点。
【図７】消去されたセル／プログラムされたセルのプリチャージ動作時の回路図。
【図８】センシング動作時の動作点の特性図。
【図９】（ａ）は消去されたセルのプリチャージ動作時／センシング動作時のセンシングノードとビットラインの電圧波形図、
（ｂ）はプログラムされたセルのプリチャージ動作時／センシング動作時のセンシングノードとビットラインの電圧波形図。
【図１０】具体的な本発明の半導体メモリ装置のセンシング回路図。
【符号の説明】
３１    メモリアレイ
３２    電圧レベルシフタ
３３    スイッチ部
３４    第１電流源
３５    第２電流源
【図１】
0003828694.tif 000002
【図２】
0003828694.tif 000003
【図３】
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【図４】
0003828694.tif 000005
【図５】
0003828694.tif 000006
【図６】
0003828694.tif 000007
【図７】
0003828694.tif 000008
【図８】
0003828694.tif 000009
【図９】
0003828694.tif 000010
【図１０】
0003828694.tif 000011