(57)【特許請求の範囲】
【請求項１】
制御入力ノードから入力する制御信号に応じて信号遅延量が制御される遅延量可変フィルタと、
利得可変制御入力に応じた増幅利得を有し、前記遅延量可変フィルタの出力信号を増幅し、前記遅延量可変フィルタの入力へ正帰還させる可変利得増幅器と、
前記可変利得増幅器の出力信号の振幅を検波し、前記可変利得増幅器の出力信号の振幅が実質的に所望の一定値となるように制御するための負帰還信号を生成して前記可変利得増幅器の利得可変制御入力として供給する正弦波検波型の振幅検波器と、
前記可変利得増幅器と前記振幅検波器との間に挿入接続され、前記可変利得増幅器の出力信号を増幅する固定利得増幅器と、
前記固定利得増幅器の出力信号を二値化し、電圧制御発振出力としてパルス信号列を出力する電圧比較回路とを具備し、
前記固定利得増幅器は、ハイパスフィルタの機能を有することを特徴とする電圧制御発振器。
【請求項２】
前記遅延量可変フィルタはバンドパスフィルタであり、
前記可変利得増幅器は、前記バンドパスフィルタの正弦波出力信号と同相の信号を帰還させることを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
制御入力ノードから入力する制御信号に応じて信号遅延量が制御される遅延量可変フィルタと、
利得可変制御入力に応じた増幅利得を有し、前記遅延量可変フィルタの出力信号を増幅し、前記遅延量可変フィルタの入力へ正帰還させる可変利得増幅器と、
前記可変利得増幅器の出力信号の振幅を検波し、前記可変利得増幅器の出力信号の振幅が実質的に所望の一定値となるように制御するための負帰還信号を生成して前記可変利得増幅器の利得可変制御入力として供給する正弦波検波型の振幅検波器とを具備し、
前記遅延量可変フィルタは、差動構成のものであり、差動入力ノードと差動出力ノードとの間の信号遅延量が制御入力ノードから入力する制御信号に応じて制御され、
前記可変利得増幅器は、差動構成のものであり、差動入力信号を増幅し、前記遅延量可変フィルタの差動入力ノードへ差動信号を正帰還させ、
前記振幅検波器は、差動構成のものであり、差動入力信号の振幅を検波し、前記可変利得増幅器の出力信号の振幅が実質的に所望の一定値となるように制御するための負帰還信号を生成することを特徴とする電圧制御発振器。
【請求項４】
前記振幅検波器は、電源ノードと接地ノードとの間に並列に接続された第１の差動増幅器および第２の差動増幅器を具備し、前記各差動増幅器はサイズが異なるトランジスタが差動対をなすように接続されてなり、各差動対トランジスタは、サイズが大きい方の一方のトランジスタの出力電極同士が第１のノードに接続されるとともにサイズが小さい方の他方のトランジスタの出力電極同士が第２のノードに接続され、前記第１のノードと第２のノードの相対的な電流変化を検出することを特徴とする請求項３記載の電圧制御発振器。
【請求項５】
前記第１の差動増幅器の差動対トランジスタは前記接地ノードとの間に第１の電流源が接続され、前記第２の差動増幅器の差動対トランジスタは前記接地ノードとの間に第２の電流源が接続され、前記第１のノードは直接に前記電源ノードに接続され、前記電源ノードと前記第２のノードとの間には第３の電流源が接続され、前記第１の電流源の電流値と前記第２の電流源の電流値とは略等しく、前記第３の電流源の電流値は前記第１の電流源の電流値より小さく設定されており、前記第２のノードの電流変化を検波出力として取り出すことを特徴とする請求項４記載の電圧制御発振器。
【請求項６】
処理対象となる信号が入力し、制御信号入力に応じてカットオフ周波数が変化するアクティブ・フィルタと、
第１の入力端および第２の入力端を有し、前記第１の入力端に基準クロック入力ノードから基準クロック信号が入力する位相比較器と、
前記位相比較器の出力側に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力側に接続されたループフィルタと、
前記ループフィルタの出力が制御信号として制御入力ノードに入力する第１のローパスフィルタと、
前記第１のローパスフィルタのアナログ出力信号を増幅し、その出力信号を前記第１のローパスフィルタの入力へ正帰還させるとともに前記位相比較器の第２の入力端に入力する帰還ループ回路と、
前記第１のローパスフィルタのアナログ出力信号が入力する第２のローパスフィルタと、
前記第１のローパスフィルタのアナログ出力信号が入力する遅延補正回路と、
前記第２のローパスフィルタの出力および前記遅延補正回路の出力の乗算を行う乗算器と、
前記乗算器の出力を積分し、積分出力を前記アクティブ・フィルタの制御信号として供給するとともに、前記第２のローパスフィルタの制御信号および前記遅延補正回路の制御信号として供給する積分器
とを具備することを特徴とする信号処理回路。
【請求項７】
処理対象となる信号が入力し、制御信号入力に応じてカットオフ周波数が変化するアクティブ・フィルタと、
第１の入力端および第２の入力端を有し、前記第１の入力端に基準クロック入力ノードから基準クロック信号が入力する位相比較器と、
前記位相比較器の出力側に接続されたチャージポンプ回路と、
前記チャージポンプ回路の出力側に接続されたループフィルタと、
前記ループフィルタの出力が制御信号として制御入力ノードに入力する第１のローパスフィルタと、
前記第１のローパスフィルタのアナログ出力信号を増幅し、その出力信号を前記第１のローパスフィルタの入力へ正帰還させるとともに前記位相比較器の第２の入力端に入力する帰還ループ回路と、
前記第１のローパスフィルタのアナログ出力信号が入力し、前記アクティブ・フィルタと連動して前記制御信号入力に応じてカットオフ周波数が変化する第２のローパスフィルタと、
前記第１のローパスフィルタのアナログ出力信号が入力し、前記第２のローパスフィルタの直流ゲインと略等しい直流ゲインを有する振幅補正回路と、
前記第２のローパスフィルタの出力側に接続された第１の増幅回路と、
前記振幅補正回路の出力側に接続された第２の増幅回路と、
前記第１の増幅回路の出力振幅を取り出す第１のピークホールド回路と、
前記第２の増幅回路の出力振幅を取り出す第２のピークホールド回路と、
前記第１のピークホールド回路の出力と前記第２のピークホールド回路の出力の差分を出力し、この差分出力を前記第２のローパスフィルタおよびアクティブ・フィルタに制御信号として供給する加算器とを具備し、
前記加算器の出力が実質的に零となるように前記第２のローパスフィルタの周波数特性が制御されることを特徴とする信号処理回路。
【請求項８】
前記信号処理回路は、情報ストレージ機器あるいは通信機器に使用されていることを特徴とする請求項６または７記載の信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御電圧あるいは制御電流に応じて発振周波数を可変とする電圧制御発振器およびそれを用いた位相同期回路ならびに信号処理回路に係り、例えば通信機器やハードディスク駆動装置、光ディスク駆動装置といった情報ストレージ機器などの情報処理分野に使用されるものである。
【０００２】
【従来の技術】
通信機器や情報ストレージ機器などにおいては、受信データあるいは再生データを弁別するためのクロック信号を抽出することを目的とする位相同期回路（ＰＬＬ）が使用されている。このＰＬＬの基本構成ブロックの一つとして、制御電圧あるいは制御電流に応じて発振周波数を可変とする機能を有する電圧制御発振器（Voltage Controlled Oscillator；ＶＣＯ）が使用されている。このようにＶＣＯを含むＰＬＬは、イコライザなど他の機能ブロックと複合して同一のＬＳＩチップ上に構成されるのが一般的である。
【０００３】
情報ストレージ機器で使用されている従来のＶＣＯは、コンデンサへの充放電を利用したマルチバイブレータ方式の回路が使われている。上記マルチバイブレータ方式のＶＣＯの発振周波数は、前記コンデンサの容量値、コンデンサの充放電電流、コンデンサの両端間電圧の３つのパラメータに依存している。通常は、コンデンサの容量値を一定とし、前記コンデンサの両端間電圧と充放電電流のどちらかで制御されることが多い。
【０００４】
しかし、上記した従来のマルチバイブレータ方式のＶＣＯは、ＶＣＯの発振周波数が電圧によって制御され、制御入力電圧に電圧性の回路ノイズが混入し易いので、電圧性のノイズに対して影響され易くなり、ＶＣＯの発振周波数がクロストークノイズに対して不安定であり、安定な発振が困難であるという問題がある。また、同一のＬＳＩチップ内に構成された他の回路ブロックからのクロストークノイズに影響され易く、発振周波数が不安定になるという問題がある。
【０００５】
このことは、従来のマルチバイブレータ方式のＶＣＯを含むＰＬＬを使用した機器の性能を著しく悪化させることになり、例えば情報ストレージ機器においては誤読率（エラーレート）を劣化させることになる。
【０００６】
一方、図３０に示すように、フィルタ301 と、フィルタ301 の出力信号を一定レベルに制御してフィルタの入力側に正帰還する自動利得制御（ＡＧＣ）302 とからなるアナログタイプのＶＣＯが、例えば特開平９−３２６６３６号公報に開示されている。このようなフィルタを用いたアナログタイプのＶＣＯは、電圧性のノイズに対して影響され難く、他の回路ブロックからのクロストークノイズに影響され難いという特性を有する。
【０００７】
しかし、上記したようなフィルタを用いたアナログタイプのＶＣＯは、ＡＧＣ回路302 の構成が複雑であるという問題がある。また、上記フィルタ301 やＡＧＣ回路302 の出力レベルを検出する振幅検波器303 の構成によって動作周波数領域が低く制限される。因みに、特開平９−３２６６３６号公報に開示されている包絡線検波型の振幅検波器は、高周波領域、特に数百ＭＨｚを超える信号の電圧振幅を正確に検波することができないので、これを用いたＶＣＯは、数百ＭＨｚを超える信号を安定して発振することができない。ＶＣＯを使用する機器においては、近年、データの転送速度が上昇の一途をたどっており、上記したような従来のＶＣＯは、今後の要求に対処することは極めて困難である。
【０００８】
【発明が解決しようとする課題】
上記したようにフィルタを用いたアナログタイプのＶＣＯは、ＡＧＣ回路の構成が複雑であるという問題があり、また、ＡＧＣ回路の振幅検波器などの構成によって動作周波数領域が低く制限されるという問題があった。
【０００９】
さらに、近年では、波形等化フィルタはプリアンプやＰＬＬ等と同一の集積回路チップ上に構成されることが一般的である。集積回路チップ上にフィルタを構成する場合、そのフィルタの特性は集積回路チップ上に構成されるコンデンサの容量とフィルタに流す電流量で決まる。
【００１０】
この場合、集積回路チップ上に構成されるコンデンサの容量は±１５％程度はばらつきがあり、このために波形等化フィルタの周波数特性がばらついてしまい、等化誤差の原因となっている。そこで、周波数特性補償機能を有し、周波数特性の精度の高いフィルタを実現することが要望されている。
【００１１】
ここで、例えばハードディスク駆動装置、光ディスク駆動装置、データ用テープ駆動装置などの信号再生装置において再生信号を等化するために使用されるアクティブ・フィルタとＰＬＬとを複合して同一のＬＳＩチップ上に構成した場合を考える。
【００１２】
信号再生装置の信号再生速度が変化すると、それに応じて通常はアクティブ・フィルタのカットオフ周波数を最適調整する必要が生じる。また、前記信号再生速度の変化に応じてＰＬＬの発振周波数や応答特性を変化させる必要がある。
【００１３】
しかし、上記したように従来のＰＬＬと再生信号等化用のアクティブ・フィルタとを複合して同一のＬＳＩチップ上に構成した場合には、アクティブ・フィルタとＰＬＬの調整は各々独立に制御されていたので、これらの調整は製造工程での生産性を著しく低下させるという問題があった。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、制御信号入力に応じて遅延量が制御される遅延量可変フィルタの出力信号を二値化したパルス信号を所望のレベルで遅延量可変フィルタの入力側に正帰還させることにより、ＡＧＣ回路を省略して構成を簡素化でき、集積回路での実現が容易であって安価な製品を供給し得る電圧制御発振器を提供することを目的とする。
【００１５】
また、本発明は、制御信号入力に応じて遅延量が制御される遅延量可変フィルタの出力信号をＡＧＣ回路で実質的に一定レベルに制御して遅延量可変フィルタの入力側に正帰還させる方式において、ＡＧＣ回路の振幅検波器などの構成を工夫することにより、数百ＭＨｚを超える信号を安定して発振し、集積回路での実現が容易であって安価な製品を供給し得る電圧制御発振器を提供することを目的とする。
【００１６】
また、本発明は、本発明の電圧制御発振器を組み込むことにより、安定した動作で品質の高いクロック信号を発生し得る位相同期回路を提供することを目的とする。
【００１７】
また、本発明は、本発明の位相同期回路とアクティブ・フィルタを連動させ、位相同期回路中の電圧制御発振器の制御電圧入力をアクティブ・フィルタのカットオフ周波数を設定する制御信号に用いることによって、コンデンサの容量値のばらつきによるアクティブ・フィルタの特性悪化を解消し得る信号処理回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の電圧制御発振器は、制御入力ノードから入力する制御信号に応じて遅延量が制御される遅延量可変フィルタと、前記遅延量可変フィルタの出力信号を二値化したパルス信号を所望のレベルで前記遅延量可変フィルタの入力へ正帰還させる帰還ループ回路とを具備することを特徴とする。
【００１９】
本発明の第２の電圧制御発振器は、制御入力ノードから入力する制御信号に応じて信号遅延量が制御される遅延量可変フィルタと、利得可変制御入力に応じた増幅利得を有し、前記遅延量可変フィルタの出力信号を増幅し、前記遅延量可変フィルタの入力へ正帰還させる可変利得増幅器と、前記可変利得増幅器の出力信号の振幅を検波し、前記可変利得増幅器の出力信号の振幅が実質的に所望の一定値となるように制御するための負帰還信号を生成して前記可変利得増幅器の利得可変制御入力として供給する正弦波検波型の振幅検波器とを具備することを特徴とする。
【００２０】
本発明の位相同期回路は、本発明の第１または第２の電圧制御発振器と、第１の入力端および第２の入力端を有し、前記第１の入力端に基準クロック入力ノードから基準クロック信号が入力し、前記第２の入力端に前記電圧制御発振器の出力クロック信号が供給される位相比較器と、前記位相比較器の出力側に接続されたチャージポンプ回路と、前記チャージポンプ回路の出力側に接続され、前記制御信号を生成して前記電圧制御発振器の制御入力ノードに供給するループフィルタとを具備することを特徴とする。
【００２１】
本発明の信号処理回路は、本発明の位相同期回路と、処理対象となる信号が入力し、前記位相同期回路内のループフィルタの出力が制御信号として供給されるアクティブ・フィルタとを具備することを特徴とする。
【００２２】
なお、本発明の信号処理回路に補正回路を付加することによって、電圧制御発振器中の寄生遅延が無視できなくなる高周波領域でもアクティブ・フィルタのカットオフ周波数を精度良く制御することができ、簡単な回路構成で、製造コストを上昇させることなく廉価な集積回路を供給することができる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２４】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＶＣＯのブロック構成を示している。
【００２５】
図１に示すＶＣＯにおいて、１は制御信号が入力する制御入力ノード、２は信号出力ノードである。３は前記制御入力ノード１からの制御信号に応じて入力信号を任意の時間だけ遅延させて出力する遅延量可変フィルタである。そして、このフィルタ３の出力信号（正弦波）を二値化したパルス信号を所望のレベルでフィルタ３の入力側に正帰還させ、発振動作を行わせるための正帰還ループ回路が設けられている。この正帰還ループ回路は、信号を二値化するとともに所望の振幅に制限してフィルタ３の入力側に正帰還させる二値化回路４を含む。
【００２６】
ここで、遅延量可変フィルタ３として、入力信号の位相に対して出力信号の位相が逆相になる特性を有するものを用いる場合には、正帰還ループ回路においてフィルタ３の出力信号の位相を反転させて遅延量可変フィルタ３へ帰還させる回路（例えばインバータ回路）を使用すればよい。
【００２７】
これに対して、遅延量可変フィルタ３として、入力信号の位相に対して出力信号の位相が同相になる特性を有するものを用いる場合には、正帰還ループ回路においてフィルタ３の出力信号の位相を同相のまま遅延量可変フィルタ３へ帰還させる回路を使用すればよい。
【００２８】
上記構成のＶＣＯによれば、制御信号入力に応じて遅延量が制御される遅延量可変フィルタ３の出力信号を二値化したパルス信号を所望のレベルで遅延量可変フィルタ３の入力側に正帰還させる。したがって、フィルタ３の出力側にＡＧＣ回路が不要であり、ＡＧＣ回路を必要とした従来のＶＣＯと比べて構成を簡素化でき、ＬＳＩでの実現が容易であって安価な製品を供給することができる。
【００２９】
（実施例１）
図２は、図１に示すＶＣＯのブロック構成の一具体例を示している。
【００３０】
図２に示すＶＣＯにおいては、遅延量可変フィルタとして、例えば四次のバターワース型のローパスフィルタ（ＬＰＦ）７が用いられており、その出力側の正帰還ループ回路には、入力信号を二値化して所望の振幅のパルス信号を出力する電圧比較回路（コンパレータ）８が接続されており、その出力パルス信号が前記ＬＰＦ７に正帰還されるようにループ接続されている。この場合、電圧比較回路８の出力パルス信号のレベルがフィルタ３の動作特性に対応した適正な値となるように、電圧比較回路８の出力抵抗の値が設定されている。また、ＬＰＦ７は、カットオフ周波数において入力信号位相に対して出力信号位相が逆相になる特性を有するので、電圧比較回路８として反転機能を有するものを用いて正帰還を行う。なお、５は制御入力ノード、６は信号出力ノードである。
【００３１】
次に、図２のＶＣＯの動作を説明する。
【００３２】
ＬＰＦ７は、制御入力ノード５からの制御信号（本例では制御電圧）に応じてカットオフ周波数が変化し、それに伴い遅延時間が変化し、入力信号を遅延させて信号を出力する。コンパレータ８は、上記ＬＰＦ７から出力する信号を二値化したパルス信号を信号出力ノード６へ出力する。そして、上記コンパレータ８の出力信号はＬＰＦ７の入力信号として正帰還されるので、発振が生じる。この場合、ＬＰＦ７の入力信号として正帰還されるコンパレータ８の出力信号（パルス信号）に含まれる高調波成分はＬＰＦ７により除去されるので、コンパレータ８はＬＰＦ７の出力信号（正弦波信号）に対する電圧比較処理を正確に行う。
【００３３】
ここで、図２のＶＣＯによる発振周波数は、ＬＰＦ７によって遅延される時間の２倍を周期とする周波数であり、この発振周波数は制御入力ノード５からの制御電圧に応じて変化する。
【００３４】
また、図２中の四次のＬＰＦ７として、例えば二次毎に分割して２個のＬＰＦを縦続接続して構成し、この２個のＬＰＦの伝達関数Ｈ１、Ｈ２をそれぞれ例えば次式（１）、（２）に示すように実現することができる。
【００３５】
Ｈ１＝１／（Ｓ2 ＋１．８４７８Ｓ＋１）……（Ｈ１）
Ｈ２＝１／（Ｓ2 ＋０．７６５４Ｓ＋１）……（Ｈ２）
なお、上記式中、Ｓはラプラス演算子である。
【００３６】
図３（Ａ）乃至（Ｃ）は、図２中のＬＰＦ７の出力特性の一例を示す。
【００３７】
即ち、図３（Ａ）は、ＬＰＦ７の振幅特性を示しており、カットオフ周波数  （３ｄＢ減衰点）を１００ＭＨｚに設定している。
【００３８】
また、図３（Ｂ）は、ＬＰＦ７の位相特性を示しており、カットオフ周波数１００ＭＨｚにおいて位相が１８０°シフトしている。
【００３９】
また、図３（Ｃ）は、ＬＰＦ７の遅延特性（相遅延特性）を示しており、カットオフ周波数１００ＭＨｚにおいて５ナノ秒（ｎＳ）の遅延が生じている。
【００４０】
図２中のＬＰＦ７の特性を図３（Ａ）乃至（Ｃ）に示すような条件に設定すると、つまり、位相が１８０°シフトする周波数にカットオフ周波数を設定すると、図２のＶＣＯがカットオフ周波数と一致する１００ＭＨｚの周波数で発振することになる。
【００４１】
前記ＬＰＦ７の位相特性として、信号位相が１８０°シフトする周波数が厳密にカットオフ周波数に一致しなくてもよく、実用上支障ない範囲でカットオフ周波数がずれる（信号位相が１８０°シフトする周波数に対して例えば０．５〜２倍の範囲の周波数領域内にカットオフ周波数が設定されている）場合も許容される。
【００４２】
なお、本発明のＶＣＯは、遅延量可変フィルタの遅延特性を利用することを特徴とするものであり、遅延量可変フィルタのタイプや次数は限定されるものではない。
【００４３】
但し、図２に示したように遅延量可変フィルタの後段で電圧比較処理を行うことにより、電圧比較回路の入出力間でノイズを遮断して正帰還を行うことができる利点がある。
【００４４】
このように電圧比較処理を行う場合には、電圧比較処理を正確に行う目的で遅延量可変フィルタの出力波形の歪みを少なくするために、遅延量可変フィルタの入力信号（パルス信号）の３次高調波以上の成分を十分に抑圧できる周波数特性を遅延量可変フィルタに持たせ、入力信号の基本周波数成分のみを通過させることが望ましい。
【００４５】
この遅延量可変フィルタの一例として、カットオフ周波数が入力信号（パルス信号）の周波数の１．５倍近傍の四次のバターワース型フィルタを使用することにより、基本周波数成分の振幅と３次高調波成分の振幅の比は３０ｄＢ以上になり、出力はほぼ基本周波数成分のみと見做すことができる。
【００４６】
図４は、図２に示すＶＣＯの回路構成の一具体例を示している。
【００４７】
図４において、１０は制御入力ノード、９は差動的なクロック信号を出力する差動出力ノードである。
【００４８】
四次のＬＰＦ７は、２個の二次のＬＰＦ１、ＬＰＦ２を縦続接続してなり、それぞれ例えばバイポーラトランジスタと抵抗素子と容量素子から構成される。
【００４９】
前段の二次のＬＰＦ１は、７個のｎｐｎトランジスタＱ１〜Ｑ７、２個の容量Ｃ１、Ｃ２、１個の抵抗素子Ｒ１からなる。
【００５０】
即ち、トランジスタＱ２は、コレクタ・ベース相互が接続され、コレクタが電源電位（ＶCC）ノードに接続されている。トランジスタＱ１は、前記トランジスタＱ２のエミッタにコレクタが接続されている。
【００５１】
トランジスタＱ６は、コレクタ・ベース相互が接続され、コレクタがＶCCノードに接続され、エミッタがトランジスタＱ１のベースに接続されている。トランジスタＱ７は、前記トランジスタＱ６のエミッタにコレクタが接続され、前記トランジスタＱ１に対して互いのベース・コレクタが交差接続されている。そして、前記トランジスタＱ１およびＱ７の各エミッタ間に容量Ｃ１が接続され、各コレクタ間に容量Ｃ２が接続されている。
【００５２】
差動対をなす入力トランジスタＱ３およびＱ５は、各コレクタが対応して前記トランジスタＱ１およびＱ７のエミッタに接続されており、エミッタ共通接続ノードと接地電位（ＧＮＤ）ノードとの間に電流源用の１個のトランジスタＱ４と抵抗素子Ｒ１とが直列に接続されている。この入力トランジスタＱ３およびＱ５は、各ベースに対応して差動の帰還入力信号Ｖin+ 、Ｖin- が入力し、各コレクタから差動出力信号が取り出される。また、前記電流源用の１個のトランジスタＱ４のベースは制御入力ノード１０に接続されている。
【００５３】
上記構成において、入力トランジスタＱ３およびＱ５の各ベースに対応して差動の帰還入力信号Ｖin+ 、Ｖin- が入力し、前記トランジスタＱ１およびＱ７の各コレクタから差動出力信号が取り出される。
【００５４】
なお、本例では、トランジスタＱ１、Ｑ７の各エミッタ間に容量Ｃ１が直接に接続されているが、この回路構成に限らず、実質的に上記各エミッタ間に容量Ｃ１が接続されていればよい。また、本例では、トランジスタＱ１、Ｑ７の各コレクタ間に容量Ｃ２が直接に接続されているが、この回路構成に限らず、実質的に上記各コレクタ間に容量Ｃ２が接続されていればよい。
【００５５】
また、図４中のＬＰＦ１において、トランジスタＱ２に代えてダイオードを用い、トランジスタＱ６に代えてダイオードを用いてもよい。
【００５６】
次段のＬＰＦ２は、６個のｎｐｎトランジスタＱ８〜Ｑ１３、２個の容量Ｃ３、Ｃ４、２個の抵抗素子Ｒ２、Ｒ３とからなる。
【００５７】
即ち、トランジスタＱ９およびＱ１１は、それぞれコレクタがＶCCノードに接続されている。トランジスタＱ８は、前記トランジスタＱ９のエミッタにコレクタが接続されており、前記トランジスタＱ１１のエミッタにベースが接続されている。トランジスタＱ１２は、前記トランジスタＱ１１のエミッタにコレクタが接続され、前記トランジスタＱ８に対して互いのベース・コレクタが交差接続されている。
【００５８】
そして、前記トランジスタＱ８およびＱ１２の各エミッタ間に容量Ｃ３が接続され、各コレクタ間に容量Ｃ４が接続されている。
【００５９】
前記トランジスタＱ８のエミッタとＧＮＤノードとの間に電流源用の１個のトランジスタＱ１０と抵抗素子Ｒ２とが直列に接続されており、また、前記トランジスタＱ１２のエミッタとＧＮＤノードとの間に電流源用の１個のトランジスタＱ１３と抵抗素子Ｒ３とが直列に接続されており、これらの電流源用のトランジスタＱ１０およびＱ１３の各ベースは制御入力ノード１０に接続されている。
【００６０】
上記構成において、前記トランジスタＱ９およびＱ１１の各ベースに対応して前記前段のＬＰＦ１から差動信号が入力しており、前記トランジスタＱ８およびＱ１２の各エミッタから差動出力信号が取り出される。
【００６１】
なお、本例では、トランジスタＱ８、Ｑ１２の各エミッタ間に容量Ｃ３が直接に接続されているが、実質的に上記各エミッタ間に容量Ｃ３が接続されていればよい。また、本例では、トランジスタＱ８、Ｑ１２の各コレクタ間に容量Ｃ４が直接に接続されているが、実質的に上記各コレクタ間に容量Ｃ４が接続されていればよい。
【００６２】
また、次段のＬＰＦ２の電流源用のトランジスタＱ１０、Ｑ１３のそれぞれのコレクタ電流は、前段のＬＰＦ１の電流源用のトランジスタＱ４のコレクタ電流の１／２に設定されている。
【００６３】
また、本例では、前段のＬＰＦ１におけるトランジスタ対（Ｑ１、Ｑ７）、  （Ｑ２、Ｑ６）、次段のＬＰＦ２におけるトランジスタ対（Ｑ９、Ｑ１１）、  （Ｑ８、Ｑ１２）のコレクタ電流はそれぞれ等しく設定されている。
【００６４】
そして、次段のＬＰＦ２の差動出力信号は、電圧比較回路（コンパレータ）８に入力する。このコンパレータ８は、第１の差動増幅器ＤＡ１、第１のエミッタフォロア回路ＥＦ１、第２のエミッタフォロア回路ＥＦ２および第２の差動増幅器ＤＡ２からなる。
【００６５】
上記第１の差動増幅器ＤＡ１は、４個のｎｐｎトランジスタＱ１４〜Ｑ１７、２個の抵抗素子Ｒ４、Ｒ５および１個の第１の定電流源Ｉ１からなる。
【００６６】
この差動増幅器ＤＡ１は、差動増幅対をなす入力トランジスタＱ１５、Ｑ１７と、この入力トランジスタＱ１５、Ｑ１７のエミッタ共通接続ノードとＧＮＤノードとの間に接続された定電流源Ｉ１と、ＶCCノードと一方の入力トランジスタＱ１５のコレクタとの間に接続された抵抗素子Ｒ４およびトランジスタＱ１４と、ＶCCノードと他方の入力トランジスタＱ１７のコレクタとの間に接続された抵抗素子Ｒ５およびトランジスタＱ１６とからなる。
【００６７】
上記構成において、トランジスタＱ１４およびＱ１６の各ベースは直流バイアス電圧（ＶＢ）ノードに接続されており、入力トランジスタＱ１５、Ｑ１７の各ベースに対応して前段のＬＰＦ２から差動信号が入力しており、トランジスタＱ１４およびＱ１６の各コレクタから取り出される差動出力信号が第１のエミッタフォロア回路ＥＦ１および第２のエミッタフォロア回路ＥＦ２に入力する。
【００６８】
上記第１のエミッタフォロア回路ＥＦ１は、ＶCCノードとＧＮＤノードとの間にｎｐｎトランジスタＱ１８、コレクタ・ベース相互が接続されたｎｐｎトランジスタＱ１９、コレクタ・ベース相互が接続されたｎｐｎトランジスタＱ２０および第２の定電流源Ｉ２が接続されてなる。そして、トランジスタＱ１８のベースに信号が入力し、トランジスタＱ２０のエミッタから信号が出力する。
【００６９】
前記第２のエミッタフォロア回路ＥＦ２は、ＶCCノードとＧＮＤノードとの間にｎｐｎトランジスタＱ２１、コレクタ・ベース相互が接続されたｎｐｎトランジスタＱ２２、コレクタ・ベース相互が接続されたｎｐｎトランジスタＱ２３および第３の定電流源Ｉ３が接続されてなる。そして、トランジスタＱ２１のベースに信号が入力し、トランジスタＱ２３のエミッタから信号が出力する。
【００７０】
そして、上記第１のエミッタフォロア回路ＥＦ１および第２のエミッタフォロア回路ＥＦ２の差動出力信号は、第２の差動増幅器ＤＡ２に入力する。
【００７１】
この差動増幅器ＤＡ２は、４個のｎｐｎトランジスタＱ２４〜Ｑ２７、２個の抵抗素子Ｒ６、Ｒ７、１個の第４の定電流源Ｉ４からなり、入力された信号を二値化し、出力信号を前記ＬＰＦ１やＬＰＦ２に正帰還する際、ＬＰＦ１やＬＰＦ２が飽和しないように出力信号振幅を例えば１０ｍＶ〜２０ｍＶ程度に設定（制限）する機能を有する。
【００７２】
即ち、上記第２の差動増幅器ＤＡ２は、差動増幅対をなす入力トランジスタＱ２４、Ｑ２７と、この入力トランジスタＱ２４、Ｑ２７のエミッタ共通接続ノードとＧＮＤノードとの間に接続された定電流源Ｉ４と、上記入力トランジスタＱ２４、Ｑ２７の各ノードに各一端が接続され、各他端が共通に接続された抵抗素子Ｒ６、Ｒ７と、ＶCCノードと上記抵抗素子Ｒ６、Ｒ７の共通接続端との間に互いに直列に挿入され、コレクタ・ベース相互が接続されたｎｐｎトランジスタＱ２５およびコレクタ・ベース相互が接続されたｎｐｎトランジスタＱ２６とからなる。
【００７３】
上記構成において、入力トランジスタＱ２４、Ｑ２７の各ベースに対応して前記第１のエミッタフォロア回路ＥＦ１および第２のエミッタフォロア回路ＥＦ２から差動信号が入力しており、上記入力トランジスタＱ２４、Ｑ２７の各コレクタから差動出力信号が取り出される。この差動出力信号は、差動出力端子９に出力するとともに前記初段のＬＰＦ１の帰還入力となる。
【００７４】
図５は、図４中のＬＰＦ１の等価回路を示している。
【００７５】
ここで、Ｖinは入力信号電圧源、Ｖout は出力電圧、ｒｅ1 はトランジスタＱ３、Ｑ５のショックレーのエミッタ抵抗の和、ｒｅ2 はトランジスタＱ１、Ｑ７のエミッタ抵抗和、ｒｅ3 はトランジスタＱ２、Ｑ６のエミッタ抵抗和、Ｃ1 は容量Ｃ１およびそれに連なる素子の容量、Ｃ2 は容量Ｃ２およびそれに連なる素子の容量、ｉ1 は抵抗ｒｅ1 に流れる電流（電流源）、ｉ2 は抵抗ｒｅ2 に流れる電流（電流源）、ｉ3 は容量Ｃ1 に流れる電流（電流源）である。
【００７６】
次に、図５の等価回路から、図４中のＬＰＦ１の伝達関数を求める。
【００７７】
図５の等価回路から、次式（１）〜（３）
【数１】
0003776680.tif 000002
が導き出される。ここで、式（１）を式（２）に代入すると、
【００７８】
【数２】
0003776680.tif 000003
となる。さらに、式（４）を式（３）に代入すると、
【００７９】
【数３】
0003776680.tif 000004
となる。ここで、再び、式（３）に式（５）を代入すると、
【数４】
0003776680.tif 000005
となる。ここで、式（６）中のｒｅ２＝ｒｅ３とすると、
【００８０】
【数５】
0003776680.tif 000006
となる。次に、式（７）の分子、分母にＳ・Ｃ1 を掛けると、
【００８１】
【数６】
0003776680.tif 000007
となる。ここで、ｒｅ2 ＝ｒｅ3 、つまり、（ｒｅ3 ／ｒｅ2 ）＝１に着目して、式（８）の分子のｒｅ1 をｒｅ1 ＝（ｒｅ2 ／ｒｅ3 ）・ｒｅ1 に変形すると、
【数７】
0003776680.tif 000008
となる。ここで、（ｒｅ2 ／ｒｅ1 ）＝ｋとおくと、
【００８２】
【数８】
0003776680.tif 000009
となる。
【００８３】
上式（１０）中、Ｓはラプラス演算子であり、式（１０）の伝達関数から、図４中のＬＰＦ１の回路特性が二次の伝達関数を持つことがわかる。
【００８４】
そして、フィルタ回路の伝達関数の一般式
【数９】
0003776680.tif 000010
より、図４中のＬＰＦ１の角周波数ωｏ、選択度Ｑ、容量Ｃ1 、Ｃ2 の関係を求めると、
【００８５】
【数１０】
0003776680.tif 000011
が得られる。
【００８６】
上式（１２）から、Ｑは二つの容量Ｃ1 、Ｃ2 の比で決定されることがわかる。
【００８７】
上記ＬＰＦ１と同様に、図４中のＬＰＦ２の回路特性も二次の伝達関数を持ち、そのωｏ、Ｑ、Ｃ3 、Ｃ4 の関係を求めると、
【００８８】
【数１１】
0003776680.tif 000012
が得られる。
【００８９】
上式（１２）、（１３）から分かるように、図４中の四次のＬＰＦ７のカットオフ周波数ｆｃはｒｅに反比例する。したがって、制御入力端子１０の電位を制御して電流源トランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流を制御することにより、四次のＬＰＦ７のカットオフ周波数ｆｃを制御でき、そのカットオフ周波数ｆｃはトランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流に比例する。
【００９０】
なお、前記二次のＬＰＦ１、ＬＰＦ２は、使用素子数が少なく、低消費電力であり、微小信号処理に適している。
【００９１】
＜第２の実施の形態＞
図６は、本発明の第２の実施の形態に係るＰＬＬのブロック構成を示している。このＰＬＬの一部として、前記第１の実施の形態に係るＶＣＯを用いている。
【００９２】
（実施例２）
図６に示すＰＬＬにおいて、１１は基準クロックを入力するためのクロック入力端子、１２はＶＣＯ１７の制御信号を出力するための制御信号出力端子、１３はＰＬＬの出力クロック信号を出力するためのクロック出力端子である。
【００９３】
１４はクロック入力端子１１から第１の入力端に供給される基準クロック信号およびＶＣＯ１７から第２の入力端に供給される出力クロック信号の位相を比較してその差（位相差信号）を出力する位相比較器である。
【００９４】
１５は位相比較器１４から出力する位相差信号が入力し、それを電流値（あるいは電圧値）信号に変換して出力するチャージポンプである。１６はチャージポンプ１５から出力する電流値（或いは電圧値）信号が入力し、その高周波成分を除去して電圧値（制御信号）に変換して制御信号出力端子１２に出力するループフィルタである。このループフィルタ１６は、通常、一次のＬＰＦにより構成される。
【００９５】
１７はＶＣＯであり、その制御入力端はループフィルタ１６の出力端に接続され、ＶＣＯ１７の出力端は位相比較器１４の第２の入力端およびクロック出力端子１３に接続される。
【００９６】
上記ＶＣＯ１７は、ループフィルタ１６から入力する制御信号レベルに応じて周波数を変化させる機能を有している。例えば制御入力レベルが高いと周波数を高め、制御入力レベルが低いと周波数を低くするように動作する。
【００９７】
上記した構成のＰＬＬは、クロック入力端子１１から入力する基準クロックの位相に対して負帰還ループが形成されており、ＶＣＯ１７の出力クロック信号の位相は基準クロックの位相と一致するように動作する。
【００９８】
上記ＰＬＬのループ内に組み込まれている本発明のＶＣＯ１７は、ＬＰＦの遅延時間を利用しているので、信号振幅変動によって発振周波数に影響しにくい。したがって、図６のＰＬＬによれば、クロストークノイズに対して安定した周波数を出力することが可能になっている。
【００９９】
＜第３の実施の形態＞
図７は、本発明の第３の実施の形態に係る情報ストレージ機器や通信機器等に用いられる信号処理回路のブロック構成を示している。この信号処理回路のアクティブ・フィルタと連動させるように前記第２の実施の形態に係るＰＬＬを用いている。
【０１００】
（実施例３）
図７において、ＰＬＬには、図６中のＰＬＬと同様に、クロック入力端子１１、位相比較器１４、チャージポンプ１５、ループフィルタ１６、ＶＣＯ１７、クロック出力端子１３が設けられている。
【０１０１】
２１は情報ストレージ機器で再生されたアナログ信号が入力する再生信号入力端子である。２３はアクティブ・フィルタであり、前記アナログ信号入力を所望の波形に等化して再生信号出力端子２２に出力する。
【０１０２】
情報ストレージ機器等においては、アクティブ・フィルタ２３はカットオフ周波数を可変として用いるのが一般的である。例えばハードディスク駆動装置においては、記録媒体（ディスク）の内周側と外周側とでデータ転送速度が異なり、内周側の再生時と外周側の再生時とで再生信号の周波数スペクトルが変化するので、それに応じてアクティブ・フィルタの最適化を図る必要が生じる。
【０１０３】
本実施例３では、再生信号の周波数スペクトルの変化に応じて自動的にアクティブ・フィルタのカットオフ周波数を変化させ、再生信号入力端子２１から入力するアナログ信号を最適に等化することを目的としている。
【０１０４】
この目的を達成するための動作過程について、以下に説明する。
【０１０５】
図７中のＶＣＯ１７は、図２を参照して前述したようにＬＰＦの遅延時間を利用したＶＣＯであり、上記ＬＰＦのカットオフ周波数ｆｃは、ＶＣＯ１７の発振周波数と一致あるいは比例関係にあることも前述した通りであり、ＶＣＯ１７への入力電圧とも比例関係にある。
【０１０６】
さらに、図７において、ＰＬＬが位相同期した定常状態では、クロック入力端子１１の基準クロック入力とクロック出力端子１３のクロック出力の周波数は一致している。
【０１０７】
いま、前記基準クロック入力の周波数をｆｉ、クロック出力の周波数をｆｏ、ＶＣＯ１７の制御入力電圧をＶｉ、ＶＣＯ１７中のＬＰＦのカットオフ周波数をｆｃで表わすと、次式に示す関係が成り立つ。
【０１０８】
ｆｉ＝ｆｏ＝ａ・ｆｃ＝ｂ・Ｖｉ  （ａ、ｂは比例定数）…  …（１４）
そこで、ＶＣＯ１７の制御入力電圧Ｖｉをアクティブ・フィルタ２３のカットオフ周波数を設定する制御信号として使用すれば、アクティブ・フィルタ２３のカットオフ周波数ｆｃａは基準クロック入力の周波数ｆｉに一致あるいは比例させることができ、次式に示す関係が成り立つ。
【０１０９】
ｆｉ＝ｆｃａ  または  ｆｉ＝ｃ・ｆｃａ  （ｃは比例定数）…  …（１５）
即ち、図７中のＰＬＬにおいて、ＶＣＯ１７の制御信号入力はＶＣＯ１７の発振周波数と比例関係にあり、この制御信号入力をアクティブ・フィルタ２３のカットオフ周波数を制御する制御信号として用いることにより、アクティブ・フィルタ２３のカットオフ周波数をＰＬＬの発振周波数（あるいはＰＬＬの入力クロック周波数）に比例するように設定することができる。
【０１１０】
この比例関係は、本発明の信号処理回路を集積回路で実現するときに極めて有効であり、これについて以下に説明する。
【０１１１】
集積回路チップ上にコンデンサを形成する際、コンデンサは製造工程の条件の変化によって容量値が目標値に対して例えば１０％程度ばらついてしまう。このことは、アクティブ・フィルタ２３のカットオフ周波数ｆｃａを正しく設定できないことに等しい。
【０１１２】
そこで、本発明の信号処理回路では、ＶＣＯ１７中のＬＰＦ（例えば前述したようなＬＰＦ１とＬＰＦ２）のコンデンサとアクティブ・フィルタ２３で使われるコンデンサを同一チップ上に形成することにより、コンデンサの容量値の絶対値のばらつきをＰＬＬ動作と連動させることによって解消している。
【０１１３】
これにより、コンデンサの容量値がばらつくことに起因する集積回路あるいはそれを使用した応用装置の性能劣化を解消することができる。
【０１１４】
ところで、図７を参照して前述した実施例３中のＶＣＯ１７は、図２を参照して前述したようにＬＰＦ７とコンパレータ８とが帰還接続されて発振回路が構成されてなり、ＶＣＯ１７の発振周波数はＬＰＦの位相特性で一義的に決定されることは既に述べた。
【０１１５】
しかし、ＶＣＯ１７の発振周波数は、現実にはＬＰＦの位相特性だけに依存するのではなく、ＬＰＦやコンパレータを構成するトランジスタの動作速度や寄生素子による遅延（遅れ要素）にも依存する。これらの遅れ要素は、ＶＣＯ１７の位相特性に影響する。
【０１１６】
図８（Ａ）は、図７中のＶＣＯ１７の遅延に着目した構成要素を示すブロック図であり、それを伝達関数で表現すると図８（Ｂ）に示すようになる。
【０１１７】
図８（Ａ）中、３１はＶＣＯの制御入力端子、３２はＬＰＦ、３３はＬＰＦの純粋な遅延時間以外に発生する好ましくない遅延（遅れ要素）である。
【０１１８】
図８（Ｂ）中、３５、３６は、図８（Ａ）中の３２、３３に各々対応する遅延量を伝達関数で表現したものである。
【０１１９】
図９（Ａ）乃至（Ｃ）は、図８（Ｂ）中の好ましくない遅延量（以後、寄生遅延と称する）３６の周波数特性の一例を示している。
【０１２０】
即ち、図９（Ａ）は、寄生遅延３６の周波数対振幅特性を示しており、周波数に対して平坦な振幅特性を持つ。図９（Ｂ）は、寄生遅延３６が１ｎｓと想定した場合の周波数対位相特性を示している。図９（Ｃ）は、寄生遅延３６の周波数対遅延特性（相遅延特性）を示しており、周波数に対して平坦であり、０ｎｓである。
【０１２１】
図１０（Ａ）乃至（Ｃ）は、前述したように図３（Ａ）乃至（Ｃ）に示した周波数特性を持つＶＣＯの発振ループに、図８（Ｂ）中に示した寄生遅延３６が含まれる時の周波数特性を示す。
【０１２２】
即ち、図１０（Ａ）は、周波数対振幅特性を示しており、カットオフ周波数  （３ｄＢ減衰点）を１００ＭＨｚに設定している。図１０（Ｂ）は、周波数対位相特性を示しており、位相が１８０°シフトする周波数が本来の発振周波数１００ＭＨｚに対して低くなっている。図１０（Ｃ）は、周波数対遅延特性（相遅延特性）を示しており、周波数１００ＭＨｚにおいて０．６ｎＳ程度の遅延が生じている。
【０１２３】
したがって、前記したような寄生遅延３６が存在する場合、図７中のアクティブ・フィルタ２３のカットオフ周波数とＶＣＯ１７の一部であるＬＰＦのカットオフ周波数にずれが生じ、アクティブ・フィルタ２３のカットオフ周波数を精度良く制御できないという不具合が生じる。このような不具合を解消するために、実施例３を改良した実施例４について、以下に説明する。
【０１２４】
（実施例４）
図１１は、実施例４に係る信号処理回路のブロック構成を示している。
【０１２５】
この信号処理回路は、図７を参照して前述した実施例３に係る信号処理回路と比べて、ＶＣＯ１７のＬＰＦ７とアクティブ・フィルタ２３との間に補正回路ブロック３０が挿入され、ＶＣＯ１７の制御信号入力に代わり補正回路ブロック３０の出力がアクティブ・フィルタ２３のカットオフ周波数を制御する制御信号として用いられている点が異なり、その他は同じであるので図７中と同一符号を付している。
【０１２６】
即ち、図１１の信号処理回路において、図７中の信号処理回路と同様に、再生信号入力端子２１、アクティブ・フィルタ２３、再生信号出力端子２２、クロック入力端子１１、クロック出力端子１３、位相比較器１４、チャージポンプ１５、ループフィルタ１６、ＶＣＯ１７が設けられている。
【０１２７】
クロック入力端子１１に基準クロックが入力されると、位相比較器１４によってＶＣＯ１７からのクロックとの位相が比較され、ここで得られた位相差信号はチャージポンプ１５によって電流もしくは電圧に変換される。このチャージポンプ１５の出力は、ループフィルタ１６によって高周波成分が除去された後にＶＣＯ１７へ送られる。
【０１２８】
このＶＣＯ１７は、ＬＰＦ７とコンパレータ８からなるループが形成されており、その発振周波数は前記ループフィルタ１６からの電流もしくは電圧に応じて変化する。この時、上記ＶＣＯ１７の出力は、前記位相比較器１４の他方の入力端に入力し、ＶＣＯ１７の出力と基準クロックの位相が同期（一致）するように制御される。このＶＣＯ１７内のＬＰＦ７の出力は、コンパレータ８に入力するとともに補正回路ブロック３０へ供給される。
【０１２９】
前記ＶＣＯ１７は、本例では発振周波数１００ＭＨｚを想定している。また、前記ＶＣＯ１７において、ＬＰＦ７の入力信号は前記コンパレータ８によって振幅制限された矩形波である。ＬＰＦ７の出力信号は、図３（Ａ）に示した特性から予想されるように正弦波に近い波形である。
【０１３０】
次に、図１１中の補正回路ブロック３０について説明する。
【０１３１】
この補正回路ブロック３０は、入力信号（ＶＣＯ１７中のＬＰＦ７の出力）の周波数に比例した正確な情報（電流もしくは電圧）を出力する役割を持つものであり、ＬＰＦ３１、乗算器３２、積分器３３、遅延補正回路３４からなる帰還ループが構成されている。
【０１３２】
即ち、前記ＶＣＯ１７中のＬＰＦ７の出力信号がＬＰＦ３１および遅延補正回路３４に入力し、このＬＰＦ３１の出力と遅延補正回路３４の出力は乗算器３２へ供給される。この乗算器３２は、例えば同期検波回路からなり、２つの入力端子には同一周波数で位相の異なる信号（ＬＰＦ３１の出力と遅延補正回路３４の出力）が入力する。積分器３３は、乗算器３２から供給される信号を積分して電圧あるいは電流として出力するものであり、この出力は前記ＬＰＦ３１および遅延補正回路３４の制御電流源として用いられる。
【０１３３】
なお、遅延補正回路３４は、ＬＰＦ３１による遅延時間のうちのフィルタ以外の純粋な回路遅延を忠実に発生することを目的とするものであるが、前記回路遅延が無視できる値である場合には、それを省略し、ＬＰＦ７の出力信号を乗算器３２へ入力してもかまわない。
【０１３４】
また、前記ＬＰＦ３１は、入力信号位相に対して出力の位相を変化させることを目的とするものであり、ＬＰＦ３１に代えて例えばＡＰＦ（オールパスフィルタ）を用いても構わないが、ここでは二次のバターワース型ＬＰＦを用いた例を示す。
【０１３５】
上記二次のバターワース型ＬＰＦ３１の周波数対振幅特性および周波数対位相特性は図１２（Ａ）および（Ｂ）に示すようになり、カットオフ周波数１００ＭＨｚで９０°の位相が遅れる。
【０１３６】
図１３（Ａ）は、図１１中の補正回路ブロック３０中の二次のバターワース型ＬＰＦ３１の具体的な回路例を示す。
【０１３７】
この回路は、図４中に示したＬＰＦ１と同様の構成であり、ＬＰＦ１中と対応する部分にはＬＰＦ１中の符号の末尾にａを付記して示しており、電流源Ｉ４１はＬＰＦ１中のトランジスタＱ４および抵抗素子Ｒ１に対応する。この回路の伝達関数Ｈ３は、次式（１６）に示すように設定されている。
【０１３８】
Ｈ３＝１／（Ｓ2 ＋１．４１４２Ｓ＋１）…  …（１６）
図１３（Ｂ）は、図１１中の補正回路ブロック３０中の遅延補正回路３４の具体的な回路例を示す。
【０１３９】
この遅延補正回路３４は、図１３（Ａ）に示した二次のバターワース型ＬＰＦ３１と比べて、容量Ｃ１ａ、Ｃ２ａを取り除いた点が異なる。この遅延補正回路３４の遅延時間は、フィルタ構成以外の要因で発生する純粋な回路遅延となる。
【０１４０】
図１４は、図１１中の補正回路ブロック３０中の乗算器３２および積分器３３の具体的な回路例を示す。
【０１４１】
乗算器３２において、電源端子４１には電源電圧ＶＣＣが供給され、差動入力端子４２、４３には第１の入力信号が差動的に入力され、差動入力端子４４、４５には第２の入力信号が差動的に入力され、２つの入力を乗算する。
【０１４２】
ここで、上記差動入力端子４４、４５には、差動入力対をなすｎｐｎトランジスタＱ６１、Ｑ６２の各ベースが対応して接続されている。そして、上記トランジスタＱ６１、Ｑ６２のエミッタ共通接続点は電流源Ｉ６０を介してＧＮＤノードに接続されている。
【０１４３】
また、前記差動入力端子４２、４３には、差動入力対をなすｎｐｎトランジスタＱ６３、Ｑ６４と、差動入力対をなすｎｐｎトランジスタＱ６６、Ｑ６５の各ベースが対応して接続されている。
【０１４４】
そして、上記トランジスタＱ６３、Ｑ６４のエミッタ共通接続点は前記トランジスタＱ６１のコレクタに接続されており、前記トランジスタＱ６５、Ｑ６６のエミッタ共通接続点は前記トランジスタＱ６２のコレクタに接続されている。
【０１４５】
そして、前記トランジスタＱ６３、Ｑ６５のコレクタ同士が接続されて電源端子４１に接続され、前記トランジスタＱ６４、Ｑ６５のコレクタ同士が接続されて電流負荷Ｉ６１を介して電源端子４１に接続されている。
【０１４６】
積分器３３は、乗算器３２から供給される信号の高周波成分を除去するコンデンサＣ６で実現されており、積分出力（即ち、ＬＰＦ３１と遅延補正回路３４の位相差に応じた情報）を積分出力端子４６から出力する。
【０１４７】
図１５は、図１４中の乗算器３２の２つの入力信号と出力信号の波形例を示す。上記２つの入力信号の位相差が９０°である時、出力信号を積分器３３で積分した値は零となる。もし、上記２つの入力信号の信号差が９０°からずれると、出力信号を積分器３３で積分した値は入力信号の位相差に応じて変化する。
【０１４８】
上記積分器３３の積分出力は図１１中のＬＰＦ３１および遅延補正回路３４へ供給され、ＬＰＦ３１の出力と遅延補正回路３４の出力の位相差は９０°になるように動作する。これにより、遅延補正回路３４は、ＬＰＦ３１による遅延時間のうちのフィルタ以外の純粋な回路遅延を忠実に発生する。
【０１４９】
以上説明したように、図１１中の補正回路ブロック３０は、ＬＰＦ３１、乗算器３２、積分器３３、遅延補正回路３４で構成されるループ系によって、乗算器３２への２つの入力（ＬＰＦ３１の出力信号と遅延補正回路３４の出力信号）が９０°の位相差を発生するように動作する。
【０１５０】
これにより、図１１の信号処理回路においては、ＶＣＯ１７の出力信号の周波数に応じた電流もしくは電圧を補正回路ブロック３０が発生し、その電流もしくは電圧をアクティブ・フィルタ２３のカットオフ周波数を制御する制御信号に用いることにより、前記ＶＣＯ１７の発振周波数に応じて前記アクティブ・フィルタ２３のカットオフ周波数を制御することができる。
【０１５１】
なお、図１１に示した信号処理回路の補正回路ブロック３０では、位相情報を用いてＬＰＦ７の周波数特性を補償するように制御したが、振幅情報を用いてＬＰＦ７の周波数特性を補償するように制御することが可能であり、以下、その実施例５について説明する。
【０１５２】
（実施例５）
図１６は、実施例５に係る信号処理回路を示す。
【０１５３】
この信号処理回路において、２１はアナログ信号が入力する再生信号入力端子、２３はアクティブ・フィルタ、２２は再生信号出力端子である。
【０１５４】
６１はＰＬＬ等のクロック信号や外部装置からのクロック信号入力から基本周波数成分のみを通過させるための第１のＬＰＦである。この第１のＬＰＦ６１は、例えばＰＬＬにおけるクロック出力端子からクロック信号が入力される際に、このクロック入力の３次高調波以上の成分を十分に抑圧できる周波数特性を持たせるために、本例ではカットオフ周波数がクロック周波数の１．５倍近傍の四次のバターワース型フィルタを使用している。これにより、第１のＬＰＦ６１の出力信号において、基本周波数成分の振幅と３次高調波成分の振幅の比は３０ｄＢ以上になり、ほぼ基本周波数成分のみと見做すことができる。
【０１５５】
なお、ここには示されていないが、図１１の信号処理回路と同様第１のＬＰＦ６１とコンパレータとをループ接続してＶＣＯを形成し、このＶＣＯをＰＬＬのループ内に組み込み、ＰＬＬ中のループフィルタの出力を第１のＬＰＦ６１の周波数特性の制御信号入力とすれば、回路構成の簡略化が可能である。
【０１５６】
６２は制御信号入力に応じてカットオフ周波数を制御可能な第２のＬＰＦである。この第２のＬＰＦ６２は、前記第１のＬＰＦ６１から基本周波数成分のみの正弦波信号が入力するので、その出力信号の振幅は、入力信号振幅にクロック周波数での第２のＬＰＦ６２のゲイン特性をかけたものとなる。
【０１５７】
６３は前記制御信号入力に応じて（第２のＬＰＦ６２と連動して）カットオフ周波数が変化するゲイン補正回路であり、第２のＬＰＦ６２の直流ゲインを補正するために用いられている。このゲイン補正回路６３は、例えば第２のＬＰＦ６２と同じ構成を有し、その出力信号の振幅は、入力信号振幅に第２のＬＰＦ６２の直流ゲインをかけたものと等しくなる。
【０１５８】
したがって、第２のＬＰＦ６２の出力信号の振幅とゲイン補正回路６３の出力信号の振幅との比は、クロック周波数における第２のＬＰＦ６２のゲイン特性と直流ゲイン特性との比に等しくなる。
【０１５９】
さらに、第２のＬＰＦ６２の出力とゲイン補正回路６３の出力はそれぞれ増幅器６４、６５に入力する。これらの増幅器６４、６５は同じ構成であるが、ゲイン比はαに設定されている。
【０１６０】
そして、増幅器６４、６５の出力はそれぞれピークホールド回路６６、６７へ入力し、これらのピークホールド回路６６、６７の出力の差分信号が加算回路６８から出力されて第２のＬＰＦ６２の制御入力となり、上記差分信号が零となるように第２のＬＰＦ６２のカットオフ周波数が制御される。
【０１６１】
この際、クロック入力周波数での第２のＬＰＦ６２の振幅特性（入力振幅と出力振幅との比）が、増幅器６４、６５のゲイン比αに等しくなるように自動的に補正される。つまり、クロック入力周波数ｆ０での第２のＬＰＦ６２のゲインをＨ（ｆ０）、第２のＬＰＦ６２の直流ゲインをＨ（０）で表わすと、
Ｈ（ｆ０）／Ｈ（０）＝α…  …（１７）
となる。
【０１６２】
ここで、アクティブ・フィルタ２３として、第２のＬＰＦ６２に連動してカットオフ周波数が変化するフィルタを用い、第２のＬＰＦ６２が上式（１７）を満足する時にアクティブ・フィルタ２３として所定の特性が得られるように制御することにより、高精度の周波数特性を有するアクティブ・フィルタ２３を実現することができる。
【０１６３】
即ち、図１６の信号処理回路によれば、第２のＬＰＦ６２の入力振幅と出力振幅が所定の振幅比αとなるように第２のＬＰＦ６２のカットオフ周波数を制御することにより、周波数特性の精度の高いアクティブ・フィルタ２３を実現することが可能になる。
【０１６４】
図１６中の第２のＬＰＦ６２の具体例としては、図１７に示すように、図４中に示した二次のＬＰＦ１とＬＰＦ２を縦続接続した四次のバターワース型のＬＰＦとほぼ同じ構成を用いることができ、図１７において図４中と対応する部分には同一符号を付している。
【０１６５】
この四次のバターワース型のＬＰＦのカットオフ周波数ｆｃは、前式（１２）、（１３）に記述したようにエミッタ抵抗和ｒｅに反比例する。したがって、制御信号入力の電位を制御して図１７中に示したトランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流を制御することにより、四次のバターワース型のＬＰＦのカットオフ周波数ｆｃを制御でき、そのカットオフ周波数ｆｃはトランジスタＱ４、Ｑ１０、Ｑ１３に流れる電流に比例する。
【０１６６】
図１８は、図１６中のゲイン補正回路６３の具体例を示している。
【０１６７】
このゲイン補正回路は、図１７中に示した四次のバターワース型のＬＰＦの構成から容量Ｃ１、Ｃ２、Ｃ３、Ｃ４を取り除いたものに等しい。このゲイン補正回路は、厳密には、トランジスタの寄生容量の影響によりローパスフィルタとなるが、そのカットオフ周波数は十分に高く、クロック入力周波数でのゲイン特性は直流でのゲイン特性と等しいと見做せる。そして、この直流ゲイン特性は、第２のＬＰＦ６２の直流ゲイン特性に略等しい。
【０１６８】
図１９は、図１６中の第２のＬＰＦ６２の後段側の増幅器６４およびピークホールド回路６６の具体例を示す。
【０１６９】
増幅器６４は、差動入力対をなすｎｐｎトランジスタＱ２７、Ｑ２８と、電流源用のｎｐｎトランジスタＱ２９と、抵抗素子Ｒ４、Ｒ５、Ｒ６により構成されている。ここで、差動入力対トランジスタＱ２７、Ｑ２８は、ＬＰＦ６２の差動出力信号が差動入力端子を介してベースに対応して入力し、コレクタから差動増幅出力が得られる。
【０１７０】
ピークホールド回路６６は、ｎｐｎトランジスタＱ３０〜Ｑ４０と、抵抗素子Ｒ７〜Ｒ１３と、コンデンサＣ５により構成されている。ここで、電流源用のトランジスタＱ３２、Ｑ３４、Ｑ３６、Ｑ３８、Ｑ４０は、前記増幅器６４の電流源用のトランジスタＱ２９と同じベースバイアスが印加されている。
【０１７１】
このピークホールド回路６６において、トランジスタＱ３０、Ｑ３１の各エミッタが共通接続され、そのエミッタ共通接続ノードとＧＮＤノードとの間に電流源用トランジスタＱ３２と抵抗素子Ｒ７が接続されてワイヤードオア回路を構成している。そして、上記エミッタ共通接続ノードとＧＮＤノードとの間に接続されたコンデンサＣ５が電位を保持することにより、増幅器６４の出力の最大値を保持する。
【０１７２】
また、増幅器６４の差動出力ノードには、トランジスタＱ３３、Ｑ３４、抵抗素子Ｒ８からなるエミッタフォロワ回路と、トランジスタＱ３５、Ｑ３６、抵抗素子Ｒ１１からなるエミッタフォロワ回路が接続されている。上記トランジスタＱ３３、Ｑ３５のエミッタ間には抵抗素子Ｒ９、Ｒ１０が直列に接続されており、上記抵抗素子Ｒ９、Ｒ１０の中点が前記増幅器６４の出力振幅の中心値を出力することになる。
【０１７３】
したがって、トランジスタＱ３０、Ｑ３１のエミッタ電位と、抵抗素子Ｒ９、Ｒ１０の中点電位との電位差は、増幅器６４の出力振幅の１／２を直流化した値である。そこで、上記抵抗素子Ｒ９、Ｒ１０の中点電位は、トランジスタＱ３７、
Ｑ３８、抵抗素子Ｒ１２からなるエミッタフォロワ回路を通して出力され、前記トランジスタＱ３０、Ｑ３１のエミッタ電位は、トランジスタＱ３９、Ｑ４０、抵抗素子Ｒ１３からなるエミッタフォロワ回路を通して出力される。これらのエミッタフォロワ回路の出力（差動出力）はピークホールド回路６６の出力（差動出力）となる。
【０１７４】
図２０は、図１６中のゲイン補正回路６３の後段側の増幅器６５およびピークホールド回路６７の具体例を示す。
【０１７５】
この増幅器６５およびピークホールド回路６７は、図１９を参照して前述した増幅器６４およびピークホールド回路６６と比べて、増幅器６５の負荷として接続されている抵抗素子Ｒ１４、Ｒ１５、Ｒ１６の部分が異なり、その他は同じであるので図１９中と同一符号を付している。
【０１７６】
ここで、前記増幅器６４における電流源用トランジスタＱ２９を流れる電流値と増幅器６５における電流源用トランジスタＱ２９を流れる電流値とを等しく設定すると、増幅器６４、６５のゲイン比αは、差動入力対トランジスタの負荷抵抗の値によってきまる。
【０１７７】
増幅器６４の差動入力対トランジスタＱ２７、Ｑ２８の負荷抵抗Ｒ４、Ｒ５の抵抗値をＲ、増幅器６５の差動入力対トランジスタＱ２７、Ｑ２８の負荷抵抗Ｒ１５、Ｒ１６の抵抗値をＲ´、負荷抵抗Ｒ１４の抵抗値を（Ｒ−Ｒ´）／２に設定すると、増幅器６４、６５のゲイン比αは、Ｒ´／Ｒとなる。
【０１７８】
図２１は、図１６中の加算回路６８の具体例を示す。
【０１７９】
この加算回路は、ピークホールド回路６６の差動出力が反転入力端（−）および非反転入力端（＋）の間に入力するｇｍアンプ７１と、ピークホールド回路６７の差動出力が非反転入力端（＋）および反転入力端（−）の間に入力するｇｍアンプ７２と、これらのｇｍアンプ７１、７２の各出力ノードとＧＮＤノードとの間に共通接続されたコンデンサ７４と、このコンデンサ７４の電位が入力するボルテージフォロワ回路７３とからなる。ここで、ｇｍアンプ７１、７２のゲインは等しく設定されている。
【０１８０】
上記構成の加算回路において、ピークホールド回路６７の出力レベルがピークホールド回路６６の出力レベルよりも大きい時は、ｇｍアンプ７２の電流がｇｍアンプ７１の電流よりも大きくなり、コンデンサ７４がチャージされてコンデンサ７４の電位は上昇する。
【０１８１】
逆に、ピークホールド回路６６の出力レベルがピークホールド回路６７の出力レベルよりも大きい時には、ｇｍアンプ７１の電流がｇｍアンプ７２の電流よりも大きくなり、コンデンサ７４がディスチャージされてコンデンサ７４の電位は下降する。
【０１８２】
そして、ピークホールド回路６６の出力レベルとピークホールド回路６７の出力レベルが等しい時は、ｇｍアンプ７１の電流とｇｍアンプ７２の電流が等しくなり、コンデンサ７４には電流が流れず、コンデンサ７４の電位は一定値となる。
【０１８３】
上記コンデンサ７４の電位がボルテージフォロワ回路７３を介して図１６中の第２のＬＰＦ６２の制御信号として入力することにより、ピークホールド回路６６の出力レベルとピークホールド回路６７の出力レベルが等しくなるように帰還がかかる。即ち、図１６中の第２のＬＰＦ６２の出力振幅とゲイン補正回路６３の出力振幅の比がαとなるように帰還がかかる。この結果、第２のＬＰＦ６２の周波数特性は正確に
Ｈ（ｆ０）／Ｈ（０）＝α…  …（１８）
となる。
【０１８４】
ここで、第２のＬＰＦ６２の制御入力を図１６中のフィルタ２３の制御入力としても用いることにより、フィルタ２３の周波数特性を第２のＬＰＦ６２の周波数特性と連動させて制御することができ、集積回路の素子ばらつきを補償した高精度の周波数特性を持つフィルタを実現することができる。
【０１８５】
上記実施例５の信号処理回路によれば、クロック信号周波数でのゲイン特性が所定の値となるように帰還をかけてフィルタの周波数特性を制御することによってフィルタのカットオフ周波数を特定の値に正確に設定することが可能になる。これにより、集積回路製造上の欠点であるコンデンサの容量値のばらつきによるアクティブ・フィルタの特性悪化を解消することができる。
【０１８６】
＜第３の実施の形態の適用例＞
図２２は、本発明の第３の実施の形態に係る信号処理回路の一適用例としてハードディスク装置の一例を示している。
【０１８７】
図２２において、８１は磁気的に記録再生可能なハードディスク、８２は上記ハードディスクを回転駆動するためのスピンドルモータである。８３は上記ハードディスク８１に対してデータの記録／再生を行う磁気ヘッドである。記録／再生アンプ８４は、記録時は磁気ヘッド８３に記録電流を発生し、再生時は磁気ヘッド８３から得られる微弱信号を増幅する。
【０１８８】
変調器８５は、“１”、“０”の二値データを磁気記録に適した信号に変調する役割を有する。アクティブ・フィルタ８６は、記録／再生アンプ８４から得られた再生信号を理想波形に等化する。ＰＬＬ８７は、記録／再生アンプ８４から得られた再生信号からクロック信号を抽出する機能を有する。
【０１８９】
復調器８８は、アクティブ・フィルタ８６から出力する再生信号とＰＬＬ８７から出力するクロック信号を用いて、元のデータに再現する機能を有する。制御回路８９は、変調器８５および復調器８８とホストコンピュータ９０との間で制御を行う機能を有する。
【０１９０】
次に、ハードディスク装置の記録動作を概略的に説明する。
【０１９１】
記録されるべきデータ（記録データ）は、ホストコンピュータ９０から制御回路８９を介して変調器８５に送られ、磁気記録に適したデータ列に変調（変換）され、記録／再生アンプ８４に送られる。
【０１９２】
記録／再生アンプ８４は、変調器８５から送られたデータを電流増幅して磁気ヘッド８３に記録電流を供給し、これに応じて磁気ヘッド８３は磁束を発生する。磁気ヘッド８３に故意に形成されているギャップからの漏れ磁束は、回転中のハードディスク８１に到達する。この時、ハードディスク８１の半径方向に磁気ヘッド８３を移動させることにより、ハードディスク８１は平面的に例えば同心円状のトラック上が磁化されていき、データが記録される。この場合、記録と再生が同時に行われることはない。
【０１９３】
次に、ハードディスク装置の再生動作を概説する。
【０１９４】
再生は、回転中のハードディスク８１のトラック上の磁化情報から記録データを再現することである。磁気ヘッド８３は、回転中のハードディスク８１のトラック上の磁化情報を微弱な再生信号として検出する。
【０１９５】
この再生信号は、記録／再生アンプ８４により所望の電圧に増幅された後にアクティブ・フィルタ８６およびＰＬＬ８７に送られる。アクティブ・フィルタ８６は、磁気記録特性によって歪んだ再生信号を修復し、復調器８８に送る。
【０１９６】
一方、ＰＬＬ８７は、再生信号からクロック信号を抽出し、元のデータに再現するために復調器８８に送る。復調器８８は、アクティブ・フィルタ８６により修復された再生信号とＰＬＬ８７から出力するクロック信号を用いて、元の記録データを再現する。復調器８８で得られたデータは、制御回路８９を介してホストコンピュータ９０へ送る。また、ＰＬＬ８７は、クロック信号の周波数情報をアクティブ・フィルタ８６にも送る。
【０１９７】
次に、上記ハードディスク装置を本発明の信号処理回路に関連づけて動作を説明する。
【０１９８】
磁気ヘッド８３によってデータが記録される時、磁気ヘッド８３は静止した状態である。また、記録データは、一定の記録周波数を用いてハードディスク８１に記録される。磁気ヘッド８３がハードディスク８１の内周方向へ移動した時の記録データは、その記録周波数が低く設定される。この理由は、回転中のハードディスク８１に同じ記録密度で記録することにより、効率的な記録を行うためである。換言すれば、記録データ量を増大させるためである。このことによって、再生時は再生信号の周波数が磁気ヘッド８３の物理的位置によって異なってくる。磁気ヘッド８３から得られる再生信号は、回転中のハードディスク８１の外周から内周に向かって周波数が低くなる。
【０１９９】
再生信号は、記録／再生アンプ８４を介してアクティブ・フィルタ８６に供給される。この時、アクティブ・フィルタ８６で波形を修復（等化）する際、アクティブ・フィルタ８６のカットオフ周波数を変化させる必要が生じる。この目的は、再生信号を最適に等化し、ハードディスク装置の性能を高めるためである。
【０２００】
なお、従来は、アクティブ・フィルタのカットオフ周波数は、ＣＰＵなどで磁気ヘッドの位置情報を知り、自動的にアクティブ・フィルタのカットオフ周波数を変化させている。
【０２０１】
したがって、図２２のハードディスク装置によれば、ＣＰＵによるアクティブ・フィルタの制御が不要になるだけでなく、精度の高いカットオフ周波数の制御が可能となり、ハードディスク装置の特性を大幅に改善することができる。
【０２０２】
＜第１の実施の形態の他の例＞
図２３は、本発明の第１の実施の形態に係るＶＣＯの他の例を示している。
【０２０３】
このＶＣＯは、前述した第１の実施の形態に係るＶＣＯと同様にフィルタの位相特性を利用しているが、基本的要素として、遅延量可変フィルタ103 と、可変利得増幅器104 と、振幅検波器106 とを具備するアナログループ方式のものであり、付加的要素として固定利得増幅器105 と電圧比較回路107 とを具備する。なお、特に図示しないが、この図２３に示すＶＣＯは、図１に示すＶＣＯと同様に第２、第３の実施の形態のＰＬＬ、信号処理回路、ハードディスク装置に適用可能であることはもちろんである。
【０２０４】
前記遅延量可変フィルタ103 は、入力ノードと出力ノードとの間の信号遅延量が制御入力ノード101 から入力する制御信号（電圧もしくは電流）に応じて制御されるものである。この場合、使用素子数が少なくて遅延時間が少なく、高周波動作に適したものを用いることが望ましい。
【０２０５】
前記可変利得増幅器104 は、利得可変制御入力に応じた増幅利得を有し、遅延量可変フィルタ103 の出力信号を増幅し、遅延量可変フィルタ103 の入力ノードへ正帰還させるものである。この場合、フィルタ103 の特性上、フィルタ103 で扱う信号振幅は制限されるので、それに対応して可変利得増幅器104 の出力信号の信号振幅を制限することが望ましい。
【０２０６】
前記振幅検波器106 は、前記可変利得増幅器104 の出力信号の振幅を検出（本例では、固定利得増幅器105 の出力信号の振幅を検出）し、可変利得増幅器104 の出力信号の振幅が実質的に所望の一定値となるように制御するための負帰還信号を生成して可変利得増幅器104 の利得可変制御入力として供給するものである。この場合、振幅検波器106 として、単一の周波数スペクトルを有する波形、例えば正弦波を検波するタイプの高周波動作に適した振幅検波器が用いられる。この正弦波検波型の振幅検波器106 として、既知の同期検波器などを使用してもよいが、後述するように回路的に工夫されたものを使用することが望ましい。
【０２０７】
上記した図２３のＶＣＯは、遅延量可変フィルタ103 と可変利得増幅器104 によりアナログ信号の正帰還系が形成され、可変利得増幅器104 、固定利得増幅器105 および振幅検波器106 によりアナログ信号の負帰還系が形成されており、発振条件（帰還位相、帰還レベル）を満たすように構成されている。これにより、遅延量可変フィルタ103 は、制御入力ノード101 からの制御信号入力に応じた周波数の正弦波信号を出力する。
【０２０８】
なお、遅延量可変フィルタ103 は、ＢＰＦ（バンドパスフィルタ）、ＬＰＦのいずれでもよい。ＢＰＦの場合は、中心周波数（カットオフ周波数）において入力信号と出力信号の位相が同相であり、このＢＰＦの出力信号を同相のまま帰還させるように正帰還ループを構成すればよく、ＢＰＦの構成も簡単である。
【０２０９】
これに対して、ＬＰＦの場合には、カットオフ周波数において入力信号と出力信号の位相が逆相であり、このＬＰＦの出力信号の位相を１８０度シフトして帰還させるように正帰還ループを構成すればよい。
【０２１０】
なお、前記固定利得増幅器105 は、可変利得増幅器104 と振幅検波器106 との間に挿入接続され、可変利得増幅器104 の出力信号を振幅検波器106 で必要とするレベルまで増幅するものであるが、振幅検波器106 に増幅機能を持たせることにより固定利得増幅器105 を省略してもかまわない。いずれの場合も、可変利得増幅器104 において過大な増幅機能を持たせる必要がなくなることから、正帰還ループ内での信号増幅に伴う遅延時間を少なくしてＶＣＯの周波数特性変動を抑えることができ、高周波領域の信号を安定して発振させることが可能になる。
【０２１１】
また、前記電圧比較回路107 は、固定利得増幅器105 の出力信号（正弦波信号）を二値化し、ＶＣＯ出力信号としてパルス信号列を出力するものであるが、ＶＣＯの使用目的によっては正弦波を増幅するだけの機能でもかまわない。
【０２１２】
また、図２３中の構成要素である遅延量可変フィルタ103 、可変利得増幅器104 、固定利得増幅器105 および振幅検波器106 は、ＬＳＩチップ内で特に問題となるノイズに起因するＶＣＯ出力の周波数変動（ジッタ）の発生を低減するために、それぞれ差動構成のものを使用することが望ましい。
【０２１３】
上記したように図２３のＶＣＯによれば、制御信号入力に応じて遅延量が制御される遅延量可変フィルタ103 の出力信号を可変利得増幅器104 および振幅検波器106 を含むＡＧＣ回路で一定レベルに制御して遅延量可変フィルタ103 の入力側に正帰還させる方式において、遅延量可変フィルタ103 やＡＧＣ回路の振幅検波器106 などに高周波動作に適したものを用いることにより、数百ＭＨｚを超える信号を安定して発振することが可能になり、集積回路での実現が容易であって安価な製品を供給することができる。
【０２１４】
次に、図２３中の各構成要素の詳細を説明する。
【０２１５】
図２４は、図２３中の遅延量可変フィルタ103 の一例としてバイポーラトランジスタを用いて構成された具体例を示している。
【０２１６】
図２４において、Ｑ１〜Ｑ９はそれぞれｎｐｎトランジスタ、Ｃ１およびＣ２は容量素子、Ｒ１およびＲ２は抵抗素子、Ｉ１は定電流源、ＶCCは電源電位、ＧＮＤは接地電位、101 は制御入力ノード、241 および242 は差動入力信号電圧が入力する入力ノード、243 および244 は差動出力信号電圧が出力する出力ノードである。
【０２１７】
即ち、トランジスタＱ２は、コレクタ・ベース相互が接続され、コレクタがＶCCノードに接続されており、エミッタがトランジスタＱ１のコレクタに接続されるとともにトランジスタＱ７のベースに接続されている。
【０２１８】
トランジスタＱ６は、コレクタ・ベース相互が接続され、コレクタがＶCCノードに接続され、エミッタがトランジスタＱ１のベースに接続されるとともにトランジスタＱ７のコレクタに接続されている。つまり、トランジスタＱ１とＱ７は、互いのベース・コレクタが交差接続されている。
【０２１９】
そして、前記トランジスタＱ１およびＱ７の各エミッタ間に容量Ｃ１が接続され、各コレクタ間に容量Ｃ２が接続されている。
【０２２０】
差動対をなす入力トランジスタＱ３およびＱ５は、各コレクタが対応して前記トランジスタＱ１およびＱ７のエミッタに接続されており、エミッタ共通接続ノードとＧＮＤノードとの間に電流源用の１個のトランジスタＱ４のコレクタ・エミッタ間と抵抗素子Ｒ２とが直列に接続されている。
【０２２１】
上記差動対をなす入力トランジスタＱ３およびＱ５は、各ベースに差動の帰還入力信号が入力し、各コレクタから差動出力信号が取り出される。
【０２２２】
一方、ＶCCノードとＧＮＤノードとの間に定電流源Ｉ１、トランジスタＱ８のコレクタ・エミッタ間および抵抗素子Ｒ１が直列に接続されており、ＶCCノードと上記トランジスタＱ８のベースとの間にトランジスタＱ９のコレクタ・エミッタ間が接続されている。そして、上記トランジスタＱ９のベースは前記トランジスタＱ８のコレクタに接続されており、このトランジスタＱ８のベースは前記電流源用のトランジスタＱ４のベースに接続されている。上記トランジスタＱ８、Ｑ９、Ｑ４および抵抗Ｒ２、Ｒ１はカレントミラー回路を構成している。そして、制御入力ノード101 からの制御信号が前記定電流源Ｉ１に入力し、この電流源Ｉ１の電流が制御信号入力に応じて変化するように構成されている。
【０２２３】
なお、本例では、トランジスタＱ１、Ｑ７の各エミッタ間に容量Ｃ１が直接に接続されているが、実質的にＱ１、Ｑ７の各エミッタ間に容量Ｃ１が接続されていればよい。また、本例では、トランジスタＱ１、Ｑ７の各コレクタ間に容量Ｃ２が直接に接続されているが、実質的にＱ１、Ｑ７の各コレクタ間に容量Ｃ２が接続されていればよい。
【０２２４】
上記構成のフィルタにおいては、制御信号入力に応じて変化する電流源Ｉ１の電流に比例した電流がトランジスタＱ４に流れ、結果として、制御信号入力に応じてカットオフ周波数が変化し、遅延量特性（位相特性）が変化する。
【０２２５】
図２４に示した回路の入力ノード241 および242 から出力ノード243 および244 までの伝達関数Ｇ（ｓ）を、前述したＬＰＦに関する式（１）〜（１１）と同様の手順により求めると、次式が得られる。
【０２２６】
【数１２】
0003776680.tif 000013
【０２２７】
上式（１９）中、Ｓはラプラス演算子、ωｎは角周波数であり、式（１９）の伝達関数から、図２４中のトランジスタＱ１〜Ｑ７および容量Ｃ１およびＣ２の回路特性は二次のＢＰＦ（バンドパスフィルタ）の伝達関数を持つことが分かる。そして、フィルタ回路の伝達関数の一般式より、角周波数ωｎ、選択度Ｑ、容量Ｃ１の値Ｃ1 、容量Ｃ２の値Ｃ2 の関係を求めると、次式のように示される。
【０２２８】
【数１３】
0003776680.tif 000014
【０２２９】
【数１４】
0003776680.tif 000015
【０２３０】
上式（２０）から、角周波数ωｎは容量値とショックレーのエミッタ抵抗ｒｅとで決まり、上式（２１）から、Ｑは二つの容量値Ｃ1 、Ｃ2 の比で決まることが分かる。
【０２３１】
上式（２０）中、エミッタ抵抗ｒｅは、トランジスタのコレクタ電流の大きさによって一義的に決まるものであり、次式で与えられる。
【０２３２】
ｒｅ＝ｋ・Ｔ／ｑ・Ｉｃ  （Ω）                        ・・・（２２）
である。ここで、ｋはボルツマン定数、ｑは電荷量、Ｔは絶対温度である。
【０２３３】
上記したＢＰＦの位相特性は、前式（１９）から明らかなように、カットオフ周波数で位相角０°の性質を持つ。
【０２３４】
なお、図２４のフィルタ回路で扱う信号振幅は、大振幅になるとカットオフ周波数で位相角の値が所望値０°からずれてしまうので、１０ｍＶ程度が好ましい。また、図２４のフィルタ回路において、トランジスタＱ２、Ｑ６に代えてそれぞれダイオードを用いてもよい。
【０２３５】
図２５は、図２３中の可変利得増幅器104 の一具体例を示している。
【０２３６】
図２５において、ｎｐｎトランジスタＱ２１およびＱ２２は、エミッタ同士が共通に接続されて差動対をなし、各コレクタとＶCCノードとの間に接続された負荷抵抗Ｒ２１およびＲ２２、エミッタ共通接続ノードとＧＮＤノードとの間に接続された電流源Ｉ２１とともに差動増幅器を構成している。上記トランジスタＱ２１およびＱ２２の各ベースは差動入力ノード201 ，202 に接続され、各コレクタは差動出力ノード203 ，204 に接続されている。
【０２３７】
そして、ＶCCノードと前記エミッタ共通接続ノードとの間には、利得制御用の電流源Ｉ２２が接続されている。この利得制御用の電流源Ｉ２２の電流値と前記差動増幅器の電流源Ｉ２１の電流値との関係は、Ｉ２１＞Ｉ２２となるように設定されている。つまり、利得制御用の電流源Ｉ２２の出力電流（利得制御電流）が利得制御ノード205 を経て差動増幅器の電流源Ｉ２１に流れ込むように接続されている。
【０２３８】
図２５に示した差動構成の可変利得増幅器の利得は、差動対トランジスタＱ２１、Ｑ２２のコレクタ電流と負荷抵抗Ｒ２１、Ｒ２２によって決まる。本例では、利得制御用の電流源Ｉ２２の電流値が変化することにより、差動対トランジスタＱ２１、Ｑ２２のコレクタ電流（Ｉ２１−Ｉ２２）が変化し、差動増幅器の利得が制御される。なお、この可変利得増幅器の出力信号の振幅は、前述したようにフィルタ103 で扱う信号振幅の制限上、例えば１０ｍＶ程度となるように設計されている。
【０２３９】
図２６は、図２３中の固定利得増幅器105 の一具体例を示している。
【０２４０】
前記したように可変利得増幅器104 から供給される信号の振幅は１０ｍＶ程度であり、この程度の信号振幅を直接に振幅検波器106 で検波するには精度面で不具合があり、寄生遅延によるＣＶＯの周波数特性低下を招くことなく振幅検波器106 での検波精度を高めるために、正帰還ループの外で信号を増幅するのが好ましい。また、振幅検波器106 に入力する信号に直流オフセット電圧が生じると検波精度に悪影響を及ぼすので、固定利得増幅器105 の出力から直流オフセット電圧を除去するために、固定利得増幅器105 はＨＰＦ（ハイパスフィルタ）の機能を有するように構成することが好ましい。
【０２４１】
即ち、図２６において、ｎｐｎトランジスタＱ４１およびＱ４２は、それぞれ対応して各エミッタとＧＮＤノードとの間に電流源Ｉ４１および電流源Ｉ４２が接続され、各コレクタとＶCCノードとの間に負荷抵抗Ｒ２１およびＲ２２が接続され、各エミッタ間に抵抗素子Ｒ４３およびコンデンサＣ４１の直列回路が接続されており、上記トランジスタＱ４１およびＱ４２の各ベースは差動入力ノード401 ，402 に接続され、各コレクタは差動出力ノード403 ，404 に接続されている。
【０２４２】
図２６に示した差動構成の固定利得増幅器は、トランジスタＱ４１およびＱ４２の各エミッタ間に接続された抵抗素子Ｒ４３およびコンデンサＣ４１からなるＨＰＦにより、前述した直流オフセット電圧を除去する役割を有する。
【０２４３】
図２７は、図２３中の正弦波検波型の振幅検波器106 の一具体例を示している。
【０２４４】
図２７において、ｎｐｎトランジスタＱ５１およびＱ５２は、エミッタ同士が共通に接続されて差動対をなし、エミッタ共通接続ノードとＧＮＤノードとの間に接続された第１の電流源Ｉ５２とともに第１の差動増幅器を構成しており、上記トランジスタＱ５１およびＱ５２の各ベースは対応して差動入力ノード501 ，502 に接続されている。この場合、トランジスタＱ５１およびＱ５２の電流駆動能力（エミッタサイズあるいはトランジスタ数）が異なり、本例ではトランジスタＱ５１のサイズがトランジスタＱ５２のサイズの４倍である。
【０２４５】
一方、ｎｐｎトランジスタＱ５３およびＱ５４は、エミッタ同士が共通に接続されて差動対をなし、エミッタ共通接続ノードとＧＮＤノードとの間に接続された第２の電流源Ｉ５３とともに第２の差動増幅器を構成しており、上記トランジスタＱ５３およびＱ５４の各ベースは対応して前記差動入力ノード502 ，501 に接続されている。この場合、トランジスタＱ５３およびＱ５４の電流駆動能力  （エミッタサイズあるいはトランジスタ数）が異なり、本例ではトランジスタＱ５３のサイズがトランジスタＱ５４のサイズの４倍である。
【０２４６】
上記２つの差動増幅器におけるサイズが大きい方の一方のトランジスタのコレクタ同士、サイズが小さい方の他方のトランジスタのコレクタ同士が接続されており、本例では、トランジスタＱ５１およびＱ５３のコレクタ共通接続ノードはＶCCノードに直接に接続され、ＶCCノードとトランジスタＱ５２およびＱ５４のコレクタ共通接続ノードとの間に第３の電流源用のｐｎｐトランジスタＱ５６のエミッタ・コレクタ間が接続されている。
【０２４７】
一方、ＶCCノードとＧＮＤノードとの間には、ｐｎｐトランジスタＱ５５のエミッタ・コレクタ間および電流源Ｉ５１が直列に接続されており、このトランジスタＱ５５はベース・コレクタ相互が接続されている。そして、上記トランジスタＱ５５と前記トランジスタＱ５６はベース同士が接続されており、カレントミラー回路を形成しており、トランジスタＱ５５のコレクタ電流とトランジスタＱ５６のコレクタ電流は等しい（あるいは比例する）。この場合、上記トランジスタＱ５５とトランジスタＱ５６の各コレクタ間に、抵抗素子Ｒ５１およびコンデンサＣ５１の直列回路が接続されており、この抵抗素子Ｒ５１およびコンデンサＣ５１は高周波成分を除去するＬＰＦの機能を有する。
【０２４８】
さらに、前記トランジスタＱ５６に並列にｐｎｐトランジスタＱ５７のエミッタ・コレクタ間が接続されており、このトランジスタＱ５７はベース・コレクタ相互が接続されている。そして、上記トランジスタＱ５７とｐｎｐトランジスタＱ５８はエミッタ同士・ベース同士が接続されており、カレントミラー回路を形成しており、トランジスタＱ５７のコレクタ電流とトランジスタＱ５８のコレクタ電流は等しい（あるいは比例する）。上記トランジスタＱ５８のコレクタと電流出力ノード503 との間には、高周波成分を除去するためＬＰＦが挿入されることが望ましい。このＬＰＦの一例は、前記トランジスタＱ５８のコレクタと電流出力ノード503 との間に挿入された抵抗素子Ｒ５２と、前記トランジスタＱ５８のコレクタとＧＮＤノードとの間に接続されたコンデンサＣ５２からなる。
【０２４９】
ここで、前記トランジスタＱ５７、Ｑ５８および電流出力ノード（振幅検波出力ノード）503 は、図２５に示した可変利得増幅器における利得制御用の電流源Ｉ２２および利得制御ノード205 に対応している。
【０２５０】
次に、図２７に示した差動構成の正弦波検波型の振幅検波器の動作について説明する。
【０２５１】
前述したように、トランジスタＱ５５とＱ５６はカレントミラー回路を構成しており、トランジスタＱ５６から供給される電流は電流源Ｉ５１の電流値と等しい。ここでは、電流源Ｉ５１の電流値を電流源Ｉ５２の電流値の半分に設定し、電流源Ｉ５３の電流値を前記電流源Ｉ５２の電流値と等しく設定している。
【０２５２】
まず、差動入力ノード501 、502 が無信号時（入力ノード501 、502 間の電圧差が零）の場合を説明する。トランジスタＱ５１のエミッタサイズがトランジスタＱ５２のエミッタサイズの４倍に設定されているので、無信号時には、トランジスタＱ５１のコレクタ電流とＱ５２のコレクタ電流との電流比は前述したように４対１の割合であり、トランジスタＱ５１の方が多い。同様に、トランジスタＱ５３のコレクタ電流とＱ５４のコレクタ電流との電流比は４対１の割合でトランジスタＱ５３の方が多い。
【０２５３】
次に、無信号時におけるトランジスタＱ５２、Ｑ５４の各コレクタ接続ノードの電流を考察する。電流源Ｉ５２の電流値をＩｃで表わすと、前述したようにトランジスタＱ５６のコレクタ電流はＩｃ／２である。一方、トランジスタＱ５２のコレクタ電流とトランジスタＱ５４のコレクタ電流の和は２・Ｉｃ／５である。無信号時は、トランジスタＱ５６のコレクタ電流が、トランジスタＱ５２とＱ５４のコレクタ電流和より多く、トランジスタＱ５６は飽和してそのコレクタ電位はエミッタ電位とほぼ等しくなる。したがって、トランジスタＱ５７はカットオフ状態となり、トランジスタＱ５８のコレクタ電流も流れず、電流出力ノード５３に電流は供給されない。
【０２５４】
次に、差動入力ノード501 、502 に正弦波信号が印加された場合を説明する。
【０２５５】
トランジスタＱ５１とＱ５２のコレクタ電流比は、前述したように無信号時には４対１であるが、差動入力ノード501 、502 に信号が印加された場合は、トランジスタＱ５１とＱ５２のコレクタ電流比が印加信号振幅に応じて異なってくる。この場合、大きな信号が印加されると、トランジスタＱ５１とＱ５２のコレクタ電流比は１対１まで近づく。例えば電流源Ｉ５２の電流が100 μＡであると想定すると、トランジスタＱ５１とＱ５２のコレクタ電流はそれぞれ50μＡになる。トランジスタＱ５１とＱ５２のコレクタ電流比（トランジスタＱ５２のコレクタ電流をトランジスタＱ５１のコレクタ電流で割った値）をＫで表わすと、その範囲は次式の領域になる。
【０２５６】
（１／Ｎ）≦Ｋ≦１                                    ・・・（２３）
ここで、ＮはトランジスタＱ５２のエミッタサイズに対するＱ５１のエミッタサイズの倍率である。
【０２５７】
トランジスタＱ５３とＱ５４のコレクタ電流比の関係も、前述したトランジスタＱ５１とＱ５２のコレクタ電流比の関係と同様である。
【０２５８】
前式（２３）中のＮとして、本例では４を想定したので、電流源Ｉ５２の電流を100 μＡとすると、トランジスタＱ５２に流れる電流は20μＡから50μＡの範囲である。図２７に示したように、トランジスタＱ５２とＱ５４のコレクタは共通接続されているので、これらのトランジスタＱ５２、Ｑ５４に流れる合計電流は40μＡから100 μＡの範囲となる。ここで、トランジスタＱ５６から供給される電流は50μＡに設定されているので、差動入力ノード501 、502 に信号が印加され、前記トランジスタＱ５２、Ｑ５４の合計電流がトランジスタＱ５６のコレクタ電流より多くなると、その差電流はトランジスタＱ５７から供給される。このトランジスタＱ５７とＱ５８はカレントミラー回路を形成しており、トランジスタＱ５８のコレクタ電流はトランジスタＱ５７のコレクタ電流と同等の電流値である。
【０２５９】
したがって、前記差電流（トランジスタＱ５８に流れるコレクタ電流）は抵抗素子Ｒ５２を介して電流出力ノード503 に供給され、この電流出力ノード503 の出力電流により図２５に示した可変利得増幅器の利得が制御される。なお、前記（２３）式において、所望の信号振幅に収束されたときのＫの値が、範囲の中心程度となるように設定されるのが好ましい。
【０２６０】
図２８は、図２５に示した可変利得増幅器における出力信号の時間経過に対する信号振幅の収束特性をシミュレーションした結果を示している。図２８中、横軸は時間、縦軸は信号振幅である。この特性から、電源電圧を印加してから信号出力波形が所望の信号振幅に収束するまで動作が確認できる。
【０２６１】
即ち、図２７の差動構成の正弦波検波型の振幅検波器は、ＶCCノードとＧＮＤノードとの間に並列に接続された第１の差動増幅器および第２の差動増幅器を具備し、各差動増幅器はサイズが異なる２つのトランジスタが差動対をなすように接続されてなり、各差動対トランジスタは、サイズが大きい方の一方のトランジスタの出力電極同士が第１のノードに接続されるとともにサイズが小さい方の他方のトランジスタの出力電極同士が第２のノードに接続されている。そして、差動入力ノード501 、502 の差動入力信号の振幅を、前記第１のノードと第２のノードの相対的な電流変化として検出し、検出出力（本例では検出電流）を出力ノード503 に出力する機能を有する。本例では、前記第１の差動増幅器の差動対トランジスタはＧＮＤノードとの間に第１の電流源Ｉ52が接続され、前記第２の差動増幅器の差動対トランジスタはＧＮＤノードとの間に第２の電流源Ｉ53が接続され、前記第１のノードは直接にＶCCノードに接続され、ＶCCノードと前記第２のノードとの間には第３の電流源Ｑ56が接続されており、前記第１の電流源Ｉ52の電流値と前記第２の電流源Ｉ53の電流値とは等しく、前記第３の電流源Ｑ56の電流値は前記第１の電流源Ｉ52の電流値より小さく設定されており、前記第２のノードの電流変化を検波出力として取り出すことを特徴とする。
【０２６２】
なお、図２７の差動構成の正弦波検波型の振幅検波器に代えて、他の正弦波検波型の振幅検波器、例えば図２９に示すような差動構成の乗算（二乗）型の同期検波器を用いることも可能である。
【０２６３】
この同期検波器は、第１の差動対トランジスタ291 と第２の差動対トランジスタ292 とは、各一方のトランジスタのコレクタ同士が共通に接続され、ともに負荷抵抗293 を介してＶCCノードに接続されている。前記第１の差動対トランジスタ291 のエミッタ共通接続ノードに接続されているトランジスタと前記第２の差動対トランジスタ292 のエミッタ共通接続ノードに接続されているトランジスタとは第３の差動対トランジスタ294 をなし、この第３の差動対トランジスタ294 のエミッタ共通接続ノードとＧＮＤノードとの間に電流源295 が接続されている。
【０２６４】
そして、差動入力信号が入力するエミッタフォロア回路296 の差動出力信号は、前記第１の差動対トランジスタ291 および第２の差動対トランジスタ292 に入力するとともに、レベルシフト回路297 を介して前記第３の差動対トランジスタ294 に入力する。
【０２６５】
なお、前述した図２７の構成の振幅検波器は、図２９に示したようにＶCCノードとＧＮＤノードとの間にトランジスタが二段に接続されてなる乗算型の同期検波器と比べて、低電源電圧での動作が可能であるほか、高速動作が可能であり、高周波信号の振幅検波に好適である。
【０２６６】
【発明の効果】
上述したように本発明のＶＣＯによれば、制御信号入力に応じて遅延量が制御される遅延量可変フィルタの出力信号を二値化したパルス信号を所望のレベルで遅延量可変フィルタの入力側に正帰還させることにより、ＡＧＣ回路を省略して構成を簡素化でき、集積回路での実現が容易であって安価な製品を供給することができる。
【０２６７】
また、本発明のＶＣＯによれば、制御信号入力に応じて遅延量が制御される遅延量可変フィルタの出力信号をＡＧＣ回路で実質的に一定レベルに制御して遅延量可変フィルタの入力側に正帰還させる方式において、ＡＧＣ回路の振幅検波器などの構成を工夫することにより、高周波領域、特に数百ＭＨｚを超える信号を安定して発振し、集積回路での実現が容易であって安価な製品を供給することができる。
【０２６８】
また、本発明のＰＬＬによれば、本発明のＶＣＯを組み入れることによって、安定したＰＬＬ動作および品質の高いクロックを発生することができるので、これを搭載したストレージ機器などにおけるデータの誤読率を大幅に改善し、装置の信頼性を高めるとともに生産性の効率化を図ることができる。
【０２６９】
また、本発明の信号処理回路によれば、本発明のＰＬＬとアクティブ・フィルタを連動させ、ＰＬＬ中のＶＣＯの制御入力電圧をアクティブ・フィルタのカットオフ周波数を設定する制御信号に用いることによって、ＰＬＬへの入力クロック周波数とアクティブ・フィルタのカットオフ周波数を一致または比例させることが可能となる。これにより、集積回路製造上の欠点であるコンデンサの容量値のばらつきによるアクティブ・フィルタの特性悪化を解消することができる。
【０２７０】
また、本発明の信号処理回路に補正回路を付加することによって、ＶＣＯ中の寄生遅延が無視できなくなる高周波領域でも、アクティブ・フィルタのカットオフ周波数を精度良く制御することができる。この場合、本発明のＶＣＯと連動させることによって、簡単な回路構成で実現できるので、集積回路の製造コストを上昇させることなく廉価な集積回路を供給することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＶＣＯを示すブロック図。
【図２】図１に示すＶＣＯの一具体例を示すブロック図。
【図３】図２中のＬＰＦの周波数対振幅特性、周波数対位相特性、周波数対遅延特性  （相遅延特性）の一例を示す特性図。
【図４】図２に示すＶＣＯの一具体例を示す回路図。
【図５】図４中のＬＰＦ１の等価回路を示す図。
【図６】本発明の第２の実施の形態に係るＰＬＬを示すブロック図。
【図７】本発明の第３の実施の形態に係る信号処理回路の一実施例を示すブロック図。
【図８】図７中のＶＣＯの遅延に着目した構成要素を模式的に示すブロック図およびそれを伝達関数で表現するブロック図。
【図９】図８（Ｂ）中の寄生遅延３６の周波数対振幅特性、周波数対位相特性、周波数対振幅遅延特性（相遅延特性）の一例を示す特性図。
【図１０】図３（Ａ）乃至（Ｃ）に示した周波数特性を持つＶＣＯの発振ループに図８（Ｂ）中に示した寄生遅延３６が含まれる時の周波数特性を示す図。
【図１１】図７の信号処理回路の変形例を示すブロック図。
【図１２】図１１中の補正回路ブロック３０に含まれるＬＰＦ３１が二次のバターワース型ＬＰＦにより構成されている場合の周波数対振幅特性および周波数対位相特性の一例を示す特性図。
【図１３】図１１中の補正回路ブロック３０に含まれるＬＰＦ３１が二次のバターワース型ＬＰＦにより構成されている場合の具体例を示す回路図。
【図１４】図１１中の補正回路ブロック３０中の乗算器３２および積分器３３の具体例を示す回路図。
【図１５】図１４中の乗算器の２つの入力信号と１つの出力信号の波形例を示す図。
【図１６】本発明の第３の実施の形態に係る信号処理回路の他の実施例を示すブロック図。
【図１７】図１６中の第２のＬＰＦ６２の具体例を示す回路図。
【図１８】図１６中のゲイン補正回路６３の具体例を示す回路図。
【図１９】図１６中の増幅器６４およびピークホールド回路６６の具体例を示す回路図。
【図２０】図１６中の増幅器６５およびピークホールド回路６７の具体例を示す回路図。
【図２１】図１２中の加算回路６８の具体例を示す回路図。
【図２２】本発明の第３の実施の形態に係る信号処理回路の一適用例としてハードディスク装置の一例を示すブロック図。
【図２３】本発明の第１の実施の形態の他の例に係るＶＣＯを示すブロック図。
【図２４】図２３中のフィルタの一具体例を示す回路図。
【図２５】図２３中の可変利得増幅器の一具体例を示す回路図。
【図２６】図２３中の固定利得増幅器の一具体例を示す回路図。
【図２７】図２３中の振幅検波器の一具体例を示す回路図。
【図２８】図２５の可変利得増幅器の出力信号振幅の収束特性の一例を示す特性図。
【図２９】図２３中の振幅検波器の他の具体例として乗算（二乗）型の同期検波器を示す回路図。
【図３０】従来のＶＣＯの一例を示すブロック図。
【符号の説明】
５…制御入力ノード、
６…クロック出力ノード、
７…四次のバターワース型のＬＰＦ、
８…電圧比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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