(57)【特許請求の範囲】
【請求項１】
ディジタルデータ転送用のインタフェース回路を有するモジュールが複数接続されるバスであって、前記複数のモジュールが接続されるプリント配線基板において、
前記モジュールからの引出信号線が終端抵抗により整合終端され、
第１の前記モジュールから前記終端抵抗までの引出し配線において前記第２以降のモジュールからの引出し配線の一部とが３０ｍｍ程度の長さを持つ方向性結合器をそれぞれ構成し、
前記方向性結合器が非貫通型のビアホールによって接続されることでモジュール間でデータの送受信を行うことを特徴とする方向結合式バスシステム。
【請求項２】
請求項１において、
前記方向性結合器が、グランド層に挟まれた同一信号層内の隣接する２線路により構成され、前記方向性結合器が非貫通型のビアホールによって接続されたことを特徴とする方向結合式バスシステム。
【請求項３】
請求項２において、
前記モジュールからのディジタル信号を差動信号とし、前記一方の機能要素から前記他方の機能要素への信号の伝達を差動型の方向性結合器を用いて行うことを特徴とするバスシステム。
【請求項４】
請求項３において、差動型の方向性結合器を、プリント配線板の電源層に挟まれた２層の信号層で構成し、前記信号層の１層に前記機能素子からの差動信号（ドライブ信号）線を平行に並ぶように配置し、前記信号層の他方の層に他方の前記機能素子への差動信号（レシーブ信号）線を前記差動ドライブ信号線に上下同じ位置になるように配置したことで、差動型の方向性結合器を構成したことを特徴とするプリント基板。
【請求項５】
請求項３において、差動の方向性結合器を、プリント配線板の電源層に挟まれた１層の信号層で構成し、前記信号層に前記機能素子からの差動信号（ドライブ信号）線を平行に並ぶように配置し、前記信号層の他方の層に他方の前記機能素子への差動信号（レシーブ信号）線を前記差動ドライブ信号線の両側に配置したことで、差動の方向性結合器を構成したことを特徴とするプリント基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続さデータ転送を行うバス伝送の高速化技術に関するものである。
【０００２】
【従来の技術】
マルチプロセッサ装置のように多数のノード間を高速にデータを転送するためのバス方式として特願平５−２３９８０７の非接触バス配線があった。これの基本方式を図３に示す。これは２ノード間のデータ転送をクロストークすなわち方向性結合器を用いて行っていた。すなわちバスマスタ１０−１とスレーブ１０−２〜１０−８間の転送を２線間すなわち配線１−１と１−２〜１−８間のクロストークを用いて転送する技術である。ただし、これはバスマスタ１０−１とスレーブ１０−２〜１０−８間の転送には適しているが、スレーブ１０−２〜１０−８間の転送には向いていなかった。
【０００３】
これを解決する方法として、特願平８−１８８３６６の間隙結合式バスシステムがある。これの基本方式を図４に示す。ノード１１〜１６間の転送を配線２１〜２６の結合した方向性結合部（図中１−４〜５−６）でのクロストーク信号を用いて転送し、全ノード１１〜１６間転送を実現した技術である。
【０００４】
また、プリント基板において回路学会誌”ビルドアップ多層配線板技術の現状と課題”、１９９６Ｖｏｌ．１１Ｎｏ．７ｐ４６３〜４６８に記載されているように、高密度化のためにパッドオンビア型のＶＩＡホールを低価格で構成することができるようになっている。
【０００５】
【発明が解決しようとする課題】
従来の特願平8-188366の間隙結合式バスシステムは１ビットのスレーブ間転送を格子状に配線し、ノード間がすべての組合せで結合するような配線方式（以下多重結合配線網）することより実現した技術であった。しかし多重結合配線網方式では多ビットのデータを転送するには不向きであった。なぜならば、１ビットの多重結合配線網を実現するのに２層の上下に配置する信号層を用いてプリント基板の水平方向に結合網を構成していたため、１ビットの配線が占有する配線幅が広くなっていたためである。すなわち、１ビットの転送を多層プリント基板を用いて実現する場合１ビット当たり信号層２層、シールド層２層の計４層を必要とし、例えば１バイトのデータすなわち８ビットを同時転送する場合少なくとも信号層１６層（＝２層＊８ビット）、ビット間の干渉を低減するためのシールド層を７層、計２３層必要となる。現在のパソコンでもデータ幅は８バイトあり、サーバ機などでは１６バイトある物もある。これらのサーバをこの技術を用いて実現する場合、８バイトでは１８４層（＝８バイト＊２３層）以上、１６バイトでは３６８層（＝１６バイト＊２３層）以上必要となる。しかしながら現在のプリント基板技術では１００層以上を低価格で提供することは難しく特に、ガラスエポキシ系やアラミド系の低価格プリント基板で構成することは不可能といえる。
【０００６】
本発明の第１の目的は方向性結合（クロストーク）を用いた多ビットのノード間転送を実現し、データ転送を高速に行うことである。
【０００７】
【課題を解決するための手段】
方向性結合を用いて多ビットのデータ転送するため、多層のプリント基板を用いて１ビットの多重結合配線網を垂直方向に構成することで１ビット当たりの基板の配線方向に対する占有幅を狭くして多ビット構成を実現することができる。
【０００８】
なお、本発明は以下の通り表現することも可能である。
【０００９】
（構成１）
ディジタルデータ転送用のインタフェース回路を有するモジュールが複数接続されるバスであって、前記複数のモジュールが接続されるプリント配線基板において、前記モジュールからの引出信号線が終端抵抗により整合終端され、第１の前記モジュールから前記終端抵抗までの引出し配線において前記第２以降のモジュールからの引出し配線の一部とが３０ｍｍ程度の長さを持つ方向性結合器をそれぞれ構成し、前記方向性結合器が非貫通型のビアホールによって接続されることでモジュール間でデータの送受信を行う方向結合式バスシステム。
【００１０】
（構成２）
構成１において、前記方向性結合器が、グランド層に挟まれた同一信号層内の隣接する２線路により構成され、前記方向性結合器が非貫通型のビアホールによって接続される方向結合式バスシステム。
【００１１】
（構成３）
構成１において、前記モジュールからのディジタル信号を差動信号とし、前記一方の機能要素から前記他方の機能要素への信号の伝達を差動型の方向性結合器を用いて行うバスシステム。
【００１２】
（構成４）
構成３に於いて、差動型の方向性結合器を、プリント配線板の電源層に挟まれた２層の信号層で構成し、前記信号層の１層に前記機能素子からの差動信号（ドライブ信号）線を平行に並ぶように配置し、前記信号層の他方の層に他方の前記機能素子への差動信号（レシーブ信号）線を前記差動ドライブ信号線に上下同じ位置になるように配置したことで、差動型の方向性結合器を構成したプリント基板。
【００１３】
（構成５）
構成３に於いて、差動の方向性結合器を、プリント配線板の電源層に挟まれた１層の信号層で構成し、前記信号層に前記機能素子からの差動信号（ドライブ信号）線を平行に並ぶように配置し、前記信号層の他方の層に他方の前記機能素子への差動信号（レシーブ信号）線を前記差動ドライブ信号線の両側に配置したことで、差動の方向性結合器を構成したプリント基板。
【００１４】
（構成６）
構成４或いは５のプリント配線板を用い、２つ以上のｎ個の機能素子を前記プリント基板に搭載し、差動の方向性結合器を構成するための２層からなる１つペアの或いは１層の信号層をｍ個設け、ここで、
ｍ＝ｎ−１
となるように前記プリント基板に信号・グランド層のペアを設け、
更に前記ｎ個のモジュール間をデータ転送するためのＰ個の方向性結合器を、
Ｐ＝ｎ・（ｎ−１）／２
となるように設け、前記Ｐ個の方向性結合器を前記プリント基板の厚み方向に交互に配置し、前記モジュールからの配線が他のモジュール毎に１つの前記Ｐ個の方向性結合器を構成するように配線を行ったプリント基板。
【００１５】
（構成７）
構成１に於いて、レシーバをヒステリシス付の差動コンパレータで構成した方向性結合式バスシステム。
【００１６】
（構成８）
構成７に於いて、データとクロック信号のレシーバをヒステリシス付の差動コンパレータで構成し、クロック信号を９０度位相シフトした信号でラッチするソースクロック同期式方向性結合バスシステム。
【００１７】
（構成９）
構成１に於いて、レシーバをオフセット付の差動コンパレータを２つで構成し、片方を正のオフセット他方を負のオフセットを付けた方向性結合式バスシステム。
【００１８】
（構成１０）
構成９に於いて、データとクロック信号のレシーバをヒステリシス付の差動コンパレータで構成し、クロック信号を９０度位相シフトした信号でラッチする方向性結合式バスシステム。
【００１９】
（構成１１）
構成１０に於いて、前記レシーバのデータ信号出力差動信号を、前記レシーバのクロック信号出力差動信号を用いてラッチし、正論理信号をｕｐ信号、負論旨信号をｄｏｗｎ信号とし、前記ｕｐ信号・ｄｏｗｎ信号により、以下のように
ｕｐ信号入力    Ｌ→Ｈ
ｕｐ信号入力    Ｈ→ｅｒｒｏｒ
ｄｏｗｎ信号入力    Ｌ→ｅｒｒｏｒ
ｕｐ信号入力    Ｈ→Ｌ
と、状態遷移し、状態に応じたデータの出力とエラーの出力とする方向性結合式バスシステム用復元回路。
【００２０】
（構成１２）
構成１１の復元回路を用いた方向性結合式バスシステム。
【００２１】
（構成１３）
構成６においてＰ個の方向性結合器を連続して配置したことで高密度化したプリント配線基板を有するバスシステム。
【００２２】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。これは多層プリント基板を用いて多重結合配線網を垂直方向（断面方向）に構成し、バス幅の広いバス構成した実施例である。
【００２３】
図１はプリント基板の断面と方向性結合器の位置関係を模式的に示した図である。
【００２４】
ＬＳＩ１〜６の四角はデータ転送を行うＬＳＩである。このＬＳＩ１〜６にはデータ転送用のドライバレシーバを内蔵している。
【００２５】
ａ１〜ａ６の斜めの線は、それぞれＬＳＩ１〜６から引き出される配線の流れを模式的に表している。理解を助けるためａ１は波線で、ａ２は１点鎖線、ａ３は実線、ａ４は２点鎖線、ａ５は細かい点線、ａ６は波線で示しが、提供する機能は同じである。
【００２６】
配線ａ１〜ａ６はそれぞれＬＳＩ１〜６から引き出される終端抵抗Ｒｔｔ１〜６でそれぞれ整合終端されている。
【００２７】
薄い点線のブロックは、方向性結合器を構成する配線層と、これをサンドイッチ型に囲むグランドプレーンとからなるプリント基板の断面構造を模式的に示した例である。  薄く塗りつぶしたブロックｂは方向性結合器を含む事を示しており、塗りつぶしていないブロックｃは方向性結合器を含まないことを示している。
【００２８】
塗りつぶしたブロックｂ内の方向性結合器は配線の流れａ１〜ａ６の中の２つの交差で示されている。すなわち、配線の流れａ１はまず配線の流れａ４と交差し、この交差したブロックで方向性結合器を構成し、ここによりＬＳＩ１とＬＳＩ４間でデータ転送するための信号を生成することができる。その後、ＬＳＩ１からの配線ａ１は、図中右下へと進みＬＳＩ５からの配線ａ５と交差する。この部分により同様にＬＳＩ１とＬＳＩ５間のデータ転送のための信号を生成を行う。この様にして配線ａ１は次々と各ＬＳＩからの信号と方向性結合を構成しそれぞれの結合器でデータ転送に必要な信号を生成する。
【００２９】
特に配線ａ１とａ３の結合ブロック部において、この配線ａ３は配線ａ４、ａ５、ａ６と交差した後、方向性結合器を持たないブロックで方向を転じ右上へと進んできた配線である。この様にして最終的に配線ａ１は更に右下に進み終端抵抗Ｒｔｔ１で終端される。
【００３０】
このように、配線ａ１〜ａ４は右上或いは右下へと進み、互いが交差する部分で、方向性結合器を構成し、かつ、最上部、最下部において、向きを変え、自分以外の全てのＬＳＩからの配線と交差した後、終端部Ｒｔｔ１〜Ｒｔｔ６へ配線される。
【００３１】
ＬＳＩ１〜６間で全てのＬＳＩ間のデータを転送するためには交差点はそれぞれの組合せが１つあれば良い。すなわち６つの要素から２つを取り出す組合せでありこの場合１５個の組合せがあり、図１ではＬＳＩが６個の場合の全ての組合せである１５つの交差ブロックｂを含んでいる。
【００３２】
同様にＬＳＩがそれ以上でもそれ以下の個数でも、同じ様な配線の形態を持つことで、全てのＬＳＩからの配線に対し方向性結合器を構成する組合せの交差ブロックｂを有し、結果として全てのＬＳＩ間でデータ転送のための信号生成を行うことができる。ｎ個のＬＳＩを含むシステムの場合、含むべき交差の数（Ｐ）は以下の式で表される。
【００３３】
交差ブロックｂの数（Ｐ）＝ｎ・（ｎ−１）／２  …（１）
次に図２を用いて交差ブロックｂの構造を示す。
【００３４】
図１においてＬＳＩ１とＬＳＩ４の間のデータ転送のための信号を生成するブロック、すなわち配線ａ１と配線４の交差ブロックを例に挙げる。
【００３５】
図２（Ａ）は図１で用いた摸式的なブロック図であり、図２（Ｂ）はブロックを構成する実際のプリント基板の構造の俯瞰図である。
【００３６】
図２（Ａ）中の配線の流れａ１，ａ４は、図２（Ｂ）中で配線ｄ１と配線ｄ４であり、この２つの配線は平行な線路により長さＬの方向性結合器を構成している。
【００３７】
ｐ１，ｐ２は給電のためのプレーン層の一部であり、配線ｄ１，ｄ４がストリップラインを構成するように機能する。方向性結合線路ｄ１，ｄ４の両端は円柱で示したＶＩＡホールにより他の信号層と接続される。
【００３８】
次にブロック間の配線の形態を図５、図６に示す。図５では、給電プレーンを省略して、配線の接続のみ示した。本図も俯瞰図である。図６は図５の断面図で一部の信号のみ記している。ｓｉｇ１〜ｓｉｇ６はプリント基板の信号層である。点線のｇｎｄは上下間の方向性結合器間の干渉を低減するためのグランド層であり、図では５層ある。
【００３９】
図５の中には６種の配線の一部が、ａ１〜ａ６で記されている。
【００４０】
方向性結合器を構成する２本の線路は同一信号層内に隣接してあり、図５、図６では手前の配線ａ４，ａ５，ａ６は右上の方向に、図５の奥の配線ａ１，ａ２，ａ３は右下の方向に進むように構成されている。図６では斜線で示したａ２の信号が右下の方向に接続されている、但し、上端まで進んだ後は、方向を転じる。例えば図５の配線ａ４の右端は最上層から第２の信号層（ｓｉｇ２）に配線されている。このとき配線は手前側から奥側に移っている。
【００４１】
また、方向性結合器同士はビアホールにより接続されている。但し、上下の信号層の配線とは方向性結合器の片方層の信号しか接続しない。このため、図５、図６の様に上下の層にある配線同士の接続は貫通型のＶＩＡでなく、パッドオンビア型を用いるのが効率的であり、このためにビルトアップ製法のプリント基板がこの構成には適している。図５では示していないが、図６のプレーン（ｇｎｄ）層は当然結合器同士を接続するための、ビアホールが通る穴が空いている。
【００４２】
このようにしてバス幅が１ビットの場合、多層の方向性結合器を多数含んだ基板を用いることでノード間のデータ転送を行う事ができる。
【００４３】
更に、この実施例では、差動の１ビットの信号が占める面積は高々２本の配線が占める面積程度であるから、多ビットのバスに於いても図５のような配線を同様な構成で横に並べていけば簡単に構成することができる。これは従来技術と比べて方向性結合器を多層に並べることができることによる。すなわち、このように多層化した方向性結合器を用いることで、多ビットのバスであっても、相互のＬＳＩ間のデータ転送を高速にかつ従来のプリント基板を用いて実現することができ、高性能なシステムと低価格なシステムを両立することができる。
【００４４】
（実施例２）
次に第２の実施例として、交差ブロックｂの方向結合器を差動型により構成した方式を示す。
【００４５】
まず、図７に差動型の信号を用いた場合のデータ転送用の回路を示す。この図においては２つＬＳＩ１とＬＳＩ４間のデータ転送を行うための配線を示しており、複数のＬＳＩ間のデータ転送用の配線は図４に示したシングルエンド型の多重結合網と同じ構成であり、１ビットの信号の本数が２本になっていることのみ異なる。
【００４６】
図７において、ＬＳＩ１とＬＳＩ４は差動の信号を送受信する。ＬＳＩ１から引き出されている信号を２２１ｐ２２１ｎ、ＬＳＩ４から引き出されている信号を２２４ｐ，２２４ｎで示している。それぞれの配線２２１ｐ，２２１ｎ，２２４ｐ、２２４ｎは終端抵抗Ｒｔｔにより整合終端されている。そして、それら配線は図８、図９で示すように差動信号の方向性結合器を構成している。ここでは、これら差動型方向性結合器を取り囲むように設けられたグランドパターンは示していない。
【００４７】
図８は信号層を２層用いて構成した差動信号用の方向性結合器であり、図９は信号層１層を用いた差動方向性結合器である。ここで図８、図９は図２と同じく信号配置の俯瞰図であり、円筒はビアホールを示している。
【００４８】
図８の信号配線ｄ１〜ｄ４において、同じ層にある配線ｄ１，ｄ３の組と配線ｄ２、ｄ４の組がそれぞれ同一ＬＳＩからの差動信号であり、例えば図７との対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２２４ｐがｄ１、２２４ｎがｄ３という具合である。図９では外側の配線ｄ１，ｄ３の組と内側の配線ｄ２、ｄ４の組がそれぞれ同一ＬＳＩからの差動信号であり、例えば図７との対応は信号２２１ｐがｄ２、２２１ｎがｄ４、２２４ｐがｄ１、２２４ｎがｄ３という具合である。
【００４９】
次にこの差動方向性結合器の動作特性についてシミュレーションの結果を示す。
【００５０】
図１０に図８に対応する差動型方向性結合器の断面構造を示す。
【００５１】
信号である矩形パルス波が差動信号２２４ｐ，２２４ｎを伝搬する場合、信号線路２２１ｐ，２２１ｎ間に誘導される起電力はその配線の寸法と構造、及び伝搬信号波形から決まり、以下のような条件の場合、誘起される信号は図１２のようになる。
【００５２】
すなわち図１０の配線構造は
配線幅・・・・・・・100μｍ
配線厚み・・・・・・30μｍ
横方向配線間隔・・・・200μｍ
縦方向配線間隔・・・・150μｍ
planeからの最短距離  150μｍ
平行線路長・・・・・・３０ｍｍ
この時の配線２２４ｐ，２２４ｎの実効特性インピーダンスは電磁界解析の結果53.87-j1.64 Ωであった。
【００５３】
シミュレーション回路は図１１であり、各線路を５０Ωで終端している。
【００５４】
図１１、図１２中、差動型方向性結合器の各ノードを１１、２１、３１、４１、１２、２２、３２、４２で表した。図１１でノード１１と１２を結ぶ配線が図１０では２２４ｐであり、ノード２１と２２を接続する配線が図１０では２２４ｎである。同様にノード３１と３２間の配線が２２１ｐであり、ノード４１と４２間の配線が２２１ｎである。
【００５５】
図１２から分かるように、データ転送元の差動信号２２４ｐ，２２４ｎ間の端子１１、２１間の信号振幅が１．２Ｖ（左側の目盛り）のとき、２２１ｐ，２２１ｎ間の端子３１、４１間に誘起される信号の振幅は±９０ｍＶ（右側の目盛り）であり、全振幅は１８０ｍＶあり、差動型方向性結合器において生成される信号の弁別には充分な振幅を持っていることが分かる。
【００５６】
また、パルス幅は１ｎｓであり、すなわち、１ＧＴ／ｓ(Giga Transfer Per Second)の転送を可能とすることが分かる。
【００５７】
また、逆の向きにデータを転送することも同じ原理が成り立ち可能である。すなわち、差動信号線２２１ｐ，２２１ｎに矩形波のデータを伝搬させ、２２４ｐ，２２４ｎ間に図１２に示した信号と同じ波形の信号を生成することができ、結果として逆向きのデータ転送が可能である。
【００５８】
このように、プリント基板構成をプレーン間に信号層２層を用いて差動型の方向性結合器を構成することで、ＬＳＩ間データ転送に必要な信号を生成することが可能である。
【００５９】
また、図９のような差動型方向性結合器を用いても信号を生成できる。
【００６０】
図１３は図９に対応する多層プリント基板内に設けられた給電プレーン間に１層の配線層を設けた方向性結合器の断面図である。
【００６１】
ここで、差動の駆動信号は両側の２２１ｐ，２２１ｎを伝搬し、その間に設けられた２本の線路２２４ｐ，２２４ｎ間に信号が誘起される。図１４回路を用いてシミュレーションした結果を図１５に示す。
【００６２】
ここで、配線の寸法は、以下の通りである。
【００６３】
配線幅・・・・・・・・100μｍ
配線厚み・・・・・・・30μｍ
横方向配線間隔・・・・200μｍ
planeからの最短距離・300μｍ
平行線路長・・・・・・３０ｍｍ
図１５と図１２を比較しても分かるように誘起される信号の振幅は同じ程度の±９０ｍＶある。
【００６４】
次に、図１３の中２本線路である信号２２４ｐ，２２４ｎをドライブした場合の誘導波形を図１６に示す。この場合の配線の形態・寸法は図１３と同じである。
【００６５】
ドライブする線路はこの場合、２２４ｐ，２２４ｎであり、線路２２１ｐ，２２１ｎ間の端子１１、２１間に誘導される信号は±９０ｍＶ程度あることが分かる。これより、内側をドライブした場合も外側をドライブした場合も、差動型方向性結合器に誘導される誘導電圧はあまり変わらないことが分かる。そのため、図１３で示した、差動型方向性結合器を信号層１層で構成した場合でも、図１０で示した信号層２層で構成した場合と同様な効果が得られる。
【００６６】
本実施例は差動信号を用いるのでコモンモードノイズに強いという差動信号の一般的な効果のほかに、図７でレシーバに入力される信号が実施例１のシングルエンド型の配線に比べて２倍ありかつレシーバの端子間の入力信号が大きいスルーレートを持っているのでレシーバがより速く動作できる。このため、実施例１に比べてより高速に動作することができる。
【００６７】
更に、図１３の構成の場合、信号層が１層で済むという効果もある。これは基板を製作する上で価格を抑えられる効果がある。
【００６８】
以上の述べたように図１の交差ブロックｂを図８、図９の様な差動型方向性結合器により構成することで、１ビットのノード間の転送を可能とすることができる
更に、この実施例では、差動の１ビットの信号が占める面積は高々４本の配線が占める面積程度であり、多ビットのバスに於いても図５のような配線を同様な構成で横に並べていけば簡単に構成することができる。すなわち、図５では１ビット２本の方向性結合器を用いてデータ転送信号を生成したが、本実施例では１ビット４本の方向性結合器を用いてコモンモードノイズに強いデータ転送信号を生成できる。
【００６９】
このように多層化した差動型方向性結合器を用いることで、多ビットのバスであっても、相互のＬＳＩ間のデータ転送を高速にかつ従来のプリント基板を用いて実現することができ、高性能なシステムと低価格なシステムを両立することができる。
【００７０】
（実施例３）
次に第３の実施例として図１７を用いて多層基板の実装効率を高めた実施例を示す。
【００７１】
第１の実施例である図１は方向性結合器を単純に右手の方向にのばした実施例であった。そのため、方向性結合器を有する塗りつぶした交差ブロックｂとこれを有しないブロックｃとが交互に並んでおり、配線効率が悪い。これを図１７のように配線を折り返すこと（鏡映反転）で実装効率を増やすことができる。
【００７２】
図１７で例えばＬＳＩ１からの信号ａ１は、ａ４と交差するブロックを右下に進行したのち、折り返して左下に進む。この時点線のａ５と交差する。更に左下に進行し、波線のａ６と交差する。更に実線のａ３と交差し、最後に１点鎖線のａ２と交差し、Ｒｔｔ１で終端される。これで全てのＬＳＩとバックワードの方向を保ったまま交差（方向性結合）する事が分かる。同様に、他の配線も同じパターンを有している。
【００７３】
また、各線路の最終結合部からの終端抵抗までの配線は、図１７でハッチングしていない領域すなわち、他の線路と結合しない領域にあれば何処を通っても良い。例えば、Ｒｔｔ４は、ＬＳＩ４からの線路の終端抵抗であるが、ＬＳＩ６からの線路ａ６と方向性結合したのを最後に基板表面まで引き出される。この場合の配線は他の線路と結合しないように、かつ一定のインピーダンスを保つ条件で引き出せればよい。
【００７４】
このように折り返して配線することで層数を増やすことなく実装効率を高めることができ、かつ、方向性結合器を構成するために必要な基板のサイズを短くすることができるという効果がある。これはすなわち、基板の価格を抑え、かつ、基板実装に係る制約を緩和し設計の自由度を向上させる効果がある。これにより、システムの筐体のサイズを抑えることができる。これにより、高密度実装が可能となり、システムが占める筐体の設置面積も削減できるという効果がある。
【００７５】
これは方向性結合をシングルエンド型ばかりでなく差動型であっても同じ効果を得られる。
【００７６】
また、図１８にセンタープレーン型の実装構造を示す。１は実施例１あるいは実施例３の方向性結合器を（数１）で示される個数搭載するプリント基板であり、基板１上にＬＳＩ１〜ＬＳＩ６をそれぞれ搭載する２−１〜２−６のドータ基板がコネクタを介して接続されている。ＬＳＩ１からプリント基板１まではドータ基板２−１の配線により引き出され、コネクタを介して接続されている。
【００７７】
このように構成することで、方向性結合式バスに接続するドータ基板を、そのドータ基板が提供するデータ処理機能をシステムに簡単に追加することができる。また、このバスは互いの配線がＤＣ的に接続されていないため活線挿抜が可能である。その特徴によりシステムの可用性を高めることができる。
【００７８】
（実施例４）
次にヒステリシスを有する差動のレシーバを第２の実施例に応用した場合の実施例を図１９を用いて説明する。
【００７９】
図１９（ａ）の５は、差動の入力信号ｖｉｎ＿ｎ，ｖｉｎ＿ｐに対し、出力電圧ｖｏｕｔ図１９（ｂ）の様に変化することを特徴とするヒステリシス型差動入力回路であり、更に、第２の実施例で示した差動型方向性結合器により接続された差動線路に接続されている。  このため、入力信号は図１２で菱形で示された信号ｖ（４１），或いは×型で示された信号ｖ（３１）のような信号が入力される。  また、同様に図１５で示した三角で示された信号ｖ（４１）や×型のｖ（３１）が入力される。
【００８０】
そのレシーバ５の動作を図１９（ｂ）を用いて説明する。
【００８１】
ｖｉｎはレシーバ５の差動入力電圧、すなわち、ｖｉｎ−ｐとｖｉｎ＿ｎとの電圧差である。ｖｏｕｔはレシーバ５の出力電圧である。図中、入力電圧差ｖｉｎが立上りと立ち下がりでスレッショルド電圧が異なり、立上りのスレッショルド電圧をＶｈｙｓ＿ｐ、立ち下がりスレッショルド電圧をＶｈｙｓ＿ｎで表している。
【００８２】
入力電圧ｖｉｎがＶｈｙｓ＿ｎ以下の場合、ｖｏｕｔは”Ｌ”である。この状態から、入力電圧ｖｉｎが大きくなっていく場合、ｖｏｕｔは入力電圧ｖｉｎがＶｈｙｓ＿ｐを超えた時点で、”Ｈ”に切り替わる。  その後、今度は入力が下がった場合、入力電圧ｖｉｎがＶｈｙｓ＿ｎを下回った時点でｖｏｕｔは”Ｌ”になる。  このようにして、レシーバ５の出力電圧ｖｏｕｔにの状態により、入力スレッショルド電圧Ｖｈｙｓ＿ｎ，Ｖｈｙｓ＿ｐが異なるように動作する。
このため、レシーバ５に図１２或いは図１５のような差動波形の正立と倒立のパルスが交互に入力される場合、レシーバ５の出力ｖｏｕｔは方向性結合器のドライブ波形を復元することができる。
【００８３】
ここでＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎの電圧は、差動の方向性結合器で発生する電圧差（ｖｉｎ）のピーク電圧に対してノイズ比率が１０％程度の場合、マージンを５％見込んでそれぞれ１５％−８５％程度あればよい。
【００８４】
図１２の場合はｖｉｎは±１８０ｍＶ程度あるので、Ｖｈｙｓ＿ｐは１３．５ｍＶから７６．５ｍＶ、Ｖｈｙｓ＿ｎは−１３．５ｍＶから７６．５ｍＶ程度あればよい。これは当然線路が終端されている終端電圧Ｖｔｔからの差である。
【００８５】
このレシーバ５の入力回路の初段の一般的な回路例を図１９（ｃ）に示す。これは、例えば"Phillips E. Allen, Douglas R. Holberg,CMOS Analog Circuit Design,1987"の３５２頁に記載された回路例と同様な構成であり、このような回路を応用することでヒステリシス内蔵の差動回路を簡単に構成することができる。また、データ転送行われていない状態すなわちアイドルの状態において信号がバス上を伝搬していないので電位は終端電圧となり、差動型のレシーバの入力はｐ側ｎ側とも同電位となるが、この場合でもヒステリシスの機能をレシーバ５が持つので、発信などせず、安定動作が可能である。
【００８６】
次にこれを用いたデータの転送方法を図２０を用いて説明する。これはデータ転送方式が高速動作に適したソースクロック同期方式の場合である。ここでソースクロック同期方式とはデータと同じ配線形態を持つストローブ信号（ソースクロック）をバスに設け、データを送信するＬＳＩからデータと殆ど同じタイミングでストローブ信号を出し、信号受信ＬＳＩでこの送信されたストローブによりデータをラッチする方式である。
【００８７】
ソースクロック同期方式で転送されたデータとソースクロックが、それぞれレシーバ５、５’に到達する。レシーバ５と５’はヒステリシス内蔵の差動回路であり、それぞれデータとクロックを復元する。復元されたクロックが差動入力のフリップフロップ７（以下ＦＦ）でラッチする。ラッチするクロックは、位相遅延回路６でπ／２（９０度）ずらしてＦＦ７に入力される。ここで差動入力のＦＦ７のラッチ用クロック入力端子が”＋”と”−”の２つあるが、これはクロックの立上りと、立ち下がりにでデータをラッチするための端子であり、データの転送速度とクロックの転送速度が同じ場合に有効である。
【００８８】
また、クロックの位相遅延回路６はクロック（Ｃｌｏｃｋ）とデータ（ｖｉｎ）の入力信号の位相がレシーバ５、５’の入力端子で同時刻の場合、クロック（Ｃｌｏｃｋ）を用いてデータをラッチするためデータのセットアップ時間が最大になるようにオフセットを設けている。
【００８９】
また、位相遅延回路６に差動型を用いるのは、レシーバ５’  のＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎや、レシーバ５’の出力段の”Ｌ”，”Ｈ”のドライバビリティのバラツキのため、クロックデュティー比が異なるため、これを補正するためである。差動であればｐ，ｎ信号で立ち上がり、立ち下がりや位相が若干ずれても常にセンターでデータを受け渡すことができるためである。
【００９０】
図２１に信号遅延回路６の回路例を示す。この図では簡単のため差動信号を１つの回路で示しているが、全ての信号で差動となっている。
【００９１】
位相検出器６−１は入力されたクロック（Ｃｌｏｃｋ）とフィードバックされたクロック信号との位相比較を行う。  レジスタ６−２は遅延量を制御するためのデータが格納されている。このデータを元にクロックの位相を変化させ９０度ずれた信号６−３を出力する。  これの制御の方法は遅延回路を構成するリング６−４の遅延量がクロック（Ｃｌｏｃｋ）の周期と同じになるようにリング６−４の遅延量を経路を選択することで加減し、そのＣｌｏｃｋの周期にマッチしたリング６−４上の経路からＣｌｏｃｋの周期の半分の位置にスイッチを設けこれを９０度ずれた出力とする。これらのリング６ー４の経路選択情報と出力６−３へのスイッチ選択の情報をレジスタ６−２は保持している。
【００９２】
このレジスタ６−２の値は、バスのデータ転送を行う前に決定されており、システムスタートアップ時と、温度が均一と見なせる時間間隔で調整する。
【００９３】
レジスタ６ー２の設定の方法は、位相比較器６ー１が、入力クロック（Ｃｌｏｃｋ）とリング６−４を通過した周期が同じになるようにリング６ー４の経路をレジスタ６ー２に書き込む値により調整する。まず、一番短い経路となるようにここでは記載していないコントローラがレジスタ６ー２を設定し位相比較する。その結果位相ずれがあると位相比較器６ー１はここでは示していない位相遅延回路６を制御する回路へフィードバックし、レジスタ６ー２をリング６ー４の経路を１段長くなるように設定し、再び同じ比較を行う。こうして、徐々にＣｌｏｃｋの周期とリング６ー４の周期とが近くなり、位相比較器６ー１の出力が小さくなっていく。しかしこれを続けていくと、今度はリング６ー４の遅延の方が大きくなるため位相比較器６ー１の出力は増加に転ずる。
【００９４】
この増加に転ずるところが位相が一番ｃｌｏｃｋに近いところであることが分かる。
【００９５】
このようにして、Ｃｌｏｃｋとリング６ー４の遅延時間が同じになるようにレジスタ６ー２を設定する。これにより、結果として９０度の位相が補償される。そしてかつ、ソース同期方式であっても、Ｃｌｏｃｋとデータの位相を絶えず９０度に保つことができデータ転送を確実なものにできる。
【００９６】
この、位相の補正はリセット後だけでなく、定時間毎に繰り返すのがよい。これにより、温度変化による遅延変動に対応できる。また、差動信号を用いることで、ｐ，ｎ信号で立ち上がり、立ち下がりや位相が若干ずれ、レシーバ５’  のＶｈｙｓ＿ｐ，Ｖｈｙｓ＿ｎや、レシーバ５’の出力段の”Ｌ”，”Ｈ”のドライバビリティのバラツキなどによる、クロックデュティー比の変動を補正することができ、常に位相のセンターでデータを受け渡すことができる。
【００９７】
次に別のレシーバの実施例を図２２を用いて説明する。
【００９８】
図２２（ａ）は差動のコンパレータを２つ用いて１つのレシーバを構成したものである。入力電圧ｖｉｎ＿ｐ，ｖｉｎ＿ｎされると、オフセット電圧ｖｐ１、ｖｐ２をもってコンパレータ５ー１、５ー２に入力される。この電圧、ＶＰ１，ｖｐ２は電池の記号で表したが、実際は、電池でなく、コンパレータの基準電圧にオフセットを持たせることを意味している。
【００９９】
図２２（ｂ）は、このレシーバ５ー１、５ー２の入出力電圧の関係を示している。すなわち、ｒ１はレシーバ５ー１の、ｒ２はレシーバ５ー２の入出力電圧関係を示しており、レシーバ５ー１は”＋”側の信号の振幅が”−”側の信号の振幅より、電圧ｖｐ１だけ大きくなった場合に、”Ｈ”をｖｏｕｔ＿ｐから出力する。反対に、レシーバ５ー２は”＋”側の信号の振幅が”−”側の信号の振幅より、電圧ｖｐ１だけ小さくなった場合に、”Ｌ”をｖｏｕｔ＿ｎから出力するよう作用する。このため、レシーバ５ー１、５ー３は方向性結合器でドライブされた波形の立上りを検出し、レシーバ５ー２、５ー４は方向性結合器でドライブされた波形の立下がりを検出するように機能する。
【０１００】
ここで、オフセット電圧ｖｐ１，ｖｐ２は、図１９（ｃ）のフィードバックトランジスタＭ１０とＭ１１のゲート幅を非対称にすることで実現できる。すなわち、Ｍ１０の幅がＭ１１より大きい場合、ｖｉｎ＿ｐのフィードバックが大きくなり、ヒステリシスにオフセットが生じることになる。
【０１０１】
次にこのレシーバを用いたデータ復元回路を図２３を用いて説明する。
【０１０２】
オフセット電圧付の差動コンパレータ５ー１〜５ー４は、それぞれ、方向性結合器により変調されたデータ（ｘｄａｔａ）とクロック（ｘｃｌｏｃｋ）差動の信号の正信号と負信号を入力する。このコンパレータ５ー１、５ー２で検出された信号はフリップフロップＦ１とＦ２に送られ、ｘｃｌｋがコンパレータ５ー３、５ー４により検出された時刻にラッチされる。これらのフリップ・フロップＦ１，Ｆ２の出力信号をｕｐ信号、ｄｏｗｎ信号と名付け、復元回路(demodulator)Ｄ１により、データ（ｄａｔａ）の復元とエラー（ｅｒｒｏｒ）の検出が成される。
【０１０３】
ここで、ｘｄａｔａとｘｃｌｋの位相関係は、同相であっても良いし９０度ｘｃｌｋの方が遅くても良い。同相である場合、図２１で示した位相シフタを用いて位相をずらせばよい。
【０１０４】
次に、図２４を用いて、復元回路の機能を説明する。図２４は入力信号ｕｐ信号とｄｏｗｎ信号により変化する状態遷移を示している。
【０１０５】
状態は３つあり、”Ｈ”，”Ｌ”，”ｅｒｒｏｒ”である。”Ｈ”と”Ｌ”状態の時、それぞれのデータ（ｄａｔａ）を出力する。
【０１０６】
図２３のレシーバ５ー１は方向性結合器でドライブされた波形の立上りを検出するので、この信号の出力は、絶えず立上りを意味する。同様に図２３のレシーバ５ー２は方向性結合器でドライブされた波形の立下がりを検出するので、この信号の出力は、絶えず立下がりを意味する。  このｕｐ信号とｄｏｗｎ信号を２ビットで表し、ｕｐ信号を上位ビットに割り当て場合、復元回路Ｄ１の状態が”Ｌ”の場合、”１０”信号が入力されれば状態は”Ｈ”に遷移し、逆にＤ１が”Ｈ”の時、”０１”信号が入力されればＤ１の状態は”Ｌ”に遷移する。  ただし、”Ｈ”状態から更に立上りは生じるのは原理上あり得ないので、”Ｈ”で”１ｘ”が入力されると”ｅｒｒｏｒ”状態に遷移し、ｅｒｒｏｒ信号が出力される。同様にＤ１が”Ｌ”の状態の場合”ｘ１”が入力されると、”ｅｒｒｏｒ”状態に遷移し、ｅｒｒｏｒ信号が出力される。何も入力がない状態を示す”００”が入力されるとＤ１は状態を保存する。
【０１０７】
このようにして、ｕｐ信号とｄｏｗｎ信号からデータとエラーを検出することができる。
【０１０８】
次にこの動作を図２５を用いて説明する。ここでは伝送に掛かる時間は位相関係を分かりやすくするためゼロにしてある。
【０１０９】
ｄａｔａ＿ｐは送信元からのデータパターンであり、正論理の信号のみ示した。当然、この信号の反転した信号も同時に差動信号として送信される。
【０１１０】
このデータと同期して差動のｃｌｋを送信元のＬＳＩは送信する。
【０１１１】
ｘｃｌｋ，ｘｄａｔａは方向性結合器により、生成された信号であり、ｄａｔａ，ｃｌｋの立上り・立ち下がりに応じて信号が生じる。  この信号に外乱ノイズにより丸で囲ったノイズが重畳されている（ここでは２ヶ所）。ｖｉｎはレシーバの入力電圧差であり、xdata_pとxdata_nの電圧の差である。
【０１１２】
最初のエラーはコモンモード（同相）ノイズであり、ｘｄａｔａ＿ｐと、ｘｄａｔａ＿ｎに同方向に重畳されている。この場合、ｖｉｎには信号として現れないので、エラーは生じない。
【０１１３】
データ（ｄａｔａ）は、エラーのない限り、ｕｐ信号、ｄｏｗｎ信号に応じてデータを正確に復元できることがわかる。
【０１１４】
次に、ディファレンシャルノイズが重畳する場合（２つめのノイズ）、エラーが生じる。
【０１１５】
このエラーは差動モードの信号に対し頻度が少ないという特徴がある。  このエラーが生じた場合、図ではｘｄａｔａ＿ｐにノイズが乗り、結果として、ｕｐ信号がエラー発生部で連続するので復元回路Ｄ１はエラーに遷移する。
【０１１６】
但し、このディファレンシャルノイズがｎ側に発生し、ｕｐ信号とｄｏｗｎ信号が連続するようなエラーはこの回路では検出できない。そのため、データ自身にＥＣＣ(Error Correct Code)を付加して、エラー処理するのが自然である。
【０１１７】
また、エラーが発生したら、同じバストランザクション処理を行うこと（再送）で、再度データ転送を行い。エラーが無くなるまで再送を行う。これはノイズがランダムに起こる場合がほとんどであることによる。
【０１１８】
【発明の効果】
このように復元回路を構成することにより、ＥＣＣ処理開始以前にエラー検出ができるという効果がある。そして、高速のデータ転送を方向性結合器を用いて実施することができる。また、エラーのないデータ転送が行える。
【図面の簡単な説明】
【図１】第１の実施例の方向性結合器を基板の垂直方向に配置し多重結合網を構成したバス接続図。
【図２】方向性結合器の俯瞰図。
【図３】従来の方向性結合式バスの例を説明する図。
【図４】１ビットのノード間転送を実現した従来の方向性結合式バスの例を説明する図。
【図５】本発明の配線構造の俯瞰図。
【図６】図５の断面図。
【図７】差動型の方向性結合器を用いたバス配線図。
【図８】差動型の方向性結合器の俯瞰図１。
【図９】差動型の方向性結合器の俯瞰図２。
【図１０】差動型の方向性結合器の断面図１。
【図１１】差動型方向性結合器による信号生成のシミュレーション回路。
【図１２】図１１の結果の波形。
【図１３】差動型の方向性結合器の断面図２。
【図１４】差動型方向性結合器による信号生成のシミュレーション回路。
【図１５】図１４の結果の波形１。
【図１６】図１５の結果の波形２。
【図１７】高密度方向性結合器を基板の垂直方向に配置し多重結合網を構成したバス接続図。
【図１８】センタープレーン型バス構成図。
【図１９】方向性結合式バス用ヒステリシス付差動コンパレータ。
【図２０】ソースクロック同期方式でのヒステリシス付差動コンパレータを用いたデータラッチ方式。
【図２１】位相遅延回路（９０度ディジタル位相シフタ）。
【図２２】方向性結合式バス用オフセット付差動コンパレータ。
【図２３】オフセット付差動コンパレータを用いたデータラッチ方式。
【図２４】復元回路の状態遷移図。
【図２５】図２４の各ステージの波形。
【記号の説明】
１…プリント基板、１１、１２、２１、２２、３１、３２、４１、４２…シミュレーションのためのノード、１−１〜１−８…バス配線（図４においてはノード間結合のための方向性結合器）、２−１〜２−６…ＬＳＩ１〜６をそれぞれ搭載するドータ基板、２１〜２６…多重結合バス配線、２２１ｐ，２２１ｎ…ＬＳＩ１からの差動信号線、２２４ｐ，２２４ｎ…ＬＳＩ４からの差動信号線、５、５ー１、５ー２，５−３，５−４…差動型レシーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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