(57)【特許請求の範囲】
【請求項１】
ナノメーター単位のエレクトロニクス素子であるナノエレクトロニクス素子を有する回路アセンブリにおいて、
半導体基板（Ｓ）に、ＣＭＯＳ素子を有するＣＭＯＳ回路（Ｃ）、および、ＣＭＯＳ素子を覆う絶縁層（１、２）が備えられ、
絶縁層（１、２）上に、複数のナノエレクトロニクス素子（Ｅ）と、これらの素子を互いに連結する、ＲＣタイムが１ｎｓ以下の複数の導線（Ｂ）とを有するナノ回路ブロック（Ｎ）を複数備えており、
上記のＣＭＯＳ回路（Ｃ）は、ナノ回路ブロック（Ｎ）の第１の制御回路であり、
絶縁層（１、２）上に、ナノ回路ブロック（Ｎ）に隣接し、その導線（Ｂ）を統合する第２の制御回路（Ａ）が、ナノ回路ブロック（Ｎ）ごとに設けられており、
絶縁層（１、２）に、ナノ回路ブロック（Ｎ）とＣＭＯＳ素子とを第２の制御回路（Ａ）を介して連結する導電構造部が、ナノ回路ブロック（Ｎ）ごとに備えられており、
導電構造部は、メタライズ層（Ｍ）と第１のコンタクト（Ｋ１）と第２のコンタクト（Ｋ２）とを有しており、
第１のコンタクト（Ｋ１）によって、ＣＭＯＳ回路（Ｃ）がメタライズ層（Ｍ）に連結されている一方、第２のコンタクト（Ｋ２）によって、メタライズ層（Ｍ）が第２の制御回路（Ａ）に連結されていることを特徴とする回路アセンブリ。
【請求項２】
ナノエレクトロニクス素子（Ｅ）は、大部分がアルミニウム、チタン、またはニオブから成ることを特徴とする請求項１に記載の回路アセンブリ。
【請求項３】
ナノ回路ブロック（Ｎ）は、メモリーセルアセンブリであることを特徴とする請求項１または２に記載の回路アセンブリ。
【請求項４】
ナノメーター単位のエレクトロニクス素子であるナノエレクトロニクス素子を有する回路アセンブリの製造方法において、
半導体基板（Ｓ）に、ＣＭＯＳ工程により、ＣＭＯＳ回路（Ｃ）を構成するＣＭＯＳ素子を形成し、
ＣＭＯＳ素子形成後、半導体基板（Ｓ）に、ＣＭＯＳ素子を覆うように、絶縁層下部（１）被せ、この絶縁層下部（１）に、ＣＭＯＳ回路（Ｃ）に連結する第１のコンタクト（Ｋ１）を形成し、
絶縁層下部（１）の上に、第１のコンタクト（Ｋ１）と連結させてメタライズ層（Ｍ）を形成し、
さらに、絶縁層下部（１）およびメタライズ層（Ｍ）の上に、絶縁層上部（２）を被せ、
この絶縁層上部（２）に、メタライズ層（Ｍ）と連結させて第２のコンタクト（Ｋ２）を形成し、
絶縁層上部（２）上に、複数のナノエレクトロニクス素子（Ｅ）と、これらを互いに連結する、ＲＣタイムが１ｎｓ以下の導線（Ｂ）とを有する、複数のナノ回路ブロック（Ｎ）を形成し、
ナノ回路ブロック（Ｎ）と、このナノ回路ブロック（Ｎ）の第１の制御回路である上記ＣＭＯＳ回路（Ｃ）とが、第１のコンタクト（Ｋ１）および第２のコンタクト（Ｋ２）によって連結されるように、ナノ回路ブロック（Ｎ）に隣接、かつ、第２のコンタクト（Ｋ２）と連結させて第２の制御回路（Ａ）をナノ回路ブロック（Ｎ）ごとに形成することを特徴とする回路アセンブリの製造方法。
【請求項５】
エレクトロニクス素子（Ｅ）は、大部分がアルミニウム、チタン、又はニオブから成ることを特徴とする請求項４に記載の回路アセンブリの製造方法。
【発明の詳細な説明】
本発明は、少なくとも１つのナノエレクトロニクス素子（ナノエレクトロニクスコンポーネント、ｎａｎｏｅｌｅｋｔｒｏｎｉｓｃｈｅｎ  Ｂａｕｅｌｅｍｅｎｔ）をもつ回路アセンブリ（Ｓｃｈａｌｔｕｎｇｓａｎｏｒｄｎｕｎｇ）およびその製造方法に関する。
【０００１】
ますます高い実装密度をもつ回路アセンブリを生み出すため、回路アセンブリの素子の寸法はおそらく近々のうちに僅か数ナノメーターになることであろう。そのようないわゆるナノエレクトロニクス素子のひとつに、例えば、単一電子によるスイッチングプロセスを実現する単一電子素子がある。
【０００２】
Ｃ．Ｄ．Ｃｈｅｎ他の「アルミニウム単一電子不揮発性フローティングゲート・メモリーセル（Ａｌｕｍｉｎｉｕｍ  ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ  ｎｏｎｖｏｌａｔｉｌｅ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）」Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（１４）（１９９７）２０３８には、主にアルミニウムから製造される単一電子トランジスタの記述がある。
【０００３】
ナノエレクトロニクス素子としては、生物学上の神経細胞あるいは分子エレクトロニクス構造であることもある（例えば、Ｃ．Ｍ．Ｆｉｓｃｈｅｒ他の「有機量子井戸：分子整流および単一電子トンネル効果（Ｏｒｇａｎｉｃ  Ｑｕａｎｔｕｍ  Ｗｅｌｌｓ：Ｍｏｌｅｃｕｌａｒ  Ｒｅｃｔｉｆｉｃａｔｉｏｎ  ａｎｄ  Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ  Ｔｕｎｎｅｌｌｉｎｇ）」、Ｅｕｒｏｐｈｙｓ．Ｌｅｔｔ．２８、１２９（１９９４））。
【０００４】
一般的には、従来のＣＭＯＳ素子（ＣＭＯＳコンポーネント、ＣＭＯＳ−Ｂａｕｅｌｅｍｅｎｔｅ）とは全く異なる技術で製造されるナノエレクトロニクス素子が提案されている。
【０００５】
Ｆ．Ｇ．Ｐｉｋｕｓ他の「ナノスケール電界効果型トランジスタ：極限サイズ分析（Ｎａｎｏｓｃａｌｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ：Ａｎ  ｕｌｔｉｍａｔｅ  ｓｉｚｅ  ａｎａｌｙｓｉｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７１（２５）（１９９７）３６６１では、ナノエレクトロニクスＣＭＯＳ素子が研究されている。
【０００６】
Ｋ．Ｙａｎｏ他の「微粒ポリクリスタルシリコンを使用する室温単一電子メモリーデバイス（Ａ  Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｕｓｉｎｇ  Ｆｉｎｅ−Ｇｒａｉｎ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）」、ＩＥＤＭ（１９９３）５４１では、１つのトランジスタから成るナノエレクトロニクス・メモリーセルが知られている。トランジスタのソース／ドレイン／チャンネル領域は、４ｎｍ厚さのアモルファス・シリコン層の構成により形成される。シリコン層の粒子は約１０ｎｍの水平寸法を有する。チャンネル領域およびトランジスタのゲート電極はＳｉＯ2 により囲まれている。トランジスタが低電流で駆動されると、チャンネル領域に狭いチャンネルが形成される。この狭いチャンネルは、粒子の連鎖から成り、その粒子の間を単一電子が突き抜ける。トランジスタのしきい値電圧はＥＥＰＲＯＭに応じて変えることができ、このことはメモリーセルのプログラミングに対応する。例えば、ロジック１のプログラミングをおこなうためには、コントロール・ゲート電極として機能するゲート電極における電圧を、電子がチャンネル外にあるチャンネル領域粒子に跳躍し、そこに留まるように高める。帯電粒子は、ＥＥＰＲＯＭのフローティング・ゲート電極に応じて機能するので、その結果、トランジスタのしきい値電圧が変化することになる。
【０００７】
本発明の課題は、少なくとも１つのナノエレクトロニクス素子を有する別の回路アセンブリを示すことである。さらに、その製造方法を示すことを課題とする。
【０００８】
この課題は、少なくとも１つのＣＭＯＳ素子が回路アセンブリの一部を成し、半導体基板に設けられる少なくとも１つのナノエレクトロニクス素子を備える回路アセンブリにより解決される。その半導体基板には、そのＣＭＯＳ素子を覆う絶縁層が設けられる。絶縁層の上方に、そのナノエレクトロニクス素子が設けられる。この絶縁層には、ＣＭＯＳ素子とナノエレクトロニクス素子との連結をおこなう、少なくとも１つの導電構造部が設けられる。
【０００９】
本発明の課題は、さらに、少なくとも１つのナノエレクトロニクス素子をもつ回路アセンブリの製造方法により解決される。この製造方法では、半導体基板に、回路アセンブリの一部である少なくとも１つのＣＭＯＳ素子が、ＣＭＯＳ工程（ＣＭＯＳ−Ｖｅｒｆａｈｒｅｎ）により形成される。ＣＭＯＳ素子形成後、半導体基板にはＣＭＯＳ素子を覆う絶縁層が被せられる。絶縁層には導電構造部が形成され、ＣＭＯＳ素子に連結される。絶縁層の上方には、ナノエレクトロニクス素子が、絶縁層を介してＣＭＯＳ素子と連結するように、ナノ構造化技術（Ｎａｎｏ−Ｓｔｒｕｋｔｕｒｉｅｒｕｎｇｓｔｅｃｈｎｉｋ）により形成される。
【００１０】
ＣＭＯＳ素子がナノエレクトロニクス素子の下に設けられているので、この回路アセンブリは高度の実装密度を有する。
【００１１】
本発明は、マイクロエレクトロニクス製品へのナノエレクトロニクス素子の集積を実現化するものである。
【００１２】
このナノエレクトロニクス素子は、ＣＭＯＳ素子の形成が終わってからはじめて形成されるのであるから、ＣＭＯＳ素子の形成のための製造工程により害を受けない。ナノ構造化技術は従来のＣＭＯＳ工程とは異なっていても差し支えない。
【００１３】
この回路アセンブリはさらに別のナノエレクトロニクス素子を含むことができる。実装密度を高めるため、ナノエレクトロニクス素子は極力密に隣接して設けられる。導線により互いに連結されている、ある一定数のナノエレクトロニクス素子では、高密度の配置は導線の短縮化をもたらす。このことは、導線の抵抗が低下するという利点をもたらす。
【００１４】
このことは、まず一方において、回路アセンブリにおけるエネルギ損失を少なくする。他方、導線の抵抗とキャパシタンスとの積、いわゆるＲＣタイムも小さくなるので、導線の電圧変化はより迅速化され、回路アセンブリの開閉がより速くなる。
【００１５】
多数のナノエレクトロニクス素子であっても短い導線を実現するために、ナノエレクトロニクス素子をナノ回路ブロックにグループ分けすることが適切である。ナノ回路ブロックとは、ナノメートル幅の断面をもつ導線によって上下に重なり合って連結されているナノエレクトロニクス素子集団の配列アセンブリのことである。グループ分けにより回路アセンブリの導線の数は増えるけれども、導線はより短くなる。しかも、グループ分けは回路アセンブリからの熱排除を容易にする。
【００１６】
ナノ回路ブロックはそれぞれ小さいことが特徴であり、その導線のＲＣタイムは１ｎｓよりも大きくない。ナノ回路ブロックは、導電構造部および絶縁層に設けられる別の導電構造部を通じて、ＣＭＯＳ素子を含んでいるＣＭＯＳ回路（ＣＭＯＳ−Ｓｃｈａｌｔｕｎｇ）に連結している。特に、各ナノ回路ブロックは、導電構造部の少なくとも１つを通じてＣＭＯＳ回路に連結している。この点が本発明のさらなる利点である。すなわち、ＣＭＯＳ回路はナノ回路ブロックの下に設けられていて、例えば、ナノ回路ブロックの横に設けられているのではないので、導電構造部群は、ナノ回路ブロックが設けられる２次元の平面にではなく、少なくとも部分的にはその面に対して垂直に並んでいる。その結果、導電構造部のスペースは余裕をもつので、ナノ回路ブロックは僅かの間隔で互いに配置されうることになり、比較的高い実装密度がもたらされる。特に、ナノエレクトロニクス素子を複数のナノ回路ブロックにグループ分けするとなれば、導電構造部が余裕のスペースを提供することがなおさら重要であろう。すなわち、各ナノ回路ブロックは別々にＣＭＯＳ回路に連結されるので、多くの小さいナノ回路ブロックは通常、大きいナノ回路ブロックよりも多くの導電構造部を必要とする。
【００１７】
ＣＭＯＳ回路は、例えば、ナノ回路ブロックの第１の制御回路にすることができる。
【００１８】
ナノ回路ブロックに連結される導電構造部の数を減らすために、ナノ回路ブロックと第１の制御回路との間に接続される第２の制御回路を各ナノ回路ブロックに接して配置することが適切である。第２の制御回路は、第２の制御回路に連結される導電構造部の数が導線の数よりも少なくなるように、ナノ回路ブロックの導線を統合する。導電構造部は第１の制御回路を第２の制御回路に連結する。このような階層的構成は導電構造部の密度を低くするので、寸法的余裕のあるＣＭＯＳ回路を形成することができる。第２の制御回路は、例えば、ナノ回路ブロックをつくるナノ構造化技術で形成すればよい。
【００１９】
ナノ回路ブロックは、例えば、メモリーセルアセンブリ（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎ−Ａｎｏｒｄｎｕｎｇｅｎ）であってよい。メモリーセルは、例えば、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の方法で形成すればよい。第２の制御回路は、例えば、単一電子トランジスタ群を含んでいる。第２の制御回路は、ビット線信号がシーケンシャルに第１の制御回路に転送されるように、ナノ回路ブロックのビット線を統合することができる。第１の制御回路により、ナノ回路ブロックのどれがアドレス指定されるかが決定される。
【００２０】
ＣＭＯＳ回路のＣＭＯＳ素子の相互連結、そしてナノ回路ブロックとの連結のために、第１の絶縁層に導電構造部の一部である１つ又は複数のメタライズ層（Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｅｂｅｎｅｎ）を設けることができる。同様に導電構造部の一部であるコンタクトが絶縁層に設けられ、第１の制御回路がメタライズ層に、あるいはメタライズ層が第２の制御回路に連結される。
【００２１】
メタライズ層は、まず絶縁層下部に被せて形成することができる。絶縁層下部の中には、ＣＭＯＳ回路に境界を接しているコンタクトである第１のコンタクトが形成される。絶縁層下部の上には、導電材料を被せ、構造化することにより、メタライズ層が形成される。次いで絶縁層上部が被せられる。絶縁層上部の中には、メタライズ層に境界を接しているコンタクトである第２のコンタクトが形成される。ナノ回路ブロックは、この第２のコンタクトと連結されるように形成される。
【００２２】
複数のコンタクトおよび複数のメタライズ層を形成するためには、絶縁層を２つ以上の部分として被せればよい。
【００２３】
ナノ回路ブロックの導線の一部は、絶縁構造部に設けられるナノメタライズ層の一部にしてもよい。ナノメタライズ層とは、その導線およびコンタクトが数ナノメートルの寸法を有するメタライズ層である。そのようなメタライズ層を設けることは、ナノ回路ブロックの導線の交差を可能にする。
【００２４】
ナノエレクトロニクス素子の形成のためには、絶縁層の上に１つの層を被せ、構造化すればよい。その層は、例えば、アルミニウムを含み、そして、Ｃ．Ｄ．Ｃｈｅｎ他（前述）の資料に述べられているように、処理される。
【００２５】
この層はチタン又はニオブで構成してもよい。この場合、ナノエレクトロニクス素子は、この層を原子間力顕微鏡を用いて部分的に酸化することによって形成することができる。これは、Ｋ．Ｍａｔｓｕｍｏｔｏ、「室温動作単一電子トランジスタおよび他のデバイスへのＳＴＭ／ＡＦＭナノ酸化プロセス（ＳＴＭ／ＡＦＭ  Ｎａｎｏ−Ｏｘｉｄａｔｉｏｎ  Ｐｒｏｃｅｓｓ  ｔｏ  Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｏｐｅｒａｔｅｄ  Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｏｔｈｅｒ  Ｄｅｖｉｃｅｓ）」、Ｐｒｏｃ．ＩＥＥＥ  ８５、６１２（１９９７）に述べられている。
【００２６】
本発明にとって、ナノエレクトロニクス素子の構造はさほど重要なことではない。すなわち、ナノエレクトロニクス素子は、例えば、生物学上の神経細胞やＣ．Ｍ．Ｆｉｓｃｈｅｒ他（前述）による分子電子学的構造、Ｆ．Ｇ．Ｐｉｋｕｓ他（前述）によるＣＭＯＳ素子、あるいはＫ．Ｙａｎｏ他（前述）によるメモリーセルであってもよい。
【００２７】
ナノエレクトロニクス素子は、絶縁材料により包まれる導電材料粒子を有することもできる。単一電子は粒子から粒子へと突き抜けることができる。
【００２８】
以下に本発明の実施例を図面により詳述する。
【００２９】
図１は、ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
【００３０】
ある実施例では、基礎材料としてシリコンの基板Ｓが用いられる。従来のＣＭＯＳ工程により、基板ＳにＣＭＯＳ制御論理回路Ｃが形成される。
【００３１】
引き続いて、ＳｉＯ2 を約１５００ｎｍの厚さに析出し、化学的・機械的研磨により平坦化することにより、絶縁層の第１部分１が生成される。
【００３２】
絶縁層の第１部分１には、フォトリソグラフィ法により、コンタクト穴（コンタクトホール）が形成される。これらのコンタクト穴にはタングステンが注入され、第１コンタクトＫ１が形成される。
【００３３】
アルミニウムの堆積と成形により、第１コンタクトＫ１と連結するメタライズ層Ｍが形成される。
【００３４】
絶縁層の第２部分２の形成のために、ＳｉＯ2 が約１０００ｎｍの厚さで析出され、化学的・機械的研磨により平坦化される。フォトリソグラフィ法により、絶縁層の第２部分２にコンタクト穴が形成され、メタライズ層Ｍの部分が露出される。引き続いて、コンタクト穴にタングステンが注入され、第２コンタクトＫ２が形成される。
【００３５】
チタン層を形成するために約３ｎｍの厚さのチタンが堆積される。トンネルバリヤ（Ｔｕｎｎｅｌｂａｒｒｉｅｒｅｎ）および絶縁ブリッジ（Ｉｓｏｌａｔｉｏｎｓｓｔｅｇｅｎ）の形成のために、チタン層は原子間力顕微鏡（ＡＦＭ）をもちいて局部的に酸化される。そのために、導電性のあるＡＦＭ先端およびその先端と連結している片持ち梁において−１０Ｖの電圧がチタン層に印加される。酸化は陽極での酸化であり、チタン層およびＡＦＭの先端に吸着されるＨ2 Ｏ膜を用いておこなわれる。
【００３６】
これにより、約１０ｎｍ幅のビット線Ｂおよびワード線に連結させるメモリーセルをそれぞれ含むナノ回路ブロックＮがチタン層から形成される。（図１に図解で示す）。さらに、チタン層から、ビット線Ｂおよびワード線の信号がシーケンシャルにＣＭＯＳ制御論理回路Ｃに転送されるように、ビット線Ｂとワード線とを統合するナノ制御回路（Ｎａｎｏ−Ａｎｓｔｅｕｅｒｓｃｈａｌｔｕｎｇｅｎ）Ａがつくりだされる。
【００３７】
メタライズ層Ｍ、第１コンタクトＫ１および第２コンタクトＫ２は、ナノ回路ブロックＮとＣＭＯＳ制御論理回路Ｃとの間の連絡をおこなう導電構造部を形成している。
【図面の簡単な説明】
【図１】  ＣＭＯＳ制御論理回路（ＣＭＯＳ−Ａｎｓｔｅｕｅｒｌｏｇｉｋ）をもつ基板、複数のメタライズ層とコンタクト群を備える絶縁層、およびナノ回路ブロックの形態で実現されているメモリーセルアセンブリを含むメモリーを示す。
【図１】
0003802760.tif 000002