(57)【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部及び前記ビット線駆動部に複数種の駆動電圧を供給する電源回路と、
前記複数のワード線及び前記複数のビット線の端部に接続され、前記複数のワード線及び前記複数のビット線の全てをショートさせるショート回路と、
を有し、
前記ワード線駆動部は前記複数のワード線の各々の一端部に接続され、前記ビット線駆動部は前記複数のビット線の各々の一端部に接続され、
前記ショート回路は、前記複数のワード線及び前記複数のビット線の各々の他端部に接続され、
前記ショート回路は、
共通ショート線と、
前記複数のワード線及び前記複数のビット線の各々の他端部と、前記共通ショート線との間に接続された複数のショートスイッチと、
を有し、
前記共通ショート線は前記複数のショートスイッチとのみ接続されていることを特徴とする強誘電体記憶装置。
【請求項２】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部及び前記ビット線駆動部に複数種の駆動電圧を供給する電源回路と、
前記複数のワード線及び前記複数のビット線の端部に接続され、前記複数のワード線及び前記複数のビット線の全てをショートさせるショート回路と、
を有し、
前記ワード線駆動部は前記複数のワード線の各々の一端部に接続され、前記ビット線駆動部は前記複数のビット線の各々の一端部に接続され、
前記ショート回路は、前記複数のワード線及び前記複数のビット線の各々の両端部に接続され、
前記ショート回路は、
共通ショート線と、
前記複数のワード線及び前記複数のビット線の各々の両端部と、前記共通ショート線との間に接続された複数のショートスイッチと、
を有し、
前記共通ショート線は前記複数のショートスイッチとのみ接続されていることを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
前記ショート回路は、前記複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つの駆動モードが実施された後に、前記複数のショートスイッチをオンさせて、前記複数のワード線及び複数のビット線の全てをショートさせることを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記ワード線駆動部は、前記駆動モードでは、いずれか１本のワード線に選択ワード電位を、他のワード線に非選択ワード電位を供給して、前記複数のワード線を駆動し、
前記ビット線駆動部は、前記駆動モードでは、少なくとも１本のビット線に選択ビット電位を、他のビット線に非選択ビット電位を供給して、前記複数のビット線を駆動し、
前記ワード線及びビット線駆動部は、前記駆動モード後であって、前記ショート回路にて前記複数のワード線及び複数のビット線の全てをショートさせる前に、選択されていたワード線及びビット線の電位を、前記選択ワード電位と前記選択ビット電位との間の電位となるようにプリドライブすることを特徴とする強誘電体記憶装置。
【請求項５】
請求項１または２において、
電源投入直後の電源電位の上昇途中から所定期間、前記複数のショートスイッチをオンさせる制御信号を生成する制御信号生成部をさらに有することを特徴とする強誘電体記憶装置。
【請求項６】
請求項１または２において、
電源遮断時に、電源遮断後の時期に至るまでの所定期間、前記複数のショートスイッチをオンさせる制御信号を生成する制御信号生成部をさらに有することを特徴とする強誘電体記憶装置。
【請求項７】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線及び前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部及び前記ビット線駆動部に複数種の駆動電圧を供給する電源回路と、
前記複数のワード線及び前記複数のビット線の端部に接続され、前記複数のワード線及び前記複数のビット線の全てをショートさせるショート回路と、
を有し、
前記ショート回路は、
共通ショート線と、
前記複数のワード線及び前記複数のビット線の各々と、前記共通ショート線との間に接続された複数の第１のショートスイッチと、
前記複数の第１のショートスイッチとそれぞれ並列接続された複数の第２のショートスイッチと、
電源投入直後の電源電位の上昇途中から所定期間、前記複数の第１のショートスイッチをオンさせる第１の制御信号を生成する第１の制御信号生成部と、
電源遮断時に、電源遮断後の時期に至るまでの所定期間、前記複数の第２のショートスイッチをオンさせる第２の制御信号を生成する第２の制御信号生成部と、を有し、
前記共通ショート線は前記複数の第１のショートスイッチ及び前記複数の第２のショートスイッチとのみ接続されていることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数の強誘電体メモリセルの各々が、強誘電体キャパシタのみで構成されていることを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
強誘電体記憶装置として、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置として、特開平９−１１６１０７に開示されたものがある。
【０００５】
しかし、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、消費電力の低減、高速駆動化、電源投入時または電源遮断時の問題など、実用化する上で解決すべき課題が残っており、本発明はそれらを解決することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、互いに平行に配設された複数のワード線と、前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線を駆動するビット線駆動部と、前記ワード線駆動部及び前記ビット線駆動部に複数種の駆動電圧を供給する電源回路と、前記複数のワード線及び前記複数のビット線の端部に接続され、前記複数のワード線及び前記複数のビット線の全てをショートさせるショート回路とを有することを特徴とする。
【０００７】
本発明によれば、複数のワード線と複数のビット線との各交点に形成される複数の強誘電体キャパシタを、データ書込み、データ読み出しまたはデータ再書込みの後に、複数のワード線及び複数のビット線の各電極を同電位とするイコライズ動作が必要である。このイコライズ動作を、ショート回路を用いて実施することで、複数のワード線及び複数のビット線の電荷の充放電を利用してイコライズ動作が可能となり、消費電力が低減する。また、複数のワード線及び複数のビット線の電荷の充放電を利用して、複数のワード線及び複数のビット線を、次の動作モードに備えてプリチャージできるという効果も奏することができる。
【０００８】
ここで、前記複数の強誘電体メモリセルが配列されたメモリセルアレイが複数のブロックに分割され、前記複数のブロックの各々に、前記ワード線駆動部、前記ビット線駆動部及び前記ショート回路をそれぞれ配置しても良い。
【０００９】
なお、このショート動作は、比較的高速化が求められないデータ書込み後に実施するものでも良い。また、電源投入時または電源遮断時に複数のワード線及び複数のビット線をショートさせれば、電源投入時のワード線・ビット線ドライバまたは電源回路内のトランジスタの不定に起因して、強誘電体キャパシタに不測の電圧が印加されることを防止できる。
【００１０】
ショート回路は、複数のワード線及び複数のビット線の端部（一端または両端）に直接接続することができる。こうすると、メモリセルアレイとショート回路との間に、ワード線・ビット線ドライバあるいは電源回路内のトランジスタが介在せず、ショート動作にあたって、ノイズの悪影響、あるいはトランジスタ不定による不測の事態の悪影響を受けることが無くなり、安定したショート動作を確保できる。また、ショート経路の全長が短く、接続負荷容量が少なくなるため、ショート動作が高速化される。
【００１１】
ショート動作を実施する前に、動作モード時に選択されたワード線及びビット線の電位を、非選択のワード線またはビット線の電位に近づけるように、ワード線・ビット線ドライバによりプリドライブすることができる。選択ワード線及び選択ビット線は、非選択ワード線及び非選択ビット線に比べて本数が少なく、それらに接続される負荷容量も少ないので、充放電速度が比較的速い。充放電速度の異なるワード線、ビット線を一括ショートすると、電荷移動の挙動が予測しえず不測の事態が生ずることもある。そこで、ショート動作の前に、充放電速度の速い選択ワード線及び選択ビット線をプリドライブして、充放電の遅い非選択ワード線または非選択ビット線の電位に近づけている。
【００１２】
電源投入時には、その電源投入直後の電源電位の上昇途中から所定期間、複数のショートスイッチをオンさせると良い。電源遮断時には、電源遮断後の時期に至るまでの所定期間、複数のショートスイッチをオンさせると良い。こうすると、ワード線・ビット線ドライバまたは電源回路内のトランジスタが不定とっている間に、ワード線及びビット線をイコライズして、強誘電体キャパシタに不測の電圧が印加されることを防止できる。
【００１３】
電源投入時及び電源遮断時の双方でショート動作を実現するには、複数のワード線及び複数のビット線の各々と共通ショート線との間に接続された複数の第１のショートスイッチを設け、その複数の第１のショートスイッチとそれぞれ並列に複数の第２のショートスイッチを設けると良い。電源投入時には第１の制御信号により複数の第１のショートスイッチをオンさせ、電源遮断時には第２の制御信号により複数の第２のショートスイッチをオンさせれば良い。
【００１４】
上述のショート動作は、共通ショート線を接地して、複数のワード線及び複数のビット線を接地電位にイコライズするものであっても良い。こうすると、特に電源投入時または電源遮断時のショート動作によりワード線及びビット線を接地させることで、残留電荷がないためより安定したイコライズ効果を発揮できる。
【００１５】
また、本発明は複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの各々が強誘電体キャパシタのみで構成される、クロスポイント型またはパッシブ型の強誘電体記憶装置にて好適に実施できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００１７】
＜第１実施形態＞
（構成説明）
図１は、本発明の第１実施形態に係る強誘電体記憶装置であるＦｅＲＡＭのブロック図であり、図２はそのメモリアレイを模式的に示す斜視図である。図２に示すように、メモリセルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１２の一方の面に配列された複数のワード線１４と、強誘電体薄膜１２の他方の面に配列された複数のビット線１６とを有する。
【００１８】
上記の構造により、複数のワード線１４及び複数のビット線１６の各交点（クロスポイント）には、図１に示すように強誘電体メモリセル１８がそれぞれ形成される。このような構造から、図２に示すメモリは、クロスポイントＦｅＲＡＭあるいはパッシブ型ＦｅＲＡＭと称されている。よって、図２に示すメモリは、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型メモリとは異なる。
【００１９】
本実施形態のＦｅＲＡＭは、メモリセルアレイ１０内にトランジスタを要しないので、高集積化が可能であり、また、図２の構造を多段に積層することが可能である。また、ＣＭＯＳロジックが搭載される駆動回路基板は、図２の構造の例えば下方に配置できる。
【００２０】
本実施形態に用いられる強誘電体は、ＳＢＴ（ストロンチウム−ビスマス−タンタリュウム）、ＰＺＴ（リード−ジルコニウム−タイタニウム）、ＢＬＴ（ビスマス−ランタンニウム−タイタニウム）またはこれらの酸化物である無機材料を好適に用いることができるが、他の無機材料あるいは有機材料を用いても良い。
【００２１】
本実施形態に用いられるワード線１４及びビット線１６を形成する電極材料は、耐酸化性が強く耐熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチウム−ルテニウムまたはその酸化物を好適に用いることができるが、他の導電材料であっても良い。
【００２２】
このメモリセルアレイ１０の駆動回路系として、複数のワード線１４を駆動するワード線ドライバ２０と、複数のビット線１６を駆動するビット線ドライバ２２と、ワード線及びビット線ドライバ１０，２２に複数種の駆動電圧（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）を供給する電源回路２４とが設けられている。ワード線ドライバ２０は複数のワード線１４の各々の一端（図１の左端）に接続され、ビット線ドライバ２２は複数のビット線１６の各々の一端（図１の上端）に接続されている。
【００２３】
ワード線ドライバ２０は、行方向アドレスデコーダを含み、アドレス選択された１本のワード線１４と残りの非選択のワード線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。同様に、ビット線ドライバ２２は、列方向アドレスデコーダを含み、アドレス選択された少なくとも１本のビット線１６と残りの非選択のビット線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。
【００２４】
本実施形態では、複数のワード線１４及び複数のビット線１６の全てをショートさせるショート回路３０がさらに設けられている。このショート回路３０は、複数のワード線１４及び複数のビット線１６の各々の他端部に接続されている。
【００２５】
なお、強誘電体記憶装置の全てのワード線１４及びビット線１６の端部に一つのショート回路３０を設けても良いし、メモリセルアレイ１０を複数のブロックに分割し、その各ブロック毎にショート回路を設けても良い。このとき、ワード線ドライバ２０及びビット線ドライバ２２は、各ブロック毎に設けられる。
【００２６】
図１に示すショート回路３０は、共通ショート線３２を有する。また、このショート回路３０は、複数のワード線１４及び複数のビット線１６の各々の他端部と共通ショート線３２との間に接続された複数のショートスイッチ３４を有する。各ショートスイッチ３４は例えばＮ型ＭＯＳトランジスタにて形成され、共通ゲート線３６により同時にオン、オフされる。
【００２７】
（動作説明）
次に、図１に示すＦｅＲＡＭの動作について説明する。図３は、図１に示すメモリセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変化×キャパシタ面積）の電圧依存性が示すヒステリシス特性を表している。
【００２８】
図３では例えば、ビット線１６に対してワード線１４の電位が高くなる方向をプラス（＋）としている。ワード線１４及びビット線電位が同電位（共に０Ｖである電源ＯＦＦ時も含む）である時に、メモリセル１８の印加電圧が０Ｖとなる。このときの強誘電体キャパシタは、２種の残留分極±Ｐｒ（図３のＡ点及びＤ点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを“１”のメモリ状態と定義して、２値の記憶状態を得ることができる。
【００２９】
ここで、図３の点Ｃ及び点Ｆはそれぞれ、強誘電体メモリセル１８の飽和分極点である。また、図３の点Ｂ及び点Ｅは、分極方向が反転する点である。この点Ｂまたは点Ｅのように、分極値を０とする電圧を抗電圧と称する。
【００３０】
図３のヒステリシス特性によれば、データ“０”を書き込む時には、強誘電体メモリセル１８に電圧Ｖｓを印加し、図３の点Ｃに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行させれば良い。逆に、データ“１”を書き込む時には、強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の点Ｆに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ａに移行させれば良い。
【００３１】
データの読み出しは、点Ａまたは点Ｄの分極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印加して行う。
【００３２】
選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。このとき、Ａ点からＣ点に移行するとき（メモリ状態が“１”のリード時）には分極値が０となるＢ点を越えて分極方向が正から負に反転する。このため、ビット線１６には図３に示す比較的大きな電荷量Ｑ１に相当する比較的大きな電流が流れる。一方、Ｄ点からＣ点に移行するとき（メモリ状態が“０”のリード時）には、分極方向は変わらず分極量のみが変化する。よって、ビット線１６には図３に示す比較的小さな電荷量Ｑ２に相当する比較的小さな電流が流れる。よって、ビット線１６に流れる電流を、図示しないリファレンス電流と比較することで、メモリ状態が“１”であるか“０”であるかを判定できる。
【００３３】
次に、データの読み出しを例に挙げて、ワード線１４及びビット線１６に電位設定について説明する。この電位設定は、電源回路２４から４種類の電位（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワード線ドライバ２０及びビット線ドライバ２２によって実施される。なお、電位Ｖｓ，０が２種の選択電位となり、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位となる。このデータ読み出し時には、ショート回路３０の全てのショートスイッチ３４はオフされている。
【００３４】
図４には、一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。よって、選択セル１８ａに接続されたビット線１６の電流を検出すれば、上述の通り、メモリ状態が“１”であるか“０”であるかを判定できる。
【００３５】
なお、図３のＣ点の分極状態に設定することは、データ“０”の書き込み動作と同じである。よって、データ“０”を書き込むときにも、図４の通り電位設定すればよい。
【００３６】
また、実際のデータリード動作は、一本のワード線１４上の複数のメモリセル１８に対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【００３７】
このデータリード時には、図４に示す非選択セル１８ｂに接続された全てのワード線１４は電位Ｖｓ／３（ワード非選択電位）に、非選択セル１８ｂに接続された全てのビット線１６は電位２Ｖｓ／３（ビット非選択電位）に設定される。このとき、非選択セル１８ｂへの印加電圧は±Ｖｓ／３となる。この結果、Ａ点の分極状態であった非選択セル１８ｂは、図３のＨ，Ｉ点のいずれかに移行する。Ａ点からＩ点に移行しても、反転点Ｂを越えないため、記憶データが反転することはない。また、Ｄ点の分極状態であった非選択セル１８ｂは、図３のＧ，Ｊ点のいずれかに移行する。この場合も、Ｄ点からＧ点に移行しても、反転点Ｅを越えないため、記憶データが反転することはない。
【００３８】
（リード後のショート動作）
データリード動作後は、図３のＣ点の分極状態を元のＡ点またはＤ点に戻す必要があり、そのための工程の一つとしてショート動作が実施される。図５は、図１に示すショート回路３０内の全てのショートスイッチ３４をオンさせたショート状態の等価回路図である。このとき、ワード線１４及びビット線１６が各ドライバ２０，２２に接続された一端側はフローティング（ＦＬ）状態に設定される。
【００３９】
全てのワード線１４及びビット線１６をショートさせると、電位の高い方から低い方に電荷が移動し、ついには全てのワード線１４及びビット線１６の電位が同一となるイコライズ動作が行われることになる。このとき、全てのワード線１４及びビット線１６内での内部電荷の移動によりイコライズされるので、消費電力は発生しない。
【００４０】
このショート動作により、選択ビット１８ａへの印加電圧が０Ｖとなるため、図３のＣ点の分極状態がＤ点の分極状態に移行することになる。よって、リード動作前にＤ点の分極状態であった選択セル１８ａを、元のＤ点の分極状態に復帰させることができる。また、図３のＧ，Ｈ，Ｉ，Ｊ点のいずれかの分極状態にあった非選択セル１８ｂへの印加電圧も０となるので、リード動作前のＡ点またはＤ点の分極状態に復帰される。
【００４１】
一方、元々Ａ点の分極状態にあった選択セル１８ａは、リード動作によってＣ点に移行した後、本ショート動作によってＤ点に移行する。この後のリライト動作及びその後のショート動作によって、Ｄ点からＥ，Ｆ点を経由してＡ点に戻されることになる。
【００４２】
（リライト動作）
図６は、元々Ａ点の分極状態にあった選択セル１８ａを、図４のリード動作及び図５のショート動作後にリライトする動作を示している。このリライト時には、図１のショート回路３０中の全てのショートスイッチ３４はオフされている。図６では、図４のリード時とは逆に、選択セル１８ａ（リード時の分極状態が点Ａでショート時に点Ｄの分極状態に移行したセル）に接続されたワード線１４のワード選択電位は図４のリード時のビット線１６のビット選択電位（０Ｖ）と同じであり、図６のビット線１６のビット選択電位は図４のリード時のワード線１４のワード選択電位（Ｖｓ）と同じとなる。
【００４３】
このリライト動作により、選択セル１８ａには電圧−Ｖｓが印加され、データ“１”の書き込み動作と同じとなる。よって、図３の点Ｄから、反転点Ｅを越えて飽和分極点Ｆに移行することになる。
【００４４】
一方、リライト時の非選択セル１８ｂへの印加電圧は、リード時と同じく±Ｖｓ／３となる。この結果、Ａ点またはＤ点の分極状態であった非選択セル１８ｂは、リード時と同じく図３のＧ，Ｈ，Ｉ，Ｊ点のいずれかに移行するが、上記と同じ理由で記憶データが反転することはない。
【００４５】
（リライト動作後のショート動作）
リライト動作後に、図５のショート動作が再度実施される。このショート動作により、選択ビット１８ａへの印加電圧が０Ｖとなるため、図３のＦ点の分極状態がＡ点の分極状態に移行することになる。よって、リード動作前にＡ点の分極状態であった選択セル１８ａを、元のＡ点の分極状態に復帰させることができる。また、図３のＧ，Ｈ，Ｉ，Ｊ点のいずれかの分極状態にあった非選択セル１８ｂへの印加電圧も０となるので、リード動作前のＡ点またはＤ点の分極状態に復帰される。これにより、全ての強誘電体メモリセル１８を、リード動作前のメモリ状態に復帰させることができる。
【００４６】
なお、データ“１”を書き込むには、上述した通り、図６と同じ電位設定とすればよい。すなわち、選択セル１８ａに接続されたワード線１４の電位を０Ｖとし、ビット線１６の電位をＶｓとし、選択セル１８ａに電圧−Ｖｓを印加して、図３の飽和分極点Ｆに移行させれば良い。この後に、図５に示すショート動作を実施して、図３のＡ点の分極状態（データ“１”の記憶状態）を達成することができる。
【００４７】
データの書き込みは、通常、１本のワード線１４を選択して同時に複数のセルにデータが書き込まれる。本実施形態では、図４のデータ“０”の書込み動作（ライト０）と、図６のデータ“１”の書込み動作（ライト１）に分けて実施される。ライト０の動作と、ライト１の動作の間でも、上述のショート動作が実施される。
【００４８】
以上の動作のまとめを図７に示す。図７に示すように、データリード動作の後、リライト動作の後、ライト０動作の後及びライト１動作の後に、それぞれ、ショート回路３０を用いたショート動作が実施されることが分かる。また、図７に示すように、データのリードもライトも実施されないスタンバイ状態の後には、ショート動作は不要である。スタンバイ状態に移行する前にショート動作が実施されており、スタンバイ中にワード線１４及びビット線１６のイコライズ状態が維持されているからである。
【００４９】
（ショート動作のプリチャージ効果等）
上述のショート動作は、図３において強誘電体メモリセル１８への印加電圧を０Ｖとするイコライズ効果に加えて、次の動作の立上げを速やかに行うためのプリチャージ効果を奏する。
【００５０】
例えば図４のリード動作（ライト０動作）と、その後に実施される図６のリライト動作（ライト１動作）を比較すると、非選択ワード線１４は電位Ｖｓ／３→２Ｖｓ／３へ、選択ワード線１４は電位Ｖｓ→０へ、非選択ビット線１６は電位２Ｖｓ／３→Ｖｓ／３へ、選択ビット線１６は電位０→Ｖｓへとそれぞれ変化させる必要がある。図４のリード動作（ライト０動作）と図６のリライト動作（ライト１動作）との間に、図５のショート動作を実施すると、全てのワード線１４及びビット線１６の電位は、０ＶとＶｓとの間の中間電位に収束してプリチャージされる。従って、次のリライト動作（ライト１動作）時でのワード線１４及びビット線１６の設定電位への立上げが高速化される。しかも、このプリチャージ動作を、全てのワード線１４とビット線１６の電荷を充放電することで行うことができ、電力消費は生じない。
【００５１】
さらに、上述のショート動作は、ワード線・ビット線ドライバ２０，２２または電源回路２４を経由せず、ショート回路３０のみによって実現される。ワード線１４及びビット線１６を、ワード線・ビット線ドライバ２０，２２を経由して、電源回路２４内の例えば接地電位に共通接続させることも考えられる。しかしこの場合、ショート経路途中にドライバ２０，２２内または電源回路２４内のトランジスタが介在することになる。このため、ショート経路が長く、余分な負荷容量が接続されて充放電が遅れる他、多段のトランジスタを介在するので動作上不安定で、ショート動作が確実に行える信頼性の面で劣る。本実施形態では、ショート回路３０をワード線１４及びビット線１６の端部に直接接続し、一段のショートスイッチ３４のみをオンさせているので、上述の不具合を解消できる。
【００５２】
＜第２実施形態＞
図８は、ショート動作の前にプリドライブ動作を実施する本発明の第２実施形態を示している。このプリドライブ動作は、例えば図４に示すリード動作（ライト０動作）の後であって、図５に示すショート動作の前に、選択セル１８ａに接続されたワード線１４及びビット線１６を、ワード線ドライバ２０及びビット線ドライバ２２によって、０〜Ｖｓの間の任意の電位にプリドライブするものである。
【００５３】
プリドライブ電位として、電源回路２４から供給される電位２Ｖｓ／３またはＶｓ／３を兼用すれば、新たにプリドライブ電位を用意する必要はない。
【００５４】
選択セル１８ａに接続されるワード線１４及びビット線１６は、他の多くの非選択セル１８ｂに接続されるワード線１４及びビット線１６の総数よりも格段に少ない。よって、選択セル１８ａに接続されるワード線１４及びビット線１６に接続される負荷容量は小さい。
【００５５】
プリドライブを行わずに、図５のショート動作を実施すると、選択セル１８ａに接続されるワード線１４及びビット線１６での充放電スピードが、非選択セル１８ｂに接続されるワード線１４及びビット線１６での充放電スピードよりも速いため、電荷移動の挙動が予測しがたい。
【００５６】
そこで、この第２実施形態では、図９に示すように、選択セル１８ａに接続されたワード線１４（図４では電位Ｖｓ）及びビット線１６（図４では電位０）を、非選択電位２Ｖｓ／３またはＶｓ／３に近づけるようにプリドライブしている。こうすると、ショート動作時には安定した挙動にて電荷が充放電されて、所定の電位に収束することが期待される。
【００５７】
＜第３実施形態＞
図１０は、本発明の第３実施形態のブロック図であり、図１と異なる第１の相違点は、共通ショート線３２を接地したことである。第２の相違点は、図７及び図８に示した「ショート動作」時に発生するショートタイミング信号をショートスイッチ３４の共通ゲート線３６に供給することに代えて、共通ゲート線３６にパワーオンタイミング発生回路４０が接続されていることである。
【００５８】
図１０に示すパワーオンタイミング発生回路４０の一例を図１１に、その動作タイミングチャートを図１２にそれぞれ示す。パワーオンタイミング発生回路４０の出力ＰＥＱ１は、図１２に示すように、電源電圧Ｖｃｃのパワーオン時の電位上昇と同期して電位が上昇し、所定期間に亘って、ショート回路３０のショートトランジスタ３４のしきい値電圧Ｖｔｈ以上となる。これにより、電源投入直後でもショート回路３０でのショート動作が実施される。この結果、電源投入直後にワード線・ビット線ドライバ２０，２２及び電源回路２４中のトランジスタが不定となっても、図１のワード線１４及びビット線１６の全てを確実に、接地電位にイコライズすることができる。
【００５９】
特に電源投入時には、比較的長い時間をかけて（例えばｍｓオーダ）電源電位が上昇する。このため、ワード線１４またはビット線１６に重畳するノイズは、たとえそのレベルが低くても、比較的長い時間印加時間に亘って重畳されると、強誘電体キャパシタ１８の抗電圧（図３のＢ点またはＥ点の電圧）を越えてしまう。この原因によって、データが反転したり、あるいはセルの耐電圧を越えてセルが破壊されることがある。
【００６０】
本実施形態では、全ての強誘電体メモリセル１８の２つの電極が共に接地電位となってイコライズされることで、メモリセルの破壊を防止し、電源オフ時のメモリ状態を電源オン時にも維持できる。なお、共通ショート線３２は必ずしも接地されなくても良いが、接地しておくと電源オフ時のメモリ状態をより安定して維持できる。
【００６１】
図１１に示すパワーオンタイミング発生回路４０での動作を図１２を参照して説明すると、時刻ｔ０で電源オンとなって、電源電圧Ｖｃｃが上昇し始める。電源電圧Ｖｃｃが上昇して、第１のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ１と略記する）のゲート−ソース間電圧がしきい値電圧以上になると（時刻ｔ１）、ＮＭＯＳ１がオンする。さらに、電源電圧Ｖｃｃが上昇して、ＮＭＯＳ２のゲート−ソース間電圧がしきい値電圧以上になると（時刻ｔ２）、ＮＭＯＳ２がオンする。
【００６２】
この時刻ｔ２から、キャパシタＣ１への充電が開始される。キャパシタＣ１の充電電圧が上昇し、ＮＭＯＳ３のゲート−ソース間電圧がしきい値電圧Ｖｔｈ以上となると（時刻ｔ３）、ＮＭＯＳ３がオンする。
【００６３】
一方、キャパシタＣ２は電源オン時（時刻ｔ０）から充電が開始されるので、信号ＰＥＱ１もキャパシタＣ２と同様に電位上昇する。その後、時刻ｔ３にてＮＭＯＳ３がオンすると、信号ＰＥＱ１は接地されて０Ｖとなる。このとき、図１２に示す通り、信号ＰＥＱ１は、電源オン直後に所定期間に亘って、図１０のショートスイッチ３４のしきい値電圧Ｖｔｈより高い電位を保持するので、電源オン直後にショート回路３０でのショート動作を実現できる。
【００６４】
なお、パワーオンタイミング発生回路４０の具体的回路は種々考えられ、要は、電源電圧Ｖｃｃの電源オン時に、時間的にかつ電位的に、電源電圧Ｖｃｃの電位上昇と同期して電位上昇して、所定の期間に亘ってショートスイッチ３４をオンさせる信号を生成できれば良い。例えば、図１１の回路にて、第１，第２のＮ型ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２と直列接続されるトランジスタを増加させれば、図１２に示すキャパシタＣ２の充電開始タイミングをより遅延させることができる。こうすると、信号ＰＥＱ１によりショートスイッチ３４をオンさせる期間を長くすることができる。
【００６５】
＜第４実施形態＞
図１３は、図１０に示すパワーオンタイミング発生回路４０に代えて、パワーオフタイミング発生回路４２を設けた、本発明の第４実施形態を示している。
【００６６】
図１３に示すパワーオフタイミング発生回路４２の一例を図１４に、その動作タイミングチャートを図１５にそれぞれ示す。パワーオフタイミング発生回路４２の出力ＰＥＱ２は、図１５に示すように、電源電圧Ｖｃｃのパワーオフ時（図１５ではパワーオフ信号の立下り時ｔ０）に同期して立ち上がり、電源電圧Ｖｃｃが０Ｖになった後も所定期間に亘って、ショート回路３０のショートスイッチ３４を構成するＮ型ＭＯＳトランジスタ３４のしきい値電圧Ｖｔｈ以上となる。これにより、電源遮断時でもショート回路３０でのショート動作が実施される。この結果、電源遮断時にワード線・ビット線ドライバ２０，２２及び電源回路２４中のトランジスタが不定となっても、図１のワード線１４及びビット線１６の全てを確実に、接地電位にイコライズすることができる。このため、強誘電体メモリセル１８の２つの電極が共に接地電位にイコライズされ、電源オフ時にそのメモリ状態を維持できる。なお、共通ショート線３２は必ずしも接地されなくても良いが、接地しておくと電源オフ時にメモリ状態をより安定して維持できる。
【００６７】
図１４に示すパワーオフタイミング発生回路４２での動作を図１５を参照して説明すると、時刻ｔ０以前では、パワーオフ信号（ＨＩＧＨ）により第１のＰＭＯＳトランジスタ（以下ＰＭＯＳ１と略記し、以下同様とする）はオフされ、信号ＰＥＱ２はキャパシタＣ２により接地電位となっている。時刻ｔ０にてパワーオフ信号がアクティブ（ＬＯＷ）となると、第１のＰ型ＭＯＳトランジスタＰＭＯＳ１がオンする。このため、ダイオード接続された第２のＰ型ＭＯＳトランジスタＰＭＯＳ２に順方向に電流が流れることにより、キャパシタＣ２にて充電が開始されると共に、信号ＰＥＱ２は電源電圧Ｖｃｃに立ち上がる。これにより、電源電圧Ｖｃｃが降下し始める前に、図１３に示すショート回路３０のショートスイッチ３４がオンされる。電源電圧Ｖｃｃが時刻ｔ１で降下し始めると、ダイオード接続された第２のＰ型ＭＯＳトランジスタＰＭＯＳ２のゲート−ソース間に逆方向の電圧が印加されるため、第２のＰ型ＭＯＳトランジスタＰＭＯＳ２には電離が流れなくなる。よって、この後は、キャパシタＣ２の充電電荷により信号ＰＥＱ２の電位が設定され、その充電電荷の放電に従って信号ＰＥＱ２はゆるやかに電位下降する。このとき、図１５に示す通り、信号ＰＥＱ２は、電源オフ前から電源オフ後の所定期間に亘って、図１３のショートスイッチ３４のしきい値電圧Ｖｔｈより高い電位を保持するので、電源オン直後にショート回路３０でのショート動作を実現できる。
【００６８】
パワーオフタイミング発生回路４２の具体的回路は種々考えられ、要は、電源電圧Ｖｃｃの電源オフ後も、所定の期間に亘ってショートスイッチ３４をオンさせる信号を生成できれば良い。例えば、図１５に示すように電源電圧Ｖｃｃの電位下降の前にアクティブとなるパワーオフ信号に代えて、電源電圧Ｖｃｃをモニタして、下降し始めの時にアクティブとなる信号を用いても良い。
【００６９】
＜第５実施形態＞
図１６は、図１０に示すパワーオンタイミング発生回路４０及び図１３に示すパワーオフタイミング発生回路４２の双方を設けた本発明の第５実施形態のブロック図である。図１６では、ワード線１４及びビット線１６の各々の端部と共通ショート線３２との間に接続された複数の第１のショートスイッチ（ＮＭＯＳ）３４Ａを有し、その共通ゲート線３６Ａにパワーオンタイミング発生回路４０が接続されている。さらに、複数の第１のショートスイッチの各々とそれぞれ並列接続された複数の第２のショートスイッチ３４Ｂが設けられ、その共通ゲート線３６Ｂにパワーオフタイミング発生回路４２が接続されている。このようにすると、電源オン時には複数の第１のショートスイッチ３４Ａをオンさせ、電源オフには複数の第２のショートスイッチ３４Ｂをオンさせることができる。こうして、電源投入時にも電源遮断時にも、ショート回路３０を動作させて、ワード線１４及びビット線１６を確実にイコライズさせることができる。なお、図１６に示す共通ショート線３２は接地されているが、接地しなくても良い。
【００７０】
＜第６実施形態＞
図１６は、本発明の第６実施形態を示す概略説明図である。図１６では、ワード線１４及びビット線１６の各々の両側の端部と、環状に配した共通ショート線３２との間に、それぞれショートスイッチ３４を設けている。こうすると、ショートスイッチ３４をオンさせた時のワード線１４及びビット線１６での充放電によるイコライズ動作が高速化される利点がある。また、本発明の第２〜第５実施形態は、図１６に示す第６実施形態にも同様に適用することができる。
【００７１】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体記憶装置の概略説明図である。
【図２】図１に示すメモリセルアレイの概略斜視図である。
【図３】図１に示す強誘電体メモリセルのヒステリシス特性図である。
【図４】強誘電体メモリセルアレイのリード時（データ“０”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図５】ワード線及びビット線のショート動作時の等価回路図である。
【図６】強誘電体メモリセルアレイのリライト時（データ“１”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図７】本発明の第１実施形態のショートタイミングを説明するための概略説明図である。
【図８】本発明の第２実施形態のプリドライブタイミング及びショートタイミングを説明するための概略説明図である。
【図９】本発明の第２実施形態でのワード線、ビッ線の電位遷移図である。
【図１０】本発明の第３実施形態に係る強誘電体記憶装置の概略説明図である。
【図１１】図１０に示すパワーオンタイミング発生回路の一例を示す回路図である。
【図１２】図１１に示すパワーオンタイミング発生回路の動作タイミングチャートである。
【図１３】本発明の第４実施形態に係る強誘電体記憶装置の概略説明図である。
【図１４】図１３に示すパワーオフタイミング発生回路の一例を示す回路図である。
【図１５】図１４に示すパワーオフタイミング発生回路の動作タイミングチャートである。
【図１６】本発明の第５実施形態に係る強誘電体記憶装置の概略説明図である。
【図１７】本発明の第６実施形態に係る強誘電体記憶装置の概略説明図である。
【符号の説明】
１０  メモリセルアレイ
１２  強誘電体
１４  ワード線
１６  ビット線
１８  強誘電体メモリセル
１８ａ  選択セル
１８ｂ  非選択セル
２０  ワード線ドライバ
２２  ビット線ドライバ
２４  電源回路
３０  ショート回路
３２  共通ショート線
３４  ショートスイッチ
３４Ａ  第１のショートスイッチ
３４Ｂ  第２のショートスイッチ
３６，３６Ａ，３６Ｂ  共通ゲート線
４０  パワーオンタイミング発生回路
４２  パワーオフタイミング発生回路
【図１】
0003772774.tif 000002
【図２】
0003772774.tif 000003
【図３】
0003772774.tif 000004
【図４】
0003772774.tif 000005
【図５】
0003772774.tif 000006
【図６】
0003772774.tif 000007
【図７】
0003772774.tif 000008
【図８】
0003772774.tif 000009
【図９】
0003772774.tif 000010
【図１０】
0003772774.tif 000011
【図１１】
0003772774.tif 000012
【図１２】
0003772774.tif 000013
【図１３】
0003772774.tif 000014
【図１４】
0003772774.tif 000015
【図１５】
0003772774.tif 000016
【図１６】
0003772774.tif 000017
【図１７】
0003772774.tif 000018