(57)【特許請求の範囲】
【請求項１】
半導体基板上に酸化物パッド層を形成し、
前記酸化物パッド層上に窒化物パッド層を形成し、
前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、
前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、
前記開口によって露出された前記半導体基板の表面を酸化し、
前記窒化物パッド層を後退させることによって露出された前記酸化物パッド層上及び前記開口を充填するために絶縁層を堆積し、
前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、
前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、
前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成する
ことを特徴とするシャロートレンチ分離構造の形成方法。
【請求項２】
半導体基板上に酸化物パッド層を形成し、
前記酸化物パッド層上に窒化物パッド層を形成し、
前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、
前記開口によって露出された前記半導体基板の表面を酸化し、
前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、
前記窒化物パッド層の後退によって露出された前記酸化物パッド層の上面及び前記開口を充填するために絶縁層を堆積し、
前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、
前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、
前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成する
ことを特徴とするシャロートレンチ分離構造の形成方法。
【請求項３】
前記窒化物パッド層は、化学的ドライエッチング、あるいはリン酸あるいはＨＦ／グリセロールを用いて等方性エッチングされることを特徴とする請求項１又は２記載のシャロートレンチ分離構造の形成方法。
【請求項４】
前記絶縁層は少なくとも反応性イオンエッチングと化学的機械研磨の一方を用いて平坦化されることを特徴とする請求項１又は２記載のシャロートレンチ分離構造の形成方法。
【請求項５】
前記絶縁層は、シリコン酸化膜により構成されていることを特徴とする請求項１又は２記載のシャロートレンチ分離構造の形成方法。
【請求項６】
前記窒化膜は、シリコン窒化膜からなることを特徴とする請求項１又は２記載のシャロートレンチ分離構造の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積化された半導体メモリ装置等の半導体装置に関し、特に、素子相互を分離するための分離構造を形成するための方法に関する。
【０００２】
【従来の技術】
集積回路は、半導体基板上に形成されるトランジスタ等の種々の素子を一緒に接続することによって形成される。集積回路本来の機能を保証するため、これらの素子は互いに電気的に分離されていなければならない。この分離は、シリコンの局部的酸化（ＬＯＣＯＳ）あるいはシャロートレンチ分離（ＳＴＩ）を使用して達成される。シャロートレンチ分離は絶縁層及び導電層が順次形成される比較的平坦な表面に設けられるため、集積密度が高い回路に特に有効である。
【０００３】
図１（ａ）乃至（ｃ）、図２（ａ）乃至（ｃ）は、シャロートレンチ分離（ＳＴＩ）構造を形成するための通常のプロセスを示している。図１（ａ）に示すように、シリコン基板１００の表面上に二酸化シリコン（ＳｉＯ2 ）層１０２及び窒化シリコン（Ｓｉ3 Ｎ4 ）層１０４が連続して形成される。この窒化シリコン層１０４上に図示せぬパターニングされたレジストが形成され、このレジストをマスクとして、反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスにより、図１（ｂ）に示すように、シリコン基板１００にトレンチ１０６が形成される。次に、熱酸化プロセスが実行され、図１（ｃ）に示すように、シリコン基板１００の露出された表面上に熱二酸化シリコン層（ＳｉＯ2 ）１０８が形成される。
【０００４】
次に、図２（ａ）に示すように、二酸化シリコン層（ＳｉＯ2 ）１１０が例えばＴＥＯＳ等の分解によって堆積され、トレンチ１０６が充填される。次に、図２（ｂ）に示すように、二酸化シリコン層１１０が例えば化学的機械研磨（ＣＭＰ）によって平坦化される。窒化シリコン層１０４は、平坦化プロセスのためのストッパとして作用する。次に、窒化シリコン層１０４が除去される。この後、種々のウエットエッチングプロセスが続く製造工程において使用され、二酸化シリコン層１０２が除去され、同様に、窒化シリコン層を取り除いた後に形成された犠牲あるいはダミーの二酸化シリコン層も取り除かれる。そのような犠牲シリコン酸化層は、ゲート酸化層を成長する前のイオン注入プロセス（例えば、トランジスタの閾値電圧を制御するためのチャンネル注入プロセス等）による基板の損傷除去及び基板表面の平坦化を目的として形成される。しかし、これらウエットエッチングプロセスによって、図２（ｃ）に示すようなシャロートレンチ分離構造のコーナー１１２において、二酸化シリコンがエッチングにより除去されてしまう。図３に詳細に示すように、このエッチングによるシャロートレンチ分離構造のコーナーにおける二酸化シリコンの除去は、結果的に、シャロートレンチ分離構造によって規定された活性領域に形成されるトランジスタの閾値電圧を低下させる。
【０００５】
シャロートレンチ分離構造のコーナーを保護する１つの技術がＭａｎｄｅｌｍａｎ等による米国特許第５，５２１，４２２号明細書に記載されている。図４乃至図６に示すＭａｎｄｅｌｍａｎ等による発明の一実施例のプロセスにおいて、シリコン基板５の表面上に酸化物パッド１０及び窒化物表面被覆１２が連続して形成される。次に、窒化物表面被覆１２がエッチングされ、図４（ａ）に示すように開口１４が形成される。次に、図４（ｂ）に示すように、ＣＶＤ酸化物等の絶縁層１６が堆積される。次に、図５（ａ）に示すように、層１６及び層１０がエッチングされ、窒化物表面被覆１２の側壁上にスペーサ１６ａ及び１６ｂが残される。次に、図５（ｂ）に示すように、スペーサ１６ａ及び１６ｂをマスクとして基板５がエッチングされ、シリコン基板５内にトレンチ１８が形成される。次に絶縁体２０が堆積され、トレンチ１８及び開口１４を充填する。この後、窒化物表面被覆１２をストッパとして絶縁体２０が平坦化される。次に、図５（ｃ）に示すように、窒化物表面被覆１２が除去され、シリコン基板５の表面の上方に突出しているスペーサ１６ａ及び１６ｂと共に絶縁体２０が残される。続いて、図６に示すように、酸化物パッド１０がエッチングされ、基板５の表面にゲート酸化膜２２が形成される。次にゲート導体２４が堆積され、フォトリソグラフによりパターニングされる。
【０００６】
【発明が解決しようとする課題】
上記Ｍａｎｄｅｌｍａｎ等による特許明細書に開示されたプロセスによれば、シャロートレンチ分離構造のコーナー部分がエッチングプロセス中に保護されているが、これは幾つかの問題を有している。特に、シャロートレンチ分離構造のコーナー部分の保護は、図７に示す長さ“Ｌ”に依存している。長さ“Ｌ”は、シャロートレンチ分離構造のコーナー部分から延在する側壁１６ａ及び１６ｂの距離を表している。この長さ“Ｌ”の変化によってシャロートレンチ分離構造の形状が変化し、特に、長さ“Ｌ”が非常に小さい場合、結果的に続くエッチングプロセスによって側壁が取り除かれ、シャロートレンチ分離構造のコーナー部分へのが生じる。このため、結果的にデバイスの特性が変動する可能性がある。したがって、長さ“Ｌ”は、シャロートレンチ分離構造のコーナー部分を確実に保護するように制御されなければならない。Ｍａｎｄｅｌｍａｎ等による米国特許明細書に開示されたプロセスにおいて、長さ“Ｌ”は、図４（ｂ）に示す堆積工程中に堆積された絶縁層１６の厚さと、図５（ａ）の反応性イオンエッチング工程中にエッチングされる絶縁層１６の量とによって決定される。長さ“Ｌ”はこれら両方のプロセスの均一性に依存しており、また、これらプロセスの均一性はとりわけウエハ中の位置（例えば、ウエハの中心かウエハの周辺部分か）によって影響を受けるため、長さ“Ｌ”はＭａｎｄｅｌｍａｎ等による特許明細書に開示されたプロセスにおいて制御するのが困難であり、デバイスの特性が変動してしまう。
【０００７】
さらに、図５（ｃ）に示すように、絶縁体２０及び側壁スペーサ１６ａ及び１６ｂはシリコン基板５の表面の上方に突出している。このため、図６に示すように、シリコン基板５の表面と絶縁体２０との間に形成されたレベル差により、ゲート電極２４上に必然的に段が形成される。このため、ゲート電極２４のパターン化が困難となり、特に６４Ｍビット及び２５６Ｍビットのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等のように、高集積化されたデバイスにおいては困難である。
【０００８】
さらに、Ｍａｎｄｅｌｍａｎ等による米国特許明細書に開示されたプロセスは、例えば絶縁層１６の堆積及び絶縁層１６のエッチング等、図１、図２に示す通常のプロセスと比較すると幾つかの付加的な工程が要求される。
【０００９】
本発明は、上記課題を解決するためになされたものであり、シャロートレンチのコーナー部分のを防止でき、デバイスの閾値電圧の低下、及び製造工程の増加を抑えることが可能なシャロートレンチ分離構造を形成するための方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明のシャロートレンチ分離構造の形成方法の第１の態様は、半導体基板上に酸化物パッド層を形成し、前記酸化物パッド層上に窒化物パッド層を形成し、前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、前記開口によって露出された前記半導体基板の表面を酸化し、前記窒化物パッド層を後退させることによって露出された前記酸化物パッド層上及び前記開口を充填するために絶縁層を堆積し、前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成することを特徴とする。
本発明のシャロートレンチ分離構造の形成方法の第２の態様は、半導体基板上に酸化物パッド層を形成し、前記酸化物パッド層上に窒化物パッド層を形成し、前記窒化物パッド層及び前記酸化物パッド層を貫通させて前記半導体基板内に開口を形成し、前記開口によって露出された前記半導体基板の表面を酸化し、前記窒化物パッド層を等方性エッチングし、前記酸化物パッド層を貫通している前記開口から前記窒化物パッド層を後退させ、前記窒化物パッド層の後退によって露出された前記酸化物パッド層の上面及び前記開口を充填するために絶縁層を堆積し、前記後退された窒化物パッド層をストッパとして前記堆積された絶縁層を平坦化し、前記後退された窒化物パッド層及び前記酸化物パッド層を除去し、前記絶縁層を堆積する前に前記半導体基板の前記酸化された部分上に窒化膜を形成することを特徴とする。
【００１１】
上記方法によれば、シャロートレンチ分離構造のコーナー部分における絶縁体は後続するエッチング処理中の浸蝕から保護され、シャロートレンチ分離構造によって定められた活性領域に形成された素子の閾値電圧の変化による問題を減少できる。さらに、窒化物パッドの縁部の後退は等方性エッチング工程において生じるため、本発明の方法によってシャロートレンチ分離構造の形状の制御性を高めることができる。さらに、本発明の方法は工程数が少ないため、装置の製造が容易になり、製造コストを減少できる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図８乃至図１１は、本発明の第１の実施の形態に係るシャロートレンチ分離構造の形成方法を示している。図８（ａ）に示すように、シリコン基板２００上に二酸化シリコン（ＳｉＯ2 ）パッド層２０２及び窒化シリコン（Ｓｉ3 Ｎ4 ）パッド層２０４が設けられる。二酸化シリコン層２０２は約８０乃至１００オングストローム（例えば８２オングストローム）の厚さを有し、例えば熱酸化あるいは低圧化学気相成長（ＬＰＣＶＤ）等によって形成される。窒化シリコン層２０４は、約１０００乃至２０００オングストローム（例えば１３００オングストローム）の厚さを有し、例えばＬＰＣＶＤ等によって形成される。基板２００は、シリコンウエハあるいはシリコンウエハ上に形成されたエピタキシャル層であってもよい。次に、図示せぬパターニングされたフォトレジストが窒化シリコンパッド層２０４上に形成される。
【００１３】
この後、図８（ｂ）に示すように、パターニングされたフォトレジストをマスクとして窒化シリコンパッド層、二酸化シリコンパッド層及び基板が例えば反応性イオンエッチング等によってエッチングされ、基板２００内にトレンチ（開口）２０６が形成される。
【００１４】
次に、図８（ｃ）に示すように、高温（例えば１０００℃）の熱酸化を行うことによって、トレンチ２０６によって露出されたシリコン基板２００上に約８０乃至１００オングストロームの厚さの薄い二酸化シリコン（ＳｉＯ2 ）層が形成される。この高温の熱酸化によって、トレンチ２０６を形成するためのエッチングプロセスによって受けた基板の損傷が除去される。
【００１５】
次に、窒化シリコンパッド層２０４が例えば化学ドライエッチングによって等方性エッチングされる。本発明において、この等方性エッチング工程中にエッチングされた窒化シリコンの量は約２５０オングストロームである。したがって、図９（ａ）に示すように、等方性エッチングによって窒化シリコン層２０４の縁部はトレンチ２０６の側壁から距離Ｌ＝２５０オングストロームだけ後退（プルバック）される。このエッチング工程において、等方性エッチングされる窒化シリコンの量は、本発明の技術が含まれる製造工程全体に依存している。一般に、エッチングされる窒化シリコンの量は、浸蝕からシャロートレンチ分離構造のコーナー部分を保護するのに十分なものであるべきである。さらに、窒化シリコンパッド層の等方性エッチングは、図１０（ａ）において説明するように、窒化シリコンが平坦化プロセスのためのストッパとして機能するに十分な厚さを有するように窒化シリコンを残さなくてはならない。
【００１６】
その代わりに、図２１に示すように、例えば次の処理工程中に下部層の酸化等を防ぐため、窒化シリコン層２１０が設けられることもある。この場合、等方性エッチング工程中にエッチングされる窒化シリコンの量は約３００オングストロームである。この方法において、窒化シリコンパッド層２０４及び窒化シリコン層２１０から構成される複合窒化シリコン層は、トレンチ２０６の側壁から約２５０オングストロームだけ後退されている。
【００１７】
次に、図９（ｂ）に示すように、例えばＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を分解するＣＶＤ処理等を使用して基板の表面全体に二酸化シリコン層２１２がブランケット堆積される。例えばＯ3 及びＴＥＯＳ等を使用するプラズマＣＶＤ処理等の二酸化シリコン層２１２を堆積する別の堆積技術を使用してもよい。このようにして、トレンチ２０６及び前記後退された窒化シリコンパッド層２０４により露出された二酸化シリコンパッド層２０２の上面に二酸化シリコン層２１２が堆積される。
【００１８】
次に、図１０（ａ）に示すように、例えばＲＩＥや化学的機械研磨、あるいはそれらの組み合わせを使用して二酸化シリコン層２１２が平坦化される。次に、図１０（ｂ）に示すように、例えば化学的ドライエッチング（ＣＤＥ）、高温のリン酸あるいはＨＦ／グリセロール等によって窒化シリコンパッド層２０４が除去される。
【００１９】
次に、１回以上のウェットエッチング処理が行われ、二酸化シリコンパッド層２０２ならびに任意の犠牲あるいはダミーの酸化物が除去され、結果的に図１０（ｃ）に示す構造となる。窒化シリコンパッド層２０４は等方性エッチング処理によって後退されているため、図１０（ｂ）に示すシャロートレンチ分離構造はＴ字形である。この方法において、図１０（ｃ）に示すように、二酸化シリコンパッド層２０２及び任意の犠牲あるいはダミー酸化物層を除去するウェットエッチング処理はシャロートレンチ分離構造の延長部を浸蝕し、シャロートレンチ分離構造のコーナー部分において絶縁体をエッチングして除去することはない。
【００２０】
したがって、本発明の上記方法を使用すると、シャロートレンチ分離構造のコーナー部分における絶縁体のエッチングが抑制され、シャロートレンチ分離構造によって規定された活性領域中に形成される素子の閾値電圧の変化による問題が最小に抑えられる。図７で説明したように、シャロートレンチ分離構造のコーナー部分が保護される程度は、長さ“Ｌ”によって決定される。本発明によると、この長さ“Ｌ”は窒化シリコン層の等方性エッチングによって規定される。本発明によれば、唯一のプロセスファクタだけが長さ“Ｌ”に影響を及ぼすため、シャロートレンチ分離構造の形状の制御性を強化でき、デバイス特性の変動を減少することができる。さらに、シャロートレンチ分離構造の上部表面及び基板の表面がほぼ水平であるため、図１１に示すように、シャロートレンチ分離構造２１２とそれに続いて形成されたゲート電極２１４との間に殆ど段が形成されない。したがって、ゲート電極のパターニングが容易である。さらに、本発明の方法は工程数が少ないため、デバイスの製造が容易であり、製造コストを低減できる。
【００２１】
図１２（ａ）及び（ｂ）は、上記方法（図２１に図示された窒化シリコン層の形成工程を含む）によって製造されたシャロートレンチ構造の形状を示している。同図において、等方性エッチング工程中にエッチングされる窒化シリコンパッド層の量は、それぞれ１００オングストローム及び３００オングストロームである。これらの図面から分かるように、シャロートレンチ分離構造の形成後にシャロートレンチ分離構造のコーナー部分における絶縁体をウェットエッチングによってエッチングすると、１００オングストロームの等方性エッチングの方が３００オングストロームの等方性エッチングよりも大きくなる。したがって、窒化シリコンパッド層を３００オングストロームだけ後退（プルバック）させる方が、窒化シリコンパッド層を１００オングストロームだけ後退させるよりもシャロートレンチ分離構造のコーナー部分に対する保護が強化される。窒化シリコンパッド層の後退が大きくなるに従い、図１０（ｂ）に示す“Ｔ字形”の水平な延長部が長くなり、シャロートレンチ分離構造のコーナー部分に対する保護も強化される。しかし、窒化シリコンパッド層のエッチングは等方性エッチングであるので、後退量が大きくなるに伴い、残りの窒化シリコンパッド層が薄くなる。上述のように、残りの窒化シリコンパッド層は、図１０（ａ）に示す平坦化処理のためのストッパとして機能するため、十分な厚さを有する必要がある。
【００２２】
図１３乃至図１５は、本発明の第２の実施の形態を示すものであり、シャロートレンチ分離構造の形成方法を示している。図１３（ａ）に示すように、基板２００上に二酸化シリコンパッド（ＳｉＯ2 ）層２０２及び窒化シリコンパッド（Ｓｉ3 Ｎ4 ）層２０４が順次形成される。二酸化シリコン層２０２は約８０乃至１００オングストローム（例えば８２オングストローム）の厚さを有し、例えば熱酸化あるいは低圧化学気相成長（ＬＰＣＶＤ）等によって形成される。窒化シリコン層２０４は約１０００乃至２０００オングストローム  （例えば１３００オングストローム）の厚さを有し、例えばＬＰＣＶＤ等によって形成される。基板２００はシリコンウエハであるか、シリコンウエハ上に形成されたエピタキシャル層であってもよい。次に、パターニングされた図示せぬフォトレジストが窒化シリコンパッド層２０４上に形成される。
【００２３】
次に、図１３（ｂ）に示すように、パターニングされたフォトレジストをマスクとして例えば反応性イオンエッチングによって窒化シリコンパッド層、二酸化シリコンパッド層及び基板がエッチングされ、基板２００内にトレンチ２０６が形成される。
【００２４】
次に、例えばＨＦ／グリセロールあるいは高温のリン酸を使用して窒化シリコンパッド層２０４が等方性エッチングされる。本発明の実施の形態において、この等方性エッチング工程中にエッチングされる窒化シリコンの量は約２５０オングストロームである。したがって、等方性エッチングにより、窒化シリコンパッド層は図１３（ｃ）に示すようにトレンチ２０６の側壁から距離Ｌ＝２５０オングストロームだけ後退する。
【００２５】
図１４（ａ）に示すように、約８０乃至１００オングストロームの厚さを有する薄い二酸化シリコン（ＳｉＯ2 ）層２０８が、トレンチ２０６を形成することによって露出されたシリコン基板２００上に高温（約１０００℃）の熱酸化を行うことによって形成される。この高温の酸化によって、トレンチ２０６を形成するためのエッチング処理によって生じた基板の損傷が除去される。場合によっては、厚さ約５０オングストロームの薄い窒化シリコン層（図示せず）が、例えばＣＶＤによって窒化シリコン層２０４上及び二酸化シリコン層２０８上に堆積される。後続する処理工程中に下部層が酸化されることを防ぐために、例えば窒化シリコン層を設けてもよい。第１の実施の形態のように、５０オングストロームの窒化物層が形成された場合、等方性エッチング工程中にエッチングされる窒化シリコンの量は約３００オングストロームである。この方法において、トレンチ２０６の側壁から約２５０オングストロームだけ後退された複合窒化シリコン層が形成される。
【００２６】
次に、図１４（ｂ）に示すように、例えばＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）が分解されるＣＶＤ処理等を使用して、基板の全面上に二酸化シリコン層２１２がブランケット堆積される。
【００２７】
次に、図１５（ａ）に示すように、例えばＲＩＥや、化学的機械研磨、あるいはそれらを組み合わせて、二酸化シリコン層２１２が平坦化される。次に、図１５（ｂ）に示すように、例えば化学的ドライエッチング（ＣＤＥ）あるいは高温のリン酸あるいはＨＦ／グリセロールを使用してエッチングすることによって、窒化シリコンパッド層２０４が除去される。次に、１回以上のウェットエッチング処理を行い、二酸化シリコンパッド層２０２ならびに任意の犠牲あるいはダミーの酸化物層が除去されることにより、図１５（ｃ）に示すような構造が形成される。
【００２８】
窒化シリコンパッド層は等方性エッチングプロセスによって後退されるため、図１５（ｂ）に示すシャロートレンチ分離構造はＴ字形である。この方法において、二酸化シリコンパッド層２０２及び任意の犠牲あるいはダミーの酸化物層を除去するためのウェットエッチングプロセスは、図１５（ｃ）に示すように、シャロートレンチ分離構造のＴ字形の延長部を浸蝕し、シャロートレンチ分離構造のコーナー部分において絶縁体がエッチングで除去されることはない。
【００２９】
第２の実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
図１６（ａ）及び図１６（ｂ）は、本発明によるシャロートレンチ分離構造によって他のセルから分離された自己整合埋設ストラップを有するトレンチＤＲＡＭセルを示している。図１６（ａ）はトレンチＤＲＡＭセルの上面図であり、図１６（ｂ）は図１６（ａ）の１６ｂ−１６ｂ線に沿った断面図である。ＤＲＡＭセル５０はトレンチキャパシタ５５及び転送ゲート６０を含んでいる。トレンチキャパシタ５５は、第１のＮ+ 型多結晶シリコン充填材料６５、第２の多結晶シリコン充填材料６７及び酸化物カラー７１を含んでいる。ＭＯＳ転送ゲート６０は、Ｐ型ウェル７５中に形成されたＮ型のソース／ドレイン領域７３及びドレイン／ソース領域７４と、ソース／ドレイン領域７３とドレイン／ソース領域７４との間のチャンネル領域から絶縁して間隔を設けられたＷＳｉx ／多結晶積層シリコンゲート（ワード線ＷＬ）７７とを含んでいる。例えばＢＰＳＧからなる絶縁層８０の開口部に形成されたビット線コンタクト７９は、電気的にソース／ドレイン領域７３とビット線（ＢＬ）８１とを接続する。本発明に従って形成されたシャロートレンチ分離構造ＳＴＩは、ＤＲＡＭセル５０を隣接したＤＲＡセル及び通過ワード線９２からＤＲＡＭセル５０を電気的に分離する。通過ワードライン９２は、ＷＳｉx ／多結晶シリコン積層構造を有している。絶縁層８７はビット線８１上に形成され、アルミニウム配線（Ａｌ１）８９が絶縁層８７上に形成されている。アルミニウム配線８９の１本は、例えばタングステン（Ｗ）のコンタクトスタッド９１によってビット線８１に接続されている。拡散領域８３は、第３の多結晶シリコン充填材料６９とＭＯＳ転送ゲート６０のドレイン／ソース領域７４とを電気的に接続する。この拡散領域８３は、記憶トレンチ中の多量にドープされたシリコン充填材料からドープ材料をＰ型ウェル７５に外方拡散することによって形成される。拡散領域８３と第３の多結晶シリコン充填材料６９とによりトレンチキャパシタ５５を転送ゲート６０に接続するための埋設ストラップが構成される。尚、図１６（ａ）において、ＡＡは活性領域を示している。
【００３０】
図１７乃至図２０を参照してシャロートレンチ分離構造、及び本発明の方法を使用してＤＲＡＭセル５０を製造する方法について説明する。図１７（ａ）に示すように、埋設されたＮ型ウェル４８は、メモリセルアレイのために意図されたＰ型ウェルの下方にリンを注入することによってＰ型半導体基板３００中に形成される。埋設されたＮ型ウェルは、例えばＰ型ウェルをＮ型半導体基板に注入する等の別の方法、あるいはエピタキシによって形成してもよい。
【００３１】
図１７（ｂ）に示すように、半導体基板３００上に厚さ約１０ナノメートルの薄い酸化物層３０１が例えば熱成長され、この表面上に厚さ約０．２マイクロメートルの窒化シリコン層３０２が例えば化学気相成長によって形成される。次に、酸化物層３０１及び窒化シリコン層３０２がパターニング及びエッチングされ、トレンチ３０３をエッチングするためのマスクが形成される。このマスクを用いて基板を異方性エッチングし、深さ約８マイクロメートルのトレンチ３０３が形成される。ストレージノードを構成するトレンチ３０３がエッチングされた後、トレンチ３０３の下部からヒ素を外方拡散することによってＮ型キャパシタプレート３０４が形成される。これは、例えばヒ素でドープされたガラス層を付着し、ヒ素でドープされたガラス層をトレンチ３０３の下部だけに残るようにエッチングし、ヒ素を外方拡散するためにアニール処理することによって達成される。
【００３２】
次に、窒化酸化物（ＯＮ）層あるいは酸化窒化物（ＮＯ）層等のストレージノード誘電体層（図示せず）がトレンチ３０３中に形成される。誘電体層が形成された後、トレンチ３０３をＮ+ 型多結晶シリコン等の不純物がドープされた第１の導電性材料で充填することによって第１の導電領域が形成される。充填の工程は、例えばシランあるいはジシランを化学気相成長することによって行われる。次に、Ｎ+ 型多結晶シリコンは、等方性エッチング処理を使用してトレンチ３０３内の第１のレベルにエッチバックされ、第１のトレンチ充填部６５が形成される。第１のトレンチ充填部６５の高さは、半導体基板３００の表面の下方の例えば約１．０マイクロメートル程度である。
【００３３】
次に、図１８（ａ）に示すように、低圧化学気相成長（ＬＰＣＶＤ）あるいはプラズマ増強された化学気相成長（ＰＥＣＶＤ）ＴＥＯＳを使用してＮ+ 型多結晶シリコンまでエッチバックすることによってトレンチ３０３の一部分の側壁上に酸化物カラー７１が形成される。
【００３４】
次に、図１８（ｂ）に示すように、トレンチ３０３の残りに第２の導電性材料を充填することによって第２の導電領域が形成される。第２の導電性材料は例えばＮ+ 型多結晶シリコンあるいはドープされていない多結晶シリコンであり、化学気相成長（ＣＶＤ）によって形成される。次に、第２の導電性材料及び酸化物カラー７１がトレンチ３０３内の第２のレベルにエッチバックされ、その結果、酸化物カラー７１によって半導体基板から絶縁された第２のトレンチ充填部６７が形成される。後続するプロセスにおいて形成される埋設ストラップの深さは、この第２の導電性材料及び酸化物カラー７１の制御されたエッチバックによって定められる。第２のトレンチ充填６７は、半導体基板３００の表面の下方に約０．１マイクロメートルエッチバックされる。
【００３５】
次に、トレンチ３０３内の自然酸化物がその場で除去される。特に、第２のトレンチ充填部６７の上部表面上の自然酸化物、及び埋設ストラップのための不純物がその後外方拡散されるときに通るトレンチ３０３の側壁上の自然酸化物が除去される。この自然酸化物の除去は、例えば８５０℃以上の温度の水素中でその場で予備焼成することによって行われる。
【００３６】
次に、図１９（ａ）に示すように、酸化物カラー７１及び第２の導電性材料のエッチバックによって開けられたトレンチ３０３の部分は、第３の導電性材料によって充填される。第３の導電性材料は、例えば、化学気相成長（ＣＶＤ）によって堆積されたドープされていない多結晶シリコンである。次に、例えば反応性イオンエッチングを使用して多結晶シリコンがエッチバックされ、第３のトレンチ充填部６９が形成される。多結晶シリコンは、埋設ストラップの許容可能な抵抗及び凹部のエッチングの制御性によって決定され、半導体基板３００の表面の下方に約０．０５マイクロメートルエッチバックされるのが好ましい。
【００３７】
図１９（ｂ）に示すように、シャロートレンチ分離を設けるため、シャロートレンチ３１０が形成される。上述のように、シャロートレンチ分離は、ディスクリートなメモリセルがそれらの間で干渉するのを防ぐために使用される。特に、シャロートレンチは、第１、第２の実施の形態で説明したようにして形成される。したがって、例えばトレンチ３１０は、窒化シリコンパッド層３０２上に形成されたパターニングされたフォトレジストをマスクとしてエッチングされる。次に、窒化シリコンパッド層３０２は等方性エッチングされ、約３００オングストローム取り除かれる。
【００３８】
次に、図２０に示すように、トレンチの側壁が酸化され、約１００オングストロームの厚さの酸化物層３２０が形成され、次に、厚さ約５０オングストロームの窒化シリコン層３２２が堆積される。酸化物と窒化物のライニングはオキシダントから酸化物カラー７１を分離するのに役立ち、それによって転位及び応力が抑制される。次に、トレンチが二酸化シリコン等の絶縁体３２４で充填され、その後、トレンチ充填部は化学的機械研磨（ＣＭＰ）及び／または反応性イオンエッチング（ＲＩＥ）を使用して平坦化される。次に、窒化シリコンパッドが化学的ドライエッチング（ＣＤＥ）あるいは高温のリン酸によって除去され、その後、例えば２００オングストロームの二酸化シリコンを取り除くため、ウェットエッチングを使用して酸化物パッドが除去される。この時、トレンチ中の二酸化シリコンもエッチングされる。次に、約１００オングストロームの厚さの犠牲の二酸化シリコン層が基板３００の表面上に形成され、転送ゲートのチャンネル領域の閾値電圧を制御するために転送ゲートのチャンネル領域となる場所に不純物が注入される。次に、１２０オングストロームの酸化物をエッチングして取り除くことによって犠牲酸化物が取り除かれる。
【００３９】
次に、ゲート酸化膜がプレーナ表面上に形成され、ゲート電極材料が堆積及びパターニングされ、ゲート電極が形成される。ゲート電極をマスクとして、ソース／ドレイン領域がイオン注入によって形成される。この結果、トレンチキャパシタに結合された転送ゲートが実現される。デバイス間の相互接続及び出力端子へのメタライゼイションは、周知の技術を使用して行われる。ＤＲＡＭ製造プロセス中、トレンチ内の導電領域からの不純物が外方拡散されてストラップ部分８３が形成される。
【００４０】
上記プロセスによれば、シャロートレンチ分離構造のコーナー部分はメモリセル製造プロセス中のエッチングから保護されており、これらコーナー部分は前記半導体基板の表面部分及び、図２０に示すように、シャロートレンチを充填している絶縁体３２４の上部表面とほぼ水平である。
【００４１】
以上、本発明のシャロートレンチ分離構造及びその形成方法をトレンチキャパシタを含むメモリデバイスに適用される例について説明したが、本発明はこれに限定されず、基板上に形成された任意の半導体装置の素子分離に適用することが可能である。
その他、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００４２】
【発明の効果】
以上、詳述したようにこの発明によれば、シャロートレンチのコーナー部分の浸蝕を防止でき、デバイスの閾値電圧の低下、及び製造工程の増加を抑えることが可能なシャロートレンチ分離構造を形成するための方法を提供できる。
しかも、トレンチに埋め込まれた絶縁物の表面と活性領域の表面との間に殆ど段差がないため、ゲート電極の段切れを防止することが可能である。
【図面の簡単な説明】
【図１】シャロートレンチ分離構造を形成するための従来の方法を示す断面図。
【図２】シャロートレンチ分離構造を形成するための従来の方法を示す断面図。
【図３】シャロートレンチ分離構造の形成後のエッチング処理によってシャロートレンチ分離構造のコーナー部分において二酸化シリコンがエッチングで取り除かれた状態を表す断面図。
【図４】図３に示されたエッチングによる二酸化シリコンの除去を防ぐための従来技術による方法を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図４乃至図６に示す方法に関連した問題を説明するために示す断面図。
【図８】本発明の第１の実施の形態を示すものであり、シャロートレンチ分離構造を形成する工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】厚さがそれぞれ１００オングストローム及び３００オングストロームの窒化シリコン層の縁部の後退（プルバック）で得られたシャロートレンチ分離構造を示す断面図。
【図１３】本発明の第２の実施の形態を示すものであり、シャロートレンチ分離構造を形成する工程を示す断面のＳＥＭ写真。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１６（ａ）は本発明のシャロートレンチ分離構造を用いて製造された自己整合埋設ストラップを有するトレンチＤＲＡＭセルの上面図、図１６（ｂ）は図１６（ａ）の１６ｂ−１６ｂ線に沿った断面図。
【図１７】図１６に示すＤＲＡＭメモリセルの製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】図１８に続く製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】本発明の第１の実施の形態の変形例を示す断面図。
【符号の説明】
２００…シリコン基板、
２０２…二酸化シリコン層、
２０４…窒化シリコン層、
２０６…トレンチ、
２０８…二酸化シリコン層、
２１０…窒化シリコン層、
２１２…二酸化シリコン層、
２１４…ゲート電極、
５０…ＤＲＡＭセル、
６０…ＭＯＳ転送ゲート、
ＳＴＩ…シャロートレンチ分離構造、
５５…トレンチキャパシタ、
７７…ワード線（ＷＬ）、
８１…ビット線（ＢＬ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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