(57)【特許請求の範囲】
【請求項１】
パルス信号を定周期の定パルス幅でもって発振出力する発振回路と；
該発振回路の出力に一端が接続されたコンデンサ素子と；
該コンデンサ素子の他端が接続されたインバータタイプの論理素子と；
前記コンデンサ素子の他端とグランドとの間に接続され、前記発振回路の出力がハイレベルからローレベルに切り替わった時に一時的に導通して前記コンデンサ素子を他端側から放電するトランジスタ素子と；
前記コンデンサ素子が放電された後であって前記発振回路の出力がローレベルの時に、前記コンデンサ素子を他端側から充電する充電回路と；
外部から加えられる制御信号に応じて前記充放電回路の充電時定数を可変する充電時定数可変制御回路と；
前記コンデンサ素子の他端と外部入力電源との間に前記コンデンサ素子から前記外部入力電源に向って電流が流れる向きに設けられたダイオードと；
が設けられていることを特徴とするパルス幅制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から加えられる制御信号の大きさに応じて出力パルス信号のパルス幅を可変制御することができるパルス幅制御回路に関するものである。
【０００２】
【従来の技術】
図４にはパルス幅制御回路の一例が示されている。このパルス幅制御回路１は、同図に示すように、発振回路２と、パルス幅可変回路３と、インバータタイプの論理素子であるナンドゲート（ＮＡＮＤゲート）Ｎ４とを有して構成されている。
【０００３】
上記発振回路２はインバータタイプの論理素子である２個のＮＡＮＤゲートＮ１，Ｎ２を有して構成されており、ＮＡＮＤゲートＮ１の入力の２端子はそれぞれ共通の抵抗体Ｒ１の一端側に接続され、ＮＡＮＤゲートＮ１の出力端子はＮＡＮＤゲートＮ２の入力の各２端子に直列状に接続されており、上記抵抗体Ｒ１とＮＡＮＤゲートＮ１とＮＡＮＤゲートＮ２の直列接続体にはコンデンサ素子Ｃ１が並列接続されている。また、上記ＮＡＮＤゲートＮ１の出力端子にはダイオードＤ１のアノード側が接続され、該ダイオードＤ１のカソード側は抵抗体Ｒ２の一端側に直列状に接続され、この抵抗体Ｒ２の他端側は前記抵抗体Ｒ１とコンデンサ素子Ｃ１の接続部に接続されている。さらに、上記ダイオードＤ１と抵抗体Ｒ２の直列接続体には抵抗体Ｒ３が並列接続されている。
【０００４】
上記パルス幅可変回路３はインバータタイプの論理素子であるＮＡＮＤゲートＮ３を有し、このＮＡＮＤゲートＮ３の入力端子ａは前記発振回路２のＮＡＮＤゲートＮ２の入力側に接続され、ＮＡＮＤゲートＮ３の入力端子ｂには抵抗体Ｒ４の一端側が接続され、この抵抗体Ｒ４の他端側にはダイオードＤ２のカソード側が接続され、該ダイオードＤ２のアノード側は前記発振回路２のＮＡＮＤゲートＮ２の出力端子に接続されている。
【０００５】
また、前記ＮＡＮＤゲートＮ３と抵抗体Ｒ４の接続部にはコンデンサ素子Ｃ２の一端側（入力側）が接続され、このコンデンサ素子Ｃ２の他端側は接地されている。このコンデンサ素子Ｃ２の接地側にはフォトトランジスタ素子ＰＴ１のエミッタ側が接続され、該フォトトランジスタ素子ＰＴ１のコレクタ側は抵抗体Ｒ５の一端側に接続され、この抵抗体Ｒ５の他端側は前記コンデンサ素子Ｃ２の入力側に接続されている。さらに、前記ＮＡＮＤゲートＮ３の出力端子はＮＡＮＤゲートＮ４の各入力端子に共通に接続されている。このＮＡＮＤゲートＮ４の出力端はパルス幅制御回路１の出力端と成しており、この出力端はパルス幅制御回路１の所望の接続相手に接続される。
【０００６】
図４に示すパルス幅制御回路１は上記のように構成されており、このパルス幅制御回路１の回路動作例を簡単に説明する。発振回路２のＮＡＮＤゲートＮ１はコンデンサ素子Ｃ１の充放電に基づき図５の（ｂ）に示すような定周期Ｔ１の定パルス幅Ｈ１を持つパルス信号を出力し、ＮＡＮＤゲートＮ２は上記ＮＡＮＤゲートＮ１の出力パルス信号を受け該パルス信号レベルを反転させたパルス信号を出力する。つまり、ＮＡＮＤゲートＮ２は定周期Ｔ１のパルス幅ｈ１のパルス信号を発振回路２の出力パルス信号として出力する。
【０００７】
パルス幅可変回路３は上記発振回路２の出力パルス信号を受けて次に示すように動作する。発振回路２の出力パルス信号レベル（ＮＡＮＤゲートＮ２の出力パルス信号レベル）がローレベル（Ｌ）からハイレベル（Ｈ）に反転したときに（図５に示す時間ｔ１）、このハイレベル信号がダイオードＤ２と抵抗体Ｒ４を順に通ってコンデンサ素子Ｃ２に流れ始め、コンデンサ素子Ｃ２の充電が開始され、コンデンサ素子Ｃ２の充電電圧は、図５の（ｃ）に示すように、時間の経過と共に増加していく。
【０００８】
ところで、ＮＡＮＤゲートＮ３の入力端子ａにはＮＡＮＤゲートＮ２の入力側の電圧が加えられ、ＮＡＮＤゲートＮ３の入力端子ｂには上記コンデンサ素子Ｃ２の充電電圧が加えられており、上記ＮＡＮＤゲートＮ３の入力端子ａにハイレベル信号が加えられ、かつ、入力端子ｂにＮＡＮＤゲートＮ３のしきい値電圧（スレッショルド電圧）以上の電圧がコンデンサ素子Ｃ２から加えられているときにのみ、ＮＡＮＤゲートＮ３は出力パルス信号のレベルをローレベルにするものである。
【０００９】
上記コンデンサ素子Ｃ２の充電期間には、ＮＡＮＤゲートＮ２の入力側のローレベル信号がＮＡＮＤゲートＮ３の入力端子ａに加えられているので、ＮＡＮＤゲートＮ３から出力されるパルス信号の出力レベルは図５の（ｄ）に示すようにハイレベルとなっている。
【００１０】
上記コンデンサ素子Ｃ２の充電動作によってコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲートＮ３のスレッショルド電圧以上となっている状態で、ＮＡＮＤゲートＮ１の出力パルス信号レベルの反転に伴ってＮＡＮＤゲートＮ２の出力パルス信号レベルがハイレベルからローレベルに反転したときには（時間ｔ２）、上記ＮＡＮＤゲートＮ２の入力側のハイレベル信号と、スレッショルド電圧以上のコンデンサ素子Ｃ２の充電電圧とがＮＡＮＤゲートＮ３に入力されるので、ＮＡＮＤゲートＮ３から出力されるパルス信号レベルは、図５の（ｄ）に示すように、ハイレベルからローレベルに反転する。
【００１１】
一方、上記ＮＡＮＤゲートＮ２の出力パルス信号レベルの反転によって、コンデンサ素子Ｃ２の充電電圧は抵抗体Ｒ５とフォトトランジスタ素子ＰＴ１を順に通って放電し始め、この放電によってコンデンサ素子Ｃ２の充電電圧は図５の（ｃ）の実線に示すように時間の経過と共に減少していき、ＮＡＮＤゲートＮ２の入力パルス信号レベルがハイレベルの状態でコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲートＮ３のスレッショルド電圧よりも低下したときに（時間ｔ３）、ＮＡＮＤゲートＮ３の出力パルス信号レベルは、図５の（ｄ）に示すように、ローレベルからハイレベルに反転する。
【００１２】
そして、再び、上記の如く、ＮＡＮＤゲートＮ２の出力パルス信号レベルがハイレベルからローレベルに反転したときに（時間ｔ５）、ＮＡＮＤゲートＮ３の出力パルス信号レベルはハイレベルからローレベルに反転する。
【００１３】
ところで、前記フォトトランジスタ素子ＰＴ１は外部から加えられる制御信号（ここでは光）が大きくなるに従って（強くなるに従って）該フォトトランジスタ素子ＰＴ１のインピーダンスが減少し、反対に、上記制御信号が小さくなるに従って（弱くなるに従って）インピーダンスが増加する特性を有するものであることから、上記制御信号が大きくなるに従ってフォトトランジスタ素子ＰＴ１は電流が流れ易くなる。このことによって、コンデンサ素子Ｃ２の放電期間に、コンデンサ素子Ｃ２からフォトトランジスタ素子ＰＴ１を通って放電する単位時間当たりの電流量が増加し、コンデンサ素子Ｃ２の放電速度が速くなる方向にコンデンサ素子Ｃ２の放電時定数が可変し、反対に、上記制御信号が小さくなるに従ってフォトトランジスタ素子ＰＴ１は電流が流れ難くなってコンデンサ素子Ｃ２の放電速度が遅くなる方向にコンデンサ素子Ｃ２の放電時定数が可変する。
【００１４】
上記の如く、制御信号の変動によってコンデンサ素子Ｃ２の放電速度が速まると、図５の（ｃ）の破線Ｌ１に示すように、コンデンサ素子Ｃ２の放電開始時からコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲートＮ３のスレッショルド電圧よりも低下するまでに要する時間が短くなり、ＮＡＮＤゲートＮ３の出力パルス信号レベルがローレベルである期間が短くなる。従って、必然的に、ＮＡＮＤゲートＮ３の出力パルス信号のパルス幅が図５の（ｄ）のパルス幅Ｈ３’に示すように広くなる。
【００１５】
反対に、制御信号の変動によってコンデンサ素子Ｃ２の放電速度が遅くなると、図５の（ｃ）の破線Ｌ２に示すように、放電開始時からコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲートＮ３のスレッショルド電圧よりも低下するまでに要する時間が長くなり、ＮＡＮＤゲートＮ３の出力パルス信号のパルス幅が図５の（ｄ）のパルス幅Ｈ３”に示すように狭くなる。
【００１６】
上記のように、ＮＡＮＤゲートＮ３の出力パルス信号のパルス幅Ｈ３はコンデンサ素子Ｃ２の放電速度（放電時定数）に基づき定まり、そのコンデンサ素子Ｃ２の放電時定数は外部の制御信号の大きさに応じて可変するものであることから、ＮＡＮＤゲートＮ３は制御信号の変動に応じたパルス幅を持つパルス信号をパルス幅可変回路３の出力パルス信号として出力することができる。
【００１７】
通常、外部制御信号が大きくなるに従ってパルス幅が狭くなり、外部制御信号が小さくなるに従ってパルス幅が広くなるようなパルス幅制御が成されることがパルス幅制御回路１に要求されることから、前述したように、上記パルス幅可変回路３の出力側に該回路３の出力パルス信号レベルを反転させるためのＮＡＮＤゲートＮ４が設けられており、このＮＡＮＤゲートＮ４によって、上記ＮＡＮＤゲートＮ３の出力パルス信号レベルを反転させた図５の（ｅ）に示すパルス信号が、つまり、上記要求されるパルス幅制御が行われるパルス信号がパルス幅制御回路１から出力される。
【００１８】
以上のように、図４に示すパルス幅制御回路１は、外部の制御信号が大きくなるに従って出力パルス信号のパルス幅を狭くする方向に制御し、また、外部の制御信号が小さくなるに従って出力パルス信号のパルス幅を広くする方向に可変制御することができ、安価であるＮＡＮＤゲートを採用することで回路コストを安価にすることが可能である。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記ＮＡＮＤゲートを含めたインバータタイプの論理素子は駆動損失が大きく、図４に示すように、４個ものインバータタイプの論理素子を使用した場合には、それら論理素子のトータル駆動損失が大きくなるという問題が生じ、パルス幅制御回路１を構成するインバータタイプの論理素子の使用個数を削減することが望まれている。
【００２０】
本発明は上記課題を解決するために成されたものであり、その目的は、インバータタイプの論理素子の使用個数を削減することができ、インバータタイプの論理素子のトータル駆動損失の減少を図ることができるパルス幅制御回路を提供することである。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、この発明は次のような構成をもって前記課題を解決する手段としている。すなわち、本発明は、パルス信号を定周期の定パルス幅でもって発振出力する発振回路と；該発振回路の出力に一端が接続されたコンデンサ素子と；該コンデンサ素子の他端が接続されたインバータタイプの論理素子と；前記コンデンサ素子の他端とグランドとの間に接続され、前記発振回路の出力がハイレベルからローレベルに切り替わった時に一時的に導通して前記コンデンサ素子を他端側から放電するトランジスタ素子と；前記コンデンサ素子が放電された後であって前記発振回路の出力がローレベルの時に、前記コンデンサ素子を他端側から充電する充電回路と；外部から加えられる制御信号に応じて前記充放電回路の充電時定数を可変する充電時定数可変制御回路と；前記コンデンサ素子の他端と外部入力電源との間に前記コンデンサ素子から前記外部入力電源に向って電流が流れる向きに設けられたダイオードと；が設けられている構成をもって前記課題を解決する手段としている。
【００２３】
上記構成の発明において、充電時定数可変制御回路は、制御信号が大きくなるに従って充放電回路の充電速度を速める方向に充放電回路の充電時定数を可変する。このように、充放電回路の充電速度が速められることによって、充放電回路の充電動作が開始されてから該充放電回路の充電電圧がインバータタイプの論理素子のオフしきい値電圧に達するまでに要する時間が短くなり、インバータタイプの論理素子から出力されるパルス信号のハイレベルのパルス幅が狭くなる。
【００２４】
また、充電時定数可変制御回路は、制御信号が小さくなるに従って充放電回路の充電速度を遅くする方向に充放電回路の充電時定数を可変する。このように、充放電回路の充電速度が遅くなることによって、充放電回路の放電動作が開始されてから該充放電回路の充電電圧がインバータタイプの論理素子のオフしきい値電圧に達するまでに要する時間が長くなり、インバータタイプの論理素子の出力パルス信号のパルス幅が広くなる。
【００２５】
上記のように、制御信号が大きくなるに従ってインバータタイプの論理素子の出力パルス信号のパルス幅を狭くする方向に制御し、制御信号が小さくなるに従ってインバータタイプの論理素子の出力パルス信号のパルス幅を広くする方向に制御できるので、上記インバータタイプの論理素子の出力側に、さらに、インバータタイプの論理素子を設ける必要がない。
【００２６】
このように、充放電回路に接続するインバータタイプの論理素子の出力側にさらにインバータタイプの論理素子を設ける必要がない分、インバータタイプの論理素子の使用個数を削減することができ、パルス幅制御回路におけるインバータタイプの論理素子のトータル駆動損失を抑制することが可能となり、前記課題が解決される。
【００２７】
【発明の実施の形態】
以下に、本発明に係る実施形態例を図面に基づき説明する。
【００２８】
図１には本実施形態例のパルス幅制御回路が示されている。同図に示すように、インバータタイプの論理素子であるＮＯＲゲート（ノアゲート）ＮＲ１の各入力端子ａ，ｂには共通の抵抗体４の一端側が直列状に接続され、ＮＯＲゲートＮＲ１の出力端子にはインバータタイプの論理素子であるＮＯＲゲートＮＲ２の各入力端子ａ，ｂが直列状に接続されており、上記抵抗体４とＮＯＲゲートＮＲ１とＮＯＲゲートＮＲ２の直列接続体にはコンデンサ素子５が並列接続されている。また、上記抵抗体４とＮＯＲゲートＮＲ１の直列接続体には、抵抗体６と抵抗体７の直列接続体が並列接続され、上記抵抗体６と抵抗体７の接続部にはダイオード８のカソード側が接続され、該ダイオード８のアノード側は抵抗体６と抵抗体４の接続部に接続されている。
【００２９】
上記コンデンサ素子５と抵抗体４，６，７とダイオード８とによって、定周期でもって充放電を行う定周期充放電回路が構成され、該定周期充放電回路と上記ＮＯＲゲートＮＲ１，ＮＲ２とによって、パルス信号を定周期の定パルス幅でもって発振出力する発振回路２が構成されている。
【００３０】
前記ＮＯＲゲートＮＲ２の出力端側にはコンデンサ素子１０の一端側が接続され、このコンデンサ素子１０の他端側はダイオード１１のアノード側と抵抗体１２の一端側とダイオード１３のカソード側とインバータタイプの論理素子であるＮＯＲゲートＮＲ３の入力端子ａと抵抗体１４の一端側とにそれぞれ接続されている。上記ダイオード１１のカソード側と抵抗体１２の他端側とはそれぞれ外部入力電源Ｖccに接続されている。
【００３１】
また、上記ダイオード１３のアノード側は抵抗体１５の一端側に接続され、この抵抗体１５の他端側はフォトトランジスタ素子１６のエミッタ側に接続され、該フォトトランジスタ素子１６のコレクタ側は前記外部入力電源Ｖccに接続されている。さらに、上記ダイオード１３のアノード側と抵抗体１５の接続部には抵抗体１７の一端側が接続され、この抵抗体１７の他端側は接地されている。
【００３２】
さらに、前記抵抗体１４はトランジスタ素子１８のコレクタ側に接続され、該トランジスタ素子１８のエミッタ側は接地されている。このトランジスタ素子１８のベース側にはコンデンサ素子２０の一端側と抵抗体２１の一端側とがそれぞれ接続され、上記抵抗体２１の他端側は接地され、コンデンサ素子２０の他端側は抵抗体２２の一端側に接続され、この抵抗体２２の他端側は前記ＮＯＲゲートＮＲ１とＮＯＲゲートＮＲ２の接続部に接続されている。
【００３３】
上記ＮＯＲゲートＮＲ３の一方の入力端子ａは前述したようにコンデンサ素子１０に接続され、他方の入力端子ｂは接地されている。ＮＯＲゲートＮＲ３の出力端子はパルス幅制御回路１の出力端子と成しており、パルス幅制御回路１の所望の接続相手に接続され、このＮＯＲゲートＮＲ３の出力信号がパルス幅制御回路１の出力信号として出力される。
【００３４】
上記抵抗体１２，１５，１７とダイオード１３とフォトトランジスタ素子１６とによって、外部入力電源Ｖccの電力を利用してコンデンサ素子１０の充電を行う充電回路が構成され、ダイオード１１と抵抗体１２，１４，２１，２２とトランジスタ素子１８とコンデンサ素子２０とによって、コンデンサ素子１０の充電電圧を放電する放電回路が構成され、上記充電回路と放電回路とコンデンサ素子１０とによって、前記発振回路２の出力パルス信号を受けて充放電する充放電回路が構成されている。
【００３５】
また、ダイオード１３と抵抗体１５とフォトトランジスタ素子１６とによって、コンデンサ素子１０の充電速度（つまり、充電時定数）を可変制御する充電時定数可変制御回路が構成されており、該充電時定数可変制御回路と上記充放電回路とＮＯＲゲートＮＲ３とによって、外部から加えられる制御信号の変動に応じて可変するパルス幅を持つパルス信号を出力するパルス幅可変回路３が構成されており、前記発振回路２とパルス幅可変回路３とによってパルス幅制御回路１が構成されている。
【００３６】
本実施形態例に示すパルス幅制御回路は上記のように構成されており、以下に、本実施形態例に示すパルス幅制御回路の動作例を図２に示すタイムチャートに基づき説明する。
【００３７】
上記発振回路２のＮＯＲゲートＮＲ１の出力パルス信号のレベルが図２の（ｂ）に示すようにローレベルからハイレベルに反転したときに（図２に示す時間ｔ１）、このハイレベル信号が抵抗体７と抵抗体６を順に通ってコンデンサ素子５に印加され始め、図２の（ａ）に示すように、コンデンサ素子５の充電が開始され、時間の経過と共にコンデンサ素子５の充電電圧は増加していく。このコンデンサ素子５の充電電圧は抵抗体Ｒ４を介してＮＯＲゲートＮＲ１の入力側に加えられる。
【００３８】
この実施形態例に採用した上記各ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３は、オンしきい値とオフしきい値電圧を兼用するしきい値電圧（スレッショルド電圧）と、入力電圧（入力レベル）とに基づき、出力パルス信号のレベルが定められるものである。すなわち、各ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３は入力端子ａ，ｂに入力する電圧がスレッショルド電圧未満であるときにのみ、出力パルス信号レベルをハイレベルにする特性を有することから、上記コンデンサ素子５の充電期間に、ＮＯＲゲートＮＲ１に入力する電圧（つまり、コンデンサ素子５の充電電圧）がＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１に達するまではＮＯＲゲートＮＲ１は図２の（ｂ）に示すようにハイレベル信号を継続して出力する。
【００３９】
そして、コンデンサ素子５の充電電圧が上記ＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１に達すると（時間ｔ２）、ＮＯＲゲートＮＲ１の出力パルス信号レベルはハイレベルからローレベルに反転し、それと同時に、コンデンサ素子５の充電電圧は、図２の（ａ）に示すように瞬間的に増加した後に、ダイオード８や抵抗体６を通って放電し徐々に減少していく。
【００４０】
この放電によって、コンデンサ素子５の充電電圧がＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１よりも低下したときに（時間ｔ３）、ＮＯＲゲートＮＲ１の出力パルス信号レベルはローレベルからハイレベルに反転し、同時に、コンデンサ素子５の充電電圧は瞬時に大幅に減少し、その後、再び、上記の如く、ＮＯＲゲートＮＲ１から出力されるハイレベル信号によってコンデンサ素子５は充電が開始される。
【００４１】
上記のように、ＮＯＲゲートＮＲ１の出力パルス信号のハイレベル期間Ｈ１は、コンデンサ素子５の充電が開始されてからコンデンサ素子５の充電電圧がＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１まで上昇するのに要する時間であり、コンデンサ素子５の充電速度に基づき定められ、また、ＮＯＲゲートＮＲ１の出力パルス信号のローレベル期間ｈ１はコンデンサ素子５の放電が開始されてからコンデンサ素子５の充電電圧がＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１まで低下するのに要する時間であり、コンデンサ素子５の放電速度に基づき定まり、上記コンデンサ素子５の充電速度と放電速度は抵抗体６，７の各抵抗値とコンデンサ素子５の静電容量とによって定まり、それら抵抗体６，７の各抵抗値とコンデンサ素子５の静電容量は固定されていることから、ＮＯＲゲートＮＲ１の出力パルス信号のハイレベル期間Ｈ１とローレベル期間ｈ１は一定時間となる。つまり、ＮＯＲゲートＮＲ１から定周期Ｔ１の定パルス幅Ｈ１のパルス信号が出力される。
【００４２】
上記ＮＯＲゲートＮＲ１の出力パルス信号はＮＯＲゲートＮＲ２に加えられ、ＮＯＲゲートＮＲ２はそのＮＯＲゲートＮＲ１の出力パルス信号のレベルを反転させ、図２の（ｃ）に示すようなパルス信号を出力する。このＮＯＲゲートＮＲ２の出力信号が発振回路２の出力信号として出力されるので、この発振回路２は定周期Ｔ１の定パルス幅ｈ１を持つパルス信号を出力する。
【００４３】
この発振回路２の出力パルス信号はコンデンサ素子１０に加えられており、前記ＮＯＲゲートＮＲ１の出力パルス信号レベルの反転に伴ってＮＯＲゲートＮＲ２の出力信号がローレベルに反転したときに（時間ｔ３）、コンデンサ素子１０は瞬間的に放電しコンデンサ素子１０の充電電圧は図２の（ｄ）に示すように大幅に減少する。このコンデンサ素子１０の放電経路は主に２経路あり、その１つはダイオード１１を通る経路であり、もう１つは、抵抗体１４とトランジスタ素子１８を順に通って放電する経路である。
【００４４】
なお、上記ＮＯＲゲートＮＲ１の出力パルス信号がローレベルからハイレベルに反転する際にはトリガーが発生し、このトリガーが抵抗体２２とコンデンサ素子２０から成る微分回路を通ってトランジスタ素子１８のベースに印加するので、トランジスタ素子１８のコレクタ−エミッタ間は瞬間的に導通状態となることから、上記の如く、コンデンサ素子１０の充電電圧を抵抗体１４とトランジスタ素子１８を順に通して放電させることができる。
【００４５】
上記コンデンサ素子１０の充電電圧はＮＯＲゲートＮＲ３の入力端子ａに加えられており、上記の如くコンデンサ素子１０の充電電圧が放電によってＮＯＲゲートＮＲ３のスレッショルド電圧Ｖ３よりも低下したときに（時間ｔ３）、ＮＯＲゲートＮＲ３から出力されるパルス信号のレベルは、図２の（ｅ）に示すように、ローレベルからハイレベルに反転する。
【００４６】
上記の如くコンデンサ素子１０の放電が完了した以降には、外部入力電源Ｖccの電力が抵抗体１２を通ってコンデンサ素子１０に至る経路と、フォトトランジスタ素子１６と抵抗体１５とダイオード１３を順に通ってコンデンサ素子１０に至る経路とでコンデンサ素子１０に加えられてコンデンサ素子１０の充電が行われるが、上記フォトトランジスタ素子１６は外部から加えられる制御信号（ここでは光）が大きくなるに従って（強くなるに従って）インピーダンスが小さくなり、上記制御信号が小さくなるに従って（弱くなるに従って）インピーダンスが大きくなるので、制御信号が非常に小さかったり、制御信号の入力がないときには、外部入力電源Ｖccは上記フォトトランジスタ素子１６を殆ど通電することができず、このような場合には、外部入力電源Ｖccは殆ど抵抗体１２を通ってコンデンサ素子１０に印加することになる。
【００４７】
上記コンデンサ素子１０の充電動作によって、図２の（ｄ）の実線Ａに示すように、コンデンサ素子１０の充電電圧がＮＯＲゲートＮＲ３のスレッショルド電圧Ｖ３に達したときには（時間ｔ４）、ＮＯＲゲートＮＲ３の出力パルス信号レベルは、図２の（ｅ）に示すように、ハイレベルからローレベルに反転する。
【００４８】
ところで、上記の如く、フォトトランジスタ素子１６に加えられる制御信号が大きくなるに従ってフォトトランジスタ素子１６のインピーダンスが小さくなり、フォトトランジスタ素子１６は電流が流れ易くなるので、制御信号が大きくなるに従って外部入力電源Ｖccからコンデンサ素子１０に加えられる単位時間当たりの電流量が増加し、図２の（ｄ）の破線Ｂに示すように、コンデンサ素子１０の充電速度が速くなる方向に充電時定数が可変して、コンデンサ素子１０の充電が開始されてからコンデンサ素子１０の充電電圧がＮＯＲゲートＮＲ３のスレッショルド電圧Ｖ３に達するまでに要する時間が短くなり、ＮＯＲゲートＮＲ３の出力パルス信号のパルス幅は、図２の（ｅ）のパルス幅Ｈ３’に示すように、狭くなる。
【００４９】
また、フォトトランジスタ素子１６に加えられる制御信号が小さくなるに従ってフォトトランジスタ素子１６のインピーダンスが大きくなり、フォトトランジスタ素子１６は電流が流れ難くなるので、制御信号が小さくなるに従って外部入力電源Ｖccからコンデンサ素子１０に加えられる単位時間当たりの電流量が減少し、図２の（ｄ）の破線Ｃに示すように、コンデンサ素子１０の充電速度は遅くなる方向に充電時定数が可変して、コンデンサ素子１０の充電が開始されてからコンデンサ素子１０の充電電圧がＮＯＲゲートＮＲ３のスレッショルド電圧に達するまでの時間が長くなり、ＮＯＲゲートＮＲ３の出力パルス信号のパルス幅は、図２の（ｅ）のパルス幅Ｈ３”に示すように、広くなる。
【００５０】
上記の如く、外部入力電源Ｖccからコンデンサ素子１０に至る充電経路上に、外部から加えられる制御信号が大きくなるに従って通電量を増加する方向に可変できる電流可変制御素子、つまり、この実施形態例では、フォトトランジスタ素子１６を介設することで、制御信号が大きくなるに従ってコンデンサ素子１０の充電速度を速める方向に充電時定数を可変してＮＯＲゲートＮＲ３の出力パルス信号のパルス幅Ｈ３を狭くする方向に制御し、上記制御信号が小さくなるに従ってコンデンサ素子１０の充電速度を遅くする方向に充電時定数を可変してＮＯＲゲートＮＲ３の出力パルス信号のパルス幅Ｈ３を広くする方向に制御できる。
【００５１】
上記の如く、コンデンサ素子１０の充電電圧がＮＯＲゲートＮＲ３のスレッショルド電圧Ｖ３に達した以降も、コンデンサ素子１０の充電は継続され、このコンデンサ素子１０の充電期間に、発振回路２からコンデンサ素子１０に加えられるパルス信号レベルが図２の（ｃ）に示すようにローレベルからハイレベルに反転したときに（時間ｔ５）、このハイレベル信号によってコンデンサ素子１０は、図２の（ｄ）に示すように、瞬間的に充電完了し、発振回路２の出力パルス信号がハイレベルである期間は、その充電状態は維持され、この状態で、発振回路２の出力パルス信号がローレベルに反転したときには（時間ｔ６）、前記の如く、コンデンサ素子１０の充電電圧は放電し、ＮＯＲゲートＮＲ３の出力パルス信号はローレベルからハイレベルに反転する。その後、再び、上記の如く、コンデンサ素子１０の充電が開始されて、コンデンサ素子１０の充電電圧がスレッショルド電圧に達したときに（時間ｔ７）、ＮＯＲゲートＮＲ３の出力パルス信号はハイレベルからローレベルに反転する。
【００５２】
この実施形態例では、コンデンサ素子１０に接続されるＮＯＲゲートＮＲ３の出力パルス信号のパルス幅を、外部の制御信号が大きくなるに従って狭くする方向に、また、外部の制御信号が小さくなるに従って広くする方向に制御できる回路構成としたので、従来のように、パルス幅可変回路３の出力側に該回路の出力パルス信号レベルを反転させるためのインバータタイプの論理素子を設けなくて済み、つまり、３個のインバータタイプの論理素子のみでパルス幅制御回路１を構成することが可能となり、パルス幅制御回路１を構成するインバータタイプの論理素子の使用個数を削減することができ、その分、パルス幅制御回路１のトータルの論理素子駆動損失を減少させることができる。
【００５３】
また、通常、パルス幅制御回路１は、２個又は４個の論理素子が１つのパッケージにまとめられた論理ゲートＩＣを使用して形成されるので、本実施形態例に示すように、パルス幅制御回路１に使用する論理素子が３個で済む場合には、上記論理ゲートＩＣの中の論理素子が１個余り、この余った論理素子を用いて、新たな回路展開を図ることができるという画期的な効果を得ることができる。
【００５４】
例えば、図３には上記図１に示すパルス幅制御回路１をスイッチング電源回路に組み込んだ場合の一例が示されている。この図３に示すスイッチング電源回路は、直流の入力電源Ｖccの電圧を、トランジスタ素子ＴＲ１（例えば、ＭＯＳ−ＦＥＴ）のソース−ドレイン間の導通・通電停止動作に基づいて、一旦、トランスＴで交流電圧（電流）に変換した後に、その交流電圧をダイオードＤ３とコンデンサ素子Ｃ３から成る整流平滑回路で整流平滑して直流電圧に変換し、直流の出力電圧Ｖoutとして出力するものであり、上記トランジスタ素子ＴＲ１のソース−ドレイン間の導通時間を長くするに従って上記出力電圧Ｖoutを上昇させることができ、トランジスタ素子ＴＲ１のソース−ドレイン間の導通時間を短くするに従って上記直流電圧Ｖoutを降下させることができるので、上記トランジスタ素子ＴＲ１の導通時間を制御することで安定的に設定の出力電圧Ｖoutを出力することが可能である。
【００５５】
図３の例では、本実施形態例に示したパルス幅制御回路１は、上記トランジスタ素子ＴＲ１の導通時間を制御する制御回路として、スイッチング電源回路に組み込まれており、パルス幅制御回路１の出力側が上記トランジスタ素子ＴＲ１のゲート側に接続され、ＮＯＲゲートＮＲ３の出力パルス信号をトランジスタ素子ＴＲ１のゲート側に加える構成となっており、そのＮＯＲゲートＮＲ３の出力パルス信号レベルがハイレベルであるときにトランジスタ素子ＴＲ１のソース−ドレイン間が導通状態に制御され、上記出力パルス信号レベルがローレベルであるときにトランジスタ素子ＴＲ１のソース−ドレイン間が通電停止状態に制御される。
【００５６】
図３に示すスイッチング電源回路には出力電圧Ｖoutを検出出力する検出回路２５が設けられている。この検出回路２５は抵抗体Ｒ８，Ｒ９，Ｒ１０とフォトダイオードＰＤとシャントレギュレータＳＲ１とを有して構成され、上記フォトダイオードＰＤは出力電圧Ｖoutが高くなるに従って発光量が増加し、出力電圧Ｖoutが低くなるに従って発光量が減少するように構成されており、このフォトダイオードＰＤと前記パルス幅制御回路１のフォトトランジスタ素子１６とによってフォトカプラが構成され、上記フォトダイオードＰＤの発光が外部の制御信号としてフォトトランジスタ素子１６に加えられる。
【００５７】
このように、スイッチング電源回路の出力電圧Ｖoutに応じた制御信号がフォトトランジスタ素子１６に加えられることによって、出力電圧Ｖoutが設定の電圧よりも上昇したときには、上記フォトダイオードＰＤの発光量（制御信号量）が増加し、このことによって、コンデンサ素子１０の充電速度が速くなる方向に充電時定数が可変されてパルス幅制御回路１の出力パルス信号のパルス幅が狭くなり、トランジスタ素子ＴＲ１の導通時間が短くなって出力電圧Ｖoutを下げる方向に制御することができる。
【００５８】
また、スイッチング電源回路の出力電圧Ｖoutが設定の電圧よりも降下したときには、フォトトランジスタ素子１６に加えられるフォトダイオードＰＤの発光量（制御信号）が減少し、このことによって、コンデンサ素子１０の充電速度が遅くなる方向に充電時定数が可変されてパルス幅制御回路１の出力パルス信号のパルス幅が広くなり、トランジスタ素子ＴＲ１の導通時間が長くなって出力電圧Ｖoutを上昇させる方向に制御することができる。
【００５９】
ところで、パルス幅制御回路１からトランジスタ素子ＴＲ１のゲートに流れるハイレベル信号の電流は、トランジスタ素子ＴＲ１を瞬間的にオンするために必要な電流よりも低い場合があり、そのような場合には、トランジスタ素子ＴＲ１を安定的に制御できない虞がある。
【００６０】
そこで、本実施形態例では、３個のインバータタイプの論理素子でパルス幅制御回路１を構成することができるので、２個又は４個の論理素子を１パッケージに収容した論理ゲートＩＣを用いる場合には、その論理ゲートＩＣの中のパルス幅制御回路１に使用されない余った論理素子（図３ではＮＯＲゲートＮＲ４）を前記パルス幅制御回路１のＮＯＲゲートＮＲ３に並列状に設けて、トランジスタ素子ＴＲ１のゲートに加えられる電流量を倍増させ、トランジスタ素子ＴＲ１を安定駆動させることができる構成にしている。
【００６１】
また、この図３に示すスイッチング電源回路は、パルス幅制御回路１を利用して次に示すようなリモートオフ機能と過電流保護機能とソフトスタート機能とを行う構成を備えている。すなわち、上記ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４の各入力端子に抵抗体Ｒ６の一端側がそれぞれ接続され、この抵抗体Ｒ６の他端側には外部電圧源（図示せず）が接続され、該外部電圧源から各ＮＯＲゲートのスレッショルド電圧以上の大きな電圧を抵抗体Ｒ６を介して各ＮＯＲゲートの入力側に加えることによって、各ＮＯＲゲートの出力パルス信号レベルが瞬時にローレベルとなり、前記トランジスタ素子ＴＲ１は通電停止状態となり、リモートオフ機能が働いてスイッチング電源回路の回路動作を直ちに停止させることができる。
【００６２】
また、過電流保護機能とソフトスタート機能とを共に制御することができる保護回路２４が設けられており、また、スイッチング電源回路を流れる通電電流を電圧に変換して検出することができる抵抗体Ｒ１１が設けられ、該抵抗体１１は上記保護回路２４に接続されている。さらに、上記保護回路２４は入力電源Ｖccに接続されると共に、ダイオードＤ４を介してパルス幅制御回路１のコンデンサ素子１０に接続されている。
【００６３】
上記保護回路２４は、スイッチング電源回路を起動させたときに、外部入力電源Ｖccの電力をダイオードＤ４を介しコンデンサ素子１０に加え、そのコンデンサ素子１０に加える電流を徐々に減少させる回路構成と、スイッチング電源回路に過剰な電流が流れている過電流状態であるときに、上記抵抗体Ｒ１１により検出される電圧に応じた電流をダイオードＤ４を介してコンデンサ素子１０に加える回路構成とを有している。
【００６４】
上記保護回路２４とダイオードＤ４と抵抗体１１とを設けることによって、スイッチング電源回路の起動期間に、コンデンサ素子１０には、抵抗体１２を通る電流と、フォトトランジスタ素子１６を通る電流とに加えて、保護回路２４を通る電流が印加することとなるが、上記保護回路２４から加えられる電流を徐々に減少させることで、コンデンサ素子１０の充電速度が徐々に遅くなってパルス幅制御回路１からトランジスタ素子ＴＲ１に出力されるパルス幅が広くなっていくので、スイッチング電源回路をソフトスタートさせることができる。
【００６５】
また、スイッチング電源回路が過電流状態であるときには、抵抗体Ｒ１１に生じている電圧に応じた電流がダイオードＤ４を介してコンデンサ素子１０に加えられ、コンデンサ素子１０の充電速度が速くなり、パルス幅制御回路１からトランジスタ素子ＴＲ１に出力されるパルス信号のパルス幅が狭くなって回路に流れる電流を抑制することができ、過電流保護機能が働いてスイッチング電源回路を保護することができる。
【００６６】
本実施形態例では、３個のインバータタイプの論理素子だけでパルス幅制御回路１を構成することができるので、上記の如く２個又は４個の論理素子が１パッケージ内に収容された論理ゲートＩＣを用いてパルス幅制御回路１を構成する場合に、パルス幅制御回路１に使用されなかった残りの１個の論理素子を用いて、上記の如く、新たな回路展開を図ることが可能である。
【００６７】
なお、本発明は上記実施形態例に限定されるものではなく、様々な実施の形態を採り得る。例えば、上記実施形態例では、インバータタイプの論理素子としてＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３が使用されていたが、上記ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３のうちの１個以上に代えて、ＮＯＲゲート以外のインバータタイプの論理素子、例えば、ＮＡＮＤゲートやインバータ素子等を用いてもよい。このような場合にも、もちろん、発振回路２は定周期の定パルス幅を持つパルス信号が発振出力できるように回路が構成され、また、パルス幅可変回路３は、外部から加えられる制御信号が大きくなるに従ってコンデンサ素子１０の充電速度が速くなってパルス幅可変回路３から出力されるパルス信号のパルス幅が狭くなり、外部から加えられる制御信号が小さくなるに従ってコンデンサ素子１０の充電速度が遅くなってパルス幅可変回路３から出力されるパルス信号のパルス幅が広くなるように回路が構成される。
【００６８】
例えば、ＮＯＲゲートＮＲ３に代えて、インバータタイプの論理素子であるＮＡＮＤゲートを用いた場合には、該ＮＡＮＤゲートの２個の入力端子のうちの一方にコンデンサ素子１０の充電電圧が加えられ、他方には常にハイレベルの電圧が加えられるように回路が構成される。
【００６９】
また、上記実施形態例に使用したインバータタイプの論理素子は出力パルス信号レベルをローレベルからハイレベルに反転させるためのスレッショルド電圧と、出力パルス信号レベルをハイレベルからローレベルに反転させるためのスレッショルド電圧とが等しいものであったが、出力パルス信号レベルをローレベルからハイレベルに反転させるためのオンしきい値電圧と、出力パルス信号レベルをハイレベルからローレベルに反転させるためのオフしきい値電圧とが異なる型（シュミットトリガ型）のインバータタイプの論理素子を用いてもよい。
【００７０】
さらに、上記実施形態例では、発振回路２はインバータタイプの論理素子を２個用いていたが、この発振回路２は定周期の定パルス幅を持つパルス信号を発振出力することができる回路であればよく、例えば、インバータタイプの論理素子を使用せずに構成してもよい。
【００７１】
さらに、上記実施形態例では、２個又は４個の論理素子が１パッケージに収容されている論理ゲートＩＣを用いてパルス幅制御回路１を構成した場合に、パルス幅制御回路１に使用されない残りの１個の論理素子を用いて、スイッチング電源回路のトランジスタ素子ＴＲ１の安定駆動を図る回路構成例を示したが、上記残りの論理素子を上記以外の使用形態で有効利用してもよい。例えば、上記残りの論理素子をスイッチング電源回路の過電圧保護を図るための回路の構成部品として利用してもよい。
【００７２】
さらに、上記実施形態例では、パルス幅制御回路１をスイッチング電源回路に組み込む例を示したが、パルス幅制御回路１はスイッチング電源回路以外の回路にも組み込むことが可能である。
【００７３】
【発明の効果】
この発明によれば、充放電回路に接続し該充放電回路の充電電圧がオンしきい値電圧よりも低下しているときには出力パルス信号レベルがハイレベルとなり、充放電回路の充電電圧がオフしきい値電圧以上であるときには出力パルス信号レベルがローレベルとなるインバータタイプの論理素子を設けると共に、充電時定数可変制御回路を設け、該回路によって、外部から加えられる制御信号が大きくなるに従って上記充放電回路の充電速度を速める方向に充放電回路の充電時定数を可変し上記インバータタイプの論理素子の出力パルス信号のパルス幅を狭くする方向に制御し、上記外部制御信号が小さくなるに従って上記充放電回路の充電速度を遅くする方向に充放電回路の充電時定数を可変し上記インバータタイプの論理素子の出力パルス信号のパルス幅を広くする方向に制御できる構成を備えたので、充放電回路に接続する上記インバータタイプの論理素子の出力側に該インバータタイプの論理素子の出力パルス信号レベルを反転させるための別個のインバータタイプの論理素子を設けなくても、外部の制御信号が大きくなるに従ってパルス幅が狭くなる方向に制御され、かつ、外部の制御信号が小さくなるに従ってパルス幅が広くなる方向に制御されるパルス信号を出力することが可能となる。
【００７４】
従来では上記充放電回路に接続されるインバータタイプの論理素子の出力側にさらにインバータタイプの論理素子を設けることが必須であったが、上記の如く、この発明では、上記充放電回路に接続されるインバータタイプの論理素子の出力パルス信号をパルス幅制御回路の出力パルス信号として外部に出力させることができるので、上記充放電回路に接続されるインバータタイプの論理素子の出力側にさらにインバータタイプの論理素子を設けなくてもよく、その分、パルス幅制御回路を構成するインバータタイプの論理素子の個数を削減することが可能であり、このように、インバータタイプの論理素子を削減することができる分、パルス幅制御回路におけるインバータタイプの論理素子の駆動損失を減少させることができる。
【図面の簡単な説明】
【図１】本発明に係る実施形態例のパルス幅制御回路を示す回路図である。
【図２】図１に示したパルス幅制御回路の各主要構成部の動作例を示すタイムチャートである。
【図３】図１に示す回路をスイッチング電源回路に組み込んだ例を示す回路図である。
【図４】従来のパルス幅制御回路の一例を示す回路図である。
【図５】図４に示すパルス幅制御回路の各主要構成部の動作例を示すタイムチャートである。
【符号の説明】
１  パルス幅制御回路
２  発振回路
１０  コンデンサ素子
１６  フォトトランジスタ素子
ＮＲ１，ＮＲ２，ＮＲ３  ＮＯＲゲート
【図１】
0003769925.tif 000002
【図２】
0003769925.tif 000003
【図３】
0003769925.tif 000004
【図４】
0003769925.tif 000005
【図５】
0003769925.tif 000006