(57)【特許請求の範囲】
【請求項１】
基板、および前記基板に形成された複数の誘電体層と電極層との積層体を含む薄膜積層コンデンサにおいて、
前記電極層は前記誘電体層によって電気的に分割される第１の電極層と第２の電極層とを含み、前記電極層の面上において部分的に形成された前記誘電体層を介して前記第１の電極層と前記第２の電極層とが交互に積層され、
前記電極層の面上であって前記誘電体層が形成されていない部分には導体膜が形成され、
前記誘電体層の形成されていない部分において複数の前記第１の電極層が互いに電気的に接続されるとともに、前記誘電体層の形成されていない部分において複数の前記第２の電極層が互いに電気的に接続され、
前記積層体の前記基板と反対側の面に、前記電極層と電気的に接続する３つ以上の外部接続用の半田バンプが形成されたことを特徴とする、薄膜積層コンデンサ。
【請求項２】
前記誘電体層の形成されていない部分において複数の前記第１の電極層が前記導体膜を介して互いに電気的に接続されるとともに、前記誘電体層の形成されていない部分において複数の前記第２の電極層が前記導体膜を介して互いに電気的に接続された、請求項１に記載の薄膜積層コンデンサ。
【請求項３】
前記積層体の面上に開口部を有する保護膜が形成され、前記開口部において前記電極層に接続される半田によって前記半田バンプが形成された、請求項１または請求項２に記載の薄膜積層コンデンサ。
【請求項４】
基板、および前記基板に形成された複数の誘電体層と電極層との積層体を含む薄膜積層コンデンサにおいて、
前記誘電体層は、少なくともＢａまたはＳｒを含む酸化物薄膜であり、トリエチレンテトラミンあるいはテトラエチレンペンタミンを付加したジピバロイルメタネト錯体を原料としてＭＯＣＶＤ法を用いて成膜されたものであり、
前記積層体の前記基板と反対側の面に３つ以上の外部接続用の半田バンプが形成されたことを特徴とする、薄膜積層コンデンサ。
【請求項５】
請求項１ないし請求項４のいずれかに記載の薄膜積層コンデンサを配線基板上に実装する薄膜積層コンデンサの実装方法であって、
前記半田バンプが前記配線基板上の配線に接続されることを特徴とする、薄膜積層コンデンサの実装方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜積層コンデンサおよびその実装方法に関し、特にたとえば、小型で比較的大容量の薄膜積層コンデンサおよびその実装方法に関する。
【０００２】
【従来の技術】
近年、電子部品の分野においては、回路の高密度化に伴い、コンデンサなどの一層の小型化および高性能化が望まれている。小型のコンデンサとして積層セラミックコンデンサなどがあるが、このような積層セラミックコンデンサを作製するには、所定の大きさにカットされた誘電体セラミックグリーンシートが準備される。このセラミックグリーンシート上に電極ペーストを印刷し、乾燥後にセラミックグリーンシートの積層、圧着を行い、さらに所定の大きさにカットして焼成することにより、チップが得られる。このチップに外部電極ペーストを塗布し、焼き付けることにより、積層セラミックコンデンサが得られる。
【０００３】
しかしながら、このような方法で積層セラミックコンデンサを作製する場合、セラミック原料粉末粒径よりも誘電体層を薄くすることは不可能であり、その他誘電体層の欠陥によるショートや電極切れの問題から、現状では誘電体層の厚み３μｍ以下のものを作製することは困難であり、積層セラミックコンデンサの小型、大容量化には限界があった。
【０００４】
このような問題を解決するために、たとえば特開昭５６−１４４５２３号公報には、基板上にスパッタリング法で誘電体部分を作製する積層セラミックコンデンサが提案されている。ここでは、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＴｉＯ2 ，ＢａＴｉＯ3 の薄膜および電極をスパッタリング法で作製する方法が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＴｉＯ2 などは、材料そのものの誘電率が低いので、コンデンサとしての容量を上げようとすると、膜厚を非常に薄くする必要があり、リーク電流、絶縁耐圧など、電子デバイスとしての信頼性に問題がでてくる。そこで、ＢａＴｉＯ3 のほか、ＳｒＴｉＯ3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 ，ＰｂＴｉＯ3 ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ，Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 などのような、材料としての誘電率の高いものを用いることが考えられる。しかしながら、これらの誘電率の高い材料を用いて薄膜状態で高誘電率を得ようとすると、ＭＯＣＶＤ法などの成膜方法を用い、高温成膜で薄膜の結晶性を向上させる必要があるが、これらの高誘電率を有する材料は固体の昇華を利用したものが多く、積層する際に高誘電率材料を再現性よく得ることが難しい。
【０００６】
また、これらの薄膜は機械的強度が低いため、セラミックグリーンシートを積層した従来の積層セラミックコンデンサのようにチップ部品として使用する場合、基板側を配線基板に取り付けようとすると、薄膜側を保持して移動させる必要があり、薄膜積層コンデンサが破損しやすいという問題がある。このような問題を解決するために、基板と反対側の薄膜面に半田バンプを形成し、基板側を保持して配線基板上に薄膜積層コンデンサを移動し、半田バンプで配線基板上に取り付けることが考えられる。
【０００７】
しかしながら、薄膜積層コンデンサの小型化、低背化を進めるためには、基板を可能な限り薄くし、半田バンプの厚みもなるべく小さくする必要がある。そのため、実装する際に薄膜積層コンデンサが配線基板に接触すると、外部応力によって基板そのものが破損する可能性がある。さらに、低背化の観点から、半田バンプで支持された薄膜積層コンデンサは、配線基板とほぼ平行の位置関係を保っていることが望ましい。
【０００８】
それゆえに、この発明の主たる目的は、小型かつ薄型であって、大容量を得ることができ、配線基板上に実装する際にも破損しにくい薄膜積層コンデンサを提供することである。
また、この発明の目的は、このような薄膜積層コンデンサを配線基板上に実装するための薄膜積層コンデンサの実装方法を提供することである。
【０００９】
【課題を解決するための手段】
この発明は、基板、および基板に形成された複数の誘電体層と電極層との積層体を含む薄膜積層コンデンサにおいて、電極層は誘電体層によって電気的に分割される第１の電極層と第２の電極層とを含み、電極層の面上において部分的に形成された誘電体層を介して第１の電極層と第２の電極層とが交互に積層され、電極層の面上であって誘電体層が形成されていない部分には導体膜が形成され、誘電体層の形成されていない部分において複数の第１の電極層が互いに電気的に接続されるとともに、誘電体層の形成されていない部分において複数の第２の電極層が互いに電気的に接続され、積層体の基板と反対側の面に、電極層と電気的に接続する３つ以上の外部接続用の半田バンプが形成されたことを特徴とする、薄膜積層コンデンサである。
このような薄膜積層コンデンサにおいて、誘電体層の形成されていない部分において複数の第１の電極層が導体膜を介して互いに電気的に接続されるとともに、誘電体層の形成されていない部分において複数の第２の電極層が導体膜を介して互いに電気的に接続された構造とすることができる。
また、積層体の面上に開口部を有する保護膜が形成され、開口部において電極層に接続される半田によって半田バンプを形成することができる。
また、この発明は、基板、および基板に形成された複数の誘電体層と電極層との積層体を含む薄膜積層コンデンサにおいて、誘電体層は、少なくともＢａまたはＳｒを含む酸化物薄膜であり、トリエチレンテトラミンあるいはテトラエチレンペンタミンを付加したジピバロイルメタネト錯体を原料としてＭＯＣＶＤ法を用いて成膜されたものであり、積層体の基板と反対側の面に３つ以上の外部接続用の半田バンプが形成されたことを特徴とする、薄膜積層コンデンサである。
また、この発明は、上述のいずれかに記載の薄膜積層コンデンサを配線基板上に実装する薄膜積層コンデンサの実装方法であって、半田バンプが配線基板上の配線に接続されることを特徴とする、薄膜積層コンデンサの実装方法である。
【００１０】
基板上に形成された誘電体層と電極層との積層体上に３つ以上の半田バンプを形成することにより、基板と反対側の積層体面を配線基板上に取り付けることができる。そのため、基板側を保持して薄膜積層コンデンサを配線基板上に移動させることができる。また、３つ以上の半田バンプを配線基板上の配線に接続することにより、配線基板に平行な状態で薄膜積層コンデンサを実装することができ、実装時の低背化を図ることができる。また、半田バンプにより配線基板に平行な状態で薄膜積層コンデンサを実装することができるため、薄膜積層コンデンサと配線基板との接触を防止することができ、外部応力による薄膜積層コンデンサの破損を防止することができる。
また、誘電体層を介して第１の電極層と第２の電極層とを積層することにより、第１の電極層と第２の電極層との対向面積が大きくなり、大容量のコンデンサとすることができる。
さらに、保護膜を形成することにより、積層体を保護することができる。そして、保護膜に開口部を形成することにより、積層体上に半田をのせることができ、半田バンプとして使用することができる。このとき、開口部および半田バンプは円形に形成することが望ましく、また半田バンプに使用される半田量は厳密に制御されていることが望ましい。
また、誘電体層は、少なくともＢａまたはＳｒを含む材料で形成され、トリエチレンテトラミンあるいはテトラエチレンペンタミンを付加したジピバロイルメタネト錯体［Ｍ（ＤＰＭ）2 （ｔｅｒａｅｎｅ）2 ，Ｍ（ＤＰＭ）2 （ｔｒｉｅｎｅ）2 ；Ｍ＝Ｂａ，Ｓｒ］を原料としてＭＯＣＶＤ法を用いて成膜する場合、材料の融点以上の温度で使用することができ、通常のバブリング法を用いて気化搬送することが可能となる。それにより、誘電体の成膜時に再現性が向上し、高誘電率薄膜を積層することが可能となる。
さらに、このような薄膜積層コンデンサを用いて、半田バンプで配線基板上に取り付けることにより、基板側を保持して移動させることができるため、薄膜積層コンデンサの破損を防ぐことができる。
【００１１】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の発明の実施の形態の詳細な説明から一層明らかとなろう。
【００１２】
【発明の実施の形態】
図１は、この発明の薄膜積層コンデンサの一例を示す断面図解図である。薄膜積層コンデンサ１０は、基板１２を含む。基板１２としては、たとえばサファイアＲ面基板などが用いられる。基板１２上には、積層体１４が形成される。積層体１４は、電極層１６と誘電体層１８とを積層することによって形成される。電極層１６としては、たとえばＰｔなどが用いられ、スパッタリング法などによって形成される。また、誘電体層１８としては、少なくともＢａまたはＳｒを含む酸化物薄膜が用いられ、たとえば（Ｂａ，Ｓｒ）ＴｉＯ3 などが用いられる。この誘電体層１８は、ＭＯＣＶＤ法などによって形成される。電極層１６は、誘電体層１８によって分割された複数の第１の電極層１６ａと複数の第２の電極層１６ｂとで形成されている。
【００１３】
第１の電極層１６ａは基板１２の長さ方向の一方側に形成され、第２の電極層１６ｂは基板１２の長さ方向の他方側に形成される。そして、基板１２の中央部において、誘電体層１８を介して第１の電極層１６ａと第２の電極層１６ｂとが交互に積層される。これらの第１の電極層１６ａおよび第２の電極層１６ｂは、スパッタリング法などによって複数層形成される。したがって、誘電体層１８が形成されていない部分において、複数の第１の電極層１６ａが互いに電気的に接続され、複数の第２の電極層１６ｂが互いに電気的に接続される。
【００１４】
積層体１４の外周面には、保護膜２０が形成される。保護膜２０としては、たとえばシリコン酸化膜などが用いられ、プラズマＣＶＤ法などによって形成される。積層体１４の基板１２と反対側の面上において、保護膜２０には、たとえば４つの円形の開口部２２が形成される。これらの開口部２２によって、第１の電極層１６ａと第２の電極層１６ｂとが露出し、この部分に半田をのせることにより、半田バンプ２４が形成される。このとき、保護膜２０の開口部２２にのせられる半田の量は、厳しく制御されることが望ましい。
【００１５】
このような薄膜積層コンデンサ１０では、ＭＯＣＶＤ法やスパッタリング法などによって電極層１６や誘電体層１８を形成することにより、非常に薄い積層体１４を得ることができる。このような薄い積層体１４を形成する場合には、基板１４も薄くすることができ、全体として小型で薄型の薄膜積層コンデンサ１０を得ることができる。このように、小型で薄型の薄膜積層コンデンサであっても、誘電体層１８を挟んで第１の電極層１６ａと第２の電極層１６ｂとが交互に積層されることにより、これらの電極層の対向面積が大きくなり、大容量のコンデンサとすることができる。
【００１６】
また、誘電体層１８を作製する際に、少なくともＢａまたはＳｒを含む材料が用いられ、トリエチレンテトラミンあるいはテトラエチレンペンタミンを付加したジピバロイルメタネト錯体を原料とすることにより、融点以上の温度で使用することができ、通常のバブリング法を用いて気化搬送することが可能となる。そのため、誘電体成膜時の再現性が向上し、高誘電率薄膜を積層することが可能となる。
【００１７】
さらに、積層体１４上に半田バンプ２４が形成されているため、この半田バンプ２４を配線基板上に形成された配線に接続して、薄膜積層コンデンサ１０を配線基板に実装することができる。したがって、実装時において、基板１２側を保持して薄膜積層コンデンサ１０を移動させることができ、移動時における積層体１４の破損を防ぐことができる。このような基板１２側を保持した移動が可能であるため、マウントの自動化も容易である。
【００１８】
また、半田バンプ２４が４つ形成されていることにより、薄膜積層コンデンサ１０と配線基板とを平行な位置関係となるように、薄膜積層コンデンサ１０を実装することができる。そのため、薄膜積層コンデンサ１０を実装したときに、低背化を図ることができる。さらに、薄膜積層コンデンサ１０と配線基板とを平行にすることができるため、薄膜積層コンデンサ１０が配線基板に接触することを防止することができ、外部応力による薄膜積層コンデンサ１０の破損を防ぐことができる。
【００１９】
【実施例】
（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜（以後、ＢＳＴ薄膜という。）を作製するため、図２に示すようなＭＯＣＶＤ装置３０を準備した。ＭＯＣＶＤ装置３０は、３つの原料タンク３２を含み、ここに原料融液が充填される。これらの原料タンク３２には、マスフローコントローラ３４を介して、搬送ガスとしてのＡｒガスが送り込まれる。搬送ガスによって原料融液は気化し、混合器３６に搬送されて混合される。混合された原料は、成膜チャンバ３８内に送り込まれる。このとき、マスフローコントローラ４０を介して、Ｏ2 ガスも送り込まれる。成膜チャンバ３８内は、ブースタポンプ４２およびロータリポンプ４４によって低圧状態にされる。この状態で、基板５０に混合材料ガスが当てられることにより、基板５０上にＢＳＴ薄膜が形成される。なお、原料タンク３２から成膜チャンバ３８までの点線で囲まれた部分は高温に保たれ、原料が気化した状態のまま成膜チャンバ３８まで搬送される。
【００２０】
このＭＯＣＶＤ装置３０を用いて、ＢＳＴ薄膜を形成するため、厚さ０．１ｍｍ、２インチ角のサファイアＲ面基板を準備した。そして、表１に示す条件で、メタルマスクを用いて、図３に示すようなパターンのＢＳＴ薄膜５２を形成した。成膜時間は７５分で、膜厚は１２０ｎｍである。なお、図３において、点線は切断部を示し、切りしろは０．１ｍｍである。また、図３〜図７中に記載されている寸法の単位はｍｍである。
【００２１】
【表１】
0003772622.tif 000002
【００２２】
なお、ＢＳＴ薄膜５２を成膜する前に、図４に示すパターンで、スパッタリング法によってＰｔ膜５４を形成した。なお、図４〜図７については、図３の点線で示された切断部で切断した後の寸法を示してある。Ｐｔ成膜に使用したのはＲＦスパッタ装置であり、成膜時間は１００秒で、膜厚は約１５０ｎｍである。
【００２３】
【表２】
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【００２４】
基板５０上に図４に示すようなパターンのＰｔ膜５４を形成し、その上に図３に示すようなパターンのＢＳＴ薄膜５２を形成することにより、切断後の基板５０の長さ方向の一方側のみにおいて、Ｐｔ膜５４がＢＳＴ薄膜５２から露出した状態となる。この状態で、図５に示すようなパターンで、表２の条件でＰｔ膜５６ａ，５６ｂを形成した。成膜時間は８０秒で、膜厚はＢＳＴ薄膜５２と同様に１２０ｎｍになるようにした。したがって、基板５０の長さ方向の一端側において、Ｐｔ膜５４とＰｔ膜５６ａとが電気的に接続される。
【００２５】
次に、表２に示す条件で、図６に示すようなパターンのＰｔ膜５８を形成した。成膜時間は９０秒である。したがって、切断後の基板５０の長さ方向の他方側において、Ｐｔ膜５６ｂとＰｔ膜５８とが電気的に接続される。そして、その上に、図３に示すパターンとなるように、ＢＳＴ薄膜５２を形成した。したがって、基板５０の長さ方向の一方側でＰｔ膜５６ａがＢＳＴ膜５２から露出し、他方側でＰｔ膜５８がＢＳＴ薄膜５２から露出した状態となる。また、基板５０の長さ方向の一方側において、Ｐｔ膜５８の端部で下層のＢＳＴ薄膜５２と上層のＢＳＴ薄膜５２とが連結される。
【００２６】
このように、基板５０上に、Ｐｔ膜５４・ＢＳＴ薄膜５２・Ｐｔ膜５６ａ，５６ｂ・Ｐｔ膜５８・ＢＳＴ薄膜５２・・・ＢＳＴ薄膜５２・Ｐｔ膜５６ａ，５６ｂを順次形成し、最後にＰｔ膜５４またはＰｔ膜５８を形成した。このようにして、１５層のＢＳＴ薄膜５２を有する薄膜積層体を作製した。得られた薄膜積層体を酸素雰囲気中において６５０℃で３時間熱処理した。次に、表３に示す条件で、誘電体層および電極層の全面を覆うように、プラズマＣＶＤ法を用いて、保護膜としてシリコン酸化膜を成膜した。
【００２７】
【表３】
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【００２８】
さらに、図７に示す４つの開口部６０を有するレジストを形成し、イオントリミングにより、開口部のシリコン酸化膜を取り除き、図３の点線部分でカットした。そののち、シリコン酸化膜を取り除いた部分に半田をのせ、半田バンプを形成した。その結果、図１に示すような構造の薄膜積層コンデンサを３７３５個得ることができた。
【００２９】
次に、図８に示すように配線層７０をメタライズした配線基板７２を準備した。この配線基板７２では、薄膜積層コンデンサの半田バンプに対応する間隔で配線層７０が形成されている。そして、図９に示すように、リフロー半田を用いて、薄膜積層コンデンサを配線層７０に接合した。このようにして、１００個の薄膜積層コンデンサを配線基板７２に接合し、１ｋＨｚにおける静電容量およびｔａｎδを測定した。その結果を表４に示す。
【００３０】
【表４】
0003772622.tif 000005
【００３１】
表４からわかるように、ＢＳＴ薄膜が１５層の薄膜積層コンデンサで、０．１μＦ以上の静電容量が得られている。また、この特性値からＢＳＴ薄膜の比誘電率を算出すると、６００以上となり、高誘電率のＢＳＴ膜が再現性よく得られていることがわかる。
【００３２】
また、この薄膜積層コンデンサを配線基板に接合した場合の高さは約０．１２ｍｍであり、非常に低背なコンデンサが得られている。この薄膜積層コンデンサのＢＳＴ薄膜層を１層増やしても、全体としての厚みは２７０ｎｍ増えるにすぎず、さらに積層数を増やすことにより、大容量の薄膜積層コンデンサを得ることが可能になる。
【００３３】
【発明の効果】
この発明によれば、小型かつ薄型で、大容量の薄膜積層コンデンサを得ることができる。また、この薄膜積層コンデンサを配線基板上に実装する際に、基板側を保持して配線基板上に移動させることができ、移動時の薄膜積層コンデンサの破損を防止することができる。さらに、薄膜積層コンデンサと配線基板とが接触することなく、平行な位置関係で実装することができ、外部応力による薄膜積層コンデンサの破損を防止することができる。
【図面の簡単な説明】
【図１】この発明の薄膜積層コンデンサの一例を示す断面図解図である。
【図２】この発明の薄膜積層コンデンサを作製するためのＭＯＣＶＤ装置を示す図解図である。
【図３】実施例において作製するＢＳＴ薄膜のパターンを示す図である。
【図４】実施例において作製するＰｔ膜のパターンの１つを示す図である。
【図５】実施例において作製するＰｔ膜のパターンの他の１つを示す図である。
【図６】実施例において作製するＰｔ膜のさらに他の１つを示す図である。
【図７】実施例において作製する保護膜の成膜パターンを示す図である。
【図８】実施例で作製した薄膜積層コンデンサを実装する配線基板上の配線層パターンを示す平面図である。
【図９】図８に示す配線基板に薄膜積層コンデンサを実装したときの正面図解図である。
【符号の説明】
１０    薄膜積層コンデンサ
１２    基板
１４    積層体
１６    電極層
１６ａ  第１の電極層
１６ｂ  第２の電極層
１８    誘電体層
２０    保護膜
２２  開口部
２４  半田バンプ
【図１】
0003772622.tif 000006
【図２】
0003772622.tif 000007
【図３】
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【図４】
0003772622.tif 000009
【図５】
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【図６】
0003772622.tif 000011
【図７】
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【図８】
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【図９】
0003772622.tif 000014