(57)【特許請求の範囲】
【請求項１】
負電圧を入力信号として動作する半導体集積回路装置において、複数の抵抗の分圧によって、負電圧を正電圧に変換するレベルシフト回路と、該レベルシフト回路の出力を入力信号として動作するＭＯＳＦＥＴで構成された制御回路とを具備し、前記レベルシフト回路が、電源の高電位側に一端が接続する第１抵抗と、該第１抵抗の他端と一端とが接続する第２抵抗と、該第２抵抗の他端と、アノードが接続する第１ダイオードと、該第１ダイオードのカソードが電源のグランド側と接続し、前記第２抵抗と前記ダイオードのアノードの接続点に、一端が接続する第３抵抗と、該第３抵抗の他端に接続する負電圧入力端子と、前記第１抵抗と前記第２抵抗の接続点にカソードが接続する第２ダイオードと、該第２ダイオードのアノードが電源のグランド側に接続し、前記第１抵抗と前記第２抵抗の接続点と接続する出力端子とを具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１抵抗、第２抵抗および第３抵抗が、ポリシリコンで形成されることを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
負電圧を入力信号として動作する半導体集積回路装置において、第１導電型の半導体基板の表面層に選択的にＣＭＯＳで構成される制御回路を形成し、該半導体基板の表面層に前記制御回路と離して形成される第２導電型の第１ウェル領域および第２ウェル領域と、該第１ウェル領域に少なくとも１個形成される第１導電型の第３ウエル領域と、該第３ウエル領域の表面層に形成される第１ダイオードの第２導電型の第１カソード領域と第１導電型の第１アノード領域と、前記第２ウェル領域の表面層に少なくとも１個形成される第１導電型の第４ウェル領域と、該第４ウェル領域の表面層に第２ダイオードの第２導電型の第２カソード領域と第１導電型の第２アノード領域と、前記第１ウエル領域に形成される第２導電型の第１拡散領域と、前記第２ウェル領域の表面層に形成される第２導電型の第２拡散領域と、前記半導体基板上に絶縁膜を介して独立して形成される第１抵抗、第２抵抗、第３抵抗とを具備し、
電源の高電位側に一端が接続する第１抵抗と、該第１抵抗の他端と一端とが接続する第２抵抗と、該第２抵抗の他端と、第３抵抗の一端および第１アノード領域と接続し、該抵抗の他端と負電圧入力端子と接続し、第１カソード領域と電源のグランドと接続し、前記第２抵抗の一端と第２カソード領域と接続し、第２アノード領域と電源のグランドと接続し、前記第１カソード領域と前記第１拡散領域と接続し、前記第２カソード領域と第２拡散領域と接続し、前記第１抵抗と前記第２抵抗の接続点と、前記制御回路の入力点とが接続することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、力率改善を必要とされる各種電源に用いられる電源制御用ＣＭＯＳ−ＩＣなどの半導体集積回路装置に関する。
【０００２】
【従来の技術】
冷蔵庫やエアコンなどに用いられる電源で、力率改善を必要とする各種電源においては、電源の起動時などに、電源に搭載される電源制御用ＩＣに、−５Ｖを超す大きな負電圧の入力電圧が入力される場合がある。但し、定常動作時には、−１Ｖから０Ｖ程度の小さな負電圧が入力されている。
【０００３】
図３は、従来の電源制御用バイポーラＩＣの要部回路図である。電源の高電位側ＶCCに抵抗Ｒ４の一端が接続し、抵抗Ｒ４の他端を抵抗Ｒ５の一端に接続し、抵抗Ｒ５の他端を負電圧入力端子１３に接続し、抵抗Ｒ４と抵抗Ｒ５の接続点のＢ点を制御回路１２のｐｎｐバイポーラトランジスタのベースに接続する。
通常、負電圧入力端子１３に負電圧を入力しても、Ｂ点の電位が正電圧となるように抵抗Ｒ４、抵抗Ｒ５の抵抗値を決める。この抵抗Ｒ４、抵抗Ｒ５は拡散で形成される拡散抵抗（図４のｐ層のこと）である。
【０００４】
しかし、前記のように、電源の起動時に大きな負電圧が負電圧入力端子１３に印加されと、Ｂ点の電位も大きな負電圧となり、ｐｎｐトランジスタのグランドと接続しているコレクタから、ベースを通り、負電圧入力端子１３へ向かって、抵抗Ｒ５を介して、電流が流れる。ただし、抵抗Ｒ５で電流が制限されることもあり、ｐｎｐトランジスタは破壊しない。破壊に至るには、拡散抵抗とｎエピタキシャル層によるｐｎ接合の逆耐圧を超えない限り発生しない。実際には、図４に示すｐｎ接合（図４参照）の逆耐圧が−８０Ｖ程度と高いために、破壊が生じない。
【０００５】
しかし、この電源制御用バイポーラＩＣでは、電流駆動素子であるバイポーラトランジスタを用いているために、低消費電力化や高速化は困難である。
今後、低消費電力化や、高速化を実現するために、電源制御用ＩＣを構成する単位素子の微細化が必要となり、ＭＯＳＦＥＴで構成される電源制御用ＣＭＯＳ−ＩＣ（ＣＭＯＳとは、ＭＯＳＦＥＴで構成される相補回路のこと）が標準となるものと考えられる。
【０００６】
【発明が解決しようとする課題】
しかし、このＭＯＳＦＥＴで構成される電源制御用ＣＭＯＳ−ＩＣでは、大きな負電圧を入力した場合、入力部のｐチャネルＭＯＳＦＥＴのソースとゲート間に大きな負電圧が印加されて、ｐチャネルＭＯＳＦＥＴのゲート絶縁膜が絶縁破壊を起こし、ｐチャネルＭＯＳＦＥＴが破壊する。
【０００７】
この発明の目的は、負電圧の入力を可能とする電源制御用ＣＭＯＳ−ＩＣなどの半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、負電圧を入力信号として動作する半導体集積回路装置において、複数の抵抗の分圧によって、負電圧を正電圧に変換するレベルシフト回路と、該レベルシフト回路から出力される入力信号として動作するＭＯＳＦＥＴで構成される制御回路とを具備する構成とする。
【０００９】
また、前記レベルシフト回路が、電源の高電位側に一端が接続する第１抵抗と、該第１抵抗の他端と一端とが接続する第２抵抗と、該第２抵抗の他端と、アノードが接続する第１ダイオードと、該第１ダイオードのカソードが電源のグランド側と接続し、前記第２抵抗と前記ダイオードのアノードの接続点に、一端が接続する第３抵抗と、該第３抵抗の他端に接続する負電圧入力端子と、前記第１抵抗と前記第２抵抗の接続点にカソードが接続する第２ダイオードと、該第２ダイオードのアノードが電源のグランド側に接続し、前記第１抵抗と前記第２抵抗の接続点と接続する出力端子とを具備する構成とする。
【００１０】
また、前記第１抵抗、第２抵抗および第３抵抗が、ポリシリコンで形成されるとよい。
また、負電圧を入力信号として動作する半導体集積回路装置において、第１導電型の半導体基板の表面層に選択的にＣＭＯＳで構成される制御回路を形成し、該半導体基板の表面層に前記制御回路と離して形成される第２導電型の第１ウェル領域および第２ウェル領域と、該第１ウェル領域に少なくとも１個形成される第１導電型の第３ウエル領域と、該第３ウエル領域の表面層に形成される第１ダイオードの第２導電型の第１カソード領域と第１導電型の第１アノード領域と、前記第２ウェル領域の表面層に少なくとも１個形成される第１導電型の第４ウェル領域と、該第４ウェル領域の表面層に第２ダイオードの第２導電型の第２カソード領域と第１導電型の第２アノード領域と、前記第１ウエル領域に形成される第２導電型の第１拡散領域と、前記第２ウェル領域の表面層に形成される第２導電型の第２拡散領域と、前記半導体基板上に絶縁膜を介して独立して形成される第１抵抗、第２抵抗、第３抵抗とを具備し、
電源の高電位側に一端が接続する第１抵抗と、該第１抵抗の他端と一端とが接続する第２抵抗と、該第２抵抗の他端と、第３抵抗の一端および第１アノード領域と接続し、該抵抗の他端と負電圧入力端子と接続し、第１カソード領域と電源のグランドと接続し、前記第２抵抗の一端と第２カソード領域と接続し、第２アノード領域と電源のグランドと接続し、前記第１カソード領域と前記第１拡散領域と接続し、前記第２カソード領域と第２拡散領域と接続し、前記第１抵抗と前記第２抵抗の接続点と、前記制御回路の入力点とを接続する構成とする。
【００１１】
【発明の実施の形態】
図１は、この発明の半導体集積回路装置の要部回路構成図である。ここでは、レベルシフト回路１と制御回路２で構成される電源制御用ＣＭＯＳ−ＩＣ１００を例として挙げた。この制御回路２は、ＭＯＳＦＥＴで構成される図示しないＣＭＯＳ−ＩＣ回路が主要回路である。
【００１２】
電源の高電位側ＶCCを抵抗Ｒ１の一端と接続し、抵抗Ｒ１の他端を抵抗Ｒ２の一端と接続し、抵抗Ｒ２の他端を抵抗Ｒ３の一端と、ツェナーダイオードＺＤ１のアノードとに接続し、抵抗Ｒ３の他端を負電圧入力端子３に接続し、ツェナーダイオードＺＤ１のカソードとツェナーダイオードＺＤ２のアノードと接続し、ツェナーダイオードＺＤ２のカソードと電源のグランドＧＮＤを接続し、抵抗Ｒ１と抵抗Ｒ２の接続点をＡ点とし、このＡ点とツェナーダイオードＺＤ３のカソードを接続し、ツェナーダイオードＺＤ３のアノードと電源のグランドＧＮＤを接続する。前記のＡ点が点線で示すレベルシフト回路１の出力点となり、この出力点と制御回路２の入力とを接続する。このレベルシフト回路１と制御回路２で電源制御用ＣＭＯＳ−ＩＣ１００が構成される。
【００１３】
電源の高電位側ＶCCから負電圧入力端子３まで、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３で構成し、Ａ点の電圧を制御回路２に入力することで、正電圧へのレベルシフトとする。また抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３については、負電圧が入力された場合、半導体基板からの電流を防止するため、拡散抵抗ではなく、ポリシリコン抵抗を用いる。また、ツェナーダイオードＺＤ１、ツェナーダイオードＺＤ２と抵抗Ｒ３の構成で、負電圧入力端子３に負電圧が入力された場合に、グランドＧＮＤからの負電圧入力端子３方向に過電流が流れるのを防止する。尚、ツェナーダイオードの個数は、負電圧の大きさにより決め、負電圧が低い場合は１個でもよく、また、高い場合は２個以上とするとよい。
【００１４】
また、ツェナーダイオードＺＤ３は、より大きな負電圧が入力されて、Ａ点の電位が負電圧となった場合、Ａ点の電位を−０．６Ｖにクランプさせる役目を持つ。
さて、負電圧が入力された場合にＡ点の電圧が正電圧となる条件について説明する。
Ａ点電圧＝（ＶCC＋Ｖin絶対値）×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−Ｖin絶対値＞０・・・・・・（１）
ここで、ＶCCは電源の高電位側ＶCCの電圧、Ｒ１、Ｒ２、Ｒ３は抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の抵抗値、Ｖin絶対値は負電圧入力端子３の入力電圧Ｖinの絶対値である。
Ａ点電圧が正電圧になるように、Ｒ１、Ｒ２、Ｒ３を決める。一例をつぎに説明する。
ＶCC＝５Ｖ、Ｖinを−１Ｖとした場合
（５＋（−１の絶対値））×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−（−１の絶対値）＝６×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−１＞０
つまり、（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）＞１／６・・・・（２）
となる。この（２）式を満足するＲ１、Ｒ２、Ｒ３の値を決める。
【００１５】
例えば、Ｒ１＝１５ｋΩ、Ｒ２＝２ＫΩ、Ｒ３＞１ｋΩとすると、Ａ点の電圧を正電圧とすることができる。この他にＲ１、Ｒ２、Ｒ３には各種組み合わせがあることは勿論である。
図２は、この発明の第２実施例の半導体集積回路装置の要部断面図である。この要部断面図は、図１のレベルシフト回路部の断面図である。
【００１６】
ｐ- 基板１０の表面層に、第１ｎウェル領域１１と第２ｎウェル領域１２を形成し、第１ｎウェル領域１１の表面層に２個の第１ｐウェル領域１３と第２ｐウェル領域１４を形成し、第１および第２ｐウェル領域１３、１４にツェナーダイオードＺＤ１、ＺＤ２のｎ+ カソード領域１６、１８とｐ+ アノード領域１７、１９を形成する。前記の第２ｎウェル領域１２の表面層に第３ｐウェル領域１５を形成し、第３ｐウェル領域１５の表面層にツェナーダイオードＺＤ３のｎ+ カソード領域２０とｐ+ アノード領域２１を形成する。
【００１７】
また、第１、第２ウェル領域１１、１２の電位を固定するために、第１ｎウェル領域１１と第２ｎウェル領域１２の表面層に、第１ｐウェル領域、第２ｐウェル領域および第３ｐウェル領域と離して、ｎ+ 領域２２、２３をそれぞれ形成する。
また、第１ｎウェル領域１１を２個のｎウェル領域に分割して、それぞれの１個のｎウェル領域に、１個のツェナーダイオード（ＺＤ１またはＺＤ２）を形成してもよい。
【００１８】
また、ｐ- 基板１０の表面に絶縁膜２４を選択的に被覆し、その上に抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３となるポリシリコン抵抗２５を形成する。この絶縁膜２４は選択酸化膜であってもよい。
電源の高電位側ＶCCと抵抗Ｒ１の一端と接続し、他端と抵抗Ｒ２の一端と接続し、抵抗Ｒ２の他端と抵抗Ｒ３の一端と接続し、他端と負電圧入力端子３と接続し、抵抗Ｒ３の一端とツェナーダイオードＺ１のｐ+ アノード領域１９と接続し、ｎ+ カソード領域１８とツェナーダイオードＺＤ２のｐ+ アノード領域１７と接続し、ｎ+ カソード領域１６とｎ+ 領域２２と接続し、ｎ+ 領域２２とグランドＧＮＤと接続し、ツェナーダイオードＺＤ３のｐ+ アノード２１とグランドと接続し、ツェナーダイオードＺＤ３のｎ+ カソード２０とｎ+ 領域２３と抵抗Ｒ２の一端と接続する。この接続点がＡ点である。このｐ- 基板１０には当然、制御回路２も形成されている。
【００１９】
このように、同一の半導体基板（ｐ- 基板１０）に、制御回路２とレベルシフト回路１を集積することで、小型化と製造コストの低減を図ることができる。
勿論、ｐ- 基板に上記と逆の導電型の領域を形成する場合もある。
【００２０】
【発明の効果】
この発明によれば、負電圧入力信号を正電圧に変換するレベルシフト回路を備えたことにより、負電圧の入力信号が印加されても、集積下ＭＯＳＦＥＴのゲート絶縁膜は破壊されることはなくなるため、電源制御などの半導体集積回路にＭＯＳＦＥＴを採用でき、低消費電力化、高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路装置の要部回路構成図
【図２】この発明の第２実施例の半導体集積回路装置の要部断面図
【図３】従来の電源制御用バイポーラＩＣの要部回路図
【図４】拡散抵抗の図
【符号の説明】
１    レベルシフト回路
２    制御回路
３    負電圧入力端子
１０    ｐ- 基板
１１    第１ｎウェル領域
１２    第２ｎウェル領域
１３    第１ｐウェル領域
１４    第２ｐウェル領域
１５    第３ｐウェル領域
１６、１８、２０  ｎ+ カソード領域
１７、１９、２１  ｐ+ アノード領域
２２、２３  ｎ+ 領域
２４    絶縁膜
２５    ポリシリコン抵抗
１００    電源制御用ＩＣ
ＶCC    電源の高電位側／電源電圧
Ｒ１、Ｒ２、Ｒ３  抵抗／抵抗値
ＺＤ１、ＺＤ２、ＺＤ３  ツェナーダイオード
Ｖin    負電圧入力端子／入力電圧
ＧＮＤ  グランド
【図１】
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【図２】
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【図３】
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【図４】
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