(57)【特許請求の範囲】
【請求項１】
高速パルス信号を受けて差動の伝送線路を駆動する差動信号伝送回路において、
差動の伝送線路を駆動するＣＭＯＳ型の差動ドライバと、
上記差動ドライバと差動の伝送線路間に直列に挿入され、受け取った信号の高域成分を補償する直列終端回路と、
上記ドライバ出力端と、回路アースとの間に接続されたインピーダンス整合部と
を具備し、
上記直列終端回路は、
上記差動ドライバと差動の伝送線路間に直列に挿入され、上記高域成分の補償を可能とするインピーダンスを有する直列抵抗と、
上記直列抵抗と並列に設けられたピーキングコンデンサと
を有し、
上記インピーダンス整合部は、上記差動ドライバと上記直列終端回路と上記インピーダンス整合部との合成インピーダンスを、上記伝送線路に対してインピーダンス整合させることを特徴とする差動信号伝送回路。
【請求項２】
上記直列終端回路は、上記ピーキングコンデンサと直列に接続されたピーキング抵抗を更に有することを特徴とする請求項１に記載の差動信号伝送回路。
【請求項３】
上記直列終端回路は、
上記直列抵抗と上記伝送線路との間に直列に設けられた抵抗と、
上記直列抵抗と上記伝送線路との間に、上記抵抗と並列に設けられたコンデンサと
を更に有することを特徴とする請求項２に記載の差動信号伝送回路。
【請求項４】
差動ドライバはＣＭＯＳのＬＶＤＳ型の差動ドライバであることを特徴とする請求項１記載の差動信号伝送回路。
【請求項５】
複数チャンネルの差動ドライバをＣＭＯＳのＬＳＩに複数個集積することを特徴とする請求項１記載の差動信号伝送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高速パルス信号を伝送線路を介して差動伝送する差動信号伝送回路に関する。特に半導体試験装置等に用いられ、複数チャンネルの同軸型あるいはツイストペア型の差動伝送線路を差動のＣＭＯＳ回路で駆動する伝送回路に関する。
【０００２】
【従来の技術】
従来使用されている高速信号の差動信号伝送回路の構成例を図５と図６と図７を参照して説明する。尚、この伝送系で伝送する高速パルス信号のパルス幅は数百ピコ秒の極めて狭いパルス幅のものまで伝送し、なおかつ差動レシーバ１６１の出力端において復元されるパルスにおいて、このパルスの前縁あるいは後縁エッジのタイミング精度が良好でジッタが少ないことが求められる。
【０００３】
差動信号伝送回路の構成は図６に示すように、出力バッファ１１１〜１１ｎと、ＥＣＬ差動ドライバ１２１〜１２ｎと、送端側抵抗部１３１〜１３ｎと、同軸伝送線路１４１〜１４ｎと、終端側抵抗１５１〜１５ｎと、差動レシーバ１６１〜１６ｎとによる複数ｎチャンネルの差動信号伝送回路で成る。
【０００４】
出力バッファ１１１は、ＬＳＩの出力部に設けるＥＣＬ入力レベルとインターフェースする為のＣＭＯＳ型の差動バッファ（ＰＥＣＬ、ＰＣＭＬ、ＬＶＤＳ等）であり、外部へ高速パルス信号を出力する。これは、例えば１つのＬＳＩパッケージに複数個の出力バッファ１１１〜１１ｎが収容されて実用に供される。ここで、ＰＥＣＬ、ＰＣＭＬは疑似ＥＣＬ素子である。
【０００５】
同軸伝送線路１４１は、例えば伝送インピーダンスが１１０Ωの差動型の同軸線路であり、本装置から離れた他の装置間と接続する。この線路長としては５メートル以上の長さになる場合がある。
【０００６】
ＥＣＬ差動ドライバ１２１は、上記出力バッファ１１１からの高速パルス信号を受けて差動の同軸伝送線路１４１を駆動するＥＣＬ型の差動ドライバである。このドライバの出力インピーダンスＺoutは同軸伝送線路１４１のインピーダンスに対して十分低い、数Ω程度の出力インピーダンスである。
【０００７】
送端側抵抗部１３１は、ＶEEへプルダウンする３００Ω程度の抵抗と、図７に示すように、高域成分を補償するピーキング回路を含む直列終端回路１３１stである。この直列終端回路１３１stの直列抵抗Ｒ１は、伝送インピーダンス１１０Ωのほぼ１／２の５５ΩとなるようにＲ１＝（５５Ω−Ｚout）のインピーダンス条件値とすることで、差動レシーバ１６１からの反射波を終端吸収させている。尚、ピーキング回路については周知技術であり、高速パルス信号を伝送する場合には必要な回路要素であり、同軸ケーブル通過に伴う受端側におけるパルス波形の立上がり・立ち下がり特性を改善する為に高域成分を補償するものであり、図７（ａ）はピーキング抵抗ＲＰ２とピーキングコンデンサＣＰ２による一次ピーキング補償回路例であり、図７（ｂ）はピーキング抵抗ＲＰ２とピーキングコンデンサＣＰ２による一次ピーキング補償回路と、ピーキング抵抗ＲＰ３とピーキングコンデンサＣＰ３による二次ピーキング補償回路の組合せ例である。
【０００８】
終端側抵抗１５１は、受端側の並列終端用であり、差動の両線路間を例えば５６Ωを２個直列にして両端を差動レシーバ１６１の入力端に接続し、中点にバイパスコンデンサで回路アースへ接地している。
差動レシーバ１６１は、差動の信号を受けて論理信号に復元変換して出力する。
【０００９】
【発明が解決しようとする課題】
上述説明したように従来技術においては、ＥＣＬ差動ドライバ１２１を介して同軸伝送線路１４１を駆動する回路形態である。この理由はＬＳＩ内部のＣＭＯＳ型の出力バッファ１１１では、このＣＭＯＳドライバの出力インピーダンスＺoutが同軸伝送線路１４１のインピーダンスに対して十分低いものが得られないことに起因している。しかしながら一方で、高速パルス信号を数百チャンネルもの多数使用する半導体試験装置等においては、図５のボード上の部品配置例に示すように、ＥＣＬの差動ドライバを多数個配置する必要が生じる。このことはＥＣＬ素子の消費電力増大の観点、基板スペースの観点、コストの観点から好ましくなく、これらから高速パルスの伝送システム構成上における実用上の難点となっている。
そこで、本発明が解決しようとする課題は、ＬＳＩに集積化が可能な比較的出力インピーダンスの高いＣＭＯＳ差動出力素子を使用して、直接同軸伝送線路を駆動可能な差動信号伝送回路を実現することである。
【００１０】
【課題を解決するための手段】
第１図は、本発明に係る解決手段を示している。
第１に、上記課題を解決するために、本発明の構成では、高速パルス信号を受けて差動の伝送線路を駆動する差動信号伝送回路において、差動の伝送線路を駆動するＣＭＯＳ型の差動ドライバ１１を具備し、この差動ドライバ出力端に接続され、差動ドライバ出力点におけるインピーダンスを所定インピーダンスに下げるインピーダンス整合部３１mを具備し、差動ドライバと差動の伝送線路間に直列に挿入され、上記差動ドライバ出力点における所定インピーダンスを含んで、伝送線路の特性インピーダンスに直列終端して整合する直列終端回路３１stを具備することを特徴とする差動信号伝送回路である。
上記発明によれば、ＬＳＩに集積化が可能な比較的出力インピーダンスＺoutの高いＣＭＯＳ差動出力素子を使用して、直接同軸伝送線路を駆動可能な安価な差動信号伝送回路が実現できる。
【００１１】
尚、差動ドライバはＣＭＯＳのＬＶＤＳ型、ＰＥＣＬ型、ＰＣＭＬ型の差動ドライバであることを特徴とする上述差動信号伝送回路がある。また、直列終端回路３１stには高域成分を補償するピーキング回路を有することを特徴とする上述差動信号伝送回路がある。また、複数チャンネルの差動ドライバをＣＭＯＳのＬＳＩに複数個集積することを特徴とする上述差動信号伝送回路がある。
【００１２】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００１３】
本発明実施例について図１、図２、図３を参照して説明する。
本発明の構成は、図１に示すように、差動ドライバ１１〜１ｎと、整合終端回路３１〜３ｎと、同軸伝送線路１４１〜１４ｎと、終端側抵抗１５１〜１５ｎと、差動レシーバ１６１〜１６ｎとによる複数ｎチャンネル構成で成る。この構成は図６に示す従来の構成に対して、ＥＣＬ差動ドライバ１２１〜１２ｎと、送端側抵抗部１３１〜１３ｎとを削除し、代わりにＬＳＩ内の出力バッファを差動ドライバ１１〜１ｎに変更し、整合終端回路３１〜３ｎを設けた構成である。
【００１４】
差動ドライバ１１は、ＬＳＩの出力部に設けるＣＭＯＳ型の差動ドライバであり、特にＬＶＤＳ（Low Voltage  Differential Signal）型の差動ドライバがある。このＬＶＤＳは出力振幅がＥＣＬに準じた小振幅で出力可能なデバイスである。この出力段の回路例は図４に示す。しかしながら、この差動ドライバもＣＭＯＳであり、出力インピーダンスは例えば１５０Ω前後と大きな値を示す。この為、この出力端をそのまま従来の回路に接続して適用しても直列終端に整合（マッチング）しない結果、高速パルスを良好に伝送できない。この為以下に示す解決手段により実現する。
【００１５】
整合終端回路３１は、インピーダンス整合部３１mと、直列終端回路３１stとで成る。先ず、直列終端回路３１stは、回路定数が異なるものの、図７に示す従来の直列終端回路１３１stと同様であり、ピーキング回路付きの直列終端回路である。
次に、インピーダンス整合部３１mは、２個の抵抗ＲＳ１とバイパスコンデンサで成り、高周波的に差動ドライバ１１の正負出力端と回路アース間を所定抵抗によるインピーダンスで接続している。これにより、差動ドライバ１１の出力端における出力インピーダンスを所定の低インピーダンスにしている。尚、上記バイパスコンデンサは、主にコモンモード・ノイズを除去するものであるから、所望により削除しても良い。
即ち、図２に示すように、１チャンネルの回路において、インピーダンスＺ３は伝送インピーダンスが１１０Ωであるから、その１／２の５５Ωとしなければならない。従ってＺ３＝５５Ωとする必要がある。直列終端回路３１stにおける直列抵抗はピーキングによる高域成分の補償効果が低減しないようにする為に余り小さくできず、ここでは例えば３３Ωと仮定する。これからＺ３（５５Ω）＝３３Ω＋Ｚ１であるから、インピーダンスＺ１＝２２Ωとする必要がある。
一方、インピーダンス整合部３１mが並列接続されているから、インピーダンスＺ１＝ＲＳ１‖ＲＺ０である。ここでＲＺ０は差動ドライバ１１の等価出力インピーダンスとし、その値を１５０Ωと仮定すると。これらから抵抗ＲＳ１の値を計算すると、ＲＳ１≒２５．８Ωが求まる。尚、この抵抗ＲＳ１の値の許容幅としては、高速パルス信号が差動レシーバ１６１で復元されるエッジのタイミング精度やジッタ許容量にもよって異なるが同軸伝送線路１４１の伝送インピーダンスの例えば±１０％程度まで許容しても実用できる。
尚、この整合抵抗ＲＳ１の接続に伴い、伝送線路を通過する信号の振幅が小さくなるが、受端側が差動レシーバ１６１であるから、実用上の支障とはならない。
【００１６】
上述のように回路定数与えることで、直列終端回路３１stとインピーダンス整合部３１mと差動ドライバ１１とにより伝送線路に対する直列終端の整合がとれ、かつ直列終端回路３１stにおける図７に示すピーキング回路による高域成分の補償付与できる為、従来と同程度の高速パルス信号を伝送できる利点が得られる。
上述の結果、出力インピーダンスの高いＣＭＯＳ型の差動ドライバを用いて伝送することが可能となる大きな利点が得られ、しかもＬＳＩから直接伝送線路を駆動することが可能となり、図３の配置図に示すように、外部に専用の差動ドライバを設ける必要が無くなって、高密度実装化、省電力、安価に実現できる大きな利点が得られる。
【００１７】
尚、本発明の構成は、上述実施の形態に限るものではない。例えば、上述では差動ドライバ１１をＬＳＩの出力部に設けるＬＶＤＳ型の差動ドライバとした具体例で示したが、疑似ＥＣＬ素子であるＰＥＣＬ、ＰＣＭＬを用いても良い。また、他の個別のＣＭＯＳ型の差動ドライバＩＣを用いても良い。また、ＣＭＯＳ型の差動ドライバ以外に、出力インピーダンスが比較的高い値を示す他の形態、例えばＴＴＬ等の差動ドライバを用い、これに対応させた回路定数のインピーダンス整合部３１mを設ける構成としても良い。
また、上述では差動の同軸伝送線路１４１とした具体例で示したが、他の特性インピーダンスをもつ同軸線路、ツイストペア線路、又はプリント基板のパターン配線による伝送線路においても同様にして実施できる。
また、上述では差動ペアの同軸伝送線路１４１を駆動する具体例で示したが、差動ではない単一伝送線路の場合においても、出力インピーダンスが比較的高い値を示すドライバを用いて上述同様に構成することで実施可能であり、所望により適用しても良い。
【００１８】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述実施形態に説明したように本発明は、ピーキング可能な直列終端回路３１stを設け、これとインピーダンス整合部３１mと差動ドライバ１１とにより同軸伝送線路１４１に対する直列終端の整合をとることが可能となる結果、出力インピーダンスの高いＣＭＯＳ型の差動ドライバを用いて直接伝送線路を駆動しても、高速パルス信号が伝送可能となる大きな利点が得られる。このことは、従来のように出力インピーダンスの低いＥＣＬ型の専用の差動ドライバが不要となる結果、消費電力の低減、回路実装密度の向上、及び安価に実現できる大きな利点が得られる。従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本発明の、差動信号伝送回路の構成例である。
【図２】本発明の、整合を説明する回路図である。
【図３】本発明の、図１回路の部品配置例である。
【図４】ＬＶＤＳ型の差動ドライバ回路の例である。
【図５】従来の、図６回路の部品配置例である。
【図６】従来の、差動信号伝送回路の構成例である。
【図７】ピーキング回路を有する直列終端回路例である。
【符号の説明】
ＲＳ１    抵抗
ＣＰ２，ＣＰ３  ピーキングコンデンサ
ＲＰ２，ＲＰ３  ピーキング抵抗
１１〜１ｎ    差動ドライバ
３１〜３ｎ    整合終端回路
３１m〜３ｎm     インピーダンス整合部
３１st〜３ｎst，１３１st〜１３ｎst  直列終端回路
１１１〜１１ｎ  出力バッファ
１２１〜１２ｎ  ＥＣＬ差動ドライバ
１３１〜１３ｎ  送端側抵抗部
１４１〜１４ｎ  同軸伝送線路
１５１〜１５ｎ  終端側抵抗
１６１〜１６ｎ  差動レシーバ
【図１】
0003828652.tif 000002
【図２】
0003828652.tif 000003
【図３】
0003828652.tif 000004
【図４】
0003828652.tif 000005
【図５】
0003828652.tif 000006
【図６】
0003828652.tif 000007
【図７】
0003828652.tif 000008