(57)【特許請求の範囲】
【請求項１】
平衡信号を差動増幅する第１の差動増幅回路と、
２つのトランジスタを中心として構成され、一方のトランジスタのベースには、前記第１の差動増幅回路の出力電圧が、他方のトランジスタのベースには、基準電圧が、それぞれ印加され、前記第１の差動増幅回路の出力電圧と前記基準電圧との差に応じた出力電圧を出力する第２の差動増幅回路と、
前記第２の差動増幅回路における前記基準電圧にヒステリシスを生じさせる基準電圧調整回路と、を具備してなり、
前記他方のトランジスタのベースには、エミッタフォロア用トランジスタのエミッタが接続され、該エミッタフォロア用トランジスタは、コレクタに電源電圧が印加され、エミッタが定電流源を介してアースされてなり、ベースには、電源電圧とアースとの間に直列接続された抵抗と定電流源の相互の接続点が接続され、かつ、当該ベースには前記基準電圧調整回路の出力端が接続されてなるものであることを特徴とするラインレシーバ。
【請求項２】
前記基準電圧調整回路は、２つのトランジスタを中心に構成される第３の差動増幅回路を有してなり、該第３の差動増幅回路の前記２つのトランジスタの一方のトランジスタのベースには前記第１の差動増幅回路の出力電圧が、他方のトランジスタのベースには、前記エミッタフォロア用トランジスタのエミッタ電圧が、それぞれ印加される一方、前記第３の差動増幅回路の前記２つのトランジスタの負荷としてカレントミラー回路が接続されてなることを特徴とする請求項１記載のラインレシーバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ伝送路において、いわゆる平衡信号を伝送する場合に、平衡信号がいわゆるクロスしたことを検出してその検出信号を出力するラインレシーバに係り、特に、平衡信号間に生じるオフセットに対する出力特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種のラインレシーバは、例えば、図３に示されたような差動増幅回路を基本に構成されるものが、高利得で、同相信号による出力信号への漏れがない等の理由により多く用いられていた。
ここで、図３を参照しつつ、この回路について、概略的に説明すれば、この差動増幅回路は、ｎｐｎ型トランジスタ４０，４１を中心に構成されてなるもので、２つのトランジスタ４０，４１のエミッタが相互に接続され、電流源４２に接続される一方、それぞれのコレクタは、それぞれコレクタ抵抗４３，４４を介して電源電圧側へ接続されて構成されたものである。
そして、かかる構成において、ｎｐｎ型トランジスタ４０，４１のベースには、互いに１８０度の位相差を有するいわゆる平衡信号が印加され、この平衡信号の差電圧が、この差動増幅回路が有する増幅度に応じて増幅され出力されるものである。
【０００３】
【発明が解決しようとする課題】
ところで、かかる構成の差動増幅回路においては、入力信号が平衡状態となる電圧に対して、±ＶTのいわゆる線形動作領域が存在する。これは、トランジスタの物理的構造に起因して生ずるもので、常温時において、通常、このＶTの大きさは、略２６ｍＶ程度のものである。
したがって、上述した差動増幅回路においては、ｎｐｎ型トランジスタ４０，４１のそれぞれのベースに印加された平衡信号がクロスする点、いわゆるクロスポイントの間（隣接するクロスポイント間）の差電圧が略２６ｍＶ以上となると、平衡信号がいわゆるクロスしたことが検出されたとするいわば検出信号としての差動増幅出力が得られるものとなっていた。
このような構成、機能を有する差動増幅回路を用いてなるラインレシーバにおいては、例えば、伝送路のいわゆるコモン電圧が線路長等の影響により変動し、受信側で平衡信号間にオフセットが生じた場合、ラインレシーバから出力される受信信号が不安定になり易いという問題があった。
【０００４】
本発明は、上記実状に鑑みてなされたもので、平衡信号間にオフセットが生じても、従来と異なり、比較的安定した出力信号を得ることのできるラインレシーバを提供するものである。
本発明の他の目的は、差動増幅回路を用いたラインレシーバにおいて、出力信号が出力される条件となる平衡信号のクロスポイント間の電圧差を所望の値に設定可能な回路構成を有するラインレシーバを提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
請求項１記載の発明に係るラインレシーバは、平衡信号を差動増幅する第１の差動増幅回路と、２つのトランジスタを中心として構成され、一方のトランジスタのベースには、前記第１の差動増幅回路の出力電圧が、他方のトランジスタのベースには、基準電圧が、それぞれ印加され、前記第１の差動増幅回路の出力電圧と前記基準電圧との差に応じた出力電圧を出力する第２の差動増幅回路と、前記第２の差動増幅回路における前記基準電圧にヒステリシスを生じさせる基準電圧調整回路と、を具備してなり、前記他方のトランジスタのベースには、エミッタフォロア用トランジスタのエミッタが接続され、当該エミッタフォロア用トランジスタは、コレクタに電源電圧が印加され、エミッタが定電流源を介してアースされてなり、ベースには、電源電圧とアースとの間に直列接続された抵抗と定電流源の相互の接続点が接続され、かつ、当該ベースには前記基準電圧調整回路の出力端が接続されてなるものである。
【０００６】
かかる構成においては、第２の差動増幅回路は、基準電圧と第１の差動増幅回路の出力電圧との差に応じて差動増幅を行うが、この基準電圧は、基準電圧調整回路によりヒステリシスを有するものとなっており、このため、第１の差動増幅回路においても、平衡信号の差動増幅に対して、第１の差動増幅回路の電圧利得をＧとすると１／Ｇの大きさのヒステリシスが生ずることとなる。したがって、基準電圧調整回路による第２の差動増幅回路における基準電圧のヒステリシスの大きさと、第１の差動増幅回路の電圧利得Ｇとの適宜な選択により、平衡信号のクロスポイント間の電圧差が所望する大きさ以上で、第２の差動増幅回路から、クロスポイントの検出信号としての出力を得ることができるように設定可能なラインレシーバが提供されることとなるものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、この発明の実施の形態におけるラインレシーバの回路構成について図１を参照しつつ説明する。
このラインレシーバは、第１の差動増幅回路１と、第２の差動増幅回路２と、基準電圧調整回路３とに大別されてなるもので、その動作を概括的に述べれば、第１の差動増幅回路１に印加された平衡信号間のクロスポイント間の電圧差が所定値以上となると、当該平衡信号の差動増幅出力が第２の差動増幅回路２から出力されるようになっているものである。
【０００８】
第１の差動増幅回路１は、第１及び第２のｎｐｎ型トランジスタ（図１においてそれぞれ「Ｑ１」、「Ｑ２」と表記）５，６を中心に構成されてなるもので、第１及び第２のｎｐｎ型トランジスタ５，６のエミッタが相互に接続され、第１の定電流源１６を介してアースされる一方、第１及び第２のｎｐｎ型トランジスタ５，６のそれぞれのコレクタには、それぞれ第１及び第２のコレクタ抵抗２３，２４を介して電源電圧が印加されるようになっている。さらに、第１及び第２のｎｐｎ型トランジスタ５，６のベースには、入力信号の直流レベルを調整するため、それぞれレベル調整抵抗２５，２６が接続されており、このレベル調整抵抗２５，２６を介して定電圧源２７による所定電圧が印加されるようになっている。
そして、第１のｎｐｎ型トランジスタ５のベース及び第２のｎｐｎ型トランジスタ６のベースに、互いに１８０度の位相差を有し、交流振幅が同一である平衡信号が印加され、この平衡信号間のクロスポイント間の電圧差が所定の電圧（詳細は後述）以上となると、第１及び第２のｎｐｎ型トランジスタ５，６のベース間の電位差がＧ（＝ｇm×Ｒ1）倍されて出力されるようになっている。ここで、Ｇは、電圧利得であり、ｇmは、第１の差動増幅回路１のコンダクタンスであり、Ｒ1は、第１のコレクタ抵抗２３の抵抗値である。
【０００９】
この第１の差動増幅回路１の出力信号は、第４のｎｐｎ型トランジスタ（図１において「Ｑ４」と表記）８によるエミッタフォロアを介して後述する第２の差動増幅回路２へ入力されるようになっている。すなわち、第４のｎｐｎ型トランジスタ８のベースは、第２のｎｐｎ型トランジスタ６のコレクタに接続される一方、第４のｎｐｎ型トランジスタ８のコクレタには電源電圧Ｖ+が印加されるようになっている。また、第４のｎｐｎ型トランジスタ８のエミッタは、第５の定電流源２０を介してアースされると共に、次述する第２の差動増幅回路２を構成する第５のｎｐｎ型トランジスタ（図１において「Ｑ５」と表記）９のベース及び後述する基準電圧調整回路３を構成する第７のｎｐｎ型トランジスタ（図１において「Ｑ７」と表記）１１のベースに接続されており、いわゆるエミッタフォロア回路として動作するようになっている。
【００１０】
第２の差動増幅回路２は、第５及び第６のｎｐｎ型トランジスタ（図１においてはそれぞれ「Ｑ５」、「Ｑ６」と表記）９，１０を中心に構成されてなるもので、第５及び第６のｎｐｎ型トランジスタ９，１０のエミッタが相互に接続され、第２の定電流源１７を介してアースされる一方、第５及び第６のｎｐｎ型トランジスタ９，１０のそれぞれのコレクタには、それぞれ第３及び第４のコレクタ抵抗２８，２９を介して電源電圧Ｖ+が印加されるようになっている。
また、第６のｎｐｎ型トランジスタ１０のベースには、後述する基準電圧調整回路３の出力電圧が、第９のｎｐｎ型トランジスタ（図１において「Ｑ９」と表記）１３によるエミッタフォロアを介して印加されるようになっている。
すなわち、第９のｎｐｎ型トランジスタ１３のベースは、抵抗３０を介して電源電圧Ｖ+が印加されるようになっていると共に、第７の定電流源２２を介してアースされるようになっており、さらに、後述する基準電圧調整回路３を構成する第７のｎｐｎ型トランジスタ１１のコレクタに接続されている。一方、第９のｎｐｎ型トランジスタ１３のコクレタには電源電圧Ｖ+が印加されるようになっている。また、第９のｎｐｎ型トランジスタ１３のエミッタは、第６の定電流源２１を介してアースされると共に、先の第６のｎｐｎ型トランジスタ１０のベース及び基準電圧調整回路３を構成する第８のｎｐｎ型トランジスタ（図１において「Ｑ８」と表記）１２のベースに接続されており、いわゆるエミッタフォロア回路として動作するようになっている。
【００１１】
そして、この第２の差動増幅回路２は、第５のｎｐｎ型トランジスタ９のベースに印加された信号が、第６のｎｐｎ型トランジスタ１０のベース電圧との大小に応じて、この第２の差動増幅回路２が有する増幅度で増幅されてラインレシーバの出力信号として、第５及び第６のｎｐｎ型トランジスタ９，１０のコレクタ間に出力されるようになっている（詳細は後述）。
【００１２】
基準電圧調整回路３は、第７及び第８のｎｐｎ型トランジスタ（図１においてそれぞれ「Ｑ７」，「Ｑ８」と表記）１１，１２を中心として構成された差動増幅回路を有してなるもので、第７及び第８のｎｐｎ型トランジスタ１１，１２のエミッタが相互に接続され、第３の定電流源１８を介してアースされる一方、第７及び第８のｎｐｎ型トランジスタ１１，１２のコレクタ側には、いわゆるカレントミラー回路が負荷として接続された構成となっている。
すなわち、第７のｎｐｎ型トランジスタ１１のコレクタには、第１１のｎｐｎ型トランジスタ（図１において「Ｑ１１」と表記）１５のコレクタが、第８のｎｐｎ型トランジスタ１２のコレクタには、ベースとコレクタとが相互に接続された第１０のｎｐｎ型トランジスタ１４のコレクタが、それぞれ接続されており、第１１のｎｐｎ型トランジスタ１５のエミッタには、第１のエミッタ抵抗３１を介して、第１０のｎｐｎ型トランジスタ１４のエミッタには、第２のエミッタ抵抗３２を介して、それぞれ電源電圧Ｖ+が印加されるようになっており、第１０及び第１１のｎｐｎ型トランジスタ１４，１５によりいわゆるカレントミラー回路が構成されている。
【００１３】
また、第７のｎｐｎ型トランジスタ１１のベースは、既に述べたように、先の第５のｎｐｎ型トランジスタ９のベースと共に、第４のｎｐｎ型トランジスタ８のエミッタに接続されており、第４のｎｐｎ型トランジスタ８によるエミッタフォロアを介して第１の差動増幅回路１の出力信号が印加されるようになっている。
さらに、第８のｎｐｎ型トランジスタ１２のベースは、先に述べたように、第６のｎｐｎ型トランジスタ１０のベースと共に、第９のｎｐｎ型トランジスタ１３のエミッタに接続されており、第９のｎｐｎ型トランジスタ１３によるエミッタフォロアを介して後述するように、第９のｎｐｎ型トランジスタ１３のベース側の電圧が印加されるようになっている。
そして、この基準電圧調整回路３は、第２の差動増幅回路２を構成する第６のｎｐｎ型トランジスタ１０のベースに印加される基準電圧を、所定のヒステリシス幅で変える機能を有するものとなっている（詳細は後述）。
【００１４】
次に、上記構成における動作について説明する。
まず、このラインレシーバの概略動作を説明すれば、第１の差動増幅回路１を構成する第１及び第２のｎｐｎ型トランジスタ５，６のベースには、例えば、図２（ａ）に示されたように、それぞれの位相が逆位相の状態にある平衡信号が印加されるようになっている。この平衡信号は、同図においても示されているように、互いに交差する点、いわゆるクロスポイントが生ずるような関係を有しており、ラインレシーバは、隣接する２つのクロスポイントの間における平衡信号の電圧差が所定値以上となった場合に、第２の差動増幅回路２から平衡信号がクロスしたとする検出信号としての意義を有する出力信号が出力されるようになっているものである。
【００１５】
次に、第１の差動増幅回路１に印加された平衡信号のクロスポイント間における電圧差が如何なる値以上となった場合に、第２の差動増幅回路２から信号が出力されるようになっているかについて説明することとする。
第１の差動増幅回路１の出力電圧は、第４のｎｐｎ型トランジスタ８によるエミッタフォロアを介して第２の差動増幅回路２を構成する第５のｎｐｎ型トランジスタ９のベースに印加され、第６のｎｐｎ型トランジスタ１０ベース電圧との比較に応じて差動増幅されるようなっている。
ところで、この第６のｎｐｎ型トランジスタ１０のベースは、第８のｎｐｎ型トランジスタ１２のベースと共に、エミッタフォロアとして動作する第９のｎｐｎ型トランジスタ１３のエミッタに接続されていることから、これら第６及び第８のｎｐｎ型トランジスタ１０，１２のベース電圧は、抵抗３０に流れる電流の大きさに応じて定まることとなる。
【００１６】
すなわち、基準電圧調整回路３を構成する第７のｎｐｎ型トランジスタ１１のベース電圧が第８のｎｐｎ型トランジスタ１２のベース電圧よりも大である場合、第７のｎｐｎ型トランジスタ１１はいわゆる導通状態、第８のｎｐｎ型トランジスタ１２はいわゆる非導通状態となる。このため、カレントミラー回路を構成する第１０及び第１１のｎｐｎ型トランジスタ１４，１５の何れのコレクタ電流も流れ出ず、したがって、第７のｎｐｎ型トランジスタ１１のコレクタに流れ込むべき電流、すなわち、第３の定電流源１８の出力電流Ｉ3に略等しい電流は、抵抗３０を介して供給されることとなる。
結局、この場合、抵抗３０に流れる電流ＩR1は、第７の定電流源２２の出力電流Ｉ7が第３の定電流源１８の出力電流Ｉ3よりも大きく設定されているという条件の下で、ＩR1＝Ｉ7＋Ｉ3となる。
【００１７】
一方、第７のｎｐｎ型トランジスタ１１のベース電圧が第８のｎｐｎ型トランジスタ１２のベース電圧よりも小である場合においては、第７のｎｐｎ型トランジスタ１１が非導通状態となる一方、第８のｎｐｎ型トランジスタ１２が導通状態となる。第８のｎｐｎ型トランジスタ１２のコレクタには、第３の定電流源１８の出力電流Ｉ3に略等しい電流が引き出されて第１０のｎｐｎ型トランジスタ１４から流れ込み、このため、第１１のｎｐｎ型トランジスタ１５のコレクタからも略同一の電流Ｉ3が流れ出ることとなるが、第７のｎｐｎ型トランジスタ１１が非導通状態であるため、この電流は、第７の定電流源２２側へ流れ込むこととなる。
したがって、この場合、抵抗３０に流れる電流ＩR2は、第７の定電流源２２の出力電流Ｉ7と第３の定電流源１８の出力電流Ｉ3の関係が上述したと同様な関係にあるという条件下で、ＩR2＝Ｉ7−Ｉ3となる。
したがって、抵抗３０における電圧降下には、抵抗３０の値をＲｂとすれば、ＶTH＝ＩR1×Ｒｂ−ＩR2×Ｒｂ＝｛Ｉ7＋Ｉ3−（Ｉ7−Ｉ3）｝Ｒｂ＝２Ｉ3Ｒｂで表されるヒステリシスが生ずることとなる。
【００１８】
この抵抗３０における電圧降下は、第９のｎｐｎ型トランジスタ１３によるエミッタフォロアを介して第２の差動増幅回路２を構成する第６のｎｐｎ型トランジスタ１０のベースに現れるため、結局、第２の差動増幅回路２としては、第５のｎｐｎ型トランジスタ９のベースに印加される入力信号に対して先のヒステリシス電圧ＶTHを有して差動増幅を行うものとなる。さらに、この第２の差動増幅回路２を構成する第５のｎｐｎ型トランジスタ９のベースに印加される入力信号は、第１の差動増幅回路１を介して印加されるものであることから、先のヒステリシスは、第１の差動増幅回路１の入力段にも現れることとなり、その大きさは、先のヒステリシス電圧ＶTH＝２Ｉ3Ｒｂを第１の差動増幅回路１の電圧利得で除した大きさとなる。
【００１９】
したがって、第１の差動増幅回路１の電圧利得を、バイアス電流（第１の定電流源１６の出力電流）、負荷抵抗（第１のコレクタ抵抗２３）の選択によって、適宜な大きさに設定し、かつ、第２の差動増幅回路２におけるヒステリシス電圧ＶTHの大きさを、抵抗３０、第３及び第７の定電流源１８，２２の出力電流の適当な選択により設定することで、第１の差動増幅回路１の入力段におけるヒステリシス電圧の大きさを所望の大きさに設定することができ、しかもそのヒステリシス電圧の大きさは、従来、差動増幅回路だけからなるラインレシーバにおいて、いわば限界の値であった２６ｍＶより以下とすることも簡単に実現し得ることとなるものである。
【００２０】
次に、シュミレーション結果の一例について図２を参照しつつ説明する。
図２は、上述した回路構成例において、第１の差動増幅回路１の電圧利得Ｇ＝２０倍、抵抗３０の抵抗値Ｒｂ＝１０ｋΩ、第３の定電流源１８の出力電流値Ｉ3＝１０μＡ、第７の定電流源２２の出力電流値Ｉ7＝５０μＡ、ＶTH＝２００ｍＶと設定した場合における入力信号としての平衡信号と、第２の差動増幅回路２から得られる出力信号との関係を示す特性線図である。
同図（ａ）は、第１の差動増幅回路１を構成する第１及び第２のｎｐｎ型トランジスタ５，６のベース間に印加される平衡信号を示すもので、隣接するクロスポイント間における２信号の電圧差は、９．８ｍＶとなっている。
そして、同図（ｂ）には、隣接するクロスポイント間の入力電圧差が従来（２６ｍＶ）より低い９．８ｍＶであっても、このクロスポイント間で出力信号が出力されることが示されている。
【００２１】
上述した発明の実施の形態における回路構成においては、トランジスタとしてｎｐｎ型を用いたが、ｐｎｐ型トランジスタを用いても同様に構成できることは勿論であり、また、これらバイポーラトランジスタ以外のトランジスタを用いても、バイアス等を当該トランジスタに適合したものとすることにより基本的に同様な回路構成で上述したような動作のラインレシーバを実現することができるものである。
【００２２】
【発明の効果】
以上、述べたように、本発明によれば、差動増幅回路を用いたラインレシーバにおいて、クロスポイントの検出に対する出力信号が得られる限界値を任意に設定可能なように構成することにより、従来の限界値よりもさらに小さな任意の限界値を設定することができるので、従来に比してより安定、確実な検出信号を出力することのでき、より信頼性の高いラインレシーバを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるラインレシーバの回路構成例を示す回路図である。
【図２】図１に示された回路におけるシュミレーション結果の一例を示す特性線図であり、図２（ａ）は、入力信号としての平衡信号を、図２（ｂ）は、出力信号をそれぞれ示すものである。
【図３】従来のラインレシーバの一回路構成例を示す回路図である。
【符号の説明】
１…第１の差動増幅回路
２…第２の差動増幅回路
３…基準電圧調整回路
【図１】
0003752029.tif 000002
【図２】
0003752029.tif 000003
【図３】
0003752029.tif 000004