(57)【特許請求の範囲】
【請求項１】
表面に第１導電型の炭化珪素半導体層を有する、第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体層の表面の所定部位に形成される第２導電型のドレイン領域、及びソース領域と、
前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、
前記ソース領域に形成されるソース電極と、
前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、
前記チャネル領域は、
前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第１導電型のゲート半導体領域と、
前記第１導電型のゲート半導体領域の下部に形成され、前記第１導電型のゲート半導体領域と界面をなす第２導電型の埋込チャネル領域と、
前記第２導電型の埋込チャネル領域の下部に形成され、前記第２導電型の埋込チャネル領域と界面をなす第１導電型のボディ半導体領域とからなる、ノーマリーオフの電界効果トランジスタ。
【請求項２】
シリコン基板と、
前記シリコン基板表面に形成された絶縁層領域と、
前記絶縁層領域の表面に形成された第１導電型の炭化珪素半導体層と、
前記炭化珪素半導体層の表面の所定部位に形成される第２導電型のドレイン領域、及びソース領域と、
前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、
前記ソース領域に形成されるソース電極と、
前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、
前記チャネル領域は、
前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第１導電型のゲート半導体領域と、
前記第１導電型のゲート半導体領域と前記絶縁層領域との間に形成され、前記第１導電型のゲート半導体領域、及び前記絶縁層領域と界面をなす第２導電型の埋込チャネル領域とからなる、ノーマリーオフの電界効果トランジスタ。
【請求項３】
前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする請求項１または請求項２のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタに係り、特にオン抵抗を低く抑えることのできる電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来における電界効果トランジスタとして、例えば、特開平９−７４１９３号公報（以下、従来例という）に記載されたものが知られている。図２３は、該従来例に記載された電界効果トランジスタの構成を示す断面図である。
【０００３】
同図に示すように、この電界効果トランジスタは、高濃度Ｎ+ 型ＳｉＣ（炭化珪素）からなるワイドバンドギャップ半導体基板２０１上に、Ｎ- 型ＳｉＣからなるエピタキシャル領域２０２が形成され、該エピタキシャル領域２０２上にＰ- 型ＳｉＣからなるエピタキシャル領域２０３が形成されている。
【０００４】
そして、エピタキシャル領域２０３の表層部における所定領域には、Ｎ+ 型ソース領域２０５、及びＰ+ 型ボディコンタクト領域２０４が形成される。また、エピタキシャル領域２０３内には溝２０８が、エピタキシャル領域２０３を貫通しエピタキシャル領域２０２に達するように形成されている。
【０００５】
更に、溝２０８の側壁にはＮ- 型ＳｉＣからなるチャネル領域２０６が形成されている。また、層間絶縁膜２１２によりゲート電極２０９と絶縁されて、ソース領域２０５、及びボディコンタクト領域２０４に接続されたソース電極２１１が形成され、ワイドバンドギャップ半導体基板２０１の裏面にドレイン電極２１０が形成されている。
【０００６】
この電界効果トランジスタにおいては、ドレイン電極２１０とソース電極２１１との間に電圧が印加された状態で、ゲート電極２０９に電圧が印加されると、ゲート電極２０９に対向したチャネル領域２０６の表層に、Ｎ型蓄積層型のチャネルが形成され、ドレイン電極２１０からソース電極２１１に電流が流れる。
【０００７】
【発明が解決しようとする課題】
前述した従来例に記載されたＳｉＣ蓄積型電界効果トランジスタでは、ゲート絶縁膜２０７と、Ｎ- 型蓄積チャネル形成領域２０６との界面に不完全な結晶構造が存在する。このため、ゲート電極２０９に電圧を印加して形成したチャネル領域２０６表層の蓄積チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくすることができずオン抵抗が高いという問題がある。
【０００８】
また、耐圧に関しては、ドレイン電極２１０に高電圧が印加されたとき、溝２０８の底部のゲート絶縁膜２０７に高電圧が加えられる。そして、この絶縁膜２０７が破壊されると、大量の漏れ電流が発生するため、ワイドキャップ半導体であるＳｉＣ本来の、高い耐絶縁破壊電界を活かした高耐圧を実現することができないという問題があった。
【０００９】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、高耐圧でオン抵抗の低い電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する低オン抵抗の電界効果トランジスタを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載の発明は、表面に第１導電型の炭化珪素半導体層を有する、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体層の表面の所定部位に形成される第２導電型のドレイン領域、及びソース領域と、前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、前記ドレイン領域に形成されるドレイン電極と、前記ソース領域に形成されるソース電極と、前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、前記チャネル領域は、前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第１導電型のゲート半導体領域と、前記第１導電型のゲート半導体領域の下部に形成され、前記第１導電型のゲート半導体領域と界面をなす第２導電型の埋込チャネル領域と、前記第２導電型の埋込チャネル領域の下部に形成され、前記第２導電型の埋込チャネル領域と界面をなす第１導電型のボディ半導体領域とからなる、ノーマリーオフの電界効果トランジスタである。
【００１１】
請求項２に記載の発明は、シリコン基板と、前記シリコン基板表面に形成された絶縁層領域と、前記絶縁層領域の表面に形成された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面の所定部位に形成される第２導電型のドレイン領域、及びソース領域と、前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、前記ドレイン領域に形成されるドレイン電極と、前記ソース領域に形成されるソース電極と、前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、前記チャネル領域は、前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第１導電型のゲート半導体領域と、前記第１導電型のゲート半導体領域と前記絶縁層領域との間に形成され、前記第１導電型のゲート半導体領域、及び前記絶縁層領域と界面をなす第２導電型の埋込チャネル領域とからなる、ノーマリーオフの電界効果トランジスタである。
【００２０】
請求項３に記載の発明は、前記第１導電型は、Ｐ型またはＮ型のうちの一方であり、前記第２導電型は、Ｐ型またはＮ型のうちの他方であることを特徴とする。
【００２６】
【発明の効果】
請求項１の発明では、ゲート電圧を印加しないときは、ゲート半導体領域と埋込チャネル領域の接合に生じる第１の空乏層が、ボディ半導体領域と埋込チャネル領域の接合に生じる第２の空乏層に接触し、これにより、埋込チャネル領域を完全に空乏化させ、ソース、ドレイン間に流れる電流を遮断することができる。つまり、ノーマリオフとなる。また、ゲートに電圧を印加すると、埋込チャネル領域内に蓄積チャネルが形成されるので、オン状態にスイッチングされる。
【００２７】
請求項２の発明によれば、ゲート電圧を印加しないときには、ゲート半導体領域と埋込チャネル領域の接合に生じる空乏層により、埋込チャネル領域を完全に空乏化させ、一方でゲートに電圧を印加すると前記埋込チャネル領域内に蓄積チャネルを形成するできる。
【００２８】
その結果、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域内に形成される蓄積チャネルは、ゲート絶縁膜とゲート半導体領域の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。それゆえチャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００３９】
請求項３の発明では、第１導電型及び第２導電型を、Ｐ型及びＮ型とすることにより、融通性に富む。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて説明する。なお、本発明の電界効果トランジスタの実施形態においては、第１導電型をＰ型とし、第２導電型をＮ型とするが、第１導電型をＮ型、第２導電型をＰ型としてもよい。また、本実施形態ではゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型としてもよい。
【００４１】
また、本実施形態では取り上げないが、本発明はＩＧＢＴ、ＭＩＳサイリスタ等の電圧駆動型電界効果トランジスタ素子にも適用できる。更に、本発明の趣旨を逸脱しない範囲での変形も含むことは言うまでもない。
【００４２】
［第１実施例］
図１は、本発明第１実施例に係るＳｉＣ（炭化珪素；ワイドバンドギャップ半導体）電界効果トランジスタの単位セルの断面図である。同図に示すように、この電界効果トランジスタは、基板コンタクトをとるためのＰ+ 型ＳｉＣ基板２１０上に、Ｐ- 型エピタキシャル領域２２０が積層されたウエハ（半導体基板）において、Ｐ- 型エピタキシャル領域２２０表面層の所定の領域に、所定深さのＮ+ 型ドレイン領域２３０（図中右側）と、Ｎ+ 型ソース領域２４０（図中左側）が形成されている。
【００４３】
そして、ドレイン領域２３０とソース領域２４０の間に挟まれるエピタキシャル領域２２０の部分には、チャネル領域３８０が形成される。このチャネル領域３８０は、Ｐ- 型ゲート半導体領域２５０（第１の導電型のゲート半導体領域）、Ｎ- 型埋込チャネル領域２６０（第２の導電型の埋込チャネル領域）、及びＰ- 型ボディ半導体領域２５２（第１の導電型のボディ半導体領域）の３つの領域から構成される。
【００４４】
ここで、ゲート半導体領域２５０、及び埋込チャネル領域２６０の厚さ及びキャリア濃度は、埋込チャネル領域２６０に存在する伝導キャリアがゲート半導体領域２５０、及びボディ半導体領域２５２との静電ポテンシャルにより空乏化されるように設計されている。
【００４５】
さらに詳しくは、ゲート半導体領域２５０と埋込チャネル領域２６０の接合に生じる第１の空乏層が、ボディ半導体領域２５２と埋込チャネル領域２６０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６０が完全に空乏化されるように設計されている。
【００４６】
また、Ｐ- 型ゲート半導体領域２５０の表面には、ゲート絶縁膜２７０を介してゲート電極２８０が形成される。また、ドレイン領域２３０の上面には、ドレイン電極２９０が形成される。更に、ソース領域２４０の上面には、ソース電極３００が形成される。そして、Ｐ+ 型ＳｉＣ基板２１０の裏面には、基板コンタクト電極３１０が形成されている。
【００４７】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図２、図３に示す断面図を用いて説明する。
【００４８】
まず、図２（ａ）の工程では、Ｐ+ 型ＳｉＣ基板２１０の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜５０μｍのＰ- 型ＳｉＣエピタキシャル領域２２０を形成する。
【００４９】
図２（ｂ）の工程では、マスク材３２０を用いて、Ｐ- 型ＳｉＣエピタキシャル領域２２０の表層部の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを注入し、Ｎ+ 型ドレイン領域２３０、及びＮ+ 型ソース領域２４０を形成する。加速電圧は例えば１００〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００５０】
図３の（ｃ）の工程では、マスク材３２１を用いて、Ｎ+ 型ドレイン領域２３０と、Ｎ+ 型ソース領域２４０との間のエピタキシャル領域２２０の部分に、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域２６０を形成する。この際、加速電圧を例えば３０〜３ＭｅＶとして多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。
【００５１】
このとき、注入された窒素原子は、Ｐ- 型ゲート半導体領域２５０よりも深いところに分布することを条件とする。また、Ｎ- 型埋込チャネル領域２６０の下面に位置するエピタキシャル領域２２０の部分を、Ｐ- 型ボディ半導体領域２５２とする。
【００５２】
そして、ゲート半導体領域２５０、埋込チャネル領域２６０の厚さ及びキャリア濃度は、ゲート半導体領域２５０と埋込チャネル領域２６０の接合に生じる第１の空乏層が、ボディ半導体領域２５２と埋込チャネル領域２６０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６０が完全に空乏化されるように設計される。
【００５３】
そして、イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域２５０、埋込チャネル領域２６０、及びボディ半導体領域２５２からなる、チャネル領域３８０が完成する。
【００５４】
なお、上記では、Ｎ- 型埋込チャネル領域２６０はイオン注入より形成したが、ＣＶＤ法によりエピタキシャル成長させて形成してもよい。
【００５５】
図３（ｄ）の工程では、Ｐ- 型ゲート半導体領域２５０の上面を含むエピタキシャル領域２２０の表面にゲート絶縁膜２７０を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極２８０を形成する。
【００５６】
この後、特に図示しないが、基板裏面に基板コンタクト電極３１０として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とし、またドレイン領域２３０上にドレイン電極２９０を、ソース領域２４０上にソース電極３００を形成する。このようにして、図１に示した電界効果トランジスタが完成する。
【００５７】
なお、本実施例においては、ドレイン電極２９０およびソース電極３００は、少なくともＮ+ 型ドレイン領域２３０、及びＮ+ 型ソース領域２４０の表面の一部に形成されていればよい。また、本実施例では、Ｐ+ 型のＳｉＣ基板２１０を用いて基板コンタクトを裏面からとる構造としているが、Ｎ+ 型のＳｉＣ基板の上にＰ- 型のエピタキシャル層を成長させ、基板コンタクトをＰ- 型のエピタキシャル層の表面側に形成してもよい。またＰ- 型のＳｉＣ基板を用いてもよい。
【００５８】
次に、この電界効果トランジスタの動作について説明する。ゲート電極２８０に電圧が印加されていない状態では、ゲート半導体領域２５０と埋込チャネル領域２６０の接合部からビルトイン電圧に対応して広がる第１の空乏層が、ボディ半導体領域２５２と埋込チャネル領域２６０の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域２６０をピンチオフ状態にできる。
【００５９】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギャップ半導体基板として、ＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００６０】
次に、ゲート電極２８０に対して負のバイアスを供給すると、表面チャネル領域６０内にソース領域２４０からドレイン領域２３０へと延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４０から埋込チャネル領域２６０内に形成される蓄積チャネルを経由し、Ｎ+ 型ドレイン領域２３０に流れ込む。
【００６１】
このように、ゲート電極２８０に負の電圧を印加することにより、表面チャネル領域２６０内に蓄積チャネルを誘起させ、ソース電極３００とドレイン電極２９０との間にキャリアが流れる。
【００６２】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６０内に形成される蓄積チャネルは、ゲート絶縁膜２７０とゲート半導体領域２５０の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減することができ、ドレイン・ソース間のオン抵抗を低減することができる。
【００６３】
［第２実施例］
図４は、本発明の第２実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、シリコン基板３４０の上には二酸化シリコン膜３３０が形成されている。この二酸化シリコン膜３３０の上には、ソース、ドレイン、チャネルを形成するためのＳｉＣ単結晶層が形成されている。
【００６４】
このＳｉＣ単結晶層内には、二酸化シリコン膜３３０に達するまで形成されたＮ+ 型ドレイン領域２３１、及びＮ+ 型ソース領域２４１がそれぞれ形成されている。そしてドレイン領域２３１とソース領域２４１の間に挟まれるＳｉＣ単結晶層の部分にチャネル領域３８１が形成される。
【００６５】
このチャネル領域３８１は、Ｐ- 型ゲート半導体領域２５１、及びＮ- 型埋込チャネル領域２６１の２つの領域から構成される。ここで、ゲート半導体領域２５１、埋込チャネル領域２６１の厚さ、及びキャリア濃度は、ゲート半導体領域２５１と埋込チャネル領域２６１の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６１が完全に空乏化されるように設計されている。
【００６６】
また、Ｐ- 型ゲート半導体領域２５１の表面には、ゲート絶縁膜２７１を介してゲート電極２８１が形成される。ドレイン領域２３１の上面にはドレイン電極２９１が形成される。また、ソース領域２４１の上面にはソース電極３０１が形成される。
【００６７】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図５（ａ）〜（ｃ）、図６（ｄ）〜（ｅ）に示す断面図を参照しながら説明する。
【００６８】
まず、図５（ａ）の工程では、表面に、厚みが例えば０．０１〜３μｍの二酸化シリコン膜３３０が形成されたシリコン基板３４０を準備する。次いで、二酸化シリコン膜３３０に、厚みが例えば０．１〜５μｍ、Ｐ型不純物を均一に例えば１Ｅ１４〜１Ｅ１８／ｃｍ3 含有したＰ- 型ＳｉＣ半導体基板４０１を張り合わせる。
【００６９】
図５（ｂ）の工程では、Ｐ- 型ＳｉＣ半導体基板４０１を、例えば酸化温度９００〜１２００℃で熱酸化し、ＳｉＣ半導体基板４０１の露出した表面から例えば厚さ０．０１〜４μｍ程度の厚さの二酸化シリコン膜４０２を形成する。これにより、二酸化シリコン膜４０２と、二酸化シリコン膜３３０との間に、厚みが例えば０．１〜２μｍ程度のＰ- 型ＳｉＣ半導体層４０３が得られる。その後、二酸化シリコン膜４０２をフッ化アンモニウム溶液により除去する。
【００７０】
図５（ｃ）の工程では、マスク材３２２を用いて、Ｐ- 型ＳｉＣ半導体層４０３の所定の領域に、二酸化シリコン膜３３０に達するまで、例えば１００〜１０００℃の高温で燐イオンを注入し、Ｎ+ 型ドレイン領域２３１及びＮ+ 型ソース領域２４１を形成する。加速電圧は、例えば１００〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００７１】
図６（ｄ）の工程では、マスク材３２３を用いて、Ｎ+ 型ドレイン領域２３１とＮ+ 型ソース領域２４１との間のＰ- 型半導体層４０３の部分に、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域２６１を形成する。加速電圧は例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。
【００７２】
この時、注入された窒素原子は、Ｐ- 型ゲート半導体領域２５１よりも深いところに分布する条件とする。そして、ゲート半導体領域２５１、埋込チャネル領域２６１の厚さ、及びキャリア濃度は、ゲート半導体領域２５１と埋込チャネル領域２６１の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６１が完全に空乏化されるように設計される。
【００７３】
イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域２５１及び埋込チャネル領域２６１からなる、チャネル領域３８１が完成する。
【００７４】
図６（ｅ）の工程では、Ｐ- 型ゲート半導体領域２５１の上面を含む半導体層表面にゲート絶縁膜２７１を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極２８１を形成する。
【００７５】
その後、特に図示しないが、ドレイン領域２３１上にドレイン電極２９１を、ソース領域２４１上にソース電極３０１を形成する。こうして、図４に示した電界効果トランジスタが完成する。
【００７６】
なお、本実施例においては、ドレイン電極２９１及びソース電極３０１は、少なくともＮ+ 型ドレイン領域２３１及びＮ+ 型ソース領域２４１の表面の一部に形成されていればよい。
【００７７】
次に、この電界効果トランジスタの動作について説明する。ゲート電極２８１に電圧が印加されていない状態では、ゲート半導体領域２５１と埋込チャネル領域２６１の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６１をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリーオフとなる。
【００７８】
また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【００７９】
次に、ゲート電極２８１に対して負のバイアスを供給すると、埋込チャネル領域２６１内に、Ｎ+ 型ソース領域２４１からＮ+ 型ドレイン領域２３１へと延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ソース領域２４１から埋込チャネル領域２６１内に形成される蓄積チャネルを経由し、ドレイン領域２３１に流れ込む。
【００８０】
このように、ゲート電極２８１に負の電圧を印加することにより、埋込チャネル領域２６１内に蓄積チャネルを誘起させ、ソース電極３０１とドレイン電極２９１との間にキャリアが流れる。
【００８１】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６１内に形成される蓄積チャネルは、ゲート絶縁膜２７１とゲート半導体領域２５１の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。このため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【００８２】
［第３実施例］
図７は、本発明の第３実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１１上に、Ｎ- 型ＳｉＣエピタキシャル領域２２１が積層されたウエハにおいて、エピタキシャル領域２２１の表層部における所定領域には、Ｎ+ 型ソース領域２４２およびＰ+ 型ボディコンタクト領域３５０がそれぞれ形成されている。更に、Ｎ- 型エピタキシャル領域２２１の一主面の所定の領域には溝３６０が形成されており、この溝３６０に沿ってＰ- 型ゲート半導体領域２５３が形成される。
【００８３】
また、エピタキシャル領域２２１の表層部における所定領域には、ボディコンタクト領域３５０を含んだ所定深さを有するＰ- 型のボディ半導体領域２５４が形成される。ここで、ゲート半導体領域２５３とボディ半導体領域２５４の間のエピタキシャル領域２２１の部分には、Ｎ- 型埋込チャネル領域２６２が形成される。これら、ゲート半導体領域２５３、埋込チャネル領域２６２、及びボディ半導体領域２５４から構成される領域を、チャネル領域３８２とする。
【００８４】
なお、ゲート半導体領域２５３、埋込チャネル領域２６２及びボディ半導体領域２５４の厚さ及びキャリア濃度は、Ｎ- 型埋込チャネル領域２６２に存在する伝導キャリアがゲート半導体領域２５３及びボディ半導体領域２５４との静電ポテンシャルにより空乏化されるように設計されている。
【００８５】
更に詳しくは、ゲート半導体領域２５３と埋込チャネル領域２６２の接合に生じる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の結合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６２が完全に空乏化されるように設計されている。
【００８６】
また、Ｐ- 型ゲート半導体領域２５３の表面には、ゲート絶縁膜２７２を介してゲート電極２８２が形成される。また、ソース領域２４２の上面にはソース電極３０２が形成される。更に、ボディコンタクト領域３５０の上面にはボディコンタクト電極３１１が形成される。そして、Ｎ+ 型ＳｉＣ基板２１１の裏面にはドレイン電極２９２が形成されている。
【００８７】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図８（ａ）〜（ｃ）、図９（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００８８】
まず、図８（ａ）の工程では、Ｎ+ 型ＳｉＣ基板２１１の上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域２２１を形成する。
【００８９】
図８（ｂ）の工程では、Ｎ- 型エピタキシャル領域２２１の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６０を形成する。
【００９０】
図８（ｃ）の工程では、溝３６０に沿ってＣＶＤ法によりＳｉＣをホモエピタキシャル成長させ、Ｐ- 型ゲート半導体領域２５３を形成する。
【００９１】
なお、Ｐ- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【００９２】
図９（ｄ）の工程では、Ｎ- 型エピタキシャル領域２２１の表層部の所定の領域に例えば燐イオンを注入し、Ｎ+ 型ソース領域２４２を形成する。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００９３】
図９（ｅ）の工程では、Ｎ- 型エピタキシャル領域２２１の表層部所定の領域に、例えば、ほう素イオンを注入し、Ｐ+ 型ボディコンタクト領域３５０及びＰ- 型ボディ半導体領域２５４を形成する。また、ゲート半導体領域２５３とボディ半導体領域２５４の間のエピタキシャル領域２２１の部分をＮ- 型埋込チャネル領域２６２とする。
【００９４】
ここで、ゲート半導体領域２５３、埋込チャネル領域２６２及びボディ半導体領域２５４の厚さ及びキャリア濃度は、ゲート半導体領域２５３と埋込チャネル領域２６２の接合に生じる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６２が完全に空乏化されるように設計される。
【００９５】
なお、イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域２５３、埋込チャネル領域２６２、及びボディ半導体領域２５４からなる、チャネル領域３８２が完成する。
【００９６】
図９（ｆ）の工程では、Ｐ- 型ゲート半導体領域２５３表面にゲート絶縁膜２７２を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極２８２を形成する。
【００９７】
この後、特に図示しないが、ソース領域２４２の上面にソース電極３０２を形成し、また、ボディコンタクト領域３５０の上面にボディコンタクト電極３１１を形成する。そして、Ｎ+ 基板２１１の裏面にはドレイン電極２９２を形成する。こうして、図７に示した電界効果トランジスタが完成する。
【００９８】
なお、本実施例においては、ソース電極３０２及びボディコンタクト電極３１１は、少なくともＮ+ 型ソース領域２４２およびボディ半導体領域３５０の表面の一部に形成されていればよい。また、溝３６０の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００９９】
次に、本実施例に係る電界効果トランジスタの動作について説明する。ゲート電極２８２に電圧が印加されていない状態では、ゲート半導体領域２５３と埋込チャネル領域２６２の接合部からなるビルトイン電圧に対応して広がる第１の空乏層が、ボディ半導体領域２５４と埋込チャネル領域２６２の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域２６２をピンチオフ状態とすることができる。
【０１００】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０１０１】
次に、ゲート電極２８２に対して負のバイアスを供給すると、埋込チャネル領域２６２内に、Ｎ+ 型ソース領域２４２からＮ- 型ドリフト領域（エピタキシャル領域）２２１方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４２から埋込チャネル領域２６２内に形成される蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２１に流れる。そして、Ｎ- 型エピタキシャル領域２２１に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１１へ垂直に流れる。
【０１０２】
このように、ゲート電極２８２に負の電圧を印加することにより、埋込チャネル領域２６２内に蓄積チャネルを誘起させ、ソース電極３０２とドレイン電極２９２との間にキャリアが流れる。
【０１０３】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６２内に形成される蓄積チャネルは、ゲート絶縁膜２７２とゲート半導体領域２５３の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【０１０４】
また、ドレイン電極２９２とソース電極３０２との間に高電圧が印加された場合、溝３６０にそって形成されるＰ- 型ゲート半導体領域２５３から延びる空乏層によってゲート絶縁膜２７２にかかる電界がシールドされるから、ゲート絶縁膜２７２の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【０１０５】
［第４実施例］
図１０は、本発明の第４実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１２上に、Ｎ- 型ＳｉＣエピタキシャル領域２２２が積層されたウエハにおいて、エピタキシャル領域２２２の表層部における所定領域には、Ｎ+ 型ソース領域２４３が形成されている。更に、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域には溝３６１が形成されており、この溝３６１にそってＰ- 型ゲート半導体領域２５５が形成されている。
【０１０６】
エピタキシャル領域２２２の一主面の所定の領域には、溝３６２が形成されており、また、この溝３６２内は絶縁膜３７０が埋め込まれている。ここで、ゲート半導体領域２５５と絶縁膜３７０の間のエピタキシャル領域２２２の部分には、Ｎ- 型埋込チャネル領域２６３が形成される。これらゲート半導体領域２５５、及び埋込チャネル領域２６３から構成される領域を、チャネル領域３８３とする。
【０１０７】
なお、ゲート半導体領域２５５及び埋込チャネル領域２６３の厚さおよびキャリア濃度は、ゲート半導体領域２５５と埋込チャネル領域２６３の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６３が完全に空乏化されるように設計されている。
【０１０８】
また、Ｐ- 型ゲート半導体領域２５５の表面には、ゲート絶縁膜２７３を介してゲート電極２８３が形成される。ソース領域２４３上にはソース電極３０３が形成される。そして、Ｎ+ 基板２１２の裏面には、ドレイン電極２９３が形成されている。
【０１０９】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図１１（ａ）〜（ｃ）、図１２（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【０１１０】
まず、図１１（ａ）の工程では、Ｎ+ 型ＳｉＣ基板２１２の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＮ- 型ＳｉＣエピタキシャル領域２２２を形成する。
【０１１１】
図１１（ｂ）の工程では、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６１を形成する。
【０１１２】
図１１（ｃ）の工程では、溝３６１に沿ってＣＶＤ法によりＳｉＣをホモエピタキシャル成長させ、Ｐ- 型ゲート半導体領域２５５を形成する。
【０１１３】
なお、Ｐ- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【０１１４】
図１２（ｄ）の工程では、Ｎ- 型エピタキシャル領域２２２の表層部の所定の領域に例えば燐イオンを注入し、Ｎ+ 型ソース領域２４３を形成する。Ｎ型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【０１１５】
なお、イオン注入を行った後、例えば１０００〜１７００℃での熱処理を行い、注入した不純物を活性化する。
【０１１６】
図１２（ｅ）の工程では、Ｎ- 型エピタキシャル領域２２２の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝３６２を形成する。
【０１１７】
図１２（ｆ）の工程では、例えばＬＰＣＶＤ法を用いて厚みが０．１〜５μｍの二酸化シリコンを堆積し、溝３６２を埋め込む。その後、例えばＣＭＰ法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜３７０を溝内部に残す。ここで、ゲート半導体領域２５５と二酸化シリコン膜３７０の間のエピタキシャル領域２２２の部分には、Ｎ- 型埋込チャネル領域２６３が形成される。
【０１１８】
こうして、ゲート半導体領域２５５及び埋込チャネル領域２６３からなるチャネル領域３８３が完成する。なお、ゲート半導体領域２５５及び埋込チャネル領域２６３の厚さおよびキャリア濃度は、ゲート半導体領域２５５と埋込チャネル領域２６３が完全に空乏化されるように設計される。
【０１１９】
その後、Ｐ- 型ゲート半導体領域２５５表面にゲート絶縁膜２７３を例えば９００〜１３００℃での熱酸化により形成する。そして、例えばポリシリコンによりゲート電極２８３を形成する。
【０１２０】
この後、特に図示しないが、ソース領域２４３の上面にソース電極３０３を形成する。また、Ｎ+ 型ＳｉＣ基板２１２の裏面にはドレイン電極２９３を形成する。こうして、図１０に示した電界効果トランジスタが完成する。
【０１２１】
なお、本実施例においては、ソース電極３０３は、少なくともＮ+ 型ソース領域２４３の表面の一部に形成されていればよい。また、溝３６１の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【０１２２】
次に、この電界効果トランジスタの動作を説明する。ゲート電極２８３に電圧が印加されていない状態では、ゲート半導体領域２５５と埋込チャネル領域２６３の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域２６３をピンチオフ状態にできる。その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリーオフとなる。
【０１２３】
また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０１２４】
次に、ゲート電極２８３に対して負のバイアスを供給すると、埋込チャネル領域２６３内に、Ｎ+ 型ソース領域２４３からＮ- 型ドリフト領域（エピタキシャル領域）２２２方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４３から埋込チャネル領域２６３内に形成される蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２２に流れる。そして、Ｎ- 型エピタキシャル領域２２２に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１２へ垂直に流れる。
【０１２５】
このように、ゲート電極２８３に負の電圧を印加することにより、埋込チャネル領域２６３内に蓄積チャネルを誘起させ、ソース電極３０３とドレイン電極２９３との間にキャリアが流れる。
【０１２６】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６３内に形成される蓄積チャネルは、ゲート絶縁膜２７３とゲート半導体領域２５５の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【０１２７】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、溝３６１に沿って形成されるＰ- 型ゲート半導体領域２５５から延びる空乏層によってゲート絶縁膜２７３にかかる電界がシールドされるから、ゲート絶縁膜２７３の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【０１２８】
［第５実施例］
図１３は、本発明の第５実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+ 型ＳｉＣ基板２１３上に、Ｎ- 型ＳｉＣエピタキシャル領域２２３が積層されたウエハにおいて、エピタキシャル領域２２３の表層部における所定領域には、所定深さを有するＰ- 型ボディ半導体領域２５７が形成されている。
【０１２９】
更に、エピタキシャル領域２２３の表層部における所定領域には、Ｎ+ 型ソース電極２４４及びＰ+ ボディコンタクト電極３５１が形成されている。ここで、Ｎ+ ソース領域２４４とエピタキシャル領域２２３の間の、ボディ半導体領域２５７の部分には、Ｐ- 型ゲート半導体領域２５６及びＮ- 型埋込チャネル領域２６４がそれぞれ形成されている。
【０１３０】
そして、これらゲート半導体領域２５６、埋込チャネル領域２６４及びボディ半導体領域２５７から構成される領域を、チャネル領域３８４とする。なお、ゲート半導体領域２５６、埋込チャネル領域２６４及びボディ半導体領域２５７の厚さ及びキャリア濃度は、Ｎ- 型埋込チャネル領域２６４に存在する伝導キャリアがゲート半導体領域２５６及びボディ半導体領域２５７との静電ポテンシャルにより空乏化されるように設計されている。
【０１３１】
さらに詳しくは、ゲート半導体領域２５６と埋込チャネル領域２６４の接合に生じる第１の空乏層が、ボディ半導体領域２５７と埋込チャネル領域２６４の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域２６４が完全に空乏化されるように設計されている。
【０１３２】
また、Ｐ- 型ゲート半導体領域２５６の表面には、ゲート絶縁膜２７４を介してゲート電極２８４が形成される。更に、ソース領域２４４の上面にはソース電極３０４が形成される。ボディコンタクト領域３５１の上面にはボディコンタクト電極３１２が形成される。そしてＮ+ 基板２１３の裏面にはドレイン電極２９４が形成されている。
【０１３３】
次に、この電界効果トランジスタの動作について説明する。ゲート電極２８４に電圧が印加されていない状態では、ゲート半導体領域２５６と埋込チャネル領域２６４の接合部からビルトイン電圧に対応して広がる第１の空乏層が、ボディ半導体領域２５７と埋込チャネル領域２６４の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域２６４をピンチオフ状態とすることができる。
【０１３４】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギャップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０１３５】
次に、ゲート電極２８４に対して負のバイアスを供給すると、埋込チャネル領域２６４内に蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、Ｎ+ 型ソース領域２４４から埋込チャネル領域２６４内の蓄積チャネルを経由し、Ｎ- 型エピタキシャル領域２２３に流れる。そして、Ｎ- 型エピタキシャル領域２２３に達すると、電子は、Ｎ+ 型ＳｉＣ基板２１３へ垂直に流れる。
【０１３６】
このように、ゲート電極２８４に負の電圧を印加することにより、埋込チャネル領域２６４内に蓄積チャネルを誘起させ、ソース電極３０４とドレイン電極２９４との間にキャリアが流れる。
【０１３７】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域２６４内に形成される蓄積チャネルは、ゲート絶縁膜２７４とゲート半導体領域２５６の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【０１３８】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、Ｐ- 型ゲート半導体領域２５６とエピタキシャル領域２２３の接合に広がる空乏層、及びＰ- 型ボディ半導体領域２５７とエピタキシャル領域２２３の接合に広がる空乏層によって、ゲート絶縁膜２７４にかかる電界がシールドされるから、ゲート絶縁膜２７４の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【０１３９】
［第６実施例］
図１４は、本発明の第６実施例に係るＳｉＣ（炭化珪素；ワイドバンドギャップ半導体）電界効果トランジスタの単位セルの断面図である。同図に示すように、この電界効果トランジスタは、基板コンタクトをとるためのＰ+ 型ＳｉＣ基板１０上に、Ｐ- 型エピタキシャル領域２０が積層されたウエハ（半導体基板）において、該Ｐ- 型エピタキシャル領域２０の所定の領域（図中右側）に、Ｐ+ 型ドレイン領域（第１導電型のドレイン領域部）３０とＮ+ 型ドレイン領域（第２導電型のドレイン領域部）４０が形成されている。
【０１４０】
また、同様に、Ｐ- 型エピタキシャル領域２０の所定の領域（図中左側）に、Ｐ+ 型ソース領域（第１導電型のソース領域部）１００とＮ+ 型ソース領域（第２導電型のソース領域部）１１０が形成されている。そして、Ｐ+ 型ドレイン領域３０とＰ+ 型ソース領域１００の間に挟まれるＰ- 型エピタキシャル領域２０の部分には、Ｐ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６０が配置される。
【０１４１】
更に、Ｎ+ 型ドレイン領域４０とＮ+ 型ソース領域１１０の間の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７０が形成される。チャネル領域９０は、これら表面チャネル領域６０と埋込チャネル領域７０から構成される。また、Ｎ- 型埋込チャネル領域７０の下面の所定深さを有するエピタキシャル領域２０の部分を、Ｐ- 型ボディ半導体領域８０とする。
【０１４２】
ここで、表面チャネル領域６０、及び埋込チャネル領域７０の厚さ及びキャリア濃度は、表面チャネル領域６０と埋込チャネル領域７０の接合に生じる第１の空乏層により表面チャネル領域６０が完全に空乏化され、且つこの第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域７０も完全に空乏化されるように設計されている。
【０１４３】
なお、Ｎ- 型領域５０は、Ｐ+ 型ドレイン領域３０からＰ- 型エピタキシャル領域２０へと電流が流れるのを防ぐために形成したものである。
【０１４４】
また、Ｐ- 型表面エピタキシャル領域６０の表面には、ゲート絶縁膜１２０を介してゲート電極１３０が形成される。Ｐ+ 型ドレイン領域３０上には、ドレイン電極１４０が形成される。Ｐ+ 型ソース領域１００上にはソース電極１５０が形成される。また、Ｎ+ 型ソース領域１１０は、図示されない部分から、ソース電極１５０に接地されるようコンタクトを取っている。そして、Ｐ+ 基板１０の裏面には基板コンタクト電極１６０が形成され、ソース電極１５０に接続されている。
【０１４５】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図１５（ａ）〜（ｃ）、及び図１６（ｄ）〜（ｆ）の断面図を用いて説明する。
【０１４６】
まず、図１５（ａ）の工程では、Ｐ+ 型ＳｉＣ基板１０の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜５０μｍのＰ- 型ＳｉＣエピタキシャル領域２０を形成する。
【０１４７】
図１５（ｂ）の工程（第１ａのステップ）では、マスク材１７０を用いて、Ｐ- 型ＳｉＣエピタキシャル領域２０の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成する。
【０１４８】
総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材１７０を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ドレイン領域３０及びＰ+ 型ソース領域１００を形成する。総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【０１４９】
なお、本例ではＮ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成するための燐イオン注入を先に行ったが、Ｐ+ 型ドレイン領域３０及びＰ+ 型ソース領域１００を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+ 型ドレイン領域４０、及びＮ+ 型ソース領域１１０を形成するための燐イオン注入を行ってもよい。
【０１５０】
図１５（ｃ）の工程（第２ａのステップ）では、マスク材１７１を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域７０を形成する。加速電圧は、例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。この時、注入された窒素原子は、Ｐ- 型表面チャネル領域６０よりも深いところに分布する条件とする。
【０１５１】
また、Ｎ- 型の埋込チャネル領域７０の下面の所定深さを有するエピタキシャル領域２０の部分は、Ｐ- 型ボディ半導体領域８０とする。そして、表面チャネル領域６０、及び埋込チャネル領域７０の厚さ及びキャリア濃度は、表面チャネル領域６０と埋込チャネル領域７０の接合に生じる第１の空乏層により、表面チャネル領域６０が完全に空乏化され、かつこの第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合に生じる第２の空乏層に接触し、これにより埋込チャネル領域７０も完全に空乏化されるように設計される。
【０１５２】
チャネル領域９０は、これらＰ- 型表面チャネル領域６０とＮ- 型埋込チャネル領域７０とから構成される。なお、Ｎ- 型埋込チャネル領域７０はイオン注入により形成したが、ＣＶＤ法によりエピタキシャル成長させて形成してもよい。
【０１５３】
図１６（ｄ）の工程（第５ａのステップ）では、マスク材１７２を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型領域５０を形成する。加速電圧は例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。イオン注入を行った後は、例えば１００〜１８００℃で熱処理を行い、注入した不純物を活性化する。
【０１５４】
図１６（ｅ）の工程（第３ａのステップ）では、Ｐ- 型表面チャネル領域６０の上面を含むエピタキシャル領域２０の表面にゲート絶縁膜１２０を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極１３０を形成する。
【０１５５】
図１６（ｆ）の工程（第４ａのステップ）では、基板裏面に基板コンタクト電極１６０として金属膜を蒸着する。また、Ｐ+ 型ドレイン領域３０上にドレイン電極１４０を、Ｐ+ 型ソース領域１００上にソース電極１５０を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。また、Ｎ+ 型ソース領域１１０は、図示されない部分から、ソース電極１５０に接地されるようコンタクト電極を形成する。このようにして図１４に示した電界効果トランジスタが完成する。
【０１５６】
なお、本実施例においては、Ｐ+ 型のＳｉＣ基板１０を用いて基板コンタクトを裏面からとる構造としているが、Ｎ+ 型のＳｉＣ基板の上にＰ- 型のエピタキシャル層を成長させ、基板コンタクトをこのＰ- 型エピタキシャル層の表面側に形成してもよい。また、Ｐ- 型のＳｉＣ基板を用いてもよい。
【０１５７】
次に、第６実施例に係る電界効果トランジスタの動作について説明する。ゲート電極１３０に電圧が印加されていない状態では、表面チャネル領域６０と埋込チャネル領域７０の接合部からビルトイン電圧に対応して広がる第１の空乏層により、Ｐ- 型表面チャネル領域６０をピンチオフ状態とすることができる。
【０１５８】
また、この第１の空乏層が、ボディ半導体領域８０と埋込チャネル領域７０の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し、これにより埋込チャネル領域７０をピンチオフ状態にできる。
【０１５９】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギャップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非道通状態となるような設計を容易に行うことができる。
【０１６０】
更に、第１の空乏層と第２の空乏層により挟み込むかたちで埋込チャネル領域７０をピンチオフ状態にできるため、このような設計を容易に行うことができる。
【０１６１】
次に、ゲート電極１３０に対して、負のバイアスを与えると、表面チャネル領域６０の表層にはＰ+ 型ドレイン領域３０からＰ+ 型ソース領域１００へと延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７０内にはＮ+ 型ソース領域４０からＮ+ 型ソース領域１１０へと延びるＮ型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【０１６２】
このように、ゲート電極１３０に負の電圧を印加することにより、表面チャネル領域６０の表層にはＰ型蓄積チャネルを、埋込チャネル領域７０内にはＮ型の蓄積チャネルを誘起させ、ソース電極１５０とドレイン電極１４０との間にキャリアが流れる。
【０１６３】
これらの結果から、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６０表層にはＰ型の蓄積チャネルが、Ｎ- 型埋込チャネル領域７０内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【０１６４】
また、埋込チャネル領域７０内に形成される蓄積チャネルは、ゲート絶縁膜１２０と表面チャネル領域６０の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。その結果、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【０１６５】
［第７実施例］
図１７は、本発明の第７実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、シリコン基板１８０の上には二酸化シリコン膜１９０が形成されている。この二酸化シリコン膜１９０の上には、ソース、ドレイン、チャネルを形成するためのＳｉＣ（ワイドバンドギャップ半導体）単結晶層が形成されている。このＳｉＣ単結晶層内の所定の領域にはＰ+ 型ドレイン領域３１が形成されている。
【０１６６】
そして、このＰ+ 型ドレイン領域（第１導電型のドレイン領域部）３１の下にはＮ+ 型ドレイン領域（第２導電型のドレイン領域部）４１が二酸化シリコン膜１９０に達するまで形成されている。同様に、ＳｉＣ単結晶層内の所定の領域にＰ+ 型ソース領域（第１導電型のソース領域部）１０１が形成されており、このソース領域１０１の下にはＮ+ 型ソース領域（第２導電型のソース領域部）１１１が、二酸化シリコン膜１９０に達するまで形成されている。
【０１６７】
そして、Ｐ+ 型ドレイン領域３１とＰ+ 型ソース領域１０１との間のＳｉＣ単結晶層の部分には、Ｐ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６１が配置される。また、Ｎ+ 型ドレイン領域４１とＮ+ 型ソース領域１１１との間のＳｉＣ単結晶層の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７１が形成される。チャネル領域９１は、これら表面チャネル領域６１、及び埋込チャネル領域７１から構成される。
【０１６８】
ここで、表面チャネル領域６１、及び埋込チャネル領域７１の厚さ及びキャリア濃度は、表面チャネル領域６１と埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１、及び埋込チャネル領域７１が完全に空乏化されるように設計されている。
【０１６９】
また、Ｐ- 型表面チャネル領域６１の表面には、ゲート絶縁膜１２１を介してゲート電極１３１が形成される。Ｐ+ 型ドレイン領域３１上にはドレイン電極１４１が形成される。そして、Ｐ+ 型ソース領域１０１上にはソース電極１５１が形成される。また、Ｎ+ 型ソース領域１１１は、図示されない部分から、ソース電極１５１に接地されるようコンタクトを取っている。
【０１７０】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図１８（ａ）〜（ｃ）、図１９（ｄ）〜（ｆ）に示す各断面図を用いて説明する。
【０１７１】
まず、図１８の（ａ）の工程（第１ｂのステップ）では、表面に厚みが例えば０．０１〜３μｍの二酸化シリコン膜１９０が形成されたシリコン基板１８０を準備する。次いで、二酸化シリコン膜１９０に、厚みが例えば０．１〜５μｍ、Ｐ型不純物を均一に例えば１Ｅ１４〜１Ｅ１８／ｃｍ3 含有したＰ- 型ＳｉＣ半導体基板１を張り合わせる。
【０１７２】
図１８（ｂ）の工程（第２ｂのステップ）では、Ｐ- 型ＳｉＣ半導体基板１を、例えば酸化温度９００〜１３００℃で熱酸化し、ＳｉＣ半導体基板１の露出した表面から例えば厚さ０．０１〜４μｍ程度の厚さの二酸化シリコン膜２を形成する。これにより、二酸化シリコン膜２と二酸化シリコン膜１９０との間に、厚みが例えば０．１〜２μｍ程度のＰ- 型ＳｉＣ半導体層３が得られる。その後、二酸化シリコン膜２をフッ化アンモニウム溶液により除去する。
【０１７３】
図１８（ｃ）の工程（第３ｂのステップ）では、マスク材１７３を用いて、Ｐ- 型ＳｉＣ半導体層３の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、二酸化シリコン膜１９０に達するまで、Ｎ+ 型ドレイン領域４１、及びＮ+ 型ソース領域１１１を形成する。
【０１７４】
総ドーズ量は、例えば、１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｎ型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材１７３を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ドレイン領域３１及びＰ+ 型ソース領域１０１を形成する。総ドーズ量は例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【０１７５】
なお、本実施例ではＮ+ 型ドレイン領域４１及びＮ+ 型ソース領域１１１を形成するための燐イオン注入を先に行ったが、Ｐ+ 型ソース領域３１及びＰ+ 型ソース領域１０１を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+ 型ドレイン領域４１及びＮ+ 型ソース領域１１１を形成するための燐イオン注入を行ってもよい。
【０１７６】
図１９（ｄ）の工程（第４ｂのステップ）では、マスク材１７４を用いて、例えば１００〜１０００℃の高温で窒素イオンを注入し、Ｎ- 型埋込チャネル領域７１を形成する。加速電圧は、例えば３０〜３ＭｅＶで多段注入を行い、総ドーズ量は、例えば１Ｅ１１〜１Ｅ１５／ｃｍ2 である。この時、注入された窒素原子は、Ｐ- 型表面チャネル領域６１よりも深いところに分布する条件とする。
【０１７７】
そして、表面チャネル領域６１及び埋込チャネル領域７１の厚さ及びキャリア濃度は、表面チャネル領域６１と埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１及び埋込チャネル領域７１が完全に空乏化されるように設計される。
【０１７８】
イオン注入を行った後、例えば１００〜１８００℃での熱処理を行い、注入した不純物を活性化する。こうして、表面チャネル領域６１及び埋込チャネル領域７１からなる、チャネル領域９１が完成する。
【０１７９】
図１９（ｅ）の工程（第５ｂのステップ）では、Ｐ- 型表面チャネル領域６１の上面を含む半導体層表面にゲート絶縁膜１２１を例えば９００〜１３００℃での熱酸化により形成する。その後例えばポリシリコンによりゲート電極１３１を形成する。
【０１８０】
図１９（ｆ）の工程（第６ｂのステップ）では、Ｐ+ 型ドレイン領域３１上にドレイン電極１４１を形成し、更に、Ｐ+ 型ソース領域１０１上にソース電極１５１を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。また、Ｎ+ 型ソース領域１１１は、図示されない部分から、ソース電極１５１に接地されるようコンタクト電極を形成する。このようにして、図１７に示す電界効果トランジスタが完成する。
【０１８１】
次に、第７実施例に係る電界効果トランジスタの動作を説明する。ゲート電極１３１に電圧が印加されていない状態では、Ｐ- 型表面にチャネル領域６１とＮ- 型埋込チャネル領域７１の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６１及び埋込チャネル領域７１をピンチオフ状態にできる。
【０１８２】
その結果、ソースＳとドレインＤ間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０１８３】
次に、ゲート電極１３１に対して負のバイアスを与えると、表面チャネル領域６１の表層にはＰ+ 型ドレイン領域３１からＰ+ 型ソース領域１０１へと延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７１内にはＮ+ 型ソース領域４１からＮ+ 型ソース領域１１１へと延びるＮ型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【０１８４】
このように、ゲート電極１３１に負の電圧を印加することにより、表面チャネル領域６１の表層にはＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領域７１内にはＮ型蓄積チャネルを誘起させ、ソース電極１５１とドレイン電極１４１との間にキャリアが流れる。
【０１８５】
その結果、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６１の表層にはＰ型の蓄積チャネルが形成され、Ｎ- 型埋込チャネル領域７１内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【０１８６】
また、埋込チャネル領域７１内に形成される蓄積チャネルは、ゲート絶縁膜１２１と表面チャネル領域６１の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【０１８７】
［第８実施例］
図２０は、本発明の第８実施例に係るＳｉＣ電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるＰ+ 型ＳｉＣ基板１１上に、Ｐ- 型ＳｉＣエピタキシャル領域２１が積層されたウエハ（半導体基板）において、エピタキシャル領域２１の表層部における所定領域には、Ｐ+ 型ソース領域（第１導電型のソース領域部）１０２、及びＮ+ 型ソース領域（第２導電型のソース領域部）１１２が形成されている。
【０１８８】
更に、Ｐ- 型エピタキシャル層２１の一主面の所定の領域には溝（溝部；第１の溝部）５が形成されており、この溝５に沿ってＰ- 型表面チャネル領域（第１導電型の表面チャネル領域部）６２が形成される。また、エピタキシャル領域２１の一主面の所定の領域には溝（第２の溝部）６が形成されており、この溝６内には絶縁膜１９１が埋め込まれている。
【０１８９】
ここで、表面チャネル領域６２と絶縁膜１９１の間のエピタキシャル領域２１の部分には、Ｎ- 型埋込チャネル領域（第２導電型の埋込チャネル領域部）７２が形成される。これら表面チャネル領域６２および埋込チャネル領域７２から構成される領域を、チャネル領域９２とする。
【０１９０】
なお、表面チャネル領域６２、及び埋込チャネル領域７２の厚さおよびキャリア濃度は、表面チャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２が完全に空乏化されるように設計されている。
【０１９１】
また、溝５には、ゲート絶縁膜１２２を介してゲート電極１３２が埋め込まれる。Ｐ+ 型ソース領域１０２及びＮ+ 型ソース領域１１２上には、ソース電極１５２が形成される。そして、Ｐ+ 基板１１の裏面にはドレイン電極１４２が形成されている。
【０１９２】
次に、第８実施例の電界効果トランジスタの製造方法の一例を、図２１（ａ）〜（ｃ）、図２２（ｄ）〜（ｆ）の断面図を用いて説明する。
【０１９３】
まず、図２１の（ａ）の工程では、Ｐ+ 型ＳｉＣ基板１１の上に、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3 、厚さが１〜１００μｍのＰ- 型ＳｉＣエピタキシャル領域２１を形成する。
【０１９４】
図２１（ｂ）の工程では、マスク材１７５を用いて、Ｐ- 型エピタキシャル領域２１の表層部の所定領域に、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ+ 型ソース領域１０２を形成する。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。Ｐ型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【０１９５】
図２１（ｃ）の工程では、マスク材１７６を用いて、Ｐ- 型エピタキシャル領域２１の所定の領域に、例えば１００〜１０００℃の高温で窒素イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ- 型埋込チャネル領域７２を形成する。総ドーズ量は、例えば、１Ｅ１１〜１Ｅ１５／ｃｍ2 である。その後、窒素イオン注入に引き続きマスク材１７６を用いて、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+ 型ソース領域１１２を形成する。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2 である。
【０１９６】
なお、本実施例では、Ｎ- 型埋込チャネル領域７２を形成するための窒素イオン注入を先に行ったが、Ｎ+ 型ソース領域１１２を形成するための燐イオン注入を先に行った後に、Ｎ- 型埋込チャネル領域７２を形成するための窒素イオン注入を行ってもよい。なお、イオン注入を行った後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【０１９７】
図２２（ｄ）の工程では、マスク材１７７を用いて、Ｐ+ 型ソース領域１０２の一主面の所定の領域に、深さ方向にＰ+ 型ソース領域１０２を貫通して、例えば０．１〜５μｍの深さの溝５を形成する。ここで、溝５とＮ- 型埋込チャネル領域７２との間のＰ- 型エピタキシャル領域２１の部分を、Ｐ- 型表面チャネル領域６２とする。
【０１９８】
なお、表面チャネル領域６２及び埋込チャネル領域７２の厚さ及びキャリア濃度は、表面チャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２が完全に空乏化されるように設計される。
【０１９９】
チャネル領域９２は、こらＰ- 型表面チャネル領域６２とＮ- 型埋込チャネル領域７２とから構成される。
【０２００】
図２２（ｅ）の工程では、マスク材１７８を用いて、Ｐ- 型エピタキシャル領域２１の一主面の所定の領域に、例えば０．１〜５μｍの深さの溝６を形成する。
【０２０１】
図２２（ｆ）の工程では、例えばＬＰＣＶＤ法を用いて厚みが０．１〜５μｍの二酸化シリコン膜を堆積し、溝６を埋め込む。その後、例えばＣＭＰ法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜１９１を溝６内部に残す。
【０２０２】
次に、溝５の表面にゲート絶縁膜１２２を例えば９００〜１３００℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極１３２を形成する。Ｐ+ 型ソース領域１０２及びＮ+ 型ソース領域１１２上には、ソース電極１５２を形成する。また、Ｐ+ 基板１１の裏面にはドレイン電極１４２を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。
【０２０３】
このようにして、図２０に示す電界効果トランジスタが完成する。なお、溝５の底面は曲面でもよい。溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。溝６についても同様である。
【０２０４】
次に、第８実施例に係る電界効果トランジスタの動作について説明する。ゲート電極１３２に電圧が印加されていない状態では、表面にチャネル領域６２と埋込チャネル領域７２の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域６２及び埋込チャネル領域７２をピンチオフ状態にできる。
【０２０５】
その結果、ソースＳとドレインＤ間の電流を遮断することができノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてＳｉＣからなるものを用いたときには、ＰＮ接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【０２０６】
次に、ゲート電極１３２に対して負のバイアスを与えると、表面チャネル領域６２の表層にはＰ+ 型ソース領域１０２からＰ- 型ドリフト領域（エピタキシャル領域）２１方向へ延びるＰ型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域７２内にはＮ+ 型ソース領域１１２からＰ- 型ドリフト領域（エピタキシャル領域）２１方向へ延びるＮ型の蓄積チャネルが形成され、トランジスタはオン状態にスイッチングされる。
【０２０７】
このように、ゲート電極１３２に負の電圧を印加することにより、表面チャネル領域６２の表層にはＰ型蓄積チャネルを誘起させ、且つ、埋込チャネル領域７２内にはＮ型蓄積チャネルを誘起させ、ソース電極１５２とドレイン電極１４２との間にキャリアが流れる。
【０２０８】
これらの結果、高ドレイン耐圧を有する電界効果トランジスタにおいても、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりＰ- 型表面チャネル領域６２の表層にはＰ型の蓄積チャネルが、Ｎ- 型埋込チャネル領域７２内にはＮ型の蓄積チャネルが形成されるＷチャネル構造が可能となる。
【０２０９】
また、埋込チャネル領域７２内に形成される蓄積チャネルは、ゲート絶縁膜１２２と表面チャネル領域６２の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の、第１実施例に係る電界効果トランジスタの単位セルの断面図である。
【図２】（ａ）、（ｂ）は、本発明の第１実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図３】（ｃ）、（ｄ）は、本発明の第１実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図４】本発明の、第２実施例に係る電界効果トランジスタの単位セルの断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図６】（ｄ）、（ｅ）は、本発明の第２実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図７】本発明の、第３実施例に係る電界効果トランジスタの単位セルの断面図である。
【図８】（ａ）〜（ｃ）は、本発明の第３実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図９】（ｄ）〜（ｆ）は、本発明の第３実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１０】本発明の、第４実施例に係る電界効果トランジスタの単位セルの断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第４実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１２】（ｄ）〜（ｆ）は、本発明の第４実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１３】本発明の、第５実施例に係る電界効果トランジスタの単位セルの断面図である。
【図１４】本発明の、第６実施例に係る電界効果トランジスタの単位セルの断面図である。
【図１５】（ａ）〜（ｃ）は、本発明の第６実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１６】（ｄ）〜（ｆ）は、本発明の第６実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１７】本発明の、第７実施例に係る電界効果トランジスタの単位セルの断面図である。
【図１８】（ａ）〜（ｃ）は、本発明の第７実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図１９】（ｄ）〜（ｆ）は、本発明の第７実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図２０】本発明の、第８実施例に係る電界効果トランジスタの単位セルの断面図である。
【図２１】（ａ）〜（ｃ）は、本発明の第８実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図２２】（ｄ）〜（ｆ）は、本発明の第８実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図２３】従来におけるＳｉＣ電界効果トランジスタの断面図である。
【符号の説明】
１  Ｐ- 型ＳｉＣ半導体基板
２，１９０，１９１  ＳｉＯ2 膜
３  Ｐ- 型ＳｉＣ半導体層
５，６  溝
１０，１１  Ｐ+ 型ＳｉＣ基板
２０，２１  Ｐ- 型ＳｉＣエピタキシャル領域
３０，３１  Ｐ+ 型ドレイン領域
４０，４１  Ｎ+ 型ドレイン領域
５０  Ｎ- 型領域
６０，６１，６２  Ｐ- 型表面チャネル領域
７０，７１，７２  Ｎ- 型埋込チャネル領域
８０  Ｐ- 型ボディ半導体領域
９０，９１，９２  チャネル領域
１００，１０１，１０２  Ｐ+ 型ソース領域
１１０，１１１，１１２  Ｎ+ 型ソース領域
１２０，１２１，１２２  ゲート絶縁膜
１３０，１３１，１３２  ゲート電極
１４０，１４１，１４２  ドレイン電極
１５０，１５１，１５２  ソース電極
１６０  基板コンタクト電極
１７０，１７１，１７２，１７３，１７４  マスク材
１７５，１７６，１７７，１７８  マスク材
１８０  Ｓｉ基板
２１０  Ｐ+ 型ＳｉＣ基板
２１１，２１２，２１３  Ｎ+ 型ＳｉＣ基板
２２１，２２２，２２３  Ｎ- 型ＳｉＣエピタキシャル領域
２３０，２３１  Ｎ+ 型ドレイン領域
２４０，２４１，２４２，２４３，２４４  Ｎ+ 型ソース領域
２５０，２５１，２５３，２５５，２５６  Ｐ- 型ゲート半導体領域
２５２，２５４，２５７  Ｐ- 型ボディ半導体領域
２６０，２６１，２６２，２６３，２６４  Ｎ- 型埋込チャネル領域
２７０，２７１，２７２，２７３，２７４  ゲート絶縁膜
２８０，２８１，２８２，２８３，２８４  ゲート電極
２９０，２９１，２９２，２９３，２９４  ドレイン電極
３００，３０１，３０２，３０３，３０４  ソース電極
３１０  基板コンタクト電極
３１１，３１２  ボディコンタクト電極
３２０，３２１，３２２，３２３  マスク材
３４０  Ｓｉ基板
３５０，３５１  ボディコンタクト領域
３６０，３６１，３６２  溝
３７０  ＳｉＯ2 絶縁層
３８０，３８１，３８２，３８３，３８４  チャネル領域
４０１  Ｐ- 型ＳｉＣ半導体基板
４０２，３３０  ＳｉＯ2 膜
４０３  Ｐ- 型ＳｉＣ半導体層
【図１】
0003800047.tif 000002
【図２】
0003800047.tif 000003
【図３】
0003800047.tif 000004
【図４】
0003800047.tif 000005
【図５】
0003800047.tif 000006
【図６】
0003800047.tif 000007
【図７】
0003800047.tif 000008
【図８】
0003800047.tif 000009
【図９】
0003800047.tif 000010
【図１０】
0003800047.tif 000011
【図１１】
0003800047.tif 000012
【図１２】
0003800047.tif 000013
【図１３】
0003800047.tif 000014
【図１４】
0003800047.tif 000015
【図１５】
0003800047.tif 000016
【図１６】
0003800047.tif 000017
【図１７】
0003800047.tif 000018
【図１８】
0003800047.tif 000019
【図１９】
0003800047.tif 000020
【図２０】
0003800047.tif 000021
【図２１】
0003800047.tif 000022
【図２２】
0003800047.tif 000023
【図２３】
0003800047.tif 000024