(57)【特許請求の範囲】
【請求項１】
インピーダンス制御方法であって、
第１の制御用ディジタル信号によって制御可能な第１の可変入出力インピーダンスと、第２の制御用ディジタル信号によって制御可能な第２の可変入出力インピーダンスと、を有する入出力セルを設けるステップと、
（１） 第１の調整用ディジタル信号によって制御可能な第１の調整用可変インピーダンス、および （２） 参照用インピーダンス、によって形成される第１の電圧可変ノードと、（１） 前記第１の制御用ディジタル信号によって制御可能な第１の参照用可変インピーダンス、および （２） 第２の調整用ディジタル信号によって制御可能な第２の調整用可変インピーダンス、によって形成される第２の電圧可変ノードと、を有する参照セルを設けるステップと、
前記入出力セルに対して、前記第１の制御用ディジタル信号および前記第２の制御用ディジタル信号が送信可能なように接続され、前記参照セルに対して、前記第１の調整用ディジタル信号、前記第２の調整用ディジタル信号、および前記第１の制御用ディジタル信号が送信可能なように接続された、コントローラ部を設けるステップと、
前記第１の電圧可変ノードの電圧を参照電圧と比較するステップと、
前記比較した結果に基づいて、前記コントローラ部が、前記第１の調整用ディジタル信号を変化させることで前記第１の調整用可変インピーダンスの値を調整して、前記第１の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにするステップと、
前記第１の調整用可変インピーダンスの値を調整する前記ステップに引き続き、前記コントローラ部が、前記第１の制御用ディジタル信号を前記第１の調整用ディジタル信号の前記変化後の値と同一の値に変化させることで前記第１の参照用可変インピーダンスの値を設定するステップと、 
前記第２の電圧可変ノードの電圧を前記参照電圧と比較するステップと、
前記比較した結果に基づいて、前記コントローラ部が、前記第２の調整用ディジタル信号を変化させることで前記第２の調整用可変インピーダンスの値を調整して、前記第２の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにするステップと、
前記第２の調整用可変インピーダンスの値を調整する前記ステップに引き続き、前記コントローラ部が、前記第２の制御用ディジタル信号を前記第２の調整用ディジタル信号の前記調整後の値と同一の値に変化させるステップと、
前記コントローラ部が、前記変化させた後の前記第１の制御用ディジタル信号および前記変化させた後の前記第２の制御用ディジタル信号を前記入出力セルへ送信して、前記第１の可変入出力インピーダンスおよび前記第２の可変入出力インピーダンスを設定するステップと
を含む方法。
【請求項２】
前記第１の調整用ディジタル信号は第１のカウンタの出力であり、前記第１の調整用可変インピーダンスの値を調整する前記ステップは、前記第１のカウンタのカウント値の初期値から、所定のタイミングおきに、前記第１の電圧可変ノードの電圧を前記参照電圧と比較した結果に基づいて前記第１のカウンタのカウント値を増加または減少させて前記第１の調整用可変インピーダンスの値を変化させることを繰り返すことで、所定の期間内に前記第１の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにするステップを含み、
前記第２の調整用ディジタル信号は第２のカウンタの出力であり、前記第２の調整用可変インピーダンスの値を調整する前記ステップは、前記第２のカウンタのカウント値の初期値から、所定のタイミングおきに、前記第２の電圧可変ノードの電圧を前記参照電圧と比較した結果に基づいて前記第２のカウンタのカウント値を増加または減少させて前記第２の調整用可変インピーダンスの値を変化させることを繰り返すことで、所定の期間内に前記第２の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにするステップを含む、
請求項１に記載の方法。
【請求項３】
前記第１の調整用可変インピーダンス、前記第１の参照用可変インピーダンス、および前記第２の調整用可変インピーダンスのそれぞれは、そのインピーダンスの値を調整するための一連のトランジスタを有し、
前記第１の調整用可変インピーダンスは、前記第１のカウンタのカウント値に基づいて、前記第１の調整用可変インピーダンスに係る前記一連のトランジスタのうちの一部のトランジスタをアクティブにし、他のトランジスタを非アクティブにすることで、当該アクティブ／非アクティブの組合せに応じた総合的なインピーダンスに変化させられ、
前記第１の参照用可変インピーダンスは、前記第１の制御用ディジタル信号の値に基づいて、前記第１の参照用可変インピーダンスに係る前記一連のトランジスタのうちの一部のトランジスタをアクティブにし、他のトランジスタを非アクティブにすることで、当該アクティブ／非アクティブの組合せに応じた総合的なインピーダンスに変化させられ、
前記第２の調整用可変インピーダンスは、前記第２のカウンタのカウント値に基づいて、前記第２の調整用可変インピーダンスに係る前記一連のトランジスタのうちの一部のトランジスタをアクティブにし、他のトランジスタを非アクティブにすることで、当該アクティブ／非アクティブの組合せに応じた総合的なインピーダンスに変化させられる、
請求項２に記載の方法。
【請求項４】
前記第１の可変入出力インピーダンスおよび前記第２の可変入出力インピーダンスのそれぞれは、そのインピーダンスの値を調整するための一連のトランジスタを有し、
前記第１の可変入出力インピーダンスは、前記第１の制御用ディジタル信号の値に基づいて、前記第１の可変入出力インピーダンスに係る前記一連のトランジスタのうちの一部のトランジスタをアクティブにし、他のトランジスタを非アクティブにすることで、当該アクティブ／非アクティブの組合せに応じた総合的なインピーダンスに変化させられ、
前記第２の可変入出力インピーダンスは、前記第２の制御用ディジタル信号の値に基づいて、前記第２の可変入出力インピーダンスに係る前記一連のトランジスタのうちの一部のトランジスタをアクティブにし、他のトランジスタを非アクティブにすることで、当該アクティブ／非アクティブの組合せに応じた総合的なインピーダンスに変化させられる、
請求項３に記載の方法。
【請求項５】
前記参照用インピーダンスはグラウンドと前記第１の調整用可変インピーダンスの一端との間に接続された抵抗であり、前記第１の調整用可変インピーダンスは他の一端が内部電源に接続され、前記第１の電圧可変ノードは前記参照用インピーダンスと前記第１の調整用可変インピーダンスとが接続されたノードである、
請求項４に記載の方法。
【請求項６】
前記第１の参照用可変インピーダンスは前記内部電源と前記第２の調整用可変インピーダンスの一端との間に接続され、前記第２の調整用可変インピーダンスは他の一端がグラウンドに接続され、前記第２の電圧可変ノードは前記第１の参照用可変インピーダンスと前記第２の調整用可変インピーダンスとが接続されたノードである、
請求項４に記載の方法。
【請求項７】
前記第１の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにする前記ステップは、
前記第１の電圧可変ノードの電圧値が前記参照電圧の値より小さい場合には、前記コントローラ部が、前記第１の調整用可変インピーダンスの値を減少させるように前記第１のカウンタのカウント値を増加または減少させることで、前記第１の電圧可変ノードの電圧値を増加させるステップと、
前記第１の電圧可変ノードの電圧値が前記参照電圧の値からの前記所定の範囲より大きい場合には、前記コントローラ部が、前記第１の調整用可変インピーダンスの値を増加させるように前記第１のカウンタのカウント値を減少または増加させることで、前記第１の電圧可変ノードの電圧値を減少させるステップと、
を含む、請求項５に記載の方法。
【請求項８】
前記第２の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにする前記ステップは、
前記第２の電圧可変ノードの電圧値が前記参照電圧の値より小さい場合には、前記コントローラ部が、前記第２の調整用可変インピーダンスの値を増加させるように前記第２のカウンタのカウント値を減少または増加させることで、前記第２の電圧可変ノードの電圧値を増加させるステップと、
前記第２の電圧可変ノードの電圧値が前記参照電圧の値からの前記所定の範囲より大きい場合には、前記コントローラ部が、前記第２の調整用可変インピーダンスの値を減少させるように前記第２のカウンタのカウント値を増加または減少させることで、前記第２の電圧可変ノードの電圧値を減少させるステップと、
を含む、請求項６に記載の方法。
【請求項９】
インピーダンス制御回路であって、
第１の制御用ディジタル信号によって制御可能な第１の可変入出力インピーダンスと、
第２の制御用ディジタル信号によって制御可能な第２の可変入出力インピーダンスと、
を有する入出力セルと、
（１）第１の調整用ディジタル信号によって制御可能な第１の調整用可変インピーダンス、および （２） 参照用インピーダンス、によって形成される第１の電圧可変ノードと、
（１） 前記第１の制御用ディジタル信号によって制御可能な第１の参照用可変インピーダンス、および （２） 第２の調整用ディジタル信号によって制御可能な第２の調整用可変インピーダンス、によって形成される第２の電圧可変ノードと、
前記第１の電圧可変ノードの電圧を参照電圧と比較する第１の比較器と、
前記第２の電圧可変ノードの電圧を前記参照電圧と比較する第２の比較器と、
を備える参照セルと、
前記入出力セルに対して、前記第１の制御用ディジタル信号および前記第２の制御用ディジタル信号が送信可能なように接続され、前記参照セルに対して、前記第１の調整用ディジタル信号、前記第２の調整用ディジタル信号、および前記第１の制御用ディジタル信号が送信可能なように接続され、
前記第１の比較器からの比較結果に基づいて、前記第１の調整用ディジタル信号を変化させることで前記第１の調整用可変インピーダンスの値を調整して、前記第１の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにする、第１の調整用ディジタル信号発生部と、
前記第１の調整用ディジタル信号を変化させた後に、前記第１の制御用ディジタル信号を前記第１の調整用ディジタル信号の前記変化後の値と同一の値に変化させ、当該変化させた後の値を、前記第１の参照用可変インピーダンスの値を設定するために前記参照セルへ送信し、前記第１の可変入出力インピーダンスを設定するために前記入出力セルへ送信する、第１の制御用ディジタル信号発生部と、 
前記第２の比較器からの比較結果に基づいて、前記第２の調整用ディジタル信号を変化させることで前記第２の調整用可変インピーダンスの値を調整して、前記第２の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにする、第２の調整用ディジタル信号発生部と、
前記第２の調整用ディジタル信号を変化させた後に、前記第２の制御用ディジタル信号を前記第２の調整用ディジタル信号の前記変化後の値と同一の値に変化させ、当該変化させた後の値を前記第２の可変入出力インピーダンスを設定するために前記入出力セルへ送信する、第２の制御用ディジタル信号発生部と、
を備えるコントローラ部と、
を備える回路。
【請求項１０】
前記第１の調整用ディジタル信号発生部は、第１のカウンタを含み、前記第１のカウンタのカウント値の初期値から、所定のタイミングおきに、前記第１の電圧可変ノードの電圧を前記参照電圧と比較した結果に基づいて前記第１のカウンタのカウント値を増加または減少させて前記第１の調整用可変インピーダンスの値を変化させることを繰り返すことで、所定の期間内に前記第１の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにし、
前記第２の調整用ディジタル信号発生部は、第２のカウンタを含み、前記第２のカウンタのカウント値の初期値から、所定のタイミングおきに、前記第２の電圧可変ノードの電圧を前記参照電圧と比較した結果に基づいて前記第２のカウンタのカウント値を増加または減少させて前記第２の調整用可変インピーダンスの値を変化させることを繰り返すことで、所定の期間内に前記第２の電圧可変ノードの電圧値が前記参照電圧の値から所定の範囲内に入るようにする、
請求項９に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にはプログラム可能なアクティブ入力バイアスを有する入出力（以下「I/O」）セルに関し、特に、アクティブに補償されプログラム可能なインピーダンスI/O（programmable impedance I/O）のための回路アーキテクチャと、この回路アーキテクチャを用いる方法とに関する。
【０００２】
【従来の技術】
ＣＭＯＳI/Oドライバは、高速で切り替えられる時、信号の完全性を維持するために厳格に制御されたドライバ・インピーダンスを必要とする。集積回路（ＩＣ）プロセス変動，温度変化，および電圧変化の調整を行うことによって、ドライバのインピーダンスを保持するI/Oドライバが設計されてきた。これらのI/O設計は、カスタムI/O回路設計と、一定のＩＣプロセスに対してドライバ・インピーダンスを設定するよう要求されるオーバーヘッド回路とから成り、温度および電圧の変化が検出される際に、このインピーダンスを保持する。
【０００３】
このような動的に制御されプログラム可能なインピーダンス・ドライバの設計は、この種の制御を伴わないI/Oセル設計と比べて、多くの場合非常に複雑である。I/Oのカスタム回路設計，テスト，検証，および特徴づけは、非常に多くの時間を必要とし多くの費用を必要とし得る。前述の制御されたインピーダンスI/Oを必要とするような追加のテクノロジ・オファリング（technology offering）ごとに、非常に長い設計プロセスをやり直さなければならない。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、I/Oドライバのインピーダンスを制御する回路および方法を改良することである。
【０００５】
本発明の他の目的は、アクティブに補償されプログラム可能なインピーダンスI/Oのための回路アーキテクチャを提供することである。
【０００６】
本発明のさらなる目的は、I/Oドライバのインピーダンスを制御し、制御回路を再設計することなしに多くのテクノロジ・オファリングへ利用可能な回路アーキテクチャを提供することである。
【０００７】
本発明の他の目的は、標準的なI/Oの設計時間を、従来はフルカスタム回路設計によってのみ可能であった動的に制御されプログラム可能なインピーダンスI/Oの設計時間と等しくすることである。
【０００８】
【課題を解決するための手段】
これらのそして他の目的は、インピーダンス制御の方法およびこのための回路によって達成される。この方法は、制御可能な入出力インピーダンスを有する入出力セルを設けるステップと、可変電圧を有するノードを含む参照セルを設けるステップと、ノードの電圧を参照電圧と比較するステップとを含む。ノードの電圧は、所定の期間、所定の手順に従って調整され、この所定の期間の際にディジタル信号が生成される。このディジタル信号は入出力セルへ送信されて入出力インピーダンスを調整する。
【０００９】
本発明の好適な実施の形態は、特定用途向け集積回路（ＡＳＩＣ）法の要件を満たし、カスタム回路設計の利点の全てを備えるアクティブに補償されプログラム可能なインピーダンスI/Oを与える回路のための回路アーキテクチャを用いる。このアーキテクチャにより、制御回路を再設計することなしに、設計を全てのテクノロジ・オファリングへ利用可能となる。このアーキテクチャが提供する主な利点は、標準的なI/Oの設計時間を、従来はフルカスタム回路設計によってのみ可能であった動的に制御されプログラム可能なインピーダンスI/Oの設計時間と等しくすることである。
【００１０】
【発明の実施の形態】
図１は、制御対象であるI/Oセル１２と、参照セル１４と、ディジタル・コントローラ１６とを一般的に含む回路アーキテクチャ１０を示す。図２，３，４は、全ての入力信号名と出力信号名とを示すアーキテクチャ１０のより詳細なブロック図である。図５に詳細に示される被制御I/Oセル１２は、ドライバ・インピーダンスのプルアップおよびプルダウン制御のために追加のＮ個の制御ビットを備える典型的な高速I/Oセルとすることができる。I/Oセルは、また、その全てがディジタル・コントローラから到来する３つの追加の制御入力ＰＮＤＲＩＶＥ，ＮＯＵＰＤＴ，およびＴＥＳＴＵＰＤＴを有する。典型的なドライバは、内部ピン“Ａ”からのデータをパスし、プルアップおよびプルダウン双方のための一定のドライバ・インピーダンスによって出力ピン“ＰＡＤ”においてデータをドライブする。開示されたI/Oセルにおいて、ドライバ・インピーダンスは、ＰＦＥＴ制御ビット（ＰＶＴＰ〔５：０〕）とＮＦＥＴ制御ビット（ＰＶＴＮ〔５：０〕）とに依存する。入力“ＰＮＤＲＩＶＥ”は、ドライバ・インピーダンスのデフォルト最大値が保持されるのを可能にする。全ての制御ビット入力がディセーブルの場合には、出力インピーダンスは、ＰＮＤＲＩＶＥがイネーブルのときにその最大インピーダンス・レベルになる。コントローラが追加の入力ビットＰＶＴＰ〔５：０〕およびＰＶＴＮ〔５：０〕をイネーブルするとき、ドライバは、出力インピーダンスを低下させ、ドライバ電流の強度を増大させる追加のＰＦＥＴおよびＮＦＥＴフィンガ（finger）をスイッチオンする。制御ビットは、ＬＳＢであるビット“０”とＭＳＢであるビット“５”とで重み付けされたバイナリである。これは、プルアップ・インピーダンスとプルダウン・インピーダンスとの双方のための３２ビットの分解能（resolution）をもたらす。
【００１１】
入力“ＮＯＵＰＤＴ”は、ディジタル・コントローラからのストローブ入力である。ＮＯＵＰＤＴ（非更新）が表明されているとき、I/Oセルは、制御ビット入力ＰＶＴＮ〔５：０〕およびＰＶＴＰ〔５：０〕を受け取らない。信号ＮＯＵＰＤＴは、コントローラが制御ビットの新しい値を送出する前に表明され、全ての制御ビットが安定するまで表明されたままである。これは、制御ビット値が変化しているときにI/Oインピーダンスの急増を阻止する。入力“ＴＥＳＴＵＰＤＴ”は、I/Oセルのテストの際に用いられる。この入力は、I/Oセルに、テストの際に入力制御ビットの値を出力ドライバへ伝えるようにさせる。
【００１２】
図６は、Ｐ／Ｎビット制御インターフェース２０が、被制御I/Oセル内でどのように動作するか説明する。図６は、２つのＰＦＥＴビットＰＶＴＰ０とＰＶＴＰ５のためのロジックを示す。同一のロジックが全てのビットＰＶＴＰ〔０：５〕とＰＶＴＮ〔０：５〕に対して用いられる。通常の動作のもとで、入力制御ビットは内部ラッチ２２に保持され、ＰＦＥＴ制御ビットは、“１”から“０”への遷移の際にドライバ・プルアップへパスされる。同様に、ＮＦＥＴ制御ビットは、“０”から“１”への遷移の際にドライバ・プルダウンへパスされる。これは、ディジタル・コントローラが、高速ドライバに同期してあるいは非同期で、あらゆる速度（通常ははるかに遅い）で動作することを可能にする。ドライバ・インピーダンス更新ロジックと真理値表とを図７および８に示す。
【００１３】
レシーバは開示されたドライバによって影響されず、従来のレシーバ回路として機能する。レシーバの真理値表を図９に示す。
【００１４】
参照セル１４は、チップ上の全ての被制御ドライバのドライバ・インピーダンスを調整するために用いられる。参照セルのブロック図を図１０に示し、このセルの真理値表を図１１に示す。ドライバ・インピーダンスは、ノードＰＡＤＲとノードＰＡＤＧ間に配置された外部抵抗３０のインピーダンス値と等しくなるよう設定される。参照セルはドライバ出力構造の物理的なコピーであり、レシーバを備えず、追加の回路を備える。I/Oセル内のドライバＮＦＥＴとＰＦＥＴは、総ドライバ・インピーダンスを構成する４つのパラレル・フィンガとして物理的に配置される。調整セルは、調整のために、ドライバＮＦＥＴとＰＦＥＴのうちの１／４を使用する。出力段の１／４を用いることにより、外部抵抗が４倍大きくなる。ドライバ・インピーダンスを５０オームに調整する場合には、２００オームの外部抵抗が用いられる。
【００１５】
４倍大きい調整抵抗を用いることには２つの異なった利点がある。第一に、I/O間のパッド伝達抵抗差、そしてＰＡＤＲとＰＡＤＧとの間の配線抵抗の全ての差が１／４に縮小される。一例として、５０オームのドライバにおけるパッド伝達抵抗の追加の２オームは、ドライバ・インピーダンスにおける２／５０すなわち４％の誤差となる。この２オームは、２００オームの調整抵抗と比較すると、２／２００すなわち１％である。第二の利点は、調整抵抗のＤＣ電力の１／４への低減である。調整セルにおいて出力段の１／４を用いることにより、調整セルをドライバと同じ物理的サイズにすることをも可能にし、これは、典型的にＡＳＩＣアーキテクチャの要件である。
【００１６】
調整セルは以下のように機能する。すなわち、ＰＡＤＲとＰＡＤＧとの間に配置された外部抵抗３０が一定のインピーダンスに設定されたドライバのプルダウンＮＦＥＴとして働く。ディジタル・コントローラ１６は、６ビットのバイナリ・カウントを入力ＣＮＴＰ〔５：０〕へ送る。カウントが００００００から始まる場合には、ＰＡＤＲに接続されたＰＦＥＴプルアップがオフになり、ＰＡＤＲでの電圧が内部参照電圧Ｖｄｄｑ/２と比較される。ＰＡＤＲでの電圧が参照電圧より小さいことをコンパレータが読み取ると、出力ＺＰＣＮＴＤＷＮがローになる。出力ＺＰＣＮＴＤＷＮ＝０は、ディジタル・コントローラに、入力ＣＮＴＰ〔５：０〕におけるカウントをインクリメントするよう命ずる。カウントが増加するにつれて、プルアップＰＦＥＴの相対的強度が増大し、ＰＡＤＲにおける電圧を増加させる。ＰＦＥＴプルアップ・インピーダンスが参照電圧より大きい点にカウントが達したとき、出力ＺＰＣＮＴＤＷＮが１に変わる。ディジタル・コントローラは、ＺＰＣＮＴＤＷＮがゼロに戻るまでカウントを減少させる。
【００１７】
ＺＰＣＮＴＤＷＮ信号がカウントごとに１と０の間を切り替わっている（toggling）ことをディジタル・コントローラが検出するとき、一定カウントＰＶＴＰ〔５：０〕がI/Oセルと調整セルとへ送られる。調整セルにおける安定カウントＰＶＴＰ〔５：０〕は、ＣＮＴＰ〔５：０〕によって制御されるＰＦＥＴのミラー・コピーを制御するために用いられる。ＰＶＴＰ〔５：０〕によって制御されるＰＦＥＴのインピーダンスは外部抵抗と等しく、プルダウンＮＦＥＴインピーダンスを調整するために使用される。ＰＶＴＰ〔５：０〕における安定カウントを用いて、ディジタル・コントローラは、ＣＮＴＮ〔５：０〕におけるカウントのインクリメントを開始する。ＣＮＴＮ〔５：０〕が、００００００から開始する場合には、プルダウンＮＦＥＴがオフになり、ＶＮＥＶＡＬにおける電圧がＰＶＴＰ〔５：０〕によって制御されるＰＦＥＴを通じてＶｄｄｑへプルされる。出力ＺＮＣＮＴＤＷＮ＝０がディジタル・コントローラへ送られ、ＣＮＴＮ〔５：０〕でのバイナリ・カウントにインクリメントするようにさせる。ＣＮＴＮ〔５：０〕は、ＶＮＥＶＡＬでの電圧が内部参照電圧Ｖｄｄｑ/２より大きくなるかまたは等しくなるまで増加する。
【００１８】
この時点で、出力ＺＮＣＮＴＤＷＮは１へフリップする。このＮＦＥＴ調整は、ＰＦＥＴ調整とおよそ同じ方法で行われ、ＺＮＣＮＴＤＷＮがカウントごとに切り替わっていることをコントローラが検出するとき、コントローラは、ＣＮＴＮ〔５：０〕において安定カウントを保持する。安定カウントに達したとき、ＣＮＴＮ〔５：０〕によって制御されるＮＦＥＴインピーダンスは、外部抵抗のインピーダンスとも等しくなっているＰＶＴＰ〔５：０〕によって制御されるＰＦＥＴインピーダンスと等しくなる。カウンタは、温度または電圧の変化がインピーダンスの変化を生じさせるまで、一定のままとなる。
【００１９】
ＥＶＡＬは、評価の際に調整セル内の全てのＤＣ回路をターンオンするために用いられる。これは、調整が必要とされないとき、ＤＣ電力をゼロに保つ。入力ＳＥＮＳＥおよびＸＦＥＲは、差動センス・アンプとして実現されるコンパレータによって使用される。信号ＳＥＮＳＥはコンパレータ入力を空にし、全てのオフセットを除去する。信号ＸＦＥＲは、インピーダンス評価サイクルごとにコンパレータの結果をラッチする。信号ＰＯＲは、入力ＰＶＴＰ〔５：０〕，ＣＮＴＮ〔５：０〕，ＣＮＴＰ〔５：０〕と出力ＺＮＣＮＴＤＷＮおよびＺＰＣＮＴＤＷＮとのラッチされた値を既知の状態にさせるパワーオン・リセットである。信号ＲＩとＺＲＩとはテストのために用いられる。
【００２０】
ディジタル・コントローラは、被制御I/Oセルと参照I/Oセルとのための制御信号を与えるＡＳＩＣ合成可能ロジック・マクロである。ディジタル・コントローラのロジック設計はかなりコンパクトかつ簡潔であり、これがコントローラのテクノロジに依存しない特質に役立つ。したがって、これは、大部分のテクノロジ・セル・ライブラリにおいて一般的に得られる基本的で基礎的なロジック・ブロックを用いて合成可能である。これにより、設計を、制御回路の再設計なしに全てのテクノロジ・オファリングに利用することができ、したがって、プログラム可能なインピーダンスI/Oスキームの設計時間を著しく減少させることができる。
【００２１】
ディジタル・コントローラは、適切な回路バイアス信号を生成して調整／参照セルへ与え、必要に応じてインピーダンス制御値をインクリメントまたはデクリメントし、結果として得られた安定したインピーダンス値をI/Oセルへ出力する。ディジタル・コントローラは、ＣＬＫによってクロックされる６ビットのインクリメンタ（incrementer）を有する。インクリメンタは、ＰＯＲ（パワーオン・リセット）がアクティブであるとき、またはＥＮＡＢＬＥが非アクティブであるときはいつもリセットされる。インクリメンタは、I/Oセルおよび調整セル制御信号の適切なタイミングを決定するシステム・クロック・サイクル・カウンタと見ることもできる。サイクル・カウンタが、ＰＯＲまたはＥＮＡＢＬＥによって中断されることなく、ｂ００００００からｂ１１１１１１までカウントした場合には、完全なインピーダンス評価サイクルが生じたと判断される。言い換えれば、インピーダンス評価サイクルは、６４システムＣＬＫサイクルと等しい。ディジタル・コントローラによって生成される制御信号の相対的タイミングを図１２に示す。
【００２２】
ＺＥＶＡＬは、インピーダンス評価の際に、調整セル内の全てのＤＣ回路をターンオンするために用いられる。したがって、調整が必要とされないときは、それは、ＤＣ電力をゼロに保つ。ＺＳＥＮＳＥおよびＺＸＦＥＲは、差動センスアンプとして実現される調整セル内に配置されたコンパレータによって使用される。ＺＳＥＮＳＥは、コンパレータ入力を空にし、全てのオフセットを除去する。ＺＸＦＥＲは、インピーダンス評価サイクルごとにコンパレータの結果をラッチする。
【００２３】
ＺＣＮＴＮ〔５：０〕とＺＣＮＴＰ〔５：０〕とは、参照値を用いる評価のために調整セルへ送られるラッチされたインピーダンス制御値である。ＺＰＶＴＮ〔５：０〕とＺＰＶＴＰ〔５：０〕とは、I/Oセルへ送られるラッチされたインピーダンス制御値である。一般的には、インピーダンス値ＺＰＶＴｘは、ＺＣＮＴｘの２つの連続した同一の評価（すなわち、ｘＣＮＴＤＷＮ＝‘１’を備える２つの連続した評価サイクル、あるいは、ｘＣＮＴＤＷＮ＝‘０’を備える２つの連続した評価サイクル）が検出された後でのみ更新される。これが発生するとき、インピーダンス値は、これらの２つの同一の評価サイクルの直後の評価サイクルで更新される。このビヘイビアは、電圧コンパレータが連続した評価サイクルの際にｘＣＮＴＤＷＮにおいてラッチング‘１’とラッチング‘０’との間を往復しており、適切なインピーダンス・レベルに達したことを示すとき、“安定した”ＺＰＶＴｘインピーダンス値の出力を保証する。このルールに対する唯一の例外は、ＺＣＮＴｘが２つの連続した評価サイクルの間同じ値を保持する場合であり、この場合には、ｘＣＮＴＤＷＮ＝０を有するたった１つの評価サイクルだけが、ＺＣＮＴｘが増加する前に必要とされる。このシナリオは、ＰＯＲの完了の直後か、あるいは、ＺＣＮＴｘおよびＺＰＶＴｘの双方が自身の最小値に達したときに生じる。
【００２４】
ＺＣＮＴＮの評価は、ＺＰＶＴＰの前の評価に基づき、ＺＰＶＴＰは“ミラーされた（mirrored）”ＰＦＥＴ評価スタックを制御するということに留意されたい。これは、あらゆる評価サイクル内のＺＰＶＴＮが前の評価サイクルのＺＰＶＴＰに基づくことを意味する。
【００２５】
ＣＬＫＡ，ＣＬＫＢ，そしてＣＬＫＣは、標準的なＡＳＩＣ  ＬＳＳＤテスト・クロック信号である。ＳＩはＬＳＳＤスキャン・チェーン（scan chain）入力であり、ＺＳＯはＬＳＳＤスキャン・チェーン出力である。これらの標準的なＬＳＳＤテスト信号に加えて、ディジタル・コントローラは、また、全てのインピーダンス制御ビットがディセーブルの場合に、I/Oセルのテストを促進する特有の信号ＺＰＮＤＲＩＶＥをも有する。ＺＰＮＤＲＩＶＥは、デフォルトのＮＦＥＴおよびＰＦＥＴドライバ・フィンガをイネーブルし、ドライバがこの場合において完全にシャットオフされることがないようにする。
【００２６】
詳細に述べたディジタル・コントローラの好適な実施の形態は、合成されたコアまたはマクロとして設計される。この実施例の利点は、それを、将来のテクノロジにおいて決して再設計する必要がないことである。ディジタル・コントローラは、ＶＨＤＬコードの形式で将来のテクノロジへ引き継がれ、これは、純然たるロジックであり、テクノロジから独立している。これは、フルカスタム設計からこのＡＳＩＣアーキテクチャを区別する１つの特徴である。この方法は従来の技術よりも極めて有利である。
【００２７】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）インピーダンス制御方法であって、制御可能な入出力インピーダンスを有する入出力セルを設けるステップと、可変電圧を有するノードを含む参照セルを設けるステップと、前記ノードの電圧を参照電圧と比較するステップと、所定の期間に所定の手順に従って前記ノードの電圧を調整するステップと、前記所定の期間にディジタル信号を生成するステップと、前記ディジタル信号を前記入出力セルへ送信して前記入出力インピーダンスを調整するステップとを含む方法。
（２）前記ディジタル信号を生成するステップは、前記所定の期間にカウント値を増加させるステップを含み、前記ディジタル信号を送信するステップは、前記所定の期間の後に前記カウント値を前記入出力セルへ送信するステップを含む上記（１）に記載の方法。
（３）前記参照セルは、前記ノードの電圧を調整するための一連のトランジスタを有し、前記ノードの電圧を調整するステップは、前記カウント値を用いて前記トランジスタを一定の順序でアクティブにして前記ノードの電圧を調整するステップを含む上記（２）に記載の方法。
（４）前記参照セルは、前記ノードの電圧を調整するための第一セットのトランジスタを有し、前記入出力セルは、前記入出力インピーダンスを調整するための第二セットのトランジスタを有し、前記第一セットのトランジスタのうちのそれぞれは、前記第二セットのトランジスタのうちの１つと関連付けられ、前記ノードの電圧を調整するステップは、前記第一セットのトランジスタのサブセットをアクティブにして前記ノードの電圧を調整するステップを含み、前記ディジタル信号を送信するステップは、前記ディジタル信号を前記入出力セルへ送信して、前記第二セットのトランジスタのうちの前記第一セットのトランジスタの前記サブセットと関連付けられたトランジスタをアクティブにするステップを含む上記（１）に記載の方法。
（５）前記入出力セルの入出力インピーダンスは、一定のセットの変数の関数として所定の方法で変化し、前記参照セルのノードの可変電圧も、前記一定のセットの変数の関数として前記所定の方法で変化する上記（１）に記載の方法。
（６）前記参照セルは、前記ノードにおける可変電圧を設定するための参照抵抗を有し、前記抵抗は、前記一定のセットの変数の関数として前記所定の方法で変化するインピーダンスを有する上記（５）に記載の方法。
（７）前記ノードの電圧を調整するステップは、前記ノードの電圧が前記参照電圧より小さい場合には、第一の方法で前記ノードの電圧を増加させ、前記ノードの電圧が前記参照電圧より大きい場合には、第二の方法で前記ノードの電圧を減少させるステップを含む上記（１）に記載の方法。
（８）前記ノードの電圧を増加させるステップは、ｉ．第一の信号をディジタル・コントローラへ与えるステップと、ii．前記ディジタル・コントローラが信号を前記参照セルへ与えて前記ノードの電圧を増加させるステップとを含み、前記ノードの電圧を減少させるステップは、ｉ．第二の信号を前記ディジタル・コントローラへ与えるステップと、ii．前記ディジタル・コントローラが信号を前記参照セルへ与えて前記ノードの電圧を減少させるステップとを含み、前記ディジタル信号を生成するステップは、前記ディジタル・コントローラを使用して前記ディジタル信号を生成するステップを含む上記（７）に記載の方法。
（９）可変入出力インピーダンスを有する入出力セルのインピーダンスを制御する回路であって、可変電圧を有するノードと、前記ノードの電圧を参照電圧と比較するコンパレータと、所定の期間に所定の手順に従って前記ノードの電圧を調整する手段と、前記所定の期間にディジタル信号を生成するディジタル・ジェネレータと、前記ディジタル信号を前記入出力セルへ送信して前記入出力インピーダンスを調整する手段とを備える回路。
（１０）前記ディジタル・ジェネレータは、前記所定の期間にカウント値を増加させ、前記ディジタル信号を送信する手段は、前記所定の期間の後に前記カウント値を前記入出力セルへ送信する上記（９）に記載の回路。
（１１）前記ノードの電圧を調整する手段は、前記ノードの電圧を調整する一連のトランジスタと、前記カウント値を用いて前記トランジスタを一定の順序でアクティブにして前記ノードの電圧を調整する手段とを有する上記（１０）に記載の回路。
（１２）前記入出力セルは、前記入出力インピーダンスを調整する第一セットのトランジスタを有し、前記回路は、前記ノードの電圧を調整する第二セットのトランジスタをさらに備え、前記第二セットのトランジスタのうちのそれぞれは、前記第一セットのトランジスタのうちの１つと関連付けられ、前記ノードの電圧を調整する手段は、前記第二セットのトランジスタのサブセットをアクティブにして前記ノードの電圧を調整する手段を有し、前記ディジタル信号を送信する手段は、前記ディジタル信号を前記入出力セルへ送信して前記第一セットのトランジスタのうちの前記第二セットのトランジスタの前記サブセットと関連付けられたトランジスタをアクティブにする手段を有する上記（９）に記載の回路。
（１３）前記入出力セルの入出力インピーダンスは、一定のセットの変数の関数として所定の方法で変化し、前記ノードの可変電圧も、前記一定のセットの変数の関数として前記所定の方法で変化する上記（９）に記載の回路。
（１４）前記回路は、前記ノードにおける可変電圧を設定するための参照抵抗をさらに備え、前記抵抗は、前記一定のセットの変数の関数として前記所定の方法で変化するインピーダンスを有する上記（１３）に記載の回路。
（１５）前記ノードの電圧を調整する手段は、前記ノードの電圧が前記参照電圧より小さい場合には、第一の方法で前記ノードの電圧を増加させる手段と、前記ノードの電圧が前記参照電圧より大きい場合には、第二の方法で前記ノードの電圧を減少させる手段とを有する上記（９）に記載の回路。
（１６）前記回路は、合成されたコアまたはマクロとして設計されたディジタル・コントローラである上記（９）に記載の回路。
【図面の簡単な説明】
【図１】本発明を具体化する回路アーキテクチャを示す図である。
【図２】全ての入力信号名と出力信号名とを示す、図１のシステムのブロック図である。
【図３】全ての入力信号名と出力信号名とを示す、図１のシステムのブロック図である。
【図４】全ての入力信号名と出力信号名とを示す、図１のシステムのブロック図である。
【図５】図１のアーキテクチャのI/Oセルを示す図である。
【図６】  I/Oセルのドライバ・インピーダンス更新ロジックを説明する図である。
【図７】ドライバ・インピーダンス更新ロジックと真理値表とを示す図である。
【図８】ドライバ・インピーダンス更新ロジックと真理値表とを示す図である。
【図９】レシーバの真理値表を示す図である。
【図１０】図１のアーキテクチャの参照セルを説明する図である。
【図１１】参照セルの真理値表を示す図である。
【図１２】ディジタル・コントローラによって生成される制御信号の相対的タイミングを示す図である。
【符号の説明】
１０  回路アーキテクチャ
１２  I/Oセル
１４  参照セル
１６  ディジタル・コントローラ
２０  Ｐ／Ｎビット制御インターフェース
２２  内部ラッチ
３０  外部抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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