(57)【特許請求の範囲】
【請求項１】
クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせたクロック信号を第１種の制御クロック信号として出力する第１種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路。
【請求項２】
クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせたクロック信号を第２種の制御クロック信号として出力する第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路。
【請求項３】
クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせた２種のクロック信号を、それぞれ第１種、第２種の制御クロック信号として出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路。
【請求項４】
前記第１種のスイッチング素子と前記第２種のスイッチング素子とは、相補的に前記インバータの出力線に対し非接続状態に制御されることを特徴とする請求項３に記載のデューティ比調整回路。
【請求項５】
クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせた２種のクロック信号を、それぞれ第１種、第２種の制御クロック信号を出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力される第１種のインバータ、および、前記第１種のインバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有する第１種のデューティ比可変回路と、
前記第１種のデューティ比可変回路の出力信号が入力される第２種のインバータ、および、前記第２種のインバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有する第２種のデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路。
【請求項６】
前記第１種または第２種の位相遅れ回路は、前記クロック信号が入力され、複数の遅延クロックをセレクタ回路に出力するディレイラインと、前記分配端クロック信号のデューティ比を検出するデューティ比検出回路と、前記デューティ比検出回路が検出したデューティ比に基づいて前記セレクタ回路を制御して、所望の遅延量の遅延クロックを出力させるセレクタ制御回路と、を備えていることを特徴とする請求項１から５のいずれかに記載のデューティ比調整回路。
【請求項７】
前記デューティ比可変回路は、ライズエッジまたはフォールエッジを入力された遅延クロックのそれに揃えることを特徴とする請求項６に記載のデューティ比調整回路。
【請求項８】
クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせた２種のクロック信号を、それぞれ第１種、第２種の制御クロック信号として出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備えたデューティ比調整回路であって、前記第１種または第２種の位相遅れ回路は、前記クロック信号が入力され、複数の遅延クロックをセレクタ回路に出力するディレイラインと、前記分配端クロック信号のデューティ比を検出するデューティ比検出回路と、前記デューティ比検出回路が検出したデューティ比に基づいて前記セレクタ回路を制御して、所望の遅延量の遅延クロックを出力させるセレクタ制御回路と、を有し、前記第１種のスイッチング素子と前記第２種のスイッチング素子とは、前記セレクタ制御回路の出力する切替信号により選択的に前記出力線に接続・非接続に制御されることを特徴とするデューティ比調整回路。
【請求項９】
クロックが分配される回路の回路端から得られる分配端クロック信号、電源電位および接地電位が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせたクロック信号または電源電位を若しくは接地電位を、それぞれ第１種、第２種の制御クロック信号として出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備えたデューティ比調整回路であって、前記第１種または第２種の位相遅れ回路は、前記クロック信号が入力され、複数の遅延クロックをセレクタ回路に出力するディレイラインと、前記分配端クロック信号のデューティ比を検出するデューティ比検出回路と、前記デューティ比検出回路が検出したデューティ比に基づいて前記セレクタ回路を制御して、所望の遅延量の遅延クロックを出力させるセレクタ制御回路と、を有し、前記セレクタ制御回路の出力信号に基づいて前記第１種の位相遅れ回路が電源電位を出力するかまたは前記第２種の位相遅れ回路が接地電位を出力するかが選択され、前記第１種のスイッチング素子または前記第２種のスイッチング素子のいずれか一方が前記出力線に非接続状態に制御されることを特徴とするデューティ比調整回路。
【請求項１０】
前記第１種のスイッチング素子が、ゲートに前記制御クロック信号または前記第１の制御クロック信号が入力されるｐチャネル型ＭＯＳトランジスタによって構成されていることを特徴とする請求項１、３から９のいずれかに記載のデューティ比調整回路。
【請求項１１】
前記第２種のスイッチング素子が、ゲートに前記制御クロック信号または前記第２の制御クロック信号が入力されるｎチャネル型ＭＯＳトランジスタによって構成されていることを特徴とする請求項２から９のいずれかに記載のデューティ比調整回路。
【請求項１２】
前記インバータがＣＭＯＳ構成のインバータであることを特徴とする請求項１０または１１のいずれかに記載のデューティ比調整回路。
【請求項１３】
前記インバータを構成するｎチャネル型ＭＯＳトランジスタまたは直列接続された複数のｎチャネル型ＭＯＳトランジスタのオン抵抗は、前記第１のスイッチング素子のオン抵抗より高いことを特徴とする請求項１２に記載のデューティ比調整回路。
【請求項１４】
前記インバータを構成するｐチャネル型ＭＯＳトランジスタまたは直列接続された複数のｐチャネル型ＭＯＳトランジスタのオン抵抗は、前記第２のスイッチング素子のオン抵抗より高いことを特徴とする請求項１２または１３のいずれかに記載のデューティ比調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ内に供給されるクロックのデューティ比を変化させるデューティ比可変回路を有し、このデューティ比可変回路を用いてＬＳＩ内に供給されるクロックのデューティ比を調整するデューティ比調整回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩ内においては内部回路を同期をとって動作させる必要があるためＬＳＩ全面にクロックが供給される。一般的にはクロックはＬＳＩ全面に均等に分配されることが望ましい。この分配方式はいろいろ提案されている。一例としては「ＶＬＳＩシステム設計  回路と実装の基礎」（中村喜三郎  中村宏  監訳  丸善原書「Circuits, Interconnections and Packaging for VLSI」  H.B. Bakoglu, Addison-Wesley Publishing Company発行）の８章にＨクロックトリー方式が紹介されている。クロック入力端子は通常ＬＳＩに１つで、そこから全面に均等分配するためにはいかなる分配方式にせよ、クロックドライバと呼ばれるクロック分配専用のバッファを多段に接続して分配している。段数はＬＳＩサイズなどによるが数段から十数段になることもある。クロックドライバは一般にインバータまたはインバータを縦続接続したバッファである。図１3は、クロック分配の一方式を示す構成図であって、上記文献の図から引用し、加筆したものである。クロック入力端子５１から入力されたクロックは、ＰＬＬ（位相同期ループ）回路５２で逓倍され、クロックトリーにてクロックドライバ５３を介してａ、ｂ、ｃ、ｄ、ｅの順に分配される。この図では三段のクロックドライバ５３が用いられている。
【０００３】
【発明が解決しようとする課題】
上述した従来のクロック分配方式では、ＰＬＬ回路出力ではデューティ比５０％が補償されているが、クロックトリーにてａ〜ｅと分配されたクロックではデューティ比はプロセスばらつきにより５０％からずれる。図１４は、その様子を説明する波形図であって、図１４の（ａ）〜（ｅ）は、図１３のａ〜ｅに対応している。デューティ比のずれ幅はプロセスや段数、分配方式にもよるが、＋／−２０％程度は崩れることがある。一方で、クロックの高周波化は不断に進められており、２０％程度の崩れでも動作上重大な問題を引き起こすようになってきている。例えば、２ＧＨｚを超えるような高周波数の場合、分配末端ではフル振幅せずにクロックがなくなってしまうようなことも起こり得る。また、通常の論理回路ではクロックの立ち上がりエッジ（以下、ライズエッジと記す）のみが使用されてきたが、近年ではさらなる高速化や多機能化のため、立ち下がりエッジ（以下、フォールエッジと記す）を使用することもあり、この場合分配末端でのデューティ比が５０％から大きくずれると正常動作が行われなくなる可能性が生じる。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、分配末端でのクロックデューティ比を例えば５０％に正確に調整できるようにし、これにより動作高速化された場合にもＬＳＩを安定して動作させ得るようにすることである。
【０００４】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせたクロック信号を第１種の制御クロック信号として出力する第１種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路、が提供される。
また、上記の目的を達成するため、本発明によれば、クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせたクロック信号を第２種の制御クロック信号として出力する第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路、が提供される。
また、上記の目的を達成するため、本発明によれば、クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせた２種のクロック信号を、それぞれ第１種、第２種の制御クロック信号として出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力されるインバータ、および、前記インバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記インバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有するデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路、が提供される。
【０００５】
また、上記の目的を達成するため、本発明によれば、クロックが分配される回路の回路端から得られる分配端クロック信号が入力され、前記分配端クロック信号のデューティ比に基づいて位相を遅らせた２種のクロック信号を、それぞれ第１種、第２種の制御クロック信号を出力する第１種、第２種の位相遅れ回路と、
クロック信号が入力される第１種のインバータ、および、前記第１種のインバータの出力線と電源との間に接続される、前記第１種の制御クロック信号によって制御される第１種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有する第１種のデューティ比可変回路と、
前記第１種のデューティ比可変回路の出力信号が入力される第２種のインバータ、および、前記第２種のインバータの出力線と接地電位間に接続される、前記第２種の制御クロック信号によって制御される第２種のスイッチング素子、および、前記出力線の電圧を識別してハイ／ロ−の信号を出力する電圧弁別回路、を有する第２種のデューティ比可変回路と、
を備え、前記クロック信号のデューティ比を調整することを特徴とするデューティ比調整回路、が提供される。
【０００６】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。図１は、本発明のデューティ可変回路の実施の形態を示すブロック図である。図1に示すように、被制御クロックＳ０は、インバータ１に入力され、反転される。インバータ１の出力線には、制御クロックＳ１が入力されこれによって制御される電圧変調回路が接続され、この回路によりインバータ１の出力信号は電圧変調を受けインバータ１の出力線の出力信号は電圧変調クロックＳＳ０に変換される。この電圧変調クロックＳＳ０は、電圧弁別回路３に入力されそのしきい値電圧にしたがってハイ／ロー（論理値"１"、"０"）電圧に弁別され、これによりデューティ比が例えば５０％に調整された調整済クロックＳ２に変換される。
ここで、制御クロックＳ１は、被制御クロックＳ０の位相遅れの信号が用いられる。その位相遅れ量は、デューティ比が調整されるクロックのデューティ比によって決定される。
【０００７】
インバータ１と電圧弁別回路３は、好ましくはＣＭＯＳ構成のインバータにより構成される。また、電圧変調回路２は、ゲートに制御クロックＳ１が入力されドレインがインバータ１の出力線に接続されソースが電源に接続されたｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと記す）、またはゲートに制御クロックＳ１が入力されドレインがインバータ１の出力線に接続されソースが接地点に接続されたｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと記す）、またはゲートに第１の制御クロックが入力されドレインがインバータ１の出力線に接続されソースが電源に接続されたｐＭＯＳおよびゲートに第２の制御クロックが入力されドレインがインバータ１の出力線に接続されソースが接地点に接続されたｎＭＯＳ、によって構成される。
本発明によれば、上記の構成において、制御クロックＳ１に被制御クロックＳ０の位相遅れ信号を与えることによって、クロック波形のライズエッジまたはフォールエッジのみを動かすことができ、クロックのデューティ比を任意に変更することができる。
【０００８】
【実施例】
次に、本発明の実施例について図面を参照して詳細に説明する。
［第１の実施例］
図２は、本発明の第１の実施例のデューティ比可変回路の回路図であり、図３は、本発明の第１の実施例のデューティ比調整回路のブロック図である。図２に示すように、被制御クロックＳ０は、直列接続されたｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４によって構成されるインバータＩＮＶ１に入力される。制御クロックＳ１は、ソースが電源に接続されドレインがインバータＩＮＶ１の出力端に接続されたｐＭＯＳ Ｑ５のゲートに入力される。このｐＭＯＳ Ｑ５によって電圧変調を受けることによって生成された電圧変調クロックＳＳ０は、ＣＭＯＳによって構成されるインバータＩＮＶ２に入力され、インバータＩＮＶ２からはデューティ比の調整された調整済クロックＳ２が出力される。
【０００９】
図３は、図２に示されたデューティ比可変回路を含むデューティ調整回路のブロック図である。入力クロックＣＬＫはディレイライン１１に入力され、ディレイライン１１からは遅延された遅延クロックＳ６、Ｓ７〜Ｓｎが出力される。遅延クロックＳ７〜Ｓｎはセレクタ１３に入力され、セレクタ１３はセレクト信号Ｓ５によりそのうち一つを選択して制御クロックＳ１として出力する。一方、遅延クロックＳ６はディレイ回路１２に入力される。ディレイ回路１２の遅延量はセレクタ１３のそれと等しく、セレクタ１３の遅延は遅延バッファであるディレイ回路１２により補償される。その出力信号である被制御クロックＳ０は、制御クロックＳ１とともに本発明によって設けられるデューティ比可変回路１４に入力される。その出力である調整済クロックＳ２がクロック分配網１５によって分配される。クロックのデューティを検出するために、クロック分配網１５の端部から分配端クロックＳ３を抽出しデューティ比検出回路１６に入力し、その出力でカウンタ１７をアップ／ダウンさせる。そして、カウンタ１７から出力されるセレクト信号Ｓ５によりセレクタ１３を切り替える。
【００１０】
次に、本実施例回路の動作について説明する。まず、図２のデューティ比可変回路の動作を、動作説明図である図４とタイミングチャートである図５を参照して説明する。図５に示した期間ａ、ｂ、ｃ、ｄでの回路動作を図４の（ａ）、（ｂ）、（ｃ）、（ｄ）にて示してある。図５において、ｔ１はＳ０に対するＳ１の遅れ時間である。期間ａではＳ０とＳ１は共にローレベルであり、ｐＭＯＳ Ｑ１、Ｑ２、Ｑ５がオンして、ＳＳ０がハイ、Ｓ２がローレベルとなる。期間ｂに入りＳ０がハイレベルとなると、ｎＭＯＳ Ｑ３、Ｑ４がオンとなり、ｐＭＯＳ Ｑ５を介して電流が流れるため、ドレインノードの電圧（ＳＳ０）はｐＭＯＳ Ｑ５、ｎＭＯＳ Ｑ３、Ｑ４のオン抵抗の抵抗分圧で決まる値Ｖｄになる。この電圧Ｖｄは、後段のインバータＩＮＶ２の論理しきい値Ｖｔよりも高く設定されている。そのため、期間bを通してＳ２はローレベルのままである。Ｓ０がハイとなった後、ｔ１が経過すると期間ｃが始まり、Ｓ０と共にＳ１がハイレベルとなってｐＭＯＳ Ｑ５がオフするため、ＳＳ０はローレベル、Ｓ２はハイレベルとなる。
【００１１】
従って、Ｓ２のライズエッジはＳ０に対してＳ０とＳ１の位相差（ｔ１）分遅れることになる。一方、フォールエッジについては、期間ｄに入りＳ０がローレベルになると同時にｐＭＯＳ Ｑ１、Ｑ２がオンするので、ＳＳ０がハイ、Ｓ２がローレベルとなり、位相差は生じない。上記の動作により、被制御クロックＳ０に対してライズエッジの位相だけがＳ０とＳ１の位相差分遅れた調整済クロックＳ２を取り出すことができる。ここで、電圧変調クロックＳＳ０の電位ＶｄはトランジスタのＤＣ特性で決まるので設計が容易である。
【００１２】
次に、図３を参照してデューティ比調整回路１００の動作について説明する。図３において、ディレイライン１１により入力クロックＣＬＫの位相を遅らせた遅延クロックＳ６、Ｓ７〜Ｓｎを作成する。Ｓ７〜Ｓｎは、等間隔で順次遅延時間が大きくなっている。セレクタ１３でその内の１つのクロックが選択され（以下、これをＳｍとする）制御クロックＳ１として出力される。ディレイ回路１２は、Ｓ６が入力されＳ０を出力する。ディレイ回路１２は、セレクタ１３を通ってクロックＳ７〜ＳｎがＳ１として出てくる遅延時間を補償するためのもので、したがってその遅延時間はセレクタ１３のそれと同じである。これによりＳ０とＳ１の位相関係は、Ｓ６とＳｍの位相関係と同じになる。Ｓ０とＳ１が入力されてデューティ比可変回路１４はクロックのデューティ比を変更する。
【００１３】
このデューティ比可変回路１４で得られた調整済クロックＳ２はクロック分配網１５によりＬＳＩ内に分配される。デューティ比５０％のターゲットは、クロックＳ２ではなく、別の観測ポイントで得られる分配端クロックＳ３である。分配端クロックＳ３はデューティ比検出回路１６に入力されここでデューティ比が調べられる。デューティ比をあげるか下げるかによってアップまたはダウン信号をカウンタ１７に送り、カウンタ１７はセレクト信号Ｓ５を生成しセレクタ１３を駆動する。
この実施例のデューティ比可変回路１４は、被制御クロックＳ０のデューティ比に対して、調整済Ｓ２のデューティ比を下げる方向にのみ働く。すなわち、本実施例回路は被制御クロックＳ０のデューティ比を高くすることはできない。
【００１４】
［第２の実施例］
図６は、本発明の第２の実施例のデューティ比可変回路の回路図である。図６において、図２に示した第１の実施例の回路と同等の部分には同一の参照符号を付し重複する説明は省略する。本実施例においては、第１の実施例のｐＭＯＳ Ｑ５に代えて、インバータＩＮＶ１の出力端子と接地間にｎＭＯＳ Ｑ６が接続されている。インバータＩＮＶ１とｎＭＯＳ Ｑ６に入力されるＳ０とＳ１のタイミングは第1の実施例の場合と同じである。
本実施例回路では、図７に示すように、期間ａでは、ｐＭＯＳ Ｑ１、Ｑ２がオン、ｎＭＯＳ Ｑ３、Ｑ４、Ｑ６がオフして、ＳＳ０がハイ、Ｓ２がローレベルとなる。期間ｂでは、ｎＭＯＳ Ｑ３、Ｑ４がオン、期間ｃでは、ｎＭＯＳ Ｑ３、Ｑ４、Ｑ６がオンとなって、ＳＳ０がロー、Ｓ２がハイレベルとなる。期間ｄでは、ｐＭＯＳ Ｑ１、Ｑ２がオンするため、ＳＳ０はｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ６のオン抵抗の抵抗分圧で決まる値Ｖｄ′になる。ここで、インバータＩＮＶ２の論理しきい値ＶｔはＶｄ′より高く設定されている（ｐＭＯＳ Ｑ１、Ｑ２の合計オン抵抗はｎＭＯＳ Ｑ６のオン抵抗より高く設定されている）ため、Ｓ２はハイレベルを維持する。期間ｄが終了すると、期間ａの状態に戻る。
本実施例においては、第１の実施例と対照的に、Ｓ２のフォールエッジ側を可変にして、デューティ比を大きくすることができる（調整済クロックＳ２のデューティ比を被制御クロックＳ０のそれより小さくすることはできない）。
【００１５】
［第３の実施例］
上記第１、第２の実施例のデューティ比可変回路では、いずれもＳ０のデューティ比の変更方向が一方向に限定されていたが、これらを組み合わせればＳ０に対しいずれの側にもＳ２のデューティ比を可変にすることができる。図８は、本発明の第３の実施例のデューティ調整回路２００の構成を示すブロック図であって、先の二つの実施例を組み合わせたものである。図８において、図３に示した第１の実施例の部分と同等の部分には同一の参照符号を付し重複する説明は省略する。本実施例においては、デューティ比可変回路として、第１デューティ比可変回路１４１と第２デューティ比可変回路１４２との２つが使用され、それぞれカウンタ１７ａにより制御される。第１デューティ比可変回路１４１には、図２に示された、第２デューティ比可変回路１４２には、図６に示されたデューティ比可変回路が用いられており、それぞれ第１、第２被制御クロックＳ０１、Ｓ０２と、第１、第２制御クロックＳ１１、Ｓ１２とが入力され、第１、第２調整済クロックＳ２１、Ｓ２２を出力する。第１、第２デューティ比可変回路１４１、１４２に対応して、セレクタも第１セレクタ１３１と第２セレクタ１３２の２つが用意され、それぞれの出力が第１、第２制御クロックＳ１１、Ｓ１２として第１、第２デューティ比可変回路１４１、１４２に入力される。第１セレクタ１３１には、Ｓ７〜Ｓｎの外にＳ０が入力される。また、第２セレクタ１３２には、Ｓ７〜Ｓｎの外に第１デューティ比可変回１４１から出力されるＳ２１が入力される。ディレイライン１１から出力されるＳ７〜Ｓｎはディレイ回路１２ａを介して第２セレクタ１３２に入力され、また第１デューティ比可変回路１４１から出力されるＳ２１はディレイ回路１２ｂを介して第２デューティ比可変回路１４２に入力される。ディレイ回路１２ａ、１２ｂは、第２デューティ比可変回１４２に入力される第１調整済クロックＳ２１と第２制御クロックＳ１２の位相を合わせるための回路であって、ディレイ回路１２ａは第１セレクタ１３１、第１デューティ比可変回路１４１の遅延を、ディレイ回路１２ｂは第２セレクタ１３２の遅延を補償するためのものである。Ｓ２１のディレイ回路１２ｂによって遅延されたクロックが第２被制御クロックＳ０２となる。
【００１６】
次に、本実施例回路の動作について説明する。デューティ比を下げる場合、第１デューティ比可変回路１４１側のみを実効的に動作させる。このとき第２デューティ比可変回路１４２を実効的に動作させないようにするため、第２セレクタ１３２は第１調整済クロックＳ２１を選択する。デューティ比を大きくする場合、第２デューティ比可変回路１４２側のみを実効的に動作させる。このとき第１デューティ比可変回路１４１を実効的に動作させないようにするため、第１セレクタ１３１は遅延クロックＳ６を選択する。このような動作を可能ならしめるために、カウンタ１７ａは、第１セレクタ１３１にＳ７〜Ｓｎの一つを選択させる場合には、第２セレクタ１３２に第１調整済クロックＳ２１を選択させる制御信号を生成し、第２セレクタ１３２にＳ７〜Ｓｎの一つを選択させる場合には、第１セレクタ１３１に遅延クロックＳ６を選択させる制御信号を生成する。この構成により、任意にデューティ比を調整することができる。
【００１７】
［第４の実施例］
図９は、本発明の第４の実施例において用いられるデューティ比可変回路の回路図であり、図１０は、本発明の第４の実施例のデューティ調整回路３００の構成を示すブロック図である。図９、図１０において、他の実施例の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。
図９に示されるように、本実施例のデューティ比可変回路では、インバータＩＮＶ１の出力端と電源の間にｐＭＯＳ Ｑ５、Ｑ７の直列接続回路が接続され、また接地電位との間にｎＭＯＳ Ｑ８、Ｑ６の直列接続回路が接続されている。Ｑ５とＱ６のゲートにはそれぞれ第１、第２制御クロックＳ１１、Ｓ１２が入力される。Ｑ７とＱ８のゲートには共通に切替信号Ｕ１が入力される。第１制御クロックＳ１１はライズエッジを、第２制御クロックＳ１２はフォールエッジを動かすための遅延クロックである。Ｕ１はどちらのエッジを動かすかを制御する信号である。
【００１８】
次に、図９に示す本実施例のデューティ比可変回路の動作について説明する。図２のデューティ比可変回路と同様にハイレベル期間を狭くするように働かせるには、切替信号Ｕ１をローにする。この場合、ｐＭＯＳ Ｑ７がオン、ｎＭＯＳ Ｑ８がオフするので、実質的に図２の回路と同じになる。また、図６のデューティ比可変回路と同様にクロックのハイレベル期間を広くするように働かせる場合には、切替信号Ｕ１をハイにする。これにより、ｎＭＯＳ Ｑ８がオン、ｐＭＯＳ Ｑ７がオフするので、この場合には実質的に図６の回路と同じになる。クロックのハイレベル期間を狭くするか広くするかは排他的に決められるので、切替信号Ｕ１は一意に決めることが可能である。
【００１９】
図１０は、このデューティ比可変回路を使用したデューティ比調整回路３００のブロック図である。デューティ比可変回路１４ａが図９に示される回路である。本実施例においては、第１セレクタ１３３と第２セレクタ１３４が用いられ、それぞれディレイライン１１の出力する遅延クロックＳ７〜Ｓｎが入力され、第１、第２制御クロックＳ１１、Ｓ１２を出力する。切替信号Ｕ１はカウンタ１７ｂにおいて形成される。
【００２０】
［第５の実施例］
図１１は、本発明の第５の実施例において用いられるデューティ比可変回路の回路図であり、図１２は、本発明の第５の実施例のデューティ調整回路４００の構成を示すブロック図である。図１１、図１２において、他の実施例の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。
図１１に示されるように、本実施例のデューティ比可変回路では、インバータＩＮＶ１の出力端と電源の間にｐＭＯＳ Ｑ５が接続され、また接地電位との間にｎＭＯＳ Ｑ６が接続されている。Ｑ５とＱ６のゲートにはそれぞれ第１、第２制御クロックＳ１３、Ｓ１４が入力される。第１制御クロックＳ１３はライズエッジを、第２制御クロックＳ１４はフォールエッジを動かすための遅延クロックであるが、一方で、ライズエッジを動かす場合には、Ｓ１４はローレベルにおかれ、フォールエッジを動かす場合には、Ｓ１３はハイレベルにおかれる。
図１１に示す本実施例のデューティ比可変回路は、Ｓ１４がローレベルに維持されている場合には、実質的に図２の回路と同じになり、Ｓ１３がハイレベルに維持されている場合には、実質的に図６の回路と同じになる。
【００２１】
図１２は、このデューティ比可変回路を使用したデューティ比調整回路４００のブロック図である。デューティ比可変回路１４ｂが図１１に示される回路である。本実施例においては、第１セレクタ１３５と第２セレクタ１３６の二つが用いられている。第１セレクタ１３５には、ディレイライン１１の出力する遅延クロックＳ７〜Ｓｎの外に電源電位が入力され、第２セレクタ１３６には、ディレイライン１１の出力する遅延クロックＳ７〜Ｓｎの外に接地電位が入力されており、第１セレクタ１３５と第２セレクタ１３６は、カウンタ１７ａの出力するセレクト信号Ｓ５によりいずれかを選択して、第１、第２制御クロックＳ１３、Ｓ１４として出力する。
【００２２】
以上説明した本発明のデューティ比可変回路は、構成が非常に単純なので複雑なタイミング調整を必要としない。そのため、セレクタ（１３）がいつ切り替わっても調整済クロック（Ｓ２）に異常なパルスが発生することはない。つまりタイミングフリーな回路である。また、本発明のデューティ比調整回路は、デューティ比可変回路の出力においてはデューティ比を５０％にするのではなく、別の観測ポイントのデューティ比を５０％にするよう機能させることができるので、クロックトリー内の任意の点に観測点を配置してその点のデューティ比を５０％とすることが可能である。また、本発明によれば、ターゲットのデューティ比は５０％でなくてもよく、検出回路を工夫すれば、デューティ比を設計者の想定する任意の値に調整することが可能である。さらにこれらはすべてデジタル回路として設計できるので、アナログ回路のような複雑な設計を必要としない。
また、デューティ比可変回路の可変範囲とピッチは別の機構であるディレイライン１１により決めることができる。ディレイラインを単純なバッファ回路で構成した場合、０．１８μｍプロセスでは２０ｐｓ／１ピッチ程度であるが、さらに細かい単位で調整したい場合には本発明のデューティ比可変回路はそのままでディレイライン１１を改良すればよい。
【００２３】
以上、好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、インバータは必ずしもＣＭＯＳによって構成する必要はなく、またトランジスタとしてバイポーラトランジスタを採用することもできる。
【００２４】
【発明の効果】
以上説明したように、本発明によれば、入力クロックのライズエッジまたはフォールエッジを任意の幅で遅らせあるいは早めることができるので、クロックのデューティ比を例えば５０％に正確に調整することが可能になる。また、本発明によれば、デューティ比の観測点のデューティ比を例えば５０％に調整することができるので、製造ばらつきに起因するデューティ比のずれを吸収してＬＳＩ全面のデューティ比を５０％に近付けることが可能になり、高速化されたＬＳＩを安定して動作させることが可能になる。
【図面の簡単な説明】
【図１】  本発明の実施の形態を示すブロック図。
【図２】  本発明の第１の実施例におけるデューティ比可変回路の回路図。
【図３】  本発明の第１の実施例のデューティ比調整回路のブロック図。
【図４】  本発明の第１の実施例のデューティ比可変回路の動作説明図。
【図５】  本発明の第１の実施例のデューティ比可変回路の動作を説明するためのタイミングチャート。
【図６】  本発明の第２の実施例におけるデューティ比可変回路の回路図。
【図７】  本発明の第２の実施例のデューティ比可変回路の動作を説明するためのタイミングチャート。
【図８】  本発明の第３の実施例のデューティ比調整回路のブロック図。
【図９】  本発明の第４の実施例におけるデューティ比可変回路の回路図。
【図１０】  本発明の第４の実施例のデューティ比調整回路のブロック図。
【図１１】  本発明の第５の実施例におけるデューティ比可変回路の回路図。
【図１２】  本発明の第５の実施例のデューティ比調整回路のブロック図。
【図１３】  従来のＨクロックトリー方式のクロック分配網を示す構成図。
【図１４】  従来例の問題点を説明するためのクロック波形図。
【符号の説明】
１、ＩＮＶ１、ＩＮＶ２  インバータ
２  電圧変調回路
３  電圧弁別回路
１１  ディレイライン
１２、１２ａ、１２ｂ  ディレイ回路
１３  セレクタ
１３１、１３３、１３５  第１セレクタ
１３２、１３４、１３６  第２セレクタ
１４  デューティ比可変回路
１４１  第１デューティ比可変回路
１４２  第２デューティ比可変回路
１５  クロック分配網
１６  デューティ比検出回路
１７、１７ａ、１７ｂ  カウンタ
５１  入力端子
５２  ＰＬＬ回路
５３  クロックドライバ
１００、２００、３００、４００  デューティ比調整回路
ＣＬＫ  入力クロック
Ｓ０  被制御クロック
Ｓ０１  第１被制御クロック
Ｓ０２  第２被制御クロック
Ｓ１  制御クロック
Ｓ１１、Ｓ１３  第１制御クロック
Ｓ１２、Ｓ１４  第２制御クロック
Ｓ２  調整済クロック
Ｓ２１  第１調整済クロック
Ｓ２２  第２調整済クロック
Ｓ３  分配端クロック
Ｓ４  デューティ比信号
Ｓ５  セレクト信号
Ｓ６〜Ｓｎ  遅延クロック
ＳＳ０  電圧変調クロック
Ｕ１  切替信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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