(57)【特許請求の範囲】
【請求項１】
時間プログラムに従って複数のスイッチング装置（２．１；２．２）を操作するためにタイマ装置および制御論理装置としてマイクロプロセッサ（１）を有する制御装置であって、スイッチング装置（２．１；２．２）により、相（Ｐ）とゼロ点（Ｇ）間の低電圧回路網においてスイッチング装置（２．１；２．２）に対して直列に接続可能な負荷（Ｌ１；Ｌ２）への電流供給が制御され、かつ制御装置は回路ブロック（４）を有し、この回路ブロックの入力側はスイッチング装置（２．１；２．２）の開または閉の状態を検出するために用いられる並列に配置された信号線を介してスイッチング装置（２．１；２．２）と関連する負荷（Ｌ１；Ｌ２）間の電流路に配置された取り出し端子と接続され、またその出力側はマイクロプロセッサと電気的に接続されている制御装置において、
信号線は唯一の抵抗（３．１；３．２）を有し、
低電圧回路網の相（Ｐ）から回路ブロック（４）へ給電するための電圧供給回路（５）が設けられていて、スイッチング装置（２．１；２．２）の一つが開放している場合には電流は対応する入力に関連して設けられている回路ブロック（４）の保護ダイオード（Ｄ１Ｓ．１、Ｄ２Ｓ．１；Ｄ１Ｓ．２、Ｄ２Ｓ．２）を介して流れて、この入力（４．１；４．２）における電圧（Ｕ１；Ｕ２）は回路ブロック（４）の基準点（ＧＮＤ）に対して時間的に変化する波形となり、一方スイッチング装置（２．１；２．２）が閉じている場合には電圧波形（Ｕ１；Ｕ２）は一定となり、
マイクロプロセッサ（１）は所定の時点でスイッチング装置（２．１；２．２）の状態を検出する検査サイクルを実施し、その検査サイクルにおいて、マイクロプロセッサ（１）は所定の時点（ｔ１からｔｋ）で回路ブロック（４）の入力（４．１；４．２）の電圧（Ｕ１；Ｕ２）を所定の電圧レベルに従って２進数「０」または「１」として検出して、回路ブロック（４）のシリアル出力とシリアルデータ線（７）を介してマイクロプロセッサ自身に伝送させ、マイクロプロセッサ（１）はこの多重検査によって検出された２進数（Ｕ１,dig；Ｕ２,dig）からスイッチング装置（２．１；２．２）の状態を決定することを特徴とする、時間プログラムに従ってスイッチング装置を操作する制御装置。
【請求項２】
マイクロプロセッサ（１）は電圧供給回路（５）によって低電圧回路網の相（Ｐ）から給電され、抵抗（３．１；３．２）がマイクロプロセッサ（１）の入力と直接接続されることを特徴とする請求項１に記載の制御装置。
【請求項３】
回路ブロック（４）が一つあるいはカスケード接続された複数のシフトレジスタを有することを特徴とする請求項１に記載の制御装置。
【請求項４】
回路ブロック（４）とマイクロプロセッサ（１）が絶縁されていることを特徴とする請求項１または３に記載の制御装置。
【請求項５】
マイクロプロセッサ（１）は、制御装置によって制御される装置の連続運転時故障を検出するために所定の時点でスイッチング装置（２．１；２．２）の状態を検出する検査サイクルを実施することを特徴とする請求項１から４までのいずれか１項に記載の制御装置。
【請求項６】
マイクロプロセッサ（１）は検出された２進数（Ｕ１、dig、Ｕ２、dig）の加算に基づいてスイッチング装置（２．１；２．２）の状態を決定することを特徴とする請求項１から５までのいずれか１項に記載の制御装置。
【請求項７】
マイクロプロセッサ（１）は、時点ｔiで検出した２進数（Ｕ１,dig(ti)；Ｕ２,dig(ti)）が先行の時点ｔi−1で検出された対応する２進数（Ｕ１,dig(ti−1)；Ｕ２,dig(ti−1)）とは異なった場合、または時点ｔ１における最初の検出から時点ｔｉにおける最後の検出までの期間が回路網半波の期間より長くなった場合に、スイッチング装置（２．１；２．２）の状態を決定することを特徴とする請求項１から５までのいずれか１項に記載の制御装置。
【請求項８】
マイクロプロセッサ（１）がテストチップ（１２）と接続されており、このテストチップがシリアルデータ入力と複数のパラレル出力（１２．１から１２．８）を有し、テストチップ（１２）のパラレル出力（１２．１から１２．８）が回路ブロック（４）のパラレル入力（４．１から４．８）と接続されており、前記パラレル出力（１２．１から１２．８）が、導通状態または高オーム状態へ切り替え可能であることを特徴とする請求項１または３から７までのいずれか１項に記載の制御装置。
【請求項９】
テストチップ（１２）が１つあるいは複数のカスケード接続されたシフトレジスタから形成されることを特徴とする請求項８に記載の制御装置。
【請求項１０】
マイクロプロセッサ（１）は、入力カップリングエラーまたはハードウエアエラーを検出するために、２進の値からなるテストパターンをシリアル導線を介してテストチップ（１２）へ書き込み、テストチップ（１２）を導通状態にセットし、回路ブロック（４）の入力（４．１から４．８）に印加されている電圧レベル（Ｕ１からＵ８）を検出してマイクロプロセッサ自体に伝送させ、送り返されたテストパターンを送信したテストパターンと比較し、かつテストチップ（１２）を再びトライステート状態にセットすることによって、所定の時点でテストサイクルを実施することを特徴とする請求項８あるいは９に記載の制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、時間プログラムに従ってスイッチング装置を操作する制御装置、更に詳細には、時間プログラムに従って複数のスイッチング装置を操作するためにタイマ装置および制御論理装置としてマイクロプロセッサを有する制御装置に関する。
【０００２】
【従来の技術】
この種の装置は、例えばオイルおよびガス燃焼装置のバーナーおよび点火装置を制御しかつ監視するため、並びに燃料弁や換気フラップなどのアクチュエータのスイッチを監視するために使用されている。その場合、マイクロプロセッサが回路電圧を導く信号線を介して供給される情報を解析し、対応した制御命令を出力する。特にオイルバーナーおよびガスバーナーの作動時並びに運転時要求される安全性のために、例えば燃料弁など安全技術上問題となる負荷を切り替えるスイッチング装置をオフにできるかを頻繁に検査して、危険な状況が発生する前に、スイッチング装置の誤動作を検出するようにしている。
【０００３】
ＤＥ−ＰＳ３０４４０４７と優先日がそれより前のＤＥ−ＰＳ３０４１５２１Ｃ２からは請求項１の前文に記載のオイルバーナ用の制御装置が知られている。この制御装置においてはリレー接点およびセンサ接点のスイッチング状態に関する情報が増幅器によってマイクロプロセッサへ伝達される。リレー接点のスイッチング状態は回路電圧を導く信号線を介してそれぞれ増幅器へ供給され、増幅器の出力側はマイクロプロセッサの入力と接続されているので、マイクロプロセッサは増幅器の数に相当する数の入力を持たなければならない。信号線とマイクロプロセッサを電気的（直流的）に絶縁するために、絶縁素子、例えばオプトカプラまたはトランスフォーマが使用される。その場合に信号電圧毎に絶縁素子が設けられる。マイクロプロセッサは、複数の検査を実施して、負荷が接続されたシステムが実際に正しい方法で作動を開始するかの検査を行なうようにプログラムされている。そのためにマイクロプロセッサが信号を読み込んで、目標値と比較する。負荷の状態に誤りがある場合には、マイクロプロセッサはその負荷を遮断する。
【０００４】
さらにＤＥ−ＯＳ４１３７２０４から知られている装置においては交流スイッチを監視するために、回路電圧を導く信号線がオプトカプラを介して交流電圧検出器の検査ユニットと接続されている。その場合、信号線は、それぞれ抵抗とそれに直列に接続されたコンデンサとからなるローパスフィルタを介してオプトカプラに接続されている。信号線を介して交流スイッチのスイッチング状態が検査されて格納される。検査ユニットの後段に接続された処理ユニットにおいてスイッチング状態が目標状態（開または閉）と比較されて、それに基づいて設けられているすべての交流スイッチに共通な少なくとも一つの情報（故障あるいは故障なし）を含むスイッチ状態信号が形成される。スイッチ状態信号からは、どの交流スイッチが場合によってはオフにできないかを検出することはできないので、シンプルな診断表示は不可能である。
【０００５】
監視されるシステムをマイクロプロセッサから絶縁する絶縁素子としては、例えばオプトカプラが使用される。この種のオプトカプラの使用については専門文献から知られている（ＴＩ  Ｏｐｔｏ  Ｋｏｃｈｂｕｃｈ  １９７５年、ＩＳＢＮ３８８０７８０００５）。
【０００６】
オプトカプラにはもちろん、故障の少ないものでないこと、および他の電子素子に比べて故障率が高いという欠点があるので、安全技術上問題となる使用例においてはアクティブな運転状態においても信号に誤りがないかを検査しなければならない。さらにオプトカプラの数が増すにつれて電磁適合性、従って制御装置の信頼性が減少する。回路電圧を導く複数の信号線を有するシステムにおいては、信号線毎にオプトカプラあるいはトランスフォーマなどの高価な絶縁素子とマイクロプロセッサの入力ピンを設けなければならない場合には、大きなコストが発生する。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、負荷をオンオフ接続させるスイッチング装置の状態に関する低電圧信号の形の情報を簡単かつ確実な方法で検出して処理し、かつマイクロプロセッサへ伝達することのできるように構成された請求項１の前文に記載のマイクロプロセッサを有する制御装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明によれば、
時間プログラムに従って複数のスイッチング装置（２．１；２．２）を操作するためにタイマ装置および制御論理装置としてマイクロプロセッサ（１）を有する制御装置であって、スイッチング装置（２．１；２．２）により、相（Ｐ）とゼロ点（Ｇ）間の低電圧回路網においてスイッチング装置（２．１；２．２）に対して直列に接続可能な負荷（Ｌ１；Ｌ２）への電流供給が制御され、かつ制御装置は回路ブロック（４）を有し、この回路ブロックの入力側はスイッチング装置（２．１；２．２）の開または閉の状態を検出するために用いられる並列に配置された信号線を介してスイッチング装置（２．１；２．２）と関連する負荷（Ｌ１；Ｌ２）間の電流路に配置された取り出し端子と接続され、またその出力側はマイクロプロセッサと電気的に接続されている制御装置において、
信号線は唯一の抵抗（３．１；３．２）を有し、
低電圧回路網の相（Ｐ）から回路ブロック（４）へ給電するための電圧供給回路（５）が設けられていて、スイッチング装置（２．１；２．２）の一つが開放している場合には電流は対応する入力に関連して設けられている回路ブロック（４）の保護ダイオード（Ｄ１Ｓ．１、Ｄ２Ｓ．１；Ｄ１Ｓ．２、Ｄ２Ｓ．２）を介して流れて、この入力（４．１；４．２）における電圧（Ｕ１；Ｕ２）は回路ブロック（４）の基準点（ＧＮＤ）に対して時間的に変化する波形となり、一方スイッチング装置（２．１；２．２）が閉じている場合には電圧波形（Ｕ１；Ｕ２）は一定となり、
マイクロプロセッサ（１）は所定の時点でスイッチング装置（２．１；２．２）の状態を検出する検査サイクルを実施し、その検査サイクルにおいて、マイクロプロセッサ（１）は所定の時点（ｔ１からｔｋ）で回路ブロック（４）の入力（４．１；４．２）の電圧（Ｕ１；Ｕ２）を所定の電圧レベルに従って２進数「０」または「１」として検出して、回路ブロック（４）のシリアル出力とシリアルデータ線（７）を介してマイクロプロセッサ自身に伝送させ、マイクロプロセッサ（１）はこの多重検査によって検出された２進数（Ｕ１,dig；Ｕ２,dig）からスイッチング装置（２．１；２．２）の状態を決定する構成が採用されている。
【０００９】
【作用】
この課題の解決は次のような考えに基づいている。すなわち信号線上でアナログの低電圧信号の形で得られるスイッチング装置の状態に関する情報を回路ブロックにパラレルに供給し、回路ブロックの入力に印加される電圧を所定の時点で予め定められた電圧レベルに従って「０」または「１」の２進の値としてデジタル化して、この値をマイクロプロセッサにシリアルに伝達することである。回路ブロックとしては特にシフトレジスタ、または監視すべきスイッチング装置が多い場合にはカスケード接続された複数のシフトレジスタを有する装置が適している。
【００１０】
この考えを技術的に実施するには２つの問題がある。第１の問題は、過電圧の場合でも回路ブロックが破壊されることがないように、信号線をカップリング素子を介して回路ブロックと接続しなければならないことである。第２の問題は、低電圧信号が同じ形状かあるいは交番する形状かを判断することからスイッチング装置の状態に関する情報を得なければならないことである。第１の課題は、抵抗とコンデンサとダイオードからなり過電圧も過電流も回避させる抵抗回路網を介して信号線を回路ブロックに接続することによって解決される。本発明においては、コスト的に好ましい解決としてカップリング素子を唯一のオーム抵抗だけに減少させている。同期化装置を用いて、それぞれ交流電圧の振幅が論理的に「１」として、直流電圧の振幅が論理的に「０」として検出される時点でデジタル化を行うことができる。本発明においては回路電圧の１、２の半波の期間内で時間的に連続して検出された値の分析による多重検査として複数のデジタル化が行われるので、同期化は不要である。
【００１１】
スイッチング装置の状態を検出する上述の解決方法から、本発明により、構成素子を最少にした回路構成と課題の一部をソフトウエアで解決する駆動方法を組み合わせた解決法が採用されている。以下、本発明のこの種の実施例を図面を用いて詳細に説明する。
【００１２】
【実施例】
図１は、タイマ装置（タイミング装置）および制御論理装置としてマイクロプロセッサ１を有する制御装置を示すものである。制御装置はさらに２つのスイッチング装置２．１と２．２、２つの抵抗３．１と３．２、回路ブロック４並びに電圧供給回路５を有している。相Ｐとゼロ点Ｇ間に現れる回路電圧ＵPGに負荷Ｌ１を接続する第１のスイッチング装置２．１の出力が第１の抵抗３．１と接続され、一方回路電圧ＵPGを第２の負荷Ｌ２に給電する第２のスイッチング装置２．２の出力が第２の抵抗３．２の入力に接続されている。抵抗３．１と３．２の出力は、スイッチング装置２．１ないし２．２と負荷Ｌ１ないしＬ２間の取り出し端子に現れる低電圧信号を処理するために、回路ブロック４の並列に接続された入力４．１と４．２に接続されている。回路ブロック４は電圧供給回路５によって給電される。
【００１３】
さらに回路ブロック４は、２つの制御線６ａと６ｂ並びに入力４．１から４．２に得られる電圧レベルをマイクロプロセッサ１へ伝達するシリアルのデータ線７を介してマイクロプロセッサ１と接続されている。その場合、制御線６ａと６ｂおよびデータ線７にはそれぞれ結合素子８、９ないし１０が設けられている。制御装置はまた２つ以上の負荷、例えばｎ＝３２個の負荷を制御するように構成することもできる。
【００１４】
マイクロプロセッサ１は時間プログラムに従って次のようにプログラムされている。即ち、例えばガスバーナの投入段階の間にスイッチング装置２．１と２．２によって負荷Ｌ１とＬ２を所定の順序でオンオフし、例えば炎の形成など種々のプロセスを監視し、場合によっては装置全体を遮断し、それによってどんな時点においてもガスバーナが爆発の危険のある状況にはないようにプログラムされている。さらにマイクロプロセッサ１は連続運転時制御すべき装置の故障状態を識別する監視プログラムを実行する。スイッチング装置２．１または２．２の状態（開または閉）を検出するために、マイクロプロセッサ１は後述する検査サイクルを実施する。
【００１５】
検査サイクルの頻度は制御装置の使用目的と対応する法律的な規則または規格に合わせられる。すなわち規格ＥＮ２９８を満たす自動燃焼装置は故障をその発生後３秒の期間内に検出しなければならない。従って検査サイクルは代表的には２００ミリセカンド毎に行われる。このようにして、検査サイクルの間にいずれかのスイッチング装置２．１または２．２の状態が変化した場合でも、規定された３秒の間に確実に各スイッチング装置２．１および２．２の状態を検出することが可能になる。
【００１６】
電圧供給回路５はツェナーダイオードＺＤと抵抗Ｒを有し、これらは低電圧回路網の相Ｐとゼロ点Ｇ間に直列に接続されており、その場合にツェナーダイオードＺＤのカソードが相Ｐに接続されている。ツェナーダイオードＺＤに対して並列にコンデンサＣと他のダイオードＤが直列に接続されており、その場合、ダイオードＤのカソードがツェナーダイオードＺＤのアノードと接続されている。回路ブロック４の端子ＶｄｄはツェナーダイオードＺＤのカソードと、回路ブロック４の端子ＧＮＤはダイオードＤのアノードと接続されており、それによって端子ＧＮＤは電圧供給回路５のマイナス極と、端子Ｖｄｄはプラス極と接続されている。
【００１７】
回路ブロック４は、入力４．１ないし４．２と接続されているパラレル入力１１．１および１１．２を備えた回路部１１を有する。回路部１１は、入力１１．１と１１．２に得られる電圧レベルをデジタル化して、シリアルのデータ電流に変換しデータ線７を介してマイクロプロセッサ１へ伝達する機能をする。この理由から入力１１．１と１１．２はオーム抵抗が非常に大きく、代表的にはＧΩの領域の値を有する。回路部１１はシフトレジスタとして形成され、２つの制御入力だけを介して制御することができる。第１の制御線６ａによってシフトレジスタは、制御レベル「０」または「１」に従って駆動され、制御線６ｂを介して次のパルスが送られたときに入力１１．１および１１．２に現れる電圧レベルを値「０」または「１」としてデジタル化し、レジスタに読み込みないしはレジスタの内容を１つだけシリアル出力の方向へシフトするようにされるので、ｎ＝２パルスの後にすべてのパラレルに読み込まれた値がシリアルのデータ線７を介してマイクロプロセッサ１に伝達される。
【００１８】
回路ブロック４の各入力４．１および４．２は２つの保護ダイオードＤ１Ｓ．１とＤ２Ｓ．１ないしＤ１Ｓ．２とＤ２Ｓ．２を介して端子Ｖｄｄないしは端子ＧＮＤと接続されている。その場合、保護ダイオードＤ１Ｓ．１とＤ１Ｓ．２のカソードが端子Ｖｄｄと接続され、保護ダイオードＤ２Ｓ．１とＤ２Ｓ．２のアノードが端子ＧＮＤと接続されている。これら保護ダイオードは回路部１１の破壊を防止するために過電圧を逃すために用いられる。例えばＣＭＯＳのように集積回路の場合には通常、すべての入力が標準的に装備されているので、回路ブロック４全体として特に保護ダイオードを備えた市販のシフトレジスタが使用できる。
【００１９】
抵抗３．１と３．２はカップリング素子として使用され、その値は代表的には５ＭΩであるので、１１５Ｖまたは２３０Ｖの種々の低電圧回路網の場合にも、また例えば２４Ｖの小電圧回路網の場合にも制御装置を使用することができ、また回路電圧ＵPGに４千ボルトのピーク電圧が重畳された場合に保護ダイオードＤ１Ｓ．１、Ｄ１Ｓ．２、Ｄ２Ｓ．１およびＤ２Ｓ．２は破壊されることはない。
【００２０】
この制御装置は以下のように動作する。
【００２１】
図１に示すように、スイッチング装置２．１が開放している状態においては回路電圧ＵPGの正の半波の間、電流は相ＰからコンデンサＣ、端子ＧＮＤ、保護ダイオードＤ２Ｓ．１、入力４．１、抵抗３．１および負荷Ｌ１を介してゼロ点Ｇへ流れる。負の半波の間は電流はゼロ点Ｇから負荷Ｌ１、抵抗３．１、入力４．１、保護ダイオードＤ１Ｓ．１および端子Ｖｄｄを介して相Ｐへ流れる。回路ブロック４は電圧供給回路５によって給電され、端子ＶｄｄとＧＮＤ間の電圧差はコンデンサＣによって時間平均でツェナーダイオードＺＤのツェナー電圧にほぼ対応するようになる。電流が保護ダイオードＤ１Ｓ．１またはＤ２Ｓ．１を流れると、これらのダイオード間の電圧降下はその順方向電圧ＵDに対応する。従って端子ＧＮＤの電圧に関する入力４．１の電圧は、ゼロ通過近傍以外では回路電圧ＵPGの正の半波の間は約−ＵDとなり、負の半波の間はＶｄｄ−ＵDとなる。
【００２２】
図１に示すように、スイッチング装置２．２が閉じている状態においては、入力４．２は抵抗３．２を介して電圧供給回路５のプラス極Ｖｄｄと接続され、従って常に電位Ｖｄｄになっている。
【００２３】
上述の例において入力４．１の電圧カーブＵ１は交流形状であり、入力４．２の電圧カーブＵ２は同一形状である。スイッチング装置２．１と２．２の状態を決める検査サイクルにおいて、代表的には回路電圧ＵPGの一つ或は２つの半波の期間の間に電圧Ｕ１とＵ２の時間的な波形が検出され解析される。
【００２４】
図２には回路電圧ＵPG、入力４．１ないし４．２の電圧Ｕ１とＵ２の時間的な波形、マイクロプロセッサ１の検査クロックＵcl並びに例えば回路ブロック４の端子ＧＮＤとＶｄｄのレベルの中間にある所定の電圧レベルに従って「０」または「１」の数として２値でデジタル化された値Ｕ１,digおよびＵ２,digが図示されている。マイクロプロセッサ１の検査クロックＵclは、回路電圧ＵPGの周波数よりも、例えば１０倍大きく選択されている。検査サイクルの第１の部分においては、マイクロプロセッサ１は回路部１１を用いてｔ1、ｔ2からｔkまでのｋ個の所定の時点で電圧Ｕ１とＵ２を二進の数「０」または「１」として検出して伝達させる。その場合に期間ｔk−ｔ1は回路の半波１つよりも長くなっている。Ｕ１,dig（ｔ1）、Ｕ１,dig（ｔ2）…Ｕ１,dig（ｔk）の数値列Ｆ１は値「０」と「１」を有し、Ｕ２,dig（ｔ1）、Ｕ２,dig（ｔ2）…Ｕ２,dig（ｔk）の数値列Ｆ２は値「１」のみを有する。検査サイクルの第２部分においてはマイクロプロセッサ１は数値列Ｆ１とＦ２に対する解析を行ない、それに基づいてスイッチング装置２．１と２．２の状態を決定する。
【００２５】
検査クロックＵclが回路周波数より係数１０だけ大きい場合には、連続する１０の数値にわたって数値列Ｆ１とＦ２を単純に合計することによって数値列Ｆ１、従って開放しているスイッチング装置２．１に対しては平均で値「５」が得られ、数値列Ｆ２、従って閉じているスイッチング装置２．２に対しては値「１０」が得られ、それによって関連する数値列Ｆ１ないしＦ２の加算値からスイッチング装置２．１および２．２の状態を検出することができる。
【００２６】
検査の間の回路ノイズによって、数値列Ｆ１またはＦ２の１つまたは複数の値がノイズのない検査の場合とは異なる値を持ってしまう場合がある。回路電圧ＵPGのゼロ点通過の間に偶然検査が行われた場合にも誤った値になることがある。従って加算値として「０」と「１０」間の全ての数値が発生し得る。マイクロプロセッサ１は、値「９」と「１０」は閉の状態として、値「３」、「４」、「５」、「６」または「７」は開の状態として、そして値「０」または「１」は発生してはならない制御装置の故障として解釈するようにプログラムされている。値「２」または「８」が発生した場合にはマイクロプロセッサ１は検査を繰り返す。
【００２７】
マイクロプロセッサ１は、時点ｔ1での最初の検査と時点ｔkでの最後の検査の間の期間が回路網の半波の期間より幾分長くなるような時間的により短い検査サイクルを実施することも可能である。その場合には数値列Ｆ１の加算値はノイズがない場合には確率分布に従うが、値「１」も値「ｋ」もとることができない。というのは少なくとも時点ｔkにおける検査が時点ｔ1における検査とは異なる回路網半波に入るからである。数値列Ｆ２の加算値は値「ｋ」をとる。その場合にはマイクロプロセッサ１は値「ｋ」を閉の状態、「１」から「ｋ−１」の範囲の値を開の状態、そして値「０」は誤りと解釈する。２つの検査時点が異なる半波に入った場合には、数値列Ｆ１の加算値は値「１」、「２」、「ｋ−１」および「ｋ」をとることはない。数値列Ｆ１の加算値の確率分布は、異なる回路網半波に入る検査時点の数が増加するにつれて狭くなり、それによってノイズ発生の可能性は減少する。というのは数値列Ｆ１とＦ２に対する考えられる加算値はノイズが発生した場合でも異なっているからである。
【００２８】
最短の検査サイクルは、回路網半波より幾分長く続く検査サイクルであるが、この最短の検査サイクルは、時点ｔｉで検出された値Ｕ１,dig（ti）が先行する値Ｕ１,dig(tiー1）とは異なるかあるいは値Ｕ２,dig(ti)が先行する値Ｕ２,dig(tiー1)とは異なったときに、または時点ｔ１における最初の検査と時点ｔｉにおける最後の検査までの期間が半波の期間より長くなったときに、マイクロプロセッサ１がスイッチング装置２．１と２．２の状態を決定するときに得られる。その場合には、スイッチング装置２．１と２．２の状態は、最後に検出した２つの数値Ｕ１,dig(tiー1)とＵ１,dig(ti)ないしＵ２,dig(tiーi）とＵ２,dig(ti)が異なっているか、あるいは両方「１」であるかを調べることにより開ないし閉と決定される。しかしスピードを上げると、回路網におけるノイズを増加させてしまう。
【００２９】
上述の制御装置によって、制御すべき負荷Ｌ１からＬｍの数ｍとは無関係な数の入力を有するマイクロプロセッサ１を使用することが可能になるので、制御すべき負荷Ｌ１からＬｍの数ｍよりもずっと少ない数の入力を有するマイクロプロセッサ１を使用することができる。スイッチング装置２．１と２．２の状態に関する情報を得るためにすでに標準的に組み込まれている保護ダイオードＤ１Ｓ．１とＤ２Ｓ．１からＤ１Ｓ．２とＤ２Ｓ．２の集積回路を利用する場合には、テスト素子とそれに関連するテスト方法を拡張しなくても動的な信号を発生することによって安全度は高くなる。というのは安全技術上重要な意味を持つスイッチング装置２．１または２．２が開の状態において、論理値「０」と「１」が得られるからである。
【００３０】
提案の制御装置はさらに標準化された回路素子を使用することができるので、コスト的に好ましい構成となる、という特徴がある。回路素子の数は最少となり、それによって故障も減少し、信頼性が増大する。低電圧信号の形で得られる情報の処理は、完全にマイクロプロセッサ１によって行われ、その場合に処理にはマイクロプロセッサ１と制御装置の他の回路素子間の時間的な同期は必要とされない。このソフトウエアによる解決方法によって、物理的に得られる所定の情報を極めて容易に検出でき、またメモリに格納されている僅かのプログラムによってスイッチング装置の状態に関する所望の情報を決定することが可能となる。回路ブロック４はデータ解析あるいはデータ処理に例えばゼロ点検出器、積分器または平均値形成器などのようなタイプの手段を必要とすることはない。
【００３１】
回路ブロック４は好ましくは、大量生産で製造されるような保護ダイオードを有する例えばｎ＝８のパラレル入力を有するシフトレジスタで実現することができる。いずれかのスイッチング装置２．１または２．２の動作に誤りがあった場合には、簡単な表示が可能である。というのは各スイッチング装置２．１および２．２の状態に関する情報はマイクロプロセッサ１に存在し、例えばフォトダイオードまたはＬＣＤディスプレイなど簡単な手段で表示することができるからである。
【００３２】
マイクロプロセッサ１への給電は種々の方法で行うことができる。それは制御装置の使用目的に関係する。最も簡単な場合には、マイクロプロセッサ１も同様に電圧供給回路５によって給電され、回路ブロック４は導線６ａ、６ｂおおび７を介して結合素子８、９なしで直接マイクロプロセッサ１と接続される。このような場合には、対応した保護ダイオードを備えたマイクロプロセッサ１の入力の内いくつかを回路ブロック４として利用し、抵抗３．１と３．２をマイクロプロセッサ１の入力に直接接続すると経済的である。
【００３３】
例えばマイクロプロセッサ１に温度センサが接続されている理由などで、安全性の理由からマイクロプロセッサ１を回路電圧ＵPGから電気的に絶縁しなければならない制御装置においては、結合素子８、９はオプトカプラ等の絶縁素子として形成される。制御装置についての信頼性、電磁適合性およびコストに関する他の利点は、マイクロプロセッサ１がわずかな絶縁素子によって回路ブロック４から、従って回路電圧ＵPGからも分離可能であるので、絶縁素子の数も負荷Ｌ１からＬｍの数ｍよりずっと少なくできる点である。
【００３４】
図３は、シフトレジスタとして形成された回路ブロック４の入力カップリングエラーまたはハードウエアエラーを検出するためのテストチップ２１がさらに設けられているｎ＝８までのスイッチング装置２．１から２．８を制御する装置の実施例を示すものである。入力カップリングエラーは例えば、入力４．２で読み込まれた値が入力４．２の電圧レベルだけでなく例えば４．５など他の入力に印加される電圧レベルにも関係する場合に発生する。ハードウエアエラーは、読み込まれた入力の値が印加されている電圧レベルに関係なく常に論理値「０」が現れ（ゼロにスタック）または論理値「１」が現れる（１にスタック）場合を言う。
【００３５】
テストチップ１２は、シリアルのデータ入力、クロック入力並びにパラレル出力１２．１から１２．８の状態を制御する入力を有し、これらは導線１３、１４および１５を介してマイクロプロセッサ１と接続される。パラレル出力１２．１から１２．８は導線１６を介してシフトレジスタ４の入力４．１から４．８と接続されている。これらは、専門分野においてトライステート（ｔｒｉｓｔａｔｅ）として知られている高オームであって、導線１６の状態には影響を与えない状態に切り替えることが可能である（例えばティーチェ（Ｕ．Ｔｉｅｔｚｅ）とシェンク（Ｃｈ．Ｓｃｈｅｎｋ）の「半導体回路技術（Ｈａｌｂｌｅｉｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）」第５版、スプリンガー出版、ベルリン、ハイデルベルク、ニューヨークＩＳＢＮ３−５４０−０９８４８−８）。
【００３６】
テストチップ１２は好ましい一つ或は複数のカスケード接続のシフトレジスタによって形成され、シフトレジスタ４と同様に電圧供給回路５に接続される。シフトレジスタ４の入力４．１から４．８はさらに抵抗３．１から３．８の出力と接続され、その場合繁雑さを避けるために、スイッチング装置２．１と抵抗３．１のみが図示されている。
【００３７】
上述の装置は次のように動作する。
【００３８】
通常駆動においてはテストチップ１２の出力１２．１から１２．８はトライステート状態にあって、入力４．１から４．８の電圧Ｕ１からＵ８には影響を与えない。回路ブロック４によるデータ検出の信頼性を検査するためにマイクロプロセッサ１は所定の時点でテストサイクルを実施する。テストサイクルでは、マイクロプロセッサ１は８個の２進数「０」と「１」からなるテストパターンをシリアルのデータ線１３を介してテストチップ１２へ送信する。送信後この値は、マイクロプロセッサ１が制御線１５を介して出力１２．１から１２．８を導通状態にセットしたときに、出力１２．１から１２．８に現れるので、予め送信されているテストパターンに従って値ＶｄｄまたはＧＮＤを有する電圧レベルＵ１からＵ８がシフトレジスタ４の入力４．１から４．８に印加される。
【００３９】
マイクロプロセッサ１は今度はシフトレジスタ４にその入力４．１から４．８に印加されている電圧レベルＵ１からＵ８を２進の値として検出するように命令を発し、それをマイクロプロセッサに伝送させる。その後マイクロプロセッサは返送された２値の値を送信したテストパターンと比較する。マイクロプロセッサ１は、選択された複数のテストパターンをテストチップ１２へ送信し、シフトレジスタを介して再び読み込むようにプログラムされているので、入力カップリングエラーもハードウエアエラーも検出することができる。テストチップ１２のトライステート機能の損失による誤りを防止するためにテストサイクルはテストチップ１２のレジスタに値「０」が書き込まれた時点で終了する。このテストプロセスの実施に、スイッチング装置２．１から２．８が開放されているか閉じているかは、問題とならない。必要に応じて制御線１３、１４および１５に絶縁素子を設けることができる。
【００４０】
マイクロプロセッサ１は、スイッチング装置２．１から２．８の状態を検出するための各検査サイクルを実施する際にいくつかのテストパターンからなるテストサイクルを実施し、その場合にテストサイクル毎にテストパターンが異なるようにプログラムすることも可能である。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、時間プログラムに従ってスイッチング装置を操作する制御装置において、負荷をオンオフさせるスイッチング装置の状態に関する情報を簡単かつ確実な方法で検出して処理し、マイクロプロセッサへ伝達することができる。
【図面の簡単な説明】
【図１】制御装置の構成を示すブロック図である。
【図２】制御装置の動作を説明する線図である。
【図３】テストチップを有する制御装置の構成を示すブロック図である。
【符号の説明】
１  マイクロプロセッサ
２．１、２．２  スイッチング装置
３．１、３．２  抵抗
４  回路ブロック
５  電圧供給回路
Ｌ１、Ｌ２  負荷
【図１】
0003802093.tif 000002
【図２】
0003802093.tif 000003
【図３】
0003802093.tif 000004