(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に構成され、
第２導電型の第１領域と、第２導電型の第２領域と、絶縁層と、第１の配線と、第２の配線と、第３の配線と、第１のコンタクト領域と、第２のコンタクト領域と、第３のコンタクト領域と、第１の電源端子と、第２の電源端子と、電圧レベル判定回路と、有し、
前記第２導電型の第１領域と前記第２導電型の第２領域との間の前記第１導電型の半導体基板上に前記絶縁層が配置され、
その上に前記第１の配線が配置され、
前記第１のコンタクト領域は前記第２導電型の第１領域上に配置され、
前記第２のコンタクト領域は前記第２導電型の第２領域上に配置され、
前記第３のコンタクト領域は前記第１の配線上で、かつ前記第２導電型の第１領域と前記第２導電型の第２領域との間以外の位置に配置され、
前記第１導電型の半導体基板と前記第１の電源端子が接続され、
前記第２の配線と前記第１のコンタクト領域と前記第３のコンタクト領域とによって前記第２導電型の第１領域と前記第１の配線とが前記第２の電源端子に接続され、
前記第３の配線と前記第２のコンタクト領域とによって前記第２導電型の第２領域と前記電圧レベル判定回路の入力が接続され、
前記第１導電型がＰ型で、前記第２導電型がＮ型の場合には、前記第１の電源端子の電位より前記第２の電源端子の電位が高く設定され、逆に、前記第１導電型がＮ型で、前記第２導電型がＰ型の場合には、前記第２の電源端子の電位より前記第１の電源端子の電位が高く設定され、
前記電圧レベル判定回路の出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。
【請求項２】
第１導電型の半導体基板上に構成され、
第２導電型の第１領域と、第２導電型の第２領域と、絶縁層と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第１のコンタクト領域と、第２のコンタクト領域と、第３のコンタクト領域と、第４のコンタクト領域と、第１の抵抗と、第２の抵抗と、第１の電源端子と、第２の電源端子と、コンパレータと、を有し、
前記第２導電型の第１領域と前記第２導電型の第２領域との間の前記第１導電型の半導体基板上に前記絶縁層が配置され、その上に前記第１の配線と前記第２の配線が前記第１の領域から前記第２の領域へ向かう方向に所定間隔をおいて並んで配置され、
前記第１のコンタクト領域は前記第２導電型の第１領域上に配置され、
前記第２のコンタクト領域は前記第２導電型の第２領域上に配置され、
前記第３のコンタクト領域は前記第１の配線上で、かつ前記第２導電型の第１領域と前記第２導電型の第２領域との間以外の位置に配置され、
前記第４のコンタクト領域は前記第２の配線上で、かつ前記第２導電型の第１領域と前記第２導電型の第２領域との間以外の位置に配置され、
前記第１導電型の半導体基板と前記第１の電源端子が接続され、
前記第３の配線と前記第１のコンタクト領域と前記第３のコンタクト領域とによって前記第２導電型の第１領域と前記第１の配線とが第２の電源端子に接続され、
前記第４の配線と前記第２のコンタクト領域によって前記第２導電型の第２領域と前記コンパレータの＋入力端子とが接続され、
前記第５の配線と前記第４のコンタクト領域によって前記第２の配線と前記コンパレータの出力端子とが接続され、
前記第１の抵抗の一端は前記第１の電源端子に接続され、
前記第１の抵抗の他端と前記第２の抵抗の一端と前記コンパレータの−入力端子が接続され、
前記第２の抵抗の他端は前記第２の電源端子に接続され、
前記第１導電型がＰ型で、前記第２導電型がＮ型の場合には、前記第１の電源端子の電位より前記第２の電源端子の電位が高く設定され、逆に、前記第１導電型がＮ型で、前記第２導電型がＰ型の場合には、前記第２の電源端子の電位より前記第１の電源端子の電位が高く設定され、
前記コンパレータの出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。
【請求項３】
第１導電型の半導体基板上に構成され、
第２導電型の第１領域と、第２導電型の第２領域と、絶縁層と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第１のコンタクト領域と、第２のコンタクト領域と、第３のコンタクト領域と、第４のコンタクト領域と、第１の抵抗と、第２の抵抗と、インバータと、第１の電源端子と、第２の電源端子と、コンパレータと、を有し、
前記第２導電型の第１領域と前記第２導電型の第２領域との間の前記第１導電型の半導体基板上に前記絶縁層が配置され、その上に前記第１の配線と前記第２の配線が前記第１の領域から前記第２の領域へ向かう方向に所定間隔をおいて並んで配置され、
前記第１のコンタクト領域は前記第２導電型の第１領域上に配置され、
前記第２のコンタクト領域は前記第２導電型の第２領域上に配置され、
前記第３のコンタクト領域は前記第１の配線上で、かつ前記第２導電型の第１領域と前記第２導電型の第２領域との間以外の位置に配置され、
前記第４のコンタクト領域は前記第２の配線上で、かつ前記第２導電型の第１領域と前記第２導電型の第２領域との間以外の位置に配置され、
前記第１導電型の半導体基板と前記第１の電源端子が接続され、
前記第３の配線と前記第１のコンタクト領域と前記第３のコンタクト領域とによって前記第２導電型の第１領域と前記第１の配線とが前記第２の電源端子に接続され、
前記第４の配線と前記第２のコンタクト領域とによって前記第２導電型の第２領域と前記コンパレータの−入力端子とが接続され、
前記第５の配線と前記第４のコンタクト領域とによって前記第２の配線と前記インバータの出力端子とが接続され、
前記インバータの入力端子と前記コンパレータの出力端子が接続され、
前記第１の抵抗の一端は前記第１の電源端子に接続され、
前記第１の抵抗の他端と前記第２の抵抗の一端と前記コンパレータの＋入力端子が接続され、
前記第２の抵抗の他端は前記第２の電源端子に接続され、
前記第１導電型がＰ型で、前記第２導電型がＮ型の場合には、前記第１の電源端子の電位より前記第２の電源端子の電位が高く設定され、逆に、前記第１導電型がＮ型で、前記第２導電型がＰ型の場合には、前記第２の電源端子の電位より前記第１の電源端子の電位が高く設定され、
前記コンパレータの出力を温度検知出力とする、ように構成したことを特徴とする温度検知回路。
【請求項４】
第１導電型の半導体基板上に構成され、
第２導電型の第１領域と、第２導電型の第２領域と、絶縁層と、ｎ本の第１の配線と、第２の配線と、第３の配線と、第１のコンタクト領域と、第２のコンタクト領域と、ｎ個の第３のコンタクト領域と、第１の電源端子と、第２の電源端子と、第１の抵抗と、第２の抵抗と、コンパレータと、入力端子と（ｎ−１）個の制御出力端子と判定結果出力端子とを有する制御回路と、を備え、
前記第１領域と前記第２領域との間の前記半導体基板上に前記絶縁層が配置され、
その上に前記ｎ本の第１の配線が、前記第１領域から第２領域へ向かう方向に所定の間隔をおいて並んで配置され、
前記第１のコンタクト領域は前記第１領域上に配置され、
前記第２のコンタクト領域は前記第２領域上に配置され、
前記ｎ個の第３のコンタクト領域は前記ｎ本の第１の配線上で、かつ前記第１領域と前記第２領域との間以外の位置に、各第１の配線毎に１つずつ配置され、
前記半導体基板と前記第１の電源端子が接続され、
前記第２の配線と前記第１のコンタクト領域と前記第３のコンタクト領域とによって前記第１領域と前記第１の配線とが前記第２の電源端子に接続され、
前記第３の配線と前記第２のコンタクト領域とによって前記第２領域と前記コンパレータの第１の入力端子が接続され、
前記第１の抵抗の一端は前記第１の電源端子に接続され、
前記第１の抵抗の他端と前記第２の抵抗の一端と前記コンパレータの第２の入力端子とが接続され、
前記第２の抵抗の他端は前記第２の電源端子に接続され、
前記コンパレータの出力端子は前記制御回路の入力端子に接続され、
前記制御回路は、前記（ｎ−１）個の制御出力端子からの出力によって前記ｎ本の第１の配線のうちの（ｎ−１）本の電位を制御し、その電位レベルは前記第１の電源端子の電位もしくは前記第２の電源端子の電位とし、前記（ｎ−１）本の第１の配線の電位状態に応じて出力される前記コンパレータの出力に基づいて温度状態を判定し、その結果を前記判定結果出力端子から出力するものであり、
前記第１導電型がＰ型で、前記第２導電型がＮ型の場合には、前記第１の電源端子の電位より前記第２の電源端子の電位が高く設定され、逆に、前記第１導電型がＮ型で、前記第２導電型がＰ型の場合には、前記第２の電源端子の電位より前記第１の電源端子の電位が高く設定されるように構成したことを特徴とする温度検知回路。
【請求項５】
前記第２領域とその上に配置する前記第２のコンタクト領域とをそれぞれ複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したことを特徴とする請求項１乃至請求項４の何れかに記載の温度検知回路。
【請求項６】
前記第２導電型の第２領域において、前記第２導電型の第１領域と対向する位置以外の角部を丸形もしくは多角形としたことを特徴とする請求項１乃至請求項５の何れかに記載の温度検知回路。
【請求項７】
前記第２のコンタクト領域を前記第２導電型の第２領域のほぼ全体に配置したことを特徴とする請求項１乃至請求項５の何れかに記載の温度検知回路。
【請求項８】
前記第２導電型の第２領域において、その角部領域では他の部分よりも前記第２のコンタクト領域を減少させたことを特徴とする請求項７に記載の温度検知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に構成される温度検知回路に関する。
【０００２】
【従来の技術】
半導体基板上に構成される従来の温度検知回路としては、図７〜図１０に示すようなものがある。図７は従来の温度検知回路の断面構造の一部を示す断面図、図８は図７の回路を作製するためのマスクパターン図、図９は回路各部の電位の温度依存性を示す特性図、図１０は検知温度のバラツキを示す特性図である。
【０００３】
以下、図７〜図１０に基づいて従来例の構成および動作について説明する。
まず、図７を用いて構成を説明する。
図７に示す回路は、Ｐ型基板１に形成されたＮ+拡散領域２とＰ+拡散領域３と層間絶縁層４とポリＳｉ抵抗層５とＡｌ配線層６と、抵抗８、９およびコンパレータ１０から成る電圧レベル判定回路７と、で構成され、ポリＳｉ抵抗層５の一端はＶＤＤへ接続され、Ｐ型基板１はＰ+拡散領域３を介してＧＮＤへ接続される。
なお、電圧レベル判定回路７については図７中にデバイス構造としては図示しないが、Ｐ型基板１に構成できることはいうまでもない。また抵抗８、９は同じプロセスで作製されたものとする。
【０００４】
次に、図８を説明する。これは図７の主にＮ+拡散領域２とポリＳｉ抵抗層５の部分を作製するためのマスクパターンを表わした図である。
次に、図９を用いて動作を説明する。図９において、縦軸は回路各部の電位とし、横軸はこの回路を内蔵している半導体基板の温度とする。
【０００５】
まず、図７のＡ点の電位の振る舞いについて説明する。なお、以下の説明においてコンパレータ１０の入力インピーダンスは無限大として説明する。
図７の構成において、Ｎ+拡散領域２とＧＮＤであるＰ型基板１は逆バイアスすることにより接合分離されており、ここにはＮ+拡散領域２からＰ型基板１ヘリーク電流が流れる。つまりリークパスが存在する。リーク電流値は室温付近では非常に小さいが、半導体基板つまりＰ型基板１の温度が高くなってくると指数関数的に増大する。したがってＡ点の電位は半導体基板の温度が上昇するとＮ+拡散領域２からＰ型基板１へのリーク電流の増加によって降下する。なお、リーク電流値は接合分離面すなわちＮ+拡散領域２の面積に比例するので、Ａ点の電位が降下する温度はＮ+拡散領域２の面積とポリＳｉ抵抗層５の抵抗値によって設定できる。
【０００６】
次に、電圧レベル判定回路７内のＢ点の電位に注目してみる。ここではこの回路に供給されるＶＤＤは半導体基板温度に対しての依存性がないものとすると、Ｂ点の電圧は半導体基板温度に対しての依存性は持たず、その値は抵抗８、９によって決定される。
つまり半導体基板の温度が低い時にはＢ点の電位がＡ点の電位より低くなるように設定しておくと、或る温度でＡ点とＢ点の電圧が交差する点を作り出すことができる。
この点を検知温度Ｔｘとし、これをコンパレータで検知すれば半導体基板の温度がＴｘに達した場合を検知することができる。このときコンパレータの出力は“Ｌ”（低レベル）から“Ｈ”（高レベル）に変化する。
【０００７】
しかしながらこの従来例には以下に問題点が存在する。
まず、製造バラツキによって発生する検知温度バラツキが大きいという問題が或る。この製造バラツキで主なものはリークパスを形成している領域の不純物濃度のバラツキによって生ずるリーク電流のバラツキである。従ってＡ点と半導体基板の温度との関係にはリーク電流のバラツキに起因したバラツキが発生し、図１０に示すように実際の検知温度にはバラツキ△Ｔｘが発生する。またこのリーク電流のバラツキは一般的に大きいことが知られており、当然検知温度バラツキも大きいということになる。この点については後記実施の形態において概算結果を示す。
また、図８に示したマスクパターンでは、Ｎ+拡散領域２３とＡｌ配線パターン２０とのコンタクトを１個所しかとっておらず、製造バラツキによって生ずるＮ+拡散領域内の抵抗バラツキの影響が受けやすい形になっている。なお、２１はコンタクトパターン、２２はポリＳｉ抵抗パターンである。
【０００８】
【発明が解決しようとする課題】
ここで検知温度がバラツキを持つとなぜ問題かについて以下に説明する。
第１の問題点は、仮にこの検知温度バラツキの上限がパッケージおよびボンディングワイヤの限界温度より高い場合には、温度検知回路により半導体回路の温度が上昇したという出力を出す前にパッケージやボンディングワイヤの信頼性上の障害が発生し、ＩＣの機能が失われる可能性があることである。また温度検知回路を内蔵したＩＣでは温度検知回路の出力を用いて、本体回路の動作を停止もしくは制限することが一般的に行われる。仮に検知温度バラツキの下限が本体回路の動作温度範囲内であったとすると正常動作すべき温度にもかかわらず本体回路の動作が停止もしくは制限されるといった事態が発生する。つまり温度検知回路の検知温度はパッケージやボンディングワイヤの限界温度より低く、本体回路の動作温度範囲より高くなければならない。つまり検知温度のバラツキは極力押さえる必要がある。
【０００９】
第２の問題点は、図８に示したマスクパターンではＮ+拡散領域２３を長方形としているため、四隅に電界集中が起こり、リーク電流値の分布に片寄りが生じ、信頼性上好ましくない点である。
【００１０】
第３の問題点は、チップ面積が大きい点である。この回路において重要なことはＡ点の電位の降下する温度を通常、温度検知回路の検知温度として要求される温度域（１５０〜２００［℃］）に設定することである。ちなみに本従来例においてリーク電流値を決定するＮ+拡散領域を常識的な面積（５０［μｍ］×５０［μｍ］）で構成し、１７５［℃］で検知するために必要なポリＳｉ抵抗値を以下の条件にて、いわゆるＳＰＩＣＥシミュレータ（アナログ回路のシミュレーションを行う装置）で計算した。
【００１１】
計算条件
ＶＤＤ＝５［Ｖ］。
図９中のＡ点の特性とＢ点の特性との交点の電圧は２.５［Ｖ］に設計。
Ｎ+拡散領域のリーク電流はダイオードでモデル化。
リーク電流値は、リークパスを５０［μｍ］×５０［μｍ］のｐｎ接合とし、実測データを参考に１８０［℃］で０.６［μＡ］としてＳＰＩＣＥパラメータ（面積パラメータのみ、他はデフォルト）を合わせ込み。
計算結果
ポリＳｉ抵抗値→５.３［ＭΩ］
上記結果より、非常に大きなポリＳｉ抵抗値が必要なことがわかる。したがって図８に示したようなＮ+拡散領域上にポリＳｉ抵抗値を形成するマスクパターンとしても面積は大きくなる。
このように従来の温度検知回路にあっては、製造バラツキによって生じるリークパスのリーク電流のバラツキ等により、検知温度がばらつき、回路形成に必要な面積も大きいという問題点があった。
【００１２】
また、検知温度付近における温度検知出力を安定にするため、ヒステリシス回路を付加することが考えられるが、前記のごとき従来の温度検知回路にヒステリシス回路を付加すると、リークパスの影響によって、ヒステリシス回路のない場合よりも製造バラツキに起因する検知温度、復帰温度のバラツキが大きくなるという問題（詳細は後記図１１〜図１３で説明する）がある。
【００１３】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、第１の目的は、検知温度のバラツキを抑制し、信頼性を向上させ、かつ面積を減少させた温度検知回路を提供することであり、第２の目的は、ヒステリシス回路を付加した場合におけるリークパスの影響を抑制した温度検知回路を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項１に記載の発明においては、リークパスとなる第２導電型の第１領域（例えば後記図１におけるＮ+拡散領域３１に相当）の隣りに第１の配線（ポリＳｉゲート層３５に相当）と第２導電型の第２領域（Ｎ+拡散領域３２に相当）とを配置して、ＭＯＳトランジスタを形成し、しかもこのＭＯＳトランジスタのゲート領域（上記第１の配線）とドレイン領域（上記第１領域）を接続することにより、このＭＯＳトランジスタの動作領域を飽和領域にするように構成している。それにより、後記表２に示すように、考えられる製造バラツキ・パラメータの全てを考慮した場合でも従来例に比べて製造バラツキによる検知温度バラツキを小さくすることが出来る。また、上記ＭＯＳトランジスタを１個追加するだけであり、従来例の大きな抵抗面積に比べて温度検知回路の形成面積を小さくすることが出来る。
【００１５】
また、請求項２に記載の発明においては、ヒステリシス回路を付加することによって発生するリークパスを、リーク電流値がバラツキを持っても特性に影響が少ない部分に配置する回路構成としたものであり、これにより従来のヒステリシス回路を用いた温度検知回路に比べて、製造バラツキに起因する特性バラツキが少なく、しかもチップ面積を小さくすることが可能となる。
【００１６】
また、請求項３に記載の発明は、請求項２に記載の発明における温度検出出力パターンを逆にしたものであり、その他の作用、効果は請求項２と同様である。
【００１７】
なお、請求項２と請求項３における第１領域、第２領域、第１の配線および第２の配線は、例えば後記図４に示す実施の形態における次のものに相当する。すなわち、第１領域はＮ+拡散領域１８６に、第２領域はＮ+拡散領域１８７に、第１の配線はポリＳｉゲート１８５に、第２の配線はポリＳｉゲート１８４に、それぞれ相当し、ポリＳｉゲート１８４、１８５はＮ+拡散領域１８６からＮ+拡散領域１８７に向かう方向（あるいはその逆でも同じ）に所定間隔をおいて並んで配置されている。
【００１８】
また、請求項４に記載の発明は、ＭＯＳトランジスタを複数個並列に設け、それらのゲートに与える電位を制御することによって、複数の検知温度を設定し、複数のチップ温度状態を検知するように構成したものである。このように構成することにより、チップの温度状態に応じてＩＣチップの全体動作をより精密に制御することが可能となり、フェールセーフ機能を向上させることが出来る。
なお、上記の構成は、例えば後記第４の実施の形態に相当する。
【００１９】
また、請求項１〜請求項４において、第１導電型がＰ型で、第２導電型がＮ型の場合、すなわち、Ｐ型基板上にＮ型領域を作製し、これをリークパスとして用いるものにおいては、前記第１の電源端子の電位より前記第２の電源端子の電位を高く設定し、逆に、前記第１導電型がＮ型で、前記第２導電型がＰ型の場合、すなわち、Ｎ型基板上にＰ型領域を作製し、これをリークパスとして用いるものにおいては、前記第２の電源端子の電位より前記第１の電源端子の電位を高く設定する必要がある。
【００２０】
また、請求項５に記載の発明は、請求項１〜請求項４において、前記第２領域とその上に配置される前記第２のコンタクト領域とをそれぞれ複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したものである。このように構成することにより、ＩＣチップのどの部分で発熱が生じた場合でも、それを素早く検知することが可能になる。
なお、上記の構成は、例えば後記第５の実施の形態に相当する。
【００２１】
また、請求項６に記載の発明は、請求項１〜請求項５の発明において、第２導電型の第２領域（例えば後記図２のＮ+拡散領域５５に相当）の、前記第２導電型の第１領域（Ｎ+拡散領域５４に相当）と対向する位置以外の角部を、丸形もしくは多角形としたものである。これにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる。
【００２２】
また、請求項７に記載の発明は、請求項１〜請求項５の発明において、第２のコンタクト領域（例えば後記図２のコンタクトパターン５２に相当）を第２導電型の第２領域のほぼ全体に配置したものである。これにより、第２導電型の第２領域のほぼ全面において配線とのコンタクトをとることができるので、ＭＯＳトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑えることが可能となる。
【００２３】
また、請求項８に記載の発明は、第２導電型の第２領域において、その角部では他の部分よりも前記第２のコンタクト領域を減少させたものである。これにより、第２導電型の第２領域の角部の抵抗を上げ、請求項６と同様に電界集中を抑え、信頼性を向上させることが可能となる。
【００２４】
【発明の効果】
本発明においては、製造バラツキに起因する検知温度バラツキが少なく、信頼性が高く、しかも面積の小さい温度検知回路を実現できる、という効果が得られる。また、ヒステリシス回路を付加した場合でもリークパスの影響をなくして、製造バラツキに起因する検知温度ならびに復帰温度バラツキを少なくすることができる。更にヒステリシス回路を温度検知回路本体に僅かな構成要素を付加することで実現できるので、チップ面積を小型化できる。
【００２５】
また、ＭＯＳトランジスタを複数個並列に設け、複数のチップ温度状態を検知するように構成したものにおいては、チップの温度状態に応じてＩＣチップの全体動作をより精密に制御することが可能となり、フェールセーフ機能を向上させることが出来る。
【００２６】
また、第２領域を複数個設け、温度検知回路を設ける半導体チップの複数個所に分散して配置したものにおいては、ＩＣチップのどの部分で発熱が生じた場合でも、それを素早く検知することが可能になる、等の多くの効果が得られる。
【００２７】
【発明の実施の形態】
図１は、本発明の温度検知回路の第１の実施の形態を示す断面構造図である。まず構成を説明する。図１の回路は、Ｐ型基板３０に構成されたＮ+拡散領域３１、３２とＰ+拡散領域３３と層間絶縁層３４とポリＳｉゲート層３５とＡｌ配線層３６と、抵抗３８、３９およびコンパレータ４０から成る電圧レベル判定回路３７と、で構成され、ポリＳｉゲート層３５とＮ+拡散領域３１はＶＤＤへ接続され、Ｐ型基板３０はＰ+拡散領域３３を介してＧＮＤへ接続される。
なお、電圧レベル判定回路３７については図１中にデバイス構造としては図示しないが、Ｐ型基板３０に構成できることはいうまでもない。また抵抗３８、３９は同じプロセスで作製されたものとする。
【００２８】
前記従来例に比べての構成上の違いは、リークパスとなるＮ+拡散領域３２の隣りにポリＳｉゲート層３５とＮ+拡散領域３１とを配置して、ＭＯＳトランジスタを形成し、しかもこのＭＯＳトランジスタのゲート領域（ポリＳｉゲート層３５）とドレイン領域（Ｎ+拡散領域３１）を接続することにより、このＭＯＳトランジスタの動作領域を飽和領域にしている点と、図１の主にＮ+拡散領域３１、３２とポリＳｉゲート層５の部分について図２に示すようなマスクパターンとしている点にある。
【００２９】
次に作用を説明する。なお以下の説明においてコンパレータ４０の入力インピーダンスは無限大として説明する。
まず第１の実施の形態における動作イメージを説明する。Ｎ+拡散領域３１とポリＳｉゲート層３５にＶＤＤが印加されることにより、ポリＳｉゲート層３５直下のＰ型基板３０に反転層が発生し、これを介してＡ点に電位が供給される。そして温度が上昇し、Ｎ+拡散領域３２のリーク電流が増えてくるとＡ点の電位は降下する。つまりＡ点の温度依存性は従来例と同じような形となる。
ここで従来例並びに第１の実施の形態におけるＡ点のリーク電流の影響度について数式を立ててみる。以下Ａ点の電位をＶｘとし、リークパスの電流値をＩLとする。
【００３０】
従来例
（ＶＤＤ−Ｖｘ）／Ｒ＝ＩL        …（数１）
ただし、Ｒ：ポリＳｉ抵抗層の抵抗値
∴  Ｖｘ＝ＶＤＤ−ＩL・Ｒ        …（数２）
ａ項
第１の実施の形態
第１の実施の形態ではＭＯＳトランジスタはゲートとドレインを接続しているため、飽和領域で動作する。
【００３１】
まず、飽和領域動作のドレイン電流ＩDの基本式を下記（数３）式に示す。
ＩD＝〔（β0・Ｗ）／２Ｌ〕（Ｖgs‐Ｖth）2      …（数３）
上記（数３）式を第１の実施の形態に当てはめて立てた数式を下記（数４）式に示す。
ＩL＝〔（β0・Ｗ）／２Ｌ〕（ＶＤＤ−Ｖｘ−Ｖth−ΔＶth）2  …（数４）
ただし、
Ｖds：ＭＯＳトランジスタのドレイン・ソ−ス間電圧
Ｖgs：ＭＯＳトランジスタのゲート・ソ−ス間電圧
Ｗ：ＭＯＳトランジスタのゲート幅
Ｌ：ＭＯＳトランジスタのゲート長
β0：ＭＯＳトランジスタのゲートの構造で決まる定数
Ｖth：ＭＯＳトランジスタのしきい値
△Ｖth：ＭＯＳトランジスタのバックゲートバイアスによるしきい値の変化分
次に、（数４）式を変形した数式を下記（数５）式に示す。
【００３２】
【数５】
0003752796.tif 000002
【００３３】
（数２）式、（数５）式より、リーク電流がばらついた場合に影響を受ける項が明らかになる。従来例ではａ項であり、第１の実施の形態ではｂ項である。
【００３４】
ここで従来例および第１の実施の形態において、同じリークパス面積で、同じ検知温度になるように設計した場合におけるａ項、ｂ項の概算結果を下記表１に表わす。
【００３５】
【表１】
0003752796.tif 000003
【００３６】
だだし、計算条件は下記のとおりである。
検知温度＝１７５［℃］。
ＶＤＤ＝５［Ｖ］。
Ａ点の特性とＢ点の特性との交点における電位＝２.５［Ｖ］。
リークパスは５０［μｍ］×５０［μｍ］のｐｎ接合とし、実測データを参考にして１８０［℃］で０.６［μＡ］としてＳＰＩＣＥパラメータ（面積パラメータのみ、他はデフォルト）を合わせ込み、これを用いてＳＰＩＣＥにて備考の回路定数を決定した。
なお、回路定数は、従来例ではＲ、第１の実施の形態ではＷ、Ｌである。
【００３７】
表１の結果より、従来例に比べて第１の実施の形態の方がリーク電流ＩLに対するＡ点の変動が少ないのは明らかである。ただし、第１の実施の形態では従来例に比較して製造バラツキのパラメータ数が増加している。したがって上記の結果のみでは検証が不十分である。そこで考えられる製造バラツキのパラメータの全てについて、それぞれ検知温度バラツキをＳＰＩＣＥで計算し、トータルの検知温度バラツキ幅を各パラメータの２乗の和の平方根として、従来例および第１の実施の形態について計算した結果を表２に示す。
【００３８】
【表２】
0003752796.tif 000004
【００３９】
ただし、計算条件は下記のとおりである。
ＶＤＤ＝５［Ｖ］。
図９中のＡ点の特性とＢ点の特性との交点における電位は２.５［Ｖ］。
リーク電流値ＩLのｔｙｐ値（中心値）は従来例および第１の実施の形態とも同じ。
Ｎ+拡散領域のリーク電流ＩLはダイオードでモデル化し、かつ、５０［μｍ］×５０［μｍ］のｐｎ接合実測データを参考に１８０［℃］で０.６［μＡ］としてＳＰＩＣＥパラメータ（面積パラメータのみ、他はデフォルト）を合わせ込んだ。
また、従来例のポリＳｉ抵抗値＝５.３［ＭΩ］、第１の実施の形態のＭＯＳトランジスタのＷ／Ｌ＝５／３０［μｍ］とし、ＭＯＳトランジスタのＳＰＩＣＥパラメータは５μｍ−ＣＭＯＳ並のパラメータを用いて計算した。
【００４０】
なお、表２中の△印の項目は、Ａ点とＢ点の交点付近での温度依存性（−１６１［ｍＶ／℃」：ＳＰＩＣＥで計算）より計算し、▲印の項目は、Ａ点の特性とＢ点の特性との交点付近での温度依存性（−５３［ｍＶ／℃］：ＳＰＩＣＥで計算）より計算した。
【００４１】
表２の結果より、考えられる製造バラツキ・パラメータの全てを考慮したとしても、従来例に比べて第１の実施の形態の方が製造バラツキによる検知温度バラツキが少ないのは明らかである。
【００４２】
更に、第１の実施の形態では図２で示したパターンとしている。このパターンの特徴は下記のとおりである。
まず、第１の点は、Ｎ+拡散領域パターン５５（図１のＮ+拡散領域３２に相当）のほぼ全面においてＡｌ配線パターン５１とのコンタクトをとっていることである。これによりＭＯＳトランジスタのゲート領域とＡｌ配線パターン５１との間の抵抗を低減させて、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑えることが可能となる。
【００４３】
第２の点は、従来例がリークパスとなるＮ+拡散領域パターンを長方形としているのに対し、第１の実施の形態ではＮ+拡散領域パターン５５の角部を丸くしていることである（図２のａ部参照）。ただし、Ｎ+拡散領域パターン５４（図１のＮ+拡散領域３１に相当）と対向する部分、すなわちＮ+拡散領域パターン５５の左下端部の角部は除く。これにより角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることが可能となる。
【００４４】
第３の点は、Ｎ+拡散領域パターン５５の角部におけるコンタクトパターン５２（図１のＡｌ配線層３６のコンタクト部分に相当）を図２のｂ部に示すように、他の部分よりも少なく（角部でコンタクト部の数を少なく）配置している点である。これによりＮ+拡散領域パターン５５の角部の抵抗を上げ、上記第１の点と同様に電界集中を抑え、信頼性を向上させることが可能となる。なお、図２において、５０はＡｌ配線パターン、５３はポリＳｉゲートパターンである。
【００４５】
また、従来例と第１の実施の形態の検知温度バラツキの比較で示したように、リークパスであるＮ+拡散領域の面積および検知温度が同じ場合には、従来例では５.３［ＭΩ］の抵抗が必要であったので抵抗の面積が大きくなるのに対し、第１の実施の形態ではＷ／Ｌ＝５／３０［μｍ］のＭＯＳトランジスタ部があればよく、第１の実施の形態の方がトータル面積が小さいのは明白である。
【００４６】
次に、第２の実施の形態について説明する。これは前記第１の実施の形態に、検知温度付近での温度検知出力を安定にするためのヒステリシス回路を付加した場合の実施の形態である。
まず、第１の実施の形態に従来のヒステリシス回路を付加した場合について説明する。
図１１は、第１の実施の形態に従来のヒステリシス回路を付加した温度検知回路の断面構造図であり、図１２はその回路図、図１３は回路各部の電位の温度依存性を示す特性図である。以下、図１１〜図１３に基づいて、第１の実施の形態に従来のヒステリシス回路を付加した温度検知回路の構成および動作について説明する。
【００４７】
まず、図１１を用いて断面構造を説明する。この回路は、Ｐ型基板１００に構成されたＮ+拡散領域１０１〜１０５とＰ+拡散領域１０６と層間絶縁層１０７とポリＳｉゲート１０８〜１１０とＡｌ配線１１１〜１１６と抵抗１１７〜１１９とコンパレータ１２０とインバータ１２１から構成され、ポリＳｉゲート１０８とＮ+拡散領域１０１はＶＤＤへ接続され、Ｐ型基板１００はＰ+拡散領域１０６を介してＧＮＤヘ接続される。なお、コンパレータ１２０とインバータ１２１と抵抗１１７〜１１９については、図１１中にデバイス溝造としては図示しないが、Ｐ型基板１００上に構成できることはいうまでもない。また抵抗１１７〜１１９は同じプロセスで作製されたものとする。
【００４８】
なお、この断面構造からＮ+拡散領域１０１〜１０５とＰ型基板１００の間にはリークパスが存在することが分かる。この断面構造を回路図に直したのが、図１２である。図１２において、１３０、１３６、１３７はＭＯＳトランジスタ、１３１、１３２、１４０〜１４２はリークパス、１３３〜１３５は抵抗、１３８はインバータ、１３９はコンパレータである。
【００４９】
次に、図１３に示す電位特性図を用いて動作を説明する。図１３において、縦軸は電圧とし、横軸はこの回路を内蔵している半導体基板の温度とする。ここではとりあえずヒステリシス回路のリークパス１４０〜１４２の影響は無しとして説明する。なお、以下の説明においてコンパレータ１３９の入力インピーダンスは無限大、入力オフセットはゼロとして説明する。
【００５０】
まず、図１２のＡ点の電位の振る舞いについて説明する。半導体基板の温度が低い時はＭＯＳトランジスタ１３０のゲートとドレインにＶＤＤが印加されることにより、ＭＯＳトランジスタ１３０はオンし、ＭＯＳトランジスタ１３０のソースであるＡ点に電位が供給される。そして温度が上昇し、リークパス１０２のリーク電流が増えてくるとＡ点の電位は降下する。つまりＡ点の電位の温度依存性は第１の実施の形態と同じである。
【００５１】
次にＢ１、Ｂ２点の電位の振る舞いについて説明する。ここでこの回路に供給されるＶＤＤは半導体基板温度に対しての依存性はないものとすると、Ｂ１、Ｂ２点の電位は半導体基板温度に対して依存性は無く、その値は抵抗１３３〜１３５によって決定される。半導体基板温度が低い場合（検知温度Ｔｘに達する前）には、温度検知出力であるコンパレータの出力には“Ｌ”が出力され、ＭＯＳトランジスタ１３６はオフ、ＭＯＳトランジスタ１３７はオンとなり、コンパレータ１３９の−端子には図１２中のＢ１の電位が入力される。
【００５２】
半導体基板の温度が上昇し、図１２中のＡの電位とＢ１の電位が交差したところでコンパレータの出力は“Ｌ”から“Ｈ”ヘ変化し、あらかじめ設定された検知温度Ｔｘに達したことがわかる。このときコンパレータの出力をうけてＭＯＳトランジスタ１３６はオン、ＭＯＳトランジスタ１３７はオフとなり、コンパレータ１３９の−端子にはＢ２の電位が入力される。従って半導体基板の温度が下降してコンパレータの出力が変化する点は復帰温度Ｔｙの点になり、温度検知出力にヒステリシスがついたことになる。
【００５３】
次に、リークパス１４０〜１４２の影響について説明する。前述したようにリークパスのリーク電流値には製造バラツキに起因するバラツキが存在する。図１２中のＡ点の電位については第１の実施の形態で説明したように、製造バラツキに起因するリーク電流値バラツキの影響は少ない。しかしながら本例では図１２中のＢ１、Ｂ２の電位がリークパス１４０〜１４２の影響を受けるため、第１の実施の形態に比べて製造バラツキに起因する検知温度Ｔｘ、復帰温度Ｔｙのバラツキが大きくなる。
【００５４】
すなわち、第１の実施の形態のように、本来、製造バラツキに起因する特性バラツキが少なかった回路に、ヒステリシス回路を付加した結果、新たな特性バラツキ発生要因を増やすという結果になってしまう。このように第１の実施の形態に、単に従来のヒステリシス回路を付加したのでは、良好な結果が得られない。第２の実施の形態においては、上記のごとき欠点が生じないようにしたものである。
【００５５】
以下、第２の実施の形態を図面に基づいて説明する。図３〜図５は、第２の実施の形態を示す図であり、図３は回路図、図４はマスクパターン図、図５は電位の温度依存性を示す特性図である。
まず、回路構成を図３を用いて説明する。第２の実施の形態はＭＯＳトランジスタ１６０、１６１と、ＭＯＳトランジスタ１６０、１６１を構成することによって生成されるリークパス１６２、１６３と、抵抗１６４、１６５と、コンパレータ１６６で構成される。なお、第２の実施の形態の断面構造は前記第１の実施の形態とほぼ同じで、第１の実施の形態がＭＯＳトランジスタ１個で構成していたのに対し、本実施の形態ではＭＯＳトランジスタ２個で構成している点が異なる。また、図４に示すマスクパターンにおいて、１８０〜１８２はＡｌ配線パターン、１８３はコンタクトパターン、１８４、１８５はポリＳｉゲートパターン、１８６、１８７はＮ+拡散領域パターンである。このマスクパターンの作用、効果は前記図２と同様である。なお、ポリＳｉゲート１８４、１８５はＮ+拡散領域１８６からＮ+拡散領域１８７に向かう方向（あるいはその逆でも同じ）に所定間隔をおいて並んで配置されている。
【００５６】
次に、動作を図５に示した回路各部の電位の温度依存性を用いて説明する。
まず、Ｂ点の振る舞いについて説明する。ここではこの回路に供給されるＶＤＤは半導体基板温度に対しての依存性はないものとすると、Ｂ点の電位は半導体基板温度に対して依存性は無く、その値は抵抗１６４、１６５によって決定される。
【００５７】
次に、Ａ点の振る舞いを説明する。まず初期状態（半導体基板の温度が低い状態）としてコンパレータ１６６の出力は“Ｈ”とすると、ＭＯＳトランジスタ１６１はオンする。ここから半導体基板の温度が上昇したときの振る舞いは第１の実施の形態とまったく同じである。半導体基板の温度が上昇すると、Ａ点の電位は降下し、図５中のＡ点の電位とＢ点の電位が交差したところでコンパレータの出力は“Ｈ”から“Ｌ”ヘ変化し、あらかじめ設定された検知温度Ｔｘに達したことがわかる。このときコンパレータの出力をうけてＭＯＳトランジスタ１６１はオフとなり、ＭＯＳトランジスタ１６０、１６１両端の合成抵抗は増大する。
なお、図３の破線で囲んだ部分ａ部は図５中のｂ部のように表わすことができる。ＭＯＳトランジスタ１６０、１６１は破線で囲んだ部分ｂ部内のＲに置き換えられ、またリークパス１６３は両端にかかる電圧にかかわらずそのリーク電流値がほぼ一定のため、定電流源として置き換えられる（ただし絶対値は温度依存性を持つ）。リークパスのリーク電流値の温度依存性ならびに絶対値を或る一定値とすると（同じとなるようＭＯＳトランジスタ１６０、１６１のソ−スを共通とする）、ＭＯＳトランジスタ１６１がオフすることによってＲが増大し、Ａ点の電位はＭＯＳトランジスタ１６１がオンのときに比べて低くなる。つまりＡ点の電位の温度依存性は図５中の破線で示す特性のようになる。従って半導体基板の温度が下降してコンパレータの出力が変化する点は復帰温度Ｔｙの点になり、温度検知出力にヒステリシスがついたことになる。
【００５８】
また、前述したようにＡ点の電位の製造バラツキに起因するバラツキは少なく、さらにＢ点にはリークパスは存在しない。よってヒステリシス回路を付加しても前述した例にくらべ、製造バラツキに起因する検知温度Ｔｘならびに復帰温度Ｔｙバラツキの少なくすることが可能となる。更にこのヒステリシス回路は第１の実施の形態にＭＯＳトランジスタを１個付加することで実現できるので、前述した例に比べてチップ面積を小型化できる。
【００５９】
次に、第３の実施の形態について説明する。図６は第３の実施の形態の回路図である。図６において、１９０、１９１はＭＯＳトランジスタ、１９２、１９３はリークパス、１９４、１９５は抵抗、１９６はコンパレータ、１９７はインバータである。
第３の実施の形態と前記第２の実施の形態との違いは、温度検知出力パターンが逆という点である。つまり半導体基板の温度が検知温度に達するとコンパレータの出力（温度検知出力）は“Ｌ”から“Ｈ’ヘ変化するものである。その他の作用、効果は第２の実施の形態と同様である。
【００６０】
また、第１〜第３の実施の形態では、Ｐ型基板上にＮ型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるＮ型基板上にＰ型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できることはいうまでもない。
【００６１】
次に、第４の実施の形態について説明する。
これまで説明した第１〜第３の実施の形態においては、半導体基板の温度（以下チップ温度とする）が或る１つの設定温度（以下検知温度とする）より高いか低いか、つまり２つのチップ温度状態のみを判定していたのに対し、この実施の形態においては複数の検知温度を設定し、複数のチップ温度状態を判定するものである。
【００６２】
ここでまず複数のチップ温度状態を把握することの有効性について述べる。
以下、３つ検知温度を設定し、４つのチップ温度状態（モード）を判定する温度検知回路を例として説明する。検知温度が３つあるとし、それぞれの検知温度より高いか低いかを判定すれば、図１４に示すように４つのチップ温度状態が規定できる。すなわち、検知温度１未満を温度状態１、検知温度１以上で検知温度２未満を温度状態２、検知温度２以上で検知温度３未満を温度状態３、検知温度３以上を温度状態４とする。
【００６３】
また、例えば４つのチップ温度状態におけるＩＣチップ全体動作を予め規定しておけば、チップ温度状態に応じて以下のように１Ｃチップ全体の動作を最適制御することが可能となる。
１．温度状態１＝通常モード  →  通常動作。
２．温度状態２＝警告モード  →  チップ温度がやや上昇しているため警戒する。また高温対応モードヘの移行を準備する。
３．温度状態３＝高温対応モード  →  チップ温度が上昇したため、例えばチップの動作スピードを下げてチップ温度を低下させる。
４．温度状態４＝緊急停止モード  →  チップ温度が異常上昇したため、主機能能を停止。
上記のようにチップ温度状態を複数把握することができれば、チップ温度状態に応じてＩＣチップの全体動作をコントロールすることが可能となり、ＩＣチップのフェールセーフ機能の向上等につながる。
【００６４】
図１５は、第４の実施の形態による温度検知回路の回路図、図１６は、第４の実施の形態による温度検知回路を作成するためのマスクパターンの平面図、図１７は、第４の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図である。
【００６５】
以下、図１５〜図１７に基づいて構成および動作について説明する。
まず、回路構成を図１５を用いて説明する。本実施の形態はＭＯＳ−Ｔｒ２００、２０１、２０２と、それらのＭＯＳ−Ｔｒを構成することによって生成されるリークパス２０３、２０４と、抵抗２０５、２０６と、コンパレータ２０７と、温度センス制御回路２０８で構成される。また、破線で囲んだ部分２０９はＭＯＳ部である。なお、図１５のＭＯＳ部の断面構造は前記第１〜第３の実施の形態とほぼ同じであり、本実施の形態ではＭＯＳ−Ｔｒを３つ構成している点が異なっている。
【００６６】
また、ＭＯＳ部を作製するためのマスクパターンの一例を図１６に示す。図１６において、３００〜３０３はＡｌ配線パターン、３０４はコンタクトパターン、３０５〜３０７はポリＳｉゲートパターン、３０８はＮ+拡散領域パターンである。また、Ｔｒ１、Ｔｒ２、Ｔｒ３はそれぞれ図１５のＭＯＳ−Ｔｒ２００、２０１、２０２に相当する。
【００６７】
次に、回路の全体動作を図１５に示す回路図と図１７に示す回路各部の電位の温度依存性を用いて説明する。
まず、温度センス制御回路２０８は、温度センス開始信号端子ＳＴＡＲＴに開始信号が入力されると、あらかじめ設定された複数の動作シーケンスにそって制御出力端子Ｇ１、Ｇ２から制御信号を出力し、その複数の動作シーケンスにおいて設定された検知温度とチップ温度の比較結果であるコンパレータ２０７の出力を入力端子ＣＩＮから入力し、それらの結果を判定結果出力端子ＯＵＴから例えば２［ｂｉｔ］の温度検知出力として送出するものである。また、制御出力端子Ｇ１、Ｇ２の出力電位レベルはＶＤＤもしくはＧＮＤとし、以下ＶＤＤレベルを“Ｈ”、ＧＮＤレベルを“Ｌ”とする。また、上記の動作シーケンスで制御するＭＯＳ−Ｔｒは基本となる２００を除いた２０１と２０２の２個であり、一般的にはＭＯＳ−Ｔｒの数をｎとした場合、制御出力端子の数は、（ｎ−１）個である。この実施の形態ではｎ＝３で、制御出力端子の数はＧ１、Ｇ２の２個の場合を示している。
【００６８】
次に、図１５中のＡ点の振る舞いを説明する。まず制御出力端子Ｇ１、Ｇ２両方を“Ｈ”にすると、ＭＯＳ−Ｔｒ２０１、２０２の両方がオンとなる。チップ温度が上昇したときのＡ点の振る舞いは前記第１〜第３の実施の形態とほぼ同じで、チップ温度が低いときはＶＤＤからＭＯＳ−Ｔｒを介してＡ点に電位が供給される。そして温度が上昇してリークパス２０４のリーク電流ＩL2が増えてくると、Ａ点の電位は降下する（図１７中のＡ１の特性）。
【００６９】
次に、制御出力端子Ｇ１を“Ｌ”、制御出力端子Ｇ２を“Ｈ”にすると、ＭＯＳ−Ｔｒ２０１はオフ、ＭＯＳ−Ｔｒ２０２はオンとなる。するとＭＯＳ−Ｔｒ２００、２０１、２０２両端の合成抵抗は増大する。Ａ点の電位を決定するリークパス２０４のリーク電流値ＩL2はリークパス両端にかかる電圧にかかわらず値がほぼ一定のため（ただし絶対値は温度依存性を持つ）、第２の実施の形態と同様にＡ点の特性は図１７中のＡ２の特性となる。
【００７０】
次に、制御出力端子Ｇ１、Ｇ２の両方を“Ｌ”にすると、ＭＯＳ−Ｔｒ２０１、２０２は両方オフとなり、ＭＯＳ−Ｔｒ２００、２０１、２０２両端の合成抵抗はさらに増大するため、図１７中のＡ３の特性となる。このようにＡ点の温度依存性はＭＯＳ−Ｔｒ２０１、２０２をオンオフすることにより変化させることが可能である。
【００７１】
次に、Ｂ点の振る舞いについて説明する。ここではこの回路に供給されるＶＤＤはチップ温度に対しての依存性はないものとするとＢ点の電圧はチップ温度に対して依存性は無く、その値は抵抗２０５、２０６によって決定される。
【００７２】
次に、回路全体の動作を説明する。例えば、この回路を内蔵しているＩＣチップのチップ温度Ｔｘを図１７中の矢印↑で示す値（検知温度１と２との間の値）とし、Ｂ点の電圧は図１７中に示してあるレベルとする。そして、この温度検知回路を内蔵しているＩＣチップの全体の制御装置（例えばＣＰＵ等）から温度センス制御回路２０８の温度センス開始信号端子ＳＴＡＲＴに温度センス開始信号が入力されると、以下の３つの動作が実行される。
【００７３】
（動作シーケンス１）
Ｇ１端子“Ｈ”、Ｇ２端子“Ｈ”が出力される。このときＡ点の電位の温度依存性は特性Ａ１であり、Ａ点の電位はａ１となる。したがってコンパレータ２０７の出力“Ｌ”となる。
【００７４】
（動作シーケンス２）
Ｇ１端子“Ｌ”、Ｇ２端子“Ｈ”が出力される。このときＡ点の電位の温度依存性は特性Ａ２であり、Ａ点の電位はａ２となる。したがってコンパレータ２０７の出力“Ｌ”となる。
【００７５】
（動作シーケンス３）
Ｇ１端子“Ｌ”、Ｇ２端子“Ｌ”が出力される。このときＡ点の電位の温度依存性は特性Ａ３であり、Ａ点の電位はａ３となる。したがってコンパレータ２０７の出力“Ｈ”となる。
【００７６】
上記３つの動作を行うことにより、チップ温度は検知温度１より高く検知温度２より低いので、温度状態としてはモード２の“警戒モード”であることが判断できる。また前述したようにこれを受けてＩＣチップの動作モードを変化させればチップ温度をモニタしたＩＣチップの最適制御が可能となる。
【００７７】
上記の３つの動作シーケンスにおけるコンパレータ２０７の出力Ｃと温度状態のモードとの関係を図１８に示す。
図１８に示すように、動作シーケンス１〜３の全てにおいて、コンパレータの出力Ｃが“Ｌ”であれば、チップ温度Ｔｘは検知温度１未満であり、通常モードであると判断される。同様に、動作シーケンス３のみでＣが“Ｈ”であれば、チップ温度Ｔｘは検知温度１以上２未満で警告モード、動作シーケンス２および３でＣが“Ｈ”であれば、チップ温度Ｔｘは検知温度２以上３未満で高温対応モード、動作シーケンス１〜３の全てにおいてＣが“Ｈ”であれば、チップ温度Ｔｘは検知温度３以上で緊急停止モードである、と判断される。なお、図１７においては、表示の都合上、通常モードをモード１、警告モードをモード２、高温対応モードをモード３、緊急停止モードをモード４と表示している。
【００７８】
温度センス制御回路２０８は、動作シーケンスとコンパレータ２０７の出力Ｃとに基づいて上記の４つのモードを判定して出力する。なお、温度センス制御回路２０８では、単に動作シーケンスと出力Ｃの組合せを出力し、その結果から後続の制御装置（ＣＰＵ等）で判断するように構成してもよい。
【００７９】
また、この実施の形態においては、ＭＯＳ−Ｔｒを３個設け、オンオフ制御するＭＯＳ−Ｔｒとして２０１と２０２の２個の場合を例示したが、一般的にはＭＯＳ−Ｔｒをｎ個設け、オンオフ制御するのは（ｎ−１）個にする。ｎ個のＭＯＳ−Ｔｒを設けるには、図１６のポリＳｉゲートパターン（請求項４の第１の配線に相当）をｎ本設け、それぞれにコンタクトパターン（請求項４の第３のコンタクト領域に相当）を設ける。なお、このコンタクトパターンは図１６に示すように、１本のポリＳｉゲートパターン毎に複数個設けているが、それらのコンタクトパターンで各ポリＳｉゲート毎に１個のコンタクト領域を形成しているものとする。この実施の形態に示すように、多数のＭＯＳ−Ｔｒを並列に設ければ、より精密な温度検出と制御を行なうことが出来る。
【００８０】
また、前記第１〜第３の実施の形態で説明したように、本発明を用いることによって従来回路に比べてチップ面積が小さく、製造バラツキによる検知温度バラツキが少ない温度検知回路が実現されるが、さらに本実施の形態では３つの検知点を持たせるのに２つのＭＯＳ−Ｔｒ２０１、２０２のゲート電位をオンオフさせるという極めて簡素な形で実現しており、従来回路に複数の検知温度を持たせた場合に比べて本実施の形態が小さなチップ面積で実現できるのは明白である。
【００８１】
また、本実施の形態ではＰ型基板上にＮ型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるＮ型基板上にＰ型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できる。
【００８２】
また、第２、第３の実施の形態のように、ヒステリシス機能を付加したものにおいても同様に複数の検知温度を持たせることが出来る。
【００８３】
また、Ｎ+拡散領域の角部を、丸形もしくは多角形とすることにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる構成や、コンタクト領域を第２領域のほぼ全体に配置することにより、ＭＯＳトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑える構成や、第２領域の角部では他の部分よりもコンタクト領域を減少させることにより、角部の抵抗を上げて電界集中を抑え、信頼性を向上させる構成、等に関しては、前記実施の形態の記載を同様に本実施の形態にも適用できる。
【００８４】
次に、第５の実施の形態について説明する。
前記第１〜第４の実施の形態では、ＩＣチップの或る一個所で温度状態を判定していたのに対し、本実施の形態ではＩＣチップ内の複数個所で温度状態を判定するものである。
【００８５】
ここで、まずＩＣチップ内の複数個所で温度状態を把握することの有効性について述べる。ＩＣチップの発熱形態を考えてみるとＩＣチップ全体が均一に発熱するわけではなく、或る特定の部分（１個所もしくは複数個所）で何らかの原因によって発熱し、それが或る時間を経てＩＣチップ全体に広がる。仮に温度センス部が一個所しかなく温度センス部から離れた部分で発熱した場合、発熱を検知するまでに或る時間がかかることになる。温度センス部がＩＣチップ内に複数あれば、ＩＣチップ内のどこで発熱しても温度センス部が一個所しかない場合にくらべ検知時間は短くなる。ＩＣチップの信頼性という観点からみると、このようなフェールセーフ関連の動作は出来るだけ早くできることが有効なのはいうまでもない。
【００８６】
以下、図１９と図２０を用いて第５の実施の形態を説明する。なお本実施の形態では温度センス部を５個所持つ場合を例示した。
図１９は第５の実施の形態を示す回路図、図２０はＩＣチップ上の温度センス部つまりリークパスの配置の一例を示す平面図である。
本実施の形態はＭＯＳ−Ｔｒ２１０と、そのＭＯＳ−Ｔｒを構成することによって生成されるリークパス２１１と、別個に設けたリークパス２１２〜２１５と抵抗２１６、２１７とコンパレータ２１８とで構成される。また、図１９で破線で囲んだ部分は第１の実施の形態と同じ回路であり、本実施の形態ではさらにＩＣチップ上に温度センス部としてＮ+拡散領域を４つ構成している（リークパス２１２〜２１５）。このリークパス２１２〜２１５は、例えば前記図２におけるＮ+拡散領域パターン５５のごとき形状を有するものであり、それが図２０においてＩＣチップ２１９上の２１２〜２１５のそれぞれの部分に設けられ、Ａｌ配線等で接続されている。また、図２０の２１１には、例えば図２のパターン全体（図１９の２１０、２１１の部分）が形成される。
【００８７】
次に回路の動作を説明する。
この回路に供給されるＶＤＤはチップ温度に対しての依存性はなく、従ってＢ点の電圧はチップ温度に対して依存性はないものとする。基本動作は第１の実施の形態とほぼ同じである。ここで、まずリークパス２１１付近で発熱したとする。するとリークパス２１１にリーク電流が流れ、Ａ点の電位は降下し、Ｂ点の電位より低くなるとコンパレータ２１８の出力電圧レベルが変化する（“Ｌ”→“Ｈ”）。他のリークパス付近で発熱した場合の動作も全く同じである。つまりＩＣチップのどこで発熱が起こっても温度センス部が１つの場合に比べて素早く検知することが可能となる。
【００８８】
上記のように本実施の形態では、製造バラツキによる検知温度バラツキが少ないという第１の実施の形態の効果に加えて、複数の温度センス部を持たせるのに複数のＮ+拡散領域によるリークパスを配置し、ＭＯＳ−Ｔｒ２１０に配線で接続するだけという極めて簡素な構成で実現しており、その検知時間は温度センス部が１つの場合に比べて短くなり、ＩＣチップの信頼性向上につながるという効果が得られる。なお、本実施の形態では、温度センス部を５つ持つ回路について説明してきたが、４つ以下または６つ以上でも実現可能なことはいうまでもない。さらに本実施の形態ではＰ型基板上にＮ型領域を作製し、これをリークパスとして用いた場合について説明してきたが、この逆の形態であるＮ型基板上にＰ型領域を作製し、これをリークパスとして用いた場合でも本発明を適用できる。
【００８９】
また、第２、第３の実施の形態のように、ヒステリシス機能を付加したものや第４の実施の形態のように、複数の検知温度を持たせたものにおいても、ＩＣチップ上の複数の個所に上記と同様のリークパスを設置することにより、第５の実施の形態の機能を持たせることが出来る。
【００９０】
また、Ｎ+拡散領域の角部を、丸形もしくは多角形とすることにより、角部の電界集中を抑え、リーク電流値の分布の片寄りを抑制し、信頼性を向上させることができる構成や、コンタクト領域を第２領域のほぼ全体に配置することにより、ＭＯＳトランジスタのゲート領域と配線との間の抵抗を低減させ、製造バラツキによって生ずるこの抵抗のバラツキの影響を抑える構成や、第２領域の角部では他の部分よりもコンタクト領域を減少させることにより、角部の抵抗を上げて電界集中を抑え、信頼性を向上させる構成、等に関しては、前記実施の形態の記載を同様に本実施の形態にも適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による温度検知回路の構成を示す断面図。
【図２】本発明の第１の実施の形態による温度検知回路のマスクパターンの平面図。
【図３】本発明の第２の実施の形態による温度検知回路の回路図。
【図４】本発明の第２の実施の形態による温度検知回路のマスクパターンの平面図。
【図５】本発明の第２の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図。
【図６】本発明の第３の実施の形態による温度検知回路の回路図。
【図７】従来の温度検知回路の一例の断面図。
【図８】従来の温度検知回路のマスクパターンの一例の平面図。
【図９】従来の温度検知回路各部の電位の温度依存性を示す特性図。
【図１０】従来の温度検知回路における検知温度のバラツキを示す特性図。
【図１１】第１の実施の形態に従来のヒステリシス回路を組み合わせた場合の構成を示す断面図。
【図１２】第１の実施の形態に従来のヒステリシス回路を組み合わせた場合の回路図。
【図１３】第１の実施の形態に従来のヒステリシス回路を組み合わせた場合の温度検知回路各部の電位の温度依存性を示す特性図。
【図１４】複数の検知温度とそれに対応する温度状態（モード）とを示す図。
【図１５】本発明の第４の実施の形態による温度検知回路の回路図。
【図１６】本発明の第４の実施の形態による温度検知回路のマスクパターンの平面図。
【図１７】本発明の第４の実施の形態における温度検知回路各部の電位の温度依存性を示す特性図。
【図１８】３つの動作シーケンスにおけるコンパレータの出力Ｃと温度状態のモードとの関係を示す図表。
【図１９】本発明の第５の実施の形態による温度検知回路の回路図。
【図２０】本発明の第５の実施の形態における複数の温度センス部（リークパス）の配置の一例を示す平面図。
【符号の説明】
１…Ｐ型基板                        ２…Ｎ+拡散領域
３…Ｐ+拡散領域                     ４…層間絶縁層
５…ポリＳｉ抵抗層                  ６…Ａｌ配線層
７…電圧レベル判定回路              ８、９…抵抗
１０…コンパレータ                  ２０…Ａｌ配線パターン
２１…コンタクトパターン            ２２…ポリＳｉ抵抗パターン
２３…Ｎ+拡散領域                   ３０…Ｐ型基板
３１、３２…Ｎ+拡散領域             ３３…Ｐ+拡散領域
３４…層間絶縁層                    ３５…ポリＳｉゲート層
３６…Ａｌ配線層                    ３７…電圧レベル判定回路
３８、３９…抵抗                    ４０…コンパレータ
５０…Ａｌ配線パターン              ５１…Ａｌ配線パターン
５２…コンタクトパターン            ５３…ポリＳｉゲートパターン
５４…Ｎ+拡散領域パターン           ５５…Ｎ+拡散領域パターン
１００…Ｐ型基板                    １０１〜１０５…Ｎ+拡散領域
１０６…Ｐ+拡散領域                 １０７…層間絶縁層
１０８〜１１０…ポリＳｉゲート      １１１〜１１６…Ａｌ配線
１１７〜１１９…抵抗                １２０…コンパレータ
１２１…インバータ                  １３０…ＭＯＳトランジスタ
１３１、１３２…リークパス          １３３〜１３５…抵抗
１３６、１３７…ＭＯＳトランジスタ  １３８…インバータ
１３９…コンパレータ                １４０〜１４２…リークパス
１６０、１６１…ＭＯＳトランジスタ  １６２、１６３…リークパス
１６４、１６５…抵抗                １６６…コンパレータ
１８０〜１８２…Ａｌ配線パターン    １８３…コンタクトパターン
１８４、１８５…ポリＳｉゲートパターン
１８６、１８７…Ｎ+拡散領域パターン １９０、１９１…ＭＯＳトランジスタ
１９２、１９３…リークパス          １９４、１９５…抵抗
１９６…コンパレータ                １９７…インバータ
２００〜２０２…ＭＯＳ−Ｔｒ        ２０３、２０４…リークパス
２０５、２０６…抵抗                ２０７…コンパレータ
２０８…温度センス制御回路          ２０９…ＭＯＳ部
２１０…ＭＯＳ−Ｔｒ                ２１１…リークパス
２１２〜２１５…リークパス          ２１６、２１７…抵抗
２１８…コンパレータ                ２１９…ＩＣチップ
３００〜３０３…Ａｌ配線パターン    ３０４…コンタクトパターン
３０５〜３０７…ポリＳｉゲートパターン
３０８…Ｎ+拡散領域パターン
【図１】
0003752796.tif 000005
【図２】
0003752796.tif 000006
【図３】
0003752796.tif 000007
【図４】
0003752796.tif 000008
【図５】
0003752796.tif 000009
【図６】
0003752796.tif 000010
【図７】
0003752796.tif 000011
【図８】
0003752796.tif 000012
【図９】
0003752796.tif 000013
【図１０】
0003752796.tif 000014
【図１１】
0003752796.tif 000015
【図１２】
0003752796.tif 000016
【図１３】
0003752796.tif 000017
【図１４】
0003752796.tif 000018
【図１５】
0003752796.tif 000019
【図１６】
0003752796.tif 000020
【図１７】
0003752796.tif 000021
【図１８】
0003752796.tif 000022
【図１９】
0003752796.tif 000023
【図２０】
0003752796.tif 000024