(57)【特許請求の範囲】
【請求項１】
半導体集積回路に対して所定のテストモード動作を行わせるためのテスト信号を生成する、Ｎチャネルオープンドレインをなす出力端子を有する半導体集積回路内に設けられたテスト信号生成回路において、
前記テストモード動作時に外部から入力される所定のデータを格納して該格納したデータに応じた信号を出力するテストモード用データ格納部と、
該テストモード用データ格納部から所定の信号が出力されると、前記出力端子から入力された信号に応じた２値の信号を出力するプロテクト回路部と、
前記Ｎチャネルオープンドレインをなすトランジスタの動作制御を行う制御回路部と、
前記テストモード用データ格納部、プロテクト回路部及び該制御回路部から出力される各信号に応じて前記所定のテスト信号を生成して出力する信号生成回路部と、
を備えることを特徴とするテスト信号生成回路。
【請求項２】
前記テストモード用データ格納部及び前記制御回路部からそれぞれテストモード時に出力する信号が出力されると、前記出力端子に電源電圧を出力する電源電圧供給回路部を備えることを特徴とする請求項１記載のテスト信号生成回路。
【請求項３】
前記電源電圧供給回路部は、前記電源電圧から前記出力端子に電流が流れる方向に寄生ダイオードが形成された第１のＭＯＳトランジスタと、前記出力端子から前記電源電圧に電流が流れる方向に寄生ダイオードが形成された第２のＭＯＳトランジスタとが直列に接続された回路を備え、該回路を介して電源電圧を前記出力端子に供給することを特徴とする請求項２記載のテスト信号生成回路。
【請求項４】
前記第１及び第２の各ＭＯＳトランジスタにおけるそれぞれのオン抵抗の和は、プルアップ抵抗を接続した電圧が接地電圧になったときに前記出力端子が所定の電圧になるように設定されることを特徴とする請求項３記載のテスト信号生成回路。
【請求項５】
前記プロテクト回路部は、
前記出力端子から入力された信号を前記信号生成回路部に出力するインバータ回路と、
前記テストモード用データ格納部から出力された信号に応じてスイッチングし該インバータ回路に対する電源供給制御を行う第１のスイッチング素子と、
前記テストモード用データ格納部から出力された信号に応じてスイッチングし該インバータ回路の出力端に対して所定の電圧への接続制御を行う第２のスイッチング素子と、
を備え、
テストモード時に前記テストモード用データ格納部から所定の信号が出力されると、第１のスイッチング素子は前記インバータ回路に対する電源供給を行うと共に第２のスイッチング素子は前記インバータ回路の出力端における所定の電圧への接続を遮断し、通常動作時に前記テストモード用データ格納部から所定の信号が出力されると、第１のスイッチング素子は前記インバータ回路に対する電源供給を遮断すると共に第２のスイッチング素子は前記インバータ回路の出力端を所定の電圧に接続することを特徴とする請求項１、２、３又は４記載のテスト信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるテスト信号生成回路に関し、特にＣＭＯＳで形成された半導体集積回路内に設けられたテスト信号生成回路に関する。
【０００２】
【従来の技術】
一般的に、ＣＭＯＳで形成された半導体集積回路では、出荷前に半導体チップのテストが行われることから、半導体集積回路には、通常使用する回路とは別にテスト回路が組み込まれている。該テスト回路は、通常使用される機能とは異なった動作を行うものであり、出荷後は、このようなテスト回路が使用できないようにしなければならない。このため、半導体集積回路に対して、通常動作モードとテストモードとを切り換えるためのテスト信号が必要であった。
【０００３】
従来、このようなテスト信号を得る方法として、図５で示すように、外部から直接テスト信号を入力する方法や、図６で示すように、あらかじめ決められたレジスタにテストモードを示すデータを書き込むことによって所定のテスト信号を発生させる回路を使用する方法が主に使われていた。
図５で示した方法では、製造時にテストを行う場合は、テスト信号入力端子ＴＥに所定の信号を入力することによってテスト信号Ｓｔを生成し、半導体集積回路１００のテストを行うようにすることができる。出荷後には半導体集積回路１００を使用する際に該テスト信号入力端子ＴＥを接地電圧に接続することにより、半導体集積回路１００がテストモードの動作をしないように制限してプロテクトをかけていた。
【０００４】
一方、図６で示した方法では、ＣＰＵ等の外部回路（図示せず）からインタフェース端子Ｉ／Ｆを介してテストモード用レジスタ１１０に所定のデータ、例えばハイ（Ｈｉｇｈ）レベルのデータを書き込むことによってテスト信号Ｓｔを生成する。またこの際、プロテクト信号生成レジスタ１１１にも同じハイレベルのデータを書き込むようにする。テストモード用レジスタ１１０及びプロテクト信号生成レジスタ１１１からそれぞれハイレベルの信号が出力される場合のみ、ハイレベルのテスト信号Ｓｔが内部回路１１２に出力され、該内部回路１１２は所定のテストモードの動作を行う。このようにプロテクト信号生成レジスタ１１１を使用することにより、プロテクトを強化していた。
【０００５】
【発明が解決しようとする課題】
しかし、図５のような方法では、ＩＣにおいてテスト信号が入力される専用ピンが必要となり、通常動作時に使用するピン数が不足したりＩＣの小型化を妨げる原因になるという問題があった。また、図６の方法では、インタフェース端子Ｉ／Ｆにデータを出力するＣＰＵ等の外部回路が誤動作して、テストモード用レジスタ１１０及びプロテクト信号生成レジスタ１１１にそれぞれ誤ったデータが書き込まれ、内部回路１１２が誤ってテストモードの動作を行う場合が生じるという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、ＩＣのピン数を増やすことなく、通常動作時に誤ってテストモード信号が生成されてテストモード動作が行われないように確実なプロテクトをかけることができる半導体集積回路のテスト信号生成回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るテスト信号生成回路は、半導体集積回路に対して所定のテストモード動作を行わせるためのテスト信号を生成する、Ｎチャネルオープンドレインをなす出力端子を有する半導体集積回路内に設けられたテスト信号生成回路において、前記テストモード動作時に外部から入力される所定のデータを格納し該格納したデータに応じた信号を出力するテストモード用データ格納部と、該テストモード用データ格納部から所定の信号が出力されると、前記出力端子から入力された信号に応じた２値の信号を出力するプロテクト回路部と、前記Ｎチャネルオープンドレインをなすトランジスタの動作制御を行う制御回路部と、前記テストモード用データ格納部、プロテクト回路部及び該制御回路部から出力される各信号に応じて前記所定のテスト信号を生成して出力する信号生成回路部とを備えるものである。
【０００８】
また、前記テストモード用データ格納部及び前記制御回路部からそれぞれテストモード時に出力する信号が出力されると、前記出力端子に電源電圧を出力する電源電圧供給回路部を備えるようにしてもよい。
【０００９】
具体的には、前記電源電圧供給回路部は、前記電源電圧から前記出力端子に電流が流れる方向に寄生ダイオードが形成された第１のＭＯＳトランジスタと、前記出力端子から前記電源電圧に電流が流れる方向に寄生ダイオードが形成された第２のＭＯＳトランジスタとが直列に接続された回路を備え、該回路を介して電源電圧を前記出力端子に供給するようにした。
【００１０】
この場合、前記第１及び第２の各ＭＯＳトランジスタにおけるそれぞれのオン抵抗の和が、プルアップ抵抗を接続した電圧が接地電圧になったときに前記出力端子が所定の電圧になるように設定されるようにした。
【００１１】
一方、前記プロテクト回路部は、前記出力端子から入力された信号を前記信号生成回路部に出力するインバータ回路と、前記テストモード用データ格納部から出力された信号に応じてスイッチングし該インバータ回路に対する電源供給制御を行う第１のスイッチング素子と、前記テストモード用データ格納部から出力された信号に応じてスイッチングし該インバータ回路の出力端に対して所定の電圧への接続制御を行う第２のスイッチング素子とを備え、テストモード時に前記テストモード用データ格納部から所定の信号が出力されると、第１のスイッチング素子は前記インバータ回路に対する電源供給を行うと共に第２のスイッチング素子は前記インバータ回路の出力端における所定の電圧への接続を遮断し、通常動作時に前記テストモード用データ格納部から所定の信号が出力されると、第１のスイッチング素子は前記インバータ回路に対する電源供給を遮断すると共に第２のスイッチング素子は前記インバータ回路の出力端を所定の電圧に接続するようにしてもよい。
【００１２】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるテスト信号生成回路の例を示した回路図である。
図１において、テスト信号生成回路１は、内部回路１０に対して所定のテストモード動作を行わせる際に、所定のテスト信号Ｓｔを生成して内部回路１０に出力する信号生成回路部２と、テストモード時に出力端子ＯＵＴが開放状態にならないように出力端子ＯＵＴに電源電圧ＶＤＤ１を供給する電源電圧供給回路部３とを備えている。
【００１３】
また、信号生成回路部２は、３入力のＡＮＤ回路２１と、通常動作モード時に出力端子ＯＵＴから該ＡＮＤ回路２１の対応する入力端への信号レベルを固定させＡＮＤ回路２１から誤ってハイレベルのテスト信号Ｓｔが出力されることを防止するプロテクト回路２２とを備えている。更に、信号生成回路部２は、通常動作モードからテストモードに移行する際、ＣＰＵ等の外部回路（図示せず）から所定のインタフェース端子Ｉ／Ｆを介して所定のデータが書き込まれるテストモード用レジスタ２３を備えている。なお、テストモード用レジスタ２３はテストモード用データ格納部をなす。
【００１４】
一方、プロテクト回路２２は、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）３１，３２、Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３３，３４及びインバータ３５からなり、電源電圧ＶＤＤ１と接地電圧との間にＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３３が直列に接続されており、ＮＭＯＳトランジスタ３３と並列にＮＭＯＳトランジスタ３４が接続されている。なお、ＰＭＯＳトランジスタ３１は第１のスイッチング素子をなし、ＮＭＯＳトランジスタ３４が第２のスイッチング素子をなす。
【００１５】
ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３の各ゲートはそれぞれ接続されて出力端子ＯＵＴに接続され、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３との接続部はＡＮＤ回路２１の対応する入力端に接続されている。このように、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３は、インバータ回路を形成している。また、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４の各ゲートには、テストモード用レジスタ２３の出力信号Ｓｒがインバータ３５を介して入力されている。
【００１６】
次に、電源電圧供給回路部３は、ＰＭＯＳトランジスタ４１，４２及びＯＲ回路４３で形成されており、電源電圧ＶＤＤ１と出力端子ＯＵＴとの間にＰＭＯＳトランジスタ４１及び４２が直列に接続されている。また、ＰＭＯＳトランジスタ４１のサブストレートゲート（バックゲート）はＰＭＯＳトランジスタ４１のドレインに、ＰＭＯＳトランジスタ４２のサブストレートゲートはＰＭＯＳトランジスタ４２のソースにそれぞれ接続されている。ＰＭＯＳトランジスタ４１及び４２の各ゲートはそれぞれ接続され、該接続部にＯＲ回路４３の出力端が接続されている。ＯＲ回路４３において、反転入力端には、テストモード用レジスタ２３の出力信号Ｓｒが入力されている。なお、ＰＭＯＳトランジスタ４１が第１のＭＯＳトランジスタをなし、ＰＭＯＳトランジスタ４２が第２のＭＯＳトランジスタをなす。
【００１７】
ここで、出力端子ＯＵＴは、図２で示すようなＮチャネルオープンドレイン端子をなしており、出力端子ＯＵＴと接地電圧との間にＮＭＯＳトランジスタ１１が接続され、ＮＭＯＳトランジスタ１１のゲートには制御回路１２の制御信号Ｓｃが入力されている。ＮＭＯＳトランジスタ１１がオフして遮断状態になると、出力端子ＯＵＴは開放状態になり、ＮＭＯＳトランジスタ１１がオンすると、出力端子ＯＵＴはロー（Ｌｏｗ）レベルになる。また、制御回路１２から出力された制御信号Ｓｃは、ＡＮＤ回路２１の反転入力端及びＯＲ回路４３の非反転入力端にそれぞれ入力されている。出力端子ＯＵＴは、プルアップ抵抗５１によってプルアップされている場合があり、プルアップ抵抗５１は、電源電圧ＶＤＤ１と異なる電源電圧ＶＤＤ２に接続される場合がある。
【００１８】
このような構成において、通常動作モード時には、テストモード用レジスタ２３からローレベルの信号Ｓｒが出力されるようにテストモード用レジスタ２３にデータが書き込まれ、テストモード時には、テストモード用レジスタ２３からハイレベルの信号Ｓｒが出力されるようにテストモード用レジスタ２３にデータが書き込まれる。例えば、通常動作時において、出力端子ＯＵＴを開放状態にして使用する場合、出力端子ＯＵＴの電圧レベルが不定状態になることがある。
【００１９】
このような場合においても、テストモード用レジスタ２３の出力信号Ｓｒの信号レベルを反転させた信号がインバータ３５からＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４の各ゲートにそれぞれ接続されている。このため、通常動作時には、ＮＭＯＳトランジスタ３４がオンしてＡＮＤ回路２１の対応する入力端に入力される信号Ｓｐがローレベルに固定され、ＡＮＤ回路２１からハイレベルのテスト信号Ｓｔが出力されて内部回路１０が誤ってテストモード動作を行うことを防止することができる。またこのとき、ＰＭＯＳトランジスタ３１がオフして遮断状態にあることから、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３の直列回路を介して無効電流が流れることを防止できる。
【００２０】
一方、テストモード時には、出力端子ＯＵＴを接地電圧に接続することにより、ローレベルの信号が出力端子ＯＵＴに入力される。テストモード時には、テストモード用レジスタ２３からハイレベルの信号Ｓｒが出力されることから、ＰＭＯＳトランジスタ３１はオンし、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３によってハイレベルの信号ＳｐがＡＮＤ回路２１の対応する入力端に出力される。更に、テストモード時には、制御回路１２からの制御信号Ｓｃはローレベルになることから、ＮＭＯＳトランジスタ１１はオフして遮断状態になる。このように、ＡＮＤ回路２１に入力される信号Ｓｒ及びＳｐがハイレベルになると共に制御信号Ｓｃがローレベルになることから、ＡＮＤ回路２１からハイレベルのテスト信号Ｓｔが出力され、内部回路１０は所定のテストモードの動作を行う。
【００２１】
ここで、通常動作時において、出力端子ＯＵＴに電源電圧ＶＤＤ１よりも大きい電源電圧ＶＤＤ２にプルアップ抵抗５１が接続されると、電源電圧ＶＤＤ２から電源電圧ＶＤＤ１へ電流が逆流する場合が考えられる。電源電圧供給回路部３は、このような電流の逆流を防止する機能を備えている。電源電圧供給回路部３は、通常動作時には、ＯＲ回路４３の反転入力端にはローレベルの信号Ｓｒが入力され、ＯＲ回路４３は、制御信号Ｓｃの信号レベルに関係なくハイレベルの信号を出力する。このため、ＰＭＯＳトランジスタ４１及び４２は共にオフして遮断状態になる。
【００２２】
ＰＭＯＳトランジスタ４１は、サブストレートゲートがドレインに接続されていることから、寄生ダイオードが電源電圧ＶＤＤ１から出力端子ＯＵＴの方向が順方向になるように形成されている。これに対して、ＰＭＯＳトランジスタ４２は、サブストレートゲートがソースに接続されていることから、寄生ダイオードが出力端子ＯＵＴから電源電圧ＶＤＤ１の方向が順方向になるように形成されている。このようなことから、電源電圧供給回路部３は、電源電圧ＶＤＤ２から電源電圧ＶＤＤ１への電流の逆流を防止することができる。
【００２３】
また、通常動作モード時において、制御信号ＳｃがローレベルになりＮＭＯＳトランジスタ１１がオフして出力端子ＯＵＴが開放状態になることにより、出力端子ＯＵＴがローレベルになることがある。電源電圧供給回路部３は、このような状態で誤って信号Ｓｒがハイレベルになったときに、テスト信号Ｓｔがハイレベルにならないように、出力端子ＯＵＴをハイレベルにする。通常動作モード時において、ＮＭＯＳトランジスタ１１がオフするとＰＭＯＳトランジスタ４１及び４２が共にオンし、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３の各ゲートにそれぞれハイレベルの信号が出力される。このようにして、電源電圧供給回路部３は、通常動作モード時に、ＮＭＯＳトランジスタ１１がオフしたときに出力端子ＯＵＴが開放状態になることを防止し、誤ってテスト信号Ｓｔがハイレベルになることを防止することができる。
【００２４】
次に、図３及び図４は、信号Ｓｒ、制御信号Ｓｃ、出力端子ＯＵＴ及びテスト信号Ｓｔの関係を示した図であり、図３は、出力端子ＯＵＴを接地電圧に接続した場合を、図４は、出力端子ＯＵＴを開放状態にした場合及び出力端子ＯＵＴをプルアップ抵抗５１でプルアップした場合を示している。
図３において、出力端子ＯＵＴを接地電圧に接続していることから、出力端子ＯＵＴは常にローレベルである。したがって、信号Ｓｒがハイレベルであると共に制御信号Ｓｃがローレベルであるときにテスト信号Ｓｔはハイレベルとなって、内部回路１０はテストモードの動作を行う。
【００２５】
次に、図４において、出力端子ＯＵＴが開放状態であり、テスト信号Ｓｔがハイレベルになる組み合わせはなく、内部回路１０がテストモードの動作を行うことはない。また、出力端子ＯＵＴがプルアップ抵抗５１でプルアップされている場合においてもテスト信号Ｓｔがハイレベルになる組み合わせはない。しかし、信号Ｓｒがハイレベルで制御信号Ｓｃがローレベルであるとき、出力端子ＯＵＴをプルアップしている抵抗５１が接続されている電源電圧ＶＤＤ２が０Ｖになると、出力端子ＯＵＴがローレベルになって、誤ってテスト信号Ｓｔがハイレベルになり内部回路１０がテストモード動作を行うという問題が発生する。
【００２６】
このような問題の発生を防止するために、出力端子ＯＵＴをプルアップする抵抗５１の抵抗値を、ＰＭＯＳトランジスタ４１及び４２の各オン抵抗の和に比べて十分に大きくなるようにする。このようにすることにより、プルアップ抵抗５１が接続された電源電圧ＶＤＤ２が０Ｖになったとき、出力端子ＯＵＴの電圧が、ＮＭＯＳトランジスタ３３をオンさせるに十分な値になるようにすることができ、誤ってテスト信号Ｓｔがハイレベルになることを防止できる。図４から分かるように、通常動作時に誤ってテスト信号Ｓｔがハイレベルになり、テストモードの動作が行われることはない。
【００２７】
このように、本第１の実施の形態におけるテスト信号生成回路は、半導体集積回路におけるＮチャネルオープンドレイン端子をなす出力端子ＯＵＴにローレベルの信号を出力し、テストモード用レジスタ２３にハイレベルの信号Ｓｒを出力するように所定のデータを書き込むと共に制御回路１２からローレベルの制御信号Ｓｃが出力される場合のみに、テストモード動作を指令するハイレベルのテスト信号Ｓｔを生成するようにした。このことから、外部からの所定のテスト信号を入力するための専用ピンを設けることなく内部回路１０にテストモードの動作を行わせることができると共に、通常動作時に誤ってテストモード信号が生成されてテストモード動作が行われないように確実なプロテクトをかけることができる。
【００２８】
【発明の効果】
上記の説明から明らかなように、本発明のテスト信号生成回路によれば、半導体集積回路におけるＮチャネルオープンドレイン端子をなす出力端子に所定の信号が入力され、前記テストモード用データ格納部、プロテクト回路部及び該制御回路部から出力される各信号に応じて前記所定のテスト信号を生成して出力するようにした。このことから、外部からの所定のテスト信号を入力するための専用ピンを設けることなく内部回路にテストモードの動作を行わせることができると共に、通常動作時に誤ってテストモード信号が生成されてテストモード動作が行われないように確実なプロテクトをかけることができる。
【００２９】
また、電源電圧供給回路部を備えることにより、通常動作モード時に出力端子が開放状態になることを防止することができ、出力端子が開放状態になることによって誤って所定のテスト信号が生成されてテストモード動作が行われることを確実に防止することができる。
【００３０】
具体的には、電源電圧供給回路部の第１のＭＯＳトランジスタは、電源電圧から出力端子に電流が流れる方向に寄生ダイオードが形成されるようにしたことから、出力端子にプルアップ抵抗が接続された際に該プルアップ抵抗を介して電源電圧に電流が逆流することを防止できる。
【００３１】
また、電源電圧供給回路部の第１及び第２の各ＭＯＳトランジスタにおけるそれぞれのオン抵抗の和を、プルアップ抵抗を接続した電圧が接地電圧になったときに出力端子が所定の電圧になるように設定するようにした。このことから、プルアップ抵抗が接続された電圧が接地電圧になったときに、誤って所定のテスト信号が生成されてテストモード動作が行われることを防止することができる。
【００３２】
一方、プロテクト回路部において、テストモード時に前記テストモード用データ格納部から所定の信号が出力されると、前記インバータ回路に対する電源供給を行うと共に前記インバータ回路の出力端における所定の電圧への接続を遮断し、通常動作時に前記テストモード用データ格納部から所定の信号が出力されると、前記インバータ回路に対する電源供給を遮断すると共に前記インバータ回路の出力端を所定の電圧に接続するようにした。このことから、通常動作時に誤って所定のテスト信号が生成されてテストモード動作が行われることを確実に防止することができると共に、通常動作時にインバータ回路に無効電流が流れることを防止できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態におけるテスト信号生成回路の例を示した回路図である。
【図２】  出力端子ＯＵＴに接続された出力回路の例を示した図である。
【図３】  出力端子ＯＵＴを接地電圧に接続した場合における信号Ｓｒ、制御信号Ｓｃ、出力端子ＯＵＴ及びテスト信号Ｓｔの関係を示した図である。
【図４】  出力端子ＯＵＴを開放状態にした場合及び出力端子ＯＵＴをプルアップした場合における信号Ｓｒ、制御信号Ｓｃ、出力端子ＯＵＴ及びテスト信号Ｓｔの関係を示した図である。
【図５】  従来のテスト信号生成回路における例を示した図である。
【図６】  従来のテスト信号生成回路における他の例を示した図である。
【符号の説明】
１  テスト信号生成回路
２  信号生成回路部
３  電源電圧供給回路部
１０  内部回路
１１  ＮＭＯＳトランジスタ
１２  制御回路
２１  ３入力ＡＮＤ回路
２２  プロテクト回路
２３  テストモード用レジスタ
５１  プルアップ抵抗
【図１】
0003796193.tif 000002
【図２】
0003796193.tif 000003
【図３】
0003796193.tif 000004
【図４】
0003796193.tif 000005
【図５】
0003796193.tif 000006
【図６】
0003796193.tif 000007