(57)【特許請求の範囲】
【請求項１】
無線により送信された画像データを受信する受信手段と、
前記受信手段により受信された画像データを記憶する記憶手段と、
前記画像データを前記記憶手段に書き込むのに必要な書き込み信号を生成する書き込み信号生成手段と、
前記画像データを前記記憶手段から読み出すのに必要な読み出し信号を生成する読み出し信号生成手段と、
前記書き込み信号と前記読み出し信号との位相差を検出し、前記位相差及び垂直同期信号に応じて前記読み出し信号の生成を制御する制御手段とを有し、
前記制御手段は、前記読み出し信号が前記書き込み信号よりも進んでいる場合は、前記読み出し信号の生成を１垂直同期期間遅らせるように制御し、前記読み出し信号が前記書き込み信号よりも遅れている場合は、前記読み出し信号の生成を１垂直同期期間進めるように制御することを特徴とする動画像受信装置。
【請求項２】
前記受信手段は、スペクトラム拡散変調により変調され、無線により送信された画像データを受信する受信手段であることを特徴とする請求項１に記載の動画像受信装置。
【請求項３】
無線により送信された画像データを受信する受信手段と、前記受信手段により受信された画像データを記憶する記憶手段と、前記画像データを前記記憶手段に書き込むのに必要な書き込み信号を生成する書き込み信号生成手段と、前記画像データを前記記憶手段から読み出すのに必要な読み出し信号を生成する読み出し信号生成手段と、前記書き込み信号と前記読み出し信号との位相差を検出し、前記位相差及び垂直同期信号に応じて前記読み出し信号の生成を制御する制御手段とを有する動画像受信装置の制御方法であって、
前記読み出し信号が前記書き込み信号よりも進んでいる場合は、前記読み出し信号の生成を１垂直同期期間遅らせるように制御し、前記読み出し信号が前記書き込み信号よりも遅れている場合は、前記読み出し信号の生成を１垂直同期期間進めるように制御することを特徴とする制御方法。
【請求項４】
前記受信手段は、スペクトラム拡散変調により変調され、無線により送信された画像データを受信する受信手段であることを特徴とする請求項３に記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データの書込動作と読出動作を異なるタイミングで行う動画像受信装置及び制御方法に関する。
【０００２】
【従来の技術】
従来より、例えば、ビデオカメラで得られた映像信号をモニタ側に有線又は無線で送信し、モニタ側で受信した映像信号を画面表示するようにした動画像伝送装置が提案されている。
【０００３】
このような動画像伝送装置は、例えば、図６に示すような送信機３００と、図７に示すような受信機４００とからなり、送信機３００はビデオカメラ等からの映像信号を受信機４００に無線で送信し、受信機４００は送信機３００からの映像信号を受信して図示していないモニタに供給するようになされている。また、この動画像伝送装置は、スペクトラム拡散変調方式を用いてテレビジョン方式の映像信号を伝送するようになされている。
【０００４】
すなわち、上記図６の送信機３００において、ビデオカメラ等の映像信号供給部３０１からディジタル化された映像信号（以下、画像データと言う）が供給される。この画像データは、書込タイミング発生回路３０２が発生する制御パルスに基づいてメモリ３０３に書き込まれると共に、読出タイミング発生回路３０４が発生する制御パルスに基づいてメモリ３０３から読み出され、送信回路３０６により送信アンテナ３０７を介してスペクトラム拡散変調されて受信機４００に送信される。
一方、上記図７の受信機４００は、画像処理装置からなり、送信機３００からの送信信号を受信アンテナ４０１を介して受信回路４０２によりを受信しスペクトラム逆拡散して画像データに復元する。この画像データは、書込タイミング発生回路４０５が発生する制御パルスに基づいてメモリ４０４ａ及び４０４ｂに交互に書き込まれると共に、読出タイミング発生回路４０６が発生する制御パルスに基づいてメモリ４０４ａ又は４０４ｂから交互に読み出され、ＮＴＳＣ方式又はＰＡＬ方式のエンコーダ４０８によりエンコードされてモニタに供給される。
【０００５】
図８は送信機３００において、書込タイミング発生回路３０２が発生する制御パルスにより、映像信号供給部３０１から出力される画像データをメモリ３０３に書き込むタイミングと、読出タイミング発生回路３０４が発生する制御パルスにより、メモリ３０３から画像データを読み出して送信回路３０６に供給するタイミングとを示すタイミングチャートである。
また、図９は受信機４００において、書込タイミング発生回路４０５が発生する制御パルスにより、受信回路４０２から出力される画像データをメモリ４０４ａ及び４０４ｂに交互に書き込むタイミングと、読出タイミング発生回路４０６が発生する制御パルスにより、メモリ４０４ａ又は４０４ｂから交互に読み出してエンコーダ４０８に供給するタイミングとを示すタイミングチャートである。
以下、上記図６〜図９を用いて、送信機３００及び受信機４００の各動作タイミングについて説明する。
【０００６】
先ず、送信機３００において、映像信号供給部３０１から書込タイミング発生回路３０２には、図示していない第１のクロック周波数を有するサンプリングクロックを分周して生成された垂直同期パルスＶＤ３及びスイッチパルスＳＷ３が供給される。書込タイミング発生回路３０２は、スイッチパルスＳＷ３の立ち上がりで作動状態となり、垂直同期パルスＶＤ３に基づいて、１２フィールド毎にＨＩＧＨレベルとなる書込イネーブルパルスＷＥ３を生成してメモリ３０３に供給する。この書込イネーブルパルスＷＥ３により、メモリ３０３には、１２フィールド毎に１フィールド分の画像データが書き込まれる。
【０００７】
また、書込タイミング発生回路３０２は、垂直同期パルスＶＤ３を、図示していないサンプリングクロックを分周して生成された水平同期パルスの立ち上がりと、上記第１のクロック周波数を有するサンプリングパルスとで画像データと同期をとった書込アドレスクリアパルスＲＳＴＷ３を生成してメモリ３０３に供給する。この書込アドレスクリアパルスＲＳＴＷ３の立ち上がりで、メモリ３０３の書込アドレスがクリアされる。
【０００８】
そして、メモリ３０３への画像データの書込みが終了すると、読出タイミング発生回路４０６は、第２のクロック周波数を有する図示していない転送クロックに同期した読出イネーブルパルスＲＥ３、書込イネーブルパルスＷＥ３に対して逆位相の読出アドレスクリアパルスＲＳＴＲ３及び出力パルスＴｘＯＮ３を生成してメモリ３０３に供給する。
【０００９】
したがって、読出イネーブルパルスＲＥ３のＨＩＧＨレベルの区間で、上記転送クロックに同期してメモリ３０３から画像データが読み出され、読出アドレスクリアパルスＲＳＴＲ３の立ち上がりで、メモリ３０３の読出アドレスがクリアされる。
【００１０】
すなわち、書込イネーブルパルスＷＥ３により１フィールド分の画像データがメモリ３０３に書き込まれた直後に、読出アドレスクリアパルスＲＳＴＲ３によりメモリ３０３の読出アドレスがクリアされ、直ちに読出イネーブルパルスＲＥ３によりメモリ３０３から画像データが読み出される。
【００１１】
そして、メモリ３０３から読み出された画像データは、出力パルスＴｘＯＮ３のＨＩＧＨレベルの区間で、送信回路３０７に供給されて受信機４００に送信される。
【００１２】
次に、受信機４００において、受信回路４０２から書込タイミング発生回路４０５には、上記第２のクロック周波数を有する転送クロックと同じ周波数の受信用の図示していない同期クロックと、受信データのタイミングを示す同期パルスＲｘＯＮ４とが供給される。また、エンコーダ４０８から読出タイミング発生回路４０６には、第３のクロック周波数を有するサンプリングクロックを分周して生成された垂直同期パルスＶＤ４が供給される。
【００１３】
書込タイミング発生回路４０５は、同期パルスＲｘＯＮ４、すなわち送信機３００における出力パルスＴｘＯＮ３に同期した同期パルスＲｘＯＮ４に基づいて、メモリ４０４ａとメモリ４０４ｂが交互にアクティブとなるようなタイミングで、メモリ４０４ａ用の書込イネーブルパルスＷＥ４ａ及びメモリ４０４ｂ用の書込イネーブルパルスＷＥ４ｂを生成してメモリ４０４ａ及びメモリ４０４ｂに供給する。これらの書込イネーブルパルスＷＥ４ａ及びＷＥ４ｂにより、メモリ４０４ａにおける書込動作とメモリ４０４ｂにおける書込動作が交互に行われる。
すなわち、１回の書込動作の期間に送信機３００から送信されてくる１フィールド分の画像データは、１フィールドおきに書込み先のメモリがメモリ４０４ａ又はメモリ４０４ｂに切り換えられることにより、メモリ４０４ａとメモリ４０４ｂに交互に書き込まれる。
【００１４】
また、書込タイミング発生回路４０５は、書込イネーブルパルスＷＥ４ａの立ち上がり及び立ち下がりのタイミングでメモリ４０４ａ用の書込アドレスクリアパルスＲＳＴＷ４ａを生成してメモリ４０４ａに供給し、書込イネーブルパルスＷＥ４ｂの立ち上がり及び立ち下がりのタイミングでメモリ４０４ｂ用の書込アドレスクリアパルスＲＳＴＷ４ｂを生成してメモリ４０４ｂに供給する。これらの書込アドレスクリアパルスＲＳＴＷ４ａ及びＲＳＴＷ４ｂにより、書込イネーブルパルスＷＥ４ａの立ち上がり及び立ち下がりのタイミングで、メモリ４０４ａの書込アドレスがクリアされ、書込イネーブルパルスＷＥ４ｂの立ち上がり及び立ち下がりのタイミングで、メモリ４０４ｂの書込アドレスがクリアされる。
【００１５】
そして、例えば、書込イネーブルパルスＷＥ４ａにより、メモリ４０４ａに１フィールド分の画像データが書き込まれると、その直後の垂直同期パルスＶＤ４の立ち上がりのタイミングで、読出タイミング発生回路４０６は、メモリ４０４ａ用の読出イネーブルパルスＲＥ４ａを生成してメモリ４０４ａに供給する。この読出イネーブルパルスＲＥ４ａの立ち上がりで、メモリ４０４ａの画像データの読出動作が開始される。
【００１６】
また、読出タイミング発生回路４０６は、垂直同期クロックＶＤ４を、第３のクロック周波数を有するサンプリングクロックを分周して生成された図示していない水平同期パルスの立ち上がりと、第３のクロック周波数を有する図示していないクロックとで同期をとった読出アドレスクリアパルスＲＳＴＲ４を生成してメモリ４０４ａに供給する。これにより、エンコーダ４０８から読出タイミング発生回路４０６に対して出力される垂直同期パルスＶＤ４に同期してメモリ４０４ａから読み出される画像データのアドレスが更新される。
【００１７】
上述のようにして、１２フィールド期間、メモリ４０４ａからは、送信機３００から送信されてきた１フィールド分の画像データが繰り返し読み出される。
また、メモリ４０４ａから繰り返し１２フィールド期間同じ１フィールド分の画像データが読み出されている間、上述したメモリ４０４ａにおける書込動作と同様にして、メモリ４０４ｂにも送信機３００から送信されて来る次のフィールドの画像データが書き込まれる。そして、メモリ４０４ａからの画像データの読み出しが終了すると同時に、メモリ４０４ｂからの画像データの読み出しが開始される。このとき、スイッチ４０７により、１２フィールド毎に、メモリ４０４ａからエンコーダ４０８に対する出力とメモリ４０４ｂからエンコーダ４０８に対する出力が交互に切り換えられる。これにより、エンコーダ４０８には、連続した画像データが供給されることとなる。
【００１８】
そして、エンコーダ４０８は、メモリ４０４ａ及びメモリ４０４ｂからの画像データを、ＮＴＳＣ方式又はＰＡＬ方式の映像信号にエンコードして図示していないモニタに供給し、上記モニタによりＮＴＳＣ方式又はＰＡＬ方式の映像信号が画面表示される。
【００１９】
【発明が解決しようとする課題】
ここで、上述した動画像伝送装置では、図示していないが、送信機３００と受信機４００に各々基準周波数発振器が設けられている。この基準周波数発振器は、上述したような第１〜第３のクロック周波数を有する各同期信号を生成するためのものであるが、送信機３００と受信機４００で処理する映像信号が同じテレビジョン方式であっても、送信機３００の基準周波数発振器と、受信機４００の基準周波数発振器との間にばらつきが生じているため、第１〜第３のクロック周波数は互いに同期していないのが一般的である。
このため、受信機４００において、例えば、メモリ４０４ａに対する書込イネーブルパルスＷＥ４ａと、メモリ４０４ａに対する読出イネーブルパルスＲＥ４ａとの間に位相差が生じてくる。
【００２０】
具体的に言うと、まず、送信機３００における出力パルスＴｘＯＮ３は、第２のクロック周波数を有する転送クロックに同期したパルスであり、受信機４００における同期パルスＲｘＯＮ４は、出力パルスＴｘＯＮ３に同期したパルスである。そして、書込イネーブルパルスＷＥ４ａは、同期パルスＲｘＯＮ４に基づいて生成されたパルスである。すなわち、書込イネーブルパルスＷＥ４ａは、送信機３００の基準周波数発振器により生成された第２のクロック周波数を有する転送クロックに依存したパルスである。
一方、読出イネーブルパルスＲＥ４ａは、第３のクロック周波数を有するクロックを基準とした垂直同期パルスＶＤ４に基づいて生成されたパルスである。すなわち、読出イネーブルパルスＲＥ４ａは、受信機４００の基準周波数発振器により生成された第３のクロック周波数を有するクロックに依存したパルスである。
したがって、第２のクロック周波数を発振する送信機３００の基準周波数発振器と、第３のクロック周波数を発振する受信機４００の基準周波数発振器との間にずれが生じていることにより、第２のクロック周波数を有する転送クロックと、第３のクロック周波数を有するクロックとの間に位相差が生じることとなる。このため、上述したような従来の動画像伝送装置では、上記図９の破線部Ｄに示すように、例えば、書込イネーブルパルスＷＥ４ａが読出イネーブルパルスＲＥ４ａに対して時間の経過と共に遅れてしまい、書込イネーブルパルスＷＥ４ａと読出イネーブルパルスＲＥ４ａが時間軸上で重なってしまう競合期間Ｔが生じる場合があった。
【００２１】
したがって、上記動画像伝送装置では、受信側において、送信側から送信されてきた１フィールド分の画像データがメモリに完全に書き込まれないうちに、上記メモリからの画像データの読み出しが開始されてしまい、この結果、上記動画像伝送装置から画像データが供給されるモニタにより表示される画面が、表示画面の途中から前回書き込まれた１２フィールド前の画面に切り替わることがあった。
また、逆に１フィールド分の画像データがメモリから完全に読み出されないうちに書き込みが開始されてしまうと、モニタで表示される画面が表示の途中で１２フィールド先の画面に切り替わることになり、非常に見苦しいものであった。
【００２２】
上述のように、上記動画像伝送装置では、送信側と受信側間で動画像データが非同期して伝送される場合、受信側のメモリに対する動画像データの書込動作及び読出動作が競合してしまい、良好な再生画像を得ることができなかった。
【００２３】
本発明は、上記の欠点を除去するためになされたものであり、画像データの書込動作及び読出動作の競合を防ぎ、良好な受信画像の提供が可能な動画像受信装置及び制御方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係る動画像受信装置は、例えば、無線により送信された画像データを受信する受信手段と、前記受信手段により受信された画像データを記憶する記憶手段と、前記画像データを前記記憶手段に書き込むのに必要な書き込み信号を生成する書き込み信号生成手段と、前記画像データを前記記憶手段から読み出すのに必要な読み出し信号を生成する読み出し信号生成手段と、前記書き込み信号と前記読み出し信号との位相差を検出し、前記位相差及び垂直同期信号に応じて前記読み出し信号の生成を制御する制御手段とを有し、前記制御手段は、前記読み出し信号が前記書き込み信号よりも進んでいる場合は、前記読み出し信号の生成を１垂直同期期間遅らせるように制御し、前記読み出し信号が前記書き込み信号よりも遅れている場合は、前記読み出し信号の生成を１垂直同期期間進めるように制御することを特徴とする。
本発明に係る制御方法は、例えば、無線により送信された画像データを受信する受信手段と、前記受信手段により受信された画像データを記憶する記憶手段と、前記画像データを前記記憶手段に書き込むのに必要な書き込み信号を生成する書き込み信号生成手段と、前記画像データを前記記憶手段から読み出すのに必要な読み出し信号を生成する読み出し信号生成手段と、前記書き込み信号と前記読み出し信号との位相差を検出し、前記位相差及び垂直同期信号に応じて前記読み出し信号の生成を制御する制御手段とを有する動画像受信装置の制御方法であって、前記読み出し信号が前記書き込み信号よりも進んでいる場合は、前記読み出し信号の生成を１垂直同期期間遅らせるように制御し、前記読み出し信号が前記書き込み信号よりも遅れている場合は、前記読み出し信号の生成を１垂直同期期間進めるように制御することを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。本発明に係る動画像伝送装置は、例えば、図１に示すような送信機１００と、図２に示すような受信機２００とからなる。また、この動画像伝送装置は、スペクトラム拡散変調方式を用いてテレビジョン方式の画像データを無線伝送するようになされた装置である。
【００２７】
まず、送信機１００は、ビデオカメラ等の映像信号供給部１０１と、映像信号供給部１０１の出力が供給される書込タイミング発生回路１０２と、書込タイミング発生回路１０２及び映像信号供給部１０１の各出力が供給されるメモリ１０３と、メモリ１０３の出力が供給されるシフトレジスタ１０３と、シフトレジスタ１０３の出力が供給される送信回路１０６と、送信回路１０６の出力が供給される読出タイミング発生回路１０４とを備えており、メモリ１０３には、読出タイミング発生回路１０４の出力も供給されるように成されている。また、送信回路１０６は、送信アンテナ１０７により、信号を受信機２００に対して送信するようになされている。
また、送信機１００は、図示していない基準周波数発振器を備えており、上記基準周波数発振器により、後述する第１のクロック周波数を有する同期信号や、第２のクロック周波数を有する同期信号を生成するようになされている。
【００２８】
受信機２００は、受信アンテナ２０１により受信された送信機１００からの信号が供給される受信回路２０２と、受信回路２０２の出力が供給される書込タイミング発生回路２０５及びシフトレジスタ２０３と、書込タイミング発生回路２０５及びシフトレジスタ２０３の各出力が供給されるメモリ２０４と、メモリ２０４の出力が供給されるスイッチ２０７と、スイッチ２０７の出力が供給されるエンコーダ２０８と、エンコーダ２０８の出力が供給される読出タイミング発生回路２０６とを備えており、読出タイミング発生回路２０６の出力は、メモリ２０４及びスイッチ２０７に各々供給され、エンコーダ２０８の出力は、図示していないモニタにも供給されるようになされている。
また、メモリ２０４は、２系統に分かれた２つのメモリ２０４ａとメモリ２０４ｂからなり、シフトレジスタ２０３の出力がメモリ２０４ａとメモリ２０４ｂに供給され、メモリ２０４ａとメモリ２０４ｂの各出力がスイッチ２０７に供給されるようになされている。
さらに、受信機２００は、図示していない基準周波数発振器を備えており、上記基準周波数発振器により、後述する第３のクロック周波数を有する同期信号を生成するようになされている。
【００２９】
ここで、受信機２００は、上述した構成用件に加えて、位相検出回路２１０を備えている。この位相検出回路２１０には、書込タイミング発生回路２０５及び読出タイミング発生回路２０６の各出力が供給され、位相検出回路２１０の出力は、読出タイミング発生回路２０６に供給されるようになされている。
【００３０】
まず、図３は送信機１００において、書込タイミング発生回路１０２が発生する制御パルスにより、映像信号供給部１０１から出力される画像データをメモリ１０３に書き込むタイミングと、読出タイミング発生回路１０４が発生する制御パルスにより、メモリ１０３から画像データを読み出して送信回路１０６に供給するタイミングとを示すタイミングチャートである。
また、図４は受信機２００において、書込タイミング発生回路２０５が発生する制御パルスにより、受信回路２０２から出力される画像データをメモリ２０４ａ及びメモリ２０４ｂに交互に書き込むタイミングと、読出タイミング発生回路２０６が発生する制御パルスにより、メモリ２０４ａ又はメモリ２０４ｂから交互に読み出してエンコーダ２０８に供給するタイミングとを示すタイミングチャートである。
【００３１】
以下、上記図１〜図４を用いて、送信機１００及び受信機２００の各動作について説明する。
【００３２】
先ず、送信機１００において、映像信号供部１０１は、例えば、ＮＴＳＣ方式の映像信号をディジタル化して得られた画像データをメモリ１０３に供給する。また、映像信号供部１０１は、上述した送信機１００に設けられた基準周波数発振器により生成された第１のクロック周波数を有するサンプリングクロックを分周することにより垂直同期パルスＶＤ１及び図示していない水平同期パルスを生成して書込タイミング発生回路１０２に供給する。さらに、映像信号供給部１０１は、書込タイミング発生回路１０２を作動状態にするためのスイッチパルスＳＷ１を生成して書込タイミング発生回路１０２に供給する。
【００３３】
書込タイミング発生回路１０２は、スイッチパルスＳＷ１の立ち上がりで作動状態となり、映像信号供給部１０１からの垂直同期パルスＶＤ１を１２分周することにより、１２フィールド毎にＨＩＧＨレベルとなる書込イネーブルパルスＷＥ１を生成してメモリ１０３に供給する。この書込イネーブルパルスＷＥ１により、メモリ１０３には、１２フィールド毎に１フィールド分の画像データが書き込まれる。また、書込タイミング発生回路１０２は、垂直同期パルスＶＤ１を、映像信号供給部１０１からの図示していない水平同期パルスの立ち上がりと、上記第１のクロック周波数を有する図示していないサンプリングパルスとで画像データと同期をとった書込アドレスクリアパルスＲＳＴＷ１を生成してメモリ１０３に供給する。この書込アドレスクリアパルスＲＳＴＷ１の立ち上がりで、メモリ１０３の書込アドレスがクリアされる。
【００３４】
上述のようにして、メモリ１０３への画像データの書込みが終了すると、読出タイミング発生回路１０４は、上述した送信機１００に設けられた基準周波数発振器により生成された第２のクロック周波数を有する図示していない転送クロックに同期した読出イネーブルパルスＲＥ１を生成してメモリ１０３に供給する。この読出イネーブルパルスＲＥ１のＨＩＧＨレベルの区間で、上記転送クロックに同期して、メモリ１０３から画像データが読み出される。また、読出タイミング発生回路１０４は、書込イネーブルパルスＷＥ１と逆位相の読出アドレスクリアパルスＲＳＴＲ１を生成してメモリ１０３に供給する。この読出アドレスクリアパルスＲＳＴＲ１の立ち上がりで、メモリ１０３の読出アドレスがクリアされる。
【００３５】
すなわち、書込イネーブルパルスＷＥ１により１フィールド分の画像データがメモリ１０３に書き込まれた直後に、読出アドレスクリアパルスＲＳＴＲ１によりメモリ１０３の読出アドレスがクリアされ、直ちに読出イネーブルパルスＲＥ１によりメモリ１０３から画像データが読み出される。
【００３６】
そして、読出タイミング発生回路１０４は、出力パルスＴｘＯＮ１を生成してメモリ１０３に供給する。
この出力パルスＴｘＯＮ１のＨＩＧＨレベルの区間で、メモリ１０３から読み出された画像データは、シフトレジスタ１０５に供給され、シフトレジスタ１０５により出力タイミングがとられて、送信回路１０６に供給される。
【００３７】
送信回路１０６は、シフトレジスタ１０５からの画像データを送信アンテナ１０７を介してスぺクトラム拡散変調して受信機２００に送信する。
【００３８】
次に、受信機２００において、受信アンテナ２０１により受信された送信機１００からのデータは、受信回路２０２に供給される。
【００３９】
受信回路２０２は、受信アンテナ２０１で受信されたデータをスペクトラム逆拡散して画像データに復元し、その画像データをシフトレジスタ２０３に供給する。また、受信回路２０２は、上記第２のクロック周波数を有する転送クロックと同じ周波数の受信用の図示していない同期クロックと、受信アンテナ２０１で受信されたデータのタイミングを示す同期パルスＲｘＯＮ２とを生成して書込タイミング発生回路２０５に供給する。
【００４０】
そして、シフトレジスタ２０３に供給された画像データは、シフトレジスタ２０３により出力タイミングがとられてメモリ２０４に供給される。
【００４１】
メモリ２０４は、メモリ２０４ａで書込動作が行われている間はメモリ２０４ｂで読出動作が行われ、メモリ２０４ｂで書込動作が行われている間はメモリ２０４ａで読出動作が行われるようになされている。
このため、書込タイミング発生回路２０５は、同期パルスＲｘＯＮ２、すなわち送信機１００における出力パルスＴｘＯＮ１に同期した同期パルスＲｘＯＮ２に基づいて、メモリ２０４ａとメモリ２０４ｂが交互にアクティブとなるようなタイミングで、メモリ２０４ａ用の書込イネーブルパルスＷＥ２ａ、及びメモリ２０４ｂ用の書込イネーブルパルスＷＥ２ｂを生成してメモリ２０４ａ及びメモリ２０４ｂに供給する。
これらの書込イネーブルパルスＷＥ２ａ及びＷＥ２ｂにより、メモリ２０４ａにおける書込動作と、メモリ２０４ｂにおける書込動作とが交互に行われる。
すなわち、１回の書込動作の期間に送信機１００から送信されてくる１フィールド分の画像データは、１フィールドおきに書込み先のメモリがメモリ２０４ａ又はメモリ２０４ｂに切り換えられることにより、メモリ２０４ａとメモリ２０４ｂに交互に書き込まれる。
【００４２】
また、書込タイミング発生回路２０５は、書込イネーブルパルスＷＥ２ａの立ち上がり及び立ち下がりのタイミングで、メモリ２０４ａ用の書込アドレスクリアパルスＲＳＴＷ２ａを生成してメモリ２０４ａに供給し、書込イネーブルパルスＷＥ２ｂの立ち上がり及び立ち下がりのタイミングで、メモリ２０４ｂ用の書込アドレスクリアパルスＲＳＴＷ２ｂを生成してメモリ２０４ｂに供給する。
これらの書込アドレスクリアパルスＲＳＴＷ２ａ及びＲＳＴＷ２ｂにより、書込イネーブルパルスＷＥ２ａの立ち上がり及び立ち下がりのタイミングで、メモリ２０４ａの書込アドレスがクリアされ、書込イネーブルパルスＷＥ２ｂの立ち上がり及び立ち下がりのタイミングで、メモリ２０４ｂの書込アドレスがクリアされる。
【００４３】
ここで、エンコーダ２０８は、上述した受信機２００に設けられた基準周波数発振器により生成された第３のクロック周波数を有する図示していないサンプリングクロックを分周することにより、垂直同期パルスＶＤ２及び図示していない水平同期パルスを生成して読出タイミング発生回路２０６に供給する。そして、例えば、書込イネーブルパルスＷＥ２ａにより、メモリ２０４ａに１フィールド分の画像データが書き込まれると、その直後の垂直同期パルスＶＤ２の立ち上がりのタイミングで、読出タイミング発生回路２０６は、メモリ２０４ａ用の読出イネーブルパルスＲＥ２ａを生成してメモリ２０４ａに供給する。この読出イネーブルパルスＲＥ２ａの立ち上がりで、メモリ２０４ａの画像データの読出動作が開始される。
【００４４】
また、読出タイミング発生回路２０６は、エンコーダ２０８からの水平同期パルスの立ち上がりと、第３のクロック周波数を有するクロックとで同期をとった読出アドレスクリアパルスＲＳＴＲ２を生成してメモリ２０４ａに供給する。この読出アドレスクリアパルスＲＳＴＲ２により、エンコーダ２０８から読出タイミング発生回路２０６に対して出力される垂直同期パルスＶＤ２に同期してメモリ２０４ａから読み出される画像データのアドレスが更新される。
【００４５】
上述のようにして、１２フィールド期間、メモリ２０４ａからは、送信機１００から送信されてきた１フィールド分の画像データが繰り返し読み出される。
また、メモリ２０４ａから繰り返し１２フィールド期間同じ１フィールド分の画像データが読み出されている間、上述したメモリ２０４ａにおける書込動作と同様にして、メモリ２０４ｂにも、送信機２００から送信されてくる次のフィールドの画像データが書き込まれる。そして、メモリ２０４ａの画像データの読み出しが終了すると同時に、メモリ２０４ｂの画像データの読み出しが開始される。
【００４６】
このとき、スイッチ２０７は、１２フィールド毎に、メモリ２０４ａから読み出される画像データと、メモリ４０４ｂから読み出される画像データとを交互に切り換えてエンコーダ２０８に対して出力する。これにより、エンコーダ２０８には、連続した画像データが供給される。
【００４７】
エンコーダ２０８は、スイッチ２０７からの画像データをＮＴＳＣ方式の映像信号にエンコードして、その映像信号を図示していないモニタに供給し、上記モニタによりＮＴＳＣ方式の映像信号が画面表示される。
【００４８】
ところで、上述したように、送信機１００と受信機２００では、処理する映像信号が同じＮＴＳＣ方式の信号であっても、各々が備える図示していない基準周波数発振器のばらつきにより、上記図９に示したような競合区間Ｔが生じる場合がある。すなわち、時間の経過に従って、送信機１００の図示していない基準周波数発振器により生成された第２のクロック周波数を有する転送クロックに依存した書込イネーブルパルスＷＥ２ａと、受信機２００の図示していない基準周波数発振器により生成された第３のクロック周波数を有するクロックに依存した読出イネーブルパルスＲＥ２ａとの間に、位相のずれが生じる場合がある。
【００４９】
そこで、受信機２００では、位相検出器２１０により、書込イネーブルパルスＷＥ２ａと読出イネーブルパルスＲＥ２ａの位相差を検出するようになされている。
【００５０】
図５は、位相検出器２１０及び読出タイミング発生回路２０６の各構成を具体的に示した図である。以下、上記図５を用いて、位相検出器２１０及び読出タイミング発生回路２０６の各動作について具体的に説明する。
【００５１】
先ず、書込タイミング発生回路２０５は、書込イネーブルパルスＷＥ２ａをメモリ２０４ａに供給すると共に位相検出器２１０にも供給する。また、読出タイミング発生回路２０６は、読出イネーブルパルスＲＥ２ａ，ＲＥ２ｂをメモリ２０４ａ，２０４ｂに供給すると共に、読出イネーブルパルスＲＥ２ａ，ＲＥ２ｂ及びエンコーダ２０８からの垂直同期パルスＶＤ２を位相検出器２１０に供給する。
【００５２】
次に、位相検出器２１０は、ディレイフリップフロップ（ＤＦＦ）回路２１０ａ及び２１０ｂにより、書込タイミング発生回路２０５からの書込イネーブルパルスＷＥ２ａを、読出タイミング発生回路２０６からの読出イネーブルパルスＲＥ２ａ，２ｂで各々サンプリングする。そして、ＤＦＦ回路２１０ａ及び２１０ｂの各出力は、読出タイミング発生回路２０６のスイッチ２０６ｅに供給される。
【００５３】
次に、読出タイミング発生回路２０６において、例えば、スイッチ２０６ｅに対して、ＤＦＦ回路２１０ａ及び２１０ｂからＬＯＷレベルの信号が各々出力された場合、スイッチ２０６ｅは、デコーダ２０６ｃの出力結果、すなわち”１２”をデコードした結果を、読出パルス発生器（以下、ＲＥ発生器と言う）２０６ｆのＤＦＦ２０６ｆ１のＲＣ端子に供給する。
これにより、ＲＥ発生器２０６ｆは、エンコーダ２０８からの垂直同期パルスＶＤ２の１２発分でクリアされ、上記図４の破線部Ｂに示すように、ＲＥ発生器２０６ｆから出力される読出イネーブルパルスＲＥ２ａは、正規のタイミングでメモリ２０４ａに供給される。また、この読出イネーブルパルスＲＥ２ａに基づいて、読出イネーブルパルスＲＥ２ｂがメモリ２０４ｂに供給される。
【００５４】
ここで、例えば、ＤＦＦ回路２１０ａからスイッチ２０６ｅに対してＨＩＧＨレベルの信号が出力された場合、すなわち上記図４の破線部Ａに示すように、書込イネーブルパルスＷＥ２ａに対して読出イネーブルパルスＲＥ２ａ’の位相が進んでいる場合、スイッチ２０６ｅは、位相検出器２１０のカウンタ２１０ｃからの、例えば、１６Ｖのタイミングで遅延された信号で制御されることにより、デコーダ２０６ｄの出力結果、すなわち”１３”をデコードした結果を、ＲＥ発生器２０６ｆのＤＦＦ回路２０６ｆ１のＲＣ端子に供給する。
これにより、ＲＥ発生器２０６ｆは、エンコーダ２０８からの垂直同期パルスＶＤ２の１３発分でクリアされ、ＲＥ発生器２０６ｆから出力される読出イネーブルパルスＲＥ２ａ’は、１区間のみが１３Ｖである読出イネーブルパルスとしてメモリ２０４ａに供給される。また、この読出イネーブルパルスＲＥ２ａ’に基づいて、図示していない読出イネーブルパルスＲＥ２ｂ’がメモリ２０４ｂに供給される。
そして、位相検出器２１０のカウンタ２１０ｃの出力信号によりスイッチ２０６ｅが制御されることにより、１３Ｖの区間以降の位相が正規のタイミングに合わせられる。
【００５５】
また、例えば、ＤＦＦ回路２１０ｂからスイッチ２０６ｅに対してＨＩＧＨレベルの信号が出力された場合、すなわち上記図４の破線部Ｃに示すように、書込パルスＷＥ２ａに対して読出イネーブルパルスＲＥ２ａ”の位相が遅れている場合、スイッチ２０６ｅは、位相検出器２１０のカウンタ２１０ｃからの、例えば、１６Ｖのタイミングで遅延された信号で制御されることにより、デコーダ２０６ｃの出力結果、すなわち”１１”をデコードした結果を、ＲＥ発生器２０６ｆのＤＦＦ２０６ｆ１のＲＣ端子に供給する。
これにより、ＲＥ発生器２０６ｆは、エンコーダ２０８からの垂直同期パルスＶＤ２の１１発分でクリアされ、ＲＥ発生器２０６ｆから出力される読出パルスＲＥ２ａは、１区間のみが１１Ｖである読出イネーブルパルス２ａ”としてメモリ２０４ａに供給される。また、この読出イネーブルパルスＲＥ２ａ”に基づいて、図示していない読出イネーブルパルスＲＥ２ｂ”がメモリ２０４ｂに供給される。
そして、位相検出器２１０のカウンタ２１０ｃからの出力信号によりスイッチ２０６ｅが制御されることにより、１１Ｖの区間以降の位相が正規のタイミングに合わせられる。
【００５６】
上述のように、受信機２００では、位相検出器２１０により、書込イネーブルパルスＷＥ２ａと読出イネーブルパルスＲＥ２ａの位相差を検出し、書込イネーブルパルスＷＥ２ａに対して読出イネーブルパルスＲＥ２ａの位相が進んでいる場合には、読出イネーブルパルスＲＥ２ａの立ち下がりを１回のみ１Ｖ遅らせることにより、ＨＩＧＨレベル区間を１３Ｖにし、それ以降の位相を正規のタイミングに合わせるようになされている。また、書込イネーブルパルスＷＥ２ａに対して読出イネーブルパルスＲＥ２ａの位相が遅れている場合には、読出イネーブルパルスＲＥ２ａの立ち下がりを１回のみ１Ｖ進めることにより、ＬＯＷレベル区間を１１Ｖにし、それ以降の位相を正規のタイミングに合わせるようになされている。このようにして、この動画像伝送装置は、送信機１００の同期信号（第２のクロック周波数を有するパルス）のタイミングに依存した書込イネーブルパルスＷＥ２ａと、受信機２００の垂直同期信号（第３のクロック周波数を有するパルス）を分周して生成された読出イネーブルパルスＲＥ２ａとが時間軸上で重ならないように、位相検出器２１０の検出結果に応じて、読出イネーブルパルスＲＥ２ａの位相を垂直同期信号単位で変化させるようになされているため、送信機１００と受信機２００の間で画像データを非同期して伝送する場合でも、受信機２００のメモリ２０４ａ及び２０４ｂに対する画像データの書込動作と読出動作が競合することを容易に防ぐことができる。これにより、受信機２００から画像データが供給される図示していないモニタにより表示される画面が、表示画面の途中から前回書き込まれた１２フィールド前の画面に切り替わることを防ぐことができる。すなわち、良好な再生画像を得ることができる。
【００５７】
尚、上述した動画像伝送装置では、ＮＴＳＣ方式の映像信号を扱うものとしたが、ＰＡＬ方式等の他の方式の映像信号を扱うものとしてもよい。
また、上記図５に示した位相検出器２１０において、カウンタ２１０ｃは、１６Ｖのタイミングで遅延した信号によりスイッチ２０６ｅを制御することとしたが、正規のＲＥ区間が１２Ｖである場合、そのタイミングは、１４Ｖ以上２２Ｖ以下であればよい。
【００５８】
【発明の効果】
以上説明したように本発明によれば、画像データの書込動作及び読出動作の競合を防ぐことができ、良好な受信画像の提供が可能となる。
【図面の簡単な説明】
【図１】本発明に係る動画像伝送装置の送信機の構成を示すブロック図である。
【図２】上記動画像伝送装置の受信機の構成を示すブロック図である。
【図３】上記送信機におけるメモリの書込タイミング及び読出タイミングを説明するための図である。
【図４】上記受信機におけるメモリの書込タイミング及び読出タイミングを説明するための図である。
【図５】上記受信機の位相検出器及び読出タイミング発生回路の構成を示すブロック図である。
【図６】従来の動画像伝送装置の送信機の構成を示すブロック図である。
【図７】上記動画像伝送装置の受信機の構成を示すブロック図である。
【図８】上記送信機におけるメモリの書込タイミング及び読出タイミングを説明するための図である。
【図９】上記受信機におけるメモリの書込タイミング及び読出タイミングを説明するための図である。
【符号の説明】
２００  受信機
２０１  アンテナ
２０２  受信回路
２０３  シフトレジスタ
２０４  メモリ
２０５  書込タイミング発生回路
２０６  読出タイミング発生回路
２０７  スイッチ
２０８  エンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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