(57)【特許請求の範囲】
【請求項１】
セルトランジスタ（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリセルと、
前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第１電源電位を発生する第１電源回路と、
前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第２電源電位を発生する第２電源回路と、
電源投入を検知して前記第１電源回路、及び前記第２電源回路を起動させる電源起動信号を出力する電源投入検知回路と、
前記第１電源回路の起動が開始された後、前記第２電源回路の起動を開始させる起動順序制御回路と、を具備し、
前記起動順序制御回路は、前記電源起動信号を、遅延回路を介して前記第２電源回路に供給することを特徴とする半導体集積回路装置。
【請求項２】
セルトランジスタ（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリセルと、
前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第１電源電位を発生する第１電源回路と、
前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第２電源電位を発生する第２電源回路と、
電源投入を検知して前記第１電源回路を起動させる第１電源起動信号、及び前記第２電源回路を起動させる第２電源起動信号を出力する電源投入検知回路と、
前記第１電源回路の起動が開始された後、前記第２電源回路の起動を開始させる起動順序制御回路と、を具備し、
前記起動順序制御回路は、前記第２電源起動信号を、遅延回路を介して前記第２電源回路に供給することを特徴とする半導体集積回路装置。
【請求項３】
ワード線活性信号、及びプレート線活性信号を出力するタイミング制御回路と、
前記ワード線活性信号に基づいて活性化され、前記セルトランジスタのゲートの電位を制御するワード線制御回路と、
前記プレート線活性信号に基づいて活性化され、前記セルトランジスタのソースあるいはドレインの電位を制御するプレート線制御回路と、をさらに具備し、
前記第１電源電位は、前記ワード線制御回路に供給され、
前記第２電源電位は、前記タイミング制御回路、及び前記プレート線制御回路に供給されることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に強誘電体メモリセルを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、電源を与えなくても記憶されたデータがチップ内部に保持されるため、近年、携帯機器やモバイルカード等への応用が盛んに行なわれている。
【０００３】
不揮発性半導体記憶装置の一つに、強誘電体半導体メモリがある。強誘電体半導体メモリは、フラッシュメモリに比べて読み出し速度及び書き込み速度が高速であるという利点を持つ反面、メモリセルの強誘電体キャパシタに電圧がかかると、分極量が例えば減少し、保持データが破壊されてしまうという性質を持つ。このため、電源投入直後など、チップ内部の電源電位が擾乱している際には、強誘電体キャパシタに電圧がかからないように、例えばその制御回路等を工夫する必要がある。
【０００４】
保持データが破壊される可能性は、ワード線や、プレート線に予期しないノイズが発生したときに高まる。このため、ワード線の制御回路、及びプレート線の制御回路は、特にノイズを発生しないように設計しなければならない。
【０００５】
図１４は、強誘電体半導体メモリの電源投入直後におけるチップ内部の典型的な電源電位波形を示す電位波形図である。
【０００６】
従来の強誘電体半導体メモリでは、外部電源ＶＤＤが投入され、外部電源ＶＤＤの電位が０Ｖから、ある電位に達すると、チップ内部で使用されるいくつかの電位毎に設けられた複数の電源回路が同時に起動される。
【０００７】
図１４には、外部電源ＶＤＤを投入した後、外部電源ＶＤＤの電位が３Ｖに達すると、ＶＰＰ電源回路、及びＶＩＮＴ電源回路が同時に起動される例が示されている。ＶＰＰ電源回路、及びＶＩＮＴ電源回路が同時に起動されると、内部電源ＶＰＰ、ＶＩＮＴの電位が、それらの設定電位に向けて同時に上昇しだす。内部電源ＶＰＰの設定電位の一例は４Ｖである。また、内部電源ＶＩＮＴの設定電位の一例は２．５Ｖである。
【０００８】
図１５は、強誘電体半導体メモリの典型的な構成を示すブロック図である。
【０００９】
図１５に示すように、ＶＰＰ電源回路１０２は、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、ワード線、及びワード線を制御するワード線制御回路１０４に供給される。
【００１０】
ＶＩＮＴ電源回路１０３は、内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは、プレート線、プレート線を制御するプレート線制御回路１０５、及びチップ全体の動作を制御する論理回路群、例えばタイミング制御回路１０６に供給される。
【００１１】
タイミング制御回路１０６は、ＷＬ活性信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路１０４に供給され、ＰＬ活性信号はプレート線制御回路１０５に供給される。
【００１２】
ワード線制御回路１０４は、例えばＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード制御回路１０４に供給される前に、電位振幅変換回路ＬＳを経由する。この理由は、タイミング制御回路１０６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路１０４が、内部電源ＶＰＰを電源として動作することにある。つまり、ＷＬ活性信号の電位振幅を、内部電源ＶＰＰの電位振幅に変換しなければ、ワード線制御回路１０４は正常に動作しない。電位振幅変換回路ＬＳの一回路例を、図１６に示しておく。
【００１３】
プレート線制御回路１０５は、例えばＰＬ活性信号に基づいて活性化され、プレート線の電位を制御する。
【００１４】
電源投入検知回路１０１は、外部電源ＶＤＤが投入されたことを検知して電源起動信号を出力する。電源起動信号は、ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路１０３に供給される。
【００１５】
ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路１０３はそれぞれ、電源起動信号に基づいて同時に起動される。ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路１０３がそれぞれ同時に起動されることで、図７に示したように、内部電源ＶＰＰの電位、及び内部電源ＶＩＮＴの電位が同時にそれぞれ上昇する。
【００１６】
また、電源投入検知回路１０１は、外部電源ＶＤＤが投入されたことを検知してリセット信号ＲＳＴを出力する。リセット信号ＲＳＴは、ワード線制御回路１０４、プレート線制御回路１０５、及びタイミング制御回路１０６それぞれに供給される。リセット信号ＲＳＴがこれら回路に供給されている間、ワード線、及びプレート線の活性化が禁止される。
【００１７】
リセット信号ＲＳＴは、例えば内部電源ＶＰＰ、ＶＩＮＴがそれぞれ、例えば内部電源ＶＰＰ、ＶＩＮＴを受けるトランジスタのしきい値電圧以上になると、解除される。リセット信号ＲＳＴが解除されると、ワード線、及びプレート線を活性化することが可能となり、メモリセルアレイに集積された強誘電体メモリセルに対してアクセスすることが可能となる。
【００１８】
ところで、内部電源ＶＰＰ、ＶＩＮＴを０Ｖから起動する際、電源電圧ＶＰＰ、ＶＩＮＴが供給される論理回路に、予期しないノイズが発生することがある。ここで、論理回路は、例えばワード線制御回路１０４、プレート線制御回路１０５、タイミング制御回路１０６等に含まれる論理回路である。このような論理回路の一例を図１７Ａに、また、予期しないノイズが発生する様子を図１７Ｂに示す。
【００１９】
図１７Ａに示すように、論理回路の一例は、入力を０Ｖに固定したインバータと、このインバータの出力が入力されるインバータとを含む。これらインバータにはそれぞれ、内部電源ＶＩＮＴが供給される。
【００２０】
図１７Ａに示す論理回路は、論理的には入力が０Ｖなので、出力は常に０Ｖとなる。しかし、実際には、内部電源ＶＩＮＴの電位が、論理回路に含まれるトランジスタのしきい値電圧以上に上昇するまでは出力が不定となる。これにより、図１７Ｂに示すような予期しないノイズが発生する。
【００２１】
例えば強誘電体メモリにおいて、予期しないノイズが発生すると、強誘電体メモリセルに蓄えられているデータが破壊される可能性がある。この様子を示したのが図１８である。
【００２２】
図１８に示す例では、プレート線ＰＬに、図１７Ｂで説明したような予期しないノイズがのった場合、メモリセルの強誘電体キャパシタＣに電圧がかかってしまう様子を示している。
【００２３】
強誘電体キャパシタＣの両端に電圧がかかると、保持データである分極量が減少する、あるいは破壊されてしまう。このことから、予期しないノイズは、強誘電体メモリのデータ保持特性を著しく劣化させるものである。
【００２４】
このようなデータ保持特性の劣化に関する事情は、図１９に示すような、セルトランジスタＴのソースドレイン間に強誘電体キャパシタＣの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリにおいても全く同様である。
【００２５】
予期しないノイズの発生を抑制するには、図１７Ａに示した論理回路を、例えば図２０Ａに示すような論理回路とすれば良い。
【００２６】
図２０Ａに示すように、この論理回路は、図１７Ａに示した論理回路の最終段に、論理回路の出力を、ある電位に固定する回路２００を追加したものである。回路２００は、リセット信号ＲＳＴに基づいて論理回路の出力を、ある電位、例えば回路内接地電位ＶＳＳに固定する。リセット信号ＲＳＴは、内部電源ＶＩＮＴよりも高い電位、例えば外部電源ＶＤＤである。この例では、ＶＤＤレベルのリセット信号ＲＳＴが入力されている間、図２０Ｂに示すように、論理回路の出力は、常に接地電位ＧＮＤ、即ち０Ｖに固定される。内部電源ＶＩＮＴがトランジスタのしきい値電圧以上に上昇し、誤動作の可能性が無くなれば、リセット信号ＲＳＴを解除、例えば接地電位ＧＮＤにしてよい。
【００２７】
このようにリセット信号ＲＳＴに基づいて、例えば論理回路の出力を固定する回路２００を、論理回路の最終段に追加することにより、電源投入時の予期しないノイズを防ぐことができる。そして、回路２００を、プレート線制御回路１０５に含まれる、例えばプレート線駆動回路の最終論理段に組み込む。これにより、強誘電体メモリにおいて、予期しないノイズに基づくデータ保持特性の劣化に関する事情を抑制することができる。
【００２８】
なお、従来の強誘電体メモリとして、この強誘電体メモリに記憶されたデータをダメージから保護するために、外部チップイネーブル信号/XCE、及びパワーステート検知信号POFFLに応答して内部チップイネーブル信号CE及びICEを制御することによって、メモリアクセスを抑制するものがある（例えば、特許文献１参照）。
【００２９】
【特許文献１】
米国特許第５，９４３，２５７号明細書（例えば、第１１カラム第１９行〜第１３カラム第６行、第１０図及び第１１図）
【００３０】
【発明が解決しようとする課題】
しかしながら、プレート線駆動回路は、チップ内部に非常に多く存在する。このため、プレート線駆動回路に回路２００を組み込むことは回路規模を増加させ、結果としてチップ面積の増加を招くことになる。
【００３１】
この発明は、上記の事情に鑑み為されたもので、その目的の一つは、例えば回路規模の増加を抑制しつつ、データ保持特性の劣化を抑制することが可能となる、強誘電体メモリセルを含んだ半導体集積回路装置を提供することにある。
【００３２】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、セルトランジスタ（Ｔ）のソース、ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリセルと、前記セルトランジスタが待機状態である時に、このセルトランジスタのゲートに供給され、このセルトランジスタを導通させる第１電源電位を発生する第１電源回路と、前記セルトランジスタが待機状態以外の状態である時に、前記セルトランジスタのソースあるいはドレインに供給され得る第２電源電位を発生する第２電源回路と、電源投入を検知して前記第１電源回路、及び前記第２電源回路を起動させる電源起動信号、又は電源投入を検知して前記第１電源回路を起動させる第１電源起動信号、及び前記第２電源回路を起動させる第２電源起動信号を出力する電源投入検知回路と、前記第１電源回路の起動が開始された後、前記第２電源回路の起動を開始させる起動順序制御回路と、を具備し、前記起動順序制御回路は、前記電源起動信号、又は前記第２電源信号を、遅延回路を介して前記第２電源回路に供給する。
【００３７】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３８】
（第１実施形態）
第１実施形態は、ＴＣ並列ユニット直列接続型強誘電体半導体メモリに関するものである。図５に、ＴＣ並列ユニット直列接続型強誘電体半導体メモリが持つメモリセルアレイの一例を示す。
【００３９】
図５に示すように、ＴＣ並列ユニット直列接続型強誘電体半導体メモリは、そのメモリセルアレイ１０に、ＴＣ並列ユニット直列接続型強誘電体メモリセルが複数集積される。ＴＣ並列ユニット直列接続型強誘電体メモリセルは、例えばセルトランジスタＴのソース、ドレイン間に強誘電体キャパシタＣの両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したものである。
【００４０】
ＴＣ並列ユニット直列接続型強誘電体半導体メモリでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０、ＢＳ１）の電位は、例えば内部電源ＶＰＰ、あるいは回路内接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。また、待機状態においては、例えはＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤとなる。プレート線ＰＬ（ＰＬ、/ＰＬ）の電位は、内部電源ＶＩＮＴ、あるいは回路内接地電位ＧＮＤのいずれかの電位をとる。また、待機状態においては、ＰＬ＝ＧＮＤとなる。ビット線ＢＬ（ＢＬ、/ＢＬ）には、強誘電体メモリセルから読み出された電荷が転送される。待機状態においては、ＢＬ＝ＧＮＤである。
【００４１】
図１は、この発明の第１実施形態に係る強誘電体半導体メモリの電源投入直後におけるチップ内部の電源電位波形を示す電位波形図である。
【００４２】
図１に示すように、本第１実施形態に係る強誘電体半導体メモリでは、外部電源ＶＤＤが投入され、外部電源ＶＤＤの電位が０Ｖからある電位、本例では、例えば３Ｖに達すると、まず、ＶＰＰ電源回路が起動される。ＶＰＰ電源回路が起動されると、内部電源ＶＰＰの電位が、その設定電位に向けて上昇しだす。内部電源ＶＰＰの設定電位の一例は、例えば４Ｖである。本例では、ＶＩＮＴ電源回路は、内部電源ＶＰＰの電位が充分に高い電位になるまでは起動させない。このため、内部電源ＶＩＮＴの電位は、内部電源ＶＰＰの電位が充分に高い電位になるまでは、回路内接地電位ＧＮＤ、例えば０Ｖとなる。内部電源ＶＰＰの電位が充分に高い電位、本例では、設定電位、例えば４Ｖに達すると、ＶＩＮＴ電源回路が起動される。ＶＩＮＴ電源回路が起動されると、内部電源ＶＩＮＴの電位が、その設定電位に向けて上昇しだす。内部電源ＶＩＮＴの設定電位の一例は、例えば２．５Ｖである。
【００４３】
図２は、この発明の第１実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図である。なお、図２は、強誘電体半導体メモリに含まれるいくつかの回路のうち、主要な電源回路、及びこれに関連する主要な回路のみを示した概略的なブロック図である。
【００４４】
図２に示すように、主要な電源回路、及びこれに関連する主要な回路としては、例えば電源投入検知回路１、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワード線制御回路４、プレート線制御回路５、及びタイミング制御回路６を挙げることができる。
【００４５】
図２に示すように、ＶＰＰ電源回路２は、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、本例では、例えばワード線、及びワード線を制御するワード線制御回路４に供給される。
【００４６】
ＶＩＮＴ電源回路３は、内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは、本例では、例えばプレート線、プレート線を制御するプレート線制御回路５、及びチップ全体の動作を制御する論理回路群、例えばタイミング制御回路６に供給される。
【００４７】
タイミング制御回路６は、例えばＷＬ活性信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路４に供給され、ＰＬ活性信号はプレート線制御回路５に供給される。
【００４８】
ワード線制御回路４は、例えばＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード制御回路４に供給される前に、電位振幅変換回路ＬＳ-Ｒを経由する。この理由は、従来と同じく、タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路４が、内部電源ＶＰＰを電源として動作することにある。
【００４９】
プレート線制御回路５は、例えばＰＬ活性信号に基づいて活性化され、プレート線の電位を制御する。
【００５０】
電源投入検知回路１は、外部電源ＶＤＤが投入されたことを検知して電源起動信号を出力する。本例では、例えば２つの電源起動信号、例えばＶＰＰ起動信号、ＶＩＮＴ起動信号を出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路２に供給される。ＶＩＮＴ起動信号は、本例では、起動順序制御回路７に供給される。
【００５１】
図３は、電源投入検知回路１の一回路例を示す回路図である。
【００５２】
図３に示すように、ＶＤＤの電位がゼロから上昇すると、２つの抵抗ＲＡ，ＲＢの比によってノードＰＧの電位が決まり、ＰＧの電位もＶＤＤの上昇に従って上昇していく。ＶＤＤの電位が、ＶＤＤ−ＰＧの電位差がちょうどＰＭＯＳトランジスタのしきい値を超えるまで上昇するとトランジスタが導通状態となり出力ＶＤＤＭＩＮが“Ｈ”状態になる。ＶＤＤが低くなってＶＤＤ−ＰＧの電位差がＰＭＯＳトランジスタのしきい値より低くなった場合は、出力ノードＶＤＤＭＩＮの電位が抵抗素子ＲＣを介して放電されるためＶＤＤＭＩＮの出力電位が“Ｌ”となる。これにより電源電圧ＶＤＤが一定の電圧よりも高いことを検知することができる。
【００５３】
起動順序制御回路７は、ＶＰＰ電源回路２、及びＶＩＮＴ電源回路３の起動順序を制御する。本例の起動順序制御回路７は、ＶＰＰ電源回路２の起動が開始された後、例えば内部電源ＶＰＰの電位が充分に高い電位になってから、ＶＩＮＴ電源回路３の起動が開始されるように起動順序を制御する。
【００５４】
起動順序制御回路７の一例は、例えば遅延回路８を含む。遅延回路８はＶＩＮＴ起動信号を遅延させる。これにより、起動信号ＶＩＮＴは、例えば起動信号ＶＰＰに対して遅延され、ＶＩＮＴ電源回路３は、内部電源ＶＰＰの電位が充分に高い電位、本例では、例えば４Ｖに達した後、起動が開始されるように制御することが可能となる。
【００５５】
図４は、遅延回路の一回路例を示す回路図である。
【００５６】
図４に示すように、遅延回路は外部電源ＶＤＤによって駆動されるインバータ列の中途に抵抗素子と容量素子を挿入した構成からなる。入力が“Ｌ”から“Ｈ”に遷移すると、容量素子に蓄えられた電荷が抵抗素子を介して放電されるので単純なインバータのみの構成の場合にくらべて入力から出力への伝達時間が遅くなる。これにより入力から出力への遅延を実現する。
【００５７】
ＶＰＰ電源回路２は、ＶＰＰ起動信号に基づいて起動され、ＶＩＮＴ電源回路３は、起動順序制御回路７を経由したＶＩＮＴ起動信号に基づいて起動される。これにより、図１に示したように、内部電源ＶＰＰが充分に高い電位になってから、内部電源ＶＩＮＴの電位が上昇するようになる。
【００５８】
また、電源投入検知回路１は、外部電源ＶＤＤが投入されたことを検知してリセット信号ＲＳＴを所定の時間、出力する。リセット信号ＲＳＴは、本例では、例えばタイミング制御回路６、及び電位振幅変換回路ＬＳ-Ｒに供給される。
【００５９】
リセット信号が出力される時間の一例は、例えば電源投入後から１ミリ秒未満である。そして、この１ミリ秒未満の時間中に、例えばＶＰＰ電源回路２の起動が終了する。ここで、起動の終了とは、例えば内部電源ＶＰＰの電位が設定電位、例えば４Ｖに達したこと、あるいは内部電源ＶＰＰの電位が、内部電源ＶＰＰを受けるトランジスタのしきい値に達したこと、のいずれかを指す。
【００６０】
図６は、この発明の第１実施形態に係る強誘電体半導体メモリが具備する電位振幅変換回路ＬＳ-Ｒの一例を示す回路図である。
【００６１】
電位振幅変換回路ＬＳ-Ｒは、内部電源ＶＰＰが供給される論理回路群に含まれた論理回路の一つである。
【００６２】
図６に示す電位振幅変換回路ＬＳ-Ｒは、リセット信号ＲＳＴが、“HIGH”レベル、例えばＲＳＴ＝ＶＤＤとなっている場合、入力ＩＮの電位状態に係わらず、出力ＯＵＴの電位は、回路内接地電位ＧＮＤ、例えば０Ｖに保たれる。このため、ＶＩＮＴ電源回路３が起動しておらず、タイミング制御回路６からのＷＬ活性信号の状態が不定であっても、ワード線制御回路４に入力されるＷＬ活性信号の状態を初期状態に保つことが可能となる。これにより、リセット信号ＲＳＴが、例えばＲＳＴ＝ＶＤＤとなっている場合、タイミング制御回路６からのＷＬ活性信号の電位に係わらず、ワード線制御回路４に入力されるＷＬ活性信号の電位を、ワード線がリセット状態、例えばセルトランジスタのゲートの電位を待機状態とする電位に保つことができる。
【００６３】
また、リセット信号ＲＳＴは、タイミング制御回路６に供給されている。これにより、プレート線制御回路５に入力されるＰＬ活性信号の電位についても、リセット信号ＲＳＴが、例えばＲＳＴ＝ＶＤＤとなっている場合では、プレート線がリセット状態、例えばセルトランジスタのソースあるいはドレインの電位を待機状態とする電位に保つことができる。
【００６４】
本第１実施形態に係る強誘電体半導体メモリのリセット信号ＲＳＴは、従来とは異なり、例えば図５に示すように、ワード線制御回路４に含まれるワード線駆動回路WL.DRV.及びブロック選択線駆動回路BS.DRV.の最終論理段には入力されない。このため、ＶＰＰ電源回路２の起動初期においては、ワード線に予期しないノイズがのる可能性がある。
【００６５】
同様に、リセット信号ＲＳＴは、プレート線制御回路５に含まれるプレート線駆動回路（PL.DRV.）の最終論理段にも入力されない。このため、ＶＩＮＴ電源回路３の起動初期においても、プレート線に予期しないノイズがのる可能性がある。
【００６６】
しかしながら、本第１実施形態に係る強誘電体半導体メモリにおいては、強誘電体メモリセルに蓄積されているデータが、予期しないノイズによって破壊される可能性は抑制されている。この様子を説明するのが図７である。
【００６７】
図７には、内部電源ＶＰＰ、ＶＩＮＴの電位に加えて、図５に示したメモリセルアレイにおける各ノードの電位の挙動が示されている。
【００６８】
ここで、ワード線ＷＬ、及びブロック選択線ＢＳは、内部電源ＶＰＰによって駆動され、プレート線ＰＬ、及びビット線ＢＬは、内部電源ＶＩＮＴによって駆動される。
【００６９】
本第１実施形態に係る強誘電体半導体メモリでは、図１に示したように、まず、内部電源ＶＰＰが活性化される。これにより、図７に示すように、まず、ワード線ＷＬ、及びブロック選択線ＢＳが、待機状態の電位、例えばＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤになる。ＶＰＰ電源回路の起動初期では、ワード線ＷＬ、及びブロック選択線ＢＳそれぞれに、予期しないノイズを受ける可能性がある。しかし、この予期しないノイズは、強誘電体メモリセルに蓄積されたデータを破壊するものではない。
【００７０】
また、ワード線ＷＬの電位が十分高くなった後は、本例では、図５に示したメモリセルアレイの構造から明らかなように、強誘電体キャパシタＣの２つのノード、即ち強誘電体キャパシタＣの２つの電極が、セルトランジスタＴの導通によって、電気的に同電位に保たれる。よって、プレート線ＰＬ、あるいはビット線ＢＬに多少の電位変動が生じても、ワード線ＷＬの電位が十分に高ければ、メモリセルのデータが破壊されることはない。
【００７１】
（第２実施形態）
図９にこの発明の第２実施形態における電源切断時の内部電源波形を示す。
【００７２】
本第２実施形態も第１実施形態と同様に、図５に示したＴＣ並列ユニット直列接続型強誘電体メモリセルを具備する強誘電体記憶装置に関するものである。
【００７３】
図１０は本第２実施形態に係る強誘電体メモリの一構成例を示すブロック図である。
【００７４】
図１０に示すように、本第２実施形態が、第１実施形態と特に異なるところは、電源投入検知回路１が電源電位検知回路１’となっていることである。
【００７５】
電源電位検知回路１’は、第１実施形態で説明した電源投入検知回路１と同様に、外部電源ＶＤＤが投入されたのを検知して、ＶＰＰ起動信号およびＶＩＮＴ起動信号を出力し、一定時間、回路をリセット状態に保つためリセット信号ＲＳＴを出力する。さらに、電源電位検知回路１’は、外部電源ＶＤＤが切断されたのを検知して、外部電源ＶＤＤの電位が第１の所定電位Ｖ１より低くなった場合にもリセット信号ＲＳＴを発生する。さらに、外部電源ＶＤＤの電位が第１の所定電位Ｖ１よりも低い第２の所定電位Ｖ２になると、電源電位検知回路１’は、VＶＩＮＴ放電信号を出力する。
【００７６】
本例のＶＩＮＴ発生回路３はＶＩＮＴ放電信号を受けると非活性となり、内部電源ＶＩＮＴが接地電位ＧＮＤに短絡される。即ち、ＶＩＮＴ＝０Ｖとなるように制御される。
【００７７】
内部電源ＶＩＮＴは、第１の実施形態で説明したように、プレート線およびビット線を駆動する電位である。このときワード線を駆動する内部電源ＶＰＰは放電されておらず、リセット信号ＲＳＴが活性化しているため、ワード線の電位は内部電源ＶＩＮＴが放電されて接地電位ＧＮＤに等しくなるまで、待機状態ＶＰＰにリセットされ、充分高いまま保たれる。
【００７８】
本第２実施形態では、内部電源ＶＩＮＴが放電されて接地電位ＧＮＤになった後、内部電源ＶＰＰの電位は自然放電されて次第に低くなる。内部電源ＶＩＮＴが接地電位ＧＮＤになった後は、プレート線およびビット線を駆動するいかなる電力も残っていないため、内部電源ＶＰＰが低くなりメモリセルのワード線電位が低くなっても、メモリセルキャパシタの両端に電圧がかかることはない。したがって、データが破壊されることはない。
【００７９】
（第３実施形態）
図１１に本発明の第３実施形態を示す。本実施形態は、内部電源ＶＩＮＴの接地電位ＧＮＤへの放電を制御する回路の例である。
【００８０】
外部電源ＶＤＤが供給される電源線にソースが接続されたＰＭＯＳトランジスタ３１のゲートとドレインは短絡され、内部電源線ＶＤＤＸに接続される。これにより内部電源線ＶＤＤＸの電位は、外部電源ＶＤＤよりも概ねＰＭＯＳトランジスタ３１のしきい値ＶＴＨだけ低い値（ＶＤＤ−ＶＴＨ）に保たれる。ＶＩＮＴ放電信号は、電位振幅変換回路ＬＳに供給される。電位振幅変換回路ＬＳは、外部電源ＶＤＤの電位振幅を持つＶＩＮＴ放電信号を、内部電源ＶＤＤＸの電位振幅を持つ信号ＧＮに変換する。これにより、内部電源ＶＩＮＴの電位を接地電位ＧＮＤに放電する放電回路３２は、内部電源ＶＤＤＸの電位振幅を持つ信号ＧＮによって駆動される。放電回路３２は、例えば、ゲートに信号ＧＮを受けるＮＭＯＳトランジスタ３３を含んで構成される。ＮＭＯＳトランジスタ３３は、ソースを接地電位ＧＮＤの供給端に接続し、ドレインを内部電源ＶＩＮＴの供給端に接続する。
【００８１】
図１２は、本第３実施形態に関わる回路の動作を示す動作波形図である。
【００８２】
図１２に示すように、第３実施形態では、外部電源ＶＤＤの電位が第２の所定電位Ｖ２よりも低くなっても、内部電源ＶＤＤＸの電位は（ＶＤＤ−ＶＴＨ）よりも低くなることはない。
【００８３】
従って、本第３実施形態では、仮に外部電源ＶＤＤの電位が非常に早く接地電位ＧＮＤまで下がった場合でも、内部電源ＶＩＮＴの電位を、接地電位GNDまで正常に放電させることができる。
【００８４】
（第４実施形態）
図１３は、この発明の第４実施形態に係る強誘電体メモリの一構成例を示すブロック図である。
【００８５】
第４実施形態でも第１実施形態で説明したように、電源電圧ＶＤＤが第１の所定の電位Ｖ１より低くなるとリセット信号ＲＳＴが発生する。上記実施形態ではＲＳＴ信号は回路全体を待機状態に保つ信号であった。
【００８６】
しかし、チップに対するアクセスが行われている際に、リセット信号が発生してワード線、プレート線などが強制的に待機状態になってしまうと正常にアクセスが終了せず、メモリセルのデータが破壊される可能性がある。
【００８７】
そこで、本第４実施形態では、電源ＶＤＤが第１の所定の電位Ｖ１よりも低くなることにより発生する信号ＲＳＴと、チップが待機状態であることを示す信号ＳＴＢＹとの論理和信号ＲＳＴＸがリセット信号として各回路に接続される構成をとっている。信号ＳＴＢＹは、タイミング制御回路によって生成され、チップに対するアクセスが行われていないときに活性化される信号である。
【００８８】
本第４実施形態の構成により、チップに対するアクセスが行われており、信号ＳＴＢＹが発生していない場合は、アクセスが終了してチップがスタンバイ状態になってから信号ＲＳＴ、即ち信号ＲＳＴＸが有効になる。これにより、アクセスの途中でチップが強制的にリセットされることによるデータの破壊を防ぐことができる。
【００８９】
以上、この発明を第１〜第４実施形態により説明したが、この発明はこれら第１〜第４実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００９０】
例えば上記実施形態では、電源投入検知回路１は、電源起動信号として、ＶＰＰ起動信号、ＶＩＮＴ起動信号の２つを出力したが、１つの電源起動信号を出力するように変形することが可能である。この場合には、１つの電源起動信号は、ＶＰＰ電源回路２に、例えば直接供給され、また、ＶＩＮＴ電源回路３には、例えば起動順序制御回路７を経由して供給される。起動順序制御回路７の一例は、上記実施形態と同様に、電源起動信号がＶＩＮＴ電源回路３に達する時間を、この電源起動信号がＶＰＰ電源回路２に達する時間に対して遅延させる遅延回路８を含むことである。例えばこのように構成すれば、電源起動信号が１つであっても、上記実施形態と同様の利点を得ることができる。
【００９１】
また、第２〜第４実施形態の電源電位検知回路は、電源投入の検知と、電源切断の検知とをそれぞれ行う。しかし、電源投入を検知する回路と、電源切断を検知する回路とは、別々に設けられても良い。
【００９２】
また、上記実施形態では、強誘電体半導体メモリとして、ＴＣ並列ユニット直列接続型強誘電体メモリを例示した。しかし、上記一実施形態に係る発明は、例えば図８に示すように、例えばセルトランジスタＴと強誘電体キャパシタＣとを直列に接続した、いわゆる１トランジスタ−１キャパシタ型強誘電体メモリセルを含む強誘電体メモリにも応用することが可能である。
【００９３】
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９４】
また、上記実施形態は、この発明を強誘電体半導体メモリに適用した例に基づき説明したが、上述したような強誘電体半導体メモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００９５】
【発明の効果】
以上説明したように、この発明によれば、例えば回路規模の増加を抑制しつつ、データ保持特性の劣化を抑制することが可能となる、強誘電体メモリセルを含んだ半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る強誘電体半導体メモリの電源投入後におけるチップ内部の電源電位波形を示す電位波形図
【図２】図２はこの発明の第１実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図
【図３】図３は電源投入検知回路の一回路例を示す回路図
【図４】図４は遅延回路の一回路例を示す回路図
【図５】図５はこの発明の第１実施形態に係る強誘電体半導体メモリのメモリセルアレイの一例を示す回路図
【図６】図６はこの発明の第１実施形態に係る強誘電体半導体メモリが具備する電位振幅変換回路の一例を示す回路図
【図７】図７はこの発明の第１実施形態に係る強誘電体半導体メモリの電源投入直後のワード線、ブロック選択線、プレート線及びビット線の電位波形を示す電位波形図
【図８】図８はこの発明の第１実施形態に係る強誘電体半導体メモリのメモリセルアレイの他例を示す回路図
【図９】図９はこの発明の第２実施形態に係る強誘電体半導体メモリの電源切断後におけるチップ内部の電源電位波形を示す電位波形図
【図１０】図１０はこの発明の第２実施形態に係る強誘電体半導体メモリの一構成例を示すブロック図
【図１１】図１１はこの発明の第３実施形態に係る強誘電体半導体メモリの一構成例を示す回路図
【図１２】図１０はこの発明の第３実施形態に係る強誘電体半導体メモリの電源切断後におけるチップ内部の電源電位波形を示す電位波形図
【図１３】図１３は、この発明の第４実施形態に係る強誘電体メモリの一構成例を示すブロック図
【図１４】図１４は強誘電体半導体メモリの電源投入直後におけるチップ内部の典型的な電源電位波形を示す電位波形図
【図１５】図１５は強誘電体半導体メモリの典型的な構成を示すブロック図
【図１６】図１６は強誘電体半導体メモリが具備する典型的な電位振幅変換回路を示す回路図
【図１７】図１７Ａは論理回路の一例を示す回路図、図１７Ｂは図１７Ａに示す論理回路の電源投入直後の電位波形を示す電位波形図
【図１８】図１８は強誘電体半導体メモリセルの強誘電体キャパシタに電圧がかかる様子を示す図
【図１９】図１９はＴＣ並列ユニット直列接続型強誘電体メモリセルを示す回路図
【図２０】図２０Ａは電源投入時に発生するノイズを抑制可能な論理回路の一例を示す回路図、図２０Ｂは図２０Ａに示す論理回路の電源投入直後の電位波形を示す電位波形図
【符号の説明】
１…電源投入検知回路
２…ＶＰＰ電源回路
３…ＶＩＮＴ電源回路
４…ワード線制御回路
５…プレート線制御回路
６…タイミング制御回路
７…起動順序制御回路
８…遅延回路
１０…メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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