(57)【特許請求の範囲】
【請求項１】
第１および第２の制御入力端を備え、これら第１および第２の制御入力端に供給される制御信号の差分に応じて、入力信号を利得制御する可変利得増幅回路部と、
それぞれの定電流値が入力デジタル制御データの各ビットの重みにそれぞれ対応する、前記入力デジタル制御データのビット数に等しい数の複数個の定電流源と、
それぞれ第１および第２の入力端と出力端とを備え、この出力端が前記定電流源のそれぞれに接続されるとともに、前記第１および第２の入力端が前記可変利得増幅回路部の前記第１および第２の制御入力端にそれぞれ接続される複数個のスイッチ回路と、
前記可変利得増幅回路部の前記第１および第２の制御入力端と、前記複数個のスイッチ回路との接続点に接続される１対のダイオードと、
前記１対のダイオードに対して一定の電流を供給するようにする回路部と
を備える利得制御回路。
【請求項２】
上記１対のダイオードのいずれかに直接に定電流源が接続される
請求項１に記載の利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタルの制御データに対応する、利得制御回路に関する。
【０００２】
【従来の技術】
従来、図４に示すように、信号源１からの信号が入力端子１０ｉを通じて供給され可変利得増幅回路１０の利得を、並列形式のデジタル制御データＤｐから、Ｄ−Ａ変換回路２０において変換された、アナログ利得制御信号Ｓ２０により制御するようにしたものが知られている。
【０００３】
そして、図４の可変利得増幅回路１０と、Ｄ−Ａ変換回路２０とは、例えば、それぞれ図５に示すように構成される。
【０００４】
図５において、可変利得増幅回路１０は、例えば、３個のｎｐｎトランジスタ１１，１２，１３を含む差動増幅回路として構成される。
【０００５】
第１および第２のトランジスタ１１，１２のエミッタに共通に、第３のトランジスタ１３のコレクタが接続され、トランジスタ１１，１２のコレクタは、それぞれ抵抗器Ｒ１，Ｒ２を通じて、電源ラインに接続されると共に、トランジスタ１２のコレクタが出力端子１０ｏに接続される。
【０００６】
トランジスタ１３のエミッタが、抵抗器Ｒ３を通じて、グラウンドに接続されると共に、トランジスタ１３のベースとグラウンドの間に、信号源１と、ベース電源１４とが直列に接続されて、トランジスタ１３は、可変電流源として機能する。
【０００７】
一方、Ｄ−Ａ変換回路２０は、入力デジタル制御データＤｐのビット数ｎに等しい、複数の定電流源２１ａ，２１ｂ，２１ｃ〜２１ｎと、同数のスイッチ回路２２ａ，２２ｂ，２２ｃ〜２２ｎとを含んで構成される。
【０００８】
定電流源２１ａ〜２１ｎは、スイッチ回路２２ａ〜２２ｎの各出力端とグラウンドの間に接続される。また、スイッチ回路２２ａ〜２２ｎの各ｖ側入力端が電源ラインに直接に接続されると共に、スイッチ回路２２ａ〜２２ｎの各ｕ側入力端は、抵抗器Ｒ４を通じて、電源ラインに接続される。
【０００９】
スイッチ回路２２ａ〜２２ｎには、制御信号として、外部のデジタル制御信号源（図示は省略）からの、ｎビットの自然２進符号のデジタル制御信号Ｄｐが供給され、このデジタル制御信号Ｄｐの対応するビットのデータの“０”，“１”に応じて、スイッチ回路２２ａ〜２２ｎが、例えば、ｖ側、ｕ側に切り換えられる。
【００１０】
また、各定電流源２１ａ，２１ｂ，２１ｃ〜２１ｎは、デジタル制御信号ＤｐのＭＳＢ（最上位ビット），２ＳＢ，３ＳＢ〜ＬＳＢ（最下位ビット）に対応し、２ＳＢに対応する定電流源２１ｂの電流Ｉｂは、ＭＳＢに対応する定電流源２１ａの電流Ｉａの１／２倍とされ、以下、ＬＳＢまでの各ビットに対応する定電流源の電流は、一つ上位のビットに対応する定電流源の電流の１／２倍とされる。
【００１１】
スイッチ回路２２ａ〜２２ｎの各ｕ側入力端と抵抗器Ｒ４との接続中点に、演算増幅器２３の非反転入力端子が接続され、演算増幅器２３の出力端子と反転入力端子との間に抵抗器Ｒ５が介挿されると共に、反転入力端子とグラウンドとの間に抵抗器Ｒ６が介挿される。
【００１２】
そして、演算増幅器２３の出力端子とｎｐｎトランジスタ２４のベースとが接続され、このトランジスタ２４のエミッタが、抵抗器Ｒ７を通じて、トランジスタ２５のエミッタに接続される。
【００１３】
トランジスタ２６のコレクタが電源ラインに接続され、トランジスタ２６のエミッタと、トランジスタ２４，２５のコレクタとの間に、それぞれ負荷として、ダイオード２７，２８のアノード・カソードが介挿される。トランジスタ２６のベースとグラウンドの間には、ベース電源２９が介挿されて、トランジスタ２６は、電圧レギュレータとして機能する。
【００１４】
また、トランジスタ２４，２５の各エミッタとグラウンドとの間に、定電流源３１，３２が介挿され、トランジスタ２５のベースとグラウンドの間には、ベース電源３３が介挿される。
【００１５】
そして、トランジスタ２４のコレクタとダイオード２７の接続中点が、可変利得増幅回路１０のトランジスタ１１のベースに接続されると共に、トランジスタ１２のベースには、トランジスタ２４のコレクタとダイオード２８の接続中点が接続される。
【００１６】
図５のＤ−Ａ変換回路２０では、デジタル制御信号Ｄｐの、あるビットが“１”のときに、対応するスイッチ回路が、図示のように、ｕ側に切り換えられて、抵抗器Ｒ４に、対応する定電流源の電流が流れる。また、デジタル制御信号Ｄｐの、あるビットが“０”のときには、対応するスイッチ回路が、図示とは逆に、ｖ側に切り換えられて、抵抗器Ｒ４には、対応する定電流源の電流が流れない。
【００１７】
したがって、図５のＤ−Ａ変換回路２０では、デジタル制御信号Ｄｐの各ビットが“１”のときにのみ、各ビットの重みに比例した量だけの電圧降下が、抵抗器Ｒ４の両端に生ずる。
【００１８】
この抵抗器Ｒ４の電圧降下は、例えば、ｎビットのデジタル制御信号Ｄｐの入力バスデータが“１００‥‥００”の場合を中心とし、有効最小データの“０００‥‥００”から最大データの“１１１‥‥１１”までの範囲に対応して変化する。
【００１９】
上述のような、抵抗器Ｒ４の電圧降下が、演算増幅器２３を通じて、トランジスタ２４のベースに供給されると、抵抗器Ｒ４の電圧降下の増減に応じて、トランジスタ２４のコレクタ電流が増減する。
【００２０】
トランジスタ２４，２５のエミッタとグラウンドとの間には、それぞれ定電流源３１，３２が介挿されているので、トランジスタ２４のコレクタ電流が増大するとき、その増大分は、抵抗器Ｒ７を通じて、定電流源３２に流入して、この流入分だけ、トランジスタ２５のコレクタ電流を減少させる。
【００２１】
また、トランジスタ２４のコレクタ電流が減少するときは、その減少分が、抵抗器Ｒ７を通じて、トランジスタ２５から定電流源３１に流入して、この流入分だけ、トランジスタ２５のコレクタ電流を増大させる。
【００２２】
上述のようにして、トランジスタ２５のコレクタ電流は、トランジスタ２４のコレクタ電流と逆位相で増減し、ダイオード２７，２８を流れる電流Ｉ２７，Ｉ２８も、互いに逆位相で増減する。
【００２３】
ダイオード２７，２８を流れる電流Ｉ２７，Ｉ２８が、上述のように変化するとき、ダイオード２７，２８の周知の電流・電圧特性により、各ダイオード２７，２８の順方向電圧降下の変化分は、各電流Ｉ２７，Ｉ２８の変化分が対数圧縮されたものとなる。
【００２４】
そして、各ダイオード２７，２８の順方向電圧降下の変化分が、利得制御信号Ｓ２０ａ，２０ｂとして、可変利得増幅回路１０のトランジスタ１２，１１のベースにそれぞれ供給され、各トランジスタ１１，１２の各コレクタ電流が制御されることにより、Ｒ２に生じる電圧降下、即ち、出力端子１０ｏに導出される出力信号のレベル、換言すれば、増幅回路１０の利得が制御される。
【００２５】
上述のような、ダイオード２７，２８における対数圧縮により、入力バスデータの等比級数的な変化に対して、出力端子１０ｏに導出される出力信号のレベルは、等比級数的に変化する。
【００２６】
【発明が解決しようとする課題】
ところが、前出図５に示すような、従来の利得制御回路２０では、トランジスタ２４，２５の各エミッタ間に抵抗器Ｒ７が接続されているので、トランジスタ２４，２５が完全な差動増幅回路として機能せず、ダイオード２７，２８に流れる電流Ｉ２７，Ｉ２８が、図６に示すように、入力バスデータに対して、特に制御範囲の端部で、非直線的に変化してしまう。
【００２７】
そして、可変利得増幅回路１０の出力レベルが、図７に実線で示すように、入力バスデータに対して、非直線的に変化するという問題があった。
【００２８】
また、制御データが０の場合に、出力レベルを絞り込むことが困難であるという問題もあった。
【００２９】
上述のような問題を解消して、図７に鎖線で示すように、入力バスデータに対して、出力レベルを直線的に変化させるためには、補正回路の追加が必要となって、回路規模が大幅に増大するという問題が生ずる。
【００３０】
かかる点に鑑み、この発明の目的は、小さな回路規模で、利得制御特性の直線性を改善した、利得制御回路を提供するところにある。
【００３１】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明による利得制御回路は、
第１および第２の制御入力端を備え、これら第１および第２の制御入力端に供給される制御信号の差分に応じて、入力信号を利得制御する可変利得増幅回路部と、
それぞれの定電流値が入力デジタル制御データの各ビットの重みにそれぞれ対応する、前記入力デジタル制御データのビット数に等しい数の複数個の定電流源と、
それぞれ第１および第２の入力端と出力端とを備え、この出力端が前記定電流源のそれぞれに接続されるとともに、前記第１および第２の入力端が前記可変利得増幅回路部の前記第１および第２の制御入力端にそれぞれ接続される複数個のスイッチ回路と、
前記可変利得増幅回路部の前記第１および第２の制御入力端と、前記複数個のスイッチ回路との接続点に接続される１対のダイオードと、
前記１対のダイオードに対して一定の電流を供給するようにする回路部と
を備えることを特徴とするものである。
【００３２】
かかる構成の請求項１の発明による利得制御回路においては、スイッチ回路が入力デジタル制御データの各ビットの“０”“１”に応じて、第１または第２のの入力端に接続されることにより、第１または第２の各入力端に接続された１対のダイオードには、制御データの全範囲にわたって、リニアに変化する電流が互いに逆位相に流れ、この電流が対数圧縮されて形成される制御信号により、可変利得増幅回路の利得が直線的に制御される。
【００３３】
また、請求項２の発明による利得制御回路は、
請求項１に記載の利得制御回路において、
１対のダイオードのいずれかに直接に定電流源が接続される
ようにしたものである。
【００３４】
かかる構成の請求項２の発明による利得制御回路においては、利得制御範囲の設定が自由となる。
【００３５】
【発明の実施の形態】
以下、図１〜図３を参照しながら、この発明による利得制御回路の実施の形態について説明する。
【００３６】
［実施の形態の構成］
この発明の実施の形態の構成を図１に示す。この図１において、前出図５に対応する部分には同一の符号を付して一部説明を省略する。
【００３７】
図１において、可変利得増幅回路１０は、前出図５に示した従来例と同様に、３個のｎｐｎトランジスタ１１，１２，１３を含む差動増幅回路として構成される。
【００３８】
第１および第２のトランジスタ１１，１２のエミッタに共通に、第３のトランジスタ１３のコレクタが接続され、トランジスタ１１，１２のコレクタは、それぞれ抵抗器Ｒ１，Ｒ２を通じて、電源ラインに接続されると共に、トランジスタ１２のコレクタが出力端子１０ｏに接続される。
【００３９】
トランジスタ１３のエミッタが、抵抗器Ｒ３を通じて、グラウンドに接続されると共に、トランジスタ１３のベースとグラウンドの間に、信号源１と、ベース電源１４とが直列に接続されて、トランジスタ１３は、可変電流源として機能する。
【００４０】
一方、Ｄ−Ａ変換回路２０Ｓは、前出図５に示した従来例と同様に、入力デジタル制御データＤｐのビット数ｎに等しい、複数の定電流源２１ａ，２１ｂ，２１ｃ〜２１ｎと、同数のスイッチ回路２２ａ，２２ｂ，２２ｃ〜２２ｎとを含んで構成され、定電流源２１ａ〜２１ｎは、スイッチ回路２２ａ〜２２ｎの各出力端とグラウンドの間に接続される。
【００４１】
各定電流源２１ａ，２１ｂ，２１ｃ〜２１ｎは、ｎビットの自然２進符号のデジタル制御信号ＤｐのＭＳＢ，２ＳＢ，３ＳＢ〜ＬＳＢに対応し、２ＳＢに対応する定電流源２１ｂの電流Ｉｂは、ＭＳＢに対応する定電流源２１ａの電流Ｉａの１／２倍とされ、以下、ＬＳＢまでの各ビットに対応する定電流源の電流は、一つ上位のビットに対応する定電流源の電流の１／２倍とされる。
【００４２】
また、スイッチ回路２２ａ〜２２ｎには、切り換え制御信号として、ｎビットのデジタル制御信号Ｄｐが供給され、このデジタル制御信号Ｄｐの対応するビットのデータの“０”，“１”に応じて、スイッチ回路２２ａ〜２２ｎが、例えば、ｖ側入力端、ｕ側入力端に切り換えられる。
【００４３】
この実施の形態のＤ−Ａ変換回路２０Ｓでは、トランジスタ２６のコレクタが電源ラインに接続され、トランジスタ２６のベースとグラウンドの間には、ベース電源２９が介挿されて、トランジスタ２６は、電圧レギュレータとして機能する。
【００４４】
また、トランジスタ２６のエミッタに共通に、ダイオード２７，２８のアノードが接続され、一方のダイオード２７のカソードに、スイッチ回路２２ａ〜２２ｎの各ｖ側入力端が共通に接続されると共に、他方のダイオード２８のカソードには、スイッチ回路２２ａ〜２２ｎの各ｕ側入力端が共通に接続される。
【００４５】
そして、ダイオード２７のカソードと可変利得増幅回路１０のトランジスタ１１のベースとが接続されると共に、トランジスタ１２のベースとダイオード２８のカソードとが接続されて、トランジスタ１１，１２の各ベースには、この実施の形態のＤ−Ａ変換回路２０Ｓからの、後述のような利得制御信号Ｓ２０ｕ，２０ｖが供給される。
【００４６】
なお、図１の実施の形態のＤ−Ａ変換回路２０Ｓは、前出図５に示した従来例のＤ−Ａ変換回路２０から、演算増幅器２３、トランジスタ２４，２５、定電流源３１，３２、ベース電源３３を削除したように構成されて、その分だけ回路規模が小さくなっている。
【００４７】
また、図１に点線で示すように、ダイオード２７のカソードとグラウンドの間に、適宜電流Ｉｐの定電流源２１ｐを接続することができる。
【００４８】
［実施の形態の利得制御］
次に、図２および図３をも参照しながら、この発明の実施の形態の利得制御について説明する。
【００４９】
この実施の形態のＤ−Ａ変換回路２０Ｓでは、デジタル制御信号Ｄｐの、あるビットが“１”のときに、対応するスイッチ回路が、図示のように、ｕ側に切り換えられて、対応する定電流源の電流がダイオード２８に流れる。また、デジタル制御信号Ｄｐの、あるビットが“０”のときには、対応するスイッチ回路が、図示とは逆に、ｖ側に切り換えられて、対応する定電流源の電流がダイオード２７に流れる。
【００５０】
したがって、この実施の形態のＤ−Ａ変換回路２０Ｓのダイオード２７には、デジタル制御信号Ｄｐの“０”の各ビットの重みに比例した量だけの電流Ｉ２７が流れると共に、ダイオード２８には、デジタル制御信号Ｄｐの“１”の各ビットの重みに比例した量だけの電流Ｉ２８が流れる。
【００５１】
このダイオード２７，２８の電流Ｉ２７，Ｉ２８は、例えば、ｎビットのデジタル制御信号Ｄｐの入力バスデータが“１００‥‥００”の場合を中心とし、最小データの“０００‥‥００”から最大データの“１１１‥‥１１”までの範囲に対応して、図２に示すように、互いに逆位相で、直線的に増減する。
【００５２】
ダイオード２７，２８に流れる電流Ｉ２７，Ｉ２８が、上述のように変化するとき、ダイオード２７，２８の周知の電流・電圧特性により、各ダイオード２７，２８の順方向電圧降下の変化分は、各電流Ｉ２７，Ｉ２８の変化分が対数圧縮されたものとなる。
【００５３】
そして、各ダイオード２７，２８の順方向電圧降下の変化分が、利得制御信号Ｓ２０ｖ，２０ｕとして、可変利得増幅回路１０のトランジスタ１１，１２のベースにそれぞれ供給され、各トランジスタ１１，１２の各コレクタ電流が制御されることにより、Ｒ２に生じる電圧降下、即ち、出力端子１０ｏに導出される出力信号のレベル、換言すれば、増幅回路１０の利得が制御される。
【００５４】
上述のような、ダイオード２７，２８における対数圧縮により、入力バスデータの等比級数的な変化に対して、出力端子１０ｏに導出される出力信号のレベルは、等比級数的に変化する。
【００５５】
定電流源２１ｐが接続されない場合、出力端子１０ｏに導出される出力信号のレベルは、図３に実線で示すように、絞り込まれた最小出力レベルから最大出力レベルまで、直線性が格段に改善された制御特性が得られる。
【００５６】
また、定電流源２１ｐが接続された場合は、図３に破線で示すように、定電流源２１ｐの電流Ｉｐに対応した適宜レベルだけ、最低出力レベルがアップした直線的な制御特性が得られて、利得制御範囲を自由に設定することができる。
【００５７】
なお、図５の利得制御回路２０では、例えば、抵抗器Ｒ６の接続点および電圧源３３の接続点の間で、グラウンド電位に差が生じた場合、制御特性が悪化すると共に、制御範囲にも影響が及ぶなどの問題もあったが、図１の実施の形態では、回路構成が簡単になっているため、回路的なエラーにも強くなっている。
【００５８】
【発明の効果】
以上説明したように、請求項１の発明によれば、小さな回路規模で、利得制御特性の直線性を改善した、利得制御回路を実現することができる。
【００５９】
また、請求項２の発明によれば、利得制御範囲を自由に設定することができる。
【図面の簡単な説明】
【図１】この発明による利得制御回路の実施の形態の構成を示す回路図である。
【図２】この発明の実施の形態の利得制御を説明するための図である。
【図３】この発明の実施の形態の利得制御特性を示す図である。
【図４】この発明を説明するためのブロック図である。
【図５】従来の利得制御回路の構成例を示す回路図である。
【図６】従来例の利得制御を説明するための図である。
【図７】従来例の利得制御特性を示す図である。
【符号の説明】
１…信号源、１０…可変利得増幅回路、１０ｏ…出力端子、２０Ｓ…Ｄ−Ａ変換回路、２１（２１ａ〜２１ｎ）…定電流源、２２（２２ａ〜２２ｎ）…スイッチ回路、２６…電圧レギュレータ用トランジスタ、２７，２８…ダイオード、Ｄｐ…デジタル制御データ、Ｓ２０ｕ，Ｓ２０ｖ…利得制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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