(57)【特許請求の範囲】
【請求項１】
動作電源の供給に基づいて、外部クロック信号を増幅したクロック信号を生成する第１の増幅器と、
外部電源を昇圧、或いは降圧した内部電源の供給に基づいて、外部入力信号を増幅した入力信号を生成する第２の増幅器と、
前記第１の増幅器で生成されたクロック信号に基づいて、前記第２の増幅器で生成された入力信号を取り込む内部回路と
を備えた半導体装置であって、
前記第１の増幅器に供給される動作電源を、第２の増幅器に供給される内部電源と同期して変化させる同期手段を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記同期手段は、前記第２の増幅器に供給した内部電源を、前記第１の増幅器の動作電源として供給するようにしたことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記同期手段は、前記第２の増幅器に供給した内部電源を、並列に接続した抵抗及び容量を介して前記第１の増幅器に供給するようにしたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の増幅器には、その動作電源として前記外部電源が供給されるものであって、
前記同期手段は、前記第１及び第２の増幅器の電源端子間を容量結合したことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１の増幅器には、前記同期手段を介して入力される動作電源と、外部電源とを切り替える切換回路を備えるものであって、
その切換回路は、前記内部回路が前記第２の増幅器で生成された入力信号を取り込むときのみ、前記同期手段を介して前記第１の増幅器に動作電源を供給するようにしたことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
外部電源の供給に基づいて、外部クロック信号を増幅したクロック信号を生成する第３の増幅器と、
前記第１又は第３の増幅器のいずれか一方を活性化する活性化回路と
を備えるものであって、
その活性化回路は、前記内部回路が前記第２の増幅器で生成された入力信号を取り込むときのみ、前記第１の増幅器を活性化するようにしたことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１及び第３の増幅器はカレントミラー型増幅器であって、その第１及び第３の増幅器のカレントミラー回路を共通化したことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記内部回路は、前記第１の増幅器で生成されたクロック信号に基づいて、前記第２の増幅器で生成された入力信号を取り込んでラッチするとともに、その入力信号を出力信号として出力するラッチ回路であることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１及び第２の増幅器と前記内部回路との間の配線容量によって、内部回路に入力されるクロック信号と入力信号との位相のずれが、０°又は３６０°の正数倍から１０°以内に収まるように、第１及び第２の増幅器をレイアウトしたことを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置において、
前記内部電源は、外部電源を降圧した降圧電源であることを特徴とする半導体装置。
【請求項１１】
請求項１〜９のいずれかに記載の半導体装置において、
前記内部電源は、外部電源を昇圧した昇圧電源であることを特徴とする半導体装置。
【請求項１２】
請求項１〜９のいずれかに記載の半導体装置において、
前記内部電源は、外部電源を降圧した降圧電源と、外部電源を昇圧した昇圧電源の両方であることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
第１の増幅器に供給される動作電源を、第２の増幅器に供給される前記降圧電源及び昇圧電源と同期して変化させる同期手段を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、詳しくは、小振幅の外部信号を増幅する入力回路に関する。
【０００２】
近年のコンピュータシステムの高速化、低消費電力化に伴って、半導体装置においても電源の低電圧化が要求され、該装置に入力される信号は小振幅化してきている。そのため、小振幅の外部信号を効率よく増幅する入力回路が必要とされており、これまでに、その入力回路に対して、半導体装置に供給される電源を昇圧、或いは降圧した内部電源を供給する形態が提案されている。しかしながら、このような内部電源は、そのレベルが不安定である。そこで、入力回路では、不安定な内部電源に左右されることなく、正常に動作することが要求されている。
【０００３】
【従来の技術】
図９は、従来の入力回路の一例を示す。入力回路５０は、第１及び第２の差動増幅器５１，５２と、ラッチ回路５３とから構成される。
【０００４】
第１の差動増幅器５１には、外部クロック信号ＥＸＣＬＫと、基準電圧Ｖref が入力される。又、第１の差動増幅器５１には、外部から高電位側電源Ｖdd及び低電位側電源Ｖssが供給される。そして、第１の差動増幅器５１は、その外部クロック信号ＥＸＣＬＫを、基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖssの電位差に等しい振幅を備えたクロック信号ＣＬＫとして出力する。即ち、第１の差動増幅器５１は、図１０に示すように小振幅の外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成し、そのクロック信号ＣＬＫをラッチ回路５３に出力する。
【０００５】
第２の差動増幅器５２には、外部入力信号ＥＸｉｎと、基準電圧Ｖref が入力される。又、第２の差動増幅器５２には、高電位側電源Ｖdd及び図示しない降圧回路にて低電位側電源Ｖssを降圧した降圧電源Ｖssi が供給される。そして、第２の差動増幅器５２は、その外部入力信号ＥＸｉｎを、基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖssi の電位差に等しい振幅を備えた入力信号ｉｎとして出力する。即ち、第２の差動増幅器５２は、小振幅の外部入力信号ＥＸｉｎを増幅した入力信号ｉｎを生成し、その入力信号ｉｎをラッチ回路５３に出力する。
【０００６】
そして、ラッチ回路５３は、第１の差動増幅器５１から出力されたクロック信号ＣＬＫの立ち上がりに基づいて、第２の差動増幅器５２から出力された入力信号ｉｎを取り込んでラッチするとともに、その入力信号ｉｎを出力信号ｏｕｔとして図示しない後段の回路に出力している。
【０００７】
【発明が解決しようとする課題】
ところで、クロック信号ＣＬＫは、外部クロック信号ＥＸＣＬＫに対して第１の差動増幅器５１の動作遅延時間分遅延し、その遅延時間はｔ１である。又、入力信号ｉｎも同様に、外部入力信号ＥＸｉｎに対して第２の差動増幅器５２の動作遅延時間分遅延し、その遅延時間はｔ２である。
【０００８】
しかしながら、図１０に示すように、第１の差動増幅器５１の動作遅延時間ｔ１が一定なのに対して、第２の差動増幅器５２の動作遅延時間ｔ２は変化、この場合では次第に長くなっている。
【０００９】
詳述すると、第１の差動増幅器５１に供給される電源Ｖdd，Ｖssは安定した電源であって、その差動増幅器５１の負荷駆動能力は変化しない。ところが、第２の差動増幅器５２に供給される電源Ｖddは安定しているが、降圧回路にて生成した降圧電源Ｖssi は不安定、この場合では図１０に示すように次第に電圧レベルが上昇する。従って、この場合においては、第２の差動増幅器５２の負荷駆動能力が次第に低下していく。そのため、上記したように、第２の差動増幅器５２の動作遅延時間ｔ２のみが次第に長くなる。すると、クロック信号ＣＬＫと入力信号ｉｎの位相が相対的にずれてしまう。
【００１０】
上記したように、ラッチ回路５３はクロック信号ＣＬＫの立ち上がりに基づいて入力信号ｉｎを取り込んでいるので、このようにクロック信号ＣＬＫと入力信号ｉｎの位相が相対的にずれると、その入力信号ｉｎが正確に取り込めない場合が生じてしまう。このような場合では、ラッチ回路５３が正確な出力信号ｏｕｔを出力できないという問題が生じてしまう。
【００１１】
本発明は、上記問題点を解決するためになされたものであって、その目的は、外部から入力されるクロック信号及び入力信号を増幅する増幅器を備えた半導体装置において、各増幅信号の位相の相対的なずれを防止し得る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、第１の増幅器１は、動作電源Ｖ１，Ｖ２の供給に基づいて、外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成する。第２の増幅器２は、外部電源を昇圧、或いは降圧した内部電源Ｖ３，Ｖ４の供給に基づいて、外部入力信号ＥＸｉｎを増幅した入力信号ｉｎを生成する。内部回路３は、前記第１の増幅器１で生成されたクロック信号ＣＬＫに基づいて、前記第２の増幅器２で生成された入力信号ｉｎを取り込む。同期手段４は、前記第１の増幅器１に供給される動作電源Ｖ１，Ｖ２を、第２の増幅器２に供給される内部電源Ｖ３，Ｖ４と同期して変化させる。
【００１３】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記同期手段は、前記第２の増幅器に供給した内部電源を、前記第１の増幅器の動作電源として供給するようにした。
【００１４】
請求項３に記載の発明は、請求項１に記載の半導体装置において、前記同期手段は、前記第２の増幅器に供給した内部電源を、並列に接続した抵抗及び容量を介して前記第１の増幅器に供給するようにした。
【００１５】
請求項４に記載の発明は、請求項１に記載の半導体装置において、前記第１の増幅器には、その動作電源として前記外部電源が供給されるものであって、前記同期手段は、前記第１及び第２の増幅器の電源端子間を容量結合した。
【００１６】
請求項５に記載の発明は、請求項１に記載の半導体装置において、前記第１の増幅器には、前記同期手段を介して入力される動作電源と、外部電源とを切り替える切換回路を備えるものであって、その切換回路は、前記内部回路が前記第２の増幅器で生成された入力信号を取り込むときのみ、前記同期手段を介して前記第１の増幅器に動作電源を供給するようにした。
【００１７】
請求項６に記載の発明は、請求項１に記載の半導体装置において、外部電源の供給に基づいて、外部クロック信号を増幅したクロック信号を生成する第３の増幅器と、前記第１又は第３の増幅器のいずれか一方を活性化する活性化回路とを備えるものであって、その活性化回路は、前記内部回路が前記第２の増幅器で生成された入力信号を取り込むときのみ、前記第１の増幅器を活性化するようにした。
【００１８】
請求項７に記載の発明は、請求項６に記載の半導体装置において、前記第１及び第３の増幅器はカレントミラー型増幅器であって、その第１及び第３の増幅器のカレントミラー回路を共通化した。
【００１９】
請求項８に記載の発明は、請求項１に記載の半導体装置において、前記内部回路は、前記第１の増幅器で生成されたクロック信号に基づいて、前記第２の増幅器で生成された入力信号を取り込んでラッチするとともに、その入力信号を出力信号として出力するラッチ回路である。
【００２０】
請求項９に記載の発明は、請求項１に記載の半導体装置において、前記第１及び第２の増幅器と前記内部回路との間の配線容量によって、内部回路に入力されるクロック信号と入力信号との位相のずれが、０°又は３６０°の正数倍から１０°以内に収まるように、第１及び第２の増幅器をレイアウトした。
【００２１】
請求項１０に記載の発明は、請求項１〜９のいずれかに記載の半導体装置において、前記内部電源は、外部電源を降圧した降圧電源である。
請求項１１に記載の発明は、請求項１〜９のいずれかに記載の半導体装置において、前記内部電源は、外部電源を昇圧した昇圧電源である。
【００２２】
請求項１２に記載の発明は、請求項１〜９のいずれかに記載の半導体装置において、前記内部電源は、外部電源を降圧した降圧電源と、外部電源を昇圧した昇圧電源の両方である。
【００２３】
請求項１３に記載の発明は、請求項１２に記載の半導体装置において、第１の増幅器に供給される動作電源を、第２の増幅器に供給される前記降圧電源及び昇圧電源と同期して変化させる同期手段を備えた。
【００２４】
（作用）
請求項１に記載の発明によれば、同期手段によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される内部電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。
【００２５】
請求項２に記載の発明によれば、同期手段によって、第２の増幅器に供給した内部電源が、第１の増幅器の動作電源として供給される。そのため、各増幅器の駆動能力に差が生じることはなく、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。
【００２６】
請求項３に記載の発明によれば、同期手段によって、第２の増幅器に供給した内部電源が、並列に接続した抵抗及び容量を介して第１の増幅器に供給される。すると、容量によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される内部電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。しかも、抵抗によって、第１の増幅器の駆動能力が抑えられる。従って、消費電力を低減することができる。
【００２７】
請求項４に記載の発明によれば、第１の増幅器にはその動作電源として外部電源が供給されるとともに、第１及び第２の増幅器の電源端子間が容量結合される。すると、容量によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される内部電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。しかも、第１の増幅器は外部電源にて動作するので、この増幅器の駆動能力が抑えられる。従って、消費電力を低減することができる。
【００２８】
請求項５に記載の発明によれば、第１の増幅器に備えられる切換回路は、同期手段を介して入力される動作電源と、外部電源とを切り替える。そして、切換回路は、内部回路が第２の増幅器で生成された入力信号を取り込むときのみ、同期手段を介して第１の増幅器に動作電源を供給する。そのため、内部回路が入力信号を取り込むとき、同期手段によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される内部電源と同期して変化する。従って、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。その結果、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。しかも、内部回路が入力信号を取り込まないときには、第１の増幅器は外部電源にて動作するので、この増幅器の駆動能力が抑えられる。従って、消費電力を低減することができる。
【００２９】
請求項６に記載の発明によれば、第３の増幅器は外部電源の供給に基づいて、外部クロック信号を増幅したクロック信号を生成し、活性化回路は第１又は第３の増幅器のいずれか一方を活性化する。そして、活性化回路は、内部回路が第２の増幅器で生成された入力信号を取り込むときのみ、第１の増幅器を活性化する。そのため、内部回路が入力信号を取り込むとき、同期手段によって、第２の増幅器に供給した内部電源が、第１の増幅器の動作電源として供給される。つまり、各増幅器の駆動能力に差が生じることはなく、各増幅器の動作遅延時間が同期して同方向に変化する。その結果、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。しかも、内部回路が入力信号を取り込まないときには、活性化回路によって、第１の増幅器が非活性化されるとともに、その動作電源を外部電源として駆動能力を抑えた第３の増幅器が活性化される。従って、消費電力を低減することができる。
【００３０】
請求項７に記載の発明によれば、第１及び第３の増幅器はカレントミラー型増幅器であって、その第１及び第３の増幅器のカレントミラー回路が共通化される。従って、請求項６の発明と同様に動作し、請求項６と同様の作用効果がある。しかも、各増幅器のカレントミラー回路が共通化されているので、回路面積の増大を抑えることができる。
【００３１】
請求項８に記載の発明によれば、ラッチ回路は、第１の増幅器で生成されたクロック信号に基づいて、第２の増幅器で生成された入力信号を取り込んでラッチするとともに、その入力信号を出力信号として出力する。従って、前記同期手段によって、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがないため、ラッチ回路において常に正確な入力信号を取り込むことができる。
【００３２】
請求項９に記載の発明によれば、第１及び第２の増幅器と内部回路との間の配線容量によって、内部回路に入力されるクロック信号と入力信号との位相のずれが、０°又は３６０°の正数倍から１０°以内に収まるように、第１及び第２の増幅器がレイアウトされる。従って、内部回路において常に正確な入力信号を確実に取り込むことができる。
【００３３】
請求項１０に記載の発明によれば、同期手段によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される降圧電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。
【００３４】
請求項１１に記載の発明によれば、同期手段によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される昇圧電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。
【００３５】
請求項１２，１３に記載の発明によれば、同期手段によって、第１の増幅器に供給される動作電源が、第２の増幅器に供給される降圧電源及び昇圧電源と同期して変化する。そのため、各増幅器の駆動能力が同期して同方向に変化し、この結果、各増幅器の動作遅延時間が同期して同方向に変化する。従って、第１の増幅器で増幅されたクロック信号と、第２の増幅器で増幅された入力信号の位相が相対的にずれることがなく、内部回路において常に正確な入力信号を取り込むことができる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２及び図３に従って説明する。図２は、本実施の形態の入力回路１０を示す。入力回路１０は、第１及び第２の差動増幅器１１，１２と、ラッチ回路としてのＤフリップフロップ回路１３とから構成される。
【００３７】
第１の差動増幅器１１は、具体的にＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）ＴP1，ＴP2と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）ＴN1〜ＴN3とから構成される。
【００３８】
ＰＭＯＳトランジスタＴP1，ＴP2は、そのソースに高電位側電源Ｖddがそれぞれ供給され、そのドレインがＮＭＯＳトランジスタＴN1，ＴN2のドレインにそれぞれ接続される。ＮＭＯＳトランジスタＴN1，ＴN2のソースはノードＮ１で接続され、このノードＮ１にはＮＭＯＳトランジスタＴN3を介して、図示しない降圧回路にて低電位側電源Ｖssを降圧した降圧電源Ｖssi が供給される。
【００３９】
前記ＰＭＯＳトランジスタＴP1，ＴP2は、カレントミラー回路１１ａを構成している。即ち、ＰＭＯＳトランジスタＴP1，ＴP2は、そのゲートが互いに接続されるとともに、ＰＭＯＳトランジスタＴP2のドレインに接続される。
【００４０】
前記ＮＭＯＳトランジスタＴN1のゲートには基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴN2のゲートには外部クロック信号ＥＸＣＬＫが入力される。又、前記ＮＭＯＳトランジスタＴN3のゲートには、第１の差動増幅器１１を活性又は非活性状態に切り替えるイネーブル信号ＣＬＫｅｎｚが入力される。そして、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1のドレイン、即ちノードＮ２ではクロック信号ＣＬＫが生成され、そのクロック信号ＣＬＫはＤフリップフロップ回路１３のクロック入力端子Ｔに出力される。
【００４１】
このような第１の差動増幅器１１では、Ｈレベルのイネーブル信号ＣＬＫｅｎｚによってＮＭＯＳトランジスタＴN3がオンされて活性化される。
そして、外部クロック信号ＥＸＣＬＫが立ち上がり、その信号ＥＸＣＬＫレベルが基準電圧Ｖref より高くなると、ＮＭＯＳトランジスタＴN2の駆動能力がＮＭＯＳトランジスタＴN1に対して高くなる。即ち、ＮＭＯＳトランジスタＴN2のドレイン電流がＮＭＯＳトランジスタＴN1に対して増加し、ＰＭＯＳトランジスタＴP1，ＴP2の駆動能力が高められる。すると、ノードＮ１の電位が上昇してＮＭＯＳトランジスタＴN1がオフし、ノードＮ２の電位が高電位側電源Ｖddレベル近傍まで上昇する。
【００４２】
一方、外部クロック信号ＥＸＣＬＫが立ち下がり、その信号ＥＸＣＬＫレベルが基準電圧Ｖref より低くなると、ＮＭＯＳトランジスタＴN2の駆動能力がＮＭＯＳトランジスタＴN1に対して低くなる。即ち、ＮＭＯＳトランジスタＴN2のドレイン電流がＮＭＯＳトランジスタＴN1に対して減少し、ＰＭＯＳトランジスタＴP1，ＴP2の駆動能力が低くされる。すると、ノードＮ１の電位が下降し、ノードＮ２の電位が降圧電源Ｖssi レベル近傍まで下降する。
【００４３】
つまり、第１の差動増幅器１１は、図３に示すように小振幅の外部クロック信号ＥＸＣＬＫを、基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖssi の電位差に等しい振幅を備えたクロック信号ＣＬＫとしてＤフリップフロップ回路１３のクロック入力端子Ｔに出力する。尚、本実施の形態では、第１の差動増幅器１１で増幅したクロック信号ＣＬＫをＤフリップフロップ回路１３以外の後段の回路（図示しない）にも供給している。
【００４４】
第２の差動増幅器１２は、具体的にＰＭＯＳトランジスタＴP3，ＴP4と、ＮＭＯＳトランジスタＴN4〜ＴN6とからなり、前記第１の差動増幅器１１と同様に構成される。因みに、ＰＭＯＳトランジスタＴP3，ＴP4は、カレントミラー回路１２ａを構成している。
【００４５】
前記ＮＭＯＳトランジスタＴN4のゲートには基準電圧Ｖref が入力され、ＮＭＯＳトランジスタＴN5のゲートには外部入力信号ＥＸｉｎが入力される。又、前記ＮＭＯＳトランジスタＴN6のゲートには、第２の差動増幅器１２を活性又は非活性状態に切り替えるイネーブル信号ｅｎｚが入力される。そして、ＰＭＯＳトランジスタＴP3及びＮＭＯＳトランジスタＴN4のドレイン、即ちノードＮ４では入力信号ｉｎが生成され、その入力信号ｉｎはＤフリップフロップ回路１３のデータ入力端子Ｄに出力される。
【００４６】
このような第２の差動増幅器１２では、Ｈレベルのイネーブル信号ｅｎｚによってＮＭＯＳトランジスタＴN6がオンされて活性化される。
そして、第２の差動増幅器１２は、第１の差動増幅器１１と同様に動作し、図３に示すように小振幅の外部入力信号ＥＸｉｎを、基準電圧Ｖref をしきい値として増幅して、電源Ｖdd，Ｖssi の電位差に等しい振幅を備えた入力信号ｉｎとしてＤフリップフロップ回路１３のデータ入力端子Ｄに出力する。
【００４７】
Ｄフリップフロップ回路１３は、第１の差動増幅器１１から出力されたクロック信号ＣＬＫの立ち上がりに基づいて、第２の差動増幅器１２から出力された入力信号ｉｎを取り込んでラッチするとともに、その入力信号ｉｎを出力信号ｏｕｔとして出力端子Ｑから図示しない後段の回路に出力している。
【００４８】
このように構成された入力回路１０では、第１及び第２の差動増幅器１１，１２に共通の電源Ｖdd，Ｖssi が供給されているので、各差動増幅器１１，１２の駆動能力に差が生じることはない。従って、図３に示すように、降圧電源Ｖssi レベルが次第に上昇しても、第１及び第２の差動増幅器１１，１２の駆動能力がともに低下し、この結果、動作遅延時間ｔ１，ｔ２がともに長くなる。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３では常に正確な入力信号ｉｎが取り込まれる。
【００４９】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態では、第１及び第２の差動増幅器１１，１２に共通の電源Ｖdd，Ｖssi が供給される。そのため、各差動増幅器１１，１２の駆動能力に差が生じることがなく、仮に、図３に示すように降圧電源Ｖssi レベルが次第に上昇しても、第１及び第２の差動増幅器１１，１２の駆動能力がともに低下し、この結果、動作遅延時間ｔ１，ｔ２がともに長くなる。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３において、常に正確な入力信号ｉｎを取り込むことができる。その結果、入力回路１０の動作を高速化すべく、外部クロック信号ＥＸＣＬＫ及び外部入力信号ＥＸｉｎの周波数が高くなっても、入力回路１０の動作を常に安定させることができる。
【００５０】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図４に従って説明する。尚、説明の便宜上、図２に示す第１の実施の形態と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００５１】
図４は、本実施の形態の入力回路１０ａを示す。第１の差動増幅器１１におけるＮＭＯＳトランジスタＴN3のソースには、並列に接続された容量Ｃ及び抵抗Ｒを介して降圧電源Ｖssi が供給される。
【００５２】
このように構成された入力回路１０ａでは、抵抗Ｒによって、ノードＮ１の電位が降圧電源Ｖssi レベルより上昇するので、第１の差動増幅器１１の駆動能力が抑えられる。ここで、この第１の差動増幅器１１は、第２の差動増幅器１２を非活性状態とするときにも単独で動作させて、増幅したクロック信号ＣＬＫを前記後段の回路に供給している。このような場合では、第１の差動増幅器１１は高い駆動能力を必要としない。従って、第１の差動増幅器１１の駆動能力を抑えることで、この差動増幅器１１の消費電力が低減される。
【００５３】
しかも、容量Ｃによって、ノードＮ１の電位が降圧電源Ｖssi の電圧レベルの変化と同期して変化する。従って、第１及び第２の差動増幅器１１，１２の駆動能力が同期して同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化する。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３では常に正確な入力信号ｉｎが取り込まれる。
【００５４】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態では、ＮＭＯＳトランジスタＴN3のソースに対して、並列に接続された容量Ｃ及び抵抗Ｒを介して降圧電源Ｖssi を供給した。すると、容量Ｃによって、ノードＮ１の電位が降圧電源Ｖssi の電圧レベルの変化と同期して変化する。そのため、各差動増幅器１１，１２の駆動能力が同期して同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化する。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３では常に正確な入力信号ｉｎを取り込むことができる。その結果、入力回路１０ａの動作を高速化すべく、外部クロック信号ＥＸＣＬＫ及び外部入力信号ＥＸｉｎの周波数が高くなっても、入力回路１０ａの動作を常に安定させることができる。
【００５５】
（２）しかも、抵抗Ｒによって、ノードＮ１の電位が降圧電源Ｖssi レベルより上昇するので、第１の差動増幅器１１の駆動能力を抑えることができる。従って、第１の差動増幅器１１の消費電力を低減することができる。
【００５６】
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図５に従って説明する。尚、説明の便宜上、図２に示す第１の実施の形態と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００５７】
図５は、本実施の形態の入力回路１０ｂを示す。第１の差動増幅器１１におけるＮＭＯＳトランジスタＴN3のソースには、容量Ｃを介して降圧電源Ｖssi が供給されるとともに、抵抗Ｒを介して低電位側電源Ｖssが供給される。
【００５８】
このように構成された入力回路１０ｂでは、ノードＮ１に対して降圧電源Ｖssi より電圧レベルの高い低電位側電源Ｖssが供給されるので、第１の差動増幅器１１の駆動能力が抑えられる。ここで、この第１の差動増幅器１１は、第２の差動増幅器１２を非活性状態とするときにも単独で動作させて、増幅したクロック信号ＣＬＫを前記後段の回路に供給している。このような場合では、第１の差動増幅器１１は高い駆動能力を必要としない。従って、第１の差動増幅器１１の駆動能力を抑えることで、この差動増幅器１１の消費電力が低減される。
【００５９】
しかも、容量Ｃによって、ノードＮ１の電位が降圧電源Ｖssi の電圧レベルの変化と同期して変化する。従って、第１及び第２の差動増幅器１１，１２の駆動能力が同期して同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化する。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３では常に正確な入力信号ｉｎが取り込まれる。
【００６０】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態では、ＮＭＯＳトランジスタＴN3のソースに対して、容量Ｃを介して降圧電源Ｖssi を供給するとともに、抵抗Ｒを介して低電位側電源Ｖssを供給した。すると、容量Ｃによって、ノードＮ１の電位が降圧電源Ｖssi の電圧レベルの変化と同期して変化する。そのため、各差動増幅器１１，１２の駆動能力が同期して同方向に変化し、この結果、動作遅延時間ｔ１，ｔ２が同期して同方向に変化する。従って、クロック信号ＣＬＫと入力信号ｉｎとが相対的にずれることはなく、Ｄフリップフロップ回路１３では常に正確な入力信号ｉｎを取り込むことができる。その結果、入力回路１０ｂの動作を高速化すべく、外部クロック信号ＥＸＣＬＫ及び外部入力信号ＥＸｉｎの周波数が高くなっても、入力回路１０ｂの動作を常に安定させることができる。
【００６１】
（２）しかも、ノードＮ１に対して降圧電源Ｖssi より電圧レベルの高い低電位側電源Ｖssが供給されるので、第１の差動増幅器１１の駆動能力を抑えることができる。従って、第１の差動増幅器１１の消費電力を低減することができる。
【００６２】
（第４の実施の形態）
以下、本発明を具体化した第４の実施の形態を図６に従って説明する。尚、説明の便宜上、図２に示す第１の実施の形態と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００６３】
図６は、本実施の形態の入力回路１０ｃを示す。第１の差動増幅器１１におけるノードＮ１には、ＮＭＯＳトランジスタＴN7を介して低電位側電源Ｖssが供給される。このＮＭＯＳトランジスタＴN7のゲートには、ＮＭＯＳトランジスタＴN3のゲートに入力されるイネーブル信号ＣＬＫｅｎｚがインバータ回路１４を介して入力される。つまり、ＮＭＯＳトランジスタＴN3，ＴN7は相補的に動作する。
【００６４】
このように構成された入力回路１０ｃでは、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１及び第２の差動増幅器１１，１２の各ノードＮ１，Ｎ３に降圧電源Ｖssi が供給される。従って、本実施の形態の入力回路１０ｃは、前記第１の実施の形態と同様に動作する。
【００６５】
一方、Ｌレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第２の差動増幅器１２が非活性状態となるとともに、第１の差動増幅器１１のＮＭＯＳトランジスタＴN7がオン、ＮＭＯＳトランジスタＴN3がオフされ、ノードＮ１に低電位側電源Ｖssが供給される。従って、第１の差動増幅器１１は、通常の電源Ｖdd，Ｖssに基づいて外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成し、前記後段の回路（図示しない）に供給する。
【００６６】
このような場合では、第１の差動増幅器１１は高い駆動能力を必要としないため、その動作電源を降圧電源Ｖssi からその降圧電源Ｖssi より電圧レベルの高い低電位側電源Ｖssに切り替えて、第１の差動増幅器１１の駆動能力を抑えている。従って、第１の差動増幅器１１の駆動能力を抑えることで、この差動増幅器１１の消費電力が低減される。
【００６７】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態の入力回路１０ｃは、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１の実施の形態の入力回路１０と同様に動作する。従って、第１の実施の形態の（１）と同様の効果がある。
【００６８】
（２）しかも、第１の差動増幅器１１で増幅したクロック信号ＣＬＫがＤフリップフロップ回路１３で必要ないとき（第２の差動増幅器１２が非活性状態のとき）、第１の差動増幅器１１は通常の電源Ｖdd，Ｖssに基づいて外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成する。従って、このような場合では、第１の差動増幅器１１の駆動能力を抑えることができる。その結果、第１の差動増幅器１１の消費電力を低減することができる。
【００６９】
（第５の実施の形態）
以下、本発明を具体化した第５の実施の形態を図７に従って説明する。尚、説明の便宜上、図２に示す第１の実施の形態と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００７０】
図７は、本実施の形態の入力回路１０ｄを示す。本実施の形態では、第３の差動増幅器１５が付加されている。この第３の差動増幅器１５は外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成する。そして、本実施の形態では、第１及び第３の差動増幅器１１，１５で増幅したクロック信号ＣＬＫをＤフリップフロップ回路１３と、該回路１３以外の後段の回路（図示しない）に供給している。
【００７１】
第１の差動増幅器１１のノードＮ２と、Ｄフリップフロップ回路１３のクロック入力端子Ｔとの間には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる第１の転送ゲートＴｇ１が介在されている。第１の転送ゲートＴｇ１のＮＭＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅｎｚが入力され、そのＰＭＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅｎｚの反転信号ＣＬＫｅｎｚバーが入力される。
【００７２】
このような第１の差動増幅器１１では、Ｈレベルのイネーブル信号ＣＬＫｅｎｚによって活性化され、ノードＮ２からクロック信号ＣＬＫが出力される。このとき、第１の転送ゲートＴｇ１はＨレベルのイネーブル信号ＣＬＫｅｎｚによって導通状態となり、ノードＮ２からのクロック信号ＣＬＫはＤフリップフロップ回路１３と、該回路１３以外の後段の回路に供給される。
【００７３】
一方、第１の転送ゲートＴｇ１と前記クロック入力端子Ｔとの間のノードＮ５には、第３の差動増幅器１５が接続される。この第３の差動増幅器１５は、具体的にＰＭＯＳトランジスタＴP5，ＴP6と、ＮＭＯＳトランジスタＴN8〜ＴN10 とからなり、前記第１の差動増幅器１１と同様に構成される。因みに、ＰＭＯＳトランジスタＴP5，ＴP6は、カレントミラー回路１５ａを構成している。そして、ＮＭＯＳトランジスタＴN10 のソースには低電位側電源Ｖssが供給される。又、ＮＭＯＳトランジスタＴN10 のゲートには、前記反転信号ＣＬＫｅｎｚバーが入力される。
【００７４】
又、クロック信号ＣＬＫが出力されるノードＮ７と、前記ノードＮ５との間には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる第２の転送ゲートＴｇ２が介在されている。第２の転送ゲートＴｇ２のＮＭＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅｎｚの反転信号ＣＬＫｅｎｚバーが入力され、そのＰＭＯＳトランジスタのゲートにはイネーブル信号ＣＬＫｅｎｚが入力される。
【００７５】
このような第３の差動増幅器１５では、Ｈレベルの反転信号ＣＬＫｅｎｚバー、即ちＬレベルのイネーブル信号ＣＬＫｅｎｚによってＮＭＯＳトランジスタＴN10 がオンされて活性化される。
【００７６】
そして、第３の差動増幅器１５は、第１の差動増幅器１１と相補的に動作し、小振幅の外部クロック信号ＥＸＣＬＫを、基準電圧Ｖref をしきい値として増幅して電源Ｖdd，Ｖssの電位差に等しい振幅を備えたクロック信号ＣＬＫとしてＤフリップフロップ回路１３のデータ入力端子Ｄと、該回路１３以外の後段の回路に供給する。
【００７７】
このように構成された入力回路１０ｄでは、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１及び第２の差動増幅器１１，１２が活性化され、第３の差動増幅器１５が非活性化される。従って、本実施の形態の入力回路１０ｄは第１及び第２の差動増幅器１１，１２によって、前記第１の実施の形態と同様に動作する。
一方、Ｌレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１及び第２の差動増幅器１１，１２が非活性化されるとともに、第３の差動増幅器１５が活性化される。従って、第３の差動増幅器１５は、通常の電源Ｖdd，Ｖssに基づいて外部クロック信号ＥＸＣＬＫを増幅したクロック信号ＣＬＫを生成し、前記後段の回路に供給する。
【００７８】
このような場合では、高い駆動能力の第１の差動増幅器１１を必要としないため、その動作電源を電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅器１５に切り替えられる。従って、入力回路１０ｄの消費電力が低減される。
【００７９】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態の入力回路１０ｄは、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第１の実施の形態の入力回路１０と同様に動作する。従って、第１の実施の形態の（１）と同様の効果がある。
【００８０】
（２）しかも、第１の差動増幅器１１で増幅したクロック信号ＣＬＫがＤフリップフロップ回路１３で必要ないとき（第２の差動増幅器１２が非活性状態のとき）、その動作電源を電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅器１５に切り替えられる。従って、入力回路１０ｄの消費電力を低減することができる。
【００８１】
（３）又、第１及び第３の差動増幅器１１，１５が別回路であるため、その駆動能力の調整を容易に行うことができる。
（第６の実施の形態）
以下、本発明を具体化した第６の実施の形態を図８に従って説明する。尚、説明の便宜上、図７に示す第５の実施の形態と同様の構成については同一の符号を付してその詳細な説明を省略する。
【００８２】
図８は、本実施の形態の入力回路１０ｅを示す。本実施の形態では、第３の差動増幅器１５のカレントミラー回路１５ａを構成するＰＭＯＳトランジスタＴP5，ＴP6が省略され、第１の差動増幅器１１のＰＭＯＳトランジスタＴP1，ＴP2からなるカレントミラー回路１１ａと共通化される。このように構成しても、本実施の形態の入力回路１０ｅは、前記第５の実施の形態と同様に動作する。
【００８３】
上記したように、本実施の形態では、以下に示す特徴がある。
（１）本実施の形態の入力回路１０ｅは、Ｈレベルのイネーブル信号ｅｎｚ，ＣＬＫｅｎｚが入力されると、第５の実施の形態の入力回路１０ｅと同様に動作する。従って、第５の実施の形態の（１）と同様の効果がある。
【００８４】
（２）しかも、第１の差動増幅器１１で増幅したクロック信号ＣＬＫがＤフリップフロップ回路１３で必要ないとき（第２の差動増幅器１２が非活性状態のとき）、第５の実施の形態と同様に、その動作電源を電源Ｖdd，Ｖssとして駆動能力を抑えた第３の差動増幅器１５に切り替えられる。従って、第５の実施の形態と同様に、入力回路１０ｅの消費電力を低減することができる。
【００８５】
（３）本実施の形態では、第１及び第３の差動増幅器１１，１５のカレントミラー回路１１ａを共通化、即ちＰＭＯＳトランジスタＴP5，ＴP6が省略できるので、回路面積の増大を抑えることができる。
【００８６】
尚、本発明の実施の形態は以下のように変更してもよい。
○上記各実施の形態における第１及び第２の増幅器１１のチップ上のレイアウトにおいて、第１及び第２の差動増幅器１１，１２とＤフリップフロップ回路１３との間の配線容量によって、Ｄフリップフロップ回路１３に入力されるクロック信号ＣＬＫと入力信号ｉｎとの位相のずれが、０°又は３６０°の正数倍から１０°以内に収まるようにする。このようにすれば、Ｄフリップフロップ回路１３において常に正確な入力信号ｉｎを確実に取り込むことができる。
【００８７】
○上記各実施の形態では、第１及び第２の差動増幅器１１，１２に低電位側電源Ｖssを降圧した降圧電源Ｖssi を供給したが、各差動増幅器１１，１２に対して高電位側電源Ｖddを昇圧した昇圧電源を供給するようにしてもよい。尚、この場合の回路構成は、上記各実施の形態における第１及び第２の差動増幅器１１，１２の回路構成と対照に構成する必要がある。又、各差動増幅器１１，１２に対して降圧電源Ｖssi 及び昇圧電源の両方を供給するようにしてもよい。
【００８８】
○上記実施の形態では、ラッチ回路としてのＤフリップフロップ回路１３を使用したが、その他のラッチ回路を使用してもよい。又、ラッチ回路に限らず、第１の差動増幅器１１で生成されたクロック信号ＣＬＫに基づいて、第２の差動増幅器１２で生成された入力信号ｉｎを取り込む内部回路であればよい。
【００８９】
【発明の効果】
以上詳述したように、本発明によれば、外部から入力されるクロック信号及び入力信号を増幅する増幅器を備えた半導体装置において、各増幅信号の位相の相対的なずれを防止し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第１の実施の形態の入力回路を示す回路図である。
【図３】  第１の実施の形態の入力回路の動作を示す波形図である。
【図４】  第２の実施の形態の入力回路を示す回路図である。
【図５】  第３の実施の形態の入力回路を示す回路図である。
【図６】  第４の実施の形態の入力回路を示す回路図である。
【図７】  第５の実施の形態の入力回路を示す回路図である。
【図８】  第６の実施の形態の入力回路を示す回路図である。
【図９】  従来の入力回路を示す回路図である。
【図１０】  従来の入力回路の動作を示す波形図である。
【符号の説明】
１          第１の増幅器
２          第２の増幅器
３          内部回路
４          同期手段
ＥＸＣＬＫ  外部クロック信号
ＥＸｉｎ    外部入力信号
ＣＬＫ      クロック信号
ｉｎ        入力信号
Ｖ１，Ｖ２  動作電源
Ｖ３，Ｖ４  内部電源
【図１】
0003733388.tif 000002
【図２】
0003733388.tif 000003
【図３】
0003733388.tif 000004
【図４】
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【図５】
0003733388.tif 000006
【図６】
0003733388.tif 000007
【図７】
0003733388.tif 000008
【図８】
0003733388.tif 000009
【図９】
0003733388.tif 000010
【図１０】
0003733388.tif 000011