(57)【特許請求の範囲】
【請求項１】
分圧用の複数の抵抗成分を直列に接続してなる第１の抵抗ラダ−回路と、この第１の抵抗ラダー回路に直列に接続され、分圧用の複数の抵抗成分を直列に接続してなる第２の抵抗ラダ−回路と、前記第１及び第２の抵抗ラダ−回路の互いの接続点に接続された出力端子と、出力端が第１の抵抗ラダ−回路の各分圧点に夫々接続されると共に入力端が共通に高位電源に接続される複数の第１のアナログスイッチと、入力端が第２の抵抗ラダ−回路の各分圧点に夫々接続されると共に出力端が共通に低位電源に接続される複数の第２のアナログスイッチと、第１及び第２のアナログスイッチのオン、オフを制御するデコ−ダと、を備え、
前記デコ−ダの入力信号に対応する第１のアナログスイッチ群の中のアナログスイッチと第２のアナログスイッチ群の中のアナログスイッチとが選択されてオン状態となるように、前記デコ−ダの出力側を第１及び第２のアナログスイッチの制御端に接続し、
前記デコ−ダの入力信号に応じて前記高位電源及び低位電源間の電圧を第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路により分圧して、前記出力端子から出力電圧を取り出すように構成し、
第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路は、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗よりなる直列回路を介して互いに接続され、出力端子は、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗の互いの接続点に接続され、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗は、その抵抗値を調整することにより出力電圧を変更できるように、抵抗値が可変であるかまたは交換可能に設けられていることを特徴とするディジタル／アナログコンバ−タ。
【請求項２】
デコ−ダの入力信号に対応する第１のアナログスイッチ群の中のアナログスイッチ及び第２のアナログスイッチ群の中のアナログスイッチをオン状態にするときに、第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路における分圧比に直接関係しないアナログスイッチも同時にオン状態にすることを特徴とする請求項１記載のディジタル／アナログコンバ−タ。
【請求項３】
ディジタル／アナログコンバ−タの電力消費停止モ−ドが選択されたときには、第１のアナログスイッチ群及び第２のアナログスイッチ群の少なくとも一方の全てのアナログスイッチをオフ状態にすることを特徴とする請求項１または２記載のディジタル／アナログコンバ−タ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば画像信号処理に用いられる電圧出力型の高速Ｄ／Ａ（ディジタル／アナログ）コンバータの分野に関する技術である。
【０００２】
【従来の技術】
例えば画像信号処理に用いられる電圧出力型のＤ／Ａコンバータは高速化が要求され、図１７に示す如く構成されている。同図は、便宜上４ビット長のものを一例として示してある。１は、抵抗成分を複数ステップに分けた抵抗ラダー回路であり、この抵抗ラダー回路１の両端のタップには夫々高位電源と低位電源とに接続されている。この例では高位電源の電位はＤ／Ａコンバータが組み込まれるＩＣ（集積回路）チップの電源電位ＶＤＤであり、低位電源の電位はＯＶ（ＶＳＳ）である。なお説明の便宜上高位電源及び低位電源の符号は夫々ＶＤＤ、ＶＳＳとしてある。
【０００３】
抵抗ラダー回路１の各ステップにはアナログスイッチＳ０〜Ｓ１５例えばＭＯＳトランジスタのソース側が接続される一方、当該アナログスイッチＳ０〜Ｓ１５のドレイン側が出力端子ＯＵＴに接続されている。アナログスイッチＳ０〜Ｓ１５は、デコーダ２の出力がｎビットである場合２n 個設けられ、デコーダ２からの出力信号線が夫々アナログスイッチＳ０〜Ｓ１５のゲートに接続されている。
【０００４】
デコーダ２は、入力されたディジタルデータに対応する出力信号線にコントロール信号を出力し、対応するアナログスイッチＳｉ（ｉは０〜１５までの整数）をオンにする。これによりＶＤＤとＶＳＳ間の電圧が抵抗ラダー回路１により分圧され、分圧された電圧値がＶＳＳ−ＯＵＴ間に出力される。
【０００５】
また図１８はＤ／Ａコンバータの他の例を示す図であり、この例ではデコーダ２Ａにディジタルデータの下位ビットが、また２Ｂに上位ビットが分かれて入力される。抵抗ラダー回路１のステップを選択するアナログスイッチＳ０〜Ｓ１５は、マトリックス状に配列され、デコーダ２Ａ、２Ｂから出力されるコントロール信号の組み合わせに応じたアナログスイッチＳ０〜Ｓ１５が選択されてオンとなり、ＶＤＤとＶＳＳ間の電圧が分圧されてディジタルデータに対応する電圧値が同様に取り出される。Ｃ０〜Ｃ３は上位ビット選択のスイッチである。Ｓ０〜Ａ１５は下位ビット選択のアナログスイッチである。
【０００６】
なお４ビット以外の他のビット数のＤ／Ａコンバータについても同様な構成が用いられている。特に図１８のＤ／Ａコンバータにおいては、デコーダ２Ａ、２Ｂに対するビット割り当てを適当な値とすることで他のビット数のＤ／Ａコンバータを構成することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら従来の電圧出力型Ｄ／Ａコンバータは次のような問題がある。
（１）各アナログスイッチＳ０〜Ｓ１５は、抵抗ラダー回路１の接続位置（ステップ位置）によりゲート、ソース間電圧ＶＧＳが異なることから図１９に示すようにＮＭＯＳ（ＮチャンネルＭＯＳ）トランジスタＴｒ１とＰＭＯＳ（ＰチャンネルＭＯＳ）トランジスタＴｒ２とを組み合わせて、両方もしくわ、いずれかのトランジスタがオンになるように構成されている。ところでＭＯＳトランジスタＴｒ１、Ｔｒ２には浮遊容量があり、この浮遊容量を出力端子ＯＵＴ側からみると、ｎビットのＤ／Ａコンバータの場合図２０に示す等価回路として表される。
【０００８】
図２０は、入力データのコードがｍの場合（アナログスイッチＳｍがオンした場合）に相当し、上段、下段の容量成分は、ＭＯＳトランジスタ入力端側の浮遊容量であり、ＯＵＴ側のＣＤはＭＯＳトランジスタの出力端側の浮遊容量である。またＲＯＮは、オン状態のＭＯＳトランジスタの抵抗（オン抵抗）である。４ビットのＤ／Ａコンバータにおいてコードが８の場合には図２１に示す等価回路として表わされ、出力インピーダンスが最大になる。このように全アナログスイッチ側の浮遊容量ＣＤが並列化された状態になるので回路の時定数が大きくなり、スイッチングの高速化が困難である。
【０００９】
また図１８に示すＤ／Ａコンバータでは、出力端子ＯＵＴ側からみたアナログスイッチの浮遊容量は図１７に示すものよりも小さいが、デコーダを２つに分け、スイッチ群を２つのグループに分けて２段構成としているため、出力電圧の中に２段のアナログスイッチの時定数が各々独立にまたは合成されて現われ、この結果出力信号に歪が生じる。
（２）図１７において、各トランジスタＴｒ１、Ｔｒ２のゲート、ソース間電圧ＶＧＳは抵抗ラダー回路１の中間に位置するほど小さくなり、中間位置のアナログスイッチ（Ｓ７）のＶＧＳが最も小さくなってオンしにくくなる。従って中間位置のアナログスイッチが確実にオンするように回路設計する必要があるが、例えばＶＤＤを５Ｖとした場合には中間位置のアナログスイッチのオン抵抗は小さいがＶＤＤを３Ｖとした場合にはＶＧＳが小さくなってしまい、オン抵抗が大きくなって出力歪みが大きくなる。このように上述のＤ／Ａコンバータは、アナログスイッチの接続位置によってＶＧＳが変わり、アナログスイッチのオン抵抗が変わるため、最も条件の厳しい接続位置のアナログスイッチに基づいて出力電圧の範囲を決めなければならないので広いダイナミックレンジをとること、及び出力の低電圧化を図ることが困難である。
【００１０】
本発明は、高速で出力歪みが小さく、広いダイナミックレンジをとることのできるＤ／Ａコンバータを提供することを目的とするものである。
【００１１】
【課題を解決する手段】
本発明のＤ／Ａコンバ−タは、分圧用の複数の抵抗成分を直列に接続してなる第１の抵抗ラダ−回路と、この第１の抵抗ラダー回路に直列に接続され、分圧用の複数の抵抗成分を直列に接続してなる第２の抵抗ラダ−回路と、前記第１及び第２の抵抗ラダ−回路の互いの接続点に接続された出力端子と、出力端が第１の抵抗ラダ−回路の各分圧点に夫々接続されると共に入力端が共通に高位電源に接続される複数の第１のアナログスイッチと、入力端が第２の抵抗ラダ−回路の各分圧点に夫々接続されると共に出力端が共通に低位電源に接続される複数の第２のアナログスイッチと、第１及び第２のアナログスイッチのオン、オフを制御するデコ−ダと、を備えている。
【００１２】
第１のアナログスイッチの数及び第２のアナログスイッチの数は、いずれも例えばＤ／Ａコンバ−タの入力デ−タのコ−ド値のとりうる数に対応している。第１及び第２のアナログスイッチの制御端は、前記デコ−ダの出力側に接続されているが、その接続の仕方は、前記デコ−ダの入力信号に対応する第１のアナログスイッチ群の中のアナログスイッチと第２のアナログスイッチ群の中のアナログスイッチとが選択されてオン状態となるようになっている。
【００１３】
そして前記デコ−ダの入力信号に応じて前記高位電源及び低位電源間の電圧を第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路により分圧して、前記出力端子から出力電圧を取り出すようにしている。
【００１４】
また本発明では、第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路を、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗よりなる直列回路を介して互いに接続し、出力端子を、第１のレンジ調製用抵抗及び第２のレンジ調整用抵抗の互いの接続点に接続し、ダイナミックレンジを変更するときには、高位電源及び低位電源間の電圧を変更せずに，前記調製用抵抗の抵抗値を調整することが好ましい。
【００１５】
更に本発明では、デコ−ダの入力信号に対応する第１のアナログスイッチ群の中のアナログスイッチ及び第２のアナログスイッチ群の中のアナログスイッチをオン状態にするときに、第１の抵抗ラダ−回路及び第２の抵抗ラダ−回路における分圧比に直接関係しないアナログスイッチも同時にオン状態にすることが好ましく、このようにすれば、オン状態になるアナログスイッチが並列化されるのでオン抵抗が小さくなる。
【００１６】
更にまた本発明では、ディジタル／アナログコンバ−タの電力消費停止モ−ドが選択されたときには、第１のアナログスイッチ群及び第２のアナログスイッチ群の少なくとも一方の全てのアナログスイッチをオフ状態にすれば、電力消費停止モ−ド専用のアナログスイッチを設けなくて済む。
【００１７】
【発明の実施の形態】
図１は本発明の一実施の形態を示す回路図であり、説明の便宜上４ビット長のデータに対応する出力電圧を取り出すＤ／Ａコンバータとして示してある。この実施の形態では、高位電源ＶＤＤと低位電源ＶＳＳとの間に設けられた抵抗ラダー回路を分圧するにあたり、分圧点である出力端子ＯＵＴの高位電源ＶＤＤ側の抵抗成分及び抵位電源ＶＳＳ側の抵抗成分の夫々について、独立に抵抗値が選択できるように構成されている。
【００１８】
即ち抵抗ラダー回路の中間部に出力端子ＯＵＴが接続され、この出力端子ＯＵＴよりも高位電源ＶＤＤ側の抵抗成分を第１の抵抗ラダー回路３Ａとし、また低位電源ＶＳＳ側の抵抗成分を第２の抵抗ラダー回路３Ｂとし、これらは、この例では２4 （＝１６）個の分圧点が選択できるように（２4 −１）個の抵抗成分Ｒが直列に接続されている。なお第１の抵抗ラダー回路３Ａの下端の抵抗成分Ｒ０、第２の抵抗ラダー回路３Ｂの上端のＲ０１は、所定のアナログ電圧値が得られるように回路設計時に予め抵抗値が計算される調整用抵抗成分である。
【００１９】
第１の抵抗ラダー回路３Ａの各分圧点には、ＭＯＳトランジスタよりなる第１のアナログスイッチＡ０〜Ａ１５の出力端が夫々接続されており、第１のアナログスイッチＡ０〜Ａ１５の入力端は高位電源ＶＤＤに共通に接続されている。ここで分圧点とは、抵抗成分Ｒ同士の接続点及び両端部を指すものである。また第２の抵抗ラダー回路３Ｂの各分圧点には、ＭＯＳトランジスタよりなる第２のアナログスイッチＢ０〜Ｂ１５の入力端が夫々接続されており、第２のアナログスイッチＢ０〜Ｂ１５の出力端は低位電源ＶＳＳに共通に接続されている。第１のアナログスイッチＡ０〜Ａ１５としては、例えば図２に示すようにＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２を並列に組み合わせたものが用いられ、第２のアナログスイッチＢ０〜Ｂ１５についても例えば第１のアナログスイッチＡ０〜Ａ１５と同様のものが用いられる。
【００２０】
デコーダ２の出力信号線である、ディジタル入力信号のティジタル値（コード値）０〜１５に対応する１６本の出力信号路４−０〜４−１５は、第１のアナログスイッチＡ０〜Ａ１５のグループ及び第２のアナログスイッチＢ０〜Ｂ１５のグループの中において、分圧点が互に対応する２つのアナログスイッチの組の１６組（Ａ０、Ｂ０），（Ａ１、Ｂ１），…（Ａ１４、Ｂ１４），（Ａ１５、Ｂ１５）に対して夫々ゲート電圧を制御するように接続されている。ＶＤＤの値は例えば＋３Ｖとされ、ＶＳＳは例えば０Ｖとされる。このような構成のＤ／ＡコンバータはＩＣチップの中に組み込まれ、その出力電圧はＯＵＴ、ＶＳＳ間の電圧としてＩＣチップの端子から取り出される。また、この時のデコーダは、Ａ０〜Ａ１５を制御するデコーダとＢ０〜Ｂ１５を制御するデコーダを独立にもってもよいし、また、アナログスイッチ内のＰＭＯＳ、ＮＭＯＳを制御する信号線を独立にもつことも許容される。
【００２１】
次に上述実施の形態の動作について説明する。今デコーダ２にコード１のディジタルデータが入力されたとすると、デコーダ２の出力信号線４−１にスイッチをオンさせる為の信号例えば［Ｈ］レベルが出力され、高位電源側からみて２段目の分圧点に位置するアナログスイッチのＡ１と低位電源側からみて１５段目の分圧点に位置するアナログスイッチＢ１がオンになる。抵抗ラダー回路３Ａ、３Ｂの抵抗成分Ｒの抵抗値を同符号のＲとして表わすと、出力端子ＯＵＴの高電位側の抵抗値及び低電位側の抵抗値は夫々１５Ｒ及びＲとなるから、出力電圧値Ｖ０（ＯＵＴ−ＶＳＳ間の電圧）は（１）式で表わされる。ただし説明の簡略化のためＲ０＝Ｒ０１＝０としている。
【００２２】
Ｖ０＝（ＶＤＤ−ＶＳＳ）・Ｒ／（１５＋Ｒ）＝（ＶＤＤ−ＶＳＳ）／１６…（１）
同様にコード２、コード３…コード１５の場合、夫々（ＶＤＤ−ＶＳＳ）・２／１６、（ＶＤＤ−ＶＳＳ）・３／１６…（ＶＤＤ−ＶＳＳ）・１５／１６となり、コード０の場合は０Ｖとなる。このようにＶ０は、上述のアナログスイッチの組の中で、オンになったアナログスイッチの組に対応して決定される分圧比に応じた値、即ちコード値に対応したアナログ値となる。
【００２３】
またデコーダ２にコードｋ（１≦ｋ）が入力されたときのアナログスイッチのオン、オフの状態については、Ａ０〜Ａ（ｋ−１）及びＢ（ｋ＋１）〜Ｂｎ（上述の例ではｎは１５）は分圧比に無関係なので不定であるが、つまりオン、オフのいずれの状態でもよいが、Ａ（ｋ＋１）〜Ａｎ及びＢ０〜Ｂ（ｋ−１）はオフの状態にしておく必要がある。
【００２４】
上述実施の形態によれば、出力端子ＯＵＴの位置を抵抗ラダー回路の中央部に固定し、この出力端子ＯＵＴの両側に夫々第１のアナログスイッチＡ０〜Ａ１５のグループ及び第２のアナログスイッチＢ０〜Ｂ１５のグループを設けて、入力コード値に対応するアナログスイッチをオンにして両側の抵抗値を変え、分圧比を決定している。このような構成とすることにより、第１のアナログスイッチＡ０〜Ａ１５は、第１の抵抗ラダー回路３Ａを介さずに高位電源ＶＤＤに共通に接続され、また第２のアナログスイッチＢ０〜Ｂ１５は第２の抵抗ラダー回路３Ｂを介さずに低位電源ＶＳＳに共通に接続されることになる。
【００２５】
従って各アナログスイッチを構成するＭＯＳトランジスタのゲート、ソース間電圧は、アナログスイッチの各段の位置にかかわらず一定であるため、言い換えればアナログスイッチのオン抵抗の電圧依存性を定数として扱うことができるため、抵抗ラダー回路の中心に近いアナログスイッチほどオンしにくくなるといったことがなく、出力歪みが抑えられ、広いダイナミックレンジ（出力電圧幅）をとることができる。
【００２６】
また出力端子ＯＵＴから見たインピーダンスに着目すると、従来ではアナログスイッチ群が出力端子ＯＵＴに集中して接続されていたが、上述実施の形態ではアナログスイッチ群が抵抗成分を介して分散して配置されており、等価回路は図３に示すように表わされる。従って例えば図１においてＡ６、Ｂ６がオンすると、合成浮遊容量は、Ａ６〜Ａ１５とＢ０〜Ｂ６までの合成分となる。一般にはＡｋ、ＢｋがオンするとＡｋ〜Ａ１５とＢ０〜Ｂｋまでの合成分となる。
【００２７】
この場合中間のアナログスイッチＡ７、Ｂ７がオンになったときの合成浮遊容量が最大になるが、それでも図２０と比較してわかるように出力側（ＮＭＯＳトランジスタＴｒ１でいえばドレイン側）の浮遊容量Ｃｄの並成合成分が含まれていないので従来の場合の半分になる。このように浮遊容量が低減されるためスイッチングの高速化を図ることができる。
【００２８】
次いで本発明の他の実施の形態を図４に示す。この実施の形態は、図１８に示す従来の回路に本発明を適用したものであり、出力端子ＯＵＴの両側に第１の抵抗ラダー回路３Ａ及び第２の抵抗ラダー回路３Ｂを設け、夫々の分圧点にアナログスイッチＡ０〜Ａ１５、Ｂ０〜Ｂ１５を接続すると共にアナログスイッチＡ０〜Ａ１５の入力端を高位電源ＶＤＤに共通に接続し、アナログスイッチＢ０〜Ｂ１５のソース側を低位電源ＶＳＳに共通に接続している。
【００２９】
即ち図４に示すＤ／Ａコンバータは、本発明の要旨とする部分は上述の実施の形態と同様であるが、デコーダ２（図示の便宜上２Ａ、２Ｂに分けて記載してある）に入力されるディジタルデータの下位２ビットに対応する出力信号線５−０〜５−３と上位２ビットに対応する出力信号線６−０〜６−３のマトリックスによって、第１のアナログスイッチＡ０〜Ａ１５の中の対応するアナログスイッチと第２のアナログスイッチＢ０〜Ｂ１５の中の対応するアナログスイッチとを選択するように構成されており、例えば下位２ビットの値に応じて、各アナログスイッチＡ０〜Ａ１５、Ｂ０〜１５のグループのアナログスイッチマトリックスの「列」を選択し、上位２ビットの値に応じて、上位ビット選択アナログスイッチＣ０〜Ｃ７の中から対応するアナログスイッチのゲートにオン信号を与えて、前記アナログスイッチマトリックスの「行」を選択するようになっている。この実施の形態においても上述実施の形態と同様の効果がある。
【００３０】
ここでＩＣチップを設計する場合、Ｄ／Ａコンバータの抵抗ラダー回路に接続される高位電源及び低位電源の各基準電位を設定し、所定のダイナミックレンジ（アナログ電圧）が得られるように出力端子ＯＵＴの両側または片側に予め計算された抵抗値をもつ抵抗（図１ではＲ０、Ｒ０１で示してある）を組み込むことが考えられる。このようなＤ／Ａコンバータにおいては、ダイナミックレンジの変更は、基準電位を変えることにより行われる。
【００３１】
しかしながらこのようにするとアナログスイッチのゲート、ソース間電圧が変わり、そのオン抵抗が変動するので予定のダイナミックレンジが得られなくなる。従ってダイナミックレンジの変更を行う場合、特に抵抗ラダー回路の分圧比決定用の抵抗成分Ｒの抵抗値が小さいときにはそのＩＣチップをそのまま流用することができなくなる。なお基準電位の変更に伴うオン抵抗の変動を抑えるためにはサイズの大きいアナログスイッチを用いればよいが、そうするとＩＣチップのサイズが大きくなってしまう。
【００３２】
そこで本発明では、基準電位をＩＣチップの電源電位であるＶＤＤ及びＶＳＳにしてアナログスイッチのゲート、ソース間電圧を最大とし、つまりオン抵抗を最小とし、図５及び図６に示すように出力端ＯＵＴの両側の抵抗Ｒ１、Ｒ２をＩＣチップの外に設けて交換可能な構成あるいは抵抗値が可変な構成とし、ダイナミックレンジの変更は、基準電位を変えることなく前記抵抗Ｒ１、Ｒ２の抵抗値を調整して行うことが好ましい。またＩＣチップの内部に抵抗Ｒ１、Ｒ２を持つ場合は、Ｒ１、Ｒ２を製造時に調整可能としておくことが好ましい。
【００３３】
このような構成とすれば、ダイナミックレンジを変更する場合つまりアナログ電圧を変える場合、例えば４ビットでコードが１のとき、出力電圧Ｖ０は（２）式で表わされるので、この（２）式に基づき、予定とするＶ０が得られるようにＲ１、Ｒ２を調整すればよく、アナログスイッチのオン抵抗の変動の問題はない。
【００３４】
Ｖ０＝（ＶＤＤ−ＶＳＳ）×（Ｒ＋Ｒ２）／（１５Ｒ＋Ｒ１＋Ｒ２）…（２）従ってある設計仕様のＤ／Ａコンバータを他の仕様で再利用する場合に有効である。なお抵抗値の一例を挙げると、例えばＲ＝Ｒ１＝Ｒ２とされる。また第１のアナログスイッチＡ０〜Ａ１５はＶＤＤに接続され、第２のアナログスイッチＢ０〜Ｂ１５はＶＳＳに接続されているので、各アナログスイッチＡ０〜Ａ１５、Ｂ０〜Ｂ１５を図２に示すような並列構成とせずに第１のアナログスイッチＡ０〜Ａ１５についてはＮＭＯＳトランジスタのみとし、第２のアナログスイッチＢ０〜Ｂ１５についてはＰＭＯＳトランジスタのみとしてもよく、この場合回路素子数を削減できる効果がある。またＭＯＳのかわりにバイポーラ素子を用いてもよい。なお本発明において基準電位はＶＤＤ、ＶＳＳに限定されるものではないし、データのビット数も４ビットに限られるものではない。
【００３５】
そして本発明では、入力データのコード値に対応した一対のアナログスイッチをオン状態にするにあたって、既述のように分圧比に無関係なアナログスイッチについてはオン、オフのいずれの状態としてもよいが、これらアナログスイッチについてもオン状態とすることが望ましい。分圧比に無関係なアナログスイッチとは、例えば入力データのコード値ｋに対応してアナログスイッチＡｋ、Ｂｋがオンになるとき、第１のアナログスイッチＡｋよりもＶＤＤ側のアナログスイッチＡ０〜Ａ（ｋ−１）と第２のアナログスイッチＢｋよりもＶＳＳ側のアナログスイッチＢ（ｋ＋１）〜Ｂｎとをいうものである。
【００３６】
図７はこのような動作をするＤ／Ａコンバータを示し、この実施の形態ではデコーダ２とアナログスイッチＡ、Ｂとの間にゲート制御部７が介装されており、ゲート制御部７の出力信号路４Ａ−０〜４Ａ−ｎは第１のアナログスイッチＡ０〜Ａｎのゲートに夫々接続され、出力信号路４Ｂ−０〜４Ｂ−ｎは第２のアナログスイッチＢ０〜Ｂｎのゲートに夫々接続されている。このゲート制御部７は、デコーダ２の出力信号路４−ｋにＨレベルの信号が出力されると、出力信号路４Ａ−０〜４Ａ−ｋ及び４Ｂ−ｋ〜４Ｂ−ｎにアナログスイッチをオンにする信号、例えばＨレベルの信号を出力するように構成されている。図７ではｋが４のときつまりコード値が４のときのアナログスイッチの動作状態を示しており、第１のアナログスイッチＡ０〜Ａ４及び第２のアナログスイッチＢ４〜Ｂｎが同時にオン状態になっている。
【００３７】
このような実施の形態によれば、直接分圧比に関係しないアナログスイッチもオン状態になるので、オン状態になるアナログスイッチが並列化され、この結果等価的にアナログスイッチのオン抵抗が小さくなる。これに対してコード値に対応するアナログスイッチのみをオン状態にする場合には、全てのアナログスイッチにおいてそのオン抵抗を、分圧比を決定する抵抗Ｒに対して十分低く保たなければならないので、この場合に比べて図７の実施の形態ではアナログスイッチのサイズを小さくできるという利点、つまり個々のオン抵抗が大きくても予定の出力電圧が得られるという利点がある。なおこのような手法は、図４に示すタイプのＤ／Ａコンバータにも適用できるが、追加してオン状態にできるアナログスイッチの数が図１に示すタイプのＤ／Ａコンバータよりも少ないため、その効果は図７の例よりも少ないと考えられる。
【００３８】
ここで低電力アプリケーションでは、ＤＡコンバータの非動作時に消費電力を小さくするためにＤ／Ａコンバータ自体をオフ状態にすることが要求され、この状態はパワーダウンなどと呼ばれている。Ｄ／Ａコンバータにパワーダウンモードを設ける場合ＶＤＤ、ＶＳＳ間に流れる電流を切る必要があり、本発明では図８に示すようにデコーダ２の出力側にゲート制御回路８を設け、パワーダウンモード信号が入力されたときには、第１のアナログスイッチＡ及び第２のアナログスイッチの全てをオフするように構成している。
【００３９】
このような手法によれば次のような利点がある。即ち従来では抵抗ラダー回路と高位電源あるいは低位電源との間に、パワーダウンモード用のアナログスイッチを設け、これをオフにしていた。しかしながらこの場合にはそのアナログスイッチは低いオン抵抗のものでなければならないので、サイズが大型化してしまう欠点があった。これに対し、本発明ではパワーダウン専用のスイッチを設けなくて済む効果がある。なお第１のアナログスイッチまたは第２のアナログスイッチの一方のみを全てオフするようにしても同様の効果が得られる。
【００４０】
【実施例】
本発明の有意性を示す為、８ビット相当のＤ／Ａコンバータでの簡易なシミュレーションを行った。先ず最終段のアナログスイッチＡ２５５及びＢ２５５をオン状態にし、その後Ａ２５５及びＢ２５５をオフ状態にし、Ａ０及びＢ０から順にオン状態にしたときの、出力電圧波形を調べた。結果は図９〜図１２に示す通りである。ただし図９は全体の出力波形図、図１０、１１、１２は夫々コード値が０、１２８、２５５のときの出力波形の付近を示す拡大図である。図９からわかるように充分ランプ波形（のこぎり波形）として成り立っており、また各部分拡大図においても各コード値の電圧に出力が収束しており、十分に動作している。
【００４１】
これに対して従来のＤ／Ａコンバータ（図１７に示す回路）についても同様のシミュレーションを行ったところ、図１３〜図１６に示す結果が得られた。ただし図１３は全体の出力波形図、図１４、１５、１６は夫々コード値が０、１２８、２５５のときの出力波形の付近を示す拡大図である。図から分かるようにコード値２５５→０に変化するところでスピードの劣化が見られ、コード値１２８付近においては動作していない。また動作している部分においても出力がなだらかに変化し、各コード値の電圧に収束していない。
【００４２】
以上のことから本発明では低い電圧においても動作が可能で十分な性能が得られ、従来回路に対して優れていることが理解される。
【００４３】
【発明の効果】
本発明のＤ／Ａコンバータによれば、高速で出力歪みが小さく、広いダイナミックレンジをとることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路図である。
【図２】本発明の実施の形態で用いられるアナログスイッチを示す回路図である。
【図３】本発明の一実施の形態において、アナログスイッチ等の浮遊容量を等価的に示す等価回路図である。
【図４】本発明の他の実施の形態を示す回路図である。
【図５】本発明の更に他の実施の形態を示す回路図である。
【図６】本発明の更にまた他の実施の形態を示す回路図である。
【図７】本発明の上記以外の実施の形態を示す回路図である。
【図８】本発明の上記以外の実施の形態を示す回路図である。
【図９】本発明のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の全体図である。
【図１０】本発明のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１１】本発明のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１２】本発明のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１３】従来のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の全体図である。
【図１４】従来のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１５】従来のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１６】従来のＤ／Ａコンバータについてシミュレーションを行った結果を示す出力波形の部分拡大図である。
【図１７】従来のＤ／Ａコンバータの一例を示す回路図である。
【図１８】従来のＤ／Ａコンバータの他の例を示す回路図である。
【図１９】従来のＤ／Ａコンバータについてアナログスイッチを説明するための回路図である。
【図２０】従来のＤ／Ａコンバータについてアナログスイッチの浮遊容量を等価的に示す等価回路図である。
【図２１】従来のＤ／Ａコンバータについてアナログスイッチの浮遊容量を等価的に示す等価回路図である。
【符号の説明】
２、２Ａ、２Ｂ、    デコーダ
３Ａ      第１のラダー回路
３Ｂ      第２のラダー回路
４−０〜４−１５    出力信号路
Ｒ        抵抗成分
ＶＤＤ    高位電源
ＶＳＳ    低位電源
ＯＵＴ    出力端子
Ａ、Ａ０〜Ａ１５    第１のアナログスイッチ
Ｂ、Ｂ０〜Ｂ１５    第２のアナログスイッチ
Ｃ１〜Ｃ８          補助のアナログスイッチ
Ｔｒ１    ＮＭＯＳトランジスタ
Ｔｒ２    ＰＭＯＳトランジスタ
Ｒ１、Ｒ２    レンジ調整用抵抗
７、８    ゲート制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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