(57)【特許請求の範囲】
【請求項１】
第１定電流源と第２定電流源とを有する電流源セルを一方向に複数個配列し、各電流源セルの第１定電流源に対する第１電源配線と各電流源セルの第２定電流源に対する第２電源配線とを電流源セルの配置方向に配置し、各電流源セルに対してそれぞれ設けた切換スイッチを入力デジタルデータに基づいて切り換え動作させて電流源セルからの出力電流を第１アナログ出力線又は第２アナログ出力線のいずれか一方に出力させるようにしたデジタル・アナログ変換回路において、
前記各電流源セルに供給される電圧の平均値が一様になるように、前記第１電源配線と前記第２電源配線の配線幅をそれぞれ形成位置によって変更するようにしたことを特徴とするデジタル・アナログ変換回路。
【請求項２】
請求項１に記載のデジタル・アナログ変換回路において、
前記第１及び第２電源配線は、それぞれ、電源供給パッドに対して離間するほど、その配線幅が連続的に狭くなるように変更させたことを特徴とするデジタル・アナログ変換回路。
【請求項３】
請求項２に記載のデジタル・アナログ変換回路において、
前記第１及び第２電源配線は、それぞれ、直角三角形状であって、その斜辺が互いに相対向するように配置形成されたことを特徴とするデジタル・アナログ変換回路。
【請求項４】
請求項１に記載のデジタル・アナログ変換回路において、
前記第１及び第２電源配線は、それぞれ、電源供給パッドに対して離間するほど、その配線幅が階段状に狭くなるように変更させたことを特徴とするデジタル・アナログ変換回路。
【請求項５】
請求項１に記載のデジタル・アナログ変換回路において、
前記第１及び第２電源配線は、一定の配線幅の複数の配線で構成され、
前記配線は、それぞれ、電源供給パッドに対して離間するほど、その配線数が少なくなるように変更させたことを特徴とするデジタル・アナログ変換回路。
【請求項６】
請求項４に記載のデジタル・アナログ変換回路において、
前記第１及び第２電源配線は、それぞれ、その配線の一側を前記電流源セルの配置位置によって階段状に変更させるとともに、その前記一側が互いに相対向するように配置形成したことを特徴とするデジタル・アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ変換回路に関するものである。
【０００２】
【従来の技術】
従来、デジタル・アナログ変換回路の一つとして、例えば、画像信号処理に好適な電流出力型デジタル・アナログ変換回路がある。図１１は、半導体チップ上に形成された入力デジタルデータが４ビットの電流出力型デジタル・アナログ変換回路の一例を示す回路図である。
【０００３】
図１１において、電流出力型デジタル・アナログ変換回路５０は、１６個の電流源セル５１ａ〜５１ｐが等間隔に配置形成されている。各電流源セル５１ａ〜５１ｐは、それらの出力端子５２を共有する２つの第１及び第２定電流源Ｇ１，Ｇ２にてそれぞれ構成されている。
【０００４】
各出力端子５２は、それぞれ、切換スイッチＳＷを介して第１及び第２アナログ出力線５４ａ，５４ｂと電気的に接続されている。前記各切換スイッチＳＷは、図示しないデコーダ回路と電気的に接続されている。各切換スイッチＳＷは、デコーダ回路からの制御信号に基づいて出力端子５２を前記第１アナログ出力線５４ａ又は第２アナログ出力線５４ｂのいずれか一方と電気的に接続するようになっている。
【０００５】
又、各電流源セル５１ａ〜５１ｐの第１定電流源Ｇ１は、第１電源配線Ｌ１を介して第１電源パッドＰ１にそれぞれ接続される。又、各電流源セル５１ａ〜５１ｐの第２定電流源Ｇ２が第２電源配線Ｌ２を介して第２電源パッドＰ２にそれぞれ接続されている。第１及び第２電源配線Ｌ１，Ｌ２は、互いに平行に前記各電流源セル５１ａ〜５１ｐに沿って配置形成されている。
【０００６】
そして、第１電源パッドＰ１は、図１１において第１電源配線Ｌ１の左端に形成され、直流電圧Ｖｄｄが印加され各電流源セル５１ａ〜５１ｐの第１定電流源Ｇ１に直流電圧を供給する。又、前記第２電源パッドＰ２は、図１１において第２電源配線Ｌ２の右端に形成され、同じく直流電圧Ｖｄｄが印加され各電流源セル５１ａ〜５１ｐの第２定電流源Ｇ２に直流電圧を供給する。
【０００７】
そして、前記デコーダ回路に入力された入力デジタルデータに基づいて選択された切換スイッチＳＷがオン・オフ動作される。そして、電流源セル５１ａ〜５１ｐの各第１及び第２定電流源Ｇ１，Ｇ２にて生成された電流が積算され、その積算された出力電流がアナログ信号として出力端子ＰＯ１，ＰＯ２のいずれか一方の出力端子から出力される。つまり、デジタル・アナログ変換が行われる。
【０００８】
ところで、各電流源セル５１ａ〜５１ｐから出力される電流値は、同一になることが要求される。各電流源セル５１ａ〜５１ｐからの出力電流が同一になるためには、各電流源セル５１ａ〜５１ｐに供給される電圧が全て同じとなる必要がある。そこで、図１１に示すデジタル・アナログ変換回路５０は、異なる方向から直流電圧Ｖｄｄをそれぞれ第１及び第２電源配線Ｌ１，Ｌ２を介して各電流源セル５１ａ〜５１ｐの第１定電流源Ｇ１及び第２定電流源Ｇ２に供給するようにしている。
【０００９】
つまり、図１１に示すように、第１電源配線Ｌ１には配線抵抗Ｒ１ａ〜Ｒ１ｐが、第２電源配線Ｌ２には配線抵抗Ｒ２ａ〜Ｒ２ｐが存在する。尚、配線抵抗Ｒ１ａ〜Ｒ１ｐ，Ｒ２ａ〜Ｒ２ｐは全て同じ値である。従って、各電流源セル５１ａ〜５１ｐの第１定電流源Ｇ１は、第１電源パッドＰ１より遠くなればなるほど、電圧降下量が大きくなることから供給される電圧は低くなる。又、各電流源セル５１ａ〜５１ｐの第２定電流源Ｇ２は、第２電源パッドＰ２より遠くなればなるほど、電圧降下量が大きくなることから供給される電圧は低くなる。
【００１０】
ところで、前記電流源セル５１ａ〜５１ｐの各定電流源Ｇ１，Ｇ２は、全て共通の電圧によって駆動される。従って、各電流源セル５１ａ〜５１ｐが出力する出力電流値は、その各定電流源Ｇ１，Ｇ２のバイアス供給端子（図示せず）と第１及び第２電源線に接続される各定電流源Ｇ１，Ｇ２の電源供給端子との電位差に依存する。
【００１１】
これによって、各電流源セル５１ａ〜５１ｐにおいて、第１定電流源Ｇ１に供給される電圧及び第２定電流源Ｇ２に供給される電圧とセル位置の関係が互いに逆方向となる。これにともない、各電流セル５１ａ〜５１ｐにおける第１及び第２定電流源Ｇ１，Ｇ２の出力電流も同様にセル位置に応じて逆方向の電流出力特性となる。ここで、各電流セル５１ａ〜５１ｐにおける出力電流は、その電流セル内の２つの定電流源Ｇ１，Ｇ２から出力される電流の和となるため、各電流セル５１ａ〜５１ｐからの出力電流は電源配線Ｌ１，Ｌ２の影響を打ち消しあう形で一定となる。
【００１２】
尚、電源配線Ｌ１，Ｌ２の配線抵抗Ｒ１ａ〜Ｒ１ｐ，Ｒ２ａ〜Ｒ２ｐによる電圧降下を補正して各電流源セル５１ａ〜５１ｐから出力される出力電流値を同一にする方法として、図１２に示す電流出力型デジタル・アナログ変換回路がある。図１２に示す電流出力型デジタル・アナログ変換回路６０は第２電源パッドＰ２を省略し、第１電源パッドＰ１から第１電源配線Ｌ１と第２電源配線Ｌ２に直流電圧を供給するようにしたものである。この場合、第１電源パッドＰ１は、第２電源配線Ｌ２の右端に対して迂回配線Ｌ３を介して電気的に接続されている。尚、迂回配線Ｌ３には、第１及び第２電源配線Ｌ１，Ｌ２と同様に配線抵抗Ｒ３を有している。従って、第２電源配線Ｌ２は、直流電圧Ｖｄｄから配線抵抗Ｒ３による電圧降下を引いた値が供給される。この場合にも同様に各電流源セル５１ａ〜５１ｐから出力される出力電流値が同一となるようにしている。
【００１３】
【発明が解決しようとする課題】
しかしながら、図１３の特性曲線Ｘ１で示すように、配線抵抗Ｒ１ａ〜Ｒ１ｐによる第１電源配線Ｌ１の各位置における電圧降下量は、実際には２次関数で変化している。同様に、図１３の特性曲線Ｘ２で示すように、配線抵抗Ｒ２ａ〜Ｒ２ｐによる第２電源配線Ｌ２の各位置における電圧降下量は、実際には２次関数で変化している。
【００１４】
つまり、第１及第２電源パッドＰ１，Ｐ２に近い第１及び第２電源配線Ｌ１，Ｌ２部分には電流値が大きく、逆に一番遠い第１及び第２電源配線Ｌ１，Ｌ２部分にはそれぞれ電流源セル５１ａ〜５１ｐの一個分の電流が流れる。このように、第１及び第２電源配線Ｌ１，Ｌ２に流れる電流が増加していくような場合、一定の配線抵抗を有する第１及び第２電源配線Ｌ１，Ｌ２に生じる電圧降下量は、各配線抵抗Ｒ１ａ〜Ｒ１ｐ，Ｒ２ａ〜Ｒ２ｐの電圧降下量の積分値となる。その結果、特性曲線Ｘ１，Ｘ２は、ほぼ２次関数に従うことになる。
【００１５】
これによって、各電流セル５１ａ〜５１ｐにおいて、第１定電流源Ｇ１の出力電流は図１４の特性曲線Ｘ１１のような特性となり、第２定電流源Ｇ２の出力電流は図１４の特性曲線Ｘ２２のような特性となる。ここで、各電流セル５１ａ〜５１ｐにおける出力電流は、その電流セル内の２つの定電流源Ｇ１，Ｇ２からそれぞれ出力される電流の和となる。従って、各電流源セル５１ａ〜５１ｐの出力電流は図１５に示す特性曲線Ｘ３のような特性となり、電源配線Ｌ１，Ｌ２の影響を低減できるものの、各電流セル５１ａ〜５１ｐの電流出力値は同一になることがなかった。
【００１６】
これは、図１２に示す電流出力型デジタル・アナログ変換回路においても同様な問題を有していた。
本発明は上記問題点を解消するためになされたものであって、その目的は、各電流源セルから出力される出力電流値が、その電流源セルの電源配線に対する配置位置に左右されることなく同一となるようにすることができるデジタル・アナログ変換回路を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１に記載の発明は、第１定電流源と第２定電流源とを有する電流源セルを一方向に複数個配列し、各電流源セルの第１定電流源に対する第１電源配線と各電流源セルの第２定電流源に対する第２電源配線とを電流源セルの配置方向に配置し、各電流源セルに対してそれぞれ設けた切換スイッチをデジタルデータに基づいて切り換え動作させて電流源セルからの出力電流を第１アナログ出力線又は第２アナログ出力線のいずれか一方に出力させるようにしたデジタル・アナログ変換回路において、前記各電流源セルに供給される電圧の平均値が一様になるように、前記第１電源配線と前記第２電源配線の配線幅をそれぞれ形成位置によって変更するようにしたことを要旨とする。
【００１８】
請求項２に記載の発明は、請求項１に記載のデジタル・アナログ変換回路において、前記第１及び第２電源配線は、それぞれ、電源供給パッドに対して離間するほど、その配線幅が連続的に狭くなるように変更させたことを要旨とする。
【００１９】
請求項３に記載の発明は請求項２に記載のデジタル・アナログ変換回路において、前記第１及び第２電源配線は、それぞれ、直角三角形状であって、その斜辺が互いに相対向するように配置形成されたことを要旨とする。
【００２０】
請求項４に記載の発明は、請求項１に記載のデジタル・アナログ変換回路において、前記第１及び第２電源配線は、それぞれ、電源供給パッドに対して離間するほど、その配線幅が階段状に狭くなるように変更させたことを要旨とする。
【００２１】
請求項５に記載の発明は、請求項１に記載のデジタル・アナログ変換回路において、前記第１及び第２電源配線は、一定の配線幅の複数の配線で構成され、前記配線は、それぞれ、前記電源供給パッドに対して離間するほど、その配線数が少なくなるように変更させたことを要旨とする。
【００２２】
請求項６に記載の発明は、請求項４に記載のデジタル・アナログ変換回路において、前記第１及び第２電源配線は、それぞれ、その配線の一側を前記電流源セルの配置位置によって階段状に変更させるとともに、その前記一側が互いに相対向するように配置形成したことを要旨とする。
（作用）
請求項１〜６に記載の発明によれば、第１電源配線及び第２電源配線のそれぞれの配線幅を変更して配線抵抗を調整することによって、各電流源セルに供給される電圧の平均値を一様にした。従って、電流源セルから出力される出力電流値が電流源セルの配置位置に左右されることがなく、同一にすることができる。
【００２３】
加えて請求項２及び４に記載の発明によれば、容易に電源配線の配線抵抗の調整を行うことができる。
加えて請求項３及び６に記載の発明によれば、両電源配線が占める面積を小さくでき、デジタル・アナログ変換回路の集積度を向上させることができる。
【００２４】
加えて請求項５に記載の発明によれば、配線幅が変更された第１電源配線及び第２電源配線を容易に形成することができる。
【００２５】
【発明の実施の形態】
以下、本発明を具体化したデジタル・アナログ変換回路の一実施形態を図面に従って説明する。図１は、半導体チップ上に形成された入力デジタルデータが４ビットの電流出力型デジタル・アナログ変換回路の一例を示す回路図である。
【００２６】
図１において、電流出力型デジタル・アナログ変換回路１０は、１６個の電流源セル１１ａ〜１１ｐが等間隔に配置形成されている。各電流源セル１１ａ〜１１ｐは、それらの出力端子１２を共有する２つの第１及び第２定電流源Ｇａ，Ｇｂにてそれぞれ構成されている。
【００２７】
各出力端子１２は、それぞれ、切換スイッチＳを介して第１及び第２アナログ出力線１４ａ，１４ｂと電気的に接続されている。前記各切換スイッチＳは、図示しないデコーダ回路と電気的に接続されている。各切換スイッチＳは、デコーダ回路からの制御信号に基づいて出力端子１２を前記第１アナログ出力線１４ａ又は第２アナログ出力線１４ｂのいずれか一方と電気的に接続するようになっている。
【００２８】
又、各電流源セル１１ａ〜１１ｐの第１定電流源Ｇａは第１電源配線Ｌａを介して電源供給パッドとしての第１電源パッドＰａにそれぞれ接続される。又、各電流源セル１１ａ〜１１ｐの第２定電流源Ｇｂは第２電源配線Ｌｂを介して電源供給パッドとしての第２電源パッドＰｂにそれぞれ接続される。第１及び第２電源配線Ｌａ，Ｌｂは、互いに平行に前記各電流源セル１１ａ〜１１ｐに沿って配置形成されている。
【００２９】
前記第１電源パッドＰａは、図１において第１電源配線Ｌａの左端に形成され、直流電圧Ｖｄｄが印加され各電流源セル１１ａ〜１１ｐの第１定電流源Ｇａに直流電圧を供給する。又、前記第２電源パッドＰｂは、図１において第２電源配線Ｌｂの右端に形成され、同じく直流電圧Ｖｄｄが印加され、各電流源セル１１ａ〜１１ｐの第２定電流源Ｇｂに直流電圧を供給する。
【００３０】
そして、前記デコーダ回路に入力された入力デジタルデータに基づいて選択された切換スイッチＳがオン・オフ動作される。そして、電流源セル１１ａ〜１１ｐの各第１及び第２定電流源Ｇａ，Ｇｂにて生成された電流が積算される。そして、その積算された出力電流がアナログ信号として第１アナログ出力端子Ｑ１及び第２アナログ出力端子Ｑ２のいずれか一方の出力端子から出力される。つまり、デジタル・アナログ変換が行われる。
【００３１】
このように構成された電流出力型デジタル・アナログ変換回路１０において、前記電源配線Ｌａ，Ｌｂは、それぞれ、半導体チップ上に、例えば、蒸着法によって積層して配置形成されたアルミニウム製の電源配線である。
【００３２】
そして電源配線Ｌａ，Ｌｂは、図２に示すように、それぞれ、第１及び第２電源配線の配線幅Ｗ１，Ｗ２が電源配線Ｌａ，Ｌｂの形成位置によって、その一側が連続的に狭くなるように変更した直角三角形状であって、その斜辺が互いに相対向するように配置形成されている。
【００３３】
詳述すると、電源配線Ｌａは、図２に示すように、その配線幅Ｗ１が、第１電源パッドＰａから遠くなればなるほど狭くなるように形成されている。又、電源配線Ｌａは、その高さ（膜厚）が電源配線Ｌａの長さ方向に沿って一定となるように配置形成されている。
【００３４】
従って、電源配線Ｌａの断面積は、第１電源パッドＰａから遠くなればなるほど小さくなる。このことから、電源配線Ｌａの各配線抵抗ＲＡ０〜ＲＡ１５の大きさは、第１電源パッドＰａから遠くなればなるほど連続的に大きくなる。そして、本実施形態では、前記配線抵抗ＲＡ１５の大きさは、前記配線抵抗ＲＡ０の大きさの１６倍となるように配置形成されている。
【００３５】
因みに、各配線抵抗ＲＡ０〜ＲＡ１５の大きさは、以下の関係になる。
ＲＡ０＝（ＲＡ１）／２＝（ＲＡ２）／３＝（ＲＡ３）／４＝（ＲＡ４）／５＝（ＲＡ５）／６＝（ＲＡ６）／７＝（ＲＡ７）／８＝（ＲＡ８）／９＝（ＲＡ９）／１０＝（ＲＡ１０）／１１＝（ＲＡ１１）／１２＝（ＲＡ１２）／１３＝（ＲＡ１３）／１４＝（ＲＡ１４）／１５＝（ＲＡ１５）／１６
このように配置形成された電源配線Ｌａは、その配線幅Ｗ１が広い方の端部から順に電流源セル１１ａの第１定電流源Ｇａ、電流源セル１１ｂの第１定電流源Ｇａ、・・・と電気的に接続されている。そして、前記電源配線Ｌａの配線幅Ｗ１が狭い方の端部は電流源セル１１ｐの第１定電流源Ｇａと電気的に接続されている。
【００３６】
一方、電源配線Ｌｂは、図２に示すように、前記電源配線Ｌａと同じ形状を成しており、その配線幅Ｗ２（＝Ｗ１）が第２電源パッドＰｂから遠くなればなるほど狭くなるように形成されている。又、電源配線Ｌｂは、その高さ（膜厚）がその長さ方向に沿って一定となるように配置形成されている。
【００３７】
従って、電源配線Ｌｂの断面積は、第２電源パッドＰｂから遠くなればなるほど小さくなる。このことから、電源配線Ｌｂの各配線抵抗ＲＢ０〜ＲＢ１５の大きさは、第２電源パッドＰｂから遠くはればなるほど連続的に大きくなる。そして、本実施形態では、前記配線抵抗ＲＢ０の大きさは前記配線抵抗ＲＢ１５の大きさの１６倍となるように形成されている。
【００３８】
因みに、各配線抵抗ＲＢ０〜ＲＢ１５の大きさは、以下の関係になる。
（ＲＢ０）／１６＝（ＲＢ１）／１５＝（ＲＢ２）／１４＝（ＲＢ３）／１３＝（ＲＢ４）／１２＝（ＲＢ５）／１１＝（ＲＢ６）／１０＝（ＲＢ７）／９＝（ＲＢ８）／８＝（ＲＢ９）／７＝（ＲＢ１０）／６＝（ＲＢ１１）／５＝（ＲＢ１２）／４＝（ＲＢ１３）／３＝（ＲＢ１４）／２＝ＲＢ１５
このように形成された前記電源配線Ｌｂは、その配線幅Ｗ２が狭い方の端部から順に電流源セル１１ａの第２定電流源Ｇｂ、電流源セル１１ｂの第２定電流源Ｇｂ、・・・と電気的に接続されている。そして、前記電源配線Ｌｂの配線幅Ｗ２が広い方の端部は電流源セル１１ｐの第２定電流源Ｇｂと電気的に接続されている。
【００３９】
従って、第１電源パッドＰａより遠くなればなるほど、電源配線Ｌａの各配線抵抗ＲＡ０〜ＲＡ１５の大きさが大きくなるため、第１電源パッドＰａから各電流源セル１１ａ〜１１ｐの第１定電流源Ｇａに供給される電圧は、電流源セル１１ａ〜１１ｐの配置位置に比例して小さくなる。
【００４０】
同様に、第２電源パッドＰｂより遠くなればなるほど、電源配線Ｌｂの各配線抵抗ＲＢ０〜ＲＢ１５の大きさが大きくなるために、第２電源パッドＰｂから各電流源セル１１ａ〜１１ｐの第２定電流源Ｇｂに供給される電圧は、電流源セル１１ａ〜１１ｐの配置位置に比例して小さくなる。
【００４１】
つまり、配線抵抗ＲＡ０〜ＲＡ１５による第１電源配線Ｌａの各位置における電圧降下量は、図３の特性曲線Ｙ１で示すように１次関数で表される。同様に、配線抵抗ＲＢ０〜ＲＢ１５による第２電源配線Ｌｂの各位置における電圧降下量は、図３の特性曲線Ｙ２で示すように１次関数で表される。又、第１及第２電源パッドＰａ，Ｐｂに近い第１及び第２電源配線Ｌａ，Ｌｂ部分には電流値が大きく、逆に一番遠い第１及び第２電源配線Ｌａ，Ｌｂ部分にはそれぞれ電流源セル１１ａ〜１１ｐの一個分の電流が流れる。
【００４２】
これによって、各電流セル１１ａ〜１１ｐにおいて、第１定電流源Ｇａの出力電流は図４の特性曲線Ｙ１１のような特性となり、第２定電流源Ｇｂの出力電流は図４の特性曲線Ｙ２２のような特性となる。ここで、各電流セル１１ａ〜１１ｐにおける出力電流は電流セル１１ａ〜１１ｐ内の２つの定電流源Ｇａ，Ｇｂから出力される電流の和となるため、各電流セル１１ａ〜１１ｐの出力電流は図５に示す特性曲線Ｙ３のような特性となる。従って、各電流セル１１ａ〜１１ｐの出力電流値は同一となる。
【００４３】
このことから、デジタル・アナログ変換回路１０は、各電流源セル１１ａ〜１１ｐから出力される出力電流値が、その電流源セル１１ａ〜１１ｐの電源配線Ｌａ，Ｌｂに対する配置位置に左右されることなく同一となる。
【００４４】
前記実施形態のデジタル・アナログ変換回路によれば、以下のような特徴を得ることができる。
（１）前記実施形態では、電源配線Ｌａ，Ｌｂの配線幅Ｗ１，Ｗ２を、それぞれ、電源配線Ｌａ，Ｌｂの形成位置によってその一側が連続的に狭くなるように変更して配線抵抗ＲＡ０〜ＲＡ１５及びＲＢ０〜ＲＢ１５を調整した。そして、各電流源セル１１ａ〜１１ｐに供給される電圧の平均値が一様になるようにした。従って、電流源セル１１ａ〜１１ｐから出力される出力電流値が電流源セル１１ａ〜１１ｐの配置位置に左右されることがなく、同一にすることができる。その結果、各電流源セル１１ａ〜１１ｐの出力電流を一様にすることができる。
【００４５】
（２）前記実施形態では、電源配線Ｌａ，Ｌｂの配線幅Ｗ１，Ｗ２を、それぞれ、電源配線Ｌａ，Ｌｂの形成位置によってその一側が連続的に狭くなるように変更させるだけで、各配線抵抗ＲＡ０〜ＲＡ１５，ＲＢ０〜ＲＢ１５の大きさを容易に調整することができる。
【００４６】
（３）前記実施形態では、電源配線Ｌａ，Ｌｂの配線幅Ｗ１，Ｗ２が電源配線Ｌａ，Ｌｂの形成位置によって、その一側が連続的に狭くなるように変更した直角三角形状であって、その斜辺が互いに相対向するように配置形成されている。このように電源配線Ｌａ及び電源配線Ｌｂを配置形成することによって、両電源配線が占める面積を小さくでき、デジタル・アナログ変換回路の集積度を向上させることができる。
【００４７】
なお、上記実施形態は以下のように変更してもよい。
○上記実施形態では、第１及び第２電源配線Ｌａ，Ｌｂは直角三角形状に配置形成したが、これを図６に示すようなその両側が連続的に変化したテーパ状の第１及び第２電源配線Ｌｃ１，Ｌｃ２を形成して、それらを相対向するように配置形成してもよい。このようにすることによって、各電流源セル１１ａ〜１１ｐから出力された出力電流値が、その電流源セル１１ａ〜１１ｐの第１及び第２電源配線Ｌｃ１，Ｌｃ２に対する配置位置に左右されることなく同一となるようにすることができる。
【００４８】
○上記実施形態では、第１及び第２電源配線Ｌａ，Ｌｂは直角三角形状に配置形成したが、これを図７に示すような、その一側が階段状に変化した第１及び第２電源配線Ｌｄ１，Ｌｄ２を形成して、その一側が互いに相対向するように配置形成してもよい。このようにすることによって、上記実施形態と同様の効果を奏することができる。
【００４９】
○上記実施形態では、第１及び第２電源配線Ｌａ，Ｌｂは直角三角形状に配置形成したが、これを図８に示すようなその両側が階段状に変化した第１及び第２電源配線Ｌｅ１，Ｌｅ２を形成して、それらを相対向するように配置形成してもよい。このようにすることによって、上記実施形態と同様の効果を奏することができる。
【００５０】
○上記実施形態では、図１に示すような第１及び第２電源パッドＰａ，Ｐｂが独立した電流出力型デジタル・アナログ変換回路に実現したが、これを図１２に示すような電流出力型デジタル・アナログ変換回路に実現してもよい。
【００５１】
○上記実施形態では、入力デジタルデータが４ビットであるデジタル・アナログ変換回路１０に具現化したが、入力デジタルデータが４ビット以外のデジタル・アナログ変換回路に具現化してもよい。
【００５２】
○上記実施形態では、各電流源セル１１ａ〜１１ｐは、２個の定電流源Ｇａ，Ｇｂから構成されていたが、これを、等間隔に配置された２個以上の定電流源から構成された電流源セル１１ａ〜１１ｐにしてもよい。例えば、各電流源セル１１ａ〜１１ｐが、等間隔に配置された４個の定電流源から構成された電流源セルであって、それら４個の定電流源が一つおきに、第１及び第２電源配線Ｌａ，Ｌｂに接続された電流源セルであってもよい。
【００５３】
○上記実施形態では、第１及び第２電源配線Ｌａ，Ｌｂは、それぞれ、１本の配線で形成されていた。これを、図９に示すように、第１電源配線Ｌａは、第１電源パッドＰａに対して離間するほどその配線数がそれぞれ少なくなる複数の配線Ｌｆａから構成してもよい。同様に、第２電源配線Ｌｂは、第２電源パッドＰｂに対して離間するほどその配線数がそれぞれ少なくなる複数の配線Ｌｆｂから構成してもよい。この場合、前記各配線Ｌｆａ，Ｌｆｂは、それぞれ、各電流源セル１１ａ〜１１ｐが配置されている位置毎に図示しない配線によって互いに電気的に接続されている。このようにすることによって、上記実施形態と同様の効果を奏することができると共に、配線幅が変更された電源配線を容易に形成することができる。
【００５４】
○上記実施形態では、各電流源セル１１ａ〜１１ｐに対して第１又は第２電源配線Ｌａ，Ｌｂが１組であったが、これを複数組で構成してもよい。図１０は、各電流源セル１１ａ〜１１ｐに対して第１及び第２電源配線Ｌａ，Ｌｂを２組で構成した図を示す。これによって組数を適宜指定することで各配線抵抗の大きさを調整することができる。
【００５５】
【発明の効果】
請求項１〜６に記載の発明によれば、各電流源セルから出力された出力電流値が、その電流源セルの電源配線に対する配置位置に左右されることなく同一となるようにすることができるデジタル・アナログ変換回路を提供することにある。
【図面の簡単な説明】
【図１】本実施形態の電流出力型デジタル・アナログ変換回路の回路図である。
【図２】同じく電流出力型デジタル・アナログ変換回路の第１電源配線及び第２電源配線の平面図である。
【図３】同じく電流出力型デジタル・アナログ変換回路の各配線抵抗による電源配線の各位置における電圧降下量を示す図である。
【図４】同じく電流出力型デジタル・アナログ変換回路の各電流セルにおける出力電流を示す図である。
【図５】同じく電流出力型デジタル・アナログ変換回路の各電源配線による各配置位置における出力電流を足し合わせた場合の各位置における出力電流を示す図である。
【図６】本発明の別例を説明するための電源配線の平面図である。
【図７】同じく本発明の別例を説明するための電源配線の平面図である。
【図８】同じく本発明の別例を説明するための電源配線の平面図である。
【図９】同じく本発明の別例を説明するための電源配線の平面図である。
【図１０】同じく本発明の別例を説明するための電源配線の平面図である。
【図１１】従来の電流出力型デジタル・アナログ変換回路の回路図である。
【図１２】従来の電流出力型デジタル・アナログ変換回路の回路図である。
【図１３】従来の電流出力型デジタル・アナログ変換回路における配線抵抗による各電源配線の各位置における電圧降下量を示す図である。
【図１４】同じく電流出力型デジタル・アナログ変換回路の各電流セルにおける出力電流を示す図である。
【図１５】同じく電流出力型デジタル・アナログ変換回路の各電源配線による各配置位置における出力電流を足し合わせた場合の各位置における出力電流を示す図である。
【符号の説明】
１０  デジタル・アナログ変換回路
１１ａ〜１１ｐ  電流源セル
１４ａ  第１アナログ出力線
１４ｂ  第２アナログ出力線
Ｇａ  第１定電流源
Ｇｂ  第２定電流源
Ｌａ  第１電源配線
Ｌｂ  第２電源配線
Ｐａ  電源供給パッドとしての第１電源パッド
Ｐｂ  電源供給パッドとしての第２電源パッド
Ｑ１  第１アナログ出力端子
Ｑ２  第２アナログ出力端子
Ｓ  切換スイッチ
Ｗ１  第１電源配線の配線幅
Ｗ２  第２電源配線の配線幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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