(57)【特許請求の範囲】
【請求項１】
マトリクス状に配列された画素の集合体が設けられ、各画素に対して、行方向および列方向に配列された配線を用いて独立に信号を与えて表示を行う表示装置において、
データ圧縮された映像信号を表示する手段を各画素毎に設けた
ことを特徴とする表示装置。
【請求項２】
マトリクス状に配列された画素の集合体が設けられ、各画素に対して、行方向および列方向に配列された配線を用いて独立に信号を与えて表示を行う表示装置において、
データ圧縮された映像信号を当該画素の階調情報に伸長化する手段を各画素毎に設けたことを特徴とする表示装置。
【請求項３】
マトリクス状に配列された画素の集合体が設けられ、各画素に対して、行方向および列方向に配列された配線を用いて独立に信号を与えて表示を行う表示装置において、
複数画素範囲でデータ圧縮された映像信号を表示する手段を前記複数画素範囲内に設けたことを特徴とする表示装置。
【請求項４】
請求項１〜３のいずれかに記載の表示装置において、
前記映像信号は、空間軸と階調軸で圧縮された映像信号であることを特徴とする表示装置。
【請求項５】
請求項１〜４のいずれかに記載の表示装置において、
前記表示制御手段には、画素をＮ行×Ｎ′列からなるブロックとして構成したとき、前記各ブロックに対してＮ×Ｎ′よりも少ない数であるｎ値の階調信号がルックアップテーブルにより定義されて転送され、かつ前記階調信号に対する識別信号が前記ブロック内の各画素に対して転送されることを特徴とする表示装置。
【請求項６】
請求項１〜４のいずれかに記載の表示装置において、
前記表示制御手段には、画素をＮ行×Ｎ′列からなるブロックとして構成したとき、複数フレーム間で階調変化が多いブロックのみに対してＮ×Ｎ′よりも少ない数であるｎ値の階調信号がルックアップテーブルにより定義されて転送され、かつ前記階調信号に対する識別信号が前記ブロック内の各画素に対して転送されることを特徴とする表示装置。
【請求項７】
請求項１〜４のいずれかに記載の表示装置において、
前記表示制御手段には、画素をＮ行×Ｎ′列からなるブロックとして構成したとき、複数フレーム間で階調変化が少ないブロックではＮ×Ｎ′よりも少ない数であるｍ値の階調信号が複数フレーム間にわたるルックアップテーブルにより定義されて転送され、かつ前記階調信号に対する複数フレーム間にわたる識別信号が前記ブロック内の各画素に対して転送される一方、複数フレーム間で階調変化が多いブロックではＮ×Ｎ′よりも少ない数でかつ前記ｍよりも小さいｎ値の階調信号が単一フレーム間でのルックアップテーブルにより定義されて転送され、かつ前記階調信号に対する単一フレーム間の識別信号が前記ブロック内の各画素に対して転送されることを特徴とする表示装置。
【請求項８】
請求項５〜７のいずれかに記載の表示装置において、
前記表示制御手段は、Ｎ行×Ｎ′列の画素ブロックに対して、この画素ブロックに定義したｎ個の階調信号に対する識別信号を与えた後に、この識別信号を元に、各画素にｎ階調のうちの１つの階調信号を与えることを特徴とする表示装置。
【請求項９】
請求項５〜７のいずれかに記載の表示装置において、
前記表示制御手段は、Ｎ行×Ｎ′列の画素ブロックに対して、この画素ブロックに定義したｎ個の階調信号を割り当てられている各画素に与えているのと同一期間に、次のＮ行×Ｎ′列の画素ブロックの各画素に対して、この画素ブロックに与えるｎ個の階調に対する識別信号を与えることを特徴とする表示装置。
【請求項１０】
請求項５〜７のいずれかに記載の表示装置において、
前記表示制御手段は、Ｎ行×Ｎ′列の画素ブロックに対して、この画素ブロックに定義したｎ個のうちの１つの階調信号について、この階調が割り当てられている画素に階調信号を与えているのと同一期間に、次のＮ行×Ｎ′列の画素ブロックに対して、この画素ブロックに与えるｎ個の階調のうちの１つの階調信号に対する識別信号を対応する画素に与えることを特徴とする表示装置。
【請求項１１】
行方向および列方向にマトリクス状に配置された画素と、
前記画素内に設けられた画素電極と、
前記画素内に設けられ、前記画素電極の電圧に応じて表示を行う表示素子と、
走査線に走査信号を供給する走査線駆動回路と、
前記走査線に対して直交方向に配置された識別信号線に識別信号を供給する識別信号線駆動回路と、
前記識別信号線から供給された識別信号を前記画素内に保存する保存手段と、
前記各画素に階調電圧を供給し隣接する画素間で共有する１本ずつの階調電圧線と、
前記階調電圧線に階調電圧を供給する階調電圧線駆動回路と、
前記保存手段に保存した識別信号を基に、隣接する画素や自画素の階調電圧線に供給される階調電圧を選択する選択手段と、
選択された階調電圧を画素電極に印加するためのスイッチング素子と、
該スイッチング素子を制御する階調書込線に階調書込信号を供給する階調書込線駆動回路と、を備えた表示装置。
【請求項１２】
請求項１１に記載の表示装置において、
前記表示素子は液晶を用いた光変調素子で構成され、かつ前記階調電圧線は１つの画素に対して１本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、隣接する画素と自画素の前記２本の階調電圧線にそれぞれ接続されたｎ型アクティブ素子とｐ型アクティブ素子とからなり、前記スイッチング素子は、前記階調書込線をゲート端子とし、前記ｎ型アクティブ素子、前記ｐ型アクティブ素子、および前記画素電極に接続された第４のアクティブ素子からなることを特徴とする表示装置。
【請求項１３】
請求項１２に記載の表示装置において、
表示の第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に識別信号が書き込まれ、その識別信号により前記ｎ型アクティブ素子と前記ｐ型アクティブ素子のどちらか一方が導通状態になることにより、隣接する画素内の前記２本の階調信号線のどちらかの電圧が決定され、表示の第２段階では、前記階調書込線が選択されて前記第４のアクティブ素子が導通状態となり、決定された前記階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調されることを特徴とする表示装置。
【請求項１４】
行方向および列方向にマトリクス状に配置された画素と、
前記画素内に設けられた画素電極と、
前記画素内に設けられ、前記画素電極の電圧に応じて表示を行う表示素子と、
走査線に走査信号を供給する走査線駆動回路と、
前記走査線に対して直交方向に配置された識別信号線に識別信号を供給する識別信号線駆動回路と、
前記識別信号線から供給された識別信号を前記画素内に保存する保存手段と、
前記各画素に階調電圧を供給する少なくとも２本の階調電圧線に階調電圧を供給する階調電圧線駆動回路と、
前記保存手段に保存した識別信号を基に、前記階調電圧線に供給された階調電圧を選択する選択手段と、
選択された階調電圧を画素電極に出力するためのスイッチと、
前記スイッチを制御する領域指定線に領域指定信号を供給する領域指定線駆動回路と、
前記スイッチから出力された階調電圧を前記画素電極に印加するためのスイッチング素子と、
前記領域指定線と直交方向に配置され、前記スイッチング素子を制御する階調書込線に階調書込信号を供給する階調書込線駆動回路と、を備えた表示装置。
【請求項１５】
請求項１４に記載の表示装置において、
前記表示素子は液晶を用いた光変調素子で構成され、かつ前記階調電圧線は１つの画素に対して２本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、前記２本の階調電圧線にそれぞれ接続されたｎ型アクティブ素子とｐ型アクティブ素子とからなり、前記スイッチは領域指定線をゲート端子として、前記ｎ型アクティブ素子と前記ｐ型アクティブ素子に接続されたアクティブ素子であり、前記スイッチング素子は前記階調書込線をゲート端子とし、前記アクティブ素子および前記画素電極に接続された第４のアクティブ素子であることを特徴とする表示装置。
【請求項１６】
請求項１５に記載の表示装置において、
表示の第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に識別信号が書き込まれ、その識別信号により前記ｎ型アクティブ素子と前記ｐ型アクティブ素子のどちらか一方が導通状態になることにより、２本の階調信号線のどちらかの電圧が決定され、表示の第２段階では、前記領域指定線および前記階調書込線を選択することで、前記アクティブ素子および前記第４のアクティブ素子が導通状態となり、領域指定線およびおよ階調書込線により指定された画素において、
階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調されることを特徴とする表示装置。
【請求項１７】
行方向および列方向にマトリクス状に配置された画素と、
前記画素内に設けられた画素電極と、
前記画素内に設けられ、前記画素電極の電圧に応じて表示を行う表示素子と、
走査線に走査信号を供給する走査線駆動回路と、
前記走査線に対して直交方向に配置された識別信号線に識別信号を供給する識別信号線駆動回路と、
前記識別信号線から供給された識別信号を前記画素内に保存する保存手段と、
前記各画素に階調電圧を供給する少なくとも１本の階調電圧線に階調電圧を供給する階調電圧線駆動回路と、
前記保存手段に保存した識別信号を基に、前記階調電圧線に供給された階調電圧を出力するか否かを選択する選択手段と、前記選択手段で選択され出力された階調電圧を前記画素電極に印加するためのスイッチング素子と、該スイッチング素子を制御する階調書込線に階調書込信号を供給する階調書込線駆動回路と、前記識別信号線駆動回路と前記階調電圧線駆動回路へのデータを一時保管するラインメモリと、を備えた表示装置。
【請求項１８】
請求項１７に記載の表示装置において、
前記表示素子は液晶を用いた光変調素子で構成され、かつ前記階調電圧線は１つの画素に対して１本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、かつ階調電圧線に接続された第２のアクティブ素子であり、前記スイッチング素子は、前記階調書込線をゲート端子とし、前記第２のアクティブ素子および前記画素電極に接続された第４のアクティブ素子であることを特徴とする表示装置。
【請求項１９】
請求項１８に記載の表示装置において、
表示の第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、表示の第２段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第１番目の階調に対する電圧が出力されている画素では階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、表示の第３段階では、再度選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、その識別信号により第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、表示の第４段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第２番目の階調に対する電圧が出力されている画素では階調信号線の電圧が画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、上記の各段階がＮ行×Ｎ′列の画素ブロックに対して、ｎ個の階調を定義した場合、２ｎ段階まで繰り返されることを特徴とする表示装置。
【請求項２０】
行方向および列方向にマトリクス状に配置された画素と、
前記画素内に設けられた画素電極と、
前記画素内に設けられ、前記画素電極の電圧に応じて表示を行う表示素子と、
走査線に走査信号を供給する走査線駆動回路と、
前記走査線に対して直交方向に配置された識別信号線に識別信号を供給する識別信号線駆動回路と、前記識別信号線から供給された識別信号を前記画素内に保存する保存手段と、前記各画素に階調電圧を供給する少なくとも１本の階調電圧線に階調電圧を供給する階調電圧線駆動回路と、前記保存手段に保存した識別信号を基に、前記階調電圧線に供給された階調電圧を前記画素電極に出力するか否かを選択する選択手段と、前記識別信号線駆動回路と前記階調電圧線駆動回路へのデータを一時保管するラインメモリと、を備えた表示装置。
【請求項２１】
請求項２０に記載の表示装置において、
前記表示素子は液晶を用いた光変調素子で構成され、かつ前記階調電圧線は１つの画素に対して１本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、かつ前記階調電圧線に接続された第２のアクティブ素子であることを特徴とする表示装置。
【請求項２２】
請求項２１に記載の表示装置において、
表示の第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、表示の第２段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され第１番目の階調電圧が前記画素電極に出力され、第３段階では、再度、走査線が選択されて前記第１のアクティブ素子が導通状態となり、前記識別信号線に印加されているリセット信号により各画素内メモリ容量がリセットされ、表示の第４段階では、再び選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、表示の第５段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され第２番目の階調電圧が前記画素電極に出力され、表示の第６段階では、更に再び走査線が選択されて前記第１のアクティブ素子が導通状態となり、前記識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、上記の各段階が、Ｎ行×Ｎ′列の画素ブロックに対して、ｎ個の階調を定義した場合、３ｎ段階まで繰り返されることを特徴とする表示装置。
【請求項２３】
請求項１８に記載の表示装置において、
画素をＮ行×Ｎ′列からなる画素ブロックとして構成したとき、複数フレーム間で階調変化が少ないブロックにおいては、第１フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御され階調電圧が出力されるか否かが決定され、第２段階では、階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第１番目の階調に対する電圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、第３段階では、再度選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、第４段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第２番目の階調に対する電圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、第２フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第３番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、第２段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第３番目の階調に対する電圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、第３段階では、再度選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第４番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、第４段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第４番目の階調に対する電圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、複数フレーム間で階調変化が少ないＮ行×Ｎ′列の画素ブロックに対して、ｍ個の階調を定義した場合、１フレームにおける上記各段階をｍ′段階とすると、ｍ／（ｍ′／２）フレームまで繰り返され、複数フレーム間で階調変化が多いブロックにおいては、各フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、第２段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第１番目の階調に対する��圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、第３段階では、再度選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、その識別信号により前記第２のアクティブ素子の導通状態が制御されて階調電圧が出力されるか否かが決定され、第４段階では、前記階調書込線を選択することで、前記第４のアクティブ素子が導通状態となり、第２番目の階調に対する電圧が出力されている画素では、階調信号線の電圧が前記画素電極に印加されて液晶の配向状態を変化させることにより、光が変調され、複数フレーム間で階調変化が多いＮ行×Ｎ′列の画素ブロックに対して、ｎ個の階調を定義した場合、１フレーム内の上記段階が２ｎ段階まで繰り返され、さらに、上記各フレームが毎回繰り返されることを特徴とする表示装置。
【請求項２４】
請求項２１に記載の表示装置において、
画素をＮ行×Ｎ′列からなる画素ブロックとして構成したとき、複数フレーム間で階調変化が少ないブロックにおいては、第１フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、第２段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第１番目の階調電圧が前記画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第３段階では、再度、走査線が選択され、前記第１のアクティブ素子が導通状態となり、前記識別信号線に印加されているリセット信号により各画素内メモリ容量がリセットされ、第４段階では、再び選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、第５段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第２番目の階調電圧が画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第６段階では、更に再び走査線が選択されて前記第１のアクティブ素子が導通状態となり、前記識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、第２フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第３番目の階調に対する識別信号が書き込まれ、第２段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第３番目の階調電圧が画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第３段階では、再度、走査線が選択され、前記第１のアクティブ素子が導通状態となり、前記識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、第４段階では、再び選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第４番目の階調に対する識別信号が書き込まれ、第５段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第４番目の階調電圧が画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第６段階では、更に再び、走査線が選択され、前記第１のアクティブ素子が導通状態となり、識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、複数フレーム間で階調変化が少ないＮ行×Ｎ′列の画素ブロックに対して、ｍ個の階調を定義した場合、１フレームにおける上記段階はｍ′段階とすると、ｍ／（ｍ′／３）フレームまで繰り返され、複数フレーム間で階調変化が多いブロックにおいては、各フレームの第１段階では、選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第１番目の階調に対する識別信号が書き込まれ、第２段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第１番目の階調電圧が画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第３段階では、再度、走査線が選択され、前記第１のアクティブ素子が導通状態となり��識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、第４段階では、再び選択された走査線に接続されている前記第１のアクティブ素子が導通状態となり、各画素の画素内メモリ容量に第２番目の階調に対する識別信号が書き込まれ、第５段階では、その識別信号により前記第２のアクティブ素子の導通状態が制御され、第２番目の階調電圧が画素電極に出力されて液晶の配向状態を変化させることで光が変調され、第６段階では、更に再び、走査線が選択され、前記第１のアクティブ素子が導通状態となり、識別信号線に印加されているリセット信号により各画素内メモリ容量はリセットされ、複数フレーム間で階調変化が多いＮ行×Ｎ′列の画素ブロックに対して、ｎ個の階調を定義した場合、１フレーム内の上記各段階が３ｎ段階まで繰り返され、さらに、上記各フレームが毎回繰り返されることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に係り、特に超高精細及び駆動周波数の高い表示装置に関する。
【０００２】
【従来の技術】
従来、表示装置としてはＣＲＴが主流であったが、近年はＬＣＤが普及しつつあり、さらに次世代の表示装置としてはＰＤＰやＦＥＤなどが登場しつつある。これら現在の表示装置は全て、線順次走査方式や点順次走査方式など、１フレーム（１画面）を表示するのに横方向や縦方向に点や線を走査させることで表示する方式をとっている。これは１画面分の表示データが点順次方式で伝送されてくることが一因である。
【０００３】
従来のＴＦＴアクティブマトリクス駆動方式の液晶表示装置について以下に説明する。
ＴＦＴアクティブマトリクス液晶表示装置の駆動には線順次走査方式が採用されている。点順次方式で伝送されてくる表示データは信号線ドライバに１行分保持され、走査線に印加される走査パルスに同期して、信号線に出力される。各走査線は１フレーム時間内に１回、パネルの上側から下側に向かって走査パルスが印加されるようになっており、各走査線に接続されている画素に表示信号が書き込まれることで、１画面が構成される。
【０００４】
ここで、１フレーム時間としては通常、１／６０秒程度が用いられるため、１０２４×７６８ドットの画素構成の液晶表示装置では、１フレーム内に７６８本のゲート配線を走査し、非表示期間を考慮すると、一走査パルスの時間幅は約２０μ秒となる。
【０００５】
この走査パルスが印加された画素では、ＴＦＴのゲート電極電圧が高くなり、ＴＦＴがオン状態になる。このとき、信号線に印加されている液晶駆動電圧は、ＴＦＴのソース、ドレイン間を経由して表示電極に印加され、表示電極と対向基板上に形成した対向電極との間に形成される液晶容量と、画素に配置した負荷容量とを合わせた画素容量を先述の２０μ秒の時間内に充電する。
【０００６】
一方、ＣＲＴを用いた表示装置は、線順次方式ではなく、転送されてくる表示データをビームスポットとして、縦横に走査する点順次方式である。この場合も１フレーム時間としては１／６０秒程度であり、１０２４×７６８ドットの画素構成では横１ラインを描く時間は２０μ秒程度である。また、ＰＤＰも基本的には線順次駆動方式による表示である。
【０００７】
このような表示装置に対して、近年の高度情報化は表示能力の増大を要求している。例えば、画像の高精細化による表示情報量の増大や高画素密度化による静止画再現性の向上、及び高駆動周波数化による動画表示性能の向上等である。
【０００８】
この表示すべき情報量の増大は、画像出力源から表示装置への伝送系の帯域増大を要求する。また、その表示データを受け取る表示装置側でも、受け取ったデータを表示装置に適した形式に変換する処理回路の処理能力の増大が必要であり、さらに表示装置における駆動方法にも処理能力の向上が要求される。例えば、従来のＴＦＴアクティブマトリクス駆動では、上記のような動作を行うため、高精細になり表示する画素数が増大するに伴い、走査パルスの時間幅は短くなる。すなわち、短い時間内で画素容量を充電する必要がある。また、高速動画に対応するためには１フレーム時間をさらに短くする必要があり、この場合も走査パルスの時間幅は短くなる。このような短い時間内に液晶駆動電圧を画素容量に充電する必要がある。この液晶駆動電圧は端部に設けた駆動回路から信号電極線を介して画素容量に供給されるが、この際、信号電極線の配線遅延により、画素容量に供給される液晶駆動電圧には遅れが生じる。正常な表示を行うためには、走査パルスの時間幅をこの遅れ時間に対して十分に長くとる必要があるが、従来の線順次駆動方式では高精細あるいは高速動画対応表示を行う場合には、この走査パルスの時間幅を十分に確保できず、正常な表示が行えなくなることが懸念されている。
【０００９】
以上のように、表示すべき情報量の増大には、主に３つの課題がある。すなわち、（１）表示データの実質転送能力の向上、（２）表示装置のデータ処理回路の処理能力増大、（３）表示装置の表示能力の増大である。
【００１０】
このうち、（１）の表示データの実質転送能力の向上については、SID '00 DIGEST P39に記載されているように、１フレーム前の画像と比較して、変化した分の画像領域のみのデータを転送するＰＶリンク方式や、画像を人の目に認識しない程度に圧縮をかけて転送する方式などが提案されている。
【００１１】
また、（３）表示装置の表示能力の増大については、表示周波数の増大に対応して、画像を高速に書換えて表示できる表示方法として、例えば特開平１１−７５１４４号公報に記載されているように、光学空間変調素子の各画素毎に、２つのメモリとメモリ内容に従って画素を駆動する手段を備え、予め表示する画像を構成する全画素について画素内の第１のメモリにデータを書き込み、その後、第１のメモリから第２のメモリに全画素一斉にデータ転送し、第２のメモリのデータに従って駆動手段により各画素における光のオン・オフを高速に制御して、パルス幅変調（ＰＷＭ）により多階調の画像を表示する方法がある。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のＰＶリンク方式や画像圧縮方式をこれまでの表示装置で受け取る場合、受け取った画像データを表示装置がそのまま表示できないために、（２）の処理回路の処理能力を大幅に増大させる必要がある。また、（３）については何も処置していないため、画像が正常に表示されるかどうかは不明である。
【００１３】
ここで、（３）について、特開平１１−７５１４４号公報における方法を用いた場合、この方法は多階調表示方法としてパルス幅変調（ＰＷＭ）を用いているため、転送されてきた表示データをそのまま表示することができない。このことから（２）の処理能力をさらに大幅に増大させる必要があるが、処理回路の大幅な増大はコストの大幅増につながる。
【００１４】
本発明の目的は、（１）ＰＶリンク方式や画像圧縮方式等の実質転送能力が向上された表示データを受け取り、（２）データ処理回路の処理能力を大幅に向上させることが無く、さらには（３）多くの情報量を正常に表示することが可能な表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、マトリクス状に配列された画素の集合体が設けられ、各画素に対して、行方向及び列方向に配列された配線を用いて独立に信号を与えて表示を行う表示装置において、圧縮された映像信号を、各画素が階調情報を持つビットマップに展開すること無く表示する表示制御手段を設けたことを特徴としている。
【００１６】
また、別の見方をすると、本発明は、上記構成の表示装置において、圧縮された映像信号を各画素毎の階調情報に展開する表示制御手段を各画素内に設けたことを特徴としている。
【００１７】
さらに別の見方をすると、本発明は、上記構成の表示装置において、圧縮された映像信号を、該映像信号のデータ量を増大させること無く、そのまま表示する表示制御手段を設けたことを特徴としている。
【００１８】
本発明では、例えば画素をＮ行×Ｎ'列からなるブロックとして構成したとき、各ブロックに対してＮ×Ｎ'よりも少ない数であるｎ値の階調信号をルックアップテーブルにより定義するとともに、階調信号に対する識別信号をブロック内の各画素に対して転送するようにすれば、表示制御手段では映像信号を展開することなく多くの情報量を表示させることができる。
【００１９】
本発明の表示装置の具体的な構成としては、行方向および列方向にマトリクス状に配置された画素と、前記画素内に設けられた画素電極と、前記画素内に設けられ、前記画素電極の電圧に応じて表示を行う表示素子と、走査線に走査信号を供給する走査線駆動回路と、前記走査線に対して直交方向に配置された識別信号線に識別信号を供給する識別信号線駆動回路と、前記識別信号線から供給された識別信号を前記画素内に保存する保存手段と、前記各画素に階調電圧を供給する少なくとも２本の階調電圧線に階調電圧を供給する階調電圧線駆動回路と、前記保存手段に保存した識別信号を基に、前記階調電圧線に供給された階調電圧を選択する選択手段と、選択された階調電圧を画素電極に印加するためのスイッチング素子と、該スイッチング素子を制御する階調書込線に階調書込信号を供給する階調書込線駆動回路とを備えたことを特徴としている。
【００２０】
そして、本発明では、前記表示素子は液晶を用いた光変調素子で構成され、かつ前記階調電圧線は１つの画素に対して２本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、前記２本の階調電圧線にそれぞれ接続されたｎ型アクティブ素子とｐ型アクティブ素子とからなり、前記スイッチング素子は、前記階調書込線をゲート端子とし、ｎ型アクティブ素子、ｐ型アクティブ素子、および前記画素電極に接続された第４のアクティブ素子からなることを特徴としている。
【００２１】
また、本発明では、前記階調電圧線は１つの画素に対して２本設けられ、前記保存手段は、前記走査線をゲート端子とし前記識別信号線に接続された第１のアクティブ素子と画素内メモリ容量からなり、前記選択手段は、ゲート端子が前記画素内メモリ容量に接続され、前記２本の階調電圧線にそれぞれ接続されたｎ型アクティブ素子とｐ型アクティブ素子とからなり、前記スイッチング素子は、前記階調書込線をゲート端子とし、前記ｎ型アクティブ素子、前記ｐ型アクティブ素子、および前記画素電極に接続された第４のアクティブ素子からなり、さらに、前記表示素子は前記画素電極をゲート端子とした第５のアクティブ素子により駆動されるＬＥＤ素子であることを特徴としている。
【００２２】
【発明の実施の形態】
以下、本発明を実施の形態を図面に従って説明する。
（実施の形態１）
まず、本発明に係る表示装置が受け取る画像データ形式について、図３を用いて説明する。
通常、画像データというものは色毎の階調データを持つ画素の集合体として表わされる。例えば、ＰＣ（Personal Computer）などで良く使用されている画像フォーマットでは各画素データは赤(R)、緑(G)、青(B)の光の３原色に分解され、それぞれの色毎に明から暗までの８bit＝２５６階調のデータとして記述されている。この場合、１画素の画像情報量は８bit×３（色）＝２４bitとなる。そして、これらの画素データの集合体としての１画面画像データをビットマップという。ＰＣなどの画像出力源においては、このビットマップがメモリ内に保存されており、従来の画像出力方法では、そのビットマップの左上から右下までのデータを点順次式に送り出しているのである。一方、表示装置側は点順次式に送り出されたデータを受け取り、前述のように点順次式、若しくは線順次式で平面データに展開し、画像化して表示しているのである。なお、表示装置によっては、表示装置内に１画面分程度のメモリを持ち、受け取ったビットマップを１度、メモリ内に展開して、改めて表示形式に直して表示するという処理をしているものもある。
【００２３】
以上のようなビットマップを点順次式に出力する方法では、画像の情報量が増えてくると、伝送系の帯域の増大が必要になってくるのは、前に述べた通りである。そこで、人間の目にはあまり劣化が見えない程度に、ビットマップを圧縮して転送する方法がいくつか考えられている。図３の上半分には圧縮前のデータ形式であるビットマップそのままのデータ形式で示してある。４×４画素を１ブロックとすると、この１ブロックの圧縮前の情報量は３８４bitである。これを次のようなルールで圧縮する。（１）Ｎ×Ｎ’画素で１ブロック（本実施の形態では４×４）として、ブロック内を２つの階調で近似する。（２）２つの階調を別にルックアップテーブルにより定義して、各画素にはテーブルで定義された識別信号を割り振る。
【００２４】
この場合、転送すべき情報は２つの階調情報２４bit×２と、各画素１bitの識別情報となる。１ブロックのデータ量は６４bitとなり、１／６の圧縮がかけられたことになる。この圧縮方法では１ブロック内の画素について、空間方向の解像度を圧縮させると共に、階調数も圧縮させていることから、空間軸と階調軸に圧縮をかけた映像信号となる。本実施の形態の表示装置においては、上述したような４×４画素を１ブロックとして、階調を２つに圧縮した映像信号を受け取るが、１ブロックの構成画素数は４×４以外でも可能であり、圧縮後の階調も２に限定する訳ではない。
【００２５】
次に、図２は本実施の形態の表示装置における画素回路図を示している。走査線１０１と識別信号線１０２がマトリクス状に形成され、その交点に走査線１０１がゲート端子となるように、第１のアクティブ素子１０６が配置されている。第１のアクティブ素子１０６は走査線１０１に選択電圧が与えられると、識別信号線１０２の電位を画素メモリ１０７に書き込む。ここで、識別信号線１０２の電位とは、図３で説明した各画素における識別信号を電圧に直したものである。画素メモリ１０７に書き込まれた識別信号電位により、ｎ型アクティブ素子１０８もしくはｐ型アクティブ素子１０９のどちらかが導通状態となり、それぞれのアクティブ素子が接続されている階調電圧線１（１０３）または階調電圧線２（１０４）に印加されている電圧のどちらかが、第４のアクティブ素子１１０まで出力される。ここで、階調電圧線１（１０３）または階調電圧線２（１０４）に印加されている電圧とは、図３で説明した各ブロックにおいてルックアップテーブルにより定義された階調信号を電圧に直したものである。
【００２６】
続いて、階調書込線１０５に選択電圧が与えられることにより第４のアクティブ素子１１０が導通状態になり、画素電極１１１に階調電圧が出力される。そして、この画素電極１１１の電圧により光変調素子１１２が制御され画像が表示される。ここで、本実施の形態では光変調素子１１２は保持容量１１３と液晶１１４からなり、液晶の電気光学効果により光の透過光を変調している。
【００２７】
次に、本実施の形態の表示装置における駆動方法を、図４を用いて説明する。本実施の形態では４行×４列の画素を１ブロックとしているため、駆動方法も４行を１単位として考えられる。ただし、図４はそのうちの１画素についての駆動方法を示している。
【００２８】
走査線は従来と同じく、上から下まで順次走査パルス２０６により走査される。そして、走査線の電位２０１に走査パルス２０６が入力された時に識別信号線の電位２０２が画素メモリの電位２０７に転送されるのは前述した通りである。ここで、識別信号線の電位２０２はどの時点でもハイ(Ｈｉ)かロー(Ｌｏ)かの、２つのデジタル的な電位であり、画素メモリ１０７に書き込まれた値がｎ型もしくはｐ型アクティブ素子の閾値電圧を超えれば良い程度の精度しか求められていないために、走査線１０１を高速で順次走査して、走査パルス２０６の時間幅が短くなったとしても、充分に書込み動作が可能である。
【００２９】
上記のような識別信号の画素メモリ１０７への書込みが４行進んだ時点で、その４行分の階調書込線の電位２０５に階調書込パルス２０８が走査パルス４行分の時間だけ印加される。つまり、走査線１０１の順次走査は１行ずつだが、階調書込線１０５の走査は４行ずつということである。
【００３０】
この書込みパルス２０８により階調電圧が階調電圧線１もしくは階調電圧線２から画素電極１１１に書き込まれる訳であるが、走査パルス４つ分の時間があるため、２５６階調の精度が必要なアナログ電圧値でも十分に書き込むことが可能である。
【００３１】
このような画素構造および駆動方法によると、高精度が必要な階調電圧書込みにかけられる時間が１行の走査期間の４倍とすることができるため、今までより４倍程度高速な線順次走査が可能となり、その分、多くの情報を正しく表示することができる。
【００３２】
次に、図１は本実施の形態の表示装置のブロック図を示している。液晶表示部１３０には、図２で示した画素がマトリクス状に配列されている。これらの画素群への配線である走査線１０１、識別信号線１０２、階調電圧線１（１０３）と階調電圧線２（１０４）、および階調書込線１０５はそれぞれ走査線駆動回路１３１、識別信号駆動回路１３２、階調電圧線駆動回路１３３、階調書込線駆動回路１３５によって駆動され、それぞれの駆動回路は液晶表示コントローラ１３６によって制御される。ここで、液晶表示コントローラ１３６は画像データとして識別信号と階調信号を、また、制御用信号として垂直同期信号や水平同期信号、ドットクロックなどを画像信号源より受け取り、それをビットマップとして展開すること無く、タイミングコントローラ１３７によるタイミング調整をしただけで、そのまま出力している。
【００３３】
以上のように、本実施の形態の表示装置では、（１）４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするので、表示用コントローラの回路規模を大きくする必要が無く、低コストに抑えることができる。さらに、（３）高速駆動が可能なため、大量の情報を正しく表示することが可能である。
【００３４】
なお、本実施の形態では１ブロックを４×４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
【００３５】
（実施の形態２）
次に、実施の形態２について説明する。図５は、本実施の形態の表示装置における画素回路図を示している。本実施の形態では、実施の形態１に比べて、光変調素子１１２の構成が異なっている。すなわち、本実施の形態における光変調素子１１２は、保持容量１１３と、画素電極１１１をゲート端子とした第５のアクティブ素子１１５と、第５のアクティブ素子１１５を介して電流源と接続されているＬＥＤ素子１１６とを備えたＬＥＤ光変調素子からなっている。なお、光変調素子１１２以外は、実施の形態１と同じ構成である。
【００３６】
画素電極１１１に書き込まれた階調電圧は同時に保持容量１１３にも書き込まれており、この電圧が第５のアクティブ素子１１５を駆動して、ＬＥＤ素子１１６に流れる電流を制御することで、発光量を変調する。このように、光変調素子１１２としてＬＥＤ光変調素子を用いた場合は、液晶を用いた光変調素子よりも応答特性が速いため、階調電圧を書き込む時間をより短くすることが可能となる。その結果、より高速の線順次走査が可能となって、より多くの情報が表示可能な表示装置を得ることができる。
【００３７】
以上のように、本実施の形態では、実施の形態１の場合と同様、（１）４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするので、表示用コントローラの回路規模を大きくする必要が無く、低コストに抑えることができる。さらに、（３）実施の形態１より高速駆動が可能なため、さらに大量の情報を正しく表示することが可能である。
【００３８】
（実施の形態３）
次に、実施の形態３について説明する。図６は、本実施の形態の表示装置における画素回路図を示している。実施の形態１では階調電圧線（１と２）が各画素に接続されていたが、本実施の形態では階調電圧線は１本となっている。ただし、お互いに隣接している画素でその階調電圧線を共有し合っているため、機能的にはほとんど同等である。唯一の制限は、実施の形態１では任意のｎ，ｎ’に対して、ｎ×ｎ’画素を１ブロックとすることができたが、本実施の形態では横２ｎ×縦ｎ’画素を１ブロックとすることしかできないことである。しかし、実際には１ブロックの縦横方向の画素数は偶数とすることが多く、ほとんど問題とならない。
【００３９】
本実施の形態においては、各画素あたりの配線数が減少するために、製造時における配線間短絡などが減少し、歩留まりを向上させることができ、これにより表示装置を低コストで製造できる。また、配線数の減少は液晶表示部の開口率の向上にもつながるために、同じ明るさのバックライトを使用した場合に明るい表示装置とすることができる。
【００４０】
以上のように、本実施の形態では、実施の形態１の場合と同様、（１）４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするので、表示用コントローラの回路規模を大きくする必要が無く、低コストに抑えることができる。さらに、（３）高速駆動が可能で大量の情報を正しく表示できるだけでなく、低コストで明るい表示装置とすることが可能である。
【００４１】
（実施の形態４）
次に、実施の形態４について説明する。本実施の形態の表示装置が受け取る表示データは、基本的には実施の形態１と同じ圧縮方法であるが、本実施の形態では転送データは１画面の全てのビットマップに対する圧縮データではなく、図７に示すように画面上で１つ前のフレームと比較して、書き換えの必要な領域のみのビットマップに対する圧縮データが転送される方式となっている。これは前述したＰＶリンク方式が書き換えの必要な領域のみのビットマップを転送しているのと同じように、表示装置に表示すべき情報量が増えてデータ転送量が増えた時に有効なデータ転送方式である。この場合、画像データとは別に、書き換えの領域を指定するための信号も制御信号として転送されることになる。
【００４２】
以上のように、本実施の形態では、表示装置が受け取るデータ形式は、（Ａ）書き換えの必要な領域のみ、（Ｂ）４×４画素を１ブロックとして、ブロック内を２つの階調で近似し、（Ｃ）２つの階調を別にルックアップテーブルにより定義して、各画素にはテーブルで定義された識別信号を割り振り、（Ｄ）データ転送時に領域指定信号も同時に転送するという形式である。
【００４３】
図９は本実施の形態の表示装置における画素回路図を示している。本実施の形態においては、ｎ型アクティブ素子１０８およびｐ型アクティブ素子１０９の出力と第４のアクティブ素子１１０の入力との間に、領域指定アクティブ素子１１７が設けられている。また、領域指定アクティブ素子１１７のゲート端子に接続された領域指定線１１８が階調書込線１０５と直角方向に配置されている。なお、領域指定アクティブ素子１１７は第４のアクティブ素子１１０と画素電極１１１との間に設けられていてもよい。他の構成は実施の形態１と同様である。
【００４４】
本実施の形態の表示装置における駆動方法は、実施の形態１の場合とほぼ同じであるが、領域指定アクティブ素子１１７が加わったため、階調電圧を画素電極１１１に書き込む際に、階調書込パルス２０８（図４参照）に同期して、領域指定線１１８にパルスを入れた場合のみ、画素電極１１１の電圧は書き換えられる。
【００４５】
図８は本実施の形態の表示装置のブロック図を示している。本実施の形態では、領域指定線駆動回路および識別信号線駆動回路を一体化させた識別信号線・領域指定線駆動回路１３８が液晶表示部１３０に設けられ、さらに液晶表示コントローラ１３６内には領域指定タイミングコントローラ１３９が設けられている。
【００４６】
上記画素構造では領域指定線１１８と階調書込線１０５の両方が選択された領域のみの表示が書き換えられる。これら領域指定線１１８と階調書込線１０５の選択パルスは、画像信号源より転送されてきた水平同期信号や垂直同期信号、および領域指定信号などの制御信号を元に領域指定タイミングコントローラ１３９が制御する。また、画像データも書き換え領域の走査線１０１や識別信号線１０２、階調電圧線１０３，１０４に出力しなければならないが、これについても領域指定タイミングコントローラ１３９が制御する。
【００４７】
本実施の形態の表示装置では、１フレーム前の画像と比較して書き換えの必要のある領域のみを領域指定して書き換えなければならないため、送られてきた制御信号を解析し各配線のタイミングを調整する必要がある。このため、液晶表示コントローラ１３６の回路規模は実施の形態１と比較すると多少大きくなるが、送られてきた画像データを表示装置側に持っているメモリ内にビットマップとして展開する方式ではなく、転送データはそのまま表示することができるので、回路規模は大幅に大きくなる訳ではない。
【００４８】
以上のように、本実施の形態の表示装置では、前述の各実施の形態と同様に、（１）書き換えの必要がある領域のみ、４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするため、表示用コントローラの回路規模を大幅に増大する必要が無く、低コストに抑えることができる。さらに、（３）表示部は高速駆動が可能なため、大量の情報を正しく表示することができる。
【００４９】
なお、本実施の形態においても、１ブロックを４×４画素に限定しないで、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
また、本実施の形態においても、階調電圧線を隣接する画素で共有することが可能であり、光変調素子をＬＥＤ素子とすることも可能である。
さらに、領域指定線を常時選択状態とすれば、実施の形態１と全く同等の圧縮データを受け取ることが可能となることは説明するまでもない。
【００５０】
（実施の形態５）
次に、実施の形態５について説明する。図１０は、本実施の形態の表示装置における画素回路図を示している。実施の形態１では、各画素に階調電圧線（１と２）が２本接続されていたが、本実施の形態では、各画素には階調電圧線１０３が１本接続されているだけである。さらにｐ型アクティブ素子に相当する素子もなく、ｎ型アクティブ素子に対応する第２のアクティブ素子１０８のみが設けられている。このため、画素内にある３つのアクティブ素子１０６，１０８，１１０はすべて単極性のものである。これにより、各アクティブ素子を作る工程が単極性のみで済み、若しくは単極性のアクティブ素子しか作れない製造方法でも製造可能となる。どちらにしても低コスト化が可能である。
【００５１】
本実施の形態では階調信号線が１本しかないため、１回の階調書込みパルスでは１ブロックのうち、１階調分の画素にのみ階調電圧書込みできる。そのため２階調の書込みのためには２回の階調書込みパルスと走査パルスを必要とする。この２重走査駆動方法を図１１に示す。
【００５２】
４行×４列が１ブロックであるので、走査線を１から４まで走査して、各ブロック内で第１階調を表示する画素に対して、Ｈｉの識別信号を書き込んだ後、５から６までを走査している間に、走査線１から４までの階調書込線が選択されて、階調電圧線から走査線１から４の各ブロックに対する第１階調の電位が画素電極１１１に書き込まれる。この間、第２階調を表示する画素の第２のアクティブ素子１０８は導通状態とならないため、階調書込線が選択されても画素電極には階調電圧が印加されない。続いて、走査線５から８が走査された後、走査線１から４が再度走査される。今回の走査では各ブロック内で第２階調を表示する画素に対して、Ｈｉの識別信号を書き込むため、次の走査線５から８を走査している間に、これらの画素の画素電極には第２階調の階調電圧が書き込まれることになる。
【００５３】
この２重走査駆動方法では１画面を描画するのに各画素を２度走査する必要が有るため、実施の形態１ほど駆動速度が速くならないが、通常の線順次駆動法よりは高速であるため、多くの情報を表示することが可能である。
【００５４】
図１２は本実施の形態の表示装置のブロック図を示している。本実施の形態では、液晶コントローラ１３６内に２重走査タイミングコントローラ１４１が設けられ、この２重走査タイミングコントローラ１４１を用いて走査線１０１や階調書込線１０５の２重走査が制御される。また、液晶コントローラ１３６内にはラインメモリ１４０が設けられ、このラインメモリ１４０は、画像データである識別信号や階調信号を２重走査の２回目まで保存しておくための識別信号用８ラインメモリと、階調信号用２ブロックラインメモリからなるラインメモリ１４０とを備えている。このように本実施の形態では２重走査により画像を表示しているため、液晶表示コントローラ１３６の回路規模は実施の形態１と比較すると多少大きくなるが、送られてきた画像データを表示装置側に持っているメモリ内にビットマップとして展開する方式ではなく、転送データはそのまま表示することができるので、回路規模は大幅に大きくなる訳ではない。
【００５５】
以上のように、本実施の形態の表示装置によれば、前述の各実施の形態と同様、（１）４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするため、表示用コントローラの回路規模を大幅に増大する必要が無く、低コストに抑えることができる。さらに、（３）表示部は単極性のアクティブ素子しか使用しないため、低コストで製造可能であるとともに、通常の線順次駆動方式と比較して高速駆動が可能なため、大量の情報を正しく表示することが可能である。
【００５６】
なお、本実施の形態においても、光変調素子をＬＥＤ素子とすることが可能である。また１ブロックを４×４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
さらに、本実施の形態では１ブロック内に定義した階調数は２であったが、走査の回数を増やすことにより１ブロック内に定義する階調数を増やすことも可能である。
【００５７】
（実施の形態６）
次に、実施の形態６について説明する。図１３は、本実施の形態の表示装置における画素回路図を示している。本実施の形態においては、前述の各実施の形態５にあった階調書込線１０５が無く、また階調書込線１０５がゲート端子に接続されていたアクティブ素子１１０も無い。そして、第２のアクティブ素子１０８の出力が画素電極１１１に直結されている。このようにアクティブ素子が１つ減り、配線が１本減ったことで、製造工程における歩留まりは更に向上し、また、より低コストでの製造が可能となる。
【００５８】
本実施の形態の表示装置では階調書込線がないため、階調電圧線１０３に印加されている階調電圧は、例え、それがこのブロックに対する階調電圧でないとしても、画素内メモリ１０７にＨｉの識別信号が書き込まれている画素では常に画素電極１１１に階調電圧が書き込まれることになる。これに対しては２重走査駆動方法を更に工夫して、階調電圧が書き込まれた後に、もう一度、走査線を選択して、画素内メモリ１０７にＬｏの識別信号を書き込むようにした。これを図１４に示す。
【００５９】
走査線５から８を選択した後、走査線１から４を同時に選択して、すべての画素の画素メモリ１０７にＬｏの識別信号を書き込むことで、この時点の階調電圧線の電位が最終的に画素電極１１１に保持されることになる。そして、三度、走査線１から４を走査した後に、同様に走査線５から８を同時に選択して走査線５から８に接続されている画素の画素電極電位を決定している。このように本実施の形態の駆動法では、実施の形態５の２重走査駆動方法に比べて、４本の走査線を同時に選択して画素電極電位を決定させる期間が必要であるために、駆動速度は遅くなる。しかし、それでも通常の線順次駆動方法よりは高速であるため、多くの情報を表示することが可能である。
【００６０】
図１５は本実施の形態の表示装置のブロック図を示している。本実施の形態では、実施の形態５と比べて、階調書込駆動回路が無くなり、さらに階調電圧線駆動回路と識別信号線駆動回路とを一体化させた識別信号線・階調電圧線駆動回路１４２が設けられている。識別信号線駆動回路と快調電圧線駆動回路と一体化させた点は本発明の本質ではないため言及しないが、階調書込駆動回路がなくなったことにより、この回路を構成する部材などのコストが要らなくなったことで、より低コストが可能となっている。
【００６１】
以上のように、本実施の形態の表示装置では、前述の各実施の形態と同様に、（１）４×４の画素を１ブロックとして、空間軸と階調軸に圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするため、表示用コントローラの回路規模を大幅に増大する必要が無く、低コストに抑えることができる。さらに、（３）表示部は単極性のアクティブ素子を２つしか使用しないため、実施の形態５よりさらに低コストで製造可能であるとともに、通常の線順次駆動方式と比較して高速駆動が可能なため、大量の情報を正しく表示することが可能である。
【００６２】
なお、本実施の形態においても、光変調素子をＬＥＤ素子とすることが可能である。また１ブロックを４×４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
さらに、本実施の形態においても、１ブロック内に定義した階調数は２であったが、走査の回数を増やすことにより１ブロック内に定義する階調数を増やすことも可能である。
【００６３】
（実施の形態７）
次に、実施の形態７について説明する。本実施の形態の表示装置における表示データは、基本的には実施の形態１と同じ圧縮方法であるが、本実施の形態では、図１６に示すように、画像出力源が出力する画像を判断して、１フレーム前と変化がある動画領域に対しては、１ブロック内の階調数を２として１フレーム期間内に画像データを転送し、１フレーム前とほとんど変化していない静止画領域に対しては、１ブロック内の階調数を４として、２フレーム期間にわたって、１フレーム目には第１番目と第２番目の階調を表示すべき画素の画像データを転送し、２フレーム目には第３番目と第４番目の階調を表示すべき画素の画像データを転送するようになっている。また、静止画領域に対しては各フレームで表示しない画素についてのフラグ信号も同時に転送している。このような方式によるデータ転送では、実施の形態５と比較して静止画領域の画像の圧縮率が低くなるため、より劣化が少ない表示をすることができる。
【００６４】
本実施の形態の画素構造や駆動方法は実施の形態５とほとんど変わらない。唯一変わる点は、静止画領域内において、余計な画素に階調信号を書き込まないように、液晶表示コントローラ１３６内で、Ｈｉの識別信号をフラグ信号と掛け算して識別信号駆動回路に出力するようにしていることである。なお、この演算に必要な回路規模の増大はわずかである。
【００６５】
以上のように、本実施の形態では、前述の各実施の形態と同様に（１）４×４の画素を１ブロックとして、空間軸と階調軸、さらに、時間軸にも圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするため、表示用コントローラの回路規模を大幅に増大する必要が無く、低コストに抑えることができる。さらに、（３）表示部は単極性のアクティブ素子しか使用しないため、低コストで製造可能であるとともに、通常の線順次駆動方式と比較して高速駆動が可能なため、大量の情報を正しく、さらに実施の形態５と比較して静止画領域ではより劣化の少ない表示を行うことが可能である。
【００６６】
なお、本実施の形態においても、光変調素子をＬＥＤ素子とすることが可能である。また１ブロックを４×４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
【００６７】
さらに、本実施の形態おいては、動画領域の１ブロック内に定義した階調数は２であり、静止画領域では４だったが、各々の領域とも、１フレーム内における走査の回数を増やすことにより１ブロック内に定義する階調数を増やすことも可能である。
【００６８】
また、本実施の形態では静止画領域の１ブロックに定義した階調数は２フレーム期間にわたって４階調であったが、１フレームに割り当てる階調数を２にしたまま、またがるフレーム期間数を増やし、４フレーム期間で８階調ということも可能である。
【００６９】
（実施の形態８）
次に、実施の形態８について説明する。本実施の形態の表示装置における表示データは、実施の形態７と同じ空間軸、階調軸、および時間軸に圧縮されたデータ形式である。実施の形態７と同じく、実施の形態６の構成においても、液晶表示コントローラ１３６のわずかな変更により、同圧縮データ形式による、静止画領域ではより劣化の少ない表示をすることが可能である。
【００７０】
以上のように、本実施の形態では、前述の各実施の形態と同様、（１）４×４の画素を１ブロックとして、空間軸と階調軸、さらに時間軸にも圧縮をかけた映像信号を受け取り、（２）受け取ったデータはビットマップに展開することが無く、そのまま表示用データとするため、表示用コントローラの回路規模を大幅に増大する必要が無く、低コストに抑えることができる。さらに、（３）表示部は単極性のアクティブ素子を２つしか使用しないため、低コストで製造可能であるとともに、通常の線順次駆動方式と比較して高速駆動が可能なため、大量の情報を正しく、さらに実施の形態６と比較して静止画領域ではより劣化のすくない表示をすることが可能である。
【００７１】
なお、本実施の形態においても、光変調素子をＬＥＤ素子とすることが可能である。また１ブロックを４×４画素としたが、同一の構造、駆動方法でｎ×ｎ’画素を１ブロックとすることも可能である。
【００７２】
さらに、本実施の形態おいては、動画領域の１ブロック内に定義した階調数は２であり、静止画領域では４だったが、各々の領域とも、１フレーム内における走査の回数を増やすことにより１ブロック内に定義する階調数を増やすことも可能である。
【００７３】
また、本実施の形態では静止画領域の１ブロックに定義した階調数は２フレーム期間にわたって４階調であったが、１フレームに割り当てる階調数を２にしたまま、またがるフレーム期間数を増やし、４フレーム期間で８階調ということも可能である。
【００７４】
【発明の効果】
以上説明したように、本発明により（１）ＰＶリンク方式や空間軸、階調軸、時間軸にわたる画像圧縮方式等の実質転送能力が向上された表示データを受け取り、（２）データ処理回路の処理能力を大幅に向上させることがないので、表示装置を低コストに抑えることができる。さらに、（３）多くの情報量を正常に表示することが可能となる。
【図面の簡単な説明】
【図１】実施の形態１による表示装置のブロック図である。
【図２】図１の表示装置の画素回路図である。
【図３】図１の表示装置が受け取る画像データ形式を示した図である。
【図４】図１の表示装置の駆動方法を示した図である。
【図５】実施の形態２による表示装置の画素回路図である。
【図６】実施の形態３による表示装置の画素回路図である。
【図７】実施の形態４による圧縮方式を説明した図である。
【図８】実施の形態４による表示装置のブロック図である。
【図９】図８の表示装置の画素回路図である。
【図１０】実施の形態５による表示装置の画素回路図である。
【図１１】図１０の表示装置の駆動方法を示した図である。
【図１２】図１０の表示装置のブロック図である。
【図１３】実施の形態６による表示装置の画素回路図である。
【図１４】図１３の表示装置の駆動方法を示した図である。
【図１５】図１３の表示装置のブロック図である。
【図１６】実施の形態７による表示装置が受け取る圧縮データ形式を示した図である。
【符号の説明】
１０１  走査線
１０２  識別信号線
１０３  階調電圧線１
１０４  階調電圧線２
１０５  階調書込線
１０６  第１のアクティブ素子
１０７  画素内メモリ
１０８  ｎ型アクティブ素子（第２のアクティブ素子）
１０９  ｐ型アクティブ素子
１１０  第４のアクティブ素子
１１１  画素電極
１１２  光変調素子
１１３  保持容量
１１４  液晶
１１５  第５のアクティブ素子
１１６  ＬＥＤ素子
１１７  領域指定アクティブ素子
１１８  領域指定線
１３０  表示部
１３１  走査線駆動回路
１３２  識別信号線駆動回路
１３３  階調電圧線駆動回路
１３５  階調書込線駆動回路
１３６  液晶表示コントローラ
１３７  タイミングコントローラ
１３８  識別信号線・領域指定線駆動回路
１３９  領域指定タイミングコントローラ
１４０  ラインメモリ
１４１  ２重走査タイミングコントローラ
１４２  識別信号線・階調電圧線駆動回路
２０１  走査線の電位
２０２  識別信号線の電位
２０３  階調電圧線１の電位
２０４  階調電圧線２の電位
２０５  階調書込線の電位
２０６  走査パルス
２０７  画素メモリの電位
２０８  階調書込パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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