(57)【特許請求の範囲】
【請求項１】
電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と，
入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と，
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ，制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と，
メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流と比較した結果をデジタル値として出力するマルチレベルセンスアンプと，
所定の書き込み信号パルス数毎のカウント値を出力するカウンタ−デコーダ回路と，
前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路と，
前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と，
を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路。
【請求項２】
メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする，請求項１に記載の不揮発性メモリアナログ電圧書き込み回路。
【請求項３】
電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と，
入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と，
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ，制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と，
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流のカレンミラー比電流と比較した結果をデジタル値として出力するマルチレベルセンスアンプと，
所定の書き込み信号パルス数毎のカウント値を出力するカウンタ−デコーダ回路と，
前記マルチレベルセンスアンプ出力とカウンタ−デコーダ回路出力とを比較する比較回路と，
前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と，
を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路。
【請求項４】
メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする，請求項３に記載の不揮発性メモリアナログ電圧書き込み回路。
【請求項５】
電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させ，第１制御信号の入力によって，電荷分配コンデンサのコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路と，
入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と，
メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧を発生させ，第２制御信号の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路と，
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプと，
所定の書き込み信号パルス数毎に前記第２制御信号を出力するカウンタ−デコーダ回路と，
前記センスアンプ出力より，第１制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と
を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路。
【請求項６】
メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする，請求項５に記載の不揮発性メモリアナログ電圧書き込み回路。
【請求項７】
電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と，
入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と，
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ，第１制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と，
メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧を発生させ，第２制御信号の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路と，
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプと，
所定の書き込み信号パルス数毎に前記第２制御信号を出力するカウンタ−デコーダ回路と，
前記センスアンプ出力より前記第１制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と，
を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路。
【請求項８】
メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする，請求項７に記載の不揮発性メモリアナログ電圧書き込み回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる技術に関するものであり，メモリセル間の書き込み特性ばらつきやエンデュランスによる書き込み特性劣化を補償して，書き込み特性ばらつきによるメモリセル間の書き込みアナログ電圧のばらつき減少とエンデュランス寿命回数を向上させる回路に関する。
【０００２】
【従来の技術】
文献名，ＵＳＰ−５，６３８，３２０（ｄａｔｅ  ｏｆ  Ｐａｔｅｎｔ，Ｊｕｎ．１０，１９９７）
上記文献において，不揮発性メモリにアナログ電荷量を記憶させる手法とその回路ブロック及び説明図が１６ｐａｇｅ６行から１８Ｐａｇｅ１９行とＳｈｅｅｔ２９ｏｆ６３のＦＩＧＵＲＥ１２ａからＳｈｅｅｔ４０ｏｆ６３のＦＩＧＵＲＥ１５ｈに記載されている。この文献での不揮発性メモリにアナログ電荷量を記憶させる方式は以下の通りである。
【０００３】
不揮発性メモリセルのしきい値電圧は書き込み時間増加に伴い単位時間あたりのしきい値変化量が減少し飽和特性となり，その書き込み飽和しきい値電圧は書き込み時のコントロール電圧に比例する。書き込み時のコントロール電圧を書き込むアナログ電圧に比例させ短い書き込みを繰り返し（書き込み動作），その書き込み間にメモリセルのしきい値電圧を読み出して書き込むアナログ電圧と比較する（ベリファイ動作）。この書き込み／ベリファイ動作を繰り返し行い，読み出したメモリセルのしきい値電圧が書き込むアナログ電圧に達した時点で書き込み動作を終了させる。
【０００４】
さらにこの文献では，書き込みアナログ電圧精度とアナログ書き込み時間短縮させる改善方法として，書き込み／ベリファイ繰り返し動作時の書き込み時コントロール電圧や書き込み／ベリファイ時間を一律とするのではなく変化させる方法（Ｓｈｅｅｔ３３ｏｆ６３のＦＩＧＵＲＥ１５ａからＳｈｅｅｔ４０ｏｆ６３のＦＩＧＵＲＥ１５ｈ）が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら，上記文献で開示されている書き込み／ベリファイ繰り返し動作時の書き込み時コントロール電圧や書き込み／ベリファイ時間を一律とするのではなく変化させる方法（Ｓｈｅｅｔ３３ｏｆ６３のＦＩＧＵＲＥ１５ａからＳｈｅｅｔ４０ｏｆ６３のＦＩＧＵＲＥ１５ｈ）は，書き込み開始初期時の書き込み時のコントロール電圧を本来の書き込みアナログ電圧の比例電圧よりも高く設定したり，書き込み開始初期時の書き込みパルス幅を短く設定して書き込み注入効率を高くするといった初期書き込みスピードを早くする方法によって，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内でアナログ電圧の書き込み動作を終了させ書き込みアナログ電圧精度を改善させようとするものであるが，この方法では初期書き込みスピードの早いセルが初期書き込み動作時で書き込むアナログ電圧に達してしまい書き込みアナログ電圧精度が荒くなるおそれがある。
【０００６】
初期書き込みスピードの早いセルが初期書き込み動作時で書き込むアナログ電圧に達しないようにするには，初期書き込みスピードを下げるしかない。このようにこの文献で開示されている書き込みアナログ電圧精度とアナログ書き込み時間短縮させる改善方法は初期書き込みスピードの早いセルに対しての対策がされてなく，初期書き込みスピードの早いセルの制約によって書き込みアナログ電圧精度とアナログ書き込み時間短縮を十分に改善できないという問題があった。
【０００７】
本発明は，従来の不揮発性メモリアナログ電圧書き込み回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，書き込み電圧の精度の向上及び書き込み時間の短縮を図ることの可能な，新規かつ改良された不揮発性メモリアナログ電圧書き込み回路を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するため，請求項１によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させる書き込み電圧発生回路（１１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，前記メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時にメモリセルのソースに印加するソース電圧（ＶＳｏｕｒｃｅ）を発生させ，制御信号（Ｓ０〜Ｓ４）の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路（１３５）と，メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流（Ｉｒｅｆ）と比較するマルチレベルセンスアンプ（１４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（１００）が提供される。
【０００９】
かかる構成によれば，書き込み時間に従って所定の順序（Ａ０→Ａ１→Ａ２）でＬ→Ｈに変化するデコーダ回路出力と，メモリセルしきい値電圧上昇によって出力が所定の順序（ＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較し，その結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【００１０】
このため，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【００１１】
また，請求項２によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させる書き込み電圧発生回路（１１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時にメモリセルのソースに印加するソース電圧（ＶＳｏｕｒｃｅ）を発生させ，制御信号（Ｓ０〜Ｓ４）の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路（１３５）と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流（Ｉｒｅｆ）のカレンミラー比電流と比較するマルチレベルセンスアンプ（１４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力とカウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（２００）が提供される。
【００１２】
かかる構成によれば，書き込み時間に従って所定の順序（Ａ０→Ａ１→Ａ２）の順でＬ→Ｈに変化するデコーダ回路出力と，メモリセルしきい値上昇によって出力が所定の順序（ＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較し，その結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【００１３】
このため，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【００１４】
また，請求項３によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させ，第１制御信号（Ｓ０〜Ｓ４）の入力によって，電荷分配コンデンサ（Ｃ１）のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路（２１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧（ＶＶＦＹＳｏｕｒｃｅ）を発生させ，第２制御信号（ＳＸ０〜ＳＸ４）の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路（２３５）と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流（Ｉｒｅｆ）と比較するセンスアンプ（２４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路と，前記センスアンプ出力（ＳＡＯＵＴ０）より，第１制御信号（Ｓ０〜Ｓ４）のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）とを備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（３００）が提供される。
【００１５】
かかる構成によれば，書き込み時間に従って所定の順序（例えば，ＳＸ０→ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４）の順でＬ→Ｈに変化するデコーダ回路出力と，その出力（ＳＸ０〜ＳＸ４）によってベリファイソース電圧（ＶＶＦＹＳｏｕｒｃｅ）が変化降下するソース電圧発生回路の出力電圧を選択メモリセルのソースに印加して，ベリファイ時のメモリセルソース−コントロールゲート間電圧を増加させ，そのセンスアンプ出力結果に応じてメモリセル書き込み時書き込み電圧（Ｖｐｐ）を変化させることができる。
【００１６】
このため，書き込みスピードの遅いセルは書き込み電圧を増加させ，逆に書き込みスピードの早いセルは書き込み電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み電圧条件を探しながらのメモリセル書き込み動作が可能である。
【００１７】
また，請求項４によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させる書き込み電圧発生回路（１１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時にメモリセルのソースに印加するソース電圧（ＶＳｏｕｒｃｅ）を発生させ，第１制御信号（Ｓ０〜Ｓ４）の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路（１３５）と，メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧（ＶＶＦＹＳｏｕｒｃｅ）を発生させ，第２制御信号（ＳＸ０〜ＳＸ４）の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路（２３５）と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプ（２４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記センスアンプ出力より前記第１制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（４００）が提供される。
【００１８】
かかる構成によれば，書き込みパルス数（書き込み時間）に従って所定の順序（ＳＸ０→ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４）でＬ→Ｈに変化するデコーダ回路出力とその出力（ＳＸ０〜ＳＸ４）によってベリファイソース電圧が変化降下するソース電圧発生回路の出力電圧を選択メモリセルのソースに印加してベリファイ時のメモリセルソース−コントロールゲート間電圧を増加させ，そのセンスアンプ出力結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【００１９】
このため，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【００２０】
また，請求項５によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させ，第１制御信号（Ｓ０〜Ｓ４）の入力によって，電荷分配コンデンサ（Ｃ１）のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路（２１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時に書き込みメモリセルドレイン電圧（ＶＷ電圧）を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路（ＶＷ電圧発生回路１２５）と，メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流（Ｉｒｅｆ）と比較するマルチレベルセンスアンプ（１４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により第１制御信号出力のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（５００）が提供される。
【００２１】
かかる構成によれば，書き込みパルス数（書き込み時間）に従って所定の順序（Ａ０→Ａ１→Ａ２）でＬ→Ｈに変化するデコーダ回路出力とメモリセルしきい値Ｖｔ上昇によって出力が所定の順序（ＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【００２２】
このため，書き込みスピードの遅いセルは書き込み電圧を増加させ，逆に書き込みスピードの早いセルは書き込み電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み電圧条件を探しながらのメモリセル書き込み動作が可能であり，極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルの書き込みメモリセルドレイン電圧を増加させて書き込みスピードを上げることが可能である。
【００２３】
また，請求項６によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させ，制御信号（Ｓ０〜Ｓ４）の入力によって，電荷分配コンデンサ（Ｃ１）のコンデンサ比増幅ＡＭＰ正端子電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路（３１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時に書き込みメモリセルドレイン電圧（ＶＷ電圧）を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路（ＶＷ電圧発生回路１２５）と，メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流と比較するマルチレベルセンスアンプ（１４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（６００）が提供される。
【００２４】
かかる構成によれば，書き込みパルス数（書き込み時間）に従って所定の順序（Ａ０→Ａ１→Ａ２）でＬ→Ｈに変化するデコーダ回路出力とメモリセルしきい値Ｖｔ上昇によって出力が所定の順序（ＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【００２５】
このため，書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり，極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加ＶＷ電圧を増加させて書き込みスピードを上げることが可能である。
【００２６】
また，請求項７によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させ，制御信号の入力によって，電荷分配コンデンサ（Ｃ１）のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる電圧発生回路（２１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時に書き込みメモリセルドレイン電圧（ＶＷ電圧）を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路（ＶＷ電圧発生回路１２５）と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流（Ｉｒｅｆ）のカレンミラー比電流と比較するマルチレベルセンスアンプ（２４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（７００）が提供される。
【００２７】
かかる構成によれば，書き込みパルス数（書き込み時間）に従って所定の順序（Ａ０→Ａ１→Ａ２）でＬ→Ｈに変化ずるデコーダ回路出力とメモリセルしきい値Ｖｔ上昇によって出力が所定の順序（ＳＡ０ＵＴ０→ＳＡ０ＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【００２８】
このため，書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり，極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加ＶＷ電圧を増加させて書き込みスピードを上げることが可能である。
【００２９】
また，請求項８によれば，電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧（Ｖｐｐ）を発生させ，制御信号（Ｓ０〜Ｓ４）の入力によって，コンデンサ比増幅ＡＭＰ正端子電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路（３１０）と，入力されたアナログ電圧値からメモリセルベリファイ時に，メモリセルのコントロールゲートに印加するベリファイ電圧（ＶＶＦＹ）を発生させるベリファイ電圧発生回路（１２０）と，メモリセル書き込み時に書き込みメモリセルドレイン電圧（ＶＷ電圧）を発生させ，非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路（ＶＷ電圧発生回路１２５）と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流のカレンミラー比電流と比較するマルチレベルセンスアンプ（２４０）と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路（１５０）と，前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路（１６０）と，前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路（１７０）と，を備えたことを特徴とする，不揮発性メモリアナログ電圧書き込み回路（８００）が提供される。
【００３０】
かかる構成によれば，書き込みパルス数（書き込み時間）に従って所定の順序（Ａ０→Ａ１→Ａ２）でＬ→Ｈに変化するデコーダ回路出力とメモリセルしきい値Ｖｔ上昇によって出力が所定の順序（ＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２）でＬ→Ｈに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【００３１】
このため，書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり，極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加ＶＷ電圧を増加させて書き込みスピードを上げることが可能である。
【００３２】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる不揮発性メモリアナログ電圧書き込み回路（以下，単に「書き込み回路」という。）の好適な実施の形態について詳細に説明する。なお，添付図面は，図１〜図１７に各実施の形態の回路図等を示し，図１８〜図２４に各実施の形態に共通のタイミング図等を示している。また，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。また，ハイレベルの電位を「Ｈ」と表し，ローレベルの電位を「Ｌ」と表す。
【００３３】
（第１の実施の形態）
図１に，本発明の第１の実施の形態の回路図を示す。この書き込み回路１００は，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Ｖｐｐを発生させる書き込み電圧発生回路１１０と，入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧ＶＶＦＹを発生させるベリファイ電圧発生回路１２０を備えている。
【００３４】
さらに，この書き込み回路１００は，書き込みメモリセルを選択するＸデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時に書き込み電圧ＶｐｐをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ１と，メモリセルベリファイ時にベリファイ電圧ＶＶＦＹをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ２と，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセル書き込み時にソース電圧ＶＳｏｕｒｃｅをソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ８と，メモリセルベリファイ時にＧＮＤ電圧をソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ７と，メモリセル書き込み時にメモリセルのソースに印加するソース電圧ＶＳｏｕｒｃｅを発生させるソース電圧発生回路１３５と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１を備えている。
【００３５】
さらに，この書き込み回路１００は，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するマルチレベルセンスアンプ１４０を構成するＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５，ＩＮＶ０〜ＩＮＶ３と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路１５０と，マルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とカウンタ−デコーダ回路１５０出力Ａ０，Ａ１，Ａ２とを比較する比較回路１６０と，その比較結果により出力Ｓ０〜Ｓ４をＭＳＢ／ＬＳＢ双方向にシフトさせるアップダウンシフトレジスタ回路１７０を備えている。アップダウンシフトレジスタ回路１７０出力Ｓ０〜Ｓ４はソース電圧発生回路１３５に入力される。
この書き込み回路１００は，以上のように構成されている。
【００３６】
図２に書き込み電圧発生回路１１０の回路図を示す。この書き込み電圧発生回路１１０はサンプルホールドレベルシフト回路であり，そのシフト量（利得）は一定値である。
図３にベリファイ電圧発生回路１２０の回路図を示す。このベリファイ電圧発生回路１２０もサンプルホールドレベルシフト回路であるが，そのシフト量（利得）は一定値である。
図４にアップダウンシフトレジスタ回路１７０の回路図を示す。
図５に比較回路１６０の回路図を示す。
図６にソース電圧発生回路１３５の回路図を示す。このソース電圧発生回路１３５は反転増幅器で構成され，Ｓ０〜Ｓ４入力によって反転増幅器の利得を変化させて出力ソース電圧ＶＳｏｕｒｃｅを変化できることを特徴とする。
【００３７】
図１８に第１の実施の形態のタイミング図を示す。Ｘデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓによって消去後の書き込み対象メモリセルが選択された後，まずリセットパルスＲＥＳＥＴによってカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０がリセットされる。アップダウンシフトレジスタ回路１７０のリセット状態はＳ２＝Ｈである。
【００３８】
信号ＳＡＭＰＬＥで書き込み電圧発生回路１１０とベリファイ電圧発生回路１２０によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Ｖｐｐとベリファイ電圧ＶＶＦＹが発生する。その時の書き込み電圧Ｖｐｐ及びベリファイ電圧ＶＶＦＹと入力アナログ電圧値ＡＩＮＲＥＣとの関係は以下式となる。
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ
ＶＶＦＹ＝Ｃ１／Ｃ２×（ＡＩＮＲＥＣ−ＳＧ）＋ＶＳＦＴ
【００３９】
書き込みパルス，イネーブル信号ＶｐｐＥＮ，ＶＷＥＮ，ＶＶＦＹＥＮのクロック信号がカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０，ＭＰ１，ＭＰ２，ＭＰ３，ＭＮ７，ＭＮ８のそれぞれに与えられると書き込み／ベリファイ動作が開始される。
【００４０】
図１９に第１の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係を示す。書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性は図１９中の０→▲１▼→▲２▼→▲３▼→▲４▼へと変化して行く。第１の実施の形態では，メモリセルベリファイ時メモリセルドレイン電流をＭＰ４〜ＭＰ８からなるカレンミラー回路で変化させて比較基準電流Ｉｒｅｆと比較している。
【００４１】
そしてＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１／ｍ２：１／ｍ１：１／ｍ０（１＞１／ｍ２＞１／ｍ１＞１／ｍ０）としているので，メモリセルしきい値Ｖｔ上昇０→▲１▼→▲２▼→▲３▼→▲４▼変化に応じてＩＮＶ０からＩＮＶ３の順序でセンスアンプインバータがＬ→Ｈ反転し，マルチレベルセンスアンプ１４０出力もＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化する。メモリセルしきい値Ｖｔ上昇の速さはメモリセル特性と書き込み時ソース−コントロール間電圧によって決定される。
【００４２】
書き込み開始時デコーダ回路１５５出力Ａ０〜Ａ２は全てＬに設定されている。その後書き込み開始後の書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化する。
【００４３】
書き込み開始時は，
書き込み電圧Ｖｐｐ（一定値），Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ
初期設定ソース電圧ＶＳｏｕｒｃｅ，ＶＳｏｕｒｃｅ＝（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
であり，書き込み開始時は，
書き込み電圧Ｖｐｐ（一定値）−初期設定ソース電圧ＶＳｏｕｒｃｅ
＝［Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ．−［−（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
が，書き込み時選択メモリセルのソース−コントロールゲート間電圧となり，選択メモリセルが書き込まれメモリセルしきい値電圧Ｖｔは上昇して行く。
【００４４】
そして，ベリファイ時マルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とデコーダ回路１５５出力Ａ０〜Ａ２を比較回路１６０で比較し，その結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，ソース電圧ＶＳｏｕｒｃｅを変化させている。
【００４５】
もしＡ０がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合は比較回路１６０の出力Ａ＜ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトし，
ソース電圧ＶＳｏｕｒｃｅは，
ＶＳｏｕｒｃｅ＝−（Ｒ０＋Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
に増加し書き込み時選択メモリセルのソース−コントロールゲート間電圧は低下する。
【００４６】
これとは，逆にＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合は比較回路１６０の出力Ａ＞ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ３＝Ｈにシフトし，ソース電圧ＶＳｏｕｒｃｅは，
ＶＳｏｕｒｃｅ＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
に低下し，書き込み時選択メモリセルのソース−コントロールゲート間電圧は増加する。
【００４７】
図１８のタイミング図では後者のＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合を記載している。
【００４８】
以下同様にして，デコーダ回路１５５出力が書き込みパルス数（書き込み時間）に従ってＡ１→Ａ２の順でＬ→Ｈに変化して行った場合も，ベリファイ時マルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とデコーダ回路１５５出力Ａ０〜Ａ２を比較回路１６０で比較し，その結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，ソース電圧ＶＳｏｕｒｃｅを変化させる。
【００４９】
デコーダ回路１５５出力Ａ０〜Ａ２のＬ→Ｈ変化書き込みパルス数（書き込み時間）とマルチレベルセンスアンプ１４０の力レンミラ−回路ＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１／ｍ２：１／ｍ１：１／ｍ０（１＞１／ｍ２＞１／ｍ１＞１／ｍ０）比係数を，メモリセルの書き込み時間−書き込みＶｔ特性のその使用プロセスメモリセルのｔｙｐｉｃａｌに合わせておけば，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させて逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり選択メモリセルの書き込み特性に合わせた書き込み条件（書き込み時メモリセルのソース−コントロールゲート間電圧）を探しながらのメモリセル書き込み動作を継続する。
【００５０】
そして，メモリセルドレイン電流が比較基準電流Ｉｒｅｆ以下になった時ＳＡＯＵＴがＨ出力されて選択メモリセルの書き込み動作を終了する。
【００５１】
以上のように第１の実施の形態では，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ１４０出力とを比較回路１６０で比較し，その結果に応じてメモリセル書き込みソース電圧ＶＳｏｕｒｃｅを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件（書き込み時メモリセルのソース−コントロールゲート間電圧）を探しながらのメモリセル書き込み動作を行うことができる。
【００５２】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【００５３】
また，第１の実施の形態では，ソース電圧発生回路１３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＰ以上となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することが可能である。書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に過消去状態メモリセルのソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上にすることができるので過消去状態メモリセルにおけるＩｄｓリークを防止することが可能であり，書き込みドレイン電圧のＶＷ電源の電流能力を書き込み選択メモリセルの書き込みＩｄｓ以上にするなどの過消去メモリセル対策が不要になる。ＶＷ電源をＬＩＳ内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。
【００５４】
また，逆にソース電圧発生回路１３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＤ以下となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することも可能である。その場合は，書き込み時のメモリセルのコントロールゲートに印加する印加電圧である書き込み電圧Ｖｐｐ（一定値）を低くすることができる。その場合，書き込み選択メモリセルと同一ワードライン上の非選択メモリセルのコントロールゲート印加電圧も低くなるのでゲートディスターブを低減することができる。
【００５５】
以上のように第１の実施の形態では，使用プロセスのメモリセルの特徴に合わせて，過消去セルが生じやすいメモリセルに対してはソース電圧発生回路１３５出力ソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上に設定して過消去セルのＩｄｓリークを防止することが可能であり，またゲートディスターブが弱いメモリセルに対してはソース電圧発生回路１３５出力ソース電圧ＶＳｏｕｒｃｅをＧＮＤ以下に設定して書き込み電圧Ｖｐｐを下げてゲートディスターブを防止することが可能である。
【００５６】
（第２の実施の形態）
図７に，本発明の第２の実施の形態の回路図を示す。この書き込み回路２００は，マルチレベルセンスアンプ１４０を構成するＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５，の能力比がＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１：１：１とＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）となっていて，第１の実施の形態のＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５，の能力比と異なっている以外は，第１の実施の形態の書き込み回路１００と同じである。
【００５７】
図１８に第２の実施の形態のタイミング図を示す。第２の実施の形態のタイミング図は第１の実施の形態と同じであり基本動作は同じである。異なっている点は，図１９に示した第１の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係が図２０示す第３の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係に変わることである。
【００５８】
図２０において，書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性が図２０中の０→▲１▼→▲２▼→▲３▼→▲４▼へと変化する点は同じであるが，第３の実施の形態では，メモリセルベリファイ時Ｍ職ドレイン電流との比較電流をＭＮ２〜ＭＰ５からなるカレンミラー回路で比較基準電流Ｉｒｅｆ変化させて電流としている点である。
【００５９】
ＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）としているので，メモリセルしきい値Ｖｔ上昇０→▲１▼→▲２▼→▲３▼→▲４▼変化に応じてＩＮＶ０からＩＮＶ３の順序でセンスアンプインバータがＬ→Ｈ反転し，マルチレベルセンスアンプ１４０出力もＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化する点とメモリセルしきい値Ｖｔ上昇の速さはメモリセル特性と書き込み時書き込み電圧Ｖｐｐによって決定される点は同じである。
【００６０】
第２の実施の形態も第１の実施の形態と同様に，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ１４０出力とを比較回路１６０で比較しその結果に応じてメモリセル書き込みソース電圧ＶＳｏｕｒｃｅを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件（書き込み時メモリセルのソース−コントロールゲート間電圧）を探しながらのメモリセル書き込み動作を行うことができる。
【００６１】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【００６２】
また，ソース電圧発生回路１３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＤ以上となるように，基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することが可能である。
【００６３】
書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に過消去状態メモリセルのソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上にすることができるので過消去状態メモリセルのＩｄｓリークを防止することが可能であり，書き込みドレイン電圧のＶＷ電源の電流能力を書き込み選択メモリセルの書き込みＩｄｓ以上にするなどの過消去メモリセル対策が不要になる。ＶＷ電源をＬＩＳ内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。
【００６４】
また，逆にソース電圧発生回路１３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＤ以下となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することも可能である。その場合は，書き込み時にメモリセルのコントロールゲートに印加する印加電圧である書き込み電圧Ｖｐｐ（一定値）を低くすることができる。その場合，書き込み選択メモリセルと同一ワードライン上の非選択メモリセルのコントロールゲート印加電圧も低くなるのでゲートディスターブを低減することができる。
【００６５】
以上のように，使用プロセスのメモリセルの特徴に合わせて，過消去セルが生じやすいメモリセルに対してはソース電圧発生回路１３５出力ソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上に設定して過消去セルのＩｄｓリークを防止することが可能であり，またゲートディスターブが弱いメモリセルに対してはソース電圧発生回路１３５出力ソース電圧ＶＳｏｕｒｃｅをＧＮＤ以下に設定して書き込み電圧Ｖｐｐを下げてゲートディスターブを防止することが可能である。
【００６６】
さらに第２の実施の形態は，マルチレベルセンスアンプ１４０は比較基準Ｉｒｅｆ電流源側のＮｃｈＭＯＳカレントミラー比をＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）に変化させているため，書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準Ｉｒｅｆ電流より大きい比較基準電流Ｉｒｅｆ’で実施している。そのため，書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準電流Ｉｒｅｆは，比較基準電流Ｉｒｅｆで実施した場合よりも高速に行うことが可能となり，第２の実施の形態のセンスアンプは高速なマルチレベルセンスアンプ１４０となる。従って，第２の実施の形態ではベリファイ繰り返し動作のベリファイ期間で行う書き込みメモリセルしきい値Ｖｔ確認時間のセンスアンプ応答時間分を短縮することが可能になり，書き込みパルス周波数を高くする場合に効果的である。
【００６７】
書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準電流Ｉｒｅｆより大きい比較基準電流Ｉｒｅｆ’で実施しているので，カレントミラー回路のＰｃｈＭＯＳ（ＭＰ４〜ＭＰ８）は比較基準電流Ｉｒｅｆ’が大きいＭＮ５に合わせる必要がある。従ってμｐ＞μｎのプロセスでこの第２の実施の形態回路を構成する場合はＭＰ４のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点がある。
【００６８】
（第３の実施の形態）
図８に，本発明の第３の実施の形態の回路図を示す。この書き込み回路３００は，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Ｖｐｐを発生させる書き込み電圧発生回路２１０と，入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧ＶＶＦＹを発生させるベリファイ電圧発生回路１２０を備えている。
【００６９】
さらに，この書き込み回路３００は，書き込みメモリセルを選択するＸデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時に書き込み電圧ＶｐｐをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ１と，メモリセルベリファイ時にベリファイ電圧ＶＶＦＹをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ２と，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセル書き込み時にＧＮＤ電圧をソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ５と，メモリセルベリファイ時にベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅをソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ４と，メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅを発生させるソース電圧発生回路２３５と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１を備えている。
【００７０】
さらに，この書き込み回路３００は，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するセンスアンプ２４０を構成するＭＰ４，ＭＰ５，ＭＮ２，ＭＮ３，ＩＮＶ０と，所定の書き込み信号パルス数到達時に信号を出力するカウンタ−デコーダ回路１５０と，センスアンプ出力ＳＡＯＵＴ０より出力Ｓ０〜Ｓ４をＭＳＢ／ＬＳＢ双方向にシフトさせるアップダウンシフトレジスタ回路１７０を備えている。アップダウンシフトレジスタ回路１７０出力Ｓ０〜Ｓ４は前記書き込み電圧発生回路１１０に入力される。またカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４は前記書き込み電圧発生回路１１０に入力される。
この書き込み回路３００は，以上のように構成されている。
【００７１】
この書き込み回路３００は，上記実施の形態のソース電圧発生回路１３５に代えて，ソース電圧発生回路２３５を備えたことを特徴としている。図９にソース電圧発生回路２３５の回路図を示す。このソース電圧発生回路２３５は反転増幅器で構成され，ＳＸ０〜ＳＸ４入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅを変化できることを特徴とする。
【００７２】
また，この書き込み回路３００は，上記実施の形態の書き込み電圧発生回路１１０に代えて，書き込み電圧発生回路２１０を備えたことを特徴としている。図１０に書き込み電圧発生回路２１０の回路図を示す。この書き込み電圧発生回路２１０はサンプルホールドレベルシフト回路でありＳ０〜Ｓ４入力によってサンプルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化できることを特徴とする。
【００７３】
ベリファイ電圧発生回路１２０及びアップダウンシフトレジスタ回路１７０は，第１，２の実施の形態の回路と同じである。
【００７４】
図２１に第３の実施の形態のタイミング図を示す。Ｘデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓによって消去後の書き込み対象メモリセルが選択された後，まずリセットパルスＲＥＳＥＴによってカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０がリセットされる。アップダウンシフトレジスタ回路１７０のリセット状態はＳ２＝Ｈである。また，リセット時カウンタ−デコーダ回路１５０出力はＳＸ０＝Ｈである。
【００７５】
次に信号ＳＡＭＰＬＥで書き込み電圧発生回路２１０とベリファイ電圧発生回路１２０によって入力アナログ電圧がサンブルホールド及びレベルシフトされて書き込み電圧Ｖｐｐとしベリファイ電圧ＶＶＦＹが発生する。その時の初期設定書き込み電圧Ｖｐｐ及びベリファイ電圧ＶＶＦＹと入力アナログ電圧値ＡＩＮＲＥＣとの関係は以下の式となる。
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ＆）×ＶＳＦＴ
ＶＶＦＹ＝Ｃ１／Ｃ２×（ＡＩＮＲＥＣ−ＳＧ）＋ＶＳＦＴ
【００７６】
書き込みパルス，イネーブル信号ＶｐｐＥＮ，ＶＷＥＮ，ＶＶＦＹＥＮのクロック信号がカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０，ＭＰ１，ＭＰ２，ＭＰ３のそれぞれに与えられると書き込み／ベリファイ動作が開始される。
【００７７】
図２２に第３の実施の形態の回路動作でのベリファイ時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ出力関係を示す。書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性は図２２中の０→▲１▼→▲２▼→▲３▼→▲４▼と変化して行く。第３の実施の形態では，メモリセルベリファイ時のベリファイ電圧発生回路１２０発生ベリファイ電圧ＶＶＦＹ（メモリセルコントロールゲート印加電圧）は一定値であり，ソース電圧発生回路２３５で発生させるメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅはカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４で変化し以下となる。
ＳＸ０＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース０＝−（Ｒ０）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ１＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース１＝−（Ｒ０＋Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ２＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース２＝−（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ３＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース３＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ４＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース４＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ５×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
【００７８】
書き込み開始時デコーダ回路１５５出力ＳＸ０〜ＳＸ４はＳＸ０出力のみＨでＳＸ１〜ＳＸ４はＬに設定されている。その後書き込み開始後の書き込みパルス数（書き込み時間）に従ってカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４はＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化する。ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でのＬ→Ｈ変化に伴い，ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅもベリファイソース０→ベリファイソース１→ベリファイソース２→ベリファイソース３→ベリファイソース４の順で減少する。
【００７９】
ベリファイ時のソース−コントロール間電圧（Ｖｓｃｇ）は
Ｖｓｃｇ＝ベリファイ電圧ＶＶＦＹ（一定値）−ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅであるので，ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でのＬ→Ｈ変化に伴い，Ｖｓｃｇ（ソース−コントロール間電圧）電圧はＶｓｃｇ０→Ｖｓｃｇ１→Ｖｓｃｇ２→Ｖｓｃｇ３→Ｖｓｃｇ４の順で増加する。
従ってセンスアンプインバータがＬ→Ｈ反転するメモリセルしきい値ＶｔもＶｓｃｇ０→Ｖｓｃｇ１→Ｖｓｃｇ２→Ｖｓｃｇ３→Ｖｓｃｇ４の順で上昇して行く。
【００８０】
書き込み開始時は，初期設定書き込み電圧Ｖｐｐ，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＶＳＦＴ
で選択メモリセルが書き込まれメモリセルしきい値電圧Ｖｔは上昇して行く。
【００８１】
そしてベリファイ時は初期デコーダ回路１５５出力ＳＸ０＝Ｈで設定されたソース電圧発生回路２３５で発生させるメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅから決まるＶｓｃｇ電圧がメモリセルのコントロールゲートに印加され，Ｉｄｓ電流が比較基準電流Ｉｒｅｆ以上になるとＳＡＯＵＴ０がＬ→Ｈに変化する。そのＳＡＯＵＴ０出力結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，書き込み電圧Ｖｐｐを変化させている。
【００８２】
もしＳＸ１がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合は，アップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトし，書き込み電圧Ｖｐｐは，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ４＋Ｒ５）×ＶＳＦＴ
に増加する。図２１のタイミング図では後者のＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合を記載している。
【００８３】
以下同様にして，デコーダ回路１５５出力が書き込みパルス数（書き込み時間）に従ってＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化して行った場合もＳＡＯＵＴ０出力結果でアップダウンシフトレジスタ回路１７０出力を変化させ，書き込み電圧Ｖｐｐを変化させている。
【００８４】
デコーダ回路１５５出力ＳＸ１〜ＳＸ４のＬ→Ｈ変化書き込みパルス数（書き込み時間）とソース電圧発生回路２３５で発生するメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅの下降係数を，メモリセルの書き込み時間−書き込みＶｔ特性のその使用プロセスメモリセルのｔｙｐｉｃａｌに合わせておけば，書き込みスピードの遅いセルの書き込み時は書き込み電圧Ｖｐｐを減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を継続する。
【００８５】
そして，メモリセルコントロールゲート印加電圧＝最終書き込み目標Ｖｓｃｇ電圧のメモリセルドレイン電流が比較基準電流Ｉｒｅｆ以下になった時ＳＡＯＵＴからＨが出力されて選択メモリセルの書き込み動作を終了する。
【００８６】
以上のように第３の実施の形態では，書き込みパルス数（書き込み時間）に従ってＳＸ０→ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とその出力ＳＸ０〜ＳＸ４によってベリファイ時のメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅ電圧が変化降下するソース電圧発生回路２３５の出力電圧を選択メモリセルのソースに印加して，その時のセンスアンプ出力結果に応じてメモリセル書き込み電圧Ｖｐｐを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時書き込み電圧Ｖｐｐを増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【００８７】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【００８８】
また，ソース電圧発生回路２３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＤ以上となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することが可能である。
【００８９】
書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に，過消去状態メモリセルのソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上にすることができるので過消去状態メモリセルのベリファイ時Ｉｄｓリークを防止することが可能であり，過消去状態メモリセルのベリファイ時Ｉｄｓリークが原因で生じるベリファイ比較基準電流Ｉｒｅｆずれによる書き込みＶｔずれを防ぐことができる。
【００９０】
さらには，Ｓ０〜Ｓ４入力によって書き込み電圧発生回路２１０でサンプルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化させる際，コンデンサ比増幅ＡＭＰ正端子電圧は変化させずに，電荷分配コンデンサＣ１のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を変化させているので，Ｓ０〜Ｓ４変化時の書き込み電圧Ｖｐｐ変化はコンデンサ比増幅ＡＭＰ正端子電圧を変化させた場合と比べて早い応答が可能である。また，第３の実施の形態のセンスアンプ２４０はマルチレベルセンスアンプ１４０を用いず単純なカレントミラー回路と１つのインバータで構成されているため小さいレイアウト面積で実現できる。
【００９１】
従って，第３の実施の形態では，書き込みメモリセルを選択するＸデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するセンスアンプ２４０を構成するＭＰ４，ＭＰ５，ＭＮ２，ＭＮ３，ＩＮＶ０とからなる回路部を小単位に分割しても１チップ全体のレイアウト面積増加を最小限に抑えることができる。従って，メモリビットを小ビットメモリアレイに分割して１メモリアレイのワードライン／ビットライン数を少なくした場合の高速書き込みを実現する場合に効果的である。
【００９２】
（第４の実施の形態）
図１１に，本発明の第４の実施の形態の回路図を示す。この書き込み回路４００は，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Ｖｐｐを発生させる書き込み電圧発生回路１１０と，入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧ＶＶＦＹを発生させるベリファイ電圧発生回路１２０を備えている。
【００９３】
さらに，この書き込み回路４００は，書き込みメモリセルを選択するＸデコーダ１３０Ｘ位デコーダ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時に書き込み電圧ＶｐｐをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ１と，メモリセルベリファイ時にベリファイ電圧ＶＶＦＹをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ２と，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセル書き込み時にソース電圧ＶＳｏｕｒｃｅをソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ５と，メモリセルベリファイ時にベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅをソースデコーダ１３０Ｓに導通させるトランスファーゲートＭＮ４と，メモリセル書き込み時にメモリセルのソースに印加するソース電圧ＶＳｏｕｒｃｅを発生させるソース電圧発生回路１３５と，メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅを発生させるソース電圧発生回路２３５と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１を備えている。
【００９４】
さらに，この書き込み回路４００は，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するセンスアンプ２４０を構成するＭＰ４，ＭＰ５，ＭＮ２，ＭＮ３，ＩＮＶ０と，所定の書き込み信号パルス数到達時に信号を出力するカウンタ−デコーダ回路１５０と，センスアンプ出力ＳＡＯＵＴ０より出力Ｓ０〜Ｓ４をＭＳＢ／ＬＳＢ双方向にシフトさせるアップダウンシフトレジスタ回路１７０を備えている。アップダウンシフトレジスタ回路１７０出力Ｓ０〜Ｓ４は前記ソース電圧発生回路２３５に入力される。またカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４は前記ソース電圧発生回路２３５に入力される。
この書き込み回路４００は，以上のように構成されている。
【００９５】
書き込み電圧発生回路１１０，ベリファイ電圧発生回路１２０，ソース電圧発生回路１３５及びアップダウンシフトレジスタ回路１７０は，第１，第２の実施の形態の回路と同じであり，ソース電圧発生回路２３５は第３の実施の形態の回路と同じである。
【００９６】
図２３に第４の実施の形態のタイミング図を示す。Ｘデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓによって消去後の書き込み対策メモリセルが選択された後，まずリセットパルスＲＥＳＥＴによってカウンタ回路１５２及びアップダウンレジスタ回路がリセットされる。アップダウンシフトレジスタ回路１７０のリセット状態はＳ２＝Ｈである。また，リセット時カウンタ−デコーダ回路１５０出力はＳＸ０＝Ｈである。
【００９７】
次に信号ＳＡＭＰＬＥで，書き込み電圧発生回路１１０とベリファイ電圧発生回路１２０によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Ｖｐｐとベリファイ電圧ＶＶＦＹが発生する。その時の書き込み電圧Ｖｐｐ及びベリファイ電圧ＶＶＦＹと入力アナログ電圧値ＡＩＮＲＥＣとの関係は以下式となる。
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ
ＶＶＦＹ＝Ｃ１／Ｃ２×（ＡＩＮＲＥＣ−ＳＧ）＋ＶＳＦＴ
【００９８】
書き込みパルス，イネーブル信号ＶｐｐＥＮ，ＶＷＥＮ，ＶＶＦＹＥＮのクロック信号がカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０，ＭＰ１，ＭＰ２，ＭＰ３，ＭＮ４，ＭＮ５のそれぞれに与えられると書き込み／ベリファイ動作が開始される。
【００９９】
図２２に第４の実施の形態の回路動作でのベリファイ時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ出力関係を示す。書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性は図２２中の０→▲１▼→▲２▼→▲３▼→▲４▼と変化して行く。第４の実施の形態では，メモリセルベリファイ時のベリファイ電圧発生回路１２０発生ベリファイ電圧ＶＶＦＹ（メモリセルコントロールゲート印加電圧）は一定値であり，ソース電圧発生回路２３５で発生させるメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅはカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４で変化し以下となる。
ＳＸ０＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース０＝−（Ｒ０）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ１＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース１＝−（Ｒ０＋Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ２＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース２＝−（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ３＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース３＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
ＳＸ４＝Ｈ時  ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅ，ベリファイソース４＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ５×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
【０１００】
書き込み開始時デコーダ回路１５５出力ＳＸ０〜ＳＸ４はＳＸ０出力のみＨでＳＸ１〜ＳＸ４はＬに設定されている。その後書き込み開始後の書き込みパルス数（書き込み時間）に従ってカウンタ−デコーダ回路１５０出力ＳＸ０〜ＳＸ４はＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化する。
【０１０１】
ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でのＬ→Ｈ変化に伴い，ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅもベリファイソース０→ベリファイソース１→ベリファイソース２→ベリファイソース３→ベリファイソース４の順で減少する。
【０１０２】
ベリファイ時のＶｓｃｇ（ソース−コントロール間電圧）電圧はＶｓｃｇ＝ベリファイ電圧ＶＶＦＹ（一定値）−ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅであるので，ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でのＬ→Ｈ変化に伴い，Ｖｓｃｇ（ソース−コントロール間電圧）電圧はＶｓｃｇ０→  Ｖｓｃｇ１→Ｖｓｃｇ２→Ｖｓｃｇ３→Ｖｓｃｇ４の順で増加する。
【０１０３】
従ってセンスアンプインバータがＬ→Ｈ反転するメモリセルしきい値ＶｔもＶｓｃｇ０→Ｖｓｃｇ１→Ｖｓｃｇ２→Ｖｓｃｇ３→Ｖｓｃｇ４の順で上昇して行く。
【０１０４】
書き込み開始時は，
書き込み電圧Ｖｐｐ（一定値），Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ
初期設定ソース電圧ＶＳｏｕｒｃｅ，ＶＳｏｕｒｃｅ＝（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
であり，書き込み開始時は，
書き込み電圧Ｖｐｐ（一定値）−初期設定ソース電圧ＶＳｏｕｒｃｅ
＝［Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ］−［−（Ｒ０＋Ｒ１＋Ｒ２）／（Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ］
が，書き込み時選択メモリセルのソース−コントロールゲート間電圧となり，選択メモリセルが書き込まれメモリセルしきい値電圧Ｖｔは上昇して行く。
【０１０５】
そしてベリファイ時は初期デコーダ回路１５５出力ＳＸ０＝Ｈで設定されたソース電圧発生回路２３５で発生させるメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅから決まるＶｓｃｇ電圧がメモリセルのコントロールゲートに印加され，Ｉｄｓ電流が比較基準電流Ｉｒｅｆ以上になるとＳＡＯＵＴ０がＬ→Ｈに変化する。そのＳＡＯＵＴ０出力結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，ソース電圧ＶＳｏｕｒｃｅを変化させている。
【０１０６】
もしＳＸ１がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合は，アップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトし，
ソース電圧ＶＳｏｕｒｃｅは，
ＶＳｏｕｒｃｅ＝−（Ｒ０＋Ｒ１）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
に増加し書き込み時選択メモリセルのソース−コントロールゲート間電圧は低下する。
【０１０７】
これとは，逆にＳＡＯＵＴ０がＬ→Ｈに変化する前にＳＸ１がＬ→Ｈに変化した場合は，アップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ３＝Ｈにシフトし，
ソース電圧ＶＳｏｕｒｃｅは，
ＶＳｏｕｒｃｅ＝−（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ４＋Ｒ５）×（ＳＧ−Ｖｒｅｆ）＋Ｖｒｅｆ
に低下し，書き込み時選択メモリセルのソース−コントロールゲート間電圧は増加する。図２３のタイミング図では後者のＳＡＯＵＴ０がＬ→Ｈに変化する前にＬ→Ｈに変化した場合を記載している。
【０１０８】
以下同様にして，デコーダ回路１５５出力が書き込みパルス数（書き込み時間）に従ってＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化して行った場合もＳＡＯＵＴ０出力結果でアップダウンシフトレジスタ回路１７０出力を変化させ，ソース電圧ＶＳｏｕｒｃｅを変化させている。
【０１０９】
デコーダ回路１５５出力ＳＸ１〜ＳＸ４のＬ→Ｈ変化書き込みパルス数（書き込み時間）とソース電圧発生回路２３５で発生するメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅの下降係数を，メモリセルの書き込み時間−書き込みＶｔ特性のその使用プロセスメモリセルのｔｙｐｉｃａｌに合わせておけば，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させて逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件（書き込み時メモリセルのソース−コントロールゲート間電圧）を探しながらのメモリセル書き込み動作を継続する。
そして，メモリセルコントロールゲート印加電圧＝最終書き込み目標Ｖｓｃｇ電圧のメモリセルドレイン電流が比較基準電流Ｉｒｅｆ以下になった時ＳＡＯＵＴからＨが出力されて選択メモリセルの書き込み動作を終了する。
【０１１０】
以上のように第４の実施の形態では，書き込みパルス数（書き込み時間）に従ってＳＸ０→ＳＸ１→ＳＸ２→ＳＸ３→ＳＸ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とその出力ＳＸ０〜ＳＸ４によってベリファイ時のメモリセルソース電圧ＶＶＦＹＳｏｕｒｃｅ電圧が変化降下するソース電圧発生回路２３５の出力電圧を選択メモリセルのソースに印加して，その時のセンスアンプ出力結果に応じてメモリセル書き込みソース電圧ＶＳｏｕｒｃｅを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件（書き込み時メモリセルのソース−コントロールゲート間電圧）を探しながらのメモリセル書き込み動作を行うことができる。
【０１１１】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【０１１２】
また，ソース電圧発生回路１３５において出力ソース電圧ＶＳｏｕｒｃｅがＧＮＤ以上となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することが可能であり，ソース電圧発生回路２３５において出力ベリファイソース電圧ＶＶＦＹＳｏｕｒｃｅがＧＮＤ以上となるように基準電圧Ｖｒｅｆ及び反転増幅ＡＭＰのＧａｉｎ抵抗Ｒ０〜Ｒ５値を設定することが可能である。
【０１１３】
従って，書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に，過消去状態メモリセルのソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上にすることができるので過消去状態メモリセルのベリファイ時Ｉｄｓリークを防止することが可能であり，過消去状態メモリセルのベリファイ時Ｉｄｓリークが原因で生じるベリファイ比較基準電流Ｉｒｅｆずれによる書き込みＶｔずれを防ぐことができる。
【０１１４】
一方，書き込み時においては過消去状態メモリセルのソース電圧ＶＳｏｕｒｃｅをＧＮＤ以上にすることができるので過消去状態メモリセルにおけるＩｄｓリークを防止することが可能であり，書き込みドレイン電圧のＶＷ電源の電流能力を書き込み選択メモリセルの書き込みＩｄｓ以上にするなどの過消去メモリセル対策が不要になる。ＶＷ電源をＬＩＳ内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。以上のように第４の実施の形態では，過消去セルが生じやすいメモリセルに対して効果的な回路方式となる。
【０１１５】
さらには，Ｓ０〜Ｓ４入力によって書き込み電圧発生回路１１０でサンプルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化させる際，コンデンサ比増幅ＡＭＰ正端子電圧は変化させずに，電荷分配コンデンサＣ１のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を変化させているので，Ｓ０〜Ｓ４変化時の書き込み電圧Ｖｐｐ変化はコンデンサ比増幅ＡＭＰ正端子電圧を変化させた場合と比べて早い応答が可能である。また，第４の実施の形態のセンスアンプ２４０はマルチレベルセンスアンプ１４０を用いず単純なカレントミラー回路と１つのインバータで構成されているため小さいレイアウト面積で実現できる。
【０１１６】
従って，第４の実施の形態では，書き込みメモリセルを選択するＸデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１と，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するセンスアンプ２４０を構成するＭＰ４，ＭＰ５，ＭＮ２，ＭＮ３，ＩＮＶ０とからなる回路部を小単位に分割しても１チップ全体のレイアウト面積増加を最小限に抑えることができる。従って，メモリビットを小ビットメモリアレイに分割して１メモリアレイのワードライン／ビットライン数を少なくした場合の高速書き込みを実現する場合に効果的である。
【０１１７】
（第５の実施の形態）
図１２に，本発明の第５の実施の形態の回路図を示す。この書き込み回路５００は，入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Ｖｐｐを発生させる書き込み電圧発生回路２１０と，入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧ＶＶＦＹを発生させるベリファイ電圧発生回路１２０を備えている。
【０１１８】
さらに，この書き込み回路５００は，書き込みメモリセルを選択するＸデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓと，メモリセル書き込み時にベリファイ電圧ＶＶＦＹをＸデコーダ１３０Ｘに導通させるトランスファーゲートＭＰ２と，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷをＹデコーダ１３０Ｙに導通させるトランスファーゲートＭＰ３と，メモリセル書き込み時に書き込みメモリセルドレイン電圧ＶＷを発生させるＶＷ電圧発生回路１２５と，メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をＹデコーダ１３０Ｙに導通させるソースフォロファＮＭＯＳトランジスタＭＮ１を備えている。
【０１１９】
さらに，この書き込み回路５００は，メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Ｉｒｅｆと比較するマルチレベルセンスアンプ１４０を構成するＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５，ＩＮＶ０〜ＩＮＶ３と，所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路１５０と，マルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とカウンタ−デコーダ回路１５０出力Ａ０，Ａ１，Ａ２とを比較する比較回路１６０と，その比較結果により出力Ｓ０〜Ｓ４をＭＳＢ／ＬＳＢ双方向にシフトさせるアップダウンシフトレジスタ回路１７０を備えている。アップダウンシフトレジスタ回路１７０出力Ｓ０〜Ｓ４は前記書き込み電圧発生回路１１０に入力される。カウンタ−デコーダ回路１５０出力Ａ３，Ａ４及びＳＡＯＵＴが前記ＶＷ電圧発生回路１２５に入力される。
この書き込み回路５００は，以上のように構成されている。
【０１２０】
図１３にＶＷ電圧発生回路１２５の回路図を示す。このＶＷ電圧発生回路１２５は非反転増幅器で構成され，Ａ３，Ａ４及びＳＡＯＵＴ入力によって非反転増幅器の利得を変化せて出力ＶＷ電圧を変化できることを特徴とする。
【０１２１】
書き込み電圧発生回路２１０は第３の実施の形態の回路と同じであり，ベリファイ電圧発生回路１２０，アップダウンシフトレジスタ回路１７０，比較回路１６０は，第１，２の実施の形態の回路と同じである。
【０１２２】
図２４に第５の実施の形態のタイミング図を示す。Ｘデコーダ１３０Ｘ／Ｙデコーダ１３０Ｙ／ソースデコーダ１３０Ｓによって消去後の書き込み対象メモリセルが選択された後，まずリセットパルスＲＥＳＥＴによってカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０がリセットされる。アップダウンシフトレジスタ回路１７０のリセット状態はＳ２＝Ｈである。
【０１２３】
次に信号ＳＡＭＰＬＥで書き込み電圧発生回路２１０とベリファイ電圧発生回路１２０によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Ｖｐｐとベリファイ電圧ＶＶＦＹが発生する。その時の書き込み電圧Ｖｐｐ及びベリファイ電圧ＶＶＦＹと入力アナログ電圧値ＡＩＮＲＥＣとの関係は以下式となる。
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＶＳＦＴ
ＶＶＦＹ＝Ｃ１／Ｃ２×（ＡＩＮＲＥＣ−ＳＧ）＋ＶＳＦＴ
【０１２４】
書き込みパルス，イネーブル信号ＶｐｐＥＮ，ＶＷＥＮ，ＶＶＦＹＥＮのクロック信号がカウンタ回路１５２及びアップダウンシフトレジスタ回路１７０，ＭＰ１，ＭＰ２，ＭＰ３のそれぞれに与えられると書き込み／ベリファイ動作が開始される。
【０１２５】
図１９に第５の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係を示す。書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性は図１９中の０→▲１▼→▲２▼→▲３▼→▲４▼へと変化して行く。第５の実施の形態では，メモリセルベリファイ時メモリセルドレイン電流をＭＰ４〜ＭＰ８からなるカレンミラー回路で変化させて比較基準電流Ｉｒｅｆと比較している。
【０１２６】
そしてＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１／ｍ２：１／ｍ１：１／ｍ０（１＞１／ｍ２＞１／ｍ１＞１／ｍ０）としているので，メモリセルしきい値Ｖｔ上昇０→▲１▼→▲２▼→▲３▼→▲４▼変化に応じてＩＮＶ０からＩＮＶ３の順序でセンスアンプインバータがＬ→Ｈ反転し，マルチレベルセンスアンプ１４０出力もＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化する。メモリセルしきい値Ｖｔ上昇の速さはメモリセル特性と書き込み時書き込み電圧Ｖｐｐによって決定される。
【０１２７】
書き込み開始時デコーダ回路１５５出力Ａ０〜Ａ４は全てＬに設定されている。その後書き込み開始後の書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２→Ａ３→Ａ４の順でＬ→Ｈに変化する。
書き込み開始時は，
初期設定書き込み電圧Ｖｐｐ，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＶＳＦＴ
初期設定ＶＷ電圧，
ＶＷ＝（１＋ＭＰ１＿Ｒ／（ＭＰ２＿Ｒ＋ＭＰ３＿Ｒ＋ＭＰ４＿Ｒ））×Ｖｒｅｆ
で選択メモリセルが書き込まれメモリセルしきい値電圧Ｖｔは上昇して行く。マルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とデコーダ回路１５５出力Ａ０〜Ａ２を比較回路１６０で比較し，その結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，書き込み電圧Ｖｐｐを変化させている。
【０１２８】
もしＡ０がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合は比較回路１６０の出力Ａ＜ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトし，
書き込み電圧Ｖｐｐは，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×ＶＳＦＴ
に低下する。
【０１２９】
これとは，逆にＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合は比較回路１６０の出力Ａ＞ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ３＝Ｈにシフトし，書き込み電圧Ｖｐｐは，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×ＶＳＦＴ＋Ｃ１／Ｃ３×（Ｒ＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ４＋Ｒ５）×ＶＳＦＴ
に増加する。図２４のタイミング図では後者のＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合を記載している。
【０１３０】
以下同様にして，デコーダ回路１５５出力が書き込みパルス数（書き込み時間）に従ってＡ１→Ａ２の順でＬ→Ｈに変化して行った場合もマルチレベルセンスアンプ１４０出力ＳＡＯＵＴ０〜ＳＡＯＵＴ２とデコーダ回路１５５出力Ａ０〜Ａ２を比較回路１６０で比較し，その結果にてアップダウンシフトレジスタ回路１７０出力を変化させ，書き込み電圧Ｖｐｐを変化させる。
【０１３１】
デコーダ回路１５５出力Ａ０〜Ａ２のＬ→Ｈ変化書き込みパルス数（書き込み時間）とマルチレベルセンスアンプ１４０のカレンミラー回路ＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１／ｍ２：１／ｍ１：１／ｍ０（１＞１／ｍ２＞１／ｍ１＞１／ｍ０）比係数を，メモリセルの書き込み時間−書き込みＶｔ特性のその使用プロセスメモリセルのｔｙｐｉｃａｌに合わせておけば，書き込みスピードの遅いセルは書き込み時書き込み電圧Ｖｐｐを増加させて逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を継続する。
【０１３２】
その後，デコーダ回路１５５出力Ａ３がＬ→Ｈ変化にすると，ＶＷ電圧が増加して
ＶＷ＝（１＋（ＭＰ１＿Ｒ＋ＭＰ２＿Ｒ）／（ＭＰ３＿Ｒ＋ＭＰ４＿Ｒ））×Ｖｒｅｆ
となる。その後デコーダ回路１５５出力Ａ４がＬ→Ｈ変化にするとＶＷ電圧がさらに増加して
ＶＷ＝（１＋（ＭＰ１＿Ｒ＋ＭＰ２＿Ｒ＋ＭＰ３＿Ｒ）／ＭＰ４＿Ｒ）×Ｖｒｅｆ
となる。そして，メモリセルドレイン電流が比較基準電流Ｉｒｅｆ以上になった時ＳＡＯＵＴがＨ出力されて選択メモリセルの書き込み動作を終了する。
【０１３３】
以上のように第５の実施の形態では，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ１４０出力とを比較回路１６０で比較しその結果に応じてメモリセル書き込み電圧Ｖｐｐを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時書き込み電圧Ｖｐｐを増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【０１３４】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【０１３５】
さらに第５の実施の形態では，書き込みパルス数（書き込み時間）に従ってＡ３→Ａ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とＳＡＯＵＴ結果に応じてメモリセル書き込みＶＷ電圧を増加させるようにしたので，選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みＶＷ電圧を上げて書き込みスピードを早くして所定時間内にで書込がアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。
【０１３６】
（第６の実施の形態）
図１４に，本発明の第６の実施の形態の回路図を示す。この書き込み回路６００は，書き込み電圧発生回路３１０が第５の実施の形態の書き込み電圧発生回路２１０と異なっている以外は，第５の実施の形態の書き込み回路５００と同じである。
【０１３７】
図１５に書き込み電圧発生回路３１０の回路図を示す。この書き込み電圧発生回路３１０は書き込み電圧発生回路２１０と同じ機能を有していて，サンプルホールドレベルシフト回路でありＳ０〜Ｓ４入力によってサンプルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化できることを特徴とする。
【０１３８】
図２４に第６の実施の形態のタイミング図を示す。第６の実施の形態のタイミング図は第５の実施の形態と同じであり基本動作は同じである。異なっている点はへ信号ＳＡＭＰＬＥで書き込み電圧発生回路３１０によって入力アナログ電圧がサンプルホールド及びレベルシフトされて発生される書き込み電圧Ｖｐｐと入力アナログ電圧値ＡＩＮＲＥＣとの関係が，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＳＧ
式となることと，
デコーダ回路１５５出力Ａ０がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合に比較回路１６０の出力Ａ＜ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトした時の書き込み電圧Ｖｐｐが，
Ｖｐｐ＝Ｃ２／Ｃ８×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×ＳＧに，逆にＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合に比較回路１６０の出力Ａ＞ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ３＝Ｈにシフトした時の書き込み電圧Ｖｐｐが，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＳＧ
に変わることである。
【０１３９】
第６の実施の形態も第５の実施の形態と同様に，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ１４０出力とを比較回路１６０で比較しその結果に応じてメモリセル書き込み電圧Ｖｐｐを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時書き込み電圧Ｖｐｐを増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【０１４０】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでも・メモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【０１４１】
さらに，書き込みパルス数（書き込み時間）に従ってＡ３→Ａ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とＳＡＯＵＴ結果に応じて，メモリセル書き込みＶＷ電圧を増加させるようにしたので，選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みＶＷ電圧を下げることなく，アナログ書き込み動作を終了させることが可能である。
【０１４２】
第６の実施の形態では，Ｓ０〜Ｓ４入力によって書き込み電圧発生回路３１０でサンブルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化させる際，コンデンサ比増幅ＡＭＰの正端子電圧を増加させているので，コンデンサ比増幅ＡＭＰ正端子電圧は変化させずに電荷分配コンデンサＣ１のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させた場合と比べて，少しの電圧変化で書き込み電圧Ｖｐｐを大きく変化させることが可能である。
【０１４３】
従って，第６の実施の形態は初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルに対して書き込みＶＷ電圧を上げことと書き込み電圧Ｖｐｐを大きく変化させることの対応が容易にできるので，エンデュランス劣化（特性変動）や初期特性ばらつきが大きく，それら特性変動及びばらつきを補償しなければならない場合に特に効果的である。
【０１４４】
（第７の実施の形態）
図１６に，本発明の第７の実施の形態の回路図を示す。この書き込み回路７００は．マルチレベルセンスアンプ２４０を構成するＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５の能力比がＭＰ４：ＭＰ５：ＭＰ６：ＭＰ７：ＭＰ８＝１：１：１：１：１とＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）となっていて，第５の実施の形態のＭＰ４〜ＭＰ８，ＭＮ２〜ＭＮ５，の能力比と異なっている以外は，第５の実施の形態回路と同じである。
【０１４５】
図２４に第７の実施の形態のタイミング図を示す。第７の実施の形態のタイミング図は第５の実施の形態と同じであり基本動作は同じである。異なっている点は，図１９に示した第１の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係が図２０示す第７の実施の形態の回路動作での書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２出力関係に変わることである。
【０１４６】
図２０において，書き込み／ベリファイ繰り返し動作によってメモリセルしきい値Ｖｔが上昇するにつれてメモリセルのＶｃｇ−Ｉｄｓ特性が図２０中の０→▲１▼→▲２▼→▲３▼→▲４▼へと変化する点は同じであるが，第７の実施の形態では，メモリセルベリファイ時メモリセルドレイン電流との比較電流をＭＮ２〜ＭＰ５からなるカレンミラー回路で比較基準電流Ｉｒｅｆ変化させて電流としている点である。
【０１４７】
ＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）としているので，メモリセルしきい値Ｖｔ上昇０→▲１▼→▲２▼→▲３▼→▲４▼変化に応じてＩＮＶ０からＩＮＶ３の順序でセンスアンプインバータがＬ→Ｈ反転し，マルチレベルセンスアンプ１４０出力もＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化する点とメモリセルしきい値Ｖｔ上昇の速さはメモリセル特性と書き込み時書き込み電圧Ｖｐｐによって決定される点は同じである。
【０１４８】
第７の実施の形態も第５の実施の形態と同様に，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ２４０出力とを比較回路１６０で比較しその結果に応じてメモリセル書き込み電圧Ｖｐｐを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時書き込み電圧Ｖｐｐを増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【０１４９】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【０１５０】
さらに，書き込みパルス数（書き込み時間）に従ってＡ３→Ａ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とＳＡＯＵＴ結果に応じてメモリセル書き込みＶＷ電圧を増加させるようにしたので，選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みＶＷ電圧を上げて書き込みスピードを早くして所定時間内にで書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。
【０１５１】
第７の実施の形態は，第５の実施の形態と同様に，Ｓ０〜Ｓ４入力によって書き込み電圧発生回路２１０でサンプルホールド後のレベルシフト出力書き込み電圧Ｖｐｐを変化させる際，コンデンサ比増幅ＡＭＰ正端子電圧は変化させずに，電荷分配コンデンサＣ１のコンデンサ比増幅ＡＭ正負端子と対称電極の電圧を増加させているので，Ｓ０〜Ｓ４変化時の書き込み電圧Ｖｐｐを変化はコンデンサ比増幅ＡＭ円正端子電圧は変化させた場合と比べて早い応答が可能である。
【０１５２】
さらに第７の実施の形態は，マルチレベルセンスアンプ２４０は比較基準Ｉｒｅｆ電流源側のＮｃｈＭＯＳカレントミラー比をＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）に変化させているため，書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準電流Ｉｒｅｆより大きい比較基準電流Ｉｒｅｆ’で実施している。そのため，書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準電流Ｉｒｅｆは，比較基準電流Ｉｒｅｆで実施した場合よりも高速に行うことが可能となり，第７の実施の形態のセンスアンプは高速なマルチレベルセンスアンプ１４０となる。
【０１５３】
従って，第７の実施の形態ではベリファイ繰り返し動作のベリファイ期間で行う書き込みメモリセルしきい値Ｖｔ確認時間のセンスアンプ応答時間分を短縮することが可能になり，書き込みパルス周波数を高くする場合に効果的である。
【０１５４】
書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準Ｉｒｅｆより大きい比較基準電流Ｉｒｅｆ’で実施しているので，カレントミラー回路のＰｃｈＭＯＳ側（ＭＰ４〜ＭＰ８）は比較基準電流Ｉｒｅｆが大きいＭＮ５能力に合わせる必要がある。従って，μｐ＞μｎのプロセスでこの第７の実施の形態の回路を構成する場合はＭＰ４のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点がある。
【０１５５】
（第８の実施の形態）
図１７に，本発明の第８の実施の形態の回路図を示す。この書き込み回路８００は，書き込み電圧発生回路３１０が第７の実施の形態の書き込み電圧発生回路２１０と異なっている以外は，第７の実施の形態の書き込み回路７００と同じである。書き込み電圧発生回路３１０は，第６の実施の形態の書き込み電圧発生回路３１０と同じである。
【０１５６】
図２４に第８の実施の形態のタイミング図を示す。第８の実施の形態のタイミング図は第７の実施の形態と同じであり基本動作は同じである。異なっている点は，信号ＳＡＭＰＬＥで書き込み電圧発生回路３１０によって入力アナログ電圧がサンプルホールド及びレベルシフトされて発生される書き込み電圧Ｖｐｐと入力アナログ電圧値ＡＩＮＲＥＣとの関係が，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＳＧ
式となることと，
デコーダ回路１５５出力Ａ０がＬ→Ｈに変化する前にＳＡＯＵＴ０がＬ→Ｈに変化した場合に比較回路１６０の出力Ａ＜ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ１＝Ｈにシフトした時の書き込み電圧Ｖｐｐが，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）×ＳＧに，
逆にＳＡＯＵＴ０がＬ→Ｈに変化する前にＡ０がＬ→Ｈに変化した場合に比較回路１６０の出力Ａ＞ＢがＬ→Ｈに変化してアップダウンシフトレジスタ回路１７０のＳ２＝ＨがＳ３＝Ｈにシフトした時の書き込み電圧Ｖｐｐが，
Ｖｐｐ＝Ｃ２／Ｃ３×（ＡＩＮＲＥＣ−ＳＧ）＋（Ｃ１／Ｃ３＋１）×（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）×ＳＧ
に変わることである。
これらは，第６の実施の形態と同じである。
【０１５７】
第８の実施の形態も第５の実施の形態と同様に，書き込みパルス数（書き込み時間）に従ってＡ０→Ａ１→Ａ２の順でＬ→Ｈに変化するデコーダ回路１５５出力とメモリセルしきい値Ｖｔ上昇によって出力がＳＡＯＵＴ０→ＳＡＯＵＴ１→ＳＡＯＵＴ２の順序でＬ→Ｈに変化するマルチレベルセンスアンプ１４０出力とを比較回路１６０で比較しその結果に応じてメモリセル書き込み電圧Ｖｐｐを変化させるようにしたので，書き込みスピードの遅いセルは書き込み時，書き込み電圧Ｖｐｐを増加させ，逆に書き込みスピードの早いセルは書き込み時書き込み電圧Ｖｐｐを減少させる動作が可能となり，選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【０１５８】
従って，初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。さらには，初期書き込みスピードの早いセルでもメモリセル書き込みＶｔ飽和での最終アナログ電圧書き込みが可能となり，アナログ電圧精度ばらつきを改善させることができる。
【０１５９】
さらに，書き込みパルス数（書き込み時間）に従ってＡ３→Ａ４の順でＬ→Ｈに変化するデコーダ回路１５５出力とＳＡＯＵＴ結果に応じてメモリセル書き込みＶＷ電圧を増加させるようにしたので，選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みＶＷ電圧を上げて書き込みスピードを早くして所定時間内にで書き込みアナログ電圧精度を下げることなく，アナログ書き込み動作を終了させることが可能である。
【０１６０】
第８の実施の形態では，第６の実施の形態と同様に，Ｓ０〜Ｓ４入力によって書き込み電圧発生回路３１０でサンプルホールド後の，レベルシフト出力書き込み電圧Ｖｐｐを変化させる際，コンデンサ比増幅ＡＭＰの正端子電圧を増加させているので，コンデンサ比増幅，ＡＭＰ正端子電圧は変化させずに電荷分配コンデンサＣ１のコンデンサ比増幅ＡＭＰ負端子と対称電極の電圧を増加させた場合と比べて，少しの電圧変化で書き込み電圧Ｖｐｐを大さく変化させることが可能である。
【０１６１】
また，第７の実施の形態と同様に．マルチレベルセンスァンプは比較基準電流Ｉｒｅｆ電源側のＮｃｈＭＯＳカレントミラー比をＭＮ６：ＭＮ２：ＭＮ３：ＭＮ４：ＭＮ５＝１：１：ｍ２：ｍ１：ｍ０（１＜ｍ２＜ｍ１＜ｍ０）に変化させているため書き込み途中ＩＮＶ０〜ＩＮＶ２でのメモリセルしきい値Ｖｔ確認は比較基準電流Ｉｒｅｆより大きい比較基準電流Ｉｒｅｆ’で実施していることにより高速なマルチレベルセンスアンプ１４０となる利点とμｐ＞μｎのプロセスで実施する場合はＭＰ４のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点をも兼ね備えている。
【０１６２】
従って，第８の実施の形態はμｐ＞μｎのプロセスにおいて，エンデュランス劣化が大きく，それを補償しなければならない場合に特に効果的である。
【０１６３】
以上，添付図面を参照しながら本発明にかかる不揮発性メモリアナログ電圧書き込み回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１６４】
【発明の効果】
以上説明したように，本発明によれば，書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ，逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり，選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。このため，書き込み電圧の精度の向上及び書き込み時間の短縮を図ることが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる回路を示す説明図である。
【図２】書き込み電圧発生回路を示す説明図である。
【図３】ベリファイ電圧発生回路を示す説明図である。
【図４】アップダウンシフトレジスタ回路を示す説明図である。
【図５】比較回路を示す説明図である。
【図６】ソース電圧発生回路を示す説明図である。
【図７】第２の実施の形態にかかる回路を示す説明図である。
【図８】第３の実施の形態にかかる回路を示す説明図である。
【図９】ソース電圧発生回路を示す説明図である。
【図１０】書き込み電圧発生回路を示す説明図である。
【図１１】第４の実施の形態にかかる回路を示す説明図である。
【図１２】第５の実施の形態にかかる回路を示す説明図である。
【図１３】ＶＷ電圧発生回路を示す説明図である。
【図１４】第６の実施の形態にかかる回路を示す説明図である。
【図１５】書き込み電圧発生回路を示す説明図である。
【図１６】第７の実施の形態にかかる回路を示す説明図である。
【図１７】第８の実施の形態にかかる回路を示す説明図である。
【図１８】第１，第２の実施の形態における動作タイミングを示す説明図である。
【図１９】第１，第５，第６の実施の形態における書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２，ＳＡＯＵＴの出力関係を示す説明図である。
【図２０】第２，第７，第８の実施の形態における書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴ０〜ＳＡＯＵＴ２，ＳＡＯＵＴの出力関係を示す説明図である。
【図２１】第３の実施の形態における動作タイミングを示す説明図である。
【図２２】第３，第４の実施の形態における書き込み時メモリセルＶｃｇ−Ｉｄｓ特性とＳＡＯＵＴの出力関係を示す説明図である。
【図２３】第４の実施の形態における動作タイミングを示す説明図である。
【図２４】第５〜第８の実施の形態における動作タイミングを示す説明図である。
【符号の説明】
１００，・・・，８００  （不揮発性メモリアナログ電圧）書き込み回路
１１０，２１０，３１０  書き込み電圧発生回路
１２０  ベリファイ電圧発生回路
１２５  ＶＷ電圧発生回路
１３０Ｘ  Ｘデコーダ
１３０Ｙ  Ｙデコーダ
１３０Ｓ  ソースデコーダ
１３５，２３５  ソース電圧発生回路
１４０  マルチレベルセンスアンプ
１５０  カウンタ−デコーダ回路
１５２  カウンタ回路
１５５  デコーダ回路
１６０  比較回路
１７０  アップダウンシフトレジスタ回路
２４０  センスアンプ
【図１】
0003776307.tif 000002
【図２】
0003776307.tif 000003
【図３】
0003776307.tif 000004
【図４】
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【図５】
0003776307.tif 000006
【図６】
0003776307.tif 000007
【図７】
0003776307.tif 000008
【図８】
0003776307.tif 000009
【図９】
0003776307.tif 000010
【図１０】
0003776307.tif 000011
【図１１】
0003776307.tif 000012
【図１２】
0003776307.tif 000013
【図１３】
0003776307.tif 000014
【図１４】
0003776307.tif 000015
【図１５】
0003776307.tif 000016
【図１６】
0003776307.tif 000017
【図１７】
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【図１８】
0003776307.tif 000019
【図１９】
0003776307.tif 000020
【図２０】
0003776307.tif 000021
【図２１】
0003776307.tif 000022
【図２２】
0003776307.tif 000023
【図２３】
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【図２４】
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