(57)【特許請求の範囲】
【請求項１】
複数個のメモリセルを備えたメモリセルアレーと、
第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段と、
前記リダンダント制御信号に応答して前記アドレスと前記不良アドレスが一致すれば比較一致信号を発生するためのリダンダントイネーブル信号発生手段と、
テスト時に第２制御信号に応答して前記比較一致信号を外部に出力するための出力手段、及び、
外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号及び第２制御信号の状態を設定するためのモード制御信号設定手段、を備え、
前記モード制御信号設定手段は、
前記パッケージ状態でテスト時に前記命令信号及びモード設定信号に応答して、前記第１制御信号、テスト及び正常モード信号の状態を設定するためのモード設定レジスタ、及び、前記テストモード信号に応答して外部から印加される信号を前記第２制御信号として発生して、前記正常モード信号に応答して前記第２制御信号をディスエーブルするための制御信号発生手段、を備える、ことを特徴とする半導体メモリ装置。
【請求項２】
前記出力手段は、前記第２制御信号に応答して前記リダンダント制御信号を追加的に出力する、ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記制御信号発生手段は、
前記テストモード信号に応答して前記外部から印加される信号を伝送するためのＣＭＯＳ伝送ゲートと、
前記ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第１ラッチと、
前記第１ラッチの出力信号を反転して前記第２制御信号を発生するためのインバータ、及び、
前記正常モード信号に応答して前記第２制御信号をリセットするためのリセットトランジスタ、を備える、ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記不良アドレスプログラム手段は、
前記第１制御信号に応答してリダンダント制御信号を発生するためのリダンダント制御信号発生回路、及び、
前記第１制御信号に応答して前記アドレスを入力してヒューズをプログラムすることによって前記不良アドレスをプログラムするための不良アドレスプログラム回路、を備える、ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記リダンダント制御信号発生回路は、
電源電圧と第１ノード間に連結された第１ヒューズと、
前記第１ノードと接地電圧間に直列連結されて前記第１制御信号が印加される第１ＮＭＯＳトランジスタ、及び、
前記第１ノードの出力信号を反転してラッチして出力するための第２ラッチ、を備える、ことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記不良アドレスプログラム回路は、
電源電圧と第２ノード間に連結された第２ヒューズと、
前記第２ノードと接地電圧間に直列連結されて前記アドレスと前記第１制御信号が印加される第２、３ＮＭＯＳトランジスタ、及び、
前記第２ノードの出力信号を反転してラッチして出力するための第３ラッチを、備える、ことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記出力手段は、
前記第２制御信号に応答して前記リダンダント制御信号及び前記比較一致信号を出力するための信号出力回路、及び、
テスト時に前記信号出力回路から出力される信号をバッファして外部に出力するためのデータ出力バッファ、を備える、ことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
複数個のメモリセルを備えたメモリセルアレーと、
第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段と、
テスト時に第２制御信号に応答して前記不良アドレスプログラム手段から出力される不良アドレスを外部に出力するための出力手段、及び、
外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号と第２制御信号の状態を設定するためのモード制御信号設定手段、を備え、
前記モード制御信号設定手段は、
パッケージ状態でテスト時に前記命令信号及びモード設定信号に応答して前記第１制御信号、テスト及び正常モード信号の状態を設定するためのモード設定レジスタ、及び、前記テストモード信号に応答して外部から印加される信号を前記第２制御信号として発生して、前記正常モード信号に応答して前記第２制御信号をディスエーブルするための制御信号発生手段、を備える、ことを特徴とする半導体メモリ装置。
【請求項９】
前記出力手段は、
前記第２制御信号に応答して前記リダンダント制御信号を追加的に出力する、ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記制御信号発生手段は、
前記テストモード信号に応答して前記外部から印加される信号を伝送するためのＣＭＯＳ伝送ゲートと、
前記ＣＭＯＳ伝送ゲートの出力信号を反転してラッチするための第１ラッチと、
前記第１ラッチの出力信号を反転して前記第２制御信号を発生するためのインバータ、及び、
前記正常モード信号に応答して前記第２制御信号をリセットするためのリセットトランジスタ、を備える、ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記不良アドレスプログラム手段は、
前記第１制御信号に応答してリダンダント制御信号を発生するためのリダンダント制御信号発生回路、及び、
前記第１制御信号に応答して前記アドレスを入力してヒューズをプログラムすることによって前記不良アドレスをプログラムするための不良アドレスプログラム回路、を備える、ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記リダンダント制御信号発生回路は、
電源電圧と第１ノード間に連結された第１ヒューズと、
前記第１ノードと接地電圧間に直列連結されて前記第１制御信号が印加される第１ＮＭＯＳトランジスタ、及び、
前記第１ノードの出力信号を反転してラッチして出力するための第２ラッチ、を備える、ことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記不良アドレスプログラム回路は、
電源電圧と第２ノード間に連結された第２ヒューズと、
前記第２ノードと接地電圧間に直列連結されて前記アドレスと前記第１制御信号が印加される第２、３ＮＭＯＳトランジスタ、及び、
前記第２ノードの出力信号を反転してラッチして出力するための第３ラッチ、を備える、ことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記出力手段は、
前記第２制御信号に応答して前記リダンダント制御信号及び不良アドレスを出力するための信号出力回路、及び、
テスト時に前記信号出力回路から出力される信号をバッファして外部に出力するためのデータ出力バッファ、を備える、ことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１５】
複数個のメモリセルを備えたメモリセルアレーと、
第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段と、
テスト時に第２制御信号に応答して前記比較一致信号を外部に出力するための出力手段、及び、
外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号及び第２制御信号の状態を設定するため、前記パッケージ状態でテスト時に前記命令信号及びモード設定信号に応答して、前記第１制御信号、テスト及び正常モード信号の状態を設定するためのモード設定レジスタ、及び、前記テストモード信号に応答して外部から印加される信号を前記第２制御信号として発生して、前記正常モード信号に応答して前記第２制御信号をディスエーブルするための制御信号発生手段、を備えるモード制御信号設定手段、を備えた半導体メモリ装置のプログラムされた不良アドレス確認方法において、
外部から印加される命令信号及びモード設定信号に応答して第１制御信号を発生する第１段階と、
前記第１制御信号及び外部から印加される不良アドレスに応答して前記不良アドレスプログラム手段をプログラムすることによってリダンダント制御信号及び不良アドレスを発生する第２段階と、
外部から印加される命令信号及びモード設定信号に応答して第２制御信号を発生する第３段階、及び、前記第２制御信号に応答して前記外部から印加されるアドレスと前記不良アドレスが一致すれば比較一致信号を外部に出力する第４段階、を備える、ことを特徴とする半導体メモリ装置のプログラムされた不良アドレス確認方法。
【請求項１６】
前記第４段階は、前記第２制御信号に応答して前記リダンダント制御信号を追加的に外部に出力する、ことを特徴とする請求項１５に記載の半導体メモリ装置のプログラムされた不良アドレス確認方法。
【請求項１７】
複数個のメモリセルを備えたメモリセルアレーと、
第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段と、
テスト時に第２制御信号に応答して前記比較一致信号を外部に出力するための出力手段、及び、
外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号及び第２制御信号の状態を設定するため、前記パッケージ状態でテスト時に前記命令信号及びモード設定信号に応答して、前記第１制御信号、テスト及び正常モード信号の状態を設定するためのモード設定レジスタ、及び、前記テストモード信号に応答して外部から印加される信号を前記第２制御信号として発生して、前記正常モード信号に応答して前記第２制御信号をディスエーブルするための制御信号発生手段、を備えるモード制御信号設定手段、を備えた半導体メモリ装置のプログラムされた不良アドレス確認方法において、
外部から印加される命令信号及びモード設定信号に応答して第１制御信号を発生する第１段階と、
前記第１制御信号及び外部から印加される不良アドレスに応答して前記不良アドレスプログラム手段をプログラムすることによってリダンダント制御信号及び不良アドレスを発生する第２段階と、
外部から印加される命令信号及びモード設定信号に応答して第２制御信号を発生する第３段階、及び、前記第２制御信号に応答して前記不良アドレスを外部に出力する第４段階、を備える、ことを特徴とする半導体メモリ装置のプログラムされた不良アドレス確認方法。
【請求項１８】
前記第４段階は、前記第２制御信号に応答して前記リダンダント制御信号を追加的に外部に出力する、ことを特徴とする請求項１７に記載の半導体メモリ装置のプログラムされた不良アドレス確認方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にパッケージ状態で不良であるメモリセルのアドレスをリダンダントヒューズプログラム回路によってプログラムする場合に、プログラムされた不良アドレスの確認及びリダンダントヒューズプログラム回路の使用有無を外部から確認することができる半導体メモリ装置、及びこの装置のプログラムされた不良アドレス確認方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、製品の収率を向上させるために、正常のメモリセルに不良が発生した場合に、このメモリセルをリダンダントメモリセルに代えるようになる。
一般に、半導体メモリ装置のメモリセルアレーは、複数個のメモリセルアレーブロックを備えて、複数個のメモリセルアレーブロック各々は正常のメモリセルアレーブロックとリダンダントメモリセルアレーブロックを備えて構成される。それで、該ブロックの正常のメモリセルアレーブロック内のメモリセルに不良が発生されると該メモリセルをリダンダントメモリセルアレーブロックのメモリセルに代える。
【０００３】
したがって、正常のメモリセルに不良が発生しても、リダンダントメモリセルに代えれば半導体メモリ装置を救済することができるので、装置の収率が向上される。
すなわち、ウェーハ状態でテストを遂行することによって、正常のメモリセルアレーブロックのメモリセルに不良が発生したことに判断されると、リダンダントヒューズプログラム回路のヒューズをレーザブローウィングによってカッティングして、カッティングしないことによって不良が発生したメモリセルのアドレスをプログラムするようになる。
【０００４】
そうすると、半導体メモリ装置が正常状態で作動を遂行する時、不良アドレスが入力されると、リダンダントヒューズプログラム回路が作動して、不良であるメモリセルに対するアクセスを中止して、リダンダントメモリセルアレーブロックのメモリセルをアクセスして、リダンダントメモリセルに／からデータを入／出力する。
しかし、ウェーハ状態でテストを遂行して救済することによって、正常なことに判断された半導体メモリ装置といっても、パッケージ状態でテストを遂行するようになれば、メモリセルアレーに不良であるメモリセルが発生される場合がある。
【０００５】
ところで、パッケージ状態のメモリセルアレーの不良中、約８０％以上が１ビットまたは２ビットメモリセルの不良である。したがって、パッケージ状態で１ビットまたは２ビットの不良であるメモリセルを救済できるならば、半導体メモリ装置の収率が相当な水準に向上できることである。
それで、従来の半導体メモリ装置は、パッケージ状態でメモリセルの不良を救済するためのリダンダントヒューズプログラム回路を備えている。
【０００６】
従来の半導体メモリ装置のリダンダントヒューズプログラム回路は、ヒューズをレーザによって直接的にブローウィングすることによって、不良アドレスをプログラムすることでなく、電気的なヒューズを用いて電気的にヒューズをブローウィングすることによって、不良アドレスをプログラムするようになる。
【０００７】
ところで、このリダンダントヒューズプログラム回路は、パッケージ状態でプログラム作動が遂行されることによって、不良アドレスが正確にプログラムされたのかを外部から確認できなかった。
また、リダンダントヒューズプログラム回路の使用有無を、外部から確認できなかった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、パッケージ状態でリダンダントヒューズプログラム回路のプログラムされた不良アドレス、及びリダンダントヒューズプログラム回路の使用有無を、外部から確認することができる半導体メモリ装置、を提供することにある。
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のプログラムされた不良アドレス確認方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置の第１形態は、複数個のメモリセルを備えたメモリセルアレー、第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段、前記リダンダント制御信号に応答して前記アドレスと前記不良アドレスが一致すれば比較一致信号を発生するためのリダンダントイネーブル信号発生手段、テスト時に第２制御信号に応答して前記比較一致信号及び前記リダンダント制御信号を外部に出力するための出力手段、及び外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号と第２制御信号の状態を設定するためのモード制御信号設定手段、を備えることを特徴とする。
【００１０】
前記目的を達成するための本発明の半導体メモリ装置の第２形態は、複数個のメモリセルを備えたメモリセルアレー、第１制御信号及び外部から印加されるアドレスに応答してリダンダント制御信号、及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段、テスト時に第２制御信号に応答して前記不良アドレスプログラム手段から出力されるリダンダント制御信号、及び不良アドレスを外部に出力するための出力手段、及び外部から印加される命令信号及びモード設定信号に応答して前記第１制御信号と第２制御信号の状態を設定するためのモード制御信号設定手段、を備える、ことを特徴とする。
【００１１】
前記他の目的を達成するための本発明の半導体メモリ装置のプログラムされた不良アドレス確認方法の第１形態は、複数個のメモリセルを備えたメモリセルアレー、及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段、を備えた半導体メモリ装置のプログラムされた不良アドレス確認方法において、外部から印加される命令信号及びモード設定信号に応答して第１制御信号を発生する第１段階、前記第１制御信号及び外部から印加される不良アドレスに応答して前記不良アドレスプログラム手段をプログラムすることによってリダンダント制御信号及び不良アドレスを発生する第２段階、外部から印加される命令信号及びモード設定信号に応答して第２制御信号を発生する第３段階、及び前記第２制御信号に応答して前記外部から印加されるアドレスと前記不良アドレスが一致すれば比較一致信号を外部に出力する第４段階、を備える、ことを特徴とする。
【００１２】
前記他の目的を達成するための本発明の半導体メモリ装置のプログラムされた不良アドレス確認方法の第２形態は、複数個のメモリセルを備えたメモリセルアレー、及びパッケージ状態で前記複数個のメモリセル中不良が発生したメモリセルの不良アドレスをプログラムするための不良アドレスプログラム手段、を備えた半導体メモリ装置のプログラムされた不良アドレス確認方法において、外部から印加される命令信号及びモード設定信号に応答して第１制御信号を発生する第１段階、前記第１制御信号及び外部から印加される不良アドレスに応答して前記不良アドレスプログラム手段をプログラムすることによってリダンダント制御信号及び不良アドレスを発生する第２段階、外部から印加される命令信号及びモード設定信号に応答して第２制御信号を発生する第３段階、及び前記第２制御信号に応答して前記不良アドレスを外部に出力する第４段階、を備えることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付した図面を参考として、本発明の半導体メモリ装置及びこの装置のプログラムされた不良アドレス確認方法を説明する前に、従来の半導体メモリ装置を説明すると、次のようである。
【００１４】
図１は、従来の半導体メモリ装置の実施例の構成を示すブロック図であって、正常メモリセルアレー１０、コラムリダンダントメモリセルアレー１２、ローリダンダントメモリセルアレー１４、ローデコーダ１６、コラムデコーダ１８、リダンダントローデコーダ２０、リダンダントコラムデコーダ２２、ローリダンダントヒューズプログラム回路２４、コラムリダンダントヒューズプログラム回路２６、アドレスバッファ２８、マルチプレクサ３０、ローリダンダントヒューズプログラム回路３２、コラムリダンダントヒューズプログラム回路３４、及びモード設定レジスタ３６、で構成されている。
【００１５】
図１で、同一な名称で示したリダンダントヒューズプログラム回路２４、２６はウェーハ状態でメモリセルの不良を救済するための回路であって、リダンダントヒューズプログラム回路３２、３４は、パッケージ状態でメモリセルの不良救済するための回路である。
図１に示したブロック各々の機能を説明すると次のようである。
【００１６】
正常メモリセルアレー１０は、ｍ本のワードラインＷＬ１、ＷＬ２、．．．、ＷＬｍと、ｎ本のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｎ、ＢＬｎＢ間に連結された複数個のメモリセルＭＣで構成されて、ビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｎ、ＢＬｎＢを通してデータを入出力する。コラムリダンダントメモリセルアレー１２は、リダンダントビットライン対（図示せず）と、ｍ本のワードラインＷＬ１、ＷＬ２、．．．、ＷＬｍ間に連結されたリダンダントメモリセル（図示せず）で構成されて、リダンダントビットライン対（図示せず）を通してデータを入出力する。
【００１７】
コラムリダンダントメモリセルアレー１２は、正常メモリセルアレー１０のメモリセルに不良が発生されると、不良メモリセルのビットライン対に連結されたメモリセルを、リダンダントビットライン対（図示せず）に連結されたメモリセルに代える。ローリダンダントメモリセルアレー１４は、リダンダントワードライン（図示せず）とｎ本のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｎ、ＢＬｎＢ間に連結されたリダンダントメモリセル（図示せず）で構成されて、ｎ本のビットライン対ＢＬ１、ＢＬ１ＢとＢＬ２、ＢＬ２Ｂと．．．とＢＬｎ、ＢＬｎＢを通してデータを入出力する。ローリダンダントメモリセルアレー１４は、正常メモリセルアレー１０のメモリセルに不良が発生されると、不良メモリセルのワードラインに連結されたメモリセルを、リダンダントワードラインＲＷＬａに連結されたメモリセルに代える。
【００１８】
ローデコーダ１６は、ローアドレスＲＡｊをデコーディングしてｍ本のワードラインＷＬ１、ＷＬ２、．．．、ＷＬｍを選択するための信号を発生して、ローリダンダントイネーブル信号ＰＲＥｘ、ＰＲＲＥに応答してディスエーブルされる。コラムデコーダ１８は、コラムアドレスＣＡｉをデコーディングしてｎ本の列選択信号Ｙ１、Ｙ２、．．．、Ｙｎを発生して、コラムリダンダントイネーブル信号ＰＣＥｙ、ＰＲＣＥに応答してディスエーブルされる。
【００１９】
リダンダントローデコーダ２０は、ローリダンダントイネーブル信号ＰＲＥｘ、ＰＲＲＥをデコーディングして、ａ本のリダンダントワードラインＲＷＬａを選択するための信号を発生する。リダンダントコラムデコーダ２２は、コラムリダンダントイネーブル信号ＰＣＥｙ、ＰＲＣＥをデコーディングしてｂ本のリダンダント列選択信号ＲＹｂを発生する。ローリダンダントヒューズプログラム回路２４は、ウェーハ状態で不良アドレスがプログラムされて正常作動時に印加されるローアドレスＲＡｊが、プログラムされた不良アドレスであれば、ローリダンダントイネーブル信号ＲＲＥｘを発生する。
【００２０】
コラムリダンダントヒューズプログラム回路２６は、ウェーハ状態で不良アドレスがプログラムされて正常作動時に印加されるコラムアドレスＣＡｉが、プログラムされた不良アドレスであれば、コラムリダンダントイネーブル信号ＲＣＥｙを発生する。
アドレスバッファ２８は、アドレスＡｋをバッファして出力する。
マルチプレクサ３０は、反転ローアドレスストローブ信号ＲＡＳＢがアクティブされると、アドレスバッファ２８から出力されるアドレスをローアドレスＲＡｊで出力して、反転コラムアドレスストローブ信号ＣＡＳＢがアクティブされると、アドレスバッファ２８から出力されるアドレスを、コラムアドレスＣＡｉで出力する。
【００２１】
ローリダンダントヒューズプログラム回路３２は、パッケージ状態で制御信号ＭＲＳ０に応答して、イネーブルされて不良ローアドレスＡｋを入力することによって、不良ローアドレスをプログラムして、正常作動時に入力されるローアドレスＡｋが不良ローアドレスであれば、ローリダンダントイネーブル信号ＰＲＲＥを発生する。
【００２２】
コラムリダンダントヒューズプログラム回路３４は、パッケージ状態で制御信号ＭＲＳ１に応答して、イネーブルされて不良コラムアドレスＡｋを入力することによって、不良コラムアドレスをプログラムして、正常作動時に入力されるコラムアドレスＡｋが不良コラムアドレスであれば、コラムリダンダントイネーブル信号ＰＲＣＥを発生する。
【００２３】
モード設定レジスタ３６は“ロー”レベルの反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転ライトイネーブル信号ＷＥＢが印加されると、アドレスＡｋ印加ピン（図示せず）を通して入力される信号に応答して、モード制御信号ＰＴＭＲＳ、ＰＭＲＳ、及び制御信号ＭＲＳ０、ＭＲＳ１を設定して出力する。
【００２４】
図２は、図１に示したローリダンダントヒューズプログラム回路３２、コラムリダンダントヒューズプログラム回路３４の詳細ブロック図であって、ローリダンダントヒューズプログラム回路３２はヒューズ回路４０−１、４０−２、．．．、４０−ｋ、比較回路４４−１、４４−２、．．．、４４−ｋ、論理積回路４８、及びマスターヒューズ回路５２で構成されて、コラムリダンダントヒューズプログラム回路３４はヒューズ回路４２−１、４２−２、．．．、４２−ｋ、比較回路４６−１、４６−２、．．．、４６−ｋ、論理積回路５０、及びマスターヒューズ回路５４で構成される。
【００２５】
図２に示した回路の機能を説明すると、次のようである。
ヒューズ回路４０−１、４０−２、．．．、４０−ｋは、パッケージ状態で制御信号ＭＲＳ０に応答して、アドレスＡ０、Ａ１、．．．、Ａｋで印加される不良ローアドレスによってプログラムされて、不良ローアドレスＰＲ０、ＰＲ１、．．．、ＰＲｋが出力される。ヒューズ回路４２−１、４２−２、．．．、４２−ｋは、パッケージ状態で制御信号ＭＲＳ１に応答して、アドレスＡ０、Ａ１、．．．、Ａｋで印加される不良コラムアドレスによってプログラムされて、不良コラムアドレスＰＣ０、ＰＣ１、．．．、ＰＣｋを出力する。
【００２６】
比較回路４４−１、４４−２、．．．、４４−ｋは、アドレスＡ０、Ａ１、．．．、Ａｋとヒューズ回路４０−１、４０−２、．．．、４０−ｋの出力信号ＰＲ０、ＰＲ１、．．．、ＰＲｋとを各々比較して、同一であれば比較一致信号を発生する。比較回路４６−１、４６−２、．．．、４６−ｋは、アドレスＡ０、Ａ１、．．．、Ａｋとヒューズ回路４２−１、４２−２、．．．、４２−ｋの出力信号ＰＣ０、ＰＣ１、．．．、ＰＣｋを各々比較して、同一であれば比較一致信号を発生する。
【００２７】
マスターヒューズ回路５２は、制御信号ＭＲＳ０に応答してローリダンダント制御信号ＲＲＥを発生する。マスターヒューズ回路５４は、制御信号ＭＲＳ１に応答して、コラムリダンダント制御信号ＲＣＥを発生する。論理積回路４８は、比較回路４４−１、４４−２、．．．、４４−ｋから出力される比較一致信号と制御信号ＭＲＳ０を論理積して、ローリダンダントイネーブル信号ＰＲＲＥを発生する。論理積回路５０は、比較回路４６−１、４６−２、．．．、４６−ｋから比較一致信号と制御信号ＭＲＳ１を論理積して、コラムリダンダントイネーブル信号ＰＲＣＥを発生する。
【００２８】
図３は、図２に示したヒューズ回路の実施例の回路図であって、ヒューズＦ１、ＮＭＯＳトランジスタＮ１、Ｎ２、インバータＩ１、Ｉ２で構成されたラッチＬＡ１、及びインバータＩ３、Ｉ４で構成されている。
図３に示した回路の作動を説明すると次のようである。
【００２９】
不良アドレスをプログラムする場合に“ハイ”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されると、ＮＭＯＳトランジスタＮ２がオンされる。
そして、アドレスＡ０（Ａ１−Ａｋ）で“ハイ”レベルの信号が印加されると、ＮＭＯＳトランジスタＮ１がオンされる。そうすると、ノードＡが“ロー”レベルになって、ヒューズＦ１を通して電流が流れるようになる。この時、一定電流以上が流れるようになれば、ヒューズＦ１がカッティングされる。
【００３０】
ラッチＬＡ１は“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。直列連結されたインバータＩ３・Ｉ４で構成された回路は“ハイ”レベルの信号をバッファして、“ハイ”レベルの信号ＰＲ０（ＰＲ１−ＰＲｋ、ＰＣ０−ＰＣｋ）を発生する。
反面、アドレスＡ０（Ａ１−Ａｋ）で“ロー”レベルの信号が印加されると、ヒューズＦ１がカッティングされないようになる。そうすると、ノードＡが“ハイ”レベルになる。ラッチＬＡ１は“ハイ”レベルの信号を反転してラッチして“ロー”レベルの信号を発生する。直列連結されたインバータＩ３・１４で構成された回路は“ロー”レベルの信号をバッファして“ロー”レベルの信号ＰＲ０（ＰＲ１−ＰＲｋ、ＰＣ０−ＰＣｋ）を発生する。
【００３１】
すなわち、ヒューズ回路は、“ハイ”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されて“ハイ”レベルのアドレスＡ０（Ａ１−Ａｋ）が印加されると“ハイ”レベルの信号ＰＲ０（ＰＲ１−ＰＲｋ、ＰＣ０−ＰＣｋ）を発生して、“ロー”レベルのアドレスＡ０（Ａ１−Ａｋ）が印加されると“ロー”レベルの信号ＰＲ０（ＰＲ１−ＰＲｋ、ＰＣ０−ＰＣｋ）を発生する。
【００３２】
図４は、図２に示したマスターヒューズ回路の実施例の回路図であって、ヒューズＦ２、ＮＭＯＳトランジスタＮ３、インバータ１５・Ｉ６で構成されたラッチＬＡ２、及びインバータＩ７、Ｉ８で構成されている。
図４に示した回路の作動を説明すると、次のようである。
【００３３】
不良アドレスをプログラムする場合に“ハイ”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されると、ＮＭＯＳトランジスタＮ３がオンされる。
そうすると、ノードＢが“ロー”レベルになって、ヒューズＦ２を通して電流が流れるようになる。この時、一定電流以上が流れるようになればヒューズＦ２がカッティングされる。ラッチＬＡ２は“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。直列連結されたインバータＩ７、Ｉ８で構成された回路は“ハイ”レベルの信号をバッファして“ハイ”レベルのリダンダント制御信号ＲＲＥ（ＲＣＥ）を発生する。
【００３４】
反面、“ロー”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されると、ＮＭＯＳトランジスタＮ３がオフされて、“ロー”レベルのリダンダント制御信号ＲＲＥ（ＲＣＥ）を発生する。
すなわち、マスターヒューズ回路は、“ハイ”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されると“ハイ”レベルのリダンダント制御信号ＲＲＥ（ＲＣＥ）を発生して、“ロー”レベルの制御信号ＭＲＳ０（ＭＲＳ１）が印加されると“ロー”レベルのリダンダント制御信号ＲＲＥ（ＲＣＥ）を発生する。
【００３５】
これから、図２及び図３を利用して、図１に示したブロック図のパッケージ状態でのリダンダント作動を説明すると、次のようである。
一例として、パッケージ状態でテストを遂行することによって、正常メモリセルアレー１０内のワードラインＷＬ１に連結されたメモリセル中に不良メモリセルが存在して、該ワードラインＷＬ１に連結されたメモリセルを、ローリダンダントメモリセルアレー１４のリダンダントワードラインＲＷＬａに代える場合を仮定して説明すると、次のようである。
【００３６】
この場合に、不良ローアドレスは“００．．．０”にプログラムしなければならない。
このために、モード設定レジスタ３６に“ロー”レベルの命令信号ＣＳＢ、ＣＡＳＢ、ＲＡＳＢ、ＷＥＢを印加して、アドレスＡｋ印加ピンにモード設定信号を入力することによって、テストモード信号ＰＴＭＲＳを“ハイ”レベル、制御信号ＭＲＳ０を“ハイ”レベルに、制御信号ＭＲＳ１を“ロー”レベルに各々設定する。
【００３７】
そうすると、ローリダンダントヒューズプログラム回路３２が、プログラムが可能な状態になって、コラムリダンダントヒューズプログラム回路３４は、プログラムが不可能な状態になる。
この状態で、“ロー”レベルの反転ローアドレスストローブ信号ＲＡＳＢとアドレスＡｋで、不良ローアドレス００．．．０が入力されると、不良ローアドレス００．．．０がプログラムされる。
【００３８】
他の例として、パッケージ状態でテストを遂行することによって、正常メモリセルアレー１０内のビットライン対ＢＬ２、ＢＬ２Ｂに連結されたメモリセル中に不良メモリセルが存在して、該ビットライン対ＢＬ２、ＢＬ２Ｂに連結されたメモリセルを、コラムリダンダントメモリセルアレー１２のリダンダントビットライン対ＢＬ２、ＢＬ２Ｂに代える場合を仮定して説明すると、次のようである。
【００３９】
この場合に、不良コラムアドレスは“００．．．１”にプログラムしなければならない。
このために、モード設定レジスタ３６に“ロー”レベルの命令信号ＣＳＢ、ＣＡＳＢ、ＲＡＳＢ、ＷＥＢを印加して、アドレスＡｋでモード設定信号を入力することによって、テストモード信号ＰＴＭＲＳを“ハイ”レベルに、制御信号ＭＲＳ０を“ロー”レベルに、制御信号ＭＲＳ１を“ハイ”レベルに各々設定する。
【００４０】
そうすると、ローリダンダントヒューズプログラム回路３４はプログラムが可能な状態になって、コラムリダンダントヒューズプログラム回路３２はプログラムが不可能な状態になる。
この状態で、“ロー”レベルの反転コラムアドレスストローブ信号ＣＡＳＢとアドレスＡｋで、不良コラムアドレス００．．．１を入力すれば、不良コラムアドレス００．．．１がプログラムされる。
【００４１】
上述したようにパッケージ状態でローリダンダントヒューズプログラム回路３２、及びコラムリダンダントヒューズプログラム回路３４によって不良ロー及びコラムアドレスがプログラムされる。
これから、正常作動時の作動を説明すると、次のようである。
正常作動時にモード設定レジスタ３６に“ロー”レベルの命令信号ＣＳＢ、ＣＡＳＢ、ＲＡＳＢ、ＷＥＢを印加して、アドレスＡｋでモード設定信号を入力することによって、正常モード信号ＰＭＲＳを“ハイ”レベルに設定して、制御信号ＭＲＳ０、ＭＲＳ１を“ロー”レベルに設定する。
【００４２】
そして、“ロー”レベルの反転ローアドレスストローブ信号ＲＡＳＢに応答して、ローアドレスＡｋで“００．．．０”が入力されると、ローリダンダントヒューズプログラム回路３２は、ローリダンダントイネーブル信号ＰＲＲＥを発生する。そうすると、ローデコーダ１６の作動がディスエーブルされて、リダンダントローデコーダ２０が、リダンダントイネーブル信号ＰＲＥｘ、ＰＲＲＥをデコーディングして、リダンダントワードラインＲＷＬａを選択するための信号を発生する。そうすると、ローリダンダントメモリセルアレー１４の選択されたワードラインに連結されたリダンダントメモリセルが選択される。
【００４３】
そして、“ロー”レベルの反転コラムアドレスストローブ信号ＣＡＳＢに応答して、アドレスＡｋで“００．．．０”が入力されると、コラムリダンダントヒューズプログラム回路３４が、コラムリダンダントイネーブル信号ＰＲＣＥを発生しない。この時、入力されるコラムアドレス“００．．．０”は、アドレスバッファ２８とマルチプレクサ３０を通して、コラムデコーダ１８に入力される。コラムデコーダ１８は、コラムアドレス“００．．．０”をバッファした信号ＣＡｉをデコーディングして、列選択信号Ｙ１を選択する。これにより、ローリダンダントメモリセルアレー１４の選択されたリダンダントワードラインとビットライン対ＢＬ１、ＢＬ１Ｂ間に連結されたメモリセルが、アクセスされる。
【００４４】
上述したような従来の半導体メモリ装置は、パッケージ状態でローリダンダントヒューズプログラム回路３２、及びコラムリダンダントヒューズプログラム回路３４で不良アドレスをプログラムした後に、半導体メモリ装置の作動を再びテストするようになる。ところで、不良アドレスをプログラムしたにもかかわらず、テスト時に半導体メモリ装置が不良に判断される場合がある。
この場合に、テスト遂行者は、不良アドレスが好都合にプログラムされたのかを外部から確認できなかった。
また、パッケージ状態でリダンダントヒューズプログラム回路３２、３４の使用有無を、外部から確認できなかった。
【００４５】
図５は、本発明の半導体メモリ装置の一実施例の構成を示すブロック図であって、図１に示したブロック図に、ロー及びコラムリダンダントイネーブル信号出力回路６０−１、６０−２、ロー及びコラムリダンダント制御信号出力回路６２−１、６２−２、及びデータ出力バッファ６４−１、６４−２が追加されて、モード設定レジスタ３６の代りに、モード設定レジスタ３６'に代えて構成されている。
【００４６】
図５の構成で、データ出力バッファ６４は、本発明に新しく追加される構成ではなくて、一般的な半導体メモリ装置のデータ入出力端子に備わるブロックである。
図５に示したブロック各々の機能を説明すると、次のようである。
図５に示したブロック中、図１に示したブロックと同一なブロックに対する説明は、図１の説明を参考とすればよい。
【００４７】
モード設定レジスタ３６'は、パッケージ状態で不良アドレスをプログラムするために、“ロー”レベルの命令信号ＣＳＢ、ＣＡＳＢ、ＲＡＳＢ、ＷＥＢが印加されると、アドレスＡｋ印加ピン（図示せず）に入力されるモード設定信号に応答して、“ハイ”レベルのテストモード信号ＰＴＭＲＳ及び制御信号ＭＲＳ０、ＭＲＳ１を発生する。また、不良アドレスが好都合にプログラムされたのかを確認するために、“ロー”レベルの命令信号ＣＳＢ、ＣＡＳＢ、ＲＡＳＢ、ＷＥＢが印加されると、アドレスＡｋ印加ピン（図示せず）に入力されるモード設定信号に応答して、“ハイ”レベルのテストモード信号ＰＴＭＲＳ及び制御信号ＭＲＳ２、ＭＲＳ３を発生する。
【００４８】
ローリダンダントイネーブル信号出力回路６０−１は、“ハイ”レベルの制御信号ＭＲＳ２に応答して、ローリダンダントイネーブル信号ＰＲＲＥを信号ＰＥＦＤ１で出力する。コラムリダンダントイネーブル信号出力回路６０−２は、“ハイ”レベルの制御信号ＭＲＳ３に応答して、コラムリダンダントイネーブル信号ＰＲＣＥを信号ＰＥＦＤ２で出力する。
ローリダンダント制御信号出力回路６２−１は、“ハイ”レベルの制御信号ＭＲＳ２に応答して、ローリダンダント制御信号ＲＲＥを信号ＰＥＦ１で出力する。コラムリダンダント制御信号出力回路６２−２は、“ハイ”レベルの制御信号ＭＲＳ３に応答して、コラムリダンダント制御信号ＲＣＥを信号ＰＥＦ２で出力する。
【００４９】
データ出力バッファ６４−１は、正常作動時にはクロック信号ＣＬＫＤＱに応答して、データ出力信号ＤＯ０をバッファして出力して、パッケージ状態では信号ＰＥＦＤ１、ＰＥＦＤ２をバッファして出力する。データ出力バッファ６４−２は、正常作動時にはクロック信号ＣＬＫＤＱに応答して、データ出力信号ＤＯ１をバッファして出力して、パッケージ状態では信号ＰＥＦ１、ＰＥＦ２をバッファして出力する。
【００５０】
すなわち、図５に示した実施例の半導体メモリ装置は、パッケージ状態でリダンダントヒューズプログラム回路３２、３４から出力されるリダンダント出力イネーブル信号を外部に出力することによって、不良アドレスが好都合にプログラムされたのかを、外部から確認することができる。また、リダンダント制御信号を外部に出力することによって、リダンダントヒューズプログラム回路３２、３４の使用有無を、外部から確認することができる。
【００５１】
上述した実施例では、モード設定レジスタ３６'から制御信号ＭＲＳ２、ＭＲＳ３を直接的に発生することを例として説明したが、一般にモード設定レジスタ３６'は、テストモードであるのか正常モードであるのかを区分するための信号ＰＴＭＲＳ、ＰＭＲＳを発生する。したがって、この信号ＰＴＭＲＳ、ＰＭＲＳを利用して、制御信号ＭＲＳ２、ＭＲＳ３を発生するように構成することもできる。
【００５２】
図６は、図５に示した制御信号ＭＲＳ２、ＭＲＳ３を発生する回路の実施例の回路図であって、ＣＭＯＳ伝送ゲートＣ１、インバータＩ９、Ｉ１２、ＮＭＯＳトランジスタＮ４、及びインバータＩ１０、Ｉ１１で構成されたラッチＬＡ３で構成されている。
【００５３】
図６に示した回路の作動を説明すると次のようである。
ＣＭＯＳ伝送ゲートＣ１は、“ハイ”レベルのテストモード信号ＰＴＭＲＳが印加されると、アドレスＡ０を伝送する。ラッチＬＡ３は、アドレスＡ０を反転してラッチする。インバータＩ１２は、ラッチＬＡ３の出力信号を反転して制御信号ＭＲＳ２（ＭＲＳ３）で出力する。
すなわち、“ハイ”レベルのテストモード信号ＰＴＭＲＳが印加されて“ハイ”レベルのアドレスＡ０が印加されると“ハイ”レベルの制御信号ＭＲＳ２（ＭＲＳ３）を発生して、“ロー”レベルであれば“ロー”レベルの制御信号ＭＲＳ２（ＭＲＳ３）を発生する。
【００５４】
そして、正常作動時に“ハイ”レベルの正常モード信号ＰＭＲＳが発生されると、ＮＭＯＳトランジスタＮ４がオンされて、ノードＣを“ロー”レベルにする。ラッチＬＡ３は“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。インバータＩ１２は“ハイ”レベルの信号を反転して“ロー”レベルの制御信号ＭＲＳ２（ＭＲＳ３）を発生する。
【００５５】
図７は、図５に示したデータ出力バッファの実施例の回路図であって、インバータＩ１３、Ｉ１４、Ｉ１７、Ｉ１８、Ｉ２１、ＮＯＲゲートＮＯＲ、ＮＡＮＤゲートＮＡ１、ＮＡ２、ＣＭＯＳ伝送ゲートＣ２、Ｃ３、インバータＩ１５、Ｉ１６で構成されたラッチＬＡ４、インバータＩ１９、Ｉ２０で構成されたラッチＬＡ５、及びＮＭＯＳトランジスタＮ５、Ｎ６で、構成されている。
図７に示した回路の作動を説明すると次のようである。
【００５６】
パッケージ状態でテスト時に“ハイ”レベルの信号ＰＥＦＤ１、ＰＥＦＤ２とＰＥＦ１、ＰＥＦ２が印加されると、ＮＡＮＤゲートＮＡ１、ＮＡ２は“ロー”レベルの信号を発生して、ＮＯＲゲートＮＯＲは“ロー”レベルの信号を発生する。ＣＭＯＳ伝送ゲートＣ２、Ｃ３は、“ロー”レベルの信号に応答してオンされて、ＮＡＮＤゲートＮＡ１、ＮＡ２から出力される“ハイ”レベルの信号を伝送する。ラッチＬＡ４、ＬＡ５は“ハイ”レベルの信号を反転してラッチして“ロー”レベルの信号を発生する。直列連結されたインバータＩ１７、Ｉ１８で構成された回路は“ロー”レベルの信号をバッファして“ロー”レベルの信号を発生する。インバータＩ２１は“ロー”レベルの信号を反転してバッファして“ハイ”レベルの信号を発生する。ＮＭＯＳトランジスタＮ５はオフされて、ＮＭＯＳトランジスタＮ６はオンされて、“ロー”レベルのデータＤＱ０（ＤＱ１）を発生する。
【００５７】
すなわち、“ロー”レベルのデータＤＱ０（ＤＱ１）が発生されると、ローまたはコラムリダンダントヒューズプログラム回路３２、３４に、不良アドレスが好都合にプログラムされたことを示すことであって、“ハイ”レベルのデータＤＱ０（ＤＱ１）が発生されると、ローまたはコラムリダンダントヒューズプログラム回路３２、３４に、不良アドレスが好都合にプログラムされなかったことを示すことである。
正常作動時には信号ＰＥＦＤ１、ＰＥＦＤ２とＰＥＦ１、ＰＥＦ２が発生されないので、クロック信号ＣＬＫＤＱに応答して、データＤＯ０（ＤＯ１）がバッファされて、データＤＱ０（ＤＱ１）として出力される。
【００５８】
図５に示した半導体メモリ装置のロー及びコラムリダンダントイネーブル信号出力回路６０−１、６０−２、及びロー及びコラムリダンダント制御信号出力回路６２−１、６２−２の構成は図示しなかったが、入力される２個の信号を論理積するための論理積回路で構成したり、“ハイ”レベルの制御信号ＭＲＳ２、ＭＲＳ３に応答して、信号ＰＲＲＥ、ＰＲＣＥ、ＲＲＥ、ＲＣＥを伝送するためのＣＭＯＳ伝送ゲートで構成することができる。
【００５９】
図８は、本発明の半導体メモリ装置の他の実施例の構成を示すブロック図であって、図１に示したブロック図に、不良ロー及びコラムアドレス出力回路７０−１、７０−２、ロー及びコラムリダンダント制御信号出力回路７２−１、７２−２、及びデータ出力バッファ７４、７６が追加されて、モード設定レジスタ３６の代りにモード設定レジスタ３６'に代えて構成されている。
図８の構成で、データ出力バッファ６４は本発明に新しく追加される構成でなくて、一般的な半導体メモリ装置のデータ入出力端子に備わるブロックである。
【００６０】
図８に示したブロック各々の機能を説明すると、次のようである。
図８に示したブロック中、図５に示したブロックと同一なブロックに対する説明は、図４の説明を参考とすればよい。
不良ローアドレス出力回路７０−１は、制御信号ＭＲＳ２に応答してローリダンダントヒューズプログラム回路３２から発生される不良ローアドレス信号ＰＲｋを、信号ＰＰＲｋで出力する。不良コラムアドレス出力回路７０−２は、制御信号ＭＲＳ３に応答してコラムリダンダントヒューズプログラム回路３４から発生される不良コラムアドレス信号ＰＣｋを、信号ＰＰＣｋで出力する。
【００６１】
データ出力バッファ７４は、正常作動時にはクロック信号ＣＬＫＤＱに応答して、データＤＯ０−ＤＯｋをバッファしてデータＤＱ０−ＤＱｋで出力して、パッケージ状態のテスト作動時には、信号ＰＰＲｋ、ＰＰＣｋを各々バッファして出力する。
ロー及びコラムリダンダント制御信号出力回路７２−１、７２−２及びデータ出力バッファ７６の作動は、図５に示したロー及びコラムリダンダント制御信号出力回路６２−１、６２−２、及びデータ出力バッファ６４−２の作動と同一である。
【００６２】
すなわち、図８に示した実施例の半導体メモリ装置は、パッケージ状態のテスト時にプログラムされた不良アドレスを、データ出力バッファ７４を通して出力することによって、テスト遂行者が、不良アドレスが好都合にプログラムされたのかを外部から確認することができる。
そして、図５に示した半導体メモリ装置と同様に、ロー及びコラムリダンダントヒューズプログラム回路３２、３４の使用有無を外部から確認することができる。
また、図８に示した半導体メモリ装置は、図１に示したモード設定レジスタ３６から出力されるモード信号ＰＴＭＲＳ、ＰＭＲＳを利用して、制御信号ＭＲＳ２、ＭＲＳ３を発生するように構成することもできる。
【００６３】
図９は、図８に示した半導体メモリ装置のロー及びコラムリダンダントヒューズプログラム回路内のヒューズ、不良ロー及びコラムアドレス出力回路、及びデータ出力バッファの実施例の構成を示すことであって、図８で、ヒューズ回路４０−１、４０−２、．．．、４０−ｋは、図２に示したローリダンダントヒューズプログラム回路３２内のヒューズ回路を、ヒューズ回路４２−１、４２−２、．．．、４２−ｋは、図２に示したコラムリダンダントヒューズプログラム回路３４内のヒューズ回路を、各々示す。それで、ヒューズ回路は、図２に示したヒューズ回路４０−１、４０−２、．．．、４０−ｋ、４２−１、４２−２、．．．、４２−ｋと同一符号で表示した。
【００６４】
不良ローアドレス出力回路７０−１は、ＣＭＯＳ伝送ゲートＣ４−１、Ｃ４−２、．．．、C4-kで構成されて、不良コラムアドレス出力回路７０−２は、ＣＭＯＳ伝送ゲートＣ５−１、Ｃ５−２、．．．、Ｃ５−ｋで構成されている。
図９に示したブロック図の作動を説明すると、次のようである。
【００６５】
ＣＭＯＳ伝送ゲートＣ４−１、Ｃ４−２、．．．、Ｃ４−ｋは、制御信号ＭＲＳ２に応答して、ヒューズ回路４０−１、４０−２、．．．、４０−ｋの出力信号ＰＲ０、ＰＲ１、．．．、ＰＲｋを発生する。すなわち、出力信号ＰＲ０、ＰＲ１、．．．、ＰＲｋは、不良ローアドレスである。ＣＭＯＳ伝送ゲートＣ５−１、Ｃ５−２、．．．、Ｃ５−ｋは、制御信号ＭＲＳ３に応答してヒューズ回路４２−１、４２−２、．．．、４２−ｋの出力信号ＰＣ０、ＰＣ１、．．．、ＰＣｋを発生する。すなわち、出力信号ＰＣ０、ＰＣ１、．．．、ＰＣｋは、不良コラムアドレスである。データ出力バッファ７４−１、７４−２、．．．、７４−ｋは、テスト作動時に出力信号ＰＲ０、ＰＲ１、．．．、ＰＲｋまたは出力信号ＰＣ０、ＰＣ１、．．．、ＰＣｋをバッファして出力して、正常作動時にはクロック信号ＣＬＫＤＱに応答して、データＤＯ０−ＤＯｋをバッファしてデータ出力信号ＤＱ０、ＤＱ１、．．．、ＤＱｋで出力する。すなわち、プログラムされた不良ロー及びコラムアドレスが、データ出力バッファ７４−１、７４−２、．．．、７４−ｋを通して出力される。
【００６６】
本発明の他の実施例の半導体メモリ装置は、テスト時にロー及びコラムリダンダントヒューズプログラム回路にプログラムされた不良アドレスを、データ出力バッファを通して出力することによって、テスト遂行者が不良アドレスが正確にプログラムされたのかを、外部から確認することができる。また、リダンダント制御信号を外部に出力することによって、リダンダントヒューズプログラム回路３２、３４の使用有無を外部から確認することができる。
したがって、もしも不良アドレスが誤ってプログラムされることによって、メモリセルが不良であることに判断された場合には、追加的な他のヒューズ回路を用いて不良アドレスを再びプログラムすることによって、不良である半導体メモリ装置を救済できるようになる。
【００６７】
上述した実施例では追加的な他のヒューズ回路を図示しなかったが、制御信号ＭＲＳ０、ＭＲＳ１外に、追加的な制御信号をモード設定レジスタ３６によって発生して、追加的な制御信号に応答してプログラムされるヒューズ回路を、ロー及びコラムリダンダントヒューズプログラム回路３２、３４内に追加的に連結して構成すればよい。
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で、本発明を多様に修正及び変更させることができることを理解することができる。
【００６８】
【発明の効果】
本発明の半導体メモリ装置及びこの装置のプログラムされた不良アドレス確認方法は、パッケージ状態で不良アドレスが正確にプログラムされたのかを確認及びリダンダントヒューズプログラム回路の使用有無の確認を、外部から容易にすることができる。
また、本発明の半導体メモリ装置は、不良の原因がリダンダントヒューズプログラム回路にある場合に、追加的なリダンダントヒューズプログラム回路を再びプログラムして救済できるので、装置の収率が向上される。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の実施例の構成を示すブロック図である。
【図２】図１に示したロー及びコラムリダンダントヒューズプログラム回路の実施例の詳細ブロック図である。
【図３】図２に示したヒューズ回路の実施例の回路図である。
【図４】図２に示したマスターヒューズ回路の実施例の回路図である。
【図５】本発明の半導体メモリ装置の一実施例の構成を示すブロック図である。
【図６】図５に示した制御信号を発生する回路の実施例の回路図である。
【図７】図５に示したデータ出力バッファの実施例の回路図である。
【図８】本発明の半導体メモリ装置の他の実施例の構成を示すブロック図である。
【図９】図８に示した半導体メモリ装置のロー及びコラムリダンダントヒューズプログラム回路内のヒューズ、不良ロー及びコラムアドレス出力回路、及びデータ出力バッファの実施例の構成を示す図である。
【符号の説明】
１０    メモリセルアレー
１２    コラムリダンダントメモリセルアレー
１４    ローリダンダントメモリセルアレー
１６    ローデコーダ
１８    コラムデコーダ
２０    リダンダントローデコーダ
２４    ローリダンダントヒューズプログラム回路
２６    コラムリダンダントヒューズプログラム回路
２８    アドレスバッファ
３０    マルチプレクサ
３２    ローリダンダントヒューズプログラム回路
３４    コラムリダンダントヒューズプログラム回路
３６'    モード設定レジスタ
６０−１    ローリダンダントイネーブル信号出力回路
６０−２    コラムリダンダントイネーブル信号出力回路
６２−１    ローリダンダント制御信号出力回路
６２−２    コラムリダンダント制御信号出力回路
６４−１、６４−２    データ出力バッファ
Ｃ１、Ｃ２、Ｃ３、    ＣＭＯＳ伝送ゲート
Ｉ９〜Ｉ２１    インバータ
Ｎ４、Ｎ５、Ｎ６    ＮＭＯＳトランジスタ
ＬＡ３、ＬＡ４、ＬＡ５    ラッチ
ＮＡ１、ＮＡ２    ＮＡＮＤゲート
７０−１    不良ローアドレス出力回路
７０−２    不良コラムアドレス出力回路
７２−１    ローリダンダント制御信号出力回路
７２−２    コラムリダンダント制御信号出力回路
７４、７６    データ出力バッファ
４０−１、４０−２、．．．、４０−ｋ    ヒューズ回路
４２−１、４２−２、．．．、４２−ｋ    ヒューズ回路
Ｃ４−１、Ｃ４−２、．．．、Ｃ４−ｋ    ＣＭＯＳ伝送ゲート
Ｃ５−１、Ｃ５−２、．．．、Ｃ５−ｋ    ＣＭＯＳ伝送ゲート
【図１】
0003819764.tif 000002
【図２】
0003819764.tif 000003
【図３】
0003819764.tif 000004
【図４】
0003819764.tif 000005
【図５】
0003819764.tif 000006
【図６】
0003819764.tif 000007
【図７】
0003819764.tif 000008
【図８】
0003819764.tif 000009
【図９】
0003819764.tif 000010