(57)【特許請求の範囲】
【請求項１】
シリコン基板上にエピタキシャル層を形成する方法であって、前記シリコン基板が、その主表面に、該主表面の大部分においてＰ＋フィールド層領域を有し、前記エピタキシャル層形成方法が、
（ａ）前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
（ｂ）８５０℃の温度で、前記基板に対して低温ベーク・サイクルを実行し、
（ｃ）前記キャリアガスにＮ＋ドーパント・ガスを供給しつつ、前記基板を更に加熱し、
（ｄ）Ｎ＋ドーパント・ガスの存在下で、１０５０℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
（ｅ）前記基板上に、第１イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｆ）１０８０℃の温度で第１高温ガス・パージ・サイクルを実行し、
（ｇ）前記第１イントリンシック・エピタキシャル・キャップ層の上に、第２イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｈ）１０８０℃の温度で第２高温ガス・パージ・サイクルを実行し、
（ｉ）前記第２イントリンシック・エピタキシャル・キャップ層の上に、前記第１イントリンシック・エピタキシャル・キャップ層と前記第２イントリンシック・エピタキシャル・キャップ層とのいずれよりも厚いＮ−エピタキシャル層を堆積させる、
ことを特徴とする方法。
【請求項２】
前記ステップ（ｃ）は、前記基板の温度を、１０５０℃まで上昇させることを含むこと、を特徴とする請求項１記載の方法。
【請求項３】
前記ステップ（ｅ）は、前記第１イントリンシック・エピタキシャル・キャップ層を０．３μｍの厚さに堆積させることを含むこと、を特徴とする請求項１記載の方法。
【請求項４】
前記ステップ（ｇ）は、前記第２イントリンシック・エピタキシャル・キャップ層を０．３μｍの厚さに堆積させることを含むこと、を特徴とする請求項３記載の方法。
【請求項５】
前記ステップ（ｉ）は、前記Ｎ−エピタキシャル層を０．９ミクロンの厚さに堆積させることを含むこと、を特徴とする請求項４記載の方法。
【請求項６】
前記Ｎ−エピタキシャル層にＮ形イオン打込みを実行してその導電率を高め、そのイオン打込みドーパントの濃度は、前記Ｎ−エピタキシャル層の中の打込み深さを超えた深さでのＮ形ドーパント濃度におけるくぼみの減少を生じさせ、前記方法が更に、前記ステップ（ｃ）及び（ｄ）において、前記Ｎ＋ドーパント・ガスを供給することによって、前記第１イントリンシック・エピタキシャル・キャップ層及び前記第２イントリンシック・エピタキシャル・キャップ層及び前記Ｎ−エピタキシャル層の中に段階的濃度上昇を発生させるＮ形ドーパント・イオンを供給し、それによって前記くぼみを少なくとも部分的に補償するようにすること、を特徴とする請求項１記載の方法。
【請求項７】
Ｐ形シリコン基板上にエピタキシャル層を形成する方法であって、前記Ｐ形シリコン基板が、その主表面に複数のＰ＋埋込層領域と複数のＮ＋埋込層領域とを有し、また前記主表面のほとんどにおいてＰ＋フィールド層領域を有し、前記エピタキシャル層形成方法が、
（ａ）前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
（ｂ）８５０℃の第１温度で、前記基板に対して低温ベーク・サイクルを実行し、
（ｃ）前記キャリアガスにＮ＋ドーパント・ガスを供給しつつ、前記基板を、前記第１温度より高い１０５０℃の第２温度へ加熱し、
（ｄ）Ｎ＋ドーパント・ガスの存在下で、前記第２温度で、前記基板に対して高温ベーク・サイクルを実行し、
（ｅ）前記基板上に、第１イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｆ）前記第２温度と略々等しい１０８０℃の温度で、第１高温ガス・パージ・サイクルを実行し、
（ｇ）前記第１イントリンシック・エピタキシャル・キャップ層の上に、第２イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｈ）前記第１イントリンシック・エピタキシャル・キャップ層と前記第２イントリンシック・エピタキシャル・キャップ層とのいずれよりも厚いＮ−エピタキシャル層を堆積させる、
ことを特徴とする方法。
【請求項８】
前記ステップ（ｇ）と前記ステップ（ｈ）との間で、前記第２温度と略々等しい１０８０℃の温度で、第２高温ベーク・サイクルを実行することを含むこと、を特徴とする請求項７記載の方法。
【請求項９】
基板上にエピタキシャル層を形成する方法であって、前記基板が、その主表面に、該主表面の大部分においてＰ＋フィールド層領域を有し、前記エピタキシャル層形成方法が、
（ａ）前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
（ｂ）前記キャリアガスにＮ＋ドーパント・ガスを供給しつつ、前記基板を加熱し、
（ｃ）Ｎ＋ドーパント・ガスの存在下で、１０５０℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
（ｄ）前記基板上に、第１イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｅ）１０８０℃の温度で第１高温ガス・パージ・サイクルを実行し、
（ｆ）前記基板上に、前記第１イントリンシック・エピタキシャル・キャップ層よりも厚いＮ−エピタキシャル層を堆積させる、
ことを特徴とする方法。
【請求項１０】
前記第１イントリンシック・エピタキシャル・キャップ層の上に、第２イントリンシック・エピタキシャル・キャップ層を堆積させ、１０８０℃の温度で第２高温ガス・パージ・サイクルを実行することを含み、前記ステップ（ｆ）は、前記Ｎ−エピタキシャル層を前記第２イントリンシック・エピタキシャル・キャップ層の上に堆積させることを含むこと、を特徴とする請求項９記載の方法。
【請求項１１】
前記ステップ（ｂ）は、前記基板の温度を、１０５０℃まで上昇させることを含むこと、を特徴とする請求項９記載の方法。
【請求項１２】
前記Ｎ−エピタキシャル層にＮ形イオン打込みを実行してその導電率を高めることを含み、そのイオン打込みドーパントの濃度は、前記Ｎ−エピタキシャル層の中の打込み深さを超えた深さでのＮ形ドーパント濃度におけるくぼみの減少を生じさせ、前記方法が更に、前記ステップ（ｂ）及び（ｃ）において、前記Ｎ＋ドーパント・ガスを供給することによって、前記第１イントリンシック・エピタキシャル・キャップ層及び前記第２イントリンシック・エピタキシャル・キャップ層及び前記Ｎ−エピタキシャル層の中に段階的濃度上昇を発生させるＮ形ドーパント・イオンを供給し、それによって前記くぼみを少なくとも部分的に補償するようにすること、を特徴とする請求項９記載の方法。
【請求項１３】
基板上にエピタキシャル層を形成する方法であって、前記基板が、その主表面に、該主表面の大部分においてＰ＋フィールド層領域を有し、前記エピタキシャル層形成方法が、
（ａ）前記基板を反応室の中に装填して、該反応室の中へキャリアガスを供給し、
（ｂ）Ｎ＋ドーパント・ガスの存在下で、１０５０℃の温度で前記基板に対して高温ベーク・サイクルを実行し、
（ｃ）前記基板上に、第１イントリンシック・エピタキシャル・キャップ層を堆積させ、
（ｄ）１０８０℃の温度で第１高温ガス・パージ・サイクルを実行し、
（ｅ）前記基板上に、前記第１イントリンシック・エピタキシャル・キャップ層よりも厚いＮ−エピタキシャル層を堆積させる、
ことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【関連出願についてのクロスレファレンス】
本願は、本願に先行して米国特許庁へ出願した、本願の同時継続の出願である米国仮特許出願第60/073,883号（出願日：１９９８年２月６日、発明の名称：”ENGINEERED EPI FOR HIGH SPEED CMOS TECHNOLOGY”（高速ＣＭＯＳ技術のための特殊処理を施したエピタキシー）、発明者：Vladimir F. Drobny及びKevin Bao）に基づく権利を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は、高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスに関するものであって、このプロセスは、エピタキシャル層に形成されるＮＰＮトランジスタのコレクタにおいて、Ｎ形ドーパント濃度における「くぼみ」を回避するようなドーピング・プロファイルを提供するものである。そのようなくぼみは、ＮＰＮトランジスタにおいて、動作速度の低下その他の望ましくない特性を生じさせるものである。
【０００３】
【従来の技術】
当業者には知られているように、高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスに満足に用いることのできるエピタキシャル・シリコン層を形成するためのプロセスを提供することは、これまで困難であった。そのような高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスにおいては、非常に薄い、ライトにドープしたＮ形エピタキシャル・シリコン層をシリコン・ウェーハ上に成長させる必要があるが、そのシリコン・ウェーハは、プリフォームされたＰ+のホウ素をドープした複数の埋込層とＮ+のヒ素をドープした複数の埋込層とを含み、これらは、Ｐ-基板に形成される。従来の典型的な高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスでは、エピタキシャル層には、その場所においてヒ素をライトにドープし、しかもヒ素は、形成するＮＰＮトランジスタ、ＰＮＰトランジスタ、及びＣＭＯＳトランジスタの最適な特性を実現するために、約２×１０15個ｃｍ-3の濃度にする。このエピタキシャル堆積の後、ＰＮＰトランジスタ及びＮＰＮトランジスタのコレクタ領域に、またＣＭＯＳトランジスタの「ウェル」領域に、更にドープを施すようにし、そしてこのドープは、低エネルギ及び高エネルギのホウ素またはリンの打込みを組み合わせて行う。また、その打込みの際のエネルギとドーズ量とは、デバイスの各種の“ファミリー”に対するニーズに合わせて選択する。従来のエピタキシャル成長、並びに引き続く従来の熱処理の間においては、Ｐ+埋込層及びＮ+埋込層の双方とも、上記エピタキシャル層中へ上方拡散する。このことは、製作中のトランジスタにとってのコレクタ領域の有効な部分の厚さを減少させる。Ｐ+埋込層とＮ+埋込層はかなり異なった速度で拡散するため、ＰＮＰトランジスタは、ＮＰＮトランジスタよりも浅いコレクタ領域を有する結果となる。
【０００４】
Ｐ+埋込層の拡散は、温度に対してＮ+埋込層よりも急激に加速するため、高温で実行する全てのプロセスにおいて、そのプロセスの「Ｄｔ」をできるだけ低く保つことにより、ＰＮＰトランジスタのコレクタの厚さとＮＰＮトランジスタのコレクタの厚さとの差を最小限にすることができる（ここで「Ｄｔ」とは、エピタキシャル層の堆積が完了した後にウェーハが高温（一般的には１０００℃以上）にさらされる累積時間を指す）。ＮＰＮトランジスタ及びＰＮＰトランジスタにとって必要な深さのコレクタを形成するのに使用される上記の深い二重打込みは、エピタキシャル層の形成後において高Ｄｔの拡散が必要となるのを取り除くことができる。
【０００５】
尚、ヒ素埋込層とホウ素埋込層との大きく異なるドーパント拡散速度に関連する欠点は、「低Ｄｔの処理」に対しても依然として残っている。Ｄｔが非常に低い処理では、望ましいＰＮＰコレクタを実現させると、その結果として、望ましくないライトにドープされたＮ形小領域が発生し、その小領域で、ＮＰＮコレクタ領域がＮ+埋込層と出会うことになる。
【０００６】
更に、上記エピタキシャル層におけるＮ-ドーパントの値は、ＰＮＰトランジスタとＮＰＮトランジスタの両方の最良の特性を実現するように選択しなければならない。もしこのＮ-濃度が、ＮＰＮコレクタ領域にとって望ましくなる程高い場合、その濃度は、ＰＮＰトランジスタにとってはあまりにも高すぎるものとなってしまう。従って、そのような高い濃度ではなく、図２に参照番号１４で示した、より低いＮ-エピタキシャル・ドーパント・レベルが選択される。そして、その表面には、Ｎ形イオン打込みを施すことによって、そのＮ形ドーパント濃度を、ＮＰＮコレクタに適したレベルまで上昇させる。しかしながら、ドーズ量及びエネルギを、ＮＰＮトランジスタのコレクタ領域のボトム部において、その「平坦」なＮ形エピタキシャル・ドーパント濃度プロファイルを発生するのに必要なものとすることは、非現実的である。その結果として、打ち込んだイオンがＮＰＮコレクタ領域のボトム部に到達しないことは、図２の「くぼみ」２０を発生させる一因となる。
【０００７】
そのようなライト・ドープの問題は、ホウ素のオートドーピングによって更に悪化する。ここで、ホウ素のオートドーピングにおいては、多数のＰ形ホウ素原子が、大面積のＰ+埋込層領域から逃げ、そしてＰ-基板の表面中へ拡散し、そこから更に、成長中のライトにドープされたＮ形エピタキシャル層の中へ拡散して行き、これによって、そのドーパント濃度を減少させる即ち「補償」する。その結果、コレクタ抵抗が大きくなり、それに対応して、そのＶCE(sat)電圧が上昇し、ｆT（ユニティゲイン周波数またはカットオフ周波数）が低下し、ＮＰＮスイッチング速度が低下し、更に電力消費が増大する。
【０００８】
図１及び図２は、ＰＮＰコレクタ領域と、ＮＰＮコレクタ領域との、夫々の典型的なドーパント濃度プロファイルを示したものであり、それらドーパント濃度プロファイルは、フィールド酸化ステップ（この間に、ドーパントの拡散の大部分が発生する）の完了後の、従来のコンプリメンタリ・バイポーラ・プロセスにより得られるものである。
【０００９】
図１及び図２のドーパント濃度プロファイルは、従来のエピタキシャル堆積プロセスに関するドーパント拡散のシミュレーションから得たものである。このプロセス・シミュレーションは、実測した実験結果に整合するようにキャリブレーションを施した。この実験結果は、ウェーハ基板の表面積の大きな割合（例えば８０％）の領域に対して、約１×１０15個ｃｍ-2のドーズ量でホウ素の打込みをした後に、Ｐ+埋込層拡散を行って得たものである。（当業者には理解されることであるが、Ｐ+ウェーハ基板の表面積の大きな割合の領域が、Ｐ+「埋込層材料」をその中に有するという理由は、基板抵抗を低下させ、そしてバイポーラ・トランジスタ及びＣＭＯＳトランジスタのラッチ・アップに対する耐性を増大させる。）
【００１０】
上述の従来のエピタキシャル・プロセスは、高温Ｈ2プリベークの後に、高温ガス・パージが続き、更に、ライトにヒ素がドープされた単結晶シリコンの厚さが１．５μｍのエピタキシャル層を堆積させることを含む。また、その基板の大量のＰ+表面領域は、形成中のライトにドープされたＮ形エピタキシャル層中へ、多量のホウ素オートドーピングを生じさせる。従来の図１及び図２のドーパント濃度プロファイルにおける対応のホウ素オートドーピングの量を、シミュレートした「ＴＳＵＰＲＥＭ−４」プロファイルを用いて算出し、そして、そのシミュレートしたプロファイルを、実測して得られた実験結果に適合するようにキャリブレーションを施した。尚、「ＴＳＵＰＲＥＭ−４」シミュレーション・プログラムは、前社名が「Technology Modeling Associates」で現社名が「Avant! Corporation」である会社が販売している、市販のソフトウェア・パッケージ「Two-dimensional Process Simulation Program」である。
【００１１】
薄いエピタキシャル層（例えば厚さ２μｍ以下）の場合、トランジスタのコレクタ・ドーパント濃度プロファイルは、オートドーピングによって強く影響を受ける。上述した大きなＰ+基板表面領域は、エピタキシャル成長中における多量のホウ素オートドーピングに寄与し、それによって、ＮＰＮトランジスタの性能に関係した上述の問題を悪化させると共に、ＰＮＰコレクタ領域の深さを減少させ、そのため、ＮＰＮトランジスタとＰＮＰトランジスタとでブレークダウン特性に大きな差を生じさせる。従来の図１及び図２のプロファイルを生成するのに使用するドーパント濃度プロファイルが平坦となる標準的なエピタキシャル・プロセス技術は、それらの問題を解決することができない。
【００１２】
図１及び図２に示すように、従来のＮＰＮ及びＰＮＰのコレクタ領域のドーパント濃度プロファイルは、標準的なエピタキシャル・プロセスを用いたときには、大きく異なったものとなる。また、打ち込み濃度のピーク深度（一般的にＲｐで表される）が、リン打ち込みとホウ素打ち込みとで異なることは、実用的な打ち込みエネルギを使用したとき、ＮＰＮコレクタ領域とＰＮＰコレクタ領域との間で、ドーパント濃度プロファイルが大きく異なってしまうことの別の原因ともなる。更に、そのようなコレクタ領域のドーパント濃度プロファイルにおける差違は、ホウ素のオートドーピングによって更に増大する。低エネルギ打込みと高エネルギ打込みとの組み合わせによってドープされたＮＰＮコレクタ領域は、そのコレクタ領域のボトム部に、図１に矢印２０で示したように、かなりのドーパント濃度くぼみが発生する。この非常にライトにドープされた領域は、そのＮＰＮトランジスタのコレクタ領域の抵抗率を上昇させることにより、ＮＰＮトランジスタのＡＣ性能とＤＣ性能との両方に悪影響を及ぼす。このことは、そのコレクタ抵抗を上昇させ、またそれによってｆTを減少させ、またＮＰＮトランジスタのコレクタ−エミッタ飽和電圧を上昇させる。
【００１３】
ＮＰＮトランジスタのコレクタ領域のボトム部におけるドーパント濃度を高められると期待して、ヒ素をドープしたＮ+エピタキシャル・キャップを形成することにおける従来の実験は、エピタキシャルと基板との界面におけるホウ素オートドーピングを十分に補償することができなかった。
【００１４】
従って、求められているのは、バイポーラ・トランジスタ特にＮＰＮトランジスタであって、より理想的なコレクタ・プロファイルを有し、これにより、ｆTの値を従来実現可能であったものより更に高くすることができ、またコレクタ抵抗を従来実現可能であったものより更に低下させることができるような、そのようなバイポーラ・トランジスタ特にＮＰＮトランジスタを提供するコンプリメンタリ・バイポーラ／ＣＭＯＳプロセスのための改良したエピタキシャル・プロセスである。
【００１５】
【発明が解決しようとする課題】
従って本発明の目的は、Ｎ形コレクタのドーパント濃度プロファイルにおけるくぼみまたは低下部が、Ｎ+埋込層の近傍に発生して望ましくない影響をもたらすことを回避し得る、高速コンプリメンタリ・バイポーラ／ＣＭＯＳエピタキシャル・プロセスを提供することにある。
【００１６】
本発明の更なる目的は、ＮＰＮトランジスタとＰＮＰトランジスタとが類似の性能特性を有することのできる、高速コンプリメンタリ・バイポーラ／ＣＭＯＳエピタキシャル・プロセスを提供することにある。
【００１７】
本発明の更なる目的は、ＮＰＮトランジスタが、従来実現可能であった値より高いｆTと、従来実現可能であった値より低いコレクタ抵抗と、また、従来可能であった値より低いコレクタ−エミッタ飽和電圧を有することができる、高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスを提供することにある。
【００１８】
本発明の更なる目的は、非常に均一なコレクタ・ドーパント濃度のプロファイルによって、カットオフ周波数ｆTの値を従来実現可能であった値より更に高くすることができる、高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスを提供することにある。
【００１９】
本発明の更なる目的は、ＮＰＮトランジスタのコレクタ領域のドーパント濃度プロファイルに望ましくないくぼみが発生するのを防止することができると共に、ＰＮＰトランジスタのコレクタ領域のドーパント濃度プロファイルを最適化することができる、高速コンプリメンタリ・バイポーラ／ＣＭＯＳプロセスを提供することにある。
【００２０】
【課題を解決するための手段】
要約して述べるならば、本発明は、その１つの実施例においては、その主表面の大部分にＰ+フィールド層領域を有するＰ形シリコン基板上に、エピタキシャル層を形成する方法を提供するものである。この方法は、キャリアガスが供給される反応室の中に基板を装填し、その基板にプリベークを施し、その基板を更に加熱し、キャリアガスにＮ+ドーパント・ガスを供給し、Ｎ+ドーパント・ガスの存在下でその基板に脱酸素処理を施し、第１イントリンシック・エピタキシャル・キャップ層を堆積させ、第１ベーク・サイクルを実行し、第２イントリンシック・エピタキシャル・キャップ層を堆積させ、第２ベーク・サイクルを実行し、第１と第２のイントリンシック・エピタキシャル・キャップ層のいずれよりも実質的に厚いＮ-エピタキシャル層を堆積させるものである。このプロセスは、エピタキシャル層に形成されるＰＮＰトランジスタのコレクタのドーパント濃度プロファイルにおける望ましくないくぼみを回避し、そしてカットオフ周波数ｆTが高く飽和電圧ＶSATの低いデバイスをもたらす。
【００２１】
【発明の実施の形態】
本発明に従い、数多くの実験を行って、プリベーク・サイクル及びＨＣｌサイクルにおける持続時間及び温度が、Ｐ-基板内のＰ+領域から放出され、即ち「逸出」するホウ素ドーパント原子の量に及ぼす影響と、ウェーハの隣接領域へのその結果として生ずるＰ形オートドーピングとを評価した。イントリンシックのエピタキシャル「キャップ」層と、ヒ素をドープしたエピタキシャル・キャップ層とを、Ｐ形オートドーピングを低減あるいは抑制する能力と、ＮＰＮコレクタのボトム部の近傍におけるＮ形ドーパント濃度を上昇させる能力とについて評価した。また更に、低温パージと、高温ガス・パージとを、これらが、エピタキシャル堆積の間における望ましくないＰ形ドーパントの濃度を低下させることにどれほどの効果を有するかについて評価した。
【００２２】
その結果、本発明のエピタキシャル成長サイクル技術が開発され、そしてこの技術は、Ｎ形イオン打込み処理の間において実現される深さよりも更に深い位置に、選択的にＮ形ドーパント・イオンを導入することにより、ＮＰＮコレクタのドーピング・プロファイルにおける上述の「くぼみ」２０（図２）の量を減少させること、また、Ｐ形オートドーピングを抑制することが判明した。この本技法は、Ｈ2高温ベーク・サイクルの実行中にドーパントを導入する。これには、イントリンシック・エピタキシャル・キャップ層の堆積が続き、そしてこれには更に、高温ガス・パージ・サイクルが続く。この技法は、オートドーピングの量を抑制する上で非常に効果的であると共に、ＮＰＮコレクタのドーパント・プロファイルにおける上述のくぼみを補正して、所望のドーパント濃度プロファイルにする上でも非常に効果的であることが判明している。
【００２３】
本発明のエピタキシャル成長サイクルの、その基本的な実施の形態においては、Ｈ2高温ベーク・サイクルに、Ｎ形ドーパント（ヒ素）を導入する。続いて、イントリンシック・エピタキシャル・キャップ層を堆積させ、続いて高温ガス・パージを実行し、次に最終的なヒ素をドープしたエピタキシャル層を堆積させることにより完了する。この基本的なプロセスによって、ホウ素のオートドーピングを抑制することができると共に、ＮＰＮコレクタのドーピング・プロファイルを補正することができる。Ｈ2高温ベーク・サイクルの間におけるＮ形ドーパントの導入は、ＮＰＮコレクタのプロファイルを補正する上で非常に効果的であることが判明しており、これは図４に示す通りである。即ち、従来のプロセスを用いた場合に発生する、図２に示した大きなくぼみ２０が、図４のドーパント・プロファイルでは補正されている。
【００２４】
上述したプロセスを用いることで、ＮＰＮコレクタのボトム部におけるドーパント・レベルを非常に良好に制御することができる。また、本発明のエピタキシャル高温ベーク・サイクルによって、ＮＰＮコレクタのＮ形ドーパント濃度プロファイルが改善され、しかもこの改善は、ＰＮＰコレクタのＰ形ドーパント濃度プロファイルには何ら悪影響を及ぼすことなく達成される。上述したプロセスを用いることによって、更に、ＰＮＰコレクタのプロファイルを改善するという利点も得られ、特に、大幅なＮ形補償が必要とされる場合に利点が得られる。
【００２５】
図３のプロセス・フローチャートにおいて、図示したプロセスのうちのブロック１〜ブロック４は、ライトにドープしたＰ形シリコン基板上に、ライトにドープしたＮ形エピタキシャル・シリコン層を成長させるための従来のステップである。ブロック４の低温ステップでは、８５０℃で約１０分間行う。この約１０分には、温度をランプ関数的に上昇させる時間が含まれている。また、図３のブロック５〜ブロック１１はいずれも、キャリアガスとして使用する水素ガスの存在下で、高温で、実行するステップである。
【００２６】
これより図３〜図６を参照して説明して行く。ブロック１において言及されているウェーハは、多数のＰ+埋込層３１と、多数のＮ+埋込層３２と、Ｐ+「フィールド」領域３３とを含んでいる。Ｐ+埋込層３１は、形成されるべきＰＮＰトランジスタの夫々のコレクタに対するものであり、Ｎ+埋込層３２は、形成されるべきＮＰＮトランジスタの層であり、またＰ+フィールド領域３３は、このウェーハの表面積の大部分（例えば約８０％）が、Ｐ形（ホウ素）ドーパント原子を高濃度で含有するようにするものである。図６は、これらシリコン・ウェーハ３０の１つのものの上の１つのチップ３０を示した図である。図示のごとく、Ｐ-基板に、複数のＰ+埋込層（ＰＢＬ）３１と、複数のＮ+埋込層（ＮＢＬ）３２とが形成されている。図６から明らかなように、各Ｎ-ウェル３４とこの中に形成されたＰ+埋込層３１とを囲むＮ+“リング”は、このＮ-ウェル３４を囲むようにして、Ｐ-リング３５が形成されている。また、この構造は、「深いＮ+」領域（ＮＤＰ）３４により形成され、この領域３４内には、Ｐ+埋込層３１がみられる。それら埋込層３２、３４の各々は、その層とＰ+層３３との間にあるＰ-基板の材料から成るリング３５によって囲まれている。
【００２７】
図７は、図３のプロセスの開始前のウェーハ３０の横断面図である。深いＮ-領域３４とＰ-リング３５とは、Ｐ+埋込層３１の各々を、チップ３０のＰ+層３３の残りの部分から分離し絶縁している。尚、Ｐ+層３３の中に拡散させてあるＰ+材料は、Ｐ+埋込層３１のものと同じ材料である。
【００２８】
ウェーハ構造が以上の通りであるため、図３に示したように、このウェーハを１０６０℃〜１０８０℃の処理温度にまで加熱したときには、このウェーハの大きなＰ+領域３３からＨ2キャリアガスの中へ、多量のホウ素原子が逸出し、そしてこれは、オートドーピングを阻止するための手段が何らとられていなければ、Ｐ+ドーパント・ガスとして作用して、成長中のＮ形エピタキシャル層を「オートドーピング」することになる。そのため、本発明が用いられていない場合には、コレクタ・ドーパント濃度プロファイルにおける減少したくぼみは、Ｎ+埋込層領域上にその後に形成されるＮＰＮトランジスタのコレクタ領域の抵抗率を上昇させ、その結果、それらの速度を低下させ、また前述の様々な性能低下を生じさせる。
【００２９】
図３のブロック５〜ブロック９に示したステップの組合せは、エピタキシャル・シリコン成長プロセスにおける新規な部分である。より詳しくは、ブロック５のステップが特に新規な部分であり、このステップは、このエピタキシャル成長プロセスのうちの加熱ステップであって、その加熱の実行中に、Ｈ2キャリアガスの中へＮ+形ドーパント（ヒ素）分子を含めるするようにしており、これは、オートドーピングに関係する逸出した「Ｐ+」ホウ素原子による影響を打ち消すのに必要である。
【００３０】
従来のエピタキシャル・シリコン成長プロセスにおいても、高温の水素キャリアガスの存在下で高温ベーク・ステップを実行するということは、一般的に行われていたが、しかしながら、ブロック６に示したように、そのような高温ベーク・ステップの間において、水素キャリアガス中にＮ+ドーパント分子を含めるることは、これまでにない新規な点である。この高温ベーク・ステップは、１０５０℃で２分間実行するものである。また、ブロック５及びブロック６におけるＮ+ドーパント・ガスの注入量は、総流量が２８０ｓｌｍ（標準リットル毎分）の水素ガス中に、約２８０ｓｃｃｍ（標準立方センチメートル毎分）のＮ+ドーパント・ガスを注入するというものである。
【００３１】
図３のブロック７は、非常に薄い、０．３μｍの「キャップ」層３６を堆積させるステップである。この「キャップ」層３６は、イントリンシックな、即ち、ドープを施さないエピタキシャル・シリコンであり、図８に示したように、ウェーハの全表面を覆うように堆積させ、それによって、Ｐ+「フィールド」拡散層及びＰ+埋込層が形成されているウェーハの表面の大部分を覆う「シール」即ちキャップを構成する。このイントリンシック「キャップ」層３６は、上述したように、大きなＰ+領域から水素キャリアガス中へ、Ｐ+ホウ素原子が逸出するのを抑制する機能を果たす。更に、このイントリンシック・キャップ層３６は、水素キャリアガス中のＰ+ホウ素原子が、Ｎ+埋込層３２へ侵入することも抑制する。従ってイントリンシック・キャップ層３６は、上述したＰ形「オートドーピング」を阻止するものである。このＰ形「オートドーピング」が発生すると、続いて形成されるＮＰＮトランジスタのコレクタにおけるＮ形ドーパント濃度を減少させて、そのＮＰＮトランジスタの動作速度が低下させてしまう。
【００３２】
ブロック８は高温ガス・パージ・サイクルであり、この高温ガス・パージ・サイクルは、１０８０℃で５〜１０分間実行され、具体的な時間は、ウェーハの表面積の全体に対するＰ+フィールド領域３３の面積の比に依存して選択して、「非Ｐ+」領域の面積に対するＰ+フィールド拡散領域の面積の上述の比に応じてウェーハ内のドーパント分子の再配分を生じさせる。更に、このブロック８の高温ガス・パージ・サイクルは、ブロック５及びブロック６の高温ベーク・サイクルの実行中に、サセプタ（ウェーハ基板はこのサセプタ上に支持される）や反応室の内側の様々な表面部分へ先に拡散によって侵入したヒ素分子をガス放出させる。このブロック８の高温ガス・パージ・サイクルは、更に、このガス放出されたＮ形ドーパント分子が、続いて図３のブロック９にしたがって堆積される、図８に示した第２のイントリンシック・キャップ層３７へドープされるのを阻止するものであり、従って、これは、ＮＰＮコレクタの大きなくぼみ２０（図２）のない所望のドーパント濃度プロファイルを実現するのに必要であることが判明した。
【００３３】
ブロック１０に示した１０８０℃での第２の高温ガス・パージ・サイクルは、ブロック８に示した第１の高温ガス・パージ・サイクルほど重要なものではなく、なぜならば、第１の高温ガス・パージ・サイクルは、反応室の内側の様々な表面部分やサセプタから放出されてキャリアガスに混入するおそれのあるドーパント分子の大部分を排除しているからである。もし、そのようなドーパント分子が排除されなければ、ウェーハの表面へ侵入して、ＮＰＮトランジスタ及びＰＮＰトランジスタのドーパント濃度プロファイルに悪影響を及ぼす。
【００３４】
ブロック９に従って第２のイントリンシック・キャップ層３７を形成する主たる理由は、イントリンシック・キャップ層を１層しか形成しない場合と比べて、ドーパント濃度プロファイルに、より「シャープな」遷移部分を設けることができるからである。また、ブロック８に示した第１高温ガス・パージ・サイクルによって、望ましくないオートドーピング種を排除してあるため、第２イントリンシック・キャップ層３７を形成した後も、最初に得られたドーパント濃度プロファイルのシャープな遷移部分は、そのまま維持される。即ち、反応室の内側の様々な表面から放出される余分なドーパント種を最初に排除しておかないと、その遷移部分は、シャープさに欠ける、だれた遷移となってしまうのである。
【００３５】
図３のブロック９は、上述した第２のイントリンシック・キャップ層３７の成長を示したものであり、このステップでは、先にブロック７のステップで成長させた厚さが０．３μｍのイントリンシック・キャップ層３６の上に、１０８０℃で、厚さが０．３μｍのドープされていないエピタキシャル・シリコンのキャップ層を成長させる。この第２イントリンシック・キャップ層３７は、望ましくないＰ形ドーパント及びＮ形のオートドーピングを抑制する役割も果たすものである。続いて、しばらくして、ブロック１０に示したように、高温ベーク・プロセスを１０８０℃で１分間実行し、それに続いて、ブロック１１に示したように、第２イントリンシック・キャップ層３７の上に、１０８０℃で、従来から一般的に形成されているような、シリコン層３８の厚さが０．９μｍのＮ-エピタキシャル堆積を形成させる。従って、ウェーハ基板上に形成したエピタキシャル・シリコン層３６、３７、３８から成る複合エピタキシャル・シリコン層の合計厚さは、０．３＋０．３＋０．９＝１．５μｍである。
【００３６】
本発明においては、ブロック５及びブロック６のステップの間におけるＮ+ドーパントの存在は、充分な量のＮ+ドーパント原子を供給し、これは、図８に示した第１と第２のイントリンシック・エピタキシャル層３６及び３７の夫々の成長中に、ＮＰＮコレクタ領域のボトム部におけるＮ形ドーパント濃度を段階的に上昇させ、これによって、打ち込んだＮ形ドーパント・イオンが到達できないような、その領域におけるＮ形濃度における減少を補償することができる。これは、コレクタ抵抗を低下させて、カットオフ周波数ｆTを上昇させる。
【００３７】
当業者には知られているように、ウェーハの表面積の全体に対する、そのウェーハの表面のＰ+「フィールド」拡散領域の面積とＰ+埋込層の面積とを合計した面積の比が、上述の実施例における８０％という値よりかなり小さい場合でも、Ｐ+オートドーピングの問題は、依然として存在し、従ってこの問題を、本発明に従って補償する必要がある。もしウェーハの表面に形成するトランジスタの個数または「密度」が増大すると、ウェーハの表面積の全体に対するＰ+「フィールド」領域３３の面積の比が８０％よりかなり小さな値になることがある。しかし、そのような状況であっても尚、充分に多くのＰ+原子が逸出してオートドーピングを生じるため、本発明を採用していない場合には、ＮＰＮコレクタ領域の「ボトム部」におけるＮ形ドーパント濃度プロファイルに大きなくぼみが発生する。従って、上で説明したように、そのようなＰ+オートドーピングを補償するためのＮ+ドーパントの存在下での高温ベーク・サイクルと、そして少なくとも１層の、また好ましくは２層の、イントリンシック・エピタキシャル・キャップ層とが、Ｐ+オートドーピングを抑制する。
【００３８】
また、ブロック８の高温ガス・パージ・サイクルを利用して、集積回路が形成されるウェーハの表面積の全体に対する上述のＰ+「フィールド」拡散領域３３の面積の上述の比の関数として、ＮＰＮトランジスタのＮ形ドーパント濃度プロファイルの形状を「微調整」することができ、この微調整は、この高温ベーク・サイクルにおける温度とその持続時間とを調節することによって行われる。
【００３９】
以上のプロセスを実行した結果、厚さが１．５μｍのエピタキシャル層に形成されたＮＰＮトランジスタのコレクタのドーパント濃度プロファイルは、図４のようになった。図２に示した従来のプロセスを用いた場合のＮ形ドーパント濃度プロファイルには「くぼみ」２０が存在しており、これは、そのＮＰＮコレクタ領域のボトム部におけるＮ形不純物の上述した望ましくい程低い濃度を示しているが、図４のドーピング・プロファイルは、そのくぼみを回避できる。
【００４０】
従って、本発明が提供するエピタキシャル・プロセスは、（１）ホウ素のオートドーピング効果を抑制し、また、（２）ＰＮＰコレクタ領域のプロファイルと、ＮＰＮコレクタ領域のプロファイルとの間の差を補正するものである。その表面積の大部分がＰ+領域で占められ、それより小さな部分がＮ+領域で占められたライトにドープされたＰ形シリコン基板上に、薄いイントリンシック・エピタキシャル層を形成し、これによって、Ｎ-エピタキシャル層の成長中にＰ形不純物原子がガス放出されるのを抑制すると共に、このようなＰ形原子が、そのＮ-エピタキシャル層のうちの、基板に形成されているＮ+埋込層領域の上のボトム部へオートドーピングするのを抑制するものである。
【００４１】
ここで用語の定義について述べておくと、「イントリンシックに形成された」とは、外部または外側の供給源から反応ガス中へドーパントを導入されることなく形成されたエピタキシャル層のことをいうが、但し、「イントリンシックに形成された」エピタキシャル層にドーパント不純物が形成されることがあるが、それは、そのようなドーパント不純物が、周囲の内部的な供給源から反応ガスに導入されるからである。そのような周囲の内部的なドーパント供給源には、既に基板に形成されているヘビーにドープされた領域からのオートドーピングが含まれ、また、Ｎ+ガスの存在下で図３のブロック５において温度をランプ関数的に上昇させる間において、またＮ+ガスの存在下で図３のブロック６の高温ベーク・サイクルの間において、本システムの種々の表面に先に導入されたＮ+原子が含まれる。
【００４２】
本明細書に添付した「添付書類１」は、本発明の発明者らが著した、本発明に関連した未公刊の論文のコピーであり、この論文は１９９８年９月２０日頃、公刊する予定である。同論文の内容は、本願の開示の一部を成すものである。
【００４３】
以上に本発明をその具体的な幾つかの実施例に即して説明してきたが、当業者であれば、本発明の真の要旨及び範囲から逸脱することなく、以上に説明した本発明の実施例の様々な変更例に想到し得ることはいうまでもない。また特に、特許請求の範囲に記載した要素ないしステップと実質的に相違しない要素ないしステップ、並びに、特許請求の範囲に記載した要素ないしステップと実質的に同一の方式で機能して実質的に同一の結果をもたらす要素ないしステップは、いずれも本発明の範囲に包含されるものである。
【表１】
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【図面の簡単な説明】
【図１】  従来の標準的なエピタキシャル・プロセスについての、ＰＮＰトランジスタのコレクタ領域のドーパント・プロファイルである。
【図２】  従来の標準的なエピタキシャル・プロセスを用いて製作したＮＰＮトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図３】  本発明のプロセスを説明するためのフローチャートである。
【図４】  本発明のプロセスを用いて形成したＮＰＮトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図５】  本発明のプロセスを用いて成長させたエピタキシャル領域に形成したＰＮＰトランジスタの、コレクタ領域のドーパント・プロファイルである。
【図６】  Ｐ+埋込層領域、Ｎ+埋込層領域、並びに、深いＮ+領域の、夫々の位置を示したウェーハの平面図である。
【図７】  本発明のコンプリメンタリ・バイポーラ／ＣＭＯＳプロセスを用いて製作したチップの構造を示したウェーハの断面部分図である。
【図８】  本発明に従って２層のイントリンシック・エピタキシャル層と１層のライトにドープしたＮ形エピタキシャル層とを堆積した後の図７に示したウェーハの部分断面図である。
【符号の説明】
３０  ウェーハ（基板）
３１  Ｐ+埋込層領域
３２  Ｎ+埋込層領域
３３  Ｐ+フィールド領域
３６  第１イントリンシック・エピタキシャル・キャップ層
３７  第２イントリンシック・エピタキシャル・キャップ層
３８  Ｎ-エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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