(57)【特許請求の範囲】
【請求項１】
デジタルデータを記憶する記憶手段と、
入力されたデジタル信号と、前記記憶手段から読み出された前記デジタルデータとを加算又は減算する演算を行う演算手段と、
前記演算手段から出力された演算されたデジタル信号を入力し、アナログ信号に変換して出力するＤＡコンバータと、を有するユニットを、
複数備えた電子回路であって、
更に、第２の演算手段と、第２のＤＡコンバータと、前記各ユニットの前記ＤＡコンバータからの出力と前記第２のＤＡコンバータの出力とを比較する比較器と、前記比較器からのアナログ出力を前記デジタルデータにエンコードするエンコーダと、を有しており、
各ユニットに、対応する前記ＤＡコンバータからの出力と前記デジタル信号に基づく前記第２のＤＡコンバータの出力とを比較して、各ＤＡコンバータ固有のオフセット量を測定し、
各ユニットの前記記憶手段は、同ユニット内の前記ＤＡコンバータ固有の前記オフセット量を前記デジタルデータとして記憶しており、当該デジタルデータを基に前記ＤＡコンバータ固有の前記オフセット量が補正された、アナログ信号を出力することを特徴とする電子回路。
【請求項２】
順次オンされるスイッチを介して前記各ユニットの前記ＤＡコンバータからのアナログ信号を入力して、前記各ユニットの前記オフセット量を測定する、前記各ユニットに共通の回路を有する請求項１に記載の電子回路。
【請求項３】
デジタルデータを記憶する記憶手段と、
入力されたデジタル信号と、前記記憶手段から読み出された前記デジタルデータとを加算又は減算する演算を行う演算手段と、
前記演算手段から出力された演算されたデジタル信号を入力し、アナログ信号に変換して出力するＤＡコンバータと、を有するユニットを、複数備え、
各ユニットの前記記憶手段は、同ユニット内の前記ＤＡコンバータ固有の前記オフセット量を前記デジタルデータとして記憶しており、当該デジタルデータを基に前記ＤＡコンバータ固有の前記オフセット量が補正された、アナログ信号を出力する電子回路であって、
前記各ユニットの前記ＤＡコンバータは、
前記入力されたデジタル信号の上位ビットをデコードすることにより選択された基準電圧と、
前記入力されたデジタル信号の下位ビットと前記記憶手段に記憶された前記デジタルデータの上位ビットとを演算して得られたデータと、
前記記憶手段に記憶された前記デジタルデータの下位ビットと、を入力することを特徴とする電子回路。
【請求項４】
前記各ユニットは、前記入力されたデジタル信号の上位ビットをデコードし、前記デコーダの出力に応じて前記ＤＡコンバータに供給する基準電圧を選択する請求項１乃至３のいずれか１項に記載の電子回路。
【請求項５】
前記各ユニットの前記演算手段は、前記入力されたデジタル信号の下位ビットと前記記憶手段に記憶された前記デジタルデータの上位ビットとを演算する請求項１乃至３のいずれか１項に記載の電子回路。
【請求項６】
前記各ユニットは、前記入力されたデジタル信号の上位ビットをデコードし、前記デコーダの出力に応じて前記ＤＡコンバータに供給する２つの基準電圧を選択し、前記入力されたデジタル信号の下位ビットによって前記２つの基準電圧の間を更に分割する請求項４に記載の電子回路。
【請求項７】
画像表示装置において、
請求項１乃至６に記載の電子回路と、
前記電子回路に接続された信号線を有するアクティブマトリクス回路基板と、
を具備することを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＤＡコンバータからなる電子回路及びそれを用いた液晶表示装置に関し、特に、ＤＡコンバータは各々にオフセット量を補正するためのデジタルデータを記憶する手段を有し、デジタルの入力信号に対し前記オフセット量を補正するためのデジタルデータを加算又は減算する手段を有するＤＡコンバータからなる電子回路及びそれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
従来、複数のＤＡコンバータを使用した回路としては、図７に示したようにデータラッチ回路とＤＡコンバータのみで構成されている。このような回路を液晶表示装置に応用した場合、図８に示すようになる。図においては複数の垂直信号線に映像信号を転送する手段として、複数のＤＡコンバータを用いている。
【０００３】
【発明が解決しようとする課題】
しかし、上記した従来技術には以下に述べる問題点があった。すなわち、各々のＤＡコンバータは少なからず特性にばらつきがあり、特に出力段のアナログバッファ回路にＣＭＯＳ構成のアンプを用いた場合、ＤＣオフセットが各アンプ毎に大きく異なってしまう。ある垂直信号線には必ず１つのＤＡコンバータから信号が書込まれるため、ＤＡコンバータの特性ばらつきがそのまま画像表示のばらつきとして視認され、より具体的には、ＤＡコンバータのブロック毎に縦の帯状のパターンが視認され、表示品位を低下させるという問題点があった。
【０００４】
そこで、本発明は、ＤＡコンバータのオフセットばらつきがあっても、これを補正することが可能であり、全ＤＡコンバータの特性を同一にすることが可能な回路を提供することを課題としている。さらに、本発明は、これを液晶表示装置に応用することにより、全体にばらつきのない均一な表示特性の液晶表示装置を実現することを課題としている。
【０００５】
【課題を解決するための手段】
上記の課題を解決するための本発明の電子回路は、デジタルデータを記憶する記憶手段と、入力されたデジタル信号と、前記記憶手段から読み出された前記デジタルデータとを加算又は減算する演算を行う演算手段と、前記演算手段から出力された演算されたデジタル信号を入力し、アナログ信号に変換して出力するＤＡコンバータと、を有するユニットを、複数備えた電子回路であって、更に、第２の演算手段と、第２のＤＡコンバータと、前記各ユニットの前記ＤＡコンバータからの出力と前記第２のＤＡコンバータの出力とを比較する比較器と、前記比較器からのアナログ出力を前記デジタルデータにエンコードするエンコーダと、を有しており、各ユニットの前記記憶手段は、同ユニット内の前記ＤＡコンバータ固有の前記オフセット量を前記デジタルデータとして記憶しており、当該デジタルデータを基に前記ＤＡコンバータ固有の前記オフセット量が補正された、アナログ信号を出力することを特徴とする。
【０００６】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
【０００７】
図１は本発明の電子回路のブロック図である。図においてＤＡコンバータ１は図の水平方向に複数配されており、各々にデジタル信号を記憶するラッチ回路２、オフセット補正データを記憶するメモリ回路３、前記デジタル信号に前記オフセット補正データを加算する加算回路４を有している。また、図の左端に示す回路は、各ＤＡコンバータのオフセット量を測定し、前記オフセット量をデジタルデータに変換する回路であり、デジタル信号を記憶するラッチ回路２とデジタルデータをアナログ信号に変換するＤＡコンバータ１と水平方向に配されたＤＡコンバータ１のアナログ出力と前記オフセット量測定回路中のＤＡコンバータのアナログ出力を比較する比較器５の出力によってデジタルのオフセット補正データを発生するエンコーダ回路６から成っている。
【０００８】
次に、本発明回路の動作について説明する。まず各データラッチ回路に同レベルのデジタルデータを転送する。このとき各オフセット補正データを記憶するメモリ回路は所定のレベルにリセットする。各ＤＡコンバータには同一レベルのデジタル信号が転送されるが、各ＤＡコンバータのアナログ出力は、各々のＤＡコンバータに固有のオフセット量が上乗せされているため、各々のアナログ出力値が異なっている。ここで各ＤＡコンバータの出力に接続されたスイッチを順次オンしていく。そして各々のＤＡコンバータのアナログ出力はオフセット補正データ発生ＡＤコンバータ回路内のＤＡコンバータのアナログ出力と比較され、各ＤＡコンバータのアナログ出力の、オフセット補正ＡＤコンバータ内のＤＡコンバータのアナログ出力に対するオフセット量が測定され、このオフセット量はエンコーダ回路によってデジタルデータとして出力され、各々のＤＡコンバータ毎に配されたメモリ回路に順次書込まれる。
【０００９】
以上の動作により各ＤＡコンバータ毎に配されたオフセット補正用メモリ回路に各ＤＡコンバータ毎のオフセット量に対応するデータが記憶された状態となり、全ＤＡコンバータはこれ以降同等の特性を得られるようになる。
【００１０】
図２は本発明の電子回路を液晶表示装置に応用した実施形態を示したブロック図である。図において、ＤＡコンバータのアナログ出力は信号転送スイッチを介して垂直信号線に転送される。画素部は画素トランジスタ、付加容量、液晶からなり、垂直シフトレジスタの出力によって順次走査線が選択され、該画素トランジスタがオン状態となり、画素電極に信号が書込まれる。先に述べたオフセット補正のための動作は電源投入時に行えばよく、さらに望ましくは１フィールド毎のブランキング期間に行えばよい。
【００１１】
以上により、ＤＡコンバータの特性ばらつきがあってもそれぞれに関して補正されているので、全体として均一な表示が得られる。
【００１２】
図３、図４、図５は本発明の電子回路のＤＡコンバータのブロック図である。図においては、デジタル入力信号が８ビットであり、上位３ビットと下位５ビットを分離してＤＡ変換を行う例を示している。本実施形態ではオフセット補正はデジタル入力信号の（１／２）ＬＳＢまで可能である。
【００１３】
図４の回路で直列の抵抗分割とバッファ回路によって１０ヶの基準電圧を発生させる。
【００１４】
そして図５の回路において、デジタル信号の上位３ビットをデコードして前記１０ヶの基準電圧源のうち１つ間をおいた２ヶを選択する。
【００１５】
次にデジタル入力信号の下位５ビットと、５ビットのオフセット補正信号のうち上位４ビットとを加算し６ビットのデータを発生させる。先に選択された２ヶの基準電圧は図示の７ビットＤＡ変換器に入力され、この２ヶの基準電圧のレンジ内をＤＡ変換する。ここでは前記デジタル入力信号の下位５ビットとオフセット補正デジタル信号の上位４ビットを加算した結果である６ビットのデータを、前記７ビットＤＡコンバータの上位６ビットに入力し、前記オフセット補正信号の最下位１ビットを前記７ビットＤＡコンバータの最下位１ビットに入力する。以上によりオフセット補正はデジタル入力信号の１／２ＬＳＢの精度で可能であり、補正レンジとしては入力デジタル信号の１５ＬＳＢまで可能となる。
【００１６】
図６は本発明の電子回路のＡＤコンバータ回路のブロック図である。本実施形態ではシフトレジスタ回路の出力を最上位ビットから順次入力し、このデータとデジタル入力データを加算したデータをＤＡ変換し、このアナログ出力を不図示のＤＡコンバータのアナログ出力と逐次比較する。この動作をＤＡコンバータの最下位ビットまで繰り返すことにより、デジタルの補正データが確定する。この結果をエンコーダ回路によってエンコードし、各々のＤＡコンバータ毎のメモリに記憶する。
【００１７】
以上、本発明の本実施形態について説明したが、本発明は液晶表示装置への適用に限らず、音声処理用回路、画像処理回路等に適用してもよい。
【００１８】
【発明の効果】
以上説明した本発明によれば、ＤＡコンバータのオフセット量にばらつきがあっても各々に関して固有の補正が可能であるため、全てのＤＡコンバータは結果的に同一の特性が得られ、このような回路を液晶表示装置に応用した場合、全体にわたって均一な表示が得られる。
【図面の簡単な説明】
【図１】本発明に係る電子回路の実施形態を示した回路ブロック図である。
【図２】本発明に係る液晶表示装置の実施形態を示したブロック図である。
【図３】本発明に係るＤＡコンバータを示した回路ブロック図である。
【図４】本発明に係るＤＡコンバータを示した回路ブロック図である。
【図５】本発明に係るＤＡコンバータを示した回路ブロック図である。
【図６】本発明に係るＡＤコンバータ回路部の実施形態を示した回路図である。
【図７】従来技術のＤＡコンバータを用いた回路を示したブロック図である。
【図８】従来技術の回路を液晶表示装置に応用した場合を示したブロック図である。
【符号の説明】
１  ＤＡコンバータ
２  ラッチ回路
３  メモリ回路
４  加算回路
５  比較器
６  エンコーダ回路
【図１】
0003825949.tif 000002
【図２】
0003825949.tif 000003
【図３】
0003825949.tif 000004
【図４】
0003825949.tif 000005
【図５】
0003825949.tif 000006
【図６】
0003825949.tif 000007
【図７】
0003825949.tif 000008
【図８】
0003825949.tif 000009