(57)【特許請求の範囲】
【請求項１】
変換対象のアナログ入力信号を受け、所定の相対遅延時間を持つ複数のアナログ出力信号を生成するアナログ遅延回路と、
前記複数のアナログ出力信号の組に対して第１の線形変換を施し、複数の線形変換アナログ信号を出力するアナログ線形変換回路と、
前記複数の線形変換アナログ信号をディジタル信号に変換して出力する複数の単位アナログ−ディジタル変換回路と、
前記複数の単位アナログ−ディジタル変換回路から出力される複数のディジタル信号の組に対して前記第１の線形変換の逆変換である第２の線形変換を施し、複数の線形変換ディジタル信号を出力するディジタル線形変換回路と、
前記複数の線形変換ディジタル信号を前記アナログ遅延回路による前記相対遅延時間と同じ相対遅延時間を持たせて加算し、ディジタル出力信号を生成するディジタル加算回路と
を備えるアナログ−ディジタル変換器。
【請求項２】
前記アナログ遅延回路は、前記アナログ入力信号を所定の単位時間遅延する少なくとも一つのアナログ単位遅延器を有し、
前記ディジタル加算回路は、前記複数の線形変換ディジタル信号のうちの第１の線形変換ディジタル信号を前記アナログ単位遅延器の単位遅延時間と同じ単位遅延時間遅延する少なくとも一つのディジタル単位遅延器と、該ディジタル単位遅延器により遅延された前記第１の線形変換ディジタル信号と前記複数の線形変換ディジタルのうちの第２の線形変換ディジタル信号とを加算する少なくとも一つの加算器とを有する請求項１記載のアナログ−ディジタル変換器。
【請求項３】
前記アナログ線形変換回路は、前記アナログ遅延回路により生成された前記複数のアナログ出力信号の組を共通の入力とする複数の重み付け加算回路によって構成され、該複数の重み付け加算回路は前記複数のアナログ出力信号の組に対して、互いに異なる重み係数の組を用いて重み付けを行った後に加算を行う請求項１記載のアナログ−ディジタル変換器。
【請求項４】
前記アナログ入力信号と、前記アナログ遅延回路により生成された複数のアナログ出力信号、及び前記複数の単位アナログ−ディジタル変換回路から出力される複数のディジタル信号は、いずれも互いに直交する２つの信号によって構成され、
前記アナログ線形変換回路は、前記アナログ遅延回路により生成された前記複数のアナログ出力信号の組に含まれる前記直交する２つの信号をそれぞれ実部及び虚部として扱って前記第１の線形変換を行い、
前記ディジタル線形変換回路は、前記アナログ−ディジタル変換回路から出力される複数のディジタル信号の組に含まれる前記直交する２つの信号をそれぞれ実部及び虚部として扱って前記第２の線形変換を行う請求項１記載のアナログ−ディジタル変換器。
【請求項５】
前記アナログ線形変換回路は離散コサイン変換回路であり、前記ディジタル線形変換回路は逆離散コサイン変換回路である請求項１乃至４のいずれか１項記載のアナログ−ディジタル変換器。
【請求項６】
前記アナログ線形変換回路は離散フーリエ変換回路であり、前記ディジタル線形変換回路は逆離散逆フーリエ変換回路である請求項１乃至４のいずれか１項記載のアナログ−ディジタル変換器。
【請求項７】
前記アナログ線形変換回路はユニタリ変換回路であり、前記ディジタル線形変換回路は逆ユニタリ変換回路である請求項１乃至４のいずれか１項記載のアナログ−ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ−ディジタル変換器に関する。
【０００２】
【従来の技術】
例えば、電池を電源として用いる携帯電話のような無線通信機器においては、低い電源電圧の下で回路が正しく動作することが望まれる。このような各種の電子機器はディジタル処理化が進んでおり、アナログ信号をディジタル信号に変換するアナログ−ディジタル変換器は必須の構成要素といえる。このアナログ−ディジタル変換器には、低い電源電圧下で高い分解能を有することが要求される。
【０００３】
低電源電圧下で高分解能の特性が得られるアナログ−ディジタル変換器としては、ΔΣ（デルタ−シグマ）変調を用いるオーバサンプリング型のアナログ−ディジタル変換器が知られている。オーバサンプリング型アナログ−ディジタル変換器は、低い周波数または狭帯域の信号を扱う場合には、精度が低い回路素子を用いて高い分解能を実現できる。
【０００４】
オーバサンプリング型アナログ−ディジタル変換器で高い分解能を実現するには、高いオーバサンプリング比が必要となるので、広帯域の信号を扱う場合には非常に高いサンプリングレートで回路が動作する必要がある。従って、オーバサンプリング型アナログ−ディジタル変換器で広帯域かつ高分解能の特性を実現することは困難であり、実現できても変換器が高価なものとなってしまう。
【０００５】
一方、高速化すなわち広帯域化には、フラッシュ型と呼ばれるアナログ−ディジタル変換器が適しているとされている。フラッシュ型アナログ−ディジタル変換器は、回路素子の精度によって分解能が制限されるため、所要の分解能を維持しつつ十分なダイナミックレンジを得るためには、入力されるアナログ信号の振幅を大きくする必要がある。しかし、アナログ−ディジタル変換器を高速化するためには、集積回路をより微細加工する必要があり、それに伴い電源電圧を低くする必要があるため、大振幅のアナログ信号を扱うことは困難となる。
【０００６】
【発明が解決しようとする課題】
上述したように、オーバサンプリング型アナログ−ディジタル変換器では、低い電源電圧の下で高い分解能を実現できる反面、広帯域化が難しいという問題点があり、また広帯域化に適したフラッシュ型アナログ−ディジタル変換器では、分解能を高くとることができないという問題点があった。
【０００７】
従って、本発明は低い電源電圧の下で広帯域かつ高分解能の特性を実現できるアナログ−ディジタル変換器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係るアナログ−ディジタル変換器は、変換対象のアナログ入力信号を受け、所定の相対遅延時間を持つ複数のアナログ出力信号を生成するアナログ遅延回路と、これらのアナログ出力信号の組に対して第１の線形変換を施し、複数の線形変換アナログ信号を出力するアナログ線形変換回路と、これらの線形変換アナログ信号をディジタル信号に変換して出力する複数の単位アナログ−ディジタル変換回路と、これらの単位アナログ−ディジタル変換回路から出力される複数のディジタル信号の組に対して第１の線形変換の逆変換である第２の線形変換を施し、複数の線形変換ディジタル信号を出力するディジタル線形変換回路と、これらの線形変換ディジタル信号をアナログ遅延回路による相対遅延時間と同じ相対遅延時間を持たせて加算し、ディジタル出力信号を生成するディジタル加算回路とを備えることを特徴とする。
【０００９】
すなわち、本発明ではアナログ入力信号をアナログ遅延回路及びアナログ線形変換回路により統計的な性質の異なる複数のアナログ信号に分解した後、分解された各アナログ信号を個別の単位アナログ−ディジタル変換回路によってディジタル信号に変換し、これらのディジタル信号をアナログ線形変換回路と逆特性のディジタル線形変換回路及びディジタル加算回路により一つの信号に合成してディジタル出力信号を生成する。
【００１０】
このようにアナログ−ディジタル変換器を構成することにより、単位アナログ−ディジタル変換回路として広帯域特性であるが分解能の低いアナログ−ディジタル変換器を用いた場合でも、信号成分を増加させつつ量子化雑音を抑制して、信号対雑音比を向上させることができ、低い電源電圧の下でも広帯域かつ高分解能の特性を実現することが可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係るアナログ−ディジタル変換器の構成を示す。変換対象のアナログ信号入力信号を受ける入力端子１００には、アナログ遅延回路１１０が接続される。アナログ遅延回路１１０は、アナログ信号を所定の単位時間遅延させる複数（ｎ）の単位遅延器１２１〜１２ｎを縦続接続して構成される。単位遅延器１２１〜１２ｎの持つ遅延時間（単位遅延時間）は、同一である。
【００１２】
このアナログ遅延回路１１０においては、入力端子１００へのアナログ入力信号を含めて、単位遅延器１２１〜１２ｎの遅延時間で決まる相対遅延時間を持つ複数（ｎ＋１）のアナログ出力信号Ａ０〜Ａｎが生成され、これらのアナログ信号Ａ０〜Ａｎはアナログ線形変換回路１３０に入力される。
【００１３】
アナログ線形変換回路１３０は、図２にその等価回路図を示したように、アナログ遅延回路１１からの（ｎ＋１）個のアナログ出力信号Ａ０〜Ａｎを共通の入力とする（ｍ＋１）個の重み付け加算回路によって構成される。すなわち、アナログ出力信号Ａ０〜Ａｎの組に対して、まず（ｎ＋１）×（ｍ＋１）個の重み付け器により異なる重み係数の組を用いて重み付けが行われた後に、（ｍ＋１）個の加算器によって加算されることにより線形変換（第１の線形変換）を施し、（ｍ＋１）個の線形変換アナログ信号Ｂ０〜Ｂｍを出力する。重み付け器は乗算器によって構成され、入力に重み係数を乗じることによって重み付けを行う。
【００１４】
さらに詳細に説明すると、信号Ａ０に対しては重み付け器２００〜２０ｍによって重み付けが行われ、信号Ａ１に対しては重み付け器２１０〜２１ｍによって重み付けが行われ、以下同様に信号Ａｎに対しては重み付け器２ｎ０〜２ｎｍによって重み付けが行われる。加算器３００では重み付け器２００，２１０，２ｎ０の出力が加算され、加算器３０１では重み付け器２０１，２１１，２ｎ１の出力が加算され、以下同様に加算器３０ｍでは重み付け器２０ｍ，２１ｍ，２ｎｍの出力が加算されることによって、線形変換アナログ信号Ｂ０〜Ｂｍが生成される。
【００１５】
このようにしてアナログ線形変換回路１３０から出力される（ｍ＋１）個の線形アナログ信号Ｂ０〜Ｂｍは、それぞれに与えられている重み係数が異なっているので、統計的な性質が異なっている。言い換えれば、入力端子１００からのアナログ入力信号は、アナログ遅延回路１１及びアナログ線形変換回路１３０によって、統計的な性質の異なる複数のアナログ信号成分である線形変換アナログ信号Ｂ０〜Ｂｍに分解されることになる。
【００１６】
アナログ線形変換回路１３０から出力される（ｍ＋１）個の線形アナログ信号は、それぞれ単位アナログ−ディジタル変換回路（ＡＤＣ）１４０〜１４ｍによってディジタル信号に変換される。ＡＤＣ１４０〜１４ｍとしては、ビット数が比較的少ないフラッシュ型アナログ−ディジタル変換器が適しているが、パイプライン型やオーバサンプリング型のアナログ−ディジタル変換器を使用することも可能である。
【００１７】
ＡＤＣ１４０〜１４ｍから出力される（ｍ＋１）個のディジタル信号は、ディジタル線形変換回路１５０に入力される。ディジタル線形変換回路１５０は、入力される（ｍ＋１）個のディジタル信号の組に対しアナログ線形変換回路１３０による第１の線形変換の逆変換である第２の線形変換を施すことによって、（ｎ＋１）個の線形変換ディジタル信号Ｃ０〜Ｃｎを出力する。従って、ディジタル線形変換回路１５０から出力される（ｎ＋１）個の線形変換ディジタル信号Ｃ０〜Ｃｎは、アナログ線形変換回路１３０による第１の線形変換を行う前のアナログ信号、すなわちアナログ遅延回路１１０によって生成されたアナログ出力信号Ａ０〜Ａｎをディジタル信号に変換したものと等価となる。
【００１８】
ディジタル線形変換回路１５０から出力される（ｎ＋１）個の線形変換ディジタル信号Ｃ０〜Ｃｎは、ディジタル加算回路１６０に入力される。ディジタル加算回路１６０は、アナログ遅延回路１１０における単位遅延器１２０〜１２ｎと同じ単位時間遅延させるｎ個の単位遅延器１７１〜１７ｎとｎ個の加算器１８１〜１８ｎによって構成され、（ｎ＋１）個の線形変換ディジタル信号Ｃ０〜Ｃｎをアナログ遅延回路１１０による相対遅延時間と同じ相対遅延時間を持たせて加算することにより、アナログ−ディジタル変換されたディジタル出力信号を生成して出力端子１９０へ出力する。
【００１９】
すなわち、（ｎ＋１）個の線形変換ディジタル信号Ｃ０〜Ｃｎのうち、Ｃ０は単位遅延器１７１に入力され、Ｃ１は加算器１８１に入力され、以下同様にＣｎは加算器１８ｎに入力される。加算器１８１〜１８ｎ−１の出力は、単位遅延器１７２〜１７ｎに入力され、最終段の加算器１８ｎの出力はディジタル出力信号として出力端子１９０へ出力される。このようにディジタル加算回路１６０はアナログ遅延回路１１０の逆の処理を行うことによって、アナログ遅延回路１１０の入力である入力端子１００へのアナログ入力信号に対応したディジタル出力信号を生成する。
【００２０】
以上述べたように、本実施形態によればアナログ入力信号ｘをアナログ遅延回路１１０及びアナログ線形変換回路１３０を介して統計的な性質の異なる複数のアナログ信号成分に分解した後、各信号成分をＡＤＣ１４０〜１４ｎによりそれぞれディジタル信号に変換する。次に、ＡＤＣ１４０〜１４ｎから出力されるディジタル信号をアナログ線形変換回路１３０の逆の変換特性を持つディジタル線形変換回路１５０及びディジタル加算回路１６０を介して合成することにより、アナログ−ディジタル変換されたディジタル出力信号ｙを出力する。
【００２１】
このようにすると、ＡＤＣ１４０〜１４ｎの分解能が低い場合でも、量子化雑音を効果的に抑制して信号対雑音比を向上でき、分解能の高いアナログ−ディジタル変換器を実現することができる。
【００２２】
次に、図１において簡単のためにｎ＝１，ｍ＝１とした場合の例を示す図３を用いて、本実施形態の具体的な動作を説明する。
入力端子１００に入力されるアナログ入力信号は、一つの単位遅延器１２１からなるアナログ遅延回路１１０によって、単位遅延器１２１の遅延時間によって決まる相対遅延時間を持つ２つのアナログ出力信号Ａ０，Ａ１に分けて出力される。アナログ遅延回路１１０の入力（アナログ入力信号）ｘと出力ベクトルＸA （アナログ出力信号Ａ０，Ａ１）の関係は、次式で表される。
【００２３】
【数１】
0003730537.tif 000002
【００２４】
アナログ遅延回路１１０の出力ベクトルＸA は、アナログ線形変換回路１３０に入力される。アナログ線形変換回路１３０の変換行列を
【数２】
0003730537.tif 000003
とする。この変換行列は、２行２列の離散コサイン変換行列に行列式の絶対値を１にするための係数１√２を乗じたものである。このとき、アナログ線形変換回路１３０の出力ベクトルＸC （線形変換アナログ信号Ｂ０，Ｂ１）は、
【数３】
0003730537.tif 000004
となる。
【００２５】
アナログ線形変換回路１３０のアナログの出力ベクトルＸC は、ＡＤＣ１４０，１４１によってディジタルのベクトル信号に変換される。この変換をアナログ信号に対して量子化雑音を付加する操作と考え、ＡＤＣ１４０，１４１において付加される量子化雑音をベクトルＥで表すと、ＡＤＣ１４０，１４１の出力ベクトルＸD は
ＸD ＝ＸC ＋Ｅ
となる。
【００２６】
次に、ＡＤＣ１４０，１４１の出力ベクトルＸD に対して、ディジタル線形変換回路１５０によってアナログ線形変換回路１３０の変換行列Ｃの逆行列Ｃ-1 がかけられる。本実施形態においては、逆行列Ｃ-1 は元の行列Ｃと等しい。
【００２７】
最後に、ディジタル線形変換回路１５０の出力に対して、単位遅延器１７１と加算器１８１からなるディジタル加算回路１６０の伝達関数［ｚ-1  １］が乗じられ、ディジタル出力信号ｙとして次式が得られる。
【００２８】
【数４】
0003730537.tif 000005
【００２９】
すなわち、アナログ入力信号ｘは２倍に増幅されてディジタル出力信号ｙとして出力される。一方、ＡＤＣ１４０，１４１で発生する量子化雑音Ｅ0，Ｅ1 は、次式に示す係数がそれぞれ乗じられた後に、ディジタル加算回路１６０によって単位遅延器１７１の遅延時間による相対遅延時間をもって加算される。
【００３０】
【数５】
0003730537.tif 000006
【００３１】
量子化雑音Ｅ0，Ｅ1 が白色雑音で無相関、かつ｜Ｅ0｜＝｜Ｅ1｜であると仮定すると、ディジタル加算回路１６０の出力（ディジタル出力信号ｙ）における量子化雑音Ｅは、
【数６】
0003730537.tif 000007
となり、個々のＡＤＣ１４０，１４１の量子化雑音の√２倍となる。アナログ入力信号ｘは２倍に増幅されるのに対し、雑音は√２倍となるので、信号対雑音比は３ｄＢ改善されることになる。
【００３２】
信号対雑音比を３ｄＢ改善する別の方法として、アナログ入力信号をアナログ−ディジタル変換器に入力する前に増幅器に通す方法もあるが、この方法では信号振幅がアナログ−ディジタル変換器の入力範囲を超えてしまう可能性がある。
【００３３】
一方、本実施形態ではＡＤＣ１４０，１４１の入力であるアナログ線形変換回路１３０の出力ベクトルＸC の各要素は、アナログ入力信号ｘを低い周波数成分と高い周波数成分に分解したものとなっている。出力ベクトルＸC のうちの低周波成分においては、アナログ入力信号ｘの低周波成分は３ｄＢ増幅されているのに対して高周波域の信号が除去されており、高周波成分においては逆にアナログ入力信号ｘの高周波成分は３ｄＢ増幅されているのに対して低周波域の信号が除去されているので、時間軸上でみた信号振幅は３ｄＢ程度小さくなることが見込まれる。このためＡＤＣ１４０，１４１の入力範囲を超えることなく、信号対雑音比を改善できる。
【００３４】
ＡＤＣ１４０，１４１で発生した量子化雑音についても、信号成分と同様にディジタル線形変換回路１５０を介してディジタル加算回路１６０で加算される。ここで、ディジタル線形変換回路１５０の変換行列の選び方によっては、ＡＤＣ１４０，１４１でそれぞれ発生する量子化雑音同士の相関を低くすることが可能である。このようにすると、ＡＤＣ１４０，１４１から強い相関をもって出力される信号成分の利得と比較して、見かけ上の量子化雑音の利得が小さくなる。この結果、単独のアナログ−ディジタル変換器に比較して、出力の信号対雑音比が改善され、分解能がＡＤＣ１４０，１４１の個々の分解能よりも向上する。
【００３５】
このように本実施形態によると、例えばフラッシュ型アナログ−ディジタル変換器のような分解能は低いが広帯域化の容易な複数のＡＤＣ１４０，１４１を用いつつ、高分解能かつ広帯域のアナログ−ディジタル変換器を実現することができる。
【００３６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るアナログ−ディジタル変換器の構成を示している。本実施形態のアナログ−ディジタル変換器は、直交信号である２つのアナログ入力信号をディジタル信号に変換するように構成されている。
【００３７】
入力端子４００Ａ，４００Ｂには直交信号、すなわち互いに直交する２つのアナログ入力信号が入力される。これら２つのアナログ入力信号は、一つの単位遅延器４２１からなるアナログ遅延回路４１０に入力され、単位遅延器４２１の遅延時間で決まる相対遅延時間を持つ２つのアナログ信号にそれぞれ分解されて出力される。単位遅延器４２１は、２つのアナログ入力信号に対応した２チャネル分の遅延要素からなり、各遅延要素の遅延時間は同じである。
【００３８】
アナログ遅延回路４１０の４個の出力信号は、アナログ線形変換回路４３０によって第１の実施形態と同様に線形変換され、統計的な性質の異なるアナログ信号成分からなる複数（この例では４個）の線形変換アナログ信号にそれぞれ分解される。
【００３９】
アナログ線形変換回路４３０から出力される４個の線形アナログ信号は、それぞれ単位アナログ−ディジタル変換回路（ＡＤＣ）４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂによってディジタル信号に変換される。ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂとしては、ビット数が比較的少ないフラッシュ型アナログ−ディジタル変換器が適しているが、パイプライン型やオーバサンプリング型のアナログ−ディジタル変換器を使用することも可能である。
【００４０】
ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂから出力される４個のディジタル信号は、ディジタル線形変換回路４５０に入力される。ディジタル線形変換回路４５０は、入力される４個のディジタル信号の組に対しアナログ線形変換回路４３０による第１の線形変換の逆変換である第２の線形変換を施すことによって、４個の線形変換ディジタル信号を出力する。従って、ディジタル線形変換回路４５０から出力される４個の線形変換ディジタル信号は、アナログ線形変換回路４３０による第１の線形変換を行う前のアナログ信号をディジタル信号に変換したものと等価となる。
【００４１】
ディジタル線形変換回路４５０から出力される４個の線形変換ディジタル信号は、ディジタル加算回路４６０に入力される。ディジタル加算回路４６０は、アナログ遅延回路４１０における単位遅延器４２１と同じ遅延時間を有し、ディジタル信号を所定の単位時間遅延させる単位遅延器４７１と加算器４８１によって構成され、４個の線形変換ディジタル信号をアナログ遅延回路４１０による相対遅延時間と同じ相対遅延時間を持たせて加算し、一つの信号に合成することにより、アナログ−ディジタル変換されたディジタル出力信号を生成して出力端子４９０へ出力する。単位遅延器４７１及び加算器４８１は、それぞれに入力される２つのディジタル信号に対応して２つの遅延要素及び加算要素をそれぞれ有する。
【００４２】
次に、本実施形態の動作を第１の実施形態と同様に数式を用いて説明する。  入力端子４００Ａ，４００Ｂに入力される２つのアナログ入力信号は、それぞれ一つの複素信号の実部と虚部として扱うものとする。これは典型的には、例えば無線受信機における直交復調信号を構成する２つの信号であるＩ信号(In-phase signal) とＱ信号（Quadrature-phase signal) が相当する。
【００４３】
この複素信号はアナログ遅延回路４１０に入力され、相対遅延時間を持つ２つの複素アナログ信号に分けて出力されるので、アナログ入力信号である複素入力ｘと出力ベクトルＸA の関係は、次式となる。
【数７】
0003730537.tif 000008
【００４４】
出力ベクトルＸA は、アナログ線形変換回路４３０に入力される。アナログ線形変換回路４３０の変換行列を
【数８】
0003730537.tif 000009
とすると、アナログ線形変換回路４３０の出力信号は次式に示す複素ベクトルＸC となる。
【数９】
0003730537.tif 000010
【００４５】
次に、ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂによって、アナログ線形変換回路４３０の出力信号である複素ベクトルＸC がディジタル信号からなる複素ベクトルＸD に変換される。ここで、アナログ線形変換回路４３０での変換を複素ベクトルに対して複素量子化雑音を付加する操作と考え、ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂによってそれぞれ付加される複素量子化雑音をベクトルＥとすると、ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂの出力である複素ベクトルＸD は、
ＸD ＝ＸC ＋Ｅ
となる。
【００４６】
この複素ベクトルＸD に対して、ディジタル線形変換回路４５０によってアナログ線形変換かいろ変換行列Ｃの逆行列Ｃ-1 がかけられ、さらにディジタル加算回路４６０の伝達関数［ｚ-1  １］が乗じられることにより、次式に示すディジタル出力信号ｙが得られる。
【００４７】
【数１０】
0003730537.tif 000011
【００４８】
従って、アナログ入力信号ｘは２倍に増幅されてディジタル出力信号ｙとして出力される。ここで、
【数１１】
0003730537.tif 000012
であるから、ＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂで発生する複素量子化雑音Ｅ0，Ｅ1 は、次式に示す係数がそれぞれ乗じられた後にディジタル加算回路４６０によって加算される。
【００４９】
【数１２】
0003730537.tif 000013
【００５０】
量子化雑音Ｅ0，Ｅ1 が白色雑音で無相関、かつ｜Ｅ0｜＝｜Ｅ1｜であると仮定すると、ディジタル加算回路４６０の出力における量子化雑音Ｅは、第１の実施形態と同様に、
【数１３】
0003730537.tif 000014
となり、個々のＡＤＣ４４０Ａ，４４０Ｂ及び４４１Ａ，４４１Ｂの量子化雑音の√２倍となる。アナログ入力信号ｘは２倍に増幅されるのに対し、雑音は√２倍であるので、信号対雑音比は３ｄＢ改善されることになり、それだけ分解能の向上する。
【００５１】
（第３の実施形態）
図５に、本発明の第３の実施形態に係るアナログ−ディジタル変換器の構成を示す。本実施形態では、入力端子５００からのアナログ入力信号は３つの単位遅延器５２１〜５２３からなるアナログ遅延回路５１０により相対遅延時間を持つ４つのアナログ信号に分解された後、アナログ線形変換回路の一種であるアナログＤＣＴ（離散コサイン変換）回路５３０に入力され、アナログ処理によって離散コサイン変換される。
【００５２】
アナログＤＣＴ回路５３０からの４つの出力信号は単位アナログ−ディジタル変換回路（ＡＤＣ）５４０〜５４３によってそれぞれディジタル信号に変換された後、ディジタル線形変換回路の一種であるディジタルＩＤＣＴ（逆離散コサイン変換）回路５５０によってディジタル処理により逆離散コサイン変換、すなわちＤＣＴ回路５３０と逆の変換が行われる。
【００５３】
ディジタルＩＤＣＴ回路５５０からの４つの出力信号は、３つの単位遅延器５７１〜５７３と加算器５８１〜５８３からなるディジタル加算回路５６０によって、アナログ遅延回路５１０における相対遅延時間と同じ相対遅延時間をもって加算されることにより一つの信号に合成され、アナログ−ディジタル変換されたディジタル出力信号として出力端子５９０へ出力される。
【００５４】
本実施形態によると、詳細は省略するが第１、第２の実施形態と同様の計算により信号成分は４倍に増幅され、ＡＤＣ５４０〜５４３で発生する量子化雑音は２倍となる。すなわち、信号対雑音でみると約６ｄＢの改善効果が得られ、これはアナログ−ディジタル変換器としては分解能が１ビット向上したことに相当する。
【００５５】
（第４の実施形態）
図６は、本発明の第４の実施形態に係るアナログ−ディジタル変換器の構成を示す図である。本実施形態では入力端子６００Ａ，６００Ｂには第２の実施形態と同様に直交信号、すなわち互いに直交する２つのアナログ入力信号が入力される。これらのアナログ入力信号は、３つの単位遅延器６２１〜６２３からなるアナログ遅延回路６１０に入力され、単位遅延器６２１〜６２３の遅延時間で決まる相対遅延時間を持つ４つのアナログ信号にそれぞれ分解されて出力される。単位遅延器６２１〜６２３は、それぞれ２つのアナログ入力信号に対応した２チャネル分の遅延要素からなり、各遅延要素の遅延時間は同じである。
【００５６】
アナログ遅延回路６２０の８個の出力信号は、アナログ線形変換回路の一種であるＤＦＴ（離散フーリエ変換）回路６３０に入力され、アナログ処理によって離散フーリエ変換される。
【００５７】
ＦＦＴ回路６３０から出力される８つのアナログ信号は、それぞれ単位アナログ−ディジタル変換回路（ＡＤＣ）６４０Ａ，６４０Ｂ、６４１Ａ，６４１Ｂ、６４２Ａ，６４２Ｂ及び６４３Ａ，６４３Ｂによってディジタル信号に変換された後、ディジタル線形変換回路の一種であるＩＤＦＴ（逆離散フーリエ変換）回路６５０によってディジタル処理により逆フーリエ変換、すなわちＦＦＴ回路６３０と逆の変換が行われる。
【００５８】
ディジタルＩＤＦＴ回路６５０からの８つの出力信号は、３つの単位遅延器６７１〜６７３と加算器６８１〜６８３からなるディジタル加算回路６６０によって、アナログ遅延回路６１０における相対遅延時間と同じ相対遅延時間をもって加算されることにより直交信号からなる２つの信号に合成され、アナログ−ディジタル変換されたディジタル出力信号として出力端子６９０Ａ，６９０Ｂへ出力される。単位遅延器６７１〜６７３及び加算器６８１〜６８３は、それぞれに入力される２つのディジタル信号に対応して２つの遅延要素及び加算要素をそれぞれ有する。
【００５９】
従って本実施形態によると、第３の実施形態と同様に信号成分は４倍に増幅され、ＡＤＣ５４０〜５４３で発生する量子化雑音は２倍となって、信号対雑音でみると約６ｄＢの改善効果が得られる。
【００６０】
（第５の実施形態）
図７は、本発明の第５の実施形態に係るアナログ−ディジタル変換器の構成を示す図である。線形変換の具体的な例として、第３の実施形態では離散コサイン変換、第４の実施形態では離散フーリエ変換をそれぞれ用いて、アナログ入力信号の信号成分を周波数領域で分解していたが、本実施形態では符号領域で信号成分の分解を行っている。
【００６１】
無線通信システムでは、ディジタル信号処理を容易にするために、アナログ−ディジタル変換の前処理において入力アナログ信号をサンプリングする際に、サンプリング周波数をナイキスト周波数に等しくすることは希であり、多くの場合はナイキスト周波数の数倍程度のサンプリング周波数によるオーバサンプリングを行っている。このようなオーバサンプリングされた信号に対して周波数領域での信号成分の分離を行うと、ほとんどの信号成分が低周波域に集中する。このため、分離された各信号成分を個別のＡＤＣによってアナログ−ディジタル変換しても、事実上一つのＡＤＣによってアナログ−ディジタル変換を行う場合と同じことになる。このように予め周波数分布が限られたアナログ信号をディジタル信号に変換する場合には、周波数領域での分解は適していない。
【００６２】
無線通信における多重化の方式として、ＦＤＭＡ（周波数分割多元接続）方式のほかにＣＤＭＡ（符合分割多元接続）方式があるように、信号成分を分解するには周波数領域での分解のほか、符号領域での分解を行うことも可能である。
【００６３】
このような符号領域での分解を行うため、本実施形態では図７に示すようにアナログ線形変換回路としてアナログユニタリ変換回路７３０を用い、またディジタル線形変換回路としてディジタル逆ユニタリ変換回路７５０を用いている。入力端子７００、単位遅延器７２１〜７２３からなるアナログ遅延回路７１０及びＡＤＣ７４０〜７４２、単位遅延器７７１〜７７３と加算器７８１〜７８３からなるディジタル加算回路７６０及び出力端子７９０については、図５と同様である。
【００６４】
すなわち、本実施形態ではアナログ線形変換における変換行列としてユニタリ行列を用いている。ユニタリ行列とは、逆行列と共役転置行列が等しい正方行列であり、各行・各列のベクトルが互いに直交している。この直交性のために、入力されたアナログ信号はそれぞれ直交した成分に分解される。特に、
【数１４】
0003730537.tif 000015
のように、各行列要素の絶対値が等しく、符号が＋または−である行列の場合、アナログ線形変換回路であるアナログユニタリ変換回路７３０及びディジタル線形変換回路であるディジタル逆ユニタリ変換回路７５０の構成が単純となるという利点もある。
【００６５】
本実施形態によると、オーバサンプリングされたアナログ信号のような周波数分布が限られたアナログ信号をディジタル信号に変換できる高分解能かつ広帯域をアナログ−ディジタル変換器を実現することが可能であり、第３の実施形態と同様にディジタル出力信号は信号対雑音比で６ｄＢ、分解能で１ビットの改善が期待できる。
【００６６】
（第６の実施形態）
図８は、本発明の第６の実施形態に係るアナログ−ディジタル変換器の構成を示す図であり、第５の実施形態ではアナログ入力信号が１つの場合であるのに対して、Ｉ，Ｑ信号のような直交信号である２つのアナログ入力信号をそれぞれディジタル信号に変換する場合に、符号領域での分解すなわちユニタリ行列による変換を適用した例である。
【００６７】
本実施形態のアナログ−ディジタル変換器は、第４の実施形態である図６に示した構成におけるアナログＤＦＴ回路６３０及びディジタルＩＤＦＴ回路６５０がアナログユニタリ変換回路８３０及びディジタル逆ユニタリ変換回路８５０に置き換えられた構成となっている。
【００６８】
直交信号である２つのアナログ入力信号を受ける入力端子８００Ａ，８００Ｂ、単位遅延器８２１〜８２３からなるアナログ遅延回路８１０、ＡＤＣ８４０Ａ，８４０Ｂ、８４１Ａ，８４１Ｂ、８４２Ａ，８４２Ｂ及び８４３Ａ，８４３Ｂ、単位遅延器８７１〜８７３と加算器８８１〜８８３からなるディジタル加算回路８６０及び直交信号である２つのアナログ出力信号を出力するための出力端子８９０Ａ，８９０Ｂについては、図６と同様である。
【００６９】
ここで、アナログユニタリ変換回路８３０に用いるユニタリ行列としては、例えば以下に示すような行列が挙げられる。
【数１５】
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【００７０】
このような構成によっても第５の実施形態と同様の原理によって分解能の向上を図ることができる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば低い電源電圧の下で広帯域かつ高分解能の特性を実現できるアナログ−ディジタル変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【図２】同実施形態におけるアナログ変換回路の等価回路図
【図３】同実施形態に係るアナログ−ディジタル変換器のより具体的な構成例を示すブロック図
【図４】本発明の第２の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【図５】本発明の第３の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【図６】本発明の第４の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【図７】本発明の第５の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【図８】本発明の第６の実施形態に係るアナログ−ディジタル変換器の構成を示すブロック図
【符号の説明】
１００，４００Ａ，４００Ｂ，５００，６００Ａ，６００Ｂ，７００，８００Ａ，８００Ｂ…入力端子
１１０，４１０，５１０，６１０，７１０，８１０…アナログ遅延回路
１２１〜１２ｎ，４２１，５２１〜５２３，６２１〜６２３，７２１〜７２３，８２１〜８２３…単位遅延器
１３０，４３０…アナログ線形変換回路
１４０〜１４ｍ，４４０Ａ，４４０Ｂ４４１Ａ，４４１Ｂ，５４０〜５４３，６４０Ａ，６４０Ｂ，６４１Ａ，６４１Ｂ，７４０〜７４３，８４０Ａ，８４０Ｂ，８４１Ａ，８４１Ｂ，８４２Ａ，８４２Ｂ，８４３Ａ，８４３Ｂ…単位アナログ−ディジタル変換回路
１５０，４５０…ディジタル線形変換回路
１６０，４６０，５６０，６６０，７６０，８６０…ディジタル加算回路
１７１〜１７ｎ，４７１，５７１〜５７３，６７１〜６７３，７７１〜７７３，８７１〜８７３…単位遅延器
１８１〜１８ｎ，４８１，５８１〜５８３，６８１〜６８３，７８１〜７８３，８８１〜８８３…加算器
１９０，４９０Ａ，４９０Ｂ，５９０，６９０Ａ，６９０Ｂ，７９０Ａ，７９０Ｂ，８９０Ａ，８９０Ｂ…出力端子
５３０…アナログＤＣＴ回路（アナログ線形変換回路）
５５０…ディジタルＩＤＣＴ回路（ディジタル線形変換回路）
６３０…アナログＤＦＴ回路（アナログ線形変換回路）
６５０…ディジタルＩＤＦＴ回路（ディジタル線形変換回路）
７３０，８３０…アナログユニタリ変換回路（アナログ線形変換回路）
７５０，８５０…ディジタル逆ユニタリ変換回路（ディジタル線形変換回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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