(57)【特許請求の範囲】
【請求項１】
シリコン基板に形成された第１の導電型のウエルと、
第１の導電型の不純物濃度が第１の導電型のウエルより高い第１の領域と、第２の導電型の第２の領域と、前記第２の領域内に形成された第１の導電型の第３の領域とを第１の導電型のウエルの上層部に有し、第１の領域と第２の領域とを帯状分離溝によって相互に分離しているバイポーラトランジスタと、
下部が第１の導電型のウエルの周囲に隣接しつつ環状に延在して第１の導電型のウエルを区画し、かつ下部に連続する上部が第１の領域及び第２の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型のｐｎ分離用ウエルと、ｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝とを有して、バイポーラトランジスタを素子分離する素子分離構造と
を備え、
帯状分離溝が第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在して両端部で第１の浅溝型素子分離溝に連続し、
第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつｐｎ分離用ウエルの幅は５０μｍ以下であり、
第１の領域及び第２の領域上に形成されたシリサイド層と同じ構成のシリサイド層がｐｎ分離用ウエル上に設けられ、
前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、
前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴とする半導体装置。
【請求項２】
シリコン基板がｐ型基板であり、かつバイポーラトランジスタがＮＰＮバイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコン基板に形成されたｎ型ウエルと、
ｎ型ウエルの上層部の一部領域に形成されたｐ型ウエルと、
ｎ型の不純物濃度がｎ型ウエルより高い第１の領域をｎ型ウエルの上層部に有し、かつｐ型の不純物濃度がｐ型ウエルより高い第２の領域及び前記第２の領域内に形成されたｎ型の第３の領域をｐ型ウエルの上層部にそれぞれ有し、第１の領域と第２の領域とを第１の帯状分離溝によって、第２の領域と第３領域とを第２の帯状分離溝によってそれぞれ相互に分離しているＰＮＰバイポーラトランジスタと、
下部がｎ型ウエルの周囲に隣接しつつ環状に延在してｎ型ウエルを区画し、かつ下部に連続する上部が第１から第３の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられたｐ型のｐｎ分離用ウエルと、ｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝とを有して、バイポーラトランジスタを素子分離する素子分離構造と
を備え、
第１の帯状分離溝及び第２の帯状分離溝が、それぞれ、第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の帯状分離溝が第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在し、第２の帯状分離溝が第１の浅溝型素子分離溝で囲まれた第２の領域と第３の領域との境界に延在し、それぞれ、両端部で第１の浅溝型素子分離溝に連続し、
第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつｐｎ分離用ウエルの幅は５０μｍ以下であり、
第２の領域及び第３の領域上に形成されたシリサイド層と同じ構成のシリサイド層が、第１の領域上及びｐｎ分離用ウエル上に設けられ、
前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、
前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴とする半導体装置。
【請求項４】
ＢｉＣＭＯＳとして構成されていることを特徴とする請求項１から３のうちのいずれか１項に記載の半導体装置。
【請求項５】
シリコン基板の中に形成された第１の導電型のウエルと、
第１の導電型の不純物濃度が第１の導電型のウエルより高い第１の領域と、第２の導電型の第２の領域と、前記第２の領域内に形成された第１の導電型の第３の領域とを第１の導電型のウエルの上層部に有し、第１の領域と第２の領域とを帯状分離溝によって相互に分離しているバイポーラトランジスタと、
下部が第１の導電型のウエルの周囲に隣接しつつ環状に延在して第１の導電型のウエルを区画し、かつ下部に連続する上部が第１の領域及び第２の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型の第１のｐｎ分離用ウエルと、第１のｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝と、第２の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型の第２のｐｎ分離用ウエルと、第２のｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第３の浅溝型素子分離溝とを有して、前記第1のｐｎ分離用ウエルの前記断続部と前記第２のｐｎ分離用ウエルの前記断続部とは、第１の導電型の前記第３の領域に形成された電極を中心に放射状に見たときに、重ならないように配置されるバイポーラトランジスタを素子分離する素子分離構造と
を備え、
帯状分離溝が第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在して両端部で第１の浅溝型素子分離溝に連続し、
第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつ第１及び第２のｐｎ分離用ウエルの幅が５０μｍ以下であり、
第１の領域及び第２の領域上に形成されたシリサイド層と同じ構成のシリサイド層が、第１及び第２のｐｎ分離用ウエル上に設けられ、
前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、
前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴とする
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浅溝型素子分離構造によって素子分離されたバイポーラトランジスタをシリコン基板に備えた半導体装置に関し、更に詳細には、ディッシングしていない浅溝型素子分離構造を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、ＭＯＳＦＥＴに比べて、構造や製造方法がやや複雑であるものの、高速動作性、重負荷駆動能力及び低雑音性に優れたトランジスタであって、半導体装置の集積回路を構成する重要な一つの構成要素として多用されている。
例えば、バイポーラトランジスタとＣＭＯＳとを複合化したＢｉＣＭＯＳは、バイポーラトランジスタの長所とＣＭＯＳの長所とを兼ね備えた優れた半導体装置として広く利用されている。
【０００３】
ここで、図１０及び図１１を参照して、素子分離構造としてＬＯＣＯＳ（熱酸化膜）を使った従来のバイポーラトランジスタを備える半導体装置の構成を説明する。図１０はＮＰＮバイポーラトランジスタの平面図、及び図１１は図１０の線Ｉ−Ｉでの断面図である。
半導体装置１００は、図１０及び図１１に示すように、一つのｐ型シリコン基板１０２に設けられ、相互に同じ構成を有する２個のＮＰＮバイポーラトランジスタ１０４Ａ、Ｂで構成されていて、２個のＮＰＮバイポーラトランジスタ１０４Ａ、Ｂの各部位は、２個のコレクタ領域を中心にして相互に対称的に配置されている。尚、２個のＮＰＮバイポーラトランジスタ１０２Ａ、Ｂの同じ部位には同じ符号を付け、添字のＡ、Ｂでそれぞれ区別している。
【０００４】
２個のＮＰＮバイポーラトランジスタ１０４Ａ、Ｂは、それぞれ、ＬＯＣＯＳ１０６によって区画されたシリコン基板１０２の素子形成領域に、コレクタを構成するｎ型ウエル１０７Ａ、Ｂと、ｎ型ウエル１０７Ａ、Ｂの上部に形成されたｐ領域からなるベース領域１０８Ａ、Ｂと、ベース領域１０８Ａ、Ｂの上部に形成されたｎ+ 領域からなるエミッタ領域１１０Ａ、Ｂと、エミッタ領域１１０Ａ、Ｂの周りのベース領域１０８Ａ、Ｂに設けられた、ｐ+ 領域からなるベース電極引き出し領域１１２Ａ、Ｂとを備えている。
また、ｎ型ウエル１０７Ａ、Ｂの上部には、ＬＯＣＯＳ１０６によってベース電極引き出し領域１１２Ａ、Ｂから電気的に分離された、ｎ+ 領域からなるコレクタ電極引き出し領域１１４Ａ、Ｂが形成されている。逆に言えば、ベース領域１０８Ａ、Ｂ、エミッタ領域１１０Ａ、Ｂ、ベース電極引き出し領域１１２Ａ、Ｂは、ＬＯＣＯＳ１０６によってコレクタ電極引き出し領域１１４Ａ、Ｂから電気的に分離されている。
【０００５】
ベース電極引き出し領域１１２Ａ、Ｂ、エミッタ領域１１０Ａ、Ｂ及びコレクタ電極引き出し領域１１４Ａ、Ｂには、それぞれ、ベース電極１１６Ａ、Ｂ、エミッタ電極１１８Ａ、Ｂ、及びコレクタ電極１２０Ａ、Ｂが設けてある。
ベース電極１１６Ａ、Ｂ及びコレクタ電極１２０Ａ、Ｂは、それぞれ、ＣｏＳｉ2 、ＴｉＳｉ2 等のシリサイド層で形成され、エミッタ電極１１８Ａ、Ｂは、ポリシリコン層１１８ａとシリコン酸化膜１１８ｂの２層構造で形成され、２層構造の周りにシリコン酸化膜からなるサイドウォール１１８ｃが形成されている。
【０００６】
そして、コレクタ電極引き出し領域１１４Ａ、Ｂを他の領域から分離するＬＯＣＯＳ１０６の部分を除いて、ＬＯＣＯＳ１０６下には、ｎ型ウエル１０７Ａ、Ｂ同士をｐｎ接合分離のためのｐ型ウエル１２２が、ｎ型ウエル１０７Ａ、Ｂをそれぞれ取り囲むように形成されている。
【０００７】
ところで、半導体装置の微細化及び高集積化が進むとともに、半導体装置を構成するバイポーラトランジスタ、ＭＯＳＦＥＴ等のトランジスタ素子の微細化が要求されている。そのためには、素子分離領域を微細化することも必要であって、従来のＬＯＣＯＳではバーズビークの存在が無視できず、素子分離領域の微細化に制約が生じていた。
そこで、従来のＬＯＣＯＳによる素子分離に代えて素子分離溝によるＳＴＩ（shallow Trench Isolation、浅溝型素子分離) が注目を集めている。
【０００８】
ここで、図１２及び図１３を参照して、ＳＴＩによる素子分離法について説明する。図１２（ａ）から（ｃ）及び図１３（ｄ）から（ｆ）は、それぞれ、ＳＴＩにより素子分離する際の各工程の基板断面図である。
先ず、図１２（ａ）に示すように、シリコン基板１３０上に薄いＳｉＯ2 膜（図示せず）を形成した後、ＣＶＤ法によりＳｉ3 Ｎ4 膜１３２を成膜する。
次いで、フォトレジスト膜をＳｉ3 Ｎ4 膜１３２上に成膜し、パターニングして素子分離溝の開口パターンを有するエッチングマスク１３４を形成する。続いてエッチングマスク１３４を使ってＳｉ3 Ｎ4 膜１３２をエッチングし、図１２（ｂ）に示すように、Ｓｉ3 Ｎ4 膜からなるハードマスク１３６を形成する。薄いＳｉＯ2 膜（図示せず）は、Ｓｉ3 Ｎ4 膜１３２のストレスによりシリコン基板１３０の主面に欠陥が発生するのを防止するために成膜される。
続いて、ハードマスク１３６を使ったドライエッチング法によって、シリコン基板１３０をエッチングして、図１２（ｃ）に示すように、溝１３８を形成する。
【０００９】
次いで、図１３（ｄ）に示すように、ハードマスク１３６上を含めて、シリコン基板１３０上に絶縁膜、例えばＳｉＯ2 膜１４０を成膜し、溝１３８を埋め込む。また、ＴＥＯＳを用いたＣＶＤ法により、ＴＥＯＳ−ＳｉＯ2 膜を成膜しても良い。
続いて、図１３（ｅ）に示すように、ＣＭＰ法により、ＳｉＯ2 膜１４０を研磨し、Ｓｉ3 Ｎ4 膜１３２からなるハードマスク１３６を露出させる。Ｓｉ3 Ｎ4 膜は、ＣＭＰ研磨速度がＳｉＯ2 膜に比べて遅いので、研磨ストリッパとして機能する。
次いで、図１３（ｆ）に示すように、ハードマスク１３６のＳｉ3 Ｎ4 膜１３６をエッチングして除去し、素子分離溝１４２で分離された素子形成領域１４４を形成する。
【００１０】
【発明が解決しようとする課題】
ところで、近年、携帯電話等でアナログ信号回路／デジタル信号回路を混載した混載ＬＳＩが用いられている。一般に、アナログ信号回路を形成した領域では、デジタル信号回路を形成した領域に比べて、回路を構成するトランジスタ素子の構成数が少なく、かつトランジスタ素子が孤立し、分散して配置されている。そして、近年の微細ＬＳＩでは、素子分離領域にはＳＴＩが用いられ、しかもＳＴＩの形成には、研磨にＣＭＰが、通常、使用されている。
【００１１】
しかし、ＣＭＰの研磨レートは下地パターン密度に大きく依存している。つまり、ＣＭＰは、研磨対象でないシリコン基板の凸パターンの密度が高い領域では、研磨レートが低く、アナログ信号回路を形成した領域のように、凸パターンの密度が低い領域では、研磨レートが高いという研磨特性を有する。
そのために、ＣＭＰ法を使って絶縁膜を研磨してＳＴＩを形成する従来の浅溝型素子分離法では、シリコン基板の凸パターン密度が低い領域、例えば素子分離領域に、図１４（ａ）に示すように、研磨による凹み（Dishing ：ディッシング）が発生する。その結果、Ｓｉ3 Ｎ4 膜を除去した後には、図１４（ｂ）に示すように、凸パターン密度が低い領域、例えば素子分離領域が、他の領域、例えば素子形成領域に比べて一段低くなるという問題があった。
【００１２】
そのために、前述した図１１のＮＰＮバイポーラトランジスタ１０４では、図１５（ａ）に示すように、シリサイド層をＳｉ基板表面に形成するために、拡散層の表面上の酸化膜を完全に除去するので、この際に、凹んだＳＴＩ１０６の側縁で、ｐ+ 領域からなるベース引き出し領域１１２の下のｎ型ウエル１０７が一部露出する。
その結果、ベース電極引き出し領域１１２上にＣｏＳｉ2 等のシリサイドからなるベース電極１１６を形成した際、ディッシング量が大きくなればなるほど、ベース電極層１１６がｎ型ウエル１０７に短絡するため、製品歩留りが低下するという問題を招いていた。
【００１３】
また、ＭＯＳＦＥＴでは、図１５（ｂ）では、ゲート電極が凹んだＳＴＩの側縁を跨がって形成された時には、側縁に寄生トランジスタが形成され、トランジスタ特性に好ましくない影響を与える。
【００１４】
そこで、本発明の目的は、浅溝型素子分離構造により素子分離した半導体装置であって、ディッシングが素子分離領域に生じないような構成を備えた半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明者は、ＣＭＰによる研磨では、研磨レートが下地パターンに依存していて、素子分離溝と素子分離溝との間に存在するシリコン基板の凸パターンの密度が低い素子分離領域でディッシングが生じることに注目し、素子分離領域で凸パターンの密度を高くする、換言すれば狭幅の素子分離溝を小さいピッチで多数本形成することを着想した。
【００１６】
ところで、特開平１０−１７３０３５号公報には、ＳＴＩによる素子分離領域でディッシングが生じないようにするために、素子分離領域に延在する広幅のＳＴＩに代えて、ＳＴＩの幅が素子形成領域に設けるＳＴＩとほぼ同じ幅の細い多数本のＳＴＩを設け、ＳＴＩの間をダミー拡散層にする試みが提案されている。
例えば、ＭＯＳＦＥＴの素子分離領域を、図１６に示すように、狭幅の３本のＳＴＩと、ＳＴＩ間のダミー拡散層とから構成することにより、ＳＴＩが素子形成領域と同等の密度で素子分離領域に形成されているので、素子分離領域のＳＴＩにはディッシングが生じないとしている。
【００１７】
そこで、例えば前述の半導体装置１００のＬＯＣＯＳ１０６に代えてＳＴＩを使用し、かつ前掲公報に記載の方法を適用する。
即ち、図１７及び図１８に示すように、コレクタ電極引き出し領域１１２Ａ、Ｂの間に介在するＬＯＣＯＳ１０６に代えて、相互に離隔した２本の狭幅のＳＴＩ１３０Ａ、Ｂと、その間に形成されたダミー拡散層１３２と、ベース電極等としてシリサイド層を形成した際に同時ダミー拡散層上に形成されたシリサイド層１３４とから構成され、ダミー拡散層１３２がｎ型ウエル１０７Ａ、Ｂをｐｎ分離するｐ型ウエルとして機能する。
【００１８】
しかし、図１７に示すように、２本のＳＴＩ１３０Ａ、Ｂの間に全面に形成されたシリサイド層１３４を介して、ｎ型ウエル１０７Ａ、Ｂとダミー拡散層１３２とが短絡する、或いはｎ型ウエル１０７Ａとｎ型ウエル１０７Ｂとが短絡するという問題が生じる。
従って、ウエルとダミー拡散層との短絡、更にはウエル同士の短絡を防止するようにすることが重要である。
【００１９】
そこで、本発明に係る半導体装置は、上記目的を達成するために、シリコン基板に形成された第１の導電型のウエルと、  第１の導電型の不純物濃度が第１の導電型のウエルより高い第１の領域と、第２の導電型の第２の領域と、前記第２の領域内に形成された第１の導電型の第３の領域とを第１の導電型のウエルの上層部に有し、第１の領域と第２の領域とを帯状分離溝によって相互に分離しているバイポーラトランジスタと、  下部が第１の導電型のウエルの周囲に隣接しつつ環状に延在して第１の導電型のウエルを区画し、かつ下部に連続する上部が第１の領域及び第２の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型のｐｎ分離用ウエルと、ｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝とを有して、バイポーラトランジスタを素子分離する素子分離構造と  を備え、  帯状分離溝が第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在して両端部で第１の浅溝型素子分離溝に連続し、  第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつｐｎ分離用ウエルの幅は５０μｍ以下であり、  第１の領域及び第２の領域上に形成されたシリサイド層と同じ構成のシリサイド層がｐｎ分離用ウエル上に設けられ、  前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、  前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴としている。  また、本発明に係る別の半導体装置は、シリコン基板に形成されたｎ型ウエルと、  ｎ型ウエルの上層部の一部領域に形成されたｐ型ウエルと、  ｎ型の不純物濃度がｎ型ウエルより高い第１の領域をｎ型ウエルの上層部に有し、かつｐ型の不純物濃度がｐ型ウエルより高い第２の領域及び前記第２の領域内に形成されたｎ型の第３の領域をｐ型ウエルの上層部にそれぞれ有し、第１の領域と第２の領域とを第１の帯状分離溝によって、第２の領域と第３領域とを第２の帯状分離溝によってそれぞれ相互に分離しているＰＮＰバイポーラトランジスタと、  下部がｎ型ウエルの周囲に隣接しつつ環状に延在してｎ型ウエルを区画し、かつ下部に連続する上部が第１から第３の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられたｐ型のｐｎ分離用ウエルと、ｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝とを有して、バイポーラトランジスタを素子分離する素子分離構造と  を備え、  第１の帯状分離溝及び第２の帯状分離溝が、それぞれ、第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の帯状分離溝が第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在し、第２の帯状分離溝が第１の浅溝型素子分離溝で囲まれた第２の領域と第��の領域との境界に延在し、それぞれ、両端部で第１の浅溝型素子分離溝に連続し、  第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつｐｎ分離用ウエルの幅は５０μｍ以下であり、  第２の領域及び第３の領域上に形成されたシリサイド層と同じ構成のシリサイド層が、第１の領域上及びｐｎ分離用ウエル上に設けられ、  前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、  前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴としている。  また、本発明に係る更に別の半導体装置は、シリコン基板の中に形成された第１の導電型のウエルと、第１の導電型の不純物濃度が第１の導電型のウエルより高い第１の領域と、第２の導電型の第２の領域と、前記第２の領域内に形成された第１の導電型の第３の領域とを第１の導電型のウエルの上層部に有し、第１の領域と第２の領域とを帯状分離溝によって相互に分離しているバイポーラトランジスタと、  下部が第１の導電型のウエルの周囲に隣接しつつ環状に延在して第１の導電型のウエルを区画し、かつ下部に連続する上部が第１の領域及び第２の領域を取り囲む第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型の第１のｐｎ分離用ウエルと、第１のｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第２の浅溝型素子分離溝と、第２の浅溝型素子分離溝の周囲を連続して又は断続して囲んで隣接して設けられた第２の導電型の第２のｐｎ分離用ウエルと、第２のｐｎ分離用ウエルの周囲を囲んで隣接して設けられた第３の浅溝型素子分離溝とを有して、前記第1のｐｎ分離用ウエルの前記断続部と前記第２のｐｎ分離用ウエルの前記断続部とは、第１の導電型の前記第３の領域に形成された電極を中心に放射状に見たときに、重ならないように配置されるバイポーラトランジスタを素子分離する素子分離構造と  を備え、  帯状分離溝が第１の浅溝型素子分離溝と同じ構造の浅溝型素子分離溝として形成され、かつ第１の浅溝型素子分離溝で囲まれた第１の領域と第２の領域との境界に延在して両端部で第１の浅溝型素子分離溝に連続し、  第１及び第２の浅溝型素子分離溝の幅は０．１μｍ以上１０μｍ以下であって、かつ第１及び第２のｐｎ分離用ウエルの幅が５０μｍ以下であり、  第１の領域及び第２の領域上に形成されたシリサイド層と同じ構成のシリサイド層が、第１及び第２のｐｎ分離用ウエル上に設けられ、  前記第１の浅溝型素子分離溝、前記第２の浅溝型素子分離溝、および、前記帯状分離溝の深さが、前記第１の導電型のウエルおよび前記第２の導電型のｐｎ分離用ウエルの深さより浅く設けられており、  前記第２の導電型のｐｎ分離用ウエル上に設けられているシリサイド層が前記第２の導電型のｐｎ分離用ウエル領域とほぼ同じ領域を形成していることを特徴としている。
【００２０】
本発明で、一のバイポーラトランジスタの第１の浅溝型素子分離溝と、一のバイポーラトランジスタに隣合うバイポーラトランジスタ又は他のトランジスタ素子の第１の浅溝型素子分離溝との間の面積Ｓと、面積Ｓ内の環状ｐｎ分離用ウエルの総面積Ｗとの比率、即ちＷ×１００／Ｓを凸パターンの密度（％）とすると、凸パターンの密度は高い方が好ましく、例えば１５％以上が好ましく、また、第２の浅溝型素子分離溝同士の間隔、即ちｐｎ分離用ウエルの幅は狭い、例えば５０μｍ以下の方が好ましい。
【００２１】
本発明では、間隔を狭くした複数本の狭幅の第２の素子分離溝を素子分離領域に設けることにより、素子分離溝を埋める絶縁膜を研磨する際のディッシングを防止し、かつ素子分離溝と素子分離溝との間の全間隔にわたりｐｎ分離用ウエルを形成することにより、ウエルの深さ方向の電気的分離を確実にしている。
【００２２】
本発明の半導体装置は、浅溝型素子分離構造によって素子分離されたバイポーラトランジスタをシリコン基板に備えた半導体装置である限り構成に制約なく適用できるが、特に、作製上の便宜から、ベース電極及びコレクタ電極を形成したシリサイド層と同じ構成のシリサイド層がｐｎ分離用ウエル上に形成される半導体装置に好適に適用できる。
本発明では、素子分離溝から素子分離溝まで全間隔にわたりｐｎ分離用ウエルが形成されているので、ｐｎ分離用ウエル上にシリサイド層を形成しても、従来の方法のようにウエル同士の間でシリサイド層を介した短絡が発生しないからである。
【００２３】
例えば、本発明に係る半導体装置は、ＢｉＣＭＯＳとして構成されていても良く、更には、シリコン基板がｐ型基板であり、かつバイポーラトランジスタがＮＰＮバイポーラトランジスタであっても、また、シリコン基板がｐ型基板であり、かつバイポーラトランジスタがＰＮＰバイポーラトランジスタであって、コレクタ・ウエルを構成するｐ型ウエルを取り囲むｎ型ウエルを備え、ｐｎ分離用のｐ型ウエルがｎ型ウエルを取り囲んでいるようにしても良い。
【００２４】
【発明の実施の形態】
以下に、添付図面を参照し、実施例を挙げて本発明の実施の形態を具体的かつ詳細に説明する。
実施形態例１
本実施形態例は、本発明に係る半導体装置の実施形態の一例であって、図１は本実施形態例の半導体装置の要部、即ちＮＰＮバイポーラトランジスタの構成を示す平面図、図２は半導体装置の断面図である。
本実施形態例の半導体装置１０は、ＢｉＣＭＯＳトランジスタであって、図２に示すように、ＮＰＮバイポーラトランジスタ１２と、ｎチャネルＭＯＳＦＥＴ１４と、ｐチャネルＭＯＳＦＥＴ１６とを同一のｐ型シリコン基板１８に備えている。
本半導体装置１０では、ＮＰＮバイポーラトランジスタ１２と、ｎチャネルＭＯＳＦＥＴ１４及びｐチャネルＭＯＳＦＥＴ１６のＣＭＯＳとを素子分離する浅溝型素子分離構造は、図１及び図２に示すように、２本の環状ＳＴＩ、即ちシリコン基板１８に設けられた溝を絶縁膜、例えばシリコン酸化膜で埋めた共通の第１の環状ＳＴＩ２０ａ及び第２の環状ＳＴＩ２０ｂによって構成されている。
換言すれば、ＮＰＮバイポーラトランジスタ１２と、ｎチャネルＭＯＳＦＥＴ１４及びｐチャネルＭＯＳＦＥＴ１６のＣＭＯＳとは、それぞれ、共通の第１の環状ＳＴＩ２０ａ及び第２の環状ＳＴＩ２０ｂによって区画された素子形成領域内に形成されている。
【００２５】
本実施形態例では、第１の環状ＳＴＩ２０ａ及び第２の環状ＳＴＩ２０ｂの幅は、トランジスタ素子のレイアウトに依存するが、好適には、０．１μｍから１０μｍ程度である。
【００２６】
ＮＰＮバイポーラトランジスタ１２を素子分離する浅溝型素子分離構造は、ＮＰＮバイポーラトランジスタ１２のコレクタを構成するｎ型ウエル２２（コレクタ・ウエル２２）の領域を区画する第１のＳＴＩ２０ａとその外周の第２のＳＴＩ２０ｂとで構成されている。
そして、第１の環状ＳＴＩ２０ａからその外側の第２の環状ＳＴＩ２０ｂまでの全領域にわたるシリコン基板１８には、ｐｎ接合分離の拡散層として機能する環状ｐ型ウエル２１が、コレクタ・ウエル２２の周囲を取り囲むように形成されている。
第１のＳＴＩ２０ａで区画された素子形成領域には、ｎ型ウエル２２（コレクタ・ウエル２２）と、ｎ型ウエル２２の上部に形成されたｐ領域からなるベース領域２４と、ベース領域２４の上部に形成されたｎ+ 領域からなるエミッタ領域２６と、エミッタ領域２６の周りのベース領域２４に設けられ、ｐ+ 領域からなるベース電極引き出し領域２８とが形成されている。
【００２７】
また、ｎ型ウエル２２の上縁部には、ｎ+ 領域からなるコレクタ電極引き出し領域３２が形成され、かつ第１のＳＴＩ２０ａの内側に延在する内側ＳＴＩ３０によってベース領域２４、エミッタ領域２６、ベース電極引き出し領域２８から電気的に分離されている。
【００２８】
ベース電極引き出し領域２８、エミッタ領域２６及びコレクタ電極引き出し領域３２には、それぞれ、ベース電極３４、エミッタ電極３６及びコレクタ電極３８が設けられている。
ベース電極３４及びコレクタ電極３８は、それぞれ、ＣｏＳｉ2 、ＴｉＳｉ2 等のシリサイド層で形成されている。エミッタ電極３６は、ポリシリコン層３６ａとシリコン酸化膜３６ｂの２層構造で形成され、２層構造の周りにシリコン酸化膜からなるサイドウォール３６ｃを備えている。
また、第１のＳＴＩ２０ａと第２のＳＴＩ２０ｂとの間のｐ型ウエル２１の上面には、ベース電極３４及びコレクタ電極３８と同じシリサイド層３９が、ダミーとして全面に形成されている。
尚、図示していないが、ｐ型ウエル２１の上面にｐ+ 領域が形成され、その上にシリサイド層３９が形成された構成となっていても良い。
【００２９】
ｎチャネルＭＯＳＦＥＴ１４及びｐチャネルＭＯＳＦＥＴ１６は、第１のＳＴＩ２０ａ及び第２のＳＴＩ２０ｂによってＮＰＮバイポーラトランジスタ１２から素子分離された素子形成領域内に形成された既知の構成のＬＤＤ型ＭＯＳＦＥＴである。
【００３０】
ｎチャネルＭＯＳＦＥＴ１４は、ｐ型ウエル４０上にゲート酸化膜４２を介して設けられたゲート電極４４と、ｐ型ウエル４０の上部のゲート電極４４の両脇に設けられたｎ+ 領域のソース／ドレイン領域４６とを有する。
ゲート電極４４は、ポリシリコン層４４ａと、ポリシリコン層４４ａ上に形成されたシリサイド層４４ｂとの２層構造として形成され、２層構造の周りにサイドウォール４４ｃを備えている。
また、ソース／ドレイン領域４６上には、シリサイド層からなるソース／ドレイン電極４７が形成されている。
【００３１】
ｐチャネルＭＯＳＦＥＴ１６は、ｎチャネルＭＯＳＦＥＴ１４とは内側ＳＴＩ３０によって分離され、ｎ型ウエル４８上にゲート酸化膜４２を介して設けられたゲート電極５０と、ｎ型ウエル４８の上部のゲート電極５０の両脇に設けられたｐ+ 領域のソース／ドレイン領域５２とを有する。
ゲート電極５０は、ポリシリコン層５０ａと、ポリシリコン層５０ａ上に形成されたシリサイド層５０ｂとの２層構造として形成され、２層構造の周りにサイドウォール５０ｃを備えている。
また、ソース／ドレイン領域５２上には、シリサイド層からなるソース／ドレイン電極５３が形成されている。
【００３２】
次に、図３及び図４を参照して、半導体装置１０の作製方法を説明する。図３（ａ）から（ｃ）及び図４（ｄ）から（ｆ）は、それぞれ、半導体装置１０を作製する際の工程毎の断面図である。
先ず、ｐ型シリコン基板１８に第１のＳＴＩ２０ａ及び第２のＳＴＩ２０ｂ並びに内側ＳＴＩ３０を形成し、次いでシリコン基板１８にイオン注入して、図３（ａ）に示すように、第１のＳＴＩ２０ａと第２のＳＴＩ２０ｂとの間のシリコン基板１８にｐ型ウエル２１を、ｎチャネルＭＯＳＦＥＴ１４の素子形成領域にｐ型ウエル４０を、及びｐチャネルＭＯＳＦＥＴ１６の素子形成領域にｎ型ウエル４８を形成する。
イオン注入に当たっては、既知の高エネルギー注入法を用いて、ｎ型不純物としてリン（Ｐ）を使ったときには、４００〜８００ＫｅＶの注入エネルギーで、１×１０13〜１×１０14ｃｍ-2のドーズ量を注入する。また、ｐ型不純物としてボロンを使ったときには、１５０〜４００ＫｅＶの注入エネルギーで、１×１０13〜１×１０14ｃｍ-2のドーズ量を注入する。
【００３３】
次に、図３（ｂ）に示すように、シリコン基板１８上に、膜厚２〜４ｎｍのゲート酸化膜４２、及び膜厚１０〜２５ｎｍのポリシリコン層５６を形成する。ポリシリコンに代えて、例えば、アモルファスシリコン、又は、リン、ヒ素、もしくはボロンを含んだアモルファスシリコン等を使うこともできる。
【００３４】
次に、図３（ｃ）に示すように、ポリシリコン層５６をパターニングして、ゲート電極４４及び５０を形成し、次いで基板面にイオン注入してｎ型拡散層領域４６ａ及びｐ型拡散層領域５６ａをゲート電極４４、５０に対して自己整合的に形成する。
更に、４００〜１０００ＫｅＶの注入エネルギーで１×１０13〜１×１０14ｃｍ-2のドーズ量のリン（Ｐ）をイオン注入して、ＮＰＮバイポーラトランジスタ１２の形成領域にｎ型ウエル領域２２を形成し、続いて、数百〜４ＫｅＶの注入エネルギーで、１×１０13〜５×１０14ｃｍ-2のドーズ量のボロン（Ｂ）、又は１〜１５ＫｅＶの注入エネルギーで１×１０13〜５×１０14ｃｍ-2のドーズ量のＢＦ2 をイオン注入して、真性ベース領域２４をそれぞれ形成する。
【００３５】
次に、図４（ｄ）に示すように、基板全面に膜厚２０〜８０ｎｍの第１のＬＤＤ酸化膜５８を成膜し、次いでエミッタ開口のための窓６０を開口する。続いて膜厚１５０〜３００ｎｍのポリシリコン層を成膜し、更にポリシリコン層上に膜厚１００〜２００ｎｍのシリコン酸化膜を成長し、フォトリソグラフィー技術によってパターニングして、ポリシリコン層３６ａ及びシリコン酸化膜３６ｂからなるエミッタ電極３６を形成する。尚、ポリシリコン層に代えて、例えば、アモルファスシリコン、及び、リン、ヒ素を含んだアモルファスシリコン等を成膜しても良い。
【００３６】
次に、基板全面に膜厚４０〜１００ｎｍの第２のＬＤＤ酸化膜（図示せず）を成膜し、既知の異方性エッチングに行って、図４（ｅ）に示すように、ゲート電極４４、５０の側壁に第１のＬＤＤ酸化膜５８と第２のＬＤＤ酸化膜からなるサイドウォール４４ｃ、５０ｃを形成し、エミッタ電極３６の側壁に第２のＬＤＤ酸化膜からなるサイドウォール３６ｃを形成する。
次いで、基板面に順次イオン注入して、図４（ｅ）に示すように、高濃度ｎ型拡散層領域４６、高濃度ｐ型拡散層領域５２、及び高濃度ｐ型拡散層領域２８サイドウォール４４ｃ、５０ｃ、３６ｃに対し自己整合的に形成する。また、高濃度ｎ型拡散層領域３２を形成する。続いて、ＲＴＡを施して、エミッタ電極３６のポリシリコン層３６ａに含まれた不純物を拡散することによりポリシリコン層３６ａ下に高濃度ｎ型拡散層領域２６を形成する。
【００３７】
次に、基板全面に膜厚５〜２０ｎｍのコバルトをスパッタした後、基板面のシリコン層とコバルトとを反応させてコバルトシリサイド（ＣｏＳｉ2 ）層を形成する。これにより、図４（ｆ）に示すように、ｎチャネルＭＯＳＦＥＴ１４のソース／ドレイン領域４６及びゲート電極４４、ｐチャネルＭＯＳＦＥＴ１６のソース／ドレイン領域５２及びゲート電極５０、並びにＮＰＮバイポーラトランジスタ１２のベース電極引き出し領域２８及びコレクタ電極引き出し領域３２に、それぞれ、コバルトシリサイドからなる電極４７、４４ａ、５３、５０ａ、３４、及び３８を形成する。
【００３８】
本実施形態例では、狭幅の第１のＳＴＩ２０ａ及び第２のＳＴＩ２０ｂとが狭い間隔で形成されているので、第１のＳＴＩ２０ａ及び第２のＳＴＩ２０ｂを埋めた絶縁体をＣＰＭする際に、従来のように、ディッシングが生じない。
【００３９】
実施形態例２
本実施形態例は、本発明に係る半導体装置の実施形態の別の例であって、図５は本実施形態例の半導体装置の平面図、及び図６は半導体装置の断面図である。図５及び図６中、図１及び図２と同じ部位には同じ符号を付して、その説明を省略する。
本実施形態例の半導体装置７０は、各部位を相互に対称的に配置した、同じ構成の２個のＮＰＮバイポーラトランジスタ７２Ａ、Ｂで構成されている。
２個のＮＰＮバイポーラトランジスタ７２Ａ、Ｂは、それぞれ、図５及び図６に示すように、実施形態例１の半導体装置１０のＮＰＮバイポーラトランジスタ１２と同じ構成を備え、かつ実施形態例１の半導体装置１０の浅溝型素子分離構造と同じ構成の第１のＳＴＩ２０ａ及び第２のＳＴＩ２０ｂと、それらの間に設けられたｐｎ分離用のｐ型ウエル２１で素子分離されている。尚、それぞれの部位にはＡ、Ｂを付けて区別している。
【００４０】
実施形態例３
本実施形態例は、本発明に係る半導体装置の実施形態の更に別の例であって、図７は本実施形態例の半導体装置の平面図、及び図８は半導体装置の断面図である。
本実施形態例の半導体装置７４は、ＰＮＰバイポーラトランジスタを要部として備える半導体装置であって、図７及び図８に示すように、浅溝型素子分離構造を構成する共通の２本の第１の環状ＳＴＩ７６ａ及び第２の環状ＳＴＩ７６ｂによって区画された素子形成領域内のｐ型シリコン基板７７にＰＮＰバイポーラトランジスタ７８を備える。
【００４１】
ＰＮＰバイポーラトランジスタ７８を素子分離する浅溝型素子分離構造は、コレクタを構成するｐ型ウエル８０（コレクタ・ウエル８０）を取り囲むｎ型ウエル８２の領域を区画する第１のＳＴＩ７６ａとその外側の第２のＳＴＩ７６ｂとで構成されている。
そして、第１のＳＴＩ７６ａと第２のＳＴＩ７６ｂとの間の全領域にわたり、ｐｎ接合分離の拡散層として機能する環状ｐ型ウエル７９が、ｎ型ウエル８２の周囲を取り囲むようにシリコン基板７７に形成されている。
第１のＳＴＩ７６ａで区画された素子形成領域のｎ型ウエル８２内には、ｐ型ウエル８０（コレクタ・ウエル８０）と、ｐ型ウエル８０の上部に形成されたｎ領域からなるベース領域８４と、ベース領域８４の上部に形成されたｐ+ 領域からなるエミッタ領域８６と、エミッタ領域８６の周りのベース領域８４に設けられ、ｎ+ 領域からなるベース電極引き出し領域８８とが形成されている。
【００４２】
ｐ型ウエル８２の上縁部には、ｐ+ 領域からなるコレクタ電極引き出し領域９０が成され、かつ、第１のＳＴＩ７６ａの内側に延在する第１内側ＳＴＩ９１によってベース領域８４、エミッタ領域８６、ベース電極引き出し領域９０から電気的に分離されている。
また、ｐ型ウエル８０の領域は、第１のＳＴＩ７６ａの内側に延在する第２内側ＳＴＩ９２によってｎ型ウエル８２の領域から区画されている。
【００４３】
ベース電極引き出し領域８８、エミッタ領域８６及びコレクタ電極引き出し領域９０には、それぞれ、ベース電極９３、エミッタ電極９４及びコレクタ電極９５が設けられている。
ベース電極９３及びコレクタ電極９５は、それぞれ、ＣｏＳｉ2 、ＴｉＳｉ2 等のシリサイド層で形成されている。エミッタ電極９４は、ポリシリコン層９４ａとシリコン酸化膜９４ｂの２層構造で形成され、２層構造の周りにシリコン酸化膜からなるサイドウォール９４ｃを備えている。
また、第１のＳＴＩ７６ａと第２のＳＴＩ７６ｂとの間のｐ型ウエル７９の上面及び第２内側ＳＴＩ９２と第１のＳＴＩ７６ａとの間のｎ型ウエル８２の上面には、ベース電極９３及びコレクタ電極９５と同じシリサイド層９６が、ダミーとして全面に形成されている。
【００４４】
実施形態例４
本実施形態例は、本発明に係る半導体装置の実施形態の更に別の例であって、図９は本実施形態例の半導体装置の平面図である。
本実施形態例の半導体装置９７は、実施形態例１の半導体装置１０のＮＰＮバイポーラトランジスタ１２を素子分離する浅溝型素子分離構造の構成を除いて、実施形態例１の半導体装置１０のＮＰＮバイポーラトランジスタ１２と同じ構成を備えている。
本実施形態例の半導体装置９７の浅溝型素子分離構造は、図９に示すように、ＮＰＮバイポーラトランジスタ１２のコレクタを構成するｎ型ウエル２２（コレクタ・ウエル２２）の領域を区画する第１のＳＴＩ９８ａと、その外側の第２のＳＴＩ９８ｂと、更に外側の第３のＳＴＩ９８ｃとで構成されている。
【００４５】
そして、第１のＳＴＩ９８ａと第２のＳＴＩ９８ｂとの間の領域のシリコン基板１８、及び第２のＳＴＩ９８ｂと第３のＳＴＩ９８ｃとの間の領域のシリコン基板１８には、それぞれ、ｐｎ接合分離の拡散層として機能する断続的な第１の環状ｐ型ウエル９９ａ及び第２の環状ｐ型ウエル９９ｂがコレクタ・ウエル２２の周囲を取り囲むように形成されている。
但し、第１の環状ｐ型ウエル９９ａの断続部は、半導体装置９７のエミッタ電極３６を中心にして放射状に見たとき、第２の環状ｐ型ウエル９９ｂの断続部と重ならないようになっている。
【００４６】
【発明の効果】
請求項１に記載の発明によれば、シリコン基板に設けられた第１の導電型のウエルに形成されたバイポーラトランジスタを素子分離するために、第１の導電型のウエルを囲んで隣接して設けられた第１の浅溝型素子分離溝と、第１の浅溝型素子分離溝の周囲に隣接して取り囲む第２の導電型のｐｎ分離用ウエルと、ｐｎ分離用ウエルを隣接して囲む第２の浅溝型素子分離溝とを備え、バイポーラトランジスタのベース電極及びコレクタ電極に形成されたシリサイド層と同じ構成のシリサイド層をｐｎ分離用ウエルの上に設けることにより、素子分離領域のディッシングを防止し、かつバイポーラトランジスタのコレクタ・ウエルの深さ方向の電気的分離を確実にしている。
請求項３又は５に記載の発明によれば、請求項１と基本的に同様な構成を備えることにより、同様な効果を奏する。
【図面の簡単な説明】
【図１】実施形態例１の半導体装置の要部、即ちＮＰＮバイポーラトランジスタの構成を示す平面図である。
【図２】実施形態例１の半導体装置の断面図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態例１の半導体装置を作製する際の工程毎の断面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３（ｃ）に続いて、実施形態例１の半導体装置を作製する際の工程毎の断面図である。
【図５】実施形態例２の半導体装置の平面図である。
【図６】実施形態例２の半導体装置の断面図である。
【図７】実施形態例３の半導体装置の平面図である。
【図８】実施形態例３の半導体装置の断面図である。
【図９】実施形態例４の半導体装置の平面図である。
【図１０】ＮＰＮバイポーラトランジスタの平面図である。
【図１１】図１０の線Ｉ−Ｉでの断面図である。
【図１２】図１２（ａ）から（ｃ）は、それぞれ、ＳＴＩにより素子分離する際の各工程の基板断面図である。
【図１３】図１３（ｄ）から（ｆ）は、それぞれ、図１２（ｃ）に続いて、ＳＴＩにより素子分離する際の各工程の基板断面図である。
【図１４】図１４（ａ）及び（ｂ）は、それぞれ、ＣＭＰによりディッシングが生じる様子を説明する図である。
【図１５】図１５（ａ）及び（ｂ）は、それぞれ、従来の浅溝型素子分離により生じる問題を説明する図である。
【図１６】図１５（ａ）及び（ｂ）は、それぞれ、従来技術を改良した浅溝型素子分離構造を適用した半導体装置の平面図及び断面図である。
【図１７】従来技術を改良した浅溝型素子分離構造を適用した半導体装置で生じる問題を説明する平面図である。
【図１８】従来技術を改良した浅溝型素子分離構造を適用した半導体装置で生じる問題を説明する断面図である。
【符号の説明】
１０  実施形態例１の半導体装置
１２  ＮＰＮバイポーラトランジスタ
１４  ｎチャネルＭＯＳＦＥＴ
１６  ｐチャネルＭＯＳＦＥＴ
１８  ｐ型シリコン基板
２０ａ  第１の環状ＳＴＩ
２０ｂ  第２の環状ＳＴＩ
２１  環状ｐｎ分離用ウエル
２２  ｎ型ウエル（コレクタ・ウエル）
２４  ベース領域
２６  エミッタ領域
２８  ベース電極引き出し領域
３０  内側ＳＴＩ
３２  コレクタ電極引き出し領域
３４  ベース電極
３６  エミッタ電極
３６ａ  ポリシリコン層
３６ｂ  シリコン酸化膜
３６ｃ  サイドウォール
３８  コレクタ電極
３９  シリサイド層
４０  ｐ型ウエル
４２  ゲート酸化膜
４４  ゲート電極
４４ａ  ポリシリコン層
４４ｂ  シリサイド層
４４ｃ  サイドウォール
４６  ソース／ドレイン領域
４７  ソース／ドレイン電極
４８  ｎ型ウエル
５０  ゲート電極
５０ａ  ポリシリコン層
５０ｂ  シリサイド層
５０ｃ  サイドウォール
５２  ソース／ドレイン領域
５３  ソース／ドレイン電極
５６  ポリシリコン層
５８  第１のＬＤＤ酸化膜
６０  窓
７０  実施形態例２の半導体装置
７２Ａ、Ｂ  ＮＰＮバイポーラトランジスタ
７４  実施形態例３の半導体装置
７６ａ  第１の環状ＳＴＩ
７６ｂ  第２の環状ＳＴＩ
７７  ｐ型シリコン基板
７８  ＰＮＰバイポーラトランジスタ
８０  ｐ型ウエル（コレクタ・ウエル）
８２  ｎ型ウエル
８４  ベース領域
８６  エミッタ領域
８８  ベース電極引き出し領域
９０  コレクタ電極引き出し領域
９１  第１内側ＳＴＩ
９２  第２内側ＳＴＩ
９３  ベース電極
９４  エミッタ電極
９４ａ  ポリシリコン層
９４ｂ  シリコン酸化膜
９４ｃ  サイドウォール
９５  コレクタ電極
９６  シリサイド層
９７  実施形態例４の半導体装置
９８ａ  第１のＳＴＩ
９８ｂ  第２のＳＴＩ
９８ｃ  第３のＳＴＩ
９９ａ  第１の環状ｐ型ウエル
９９ｂ  第２の環状ｐ型ウエル
１００  半導体装置
１０２  ｐ型シリコン基板
１０４Ａ、Ｂ  ＮＰＮバイポーラトランジスタ
１０６  ＬＯＣＯＳ
１０７  ｎ型ウエル
１０８  ベース領域
１１０  エミッタ領域
１１２  ベース電極引き出し領域
１１４  コレクタ領域
１１６  ベース電極
１１８  エミッタ電極
１１８ａ  ポリシリコン層
１１８ｂ  シリコン酸化膜
１１８ｃ  サイドウォール
１２０  コレクタ電極
１２２  ｐ型ウエル
１３０  狭幅のＳＴＩ１
１３２  ダミー拡散層
１３４  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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