(57)【特許請求の範囲】
【請求項１】
行方向に配列された複数のメモリセルと、これらのメモリセルに接続される１つのサブワードライン駆動部とを１つのグループとし、該グループが行方向及び列方向に配置されて成る２つの単位メモリアレイと、
エンコーディングされたアドレス信号をデコーディングして、上記単位メモリセルアレイに対してメインワードライン駆動信号を出力する２つのメインワードデコーダと、
上記各メモリセルに対して入出力される信号を増幅するセンスアンプと、を
備えたメモリ部を含み、
上記サブワードライン駆動部は、上記メインワードライン駆動信号とサブワード信号との論理積に応じて選択駆動されて、接続される行方向のメモリセルを活性化するメモリセル駆動装置において、
上記メモリ部毎に、エンコーディングされたアドレス信号をデコーディングして、第１サブワード信号を出力する１つの第１サブワードデコーダと、
上記第１サブワードデコーダからの第１サブワード信号に応じて、上記サブワードライン駆動部に出力する上記サブワード信号としての複数の第２サブワード信号を前記２つの単位メモリアレイの各サブワードライン駆動部に同時に
出力する複数の第１サブワードデコーダドライバと、を包含して構成され、
上記第１サブワードデコーダは、上記メモリ部内の上記２つのメインワードデコーダの形成領域であって、かつメインワードデコーダ領域以外の領域に形成され、上記第１サブワードデコーダドライバは、上記メモリ部内の上記センスアンプの形成領域であって、かつセンスアンプ領域以外の領域に形成されることを特徴とするメモリセル駆動装置。
【請求項２】
上記第１サブワードデコーダドライバは、上記第１サブワードデコーダからの第１サブワード信号に応じて駆動される請求項１に記載のメモリセル駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルにアクセスするためのワードラインの駆動技術に係るもので、詳しくは、メイン及びサブの二重ワードライン（Dual Word Line）構造を有するメモリセル駆動装置に関する。
【０００２】
【従来の技術】
従来、メモリセルにアクセスするときには、該当するメモリセルを活性化するためのアドレス信号を発生させ、該アドレス信号により該当するワードラインを駆動させる。上記ワードラインを駆動する方式としては、▲１▼１つのワードライン駆動部を用いてワードラインを直接駆動する方式と、▲２▼１つのメインワードライン駆動部と複数のサブワードライン駆動部とを用いてワードラインを駆動する方式とに大別される。
【０００３】
▲２▼の方式を適用した従来のメモリセル駆動装置は、図２に示したように、複数のメモリ部１０，２０と、サブワードデコーダ部３０と、アドレスバッファ部４０とを備えて構成される。
メモリ部１０は、複数のメモリセル（CELL）と複数のサブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎとを有した単位メモリアレイ１０Ａ及び複数のメモリセル（CELL）と複数のサブワードライン駆動部１５Ａ〜１５Ｎ，１６Ａ〜１６Ｎ，１７Ａ〜１７Ｎ，１８Ａ〜１８Ｎとを有した単位メモリアレイ１０Ｂと、センスアンプ１９Ａ〜１９Ｄを備え、単位メモリアレイ１０Ａ，１０Ｂ内の任意のメモリセル（CELL）に対してデータをリード／ライト（以下、読み出し／書き込みという）するときに入出力される信号を所定レベルまで増幅するセンスアンプ部１０Ｃと、入力されるエンコーディングされたアドレス信号をデコーディングして、各単位メモリアレイ１０Ａ，１０Ｂにメインワードライン駆動信号ＭＷＬを夫々出力するメインワードデコーダ１０Ｄ，１０Ｅと、を備える。
【０００４】
単位メモリアレイ１０Ａの行方向に配列された複数のメモリセル（CELL）は、サブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎにより夫々駆動されるサブワードライン毎にグループ化されて、行方向（以下、ロー（Low ）方向という）及び列方向（以下、カラム（Column）方向という）に夫々配置されて成る。複数のサブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎは、メインワードライン駆動信号ＭＷＬとサブワード信号ＳＷＤ１〜ＳＷＤ６との論理積をとってサブワードライン駆動信号ＳＷＬを出力する。単位メモリアレイ１０Ｂも単位メモリアレイ１０Ａと同様の構成であり、ロー（Low ）方向に配列された複数のメモリセル（CELL）は、サブワードライン駆動部１５Ａ〜１５Ｎ，１６Ａ〜１６Ｎ，１７Ａ〜１７Ｎ，１８Ａ〜１８Ｎにより夫々駆動されるサブワードライン毎にグループ化されて、ロー（Low ）及びカラム（Column）方向に夫々配置されて成る。複数のサブワードライン駆動部１５Ａ〜１５Ｎ，１６Ａ〜１６Ｎ，１７Ａ〜１７Ｎ，１８Ａ〜１８Ｎは、メインワードライン駆動信号ＭＷＬとサブワード信号ＳＷＤ１〜ＳＷＤ６との論理積をとってサブワードライン駆動信号ＳＷＬを出力する。
【０００５】
メモリ部２０は、メモリ部１０と同様に構成されている。
サブワードデコーダ部３０は、複数のサブワードデコーダ３０Ａ，３０Ｂ，３０Ｃを備え、入力されるエンコーディングされたアドレス信号をデコーディングし、上記各メモリ部１０，２０内の各サブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎに、複数のサブワード信号ＳＷＤ１，ＳＷＤ２，ＳＷＤ３，ＳＷＤ４，ＳＷＤ５，ＳＷＤ６を出力する。
【０００６】
アドレスバッファ部４０は、第１アドレスバッファ４０Ａ，第２アドレスバッファ４０Ｂ，及び第３アドレスバッファ４０Ｃを備え、エンコーディングされて入力される各アドレス信号Ａ2 〜Ａi-2 ，Ａ0 ，Ａ1 ，Ａi-1 を夫々バッファリングし、上記メモリ部１０，２０及びサブワードデコーダ部３０に出力する。
次に、このように構成された従来のメモリセル駆動装置の動作を説明する。
【０００７】
第１〜第３アドレスバッファ４０Ａ〜４０Ｃに入力されるエンコーディングされたアドレス信号Ａ2 〜Ａi-2 , Ａ0 ，Ａ1 ，Ａi-1 により、各メモリ部１０，２０内の該当するサブワードラインが駆動されて、所望のメモリセルに対するデータの読み出し／書き込みが行われる。
具体的に、メモリ部１０内の単位メモリアレイ１０Ａのメモリセルに対するデータの読み出し／書き込みを説明する。
【０００８】
先ず、エンコーディングされたアドレス信号Ａ2 〜Ａi-2 ，Ａi-1 は、第１アドレスバッファ４０Ａ及び第３アドレスバッファ４０Ｃでバッファリングされた後、メモリ部１０内のメインワードデコーダ１０Ｄ，１０Ｅに夫々供給される。メインワードデコーダ１０Ｄ，１０Ｅは、エンコーディングされたアドレス信号Ａ2 〜Ａi-2 ，Ａi-1 をデコーディングして、所定数のサブワードラインのグループを選択するための複数のメインワードライン駆動信号ＭＷＬを単位メモリアレイ１０Ａに出力する。
【０００９】
また、エンコーディングされたアドレス信号Ａ0 ，Ａ1 は、第２アドレスバッファ４０Ｂでバッファリングされた後、サブワードデコーダ部３０内の各サブワードデコーダ３０Ａ〜３０Ｃに供給される。サブワードデコーダ３０Ａ，３０Ｂ，３０Ｃは、エンコーディングされたアドレス信号Ａ0 ，Ａ1 をデコーディングして、サブワード信号ＳＷＤ１，ＳＷＤ２，ＳＷＤ３，ＳＷＤ４，ＳＷＤ５，ＳＷＤ６を単位メモリアレイ１０Ａに出力する。
【００１０】
次いで、各サブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎでは、上記複数のメインワードライン駆動信号ＭＷＬと各サブワード信号ＳＷＤ１，ＳＷＤ２，ＳＷＤ３，ＳＷＤ４，ＳＷＤ５，ＳＷＤ６との論理積を夫々とる。この論理積の結果により、グループ化された複数のサブワードライン中の１つのサブワードラインが駆動される。これにより、単位メモリアレイ１０Ａ中の該当する行方向のメモリセルが選択されて活性化され、該メモリセルに対するデータの読み出し／書き込みが行われる。具体的には、該当するメモリセルに記憶されたデータは、ビットラインＢＬを介して読み出された後、センスアンプ部１０Ｃ内の各センスアンプ１９Ａ〜１９Ｄで増幅されて出力されるか、又は、上述した経路とは反対の経路を経て、該当するメモリセルに対してデータが書き込まれる。
【００１１】
即ち、各サブワードライン駆動部１１Ａ〜１１Ｎ，１２Ａ〜１２Ｎ，１３Ａ〜１３Ｎ，１４Ａ〜１４Ｎでは、複数のメインワードライン駆動信号ＭＷＬと各サブワード信号ＳＷＤ１，ＳＷＤ２，ＳＷＤ３，ＳＷＤ４，ＳＷＤ５，ＳＷＤ６との論理積をとることで、グループ化された複数のメモリセル中の１つのメモリセルに対応するサブワードラインが駆動される。これにより、複数のメモリセル中の該当するメモリセルが選択されて、該メモリセルに対するデータの読み出し／書き込みがなされるようになっていた。
【００１２】
但し、このとき、サブワードデコーダ部３０内の各サブワードデコーダ３０Ａ〜３０Ｃは、各メモリ部１０、２０内の各サブワードライン中の所望の１つのサブワードラインを駆動するとき、各メモリ部１０，２０内の複数のサブワードライン駆動部中の該当するサブワードライン駆動部に対応するサブワード信号を出力するようになっているため、トランジスタ回路の分岐可能数を示すいわゆるファンアウト（Fan Out ）を極めて大きくする必要があった。
【００１３】
【発明が解決しようとする課題】
上述のように構成された従来のメモリセル駆動装置においては、メモリ部１０，２０の外部にサブワードデコーダ部を設置するようになっているため、占有面積が大きくなるという不都合な点があった。
また、１つのサブワードデコーダ部が複数のサブワードライン駆動部に対してサブワード信号を供給するようになっているため、ファンアウトが大きくなる。従って、メモリ部１０，２０内のロー（Low ）方向の複数のメモリセルのグループ中には駆動されないメモリセルのグループが存在して、駆動されないメモリセルのグループに接続された配線により電力の消費量が多くなるという不都合な点があった。
【００１４】
さらに、大きいファンアウト及び長い配線のため、信号の伝達速度が低下するという不都合な点があった。
そこで、本発明は上記の事情に鑑み、ファンアウトを小さくし、配線を短くして、信号の伝達速度を向上させ、集積度を向上し得るメモリセル駆動装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
このため、請求項１に記載の発明は、行方向に配列された複数のメモリセルと、これらのメモリセルに接続される１つのサブワードライン駆動部とを１つのグループとし、該グループが行方向及び列方向に配置されて成る２つの単位メモリアレイと、
エンコーディングされたアドレス信号をデコーディングして、上記単位メモリセルアレイに対してメインワードライン駆動信号を出力する２つのメインワードデコーダと、
上記各メモリセルに対して入出力される信号を増幅するセンスアンプと、を
備えたメモリ部を含み、
上記サブワードライン駆動部は、上記メインワードライン駆動信号とサブワード信号との論理積に応じて選択駆動されて、接続される行方向のメモリセルを活性化するメモリセル駆動装置において、
上記メモリ部毎に、エンコーディングされたアドレス信号をデコーディングして、第１サブワード信号を出力する１つの第１サブワードデコーダと、
上記第１サブワードデコーダからの第１サブワード信号に応じて、上記サブワードライン駆動部に出力する上記サブワード信号としての複数の第２サブワード信号を前記２つの単位メモリアレイの各サブワードライン駆動部に同時に出力する複数の第１サブワードデコーダドライバと、を包含して構成され、
上記第１サブワードデコーダは、上記メモリ部内の上記２つのメインワードデコーダの形成領域であって、かつメインワードデコーダ領域以外の領域に形成され、上記第１サブワードデコーダドライバは、上記メモリ部内の上記センスアンプの形成領域であって、かつセンスアンプ領域以外の領域に形成される。
【００１６】
請求項２に記載の発明は、上記第１サブワードデコーダドライバは、上記第１サブワードデコーダからの第１サブワード信号に応じて駆動される構成とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
本実施形態に係るメモリセル駆動装置は、図１に示したように、メモリ部１００，２００と、アドレスバッファ部３００とを備えて成る。
メモリ部１００は、各単位メモリアレイ１００Ａ，１００Ｂと、信号変換部１００Ｃと、メインワードデコーダ１００Ｄ，１００Ｅと、第１サブワードデコーダ１００Ｆとから構成される。
【００１８】
単位メモリアレイ１００Ａは、複数のメモリセル（CELL）と複数のサブワードライン駆動部１０１Ａ〜１０１Ｎ，１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０４Ａ〜１０４Ｎとを有する。単位メモリアレイ１００Ｂは、複数のメモリセル（CELL）と複数のサブワードライン駆動部１０５Ａ〜１０５Ｎ，１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎ，１０８Ａ〜１０８Ｎとを有する。
【００１９】
信号変換部１００Ｃは、各単位メモリアレイ１００Ａ，１００Ｂ内の任意のメモリセル（CELL）が選択されてデータの読み出し／書き込みが行われるときに、入出力される信号を所定レベルに増幅するセンスアンプ１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄと、後述する第１サブワードデコーダ１００Ｆから出力される第１サブワード信号ＳＷＤ１１〜ＳＷＤ１４が入力され、第２サブワード信号ＳＷＤ２１〜ＳＷＤ２６を夫々出力する第１サブワードデコーダドライバ１０９Ａ，１０９Ｂ，１０９Ｃとを含んで構成される。
【００２０】
メインワードデコーダ１００Ｄ，１００Ｅは、後述するアドレスバッファ部３００から入力されるエンコーディングされたアドレス信号Ａ2〜Ａi-2，Ａi-1をデコーディングして上記単位メモリアレイ１００Ａ，１００Ｂに夫々メインワードライン駆動信号ＭＷＬを出力する。
第１サブワードデコーダ１００Ｆは、後述するアドレスバッファ部３００から入力されるエンコーディングされたアドレス信号Ａ0，Ａ1をデコーディングして第１サブワード信号ＳＷＤ１１〜ＳＷＤ１４を生成し、信号変換部１００Ｃ内の各第１サブワードデコーダドライバ１０９Ａ，１０９Ｂ，１０９Ｃに出力する。
【００２１】
単位メモリアレイ１００Ａのロー（Low ）方向に配列された複数のメモリセル（CELL）は、サブワードライン駆動部１０１Ａ〜１０１Ｎ，１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０４Ａ〜１０４Ｎにより夫々駆動されるサブワードライン毎にグループ化されて、ロー（Low ）及びカラム（Column）方向に夫々配置されて成る。複数のサブワードライン駆動部１０１Ａ〜１０１Ｎ，１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０４Ａ〜１０４Ｎは、メインワードライン駆動信号ＭＷＬと第２サブワード信号ＳＷＤ２１〜ＳＷＤ２６との論理積をとってサブワードライン駆動信号ＳＷＬを出力する。
【００２２】
単位メモリアレイ１００Ｂも単位メモリアレイ１００Ａと同様の構成であり、ロー（Low ）方向に配列された複数のメモリセル（CELL）は、サブワードライン駆動部１０５Ａ〜１０５Ｎ，１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎ，１０８Ａ〜１０８Ｎにより夫々駆動されるサブワードライン毎にグループ化されて、ロー（Low ）方向及びカラム（Column）方向に夫々配置されて成る。複数のサブワードライン駆動部１０５Ａ〜１０５Ｎ，１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎ，１０８Ａ〜１０８Ｎは、メインワードライン駆動信号ＭＷＬと第２サブワード信号ＳＷＤ２１〜ＳＷＤ２６との論理積をとってサブワードライン駆動信号ＳＷＬを出力する。
【００２３】
アドレスバッファ部３００は、複数のアドレスバッファ３００Ａ，３００Ｂ，３００Ｃを備え、エンコーディングされたアドレス信号Ａ2〜Ａi-2，Ａ0，Ａ1，Ａi-1を夫々バッファリングし、直列伝送ラインを介して各メモリ部１００，２００に夫々出力する。
第１サブワードデコーダドライバ１０９Ａは、第１サブワードデコーダ１００Ｆから出力される第１サブワード信号ＳＷＤ１１，ＳＷＤ１２に応じて駆動され、単位メモリアレイ１００Ａ，１００Ｂ内のサブワードライン駆動部１０１Ａ〜１０１Ｎ，１０５Ａ〜１０５Ｎに対して第２サブワード信号ＳＷＤ２１，ＳＷＤ２２を夫々出力する。第１サブワードデコーダドライバ１０９Ｂは、第１サブワードデコーダ１００Ｆから出力される第１サブワード信号ＳＷＤ１３，ＳＷＤ１４に応じて駆動され、単位メモリアレイ１００Ａ，１００Ｂ内のサブワードライン駆動部１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎに対して第２サブワード信号ＳＷＤ２３，ＳＷＤ２４を夫々出力する。第１サブワードデコーダドライバ１０９Ｃは、第１サブワードデコーダ１００Ｆから出力される第１サブワード信号ＳＷＤ１１，ＳＷＤ１２に応じて駆動され、単位メモリアレイ１００Ａ，１００Ｂ内のサブワードライン駆動部１０４Ａ〜１０４Ｎ，１０８Ａ〜１０８Ｎに対して第２サブワード信号ＳＷＤ２５，ＳＷＤ２６を夫々出力する。
【００２４】
メモリ部２００も、メモリ部１００と同様の構成であり、単位メモリアレイ２００Ａ，２００Ｂと、信号変換部２００Ｃと、メインワードデコーダ２００Ｄ，２００Ｅと、第１サブワードデコーダ２００Ｆとを備えている。
具体的には、単位メモリアレイ２００Ａは、単位メモリアレイ１００Ａと同様の構成であり、複数のメモリセルと、サブワードライン駆動部２０１Ａ〜２０１Ｎ，・・・，２０４Ａ〜２０４Ｎとを有する。単位メモリアレイ２００Ｂも単位メモリアレイ１００Ｂと同様の構成である。また、信号変換部２００Ｃは、信号変換部１００Ｃと同様の構成であり、第１サブワードデコーダドライバ２０９Ａ〜２０９Ｃと、センスアンプ２１０Ａ〜２１０Ｄとを備えている。
【００２５】
次に、このように構成された本発明に係るメモリセル駆動装置の動作を説明する。
まず、第１及び第３アドレスバッファ３００Ａ，３００Ｃは、入力されるエンコーディングされた各アドレス信号Ａ2 〜Ａi-2 ，Ａi-1 をバッファリングして、夫々の伝送ラインを介してメインワードデコーダ１００Ｄ，１００Ｅ，２００Ｄ，２００Ｅに夫々出力する。第２アドレスバッファ３００Ｂは、入力されるエンコーディングされた各アドレス信号Ａ0 ，Ａ1 をバッファリングして、他の直列伝送ラインを介して第１サブワードデコーダ１００Ｆ，２００Ｆに夫々出力する。
【００２６】
第１，第２，第３アドレスバッファ３００Ａ，３００Ｂ，３００Ｃに入力されるエンコーディングされたアドレス信号により、各メモリ部１００，２００内の該当するサブワードラインが駆動されて、該当するメモリセルのデータに対する読み出し／書き込みが行われる。
次に、上記メモリ部１００内の単位メモリアレイ１００Ａ内のメモリセルの駆動動作を例に示して、より詳しく説明する。
【００２７】
先ず、メインワードデコーダ１００Ｄ，１００Ｅは、第１及び第３アドレスバッファ３００Ａ，３００Ｃから出力されるエンコーディングされた各アドレス信号Ａ2 〜Ａi-2 ，Ａi-1 をデコーディングして、所定数のサブワードラインのグループを選択するために、複数のメインワードライン駆動信号ＭＷＬを単位メモリアレイ１００Ａ，１００Ｂに夫々出力する。
【００２８】
第１サブワードデコーダ１００Ｆは、第２アドレスバッファ３００Ｂから出力されるエンコーディングされたアドレス信号Ａ0，Ａ1をデコーディングして、第１サブワード信号ＳＷＤ１１〜ＳＷＤ１４を信号変換部１００Ｃに出力する。これにより、信号変換部１００Ｃ内の第１サブワードデコーダドライバ１０９Ａは、第１サブワード信号ＳＷＤ１１，ＳＷＤ１２が入力されて、第２サブワード信号ＳＷＤ２１，ＳＷＤ２２を発生し、第１サブワードデコーダドライバ１０９Ｂは、第１サブワード信号ＳＷＤ１３，ＳＷＤ１４が入力されて、第２サブワード信号ＳＷＤ２３，ＳＷＤ２４を発生し、第１サブワードデコーダドライバ１０９Ｃは、第１サブワード信号ＳＷＤ１１，ＳＷＤ１２が入力されて、第２サブワード信号ＳＷＤ２５，ＳＷＤ２６を発生する。
【００２９】
次いで、各サブワードライン駆動部１０１Ａ〜１０１Ｎ，１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０４Ａ〜１０４Ｎでは、上記複数のメインワードライン駆動信号ＭＷＬと上記各第２サブワード信号ＳＷＤ２１，ＳＷＤ２２，ＳＷＤ２３，ＳＷＤ２４，ＳＷＤ２５，ＳＷＤ２６との論理積を夫々とる。この論理積の結果に応じて、グループ化された複数のサブワードライン中の１つのサブワードラインが駆動される。これにより、単位メモリアレイ１００Ａ中の該当する行方向のメモリセルが選択されて活性化され、該メモリセルに対するデータの読み出し／書き込みが行われる。具体的には、該当するメモリセルに記憶されたデータは、ビットラインＢＬを介して読み出された後、センスアンプ部１０Ｃ内の各センスアンプ１１０Ａ〜１１０Ｄで増幅されて出力されるか、又は、上述した経路とは反対の経路を経て、該当するメモリセルに対してデータが書き込まれる。
【００３０】
単位メモリアレイ１００Ｂにおいても、単位メモリアレイ１００Ａと同様に、サブワードライン駆動部１０５Ａ〜１０５Ｎ、１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎ，１０８Ａ〜１０８Ｎで、メインワードデコーダ１００Ｅから出力される複数のメインワードライン駆動信号ＭＷＬと第１サブワードデコーダドライバ１０９Ａ〜１０９Ｃから出力される第２サブワード信号ＳＷＤ２１，ＳＷＤ２２，ＳＷＤ２３，ＳＷＤ２４，ＳＷＤ２５，ＳＷＤ２６との論理積が夫々とられる。この論理積の結果に応じて、ロー（Low ）方向にグループ化された複数のメモリセルが接続されるサブワードライン中の１つのサブワードラインが駆動される。これにより、複数のメモリセル中の該当するセルが選択されて活性化され、該メモリセルに対するデータの書き込み／読み出しが行われる。
【００３１】
また、メモリ部２００でも、メモリ部１００と同様な動作が行われる。
ここで、注目すべきことは、サブワードデコーダが、全てのメモリ部のサブワードライン駆動部を対象にしてサブワード信号を出力する構成ではなく、メモリ部毎に設けられて、メモリ部内のサブワードライン駆動部のみを対象にして、サブワード信号としての第２サブワード信号を出力するように構成されていることである。
【００３２】
即ち、メモリ部１００においては、第１サブワードデコーダ１００Ｆは、第１サブワード信号ＳＷＤ１１〜ＳＷＤ１４を発生し、第１サブワードデコーダドライバ１０９Ａは、カラム（Column）方向の２つのサブワードライン駆動部１０１Ａ〜１０１Ｎ，１０５Ａ〜１０５Ｎに対して第２サブワード信号ＳＷＤ２１，ＳＷＤ２２を発生し、第１サブワードデコーダドライバ１０９Ｂは、カラム（Column）方向の４つのサブワードライン駆動部１０２Ａ〜１０２Ｎ，１０３Ａ〜１０３Ｎ，１０６Ａ〜１０６Ｎ，１０７Ａ〜１０７Ｎに対して第２サブワード信号ＳＷＤ２３，ＳＷＤ２４を発生し、第１サブワードデコーダドライバ１０９Ｃは、カラム（Column）方向の２つのサブワードライン駆動部１０４Ａ〜１０４Ｎ，１０８Ａ〜１０８Ｎに対して第２サブワード信号ＳＷＤ２５，ＳＷＤ２６を発生するように夫々構成されている。
【００３３】
このように、１つのサブワードデコーダが所定数のサブワードライン駆動部のみを駆動させるように各メモリ部１００，２００内に分散配置され、また、ロー（Row ）方向の複数のメモリセルのグループ毎にサブワードラインを駆動させるようになっているため、配線上発生するファンアウトが小さくなり、配線の長さが短くなる。
【００３４】
但し、上記各第１サブワードデコーダドライバ１０９Ａ〜１０９Ｃには、複数の第１サブワード信号ＳＷＤ１１，ＳＷＤ１２，ＳＷＤ１３，ＳＷＤ１４，ＳＷＤ１１，ＳＷＤ１２を供給するために、第１サブワードデコーダ１００Ｆが追加されて備えられている。
そして、メモリ部１００内の第１サブワードデコーダ１００Ｆ及び第１サブワードデコーダドライバ１０９Ａ〜１０９Ｃは、メモリ部１００内の単位メモリアレイ１００Ａ，１００Ｂの形成領域以外の領域に形成される。具体的には、第１サブワードデコーダ１００Ｆは、メインワードデコーダ１００Ｄ，１００Ｅが形成される領域以外の領域に形成され、第１サブワードデコーダドライバ１０９Ａ〜１０９Ｃは、各センスアンプ１１０Ａ〜１１０Ｄが形成される領域以外の領域に形成される。メモリ部２００内の第１サブワードデコーダ２００Ｆ及び第１サブワードデコーダドライバ２０９Ａ〜２０９Ｃも同様に形成される。このように、第１サブワードデコーダ１００Ｆ，２００Ｆ及び第１サブワードデコーダドライバ１０９Ａ〜１０９Ｃ，２０９Ａ〜２０９Ｃを形成するために別の空間を必要とせず、メモリセル駆動装置の集積度を向上させることができる。
【００３５】
【発明の効果】
以上説明したように、本発明に係るメモリセル駆動装置においては、１つのサブワードデコーダが所定数のサブワードライン駆動部のみを駆動させるように各メモリ部内に分散配置され、別の配置領域を必要としないため、メモリセル駆動装置の集積度を向上し得るという効果がある。
【００３６】
かつ、ロー（Row ）方向の複数のメモリセルのグループ毎にサブワードラインを選択駆動させるようになっているため、配線上発生するファンアウトが小さくなり、配線の長さが短くなって、信号の伝達速度を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るメモリセル駆動装置の一実施形態の概略構成図である。
【図２】従来のメモリセル駆動装置の概略構成図である。
【符号の説明】
１００，２００・・メモリ部
１００Ａ，１００Ｂ，２００Ａ，２００Ｂ・・単位メモリアレイ
１００Ｃ，２００Ｃ・・信号変換部
１００Ｄ，１００Ｅ，２００Ｄ，２００Ｅ・・メインワードデコーダ
１００Ｆ，２００Ｆ・・第１サブワードデコーダ
１０１Ａ〜１０１Ｎ，・・・，１０８Ａ〜１０８Ｎ・・サブワードライン駆動部
１０９Ａ，１０９Ｂ，１０９Ｃ・・第１サブワードデコーダドライバ
１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ・・センスアンプ
２０１Ａ〜２０１Ｎ，・・・，２０４Ａ〜２０４Ｎ・・サブワードライン駆動部
２０９Ａ，２０９Ｂ，２０９Ｃ・・第１サブワードデコーダドライバ
２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ・・センスアンプ
３００・・アドレスバッファ部
【図１】
0003769382.tif 000002
【図２】
0003769382.tif 000003