(57)【特許請求の範囲】
【請求項１】
フラッシュＥＥＰＲＯＭを内蔵したマイクロコンピュータであって、前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する不良ビット測定回路を備え、前記不良ビット測定回路が、所定アドレスに対応したフラッシュＥＥＰＲＯＭの出力に基づいて不良ビットのカウント期間信号を出力するステータス信号生成回路と、前記フラッシュＥＥＰＲＯＭの各出力を判定して不良ビットカウント用のカウントアップ信号を出力して前記カウントアップ信号が終了する時に前記各ベリファイ電位を切替えるためのベリファイ電位アップ信号を出力する「１」判定回路と、前記カウント期間信号と前記ベリファイ電位アップ信号を入力し前記各ベリファイ電位の１つをセレクタにより選択するベリファイ電位選択信号を出力するベリファイ電位選択回路と、前記ベリファイ電位選択信号に対応した期間の前記カウントアップ信号をそれぞれ計数しその計数値を出力する不良ビットカウンタとからなることを特徴とするフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータ。
【請求項２】
フラッシュＥＥＰＲＯＭを内蔵したマイクロコンピュータであって、前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する不良ビット測定回路と、前記マイクロコンピュータへの測定電位を入力する入力ポートと、前記入力ポートからの電位と内部の各ベリファイ電位とを切替える外部電位セレクタと、前記外部電位セレクタに切替えを支持する外部電位設定レジスタとを備え、
前記不良ビット測定回路が、前記外部電位切替セレクタにより切替え出力された各ベリファイ電位を切替えるベリファイ電位切替信号を出力するベリファイ電位設定レジスタと、前記フラッシュＥＥＰＲＯＭからの出力を記憶するデータ格納レジスタとを備え、前記マイクロコンピュータ内のＲＯＭに所定処理プログラムを内蔵しＣＰＵにより前記所定プログラムを実行することにより、前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測することを特徴とするフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータ。
【請求項３】
不良ビット測定回路に、半導体テスト装置から任意に設定できる期待値がリード・ライトされる期待値設定レジスタと、前記期待値設定レジスタの出力とフラッシュＥＥＰＲＯＭの出力データとの出力が異なる時のデータを検出し測定回路の入力とする論理ゲートとが付加された請求項１記載のフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュＥＥＰＲＯＭ内蔵のマイクロコンピュータの試験方法およびその試験回路に関し、特にその評価時間を短縮できるマイクロコンピュータの試験方法およびその試験回路に関する。
【０００２】
【従来の技術】
一般に、フラッシュＥＥＰＲＯＭを開発する場合、その回路設計パラメータや製造パラメータを振り、各条件の評価サンプルを多数製造し、その中でどの条件がもっとも不良が少なくなるかを判断する為に、不良ビットの個数を計測している。このフラッシュＥＥＰＲＯＭの消去特性や書込み特性を測定するために、ベリファイ電位を数段階測定し、各ベリファイ電位毎の不良ビットの個数を測定することにより、フラッシュＥＥＰＲＯＭの閾値の分布を測定している。
【０００３】
この場合、回路パラメータや製造パラメータ条件は数１００条件存在し、また各条件に対し数１００個のサンプルを評価する。ベリファイ電位は、約１０段階ほど存在するため、非常に数多くのサンプルを評価しなければならず、評価工数が非常にかかってしまう。
【０００４】
従来技術での不良ビットの測定方法を、図１２のブロック図を参照して説明する。例えば、このような従来技術として、特開２００１−２０２７９９号公報に示されるものがある。図１２を参照すると、マイクロコンピュータ１が半導体テスト装置２を試験するようになっている。このマイクロコンピュータ１は、フラッシュＥＥＰＲＯＭ２０、測定レベル生成回路３０、アドレス設定回路４０、ベリファイ電位設定レジスタ１０、ポート３を備える。
【０００５】
ベリファイ電位設定レジスタ１０は、内部バス６とポート３を介して半導体テスト装置２からリード／ライト可能なレジスタで、その設定値をベリファイ電位選択信号１１として出力する。フラッシュＥＥＰＲＯＭ２０は、アドレス信号ＡＤＲ［ｍ：０］４１とフラッシュベリファイ電位５１を入力し、ＡＤＲ［ｍ：０］４１で指されたアドレスに対するデータＲＤ［ｎ：０］２１を出力する。
【０００６】
測定レベル生成回路３０は、バンドギャップレギュレータを内蔵し任意の電位を生成し、第１のベリファイ電位３１−１〜第ｋなベリファイ電位３１−ｋを出力し、セレクタ５０がベリファイ電位選択信号１０に従って選択してベリファイ電位３１−１〜ベリファイ電位３１−ｋのうちの１つをフラッシュベリファイ電位５１として出力する。
【０００７】
すなわち、図１３の各セルの閾値とベリファイ電位との関係を示すグラフを参照すると、ベリファイ電位１〜ベリファイ電位ｋは、ベリファイ電位１から順に電位が高くる。フラッシュＥＥＰＲＯＭ２０においては、各セルの閾値にはばらつきが存在するが、ベリファイ電位１でフラッシュＥＥＰＲＯＭ２０のあるセルをリードした場合、このベリファイ電位１よりも閾値が低ければ”０”を出力し、高ければ”１”を出力する。アドレス設定回路４０は、フラッシュＥＥＰＲＯＭ２０のアドレス値としてＡＤＲ４１を出力し、クロック信号４が入力されると、１だけインクリメントされ、リセット信号５がアクティブになるとＡＤＲ４１を”０”に初期化する。
【０００８】
まず、ベリファイ電位３１−１の不良ビット数の個数を計測する場合、半導体テスト装置２は、最初にベリファイ電位設定レジスタ１０に所定の値を設定しベリファイ電位３１−１を選択し、フラッシュベリファイ電位５１を第１のベリファイ電位に設定する。アドレス設定回路４０は、始めはＡＤＲ［ｍ：０］に０番地を指す値を出力し、フラッシュＥＥＰＲＯＭ２０はフラッシュベリファイ電位５１の判定レベルに従ってＡＤＲ４１で指定されたアドレスに対応するデータＲＤ［ｎ：０］２１を出力し、このＲＤ２１の値を内部バス６を介してポート３に出力する。半導体テスト装置２はこの０番地の測定データと期待値とを比較し不良ビットの個数をカウントする。
【０００９】
次にクロックを入力すると、アドレス設定回路４０はＡＤＲ１に１番地を指す値を出力し、フラッシュＥＥＰＲＯＭ２０の１番地のデータを測定し、不良ビットの個数を測定する。これを最終番地まで繰り返すことにより、ベリファイ電位の不良ビットの個数を計測している。
【００１０】
【発明が解決しようとする課題】
しかし、この従来技術では、ベリファイ電位１からｋまで測定する場合は、上記動作をｋ回繰り返し、各ベリファイ電位での不良ビットの個数を計測することになる。このようにｋ回の測定を実施しなければならないため、半導体テスト装置２のセットアップ時間がｋ回必要となってしまい、測定時間がかかりすぎるという難しい問題となる。
【００１１】
本発明の主な目的は、このような問題を解決し、セットアップ時間を短縮し、測定時間を短くしたフラッシュＥＥＰＲＯＭ内蔵マイクロコンピュータ試験方法及びその試験回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の構成は、フラッシュＥＥＰＲＯＭを内蔵したマイクロコンピュータ内で前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測する不良ビット測定回路を備えることを特徴とする。
【００１３】
本発明において、不良ビット測定回路が、所定アドレスに対応したフラッシュＥＥＰＲＯＭの出力からカウント期間信号を出力するステータス信号生成回路と、前記フラッシュＥＥＰＲＯＭの各出力のある時カウントアップ信号を出力しこのカウントアップ信号が終了する時各ベリファイ電位を切替えるベリファイ電位切替信号を出力する「１」判定回路と、前記カウント期間信号と前記ベリファイ電位切替信号と入力し前記各ベリファイ電位の１つをセレクタにより選択するベリファイ電位選択信号を出力するベリファイ電位選択回路と、前記ベリファイ電位選択信号のある期間の前記カウントアップ信号をそれぞれ計数しその計数値を出力する不良ビットカウンタとからなることが出来。
【００１４】
また、不良ビット測定回路として、各ベリファイ電位を切替えるベリファイ電位切替信号を出力するベリファイ電位設定レジスタと、フラッシュＥＥＰＲＯＭからの出力を記憶するデータ格納レジスタとを備え、マイクロコンピュータ内のＲＯＭに所定処理プログラムを内蔵しＣＰＵによりそのプログラムを実行することにより、前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測することができ、さらに、マイクロコンピュータへの測定電位を入力する入力ポートと、この入力ポートからの電位と内部の各ベリファイ電位とを切替える外部電位セレクタと、この外部電位セレクタに切替を指示する外部電位設定レジスタとを備えることが出来る。
【００１５】
また、ＣＰＵからリード・ライト可能なＲＡＭを備え、このＲＡＭに半導体テスト装置からのデータを入力すると共に、所定プログラムコードを書込み、そのプログラムを実行できるようにでき、さらに、不良ビット測定回路に、半導体テスト装置から任意に設定できる期待値がリード・ライトされる期待値設定レジスタと、この期待値設定レジスタの出力とフラッシュＥＥＰＲＯＭの出力データとの出力が異なる時のデータを検出し測定回路の入力とする論理ゲートとが付加することができる。
【００１６】
本発明のマイクロコンピュータ試験方法の構成は、フラッシュＥＥＰＲＯＭを内蔵したマイクロコンピュータ内で、不良ビット測定回路により前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数をそれぞれ計測し、その計測値を外部の半導体テスト装置により読取り、前記各ベリファイ電位に対応する不良ビットの個数を計測することを特徴とするフラッシュＥＥＰＲＯＭを内蔵したマイクロコンピュータ内で各ベリファイレベルの不良ビットの個数を計測する不良ビット測定回路を備えることを特徴とする。
【００１７】
本発明において、不良ビット測定回路として、ベリファイ電位設定レジスタが各ベリファイ電位を切替えるベリファイ電位切替信号を出力し、データ格納レジスタがフラッシュＥＥＰＲＯＭからの出力を記憶して、マイクロコンピュータ内のＲＯＭに所定処理プログラムを内蔵し、ＣＰＵによりそのプログラムを実行することにより、前記フラッシュＥＥＰＲＯＭの各ベリファイ電位に対応する不良ビットの個数を前記ベリファイ電位を順時切替え上昇させてそれぞれ計測することができる。
【００１８】
【発明の実施の形態】
次に図面により本発明の実施形態を説明する。図１は本発明の一実施形態のブロック図である。図１を参照すると、このマイクロコンピュータ１は、ポート３を介して半導体テスト装置２と接続され、マイクロコンピュータ１は、ポート３、フラッシュＥＥＰＲＯＭ２０、測定レベル生成回路３０、アドレス設定回路４０、セレクタ５０、不良ビット測定回路６０を備えている。また、ポート３は、マイクロコンピュータ外部からデータ、クロック信号４、リセット信号５を入出力する。アドレス設定回路４０は、リセット解除後、アドレス信号ＡＤＲ［ｍ：０］４１を出力する。なお、このマイクロコンピュータ１には、後述する図７のように、中央演算処理装置であるＣＰＵ１００、ＲＯＭ１０１、アドレス設定レジスタ１０２、データ格納レジスタ１０４などを含むが、この図１では直接的に関係ないので省略している。
【００１９】
測定レベル生成回路３０は、バンドギャップレギュレータを内蔵し任意の電位を生成し、ベリファイ電位３１−１〜３１−ｋを出力し、セレクタ５０はベリファイ電位選択信号６２によりベリファイ電位３１−１〜３１−ｋの１つを選択してフラッシュベリファイ電位５１を出力する。フラッシュＥＥＰＲＯＭ２０は、アドレス信号ＡＤＲ［ｍ：０］４１とフラッシュベリファイ電位５１を入力し、ＡＤＲ［ｍ：０］４１で指されたアドレスに対するデータＲＤ［ｎ：０］２１を出力する。
【００２０】
不良ビット測定回路６０は、内部バス６と接続されており、フラッシュＥＥＰＲＯＭ２０からのデータＲＤ［ｎ：０］２１を入力し、カウント期間信号６１とベリファイ電位選択信号６２を出力する。この不良ビット測定回路６０の構成について、図２の回路図を参照して説明する。
【００２１】
図２に示すように、不良ビット測定回路６０は、計測ステータス信号生成回路６３、ベリファイ電位選択回路９０、”１”判定回路７０、ｋ個の不良ビットカウンタ８０−１〜ｋを備える。計測ステータス信号生成回路６３は、インバータとなるＮＯＲ回路６３１とクロックの立ち下がりでデータをラッチするフリップフロップ（Ｆ／Ｆ）６３２とを備え、フラッシュＥＥＰＲＯＭ２０からの出力信号ＲＤ［ｎ：０］２１を入力し、カウント期間信号６１を出力する。
【００２２】
“１”判定回路７０の構成について、図３を参照して説明する。図３のように、“１”判定回路７０は、ｎ個（０〜ｎ）のビット判定回路７５−０〜ｎ、カウント信号生成回路７６を備え、ビット０判定回路７５−０〜ｎは、トリガフリップフロップ（Ｔ−Ｆ／Ｆ）７３−０〜ｎ、フリップフロップ（Ｆ／Ｆ）７４−０〜ｎ、論理回路を備える。各ビット判定回路７５−２から７５−ｎは同一の構成である。カウント信号生成回路７６は、ビットｎ判定回路７５−ｎから出力される信号を入力し、論理回路を経由してカウントアップクロック信号７１とベリファイ電位アップ信号７２を生成する。
【００２３】
ベリファイ電位選択回路９０の構成について、図４を参照して説明する。図４のように、ベリファイ電位選択回路９０は、図に示す論理回路とデコーダ９１で構成され、カウント期間信号６１とベリファイ電位アップ信号７２を入力し、ベリファイ電位選択信号６２を生成する。
【００２４】
ｋ個の不良ビットカウンタ８０−０〜ｋの構成を、図５を参照して説明する。図５のように、不良ビットカウンタ８０−０〜ｋは、ＡＮＤ回路とトリガフリップフロップから構成され、トリガフリップフロップからの出力値を内部バス６に出力する。
【００２５】
次に本実施形態の動作について説明する。まず図１を参照すると、リセット５がインアクティブレベルになると、マイクロコンピュータ１はクロック４に従って動作を開始する。アドレス設定回路４０はリセット５がインアクティブレベルになると、クロック５に従ってカウントアップを開始し、ＡＤＲ［ｍ：０］４１として出力する。アドレス設定回路４０はカウント期間６１がアクティブの期間のみカウントアップし、カウント期間信号６１がインアクティブレベルになるとＡＤＲ［ｍ：０］４１の値は、クロックが入力されてもカウントアップせずに保持する。リセット５がアクティブレベルになると、ＡＤＲ［ｍ：０］４１は全ビット”０”に初期化される。
【００２６】
フラッシュＥＥＰＲＯＭ２０は、ＡＤＲ［ｍ：０］４１で指されるアドレスのデータをＲＤ［ｎ：０］２１として出力する。フラッシュＥＥＰＲＯＭ２０は、フラッシュベリファイ電位５１で入力された電位より指定されたアドレスのセルの閾値が低い場合は”０”を出力し、高い場合は”１”を出力し、消去状態では”０”を出力し、書込み状態では”１”を出力する。
【００２７】
測定レベル生成回路３０からの任意の電位（ベリファイ電位１〜ベリファイ電位ｋ）は、セレクタ５０がベリファイ電位選択信号６２により選択され、フラッシュベリファイ電位５１として出力される。フラッシュＥＥＰＲＯＭ２０において、前述した図１３のように、各セルの閾値にはばらつきが存在するが、ベリファイ電位１でフラッシュＥＥＰＲＯＭ２０のあるセルをリードした場合、このベリファイ電位１よりも閾値が低ければ”０”を出力し、高ければ”１”を出力する。
【００２８】
不良ビット測定回路６０の動作については、図２により説明する。計測ステータス信号生成回路６３は、フラッシュＥＥＰＲＯＭ２０から出力される信号ＲＤ［ｎ：０］２１を入力し、ＲＤ［ｎ：０］の論理ＮＡＮＤをとり、そのＮＡＮＤ出力をクロック４の立ち下がりでラッチする。このラッチはリセット５がアクティブレベルになると０に初期化される。このラッチの出力をカウント期間信号６１として出力する。この回路はＲＤ［ｎ：０］２１の中に”１”となるデータが１つでもあれば、カウント期間信号６１はインアクティブレベルとなり、アドレスのインクリメントを停止させる制御を行う。
【００２９】
”１”判定回路７０の動作について、図３を参照して説明する。ビット０判定回路７５−０の動作を説明する。ＲＤ［０］の値が”１”になると０から１への立ち上がりエッジによりＴ−Ｆ／Ｆ７３−１は”１”にセットされる。次のクロックが入力されるとＦ／Ｆ７４−０はＴ−Ｆ／Ｆ７３−０が出力したデータをラッチし、その出力によりＯＲ７５１を介してＴ−Ｆ／Ｆ７３−０をリセットする。つまりＲＤ［０］が”１”となった場合は１クロック期間Ｔ−Ｆ／Ｆ７３−０の出力は”１”となる。また、リセット５がアクティブになるとＴ−Ｆ／Ｆ７３−１とＦ／Ｆ７４−１は”０”に初期化される。
【００３０】
次にビット１判定回路７５−１の動作について説明する。Ｔ−Ｆ／Ｆ７３−１の動作は、Ｔ−Ｆ／Ｆ７３−０の動作と同一である。Ｆ／Ｆ７４−１にはＴ−Ｆ／Ｆ７３−１とＴ−Ｆ／Ｆ７３−０を論理反転したデータとをＡＮＤ７５４により論理ＡＮＤしたデータが入力される。つまりビット０のＴ−Ｆ／Ｆ７３−０の値が”１”の期間は、Ｆ／Ｆ  ７４−１の入力は”０”となり、ビット０のＴ−Ｆ／Ｆ７３−０の値が”０”になるとビット１のＴ−Ｆ／Ｆ７３−１の値がＦ／Ｆ７４−１に入力される。Ｔ−Ｆ／Ｆ７３−１はＦ／Ｆ７４−１が”１”になるとＯＲ７５１を介して”０”に初期化される。またリセット５がアクティブになるとＴ−Ｆ／Ｆ７３−１とＦ／Ｆ７４−１は”０”に初期化される。
【００３１】
次にビット２判定回路７５−２の動作を説明する。Ｔ−Ｆ／Ｆ７３−２の動作はＴ−Ｆ／Ｆ７３−０の動作と同一である。Ｆ／Ｆ７４−２はＴ−Ｆ／Ｆ７３−０，１、２の出力データをＯＲ７５３、ＡＮＤ７５４の論理回路によりその出力を入力データとしてラッチする。ビット０、ビット１のＴ−Ｆ／Ｆ７３−０，１が”１”の場合は、Ｆ／Ｆ７４−２の入力は”０”となり、ビット０、ビット１のＴ−Ｆ／Ｆ７３−０，１が”０”の場合は、Ｔ−Ｆ／Ｆ７３−２のデータが入力される。ビット３，４、・・・、ｎ判定回路も同様の動作を行う。
【００３２】
カウント信号生成回路７６は、３ビットｎ判定回路７５−ｎからの出力信号をＯＲ回路７６１により論理ＯＲをとり、このＯＲ出力をＦ／Ｆ７６２でラッチし、このラッチの出力値と論理ＯＲの反転信号とをＡＮＤ７６３で論理ＡＮＤをとり、
この出力をベリファイ電位アップ信号７２として出力する。また、論理ＯＲ信号の出力とクロック４の論理反転した信号をＡＮＤ７６４で論理ＡＮＤをとり、この出力をカウントアップ信号７１として出力する。
【００３３】
ベリファイ電位選択回路９０の動作について図４を参照して説明する。ベリファイ電位選択回路９０内のＴ−Ｆ／Ｆ９５〜９８は、カウント期間信号６１が”０”の期間またはリセットが”０”の期間はＦＦ９２１、ＮＡＮＤ９３により”０”に初期化される。リセットが”１”かつカウント期間信号が”１”の時、ベリファイ電位アップ信号７２が”１”になると、ＦＦ９２２、ＡＮＤ９４により、クロック４が入力されＴ−Ｆ／Ｆ９５〜９８はセットされる。ベリファイ電位アップ信号７２が”０”の期間はクロック４が入力されてもＴ−Ｆ／Ｆ９５〜９８はセットされない。デコーダ９１はＴーＦ／Ｆ９５〜９８の値をデコードし、ベリファイ電位選択信号６２を生成する。
【００３４】
不良ビットカウンタ（０〜ｋ）８０−０〜ｋの動作について図５を参照して説明する。不良ビットカウンタｋはＡＮＤ回路８１とＴ−Ｆ／Ｆ８２〜８５を備える。カウントアップ信号７１とベリファイ電位ｋ選択信号６２とのＡＮＤ回路８１により論理積をとり、その出力をＴ−Ｆ／Ｆ８２に入力する。Ｔ−Ｆ／Ｆ８２〜８５はリセット５により”０”にイニシャライズされる。
【００３５】
次に本実施形態の動作について、図６のタイミングチャートにより説明する。フラッシュＥＥＰＲＯＭが消去状態（全ビット”０”の状態）において、フラッシュＥＥＰＲＯＭの各セルの閾値の分布を計測する。図６を参照すると、ＡＤＲ［ｍ：０］４１がＡ１という値のときＲＤ［ｎ：０］がＤ１とする。この時フラッシュベリファイ電位はベリファイ電位０（ｖｆ０）が選択されている。Ｄ１の値が全て“０”の場合は、カウント期間信号６１はアクティブとなり、これに従ってアドレス設定回路はＡＤＲ［ｎ：０］４１の値を１だけインクリメントしＡ２とする。
【００３６】
フラッシュＥＥＰＲＯＭ２０は、Ａ２番地のデータＤ２を出力する。例えばＤ２の値が０…０１１１ｂとすると、“１”計測回路７０の中のＲＤ［０］，ＲＤ［１］、ＲＤ［２］に接続されるＴ−Ｆ／Ｆ７３−０〜２が“１”にセットされる。他のＴ−Ｆ／Ｆは“０”のままである。全ビットのＴ−Ｆ／Ｆの出力をＯＲした信号は“１”となる。次のクロック入力によりＲＤ［０］に接続されるＴ−Ｆ／Ｆ７３−０は“０”にリセットされる。ＲＤ［１］，ＲＤ［２］に接続されるＴ−Ｆ／Ｆ７３−１，２は“１”を保持したままとなる。
【００３７】
次のクロック入力でＲＤ［１］に接続されるＴ−Ｆ／Ｆ７３−１は“０”にリセットされ、さらに次のクロック入力でＲＤ［２］に接続されるＴ−F ／Ｆ  ７３−２は“０”にリセットされる。この３発分のクロック期間はＴ−Ｆ／Ｆ出力のＯＲ信号は“１”となり、この期間カウントアップ信号７１が出力される。ベリファイ電位選択信号６２は、初めはベリファイ電位０（ｖｆ０）を示しているため、不良ビットカウンタ（０）８０−０の値のみカウントアップ信号に従って３回インクリメントされる。全ビットのＴ−Ｆ／Ｆ出力のＯＲ信号が“０”に立ち下がると、この立ち下がり信号よりベリファイ電位アップ信号７２が生成される。このベリファイ電位アップ信号によりベリファイ電位選択信号６２はベリファイ電位１（ｖｆ１）を選択する。
【００３８】
フラッシュベリファイ電位５１がｖｆ１となるため、フラッシュＥＥＰＲＯＭ２０はｖｆ１の電位に従ってデータＤ２（ｖｆ１）を出力する。この時、例えばＲＤ［１］とＲＤ［２］のみ“１”になったとする。ＲＤ［０］はフラッシュベリファイ電位５１がｖｆ１となりｖｆ０より緩和されたことにより“０”となる。ＲＤ［２：０］以外のビットはすでにｖｆ０で“０”なのでｖｆ１となっても“０”となる。ＲＤ［１］とＲＤ［２］が“１”となるので、ＲＤ［１］とＲＤ［２］に接続されるＴ−Ｆ／Ｆ７３−１、２が“１”にセットされる。
【００３９】
これに従って不良ビットカウンタ８０がカウントアップされるが、この時ベリファイ電位選択信号６２はｖｆ１を選択しているため不良ビットカウンタ（１）８０−１のみがカウントアップされる。この不良ビットカウンタ８０−１以外のカウンタは値を保持する。不良ビットカウンタ（１）８０−１の２発分のクロックカウントが終了し、ベリファイ電位アップ信号７２が再度出力されると、ベリファイ電位選択信号６２はベリファイ電位２（ｖｆ２）を選択し、フラッシュベリファイ電位５１はｖｆ２となる。フラッシュＥＥＰＲＯＭはｖｆ２に従ってデータＲＤ［ｎ：０］を出力する。例えば、ＲＤ［ｎ：０］が全て“０”になったとすると、カウント期間信号が“１”となる。次のクロック入力により、ベリファイ電位選択信号６２はリセットされｖｆ０を選択する。またアドレスは１だけインクリメントされＡＤＲ［ｍ：０］４１はＡ３を出力する。
【００４０】
以上のような動作を最終アドレスまで実行すると、不良ビットカウンタ（０）８０−０には、ベリファイ電位０での不良ビットの個数が入力され、不良ビットカウンタ（ｋ）８０−ｋには、ベリファイ電位ｋでの不良ビットの個数が入力される。この不良ビットカウンタ（０〜ｋ）８０−０〜ｋの値はポートに出力され、これを半導体測定装置で読み取ることにより、各ベリファイ電位での不良ビットの個数（分布）を計測することができる。
【００４１】
図７は本発明の第二の実施形態についてのブロック図である。図７を参照すると、マイクロコンピュータ１は、中央演算処理装置であるＣＰＵ１００、ＲＯＭ１０１、アドレス設定レジスタ１０２、データ格納レジスタ１０４、ポート３、フラッシュＥＥＰＲＯＭ２０、測定レベル生成回路３０、セレクタ５０、ベリファイ電位設定レジスタ１０を備える。
【００４２】
すなわち、本実施形態では、図１の不良ビット測定回路６０の代りに、ＲＯＭ１０１に不良ビット数の測定のプログラムコードを格納し、ＣＰＵ１００を使用して不良ビットの数を測定するものである。そのため、アドレス設定回路４０をアドレス設定レジスタ１０２とし、またベリファイ電位設定レジスタ１０、データ格納レジスタ１０４が用いられる。ＣＰＵ１００は、ＲＯＭ１０１に格納されたプログラムコードに従って動作する。アドレス設定レジスタ１０２は内部バス６を介してＣＰＵ１００からリード／ライト可能なレジスタであり、アドレス設定レジスタ１０２の値をＡＤＲ［ｍ：０］４１として出力する。
【００４３】
ベリファイ電位設定レジスタ１０は内部バス６を介してＣＰＵ１００からリード／ライト可能なレジスタであり、ベリファイ電位設定レジスタ１０の設定値によりフラッシュベリファイ電位５１をベリファイ電位（１〜ｋ）３１−１〜ｋの中から選択する。データ格納レジスタ１０４は、フラッシュＥＥＰＲＯＭ２０より出力されたデータＲＤ［ｎ：０］２１の値を格納し、また、内部バス６を介してＣＰＵ１００からリード／ライト可能なレジスタである。フラッシュＥＥＲＰＭ２０、測定レベル生成回路３０、セレクタ５０は、図１の構成と同一である。
【００４４】
本実施形態の動作について図８のフローチャートを参照して説明する。ＲＯＭ１０１には、図８のフローチャートで示す内容の命令コードが格納されている。ＣＰＵ１００はこの命令コードに従いテストを行い、各ベリファイ電位の不良ビット数の測定を行う。このフローチャートの内容について説明する。まず、初期化ルーチンで各変数を初期化する。そして、ベリファイ電位設定ルーチンＳ１となり、ベリファイ電位１を選択するような値をベリファイ電位設定レジスタ１０に設定する。
【００４５】
期待値をポート３からリードする、もしくは全て“０”や全て“１”などの値を選択し、データ格納レジスタ１０４の値をリードする（測定値）。期待値と測定値を比較し比較結果が同一であれば、アドレスが最終アドレスかどうかをチェックし、不一致であればベリファイ電位１の不良個数を測定するルーチンＳ２に移行する。
【００４６】
ベリファイ電位１の不良個数を測定するルーチンＳ２では、測定値と期待値の排他的論理和ＥＯＲをとり、不一致のビットが“１”となるようなデータを作る。このデータに対し０ビットが“１”かどうかを比較する。一致した場合は変数ｒ１を１インクリメントし、次のビットをテストする。不一致の場合は、次のビットをテストする。これをｎビットまで繰り返した後、ベリファイ電位設定レジスタ１０にベリファイ電位２となるような値を設定し、データ格納レジスタ４０の値をリードする。
【００４７】
この測定値と期待値を測定し、これらが一致していればベリファイ電位をベリファイ電位１に設定し、次のアドレス測定に移行する。また不一致であれば、前記したのと同じ要領で不良ビットの個数をカウントする。ベリファイ電位２の不良ビットの個数は変数ｒ２に格納される。これをベリファイ電位ｋまで続ける（ルーチンＳ２〜Ｓｋ）。ベリファイ電位ｋの不良ビットの個数は変数ｒｋに格納される。これを、最終アドレスまで終了後、変数ｒ１、ｒ２…ｒｋの値をポートから出力する。半導体テスト装置２はこの出力値を読み取り、その値を出力する。
【００４８】
図９は本発明の第三の実施形態についてのブロック図である。図９を参照すると、図７の第二の実施形態に対して、測定レベル入力ポート１０６と外部電位セレクタ１０７と外部電位設定レジスタ１０８が追加されている。測定レベル入力ポート１０６は、半導体テスト装置２と接続されており、半導体テスト装置２より任意の電位を入力することが可能である。外部電位設定レジスタ１０８は、ＣＰＵ１００より内部バス６を介してリード／ライト可能なレジスタであり、その設定値を外部電位切替セレクタ１０７に出力する。この外部電位切替セレクタ１０７は測定レベル生成回路３０より出力される電位と測定レベル入力ポートから入力される電位とを切り替えるセレクタである。
【００４９】
その他の動作は、第二の実施形態と同一である。この実施形態により測定レベル入力ポート１０６より任意の電位を入力することが可能なため、より詳細なフラッシュベリファイ電位５１が設定可能となる。
【００５０】
図１０は本発明の第四の実施形態のフロック図である。図１０を参照すると、図７の第二の実施形態に対してＲＡＭ１０９が追加になっている。このＲＡＭ１０９は、ＣＰＵ１００からリード／ライト可能なランダムアクセスメモリである。ＣＰＵ１００は、内部バス６とポート３を介して半導体テスト装置２よりデータを入力し、そのデータをＲＡＭ１０９に書き込む。このＲＡＭ１０９に任意のプログラムコードを書き込んだ後、ＲＡＭ１０９にジャンプしＲＡＭのプログラムを実行することにより、任意のプログラムを実行することが可能である。この機能を図９に示した第三の実施例に追加しても同様な効果が得られる。
【００５１】
図１１は本発明の第５の実施形態となる不良ビット測定回路６０の他のブロック図である。この実施形態は、図１の第一の実施形態の不良ビット測定回路６０のみ構成が異なる。図１１を参照すると、不良ビット測定回路６０ａは、期待値設定レジスタ１１０と論理回路ＥＮＯＲ（エクスクルーシブＮＯＲ）１１１を備える。期待値設定レジスタ１１０は、内部バス６とポート３を介して半導体テスト装置２よりリード／ライト可能なレジスタである。論理回路ＥＮＯＲ１１１は、ＲＤ［０］と期待値設定レジスタ１１０が出力する０ビット目の値とのＥＮＯＲをとり出力する。１ビットからｎビットも同様であり、その他の回路は、第一の実施形態と同じである。
【００５２】
例えば、フラッシュＥＥＰＲＯＭ２０に、”５５５５５５５５Ｈ”のデータを書込み、このデータに対して不良ビット数の計測を行いたい場合は、期待値設定レジスタ１１０に”５５５５５５５５Ｈ”をライトして不良ビット数の計測を行う。フラッシュＥＥＰＲＯＭ２０から出力されたデータＲＤ［ｎ：０］２１の値が期待値”５５５５５５５５Ｈ”と異なるビットのみが”１”となり、ＥＮＯＲ１１１より出力される。これ以降の動作は、第一の実施形態と同一の動作となる。第一の実施形態では、フラッシュＥＥＰＲＯＭ２０が消去状態（期待値”０”）の場合のみ有効な回路であったが、第５の実施形態ではフラッシュＥＥＰＲＯＭ２０に任意の値を書き込んだ状態で判定が可能となる。
【００５３】
ここで、１２８ＫＢフラッシュＥＥＰＲＯＭ（３２ｂｉｔアクセス）において１００ビットの不良が存在するとした場合、不良ビットの計測時間を計算する。
0003828814.tif 000002
以上より、本発明により５２６．７ｓの時間が短縮される。評価条件、評価サンプル、ベリファイ電位設定数が増加すればするほど効果は大きくなる。
【００５４】
【発明の効果】
以上説明したように、本発明の構成によれば、半導体テスト装置のセットアップにかかる時間が少ないため、測定時間を短縮できるという効果がある。それは、従来の構成では、半導体テスト装置で不良ビットの数を測定していたため、不良が発生した場合の動作と不良が発生しなかった場合の動作を切り替える必要があり、その切替え時に半導体テスト装置のセットアップ時間が必要となってしまったが、本発明では、不良ビットの数の測定をマイクロコンピュータ内部で行うため、不良ビットが発生した場合、しない場合とで半導体テスト装置のセットアップ時間を必要としなくなったからである。
【００５５】
また、従来フラッシュＥＥＰＲＯＭの不良ビット数の測定を半導体テスト装置で行っていたため評価時間が非常にかかっている問題に対して、不良ビット数の測定をマイクロコンピュータ内で行うことにより評価時間を短縮出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明するマイクロコンピュータのブロック図。
【図２】図１の不良ビット測定回路６０のブロック図。
【図３】図２の“１”計測回路７０の回路図。
【図４】図２のベリファイ電位選択回路９０の回路図。
【図５】図２の不良ビットカウンタ８０―ｋの部分の回路図。
【図６】図１の動作を説明するタイミング図。
【図７】本発明の第２の実施形態を説明するマイクロコンピュータのブロック図。
【図８】図７の動作を説明するＲＯＭプログラムのフロー図。
【図９】本発明の第３の実施形態を説明するマイクロコンピュータのブロック図。
【図１０】本発明の第４の実施形態を説明するマイクロコンピュータのブロック図。
【図１１】本発明の第５の実施形態として図１の不良ビット測定回路６０の他の例のブロック図。
【図１２】従来例のマイクロコンピュータの試験を説明するブロック図。
【図１３】図１２のフラッシュＥＥＰＲＯＭのしきい値分布とベリファイ電位の関係を示す特性図。
【符号の説明】
１    マイクロコンピュータ
２    半導体テスト装置
３    ポート
４    クロック信号
５    リセット信号
６    内部バス
１０    ベリファイ電位設定レジスタ
２０    フラッシュＥＥＰＲＯＭ
２１    ＲＤ（データ）
３０    測定レベル生成回路
３１    ベリファイ電位
４０    アドレス設定回路
４１    アドレス信号
５０    セレクタ
５１    フラッシュベリファイ電位
６０    不良ビット測定回路
６１    カウント期間信号
６２    ベリファイ電位選択信号
６３    計測ステータス信号生成回路
６３１    ＮＯＲ回路
７０    “１”判定回路
７１    カウントアップ信号
７２    ベリファイ電位アップ信号
７３―０〜３，８２〜８５，９５〜９８    Ｔ―Ｆ／Ｆ
７４―０〜３，６３２，７６２    Ｆ／Ｆ
７５―０〜ｎ    ビットｎ判定回路
７６    カウント信号生成回路
７５１，７５２，７６１    ＯＲ回路
７５３，７６３，７６４，８１，９４    ＡＮＤ回路
８０―０〜―ｋ    不良ビットカウンタ
９０    ベリファイ電位選択回路
９１    デコーダ
９３    ＮＡＮＤ回路
１００    ＣＰＵ
１０１    ＲＯＭ
１０２    アドレス設定レジスタ
１０４    データ格納レジスタ
１０６    測定レベル入力ポート
１０７    外部電位セレクタ
１０８    外部電位設定レジスタ
１０９    ＲＡＭ
１１０    期待値設定レジスタ
１１１    ＥＮＯＲ
【図１】
0003828814.tif 000003
【図２】
0003828814.tif 000004
【図３】
0003828814.tif 000005
【図４】
0003828814.tif 000006
【図５】
0003828814.tif 000007
【図６】
0003828814.tif 000008
【図７】
0003828814.tif 000009
【図８】
0003828814.tif 000010
【図９】
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【図１０】
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【図１１】
0003828814.tif 000013
【図１２】
0003828814.tif 000014
【図１３】
0003828814.tif 000015