(57)【特許請求の範囲】
【請求項１】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記ドライバ回路および前記レシーバ回路は全て実質的差動入力、差動出力であり、前記ドライバ回路の実質的差動出力の出力端では電源またはグランドへの接続を有することなく、前記レシーバ回路は実質的差動入力の信号の電位差を検知することで受信し、
前記信号伝送線路は分配配線がなく、
前記ドライバ回路および前記レシーバ回路が複数ビットで構成されるときは前記信号伝送線路の全線路に渡って、物理構造が相対的に同じで等長配線長さとし、並行な等長配線を基本としながらファンアウト配線を等長とするために円弧状の配線とする、ことを特徴とする信号伝送システム。
【請求項２】
請求項１記載の信号伝送システムにおいて、
電力供給線をさらに有し、
前記電力供給線は電源・グランドペア伝送線路となっている構造で、それぞれの最小論理要素回路、メモリ要素回路の１要素回路当たりに１専用ペア線路で接続されている、ことを特徴とする信号伝送システム。
【請求項３】
請求項２記載の信号伝送システムにおいて、
前記電源・グランドペア伝送線路の特性インピーダンスは前記電源・グランドペア伝送線路にぶら下がる信号ドライバ回路数の伝送線路の特性インピーダンスの合計並列インピーダンスと等しいか、またはそれより小さな値である、ことを特徴とする信号伝送システム。
【請求項４】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記ドライバ回路のトランジスタ出口から接合するべき前記レシーバ回路のトランジスタの入口まで全て前記信号伝送線路はペア線路であり、幾何学的にトランジスタコンタクト部にアプローチする配線のみスタンドアロン配線とし、前記スタンドアロン配線はゲート配置ピッチ以下の長さである、ことを特徴とする信号伝送システム。
【請求項５】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記ドライバ回路から差動出力された送端のトランジスタの出口からの前記信号伝送線路は全て前記レシーバ回路の終端のトランジスタの入口まで特性インピーダンスが整合していて、終端に整合した終端抵抗が接続された構造であり、
特性インピーダンスが整合できない層間接続コラム、ビアホール、接続スタッドの接続部は前記接続部の不連続部分の電磁波遅延時間をｔｐｄ、パルス立ち上がり時間をｔｒ、立ち下がり時間をｔｆとすると、ｔｒ＞７ｔｐｄ、ｔｆ＞７ｔｐｄの関係を有する、ことを特徴とする信号伝送システム。
【請求項６】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路と、電力供給線の電源・グランドペア伝送線路とを有し、
全ての前記信号伝送線路および前記電源・グランドペア伝送線路はＴＥＭモードが維持される構造であり、空気中に電磁波が漏れる構造にあっては前記電磁波が漏れる部分の実効誘電率が内部誘電体誘電率に整合するような高誘電率材料がコーティングされる構造を含む、ことを特徴とする信号伝送システム。
【請求項７】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記信号伝送線路はペアコプレーナ線路、スタックトペア線路、ガードスタックトペア線路、またはガードコプレーナ線路であり、
隣接ペア線路との距離はペア線路自身のスペースを基準にして、前記ペアコプレーナ線路、前記スタックトペア線路は２倍以上のスペースを有し、前記ガードスタックトペア線路、前記ガードコプレーナ線路は１倍以上のスペースを有する、ことを特徴とする信号伝送システム。
【請求項８】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記ドライバ回路および前記レシーバ回路はＳｉまたはＳｉＧｅのｎチャネルＭＯＳ、ＧａＡｓのｎチャネルＭＥＳでグランド接続のないバススイッチ回路で実質的差動出力と差動入力回路、または反転入力ｎＭＯＳ差動カレントスイッチ回路、または定電流型バススイッチ回路、またはバラクタ付きショトキー高速バイポーラ差動回路で構成された、ことを特徴とする信号伝送システム。
【請求項９】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
全ての前記トランジスタに相補的に同じＭＯＳ、ＭＥＳ、またはバイポーラトランジスタ構造のバラクタを配置した構成である、ことを特徴とする信号伝送システム。
【請求項１０】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記レシーバ回路は反転信号またはクロックが入力する近接した相補的トランジスタであれば、前記相補的トランジスタを互いに相補的バラクタとして利用する構成である、ことを特徴とする信号伝送システム。
【請求項１１】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記レシーバ回路は差動アンプ回路を構成し、スイッチトランジスタは全てバラクタまたは同種反転トランジスタで相補的バラクタ作用を保有する構成とする、ことを特徴とする信号伝送システム。
【請求項１２】
電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ回路およびレシーバ回路と、前記ドライバ回路と前記レシーバ回路とを電気的に接続する信号伝送線路とを有し、
前記ドライバ回路の前段のフリップフロップ回路は正信号とともに反転信号を出力する回路であり、トランジスタ構成と段数を同じにして両信号出力のスキューがない回路とし、スイッチトランジスタは全てバラクタまたは同種反転トランジスタで相補的バラクタ作用を保有する構成とする、ことを特徴とする信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号伝送システムに関し、特に従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯ディジタル高速信号を通すための信号伝送技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、信号伝送システムに関しては、以下のような技術が考えられる。
【０００３】
近年、ＬＳＩチップを動作させるためのクロック周波数は１．５ＧＨｚに達するが、この信号のやり取りをするチップ外線路の周波数は最高でも５３０ＭＨｚに過ぎず、信号をＬＳＩに取り込むバンド幅がＬＳＩの要求に対して不足している状態である。ＬＳＩの信号処理をスムーズにするため、ロジックチップでもメモリチップでもキャッシュメモリを埋め込んでバンド幅不足に対応している。
【０００４】
【発明が解決しようとする課題】
ところで、前記のような信号伝送システムについて、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
たとえば、前記のように、バンド幅の不足に対して、キャッシュメモリを埋め込んで対応しているが、大きなキャッシュメモリの面積を必要とするだけでなく、アドレス計算が余分となり、アーキテクチャも複雑になる。もし、ＬＳＩのクロックと整合したＩ／Ｏバンド幅の確保ができれば、キャッシュメモリが不要でアーキテクチャの単純なシステムとなる。
【０００６】
チップのＩ／Ｏは、本質的にチップの中の処理ビット数と同じであることがディジタルシステムの基本であり、バンド幅を整合させるにはチップのクロックとＩ／Ｏバスの伝送クロックが同じでなければならない。今後、ＧＨｚ帯へ突入する時代にあってバスクロックの改善は急務である。バスの基本構成である伝送線路がその特性を有していてもＧＨｚ帯クロックは通らない。ドライバ・レシーバとそれを含むパッケージ構造の全てが高速信号を通すための用意がなされて初めてＧＨｚ伝送ができることになる。
【０００７】
一方、チップ内の未来を予測すると、２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ（２００１．６．Ｋｙｏｔｏ）でゲート長２０ｎｍのＭＯＳ構造が発表され、２０ＧＨｚのディジタル信号を処理できるとしている。２００７年に実現できると予測される。２０〜５０ＧＨｚのディジタル信号を１０ｍｍ角のチップ内配線で通すこともできない。システム全体に渡って、ユニファイな環境にするには根本的に考えを新たにしたシステム構築が必要である。
【０００８】
そこで、本発明の目的は、できるだけ従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯のディジタル高速信号を通すための信号伝送技術を提供することである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、大まかな発明原理を述べると、コモングランド、回路のコモン電源を排除した構成を作ることにある。ＧＨｚ帯のパルスシグナル伝送は、回路や線路にパルス的エネルギ（電荷量）が動く過程をできるだけ制限しないようにすることが求められ、かつ、反射を引き起こす不連続点をなくすことにある。これを忠実に対応した結果が本発明の概念となる。
【００１２】
具体的に、本発明による信号伝送システムは、以下のような特徴を有するものである。
【００１３】
（１）電子回路全体に渡るトランジスタの論理、メモリ回路（ドライバ、レシーバを含む）などは全て実質的差動入力、差動出力とし、分配配線がない。送端側出力端（差動のペア端）では電源またはグランドへの接続を、一切、有さない回路構成である。レシーバはその実質的差動信号の電位差を検知することで受信する。
【００１４】
（２）前記（１）の電力供給線は電源・グランドペア線路となっている構造で、それぞれの最小論理要素、メモリ要素回路の１要素回路当たり、１専用ペア線路で接続されている。なお、電源・グランド１専用ペア線路の定義は最近接バイパスコンデンサ（前線基地電源）からのアプローチを言う。
【００１５】
（３）電源・グランドペア伝送線路の特性インピーダンスはそれにぶら下がる信号ドライバ数の伝送線路特性インピーダンスの合計並列インピーダンスと等しいかまたはそれより小さな値である。
【００１６】
（４）トランジスタ出口から接合するべきトランジスタの入口まで全て伝送線路（ペア線路）であり、幾何学的にトランジスタコンタクト部にアプローチする配線のみスタンドアロン配線（単独配線）を余儀なくされるが、この配線はゲート配置ピッチ以下の長さである。
【００１７】
（５）差動で出力されたトランジスタの出口（送端）からの伝送線路は全て終端のトランジスタの入口まで特性インピーダンスが整合していて、終端に整合した終端抵抗が接続された構造である。特性インピーダンスが整合できない層間接続コラム、ビアホール、接続スタッド（バンプ）などは、その不連続部分の電磁波遅延時間をｔｐｄ、パルス立ち上がり（立ち下がり）時間をｔｒ（ｔｆ）とすると、ｔｒ＞７ｔｐｄ、ｔｆ＞７ｔｐｄの関係を有する。層間接続コラム、ビアホールなどが特性インピーダンス整合可能なときはこの限りではない。
【００１８】
（６）全ての接続線路（信号伝送線路、電源・グランドペア線路）はＴＥＭモードが維持される構造である。空気中に電磁波が漏れる構造にあっては、その部分の実効誘電率が内部誘電体誘電率に整合するよう高誘電率材料がコーティングされる構造を含む。
【００１９】
（７）伝送線路はペアコプレーナ、スタックトペア、ガードスタックトペア、ガードコプレーナ構造である。隣接ペアとのスペースルールは、ペア線路自身のスペースを基準にして、ペアコプレーナ、スタックトペアは２倍以上のスペースを有し、ガードスタックトペア、ガードコプレーナは１倍以上のスペースを有する。
【００２０】
（８）前記（１）の回路が複数ビットで構成されるときは全線路に渡って、物理構造が相対的に同じで、等長配線長さとする。並行な等長配線を基本とするが、ファンアウト配線を等長とするため、円弧状の配線とする。
【００２１】
（９）ドライバ・レシーバ回路はＳｉまたはＳｉＧｅのｎチャネルＭＯＳ、ＧａＡｓのｎチャネルＭＥＳでグランド接続のないバススイッチ回路で実質的差動出力と差動入力回路（図２）、または反転入力ｎＭＯＳ差動カレントスイッチ回路（図１４）、または定電流型バススイッチ回路（図１５）、またはバラクタ付きショトキー高速バイポーラ差動回路（図６）で構成する。
【００２２】
（１０）全てのトランジスタに相補的に同じＭＯＳ、ＭＥＳ、バイポーラトランジスタ構造のバラクタを配置した構成である。
【００２３】
（１１）反転信号またはクロックが入力する近接した相補的トランジスタであれば、それらを互いに相補的バラクタとして利用する構成とする。
【００２４】
（１２）レシーバは差動アンプ回路を特徴とするが、高速スイッチトランジスタは全てバラクタまたは同種反転トランジスタで相補的バラクタ作用を保有する構成とする。
【００２５】
（１３）ドライバ前段のフリップフロップは正信号とともに反転信号を出力する回路であるが、トランジスタ構成と段数を同じにして両信号出力のスキューがない回路とする。また、高速スイッチに対して前記（１２）と同様のバラクタ構成とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
本発明における信号伝送システムの一例として、本実施の形態においては、１．ＬＳＩチップのＩ／Ｏドライバ・レシーバ回路構成、２．システム構造、の順に説明する。
【００２８】
１．ＬＳＩチップのＩ／Ｏドライバ・レシーバ回路構成
ＬＳＩチップのＩ／Ｏドライバ・レシーバ回路構成については、既に、本発明者が以前に提案した、Ｐ１（特開平１１−２８４１２６号）、Ｐ２（特開２０００−１７４５０５号）の電源・グランドペア構造を含む回路構成、Ｐ４（特開２００１−２１１２１１号）のレシーバ回路構造、Ｐ９（特願２０００−３１５６３０号）の高速信号処理が可能なトランジスタ構造（バラクタ挿入など蓄積キャリアの再利用）、Ｐ１０（特願２００２−１５７５３号）のチップ内埋め込みバイパスキャパシタ構造、それらの合成であるＰ１２（特願２００１−３６９３５８号）を好ましくは利用した構成となる。以下において、本発明者が提案した前記技術と重複する部分については、提案技術Ｐ１，Ｐ２，Ｐ４，Ｐ９，Ｐ１０，Ｐ１２と記載して詳細な説明は省略する。
【００２９】
まず、本発明における信号伝送システムの信号のやり取りをする回路を示すと、後述する図２のようになる。詳細は図２を用いて説明する。ここでは、電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれる、実質的差動出力を可能とするドライバとレシーバの構成が記述されている。送端側にグランド接続がないことが従来と大きく異なる。高速に動作するときの現象を理解しなければ本発明の有効性が明確に説明できないので、まず電磁気学的概念を説明する。
【００３０】
一般に、パルスとは正弦波の高調波を含んだ合成波である。パルスのクロック周波数を基本波（エネルギ率約７０％）とすると、約２０％のエネルギを持つ３倍高調波、約５％のエネルギを持つ５倍高調波、１．５％のエネルギを持つ７倍高調波、０．５％のエネルギを持つ高調波、さらに奇数倍で小さなエネルギを持つ高調波の合成である。エネルギ的に問題のある高調波を安全サイドで見ると、パルスのクロック周波数に対して１桁高い周波数の問題を論じるべきである。また、同じパルス周波数に対して立ち上がりｔｒ（立ち下がりｔｆ）時間が急峻なほど、高次高周波のエネルギが高く、立ち上がり時間から基本波ｆを想定すると、ｆ＝０．３５／ｔｒ、またはｆ＝０．３５／ｔｆとなる。これをパルス実効周波数と名付ける。
【００３１】
電磁波速度で伝わる正弦波エネルギが波の節目となる伝送距離に対して共振を起こす。最小節目は１／４波長（λ／４）である。前述の高次高調波の共振が起こることになる。共振が起こると、その正弦波の伝達コンダクタンスが∞、すなわち抵抗が０になり、他の正弦波の有限なコンダクタンスと大きく異なって伝達する。すなわち、増幅されたことになる。極端な場合、数％のエネルギを持つ高調波が基本波と同じエネルギを持って伝達し、パルス波形が大きく乱れると同時に、電磁放射の原因となる。本発明はディジタル回路設計の分野の技術であるが、一般にこの観点の知識に疎い分野のため、敢えてこの解説を行っている。
【００３２】
前述の２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙで発表されたＣＰＵ、２０ＧＨｚクロックの７倍高調波までを問題にする。１８０ＧＨｚという正弦波である。誘電率εｒ＝４の場を伝送する線路の電磁波速度は１．５×１０8ｍ／ｓとなるため、１８０ＧＨｚのλ／４＝２１μｍとなる。ＬＳＩチップの中の配線長は２１μｍ以上に這わすことができない。もし、必要な場合はリピータ回路を挿入しなければならない。現実的にもＲＣ遅延で問題となる配線長はこれ以下となり、ＬＳＩチップの中のグローバル配線は全て高調波に耐え得る伝送線路としなければならないことになる。
【００３３】
ＬＳＩ設計の一般論として、配線長の分布は図１のようになっている。図１は、一般的なＬＳＩの配線長分布を示す図である（日本学術振興会、極限構造電子物性第１５１委員会第５５回研究会、超集積化デバイス・システム第１６５委員会第１６回研究会合同研究会、２０００．７．１９−２０における東京工業大学の益一哉によるガイドライン）。
【００３４】
長い配線は、ＬＳＩの機能ブロック間のいわゆるグローバル配線と言われるものである。図１のように、伝送線路にする必要がない部分（集中定数回路部分）と伝送線路にしなければならない部分（分布定数回路）を分離すると提案している。本発明も、この提案の範囲に存在させることが現実的である。長い配線を必要とする回路構成はＬＳＩの中の１０％であると想定して、高周波における問題発生の対応策、すなわち本発明の技術内容を以下に説明していく。
【００３５】
ドライバのパルス状の出力信号を得るためにはスイッチと電源が必要である。ところが、電流の流れていない状態から瞬時に大量の電流が流れる状態になれば、その電流遷移勾配ｄｉ／ｄｔは急峻になり、ｖ＝Ｌｓ（ｄｉ／ｄｔ）の電圧低下が起こり、電源Ｖｄｄが瞬時にこのｖ分だけ低下する（Ｖｄｄ−ｖ）。クロック周波数が１桁向上するということは、同じ配線構造では、ｖが１桁大きくなることである。回路中の寄生インダクタンスＬｓを概算すると配線長さ１０μｍで１０ｐＨとなる。従来、１０ｐＨを良しとした回路であるとするならば、周波数を１桁向上させるには１ｐＨ、すなわち配線長さは１μｍとしなければならないことになる。１０μｍ配線を保つためには、Ｌｓ＝０．１ｐＨにするか、もしくは電流を一定にしなければならないが、集中定数回路的設計では到底不可能なことである。しかし、これは分布定数回路では可能なこととなる。ここで、具体的な回路で考えてみる。
【００３６】
ＧＨｚ帯の信号立ち上がりｔｒ＝１０ｐｓ以下にしたとき、従来回路では全く動作しない。既に歴史のあるＥＣＬ回路を使用したカレントスイッチ型ドライバは、この問題を排除するためのものである。しかし、これも全く用をなさない。図２の回路は、ＥＣＬに代わってｎＭＯＳの１段で作ったバススイッチ回路である。図２は、ドライバとレシーバを接続する構造の一例を示す図である。図２では、実質的差動出力を可能とするドライバ１とレシーバ２を示している。ドライバ１は、ｎＭＯＳトランジスタＴｎ１，Ｔｎ３、バラクタＶｎ２，Ｖｎ４、抵抗Ｒｅ１，Ｒｅ２などからなり、フリップフロップから差動入力信号Ｖｓｉｇｎａｌ，／Ｖｓｉｇｎａｌ（／は反転信号を表す）が供給される。また、ドライバ１には、別のドライバなどと共通に、バイパスコンデンサＣｂ１が接続されている。ドライバ１は、信号伝送線路３を通じてレシーバ２に、電源・グランド伝送線路４を通じて電源Ｖｄｄにそれぞれ接続される。また、レシーバ２の入力端には抵抗Ｒｔ１が接続されている。
【００３７】
通常、ドライバ１の前段はラッチが存在し、フリップフロップ回路である。この回路は差動出力端を必然的に持つため、ドライバ１への入力信号は相補的に配置されたｎＭＯＳで、提案技術Ｐ９に示したバラクタ挿入回路を比較的簡単に作ることができる。トランジスタを多く配置した回路はｐｎ接合容量がトランジスタの数だけ多くなり、重畳した瞬時電流を多く流すことになるだけでなく、信号切り替え時にこれを放電させる必要があり、スイッチング動作の遅れを誘発する。これを防止するドライバ回路は、図２のように、最小のトランジスタ数で構成しなければならない。このｎＭＯＳトランジスタＴｎ１，Ｔｎ３に直列につながった抵抗Ｒｅ１，Ｒｅ２は、ｐｎ接合容量を誘発する原因になる拡散抵抗は使用しないで、タングステンまたはモリブデンやそのシリサイドなどの金属膜抵抗が望ましい。
【００３８】
この回路の有用性をシミュレーションで確認する。図３は３５ＧＨｚクロック相当のシミュレーションモデル回路、図４は図３の回路のシミュレーション結果（上段：電流、中断：電源電圧、下段：送端と終端の信号波形）をそれぞれ示す図である。
【００３９】
図３がｔｒ＝ｔｆ＝１０ｐｓ（３５ＧＨｚクロック周波数相当）における本発明のドライバ回路で、電源電圧Ｖｄｄ＝２Ｖ、伝送線路電圧１００ｍＶに設定した。シミュレータは、グランドが絶対グランドになっていて、前記図２のような実質的差動回路とはならないため、グランドを浮かす工夫をしている。そのシミュレーション結果を図４に示す。Ｒ３，Ｒ４は、電流制御抵抗８００Ωとトランジスタオン抵抗１００Ωを加算したものである。Ｕ１とＵ２、Ｕ３とＵ４は、差動トランジスタのスイッチ動作を表現したものである。オン抵抗０．００１Ω、オフ抵抗１ＭΩである。トランジスタ寄生容量を設定するため、Ｃ３，Ｃ４の５ｆＦを併設した。Ｔ３，Ｔ４の伝送線路はＬＳＩ内で制御可能な適切と思われる１００Ω（片側５０Ω）の特性インピーダンスとし、誘電率εｒ＝４の絶縁物で囲まれた線路で３ｍｍ線路長に相当する遅れ２０ｐｓを設定した。２本の線路でペアを組んだ時１００Ωとなり、シミュレータではできないため２本の同軸ケーブルを使用した。
【００４０】
当然、Ｒ１，Ｒ２の終端抵抗は１００Ωであるが、差動ゲートに入力されるとして、それぞれＣ５，Ｃ６の５ｆＦのゲート容量を付加した。Ｔ１，Ｔ２の電源・グランドペア線路の特性インピーダンスを信号線寸法と同じとし、１００Ωに設定し、チップ内に散りばめられたＣ１，Ｃ２のバイパスコンデンサを１００ｆＦとした。ここで、Ｌ１，Ｌ２はバイパスコンデンサの寄生インダクタンスで対抗電極という性格上電流パスの複雑性から減らすことは難しく、１０ｐＨとした。差動信号は前記図２のようにシングルエンド的に取り扱うが、シミュレーションで、このようなツールがないため、２対の対グランドとの伝送線路と表現した。
【００４１】
信号電圧振幅が１００ｍＶと非常に低いが、差動入出力では検出可能な電位差であるとした。伝送線路の終端抵抗に常時定電流を流すことになるが、その電流を小さくし、低電力を意識した設定となる。この設定では、オン時２ｍＡとなり、１ドライバ当たり１００μＷ（オン時）の消費となる。相対的に大きな消費電力であり、ＬＳＩ当たり１０％程度に止める設計のグローバル配線とすることがガイドラインとして必然的に出てくる。しかし、これは本発明の制限事項ではない。
【００４２】
このような高周波数でもシミュレーションではほぼ定電流が維持され、ほとんど問題がない。電流のピーク増大はオープン、クローズスイッチ回路におけるスイッチ特性の相補特性の狂いによるもので、この電流インデントが受信端の容量で少し出る程度である。提案技術Ｐ９のバラクタ技術のシミュレーションはできないため、これがあると立ち上がり、立ち下がりはもっと急峻できれいな波形となるはずである。これは、本発明の大きなポイントである。同じウエル内のため、特性はアンバランスになりにくく、フラット電流になることが期待される。
【００４３】
これにより、パルス実効周波数３５ＧＨｚで動作可能な回路が提案できたことになる。前述した図２を元にしてまとめると、（１）差動ドライバは１段のトランジスタで構成されていること、（２）電源側のトランジスタＴｎ１、バラクタＶｎ２とトランジスタＴｎ３、バラクタＶｎ４はそれぞれ同じウエル構造の中にあり、トランジスタ拡散容量を含めた全てのトランジスタ容量のチャージ交換ができる構造であること、（３）電源・グランドはペア伝送線路であること、（４）差動信号はシングルエンド的伝送線路構造（図２）で取り扱い、一般的なグランドを基準とした差動でない構成で、伝送線路の周辺にグランドが配置されていないことを規定する構造であること、（５）ドライバ出力端からレシーバ入力端まで差動のペア信号はいかなる所でもグランドや電源に接続されていないこと、（６）整合終端をシングルエンド伝送線路の特性インピーダンスと同じ値とする構成であること、（７）差動ドライバがバイポーラの場合はベースにして、内部蓄積電荷の反転信号による相補的利用を考えた構成であること、がドライバ周辺の本発明の提案技術となる。以上は、図２から類推される項目であり、本提案の全てではない。
【００４４】
次に、前記（２）の作用を実現するトランジスタ断面構造の一例を記載すると、図５のようになる。図５は、前述した図２におけるｎＭＯＳ構造のドライバの断面構造の一例を示す図である。ｎＭＯＳトランジスタＴｎ１とバラクタＶｎ２は、同じＰウエル１１の構造の中にあり、ｎ拡散領域１２につながるソースおよびドレイン、酸化膜１３を挟んだゲートＧから構成される。同様に、ｎＭＯＳトランジスタＴｎ３とバラクタＶｎ４は、同じＰウエル１１の構造の中にあり、ｎ拡散領域１２につながるソースおよびドレイン、酸化膜１３を挟んだゲートＧから構成される。ｎＭＯＳトランジスタＴｎ１，Ｔｎ３のゲートＧには信号Ｄｉｎが入力され、バラクタＶｎ２，Ｖｎ４のゲートには信号／Ｄｉｎが入力される。
【００４５】
このように、ドライバ１のｎＭＯＳトランジスタＴｎ１，Ｔｎ３とバラクタＶｎ２，Ｖｎ４は同一ウエル構造の中にある。それぞれのゲート電位に吸い寄せられたチャネル電荷（ｎＭＯＳでは電子１４は少数キャリアであるが、ホール１５は多数キャリアでチャネルとは言えないが、高ホール密度をチャネルと仮に呼ぶ）が相補入力信号で開放されたとき、隣接トランジスタの吸引が起こるときであり、高速なキャリア交換が行えることになる。また、電荷の再利用による電力の節約にも大きく寄与する。
【００４６】
これをバイポーラトランジスタで考えると、図６のような断面構造になる。図６は、バイポーラトランジスタのキャリア再利用回路を示す図である。なお、図６においては、Ｐウエル２１上のｎウエル２２の構造の中に形成されたグランド用のｐｎｐトランジスタのみを示し、信号線用のｐｎｐトランジスタは省略している。バイポーラトランジスタのキャリア再利用回路では、ベースの蓄積少数キャリアのコレクタ側への引き抜きが共通コレクタ電流で強調されるとともに、空乏層電荷の相補的増減を共通コレクタが補償する。エミッタの引き抜きは従来と変わらないため、ＭＯＳにおける効果より少ないが、大きな高速動作を可能とする構造であり、電荷再利用で電力も低減できる。
【００４７】
次に、図７に、レシーバ回路の一例を示す。図７は、レシーバ端の回路の一例を示す図である。実質的差動入力のレシーバ２は、バラクタＶｐ１１，Ｖｐ１２、ｐＭＯＳトランジスタＴｐ１１，Ｔｐ１２、ｎＭＯＳトランジスタＴｎ１１〜Ｔｎ１３からなる差動増幅部と、ｐＭＯＳトランジスタＴｐ１３、ｎＭＯＳトランジスタＴｎ１４からなる電流設定部から構成される。ｎＭＯＳトランジスタＴｎ１１，Ｔｎ１２は反転信号入力のため、前述した図５や図６と同様に、共通ウエル構造や共通コレクタ構造（バイポーラを採用した場合）をとれば高速動作が可能である。ｎＭＯＳトランジスタＴｎ１３，Ｔｎ１４、ｐＭＯＳトランジスタＴｐ１３はスタティックなトランジスタのため、従来回路で充分である。ｎＭＯＳトランジスタＴｎ１１，Ｔｎ１２の反転動作を利用してバラクタＶｐ１１，Ｖｐ１２を、前記図２と同様にして前記図５のようにセットにすればよく、これで高速動作と省電力動作が可能となる。ｐＭＯＳトランジスタＴｐ１１とバラクタＶｐ１１、ｐＭＯＳトランジスタＴｐ１２とバラクタＶｐ１２が同じウエル構造の中にあればよい。
【００４８】
引き続き、配線構造を図８に示す。図８は、ドライバの平面構造の一例を示す図である。ドライバは、前記図２と同様に、２つのｎＭＯＳトランジスタ（Ｔｎ１，Ｔｎ３）と２つのバラクタ（Ｖｎ２，Ｖｎ４）からなり、Ｐウエル１１の構造の中に形成される。ゲートＧは入力信号のペア伝送線路３１につながり、ソースおよびドレインのｎ拡散領域１２はコンタクト３２を通じて電源・グランドにつながる線路や出力信号の伝送線路３３に接続される。電源・グランドの伝送線路３４には、抵抗（Ｒｅ１，Ｒｅ２）を介して直上層へのコンタクト３５により接続される。
【００４９】
このように、入力信号がペア伝送線路３１、出力信号の線路も伝送線路３３、電源・グランドペアも伝送線路３４（上層）であることが重要な設計ポイントであり、幾何学的構造でどうしてもペアにならない配線のみがスタンドアロン配線３６となる。このスタンドアロン配線３６の長さは、図８では１ゲートピッチ以下であり、このように配線結合することを提案技術の範囲とする。差動入力でペアになったトランジスタが同じウエル構造の中にあることも他の重要ポイントである。ここでは、伝送線路はいずれもペアコプレーナ線路である。
【００５０】
電源・グランド層は、２点鎖線で示したように３層目にそれぞれのトランジスタアレーに沿ってペアコプレーナ線路として組まれている。これを分かり易いように断面構造で示したものが図９である。図９は、ドライバのトランジスタの部分の断面構造（絶縁層の断面表記省略）の一例を示す図である。トランジスタのｎ拡散領域１２は、一方でプラグ４１を通じて上層配線層４２につながるコンタクト配線４３に接続され、他方でプラグ４１、ビアホール４４、コラム４５などを通じて上部電源・グランドペア層４６に接続される。また、上部電源・グランドペア層４６の直上には電源・グランドペア最上層４７が配置される。なお、これらの各導体部分や各導体層は絶縁層により囲まれている。
【００５１】
寸法条件は、提案技術Ｐ１２と同じ条件を提示する。まず、上部電源・グランドペア層４６のコプレーナ線路の断面を注目する。電源・グランドのカップリングを強くするため、アスペクト比ｔ／ｗ≧１．５が望ましい。対抗面を増やすことで電源・グランドとのカップリングが強くなり、電磁界の外部への漏れを小さくするためである。次に、ｄ＜ｈの条件を満たす必要がある。対抗面電磁界のフリンジができるだけ層に渡って交叉しないようにする、すなわちクロストークを避けるためである。第３にｓ／ｄ≧１．５にすることである。これもフリンジの影響を避けるためである。同様のことが全てのペアコプレーナ線路（信号線、クロック線）で実現するべきである。ドライバ１やレシーバ２の構造はもちろん、数ＧＨｚ以上のクロック周波数で動作するＬＳＩの論理やメモリトランジスタの結線は全てこの構造にすることが望ましい。もちろん、この配線ルールは、好ましくはチップのグローバル配線全てに渡って適用されることは言うまでもない。
【００５２】
ドライバ１の出力は、主線路バスを通り終端抵抗に至る過程で、グランドレベルのペア線路はいかなる場所でもコモングランドに接続せず、独立したグランド線として存在することを本発明の提案範囲とする。これによる効果は、グランドレベルがペア信号線と相補的にスウィングし、差動アンプのレシーバ２に有効な最大振幅が得られることにある。さらなる効果は、伝送線路の電磁界の乱れが最小になり、波形が乱れないとともに寄生インダクタンスと寄生キャパシタンスを最小にする回路となる。
【００５３】
その伝送線路の構造を示すと、図１０のようになる。図１０は、適切な伝送線路の一例を示す図であり、（ａ）はペアコプレーナ線路、（ｂ）はガードコプレーナ線路（両端コモン）、（ｃ）はスタックトペア線路、（ｄ）はガードスタックトペア線路（上下コモン）をそれぞれ示す。図１０においては、伝送線路５１を絶縁層５２の中に２対ずつ記述しているが、隣接ペア線路との距離はペア線路自身のスペースを基準にして、２倍以上のスペースを有することがペアコプレーナとスタックトペアのルールである。ガードコプレーナ線路とガードスタックトペア線路はペア線路自身のスペースを基準にして１倍以上のスペースで隣接配線スペースを設計できる。この制限を本発明の提案範囲とする。ガード付き線路の利点は、この範囲ではないが、伝送線路のインピーダンスを下げ、適切な設計範囲にすることができる。ＴＥＭ波伝送条件を守るため、伝送線路５１は均質な絶縁材料の絶縁層５２で囲まれていなければならない。その範囲は、ペアコプレーナとスタックトペアでは導体外周から２ｓの広がりであり、ガードコプレーナとスタックトペアではｓの広がりであることを本発明の提案範囲とする。
【００５４】
もし、この絶縁層５２の広がりが守れない時の対応策を図１１で提案する。図１１は、不均質絶縁層における導体周辺の絶縁層の実効比誘電率の整合の一例を示す図である。図１１においては、スタックトペア線路の一例を示す。このイメージは、プリント配線板で、最上層のソルダーレジスト５３の部分である。ソルダーレジスト５３が薄い（２ｓより薄い）ため、上部に広がる電気力線が空気層の部分に及ぶため、ソルダーレジスト５３の実効比誘電率は小さくなる。下部の絶縁層５２の比誘電率をａとすると、ソルダーレジスト５３の実効比誘電率を同じａにするようにソルダーレジスト５３の誘電率を大きくする構成を本発明は提案範囲とする。これにより、伝送線路５１は実質的にＴＥＭ波モードを維持できる。ペアコプレーナ、スタックトペア線路にあっては２ｓの範囲に異種の絶縁層や空気層があるとき、実質的な比誘電率がその広がりの範囲で、同じ比誘電率となるように調整をした層構造が一般的な技術範囲である。ガードコプレーナ、ガードスタックトペア線路では広がりｓの範囲で同様な規定が守られているものとする。
【００５５】
次に、図１２で示すように、コラム、ビアホールなどのインピーダンス不整合の長さに対する考察をする。図１２は、コラム、ビアホールなどのインピーダンス不整合の長さのモデルの一例を示す図であり、（ａ）は線路６１と線路６２の間がコラム６３およびビアホール６４で接続されている状態を示し、（ｂ）は入力波形に対する出力波形（１〜４次と１〜２次）を示す。チップ内絶縁層の比誘電率を３とすると、電磁波伝送速度は１．７３×１０8［ｍ／ｓ］となり、１００μｍ線路長の伝送遅れは０．５７８ｐｓとなる。主線路のパルス立ち上がり時間が１０ｐｓと仮に設定したため、次のような現象と解釈できる。ミスマッチ部分にエネルギが流れても、その帰りが０．５７８×２＝１．１５６ｐｓであり、１０ｐｓの間に８．５回往復可能な時間である。この往復調整で立ち上がり時間中にほぼ安定領域に達する。従って、立ち上がり中の波形の乱れはあるものの、立ち上がった後は安定した波形がミスマッチ部分を通過後、配線を進行することになる。
【００５６】
図１３に示したように、エネルギ的に見る。図１３は、５０Ωを基準にしたミスマッチインピーダンスと多次反射エネルギの通過率の一例を示す図である。３回（１〜４次）の往復に要する時間を経過したエネルギは、５０Ω／２００Ωのミスマッチでも９０％は通過する。結論的に、この長さは無視できるものである。すなわち本発明では、ｔｒ＞７ｔｐｄを提案範囲とする。
【００５７】
前述した図２は電源・グランドペア線路の電流が相補的になっていた。電源電流が信号オンオフに対してオンオフする回路で、バイパスコンデンサかそれに相当するバラクタなどが必要であったが、次に電源・グランドペア線路に電流が流れるドライバを提案する。これを示すと、図１４のようになる。図１４は、差動タイプのドライバの一例を示す図である。図１４のドライバ１ａはカレントスイッチの例であり、ｎＭＯＳトランジスタＴｎ２１，Ｔｎ２２，Ｔｎ２３，Ｔｎ２４、抵抗Ｒｅ２１からなり、入力信号Ｖｓｉｇｎａｌ，／Ｖｓｉｇｎａｌに対して一定電流が流れる。デューティタイムがオン・オフ同じであれば前記図２の倍の電力消費となる。一定電流のため、バイパスコンデンサＣｂ２１はトランジスタ容量と貫通電流の対策ができればよい。
【００５８】
トランジスタ容量については、ｎＭＯＳトランジスタＴｎ２１とＴｎ２２、Ｔｎ２３とＴｎ２４が相補的に働くため、これを相補的なバラクタとして使用することが可能になり、前述した図２のように特別にバラクタを設けなくてもよい。ここで、相補的に動作する同じ種類のトランジスタが近接するときは、同じウエル内に設置する構造をとることで相補的バラクタの効果を得る構造を本発明の一般的な提案範囲とすることができる。この効果でバイパスコンデンサＣｂ２１の役目は軽くなり、スイッチング時の貫通電流対応だけすればよいことになる。
【００５９】
ｎＭＯＳトランジスタＴｎ２１，Ｔｎ２２のドレイン電圧、ｎＭＯＳトランジスタＴｎ２３，Ｔｎ２４のドレイン電圧は上下段となっているために異なり、オン抵抗が異なることになる。しかし、ｎＭＯＳトランジスタＴｎ２３，Ｔｎ２４のいずれかがオンする時はドレイン電圧もソース電圧もほぼ０Ｖである。なぜならば、信号エネルギ（電荷量）はレシーバ２の負荷抵抗Ｒｔ２１に向かって電磁波として進行することから、反射がない限り戻ってこないためである。従って、ｎＭＯＳトランジスタＴｎ２３，Ｔｎ２４は反射エネルギを吸収する効果があれば良く、オン抵抗がｎＭＯＳトランジスタＴｎ２１，Ｔｎ２２と異なっていても良い。好ましくは、信号伝送路の特性インピーダンスと同じオン時のインピーダンスを持っていることである。もちろん、これはトランジスタサイズを大きくするため、必ずしも得策ではない。
【００６０】
ｎＭＯＳトランジスタＴｎ２１，Ｔｎ２２が、ｐＭＯＳトランジスタになっても図１４の原理が適用できることは言うまでもない。ｐＭＯＳトランジスタはｎＭＯＳトランジスタより遅いこと、大きな面積を必要とすることで、ｎＭＯＳトランジスタのみで構成した図１４の方が有利である。
【００６１】
図１４の差動タイプのドライバ１ａに対して、前述した図２のドライバ１の優位性をもう一度振り返る。図２は急峻なステップ電流を流す欠点があるが、電力はオフ時間だけ節約できる。実は、急峻なステップ電流は図１４の貫通電流のｄｉ／ｄｔと同じであり、バイパスキャパシタの性能と必要性は同じである。このディスチャージしたバイパスキャパシタをできるだけ早く再チャージするためには、冒頭で述べたもう１つの対策、電源線路の特性インピーダンスを小さくしなければならない。１−ｅｘｐ（ｔ／Ｚ0Ｃ）で回復するからである。ここで、Ｚ0は電源・グランドペア線路の特性インピーダンス、ｔは時間、Ｃはバイパスキャパシタである。
【００６２】
図１４の回路であっても、負荷インピーダンスより、電源・グランドペアの伝送線路４の特性インピーダンスは小さくなければオームの法則で電圧が低下する。従って、図１４、図２の両構成例とも、（電源電圧ペア線路特性インピーダンス）＜（信号線特性インピーダンス）という条件となる。等しい時のシミュレーションが前述した図４の結果であり、電源電圧は５％のドロップが示されている。電源・グランドペア線路特性インピーダンスＺ0Pはそれらにぶら下がるドライバセットをｎとすると、
Ｚ0P＜Ｚ０／ｎ
としなければならない。
【００６３】
問題は、電源・グランドの伝送線路４の中に寄生インダクタンスが存在する時である。前述した図３の回路条件では、０Ｈであるが、これが５０ｐＨであったとすると、２ｍＡで１０ｐｓのステップ電流とし、信号振幅１００ｍＶの１０％の電源ドロップｖ＝１０ｍＶを許すとすると、
ｖ＝Ｌ×ｄｉ／ｄｔ＝０．０５ｎＨ×２ｍＡ／１０ｐｓ＝１０ｍＶ
の計算で０．０５ｎＨ以下が得られる。前述した図８の構成では、電源・グランドペアの条件がドライバのすぐそばまで守られているため、５０ｐＨ以下の条件は守られる。
【００６４】
この設計が無理なときは、バイパスコンデンサがそれをカバーしなければならない。この寄生インダクタンスは５０ｐＨ以下でなければならないが、電流経路が複雑な大容量のコンデンサでは実現できない。この必要容量を計算する。
【００６５】
前述した図３の条件で行う。信号伝送線路３ｍｍの長さに電荷Ｑをチャージする時間電流ｔｐｄは流れつづけるが、図３の条件では２０ｐｓとなる。負荷に１０ｆＦが付いていることから、
Ｑ＝２ｍＡ×２０ｐｓ＋１０ｆＦ×１０ｍＶ＝４０．１ｆＣ
が必要となる。なお、ドライバの接合容量はバラクタで補償しているため、ここでカウントの必要はない。電源電圧１Ｖ、信号振幅１００ｍＶに対して１０％電圧降下を許容する条件から、
４０．１ｆＣ×１０×ｎ／３０ｍＶ＝１３４ｆＦ×ｎ
ということになり、１バイトをｎとしても１．１ｎＦという小さな容量であり、ｎ＝数個でも寄生インダクタンス１００ｐＨを守れる条件となる。従って、電源・グランドペア線路特性インピーダンスかバイパスキャパシタのどちらか、または併設で解決可能である。しかし、パッケージ渡りの長い配線では、ｔｐｄが大幅に増大するため、この回路は電源・グランドペア線路の特性インピーダンスを下げる条件しか適用できない。
【００６６】
前述した図２に対して、電流一定にする方法を図１５に提案する。図１５は、電流を一定にしたバススイッチ型のドライバの一例を示す図である。ドライバ１ｂは、ｎＭＯＳトランジスタＴｎ３１，Ｔｎ３２，Ｔｎ３３，Ｔｎ３４、抵抗Ｒｅ３１，Ｒｅ３２からなり、入力信号Ｖｓｉｇｎａｌ，／Ｖｓｉｇｎａｌが入力される。バストランジスタがオフのときはｎＭＯＳトランジスタＴｎ３３，Ｔｎ３４が抵抗Ｒｔ３１を介して導通し、電源・グランドから見た電流は一定条件となる。ｎＭＯＳトランジスタＴｎ３１とＴｎ３３、ｎＭＯＳトランジスタＴｎ３２とＴｎ３４がそれぞれ同じウエル構造の中に入り、電荷の再利用をする。前記図２と異なるところは、第１に、電源・グランドペア伝送線路４の相補的電流が確保されているため、Ｚ0P＜Ｚ0／ｎの条件が確保されているならば、バイパスコンデンサＣｂ３１は不要である。つまり、電力は２倍消費するが、図２より理想回路と言える。図２と図１５の利点は、伝送線路の片側がグランドレベルにあり、回路上の取り扱いが容易である。すなわち、見かけ上シングルエンド波形の取り扱いができる（実は、これも信号伝達上、立派な差動伝送である）。ただし、終端側でグランドに落とすことはやってはならないことである。この点は、本発明に重要な概念である。
【００６７】
回路の最後の一例として、Ｄ型フリップフロップを図１６に示す。図１６は、Ｄ型高速フリップフロップ回路の一例を示す図であり、（ａ）はフリップフロップ回路、（ｂ）はインバータをそれぞれ示す。このフリップフロップ回路は、クロックで同期するインバータによるＤ型フリップフロップであり、クロックＣＬＫにより駆動するｎＭＯＳトランジスタＴｎ４１、インバータを構成するｐＭＯＳトランジスタＴｐ４２，Ｔｐ４４，Ｔｐ４６，Ｔｐ４８およびｎＭＯＳトランジスタＴｎ４３，Ｔｎ４５，Ｔｎ４７，Ｔｎ４９などからなる。詳細には、インバータは、（ｂ）のようにそれぞれダイオード型バラクタＶｄ４１，Ｖｄ４２を持つような構成となっている。論理段数を同じにするため、出力Ｄｏｕｔの部分のみがインバータではなくバッファ構成である。ｐ型サブでは作りにくいが、ｉ型サブのＳＯＩ構造であれば問題なく作ることができる。
【００６８】
ダイオードバラクタの構造と動作原理を示すと図１７のようになる。図１７は、ダイオードバラクタ付きＣＭＯＳ構造とその電荷移動の一例を示す図である。図１７において、ｎウエル７１の構造の中に、ｐＭＯＳトランジスタとともに形成された一方のダイオード（Ｖｄ４１）はｎ+拡散領域７２とｐ拡散領域７３からなり、ｐ拡散領域７３の周囲には空乏層７４が形成される。ｐウエル７５の構造の中に、ｎＭＯＳトランジスタとともに形成された他方のダイオード（Ｖｄ４２）はｐ+拡散領域７６とｎ拡散領域７７からなり、ｎ拡散領域７７の周囲には空乏層７８が形成される。ＳＯＩではｐウエル、ｎウエルにそれぞれダイオードが組み込まれていて、ダイオードの接合容量が蓄積電荷として相補的に再利用できることになる。
【００６９】
前述した図１のグローバル配線は、バスを主体とした信号やり取りをする回路であり、以上の説明でその回路システム、すなわち、ラッチ（フリップフロップ）、ドライバ、レシーバ、ラッチ（フリップフロップ）に渡る経路は一応網羅したことになる。差動信号が主体でコモングランドとは隔離した信号系となる。この回路のＬＳＩチップに対する比率が１０％程度にとどまれば、電力消費はそれほど問題がない。ただし、本発明は、このパーセンテージ制限を付けるものではない。しかし、集中定数回路部分の電力消費とゲート遅延、ＲＣ遅延も無視できない。ＤＲＡＭ、ＳＲＡＭ、論理ゲート全ての回路に対して図１７のように蓄積電荷の再利用手段を設けることはトランジスタ数の増大より利点が大きい。従って、本発明の提案範囲は全ての回路について要する電荷再利用手段を設けたことを特徴とするものである。
【００７０】
以上で、ドライバ・レシーバ伝送システムのデバイスと回路的な部分を説明した。
【００７１】
２．システム構造
次に、この目的に沿ったシステムを構成する構造的部分について説明する。チップ渡りをイメージした、まず理想的形を示すと等長並行配線とそのピッチで接続する構造となる。これを図１８に示す。図１８は、チップ間伝送線路の接続構造の一例を示す図であり、（ａ）はチップを透視で見た平面図、（ｂ）は（ａ）のｂ−ｂ’切断線における断面図である。チップ１０１とチップ１０２の間で、パッド−パッド接続を基本とし、片道（一方通行）線路となる。レシーバ端は終端抵抗１０３が接続されているが、チップ内にあっても、チップ外にあっても問わない。要は整合終端であることである。パッド−パッド間しか伝送線路を示していないが、チップ内も前述した図５のように伝送線路であることは言うまでもない。
【００７２】
チップ内で好ましい伝送線路構造はコプレーナ線路であったが、アスペクト比の大きい縦長の断面構造はパッケージやプリント配線板でとれないため、ここではスタックトペア線路が望ましい線路構造である。（ａ）のようにチップを透視で見ると、ドライバ１０４からコプレーナ線路を通してチップパッド１０５に至り、ここでフリップチップ接続により配線板１０６に接続される。パッド幅より下にもぐり込む信号線１０７と電源・グランド線１０８はフリップチップのパッド下ビアホールでそれぞれの下層に接続され、できるだけ短い距離で重なり、（ｂ）の断面構造のようになる。
【００７３】
ペアの下層はスタック上下のずれや、電磁界の下層への漏れを防止するため、線幅ｗより１．２〜１．５倍を取ることが望ましい。既に述べたものであるが、スタックトペア線路の関係を示すと、ｗ≦ｓ、（ｄ＋ｔ）≦ｓ／２、ｄ≦２ｈ1、ｄ≦２ｈ2でなければならない。ドライバ１０４から等位置にレシーバパッド１０９が設けられ、レシーバ１１０につながっている。この短い配線もパッケージ内であればスタックトペア線路、チップ内であればコプレーナ線路であることが望ましい。断面構造で分かるように、電源・グランド線１０８などの直行する線路が信号線１０７のスタックトペア線路の下に設定されている。バイパスコンデンサ１１１がドライバ１０４の周辺に設置されていることは既に述べた如くである。
【００７４】
このような構成で、ドライバチップとレシーバチップのパッド配列から次の図１９に示すような要件が出てくる。図１９は、チップパッド配列の制約の一例を示す図である。図１９においては、コントローラのチップ１２１とメモリのチップ１２２が、各チップパッド１２３，１２４からバス線路１２５を通じて接続されている。
【００７５】
（１）チップパッドのピッチの２倍のピッチでスタックトペア線路を這わせ、パッドはバス線路方向と直行する直線状に整列する必要がある。（２）チップの１列パッドから信号線を取り出す構造となり、他の辺に結合するときの制約条件が大きくなる。この２つの制約は設計者にとって大きな問題を提起することになる。チップ面積が改良によりシュリンクしたとき、パッドピッチもシュリンクさせなければならない。プリント配線板の技術的改善で配線ピッチをシュリンクしたときも同様にチップパッドピッチをシュリンクしなければならない。ドライバ（コントローラ）チップとメモリチップの改良タイミングは異なり、整合条件が見つけにくくなる。パッドピッチのシュリンクは最も信頼度に影響する接合技術の改良が求められることになり、困難さを伴う。
【００７６】
このため、インターポーザとしてのＬＳＩパッケージを使用することで一応の解決が図れるが、図２０のような分岐配線長の延長やファンアウト型配線構造が求められる。図２０は、パッケージを用いたときのファンアウト配線構造の一例を示す図である。図２０においては、プリント配線板１３１上において、コントローラのチップ１３２を実装したパッケージ１３３と、メモリのチップ１３４を実装したパッケージ１３５がバス線路１３６を通じて接続される。各パッケージ１３３，１３５において、チップパッド１３７，１４０とパッケージパッド１３８，１４１はファンアウト配線１３９，１４２を通じて接続されている。
【００７７】
配線延長は制限範囲内に収める構造的工夫はできても、ファンアウト構造は等長配線という原則が崩れ、同期着信に問題がでる。ファンアウト配線１３９，１４２の配線幅が広がるように設計すると、特性インピーダンスが変化するという問題もでる。本発明は、これらの問題解決構造についても提案する。
【００７８】
図２０では、便宜上、スタックトペア線路的な表現でないが、パッケージ内ファンアウト構造もプリント配線板上の配線もスタックトペア線路であるとする。プリント配線板１３１の線路寸法はファンアウト配線１３９，１４２より太くできる。しかも、ファンアウトの広がり角を調節することで、その寸法が自由に設定できる。すなわち、チップパッド１３７，１４０のピッチと独立に設計できるため、パッケージを使用することは既存技術の主流になっていた。高速信号系では、全ての線路に渡って特性インピーダンスが同一であること、等長配線であることが求められる。この項は提案技術Ｐ１２と同様である。
【００７９】
特性インピーダンス２８Ωを基準にして考える。チップ内では特性インピーダンスを１００Ωとしたが、ここで１００Ω設計は易しく、最悪ケースの設計も可能であることを示すために２８Ωを選んだ。ここで、ｗ＝２００μｍ、εｒ＝４．５とすると、スタックトペア線路の特性インピーダンス近似式（ＨａｒａｌｄＡ．Ｗｈｅｅｌｅｒ）（図１８の記号参照）
【００８０】
【数１】
0003742597.tif 000002
【００８１】
から、ｄ＝３９μｍが求まる。ここでは、分岐パッドが存在するが、バス構造は終端まで同じであり、特性インピーダンスの不整合を心配する必要はない。並行等長配線を前提にすると、パッドピッチはｗ／２＝１００μｍとなり、現状技術で設計可能である。ｈ2の厚みをプリント配線板１３１のプリプレーグの標準である６０μｍにすれば、理想的な層構造となる。
【００８２】
一方、パッケージ配線は、チップパッド１３７，１４０のピッチに従って設計する必要がある。ここで、チップパッド１３７，１４０のピッチを５０μｍとすると、パッケージ上のスタックトペア配線のｗは１００μｍとなる。上式よりｄ＝１９．５μｍとなる。これでチップパッド１３７，１４０から終端抵抗まで２８Ωの伝送線路設計となるが、ファンアウト配線１３９，１４２の配線長さが異なるため、図２１のような工夫をする。図２１は、等長ファンアウト配線の一例を示す図である。
【００８３】
ファンアウト配線に対する等長配線の公知例として、ジグザグ蛇行構造のミアンダー配線が良く採用されているが、隣接効果で電磁界的に複雑な伝送特性になるため、図２１のように円弧が等長であるようにレイアウトする。すなわち、チップパッド１３７（１４０）とパッケージパッド１３８（１４１）を接続するファンアウト配線１３９（１４２）を円弧で等長にすることで、ミアンダーのような折れ曲がり反射がないため、スムーズな伝送が期待されるだけでなく、隣接配線間距離も比較的広く取れるためクロストークに対しても有利な配置となる。
【００８４】
幾何学的な円弧で設計する計算式を構築すると、図２２に従い、次のようになる。図２２は、円弧ＡＢを一定にして弦ＡＢを変換するためのモデルの一例を示す図である。弦ＡＢ＝ｌ1は最外端パッド間の直線距離である。これを変数とし、円弧ＡＢを一定とする半径ＯＰを見出す関係式となる。今、線分ＰＣ＝ｒ1−ｈ1、ＣＯ＝ｈ1とすると、（ｌ1／２）2＝ｒ12・ｈ12が得られ、θ1／２＝ｔａｎ-1（ｌ1／２ｈ1）から、円弧ＡＢ＝ｒ1θ1［ラジアン］が得られる。これらの式からｈ1を適当に求めると、ｒ1が求まる。円弧ＡＢ＝ｒ1θ1は一定として次以降のパッド間距離ｌxに対してｈxとｒxを求めることができる。
【００８５】
【数２】
0003742597.tif 000003
【００８６】
もちろん、円弧ＡＢは楕円や任意の高次曲線（図２１）でもよく、急激な曲がりのないことが本発明の提案項目となる。
【００８７】
以上では、パッケージを使用した構造案を提示したが、最近、パッケージを省略してプリント配線板上にチップを直接接続し、ファンアウト配線を経た後、並行バス配線とする設計手法が良く用いられているが、線幅ｗに応じてペア線間距離ｄを変更することは同一基板上で作りにくい。たとえ作ったとしてもコスト高になり、その段差部分の接続信頼度が低下する。
【００８８】
次なる提案は、ペア線間距離ｄを一定にして線幅ｗを変える構造に関するものである。図２３にこれを示す。図２３は、ペア線間の距離を一定にして線幅を変える線路構造の一例を示す図である。図２３のように、チップパッド１５１とパッケージパッド１５２を接続するファンアウト構造の部分はマイクロストリップ線路１５３（またはストリップ線路）とし、並行バス線路はスタックトペア線路１５４として使い分けることを提案する。なお、マイクロストリップ線路１５３の他の部分はベタグランド１５５となっており、また一例としてスタックトペア線路１５４には分岐電極１５６が設けられている。
【００８９】
マイクロストリップ線路（ストリップ線路）１５３は、グランドに対しての電界が広がり、単位長さ当たりのキャパシタンスＣ0が増大する。その結果、
【００９０】
【数３】
0003742597.tif 000004
【００９１】
は同一線幅ｗであれば小さくなる。逆に、Ｚ0を一定とすれば、ｗを小さくできることになる。マイクロストリップ線路１５３の近似式（Ｈａｒｏｌｄ  Ａ．Ｗｈｅｅｌｅｒ）（図１８の記号参照）は、
【００９２】
【数４】
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【００９３】
となる。Ｚ0＝２８Ωとすると、ｄ＝３９μｍでｗ＝１７０μｍが算出される。導体厚みｔ＝２５μｍを補正すると、経験的に２５μｍをマイナスするため、補正ｗ＝１４５μｍが得られる。スタックトペア線路ｗ＝２００μｍに対して同じペア線間スペースｄ＝３９μｍで、マイクロストリップ線路１５３にすると、ｗ＝１４５μｍまで微細化が可能となる。イメージは図２３のようになる。
【００９４】
チップパッド５０μｍピッチ、ファンアウト配線ｗ＝１００μｍの設計に対して、１４５μｍは不足であるが、パッドの極近傍で絞り込むことで対応が可能となる。絞り込む配線長は分岐配線長と同じ考えで良く、（７×絞り込み長さの総合遅れ時間）＜（立ち上がり時間）となればよい。
【００９５】
最後に、チップ間接続と電源・グランド分配のシステムを示すと、図２４のようになる。図２４は、パッケージ間、言い換えれば各パッケージに実装されたチップ間の接続と電源・グランドペア線路の配置の一例を示す図である。図２４に示すシステムにおいて、明快に分かるが、電源・グランドコモン線路１６１を設けるのみで、ベタグランド、ベタ電源は不要であり、決して設けてはならない。ＣＰＵパッケージ１６２からメモリパッケージ１６３〜１６６のそれぞれに実装されたチップに渡る信号バス１６７の信号線路の長さが異なるが、クロック伝送線路１６８で供給されるクロック信号の伝送遅れを利用すれば、同期可能である。なお、ＣＰＵパッケージ１６２、メモリパッケージ１６３〜１６６への電源は、Ｉ／Ｏ配置スペース１６９において、電源・グランドコモン線路１６１から電源ペア線路１７０を通じて供給される。
【００９６】
以上説明したように、本実施の形態の信号伝送システムによれば、電源・グランドのペア線路から供給される電荷を滞りなく送信トランジスタに送り、さらに信号伝送線路を通し、受信トランジスタを反応させ、反応させた電荷を終端抵抗で熱に変えるという過程である。数十ＧＨｚの信号は、このような概念を守る必要があり、この概念を実現する構造と構成とその方法を以上のように提案することにより、数十ＧＨｚ帯のディジタル高速信号を通すことができる。
【００９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９９】
本発明によれば、コモングランド、回路のコモン電源を排除した構成を作り、回路や線路にパルス的エネルギ（電荷量）が動く過程をできるだけ制限しないようにし、かつ、反射を引き起こす不連続点をなくすことで、できるだけ従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯のディジタル高速信号を通すための信号伝送技術を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態において、一般的なＬＳＩの配線長分布を示す図である。
【図２】本発明の一実施の形態において、ドライバとレシーバを接続する構造の一例を示す図である。
【図３】本発明の一実施の形態において、３５ＧＨｚクロック相当のシミュレーションモデル回路を示す図である。
【図４】本発明の一実施の形態において、図３の回路のシミュレーション結果を示す図である。
【図５】本発明の一実施の形態において、図２におけるｎＭＯＳ構造のドライバの断面構造の一例を示す図である。
【図６】本発明の一実施の形態において、バイポーラトランジスタのキャリア再利用回路を示す図である。
【図７】本発明の一実施の形態において、レシーバ端の回路の一例を示す図である。
【図８】本発明の一実施の形態において、ドライバの平面構造の一例を示す図である。
【図９】本発明の一実施の形態において、ドライバのトランジスタの部分の断面構造の一例を示す図である。
【図１０】（ａ）〜（ｄ）は本発明の一実施の形態において、適切な伝送線路の一例を示す図である。
【図１１】本発明の一実施の形態において、不均質絶縁層における導体周辺の絶縁層の実効比誘電率の整合の一例を示す図である。
【図１２】（ａ），（ｂ）は本発明の一実施の形態において、コラム、ビアホールなどのインピーダンス不整合の長さのモデルの一例を示す図である。
【図１３】本発明の一実施の形態において、５０Ωを基準にしたミスマッチインピーダンスと多次反射エネルギの通過率の一例を示す図である。
【図１４】本発明の一実施の形態において、差動タイプのドライバの一例を示す図である。
【図１５】本発明の一実施の形態において、電流を一定にしたバススイッチ型のドライバの一例を示す図である。
【図１６】（ａ），（ｂ）は本発明の一実施の形態において、Ｄ型高速フリップフロップ回路の一例を示す図である。
【図１７】本発明の一実施の形態において、ダイオードバラクタ付きＣＭＯＳ構造とその電荷移動の一例を示す図である。
【図１８】（ａ），（ｂ）は本発明の一実施の形態において、チップ間伝送線路の接続構造の一例を示す図である。
【図１９】本発明の一実施の形態において、チップパッド配列の制約の一例を示す図である。
【図２０】本発明の一実施の形態において、パッケージを用いたときのファンアウト配線構造の一例を示す図である。
【図２１】本発明の一実施の形態において、等長ファンアウト配線の一例を示す図である。
【図２２】本発明の一実施の形態において、円弧ＡＢを一定にして弦ＡＢを変換するためのモデルの一例を示す図である。
【図２３】本発明の一実施の形態において、ペア線間の距離を一定にして線幅を変える線路構造の一例を示す図である。
【図２４】本発明の一実施の形態において、チップ間接続と電源・グランドペア線路の配置の一例を示す図である。
【符号の説明】
１，１ａ，１ｂ  ドライバ
２  レシーバ
３  信号伝送線路
４  電源・グランド伝送線路
１１  Ｐウエル
１２  ｎ拡散領域
１３  酸化膜
１４  電子
１５  ホール
２１  Ｐウエル
２２  ｎウエル
３１  ペア伝送線路
３２  コンタクト
３３  伝送線路
３４  伝送線路
３５  コンタクト
３６  スタンドアロン配線
４１  プラグ
４２  上層配線層
４３  コンタクト配線
４４  ビアホール
４５  コラム
４６  上部電源・グランドペア層
４７  電源・グランドペア最上層
５１  伝送線路
５２  絶縁層
５３  ソルダーレジスト
６１，６２  線路
６３  コラム
６４  ビアホール
７１  ｎウエル
７２  ｎ+拡散領域
７３  ｐ拡散領域
７４  空乏層
７５  ｐウエル
７６  ｐ+拡散領域
７７  ｎ拡散領域
７８  空乏層
１０１，１０２  チップ
１０３  終端抵抗
１０４  ドライバ
１０５  チップパッド
１０６  配線板
１０７  信号線
１０８  電源・グランド線
１０９  レシーバパッド
１１０  レシーバ
１１１  バイパスコンデンサ
１２１，１２２  チップ
１２３，１２４  チップパッド
１２５  バス線路
１３１  プリント配線板
１３２，１３４  チップ
１３３，１３５  パッケージ
１３６  バス線路
１３７，１４０  チップパッド
１３８，１４１  パッケージパッド
１３９，１４２  ファンアウト配線
１５１  チップパッド
１５２  パッケージパッド
１５３  マイクロストリップ線路
１５４  スタックトペア線路
１５５  ベタグランド
１５６  分岐電極
１６１  電源・グランドコモン線路
１６２  ＣＰＵパッケージ
１６３〜１６６  メモリパッケージ
１６７  信号バス
１６８  クロック伝送線路
１６９  Ｉ／Ｏ配置スペース
１７０  電源ペア線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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