(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１、第２のソース／ドレイン領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタの上方に強誘電体キャパシタの第１、第２電極を結ぶ線が前記第１、第２のソース／ドレイン領域間に形成されたチャネルに沿った方向になるように前記第１、第２電極が横方向に配置された強誘電体キャパシタと、
前記ＭＯＳトランジスタのゲートに接続された第１のコンタクトプラグならびに前記ＭＯＳトランジスタの第１、第２のソース／ドレイン領域にそれぞれ接続された第２、第３のコンタクトプラグと、
前記第１、第２のソース／ドレイン領域に接続された前記第２、第３のコンタクトプラグ上に夫々形成され、前記強誘電体キャパシタの第１、第２電極に接触する側面を夫々有する第１、第２の金属配線と、
を備えたことを特徴とする強誘電体メモリ。
【請求項２】
半導体基板上に形成された第１、第２のソース／ドレイン領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆って形成された層間絶縁膜と、
前記ＭＯＳトランジスタの上方にその第１、第２電極を結ぶ線が前記第１、第２のソース／ドレイン領域間に形成されたチャネルに沿った方向になるように前記第１、第２電極が横向きに配置されたキャパシタと、
前記層間絶縁膜に埋設された第１、第２、第３のコンタクトプラグであって、前記第１のコンタクトプラグの一方の端部は前記ＭＯＳトランジスタのゲートに接続され、前記第２、第３のコンタクトプラグの一方の端部は前記ＭＯＳトランジスタの第１、第２のソース／ドレイン領域にそれぞれ接続され、前記第１乃至第３のコンタクトプラグの他方の端部は前記層間絶縁膜の表面から露出される、第１、第２、第３のコンタクトプラグと、
前記第１、第２のソース／ドレイン領域に接続された前記第２、第３のコンタクトプラグ上に夫々形成され、前記キャパシタの第１、第２電極に接触する側面を夫々有する第１、第２の金属配線と、
を備えたことを特徴とする強誘電体メモリ。
【請求項３】
半導体基板上に並んで形成された複数の拡散領域と、
前記複数の拡散領域のうちの２つの隣接する拡散領域間において前記半導体基板の表面部に形成されたゲート絶縁膜を介してそれぞれ形成され、前記２つの隣接する拡散領域とともに複数のＭＯＳトランジスタを形成する複数のゲート電極と、
前記夫々のＭＯＳトランジスタの上方に横方向に配置された第１、第２電極をそれぞれ有する複数の強誘電体キャパシタと、
前記ＭＯＳトランジスタのゲートに接続された複数の第１のコンタクトプラグならびに前記ＭＯＳトランジスタのソース／ドレイン領域として動作する前記拡散領域にそれぞれ接続された複数の第２のコンタクトプラグとを含む複数のコンタクトプラグと、
夫々前記第２のコンタクトプラグに接続され、前記強誘電体キャパシタ夫々の第１電極に接触する一側面を有する第１の金属配線ならびにこの第１の金属配線と隣接して前記強誘電体キャパシタの第２電極に接触する一側面を有する第２の金属配線とを含む複数の金属配線と、
を備えたことを特徴とする強誘電体メモリ。
【請求項４】
半導体基板表面上に形成された複数の拡散領域と、
前記複数の拡散領域のうちの隣接する拡散領域間において前記半導体基板の表面部に形成されたゲート絶縁膜を介してそれぞれ形成され、前記複数の拡散領域とともに複数のＭＯＳトランジスタを形成する複数のゲート電極と、
前記ＭＯＳトランジスタを覆うように形成され且つ平らな表面を有する層間絶縁膜と、
半導体基板の表面に形成されたＭＯＳトランジスタの上方に夫々のチャネル長方向に沿って横方向に配置された第１、第２電極をそれぞれ有する複数の強誘電体キャパシタと、
前記層間絶縁膜中に埋設され、一方の端部が前記ＭＯＳトランジスタのゲート電極ならびに前記ＭＯＳトランジスタのソース／ドレイン領域として動作する拡散領域に夫々接続され、他方の端部が前記層間絶縁膜の表面から露出した複数のコンタクトプラグと、
夫々前記ソース／ドレイン領域として動作する拡散領域に接続されたコンタクトプラグに接触し、前記強誘電体キャパシタの第１電極に接触する一側面を有する第１の金属配線ならびにこの第１の金属配線と隣接して前記強誘電体キャパシタの第２電極に接触する一側面を有する第２の金属配線とを含む複数の金属配線と、
を備えたことを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに関し、特にchain-ＦＲＡＭアーキテクチャを用いた強誘電体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリは不揮発性でありながら記憶内容の書き換えが可能であり、種々の用途に広く用いられるようになっている。更に用途を広げるためには記憶容量の拡大とともに小型化も必須の要件となっている。強誘電体メモリのセルサイズを縮小化させる方法としては従来、ＣＯＰ構造や、chain-ＦＲＡＭ（Chain-FRAM）構造がD. Takashima et alにより１９９９年２月にＩＳＳＣＣにおいて提案されている。
【０００３】
一般に、例えば図１９（ａ）に示すような、ＣＯＰ構造を用いず、かつchain-ＦＲＡＭでもない従来構造のＦＲＡＭでは、強誘電体キャパシタの上部電極１０１及び下部電極１０２へのコンタクト領域１０３や拡散層１０４への接続配線１０５が必要で、コンタクト領域１０３用のコンタクト穴と接続配線１０５との間の余裕がある程度必要なことや、配線１０５と配線１０５のスペースの数が多いため、１セルのレイアウトに必要な面積は必然的に大きい。例えば、ＦＲＡＭの設計に用いる最小の寸法をＦとすると、この図１９（ａ）のセルは８Ｆ２セルということになる。
【０００４】
１セルのレイアウトに必要な面積を縮小する一つの方法がchain-ＦＲＡＭ構造であり、例えば図１９（ｂ）に示した構造となる。このセルは、６Ｆ２セルとなり、強誘電体キャパシタの上部電極１１１が隣接する２個のセルに対して共通に設けられ、同様に下部電極１１２も隣接する２個のセルに対して共通に設けられ、それぞれコンタクト１１３を介して拡散層１１４に接続される構造となっている。拡散層１１４は夫々隣接するセルのトランジスタＴｒ間で共通に用いられる。
【０００５】
図１９（ａ），（ｂ）の構造のセルが夫々同一の寸法ルールで製造されたものとしてそれらのチップ面積を比較すると、図１９（ｂ）のchain-ＦＲＡＭアーキテクチャを用いることにより、４ＭＦＲＡＭクラスで６０%程度に縮小できる。しかしながらこの方式では現実的な微細化の限界が見えつつある。
【０００６】
この限界を打破してさらに微細化を実現するために、図１９（ｃ）に示すような構造を持つchain-ＦＲＡＭが提案されている。この構造のchain-ＦＲＡＭは図２０に示すような等価回路として表すことができる。図１９（ｃ）において、１つのメモリセルトランジスタＴｒのゲート電極Ｇを挟んだソースおよびドレインとして用いられる拡散層１２４がそれぞれ強誘電体キャパシタＣｆの上部電極１２１、下部電極１２２にコンタクトプラグ１２３を介して接続される。
【０００７】
拡散層１２４は互いに隣接するセルのトランジスタのソース又はドレインとして共通に用いられ、チェーン状に接続されるアーキテクチャを構成している。ここではＣＯＰ構造を上部、下部の両電極１２１、１２２に適用することによって、理想状態では、図１９（ｃ）に示すように最小の４Ｆ２のセルとなる可能性が示されている。
【０００８】
しかしながらその実現には多くの困難を伴う。たとえば、コンタクトプラグ１２３が酸化しやすいタングステン（Ｗ）の場合には、コンタクトプラグ１２３のＷおよび下部電極１２２と十分導通が取れ、かつコンタクトプラグ１２３形成後のＷの酸化を防ぐことのできるバリア膜の開発が必要である。また、そのバリア性がプロセス温度の上限を決めてしまうという課題もある。したがって、現在摂氏７００度以上の成膜温度が必要なＳＢＴとの組み合わせは極めて困難といえる。
【０００９】
また、下部電極１２２側はＣＯＰ構造をとることができた場合にも、図１９（ｃ）のような理想形の上部電極１２１をもＣＯＰ構造とするには、工程数の増大、埋め込み回数の増大等でプロセスが非常に煩雑になり、また特に強誘電体キャパシタＣｆの特性の確保が難しい。このような理由によりプロセスインテグレーションを進めてゆく上で払う代償も大きい。
【００１０】
【発明が解決しようとする課題】
このように、図１９（ｃ）に示したchain-ＦＲＡＭの微細化可能な４Ｆ２構造のセルの実現には、上部電極１２１も下部電極１２２もＣＯＰ構造、即ち強誘電体キャパシタＣｆの下方から電極を取る構造にする必要がある。当然、上部、下部電極１２１，１２２ともに導電性のバリア膜が必要だが、現状では、十分なマージンをもって回復アニールに耐えられるほどの優秀なバリア膜はまだ見つかっていない。
【００１１】
即ち、更なる低ダメージ加工プロセス、低ダメージ絶縁膜形成技術、低温、短時間ダメージ回復技術、ダメージ保護電極、カバーの各技術開発が必要である。
【００１２】
そこで、この発明は、セルの微細化を実現するとともに、簡単な製造プロセスで製造でき、且つ特性も安定した強誘電体メモリとその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明では、メモリセルトランジスタの真上に横向きに強誘電体キャパシタを有する構造の強誘電体メモリを提供する。しかも従来必要とされていた導電性バリア膜を用いずに極めて微細化されたセルサイズを実現する構造の強誘電体メモリ、及びその製造方法を提供する。
【００１４】
即ち、本発明では、強誘電体キャパシタを半導体基板の表面に平行に横向き配置としたので、従来別工程で形成されていた強誘電体キャパシタの対向する２個の電極を同時に形成できることになり、製造工程を減少できるとともに、電極特性を均等にすることができる。
【００１５】
また、本発明では、コンタクトプラグ上のバリア膜として、熱工程のマージンの広くない導電性のバリア膜ではなく、絶縁性のバリア膜を用い、強誘電体キャパシタ形成後、回復アニールを施した後で、隣接セルとの接続と、拡散層上のコンタクトプラグとの接続を兼ねた配線層を形成する。このように、本発明では強誘電体キャパシタの一対の電極形成を同時に行うとともに、隣接セル間の接続、セルトランジスタとの接続も１個の金属配線で１度にできるので、工程数が削減でき、且つキャパシタ特性も夫々同等な安定したものが得られる。
【００１６】
この発明の一態様の強誘電体メモリは、半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタの上方にそのチャネル長方向に横向きに配置された強誘電体キャパシタと、前記ＭＯＳトランジスタのゲートおよびソース/ドレイン領域に夫々接続されたコンタクトプラグと、前記ソース／ドレイン領域に接続されたコンタクトプラグ上に夫々接続して形成され、前記強誘電体キャパシタの電極に接触する側面を有する金属配線とを備えたことを特徴とする構成を有する。
【００１７】
この発明の強誘電体メモリの製造方法は、半導体基板上に複数個のＭＯＳトランジスタを形成する工程と、前記各ＭＯＳトランジスタを覆う第１の絶縁膜を形成する工程と、前記絶縁膜中のＭＯＳトランジスタのソース/ドレイン及びゲートのコンタクト領域にコンタクトプラグを形成する工程と、前記絶縁膜上の前記ＭＯＳトランジスタに対応する位置に電極と強誘電体膜とが横方向に配置された強誘電体キャパシタを形成する工程と、この強誘電体キャパシタ形成時の加工ダメージを回復させるアニールを施す工程と、前記コンタクトプラグ上でかつ互いに隣接する２個の強誘電体キャパシタの電極間に夫々金属配線を形成して隣接の電極間及び前記ＭＯＳトランジスタのソースドレインの接続を同時に行う工程とを有することを特徴とする
この構成及び方法により、強誘電体キャパシタの２個の電極を同時に形成できるので工程数の削減ができ、強誘電体キャパシタの対向面積を半導体基板の横方向のみならず縦方向へも拡大できるので、その分だけチップサイズの縮小が可能である。
【００１８】
更に、この発明の一つの実施態様では、メモリセルトランジスタと強誘電体キャパシタとの間に絶縁性のバリア膜を形成するので、プロセスマージンを大きくでき、製造時に不可避の強誘電体キャパシタへのダメージの回復のための熱工程を十分に行うことができ、特性の良好な強誘電体メモリを製造できる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２０】
図１にこの発明の第１の実施の形態であるchain-ＦＲＡＭの構造を示す。同図の（ａ）は平面図、（ｂ）は（ａ）図中のＡ−Ｂ線に沿って切断して示す断面図、（ｃ）は（ａ）図中のＣ−Ｄ線に沿って切断して示す断面図である。
【００２１】
半導体基板３０の表面には複数の埋め込み素子分離領域２が縞状に形成され、これらの素子分離領域２の間に複数の素子領域１が区画されている。
【００２２】
素子領域１では第１の絶縁膜であるゲート絶縁膜２１上に形成された各トランジスタＴｒのゲート電極３に対して、夫々自己整合的に拡散層４が形成され、一導電型の複数のＭＯＳトランジスタＴｒを構成している。このＭＯＳトランジスタＴｒは表面がＣＭＰ法などで平滑化された第２絶縁膜２２により被覆されている。
【００２３】
この第２絶縁膜２２内にはコンタクトプラグ８が埋め込まれ、拡散層４と接続している。なお、ゲート３に対しては、例えば素子分離領域２の上方でゲートコンタクト８Ｇとしてコンタクトプラグが埋め込まれている。これらのコンタクトプラグには、たとえば、高濃度に不純物がドープされた多結晶シリコンやＷ(タングステン)が用いられる。
【００２４】
平滑化された第２の絶縁膜２２を介して各ＭＯＳトランジスタＴｒの真上にはトランジスタＴｒのゲート長の方向に、横向きに強誘電体キャパシタ電極９ａ、第３の絶縁膜である強誘電体膜１０、及び他方のキャパシタ電極９ｂが順次配列された強誘電体キャパシタＣｆが形成されている。このキャパシタＣｆの上部には第４の絶縁膜１１が形成されている。前記トランジスタＴｒの拡散層４に接続されたコンタクトプラグ８の上部には金属配線１４が配置されており、その両側面が隣接した強誘電体キャパシタＣｆの左右電極９ａ、９ｂとも電気的に接続されている。
【００２５】
強誘電体キャパシタＣｆ及び金属配線１４の上部には更に絶縁膜１３が形成され、その上部にはビット線ＢＬが素子領域１に沿って横方向に形成されている。
【００２６】
さらに、図示していないが、ビット線ＢＬの上部にはパッシベーション膜を形成し、強誘電体メモリが完成する。
【００２７】
このように形成された横型の強誘電体キャパシタＣｆを有するメモリセルは、図１（ａ）に示すように、素子領域１に沿った方向のコンタクトプラグ８間の距離が２Ｆであり、素子領域１を横切る方向の寸法も２Ｆであるから、一つのメモリセルの面積は４Ｆ２となり、究極の微細化を達成している。
【００２８】
ここで、強誘電体キャパシタＣｆは一対の隣接する金属配線１４間に形成されるが、この金属配線１４の間隔は例えば１．５Ｆであり、この寸法の中に一対のキャパシタ電極９ａ，９ｂ及び強誘電体膜１０が形成される。なお、この強誘電体膜１０の基板３０の厚み方向の寸法はたとえば２Ｆ以上が望ましいが、この寸法は強誘電体キャパシタＣｆの設計容量により設定は自由であることは勿論である。
【００２９】
後で詳細に説明するが、図１の実施の形態の構造では、従来別々に形成していた強誘電体キャパシタＣｆの両電極９ａ，９ｂを同時に加工することができるので、製造の工程数を減少でき、電極９ａ，９ｂの特性のばらつきも抑制できる。
【００３０】
以下、図２（ａ）−（ｃ）、図３（ａ）−（ｃ）、図４（ａ）−（ｃ）及び図５（ａ）、（ｂ）を参照して図１に示した構造を有する強誘電体メモリの製造プロセスを説明する。なお、以下の説明は、図１（ａ）のＡ−Ｂ線に沿って素子領域１の長手方向に切断した断面図を参照して行う。
【００３１】
図２（ａ）は、図１（ａ）、（ｃ）に示した例えばｎ型の半導体基板３０の表面における素子分離領域２の形成により、この素子分離領域２の間に素子領域１を形成した後、この素子領域１の表面にゲート酸化膜２１を介してゲート３を形成した状態を示す。例えば、この時の隣接するゲート３間の間隔は１．５Ｆであり、ゲート３のゲート長はＦに設定される。ゲート幅に付いては、図１（ａ）に示すように素子領域１の幅よりやや狭く形成されている。
【００３２】
次いで、図２（ａ）に示すように、ゲート３をマスクとして自己整合的にｐ型の拡散層４を形成し、層間絶縁膜２２を堆積し、ＣＭＰ法によりその表面を平坦化する。
【００３３】
次いで、図２(ｃ)に示すように、リソグラフィーにより層間絶縁膜２２の上にレジストを塗布してから露光、現像によりレジストマスクを形成し、このマスクを用いてゲート３の中間部に拡散層４に至るコンタクト穴８ａを開口し、このコンタクト穴８ａ内にコンタクトプラグ材として、タングステンＷを堆積し、ＣＭＰにより層間絶縁膜２２とコンタクトプラグ材ＷとをＣＭＰにより整形して、コンタクトプラグ８を形成する。Ｗの他、たとえばドープされた多結晶シリコンをコンタクトプラグ材として用いても良い。
【００３４】
次いで、図３(ａ)に示すように、全体に絶縁膜１４iを堆積し、図３（ｂ）に示すように、コンタクトプラグ８の上部にのみ絶縁膜１４iを形成するように、絶縁膜１４iをエッチングにより除去する。図３（ｂ）では残された絶縁膜１４iは夫々コンタクトプラグ８より広く形成されているが、これは、この絶縁膜１４iをエッチングする際に用いられるマスクの合わせずれを考慮してあらかじめ広めに形成するものであり、理想的には丁度コンタクトプラグ８と同じ幅に形成されることが望ましい。
【００３５】
次いで、図３（ｃ）に示すように、全体に電極膜、たとえばＰｔをスパッタ法により堆積し、熱処理を施した後、ＣＭＰ法により平坦化して絶縁膜１４iの間に夫々電極膜９を形成する。なお、電極膜９として用いられる材質により悪影響を受けないように、前記絶縁膜１４iの上部にストッパ膜を形成してからＰｔなどを堆積してもよい。
【００３６】
次いで、図４（ａ）に示すように、前記電極膜９の中央部に図１（ａ）に示す強誘電体膜１０形成予定領域１０ａをエッチングにより除去する。この場合、リソグラフィーにより強誘電体膜１０形成予定領域１０ａ以外の部分を覆うレジストマスクを形成する。この時、電極膜９からはみ出して強誘電体膜１０形成予定領域１０ａの開口部を形成することが重要である。これにより、後で形成される強誘電体膜１０により強誘電体キャパシタ電極９ａ、９ｂが確実に絶縁されることになる。
【００３７】
次いで、図４（ｂ）に示すように、強誘電体膜１０形成予定領域１０ａを含む全体に強誘電体膜１０を例えば膜質が均一になるスピン塗布法により堆積し、ＣＭＰ法により開口部１０ａにのみ残し、全体に絶縁膜１１を堆積し、ＣＭＰ法により絶縁膜１１の表面を平坦に形成する。このようにして強誘電体キャパシタＣｆが形成される。
【００３８】
次いで、図４（ｃ）に示すように、絶縁膜１１と共に先に形成した絶縁膜１４iをエッチング除去して開口部１４ａの底にコンタクトプラグ８の表面を露出させ、その後、摂氏６００度から７００度程度の酸素アニールを施し、強誘電体膜１０におけるこれまでの加工ダメージを十分回復させる。ここで、絶縁膜１１及び１４iが同じ絶縁材で形成されていれば、エッチングを一つの工程で行うことができる。
【００３９】
次いで、図５（ａ）に示すように、全面に金属配線１４を堆積し、絶縁膜１１と同じ面になるようにＣＭＰ法により平坦化する。この時、リフローの熱処理を加えても良い。このようにして、開口部１４ａにのみ金属配線１４を残し、強誘電体キャパシタＣｆの左右の電極９ａ、９ｂとの接続、コンタクトプラグ８との接続が同時に達成される。
【００４０】
最後に、全面に絶縁膜１３を堆積し、ＣＭＰ法により平坦化し、その上にビット線ＢＬを形成する。この後は図示しないが、通常のパッシベーション膜を全面に形成して製造工程を終了する。以上の工程を経ることで、横型強誘電体キャパシタＣｆを有する微細なchain-ＦＲＡＭが完成する。
【００４１】
以上説明した第一の実施の形態では、図４（ｃ）において、コンタクトプラグ８が露出した状態で、強誘電体膜１０のダメージ回復のための高温のアニールを施したが、この時露出されたコンタクトプラグ８表面が酸化しやすく、その後に形成される金属配線１４との接続不良が生じる可能性がある。
【００４２】
従って、更に安定なプロセス、構造の確保が望まれる。そのため、例えばコンタクトプラグ８の表面が露出される以前に高温のアニールを行うことができるように、コンタクトプラグ８上に酸化拡散バリア膜をあらかじめ配置しておくことが望ましい。以下、図６及び図７を参照してこの考えに基づいた第二の実施の形態の構造及び製造プロセスを説明する。
【００４３】
この第二の実施の形態と第一の実施の形態との違いは、上述の酸化拡散バリア膜として図６（ｂ）、（ｃ）に示すように、層間絶縁膜２２と強誘電体キャパシタＣｆとの間に窒化膜６、酸化膜７の積層膜が配置されていることである。この酸化拡散バリア膜６，７により、コンタクトプラグ８の酸化、強誘電体膜キャパシタＣｆ形成時の不純物のトランジスタ領域４への拡散が完全に抑えられる。たとえば、窒化膜６、酸化膜７それぞれ１５０ｎｍの場合、摂氏７００度の炉の熱処理に対しても十分なバリア性が確保できる事を確認している。なお、酸化拡散バリア膜６，７として十分な窒素を含んだオキシナイトライド膜を用いてもよい。図６において、その他の構造はすべて図１の実施の形態と同じであるので同じ参照符号を付してこれ以上の説明は省略する。
【００４４】
以下、図７を参照して図６の実施の形態の製造プロセスを説明するが、説明の重複、煩雑化を避けるために図１の第一の実施の形態と異なる製造工程のみ説明する。
【００４５】
第二の実施の形態では、図７（ａ）に示すように、層間絶縁膜２２内にコンタクトプラグ８を埋め込み形成したあと、まず全面に窒化膜６を形成し、次いで酸化膜７を例えばそれぞれ１５０ｎｍの厚さに形成する。
【００４６】
その後、この酸化膜７の上に絶縁膜１４iを図３（ａ）と同様に形成し、以下図４（ｃ）に示す工程まで同様にして製造プロセスが進行する。但し、図４（ｃ）と同様に、絶縁膜１１と１４iとがエッチングで除去された状態でエッチングを一時停止させる。
【００４７】
この状態を図７（ｂ）に示す。即ち、エッチングにより絶縁膜１１と１４iとが除去されて酸化膜７が露出したところでエッチングが停止される。その後、摂氏６００度から７００度程度の酸素アニールを施し、強誘電体膜１０におけるこれまでの加工ダメージを十分回復させる。
【００４８】
このようにして、高温アニールにより強誘電体キャパシタＣｆの加工ダメージの回復工程の後、図７（ｃ）に示すように、コンタクトプラグ８上の酸化拡散バリア膜６，７を除去し、コンタクトプラグ８を露出させる。その後、図５（ ａ）、（ｂ）に示すように、金属配線１４の形成、絶縁膜１３を介してビット線ＢＬの形成というプロセスをとる。
【００４９】
このように、第二の実施の形態では、コンタクトプラグ８表面が金属配線１４形成の直前までずっと酸化拡散バリア膜６，７で守られているので、十分高温な酸素雰囲気での強誘電体キャパシタＣｆの回復アニールを施し、特性を良好な物にすることができる。
【００５０】
図８は本発明の第３の実施の形態の構造を示す図である。図６に示した第２の実施の形態との差は、コンタクトプラグ８と接続される金属配線１４は上部の方が広く、コンタクトプラグ８との接続部では殆どコンタクトプラグ８と同等の断面積になるように細くなってテーパ形状となっている点である。
【００５１】
以下、図９乃至図１１を参照してこのテーパ形状の金属配線１４を形成する方法を説明する。図９（ａ）の工程は図７（ａ）と同じである。図９（ｂ）の工程はバリア膜６，７が有ることを除けば図（ｂ）の工程に対応するが、異なるところは図９（ｂ）ではコンタクトプラグ８とほぼ同じ太さの絶縁膜マスク１４iが形成されることである。
【００５２】
次いで、図３（ｃ）の工程と同様の図９（ｃ）の工程により、絶縁膜マスク１４iを含む全体に電極膜、たとえばＰｔをスパッタ法により堆積し、熱処理を施した後、ＣＭＰ法により平坦化して絶縁膜１４iの間に夫々電極膜９を形成する。なお、電極膜９として用いられる材質により悪影響を受けないように、前記絶縁膜１４iの上部にストッパ膜を形成してからＰｔなどを堆積してもよい。
【００５３】
次いで、図１０（ａ）に示すように、前記電極膜９の中央部に強誘電体膜１０形成予定領域１０ａをエッチングにより形成する。この場合、リソグラフィーにより強誘電体膜１０形成予定領域１０ａ以外の部分を覆うレジストマスクを形成する。この時、電極膜９からはみ出して強誘電体膜１０形成予定領域１０ａの開口部を形成することが重要である。これにより、後で形成される強誘電体膜１０により強誘電体キャパシタ電極９ａ、９ｂが確実に絶縁されることになる。
【００５４】
次いで、図１０（ｂ）に示すように、強誘電体膜１０形成予定領域１０ａを含む全体に強誘電体膜１０を堆積し、ＣＭＰ法により開口部１０ａにのみ残し、全体に絶縁膜１１を堆積し、ＣＭＰ法により絶縁膜１１の表面を平坦に形成する。このようにして電極９ａ、９ｂに挟まれた強誘電体膜１０を有する強誘電体キャパシタＣｆが形成される。
【００５５】
次いで、図４１０（ｃ）に示すように、絶縁膜１１と共に先に形成した絶縁膜１４iをエッチング除去してすり鉢状に形成されたテーパ部を有する開口部１４ａを形成する。このようにして形成されたすり鉢状の開口部１４ａの底に窒化膜の表面を露出させ、その後、摂氏６００度から７００度程度の酸素アニールを施し、強誘電体膜１０におけるこれまでの加工ダメージを十分回復させる。ここで、絶縁膜１１及び１４iが同じ絶縁材で形成されていれば、エッチングを一つの工程で行うことができる。
【００５６】
次いで、図１１（ａ）に示すように、窒化膜７、酸化膜６でなる酸化拡散バリア膜をエッチング除去し、コンタクトプラグ８表面を露出させ、図１１（ｂ）に示すように全面に金属配線１４を堆積し、絶縁膜１１と同じ面になるようにＣＭＰ法により平坦化する。この時、リフローの熱処理を加えても良い。このようにして、開口部１４ａにのみ金属配線１４を残し、強誘電体キャパシタＣｆの左右の電極９ａ、９ｂとの接続、コンタクトプラグ８との接続が同時に達成される。
【００５７】
最後に、図１１（ｃ）に示すように、全面に絶縁膜１３を堆積し、ＣＭＰ法により平坦化し、その上にビット線ＢＬを形成する。この後は図示しないが、通常のパッシベーション膜を全面に形成して製造工程を終了する。
【００５８】
以上の工程を経ることで、横型強誘電体キャパシタＣｆを有する微細なchain-ＦＲＡＭが完成する。
【００５９】
この第三の実施の形態では、バリア膜６，７のエッチング時に開口部１４ａの側面において強誘電体キャパシタＣｆのＰｔの電極９ａ、９ｂの上部が削られる場合があるが、この際の強誘電体キャパシタＣｆに入るダメージは、酸化拡散バリア膜６、７の直前でエッチングをストップし、その後の高温アニールにより回復が可能である。
【００６０】
図１２の実施の形態は、図１２（ａ）に示すように強誘電体膜１０が左右の電極９ａ、９ｂに対して、オンラインではなく積極的にはみ出したオフセット構造を有している構造を有する。このようにすると、左右の電極９ａ、９ｂが短絡しないようにし、製造歩留まりを改善することができる。この場合は、強誘電体膜１０が左右の電極９ａ、９ｂに対して少なくとも同一面、望ましくはその両側の方向にはみ出した形状をしている必要がある。その他の構造は図８に示す実施の形態と同じであり、同一参照符号を付して説明を省略する。
【００６１】
図１３の実施の形態は、強誘電体キャパシタＣｆの電極９ａ、９ｂを窒化膜７の平面で結晶化させた時の実施の形態例である。
【００６２】
図１３（ａ）の工程は、図７、図９の実施の形態の工程に対応するが、異なる点は絶縁膜１４iの代わりに、まず、コンタクトバリア膜６、７を形成した後、図１３（ｂ）に示すように、キャパシタ電極膜９をスパッタ法あるいは塗布法で形成することである。
【００６３】
次いで、図１３(ｃ)に示すように、強誘電体膜１０の形成予定領域の前記キャパシタ電極膜９をエッチング除去して開口部１０ａを形成する。
【００６４】
次いで、図１４(ａ)に示すように、強誘電体膜１０を開口部１０ａにのみ埋め込み、絶縁膜１１を堆積し、続いて、図１４(ｂ)に示すように、コンタクトプラグ８上のキャパシタ電極膜９、絶縁膜１１をエッチング除去する。この場合も酸化拡散バリア膜６，７のところでエッチングを一旦ストップさせる。
【００６５】
この後、加工ダメージ回復のアニールを、たとえば摂氏７００度で１時間程度行う。その後、バリア膜６，７を全面エッチバックし、コンタクトプラグ８を露出させた後、金属配線１４を埋め込んで図１４（ｃ）のような構造とする。金属配線１４には、ＴｉまたはＮｂをライナー材としたＡｌ、又はＣｕを主成分とする膜を用いることが望ましい。この後は図８の実施の形態と同じである。
【００６６】
図１５の実施の形態は、図６の実施の形態を殆ど同じ構造であるが、違いは、図１５（ａ）、（ｂ）に示すように、強誘電体膜１０の側部に１５ａ,１５ｂからなる導電性酸化物が存在することである。これらの導電性酸化物としては、Ｉｒ０２,Ｒｕ０２,ＳＲＯなどである。製造に際しては、例えば、まず電極９を形成し、その中央部に開口を形成して強誘電体キャパシタＣｆの両電極９ａ，９ｂを形成し、この開口を含む全面に導電性酸化物を堆積し、ＣＭＰ法およびＲＩＥ法により更にその中央に開口を形成し、この開口の両側に導電性酸化物の側壁１５ａ、１５ｂを残すように形成し、この開口内に強誘電体膜１０を埋め込み形成すればよい。他の構造は図６の実施の形態と同じである。
【００６７】
このように強誘電体膜１０の側部に１５ａ,１５ｂからなる導電性酸化物が存在するように構成すると、強誘電体キャパシタＣｆの疲労特性、即ち許容データ書き換え回数が大幅に増加し、長期使用によるデータ記憶特性に変化がなく、信頼性の高いＦＲＡＭを提供できる。
【００６８】
図１６、図１７は更に他の実施の形態の製造プロセスを示す図である。図１６（ａ）は図１３（ａ）と同じ工程を示す。続いて、図１６（ｂ）に示すように、強誘電体膜１０形成予定領域にダミー膜１０ｄを残すようにエッチングし、図１６(ｃ)に示すように、その後Ｐｔ電極９の堆積とＣＭＰ工程を経て、Ｐｔ電極加工を終了する。
【００６９】
次いで、図１７に示すように、ダミー膜１０ｄを強誘電体膜１０で置き換える。そのため、ダミー膜１０ｄをエッチング除去し、できた開口部に強誘電体膜１０を埋め込み、必要に応じてＣＭＰにより平坦化する。この工程は図１４（ａ）に示す工程に対応し、以後の工程は図１４（ｂ）、（ｃ）と同じである。
【００７０】
この方法では、電極９の形成材のＰｔをエッチングして強誘電体膜１０用の開口部１０ａを形成する方法に比ベ開口部１０ａの形成にＰｔエッチングの量或いは時間を少なくできるので、Ｐｔエッチング時の強誘電体キャパシタＣｆに対する加工ダメージを少なくすることができる。
【００７１】
また、Ｐｔを垂直にエッチングすることは極めて困難であり、開口部１０ａの底に必要な面積を確保するには側壁にテーパを付けて開口部１０ａの上部面積を大きくせざるを得ないが、この加工が容易なダミー膜１０ｄを用いると垂直に側壁を形成でき、テーパが付かないため、パターン変換差がなくなり、より小さく微細なセルができることになる。
【００７２】
図１７の工程の次に、図１４（ａ）の工程では直接に絶縁膜１１を堆積しているが、この絶縁膜１１の形成前に図１８に示すように、バリア膜６，７と同じ構造の複合バリア膜１６を形成しておくことにより、図１４（ｂ）に相当する工程においてコンタクトプラグ８に至るバリア膜６，７のエッチングを行う際の電極９の膜減り量を軽減することができる。
【００７３】
特にこの複合バリア膜１６を用いる実施の形態では、コンタクトプラグ８を除いて強誘電体キャパシタＣｆの上下面が拡散バリア膜で覆われるので、強誘電体膜１０の堆積時のダメージがいわゆるリカバリーアニール工程で回復できるとともに、その後の水素雰囲気中のアニール工程におけるダメージに耐性ができ、キャパシタ特性が大きく改善される。
【００７４】
なお、上述の各実施の形態において、トランジスタの拡散層４の構成として、いわゆるＬＤＤ型の構造としてもよい。また、シリサイド層がゲート３及びソース/ドレインとなる拡散層４上に形成されていても問題無い。シリサイドを使用する場合には、耐熱性、耐酸化性の問題からも、拡散バリア膜６，７を使用することが特に望ましい。また、多結晶シリコンでコンタクトプラグ８を形成する際には、十分に低いコンタクト抵抗を得られるよう不純物濃度に配慮することが必要である。
【００７５】
その他、本来の趣旨を逸脱しない範囲で種々変形してこれを用いることができる。
【００７６】
【発明の効果】
以上詳述したようにこの発明によれば、強誘電体キャパシタの構造を従来の縦形ではなく、横形としたので、従来別工程で形成していた上部と下部の電極に相当する２個の対向電極の形成を同時に行うことが可能で、工程数が削減できる。また、ＣＯＰ構造ではなくＣＯＴ(Capacitor Over Transistor)構造であるから、構造的に究極サイズである４F２まで微細化が可能であり、強誘電体キャパシタにおいて、良好な特性を示すとともに微細化が可能になる。
【００７７】
また、特に、コンタクトプラグを露出させるコンタクト開口まではウエハ全面が例えばＳｉＮ膜(酸化膜/窒化膜積層構造)の絶縁性の酸化拡散バリア膜で覆う場合は、従来のような特に熱工程においてプロセスマージンの狭い導電性バリア膜を用いないためプロセス設計のマージンが大きい。従って、強誘電体キャパシタの形成、加工時、および絶縁膜形成時に入るダメージの回復に十分なアニール即ち熱工程をかけることができる。従って、強誘電体キャパシタの形成、加工時、絶縁膜形成時に入るダメージの回復に十分なアニールのための熱工程をかけることができる。従って、強誘電体キャパシタの良好な特性が保証される。例えば、摂氏７００度程度のバリア性が確認されているので、高温成膜が良好な特性取得のため不可欠なＳＢＴにも本発明は適用可能である。
【００７８】
製造方法の発明に関しては、コンタクトプラグとの接続にあたり、メモリセルとメモリセル以外の領域の膜の構成をそろえることができ、プロセスが簡単になる。また、対向する２個の強誘電体キャパシタ電極が同時に形成可能であり、電極材にＰｔを用いる場合も、このＰｔをエッチング加工する時間を短くすることが可能となり、強誘電体キャパシタに入る加工ダメージを低減できる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの第１の実施の形態を示す上面図及び断面図。
【図２】図１の強誘電体メモリの製造方法を説明するための工程図。
【図３】図１の強誘電体メモリの製造方法を説明するための工程図。
【図４】図１の強誘電体メモリの製造方法を説明するための工程図。
【図５】図１の強誘電体メモリの製造方法を説明するための工程図。
【図６】本発明の強誘電体メモリの第２の実施の形態を示す上面図及び断面図。
【図７】図６の強誘電体メモリの製造方法を説明するための工程図。
【図８】本発明の強誘電体メモリの第３の実施の形態を示す上面図及び断面図。
【図９】図８の強誘電体メモリの製造方法を説明するための工程図。
【図１０】図８の強誘電体メモリの製造方法を説明するための工程図。
【図１１】図８の強誘電体メモリの製造方法を説明するための工程図。
【図１２】本発明の強誘電体メモリの第４の実施の形態を示す上面図及び断面図。
【図１３】図１２に示す第４の実施の形態の他の製造方法を説明する断面図。
【図１４】図１２に示す第４の実施の形態の他の製造方法を説明する断面図。
【図１５】本発明の強誘電体メモリの第５の実施の形態を示す上面図及び断面図。
【図１６】図６又は図１２に示す実施の形態の他の製造方法を説明する断面図。
【図１７】図６又は図１２に示す実施の形態の他の製造方法を説明する断面図。
【図１８】本発明の強誘電体メモリの第６の実施の形態を示す断面図。
【図１９】従来の強誘電体メモリの断面構造の種々の例を示す図。
【図２０】従来のchain-ＦＲＡＭの回路構成を示す図。
【符号の説明】
１…素子領域
２…素子分離領域
３…ゲート電極
４…拡散層
５…第２の絶縁膜
６…窒化膜
７…第３の絶縁膜
８…コンタクトプラグ
９ａ,９ｂ…強誘電体キャパシタ電極
１０…強誘電体膜
１１…第４の絶縁膜
１２…金属配線(バリアメタル十金属)
１３…絶縁膜(酸化膜)
１４…ビット線(第２層配線)
１５ａ,１５ｂ…導電性酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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