(57)【特許請求の範囲】
【請求項１】
ドレインがビット線に接続され、ゲートが複数のワード線のそれぞれに接続され、ソースが容量素子に接続されたアクセストランジスタを有する複数のダイナミックランダムアクセスメモリセルと、
前記複数のワード線にそれぞれ接続された複数のワード線駆動回路と、
前記複数のワード線駆動回路に接続されたワード線電圧発生器とを備え、
外部から供給される第１の電源が前記ビット線を駆動するセンスアンプに供給され、前記ワード線電圧発生器は、前記第１の電源および外部から供給される第２の電源を受けて、前記第１の電源の電圧から、所定電圧分だけ前記第２の電源の電圧に近い電圧を発生し、ワード線駆動電圧として前記複数のワード線駆動回路に供給し、
前記ワード線電圧発生器は、
前記ワード線駆動回路に供給するワード線駆動電圧と第１のリファレンス電圧とを比較し、前記ワード線駆動電圧の信号線と前記第２の電源との間の導通を制御する第１の比較回路と、
前記第１の電源の電圧に比例した電圧を第２のリファレンス電圧として生成する第１のリファレンス電圧発生回路と、
前記第１のリファレンス電圧が印加される第１のノードにダイオード接続されたトランジスタを介して接続され、接地端子に負荷素子を介して接続された第２のノードに印加される電圧から第３のリファレンス電圧を生成する第２のリファレンス電圧発生回路と、
前記第２のリファレンス電圧と前記第３のリファレンス電圧とを比較して、前記第１のリファレンス電圧を決定する第２の比較回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記第１の電源の電圧は正極性であり、前記第２の電源の電圧は前記第１の電源の電圧よりも高い請求項１記載の半導体記憶装置。
【請求項３】
前記第１のリファレンス電圧発生回路は、前記第１の電源と接地との間の電圧を抵抗分割して前記第２のリファレンス電圧を生成し、前記第２のリファレンス電圧発生回路は、前記第１のノードと前記第２のノードとの間で、ダイオード接続された前記トランジスタと直列に接続された第１の抵抗素子と、前記第２のノードと接地との間に接続された第２の抵抗素子とを有し、前記第２の抵抗素子の両端に発生する電圧から前記第３のリファレンス電圧を生成する請求項２記載の半導体記憶装置。
【請求項４】
前記アクセストランジスタはＰチャネルトランジスタである請求項２記載の半導体記憶装置。
【請求項５】
前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜の膜厚は、前記アクセストランジスタのゲート酸化膜の膜厚より厚い請求項１記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、任意の機能を有する論理回路と同一の半導体チップに混載され、前記半導体チップは、外部との接続に使用される複数の入出力部（Ｉ／Ｏ）を有し、前記複数のＩ／Ｏに供給される電源が、前記第２の電源と共通である請求項１記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、任意の機能を有するアナログ回路と同一の半導体チップに混載され、前記アナログ回路に供給される電源が、前記第２の電源と共通である請求項１記載の半導体記憶装置。
【請求項８】
前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜の膜厚は、前記アクセストランジスタのゲート酸化膜の膜厚より厚く、前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜は、前記複数のＩ／Ｏを構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造される請求項６記載の半導体記憶装置。
【請求項９】
前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜の膜厚は、前記アクセストランジスタのゲート酸化膜の膜厚より厚く、前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜は、前記アナログ回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造される請求項７記載の半導体記憶装置。
【請求項１０】
前記複数のワード線駆動回路を構成するトランジスタのゲート酸化膜は、前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造される請求項５記載の半導体記憶装置。
【請求項１１】
前記複数のワード線駆動回路を構成するトランジスタのゲート酸化膜は、前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜および前記複数のＩ／Ｏを構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造される請求項６記載の半導体記憶装置。
【請求項１２】
前記複数のワード線駆動回路を構成するトランジスタのゲート酸化膜は、前記第１および第２の比較回路を構成するトランジスタのゲート酸化膜および前記アナログ回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造される請求項７記載の半導体記憶装置。
【請求項１３】
前記複数のダイナミックランダムアクセスメモリセルの容量素子は、第２のＰチャネルトランジスタで構成される請求項４記載の半導体記憶装置。
【請求項１４】
前記半導体記憶装置は、一般的なロジックプロセスで製造される請求項１０記載の半導体記憶装置。
【請求項１５】
前記ワード線駆動電圧は、前記第１の電源の電圧よりも０．４Ｖ程度高い請求項１記載の半導体記憶装置。
【請求項１６】
前記ダイオード接続されたトランジスタは、前記アクセストランジスタと同一構造を有するＰチャネルトランジスタであり、前記ワード線駆動電圧は、前記第１の電源の電圧に比例する電圧よりも、前記ダイオード接続されたトランジスタのダイオード接続による発生電圧分だけ高い請求項４記載の半導体記憶装置。
【請求項１７】
前記ワード線電圧発生器は、入力される制御信号が第１の電圧レベルにある場合、前記第１の電源の電圧に第１のオフセット電圧を加算した電圧を発生し、前記制御信号が第２の電圧レベルにある場合、前記第１の電源の電圧に第１のオフセット電圧よりも低い第２のオフセット電圧を加算した電圧を発生する請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に、データの保持特性を向上することが可能となるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）型の半導体記憶装置に関する。また、本発明は、特にロジック回路との混載に最適な半導体記憶装置に関する。
【０００２】
【従来の技術】
図１４は、従来のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルの構成を示す回路図である。１００はメモリセル、ＷＬはワード線、ＢＬはビット線、１０１はアクセストランジスタ、１０２はキャパシタ、ＶＣＰはセルプレート電源である。メモリセル１００は、１つのアクセストランジスタ１０１と、１つのキャパシタ１０２で構成される。またアクセストランジスタ１０１のドレインがキャパシタ１０２の一端に、ゲートがワード線ＷＬに、ソースがビット線ＢＬに接続され、キャパシタ１０２の他端はセルプレート電源ＶＣＰに接続される。
【０００３】
従来から、メモリセル１００のキャパシタ１０２に格納される論理データ保持特性を向上させるため、アクセストランジスタ１０１がＮチャネルトランジスタで構成される場合、アクセストランジスタ１０１がオフ状態、すなわちワード線ＷＬがローレベル状態においては、ビット線ＢＬが活性化された際の低い電圧よりも低い電圧が印加される構成が提案されている。またアクセストランジスタ１０１がＰチャネルトランジスタで構成される場合、アクセストランジスタ１０１がオフ状態、すなわちワード線ＷＬがハイレベルの状態においては、ビット線ＢＬが活性化された際の高い電圧よりも高い電圧が印加される構成についても同様である（特開平８−６３９６４号公報）。
【０００４】
また、その電圧を発生する回路の構成として、一般的には、チャージポンプ方式による昇圧回路が提案されている（米国特許第６，１４７，９１４）。チャージポンプ方式は、外部電源より高い電圧、もしくは接地電位よりも低い電圧を発生することが可能であり、外部より電圧を印加する必要が無い。チャージポンプ方式は、キャパシタの一方のノードを周期的に、ハイレベル−ローレベルとスイッチングすることで高い電圧を発生し、その高電圧を、トランジスタを介して供給する方式である。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のチャージポンプ方式による電圧発生回路では、電流能力を大きくするには、キャパシタ回路を大きくするか、もしくはキャパシタをスイッチングする周期を短くすることで可能となるが、キャパシタを大きくするには回路面積が大きくなりコスト面で問題となる。また、スイッチング周期を短くする場合も、能力の大きい駆動回路を必要とするため、回路面積が大きくなるし、消費電流も増加する。
【０００６】
本発明は、上記従来の問題点を解決するもので、その目的は、回路面積が比較的小さく、メモリセルのデータの保持特性を向上させた半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、本発明による半導体記憶装置は、ドレインがビット線に接続され、ゲートが複数のワード線のそれぞれに接続され、ソースが容量素子に接続されたアクセストランジスタ（Ｐチャネルトランジスタ）を有する複数のダイナミックランダムアクセスメモリセルと、複数のワード線にそれぞれ接続された複数のワード線駆動回路と、複数のワード線駆動回路に接続されたワード線電圧発生器とを備え、外部から供給される第１の電源（Ｖｄｄ）がビット線を駆動するセンスアンプに供給され、ワード線電圧発生器は、第１の電源および外部から供給される第２の電源（Ｖｄｄ３）を受けて、第１の電源の電圧から、所定電圧分だけ第２の電源の電圧に近い電圧を発生し、ワード線駆動電圧（Ｖｗｌ）として複数のワード線駆動回路に供給する。
さらに、ワード線電圧発生器は、ワード線駆動回路に供給するワード線駆動電圧（Ｖｗｌ）と第１のリファレンス電圧（Ｖｒｅｆ）とを比較し、ワード線駆動電圧の信号線と第２の電源（Ｖｄｄ３）との間の導通を制御する第１の比較回路（第１のオペアンプ回路）と、第１の電源の電圧（Ｖｄｄ）に比例した電圧を第２のリファレンス電圧（Ｖｄｌ）として生成する第１のリファレンス電圧発生回路（Ｖｄｄ参照用負荷）と、第１のリファレンス電圧が印加される第１のノードにダイオード接続されたトランジスタを介して接続され、接地端子に負荷素子を介して接続された第２のノードに印加される電圧から第３のリファレンス電圧（Ｖｐｏｉ）を生成する第２のリファレンス電圧発生回路（オフセット用負荷）と、第２のリファレンス電圧（Ｖｄｌ）と第３のリファレンス電圧（Ｖｐｏｉ）とを比較して、第１のリファレンス電圧（Ｖｒｅｆ）を決定する第２の比較回路（第２のオペアンプ回路）とを備える。
【０００８】
この特徴的構成によれば、複数のダイナミックランダムアクセスメモリセルに供給される電圧として、リーク電流を最小にすることができる最適なワード線のオフ電圧を供給することが可能となるとともに、第２の電源を降圧する構成とすることで、チャージポンプ回路等を必要とせず、回路面積が比較的小さい半導体記憶装置を実現可能となる。
【００１０】
本発明による半導体記憶装置において、第１の電源の電圧は正極性であり、第２の電源の電圧（例えば３．３Ｖ）は第１の電源の電圧（例えば１．５Ｖ）よりも高く、ワード線駆動電圧（Ｖｗｌ）は、第１の電源の電圧（Ｖｄｄ）よりも０．４Ｖ程度高い、または第１の電源に比例する電圧から、アクセストランジスタと同一構造を有するＰチャネルトランジスタのダイオード接続による発生電圧分だけ高い構成とすることができる。
【００１１】
また、第１のリファレンス電圧発生回路（Ｖｄｄ参照用負荷）は、第１の電源（Ｖｄｄ）と接地との間の電圧を抵抗分割して第２のリファレンス電圧（Ｖｄｌ）を生成し、第２のリファレンス電圧発生回路（オフセット用負荷）は、第１のノードと第２のノードとの間で、ダイオード接続されたトランジスタと直列に接続された第１の抵抗素子と、第２のノードと接地との間に接続された第２の抵抗素子とを有し、第２の抵抗素子の両端に発生する電圧から第３のリファレンス電圧（Ｖｐｏｉ）を生成することが好ましい。
【００１２】
ワード線電圧発生器が上記の構成をとることにより、メモリセルに供給される第１の電源Ｖｄｄよりも高い第２の電源Ｖｄｄ３が第１および第２の比較回路に供給され、また第１および第２のリファレンス電圧発生回路、および第２の比較回路（まとめて、リファレンス電圧発生回路）が、外部電源Ｖｄｄに比例する電圧から、Ｐチャネルトランジスタのダイオード接続による発生電圧分だけ高い電圧を第１のリファレンス電圧Ｖｒｅｆとして発生し、第１の比較回路が、第１のリファレンス電圧Ｖｒｅｆに等しい電圧をワード線駆動電圧Ｖｗｌとして出力することで、広範囲の外部電圧Ｖｄｄにおいて、最も効率よくメモリセルのオフ時のチャネルリーク電流を減少することが可能となり、チャージポンプ回路等を設けて昇圧電源を生成する必要がなく、回路面積の比較的少ない半導体記憶装置を実現することが可能となる。
【００１３】
また、本発明による半導体記憶装置は、任意の機能を有する論理回路やアナログ回路と同一の半導体チップに混載され、半導体チップは、外部との接続に使用される複数の入出力部（Ｉ／Ｏ）を有し、複数のＩ／Ｏやアナログ回路に供給される電源が、第２の電源と共通であることが好ましい。
【００１４】
この構成によって、半導体チップに供給する電源の数を少なくすることが可能となる。
【００１５】
また、本発明による半導体記憶装置において、高い電圧（Ｖｄｄ３）が供給される第１および第２の比較回路を構成するトランジスタのゲート酸化膜の膜厚は、より低い電圧（Ｖｄｄ）が供給されるアクセストランジスタのゲート酸化膜の膜厚より厚いことが、第１および第２の比較回路を構成するトランジスタのゲート酸化膜の信頼性を確保することができる点で好ましい。
【００１６】
また、本発明による半導体記憶装置において、高い電圧（Ｖｄｄ３）が供給される第１および第２の比較回路を構成するトランジスタのゲート酸化膜の膜厚は、より低い電圧（Ｖｄｄ）が供給されるアクセストランジスタのゲート酸化膜の膜厚より厚く、第１および第２の比較回路を構成するトランジスタのゲート酸化膜は、高い電圧（Ｖｄｄ３）が供給される前記複数のＩ／Ｏや前記アナログ回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造されることが、第１および第２の比較回路、複数のＩ／Ｏやアナログ回路のゲート酸化膜の信頼性を確保するとともに、製造コストの上昇を抑えることができる点で好ましい。
【００１７】
また、本発明による半導体記憶装置において、高い電圧（Ｖｗｌ）が供給される複数のワード線駆動回路を構成するトランジスタのゲート酸化膜は、同じく高い電圧（Ｖｄｄ３）が供給される第１および第２の比較回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造されることが、複数のワード線駆動回路を構成するトランジスタのゲート酸化膜の信頼性を確保することができる点で好ましい。
【００１８】
また、本発明による半導体記憶装置において、高い電圧（Ｖｗｌ）が供給される複数のワード線駆動回路を構成するトランジスタのゲート酸化膜は、同じく高い電圧（Ｖｄｄ３）が供給される第１および第２の比較回路を構成するトランジスタのゲート酸化膜および複数のＩ／Ｏやアナログ回路を構成するトランジスタのゲート酸化膜と同じ製造工程で同時に製造されることが、複数のワード線駆動回路を構成するトランジスタのゲート酸化膜の信頼性を確保するとともに、製造コストの上昇を抑えることができる点で好ましい。
【００１９】
また、本発明による半導体記憶装置において、複数のダイナミックランダムアクセスメモリセルの容量素子は、第２のＰチャネルトランジスタで構成され、本発明による半導体記憶装置は、一般的なロジックプロセスで製造されることが、製造コストを上昇させることなく、本発明による半導体記憶装置を実現することができる点で好ましい。
【００２０】
また、本発明による半導体記憶装置において、ワード線電圧発生器は、入力される制御信号（バーンイン信号ＮＢＩ）が第１の電圧レベル（ハイレベル）にある場合（通常動作時）、第１の電源の電圧に第１のオフセット電圧を加算した電圧を発生し、制御信号が第２の電圧レベル（ローレベル）にある場合（バーンインテスト時）、第１の電源の電圧に第１のオフセット電圧よりも低い第２のオフセット電圧を加算した電圧を発生することが好ましい。
【００２１】
この構成によれば、バーンインテスト時に第１のリファレンス電圧Ｖｒｅｆ、すなわちワード線ＷＬのオフ電圧を下げることができるので、外部電源Ｖｄｄとして高い電圧が印加された場合でも、不必要に高い電圧がワード線ＷＬに印加されることを防止することができる。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置におけるメモリセルの構成を示す回路図である。図１において、１００はメモリセル、ＷＬはワード線、ＢＬはビット線、１０１はアクセストランジスタ、１０２はキャパシタ（容量素子）、ＶＣＰはセルプレート電源である。かかる構成は従来例の構成と同一である。アクセストランジスタ１０１は、Ｐチャネルトランジスタで構成されている。アクセストランジスタ１０１のゲート酸化膜としては、膜厚が薄い（１．９ｎｍ〜３．０ｎｍ）ものが用いられる。また、キャパシタ１０２は、絶縁膜を導電体で挟んだ構成であってもよいし、ＭＯＳトランジスタのゲート容量を用いたものであってもよい。この場合、ＭＯＳトランジスタのゲート酸化膜は、ゲートを貫通するリーク電流を抑えるため膜厚がやや厚いもの（２．４ｎｍ〜５．０ｎｍ）を用いる。リーク電流が問題とならない場合は、アクセストランジスタ１０１のゲート酸化膜と同一の膜厚（同一の製造プロセスで製造可能な膜厚）を用いてよい。キャパシタ１０２としてＭＯＳトランジスタのゲート容量を用いた場合、アクセストランジスタ１０１と同様の製造工程を使用することで、製造工程を簡素化することができるし、一般的なロジックプロセスで本実施形態による半導体記憶装置を実現することができる。
【００２４】
図２は、本実施形態による半導体記憶装置におけるワード線駆動回路系の構成を示すブロック図である。図２において、２００はワード線駆動回路、２０１はロウアドレスデコード回路、２０２はワード線電圧発生器、Ｖｗｌはワード線駆動電圧、ＸＡｊ、ＸＢｊはロウアドレスデコード信号、ＷＤＥＮはワード線駆動タイミング信号、Ｖｄｄ、Ｖｄｄ３は外部電源である。
【００２５】
第１の電源としての外部電源Ｖｄｄは、メモリセル１００がマトリクス状に配置されるアレイ以外の周辺制御回路等のロジック（論理回路）や、メモリコアの内部のビット線ＢＬの活性化の際に用いられるセンスアンプに電気的に接続される電圧が低い電源（例えば１．５Ｖ）である。第２の電源としての外部電源Ｖｄｄ３は、本実施形態による半導体記憶装置が搭載されるシリコンチップの外部との接続Ｉ／Ｏや、同時に搭載されるアナログブロック（位相同期ループ（ＰＬＬ）回路、ディジタル／アナログ変換器（ＤＡＣ）、アナログ／ディジタル変換器（ＡＤＣ）等）に供給される電圧が高い電源（例えば３．３Ｖ）である。
【００２６】
ワード線駆動回路２００は、所定の数（例えば１０２４個）だけ並べて配置され、それぞれが別々のワード線ＷＬを駆動する構成となる。ロウアドレスデコード回路２０１からは、複数のロウアドレスデコード信号ＸＡｊ（例えばｊ＝０〜６３）、ＸＢｊ（例えばｊ＝０〜１５）が出力される。また、ロウアドレスデコード回路２０１から、ワード線駆動タイミング信号ＷＤＥＮが出力される。各ワード線駆動回路２００に、複数のロウアドレスデコード信号ＸＡｊ、ＸＢｊのうち、所定の組み合わせで、１つずつが供給される。また、各ワード線駆動回路２００には、ワード線駆動タイミング信号ＷＤＥＮが供給される。
【００２７】
ワード線電圧発生器２０２は、外部電源ＶｄｄおよびＶｄｄ３の供給を受けて、ワード線駆動電圧Ｖｗｌを出力する。ワード線駆動電圧Ｖｗｌは、各ワード線駆動回路２００に均等に供給される。
【００２８】
図３は、図２のワード線駆動回路２００の内部構成を示す回路図である。図３において、３０はレベルシフター、３００、３０２、３０３はＰチャネルトランジスタ、３０１、３０４、３０５はＮチャネルトランジスタ、３０６は第１のインバータ、３０７は３入力ＮＡＮＤゲート、３０８はレベルシフター出力ノード、Ｖｓｓは接地電位である。
【００２９】
ワード線駆動回路２００には、前述のように、所定のロウアドレスデコード信号ＸＡｊ、ＸＢｊ、ワード線駆動タイミング信号ＷＤＥＮの１本ずつが供給される。ロウアドレスデコード信号ＸＡｊ、ＸＢｊ、ワード線駆動タイミング信号ＷＤＥＮは、３入力ＮＡＮＤゲート３０７に入力され、３入力ＮＡＮＤゲート３０７の出力信号は、レベルシフター３０に入力される。
【００３０】
レベルシフター３０は、Ｐチャネルトランジスタ３０２、３０３、Ｎチャネルトランジスタ３０４、３０５、および第１のインバータ３０６で構成される。Ｐチャネルトランジスタ３０２、３０３のソースおよび基板にはワード線駆動電圧Ｖｗｌが供給され、Ｐチャネルトランジスタ３０２のドレインおよびＰチャネルトランジスタ３０３のゲートはレベルシフター出力ノード３０８に接続される。Ｐチャネルトランジスタ３０３のドレインは、Ｐチャネルトランジスタ３０２のゲートに接続される。Ｎチャネルトランジスタ３０４、３０５のソースおよび基板は接地電位ＶＳＳに接続され、Ｎチャネルトランジスタ３０４のドレインにはレベルシフター出力ノード３０８に、そのゲートは３入力ＮＡＮＤゲート３０７の出力端子にそれぞれ接続される。また、Ｎチャネルトランジスタ３０５のドレインはＰチャネルトランジスタ３０３のドレインに、そのゲートは第１のインバータ３０６の出力端子にそれぞれ接続される。
【００３１】
ワード線ＷＬには、ワード線リセット用のＰチャネルトランジスタ３００のドレインが接続される。Ｐチャネルトランジスタ３００のソースおよび基板にはワード線駆動電圧Ｖｗｌが供給される。さらに、ワード線ＷＬには、ワード線活性用のＮチャネルトランジスタ３０１のドレインが接続される。Ｎチャネルトランジスタ３０１のソースおよび基板は接地電位Ｖｓｓに接続される。Ｐチャネルトランジスタ３００およびＮチャネルトランジスタ３０１のゲートは、レベルシフター出力ノード３０８に接続される。
【００３２】
ワード線ＷＬに印加されるワード線駆動電圧Ｖｗｌは、キャパシタ１０２（図１）に蓄積される電荷が、アクセストランジスタ１０１（図１）を介してリークすることを防ぐために、ビット線に印加される電圧よりも高い電圧が印加される。そのため、ワード線駆動電圧Ｖｗｌが供給されるＰチャネルトランジスタ３００、３０２、３０３およびＮチャネルトランジスタ３０１、３０４、３０５は、メモリセルを構成するアクセストランジスタ１０１よりも、ゲート酸化膜が厚いもの（３．０ｎｍ〜７．５ｎｍ）が用いられる。このゲート酸化膜は、本実施形態による半導体記憶装置が搭載されるシリコンチップの外部との接続Ｉ／Ｏ部分に使用されるトランジスタのゲート酸化膜もしくは、同時に搭載される一般に高い電圧が印加されるアナログブロック（ＰＬＬ回路、ＤＡＣ、ＡＤＣ等）に使用されるトランジスタのゲート酸化膜と同時に製造することで、コストの増加を抑えることができる。
【００３３】
図４は、図２のワード線電圧発生器２０２の内部構成を示す回路図である。図４において、４００は第１の比較回路としての第１のオペアンプ回路、４０１はリファレンス電圧発生回路、Ｖｒｅｆは第１のリファレンス電圧である。第１のオペアンプ回路４００には外部電源Ｖｄｄ３が、リファレンス電圧発生回路４０１には外部電源Ｖｄｄおよび外部電源Ｖｄｄ３が供給される。リファレンス電圧発生回路４０１は、第１のリファレンス電圧Ｖｒｅｆを発生し、第１のリファレンス電圧Ｖｒｅｆは第１のオペアンプ回路４００に入力される。
【００３４】
図５は、図４のリファレンス電圧発生回路４０１の内部構成を示す回路図である。図５において、５００は第２の比較回路としての第２のオペアンプ回路、５０１は第１のリファレンス電圧発生回路としてのＶｄｄ参照用負荷、５０２は第２のリファレンス電圧発生回路としてのオフセット用負荷、Ｖｄｌは第２のリファレンス電圧、Ｖｐｏｉは第３のリファレンス電圧である。Ｖｄｄ参照用負荷５０１には外部電源Ｖｄｄが供給され、第２のリファレンス電圧Ｖｄｌが出力される。オフセット用負荷５０２には第１のリファレンス電圧Ｖｒｅｆが供給され、第３のリファレンス電圧Ｖｐｏｉが出力される。第２のオペアンプ回路５００は、第１のリファレンス電圧Ｖｒｅｆを出力し、また第２のリファレンス電圧Ｖｄｌおよびが第３のリファレンス電圧Ｖｐｏｉが入力される。
【００３５】
図６は、図５のＶｄｄ参照用負荷５０１の構成を示す回路図である。図６において、Ｒ１〜Ｒ４は抵抗素子、Ｆ１およびＦ２はフューズ素子である。抵抗素子Ｒ１〜Ｒ４は順に直列に接続され、抵抗素子Ｒ１の一端は接地電位Ｖｓｓに接続され、抵抗素子Ｒ４の一端は外部電源Ｖｄｄに接続される。抵抗素子Ｒ１と抵抗素子Ｒ２が接続されるノードには、前述の第２のリファレンス電圧Ｖｄｌが出力される。抵抗素子Ｒ１〜Ｒ４としては、一般的に消費電流を抑えるために、抵抗値が高いもの（〜数１０ｋΩ）が選択され、サリサイド化されないポリシリコンや、拡散層が抵抗として用いられる。抵抗素子Ｒ３には並列にフューズ素子Ｆ１が、抵抗素子Ｒ４には並列にフューズ素子Ｆ２が接続される。図６においては、フューズ素子に並列に接続される抵抗素子は２個の直列接続を示しているが、さらに抵抗の分割数を増やし、２個以上の抵抗素子を直列接続してもよい。
【００３６】
図７は、図５のオフセット用負荷５０２の構成を示す回路図である。図７において、Ｒ５〜Ｒ８は抵抗素子、Ｆ３およびＦ４はフューズ素子である。７０１はダイオード接続されたＰチャネルトランジスタである。抵抗素子Ｒ５の一端は接地電位Ｖｓｓに接続される。抵抗素子Ｒ５の他端はＰチャネルトランジスタ７０１のゲートおよびドレインに接続され、そこから第３のリファレンス電圧ＶＰｏｉが出力される。Ｐチャネルトランジスタ７０１の基板とソースは抵抗素子Ｒ６の一端に接続される。Ｐチャネルトランジスタ７０１のゲート酸化膜には、アクセストランジスタ１０１（図１）のゲート酸化膜と同一の膜厚のものが用いられる。抵抗素子Ｒ６の他端は抵抗素子Ｒ７の一端に接続され、抵抗素子Ｒ７の他端は抵抗素子Ｒ８の一端に接続される。抵抗素子Ｒ６には並列にフューズ素子Ｆ３が接続され、抵抗素子Ｒ７には並列にフューズ素子Ｆ４が接続される。抵抗素子Ｒ８の他端には第１のリファレンス電圧Ｖｒｅｆが供給される。抵抗素子Ｒ５〜Ｒ８としては、一般的に消費電流を抑えるために、抵抗値が高いもの（〜数１０ｋΩ）が選択され、サリサイド化されないポリシリコンや、拡散層が抵抗として用いられる。図７においては、フューズ素子に並列に接続される抵抗素子は２個の直列接続を示しているが、さらに抵抗の分割数を増やし、２個以上の抵抗素子を直列接続してもよい。
【００３７】
図８は、図５の第２のオペアンプ回路５００の内部構成を示す回路図である。第２のオペアンプ回路５００は一般的に用いられる差動タイプのオペアンプである。図８において、８００、８０１、８０２はＰチャネルトランジスタ、８０３、８０４、８０５はＮチャネルトランジスタである。それぞれのトランジスタは、メモリセルを構成するアクセストランジスタ１０１（図１）よりもゲート酸化膜が厚いもの（３．０ｎｍ〜７．５ｎｍ）が用いられる。Ｐチャネルトランジスタ８００、８０１はカレントミラーの構成をなし、それぞれのドレインはＮチャネルトランジスタ８０３、８０４のドレインに接続される。Ｐチャネルトランジスタ８００、８０１のソースには外部電源Ｖｄｄ３が供給される。Ｎチャネルトランジスタ８０３、８０４のソースは、Ｎチャネルトランジスタ８０５のドレインに接続され、Ｎチャネルトランジスタ８０５のソースは接地電位Ｖｓｓに、そのゲートには外部電源Ｖｄｄ３が供給される。Ｎチャネルトランジスタ８０３のゲートには第２のリファレンス電圧Ｖｄｌが、Ｎチャネルトランジスタ８０４のゲートには第３のリファレンス電圧Ｖｐｏｉが供給される。Ｐチャネルトランジスタ８０２のゲートにはＮチャネルトランジスタ８０３のドレインが接続され、そのソースには外部電源Ｖｄｄ３が供給され、そのドレインからは第１のリファレンス電圧Ｖｒｅｆが出力される。
【００３８】
図９は、図４の第１のオペアンプ回路４００の内部構成を示す回路図である。第１のオペアンプ回路４００は一般的に用いられる差動タイプのオペアンプである。図９において、９００、９０１、９０２はＰチャネルトランジスタ、９０３、９０４、９０５はＮチャネルトランジスタである。それぞれのトランジスタは、メモリセルを構成するアクセストランジスタ１０１（図１）よりもゲート酸化膜が厚いもの（３．０ｎｍ〜７．５ｎｍ）が用いられる。Ｐチャネルトランジスタ９００、９０１はカレントミラーの構成をなし、それぞれのドレインはＮチャネルトランジスタ９０３、９０４のドレインに接続される。Ｐチャネルトランジスタ９００、９０１のソースには外部電源Ｖｄｄ３が供給される。Ｎチャネルトランジスタ９０３、９０４のソースは、Ｎチャネルトランジスタ９０５のドレインに接続され、Ｎチャネルトランジスタ９０５のソースは接地電位Ｖｓｓに接続され、そのゲートには外部電源Ｖｄｄ３が供給される。Ｎチャネルトランジスタ９０３のゲートには第１のリファレンス電圧Ｖｒｅｆが、Ｎチャネルトランジスタ９０４のゲートにはワード線電圧ＶＷＬが供給される。Ｐチャネルトランジスタ９０２のゲートにはＮチャネルトランジスタ９０３のドレインが接続され、ソースには外部電源Ｖｄｄ３が供給され、ドレインからはワード線電圧ＶＷＬが出力される。
【００３９】
次に、以上のように構成された半導体記憶装置の動作について説明する。
【００４０】
図１０は、メモリアレイ部の動作のタイミングおよび電位を示す図である。ＮＢＬはビット線ＢＬと対を成す相補ビット線である。ロウアドレスデコード回路２０１は、外部ロウアドレスをデコードし、ロウアドレスデコード信号ＸＡｊ、ＸＢｊのうち所定の１本ずつをハイレベルにする。その後、所定のタイミングで、ロウアドレスデコード回路２０１はワード線駆動タイミング信号ＷＤＥＮをハイレベルにする。ロウアドレスデコード信号ＸＡｊ、ＸＢｊのハイレベルのものが供給されるワード線駆動回路２００においては、３入力ＮＡＮＤゲート３０７の出力信号がローレベルとなる。それ以外のワード線駆動回路２００においては、３入力ＮＡＮＤゲート３０７の出力信号がハイレベルから変化しない。
【００４１】
３入力ＮＡＮＤ３０７ゲートの出力信号がハイレベルである場合、Ｎチャネルトランジスタ３０４はオンし、レベルシフター出力ノード３０８は接地電位Ｖｓｓとなり、Ｐチャネルトランジスタ３００はオンし、Ｎチャネルトランジスタ３０１はオフする。この場合、ワード線ＷＬにはワード線駆動電圧Ｖｗｌが印加される。
【００４２】
一方、入力ＮＡＮＤ３０７の出力がローレベルになると、第１のインバータ３０６の出力信号はハイレベルとなり、Ｎチャネルトランジスタ３０５がオンする。またＮチャネルトランジスタ３０４はオフし、結果的にレベルシフター出力ノード３０８にはワード線駆動電圧Ｖｗｌが印加される。これにより、Ｐチャネルトランジスタ３００はオフし、Ｎチャネルトランジスタ３０１はオンする。すなわち、ワード線ＷＬは接地電位Ｖｓｓとなる。
【００４３】
ワード線ＷＬが接地電位Ｖｓｓに設定されると、それに接続された複数のアクセストランジスタ１０１がオンし、キャパシタ１０２に蓄積されていた電荷がビット線ＢＬに読み出される。ビット線ＢＬに読み出された電荷は、一般的なＤＲＡＭの動作と同じく、センスアンプなどで増幅される。ビット線ＢＬおよび相補ビット線ＮＢＬのハイレベルは外部電源Ｖｄｄにまでチャージされ、そのローレベルは接地電位Ｖｓｓにまでディスチャージされる。
【００４４】
ワード線ＷＬにワード線駆動電圧Ｖｗｌが印加されている場合には、それに接続された複数のアクセストランジスタ１０１のゲートにはワード線駆動電圧Ｖｗｌが印加される。ワード線駆動電圧Ｖｗｌは、ビット線ＢＬのハイレベルである外部電源Ｖｄｄの電圧よりも所定電圧分だけ高い電圧となる。これにより、アクセストランジスタ１０１のチャネルリークを、複数のアクセストランジスタ１０１のゲートに外部電源Ｖｄｄが印加される場合に比べて、１００分の１程度に抑えることが可能となる。
【００４５】
次に、ワード線電圧発生器２０２がワード線駆動電圧Ｖｗｌを発生する仕組みについて説明する。
【００４６】
図１１は、各主要電圧の外部電源電圧Ｖｄｄに対する依存性を示すグラフである。Ｖｄｄ参照用負荷５０１において、抵抗素子Ｒ１、Ｒ２の抵抗値をｒ１、ｒ２とすると、第２のリファレンス電圧Ｖｄｌは、ｒ２×Ｖｄｄ／（ｒ１＋ｒ２）となり、外部電源Ｖｄｄに比例した電圧となる。また、第２のオペアンプ回路５００は、第２のリファレンス電圧Ｖｄｌと、第３のリファレンス電圧Ｖｐｏｉが等しくなるように、第１のリファレンス電圧Ｖｒｅｆを発生する。オフセット用負荷５０２において、抵抗素子Ｒ５の抵抗値をｒ５とすると、抵抗素子Ｒ５には（ｒ２×Ｖｄｄ／（ｒ１＋ｒ２））／ｒ５＝ｉ（Ｒ５）の電流が流れる。図７中の電圧Ｖｔｒには、電流ｉ（ｒ５）で決まる電圧が発生する。
【００４７】
図１２は、オフセット用負荷５０２におけるＰチャネルトランジスタ７０１のソース・ドレイン間電流（ｉ（Ｒ５））と、ソース・ドレイン間電圧Ｖｓｄ（７０１）との関係を示すグラフである。Ｐチャネルトランジスタ７０１はダイオード接続されているため、発生するソース・ドレイン間電圧Ｖｓｄ（７０１）は、Ｐチャネルトランジスタ７０１の閾値電圧（Ｖｔ）付近の電圧となり、電流ｉ（Ｒ５）に対してはほぼ直線的に発生電圧が増加する。ゆえに、Ｐチャネルトランジスタ７０１に流れる電流ｉ（Ｒ５）は外部電源Ｖｄｄに応じて、リニアに増加することから、図７中の電圧Ｖｔｒには、図１１に示すように、Ｐチャネルトランジスタ７０１の閾値電圧Ｖｔから、ほぼ直線的に増加する電圧となる。よって、第１のリファレンス電圧Ｖｒｅｆは、Ｖｐｏｉ（＝Ｖｄｌ）＋Ｖｔｒの電圧となる。
【００４８】
Ｐチャネルトランジスタ７０１の外部電源Ｖｄｄに対するソース・ドレイン間電圧Ｖｓｄ（７０１）の傾きと抵抗素子Ｒ８の発生電圧の傾きとの和と、第２のリファレンス電圧Ｖｄｌの外部電源Ｖｄｄに対する傾きとを適当に選択することにより、第１のリファレンス電圧Ｖｒｅｆとして、外部電源Ｖｄｄ＋ΔＶ（例えばΔＶ＝０．４Ｖ）の電圧を発生することが可能となる。このように、第１のリファレンス電圧Ｖｒｅｆとして外部電源Ｖｄｄより高い電圧を発生できるのは、第２のオペアンプ回路５００に外部電源Ｖｄｄ３（外部電源Ｖｄｄよりも高い電圧）を供給していることによる。
【００４９】
第１のオペアンプ回路４００は、第１のリファレンス電圧Ｖｒｅｆを受けて、第１のリファレンス電圧Ｖｒｅｆと同じ電圧であるワード線駆動電圧Ｖｗｌを出力する。第１のオペアンプ回路４００にも外部電源Ｖｄｄ３（外部電源Ｖｄｄよりも高い電圧）が供給されており、Ｐチャネルトランジスタ９０２を介してワード線ＷＬに電流が供給される。Ｐチャネルトランジスタ９０２には、ワード線ＷＬを駆動するのに十分な電流供給能力を有するトランジスタサイズが採用される。
【００５０】
以上のように、本実施形態によれば、第１のオペアンプ回路４００およびリファレンス電圧発生回路４０１に外部電源Ｖｄｄ３を供給する構成にしているため、チャージポンプ回路等を必要とせず、回路面積が小さいワード線電圧発生器２０２を構成することができる。この外部電源Ｖｄｄ３は、本実施形態による半導体記憶装置が搭載されるシリコンチップの外部との接続Ｉ／Ｏや、同時に搭載されるアナログブロック（ＰＬＬ回路、ＤＡＣ、ＡＤＣ等）に供給される電圧が高い電源（例えば３．３Ｖ）と共通にすることで、電源端子の削減を行うことができる。
【００５１】
また、リファレンス電圧発生回路４０１を、外部電源Ｖｄｄに比例する電圧から、Ｐチャネルトランジスタ７０１のダイオード接続による発生電圧分だけ高い電圧を発生する構成とすることで、Ｐチャネルトランジスタ７０１の発生電圧の外部電源Ｖｄｄ依存性をキャンセルし、ワード線ＷＬのオフ時の電圧としてＶｄｄ＋ΔＶの電圧を発生することが可能となり、広範囲の外部電源電圧Ｖｄｄにおいて、最も効率よくメモリセルのオフ時のチャネルリーク電流を減少することが可能となる。
【００５２】
また、ワード線電圧発生器２０２内の第１のオペアンプ回路４００および第２のオペアンプ回路５００に使用するトランジスタを、メモリセルを構成するアクセストランジスタ１０１よりもゲート酸化膜が厚い構成とすることで、高い電圧が印加されるワード線電圧発生器２０２の信頼性を確保することができる。
【００５３】
また、ワード線駆動回路２００に使用するトランジスタを、メモリセルを構成するアクセストランジスタ１０１よりもゲート酸化膜が厚い構成とすることで、高い電圧が印加されるワード線駆動回路２００の信頼性を確保することができる。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明するが、本実施形態が第１の実施形態とは、ワード線電圧発生器２０２におけるオフセット用負荷の構成が異なる。
【００５５】
図１３は、本発明の第２の実施形態による半導体記憶装置におけるオフセット用負荷５０２’の内部構成を示す回路図である。図１３において、Ｒ９、Ｒ１０は抵抗素子、１３００はＰチャネルトランジスタ、ＮＢＩはバーンイン信号である。なお、第１の実施形態におけるオフセット用負荷５０２の構成を示す図７と同一の構成要素については、同一の符号を付して説明を省略する。
【００５６】
図１３において、本実施形態におけるオフセット用負荷５０２’は、図７に示す第１の実施形態におけるオフセット用負荷５０２の抵抗素子Ｒ８を抵抗素子Ｒ９とＲ１０の直列接続に２分割し、抵抗素子Ｒ１０に並列にＰチャネルトランジスタ１３００を接続した点が異なる。抵抗素子Ｒ１０の一端とＰチャネルトランジスタ１３００のソースおよび基板とには第１のリファレンス電圧Ｖｒｅｆが供給され、抵抗素子Ｒ１０の他端は、Ｐチャネルトランジスタ１３００のドレインと抵抗素子Ｒ９の一端に接続される。また、Ｐチャネルトランジスタ１３００のゲートにはバーンイン信号ＮＢＩが印加される。
【００５７】
次に、本実施形態におけるオフセット用負荷５０２’の動作について説明する。
【００５８】
バーンイン信号ＮＢＩは、バーンインテスト時にローレベルとなる信号で、ノーマル動作時にはハイレベルである。ノーマル動作時には、バーンイン信号ＮＢＩはハイレベルであるので、Ｐチャネルトランジスタ１３００はオフしており、第１のリファレンス電圧Ｖｒｅｆとして第１の実施形態と同一の電圧が発生する。バーンインテスト時には、バーンイン信号ＮＢＩがローレベルとなり、Ｐチャネルトランジスタ１３００がオンし、第１のリファレンス電圧Ｖｒｅｆとして第１の実施形態よりも低い電圧が発生する。
【００５９】
以上のように、本実施形態によれば、バーンインテスト時に第１のリファレンス電圧Ｖｒｅｆを下げることができ、すなわち、ワード線ＷＬのオフ電圧を下げることができる。この構成により、バーンインテスト時に外部電源電圧Ｖｄｄとして高い電圧が印加された場合でも、不必要に高い電圧がワード線ＷＬに印加されることを防止することができる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、メモリセルに供給される外部電源Ｖｄｄよりも高い外部電源Ｖｄｄ３をワード線電圧発生器に供給し、またリファレンス電圧発生回路を、外部電源Ｖｄｄに比例する電圧から、Ｐチャネルトランジスタのダイオード接続による発生電圧分だけ高い電圧を発生する構成とすることで、広範囲の外部電圧Ｖｄｄにおいて、最も効率よくメモリセルのオフ時のチャネルリーク電流を減少することが可能となり、回路面積の比較的少ない半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態による半導体記憶装置におけるメモリセルの構成を示す回路図
【図２】  第１の実施形態による半導体記憶装置におけるワード線駆動回路系の構成を示すブロック図
【図３】  図２のワード線駆動回路２００の内部構成を示す回路図
【図４】  図２のワード線電圧発生器２０２の内部構成を示す回路図
【図５】  図４のリファレンス電圧発生回路４０１の内部構成を示すブロック図
【図６】  図５のＶｄｄ参照用負荷５０１の内部構成を示す回路図
【図７】  図５のオフセット用負荷５０２の内部構成を示す回路図
【図８】  図５の第２のオペアンプ回路５００の内部構成を示す回路図
【図９】  図４の第１のオペアンプ回路４００の内部構成を示す回路図
【図１０】  メモリアレイ部の動作のタイミングおよび電位を示す図
【図１１】  各主要電圧の外部電圧Ｖｄｄに対する依存性を示すグラフ
【図１２】  図７のＰチャネルトランジスタ７０１のソース・ドレイン間電流ｉ（Ｒ５）とソース・ドレイン間電圧Ｖｓｄ（７０１）との関係を示すグラフ
【図１３】  本発明の第２の実施形態による半導体記憶装置におけるオフセット用負荷５０２’の内部構成を示す回路図
【図１４】  従来のＤＲＡＭのメモリセルの構成を示す回路図
【符号の説明】
１００  メモリセル
１０１  アクセストランジスタ
１０２  キャパシタ（容量素子）
２００  ワード線駆動回路
２０１  ロウアドレスデコード回路
２０２  ワード線電圧発生器
４００  第１のオペアンプ回路（第１の比較回路）
４０１  リファレンス電圧発生回路
５００  第２のオペアンプ回路（第２の比較回路）
５０１  Ｖｄｄ参照用負荷（第１のリファレンス電圧発生回路）
５０２  オフセット用負荷（第２のリファレンス電圧発生回路）
７０１  Ｐチャネルトランジスタ（ダイオード接続されたトランジスタ）
ＮＢＩ  バーンイン信号（制御信号）
Ｒ６〜Ｒ８  抵抗素子（第１の抵抗素子）
Ｒ５  抵抗素子（第２の抵抗素子）
Ｖｄｄ  外部電源（第１の電源）
Ｖｄｄ３  外部電源（第２の電源）
Ｖｒｅｆ  第１のリファレンス電圧
Ｖｄｌ  第２のリファレンス電圧
Ｖｐｏｉ  第３のリファレンス電圧
Ｖｗｌ  ワード線駆動電圧
【図１】
0003816022.tif 000002
【図２】
0003816022.tif 000003
【図３】
0003816022.tif 000004
【図４】
0003816022.tif 000005
【図５】
0003816022.tif 000006
【図６】
0003816022.tif 000007
【図７】
0003816022.tif 000008
【図８】
0003816022.tif 000009
【図９】
0003816022.tif 000010
【図１０】
0003816022.tif 000011
【図１１】
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【図１２】
0003816022.tif 000013
【図１３】
0003816022.tif 000014
【図１４】
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