(57)【特許請求の範囲】
【請求項１】
トランジスタのゲート電極部に金属膜／強誘電体膜／金属膜の積層膜を用いた強誘電体メモリセルが行列状に配列されたセルアレイと、
同一行の強誘電体メモリセルの各ゲートが共通に接続されたワード線と、
同一列の強誘電体メモリセルの各ドレインが共通に接続されたビット線と、
同一行の強誘電体メモリセルの各ソースが共通に接続されたソース線と、
前記強誘電体メモリセルに対するデータの読み出し、書き込み、消去をそれぞれ行う読み出しモード、書き込みモード、消去モードの各動作、および各強誘電体メモリセルに記憶されているデータをリライトするリライトモードの動作を選択的に実行する回路と、
前記ビット線に接続され、高耐圧センスアンプおよび低耐圧センスアンプを含み、前記読み出しモードの際は前記強誘電体メモリセルからデータを読み出すために前記低耐圧センスアンプを使用し、前記リライトモードの際は前記強誘電体メモリセルからデータを読み出して前記ビット線にフィードバックするために前記高耐圧センスアンプを使用するように前記高耐圧センスアンプおよび低耐圧センスアンプを切り換える回路
とを具備することを特徴とする強誘電体半導体メモリ。
【請求項２】
前記高耐圧センスアンプは、前記書き込みモードで使用される書き込み電圧に耐え得る高耐圧タイプのMIS トランジスタを用いて構成されたラッチ型の差動センスアンプであることを特徴とする請求項１記載の強誘電体半導体メモリ。
【請求項３】
システム回路が形成されたシステム集積回路に混載され、システム集積回路の電源がオン状態の間に強誘電体メモリセルのデータの保持時間がモニターされ、このデータ保持時間が予め指定された一定時間を超過する直前に、システム内部で自動的に強誘電体メモリセルに対してデータのリライト動作が実行されることを特徴とする請求項１記載の強誘電体半導体メモリ。
【請求項４】
システム回路が形成されたシステム集積回路に混載され、システム集積回路の電源がオフ状態になる直前に、強誘電体メモリセルが保持しているデータをシステム集積回路内部の不揮発性メモリあるいはシステム集積回路外部の記憶装置に格納され、システム集積回路の電源がオン状態になった直後に、前記システム集積回路内部の不揮発性メモリあるいはシステム集積回路外部の記憶装置からそれに格納されているデータが前記強誘電体メモリセルへロードされることを特徴とする請求項１記載の強誘電体半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体半導体メモリに係り、特にMFMIS (Metal/Ferro/Metal Insulator Semiconductor) 構造のメモリセルのアレイを有する強誘電体メモリ（Ferroelectric Random Access Memory）のリライト回路に関するもので、例えばメモリ専用集積回路、ロジック混載集積回路などに使用されるものである。
【０００２】
【従来の技術】
不揮発性メモリの１つである強誘電体メモリは、非破壊読み出しを特徴とし、一般にはリライト動作（再書き込み動作）を必要としない。しかし、素子の微細化や素子構造の変遷、あるいはプロセス工程の制約に起因する強誘電体膜質の低下などに伴い、強誘電体キヤパシタ部の分極特性が比較的短時間の内にディスターブされ、メモリ情報が破壊されるという問題が顕在化している。以下、この点について詳述する。
【０００３】
図９は、１トランジスタ・１キヤパシタ（1T・IC）型の代表的な強誘電体メモリセルの断面構造を示す。
【０００４】
ここで、80はシリコン基板、81は素子分離領域、82はMIS (Metal Insulator Semiconductor) トランジスタ部、83は強誘電体キヤパシタ部である。MIS トランジスタ部82において、821 はドレイン・ソースとなる不純物拡散領域、822 はチャネル領域、823 はゲート絶縁膜、824 はゲート電極である。強誘電体キヤパシタ部83において、831 は下部電極、832 は強誘電体膜、833 は上部電極である。
【０００５】
84および85は層間絶縁膜、86はMIS トランジスタのドレインに対するビット線コンタクト用のＷ（タングステン）プラグ、87はビット線用のＡｌ（アルミニウム）配線からなる、88はMIS トランジスタのソースにコンタクトするＷプラグ、89は上記Ｗプラグ88と強誘電体キヤパシタの上部電極833 とを接続するＡｌ配線である。
【０００６】
図９の強誘電体メモリセルは、MIS トランジスタ部82と強誘電体キヤパシタ部83が横方向に離れた（オフセット型）構造を有しており、必然的に横方向にサイズが大きくなるので高集積化の観点からは問題がある。
【０００７】
そこで、近年では、MIS トランジスタのゲート電極に強誘電体膜を埋め込んだ１トランジスタ（1T）型の強誘電体メモリセルが研究されている（T.Nakamura et.al.," A Single Transistor Ferroelectric Memory Cell ",ISSCC95 ）。
【０００８】
図１０は、1T型の強誘電体メモリセルの一例として、MFMIS 構造の強誘電体メモリセルの断面構造を示す。
【０００９】
ここで、90はシリコン基板、91は素子分離領域、92はドレイン・ソースとなる不純物拡散領域、93はチャネル領域、94はゲート絶縁膜、95は金属膜(Metal)951／強誘電体膜(Ferro)952／金属膜(Metal)953の積層膜、96は層間絶縁膜、97はソースコンタクト用のＷ（タングステン）プラグ、98はソース線、99は層間絶縁膜、100 はビット線コンタクト用のＷプラグ、101 はビット線である。
【００１０】
上記構成の1T型の強誘電体メモリセルは、1T・IC型の強誘電体メモリに比べて、セル面積を縮小できるので、高集積化に適しているが、トランジスタ部と強誘電体キヤパシタ部のプロセス・インテグレーションの際、プロセス条件を互いに独立に最適化することができないので、プロセス的な制約が多く、技術的にも困難である。
【００１１】
これに伴い、1T型の強誘電体メモリセルは、その強誘電体膜の膜質が1T・IC型の強誘電体メモリセルよりも一般に劣り、メモリ情報を保持できる時間（リテンション）が低下するといった問題が生じる。例えば通常の1T・IC型の強誘電体メモリセルはリテンションは半永久的であるが、1T型の強誘電体メモリセルは、現状では、電気的ディスターブが存在しない単体素子レベルにおいても10日以内であり、不揮発性メモリとして実用上致命的である。
【００１２】
また、上記した1T型の強誘電体メモリセルのリテンションの低下は、データの書き込み（Program ）モード、もしくは消去（Erase ）モードでの回路動作時においてさらに顕著となる。即ち、1T型の強誘電体メモリセルのアレイにおいて、特性の選択セルに対して書き込みもしくは消去を行う場合、他の非選択セルに対してもバイアスが印加されるが、このバイアスにより、非選択セルは電気的ディスターブを強く受け、リテンションが大幅に低下する。
【００１３】
【発明が解決しようとする課題】
上記したように従来のMFMIS 構造の強誘電体メモリは、セルのリテンション低下によりメモリ情報が破壊されるというデータ保持特性上の深刻な問題があった。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、MFMIS 構造の強誘電体メモリセルに対するリライト機能を備え、リライトモードを実行することによりセルのリテンション低下を防止し、データ保持特性の向上を図り得る強誘電体半導体メモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の強誘電体半導体メモリは、トランジスタのゲート電極部に金属膜／強誘電体膜／金属膜の積層膜を用いた強誘電体メモリセルが行列状に配列されたセルアレイと、同一行の強誘電体メモリセルの各ゲートが共通に接続されたワード線と、同一列の強誘電体メモリセルの各ドレインが共通に接続されたビット線と、同一行の強誘電体メモリセルの各ソースが共通に接続されたソース線と、前記強誘電体メモリセルに対するデータの読み出し、書き込み、消去をそれぞれ行う読み出しモード、書き込みモード、消去モードの各動作、および各強誘電体メモリセルに記憶されているデータをリライトするリライトモードの動作を選択的に実行する回路と、前記ビット線に接続され、高耐圧センスアンプおよび低耐圧センスアンプを含み、前記読み出しモードの際は前記強誘電体メモリセルからデータを読み出すために前記低耐圧センスアンプを使用し、前記リライトモードの際は前記強誘電体メモリセルからデータを読み出して前記ビット線にフィードバックするために前記高耐圧センスアンプを使用するように前記高耐圧センスアンプおよび低耐圧センスアンプを切り換える回路とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るMFMIS 構造の強誘電体メモリの一部（1T型のMFMIS 構造の強誘電体メモリセルのアレイの一部）を示す回路図である。
【００１９】
ここでは、Ｎ型の強誘電体メモリセルが行列状に配列されたセルアレイにおける４つのセルS,1,2,3 を代表的に示している。
【００２０】
同一行のセルの各ゲートは共通のワード線WL(WLn,WLn+1, …) に接続されており、同一列のセルの各ドレインは共通のビット線BL(BLn,BLn+1, …) に接続されており、同一行のセルの各ソースは共通のソース線SL(SLn,SLn+1, …) に接続されている。ここでは、S は選択セル、1 〜3 は非選択セルを表わしている。
【００２１】
4 はワード線WL(WLn,WLn+1, …) を駆動するワード線制御回路WCC(Word line Control Circuit)、5 はビット線BL(BLn,BLn+1, …) を駆動するビット線制御回路BCC(Bit line Control Circuit) 、6 はビット線BL(BLn,BLn+1, …) に接続されたセンスアンプなどを含むセンス回路SC(Sence Circuit) 、7 はソース線SL(SLn,SLn+1, …) 駆動するソース線制御回路SCC(Source line Control Circuit)である。
【００２２】
図２（ａ）乃至（ｃ）は、図１のアレイに対する相異なる動作モードを示す回路図である。ここで、図２（ａ）はデータの書き込み（Program ）モード、図２（ｂ）はデータの消去（Erase ）モード、図２（ｃ）はデータの読み出し（Read）モードに対応する。
【００２３】
表１は、データの書き込み（Program ）モード、消去（Erase ）モード、読み出し（Read）モードにおいて、選択セルS 、非選択セル1,2,3 のバイアス条件を纏めて示している。
【００２４】
【表１】
0003749851.tif 000002
【００２５】
表１において、WLn は選択セル（選択行）のワード線SWL(Selected Word Line) 、WLn+1 は非選択セル（非選択行）のワード線NSWL(Non Selected Word Line)、BLm は選択セル（選択列）のビット線SBL(Selected Bit Line;SBL)、BLm+1 は非選択セル（非選択列）のビット線NSBL(Non Selected Bit Line) 、SLn は選択セル（選択行）のソース線SSL(Selected Source Line) 、SLn+1 は非選択セル（非選択行）のワード線NSSL(Non Selected Source Line)である。
【００２６】
また、Vcc は通常の電源電圧、Vrは読み出し電圧、Vmは中間電圧、Vpp は書き込み電圧、F はフローティング(Floating)状態を示しており、0V<Vcc<Vr<Vm<Vpp、Vm=Vpp/2の関係に設定されている。
【００２７】
図３乃至図５は、それぞれ対応して、図２（ａ）乃至（ｃ）に示した書き込みモード、消去モード、読み出しモードにおける動作例を示すタイミングチャートを示している。
【００２８】
図３に示す書き込みモードにおいては、/WE(Write Enable) 信号が活性化し、選択セルのソース線SSL の電圧がフローティングとなるに伴い、選択セルのワード線SWL が書き込み電圧Vpp へと昇圧される。この時、選択セルのビット線SBLの電圧が0Vであれば書き込みが行われるが、選択セルのビット線SBL の電圧がVpp であれば、ビット線電圧とワード線電圧は共にVpp であるので、書き込みは行われない。この間、非選択セルのワード線NSWLの電圧は、中間電圧Vmになっており、ビット線電圧とワード線電圧との間の電圧差が小さいので、書き込みは行われない。この後、/WE 信号が非活性化し、選択セルのワード線SWL が書き込み電圧Vpp から0Vへとリセットされ、非選択セルのワード線NSWLの電圧が中間電圧Vmから0Vへとリセットされ、書き込みモードが終了する。
【００２９】
図４に示す消去モードにおいては、/WE 信号が活性化し、選択セルのソース線SSL の電圧がフローティングとなるに伴い、選択セルのビット線SBL が書き込み電圧Vpp へと昇圧される。この時、選択セルのワード線SWL の電圧が0Vであれば消去が行われる。この間、非選択セルのワード線NSWLの電圧は中間電圧Vmになっており、ビット線電圧とワード線電圧との間の電圧差が小さいので、消去は行われない。この後、/WE 信号が非活性化し、選択セルのビット線SBL が書き込み電圧Vpp から0Vへとリセットされ、非選択セルのワード線NSWLの電圧が中間電圧Vmから0Vへとリセットされ、消去モードが終了する。
【００３０】
図５に示す読み出しモードにおいては、/RE(/Read Enable) 信号が活性化し、ビット線BLの電圧をVcc/2にプリチャージ(Pre-Charge)した後、プリチャージ・リセット信号／φｐが"L" レベルになってセンスアンプ(sense-amp) SAを活性化(Active)し、同時に、選択セルのワード線SWL を読み出し電圧Vrに昇圧して、通常のリード動作を行う。これにより、ビット線BLにセル情報が読み出される。
【００３１】
この時、選択セルが書き込みセルProgram-cellであれば、ビット線電圧はVcc/2から選択セルのソース電圧0Vへと降圧していき、選択セルが消去セルErase-cellであれば、ビット線電圧はVcc/2から上昇する。
【００３２】
上記ビット線電圧をラッチ型差動センスアンプSAに入力することにより、センスアンプSAのリファレンス電圧がVcc/2 とすると、ビット線電圧がVcc/2 よりも小さければ（Program-cellの場合）、ビット線電圧は速やかに0Vへと減衰し、ラッチされる。これに対して、ビット線電圧がVcc/2 よりも大きければ（Erase-cellの場合）、ビット線電圧はセンスアンプSAによりVcc へと増幅され、ラッチされる。
【００３３】
この時点で、センスアンプSAはビット線BLと導通しているので、ラッチ電圧はビット線電圧としてフィードバックされる。即ち、センスアンプSAを介した最終的なビット線電圧は、選択セルがProgram-cellであれば0Vの状態となり、Erase-cellであればVcc の状態となって保持されている。
【００３４】
そして、プリチャージ・リセット信号／φｐが"H" レベルになってセンスアンプSAがリセット（非活性化）され、選択セルのワード線SWL が読み出し電圧Vrから0Vにリセットされた後、/RE 信号が非活性化し、読み出しモードが終了する。
【００３５】
図６は、図２に示した強誘電体メモリのリライトモードにおける動作例を示すタイミングチャートを示している。
【００３６】
図７は、図６に示したリライトモードで使用される高耐圧用のビット線センスアンプの一例を示す回路図である。
【００３７】
この高耐圧センスアンプは、書き込みモードあるいは消去モードで使用される電圧Vpp に耐え得る高耐圧タイプのMIS トランジスタを用いて構成されたラッチ型のCMOS差動センスアンプである。
【００３８】
即ち、一対の入力ノードとVpp ノードとの間に、２個のプルアップ用のPMOSトランジスタおよびゲートに活性化制御信号A が入力する１個の活性化制御用のPMOSトランジスタからなるPMOSセンスアンプ71が接続されている。また、前記一対の入力ノードと0Vノードとの間に、２個のプルダウン用のNMOSトランジスタおよびゲートに活性化制御信号B が入力する１個の活性化制御用のNMOSトランジスタからなるPMOSセンスアンプ72が接続されている。
【００３９】
前記一対の入力ノードのうち、第１の入力ノードは、トランファゲート用のNMOSトランジスタ73を介してビット線BLに接続されており、第２の入力ノードは、トランファゲート用のNMOSトランジスタ74を介して参照電位Vcc/2 ノードに接続されるとともに容量75を介して0Vノードに接続されている。なお、前記第１の入力ノードは、ラッチ出力ノードでもあり、読み出し回路(Read Circuit)76が接続されている。
【００４０】
図６に示すリライトモードにおいては、/RE 信号が活性化し、ビット線BLの電圧をVcc/2にプリチャージした後、プリチャージ・リセット信号／φｐが"L" レベルになってセンスアンプSAを活性化し、同時に、選択セルのワード線SWL を読み出し電圧Vrに昇圧して、通常のリード動作を行う。これにより、ビット線BLにセル情報が読み出される。
【００４１】
この時、選択セルが書き込みセルProgram-cellであれば、ビット線BLの電圧はVcc/2から選択セルのソース電圧0Vへと降圧していき、選択セルが消去セルErase-cellであれば、ビット線BLの電圧はVcc/2から上昇する。
【００４２】
この後、ビット線BLの電圧を図７に示した高耐圧用のラッチ型差動センスアンプH-SAに入力することにより、センスアンプH-SAのリファレンス電圧がVcc/2 とすると、ビット線BLの電圧がVcc/2 よりも小さければ（Program-cellの場合）には、ビット線BLの電圧は速やかに0Vへと減衰し、ラッチされる。これに対して、ビット線BLの電圧がVcc/2 よりも大きければ（Erase-cellの場合）には、ビット線BLの電圧はセンスアンプH-SAによりVpp へと増幅され、ラッチされる。
【００４３】
この時点で、センスアンプH-SAはビット線BLと導通しているので、ラッチ電圧はビット線電圧としてフィードバックされる。即ち、センスアンプH-SAを介した最終的なビット線電圧は、選択セルがProgram-cellであれば0Vの状態となり、Erase-cellであればVpp の状態となって保持されている。
【００４４】
上記したビット線電圧の推移と連動し、選択セルのソース線SSL の電圧がフローティングとなるに伴い、第１フェーズとして、選択セルのワード線SWL は、Vpp へと昇圧される。この時、ビット線BLに読み出された選択セルの電圧が0V（即ち、Program-cellの場合）であれば、自動的に再書き込みが行われる。これに対して、ビット線BLに読み出された選択セルの電圧がVpp （即ち、Erase-cellの場合）であれば、ビット線電圧とワード線電圧は共にVpp であるので、書き込み、もしくは消去は行われない。
【００４５】
続いて、第２フェーズとして、前記したようにVpp まで昇圧されていた選択セルのワード線SWL の電圧を0Vへと降圧させる。この時、ビット線BLに読み出された選択セルの電圧が0V（即ち、Program-cellの場合）であれば、ビット線電圧とワード線電圧は共に0Vであるので、書き込み、もしくは消去は行われない。これに対して、ビット線BLに読み出された選択セルの電圧がVpp （即ち、Erase-cellの場合）であれば、自動的に再消去が行われる。
【００４６】
上記再書き込みおよび再消去が行われる間、非選択セルのワード線NSWLの電圧は中間電圧Vmになっているので、再書き込みおよび再消去は行われない。
【００４７】
この後、/WE 信号が非活性化し、プリチャージ・リセット信号／φｐが"H" レベルになってセンスアンプSAがリセットされ、非選択セルのワード線NSWLの電圧が中間電圧Vmから0Vへとリセットされ、さらに、/RE 信号が非活性化し、リライトモードが終了する。
【００４８】
上記したように、本実施形態の強誘電体メモリでは、MFMIS 構造の強誘電体メモリセルが行列状に配列され、同一行の強誘電体メモリセルの各ゲートは共通のワード線に接続され、同一列の強誘電体メモリセルの各ドレインは共通のビット線に接続され、同一行の強誘電体メモリセルの各ソースは共通のソース線に接続されたセルアレイを有し、データの読み出しモード、書き込みモード、消去モード、リライトモードを有する。
【００４９】
上記リライトモードの動作は、選択された強誘電体メモリセルのゲートに接続されているワード線に読み出し電圧（図６ではVr）を印加して強誘電体メモリセルのデータをビット線に読み出した直後、連続して前記ワード線に書き込み電圧（図６ではVpp ）、さらに連続して消去電圧（図６では0V）を印加し、これと並行して、セルのデータがビット線に読み出された電圧を高耐圧センスアンプにより増幅ラッチした後、そのラッチされた電圧をビット線にフィードバックする。
【００５０】
これにより、前記ビット線に読み出されたメモリセルのデータが書き込み状態（または消去状態）であれば再書き込み（または再消去）を実行し、内部回路で自動的に強誘電体メモリセルへのデータのリライト動作を実現できる。
【００５１】
したがって、強誘電体メモリセルの強誘電体膜の膜質低下、あるいは、非選択セルへの電気的ディスターブ等に伴い、メモリ情報保持時間（リテンション）が低下する場合においても、リライト動作を行うことにより、常に安定したメモリ情報を確保できるという効果が得られる。
【００５２】
また、周知の如く、DRAMのリフレッシュモードは、読み出し動作後の再書き込み動作が常に一体として行われるのに対して、本実施形態の強誘電体メモリでは、読み出しモードとリライトモードを独立に取り扱う（選択する）ことができる。したがって、通常は読み出しモードで動作するが、ある一定サイクル（例えば１日毎）で、メモリ素子のリテンション能力に応じたリライトモードを利用できるという効果が得られる。
【００５３】
このように、ある一定サイクルでリテンション能力に応じたリライトモードを行う方法として、例えばシステム回路が形成されたシステムＬＳＩに本実施形態の強誘電体メモリが混載されている場合には、システムＬＳＩの電源がオン状態の間に強誘電体メモリセルのデータの保持時間をモニターし、このデータ保持時間が予め指定された一定時間（１日、３日、５日等）を超過する直前に、システム内部で自動的に強誘電体メモリセルに対してデータのリライト動作を実行するように実施することができる。
【００５４】
この際、システムＬＳＩの電源がオフ状態になる直前に、強誘電体メモリセルが保持しているデータをシステムＬＳＩ内部のＥＥＰＲＯＭ等の不揮発性メモリあるいはシステムＬＳＩ外部の記憶装置に格納し、システムＬＳＩの電源がオン状態になった直後に、システムＬＳＩ内部の不揮発性メモリあるいはシステムＬＳＩ外部の記憶装置からそれに格納されているデータを強誘電体メモリセルへロードするように実施することができる。
【００５５】
＜第１の実施形態の変形例＞
前述した第１の実施形態のリライトモードにおいて、再書き込みと再消去の順序を逆にするように変更してもよい。この場合には、前記第１フェーズとして、選択セルのワード線SWL を0Vへと降圧させ、前記第２フェーズとして、選択セルのワード線SWL の電圧を0VからVpp へと昇圧した後に、/WE 信号を非活性化した時に選択セルのワード線SWL の電圧を0Vへと降圧させればよい。
【００５６】
＜第２の実施形態…センスアンプSAの切り換え＞
前記第１の実施形態では、ビット線電圧が高電圧Vpp となるリライト動作に起因して、高耐圧センスアンプH-SAを用いたが、リライトモードではない通常の読み出しモードの時に使用するセンスアンプSAについては言及していない。もし、通常の読み出しモードの時に高耐圧センスアンプH-SAを使用すると、読み出し時間の遅れを伴う場合があり得る場合には、以下に説明する第２の実施形態のようにセンスアンプSAの切り換えが可能な構成を採用すればよい。
【００５７】
図８は、第２の実施形態に係るMFMIS 構造の強誘電体メモリで使用される２種類のセンスアンプおよびその切り換え回路の一例を示す回路図である。
【００５８】
このセンスアンプの切り換え回路は、ビット線BLに対して、制御クロックφによりスイッチ制御される第１のトランスファゲート81を介して高耐圧センスアンプH-SA82が接続されている。また、ビット線BLに対して、反転制御クロック／φによりスイッチ制御される第２のトランスファゲート83を介して低耐圧センスアンプL-SA84が接続されており、これらのセンスアンプの出力を選択的にセンス増幅する読み出し回路(Read Circuit)85が接続されている。
【００５９】
このような構成により、リライトモードの時には高耐圧センスアンプH-SAを使用し、通常の読み出しモードの時には高速な低耐圧センスアンプL-SAを用いることが可能である。
【００６０】
したがって、通常の読み出し動作時に、高速な低耐圧センスアンプL-SAを使用することにより、高耐圧センスアンプH-SAを使用する場合に生じる読み出し時間の遅れを回避できるという効果が得られる。
【００６１】
なお、前記各実施形態において、ラッチ型センスアンプに限らず、他のタイプのセンスアンプを用いて通常の読み出し／リライトモードでのセンス増幅およびビット線へのフィードバックを行うようにしてもよい。
【００６２】
【発明の効果】
上述したように本発明の強誘電体半導体メモリによれば、MFMIS 構造の強誘電体メモリセルに対するリライト機能を備え、リライトモードを実行することができるので、強誘電体メモリセルの強誘電体膜の膜質低下、あるいは、非選択セルへの電気的ディスターブ等に伴い、メモリ情報保持時間（リテンション）が低下する場合においても、リライト動作を行うことにより、常に安定したメモリ情報を確保できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るMFMIS 構造の強誘電体メモリセルのアレイを有する強誘電体メモリのセルアレイの一部を示す回路図。
【図２】図１のセルアレイに対する相異なる動作モードをバイアス印加とともに示す回路図。
【図３】図２（ａ）に示した書き込みモードの動作例を示すタイミングチャート。
【図４】図２（ｂ）に示した消去モードの動作例を示すタイミングチャート。
【図５】図２（ｃ）に示した読み出しモードの動作例を示すタイミングチャート。
【図６】図１に示した強誘電体メモリのリライトモードの動作例を示すタイミングチャート。
【図７】図６に示したリライトモードで使用される高耐圧用のビット線センスアンプの一例を示す回路図。
【図８】本発明の第２の実施形態に係る強誘電体メモリで使用される２種類のセンスアンプおよびその切り換え回路の一例を示す回路図。
【図９】  1T・IC型の代表的な強誘電体メモリセルの構造を示す断面図。
【図１０】  1T型のMFMIS 構造の強誘電体メモリセルの構造を示す断面図。
【符号の説明】
WL(WLn,WLn+1, …) …ワード線、
BL(BLn,BLn+1, …) …ビット線、
SL(SLn,SLn+1, …) …ソース線、
S …選択セル(強誘電体メモリセル) 、
1 〜3 …非選択セル(強誘電体メモリセル) 、
4 …ワード線制御回路WCC(Word line Control Circuit)、
5 …ビット線制御回路BCC(Bit line Control Circuit) 、
6 …センス回路SC(Sence Circuit) 、
7 …ソース線制御回路SCC(Source line Control Circuit)。
【図１】
0003749851.tif 000003
【図２】
0003749851.tif 000004
【図３】
0003749851.tif 000005
【図４】
0003749851.tif 000006
【図５】
0003749851.tif 000007
【図６】
0003749851.tif 000008
【図７】
0003749851.tif 000009
【図８】
0003749851.tif 000010
【図９】
0003749851.tif 000011
【図１０】
0003749851.tif 000012