(57)【特許請求の範囲】
【請求項１】
制御ＭＰＵとＩＯリンクを介して接続されてコントローラを構成するプロセス入出力装置であって、
複数のＩＯモジュール、これら複数のＩＯモジュールをＩＯバス経由で制御する伝送制御モジュール、及び伝送制御モジュールとＩＯモジュールを収納するＩＯシェルフで構成され、
ＩＯシェルフの隣接する２つの実装スロットごとに同一種のＩＯモジュールを実装し、その一方を稼働、他方を待機としてＩＯモジュールを二重化し、プロセスへの出力データを伝送制御モジュール経由でＩＯモジュールペアの双方に与えるとともに、プロセスへの出力をＩＯモジュールペア間の稼働／待機切替え回路により決定される稼働側だけが行い、プロセスからの入力をＩＯモジュールペアの双方へ接続することにより、伝送制御モジュールは前記切替え回路により決定される稼働側のデータのみを制御ＭＰＵへ通知するようにした二重化プロセス入出力装置において、
ＩＯモジュールペアのパルス入力モジュールにおけるプロセスインタフェース部およびパルスカウンタを二重化する手段と、
二重化されて得られた２つのパルスカウント値を比較し不一致であれば重故障と判断してＩＯモジュールペアの稼働／待機を切り替える手段と、
ＩＯモジュールペアの稼働側のモジュールに設けられて、基準抵抗を用いて入力電流を電圧に変換した後にこれをＡ／Ｄ変換する手段と、
ＩＯモジュールペアの待機側のモジュールに設けられて、稼働側のモジュールの基準抵抗と稼働状態の時オンとなる切替えスイッチのオン抵抗を加算した抵抗を用いて入力電流を電圧に変換した後にこれをＡ／Ｄ変換する手段と、
を備えたことを特徴とする二重化プロセス入出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、分散形制御システムにおける信頼性を向上するために、コントローラにおいてプロセスと直接インタフェースするプロセス入出力装置を二重化した二重化プロセス入出力装置に関する。
【０００２】
【従来の技術】
図11に分散形制御システムの構成例を示す。図11において、１はマンマシンインタフェース装置、２は制御用LAN、31〜3nはコントローラである。分散形制御システムは図11に示すように、分散設置された複数台(大規模の場合は数十台)のコントローラを制御用LANで結合し、これらを１台〜数台のマンマシンインタフェース装置で管理するようなシステムである。図12に図11におけるコントローラの構成例を示す。図12において、４は制御MPU、５はIOリンク、61〜6nはプロセス入出力装置である。図12において、制御MPUは、プロセス制御のための演算を行い、分散設置された複数台(例えば32台)のプロセス入出力装置とIOリンク経由でデータ交換を行う。プロセス入出力装置は、プロセスの各種センサやアクチュエータと接続され、プロセスのアナログ量を、制御MPUで演算可能なディジタル量に変換する。このようなコントローラは、一般的に信頼性の高いことが要求される。コントローラの高信頼化の例を図13に示す。図13において、4A,4Bは制御MPU、5A,5BはIOリンク、61〜6nはプロセス入出力装置である。図13に示すように、制御MPUとIOリンクが二重化され、5A,5BのIOリンクにそれぞれ61〜6nのプロセス入出力装置が接続されている。
【０００３】
図14に制御MPUとIOリンクの二重化に対応するプロセス入出力装置の構成例を示す。図14において、5A,5BはIOリンク、7A,7Bは伝送制御モジュール、８はIOバス、91〜9nはIOモジュールである。図14において伝送制御モジュールは、IOリンク及びIOバスとインタフェースし、制御MPUとIOモジュール間のデータ交換を中継する。一方、IOモジュールは、プロセスと直接インタフェースし、アナログ量とディジタル量の変換を行う。図14の例では、制御MPUとIOリンクの二重化に対応して、伝送制御モジュールが二重化されており、制御MPUとIOリンクの稼働/待機の切り替わりに対応して、伝送制御モジュール7A,7Bが切り替えられる。
【０００４】
図15に、伝送制御モジュールだけでなく、IOモジュールとIOバスも二重化したプロセス入出力装置の構成例を示す。図15において、61はIOシェルフであり、２枚の伝送制御モジュールと16枚のIOモジュールの実装スロットを有しており、IOシェルフ１台で１台のプロセス入出力装置を構成している。また、8A,8BはIOバス、91A,91B〜98A,98BはIOモジュールである。図15に示すように、スロット番号00と01,02と03,・・・14と15には、それぞれ同一種のIOモジュール91,92,・・・98を実装し、Ａ,Ｂのペアで二重化する。Ａ,Ｂのペアは、一方を稼働、もう一方を待機とし、双方がプロセスに接続される。プロセスからの入力信号は稼働、待機の双方へ入力され、プロセスへの信号出力は稼働側のみが行う。
【０００５】
【発明が解決しようとする課題】
しかしながら、図15に示した従来技術には、次のような課題がある。
(１)二重化されたIOモジュールの稼働側に異常がある場合に、待機側が稼働となって処理を引き継ぐのであるがその際、稼働側の異常が確実に検出されなければならない。また、処理を引き継ぐ待機側も、正常であることが常時確認されていなければならない。さらに、IOモジュールペアの一方の故障が、他方に影響しないようにしなければならない。
【０００６】
(２)IOモジュールは活線で着脱できなければならないが、待機側のIOモジュールの活線着脱時に、特に出力モジュールにおいて、プロセスへの出力信号に外乱を与えてはならない。
(３)IOモジュールペアは同一種でなければならないが、異種のモジュールがペアである状態は、速やかに検出してオペレータに通知することが必要である。
(４)稼働/待機切り替え信号に異常が発生した場合に、IOモジュールペアの両方が稼動、または両方が待機という状態になることも可能性としてはあり得る。このような場合を救済するために、オペレータにそれらの異常状態を通知する必要がある。
【０００７】
【課題を解決するための手段】
そこで上記課題を解決するために、本発明では、稼働側/待機側のIOモジュールの異常を検出するために、それぞれ次のような手段を用いるものとした。
(１)パルス入力モジュールにおいて、プロセスインタフェース部とパルスカウンタを二重化し、２つのパルスカウント値を比較して、不一致の場合は、パルス入力モジュールの異常とみなす。
(２)パルス出力モジュールにおいて、出力トランジスタのオン/オフ状態を常時リードバックし、リードバック異常の場合は、パルス出力モジュールの異常とみなす。
(３)また、待機側のIOモジュールについては、プロセスへの出力を行わないので、最終出力段の前段でリードバックを行う。
【０００８】
(４)また、IOモジュールの活線着脱時の外乱を防止するため、あるいは、電源異常時に、入力インピーダンスが低下するのを防止するため、IOモジュールのプロセスインタフェース部に、ノーマリオフのフォトモスリレーを挿入し、これをIOモジュールの電源のオン/オフに連動させて、所定の時定数を持たせて制御する。
(５)また、異種のIOモジュールがペアとなった場合に備えて、伝送制御モジュールが常時IOモジュールペアのIDを監視し、ID不一致の場合は、制御MPUにアラームを通知する。
(６)また、IOモジュールペアが、稼働/稼働、または、待機/待機状態となった場合に備えて、伝送制御モジュールが常時IOモジュールペアの状態を監視し、稼働/稼働、または、待機/待機状態を検出した場合は、IOバス経由でIOモジュールペアに、稼働または待機への切り替わり指令を発信するようにし、かつ、制御MPUにアラームを通知する。
【０００９】
すなわち、請求項１記載の発明は、制御ＭＰＵとＩＯリンクを介して接続されてコントローラを構成するプロセス入出力装置であって、
複数のＩＯモジュール、これら複数のＩＯモジュールをＩＯバス経由で制御する伝送制御モジュール、及び伝送制御モジュールとＩＯモジュールを収納するＩＯシェルフで構成され、
ＩＯシェルフの隣接する２つの実装スロットごとに同一種のＩＯモジュールを実装し、その一方を稼働、他方を待機としてＩＯモジュールを二重化し、プロセスへの出力データを伝送制御モジュール経由でＩＯモジュールペアの双方に与えるとともに、プロセスへの出力をＩＯモジュールペア間の稼働／待機切替え回路により決定される稼働側だけが行い、プロセスからの入力をＩＯモジュールペアの双方へ接続することにより、伝送制御モジュールは前記切替え回路により決定される稼働側のデータのみを制御ＭＰＵへ通知するようにした二重化プロセス入出力装置において、
ＩＯモジュールペアのパルス入力モジュールにおけるプロセスインタフェース部およびパルスカウンタを二重化する手段と、
二重化されて得られた２つのパルスカウント値を比較し不一致であれば重故障と判断してＩＯモジュールペアの稼働／待機を切り替える手段と、
ＩＯモジュールペアの稼働側のモジュールに設けられて、基準抵抗を用いて入力電流を電圧に変換した後にこれをＡ／Ｄ変換する手段と、
ＩＯモジュールペアの待機側のモジュールに設けられて、稼働側のモジュールの基準抵抗と稼働状態の時オンとなる切替えスイッチのオン抵抗を加算した抵抗を用いて入力電流を電圧に変換した後にこれをＡ／Ｄ変換する手段と、を備えたものである。
【００１９】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。
図１は本発明の第１の実施形態を示す。図１において、100は１チップマイコン等のプロセッサ、101A,101Bは入力フィルタ、102A,102Bはコンパレータ、103A,103Bはカウンタ、104A,104Bはレジスタ、105はカウンタ出力のレジスタへのラッチ信号、106A,106Bはレジスタの読み出し信号、107はレジスタの出力信号である。
【００２０】
図１において、パルス入力信号は、入力フィルタ101A,101Bへ接続され、ノイズ成分を除去した後、コンパレータで24Vレベルから5Vレベルへの変換と、波形整形を行い、カウンタ103A,103Bのクロック入力端子へ入力される。103A,103Bのカウンタは、波形整形されたほぼ同位相のパルス入力信号をカウントする。プロセッサ100は、プロセッサのパラレル出力ポートを使用して得られるラッチ信号105によって、カウンタ103A,103Bの出力を、レジスタ104A,104Bにラッチする。このラッチするタイミングは、カウンタの出力が変化していない時、即ち、パルス入力信号がLowレベルの期間とする。
【００２１】
これはカウンタの出力信号がパルス入力信号の立ち上がりエッジで変化するからである。プロセッサ100は、上記ラッチ後、レジスタの読み出し信号106A,106Bを出力して、レジスタ104A,104Bの出力を読み取り、両者が一致しているか否かをチェックする。一致している場合は、そのデータを伝送制御モジュール経由で制御MPUに通知する。一致しない場合は、自モジュールの故障とみなし、稼働権を放棄して、二重化モジュールペアの相手側へ処理を引き継がせる。なお、このレジスタの読み出し信号106A,106Bは、通常、プロセッサのリード信号と、アドレスをデコードしたレジスタ選択信号のAND信号として生成される。
【００２２】
図２は本発明の第１の参考形態を示す。図２において、１００は１チップマイコン等のプロセッサ、１１０はパルス幅出力信号、１１１は稼働／待機状態信号、１１２はＮＡＮＤゲート、１１３はインバータ、１１４はリードバック信号である。図２において、パルス幅出力信号１１０は、プロセッサ１００のパラレル出力ポートからプログラムにより出力される。一方、稼働／待機状態信号１１１は、ＩＯモジュールペア間の稼働／待機切り替え回路によって決定される信号であり、稼働状態の時、Highレベルとなる。１１２は例えば74LS38等のＮＡＮＤゲートであり、稼働状態のモジュールのみがプロセスへ出力するようになっている。リードバック信号１１４は、プロセスへの出力トランジスタＴｒ２のオン／オフ状態をモニタする信号であり、プロセッサ１００のパラレル入力ポートに接続され、プログラムで前記パラレル出力ポートの状態と比較される。
【００２３】
この比較は、稼働状態のモジュールのみが行い、不一致の場合は、自モジュールの故障とみなし、稼働権を放棄して、二重化モジュールペアの相手側へ処理を引き継がせる。なお図２において、インバータ113には、トランジスタTr2がオンの時、トランジスタTr2のオン電圧と、  ダイオードD1の順電圧を加算した電圧をLowと判定できるような、スレッシュホールド電圧の高い、例えば74HC14などを使用する。またダイオードD1は、トランジスタTr2のコレクタへ印加されるプロセス側の電圧が、通常＋24Vであり、Vccの＋5Vより高いので、トランジスタTr2がオフの時、プロセス側からVccへ電流が流れ込むのを阻止するために挿入されている。
【００２４】
図３は本発明の第２の参考形態を示す。図３は、図２に、ダイオードＤ２を追加したものである。ダイオードＤ２を追加することによって、稼働側のモジュールの出力リードバックチェックが正常であっても、出力状態が異常の場合は本来オフ状態であるべき待機側のモジュールのトランジスタＴｒ２が、何らかの異常によりオン状態となっているとみなせるので、待機側のモジュールを良品と交換するなどの処置を取りやすくなる。なお、図３において、ダイオードＤ２が導通状態で縮退故障した場合は、待機側のモジュールの故障が稼働側のモジュールにも波及して前記の状態はなくなってしまうが、ダイオード１個の故障率は、他の部分に比べて充分低いので、そのようなケースは稀であり、ダイオードＤ２の挿入による効果は充分にある。
【００２５】
図４は本発明の第３の参考形態を示す。図４において、１００は１チップマイコン等のプロセッサ、１１１は稼働／待機状態信号、１２０はプロセス負荷であるところの電流入力信号、１２３はマルチプレクサ、１２４はマルチプレクサ１２３の選択信号、１２５はＡＤ変換される電圧信号、Ｑ１はＦＥＴ（電界効果トランジスタ）、Ｒ１は基準抵抗である。図４において、稼働／待機状態信号１１１は、前述したようにＩＯモジュールペア間の稼働／待機切り替え回路によって決定され、稼働側のモジュールのみHighレベルとなり、ＦＥＴ Ｑ１が導通する。
【００２６】
稼働側のモジュールでは、プロセスの電流入力信号120(通常4〜20mA)を、基準抵抗R1(通常250Ω)で電圧(通常1〜5V)に変換した入力信号122を、マルチプレクサ123で選択して電圧信号125としてAD変換を行う。一方、待機側のモジュールでは、FETQ1はオフである。待機側のモジュールは、稼働側のモジュールに異常が発生した場合、直ちに処理を引き継ぐ必要があるが、その場合、稼働側のモジュールと同等の入力電圧を常時AD変換し、オペアンプやAD変換器をウォームアップしておく必要がある。
【００２７】
そこで本形態では、待機側のモジュールは、稼働側のモジュールのＦＥＴ Ｑ１のオン抵抗と、抵抗Ｒ１の抵抗を加算した抵抗で、電流入力信号１２０を電圧に変換した入力信号１２１を、マルチプレクサ１２３で選択して電圧信号１２５としてＡＤ変換を行うようにした。ＦＥＴ Ｑ１のオン抵抗は、抵抗Ｒ１に比べて十分小さい数Ω程度であるので、待機側のモジュールも、稼働側とほぼ同等の入力電圧を常時ＡＤ変換することになる。本形態では、電流入力信号の時間変動は、稼働／待機の切り替わり時間に比べて十分長いことを前提にしており、待機側のモジュールが処理を引き継いだ時には、ほぼ、ＦＥＴ Ｑ１のオン抵抗分の電圧変動に対する出力応答時間を考慮すれば良く、短い引き継ぎ時間で、ＡＤ変換精度を保証できる。
【００２８】
図５は本発明の第４の参考形態を示す。図５において、１００は１チップマイコン等のプロセッサ、１１１は稼働／待機状態信号、１２０はプロセスの負荷、１２３はマルチプレクサ、１２４はマルチプレクサ１２３の選択信号、１２５はＡＤ変換される電圧信号、Ｑ１，Ｑ２，Ｑ３はＦＥＴ（電界効果トランジスタ）、Ｒ１は基準抵抗である。また、本モジュールは電流出力モジュールなので、プロセッサ１００より、出力のディジタル値に対応したＰＷＭ信号（パルス幅変調信号）１３０を出力し、これを平滑及び増幅回路１４０で平滑及び増幅して、電圧信号１３１に変換する。更に電圧／電流変換回路１４１でこれを電流に変換してプロセス負荷１２０へ出力する。
【００２９】
図５において、稼働/待機状態信号111は、前述したようにIOモジュールペア間の稼働/待機切り替え回路によって決定され、稼働側のモジュールのみHighとなり、FETQ1,Q2が導通する。従って、稼働側のモジュールのみがプロセス負荷120へ電流を供給し、この電流出力信号を、基準抵抗R1で電圧に変換し、これをマルチプレクサ123で選択して電圧信号125としてAD変換を行い、前述のディジタル値と比較して、モジュールの自己診断を行う。
【００３０】
一方、待機側のモジュールでは、FETQ1,Q2はオフであり、FETQ3がオンとなる。ここで、信号111は待機状態の時にHighとなる信号である。待機側のモジュールは、電圧/電流変換回路の出力を、プロセスへ出力せず、FETQ3経由で基準抵抗R1へ導き、得られた電圧信号をマルチプレクサ123で選択して電圧信号125としてAD変換を行い、前述のディジタル値と比較して、モジュールの自己診断を行う。こうすることによって、待機状態にあるモジュールも、FETQ1,Q2を除いた回路の自己診断が常時可能となる。
【００３１】
図６は本発明の第５の参考形態を示す。図６の構成要素は、図５と同じである。図６では図５と違って、待機側のモジュールが、平滑及び増幅回路１４０の出力電圧を、リードバック信号１２１とし、これをマルチプレクサ１２３で選択して電圧信号１２５としてＡＤ変換を行い、前述のディジタル値と比較して、モジュールの自己診断を行う。図６の形態では、待機状態のモジュールは、電圧／電流変換回路１４１の自己診断は実施しないが、４〜２０ｍＡの電流を供給しないので、モジュールの電力消費が低減され、発熱がおさえられてその分信頼性が向上する。
【００３２】
図７は本発明の第６の参考形態を示す。図７において、Ｒ１は抵抗、ＰＲ１はフォトモスリレー、ＺＤ１はツェナーダイオード、Ｄ１〜Ｄ４はダイオード、Ｖdd，Ｖssは電源である。一般にプロセス入力のアナログ入力部においては、定格電圧を越える電圧が印加された場合に、モジュールを保護するため、過電圧をアナログ入力モジュールの電源電圧へクランプする回路を設けるのが普通である。図７において、ダイオードＤ１〜Ｄ４は上記目的のために設けたクランプ用ダイオードである。このような保護回路付きのアナログ入力モジュールペアにおいて、稼働側のモジュールの電源が故障した場合、稼働／待機の切り替えがおこなわれるが、前記ダイオードＤ１〜Ｄ４のために、故障した稼働側のモジュールの入力インピーダンスが低下し、ＡＤ変換の精度が保証されなくなる。
【００３３】
前記保護回路を無くせば、このような問題は無くなるが、過電圧が印加された場合、モジュールがダメージをうける。図７におけるPR1は、この問題を解決するために挿入されており、前記クランプ回路のモジュール電源で駆動される。ZD1は、前記クランプ回路のモジュール電源の異常を検出するために設けられており、前記クランプ回路のモジュール電源が故障した場合は、フォトモスリレーPR1がオフとなり、稼働側のモジュールの入力インピーダンスは低下しない。また、一方で、クランプ回路のモジュール電源が正常であれば、フォトモスリレーPR1は常時オンであり、前記保護回路は有効となる。
【００３４】
図８は本発明の第７の参考形態を示す。図８において、１００は１チップマイコン等のプロセッサ、１１１は稼働／待機状態信号、１５０は電圧監視回路、１５１はリセット信号、ＰＲ１はフォトモスリレー、Ｒ１は抵抗、Ｃ１はコンデンサ、Ｄ１，Ｄ２はダイオード、Ｔｒ１はトランジスタである。ＩＯモジュールがＩＯシェルフ６１に実装され、ＩＯモジュールの電源Ｖccが投入されると、電圧監視回路１５０は、一定時間リセット信号１５１を出力後解除する。
【００３５】
プロセッサ100は、リセット信号の解除後動作を開始し、IOモジュールペア間の稼働/待機切り替え回路によって決定される、稼働/待機状態信号111を出力する。稼働状態の場合はトランジスタTr1を駆動する。リセット期間中、リセット信号はLowで信号有りであり、コンデンサC1はダイオードD1を通して放電されており、リセット解除後、抵抗R1を通して充電が開始される。
充電電圧がダイオードD2の順電圧とフォトモスリレーPR1の発光LEDの順電圧の合計値を越えると、発光LEDに電流が流れ、フォトモスリレーPR1が導通状態となる。
【００３６】
従って、抵抗R1、コンデンサC1によって決まる充電時間を、プロセッサ100がリセット解除後、プログラムによってレジスタや出力ポートの状態を確定させるに要する時間よりも長くしておけば、プロセス側に誤信号が出力されることはない。IOモジュールをIOシェルフから引き抜く場合は、待機状態で引き抜くので、トランジスタTr1がオフ状態であり、従ってフォトモスリレーPR1もオフである。Vccが低下していく時に、トランジスタTr1をオフ状態に出来ない不定電圧領域が存在するが、電圧監視回路150により、Vcc＋5Vに対して＋4.5V程度で、リセット信号が生成され、これによってコンデンサC1の放電が行われるので、IOモジュールを引き抜く場合も又プロセス側に誤信号が出力されることはない。
【００３７】
図９は本発明の第８の参考形態を示す。図９の構成要素は、図１５と同一であるが、ＩＯシェルフ６１上に、ＩＯモジュールが二重化されていることを伝送制御モジュールに通知する信号１６０が追加されている。即ち本形態では、ＩＯモジュールの二重化をＩＯシェルフ単位で行うことを前提としている。伝送制御モジュールを、このようなＩＯシェルフに実装すると、伝送制御モジュール内のプロセッサは信号１６０をリードし、ＩＯモジュールが二重化されていることを認識する。
【００３８】
その場合、伝送制御モジュールでは、定周期処理タスクが起動され、IOシェルフの各スロットに実装されているIOモジュールに対し、IDリードコマンドが発信される。これに対して各IOモジュールは、自身のID(型式)を応答する。前記の伝送制御モジュールと各IOモジュール間は、シリアル通信のバスであるIOバスで接続されており、その通信方式はポーリングセレクティング方式である。伝送制御モジュールは、各IOモジュールのIDをリードすると、IOモジュールペアのIDが一致しているか否かをチェックし、一致していない場合は制御MPUにIOリンク経由で、そのスロット番号とIDをアラームとともに通知する。このアラームはオペレータに通知される。
【００３９】
本発明の第９の参考形態を図９と図１０を用いて説明する。図９はＩＯモジュールの二重化の構成方式を示しているが、ＩＯモジュールペア間の稼働／待機の切り替えは、稼働／待機切り替え信号Ｄによる。図１０はこの切り替え回路の詳細を示すもので、＊WDTEはウォッチドッグタイマのオーバフロー信号、＊RSTはリセット信号で、ともにハード的に生成される信号である。また、＊MSTCは各モジュールのプロセッサのプログラムにより起動される信号である。ＩＯモジュールペアのプロセッサは、リセット解除後、それぞれある時間遅れで、＊MSTC信号を有効（High）にする。
【００４０】
IOモジュールペア間には、実装スロット番号によって、前記時間遅れに差を持たせており、例えばIOモジュールAが＊MSTC信号を早く有効にすれば、IOモジュールAが稼働状態になり、IOモジュールBは待機状態となる。なおこのときの＊WDTE信号は無効状態(High)とする。IOモジュールペアの稼働/待機の状態は、M/S信号で示され、M/S信号がHighの時、稼働状態を示す。また、一度、稼働/待機が決定した後に、稼働側のモジュールに異常が発生した場合は、例えば電源異常であれば＊RST信号が、プログラムの暴走であれば＊WDTE信号がそれぞれ有効となる。
【００４１】
また、自己診断異常の場合はプログラムで＊MSTC信号を無効として、稼働側のモジュールが待機状態に移行することにより、待機であったモジュールが稼働となる。このような稼働/待機の切り替え回路は、稼働/待機の切り替えが瞬時に行えるという利点があるが、一方、欠点もあり、稼働/待機切り替え信号Dが縮退故障した場合は、稼働/待機の切り替えが正常に行えなくなる。例えば、稼働/待機切り替え信号DがLow状態に縮退故障した場合は、IOモジュールペアが双方とも待機状態になる可能性があり、High状態に縮退故障した場合は双方とも待稼働態になる可性がある。
【００４２】
そこでこれらの状態を解消するために、伝送制御モジュールは、IOバス経由で、各IOモジュールに入出力データの伝送を行うが、その応答として、各IOモジュールは伝送制御モジュールに、自身の稼働/待機の状態を通知する。伝送制御モジュールは、この応答を受信すると、IOモジュールペアの稼働/待機の状態をチェックし、稼働/稼働、あるいは待機/待機の状態を検出した場合は、該当するIOモジュールペアの片側に、待機または稼働への移行コマンドを発行する。前記コマンドの発行により、該当するIOモジュールペアが稼働/待機状態に復帰できた場合は軽故障のアラームを、復帰できなかった場合は重故障のアラームを、それぞれ制御MPUに通知する。
【００４３】
【発明の効果】
以上述べたように本発明によれば、制御MPUにIOリンクで接続されるリモートプロセス入出力装置において、そのIOモジュールの二重化時の問題点を解決し、プロセス制御システムの信頼性をより一層高める効果がある。
【図面の簡単な説明】
【図１】  本発明の実施形態の構成を示すブロック図である。
【図２】  本発明の第１の参考形態の構成を示すブロック図である。
【図３】  本発明の第２の参考形態の構成を示すブロック図である。
【図４】  本発明の第３の参考形態の構成を示すブロック図である。
【図５】  本発明の第４の参考形態の構成を示すブロック図である。
【図６】  本発明の第５の参考形態の構成を示すブロック図である。
【図７】  本発明の第６の参考形態の構成を示すブロック図である。
【図８】  本発明の第７の参考形態の構成を示すブロック図である。
【図９】  本発明の第８の参考形態の構成を示すブロック図である。
【図１０】  本発明の第９の参考形態の構成を示すブロック図である。
【図１１】  本発明が適用される分散形制御システムの構成例を示すブロック図である。
【図１２】  図１１の要部の一例を示すブロック図である。
【図１３】  図１１の要部の他の例を示すブロック図である。
【図１４】  図１３の要部の一例を示すブロック図である。
【図１５】  図１３の要部の他の例を示すブロック図である。
【符号の説明】
４Ａ，４Ｂ  制御ＭＰＵ
５Ａ，５Ｂ  ＩＯリンク
７Ａ，７Ｂ  伝送制御モジュール
８Ａ，８Ｂ  ＩＯバス
６１  ＩＯシェルフ（プロセス入出力装置）
１００  プロセッサ
１０１Ａ，１０１Ｂ  入力フィルタ
１０２Ａ，１０２Ｂ  コンパレータ
１０３Ａ，１０３Ｂ  カウンタ
１０４Ａ，１０４Ｂ  レジスタ
１０５  ラッチ信号
１０６Ａ，１０６Ｂ  読み出し信号
１０７  出力信号
１１０  パルス幅出力信号
１１１  稼働／待機状態信号
１１２  ＮＡＮＤゲート
１１３  インバータ
１１４  リードバック信号
１２０  プロセス負荷（電流入力信号）
１２１  リードバック信号
１２３  マルチプレクサ
１２４  選択信号
１２５  電圧信号
１３０  ＰＷＭ信号
１３１  電圧信号
１４０  平滑及び増幅回路
１４１  電圧／電流変換回路
１５０  電圧監視回路
１５１  リセット信号
１６０  二重化設定信号
＊WDTE  オーバフロー信号
＊RST  リセット信号
【図１】
0003736062.tif 000002
【図２】
0003736062.tif 000003
【図３】
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【図４】
0003736062.tif 000005
【図５】
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【図６】
0003736062.tif 000007
【図７】
0003736062.tif 000008
【図８】
0003736062.tif 000009
【図９】
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【図１０】
0003736062.tif 000011
【図１１】
0003736062.tif 000012
【図１２】
0003736062.tif 000013
【図１３】
0003736062.tif 000014
【図１４】
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【図１５】
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