(57)【特許請求の範囲】
【請求項１】
メモリセルを有する複数のメモリセル列と、前記メモリセル列のうち不良の前記メモリセルを有する不良メモリセル列を救済するための冗長メモリセルを有する冗長メモリセル列とを有し、異なるタイミングで動作する複数のメモリブロックと、
前記メモリブロックのいずれかに存在する前記不良メモリセル列を示す不良アドレスをアドレス情報として記憶する第１記憶部を有する冗長記憶回路と、
前記アドレス情報を受信し、前記不良メモリセル列を含む前記メモリブロックにおいて、前記冗長記憶回路に記憶された前記不良アドレスに対応する前記不良メモリセル列を無効にし、前記冗長メモリセル列を有効にするとともに、その他の前記メモリブロックにおいて、前記不良メモリセル列に対応する前記メモリセル列を無効にし、前記冗長メモリセル列を有効にする冗長制御回路とを備え、
前記メモリセル列は、前記メモリセルを選択するための選択線をそれぞれ備え、
前記冗長制御回路は、
前記メモリブロックのうち一つに形成され、前記第１記憶部に記憶された前記アドレス情報を直接受信する第１受信回路と、受信した前記アドレス情報に応じて前記メモリセル列を無効にする第１切替回路と、
その他の前記メモリブロックに形成され、前記アドレス情報を直接受信した前記メモリブロックの前記選択線を介して伝達される該アドレス情報を受信する第２受信回路と、受信した前記アドレス情報に応じて前記メモリセル列を無効にする第２切替回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記第２受信回路を有する前記メモリブロックは、隣接する別の前記メモリブロックの前記第２受信回路に、前記選択線を介して前記アドレス情報を順次伝達することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記第１受信回路は、前記アドレス情報をデコードする冗長デコーダを備え、前記第２受信回路は、前記選択線を介して伝達される前記アドレス情報を保持するラッチを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記第１および第２切替回路は、電源投入時の所定の期間に前記アドレス情報を前記選択線に伝達し、その後該アドレス情報に基づいて前記不良メモリセル列を無効にすることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記選択線は、前記メモリセルの転送ゲートに接続されたワード線であることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記メモリブロックは、前記選択線の配線方向に沿って一方向に並んで配置され、
前記第１受信回路を有する前記メモリブロックは、他の前記メモリブロックに比べ前記冗長記憶回路に近い位置に配置されていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記冗長メモリセル列は、前記冗長メモリセルを選択するための冗長選択線を備え、
前記冗長記憶回路は、前記アドレス情報を前記第１記憶部に記憶していることを示す救済情報を記憶する第２記憶部を備え、
前記冗長制御回路は、
前記第１受信回路を有する前記メモリブロックに形成され、前記冗長記憶回路に記憶された前記救済情報を直接受信する第３受信回路と、受信した前記救済情報に応じて前記冗長メモリセル列を有効にする第３切替回路とを備え、
前記第２受信回路を有する前記メモリブロックに形成され、前記救済情報を直接受信した前記メモリブロックの前記冗長選択線を介して伝達される該救済情報を受信する第４受信回路と、受信した前記救済情報に応じて前記冗長メモリセル列を有効にする第４切替回路とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記第４受信回路は、前記冗長選択線を介して伝達される前記救済情報を保持するラッチを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項７記載の半導体メモリにおいて、
前記第３および第４切替回路は、電源投入時の所定の期間に前記救済情報を前記冗長選択線に伝達し、その後該救済情報に基づいて前記冗長メモリセル列を有効にすることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルの不良を救済するための冗長回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
一般に、半導体メモリは、基板中の格子欠陥および製造工程中に発生する不良を救済するために冗長回路を有している。例えば、DRAM等では、正規のメモリセル列に加えて冗長メモリセル列が形成されている。この種の冗長メモリセル列を有する半導体メモリは、不良のメモリセルを含むメモリセル列のアドレスを記憶するためのヒューズ列を有している。
メモリセルに不良がある場合、予め不良のメモリセルを含むメモリセル列のアドレスに応じて、ヒューズ列のヒューズが溶断される。ヒューズの溶断により、半導体メモリの電源投入時に、不良のメモリセル列が無効にされ、その代わりに冗長メモリセル列が有効にされる。すなわち、不良のメモリセルが救済される。このように、冗長メモリセル列を使用して不良のメモリセルを救済することで、歩留が向上する。
【０００３】
【発明が解決しようとする課題】
上述したように、ヒューズ列は、不良のメモリセル列を冗長メモリセル列に置き換えるために使用される。このため、半導体メモリに冗長メモリセル列を有する複数のメモリブロックが形成される場合、ヒューズ列は、メモリブロック毎に必要になる。このため、半導体メモリが、多数のメモリブロックを有する場合、ヒューズ列の数も多くなってしまう。
ヒューズは、レーザ光の照射により溶断されるため、トランジスタ等の素子に比べ、かなり大きいレイアウト面積が必要である。また、隣接するヒューズ間の距離も大きくする必要がある。したがって、ヒューズ列の数は、半導体メモリのチップサイズに大きく影響する。チップサイズの増加を防止するために、ヒューズ列の数を減らすと、不良を救済できないメモリブロックができてしまう。この結果、歩留が低下するという問題があった。
【０００４】
また、ヒューズの大きさは、主にレーザ照射装置の精度に依存し、半導体製造プロセスにはほとんど依存しない。このため、プロセス技術の進展によりトランジスタ構造が微細になった場合にも、ヒューズの大きさは小さくならない。換言すれば、プロセス技術が進展するほど、チップ面積に対するヒューズ列の面積は増えてしまう。
【０００５】
本発明の目的は、フューズ列を増やすことなく、救済効率を向上できる半導体メモリを提供することにある。
本発明の別の目的は、冗長回路を有する半導体メモリのチップサイズを小さくすることにある。
【０００６】
【課題を解決するための手段】
請求項１の半導体メモリは、異なるタイミングで動作する複数のメモリブロックと、冗長記憶回路と、冗長制御回路とを有している。各メモリブロックは、メモリセルを有する複数のメモリセル列と、冗長メモリセルを有する冗長メモリセル列とを有している。冗長メモリセル列は、メモリセル列のうち不良のメモリセルを有する不良メモリセル列を救済する。冗長記憶回路は、メモリブロックのいずれかに存在する不良メモリセル列を示す不良アドレス（アドレス情報）を第１記憶部に記憶する。第１記憶部は、例えば、不良アドレスの各ビットを記憶する複数のヒューズで構成される。
【０００７】
冗長制御回路は、アドレス情報を受信し、不良メモリセル列を含むメモリブロックにおいて、冗長記憶回路に記憶された不良アドレスに対応する不良メモリセル列を無効にし、不良メモリセル列の代わりに冗長メモリセル列を有効にする。また、冗長制御回路は、その他のメモリブロックにおいて、不良メモリセル列に対応するメモリセル列を無効にし、これ等メモリセル列の代わりに冗長メモリセル列を有効にする。このため、冗長記憶回路に不良アドレスが記憶されている場合、不良メモリセル列を有するメモリブロックだけでなく、他のメモリブロックにおけるメモリセル列のいずれかが常に救済される。したがって、冗長記憶回路を全てのメモリブロックで共有でき、冗長記憶回路の数を減らすことができる。冗長記憶回路の数を減らしても、救済できないメモリブロックは生じることはない。また、冗長記憶回路がヒューズで構成されている場合、そのレイアウト面積を大幅に減らすことができる。したがって、半導体メモリのチップサイズを削減できる。
【０００８】
また、メモリセル列は、メモリセルを選択するための選択線をそれぞれ有している。冗長制御回路は、メモリブロックのうち一つに形成された第１受信回路および第１切替回路と、その他の各メモリブロックに形成された第２受信回路および第２切替回路とを有している。第１受信回路は、第１記憶部に記憶されたアドレス情報を直接受信する。第１切替回路は、受信したアドレス情報に応じてメモリセル列を無効にする。第２受信回路は、アドレス情報を直接受信したメモリブロックの選択線を介して伝達されるアドレス情報を受信する。第２切替回路は、受信したアドレス情報に応じてメモリセル列を無効にする。
【０００９】
このように、アドレス情報は、通常のメモリ動作で使用されるメモリブロックの選択線を利用して伝達される。既存の信号線を利用することで、アドレス情報を伝達するための新たな配線は不要になる。したがって、本発明の適用により配線の本数が増加することはなく、配線の増加によりチップサイズが増加することもない。
【００１０】
請求項２の半導体メモリでは、第２受信回路を有するメモリブロックに伝達されたアドレス情報は、選択線を介して第２受信回路を有する別のメモリブロックに順次伝達される。このため、既存の選択線を利用することで、全てのメモリブロックにアドレス情報を伝達できる。
請求項３の半導体メモリでは、アドレス情報を最初に受信する第１受信回路は、アドレス情報を冗長デコーダによりデコードする。デコード結果（アドレス情報）は、選択線を介して第２受信回路に伝達される。第２受信回路で受信したアドレス情報は、ラッチに保持される。このため、第２受信回路を有するメモリブロックにおいて、アドレス情報を、別のメモリブロックの第２受信回路に伝達した後、保持されたアドレス情報を使用して、不良メモリセル列を無効にできる。換言すれば、第２受信回路は、アドレス情報を冗長記憶回路から直接受けなくてよい。なお、第１受信回路は、冗長記憶回路からアドレス情報を常に受けるため、アドレス情報を保持する必要はない。
【００１１】
請求項４の半導体メモリでは、第１および第２切替回路は、電源投入時の所定の期間に伝達経路として動作し、アドレス情報を選択線に伝達する。その後、第１および第２切替回路は、スイッチとして動作し、アドレス情報に基づいて不良メモリセル列を無効にする。すなわち、第１および第２切替回路により、アドレス情報の伝達経路と、不良メモリセル列を無効にするスイッチとを兼用できる。
【００１２】
請求項５の半導体メモリでは、選択線は、メモリセルの転送ゲートに接続されたワード線である。メモリセル列は、ワード線に接続された複数のメモリセルで構成されている。このため、不良メモリセル列は、ワード線を単位として救済される。例えば、ワード線が、階層化されたメインワード線とサブワード線とで構成される場合、アドレス情報は、メインワード線を介して伝達される。
【００１３】
請求項６の半導体メモリでは、メモリブロックは、選択線の配線方向に沿って一方向に並んで配置されている。第１受信回路を有するメモリブロックは、他のメモリブロックに比べ冗長記憶回路に近い位置に配置されている。このため、冗長記憶回路から出力されるアドレス情報は、選択線を介して一方向のみに伝達される。したがって、メモリブロック間においてアドレス情報を伝達するための配線のレイアウト領域を最小限にでき、半導体メモリのチップサイズを低減できる。
【００１４】
請求項７の半導体メモリでは、冗長メモリセル列は、冗長メモリセルを選択するための冗長選択線を有している。冗長記憶回路は、アドレス情報を第１記憶部に記憶していることを示す救済情報を記憶する第２記憶部を有している。冗長制御回路は、第１受信回路を有するメモリブロックに形成された第３受信回路および第３切替回路と、第２受信回路を有するメモリブロックに形成された第４受信回路および第４受信回路とを有している。第３受信回路は、冗長記憶回路に記憶された救済情報を直接受信する。第３切替回路は、受信した救済情報に応じて冗長メモリセル列を有効にする。第４受信回路は、救済情報を直接受信したメモリブロックの冗長選択線を介して伝達される救済情報を受信する。例えば、救済情報は、冗長選択線を介して第４受信回路を有するメモリブロックに順次伝達される。第４切替回路は、受信した救済情報に応じて冗長メモリセル列を有効にする。
【００１５】
このように、救済情報は、通常のメモリ動作で使用されるメモリブロックの冗長選択線を利用して伝達される。既存の信号線を利用することで、救済情報を伝達するための新たな配線は不要になる。したがって、本発明の適用により配線の本数が増加することはなく、配線の増加によりチップサイズが増加することもない。
【００１６】
請求項８の半導体メモリでは、第４受信回路は、冗長選択線を介して伝達される救済情報を保持するラッチを有している。このため、第４受信回路を有するメモリブロックにおいて、救済情報を、別のメモリブロックの第４受信回路に伝達した後、保持された救済情報を使用して、冗長メモリセル列を有効にできる。
請求項９の半導体メモリでは、第３および第４切替回路は、電源投入時の所定の期間に伝達経路として動作し、救済情報を冗長選択線に伝達する。その後、第３および第４切替回路は、スイッチとして動作し、救済情報に基づいて冗長メモリセル列を有効にする。すなわち、第３および第４切替回路により、救済情報の伝達経路と、不冗長メモリセル列を有効にするスイッチとを兼用できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。
図１は、本発明の半導体メモリの一実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。
DRAMは、複数のヒューズを有するヒューズ列１０、１２（冗長記憶回路）、プリデコーダ１４、１６、複数のメモリブロックMB（MBA、MBB、MBC、...）を有している。DRAMは、図示した以外にも、アドレス信号、コマンド信号の入力回路、データ信号の入出力回路、コマンドデコーダ、およびメモリブロックを制御する制御回路等を有している。
【００１８】
ヒューズ列１０は、第１記憶部１０ａおよび第２記憶部１０ｂを有している。第１記憶部１０ａは、不良のメモリセルを有する不良メモリセル列を示す６ビットのアドレスの各ビットをプログラムする６つのヒューズを有している。第１記憶部１０ａは、プログラムされている内容を６ビットの冗長アドレス信号RA0（アドレス情報）として出力する。第２記憶部１０ｂは、アドレス情報が第１記憶部１０ａにプログラムされていることを示すヒューズを有している。第２記憶部１０ｂは、プログラムされている内容を１ビットの冗長信号RJ0X（救済情報）として出力する。
【００１９】
同様に、ヒューズ列１２は、第１記憶部１２ａおよび第２記憶部１２ｂを有している。第１記憶部１２ａは、不良のメモリセルを有する別の不良メモリセル列を示す６ビットのアドレスの各ビットをプログラムする６つのヒューズを有している。第１記憶部１２ａは、プログラムされている内容を６ビットの冗長アドレス信号RA1（アドレス情報）として出力する。第２記憶部１２ｂは、アドレス情報が第１記憶部１２ａにプログラムされていることを示すヒューズを有している。第２記憶部１２ｂは、プログラムされている内容を１ビットの冗長信号RJ1X（救済情報）として出力する。
【００２０】
冗長アドレス信号RA0、RA1および冗長信号RJ0X、RJ1Xは、複数のメモリブロックMBに共通に使用される。このように、ヒューズ列１０、１２を全てのメモリブロックMBに共通にすることで、ヒューズ列の数を減らすことができる。ヒューズ列を構成するヒューズは、トランジスタ等の素子に比べレイアウトサイズが大きい。このため、DRAMのチップサイズは、ヒューズ列の数を減らすことにより大幅に小さくなる。ヒューズ列を減らしても救済できないメモリブロックMBが生じることはない。この実施形態では、ヒューズ列１０、１２により、複数のメモリブロックMB内のメモリセル列のうち２つの不良メモリセル列が救済可能である。
【００２１】
プリデコーダ１４は、６ビットの冗長アドレス信号RA0を受け、各ビットについて正論理の信号および負論理の信号を生成する。これ等信号は、冗長デコード信号RAD0として出力される。プリデコーダ１６は、プリデコーダ１４と同様に、６ビットの冗長アドレス信号RA1を受け、各ビットの正論理および負論理の信号である冗長デコード信号RAD1を出力する。
【００２２】
メモリブロックMBAは、受信回路１８、選択回路２０、アドレス受信回路２２、切替回路２４、およびメモリセルアレイ２６を有している。メモリブロックMBBは、受信回路２８、選択回路３０、アドレス受信回路３２、切替回路３４、およびメモリセルアレイ３６を有している。選択回路３０、アドレス受信回路３２、切替回路３４、およびメモリセルアレイ３６は、メモリブロックMBAの選択回路２０、アドレス受信回路２２、切替回路２４、およびメモリセルアレイ２６と同一の回路である。すなわち、メモリブロックMBBは、メモリブロックMBAの受信回路１８の代わりに受信回路２８を有している。メモリブロックMBCおよびそれに続くメモリブロック（図示せず）の構成は、メモリブロックMBBと同じである。受信回路１８、２８、選択回路２０、３０、および切替回路２４、３４は、不良メモリセル列を無効にし、不良メモリセル列の代わりに冗長メモリセル列を有効にする冗長制御回路として動作する。
【００２３】
メモリブロックMB（MBA、MBB、MBC、..）は、後述するメインワード線MWL（MWLA、MWLB、...）および冗長メインワード線RMWL（RMWLA、RMWLB、...）の配線方向に沿って一列に配置されている。受信回路１８を有するメモリブロックMBAは、ヒューズ列１０、１２の最も近くに配置されている。アドレス情報および救済情報は、後述するように、既存のワード線MWL、RMWLを介して複数のメモリブロックMBに伝達される。このため、アドレス情報および救済情報を伝達する新たな配線は不要である。また、メモリブロックMBをワード線MWL、RMWLに沿って一列に配置するため、メモリブロックMB間においてアドレス情報および救済情報を伝達する配線のレイアウト領域は最小限になる。
【００２４】
受信回路１８は、冗長デコード信号RAD0、RAD1および冗長信号RJ0X、RJ1Xを受信し、冗長設定信号SA、RSAおよび切替信号SWA、RSWAを出力する。選択回路２０は、冗長設定信号SA、RSAまたはワード線選択信号WLAをスイッチ制御信号SCA、RSCAとして出力する。アドレス受信回路２２は、読み出し動作、書き込み動作、およびリフレッシュ動作時に供給されるアドレス信号のデコード信号ADDをデコードし、ワード線選択信号WLAを出力する。
【００２５】
切替回路２４は、スイッチ制御信号SCA（アドレス情報）およびスイッチ制御信号RSCA（救済情報）を、メモリセルアレイ２６のメインワード線MWLAおよび冗長メインワード線RMWLAにそれぞれ伝達する。また、切替回路２４は、切替信号SWA、RSWAに応じて、アドレス受信回路２２の出力をメインワード線MWLAに接続する。
【００２６】
メモリセルアレイ２６は、６４個のメモリセル列および２つの冗長メモリセル列を有している（後述する図２で説明）。メインワード線MWLAおよび冗長メインワード線RMWLAは、隣接するメモリブロックMBBの受信回路２８に接続されている。
受信回路２８は、メインワード線MWLA（またはMWLB）を介して伝達されるアドレス情報を保持し、このアドレス情報を冗長設定信号SBおよび切替信号SWBとして出力する。また、受信回路２８は、冗長メインワード線RMWLA（またはRMWLB）を介して伝達される救済情報を保持し、この救済情報を冗長設定信号RSBおよび切替信号RSWBとして出力する。選択回路３０は、冗長設定信号SB、RSBまたはワード線選択信号WLBをスイッチ制御信号SCB、RSCBとして出力する。アドレス受信回路３２は、アドレス信号のデコード信号ADDをデコードし、ワード線選択信号WLBを出力する。
【００２７】
切替回路３４は、スイッチ制御信号SCB（アドレス情報）およびスイッチ制御信号RSCB（救済情報）を、メモリセルアレイ３６のメインワード線MWLBおよび冗長メインワード線RMWLBにそれぞれ伝達する。また、切替回路３４は、切替信号SWB、RSWBに応じて、アドレス受信回路３２の出力をメインワード線MWLBに接続する。
【００２８】
メモリセルアレイ３６は、メモリセルアレイ２６と同じ構成をしており、複数のメモリセル列および２つの冗長メモリセル列を有している。メインワード線MWLBおよび冗長メインワード線RMWLBは、隣接するメモリブロックMBCの受信回路２８に接続されている。
図２は、図１に示したメモリセルアレイ２６、３６の詳細を示している。
【００２９】
メモリセルアレイ２６は、６４個のメモリセル列MCRA0-63、およびこれ等メモリセル列MCRA0-63のレイアウト領域の外側（図の上下）にそれぞれ配置された冗長メモリセル列RMCRA0-1を有している。メモリセル列MCRA0-63には、複数のメモリセルMCおよびこれ等メモリセルMCを選択するためのメインワード線MWLA0-63（選択線）が形成されている。メインワード線MWLA0-63は、メモリセルMCの転送ゲート（図示せず）に接続されている。冗長メモリセル列RMCRA0-1には、複数の冗長メモリセルRMCおよびこれ等冗長メモリセルRMCを選択するための冗長メインワード線RMWLA0-1（冗長選択線）が形成されている。冗長メインワード線RMWLA0-1は、冗長メモリセルRMCの転送ゲート（図示せず）に接続されている。
【００３０】
メモリセルアレイ３６は、メインワード線MWLB0-63が配線されたメモリセル列MCRB0-63および冗長メインワード線RMWLB0-1が配線された冗長メモリセル列RMCRB0-1を有している。メモリセル列MCRB0-63および冗長メモリセル列RMCRB0-1は、メモリセル列MCRA0-63および冗長メモリセル列RMCRA0-1に対応する位置にそれぞれ形成されている。すなわち、メインワード線MWLB0-63および冗長メインワード線RMWLB0-1は、メインワード線MWLA0-63および冗長メインワード線RMWLA0-1の延長線上にそれぞれ形成されている。
【００３１】
上述したように、メモリセルアレイ２６、３６は、互いに同じ構成をしており、記憶容量も同じである。メモリセルアレイ２６、３６には、互いに異なるアドレスが割り当てられている。このため、メモリセルアレイ２６、３６を有するメモリブロックMBA、MBBは、互いに異なるタイミングで動作する。換言すれば、メモリブロックMBA、MBB、MBC...は独立に動作し、メモリセル列MCRA、MCRB、MCRC...の読み出し動作または書き込み動作が、同時に開始されることはない。
【００３２】
また、メモリセルアレイ２６のメインワード線MWLA0を示すアドレスと、メモリセルアレイ３６のメインワード線MWLB0を示すアドレスは、一部のビットが共通にされている。同様に、メインワード線MWLA1-63を示すアドレスとメインワード線MWLB1-63を示すアドレスは、それぞれ一部のビットが共通にされている。このため、末尾の数字が同じメモリセル列（例えば網掛けで示したMCRA1、MCRB1）の救済する際、ヒューズ列１０（または１２）にプログラムされるアドレス情報は同じになる。
【００３３】
図３は、図１に示したメモリブロックMBAの詳細を示している。
受信回路１８は、メインワード線MWLA0-63にそれぞれ対応する第１受信回路１８ａ、および冗長メインワード線RMWLA0-1にそれぞれ対応する第３受信回路１８ｂを有している。第１受信回路１８ａは、冗長デコード信号RAD0の３ビットを受ける第１NANDゲート、冗長デコード信号RAD1の３ビットを受ける第２NANDゲート、第１および第２NANDゲートの出力を受ける第３NANDゲートとAND回路、第３NANDゲートの出力に接続されたnMOSトランジスタを有している。第１および第２NANDゲートは、アドレス情報をデコードする冗長デコーダとして動作する。第３NANDゲートは、スタート信号STTZが低レベルのときに活性化され、切替信号SWA（SWA0-63）を出力する。nMOSトランジスタは、スタート信号STTZが高レベルのときに第３NANDゲートの出力を接地線に接続する。AND回路からは、冗長設定信号SAが出力される。
【００３４】
第３受信回路１８ｂは、冗長信号RJ0X（またはRJ1X）を反転し冗長設定信号RSA（RSA0-1）として出力する第１インバータと、冗長設定信号RSAを反転し切替信号RSWA（RSWA0-1）として出力する第２インバータと、第２インバータの出力に接続されたnMOSトランジスタとを有している。第２インバータは、スタート信号STTZが低レベルのときに活性化される。nMOSトランジスタは、スタート信号STTZが高レベルのときに第２インバータの出力を接地線に接続する。
【００３５】
選択回路２０は、メインワード線MWLA0-63にそれぞれ対応するセレクタ２０ａ、および冗長メインワード線RMWLA0-1にそれぞれ対応するセレクタ２０ｂを有している。セレクタ２０ａは、スタート信号STTPZが高レベルのとき、冗長設定信号SA（SA0-63）をスイッチ制御信号SCA（SCA0-63）として出力し、スタート信号STTXが高レベルのとき、ワード線選択信号WLAを制御信号SCAとして出力する。セレクタ２０ｂは、スタート信号STTPZが高レベルのとき、冗長設定信号RSAをスイッチ制御信号RSCA（RSCA0-1）として出力し、スタート信号STTXが高レベルのとき、高レベルを出力する。
【００３６】
ここで、スタート信号STTZは、電源投入時に所定の期間高レベルに変化する信号である。スタート信号STTXは、スタート信号STTZの逆論理の信号である。スタート信号STTPZは、スタート信号STTZの高レベル期間の後半に高レベルに変化する信号である。スタート信号STTZ、STTX、STTPZは、例えば、電源投入時に動作するパワーオンリセット回路により生成される。
【００３７】
アドレス受信回路２２は、メインワード線MWLA0-63にそれぞれ対応するアドレスデコーダ２２ａを有している。アドレスデコーダ２２ａは、アドレスのデコード信号ADDをデコードし、ワード線選択信号WLA（WLA0-63）として出力する。アドレス受信回路２２は、DRAMの読み出し動作、書き込み動作、およびリフレッシュ動作時にアドレス信号をデコードする。すなわち、アドレス受信回路２２は、通常の動作時に使用されるアドレスのデコーダである。
【００３８】
切替回路２４は、メインワード線MWLA0-63にそれぞれ対応する第１切替回路２４ａ、および冗長メインワード線RMWLA0-1にそれぞれ対応する第３切替回路２４ｂを有している。第１切替回路２４ａおよび第３切替回路２４ｂは、３つのnMOSトランジスタと、これ等nMOSトランジスタを制御する制御回路（図示せず）とをそれぞれ有している。nMOSトランジスタは、入出力ノードの一方を隣接するセレクタ２０ａ（または２０ｂ）の出力にそれぞれ接続し、入出力ノードの他方をバッファを介してメインワード線MWLAにそれぞれ接続している。
【００３９】
第１切替回路２４ａは、切替信号SWAが低レベルのとき、中央のnMOSトランジスタに接続されているセレクタ２０ａの出力をメインワード線MWLAに接続する。第１切替回路２４ａは、切替信号SWAが高レベルのとき、切替信号SWAおよび隣接する第１切替回路２４ａ（または第３切替回路２４ｂ）から出力される状態信号に応じて、３つのnMOSトランジスタに接続されているセレクタ２０ａ、２０ｂの出力のいずれかをメインワード線MWLAに接続する。
【００４０】
第３切替回路２４ｂは、切替信号RSWAが低レベルのとき、中央のnMOSトランジスタに接続されているセレクタ２０ｂの出力を冗長メインワード線RMWLAに接続する。第３切替回路２４ｂは、切替信号RSWAが高レベルのとき、セレクタ２０ａ、２０ｂの出力のいずれかを冗長メインワード線RMWLAに接続する。
図４は、図１に示したメモリブロックMBBの詳細を示している。
【００４１】
受信回路２８は、メインワード線MWLB0-63にそれぞれ対応する第２受信回路２８ａ、および冗長メインワード線RMWLB0-1にそれぞれ対応する第４受信回路２８ｂを有している。第２受信回路２８ａおよび第４受信回路２８ｂは、互いに同じ構成のため、ここでは、第２受信回路２８ａについてのみ説明する。
第２受信回路２８ａの各々は、メインワード線MWLA（MWLA0-63）を受ける第１インバータ、第１インバータの出力を受けるCMOSスイッチ、CMOSスイッチを介して第１インバータの出力をラッチするラッチ、およびラッチの出力を受ける第２インバータ、および第２インバータの出力に接続されたnMOSトランジスタを有している。第１インバータは、スタート信号STTXが低レベルのときに活性化される。CMOSスイッチは、スタート信号STTZが高レベルのときにオンする。第２インバータは、スタート信号STTZが低レベルのときに活性化される。nMOSトランジスタは、スタート信号STTZが高レベルのときに第２インバータの出力を接地線に接続する。
【００４２】
選択回路３０は、メインワード線MWLB0-63にそれぞれ対応するセレクタ３０ａ、および冗長メインワード線RMWLB0-1にそれぞれ対応するセレクタ３０ｂを有している。セレクタ３０ａ、３０ｂの構成は、それぞれメモリブロックMBAのセレクタ２０ａ、２０ｂと同じため、説明を省略する。
アドレス受信回路３２、メインワード線MWLB0-63にそれぞれ対応するアドレスデコーダ３２ａを有している。アドレスデコーダ３２ａの構成は、メモリブロックMBAのアドレスデコーダ２２ａと同じため、説明を省略する。
【００４３】
切替回路３４は、メインワード線MWLB0-63にそれぞれ対応する第２切替回路３４ａ、および冗長メインワード線RMWLB0-1にそれぞれ対応する第４切替回路３４ｂを有している。第２切替回路３４ａおよび第４切替回路３４ｂの構成は、それぞれメモリブロックMBAの第１切替回路２４ａおよび第３切替回路２４ｂと同じため、説明を省略する。
【００４４】
図５は、メモリブロックMBBのメモリセルに不良が発生した状態を示している（図の×印）。この例では、メモリブロックMBBにおいて、メインワード線MWLB1が配線されているメモリセル列MCRB1のメモリセルに不良が発生している。このとき、製造工程において、図１に示したヒューズ列１０に、不良のメモリセルを有するメモリセル列MCRB1（不良メモリセル列）を示すアドレスがプログラムされる。他のメモリセルMCに不良はないため、ヒューズ列１２はプログラムされない。
【００４５】
図６は、図５に示した不良メモリセル列MCRB1を救済するための動作を示している。この動作は、電源投入時の所定の期間に行われる。この実施形態では、スタート信号STTPZが高レベルの期間P1に、アドレス情報および救済情報が隣接するメモリブロックMBに伝達され、その後の期間P2に切替回路２４、３４が動作し、不良メモリセル列MCRB1が救済される。
【００４６】
この例では、予め不良メモリセル列MCRB1のアドレスが、第１記憶部１０ａ（図１）のヒューズにプログラムされている。このため、第１記憶部１０ａは、不良メモリセル列MCRB1を示すアドレス情報を冗長アドレス信号RA0として出力する（図示せず）。また、ヒューズ列１０に不良メモリセル列MCRB1のアドレスがプログラムされていることを示すために、第２記憶部１０ｂのヒューズが溶断されている。このため、第２記憶部１０ｂは、低レベルの冗長信号RJ0Xを救済情報として出力する。第１記憶部１２ａは、プログラムされないため、第２記憶部１２ｂのヒューズは溶断されない。このため、第２記憶部１２ｂは、高レベルの冗長信号RJ1Xを出力する（図６（ａ））。
【００４７】
メインワード線MWLA1に対応する第１受信回路１８ａ（図３）は、冗長デコード信号RAD0（プリデコーダ１４を介して供給されるアドレス情報）を直接受信し、低レベルの冗長設定信号SA1を出力する（図示せず）。メインワード線MWLA0、2-63に対応する第１受信回路１８ａは、高レベルの冗長設定信号SA0、2-63をそれぞれ出力する（図示せず）。
【００４８】
冗長メインワード線RMWLA0に対応する第３受信回路１８ｂは、低レベルの冗長信号RJ0X（救済情報）を直接受信し、高レベルの冗長設定信号RSA0を出力する。冗長メインワード線RMWLA1に対応する第３受信回路１８ｂは、低レベルの冗長設定信号RSA1を出力する（図６（ｂ））。
次に、スタート信号STTZ、STTXが高レベル、低レベルにそれぞれ変化する（図６（ｃ））。スタート信号STTZの変化により、メモリブロックMBAにおいて、第１受信回路１８ａおよび第３受信回路１８ｂのnMOSトランジスタがオンし、切替信号RSWA0-1、SWA0-63が全て低レベルに変化する（図６（ｄ）、（ｅ））。同様に、メモリブロックMBBにおいて、第２受信回路２８ａおよび第４受信回路２８ｂ（図４）のnMOSトランジスタがオンし、切替信号RSWB0-1、SWB0-63が全て低レベルに変化する（図６（ｆ）、（ｇ））。第１切替回路２４ａ、第２切替回路３４ａ、第３切替回路２４ｂ、第４切替回路３４ｂは、切替信号SWA0-63、SWB0-63、RSWA0-1、RSWB0-1の低レベルをそれぞれ受けて、中央のnMOSトランジスタをオンさせる。上述した図５は、このときの状態を示している。
【００４９】
次に、スタート信号STTPZが高レベルに変化する（図６（ｈ））。スタート信号STTPZの変化により、メモリブロックMBAにおいて、セレクタ２０ｂは、冗長設定信号RSA0-1をスイッチ制御信号RSCA0-1（救済情報）として出力する（図６（ｉ））。セレクタ２０ａは、冗長設定信号SA0-63をスイッチ制御信号SCA0-63（アドレス情報）として出力する（図６（ｊ））。切替信号RSWA0-1、SWA0-63が全て低レベルに変化しているため、スイッチ制御信号RSCA0-1、SCA0-63のレベルは、冗長メインワード線RMWLA0-1およびメインワード線MWLA0-63を介してメモリブロックMBBの第４受信回路２８ｂおよび第２受信回路２８ａ（図４）にそれぞれ伝達される（図６（ｋ）、（ｌ））。
【００５０】
第４受信回路２８ｂおよび第２受信回路２８ａは、冗長メインワード線RMWLA0-1およびメインワード線MWLA0-63を介して救済情報およびアドレス情報をそれぞれ受信する。第４受信回路２８ｂおよび第２受信回路２８ａは、受信した情報をラッチし、冗長設定信号RSB0-1、SB0-63としてそれぞれ出力する（図６（ｍ）、（ｎ））。セレクタ３０ｂ、３０ａは、冗長設定信号RSB0-1、SB0-63をスイッチ制御信号RSCB0-1、SCB0-63としてそれぞれ出力する（図６（ｏ）、（ｐ））。
【００５１】
切替信号RSWB0-1、SWB0-63が全て低レベルに変化しているため、スイッチ制御信号RSCB0-1（救済情報）およびスイッチ制御信号SCB0-63（アドレス情報）のレベルは、冗長メインワード線RMWLB0-1およびメインワード線MWLB0-63にそれぞれ伝達される（図６（ｑ）、（ｒ））。同様にして、スタート信号STTPZが高レベルの期間に、救済情報およびアドレス情報は、次のメモリブロック（MBCなど）に順次伝達される。
【００５２】
このように、アドレス情報および救済情報は、スタート信号STTPZが高レベルの期間P1（電源投入時の所定の期間）に、既存のメインワード線MWLおよび冗長メインワード線RMWLを介して隣接するメモリブロックMBに順次伝達される。既存の信号線を利用するため、アドレス情報および救済情報を伝達するための新たな信号線は不要である。したがって、本発明の適用により信号線の本数が増加することはなく、チップサイズが増加することもない。
【００５３】
この後、スタート信号STTZ、STTXが低レベル、高レベルにそれぞれ変化し、スタート信号STTPZが低レベルに変化する（図６（ｓ））。スタート信号STTZの変化により、第３受信回路１８ｂのnMOSトランジスタが全てオフし、第３受信回路１８ｂは、冗長信号RJ0X、RJ1Xのレベルを切替信号RSWA0-1としてそれぞれ出力する（図６（ｔ））。同様に、第１受信回路１８ａのnMOSトランジスタが全てオフし、メインワード線MWLA1に対応する第１受信回路１８ａは、高レベルの切替信号SWA1を出力し、他のメインワード線MWLA0、2-63に対応する第１受信回路１８ａは、低レベルの切替信号SWA0、2-63をそれぞれ出力する（図６（ｕ））。
【００５４】
次に、切替信号SWA0-63、RSWA0-1に応じて第１切替回路２４ａおよび第３切替回路２４ｂが動作する。そして、選択回路２０のセレクタ２０ａ、２０ｂの出力が、所定のメインワード線RMWLA0-63、冗長メインワード線RMWLA0-1にそれぞれ接続される。
図７は、切替信号RSWA0-1、SWA0-63に応じて切り替えられた切替回路２４の状態を示している。切替回路２４は、スイッチ制御信号SCA0の信号線を冗長メインワード線RMWLA0に接続し、スイッチ制御信号SCA1の信号線をメインワード線RMWLA0に接続する。不良のメモリセルMCに接続されたメインワード線MWLB1に対応するメインワード線MWLA1は、接続が切られる。すなわち、不良メモリセル列MCRB1に対応するメモリセル列MCRA1は無効になり、メモリセル列MCRA1の代わりに冗長メモリセル列RMCRA0が有効になる。なお、冗長メインワード線RMWLA1は、スイッチ制御信号SCAが供給されないため、使用されない。
【００５５】
次に、図６に示したタイミング図において、スタート信号STTZの低レベルへの変化により、第４受信回路２８ｂのnMOSトランジスタが全てオフし、第４受信回路２８ｂは、冗長メインワード線RMWLA0-1のレベルを反転した切替信号RSWB0-1をそれぞれ出力する（図６（ｖ））。同様に、第２受信回路２８ａのnMOSトランジスタが全てオフし、第２受信回路２８ａは、メインワード線MWLA0-63のレベルを反転した切替信号SWB0-63をそれぞれ出力する（図６（ｗ））。
【００５６】
この後、メモリブロックMBBの第２切替回路３４ａおよび第４切替回路３４ｂは、切替信号SWB0-63、RSWB0-1に応じて動作する。そして、選択回路３０のセレクタ３０ａ、３０ｂの出力が、所定のメインワード線RMWLB0-63、冗長メインワード線RMWLB0-1にそれぞれ接続される。
図８は、切替信号RSWB0-1、SWB0-63に応じて切り替えられた切替回路３４の状態を示している。メモリブロックMBAの状態は図７と同じである。切替回路３４は、スイッチ制御信号SCB0の信号線を冗長メインワード線RMWLB0に接続し、スイッチ制御信号SCB1の信号線をメインワード線MWLB0に接続する。不良のメモリセルMCに接続されたメインワード線MWLB1は、接続が切られる。すなわち、不良メモリセル列MCRB1は無効になり、不良メモリセル列MCRB1の代わりに冗長メモリセル列RMCRB0が有効になる。なお、冗長メインワード線RMWLB1は、スイッチ制御信号SCBが供給されないため、使用されない。
【００５７】
電源投入時のパワーオンシーケンスが完了した後、DRAMの外部から読み出しコマンド、書き込みコマンド、またはリフレッシュコマンドが供給され、読み出し動作、書き込み動作、またはリフレッシュ動作が実行される。このとき、コマンドとともに供給されるアドレス信号によりアドレス受信回路２０、３０が動作し、アドレス信号に応じて所定のメインワード線MWL（MWLA、MWLB）または冗長メインワード線RMWL（RMWLA、RMWLB）が選択される。
【００５８】
図９は、メモリブロックMBAに不良が発生した場合における切替回路２４、３４の動作後の状態を示している。この例では、メモリブロックMBAのメモリセル列MCRA1のメモリセルに不良が発生している（図の×印）。このとき、ヒューズ列１０には、図６の説明したアドレス情報と同じものがプログラムされる。そして、切替回路２４、３４は、図８と同じ動作をする。
【００５９】
図１０は、メモリブロックMBA、MBBにそれぞれ不良が発生した場合における切替回路２４、３４の動作後の状態を示している。この例では、メモリブロックMBAのメモリセル列MCRA0のメモリセルと、メモリブロックMBBのメモリセル列MCRB2に不良が発生している（図の×印）。このとき、ヒューズ列１０には、不良メモリセル列MCRA0のアドレスがプログラムされ、ヒューズ列１２には、不良メモリセル列MCRB2のアドレスがプログラムされる。
【００６０】
以上、本実施形態では、ヒューズ列１０、１２を全てのメモリブロックMBで共通に使用できるため、メモリブロックMB毎にヒューズ列を形成する必要がなくなる。この結果、ヒューズ列１０、１２の数を減らすことができる。ヒューズ列１０、１２を構成するヒューズの大きさは、トランジスタの素子に比べて大きい。このため、ヒューズ列１０、１２の数を減らすことで、DRAMのチップサイズを大幅に削減できる。
【００６１】
アドレス情報および救済情報を、既存のメインワード線MWLおよび冗長メインワード線RMWLを利用して伝達した。このため、アドレス情報および救済情報を伝達するための新たな配線は不要になる。既存のメインワード線MWLおよび冗長メインワード線RMWLを利用することで、全てのメモリブロックMBにアドレス情報を伝達できる。したがって、本発明の適用により配線の本数が増加するを防止でき、配線の増加によりチップサイズが増加することを防止できる。
【００６２】
第２および第４受信回路２８ａ、２８ｂに、アドレス情報および救済情報をラッチするラッチを形成した。このため、隣接する他のメモリブロックMBにアドレス情報および救済情報を伝達後も、保持されたアドレス情報および救済情報を使用して、不良メモリセル列MCRを無効にし、冗長メモリセル列RMCRを有効にできる。また、ラッチがあるため、ヒューズ列１０、１２からアドレス情報および救済情報を直接受ける必要はない。
【００６３】
電源投入時の所定の期間P1に伝達経路として動作し、その後の期間P2にスイッチとして動作する第１、第２、第３および第４切替回路２４ａ、３４ａ、２４ｂ、３４ｂを形成した。このため、簡易な回路で、アドレス情報および救済情報を隣接するメモリブロックMBに伝達でき、かつアドレス情報および救済情報を使用して、不良メモリセル列MCRを無効にし、冗長メモリセル列RMCRを有効にできる。
【００６４】
メモリブロックMBを、メインワード線MWLおよび冗長メインワード線RMWLの配線方向に沿って一方向に並んで配置した。このため、ヒューズ列１０、１２から出力されるアドレス情報および救済情報をワード線MWL、RMWLを介して一方向のみに伝達できる。したがって、メモリブロックMB間においてアドレス情報および救済情報をを伝達するための配線のレイアウト領域を最小限にでき、半導体メモリのチップサイズを低減できる。
【００６５】
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムLSIに搭載されるDRAMコアに適用してもよい。
上述した実施形態では、メインワード線MWLおよび冗長メインワード線RMWLを介してアドレス情報および救済情報を隣接するメモリブロックMBに転送した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線とデータバス線とを接続するコラムスイッチを動作させるコラム線および冗長コラム線を介してアドレス情報および救済情報を転送してもよい。
【００６６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  メモリセルを有する複数のメモリセル列と、前記メモリセル列のうち不良の前記メモリセルを有する不良メモリセル列を救済するための冗長メモリセルを有する冗長メモリセル列とを有し、異なるタイミングで動作する複数のメモリブロックと、
前記メモリブロックのいずれかに存在する前記不良メモリセル列を示す不良アドレスをアドレス情報として記憶する第１記憶部を有する冗長記憶回路と、
前記アドレス情報を受信し、前記不良メモリセル列を含む前記メモリブロックにおいて、前記冗長記憶回路に記憶された前記不良アドレスに対応する前記不良メモリセル列を無効にし、前記冗長メモリセル列を有効にするとともに、その他の前記メモリブロックにおいて、前記不良メモリセル列に対応する前記メモリセル列を無効にし、前記冗長メモリセル列を有効にする冗長制御回路とを備え、
前記メモリセル列は、前記メモリセルを選択するための選択線をそれぞれ備え、
前記冗長制御回路は、
前記メモリブロックのうち一つに形成され、前記第１記憶部に記憶された前記アドレス情報を直接受信する第１受信回路と、受信した前記アドレス情報に応じて前記メモリセル列を無効にする第１切替回路と、
その他の前記メモリブロックに形成され、前記アドレス情報を直接受信した前記メモリブロックの前記選択線を介して伝達される該アドレス情報を受信する第２受信回路と、受信した前記アドレス情報に応じて前記メモリセル列を無効にする第２切替回路とを備えていることを特徴とする半導体メモリ。
【００６７】
（付記２）  付記１記載の半導体メモリにおいて、
前記冗長記憶回路の前記第１記憶部は、前記不良アドレスの各ビットがプログラムされる複数のヒューズを備えていることを特徴とする半導体メモリ。
【００６８】
（付記３）  付記１記載の半導体メモリにおいて、
前記第２受信回路を有する前記メモリブロックは、隣接する別の前記メモリブロックの前記第２受信回路に、前記選択線を介して前記アドレス情報を順次伝達することを特徴とする半導体メモリ。
（付記４）  付記１記載の半導体メモリにおいて、
前記第１受信回路は、前記アドレス情報をデコードする冗長デコーダを備え、前記第２受信回路は、前記選択線を介して伝達される前記アドレス情報を保持するラッチを備えていることを特徴とする半導体メモリ。
【００６９】
（付記５）  付記１記載の半導体メモリにおいて、
前記第１および第２切替回路は、電源投入時の所定の期間に前記アドレス情報を前記選択線に伝達し、その後該アドレス情報に基づいて前記不良メモリセル列を無効にすることを特徴とする半導体メモリ。
（付記６）  付記１記載の半導体メモリにおいて、
前記選択線は、前記メモリセルの転送ゲートに接続されたワード線であることを特徴とする半導体メモリ。
【００７０】
（付記７）  付記１記載の半導体メモリにおいて、
前記メモリブロックは、前記選択線の配線方向に沿って一方向に並んで配置され、
前記第１受信回路を有する前記メモリブロックは、他の前記メモリブロックに比べ前記冗長記憶回路に近い位置に配置されていることを特徴とする半導体メモリ。
【００７１】
（付記８）  付記１記載の半導体メモリにおいて、
前記冗長メモリセル列は、前記冗長メモリセルを選択するための冗長選択線を備え、
前記冗長記憶回路は、前記アドレス情報を前記第１記憶部に記憶していることを示す救済情報を記憶する第２記憶部を備え、
前記冗長制御回路は、
前記第１受信回路を有する前記メモリブロックに形成され、前記冗長記憶回路に記憶された前記救済情報を直接受信する第３受信回路と、受信した前記救済情報に応じて前記冗長メモリセル列を有効にする第３切替回路とを備え、
前記第２受信回路を有する前記メモリブロックに形成され、前記救済情報を直接受信した前記メモリブロックの前記冗長選択線を介して伝達される該救済情報を受信する第４受信回路と、受信した前記救済情報に応じて前記冗長メモリセル列を有効にする第４切替回路とを備えていることを特徴とする半導体メモリ。
【００７２】
（付記９）  付記８記載の半導体メモリにおいて、
前記第４受信回路を有する前記メモリブロックは、隣接する別の前記メモリブロックの前記第４受信回路に、前記冗長選択線を介して前記救済情報を順次伝達することを特徴とする半導体メモリ。
（付記１０）  付記８記載の半導体メモリにおいて、
前記第４受信回路は、前記冗長選択線を介して伝達される前記救済情報を保持するラッチを備えていることを特徴とする半導体メモリ。
【００７３】
（付記１１）  付記８記載の半導体メモリにおいて、
前記第３および第４切替回路は、電源投入時の所定の期間に前記救済情報を前記冗長選択線に伝達し、その後該救済情報に基づいて前記冗長メモリセル列を有効にすることを特徴とする半導体メモリ。
（付記１２）  付記８記載の半導体メモリにおいて、
前記冗長選択線は、前記冗長メモリセルの転送ゲートに接続された冗長ワード線であることを特徴とする半導体メモリ。
【００７４】
（付記１３）  付記８記載の半導体メモリにおいて、
前記冗長記憶回路の第２記憶部は、前記救済情報がプログラムされるヒューズを備えていることを特徴とする半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７５】
【発明の効果】
請求項１の半導体メモリでは、冗長記憶回路を全てのメモリブロックで共有できる。この結果、冗長記憶回路の数を減らすことができる。したがって、半導体メモリのチップサイズを削減できる。冗長記憶回路の数を減らしても、救済できないメモリブロックは生じることはない。
また、既存の信号線を利用することで、アドレス情報を伝達するための新たな配線を不要にできる。したがって、本発明の適用により配線の本数が増加することを防止でき、配線の増加によるチップサイズの増加を防止できる。
【００７６】
請求項２の半導体メモリでは、既存の選択線を利用することで、全てのメモリブロックにアドレス情報を伝達できる。
請求項３の半導体メモリでは、第２受信回路を有するメモリブロックにおいて、アドレス情報を、別のメモリブロックの第２受信回路に伝達した後、保持されたアドレス情報を使用して、不良メモリセル列を無効にできる。
【００７７】
請求項４の半導体メモリでは、第１および第２切替回路により、アドレス情報の伝達経路と、不良メモリセル列を無効にするスイッチとを兼用できる。
請求項５の半導体メモリでは、不良メモリセル列を、ワード線を単位として救済できる。
請求項６の半導体メモリでは、メモリブロック間においてアドレス情報を伝達するための配線のレイアウト領域を最小限にでき、半導体メモリのチップサイズを低減できる。
【００７８】
請求項７の半導体メモリでは、既存の信号線を利用することで、救済情報を伝達するための新たな配線を不要にできる。したがって、本発明の適用により配線の本数が増加することを防止でき、配線の増加によるチップサイズの増加を防止できる。
請求項８の半導体メモリでは、第４受信回路を有するメモリブロックにおいて、救済情報を、別のメモリブロックの第４受信回路に伝達した後、保持された救済情報を使用して、冗長メモリセル列を有効にできる。
【００７９】
請求項９の半導体メモリでは、第３および第４切替回路により、救済情報の伝達経路と、不冗長メモリセル列を有効にするスイッチとを兼用できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの一実施形態を示すブロック図である。
【図２】図１のメモリセルアレイの概要を示すブロック図である。
【図３】図１のメモリブロックMBAの詳細を示す回路図である。
【図４】図１のメモリブロックMBBの詳細を示す回路図である。
【図５】メモリブロックMBBに不良が発生した状態を示す説明図である。
【図６】不良メモリセル列を救済するための動作を示すタイミング図である。
【図７】切替信号に応じて切り替えられた切替回路２４の状態を示す説明図である。
【図８】切替信号に応じて切り替えられた切替回路３４の状態を示す説明図である。
【図９】メモリブロックMBAに不良が発生した状態を示す説明図である。
【図１０】メモリブロックMBA、MBBの両方に不良が発生した状態を示す説明図である。
【符号の説明】
１０、１２  ヒューズ列
１０ａ、１２ａ  第１記憶部
１０ｂ、１２ｂ  第２記憶部
１４、１６  プリデコーダ
１８  受信回路
１８ａ  第１受信回路
１８ｂ  第３受信回路
２０  選択回路
２０ａ  セレクタ
２０ｂ  セレクタ
２２  アドレス受信回路
２２ａ  アドレスデコーダ
２４  切替回路
２４ａ  第１切替回路
２４ｂ  第３切替回路
２６  メモリセルアレイ
２８  受信回路
２８ａ  第２受信回路
２８ｂ  第４受信回路
３０  選択回路
３０ａ  セレクタ
３０ｂ  セレクタ
３２  アドレス受信回路
３２ａ  アドレスデコーダ
３４  切替回路
３４ａ  第２切替回路
３４ｂ  第４切替回路
３６  メモリセルアレイ
ADD  デコード信号
MB（MBA、MBB、MBC）  メモリブロック
MCR（MCRA、MCRB）  メモリセル列
MWL（MWLA、MWLB）  インワード線
RA0、RA1  冗長アドレス信号
RAD0、RAD1  冗長デコード信号
RJ0X、RJ1X  冗長信号
RMCR（MCRA、MCRB）  冗長メモリセル列
RMWL（RMWLA、RMWLB）  冗長メインワード線
SA、RSA  冗長設定信号
SCA、RSCA  スイッチ制御信号
STTZ、STTX、STTPZ  スタート信号
SWA、RSWA  切替信号
WLA  ワード線選択信号
【図１】
0003863410.tif 000002
【図２】
0003863410.tif 000003
【図３】
0003863410.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003863410.tif 000009
【図９】
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【図１０】
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