(57)【特許請求の範囲】
【請求項１】
入力電圧と所定の基準電圧とを比較し、比較結果に応じて所定のレベルを有する信号を出力する電圧比較回路であって、
電源電圧に応じて、所定のバイアス電圧を発生するバイアス電圧発生回路と、
制御電極に上記入力電圧が印加される第１のトランジスタと、制御電極に上記基準電圧が印加される第２のトランジスタとを有し、上記第１および第２のトランジスタのエミッタ同士の接続点に上記バイアス電圧に応じた動作電流が供給される差動増幅回路と、
制御電極に上記バイアス電圧が印加され、コレクタが上記第１および第２のトランジスタのエミッタ同士の接続点に接続され、エミッタが抵抗素子を介して接地されている第３のトランジスタと、
制御電極に上記バイアス電圧が印加され、コレクタが接地され、エミッタが負荷素子を介して電源電圧供給線に接続されている第４のトランジスタと
を有し、上記第４のトランジスタのエミッタ電圧が上記基準電圧として上記差動増幅回路を構成する上記第２のトランジスタの制御電極に印加される
電圧比較回路。
【請求項２】
上記第４のトランジスタは、上記差動増幅回路を構成する上記第１および第２のトランジスタとチャネル導電型が異なる
請求項１記載の電圧比較回路。
【請求項３】
上記第４のトランジスタのコレクタと接地電位間に、負荷素子が接続されている
請求項１記載の電圧比較回路。
【請求項４】
上記バイアス電圧発生回路は、制御電極同士が接続され、エミッタが接地され、コレクタがそれぞれ負荷素子を介して電源電圧供給線に接続され、且つ一方のコレクタが上記制御電極同士に接続されている第５および第６のトランジスタにより構成され、
上記第５および第６のトランジスタの制御電極同士の電圧が上記バイアス電圧として、外部に出力される
請求項１記載の電圧比較回路。
【請求項５】
上記バイアス電圧発生回路は、制御電極同士が共通に接続され、エミッタがそれぞれ抵抗素子を介して接地されている第５のトランジスタと第６のトランジスタと、
制御電極が上記第５のトランジスタのコレクタに接続され、その接続点が負荷素子を介して電源電圧供給線に接続され、エミッタが上記第６のトランジスタのコレクタに接続、コレクタが電源電圧供給線に接続されている第７のトランジスタと
を有する請求項１記載の電圧比較回路。
【請求項６】
入力電圧と所定の基準電圧とを比較し、比較結果に応じて所定のレベルを有する信号を出力する電圧比較回路であって、
電源電圧に応じて、所定のバイアス電圧を発生するバイアス電圧発生回路と、
制御電極に上記入力電圧が印加される第１のトランジスタと、制御電極に上記基準電圧が印加される第２のトランジスタとを有し、上記第１および第２のトランジスタのエミッタ同士の接続点に上記バイアス電圧に応じた動作電流が供給される差動増幅回路と、
制御電極に上記バイアス電圧が印加され、コレクタが上記第１および第２のトランジスタのエミッタ同士の接続点に接続され、エミッタが負荷素子を介して接地されている第３のトランジスタと、
制御電極に上記バイアス電圧が印加され、コレクタが接地され、エミッタが直列接続されている少なくとも二つの抵抗素子を介して電源電圧供給線に接続されている第４のトランジスタと
を有し、上記直列に接続されている少なくとも二つの抵抗素子間の接続点の電圧が上記基準電圧として上記差動増幅回路を構成する上記第２のトランジスタの制御電極に印加される
電圧比較回路。
【請求項７】
上記第４のトランジスタは、上記差動増幅回路を構成する上記第１および第２のトランジスタとチャネル導電型が異なる
請求項６記載の電圧比較回路。
【請求項８】
上記第４のトランジスタのコレクタと接地電位間に、負荷素子が接続されている
請求項６記載の電圧比較回路。
【請求項９】
上記バイアス電圧発生回路は、制御電極同士が接続され、エミッタが接地され、コレクタがそれぞれ負荷素子を介して電源電圧供給線に接続され、且つ一方のコレクタが上記制御電極同士に接続されている第５および第６のトランジスタにより構成され、
上記第５および第６のトランジスタの制御電極同士の電圧が上記バイアス電圧として、外部に出力されている
請求項６記載の電圧比較回路。
【請求項１０】
上記バイアス電圧発生回路は、制御電極同士が共通に接続され、エミッタがそれぞれ抵抗素子を介して接地されている第５のトランジスタと第６のトランジスタと、
制御電極が上記第５のトランジスタのコレクタに接続され、その接続点が抵抗素子を介して電源電圧供給線に接続され、エミッタが上記第６のトランジスタのコレクタに接続、コレクタが電源電圧供給線に接続されている第７のトランジスタと
を有する請求項６記載の電圧比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の電圧と所定の基準電圧とを比較し、比較結果に応じた信号を供給するバイポーラトランジスタＩＣ回路からなる電圧比較回路に関するものである。
【０００２】
【従来の技術】
電圧比較回路は、一般的に差動増幅回路により構成され、差動増幅回路の一方の入力端子に、比較対象となる電圧が入力され、他方の入力端子に比較用の基準電圧が入力される。当該差動増幅回路により、入力電圧と基準電圧とのレベルに応じて、所定のレベルを有する電圧信号を出力する。例えば、入力電圧のレベルが基準電圧より高い場合に、電圧Ｖout1が出力され、逆に入力電圧のレベルが基準電圧より低い場合に、電圧Ｖout1と異なるレベルを持つ電圧Ｖout2が出力される。
【０００３】
図３は、バイポーラトランジスタＩＣに一般的に使用されている電圧比較回路の一例を示している。
図示のように、本例の電圧比較回路は、バイアス電圧発生回路１０、差動増幅回路および基準電圧発生回路２０により構成されている。
【０００４】
バイアス電圧発生回路１０は、ベース同士が接続されているｎｐｎトランジスタＱ５，Ｑ６、ベースがトランジスタＱ５のコレクタに接続され、エミッタがトランジスタＱ６のコレクタに接続されているトランジスタＱ７を有する。さらに、トランジスタＱ５とＱ６のベース同士が、トランジスタＱ６のコレクタに接続されている。
トランジスタＱ５のコレクタが抵抗素子Ｒ４を介して電源電圧ＶCCの供給線に接続され、トランジスタＱ５およびＱ６のエミッタがそれぞれ抵抗素子Ｒ５およびＲ６を介して、接地されている。
【０００５】
バイアス電圧発生回路１０において、電源電圧ＶCCと接地電位ＧＮＤとの間に、２本の抵抗素子および二つのトランジスタのベース・エミッタ間のＰＮ接合が介在しており、それぞれの抵抗素子の抵抗値およびトランジスタのベース・エミッタ間電圧に応じて、バイアス電圧、即ち、図示のトランジスタＱ５とＱ６のベース電圧Ｖbsが決定される。
なお、トランジスタＱ５、Ｑ６およびＱ７は、カレントミラー回路を構成している。当該カレントミラー回路により、差動増幅回路に供給される動作電流が設定される。さらに、当該カレントミラー回路により設定されたバイアス電圧Ｖbsに基づき、差動増幅回路に供給される基準電圧Ｖref が設定される。
【０００６】
差動増幅回路は、図示のように、トランジスタＱ１、Ｑ２およびＱ３により構成されている。トランジスタＱ１のベースに入力電圧Ｖinが印加され、トランジスタＱ２のベースに基準電圧発生回路２０により生成された基準電圧Ｖref が入力される。トランジスタＱ１とＱ２のエミッタ同士が接続され、その接続点が、トランジスタＱ３のコレクタに接続されている。
トランジスタＱ１とＱ２のコレクタがそれぞれ抵抗素子Ｒ１とＲ２を介して、電源電圧ＶCCの供給線に接続され、トランジスタＱ３のベースに、バイアス電圧Ｖbsが印加され、そのエミッタが抵抗素子Ｒ３を介して接地されている。
【０００７】
基準電圧発生回路２０は、図示のように、トランジスタＱ１１とＱ１２、抵抗素子Ｒ１１、Ｒ１２とＲ１３により構成されている。トランジスタＱ１１のベースにバイアス電圧Ｖbsが印加され、エミッタが抵抗素子Ｒ１３を介して接地され、コレクタはトランジスタＱ１２のエミッタに接続されている。抵抗素子Ｒ１１のベースが抵抗素子Ｒ１１とＲ１２との接続点に接続され、コレクタが電源電圧ＶCCの供給線に接続されている。なお、抵抗素子Ｒ１１とＲ１２は、電源電圧ＶCCと接地電位ＧＮＤとの間に直列接続されている。
【０００８】
このため、基準電圧発生回路２０において、抵抗素子Ｒ１１とＲ１２の抵抗値に応じて分圧電圧Ｖ0 の電圧値が決まる。これに応じて、基準電圧Ｖref は、分圧電圧Ｖ0 よりトランジスタＱ１２のベース・エミッタ間電圧Ｖbe分だけ低い電圧となる。即ち、分圧用抵抗素子Ｒ１１とＲ１２の抵抗値を調整することにより、所定の基準電圧Ｖref が得られる。
【０００９】
差動増幅回路において、入力電圧Ｖinと基準電圧Ｖref がそれぞれトランジスタＱ１とＱ２に入力されるので、例えば、入力電圧Ｖinが基準電圧Ｖref より高い場合に、トランジスタＱ３により供給された電流がほとんどトランジスタＱ１側に流れ、トランジスタＱ２側にほとんど電流が流れない。即ち、トランジスタＱ１のコレクタがローレベルに保持され、トランジスタＱ２のコレクタがハイレベルに保持される。逆に入力電圧Ｖinが基準電圧Ｖref より低い場合に、トランジスタＱ３により供給された電流がほとんどトランジスタＱ２側に流れ、トランジスタＱ１側にほとんど電流が流れない。これに応じて、トランジスタＱ１のコレクタがハイレベルに保持され、トランジスタＱ２のコレクタがローレベルに保持される。この結果、入力電圧Ｖinと基準電圧Ｖref のレベルに応じて、差動増幅回路の出力電圧Ｖout が異なり、当該出力電圧Ｖout により電圧比較の結果が分かる。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の電圧比較回路において、差動増幅回路の出力信号のダイナミックレンジを広く取りたい場合に、入力電圧Ｖinのスライス可能な範囲内で、比較電圧をできる限り低くする必要がある。しかし、このときトランジスタの温度特性などを十分考慮して電圧を設定しないと、差動増幅回路に動作電流流を供給する電流源を構成するトランジスタＱ３が飽和し、差動増幅回路が正常に動作しなくなるという不利益がある。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、出力信号のダイナミックレンジを広く取得でき、トランジスタの温度特性に影響されることなく、常に安定した動作を実現可能な電圧比較回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧比較回路は、入力電圧と所定の基準電圧とを比較し、比較結果に応じて所定のレベルを有する信号を出力する電圧比較回路であって、電源電圧に応じて、所定のバイアス電圧を発生するバイアス電圧発生回路と、制御電極に上記入力電圧が印加される第１のトランジスタと、制御電極に上記基準電圧が印加される第２のトランジスタとを有し、上記第１および第２のトランジスタのエミッタ同士の接続点に上記バイアス電圧に応じた動作電流が供給される差動増幅回路と、制御電極に上記バイアス電圧が印加され、コレクタが上記第１および第２のトランジスタのエミッタ同士の接続点に接続され、エミッタが負荷素子を介して接地されている第３のトランジスタと、制御電極に上記バイアス電圧が印加され、コレクタが接地され、エミッタが抵抗素子を介して電源電圧供給線に接続されている第４のトランジスタとを有し、上記第４のトランジスタのエミッタ電圧が上記基準電圧として上記差動増幅回路を構成する上記第２のトランジスタの制御電極に印加される。
【００１３】
また、本発明では、好適には上記第４のトランジスタは、上記差動増幅回路を構成する上記第１および第２のトランジスタとチャネル導電型が異なり、上記バイアス電圧発生回路は、制御電極同士が接続され、エミッタが接地され、コレクタがそれぞれ負荷素子を介して電源電圧供給線に接続され、且つ一方のコレクタが上記制御電極同士に接続されている第５および第６のトランジスタにより構成され、上記第５および第６のトランジスタの制御電極同士の電圧が上記バイアス電圧として、外部に出力される。
【００１４】
また、本発明の電圧比較回路は、入力電圧と所定の基準電圧とを比較し、比較結果に応じて所定のレベルを有する信号を出力する電圧比較回路であって、電源電圧に応じて、所定のバイアス電圧を発生するバイアス電圧発生回路と、制御電極に上記入力電圧が印加される第１のトランジスタと、制御電極に上記基準電圧が印加される第２のトランジスタとを有し、上記第１および第２のトランジスタのエミッタ同士の接続点に上記バイアス電圧に応じた動作電流が供給される差動増幅回路と、制御電極に上記バイアス電圧が印加され、コレクタが上記第１および第２のトランジスタのエミッタ同士の接続点に接続され、エミッタが負荷素子を介して接地されている第３のトランジスタと、制御電極に上記バイアス電圧が印加され、コレクタが接地され、エミッタが直列接続されている少なくとも二つの抵抗素子を介して電源電圧供給線に接続されている第４のトランジスタとを有し、上記直列に接続されている少なくとも二つの抵抗素子間の接続点の電圧が上記基準電圧として上記差動増幅回路を構成する上記第２のトランジスタの制御電極に印加される。
【００１５】
さらに、本発明では、好適には、上記第４のトランジスタのコレクタと接地電位間に、抵抗素子が接続されている。また、上記バイアス電圧発生回路は、制御電極同士が共通に接続され、エミッタがそれぞれ抵抗素子を介して接地されている第５のトランジスタと第６のトランジスタと、制御電極が上記第５のトランジスタのコレクタに接続され、その接続点が抵抗素子を介して電源電圧供給線に接続され、エミッタが上記第６のトランジスタのコレクタに接続、コレクタが電源電圧供給線に接続されている第７のトランジスタとを有する。
【００１６】
本発明によれば、差動増幅回路を構成する二つのトランジスタの一方の制御電極に入力電圧が印加され、他方のトランジスタの制御電極に基準電圧が印加され、入力電圧と基準電圧のレベルに応じて、差動増幅回路の出力電圧のレベルが設定されるので、差動増幅回路の出力電圧により入力電圧と基準電圧との比較結果が分かる。
【００１７】
さらに、本発明によれば、差動増幅回路は、制御電極にバイアス電圧発生回路により発生されたバイアス電圧が印加される第３のトランジスタからなる電流源により動作電流が供給される。基準電圧発生回路において、ベースに上記バイアス電圧が印加され、コレクタが抵抗素子を介して電源電圧供給線に接続されている第４のトランジスタからなり、当該第４のトランジスタのエミッタ電圧が基準電圧として差動増幅回路に供給される。この結果、上記差動増幅回路に動作電流を供給する第３のトランジスタのコレクタ・エミッタ間の電圧は、バイアス電圧と関係なく、基準電圧供給回路を構成する第４のトランジスタおよび差動増幅回路を構成するトランジスタのベース・エミッタ間の電圧により決定されるので、当該第３のトランジスタが温度変化などによって飽和状態になることが防止され、電圧比較回路が常に安定した動作が得られる。
【００１８】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、バイアス電圧発生回路１０、差動増幅回路および基準電圧発生回路３０により構成されている。
【００１９】
差動増幅回路において、ｎｐｎトランジスタＱ１とＱ２が差動対を構成し、トランジスタＱ１のベースに比較対象となる入力電圧Ｖinが印加され、トランジスタＱ２のベースに基準電圧発生回路３０により発生された基準電圧Ｖref が印加される。
トランジスタＱ１とＱ２のエミッタ同士が接続し、接続点がｎｐｎトランジスタＱ３のコレクタに接続されている。トランジスタＱ３のベースにバイアス電圧発生回路１０により発生されたバイアス電圧Ｖbsが印加され、そのエミッタが抵抗素子Ｒ３を介して接地されている。
【００２０】
また、トランジスタＱ１とＱ２のコレクタがそれぞれ抵抗素子Ｒ１およびＲ２を介して、電源電圧ＶCCの供給線に接続されている。
トランジスタＱ１とＱ２のコレクタにより、差動増幅回路の出力端子が構成され、これらの出力端子間の電圧Ｖout が電圧比較回路の出力電圧として、外部に出力される。
【００２１】
バイアス電圧発生回路は、図示のように、ｎｐｎトランジスタＱ５，Ｑ６，Ｑ７、さらに、抵抗素子Ｒ４，Ｒ５およびＲ６により構成されている。
トランジスタＱ５とＱ６のベース同士が接続され、その接続点がトランジスタＱ６のコレクタに接続されている。また、トランジスタＱ５とＱ６のエミッタがそれぞれ抵抗素子Ｒ５とＲ６を介して接地されている。
【００２２】
トランジスタＱ７のコレクタが電源電圧ＶCCの供給線に接続され、ベースがトランジスタＱ５のコレクタに接続され、その接続点が抵抗素子Ｒ４を介して、電源電圧ＶCCの供給線に接続されている。また、トランジスタＱ７のエミッタがトランジスタＱ６のコレクタおよびトランジスタＱ５，Ｑ６のベースに共通に接続されている。
【００２３】
このように構成されているバイアス電圧発生回路１０において、トランジスタＱ５，Ｑ６およびＱ７の電流増幅率ｈfeが十分大きい場合に、トランジスタＱ７のコレクタ電流と抵抗素子Ｒ４に流れる電流が近似的に同じく、さらに、トランジスタＱ５およびＱ６のエミッタ電流も近似的に同じと考えられる。
即ち、トランジスタＱ５、Ｑ６およびＱ７は、カレントミラー回路を構成している。当該カレントミラー回路により、差動増幅回路に供給される動作電流が設定される。さらに、当該カレントミラー回路により設定されたバイアス電圧Ｖbsに基づき、差動増幅回路に供給される基準電圧Ｖref が設定される。
【００２４】
ここで、抵抗素子Ｒ４の抵抗値をｒ4 、抵抗素子Ｒ５およびＲ６の抵抗値を同じくｒ5 とし、さらに、トランジスタＱ５，Ｑ６およびＱ７のベース・エミッタ間電圧はともにＶbeとすると、バイアス電圧発生回路１０により発生されたバイアス電圧Ｖbsは、次式により求められる。
【００２５】
【数１】
Ｖbs＝Ｖbe＋（ＶCC−２Ｖbe）・ｒ5 ／（ｒ4 ＋ｒ5 ）      …（１）
【００２６】
このように、バイアス電圧Ｖbsは、電源電圧ＶCC、トランジスタのベース・エミッタ間電圧および抵抗素子の抵抗値により決定される。
【００２７】
差動増幅回路において、トランジスタＱ３のベースに上述したバイアス電圧Ｖbsが印加されるので、トランジスタＱ３のエミッタに流れる電流ｉ0 が、バイアス電圧Ｖbs、トランジスタＱ３のベース・エミッタ電圧および抵抗素子Ｒ３の抵抗値により決定される。ここで、トランジスタＱ３のベース・エミッタ電圧をＶbeとして、抵抗素子Ｒ３の抵抗値をｒ3 とすると、電流ｉ0 は次式により求められる。
【００２８】
【数２】
ｉ0 ＝（Ｖbs−Ｖbe）／ｒ3                               …（２）
【００２９】
即ち、バイアス電圧ＶbsおよびトランジスタＱ３のベース・エミッタ電圧が決まれば、電流ｉ0 が決まる。このように、トランジスタＱ３と抵抗素子Ｒ３により、トランジスタＱ１とＱ２のエミッタ同士に動作電流を供給する定電流源を構成する。当該定電流源により、トランジスタＱ１とＱ２のエミッタ同士の接続点に動作電流ｉ0 が供給される。
【００３０】
差動増幅回路は、動作電流ｉ0 を受けて動作する。例えば、入力電圧Ｖinは基準電圧Ｖref より高い場合に、トランジスタＱ１側に電流ｉ0 が流れ、トランジスタＱ２側にほとんど電流が流れない。即ち、トランジスタＱ１がオン状態、トランジスタＱ２がオフ状態にそれぞれ保持される。この場合に、トランジスタＱ１のコレクタ電圧Ｖ1 は、（ＶCC−ｒ1 ・ｉ0 ）となり、トランジスタＱ２のコレクタ電圧Ｖは、電源電圧ＶCCとなる。即ち、この場合電圧比較回路の出力電圧Ｖout1は、次式により求まる。
【００３１】
【数３】
Ｖout1＝Ｖ1 −Ｖ2 ＝−ｒ1 ・ｉ0                         …（３）
【００３２】
逆に、入力電圧Ｖinは基準電圧Ｖref より低い場合に、トランジスタＱ２側に電流ｉ0 が流れ、トランジスタＱ１側にほとんど電流が流れない。即ち、トランジスタＱ１がオフ状態、トランジスタＱ２がオン状態にそれぞれ保持される。この場合に、トランジスタＱ１のコレクタ電圧Ｖ1 は、電源電圧ＶCCとなり、トランジスタＱ２のコレクタ電圧Ｖは、（ＶCC−ｒ1 ・ｉ0 ）となる。即ち、この場合電圧比較回路の出力電圧Ｖout2は、次式により求まる。
【００３３】
【数４】
Ｖout2＝Ｖ1 −Ｖ2 ＝ｒ1 ・ｉ0                           …（４）
【００３４】
上述のように、入力電圧Ｖinと基準電圧Ｖref のレベルに応じて、電圧比較回路の出力電圧Ｖout のレベルが異なる。当該出力電圧Ｖout に応じて、入力電圧Ｖinのレベルを判定することができる。
【００３５】
基準電圧発生回路３０は、抵抗素子Ｒ２０とｐｎｐトランジスタＱ４により構成されている。
トランジスタＱ４のベースにバイアス電圧Ｖbsが印加され、そのコレクタが接地され、エミッタが抵抗素子Ｒ２０を介して電源電圧ＶCCの供給線に接続されている。トランジスタＱ４のエミッタ電圧が基準電圧Ｖref として、差動増幅回路に供給される。
【００３６】
ここで、ｐｎｐトトランジスタＱ４のベース・エミッタ間電圧を、差動増幅回路を構成するｎｐｎトランジスタＱ１，Ｑ２およびＱ３と同じく、Ｖbeとすると、基準電圧Ｖref は、次式により求められる。
【００３７】
【数５】
Ｖref ＝Ｖbs＋Ｖbe                                      …（５）
【００３８】
即ち、基準電圧Ｖref は、バイアス電圧ＶbsおよびｐｎｐトランジスタＱ４のベース・エミッタ間電圧により決定される。
【００３９】
ここで、トランジスタＱ３のエミッタ電圧をＶe とすると、（Ｖe ＝Ｖbs−Ｖbe）となる。入力電圧Ｖinが基準電圧Ｖref より低い場合に、上述したように、トランジスタＱ１がオフ状態に、トランジスタＱ２がオン状態にそれぞれ保持される。この場合に、トランジスタＱ３のコレクタ電圧、即ち、トランジスタＱ２のエミッタ電圧は、（Ｖref −Ｖbe）となり、トランジスタＱ３のコレクタ・エミッタ間電圧Ｖceは次式により求まる。
【００４０】
【数６】
Ｖce＝（Ｖref −Ｖbe）−Ｖe ＝Ｖbe                      …（６）
【００４１】
即ち、温度変化に関係なく、トランジスタＱ３のコレクタ・エミッタ間電圧Ｖceが常に一定のレベルＶbeに保持されているので、トランジスタＱ３が飽和することなく、差動増幅回路は安定して動作可能である。
【００４２】
一方、入力電圧Ｖinが基準電圧Ｖref より高い場合に、トランジスタＱ１がオン状態、トランジスタＱ２がオフ状態にそれぞれ保持される。ここで、入力電圧Ｖinと基準電圧Ｖref との差電圧をΔＶとすると、この場合のトランジスタＱ３のコレクタ・エミッタ間電圧Ｖceは、次式により表される。
【００４３】
【数７】
Ｖce＝Ｖbe＋ΔＶ                                        …（７）
【００４４】
この場合にもトランジスタＱ３が飽和することなく、差動増幅回路が正常に動作することができる。
このように、入力電圧Ｖinと基準電圧Ｖref との比較結果に関わらず、何れの場合においても差動増幅回路に動作電流を供給するトランジスタＱ３が飽和することなく、正常に動作できる。さらに、基準電圧Ｖref を低く設定することが可能であり、出力信号のダイナミックレンジが広く取れる。
【００４５】
以上説明したように、本実施形態によれば、トランジスタＱ１、Ｑ２およびＱ３により差動増幅回路を構成し、トランジスタＱ３と抵抗素子Ｒ３からなる定電流源はバイアス電圧Ｖbsに応じた定電流を差動増幅回路に供給する。ベースにバイアス電圧Ｖbsが印加されているトランジスタＱ４およびそのエミッタと電源電圧ＶCC間に接続されている抵抗素子Ｒ２０により、基準電圧供給回路２０を構成し、トランジスタＱ４のエミッタ電圧を基準電圧Ｖref としてトランジスタＱ２のベースに入力し、トランジスタＱ１のベースに印加される入力電圧Ｖinと比較し、比較結果に応じた電圧Ｖout を出力する。この結果、トランジスタの温度特性に影響されることなく、電流源を構成するトランジスタＱ３が飽和状態になることが回避され、差動増幅回路は常に安定した状態で動作することができる。
【００４６】
第２実施形態
図２は本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
なお、本実施形態においては、バイアス電圧発生回路および差動増幅回路の各部分は、図１に示す本発明の第１の実施形態と同様であるため、ここで、差動増幅回路に定電流ｉ0 を供給する電流源および基準電圧発生回路４０のみを図示している。
【００４７】
図示のように、電流源は、トランジスタＱ３と抵抗素子Ｒ３により構成され、トランジスタＱ３のベースにバイアス電圧Ｖbsが印加され、トランジスタＱ３のエミッタが抵抗素子Ｒ３を介して接地されている。トランジスタＱ３のコレクタに定電流ｉ0 が流れる。電流ｉ0 が動作電流として差動増幅回路に供給される。なお、電流ｉ0 は、式（２）により求められる。
【００４８】
基準電圧発生回路４０は、図示のようにｐｎｐトランジスタＱ４ａと抵抗素子Ｒ２０，Ｒ２１およびＲ２２により構成されている。トランジスタＱ４ａのベースにバイアス電圧Ｖbsが印加され、コレクタが抵抗素子Ｒ２２を介して接地され、エミッタが直列接続されている抵抗素子Ｒ２０とＲ２１を介して、電源電圧ＶCCの供給線に接続されている。
なお、本実施形態では、抵抗素子Ｒ２２は抵抗値の小さいものであり、さらに、抵抗素子Ｒ２２を省略できる。即ち、トランジスタＱ４ａのコレクタが直接接地してもよい。
【００４９】
抵抗素子Ｒ２０とＲ２１との接続点の電圧が、基準電圧Ｖref として出力される。当該基準電圧Ｖref は、差動増幅回路に供給され、トランジスタＱ２のベースに印加される。ここで、トランジスタＱ４ａのベース・エミッタ間電圧をＶbeとし、さらに抵抗素子Ｒ２１に生じた電圧降下をαとすれば、本実施形態における基準電圧Ｖref は、次式により求められる。
【００５０】
【数８】
Ｖref ＝Ｖbs＋Ｖbe＋α                                  …（８）
【００５１】
このため、本実施形態においては、差動増幅回路の電流源を構成するトランジスタＱ３のコレクタ・エミッタ間電圧は、上述した第１の実施形態に較べて、α分だけ大きくなるので、第１実施形態よりさらにトランジスタＱ３が飽和しにくくなり、差動増幅回路が常に安定して動作することができる。
【００５２】
以上説明したように、本実施形態によれば、基準電圧発生回路４０において、ベースにバイアス電圧Ｖbsが印加されるｐｎｐトランジスタＱ４ａを設けて、トランジスタＱ４ａのエミッタを直列した抵抗素子Ｒ２０とＲ２１を介して、電源電圧ＶCCに接続し、抵抗素子Ｒ２０とＲ２１との接続点の電圧を基準電圧Ｖref として差動増幅回路に供給するので、差動増幅回路に動作電流ｉ0 を供給するトランジスタＱ３のコレクタ・エミッタ間電圧は、抵抗素子Ｒ２１の電圧降下分だけ大きく保持されるので、トランジスタＱ３が飽和しにくくなり、温度と関係なく常に安定した動作が得られる。
なお、本実施形態は、上述した第１の実施形態に較べて、基準電圧Ｖref をやや大きく設定されるので、出力信号のダイナミックレンジもそれに応じて狭められるが、電流源を構成するトランジスタＱ３のコレクタ・エミッタ間電圧が大きくなり、トランジスタの温度特性などに影響されることなく、飽和しにくくなり、電圧比較回路の動作安定性がさらに向上する。
【００５３】
【発明の効果】
以上説明したように、本発明の電圧比較回路によれば、出力信号のダイナミックレンジを広くでき、トランジスタの温度特性に影響されることなく、常に安定した動作を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
【図２】電圧比較回路の第２の実施形態を示す回路図であり、基準電圧発生回路の構成を示す回路図である。
【図３】従来の電圧比較回路の一例を示す回路図である。
【符号の説明】
１０…バイアス電圧発生回路、２０，３０，４０…基準電圧発生回路、Ｑ１，Ｑ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７…ｎｐｎトランジスタ、Ｑ４，Ｑ４ａ…ｐｎｐトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ５，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２０，Ｒ２１，Ｒ２２…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
0003736077.tif 000002
【図２】
0003736077.tif 000003
【図３】
0003736077.tif 000004