(57)【特許請求の範囲】
【請求項１】
第１の電源の電源電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記電源電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と第２の電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、を備えることを特徴とするバイアス回路。
【請求項２】
ソースが高電位側電源端子に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続される第１のＮチャネルトランジスタと、前記高電位側電源端子と前記第１のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ドレインが前記第１のＮチャネルトランジスタのソースに接続されソースが前記低電位側電源端子に接続される第２のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、を備えるバイアス回路であって、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とするバイアス回路。
【請求項３】
ソースが高電位側電源端子に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続されソースが前記低電位側電源端子に接続される第１のＮチャネルトランジスタと、ソースが前記第１のＮチャネルトランジスタのドレインに接続される第２のＮチャネルトランジスタと、前記高電位側電源端子と前記第２のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ゲートが前記第２のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、を備えるバイアス回路であって、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とするバイアス回路。
【請求項４】
パワーダウン信号が与えられるインバータと、前記インバータの出力電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記出力電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第３のトランジスタの前記ゲート及び前記第４のトランジスタの前記ゲートを前記電源に短絡させるリセット回路と、を備えることを特徴とするバイアス回路。
【請求項５】
パワーダウン信号が与えられるインバータと、ソースが前記インバータの出力に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続される第１のＮチャネルトランジスタと、前記インバータの前記出力と前記第１のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ドレインが前記第１のＮチャネルトランジスタのソースに接続されソースが前記低電位側電源端子に接続される第２のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第１のＮチャネルトランジスタの前記ゲート及び前記第３のＮチャネルトランジスタの前記ゲートを前記低電位側電源端子に短絡させるリセット回路と、を備えるバイアス回路であって、前記パワーダウン状態が解除されるとき、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とするバイアス回路。
【請求項６】
パワーダウン信号が与えられるインバータと、ソースが前記インバータの出力に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続されソースが前記低電位側電源端子に接続される第１のＮチャネルトランジスタと、ソースが前記第１のＮチャネルトランジスタのドレインに接続される第２のＮチャネルトランジスタと、前記インバータの前記出力と前記第２のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ゲートが前記第２のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第１のＮチャネルトランジスタの前記ゲート及び前記第３のＮチャネルトランジスタの前記ゲートを前記低電位側電源端子に短絡させるリセット回路と、を備えるバイアス回路であって、前記パワーダウン状態が解除されるとき、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とするバイアス回路。
【請求項７】
第１の電源の電源電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記電源電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と第２の電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、を含むバイアス回路と、ゲートに前記基準電圧が与えられ電流源となって所定のバイアス電流を供給するトランジスタを含む電源回路と、を備えることを特徴とする電源装置。
【請求項８】
パワーダウン信号が与えられるインバータと、前記インバータの出力電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記出力電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第３のトランジスタの前記ゲート及び前記第４のトランジスタの前記ゲートを前記電源に短絡させるリセット回路と、を含むバイアス回路と、ゲートに前記基準電圧が与えられ電流源となって所定のバイアス電流を供給するトランジスタを含む電源回路と、を備えることを特徴とする電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイアス回路及び電源装置に関し、特に、電源投入時のスタートアップ回路を備えるバイアス回路、及び、そのバイアス回路を備える電源装置に関する。
【０００２】
【従来の技術】
電源装置などに動作に必要な所定のバイアスを供給するバイアス回路は、電源電圧に基づき基準電圧を発生する基準電圧源回路と、電源投入時の基準電圧源回路の起動時間を短縮するために起動信号を出力するスタートアップ回路と、を備えている。
【０００３】
具体的には、従来例のバイアス回路は、図７に示すように、スタートアップ回路１０１と、基準電圧源回路１０２と、高電位側電源端子１０３と、低電位側電源端子１０４と、出力端子１０５と、を備え、スタートアップ回路１０１が、高電位側電源端子１０３の電源電圧のレベルシフト電圧を発生するＰチャネルＭＯＳトランジスタ１０６と、レベルシフト電圧を保持するコンデンサ１０７と、一端に高電位側電源端子１０３の電源電圧が与えられるコンデンサ１０８と、ゲートにレベルシフト電圧が与えられソースドレイン路がコンデンサ１０８の他端と低電位側電源端子１０４との間に接続されるＮチャネルＭＯＳトランジスタ１０９と、ゲートにコンデンサ１０８の他端の電圧が与えられて起動信号を出力するＮチャネルＭＯＳトランジスタ１１１と、を有し、基準電圧源回路１０２が、ＮチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１４と抵抗１１６とにより生成される定電流を折返して出力端子１０５に基準電圧を発生するＰチャネルＭＯＳトランジスタ１１２及びＰチャネルＭＯＳトランジスタ１１３からなるカレントミラー回路１１２ａを有している。
【０００４】
そして、低電位側電源端子１０４の電源電圧を基準として高電位側電源端子１０３の電源電圧が投入された直後に、コンデンサ１０８によりＮチャネルＭＯＳトランジスタ１１１のゲート電圧が上昇してＮチャネルＭＯＳトランジスタ１１１がオンし、起動信号であるドレイン電流によりカレントミラー回路１１２ａがトリガされ、瞬時にＰチャネルＭＯＳトランジスタ１１２及びＰチャネルＭＯＳトランジスタ１１３にドレイン電流が流れ、これによりＮチャネルＭＯＳトランジスタ１１５とＮチャネルＭＯＳトランジスタ１１４と抵抗１１６とにより生成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳトランジスタ１１２のゲートソース間電圧が基準電圧として瞬時に出力され、さらに高電位側電源端子１０３の電源電圧が上昇すると、ＮチャネルＭＯＳトランジスタ１０９がオンしてコンデンサ１０８を充電し、ＮチャネルＭＯＳトランジスタ１１１のゲート電圧が低下してＮチャネルＭＯＳトランジスタ１１１がオフし、スタートアップ動作が完了するように動作する。また、電源オフ時には高電位側電源端子１０３の電源電圧が低下し、コンデンサ１０７の保持電圧によりＮチャネルＭＯＳトランジスタ１０９がオンしてコンデンサ１０８が放電され、コンデンサ１０７は図示されていないＰチャネルＭＯＳトランジスタ１０６のサブストレートから高電位側電源端子１０３に至る経路を介して放電され、初期状態に戻るようになっている。
【０００５】
【発明が解決しようとする課題】
しかし、図７に示す従来例のバイアス回路では、低電位側電源端子１０４の電源電圧を基準とする高電位側電源端子１０３の電源投入直後に電源オフとされ、途中まで高電位側電源端子１０３の電源電圧が低下した状態のとき再度電源投入されると、残留するコンデンサ１０７の保持電圧によりＮチャネルＭＯＳトランジスタ１０９がオン状態のまま高電位側電源端子１０３の電源電圧が上昇する場合が起こり、このときＮチャネルＭＯＳトランジスタ１１１がオフ状態のままとなるため起動信号が出力されず、基準電圧源回路１０２の起動時間、即ちバイアス回路の起動時間を短縮することができないという問題が発生する。
【０００６】
本発明は、かかる問題点に鑑みてなされたものであって、電源投入直後に電源オフとされ再度電源投入されるようなときであっても、起動信号を出力して基準電圧源回路の起動時間を短縮することができるバイアス回路、及び、そのバイアス回路を備える電源装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のバイアス回路は、第１の電源の電源電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記電源電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と第２の電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、を備えることを特徴とする。
【０００８】
また、ソースが高電位側電源端子に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続される第１のＮチャネルトランジスタと、前記高電位側電源端子と前記第１のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ドレインが前記第１のＮチャネルトランジスタのソースに接続されソースが前記低電位側電源端子に接続される第２のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、を備えるバイアス回路であって、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とする。
【０００９】
また、ソースが高電位側電源端子に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続されソースが前記低電位側電源端子に接続される第１のＮチャネルトランジスタと、ソースが前記第１のＮチャネルトランジスタのドレインに接続される第２のＮチャネルトランジスタと、前記高電位側電源端子と前記第２のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ゲートが前記第２のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、を備えるバイアス回路であって、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とする。
【００１０】
また、パワーダウン信号が与えられるインバータと、前記インバータの出力電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記出力電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第３のトランジスタの前記ゲート及び前記第４のトランジスタの前記ゲートを前記電源に短絡させるリセット回路と、を備えることを特徴とする。
【００１１】
また、パワーダウン信号が与えられるインバータと、ソースが前記インバータの出力に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続される第１のＮチャネルトランジスタと、前記インバータの前記出力と前記第１のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ドレインが前記第１のＮチャネルトランジスタのソースに接続されソースが前記低電位側電源端子に接続される第２のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第１のＮチャネルトランジスタの前記ゲート及び前記第３のＮチャネルトランジスタの前記ゲートを前記低電位側電源端子に短絡させるリセット回路と、を備えるバイアス回路であって、前記パワーダウン状態が解除されるとき、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とする。
【００１２】
また、パワーダウン信号が与えられるインバータと、ソースが前記インバータの出力に接続される第１のＰチャネルトランジスタと、前記第１のＰチャネルトランジスタのドレイン及びゲートと低電位側電源端子との間に接続される第１のコンデンサと、ゲートが前記ドレインに接続されソースが前記低電位側電源端子に接続される第１のＮチャネルトランジスタと、ソースが前記第１のＮチャネルトランジスタのドレインに接続される第２のＮチャネルトランジスタと、前記インバータの前記出力と前記第２のＮチャネルトランジスタのドレインとの間に接続される第２のコンデンサと、ゲートが前記第２のＮチャネルトランジスタの前記ドレインに接続されソースが前記低電位側電源端子に接続される第３のＮチャネルトランジスタと、を有するスタートアップ回路と、定電流を折返して基準電圧を発生するカレントミラー回路を有する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第１のＮチャネルトランジスタの前記ゲート及び前記第３のＮチャネルトランジスタの前記ゲートを前記低電位側電源端子に短絡させるリセット回路と、を備えるバイアス回路であって、前記パワーダウン状態が解除されるとき、前記第３のＮチャネルトランジスタのドレイン電流により前記カレントミラー回路がトリガされて前記基準電圧源回路が起動する前に前記第２のＮチャネルトランジスタがオフ状態となり、前記起動後に前記第２のＮチャネルトランジスタがオン状態となることを特徴とする。
【００１３】
さらに、本発明の電源装置は、第１の電源の電源電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記電源電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と第２の電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、を含むバイアス回路と、ゲートに前記基準電圧が与えられ電流源となって所定のバイアス電流を供給するトランジスタを含む電源回路と、を備えることを特徴とする。
【００１４】
また、パワーダウン信号が与えられるインバータと、前記インバータの出力電圧のレベルシフト電圧を発生する第１のトランジスタと、前記レベルシフト電圧を保持する第１のコンデンサと、一端に前記出力電圧が与えられる第２のコンデンサと、第２のトランジスタと、ゲートに前記レベルシフト電圧が与えられソースドレイン路が前記第２のトランジスタのソースドレイン路を介して前記第２のコンデンサの他端と電源との間に接続される第３のトランジスタと、ゲートに前記第２のコンデンサの前記他端の電圧が与えられて起動信号を出力する第４のトランジスタと、を有するスタートアップ回路と、前記起動信号によりトリガされ定電流を折返して基準電圧を発生するカレントミラー回路を有し前記第２のトランジスタを制御する基準電圧源回路と、パワーダウン状態のとき前記パワーダウン信号により前記カレントミラー回路を動作停止させるとともに前記第３のトランジスタの前記ゲート及び前記第４のトランジスタの前記ゲートを前記電源に短絡させるリセット回路と、を含むバイアス回路と、ゲートに前記基準電圧が与えられ電流源となって所定のバイアス電流を供給するトランジスタを含む電源回路と、を備えることを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のバイアス回路の構成図である。図１に示すように、本発明の第１の実施の形態のバイアス回路は、スタートアップ回路１と、基準電圧源回路２と、高電位側電源端子３と、低電位側電源端子４と、出力端子５と、を備える。
【００１６】
スタートアップ回路１は、ＰチャネルＭＯＳトランジスタ６と、コンデンサ７と、コンデンサ８と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジスタ１１と、を備える。
【００１７】
ＰチャネルＭＯＳトランジスタ６のソースが高電位側電源端子３に接続され、コンデンサ７がＰチャネルＭＯＳトランジスタ６の互いに接続されたドレイン及びゲートと低電位側電源端子４との間に接続される。
【００１８】
ＮチャネルＭＯＳトランジスタ９のゲートがＰチャネルＭＯＳトランジスタ６のドレインに接続される。
【００１９】
コンデンサ８が高電位側電源端子３とＮチャネルＭＯＳトランジスタ９のドレインとの間に接続される。
【００２０】
ＮチャネルＭＯＳトランジスタ１０のドレインがＮチャネルＭＯＳトランジスタ９のソースに接続され、ＮチャネルＭＯＳトランジスタ１０のソースが低電位側電源端子４に接続される。
【００２１】
ＮチャネルＭＯＳトランジスタ１１のゲートがＮチャネルＭＯＳトランジスタ９のドレインに接続され、ＮチャネルＭＯＳトランジスタ１１のソースが低電位側電源端子４に接続される。
【００２２】
また、基準電圧源回路２は、定電流を折返して出力端子５に基準電圧を発生するカレントミラー回路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、ＮチャネルＭＯＳトランジスタ１５と、抵抗１６と、を備える。
【００２３】
カレントミラー回路１２ａはＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３により構成される。
【００２４】
ＰチャネルＭＯＳトランジスタ１２のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１２のドレイン及びゲートが互いに接続される。
【００２５】
ＰチャネルＭＯＳトランジスタ１２のゲートがスタートアップ回路１のＮチャネルＭＯＳトランジスタ１１のドレインと出力端子５とに接続される。
【００２６】
ＰチャネルＭＯＳトランジスタ１３のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１３のゲートがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【００２７】
ＮチャネルＭＯＳトランジスタ１４のドレインがＰチャネルＭＯＳトランジスタ１２のドレインに接続される。
【００２８】
抵抗１６がＮチャネルＭＯＳトランジスタ１４のソースと低電位側電源端子４との間に接続される。
【００２９】
ＮチャネルＭＯＳトランジスタ１５のドレイン及びゲートが互いに接続され、ＮチャネルＭＯＳトランジスタ１５のドレインがＰチャネルＭＯＳトランジスタ１３のドレインに接続される。
【００３０】
ＮチャネルＭＯＳトランジスタ１５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ１５のゲートがＮチャネルＭＯＳトランジスタ１４のゲートとスタートアップ回路１のＮチャネルＭＯＳトランジスタ１０のゲートに接続される。
【００３１】
次に、動作について説明する。図２は、本発明の第１の実施の形態のバイアス回路の動作説明図である。
【００３２】
図２に示すように、先ず時刻ｔ０のとき、低電位側電源端子４の電源電圧Ｖ４を基準として高電位側電源端子３の電源電圧Ｖ３が投入され、所定の電源電圧ＶＤＤ２に向けて上昇を開始し、コンデンサ８によりＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２も上昇する。
【００３３】
このとき、ＮチャネルＭＯＳトランジスタ１０とＮチャネルＭＯＳトランジスタ１１は両方オフ状態である。
【００３４】
次に時刻ｔ０より後の時刻ｔ１のとき、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮチャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１に達すると、ＮチャネルＭＯＳトランジスタ１１がオンし、起動信号であるＮチャネルＭＯＳトランジスタ１１のドレイン電流によりカレントミラー回路１２ａがトリガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３にドレイン電流が流れ、これによりＮチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ１４と抵抗１６とにより生成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳトランジスタ１２のゲートソース間電圧が、基準電圧源回路２からの基準電圧として瞬時に出力端子５に出力される。
【００３５】
なお、ＮチャネルＭＯＳトランジスタ１５の閾値電圧をＶＴＨ１５とし、ＮチャネルＭＯＳトランジスタ１４の閾値電圧をＶＴＨ１４とし、抵抗１６の値をＲとし、上記定電流の値をＩとすれば、ＮチャネルＭＯＳトランジスタ１５のゲート電圧とＮチャネルＭＯＳトランジスタ１４のゲート電圧とが等しいことから、
Ｉ＝（ＶＴＨ１５−ＶＴＨ１４）÷Ｒの定電流が発生する。
【００３６】
このとき、ＮチャネルＭＯＳトランジスタ１５のゲート電圧が印加されるのでＮチャネルＭＯＳトランジスタ１０もオン状態となる。
【００３７】
また、このころ高電位側電源端子３の電源電圧Ｖ３がＰチャネルＭＯＳトランジスタ６の閾値電圧ＶＴＨ６に達するので、ＮチャネルＭＯＳトランジスタ９のゲート電圧Ｖ１が上昇を開始する。
【００３８】
次に時刻ｔ１より後の時刻ｔ２のとき、高電位側電源端子３の電源電圧Ｖ３がＰチャネルＭＯＳトランジスタ６の閾値電圧ＶＴＨ６とＮチャネルＭＯＳトランジスタ９の閾値電圧ＶＴＨ９との和に達すると、ＮチャネルＭＯＳトランジスタ９がオンし、コンデンサ８の充電が開始され、ＮチャネルＭＯＳトランジスタ９のオン抵抗とＮチャネルＭＯＳトランジスタ１０のオン抵抗との和とコンデンサ８の容量との積の時定数を有する特性をもって、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２が低下して行く。
【００３９】
次に時刻ｔ２より後の時刻ｔ３のとき、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮチャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１に達すると、ＮチャネルＭＯＳトランジスタ１１がオフし、スタートアップ動作が完了する。
【００４０】
次に時刻ｔ３より後の時刻ｔ４のとき、電源投入途中で一旦電源がオフされ、高電位側電源端子３の電源電圧Ｖ３が電源電圧ＶＤＤ２より低い電圧ＶＤＤ１となり、時刻ｔ４より後の時刻ｔ５のとき、高電位側電源端子３の電源電圧Ｖ３がＮチャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１より低い電圧ＶＤＤ０まで低下すると、コンデンサ８によりＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２が押し下げられ、ＮチャネルＭＯＳトランジスタ９がオン状態であるためＮチャネルＭＯＳトランジスタ１０のドレイン電圧が押し下げられ、ＮチャネルＭＯＳトランジスタ１０のソースとドレインとが入れ替わり、ＮチャネルＭＯＳトランジスタ１０のゲートにはＮチャネルＭＯＳトランジスタ１０の閾値電圧ＶＴＨ１０付近の電圧が残留しているので、ＮチャネルＭＯＳトランジスタ１０が逆方向トランジスタとしてオンし、コンデンサ８が放電される。
【００４１】
このとき、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２が電圧ＶＤＤ０よりＮチャネルＭＯＳトランジスタ１０の閾値電圧ＶＴＨ１０分低い電圧となる。
【００４２】
なお、時刻ｔ４から、コンデンサ７により、ＮチャネルＭＯＳトランジスタ９のゲート電圧Ｖ１が電圧ＶＤＤ１よりＰチャネルＭＯＳトランジスタ６の閾値電圧ＶＴＨ６分低い電圧に保持される。
【００４３】
次に時刻ｔ５より後の時刻ｔ６のとき、電源が再投入されると、高電位側電源端子３の電源電圧Ｖ３が再び所定の電源電圧ＶＤＤ２に向けて上昇を開始するが、ＮチャネルＭＯＳトランジスタ１０が順方向トランジスタに戻り、ＮチャネルＭＯＳトランジスタ１０のゲート電圧がＮチャネルＭＯＳトランジスタ１０の閾値電圧ＶＴＨ１０よりまだ低いためオフ状態となり、ＮチャネルＭＯＳトランジスタ９がオン状態であるにもかかわらず、コンデンサ８によりＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２が再び上昇する。
【００４４】
次に時刻ｔ６より後の時刻ｔ７のとき、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮチャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１に達すると、ＮチャネルＭＯＳトランジスタ１１がオンし、起動信号であるＮチャネルＭＯＳトランジスタ１１のドレイン電流によりカレントミラー回路１２ａがトリガされ、瞬時にＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３にドレイン電流が流れ、これによりＮチャネルＭＯＳトランジスタ１５とＮチャネルＭＯＳトランジスタ１４と抵抗１６とにより生成される定電流が瞬時に立ち上がり、ＰチャネルＭＯＳトランジスタ１２のゲートソース間電圧が、基準電圧源回路２からの基準電圧として瞬時に出力端子５に出力される。
【００４５】
このとき、ＮチャネルＭＯＳトランジスタ１５のゲート電圧が印加されるのでＮチャネルＭＯＳトランジスタ１０もオン状態となってコンデンサ８の充電が開始され、ＮチャネルＭＯＳトランジスタ９のオン抵抗とＮチャネルＭＯＳトランジスタ１０のオン抵抗との和とコンデンサ８の容量との積の時定数を有する特性をもって、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２が低下する。
【００４６】
次に時刻ｔ７より後の時刻ｔ８のとき、ＮチャネルＭＯＳトランジスタ１１のゲート電圧Ｖ２がＮチャネルＭＯＳトランジスタ１１の閾値電圧ＶＴＨ１１に達すると、ＮチャネルＭＯＳトランジスタ１１がオフし、スタートアップ動作が完了する。
【００４７】
また、通常の電源オフ時には高電位側電源端子３の電源電圧が低下し、コンデンサ７の保持電圧によりＮチャネルＭＯＳトランジスタ９がオンして、ＮチャネルＭＯＳトランジスタ１０もオン状態となっているので、コンデンサ８が放電され、コンデンサ７は図示されていないＰチャネルＭＯＳトランジスタ６のサブストレートから高電位側電源端子３に至る経路を介して放電され、初期状態に戻る。
【００４８】
以上説明したように、本発明の第１の実施の形態のバイアス回路によれば、高電位側電源端子３の電源電圧のレベルシフト電圧を発生するＰチャネルＭＯＳトランジスタ６と、レベルシフト電圧を保持するコンデンサ７と、一端に高電位側電源端子３の電源電圧が与えられるコンデンサ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲートにレベルシフト電圧が与えられソースドレイン路がＮチャネルＭＯＳトランジスタ１０のソースドレイン路を介してコンデンサ８の他端と低電位側電源端子４との間に接続されるＮチャネルＭＯＳトランジスタ９と、ゲートにコンデンサ８の他端の電圧が与えられて起動信号を出力するＮチャネルＭＯＳトランジスタ１１と、を有するスタートアップ回路１と、定電流を折返して基準電圧を発生するカレントミラー回路１２ａを有する基準電圧源回路２と、を備え、起動信号によりカレントミラー回路１２ａがトリガされて基準電圧源回路２が起動する前にＮチャネルＭＯＳトランジスタ１０がオフ状態となり、起動後にＮチャネルＭＯＳトランジスタ１０がオン状態となるように制御したので、電源投入直後に電源オフとされ再度電源投入されるようなときであっても、起動信号を出力して基準電圧源回路２の起動時間を短縮することができるという効果が得られる。
【００４９】
次に、図３は、本発明の第２の実施の形態のバイアス回路の構成図である。図１に示す本発明の第１の実施の形態のバイアス回路の構成と図３に示す本発明の第２の実施の形態のバイアス回路の構成との相違部分は、図１に示すスタートアップ回路１をスタートアップ回路１ａに変更した部分であり、具体的には、ＮチャネルＭＯＳトランジスタ９をＮチャネルＭＯＳトランジスタ９ａに変更し、ＮチャネルＭＯＳトランジスタ１０をＮチャネルＭＯＳトランジスタ１０ａに変更した部分のみである。したがって同一構成部分には同一符号を付して詳細説明を省略する。
【００５０】
図３に示すように、本発明の第２の実施の形態のバイアス回路は、スタートアップ回路１ａと、基準電圧源回路２と、高電位側電源端子３と、低電位側電源端子４と、出力端子５と、を備える。
【００５１】
スタートアップ回路１ａは、ＰチャネルＭＯＳトランジスタ６と、コンデンサ７と、コンデンサ８と、ＮチャネルＭＯＳトランジスタ９ａと、ＮチャネルＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトランジスタ１１と、を備える。
【００５２】
ＰチャネルＭＯＳトランジスタ６のソースが高電位側電源端子３に接続され、コンデンサ７がＰチャネルＭＯＳトランジスタ６の互いに接続されたドレイン及びゲートと低電位側電源端子４との間に接続される。
【００５３】
ＮチャネルＭＯＳトランジスタ９ａのゲートがＰチャネルＭＯＳトランジスタ６のドレインに接続され、ＮチャネルＭＯＳトランジスタ９ａのソースが低電位側電源端子４に接続される。
【００５４】
ＮチャネルＭＯＳトランジスタ１０ａのソースがＮチャネルＭＯＳトランジスタ９ａのドレインに接続される。
【００５５】
コンデンサ８が高電位側電源端子３とＮチャネルＭＯＳトランジスタ１０ａのドレインとの間に接続される。
【００５６】
ＮチャネルＭＯＳトランジスタ１１のゲートがＮチャネルＭＯＳトランジスタ１０ａのドレインに接続され、ＮチャネルＭＯＳトランジスタ１１のソースが低電位側電源端子４に接続される。
【００５７】
また、基準電圧源回路２は、定電流を折返して出力端子５に基準電圧を発生するカレントミラー回路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、ＮチャネルＭＯＳトランジスタ１５と、抵抗１６と、を備える。
【００５８】
カレントミラー回路１２ａはＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３により構成される。
【００５９】
ＰチャネルＭＯＳトランジスタ１２のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１２のドレイン及びゲートが互いに接続される。
【００６０】
ＰチャネルＭＯＳトランジスタ１２のゲートがスタートアップ回路１ａのＮチャネルＭＯＳトランジスタ１１のドレインと出力端子５とに接続される。
【００６１】
ＰチャネルＭＯＳトランジスタ１３のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１３のゲートがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【００６２】
ＮチャネルＭＯＳトランジスタ１４のドレインがＰチャネルＭＯＳトランジスタ１２のドレインに接続される。
【００６３】
抵抗１６がＮチャネルＭＯＳトランジスタ１４のソースと低電位側電源端子４との間に接続される。
【００６４】
ＮチャネルＭＯＳトランジスタ１５のドレイン及びゲートが互いに接続され、ＮチャネルＭＯＳトランジスタ１５のドレインがＰチャネルＭＯＳトランジスタ１３のドレインに接続される。
【００６５】
ＮチャネルＭＯＳトランジスタ１５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ１５のゲートがＮチャネルＭＯＳトランジスタ１４のゲートとスタートアップ回路１ａのＮチャネルＭＯＳトランジスタ１０ａのゲートに接続される。
【００６６】
図１に示す本発明の第１の実施の形態のバイアス回路の構成においては、ＮチャネルＭＯＳトランジスタ９のソースドレイン路とＮチャネルＭＯＳトランジスタ１０のソースドレイン路とが直列接続されており、図３に示す本発明の第２の実施の形態のバイアス回路の構成においても、ＮチャネルＭＯＳトランジスタ９ａのソースドレイン路とＮチャネルＭＯＳトランジスタ１０ａのソースドレイン路とが直列接続されているので、図３に示す本発明の第２の実施の形態のバイアス回路の動作は、図１に示す本発明の第１の実施の形態のバイアス回路の動作と同様となる。
【００６７】
したがって、図３に示す本発明の第２の実施の形態のバイアス回路によれば、図１に示す本発明の第１の実施の形態のバイアス回路と同様の効果が得られる。
【００６８】
次に、図４は、本発明の第３の実施の形態のバイアス回路の構成図である。図１に示す本発明の第１の実施の形態のバイアス回路の構成と図４に示す本発明の第３の実施の形態のバイアス回路の構成との相違部分は、パワーダウン制御を可能とするために、図１に示すスタートアップ回路１をスタートアップ回路１ｂに変更し、パワーダウン信号入力端子１７と、リセット回路２０と、リセット回路２２と、を追加した部分であり、スタートアップ回路１ｂについて具体的には、ＣＭＯＳインバータ１８及びＣＭＯＳインバータ１９を追加し、ＰチャネルＭＯＳトランジスタ６及びコンデンサ８をＣＭＯＳインバータ１９の出力に接続するように変更した部分のみである。したがって同一構成部分には同一符号を付して詳細説明を省略する。
【００６９】
図４に示すように、本発明の第３の実施の形態のバイアス回路２６は、スタートアップ回路１ｂと、基準電圧源回路２と、高電位側電源端子３と、低電位側電源端子４と、出力端子５と、パワーダウン信号入力端子１７と、リセット回路２０と、リセット回路２２と、を備える。
【００７０】
スタートアップ回路１ｂは、ＰチャネルＭＯＳトランジスタ６と、コンデンサ７と、コンデンサ８と、ＮチャネルＭＯＳトランジスタ９と、ＮチャネルＭＯＳトランジスタ１０と、ＮチャネルＭＯＳトランジスタ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳインバータ１９と、を備える。
【００７１】
ＣＭＯＳインバータ１８の入力にはパワーダウン信号入力端子１７からパワーダウン信号が与えられる。
【００７２】
ＣＭＯＳインバータ１８の出力にＣＭＯＳインバータ１９の入力が接続される。
【００７３】
ＰチャネルＭＯＳトランジスタ６のソースがＣＭＯＳインバータ１９の出力に接続される。
【００７４】
コンデンサ７がＰチャネルＭＯＳトランジスタ６の互いに接続されたドレイン及びゲートと低電位側電源端子４との間に接続される。
【００７５】
ＮチャネルＭＯＳトランジスタ９のゲートがＰチャネルＭＯＳトランジスタ６のドレインに接続される。
【００７６】
コンデンサ８がＣＭＯＳインバータ１９の出力とＮチャネルＭＯＳトランジスタ９のドレインとの間に接続される。
【００７７】
ＮチャネルＭＯＳトランジスタ１０のドレインがＮチャネルＭＯＳトランジスタ９のソースに接続され、ＮチャネルＭＯＳトランジスタ１０のソースが低電位側電源端子４に接続される。
【００７８】
ＮチャネルＭＯＳトランジスタ１１のゲートがＮチャネルＭＯＳトランジスタ９のドレインに接続され、ＮチャネルＭＯＳトランジスタ１１のソースが低電位側電源端子４に接続される。
【００７９】
また、基準電圧源回路２は、定電流を折返して出力端子５に基準電圧を発生するカレントミラー回路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、ＮチャネルＭＯＳトランジスタ１５と、抵抗１６と、を備える。
【００８０】
カレントミラー回路１２ａはＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３により構成される。
【００８１】
ＰチャネルＭＯＳトランジスタ１２のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１２のドレイン及びゲートが互いに接続される。
【００８２】
ＰチャネルＭＯＳトランジスタ１２のゲートがスタートアップ回路１ｂのＮチャネルＭＯＳトランジスタ１１のドレインと出力端子５とに接続される。
【００８３】
ＰチャネルＭＯＳトランジスタ１３のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１３のゲートがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【００８４】
ＮチャネルＭＯＳトランジスタ１４のドレインがＰチャネルＭＯＳトランジスタ１２のドレインに接続される。
【００８５】
抵抗１６がＮチャネルＭＯＳトランジスタ１４のソースと低電位側電源端子４との間に接続される。
【００８６】
ＮチャネルＭＯＳトランジスタ１５のドレイン及びゲートが互いに接続され、ＮチャネルＭＯＳトランジスタ１５のドレインがＰチャネルＭＯＳトランジスタ１３のドレインに接続される。
【００８７】
ＮチャネルＭＯＳトランジスタ１５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ１５のゲートがＮチャネルＭＯＳトランジスタ１４のゲートとスタートアップ回路１ｂのＮチャネルＭＯＳトランジスタ１０のゲートに接続される。
【００８８】
また、リセット回路２０は、ＰチャネルＭＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトランジスタ２１のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳインバータ１９の出力に接続され、ＰチャネルＭＯＳトランジスタ２１のドレインがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【００８９】
また、リセット回路２２は、ＮチャネルＭＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジスタ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備え、ＮチャネルＭＯＳトランジスタ２３のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２３のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２３のドレインがＮチャネルＭＯＳトランジスタ９のゲートに接続され、ＮチャネルＭＯＳトランジスタ２４のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２４のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２４のドレインがＮチャネルＭＯＳトランジスタ１１のゲートに接続され、ＮチャネルＭＯＳトランジスタ２５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２５のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２５のドレインがＮチャネルＭＯＳトランジスタ１５のゲートに接続される。
【００９０】
なお、ＣＭＯＳインバータ１８及びＣＭＯＳインバータ１９の電源は、図示されていないが、高電位側電源端子３及び低電位側電源端子４から供給される。
【００９１】
次に、動作を説明する。ここで、パワーダウン状態とは、高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されている状態において、出力端子５からの基準電圧出力のみを停止する状態をいう。
【００９２】
先ず、高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されているパワーダウン状態のとき、外部からパワーダウン信号入力端子１７が論理Ｌレベルに固定されているので、ＣＭＯＳインバータ１８の出力が論理Ｈレベルとなり、ＣＭＯＳインバータ１９の出力が論理Ｌレベルとなる。
【００９３】
したがって、リセット回路２０のＰチャネルＭＯＳトランジスタ２１がオンされてＰチャネルＭＯＳトランジスタ１２のゲートが高電位側電源端子３に短絡され、同時に、リセット回路２２のＮチャネルＭＯＳトランジスタ２３がオンされてＮチャネルＭＯＳトランジスタ９のゲートが低電位側電源端子４に短絡され、ＮチャネルＭＯＳトランジスタ２４がオンされてＮチャネルＭＯＳトランジスタ１１のゲートが低電位側電源端子４に短絡され、ＮチャネルＭＯＳトランジスタ２５がオンされてＮチャネルＭＯＳトランジスタ１５のゲートが低電位側電源端子４に短絡される。
【００９４】
これにより、カレントミラー回路１２ａが安定して動作停止し、出力端子５からの基準電圧出力が停止される。
【００９５】
次に、高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されている状態でパワーダウン状態が解除されると、外部からのパワーダウン信号が論理Ｈレベルに固定されるので、ＣＭＯＳインバータ１８の出力が論理Ｌレベルとなり、ＣＭＯＳインバータ１９の出力が論理Ｈレベルとなる。
【００９６】
したがって、ＣＭＯＳインバータ１９の論理Ｈレベルの出力電圧が、高電位側電源端子３の電源電圧と同程度の電圧となり、リセット回路２０のＰチャネルＭＯＳトランジスタ２１がオフ状態となり、リセット回路２２のＮチャネルＭＯＳトランジスタ２３、ＮチャネルＭＯＳトランジスタ２４及びＮチャネルＭＯＳトランジスタ２５も全てオフ状態となるので、図１に示す本発明の第１の実施の形態のバイアス回路のスタートアップ動作と同様の動作が行われることになる。
【００９７】
以上は、高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されている状態における動作であるが、一方、パワーダウン信号入力端子１７が論理Ｌレベルに固定されている状態において高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されるときには、高電位側電源端子３の電源電圧が上昇してもＣＭＯＳインバータ１９の出力電圧が低電位側電源端子４の電源電圧と同程度の電圧となるので、スタートアップ動作せずにそのままパワーダウン状態となり、また、パワーダウン信号入力端子１７が論理Ｈレベルに固定されている状態において高電位側電源端子３及び低電位側電源端子４の電源電圧が投入されるときには、高電位側電源端子３の電源電圧上昇にともなってＣＭＯＳインバータ１９の出力電圧として高電位側電源端子３の電源電圧と同程度の電圧が立ち上がるため、結局、図１に示す本発明の第１の実施の形態のバイアス回路のスタートアップ動作と同様の動作が行われることになる。
【００９８】
以上説明したように、本発明の第３の実施の形態のバイアス回路によれば、パワーダウン信号が与えられるＣＭＯＳインバータ１８及びＣＭＯＳインバータ１９と、ＣＭＯＳインバータ１９の出力電圧のレベルシフト電圧を発生するＰチャネルＭＯＳトランジスタ６と、レベルシフト電圧を保持するコンデンサ７と、一端にＣＭＯＳインバータ１９の出力電圧が与えられるコンデンサ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲートにレベルシフト電圧が与えられソースドレイン路がＮチャネルＭＯＳトランジスタ１０のソースドレイン路を介してコンデンサ８の他端と低電位側電源端子４との間に接続されるＮチャネルＭＯＳトランジスタ９と、ゲートにコンデンサ８の他端の電圧が与えられて起動信号を出力するＮチャネルＭＯＳトランジスタ１１と、を有するスタートアップ回路１ｂと、定電流を折返して基準電圧を発生するカレントミラー回路１２ａを有する基準電圧源回路２と、パワーダウン状態のときパワーダウン信号によりカレントミラー回路１２ａを動作停止させるリセット回路２０と、ＮチャネルＭＯＳトランジスタ９のゲート及びＮチャネルＭＯＳトランジスタ１１のゲートを低電位側電源端子４に短絡させるリセット回路２２と、を備え、パワーダウン状態が解除されるとき、起動信号によりカレントミラー回路１２ａがトリガされて基準電圧源回路２が起動する前にＮチャネルＭＯＳトランジスタ１０がオフ状態となり、起動後にＮチャネルＭＯＳトランジスタ１０がオン状態となるように制御したので、電源投入直後に電源オフとされ再度電源投入されるようなときであっても、起動信号を出力して基準電圧源回路２の起動時間を短縮することができるとともに、安定したパワーダウン制御を行うことができるという効果が得られる。
【００９９】
次に、図５は、本発明の第４の実施の形態のバイアス回路の構成図である。図４に示す本発明の第３の実施の形態のバイアス回路の構成と図５に示す本発明の第４の実施の形態のバイアス回路の構成との相違部分は、図４に示すスタートアップ回路１ｂをスタートアップ回路１ｃに変更した部分であり、具体的には、図３に示す本発明の第２の実施の形態のバイアス回路の構成と同様に、ＮチャネルＭＯＳトランジスタ９をＮチャネルＭＯＳトランジスタ９ａに変更し、ＮチャネルＭＯＳトランジスタ１０をＮチャネルＭＯＳトランジスタ１０ａに変更した部分のみである。したがって同一構成部分には同一符号を付して詳細説明を省略する。
【０１００】
図５に示すように、本発明の第４の実施の形態のバイアス回路は、スタートアップ回路１ｃと、基準電圧源回路２と、高電位側電源端子３と、低電位側電源端子４と、出力端子５と、パワーダウン信号入力端子１７と、リセット回路２０と、リセット回路２２と、を備える。
【０１０１】
スタートアップ回路１ｃは、ＰチャネルＭＯＳトランジスタ６と、コンデンサ７と、コンデンサ８と、ＮチャネルＭＯＳトランジスタ９ａと、ＮチャネルＭＯＳトランジスタ１０ａと、ＮチャネルＭＯＳトランジスタ１１と、ＣＭＯＳインバータ１８と、ＣＭＯＳインバータ１９と、を備える。
【０１０２】
ＣＭＯＳインバータ１８の入力にはパワーダウン信号入力端子１７からパワーダウン信号が与えられる。
【０１０３】
ＣＭＯＳインバータ１８の出力にＣＭＯＳインバータ１９の入力が接続される。
【０１０４】
ＰチャネルＭＯＳトランジスタ６のソースがＣＭＯＳインバータ１９の出力に接続される。
【０１０５】
コンデンサ７がＰチャネルＭＯＳトランジスタ６の互いに接続されたドレイン及びゲートと低電位側電源端子４との間に接続される。
【０１０６】
ＮチャネルＭＯＳトランジスタ９ａのゲートがＰチャネルＭＯＳトランジスタ６のドレインに接続され、ＮチャネルＭＯＳトランジスタ９ａのソースが低電位側電源端子４に接続される。
【０１０７】
ＮチャネルＭＯＳトランジスタ１０ａのソースがＮチャネルＭＯＳトランジスタ９ａのドレインに接続される。
【０１０８】
コンデンサ８がＣＭＯＳインバータ１９の出力とＮチャネルＭＯＳトランジスタ１０ａのドレインとの間に接続される。
【０１０９】
ＮチャネルＭＯＳトランジスタ１１のゲートがＮチャネルＭＯＳトランジスタ１０ａのドレインに接続され、ＮチャネルＭＯＳトランジスタ１１のソースが低電位側電源端子４に接続される。
【０１１０】
また、基準電圧源回路２は、定電流を折返して出力端子５に基準電圧を発生するカレントミラー回路１２ａと、ＮチャネルＭＯＳトランジスタ１４と、ＮチャネルＭＯＳトランジスタ１５と、抵抗１６と、を備える。
【０１１１】
カレントミラー回路１２ａはＰチャネルＭＯＳトランジスタ１２及びＰチャネルＭＯＳトランジスタ１３により構成される。
【０１１２】
ＰチャネルＭＯＳトランジスタ１２のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１２のドレイン及びゲートが互いに接続される。
【０１１３】
ＰチャネルＭＯＳトランジスタ１２のゲートがスタートアップ回路１ｃのＮチャネルＭＯＳトランジスタ１１のドレインと出力端子５とに接続される。
【０１１４】
ＰチャネルＭＯＳトランジスタ１３のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ１３のゲートがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【０１１５】
ＮチャネルＭＯＳトランジスタ１４のドレインがＰチャネルＭＯＳトランジスタ１２のドレインに接続される。
【０１１６】
抵抗１６がＮチャネルＭＯＳトランジスタ１４のソースと低電位側電源端子４との間に接続される。
【０１１７】
ＮチャネルＭＯＳトランジスタ１５のドレイン及びゲートが互いに接続され、ＮチャネルＭＯＳトランジスタ１５のドレインがＰチャネルＭＯＳトランジスタ１３のドレインに接続される。
【０１１８】
ＮチャネルＭＯＳトランジスタ１５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ１５のゲートがＮチャネルＭＯＳトランジスタ１４のゲートとスタートアップ回路１ｃのＮチャネルＭＯＳトランジスタ１０ａのゲートに接続される。
【０１１９】
また、リセット回路２０は、ＰチャネルＭＯＳトランジスタ２１を備え、ＰチャネルＭＯＳトランジスタ２１のソースが高電位側電源端子３に接続され、ＰチャネルＭＯＳトランジスタ２１のゲートがＣＭＯＳインバータ１９の出力に接続され、ＰチャネルＭＯＳトランジスタ２１のドレインがＰチャネルＭＯＳトランジスタ１２のゲートに接続される。
【０１２０】
また、リセット回路２２は、ＮチャネルＭＯＳトランジスタ２３と、ＮチャネルＭＯＳトランジスタ２４と、ＮチャネルＭＯＳトランジスタ２５と、を備え、ＮチャネルＭＯＳトランジスタ２３のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２３のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２３のドレインがＮチャネルＭＯＳトランジスタ９ａのゲートに接続され、ＮチャネルＭＯＳトランジスタ２４のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２４のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２４のドレインがＮチャネルＭＯＳトランジスタ１１のゲートに接続され、ＮチャネルＭＯＳトランジスタ２５のソースが低電位側電源端子４に接続され、ＮチャネルＭＯＳトランジスタ２５のゲートがＣＭＯＳインバータ１８の出力に接続され、ＮチャネルＭＯＳトランジスタ２５のドレインがＮチャネルＭＯＳトランジスタ１５のゲートに接続される。
【０１２１】
図４に示す本発明の第３の実施の形態のバイアス回路の構成においては、ＮチャネルＭＯＳトランジスタ９のソースドレイン路とＮチャネルＭＯＳトランジスタ１０のソースドレイン路とが直列接続されており、図５に示す本発明の第４の実施の形態のバイアス回路の構成においても、ＮチャネルＭＯＳトランジスタ９ａのソースドレイン路とＮチャネルＭＯＳトランジスタ１０ａのソースドレイン路とが直列接続されているので、図５に示す本発明の第４の実施の形態のバイアス回路の動作は、図４に示す本発明の第３の実施の形態のバイアス回路の動作と同様となる。
【０１２２】
したがって、図５に示す本発明の第４の実施の形態のバイアス回路によれば、図４に示す本発明の第３の実施の形態のバイアス回路と同様の効果が得られる。
【０１２３】
次に、図６は、本発明の第５の実施の形態の電源装置の構成図である。図６に示すように、本発明の第５の実施の形態の電源装置は、図４に示す本発明の第３の実施の形態のバイアス回路２６と、電源回路としてのバンドギャップリファレンス回路２７と、高電位側電源端子２８と、低電位側電源端子２９と、パワーダウン制御端子３０と、出力端子３１と、を備える。なお、図４に示す本発明の第３の実施の形態のバイアス回路２６と図６に示す本発明の第５の実施の形態の電源装置との同一構成部分には同一符号を付して詳細説明を省略する。
【０１２４】
バンドギャップリファレンス回路２７は、ＰチャネルＭＯＳトランジスタ３２と、ＰチャネルＭＯＳトランジスタ３３と、ＰチャネルＭＯＳトランジスタ３４と、ＮチャネルＭＯＳトランジスタ３５と、ＮチャネルＭＯＳトランジスタ３６と、ＰチャネルＭＯＳトランジスタ３７と、ＮチャネルＭＯＳトランジスタ３８と、抵抗３９と、コンデンサ４０と、抵抗４１と、ＮＰＮトランジスタ４２と、抵抗４３と、ＮＰＮトランジスタ４４と、抵抗４５と、を備える。
【０１２５】
バイアス回路２６のパワーダウン信号入力端子１７がパワーダウン制御端子３０に接続され、バイアス回路２６の高電位側電源端子３が高電位側電源端子２８に接続され、バイアス回路２６の低電位側電源端子４が低電位側電源端子２９に接続され、バイアス回路２６の出力端子５がＰチャネルＭＯＳトランジスタ３２のゲートとＰチャネルＭＯＳトランジスタ３７のゲートとに接続される。
【０１２６】
バイアス回路２６の出力端子５から基準電圧が供給されることにより、ＰチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３７が、それぞれ、所定のバイアス電流を供給する定電流源として動作する。
【０１２７】
ＰチャネルＭＯＳトランジスタ３２のソースが高電位側電源端子２８に接続され、ＰチャネルＭＯＳトランジスタ３２のドレインがＰチャネルＭＯＳトランジスタ３３のソースとＰチャネルＭＯＳトランジスタ３４のソースとに接続される。
【０１２８】
ＮチャネルＭＯＳトランジスタ３５のドレインとゲートとが互いに接続され、ＮチャネルＭＯＳトランジスタ３５のドレインがＰチャネルＭＯＳトランジスタ３３のドレインに接続され、ＮチャネルＭＯＳトランジスタ３５のソースが低電位側電源端子２９に接続される。
【０１２９】
ＮチャネルＭＯＳトランジスタ３６のドレインがＰチャネルＭＯＳトランジスタ３４のドレインに接続され、ＮチャネルＭＯＳトランジスタ３６のゲートがＮチャネルＭＯＳトランジスタ３５のゲートに接続され、ＮチャネルＭＯＳトランジスタ３６のソースが低電位側電源端子２９に接続される。
【０１３０】
ＰチャネルＭＯＳトランジスタ３７のソースが高電位側電源端子２８に接続され、ＮチャネルＭＯＳトランジスタ３８のドレインがＰチャネルＭＯＳトランジスタ３７のドレインと出力端子３１とに接続され、ＮチャネルＭＯＳトランジスタ３８のゲートがＰチャネルＭＯＳトランジスタ３４のドレインに接続され、ＮチャネルＭＯＳトランジスタ３８のソースが低電位側電源端子２９に接続される。
【０１３１】
位相補償用として、ＮチャネルＭＯＳトランジスタ３８のドレインとＮチャネルＭＯＳトランジスタ３８のゲートとの間に、抵抗３９とコンデンサ４０とが直列に接続される。
【０１３２】
ＮＰＮトランジスタ４２のエミッタが低電位側電源端子２９に接続され、ＮＰＮトランジスタ４２のコレクタとベースとが互いに接続され、ＮＰＮトランジスタ４２のコレクタが抵抗４１の一端に接続され、抵抗４１の他端がＮチャネルＭＯＳトランジスタ３８のドレインに接続される。
【０１３３】
ＮＰＮトランジスタ４４のエミッタが低電位側電源端子２９に接続され、ＮＰＮトランジスタ４４のコレクタとベースとが互いに接続され、ＮＰＮトランジスタ４４のコレクタが抵抗４５の一端に接続され、抵抗４５の他端が抵抗４３の一端に接続され、抵抗４３の他端がＮチャネルＭＯＳトランジスタ３８のドレインに接続される。
【０１３４】
ＰチャネルＭＯＳトランジスタ３３及びＰチャネルＭＯＳトランジスタ３４からなる差動対の非反転入力端としてのＰチャネルＭＯＳトランジスタ３４のゲートがＮＰＮトランジスタ４２のコレクタに接続され、反転入力端としてのＰチャネルＭＯＳトランジスタ３３のゲートが抵抗４３及び抵抗４５の接続点に接続される。
【０１３５】
次に、高電位側電源端子２８及び低電位側電源端子２９の電源電圧が投入され、バイアス回路２６から所定の基準電圧が出力端子５に出力された定常状態におけるバンドギャップリファレンス回路２７の動作を説明する。
【０１３６】
なお、ＮＰＮトランジスタ４２及びＮＰＮトランジスタ４４の直流電流増幅率ｈＦＥが十分大きいとして各ベース電流を無視し、ＰチャネルＭＯＳトランジスタ３４のゲート電圧を非反転入力電圧ＶＧ３４とし、ＰチャネルＭＯＳトランジスタ３３のゲート電圧を反転入力電圧ＶＧ３３とし、ＮＰＮトランジスタ４２のコレクタ電流をＩＣ４２とし、ＮＰＮトランジスタ４２のベースエミッタ間電圧をＶＢＥ４２とし、ＮＰＮトランジスタ４２のエミッタ接合面積を１とし、ＮＰＮトランジスタ４４のコレクタ電流をＩＣ４４とし、ＮＰＮトランジスタ４４のベースエミッタ間電圧をＶＢＥ４４とし、ＮＰＮトランジスタ４４のエミッタ接合面積をｎとし、抵抗４１の値をＲ４１とし、抵抗４３の値をＲ４３とし、抵抗４５の値をＲ４５とし、ＮチャネルＭＯＳトランジスタ３８のドレイン電圧をＶＤ３８とする。
【０１３７】
定常状態のときＶＧ３４＝ＶＧ３３であるから、ＶＢＥ４２＝ＶＢＥ４４＋Ｒ４５×ＩＣ４４、及び、ＶＤ３８＝ＶＢＥ４４＋（Ｒ４３＋Ｒ４５）×ＩＣ４４の関係が成立し、これより、ＶＤ３８＝ＶＢＥ４２＋（Ｒ４３÷Ｒ４５）×（ＶＢＥ４２−ＶＢＥ４４）の関係が得られ、エミッタ接合の逆方向飽和電流が接合面積に比例すること、及び、Ｒ４１×ＩＣ４２＝Ｒ４３×ＩＣ４４の関係より、熱電圧をＶＴとして、ＶＤ３８＝ＶＢＥ４２＋（Ｒ４３÷Ｒ４５）×ＶＴ×ｌｎ（ｎ×Ｒ４３÷Ｒ４１）の関係が得られる。
【０１３８】
したがって、出力端子３１からバンドギャップリファレンス電圧ＶＤ３８が出力される。
【０１３９】
次に、バイアス回路２６を含めた動作を説明する。先ず、高電位側電源端子２８及び低電位側電源端子２９の電源電圧が投入されているパワーダウン状態のとき、外部からパワーダウン制御端子３０が論理Ｌレベルに固定されているので、出力端子５からの基準電圧出力が停止され、ＰチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３７がオフ状態となり、出力端子３１からのバンドギャップリファレンス電圧ＶＤ３８がオフされる。
【０１４０】
このとき、バンドギャップリファレンス回路２７における全てのバイアス電流が遮断されるので、バンドギャップリファレンス回路２７の消費電力が０となる。
【０１４１】
次に、高電位側電源端子２８及び低電位側電源端子２９の電源電圧が投入されている状態でパワーダウン状態が解除されると、外部からパワーダウン制御端子３０が論理Ｈレベルに固定されるので、バイアス回路２６がスタートアップ動作を行い、出力端子５から瞬時に基準電圧出力が出力され、ＰチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３７が瞬時にオンし、出力端子３１から瞬時にバンドギャップリファレンス電圧ＶＤ３８が出力される。
【０１４２】
一方、パワーダウン制御端子３０が論理Ｌレベルに固定されている状態において高電位側電源端子２８及び低電位側電源端子２９の電源電圧が投入されるときには、バイアス回路２６がスタートアップ動作せずにそのままバンドギャップリファレンス回路２７がパワーダウン状態となる。
【０１４３】
また、パワーダウン制御端子３０が論理Ｈレベルに固定されている状態において高電位側電源端子２８及び低電位側電源端子２９の電源電圧が投入されるときにも、バイアス回路２６がスタートアップ動作を行い、出力端子５から瞬時に基準電圧出力が出力され、ＰチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３７が瞬時にオンし、出力端子３１から瞬時にバンドギャップリファレンス電圧ＶＤ３８が出力される。
【０１４４】
以上説明したように、本発明の第５の実施の形態の電源装置によれば、パワーダウン信号が与えられるＣＭＯＳインバータ１８及びＣＭＯＳインバータ１９と、ＣＭＯＳインバータ１９の出力電圧のレベルシフト電圧を発生するＰチャネルＭＯＳトランジスタ６と、レベルシフト電圧を保持するコンデンサ７と、一端にＣＭＯＳインバータ１９の出力電圧が与えられるコンデンサ８と、ＮチャネルＭＯＳトランジスタ１０と、ゲートにレベルシフト電圧が与えられソースドレイン路がＮチャネルＭＯＳトランジスタ１０のソースドレイン路を介してコンデンサ８の他端と低電位側電源端子４との間に接続されるＮチャネルＭＯＳトランジスタ９と、ゲートにコンデンサ８の他端の電圧が与えられて起動信号を出力するＮチャネルＭＯＳトランジスタ１１と、を有するスタートアップ回路１ｂと、定電流を折返して基準電圧を発生するカレントミラー回路１２ａを有する基準電圧源回路２と、パワーダウン状態のときパワーダウン信号によりカレントミラー回路１２ａを動作停止させるリセット回路２０と、ＮチャネルＭＯＳトランジスタ９のゲート及びＮチャネルＭＯＳトランジスタ１１のゲートを低電位側電源端子４に短絡させるリセット回路２２と、を含み、パワーダウン状態が解除されるとき、起動信号によりカレントミラー回路１２ａがトリガされて基準電圧源回路２が起動する前にＮチャネルＭＯＳトランジスタ１０がオフ状態となり、起動後にＮチャネルＭＯＳトランジスタ１０がオン状態となるように制御されるバイアス回路２６と、ゲートに基準電圧が与えられ電流源となって所定のバイアス電流を供給するＰチャネルＭＯＳトランジスタ３２及びＰチャネルＭＯＳトランジスタ３７を含むバンドギャップリファレンス回路２７と、を備えるようにしたので、電源投入直後に電源オフとされ再度電源投入されるようなときであっても、起動時間が短縮されるとともに、安定したパワーダウン制御を行うことができる電源装置を実現することができるという効果が得られる。
【０１４５】
なお、図６に示す本発明の第５の実施の形態の電源装置は、図４に示す本発明の第３の実施の形態のバイアス回路２６を備えるが、本発明の第６の実施の形態の電源装置として、バイアス回路２６に代えて図５に示す本発明の第４の実施の形態のバイアス回路を備えるようにしてもよいし、パワーダウン制御が不要であれば、本発明の第７の実施の形態の電源装置として、バイアス回路２６に代えて図１に示す本発明の第１の実施の形態のバイアス回路、或いは図３に示す本発明の第２の実施の形態のバイアス回路を備えるようにしてもよい。
【０１４６】
また、図６に示す本発明の第５の実施の形態の電源装置におけるバンドギャップリファレンス回路２７は、ＮＰＮトランジスタ４２及びＮＰＮトランジスタ４４を備えるが、ダイオードに置き換えることができる。
【０１４７】
また、図６に示す本発明の第５の実施の形態の電源装置は、電源回路としてバンドギャップリファレンス回路２７を備えるが、バンドギャップリファレンス回路に限定されることはなく、電流源となって所定のバイアス電流を供給するトランジスタを含む電源回路であれば、何れにも置き換えることができ、同様の効果が得られる。
【０１４８】
【発明の効果】
本発明による効果は、電源投入直後に電源オフとされ再度電源投入されるようなときであっても、起動信号を出力して基準電圧源回路の起動時間を短縮することができるバイアス回路、及び、そのバイアス回路を備える電源装置を実現できることである。
【０１４９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のバイアス回路の構成図である。
【図２】本発明の第１の実施の形態のバイアス回路の動作説明図である。
【図３】本発明の第２の実施の形態のバイアス回路の構成図である。
【図４】本発明の第３の実施の形態のバイアス回路の構成図である。
【図５】本発明の第４の実施の形態のバイアス回路の構成図である。
【図６】本発明の第５の実施の形態の電源装置の構成図である。
【図７】従来例のバイアス回路の構成図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ、１０１    スタートアップ回路
２、１０２    基準電圧源回路
３、１０３    高電位側電源端子
４、１０４    低電位側電源端子
５、１０５    出力端子
６、１０６    ＰチャネルＭＯＳトランジスタ
７、１０７    コンデンサ
８、１０８    コンデンサ
９、９ａ、１０９    ＮチャネルＭＯＳトランジスタ
１０、１０ａ    ＮチャネルＭＯＳトランジスタ
１１、１１１    ＮチャネルＭＯＳトランジスタ
１２、１１２    ＰチャネルＭＯＳトランジスタ
１２ａ、１１２ａ    カレントミラー回路
１３、１１３    ＰチャネルＭＯＳトランジスタ
１４、１１４    ＮチャネルＭＯＳトランジスタ
１５、１１５    ＮチャネルＭＯＳトランジスタ
１６、１１６    抵抗
１７    パワーダウン信号入力端子
１８    ＣＭＯＳインバータ
１９    ＣＭＯＳインバータ
２０    リセット回路
２１    ＰチャネルＭＯＳトランジスタ
２２    リセット回路
２３    ＮチャネルＭＯＳトランジスタ
２４    ＮチャネルＭＯＳトランジスタ
２５    ＮチャネルＭＯＳトランジスタ
２６    バイアス回路
２７    バンドギャップリファレンス回路
２８    高電位側電源端子
２９    低電位側電源端子
３０    パワーダウン制御端子
３１    出力端子
３２    ＰチャネルＭＯＳトランジスタ
３３    ＰチャネルＭＯＳトランジスタ
３４    ＰチャネルＭＯＳトランジスタ
３５    ＮチャネルＭＯＳトランジスタ
３６    ＮチャネルＭＯＳトランジスタ
３７    ＰチャネルＭＯＳトランジスタ
３８    ＮチャネルＭＯＳトランジスタ
３９    抵抗
４０    コンデンサ
４１    抵抗
４２    ＮＰＮトランジスタ
４３    抵抗
４４    ＮＰＮトランジスタ
４５    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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