(57)【特許請求の範囲】
【請求項１】
入力および出力を有するフィルターであって、
（イ）前記フィルターの入力からの入力信号および前記フィルターの出力からのフィードバック信号を受信し、そしてその差を示す第１の信号を提供する第１の回路と、
（ロ）前記第１の信号の符号を示す第１の出力を提供する誤差識別器と、
（ハ）前記識別器の第１の出力を受信する入力を有する第１の積分器であって、前記第１の積分器は第２の信号をその出力に提供し、そして前記第２の信号の符号が前記受信した識別器第１出力の符号と異なる時に所定の値に前記第２の信号をリセットする第１の積分器と、
（ニ）前記第１の積分器からの第２の信号および前記第１の回路によって出力される前記第１の信号から得られる信号を加算し、そして前記の加算を示す第３の信号を発生する第２の回路と、
（ホ）前記第２の回路から前記第３の信号を受信する入力を有し、そしてフィルター出力に接続された出力を有する第２の積分器と、
を含むフィルター。
【請求項２】
入力および出力を有するフィルターを使用した信号処理の方法であって、
（イ）フィルター入力の入力信号からフィルター出力のフィードバック信号を減算してそれらの差に関する差信号を発生させる段階と、
（ロ）前記差の符号を決定する段階と、
（ハ）第１のアキュムレータ出力信号を提供するために前記差の符号に対応する第１のアキュムレータを増加または減少させ、しかし、もし差の符号が前記前の第１のアキュムレータ出力信号の符号と異なるときには前記第１のアキュムレータ出力信号をリセットする段階と、
（ニ）前記第１のアキュムレータ出力信号を前記差信号に加えて加算信号を発生させる段階と、
（ホ）その入力に与えられる前記加算信号を有しそしてフィルター出力に出力を提供する第２のアキュムレータを増加させる段階と、
（ヘ）前記ステップ（イ）から（ホ）を繰り返す段階と、
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は全般的にトラッキングフィルターに関し、特に誤差およびノイズが存在する中で信号を平滑化するための長い時定数（低い帯域幅）を有し、またステップ入力のような持続誤差に要求されるオーバーシュート無しに短い整定時間を備えたトラッキングフィルターに関する。
【０００２】
【従来の技術】
多くの制御システムの応用において、統計的測定誤差とノイズを平滑にするために、長い時定数（低い帯域幅）のフィルターが必要である。同時に、オーバーシュートのない早い整定がステップ入力のような持続誤差に対して要求される。平滑化の要求を取り扱うために、従来のアナログ・タイプ２（２次）トラッキングループは、任意の小さい帯域幅で作ることができる。しかしながら、早い整定を得るためには、オーバーシュートまたはリンギングが通過帯域中に存在する。ダンピングを増加させると、オーバーシュートまたはリンギングを減少できるが、過渡応答に対する感受性を増加させてしまう。
【０００３】
２次ループの従来のデジタル的手段は少なくとも３つの乗算器を必要とする。このデジタル的な手段はハードウェア指向でありそして比較的高価である。２次ループのアナログ的手段は少なくとも２つの演算増幅器とそれに関するトリミング部品を必要とする。チェビシェフ（Chebyshev ）フィルターとして知られる１つの従来のアナログフィルターは、フィルターの伝送帯域に非常に小さい等しいリップル状の特徴を有している。多くの制御システムへの適用においてローパスフィルターとして適当であるが、高次のフィルターを利用せずに、早い整定時間を達成することは非常に困難であり、そのようなフィルターはハードウェア指向で高価である。
【０００４】
テレビジョンおよびコンピュータグラフィックターミナルのようなビデオ表示システムにおいて、ディスプレーはビデオ信号の垂直フレームの速度に同期されなければならない。同期の１つの方法は垂直同期ＶＳＹＮＣ期間の正確な測定を必要とする。ＶＳＹＮＣ期間はＶＳＹＮＣパルス間に発生する基準クロックパルスの数をカウントすることによって決定される。典型的には、ＶＳＹＮＣ期間データはローパスフィルターを通過させられ、信号上のノイズ、量子化およびチャンネルを変えることによりまた新チャンネルから新ＶＳＹＮＣパルスを得ることにより発生する特異性に関連する測定誤差を平滑化する。
【０００５】
さらに、表示システムの入力源は、別々のソースが別々の表示速度を有している事実によって、可変のＶＳＹＮＣ期間を有する。例えば、ＮＴＳＣフォーマット信号は６０ヘルツの表示速度、従って１６．６７ミリ秒の垂直同期期間を有する。ＰＡＬ表示システムにおいては、５０ヘルツの表示速度、従って２０ミリ秒の垂直同期期間である。コンピュータグラフィック発生信号においては、７２ヘルツの表示速度が共通であり、それは１３．６ミリ秒の垂直同期期間に対応する。
【０００６】
例えばＮＴＳＣ信号からＰＡＬ信号へのソースの切り替えがあると、垂直同期期間は瞬時に１６．６７ミリ秒から２０ミリ秒に変化する。表示システムのチューニング部分に使用される、この期間を表すアナログまたはデジタルトラッキング信号は、１６．６７ミリ秒を示す１つの安定レベルから２０ミリ秒を示す第２の安定レベルに『ステップ』する。ローパス帯域フィルターは、この過渡を平滑化しそしてこの過渡期間の特異性への応答を避けるために使用される。ここでも、比較的簡単な典型的で安価なローパスフィルターは遅い整定時間、オーバーシュートおよびリンギングを有している。
【０００７】
【発明が解決しようとする課題】
低コストで、簡単であり、そしてオーバーシュートまたはリンギングがなく、整定時間が短い、低い帯域のトラッキングフィルターを提供することが要求されている。低周波数信号の処理で、オーバーシュートまたはリンギングのない整定時間の短いフィルターが、表示システムを含む多くの適用に適している。
【０００８】
【課題を解決するための手段】
本発明は、オーバーシュートのない早い整定のためにループ誤差がゼロに近づくと、タイプ２ループからタイプ１ループに変化する安価なトラッキングフィルターとして技術的利点を達成する。フィルター出力とフィルター入力間の誤差レベルを−１、０または＋１に量子化するように誤差識別器が利用される。タイプ２ループの減衰利得は１にセットされ、それによりデジタルの実施例においては、量子化および１の減衰利得により、増加または減少のみを使用するアキュムレータ中の積分を行わせる。低い減衰利得は早い収束に対し不足減衰ループ応答を与える。オーバーシュートを防止するために、デジタル的実施例のアキュムレータ、およびアナログ実施例の積分器はその出力および誤差が調和しない時にその出力をはき出す。第２の積分器（アキュムレータ）にスケーリングを加える前に、第１の積分器（アキュムレータ）をスケーリング（２n で割る）するために、切り捨てを含む２進スケーリングが使用される。第１の積分器（アキュムレータ）出力は制限されており、けっして十分なレベルまでは積分しないので、ステップ入力による誤差が持続状態から統計的状態（ノイズの変動）に変化するにつれ、スケーリングの切り捨ておよびはき出しによってタイプ２からタイプ１ループへの変化が起こる。フィルターは乗算器を使用せず、持続した誤差状態に対する早い収束を有し、そして長い時定数フィルタリング用のタイプ１である。
【０００９】
本発明に従うフィルターはハードウェア中で別個のアナログフィルターとして、または制御器を使用したソフトウェア中でデジタル的に実施できる。フィルターは、フィルター入力信号およびフィルターの出力からのフィードバック信号を受信し、そしてその差を示す第１の信号を提供する第１の回路を有する。誤差識別器／量子化器が第１の信号の符号を示す第１の出力を提供する。識別器の第１の出力を受信する入力を有する第１の積分器が第２の信号をその出力に提供する。さらに第１の積分器は、その第２の信号の符号が受信した第１の信号の符号と異なる時に所定の値、好ましくはゼロにその第２の信号をリセットする。デジタル式では、この第１の積分器は、その出力の符号がその入力の符号と反対の時にその内容をはき出すアキュムレータである。第２の回路が第１の積分器からの第２の信号を誤差識別器からの第１の出力に加え、そしてこの付加を示す第３の信号を発生する。代替として、第２の回路は誤差の大きさを示す誤差識別器からの第２の信号を加えることもできる。好ましくは、識別器の第２の信号の大きさは、第１の回路の第１の信号が所定の値の範囲内にある時、第１の回路の第１の信号に等しい。すなわち、第１の回路へに入力信号とフィードバック信号との差（誤差）が大きな差である時、第１の回路の第１の信号に関する識別器の第２出力が、反復毎のフィルターの積分を制限するために所定の最大および最小値に制限される。第２の積分器はこの第３の信号を積分し、そしてその出力をフィルター出力に提供する。
【００１０】
本発明の実施例においては、フィルターはさらにスケーリングを提供するために第１の積分器の第２の信号を受信する切り捨てを備えた整数割り算回路を有する。この回路は第２の信号を整数割り算し、そして切り捨てした整数割り算第２信号を加算のための第２の回路に出力する。これにより、第１の積分器（アキュムレータ）のいくつかの反復が、整数割り算回路の出力が増加する前に、要求される。
【００１１】
デジタル的実施例においては、このフィルターが、例えば、マイクロコントローラを使用したソフトウェア中で実現される時、本発明の方法は、フィルター入力の入力信号からフィルター出力のフィードバック信号を減算してそれらの差に関する差（誤差）信号を発生させる段階を有する。次に、この差信号の符号が決定される。第１のアキュムレータはこの差信号の符号に対応して増加または減少する。しかしながら、もし差信号の符号がアキュムレータの前の出力信号の符号と異なるときには、アキュムレータは所定の値にリセットされ、好ましくは、はき出され、そしてゼロに戻る。すなわち、アキュムレータは、その入力信号の符号が前の反復によるその出力信号の符号とは異なると決定されるまで、切り捨てと共に累積を継続し、なおその時にはアキュムレータはその内容をはき出す。
【００１２】
第１のアキュムレータ出力信号はこの差信号に加えられ、そして合算が第２のアキュムレータに送られる。第２のアキュムレータの出力はフィルター出力に提供される。好ましくは、第１のアキュムレータ出力信号の、切り捨てを伴う、整数割り算操作は、スケーリングを提供するためにこの信号を差信号加算する以前に、実行される。この差信号は減衰利得を提供する。アキュムレータは積分器として機能し、それにより、アキュムレータの内容の符号が第１のアキュムレータの入力に与えられる差信号の符号と異なる時に、第１のアキュムレータの内容がはき出される。これはオーバーシュートを最小にし、それにより、整数割り算回路による切り捨ておよびはき出しによって、フィルターがタイプ２ループから長時間定数フィルター用のタイプ１ループに変化する。乗算器は装置されず、そしてフィルターは維持された誤差状態に対する収束を達成する。
【００１３】
【発明の実施の形態】
図１を参照すると、アナログ回路として実施される本発明の１実施例のトラッキングフィルター１０が示される。フィルター入力がライン１２で受信され、フィルターの出力は出力ライン１４に得られる。フィードバック信号が出力ライン１４からフィードバックライン１６に与えられ、ライン１６のフィードバック信号は１８で演算増幅器を使用するようにライン１２の入力信号から差し引かれる。これら２つの信号の差（誤差）が誤差識別器／量子化器２２に向かうライン２０に提供される。誤差識別器／量子化器２２は、ライン２０に与えられる差信号の符号に対応する符号−１、０または＋１を有する単位出力を与える。もしライン２０の差信号が正の符号の場合、＋１単位の出力が出力ライン２４に得られる。ライン２０に差信号が無いと、すなわち、ライン１２の入力信号とライン１４の出力信号が等しいと、誤差識別器２２の出力は０である。もしライン２０の差信号の符号が負の符号の場合、−１単位の出力が出力ライン２４に得られる。
【００１４】
もしフィルター１０が、ディスプレーシステムで処理されているデータに関する垂直同期ＶＳＹＮＣパルスの時間長を表すアナログを処理するために使用される場合、誤差識別器／量子化器２２によって提供される単位は同様に時間の単位である。もしライン１２で与えられる入力信号の値が約１６．６７ミリ秒のＶＳＹＮＣ期間に対応する場合、なお、これは典型的なＮＹＳＣ信号で６０ヘルツの表示速度に対応するＶＳＹＮＣ期間であるが、ライン２４の単位ステップ出力は約０．４ミリ秒である。
【００１５】
このライン２４の単位出力は、例えば差動増幅器である第１の積分器３０の入力２６に与えられる。積分器３０の出力はライン３２に与えられ、出力はライン３４上に比較回路３８へのフィードバックとして与えられる。回路３８はまた図示のように積分器３０の入力２６につながれる。回路３８は第１の積分器３０の入力の符号と積分器３０の出力信号の符号を比較し、もし符号が適合しない時、すなわち互いに反対のときは、第１の積分器３０にその内容を捨てさせる、すなわちその出力を所定の０値に戻させる。もし、反対に、ライン２６の入力信号の符号が積分器３０の出力信号の符号と同一の場合、回路３８はなにもせず、積分器３０に信号積分を継続させる。
【００１６】
積分器３０の出力はまず、１対のツェナーダイオードのようなリミッター４２に向かうライン４０に与えられ、このリミッター４２は積分器出力の範囲を制限する。リミッター４２の出力はつぎに、４４で示す、切り捨てを備えた整数割り算回路に向かうライン４３に与えられる。好適実施例においては、この整数割り算回路４４は好ましくは４で割る回路である。したがって、ライン４８にのみ与えられる整数割り算回路４４の出力は、入力ライン４０にあたえられる４毎の増加に対して１単位を増加させる。この整数割り算回路４４は切り捨てとともに２進スケールを使用し、第１の積分器の値が５０で示す第２の積分器に加えられる前に、それをスケーリングする。
【００１７】
ライン２０の差信号の大きさと符号に関連する出力信号が、誤差識別器２２によって、単位減衰利得を提供する単位利得増幅器５４に向かうライン５２上に提供される。この出力は最大８単位、最小−８単位を有し、この出力は、これがその範囲内に入っている場合、ライン２０の差信号に比例している。別の実施例においては、所望の場合にはライン５２に代えて、ライン２４が増幅器５４に接続される。増幅器５４の出力はライン５６に与えられ、６０において整数割り算回路４４の出力と合算される。この合算出力はライン６２から第２の積分器５０の入力に提供される。
【００１８】
図３のフロー図に関する簡単な例によって示されるように、フィルター入力ライン１２に大きいステップ入力が与えられると、フィルターの出力１４は、入力ライン４８および５６に与えられた値の合算６０によって、入力に適合するように敏速に跳ね上がる。ループの各反復に対して、ライン５６で与えられる単位ダンピング利得により、少なくとも１単位が加えられる。出力値への敏速な跳ね上がりを達成するために、積分器３０は、制限を設けて、ライン２６の入力信号を積分し続け、この積分された信号がまず切り捨てによって整数割り算回路４４で割算され、そして６０で合算される。結局、ライン４８の出力信号は、第１の積分器３０が積分することを許可される時に６０における主要な信号として寄与する、すなわち、これによって回路３８は入力信号および出力信号の符号が一致するか否かを判定する。
【００１９】
一度フィルター１０が、はじめ、入力信号と等しいかまたは通常僅かに大きい出力信号を達成すると、フィルターライン１６から１８に与えられる出力は誤差識別器２２の値を変化させる。この時、ライン２６の入力信号および３２に与えられる出力信号の符号は一致せず、すなわちそれらは反対となり、第１の積分器３０はそのリセット出力０を有する。この反復の間、−１の単位値のみがダンピング利得増幅器５４によって合算回路６０に印加され、整数割り算回路４４が寄与しなくなる。そこで第２の積分器５０が１単位だけ１４における出力を減少させる。
【００２０】
もしオーバーシュートがあると、誤差−１が残り、そして１６．６７ミリ秒から２０ミリ秒に出力を跳ね上げた前述のアルゴリズムが、今度は同様に入力および出力値が同一となるまで、すなわち、２０ミリ秒を示す単位値になるまで、出力を減少させる。第１の積分器３０および整数割り算回路４４の重み付けによって、出力１４の値が２０ミリ秒を僅かに越えて振れるかもしれないので、出力が２０ミリ秒に戻る前に、いくつかの反復が必要かもしれない。もし４回の反復が必要な場合、４番目の反復で、４４で示す４で割る整数器が実行され、そして４８の出力に寄与するが、それは５６上のダンピング入力単位のように負の符号を有している。６０からの出力は、積分器５０が１４の出力を２０ミリ秒を示す値に戻すように働く。平衡状態として、第２積分器５０の出力は、増幅器５４からの減衰利得により、２０ミリ秒を示す値の前後でふれるであろう。第１の積分器３０は入出力信号の符号が反対であり続ける時は働いていない状態を続ける。第１の積分器３０が機能上作動しないと、第２の積分器５０のみが使用され、そしてフィルターはタイプ２ループからタイプ１ループに変化する。
【００２１】
図２を参照すると、マイクロコントローラを使用し、８０で示すデジタルで実施した好適実施例のブロック図が示されている。図１のアナログフィルターに比較して、全ての信号処理がデジタル的にソフトウエアで行われ、アキュムレータ８２が第１の積分器３０として利用され、そして、アキュムレータ８８が第２の積分器５０として利用されている。第１のアキュムレータは全体的に８２で表され、８４で示すアキュムレータ制御器を有している。制御器８４は−１２８から＋１２７の範囲にアキュムレータを制限し、そしてアキュムレータ８２の内容の符号と８５でその入力に与えられた誤差の符号が反対である場合、アキュムレータ８２の内容をダンプする。両アキュムレータ８２および８８はラッチを有する加算器から成る。アキュムレータ８８は常に実行され、そして９０の合算値に依存して増加または減少する。また、アキュムレータ８２はその入力および出力がその反復において一致する時にのみ増加または減少する。増加またはラッチのためにアキュムレータにより多くの時間が許されると、出力ライン９２から整数割り算回路９４への出力がより大きくなり、したがって、９０で合算される寄与がより大きくなる。
【００２２】
誤差識別器／量子化器９６は、加算器９８によってライン９９に与えられる差（誤差）信号に符号およびスケール化された大きさが対応する出力信号をライン９７上に与える。ライン９７上の出力の最小および最大単位値はそれぞれ、−８と＋８単位である。したがって、もし９９上の差が入力ライン２０上の８単位よりも大きいかまたは等しいと、９７の出力は８単位であろう。もしこの差が−８単位と等しいかまたは小さいと、９７の単位値は−８単位である。もちろん、これらの最小および最大単位値は８以外であることもでき、本発明においては制限は推論されるべきでない。むしろ、基準増分／減分値がアキュムレータ８８によって各反復毎に合算されるように、最大および最小単位値が選択される。段階入力のように、フィルターの入力がかなり変化すると、アキュムレータ８８の累積の大部分がアキュムレータ８２の出力によって、その出力が整数分割回路９４で分割された後に、与えられる。
【００２３】
図示のために、６０ヘルツフレーム率に対応する１６．６７ミリ秒のＶＳＹＮＣ期間を示しているデジタル入力信号について、もし各クロックパルスが０．４マイクロ秒を示す２．５メガヘルツのクロックが使用されるとすると、４２，６６７単位のデジタル入力信号が加算器９８に与えられる。もし９８の入力が２０ミリ秒のＶＳＹＮＣ期間を示すべき場合は、この例では５０，０００単位のデジタル入力を示すことになるが、１４の出力はまずゆっくりと増分し、そして次にアキュムレータ８２の内容が最大累積値１２７まで増加するにつれて、一層早くなる。４で割る回路９４によって、９０におけるアキュムレータ８２からの最大増加寄与は３１単位または１２．４ミリ秒である。９７上のダンピングループからの最大増加値は、１５．６マイクロ秒の合計増加について８単位または３．２マイクロ秒である。
【００２４】
フィルター８０の変化応答をさらに示すため、フィルターの動作のフロー図を第３図に示し、以下に詳しく説明する。ステップ１０２において、信号ＥＲＲＯＲが、加算器９８によって、出力１４のＳＭＯＯＴＨ信号の入力１２の入力信号ＲＡＷとの差として決定される。ステップ１０４において、誤差識別器９６が、ＥＲＲＯＲ値がゼロに等しいか否かを決定する。もしＥＲＲＯＲの値がゼロの場合、ＳＭＯＯＴＨのフィルター出力はステップ１０５において前の値に加えて４で割られた切り捨てアキュムレータ８２の値を含むように増加される。従って、もしＲＡＷ入力の値が変化しない場合、１４におけるＳＭＯＯＴＨの出力値は、アキュムレータ８２がゼロの値である時、すなわちＡＣＣがゼロの時、同一のままである。
【００２５】
ステップ１０６において、ＥＲＲＯＲの値がゼロであることが判定できない場合、識別器９６によって見られる９９でのＥＲＲＯＲの符号が決定される。もしＥＲＲＯＲ符号が負の場合、ＥＲＲＯＲ値が−１２７単位以下であるか否かを決定するために、ステップ１０８があらかじめ形成されている。もし−１２７以下なら、ＥＲＲＯＲ値はステップ１１０で−１２７である。そうでなければ、ＥＲＲＯＲ値はそのままである。ステップ１１２において、デルタ値ＤＥＬが１６で割ったＥＲＲＯＲ値に等しい−１にセットされる。ＥＲＲＯＲ値の最小が−１２７であるので、ＤＥＬの最小値は−８である。アキュムレータ８８のＳＭＯＯＴＨ出力値はその時には前の値にデルタ値ＤＥＬを加えたものと等しくなるようにセットされる。
【００２６】
次に、ステップ１１４で、アキュムレータ８２の内容ＡＣＣの符号が決定される。アキュムレータ８２の先の反復からのＡＣＣの符号が正であって、かつ識別器９６によって与えられるＥＲＲＯＲの符号がその時に負の場合、これら２つの間の符号には違いが存在する。したがって、アキュムレータ８２中のＡＣＣの値が０にセットされ、そしてその内容はステップ１１６ではきだされる。しかしながら、ステップ１１４で、先の反復からのアキュムレータＡＣＣの符号がなお負の場合、ステップ１２０が実行され、アキュムレータ内容ＡＣＣが１単位だけ減分される。次に、アキュムレータ値ＡＣＣが許容最小値である−１２８単位以下であるか否かを決定するために、ステップ１２２が実行される。もしそうなら、アキュムレータ値ＡＣＣは−１２８に維持される。もしそうでないと、アキュムレータ値ＡＣＣはそのままに置かれ、ステップ１０５が実行される。４で割ったＡＣＣの整数値は端数を切り捨てられたＳＭＯＯＴＨの前の値に加えられる。もしＡＣＣが４またはそれ以上のとき、ＳＭＯＯＴＨの新たな値が確立される。
【００２７】
ステップ１０６を再び参照すると、ＥＲＲＯＲの符号が正であると決定されると、ＥＲＲＯＲの値が１２７より大きいか否かを決定するために、ステップ１３０が実行される。もしそうなら、ＥＲＲＯＲ値はステップ１３２で１２７に維持される。次に、ステップ１３４が実行され、デルタ値ＤＥＬがＥＲＲＯＲ割る１６に１を足した値となるように設定される。このように、この値についての最大値ＤＥＬは＋８である。ＳＭＯＯＴＨ値はその以前の値にこのデルタ値ＤＥＬを加えたものに等しくなるまで増加する。次にステップ１３８において、前の反復によるアキュムレータ８２のＡＣＣの符号が決定される。もし今正であるＡＣＣの入力符号についてそれが負の場合、ＡＣＣの値はステップ１１６においてゼロになるようリセットされ、そして内容が掃き出される。もし前の反復によるＡＣＣの符号がまた正であると、アキュムレータ値ＡＣＣステップ１４０で１単位増加する。ステップ１４２において、ＡＣＣの値が１２７単位以上か否かが決定される。もしそうなら、ＡＣＣの値は１２７に維持される。もし違うなら、ＡＣＣの値はそのままにされる。次に、ＳＭＯＯＴＨ値がそれに４で割ったＡＣＣの整数値を加えたものに等しくなるように、１０５が形成されている。
【００２８】
大きいステップ入力に対し、アキュムレータＡＣＣの値が増加し続けまたはフィルターの各反復毎に減少し続け、ＳＭＯＯＴＨの最大増加が３９、すなわち１２７を４で割った切り捨て整数値に、加算器９０に向かう９７上の掃き出し利得部分による８単位を加えたものであることが理解できる。フィルター出力ＳＭＯＯＴＨが入力値ＲＡＷまでまたはそれを越えるまで増加または減少してしまうと、つぎの反復の間に、アキュムレータ制御器８４は、８６における入力の誤差符号が前の反復によるアキュムレータ８２中のＡＣＣの符号と異なることを決定し、したがってその内容を掃き出す。この反復に対し、＋８または−８単位のみが掃き出し利得部分によってライン９０上に加えられる。もしライン１４の出力ＳＭＯＯＴＨが２−３単位以上入力値ＲＡＷを越えて振れる場合、フィルターの次の反復により、ゼロでない値が整数割り算回路９４によって与えられようにアキュムレータ８２の内容ＡＣＣが増加または減少させられ、このよううにしてライン１４の出力ＳＭＯＯＴＨがライン１２の入力信号ＲＡＷにより早く等しくなるように寄与する。
【００２９】
フィルターが、ステップ入力で表した場合に、最小のアンダーシュートで如何に敏速に変化しそして立ち上がるかをしめすため、図４を参照する。時間Ｔ0 からＴ1 で９７上の減衰利得ＤＥＬのみがフィルター出力のみが増加に寄与する。時間Ｔ1 からＴ2 で、アキュムレータ値ＡＣＣが最大値１２７まで増加し続け、そして立ち上がりに寄与する。時間Ｔ2 においてアキュムレータ８２の値ＡＣＣが１２７に等しくなり、そして切り捨てがなされる整数割り算回路９４の出力が３１単位である。これら３１単位に９７上の減衰利得による８単位を加えた合計３９単位、および時間Ｔ2 からＴ3 の傾斜が３９単位である。時間Ｔ3 において、ＳＭＯＯＴＨの出力値は入力値ＲＡＷに等しいかそれを越え、そして次の反復において、アキュムレータ８２の内容はダンプされる。図示のように、前の反復の間にアキュムレータ８２の寄与が十分大きくてＳＭＯＯＴＨの新たな値が入力値ＲＡＷを僅かに越えてしまう場合、フィルターの出力値は僅かにオーバーシュートする。時間Ｔ3 からＴ4 で、ＳＭＯＯＴＨの出力値が入力値ＲＡＷに等しくなるまで、ＳＭＯＯＴＨは減少する。出力値ＳＭＯＯＴＨが入力値ＲＡＷに適合するまで、アキュムレータ８２が主に寄与する。
【００３０】
図４から分かるように、変化曲線の傾きは敏速に反復当たり３９単位に到達し、したがって早い応答時間を提供し出力信号の入力信号への収束を敏速に達成する。この収束の期間はＴt として示される。１６．６７ミリ秒を表すデジタルカウントから２０ミリ秒を表すカウントに行くために、Ｔt の期間は約５．５秒である。この早い収束時間が最小のオーバーシュートで達成されることが理解できる。
【００３１】
以下の表１を参照すると、入力としての反復毎のフィルター出力ＳＭＯＯＴＨの値は１６．６７ミリ秒に対応する４１，６６７カウントから２０ミリ秒に対応する５０，０００カウントに変わる。
【００３２】
最初、ＳＭＯＯＴＨのカウント値が、図４の時間Ｔ0 からＴ1 に対応する減衰利得によってのみ増加することが分かる。この増加は時間Ｔ1 からＴ2 に対応して、そして主に反復によりＳＭＯＯＴＨを３９単位まで増加させる時間Ｔ2 からＴ3 に対応して大きくなる。最終の幾つかの反復の間に、出力ＳＭＯＯＴＨが早い収束のため入力ＲＡＷに等しくなるよう低下されることが分かる。
【００３３】
【表１】
0003730316.tif 000002
【００３４】
【表２】
0003730316.tif 000003
【００３５】
【表３】
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【００３６】
【表４】
0003730316.tif 000005
【００３７】
【表５】
0003730316.tif 000006
【００３８】
【表６】
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【００３９】
【表７】
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【００４０】
【表８】
0003730316.tif 000009
【００４１】
要約すると、本発明に従うフィルターは別個のアナログ回路として、またはマイクロコントローラを使用するソフトウェア中にデジタル的に装填されて実現される。第１の積分器、場合によってアキュムレータは、その積分器またはアキュムレータに与えられる誤差の符号が先の反復によるその出力の符号に調和しなくなると、掃き出される。これはオーバーシュートを防止する。リミッターが積分器／アキュムレータ出力の範囲を制限する。整数割り算回路が、第２の積分器またはアキュムレータに加えられる前に、積分器またはアキュムレータの値の２進スケーリングを、切り捨てとともに、提供する。第１のアキュムレータまたは第１の積分器の出力の掃き出しにより、識別器からの誤差がゼロに近づいた時にタイプ２のループからタイプ１のループにフィルターを変化させる。正の誤差、負の誤差または誤差なしのいずれかのレベルに量子化するために、誤差識別器がまた使用される。第１の積分器または第１のアキュムレータがこの誤差符号に応答する。第２の積分器または第２のアキュムレータがさらに使用されている。第１のアキュムレータまたは第１の積分器は、図４に示しまた表１に示すように、次の積分の間、大きな重みで大きい単位ステップ入力に寄与する。
【００４２】
本発明のフィルターは容易にそして安価にハードウェアおよびソフトウェアに実現でき、表示システム用のＶＳＹＮＣ入力のフィルタリングに良好に適合し、また他の制御システムに適合する。
【００４３】
本発明は特定の実施例について説明されたが、本出願を読んだ当業者には多くの変更および修正が明らかである。それゆえ、付随の特許請求の範囲は選考技術に鑑みそのような変更修正を広く含むものである。
【００４４】
以上の説明に関して以下の項を開示する。
（１）入力および出力を有するフィルターであって、
（イ）前記フィルターの入力からの入力信号および前記フィルターの出力からのフィードバック信号を受信し、そしてその差を示す第１の信号を提供する第１の回路、
（ロ）前記第１の信号の符号を示す第１の出力を提供する誤差識別器、
（ハ）前記識別器の第１の出力を受信する入力を有する第１の積分器であって、前記第１の積分器は第２の信号をその出力に提供し、そして前記第２の信号の符号が前記受信した識別第１出力の符号と異なる時に所定の値に前記第２の信号をリセットする第１の積分器、
（ニ）前記第１の積分器からの第２の信号および前記誤差識別器からの前記第１の出力を加え、そして前記の付加を示す第３の信号を発生する第２の回路、および
（ホ）前記第２の回路から前記第３の信号を受信する入力を有し、そしてフィルター出力に接続された出力を有する第２の積分器を有する前記のフィルター。
【００４５】
（２）前記第１の積分器の第２信号を受信しそして前記第２信号に整数割り算を実行し、そして前記整数割りされた第２信号を前記第２の回路に出力する整数割り算回路をさらに有する（１）記載のフィルター。
【００４６】
（３）前記誤差識別器の第１の出力がまた第１の回路の第１信号の大きさに関連する大きさを有する（１）記載のフィルター。
【００４７】
（４）前記第１の回路の第１信号が所定の値以下の時、前記誤差識別器の第１の出力の大きさが前記第１の回路の第１信号の大きさに等しい（３）記載のフィルター。
【００４８】
（５）前記第１の積分器の第２の信号の大きさを所定の大きさに制限するリミッタ回路をさらに有する（１）記載のフィルター。
【００４９】
（６）入力および出力を有するフィルターを使用した信号処理の方法であって、
（イ）フィルター入力の入力信号からフィルター出力のフィードバック信号を減算してそれらの差に関する差信号を発生させ、
（ロ）前記差の符号を決定し、
（ハ）第１のアキュムレータ出力信号を提供するために前記差の符号に対応する第１のアキュムレータを増加または減少させ、しかし、もし差の符号が前記前の第１のアキュムレータ出力信号の符号と異なるときには前記第１のアキュムレータ出力信号をリセットし、
（ニ）前記第１のアキュムレータ出力信号を前記差信号に加えて加算信号を発生させ、
（ホ）その入力に与えられる前記加算信号を有しそしてフィルター出力に出力を提供する第２のアキュムレータを増加させ、そして
（ヘ）前記ステップ（イ）から（ホ）を繰り返すことを有する方法。
【００５０】
（７）前記（ニ）のステップで前記差信号に加算されるまえの前記ステップ（ハ）において前記第１のアキュムレータ出力信号の整数割り算を実行するステップをさらに有する（６）項記載の方法。
【００５１】
（８）前記第１のアキュムレータ内容の符号が前記第１のアキュムレータに与えられる前記差信号の符号と異なるとき、前記ステップ（ハ）における前記第１のアキュムレータの内容を掃き出させるステップをさらに有する（６）項記載の方法。
【００５２】
（９）前記第１のアキュムレータ出力信号の値を所定の値に制限するステップを有する（６）項記載の方法。
【００５３】
（１０）オーバーシュートおよびリンギングのない早い整定と収束のためにループ誤差がゼロに近づくにつれタイプ２ループからタイプ１ループに変化するトラッキングフィルター１０、８０。フィルターはハードウェア中のアナログ回路１０で、またはソフトウェア中でデジタル的８０のいずれかで実施される。第１の積分器または第１のアキュムレータは、前の反復による出力３２の符号が誤差識別器２２、９６による入力２６に与えられる誤差信号の符号と等しい限り、識別器２２、９６の出力誤差値を増加または減少させるために使用される。第１の積分器出力はリミッタ４２によって最小および最大値の間の範囲に制限される。もし第１の積分器の符号が入力の符号と異なると、第１の積分器またはアキュムレータの内容がはき出される。第１の積分器または第１のアキュムレータからの出力は、第２の積分器５０または第２のアキュムレータ８８に加えられる前に、その値をスケーリングするための２進スケーリング４４、９４を有する。
【００５４】
関連出願
以下の同一出願人の出願を引用する。
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【図面の簡単な説明】
【図１】アナログ回路として示された本発明の好適実施例に従うトラッキングフィルターのブロック図。
【図２】マイクロコントローラを用いたソフトウェアで実施したフィルターのデジタル式好適実施例のブロック図。
【図３】図２に示したデジタルトラッキングフィルターのフローチャート図であり、アキュムレータの入力および出力の符号が異なる時、第１のアキュムレータの内容がはき出される。
【図４】ステップ入力に比較したフィルター応答の図式図であり、フィルター出力は入力信号に適合するように敏速に立ち上がり、そして最小のオーバーシュートで早い設定時間を有する。
【符号の説明】
１０、８０  トラッキングフィルター
２２、９６  誤差識別器
２６  入力
３０  第１の積分器
３２  出力
４２  リミッタ
４４、９４  ２進スケーリング
５０  第２の積分器
８２  第１のアキュムレータ
８８  第２のアキュムレータ
【図１】
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【図２】
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【図３】
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【図４】
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