(57)【特許請求の範囲】
【請求項１】
基板上に貴金属を含む材料からなる下部電極を形成し、該下部電極上に誘電体層を形成し、該誘電体層上に上部電極を形成するキャパシタの製法であって、前記下部電極を導電性材料の積層構造により形成し、該積層構造の少なくとも最下層を電極材料のコート剤を塗布することにより表面が平坦化されるように形成し、前記積層構造の少なくとも最上層を前記コート剤によらないで金属膜を被膜形成することにより金属層として形成し、該下部電極上に前記誘電体層を設けるキャパシタの製法。
【請求項２】
前記下部電極の最上層を構成する金属層をＰｔにより形成する請求項１記載のキャパシタの製法。
【請求項３】
基板上に貴金属を含む材料からなる下部電極を形成し、該下部電極上に誘電体層を形成し、該誘電体層上に上部電極を形成するキャパシタの製法であって、貴金属の有機化合物またはハロゲン化物を有機溶剤に溶かすことによりコート剤を調製し、該コート剤を前記基板上に塗布し、加熱処理をすることにより有機物およびハロゲンを蒸発させ、その後前記貴金属の酸化物を還元することにより前記貴金属の金属材料からなる前記下部電極をその表面が平坦化されるように形成し、該下部電極上に前記誘電体層を設けるキャパシタの製法。
【請求項４】
前記下部電極を構成する金属材料がＰｔである請求項３記載のキャパシタの製法。
【請求項５】
前記誘電体層を強誘電体または高誘電率材料により形成する請求項１ないし４のいずれか１項記載のキャパシタの製法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリやＤＲＡＭなどのキャパシタのように、半導体層に設けられる絶縁膜の上などの基板上に下部電極、誘電体層、上部電極が積層されることにより形成されるキャパシタの製法に関する。さらに詳しくは、基板表面の凹凸などによりキャパシタ特性が影響を受けることのないキャパシタの製法に関する。
【０００２】
【従来の技術】
強誘電体メモリに用いられるキャパシタは、たとえばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）系や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）系などの強誘電体材料が用いられる。また、ＤＲＡＭなどに用いられるキャパシタには常誘電体ではあるが、高誘電率のＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）系の誘電体材料などが用いられる。これらの誘電体材料は成膜後に結晶化のため、６５０〜８５０℃の酸素雰囲気でのアニールを必要とする。また、強誘電体層を結晶化させるため、その格子定数が隣接する電極材料の格子定数とマッチングしている必要がある。これらの点からこの種のキャパシタの電極材料としては格子定数が強誘電体材料と近く、熱的に安定なＰｔやＩｒまたはこれらの合金が用いられている。また、ＩｒＯ2 、ＲｕＯ2 、ＲｈＯ2 、ＲｈＯ3 などの貴金属の酸化物も導電性があり、前述の金属層との複層により、または単独で電極として使用されることもある。これらの電極材料は、貴金属が主成分であることから一般にスパッタリング法により成膜されている。
【０００３】
前述のように、この種のキャパシタの電極は主にスパッタリング法により成膜されているが、スパッタリング法を用いる場合、基板表面に異物や凹凸があると、それを反映して下部電極の表面にもそのまま凹凸が形成される。他に真空蒸着法やＣＶＤ法により形成される場合もあるが、スパッタリング法と同様にその表面は基板表面の状態を反映している。そのため、電極の形成はその下地である基板の影響を大きく受け、図４（ａ）に示されるように、基板１１の表面に異物１５が存在すると、その異物１５の部分が盛り上がって下部電極１２が形成される。この上に設けられる強誘電体層１３がスパッタリング法により設けられれば、図４（ａ）に示されるように、強誘電体層１３にも異物による盛り上がりができ、その上に設けられる上部電極１４にも同様の凹凸部が形成される。そのため、凹凸部の段差部分Ａの強誘電体層１３に膜厚の薄いウイークポイント部が形成され、耐圧が低くなったり、両電極間でショートしたりするという問題がある。誘電体層はその成膜の困難性からゾルゲル法により形成される場合があるが、その場合には図４（ｂ）に示されるように、誘電体層１３の表面が平坦化され、上部電極１４も平坦に形成される。しかし、基板１１上の異物１５により下部電極１２が盛り上がった部分は強誘電体層１３が非常に薄くなり、ウイークポイントとなって、前述と同様の問題が発生する。
【０００４】
また、凹凸の原因が異物でなく、たとえば図５に示されるように、ポリシリコン膜１６などのように結晶グレインにより表面に凹凸があるものの上にキャパシタを形成する場合でも、その凹凸により異物の場合と同様に局部的に誘電体層の膜厚が薄くなったり、結晶性の劣化が発生して不良の原因となる。さらに、ＳｉＯ2 膜などに設けられるコンタクトホール中にポリシリコンやＷ（タングステン）などのプラグを形成する場合、ＳｉＯ2 膜の表面とプラグの表面に段差が生じる場合がある。このような段差の場合も同様である。
【０００５】
【発明が解決しようとする課題】
前述のように、基板上に形成される強誘電体または高誘電率の誘電体材料により形成されるキャパシタは、貴金属を含む材料をスパッタリング法または真空蒸着法により成膜することにより下部電極が形成されているため、基板表面に異物や凹凸があると下部電極の表面にもそのまま凹凸が現れる。そのため、その上に成膜される誘電体層にも凹凸ができてウイークポイントが形成されたり、部分的に膜厚の非常に薄い部分が形成される。その結果、誘電特性が一定にならなかったり、上下電極間でショートが発生したりするという問題がある。
【０００６】
本発明は、このような問題を解決するためになされたもので、基板表面に異物や凹凸があっても、強誘電体層の膜厚に不均一が生じなくて容量特性や耐圧特性の低下や歩留りの低下が生じないキャパシタの製法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によるキャパシタの製法は、基板上に貴金属を含む材料からなる下部電極を形成し、該下部電極上に誘電体層を形成し、該誘電体層上に上部電極を形成するキャパシタの製法であって、前記下部電極を導電性材料の積層構造により形成し、該積層構造の少なくとも最下層を電極材料のコート剤を塗布することにより表面が平坦化されるように形成し、前記積層構造の少なくとも最上層を前記コート剤によらないで金属膜を被膜形成することにより金属層として形成し、該下部電極上に前記誘電体層を設けることを特徴とする。前記下部電極の最上層を構成する金属層をＰｔにより形成することにより、強誘電体層との格子定数のマッチングを図ることができる電極になる。
【０００８】
ここに貴金属とは、熱的、化学的に安定な金属で、優れた電気伝導性を有するものを意味し、Ａｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ａｇ、Ｐｄ、Ｒｈ、Ｒｕ、Ｒｅなどを含む。
【０００９】
前記誘電体層を強誘電体または高誘電率材料により形成する場合にとくに有効である。
【００１２】
また、本発明によるキャパシタの製法の他の形態は、基板上に貴金属を含む材料からなる下部電極を形成し、該下部電極上に誘電体層を形成し、該誘電体層上に上部電極を形成するキャパシタの製法であって、貴金属の有機化合物またはハロゲン化物を有機溶剤に溶かすことによりコート剤を調製し、該コート剤を前記基板上に塗布し、加熱処理をすることにより有機物およびハロゲンを蒸発させ、その後前記貴金属の酸化物を還元することにより前記貴金属の金属材料からなる前記下部電極をその表面が平坦化されるように形成し、該下部電極上に前記誘電体層を設けることを特徴とする。金属材料がＰｔである場合にとくに好ましい。
【００１３】
【発明の実施の形態】
本発明者は、前述のように、とくに強誘電体や高誘電率材料を有するキャパシタを半導体基板の絶縁膜などが積層された基板表面などに形成する場合に、その表面の凹凸や異物に基づく歩留りの低下や特性の低下を防止するため、鋭意検討を重ねた結果、ＰｔやＩｒなどの貴金属でもフッ素や塩素などのハロゲンまたはＣ3 Ｈ5 基などの有機物とは化合物を作りやすく、しかも１５０〜４５０℃程度で分解しやすい性質を有していることを見出した。さらに、化合物を分解する際に金属の酸化物となりやすいが、これらの貴金属の酸化物で、ＯｓＯ2 、ＩｒＯx 、ＰｔＯx 、ＲｕＯx 、ＲｅＯx 、ＲｈＯx などは導電性を有していると共に、耐熱性に優れた性質を有している。この中でも、ＩｒＯ2 、ＲｅＯ2 、ＲｕＯ2 はとくに耐熱性に優れてそのまま電極材料として使用できる性質を有している。本発明は、貴金属のこれらの性質を利用して、強誘電体などの高温の熱処理を必要とする下部電極を電極材料のコート剤の塗布により形成することにより、前述の基板表面の異物や凹凸による問題を解決したものである。
【００１４】
つぎに、具体例に基づき本発明のキャパシタの製法について図１を参照しながら詳細に説明をする。まず、半導体層などの表面にＳｉＯ2 などの絶縁膜などが形成された基板１の表面に、電極材料のコート剤を塗布し、加熱して分解することにより、表面が平坦化された下部電極２を形成する。そして、その表面に、たとえばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）などの誘電体材料をスパッタリング法などにより５００〜３０００Å程度成膜する。その後スパッタリング法などにより、たとえばＩｒＯ2 やＰｔやＩｒなどを成膜して上部電極４を形成する。その後、酸化雰囲気中で６５０〜８５０℃程度の高温で１〜６０分程度の熱処理をして強誘電体材料の結晶化を行う。図１で、５は基板１の表面に存在する異物である。
【００１５】
下部電極２を形成する電極材料のコート剤は、たとえばＰｔ、Ｉｒ、Ｒｈ、Ｏｓなどのハロゲン化物をアルコールやエーテルなどの有機溶媒に溶かして液状にすることにより調製される。すなわち、たとえばＰｔＣｌ4 は３７０℃で分解し、ＰｔＢｒ2 は２５０℃で分解し、ＰｔＢｒ4 は１８０℃で分解し、ＰｔＩ2 は３２５℃で分解し、ＩｒＦ3 は２５０℃で分解し、ＲｈＦ6 やＲｈＢｒ3 も低温で分解し、ＲｈＣｌ3 は４５０℃で分解する。また、ＯｓＢｒ4 やＯｓＣｌ3 も３５０〜４５０℃程度で分解する。したがって、Ｐｔ、Ｉｒ、Ｒｈ、Ｏｓなどをこれらのハロゲン化物としてアルコールやエーテルなどの有機溶媒に溶かして液状にすることにより、Ｐｔ、Ｉｒ、Ｒｈ、Ｏｓなどを主成分とする電極材料のコート剤を調製することができる。
【００１６】
この電極材料のコート剤をスピンコートまたはディップ法により基板１の表面に１００〜１０００Å程度の厚さに塗布する。そして、ホットプレートやオーブンなどの乾燥装置により、４００〜６００℃で、２０〜６０分程度の加熱処理をすることにより、ハロゲンおよび有機溶媒を蒸発させる。この際に有機溶媒中の酸素とＰｔやＩｒなどの貴金属が酸化し、ＩｒＯ2 、ＲｕＯ2 、ＲｈＯ2 、ＲｈＯ3 などの安定した導電性の酸化物が形成される。必要であれば高温で結晶化アニールを行う。Ｐｔの場合は、ＰｔＯ2 が形成されるが、ＰｔＯ2 は完全な無水が得られず、４５０℃程度で分解するため、電極材料としては適さない。そのため、Ｐｔの場合はハロゲンおよび有機溶媒を蒸発させた後に、さらに還元性雰囲気で還元して酸素を除去しＰｔ単体の電極とすることが好ましい。他の酸化物の場合も還元して金属単体とすることもできる。さらに、１種類の金属でなくても、（Ｉｒ，Ｒｕ）Ｏ2 や（Ｐｔ，Ｉｒ）Ｏ2 などの２以上の金属元素を含む酸化物またはこれらを還元した２以上の金属元素からなる合金でもよい。
【００１７】
電極材料のコート剤を調製する場合に、貴金属のハロゲン化物を形成しなくても、たとえばＩｒ（Ｃ3 Ｈ5 ）3 、Ｐｔ（Ｃ3 Ｈ5 ）3 、Ｉｒ（Ｃ3 Ｈ5 ）（Ｃ5 Ｈ5 ）、Ｐｔ（Ｃ3 Ｈ5 ）（Ｃ5 Ｈ5 ）などの有機化合物を調製してもよい。このような有機化合物でも２００〜５００℃程度に昇温することにより、分解して有機物が蒸発し、導電性の貴金属の酸化物が形成される。
【００１８】
本発明によれば、強誘電体などの誘電体層を貴金属を有する電極材料により挟持するキャパシタを、絶縁膜などが半導体層上に積層された基板の上に形成する場合に、コート剤にした電極材料を基板上にコーティングすることにより下部電極を形成しているため、図１に示されるように、基板１上に異物５があっても下部電極２の表面は平坦化される。そのため、その上にスパッタリング法などにより形成される誘電体層３は平行な平面により形成される。一方、異物５のある部分は下部電極２が非常に薄くなるが、電極は導電性に形成されておればよく、誘電体層が局部的に薄くなるのと異なり、電極に局部的に薄い部分があってもキャパシタ特性には何等影響を与えない。しかも、下部電極２の一部が誘電体層３内に盛り上がることがないため、上部電極４との接触の危険性もなくなる。その結果、上下電極のタッチによる不良や性能不良が発生することがなく、歩留りが向上し、品質の高いキャパシタが得られる。
【００１９】
前述の例では基板上に異物が存在する場合の例であったが、異物の凹凸に限らず、図２に示されるような、基板１上のポリシリコン膜６などの結晶グレインによる凹凸や、図３に示されるような、基板１上の配線膜７と接続するために、ＳｉＯ2 などからなる絶縁膜８に設けられたコンタクトホール内のプラグ９と接続する下部電極２を形成する場合に、プラグ９と絶縁膜８表面との間に生じる段差の場合でも、下部電極２の上面で平坦化されるため、誘電体層は平行な面を有するように形成され、キャパシタ特性が非常に安定する。
【００２０】
また、前述の例では、下部電極を１層で形成する例であったが、たとえばＩｒＯ2 層とＰｔ層の複層により形成し、Ｐｔ層により強誘電体層との格子定数のマッチングを図り、強誘電体材料のＰｂなどの元素の拡散をＩｒＯ2 層により防止する構造の場合には、全ての層を前述の平坦化する方法により形成してもよいが、少なくとも１層が前述の平坦化する方法により形成されれば下部電極２の表面が平坦化される。そのため、その上に設けられる誘電体層も平行な面で形成され、電極ショートによる不良やキャパシタ性能の低下が生じない。
【００２１】
【発明の効果】
本発明によれば、強誘電体材料または高誘電率材料などの誘電体層を挟持する電極材料がＰｔ、Ｉｒなどの貴金属を含む材料からなる場合でも、下部電極をコート剤により形成するため、強誘電体メモリやＤＲＡＭなどの半導体メモリなどに用いられる凹凸を有し得る基板上に形成されるキャパシタの歩留りを向上させると共に、性能を安定化させて信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の製法により形成されるキャパシタの一例の断面説明図である。
【図２】本発明の製法により形成されるキャパシタの他の例の断面説明図である。
【図３】本発明の製法により形成されるキャパシタの他の例の断面説明図である。
【図４】従来の製法により形成されるキャパシタの一例の断面説明図である。
【図５】従来の製法により形成されるキャパシタの一例の断面説明図である。
【符号の説明】
１    基板
２    下部電極
３    誘電体層
４    上部電極
５    異物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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