(57)【特許請求の範囲】
【請求項１】
メモリセル（１）と、該メモリセル（１）とは異なる領域の論理領域（２）と、ダミー構造と、シリコン基板（３）上に配置された下部酸化物層（４）と、該下部酸化物層（４）上に配置された上部酸化物層（５）とを有し、
各メモリセル（１）は、シリコン基板（３）と下部酸化物層（４）との間の領域に少なくとも１つのトランジスタ（６）を備えると共に、下部酸化物層（４）と上部酸化物層（５）との間の領域にコンデンサ（１０）を備え、
コンデンサ（１０）は、電極（１３）と該電極（１３）よりも厚さがある電極（１１）とを備えると共に、２つの電極（１１，１３）の間に配置された強誘電体（１２’）を含み、該コンデンサ（１０）の電極（１１）は、下部酸化物層（４）に隣接すると共に、該下部酸化物層（４）において導電性材料で満たされているコンタクトホール（１２）を介して、トランジスタ（６）のドレインに電気的に接続されており、
各論理領域（２）は、シリコン基板（３）と下部酸化物層（４）との間の領域に少なくとも１つのトランジスタ（１５）を備え、
トランジスタ（１５）のドレインは、下部酸化物層（４）および上部酸化物層（５）を貫通すると共にその内部が導電性材料で満たされているコンタクトホール（１９）を介して、上部酸化物層（５）の頂上側に配置される電極と電気的に接続されており、
半導体メモリ素子における、メモリセル（１）のコンデンサ（１０）と論理領域（２）のコンタクトホール（１９）との間に備えられるダミー構造（２２，２３）によって、メモリセル（１）の形態と論理領域（２）の形態とが互いに平坦化され、
コンタクトホール（１９）は、コンタクトホール（１９）における上部酸化物層（５）の内部に配置されている、電極（１１）と同じ厚さのプラグ（２０）と、コンタクトホール（１９）の下部領域における下部酸化物層（４）の内部に配置されている、コンタクトホール（１２）を満たす材料と同じ材料からなるプラグ（２１）とを備えていることを特徴とする半導体メモリ素子。
【請求項２】
オフセット構造として、電極（１３）の上部に接続することによりコンデンサ（１０）とトランジスタ（６）とが電気的に接続されるように、電極（１３）が金属薄膜により覆われていることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
ダミー構造（２２，２３）は、電極（１１）と同じ厚さであることを特徴とする請求項１または２に記載の半導体メモリ素子。
【請求項４】
ダミー構造（２２，２３）は、電極（１１）と同じ材料を含んでいることを特徴とする請求項２または３に記載の半導体メモリ素子。
【請求項５】
論理領域（２）におけるトランジスタ（１５）のドレインが、上部酸化物層（５）の頂上側に配置される電極と電気的に接続されるように、論理領域（２）のコンタクトホール（１９）における、少なくとも上部酸化物層（５）の内周部の領域は、電極（１１）と同じ厚さ、かつ電極（１１）を形成する材料と同じ材料を含んでいることを特徴とする請求項１〜４の何れか１項に記載の半導体メモリ素子。
【請求項６】
電極（１１）を形成する材料と同じ材料からなるプラグ（１２，２１）は、下部酸化物層（４）におけるコンタクトホール（１２，１９）内に備えられていることを特徴とする請求項１〜５の何れか１項に記載の半導体メモリ素子。
【請求項７】
電極（１１）よりも厚さが薄い電極（１３）は、該電極（１１）と同じ金属材料を含んでいることを特徴とする請求項１〜６の何れか１項に記載の半導体メモリ素子。
【請求項８】
電極（１１）よりも厚さが薄い電極（１３）は、白金、イリジウム、二酸化イリジウム、ルテニウム、酸化ルテニウム、パラジウム、三酸化ストロンチウムルテニウムあるいはそれらの結合物を含んでいることを特徴とする請求項１〜７の何れか１項に記載の半導体メモリ素子。
【請求項９】
コンデンサ（１０）の電極（１１）と同じ厚さである材料のプラグは、コンタクトホール（１９）の中に形成されることを特徴とする請求項１〜８の何れか１項に記載の半導体メモリ素子。
【請求項１０】
コンタクトホール（１２）を満たしている材料と同じ材料からなるプラグ（２１）は、コンタクトホール（１９）の下部領域における、下部酸化物層（４）の内部に備えられていることを特徴とする請求項１〜９の何れか１項に記載の半導体メモリ素子。
【発明の詳細な説明】
本発明は、メモリセル、論理領域およびダミー構造を備え、請求項１の序文に従って、日本の特許要約書、ｖｏｌ．１９９６，Ｎｏ，６，１９９６年６月２８日と、日本国特許公開公報０８０４６１４９号（松下電器株式会社），１９９６年２月１６日、から知られているような半導体メモリ素子に関するものである。
【０００１】
このタイプの半導体メモリ素子は、日本の特許要約書である、ｖｏｌ．１９９６，Ｎｏ，１０，１９９６年１０月３１日と、日本国特許公開公報０８１６２６１８号（ソニー株式会社），１９９６年６月２１日、からも知られている。
【０００２】
日本の特許要約書である、ｖｏｌ．１９９７，Ｎｏ，１１，１９９７年１１月２８日と、日本国特許公開公報０９１９９６７９号（日本電気株式会社），１９９７年７月３１日は、互いの上面に適合した複数のプラグを持つ導電性プラグを持つ半導体装置を開示している。
【０００３】
強誘電体コンデンサ、あるいは高誘電率を持つコンデンサを備えたこのタイプの半導体メモリ素子は、例えば、米国特許公報５，８５４，１０４号や、欧州特許公報０５１６０３１号に開示されており、ＦＲＡＭやＤＲＡＭとしても知られている。コンデンサの強誘電体として適した材料の例としては、ＳＢＴ（ＳＢＴはＳｒＢｉ２  Ｔａ２  Ｏ９  を示す）とＳＢＴＮ（ＳＢＴＮはＳｒＢｉ２  （Ｔａ１−ｘ  Ｎｂｘ  ）２  Ｏ９  ）、またはＰＺＴ（ＰＺＴはＰｂ（Ｚｒ１−ｘ  Ｔｉｘ  ）Ｏ３  を示す）がある。
【０００４】
本発明の主題は、特に、ＢＳＴ（ＢＳＴはＢａ１−ｘ  Ｓｒｘ  ＴｉＯ３  ）やＴａ２  Ｏ３  をもって作用するＤＲＡＭにも関係している。これらの材料は、電極として、Ｐｔあるいはこれに匹敵するものを必要としている。さらに、比較的厚い下部電極は、比較的高い集積密度のために、側壁を使うためにも必要とされる。
【０００５】
Ｐｔ，Ｉｒ，ＩｒＯ２  ，ＲｕＯ２  ，Ｐｄ，ＳｒＲｕＯ３  やこれらの結合物がコンデンサのより厚い電極のための材料として普通に用いられており、該電極は対応するメモリセルのトランジスタに接続されている。
【０００６】
下部電極として下段にも示したこの電極の厚さは、誘電体コンデンサに必要とされるキャパシタンスに依存して、数百ｎｍである。厚い電極上に積層された強誘電体あるいは高誘電率を持つ金属は、コンデンサ構造の全体の厚さにも貢献する。カウンタ電極は、強誘電体あるいは高誘電率の金属の外側に積層され、このカウンタ電極は、上部電極として下段にも示されている。全体的な結果としては、数百ｎｍ厚のコンデンサ構造である。
【０００７】
このコンデンサ構造は、問題の半導体メモリ素子のセル配列内にだけ存在しているので、同様に厚い構造は半導体メモリ素子の論理領域において発生しないが、セル配列と半導体メモリ素子の残り、例えば論理領域との間の形態には、かなりの差がある。この形態は、この素子を形成する間の半導体メモリ素子の金属被膜形成をかなり困難にする。さらに、中間酸化物（上部酸化物層）から上部電極あるいはセル配列の外側のトランジスタまでのエッチング深さは、相当差がある。
【０００８】
この従来技術を鑑みれば、本発明の課題は、セル配列と論理領域との間の意味ありげにより同一の形態を持つ前置き部分で述べられたタイプの半導体メモリ素子を供給することであり、それゆえ、とりわけ問題をより少なくして、金属薄膜形成されることができる。
【０００９】
この課題は、クレーム１の内容により達成される。本発明の有利な工夫はサブクレームの中で与えられている。
【００１０】
従って、本発明によれば、メモリセルの形態と論理領域の形態との間の差は、強誘電体コンデンサの外側にある領域において、コンデンサ構造のそれに一致する厚さに対して、本質的に補償されているか、あるいはダミー構造を与えることにより平均化される。
【００１１】
さらに、本発明の有利な点によれば、セル領域におけるコンデンサの厚い下部電極と同様の方法で構成されるためのこれらの領域において与えられたトランジスタに接続された論理領域における貫通接続のための対策がある。これは、論理領域における上部酸化物層におけるコンタクトホールが、厚いコンデンサ電極と同じ厚さの中に同じ材料で満たされていることを意味している。
【００１２】
これは、特に、形成上の有利な点の中でも、下部で厚いコンデンサ電極、厚いコンデンサ電極と同じ材料を含んでいる論理領域におけるダミー構造と、論理領域のコンタクトホールにおける接触とが、同じ形成段階の中で形成されることができるという結果を招く。論理領域におけるコンタクトバイアスの使用は、中間酸化物（上部酸化物層）におけるエッチング深さを、極めてより同一にする。
【００１３】
全体の結果としては、メモリセルと論理領域との間の形態における差は、本発明によれば、強誘電体と対応するコンデンサの上部電極の厚さの範囲内でだけ存在するメモリセルの有利な点の範囲内の厚さの差をもって、本質的に補償される。厚さにおけるこの差は、特色を表わして、２００±１００ｎｍである。
【００１４】
換言すれば、従来技術と比較して本発明の特別な特徴は、レベル補償のためのダミー構造と、論理領域におけるコンタクトバイアスとの両方にための下部の厚いコンデンサ電極のための材料の使用である。
【００１５】
本発明は、下段において、図面を参照しつつ、模範的な実施形態に基づいて、例を挙げてより詳細に説明されている。
その一部が図１に示されている不揮発性の半導体メモリ素子は、複数のメモリセルと複数の論理領域とからなっており、その内の１つのメモリセルと１つの論理領域とが表わされ、符号１および２により全体的に示されている。半導体メモリ素子は、知られているように、多層構造からなり、ベース層として、シリコン基板３と、該シリコン基板３の次に積層される酸化物層４と、該酸化物層４の次に積層される上部酸化物層５とを含む。下部酸化物層４は、例として、ＢＰＳＧやＴＥＯＳの薄膜であってもよい。一方、上記上部酸化物層５は、例えば、ＴＥＯＳ薄膜、または低い誘電率の材料（例えば、ＨＰＣＶＤ酸化物）からなる薄膜、またはそれらの化合物として形成される。これらの層の垂直方向における厚さは、一般的に、数千オングストロームである。
【００１６】
図示されておらず、例として、同様にＴｉＯ2薄膜からなるバリア層は、通常、下部酸化物層４と上部酸化物層５との間に設けられる。
【００１７】
高い誘電率の材料を含むＦｅＲＡＭｓやＤＲＡＭｓにおいては、互いに相違するべき２つのバリアが使用される。これらの１番目は、上記下部電極１１とプラグ１２との間のバリアである。このバリアは、層１２’のアニール中の上記プラグ１２（一般に、ポリシリコンからなる）の酸化を防ぐためのものである。上記バリア用の材料は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＩｒＯ2である。これらのバリアの２番目は、コンデンサの上方の上記Ｈ2バリアであり、該Ｈ2バリアは、金属被膜形成（例えば、Ｗの析出）中のＨ2の浸透を防ぎ、それゆえ層１２に対するダメージを防ぐためのものである。この層は、上部電極１３の上面にある。それは、また、コンデンサの外側の領域における層４の上にあってもよい。典型的な材料は、Ｓｉ3Ｎ4やＡｌ2Ｏ2である。ＴｉＯ2は、エッチングするのが難しく、かつこのバリア層がコンタクトホール１４および１９においてエッチングされなくてはならないために、特に適していない。
【００１８】
メモリセル１１は、トランジスタ６、好ましくはゲート７とソース８とドレイン９とを備えるＭＯＳＦＥＴトランジスタを含んでいる。ソース８とドレイン９とは、下部酸化物層４に隣接するシリコン基板３の中に形成され、一方、ゲート７が上記下部酸化物層４の中に形成される。
【００１９】
メモリセル１は、下部の酸化物層４を貫通し、優れた電気的伝導性の金属で満たされたコンタクトホールであるビア１２により、トランジスタ６のドレイン９に接続されている下部にある厚い電極１１を含む強誘電体コンデンサ１０も備えている。上記コンデンサ１０の下部電極１１に適した材料の例としては、上記にあげたその他の材料と同様に、白金、イリジウムがあり、上記ビア１２の材料には、好ましくはポリシリコンやＷがある。上記コンデンサ１０の下部の厚い電極１１は、強誘電体あるいは高い誘電率を有する材料１２’で覆われており、上記高い誘電率１２は、下部にある電極１１の厚い本体を、全ての側において取り囲んでおり、この電極の根元において、下部の酸化物層４の上面側にある距離に渡って水平に延びてもいる。コンデンサ１０は、比較的薄い層として、誘電体１２’を覆い、下部の電極１１よりもかなり薄い電極１３も含んでいる。コンタクトホール１４は、上記コンデンサ１０の上部電極１３と接触するために、上部酸化物層５の中に形成される。
【００２０】
論理領域２には、好ましくは、ＭＯＳＦＥＴトランジスタとして同様に形成されており、ソース１６とゲート１７とドレイン１８とを含む、さらなるトランジスタ１５がある。上記トランジスタ１５のソース、ゲート、およびドレインは、上記トランジスタ６と同様な方法で配置されている。すなわち、ソース１６とドレイン１８とが、シリコン基板３の中に配置され、一方、ゲート１７が下部酸化物層４の中に配置される。下部酸化物層４と上部酸化物層５とを完全に貫通しており、上部の酸化物層５の上面側において広がるコンタクトホール１９は、上記トランジスタ１５のドレイン１８と接触するために備えられている。
【００２１】
図１からも、メモリセル１と論理領域２との間のレベルまたは形態には、かなりの相違があることがわかる。これは、この素子を金属被膜形成することは更に難しく、中間酸化物または上部酸化物層５から上部電極まで、あるいはセル配列１の外側における上記トランジスタにおけるエッチングの深さは、かなり異なるという、導入部において記載した欠点に通じる。
【００２２】
これらの欠点は、図２に示される独創的な半導体メモリ素子のデザインにより克服される。図２は、図１に示したような、不揮発性の半導体メモリ素子の断面図を示している。すなわち、図１に示したその素子に対応する図２に示したその素子は、同じ符号で与えられている。以下の記載は、図１と図２とに示されるそれぞれの配置間の相違の説明を与えるだけであろう。
【００２３】
したがって、コンタクトホール１９には、その構成が、コンデンサ１０の下部電極１１とビア１２との構造と一致する構造がある。これは、上部酸化物層５の領域において、上記コンデンサ１０の下部電極と同じ厚みを有する材料のプラグ２０は、上部酸化物層５の領域におけるコンタクトホール１９内に配されており、ビア１２を満たす材料に相当する、さらに別のプラグ２１は、下部酸化物層４の内側のコンタクトホール１９の下部領域に備えられている。コンデンサ１０の下部にある厚い電極１１と材料のプラグ２０との間には、これらの素子と同じ材料で、同じ厚さで作られており、下部酸化物層４上のバリア層に隣接するダミー構造物２２がある。このタイプのさらなるダミー構造２３は、コンデンサ１０の他方側に示されており、図２において、その左側に与えられ、符号２３で示されている。
【００２４】
図１と図２との比較からわかるように、図２に示される配置は、実質的には、つり合っている形態を有している。すなわち、コンデンサ１０の下部の厚い電極１１が、メモリセル１と論理領域２との間で、誘電体１２および上部電極１３で覆われているという事実から生じるレベルの差は別として、レベルにほとんど差はない。この同じレベルにされた形態のために、必要とされる平坦化は、必要とされる金属被膜形成に対する、化学的機械的研磨より、問題なく実行され、中間酸化物、または上部酸化物層５から上部電極、セル配列１の外部のトランジスタまでのエッチングの深さは、かなり同一になる。
【００２５】
本発明は、望ましい具体例としての実施例に関して、上記のとおり記載しているが、これらの実施例に限定されるものではなく、数多くの方法で変形がなされる。
【００２６】
さらに、オフセット構造として、上部電極１３の金属薄膜により、コンデンサ１０とトランジスタ６とが上部から電気的に接続される。すなわち、上部電極１３は、該上部電極１３を覆う金属薄膜形成処理により、上部から接続可能となる。
【図面の簡単な説明】
【図１】  図１は、従来技術に従って、メモリセルがその中で論理領域と隣接する積層されたコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【図２】  図２は、本発明に従って、メモリセルがその中で論理領域と隣接する積層されたコンデンサを備えた不揮発性半導体メモリセルの断面図を示す。
【図１】
0003802808.tif 000002
【図２】
0003802808.tif 000003