(57)【特許請求の範囲】
【請求項１】
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有し、かつ、前記第１のパルス信号と逆極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理演算により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して所定のパルス幅を有してなるバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。
【請求項２】
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、正極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する負極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理和により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち下がり、かつ、所定のパルス幅を有する負極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。
【請求項３】
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、負極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する正極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理積により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち上がり、かつ、所定のパルス幅を有する正極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなることを特徴とするバーストゲートパルス発生回路。
【請求項４】
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理和を出力する論理和回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの反転入力端子に、それぞれ接続され、
前記第２のコンパレータの非反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの非反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記信号生成部により出力されたバーストゲートパルスの極性反転を行う反転回路と、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記反転回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなることを特徴とするバーストゲートパルス発生回路。
【請求項５】
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理積を出力する論理積回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの非反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの非反転入力端子に、それぞれ接続され、
前記第２のコンパレータの反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記信号生成部の論理積回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなることを特徴とするバーストゲートパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カラーテレビジョン受信機の映像信号処理におけるいわゆるクロマ復調において必要なバーストゲートパルスを発生する回路に係り、特に、安定性、信頼性の向上を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図６に示されたような回路構成のものがある。以下、図６及び図７を参照しつつ、この従来のバーストゲートパルス発生回路について説明する。
この従来回路は、図示されない同期分離回路から入力される水平同期信号(Hsync)と水平ＡＦＣ(AutomaticFrequencyControl)回路から入力されるフライバックパルス(ＦＢＰ)とを用いてバーストゲートパルス(ＢＧＰ)が生成されるようになっている。
すなわち、まず、フライバックパルス(ＦＢＰ)は、公知・周知の構成を有してなる水平ＡＦＣ回路に入力された水平同期信号を基に生成され、バーストゲートパルス発生回路のＡＮＤ回路２１の一方の入力端子に印加されるようになっている。
【０００３】
一方、水平同期信号は、抵抗器ＲとコンデンサＣとによる所定の時間遅延ＴＤが施された後に比較器２２へ入力され、所定のパルスとされてＡＮＤ回路２１の他方の入力端子へ印加されるようになっており、その結果、図７（Ｂ）に示されたように水平同期信号の立ち上がりから所定時間ＴＤ遅れて、パルス幅ＴＷを有する負論理のバーストゲートパルスを得ることができるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来回路においては、バーストゲートパルスに要求される水平同期信号からの所定の時間遅延量を、抵抗器とコンデンサの時定数で設定する構成であるため、これら抵抗器及びコンデンサの電気的特性のいわゆるばらつきや、温度特性が直接遅延量に影響し、所望の遅延量が安定、かつ確実に得られないという問題があった。
また、フライバックパルスは、水平同期信号から所定の時間遅延したタイミングで発生される信号であって、かつバーストゲートパルス幅に必要とされるパルス幅と同一のパルス幅を有したものでなければならないため、水平ＡＦＣ回路における水平カウントダウン回路２３の構成が複雑になるという問題に加え、いわゆるロジック回路だけで必要とされるパルス幅を得るのは難しく、回路が複雑となる原因となるという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所定のタイミングでバーストゲートパルスを発生することができるバーストゲートパルス発生回路を提供するものである。
本発明の他の目的は、回路動作が安定で、信頼性の高いバーストゲートパルス発生回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有し、かつ、前記第１のパルス信号と逆極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理演算により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して所定のパルス幅を有してなるバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものである。
【０００７】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理演算による合成を行うことで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【０００８】
上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、正極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する負極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理和により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち下がり、かつ、所定のパルス幅を有する負極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものである。
【０００９】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理和により合成することで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【００１０】
また、上記発明の課題を達成するため、本発明に係るバーストゲートパルス発生回路は、
水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、負極性の第１のパルス信号と、前記第１のパルス信号よりも長いパルス幅を有する正極性の第２のパルス信号とを発生し、これら第１及び第２のパルス信号の論理積により、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の立ち下がりから所定の時間遅延して立ち上がり、かつ、所定のパルス幅を有する正極性のバーストゲートパルスを生成すると共に、外部から入力された電流制御信号に応じて前記バーストゲートパルスのパルス幅を変えてなる一方、
前記出力補正部は、前記信号生成部により出力されたバーストゲートパルスのパルス幅の変動に応じた電流制御信号を前記信号生成部へ出力してなるものも好適である。
【００１１】
かかる構成においては、信号生成部において、水平ＡＦＣ回路を介して入力される水平同期信号を基に２つのパルス信号を作り、これら２つのパルス信号を論理積により合成することで所望のバーストゲートパルスが得られるようにしてある。一方、出力補正部は、バーストゲートパルスのパルス幅の変動に応じた電流制御信号が得られるようにし構成されており、信号生成部において、この電流制御信号によりバーストゲートパルスのパルス幅が変えられるようにしたことで、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ、確実に所望のバーストゲートパルスを得ることができることとなるものである。
【００１２】
より具体的には、水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理和を出力する論理和回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの反転入力端子に、それぞれ接続され、
前記第２のコンパレータの非反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの非反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記信号生成部により出力されたバーストゲートパルスの極性反転を行う反転回路と、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記反転回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなるものが好適である。
【００１３】
かかる構成においては、特に、第１のコンパレータが有する出力特性により、第１のコンデンサにおいては、水平ＡＦＣ回路を介して入力される水平同期信号の立ち下がりに対して、その端子電圧の立ち下がりの時定数は、立ち上がりに比して比較的大きいために、その端子電圧は比較的緩慢に低下してゆくものとなっている。
これに対して、第２のコンデンサにおける端子電圧の立ち下がり、立ち上がりは、上述の第１のコンデンサの端子電圧の立ち下がりに比して、比較的早いものとなっている。このため、第２のコンパレータには、第３のコンパレータに印加される正極性のパルスのパルス幅に比して、小さなパルス幅を有する負極性のパルスが印加され、第２のコンパレータの比較結果と第３のコンパレータの比較結果の論理和として所望の負極性のバーストゲートパルスが得られるようになっている。
【００１４】
また、他の具体的な構成としては、水平ＡＦＣ回路を介して入力される水平同期信号を基にバーストゲートパルスを生成する信号生成部と、
前記信号生成部へ対して電流制御信号を出力する出力補正部と、を具備してなるバーストゲートパルス発生回路であって、
前記信号生成部は、
前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号の入力に対して、外部へ電流が出力される第１の出力端子と、外部から電流の流れ込みが生ずる第２の出力端子とを有すると共に、外部からの電流制御信号に応じて前記第１の及び第２の出力端子における電流が制御されるよう構成されてなる第１のコンパレータと、
前記第１の出力端子とアースとの間に接続される第１のコンデンサと、
前記第２の出力端子とアースとの間に接続される第２のコンデンサと、
前記第２のコンデンサの端子電圧と第１の基準電圧との比較結果を出力する第２のコンパレータと、
前記第１のコンデンサの端子電圧と第２の基準電圧との比較結果を出力する第３のコンパレータと、
前記第２のコンパレータの出力信号と、前記第３のコンパレータの出力信号との論理積を出力する論理積回路と、を具備してなり、
前記第１のコンパレータの第２の出力端子は、前記第２のコンパレータの非反転入力端子に、前記第１のコンパレータの第１の出力端子は、前記第３のコンパレータの非反転入力端子に、それぞれ接続され、
前記第２のコンパレータの反転入力端子には、前記第１の基準電圧が、前記第３のコンパレータの反転入力端子には、前記第２の基準電圧が、それぞれ印加されてなる一方、
前記出力補正部は、
前記バーストゲートパルスと前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号との排他的論理和が得られるように接続されてなる第１及び第２のコンダクタンスアンプと、
前記第１及び第２のコンダクタンスアンプの出力端子とアースとの間に接続された第３のコンデンサと、
前記第３のコンデンサの端子電圧と第３の基準電圧との比較結果を出力する第３のコンダクタンスアンプと、を具備してなり、
前記第１のコンダクタンスアンプの非反転入力端子と前記第２のコンダクタンスアンプの反転入力端子は、共通の所定電位に保持される一方、
前記第１のコンダクタンスアンプの反転入力端子には、前記水平ＡＦＣ回路により周波数自動制御が施された水平同期信号が印加され、
前記第２のコンダクタンスアンプの非反転入力端子には、前記信号生成部の論理積回路の出力端子が接続され、
前記第１及び第２のコンダクタンスアンプの出力端子は、共に前記第３のコンダクタンスアンプの非反転入力端子に接続され、
前記第３のコンダクタンスの反転入力端子には、第３の基準電圧が印加される一方、出力電流は、前記第１のコンパレータの電流制御信号として前記第１のコンパレータへ供給されるよう構成されてなるものも好適である。
【００１５】
かかる構成においては、特に、第１のコンパレータが有する出力特性により、第１のコンデンサにおいては、水平ＡＦＣ回路を介して入力される水平同期信号の立ち下がりに対して、その端子電圧の立ち下がりの時定数は、立ち上がりに比して比較的大きいために、その端子電圧は比較的緩慢に低下してゆくものとなっている。
これに対して、第２のコンデンサにおける端子電圧の立ち下がり、立ち上がりは、上述の第１のコンデンサの端子電圧の立ち下がりに比して、比較的早いものとなっている。このため、第２のコンパレータには、第３のコンパレータに印加される正極性のパルスのパルス幅に比して、小さなパルス幅を有する負極性のパルスが印加され、第２のコンパレータの比較結果と第３のコンパレータの比較結果の論理積として所望の正極性のバーストゲートパルスが得られるようになっている。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態におけるバーストゲートパルス発生回路について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
このバーストゲートパルス発生回路は、信号生成部１と、出力補正部２とに大別されて構成されたものとなっている。
信号生成部１は、水平ＡＦＣ(AutomaticFrequencyControl)回路２により周波数自動制御が施されて入力される水平同期信号（以下「調整水平同期信号」と言う）HDを基に、後述するようにバーストゲートパルスBGPを生成するもので、第１のコンパレータ（図１においては「ＣＯＭＰ１」と表記）３と、第２のコンパレータ（図１においては「ＣＯＭＰ２」と表記）４と、第３のコンパレータ（図１においては「ＣＯＭＰ３」と表記）５と、ＯＲ回路６と、第１及び第２のコンデンサ（図１においては、それぞれ「Ｃ１」,「Ｃ２」と表記）７，８とを主たる構成要素としてなるものである。
【００１７】
第１のコンパレータ３は、定電流出力を有するもので、この回路構成例においては、第１の出力端子out1と第２の出力端子out2とを有するものとなっており、これら２つの出力端子out1,out2からの出力電流の入力信号に対する極性は、丁度逆になるようになっているものである。すなわち、第１のコンパレータ３の非反転入力端子に正極性のパルスが入力されると、第１の出力端子out1からは、外部へ電流が流れ出す一方、第２の出力端子out2へは外部から電流が流れ込むものとなっている。
また、この第１のコンパレータ３は、外部から入力される電流制御信号によって、出力電流の大きさが調整されるようになっているもので、この発明の実施の形態においては、電流制御信号が増えると、出力電流も増えるようになっている。
【００１８】
そして、第１の出力端子out1は、第３のコンパレータ５の反転入力端子に接続されると共に、この第１の出力端子out1とアースとの間には第１のコンデンサ７が接続されている。
一方、第２の出力端子out2は、第２のコンパレータ４の反転入力端子に接続されると共に、この第２の出力端子out2と、アースとの間には第２のコンデンサ８が接続されている。
なお、第１のコンパレータ３の非反転入力端子には、調整水平同期信号HDが印加され、反転入力端子は、所定の電圧（例えばアース電位）に保持されるようになっている。
【００１９】
第２のコンパレータ４は、その非反転入力端子に、所定の第１の基準電圧Ｖr1が印加されており、また、出力端子は、ＯＲ回路６の一方の入力端子に接続されたものとなっている。そして、この第２のコンパレータ４からは、反転入力端子の電圧が第１の基準電圧Ｖr1を下回る所定の間、所定のパルス幅のパルス信号が出力されるようになっている（詳細は後述）。
一方、第３のコンパレータ５は、その非反転入力端子に、第２の基準電圧Ｖr2が印加されており、また、出力端子は、ＯＲ回路６の他方の入力端子に接続されたものとなっている。そして、この第３のコンパレータ５からは、反転入力端子の電圧が第２の基準電圧Ｖr2を上回る所定の間、所定のパルス幅の負極性のパルス信号が出力されるようになっている（詳細は後述）。
ＯＲ回路（論理和回路）６は、第２のコンパレータ４の出力信号と第３のコンパレータ５の出力信号との論理和に相当する信号を出力するようになっているものである。
【００２０】
一方、出力補正部２は、先の第１のコンパレータ３の出力電流の補正を行うためのもので、第１乃至第３のｇｍアンプ９〜１１、反転回路１２と第３のコンデンサ１３を主たる構成要素として構成されたものとなっている。
第１乃至第３のｇｍアンプ９〜１１は、いずれもいわゆる定電流出力の演算増幅器で、いわゆるコンダクタンスアンプとして公知・周知の構成を有してなるものである。
第１のｇｍアンプ（図１においては「ＧＭ１」と表記）９は、その反転入力端子に調整水平同期信号HDが印加されるようになっている。また、この第１のｇｍアンプ９の非反転入力端子は、第２のｇｍアンプ（図１においては「ＧＭ２」と表記）１０の反転入力端子と共に、所定の電圧Ｖr4が印加されるようになっている。
そして、第１のｇｍアンプ９の出力端子は、第２のｇｍアンプ１０の出力端子と共に第３のｇｍアンプ（図１においては「ＧＭ３」と表記）１１の非反転入力端子に接続されており、さらに、アースとの間には、第３のコンデンサ（図１においては「Ｃ３」と表記）１３が接続されたものとなっている。
【００２１】
また、第２のｇｍアンプ１０の非反転入力端子には、反転回路１２により極性反転されたバーストゲートパルスBGPが印加されるようになっている。
さらに、第３のｇｍアンプ１１の反転入力端子には、第３の基準電圧Ｖr3が印加されるようになっており、一方、出力端子は、第１のコンパレータ３の出力調整用端子に接続されている。
上述のような第１及び第２のｇｍアンプ９，１０の入力側及び出力側の接続は、調整水平同期信号HDと極性反転されたバーストゲートパルスBGPを、この第１及び第２のｇｍアンプ９，１０によりパルス幅の比較を行い、その比較結果を言わば排他的論理和出力として出力できるようになっているものであるということができる。
また、第３のコンデンサ１３は、その比較結果を積分するものとなっている。
第１及び第２のｇｍアンプ９，１０による比較結果は、周期的に第３のコンデンサ１３に印加されるものであるため、調整水平同期信号HDのパルス幅又は極性反転されたバーストゲートパルスBGPのパルス幅が変動しない限り、第３のコンデンサ１３の端子電圧は略一定電圧となる。
【００２２】
なお、水平ＡＦＣ回路２０は、従来回路と基本的に変わるものではなく、公知・周知の回路構成を有してなるもので、図示されない同期分離回路から入力された水平同期信号Ｈsyncを入力し、安定化が施された調整水平同期信号HDとして出力するようになっているものである。
【００２３】
次に、上記構成におけるバーストゲートパルス発生回路の動作について図２（Ａ）乃至図２（Ｆ）並びに図３（Ａ）乃至図３（Ｃ）を参照しつつ説明する。
まず、第１のコンパレータ３の非反転入力端子に水平ＡＦＣ回路２０により安定化された調整水平同期信号HDが印加（図２（Ａ）参照）されると、定電流出力による第１及び第２のコンデンサ７，８の充放電が行われることとなる。
すなわち、第１のコンデンサ７は、第１のコンパレータ３の第１の出力端子out1からの正極性の定電流による充放電を受ける結果、その端子電圧ＶＣ１は、図２（Ｂ）に示されたように、調整水平同期信号HDの立ち上がりから時間遅れを伴い、所定の時定数で上昇してゆき所定電圧に達する一方、立ち下がりにおいては、調整水平同期信号HDの立ち下がりから時間遅れを伴い、立ち上がりの際よりも大きな時定数で緩慢に電圧降下してゆくものとなる。
【００２４】
一方、第２のコンデンサ８は、第１のコンパレータ３の第２の出力端子out2からの負極性の定電流による充放電を受ける結果、その端子電圧ＶＣ２は、図２（Ｃ）に示されたように、調整水平同期信号HDの立ち上がりから時間遅れを伴い所定の時定数で所定電圧から立ち下がって略アース電位に達する一方、その立ち上がりにおいては、調整水平同期信号HDの立ち下がりから時間遅れを立ち下がりの際の時定数と略同程度の時定数で電圧上昇してゆくものとなる。
【００２５】
第２のコンパレータ４においては、上述のような変化を伴う第２のコンデンサ８の端子電圧ＶＣ２が印加され、第１の基準電圧Ｖr1と比較される結果、端子電圧ＶＣ２が第１の基準電圧Ｖr1を下回った時点で立ち上がり、端子電圧ＶＣ２が再び第１の基準電圧Ｖr1を上回った時点で立ち下がるようなパルスＶ１（第１のパルス信号）が出力されることとなる（図２（Ｃ）及び図２（Ｄ）参照）。
また、第３のコンパレータ５においては、上述のような変化を伴う第１のコンデンサ７の端子電圧ＶＣ１が印加され、第２の基準電圧Ｖr2と比較される結果、端子電圧ＶＣ１が第２の基準電圧Ｖr2を上回った時点で立ち下がり、端子電圧ＶＣ１が第２の基準電圧Ｖr2を下回った時点で立ち上がるようなパルスＶ２（第２のパルス信号）が出力されることとなる（図２（Ｂ）及び図２（Ｅ）参照）。
なお、この第３のコンパレータ３においては、端子電圧ＶＣ１の立ち下がりが比較的緩慢であることを考慮して、比較動作の安定性を確保する観点から、入出力特性に、いわゆるヒステリシス特性を有するようにすると好適である。
【００２６】
そして、ＯＲ回路６においては、、これらパルスＶ１とパルスＶ２による論理演算が行われることとなる。すなわち、ＯＲ回路６においては、パルスＶ１とパルスＶ２との論理和がとられることで、パルスＶ１の立ち下がりに同期して立ち下がり、パルスＶ２の立ち上がりに同期して立ち上がる負極性のパルスであるバーストゲートパルスBGPが出力されることとなる（図２（Ｆ）参照）。
このようにして得られるバーストゲートパルスBGPのパルス幅Ｔw、調整水平同期信号HDからの遅延量ＴDは、端子電圧ＶＣ１及びＶＣ２のそれぞれの充放電の際の傾きと、第２及び第３のコンパレータ４，５の基準電圧Ｖr1,Ｖr2の大きさとで決定されるものである。
【００２７】
一方、出力補正部２においては、まず、調整水平同期信号HDが入力されると（図３（Ａ）参照）、第１のｇｍアンプ９において、反転入力端子に印加された調整水平同期信号HDのレベルが、非反転入力端子の基準電圧Ｖr4を越えるため、この第１のｇｍアンプ９により、ほぼ調整水平同期信号HDのタイミングに同期して、パルス幅Ｔ１の負極性の電流Ｉ1が流れることとなる（図３（Ｃ）参照）。すなわち、この場合、負極性の電流Ｉ1は、第３のコンデンサ１３から第１のｇｍアンプ９へ向かって流れ込む、換言すれば第３のコンデンサ１３が放電されることとなる。
そして、調整水平同期信号HDの入力に続いて、バーストゲートパルスBGPの反転信号が第２のｇｍアンプ１０の非反転入力端子に印加されると、そのレベルが反転入力端子の第４の基準電圧Ｖr4を越えるため、この第２のｇｍアンプ１０からは、バーストゲートパルスBGPの反転信号にほぼ同期して、パルス幅Ｔ２の正極性の電流Ｉ2が出力されることとなる（図３（Ｃ）参照）。すなわち、この場合、第３のコンデンサ１３は、正極性の電流Ｉ2により充電されることとなる。
【００２８】
ところで、調整水平同期信号HD及びバーストゲートパルスBGPの反転信号は、所定の周期で繰り返し入力されるものであるため、第３のコンデンサ１３においては第１及び第２のｇｍアンプ９，１０による充放電が周期的に繰り返され、その端子電圧は、ほぼ所定の電圧となる。
そして、第３のｇｍアンプ１１においては、上述の第３のコンデンサ１３の端子電圧が反転入力端子における第３の基準電圧Ｖr3と比較され、その比較結果に応じた電流Ｉdが出力され、この電流Ｉdは、先の第１のコンパレータ３の電流制御信号として第１のコンパレータ３の所定の端子に入力されることとなる。
その結果、第１のコンパレータ３の出力電流は、この電流制御信号の大きさに応じて制御されることとなる。
【００２９】
すなわち、例えば、バーストゲートパルスBGPのパルス幅が、何らかの原因により本来のパルス幅より拡がったとすると、この場合、まず、第２のｇｍアンプ１０の出力パルス幅Ｔ２が拡がり、その結果、第３のコンデンサ１３の端子電圧がパルス幅の拡がりに応じて上昇する。そのため、第３のｇｍアンプ１１における比較結果としての出力電流Ｉdが増加し、第１のコンパレータ３の電流制限信号として第１のコンパレータ３に印加される結果、その出力電流が増加することとなる。
そして、第１のコンパレータ３の出力電流の増加は、第１のコンデンサ７における端子電圧ＶＣ１の立ち下がり時間の減少を招くため、結局、バーストゲートパルスBGPのパルス幅が減少し、先のバーストゲートパルスBGPのパルス幅の増大が打ち消されるような補償がなされることとなる。
【００３０】
次に、第２の回路構成例について図４乃至図６を参照しつつ説明する。
この第２の回路構成例は、上述の第１の回路構成例が、負極性のバーストゲートパルスを発生するように構成されたものであるのに対して、正極性のバーストゲートパルスを発生するよう構成されてなるものである。
なお、先の図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。また、図４においては、図１に示された構成と同一部分については図示を省略してあり、図１に示された構成と異なる箇所を中心に図示されたものとなっている。
【００３１】
最初に、この第２の回路構成例においては、信号生成部１Ａの第１のコンパレータ３の第１の出力端子out1に第１のコンデンサ７が、第２の出力端子out2に第２のコンデンサ８が、それぞれ接続された点は、図１に示された構成例と同一であるが、第１の出力端子out1は第２のコンパレータ４の非反転入力端子に、第２の出力端子out2は第３のコンパレータ５の非反転入力端子に、それぞれ接続された点が図１に示された構成と異なっている（図４参照）。
そして、第２のコンパレータ４の反転入力端子には、第１の基準電圧Ｖｒ1が、第３のコンパレータ５の反転入力端子には、第２の基準電圧Ｖr2が、それぞれ印加された構成となっている。
【００３２】
さらに、第２のコンパレータ４の出力端子と第３のコンパレータ５の出力端子は、２入力ＡＮＤ回路（論理積回路）１４の入力段に、それぞれ接続されたものとなっている。
この２入力ＡＮＤ回路１４は、２つの入力信号のいわゆる論理和を出力するものである。
また、出力補正部２Ａにおいては、第２のｇｍアンプ１０の非反転入力端子に、先の２入力ＡＮＤ回路１４の出力端子が接続されたものとなっている。
【００３３】
次に、かかる構成における動作について、図５（Ａ）乃至図５（Ｄ）を参照しつつ説明する。なお、調整水平同期信号HDに対する第１のコンデンサ７の端子電圧ＶＣ１及び第２のコンデンサ８の端子電圧ＶＣ２のそれぞれの変化は、先の図２（Ｂ）及び図２（Ｃ）に示された通りであり、この第２の回路構成例においても特に変わるところはないので図５においてはそれらの図示を省略してある。以下の動作説明においては、必要に応じて図２に示された波形図を適宜参照することとする。
まず、第１のコンパレータ３に調整水平同期信号HDが印加されると、第１のコンデンサ７及び第２のコンデンサ８の充放電がなされ、端子電圧ＶＣ１（図２（Ｂ）参照）は、第３のコンパレータ５の非反転入力端子に、端子電圧ＶＣ２（図２（Ｃ）参照）は、第２のコンパレータ４の非反転入力端子に、それぞれ印加されることとなる。
【００３４】
第２のコンパレータ４の出力端子からは、端子電圧ＶＣ２が第１の基準電圧Ｖr1を下回ると立ち下がり、端子電圧ＶＣ２が第１の基準電圧出力Ｖr1を上回ると、立ち上がるような負極性のパルスＶ１が出力されることとなる（図５（Ｂ）参照）。
一方、第３のコンパレータ５の出力端子からは、端子電圧ＶＣ１が第２の基準電圧Ｖr2を上回ると立ち上がり、端子電圧ＶＣ１が第２の基準電圧出力Ｖr2を下回ると立ち下がるような正極性のパルスＶ２が出力されることとなる（図５（Ｃ）参照）。
そして、２入力ＡＮＤ回路１４において、上述のパルスＶ１及びパルスＶ２の入力による論理演算が行われることとなる。すなわち、２入力ＡＮＤ回路１４からは、パルスＶ１とパルスＶ２の論理積の結果として、パルスＶ１の立ち上がりに同期して立ち上がり、パルスＶ２の立ち下がりに同期して立ち上がる正極性のバーストゲートパルスBGPが出力されることとなる（図５（Ｄ）参照）。
【００３５】
なお、出力補正部２Ａにおいては、先の図１に示された構成における出力補正部２における反転回路１２がないが、第２のｇｍアンプ１０の非反転入力端子に正極性のバーストゲートパルスBGPが印加されるという点においては、基本的に同一であり、その結果、出力補正部２Ａの動作も先の図１に示された構成における出力補正部２の動作と何ら変わるところはないので、ここでの詳細な説明は省略することとする。
【００３６】
【発明の効果】
以上、述べたように、本発明によれば、水平ＡＦＣ回路を介して入力された水平同期信号を基に所望のバーストゲートパルスを生成すると共に、そのバーストゲートパルスのパルス幅の変動が補償されるような構成とすることにより、従来と異なり、抵抗器やコンデンサの電気的特性のばらつきや温度特性に影響されることなく、安定、かつ確実に所定のタイミングでバーストゲートパルスを発生することができ、回路動作が安定で信頼性の高いバーストゲートパルス発生回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけバーストゲートパルス発生回路の第１の回路構成例を示す回路図である。
【図２】図１に示されたバーストゲートパルス発生回路の信号生成部における信号波形を示す波形図であり、図２（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図２（Ｂ）は第１のコンデンサの端子電圧ＶＣ１の波形図、図２（Ｃ）は第２のコンデンサの端子電圧ＶＣ２の波形図、図２（Ｄ）は第２のコンパレータから出力されるパルスＶ１の波形図、図２（Ｅ）は第３のコンパレータから出力されるパルスＶ２の波形図、図２（Ｆ）はバーストゲートパルスBGPの波形図である。
【図３】図１に示されたバーストゲートパルス発生回路の出力補正部における信号波形を示す波形図であり、図３（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図３（Ｂ）はバーストゲートパルスBGPの波形図、図３（Ｃ）は第３のコンデンサの充放電電流の波形図である。
【図４】本発明の実施の形態におけバーストゲートパルス発生回路の第２の回路構成例を示す回路図である。
【図５】図４に示されたバーストゲートパルス発生回路の信号生成部における信号波形を示す波形図であり、図５（Ａ）は水平ＡＦＣから出力される調整水平同期信号HDの波形図、図５（Ｂ）は第２のコンパレータから出力されるパルスＶ１の波形図、図５（Ｃ）は第３のコンパレータから出力されるパルスＶ２の波形図、図５（Ｄ）はバーストゲートパルスBGPの波形図である。
【図６】従来回路の構成例を示す回路図である。
【図７】図６に示された従来回路の動作を説明する波形図である。
【符号の説明】
１…信号生成部
２…出力補正部
３…第１のコンパレータ
４…第２のコンパレータ
５…第３のコンパレータ
６…ＯＲ回路
９…第１のｇｍアンプ
１０…第２のｇｍアンプ
１１…第３のｇｍアンプ
１４…２入力ＡＮＤ回路
【図１】
0003863312.tif 000002
【図２】
0003863312.tif 000003
【図３】
0003863312.tif 000004
【図４】
0003863312.tif 000005
【図５】
0003863312.tif 000006
【図６】
0003863312.tif 000007
【図７】
0003863312.tif 000008