(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、
第１の電源と第２の電源との間に直列に設けられた前記発光素子とこの発光素子を駆動する駆動トランジスタと、前記駆動トランジスタを制御する制御信号を前記駆動トランジスタのゲートに導くための第１のスイッチングトランジスタと、前記発光素子と駆動トランジスタとの接続点の電圧と前記表示装置に入力する画素の輝度を示す制御電圧とを比較し、前記制御信号を生成するための差動増幅器とからなり、前記制御信号を前記第１のスイッチングトランジスタを介して、前記駆動トランジスタのゲートに導くように構成したことを特徴とする表示装置の駆動回路。
【請求項２】
複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、
第１の電源と第２の電源との間に直列に設けられた前記発光素子とこの発光素子を駆動する駆動トランジスタと、前記駆動トランジスタを制御する制御信号を前記駆動トランジスタのゲートに導くための第１のスイッチングトランジスタと、前記発光素子に印加される電圧と前記表示装置に入力する画素の輝度を示す制御電圧とを比較し、前記制御信号を生成するための差動増幅器と、前記発光素子に印加される電圧を前記差動増幅器に導くための第２のスイッチングトランジスタとで構成したことを特徴とする表示装置の駆動回路。
【請求項３】
前記第１及び第２のスイッチングトランジスタは、共に同一の制御信号で制御されることを特徴とする請求項２記載の表示装置の駆動回路。
【請求項４】
前記差動増幅器には、入力オフセットをキャンセルする回路が設けられていることを特徴とする請求項１乃至３の何れかに記載の表示装置の駆動回路。
【請求項５】
前記差動増幅器は、画素が形成される基板と同一基板上に形成されていることを特徴とする請求項１乃至４の何れかに記載の表示装置の駆動回路。
【請求項６】
前記駆動トランジスタと第１のスイッチングトランジスタとは、同一導電型のトランジスタで構成されることを特徴とする請求項１乃至５の何れかに記載の表示装置の駆動回路。
【請求項７】
前記駆動トランジスタと第１のスイッチングトランジスタと第２のスイッチングトランジスタとは、同一導電型のトランジスタで構成されることを特徴とする請求項２又は３に記載の表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置に用いられる発光素子の駆動装置に関し、特に有機及び無機ＥＬ（エレクトロルミネッセンス）又はＬＥＤ（発光ダイオード）等のような発光輝度が素子を流れる電流により制御される電流制御型発光素子の駆動に好適な表示装置の駆動回路に関する。
【０００２】
【従来の技術】
走査線及び信号線によりマトリクスを形成し、その各交点に有機ＥＬ、無機ＥＬ、又はＬＥＤ等のような発光素子を配置して、ドットマトリクスにより文字表示を行う表示装置は、テレビ、携帯端末、広告塔等に広く利用されている。特に、これらの表示装置は、画素を構成する素子自体が発光素子であるため液晶表示装置とは異なり、照明用のバックライトを必要としない、高視野角等の特徴を有し注目されている。中でも、マトリクスの各画素にスイッチ素子を内蔵して画素の画像を一定の時間内保持するアクティブ駆動型表示装置は、発光素子のみで構成されるパッシブ駆動型表示装置に対して、高輝度、高精細、低消費電力等の特徴を持ち、近年特に注目されている。
【０００３】
このような表示装置は、従来、図１２に示すような駆動回路が一般的に使用されている。動作を説明すると、走査線２０１によってスイッチング用トランジスタＴｒ２０１をオンにして、データ線２０２の電圧を保持容量Ｃ２０２に書き込み、駆動用トランジスタＴｒ２０２をオンにする。ＥＬ素子２００には、Ｔｒ２０２のゲート・ソース電圧によって決まる導電率に応じた電流が流れる。即ち、データ線２０２の電圧によって中間調表示の制御をアナログ的に行っている。しかし、アクティブ駆動型表示装置として使用されるポリシリコン薄膜トランジスタは、チャネル部が多結晶シリコンのため、単結晶シリコンに比べて特性のばらつきが桁違いに大きい。従って、同じゲート電圧を書き込んでもＴｒ２０２の特性のばらつきによって画素毎に電流が異なり、輝度むらとなって高階調表示の実現が難しいという欠点がある。この欠点を克服するため、Society for Information Display発行の１９９８年『SID99DIGEST』の４３８〜４４１頁（Sarnoff Corp）には、しきい値電圧ばらつきの影響を受けない駆動回路が開示されている。
【０００４】
図１０及び図１１を参照して、以下その動作について説明する。
【０００５】
薄膜トランジスタ（Ｔｒ１０１〜Ｔｒ１０４）は全てＰｃｈトランジスタで構成される。期間▲１▼ではＴｒ１０１〜Ｔｒ１０４全てがオンして、ＥＬ素子１００に電流が流れる。次に期間▲２▼に入るとＴｒ１０４がオフして、Ｔｒ１０２のゲート・ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈになるまで図示した経路で電流が流れ、Ｖｇｓ＝Ｖｔｈとなった時点でＴｒ１０２はオフする。期間▲３▼に入ると今度はＴｒ１０３がオフして、データ線１０２の電圧がＶＤＤからＶｄａｔａに変化する。すると、Ｃ１０１とＣ１０２との間で容量分配が起こり、Ｃ１０２の両端に発生する電圧、つまりはＴｒ１０２のゲート・ソース間電圧Ｖｇｓ＝−ＶＤＤ＋Ｖｔｈ＋Ｃ１０１*（ＶＤＤ−Ｖｄａｔａ）／（Ｃ１０１+Ｃ１０２）となる。期間▲４▼に移ってＴｒ１０４がオンした時にＥＬ素子１００に流れる電流は、Ｔｒ１０２を飽和領域で使用した時に、電流I＝（Ｗ*ｕ*Ｃox／２*Ｌ）*（（−Ｃ１０２*ＶＤＤ−Ｃ１０１*Ｖｄａｔａ）／（Ｃ１０１＋Ｃ１０２））２となり、しきい値電圧Ｖｔｈの項が無く、Ｖｔにばらつきが有っても電流に影響を与えない。ここで、Ｌ及びＷは、それぞれＴｒ１０２のチャネル長及びチャネル幅、ｕは移動度、Ｃoxはゲート絶縁膜容量である。
【０００６】
【発明が解決しようとする課題】
ところが、この駆動回路では、上記した電流Iの計算結果の式から明らかなように、トランジスタのしきい値ばらつきは補正できるが、トランジスタの移動度のばらつきまでは補正できない。従って、移動度にばらつきがあると、各画素の輝度が変動し、輝度むらが発生してしまう問題がある。また、トランジスタを４個、静電容量を２個、走査線、データ線の他に制御線を２本必要とするため、画素回路が複雑となって、以下に示す２つの問題点もある。
【０００７】
第１の問題点は、画素回路が複雑なため、生産性の面で不良確率が増加し、歩留まりが低下する。
【０００８】
第２の問題点は、開口率が低下するため、目的の輝度を得るためには電流を増やす必要があり、消費電力が増加してしまう。
【０００９】
本発明の目的は、トランジスタ特性にばらつきがあっても輝度むらが発生しない回路を提案し、高階調表示が可能な表示装置を提供することである。
【００１０】
更に、本発明の他の目的は、画素回路の構成を簡素化することで、歩留まりの低下及び開口率の低下を防止し、低価格化、低消費電力化が可能な表示装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１２】
即ち、本発明に係わる表示装置の駆動回路の第１態様は、
複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、
第１の電源と第２の電源との間に直列に設けられた前記発光素子とこの発光素子を駆動する駆動トランジスタと、前記駆動トランジスタを制御する制御信号を前記駆動トランジスタのゲートに導くための第１のスイッチングトランジスタと、前記発光素子と駆動トランジスタとの接続点の電圧と前記表示装置に入力する画素の輝度を示す制御電圧とを比較し、前記制御信号を生成するための差動増幅器とからなり、前記制御信号を前記第１のスイッチングトランジスタを介して、前記駆動トランジスタのゲートに導くように構成したことを特徴とするものであり、
叉、第２態様は、
複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、第１の電源と第２の電源との間に直列に設けられた前記発光素子とこの発光素子を駆動する駆動トランジスタと、前記駆動トランジスタを制御する制御信号を前記駆動トランジスタのゲートに導くための第１のスイッチングトランジスタと、前記発光素子に印加される電圧と前記表示装置に入力する画素の輝度を示す制御電圧とを比較し、前記制御信号を生成するための差動増幅器と、前記発光素子に印加される電圧を前記差動増幅器に導くための第２のスイッチングトランジスタとで構成したことを特徴とするものであり、
叉、第３態様は、
前記第１及び第２のスイッチングトランジスタは、共に同一の制御信号で制御されることを特徴とするものであり、
叉、第４態様は、
前記差動増幅器には、入力オフセットをキャンセルする回路が設けられていることを特徴とするものであり、
叉、第５態様は、
前記差動増幅器は、画素が形成される基板と同一基板上に形成されていることを特徴とするものである。
叉、第６態様は、
前記駆動トランジスタと第１のスイッチングトランジスタとは、同一導電型のトランジスタで構成されることを特徴とするものであり、
叉、第７態様は、
前記駆動トランジスタと第１のスイッチングトランジスタと第２のスイッチングトランジスタとは、同一導電型のトランジスタで構成されるものである。
【００１３】
【発明の実施の形態】
本発明は、複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、
第１の電源ＶＤＤと第２の電源ＧＮＤとの間に直列に設けられた前記発光素子１とこの発光素子１を駆動する駆動トランジスタＴｒ２と、前記駆動トランジスタＴｒ２を制御する制御信号１３を前記駆動トランジスタＴｒ２のゲートに導くための第１のスイッチングトランジスタＴｒ１と、前記発光素子１と駆動トランジスタＴｒ２との接続点Ｊの電圧１２と前記表示装置に入力する画素の輝度を示す制御電圧１１とを比較し、前記制御信号１３を生成するための差動増幅器２とからなり、前記制御信号１３を前記第１のスイッチングトランジスタＴｒ１を介して、前記駆動トランジスタＴｒ１のゲートに導くように構成したことを特徴とするものである。
【００１４】
本発明は、上記のように構成することで、画素が選択されている期間、第１のスイッチングトランジスタＴｒ１及び第２のスイッチングトランジスタＴｒ３がオンして、差動増幅器２によるフィードバックループを形成する。このため、画素の輝度情報を示す画像信号の電圧１１と発光素子１に印加される電圧１２とが同電位となるように駆動トランジスタＴｒ２のゲートが駆動される。従って、駆動トランジスタＴｒ２にばらつきがあっても、発光素子１に流れる電流にばらつきは生じないので、表示の均一性が向上する。
【００１５】
【実施例】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下に添付した図面を参照しながら、本発明の実施例を詳細に説明する。
（第１の具体例）
図１乃至図８は、本発明の表示装置の駆動回路の第１の具体例を示す図であり、これらの図には、
複数の画素がマトリクス状に配列され、発光素子を前記画素毎に設けた表示装置の駆動回路において、
第１の電源ＶＤＤと第２の電源ＧＮＤとの間に直列に設けられた前記発光素子１とこの発光素子１を駆動する駆動トランジスタＴｒ２と、前記駆動トランジスタＴｒ２を制御する制御信号１３を前記駆動トランジスタＴｒ２のゲートに導くための第１のスイッチングトランジスタＴｒ１と、前記発光素子１と駆動トランジスタＴｒ２との接続点Ｊの電圧１２と前記表示装置に入力する画素の輝度を示す制御電圧１１とを比較し、前記制御信号１３を生成するための差動増幅器２とからなり、前記制御信号１３を前記第１のスイッチングトランジスタＴｒ１を介して、前記駆動トランジスタＴｒ１のゲートに導くように構成したことを特徴とする表示装置の駆動回路が示され、
叉、前記表示装置に入力する画素の輝度を示す制御電圧１１は、前記差動増幅器２の反転入力端子（−）に入力され、前記発光素子１と駆動トランジスタＴｒ２との接続点Ｊの電圧１２は、前記差動増幅器２の非反転入力端子（＋）に入力されるように構成したことを特徴とする表示装置の駆動回路が示されている。
【００１６】
以下に、本発明の第１の具体例を更に詳細に説明する。
【００１７】
初めに、本発明の駆動回路を含んだＥＬ表示装置２０の構成について、図５を参照して説明する。
【００１８】
図５は、ｍ行ｎ列の画素配列、６４階調２６万色表示の装置例として描かれている。ＥＬ表示装置２０は、シフトレジスタ２１と、データレジスタ２２と、ラッチ回路２３と、Ｄ／Ａ変換器２４と、差動増幅器２５と、図示されていない垂直走査回路とから構成され、各ブロックの回路は同一のガラス基板上に形成されている。
【００１９】
シフトレジスタ２１は、スタート信号ＳＴとクロック信号ＣＬＫから画像データ信号（Ｄ０〜Ｄ５）の取り込みタイミングを示す取り込み信号３０をデータレジスタ２２へ出力する。データレジスタ２２は取り込み信号３０により、連続して送られてくる１データライン分の画像データ信号（Ｄ０〜Ｄ５）を順次取り込んで、ラッチ回路２３へ出力する。ラッチ回路２３は、データラインｎ列分のデータがデータレジスタ２２に揃った時点でラッチ信号ＬＥによりラッチして、Ｄ／Ａ変換器２４に出力する。Ｄ／Ａ変換器２４は、デジタル・アナログ変換を行ってアナログ信号（ＤＡＣ出力１１）を差動増幅器２へ出力する。本実施例では、Ｄ／Ａ変換器２４においてデータライン毎にＤ／Ａ変換器を設けている。即ち、データライン毎にＤＡＣ出力１１が存在し、その数はｎ本である。差動増幅器２５も同じくデータライン毎に差動増幅器２をもち、ＤＡＣ出力１１と画素アレイ２６側から出力されるフィードバック信号１２を入力として出力信号１３を出力する。
【００２０】
図１は、第１の具体例の構成を示す回路図である。
【００２１】
本発明の駆動回路は、ＥＬ素子１と、差動増幅器２と、スイッチングトランジスタＴｒ１及びＴｒ３と、駆動トランジスタＴｒ２と、Ｔｒ２のゲート・ソース間電圧を保持するための保持容量Ｃ１とから構成される。また、スイッチングトランジスタＴｒ１及びＴｒ３は、Ｎチャネルの薄膜トランジスタで、駆動トランジスタＴｒ２は、Ｐチャネルの薄膜トランジスタで構成されている。差動増幅器２は、ＥＬ素子１の発光輝度情報を示すＤＡＣ出力１１が反転入力端子に入力され、ＥＬ素子１に印加された電圧を示すフィードバック信号１２が非反転入力端子に接続され、入力信号の差に差動増幅器２自体がもつ内部ゲインを掛けた出力信号１３を出力する。スイッチングトランジスタＴｒ１は、その一方の電極（例えばドレイン）が出力信号１３に接続され、もう一方の電極（例えばソース）が駆動トランジスタＴｒ２のゲートに接続され、ゲートには走査信号１４が接続され、水平走査期間、走査信号１４によってオン状態になると、出力信号１３が駆動トランジスタＴｒ２のゲートへ出力される。駆動トランジスタＴｒ２は、ゲートがスイッチングトランジスタＴｒ１のソースに接続され、ソースが電源の正極ＶＤＤに接続され、ドレインがＥＬ素子１のアノードに接続され、ＥＬ素子１へ電流を出力する。Ｔｒ２のゲート・ソース間には１フレーム期間、電圧を保持するための保持容量Ｃ１が接続される。スイッチングトランジスタＴｒ３は、その一方の電極（例えばドレイン）がＥＬ素子１のアノードに接続され、もう一方の電極（例えばソース）が、差動増幅器２の非反転端子（＋）に接続され、ゲートには走査信号１４が接続され、水平走査期間、走査信号１４によってオン状態になると、ＥＬ素子１に印加されている電圧をフィードバック信号１２として差動増幅器２へ出力する。ＥＬ素子１のカソードは、電源の負極に接続される。
【００２２】
以下に、本発明の動作について説明する。
【００２３】
初めに、本発明の駆動回路を含んだＥＬ表示装置２０の動作について、図６の信号波形図を用いて説明する。
【００２４】
まず、スタートパルスＳＴが立ち上がると、シフトレジスタ２１において基準クロックＣＬＫによって１水平期間内、順次シフトクロック３０（ＳＲ１、ＳＲ２、・・・ＳＲｎ）が出力される。データレジスタ２２は、シフトクロック３０の立ち上がりでディジタル画像データ（Ｄ０〜Ｄ５）をサンプリングし始め、立ち下がりでデータを取り込む。ＳＲ１信号により、１列目のデータライン用ディジタル画像データ（Ｄ０〜Ｄ５）を、次いでＳＲ２信号により、２列目のデータライン用ディジタル画像データ（Ｄ０〜Ｄ５）データを、ＳＲｎ信号により、最終ｎ列目のデータライン用ディジタル画像データ（Ｄ０〜Ｄ５）を取り込んでいく。ｎ列目のディジタル画像データの取り込みが終了すると、ラッチ信号ＬＥの立ち下がりによってデータライン全てのディジタル画像データがラッチ回路２３に取り込まれ、ラッチ出力３２が変化する。Ｄ／Ａ変換器２４は、ディジタル画像データ６ｂｉｔで表現されるアナログ信号（ＤＡＣ出力１１）を列毎にそれぞれ出力する。図では、あるデータラインにおけるＤＡＣ出力１１の波形を示してあり、ラッチ出力３２の変化とともに階段状に出力が変化する。
【００２５】
次に、このＤＡＣ出力１１が入力される画素の動作について図１及び図２を参照して説明する。
【００２６】
走査信号１４が立ち上がることによって、スイッチングトランジスタＴｒ１がオンになり、差動増幅器２の出力信号１３は、駆動トランジスタＴｒ２のゲートに送られる。また、スイッチングトランジスタＴｒ３がオンして、ＥＬ素子１に印加されている電圧は、フィードバック信号１２として差動増幅器２へ送られる。この時、出力信号１３〜Ｔｒ１〜Ｔｒ２〜ＥＬ素子１〜Ｔｒ３〜フィードバック信号１２の経路でフィードバックループが形成される。今、ＤＡＣ出力１１が示す電圧をＶｄａｔａとすると、走査開始時はＥＬ素子１の電圧の方が低いので、出力信号１３はＧＮＤ側に変化する。すると、駆動トランジスタＴｒ２からＥＬ素子１に送られる電流が増えて、ＥＬ素子１の電圧が上昇する。逆にＥＬ素子１の電圧が高くなると、出力信号１３は電源ＶＤＤ側に変化して、駆動トランジスタＴｒ２からＥＬ素子１に送られる電流が減少し、ＥＬ素子１の電圧は下降する。最終的に定常状態になったときは、ＥＬ素子１の電圧はＤＡＣ出力１１と同電位に収束する。
【００２７】
次に、駆動トランジスタＴｒ２にばらつきがある時の動作について、図３及び図４を参照して説明する。図３は駆動トランジスタＴｒ２のＶｇ−Ｉｄ特性を示す図である。▲１▼の曲線が設計時の特性で、▲２▼及び▲３▼の曲線がばらつきを想定した時の特性を示している。▲２▼の曲線は▲１▼の特性に対してしきい値電圧Ｖｔが高く、移動度が低い特性、▲３▼の曲線は逆に▲１▼の特性に対してしきい値電圧Ｖｔが低く、移動度が高い特性になっている。図４は、ＥＬ素子１の電流／電圧特性を示した図である。
【００２８】
走査期間、定常状態では上述したように、ＥＬ素子１の電圧は、ＤＡＣ出力１１と同電位になり、その電圧値はＶｄａｔａである。この時、図４からＥＬ素子１にはＩｄａｔａの電流が流れる。また、この時のゲート電圧は図３より電源ＶＤＤからＶ１下がった電圧になることが分かる。今度は、▲２▼の特性を有する駆動トランジスタＴｒ２を含んだ画素について考える。フィードバックループが形成されるので、定常状態では、ＥＬ素子１の電圧は、ＤＡＣ出力１１と同電位になることに変わりはない。この時ゲート電圧は電源ＶＤＤからＶ２下がった電圧に収束することになる。▲３▼の曲線であれば、ゲート電圧はＶＤＤからＶ３下がった電圧に収束する。従って、駆動トランジスタＴｒ２の特性がばらついても、特性に合わせてゲートに印加される電圧が変化して、ＥＬ素子１に流れる電流値は常にＩｄａｔａになる。つまり、駆動トランジスタＴｒ２のばらつきの影響を受けずに、発光輝度を示す電圧（ＤＡＣ出力１１）を正確にＥＬ素子に与えることができる。
【００２９】
図７は、差動増幅器２のオフセットキャンセル回路を設けた例を示す回路図である。
【００３０】
差動増幅器２は、差動入力を構成するトランジスタの特性が違うと、入力信号間にオフセット電圧が生じる。この電圧が、データライン毎にある差動増幅器２で違ってしまうと、列方向に表示むらを発生する原因となる。差動増幅器２を含めたデータドライバを表示装置パネルの外で構成する場合は、単結晶シリコン等のトランジスタを使用してオフセット電圧を小さく作ることが可能であるが、既に述べたようにポリシリコン薄膜トランジスタでは特性のばらつくが大きい。そのため、差動入力を構成する２個のトランジスタは近接した領域に配置してその特性が揃うようにするのが望ましい。しかし、これでも十分特性が揃わない場合が考えられる。こうした場合、入力オフセット電圧をキャンセルする回路を追加することが有効になる。
【００３１】
オフセットキャンセル回路を付加した差動増幅器２の構成を図７（ａ）に示す。
【００３２】
オフセットキャンセル回路は、スイッチングトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３と、オフセット補償コンデンサＣ１１とから構成される。ここでは、スイッチングトランジスタは、全てＮチャネルの薄膜トランジスタで構成されている。各接続について説明すると、オフセット補償コンデンサＣ１１は、一端がＤＡＣ出力１１に接続され、もう一方が差動増幅器２の反転入力端子（−）に接続される。スイッチングトランジスタＴｒ１１は、その一方の電極（例えばドレイン）がＤＡＣ出力１１に接続され、もう一方の電極（例えばソース）が非反転入力端子（＋）に接続され、ゲートには制御線１が接続される。スイッチングトランジスタＴｒ１２は、その一方の電極（例えばドレイン）が出力信号１３に接続され、もう一方の電極（例えばソース）が反転入力端子（−）に接続され、ゲートには制御線１が接続される。スイッチングトランジスタＴｒ１３は、その一方の電極（例えばドレイン）がフィードバック信号１２に接続され、もう一方の電極（例えばソース）が、非反転入力端子（＋）に接続され、ゲートには制御線２が接続される。
【００３３】
次に、動作について、図７（ｂ）〜（ｄ）を参照して説明する。図７（ｄ）に示した期間▲１▼では、制御線１及び２によって、Ｔｒ１１とＴｒ１２がオン、Ｔｒ１３がオフしている。図７（ｂ）は、この期間▲１▼の時の等価回路を示した図である。差動増幅器２の入力にオフセット電圧ΔＶが存在すると、ボルテージフォロワが形成されているためオフセット補償コンデンサＣ１１にΔＶが充電される。次に、期間▲２▼ではＴｒ１１とＴｒ１２がオフ、Ｔｒ１３がオンして、図７（ｃ）に示す等価回路になる。差動増幅器２の反転入力端子は、（Ｖｄａｔａ-ΔＶ）である。この期間▲２▼は既に説明した画素回路フィードバックループを形成する期間で、定常状態ではフィードバック信号１２の電圧は反転入力端子からオフセット電圧ΔＶ分上がった電圧Ｖｄａｔａに収束する。よって、入力オフセットがキャンセルされ、ＥＬ素子１にはＶｄａｔａが印加される。この時、図７（ｄ）に示したように、走査信号１４の立ち上がりは期間▲２▼の始まりのタイミングに変更し、期間▲１▼では画素の走査をしない方がより良い。
【００３４】
このように、本形態では、さらに、差動増幅器２の入力オフセットをキャンセルする回路を追加することによって、データライン毎に発生する輝度ばらつきを防止する効果が得られる
図８は、図１のスイッチングトランジスタＴｒ１、Ｔｒ２をＰチャンネルのＭＯＳＦＥＴで構成したものである。この場合、走査信号１４の極性を反転した信号をＴｒ１、Ｔｒ２のゲートに加える。
（第２の具体例）
図９（ａ）、（ｂ）は、それぞれ本発明の表示装置の駆動回路の第２の具体例を示す図である。
【００３５】
第１の具体例では、駆動トランジスタＴｒ２を、ＰチャンネルのＭＯＳＦＥＴで構成したが、図９では、駆動トランジスタＴｒ２を、ＮチャンネルのＭＯＳＦＥＴで構成している。この構成の場合、図９（ａ）では、フィードバック信号１２は、差動増幅器２の反転端子（−）に加え、図９（ｂ）では、フィードバック信号１２は、差動増幅器２の非反転端子（＋）に加えられるように構成されている。
【００３６】
以上、本発明の一実施例として、Ｄ／Ａ変換器及び差動増幅器２をデータライン毎に設けたが、複数のデータラインをブロックにしてＤ／Ａ変換器及び差動増幅器２の個数を減らすことも考えられる。データライン２本でブロックを構成すれば、回路数は１／２に、４本であれば１／４になる。この場合は、差動増幅器２と画素アレイ２６の間にスイッチ手段を設け、垂直走査期間を時分割してブロック内のデータラインを順次選択する動作とすれば良い。
【００３７】
【発明の効果】
以上説明したように、本願発明によれば、画素の選択期間、スイッチングトランジスタＴｒ１及びＴｒ３がオンして、差動増幅器２による負帰還ループを形成する。このため、画素の輝度情報を示すＤＡＣ出力信号１１とＥＬ素子１に印加される電圧が同電位となる動作を実行する。従って、駆動トランジスタＴｒ２にばらつきが生じても、発光素子に流す電流にはばらつきが生じず、この結果、表示むらを防止できる。また、差動増幅器２の入力オフセットをキャンセルするオフセットキャンセル回路を付加させることで、データライン毎もしくはデータラインブロック毎に発生する表示むらも防止することができる。よって、表示の均一性が向上し、正確な階調表示が可能な表示装置を提供できる。また、画素に設けられるトランジスタの数（３個）も少なく、画素回路動作に必要な信号線（走査線、出力信号線、フィードバック線）も少ないため、画素の構成が簡素化される。この結果、生産性の向上が見込まれ、装置の低価格化が可能になる。また、開口率も向上するため、ＥＬ素子１の低電流駆動化による装置の低消費電力化と信頼性の向上が図れる。
【図面の簡単な説明】
【図１】本発明の駆動回路の第１の具体例の構成を示す回路図である。
【図２】本発明の駆動回路の信号波形を示す図である。
【図３】駆動トランジスタＴｒ２のゲート電圧・ドレイン電流特性を示す図である。
【図４】ＥＬ素子の電圧・電流特性を示す図である。
【図５】ＥＬ表示装置の構成を示すブロック図である。
【図６】ＥＬ表示装置の信号波形を示す図である。
【図７】オフセットキャンセル回路が付加された差動増幅器を示す図で、図７（ａ）は構成を示す回路図、図７（ｂ）及び（ｃ）は、各動作モードにおける等価回路を示す図、図７（ｄ）は、信号波形を示す図である。
【図８】第１の具体例の他の構成を示す回路図である。
【図９】本発明の第２の具体例の構成を示す回路図である。
【図１０】従来のしきい値補正機能を有する駆動回路の構成を示す回路図である。
【図１１】図１０の信号波形を示す図である。
【図１２】従来の駆動回路の構成を示す回路図である。
【符号の説明】
１  ＥＬ素子
２  差動増幅器
Ｔｒ１,Ｔｒ３  スイッチングトランジスタ
Ｔｒ２  駆動トランジスタ
Ｃ１  保持容量
１０  画素回路
２０  ＥＬ表示装置
【図１】
0003800050.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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