(57)【特許請求の範囲】
【請求項１】
第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続された第１導電型の第１のMOSFETと、
前記第１のMOSFETとドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、
第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、
前記第３のMOSFETとドレイン同士が接続され、前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETとを具備し、
前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする半導体集積回路。
【請求項２】
前記第１の電圧ノードまたは第３の電圧ノードと前記第２の電圧ノードとの間に接続され、前記第１のバイアス電位を生成する定電流回路と、
前記第１の電圧ノードまたは第３の電圧ノードと前記第２の電圧ノードとの間に接続され、前記電圧比較回路の出力信号を同相または逆相で取り出す出力回路
とをさらに具備することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続され第１導電型の第１のMOSFETと、
前記第１のMOSFETとドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、
第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、
前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETと、
前記第３のMOSFETとドレイン同士が接続され、ソースが前記第４のMOSFETのドレインに接続され、ゲートに第２のバイアス電位が与えられる第２導電型の第５のMOSFETとを具備し、
前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする半導体集積回路。
【請求項４】
前記第１の電圧ノードまたは第３の電圧ノードと前記第２の電圧ノードとの間に接続され、前記第１のバイアス電位を生成する定電流回路と、
前記第１の電圧ノードまたは第３の電圧ノードと前記第２の電圧ノードとの間に接続され、前記電圧比較回路の出力信号を同相または逆相で取り出す出力回路と、
前記第１の電圧ノードまたは第３の電圧ノードと前記第２の電圧ノードとの間に接続され、前記第２のバイアス電位を生成する動作点設定回路
とをさらに具備することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記出力回路は、
ソースが前記第２の電圧ノードに接続され、ゲートに前記電圧比較回路の出力信号が入力する第２導電型の第６のMOSFETと、
前記第１の電圧ノードまたは第３の電圧ノードと前記第６のMOSFETのドレインとの間に接続された抵抗負荷と、
前記第６のMOSFETのドレインと比較出力ノードとの間に挿入された１段または複数段のインバータ回路
とを具備することを特徴とする請求項２または４記載の半導体集積回路。
【請求項６】
前記出力回路の出力信号を帰還させることにより、前記電圧比較回路の電圧比較特性にヒステリシス特性を持たせるヒステリシス回路をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記ヒステリシス回路は、
前記第３のMOSFETのドレインと前記第２の電圧ノードとの間で直列に接続された第２導電型の第７のMOSFETおよび第８のMOSFETを具備し、前記第７のMOSFETのゲートに前記出力回路から前記電圧比較回路の出力信号とは逆相の信号が与えられ、前記第８のMOSFETのゲートに前記第１のバイアス電位が与えられることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記出力回路の出力信号の論理レベルに応じて前記第１の電圧ノードの電圧または第３の電圧ノードの電圧を切換選択してウエルバイアス供給ノードに出力する電圧切換選択回路をさらに具備することを特徴とする請求項請求項２、４乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記電圧切換選択回路は、
前記第１の電圧ノードにソースが接続され、ドレインが前記ウエルバイアス供給ノードに接続された第１導電型の第９のMOSFETと、
前記第３の電圧ノードにソースが接続され、ドレインが前記ウエルバイアス供給ノードに接続され、ゲートに前記出力回路の出力信号が与えられる第１導電型の第１０のMOSFETと、
前記ウエルバイアス供給ノードにソースが接続され、ゲートに前記出力回路の出力信号が与えられ、ドレインが前記第９のMOSFETのゲートに接続される第１導電型の第１１のMOSFETと、
前記第１１のMOSFETとドレイン同士が接続され、前記第２の電圧ノードにソースが接続され、ゲートに前記出力回路の出力信号が与えられる第２導電型の第１２のMOSFET
とからなることを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
前記定電流回路は、
前記第１の電圧ノードまたは第３の電圧ノードに一端が接続された定電流源と、
前記定電流源の他端と前記第２の電圧ノードとの間に接続され、ドレイン・ゲート相互が接続された第２導電型の第１３のMOSFETと、
第１の電圧ノードまたは第３の電圧ノードに一端が接続され、ドレイン・ゲート相互が接続された第１導電型の第１４のMOSFETと、
前記第１４のMOSFETとドレイン同士が接続され、ソースが前記第２の電圧ノードとの間に接続され、前記第１３のMOSFETとゲート同士が接続された第２導電型の第１５のMOSFETとからなり、
前記第１３のMOSFETのドレインから前記第１のバイアス信号が出力し、
前記動作点設定回路は、
第１の電圧ノードまたは第３の電圧ノードに一端が接続され、前記第１４のMOSFETとゲート同士が接続された第１導電型の第１６のMOSFETと、
前記第１６のMOSFETとドレイン同士が接続され、ドレイン・ゲート相互が接続された第２導電型の第１７のMOSFETと、
前記第１７のMOSFETのソースと前記第２の電圧ノードとの間に接続され、ドレイン・ゲート相互が接続された第２導電型の第１８のMOSFET
とからなることを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に２つの電圧を比較して比較結果を論理レベル"H" または"L" の信号として出力するCMOS型の電圧比較回路に関するもので、例えば不揮発性半導体メモリの基板バイアス選択用の電源電圧比較回路などに使用されるものである。
【０００２】
【従来の技術】
図１８は、従来の複数の電源を持つCMOS LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示す。
【０００３】
この電源電圧比較回路は、第１の電源電圧VDD1が入力するVDD1ノードと接地電位ノード（GND ノード）との間で直列接続され、VDD1を分圧して第１の分圧電圧VIN1を出力する抵抗素子R11 ，R12 と、第２の電源電圧VDD2が入力する第２の電源ノード（VDD2ノード）とGND ノードとの間で直列接続され、VDD2を分圧して第２の分圧電圧VIN2を出力する抵抗素子R21 ，R22 と、前記VDD1ノードとGND ノードとの間に接続された定電流回路と、前記VDD1を動作電源とし、CMOSFET （相補性絶縁ゲート型電界効果トランジスタ）を用いて前記VIN1とVIN2を比較して比較結果を比較出力ノードCMP1A に出力するCMOS電圧比較回路CMP とから構成される。
【０００４】
前記定電流回路は、前記VDD1ノードとGND ノードとの間に、定電流源IR0Aとドレイン・ゲート相互が接続されたN 型トランジスタN01Aとが直列接続されて構成される。
【０００５】
前記CMOS電圧比較回路CMP は、比較回路部と出力回路とから構成されている。上記比較回路部は、VIN1とVIN2を入力とするソース結合ペアをなす入力用のN 型トランジスタN1A ，N2A と、その各ドレインとVDD1ノードとの間に接続されたカレントミラー負荷用のP 型トランジスタP1A ，P2A と、前記入力用のN 型トランジスタN1A ，N2A のソース結合ノードとGND ノードとの間に接続され、前記定電流回路のN 型トランジスタN01Aとゲート同士が接続（カレントミラー接続）された定電流源用のN 型トランジスタN02Aとから構成されている。
【０００６】
前記出力回路は、前記VDD1ノードとGND ノードとの間に、P 型トランジスタP3A とN 型トランジスタN03Aとが直列接続されて構成される。この場合、上記P 型トランジスタP3A のゲートには前記比較回路部の出力が入力し、前記N 型トランジスタN03Aは前記定電流回路のN 型トランジスタN01Aとゲート同士が接続（カレントミラー接続）されており、上記P 型トランジスタP3A とN 型トランジスタN03Aとの直列接続ノードが前記比較出力ノードCMP1A に接続されている。
【０００７】
次に、図１８のソース結合ペアをなすCMOSFET を用いた従来例の電源電圧比較回路の動作について、図１９を参照しながら簡単に説明する。
【０００８】
この電源電圧比較回路は、VDD1を分圧したVIN1とVDD2を分圧したVIN2を、第１の電源電圧VDD1を動作電源とするCMOS電圧比較回路CMP により比較し、比較結果を論理レベル"H" または"L" の信号として出力するものである。
【０００９】
即ち、R11/R12 ＝ R21/R22に設定しておくと、VDD1＞VDD2の時には、VIN1＞VIN2であり、比較出力ノードCMP1A に"L" が出力し、VDD1＜VDD2の時には、VIN1＜VIN2であり、比較出力ノードCMP1A に"H" が出力する。
【００１０】
上記従来例の電源電圧比較回路は、次の３つの問題点が挙げられる。
【００１１】
第１の問題点は、低電圧で動作しないことである。つまり、CMOS電圧比較回路CMP はソース結合ペア回路を構成するトランジスタが飽和領域特性の状態で動作しないとオフセットが大きくなるからである。
【００１２】
ここで、最低動作電圧をVDDmin、カレントミラー負荷用のP 型トランジスタP1A の閾値電圧をVthP、入力用のN 型トランジスタN1A のドレイン・ソース間電圧VDS をVDSN1A、定電流源用のN 型トランジスタN02AのVDS をVDSN02A で表わすと、VDDmin = VthP + VDSN1A + VDSN02Aであり、VDDmin以下の低電圧では、ソース結合ペア回路を構成するトランジスタのオフセットが大きくなり、CMOS電圧比較回路CMP として機能しない。例えば、VthP＝1.0V，VDSN1 ＝0.3V，VDSN2 ＝0.3VとするとVDDmin =1.6Vである。
【００１３】
第２の問題点は、パターン面積が大きいことである。その理由の1 つは、回路構成要素が多いことである。もう1 つの理由は、回路を構成する抵抗素子のレイアウトサイズを大きくする必要があるからである。なぜなら、消費電流を低減するために抵抗値を大きく設計する（即ち、抵抗素子のL/W を大きくとる）必要が有り、加えて相対誤差を少なくするためにはW を大きく設計する必要があるからである。
【００１４】
第３の問題点は、電圧比較の検出精度が悪いことである。これは抵抗素子の相対誤差やアンプのオフセットによる相対誤差によるものである。
【００１５】
【発明が解決しようとする課題】
上記したように従来の電源電圧比較回路は、低電圧で動作しない、パターン面積が大きい、検出精度が悪いという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、低電圧動作が可能になり、パターン面積が小さくて済み、検出精度が向上する電圧比較回路を内蔵した半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続された第１導電型の第１のMOSFETと、前記第１のMOSFETとドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、前記第３のMOSFETとドレイン同士が接続され、前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETとを具備し、前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする。
【００１８】
本発明の第２の半導体集積回路は、第１の電圧ノードにソースが接続され、ドレイン・ゲート相互が接続され第１導電型の第１のMOSFETと、前記第１のMOSFETとドレイン同士が接続され、第２の電圧ノードにソースが接続され、ゲートに第１のバイアス電位が与えられる第２導電型の第２のMOSFETと、第３の電圧ノードにソースが接続された第１導電型の第３のMOSFETと、前記第２の電圧ノードにソースが接続され、ゲートに前記第１のバイアス電位が与えられる第２導電型の第４のMOSFETと、前記第３のMOSFETとドレイン同士が接続され、ソースが前記第４のMOSFETのドレインに接続され、ゲートに第２のバイアス電位が与えられる第２導電型の第５のMOSFETとを具備し、前記第１の電圧ノードの電圧と前記第３の電圧ノードの電圧との大小を比較した結果に応じて異なる論理レベルの信号が前記第３のMOSFETのドレインから出力する電圧比較回路を内蔵することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
なお、本発明の実施の形態では、P 型半導体基板（P 基板）を用いたLSI において、N 型MOSFETはP 基板上に形成され、P 型MOSFETはP 基板に形成されたN 型ウェル領域内に形成される。また、P 基板には接地電位GND が与えられ、N 型ウェル領域には該領域に形成されるPMOSFET 用の電源電位が与えられる。
【００２１】
＜第１の実施形態＞
図１は、本発明の半導体集積回路に形成された第１の実施形態に係る電源電圧比較回路を示している。
【００２２】
この電源電圧比較回路10は、第１の高電位電源電圧VDD1を動作電源とする定電流回路11と、この定電流回路11により電流制御され、VDD1と第２の高電位電源電圧VDD2を比較するCMOS電圧比較回路12と、VDD1を動作電源とし、前記CMOS電圧比較回路12の比較出力を比較出力ノードCMP1に論理レベル"H" または"L" の信号として取り出す出力回路13から構成される。
【００２３】
前記定電流回路11は、VDD1が入力するVDD1ノードと低電位電源（本例ではGNDノード）との間に、定電流源IR0 およびドレイン・ゲート相互が接続されたN 型トランジスタN0の順で直列接続されて構成される。
【００２４】
前記CMOS電圧比較回路12は、VDD1ノードとGND ノードとの間に、P 型トランジスタP1のソース・ドレイン間およびN 型トランジスタN1のドレイン・ソース間の順で直列接続され、前記VDD2が入力するVDD2ノードとGND ノードとの間に、P 型トランジスタP2のソース・ドレイン間およびN 型トランジスタN2のドレイン・ソース間の順で直列接続されている。この場合、上記P1のドレイン・ゲート相互が接続され、前記P1とP2は、ゲート同士が接続されており、カレントミラー回路を構成する。また、前記N1とN2の各ゲートは、前記定電流回路11のN0のゲートに接続されており、これらのN0，N1，N2はカレントミラー回路を構成する。
【００２５】
前記出力回路13は、前記VDD1ノードとGND ノードとの間に、抵抗素子R3およびN 型トランジスタN3のドレイン・ソース間の順で直列接続され、この直列接続ノードと前記比較出力ノードCMP1との間にVDD1を動作電源とするインバータ回路IV1 が挿入されている。上記N3のゲートには、前記CMOS電圧比較回路12のP2のドレイン電圧（電圧比較出力信号）が入力する。
【００２６】
次に、図１の構成の電源電圧比較回路10の動作について説明する。
【００２７】
図２は、図１の電源電圧比較回路10の入出力特性を示している。ここでは、VDD1が一定の時にVDD2が数百μsec のオーダーで急峻に立ち上がった場合を示している。
【００２８】
図１の電源電圧比較回路10は、VDD1とVDD2の電圧変化分をCMOS電圧比較回路12のP1とP2に流れる電流変化分に変換して電流比較を行なう。そして、この電流変化分をさらに電圧変化分に変換し、この電圧変化分を出力回路13に伝達することにより、従来例の電源電圧比較回路と同等の動作を行なうものである。
【００２９】
即ち、VDD1＞VDD2の時には、P1の電流＞P2の電流INになり、P2のドレイン電圧により定電流回路11のN3がオフ状態になり、N3のドレイン電圧が"H" （＝VDD1）になり、比較出力ノードCMP1に"L" （＝GND ）が出力する。
【００３０】
これに対して、VDD1＜VDD2の時には、P1の電流＜P2の電流INになり、P2のドレイン電圧により定電流回路11のN3がオン状態になり、N3のドレイン電圧が"L" になり、比較出力ノードCMP1に"H" が出力する。
【００３１】
本実施形態の電源電圧比較回路10によれば、従来例の電源電圧比較回路と比べて、次のような利点がある。
【００３２】
（１）ソース結合ペア回路を必要としないので、より低電圧で動作可能である。例えば最低動作電圧をVDDmin、P1の閾値電圧をVthP、N1のドレイン・ソース間電圧VDS をVDSN1 で表わすと、VDDmin＝VthP + VDSN1以上で動作可能である。ここで、例えばVthP＝1.0V，VDSN1 ＝0.3Vであるとすると、最低動作電圧VDDmin＝1.3 V のオーダーであり、従来例の電源電圧比較回路の最低動作電圧VDDmin＝1.6Vよりも低電圧である。
【００３３】
（２）回路構成要素が少ないので、パターン面積を小さくできるほか、回路構成要素が少なく、検出バラツキに対する素子の相対誤差要因が少ないので、比較精度を上げることが可能になるなどの利点がある。
【００３４】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る電源電圧比較回路30を示している。
【００３５】
この電源電圧比較回路30は、図１を参照して前述した第１の実施形態に係る電源電圧比較回路10と比べて、その出力側にヒステリシス回路31が付加されている点が異なり、その他は同じであるので、図１中と同一部分には同一記号を付けて説明を省略する。
【００３６】
上記ヒステリシス回路31は、前記比較出力ノードCMP1とヒステリシス出力ノードCMP2との間に二段のインバータ回路IV2 ，IV3 が接続され、前記CMOS電圧比較回路12のP2のドレイン（ノードA ）とGND ノードとの間にN 型トランジスタN21 ，N22 が直列に接続されている。この場合、N21 のゲートは前記インバータ回路IV2 の出力ノードに接続され、N22 は、ゲートが前記定電流回路11のN 型トランジスタN0のゲート（ノードB ）に接続（カレントミラー接続）されている。
【００３７】
次に、図３の電源電圧比較回路30の動作について説明する。
【００３８】
図４は、図３の電源電圧比較回路30の入出力特性（ヒステリシス特性を持つ）を示している。ここでは、VDD1が一定の時にVDD2が数百μsec のオーダーで急峻に立ち上がった場合を示している。
【００３９】
図５（ａ）は、図３の電源電圧比較回路30において、VDD1が一定の時にVDD2が立ち上がり、このVDD2に微小なノイズ成分が混入している場合を示している。この場合の電圧比較出力波形を図５（ｂ）に示しており、対比のために、ヒステリシス特性を持たない電源電圧比較回路の電圧比較出力波形（誤動作例）を図５（ｃ）に示した。
【００４０】
図３の電源電圧比較回路30の動作は、図２を参照して前述した電源電圧比較回路の動作と比べて、比較出力ノードCMP1の出力信号に対してヒステリシス回路31によりヒステリシス特性を持たせている点が異なり、その他は同じであるのでその説明を省略する。
【００４１】
VDD1＞VDD2の時には、比較出力ノードCMP1は"L" 、インバータ回路IV2 の出力は"H" 、比較出力ノードCMP2は"L" である。この時、インバータ回路IV2 の出力"H" によりN21 はオン状態になり、ヒステリシス回路31の電流IN2 が発生する。このIN2 によって、CMOS電圧比較回路12のP2のドレイン・ソース間電圧IDS が少し低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
【００４２】
これに対して、VDD1＜VDD2の時には、比較出力ノードCMP1は"H" 、インバータ回路IV2 の出力は"L" 、比較出力ノードCMP2は"H" である。この時、インバータ回路IV2 の出力"L" によりN21 はオフ状態になり、ヒステリシス回路31の電流IN2 は発生しない。
【００４３】
即ち、CMOS電圧比較回路12は、VDD1＞VDD2の時とVDD1＜VDD2の時とでヒステリシス回路31の影響が異なり（P2に流れる電流に差が発生する）、入出力特性に差が発生し、図４に示すようにヒステリシス特性を持つようになる。
【００４４】
したがって、VDD1とVDD2の電位関係が緩慢に切り替わる際にVDD2に微小なノイズ成分が混入した場合、ヒステリシス特性を持つ図３の電源電圧比較回路30によれば、比較出力ノードCMP2にヒゲ状のパルスが出力され難く、誤動作を生じず、図５（ｂ）に示したような安定した比較結果を得ることができる。これに対して、ヒステリシス特性を持たない電源電圧比較回路では、図５（ｃ）に示した誤動作例のように、比較出力ノードCMP2にヒゲ状のパルスが出力する恐れがあった。
【００４５】
＜第２の実施形態の応用例＞
図６は、第２の実施形態に係る電源電圧比較回路30の応用例として、例えば不揮発性半導体メモリのウエルバイアスの切換供給に用いられる電源切換供給回路を示している。
【００４６】
図６の電源電圧切換供給回路は、図３を参照して前述した電源電圧比較回路30の出力側に電源切換選択回路60が付加されている点が異なり、その他は同じであるので、図３中と同一部分には同一記号を付けて説明を省略する。
【００４７】
上記電源切換選択回路60は、VDD1ノードとウエルバイアス供給ノードVOUT1 との間にP 型トランジスタP5のソース・ドレイン間が接続され、VDD2ノードと前記ウエルバイアス供給ノードVOUT1 との間にP 型トランジスタP6のソース・ドレイン間が接続されている。そして、前記ウエルバイアス供給ノードとGND ノードとの間に、P 型トランジスタP4およびN 型トランジスタN4が直列に接続されている。
【００４８】
さらに、電源電圧比較回路30の比較出力ノードCMP2の出力を受けて反転させるインバータ回路IV4 が設けられており、このインバータ回路IV4 の出力が前記P4，N4およびP6のゲートに接続され、前記P5のゲートは前記P4、N4の直列接続ノードに接続されている。
【００４９】
次に、図６の電源電圧切換供給回路の動作について説明する。
【００５０】
図７は、図６の電源電圧切換供給回路の動作例を示す波形図である。
【００５１】
図６の電源電圧切換供給回路は、VDD1，VDD2の電位関係に応じて、より高い側の電圧を選択してウエルバイアス供給ノードVOUT1 に出力し、これに接続されたウェルのバイアスを切り替えるものである。
【００５２】
即ち、電源電圧比較回路30の動作は、図４乃至図５を参照して前述した動作と同じであり、電源切換選択回路60の動作は、図７に示すように、電源電圧VDD1，VDD2のうちの高電位側の電圧を選択してウエルバイアス供給ノードVOUT1 に出力する。
【００５３】
例えば、VDD1=1.5V 、VDD2=1.3〜1.7Vとすると、VDD1＞VDD2の時には、比較出力ノードCMP2は"L" 、インバータ回路IV4 の出力は"H" になり、N4とP5はオン状態になり、P4とP6はオフ状態になり、ウエルバイアス供給ノードVOUT1 にVDD1=1.5V が出力する。
【００５４】
これに対して、VDD1＜VDD2の時には、比較出力ノードCMP2は"H" 、インバータ回路IV4 の出力は"L" になり、N4とP5はオフ状態になり、P4とP6はオン状態になり、ウエルバイアス供給ノードVOUT1 にVDD2=1.5〜1.7Vが出力する。
【００５５】
即ち、図６の電源電圧切換供給回路によれば、前述した各実施形態と同様の効果が得られるほか、ウェルのバイアスを切り替えることができる。
【００５６】
なお、P 型トランジスタP5のソースをVDD2ノード、P 型トランジスタP6のソースをVDD1ノードに接続するように変更することにより、VDD1，VDD2の電位関係に応じてより低い側の電圧を選択するように変更することが可能である。
【００５７】
＜第１の実施形態の変形例＞
図８は、第１の実施形態の変形例に係る電源電圧比較回路を示している。
【００５８】
この電源電圧比較回路は、図１を参照して前述した電源電圧比較回路10と比べて、CMOS電圧比較回路12a に対するVDD1、VDD2の入力関係が逆である（CMOS電圧比較回路12のP2のソースにVDD1が入力し、P1のソースにVDD2が入力する）点、VDD1を動作電源とする定電流回路11a の構成、VDD1を動作電源とする出力回路13aの構成が異なり、その他は同じであるので、図１中と同一部分には同一記号を付けて説明を省略する。
【００５９】
前記定電流回路11a は、VDD1ノードとGND ノードとの間に、定電流源IREFおよびドレイン・ゲート相互が接続されたN 型トランジスタN0の順で直列接続されている。さらに、VDD1ノードとGND ノードとの間に、ドレイン・ゲート相互が接続されたP 型トランジスタP10 のソース・ドレイン間およびドレイン・ゲート相互が接続されたN 型トランジスタN11 のドレイン・ソース間の順で直列接続されている。この場合、上記N0およびN11 のゲート同士が接続されており、これらのN0，N11 はカレントミラー回路を構成する。
【００６０】
前記出力回路13a は、前記VDD1ノードとGND ノードとの間に、抵抗素子用のP型トランジスタP14 のソース・ドレイン間および前記CMOS電圧比較回路12a のP2のドレイン電圧（電圧比較出力信号）がゲートに入力するN 型トランジスタN3のドレイン・ソース間の順で直列接続されている。この場合、上記P14 は、前記定電流回路11a のP10 とゲート同士が接続されており、これらのP10 ，P14 はカレントミラー回路を構成する。そして、上記P14 ，N3の直列接続ノードと比較出力ノードCMPBとの間にVDD1を動作電源とするインバータ回路INV1が挿入されている。
【００６１】
図９は、図８の電源電圧比較回路の入出力特性を示している。
【００６２】
図８の電源電圧比較回路の動作は、図１を参照して前述した電源電圧比較回路10と比べて、基本的に同様であり、VDD1、VDD2の大小関係と比較出力の論理レベルの関係が逆である点が異なる。
【００６３】
＜第３の実施形態＞
ところで、図８に示した電源電圧比較回路10において、低消費電流化を図るためには、定電流源に流す電流値を絞り、カレントミラーを構成するN0,N1,N2およびP1,P2 の電流値を一律に低減させる必要があるが、これに伴って、以下に述べるような問題が発生する。
【００６４】
図１０は、図８の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示している。
【００６５】
図１１は、図８の電源電圧比較回路の動作例を示すタイミング図である。
【００６６】
即ち、前述したようにVDD1が一定の時にVDD2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電圧比較回路12a において、P1のドレインは"L" から"H" へと変化し、P2のドレインは"H" から"L" へと変化する。この場合、VDD1とVDD2の電圧差はP2に流れる電流IMの変化分ΔIMとして表わすことができ、このΔIMによりCMOS電圧比較回路12a の出力電圧の変化分ΔVMが決定される。
【００６７】
しかし、N2に流れる電流IMが絞られているので、N2の駆動能力が弱く、出力回路13a のN3のゲートに対する放電に時間がかかる。即ち、VDD1＜VDD2になった瞬間から遅れ時間（Tdelay1 ）後に比較出力ノードCMPBが"H" から"L" に変化するので、電圧比較検出に時間がかかってしまう。このように検出時間に時間がかかった場合、電圧状態がVDD1＜VDD2であるにも拘らず、VDD1とVDD2の電圧関係を正しく判断できない期間が生じてしまう。上記電圧比較検出の高速化を図ろうとした場合、定電流源に流す電流値を大きくしなければならず、低消費電流化を実現できなくなる。
【００６８】
このような問題点を解決した第３の実施形態を以下に説明する。
【００６９】
図１２は、本発明の第３の実施形態に係る電源電圧比較回路を示している。
【００７０】
この電源電圧比較回路は、図８を参照して前述した電源電圧比較回路と比べて、基本的には同じであるが、CMOS電圧比較回路12b に抵抗素子としてN 型トランジスタN15 が挿入されている点、VDD1を動作電源とする動作点設定回路14が付加されている点が主として異なる。
【００７１】
この電源電圧比較回路は、VDD1を動作電源とする定電流回路11a と、VDD1を動作電源とする動作点設定回路14と、上記定電流回路11a により電流制御されるとともに動作点設定回路14により動作点が設定され、VDD1とVDD2を比較するCMOS電圧比較回路12b と、VDD1を動作電源とし、CMOS電圧比較回路12b の比較出力を比較出力ノードCMPBに論理レベル"H" または"L" の信号として取り出す出力回路13a から構成される。
【００７２】
前記動作点設定回路14は、VDD1ノードとGND ノードとの間に、P 型トランジスタP11 のソース・ドレイン間、ドレイン・ゲート相互が接続されたN 型トランジスタN13 のドレイン・ソース間およびドレイン・ゲート相互が接続されたN 型トランジスタN12 のドレイン・ソース間の順で直列接続されている。この場合、上記P11 は、前記定電流回路11a のP10 とゲート同士が接続されており、これらのP10 ，P11 はカレントミラー回路を構成する。また、上記N13 のドレインの電位を動作点設定バイアスとして出力する。
【００７３】
前記CMOS電圧比較回路12b は、VDD1ノードとGND ノードとの間に、P 型トランジスタP2のソース・ドレイン間、N 型トランジスタN15 のドレイン・ソース間およびN 型トランジスタN2のドレイン・ソース間の順で直列接続され、前記VDD2が入力するVDD2ノードとGND ノードとの間に、P 型トランジスタP1のソース・ドレイン間およびN 型トランジスタN1のドレイン・ソース間の順で直列接続されている。
【００７４】
この場合、上記P1のドレイン・ゲート相互が接続され、P1とP2のゲート同士が接続されており、このP1，P2はカレントミラー回路を構成する。また、上記N1およびN2の各ゲートは、前記定電流回路11a のN0のゲートに接続されており、これらのN0、N1、N2はカレントミラー回路を構成する。また、N15 のゲートには、前記動作点設定回路14から動作点設定バイアスが与えられる。
【００７５】
次に、図１２の電源電圧比較回路の動作について、図９、図１３および図１４を参照して説明する。
【００７６】
図１３は、図１２の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示している。
【００７７】
図１４は、図１２の電源電圧比較回路の入出力特性を示している。
【００７８】
図１２の電源電圧比較回路の動作は、図９を参照して前述した電源電圧比較回路の動作と比べて、基本的には同じであるが、CMOS電圧比較回路12b のP2は、抵抗負荷用のN15 が接続されているので、図１３に示すように電流変化量ΔIMに対する電圧変化量ΔVMが大きくなる点が異なる。
【００７９】
即ち、前述したようにVDD1が一定の時にVDD2が立ち上がり、VDD1＜VDD2の状態になった時、CMOS電圧比較回路12bにおいて、P1のドレインは"L" から"H" へと変化し、P2のドレインは"H" から"L" へと急峻に変化する。この場合、VDD1とVDD2の電圧差はN2に流れる電流IMの変化分ΔIMとして表わすことができ、このΔIMによりCMOS電圧比較回路11b の出力電圧の変化分ΔVMが決定される。
【００８０】
この時、低消費電流化を図るために、定電流源に流す電流値を絞り、カレントミラーを構成するN0,N1,N2,N11およびP10,P14 の電流値を一律に低減させた場合（CMOS電圧比較回路12b のP2の駆動能力を弱くした場合）でも、前記したように微小の電流変化に対してCMOS電圧比較回路12b の出力電圧の変化分ΔVMを大きくすることが可能であり、出力回路13a のN3のゲートに対する放電を短時間で行なうことが可能になる。即ち、VDD1＜VDD2になった瞬間から短い遅れ時間（Tdelay2 ）後に比較出力ノードCMPBが"H" から"L" に変化するので、電圧比較検出の時間を短縮することが可能になる。したがって、VDD1とVDD2の電圧関係を即座に正しく判断することができる。
【００８１】
即ち、第３の実施形態に係る電源電圧比較回路によれば、図８を参照して前述した電源電圧比較回路と比べて、消費電流を抑えながら電源比較検出の高速化を図ることが可能になる。
【００８２】
＜第３の実施形態の変形例＞
図１５は、第３の実施形態の変形例に係る電源電圧比較回路を示している。
【００８３】
この電源電圧比較回路は、図１２を参照して前述した電源電圧比較回路と比べて、CMOS電圧比較回路12a に対するVDD1、VDD2の入力関係が逆である（CMOS電圧比較回路12d のP1のソースにVDD1が入力し、P2のソースにVDD2が入力する）点が異なり、その他は同じであるので、図１２中と同一部分には同一記号を付けて説明を省略する。
【００８４】
図１６は、図１５の電源電圧比較回路の入出力特性を示している。
【００８５】
図１５の電源電圧比較回路の動作は、図１２を参照して前述した電源電圧比較回路の動作と比べて、基本的には同様であるが、VDD1、VDD2の大小関係に対する比較出力ノードCMPBの出力信号の論理レベルが逆になる点が異なる。即ち、VDD1＞VDD2の時、CMPB ="L" 、VDD ＜VDD2の時、CMPB="H"を出力する。
【００８６】
図１５の電源電圧比較回路によれば、図１２を参照して前述した電源電圧比較回路と同様に、消費電流を増加させることなく電源比較検出の高速化を図ることができる。
【００８７】
＜第４の実施形態＞
図１７は、第４の実施形態に係る電源電圧比較回路を示している。
【００８８】
この電源電圧比較回路は、図１２を参照して前述した電源電圧比較回路と比べて、その出力側にヒステリシス回路15が付加されている点、出力回路13b の構成が異なり、その他は同じであるので、図１２中と同一部分には同一記号を付けて説明を省略する。
【００８９】
上記出力回路13b は、前記出力回路13の比較出力ノードCMPBとヒステリシス出力ノードCMPDとの間にインバータ回路INV2が挿入されている。また、前記ヒステリシス回路15は、前記CMOS電圧比較回路12b のP2のドレインとGND ノードとの間にN 型トランジスタN21 ，N20 が直列に接続されている。この場合、N21 のゲートは前記インバータ回路INV2の出力ノード（ヒステリシス出力ノードCMPD）に接続され、N22 は、ゲートが前記定電流回路11a のN 型トランジスタN0のゲートに接続（カレントミラー接続）されている。
【００９０】
このヒステリシス回路15の動作は、図３を参照して前述したヒステリシス回路31の動作と基本的に同じである。
【００９１】
図１７の電源電圧比較回路の動作は、図１２を参照して前述した電源電圧比較回路の動作と比べて、比較出力ノードCMPBの出力信号に対してヒステリシス特性を持たせている点が異なり、その他は同じであるのでその説明を省略する。
【００９２】
即ち、VDD1＜VDD2の時には、比較出力ノードCMPBは"L" 、インバータ回路INV1の出力は"H" 、インバータ回路INV2の出力ノード（ヒステリシス出力ノードCMPD）は"L" である。この時、インバータ回路INV2の出力"L" によりN21 はオフ状態になり、ヒステリシス回路15の電流IM2 は発生しない。
【００９３】
これに対して、VDD1＞VDD2の時には、比較出力ノードCMPBは"H" 、インバータ回路INV1の出力は"L" 、インバータ回路INV2の出力ノードCMPDは"H" である。この時、インバータ回路INV2の出力"H" によりN21 はオン状態になり、ヒステリシス回路15の電流IM2 が発生する。このIM2 によって、CMOS電圧比較回路12b のP2のドレイン・ソース間電圧IDS が少し低下し、その分だけVDD1＞VDD2の検出基準が高くなる。
【００９４】
つまり、CMOS電圧比較回路11b は、VDD1＜VDD2の時とVDD1＞VDD2の時とで、ヒステリシス回路15による影響が異なり（P2に流れる電流に差が発生する）、入出力特性に差が発生し、ヒステリシス特性を持つようになる。
【００９５】
したがって、VDD1とVDD2の電位関係が緩慢に切り替わる際にVDD1に微小なノイズ成分が混入した場合、ヒステリシス特性を持つ図１７の電源電圧比較回路によれば、前述した第２の実施形態と同様に、ヒステリシス出力ノードCMPDにヒゲ状のパルスが出力され難く、誤動作を生じず、安定した比較結果を得ることができる。
【００９６】
【発明の効果】
上述したように本発明によれば、低電圧動作が可能になり、パターン面積が小さくて済み、検出精度が向上する電圧比較回路を内蔵した半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に形成された第１の実施形態に係る電源電圧比較回路を示す回路図。
【図２】図１の電源電圧比較回路の入出力特性の一例を示す図。
【図３】本発明の第２の実施形態に係る電源電圧比較回路を示す回路図。
【図４】図３の電源電圧比較回路の入出力特性（ヒステリシス特性を持つ）の一例を示す図。
【図５】図３の電源電圧比較回路においてVDD1が一定の時に立ち上がるVDD2に微小なノイズ成分が混入している場合の入力電圧波形の一例および比較出力波形の一例ならびにヒステリシス特性を持たない電源電圧比較回路の電圧比較出力波形（誤動作例）を対比のために示す特性図。
【図６】本発明の第２の実施形態に係る電源電圧比較回路の応用例として、不揮発性半導体メモリのウエルバイアス供給用の電源切換供給回路を示す回路図。
【図７】図６の電源電圧切換供給回路の動作例を示す波形図。
【図８】本発明の第１の実施形態の変形例に係る電源電圧比較回路を示す回路図。
【図９】図８の電源電圧比較回路の入出力特性を示す図。
【図１０】図８の電源電圧比較回路のトランジスタP2の電流IMと電圧VMの関係（IM−VM特性）を示す図。
【図１１】図８の電源電圧比較回路の動作例を示すタイミング図。
【図１２】本発明の第３の実施形態に係る電源電圧比較回路を示す回路図。
【図１３】図１２の電源電圧比較回路のトランジスタP2のIM−VM特性を示す図。
【図１４】図１２の電源電圧比較回路の入出力特性を示す図。
【図１５】第３の実施形態の変形例に係る電源電圧比較回路を示す回路図。
【図１６】図１５の電源電圧比較回路の入出力特性を示す図。
【図１７】本発明の第４の実施形態に係る電源電圧比較回路を示す回路図。
【図１８】従来の複数の電源を持つCMOS LSIに内蔵されたCMOS型の電源電圧比較回路の一例を示す回路図。
【図１９】図１８のソース結合ペアをなすCMOSFET を用いた従来例の電源電圧比較回路の入出力特性の一例を示す図。
【符号の説明】
10…電源電圧比較回路、
11…定電流回路、
12…CMOS電圧比較回路、
13…出力回路、
VDD1…第１の高電位電源電圧、
VDD2…第２の高電位電源電圧、
CMP1…比較出力ノード、
GND …低電位電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003816755.tif 000006
【図６】
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【図７】
0003816755.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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