(57)【特許請求の範囲】
【請求項１】
第１冗長メモリセルアレイ、第１センスアンプ及び第１ノーマルメモリセルアレイを備える第１総合アレイと、第２冗長メモリセルアレイ、第２センスアンプ及び第２ノーマルメモリセルアレイを備え、且つ第１総合アレイに近接配置された第２総合アレイとを有する半導体メモリ装置の行冗長回路において、
第１センスアンプに接続されて該第１センスアンプをエネーブル又はディスエーブルする第１センスアンプ制御信号を提供する第１センスアンプ制御回路であって、第２ヒューズボックスから第２ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す第２出力信号を受信しない条件で、第１ノーマルメモリセルアレイの選択信号が入力された場合、又は前記第１ノーマルメモリセルアレイの選択信号が入力されない場合で且つ第１ヒューズボックスから第１ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す第１出力信号を受信した場合に、前記第１センスアンプをエネーブルする第１センスアンプ制御信号を出力する第１センスアンプ制御回路と、
第２センスアンプに接続されて該第２センスアンプをエネーブル又はディスエーブルする第２センスアンプ制御信号を提供する第２センスアンプ制御回路であって、前記第１ヒューズボックスから前記第１ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す前記第１出力信号を受信しない条件で、第２ノーマルメモリセルアレイの選択信号が入力された場合、又は前記第２ノーマルメモリセルアレイの選択信号が入力されない場合で且つ前記第２ヒューズボックスから前記第２ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す前記第２出力信号を受信した場合に、前記第２センスアンプをエネーブルする第２センスアンプ制御信号を出力する第２センスアンプ制御回路と、
行アドレスを入力とし、行アドレスの各アドレスビットに対応する前記第１ヒューズ群の切断が前記入力された行アドレスと一致する場合に、該一致を示す前記第１出力信号を前記第１及び第２センスアンプ制御回路に供給する前記第１ヒューズボックスと、
行アドレスを入力とし、行アドレスの各アドレスビットに対応する前記第２ヒューズ群の切断が前記入力された行アドレスと一致する場合に、該一致を示す前記第２出力信号を前記第１及び第２センスアンプ制御回路に供給する前記第２ヒューズボックスとを備え、
前記第１ヒューズボックスが、第２ノーマルメモリセルアレイを特定する行アドレスに対応して前記第１ヒューズ群が切断されて第２ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第１ヒューズ群の切断に一致すると、前記第１センスアンプ制御回路をエネーブルさせ且つ前記第２センスアンプ制御回路をディスエーブルさせると共に第１冗長メモリセルアレイで第２ノーマルメモリセルアレイのアドレス欠陥を救済し、
前記第１ヒューズボックスが、第１ノーマルメモリセルアレイを特定する行アドレスに対応して前記第１ヒューズ群が切断されて第１ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第１ヒューズ群の切断に一致すると、前記第１センスアンプ制御回路をエネーブルさせ且つ前記第２センスアンプ制御回路をディスエーブルさせると共に第１冗長メモリセルアレイで第１ノーマルメモリセルアレイのアドレス欠陥を救済する動作を含むことを特徴とする行冗長回路。
【請求項２】
前記第１ヒューズボックスが、第２ノーマルメモリセルアレイの冗長動作をプログラムすることにより、前記第１センスアンプ制御回路をエネーブルさせ且つ前記第２センスアンプ制御回路をディスエーブルさせると共に第１冗長メモリセルアレイで第２ノーマルメモリセルアレイのアドレス欠陥を救済する動作は、第２ノーマルセルアレイでの欠陥ワード線の数が第２冗長メモリセルアレイ内の冗長ワード線の数より多い場合に行われる動作である請求項１記載の行冗長回路。
【請求項３】
前記第２ヒューズボックスが、第１ノーマルメモリセルアレイを特定する行アドレスに対応して前記第２ヒューズ群が切断されて第１ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第２ヒューズ群の切断に一致すると、前記第２センスアンプ制御回路をエネーブルさせ且つ前記第１センスアンプ制御回路をディスエーブルさせると共に第２冗長メモリセルアレイで第１ノーマルメモリセルアレイのアドレス欠陥を救済し、
前記第２ヒューズボックスが、第２ノーマルメモリセルアレイを特定する行アドレスに対応して前記第２ヒューズ群が切断されて第２ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第２ヒューズ群の切断に一致すると、前記第２センスアンプ制御回路をエネーブルさせ且つ前記第１センスアンプ制御回路をディスエーブルさせると共に第２冗長メモリセルアレイで第２ノーマルメモリセルアレイのアドレス欠陥を救済する動作をさらに含むことを特徴とする請求項１記載の行冗長回路。
【請求項４】
前記第２ヒューズボックスが、第１ノーマルメモリセルアレイの冗長動作をプログラムすることにより、前記第２センスアンプ制御回路をエネーブルさせ且つ前記第１センスアンプ制御回路をディスエーブルさせると共に第２冗長メモリセルアレイで第１ノーマルメモリセルアレイのアドレス欠陥を救済する動作は、第１ノーマルセルアレイでの欠陥ワード線の数が第１冗長メモリセルアレイ内の冗長ワード線の数より多い場合に行われる動作である請求項３記載の行冗長回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関するもので、特に所定のメモリセルに発生した行の欠陥をスペアメモリセル（以下、“冗長メモリセル”という）によって救済する行冗長回路に関するものである。
【０００２】
【従来の技術】
この分野でよく知られているように半導体メモリ装置は、マトリックス形態で配列された多数のメモリセルを有しており、メモリ容量の増加に伴いこのようなメモリセルの数も一層増加している。半導体メモリ装置においては、いずれか一つのメモリセルに欠陥が発生すると、その半導体メモリ装置は使用不能となる。そこで、半導体メモリ装置において、メモリセルに欠陥が発生しても使用できるようにして歩留りを向上させる方法として、欠陥が生じたノーマルメモリセルをノーマルメモリセルアレイの列と行に設けられた冗長メモリセルに置き替える方法が提示された。
【０００３】
冗長回路が提示された当時には、半導体メモリ装置の各ビット線やワード線ごとにヒューズを接続し、ノーマルメモリセルに欠陥が発生した時、このノーマルメモリセルと接続されるビット線又はワード線に連結されたヒューズをレーザー投射などの方法で切断することによって欠陥セルを切り離すようにしていた。
【０００４】
しかし、半導体メモリ装置の集積度が大幅に増大するに従って一つのチップ内に存在する多数のメモリセルのビット線及びワード線ごとにヒューズを接続でき難くなっている。そこで、ノーマルメモリセルに欠陥が発生した場合には、内部アドレスにより冗長メモリセルをデコーディングする方式が提示され、行冗長回路の場合は、通常後者の方式が使用されている。
【０００５】
図１２に従来の内部アドレスデコーディング方式による行冗長回路のブロック構成図を示す。図１２において、Ｉ／Ｏ線５０を中心として左側には第１ノーマルメモリセルアレイ２０Ｌ及び第１冗長メモリセルアレイ３０Ｌが配列され、右側には第２ノーマルメモリセルアレイ２０Ｒ及び第２冗長メモリセルアレイ３０Ｒが配列されている。ノーマルメモリセルアレイ及び冗長メモリセルアレイを含むメモリセル群は、左右にそれぞれ第１及び第２センスアンプ４０Ｌ、４０Ｒと第１及び第２ビット線等化回路１０Ｌ、１０Ｒとを備えている。
【０００６】
そして、それぞれのメモリセル群は第１及び第２センスアンプ制御回路６０Ｌ′、６０Ｒと′、第１及び第２冗長ワード線駆動器７０Ｌ′、７０Ｒ′と、第１及び第２ヒューズボックス８０Ｌ′、８０Ｒ′と、第１及び第２ノーマルワード線駆動器９０Ｌ′、９０Ｒ′とを備えている。なお、同図は一つのチップ内のメモリセルアレイの一部分を示したもので、このような構成が集積度が高くなるほど一つのチップ内に多数存在するようになる。
【０００７】
このような構成における動作を以下に説明する。同図のデコーディング方式は、ノーマルメモリセルアレイにそれぞれ対応する冗長メモリセルアレイを備えたもので、ヒューズボックス８０Ｌ′、８０Ｒ′から出力される冗長アドレス信号ＲＥＤＬ′、ＲＥＤＲ′に従って該当するセンスアンプ制御回路６０Ｌ′、６０Ｒ′により、冗長メモリセルアレイ３０Ｌ、３０Ｒが選択される。そして、このとき、冗長ワード線駆動器７０Ｌ′、７０Ｒ′により冗長メモリセルアレイ３０Ｌ、３０Ｒの出力がエネーブルされる。つまり、第１ノーマルメモリセルアレイ２０Ｌに欠陥が発生した場合には、第１冗長メモリセルアレイ３０Ｌが使用され、第２ノーマルメモリセルアレイ２０Ｒに欠陥が発生した場合には、第２冗長メモリセルアレイ３０Ｒが使用される。
【０００８】
例えば、第１ノーマルメモリセルアレイ２０Ｌのワード線に欠陥が発生したとすると、欠陥のあるワード線のアドレスがヒューズボックス８０Ｌ′でプログラムされ、冗長ワード線駆動器７０Ｌ′を通じて冗長メモリセルアレイ３０Ｌの欠陥ワード線に相応する冗長ワード線をエネーブルさせ、ヒューズボックス８０Ｌ′の出力信号ＲＥＤＬ′によりセンスアンプ制御回路６０Ｌ′をへてセンスアンプ４０Ｌをエネーブルさせることによって、前記冗長ワード線が選択される。
【０００９】
図１３に欠陥ワード線のアドレスをプログラムするためのヒューズボックス８０Ｌ′の詳細な回路を示す。一つのヒューズボックスには行アドレスが入力される多数のヒューズが存在し、冗長プログラムがなされた時、ブロック選択信号φＢＬＫＬがエネーブルされ、欠陥アドレスが入力されると、ノードＮ１が論理“ハイ”にエネーブルされて冗長ワード線ＲＷＬがエネーブルされる。
【００１０】
しかし、このような方式においては一つのチップ内に存在する多数のノーマルメモリセルアレイ２０Ｌ、２０Ｒ毎に図１３のようなヒューズボックスが少なくとも一つずつ備えられることになるが、さらに冗長効率を高めるためには行（ワード線）に対するヒューズボックスの設置率を多くすることが必要となる。従って、このような方法では半導体メモリ装置の集積度が高まる程ヒューズボックスの数が増加してしまい、チップの高集積化に影響するという問題がある。
【００１１】
また、図１２のような一つのノーマルメモリセルアレイ２０Ｌ又は２０Ｒが備え得る冗長メモリセルアレイの数はレイアウト上制約があり、救済可能なワード線の数は冗長メモリセルアレイ内の冗長ワード線の数に制限される。従って、例えばノーマルメモリセルアレイ２０Ｒの欠陥ワード線の数が冗長メモリセルアレイ３０Ｒの冗長ワード線の数より多い場合には、ノーマルメモリセルアレイ２０Ｌには欠陥ワード線がなくても半導体メモリ装置全体が使用できなくなるという問題があり、冗長動作が効率的でなかった。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、チップの高集積化に影響することのない行冗長回路を提供することにある。
本発明の他の目的は、より効率的な冗長動作を行う行冗長回路を提供することにある。
本発明のまた他の目的は、相互に隣接するメモリセルアレイブロックがヒューズボックスを共有でき、より高集積化に適した行冗長回路を提供することにある。
本発明のさらに他の目的は、相互に隣接するメモリセルアレイブロックがヒューズボックスを共有でき、より効率的な救済動作を行うことのできる行冗長回路を提供することにある。
また本発明の別の目的は、一つのヒューズボックスで相互に隣接するメモリセルアレイの各センスアンプを制御できるような行冗長回路を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明は、第１冗長メモリセルアレイ、第１センスアンプ及び第１ノーマルメモリセルアレイを備える第１総合アレイと、第２冗長メモリセルアレイ、第２センスアンプ及び第２ノーマルメモリセルアレイを備え、且つ第１総合アレイに近接配置された第２総合アレイとを有する半導体メモリ装置の行冗長回路において、第１センスアンプに接続されて該第１センスアンプをエネーブル又はディスエーブルする第１センスアンプ制御信号を提供する第１センスアンプ制御回路であって、第２ヒューズボックスから第２ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す第２出力信号を受信しない条件で、第１ノーマルメモリセルアレイの選択信号が入力された場合、又は前記第１ノーマルメモリセルアレイの選択信号が入力されない場合で且つ第１ヒューズボックスから第１ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す第１出力信号を受信した場合に、前記第１センスアンプをエネーブルする第１センスアンプ制御信号を出力する第１センスアンプ制御回路と、第２センスアンプに接続されて該第２センスアンプをエネーブル又はディスエーブルする第２センスアンプ制御信号を提供する第２センスアンプ制御回路であって、前記第１ヒューズボックスから前記第１ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す前記第１出力信号を受信しない条件で、第２ノーマルメモリセルアレイの選択信号が入力された場合、又は前記第２ノーマルメモリセルアレイの選択信号が入力されない場合で且つ前記第２ヒューズボックスから前記第２ヒューズ群に設定された行アドレスに一致するアドレスが入力されたことを示す前記第２出力信号を受信した場合に、前記第２センスアンプをエネーブルする第２センスアンプ制御信号を出力する第２センスアンプ制御回路と、行アドレスを入力とし、行アドレスの各アドレスビットに対応する前記第１ヒューズ群の切断が前記入力された行アドレスと一致する場合に、該一致を示す前記第１出力信号を前記第１及び第２センスアンプ制御回路に供給する前記第１ヒューズボックスと、行アドレスを入力とし、行アドレスの各アドレスビットに対応する前記第２ヒューズ群の切断が前記入力された行アドレスと一致する場合に、該一致を示す前記第２出力信号を前記第１及び第２センスアンプ制御回路に供給する前記第２ヒューズボックスとを備え、前記第１ヒューズボックスが、第２ノーマルメモリセルアレイを特定する行アドレスに対応して前記第１ヒューズ群が切断されて第２ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第１ヒューズ群の切断に一致すると、前記第１センスアンプ制御回路をエネーブルさせ且つ前記第２センスアンプ制御回路をディスエーブルさせると共に第１冗長メモリセルアレイで第２ノーマルメモリセルアレイのアドレス欠陥を救済し、前記第１ヒューズボックスが、第１ノーマルメモリセルアレイを特定する行アドレスに対応して前記第１ヒューズ群が切断されて第１ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第１ヒューズ群の切断に一致すると、前記第１センスアンプ制御回路をエネーブルさせ且つ前記第２センスアンプ制御回路をディスエーブルさせると共に第１冗長メモリセルアレイで第１ノーマルメモリセルアレイのアドレス欠陥を救済する動作を含む行冗長回路である。
又、前記第２ヒューズボックスが、第１ノーマルメモリセルアレイを特定する行アドレスに対応して前記第２ヒューズ群が切断されて第１ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第２ヒューズ群の切断に一致すると、前記第２センスアンプ制御回路をエネーブルさせ且つ前記第１センスアンプ制御回路をディスエーブルさせると共に第２冗長メモリセルアレイで第１ノーマルメモリセルアレイのアドレス欠陥を救済し、前記第２ヒューズボックスが、第２ノーマルメモリセルアレイを特定する行アドレスに対応して前記第２ヒューズ群が切断されて第２ノーマルメモリセルアレイの冗長動作をプログラムすることにより、アクセスするアドレスが前記第２ヒューズ群の切断に一致すると、前記第２センスアンプ制御回路をエネーブルさせ且つ前記第１センスアンプ制御回路をディスエーブルさせると共に第２冗長メモリセルアレイで第２ノーマルメモリセルアレイのアドレス欠陥を救済する動作をさらに含む。
【００１４】
上記のように本発明による行冗長回路は、相互に隣接する第１及び第２ノーマルメモリセルアレイが第１及び第２ヒューズボックスを共有することができる。従って、図１２のような構成を有する従来技術によるものより冗長効率が２倍にとなる。
【００１５】
【実施例】
以下、本発明の望ましい実施例を添付の図面を参照して詳細に説明する。
図１に本発明によるヒューズボックスを共有する行冗長回路のブロック構成図を示す。図１のブロック構成を図１２のブロック構成と比較すると、ヒューズボックス８０Ｌ、８０Ｒがそれぞれセンスアンプ制御回路６０Ｌ、６０Ｒに相互に連結されている点が異なり、これに関係した各回路や動作も異なっている。
【００１６】
図１のブロック構成図における特徴を説明する。なお、図１２の構成と同様の部分には同じ符合を付し、重複する説明は適宜省略する。同図に示すように、この実施例の行冗長回路は、第１センスアンプ４０Ｌと接続される第１センスアンプ制御回路６０Ｌと、第２センスアンプ４０Ｒと接続される第２センスアンプ制御回路６０Ｒと、行アドレス及び第１ノーマルメモリセルアレイ２０Ｌの選択信号を入力とし、出力信号ＲＥＤＬを第１及び第２センスアンプ制御回路６０Ｌ、６０Ｒに供給する第１ヒューズボックス８０Ｌと、行アドレス及び第２ノーマルメモリセルアレイ２０Ｒの選択信号を入力とし、出力信号ＲＥＤＲを第１及び第２センスアンプ制御回路６０Ｌ、６０Ｒに供給する第２ヒューズボックス８０Ｒと、第１冗長メモリセルアレイ３０Ｌをエネーブルさせるための第１冗長ワード線駆動器７０Ｌと、第２冗長メモリセルアレイ３０Ｒをエネーブルさせるための第２冗長ワード線駆動器７０Ｒとを備えて構成されている。
【００１７】
このような行冗長回路では、第１ノーマルメモリセルアレイ２０Ｌの欠陥ワード線の数が第１冗長メモリセルアレイ３０Ｌの冗長ワード線の数より少ないか、又は等しい場合は、図１２の従来の行冗長回路と同様の救済動作を行う。一方、第１ノーマルメモリセルアレイ２０Ｌの欠陥ワード線の数が第１冗長メモリセルアレイ３０Ｌの冗長ワード線の数より多い条件の下で、もしも、第１ノーマルメモリセルアレイ２０Ｌの第１冗長メモリ３０Ｌで救済可能な欠陥ワード線に一致するアドレス信号が第１ヒューズボックス８０Ｌに入力された場合、出力信号ＲＥＤＬは論理“ロウ”にエネーブルされ、出力信号ＲＥＤＲは論理“ハイ”にディスエーブルされる。従って、図１の第１ヒューズボックス８０Ｌが、第１ノーマルセルアレイ２０Ｌの冗長動作を制御して、第２センスアンプ制御回路６０Ｒをディスエーブルすると共に、第１センスアンプ制御回路６０Ｌをエネーブルすることによって、救済動作が行なわれる。
【００１８】
もしも、第１ノーマルメモリセルアレイ２０Ｌの救済しきれなかった欠陥ワード線に一致するアドレス信号が第２ヒューズボックス８０Ｒに入力された場合、出力信号ＲＥＤＲは論理“ロウ”にエネーブルされ、出力信号ＲＥＤＬは論理“ハイ”にディスエーブルされる。従って、第２ヒューズボックス８０Ｒが、第１ノーマルセルアレイ２０Ｌの冗長動作を制御して、第１センスアンプ制御回路６０Ｌをディスエーブルすると共に、第２センスアンプ制御回路６０Ｒをエネーブルすることによって、第１ノーマルメモリセルアレイ２０Ｌを第２冗長メモリセルアレイ３０Ｒと共に救済する。
【００１９】
反対に、第１ノーマルセルアレイ２０Ｌに欠陥ワード線がなく、第２ノーマルセルアレイ２０Ｒの欠陥ワード線の数が第２冗長メモリセルアレイ３０Ｒの冗長ワード線の数より多い場合も、上記と同様に、第２ヒューズボックス８０Ｒは第２センスアンプ４０Ｒをディスエーブルするように第２センスアンプ制御回路６０Ｒを制御し、そして、第１センスアンプ４０Ｌをエネーブルするように第１センスアンプ制御回路６０Ｌを制御する。それによって、第１ヒューズボックス８０Ｌの動作特性と同様に、第２ノーマルセルアレイ２０Ｒの欠陥ワード線を第１冗長メモリセルアレイ３０Ｌと共に救済する。この場合、第２冗長メモリセルアレイも救済動作に寄与することになる。
【００２０】
より詳細な説明のため、図２に図１のメモリセルアレイの行系回路の一部分、すなわち一つの行及びこれにかかわる各制御信号を示す。図２に示すように、図１のセンスアンプ４０Ｌ、４０Ｒは、この分野で公知のようにＮＭＯＳセンスアンプ４１を共有する第１及び第２ＰＭＯＳセンスアンプ４０Ｌ１、４０Ｒ１からなっており、これらを分離するため分離制御信号φＩＳＯＬ及びφＩＳＯＲをそれぞれ制御信号として受ける分離ゲート１、２及び３、４が設けられている。なお、図２の各ブロックの具体的回路構成はこの分野で公知の構成であり、これらは多様な回路と形態で実施できるものであるため、その詳細な回路の図示は省略する。
【００２１】
図２の各制御信号を出力する各回路の実施例を図３、図４、図５、図６、図７、図８及び図９にそれぞれ示す。
図２の第１及び第２ビット線等化回路１０Ｌ１、１０Ｒ１の制御信号φＥＱＬ、φＥＱＲと分離制御信号φＩＳＯＬ、φＩＳＯＲは図３、図４のような回路によって出力される。図３における信号バーＲＡＬは、図１の第１ノーマルメモリセルアレイ２０Ｌ及び第１冗長メモリセルアレイ３０Ｌのブロックを選択する信号で、図４における信号ＲＡＬは図１の第２ノーマルメモリセルアレイ２０Ｒ及び第２冗長メモリセルアレイ３０Ｒのブロックを選択する信号である。そして、信号ＲＡｉ、ＲＡｊは図１の全体ブロックを選択する行アドレス信号で、チップ内部に多数存在するメモリセルアレイの中から図１のブロックを選択するのに必要な信号である。
【００２２】
仮に、第１冗長メモリセルアレイ３０Ｌ１が選択される場合、図３におけるバーＲＡＬ、ＲＥＤＲ、ＲＡｉ、ＲＡｊは全部論理“ハイ”、信号ＲＥＤＬは論理“ロウ”となり、そのためＮＡＮＤゲート１０５の出力信号は論理“ロウ”となる。従って、制御信号φＥＱＬと分離制御記号φＩＳＯＲは論理“ロウ”となり、これによって、第１冗長メモリセルアレイ３０Ｌ１がエネーブルされる。
【００２３】
一方、仮に第２冗長メモリセルアレイ３０Ｒ１が選択される場合、図４におけるＲＡＬ、ＲＥＤＬ、ＲＡｉ、ＲＡｊは全部論理“ハイ”、信号ＲＥＤＬは論理“ロウ”となり、そのためＮＡＮＤゲート１０５の出力信号は論理“ロウ”となる。従って、制御φＥＱＲと分離制御記号φＩＳＯＬは論理“ロウ”となり、これによって、第２冗長メモリセルアレイ３０Ｒ１がエネーブルされる。
【００２４】
図２のＮＭＯＳセンスアンプ４１と第１及び第２ＰＭＯＳセンスアンプ４０Ｌ１、４０Ｒ１の制御信号バーＬＡ、ＬＡＬ、ＬＡＲは図５〜図７のような回路によって出力される。
【００２５】
図５に示すのは図２のＮＭＯＳセンスアンプ４１を制御する信号バーＬＡを発生させる回路である。信号φＳは所定のデータセンシング動作時に論理“ハイ”にエネーブルされる信号である。第１及び第２メモリセルアレイの選択時には信号ＲＡｉ、ＲＡｊ、φＳが論理“ハイ”で入力される。そして、ＮＭＯＳトランジスタ１１５が導通され信号バーＬＡが論理“ロウ”で出力され、この論理“ロウ”の信号バーＬＡは図２のＮＭＯＳセンスアンプ４１をエネーブルさせる。
【００２６】
図６に示すのは図２の第１ＰＭＯＳセンスアンプ４０Ｌ１を制御する信号ＬＡＬを発生させる回路である。信号バーφＳＤは、図５に示すように信号φＳを遅延させて発生させる。これはすなわち、図２でＮＭＯＳセンスアンプ４１を第１又は第２ＰＭＯＳセンスアンプ４０Ｌ１又は４０Ｒ１より先にエネーブルさせるためである。図２の第１ＰＭＯＳセンスアンプ４０Ｌ１の選択時には信号ＬＡＬが論理“ハイ”でなければならない。すなわち、第１ＰＭＯＳセンスアンプ４０Ｌ１が選択される場合には信号ＲＡｉ、ＲＡｊ、ＲＥＤＲ、バーＲＡＬが論理“ハイ”で入力され、そしてノーマル動作の間バーφＳＤは論理“ロウ”で入力される。この時、バーＲＡＬが論理“ハイ”であるのでＮＯＲゲート１２３でＲＥＤＬは無視されることになる。その結果、第１ＰＭＯＳセンスアンプ４０Ｌ１をエネーブルさせるように論理“ハイ”の信号ＬＡＬが発せられる。
【００２７】
図７に示すのは図２の第２ＰＭＯＳセンスアンプ４０Ｒ１を制御する信号ＬＡＲを発生する回路である。図２の第２ＰＭＯＳセンスアンプ４０Ｒ１が選択される場合、信号ＬＡＬと同様に信号ＬＡＲが論理“ハイ”にならなければならない。すなわち、第２ＰＭＯＳセンスアンプ４０Ｒ１が選択される場合には、信号ＲＡｉ、ＲＡｊ、ＲＥＤＲ、ＲＡＬが論理“ハイ”で入力され、そして冗長動作の間はバーφＳＤは論理“ロウ”で入力される。この時、ＲＡＬが論理“ハイ”であるのでＮＯＲゲート１２３′でＲＥＤＲは無視されることになる。その結果、第２ＰＭＯＳセンスアンプ４０Ｒ１をエネーブルさせるように論理“ハイ”の信号ＬＡＲが発せられる。
【００２８】
図１の第１及び第２センスアンプ制御回路６０Ｌ、６０Ｒを冗長動作時に制御するための冗長エネーブル信号ＲＥＤＬ及び信号ＲＥＤＲはそれぞれ図８及び図９のようなヒューズボックスの回路から出力される。図８及び図９の構成において、ＮＭＯＳトランジスタ１３７、１３８とＮＭＯＳトランジスタ１３７′、１３８′は冗長ワード線駆動器の回路であって、冗長動作時に冗長ワード線ＲＷＬＬと冗長ワード線ＲＷＬＲをそれぞれエネーブルさせる。図８及び図９の構成に欠陥アドレスが入力されると、これはヒューズ切断動作などのプログラムを通じて信号ＲＥＤＬ及びＲＥＤＲが論理“ロウ”で出力される。
【００２９】
図３、図４、図５、図６、図７、図８及び図９の回路構成による図１の回路の冗長動作を、欠陥アドレスの入力時のタイミング図である図１０、図１１を参照して説明する。
図１において、第１及び第２冗長メモリセルアレイ３０Ｌ、３０Ｒの冗長ワード線がそれぞれ１本と仮定したとき、第１ノーマルメモリセルアレイ２０Ｌで生じたワード線上の欠陥が１個の場合は、図１２における従来の冗長動作と同様に、第１冗長メモリセルアレイ３０Ｌに設けられた冗長ワード線にて十分に救済できる。
【００３０】
一方、図１において、第１冗長メモリセルアレイ３０Ｌの冗長ワード線が１本と仮定したとき、第１ノーマルメモリセルアレイ２０Ｌで発生したワード線の欠陥が２個の場合は次の通りである。この場合、図１２のような従来の技術、すなわち、第１冗長メモリセルアレイ３０Ｌの冗長ワード線だけでは救済できない。
【００３１】
しかし、本実施例の回路によれば、欠陥アドレス信号が、２個の欠陥ワード線のうち第１冗長メモリセルアレイ３０Ｌで救済可能な方を救済するために図８のヒューズボックスに入力された場合、図１１に示したように、ノードＮ１０は論理“ハイ”を維持し、信号ＲＥＤＬは論理“ロウ”となる。そして冗長ワード線ＲＷＬＬは論理“ハイ”にエネーブルされる。さらに、図６において、ＮＯＲゲート１２４の３つの入力信号が論理“ロウ”となってＮＡＮＤゲート１２５の３つの入力信号が論理“ハイ”となり、信号ＬＡＬは論理“ハイ”となる。図７において、信号ＲＥＤＬは論理“ロウ”であるので、ＮＯＲゲート１２４′の出力は論理“ロウ”となる。その結果、信号ＬＡＲは１／２Ｖｃｃの状態でプリチャージされる。従って、第１ＰＭＯＳセンスアンプ４０Ｌ１は、２つの欠陥ワード線のうち１つの欠陥ワード線を救済するようエネーブルされるようになる。
【００３２】
一方、欠陥アドレス信号が、２個の欠陥ワード線のうち救済しきれなかった方を救済するために図９のヒューズボックスに入力される場合、図１０に示したように、ノードＮ１０′は論理“ハイ”を維持し、信号ＲＥＤＲは論理“ロウ”となる。そして冗長ワード線ＲＷＬＲは論理“ハイ”にエネーブルされる。さらに、図７において、ＮＯＲゲート１２４′の３つの入力信号が論理“ロウ”となり、ＮＡＮＤゲート１２５′の３つの入力信号が論理“ハイ”となって信号ＬＡＲは論理“ハイ”となる。図６において、信号ＲＥＤＲが論理“ロウ”であるので、ＮＯＲゲート１２４の出力は論理“ロウ”となる。その結果、信号ＬＡＬは１／２Ｖｃｃの状態でプリチャージされる。従って、第２ＰＭＯＳセンスアンプ４０Ｒ１は、２つの欠陥ワード線のうち救済しきれなかった方の欠陥ワード線を救済するようエネーブルされるようになる。
【００３３】
また、第１ノーマルメモリセルアレイ２０Ｌに欠陥ワード線がないという条件下で、図１の第１及び第２冗長メモリセルアレイ３０Ｌ、３０Ｒの冗長ワード線の数がそれぞれ１本であり、第２ノーマルメモリセルアレイ２０Ｒの欠陥ワード線の数が２本だと仮定した場合、２つの冗長ワード線のうちの１つの冗長ワード線を救済するために冗長アドレス信号が図９のヒューズボックスに供給された時、図１０に示されたように、ノードＮ１０′は論理“ハイ”を維持し、信号ＲＥＤＲは論理“ロウ”となる。そして、冗長ワード線ＲＷＬＲは論理“ハイ”にエネーブルされる。さらに、図７において、ＮＯＲゲート１２４′の３つの入力信号が論理“ロウ”であるので、ＮＡＮＤゲート１２５′の３つの入力信号が論理“ハイ”となり、信号ＬＡＲは論理“ハイ”となる。図６において、信号ＲＥＤＲは論理“ロウ”となり、ＮＯＲゲート１２４の出力は論理“ロウ”となる。その結果、信号ＬＡＬは１／２Ｖｃｃの状態でプリチャージされる。従って、第２ＰＭＯＳセンスアンプ４０Ｒ１は、２つの欠陥ワード線のうち１つの欠陥ワード線を救済するようエネーブルされるようになる。
【００３４】
一方、欠陥アドレス信号が、２個の欠陥ワード線のうち他方の１つを救済するために図８のヒューズボックスに入力された場合、図１１に示したように、ノードＮ１０は論理“ハイ”を維持し、信号ＲＥＤＬは論理“ロウ”となる。そして冗長ワード線ＲＷＬＬは論理“ハイ”にエネーブルされる。さらに、図６において、ＮＯＲゲート１２４の３つの入力信号が論理“ロウ”となり、ＮＡＮＤゲート１２５の３つの入力信号が論理“ハイ”となり、信号ＬＡＬは論理“ハイ”となる。図７において、信号ＲＥＤＬが論理“ロウ”であるので、ＮＯＲゲート１２４′の出力は論理“ロウ”となる。その結果、信号ＬＡＲは１／２Ｖｃｃの状態でプリチャージされる。従って、第１ＰＭＯＳセンスアンプ４０Ｌ１は、２つの欠陥ワード線のうち他方の１つの欠陥ワード線を救済するようエネーブルされるようになる。この結果、欠陥のあるワード線の数が冗長メモリセルアレイの冗長ワード線の数より多い場合に備え各ノーマルメモリセルアレイにヒューズボックスを一つ以上設ける場合に比べて、本発明ではヒューズボックスをさらにもう一つ備えることを必要とせず、ヒューズボックスの増加を防止することができる。
【００３５】
なお、図３、図４、図５、図６、図７、及び図８、図９は本発明を実現するための一実施例であって、この構成は本発明の技術的範囲内では既に提示された他の回路で実施できる。
【００３６】
【発明の効果】
以上のように本発明による行冗長回路は、一つのヒューズボックスが相互に隣接するメモリセルアレイの各センスアンプを同時に制御するので、ヒューズボックスを増やす必要はない。従って、チップの集積度が向上し、また冗長効率も従来の技術と比較して大幅に増加するという効果がある。
【図面の簡単な説明】
【図１】本発明による行冗長回路のブロック構成図。
【図２】図１の行系回路のブロック構成図。
【図３】図１のビット線等化信号の発生回路の実施例を示す回路図。
【図４】図１のビット線等化信号の発生回路の実施例を示す回路図。
【図５】図１のセンスアンプ制御回路の実施例を示す回路図。
【図６】図１のセンスアンプ制御回路の実施例を示す回路図。
【図７】図１のセンスアンプ制御回路の実施例を示す回路図。
【図８】図１のヒューズボックスの実施例を示す回路図。
【図９】図１のヒューズボックスの実施例を示す回路図。
【図１０】アドレス欠陥の入力時のタイミング図。
【図１１】アドレス欠陥の入力時のタイミング図。
【図１２】従来技術による行冗長回路のブロック構成図。
【図１３】図１２のヒューズボックスの回路図。
【符合の説明】
１０Ｌ  第１ビット線等化回路
１０Ｒ  第２ビット線等化回路
２０Ｌ  第１ノーマルメモリセルアレイ
２０Ｒ  第２ノーマルメモリセルアレイ
３０Ｌ  第１冗長メモリセルアレイ
３０Ｒ  第２冗長メモリセルアレイ
４０Ｌ  第１センスアンプ
４０Ｒ  第２センスアンプ
５０    Ｉ／Ｏ線
６０Ｌ  第１センスアンプ制御回路
６０Ｒ  第２センスアンプ制御回路
７０Ｌ  第１冗長ワード線駆動器
７０Ｒ  第２冗長ワード線駆動器
８０Ｌ  第１ヒューズボックス
８０Ｒ  第２ヒューズボックス
９０Ｌ  第１ノーマルワード線駆動器
９０Ｒ  第２ノーマルワード線駆動器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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