(57)【特許請求の範囲】
【請求項１】
装置内で複数用途に共通使用される回路パッケージであって、
個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、
前記汎用プログラマブルハードウェア構築デバイスを初期化して複数の個別回路を選択的に構成するための複数の初期化ソフトウェアを記憶するメモリと、
各個別回路に対応した初期化ソフトウェアを前記メモリから選択する手段と、
前記選択する手段に対し選択すべき初期化ソフトウェアを指示する指示手段と、
装置側とインタフェースする専用回路と、を有し、
前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されていることを特徴とする共通化パッケージ。
【請求項２】
前記回路パッケージは、プリント板パッケージである請求項１記載のパッケージ。
【請求項３】
前記汎用プログラマブルハードウェア構築デバイスは、ＦＰＧＡである請求項１記載のパッケージ。
【請求項４】
前記メモリは、前記複数の初期化ソフトウェアのそれぞれを個別に保持する複数の不揮発性メモリからなる請求項１記載のパッケージ。
【請求項５】
前記指示手段による指示は、前記装置側から受信したＢＷＢセルフインベントリ情報によって行われる請求項１記載のパッケージ。
【請求項６】
前記指示手段はパッケージに搭載されたマニュアル設定手段である請求項１記載のパッケージ。
【請求項７】
前記個別回路には対応個別回路パッケージが接続される請求項１記載のパッケージ。
【請求項８】
前記共通化パッケージは、ネットワークインタフェースパッケージである請求項１〜７のいずれか一つに記載のパッケージ。
【請求項９】
前記共通化パッケージは、ネットワークインタフェースパッケージであり、且つ前記データ信号は音声ハイウェー信号であり、前記制御信号はＳＤ／ＳＣＮハイウェー信号である請求項１記載のパッケージ。
【請求項１０】
装置内で複数用途に共通使用されるプリント板パッケージであって、
個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、
前記汎用プログラマブルハードウェア構築デバイスを初期化して個別回路を構成するための初期化ソフトウェアを記憶するメモリと、
前記初期化ソフトウェアの種別情報を指示する手段と、
前記指示された情報を前記装置側に通知する手段と、
前記通知により装置側から受信した初期化ソフトウェアを前記メモリに格納する手段と、
装置側とインタフェースする専用回路と、を有し、
前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されていることを特徴とする共通化パッケージ。
【請求項１１】
前記汎用プログラマブルハードウェア構築デバイスは、ＦＰＧＡである請求項１０記載のパッケージ。
【請求項１２】
前記メモリは、揮発性メモリからなる請求項１０記載のパッケージ。
【請求項１３】
前記指示手段による指示は、前記装置側から受信したＢＷＢセルフインベントリ情報によって行われる請求項１０記載のパッケージ。
【請求項１４】
前記指示手段は、パッケージに搭載されたマニュアル設定手段である請求項１０記載のパッケージ。
【請求項１５】
前記個別回路には対応個別回路パッケージが接続される請求項１０記載のパッケージ。
【請求項１６】
前記共通化パッケージは、ネットワークインタフェースパッケージである請求項１０〜１５のいずれか一つに記載のパッケージ。
【請求項１７】
前記共通化パッケージは、ネットワークインタフェースパッケージであり、且つ前記データ信号は音声ハイウェー信号であり、前記制御信号はＳＤ／ＳＣＮハイウェー信号である請求項１０記載のパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は装置パッケージの共通化に関し、特に交換機システムにおけるネットワークインタフェース（ＮＷ−ＩＮＦ）パッケージの共通化に関するものである。
【０００２】
【従来の技術】
交換機システムは大別すると以下に示す４つの装置で構成される。すなわち、１）加入者同士の接続、又は中継線同士や加入者と中継線とのトランク接続を行う装置、２）加入者線やトランク装置を収容し、通話路の制御や試験を行う通話路系装置、３）交換機に入力される情報を分析し、通話路系や入出力系に命令を出す中央処理系装置、そして４）中央処理系にデータを出し入れする為の入出力系装置、で構成される。
【０００３】
図１は、従来の交換システムの一例を示したものである。
図１において、加入端末１１は対応する加入者線を介して交換機側の加入者回路（ＳＬＣ）１２に収容される。各加入端末１１の信号は、加入者回路（ＳＬＣ）１２の信号を集線多重する加入者用集線装置（ＳＬＣＣ）で構成される次段のネットワークインタフェース部（ＮＷ−ＩＮＦ１）１３でハイウェー信号上の所定のタイムスロット信号に変換される。
【０００４】
前記ネットワークインタフェース部１３からの複数のハイウェー信号は、さらにネットワーク部（ＮＷ）１４で上位の高速ハイウェー信号に集線多重され、それが後段のスイッチ１４に与えられる。ラインプロッセサ（ＬＰＲ）１５は、各加入端末からのＯＮ／ＯＦＦフック等を示すスキャン（ＳＣＮ）信号や上位からのシグナルデータ（ＳＤ）信号等を処理し、自局内における接続については前記ネットワーク部１４内で交換処理を実行する。また、その配下の通話路制御や試験等を実行する。
【０００５】
各種トランク回路（ＴＲＫ）１６の信号を集線多重するトランク用集線装置（ＡＴＣ）で構成されるネットワークインタフェース部（ＮＷ−ＩＮＦ２）１７も、同様に各トランク信号をハイウェー信号上の所定のタイムスロット信号に変換する。その信号は次段のネットワーク部（ＮＷ）１８で上位の高速ハイウェー信号に集線多重され、後段のスイッチ１９に与えられる。
【０００６】
スイッチ１９は、中央処理装置（ＣＣ）２０からの指示に従い、高速ハイウェー上のタイムスロット間の交換処理を行って各ネットワーク部１４及び１８の間における加入者と中継線とのトランク接続等を実現する。入出力装置（Ｉ／Ｏ）２１は、システムの運用／保守等に必要なデータを中央処理装置２０との間で送受する。
【０００７】
図２は、ネットワークインタフェース部（ＮＷ−ＩＮＦ１）１３とネットワーク部１４との間のタイムスロット及びハイウェー構成の一例を示したものである。
図２の（ａ）には８ビットで構成された音声１タイムスロット信号（ＴＳ）の例を示しており、図２の（ｂ）に示すハウスキーピング信号やＳＤ／ＳＣＮ（Signal Data/Scan) 信号も同様に８ビットのタイムスロット信号で構成される。
【０００８】
図２の（ｂ）に示すフレームは８ＫＨｚ（１２５μｓ）の周期を有し、ＴＳ０〜ＴＳ１２７の合計１２８タイムスロットが１フレームに含まれる。ＴＳ０〜ＴＳ３には保守／運用情報等を含むハウスキーピング信号が割り当てられ、またＴＳ６４〜６７にはＳＤ／ＳＣＮ信号が割り当てられている。
【０００９】
従って、１フレーム当たり３２ビット（＝４タイムスロット×８ビット）のハウスキーピング情報及びＳＤ／ＳＣＮ情報が生成される。本例は１６マルチフレームの２ｍｓ周期（１２５μｓ×１６）で各フレーム毎にそれぞれ割り当てた前記全ての情報が更新される。
【００１０】
【発明が解決しようとする課題】
前述したように、各ネットワークインタフェース部１３及び１７は対応するネットワーク部１４及び１８に接続され、その配下の個別回路（ＳＬＣ１２、ＴＲＫ１６）を制御している。前記ネットワークインタフェース部１３及び１７はそれぞれ別箇の役割をもっており、当然それを構成するパッケージも別異のものである。
【００１１】
従来においては、各装置（各シェルフ）内の個別回路（ここでは、ＳＬＣ、ＴＲＫパッケージ）を制御するための制御部（ここでは、ネットワークインタフェースパッケージ）は各装置の使用用途毎にパッケージ設計がなされ運用されてきた。このため、以下の様な問題が生じていた。
（１）ネットワークインタフェースパッケージの多種化の問題
ネットワークインタフェースパッケージはネットワーク（ＮＷ）に接続されるためネットワーク側のインタフェースは共通である。すなわち、図１の例ではＳＬＣＣ／ＡＴＣのネットワーク側インターフェースは同じである。
【００１２】
しかしながら、それらの配下のＳＬＣ、ＴＲＫパッケージ等の種類によりシェルフに搭載されるバックボード配線（ＢＷＢ：Back Wiring Board ）のインタフェースは互いに相違し、そのため従来では配下の回路種別に応じてネットワークインタフェースパッケージも個々に最適化のための設計を行い、それぞれ異なる専用のＬＳＩを搭載することで対処していた。
【００１３】
その結果、近年のマルチメディア通信等における個別回路種類の増大とともにネットワークインタフェースパッケージの多種化が助長され、ネットワークインタフェースパッケージ自体の価格やその維持・管理のための費用が増大するという問題があった。
【００１４】
（２）ネットワークインタフェースパッケージのハイウェーインタフェースの問題
また図２の（ｂ）に示したように、従来ではネットワークインタフェース部（ＮＷ−ＩＮＦ）とネットワーク部（ＮＷ) との間で送受される音声データとＳＣＮ／ＳＤ等の制御データの両方が同一のハイウェー上に配置されていた。そのため、後者の制御データについては従来システムが必要とする最小限のデータのみが所定タイムスロット上に割り当てられていた。
【００１５】
しかしながら、上述したように近年のマルチメディア通信等の普及により制御データの種類は多様化し、そのデータ量も増え続けている。その結果、従来の制限されたタイムスロットの範囲内では将来の機能拡張に対応できなくなるという問題があった。
【００１６】
また、制御データ処理の効率化の点からは、従来の音声データとＳＣＮ／ＳＤ等の制御データの両方が同一のハイウェー上に配置するマルチフレーム構成では、例えばパッケージの着脱等を監視するため常に１２５μｓ毎に各フレームを見に行く必要があり、そのためのソフト起動処理等によりソフト処理全体の効率が低下するという問題もあった。
【００１７】
さらに、制御データの機能割り当ての面でも従来はその機能割り当てに一貫性を欠き、制御データを処理するマイクロプロセッサのハードウェアや交換処理ソフトウェアの構成に最適化されたものとは言えず、ここでもソフト処理全体の効率が低下するという問題もあった。
【００１８】
そこで本発明の目的は、上記種々の問題点に鑑み、各個別パッケージを有する装置（シェルフ）に搭載されるネットワークインタフェースパッケージにおいて、１）配下の個別パッケージに対応する部分のハードウェア構成の共通化、２）ネットワーク側インタフェースの汎用化、を図ることで、ネットワークインタフェースパッケージの小種化若しくは単一化と、それによるパッケージ価格及びその維持・管理費用の低減とを達成することにある。
【００１９】
【課題を解決するための手段】
本発明によれば、装置内で複数用途に共通使用される回路パッケージであって、個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、前記汎用プログラマブルハードウェア構築デバイスを初期化して複数の個別回路を選択的に構成するための複数の初期化ソフトウェアを記憶するメモリと、各個別回路に対応した初期化ソフトウェアを前記メモリから選択する手段と、前記選択する手段に対し選択すべき初期化ソフトウェアを指示する指示手段と、装置側とインタフェースする専用回路と、を有し、前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されている共通化パッケージが提供される。
【００２０】
また本発明によれば、装置内で複数用途に共通使用されるプリント板パッケージであって、個別回路を構成するための汎用プログラマブルハードウェア構築デバイスと、前記汎用プログラマブルハードウェア構築デバイスを初期化して個別回路を構成するための初期化ソフトウェアを記憶するメモリと、前記初期化ソフトウェアの種別情報を指示する手段と、前記指示された情報を前記装置側に通知する手段と、前記通知により装置側から受信した初期化ソフトウェアを前記メモリに格納する手段と、装置側とインタフェースする専用回路と、を有し、前記専用回路は、データ信号と制御信号とを別線で分離し、且つ前記制御信号は類似信号同士をゾーン毎に纏めたゾーン分割されている共通化パッケージが提供される。
【００２１】
前記汎用プログラマブルハードウェア構築デバイスはＦＰＧＡ (Field Programmable Gate Array) であり、また前者共通化パッケージで使用されるメモリは前記複数の初期化ソフトウェアのそれぞれを個別に保持する複数の不揮発性メモリであり、後者共通化パッケージで使用されるメモリは揮発性メモリである。
【００２２】
前記指示手段による指示は、前記装置側から受信したＢＷＢセルフインベントリ情報によって行われるか、又はパッケージに搭載されたマニュアル設定手段からの指示によって行われる。前記個別回路には対応個別回路パッケージが接続される。
【００２３】
発明の各構成は可能な限り互いに組合せることが可能である。
【００２４】
【発明の実施の形態】
図３は、本発明による共通ネットワークインタフェースパッケージの第１の基本構成例を示したものである。
図３において、引用符号３１〜３４は本発明による共通ネットワークインタフェースパッケージ（ＮＷ−ＩＮＦ）３５に接続される個別回路パッケージの一例を示しており、３１は加入者回路（ＳＬＣ）パッケージ、３２はトランク回路（ＴＲＫ）パッケージ、３３はレシーバ回路（ＲＥＣ）パッケージ、そして３４は信号制御回路（ＳＧＣ）パッケージである。
【００２５】
共通ネットワークインタフェースパッケージ３５は、以下の４つの構成要素から成る。
１）配下の各個別回路パッケージに応じた回路を適宜構成するための汎用プログラマブルハードウェア構築デバイス。本例では前記汎用プログラマブルハードウェア構築デバイスとしてＦＰＧＡ３６を使用している。前記ＦＰＧＡの一例としてはＡＬＴＥＲＡ（登録商標）のＦＬＥＸタイプ等が上げられる。
【００２６】
２）前記汎用プログラマブルハードウェア構築デバイスをその配下に接続される各個別回路パッケージに対応して初期化するためのソフトウェアを記憶するメモリ。本例では前記メモリとしてＲＯＭを使用し、さらに各個別回路パッケージに共通に対応させるため各個別回路パッケージの初期化ソフトウェアをそれぞれ記憶する複数のＲＯＭ４５〜４８を使用している。
【００２７】
３）接続される個別回路パッケージに対応した初期化ソフトウェアを選択し、それを前記汎用プログラマブルハードウェア構築デバイスに与える選択手段。本例ではセレクタ回路（ＳＥＬ）４４を使用している。
【００２８】
４）ネットワーク部５４とインタフェースし、さらに外部から与えられるネットワークインタフェースパッケージ種別情報から前記選択手段に対応する初期化ソフトウェアの選択信号を与えるインタフェース手段。本例ではインタフェース用の専用ＬＳＩ（ＩＮＦ−ＬＳＩ）４９を使用している。
【００２９】
引用符号５２はバックボード（ＢＷＢ）を示しており、搭載シェルフ情報（バックボード種別／版数情報等）を示すＢＷＢセルフインベントリ情報（ＳＩ）５３がバックボード配線によるレベル信号として共通ネットワークインタフェースパッケージ３５に与えられる。なおネットワーク（ＮＷ）５４は図１と同様である。
【００３０】
前記ＦＰＧＡ３６は、機能的にみると配下の個別回路パッケージに対応した個別回路部（ＣＩＲ）３７、前記ＩＮＦ−ＬＳＩ４９とのインタフェースを行うインタフェース部（ＩＮＦ）３８、そして前記ＲＯＭ４５〜４８の内の選択された１つの初期化データをダウンロードするダウンロード制御部（Ｄ−ＣＯＮＴ）３９とで構成される。
【００３１】
同様に、前記ＩＮＦ−ＬＳＩ４９は、上位のネットワーク５４との間で音声データ及びＳＤ／ＳＣＮ制御データの通信インタフェースを与えるインタフェース部（ＩＮＦ）５０と、前記バックボード５２からのＢＷＢセルフインベントリ情報（ＳＩ）５３をデコードしてＲＯＭ選択信号の出力し、さらにＦＰＧＡ３６の初期化等を制御する選択制御部（Ｓ−ＣＯＮＴ）５１とで構成される。
【００３２】
図４に示す実施態様例は、個別回路パッケージ３１〜３４を除いた他は図３と全て同じである。本例は配下に個別回路パッケージを特に必要とせず、共通ネットワークインタフェースパッケージ３５内のＦＰＧＡ３６による所定回路の構築だけで対処可能な場合の例を示したものである。
【００３３】
図５は、ＢＷＢセルフインベントリ情報の一例を示したものである。また、図６は、図３のＦＰＧＡ初期化フローの一例を示している。
ここでは、図５及び図６を参照しながら本発明による共通ネットワークインタフェースパッケージ３５の個別回路パッケージ対応部分の構築について説明する。
【００３４】
図６において、先ずシェルフに共通ネットワークインタフェースパッケージを搭載した状態で電源が投入されるとＩＮＦ−ＬＳＩ４９の正常性が確認される（Ｓ１０）。次に、ＩＮＦ−ＬＳＩ４９がバックボード５２からＢＷＢセルフインベントリ情報５３を受信すると（Ｓ１１及び１２）、それをもとに各個別回路パッケージを判定し、それに対応したＲＯＭ４５〜４８の１つを選択するＲＯＭセレクト信号４３をセレクタ回路４４へ出力する（Ｓ１３及び１４）。
【００３５】
図５にはＢＷＢセルフインベントリ情報の一例を示している。
図５の例では、ＢＷＢセルフインベントリ情報として４ビット（Ｄ3 〜Ｄ0 ）のレベル信号が与えられる。各ビットの組合せの意味付けは図５の（ｂ）に示されている。なお、ここでは各個別回路パッケージ毎に異なるセルフインベントリ情報が与えられているが、例えばＳＬＣ、ＴＲＫ、及びＲＥＣの各パッケージがネットワークインタフェースパッケージに対して同じインタフェースを有する場合には、それらに対して共通の１つのセルフインベントリ情報が与えられる。
【００３６】
次に、初期化用ＲＯＭの選択によりＩＮＦ−ＬＳＩ４９はＲＯＭ初期化信号４２をＦＰＧＡ３６のダウンロード制御部（Ｄ−ＣＯＮＴ）３９へ送出する（Ｓ１５及び１６）。前記ダウンロード制御部（Ｄ−ＣＯＮＴ）３９からは初期化開始要求信号４１がＲＯＭ側へ送出され、選択された初期化用ＲＯＭはイネーブルとなって以降対応する個別回路パッケージ用の個別回路（ＣＩＲ）３７及びインタフェース部（ＩＮＦ）３８を構築するための設計データが読み出される（Ｓ１７及び１８）。その後は、前記シェルフ用のネットワークインタフェースパッケージとして運用状態となる（Ｓ１９）。
【００３７】
上記手順により、図３のネットワークインタフェースパッケージは、配下の個別回路パッケージ３１〜３４の種別に係わらず、ＢＷＢセルフインベントリ情報５３に対応する初期化ＲＯＭ４５〜４８の１つを選択することにより共通使用が可能となる。
【００３８】
図７及び図８は、図３及び図４の別の態様例を示したものである。
図７の例では、図３のセレクタ回路４４を使用せず、初期化ＲＯＭ５５を１つだけ使用する例を示している。本例では選択制御部（Ｓ−ＣＯＮＴ）５１からの選択信号を初期化ＲＯＭ５５の高位アドレスに与えることでプログラムページを切り換えるように構成している。各ページには、それぞれ異なる個別回路パッケージ用の初期化プログラムが格納されており、従って本例の場合にも図６の初期化フローがそのまま適用される。
【００３９】
図８の例は、ＢＷＢセルフインベントリ情報を使用しないネットワークインタフェースパッケージの共通化構成の一例を示したものである。本例ではＢＷＢセルフインベントリ情報に代えて、ネットワークインタフェースパッケージ３５に搭載したディップスイッチ（ＤＩＰ・ＳＷ）５６をマニュアル設定することによって対応する情報を与える。
【００４０】
本構成の場合、マニュアル設定時に設定ミスが生じる欠点はあるが、搭載シェルフを問わないという点でより汎用性のある共通パッケージとすることができる。また、本構成によればＦＰＧＡ３６に限らずＩＮＦ−ＬＳＩ側のインタフェース部５０もディップスイッチ５６からの設定情報により幾つかのインタフェースの１つを選択可能なように構成でき、種々のインタフェースに対応させることができる。
【００４１】
図９は、本発明による共通ネットワークインタフェースパッケージの第２の基本構成例を示したものである。また、図１０は、図９のＦＰＧＡ初期化フローの一例を示している。
本構成では初期化ＲＯＭに代えて揮発性のＲＡＭ５７を用いる。図１０に示すように、その初期化動作はＩＮＦ−ＬＳＩ４９がバックボード５２からＢＷＢセルフインベントリ情報５３を受信するまでは図６と同様である（Ｓ２０〜２２）。
【００４２】
次に、受信したＢＷＢセルフインベントリ情報５３から構築すべき自パッケージの種別を判断し、そのパッケージ情報を通知部（ＮＴＣ）６０を介して上位側装置である中央処理装置等へ通知する（Ｓ２３）。それにより上位側装置からは対応するパッケージ初期化データ５８が送られ、それをダウンロード制御部（Ｄ−ＣＯＮＴ）５９がＲＡＭ５９に格納する（Ｓ２４及び２５）。それ以降の手順（Ｓ２６〜２９）は図６と同様である。
【００４３】
このように、本例では上位側装置から送られるパッケージ初期化データに基づいてＦＰＧＡ３６を初期化するため、ネットワークインタフェースパッケージ３５の汎用性がより一層増大する。また、ネットワークインタフェースパッケージ３５のバージョンアップや初期化データのデバッグ等も外部から容易に行うことができる利点がある。なお、本例に図８で示したディップスイッチ構成を適用するこも可能である。
【００４４】
図１１は、ＩＮＦ−ＬＳＩ４９のインタフェース部（ＩＮＦ）５０の一構成例を示したものである。
図１１に示すように、本発明ではネットワーク（ＮＷ）５４とのインターフェースを汎用化するため、１）従来音声データとＳＤ／ＳＣＮデータを混在させていたハイウェー構成（図２の（ｂ）参照）を、音声データ用のハイウェーインタフェース部６１とＳＤ／ＳＣＮ等のデータ用のハイウェーインタフェース部６２とによりそれらを完全に分離した別線構成とし、その結果データ転送の高速化及びデータ容量の増大等の将来的な要求をも満足する汎用性のある音声及びデータのインタフェースを提供している。
【００４５】
さらに、２）前記データ用のハイウェーインタフェース部６２にはゾーン分割方式を適用し、前記ハイウェーインタフェース部６２にそのためのゾーン分割部（ＺＯＮＥ）６３を設けることで、図１２で説明するようにデータ処理単位の最適化及びアクセスデータ内容の明確化が達成され、より一層効率的なソフトウェア処理が可能となっている。
【００４６】
図１２は、本発明によるゾーン分割方式を採用したＳＤ／ＳＣＮハイウェーの構成例を示したものである。
図１２の（ａ）に示すように、本例では従来システムとの互換性を考慮してマルチフレーム周期を２ｍｓとしている。ＣＰＵ処理との整合性から各ワードタイムスロト（ＷＴＳ）は３２ビット構成とし、１マルチフレームに１０２４タイムスロットを割り当てることで従来の８倍のデータ転送容量を確保している。
【００４７】
さらに、図１２の（ｂ）に示すように一連のタイムスロットには８種類に分割したゾーン０〜ゾーン７を巡回的に割り当てる。図１２の（ｃ）の例に示すように、各ゾーン０〜７において、例えば障害情報等のように意味あいが同じ制御データ同士が同じゾーンに当てられ、これにより明確に機能分離された交換処理が可能となる。
【００４８】
ゾーン分割することの利点としては、他に障害情報等がまとまっているので監視するポイントが少なくて済むこと、重要ビット（ゾ−ン）部分の読み取り周期を早くするなどの性能向上が可能であること、等が上げられる。例えば、個別ＰＫＧ抜け（３２ＰＫＧ分）の監視を例にとると、ＷＴＳ８００の３２ビットを一回まとめて監視するだけで良い。このように、ゾーン分割方式を採用することによって交換機における汎用的なＳＤ／ＳＣＡＮデータ構成が実現され、インターフェースの共通化によりファーム・ソフト処理の負担軽減／性能向上が可能となる。
【００４９】
図１３は、本発明による交換システムの構築例を示したものである。
図１３において、引用符号７１はアナログ電話機用の加入者回路（ＳＬＣ）パッケージ、７２はディジタル電話機用の加入者回路（ＤＬＣ）パッケージ、７３はアナログ用のトランク回路（ＡＴ）パッケージ、７４はＰＢ信号等のレシーバ回路（ＲＥＣ）パッケージである。本例でこれらはネットワークインタフェース側に共通のインタフェースを有しているため、同じネットワークインタフェースパッケージである集線スイッチ（ＬＴＳＷ）パッケージ７８に接続される。
【００５０】
本例におけるＢＷＢセルフインベントリ情報は１６ビットで構成されているが、上記の場合その配下に複数の個別回路パッケージ７１〜７４を有していても集線スイッチパッケージ７８に与えられるセルフインベントリ情報は１つである。三者通話用トランク（ＴＷＴ）パッケージ７７はその配下に個別回路パッケージを有さずただネットワーク（ＮＷ）７７に括り付けになるネットワークインタフェースパッケージであり図４の実施例に相当する。
【００５１】
引用符号７９のネットワークインタフェースパッケージは信号制御回路（ＳＧＣ）パッケージ７５の多重／分離回路（ＳＧＣＭＤＸ）パッケージである。
図１４には多重／分離回路パッケージ７５の一構成例を示している。点線枠３６内はＦＧＰＡで構成した多重／分離部の回路ブロックを示し、点線枠４９内は専用ＬＳＩで構成したネットワーク側のインタフース部の回路ブロックをそれぞれ示している。本例では信号制御回路パッケージ７５の側の複数の音声及び制御ハイウェーがネットワーク（ＮＷ）８５の側で１つの音声ハイウェーとＳＤ／ＳＣＮハイウェーに多重化される。
【００５２】
その他のブロックについては本願発明と直接の関連性を有しないため、ここでは機能名称の説明だけに留める。８４はデジタル回線用トランク（ＴＩＭＦ）、８６はハイウェースイッチ（ＳＷ）、８７はトーン発生器（ＴＮＧ）、８８はパス制御回路（ＬＲＰＣＭ）、７６及び８９はバスアービタ（ＰＳＡ）、そして９０は中央処理回路（ＣＰＵ）である。
【００５３】
本例の交換システムでは、バックボードのセルフインベントリ情報によって各装置のネットワークインタフースパッケージ７７〜７９は自パッケージがどのシェルフに搭載されているかを容易に認識することができる。また、ネットワ−ク８５側のインタフェース８１〜８３も図１１及び１４で示したように共通化されている。従って、図１３に斜線で示した本願発明による共通ネットワークインタフースパッケージ７７〜７９は１種類のパッケージでどのシェルフにも搭載可能である。
【００５４】
【発明の効果】
以上、本発明によれば以下のような種種の有用な効果を奏する。
第１に、汎用プログラマブル・デバイスが、各装置に搭載されるネットワークインタフースパッケージを共通にすることで、ネットワークインタフースパッケージを１枚のパッケージで共用できる。それにより、パッケージのコストダウンが可能となり、また汎用プログラマブル・デバイスを共通化することで部品価格の低減を達成することも可能となる。さらに、パッケージ数の減少による保守性の向上（ストックパッケージの減少。パッケージ挿入ミスの減少）を図ることができる。
【００５５】
また、パッケージも１種類ですむため設計／製造工数が削減され、さらに試験設備の共有化が図られる。このため、将来的にネットワークインタフースパッケージに接続される個別回路パッケージが増加しても、容易に対応可能である。
【００５６】
第２に、ＳＤ／ＳＣＡＮデータの通知ビット数を増やし、且つゾーン分割により各ゾーン毎に同じ意味合いのビット情報をまとめることで、汎用的なＳＤ／ＳＣＡＮ収容構成をとることができた。この汎用的なＳＤ／ＳＣＡＮ収容構成により以下の効果を奏する。
【００５７】
ネットワークインタフースパッケージの種別を問わないパッケージの共通化に対応可能となり、将来的なビット情報の追加・削除等の対応も容易に行える。また、ゾーン化によりファーム・ソフトの監視が容易に可能なビット収容構成をとることができファーム・ソフト処理性能を向上させることができる。
【００５８】
上記第１及び第２の効果により、顧客に対して高機能／高信頼性及びコストダウンした交換システムを提供することが可能となる。
なお、これまでは交換システムにおけるネットワークインタフースパッケージの共通化について述べてきたが、これまで述べたパッケージ共通化の手法はそれに限定されることなく一般の装置パッケージに容易に適用可能なことはいうまでもない。
【図面の簡単な説明】
【図１】従来の交換システムの一例を示した図である。
【図２】ネットワークインタフェース部とネットワーク部との間のハイウェー構成の一例を示した図である。
【図３】本発明による共通ネットワークインタフェースパッケージの第１の基本構成例を示した図である。
【図４】図３の別の態様例を示した図である。
【図５】ＢＷＢセルフインベントリ情報の一例を示した図である。
【図６】図３のＦＰＧＡ初期化フローの一例を示した図である。
【図７】図３及び４の別の態様例（１）を示した図である。
【図８】図３及び４の別の態様例（２）を示した図である。
【図９】本発明による共通ネットワークインタフェースパッケージの第２の基本構成例を示した図である。
【図１０】図９のＦＰＧＡ初期化フローの一例を示した図である。
【図１１】ＩＮＦ−ＬＳＩのインタフェース部の一構成例を示した図である。
【図１２】ＳＤ／ＳＣＮハイウェーの構成例を示した図である。
【図１３】本発明による交換システムの構築例を示した図である。
【図１４】多重／分離回路パッケージの一構成例を示した図である。
【符号の説明】
３１…加入者回路パッケージ
３２…トランク回路パッケージ
３３…レシーバ回路パッケージ
３４…信号制御回路パッケージ
３５…ネットワークインタフェースパッケージ
３６…ＦＰＧＡ
３７…個別回路部
３８、５０…インタフェース部
３９…ダウンロード制御部
４４…セレクタ回路
４５〜４８、５５…ＲＯＭ
４９…専用ＬＳＩ
５１…選択制御部
５２…バックボード
５３…ＢＷＢセルフインベントリ情報
５４…ネットワーク部
５６…ディップスイッチ
５７…ＲＡＭ
６１…音声ハイウェーインタフェース
６２…ＳＤ／ＳＣＮハイウェーインタフェース
６３…ゾーン分割部
【図１】
0003748723.tif 000002
【図２】
0003748723.tif 000003
【図３】
0003748723.tif 000004
【図４】
0003748723.tif 000005
【図５】
0003748723.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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