(57)【特許請求の範囲】
【請求項１】
第１ブロックに形成され、複数の正規ワード線と、上記正規ワード線のうち異常が検出された正規ワード線に代わって選択される冗長ワード線とを含むメモリアレイと、
第２ブロックに形成され、複数の正規ワード線と、上記正規ワード線のうち異常が検出された正規ワード線に代わって選択される冗長ワード線とを含むメモリアレイと、
リフレッシュ制御回路と備えてなり、
上記リフレッシュ制御回路は、
上記第１ブロックのメモリアレイのリフレッシュ動作のときに上記第２ブロックの冗長ワード線のリフレッシュ動作も同時に実行し、
上記第２ブロックのメモリアレイのリフレッシュ動作のときに上記第１ブロックの冗長ワード線のリフレッシュ動作も同時に実行してなることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記第１及び第２ブロックには、それぞれ複数個の上記メモリアレイを有することを特徴とするダイナミック型ＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、冗長ワード線を有しかつリフレッシュ機能を有するダイナミック型ＲＡＭ（ランダムアクセスメモリ）等ならびにその製品歩留りの向上に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルが格子配置されてなるメモリアレイを基本構成要素とするダイナミック型ＲＡＭがある。これらのダイナミック型ＲＡＭにおいて、記憶データの論理値に応じてメモリセルの情報蓄積キャパシタに蓄積される電荷は時間の経過とともに半導体基板側にリークし、消滅する。このため、電荷のリーク量が所定値に達しない時間、つまりメモリセルの情報保持時間内に記憶データをワード線単位で読み出し、再書き込みするリフレッシュ動作が必要となる。ダイナミック型ＲＡＭには、リフレッシュ動作を効率良く実行する手段として、内蔵のアドレスカウンタを所定の周期で歩進させながらメモリアレイの全ワード線に関するリフレッシュ動作を自律的に行ういわゆるセルフリフレッシュモードと、内蔵のアドレスカウンタを活用ししかもアクセス装置側が主導権をもって実行できるＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレッシュモードとが用意されている。
【０００３】
一方、ダイナミック型ＲＡＭのメモリアレイに所定数の冗長ワード線及び冗長ビット線を設け、これらの冗長ワード線又は冗長ビット線を製品検査で異常が検出されたワード線又はビット線と選択的に置き換えることによりダイナミック型ＲＡＭの製品歩留りを高めうるいわゆる欠陥救済方式がある。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、リフレッシュモードを有しかつ欠陥救済機能を有する大容量の次世代ダイナミック型ＲＡＭを開発しようとして、次のような問題点に気付いた。すなわち、欠陥救済方式をとる従来のダイナミック型ＲＡＭでは、メモリアレイに情報保持時間が規定値を外れたメモリセルが検出された場合、対応するワード線を冗長ワード線と置き換えることによって欠陥救済が行われる。また、近年、ダイナミック型ＲＡＭの微細化・高集積化が進む中、メモリセルの情報保持時間は基板の高濃度化によって短くなる傾向にあるが、このようなメモリセルの情報保持時間の劣化が冗長ワード線による欠陥救済の比較的大きな対象となりつつある。ところが、置き換えられた冗長ワード線自体に情報保持特性の劣化が見られる場合、例えそれがわずかに規定値を外れたものであってもダイナミック型ＲＡＭは不良品となる。この結果、ダイナミック型ＲＡＭの救済効率が低下し、その製品歩留りが低下するものである。
【０００５】
この発明の目的は、リフレッシュモードを有しかつ冗長ワード線による欠陥救済機能を有するダイナミック型ＲＡＭ等の冗長ワード線による救済効率を高め、ダイナミック型ＲＡＭ等の製品歩留りを高めることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、セルフリフレッシュモード及びＣＢＲリフレッシュモード等のリフレッシュモードを有し、かつ冗長ワード線による欠陥救済機能を有するダイナミック型ＲＡＭ等において、リフレッシュすべきワード線を順次指定するためのリフレッシュアドレスカウンタの例えば最上位ビットとしてリフレッシュ切り換え制御信号用のビットを設け、例えばこのリフレッシュ切り換え制御信号がロウレベルの場合は冗長ワード線に関するリフレッシュ動作のみを実行し、ハイレベルの場合には正常ワード線及び冗長ワード線に関するリフレッシュ動作を実行して、冗長ワード線に関するリフレッシュ動作を、正常ワード線に関するリフレッシュ動作の例えば２分の１の周期で実行する。
【０００８】
上記した手段によれば、冗長ワード線に結合されたメモリセルの情報保持特性にある程度の劣化が見られる場合でも、冗長ワード線のリフレッシュ動作のみを例えば２倍の頻度で実行し、劣化を補うことができる。この結果、リフレッシュモードを有しかつ欠陥救済機能を有するダイナミック型ＲＡＭ等の冗長ワード線による救済効率を高め、その製品歩留りを高めることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１０】
図１において、この実施例のダイナミック型ＲＡＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹをその基本構成要素とする。このうち、メモリアレイＭＡＲＹは、後述するように、図の垂直方向に平行して配置されるｍ＋１本のワード線（正規ワード線）と、水平方向に平行して配置されるｎ＋１組の相補ビット線とを含む。また、冗長メモリアレイＲＡＲＹは、垂直方向に配置される１本の冗長ワード線を含み、ｎ＋１組の相補ビット線を上記メモリアレイＭＡＲＹと共有する。これらのワード線及び冗長ワード線と相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル又は（ｎ＋１）個の冗長メモリセルがそれぞれ格子配置される。
【００１１】
メモリアレイＭＡＲＹを構成するワード線は、その下方においてＸアドレスデコーダＸＤに結合され、択一的に所定の選択レベルとされる。また、冗長メモリアレイＲＡＲＹを構成する冗長ワード線は、その下方において冗長ＸアドレスデコーダＲＸＤに結合され、所定の条件で選択的に選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、後述するリフレッシュ制御回路ＲＦＣから冗長イネーブル信号ＲＥが供給され、タイミング発生回路ＴＧからＸデコーダ駆動信号ＸＥが供給される。また、冗長ＸアドレスデコーダＲＸＤには、リフレッシュ制御回路ＲＦＣから上記冗長イネーブル信号ＲＥが供給され、タイミング発生回路ＴＧから上記Ｘデコーダ駆動信号ＸＥが供給される。
【００１２】
一方、ＸアドレスバッファＸＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、リフレッシュ制御回路ＲＦＣから同じくｉ＋１ビットのリフレッシュアドレス信号Ｒ０〜Ｒｉが供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＲＦ及びＸＬが供給される。なお、内部制御信号ＲＦは、ダイナミック型ＲＡＭが通常の書き込み又は読み出しモードで選択状態とされるときロウレベルとされ、セルフリフレッシュモードを含むリフレッシュモードで選択状態とされるとき所定のタイミングで選択的にハイレベルとされる。また、このセルフリフレッシュモードは、起動制御信号となるロウアドレスストローブ信号ＲＡＳＢ（ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様）がカラムアドレスストローブ信号ＣＡＳＢに遅れてロウレベルとされた後、さらに所定時間を超えてロウレベルとされ続けることで選択的に指定される。
【００１３】
ＸアドレスバッファＸＢは、ダイナミック型ＲＡＭが通常の動作モードで選択状態とされ内部制御信号ＲＦがロウレベルとされるとき、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持する。また、ダイナミック型ＲＡＭがリフレッシュモードで選択状態とされ内部制御信号ＲＦがハイレベルとされるとき、リフレッシュ制御回路ＲＦＣから供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉを内部制御信号ＸＬに従って取り込み、保持する。ＸアドレスバッファＸＢは、これらのＸアドレス信号又はリフレッシュアドレス信号をもとにそれぞれ非反転及び反転信号からなる内部アドレス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤ及びリフレッシュ制御回路ＲＦＣに供給する。
【００１４】
ＸアドレスデコーダＸＤは、Ｘデコーダ駆動信号ＸＥのハイレベルを受けて選択的に動作状態とされ、ＸアドレスバッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対応するワード線を択一的に選択レベルとする。また、冗長ＸアドレスデコーダＲＸＤは、冗長イネーブル信号ＲＥのハイレベルを受けて選択的に動作状態とされ、冗長メモリアレイＲＡＲＹの冗長ワード線をハイレベルの選択状態とする。なお、冗長イネーブル信号ＲＥがハイレベルとされ冗長ワード線が選択レベルとされるとき、ＸアドレスデコーダＸＤによる正規ワード線の選択動作は禁止される。
【００１５】
リフレッシュ制御回路ＲＦＣには、ＸアドレスバッファＸＢから内部アドレス信号Ｘ０〜Ｘｉが供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＳＲＦが供給される。また、その出力信号つまりリフレッシュアドレス信号Ｒ０〜Ｒｉは、前述のように、ＸアドレスバッファＸＢに供給され、冗長イネーブル信号ＲＥは冗長ＸアドレスデコーダＲＸＤ及びＸアドレスデコーダＸＤに供給される。リフレッシュ制御回路ＲＦＣのもう一つの出力信号つまり内部ロウアドレスストローブ信号ＩＲＡＳは、タイミング発生回路ＴＧに供給される。なお、内部制御信号ＳＲＦは、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるとき、所定のタイミングで選択的にハイレベルとされる。
【００１６】
この実施例において、リフレッシュ制御回路ＲＦＣは、後述するように、内部制御信号ＳＲＦを受けるリフレッシュ発振回路と、リフレッシュ発振回路の出力信号たる内部クロック信号を受ける分周回路と、分周回路の出力信号たるリフレッシュクロック信号を受けるリフレッシュアドレスカウンタと、内部アドレス信号Ｘ０〜Ｘｉならびにリフレッシュアドレスカウンタの出力信号たるリフレッシュアドレス信号Ｒ０〜Ｒｉを受ける冗長アドレス比較回路とを含む。このうち、リフレッシュ発振回路は、ダイナミック型ＲＡＭがセルフリフレッシュモードとされ内部制御信号ＳＲＦがハイレベルとされることで選択的に動作状態となり、所定周期の内部クロック信号を生成する。また、分周回路は、リフレッシュ発振回路から出力される内部クロック信号を分周して、所定周期のリフレッシュクロック信号を生成する。さらに、リフレッシュアドレスカウンタは、ｉ＋２ビットのバイナリーカウンタからなり、リフレッシュクロック信号に従って歩進動作を行いリフレッシュアドレス信号Ｒ０〜Ｒｉ＋１を生成する。このうち、下位ｉ＋１ビットのリフレッシュアドレス信号Ｒ０〜ＲｉはＸアドレスバッファＸＢに供給され、図示されない最上位ビットのリフレッシュアドレス信号Ｒｉ＋１は、後述する内部ロウアドレスストローブ信号ＩＲＡＳの生成に供される。
【００１７】
一方、冗長アドレス比較回路は、それに結合されるｎ＋１個のメモリセルのいずれかに異常が検出され冗長メモリアレイＲＡＲＹの冗長ワード線に置き換えられたメモリアレイＭＡＲＹの欠陥ワード線のアドレスつまり不良アドレスを保持し、この不良アドレスとＸアドレスバッファＸＢから出力される内部アドレス信号Ｘ０〜Ｘｉとをビットごとに比較照合して、両アドレスが全ビット一致したときその出力信号たる冗長イネーブル信号ＲＥを所定のタイミングで選択的にハイレベルとする。この冗長イネーブル信号ＲＥは、前述のように、冗長ＸアドレスデコーダＲＸＤ及びＸアドレスデコーダＸＤに供給される。
【００１８】
リフレッシュ制御回路ＲＦＣは、さらに、上記分周回路から出力されるリフレッシュクロック信号と、リフレッシュアドレスカウンタから出力される最上位ビットの内部アドレス信号Ｒｉ＋１と、冗長アドレス比較回路から出力される冗長イネーブル信号ＲＥとをもとに、内部ロウアドレスストローブ信号ＩＲＡＳを選択的に生成するための論理回路を含む。この内部ロウアドレスストローブ信号ＩＲＡＳは、タイミング発生回路ＴＧに供給され、リフレッシュ動作に必要な各種内部制御信号を選択的に生成するために供される。リフレッシュ制御回路ＲＦＣの具体的構成及び動作等については、後で詳細に説明する。
【００１９】
次に、メモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹを構成する相補ビット線は、その左方においてセンスアンプＳＡに結合され、これを介して８組ずつ選択的に相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂからなる相補共通データ線ＣＤ０＊等の相補信号については、その名称の末尾に＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされる非反転信号等については、その名称の末尾にＴを付して表す場合がある。以下同様）に接続される。センスアンプＳＡには、ＹアドレスデコーダＹＤから図示されない所定ビットのビット線選択信号が供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＰＡと図示されない内部制御信号ＰＣが供給される。また、ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング発生回路ＴＧからＹデコーダ駆動信号ＹＥが供給される。さらに、ＹアドレスバッファＹＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＹＬが供給される。
【００２０】
ＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｉを形成して、ＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、Ｙデコーダ駆動信号ＹＥのハイレベルを受けて選択的に動作状態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、センスアンプＳＡに対するビット線選択信号の対応するビットを択一的にハイレベルの選択レベルとする。
【００２１】
センスアンプＳＡは、メモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹの各相補ビット線に対応して設けられるｎ＋１個の単位回路を含み、これらの単位回路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位回路の単位増幅回路は、ダイナミック型ＲＡＭが選択状態とされ内部制御信号ＰＡがハイレベルとされることで選択的にかつ一斉に動作状態とされ、メモリアレイＭＡＲＹ又は冗長メモリアレイＲＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。
【００２２】
後述するように、メモリアレイＭＡＲＹ及び冗長メモリアレイの各相補ビット線に確立された上記２値読み出し信号は、ダイナミック型ＲＡＭが読み出しモードとされるとき、相補共通データ線ＣＤ０＊〜ＣＤ７＊からデータ入出力回路ＩＯならびにデータ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に出力されるとともに、メモリアレイＭＡＲＹ又は冗長メモリアレイＲＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルに再書き込みされ、ダイナミック型ＲＡＭがセルフリフレッシュモード等のリフレッシュモードとされるときには、外部のアクセス装置に出力されることなく再書き込みのみが行われる。
【００２３】
一方、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹの対応する相補ビット線の非反転及び反転信号線を所定の中間電位にプリチャージする。また、各単位回路のスイッチＭＯＳＦＥＴ対は、ビット線選択信号の対応するビットのハイレベルを受けて８組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹの対応する８組の相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ７＊との間を選択的に接続状態とする。
【００２４】
相補共通データ線ＣＤ０＊〜ＣＤ７＊は、データ入出力回路ＩＯの対応する単位回路に結合される。このデータ入出力回路ＩＯには、タイミング発生回路ＴＧから図示されない内部制御信号ＷＰ及びＯＣが供給される。
【００２５】
データ入出力回路ＩＯは、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位回路を備え、これらの単位回路のそれぞれは、ライトアンプ及びメインアンプならびにデータ入力バッファ及びデータ出力バッファを含む。このうち、各単位回路を構成するライトアンプの出力端子及びメインアンプの入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊にそれぞれ共通結合される。また、各単位回路のライトアンプの入力端子は、対応するデータ入力バッファの出力端子にそれぞれ結合され、各単位回路のメインアンプの出力端子は、対応するデータ出力バッファの入力端子に結合される。各単位回路を構成するデータ入力バッファの入力端子及びデータ出力バッファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合される。各単位回路のライトアンプには、上記内部制御信号ＷＰが共通に供給され、各単位回路のデータ出力バッファには、上記内部制御信号ＯＣが共通に供給される。
【００２６】
データ入出力回路ＩＯの各単位回路のデータ入力バッファは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、外部のアクセス装置からデータ入出力端子Ｄ０〜Ｄ７を介して供給される８ビットの書き込みデータを取り込み、保持するとともに、対応するライトアンプにそれぞれ伝達する。このとき、各単位回路のライトアンプは、内部制御信号ＷＰのハイレベルを受けて選択的にかつ一斉に動作状態となり、対応するデータ入力バッファから伝達される書き込みデータをそれぞれ所定の相補書き込み信号とした後、相補共通データ線ＣＤ０＊〜ＣＤ７＊及びセンスアンプＳＡを介してメモリアレイＭＡＲＹ又は冗長メモリアレイＲＡＲＹの選択された８個のメモリセルに書き込む。
【００２７】
一方、データ入出力回路ＩＯの各単位回路のメインアンプは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹ又は冗長メモリアレイＲＡＲＹの選択された８個のメモリセルからセンスアンプＳＡ及び相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される２値読み出し信号をさらに増幅して、対応するデータ出力バッファに伝達する。このとき、各単位回路のデータ出力バッファは、内部制御信号ＯＣのハイレベルを受けて一斉に動作状態となり、各メインアンプから伝達される読み出しデータをさらに増幅して、データ入出力端子Ｄ０〜Ｄ７から外部のアクセス装置に出力する。
【００２８】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢと、リフレッシュ制御回路ＲＦＣから供給される内部ロウアドレスストローブ信号ＩＲＡＳとをもとに、上記各種の内部制御信号等を選択的に形成して、各部に供給する。なお、タイミング発生回路ＴＧの関連部分の具体的構成については、後で詳細に説明する。
【００２９】
図２には、図１のダイナミック型ＲＡＭに含まれるリフレッシュ関係回路、つまりメモリアレイＭＡＲＹ，冗長メモリアレイＲＡＲＹ，ＸアドレスバッファＸＢ，リフレッシュ制御回路ＲＦＣ，ＸアドレスデコーダＸＤ，冗長ＸアドレスデコーダＲＸＤ，センスアンプＳＡならびにタイミング発生回路ＴＧの第１の実施例の接続図が示されている。また、図３には、図２のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例の信号波形図が示されている。両図をもとに、この実施例のダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の具体的構成，接続形態，動作ならびにその特徴について説明する。なお、以下のブロック図には、メモリアレイＭＡＲＹ，冗長メモリアレイＲＡＲＹ，リフレッシュ制御回路ＲＦＣならびにタイミング発生回路ＴＧの関連する部分の具体的ブロック構成及び回路構成が併記されている。また、以下の信号波形図において、冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲは、メモリアレイＭＡＲＹのワード線Ｗ２と置き換えられ、これを救済するものとされる。
【００３０】
図２において、メモリアレイＭＡＲＹは、図の垂直方向に平行して配置される２のｊ乗本、つまり２のｉ＋１乗本すなわちｍ＋１本のワード線Ｗ０〜Ｗｍ（正規ワード線）と、水平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダイナミック型のメモリセルＭＣが格子状に配置される。
【００３１】
一方、冗長メモリアレイＲＡＲＹは、垂直方向に平行して配置される１本の冗長ワード線ＷＲを含むとともに、延長して配置される上記ｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊をメモリアレイＭＡＲＹと共有する。これらの冗長ワード線及び相補ビット線の交点には、同じく情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなるｎ＋１個の冗長メモリセルＲＣが配置される。
【００３２】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その下方においてＸアドレスデコーダＸＤに結合され、冗長メモリアレイＲＡＲＹを構成する冗長ワード線ＷＲは、その下方において冗長ＸアドレスデコーダＲＸＤに結合される。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給される。また、ＸアドレスデコーダＸＤ及び冗長ＸアドレスデコーダＲＸＤには、タイミング発生回路ＴＧのＸデコーダ駆動信号発生回路ＸＥＧからＸデコーダ駆動信号ＸＥが共通に供給され、リフレッシュ制御回路ＲＦＣの冗長アドレス比較回路ＲＡＤＣから冗長イネーブル信号ＲＥが共通に供給される。ＸアドレスバッファＸＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが供給される。また、リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲからリフレッシュアドレス信号Ｒ０〜Ｒｉが供給され、タイミング発生回路ＴＧから内部制御信号ＲＦ及びＸＬが供給される。
【００３３】
ＸアドレスバッファＸＢは、前述のように、ダイナミック型ＲＡＭが通常の動作モードとされ内部制御信号ＲＦがロウレベルとされるとき、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持する。また、ダイナミック型ＲＡＭがリフレッシュモードとされ内部制御信号ＲＦがハイレベルとされるときには、リフレッシュ制御回路ＲＦＣから供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉを内部制御信号ＸＬに従って取り込み、保持する。そして、これらのＸアドレス信号又はリフレッシュアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給する。
【００３４】
ＸアドレスデコーダＸＤは、Ｘデコーダ駆動信号ＸＥのハイレベルを受けて選択的に動作状態となり、内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを択一的にハイレベルの選択状態とする。また、冗長ＸアドレスデコーダＲＸＤは、冗長イネーブル信号ＲＥのハイレベルを受けて選択的に動作状態となり、Ｘデコーダ駆動信号ＸＥに従って冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲを選択的にハイレベルの選択状態とする。冗長イネーブル信号ＲＥがハイレベルとされるとき、ＸアドレスデコーダＸＤによる正規ワード線の選択動作は禁止される。
【００３５】
次に、タイミング発生回路ＴＧは、入力バッファＲＢ及びＣＢと、モード判定回路ＭＯＤ，Ｘデコーダ駆動信号発生回路ＸＥＧならびにスイッチ回路Ｓ１とを含む。このうち、モード判定回路ＭＯＤには、ロウアドレスストローブ信号ＲＡＳＢの入力バッファＲＢによる反転信号つまり外部ロウアドレスストローブ信号ＥＲＡＳが供給されるとともに、カラムアドレスストローブ信号ＣＡＳＢの入力バッファＣＢによる反転信号つまり外部カラムアドレスストローブ信号ＥＣＡＳが供給される。モード判定回路ＭＯＤの出力信号つまり内部制御信号ＳＲＦは、リフレッシュ制御回路ＲＦＣのリフレッシュ発振回路ＲＯＳＣに供給されるとともに、スイッチ制御信号としてスイッチ回路Ｓ１に供給される。
【００３６】
タイミング発生回路ＴＧのモード判定回路ＭＯＤは、外部ロウアドレスストローブ信号ＥＲＡＳ及び外部カラムアドレスストローブ信号ＥＣＡＳ、つまりは起動制御信号たるロウアドレスストローブ信号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢのレベル及び時間関係をもとにダイナミック型ＲＡＭの動作モードを判定し、内部制御信号ＳＲＦを含むモード制御用の内部制御信号を選択的に生成する。図３に示されるように、ダイナミック型ＲＡＭは、ロウアドレスストローブ信号ＲＡＳＢがカラムアドレスストローブ信号ＣＡＳＢより少なくとも所定時間ｔＣＳＲ遅れてロウレベルとされた後、さらに所定時間ｔＲＡＳを超えてロウレベルとされ続けることで選択的にセルフリフレッシュモードとされ、これを受けて内部制御信号ＳＲＦが選択的にハイレベルとされる。
【００３７】
一方、タイミング発生回路ＴＧのスイッチ回路Ｓ１のノーマリオン入力端子には、入力バッファＲＢから上記外部ロウアドレスストローブ信号ＥＲＡＳが供給され、そのノーマリオフ入力端子には、リフレッシュ制御回路ＲＦＣから内部ロウアドレスストローブ信号ＩＲＡＳが供給される。スイッチ回路Ｓ１は、ダイナミック型ＲＡＭが通常の動作モードとされ内部制御信号ＳＲＦがロウレベルとされるとき、入力バッファＲＦから供給される外部ロウアドレスストローブ信号ＥＲＡＳつまりロウアドレスストローブ信号ＲＡＳＢを選択して、Ｘデコーダ駆動信号発生回路ＸＥＧに伝達する。また、ダイナミック型ＲＡＭがセルフリフレッシュモードとされ内部制御信号ＳＲＦがハイレベルとされるときには、リフレッシュ制御回路ＲＦＣから供給される内部ロウアドレスストローブ信号ＩＲＡＳを選択して、Ｘデコーダ駆動信号発生回路ＸＥＧに伝達する。
【００３８】
Ｘデコーダ駆動信号発生回路ＸＥＧは、スイッチ回路Ｓ１を介して伝達される外部ロウアドレスストローブ信号ＥＲＡＳ又は内部ロウアドレスストローブ信号ＩＲＡＳをもとに、ＸアドレスデコーダＸＤ及び冗長ＸアドレスデコーダＲＸＤに対するＸデコーダ駆動信号ＸＥを選択的に生成する。これにより、セルフリフレッシュモードにおいて形成されるＸデコーダ駆動信号ＸＥは、図３に示されるように、内部ロウアドレスストローブ信号ＩＲＡＳのハイレベルへの立ち上がりエッジを受けて所定期間だけハイレベルとされるものとなる。
【００３９】
次に、リフレッシュ制御回路ＲＦＣは、タイミング発生回路ＴＧから内部制御信号ＳＲＦを受けるリフレッシュ発振回路ＲＯＳＣと、リフレッシュ発振回路ＲＯＳＣの出力信号たる内部クロック信号を受ける分周回路ＦＤと、分周回路ＦＤの出力信号たるリフレッシュクロック信号ＣＲを受けるリフレッシュアドレスカウンタＲＣＴＲと、メモリアレイＭＡＲＹの欠陥ワード線のアドレスを保持する救済アドレスメモリＲＲＯＭと、この救済アドレスメモリＲＲＯＭの出力信号たる不良アドレスならびにＸアドレスバッファＸＢの出力信号たる内部アドレス信号Ｘ０〜Ｘｉを受ける冗長アドレス比較回路ＲＡＤＣとを含む。
【００４０】
このうち、リフレッシュ発振回路ＲＯＳＣは、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるとき、内部制御信号ＳＲＦのハイレベルを受けて選択的に動作状態とされ、所定周期の内部クロック信号を生成する。また、分周回路ＦＤは、リフレッシュ発振回路ＲＯＳＣから出力される内部クロック信号を分周して、メモリアレイＭＡＲＹを構成するメモリセルの最も短い情報保持時間、つまり製品仕様として規定されるリフレッシュ周期ｔＲＥＦの例えば２（ｍ＋１）分の１以下の周期のリフレッシュクロック信号ＣＲを生成する。これにより、リフレッシュクロック信号ＣＲは、図３に示されるように、ダイナミック型ＲＡＭがセルフリフレッシュモードとされ内部制御信号ＳＲＦがハイレベルとされる間、上記所定の周期で選択的に形成されるパルス信号となる。
【００４１】
一方、リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲは、ｊ＋ｋビット、つまりｉ＋１＋１、すなわちｉ＋２ビットのバイナリーカウンタからなり、上記分周回路ＦＤから出力されるリフレッシュクロック信号ＣＲの立ち下がりエッジを受けて歩進動作を行い、リフレッシュアドレス信号Ｒ０〜Ｒｉ＋１を生成する。このうち、下位ｊビットつまりｉ＋１ビットのリフレッシュアドレス信号Ｒ０〜ＲｉはＸアドレスバッファＸＢに供給され、上位ｋビットつまり最上位１ビットのリフレッシュアドレス信号Ｒｉ＋１は、いわゆるリフレッシュ切り換え制御信号としてオア（ＯＲ）ゲートＯＧ１の一方の入力端子に供給される。なお、リフレッシュアドレスカウンタＲＣＴＲは、セルフリフレッシュモードが終了しても、その計数値は保持される。
【００４２】
これにより、リフレッシュアドレスカウンタＲＣＴＲのリフレッシュアドレス信号Ｒ０〜Ｒｉに対応する下位ｉ＋１ビットは、図３に示されるように、ダイナミック型ＲＡＭがセルフリフレッシュモードとされ内部制御信号ＳＲＦがハイレベルとされるとき、リフレッシュクロック信号ＣＲの立ち下がりエッジを受けてモデューロ［２のｊ乗］つまり［ｍ＋１］でカウントアップされ、最上位ビットのリフレッシュアドレス信号Ｒｉ＋１に対応する１ビットは、下位ｉ＋１ビットのオーバーフローを受けてモデューロ［２のｋ乗］つまり［２］でカウントアップされるものとなる。したがって、リフレッシュアドレスカウンタＲＣＴＲの下位ｉ＋１ビットの計数値は、まず最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がロウレベルとされる間にメモリアレイＭＡＲＹの正規ワード線Ｗ０〜Ｗｍを一巡して指定すべくカウントアップされるとともに、リフレッシュアドレス信号Ｒｉ＋１がハイレベルとされる間も、同様にメモリアレイＭＡＲＹの正規ワード線Ｗ０〜Ｗｍを一巡して指定すべくカウントアップされる。
【００４３】
リフレッシュ制御回路ＲＦＣの救済アドレスメモリＲＲＯＭは、複数のヒューズ回路を含み、それに結合されたメモリセルＭＣのいずれかに異常が検出されたため冗長メモリアレイＲＡＲＹの冗長ワード線と置き換えられたメモリアレイＭＡＲＹの欠陥ワード線のアドレス、つまり不良アドレスを保持する。また、冗長アドレス比較回路ＲＡＤＣは、救済アドレスメモリＲＲＯＭから供給されるｉ＋１ビットの不良アドレスと、通常アクセス又はリフレッシュ動作に際してＸアドレスバッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉとをビットごとに比較照合し、両アドレスが全ビット一致したときその出力信号つまり冗長イネーブル信号ＲＥを選択的にハイレベルとする。したがって、メモリアレイＭＡＲＹの例えばワード線Ｗ２が欠陥ワード線として冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲと置き換えられる図３の実施例の場合、冗長イネーブル信号ＲＥは、下位ｉ＋１ビットのリフレッシュアドレス信号Ｒ０〜Ｒｉの計数値が２となるごとに選択的にハイレベルとされるものとなる。
【００４４】
リフレッシュ制御回路ＲＦＣの冗長アドレス比較回路ＲＡＤＣにより生成される冗長イネーブル信号ＲＥは、前述のように、冗長ＸアドレスデコーダＲＸＤ及びＸアドレスデコーダＸＤに供給されるとともに、リフレッシュ制御回路ＲＦＣの前記オアゲートＯＧ１の他方の入力端子に供給される。このオアゲートＯＧ１の他方の入力端子には、リフレッシュアドレスカウンタＲＣＴＲから最上位ビットのリフレッシュアドレス信号Ｒｉ＋１が供給され、その出力信号はアンド（ＡＮＤ）ゲートＡＧ１の一方の入力端子に供給される。アンドゲートＡＧ１の他方の入力端子には、分周回路ＦＤからリフレッシュクロック信号ＣＲが供給され、その出力信号は、内部ロウアドレスストローブ信号ＩＲＡＳとして前記タイミング発生回路ＴＧのスイッチ回路Ｓ１に供給される。
【００４５】
これにより、リフレッシュ制御回路ＲＦＣのアンドゲートＡＧ１の出力信号たる内部ロウアドレスストローブ信号ＩＲＡＳは、オアゲートＯＧ１の出力信号がハイレベルとされるとき、言い換えるならば、図３に示されるように、冗長イネーブル信号ＲＥがハイレベルとされあるいは最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がハイレベルとされるとき、リフレッシュクロック信号ＣＲに同期して選択的にハイレベルとされるものとなる。前述のように、内部ロウアドレスストローブ信号ＩＲＡＳは、タイミング発生回路ＴＧのスイッチ回路Ｓ１を介してＸデコーダ駆動信号発生回路ＸＥＧに供給され、Ｘデコーダ駆動信号ＸＥの生成に供される。また、ＸアドレスデコーダＸＤは、冗長イネーブル信号ＲＥがロウレベルとされるときメモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍの選択動作を行うが、冗長イネーブル信号ＲＥがハイレベルとされるときにはワード線Ｗ０〜Ｗｍの選択動作を停止し、代わって冗長ＸアドレスデコーダＲＸＤが冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲを選択状態とする。
【００４６】
これらのことから、メモリアレイＭＡＲＹを構成する正規ワード線Ｗ０〜Ｗｍの選択動作は、リフレッシュアドレスカウンタＲＣＴＲの上位ｋビットつまり最上位１ビットの計数値が１、すなわちリフレッシュアドレス信号Ｒｉ＋１がハイレベルであるとき、冗長イネーブル信号ＲＥがロウレベルであることを条件に選択的にその下位ｊビットに従って行われるが、冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲの選択動作は、上記最上位１ビットの計数値に関係なく、冗長イネーブル信号ＲＥがハイレベルであることのみを条件に選択的に行われ、そのリフレッシュ周期は、メモリアレイＭＡＲＹの正規ワード線Ｗ０〜Ｗｍに関するリフレッシュ周期の整数分の１、つまり２分の１となる。したがって、冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲに結合されるｎ＋１個の冗長メモリセルＲＣのいずれかに情報保持特性のある程度の劣化が見られる場合でも、これを補い、正常な欠陥救済を実現することができる。この結果、セルフリフレッシュモードを有しかつ冗長ワード線による欠陥救済機能を有するダイナミック型ＲＡＭの救済効率を高め、その製品歩留りを高めることができるものである。
【００４７】
なお、以上の記述から明らかなように、冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲに関するリフレッシュ動作は、この冗長ワード線ＷＲがメモリアレイＭＡＲＹを構成する正規ワード線Ｗ０〜Ｗｍのいずれかと置き換えられたとき選択的に行われ、欠陥救済が行われない場合は、例え最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がロウレベルであっても行われない。
【００４８】
図４には、この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第２の実施例の接続図が示されている。また、図５には、図４のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例の信号波形図が示されている。なお、この実施例のダイナミック型ＲＡＭ及びリフレッシュ関係回路は、前記図１ないし図３の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００４９】
図４において、この実施例のダイナミック型ＲＡＭのリフレッシュ制御回路ＲＦＣは、その一方の入力端子に最下位ビットのリフレッシュアドレス信号Ｒ０を受けその他方の入力端子に最上位ビットのリフレッシュアドレス信号Ｒｉ＋１を受ける排他的論理和回路ＥＯを含む。この排他的論理和回路ＥＯの出力信号は、その他方の入力端子に冗長イネーブル信号ＲＥを受ける前記オアゲートＯＧ１の一方の入力端子に供給される。オアゲートＯＧ１の出力信号は、アンドゲートＡＧ１の一方の入力端子に供給される。このアンドゲートＡＧ１の他方の入力端子には、分周回路ＦＤからリフレッシュクロック信号ＣＲが供給され、その出力信号は、内部ロウアドレスストローブ信号ＩＲＡＳとしてタイミング発生回路ＴＧのスイッチ回路Ｓ１のノーマリオフ入力端子に供給される。
【００５０】
これにより、内部ロウアドレスストローブ信号ＩＲＡＳは、オアゲートＯＧ１の出力信号がハイレベルとされるとき、つまり冗長イネーブル信号ＲＥがハイレベルとされ又は排他的論理和回路ＥＯの出力信号がハイレベルとされるとき、言い換えるならばリフレッシュアドレス信号Ｒ０及びＲｉ＋１が異なる論理レベルにあるとき、選択的にリフレッシュクロック信号ＣＲに同期してハイレベルとされるものとなる。言うまでもなく、最下位ビットのリフレッシュアドレス信号Ｒ０は、メモリアレイＭＡＲＹの偶数番号のワード線Ｗ０，Ｗ２ないしＷｍ−１が指定されるとき選択的にロウレベルとされ、奇数番号のワード線Ｗ１，Ｗ３ないしＷｍが指定されるときにはハイレベルとされる。
【００５１】
したがって、排他的論理和回路ＥＯの出力信号は、最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がロウレベルとされるとき、メモリアレイＭＡＲＹの奇数番号のワード線Ｗ１，Ｗ３ないしＷｍが指定されることを条件に選択的にハイレベルとされ、最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がハイレベルとされるときには、メモリアレイＭＡＲＹの偶数番号のワード線Ｗ０，Ｗ２ないしＷｍ−１が指定されることを条件に選択的にハイレベルとされるものとなる。なお、冗長イネーブル信号ＲＥは、前記第１の実施例と同様、メモリアレイＭＡＲＹの冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲと置き換えられた正規ワード線が指定されるごとに選択的にハイレベルとされる。
【００５２】
これらのことから、メモリアレイＭＡＲＹのワード線Ｗ２が冗長ワード線ＷＲと置き換えられる図５の実施例の場合、最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がロウレベルとされる間は、メモリアレイＭＡＲＹの奇数番号のワード線Ｗ１，Ｗ３ないしＷｍ＋１が順次選択状態とされるとともに、欠陥ワード線Ｗ２に対応するタイミングで冗長ワード線ＷＲが選択状態とされるが、最上位ビットのリフレッシュアドレス信号Ｒｉ＋１がハイレベルとされる間は、偶数番号のワード線Ｗ０，Ｗ４ないしＷｍが順次選択状態とされるとともに、欠陥ワード線Ｗ２に対応するタイミングで冗長ワード線ＷＲが選択状態とされる。
【００５３】
つまり、この実施例の場合、前記第１の実施例と同様に、メモリアレイＭＡＲＹの正規ワード線Ｗ０〜Ｗｍに関するリフレッシュ動作がリフレッシュ周期ｔＲＥＦごとに１回ずつ行われ、冗長メモリアレイＲＡＲＹの冗長ワード線ＷＲに関するリフレッシュ動作はその２倍つまり２回ずつ行われるが、正規ワード線Ｗ０〜Ｗｍに関するリフレッシュ動作は、その番号が奇数又は偶数のいずれであるかに応じて、つまりリフレッシュアドレス信号Ｒｉ＋１の各計数値に対して平均分散して行われる。この結果、図１〜図３の実施例と同様な作用効果を得ることができるとともに、ダイナミック型ＲＡＭの例えばバッテリーバックアップによって行われるセルフリフレッシュモード時の消費電力を平均化し、その動作電源となる電池の負担を軽減することができるものとなる。
【００５４】
図６には、この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第３の実施例の接続図が示されている。また、図７には、図６のダイナミック型ＲＡＭのセルフリフレッシュモードにおける一実施例の信号波形図が示され、図８には、そのＣＢＲリフレッシュモードにおける一実施例の信号波形図が示されている。なお、この実施例のダイナミック型ＲＡＭならびにリフレッシュ関係回路は、前記図１ならびに図２及び図３の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、図７において、リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲはモデューロ［５］のバイナリーカウンタからなるものとされる。
【００５５】
図６において、この実施例のダイナミック型ＲＡＭのリフレッシュ制御回路ＲＦＣは、ｊビット、つまりｉ＋１ビット、すなわち３ビットのバイナリーカウンタからなり、そのカウンタモデューロを［２の（ｊ−１）乗＋１］つまり［５］とするリフレッシュアドレスカウンタＲＣＴＲと、リフレッシュアドレスカウンタＲＣＴＲのオーバーフロー信号つまりキャリー信号を受けるｋビットつまり１ビットのフリップフロップＦＦとを含む。また、ダイナミック型ＲＡＭのメモリアレイＭＡＲＹは、ｍ＋１本、つまり２の（ｊ＋ｋ−１）乗本、すなわち８本の正規ワード線Ｗ０〜ＷｍつまりＷ０〜Ｗ７を含み、冗長メモリアレイＲＡＲＹはこれまでの実施例と同様に１本の冗長ワード線ＷＲを含む。
【００５６】
リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲには、オアゲートＯＧ２の出力信号が供給される。このオアゲートＯＧ２の一方の入力端子には、タイミング発生回路ＴＧのモード判定回路ＭＯＤから内部制御信号ＣＢＲが供給され、その他方の入力端子には、分周回路ＦＤからリフレッシュクロック信号ＣＲが供給される。リフレッシュアドレスカウンタＲＣＴＲの下位ｉビットの出力信号つまりリフレッシュアドレス信号Ｒ０〜Ｒｉ−１は、ＸアドレスバッファＸＢに供給され、その最上位ビットつまりリフレッシュアドレス信号Ｒｉは、オアゲートＯＧ３の一方の入力端子に供給される。このオアゲートＯＧ３の他方の入力端子には、冗長アドレス比較回路ＲＡＤＣから冗長イネーブル信号ＲＥが供給され、その出力信号は、最終的な冗長イネーブル信号ＲＥＰとしてＸアドレスデコーダＸＤ及び冗長ＸアドレスデコーダＲＸＤに共通に供給される。フリップフロップＦＦの非反転出力信号は、リフレッシュアドレス信号Ｒｉ＋１としてＸアドレスバッファＸＢに供給される。
【００５７】
なお、この実施例のダイナミック型ＲＡＭは、リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲを併用してアクセス装置側のハードウェア増を抑えつつ、しかもアクセス装置側が主導権をもって実行できるＣＢＲリフレッシュモードを有する。また、上記オアゲートＯＧ２の一方の入力端子に供給される内部制御信号ＣＢＲは、ダイナミック型ＲＡＭがＣＢＲリフレッシュモードとされるとき、所定のタイミングで選択的にハイレベルとされる。
【００５８】
リフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲは、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるとき、分周回路ＦＤから供給されるリフレッシュクロック信号ＣＲの立ち下がりエッジを受けてモデューロ［５］の歩進動作を行い、ＣＢＲリフレッシュモードとされるときには、タイミング発生回路ＴＧのモード判定回路ＭＯＤから供給される内部制御信号ＣＢＲの立ち下がりエッジを受けてやはりモデューロ［５］の歩進動作を行って、リフレッシュアドレス信号Ｒ０〜Ｒｉを順次生成する。また、フリップフロップＦＦは、リフレッシュアドレスカウンタＲＣＴＲのオーバーフロー信号を受けて歩進動作を行い、リフレッシュアドレス信号Ｒｉ＋１を生成する。
【００５９】
これにより、リフレッシュアドレスカウンタＲＣＴＲの出力信号たるリフレッシュアドレス信号Ｒ０〜ＲｉつまりＲ０〜Ｒ２は、ダイナミック型ＲＡＭがセルフリフレッシュモードとされるとき、図７に示されるように、モデューロ［５］に対応する五つの計数値を順次指定すべく選択的にロウレベル又はハイレベルとされ、フリップフロップＦＦの出力信号たるリフレッシュアドレス信号Ｒｉ＋１つまりＲ３は、リフレッシュアドレスカウンタＲＣＴＲがオーバーフローするごとに交互にロウレベル又はハイレベルとされるものとなる。
【００６０】
一方、ＸアドレスバッファＸＢは、ダイナミック型ＲＡＭがリフレッシュモードとされ内部制御信号ＲＦがハイレベルとされるとき、リフレッシュアドレスカウンタＲＣＴＲから供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉ−１を選択して内部アドレス信号Ｘ０〜Ｘｉ−１とし、フリップフロップＦＦから供給されるリフレッシュアドレス信号Ｒｉ＋１を選択して最上位ビットの内部アドレス信号Ｘｉとする。このとき、冗長アドレス比較回路ＲＡＤＣは、救済アドレスメモリＲＲＯＭから供給される不良アドレスとＸアドレスバッファＸＢから内部アドレス信号Ｘ０〜Ｘｉとして供給されるリフレッシュアドレス信号Ｒ０〜Ｒｉ−１ならびにＲｉ＋１とをビットごとに比較照合して冗長イネーブル信号ＲＥを選択的にハイレベルとし、オアゲートＯＧ３は、リフレッシュアドレス信号Ｒｉ又は冗長イネーブル信号ＲＥのいずれかがハイレベルとされることを条件にその出力信号たる冗長イネーブル信号ＲＥＰを選択的にハイレベルとする。
【００６１】
したがって、メモリアレイＭＡＲＹの例えばワード線Ｗ２を欠陥ワード線とする図７の実施例の場合、冗長イネーブル信号ＲＥＰは、リフレッシュアドレス信号Ｒ０〜Ｒｉ−１ならびにＲｉ＋１つまりＲ０〜Ｒ１ならびにＲ３の計数値が欠陥ワード線を指定する２となり、あるいはリフレッシュアドレス信号ＲｉつまりＲ２がハイレベルとされることで選択的にハイレベルとなり、これを受けて冗長ワード線ＷＲが選択的にハイレベルの選択状態とされる。そして、冗長イネーブル信号ＲＥＰがロウレベルとされる他のサイクルでは、メモリアレイＭＡＲＹの正常なワード線Ｗ０，Ｗ１ならびにＷ３〜Ｗ７がリフレッシュアドレス信号Ｒ０〜Ｒ１ならびにＲ３の計数値に応じて順次択一的に選択状態とされる。
【００６２】
つまり、この実施例の場合、冗長ワード線ＷＲは、メモリアレイＭＡＲＹの欠陥救済の対象となるワード線が指定されるサイクルの他に、リフレッシュクロック信号ＣＲの２の（ｊ−１）乗＋１つまり５サイクルごとにリフレッシュされることになり、メモリアレイＭＡＲＹの正常なワード線に関するリフレッシュ動作が１回行われる間に３回のリフレッシュ動作を受けるものとなる。この結果、前記実施例と同様な作用効果を得ることができ、これによってダイナミック型ＲＡＭの救済効率を高め、その製品歩留りを高めることができる。
【００６３】
なお、この実施例では、前述のように、リフレッシュアドレスカウンタＲＣＴＲの歩進クロックとなるオアゲートＯＧ２の出力信号が内部制御信号ＣＢＲによっても生成される。このため、ダイナミック型ＲＡＭでは、図８に示されるように、ＣＢＲリフレッシュモードの場合も同様なリフレッシュ動作を行われ、上記セルフリフレッシュモードと同様な作用効果を得ることができる。
【００６４】
図９には、この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第４の実施例の接続図が示されている。また、図１０には、図９のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例の信号波形図が示されている。なお、この実施例のダイナミック型ＲＡＭ及びリフレッシュ関係回路は、前記図６ないし図８の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。また、図９及び図１０では、リフレッシュ制御回路ＲＦＣの救済アドレスメモリＲＲＯＭ及び冗長アドレス比較回路ＲＡＤＣに関する部分が割愛されて示されている。
【００６５】
図９において、この実施例のダイナミック型ＲＡＭは、複数つまり２個のメモリアレイＭＡＲＹ０及びＭＡＲＹ１ならびに冗長メモリアレイＲＡＲＹ０及びＲＡＲＹ１と、これらのメモリアレイ及び冗長メモリアレイに対応して設けられるＸアドレスデコーダＸＤ０及びＸＤ１ならびに冗長ＸアドレスデコーダＲＸＤ０及びＲＸＤ１とを備える。このうち、メモリアレイＭＡＲＹ０は、偶数番号が割り当てられた（ｍ＋１）／２本のワード線Ｗ０，Ｗ２ないし〜Ｗｍ−１を含み、メモリアレイＭＡＲＹ１は、奇数番号が割り当てられた同じく（ｍ＋１）／２本のワード線Ｗ１，Ｗ３ないし〜Ｗｍを含む。また、冗長メモリアレイＲＡＲＹ０は、特に制限されないが、１本の冗長ワード線ＷＲ０を含み、冗長メモリアレイＲＡＲＹ１は、同じく１本の冗長ワード線ＷＲ１を含む。
【００６６】
ＸアドレスデコーダＸＤ０及びＸＤ１には、ＸアドレスバッファＸＢから内部アドレス信号Ｘ０〜Ｘｉが共通に供給されるとともに、タイミング発生回路ＴＧからＸデコーダ駆動信号ＸＥが共通に供給される。また、冗長ＸアドレスデコーダＲＸＤ０及びＲＸＤ１には、上記Ｘデコーダ駆動信号ＸＥが共通に供給されるとともに、冗長ＸアドレスデコーダＲＸＤ０には、ＸアドレスバッファＸＢから最下位ビットの内部アドレス信号Ｘ０が供給され、冗長ＸアドレスデコーダＲＸＤには、そのインバータＶ１による反転信号が供給される。
【００６７】
これにより、例えばセルフリフレッシュモードとされるダイナミック型ＲＡＭのメモリアレイＭＡＲＹ０では、図１０に示されるように、リフレッシュアドレス信号Ｒ０〜Ｒｉの計数値が偶数、つまりリフレッシュアドレス信号Ｒ０がロウレベルであるとき、正規ワード線Ｗ０，Ｗ２ないしＷｍ−１に関するリフレッシュ動作が順次行われ、リフレッシュアドレス信号Ｒ０〜Ｒｉの計数値が奇数、つまりリフレッシュアドレス信号Ｒ０がハイレベルであるときには、冗長メモリアレイＲＡＲＹ０の冗長ワード線ＷＲ０に関するリフレッシュ動作が行われる。また、メモリアレイＭＡＲＹ１では、逆にリフレッシュアドレス信号Ｒ０〜Ｒｉの計数値が奇数、つまりリフレッシュアドレス信号Ｒ０がハイレベルであるとき、正規ワード線Ｗ１，Ｗ３ないしＷｍに関するリフレッシュ動作が行われ、リフレッシュアドレス信号Ｒ０〜Ｒｉの計数値が偶数、つまりリフレッシュアドレス信号Ｒ０がロウレベルであるときには、冗長メモリアレイＲＡＲＹ１の冗長ワード線ＷＲ１に関するリフレッシュ動作が行われる。
【００６８】
言うまでもなく、冗長メモリアレイＲＡＲＹ０及びＲＡＲＹ１の冗長ワード線ＷＲ０及びＷＲ１に関するリフレッシュ動作は、リフレッシュアドレス信号Ｒ０〜ＲｉによりメモリアレイＭＡＲＹ０又はＭＡＲＹ１の各冗長ワード線と置き換えられた欠陥ワード線が指定される場合にも同様に行われる。したがって、冗長ワード線ＷＲ０及びＷＲ１に関するリフレッシュ動作の頻度は、メモリアレイＭＡＲＹ０及びＭＡＲＹ１を構成する正規ワード線の（ｍ＋１）／２倍となり、欠陥ワード線に結合されるメモリセルＭＣの情報保持特性がかなり劣化している場合でもこれを補い、欠陥救済を実現することができるものとなる。
【００６９】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）セルフリフレッシュモード及びＣＢＲリフレッシュモード等のリフレッシュモードを有し、かつ冗長ワード線による欠陥救済機能を有するダイナミック型ＲＡＭ等の半導体記憶装置において、リフレッシュすべきワード線を順次指定するためのリフレッシュアドレスカウンタの例えば最上位ビットとしてリフレッシュ切り換え制御信号用のビットを設け、例えばこのリフレッシュ切り換え制御信号がロウレベルの場合は冗長ワード線に関するリフレッシュ動作のみを実行し、ハイレベルの場合には正常ワード線及び冗長ワード線に関するリフレッシュ動作を実行して、冗長ワード線に関するリフレッシュ動作を、正常ワード線に関するリフレッシュ動作の例えば２分の１の周期で実行することで、冗長ワード線に結合されたメモリセルの情報保持特性にある程度の劣化が見られる場合でも、冗長ワード線のリフレッシュ動作のみを例えば２倍の頻度で実行し、冗長メモリセルの情報保持特性の劣化を補うことができるという効果が得られる。
（２）上記（１）項により、リフレッシュモードを有しかつ欠陥救済機能を有するダイナミック型ＲＡＭ等の冗長ワード線による救済効率を高め、その製品歩留りを高めることができるという効果が得られる。
【００７０】
（３）上記（１）項及び（２）項において、正常ワード線に関するリフレッシュ動作を、上記リフレッシュ切り換え制御信号の各計数値に平均分散して行うことで、ダイナミック型ＲＡＭ等の例えばバッテリーバックアップによって行われるセルフリフレッシュモードの消費電力を平均化し、その動作電源となる電池の負担を軽減することができるという効果が得られる。
（４）上記（１）項及び（２）項において、ダイナミック型ＲＡＭ等が複数のメモリアレイを備える場合、あるメモリアレイにおいて正常ワード線に関するリフレッシュ動作が行われるとき、他のメモリアレイにおいて冗長ワード線に関するリフレッシュ動作を同時に行うことで、冗長ワード線に関するリフレッシュ動作の頻度を高めて、ダイナミック型ＲＡＭ等の救済効率をさらに高め、その製品歩留りをさらに高めることができるという効果が得られる。
【００７１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、メモリアレイＭＡＲＹ及び冗長メモリアレイＲＡＲＹは、一つの機能ブロックとして一体化することができるし、その直接周辺回路を含めて任意数のメモリマットに分割することもできる。ダイナミック型ＲＡＭは、×４ビット又は×１６ビット等、任意のビット構成をとることができるし、アドレスマルチプレクスをとることを必須条件ともしない。さらに、ダイナミック型ＲＡＭは、任意のブロック構成をとりうるし、起動制御信号やアドレス信号及び内部制御信号等の組み合わせならびに電源電圧の極性等も、種々の実施形態をとりうる。
【００７２】
図２，図４，図６ならびに図９において、冗長メモリアレイＲＡＲＹは、任意数の冗長ワード線を含むことができるし、欠陥ビット線を救済するための冗長ビット線を含むこともできる。冗長メモリアレイＲＡＲＹが例えば２本の冗長ワード線を含む場合、図２及び図４の実施例では、対応する欠陥ワード線が指定されるごとに各冗長ワード線に関するリフレッシュ動作を同様に実行することができる。また、図６の実施例では、リフレッシュアドレスカウンタＲＣＴＲのカウンタモデューロを［２の（ｊ−１）乗＋２］とすることで容易に対処することができるし、図９の実施例では、冗長メモリアレイＲＡＲＹ０又はＲＡＲＹ１に設けられた複数の冗長ワード線を順次指定するための１ビットのバイナリーカウンタを両冗長メモリアレイに共通に用意すればよい。リフレッシュ切り換え制御信号として使用されるリフレッシュアドレス信号のビットは、最上位ビットに限らず任意に選択できる。救済アドレスメモリＲＲＯＭ及び冗長アドレス比較回路ＲＡＤＣ等は、リフレッシュ制御回路ＲＦＣとは別個の機能ブロックとして分離することができる。また、タイミング発生回路ＴＧ及びリフレッシュ制御回路ＲＦＣのブロック構成及び各信号に関する論理回路の具体的構成は、その基本的な論理条件が変わらない限りにおいて種々の実施形態をとりうる。
【００７３】
図２及び図４において、ダイナミック型ＲＡＭは、ＣＢＲリフレッシュモードを有することができる。この場合、図６及び図９の実施例と同様、その一方の入力端子に内部制御信号ＣＢＲを受けるオアゲートＯＧ２を追加して設け、その出力信号をリフレッシュ制御回路ＲＦＣのリフレッシュアドレスカウンタＲＣＴＲに対する歩進クロックとして供給すればよい。
【００７４】
図３，図５，図７〜図８ならびに図１０において、各信号の絶対的なレベル，時間関係ならびに有効レベル等は、本発明に制約を与えない。
【００７５】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、ダイナミック型ＲＡＭを基本構成とするシンクロナスＤＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ集積回路装置を含む論理集積回路装置等にも適用できる。この発明は、少なくともリフレッシュモードを有しかつ冗長ワード線による欠陥救済機能を有する半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【００７６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、セルフリフレッシュモード及びＣＢＲリフレッシュモード等のリフレッシュモードを有し、かつ冗長ワード線による欠陥救済機能を有するダイナミック型ＲＡＭ等において、リフレッシュすべきワード線を順次指定するためのリフレッシュアドレスカウンタの例えば最上位ビットとしてリフレッシュ切り換え制御信号用のビットを設け、例えばこのリフレッシュ切り換え制御信号がロウレベルの場合は冗長ワード線に関するリフレッシュ動作のみを実行し、ハイレベルの場合には正常ワード線及び冗長ワード線に関するリフレッシュ動作を実行して、冗長ワード線に関するリフレッシュ動作を、正常ワード線に関するリフレッシュ動作の例えば２分の１の周期で実行することで、冗長ワード線に結合されたメモリセルの情報保持特性にある程度の劣化が見られる場合でも、冗長ワード線のリフレッシュ動作のみを例えば２倍の頻度で実行し、情報保持特性の劣化を補うことができる。この結果、リフレッシュモードを有しかつ欠陥救済機能を有するダイナミック型ＲＡＭ等の冗長ワード線による救済効率を高め、その製品歩留りを高めることができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第１の実施例を示す接続図である。
【図３】図２のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例を示す信号波形図である。
【図４】この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第２の実施例を示す接続図である。
【図５】図４のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例を示す信号波形図である。
【図６】この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第３の実施例を示す接続図である。
【図７】図６のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例を示す信号波形図である。
【図８】図６のリフレッシュ関係回路のＣＢＲリフレッシュモードにおける一実施例を示す信号波形図である。
【図９】この発明が適用されたダイナミック型ＲＡＭに含まれるリフレッシュ関係回路の第４の実施例を示す接続図である。
【図１０】図９のリフレッシュ関係回路のセルフリフレッシュモードにおける一実施例を示す信号波形図である。
【符号の説明】
ＭＡＲＹ，ＭＡＲＹ０〜ＭＡＲＹ１……メモリアレイ、ＲＡＲＹ，ＲＡＲＹ０〜ＲＡＲＹ１……冗長メモリアレイ、ＸＤ，ＸＤ０〜ＸＤ１……Ｘアドレスデコーダ、ＲＸＤ，ＲＸＤ０〜ＲＸＤ１……冗長Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＲＦＣ……リフレッシュ制御回路、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……データ入出力回路、ＴＧ……タイミング発生回路。
Ｄ０〜Ｄ７……入力又は出力データあるいはその入出力端子、ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。
Ｗ０〜Ｗｍ……正規ワード線、ＷＲ，ＷＲ０〜ＷＲ１……冗長ワード線、Ｂ０＊〜Ｂｎ＊……相補ビット線、ＭＣ……メモリセル、ＲＣ……冗長メモリセル、ＲＢ……ロウアドレスストローブ信号用入力バッファ、ＣＢ……カラムアドレスストローブ信号用入力バッファ、ＭＯＤ……モード判定回路、Ｓ１……スイッチ回路、ＸＥＧ……Ｘデコーダ駆動信号発生回路、ＲＯＳＣ……リフレッシュ発振回路、ＦＤ……分周回路、ＲＣＴＲ……リフレッシュアドレスカウンタ、ＲＲＯＭ……救済アドレスメモリ、ＲＡＤＣ……冗長アドレス比較回路。
ＳＲＦ……内部制御信号（セルフリフレッシュモード信号）、ＣＲ……リフレッシュクロック信号、Ｒ０〜Ｒｉ＋１……リフレッシュアドレス信号、ＲＥ，ＲＥＰ……冗長イネーブル信号、ＥＲＡＳ……外部ロウアドレスストローブ信号、ＥＣＡＳ……外部カラムアドレスストローブ信号、ＩＲＡＳ……内部ロウアドレスストローブ信号、ＸＥ……Ｘデコーダ駆動信号。
Ｖ１……インバータ、ＯＧ１〜ＯＧ３……オア（ＯＲ）ゲート、ＡＧ１……アンド（ＡＮＤ）ゲート、ＥＯ……排他的論理和回路。
【図１】
0003736779.tif 000002
【図２】
0003736779.tif 000003
【図３】
0003736779.tif 000004
【図４】
0003736779.tif 000005
【図５】
0003736779.tif 000006
【図６】
0003736779.tif 000007
【図７】
0003736779.tif 000008
【図８】
0003736779.tif 000009
【図９】
0003736779.tif 000010
【図１０】
0003736779.tif 000011