(57)【特許請求の範囲】
【請求項１】
第１のクロックレートで駆動される少なくとも１個の固体イメージセンサと、
上記固体イメージセンサから出力される撮像信号を所定の位相の第１のクロックレートでディジタル化するアナログディジタル変換部と、
上記アナログディジタル変換部により第１のクロックレートでディジタル化された撮像データを第２のクロックレートの映像データに変換するレート変換を行う機能と、第２のクロックレートの映像データを第１のクロックレートの映像データに変換するレート変換を行う機能を有するレート変換部を備え、
上記レート変換部は、上記第１のクロックレートから上記第２のクロックレートへのレート変換を行う第１のモード時に、上記第１のクロックレートで動作し、上記第２のクロックレートに対するナイキストフィルタとして機能し、上記第２のクロックレートから上記第１のクロックレートへのレート変換を行う第２のモード時に、上記第２のクロックレートで動作し、上記第１のモード時と同じ周波数特性を呈するフィルタと、上記フィルタを介して供給される信号に対して、上記第１のモード時に上記第１のクロックレートから上記第２のクロックレートへのレート変換処理を行い、上記第２のモード時に上記第２のクロックレートから上記第１のクロックレートへのレート変換処理を行うレート変換フィルタからなり、上記第１のモードと上記第２のモードとで上記フィルタを共用することを特徴とする固体撮像装置。
【請求項２】
上記フィルタは、上記第１のモードにおいて、上記第１のクロックレートの信号に対して上記第１のクロックレートと等しい出力データレートで、上記第１のクロックレートの１／４のレートを通過帯域として動作し、上記レート変換フィルタは、上記第１のモードにおいて、上記フィルタを介して供給される信号に対して、上記第１のクロックレートのｎ倍（ｎは正の整数）周辺の高次サイドバンド成分を抑圧するだけの低次の直線位相有限長インパルス応答を上記第２のクロックレート又は上記第２のクロックレートの１／２でダウンサンプリングされる形で出力するレート変換フィルタからなり、上記フィルタが上記レート変換フィルタの通過ロールオフ特性を補償する特性を有することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
上記レート変換フィルタは、複数個の乗算器で構成されることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
上記フィルタは整係数で構成された部分フィルタの積で構成されることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
上記レート変換フィルタは、上記第１のクロックレートの信号を第２のクロックレートの信号に変換するフィルタ係数の変更により複数のレート変換比が設定可能としたことを特徴する請求項１記載の固体撮像装置。
【請求項６】
上記フィルタを介して上記レート変換フィルタに供給される信号は、上記第１のクロックレートをｆＳ１レートとし、上記ｆＳ１レートでディジタル化された撮像データから生成される２ｆＳ１レートのディジタル輝度信号であり、上記フィルタの特性は固定とし、上記レート変換フィルタのレート変換比を設定自在としたことを特徴する請求項５記載の固体撮像装置。
【請求項７】
上記フィルタを介して上記レート変換フィルタに供給される信号は、上記第１のクロックレートをｆＳ１レートとし、上記ｆＳ１レートでディジタル化された撮像データから生成されるｆＳ１レートのディジタル色差信号であり、上記フィルタの特性は固定とし、上記レート変換フィルタのレート変換比を設定自在としたことを特徴する請求項５記載の固体撮像装置。
【請求項８】
上記フィルタを介して上記レート変換フィルタに供給される信号は、上記第１のクロックレートをｆＳ１レートとし、上記ｆＳ１レートでディジタル化された撮像データから生成される２ｆＳ１レートのディジタル輝度信号及びｆＳ１レートのディジタル色差信号であり、上記フィルタの特性を固定とし、上記レート変換フィルタのレート変換比を設定自在としたことを特徴する請求項５記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
２つの異なるクロックレートで動作するディジタル回路間でデータを受け渡しするためデータのレートを変換するレート変換部を備える固体撮像装置に関する。
【０００２】
【従来の技術】
一般に、電荷結合素子（CCD:Charge Coupled Device）により形成されたＣＣＤイメージセンサなどの離散的な画素構造を有する固体イメージセンサを撮像手段として用いた固体撮像装置では、上記固体イメージセンサ自体がサンプリング系であるために、上記固体イメージセンサによる撮像信号に空間サンプリング周波数からの折り返し成分が混入することが知られている。従来、撮像光学系に複屈折型の光学的ローパスフィルタを設けて、撮像信号のベースバンド成分の高域成分を抑圧することにより、上記固体イメージセンサによるサンプリング系のナイキスト条件を満たすようにして、撮像信号のベースバンド成分への折り返し成分の発生を防止するようにしている。
【０００３】
また、カラー画像を撮像するカラーテレビジョンカメラ装置では、緑色画像撮像用の固体イメージセンサと赤色画素および青色画素用の色コーディングフィルタを設けた固体イメージセンサにより三原色画像を撮像する二板式固体撮像装置や、三原色画像を個別の固体イメージセンサにより撮像する三板式固体撮像装置等の多板式固体撮像装置が実用化されている。
【０００４】
さらに、上記多板式固体撮像装置における解像度の向上を図るための手法として、緑色画像撮像用の固体イメージセンサに対して、画素の空間サンプリング周期の１／２だけ、赤色画像撮像用および青色画像撮像用の固体イメージセンサをずらして配置するようにした空間画素ずらし法が知られている。この空間画素ずらし法を採用することによって、アナログ出力の多板式固体撮像装置では、固体イメージセンサの画素数の限界を越える高い解像度を実現することができる。
【０００５】
また、放送局などで使用する業務用のディジタルビデオテープレコーダの規格として、Ｄ−１規格やＤ−２規格などが規格化されており、これらの規格に適合したディジタルビデオ関連機器に対するディジタルインターフェースがカラーテレビジョンカメラ装置にも必要とされている。
【０００６】
ここで、４：２：２ディジタルコンポーネントビデオ信号の規格であるＤ−１規格では、サンプリング周波数をＮＴＳＣ方式における水平周波数ｆＨ（ＮＴＳＣ）の８５８倍に当たるとともにＰＡＬ方式における水平周波数ｆＨ（ＰＡＬ）の８６４倍に当たる１３．５ＭＨｚとし、どちらの方式での水平周波数の整数倍でロックできるようになっている。また、ディジタルコンポジットビデオ信号の規格であるＤ−２規格では、サンプリング周波数をサブキャリヤの４倍の４ＦＳＣとし、サブキャリヤとサンプリングクロックとのビート妨害を最小にするようになっており、ＮＴＳＣ方式のサンプリング周波数ｆＳ（ＮＴＳＣ）は１４．３ＭＨｚでＰＡＬ方式のサンプリング周波数ｆＳ（ＰＡＬ）は１７．７３４ＭＨｚである。
【０００７】
【発明が解決しようとする課題】
ところで、上述の如きＤ−１規格やＤ−２規格に適合したディジタル画像信号を直接出力するような固体撮像装置を実現しようとする場合に、解像度が高く、折り返し歪みの少ない画質の良好なディジタル画像信号を直接出力するためには、撮像部に使用する固体イメージセンサのサンプリングレート（画素数）は、該固体イメージセンサに対するプリフィルタである光学的ローパスフィルタの不完全さ、すなわち、光学的ローパスフィルタではなだらかなロールオフ特性しか得られず、ＭＴＦ特性を良好にすることと折り返し歪み成分を少なくすることとの両立が困難であるということを考慮すると、上記Ｄ−１規格やＤ−２規格におけるサンプリングレートよりも高くする必要がある。
【０００８】
また、固体イメージセンサによる撮像信号について、該固体イメージセンサの画素毎の欠陥補正処理などをディジタル処理で行うことや、ビート妨害が発生を防止することなどを考慮すると、固体イメージセンサのサンプリングレートと、該固体イメージセンサによる撮像信号をディジタル化するアナログディジタル変換部におけるサンプリングレートと一致させることが望ましい。
【０００９】
その場合、現行の最も標準的なＣＣＤイメージセンサは１４．３ＭＨｚ＝ｆＳＣ（ＮＴＳＣ）のクロックレートで駆動されるようになっており、このＣＣＤイメージセンサを撮像部に用いたディジタル処理カメラでは、上記固体イメージセンサから出力される撮像信号を上記１４．３ＭＨｚ＝ｆＳＣ（ＮＴＳＣ）のクロックレートでディジタル化してディジタル信号処理を施すことになる。
【００１０】
しかし、上述のように４：２：２ディジタルコンポーネントビデオ信号の規格であるＤ−１規格でのクロックレートは、輝度信号Ｙが１３．５ＭＨｚで色差信号ＣＲ／ＣＢが６．７５ＭＨｚであり、上記標準的なＣＣＤイメージセンサを撮像部に用いたディジタル処理カメラにおけるクロックレートとマッチングがとれないという問題点がある。なお、上記Ｄ−１規格に対応するために、読み出しレートが１３．５ＭＨｚのＣＣＤイメージセンサを新規に作るのでは、コスト、汎用性の点で問題がある。
【００１１】
また、空間画素ずらし法を採用した多板式固体撮像装置では、ＣＣＤイメージセンサのクロックレートｆＳ１に対して２倍のクロックレート２ｆＳ１で動作する信号処理系を用いなければ、アナログ出力を高解像度化できない。なお、信号処理系において、ｆＳ１，２ｆＳ１で信号処理を行った後、一旦ｆＳ１又は２ｆＳ１でアナログ化し、アナログフィルタで処理してからＤ−１規格でのクロックレートで再度ディジタル化することも考えられるが、１４．３ＭＨｚ系と１３．５ＭＨｚ系との間でビート妨害が発生し画質劣化の原因となる。
【００１２】
本発明は、ディジタル処理カメラ等において、複数のデータレートの信号を容易に取り扱うことがでようにするために、２つの異なるクロックレートで動作するディジタル回路間でデータを受け渡しするためのダウンレートコンバータとアップレートコンバータの２つのレートコンバータの機能を備える固体撮像装置を提供することにある。さらに、レート変換処理を行うディジタル処理手段の構成を簡略化して、固体撮像装置の構成の簡略化を図ることを目的とする。
【００１３】
【課題を解決するための手段】
本は詰めに係る固体撮像装置は、第１のクロックレートで駆動される少なくとも１個の固体イメージセンサと、上記固体イメージセンサから出力される撮像信号を所定の位相の第１のクロックレートでディジタル化するアナログディジタル変換部と、上記アナログディジタル変換部により第１のクロックレートでディジタル化された撮像データを第２のクロックレートの映像データに変換するレート変換を行う機能と、第２のクロックレートの映像データを第１のクロックレートの映像データに変換するレート変換を行う機能を有するレート変換部を備え、上記レート変換部は、上記第１のクロックレートから上記第２のクロックレートへのレート変換を行う第１のモード時に、上記第１のクロックレートで動作し、上記第２のクロックレートに対するナイキストフィルタとして機能し、上記第２のクロックレートから上記第１のクロックレートへのレート変換を行う第２のモード時に、上記第２のクロックレートで動作し、上記第１のモード時と同じ周波数特性を呈するフィルタと、上記フィルタを介して供給される信号に対して、上記第１のモード時に上記第１のクロックレートから上記第２のクロックレートへのレート変換処理を行い、上記第２のモード時に上記第２のクロックレートから上記第１のクロックレートへのレート変換処理を行うレート変換フィルタからなり、上記第１のモードと上記第２のモードとで上記フィルタを共用することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に従い詳細に説明する。
【００１５】
本発明に係るは、例えば図１に示すような構成の固体撮像装置に適用されるされる。
【００１６】
この図１に示す第１の実施形態の固体撮像装置は、撮像部１により得られる撮像信号をディジタル化してＤ１規格に準拠した画像データとして記録するディジタルカムコーダに適用したもので、撮像部１により得られる三原色撮像信号Ｒ，Ｇ，Ｂがアナログ信号処理部２を介して供給されるアナログディジタル変換部３、このアナログディジタル（Ａ／Ｄ）変換部３によりディジタル化された各色撮像データＲ，Ｇ，Ｂが供給される第１のディジタル演算部４、この第１のディジタル演算部４により生成されたディジタル輝度信号Ｙと２つのディジタル色差信号ＣＲ  ，ＣＢ  が供給される第２のディジタル演算部５やアナログ出力用の信号処理部６などを備え、Ｄ１規格に準拠した画像データの記憶再生を行う記録再生部７が上記第２のディジタル演算部５に接続されている。
【００１７】
上記撮像部１は、図示しない撮像レンズから光学的ローパスフィルタを介して入射される撮像光を色分解プリズムにより三原色光成分に分解して、被写体像の三原色画像を撮像する三枚のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂからなる。
【００１８】
この実施の形態において、上記三枚のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、空間画素ずらし法を採用して、緑色画像撮像用のＣＣＤイメージセンサ１Ｇに対して、画素の空間サンプリング周期τｓ  の１／２だけ、赤色画像撮像用および青色画像撮像用のＣＣＤイメージセンサ１Ｒ，１Ｂがずらして配置されている。
【００１９】
なお、本願発明は、この実施の形態のような空間画素ずらし法を採用した３板式固体撮像装置のみに適用可能なものでなく、単板式や２板式の固体撮像装置や空間画素ずらし法を採用しない３板式固体撮像装置などの他の方式の固体撮像装置にも適用することができる。
【００２０】
上記三枚のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、電圧制御型発振器（ＶＣＯ）８により与えられる２ｆＳ１レートのクロックＣＫ（２ｆＳ１）に基づいてタイミングジェネレータ（ＴＧ）９が発生する駆動クロックＣＫ（ｆＳ１）によりｆＳ１レートで駆動される。
【００２１】
ここで、上記三枚のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂは、ＥＩＡではｆＳ１＝９１０ｆＨ，ＣＣＩＲではｆＳ１＝９１２ｆＨのレートで撮像電荷が読み出されるように、その画素数が選定されている。そして、上記ＶＣＯ８の発振周波数が２ｆＳ１に設定され、上記ＴＧ９は、上記クロックＣＫ（２ｆＳ１）を１／２分周することにより得られるｆＳ１レートの駆動クロックＣＫ（ｆＳ１）により上記三枚のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂを駆動するようになっている。
【００２２】
上記ＣＣＤイメージセンサ１Ｒ，１Ｇ，１ＢからｆＳ１レートで読み出された各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）が上記アナログ信号処理部２に供給される。
【００２３】
上記アナログ信号処理部２は、相関二重サンプリング（CDS:Corelated Double Sampling）処理回路２１Ｒ，２１Ｇ，２１Ｂとレベル制御回路２２Ｒ，２２Ｇ，２２Ｂからなり、上記ＣＣＤイメージセンサ１Ｒ，１Ｇ，１ＢからｆＳ１レートで読み出された各色撮像信号Ｒ，Ｇ，Ｂに対して、それぞれ相関二重サンプリング処理を上記ＣＤＳ処理回路２１Ｒ，２１Ｇ，２１Ｂで施し、さらに、白バランスや黒バランスなどのレベル制御を上記レベル制御回路２２Ｒ，２２Ｇ，２２Ｂにより行う。
【００２４】
上記撮像部１により得られる各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）が上記アナログ信号処理部２を介して供給されるＡ／Ｄ変換部３は、それぞれ１０ビット語長の３個のＡ／Ｄ変換器３Ｒ，３Ｇ，３Ｂからなる。これら各Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂには、上記各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）のサンプリングレートに等しいｆＳ１レートで所定の位相を有する駆動クロックＣＫ（ｆＳ１）が上記ＴＧ９から供給されている。そして、このアナログディジタル変換部３は、上記Ａ／Ｄ変換器３Ｒ，３Ｇ，３Ｂにより、上記ｆＳ１レートの各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）を上記駆動クロックＣＫ（ｆＳ１）により所定の位相のｆＳ１レートでディジタル化して、上記各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）のスペクトルと同じ信号スペクトルの各ディジタル色信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）を形成する。
【００２５】
なお、上記各Ａ／Ｄ変換部器３Ｒ，３Ｇ，３Ｂには、必要に応じて語長が１２〜１４ビット程度のものを使用しても良い。
【００２６】
そして、上記Ａ／Ｄ変換部３によりディジタル化されたｆＳ１レートの各色撮像データＲ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）が上記第１のディジタル演算部４に供給される。
【００２７】
この第１のディジタル演算部４は、第１のディジタルプロセス処理回路４１と第２のディジタルプロセス処理回路４２からなる。
【００２８】
上記第１のディジタルプロセス処理回路４１は、上記ＴＧ９から供給される駆動クロックＣＫ（ｆＳ１）によりｆＳ１レートで動作して、上記Ａ／Ｄ変換部３から供給される各ディジタル色信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）について、各種補正信号レベルを検出して、例えば、白バランス制御データ、黒バランス制御データ、黒シェーディング補正データ、白シェーディング補正データや欠陥補正データなどをメモリ４３に格納し、各色信号毎にＤ／Ａ変換器４４Ｒ，４４Ｇ，４４Ｂによりアナログ化して上記アナログ信号処理部２の各レベル制御回路２２Ｒ，２２Ｇ，２２Ｂにフィードバックすることにより、白黒バランス制御やシェーディング補正や欠陥補正などの画像処理を行う。
【００２９】
なお、上記メモリ４３は、ＳＲＡＭからなりバックアップ電源として電池４５が接続されている。
【００３０】
このように、この実施の形態では、上記ＣＣＤイメージセンサ１Ｒ，１Ｇ，１ＢからｆＳ１レートで読み出された各色撮像信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）を上記Ａ／Ｄ変換部３でｆＳ１レートでディジタル化して得られえるｆＳ１レートの各色撮像データＲ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）を得ているので、上記第１のディジタルプロセス処理回路４１をｆＳ１レートで動作させて、シェーディング補正や欠陥補正など画素単位の画像処理を行うことができる。
【００３１】
また、上記第２のディジタルプロセス処理回路４２は、上記第１のディジタルプロセス処理回路４１により画素単位の画像処理が施された各ディジタル色信号Ｒ，Ｇ，Ｂについて、画像強調処理、ペデスタル付加、ガンマ，ニーなどの非線形処理、リニアマトリクス処理を行うとともに、マトリクス演算処理によって上記各ディジタル色信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）からディジタル輝度信号Ｙ（２ｆＳ１）と２つのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を生成する。
【００３２】
ここで、上記第２のディジタルプロセス処理回路４２は、上記ＶＣＯ８から２ｆＳ１レートのクロックＣＫ（２ｆＳ１）が供給されているとともに上記ＴＧ９からｆＳ１レートの駆動クロックＣＫ（ｆＳ１）が供給されており、これらのクロックＣＫ（２ｆＳ１），ＣＫ（ｆＳ１）をマスタクロックとして動作して、上記撮像部１における空間画素ずらし法に対応する周知の高解像度化の処理を行い、上記各ディジタル色信号Ｒ（ｆＳ１），Ｇ（ｆＳ１），Ｂ（ｆＳ１）から、２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）と、ｆＳ１レートの各ディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を生成する。
【００３３】
なお、上記マスタクロックＣＫ（２ｆＳ１），ＣＫ（ｆＳ１）は、水平同期信号ＨＤや垂直同期信号ＶＤなど各種同期信号を形成する同期信号発生器（ＳＧ）１１にも供給されている。
【００３４】
また、上記第２のディジタル演算部５は、ｆＳ１レートに関連したデータレートの信号とｆＳ２レートに関連したデータレートの信号との間で双方向にレート変換を行うもので、記録モード時には、上記第１のディジタル演算部４により生成された上記ｆＳ１レートに関連したデータレートの信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を上記ｆＳ２レートに関連したデータレートの信号Ｙ（ｆＳ２），ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）に変換して上記記録再生部７に供給し、再生モード時には、上記記録再生部７から供給される上記ｆＳ２レートに関連したデータレートの信号Ｙ（ｆＳ２），ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）を上記ｆＳ１レートに関連したデータレートの信号（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）に変換して上記アナログ出力用の信号処理部６に供給する。
【００３５】
この第２のディジタル演算部５は、輝度信号用のレート変換回路５０Ｙと色差信号用のレート変換回路５０Ｃとからなる。
【００３６】
さらに、上記第２のディジタル演算部５と上記記録再生部７との間に外部機器に対するディジタルインターフェース１３が設けられており、上記第２のディジタル演算部５は、外部入力モードにおいて、ディジタルカメラコントロールユニット（Ｄ−ＣＣＵ）１４からディジタルカメラアダプタ（Ｄ−ＣＡ）１５を介して入力されるｆＳ２レートに関連したデータレートのディジタルリターン信号Ｙ（ｆＳ２），ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）を上記ｆＳ１レートに関連したデータレートの信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）に変換して上記アナログ出力用の信号処理部６に供給することができるようになっている。
【００３７】
また、この実施の形態において、上記アナログ出力用の信号処理部６は、上記第１のディジタル演算部４又は第２のディジタル演算部５により生成される上記ｆＳ１レートに関連したデータレートの信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）に対するアナログインターフェースとして機能するもので、ディジタルアナログ（Ｄ／Ａ）変換部６１とアナログエンコーダ６２からなる。
【００３８】
上記Ｄ／Ａ変換部６１は、それぞれ３個のＤ／Ａ変換器６１Ｙ，６１ＣＲ，６１ＣＢとポストフィルタ６１ＰＦＹ，６１ＰＦＣＲ，６１ＰＦＣＢからなる。
【００３９】
このＤ／Ａ変換部６１において、２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）は、上記Ｄ／Ａ変換器６１Ｙによりアナログ化され、ナイキストフィルタとして機能するポストフィルタ６１Ｙによりサンプリングキャリア成分が除去されて、上記アナログエンコーダ６２に供給される。また、ｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）は、それぞれ上記Ｄ／Ａ変換器６１ＣＲ，６１ＣＢによりアナログ化され、それぞれナイキストフィルタとして機能するポストフィルタ６１ＰＦＣＲ，６１ＰＦＣＢによりサンプリングキャリア成分が除去されて、上記アナログエンコーダ６２に供給される。
【００４０】
また、上記アナログエンコーダ６２は、通常のＮＴＳＣ又はＰＡＬに準拠したエンコーダであって、コンポーネント信号Ｙ，ＣＲ，ＣＢとコンポジット信号ＣＳを出力するとともに、ビューファインダ１６に供給するモニタ信号ＹＶＦを出力する機能を有する。
【００４１】
このアナログエンコーダ６２は、例えば図２に示すように構成されている。
【００４２】
このアナログエンコーダ６２において、上記Ｄ／Ａ変換部６１から供給される２つのアナログ色差信号ＣＲ，ＣＢは、それぞれローパスフィルタ６３ＣＲ，６３ＣＢにより所定の帯域（ｆｃ≒１ＭＨｚ）に帯域制限され、信号合成器６４ＣＲ，６４ＣＢによりバーストフラグＢＦが付加されてから変調器６５に供給される。上記変調器６５は、上記アナログ色差信号ＣＲ，ＣＢにより直交２相のサブキャリアＳＣを変調して、変調クロマ信号ＣＯＵＴを生成する。
【００４３】
一方、上記Ｄ／Ａ変換部６１から供給されるのアナログ輝度信号Ｙは、上記ローパスフィルタ６３ＣＲ，６３ＣＢによる遅延量が遅延回路６６により補償されてから、信号合成器６７により同期信号やセットアップ信号が付加されることにより、規定の輝度信号ＹＯＵＴとされる。このようにして得られる輝度信号ＹＯＵＴは、上述の空間画素ずらし法の応じたディジタル処理により高解像度化が図られ、折り返し歪みが少ないものとなっている。
【００４４】
そして、この輝度信号ＹＯＵＴと上記変調クロマ信号ＣＯＵＴとを信号混合器６８で混合することによりコンポジット信号ＣＳＯＵＴを生成する。
【００４５】
また、上記輝度信号ＹＯＵＴは、キャラクタジェネレータ６９によるキャラクタ信号が信号混合器７０により混合されてから、切換回路７１を介してモニタ信号ＹＶＦとして出力される。上記切換回路７１は、外部から入力されるリターン信号ＲＥＴと上記輝度信号ＹＯＵＴとの切り換えを行う。
【００４６】
ここで、上記アナログ出力用の信号処理部６は、上記アナログエンコーダ６２に代えて、図３に示すように、ｆＳ１レートに関連するクロックレートで動作する第３のディジタル演算部によるディジタルエンコーダ７３を用い、このディジタルエンコーダ７３により生成されるディジタル輝度信号ＹＯＵＴやディジタルコンポジット信号ＣＳＯＵＴ、ディジタルモニタ信号ＹＶＦをそれぞれＤ／Ａ変換器７４Ｙ，７４ＣＳ，７５ＹＶＦによりアナログ化し、ポストフィルタ７４ＰＦＹ，７４ＰＦＣＳ，７５ＰＦＹＶＦを介して出力するように構成しても良い。
【００４７】
また、この実施の形態において、上記第２のディジタル演算部５は、ｆＳ１レートに関連したデータレートの信号とｆＳ２レートに関連したデータレートの信号との間で双方向にレート変換を行うもので、原理的に、記録モード時には、２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）をｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）にレート変換するとともに、それぞれｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）をｆＳ２／２レートのディジタル色差信号ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）にレート変換し、再生モード時には、ｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）を２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）にレート変換するとともに、それぞれｆＳ２／２レートのディジタル色差信号ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）をｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）にレート変換するのであるが、各レート変換回路５０Ｙ，５０Ｃの構成を簡略化するために、再生モード時には、ｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）を２ｆＳ２レートのディジタル輝度信号Ｙ（２ｆＳ２）にレート変換するとともに、それぞれｆＳ２／２レートのディジタル色差信号ＣＲ  （ｆＳ２／２），ＣＢ（ｆＳ２／２）をｆＳ２レートのディジタル色差信号ＣＲ（ｆＳ２），ＣＢ（ｆＳ２）にレート変換するようにしている。
【００４８】
そして、上記Ｄ／Ａ変換部６１のクロックも再生モード時には２ｆＳ２，ｆＳ２，ｆＳ２に切り換えるようにしている。このようにしても、ｆＳ１とｆＳ２はかなり近い周波数であり、上記Ｄ／Ａ変換部６１のポストフィルタ６１ＰＦＹ，６１ＰＦＣＲ，６１ＰＦＣＢは、特性を切り換えずに共用することができる。
【００４９】
また、語長に関しては、上記Ｄ／Ａ変換部６１及びディジタルインターフェースの信号Ｙ，ＣＲ，ＣＢでは１０ビット程度で十分であるが、上記第２のディジタル演算部５に供給する信号Ｙ，ＣＲ，ＣＢでは、レート変換回路における丸めを考慮して１〜２ビット多く設定することが望ましい。
【００５０】
そこで、この実施の形態では上記第１のディジタル演算部４により、１１ビットの信号Ｙ，ＣＲ，ＣＢを生成するようにし、その上位１０ビットの信号Ｙ，ＣＲ，ＣＢを上記Ｄ／Ａ変換部６１に供給している。そして、上記第２のディジタル演算部５では、さらに２〜３ビット多い演算を行い、終段で１０ビットに丸めるようにしている。
【００５１】
次に、上記第２のディジタル演算部５を構成している輝度信号用のレート変換回路５０Ｙと色差信号用のレート変換回路５０Ｃの具体例について説明する。
【００５２】
上記輝度信号用のレート変換回路５０Ｙは、図４に示すように、ハーフバンドフィルタ５１Ｙ，レート変換フィルタ５２Ｙ，丸め処理回路５３Ｙ，遅延補償回路５４Ｙ及び０挿入回路５５Ｙと、これらの入出力を切り換える第１乃至第６の切換回路５６Ｙ１〜５６Ｙ６により構成されている。
【００５３】
そして、記録モード時には、このレート変換回路５０Ｙは、図５に示すように、上記第１乃至第６の切換回路５６Ｙ１  〜５６Ｙ６  が設定される。
【００５４】
すなわち、記録モード時には、上記第１のディジタル演算部４により生成された２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）が上記ハーフバンドフィルタ５１Ｙに入力され、レート変換フィルタ５２Ｙ，丸め処理回路５３Ｙ，遅延補償回路５４Ｙを順に通過されることにより、ｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）にレート変換される。
【００５５】
上記ハーフバンドフィルタ５１Ｙは、２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）に対して、２ｆＳ１の出力データレートで、ｆＳ２／２を通過帯域とするもので、ｆＳ２レートに対するナイキストフィルタとして機能する特性を有する。この実施の形態では、０±０．１ｄＢ（〜５．７５ＭＨｚ），＜−１２ｄＢ（〜６．７５ＭＨｚ），＜−４０ｄＢ（８．０ＭＨｚ）とした。
【００５６】
また、上記レート変換フィルタ５２Ｙは、上記ハーフバンドフィルタ５１Ｙを介して供給される２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）に含まれる高次のキャリア成分のうち、１〜ｎ−１を抑圧する。このレート変換フィルタ５２Ｙは、２ｆＳ１レートで動作して、上記ハーフバンドフィルタ５１Ｙの帯域内の減衰を補償する等化フィルタを含んでいる。
【００５７】
そして、上記レート変換フィルタ５２Ｙにより得られるｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）は、上記丸め処理回路５３Ｙにおいて、スケーリング処理やクリップ処理、丸め処理が施されてから、上記遅延補償回路５４Ｙにより色差信号チャンネルとの遅延補償がなされて出力される。
【００５８】
ここで、この実施の形態における輝度信号用のレート変換回路５０Ｙは、原理的にｍ，ｎを正の整数としてｆＳ２＝ｆＳ１・ｎ／ｍなる関係にある周波数で２ｍ→ｎのレート変換を行うもので、例えばＥＩＡ／ＣＣＩＲやＣＣＤイメージセンサの画素数によってｆＳ１レートが複数存在する系に対応させるために、表１に示すように、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【００５９】
【表１】
0003736454.tif 000002
【００６０】
上記レート変換回路５０Ｙは、各モードに対応してレート変換の特性・動作を変更する必要があるが、ハーフバンドフィルタ５１Ｙは各モードでｆＳ１が近い値なので共通特性でよく、レート変換フィルタ５２Ｙのみ特性・動作を変更する。
【００６１】
また、再生モード時には、上記輝度信号用のレート変換回路５０Ｙは、図６に示すように、上記第１乃至第６の切換回路５６Ｙ１  〜４６Ｙ６  が設定される。
【００６２】
すなわち、再生モード時には、上記記録再生部７により再生されたｆｓ２レートのディジタル輝度信号Ｙ（ｆｓ２）が上記遅延補償回路５４Ｙに供給され、色差信号チャンネルとの遅延補償がなされてから、０挿入回路５５Ｙを介して上記ハーフバンドフィルタ５１Ｙに供給される。
【００６３】
上記０挿入回路５５Ｙは、各サンプル間に０データを挿入することにより、上記ｆｓ２レートのディジタル輝度信号Ｙ（ｆｓ２）を２ｆｓ２レートにアップコンバートする。また、上記ハーフバンドフィルタ５１Ｙは、再生モード時には、上記２ｆｓ２レートのディジタル輝度信号Ｙ（ｆｓ２）に対して、奇数次キャリア成分を抑圧することにより、ｆｓ２→２ｆｓ２のアップレート変換フィルタとして機能する。
【００６４】
そして、上記ハーフバンドフィルタ５１Ｙにより得られる２ｆｓ２レートのディジタル輝度信号Ｙ（ｆｓ２）は、上記丸め処理回路５３Ｙにおいて、スケーリング処理やクリップ処理、丸め処理が施されて出力される。
【００６５】
なお、再生モード時には、上記レート変換フィルタ６２Ｙは使用しない。
【００６６】
また、上記色差信号用のレート変換回路５０Ｃは、図７に示すように、マルチプレクサ／デマルチプレクサ（ＭＰＸ／ＤＭＰＸ）５１Ｃ，ハーフバンドフィルタ５２Ｃ，レート変換フィルタ５３Ｃ，丸め処理回路５４Ｃ及び０挿入回路５５Ｃと、これらの入出力を切り換える第１乃至第４の切換回路５６Ｃ１〜５６Ｃ４により構成されている。
【００６７】
そして、記録モード時には、このレート変換回路５０Ｃは、図８に示すように、上記第１乃至第５の切換回路５６Ｃ１〜５６Ｃ４が設定される。
【００６８】
すなわち、記録モード時には、上記第１のディジタル演算部４により生成されたｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）が上記ＭＰＸ／ＤＭＰＸ５１Ｃにより点順次化され２ｆＳ１レートのディジタル点順次色差信号ＣＲ／ＣＢ（２ｆＳ１）として上記ハーフバンドフィルタ５２Ｃに入力され、レート変換フィルタ５３Ｃ，丸め処理回路５４Ｃを順に通過されることにより、ｆＳ２レートのディジタル点順次色差信号ＣＲ／ＣＢ（ｆＳ２）にレート変換される。
【００６９】
上記ハーフバンドフィルタ５２Ｃは、２ｆＳ１レートのディジタル点順次色差信号ＣＲ／ＣＢ（２ｆＳ１）に対して、２ｆＳ１の出力データレートで、ｆＳ２／２を通過帯域とするもので、ｆＳ２レートに対するナイキストフィルタとして機能する特性を有する。
【００７０】
また、上記レート変換フィルタ５３Ｃは、上記ハーフバンドフィルタ５２Ｃを介して供給される２ｆＳ１レートのディジタル点順次色差信号ＣＲ  ／ＣＢ（２ｆＳ１）に含まれる高次のキャリア成分のうち、１〜ｎ−１を抑圧する。このレート変換フィルタ５３Ｃは、２ｆＳ１レートで動作して、上記ハーフバンドフィルタ５２Ｃの帯域内の減衰を補償する等化フィルタを含んでいる。
【００７１】
そして、上記レート変換フィルタ５３Ｃにより得られるｆＳ２レートのディジタル点順次色差信号ＣＲ／ＣＢ（ｆＳ２）は、上記丸め処理回路５４Ｃにおいて、スケーリング処理やクリップ処理、丸め処理が施されて出力される。
【００７２】
ここで、この実施の形態における色差信号用のレート変換回路５０Ｃは、上述の輝度信号用のレート変換回路５０Ｙと同様に、原理的にｍ，ｎを正の整数としてｆＳ２＝ｆＳ１・ｎ／ｍなる関係にある周波数で２ｍ→ｎのレート変換を行うもので、例えばＥＩＡ／ＣＣＩＲやＣＣＤイメージセンサの画素数によってｆＳ１レートが複数存在する系に対応させるために、複数のレート変換比を可変設定でき、複数のモードで動作するようになっている。
【００７３】
この色差信号用のレート変換回路５０Ｃにおいても、各モードに対応してレート変換の特性・動作を変更する必要があるが、ハーフバンドフィルタ５２Ｃは各モードでｆＳ１が近い値なので共通特性でよく、レート変換フィルタ５３Ｃのみ特性・動作を変更する。
【００７４】
また、再生モード時には、上記色差信号用のレート変換回路５０ＣＲ／ＣＢは、図９に示すように、上記第１乃至第４の切換回路５６Ｃ１  〜５６Ｃ４  が設定される。
【００７５】
すなわち、再生モード時には、上記記録再生部７により再生されたｆＳ２レートのディジタル点順次色差信号ＣＲ／ＣＢ（ｆＳ２）が０挿入回路５５Ｃを介して上記ハーフバンドフィルタ５２Ｃに供給される。
【００７６】
上記０挿入回路５５Ｃは、各サンプル間に０データを挿入することにより、上記ｆｓ２レートのディジタル点順次色差信号ＣＲ  ／ＣＢ  （ｆＳ２）を２ｆｓ２レートにアップコンバートする。また、上記ハーフバンドフィルタ５２Ｃは、再生モード時には、上記２ｆｓ２レートのディジタル点順次色差信号ＣＲ／ＣＢ（ｆＳ２）に対して、奇数次キャリア成分を抑圧することにより、ｆｓ２→２ｆｓ２のアップレート変換フィルタとして機能する。
【００７７】
そして、上記ハーフバンドフィルタ５２Ｃにより得られる２ｆＳ２レートのディジタル点順次色差信号ＣＲ／ＣＢ（ｆＳ２）は、上記丸め処理回路５４Ｃにおいて、スケーリング処理やクリップ処理、丸め処理が施されてから、上記ＭＰＸ／ＤＭＰＸ５１Ｃにより、同時化され、レート変換されてｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）として出力される。
【００７８】
なお、再生モード時には、上記レート変換フィルタ５３Ｃは使用しない。
【００７９】
このように、色差信号用のレート変換回路５０Ｃでは、ｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を２ｆＳ１レートのディジタル点順次色差信号ＣＲ／ＣＢとして取り扱うことにより、ハードウエアの規模低減することができ、また、２つの色差信号に対して同じ特性の処理を行うことができる。
【００８０】
また、この実施の形態において、上記第１のディジタル演算部４における第２のディジタルプロセス処理回路４２の輝度信号チャンネルの出力段には、遅延補償回路４２ＤＬＹが輝度信号チャンネルに設けられている。
【００８１】
この遅延補償回路４２ＤＬＹは、上記アナログ出力用の信号処理部６におけるアナログエンコーダ６２の各ローパスフィルタ６３ＣＲ，６３ＣＢの遅延を補償するためのもので、上記信号処理部６からのコンポーネント信号Ｙ，ＣＲ，ＣＢのみを使用する場合には、上記Ｄ／Ａ変換部６１の各ポストフィルタ６１ＰＦＹ，６１ＰＦＣＲ，６１ＰＦＣＢの遅延量に対する遅延補償用となり、上記コンポーネント信号Ｙ，ＣＲ，ＣＢを用いずに、コンポジット信号ＣＳ又はＹ／Ｃを使用する場合には、さらに、上記アナログエンコーダ６２の各ローパスフィルタ６３ＣＲ，６３ＣＢの遅延量に対する遅延補償用となるように、その遅延量が設定されている。
【００８２】
なお、上記ポストフィルタ６１ＰＦＹとポストフィルタ６１ＰＦＣＲ，６１ＰＦＣＢとの遅延量の差は、通常ｆＳ１レートで１又は２クロック分程度の小さいなものであり、処理系のどこでも補正できる。
【００８３】
さらに、この実施の形態では、上記アナログエンコーダ６２における各ローパスフィルタ６３ＣＲ，６３ＣＢの遅延量をＤＬＬＰＦとし、その遅延補償回路６６の遅延量をＤＬ０とし、また、上記第１のディジタル演算部４の輝度信号チャンネルの出力段に設けた上記遅延補償回路４２ＤＬＹの遅延量をＤＬ１とし、さらに、上記輝度信号用のレート変換回路５０Ｙにおけるハーフバンドフィルタ５２Ｙ，レート変換フィルタ５３Ｙ及び遅延補償回路５４Ｙの各遅延量をＤＬ２，ＤＬ３，ＤＬとし、上記色差信号用のレート変換回路５０Ｃにおけるハーフバンドフィルタ５２Ｃ及びレート変換フィルタ５３Ｃの各遅延量をＤＬ４，ＤＬ５として、記録モードにおいて、
ＤＬ１＋ＤＬ２＋ＤＬ３＋ＤＬ＝ＤＬ４＋ＤＬ５
再生モードにおいて、
ＤＬ２＋ＤＬ０＝ＤＬ４＋ＤＬＬＰＦ
となるように各遅延量を設定してある。
【００８４】
ここで、上記輝度信号用のレート変換回路５０Ｙよりも上記色差信号用のレート変換回路５０Ｃの実質的な処理レートが低く、ＤＬ２＜ＤＬ４，ＤＬ３＜ＤＬ５である。
【００８５】
さらに、上記第１のデジタル演算部４により生成された２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）をｆｓ２レートのディジタル輝度信号Ｙ（ｆｓ２）に変換する上記輝度信号用のレート変換回路５０Ｙの具体的な動作の一例として、ｆｓ２＝１８ｆｓ１／１９すなわち１９→９のレート変換比の場合について、図１０に示すスペクトラムダイヤグラム及び図１１に示すタイムチャートを参照して説明する。
【００８６】
すなわち、記録モード時には、上記第１のディジタル演算部４により生成された図１０の（Ａ）に示すようなスペクトラムの２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）〔帯域：０〜ｆｓ１〕は、上記輝度信号用のレート変換回路５０Ｙにおいて、図１０の（Ｂ）に示すような特性のハーフバンドフィルタ５１Ｙによりｆｓ２レートに対するナイキスト周波数（ｆｓ２／２）に帯域制限され、図１０の（Ｃ）に示すようなスペクトラムの２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）〔帯域：０〜ｆｓ２／２〕として、レート変換フィルタ５２Ｙに供給される。
【００８７】
すなわち、例えば図１１の（Ａ）に示すような２ｆｓ１レートのサンプル列｛ａｎ｝で構成されるディジタル輝度信号Ｙ（２ｆｓ１）が上記ハーフバンドフィルタ５１Ｙによりｆｓ２レートに対するナイキスト周波数（ｆｓ２／２）に帯域制限されて、上記レート変換フィルタ５２Ｙに供給される。
【００８８】
上記レート変換フィルタ５２Ｙでは、入力される２ｆｓ１レートのサンプル列｛ｂｎ｝に対して、図１１の（Ｂ）に示すように、各サンプル間を９等分し、サンプル〈ｂｍ〉が存在する点〔図１１の（Ｂ）に○で示す〕は元のサンプル｛ｂｎ｝とし、サンプル〈ｂｍ〉が存在しない点〔図１１の（Ｂ）に・で示す〕に零のサンプルを挿入し、９×２ｆｓ１＝１８ｆｓ１レートのサンプル列｛ｂｐ｝に変換する。そして、同じく１８ｆｓ１レートで現されるレート変換フィルタのインパルス応答｛ｈｐ｝と上記１８ｆｓ１レートのサンプル列｛ｂｐ｝とのコンボリューションをとることにより、１８ｆｓ１レートの補間サンプル列を生成する。なお、図１１の（Ｂ）には、上記レート変換フィルタ５２Ｙによる仮想的な補間サンプル列を×で示し、ｆｓ２レートの出力サンプル列｛ｃｎ｝を◎で示してある。
【００８９】
そして、上記レート変換フィルタ５２Ｙは、図１０の（Ｄ）で規定されるように、ｋ×１８ｆｓ１±ｆｃ（ｋ：整数）を通過帯域とし、それ以外のｇ×１８ｆｓ１±ｆｃ（ｇ：整数）を阻止帯域とする特性を有し、上記ハーフバンドフィルタ５１Ｙから供給される上記２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）について、図１０の（Ｃ）に示す２ｆｓ１，４ｆｓ１〜１６ｆｓ１周辺の２ｆｓ１サンプリングキャリア成分を抑圧する。
【００９０】
これにより、上記２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）は、図１０の（Ｅ）に示すように、９倍の１８ｆｓ１レートにアップレート変換されたディジタル輝度信号Ｙ（１８ｆｓ１）となる。
【００９１】
この１８ｆｓ１レートのディジタル輝度信号Ｙ（１８ｆｓ１）の帯域特性は、上記ハーフバンドフィルタ５１Ｙにより規定されたｆｓ２レートのナイキスト特性となっている。
【００９２】
ここで、１８ｆｓ１レートのフィルタリング処理は仮想的なもので、実際には、１８ｆｓ１レートの信号を１９サンプル毎にダウンサンプルしたｆｓ２レートの出力サンプル列｛ｃｎ｝である。
【００９３】
従って、上記１８ｆｓ１レートのインパルス応答｛ｈｐ｝と１８ｆｓ１レートのサンプル列｛ｂｐ｝とのコンボリューションは、上記サンプル列｛ｂｐ｝が非零サンプル｛ｂｍ｝の際のみ実行されればよいので、例えば、
ｃ０＝ｈ−９・ｂ１＋ｈ０・ｂ０＋ｈ９・ｂ−１
ｃ１＝ｈ−８・ｂ３＋ｈ１・ｂ２＋ｈ１０・ｂ１
ｃ２＝ｈ−７・ｂ５＋ｈ２・ｂ４＋ｈ１１・ｂ３
ｃ３＝ｈ−６・ｂ７＋ｈ３・ｂ６＋ｈ１２・ｂ５
ｃ４＝ｈ−５・ｂ９＋ｈ４・ｂ８
ｃ５＝ｈ−４・ｂ１１＋ｈ５・ｂ１０
ｃ６＝ｈ−１２・ｂ１４＋ｈ−３・ｂ１３＋ｈ６・ｂ１２
ｃ７＝ｈ−１１・ｂ１６＋ｈ−２・ｂ１５＋ｈ７・ｂ１４
ｃ８＝ｈ−１０・ｂ１８＋ｈ−１・ｂ１７＋ｈ８・ｂ１６
・
・
・
の演算を行えば良い。この演算は、例えばｆＳ１レート又はｆＳ２レートで行うことができる。
【００９４】
ここで、上記レート変換回路５０Ｙによるレート変換動作において、特性的に重要なことは、次の第１乃至第３の要件である。
【００９５】
第１の要件：上記ハーフバンドフィルタ５１Ｙに供給された２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）〔図１０の（Ａ）〕と、上記レート変換フィルタ５２Ｙにおいて仮想的に９倍の１８ｆｓ１レートにアップレート変換されたディジタル輝度信号Ｙ（１８ｆｓ１）〔図１０の（Ｅ）〕の０〜ｆｃの帯域での特性が同じであること、すなわち、上記ハーフバンドフィルタ５１Ｙの特性〔図１０の（Ｂ）〕と上記レート変換フィルタ５２Ｙの特性〔図１０の（Ｄ）〕との積の特性の０〜ｆｃの帯域が１に近似できることである。
【００９６】
第２の要件：上記１８ｆｓ１レートにアップレート変換されたディジタル輝度信号Ｙ（１８ｆｓ１）〔図１０の（Ｅ）〕のｆｃ〜（１８ｆｓ１−ｆｃ）の２ｆｓ１サンプリングキャリア成分が十分に抑圧されていること、すなわち、上記ハーフバンドフィルタ５１Ｙの特性〔図１０の（Ｂ）〕と上記レート変換フィルタ５２Ｙの特性〔図１０の（Ｄ）〕との積の特性のｆｃ〜（１８ｆｓ１−ｆｃ）の帯域が０に近似できること、特に、上記レート変換フィルタ５２Ｙの特性〔図１０の（Ｄ）〕２ｆｓ１〜１６ｆｓ１が０となって入力が直流の際に出力に（α・２ｆｓ１−βｆｓ２）成分が発生しないこと、さらに、上記ハーフバンドフィルタ５１Ｙの特性〔図１０の（Ｂ）〕と上記レート変換フィルタ５２Ｙの特性〔図１０の（Ｄ）〕との積の特性の１ｆｓ２〜１８ｆｓ２が十分に抑圧されていることである。
【００９７】
第３の要件：上記レート変換フィルタ５２Ｙにおいて仮想的に９倍の１８ｆｓ１レートにアップレート変換されたディジタル輝度信号Ｙ（１８ｆｓ１）〔図１０の（Ｅ）〕のｆｃ近傍の周波数特性が、規定内にあるように、上記レート変換回路５０Ｙのフィルタ特性を設定することである。
【００９８】
この実施の形態におけるレート変換回路５１では、２ｆｓ１レートのディジタル輝度信号Ｙ（２ｆｓ１）を先ずハーフバンドフィルタ５１Ｙに通すことにより、上記第１及び第２の要件を達成し、さらに、レート変換フィルタ５２Ｙにより有効に上記第３の要件を達成することができる。更に、ハーフバンドフィルタ５１Ｙは固定係数のＦＩＲフィルタであるから、各種フィルタの設計法を用いて回路規模を小さくすることができる。また、レート変換フィルタ５２Ｙは、可変係数フィルタとなるので、乗算器を必要とするが、その特性を図１０の（Ｄ）に示したように、ロールオフ特性が緩やかで、阻止帯域の制約も少なくて良いので、非常に簡単に構成できる。
【００９９】
例えば、上記レート変換フィルタ５２Ｙのインパルス応答｛ｈｐ｝は、
｛１，３，６，１０，１５，２１，２８，３５，４３，４９，５４，５７，５８，５７，・・・｝／７８
と２４次で実現でき、上記レート変換フィルタ５２Ｙの乗算器は３個で構成できる。また係数語長もこの場合６ビットとなり、係数発生器や乗算器の簡素化することができる。
【０１００】
このようなレート変換回路５１のレート変換フィルタ５２Ｙは、例えば図１２に示すように構成される。
【０１０１】
この図１２に示すレート変換フィルタ５２Ｙの具体例は、出力レートであるｆＳ２で上記演算を実行して、２ｆｓ１レートのサンプル列｛ｂｎ｝からｆＳ２レートのサンプル列｛ｃｎ｝を生成するものであって、４段のシフトレジスタ１５１、データ並べ変え回路１５２、ラッチ回路１５３Ａ，１５３Ｂ，１５３Ｃ、３個の乗算器１５４Ａ，１５４Ｂ，１５４Ｃ、係数発生器１５５Ａ，１５５Ｂ，１５５Ｃ、加算器１５６及びラッチ回路１５７を備えてなる。
【０１０２】
このレート変換フィルタ５２Ｙにおいて、上記シフトレジスタ１５１には、図１３の（Ａ）に示す２ｆｓ１レートのサンプル列｛ｂｎ｝がシリアル入力される。このシフトレジスタ１５１は、２ｆｓ１レートのクロックＣＫ（２ｆｓ１）により動作して、上記２ｆｓ１レートのサンプル列｛ｂｎ｝を順次遅延させる。そして、この４段のシフトレジスタ１５１により得られる上記サンプル列｛ｂｎ｝の１クロック遅延出力〔図１３の（Ｂ）〕、２クロック遅延出力〔図１３の（Ｃ）〕、３クロック遅延出力〔図１３の（Ｄ）〕及び４クロック遅延出力〔図１３の（Ｅ）〕が上記データ並べ変え回路１５２に２ｆｓ１レートで並列的に入力される。
【０１０３】
上記データ並べ変え回路１５２は、上記シフトレジスタ１５１から２ｆｓ１レートで並列的に入力される上記サンプル列｛ｂｎ｝の１クロック遅延出力、２クロック遅延出力、３クロック遅延出力及び４クロック遅延出力について、ｆｓ２レートで  並べ変えを行い、上述の演算に使用する３種類のサンプル列｛ｂｎ｝Ａ，｛ｂｎ｝Ｂ，｛ｂｎ｝Ｃ〔図１３の（Ｆ），（Ｇ），（Ｈ）〕を生成する。そして、このデータ並べ変え回路１５２により生成されたｆｓ２レートの各サンプル列｛ｂｎ｝Ａ，｛ｂｎ｝Ｂ，｛ｂｎ｝Ｃが上記ラッチ回路１５３Ａ，１５３Ｂ，１５３Ｃを介して乗算器１５４Ａ，１５４Ｂ，１５４Ｃに供給される。
【０１０４】
また、上記係数発生器１５５Ａ，１５５Ｂ，１５５Ｃは、上述の演算に使用する３種類の乗算係数ＡＣＯＥＦ，ＢＣＯＥＦ，ＣＣＯＥＦをそれぞれｆｓ２レートで順次発生する。すなわち、上記係数発生器１５５Ａ，１５５Ｂ，１５５Ｃの内の係数発生器１５５Ａは、上述の演算に使用する第１項の乗算係数ＡＣＯＥＦ｛ｈ−９，ｈ−８，ｈ−７，ｈ−６，ｈ−５，０，ｈ−１２，ｈ−１１，ｈ−１０｝〔図１３の（Ｉ）〕を上記乗算器１５４Ａに順次供給し、係数発生器１５５Ｂは、第２項の乗算係数ＢＣＯＥＦ｛ｈ０，ｈ１，ｈ２，ｈ３，ｈ４，ｈ−４，ｈ−３，ｈ−２，ｈ−１｝〔図１３の（Ｊ）〕を上記乗算器１５４Ｂに順次供給し、さらに、係数発生器１５５Ｃは、第３項の乗算係数ＣＣＯＥＦ｛ｈ９，ｈ１０，ｈ２，ｈ１１，ｈ１２，０，ｈ５，ｈ６，ｈ７，ｈ８｝〔図１３の（Ｋ）〕を上記乗算器１５４Ｃに順次供給する。
【０１０５】
さらに、上記各乗算器１５４Ａ，１５４Ｂ，１５４Ｃは、上記各ラッチ回路１２Ａ，１２Ｂ，１２Ｃの各ラッチ出力すなわち上記データ並べ変え回路１５２により生成されたｆｓ２レートの各サンプル列｛ｂｎ｝Ａ，｛ｂｎ｝Ｂ，｛ｂｎ｝Ｃと上記各係数発生器１５５Ａ，１５５Ｂ，１５５Ｃから供給される各乗算係数ＡＣＯＥＦ，ＢＣＯＥＦ，ＣＣＯＥＦを並列的に乗算する乗算処理をｆｓ２レートで順次行う。これらの乗算器１５４Ａ，１５４Ｂ，１５４Ｃによる各乗算出力は、上記加算器１５６に供給される。
【０１０６】
そして、上記加算器１５６は、上記乗算器１５４Ａ，１５４Ｂ，１５４Ｃによる各乗算出力を加算することにより、図１３の（Ｌ）に示すｆＳ２レートのサンプル列｛ｃｎ｝、すなわち、
ｃ０＝ｈ−９・ｂ１＋ｈ０・ｂ０＋ｈ９・ｂ−１
ｃ１＝ｈ−８・ｂ３＋ｈ１・ｂ２＋ｈ１０・ｂ１
ｃ２＝ｈ−７・ｂ５＋ｈ２・ｂ４＋ｈ１１・ｂ３
ｃ３＝ｈ−６・ｂ７＋ｈ３・ｂ６＋ｈ１２・ｂ５
ｃ４＝ｈ−５・ｂ９＋ｈ４・ｂ８
ｃ５＝ｈ−４・ｂ１１＋ｈ５・ｂ１０
ｃ６＝ｈ−１２・ｂ１４＋ｈ−３・ｂ１３＋ｈ６・ｂ１２
ｃ７＝ｈ−１１・ｂ１６＋ｈ−２・ｂ１５＋ｈ７・ｂ１４
ｃ８＝ｈ−１０・ｂ１８＋ｈ−１・ｂ１７＋ｈ８・ｂ１６
を算出する。
【０１０７】
そして、このようにして２ｆｓ１レートのサンプル列｛ｂｎ｝から生成したｆＳ２レートのサンプル列｛ｃｎ｝は、図１３の（Ｍ）に示すように、ラッチ回路１５７を介して順次出力される。
【０１０８】
ここで、上述の演算処理に使用する各乗算係数ＡＣＯＥＦ，ＢＣＯＥＦ，ＣＣＯＥＦは、この具体例のように、ｆｓ２＝１８ｆｓ１／１９の場合、ｆｓ２の９クロック毎に循環的に出現させればよいので、記各係数発生器１５５Ａ，１５５Ｂ，１５５Ｃは、例えば図１４に示すようにシフトレジスタにより簡単に構成することができる。
【０１０９】
図１４に示した係数発生器１５５は、縦続接続された第１乃至第３のシフトレジスタ１６１，１６２，１６３と、これら各シフトレジスタ１６１，１６２，１６３のクロックを切り換える第１のスイッチ回路１６４と、出力を切り換える第２のスイッチ回路１６５と、上記各スイッチ回路１６４，１６５の動作を制御する制御回路１６６とからなる。
【０１１０】
上記第１乃至第３のシフトレジスタ１６１，１６２，１６３は、各クロック入力端が上記第１のスイッチ回路１６４を介して第１又は第２のクロック入力端子１６０Ａ，１６０Ｂに選択的に接続されるようになっている。また、上記第１のシフトレジスタ１６１のデータ入力端は、上記第２のスイッチ回路１６５を介して、該第１のシフトレジスタ１６１のデータ出力端、上記第２のシフトレジスタ１６２のデータ出力端、上記第３のシフトレジスタ１６３のデータ出力端、又は係数データ入力端子１６０Ｃに選択的に接続されるようになっている。そして、上記第１のシフトレジスタ１６１は、６段のシフトレジスタであって、そのデータ出力端が係数データ出力端子１５５Ｃに接続されている。また、上記第２のシフトレジスタ１６２は、３段のシフトレジスタである。さらに、上記第３のシフトレジスタ１６３は、２４段のシフトレジスタである。
【０１１１】
ここで、上記第１のクロック入力端子１６０ＡにはｆＳ２レートのクロックＣＫ（ｆＳ２）が供給されており、また、上記第２のクロック入力端子１６０Ｂには図示しないシステムコントローラからロードクロックＬＤＣＫＩが供給される。また、上記係数データ入力端子１６０Ｃには図示しないシステムコントローラから係数データＣＯＥＦＩが供給される。さらに、上記制御回路１６６には、上記同期信号発生器１１から水平同期信号ＨＤが供給されるとともに、図示しないシステムコントローラからモード信号ＭＯＤＥＩが供給される。
【０１１２】
そして、この係数発生器１５５において、上記各スイッチ回路１６４，１６５は、図示しないシステムコントローラから供給されるモード信号ＭＯＤＥＩに応じて、上記制御回路１６６により次のように制御される。
【０１１３】
すなわち、上記第１のスイッチ回路１６４は、カメラの起動時に上記システムコントローラから供給されるロードクロックＬＤＣＫＩを選択し、通常の動作時には、ｆｓ２レートのクロックＣＫ（ｆｓ２）を選択する。
【０１１４】
また、上記第２のスイッチ回路１６５は、カメラの起動時に上記システムコントローラから供給される係数データＣＯＥＦＩを選択し、通常の動作時には、その動作モードに応じて、上記第１乃至第３のシフトレシジタ１６１，１６２，１６３の出力データを選択して、モード１の場合に上記第１のシフトレシジタ１６１の出力データを選択し、モード２の場合に上記第２のシフトレシジタ１６２の出力データを選択し、さらに、モード３の場合に上記第３のシフトレシジタ１６３の出力データを選択する。
【０１１５】
このような構成の係数発生器１５５では、カメラの起動時に、所望のレート変換比でのレート変換に必要な係数データＣＯＥＦＩを上記システムコントローラから上記第２のスイッチ回路１６５を介して上記第１のシフトレジスタＳＲ１のデータ入力端に供給し、ロードクロックＬＤＣＫにより上記第１乃至第３のシフトレジスタ１６１，１６２，１６３に必要な段数に同期書き込みを行い、所望のレート変換比の係数データＣＯＥＦＩを上記第１乃至第３のシフトレジスタ１６１，１６２，１６３にセットすることができる。
【０１１６】
そして、通常の動作時には、その動作モードに応じて、上記第１乃至第３のシフトレジスタ１６１，１６２，１６３にセットされた係数データＣＯＥＦＩをクロックＣＫ（ｆｓ２）によりｆｓ２レートで巡回させることにより、実時間で所望のレート変換比でのレート変換に必要な乗算係数ＣＯＥＦを出力することができる。
【０１１７】
すなわち、モード１では、上記第１のシフトレジスタ１６１にセットされた係数データＣＯＥＦＩをクロックＣＫ（ｆｓ２）によりｆｓ２レートで巡回させることにより、
ｆｓ２＝１２ｆｓ１／１３
すなわち、１３→６のレート変換比でのレート変換に必要な乗算係数ＣＯＥＦを出力する。
【０１１８】
また、モード２の場合に上記第１及び第２のシフトレジスタ１６１，１６２にセットされた係数データＣＯＥＦＩをクロックＣＫ（ｆｓ２）によりｆｓ２レートで巡回させることにより、
ｆｓ２＝１８ｆｓ１／１９
すなわち、１９→９のレート変換比でのレート変換に必要な乗算係数ＣＯＥＦを出力する。
【０１１９】
さらに、モード３の場合に上記第１乃至第３のシフトレジスタ１６１，１６２，１６３にセットされた係数データＣＯＥＦＩをクロックＣＫ（ｆｓ２）によりｆｓ２レートで巡回させることにより、
ｆｓ２＝３３ｆｓ１／３５
すなわち、７０→３３のレート変換比でのレート変換に必要な乗算係数ＣＯＥＦを出力する。
【０１２０】
また、上記係数発生器１５５は、図１５に示すように、ランダムアクセスメモリ１７１、アドレス制御回路１７２、制御回路１７３などにより構成するようにしても良い。
【０１２１】
この図１５に示した係数発生器１５５において、上記制御回路１７３は、図示しないシステムコントローラから供給されるモード信号ＭＯＤＥＩに応じて、次のような制御動作を行う。
【０１２２】
すなわち、カメラの起動時には、図示しないシステムコントローラから供給されるロードクロックＬＤＣＫに従って書き込みアドレスを生成するように上記アドレス制御回路１７２を制御するとともに、上記ランダムアクセスメモリ１７１の書き込み制御を行う。また、通常の動作時には、ｆｓ２レートのクロックＣＫ（ｆｓ２）に従って読み出しアドレスを生成するように上記アドレス制御回路１７２を制御するとともに、上記ランダムアクセスメモリ１７１の読み出し制御を行う。
【０１２３】
そして、上記ランダムアクセスメモリ１７１には、カメラの起動時に、所望のレート変換比でのレート変換に必要な係数データＣＯＥＦＩが図示しないシステムコントローラから上記制御回路１７３を介して書き込まれる。そして、通常の動作時には、その動作モードに応じて、上記ランダムアクセスメモリ１７１にセットされた係数データＣＯＥＦＩがクロックＣＫ（ｆｓ２）によりｆｓ２レートで繰り返し読み出され、実時間で所望のレート変換比でのレート変換に必要な乗算係数ＣＯＥＦがラッチ回路１７４を介して出力される。
【０１２４】
また、この実施の形態における色差信号用のレート変換回路５０Ｃは、上述のように、ｆＳ１レートのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を２ｆＳ１レートのディジタル点順次色差信号ＣＲ  ／ＣＢ  として取り扱うものであり、ｆｓ２＝１８ｆｓ１／１９すなわち１９→９のレート変換比の場合の動作を図１６及び及び図１７のタイムチャートに示すように、上述の輝度信号用のレート変換回路５０Ｙと同様に、原理的にｍ，ｎを正の整数としてｆＳ２＝ｆＳ１・ｎ／ｍなる関係にある周波数で２ｍ→ｎのレート変換を行う。
【０１２５】
この色差信号用のレート変換回路５０Ｃのレート変換フィルタ５３Ｃは、上述の輝度信号用のレート変換回路５０Ｙのレート変換フィルタ５２Ｙと同様な構成とすることができ、図１８に示すように、４段のシフトレジスタ２５１、データ並べ変え回路２５２、ラッチ回路２５３Ａ，２５３Ｂ，２５３Ｃ、３個の乗算器２５４Ａ，２５４Ｂ，２５４Ｃ、係数発生器２５５Ａ，２５５Ｂ，２５５Ｃ、加算器２５６及びラッチ回路２５７により構成される。
【０１２６】
また、上記レート変換フィルタ５３Ｃの各係数発生器２５５Ａ，２５５Ｂ，２５５Ｃは、図１９に示すように、縦続接続された第１乃至第３のシフトレジスタ２６１，２６２，２６３と、これら各シフトレジスタ２６１，２６２，２６３のクロックを切り換える第１のスイッチ回路２６４と、出力を切り換える第２のスイッチ回路２６５と、上記各スイッチ回路２６４，２６５の動作を制御する制御回路２６６とから構成したり、図２０に示すように、ランダムアクセスメモリ２７１、アドレス制御回路２７２、制御回路２７３などにより構成するすることができる。
【０１２７】
なお、これらの動作は、上述の輝度信号用のレート変換フィルタ５２Ｙの場合と同様なので、その説明を省略する。
【０１２８】
ここで、上述のように例えばｍ＝１９，ｎ＝９とした１９→９のレート変換などｎ×２ｆｓ１＝ｍｆｓ２のレート変換処理において、２ｆｓ１レートの入力データ列は、その整数倍〔１〜（ｎ−１）〕の周波数に大きなエネルギーを有する。そこで、このレート変換処理を行うレート変換フィルタは、これらの周波数のキャリア成分及び高次のキャリアサイドバンド成分を抑圧するフィルタ特性を有するものとすれば良く、ｎ×２ｆｓ１の周波数に零点を有する第１の伝達関数Ｈ１（ｚ−１）と、上記ｎ×２ｆｓ１の周波数の上下にそれぞれ零点を有する第２の伝達関数Ｈ２（ｚ−１）との積Ｈ１（ｚ−１）×Ｈ２（ｚ−１）を展開した形で与えられる整係数のインパルス応答を有するものとすることができる。
【０１２９】
すなわち、上記輝度信号用のレート変換フィルタ５２Ｙではｎ×２ｆｓ１に少なくとも１個の零点を有し、その近傍に２個ずつの零点を有する整係数のインパルス応答を有するものとすることができる。また、上記色差信号用のレート変換フィルタ５３Ｃではｎ×ｆｓ１に少なくとも１個の零点を有し、その近傍に２個ずつの零点を有する整係数のインパルス応答を有するものとすることができる。
【０１３０】
そして、上記第１及び第２の伝達関数Ｈ１（ｚ−１），Ｈ２（ｚ−１）は、例えば次の第１式及び第２式にて与えられる。
【０１３１】
【数１】
0003736454.tif 000003
【０１３２】
【数２】
0003736454.tif 000004
【０１３３】
上記第１の伝達関数Ｈ１（ｚ−１）は、（ｎ−１）次の整係数を有するもので、例えば、
Ｈ１（ｚ−１）＝１＋ｚ−１＋ｚ−２＋ｚ−３＋ｚ−４＋ｚ−５＋ｚ−６＋ｚ−７＋ｚ−８
にて与えられる。また、上記第２の伝達関数Ｈ２  （ｚ−１）は、２（ｎ−１）次の整係数を有するもので、例えば、
0003736454.tif 000005
にて与えられる。これにより、レート変換フィルタは、３ｎ次の整係数となり図２１に示すような特性となる。なお、上記ｚ−１はｎ×２ｆｓ１に対応する単位遅延演算子である。
【０１３４】
レート変換フィルタに入力されるデータ列は、このレート変換フィルタのインパルス応答に対してｎ個おきにしか実サンプルが存在しないので、実際のコンボリュションに必要な乗算器は３個で良い。このように、レート変換フィルタを２ｆｓ１の高次キャリア成分の抑圧のためにだけ動作させることにより、実際の回路で必要な乗算器の数を少なくすることができる。なお、ベースバンドの付近では、振幅特性のロールオフがなまってしまうが、ハーフバンドフィルタにより事前に補正することができる。
【０１３５】
このような構成のディジタルカムコーダでは、ｆＳ１レートで駆動される撮像部１の固体イメージセンサ１Ｒ，１Ｇ，１Ｂから出力される撮像信号Ｒ，Ｇ，Ｂをアナログディジタル変換部３により所定の位相のｆＳ１レートでディジタル化し、上記アナログディジタル変換部３によりディジタル化された撮像データＲ，Ｇ，Ｂから少なくともディジタル輝度信号Ｙと２つのディジタル色差信号ＣＲ，ＣＢを上記ｆＳ１レートに関連したクロックレートで動作する第１のディジタル演算部４により生成するので、ビート妨害が発生することなく画質の良好なディジタル画像信号を得ることができる。
【０１３６】
そして、記録モード時の要部の動作状態を図２２に示してあるように、記録モード時には、上記第１のディジタル演算部４により生成された上記ｆＳ１レートに関連したディジタル輝度信号Ｙとディジタル色差信号ＣＲ，ＣＢが第２のディジタル演算部５により上記ｆＳ２レートに関連したディジタル輝度信号Ｙと２つのディジタル色差信号ＣＲ，ＣＢに変換されて記録再生部７に供給されるとともに、上記ｆＳ１レートに関連したディジタル輝度信号Ｙとディジタル色差信号ＣＲ，ＣＢが上記アナログ出力用の信号処理部６を介して出力される。また、再生モード時の要部の動作状態を図２３に示してあるように、再生モード時には、上記記録再生部７により再生された上記ｆＳ２レートに関連したディジタル輝度信号Ｙとディジタル色差信号ＣＲ，ＣＢが上記第２のディジタル演算部５により上記ｆＳ１レートに関連したディジタル輝度信号Ｙと２つのディジタル色差信号ＣＲ，ＣＢに変換されて上記アナログ出力用の信号処理部６を介して出力される。
【０１３７】
すなわち、このディジタルカムコーダでは、上記第２のディジタル演算部５がｆＳ１レートに関連したデータレートとｆＳ２レートに関連したデータレートのとの間で双方向にレート変換を行う機能を有し、記録モード時には上記第１のディジタル演算部４により生成されるディジタル輝度信号Ｙと２つのディジタル色差信号ＣＲ，ＣＢを上記信号処理部６を介して出力するとともに上記第２のディジタル演算部５を介して上記記録再生部７に供給し、再生モード時には上記記録再生部７により再生される上記ｆＳ２レートに関連したデータレートの信号Ｙ，ＣＲ，ＣＢを上記第２のディジタル演算部７を介して上記信号処理部に供給し、この信号処理部６を介して再生信号を出力するので、上記記録再生部７により、上記ｆＳ２レートに関連したデータレートの信号Ｙ，ＣＲ，ＣＢの記録再生を行うことができる。
【０１３８】
また、このディジタルカムコーダにおいて、上記第２のディジタル演算部５は、複数のレート変換比が設定可能であって、上記ｆＳ１レートに関連した入力データレートの信号Ｙ，ＣＲ，ＣＢをｆＳ２レートに関連した出力データレートの信号Ｙ，ＣＲ，ＣＢに変換するので、上記撮像部１のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂとして標準的なＣＣＤイメージセンサを用いて、Ｄ−１規格のクロックレートや他のクロックレートのディジタル画像信号を得ることができる。
【０１３９】
また、このディジタルカムコーダでは、記録モード時に、上記第１のディジタル演算部４により２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）を生成し、上記第２のディジタル演算部５により上記ディジタル輝度信号Ｙ（２ｆＳ１）に対して２ｆＳ１→ｆＳ２のレート変換処理を行い、再生モード時に、上記記録再生部から供給されるｆＳ２レートのディジタル輝度信号Ｙ（ｆＳ２）に対してｆＳ２→２ｆＳ１又はｆＳ２→２ｆＳ２のレート変換処理を上記第２のディジタル演算部により行うようにしたので、該第２のディジタル演算部の構成を簡略化することができる。
【０１４０】
また、上記第２のディジタル演算部５は、記録モード時には２ｆＳ１，ｆＳ１，ｆＳ１のクロックレートで動作して、上記第１のディジタル演算部４により生成された各信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）について、ｆＳ２／２，ｆＳ２／４，ｆＳ２／４のクロックレートに対するナイキストフィルタとして機能し、再生モード時には２ｆＳ２，ｆＳ２，ｆＳ２のクロックレートで動作して記録モード時と同じ周波数特性を呈するハーフバンドフィルタ５１Ｙ，５２Ｃを再生モード時と記録モード時とで共用し、記録モード時に、レート変換フィルタ５２Ｙ，５３Ｃにより、上記ハーフバンドフィルタ５１Ｙ，５２Ｃを介して供給される各信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）について、ディジタル輝度信号Ｙ（２ｆＳ１）に対して２ｆＳ１→ｆＳ２のレート変換処理を行い、ディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）に対して実質的にｆＳ１→ｆＳ２／２のレート変換処理を行う。このように、再生モード時と記録モード時とで上記ハーフバンドフィルタ５１Ｙ，５２Ｃを共用することにより、上記第２のディジタル演算部５の構成を簡略することができる。
【０１４１】
さらに、上記第２のディジタル演算部５は、上記第１のディジタル演算部５により生成された入力データレートの信号Ｙ，ＣＲ，ＣＢに対して、２ｆＳ１，ｆＳ１，ｆＳ１の出力データレートで、ｆＳ２／２，ｆＳ２／４，ｆＳ２／４を通過帯域とするハーフバンドフィルタ５１Ｙ，５２Ｃにより帯域制限処理を行い、レート変換フィルタ５２Ｙ，５３Ｃにより、２ｆＳ１→ｆＳ２，ｆＳ１→ｆＳ２／２又はｆＳ２／４，ｆＳ１→ｆＳ２／２又はｆＳ２／４のレート変換処理を行い、ｎ×２ｆＳ１，ｎ×ｆＳ１，ｎ×ｆＳ１（ｎは正の整数）周辺の高次サイドバンド成分を抑圧するだけの低次の直線位相有限長インパルス応答をｆＳ２，ｆＳ２／２又はｆＳ２／４，ｆＳ２／２又はｆＳ２／４でダウンサンプリングされる形で出力する。また、上記ハーフバンドフィルタ５１Ｙ，５２Ｃの特性により上記レート変換フィルタ５２Ｙ，５３Ｃの通過ロールオフ特性を補償する。これにより、簡単な構成の第２のディジタル演算部５により、レート変換処理を確実に行うことができる。
【０１４２】
また、このディジタルカムコーダにおいて、上記ハーフバンドフィルタ５１Ｙ，５２Ｃにより帯域制限された信号に対してレート変換処理を行うレート変換フィルタ５２Ｙ，５３Ｃは、ｎ×２ｆＳ１，ｎ×ｆＳ１，ｎ×ｆＳ１に少なくとも１個の零点を有し、その近傍に２個ずつの零点を有する整係数のインパルス応答を有するもので、それぞれ３個の乗算器１５４Ａ〜１５４Ｃ，２５４Ａ〜２５４Ｃで構成することができる。
【０１４３】
また、上記第１のディジタル演算部４により生成された入力データレートの信号Ｙ，ＣＲ，ＣＢに対して帯域制限を行うハーフバンドフィルタ５１Ｙ，５２Ｃは、整係数で構成された部分フィルタの積で構成される簡単なものとすることができる。
【０１４４】
さらに、このディジタルカムコーダでは、空間画素ずらし法を採用した撮像部１の色分解光学系に配置された固体イメージセンサ１Ｒ，１Ｇ，１Ｂから出力される各撮像信号Ｒ，Ｇ，ＢをＡ／Ｄ変換部３によりそれぞれ所定の位相のｆＳ１レートでディジタル化し、第１のディジタル演算部４により少なくとも２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）とそれぞれｆＳ１レートの２つのディジタル色差信号ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を生成し、複数のレート変換比ｎ／ｍが設定可能な第２のディジタル演算部５により、２ｍ→ｎ（ｍ，ｎは正の整数）のレート変換処理を行い、ｆＳ２＝ｆＳ１・ｎ／ｍレートのディジタル輝度信号Ｙ（ｆＳ２）と、実質的にｆＳ２／２レートのディジタル色差信号ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）を生成するので、空間画素ずらし法を採用して、ビート妨害が発生することなく画質の良好なディジタル画像信号を得ることができ、折り返し歪みが少なく高ＭＴＦのディジタル画像信号を得ることができる。
【０１４５】
さらに、このディジタルカムコーダでは、上記第１のディジタル演算部４により生成された各信号Ｙ（２ｆＳ１），ＣＲ（ｆＳ１），ＣＢ（ｆＳ１）を信号処理部６のＤ／Ａ変換部６１によりアナログ化してアナログ輝度信号ＹＯＵＴ  とアナログ色差信号ＹＯＵＴ，ＣＲＯＵＴ，ＣＢＯＵＴを出力するので、高解像度のアナログ画像信号と折り返し歪みが少なく高ＭＴＦのディジタル画像信号とを同時に得ることができる。上記信号処理部６は、記録モード時には、上記第１のディジタル演算部４により生成された２ｆＳ１レートのディジタル輝度信号Ｙ（２ｆＳ１）をＤ／Ａ変換部６１によりアナログ化して出力し、再生モード時には、上記第２のディジタル演算部５により生成された２ｆＳ２レートのディジタル輝度信号Ｙ（２ｆＳ２）を上記Ｄ／Ａ変換部６１によりアナログ化して出力するので、記録モード時と再生モード時に高解像度のアナログ輝度信号を得ることができる。
【０１４６】
また、上記第２のディジタル演算部５は、ディジタルインターフェース１３により、ディジタル輝度信号Ｙが２ｆＳ２のクロックレートでディジタル色差信号ＣＲ，ＣＢがそれぞれｆＳ２／２のクロックレートでインターフェースされるので、２ｆＳ２レートのディジタル輝度信号Ｙ（２ｆＳ２）とｆＳ２／２レートのディジタル色差信号ＣＲ（ｆＳ２／２），ＣＢ（ｆＳ２／２）を外部機器との間で授受することができる。
【０１４７】
さらに、このディジタルカムコーダでは、上記第１のディジタル演算部４により生成された各信号Ｙ，ＣＲ，ＣＢを上記信号処理部６のＤ／Ａ変換部６１によりアナログ化してアナログ輝度信号とアナログ色差信号が供給されるアナログエンコーダ６２においてアナログ色差信号に帯域制限処理を施すローパスフィルタ６３，６４による群遅延を補償する第１の遅延補償回路４２ＤＬＹを上記第１のディジタル演算部４の第２のディジタルプロセス処理回路４２の輝度信号チャンネルの出力段に設けてあるので、上記撮像部１のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂによる撮像信号Ｒ，Ｇ，Ｂから生成される輝度信号Ｙと色差信号ＣＲ，ＣＢとの間の遅延差を補償して画質の良好なアナログ画像信号を得ることができる。
【０１４８】
また、このディジタルカムコーダでは、上記第２のディジタル演算部５により生成されたｆＳ２レートに関連した出力データレートの各信号Ｙ，ＣＲ，ＣＢを群遅延を揃えて出力する第２の遅延補償回路５４Ｙを上記第２のディジタル演算部５の輝度信号用のレート変換回路５０Ｙに設けてあるので、上記撮像部１のＣＣＤイメージセンサ１Ｒ，１Ｇ，１Ｂによる撮像信号Ｒ，Ｇ，Ｂから生成される輝度信号Ｙと色差信号ＣＲ，ＣＢとの間の遅延差を補償して画質の良好なディジタル画像信号を得ることができる。
【０１４９】
さらに、このディジタルカムコーダにおいて、上記第２のディジタル演算部５は、上記ｆＳ１レートに関連したデータレートとｆＳ２レートに関連したデータレートのとの間で双方向にレート変換を行う機能を有し、外部入力モード時に上記第２の遅延補償回路５４Ｙを介して入力されるｆＳ２レートに関連したデータレートのディジタル輝度信号およびディジタル色差信号を上記第１のディジタル演算部４から出力される各信号Ｙ，ＣＲ，ＣＢの群遅延と等しい群遅延を有する上記ｆＳ１レートに関連したデータレートの信号Ｙ，ＣＲ，ＣＢを生成して、上記信号処理部６のＤ／Ａ変換部６１に供給するので、外部入力モード時にも輝度信号Ｙと色差信号ＣＲ，ＣＢとの間の遅延差を補償して画質の良好なアナログ画像信号を得ることができる。
【０１５０】
【発明の効果】
以上のように、本発明によれば、ハーフバンドフィルタをダウンレート変換処理時における出力信号のクロックレートに対するナイキストフィルタとして機能させ、また、アップレート変換処理時にはアップレート変換フィルタとして機能させることにより、構成を簡略化した固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用したディジタルカムコーダの構成を示すブロック図である。
【図２】上記ディジタルカムコーダにおけるアナログ出力用の信号処理部の構成例を示すブロック図である。
【図３】上記ディジタルカムコーダにおけるアナログ出力用の信号処理部の他の構成例を示すブロック図である。
【図４】上記ディジタルカムコーダにおける輝度信号用のレート変換回路の構成例を示すブロック図である。
【図５】上記輝度信号用のレート変換回路の記録モードにおける接続状態を示すブロック図である。
【図６】上記輝度信号用のレート変換回路の再生モードにおける接続状態を示すブロック図である。
【図７】上記ディジタルカムコーダにおける色差信号用のレート変換回路の構成例を示すブロック図である。
【図８】上記色差信号用のレート変換回路の記録モードにおける接続状態を示すブロック図である。
【図９】上記色差信号用のレート変換回路の再生モードにおける接続状態を示すブロック図である。
【図１０】上記輝度信号用のレート変換回路の動作を示すスペクトラムダイヤグラムである。
【図１１】上記輝度信号用のレート変換回路の動作を示すタイムチャートである。
【図１２】上記輝度信号用のレート変換回路におけるレート変換フィルタの構成例を示すブロック回路図である。
【図１３】上記輝度信号用のレート変換フィルタの動作を示すタイムチャートである。
【図１４】上記輝度信号用のレート変換フィルタにおける係数発生器の構成例を示すブロック回路図である。
【図１５】上記輝度信号用のレート変換フィルタにおける係数発生器の他の構成例を示すブロック回路図である。
【図１６】上記色差信号用のレート変換回路の動作を示すタイムチャートである。
【図１７】上記色差信号用のレート変換フィルタの動作を示すタイムチャートである。
【図１８】上記色差信号用のレート変換回路におけるレート変換フィルタの構成例を示すブロック回路図である。
【図１９】上記色差信号用のレート変換フィルタにおける係数発生器の構成例を示すブロック回路図である。
【図２０】上記色差信号用のレート変換フィルタにおける係数発生器の他の構成例を示すブロック回路図である。
【図２１】上記輝度信号用のレート変換フィルタの特性の具体例を示す特性図である。
【図２２】上記ディジタルカムコーダの記録モードにおける主要部の動作状態を示すブロック図である。
【図２３】上記ディジタルカムコーダの再生モードにおける主要部の動作状態を示すブロック図である。
【符号の説明】
１ 撮像部、１Ｒ，１Ｇ，１Ｂ  ＣＣＤイメージセンサ、２  アナログ信号処理部、３  Ａ／Ｄ変換部、３Ｒ，３Ｇ，３Ｂ  Ａ／Ｄ変換器、４  第１のディジタル演算部、５  第２のディジタル演算部、６  信号処理部、７  記録再生部、４１  第１のディジタルプロセス処理回路、４２  第２のディジタルプロセス処理回路、４２ＤＬＹ  第１の遅延補償回路、５０Ｙ，５０Ｃ  レート変換回路、５１Ｙ，５２Ｃ  ハーフバンドフィルタ、５１Ｃ  ＭＰＸ／ＤＭＰＸ、５２Ｙ，５３Ｃ  レート変換フィルタ、５４Ｙ  第２の遅延補償回路、５５Ｙ，５５Ｃ  ０挿入回路、６１  Ｄ／Ａ変換部、６２  アナログエンコーダ、６３ＣＲ，６３ＣＢ  ローパスフィルタ、７３  ディジタルエンコーダ
【図１】
0003736454.tif 000006
【図２】
0003736454.tif 000007
【図３】
0003736454.tif 000008
【図４】
0003736454.tif 000009
【図５】
0003736454.tif 000010
【図６】
0003736454.tif 000011
【図７】
0003736454.tif 000012
【図８】
0003736454.tif 000013
【図９】
0003736454.tif 000014
【図１０】
0003736454.tif 000015
【図１１】
0003736454.tif 000016
【図１２】
0003736454.tif 000017
【図１３】
0003736454.tif 000018
【図１４】
0003736454.tif 000019
【図１５】
0003736454.tif 000020
【図１６】
0003736454.tif 000021
【図１７】
0003736454.tif 000022
【図１８】
0003736454.tif 000023
【図１９】
0003736454.tif 000024
【図２０】
0003736454.tif 000025
【図２１】
0003736454.tif 000026
【図２２】
0003736454.tif 000027
【図２３】
0003736454.tif 000028